(57)【要約】【課題】ΔΣ型Ａ／Ｄ変換器の長所を備え、且つアナログ部品への精度要求の低い低コストのＡ／Ｄ変換器を提供する。【解決手段】入力アナログ信号とフィードバック信号との差分信号を生成する差分器と、前記差分信号を積分する積分器と、基本クロックを分周して得られる変換クロックに同期して、前記積分器の出力レベルに応じたデューティを有するパルス信号を生成するレベル／デューティ変換器と、前記基本クロックに同期して、前記パルス信号をオーバーサンプリングするオーバーサンプラと、前記オーバーサンプラの出力信号のデューティに応じたレベルを有する信号を前記フィードバック信号として前記差分器に出力するデューティ／レベル変換器と、前記オーバーサンプラの出力信号に対してデューティ／レベル変換処理及びデシメーションフィルタリング処理を行うデジタルフィルタとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力アナログ信号とフィードバック信号との差分信号を生成する差分器と、
前記差分信号を積分する積分器と、
基本クロックを分周して得られる変換クロックに同期して、前記積分器の出力レベルに応じたデューティを有するパルス信号を生成するレベル／デューティ変換器と、
前記基本クロックに同期して、前記パルス信号をオーバーサンプリングするオーバーサンプラと、
前記オーバーサンプラの出力信号のデューティに応じたレベルを有する信号を前記フィードバック信号として前記差分器に出力するデューティ／レベル変換器と、
前記オーバーサンプラの出力信号に対してデューティ／レベル変換処理及びデシメーションフィルタリング処理を行うデジタルフィルタと
を備えることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記デジタルフィルタは、
前記オーバーサンプラの出力信号のデューティに応じたレベル信号を生成するデューティ／レベル変換用フィルタと、
前記レベル信号の間引き処理を行うデシメーションフィルタと
を備えることを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
前記デューティ／レベル変換用フィルタは、移動平均フィルタであることを特徴とする請求項２記載のＡ／Ｄ変換器。
【請求項４】
前記デジタルフィルタは、前記デューティ／レベル変換用フィルタ及びデシメーションフィルタの他、特定周波数成分の除去用フィルタを備えることを特徴とする請求項２または３に記載のＡ／Ｄ変換器。
【請求項５】
前記レベル／デューティ変換器は、
前記変換クロックに同期して三角波信号を生成する三角波生成器と、
前記積分器の出力信号と前記三角波信号との大小比較を行うことで前記パルス信号を生成するコンパレータと
を備えることを特徴とする請求項２〜４のいずれか一項に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来からＡ／Ｄ変換器の一形態として、デルタシグマ（ΔΣ）型Ａ／Ｄ変換器が知られている。図７に、一般的なΔΣ型Ａ／Ｄ変換器の構成例を示す。この図７に示すように、従来のΔΣ型Ａ／Ｄ変換器１００は、差分器１０１、積分器１０２、コンパレータ（比較器）１０３、オーバーサンプラ１０４、１ビットＤ／Ａ変換器１０５及びデジタルフィルタ（デシメーションフィルタ）１０６から構成されている。これらの内、差分器１０１、積分器１０２、コンパレータ１０３、オーバーサンプラ１０４及び１ビットＤ／Ａ変換器１０５によって、ΔΣ変調器が構成されている。
【０００３】
差分器１０１は、入力アナログ信号と１ビットＤ／Ａ変換器１０５の出力アナログ信号との差分信号を生成して積分器１０２に出力する。積分器１０２は、差分器１０１から入力される差分信号を積分する。コンパレータ１０３は、１ビットＡ／Ｄ変換器として機能し、積分器１０２の出力信号と基準信号との比較結果を１ビット信号としてオーバーサンプラ１０４に出力する。
【０００４】
オーバーサンプラ１０４は、コンパレータ１０３から出力される１ビット信号をオーバーサンプリングすることにより、高密度のパルス列からなる１ビット信号を生成して１ビットＤ／Ａ変換器１０５及びデジタルフィルタ１０６に出力する。１ビットＤ／Ａ変換器１０５は、オーバーサンプラ１０５の出力信号をアナログ信号に変換して差分器１０１に出力する。デジタルフィルタ１０６は、オーバーサンプラ１０５の出力信号（高密度１ビット信号）を間引き演算することで、必要な分解能を有するデジタル信号を生成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−１７２３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のようなΔΣ型Ａ／Ｄ変換器１００は、オーバーサンプリング及びノイズシェーピングによって量子化ノイズを抑制でき、また、デジタルフィルタ１０６における間引き率の設定により、分解能と変換速度とのトレードオフを取れるという長所がある。その一方で、積分器１０２、コンパレータ１０３、１ビットＤ／Ａ変換器１０５などのアナログ回路を、オーバーサンプラ１０４の動作に合わせて高速に動作させる必要があり、高速な素子を用いることが要求される。また、サンプリング周波数のノイズはデジタルフィルタ１０６では除去できないため、入力前段にプリフィルタを設ける必要がある。
【０００７】
本発明は、上述した事情に鑑みてなされたものであり、ΔΣ型Ａ／Ｄ変換器の長所を備え、且つアナログ部品への精度要求の低い低コストのＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のＡ／Ｄ変換器は、入力アナログ信号とフィードバック信号との差分信号を生成する差分器と、前記差分信号を積分する積分器と、基本クロックを分周して得られる変換クロックに同期して、前記積分器の出力レベルに応じたデューティを有するパルス信号を生成するレベル／デューティ変換器と、前記基本クロックに同期して、前記パルス信号をオーバーサンプリングするオーバーサンプラと、前記オーバーサンプラの出力信号のデューティに応じたレベルを有する信号を前記フィードバック信号として前記差分器に出力するデューティ／レベル変換器と、前記オーバーサンプラの出力信号に対してデューティ／レベル変換処理及びデシメーションフィルタリング処理を行うデジタルフィルタとを備えることを特徴とする（図１）。
【０００９】
また、本発明のＡ／Ｄ変換器において、前記デジタルフィルタは、前記オーバーサンプラの出力信号のデューティに応じたレベル信号を生成するデューティ／レベル変換用フィルタと、前記レベル信号の間引き処理を行うデシメーションフィルタとを備えることを特徴とする。
【００１０】
また、本発明のＡ／Ｄ変換器において、前記デューティ／レベル変換用フィルタは、移動平均フィルタであることを特徴とする。
また、本発明のＡ／Ｄ変換器において、前記デジタルフィルタは、前記デューティ／レベル変換用フィルタ及びデシメーションフィルタの他、特定周波数成分の除去用フィルタを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ΔΣ型Ａ／Ｄ変換器が持つ分解能の高さを合わせ持ち、且つアナログ部品への精度要求の低い低コストのＡ／Ｄ変換器を実現することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明のＡ／Ｄ変換器１の構成ブロック図である。
【図２】Ａ／Ｄ変換器１においてΔΣ変調器に相当する部分の具体的構成例である。
【図３】Ａ／Ｄ変換器１の動作を表す第１のタイミングチャートである。
【図４】Ａ／Ｄ変換器１の動作を表す第２のタイミングチャートである。
【図５】Ａ／Ｄ変換器１におけるデシメーションフィルタ１８ｂと商用周波除去フィルタ１８ｃの周波数特性を加算して得られる周波数特性例である。
【図６】Ａ／Ｄ変換器１におけるレベル／デューティ変換器１５のノッチ特性図である。
【図７】従来のΔΣ型Ａ／Ｄ変換器１００の構成例である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の一実施形態について説明する。
図１は、本発明のＡ／Ｄ変換器１の構成ブロック図である。この図１に示すように、本実施形態のＡ／Ｄ変換器１は、発振器１１、分周器１２、差分器１３、積分器１４、レベル／デューティ変換器１５、オーバーサンプラ１６、デューティ／レベル変換器１７及びデジタルフィルタ１８から構成されている。
【００１４】
次に実施例を示す。差分器１３、積分器１４、レベル／デューティ変換器１５、オーバーサンプラ１６及びデューティ／レベル変換器１７によってΔΣ変調器が構成されている。また、詳細は後述するが、アナログスイッチ回路１７ａ及び平滑器１７ｂによってデューティ／レベル変換器１７が構成されている（図２参照）。
【００１５】
発振器１１は、周波数Ｆ０を有する基本クロックＣＬ０を生成して分周器１２、オーバーサンプラ１６及びデジタルフィルタ１８に出力する。本実施形態では、説明の便宜上、基本クロックＣＬ０の周波数Ｆ０を５ｋＨｚと想定して説明する。分周器１２は、発振器１１から入力される基本クロックＣＬ０を分周して周波数Ｆｓを有する変換クロックＣＬｓを生成してレベル／デューティ変換器１５に出力する。ここで、変換クロックＣＬｓの周波数Ｆｓは１ｋＨｚとする。
【００１６】
なお、本実施形態では、発振器１１及び分周器１２を用いて、Ａ／Ｄ変換器１の内部で基本クロックＣＬ０及び変換クロックＣＬｓを生成する構成を例示したが、これら基本クロックＣＬ０及び変換クロックＣＬｓを外部から供給するような構成としても良い。
【００１７】
差分器１３は、入力アナログ信号Ａinとデューティ／レベル変換器１７の出力信号との差分信号を生成して積分器１４に出力する。積分器１４は、差分器１３から入力される差分信号を積分し、その積分結果に応じた信号を積分信号Ｉoutとしてレベル／デューティ変換器１５に出力する。
【００１８】
レベル／デューティ変換器１５は、積分器１４から入力される積分信号Ｉoutのレベル（振幅）に応じたデューティを有するパルス信号Ｐoutを生成するものであり、三角波生成器１５ａ及びコンパレータ１５ｂから構成されている。三角波生成器１５ａは、分周器１２から入力される変換クロックＣＬｓを基に、変換クロックＣＬｓと同一周期を有する三角波信号Ｔriを生成してコンパレータ１５ｂの反転入力端子（−）に出力する。コンパレータ１５ｂは、非反転入力端子（＋）に入力される積分信号Ｉoutと、反転入力端子に入力される三角波信号Ｔriとの大小比較を行い、その比較結果に応じた信号をパルス信号Ｐoutとしてオーバーサンプラ１６に出力する。なお、このパルス信号Ｐoutの周期（レベル／デューティ変換器１５の変換周期）は、三角波信号Ｔriと同一、つまり変換クロックＣＬｓの周期Ｔｓ（＝１／Ｆｓ＝１ｍｓ）と同一となる。
【００１９】
オーバーサンプラ１６は、例えばＤ型フリップフロップであり、レベル／デューティ変換器１５から入力されるパルス信号Ｐoutを、発振器１１から入力される基本クロックＣＬ０に同期してオーバーサンプリングし、そのサンプリング結果に応じた信号をサンプリング信号Ｓoutとしてデューティ／レベル変換器１７及びデジタルフィルタ１８に出力する。
【００２０】
アナログスイッチ回路１７ａは、オーバーサンプラ１６から入力されるサンプリング信号Ｓoutに応じて、基準電圧Ｖref＝５Ｖ、または０Ｖを選択的に出力する。具体的には、このアナログスイッチ回路１７ａは、サンプリング信号Ｓoutがハイレベルの期間では基準電圧Ｖref＝５Ｖを選択する一方、サンプリング信号Ｓoutがローレベルの期間では０Ｖを選択して出力する。平滑器１７ｂは、アナログスイッチ回路１７ａの出力信号を平滑化して差分器１３に出力する。
【００２１】
デジタルフィルタ１８は、オーバーサンプラ１６から入力されるサンプリング信号Ｓoutに対して、発振器１１から入力される基本クロックＣＬ０に同期して、デューティ／レベル変換処理及びデシメーションフィルタリング処理を行うものであり、デューティ／レベル変換用フィルタ１８ａ、デシメーションフィルタ１８ｂ及び商用周波除去フィルタ１８ｃから構成されている。
【００２２】
デューティ／レベル変換用フィルタ１８ａは、例えばＳｉｎｃ１フィルタ等の移動平均フィルタによって構成されており、サンプリング信号Ｓoutの移動平均処理を行うことにより、サンプリング信号Ｓoutのデューティに応じたレベルを示すデジタル信号を生成し、
そのデジタル信号をレベル信号Ｌｖとしてデシメーションフィルタ１８ｂに出力する。なお、このデューティ／レベル変換用フィルタ１８ａの出力更新間引き率ＤＦ（Decimation Factor）は、Ｆｓ／Ｆ０の倍数に適宜設定する必要がある。
【００２３】
詳細は後述するが、例えば出力更新間引き率ＤＦ＝Ｆｓ／Ｆ０＝５とすると、基本クロックＣＬ０の５クロック分に相当する期間毎にサンプリング信号Ｓoutの移動平均処理が行われ、その結果がレベル信号Ｌｖとして出力される。よって、レベル信号Ｌｖの出力レートは変換クロックＣＬｓの周波数Ｆｓと同一となる。
【００２４】
デシメーションフィルタ１８ｂは、例えばＳｉｎｃ２フィルタによって構成されており、レベル信号Ｌｖに対する間引き処理機能と高周波除去機能とを有している。このデシメーションフィルタ１８ｂの出力更新間引き率ＤＦは任意に設定することができる。例えば、ＤＦ＝Ｐ（Ｐは任意の値）とすると、デシメーションフィルタ１８ｂの出力レートはＦｓ／Ｐで表される。商用周波除去フィルタ１８ｃは、入力アナログ信号Ａinに重畳している商用電源の周波数成分を除去するためのフィルタであり、例えばＦＩＲフィルタによって構成されている。この商用周波除去フィルタ１８ｃの出力更新間引き率ＤＦも任意に設定することができる。例えば、ＤＦ＝Ｑ（Ｑは任意の値）とすると、商用周波除去フィルタ１８ｃの出力レートはＦｓ／Ｐ／Ｑで表される。
【００２５】
なお、商用周波除去フィルタ１８ｃは、アプリケーションとして要求される周波数特性を実現するために設けられたフィルタであり、入力アナログ信号Ａinに商用電源以外のノイズ成分が重畳している場合には、そのノイズ成分を除去するようなフィルタを適宜設ければ良い。
【００２６】
以上のようなデジタルフィルタ１８によって、サンプリング信号Ｓoutに対するデューティ／レベル変換処理及びデシメーションフィルタリング処理が行われ、その処理結果として入力アナログ信号Ａinに応じたデジタル信号Ｄoutが生成される。
【００２７】
図２に示すように、アナログスイッチ回路１７ａ及び平滑器１７ｂにより、デューティ／レベル変換器１７が構成される。
【００２８】
次に、上記のように構成された本実施形態のＡ／Ｄ変換器１の動作について、図３及び図４を参照して説明する。図３は、入力アナログ信号Ａinのレベルが２．０Ｖであった場合における、基本クロックＣＬ０と、三角波信号Ｔriと、積分信号Ｉoutと、パルス信号Ｐoutと、サンプリング信号Ｓoutとの時間的関係を表すタイミングチャートである。なお、ここでは、デューティ／レベル変換用フィルタ１８ａの出力更新間引き率ＤＦが「５」に設定され、デシメーションフィルタ１８ｂの出力更新間引き率ＤＦが「１０」に設定されている場合を想定して説明する。
【００２９】
この図３に示すように、基本クロックＣＬ０の周期Ｔ０は、Ｔ０＝１／Ｆ０＝０．２ｍｓであり、三角波信号Ｔriの周期は、変換クロックＣＬｓの周期（変換周期Ｔｓ）と同じ１ｍｓとなる。ここで、時刻ｔ１〜ｔ２の期間に着目すると、積分信号Ｉoutの方が三角波信号Ｔriより大きくなるため、レベル／デューティ変換器１５（コンパレータ１５ｂ）から出力されるパルス信号Ｐoutはハイレベル（５Ｖ）となる。一方、時刻ｔ２〜ｔ３の期間に着目すると、三角波信号Ｔriの方が積分信号Ｉoutより大きくなるため、パルス信号Ｐoutはローレベル（０Ｖ）となる。このように、レベル／デューティ変換器１５からは、積分信号Ｉoutのレベルに応じたデューティを有するパルス信号Ｐoutが出力され、その周期は変換周期Ｔｓと同一（１ｍｓ）となる。
【００３０】
オーバーサンプラ１６は、上記のようなデューティを有するパルス信号Ｐoutを、基本クロックＣＬ０に同期してサンプリングする。よって、図３に示すように、サンプリング信号Ｓoutは、２基本クロック分の期間でハイレベルとなり、３基本クロック分の期間でローレベルとなるパルス波形となり、その周期は変換周期Ｔｓと同一（１ｍｓ）となる。つまり、サンプリング信号Ｓoutのデューティは４０％となる。
【００３１】
また、サンプリング信号Ｓoutがハイレベルとなる期間（時刻ｔ４〜ｔ５の期間）に着目すると、この期間ではデューティ／レベル変換器１７によって０Ｖが選択されるため、積分器１４から出力される積分信号Ｉoutは、入力アナログ信号Ａin（２Ｖ）と０Ｖとの差分値に応じた一定の傾きで上昇していく。一方、サンプリング信号Ｓoutがローレベルとなる期間（時刻ｔ５〜ｔ６の期間）に着目すると、この期間ではデューティ／レベル変換器１７によって基準電圧Ｖref＝５Ｖが選択されるため、積分器１４から出力される積分信号Ｉoutは、入力アナログ信号Ａin（２Ｖ）と５Ｖとの差分値に応じた一定の傾きで下降していく。つまり、積分信号Ｉoutは、変換周期Ｔｓと同一周期を有するノコギリ波となる。
【００３２】
上記のようなサンプリング信号Ｓoutがデューティ／レベル変換用フィルタ１８ａに入力されることにより、基本クロックＣＬ０の５クロック分に相当する期間毎にサンプリング信号Ｓoutの移動平均処理が行われ、その結果がレベル信号Ｌｖとして出力される。つまり、サンプリング信号Ｓoutにおいて、５基本クロック分に相当する期間の内、２基本クロック分に相当する期間だけハイレベル「１」であるので、移動平均処理の結果は２／５＝０．４となり、５Ｖ×０．４＝２Ｖによって入力アナログ信号Ａinのレベルを算出することができる。デシメーションフィルタ１８ｂの出力もこれに対応した値となる。
【００３３】
図４は、入力アナログ信号Ａinのレベルが２．４Ｖであった場合における、基本クロックＣＬ０と、三角波信号Ｔriと、積分信号Ｉoutと、パルス信号Ｐoutと、サンプリング信号Ｓoutとの時間的関係を表すタイミングチャートである。
【００３４】
この場合のＡ／Ｄ変換器１の動作は、上述した入力アナログ信号Ａinのレベルが２．０Ｖの場合の動作と同じであるが、図３と図４とを比較すると、図４のサンプリング信号Ｓoutにおいて、符号Ｓ１、Ｓ２、Ｓ３、Ｓ４で示す領域で、１基本クロック分だけハイレベル期間の長いパルスが発生していることがわかる。このようなサンプリング信号Ｓoutを、１０変換クロック分に相当する期間（１０Ｔｓ）で見た場合、２４基本クロック分に相当する期間でハイレベル、２６基本クロック分に相当する期間でローレベルとなる。従って、デシメーションフィルタ１８ｂの出力は２．４Ｖに対応した値となる。
【００３５】
このように、入力アナログ信号Ａinのレベルを少数点以下の桁まで変換する必要があれば、デシメーションフィルタ１８ｂの出力更新間引き率ＤＦを大きく設定することで、十分な変換精度を持ったＡ／Ｄ変換器１を実現することができる。なお、上記の説明では、説明の容易化のために、入力アナログ信号Ａinのレベルを２．４Ｖとしたが、０〜５Ｖの範囲であれば、どのような入力アナログ信号Ａinを加えても、サンプリング信号Ｓoutには長周期的に見れば入力アナログ信号Ａinのレベルを正確に反映したデューティが現れる。つまり、本実施形態のＡ／Ｄ変換器１によって、ΔΣ型のＡ／Ｄ変換器が実現されている。
【００３６】
以上のように、本実施形態のＡ／Ｄ変換器１では、積分器１４、レベル／デューティ変換器１５及びデューティ／レベル変換器１７の動作周波数Ｆｓを、基本クロックＣＬ０の周波数Ｆ０とは独立に低く設定することが可能である。一方で、単純なデューティ／レベル変換器の場合とは異なり、ΔΣ型Ａ／Ｄ変換器の構成をとっているので、Ｆｓを極端に低く設定しなくともＡ／Ｄ変換器としての最終的な分解能を確保することができる。すなわち、変換クロックＣＬｓの周波数Ｆｓの設定によって安価な部品でアナログ回路を構成することができる。
【００３７】
また、デジタルフィルタ１８の後段部、デシメーションフィルタ１８ｂ及び商用周波除去フィルタ１８ｃは、サンプリングレートＦｓで動作するため、Ｆｓの成分を有する信号が入ると除去することができない。図５は、デシメーションフィルタ１８ｂと商用周波除去フィルタ１８ｃの周波数特性を加算して得られる周波数特性例である。この図５に示すように、デシメーションフィルタ１８ｂ及び商用周波除去フィルタ１８ｃにＦｓの成分を有する信号が入ると除去することができないことがわかる。
【００３８】
この点、レベル／デューティ変換器１５は、Ｔｓ＝１／Ｆｓの変換周期を有し、図６に示すようなノッチ特性により、周波数Ｆｓと同じ周波数が後段のデューティ／レベル変換用フィルタ１８ａの出力に現れることはない。本実施形態のＡ／Ｄ変換器１の全体の周波数特性は、図５と図６を掛け合わせた特性となり、Ｆｓの成分は通過しない。すなわち、本実施形態のＡ／Ｄ変換器１では、折り返しノイズが発生せず、特別なプリフィルタを設ける必要がなくなる。
【００３９】
以上説明したように、本実施形態のＡ／Ｄ変換器１の構成によって、積分型Ａ／Ｄ変換器が持つ簡便さと、ΔΣ型Ａ／Ｄ変換器が持つ分解能の高さを合わせ持ち、且つアナログ部品への精度要求の低い低コストのＡ／Ｄ変換器を実現することが可能である。
【００４０】
なお、本発明は上記実施形態に限定されず、以下のような応用例が考えられる。
（１）上記実施形態では、デューティ／レベル変換用フィルタ１８ａをＳｉｎｃ１フィルタで構成した場合を例示したが、これに限らず、デューティ／レベル変換が可能であれば他のデジタルフィルタを用いても良い。また、デューティ／レベル変換用フィルタ１８ａの出力に対して、どのようなフィルタリング処理を行うかによって変換精度と応答速度とのトレードオフを決定することができる。マルチタップフィルタの作成も可能である。
【符号の説明】
【００４１】
１…Ａ／Ｄ変換器、１１…発振器、１２…分周器、１３…差分器、１４…積分器、１５…レベル／デューティ変換器、１６…オーバーサンプラ、１７…デューティ／レベル変換器、１７ａ…アナログスイッチ回路、１７ｂ…平滑器、１８…デジタルフィルタ、１８ａ…デューティ／レベル変換用フィルタ、１８ｂ…デシメーションフィルタ、１８ｃ…商用周波除去フィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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