(57)【要約】【課題】相補型ＬＤＭＯＳトランジスタとＣＭＯＳトランジスタとを混載した半導体装置を、トランジスタ毎の特性のばらつきを抑制して製造する。【解決手段】同一半導体基板にＣＭＯＳトランジスタと相補型ＬＤＭＯＳトランジスタを混載した半導体装置の製造方法であって、ＬＤＭＯＳトランジスタのｐ型及びｎ型ボディ層を形成する際、ゲート電極形成に用いたフォトレジストをそのままマスクとして用いる。【選択図】図５
2010177292.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１導電型ドレイン拡散層と第２導電型ボディ層とを形成し、前記第２導電型ボディ層内に第１導電型ソース拡散層及びボディコンタクト層とを形成し、前記半導体基板のうち、前記第１導電型ドレイン拡散層と前記第１導電型ソース拡散層とに挟まれた領域上にゲート電極を形成した第１導電型ＬＤＭＯＳトランジスタを含む半導体装置の製造方法であって、
半導体基板に第１導電型のウェル拡散層を形成する工程（ａ）と、
前記半導体基板内の前記ウェル拡散層に相当する領域上にゲート絶縁膜、ゲート用導電膜及びフォトレジスト膜を順次形成する工程（ｂ）と、
フォトリソグラフィーにより、前記フォトレジスト膜のうち所定の領域に形成された部分を除去し、残存するフォトレジスト膜をマスクとしてゲート用導電膜をエッチングして、所定の領域に開口部を形成する工程（ｃ）と、
前記半導体基板上に残存するゲート用導電膜及びフォトレジストをマスクとして、第２導電型の不純物イオンを注入し、ボディ層を形成する工程（ｄ）と、
前記ゲート用導電膜のうち、前記開口部側面の一部を基準として前記ゲート電極となる部分を残して、電極ゲート用導電膜を除去する工程（ｅ）
とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｄ）では、所定範囲で入射角を変動させながら、前記不純物イオンを注入する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｄ）では、前記ＬＤＭＯＳトランジスタのチャネル長が０．１μｍ〜０．４μｍの範囲になるように、前記不純物イオンを注入する
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記製造方法は、さらに、
前記半導体基板内において、前記第１導電型ドレイン拡散層と、工程（ｅ）により形成される前記ゲート電極との間に相当する位置に、絶縁膜を形成する工程を含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
相補型ＭＯＳトランジスタと相補型ＬＤＭＯＳトランジスタとを同一半導体基板に混載する半導体装置の製造方法であって、
複数の素子分離用絶縁膜が形成された半導体基板内において、前記素子分離絶縁膜により定まる第１領域、及び、前記第１領域とは異なる第２領域それぞれに、第１導電型の第１ウェル拡散層及び第２ウェル拡散層を形成する工程（ａ）と、
第１及び第２領域とは異なる第３及び第４領域それぞれに、第２導電型の第３ウェル拡散層及び第４ウェル拡散層とを形成する工程（ｂ）と、
前記半導体基板の前記第１、第２、第３及び第４領域に相当する部分上に、ゲート絶縁膜とゲート用導電膜とフォトレジスト膜とを順次形成する工程（ｃ）と、
フォトリソグラフィーにより、フォトレジスト膜のうち第１領域内の所定の範囲に形成された部分を除去し、残存するフォトレジスト膜をマスクとしてゲート用導電膜をエッチングし、第１開口部を形成する工程と（ｄ）、
前記半導体基板上に残存するゲート用導電膜及びフォトレジスト膜をマスクとして、第２導電型の不純物イオンを注入し、第１ボディ層を形成する工程（ｅ）と、
前記半導体基板上に残存するフォトレジスト膜を除去し、前記半導体基板の前記第１、第２、第３及び第４領域に相当する部分に、再度、フォトレジスト膜を形成する工程（ｆ）と、
フォトリソグラフィーにより、新たなフォトレジスト膜のうち第２領域内の所定の範囲に形成された部分を除去し、残存する新たなフォトレジストをマスクとしてゲート用導電膜をエッチングし、第２開口部を形成する工程と（ｇ）、
前記半導体基板上に残されたゲート用導電膜及びフォトレジストをマスクとして、第１導電型の不純物イオンを注入し第１導電型の第２ボディ層を形成する工程（ｈ）と、
前記第１領域において、前記第１開口部側面の一部を基準としゲート電極となる部分と、前記第３領域において、前記第２開口部側面の一部を基準としてゲート電極となる部分と、前記第２領域及び第４領域内のゲート電極となる部分にを除き、前記ゲート用導電膜を除去する工程（ｉ）と、
前記第１領域に形成された前記第１ウェル拡散層内に第１導電型のドレイン拡散層を形成し、第１ボディ層内に第１導電型のソース拡散層を形成し、前記第２領域に形成された前記第２ウェル拡散層内に第１導電型のボディコンタクト層を形成し、前記第３領域に形成された前記第３ボディ層内にボ第１導電型のディコンタクト層を形成し、前記第４領域に形成された前記第４ウェル拡散層内に第１導電型のソース拡散層及びドレイン拡散層を形成する工程と（ｊ）、
前記第１領域に形成された第１ボディ層上に第２導電型ボディコンタクト層を形成し、前記第２領域に形成された前記第２ウェル拡散層内に第２導電型ソース拡散層及びドレイン拡散層を形成し、前記第３領域に形成された第３ウェル拡散層上に第２導電型ドレイン拡散層を形成し、前記第３ボディ層内に第２導電型ソース拡散層を形成し、前記第４領域に形成された前記第４ウェル拡散層内に第２導電型ボディコンタクト層を形成する工程（ｋ）とを含む
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記工程（ｃ）において、第１及び第３領域には、第２及び第４領域に形成するゲート絶縁膜よりも、厚い膜厚のゲート絶縁膜を形成する
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記製造方法は、
前記第１領域に第１導電型のＬＤＭＯＳトランジスタを備え、前記第２領域に第２導電型のＭＯＳトランジスタを備え、前記第３領域に第２導電型のＬＤＭＯＳトランジスタを備え、前記第４領域に第１導電型のＭＯＳトランジスタを備える前記半導体装置の製造方法であって、
前記工程（ｃ）において、第１領域及び第３領域内のゲート電極及び第１導電型又は第２導電型のボディ層が形成される予定の領域には、他の領域よりも、厚い膜厚のゲート絶縁膜を形成する
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
１個以上のＬＤＭＯＳトランジスタを含む半導体装置であって、
請求項１に記載の製造方法により製造された
ことを特徴とする半導体装置。
【請求項９】
相補型ＭＯＳトランジスタと相補型ＬＤＭＯＳトランジスタとを同一半導体基板に混載する半導体装置であって、
請求項５に記載の製造方法により製造された
ことを特徴とする半導体装置。
【請求項１０】
前記相補型ＬＤＭＯＳトランジスタのゲート絶縁膜と、前記相補型ＭＯＳトランジスタのゲート絶縁膜の膜厚が異なる
ことを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳトランジスタを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化に伴って、高耐圧ＬＤＭＯＳ（Laterally diffused Metal Oxide Semiconductor）素子、低耐圧ＣＭＯＳ（Complementary Metal Oxide Semiconductor）素子やバイポーラ素子等を同一基板に集積した半導体集積回路装置が求められるようになってきた。高耐圧ＬＤＭＯＳ素子の一例であるＬＤＭＯＳトランジスタは、携帯機器向けに低消費電力化やサイズ縮小が要求されている。さらに、低耐圧の他の素子を同一基板に混載した上で低閾値電圧および高耐圧、低オン抵抗などの特性を実現することが求められている。
【０００３】
ここで、特許文献１には、ＬＤＭＯＳトランジスタの小型化に関する技術が開示されている。また、非特許文献１には、ＬＤＭＯＳトランジスタの製造方法及び構造の一例が開示されている。
非特許文献１に開示されているｎＬＤＭＯＳトランジスタは、ｎウェル層内に高濃度のｐ型ボディ層を形成し、ｐ型ボディ層及びｎウェル層内に、それぞれｎ型ソース拡散層及びｎ型ドレイン拡散層を形成し、ｐ型ボディ層の一部に重複するように、ゲート絶縁膜及びゲート電極を形成して製造される（Ｆｉｇ．１）。また、ｐ型ボディ層は、ｎウェル層より十分不純物濃度が高く、ｎウェル領域より十分狭い。このように、高濃度のｐ型ボディ層と低濃度のｎウェル領域とを設ける事で低い閾値電圧でｐ型ボディ層内に短いチャネルを形成し、高耐圧、低オン抵抗を実現することができる。
【０００４】
ここで、ＬＤＭＯＳトランジスタの省電力化には、チャネル長を短くし、閾値電圧を低下させることが有効であることが知られている。しかし、チャネル長が短いほど、チャネル長のわずかなばらつきが、ＬＤＭＯＳトランジスタの性能に与える影響が大きくなる。
従って、チャネル長を決定するｐ型ボディ層とゲート電極とを正確な位置に形成する必要がある。
【０００５】
しかし、非特許文献１に開示されている製造方法では、ｐ型ボディ層を形成した後、ゲート電極を形成する。そのため、マスクずれなどにより、ゲート電極とｐ型ボディ層との相対位置がトランジスタ毎にばらつきやすい。
このような問題に対して、ゲート電極をマスクとして利用する自己整合技術が知られている（特許文献１、図３）。自己整合技術では、ボディ層を形成する領域以外をフォトレジスト膜でマスクし、ｐ型不純物の注入を行う。このとき、不純物注入のマスクの役割を果たすゲート電極の端面を覆わない程度に、ゲート電極上にもフォトレジスト膜を形成することが知られている。
【特許文献１】特開２００１−０６０６８６号公報
【非特許文献１】International Symposium on Power Semiconductor Devices & IC’s 2008「BD180 - A New 0.18 um BCD (Bipolar-CMOS-DMOS) Technology from 7V to 60V」
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に開示されている自己整合技術を用いても、ゲート電極の端面とゲート電極上のフォトレジスト膜の位置がばらついたり、それまでの工程でばらつきが生じたりするので、必ずしも目標とする範囲にｐ型ボディ層を形成できないという問題がある。具体的には、ゲート電極のうちフォトレジスト膜に覆われていない領域を不純物イオンが貫通し、基板に到達する場合がある。このような現象が生じるので、ゲート電極の端面と、ゲート電極上に形成されたフォトレジスト膜の相対的な位置がばらつくと、ｐ型ボディ層とゲート電極とが重畳する範囲及び面積がばらつく。その結果、製造されるトランジスタ毎にチャネル長がばらつき、低閾値電圧のトランジスタを安定的に製造することができない。
【０００７】
また、自己整合技術を用いて形成したｐ型ボディ層を横方向に拡散させるため、１０００度を超える高熱処理が必要であるが、同一基板内にＣＭＯＳなど、他の素子が形成される場合、他の素子が高熱処理の影響を受けるという問題もある。
これらの問題について、ｎチャネル型のＬＤＭＯＳトランジスタについて述べてきたが、ｐチャネル型のＬＤＭＯＳトランジスタにも同様の問題が生じる。
【０００８】
上記の問題に鑑み、本発明は、チャネル長のばらつきの少ないＬＤＭＯＳトランジスタを搭載した半導体装置を安定的に製造する製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため本発明は、半導体基板に、第１導電型ドレイン拡散層と第２導電型ボディ層とを形成し、前記第２導電型ボディ層内に第１導電型ソース拡散層及びボディコンタクト層とを形成し、前記半導体基板のうち、前記第１導電型ドレイン拡散層と前記第１導電型ソース拡散層とに挟まれた領域上にゲート電極を形成した第１導電型ＬＤＭＯＳトランジスタを含む半導体装置の製造方法であって、半導体基板に第１導電型のウェル拡散層を形成する工程（ａ）と、
前記半導体基板内の前記ウェル拡散層に相当する領域上にゲート絶縁膜、ゲート用導電膜及びフォトレジスト膜を順次形成する工程（ｂ）と、フォトリソグラフィーにより、前記フォトレジスト膜のうち所定の領域に形成された部分を除去し、残存するフォトレジスト膜をマスクとしてゲート用導電膜をエッチングして、所定の領域に開口部を形成する工程（ｃ）と、前記半導体基板上に残存するゲート用導電膜及びフォトレジストをマスクとして、第２導電型の不純物イオンを注入し、ボディ層を形成する工程（ｄ）と、前記ゲート用導電膜のうち、前記開口部側面の一部を基準として前記ゲート電極となる部分を残して、電極ゲート用導電膜を除去する工程（ｅ）とを含むことを特徴とする。
【００１０】
また、本発明は、１個以上のＬＤＭＯＳトランジスタを含み、上記の製造方法により製造されたことを特徴とする半導体装置であってもよい。
【発明の効果】
【００１１】
上記の製造方法によると、フォトレジスト膜をマスクとしてゲート用導電膜をエッチングして開口部を形成する。そのため、ゲート用導電膜とフォトレジストに一致していない部分はないので、ゲート用導電膜を貫通し半導体基板へ到達する不純物イオンは存在せずボディ層の形成される位置及び面積は、開口部の位置と面積により決まる。さらに、工程（ｄ）により、前記開口部側面の一部を基準としてゲート電極が形成されるので、形成されるゲート電極とボディ層の位置関係の、トランジスタ毎のばらつきを抑制することができる。つまり、本発明の製造方法によると、トランジスタ毎のチャネル長ばらつきを抑制することができる。その結果、トランジスタ毎の閾値電圧のばらつきも抑制することができるという優れた効果を奏する。
【００１２】
また、前記半導体装置の製造方法において、前記工程（ｄ）では、所定範囲で入射角を変動させながら、前記不純物イオンを注入してもよい。
この製造方法によると、ボディ層形成のための不純物イオンの入射角を半導体基板の法線方向から所定範囲傾けるので、不純物イオンは、開口部の直下のみならずその周辺にも拡散する。従って、横方向へボディ層を拡散するための高温での熱処理が不要となる。そのため、同一基板内に、他の素子が形成されている場合であっても、その素子に、高温処理による影響を及ぼすことはない。
【００１３】
また、前記工程（ｄ）では、前記ＬＤＭＯＳトランジスタのチャネル長が０．１μｍ〜０．４μｍの範囲になるように、前記不純物イオンを注入するとしてもよい。
この構成によると、ＬＤＭＯＳトランジスタの閾値電圧を１Ｖ以下に抑えることができる。
前記製造方法は、さらに、前記半導体基板内において、前記第１導電型ドレイン拡散層と、工程（ｅ）により形成される前記ゲート電極との間に相当する位置に、絶縁膜を形成する工程を含んでもよい。
【００１４】
この製造方法により生成される半導体装置は、ゲート電極とドレイン拡散層の間に絶縁膜を備える。このように、絶縁膜を備えることで、ゲート電極とドレイン拡散層の距離が小さくなる付近での電界集中を抑制し、ゲート・ドレイン間及びソース・ドレイン間の耐圧を向上することができる。
また、本発明は、相補型ＭＯＳトランジスタと相補型ＬＤＭＯＳトランジスタとを同一半導体基板に混載する半導体装置の製造方法であって、複数の素子分離用絶縁膜が形成された半導体基板内において、前記素子分離絶縁膜により定まる第１領域、及び、前記第１領域とは異なる第２領域それぞれに、第１導電型の第１ウェル拡散層及び第２ウェル拡散層を形成する工程（ａ）と、第１及び第２領域とは異なる第３及び第４領域それぞれに、第２導電型の第３ウェル拡散層及び第４ウェル拡散層とを形成する工程（ｂ）と、前記半導体基板の前記第１、第２、第３及び第４領域に相当する部分上に、ゲート絶縁膜とゲート用導電膜とフォトレジスト膜とを順次形成する工程（ｃ）と、フォトリソグラフィーにより、フォトレジスト膜のうち第１領域内の所定の範囲に形成された部分を除去し、残存するフォトレジスト膜をマスクとしてゲート用導電膜をエッチングし、第１開口部を形成する工程と（ｄ）、前記半導体基板上に残存するゲート用導電膜及びフォトレジスト膜をマスクとして、第２導電型の不純物イオンを注入し、第１ボディ層を形成する工程（ｅ）と、前記半導体基板上に残存するフォトレジスト膜を除去し、前記半導体基板の前記第１、第２、第３及び第４領域に相当する部分に、再度、フォトレジスト膜を形成する工程（ｆ）と、フォトリソグラフィーにより、新たなフォトレジスト膜のうち第２領域内の所定の範囲に形成された部分を除去し、残存する新たなフォトレジストをマスクとしてゲート用導電膜をエッチングし、第２開口部を形成する工程と（ｇ）、前記半導体基板上に残されたゲート用導電膜及びフォトレジストをマスクとして、第１導電型の不純物イオンを注入し第１導電型の第２ボディ層を形成する工程（ｈ）と、前記第１領域において、前記第１開口部側面の一部を基準としゲート電極となる部分と、前記第３領域において、前記第２開口部側面の一部を基準としてゲート電極となる部分と、前記第２領域及び第４領域内のゲート電極となる部分にを除き、前記ゲート用導電膜を除去する工程（ｉ）と、前記第１領域に形成された前記第１ウェル拡散層内に第１導電型のドレイン拡散層を形成し、第１ボディ層内に第１導電型のソース拡散層を形成し、前記第２領域に形成された前記第２ウェル拡散層内に第１導電型のボディコンタクト層を形成し、前記第３領域に形成された前記第３ボディ層内にボ第１導電型のディコンタクト層を形成し、前記第４領域に形成された前記第４ウェル拡散層内に第１導電型のソース拡散層及びドレイン拡散層を形成する工程と（ｊ）、前記第１領域に形成された第１ボディ層上に第２導電型ボディコンタクト層を形成し、前記第２領域に形成された前記第２ウェル拡散層内に第２導電型ソース拡散層及びドレイン拡散層を形成し、前記第３領域に形成された第３ウェル拡散層上に第２導電型ドレイン拡散層を形成し、前記第３ボディ層内に第２導電型ソース拡散層を形成し、前記第４領域に形成された前記第４ウェル拡散層内に第２導電型ボディコンタクト層を形成する工程（ｋ）とを含むことを特徴とする半導体装置の製造方法であってもよいし、この製造方法により製造されたことを特徴とする半導体装置であってもよい。
【００１５】
上記の製造方法によると、第１領域に第１導電型のＬＤＭＯＳトランジスタ、第２領域に第２導電型のＭＯＳトランジスタ、第３領域に第２導電型のＬＤＭＯＳトランジスタ、第４領域に第１導電型のＭＯＳトランジスタを、並行して形成できる。
ここで、工程（ｉ）において、ゲート用導電膜のうち、除去されずに残される部分が各トランジスタのゲート電極となる。
【００１６】
この製造方法では、フォトレジスト膜をマスクとしてゲート用導電膜をエッチングして第１及び第２開口部を形成する。そのため、ゲート用導電膜とフォトレジストに一致していない部分はないので、ゲート用導電膜を貫通し半導体基板へ到達する不純物イオンは存在せず第１及び第２ボディ層の形成される位置及び面積は、第１及び第２開口部の位置と面積により決まる。さらに、前記第１及び第２開口部側面の一部を基準として、ＬＤＭＯＳトランジスタのゲート電極を形成するので、ＬＤＭＯＳトランジスタのゲート電極とボディ層の位置関係ばらつき、つまり、トランジスタ毎のチャネル長のばらつきを抑制することができる。
【００１７】
また、本発明は、上記の半導体装置の製造方法の前記工程（ｃ）において、第１及び第３領域には、第２及び第４領域に形成するゲート絶縁膜よりも、厚い膜厚のゲート絶縁膜を形成するとしてもよいし、この製造方法により製造され、前記相補型ＬＤＭＯＳトランジスタのゲート絶縁膜と、前記相補型ＭＯＳトランジスタのゲート絶縁膜の膜厚が異なることを特徴とする半導体装置であってもよい。
【００１８】
上記の製造方法によると、ＬＤＭＯＳトランジスタとＭＯＳトランジスタとで、ゲート絶縁膜の膜厚を変えることができる。膜厚が変われば、そのトランジスタに印加可能な電圧もかわるので、用途・目的に応じて、自在に各トランジスタの電圧特性を代えることができる。
また、前記製造方法は、前記第１領域に第１導電型のＬＤＭＯＳトランジスタを備え、前記第２領域に第２導電型のＭＯＳトランジスタを備え、前記第３領域に第２導電型のＬＤＭＯＳトランジスタを備え、前記第４領域に第１導電型のＭＯＳトランジスタを備える前記半導体装置の製造方法であって、前記工程（ｃ）において、第１領域及び第３領域内のゲート電極及び第１導電型又は第２導電型のボディ層が形成される予定の領域には、他の領域よりも、厚い膜厚のゲート絶縁膜を形成してもよい。
【００１９】
このように第１領域及び第３領域内のゲート電極及び第１導電型又は第２導電型のボディ層が形成される予定の領域には、他の領域よりも、厚い膜厚のゲート絶縁膜を形成しておくと、工程（ｉ）において、エッチングされるゲート絶縁膜の膜厚がほぼ一定となるので、半導体基板のオーバーエッチや、素子分離膜の膜減りを抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下に本発明の実施の形態について、図面を参照しながら説明する。
１．  実施の形態１
以下に本発明の実施の形態の一例である半導体装置の製造方法について説明する。
１．１  概要
本実施の形態では、同一半導体基板内に、相補型ＬＤＭＯＳトランジスタとＣＭＯＳトランジスタとを搭載した半導体装置の製造方法について説明する。
【００２１】
なお、相補型ＬＤＭＯＳトランジスタもＣＭＯＳトランジスタも電界効果トランジスタであるが、説明の便宜上、相補型ＬＤＭＯＳトランジスタを構成する２つのトランジスタをそれぞれｐチャネルＬＤＭＯＳトランジスタ、ｎチャネルＬＤＭＯＳトランジスタと呼び、ＣＭＯＳを構成する２つの一般的な構造の電界効果トランジスタを、ｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタと呼ぶ。
【００２２】
図１〜図１０は、各製造工程における製造途中の半導体装置の断面図である。
以下、本発明の実施の形態１に係る半導体装置の製造方法について、図１〜図１０を参照しながら説明する。
図に示すように、本実施の形態では、素子分離用絶縁膜０１４が形成されたｐ型の半導体基板０１１を基に半導体装置を製造する。ここでは、素子分離用絶縁膜０１４によって区切られる４つの領域（領域１０１、１０２、１０３及び１０４）に着目して説明する。これら４つの領域には、それぞれに、ｐチャネルＬＤＭＯＳトランジスタ、ｎチャネルＬＤＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを並行して形成する。詳細な工程については後述する。
【００２３】
本実施の形態の製造方法は、以下の工程からなる。
工程ａ：ｎ型ウェル拡散層の形成
工程ｂ：ｐ型ウェル拡散層の形成
工程ｃ：ゲート絶縁膜、ゲート用導電膜及びレジスト膜の形成
工程ｄ：第１開口部形成
工程ｅ：ｐ型ボディ層形成
工程ｆ：レジスト膜の再形成
工程ｇ：第２の開口部形成
工程ｈ：ｎ型ボディ層形成
工程ｉ：ゲート電極の形成
工程ｊ：ｎ型不純物イオン注入
工程ｋ：ｐ型不純物イオン注入
１．２  詳細
以下に、各工程について、詳細に説明する。
＜工程ａ：ｎ型ウェル拡散層の形成＞
工程ａでは、半導体基板０１１の領域１０１及び領域１０３に、ｎ型の不純物イオンを選択的に注入し、図１に示すように、ｎ型ウェル拡散層０１２及び０１３を形成する。図示していないが、このとき領域１０２及び領域１０４にマスクを施すことは言うまでもない。
＜工程ｂ：ｐ型ウェル拡散層の形成＞
工程ｂでは、半導体基板０１１の領域１０２及び領域１０４に、ｐ型の不純物イオンを選択的に注入し、図２に示すように、ｐ型ウェル拡散層０１６及び０１７を形成する。この際にも、領域１０１及び領域１０３が、マスクされていることは言うまでもない。
【００２４】
ここで半導体基板０１１と、ｐ型ウェル拡散層０１６及び０１７は、同じ導電型であるが、ｐ型ウェル拡散層０１６及び０１７の不純物イオンの濃度は、半導体基板の不純物濃度より高い。図２以降の図面においても、同様に、隣接する領域の導電型が同じであるとき、両者の不純物濃度が異なる。
＜工程ｃ：ゲート絶縁膜、ゲート用導電膜及びレジスト膜の形成＞
工程ｃでは、先ず、半導体基板０１１を洗浄し、自然酸化膜を除去した後、８００℃〜８５０℃でアニールし、表面にゲート絶縁膜０２１を形成する（図３）。
【００２５】
続いて、半導体基板０１１にゲート電極材料を積層し、ゲート用導電膜０２２を形成する。ここでは、一例として、膜厚５ｎｍ〜２０ｎｍ程度のゲート絶縁膜０２１と、膜厚２００ｎｍ〜５００ｎｍ程度のゲート用導電膜０２２を形成する。
続いて、ゲート用導電膜０２２上にフォトレジストを塗布し、プリベークして、フォトレジスト膜０２３を形成する。
＜工程ｄ：第１開口部形成＞
工程ｄでは、フォトマスクを用いてフォトリソグラフィーを行い、領域１０１に形成されているフォトレジスト膜０２３の一部を除去し、続いて、領域１０１に形成されているゲート用導電膜０２２とゲート絶縁膜０２１のうち、露出した部分をエッチングし、図４に示すような第１開口部０２７を形成する。一例として、第１開口部０２７は、幅２μｍ程度である。
【００２６】
ここで、フォトリソグラフィー及びエッチングは、一般的な技術で実現可能であるので、詳細な説明は省略する。
＜工程ｅ：ｐ型ボディ層形成＞
工程ｅでは、ｐ型不純物イオンを、半導体基板０１１の主面へドーピングし、図５に示すようなｐ型ボディ層０２８を形成する。ドーピング条件は、例えば、５Ｅ１２ｃｍ−２〜５Ｅ１３ｃｍ−２程度のドーズ量で、５０ｋｅＶ〜１５０ｋｅＶ程度の加速エネルギーで入射する。このとき、図５に示すように、半導体基板０１１の法線に対して、入射角を、２０度〜４５度の範囲で変動させながらドーピングする。なお、ここで挙げた入射角、加速エネルギーの値は、一例であって、形成しようとするｐ型ボディ層の形状や不純物イオンの濃度により決められる。
【００２７】
このような条件でドーピングを行う場合、残存するフォトレジスト膜０２３、ゲート用導電膜０２２及びゲート絶縁膜０２１がマスクの役割を果たし、第１開口部０２７へ入射したｐ型半導体イオンは、ｎ型ウェル拡散層０１２内へ拡散し、ｐ型ボディ層０２８を形成する。ここで、ゲート用導電膜０２２のうち、開口部０２７の内壁面の一部は、後に形成されるゲート電極０４１（図８）の一側面をなす。
＜工程ｆ：レジスト膜の再形成＞
工程ｆでは、先ず、半導体基板０１１上に残存しているフォトレジスト膜０２３を除去する。続いて、図６に示すように、新たなフォトレジスト膜０３１を形成する。
＜工程ｇ：第２開口部形成＞
工程ｇでは、工程ｄと同様の手順で、フォトリソグラフィーを行い、領域１０２に形成されているフォトレジスト膜０３１の一部を除去し、領域１０２に形成されているゲート用導電膜０２２とゲート絶縁膜０２１のうち、露出した部分をエッチングし、図７に示すような第２開口部０３３（一例として、幅２μｍ程度）を形成する。
＜工程ｈ：ｎ型ボディ層形成＞
工程ｈでは、工程ｅと同様の条件で、ｎ型不純物イオンをドーピングし、図7に示すようなｎ型ボディ層０３４を領域１０２内に形成する。この場合も、第２開口部０３３の内壁面の一部は、後に形成されるゲート電極０４２（図８参照）の一側面をなす。
＜工程ｉ：ゲート電極の形成＞
工程ｉでは、先ず、工程ｆと同様にして、フォトレジスト膜０３６を再形成し、フォトリソグラフィーによりフォトレジスト膜０３６の一部を除去する。次に、図８に示すように、露出したゲート用導電膜０２２及びゲート絶縁膜０２１をエッチングして、領域１０１、１０２、１０３及び１０４、それぞれにゲート電極０４１とゲート絶縁膜０４６、ゲート電極０４２とゲート絶縁膜０４７、ゲート電極０４３とゲート絶縁膜０４８、ゲート電極０４４とゲート絶縁膜０４９を形成する。  続いて、半導体基板０１１上に残存しているフォトレジスト膜を全て除去する。
＜工程ｊ：ｎ型不純物イオン注入＞
工程ｊでは、図９に示すように、半導体基板０１１の所定位置にｎ型不純物イオンを注入して、領域１０１内のｎ型ウェル拡散層０１２にドレイン拡散層０５１、ｐ型ボディ層０２８にソース拡散層０５２を形成し、領域１０２内のｎ型ボディ層０３４にボディコンタクト層０５３を形成する。同時に、領域１０３内のｎ型ウェル拡散層０１３にボディコンタクト層０５４を形成し、領域１０４内のｐ型ウェル拡散層０１７にドレイン拡散層０５６及びソース拡散層０５７を形成する。
＜工程ｋ：ｐ型不純物イオン注入＞
工程ｋでは、半導体基板０１１の所定位置にｎ型不純物イオンを注入し、図１０に示すように、領域１０１内のｐ型ボディ層０２８にボディコンタクト層０６１を形成し、領域１０２内のｐ型ウェル拡散層０１６にドレイン拡散層０６２形成し、ｎ型ボディ層０３４にソース拡散層０６３を形成する。
【００２８】
同時に、領域１０３内のｎ型ウェル拡散層０１３に、ドレイン拡散層０６４及びソース拡散層０６６を形成し、領域１０４内のｐ型ウェル拡散層０１７にボディコンタクト層０６７を形成する。
なお、工程ｊ及び工程ｋについては、既存の一般的な技術で実現可能であるので、詳細な説明は省略する。
１．３  まとめ・効果
以上説明した、工程ａ〜工程ｋを経て、半導体基板０１１の領域１０１に、ｐチャネルＬＤＭＯＳトランジスタ、領域１０２に、ｎチャネルＬＤＭＯＳトランジスタ、領域１０３に、ｐチャネルＭＯＳトランジスタ、領域１０４にはｎチャネルＭＯＳトランジスタを形成する。
【００２９】
工程ｄの第１開口部０２７形成において、フォトレジスト膜０２３をゲート用導電膜０２２及びゲート絶縁膜０２１のエッチングのマスクとして用いている。また、第１開口部０２７の内壁面は、ゲート電極０４１の端面をなす。つまり、ｐ型ボディ層０２８の形成において、マスクの役割を担うゲート電極０４１（本実施の形態の場合、ゲート電極０４１となるゲート用導電膜０２２のうち開口部０２７の内壁面を有する部分）とフォトレジスト膜０２３に一致していない部分がないので、注入された不純物イオンが、ゲート電極０４１を貫通してウェル拡散層に達することはない。従って、正確な自己整合により、ばらつきのないｐボディ層を形成することができる。
【００３０】
また、フォトレジスト膜０２３の端面とゲート用導電膜０２２の端面（つまり、ゲート電極０４１の一側面）の位置関係がばらつかないので、断面方向から見て、ｐ型ボディ層０２８とゲート電極０４１の重複する範囲のばらつきを抑制することができます。つまり、ゲート電極０４１とｐ型ボディ層０２８の重複範囲、言い換えるとｎチャネルＬＤＭＯＳトランジスタのチャネル長のトランジスタ毎のばらつきを抑制することができる。
【００３１】
工程ｇ及び工程ｈにより形成されるｐチャネルＬＤＭＯＳトランジスタのチャネル長についても、同様の効果がある。
よって、実施の形態１の製造方法によると、確実な自己整合を実現し、ＬＤＭＯＳトランジスタ毎のチャネル長のばらつきを抑制し、性能の安定した半導体装置を製造することができると言う優れた効果を奏する。
【００３２】
以下に一例として、具体的数値を挙げて説明すると、ｎチャネルＬＤＭＯＳトランジスタおよびｐチャネルＬＤＭＯＳトランジスタともに、低閾値電圧を１Ｖ以下にするためには、チャネル長が０．５μｍ以下である必要がある。本実施の形態において説明した製造方法を用いると、このように短いチャネル長であっても、製造ばらつきを非常に小さくできる。そのため、例えば、０．２μｍ〜０．３μｍ程度の短いチャネル長の半導体装置を安定して製造することができる。
【００３３】
また、工程ｅ及び工程ｈにおいて、不純物イオンをドーピングする際に、半導体基板表面の法線方向から所定範囲の入射角（一例として法線方向から２０°〜４５°）で入射するため、不純物イオンは、第１開口部０２７の開口面よりも広い幅に拡散する。従って、実施の形態１の製造方法を用いた場合、不純物イオン注入による結晶損傷回復（８５０℃程度）とフォトレジスタのプリブレーク（３００℃程度）などの比較的低温での熱処理は必要であるが、ｐ型ボディ層０２８及びｎ型ボディ層０３４を横方向に拡散させるための高温での熱処理（１０００℃以上）は不要である。そのため、同一半導体基板０１１内に形成される、ＭＯＳトランジスタの特性に与える影響も少なく、ＬＤＭＯＳトランジスタとＭＯＳトランジスタとを並行して形成することが可能であるという優れた効果も奏する。
【００３４】
さらに、工程ａおいて、ｎチャネル型ＬＤＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタのｎ型ウェル拡散層（０１２、０１３）を、一つのマスクを用いて同時に形成する。
工程ｂ、工程ｉ、工程ｊ及び工程ｋにおいても同様に、１つのマスクを用いて、ＬＤＭＯＳトランジスタの形成に係る処理とＭＯＳトランジスタの形成に係る処理とを同時に行う。
【００３５】
そのため、実施の形態１の製造方法によると、複数のトランジスタを同一基板内に形成するために生じる工数の増加を抑制することができるという効果も奏する。
なお、上記の実施の形態１では、半導体基板内にｎチャネル型ＬＤＭＯＳトランジスタ、ｐチャネル型ＬＤＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタが横一列に並ぶ領域（領域１０１〜１０４）に形成される場合について説明したが、各トランジスタの形成位置は、任意である。
２．実施の形態２
以下、本発明の実施の形態２に係る半導体装置について、図面を参照しながら説明する。
【００３６】
図１１は、実施の形態２に係る半導体装置の断面図である。当該半導体装置は、図１１に示すように、相補型ＬＤＭＯＳトランジスタ１０６を含んで構成される。図１１の相補型ＬＤＭＯＳトランジスタ１０６は、実施の形態１の製造方法により製造された半導体装置の一部であって、実施の形態１と同一の構成には、実施の形態１において用いた図面と同一の参照符号を付している。
【００３７】
相補型ＬＤＭＯＳトランジスタ１０６は、同一の半導体基板０１１に形成されたｎチャネル型ＬＤＭＯＳトランジスタ１０１ｎと、ｐチャネル型ＬＤＭＯＳトランジスタ１０２ｐから構成される。両者は素子分離用絶縁膜０１４によって電気的に分離されている。
ｎチャネル型ＬＤＭＯＳトランジスタ１０１ｎは、ｎ型ウェル拡散層０１２、ｎ型ウェル拡散層０１２に形成されたｐ型ボディ層０２８及びドレイン拡散層０５１、ｐ型ボディ層０２８に形成されたソース拡散層０５２、ボディコンタクト層０６１、ｎ型ウェル拡散層０１２上に形成されたゲート絶縁膜０４６及びゲート電極０４１から構成される。
【００３８】
ｐチャネル型ＬＤＭＯＳトランジスタ１０２ｐは、ｐ型ウェル拡散層０１７、ｐ型ウェル拡散層０１７に形成されたｎ型ボディ層０３４及びドレイン拡散層０６２、ｎ型ボディ層０３４に形成されたソース拡散層０６３、ボディコンタクト層０５３、ｎ型ウェル拡散層０１２上に形成されたゲート絶縁膜０４７及びゲート電極０４１から構成される。
実施の形態１において説明したように、ゲート電極０４１形成のためのエッチングマスクとして用いられたフォトレジスト膜０２３（図５）をそのままｐ型ボディ層０２８形成用のマスクとしても用いるので、自己整合の精度は高く、ゲート電極０４１に対するｐ型ボディ層０２８の位置の、トランジスタ毎のばらつきが非常に小さくなる。従って、半導体装置毎のｎチャネル型ＬＤＭＯＳトランジスタ１０１ｎのチャネル長ばらつきも非常に小さくなる。同様に、ｐチャネル型ＬＤＭＯＳトランジスタ１０２ｐのチャネル長ばらつきも非常に小さい。
【００３９】
そのため、チャネル長の短いトランジスタであっても、トランジスタ毎のチャネル長ばらつきが閾値電圧に与える影響を非常に小さくできる。
具体的な例として、低閾値電圧を１Ｖ以下にする為には、チャネル長０．５μｍ以下にする必要がある。ここで、本実施の形態の相補型ＬＤＭＯＳトランジスタ１０６であれば、チャネル長は、０．２μｍ〜０．３μｍ程度となる。チャネル長がこの範囲でほぼ一定となる為、低閾値電圧０．８Ｖ程度で、製品間ばらつきを５％程度に抑制する事ができる。
【００４０】
また、高加速エネルギーのｐ型不純物イオンを所定範囲（例えば、基板表面の法線方向に対して２０°〜４５°の範囲）の角度で注入することで、ｐ型ボディ層０２８の範囲、つまりｐ型不純物イオンの拡散範囲を確保する。そのため、ｐ型ボディ層０２８とｎ型ウェル拡散層０１２とのｐｎ接合間の耐圧を向上させる事ができる。ｐチャネル型ＬＤＭＯＳトランジスタ１０２ｐのｎ型ボディ層０３４とｐ型ウェル拡散層０１７とのｐｎ接合についても、同様の効果がある。例えば、耐圧１５Ｖ〜３０Ｖ程度の相補型ＬＤＭＯＳトランジスタを実現する事ができる。
【００４１】
以上のように、実施の形態２の相補型ＬＤＭＯＳトランジスタ１０６は、低閾値電圧かつ高耐圧で動作できるので、表示デバイスのドライバやモーター駆動用のドライバおよび電源制御ＩＣ等の機器に使用する事ができる。
３．実施の形態３
以下、本発明の実施の形態３に係る半導体装置について、図面を参照しながら説明する。
【００４２】
図１２は、実施の形態３に係る半導体装置の断面図である。図１２に示すように相補型ＬＤＭＯＳトランジスタ１０７の断面図である。
図１２に示すように、相補型ＬＤＭＯＳトランジスタ１０７は、実施の形態２の半導体装置のゲート電極とドレイン拡散層の間に、絶縁膜を備えている。図１２中において、実施の形態２の相補型ＬＤＭＯＳトランジスタ１０６と同様の構成には、同一の参照符号を付している。
【００４３】
相補型ＬＤＭＯＳトランジスタ１０７は、ｎチャネル型ＬＤＭＯＳトランジスタ１０８ｎ及びｐチャネル型ＬＤＭＯＳトランジスタ１０９ｐから構成される。
ｎチャネル型ＬＤＭＯＳトランジスタ１０８ｎは、実施の形態２において説明したｎチャネル型ＬＤＭＯＳトランジスタ１０１ｎとほぼ同様の構成であるが、ゲート電極０４１とドレイン拡散層０５１との間に絶縁膜０８１を備えている点が異なる。絶縁膜０８１は、例えばＬＯＣＯＳ酸化膜やＳＴＩのような絶縁膜などが考えられる。
【００４４】
ｐチャネル型ＬＤＭＯＳトランジスタ１０９ｐについても、実施の形態２のｐチャネル型ＬＤＭＯＳトランジスタ１０２ｐとほぼ同様であるが、ゲート電極０４２とドレイン拡散層０６２との間に絶縁膜０８２を備えている。
このように、絶縁膜０８１を備えることで、ゲート電極０４１のドレイン拡散層０５１側の電界集中を抑制し、ゲート・ドレイン間およびソース・ドレイン間の耐圧を向上する。
【００４５】
例えば、具体的一例として、実施の形態２の相補型ＬＤＭＯＳトランジスタ１０６では、耐圧は１５Ｖ〜３０Ｖ程度であるが、実施の形態３の構造を有する相補型ＬＤＭＯＳトランジスタ１０７であれば、４０Ｖ〜１００Ｖ程度の高耐圧を実現することができる。
４．  実施の形態４
以下、本発明の実施の形態４に係る半導体装置の製造方法について、図面を参照しながら説明する。
４．１  概要
本実施の形態では、実施の形態１と同様に、同一基板内に、相補型ＬＤＭＯＳトランジスタとＣＭＯＳトランジスタとを搭載した半導体装置の製造方法について説明する。
【００４６】
ここでは、実施の形態１とは異なり、相補型ＬＤＭＯＳトランジスタのゲート絶縁膜よりも、ＣＭＯＳトランジスタのゲート絶縁膜を薄く形成する。
図１３〜図１６は、本実施の形態における製造途中の半導体装置の断面図であり、実施の形態４に係る半導体装置の製造方法について、図１３〜図１６を参照しながら説明する。なお、実施の形態１と同様の工程については、詳細な説明を省略する。また、同一の工程については、実施の形態１で用いた図面も参照する。
【００４７】
実施の形態４においても、図１に示すように、素子分離用絶縁膜０１４によって区切られる４つの領域（領域１０１、１０２、１０３及び１０４）それぞれに、ｐチャネルＬＤＭＯＳトランジスタ、ｎチャネルＬＤＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを並行して形成する。
実施の形態４の製造方法は、以下の工程ａ４〜工程ｍ４からなる。工程ａ４〜工程ｂ４、工程ｆ４〜工程ｍ４は、それぞれ、実施の形態１の工程ａ〜工程ｂ、工程ｄ〜工程ｋと同様である。
【００４８】
工程ａ４：ｎ型ウェル拡散層の形成（工程ａと同様）
工程ｂ４：ｐ型ウェル拡散層の形成（工程ｂと同様）
工程ｃ４：ゲート絶縁膜の形成
工程ｄ４：薄型ゲート絶縁膜の形成
工程ｅ４：ゲート用導電膜及びレジスト膜の形成
工程ｆ４：第１開口部形成（工程ｄと同様）
工程ｇ４：ｐ型ボディ層形成（工程ｅと同様）
工程ｈ４：レジスト膜の再形成（工程ｆと同様）
工程ｉ４：第２開口部形成（工程ｇと同様）
工程ｊ４：ｎ型ボディ層形成（工程ｈと同様）
工程ｋ４：ゲート電極の形成（工程ｉと同様）
工程ｌ４：ｎ型不純物イオン注入（工程ｊと同様）
工程ｍ４：ｐ型不純物イオン注入（工程ｋと同様）
４．２  詳細
以下に、実施の形態４の各製造工程について説明するが、実施の形態１と同一な工程については割愛し、実施の形態１との差異部分を中心に説明する。
＜工程ａ４〜工程ｂ４＞
ｐ型の半導体基板０１１に、実施の形態１の工程ａ及び工程ｂと同様の加工を施し、図２に示すように、領域１０１〜１０４内にそれぞれ、ｐ型ウェル拡散層（０１６、０１７）及びｎ型ウェル拡散層（０１２、０１３）を形成する。
＜工程ｃ４：ゲート絶縁膜の形成＞
先ず、実施の形態１と同様に基板表面を洗浄し、図１３に示すようにゲート絶縁膜０９１を形成する。本実施の形態では、一例として、膜厚を１０ｎｍ〜２００ｎｍ程度に形成する（実施の形態１では、５〜２０ｎｍ程度）。
【００４９】
続いて、図１３に示すように、ゲート絶縁膜０９１上にフォトレジスト膜０９２を形成する。
＜工程ｄ４：薄型ゲート絶縁膜の形成＞
工程ｄ４では、フォトレジストにより、図１４に示すように、フォトレジスト膜０９２のうち領域１０３及び領域１０４に形成されている部分を除去する。続いて、ゲート絶縁膜０９１のうち、露出した部分をエッチングする。
【００５０】
次に、半導体基板０１１上の領域１０３及び領域１０４の範囲にゲート絶縁膜を形成する。ここでは、工程ｃ４で形成したゲート絶縁膜０９１よりも膜厚を薄くする。例えば、５ｎｍ〜２０ｎｍ程度の膜厚にする。
以下、ゲート絶縁膜０９１と区別するため、工程ｄ４で形成したゲート絶縁膜を薄型ゲート絶縁膜０９６と呼ぶ。
＜工程ｅ４：ゲート用導電膜及びレジスト膜の形成＞
工程ｅ４では、先ず、半導体基板０１１上に残存しているフォトレジスト膜０９２を除去する。
【００５１】
続いて、図１５に示すように、半導体基板０１１上に、膜厚が２００ｎｍ〜５００ｎｍ程度のゲート用導電膜０２２を形成し、その上に、フォトレジスト膜０２３を形成する。
＜工程ｆ４〜工程ｍ４＞
工程ｆ４〜工程ｍ４では、実施の形態１の工程ｄ〜工程ｋと同様に、開口部の形成、ボディ層の形成、ゲート電極の形成などの処理を行い、図１６に示すように、半導体基板０１１の領域１０１及び領域１０２に相補型ＬＤＭＯＳトランジスタを形成し、領域１０３及び１０４にＣＭＯＳトランジスタを形成する。
【００５２】
ここで、領域１０１に形成されたｎチャネル型ＬＤＭＯＳトランジスタのゲート絶縁膜１５１と領域１０２に形成されたｐチャネル型ＬＤＭＯＳトランジスタのゲート絶縁膜１５２は、図１５に示すゲート絶縁膜０９１の一部を除去して形成されたものである。領域１０３に形成されたｐチャネル型ＭＯＳトランジスタのゲート絶縁膜１５３、及び、領域１０４に形成されたｎチャネル型ＭＯＳトランジスタのゲート絶縁膜１５４は、図１５に示す薄型ゲート絶縁膜０９６の一部を除去して形成されたものである。よって、相補型ＬＤＭＯＳトランジスタのゲート絶縁膜１５１及び１５２の膜厚は、ＣＭＯＳトランジスタのゲート絶縁膜１５３及び１５４の膜厚よりも厚い。
４．３  まとめ・効果
実施の形態２においても、実施の形態１と同様に、開口部の形成、言い換えると、ゲート電極の１端面の形成に用いたフォトレジスト膜を除去せず、ゲート電極の及び該フォトレジスト膜をそのまま、マスクとして、ｐ型ボディ層及びｎ型ボディ層の形成に用いる。そのため、ゲート電極とフォトレジスト膜とにずれがなく、正確な自己整合により、ボディ層を生成する、ｐ型及びｎ型ボディ層を形成し、トランジスタ毎のチャネル長ばらつきを抑制することができるという優れた効果を奏する。
【００５３】
また、実施の形態１と同様に、ｐ型及びｎ型ボディ層形成のために不純物イオンを注入する際に、入射角を半導体基板主面の法線方向から傾けるので、不純物イオンを横方向に拡散させるための高温（１０００℃超）の不要になる。そのため、ＣＭＯＳトランジスタに与える影響も少なくなる。
また、多くの工程で、相補型ＬＤＭＯＳトランジスタとＣＭＯＳトランジスタの形成に共通のマスクを用いるため、工数の増加を抑制できる。
【００５４】
これらの効果に加えて、実施の形態４の製造方法によれば、実施の形態１の製造方法を基準に、わずかな工程変更（工程ｃ４〜工程ｅ４）のみで、ゲート絶縁膜の厚さの異なるＣＭＯＳトランジスタと相補型ＬＤＭＯＳトランジスタを並行して形成する事ができるという優れた効果を奏する。相補型ＬＤＭＯＳトランジスタのゲート絶縁膜の膜厚をＣＭＯＳトランジスタより厚くする事で、たとえばゲート電圧が、１０Ｖ〜１００Ｖ程度の高電圧駆動の相補型ＬＤＭＯＳトランジスタを実現する。このように、本実施の形態の製造方法により製造された半導体装置は、高耐圧の相補型ＬＤＭＯＳトランジスタと他の素子を、１つの半導体基板内に、形成できる。そのため、表示デバイス（例えばプラズマテレビ）のように、高耐圧であることを望まれる機器において、ドライバ等のチップサイズ縮小することができる。
【００５５】
なお、実施の形態４では、ＬＤＭＯＳトランジスタをより高耐圧にするため、２つのＬＤＭＯＳトランジスタのゲート絶縁膜を、２つのＭＯＳトランジスタのゲート絶縁膜より薄くする製造方法について説明してきた。しかし、これは、一例であって、目的に応じて、ＬＤＭＯＳトランジスタのゲート絶縁膜の膜厚とＭＯＳトランジスタのゲート絶縁膜の膜厚とを変えられるような製造方法であればよい。
４．４  実施の形態４の変形例
以下に、実施の形態４の変形例について説明する。
【００５６】
この変形例では、実施の形態４の製造方法の工程ｄ４において、ゲート絶縁膜０９１のうち、相補型ＬＤＭＯＳトランジスタのドレイン拡散層が形成される予定の領域に形成された部分も除去し、相補型ＬＤＭＯＳトランジスタのドレイン拡散層が形成される予定の領域にも膜厚の薄い薄型ゲート絶縁膜０９６を形成する点が、実施の形態４と異なる。
以下に、本変形例について、図面を用いて詳細に説明する。
【００５７】
ここで用いる半導体基板０１１には、図１７に示すように、素子分離用絶縁膜０１４が形成されており、これらにより、区分される各領域（領域１０１〜領域１０４）のうち、ＬＤＭＯＳトランジスタが形成される領域１０１及び領域１０２には、さらに、絶縁膜１５６及び１５７がそれぞれ形成されている。絶縁膜１５６は、ｎチャネル型ＬＤＭＯＳトランジスタのゲート電極とドレイン拡散層の間になる領域に形成されている。領域１０１内においてドレイン側の素子分離用絶縁膜０１４と絶縁膜１５６とに囲まれている領域をｎドレイン形成領域１６１と呼ぶ。絶縁膜１５７は、ｐチャネル型ＬＤＭＯＳトランジスタのゲート電極とドレイン拡散層の間になる位置に形成されている。領域１０１において、ドレイン側の素子分離用絶縁膜０１４と絶縁膜１５７とに囲まれている領域をｐドレイン形成領域１６２と呼ぶ。
【００５８】
まず、この半導体基板０１１に、実施の形態４の工程ａ４〜工程ｃ４と同様にゲート絶縁膜０９１及びフォトレジスト膜０９２を、順次形成する（図１３参照）。
＜工程ｄ４’＞
次に、工程ｄ４と同様にフォトレジスト膜の除去を行うが、ｎドレイン形成領域１６１、ｐドレイン形成領域１６２、領域１０３及び領域１０４に形成された部分を除去する。
【００５９】
次に、残存しているフォトレジスト膜０９２をマスクとしてエッチング処理を行い、ゲート絶縁膜０９１のうち、マスクされていない部分を除去する。次に、半導体基板０１１上で、フォトレジスト膜０９２によりマスクされていない領域、つまり、ｎドレイン形成領域１６１、ｐドレイン形成領域１６２、領域１０３及び領域１０４に、薄型ゲート絶縁膜０９６を形成する。図１８は、この時点での半導体装置の断面を示している。・・・・・＜工程ｄ４’終わり＞
続いて、上記の工程ｅ４〜工程ｍ４と同様の処理により、ｐ型ボディ層０２８、ｎ型ボディ層０３４の形成、続いて、各領域に、ソース拡散層、ドレイン拡散層コンタクト層を形成し、図１６に示す半導体装置とほぼ同一の半導体装置（図２０、後述）が完成する。
【００６０】
ここで、工程ｋ４：ゲート電極の形成（工程ｉと同様）では、半導体基板０１１上に形成されたフォトレジスト膜０３６を、一部を残して除去する。具体的には、ボディ層（０２８、０３４）及び、ゲート用導電膜のうち、ゲート電極０４１、０４２、０４３、０４４となる予定の部分を覆うフォトレジスト膜を残し、残りを除去する。
続いて、ゲート用導電膜及びゲート絶縁膜のうち露出した部分をエッチングする。この工程により、図１９に示すように、各領域のゲート電極及びゲート絶縁膜が形成される。
【００６１】
ところで、このとき、フォトレジスト膜０３６によりマスクされていない範囲に形成されているゲート絶縁膜は、工程ｄ４’において形成された薄型ゲート絶縁膜０９６である。そのため、膜厚はほぼ一定であって、エッチングに要する時間もほぼ一定である。
一方、実施の形態４の製造方法の場合、領域１０１及び１０２と領域１０３及び１０４とで、形成されているゲート絶縁膜の膜厚異なる。そのため、工程ｋ４では、領域１０１及び１０２内のゲート絶縁膜のエッチングに長時間を要し、領域１０３及び１０４では、ゲート絶縁膜が薄いため、過剰なエッチングが生じ、半導体基板０１１、ウェル領域（０１３、０１７）、素子分離用絶縁膜０１４を削ってしまう可能性がある。
【００６２】
しかし、本変形例では、ｎドレイン形成領域１６１及びｐドレイン形成領域１６２に形成されているゲート絶縁膜も、領域１０３及び領域１０４に形成されているゲート絶縁膜も、薄型ゲート絶縁膜であって、エッチングに要する時間はほぼ同一である。そのため、過剰なエッチングは発生しにくい。つまり、領域１０３及び１０４において、半導体基板掘れや素子分離絶縁膜の膜減りを抑制する事ができるという優れた効果を奏する。
５．実施の形態５
本発明の実施の形態５に係る半導体装置について、以下に説明する。
【００６３】
図２０は、実施の形態５に係る半導体装置１６６の断面を示している。図２０に示す半導体装置１６６は、ＣＭＯＳトランジスタと相補型ＬＤＭＯＳトランジスタとを同一基板内に混載しており、上記の実施の形態４の変形例において説明した製造方法により製造されたものである。
図２０に示すように、半導体装置１６６は、半導体基板０１１の領域１０１及び１０２に相補型ＬＤＭＯＳトランジスタを備え、領域１０３及び１０４にＣＭＯＳトランジスタを備えている。相補型ＬＤＭＯＳトランジスタは、領域１０１に形成されているｎチャネル型ＬＤＭＯＳトランジスタ１６７と領域１０２に形成されているｐチャネル型ＬＤＭＯＳトランジスタ１６８からなる。ＣＭＯＳトランジスタは、領域１０３に形成されているｐチャネル型ＭＯＳトランジスタ１６９と領域１０４に形成されているｎチャネル型ＭＯＳトランジスタ１７０とからなる。
【００６４】
相補型ＬＤＭＯＳトランジスタを構成するゲート絶縁膜１５１及び１５２の膜厚は、ＣＭＯＳトランジスタを構成するゲート絶縁膜１５３及び１５４の膜厚よりも厚い。例えば、ゲート絶縁膜１５１及び１５２の膜厚は、１０ｎｍ〜２００ｎｍ程度であるのに対し、ゲート絶縁膜１５３及び１５４の膜厚は、５ｎｍ〜２０ｎｍ程度である。
実施の形態４の変形例において説明したように、ｎドレイン形成領域１６１及びｐドレイン形成領域１６２（図２０参照）のゲート絶縁膜と、ＣＭＯＳトランジスタの形成される領域１０３及び１０４に形成されたゲート絶縁膜のうち不要な部分とを同時にエッチングする。これらの領域に形成されているゲート絶縁膜は、膜厚がほぼ一定であるため、過剰なエッチングは起こりにくい。従って、半導体装置１６６は、半導体基板掘れや素子分離絶縁膜の膜減りが少ない。
【００６５】
このように、実施の形態５の半導体装置１６６は、半導体基板掘れや素子分離絶縁膜の膜減りが少ないことにより、ＣＭＯＳトランジスタのソース、ドレイン間のリーク電流やホットキャリア発生を抑制することができるという優れた効果を有する。また、素子分離絶縁膜の膜減りが少ないことにより、寄生ＭＯＳトランジスタの閾値電圧低下が抑制されるという効果を有する。
【００６６】
さらに、実施の形態２、３の半導体装置と同様に、ＬＤＭＯＳトランジスタのｎ型ボディ層及びｐ型ボディ層は確実な自己整合により形成されているので、トランジスタ毎のチャネル長ばらつきは非常に小さい。そのため、低い閾値電圧を維持しつつ、トランジスタ毎の閾値電圧のばらつきも少ない。
６．その他の変形例
本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）上記の実施の形態１及び４では、半導体基板０１１に、ｎチャネル型ＬＤＭＯＳトランジスタ、ｐチャネル型ＬＤＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタを並列に形成しているが、本発明の半導体装置の構成は、これに限るものではなく、少なくとも一つのＬＤＭＯＳトランジスタを含む半導体装置であればよい。
【００６７】
例えば、１個のＬＤＭＯＳトランジスタからなる半導体装置を形成する場合であっても、ゲート用導電膜のエッチングのマスクとして用いられたフォトレジスト膜をそのまま、ｐ型又はｎ型ボディ層を形成することで、正確な位置にボディ層を形成し、トランジスタ毎のチャネル長ばらつき、閾値電圧のばらつきの少ない半導体装置を生成することができると言う効果を奏する。
【００６８】
また、上記の実施の形態では、ＬＤＭＯＳトランジスタとＭＯＳトランジスタとを混載した半導体装置の製造方法及びそのような構成を備える半導体装置について説明してきたが、ＬＤＭＯＳトランジスタと同一基板上に形成される素子はＭＯＳトランジスタに限定されるものではない。
（２）上記の実施の形態１の工程ｄ（第１開口部の形成）及び工程ｇ（第２開口部の形成）において、ゲート用導電膜及びゲート絶縁膜をエッチングするとして説明してきたが、ゲート絶縁膜のエッチングは必須ではない。実施の形態４においても同様に、開口部形成に当たりゲート絶縁膜のエッチングは必須ではない。
（３）上記の実施の形態及び変形例では、ＬＤＭＯＳトランジスタのボディ層形成の際、不純物イオンの入射角を半導体基板の法線方向から所定範囲で、変動させながら入射し、ボディ層拡散のための熱処理を行わないとしてきたが、これも必須ではない。
【００６９】
不純物の入射角を半導体基板の法線方向としてもよいし、拡散のために、高温での熱処理をおこなってもよい。熱処理を行っても、開口部のゲート用導電膜端面とフォトレジスト膜の端面は一致しているので、正確な自己整合が可能であると言う効果を得ることができる。
（４）上記の実施の形態及び変形例において、ボディ層形成に当たり、不純物イオンの入射角を、半導体基板の法線方向に対して、所定範囲で変動させるとした。このようにすると、ゲート絶縁膜にも不純物イオンが混入し、ゲート電極となる部分の端面付近に不純物イオンが残ると考えられる。
【００７０】
この不純物イオンによる、電気的影響を回避するため、ゲート電極の側面のうち、開口部の壁面となっていた面を薄くエッチングしてもよい。
（５）実施の形態４の変形例では、既に絶縁膜１５６及び１５７が形成された半導体基板を用いて半導体装置を製造する方法について説明してきたが、これらの絶縁膜は、上記の工程ａ４の前に、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）方式やＳＴＩ方式により、形成された酸化絶縁膜（ＳｉＯ２）である。
【００７１】
なお、絶縁膜１５６及び１５７の組成は、ＳｉＯ２に限るものではないし、ＬＯＣＯＳ方式及びＳＴＩ方式以外の方式により形成しても良い。
（６）また、上記実施の形態及び上記変形例を、それぞれ組み合わせるとしてもよい。
【産業上の利用可能性】
【００７２】
本発明は、通常のＣＭＯＳトランジスタと相補型ＬＤＭＯＳトランジスタとを同一半導体基板に有する半導体装置を製造販売する産業、前記半導体装置を使用する産業において、継続的、反復的、経営的に利用可能である。
【図面の簡単な説明】
【００７３】
【図１】実施の形態１に係る製造方法の工程ａにおける半導体装置の断面図である。
【図２】工程ｂにおける半導体装置の断面図である。
【図３】工程ｃにおける半導体装置の断面図である。
【図４】工程ｄにおける半導体装置の断面図である。
【図５】工程ｅにおける半導体装置の断面図である。
【図６】工程ｆにおける半導体装置の断面図である。
【図７】工程ｇ及び工程ｈにおける半導体装置の断面図である。
【図８】工程ｉにおける半導体装置の断面図である。
【図９】工程ｊにおける半導体装置の断面図である。
【図１０】工程ｋにおける半導体装置の断面図である。
【図１１】実施の形態２に係る半導体装置の断面図である。
【図１２】実施の形態３に係る半導体装置の断面図である。
【図１３】実施の形態４の製造方法における、工程  に係る半導体装置の断面図である。
【図１４】工程ｄ４に係る半導体装置の断面図である。
【図１５】工程ｅ４に係る半導体装置の断面図である。
【図１６】工程ｍ４に係る半導体装置の断面図である。
【図１７】実施の形態４の変形例である製造方法による加工が開始される前の半導体装置の断面図である。
【図１８】工程ｄ４’に係る半導体装置の断面図である。
【図１９】実施の形態４の変形例における工程ｋ４後の半導体装置の断面図である。
【図２０】実施の形態４の変形例である製造方法により製造された半導体装置の断面図である。
【符号の説明】
【００７４】
０１１    半導体基板
０１２    ｎ型ウェル拡散層
０１３    ｎ型ウェル拡散層
０１４    素子分離用絶縁膜
０１６    ｐ型ウェル拡散層
０１７    ｐ型ウェル拡散層
０２１    ゲート絶縁膜
０２２    ゲート用導電膜
０２３    フォトレジスト膜
０２７    第１開口部
０２８    ｐ型ボディ層
０３１    フォトレジスト膜
０３３    第２開口部
０３４    ｎ型ボディ層
０３６    フォトレジスト膜
０４１    ゲート電極
０４２    ゲート電極
０４３    ゲート電極
０４４    ゲート電極
０４６    ゲート絶縁膜
０４７    ゲート絶縁膜
０４８    ゲート絶縁膜
０４９    ゲート絶縁膜
０５１    ドレイン拡散層
０５２    ソース拡散層
０５３    ボディコンタクト層
０５４    ボディコンタクト層
０５６    ドレイン拡散層
０５７    ソース拡散層
０６１    ボディコンタクト層
０６２    ドレイン拡散層
０６３    ソース拡散層
０６４    ドレイン拡散層
０６６    ソース拡散層
０６７    ボディコンタクト層
０８１    絶縁膜
０８２    絶縁膜
０９１    ゲート絶縁膜
０９２    フォトレジスト膜
０９６    薄型ゲート絶縁膜
１０１ｎ  ｎチャネル型ＬＤＭＯＳトランジスタ
１０２ｐ  ｐチャネル型ＬＤＭＯＳトランジスタ
１０６    相補型ＬＤＭＯＳトランジスタ
１０７    相補型ＬＤＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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