(57)【要約】【課題】Ｐチャンネル型ＭＯＳトランジスタをＯＦＦさせる時に、駆動信号生成回路内のプルアップトランジスタと他の素子に流れる貫通電流を抑制できる半導体装置を提供する。【解決手段】本実施形態の半導体装置は、従来の半導体装置のプルアップトランジスタ２０に代えて、ＮＡＮＤ素子７を設けた。その結果、プルアップトランジスタ２０を排除したことから、プルアップトランジスタ２０に起因する従来の半導体装置において課題であった、Ｐチャンネル型ＭＯＳトランジスタ１のＯＦＦ時に駆動信号生成回路内のプルアップトランジスタ２０と他の論理素子とに生じる貫通電流を抑制できる。【選択図】図１
2010178038.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続され、相補的に動作する第１及び第２のＭＯＳトランジスタと、
第１及び第２のＭＯＳトランジスタのＯＮ、ＯＦＦを制御するための制御信号を入力する制御端子と、
前記制御信号から、前記第１及び第２のＭＯＳトランジスタをそれぞれ駆動するための駆動信号を生成する回路であって、前記第１及び第２のＭＯＳトランジスタが同時にＯＮしないように前記駆動信号を生成する駆動信号生成回路とを備え、
前記駆動信号生成回路は、
前記制御信号の立ち上がり又は立ち下がりエッジを遅延させる遅延素子と、
前記遅延素子に入力した制御信号と、前記遅延素子の出力とを入力し、論理演算することにより、前記第１のＭＯＳトランジスタに対する駆動信号を生成する論理素子とを含む、
ことを特徴とする半導体装置。
【請求項２】
前記論理素子はＮＡＮＤ素子である、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のＭＯＳトランジスタはＰチャンネル型ＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタはＮチャンネル型ＭＯＳトランジスタである、ことを特徴とする請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列接続された２つのＭＯＳトランジスタと、それらのＭＯＳトランジスタに対する駆動信号を生成する回路とを含む半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ論理回路を含む半導体装置において、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタとで構成されるＣＭＯＳデバイスの消費電流を抑えるために、ゲート信号の変化点でＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタが同時にＯＮすることにより発生する貫通電流を防止することが一般的に知られている。
【０００３】
従来、ＣＭＯＳ論理回路を含む半導体装置において、貫通電流を防止するための回路を有した半導体装置が種々提案されている（例えば、特許文献１参照。）。
【０００４】
図３に、従来の貫通電流の防止回路を有したＣＭＯＳ論理回路を含む半導体装置の一例を示す。この半導体装置は、Ｐチャンネル型ＭＯＳトランジスタ１とＮチャンネル型ＭＯＳトランジスタ２の直列回路と、Ｐチャンネル型ＭＯＳトランジスタ１及びＮチャンネル型ＭＯＳトランジスタ２を制御するための制御信号を入力する入力端子３と、Ｐチャンネル型ＭＯＳトランジスタ１及びＮチャンネル型ＭＯＳトランジスタ２の各ドレイン端子に接続された出力端子４と、Ｐチャンネル型ＭＯＳトランジスタ１のソース端子に接続された電源５と、Ｎチャンネル型ＭＯＳトランジスタ２のソース端子に接続されたＧＮＤ６と、駆動信号生成回路１００とを含む。駆動信号生成回路１００は、Ｐチャンネル型ＭＯＳトランジスタ１とＮチャンネル型ＭＯＳトランジスタ２が同時にＯＮすることがないように、すなわち貫通電流が発生しないように、両ＭＯＳトランジスタ１、２に対する駆動信号を生成する。駆動信号生成回路１００は、立ち上がり遅延素子８、９、プルアップトランジスタ２０、インバータ素子２１、３０、３１を含む。
【０００５】
駆動信号生成回路１００において、インバータ素子３０、３１と、立ち上がり遅延素子８とインバータ素子２１とが直列に接続されている。入力端子３は、インバータ素子３０を介して立ち上がり遅延素子９に接続されているとともに、立ち上がり遅延素子９の出力端子がＮチャンネル型ＭＯＳトランジスタ２のゲート端子に接続されている。さらに、入力端子３は、プルアップトランジスタ２０のゲート端子に接続されているとともに、インバータ素子２１の出力端子がプルアップトランジスタ２０のソース端子に接続されている。
【０００６】
次に、上記のように構成された半導体装置の動作について、図４のタイミングチャートを参照して説明する。
【０００７】
Ｐチャンネル型ＭＯＳトランジスタ１をＯＮさせる場合（すなわち、Ｎチャンネル型ＭＯＳトランジスタ２をＯＦＦさせる場合）は、入力端子３にＨｉｇｈの制御信号を印加する。制御信号は、インバータ素子３０、３１、立ち上がり遅延素子８、インバータ素子２１を介することにより、図３のｃ点における電圧をＬｏｗにする。これにより、Ｐチャンネル型ＭＯＳトランジスタ１がＯＮする。この場合、立ち上がり遅延素子８により図３のｃ点における電圧の立ち下がりが遅延することでＰチャンネル型ＭＯＳトランジスタ１をＯＮさせるタイミングを遅延させ、Ｐチャンネル型ＭＯＳトランジスタ１とＮチャンネル型ＭＯＳトランジスタ２の双方がＯＦＦする期間を設けている。これにより、電源５→Ｐチャンネル型ＭＯＳトランジスタ１→Ｎチャンネル型ＭＯＳトランジスタ２→ＧＮＤ６間に流れる貫通電流を防止している。
【０００８】
Ｐチャンネル型ＭＯＳトランジスタ１をＯＦＦさせる場合（すなわち、Ｎチャンネル型ＭＯＳトランジスタ２をＯＮさせる場合）は、入力端子３にＬｏｗの制御信号を印加する。制御信号は、インバータ素子３０を介してプルアップトランジスタ２０のゲートに入力される。このとき、プルアップトランジスタ２０のゲートにはＨｉｇｈが印加され、プルアップトランジスタ２０がＯＮすることにより、図３のｃ点における電圧をＨｉｇｈにする。これにより、Ｐチャンネル型ＭＯＳトランジスタ１がＯＦＦする。この場合、立ち上がり遅延素子８により所定期間遅れてＬｏｗからＨｉｇｈに遷移してからＰチャンネル型ＭＯＳトランジスタ１がＯＦＦする。つまり、Ｐチャンネル型ＭＯＳトランジスタ１とＮチャンネル型ＭＯＳトランジスタ２の双方がＯＦＦとなる期間を設けている。これにより、電源５→Ｐチャンネル型ＭＯＳトランジスタ１→Ｎチャンネル型ＭＯＳトランジスタ２→ＧＮＤ６間に流れる貫通電流を防止している。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記従来のＣＭＯＳ論理回路を含む半導体装置にあっては、Ｐチャンネル型ＭＯＳトランジスタ１をＯＦＦさせるために、図３のａ点における電圧をＬｏｗからＨｉｇｈにすると、プルアップトランジスタ２０は瞬時にＯＮする。これに対して、インバータ素子３１および立ち上がり遅延素子８により、図３のａ点〜ｂ点間の素子遅延（図４の符号Ｂ参照。）が発生し、インバータ素子２１の出力電圧（図３のｃ´点）は瞬時にＨｉｇｈとならず、しばらくはＬｏｗのままとなる。このため、電源→プルアップトランジスタ２０→インバータ素子２１へと貫通電流が流れてしまう（図３の二点鎖線の矢印参照。）という問題があった。
【００１０】
本発明は、上記問題点を解決することを課題としてなされたものであり、その目的とするところは、Ｐチャンネル型ＭＯＳトランジスタをＯＦＦさせる時に、駆動信号生成回路内のプルアップトランジスタと他の素子に流れる貫通電流を抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置における発明では、直列に接続され、相補的に動作する第１及び第２のＭＯＳトランジスタと、第１及び第２のＭＯＳトランジスタのＯＮ、ＯＦＦを制御するための制御信号を入力する制御端子と、前記制御信号から、前記第１及び第２のＭＯＳトランジスタをそれぞれ駆動するための駆動信号を生成する回路であって、前記第１及び第２のＭＯＳトランジスタが同時にＯＮしないように前記駆動信号を生成する駆動信号生成回路とを備え、前記駆動信号生成回路は、前記制御信号の立ち上がり又は立ち下がりエッジを遅延させる遅延素子と、前記遅延素子に入力した制御信号と、前記遅延素子の出力とを入力し、論理演算することにより、前記第１のＭＯＳトランジスタに対する駆動信号を生成する論理素子とを含む、ことを特徴としたものである。
【発明の効果】
【００１２】
本発明によれば、Ｐチャンネル型ＭＯＳトランジスタをＯＦＦさせる時に、駆動信号生成回路内のプルアップトランジスタと他の素子に流れる貫通電流を抑制できるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】本実施形態の半導体装置の回路図である。
【図２】本実施形態の半導体装置の動作を示すタイミングチャートである。
【図３】従来のＣＭＯＳ論理回路を含む半導体装置の回路図である。
【図４】上記従来の半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、本実施形態の半導体装置について、添付図面に従って説明する。図１に本実施形態の導体装置の構成を示す。同図において、上記従来の半導体装置と同一の構成要素には同一の符号を付している。
【００１５】
図１に示すように、この半導体装置は、Ｐチャンネル型ＭＯＳトランジスタ１とＮチャンネル型ＭＯＳトランジスタ２の直列回路と、Ｐチャンネル型ＭＯＳトランジスタ１およびＮチャンネル型ＭＯＳトランジスタ２を制御するための制御信号を入力する入力端子３と、Ｐチャンネル型ＭＯＳトランジスタ１およびＮチャンネル型ＭＯＳトランジスタ２の各ドレイン端子に接続された出力端子４と、Ｐチャンネル型ＭＯＳトランジスタ１のソース端子に接続された電源５と、Ｎチャンネル型ＭＯＳトランジスタ２のソース端子に接続されたＧＮＤ６と、駆動信号生成回路１０とを含む。
【００１６】
駆動信号生成回路１０は、入力端子３を介して入力した制御信号から、Ｐチャンネル型ＭＯＳトランジスタ１及びＮチャンネル型ＭＯＳトランジスタ２をそれぞれ駆動するための駆動信号を生成する回路であり、それらのＭＯＳトランジスタ１、２が同時にＯＮしないように駆動信号を生成する。駆動信号生成回路１０は、ＮＡＮＤ素子７、立ち上がり遅延素子８、９、インバータ素子３０、３１を含む。
【００１７】
また、駆動信号生成回路１０において、入力端子３は、インバータ素子３０、３１および立ち上がり遅延素子８を介してＮＡＮＤ素子７の入力端子の一の入力に接続される。ＮＡＮＤ素子７の入力端子の他の入力は、インバータ素子３１の出力に接続されている。ＮＡＮＤ素子７の出力は、Ｐチャンネル型ＭＯＳトランジスタ１のゲート端子に接続されている。さらに、入力端子３は、インバータ素子３０を介して立ち上がり遅延素子９に接続されているとともに、立ち上がり遅延素子９の出力端子がＮチャンネル型ＭＯＳトランジスタ２のゲート端子に接続されている。立ち上がり遅延素子８、９は、入力した信号の立ち上がりエッジを所定期間遅延させる素子である。
【００１８】
ここで、本実施形態の半導体装置は、図３に示す従来の半導体装置のプルアップトランジスタ２０およびインバータ素子２１に代えて、ＮＡＮＤ素子７を設けている。ＮＡＮＤ素子７はＡＮＤ素子とインバータ素子で構成されてもよい。
【００１９】
次に、上記のように構成された本実施形態の半導体装置の動作について、図２のタイミングチャートを参照して説明する。
【００２０】
Ｐチャンネル型ＭＯＳトランジスタ１をＯＮさせる場合（すなわち、Ｎチャンネル型ＭＯＳトランジスタ２をＯＦＦさせる場合）は、入力端子３にＨｉｇｈの制御信号を印加する。制御信号は、インバータ素子３０、３１、立ち上がり遅延素子８、ＮＡＮＤ素子７を介することにより、図１のｃ点における電圧をＬｏｗにする。これにより、Ｐチャンネル型ＭＯＳトランジスタ１がＯＮする。
【００２１】
具体的には、入力端子３の電圧をＬｏｗからＨｉｇｈに切り替えると、ＮＡＮＤ素子７の一の入力端子に印加される電圧（図１のｂ点における電圧）は、遅延素子８により入力端子３の電圧の切り替わりから所定期間（Delay1）遅れてＬｏｗからＨｉｇｈに遷移する。また、ＮＡＮＤ素子７の他の入力端子の電圧は、入力端子３の電圧の切り替わりと同時にＬｏｗからＨｉｇｈに遷移する。これにより、ＮＡＮＤ素子７の出力（図１のｃ´における電圧）は、入力端子３の電圧の切り替わり時点から所定期間遅れてＬｏｗからＨｉｇｈに遷移する。このため、Ｐチャンネル型ＭＯＳトランジスタ１がＯＮするタイミングが遅延する。このとき、Ｎチャンネル型ＭＯＳトランジスタ２のゲート端子の電圧（図１のｄ点における電圧）は、入力端子３の電圧の切り替わりと同時にＨｉｇｈからＬｏｗに遷移する。これにより、Ｐチャンネル型ＭＯＳトランジスタ１は、Ｎチャンネル型ＭＯＳトランジスタ２がＯＦＦした後にＯＮする。つまり、Ｐチャンネル型ＭＯＳトランジスタ１とＮチャンネル型ＭＯＳトランジスタ２の双方がＯＦＦとなる期間を設けている。その結果、電源５→Ｐチャンネル型ＭＯＳトランジスタ１→Ｎチャンネル型ＭＯＳトランジスタ２→ＧＮＤ６間に流れる貫通電流を防止できる。
【００２２】
一方、Ｐチャンネル型ＭＯＳトランジスタ１をＯＦＦさせる場合（すなわち、Ｎチャンネル型ＭＯＳトランジスタ２をＯＮさせる場合）は、入力端子３にＬｏｗの制御信号を印加する。制御信号は、インバータ素子３０、３１、ＮＡＮＤ素子７を介することにより、図１のｃ点における電圧をＨｉｇｈにする。これにより、Ｐチャンネル型ＭＯＳトランジスタ１がＯＦＦする。
【００２３】
具体的には、入力端子３の電圧をＨｉｇｈからＬｏｗに切り替えると、ＮＡＮＤ素子７の一の入力端子に印加される電圧（図１のｂ点における電圧）はＨｉｇｈからＬｏｗに遷移する。また、ＮＡＮＤ素子７の他の入力端子の電圧は、入力端子３の電圧の切り替わりと同時にＨｉｇｈからＬｏｗに切り替わる。これにより、ＮＡＮＤ素子７の出力（図１のｃ´における電圧）は、入力端子３の電圧のＬｏｗへの切り替わりと同時に、Ｈｉｇｈとなるので、Ｐチャンネル型ＭＯＳトランジスタ１はＯＦＦする。このとき、Ｎチャンネル型ＭＯＳトランジスタ２のゲート端子の電圧は、遅延素子９により、入力端子３の電圧の切り替わりから所定期間（Delay2）遅れてＬｏｗからＨｉｇｈに遷移する。これにより、Ｎチャネル型ＭＯＳトランジスタ２は、Ｐチャンネル型ＭＯＳトランジスタ１がＯＦＦした後にＯＮする。このため、Ｐチャンネル型ＭＯＳトランジスタ１とＮチャンネル型ＭＯＳトランジスタ２が同時にＯＮすることを防止する。その結果、上述と同様に、電源５→Ｐチャンネル型ＭＯＳトランジスタ１→Ｎチャンネル型ＭＯＳトランジスタ２→ＧＮＤ６間に流れる貫通電流を防止できる。
【００２４】
上記のように、本実施形態の半導体装置の構成により、図３に示す従来の半導体装置と同様の動作を実現できる。特に、本実施形態では、図３に示す従来の半導体装置のプルアップトランジスタ２０とインバータ素子２１に代えて、ＮＡＮＤ素子７を設けた。本実施形態の構成においても、図２に示すように、ノードａの立ち上がりとノードｂの立ち下がりにおいて従来と同様に素子遅延Ａは存在する。しかし、本実施形態では、プルアップトランジスタ２０とインバータ素子２１に代えて、ＮＡＮＤ素子７を設けたことから、従来の半導体装置において課題であった、Ｐチャンネル型ＭＯＳトランジスタ１をＯＦＦする時に駆動信号生成回路１００内のプルアップトランジスタ２０と他の論理素子２１とに生じる貫通電流を抑制できる。
【００２５】
なお、上記の実施形態では、制御信号がＨｉｇｈのときにＰチャンネル型ＭＯＳトランジスタ１をＯＮ（Ｎチャンネル型ＭＯＳトランジスタ２をＯＦＦ）し、制御信号がＬｏｗのときにＰチャンネル型ＭＯＳトランジスタ１をＯＦＦ（Ｎチャンネル型ＭＯＳトランジスタ２をＯＮ）するようにしたが、制御信号の論理はこの逆であってもよい。また、駆動信号生成回路１０内の論理及び論理素子構成も上記の実施形態の例に限定されるものではない。
【００２６】
今回、開示した実施の形態は例示であってこれに制限されるものではない。本発明は、上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲での全ての変更が含まれることが意図される。
【符号の説明】
【００２７】
１  Ｐチャンネル型ＭＯＳトランジスタ、２  Ｎチャンネル型ＭＯＳトランジスタ、３  入力端子、４  出力端子、５  電源、６  ＧＮＤ、７  ＮＡＮＤ素子、８，９  立ち上がり遅延素子、１０  駆動信号生成回路、２０  プルアップトランジスタ、２１，３０，３１  インバータ素子
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】特開平７−１３１３２９号公報
【図１】
2010178038.tif 000003
【図２】
2010178038.tif 000004
【図３】
2010178038.tif 000005
【図４】
2010178038.tif 000006