(57)【要約】【課題】センサ部と半導体基板との間の膜を等方的にエッチング除去した後の洗浄及び乾燥工程の際にセンサ部下面と半導体基板が固着して離れなくなる現象を回避する。【解決手段】半導体基板１上に空洞９を介して配置された梁構造のセンサ部７を備えている。半導体基板１の一表面１ａに形成された凹部５の底面とセンサ部７との間に空洞９が形成されている。空洞９にセンサ部７の下面の一部分が露出している。空洞９は凹部５とＬＯＣＯＳ酸化膜の開口部３ａによって形成されている。空洞９の深さはＬＯＣＯＳ酸化膜３の厚みよりも大きくなっている。【選択図】図１
2010177468.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に空洞を介して配置された梁構造のセンサ部を備えた半導体装置において、
半導体基板の一表面に形成されたＬＯＣＯＳ酸化膜と、
前記半導体基板の一部分が前記一表面側から除去されて前記半導体基板に形成された凹部と、
前記半導体基板の前記一表面上に前記ＬＯＣＯＳ酸化膜を介して配置され、一部分が前記凹部の上方に配置されているセンサ部を備え、
前記センサ部と前記凹部の底面との間に空洞が形成されており、
前記空洞に少なくとも前記センサ部の下面の一部分が露出しており、
前記空洞の深さが前記ＬＯＣＯＳ酸化膜の厚みよりも大きいことを特徴とする半導体装置。
【請求項２】
前記空洞は、前記センサ部と前記凹部の底面との間の、前記ＬＯＣＯＳ酸化膜よりも厚みの大きい厚膜酸化膜が除去されて形成されたものである請求項１に記載の半導体装置。
【請求項３】
前記空洞は、前記センサ部と前記凹部の底面との間の、前記ＬＯＣＯＳ酸化膜よりも厚みの大きい厚膜酸化膜と、前記凹部の周囲の前記ＬＯＣＯＳ酸化膜が除去されて形成されたものである請求項１に記載の半導体装置。
【請求項４】
前記センサ部は、前記ＬＯＣＯＳ酸化膜よりも膜厚の薄い絶縁膜を介して前記半導体基板の前記一表面上に配置されている請求項３に記載の半導体装置。
【請求項５】
前記半導体基板の前記一表面に、前記センサ部とは異なる位置で前記ＬＯＣＯＳ酸化膜によって素子分離されたＭＯＳＦＥＴが形成されている請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板上に空洞を介して配置された梁構造のセンサ部を備えた半導体装置の製造方法であって、
以下の工程（ａ）〜（ｄ）をその順に含むことを特徴とする半導体装置の製造方法。
（ａ）半導体基板の一表面に、後工程（ｂ）の酸化工程で成長する酸化膜によりトレンチ内が充填されるようにトレンチを形成するトレンチ形成工程、
（ｂ）ＬＯＣＯＳ法によって前記半導体基板を酸化して前記半導体基板の前記一表面にＬＯＣＯＳ酸化膜を形成するのと同時に、前記トレンチの側面及び底面の前記半導体基板を酸化して前記ＬＯＣＯＳ酸化膜よりも厚みの大きい厚膜酸化膜を形成するとともに複数の前記トレンチが形成されていた位置の前記半導体基板に１つの凹部を形成する酸化工程、
（ｃ）一部分が前記凹部の上方に配置されるように前記ＬＯＣＯＳ酸化膜上及び前記厚膜酸化膜上にセンサ部を形成するセンサ部形成工程、
（ｄ）センサ部が梁構造になるように前記厚膜酸化膜を少なくとも前記凹部の底面の一部分が露出する程度に等方的にエッチング除去して前記センサ部の下方に空洞を形成するエッチング工程。
【請求項７】
前記トレンチ形成工程（ａ）は、前記工程（ｂ）の酸化工程で成長する酸化膜によりトレンチ内が充填され、かつ隣り合うトレンチ間の前記半導体基板が消費されるように複数のトレンチを形成する請求項７に記載の半導体装置の製造方法。
【請求項８】
前記センサ部形成工程（ｃ）の後、前記半導体基板上に層間絶縁膜、金属配線層及び最終保護膜を形成し、前記厚膜酸化膜上の前記最終保護膜に開口部を形成する開口部形成工程（ｃ−１）を含み、
前記エッチング工程（ｄ）は、前記開口部を介して前記厚膜酸化膜を等方的にエッチング除去する請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記開口部形成工程（ｃ−１）は、前記厚膜酸化膜上の前記層間絶縁膜にも開口部を形成する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記開口部形成工程（ｃ−１）は、前記最終保護膜上に前記開口部の内側にレジスト開口部をもつレジストパターンを形成する工程を含み、
前記エッチング工程（ｄ）は、前記レジスト開口部を介して前記厚膜酸化膜を等方的にエッチング除去する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記開口部形成工程（ｃ−１）は、前記レジストパターンを形成する前に前記最終保護膜上に酸化膜からなる開口部側面保護膜を形成する工程を含み、前記開口部側面保護膜上に前記レジストパターンを形成する工程であり、
前記エッチング工程（ｄ）は、前記レジスト開口部を介して前記開口部側面保護膜及び前記厚膜酸化膜を等方的にエッチング除去する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記エッチング工程（ｄ）は、前記凹部内の前記厚膜酸化膜を全部除去する請求項６〜１１のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、半導体基板上に空洞を介して配置された梁構造のセンサ部を備えた半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、シリコン基板等の半導体基板上に空洞を介して梁構造のセンサ部を形成し、そのセンサ部に半導体素子などを形成する技術がある（例えば、特許文献１を参照。）。このような構造は、例えばブリッジ構造、メンブレーン構造、ダイヤフラム構造などと呼ばれている。このような構造体では、そのセンサ部に熱型赤外線センサの赤外線受光部や、圧力センサ、温度センサ、流量センサ、ヒーターなどに用いられる抵抗体などが設けられる。
特許文献２には、素子分離に用いられるＬＯＣＯＳ（local oxidation of silicon）酸化膜を除去してセンサ部の下に空洞を形成する方法が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
特許文献２に開示の方法では、ＬＯＣＯＳ酸化膜上に形成したセンサ部に温度センサを形成した後、センサ部の下のＬＯＣＯＳ膜を除去して空洞を形成しても、センサ部底面と半導体基板表面（ＬＯＣＯＳ酸化膜底面）との距離がＬＯＣＯＳ酸化膜の膜厚分（通常数百ｎｍ（ナノメートル）程度）しか離れておらず、半導体基板からの放射熱などの影響で正確な環境温度を計測することができなくなるという問題があった。
【０００４】
また、特許文献２では、通常のウエットエッチング処理工程によってＬＯＣＯＳ酸化膜をエッチング除去することで空洞を形成しているが、薬液を用いたエッチング工程の後の水洗・乾燥工程において、水の表面張力などでセンサ部が下方にたわんでセンサ部下面が空洞の底面に固着して離れなくなる現象が発生するという問題があった。図２０を使ってこの現象を説明する。
【０００５】
図２０は、梁構造のセンサ部を形成するための従来の製造方法の不具合を説明するための工程断面図である。図２０中のかっこ数字は以下に説明する工程に対応している。
（１）シリコン基板１０１の上にＬＯＣＯＳ酸化膜１０３及びセンサ部１０５を形成する。
（２）フッ酸溶液を用いたウエットエッチング処理によってＬＯＣＯＳ酸化膜１０３を除去して空隙１０７を形成する。純水を用いて洗浄工程を行ない、その後、乾燥工程を行なう。このとき、空隙１０７における基板１０１上面とセンサ部１０５底面との間の距離はＬＯＣＯＳ酸化膜１０３の膜厚分（数百ｎｍ程度）しかないため、水分が残りやすく、残存水１０９が残存する場合がある。
（３）残存水１０９が乾燥工程の過程でその体積を減少させていくと、表面張力によりセンサ部１０５を基板１０１表面へと引っ張る。
（４）センサ部１０５が基板１０１表面に固着してしまう。
【０００６】
この不具合を回避するためには、予めＬＯＣＯＳ酸化膜１０３を厚膜化して、空隙１０７における基板１０１上面とセンサ部１０５底面との間の距離をなるべく大きくする方法が考えられる。
しかし、通常、ＬＯＣＯＳ酸化膜１０３の膜厚は数百ｎｍ程度であり、ＬＯＣＯＳ酸化膜１０３において１μｍ（マイクロメートル）以上の膜厚を得るのは酸化時間が非常に長くなるので困難である。このことを図２１及び図２２を使って説明する。
【０００７】
図２１は、乾燥酸化法を用いたときの単結晶シリコン基板における酸化時間と酸化膜厚の関係を表す図である。図２２は、加湿酸化法を用いたときの単結晶シリコン基板における酸化時間と酸化膜厚の関係を表す図である。図２１及び図２２において、縦軸は酸化膜厚（単位はμｍ）、横軸は酸化時間（単位は時間）を示している。また、実線は面方位＜１００＞のシリコン基板のデータ、破線は面方位＜１１１＞のシリコン基板のデータを示している。
【０００８】
例えば、比較的酸化速度の速い加湿酸化法の場合（図２２）、１２５０℃の高温で酸化して１時間で１μｍの膜厚が得られる。ところで、通常、酸化炉内でシリコンウエハを支持する治具や、酸化炉を形成する治具には石英ガラスが使われている。石英ガラスの軟化点は１２５０℃以上あるものの、繰り返し何度も１２５０℃の高温で酸化処理を行なうと、石英ガラス治具がたわんで変形してしまう。このことから量産性を考慮すると、酸化温度の上限は１０５０℃程度と考えられる。図２１、図２２に示すように、乾燥酸化法を用いる場合であっても加湿酸化法を用いる場合であっても、１０５０℃程度の条件で１μｍの酸化膜厚を得るためには３時間程度、９００℃程度の条件では１０時間程度もの時間を要することがわかる。
【０００９】
センサ部と基板との固着の問題を解決する手法として、以下の方法が知られている。
例えば、特許文献３では、センサ部下面に突起を設けて、センサ部と半導体基板との接触面積を小さくすることにより、基板との固着を防止している。
また、特許文献４では、犠牲ブリッジ層となる構造体で支持しながらセンサ部下の犠牲層をウエットエッチングにより除去した後、エッチング液を用いないで犠牲ブリッジ層を除去することによってセンサ部と基板との固着を防止している。
特許文献５では、センサ部の底面及び基板表面に凹凸を設けることにより、基板との固着を防止している。
【００１０】
しかし、特許文献３の方法では、突起を設けた分だけセンサ部と基板との距離が短くなり、突起の先端と基板との間に入り込んだ水分の表面張力がより強く働く可能性があり、センサ部と基板との固着の可能性が考えられる。
また、特許文献４の方法では、犠牲ブリッジ層となる構造体を別途形成する必要があるため、工程が複雑になるという問題があった。
また、特許文献５の方法では、ポリシリコン膜表面の凹凸を利用しているが、これを利用するためには、別途凹凸の発生しやすい成膜条件でポリシリコン膜を形成する必要があり、工程が複雑になるという問題があった。
【００１１】
梁構造のセンサ部を備えた半導体装置に関するものではないが、ＬＯＣＯＳ酸化膜を厚膜化する方法がある（例えば特許文献６を参照。）。特許文献６に開示されている酸化膜の形成方法では、ＬＯＣＯＳ酸化膜が形成される領域に予めトレンチを複数形成しておく。トレンチは、酸化工程の結果、形成された絶縁層がトレンチを実質的に充填し、対応する１対の隣接したトレンチ間の半導体層を実質的に消費するように形成される。
【００１２】
本発明は、センサ部と半導体基板との間の膜を等方的にエッチング除去した後の洗浄及び乾燥工程の際にセンサ部下面と半導体基板が固着して離れなくなる現象を回避することができる半導体装置及び半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、半導体基板上に空洞を介して配置された梁構造のセンサ部を備えた半導体装置であって、半導体基板の一表面に形成されたＬＯＣＯＳ酸化膜と、上記半導体基板の一部分が上記一表面側から除去されて上記半導体基板に形成された凹部と、上記半導体基板の上記一表面上にＬＯＣＯＳ酸化膜を介して形成され、一部分が上記凹部の上方に配置されているセンサ部を備え、上記センサ部と上記凹部の底面との間に空洞が形成されており、上記空洞に少なくとも上記センサ部の下面の一部分が露出しており、上記空洞の深さが上記ＬＯＣＯＳ酸化膜の厚みよりも大きいものである。
【００１４】
本発明の半導体装置では、センサ部の下方の半導体基板に凹部が形成されているので、センサ部の下方にＬＯＣＯＳ酸化膜の厚みよりも大きい空洞を形成することができる。
本発明の半導体装置において、センサ部の下方の空洞にセンサ部の下面の全部分が露出していてもよい。また、センサ部の下方の空洞に、半導体基板に形成された凹部の底面の全部分が露出していてもよい。
【００１５】
本発明の半導体装置において、上記空洞は、上記センサ部と上記凹部の底面との間の、上記ＬＯＣＯＳ酸化膜よりも厚みの大きい厚膜酸化膜が除去されて形成されたものである例を挙げることができる。
【００１６】
上記空洞は、上記センサ部と上記凹部の底面との間の、上記ＬＯＣＯＳ酸化膜よりも厚みの大きい厚膜酸化膜と、上記凹部の周囲の上記ＬＯＣＯＳ酸化膜が除去されて形成されたものである例を挙げることができる。
この場合、上記センサ部は、上記ＬＯＣＯＳ酸化膜よりも膜厚の薄い絶縁膜を介して上記半導体基板の上記一表面上に配置されているようにしてもよい。
【００１７】
上記半導体基板の上記一表面に、上記センサ部とは異なる位置で上記ＬＯＣＯＳ酸化膜によって素子分離されたＭＯＳＦＥＴが形成されている例を挙げることができる。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基板上に空洞を介して配置された梁構造のセンサ部を備えた半導体装置の製造方法であって、以下の工程（ａ）〜（ｄ）をその順に含む。
半導体基板の一表面に、後工程（ｂ）の酸化工程で成長する酸化膜によりトレンチ内が充填されるようにトレンチを形成するトレンチ形成工程（ａ）、ＬＯＣＯＳ法によって上記半導体基板を酸化して上記半導体基板の上記一表面にＬＯＣＯＳ酸化膜を形成するのと同時に、上記トレンチの側面及び底面の上記半導体基板を酸化して上記ＬＯＣＯＳ酸化膜よりも厚みの大きい厚膜酸化膜を形成するとともに複数の上記トレンチが形成されていた位置の上記半導体基板に１つの凹部を形成する酸化工程（ｂ）、一部分が上記凹部の上方に配置されるように上記ＬＯＣＯＳ酸化膜上及び上記厚膜酸化膜上にセンサ部を形成するセンサ部形成工程（ｃ）、センサ部が梁構造になるように上記厚膜酸化膜を少なくとも上記凹部の底面の一部分が露出する程度に等方的にエッチング除去して上記センサ部の下方に空洞を形成するエッチング工程（ｄ）。
【００１９】
本発明の半導体装置の製造方法では、トレンチ形成工程（ａ）で半導体基板の一表面に複数のトレンチを形成した後、酸化工程（ｂ）でＬＯＣＯＳ法によって半導体基板を酸化する。これにより、半導体基板の一表面にＬＯＣＯＳ酸化膜が形成されるのと同時に、トレンチの側面及び底面が酸化され、隣り合うトレンチ間の半導体基板が消費されてＬＯＣＯＳ酸化膜よりも厚みの大きい厚膜酸化膜が形成される。この厚膜酸化膜に起因して半導体基板の一表面に１つの凹部が形成される。この凹部の底面は、ＬＯＣＯＳ酸化膜によって侵食された半導体基板の一表面の高さよりも下方側に位置する。そして、センサ部形成工程（ｃ）でＬＯＣＯＳ酸化膜上及び厚膜酸化膜上にセンサ部を形成する。その後、エッチング工程（ｄ）でＬＯＣＯＳ酸化膜の厚みよりも大きい厚みをもつ厚膜酸化膜を少なくとも凹部の底面の一部分が露出する程度に等方的にエッチング除去することにより、センサ部が梁構造になり、センサ部の下方にＬＯＣＯＳ酸化膜の厚みよりも大きい深さをもつ空洞が形成される。
【００２０】
本発明の半導体装置の製造方法において、上記トレンチ形成工程（ａ）は、上記工程（ｂ）の酸化工程で成長する酸化膜によりトレンチ内が充填され、かつ隣り合うトレンチ間の上記半導体基板が消費されるように複数のトレンチを形成するようにしてもよい。ただし、トレンチは１つであってもよい。
【００２１】
また、上記センサ部形成工程（ｃ）の後、上記半導体基板上に層間絶縁膜、金属配線層及び最終保護膜を形成し、上記厚膜酸化膜上の上記最終保護膜に開口部を形成する開口部形成工程（ｃ−１）を含み、上記エッチング工程（ｄ）は、上記開口部を介して上記厚膜酸化膜を等方的にエッチング除去するようにしてもよい。
【００２２】
さらに、上記開口部形成工程（ｃ−１）は、上記厚膜酸化膜上の上記層間絶縁膜にも開口部を形成するようにしてもよい。
さらに、上記開口部形成工程（ｃ−１）は、上記最終保護膜上に上記開口部の内側にレジスト開口部をもつレジストパターンを形成する工程を含み、上記エッチング工程（ｄ）は、上記レジスト開口部を介して上記厚膜酸化膜を等方的にエッチング除去するようにしてもよい。
【００２３】
さらに、上記開口部形成工程（ｃ−１）は、上記レジストパターンを形成する前に上記最終保護膜上に酸化膜からなる開口部側面保護膜を形成する工程を含み、上記開口部側面保護膜上に上記レジストパターンを形成する工程であり、上記エッチング工程（ｄ）は、上記レジスト開口部を介して上記開口部側面保護膜及び上記厚膜酸化膜を等方的にエッチング除去するようにしてもよい。
【００２４】
本発明の半導体装置の製造方法において、上記エッチング工程（ｄ）は、上記凹部内の上記厚膜酸化膜を全部除去する例を挙げることができる。ただし、本発明の製造方法はこれに限定されるものではなく、エッチング工程（ｄ）は、少なくとも凹部の底面の一部分が露出する程度に凹部内の厚膜酸化膜を除去するものであり、凹部内に厚膜酸化膜の一部分を残存させる程度に凹部内の厚膜酸化膜を除去するものであってもよい。
【発明の効果】
【００２５】
本発明の半導体装置では、半導体基板上に空洞を介して配置された梁構造のセンサ部を備えた半導体装置において、半導体基板の一表面に形成された凹部の底面とセンサ部との間に空洞が形成されており、その空洞に少なくともセンサ部の下面の一部分が露出しており、空洞の深さがＬＯＣＯＳ酸化膜の厚みよりも大きくなっているようにした。
これにより、半導体基板の一表面に形成する凹部の深さを調整することによって空洞の深さを任意の深さに設定することができ、半導体基板に形成された凹部の底面とセンサ部の下面との距離が十分に離れた状態にすることによって、センサ部と半導体基板との間の膜を等方的にエッチング除去した後の洗浄及び乾燥工程の際にセンサ部下面と半導体基板が固着して離れなくなる現象を回避することができる。
さらに、半導体基板に形成された凹部の底面とセンサ部の下面との距離を大きくすることによって、半導体基板からの放射熱の影響を小さくすることができ、センサ部に形成されたセンサの性能、特に測定精度を向上させることができる。
【００２６】
本発明の半導体装置において、空洞は、センサ部と凹部の底面との間の、ＬＯＣＯＳ酸化膜よりも厚みの大きい厚膜酸化膜が除去されて形成されたものであるようにすれば、酸化膜に対するウエットエッチング処理により厚膜酸化膜を等方的に除去して空洞を形成することができる。
【００２７】
また、空洞は、センサ部と凹部の底面との間の、ＬＯＣＯＳ酸化膜よりも厚みの大きい厚膜酸化膜と、凹部の周囲のＬＯＣＯＳ酸化膜が除去されて形成されたものであるようにすれば、ウエットエッチング処理時にセンサ部下面と半導体基板が固着しやすい空洞の中央部の空洞深さを大きくすることによって、センサ部と半導体基板との間の厚膜酸化膜を等方的にエッチング除去する際にセンサ部下面と半導体基板が固着して離れなくなる現象を回避することができる。
さらに、センサ部は、ＬＯＣＯＳ酸化膜よりも膜厚の薄い絶縁膜を介して半導体基板の一表面上に配置されているようにすれば、空洞に露出するセンサ部下面の長さを精度よく制御することができる。
【００２８】
また、半導体基板の一表面に、センサ部とは異なる位置でＬＯＣＯＳ酸化膜によって素子分離されたＭＯＳＦＥＴが形成されているようにすれば、センサ部と高耐圧デバイスとを同一チップ上に製造することが可能となり、製品の小型化及び低コスト化が可能となる。さらに、本発明の半導体装置は、ＬＯＣＯＳ酸化膜を備えているので、半導体集積回路を作りやすく、半導体集積回路との整合性がよい。
【００２９】
本発明の半導体装置の製造方法では、半導体基板上に空洞を介して配置された梁構造のセンサ部を備えた半導体装置の製造方法において、後工程（ｂ）の酸化工程で成長する酸化膜によりトレンチ内が充填されるようにトレンチを形成するトレンチ形成工程（ａ）、ＬＯＣＯＳ法によって半導体基板を酸化して半導体基板の一表面にＬＯＣＯＳ酸化膜を形成するのと同時に、トレンチの側面及び底面の半導体基板を酸化してＬＯＣＯＳ酸化膜よりも厚みの大きい厚膜酸化膜を形成するとともに半導体基板に１つの凹部を形成する酸化工程（ｂ）、一部分が上記凹部の上方に配置されるようにＬＯＣＯＳ酸化膜上及び厚膜酸化膜上にセンサ部を形成するセンサ部形成工程（ｃ）、厚膜酸化膜を少なくとも上記凹部の底面の一部分が露出する程度に等方的にエッチング除去してセンサ部の下方に空洞を形成するエッチング工程（ｄ）をその順に含むようにした。
トレンチ形成工程（ａ）でトレンチ深さを調整することによって、酸化工程（ｂ）で半導体基板の一表面に形成される凹部の深さを調整でき、さらにエッチング工程（ｄ）で形成される空洞の深さを任意の深さに設定することができる。これにより、半導体基板に形成された凹部の底面とセンサ部の下面との距離が十分に離れた状態にすることによって、エッチング工程（ｄ）で酸化膜を等方的にエッチング除去する際にセンサ部の下方にＬＯＣＯＳ酸化膜の厚みよりも大きい深さをもつ空洞を形成することができ、センサ部下面と半導体基板が固着して離れなくなる現象を回避することができる。
さらに、半導体基板に形成された凹部の底面とセンサ部の下面との距離を大きくすることによって、半導体基板からの放射熱の影響を小さくすることができ、センサ部に形成されたセンサの性能、特に測定精度を向上させることができる。
【００３０】
本発明の半導体装置の製造方法において、トレンチ形成工程（ａ）は、上記工程（ｂ）の酸化工程で成長する酸化膜によりトレンチ内が充填され、かつ隣り合うトレンチ間の上記半導体基板が消費されるように複数のトレンチを形成するようにすれば、酸化工程（ｂ）で形成される凹部の平面サイズを大きくすることができる。
【００３１】
また、センサ部形成工程（ｃ）の後、半導体基板上に層間絶縁膜、金属配線層及び最終保護膜を形成し、厚膜酸化膜上の最終保護膜に開口部を形成する開口部形成工程（ｃ−１）を含み、エッチング工程（ｄ）は、上記開口部を介して厚膜酸化膜を等方的にエッチング除去するようにしてもよい。これにより、半導体装置の製造工程の最終段階である最終保護膜の形成の後に、開口部及びその内部に梁構造をもつセンサ部を形成することができ、製造工程においてセンサ部が折れるなどの不具合を防止することができる。
【００３２】
さらに、開口部形成工程（ｃ−１）は、厚膜酸化膜上の層間絶縁膜にも開口部を形成するようにすれば、エッチング工程（ｄ）で開口部を介して厚膜酸化膜のみをエッチングすることによって梁構造のセンサ部を形成することができる。
【００３３】
さらに、開口部形成工程（ｃ−１）は、最終保護膜上に開口部の内側にレジスト開口部をもつレジストパターンを形成する工程を含み、エッチング工程（ｄ）は、レジスト開口部を介して厚膜酸化膜を等方的にエッチング除去するようにすれば、開口部の側面に露出した最終保護膜及び層間絶縁膜がレジストパターンに覆われた状態でエッチング工程（ｄ）を行なうことが可能となり、最終保護膜と層間絶縁膜の界面にエッチング液が染み込んで金属配線層が溶解したり腐食したりする不具合を防止できる。
【００３４】
さらに、開口部形成工程（ｃ−１）は、レジストパターンを形成する前に最終保護膜上に酸化膜からなる開口部側面保護膜を形成する工程を含み、開口部側面保護膜上にレジストパターンを形成する工程であり、エッチング工程（ｄ）は、レジスト開口部を介して開口部側面保護膜及び厚膜酸化膜を等方的にエッチング除去するようにすれば、開口部の側面に露出した最終保護膜及び層間絶縁膜がレジストパターンに覆われた状態でエッチング工程（ｄ）を行なうことができることに加えて、エッチング工程（ｄ）の後にレジストパターンを除去した後に、開口部側面保護膜によって最終保護膜と層間絶縁膜の界面が外気に暴露されるのを防止でき、大気中の水分や汚染物の浸透による金属配線層の腐食や断線などの信頼性上の不具合を防止できる。
【００３５】
本発明の半導体装置の製造方法において、エッチング工程（ｄ）は凹部内の厚膜酸化膜を全部除去するようにすれば、半導体基板の一表面に形成された凹部の底面を確実に露出させることができ、半導体基板に形成された凹部の底面とセンサ部の下面との距離を確実に大きくすることができる。
【図面の簡単な説明】
【００３６】
【図１】半導体装置の一実施例を説明するための概略的な斜視図である。
【図２】図１のＡ−Ａ’位置での概略的な断面図である。
【図３】図１のＢ−Ｂ’位置での概略的な断面図である。
【図４】図１に示した半導体装置を製造するための製造方法の実施例の製造過程を説明するための概略的な断面図である。
【図５】図４の続きの工程を示す概略的な断面図である。
【図６】製造方法の同実施例を説明するための概略的な平面図である。
【図７】図６の続きの工程を示す概略的な平面図である。
【図８】製造方法の他の実施例の工程の一部を説明するための断面図である。
【図９】製造方法のさらに他の実施例の工程の一部を説明するための平面図である。
【図１０】（ａ）〜（ｃ）はトレンチ形成位置の例を説明するための平面図である。
【図１１】半導体装置の他の実施例を説明するための概略的な断面図である。
【図１２】図１１に示した半導体装置を製造するための製造方法の実施例の製造過程を説明するための概略的な断面図である。
【図１３】図１２の続きの工程を示す概略的な断面図である。
【図１４】図１３の続きの工程を示す概略的な断面図である。
【図１５】製造方法のさらに他の実施例の工程の一部を説明するための平面図である。
【図１６】製造方法のさらに他の実施例の工程の一部を説明するための平面図である。
【図１７】半導体装置のさらに他の実施例を説明するための概略的な断面図である。
【図１８】半導体装置のさらに他の実施例を説明するための概略的な断面図である。
【図１９】半導体装置のさらに他の実施例を説明するための概略的な断面図である。
【図２０】梁構造のセンサ部を形成するための従来の製造方法の不具合を説明するための工程断面図である。
【図２１】乾燥酸化法を用いたときの単結晶シリコン基板における酸化時間と酸化膜厚の関係を表す図である。
【図２２】加湿酸化法を用いたときの単結晶シリコン基板における酸化時間と酸化膜厚の関係を表す図である。
【発明を実施するための形態】
【００３７】
図１は、半導体装置の一実施例を説明するための概略的な斜視図である。図２は図１のＡ−Ａ’位置での概略的な断面図である。図３は図１のＢ−Ｂ’位置での概略的な断面図である。図１から図３を参照してこの実施例を説明する。
【００３８】
半導体基板１の一表面１ａがＬＯＣＯＳ酸化膜３で覆われている。半導体基板１は好ましくはシリコンウエハである。ＬＯＣＯＳ酸化膜３の膜厚は１００ｎｍ〜１μｍ、好ましくは５００ｎｍである。ＬＯＣＯＳ酸化膜３の一部領域が開口部３ａにより開口しており、半導体基板１の一表面１ａの一部分が露出している。
開口部３ａにより露出している半導体基板１の少なくとも一部領域に凹部５が形成されている。凹部５の深さは１００ｎｍ〜２０μｍ程度であり、好ましくは１μｍ〜１０μｍである。
【００３９】
ＬＯＣＯＳ酸化膜３の上に、開口部３ａを跨いでセンサ部７が配置されている。センサ部７は、例えば導電体膜であり、その一例はポリシリコン膜である。ポリシリコン膜６の膜厚は１００ｎｍ〜１μｍ程度であり、好ましくは３００ｎｍ程度である。
センサ部７の下方に、開口部３ａ及び凹部５によって空洞９が形成されている。
【００４０】
図４及び図５並びに図６及び図７は、図１〜図３に示した半導体装置を製造するための製造方法の一実施例の製造過程を説明するための概略的な断面図である。図４及び図５において、図１で示したＡ−Ａ’位置に対応する位置の断面図を左に、Ｂ−Ｂ’ 位置に対応する位置の断面図を右に示す。図６及び図７は図１の平面図に対応している。図４〜図７のかっこ数字は、以下に説明する工程（１）〜（７）に対応している。
【００４１】
（１）半導体基板１に既知の技術により複数のトレンチ１１を形成する。具体的には、トレンチ１１に対応する部分が開口するレジストパターンを半導体基板１上に形成し、ドライエッチングにより半導体基板１をエッチングして掘り下げることによりトレンチ１１を形成する。トレンチの深さは例えば５００ｎｍ〜２０μｍであり、ここでは５μｍである。この実施例では複数のトレンチ１１を互いに平行に配置したが、トレンチ１１は１つでもよい。複数のトレンチ１１は、後の工程で行なわれる酸化工程で成長する酸化膜によりトレンチ１１内が実質的に充填され、隣り合うトレンチ１１，１１間の半導体基板１を実質的に酸化膜で消費するように構成されるようにする。具体的には、例えば、後工程の酸化工程で成長する酸化膜厚が５００ｎｍの場合、トレンチ溝幅は４００ｎｍ、トレンチ間隔は４００ｎｍ程度であればよい。
【００４２】
（２）半導体基板１を８００℃〜１１００℃の酸素雰囲気又は水蒸気雰囲気に導入し、ＬＯＣＯＳ法によって半導体基板１の表面１ａにＬＯＣＯＳ酸化膜３を形成する。このとき、トレンチ１１が形成されている領域では、トレンチ１１の側面及び底面が酸化される。そして隣り合うトレンチ１１，１１間の半導体基板１が酸化膜形成により消費される。さらに成長した酸化膜によりトレンチ１１が充填され、ＬＯＣＯＳ酸化膜３よりも厚みの大きい厚膜酸化膜１３が形成される。トレンチ１１の開口部中央に対応して、厚膜酸化膜１３上面には凹み部１３ａが形成される。そして半導体基板１には厚膜酸化膜１３に起因して凹部５が形成される。
【００４３】
（３）半導体基板１上全面に膜厚が例えば３００ｎｍのポリシリコン膜を形成する。そのポリシリコン膜を既知の技術によりパターニングし、ＬＯＣＯＳ酸化膜３上及び厚膜酸化膜１３上にポリシリコン抵抗体からなるセンサ部７を形成する。センサ部７のパターンは長手方向で厚膜酸化膜１３上を跨ぐように形成されている。センサ部７の幅（短い方向）は例えば０.３μｍ〜１０μｍ程度である。
【００４４】
（４）既知のフォトリソグラフィ工程を経てレジストパターン１５を形成する。レジストパターン１５は、厚膜酸化膜１３を除去するためのマスクとして使うので、厚膜酸化膜１３の上部が開口しているパターンである。
【００４５】
（５）半導体基板１をフッ酸溶液に浸漬する。レジストパターン１５をマスクにして厚膜酸化膜１３が等方的にエッチングされ、エッチング領域１７が形成される。エッチング領域１７は下方及び横方向へと伸びていき、レジストパターン１５の下側のＬＯＣＯＳ酸化膜３をエッチングし、さらにセンサ部７の下側の厚膜酸化膜１３をエッチングしていく。図５（５）及び図７（５）はウエットエッチングによる等方性エッチングを説明するために工程の途中状態を示したものである。
【００４６】
（６）上記工程（５）の状態からさらにフッ酸溶液による酸化膜エッチング処理を進めていき、凹部５内の厚膜酸化膜１３が全部除去されるまでエッチングを進める。ＬＯＣＯＳ酸化膜３には開口部３ａが形成される。これにより、センサ部７の下側に開口部３ａ及び凹部５によって空洞９が形成される。
【００４７】
（７）レジストパターン１５を除去する。その後、純水を用いた洗浄工程と乾燥工程を行なう。このとき、空洞９は凹部５に起因してＬＯＣＯＳ酸化膜３の厚みよりも大きい深さで形成されており、半導体基板１に形成された凹部５の底面とセンサ部７の下面との距離が十分に離れた状態になっているので、乾燥工程において、センサ部７の下面と半導体基板１が固着して離れなくなる現象を回避することができる。これにより、梁構造のセンサ部７の形成が完了する。
【００４８】
この製造方法の実施例では、工程（１）で形成するトレンチ１１の深さと、工程（２）でトレンチ１１の底面に形成する酸化膜の厚みによって、工程（６）で形成する空洞９の深さが決定する。トレンチ１１を深く形成すると、それだけ空洞９を深く形成できる。
【００４９】
この実施例では、センサ部７の幅（短い方向）の寸法は、「０.３μｍ〜１０μｍ程度」としたが、これに限定されるものではない。センサ部７の幅は、図５（５），（６）及び図７（５），（６）を参照して説明した工程（５），（６）で、少なくともフッ酸溶液で酸化膜をエッチングする量の２倍以下であればよい。換言すれば、センサ部７の幅の２倍以上の酸化膜を除去するようなエッチングをフッ酸溶液にて行なえば、センサ部７の下側に空洞ができてセンサ部７が梁構造になる。
【００５０】
図４（２）の断面図及び図６（２）の平面図で示したように、トレンチ１１を酸化膜で充填した場合に、トレンチ１１の上部の開口中央部分に対応して厚膜酸化膜１３の表面に凹み部１３ａが形成される。凹み部１３ａは、図４（３）に示すように、センサ部７の下面に凹凸を形成する。この凹凸は一様に形成されずバラツキをもったものであり、凸が大きいものや小さいものなど様々な形状となってしまうため、センサ部７に少なからず影響を与えることがある。
【００５１】
この不具合をなくすために、上記工程（２）と工程（３）の間に、図８の断面図に示すように、厚膜酸化膜１３及びＬＯＣＯＳ酸化膜３の表面を平坦化する工程を含むようにしてもよい。これにより、センサ部７の下面に凹凸の発生をなくすることが可能となる。酸化膜表面を平坦化する技術としては、既知のＣＭＰ（ケミカル・メカニカル・ポリッシュ）や、エッチバック法などが適用できる。エッチバック法としては例えばＳＯＧ（スピン・オン・ガラス）を塗布した後に全面をドライエッチング処理する方法が挙げられる。
【００５２】
また、センサ部７下面の凹凸をなくす別の方法としては、図９の平面図に示すように、センサ部７の長手方向に平行になるようにトレンチ１１を形成するなどして、センサ部７が厚膜酸化膜１３表面の凹み部１３ａを跨がないようにする方法を挙げることができる。
【００５３】
上記実施例では、図４（２）の断面図及び図６（２）の平面図で示したように、複数のトレンチ１１を互いに平行に配置するようにしたが、トレンチ１１の形状やレイアウトはこれに限定されるものではない。
例えば、図１０（ａ）に示すように平面形状が四角形のトレンチ１１を碁盤の目状に配列したものや、図１０（ｂ）に示すようにトレンチ１１が格子状になっているものや、図１０（ｃ）に示すようにトレンチ１１を阿弥陀くじ状に形成したものでもよい。
【００５４】
図１１は、半導体装置の他の実施例を説明するための概略的な断面図である。図１と同じ機能を果たす部分には同じ符号を付す。
【００５５】
Ｐ型の半導体基板１の一表面１ａに素子分離膜としてのＬＯＣＯＳ酸化膜３が形成さている。ＬＯＣＯＳ酸化膜３の少なくとも一部領域にその膜厚が厚い厚膜酸化膜１９が形成されている。厚膜酸化膜１９は形成されていなくてもよい。ＬＯＣＯＳ酸化膜３に囲まれてＭＯＳＦＥＴが形成されている。ＭＯＳＦＥＴはゲート酸化膜２１、ゲート電極２３、ソース及びドレイン不純物層２５により構成されている。
【００５６】
センサ部７の形成領域において、半導体基板１に凹部５が形成され、ＬＯＣＯＳ酸化膜３に開口部３ａが形成され、開口部３ａ及び凹部５によって空洞９が形成されている。ＬＯＣＯＳ酸化膜３上に、空洞９を跨ぐようにポリシリコン抵抗体からなるセンサ部７が形成されている。
【００５７】
センサ部７及びＭＯＳＦＥＴが形成された半導体基板１の全体を覆うように層間絶縁膜２７が形成されている。層間絶縁膜２７の所定の領域にコンタクトホール２９が開口している。層間絶縁膜２７上及びコンタクトホール２９内に金属配線層３１が形成されている。層間絶縁膜２７上及び金属配線層３１上に最終保護膜３３が形成されている。
空洞９上の最終保護膜３３及び層間絶縁膜２７に開口部３５が形成されている。開口部３５によってセンサ部７の一部分が外部に露出する構造となっている。
【００５８】
図１２〜図１４は、図１１に示した半導体装置を製造するための製造方法の実施例の製造過程を説明するための概略的な断面図である。図１２〜図１４のかっこ数字は、以下に説明する工程（１）〜（１０）に対応している。図１１〜図１４を参照して、この製造方法の実施例を説明する。
【００５９】
（１）例えばＰ型の半導体基板１の一表面１ａにシリコン酸化膜及びシリコン窒化膜を形成する。フォトリソグラフィ技術及びエッチング技術を用いて、シリコン酸化膜及びシリコン窒化膜を活性領域に対応する領域にパターニングしてシリコン酸化膜３７及びシリコン窒化膜３９を形成する。
【００６０】
（２）フォトリソグラフィ工程を経て、トレンチ形成用のマスクとなるレジストパターン４１を形成する。センサ部の形成領域において、トレンチは１つでもよく、また複数のトレンチが並ぶ形状であってもよい。複数のトレンチを形成する場合は、後の工程で行なわれる酸化工程で成長する酸化膜によりトレンチ内が実質的に充填され、隣り合うトレンチ間の半導体基板１を実質的に酸化膜で消費するように構成されるようにする。具体的には、例えば、後工程の酸化工程で成長する酸化膜厚が５００ｎｍの場合、トレンチ溝幅は４００ｎｍ、トレンチ間隔は４００ｎｍ程度であればよい。また、素子分離用のＬＯＣＯＳ酸化膜の形成領域にもトレンチを形成する。素子分離用のＬＯＣＯＳ酸化膜の形成領域においても、トレンチは１つでもよく、また複数のトレンチが並ぶ形状であってもよい。
【００６１】
（３）レジストパターン４１をマスクにして半導体基板１をドライエッチング技術で異方性エッチングする。これにより、センサ部の形成領域の半導体基板１にトレンチ１１が形成され、素子分離用のＬＯＣＯＳ酸化膜の形成領域の半導体基板１にトレンチ１２が形成される。トレンチ１１，１２の深さは例えば５００ｎｍ〜２０μｍであり、ここでは１μｍである。この実施例では、素子分離用のＬＯＣＯＳ酸化膜の形成領域に１つのトレンチ１２を形成したが、その領域に複数のトレンチ１２を形成してもよい。この場合、後の工程で行なわれる酸化工程で成長する酸化膜により、隣り合うトレンチ１２，１２間の半導体基板１が実質的に酸化膜で消費されるようにしてもよいし、消費されないようにしてもよい。
【００６２】
（４）レジストパターン４１を既知の方法で除去する。半導体基板１を８００℃〜１１００℃の酸素雰囲気又は水蒸気雰囲気に導入し、ＬＯＣＯＳ法によって半導体基板１の表面１ａにＬＯＣＯＳ酸化膜３を形成する。このとき、導体基板１の表面１ａのうちシリコン酸化膜３７及びシリコン窒化膜３９で覆われた領域（活性領域）では酸化膜は成長しない。また、トレンチ１１が形成されている領域では、トレンチ１１の側面及び底面が酸化される。そして隣り合うトレンチ１１，１１間の半導体基板１が酸化膜形成により消費される。さらに成長した酸化膜によりトレンチ１１が充填され、ＬＯＣＯＳ酸化膜３よりも厚みの大きい厚膜酸化膜１３が形成される。トレンチ１１の開口部中央に対応して、厚膜酸化膜１３上面には凹み部（図示は省略）が形成される。そして半導体基板１には厚膜酸化膜１３に起因して凹部５が形成される。また、トレンチ１２の側面及び底面が酸化されて厚膜酸化膜１９が形成される。
【００６３】
（５）シリコン酸化膜３７及びシリコン窒化膜３９を既知の方法により除去する。半導体基板１を８００℃〜１１００℃の酸素雰囲気又は水蒸気雰囲気に導入し、活性領域の半導体基板１の一表面１ａにゲート酸化膜２１を形成する。ゲート酸化膜２１の膜厚は作成するＭＯＳＦＥＴの特性を達成するための膜厚であればよく任意であるが、通常５ｎｍ〜１００ｎｍの範囲で形成される。さらにその上に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、ポリシリコン膜４３を形成する。ポリシリコン膜４３の膜厚は１００ｎｍ〜１μｍで、例えば３００ｎｍである。
【００６４】
（６）ポリシリコン膜４３をパターニングするためのレジストパターン４５を形成する。レジストパターン４５はＭＯＳＦＥＴのゲート電極に対応する領域と、センサ部に対応する領域とに形成される。レジストパターン４５をマスクにしてポリシリコン膜４３をドライエッチング技術によりパターニングする。これにより、ＭＯＳＦＥＴのゲート電極２３及びセンサ部７を形成する。センサ部７はＬＯＣＯＳ酸化膜３上から厚膜酸化膜１３の上にまたがって形成される。
【００６５】
（７）レジストパターン４５を除去した後、ＭＯＳＦＥＴのソース及びドレイン不純物層２５を形成する。形成方法としては既知のイオン注入法にて不純物を半導体基板１に打ち込み、その後熱処理をして活性化する。ソース及びドレイン不純物層２５を形成した後、層間絶縁膜２７を半導体基板１上全面に堆積させる。層間絶縁膜２７としては例えば既知のＢＰＳＧ（boro-phospho silicate glass）膜やＴＥＯＳ（tetra ethyl ortho silicate）膜、及びそれらの積層膜、さらにはＳＯＧ（spin on glass）幕などを塗布するなどして上面を平坦化するなど、ＬＳＩ製造にて通常用いられるような工程により層間絶縁膜２７を形成する。層間絶縁膜２７の所望の領域に、フォトリソグラフィ技術及びエッチング技術を用いて、コンタクトホール２９を形成する。さらに層間絶縁膜２７上及びコンタクトホール２９内にメタル配線の材料となるアルミニウム膜を堆積し、フォトリソグラフィ技術及びエッチング技術を用いてパターニングして金属配線層３１を形成する。
【００６６】
（８）配線工程完了後に、製品の最終的な被覆膜となる最終保護膜３３を堆積させる。図示はしないが、金属配線層３１により形成されたボンディングパッド領域に対応する位置の最終保護膜３３にフォトリソグラフィ技術及びエッチング技術を用いて開口させる。最終保護膜３３上にフォトリソグラフィ技術によりレジストパターン４７を形成する。レジストパターン４７はセンサ部７下の厚膜酸化膜１３を除去するためのマスクとして使うので、厚膜酸化膜１３の上方が開口するようなパターンである。
【００６７】
（９）レジストパターン４７をマスクにして最終保護膜３３及び層間絶縁膜２７をドライエッチング技術により開口し、開口部３５を形成する。
【００６８】
（１０）半導体基板１をフッ酸溶液に浸漬する。レジストパターン４７をマスクにしてＬＯＣＯＳ酸化膜３及び厚膜酸化膜１３が等方的にエッチング除去される。これにより、ＬＯＣＯＳ酸化膜３に開口部３ａが形成され、厚膜酸化膜１３が除去されて凹部５が露出して、センサ部７の下に開口部３ａ及び凹部５からなる空洞９が形成される。これにより、梁構造のセンサ部７が得られる。
その後、レジストパターン４７を除去する。これにより、図１１の構造が得られる。
【００６９】
図１１に示すように、センサ部とＭＯＳＦＥＴを同一の半導体基板上に搭載するこが可能となる。これにより、ＬＳＩ（Large Scale Integration）とセンサ部を一つの半導体チップに形成できる。例えば、温度センサと、そのセンサの信号の取出し、情報処理及び制御をするためなどの回路を一体化した製品を製造することが可能となる。したがって、製品の小型化及び低コスト化が可能となる。さらには、ＬＯＣＯＳ酸化膜３と厚膜酸化膜１９からなる素子分離膜は、半導体基板１の内部へ伸びているため、電源電圧が比較的高い回路を形成することができる。
【００７０】
図１１〜図１４では、ＭＯＳＦＥＴのゲート電極２３とセンサ部７が同じポリシリコン膜により形成されているが、本発明はこれに限定されるものではなく、例えばセンサ部７はＭＯＳＦＥＴのゲート電極とは別の薄膜、もしくは複数の薄膜の積層膜などで形成されていてもよい。
【００７１】
また、上記工程（８）では、開口部３５の開口と、ボンディングパッド領域の開口とを別個のエッチング処理にて行なっているが、それらの開口を同一のエッチング工程で行なうことも可能である。これにより、フォトリソグラフィ工程及びエッチング工程を各１回ずつ省略でき、工程を短縮できる。
【００７２】
上記の実施例では、図１４を参照して説明したように、レジストパターン４７を形成し（工程（８））、レジストパターン４７をマスクにして最終保護膜３３及び層間絶縁膜２７をドライエッチングにより開口して開口部３５を形成し（工程（９））、ＬＯＣＯＳ酸化膜３及び厚膜酸化膜１３をフッ酸溶液に浸漬して等方的にウエットエッチングしている（工程（１０））。この方法では、工程（１０）のウエットエッチの際に、最終保護膜３３と層間絶縁膜２７の界面にフッ酸溶液が染み込み、金属配線層３１やコンタクトホール２９までフッ酸溶液が到達し、フッ酸溶液により金属配線層３１が溶解するなどの不具合が発生することがある。これを防ぐためには、例えば下記の二つの方法が考えられる。
【００７３】
第一の方法としては、図１５（ａ）に示すようにドライエッチング技術による開口部３５の形成のためのレジストパターン４９と、図１５（ｂ）に示すようにウエットエッチング技術によるＬＯＣＯＳ酸化膜３及び厚膜酸化膜１３の除去のためのレジストパターン５１を、個別に形成する方法である。
【００７４】
図１５（ａ）は、最終保護膜３３を形成した後、最終保護膜３３上にレジストパターン４９を形成し、ドライエッチング技術により最終保護膜３３及び層間絶縁膜２７に開口部３５を形成した状態を示している。その後、レジストパターン４９を除去し、図１５（ｂ）に示すように、その端部が開口部３５の内側にあるようなレジストパターン５１を形成し、これをマスクにしてフッ酸溶液に浸漬しＬＯＣＯＳ酸化膜３及び厚膜酸化膜１３を等方的にエッチングする。
【００７５】
この方法では、レジストパターン５１により最終保護膜３３と層間絶縁膜２７の界面が覆われているので、この界面にフッ酸溶液が染み込むのを防ぐことができ、フッ酸溶液により金属配線層３１が溶解するなどの不具合を防止できる。
【００７６】
第二の方法としては、図１６に示すように、開口部３５を形成後、開口部３５の内壁面を覆うように開口部側面保護膜５３を形成し、その後、ウエットエッチングのためのレジストパターン５５を形成する方法である。
【００７７】
図１６（ａ）に示すように、最終保護膜３３上にレジストパターンを形成し、ドライエッチング技術により最終保護膜３３及び層間絶縁膜２７に開口部３５を形成する。レジストパターンを除去する。例えば膜厚が５０〜５００ｎｍのＴＥＯＳ膜からなる開口部側面保護膜５３を形成する。開口部側面保護膜５３上にレジストパターン５５を形成する。
【００７８】
図１６（ｂ）に示すように、レジストパターン５５をマスクにしてフッ酸溶液に浸漬し、開口部側面保護膜５３、ＬＯＣＯＳ酸化膜３及び厚膜酸化膜１３を等方的にエッチングする。その後、図１６（ｃ）に示すように、レジストパターン５５を除去する。
【００７９】
この方法では、レジストパターン５５及び開口部側面保護膜５３により最終保護膜３３と層間絶縁膜２７の界面が覆われているので、この界面にフッ酸溶液が染み込むのを防ぐことができ、フッ酸溶液により金属配線層３１が溶解するなどの不具合を防止できる。さらに、この方法により形成した製品では、製品の保管時や動作時において、最終保護膜３３と層間絶縁膜２７の界面が外気に暴露しておらず、大気中の水分や汚染物の浸透による金属配線層３１の腐食、断線などの信頼性上の不具合を防止することができる。
【００８０】
また、この方法では、開口部３５の断面を覆う開口部側面保護膜５３としてＴＥＯＳ膜を用いたが、本発明はこれに限定されず、フッ酸溶液に溶解する膜であればよい。例えばＬＰＣＶＤのシリコン酸化膜などが考えられる。
【００８１】
図１７は、半導体装置のさらに他の実施例を説明するための概略的な断面図である。図１１と同じ機能を果たす部分には同じ符号を付し、図１１と同じ部分の説明は省略する。
この実施例では、センサ部７は半導体基板１の一表面１ａ上に絶縁膜５７を介して配置されている。絶縁膜５７は例えばシリコン酸化膜によって形成されている。絶縁膜５７の厚みはＬＯＣＯＳ酸化膜３よりも薄く、例えば５ｎｍ〜１００ｎｍである。
センサ部７の下方の空洞９は、ＬＯＣＯＳ酸化膜３が除去された部分と、厚膜酸化膜が除去された凹部５の部分によって形成されている。
【００８２】
この実施例の構造を実現するための製造過程は、図１１から図１４を参照して説明した製造工程と同様の工程で達成できる。このとき、図１３（６）を参照して説明した工程（６）で、センサ部７の形成位置でＬＯＣＯＳ酸化膜３の幅よりもセンサ部７を長く形成してセンサ部７の両端をゲート酸化膜２１と同時に形成された絶縁膜５７（酸化膜）を介して半導体基板１の一表面１ａ上に配置する。さらに、図１４（８）を参照して説明した工程（８）で、レジストパターン４７の開口部分の幅とウエットエッチングによりＬＯＣＯＳ酸化膜３が横方向にエッチングされる距離との合計距離が、ＬＯＣＯＳ酸化膜３の幅よりも長くなるように設計する。これにより、図１１から図１４を参照して説明した製造工程と同様の工程で図１７の半導体装置の構造を得ることができる。
【００８３】
この実施例によれば、空洞９の一部分は、センサ部７の形成位置でＬＯＣＯＳ酸化膜３の全部をウエットエッチングにより除去して形成されるので、空洞９に露出するセンサ部７の下面の長さは、センサ部７の形成位置でのＬＯＣＯＳ酸化膜３の長さにより決定される。これにより、空洞９に露出するセンサ部７の下面の長を精度良く制御することができる。
【００８４】
図１８及び図１９に示すように、空洞９を形成する際に凹部５内の厚膜酸化膜１３を全部除去する必要はない。
例えば、図１８に示すように、ウエットエッチング技術によるエッチング処理において、空洞９の深さＤが、ＬＯＣＯＳ酸化膜３の厚さＴよりも大きい条件であれば、本発明の目的は達成される。
また、図１９に示すように、空洞９を形成するにあたり、凹部５内の厚膜酸化膜１３の一部分を凹部５の底面が露出する程度にまでフッ酸溶液でエッチングしてもよい。
【００８５】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００８６】
上記の実施例では、センサ部７としてポリシリコン膜からなるものを用いているが、本発明はこれに限定されるものではない。例えば、センサ部は、導電膜としてのポリシリコン膜とその他の材料、例えばシリコン窒化膜などの絶縁体との積層構造としてもよい。また、センサ部をシリコン窒化膜などの絶縁膜とポリシリコン膜以外の導電性膜との積層膜としてもよい。その導電性膜としては、例えばアルミニウムや銅、タングステン、チタン、クロムなどの金属膜やこれら金属とシリコンの合金膜をあげることができる。また、センサ部をシリコン窒化膜などの絶縁膜で覆うような構造体でもよい。また、センサ部は特許文献１〜３のように複雑な構造をもつものであってもよい。なお、ポリシリコン膜以外の材料からなるセンサ部を備えている場合であっても、写真製版技術を用いて加工する領域を限定するマスクを形成することにより、センサ部とＭＯＳＦＥＴを同一基板に混載することは可能である。
【００８７】
また、上記の実施例では、センサ部７が空洞９を跨ぐ構造、いわゆる両持ち梁構造となっているが、本発明はこれに限定されるものではなく、センサ部は例えば片持ち梁構造でもよい。
【産業上の利用可能性】
【００８８】
例えば、熱型赤外線センサの赤外線受光部や、圧力センサ、温度センサ、流量センサ、ヒーターなどに用いられるセンサ部を備えた半導体装置及び半導体装置の製造方法などに適用できる。
【符号の説明】
【００８９】
１  半導体基板
１ａ  半導体基板の位置表面
３  ＬＯＣＯＳ酸化膜
３ａ  開口部
５  凹部
７  センサ部
９  空洞
１１  トレンチ
１３  厚膜酸化膜
１５  レジストパターン
２１  ゲート酸化膜
２３  ゲート電極
２５  ソース及びドレイン不純物層
２７  層間絶縁膜
３１  金属配線層
３３  最終保護膜
３５  開口部
５１，５５  レジストパターン
５３開口部側面保護膜
５７  絶縁膜
【先行技術文献】
【特許文献】
【００９０】
【特許文献１】特開平４−１９２５６６号公報
【特許文献２】特開平１０−１７３１６０号公報
【特許文献３】特許第３５１２０２６号公報
【特許文献４】特許第４０４９２２６号公報
【特許文献５】特許第３５３６５４４号公報
【特許文献６】特開２００６−１００８２５号公報
【図１】
2010177468.tif 000003
【図２】
2010177468.tif 000004
【図３】
2010177468.tif 000005
【図４】
2010177468.tif 000006
【図５】
2010177468.tif 000007
【図６】
2010177468.tif 000008
【図７】
2010177468.tif 000009
【図８】
2010177468.tif 000010
【図９】
2010177468.tif 000011
【図１０】
2010177468.tif 000012
【図１１】
2010177468.tif 000013
【図１２】
2010177468.tif 000014
【図１３】
2010177468.tif 000015
【図１４】
2010177468.tif 000016
【図１５】
2010177468.tif 000017
【図１６】
2010177468.tif 000018
【図１７】
2010177468.tif 000019
【図１８】
2010177468.tif 000020
【図１９】
2010177468.tif 000021
【図２０】
2010177468.tif 000022
【図２１】
2010177468.tif 000023
【図２２】
2010177468.tif 000024