(57)【要約】【課題】  同一基板上に形成された半導体素子間に流れる寄生電流による半導体素子の誤動作を抑制する構造を有する半導体装置を提供することを目的とする。【解決手段】  ｐ型半導体基板１に電気的に接続されたｎ型のコレクタ引き出し層５３を備えた小信号素子であるバイポーラトランジスタ５０と、ｐ型半導体基板１に電気的に接続されたｎ型拡散層６７を備えたパワートランジスタ素子であるＤＭＯＳトランジスタ６０と、ｐ型半導体基板１に電気的に接続され、かつ、ダミー電極１３に接続されたｎ型のダミーＮ島１０と、ｐ型半導体基板１に電気的に接続され、かつ、フィールド電極２３に接続されたｐ型のフィールド部２０と、ダミー電極１３とフィールド電極２３を接続し、ボンディングパット７０に接続する配線３０とを備える。【選択図】  図１
2010177561.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上の第１領域に形成され、前記半導体基板に電気的に接続された第２導
電型の第１拡散層を備えた小信号素子と、
前記半導体基板上の第２領域に形成され、前記半導体基板に電気的に接続された第２導
電型の第２拡散層を備えたパワートランジスタ素子と、
前記半導体基板上の、前記第１領域と前記第２領域の間の第３領域に形成され、前記半
導体基板に電気的に接続され、かつ、第１外部電極に接続された第２導電型の第３拡散層
と、
前記半導体基板上の、前記第２領域と前記第３領域の間の第４領域に形成され、前記半
導体基板に電気的に接続され、かつ、第２外部電極に接続された第１導電型の第４拡散層
と、
前記第１外部電極と前記第２外部電極を接続し、第１外部電位に接続する第１配線とを
備えたことを特徴とする半導体装置。
【請求項２】
前記第１外部電位が接地電位であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１外部電位が電源電位であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体基板上の、前記第１領域と前記第３領域の間の第５領域に形成され、前記半
導体基板に電気的に接続され、かつ、前記第１外部電位と異なる第２外部電位に第２配線
により接続された第３外部電極に接続された第１導電型の第５拡散層をさらに備えること
を特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記半導体基板上の、前記第１領域と前記第３領域の間の第５領域に形成され、前記半
導体基板に電気的に接続され、かつ、前記第１外部電位に前記第１配線により接続された
第３外部電極に接続された第６拡散層をさらに備えることを特徴とする請求項１乃至３い
ずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に小信号素子とパワートランジスタ素子を同一基板上
に形成した半導体装置に関する。
【背景技術】
【０００２】
アナログＩＣ等の用途に用いられる半導体装置では、制御回路としての小信号素子と、
駆動回路としてのパワートランジスタが同一基板上に混載される。このような構成では、
小信号素子とパワートランジスタの間に本来動作と関係のない寄生トランジスタが生じ、
小信号素子とパワートランジスタ間に寄生電流が流れる場合がある。
【０００３】
寄生トランジスタにより、寄生電流が流れる場合としては、例えば、パワートランジス
タがモータ、コイル等の誘導性負荷をスイッチング駆動している場合がある。このように
動作する場合、誘導性負荷をスイッチングする駆動電流の方向が切り替わった直後に逆起
電力が発生し、パワートランジスタの出力端子の電位が接地電位よりも下がる。このとき
、小信号回路とパワートランジスタの間に形成されている寄生トランジスタが動作し、小
信号素子とパワートランジスタ間に寄生電流が流れる。小信号素子は、低消費電力化のた
めに回路動作電流が小さくなるよう設計されており、寄生電流により誤動作を起こす可能
性がある。
【０００４】
小信号素子とパワートランジスタ間に流れる寄生電流により半導体素子が誤動作するこ
とを抑制する方法として、小信号素子とパワートランジスタ間にダミーＮ島を形成する方
法が開示されている（例えば、特許文献１。）。この方法によれば、ダミーＮ島を小信号
素子とパワートランジスタ間に形成し、ダミーＮ島とパワートランジスタの間に意図的に
寄生トランジスタを形成する。この意図的に形成した寄生トランジスタにより寄生電流を
流すことにより、小信号素子とパワートランジスタの間に生じる寄生トランジスタに流れ
る寄生電流を低減することができる。これにより、小信号素子の誤動作を抑制することが
できる。
【０００５】
しかし、この方法では、パワートランジスタと小信号素子との間に流れる寄生電流を十
分に低減できない可能性がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−３１６３３２号公報。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明によれば、同一基板上に形成された半導体素子間に流れる寄生電流により半導体
素子が誤動作することを抑制する構造を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の、一態様の半導体装置は、第１導電型の半導体基板と、前記半導体基板上の第
１領域に形成され、前記半導体基板に電気的に接続された第２導電型の第１拡散層を備え
た小信号素子と、前記半導体基板上の第２領域に形成され、前記半導体基板に電気的に接
続された第２導電型の第２拡散層を備えたパワートランジスタ素子と、前記半導体基板上
の、前記第１領域と前記第２領域の間の第３領域に形成され、前記半導体基板に電気的に
接続され、かつ、第１外部電極に接続された第２導電型の第３拡散層と、前記半導体基板
上の、前記第２領域と前記第３領域の間の第４領域に形成され、前記半導体基板に電気的
に接続され、かつ、第２外部電極に接続された第１導電型の第４拡散層と、前記第１外部
電極と前記第２外部電極を接続し、第１外部電位に接続する第１配線とを備えたことを特
徴とする。
【発明の効果】
【０００９】
本発明によれば、同一基板上に形成された半導体素子間に流れる寄生電流により半導体
素子が誤動作することを抑制する構造を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の断面図である。
【図２】本発明の実施形態に係る半導体装置の断面図である。
【図３】本発明の実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態について説明する。
【実施例】
【００１２】
図１に本発明の実施形態に係る半導体装置の断面図を示す。
【００１３】
図１に示すように、本実施形態の半導体装置は、ｐ型半導体基板１上に、小信号素子領
域（Ａ）と、パワートランジスタ領域（Ｂ）、ダミーＮ島形成領域（Ｃ）を備える。
【００１４】
小信号素子領域（Ａ）には、ｐ型半導体基板１に電気的に接続され、かつ、コレクタ電
極７３に接続されたｎ型のコレクタ引き出し層５３を備えたバイポーラトランジスタ５０
が形成されている。ここで、パワートランジスタ５０は、小信号素子である。
【００１５】
パワートランジスタ領域（Ｂ）には、ｐ型半導体基板１に電気的に接続され、かつ、ド
レイン電極７２に接続されたｎ型拡散層６７を備えたＤＭＯＳトランジスタ６０が形成さ
れている。ここで、ＤＭＯＳトランジスタはパワートランジスタである。ドレイン電極７
２は、例えば、コイル、モータ等の誘導性負荷（図示せず）に接続されている。
【００１６】
ダミーＮ島形成領域（Ｃ）には、ｐ型半導体基板１に電気的に接続され、かつ、ダミー
電極１３に接続されたｎ型拡散層であるダミーＮ島１０が形成されている。
【００１７】
パワートランジスタ領域（Ｂ）とダミーＮ島形成領域（Ｃ）領域の間の領域には、ｐ型
半導体基板１と電気的に接続され、かつ、フィールド部電極２３に接続されたｎ型のフィ
ールド部２０が形成されている。
【００１８】
さらに、ダミー電極１３と、フィールド部電極２３を接続し、かつボンディングパット
７０に接続する配線３０が形成されている。ボンディングパット７０の電位は、電源電位
であってもよいし、接地電位であってもよい。本実施形態では、接地電位である場合につ
いて説明する。
【００１９】
次に、図１を参照して半導体素子の各部の構成について詳細に説明する。
【００２０】
ｐ型半導体基板１上に、ｎ型エピタキシャル層２が形成されている。ｎ型エピタキシャ
ル層２には、小信号素子領域（Ａ）と、パワートランジスタ領域（Ｂ）と、ダミーＮ島形
成領域（Ｃ）を区画するためのＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）
構造の素子分離絶縁膜８０が形成されている。
【００２１】
小信号素子領域（Ａ）には、ｎｐｎ型のバイポーラトランジスタ５０が形成されている
。バイポーラトランジスタ５０のコレクタは、ｎ型エピタキシャル層２と、ｎ型埋め込み
層５１と、コレクタ引き出し層５３により構成されている。コレクタ抵抗低減のため、ｎ
型埋め込み層５１及びコレクタ引き出し層５３は、ｎ型エピタキシャル層２より高濃度に
ｎ型不純物がドープされている。コレクタ引き出し層５３は、コレクタ電極７３に接続さ
れている。バイポーラトランジスタ５０のベースは、ｐ型埋め込み層５４と、ｐ型ベース
引き出し層５５により構成されている。バイポーラトランジスタ５０のエミッタは、ｎ型
拡散層５６により構成されている。
【００２２】
パワートランジスタ領域（Ｂ）には、ＤＭＯＳトランジスタ６０が形成されている。Ｄ
ＭＯＳトランジスタ６０は、ｎ型エピタキシャル層２上に絶縁膜６１を介して形成された
ゲート電極６２を備える。ＤＭＯＳトランジスタ６０のソースは、ｎ型拡散層６３と、ｐ
ボディ領域６４と、ｐボディ引き出し層６５により構成されている。ｐボディ引き出し層
６５は、ｐボディ領域６４に電位を与えるために用いられる。ＤＭＯＳトランジスタ６０
のドレインは、ｎ−型拡散層６６と、ｎ型拡散層６７により構成される。ｎ型拡散層６７
はドレイン電極７２に接続されている。さらに、ドレイン電極７２は、外部の出力用ボン
ディングパット７１に接続されている。ｎ−型拡散層６６の上部にはＳＴＩ（Ｓｈａｌｌ
ｏｗ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｏｒ）構造の素子分離領域６８が形成されている。
ｎ−型拡散層６６は、ＤＭＯＳトランジスタの高耐圧化のために、ｎ型拡散層６７より低
濃度にｎ型不純物をドープされている。また、ｎ−型拡散層６６は、高耐圧化のために、
水平方向に長く形成される。素子分離領域６８は、ｎ型拡散層６６を水平方向に長く形成
する際に用いられる。また、ｎ型エピタキシャル層２と、ｐ型半導体基板の間には、ｎ型
埋め込み層６９が形成されている。
【００２３】
ダミーＮ島形成領域（Ｃ）には、ダミーＮ島１０が形成されている。ダミーＮ島１０は
、ｎ型埋め込み層１１と、ｎ型拡散層１２により構成されている。またダミーＮ島１０は
、ダミーＮ島電極１３を備える。
【００２４】
さらに、ダミーＮ島形成領域（Ｃ）と小信号素子領域（Ａ）の間、及びダミーＮ島形成
領域（Ｃ）とパワートランジスタ領域（Ｂ）の間には、それぞれフィールド部２０、フィ
ールド部２５が形成されている。フィールド部２０、フィールド部２５は、ｐ型半導体基
板１に基準となる電位を与えるために用いられる。フィールド部２０は、ｐ型埋め込み層
２１と、ｐ型拡散層２２により構成され、フィールド部電極２３を備える。同様に、フィ
ールド部２５は、ｐ型埋め込み層２６と、ｐ型拡散層２７により構成され、フィールド部
電極２８を備える。前述したように、ダミーＮ島電極１３と、フィールド部電極２３は、
配線３０により互いに接続され、ボンディングパット７０に接続されている。フィールド
部電極２８は、図１に示すように、配線３０とは異なる配線３１により、ボンディングパ
ット７４に接続される構成でもよいし、図３に示すようにダミーＮ島電極１３、フィール
ド部電極２３と共に配線３０によりボンディングパット７０に接続される構成でもよい。
フィールド部電２８をフィールド部電極２３と共に配線３０によりボンディングパット７
０に接続される構成では、ボンディングパット７４が不要となり、構成が簡易となる利点
がある。しかし、後述する理由により、この構成より、フィールド部電極２８を配線３１
によりボンディングパット７４に接続されているほうが好ましい可能性がある。本実施形
態では、フィールド部電極２８は配線３１によりボンディングパット７４に接続する構成
について説明する。
【００２５】
次に、図２を参照して、本実施形態の半導体装置に生じる寄生トランジスタについて説
明する。図２は、本発明の実施形態に係る半導体装置の断面図に寄生トランジスタ１００
、寄生トランジスタ１１０を模式的に示した図である。
【００２６】
小信号素子領域（Ａ）とパワートランジスタ領域（Ｂ）の間に生じる寄生トランジスタ
１００と、ダミーＮ島形成領域（Ｃ）とパワートランジスタ領域（Ｂ）の間に生じる寄生
トランジスタ１１０について説明する。
【００２７】
小信号素子領域（Ａ）とパワートランジスタ領域（Ｂ）の間には、ｎｐｎ型の寄生トラ
ンジスタ１００が形成される。寄生トランジスタ１００は、小信号素子領域（Ａ）に形成
されたバイポーラトランジスタ５０のコレクタ引き出し層５３をコレクタとし、ｐ型半導
体基板１をベースとし、パワートランジスタ領域（Ｂ）に形成されたＤＭＯＳトランジス
タ６１のｎ型拡散層６７をエミッタとする。
【００２８】
さらに、パワートランジスタ領域（Ｂ）とダミーＮ島形成領域（Ｃ）の間には、ｎｐｎ
型の寄生トランジスタ１１０が形成される。寄生トランジスタ１１０は、ダミーＮ島形成
領域（Ｃ）に形成されたダミーＮ島部１０をコレクタとし、ｐ型半導体基板１をベースと
し、パワートランジスタ領域（Ｂ）に形成されたＤＭＯＳトランジスタ６１のｎ型拡散層
６７をエミッタとする。寄生トランジスタ１１０は、小信号素子領域（Ａ）とパワートラ
ンジスタ領域（Ｂ）の間にダミーＮ島１０を形成することにより、意図的に形成した寄生
トランジスタである。
【００２９】
寄生トランジスタ１００と、寄生トランジスタ１１０の共通のベースとなっているｐ型
半導体基板１の電位は、ボンディングパット７０によりフィールド部２０及びフィールド
部２５を介して接地電位となっている。一方、寄生トランジスタ１００と、寄生トランジ
スタ１１０の共通のエミッタとなっているＤＭＯＳトランジスタ６０のｎ型拡散層６７は
、ＤＭＯＳトランジスタ６０のドレインが接続された出力用ボンディングパット７１の電
位により変化する。このため、ＤＭＯＳトランジスタ６０の出力用ボンディングパット７
１の電位が接地電位より低くなる場合、寄生トランジスタ１００と、寄生トランジスタ１
１０のエミッタの電位はベースの電位より低くなる。このとき、寄生トランジスタ１００
と、寄生トランジスタ１１０のベース・エミッタ間に順バイアスが印加され、寄生トラン
ジスタ１００に寄生電流Ｉ１が流れ、寄生トランジスタ１１０に寄生電流Ｉ２が流れる。
ここで、寄生電流Ｉ１と寄生電流Ｉ２の和を寄生電流Ｉｐとする。寄生電流Ｉｐは、ＤＭ
ＯＳトランジスタ６０のｎ型拡散層６７に流れ込む。
【００３０】
寄生トランジスタ１００に流れる寄生電流Ｉ１は、小信号素子領域（Ａ）に形成された
バイポーラトランジスタ５０のコレクタ引き出し層５３から供給される。このため、寄生
電流Ｉ１が流れることにより、小信号素子領域（Ａ）に寄生電流が流れ、小信号素子の誤
動作を引き起こす可能性がある。このため、寄生電流Ｉ１を低減することが求められる。
一方、寄生トランジスタ１１０に流れる寄生電流Ｉ２は、ボンディングパット７０から配
線３０及びダミーＮ島部１０を介して供給される。このため、寄生電流Ｉ２は、小信号素
子領域（Ａ）に影響を与えない。
【００３１】
寄生電流Ｉｐは、ＤＭＯＳトランジスタ６０のドレインが接続された出力用ボンディン
グパット７１と、ｐ型半導体基板１の間に生じる電位差により決まる。このため、寄生電
流Ｉ２が大きくなることにより、寄生電流Ｉ１を小さくすることができる。つまり、寄生
トランジスタ１００に流れる寄生電流Ｉ１は、Ｉ１＝Ｉｐ−Ｉ２により与えられるため、
Ｉ２を大きくすることにより、Ｉ１を小さくすることができる。これにより、小信号素子
領域（Ａ）に流れる寄生電流を低減できる。
【００３２】
次に、寄生トランジスタ１００と、寄生トランジスタ１１０の動作について説明する。
ＤＭＯＳトランジスタ６０のドレインが接続された出力用ボンディングパット７１が外部
の誘導性負荷（図示せず）に接続されている場合について説明する。誘導性負荷（図示せ
ず）に逆起電力が発生すると、出力用ボンディングパット７１が接地電位より低くなる場
合がある。このとき、ＤＭＯＳトランジスタのドレインが接地電圧より低くなり、寄生ト
ランジスタ１００のエミッタの電位は、ベースの電位より低くなる。これにより、寄生ト
ランジスタ１００のベース・エミッタ間に順バイアスが印加され、寄生トランジスタ１０
０に電流が流れようとする。同様に、寄生トランジスタ１１０のベース・エミッタ間にも
順バイアスが印加され、寄生トランジスタ１１０に電流が流れようとする。
【００３３】
ダミーＮ島１０が形成されていない場合、寄生電流Ｉｐは、すべて寄生トランジスタ１
００に流れる電流Ｉ１により供給される。このため、小信号素子領域（Ａ）に流れる寄生
電流は大きくなり、小信号素子領域（Ａ）に形成された素子が誤動作する可能性が高い。
一方、本実施形態では、ダミーＮ島１０が形成されていることにより、寄生電流Ｉｐは、
寄生トランジスタ１００に流れる電流Ｉ１と、寄生トランジスタ１１０に流れる電流Ｉ２
により供給される。これにより、寄生トランジスタ１００により流れる寄生電流Ｉ１を低
減することができ、小信号素子領域（Ａ）に形成された素子が誤動作する可能性を低減す
ることができる。
【００３４】
さらに、ボンディングパット７０から、配線３０及びダミーＮ島部１０を介して流れる
寄生電流の一部の電流Ｉ３は、配線３０を介してフィールド部２０に流れ、フィールド部
２０からｐ型半導体基板１に流れ込む。電流Ｉ３は、寄生トランジスタ１１０のベース電
流となる。このため、寄生トランジスタ１１０は、Ｉ３をベース電流として電流増幅作用
により、より大きな寄生電流Ｉ２を流すことが可能となる。なお、図３に示すように、ダ
ミーＮ島電極１３、フィールド部電極２３と共に配線３０によりボンディングパット７０
に接続されている場合、ボンディングパット７０から配線層３０及びダミーＮ島部１０を
介して流れる寄生電流の一部の電流が、フィールド２５にも流れる可能性がある。この場
合、この電流が寄生トランジスタ１００のベース電流となり、電流増幅作用により、寄生
トランジスタ１００に流れる寄生電流Ｉ１を大きくする可能性がある。このため、図２に
示すように、フィールド部電極２３を配線３０によりダミーＮ島電極１３、フィールド部
電極２３と共にボンディングパット７０に接続する構成よりも、図１に示すように、フィ
ールド部電極２８を配線３０とは異なる配線３１により、ボンディングパット７４に接続
する構成の方が好ましい可能性がある。
【００３５】
以上のように、ダミーＮ島部１０を形成することにより、寄生トランジスタ１１０を意
図的に形成する。これにより、寄生トランジスタ１１０に寄生電流Ｉ２を流すことにより
、寄生トランジスタ１００に流れる寄生電流Ｉ１を小さくすることができる。このため、
小信号素子領域（Ａ）に形成された素子に流れる寄生電流を小さくすることができ、小信
号素子の誤動作の可能性を低減することができる。
【００３６】
さらに、フィールド部２０とダミーＮ島１０を配線３０により接続することにより、配
線３０及びダミーＮ島１０を介して流れる寄生電流Ｉ２の一部の電流Ｉ３が、フィールド
部２０を介してｐ型半導体基板に流れ込む。この電流Ｉ３、寄生トランジスタ１１０のベ
ース電流となる。これにより、トランジスタの電流増幅作用により、さらに電流Ｉ２を増
大させることができる。このため、さらに、寄生トランジスタ１００に電流Ｉ１を小さく
することができ、小信号素子領域（Ａ）に流れる寄生電流を小さくでき、小信号素子領域
（Ａ）に形成された素子の誤動作の可能性を低減することができる。
【００３７】
なお、本実施形態に係る半導体装置は、リソグラフィ、熱処理、不純物導入等を組み合
わせた公知の半導体装置の製造方法を用いて製造することができる。
【００３８】
さらに、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱
しない範囲で、種々、変更して実施できることは勿論である。本実施形態では、小信号素
子をバイポーラトランジスタ、パワートランジスタ素子をＤＭＯＳトランジスタとしてい
る。しかし、これに限定されるものではなく、例えば、小信号素子がＭＯＳトランジスタ
で、パワートランジスタがバイポーラトランジスタであってもよい。
【符号の説明】
【００３９】
１  ｐ型半導体基板
２  ｎ型エピタキシャル層
１０  ダミーＮ島
１１、２１、２６、５４  ｐ型埋め込み層
１２、２２、２７  ｐ型拡散層
１３  ダミーＮ島電極
２０、２５  フィールド部
２３  フィールド部電極
３０  配線
５０  バイポーラトランジスタ
５１、６９  ｎ型埋め込み層
５３  コレクタ引き出し層
５５  ｐ型ベース引き出し層
５６、６３、６７  ｎ型拡散層
６０  ＤＭＯＳトランジスタ
６１  絶縁膜
６２  ゲート電極
６４  ｐボディ領域
６５  ｐボディ引き出し層
６６  ｎ−型拡散層
６８、８０  素子分離領域
７０  ボンディングパット
７１  出力用ボンディングパット
１００、１１０  寄生トランジスタ
Ｉ１、Ｉ２、Ｉ３  寄生電流
（Ａ）  小信号素子領域
（Ｂ）  パワートランジスタ領域
（Ｃ）  ダミーＮ島形成領域
【図１】
2010177561.tif 000003
【図２】
2010177561.tif 000004
【図３】
2010177561.tif 000005