(57)【要約】【課題】高耐圧な半導体装置を提供する。【解決手段】本発明の半導体装置は、第１の主面と第１の主面の反対側に設けられた第２の主面とを有する半導体層と、半導体層の第１の主面側に設けられた第１の主電極と、半導体層の第２の主面側に設けられた第２の主電極と、半導体層における第１の主電極と第２の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域の最外終端で第１の主面から第２の主面に達しない位置まで縦方向に延在して設けられ、第１の主電極と接続された第１の終端トレンチ構造部と、最外終端で第２の主面から第１の終端トレンチ構造部に達しない位置まで縦方向に延在して設けられ、第２の主電極と接続された第２の終端トレンチ構造部と、を備えている。【選択図】図１
2010225833.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面と前記第１の主面の反対側に設けられた第２の主面とを有する半導体層と、
前記半導体層の前記第１の主面側に設けられた第１の主電極と、
前記半導体層の前記第２の主面側に設けられた第２の主電極と、
前記半導体層における前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域の最外終端で前記第１の主面から前記第２の主面に達しない位置まで前記縦方向に延在して設けられ、前記第１の主電極と接続された第１の終端トレンチ構造部と、
前記最外終端で前記第２の主面から前記第１の終端トレンチ構造部に達しない位置まで前記縦方向に延在して設けられ、前記第２の主電極と接続された第２の終端トレンチ構造部と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の終端トレンチ構造部と前記第２の終端トレンチ構造部とを接続する抵抗性のフィールドプレートが前記最外終端に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１の主面と前記第１の主面の反対側に設けられた第２の主面とを有する半導体層と、
前記半導体層の前記第１の主面側に設けられた第１の主電極と、
前記半導体層の前記第２の主面側に設けられた第２の主電極と、
前記半導体層における前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域で前記第１の主面から前記第２の主面に達しない位置まで延在して設けられた第１の終端トレンチと、
前記終端領域で前記第２の主面から前記第１の主面に達しない位置まで延在すると共に、前記縦方向に対して略垂直な横方向に前記第１の終端トレンチに対して離間して設けられた第２の終端トレンチと、
を備えたことを特徴とする半導体装置。
【請求項４】
第１の主面と前記第１の主面の反対側に設けられた第２の主面とを有する第１導電型の第１の半導体層と、
前記第１の半導体層の前記第１の主面側に設けられた第１の主電極と、
前記第１の半導体層の前記第２の主面側に設けられた第２の主電極と、
前記第１の半導体層における前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れる素子領域における前記第１の主面側に設けられた第２導電型の第２の半導体層と、
前記素子領域よりも外側の終端領域における前記第１の主面側で前記第２の半導体層に隣接して設けられ、前記第２の半導体層から遠ざかるほど前記第１の主面からの深さが浅く、且つ第２導電型不純物濃度が低い第２導電型の第３の半導体層と、
前記第３の半導体層中に設けられ、前記第２の半導体層から遠ざかるほど前記第１の主面からの深さが浅く、且つ幅が狭い複数のトレンチと、
を備えたことを特徴とする半導体装置。
【請求項５】
第１導電型の第１の半導体層と、
前記第１の半導体層の主面上に設けられ、前記主面とのなす角が鋭角である傾斜面が終端に形成された第１導電型の第２の半導体層と、
前記第２の半導体層上に設けられた第２導電型の第３の半導体層と、
前記第３の半導体層の表面に設けられた第１の主電極と、
前記第１の半導体層の裏面に設けられた第２の主電極と、
前記傾斜面に設けられた第２導電型の第４の半導体層と、
前記第４の半導体層を覆って設けられた絶縁膜と、
前記第３の半導体層上から、前記傾斜面における前記第２の半導体層と前記第３の半導体層との界面より深い部分にまで延在して設けられ、前記傾斜面の一部を前記絶縁膜を介して覆っているフィールドプレート電極と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に高耐圧が要求される電力制御に適した半導体装置に関する。
【背景技術】
【０００２】
縦型のパワーデバイスとして、例えば、特許文献１に開示されたようなＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ダイオードなどが知られている。これらのパワーデバイスを用いた電源システムの小型化、高効率化、低消費電力化を達成するためには、デバイスのオン状態での抵抗を低減する必要がある。すなわち、パワーデバイスは高耐圧を保持したままオン抵抗が低いことが要求されている。
【０００３】
一般に、縦型のパワーデバイスは、オン時に表面側の第１の主電極と裏面側の第２の主電極との間の縦方向に主電流を通電させる素子領域と、オフ時の電圧印加時に横方向に空乏層を伸展させて電圧保持する終端領域とからなる。
【０００４】
終端領域は、オン時においては主電流が流れない部分であるために、極力短くデザインすることが望ましい。終端長を短縮することで、１つのチップサイズを小さくして１枚のウェーハあたりのチップ取れ数を多くしてコスト低減を図ることができる。さらに、チップサイズを変えない場合には、終端長が短くなることで相対的に素子領域の面積が広くなり、オン抵抗の低減が図れる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−７８６６８号公報
【非特許文献】
【０００６】
【非特許文献１】Tomonori Komachi, Tadahiko Takayama, Makoto Imamura、“A 1.7mm-Square 3.2kV Low Leakage Current Si MOSFET”、２００６年、Proceedings of IEDM
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、高耐圧な半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１の主面と前記第１の主面の反対側に設けられた第２の主面とを有する半導体層と、前記半導体層の前記第１の主面側に設けられた第１の主電極と、前記半導体層の前記第２の主面側に設けられた第２の主電極と、前記半導体層における前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域の最外終端で前記第１の主面から前記第２の主面に達しない位置まで前記縦方向に延在して設けられ、前記第１の主電極と接続された第１の終端トレンチ構造部と、前記最外終端で前記第２の主面から前記第１の終端トレンチ構造部に達しない位置まで前記縦方向に延在して設けられ、前記第２の主電極と接続された第２の終端トレンチ構造部と、を備えたことを特徴とする半導体装置が提供される。  
また、本発明の他の一態様によれば、第１の主面と前記第１の主面の反対側に設けられた第２の主面とを有する半導体層と、前記半導体層の前記第１の主面側に設けられた第１の主電極と、前記半導体層の前記第２の主面側に設けられた第２の主電極と、前記半導体層における前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域で前記第１の主面から前記第２の主面に達しない位置まで延在して設けられた第１の終端トレンチと、前記終端領域で前記第２の主面から前記第１の主面に達しない位置まで延在すると共に、前記縦方向に対して略垂直な横方向に前記第１の終端トレンチに対して離間して設けられた第２の終端トレンチと、を備えたことを特徴とする半導体装置が提供される。  
また、本発明のさらに他の一態様によれば、第１の主面と前記第１の主面の反対側に設けられた第２の主面とを有する第１導電型の第１の半導体層と、前記第１の半導体層の前記第１の主面側に設けられた第１の主電極と、前記第１の半導体層の前記第２の主面側に設けられた第２の主電極と、前記第１の半導体層における前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れる素子領域における前記第１の主面側に設けられた第２導電型の第２の半導体層と、前記素子領域よりも外側の終端領域における前記第１の主面側で前記第２の半導体層に隣接して設けられ、前記第２の半導体層から遠ざかるほど前記第１の主面からの深さが浅く、且つ第２導電型不純物濃度が低い第２導電型の第３の半導体層と、前記第３の半導体層中に設けられ、前記第２の半導体層から遠ざかるほど前記第１の主面からの深さが浅く、且つ幅が狭い複数のトレンチと、を備えたことを特徴とする半導体装置が提供される。  
また、本発明のさらに他の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の主面上に設けられ、前記主面とのなす角が鋭角である傾斜面が終端に形成された第１導電型の第２の半導体層と、前記第２の半導体層上に設けられた第２導電型の第３の半導体層と、前記第３の半導体層の表面に設けられた第１の主電極と、前記第１の半導体層の裏面に設けられた第２の主電極と、前記傾斜面に設けられた第２導電型の第４の半導体層と、前記第４の半導体層を覆って設けられた絶縁膜と、前記第３の半導体層上から、前記傾斜面における前記第２の半導体層と前記第３の半導体層との界面より深い部分にまで延在して設けられ、前記傾斜面の一部を前記絶縁膜を介して覆っているフィールドプレート電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、高耐圧な半導体装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係る半導体装置の模式図。
【図２】同半導体装置における耐圧保持作用を説明する模式図。
【図３】（ａ）は本発明の第２実施形態に係る半導体装置の模式断面図であり、（ｂ）は本発明の第３実施形態に係る半導体装置の模式断面図。
【図４】第１〜３実施形態に係る半導体装置の変形例を示す模式断面図。
【図５】本実施形態に係る半導体装置の終端領域の平面視での直線部と角部とにおけるＩｄ−Ｖｄ特性図。
【図６】本発明の第４実施形態に係る半導体装置の模式断面図。
【図７】第４実施形態に係る半導体装置の変形例を示す模式断面図。
【図８】本発明の第５実施形態に係る半導体装置の模式断面図。
【図９】本発明の第６実施形態に係る半導体装置の模式斜視図。
【図１０】第６実施形態に係る半導体装置における素子領域の模式断面図。
【図１１】第６実施形態に係る半導体装置における終端領域の模式断面図。
【図１２】第６実施形態に係る半導体装置の製造方法を示す模式図。
【図１３】第６実施形態に係る半導体装置における終端領域の模式斜視図。
【図１４】第６実施形態に係る半導体装置における終端領域の他の具体例を示す模式斜視図。
【図１５】比較例におけるＶＬＤ（Variation of Lateral Doping）構造の形成方法を示す模式断面図。
【図１６】本発明の第７実施形態に係る半導体装置の終端領域の模式断面図。
【図１７】第７実施形態に係る半導体装置の製造方法を示す模式断面図。
【図１８】本発明の第８実施形態に係る半導体装置の終端領域の模式断面図。
【図１９】第７、８実施形態に係る半導体装置の変形例を示す模式断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。また、各図面中実質同一の要素には同一の符号を付し、既出の要素については説明を省略することもある。
【００１２】
［第１実施形態］
図１（ａ）は、本発明の第１実施形態に係る半導体装置の模式平面図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’拡大断面図である。
【００１３】
本実施形態に係る半導体装置は、半導体層（Ｎ型ベース層１０）における第１の主面側に設けられた第１の主電極１１と、上記第１の主面の反対側の第２の主面に側に設けられた第２の主電極１２との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域１と、この素子領域１を囲むように素子領域１の外側に形成された終端領域２とを有する。
【００１４】
Ｎ型ベース層１０の第１の主面側に第１のＰ型ベース層１３ａが設けられ、Ｎ型ベース層１０の第２の主面側に第２のＰ型ベース層１３ｂが設けられている。
【００１５】
素子領域における第１のＰ型ベース層１３ａの表面には選択的にＮ型の第１のソース層１４ａが形成され、同じく素子領域における第２のＰ型ベース層１３ｂの表面には選択的にＮ型の第２のソース層１４ｂが形成されている。これらソース層１４ａ、１４ｂにおけるＮ型不純物濃度は、Ｎ型ベース層１０におけるＮ型不純物濃度よりも高い。
【００１６】
素子領域における第１のＰ型ベース層１３ａの表面からＮ型ベース層１０に達して複数の第１のトレンチが形成され、その第１のトレンチ内に第１のゲート絶縁膜１６ａを介して第１のゲート電極１５ａが埋め込まれている。第１のトレンチ及びこの内部に埋め込まれた第１のゲート電極１５ａをまとめて第１のトレンチゲート構造部１７ａとする。
【００１７】
同じく素子領域における第２のＰ型ベース層１３ｂの表面からＮ型ベース層１０に達して複数の第２のトレンチが形成され、その第２のトレンチ内に第２のゲート絶縁膜１６ｂを介して第２のゲート電極１５ｂが埋め込まれている。第２のトレンチ及びこの内部に埋め込まれた第２のゲート電極１５ｂをまとめて第２のトレンチゲート構造部１７ｂとする。
【００１８】
第１のトレンチゲート構造部１７ａは、第１のＰ型ベース層１３ａの表面からＮ型ベース層１０の途中まで縦方向に延在し、第２のトレンチゲート構造部１７ｂには達していない。同様に、第２のトレンチゲート構造部１７ｂは、第２のＰ型ベース層１３ｂの表面からＮ型ベース層１０の途中まで縦方向に延在し、第１のトレンチゲート構造部１７ａには達していない。
【００１９】
第１のＰ型ベース層１３ａ及び第１のソース層１４ａの表面には第１の主電極１１が設けられ、第１のＰ型ベース層１３ａ及び第１のソース層１４ａは第１の主電極１１と電気的に接続されている。第２のＰ型ベース層１３ｂ及び第２のソース層１４ｂの表面には第２の主電極１２が設けられ、第２のＰ型ベース層１３ｂ及び第２のソース層１４ｂは第２の主電極１２と電気的に接続されている。
【００２０】
終端領域における第１のＰ型ベース層１３ａの表面からＮ型ベース層１０に達して複数の第１の終端トレンチが形成され、その第１の終端トレンチ内に第１の終端絶縁膜２３ａを介して第１の終端電極２２ａが埋め込まれている。第１の終端トレンチ及びこの内部に埋め込まれた第１の終端電極２２ａをまとめて第１の終端トレンチ構造部２１ａとする。第１の終端トレンチのうち、最外終端に設けられたものを、第１の最外終端トレンチとし、第１の最外終端トレンチとこの内部に設けられた第１の最外終端電極２４ａとをまとめて第１の最外終端トレンチ構造部２５ａとする。
【００２１】
同じく終端領域における第２のＰ型ベース層１３ｂの表面からＮ型ベース層１０に達して複数の第２の終端トレンチが形成され、その第２の終端トレンチ内に第２の終端絶縁膜２３ｂを介して第２の終端電極２２ｂが埋め込まれている。第２の終端トレンチ及びこの内部に埋め込まれた第２の終端電極２２ｂをまとめて第２の終端トレンチ構造部２１ｂとする。第２の終端トレンチのうち、最外終端に設けられたものを、第２の最外終端トレンチとし、第２の最外終端トレンチとこの内部に設けられた第２の最外終端電極２４ｂとをまとめて第２の最外終端トレンチ構造部２５ｂとする。
【００２２】
第１の終端トレンチ構造部２１ａ（第１の最外終端トレンチ構造部２５ａも含む）は、第１のＰ型ベース層１３ａの表面からＮ型ベース層１０の途中まで縦方向に延在し、第２の終端トレンチ構造部２１ｂ（第２の最外終端トレンチ構造部２５ｂも含む）には達していない。同様に、第２の終端トレンチ構造部２１ｂは、第２のＰ型ベース層１３ｂの表面からＮ型ベース層１０の途中まで縦方向に延在し、第１の終端トレンチ構造部２１ａには達していない。
【００２３】
第１の終端電極２２ａ（第１の最外終端電極２４ａも含む）は第１の主電極１１と接続されている。第２の終端電極２２ｂ（第２の最外終端電極２４ｂも含む）は第２の主電極１２と接続されている。
【００２４】
第１のＰ型ベース層１３ａ、Ｎ型ベース層１０および第２のＰ型ベース層１３ｂにおける最外終端面には絶縁膜２６が形成されている。この絶縁膜２６の外側に第１の最外終端トレンチ構造部２５ａと第２の最外終端トレンチ構造部２５ｂが設けられている。第１の最外終端トレンチ構造部２５ａと第２の最外終端トレンチ構造部２５ｂとの間の絶縁膜２６表面、絶縁膜２６と第１の最外終端トレンチ構造部２５ａとの段差部分、および絶縁膜２６と第２の最外終端トレンチ構造部２５ｂとの段差部分は、抵抗性のフィールドプレート２７で覆われている。フィールドプレート２７は、比較的高抵抗な材料からなり、例えば、ＳＩＰＯＳ（Semi-Insulating Poly-crystalline Silicon）などを用いることができる。
【００２５】
第１の最外終端トレンチ構造部２５ａの第１の最外終端電極２４ａは、第１のＰ型ベース層１３ａの表面側で第１の主電極１１と接続されている。第２の最外終端トレンチ構造部２５ｂの第２の最外終端電極２４ｂは、第２のＰ型ベース層１３ｂの表面側で第２の主電極１２と接続されている。そして、第１の最外終端電極２４ａと第２の最外終端電極２４ｂとは、最外周端に設けられた抵抗性のフィールドプレート２６を介して接続されている。
【００２６】
ここで、第１の主電極１１に対して第２の主電極１２が高電位とされた状態を、第１の主電極１１と第２の主電極１２間に順方向電圧が印加された状態とし、これとは逆に、第２の主電極１２に対して第１の主電極１１が高電位とされた状態を、第１の主電極１１と第２の主電極１２間に逆方向電圧が印加された状態とする。
【００２７】
素子領域における第１のゲート電極１５ａと第２のゲート電極１５ｂはそれぞれ図示しないゲート制御回路に接続されている。
【００２８】
第１の主電極１１と第２の主電極１２間に順方向電圧が印加され、０Ｖもしくは負電位の第１の主電極１１に対して正電位を第１のゲート電極１５ａに印加すると、第１のゲート絶縁膜１６ａを介して第１のゲート電極１５ａに対向する第１のＰ型ベース層１３ａにＮ型チャネルが形成され、第１のソース層１４ａからＮ型ベース層１０に電子が注入される。また、正電位の第２の主電極１２に対して負電位を第２のゲート電極１５ｂに印加すると、第２のＰ型ベース層１３ｂからＮ型ベース層１０に正孔が注入される。すなわち、この場合、バイポーラ動作して第１の主電極１１と第２の主電極１２間に電流が流れオン状態となる。
【００２９】
また、上記順方向電圧印加状態において、第２のゲート電極１５ｂに正電位を印加すると、第２のゲート絶縁膜１６ｂを介して第２のゲート電極１５ｂに対向する第２のＰ型ベース層１３ｂにＮ型チャネルが形成される。すなわち、第１のＰ型ベース層１３ａと第２のＰ型ベース層１３ｂの両方にＮ型チャネルが形成され、ユニポーラ動作する。
【００３０】
逆に、第１の主電極１１と第２の主電極１２間に逆方向電圧が印加され、０Ｖもしくは負電位の第２の主電極１２に対して正電位を第２のゲート電極１５ｂに印加すると、第２のゲート絶縁膜１６ｂを介して第２のゲート電極１５ｂに対向する第２のＰ型ベース層１３ｂにＮ型チャネルが形成され、第２のソース層１４ｂからＮ型ベース層１０に電子が注入される。また、正電位の第１の主電極１１に対して負電位を第１のゲート電極１５ａに印加すると、第１のＰ型ベース層１３ａからＮ型ベース層１０に正孔が注入される。すなわち、この場合、バイポーラ動作して第１の主電極１１と第２の主電極１２間に電流が流れオン状態となる。
【００３１】
また、上記逆方向電圧印加状態において、第１のゲート電極１５ａに正電位を印加すると、第１のゲート絶縁膜１６ａを介して第１のゲート電極１５ａに対向する第１のＰ型ベース層１３ａにＮ型チャネルが形成される。すなわち、第１のＰ型ベース層１３ａと第２のＰ型ベース層１３ｂの両方にＮ型チャネルが形成され、ユニポーラ動作する。
【００３２】
次に、本実施形態に係る半導体装置での耐圧保持作用について説明する。まず、素子領域における耐圧保持作用について説明する。本実施形態に係る半導体装置では、ゲート制御回路によってゲート電極１５ａ、１５ｂの電位を制御しなくてもあるいはゲート制御回路からの制御電圧の供給が断たれるような状況でも、トレンチゲート構造部１７ａ、１７ｂを適切に設計することで、ゲート電極１５ａ、１５ｂがそれぞれ第１の主電極１１、第２の主電極１２に短絡された状態で順逆両方向で高耐圧が得られる。
【００３３】
本実施形態に係る半導体装置における耐圧保持作用を説明する図を図２に模式的に示す。この図２は図１における、ある一対のトレンチゲート構造部間で挟まれた部分を示すものであるが、本実施形態の構造における空乏層の伸び方はＰＮ接合ではなくトレンチゲート構造部の設計によって決まるため、半導体部分をある導電型（例えばＮ型）の半導体層９としてまとめて表している。
【００３４】
第１の主電極１１と第１のゲート電極１５ａとが短絡され、且つ第２の主電極１２と第２のゲート電極１５ｂとが短絡された状態で、第１の主電極１１と第２の主電極１２間に順方向電圧が印加されると、図２中点線で模式的に示すように、第１のゲート電極１５ａ側から第２のゲート電極１５ｂ側に向けて空乏層が伸びていく。
【００３５】
まず、半導体層９における第１のゲート電極１５ａで挟まれた部分９ａでは、両側の第１のゲート絶縁膜１６ａとの界面側から伸びた空乏層が、部分９ａの幅が狭いもしくはアスペクト比（幅に対する厚さの比）が大きいことからピンチオフする。
【００３６】
そして、第１のゲート電極１５ａ間でピンチオフした空乏層は、半導体層９を第２のゲート電極１５ｂ側に向けて伸びていく。ここで、第２のゲート電極１５ｂ間の間隔が狭いもしくは半導体層９における第２のゲート電極１５ｂで挟まれた部分９ｂのアスペクト比（幅に対する厚さの比）が大きいことから、空乏層は第２のゲート電極１５ｂ間の部分９ｂでピンチオフして伸びが停止し、第２の主電極１２に達しない。
【００３７】
また、第２のゲート電極１５ｂは第２の主電極１２と短絡され、第２の主電極１２の電位（順方向バイアスの場合負電位）またはそれに近い電位にされ、半導体層９において第２のゲート絶縁膜１６ｂを介して第２のゲート電極１５ｂに対向する部分にキャリア（この場合電子）が励起される。そして、第２のゲート電極１５ｂ間の間隔が狭いあるいは半導体層９における第２のゲート電極１５ｂで挟まれた部分９ｂのアスペクト比が大きいことから、電子が第２のゲート電極１５ｂ及び部分９ｂにおける第１のゲート電極１５ａ側の端部付近で蓄積された状態となり、これがＮ＋型のストッパ層として機能することでも空乏層の第２の主電極１２側への伸展が抑制される。
【００３８】
すなわち、前述した第１のゲート電極１５ａ及び第２のゲート電極１５ｂの構造により、図１の構造で順方向電圧が印加されたとき、空乏層は、Ｎ型ベース層１０における第１のゲート電極１５ａ間でピンチオフし、且つ第２のゲート電極１５ｂ間でピンチオフして停止し、第２のＰ型ベース層１３ｂには到達しない。これにより、高い順方向耐圧を実現できる。これは、Ｎ型ベース層１０を厚くすることによってではなく、表裏面側のトレンチゲート構造部１７ａ、１７ｂの設計によって実現するため、Ｎ型ベース層１０の薄型化を図れ、結果として高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。
【００３９】
次に、第１の主電極１１と第１のゲート電極１５ａとが短絡され、且つ第２の主電極１２と第２のゲート電極１５ｂとが短絡された状態で、第１の主電極１１と第２の主電極１２間に逆方向電圧が印加されると、前述した順方向電圧印加時とは逆に、第２のゲート電極１５ｂ側から第１のゲート電極１５ａ側に向けて空乏層が伸びていく。
【００４０】
すなわち、図２において、半導体層９における第２のゲート電極１５ｂで挟まれた部分９ｂでは、両側の第２のゲート絶縁膜１６ｂとの界面側から伸びた空乏層が、部分９ｂの幅が狭いもしくはアスペクト比が大きいことからピンチオフする。
【００４１】
そして、第２のゲート電極１５ｂ間でピンチオフした空乏層は、半導体層９を第１のゲート電極１５ａ側に向けて伸びていく。ここで、第１のゲート電極１５ａ間の間隔が狭いもしくは半導体層９における第１のゲート電極１５ａで挟まれた部分９ａのアスペクト比が大きいことから、空乏層は第１のゲート電極１５ａ間の部分９ａでピンチオフして伸びが停止し、第１の主電極１１に達しない。
【００４２】
また、第１のゲート電極１５ａは第１の主電極１１と短絡され、第１の主電極１１の電位（逆方向バイアスの場合負電位）またはそれに近い電位にされ、半導体層９において第１のゲート絶縁膜１６ａを介して第１のゲート電極１５ａに対向する部分にキャリア（この場合電子）が励起される。そして、第１のゲート電極１５ａ間の間隔が狭いあるいは半導体層９における第１のゲート電極１５ａで挟まれた部分９ａのアスペクト比が大きいことから、電子が第１のゲート電極１５ａ及び部分９ａにおける第２のゲート電極１５ｂ側の端部付近で蓄積された状態となり、これがＮ＋型のストッパ層として機能することでも空乏層の第１の主電極１１側への伸展が抑制される。
【００４３】
すなわち、前述した第１のゲート電極１５ａ及び第２のゲート電極１５ｂの構造により、図１の構造で逆方向電圧が印加されたとき、空乏層は、Ｎ型ベース層１０における第２のゲート電極１５ｂ間でピンチオフし、且つ第１のゲート電極１５ａ間でピンチオフして停止し、第１のＰ型ベース層１３ａには到達しない。これにより、高い逆方向耐圧を実現できる。これも、Ｎ型ベース層１０を厚くすることによってではなく、表裏面側のトレンチゲート構造部１７ａ、１７ｂの設計によって実現するため、Ｎ型ベース層１０の薄型化を図れ、結果として逆方向電圧印加時においても高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。
【００４４】
ここで、本発明者等は、第１のトレンチゲート構造部１７ａ間の間隔ｃ１及び第２のトレンチゲート構造部１７ｂ間の間隔ｃ２をそれぞれ２００ｎｍ以下、あるいはＮ型ベース層１０における第１のトレンチゲート構造部１７ａで挟まれた部分の厚さをｄ１とした場合にｃ１／ｄ１＜０．２、Ｎ型ベース層１０における第２のトレンチゲート構造部１７ｂで挟まれた部分の厚さをｄ２とした場合にｃ２／ｄ２＜０．２とすれば前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。
【００４５】
以上説明したように本実施形態によれば、Ｎ型ベース層１０を薄くしても、トレンチゲート構造１７ａ、１７ｂによって、Ｐ型ベース層１３ａ、１３ｂにおける一方側から伸びる空乏層が他方のＰ型ベース層へと達するのを防止することができ高耐圧が得られる。Ｎ型ベース層１０を薄くできることによって、オン抵抗の低減、スイッチング特性の改善を図れるようになる。また、素子表面側の第１の主電極１１側と、この反対面（裏面）側の第２の主電極１２側とで素子構造に対称性を有するので、最大順方向電圧を印加した場合と、最大逆方向電圧を印加した場合とで同じ耐圧を確保できる。すなわち、オン抵抗の増大、スイッチング特性の劣化をきたすことなく、順逆両方向に高耐圧を確保できる半導体装置を提供可能である。
【００４６】
また、トレンチゲート構造１７ａ、１７ｂを前述したように適切に設計することで、第１の主電極１１と第１のゲート電極１５ａとが短絡し、且つ第２の主電極１２と第２のゲート電極１５ｂとが短絡した状態で、順逆両方向の高耐圧が実現できる。すなわち、ゲート制御回路によって第１のゲート電極１５ａと第２のゲート電極１５ｂを制御しなくても、順逆両方向で高耐圧の確保が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路から第１のゲート電極１５ａと第２のゲート電極１５ｂに制御電圧が供給されない状態でも、順逆両方向で高耐圧を確保でき、実使用上使い勝手のよい半導体装置を提供できる。
【００４７】
終端領域においても同様な作用にて、終端トレンチ構造部によって、順逆両方向で高耐圧を確保することができる。
【００４８】
すなわち、第１の主電極１１と接続された第１の終端電極２２ａ、２４ａと、第２の主電極１２と接続された第２の終端電極２２ｂ、２４ｂとの間に順方向電圧が印加されたとき、空乏層は、第１の終端電極２２ａ、２４ａ間でピンチオフし、且つ第２の終端電極２２ｂ、２４ｂ間でピンチオフして停止し、第２のＰ型ベース層１３ｂには到達しない。これにより、高い順方向耐圧を実現できる。
【００４９】
逆方向電圧が印加されると、空乏層は、第２の終端電極２２ｂ、２４ｂ間でピンチオフし、且つ第１の終端電極２２ａ、２４ａ間でピンチオフして停止し、第１のＰ型ベース層１３ａには到達しない。これにより、高い逆方向耐圧を実現できる。
【００５０】
終端領域においても、第１の終端トレンチ構造部２１ａ、２５ａ間の間隔ｃ３及び第２の終端トレンチ構造部２１ｂ、２５ｂ間の間隔ｃ４をそれぞれ２００ｎｍ以下、あるいはＮ型ベース層１０における第１の終端トレンチ構造部２１ａ、２５ａで挟まれた部分の厚さをｄ３とした場合にｃ３／ｄ３＜０．２、Ｎ型ベース層１０における第２の終端トレンチ構造部２１ｂ、２５ｂで挟まれた部分の厚さをｄ４とした場合にｃ４／ｄ４＜０．２とすれば、前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。
【００５１】
また、最外終端には、第１の最外終端電極２４ａと第２の最外終端電極２４ｂとを接続するように抵抗性材料からなるフィールドプレート２７が設けられている。このため、フィールドプレート２７における第１の主電極１１側の部分の電位は第１の主電極１１の電位もしくはそれに近い電位になり、第２の主電極１２側の部分の電位は第２の主電極１２の電位もしくはそれに近い電位になり、それらの間の部分は縦方向に沿ってゆるやかに電位が変化する。この結果、最外終端における電界強度が緩和され、このことも高耐圧化に寄与する。
【００５２】
また、本実施形態は、終端領域の表面に形成したガードリングやリサーフ構造などによって横方向に空乏層を伸ばすことで耐圧を保持する構造ではないため、終端長の短縮を図れる。これにより、相対的に素子領域の面積拡大を図れオン抵抗の低減を図れる。あるいは、１枚のウェーハあたりのチップ取れ数を多くでき、コスト低減を図れる。
【００５３】
なお、素子領域のすぐ外側に最外終端トレンチ構造部２５ａ、２５ｂを設けて、より終端長の短縮を図ることも可能である。ただし、図１（ｂ）に示すように、素子領域と最外終端との間に複数の終端トレンチ構造部２１ａ、２１ｂを形成すると、オン時に終端領域側に流れ込んだキャリアが残っていたとしてもターンオフ時にその影響を抑制して、より信頼性を高めることができる。
【００５４】
［第２実施形態］
次に、図３（ａ）は本発明の第２実施形態に係る半導体装置の模式断面図である。図３（ａ）に示す断面は、図１（ｂ）と同じ部分の断面に対応する。
【００５５】
この半導体装置では、最外終端に形成されたフィールドプレート２８がスパイラル状に形成されている。すなわち、フィールドプレート２８において、第１の最外終端電極２４ａと接続された端部２８ａはＮ型ベース層１０の周囲を１周回って部分２８ｂにつながっており、部分２８ｂはＮ型ベース層１０の周囲を１周回って部分２８ｃにつながっており、部分２８ｃはＮ型ベース層１０の周囲を１周回って部分２８ｄにつながっており、部分２８ｄはＮ型ベース層１０の周囲を１周回って、第２の最外終端電極２４ｂと接続された端部２８ｅにつながっている。
【００５６】
これにより、フィールドプレート２８におけるスパイラル状に延在する方向に沿って、第１の最外終端電極２４ａから第２の最外終端電極２４ｂにかけて電位が変化していき、その電位が変化する経路長を長くすることで、結果として最外終端における縦方向の電界分布をより緩やかにできる。
【００５７】
［第３実施形態］
次に、図３（ｂ）は本発明の第３実施形態に係る半導体装置の模式断面図である。この断面も、図１（ｂ）と同じ部分の断面に対応する。
【００５８】
この構造では、最外終端面に絶縁材２９を設けることで終端の高耐圧化を図っている。第１の最外終端電極２４ａの最外終端面及び第２の最外終端電極２４ｂの最外終端面は絶縁材２９で覆われている。さらに、Ｎ型ベース層１０における第１の最外終端電極２４ａと第２の最外終端電極２４ｂとの間の最外終端面も、絶縁膜２６を介して絶縁材２９で覆われている。あるいは、絶縁膜２６を設けずに、絶縁材２９を直接Ｎ型ベース層１０の最外終端面に接触させてもよい。
【００５９】
絶縁材２９は、例えば樹脂材料からなる。あるいは、中空キャップ形状の絶縁材とすることで、そのキャップ内面と最外終端面との間に空隙が形成される構造としてもよい。
【００６０】
また、図４（ａ）に示すように、フィールドプレート２７を覆うようにその外側に絶縁材２９を設けてもよい。
【００６１】
また、図４（ｂ）に示すように、Ｎ型ベース層１０の最外終端面に対して、絶縁膜を介さずにフィールドプレート２７を設けてもよい。
【００６２】
前述した実施形態では、ドリフト層として機能する半導体層としてＮ型ベース層１０を例示したが、この部分はＰ型半導体層であってもよく、あるいはＮ型半導体層とＰ型半導体層とが横方向に交互に隣接したいわゆるスーパージャンクション構造としてもよい。
【００６３】
また、順方向と逆方向で同程度の高耐圧を確保する必要がなく、どちらか一方向での高耐圧が確保されればよい場合には、トレンチゲート構造部や終端トレンチ構造部は、第１の主面側と第２の主面側のいずれか一方にのみ設けてもよい。
【００６４】
前述した実施形態に係る半導体装置は、終端領域表面に形成したリサーフやガードリングなどによって横方向への空乏層の伸展を促進するのではなく、トレンチ構造によって深さ方向（縦方向）に空乏層を伸ばすことで耐圧を確保するため、図１（ａ）に示すチップの平面レイアウトにおいて角部をラウンド形状にせず直角としても耐圧が得られる。
【００６５】
図５は、本実施形態に係る半導体装置の終端領域において、平面視で直線部と直角の角部とで電圧Ｖｄ（Ｖ）と電流Ｉｄ（Ａ）との特性をシミュレーションした結果を示す。ａは直線部の特性を、ｂは直角角部の特性を示す。この結果より、本実施形態に係る終端構造を採用することで、直角な角部においても直線部と、さほど変わらない耐圧を得ることができる。
【００６６】
［第４実施形態］
図６は、本発明の第４実施形態に係る半導体装置の模式断面図である。
【００６７】
本実施形態に係る半導体装置も、半導体層における第１の主面側に設けられた第１の主電極３１と、上記第１の主面の反対側の第２の主面に側に設けられた第２の主電極３２との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域と、この素子領域を囲むように素子領域の外側に形成された終端領域とを有する。
【００６８】
本実施形態に係る半導体装置は、例えば縦型ダイオードであり、Ｎ＋型半導体層３３上に、これよりもＮ型不純物濃度が低いＮ型半導体層３４が設けられ、このＮ型半導体層３４上にＰ型半導体層３５が設けられた構造を有する。
【００６９】
Ｐ型半導体層３５上には第１の主電極３１が設けられ、Ｐ型半導体層３５は第１の主電極３１と電気的に接続されている。Ｎ＋型半導体層３３の裏面には第２の主電極３２が設けられ、Ｎ＋型半導体層３３は第２の主電極３２と電気的に接続されている。
【００７０】
終端領域におけるＰ型半導体層３５の表面からＮ型半導体層３４に達してトレンチ３６が形成され、そのトレンチ３６内には絶縁膜３７を介して第１の主電極３１が埋め込まれている。そのトレンチ３６のすぐ外側には第１の終端トレンチが形成され、その第１の終端トレンチ内には、絶縁物（例えばシリコン酸化物、シリコン窒化物など）４３が埋め込まれている。これら第１の終端トレンチ及び絶縁物４３をまとめて第１の終端トレンチ構造部４１とする。
【００７１】
同じく終端領域におけるＮ＋型半導体層３３の裏面からＮ型半導体層３４に達して第２の終端トレンチが形成され、その第２の終端トレンチ内には、絶縁物（例えばシリコン酸化物、シリコン窒化物など）４４が埋め込まれている。これら第２の終端トレンチ及び絶縁物４４をまとめて第２の終端トレンチ構造部４２とする。
【００７２】
第１の終端トレンチ構造部４１は、そのすぐ内側のトレンチ３６及びこの内部に埋め込まれた第１の主電極３１の底部よりは深く形成されているが、Ｎ＋型半導体層３３には達していない。第１の終端トレンチ構造部４１は、Ｎ型半導体層３４の第１の主面及び第２の主面に対して垂直ではなく傾いている。
【００７３】
図６において、第１の終端トレンチ構造部４１の内側（素子領域側）の側壁と、Ｎ型半導体層３４の第１の主面とのなす角度をθ１とすると、θ１が９０°より小さくなるように、第１の終端トレンチ構造部４１は傾いている。第１の終端トレンチ構造部４１は、いわゆる逆ベベル構造となっている。
【００７４】
第２の終端トレンチ構造部４２は、第１の終端トレンチ構造部４１に対して横方向に離間して、第１の終端トレンチ構造部４１より外側に設けられている。第２の終端トレンチ構造部４２の上部（Ｎ＋型半導体層３３の裏面が上になるようにした場合には底部に相当する）は、第１の終端トレンチ構造部４１の底部の位置よりも上方に位置するが、第２の終端トレンチ構造部４２は第１の終端トレンチ構造部４１に対して横方向に離間しているため、両者は接したり交差していない。
【００７５】
第２の終端トレンチ構造部４２も、Ｎ型半導体層３４の第１の主面及び第２の主面に対して垂直ではなく傾いている。図６において、第２の終端トレンチ構造部４２の内側（素子領域側）の側壁と、Ｎ型半導体層３４の第２の主面とのなす角度をθ２とすると、θ２が９０°より小さくなるように、第２の終端トレンチ構造部４２は傾いている。第２の終端トレンチ構造部４２は、いわゆる順ベベル構造となっている。
【００７６】
本実施形態によれば、前述したように、表裏面側からそれぞれ第１の終端トレンチ構造部４１と第２の終端トレンチ構造部４２を設け、それらの傾斜角度θ１、θ２を適切に設定することで、第１の主電極３１と第２の主電極３２間に順方向電圧が印加されたとき、および逆方向電圧が印加されたときのいずれの場合でも終端領域で高耐圧が得られる。
【００７７】
そして、本実施形態においても、終端領域表面に形成したリサーフやガードリングによって横方向への空乏層の伸展を促進させる構造ではないため、終端長の短縮を図ることができる。
【００７８】
また、第１の終端トレンチ、第２の終端トレンチは、通常の半導体プロセスにおける例えばＲＩＥ（Reactive Ion Etching）で形成することができ、そのときの条件（ガス種、ガス流量、投入電力等）の制御によりθ１、θ２を所望の角度にすることが可能である。
【００７９】
また、本実施形態の構造において、図７に示すように、第１の終端トレンチから最外終端にかけてのＮ型半導体層３４表面上に、フィールド絶縁膜４７を介してフィールドプレート電極４６を設けてもよい。
【００８０】
フィールドプレート電極４６を、第１の主電極３１と接続、もしくはフローティングとすることにより、第１の終端トレンチ構造４１にかかる電界を緩和でき、より高耐圧を得ることができる。
【００８１】
［第５実施形態］
図８は、本発明の第５実施形態に係る半導体装置の模式断面図である。
【００８２】
本実施形態に係る半導体装置も、半導体層における第１の主面側に設けられた第１の主電極５１と、上記第１の主面の反対側の第２の主面に側に設けられた第２の主電極５２との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域と、この素子領域を囲むように素子領域の外側に形成された終端領域とを有する。
【００８３】
本実施形態に係る半導体装置は、例えば縦型ダイオードであり、Ｎ＋型半導体層５３上に、これよりもＮ型不純物濃度が低いＮ型半導体層５４が設けられ、このＮ型半導体層５４上にＰ型半導体層５５が設けられた構造を有する。
【００８４】
素子領域におけるＰ型半導体層５５上には第１の主電極５１が設けられ、Ｐ型半導体層５５は第１の主電極５１と電気的に接続されている。また、素子領域におけるＰ型半導体層５５の表面からＮ型半導体層５４に達して複数のトレンチが形成され、そのトレンチ内に第１の主電極５１が絶縁膜５６を介して埋め込まれている。このトレンチ及びこの内部に埋め込まれた第１の主電極５１をまとめて素子領域におけるトレンチゲート構造部５７とする。
【００８５】
トレンチゲート構造部５７は、Ｐ型半導体層５５の表面からＮ型半導体層５４の途中まで縦方向に延在し、Ｎ＋型半導体層５３には達していない。
【００８６】
終端領域におけるＮ型半導体層５４の表面から、Ｎ＋型半導体層５３には達しないＮ型半導体層５４の途中までの深さに達して、複数の終端トレンチが形成され、各終端トレンチ内には終端絶縁膜５９を介して終端電極５８が埋め込まれている。終端トレンチ及びこの内部に埋め込まれた終端電極５８をまとめて終端トレンチ構造部６０ａ〜６０ｅとする。終端電極５８はフローティング状態にある。
【００８７】
終端トレンチ構造部６０ａ〜６０ｅは、例えば隣接する２つを一組として、素子領域から遠ざかるほど、各組の深さ（Ｎ型半導体層５４表面からの縦方向長さ）が次第に深くなっている。図８に示す例では、終端トレンチ構造６０ａから終端トレンチ構造部６０ｃにかけて素子領域から遠ざかるほど次第に深くなっている。
【００８８】
そして、最も深く形成された終端トレンチ構造部６０ｃより外側では、その終端トレンチ構造部６０ｃから最外終端にかけて次第に終端トレンチ構造部が浅くなっている。
【００８９】
ここで、第２の主電極５２に対して第１の主電極５１が高電位とされた状態を、第１の主電極５１と第２の主電極５２間に順方向電圧が印加された状態とし、これとは逆に、第１の主電極５１に対して第２の主電極５２が高電位とされた状態を、第１の主電極５１と第２の主電極５２間に逆方向電圧が印加された状態とする。
【００９０】
第１の主電極５１と第２の主電極５２間に順方向電圧が印加されると、素子領域における第１の主電極５１と第２の主電極５２間に順方向電流が流れる。
【００９１】
第１の主電極５１と第２の主電極５２間に逆方向電圧が印加されると、素子領域のＮ型半導体層５４におけるトレンチゲート構造部５７で挟まれた部分では、その部分の幅が狭いもしくはアスペクト比が大きいことから、Ｐ型半導体層５５とのＰＮ接合及び両側の絶縁膜５６との界面側から伸びた空乏層がピンチオフする。そして、トレンチゲート構造部５７間でピンチオフした空乏層はＮ型半導体層５４を第２の主電極５２側に向けて伸びていき、Ｎ＋型半導体層５３でその伸びが停止され、第２の主電極５２には達しない。これにより、高い逆方向耐圧を実現できる。
【００９２】
さらに、逆方向電圧印加時、終端領域においては、図８において破線で模式的に示すように、空乏層が素子領域側から、最も深い終端トレンチ構造部６０ｃにかけて、ゆるやかな曲率でもって伸展し、特にトレンチゲート構造部５７及び終端トレンチ構造部６０ａ〜６０ｃの底部の角部への電界集中を緩和して、終端領域の高耐圧を確保することができる。
【００９３】
また、最も深い終端トレンチ構造部６０ｃから最外終端にかけて終端トレンチ構造部６０ｃ〜６０ｅの深さが次第に浅くなっていることで、最外終端への空乏層の伸びを抑制し、最外終端に空乏層が達することによるリークを防ぐことができる。
【００９４】
ところで、非特許文献１には、終端に溝を形成して終端長の短縮を図った構造が報告されている。終端面は基板の主面に対して垂直にカットされ、酸化膜で覆われている。ここで、酸化膜に帯電しているチャージや、空乏層の伸び方などによっては、終端面に空乏層が達するとリーク原因となり得る。そこで、非特許文献１では、終端面に、Ｎ型ドリフト層とＰＮ接合を形成するＰ型層を形成し、内側に空乏層を伸ばして空乏層が酸化膜に達しないようにしている。
【００９５】
上記Ｐ型層の形成にあたっては、Ｎ型ドリフト層の終端面に対してＰ型不純物をイオン注入法により注入する必要がある。ここで、終端面は基板主面に対して垂直に形成されていることから、終端面に対して１〜１０°程度傾けた斜め方向からイオン注入することになり、これは不純物濃度の制御性の点で非常に難易度が高い。
【００９６】
上記構造例ではＮ型ドリフト層端部を基板主面に対して垂直にするのに対して、以下に説明する本発明実施形態では、Ｎ型ドリフト層端部を基板主面に対して傾斜させる。これにより、終端面に効率的に制御性良くイオン注入を行って、所望の不純物濃度のＰ型半導体層を終端面に形成することが可能となる。
【００９７】
［第６実施形態］
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極と第２の主電極との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域と、この素子領域を囲むように素子領域より外側に形成された終端領域とを有する。
【００９８】
図９は本実施形態に係る半導体装置の模式斜視図を示し、図１０は同半導体装置における素子領域の模式断面図を示し、図１１は同半導体装置における終端領域の模式断面図を示す。
【００９９】
本実施形態に係る半導体装置における素子領域には、図１０に示すように、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が形成されている。Ｎ＋型ドレイン層７３上にはＮ−型ドリフト層７４が設けられ、Ｎ−型ドリフト層７４の表層部には選択的にＰ型ベース層７５が設けられ、Ｐ型ベース層７５の表層部にはＮ＋型のソース領域７６が選択的に設けられている。また、素子領域から、図１１に示す終端領域にかけてのＮ−型ドリフト層７４の表層部には、Ｐ型ベース層７５と同時に形成されるＰ型の最外ベース層７５ａが設けられている。この最外ベース層７５ａには、オン時にチャネル（反転層）は形成されない。
【０１００】
なお、Ｎ−型ドリフト層７４の代わりに、Ｎ＋型ドレイン層７３もしくは基板の主面に対して略平行な横方向に交互にＰＮ接合して周期的に配列され、いわゆる「スーパージャンクション構造」を構成するＮ型ピラー層とＰ型ピラー層を設けてもよい。また、素子構造も、ＭＯＳＦＥＴに限らず、ダイオードやＩＧＢＴであってもよい。さらには、ＭＯＳ構造は、プレーナゲート構造に限らず、トレンチゲート構造であってもよい。
【０１０１】
Ｎ−型ドリフト層７４からＰ型ベース層７５を経てソース領域７６に至る部分の上には、ゲート絶縁膜７８を介してゲート電極７７が設けられている。
【０１０２】
ソース領域７６の一部、およびＰ型ベース層７５におけるソース領域７６間の部分の上には、第１の主電極７１が設けられている。第１の主電極７１は、ソース領域７６及びＰ型ベース層７５に接して電気的に接続されている。さらに、最外ベース層７５ａ上にも第１の主電極７１が設けられ、最外ベース層７５ａにも第１の主電極７１の電位が与えられる。ドレイン層７３の裏面には第２の主電極７２が設けられ、ドレイン層７３は第２の主電極７２と電気的に接続されている。
【０１０３】
ゲート電極７７に所定の制御電圧が印加されると、その直下のベース層７５の表面付近にチャネル（反転層）が形成され、ソース領域７６とドリフト層７４とが導通する。その結果、ソース領域７６、チャネル、ドリフト層７４およびドレイン層７３を介して、第１の主電極７１と第２の主電極７２との間に主電流が流れる。
【０１０４】
ドレイン層７３、ドリフト層７４及び最外ベース層７５ａは、図１１に示すように、終端領域にも設けられている。ドリフト層７４の最外終端面は、ドレイン層７３の主面に対して傾斜した傾斜面８１となっている。ドレイン層７３の主面と傾斜面８１とのなす角θは鋭角であり、傾斜面８１はいわゆる順ベベル構造となっている。傾斜面８１は、最外ベース層７５ａ側の上層部からドレイン層７３側の下層部に向かうにつれて、素子領域から遠ざかる外側に拡がるように傾斜している。また、最外ベース層７５ａの最外終端面も、傾斜面８１に続く傾斜面となっている。
【０１０５】
傾斜面８１にはＰ型半導体層８０が形成されている。Ｐ型半導体層８０における素子領域側は、ドリフト層７４とＰＮ接合している。Ｐ型半導体層８０における上端部は最外ベース層７５ａと接し、下端部はドレイン層７３と接している。
【０１０６】
Ｐ型半導体層８０が露出する傾斜面８１は、絶縁膜（例えばシリコン酸化膜）８２で覆われている。絶縁膜８２は、最外ベース層７５ａの終端傾斜面及びその終端傾斜面に続く上面の一部も覆っている。さらに、絶縁膜８２は、傾斜面８１からドレイン層７３へと続く部分も覆っている。
【０１０７】
終端領域における最外ベース層７５ａ上にはフィールドプレート電極７１ａが設けられ、最外ベース層７５ａはフィールドプレート電極７１ａと電気的に接続されている。フィールドプレート電極７１ａは、第１の主電極７１における終端領域まで延在する一部分である。あるいは、フィールドプレート電極７１ａは、ゲート電極７７と接続されていてもよい。
【０１０８】
フィールドプレート電極７１ａは、最外ベース層７５ａ上から、最外ベース層７５ａとドリフト層７４との界面（ＰＮ接合面）を越えて、その界面よりも深い部分にまで延在し、Ｐ型半導体層８０が形成された傾斜面８１の一部を、絶縁膜８２を介して覆っている。
【０１０９】
以上説明した本実施形態に係る半導体装置によれば、終端を斜めにし、その傾斜面８１にＰ型半導体層８０を形成し、Ｐ型半導体層８０とドリフト層７４とのＰＮ接合面から内側（素子領域側）に空乏層を伸ばすことで、空乏層が終端に達してしまうことを防いで耐圧を確保する。したがって、オン時に電流通電に寄与しない終端領域における耐圧保持領域の長さの短縮を図れ、１チップあたりの素子領域の面積比率を高めてコスト力を向上できる。
【０１１０】
また、フィールドプレート電極７１ａが、最外ベース層７５ａとドリフト層７４との界面よりも深い部分にまで延在して傾斜面８１の一部を覆っていることで、その部分から下方のドレイン層７３側への空乏層の伸展を促進し、このことも耐圧向上に寄与する。
【０１１１】
例えば７００Ｖの耐圧を得ることができる縦型デバイスのデザインにおいて、ドリフト層７４及びＰ型ベース層７５（最外ベース層７５ａも含む）の厚さが６０μｍの場合、一般に終端長は２５０〜３００μｍが必要となる。これに対して本実施形態を適用することで、終端長を５０μｍ以下にまで短縮することが可能となる。
【０１１２】
本発明の実施形態では、ドリフト層７４終端をドレイン層７３もしくは基板の主面に対して垂直にするのではなく傾斜させた上でＰ型不純物のイオン注入を行うので、効率的に制御性良くイオン注入を行うことができ、所望の不純物濃度のＰ型半導体層８０を容易に、終端面に形成することが可能となる。
【０１１３】
以下、図１２を参照し、傾斜面８１の形成方法を中心に、本実施形態に係る半導体装置の製造方法について説明する。
【０１１４】
まず、オリエンテーションフラットの結晶方位が＜１１０＞であり、主面が（１００）面であるＮ＋型半導体基板７０（ドレイン層７３に相当）の主面上に、Ｎ型半導体層（ドリフト層７４に相当）をエピタキシャル成長させ、その表層部にＰ型のベース層７５、７５ａを形成する。
【０１１５】
次に、図１２（ａ）に示すようなマスク（例えば、レジスト材、シリコン酸化膜、シリコン窒化膜など）８４を、ベース層７５、７５ａの表面上に形成した後、それをマスクにして、例えばＫＯＨを水とイソプロプルアルコールに溶かした溶液（例えば濃度３０％、温度８０℃）を用いて、ドレイン層７３が露出するまでベース層７５、７５ａ及びドリフト層７４を選択的に異方性エッチングする。このエッチング後の状態の平面図を図１２（ｂ）に、斜視図を図１２（ｃ）に示す。
【０１１６】
上記溶液を用いたシリコンのエッチングの場合、エッチング速度は（１００）面で０．６（μｍ／分）、（１１０）面で０．１（μｍ／分）、（１１１）面では０．００６（μｍ／分）であり、（１００）面と（１１０）面と（１１１）面とのエッチング速度の比は、１００：１６：１である。したがって、エッチング速度の速い（１００）面がより削られ、図１２（ｂ）、（ｃ）に示すように、（１００）面に対して５４．７°の角度を持つ（１１１）面が傾斜面８１として現れる。
【０１１７】
通常、キャリア移動度などの観点から、縦型パワーデバイスが形成されるシリコンウェーハはの主面は（１００）面であり、上記異方性エッチングを行うことで、主面に対して５４．７°傾いた（１１１）面が現れることになる。なお、エッチング溶液については上記ＫＯＨの他、ＴＭＥＨ等の薬液も用いることができる。
【０１１８】
次に、マスク８４を剥離し、傾斜面８１を覆う絶縁膜８２を形成した後、傾斜面８１にＰ型不純物のイオン注入を実施する。なお、絶縁膜８２を形成する前にイオン注入を行ってもよい。主面に対して垂直な面ではなく、傾斜した面にイオン注入することになるため、不純物導入量の制御性を高めることができる。結果として、終端面に形成されるＰ型半導体層８０を所望の不純物濃度に制御することができ、所望の耐圧特性への設計が容易になる。
【０１１９】
その後、各電極７１、７１ａ、７２を形成し、上記エッチングにより形成された凹部をダイシングすることによって、各チップごとに分割する。なお、図１２（ａ）には、１枚の半導体ウェーハに対して対して１つのマスク８４しか示していないが、実際にはウェーハに形成される複数のチップに対応して複数のマスク８４が形成され、これに対応して図１２（ｂ）、（ｃ）に示す構造がチップ個数に対応して複数形成される。したがって、ウェーハ面内に数十μｍの凹凸がある状態となり、以降の工程にてスピンコート法によりウェーハにレジストを塗布すると、ウェーハ面内でレジスト膜厚にばらつきが生じる可能性がある。これに対しては、スプレー塗布法などでレジストを塗布することで、ウェーハ面内のレジスト膜厚ばらつきの抑制が可能である。
【０１２０】
図１３は、前述した実施形態に係る半導体装置において絶縁膜８２及びフィールドプレート電極７１ａを取り除いた状態の終端の傾斜面８１を示す。この場合、傾斜面８１全面にわたってＰ型半導体層８０が形成されている。しかし、Ｐ型半導体層８０は、傾斜面８１の全面に形成されることに限らず、一部形成されていれば、内側に空乏層を伸ばして終端に空乏層を到達させない作用を得ることができる。
【０１２１】
また、図１４に示すように、それぞれに含まれるＰ不純物量とＮ型不純物量とがほぼ同じに設定されたＰ型半導体層８０とＮ型半導体層８５とが交互に隣接（ＰＮ接合）するスーパージャンクション構造を傾斜面に形成してもよい。この構造の場合、Ｐ型半導体層８０とＮ型半導体層８５とのＰＮ接合面からも空乏層が拡がり、より高耐圧化を図ることができる。
【０１２２】
次に、高耐圧半導体装置におけるプレーナ終端構造の一つとしてＶＬＤ（Variation of Lateral Doping）構造が知られている。これは、図１５に示すように、終端領域におけるＮ型ベース層９４の第１の主面側の表層部に、Ｐ型ベース層９５に隣接して設けられたＰ型ＶＬＤ層９６を有する。
【０１２３】
Ｐ型ＶＬＤ層９６は、Ｐ型ベース層９５から遠ざかるほど、すなわち最外終端に向かうほど、第１の主面からの深さが浅くされ、且つＰ型不純物濃度が低くなっている。このような構造により、Ｐ型ＶＬＤ層９６における最外終端側の部分で、より横方向に空乏層が伸びやすくなり、その部分での電界集中を緩和し、高耐圧が得られる。
【０１２４】
このＰ型ＶＬＤ層９６を形成するには、一般に、図１５に示すようなマスク１００を用いたイオン注入が行われる。すなわち、マスク１００には複数の開口が形成されているが、その開口幅Ｗ１〜Ｗ４がＰ型ベース層９５から遠ざかるほど狭くされている。図１５において、Ｐ型ベース層９５側から順に形成された開口の開口幅をＷ１、Ｗ２、Ｗ３、Ｗ４とすると、Ｗ１＞Ｗ２＞Ｗ３＞Ｗ４と設計する。
【０１２５】
開口幅が広い部分ほどＰ型不純物（ボロン等）注入量が多く、注入後の熱処理による拡散範囲も広くなる。この結果、開口幅が広い部分ほど、Ｐ型ＶＬＤ層９６は深く、且つＰ型不純物濃度が高くなる。
【０１２６】
より高耐圧特性を得るためには、Ｐ型ＶＬＤ層９６を深く形成する必要があるが、これには長時間にわたる高温での拡散処理を必要とする。そのため、拡散炉からの金属汚染等による素子信頼性を低下させる懸念があった。
【０１２７】
［第７実施形態］
図１６は、本発明の第７実施形態に係る半導体装置の要部の模式断面図を示す。
【０１２８】
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極９１と第２の主電極９２との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域と、この素子領域を囲むように素子領域より外側に形成された終端領域とを有する。
【０１２９】
図１６に示すデバイス構造は、例えばダイオードであり、Ｎ＋型半導体層９３と、このＮ＋型半導体層９３上に設けられたＮ型ベース層９４と、Ｎ型ベース層９４における素子領域の表層部（第１の主面側）に設けられたＰ型ベース層９５と、Ｎ型ベース層９４における終端領域の表層部に設けられたＰ型ＶＬＤ層９６と、Ｐ型ベース層９５上に設けられた第１の主電極９１と、Ｎ＋型半導体層９３の裏面（上記第１の主面の反対側の第２の主面）側に設けられた第２の主電極９２とを有する。
【０１３０】
Ｐ型ベース層９５は第１の主電極９１と電気的に接続され、Ｐ型ベース層９５に隣接するＰ型ＶＬＤ層９６も第１の主電極９１の電位もしくはそれに近い電位に固定される。Ｎ＋型半導体層９３は第２の主電極９２と電気的に接続されている。
【０１３１】
Ｐ型ＶＬＤ層９６は、Ｐ型ベース層９５から遠ざかるほど、すなわち最外終端に向かうほど上記第１の主面からの深さが浅くされ、且つＰ型不純物濃度が低くなっている。
【０１３２】
また、Ｐ型ＶＬＤ層９６中には、複数のトレンチＴ１〜Ｔ４が形成されており、これらトレンチＴ１〜Ｔ４は、Ｐ型ベース層９５から遠ざかるほど、すなわち最外終端に向かうほど上記第１の主面からの深さが浅くされ、且つ幅（Ｐ型ベース層９５と素子最外終端とを結ぶ方向の幅）が狭くなっている。
【０１３３】
各トレンチＴ１〜Ｔ４内には、絶縁膜（シリコン酸化膜、シリコン窒化膜等）９８を介して多結晶シリコン９７が埋め込まれる。あるいは、トレンチＴ１〜Ｔ４内に絶縁物を埋め込んでもよく、要は、トレンチＴ１〜Ｔ４内への充填物はＮ型半導体以外であればよい。
【０１３４】
本実施形態では、各トレンチＴ１〜Ｔ４底部へのＰ型不純物（ボロン等）のイオン注入と拡散により、Ｐ型ＶＬＤ層９６が形成される。そのＰ型ＶＬＤ層９６の形成方法を図１７に示す。
【０１３５】
素子領域におけるＰ型ベース層９５は、Ｐ型ＶＬＤ層９６を形成する前後あるいは同時に形成可能であるが、図１７では既に形成してある場合について説明する。
【０１３６】
まず、Ｎ型ベース層９４における第１の主面側の表層部に、複数のトレンチＴ１〜Ｔ４を形成する（図１７（ａ））。このとき、トレンチＴ１〜Ｔ４の幅は、Ｐ型ベース層９５に近い側ほど広く、遠い側ほど狭くする。また、これら複数のトレンチＴ１〜Ｔ４は同時にＲＩＥ（Reactive Ion Etching）で形成し、その場合、マスクの開口幅が広いほどトレンチは深くなる。したがって、Ｐ型ベース層９５に近いトレンチほど深く、遠いトレンチほど浅くなる。
【０１３７】
次に、図１７（ｂ）に示すように、各トレンチＴ１〜Ｔ４の底部にＰ型不純物（ボロン等）をイオン注入して、その後、熱処理による拡散させることでＰ型ＶＬＤ層９６が形成される（図１７（ｃ））。
【０１３８】
前述した図１５に示す形成方法では、Ｐ型ＶＬＤ層９６は、Ｎ型ベース層９４の表面（第１の主面）から拡散するため、より高耐圧化を図るべく深いＰ型ＶＬＤ層９６を形成する（Ｐ型不純物をより深く拡散させる）には、長時間にわたる高温処理が必要であった。
【０１３９】
これに対して、図１７に示した本実施形態によれば、表面（第１の主面）よりも深い各トレンチＴ１〜Ｔ４の底部からＰ型不純物を拡散させるため、短時間の拡散処理でも深いＰ型ＶＬＤ層９６を形成することができる。すなわち、高耐圧化と信頼性の向上を容易に実現できる。
【０１４０】
［第８実施形態］
図１８は、本発明の第８実施形態に係る半導体装置の要部の模式断面図である。
【０１４１】
本実施形態においても、Ｐ型ＶＬＤ層９６は、Ｐ型ベース層９５から遠ざかるほど、すなわち最外終端に向かうほど上記第１の主面からの深さが浅くされ、且つＰ型不純物濃度が低くなっている。さらに、Ｐ型ＶＬＤ層９６中には、複数のトレンチＴ１〜Ｔ４が形成されており、これらトレンチＴ１〜Ｔ４は、Ｐ型ベース層９５から遠ざかるほど、すなわち最外終端に向かうほど上記第１の主面からの深さが浅くされ、且つ幅が狭くなっている。
【０１４２】
本実施形態においてＰ型ＶＬＤ層９６を形成するにあたって、トレンチＴ１〜Ｔ４を形成するまでは上記第７実施形態と同じである。ただし、本実施形態では、各トレンチＴ１〜Ｔ４底部に対するイオン注入ではなく、各トレンチＴ１〜Ｔ４中にＰ型不純物をドープした拡散源（多結晶シリコン、ＢＳＧ（Boron-Silicate Glass）等）９９を埋め込み、その後加熱して固相拡散でＰ型ＶＬＤ層９６を形成する。本実施形態においても、表面（第１の主面）よりも深いトレンチＴ１〜Ｔ４の底部からＰ型不純物を拡散させるため、短時間の拡散処理でも深いＰ型ＶＬＤ層９６を形成することができる。
【０１４３】
また、この場合、イオン注入工程が不要であるため、工程削減が図れる。ただし、イオン注入法は、Ｐ型ＶＬＤ層９６におけるＰ型不純物濃度の制御性に優れている。終端領域の耐圧は、Ｐ型ＶＬＤ層９６におけるＮ型ベース層９４との界面付近のＰ型不純物濃度で決まるため、トレンチＴ１〜Ｔ４の底部位置が、Ｐ型ＶＬＤ層９６の望む深さの例えば数μｍ上方になるようにＲＩＥ条件を制御し、その後トレンチ底部にイオン注入を行うことで、Ｐ型ＶＬＤ層９６におけるトレンチ底部より下の部分のＰ型不純物濃度の制御性を高めることができる。
【０１４４】
なお、図１６、１８に例示した構造では、Ｐ型ＶＬＤ層９６におけるＰ型ベース層９５に隣接する部分の深さは、Ｐ型ベース層９５の深さと略同じとしたが、Ｐ型ベース層９５の深さに対して浅くても深くてもよい。
【０１４５】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【０１４６】
本発明の半導体装置における素子領域の構造としては、ダイオード、サイリスタ、ＧＴＯ（Gate Turn Off）サイリスタ、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＩＥＧＴ（Injection Enhanced Gate Transistor）などを採用することができる。また、シリコン以外の半導体、例えばＳｉＣ、ＧａＮ、その他半導体を使用した素子の終端構造としても本発明は適用可能である。
【０１４７】
本発明は、以下の態様を含む。
【０１４８】
（付記１）
第１の主面と前記第１の主面の反対側に設けられた第２の主面とを有する半導体層と、
前記半導体層の前記第１の主面側に設けられた第１の主電極と、
前記半導体層の前記第２の主面側に設けられた第２の主電極と、
前記半導体層における前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域の最外終端で前記第１の主面から前記第２の主面に達しない位置まで前記縦方向に延在して設けられ、前記第１の主電極と接続された第１の終端トレンチ構造部と、
前記最外終端で前記第２の主面から前記第１の終端トレンチ構造部に達しない位置まで前記縦方向に延在して設けられ、前記第２の主電極と接続された第２の終端トレンチ構造部と、
を備えたことを特徴とする半導体装置。
（付記２）
前記第１の終端トレンチ構造部と前記第２の終端トレンチ構造部とを接続する抵抗性のフィールドプレートが前記最外終端に設けられていることを特徴とする付記１記載の半導体装置。
（付記３）
前記フィールドプレートは、前記半導体層の周囲を囲むスパイラル状に形成されていることを特徴とする付記２記載の半導体装置。
（付記４）
前記第１の終端トレンチ構造部の最外終端面、前記第２の終端トレンチ構造部の最外終端面および前記第１の終端トレンチ構造部と前記第２の終端トレンチ構造部との間の前記半導体層の最外終端面が、絶縁材で覆われていることを特徴とする付記１記載の半導体装置。
（付記５）
第１の主面と前記第１の主面の反対側に設けられた第２の主面とを有する半導体層と、
前記半導体層の前記第１の主面側に設けられた第１の主電極と、
前記半導体層の前記第２の主面側に設けられた第２の主電極と、
前記半導体層における前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域で前記第１の主面から前記第２の主面に達しない位置まで延在して設けられた第１の終端トレンチと、
前記終端領域で前記第２の主面から前記第１の主面に達しない位置まで延在すると共に、前記縦方向に対して略垂直な横方向に前記第１の終端トレンチに対して離間して設けられた第２の終端トレンチと、
を備えたことを特徴とする半導体装置。
（付記６）
前記第１の終端トレンチ内及び前記第２の終端トレンチ内に、絶縁物が充填されていることを特徴とする付記５記載の半導体装置。
（付記７）
第１の主面と前記第１の主面の反対側に設けられた第２の主面とを有する第１導電型の第１の半導体層と、
前記第１の半導体層の前記第１の主面側に設けられた第１の主電極と、
前記第１の半導体層の前記第２の主面側に設けられた第２の主電極と、
前記第１の半導体層における前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れる素子領域における前記第１の主面側に設けられた第２導電型の第２の半導体層と、
前記素子領域よりも外側の終端領域における前記第１の主面側で前記第２の半導体層に隣接して設けられ、前記第２の半導体層から遠ざかるほど前記第１の主面からの深さが浅く、且つ第２導電型不純物濃度が低い第２導電型の第３の半導体層と、
前記第３の半導体層中に設けられ、前記第２の半導体層から遠ざかるほど前記第１の主面からの深さが浅く、且つ幅が狭い複数のトレンチと、
を備えたことを特徴とする半導体装置。
（付記８）
前記トレンチ内に、第２導電型不純物を含む拡散源が埋め込まれたことを特徴とする付記７記載の半導体装置。
（付記９）
第１導電型の第１の半導体層と、
前記第１の半導体層の主面上に設けられ、前記主面とのなす角が鋭角である傾斜面が終端に形成された第１導電型の第２の半導体層と、
前記第２の半導体層上に設けられた第２導電型の第３の半導体層と、
前記第３の半導体層の表面に設けられた第１の主電極と、
前記第１の半導体層の裏面に設けられた第２の主電極と、
前記傾斜面に設けられた第２導電型の第４の半導体層と、
前記第４の半導体層を覆って設けられた絶縁膜と、
前記第３の半導体層上から、前記傾斜面における前記第２の半導体層と前記第３の半導体層との界面より深い部分にまで延在して設けられ、前記傾斜面の一部を前記絶縁膜を介して覆っているフィールドプレート電極と、
を備えたことを特徴とする半導体装置。
（付記１０）
前記第１の半導体層の主面は（１００）面であり、前記傾斜面は（１１１）面であることを特徴とする付記９記載の半導体装置。
（付記１１）
前記傾斜面は、前記第１の半導体層の主面に対して約５４．７°傾いていることを特徴とする付記９記載の半導体装置。
（付記１２）
前記傾斜面に、前記第４の半導体層と隣接して、第１導電型の第５の半導体層が設けられていることを特徴とする付記９記載の半導体装置。
【符号の説明】
【０１４９】
１１，３１，５１，７１，９１…第１の主電極、１２，３２，５２，７２，９２…第２の主電極、２１ａ…第１の終端トレンチ構造部、２１ｂ…第２の終端トレンチ構造部、２５ａ…第１の最外終端トレンチ構造部、２５ｂ…第２の最外終端トレンチ構造部、２７…フィールドプレート、４１…第１の終端トレンチ構造部、４２…第２の終端トレンチ構造部、６０ａ〜６０ｅ…終端トレンチ構造部、８１…傾斜面、７１ａ…フィールドプレート電極、Ｔ１〜Ｔ４…トレンチ
【図１】
2010225833.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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