(57)【要約】【課題】  動作周波数が高められた分周器を提供する。【解決手段】  動作制御信号ＥＮＢが‘Ｈ’レベルに遷移し、クロック信号ＶＣＯ，分周信号ＶＣＯ＿ｄｉｖ２が‘Ｌ’レベル，‘Ｈ’レベルで停止した場合、３入力ナンドゲート１４から出力された制御信号Ａが‘Ｌ’レベルとなり、イクスクルーシブノアゲート１０から出力されるトリガ信号ＶＣＯ＿ｄｅｌａｙが‘Ｈ’レベルとなる。トリガ信号ＶＣＯ＿ｄｅｌａｙはフリップフロップ１１＿１のトリガ端子Ｔに入力されており、フリップフロップ１１＿１から出力されている分周信号ＶＣＯ＿ｄｉｖ２を‘Ｈ’レベルから‘Ｌ’レベルに遷移して、フリップフロップ１１＿１をリセット状態にする。【選択図】        図１
2010193373.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号と該クロック信号の反転，非反転を制御する制御信号を入力してトリガ信号を出力する極性制御回路と、
リセット／プリセット端子を具備しないフリップフロップで構成され、前記トリガ信号を分周する分周回路と、
前記分周回路が所望の論理状態にあるか否かを検出して状態検出信号を出力する状態検出回路と、
前記制御信号を入力して遅延することにより遅延信号を出力する遅延回路と、
前記分周回路での分周動作の開始および停止を制御する動作制御信号と、前記状態検出信号と、前記遅延信号とを入力し、前記動作制御信号が分周動作の停止を表わす論理状態にあり、かつ、前記状態検出信号が前記分周回路が所望しない状態を表わす論理状態にある場合に、前記分周回路が所望の論理状態となるまで前記クロック信号を反転、非反転させる前記制御信号を出力する制御信号生成回路とを備えたことを特徴とする分周器。
【請求項２】
前記分周回路が複数の前記フリップフロップで構成され、
前記状態検出回路が、前記分周回路を構成する各フリップフロップの出力が所望の論理状態にあるか否かを検出することを特徴とする請求項１に記載の分周器。
【請求項３】
前記制御信号生成回路は、前記動作制御信号と、前記状態検出信号と、前記遅延信号とを入力し前記制御信号を出力する３入力ナンドゲートを備え、該３入力ナンドゲートと前記遅延回路によりリングオシレータが形成され、該リングオシレータは前記分周回路が所望の論理状態となるまで、前記制御信号の論理状態を繰り返し変化させることを特徴とする請求項１または２に記載の分周器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬＩＣ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に用いられる分周器に関する。
【背景技術】
【０００２】
従来より、外部から入力される参照信号と内部で生成される比較信号との周波数および位相を合わせるようにループ動作するＰＬＬＩＣが知られている。一般に、ＰＬＬＩＣには分周器が用いられており、この分周器はセルライブラリを用いて設計される場合が多い。ここで、従来のＰＬＬＩＣとその分周器について説明する。先ず、従来のＰＬＬＩＣについて図６を参照して説明する。
【０００３】
図６は、従来のＰＬＬＩＣの構成を示す図である。
【０００４】
図６に示すＰＬＬＩＣ１００には、位相／周波数比較回路１０１と、チャージポンプ１０２と、ローパスフィルタ１０３と、電圧制御型発振器１０４と、分周器１０５とが備えられている。
【０００５】
位相／周波数比較回路１０１には、外部からの参照信号ＲＥＦと、分周器１０５からの分周信号ＶＣＯ＿ｄｉｖが入力される。位相／周波数比較回路１０１は、これら参照信号ＲＥＦと分周信号ＶＣＯ＿ｄｉｖとの周波数および位相を比較して、それら周波数および位相の誤差信号を出力する。出力された誤差信号はチャージボンプ１０２に入力される。チャージボンプ１０２は、入力された誤差信号に応じた電圧レベルの信号を出力する。この信号はローパスフィルタ１０３に入力される。ローパスフィルタ１０３は、入力された信号を直流レベルの制御電圧信号Ｖｃｏｎｔに変換する。この制御電圧信号Ｖｃｏｎｔは電圧制御型発振器１０４に入力される。電圧制御型発振器１０４は、入力された制御電圧信号Ｖｃｏｎｔに応じた周波数のクロック信号ＶＣＯを生成する。このクロック信号ＶＣＯは、このＰＬＬＩＣ１００の外部に出力されるとともに、内部の分周器１０５にも入力される。分周器１０５は、入力されたクロック信号ＶＣＯを参照信号ＲＥＦの周波数と同じ周波数まで分周し、これにより、前述した分周信号ＶＣＯ＿ｄｉｖを生成して、この分周信号ＶＣＯ＿ｄｉｖを、位相／周波数比較回路１１に入力する。このように、図６に示すＰＬＬＩＣ１００では、参照信号ＲＥＦと分周信号ＶＣＯ＿ｄｉｖとの周波数および位相の誤差信号を、電圧制御型発振器１０４に入力される制御電圧信号Ｖｃｏｎｔに反映させることにより、参照信号ＲＥＦと分周信号ＶＣＯ＿ｄｉｖとの周波数および位相を合わせるようにループ動作する。尚、図６には図示しないが、このＰＬＬＩＣ１００には、このＰＬＬＩＣ１００の動作を制御するための動作制御信号が入力される。次に、ＰＬＬＩＣ１００に備えられた分周器１０５の構成について図７を参照して説明する。
【０００６】
図７は、図６に示す分周器の構成を示す図である。
【０００７】
図７に示す分周器１０５は、入力されたクロック信号ＶＣＯを１／２分周する分周器であり、この分周器１０５は、フリップフロップ１０５＿１とインバータ１０５＿２から構成されている。
【０００８】
フリップフロップ１０５＿１のデータ端子Ｄには、インバータ１０５＿２からの、分周信号ＶＣＯ＿ｄｉｖの論理が反転された信号が入力される。また、トリガ端子Ｔには、クロック信号ＶＣＯが入力される。さらに、リセット端子Ｒには、図６に示すＰＬＬＩＣ１００の動作を制御する動作制御信号ＥＮが入力される。ここで、リセット端子Ｒに入力された動作制御信号ＥＮが‘Ｈ’レベルの場合は、フリップフロップ１０５＿１の動作が可能となり、動作制御信号ＥＮが‘Ｌ’レベルになると、フリップフロップ１０５＿１がリセットされてフリップフロップ１０５＿１の出力は‘Ｌ’レベルに固定される。
【０００９】
インバータ１０５＿２は、フリップフロップ１０５＿１の出力端子Ｑから出力される分周信号ＶＣＯ＿ｄｉｖの論理を反転させてフリップフロップ１０５＿１のデータ端子Ｄに入力する。
【００１０】
フリップフロップ１０５＿１は、リセット端子Ｒに‘Ｈ’レベルの動作制御信号ＥＮが入力された状態では、トリガ端子Ｔに入力されるクロック信号ＶＣＯの立ち上がりのタイミングで動作してデータ端子Ｄに入力されている信号の論理を出力する。つまり、この分周器１０５は、図６に示す電圧制御型発振器１０４からのクロック信号ＶＣＯの供給を受けてそのクロック信号ＶＣＯの一周期ごとに現われる立ち上がりで分周動作を進めて、クロック信号ＶＣＯの周波数を１／２に分周して分周信号ＶＣＯ＿ｄｉｖとして出力する。
【００１１】
ここで、ＰＬＬＩＣ１００の動作を停止させるために、動作制御信号ＥＮを‘Ｌ’レベルにする。すると、電圧制御型発振器１０４の動作が停止するとともに、分周器１０５の動作も停止する。また、フリップフロップ１０５＿１のリセット端子Ｒに入力されている動作制御信号ＥＮが‘Ｌ’レベルになるため、フリップフロップ４０１がリセットされる。このようなリセット端子を有するフリップフロップを備えた分周器が、例えば特許文献１に提案されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１−１０８８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで最近、処理の高速化を図るために、いままでよりも高速のクロック信号を発振することが可能な電圧制御型発振器がＰＬＬＩＣに配備されるようになってきている。このように、電圧制御型発振器の発振周波数が高速になってくると、例えば特許文献１に提案されたリセット端子付きのフリップフロップでは、リセット機能のための回路が必要となり、リセット端子無しのフリップフロップと比べフリップフロップのセットアップタイムマージンの確保が難しくなってくる。このため、リセット端子付きのフリップフロップを備えた分周器では、電圧制御型発振器からの高速なクロック信号で動作することが困難になりつつあるという問題がある。また、プリセット端子付きのフリップフロップを備えた分周器においても、同様の問題を抱えている。
【００１４】
本発明は、上記事情に鑑み、動作周波数が高められた分周器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の分周器は、
クロック信号とそのクロック信号の反転，非反転を制御する制御信号を入力してトリガ信号を出力する極性制御回路と、
リセット／プリセット端子を具備しないフリップフロップで構成され、上記トリガ信号を分周する分周回路と、
上記分周回路が所望の論理状態にあるか否かを検出して状態検出信号を出力する状態検出回路と、
上記制御信号を入力して遅延することにより遅延信号を出力する遅延回路と、
上記分周回路での分周動作の開始および停止を制御する動作制御信号と、上記状態検出信号と、上記遅延信号とを入力し、上記動作制御信号が分周動作の停止を表わす論理状態にあり、かつ、上記状態検出信号が上記分周回路が所望しない状態を表わす論理状態にある場合に、上記分周回路が所望の論理状態となるまで上記クロック信号を反転、非反転させる上記制御信号を出力する制御信号生成回路とを備えたことを特徴とする。
【００１６】
本発明の分周器では、リセット／プリセット機能なしのフリップフロップが用いられ、上記極性制御回路と上記状態検出回路と上記制御信号生成回路と上記遅延回路とでそのフリップフロップをリセット／プリセットするリセット／プリセット回路が、そのフリップフロップとは別に構成される。このように、リセット／プリセット機能なしのフリップフロップを用いてそのフリップフロップをリセット／プリセットする回路をフリップフロップとは別に設けることにより、リセット／プリセット端子付きのフリップフロップを備えた分周器と比較し、リセット／プリセット用の回路が不要となり動作周波数を高めることができる。
【００１７】
ここで、上記分周回路が複数の前記フリップフロップで構成され、上記状態検出回路が、上記分周回路を構成する各フリップフロップの出力が所望の論理状態にあるか否かを検出することが好ましい。
【００１８】
このようにすると、簡単な回路構成で動作周波数を高めることができる。
【発明の効果】
【００１９】
本発明によれば、動作周波数が高められた分周器を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態である分周器の構成を示す図である。
【図２】図１に示す分周器の、（１）クロック入力信号ＶＣＯが‘Ｌ’レベルで停止した場合のタイミングチャートである。
【図３】図１に示す分周器の、（２）クロック入力信号ＶＣＯが‘Ｈ’レベルで停止した場合のタイミングチャートである。
【図４】本発明の第２実施形態である分周器の構成を示す図である。
【図５】本発明の第３実施形態である分周器の構成を示す図である。
【図６】従来のＰＬＬＩＣの構成を示す図である。
【図７】図６に示す分周器の構成を示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施の形態を説明する。
【００２２】
図１は、本発明の第１実施形態である分周器の構成を示す図である。
【００２３】
図１に示す分周器１は、入力されたクロック信号ＶＣＯの周波数を１／２に分周し、１／２に分周された周波数の分周信号ＶＣＯ＿ｄｉｖ２を生成する分周器である。この分周器１は、図６に示すＰＬＬＩＣ１００を構成する分周器１０５に代えて、そのＰＬＬＩＣ１００に配備されているとして以降説明する。
【００２４】
図１に示す分周器１には、本発明にいう極性制御回路の一例に相当するイクスクルーシブノアゲート１０と、分周回路１１が備えられている。分周回路１１には、リセット／プリセット端子を具備しない、即ち、リセット機能およびプリセット機能の双方の機能がないフリップフロップ１１＿１と、インバータ１１＿２が備えられている。
【００２５】
また、分周器１には、本発明にいう状態検出回路の一例に相当するバッファ１２と、遅延回路１３と、本発明にいう制御信号生成回路の一例に相当する３入力ナンドゲート１４とが備えられている。
【００２６】
イクスクルーシブノアゲート１０は、図６に示す電圧制御型発振器１０４からのクロック信号ＶＣＯとクロック信号ＶＣＯの反転、非反転（極性）を制御する制御信号Ａを入力して、制御信号Ａが‘Ｌ’レベルのときに、クロック信号ＶＣＯの論理を反転させたトリガ信号ＶＣＯ＿ｄｅｌａｙを出力する。
【００２７】
分周回路１１は、トリガ信号ＶＣＯ＿ｄｅｌａｙの立ち上がりで分周動作を進める分周回路である。
【００２８】
バッファ１２は、分周回路１１に備えられたフリップフロップ１１＿１の出力が所望の論理状態（本実施形態では‘Ｌ’レベル）にないときに‘Ｈ’レベルとなる状態検出信号Ｂを３入力ナンドゲート１４の第１入力端子に出力する。
【００２９】
遅延回路１３は、３入力ナンドゲート１４からの制御信号Ａを入力して遅延することにより遅延信号Ａ＿ｄｅｌａｙを出力する。
【００３０】
３入力ナンドゲート１４では、第１の入力端子に状態検出信号Ｂが入力され、また第２の入力端子に分周回路１１での分周動作の開始または停止を制御する動作制御信号ＥＮＢが入力され、さらに第３の入力端子に遅延信号Ａ＿ｄｅｌａｙが入力される。この３入力ナンドゲート１４では、動作制御信号ＥＮＢが分周動作の停止を表わす論理状態（‘Ｈ’レベル）にあり、かつ、状態検出信号Ｂがフリップフロップ１１＿１の出力が所望の状態にないことを表わす論理状態（‘Ｈ’レベル）にあり、かつ、遅延信号Ａ＿ｄｅｌａｙは‘Ｈ’レベルにあるので、この３入力ナンドゲート１４から出力される制御信号Ａは‘Ｌ’レベルとなり、トリガ信号ＶＣＯ＿ｄｅｌａｙはクロック信号ＶＣＯを反転したものとなる。尚、上記動作制御信号ＥＮＢは、ＰＬＬＩＣ１００の動作を制御する信号でもあり、動作制御信号ＥＮＢが‘Ｌ’レベルの場合は、ＰＬＬＩＣ１００では通常の動作が行なわれる。一方、動作制御信号ＥＮＢが‘Ｈ’レベルの場合は、ＰＬＬＩＣ１００の動作が停止する。即ち、ＰＬＬＩＣ１００にリセットがかかったこととなり、電圧制御型発振器からのクロック信号ＶＣＯが停止する。
【００３１】
ここで、電圧制御型発振器からのクロック信号ＶＣＯは、‘Ｌ’レベルもしくは‘Ｈ’レベルの状態で停止する。また、分周器１１からの分周信号ＶＣＯ＿ｄｉｖ２も‘Ｌ’レベルもしくは‘Ｈ’レベルの状態になる。即ち、クロック信号ＶＣＯと分周信号ＶＣＯ＿ｄｉｖ２との間において、（Ｌ，Ｌ），（Ｌ，Ｈ），（Ｈ，Ｌ），（Ｈ，Ｈ）の４つのレベルの状態が存在する。ここで、分周器１の回路動作を、フリップフロップが所望の状態にない場合、即ち、分周信号ＶＣＯ＿ｄｉｖ２が‘Ｈ’レベルの場合であって、（１）クロック信号ＶＣＯが‘Ｌ’レベルで停止していた場合と、（２）クロック信号ＶＣＯが‘Ｈ’レベルで停止していた場合とに分けて説明する。
【００３２】
図２は、図１に示す分周器の、（１）クロック信号ＶＣＯが‘Ｌ’レベルで停止した場合のタイミングチャートである。
【００３３】
図２には、上から順に、クロック信号ＶＣＯ、動作制御信号ＥＮＢ、３入力ナンドゲート１４の出力信号である制御信号Ａ、遅延信号Ａ＿ｄｅｌａｙ、イクスクルーシブノアゲート１０からのトリガ信号ＶＣＯ＿ｄｅｌａｙ、分周回路１１からの分周信号ＶＣＯ＿ｄｉｖ２の各論理状態が示されている。
【００３４】
最初の時点では、動作制御信号ＥＮＢとして‘Ｌ’レベルが入力されている。このため、ＰＬＬＩＣでは通常の動作が行なわれ、電圧制御型発振器の出力であるクロック信号ＶＣＯは発振している。３入力ナンドゲート１４の第２の入力端子には、‘Ｌ’レベルの動作制御信号ＥＮＢが入力されているため、この３入力ナンドゲート１４からは‘Ｈ’レベルの制御信号Ａが出力され、遅延回路１３から‘Ｈ’レベルの遅延信号Ａ＿ｄｅｌａｙが出力されている。
【００３５】
また、‘Ｈ’レベルの制御信号Ａはイクスクルーシブノアゲート１０に入力されている。このため、イクスクルーシブノアゲート１０はバッファとして機能し、イクスクルーシブノアゲート１０からは、図２に示すように、クロック信号ＶＣＯがイクスクルーシブノアゲート１０の遅延時間分だけ遅れたトリガ信号ＶＣＯ＿ｄｅｌａｙが出力されている。このトリガ信号ＶＣＯ＿ｄｅｌａｙがフリップフロップ１１＿１のトリガ端子Ｔに入力され、フリップフロップ１１＿１の出力端子Ｑからは分周信号ＶＣＯ＿ｄｉｖ２が出力されている。この分周信号ＶＣＯ＿ｄｉｖ２は、バッファ１２を経由して３入力ナンドゲート１４の第１の入力端子に入力されている。
【００３６】
ここで、図２の点線で示す時刻に、動作制御信号ＥＮＢが‘Ｌ’レベルから‘Ｈ’レベルに遷移すると、ＰＬＬＩＣの動作が停止する。このため、ＰＬＬＩＣに備えられた電圧制御型発振器からのクロック信号ＶＣＯの発振が停止する。ここでは、クロック信号ＶＣＯは、‘Ｌ’レベルで停止する。
【００３７】
イクスクルーシブノアゲート１０の一方の入力であるクロック信号ＶＣＯは‘Ｌ’レベルであり、他方の入力である制御信号Ａはまだ‘Ｈ’レベルにあるため、イクスクルーシブノアゲート１０の出力であるトリガ信号ＶＣＯ＿ｄｅｌａｙは‘Ｌ’レベルの状態にある。その後、動作制御信号ＥＮＢが‘Ｈ’レベルとなったことにより、３入力ナンドゲート１４の出力、制御信号Ａは‘Ｌ’レベルとなる。すると、イクスクルーシブノアゲート１０により、トリガ信号ＶＣＯ＿ｄｅｌａｙはクロック信号ＶＣＯの極性が反転されて出力されるため、‘Ｌ’レベルから‘Ｈ’レベルとなる。この‘Ｈ’レベルのトリガ信号ＶＣＯ＿ｄｅｌａｙがフリップフロップ１１＿１のトリガ端子Ｔに入力されて、フリップフロップ１１＿１から出力されている分周信号ＶＣＯ＿ｄｉｖ２が‘Ｈ’レベルから‘Ｌ’レベルに遷移し、フリップフロップ１１＿１（＝分周器１）がリセットされる。分周信号ＶＣＯ＿ｄｉｖ２はバッファ１２を経由して３入力ナンドゲート１４の第１の入力端子に入力されているため、３入力ナンドゲート１４の制御信号Ａが‘Ｌ’レベルから‘Ｈ’レベルに遷移する。このようにして、分周器１が完全に停止する。
【００３８】
図３は、図１に示す分周器の、（２）クロック信号ＶＣＯが‘Ｈ’レベルで停止した場合のタイミングチャートである。
【００３９】
動作制御信号が‘Ｌ’レベルから‘Ｈ’レベルに遷移するまでは、上記と同様であり、説明は省略する。
【００４０】
図３の点線で示す時刻に、動作制御信号ＥＮＢが‘Ｌ’レベルから‘Ｈ’レベルに遷移すると、ＰＬＬＩＣの動作が停止する。このため、電圧制御型発振器からのクロック信号ＶＣＯの発振が停止する。ここでは、クロック信号ＶＣＯは、‘Ｈ’レベルで停止する。また、分周信号ＶＣＯ＿ｄｉｖ２は、‘Ｈ’レベルで停止（所望でない状態）するものとする。従って、３入力ナンドゲート１４の第１，第２，第３の入力端子に入力される状態検出信号Ｂ、動作制御信号ＥＮＢ，遅延信号Ａ＿ｄｅｌａｙが‘Ｈ’レベルとなり、制御信号Ａは、‘Ｈ’レベルから‘Ｌ’レベルに遷移する。
【００４１】
イクスクルーシブノアゲート１０の一方の入力である制御信号Ａが‘Ｌ’レベルとなり、他方の入力であるクロック信号ＶＣＯが‘Ｈ’レベルのため、イクスクルーシブノアゲート１０からのトリガ信号ＶＣＯ＿ｄｅｌａｙは‘Ｌ’レベルになる。この時点で、フリップフロップ１１＿１から出力されている分周信号ＶＣＯ＿ｄｉｖ２は‘Ｈ’レベルが維持されている。
【００４２】
所定時間経過後、遅延回路を経由した遅延信号Ａ＿ｄｅｌａｙが‘Ｈ’レベルから‘Ｌ’レベルに遷移し、３入力ナンドゲート１４の制御信号Ａが‘Ｌ’レベルから‘Ｈ’レベルとなって、トリガ信号ＶＣＯ＿ｄｅｌａｙは‘Ｈ’レベルとなる。このトリガ信号ＶＣＯ＿ｄｅｌａｙが‘Ｌ’レベルから‘Ｈ’レベルに立ち上ることにより、フリップフロップ１１＿１から出力されている分周信号ＶＣＯ＿ｄｉｖ２は‘Ｈ’レベルから‘Ｌ’レベルに遷移する。このようにして、フリップフロップ１１＿１がリセットされ、その後分周器１が完全に停止する。
【００４３】
上述したように、ＰＬＬＩＣの動作が停止した時点で、クロック信号ＶＣＯや分周信号ＶＣＯ＿ｄｉｖ２がどのレベルの状態にあっても、分周信号ＶＣＯ＿ｄｉｖ２は最終的に‘Ｌ’レベルに固定される。つまり、第１実施形態の分周器１では、リセット端子付きのフリップフロップを備えた分周器にリセットをかけた場合と同じ動作が行なわれる。このため、リセット端子付きのフリップフロップを備えた分周器と比較し、セットアップタイムマージンが確保され電圧制御型発振器からの高速なクロック信号で動作することができる。従って、動作周波数が高められた分周器１が提供される。
【００４４】
尚、第１実施形態の分周器１では、リセット状態にする例で説明したが、これに限られるものではなく、プリセット状態にすることも可能である。この場合は、フリップフロップ１１＿１の出力の所望の論理状態は‘Ｈ’レベルとなるため、図１に示すフリップフロップ１１＿１の出力から３入力ナンドゲート１４までの経路に挿入されているバッファ１２をインバータに置き換えることで実現することができる。
【００４５】
図４は、本発明の第２実施形態である分周器の構成を示す図である。
【００４６】
尚、図１に示す分周器１と同じ構成要素については同一の符号を付し、異なる点について説明する。
【００４７】
図４に示す分周器２は、フリップフロップを２個使用する分周器である。この分周器２には、２つのフリップフロップ２１，２２が備えられている。また、この分周器２には、本発明の第２論理回路の他の一例に相当するインバータ２３およびナンドゲート２４が備えられている。
【００４８】
この分周器２は、フリップフロップ２１の出力信号Ｑ１の所望の状態が‘Ｌ’レベル（リセット状態）、フリップフロップ２２の出力信号Ｑ２の所望の状態が‘Ｈ’レベル（プリセット状態）に確定されてなる回路構成の分周器である。出力信号Ｑ１，Ｑ２が‘Ｈ’レベル，‘Ｌ’レベルの場合は、ナンドゲート２４から‘Ｈ’レベルの状態検出信号Ｂが出力される。以下、図２，図３を参照して説明したようにして、分周器２（フリップフロップ）がリセット／プリセットされる。尚、この分周器２では、出力信号Ｑ１が‘Ｌ’レベル、出力信号Ｑ２が‘Ｈ’レベルの状態になるまで、３入力ナンドゲート１４と遅延回路１３からなるリングオシレータの動作が続けられてトリガ信号ＶＣＯ＿ｄｅｌａｙが生成されることとなる。
【００４９】
図５は、本発明の第３実施形態である分周器の構成を示す図である。
【００５０】
図５に示す分周器３は、入力されたクロック信号ＶＣＯの周波数を１／ｎに分周する分周器である。この分周器３には、ｎ個のフリップフロップ３１，３２，…，３ｎが備えられている。また、この分周器３には、本発明の状態検出回路の更なる他の一例に相当する論理回路４１が備えられている。
【００５１】
この分周器３は、ｎ個のフリップフロップ３１，３２，…，３ｎが所望のレベルに確定されてなる構成の分周器である。所望のレベルに確定されたｎ個の信号が論理回路４１に入力されると、この論理回路４１から‘Ｌ’レベルの状態検出信号Ｂが出力されて、図２，図３を参照して説明したようにして、分周器３（各フリップフロップ）がリセット／プリセットされる。この分周器３によれば、リセット／プリセット端子付きのフリップフロップを備えた分周器と比較し、セットアップタイムマージンが確保できるので、動作周波数が高められている。
【符号の説明】
【００５２】
１，２，３，１０５  分周器
１０  イクスクルーシブノアゲート
１１  分周回路
１１＿１，２１，２２，３１，３２，…，３ｎ  フリップフロップ
１１＿２，２３  インバータ
１２  バッファ
１３  遅延回路
１４  ３入力ナンドゲート
２４  ナンドゲート
４１  論理回路
１００  ＰＬＬＩＣ
１０１  位相／周波数比較回路
１０２  チャージポンプ
１０３  ローパスフィルタ
１０４  電圧制御型発振器
【図１】
2010193373.tif 000003
【図２】
2010193373.tif 000004
【図３】
2010193373.tif 000005
【図４】
2010193373.tif 000006
【図５】
2010193373.tif 000007
【図６】
2010193373.tif 000008
【図７】
2010193373.tif 000009