(57)【要約】【課題】クロストークが低い、電気的な抵抗特性を有するクロスポイントメモリ構造を提供すること。【解決手段】本発明によるメモリ構造は、ａ）基板と、ｂ）上記基板上に設けられた複数の下部電極と、ｃ）上記下部電極上に設けられた複数の上部電極であって、上記上部電極は、上記下部電極と交差し、交差するそれぞれの位置にクロスポイントを形成する、上部電極と、ｄ）各クロスポイントにおける上記複数の上部電極と上記複数の下部電極との間に配置されたアクティブ層であるペロブスカイト材料と、を含む。【選択図】図５
2010114457.tif 000002
【特許請求の範囲】
【請求項１】
明細書に記載のメモリ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、さらに詳細には、電気的パルスで誘起される磁気抵抗膜の抵抗変化効果を利用するクロスポイント構造に関する。
【背景技術】
【０００２】
ペロブスカイト構造を有する材料であって、それらのうち巨大磁気抵抗（ＣＭＲ）材料および高温超伝導（ＨＴＳＣ）材料は、外部影響により変更され得る電気的な抵抗特性を有する材料である。
【０００３】
例えば、ペロブスカイト構造を有する材料（特にＣＭＲ材料およびＨＴＳＣ材料）の特性は、薄膜またはバルク材料に１つ以上の電気的なショートパルスを印加することにより変更され得る。単数または複数のパルスからの電場の強さまたは電流密度は、材料の物理的状態を切り換えるのに十分であり、これにより材料の特性を変更させる。パルスは、材料を破壊しないか、またはひどいダメージを与えない程度の十分低いエネルギーである。複数のパルスは、材料の特性のインクリメントな変化を生成するようにその材料に印加され得る。変化され得る特性の１つは、材料の抵抗である。その変化は、初期の変化を誘導するように使用されるパルスと反対の極性を有するパルスを用いると、少なくとも部分的に反転可能となり得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、クロストークが低い、電気的な抵抗特性を有するクロスポイントメモリ構造を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明によるメモリ構造は、ａ）基板と、ｂ）上記基板上に設けられた複数の下部電極と、ｃ）上記下部電極上に設けられた複数の上部電極であって、上記上部電極は、上記下部電極と交差し、交差するそれぞれの位置にクロスポイントを形成する、上部電極と、ｄ）各クロスポイントにおける上記複数の上部電極と上記複数の下部電極との間に配置されたアクティブ層であるペロブスカイト材料と、
を含み、これにより上記目的が達成される。
【０００６】
上記下部電極は、上記下部電極上に設けられた上記ペロブスカイト材料をエピタキシャル形成することを可能にする下部電極材料を含んでもよい。
【０００７】
上記下部電極材料はＹＢＣＯを含んでもよい。
【０００８】
上記下部電極材料はプラチナを含んでもよい。
【０００９】
アクティブ層が巨大磁気抵抗（ＣＭＲ）材料であってもよい。
【００１０】
アクティブ層がＰｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ）であってよい。
【００１１】
アクティブ層がＧｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5であってもよい。
【００１２】
本発明のメモリ構造を製造する方法は、ａ）半導体基板を提供する工程と、ｂ）複数の下部電極を形成する工程と、ｃ）上記下部電極上に絶縁材料を堆積する工程と、ｄ）上記下部電極についての開口部をエッチングする工程と、ｅ）上記下部電極および上記絶縁材料の上にペロブスカイト材料の層を堆積する工程と、ｆ）上記ペロブスカイト材料の層を研磨し、これにより上記ペロブスカイト材料を上記開口部に残し、抵抗性ビットを形成する工程と、ｇ）上記ペロブスカイト材料の層上に複数の上部電極を形成する工程と、を包含し、これにより上記目的が達成される。
【００１３】
上記下部電極は、上記下部電極上の上記ペロブスカイト材料の層をエピタキシャル形成することを可能にする下部電極材料を含んでもよい。
【００１４】
上記下部電極はＹＢＣＯを含んでもよい。
【００１５】
上記下部電極はプラチナを含んでもよい。
【００１６】
上記絶縁材料が二酸化シリコンであってもよい。
【００１７】
上記ペロブスカイト材料が巨大磁気抵抗（ＣＭＲ）材料であってもよい。
【００１８】
上記ペロブスカイト材料がＰｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ）であってもよい。
【００１９】
上記ペロブスカイト材料がＧｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5であってもよい。
【００２０】
上記ペロブスカイト材料を研磨する工程が化学的機械的研磨法を包含してもよい。
【００２１】
上記上部電極を上記下部電極上に設け、これによりクロスポイントメモリ構成を形成してもよい。
【００２２】
上記ペロブスカイト材料の層を堆積する工程の前に、メモリ回路を形成する工程をさらに包含してもよい。
【００２３】
上記メモリ回路は、インバータの入力に接続されたビットパストランジスタおよび上記インバータの入力と接地との間に接続されたロードトランジスタを含んでもよい。
【００２４】
上記ビットパストランジスタがｎチャネルトランジスタであり、上記ロードトランジスタがｎチャネルトランジスタであってもよい。
【００２５】
従って、基板と、基板上の複数の下部電極と、下部電極上の複数の上部電極とを含み、クロスポイントメモリ構造を形成するメモリ構造が提供される。各クロスポイントに配置されたペロブスカイト材料は、上部電極と下部電極との間に配置される。ここで、ペロブスカイト材料は、１ビットとして機能する。各ビットは、メモリ回路内の可変抵抗として機能し得る。
【００２６】
低いクロストークメモリ構造は、少なくとも１つの下部電極を形成するように、基板に導電材料を堆積し、パターニングすることにより形成される。二酸化シリコン等の絶縁材料の層は、基板および少なくとも１つの下部電極上に堆積される。少なくとも１つの接続開口部は、絶縁材料を通って絶縁材料の下にある下部電極までエッチングされる。ペロブスカイト材料の層は、下部電極および絶縁材料に堆積される。ペロブスカイト材料は絶縁材料の表面から研磨され、その結果、ペロブスカイト材料は接続開口部内に残存する。少なくとも１つの上部電極は、クロスポイントを形成するペロブスカイト材料の位置で下部電極に交差するように形成される。
【００２７】
メモリ回路は、メモリ構造の形成前に基板上に形成され得る。メモリ回路は、プログラミングおよびメモリ構造の読み出しを支援する。メモリ構造の形成前にメモリ回路を形成することは、メモリ構造の形成に続くさらなる次の処理によるペロブスカイト材料へのダメージを減少させる。
【発明の効果】
【００２８】
本発明によって、クロストークが低い、電気的な抵抗特性を有するクロスポイントメモリ構造を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】図１は、製造中のクロスポイントメモリ構造の断面図である。
【図２】図２は、製造中のクロスポイントメモリ構造の断面図である。
【図３】図３は、製造中のクロスポイントメモリ構造の断面図である。
【図４】図４は、製造中のクロスポイントメモリ構造の断面図である。
【図５】図５は、クロスポイントメモリアレイ領域の等角投影図である。
【図６】図６は、クロスポイントメモリアレイ領域に接続されるメモリ読み出し回路の模式図である。
【図７】図７は、読み出し回路を備えるクロスポイントメモリデバイスの模式図である。
【発明を実施するための形態】
【００３０】
クロストークが低い、抵抗性メモリアレイを形成する方法が提供される。図１は、いくつかの初期処理の後のクロスポイントメモリアレイ領域１０の断面図を示す。メモリアレイ領域１０は、基板１２上に形成された下部電極１４を備える基板１２を含む。約３００ｎｍ〜約８００ｎｍの酸化物１６層は、基板上に堆積され、平坦化され、エッチングされ、開口部１５が下部電極にアクセス可能なように形成される。下部電極上の酸化物層の厚みは、材料および所望の抵抗に依存して、５０ｎｍ〜６００ｎｍである。
【００３１】
基板１２は、ＬａＡｌＯ3、Ｓｉ、ＴｉＮまたは他の材料等のアモルファス、多結晶または結晶のいずれかである任意の適切な基板材料である。
【００３２】
下部電極１４は、導電性酸化物または他の導電材料で作製される。好適な実施態において、導電材料は、導電材料上へのペロブスカイト材料のエピタキシャル成長を可能とするＹＢａ2Ｃｕ3Ｏ7（ＹＢＣＯ）等の材料である。別の好適な実施形態において、導電材料はプラチナである。下部電極は、約５ｎｍ〜約５００ｎｍの間の範囲の厚みである。図示されるように、下部電極は、初めに溝を形成することなく、および研磨なしに堆積され、パターニングされる。
【００３３】
ここで、図２を参照すると、ペロブスカイト材料１７の層は、酸化物１６の上に堆積され、開口部１５を満たす。ペロブスカイト材料１７は、電気信号に応答して、その抵抗率を変化させ得る材料である。ペロブスカイト材料は、好適には、巨大磁気抵抗（ＣＭＲ）材料または高温超伝導（ＨＴＳＣ）材料（例えば、Ｐｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ））である。適切な材料の別の例は、Ｇｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5である。ペロブスカイト材料の厚みは、好適には、約５０ｎｍ〜約５００ｎｍである。ペロブスカイト材料１７は、パルスレーザー堆積、ｒｆスパッタリング、電子ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、および有機金属化学気相成長法等の任意の適切な堆積技術を用いて堆積され得る。
【００３４】
図３は、ペロブスカイト材料１７の研磨処理後のメモリアレイ領域１０を示す。ペロブスカイト材料は、好適には、ＣＭＰを用いて研磨される。
【００３５】
図４は、上部電極１８を堆積し、パターニングした後のメモリアレイ領域１０を示す。上部電極１８は、好適には、プラチナ、銅、銀、または金等の導電材料を含む。下部電極１４と上部電極１８の１つとの間に、ここで配置されるペロブスカイト材料は、抵抗メモリビット２２である。
【００３６】
図５は、クロスポイントメモリアレイ領域１０を示す。メモリアレイ領域１０は、基板上に形成された複数の下部電極１４を備えた基板１２を含む。別の実施形態を図示するために、複数の下部電極１４は、溝を形成し、導電材料を堆積し、基板と同じ高さまで導電材料を研磨することにより形成される。研磨工程は、化学機械的研磨法（ＣＭＰ）または他の適切な手段を用いて達成され得る。酸化物１６の層は、複数の下部電極１４上に堆積される。複数の上部電極１８は、各メモリビット２２が下部電極１４と上部電極１８との間に配置されるように、酸化物１６の層、およびペロブスカイト材料１７上に設けられる。
【００３７】
ここで、（点線の円により示される）透明領域２０は、例示目的のためだけに、その領域が透明であるものとして示すために用いられており、上記材料自体は、透明であってもよいし、あるいは透明でなくともよい。各ビット領域は、クロスポイントに対応する。酸化物１６は、ビット２２と連続している。酸化物は、絶縁材料として振る舞い、ビット間のクロストークを減少させるか、または消去する。説明を容易にするために、酸化物が示されるが、代わりに、他の適切な絶縁材料を用いることも可能である。ビット２２は、少なくとも２つの抵抗値間の間で変化され得る可変抵抗として振る舞う。ビット２２の抵抗の変化は、好適には可逆的である。抵抗率変化の可逆性は、いくつかのヒステリシスを組み込み得る。一度書き読み出し専用（ＷＯＲＭ）等のいくつかの用途については、抵抗変化えは全く可逆である必要はない。
【００３８】
例えば、ビット２２は１μｍ×１μｍの断面積を有し、ＹＢＣＯが６０ｎｍの厚みを備えたビット２２を形成するように用いられる場合、高い抵抗状態は、約１７０ＭΩであり、低い抵抗状態は、約１０ＭΩである。低電圧メモリデバイスについて、ビット２２が１ボルトにバイアスされる場合、ビットを流れる電流は、高い抵抗状態に対して約６ｎＡであり、低い抵抗状態に対して約１００ｎＡである。この実施例は、例示目的のみに提供される。抵抗値は、ビットの厚み、材料および断面積に依存して、変化する。ビットに印加される電圧は、ビットを通る電流にさらに影響する。
【００３９】
上部電極１８および下部電極１４はそれぞれ、好適には、実質的に並行な行である。上部電極１８および下部電極１４は、規則的なパターンで互いに交差するようにクロスポイント配置に配列される。クロスポイントは、上部電極が下部電極と交差するそれぞれの位置を示す。示されるように、上部電極および下部電極は、互いに実質的に９０°で配列される。上部電極および下部電極はそれぞれ、クロスポイントメモリアレイの一部としてのワード線またはビット線のどちらかとして機能し得る。
【００４０】
図５は、メモリアレイ領域をまさに示す。実際のデバイスにおいて、基板１２、下部電極１４および上部電極１８が、メモリアレイ領域を越えて、他のデバイス構造を含む他の領域にまで拡大し得ることは、明らかである。
【００４１】
ここで図６を参照すると、メモリ回路３２に接続されたメモリアレイ領域１０を含むメモリデバイス３０が示される。メモリ回路３２は、少なくとも１つのロードトランジスタ３６および少なくとも１つのインバータ３８に接続された少なくとも１つのビットパストランジスタ３４を含む。これらの構造は、個別の半導体素子の形成が周知であるので、模式的に示される。
【００４２】
メモリデバイス３０を作製する方法の好適な実施形態において、メモリ回路３２のトランジスタ構造、相互接続またはメモリ回路３２の他の構成要素のうち１つ以上は、メモリアレイ領域１０の形成前に形成され得る。メモリアレイ領域１０を形成する前にメモリ回路３２の構成要素を形成することによって、次の処理によるぺロブスカイト材料の劣化可能性は、減少されるか、または無くなる。
【００４３】
図７は、１６ビット、４×４メモリアレイのメモリブロック３０の模式図である。メモリブロック３０は、メモリ回路３２に接続されたメモリアレイ領域１０を含む。この模式図において、各ビットは、ビット線Ｂ１〜Ｂ４としても示される下側電極１４とワード線Ｗ１〜Ｗ４としても示される上側電極１８との間で接続されたビット抵抗器５２として示される。あるいは、下側電極は、ワード線であり得、上側電極はビット線であり得る。ビット線は、メモリ回路３２に接続される。示されるように、下側電極は、ビット線であり、下側電極は、メモリ回路３２に接続される。
【００４４】
ビット抵抗器５２は、電気信号に応答して、高い抵抗状態および低い抵抗状態を含む少なくとも２つの値の間で変化され得る抵抗を有する。
【００４５】
ここで、メモリ回路３２を参照すると、ビット線それぞれは、ビットパストランジスタ３４に接続される。ビットパストランジスタ３４は、ビットパスゲート６４を有する。ビットパスゲート６４は、どのビットがプログラミングされているか、または読み出されているかを判定するように機能する。ビットパストランジスタは、ロードゲート６６を有するロードトランジスタ３６とインバータ３８とに接続される。ロードトランジスタは、どのメモリブロックがプログラミングされているか、または読み出されているかを判定するように用いられる。インバータは、ロードトランジスタと組み合わせて、２つの電圧レベルの間の出力を設定するように用いられ、その結果、バイナリ状態が読み出され得る。
【００４６】
一旦デバイスが完成され、動作されると、それはプログラミングされ、読み出され得る。全てのビット抵抗器５２を、詳細には、１本のワード線に沿う全てのビット抵抗器５２を、高い抵抗または低い抵抗と同じレベルに設定することもまた、望まれ得る。これは、ワード消去またはブロック消去を生成するように用いられ得る。例えば、ｎチャネルトランジスタがパストランジスタおよびロードトランジスタについて用いられる場合、負の電圧、または複数の負の電圧パルスをワード線（例えば、Ｗ１）にかけて、メモリブロック３０のビットパスゲート６４およびロードトランジスタゲート６６を接地することにより、ワード線のクロスポイントの全てのビット抵抗器５２を、同じ抵抗状態（高い抵抗または低い抵抗のいずれか）に設定する。ビットパスゲートおよびロードゲートが、電流がビットを通って流れ得るように、適切にバイアスされる場合、ワード線の正の電圧を用いることも可能である。
【００４７】
別の実施形態において、ｐチャネルトランジスタは、ビットパストランジスタおよびロードトランジスタとして用いられ得る。この場合、正の電圧がワード線に印加される一方で、ビットパスゲートおよびロードゲートを接地する。負の電圧が、電流がビットを通って流れ得るように、ビットパスゲートおよびロードゲートに十分に印加される場合、負の電圧パルスが用いられ得る。
【００４８】
印加される電圧、または複数の電圧パルスは、好適には、ペロブスカイト材料に損傷を与えないようなレベルである。好適には、ワード線のクロスポイントの全てのビット抵抗器５２は、高い抵抗レベルに設定される。１つのパルスがビット領域の抵抗率を変えるのに十分でない場合、ペロブスカイト材料が損傷を受けるレベルより低いレベルの複数の電圧パルスは、ビット領域の抵抗率の変化に影響するように用いられ得る。残りのワード線に上記プロセスを繰り返すことによって、メモリブロック全体が同じ状態に設定され得る。
【００４９】
ビット５０は、ビットパスゲート６４に第１のオン電圧を印加し、ロードゲート６６に第２のオン電圧を印加し、少なくとも１つのプログラミング電圧パルスをワード線に与えることによって、プログラミングされ得る。ワード線に与えられた電圧パルスは、ワード消去またはブロック消去に対して用いられる極性と逆の極性であり、ビット抵抗器５２の抵抗率を逆の抵抗状態に変化させる。ｎチャネルトランジスタは、１実施形態において上述されたように用いられる場合、プログラミングパルスが正となり、ビット抵抗器５２の抵抗は、好適には、高い抵抗状態から低い抵抗状態に変化される。
【００５０】
任意の選択されていないビットのビットパスゲート６４および任意の選択されていないメモリブロック３０のロードトランジスタゲート６６が接地に接続される。ワード線およびビット線のクロスポイントの任意の電圧は、非常に微小であり、その結果、抵抗における著しい変化は選択されていないビットで生じない。
【００５１】
上述したように、ワード線、ビットパスゲート、ならびにロードゲートに加えられた極性および電圧は、メモリ回路の所望の振る舞いを得るために、ｎチャネルトランジスタが用いられるか、またはｐチャネルトランジスタが用いられるかに依存して、選択され得る。
【００５２】
ビットが読み出され得る。ロード電圧がロードゲート６６に印加される。ロード電圧は、ロードトランジスタ３６の閾値電圧よりも小さい。さらに、このロード電圧におけるロードトランジスタ３６の飽和電流は、ロードトランジスタ３６が高い抵抗レベルにある場合、ビット抵抗器５２を通る電流フローよりも大きい。しかし、このロード電圧におけるロードトランジスタ３６の飽和電流は、ロードトランジスタ３６が低い抵抗レベルにある場合、ビット抵抗器５２を通る電流フローよりも低い。ビットパスゲート６４は、電流がビットパストランジスタ３４を流れ得るために十分な電圧（例えば、ＶCC）に維持される。読み出し電圧は、ワード線に印加される。ワード線に印加される電圧は、好適には、ビット抵抗器５２の抵抗率を変えるのに必要な限界電圧よりも低い電圧のパルスである。
【００５３】
ビット抵抗器５２が高い抵抗状態にある場合、ビット抵抗器５２を通る電流フローは、ロードトランジスタ３６の飽和電流よりも小さい。次いで、ビット線の電圧は、インバータ３８の入力でのｎチャネルトランジスタの閾値電圧より低い。次いで、インバータの出力電圧は、電源電圧にほぼ等しい。
【００５４】
ビット抵抗器５２が低い抵抗状態にある場合、大きな電流はビット抵抗器を通って流れる傾向にある。この大きな電流はロードトランジスタの飽和電流よりも大きい。ビット線の電圧は、インバータ３８の入力でのｎチャネルトランジスタの閾値電圧より大きい。次いで、インバータの出力電圧は、接地に対応する約０ボルトに等しい。
【００５５】
上述の実施例を用いると、ビットを通る電流が６ｎＡ〜１００ｎＡであることが期待される。ロードトランジスタのロードゲートで印加されるバイアス電圧は、ロードトランジスタの飽和電流が６ｎＡ〜１００ｎＡ（例えば、５０ｎＡ）であるように選択される必要がある。ビットの抵抗が、ビットを通る電流が５０ｎＡ未満であるのに十分高くある場合、電流は、ロードトランジスタを通って流れず、インバータの出力は動作電圧（例えば、ＶCC）に至る。ビットの抵抗が、５０ｎＡより大きい電流がビットを通って流れるように低い場合、電流は、ロードトランジスタを通って流れ、インバータの出力が約０ボルト、または接地に至る。ビットが０ボルトに対応する高い抵抗にあり、ビットが動作電圧に対応する低い抵抗にあることが所望である場合、さらなるインバータがインバータの出力に追加され得る。
【００５６】
好適な実施形態、および他の実施形態が上述されてきたが、本発明の適用範囲は、これらの特定の実施形態に限定されない。むしろ、特許請求の範囲が本発明の範囲を決定する。
【００５７】
クロストークが低い抵抗性クロスポイントメモリデバイスが、その製造方法および使用方法と共に提供される。メモリデバイスは、上側電極と下側電極とのクロスポイントに配置されるペロブスカイト材料を用いて形成されるビットを含む。各ビットは、１つ以上の電圧パルスの付与に応答して、抵抗率の範囲を変え得る抵抗特性を有する。電圧パルスは、ビットの抵抗率を増加させ、ビットの抵抗率を減少させるように用いられ得るか、またはビットの抵抗率を判定し得る。プログラミングを支援し、ビット領域から読み出すメモリ回路が提供される。
【符号の説明】
【００５８】
１０  クロスポイントメモリアレイ領域
１２  基板
１４  下部電極
１６  酸化物
１８  上部電極
２２  メモリビット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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