(57)【要約】      （修正有）【課題】バイポーラトランジスタのベース走行時間の低減とエミッタ・ベース接合容量の低減により、遮断周波数と低電流駆動性能の向上を図ったバイポーラトランジスタを提供する。【解決手段】半導体基板上に設けられた第１導電型の第１の半導体層５と、前記第１の半導体層の上に設けられた第１導電型の第２半導体層６と、前記第２半導体層上に設けられた第２導電型の第３の半導体層７と、該第３の半導体層上に設けられ、開口部を有する第１の絶縁膜９と、前記開口部内に設けられた第１導電型の第４の半導体層１１と、前記第４の半導体層上に設けられた第１導電型の第５の半導体層１３とで構成され、第４の半導体層が第１の絶縁膜の側壁に接しないように形成し、少なくとも前記第４の半導体層と第１の絶縁膜で囲まれた空洞１２を有して成ることを特徴とする。【選択図】図１
2010114142.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層の上に設けられた第２導電型の第３の半導体層と、
該第３の半導体層上に設けられ、開口部を有する第１の絶縁膜と、
前記開口部内に設けられた第１導電型の第４の半導体層と、
前記第４の半導体層上に設けられた第１導電型の第５の半導体層と
を具備して成り、
前記第４の半導体層の不純物濃度は前記第５の半導体層よりも小さく、
前記第４の半導体層は前記第１の絶縁膜の側壁に接しないように形成され、
少なくとも前記第４の半導体層と前記第１の絶縁膜とで囲まれた空洞を有する
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の絶縁膜上に設けられ、
前記第１の絶縁膜より狭い開口部を有する第２の絶縁膜を具備して成り、
少なくとも前記第４の半導体層と前記第１の絶縁膜と前記第２の絶縁膜とで囲まれた空洞を有する
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第４の半導体層は、前記第１の絶縁膜下面の縁を起点としてファセット面が形成され、該ファセット面は（１１１）または（３１１）である
ことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１の半導体層及び前記第２の半導体層をコレクタとし、前記第３の半導体層をベースとし、前記第４の半導体層及び前記第５の半導体層をエミッタとするバイポーラトランジスタを構成する
ことを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１の半導体層は単結晶シリコン、単結晶シリコン・ゲルマニウム、および単結晶シリコン・ゲルマニウム・カーボンのうちのいずれか１つを含んで構成され、
前記第２の半導体層および前記ベースは単結晶シリコン・ゲルマニウム、および単結晶シリコン・ゲルマニウム・カーボンのうちのいずれか１つを含んで構成され、
前記エミッタは単結晶シリコン、単結晶シリコン・ゲルマニウム、および単結晶シリコン・ゲルマニウム・カーボンのうちのいずれか１つを含んで構成される
ことを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第１の絶縁膜はシリコン酸化膜である
ことを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第２の絶縁膜はシリコン窒化膜である
ことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記第３の半導体層中の禁制帯幅は、前記第４の半導体層から前記第２半導体層側に向かうに従い、階段状または連続的に減少する
ことを特徴とする半導体装置。
【請求項９】
半導体基板上に第１導電型の第１の半導体層を形成する工程と、
前記第１の半導体層の上に第１導電型の第２の半導体層を形成する工程と、
前記第２の半導体層の上に第２導電型の第３の半導体層を形成する工程と、
該第３の半導体層上に第１の絶縁膜を形成する工程と、
該第１絶縁膜に開口部を形成する工程と、
前記開口部内に第１導電型の第４の半導体層を形成する工程と、
前記第４の半導体層上に第１導電型の第５の半導体層を形成する工程と
を有し、
前記第４の半導体層の不純物濃度は前記第５の半導体層よりも小さく、且つ、少なくとも前記第４の半導体層と前記第１の絶縁膜とで囲まれた空洞が形成される
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記第１の絶縁膜上に前記第２の絶縁膜を形成する工程と、該第２の絶縁膜に開口部を形成する工程とを更に有し、
前記第２の絶縁膜で囲まれた前記開口部は前記第１の絶縁膜で囲まれた前記開口部よりも小さい径を有する
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０において、
前記第４の半導体層を、前記第１の絶縁膜で囲まれた前記開口部の下面の縁を起点としてファセットを有しながら形成する工程を更に有し、
前記ファセットは（１１１）または（３１１）である
ことを特徴とする半導体装置の製造方法。
【請求項１２】
増幅回路が形成された半導体装置を備えて成るスーパーヘテロダイン方式の通信機であって、
前記半導体装置は、
半導体基板上に設けられた第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層の上に設けられた第２導電型の第３の半導体層と、
該第３の半導体層上に設けられ、開口部を有する第１の絶縁膜と、
前記開口部内に設けられた第１導電型の第４の半導体層と、
前記第４の半導体層上に設けられた第１導電型の第５の半導体層と
を具備して成り、
前記第４の半導体層の不純物濃度は前記第５の半導体層よりも小さく、
前記第４の半導体層は前記第１の絶縁膜の側壁に接しないように形成され、
少なくとも前記第４の半導体層と前記第１の絶縁膜とで囲まれた空洞を有する
ことを特徴とするスーパーヘテロダイン方式の通信機。
【請求項１３】
請求項１２において、
前記スーパーヘテロダイン方式の通信機は、
ＲＦ入力端子から入力されたＲＦ信号を増幅する第１の増幅回路と、
前記第１の増幅回路の出力信号を局発発振回路の出力信号を用いてＩＦ周波数信号に変換する受信ミキサと、
前記受信ミキサの出力信号の不要波を低減するバンドパスフィルタと、
ＩＦ周波数帯の増幅を行う第２の増幅回路と、
ＩＦ信号からベースバンド信号成分を復調する復調回路と
を具備して成るスーパーヘテロダイン方式の受信機であり、
前記第１および第２の増幅回路の少なくともいずれか一方は前記増幅回路として前記半導体装置に形成されている
ことを特徴とするスーパーヘテロダイン方式の通信機。
【請求項１４】
請求項１２において、
前記スーパーヘテロダイン方式の通信機は、
ベースバンド信号入力端子から入力されたベースバンド信号Ｓｉｇ−ＢＢをデジタル変調する変調回路と、
前記変調回路の出力信号を局発発振回路の出力信号を用いてＩＦ周波数信号に変換する送信ミキサと、
前記送信ミキサの出力信号を増幅し且つ不要波を抑圧する第３の増幅回路と、
前記第３の増幅回路の出力信号を更に電力増幅する第４の増幅回路と
を具備して成るスーパーヘテロダイン方式の送信機であり、
前記第３および第４の増幅回路の少なくともいずれか一方は前記増幅回路として前記半導体装置に形成されている
ことを特徴とするスーパーヘテロダイン方式の通信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法並びにその半導体装置を用いたスーパーヘテロダイン方式の通信機に係り、特にバイポーラトランジスタを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、通信用デバイスやストレージ・システム等、様々な応用分野で高速性能を持つバイポーラトランジスタが用いられている。従来の高速バイポーラトランジスタとして、例えば、特許文献１には、エピタキシャル成長技術を利用して単結晶シリコン・ゲルマニウムを真性ベース層に用いたトランジスタ例が開示されている。
【０００３】
また、特許文献２には、エミッタとベースとが自己整合的に形成されるバイポーラトランジスタにおいて、単結晶シリコン・ゲルマニウムを用いたベースに加え、単結晶シリコンからなるエミッタ層もエピタキシャル成長技術により形成することで、遮断周波数ｆＴおよびコレクタ・ベース間の接合耐圧を同時に向上させるバイポーラトランジスタの構成が開示されている。
【０００４】
更に、特許文献３の第２の実施例には、低濃度エミッタ層がベース層とエミッタ層の間に存在し、且つベース層からエミッタ層までをエピタキシャル成長技術により連続的に形成することでベース層での不純物の拡散に影響を与えるような高温での熱処理が不要で、かつエミッタ抵抗を低くすることができる半導体装置の製造方法が開示されている。
【０００５】
また、特許文献４には、ベース層とエミッタ層の間に低濃度エミッタ層が存在し、且つ低濃度エミッタ層を選択エピタキシャル成長技術により形成することでベース・コレクタ接合でのリーク電流の増加、ベース層の厚みの増加を防止でき、かつ、リンクベース領域でのベース抵抗を、従来よりも低減できるヘテロバイポーラトランジスタの製造方法が開示されている。
【０００６】
また更に、特許文献５には、ベース・エミッタをエピタキシャル成長により連続して形成するバイポーラトランジスタにおいて、エミッタ層を周辺の絶縁膜に接しないように選択エピタキシャル成長により形成することで、エミッタ・ベース接合での結晶性の悪化に伴うリーク電流の発生を抑制する製造方法が開示されている。
【０００７】
【特許文献１】特開平７−１４７２８７号公報
【特許文献２】特開平５−２９９４２９号公報
【特許文献３】特開平１１−２１４４０１号公報
【特許文献４】特開平７−３１２３７１号公報
【特許文献５】特開２００４−１９３４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年の通信用デバイスには、データ量の増大に対応し得る高速性能の向上と、携帯電話等のモバイル機器の波及に伴う低消費電力化が同時に求められる。これに伴い、通信用回路に組み込まれるバイポーラトランジスタには、遮断周波数の向上と低電流駆動性能の向上とが同時に要求される。これら二つの要求を同時に満たすためには、高速動作を最も律速するベース走行時間の短縮と、低電流でのトランジスタ動作速度に最も影響するエミッタ・ベース接合におけるキャリアの充放電時間の低減を両立する必要がある。
【０００９】
図２に、特許文献１に記載された単結晶シリコン・ゲルマニウムを、真性ベース層に用いたトランジスタの断面構造を示す。半導体基板１０１に高濃度ｎ型埋め込み層１０２と、低濃度ｎ型シリコンからなるコレクタ１０３、及び素子分離絶縁膜１０４が形成されており、その上部にはコレクタ・ベース分離絶縁膜１０５に囲まれた低濃度ｎ型シリコン・ゲルマニウムからなるコレクタ１０９及びｐ型シリコン・ゲルマニウムからなるベース１１０が形成されている。ベース１１０は、多結晶ｐ型シリコン・ゲルマニウム層からなる繋ぎベース電極１１１によって、多結晶シリコンで構成されるベース電極１０６と接続されている。
【００１０】
ベース１１０上には、ベース・エミッタを分離する絶縁膜１０８が形成され、多結晶ｐ型シリコン・ゲルマニウムからなるベース電極１０６と接続されている。ベース１１０上には、ベース・エミッタを分離する絶縁膜１０８が形成され、上記絶縁膜１０８に囲まれた開口部には、高濃度ｎ型の多結晶シリコンからなるエミッタ電極１１３が形成されている。なお、図２において、１１５は高濃度ｎ型コレクタ引き出し電極、１１６ａ、〜１１１６ｃは金属電極、１０７は、エミッタ−ベース分離絶縁膜である。
【００１１】
エミッタ１１２は、上記エミッタ電極１１３からの不純物拡散により、ベース１１０内に形成されている。上記従来例では、シリコン・ゲルマニウムによるベース層をエピタキシャル成長により形成している為、ゲルマニウムの組成比制御を容易に行うことができ、ゲルマニウムの組成比を変化させることで、ベース中への内部電界の印加が可能である。
【００１２】
このため、ＳｉＧｅコレクタを有するシリコンへテロ接合バイポーラトランジスタのドリフト電界を高め、ベース層中のキャリアの移動度を向上させ、かつ、ベース・コレクタ接合領域キャリアの加速による高速化が可能であるという特徴を有する。
【００１３】
単結晶シリコン・ゲルマニウムを真性ベース層に用いた第２の従来例として、特許文献２に記載されたトランジスタが挙げられる。
【００１４】
上記第２の従来例の断面構造を図３に示す。図３において、図２との相違点は、エミッタ２１２がベース２１０の上部且つ、ベース・エミッタを分離する絶縁膜２０８に囲まれた開口部内に形成されている点にある。本従来例においては、エミッタ２１２は、高濃度ｎ型シリコンのエピタキシャル成長により形成されている点に特徴を有する。エピタキシャル成長の前後における熱負荷は、上記特許文献１の不純物拡散の場合に比べ、十分に小さくすることが可能である。このため、ベース２１０中の不純物拡散を抑制することができ、トランジスタの高速化に有利な薄膜のベースの形成が可能となる。
【００１５】
なお、図３において、２１３はエミッタ電極、２１６ａ〜２１６ｃは、金属電極、２１５は高濃度ｎ型コレクタ引き出し電極であり、２０２は、高濃度ｎ型埋め込み層、２０７はエミッタ−ベース分離絶縁膜である。
【００１６】
エピタキシャル成長により形成されたエミッタを有するバイポーラトランジスタのもう一つの例として、特許文献３に記載されたトランジスタがある。図４にその断面構造を示す。本従来例は、単結晶ｎ型シリコンで構成されるエミッタが、エミッタ３１２とエミッタ３１３の２層で構成され、エミッタ３１２の不純物濃度は、エミッタ３１３の不純物濃度に比べて、低い点に特徴を有する。高濃度エミッタ３１３とベース３１０の間に低濃度エミッタ３１２を挿入することで、高濃度のエミッタ・ベース接合の形成を防ぐことができ、キャリアのトンネル効果による電流リークを抑制することが可能であるという利点を有する。なお、図４において、３０８はベース・エミッタを分離する絶縁膜、３０５はコレクタ−ベース分離絶縁膜、３０７はエミッタ−ベース分離絶縁膜、３０６は、ベース引き出し電極、３１６は高濃度ｎ型層、３１５は層間絶縁膜、３１４はエミッタ電極（高濃度ｎ型多結晶シリコン）であり、３１７ａ〜３１７ｃは金属電極である。
【００１７】
エミッタ層とベース層の間に低濃度エミッタ層を用いたバイポーラトランジスタのもう一つの例として、特許文献４に記載されたトランジスタがある。本トランジスタは、ベース上に形成したリンクベース層を開口し、その内部に低濃度エミッタ層を選択成長により形成することを特徴としている。低濃度エミッタ層が、エミッタ層とリンクベース層による高濃度の接合の発生を抑制することが出来るため、ベース層を薄く保ったまま、リンクベース層を形成することが可能になり、高速性能とベース抵抗の低減が可能となる。
エピタキシャル成長により形成したエミッタを有するバイポーラトランジスタにおいて、エミッタを絶縁膜に接しない様に選択成長法により形成した例が、特許文献５に記載されている。エミッタが絶縁膜に沿って成長した場合と異なり、ベース電流リークの原因となるダングリングボンドの発生を抑制することが可能で、耐圧の向上等の効果を得ることが出来る。
【００１８】
ベース走行時間の短縮と、低電流でのトランジスタ動作速度に最も影響するエミッタ・ベース接合におけるキャリアの充放電時間の低減を両立させるという上記観点から、従来のバイポーラトランジスタを見ると、まず図２に示した例では、エミッタ１１２を形成する時の不純物拡散によるベース幅の増大が懸念される。
【００１９】
上記不純物拡散は、例えば８５０〜９００度の温度で約１０秒間の熱処理を施すことによって行われる。この際、ベースの不純物であるボロンも同時に拡散し、ベース幅がコレクタ側に向かって増大する。従って、キャリアのベース走行時間が増大し、トランジスタの高速動作を妨げるという課題があった。
【００２０】
次に、図３に示した従来例は、エミッタをエピタキシャル成長によって形成するため、図２の例に比べると負荷を大幅に低減することができ、ベース走行時間の短いトランジスタの作製が可能となる。
【００２１】
しかしながら、高不純物濃度のエミッタを高不純物濃度のベース上に直接成長させるため、高濃度のエミッタ・ベース接合が形成され、エミッタ・ベース接合容量が増大する。このため、エミッタ・ベース接合におけるキャリアの充放電時間が増大し、低電流におけるトランジスタの高速動作は困難になるという課題が生じる。
【００２２】
また、高濃度接合に起因したキャリアのトンネル効果による電流リークの発生も懸念される。
【００２３】
特許文献３の断面構造を示す図４では、高濃度ｎ型シリコンで構成されるエミッタ３１３と高濃度ｐ型シリコン・ゲルマニウムで構成されるベース３１０との間に低濃度ｎ型シリコン層で構成される低濃度エミッタ３１２を挿入しているため、トンネル電流リークを抑制することが可能である。しかし、低濃度エミッタ３１２が、絶縁膜３０８に接するように成長しているため、シリコンのダングリングボンドと絶縁膜の反応により、シリコン・絶縁膜界面には、キャリアの再結合準位が多数存在する。エミッタ・ベース接合容量を低減するために低濃度エミッタ３１２を完全空乏化した場合、空乏層内に多数の再結合準位が存在することになり、ベース電流リークの発生を引き起こす懸念が発生する。
【００２４】
特許文献４も、低濃度エミッタが絶縁膜に沿って成長することによって得られる構造をしており、同様の問題を有している。
【００２５】
特許文献５は、電流リークを抑制するために、エミッタ層を絶縁膜に接しないように形成しており、図３を例に取ると、ベース層２１０の表面が絶縁膜２０８の下面よりも常に上方に位置することが求められる。このため、ベース層は一定の厚さ以下に薄くすることが出来ず、ベース走行時間の低減を行うことが出来ない。また、エミッタ層と絶縁膜２０８の間に発生したすき間を更に別の絶縁膜で覆っているために、エミッタ電極の面積が小さくなり、エミッタ抵抗も増大する。
【００２６】
本発明は、上記の様々な問題を考慮してなされたものであり、その目的とするところは、バイポーラトランジスタにおいて、ベース走行時間の低減とエミッタ・ベース接合容量の低減、すなわち遮断周波数の向上と低電流駆動性能の向上とを可能にし、更にリーク電流の無い良好なトランジスタ動作特性を実現する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
上記課題を解決するために本発明に係る半導体装置は、半導体基板上に設けられた第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第１導電型の第２の半導体層と、前記第２の半導体層の上に設けられた第２導電型の第３の半導体層と、該第３の半導体層上に設けられ、開口部を有する第１の絶縁膜と、前記開口部内に設けられた第１導電型の第４の半導体層と、前記第４の半導体層上に設けられた第１導電型の第５の半導体層とを具備して成り、前記第４の半導体層の不純物濃度は前記第５の半導体層よりも小さく、前記第４の半導体層は前記第１の絶縁膜の側壁に接しないように形成され、少なくとも前記第４の半導体層と前記第１の絶縁膜で囲まれた空洞を有して成ることを特徴としている。
【００２８】
本発明に係る半導体装置は、更に前記第１の絶縁膜上に設けられ、前記第１の絶縁膜より狭い開口部を有する第２の絶縁膜を有し、少なくとも前記第４の半導体層と前記第１の絶縁膜で囲まれた空洞を有していると望ましい。また、前記第４の半導体層は、前記第１の絶縁膜下面の縁を起点として所定の斜めのファセット面が形成されており、該ファセット面は、（１１１）、または（３１１）であれば好適である。更に、本発明に係る半導体装置は、前記第１の半導体層及び前記第２の半導体層をコレクタ、前記第３の半導体層をベース、前記第４の半導体層及び前記第５の半導体層をエミッタとするバイポーラトランジスタであれば好適であり、前記第１の半導体層は単結晶シリコンまたは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンで構成され、前記第２の半導体層と前記ベースは、単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンで構成されれば更に好適である。
【００２９】
また、前記第１の絶縁膜はシリコン酸化膜であり、前記第２の絶縁膜はシリコン窒化膜であると好適である。前記第３の半導体層中の禁制帯幅は、前記第４の半導体層から前記第２の半導体層側に向かうに従い、階段状または連続的に減少することを特徴とする。
【００３０】
本発明に係る半導体装置の製造方法は、半導体基板上に第１導電型の第１の半導体層を形成する工程と、前記第１の半導体層の上に第１導電型の第２の半導体層を形成する工程と、前記第２の半導体層の上に第２導電型の第３の半導体層を形成する工程と、該第３の半導体層上に第１の絶縁膜を形成する工程と、該第１の絶縁膜に開口部を形成する工程と、前記開口部内に第１導電型の第４の半導体層を形成する工程と、前記第４の半導体層上に第１導電型の第５の半導体層を形成する工程とを有し、前記第４の半導体層の不純物濃度は、前記第５の半導体層の不純物濃度よりも小さく、少なくとも前記第４の半導体層と前記第１の絶縁膜で囲まれた空洞を形成することを特徴とする。
【００３１】
また、前記第１の絶縁膜上に前記第２の絶縁膜を形成する工程と、該第２の絶縁膜に開口部を形成する工程とを有し、前記第２の絶縁膜で囲まれた前記開口部は、前記第１の絶縁膜で囲まれた前記開口部よりも小さい径を有すれば好適である。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によれば、ベース走行時間の短縮と、エミッタ−ベース接合容量の低減を実現でき、高速性能と低電力駆動性能に優れたバイポーラトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００３３】
以下添付図面を参照しながら本発明に係る半導体装置およびその製造方法の好適な実施の形態について、具体的な実施例を用いて詳細に説明する。
【実施例１】
【００３４】
図１は、本発明に係る半導体装置の第１の実施例を示す断面構造である。図１において、参照番号１はシリコン基板を示し、２はシリコン基板に形成された高不純物濃度のｎ型シリコンからなるコレクタ埋め込み層を示す。３，４はそれぞれ素子分離絶縁膜とコレクタ−ベース分離絶縁膜を示し、コレクタ埋め込み層２とコレクタ−ベース絶縁膜４上には、低濃度ｎ型シリコンまたはシリコン・ゲルマニウムで構成されるコレクタ５と低濃度ｎ型シリコン・ゲルマニウムで構成されるコレクタ６、更にｐ型シリコン・ゲルマニウムで構成されるベース７が順次形成されている。これら３つの層は、コレクタ埋め込み層２上は単結晶、コレクタ−ベース分離絶縁膜４上は多結晶の結晶状態を有している。ベース層７上には開口部を有するエミッタ−ベース分離絶縁膜９が形成され、更に絶縁膜９上には絶縁膜１０が同じく開口部を有して形成されている。ここで、絶縁膜１０の開口部は絶縁膜９の開口部より狭く、絶縁膜１０は絶縁膜９との間で庇を形成している。
【００３５】
なお、図１の断面構造図で示した破線は、ｐ型不純物のイオン打ち込みでｐ＋化した層とｎ−化した層との境界を示している。図８（ｂ）〜(ｃ)、図９（a）〜(c)、図１４、図１５、図、図１７、１８、図１９（ａ）〜（ｂ）、図２０に記載の破線も同様の境界を示している。
【００３６】
上記開口部の外側、すなわち外部ベース領域には、ボロン等ｐ型不純物のイオン打込みによって高濃度ｐ型領域８が形成されており、ベース引き出し電極となっている。
【００３７】
ベース７上の上記開口部内には、低不純物濃度のｎ型シリコンまたはシリコン・ゲルマニウムで構成されるエミッタ１１が形成されている。図１８に示すように、エミッタ１１は、絶縁膜９の底面の縁から斜めにファセットを有しながら形成され、庇の底面において絶縁膜１０と接触している。このため、エミッタ１１は、絶縁膜９と絶縁膜１０との間で空洞１２を形成している。
【００３８】
前記低濃度エミッタ１１と絶縁膜１０上には、それぞれ高不純物濃度のｎ型単結晶シリコンまたはシリコン・ゲルマニウムで構成されるエミッタ１３と高不純物濃度のｎ型多結晶シリコンまたはシリコン・ゲルマニウムで構成されるエミッタ電極１４が形成されている。
【００３９】
本実施例では、低濃度エミッタ１１が絶縁膜１０と接することなく形成され、更に（１１１）または（３１１）等の安定面をファセットに持つことを特徴としている。この為、低濃度エミッタ１１は、不規則な原子配列によるキャリアのトラップ準位や、酸化膜との反応で形成されたダングリングボンドによるキャリア再結合準位の全く無い単結晶領域とすることが出来、完全空乏化した場合においてもキャリアの再結合による電流リーク発生を大幅に抑えることが可能となる。
【００４０】
また、エミッタ１１が傾斜したファセット形状を有し、更に空洞を備えている為、エミッタ１１を絶縁膜１０に接触させて形成した場合や、エミッタ１１と絶縁膜１０の隙間を絶縁膜で埋める場合に比べて、エミッタ−ベース接合容量の低減が可能である。
【００４１】
図５は、上記トランジスタの主要部における不純物濃度（図５（ａ））及びゲルマニウム組成比の分布（図５（ｂ））を示したものである。同図（ａ）及び（ｂ）の横軸は、揃えて図示され、ゲルマニウムの分布と不純物濃度の対応関係の理解が容易になっている。
【００４２】
本実施例ではｐ型シリコン・ゲルマニウムベースと、低濃度ｎ型シリコン・ゲルマニウムコレクタのゲルマニウム組成比を、共に約１５％程度としている。また、高濃度ｎ型エミッタと、前記ベースの不純物濃度は、１×１０１９ｃｍ−３から２×１０２０ｃｍ−３程度にし、低濃度ｎ型エミッタ及び低濃度ｎ型コレクタの不純物濃度は、５×１０１６ｃｍ−３から１×１０１８ｃｍ−３程度にすることが望ましい。低濃度ｎ型エミッタの不純物濃度を１×１０１８ｃｍ−３以下とすると、約１Ｖの順方向バイアス印加時においても、約１５ｎｍの厚さを持つ低濃度エミッタ１１を完全空乏化することが可能で、この場合は、単位面積当たりのエミッタ−ベース接合濃度を、低濃度エミッタ１１が無い場合に比べて、１／３から１／５にまで低減することが可能となる。
【００４３】
図６は、それぞれ異なるコレクタ電流密度における遮断周波数の逆数を示したものである。遮断周波数の逆数１／２・ｆＴは下記式で表されるように、複数の時定数により決定される。
【００４４】
【数１】
2010114142.tif 000003
ここで、τＢ、τＥ、τＣは、それぞれベース、エミッタ−ベース間空乏層、及びコレクタ−ベース間空乏層のキャリア走行時間を表し、τＣ＿chargeとτE＿chargeは、それぞれエミッタ−ベース間空乏層とコレクタ−ベース間空乏層のキャリアの充放電時間を表している。
【００４５】
τＣ_ chargeと、τＥ_ chargeは、それぞれエミッタ−ベース間空乏層、τＣＲは、コレクタ−ベース接合容量及びコレクタ抵抗、エミッタ抵抗で決定される時定数である。コレクタ電流密度が高い場合、すなわち、図６（ａ）に示す場合は、本発明の技術を適用することにより、ベース走行時間τＢの低減が可能となり、全時定数を低減させている。
【００４６】
これに対し、図６（ｂ）に示すコレクタ電流密度が低い場合においては、従来例では時定数の大部分を占めていたτＥ＿chargeが、本発明の技術適用により大幅に低減しており、このτＥ＿chargeの低減が全時定数を低減させていることが分かる。すなわち、コレクタ電流密度に応じて異なる時定数を低減させることで、幅広いコレクタ電流密度範囲において遮断周波数を向上することを可能としている。
【００４７】
図７は遮断周波数ｆＴをコレクタ電流密度に対してプロットしたものであり、特性線Ａは本発明の技術適用により得られた結果を示し、特性線Ｂは、従来例を示す。同図より、幅広い周波数範囲において、コレクタ電流密度が、従来例の特性線Ｂに比べて特性線Ａの方が、約１/３から１/５に低減しており、本発明の効果を示している。
【００４８】
次に、図８（ａ）〜図８（ｆ）、図９（ｄ）〜図９（ｆ）を用いて、本実施例における半導体装置の具体的な製造方法について、詳細に説明する。
【００４９】
まず、シリコン基板１上に砒素またはアンチモン、或いは燐を不純物とする高濃度ｎ型の単結晶シリコン層２を形成する。上記高濃度シリコン層は、エピタキシャル成長によりシリコン基板上１に堆積しても良いし、イオン打込み法により形成しても良い。
【００５０】
次いで、トランジスタ形成領域とコレクタ引き出し電極領域を除いて、例えばシリコン酸化膜からなる絶縁膜３を選択的に形成し、素子分離を行い、図８（ａ）に示す構造を得る。この素子分離構造の形成方法としては、シリコン層を選択的に酸化しても良いし、または素子分離領域を（例えばドライエッチング法を用いて）削り込み、絶縁膜３を埋め込んで化学的機械研磨（Chemical  Mechanical  Polishing  :  ＣＭＰ）等によって表面を平坦化しても良い。更には、シリコン基板上に絶縁膜３を堆積し、開口部を形成後に、高濃度シリコン層２をエピタキシャル成長等により選択的に形成することによっても可能である。
【００５１】
次に、コレクタ−ベース分離絶縁膜４を全面に堆積し、ドライエッチング或いはウェットエッチング等の手法により、トランジスタ真性部形成領域に開口部を形成する。
【００５２】
上記絶縁膜４は、シリコン酸化膜またはシリコン窒化膜であれば好適であるが、シリコン酸化膜とシリコン窒化膜の積層膜であっても良い。
【００５３】
次いで、全面に燐または砒素を不純物とした低濃度ｎ型シリコンまたはシリコン・ゲルマニウムからなるコレクタ５と、燐または砒素を不純物とした低濃度ｎ型シリコン・ゲルマニウムからなるコレクタ６と、例えばボロンを不純物としたｐ型シリコン・ゲルマニウムからなるベース７を、エピタキシャル成長等により順次堆積する。このとき、上記３つの層は開口部内では単結晶、絶縁膜４上では多結晶の結晶状態を有する。
【００５４】
次いで、エミッタ形成領域の外にボロン等のｐ型不純物を打込み、高濃度ｐ型のベース電極領域８を形成することにより、図８（ｂ）に示す構造を得る。
【００５５】
次に、図８（ｂ）の構造上に絶縁膜９と絶縁膜１０を堆積し、絶縁膜９に、エミッタ形成領域に対応する開口部を加工して図８（ｃ）に示す構造を得る。
【００５６】
この時、例えば絶縁膜９をシリコン酸化膜とし、絶縁膜１０をシリコン窒化膜とすると好適であり、更に上記開口部はドライエッチング等による異方性のエッチング手法を用いて加工すると良い。
【００５７】
図８（ｃ）の構造から絶縁膜９をウェットエッチング等の等方性エッチングにより図９（ａ）のように加工する。この時、例えば絶縁膜９がシリコン酸化膜で構成され、絶縁膜１０がシリコン窒化膜からなる場合は、エッチング液としてフッ化水素酸を用いると良く、絶縁膜９がシリコン窒化膜からなり、絶縁膜１０がシリコン酸化膜で構成される場合には約１６０度の燐酸を用いると図９（ａ）の構造を得ることが出来る。
【００５８】
次に、エピタキシャル成長等を用いて、上記絶縁膜９と絶縁膜１０によって形成された開口部内に、燐または砒素を不純物とした低濃度ｎ型シリコンまたはシリコン・ゲルマニウムからなるエミッタ１１を選択的に形成し、図９（ｂ）に示す構造を得る。ここでは、成長条件の調整により、エミッタ１１が（１１１）または（３１１）のファセットを側壁に持つように形成され、更に庇状に露出した絶縁膜１０の下面とエミッタ１１の上面が接するようにサイズ調整が施されているため、エミッタ１１と絶縁膜９と絶縁膜１０によって囲まれた空洞１２が形成される。
【００５９】
ここで、図９（ｂ）に示すエミッタ１１を得る為の成長方法について詳細を述べる。
【００６０】
エミッタ１１の結晶成長は、ガスソース分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ  ：  ＭＢＥ）法や、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ：  ＣＶＤ）法等により、行われる。本発明においては、成長プロセスにおける熱負荷の軽減と、シリコン基板上と絶縁膜上における成長の選択比向上が求められる。
【００６１】
まず、成長プロセスにおける主要な熱負荷として、成長前に基板加熱をして基板表面の自然酸化膜を除去するクリーニングプロセスが挙げられる。クリーニングプロセスにおける熱負荷の軽減には、クリーニング時に分子状或いは原子状の水素を添加して基板を過熱することが効果的である。これにより還元反応が促進され、低い基板温度においても酸素の脱離が可能である。例えば１０ｍｌ／ｍｉｎ．以上の水素を添加することで、クリーニング温度を７５０度、クリーニング時間を２分に低減しても界面酸素濃度を低い値に抑制することが可能である。結晶成長時の、絶縁膜に対するシリコンの選択比は、使用する原料ガスに応じて温度とガス流量、成長チャンバ内の圧力を最適化することで、高い値を保つことが出来る。
【００６２】
図１０、図１１は、化学気相成長法を用いたシリコンの結晶成長において、それぞれシリコンの原料ガスにジシラン（Ｓｉ２Ｈ６）、及びモノシラン（ＳｉＨ４）を用いた場合の、絶縁膜に対する選択性を維持出来る最大膜厚とゲルマニウム組成比の関係を示したものである。図１０はＳｉ２Ｈ６を用い、ガス流量を２ｍｌ／ｍｉｎ．、成長温度を５５０度、成長圧力を１Ｐａとした場合である。Ｇｅ組成比が０、すなわち単結晶Ｓｉの場合、シリコン酸化膜及びシリコン窒化膜上に堆積させずに成長出来るシリコンの最大膜厚は約３０ｎｍである。
【００６３】
上述のように、エミッタ−ベース間空乏層のキャリア充放電時間を低減させる低濃度エミッタ膜厚は、１５ｎｍあれば十分であるので、図１０に示す条件でトランジスタの低電力駆動性能向上が可能である。図１１はＳｉＨ４を用い、ガス流量を１０ｍｌ／ｍｉｎ．、成長温度を７００度、成長圧力を１０００Ｐａとした場合である。ＳｉＨ４はＳｉ２Ｈ６に比べて乖離に際しての活性化エネルギーが大きい為、やや高い温度を必要とするが、その分選択性は向上し、シリコン酸化膜及びシリコン窒化膜上に堆積させずに成長出来るシリコンエミッタの最大膜厚は、約１５０ｎｍとなる。このように原料ガスにより、最適な成長条件と選択成長が可能なシリコンの最大膜厚は異なるので、所望するトランジスタ性能に応じて条件を使い分けると良い。例えば、トランジスタの高速性能を重視する場合は、より低い成長温度でプロセスが可能なＳｉ２Ｈ６を用い、低電流駆動性能が重視される場合は、選択成長が可能なシリコンの最大膜厚に大きなマージンが保てるＳｉＨ４を用いると良い。図９（ｂ）に示す低濃度シリコンエミッタ層１１を形成後、燐または砒素を不純物とした高濃度ｎ型単結晶シリコンまたはシリコン・ゲルマニウムからなるエミッタ１３を成長する。この時、絶縁膜１０上には高濃度ｎ型多結晶のシリコンまたはシリコン・ゲルマニウムからなるエミッタ１４が同時に成長するように、すなわち非選択成長となるよう、成長条件を調整する。
【００６４】
絶縁膜上にも多結晶シリコンを堆積させる為には、成長温度の低温化、成長圧力の増大が有効である。上記成長条件の調整により、図９（ｃ）に示す構造を得る。この後、エミッタ電極１４とベース引き出し電極８を加工し、側壁に絶縁膜１５を形成した後、全面に層間絶縁膜１６を堆積して表面の平坦化を行い、最後にベース引き出し電極８、エミッタ電極１４、高濃度ｎ型シリコン層２の表面部分を開口して、金属電極１７ａ，１７ｂ，１７ｃを形成すると、図１に示す構造を得る。
【００６５】
尚、本実施例において、エミッタ形成時の熱処理による不純物の再分布がもたらす、ベース層９におけるベース幅の広がりを低減するため、コレクタ層６と、ベース層７と、低濃度エミッタ層１１の一部にカーボンを添加しても良い。以下の実施例においても、これらの層に関しては同様である。
【実施例２】
【００６６】
図１２は本発明に係る半導体装置の第２の実施例を示す図であり、図１２（ａ）は、不純物濃度の分布を示し、図１２（ｂ）はゲルマニウム組成比の分布を示したものである。本実施例では、ｐ型ベース（Ｄ２−Ｄ３間）の中に、Ｇｅ組成比がエミッタからコレクタ側にいくに従って階段状に増大する領域が含まれていることを特徴としている。Ｇｅ組成比がベース中で増大すると、エミッタからコレクタに向かう電界が発生し、ベース中を走行する少数キャリアである電子が加速されて、ベース走行時間が短縮するという利点を有する。
【００６７】
本実施例は、図１に示す実施例においてＧｅの組成比を変化させたものであり、本発明における全ての実施例に適用可能である。
【実施例３】
【００６８】
図１３は本発明に関る半導体装置の第３の実施例を示す図であり、図１３（ａ）は不純物濃度の分布を示し、図１３（ｂ）は、ゲルマニウム組成比の分布を示したものである。図１３の示す特徴は、低濃度ｎ型エミッタ層（Ｄ１−Ｄ２間）のゲルマニウム組成比を有限値としているところにある。ここで、低濃度ｎ型エミッタ中のゲルマニウム組成比は約３〜５％とし、ベース層と低濃度コレクタ層のゲルマニウム組成比は約１０〜１５％としている。本実施例においては、低濃度エミッタを絶縁膜に対してより選択性が高いシリコン・ゲルマニウムとすることで、低濃度エミッタ膜厚の増大が可能となり、エミッタ−ベース容量の更なる低減が可能である。
【００６９】
また、低濃度エミッタ層を、シリコンに比べて禁制帯幅の狭いシリコン・ゲルマニウムとすることで、低濃度エミッタから高濃度エミッタに向かう正孔に対して、エネルギー障壁を形成することが出来る。シリコン・ゲルマニウム／シリコン界面からなるヘテロ接合をｎ型領域の空乏層／エミッタ界面近傍に形成することで、禁制帯幅の差を全て価電子での障壁とすることが出来るので、少なくとも正孔による電流抑制という面では、ｐｎ接合近傍にヘテロ接合を形成するよりも効率が良い。
この為、本実施例の適用により、よりベース電流を小さく抑えることが出来、電流利得の向上が可能となる。本実施例は、図１に示す実施例においてＧｅの組成比を変化させたものである為、本発明における全ての実施例に適用可能である。特に実施例２のゲルマニウムプロファイルと組み合わせることにより、電流利得と遮断周波数ｆＴを共に向上させることが可能である。
【実施例４】
【００７０】
図１４は、本発明に係る第４の実施例を示す、半導体装置の断面図である。本実施例は、エミッタ直下の低濃度コレクタ６及び７の領域に、砒素または燐のイオン打込みによってｎ型の領域１８を形成することを特徴とする。上記イオン打込みは、実施例１の製造工程で説明した図９（ｄ）の状態で行うのが望ましく、この場合にはエミッタ開口部の領域にイオンが打込まれる。上記イオン打込み領域１８の不純物濃度を５×１０１７ｃｍ−３〜３×１０１８ｃｍ−３となるように調整することにより、高電流印加時のカーク(Ｋｉｒｋ)  効果を抑制することが出来、遮断周波数のピーク値の向上が可能となる。
【００７１】
本実施例は、より高い周波数でのトランジスタ動作が求められた場合に有効であり、また、個々のトランジスタで実施の有無が選択出来る為、用途に応じてトランジスタの性能を調整することが出来るという利点がある。本実施例は、本発明における全ての実施例に適用可能であることは言うまでも無い。
【実施例５】
【００７２】
図１５は、本発明に係る第５の実施例を示す、半導体装置の断面図である。本実施例では、ベース７上全面に、例えばボロンを不純物とする低濃度ｐ型シリコンまたはシリコン・ゲルマニウム層１９を有している点に特徴を持つ。実施例１のように、エミッタ形成時、表面にシリコン・ゲルマニウム層が露出していると、エミッタ形成前のクリーニング処理により、ゲルマニウム原子の表面マイグレーションに伴う表面形状の劣化が懸念される。特に、ある程度高温でのクリーニングが必要な場合や、高い電流利得を必要として、ベースのゲルマニウム組成比を増大した場合に、上記劣化が起き易い。このような場合、シリコン原子で表面が覆われるように形成された低濃度ｐ型層１９を挿入すると、上記変形を抑制することが可能である。図１６（ａ）に、本実施例におけるトランジスタ真性部の不純物濃度の分布を、図１６（ｂ）に、ゲルマニウム組成比の分布を示す。低濃度ｐ型層１９の不純物濃度は、５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲で制御し、且つ低濃度ｐ型層１９の膜厚は約１０ｎｍ以下とすると良い。この場合、順方向バイアス印加時においても上記低濃度ｐ型層１９の大部分を空乏化することが可能であり、ベース幅の増大を最小限にすることが可能である。また、図１６（ｂ）に示すように、上記低濃度ｐ型層１９は、有限のゲルマニウム組成比を有し、且つ上記組成比は表面側にいくに従って減少し、低濃度エミッタとの界面で０となるように調整すると良い。
【００７３】
上記ゲルマニウム組成比制御により、低濃度ｐ型層１９内に電子を加速させる内部電界を印加することが可能となり、低濃度ｐ型層１９の挿入によるベース幅の増大を補償することが出来る。
【００７４】
また、シリコン・ゲルマニウム層の変形に対して緩衝層の役割を果たす低濃度層１９を挿入したことにより、ベース層及び低濃度コレクタ層のゲルマニウム組成比を増大させることが可能となり、電流利得を向上することが出来る。このため、高い遮断周波数と低電流駆動性能を保ったまま、高い電流利得の達成が可能となる。本実施例は、実施例１０を除く本発明の全ての実施例に適用可能である。
【実施例６】
【００７５】
図１７は、本発明に係る第６の実施例における半導体装置のトランジスタ真性部付近の断面図である。本実施例は、低濃度エミッタ１１上に形成された単結晶シリコンまたはシリコン・ゲルマニウムで構成される高濃度ｎ型エミッタ１３が、絶縁膜１０と接しながら、絶縁膜１０で囲まれた開口部を埋めるように形成している。更に、高濃度ｎ型エミッタ１３と絶縁膜１０には、エミッタ電極となる多結晶シリコンまたはシリコン・ゲルマニウム層１４が形成されている。本実施例においては、成長圧力と温度を調整し、高濃度ｎ型エミッタ１３が絶縁膜１０の表面に対する選択性を保ちつつ絶縁膜１０の側壁に添って成長するよう、成長条件の最適化を行う。
【００７６】
本実施例における効果は、絶縁膜１０により形成された開口部が、多結晶層よりも抵抗率の低い単結晶層で埋められることで、エミッタ抵抗の低減が可能である点にある。エミッタ抵抗は、前述の時定数τＣＲに寄与しており、エミッタ抵抗を低減することにより、遮断周波数の更なる向上が可能となる。本実施例は、実施例７及び実施例９と実施例１０を除く本発明の全ての実施例に適用可能である。
【実施例７】
【００７７】
図１８は、本発明に係る第７の実施例における、半導体装置のトランジスタ真性部付近の断面図である。本実施例は、エミッタ−ベース分離絶縁膜が、絶縁膜９と絶縁膜１０、更に絶縁膜２０から構成される３層構造を成しており、更に絶縁膜２０が傾斜角を持つ側壁を有することを特徴とする。本実施例における、半導体装置の概略的な製造方法を図１９に示す。まず、ベース７上に、絶縁膜９、絶縁膜１０、絶縁膜２０を連続して堆積し、トランジスタ真性部に開口部を形成する。３層絶縁膜の膜構成は、絶縁膜９と絶縁膜２０をシリコン酸化膜とし、絶縁膜１０をシリコン窒化膜とすると良い。
【００７８】
或いは、絶縁膜９と絶縁膜２０をシリコン窒化膜とし、絶縁膜１０をシリコン酸化膜とすることも可能である。ここで、例えば等方性のドライエッチングを行い、上部２層をエッチング除去すると、図１９（ａ）に示した構造を得る。図１９（ａ）において、２２はリソグラフィー工程で用いたレジストマスクである。
【００７９】
次いで、レジストマスク２２を残したまま、例えば等方性のウェットエッチングを行うと、図１９（ｂ）の構造を得る。上記ウェットエッチングには、例えば上記絶縁膜９と絶縁膜２０が、シリコン酸化膜の場合はフッ化水素酸を用い、例えば上記絶縁膜９と絶縁膜２０がシリコン窒化膜の場合は約１６０度の燐酸を用いると、絶縁膜１０に対して、絶縁膜９と絶縁膜２０を選択的にエッチングすることが可能となる。
【００８０】
図１９（ｂ）では、上記ウェットエッチングの結果、絶縁膜９及び絶縁膜２０によって形成される開口部は、いずれも絶縁膜１０によって形成される開口部よりも広い径を有し、且つ絶縁膜２０は傾斜角を持つ側壁を有することを特徴としており、絶縁膜２０によって形成される開口部は、上方に向かう程その径が増大している。図１９（ｂ）の状態から、低濃度エミッタ１１を選択成長し、次いで高濃度単結晶エミッタ１３と高濃度多結晶エミッタ電極１４を同時に成長すると、図１８の構造を得る。本実施例では、エミッタ電極１４とベース電極８の距離を縮める事無く、絶縁膜１０の厚さを薄くすることが出来、また上部においては絶縁膜２０によって形成されるエミッタ開口径を十分に広げることが出来るため、エミッタ抵抗を大幅に低減することが可能となる。
【００８１】
また、絶縁膜が３層構造からなるため、エミッタ電極１４とベース電極８の距離を増大させることが可能で、エミッタ−ベース容量を低減することが出来る。これにより、遮断周波数と低電流駆動性能をより向上させることが可能となる。本実施例は、実施例６と実施例１０を除く本発明の全ての実施例に適用可能である。
【実施例８】
【００８２】
図２０は、本発明に係る第８の実施例における、半導体装置のトランジスタ真性部付近の断面図である。本実施例は、低濃度エミッタ１１が絶縁膜１０と接しておらず、高濃度多結晶エミッタ電極１４が絶縁膜１０の上部、側面、及び底面を全て覆うように形成されていることを特徴とする。
【００８３】
空洞１２は、低濃度エミッタ１１と絶縁膜９、更に高濃度多結晶エミッタ電極１４との間で囲まれた領域に形成される。本実施例における高濃度単結晶エミッタ１３及び高濃度多結晶エミッタ１４の結晶成長条件は、上記高濃度エミッタ及びエミッタ電極が低濃度エミッタ１１と絶縁膜１０の周辺に成長し、絶縁膜９上には成長しないよう調整する必要がある。例えば、図１０に示すＳｉ２Ｈ６を用いた結晶成長の場合、高濃度エミッタにシリコンを用いると、図２０の構造を得る為には、高濃度エミッタの膜厚を約３０ｎｍから５０ｎｍの間にすれば良い。
【００８４】
高濃度エミッタ電極１４の膜厚をより厚くする必要が生じた場合は、成長温度を低減するか、成長圧力を増大して、適当な条件を調整すると良い。本実施例では、絶縁膜９の厚さを低濃度エミッタ１１より薄くする必要が無い為、絶縁膜９を厚膜化してエミッタ−ベース容量を低減することが可能となる。また、絶縁膜１０により形成される庇を十分長くする必要が無い為、絶縁膜１０の開口部を広くすることが出来、エミッタ抵抗の低減が可能となる。本実施例は、実施例６及び実施例７と、実施例１０を除く本発明の全ての実施例に適用可能である。
【実施例９】
【００８５】
図２１は本発明に関る第９の実施例における、半導体装置の断面図である。本実施例は、エミッタ周辺部以外は従来例１から従来例３までとほぼ同等の構成をしている為、詳細説明を省略するが、コレクタ４１０及びベース４１１がコレクタ−ベース分離絶縁膜４０５に囲まれた開口部内に選択成長していることを特徴とする、自己整合型バイポーラトランジスタを構成している。本実施例は、エミッタ−ベース分離絶縁膜４０８がＬ字型を成しており、前記絶縁膜４０８上には、絶縁膜４０９が形成されていて、絶縁膜４０９の底面は絶縁膜４０８上に突出した庇構造を形成している。絶縁膜４０８で囲まれた開口部内には、低濃度ｎ型単結晶シリコンまたはシリコン・ゲルマニウムからなる低濃度エミッタ４１３が選択成長により形成されており、上記低濃度エミッタ４１３は絶縁膜４０８と絶縁膜４０９によって囲まれた領域によって空洞４１４を形成している。
【００８６】
低濃度エミッタ４１３上及び絶縁膜４０８と絶縁膜４０９上には、それぞれ高濃度ｎ型単結晶シリコンまたはシリコン・ゲルマニウムからなる高濃度エミッタ４１５と、高濃度ｎ型多結晶シリコンまたはシリコン・ゲルマニウムからなる高濃度エミッタ電極４１６が同時に形成されている。本実施例における半導体装置の主要な製造方法を図２２を用いて説明する。
【００８７】
まず、シリコン基板４０１上に、高濃度ｎ型埋め込み層４０２、低濃度ｎ型コレクタ４０３、素子分離絶縁膜４０４、及びコレクタ引き出し電極４１８を形成し、図２２（ａ）の構造を得る。ここまでの形成方法は、特許文献１から特許文献３に掲載されているので詳細を割愛する。
【００８８】
次に、全面に絶縁膜４０５と、高濃度ｐ型多結晶シリコン、またはシリコン・ゲルマニウムからなる高濃度ベース電極４０６と、絶縁膜４０７を順次形成し、図２２（ｂ）に示すトランジスタ真性部周辺の構造を得る。続いて、絶縁膜４０７と上記ベース電極４０６を例えば異方性のドライエッチングにより開口し、最下層の絶縁膜４０５をウェットエッチングにより加工して、図２２（ｃ）の構造を得る。
【００８９】
このとき、例えば絶縁膜４０７はシリコン酸化膜とし、絶縁膜４０５はシリコン窒化膜とすることが出来、この場合のウェットエッチングは約１６０度の燐酸を用いれば良い。図２２（ｃ）の構造において、露出したベース電極４０６の側壁を熱酸化法等によって酸化し、開口部内に低濃度ｎ型コレクタ４１０を選択成長する。この時、実施例１で説明したような、適切な成長条件を選択することにより、低濃度ｎ型コレクタ４１０はファセットを有して、側壁絶縁膜４０５に接触する事無く成長する。更に、成長条件を最適化することにより庇下部に露出した多結晶ベース電極４０６への成長も抑制することが出来る。
【００９０】
次いで、高不純物濃度ｐ型単結晶シリコン・ゲルマニウムからなるベース層４１１を開口部内に選択成長する。この際、ベース層４１１の形成と同時に、庇下部に露出した多結晶ベース電極４０６に高濃度ｐ型の多結晶シリコン・ゲルマニウムからなる繋ぎベース電極４１２が堆積するように成長条件を選択することによって、ベース４１１とベース電極４０６が高濃度ｐ型多結晶層４１２によって接続され、図２３（ａ）の構造を得る。続いて、ベース電極４０６の側壁酸化膜４２１をウェットエッチング等により除去した後、絶縁膜４０８と絶縁膜４０９を順次堆積し、絶縁膜４０９をドライエッチング等の異方性エッチングにより加工し、さらに絶縁膜４０８をウェットエッチング等の等方性エッチングによって加工すると、図２３（ｂ）に示した構造を得る。
【００９１】
ここで、例えば絶縁膜４０８をシリコン酸化膜、絶縁膜４０９をシリコン窒化膜とすれば良く、この場合絶縁膜４０８のエッチングはフッ化水素酸で行うことが出来る。続いて、絶縁膜４０８と絶縁膜４０９で形成された開口部内に、低不純物濃度ｎ型シリコンまたはシリコン・ゲルマニウムからなる低濃度エミッタ４１３を選択成長により形成する。このときの成長条件を、実施例１で説明したように最適化すると、低濃度ｎ型エミッタ４１３はファセットを有して、側壁絶縁膜４０８に接触する事無く成長することが可能となる。低濃度ｎ型エミッタ４１３上に、高濃度ｎ型単結晶シリコンまたはシリコン・ゲルマニウムからなる高濃度エミッタ４１５と、高濃度ｎ型多結晶シリコンまたはシリコン・ゲルマニウムからなる高濃度エミッタ電極４１６を同時に形成し、高濃度エミッタ電極４１６を加工することにより、図２３（ｃ）の構造を得る。本実施例では、コレクタ開口部がエミッタ開口部に対して、自己整合的に形成されているため、コレクタ面積の低減が可能で、コレクタ−ベース接合の寄生容量を大幅に低減することが出来る。コレクタ−ベース接合容量の低減も、エミッタ−ベース接合容量の低減と同様に、低電流駆動性能を大きく向上させることが可能であるため、本実施例ではエミッタ−ベース接合容量とコレクタ−ベース接合容量を共に低減することで、より一層の低電流駆動性能の向上が期待出来る。
【００９２】
尚、本実施例で説明した絶縁膜４０９は、ｎ型高不純物濃度の多結晶シリコンに置き換えることも可能である。この場合、エミッタ抵抗の低減が可能となる。但し、低濃度エミッタ成長時の選択性が低減するため、用途に応じて絶縁膜と使い分ける必要がある。
【実施例１０】
【００９３】
本発明の第１０の実施例を、図２４を用いて説明する。図２４は増幅回路のトランジスタに実施例１〜９のバイポーラトランジスタを適用したスーパーヘテロダイン方式の受信機の構成を示す図である。本実施例の受信機は、ＲＦ入力端子から入力されたＲＦ信号Ｓｉｇ−ＲＦを増幅する不要波抑圧機能付増幅回路（ＬＮＡＩＲ）５０１と、この増幅回路５０１の出力信号を局発発信回路（ＬＯＶＣＯ）５０６の出力信号を用いてＩＦ周波数信号に変換する受信ミキサ（ＭＩＸ）５０２と、上記受信ミキサ５０２の出力信号の不要波を除去する為のバンドパスフィルタ（ＩＦＢＰＦ）５０３と、ＩＦ周波数帯の増幅を行うＩＦ増幅回路（ＩＦＡＭＰ）５０４と、ＩＦ信号からベースバンド信号成分を復調する復調回路（ＤＥＭＯＤ）５０５を含んでいる。本実施例の形態の受信機は、高速動作が可能で、且つ低電力での信号増幅が可能なバイポーラトランジスタを有することで、受信機全体の低電力化が可能となる。
【実施例１１】
【００９４】
本発明の第１１の実施例を、図２５を用いて説明する。図２５は増幅回路のトランジスタに実施例１〜９のバイポーラトランジスタを適用したスーパーヘテロダイン方式の送信機の構成を示す図である。本実施例の送信機は、Ｓｉｇ−ＢＢ信号入力端子から入力されたベースバンド信号Ｓｉｇ−ＢＢをデジタル変調する変調回路（ＭＯＤ）６０１と、この変調回路６０１の出力信号を局発発信回路（ＬＯＶＣＯ）６０５の出力信号を用いてＩＦ周波数信号に変換する送信ミキサ（ＭＩＸ）６０２と、上記送信ミキサ６０２の出力信号を増幅し且つ不要波を抑圧する不要波抑圧機能付増幅回路（ＡＭＰＩＲ）６０３と、上記増幅回路６０３の出力信号を更に大幅に電力増幅する電力増幅回路（ＰＡ）６０４を含んでいる。本実施例の形態の送信機は、高速動作が可能で、且つ低電力での信号増幅が可能なバイポーラトランジスタを有することで、送信機全体の低電力化が可能となる。
【図面の簡単な説明】
【００９５】
【図１】本発明に係る半導体装置の第１の実施例を示す断面図である。
【図２】従来例１のバイポーラトランジスタを示す断面図である。
【図３】従来例２のバイポーラトランジスタを示す断面図である。
【図４】従来例３のバイポーラトランジスタを示す断面図である。
【図５】本発明に係る半導体装置の第１の実施例におけるトランジスタ主要部の不純物濃度（ａ）及びゲルマニウム組成比（ｂ）の分布を示した図である。
【図６】本発明に係る半導体装置の第１の実施例における一定のコレクタ電流密度での遮断周波数の逆数を従来例と比較した図であって、（ａ）はコレクタ電流密度が２ｍＡ／μｍ２である場合を示す図であり、（ｂ）はコレクタ電流密度が０．３ｍＡ／μｍ２である場合を示す図である。
【図７】本発明に係る半導体装置の第１の実施例における遮断周波数とコレクタ電流密度との関係を本発明Ａと従来例Ｂとで比較した形で示した図である。
【図８】本発明に係る半導体装置の第１の実施例の製造方法を工程の順に（ａ）（ｂ）（ｃ）と示した断面図である。
【図９】図８に示した製造方法の工程に続く工程をその工程の順に（ａ）（ｂ）（ｃ）と示した断面図である。
【図１０】本発明に係る半導体装置の第１の実施例の製造方法における化学気相成長法を用いたシリコンの結晶成長で、シリコンの原料ガスにジシラン（Ｓｉ２Ｈ６）を用いた場合の選択成長の臨界膜圧厚とゲルマニウム組成比の関係を示す図である。
【図１１】本発明に係る半導体装置の第１の実施例の製造方法における化学気相成長法を用いたシリコンの結晶成長で、シリコンの原料ガスにモノシラン（ＳｉＨ４）を用いた場合の絶縁膜に対する選択性を維持出来る最大膜厚とゲルマニウム組成比の関係を示した図である。
【図１２】本発明に係る半導体装置の第２の実施例でのトランジスタ主要部の不純物濃度（ａ）及びゲルマニウム組成比（ｂ）の分布を示す図である。
【図１３】本発明に係る半導体装置の第３の実施例でのトランジスタ主要部の不純物濃度（ａ）及びゲルマニウム組成比（ｂ）の分布を示す図である。
【図１４】本発明に係る半導体装置の第４の実施例を示す断面図である。
【図１５】本発明に係る半導体装置の第５の実施例を示す断面図である。
【図１６】本発明に係る半導体装置の第５の実施例でのトランジスタ主要部の不純物濃度（ａ）及びゲルマニウム組成比（ｂ）の分布を示す図である。
【図１７】本発明に係る半導体装置の第６の実施例を示すトランジスタ主要部の断面図である。
【図１８】本発明に係る半導体装置の第７の実施例を示すトランジスタ主要部の断面図である。
【図１９】本発明に係る半導体装置の第７の実施例の製造方法を工程の順に（ａ）（ｂ）と示した断面図である。
【図２０】本発明に係る半導体装置の第８の実施例を示すトランジスタ主要部の断面図である。
【図２１】本発明に係る半導体装置の第９の実施例を示す断面図である。
【図２２】本発明に係る半導体装置の第９の実施例の製造方法を工程の順に（ａ）（ｂ）（ｃ）と示した断面図である。
【図２３】図２２に示した製造方法の工程に続く工程をその工程の順に（ａ）（ｂ）（ｃ）と示した断面図である。
【図２４】本発明のスーパーヘテロダイン方式の通信機の一実施例を示す図であって、増幅回路のトランジスタに本発明の半導体装置を適用したスーパーヘテロダイン方式の受信機の構成例を示す図である。
【図２５】本発明のスーパーヘテロダイン方式の通信機の一実施例を示す図であって、増幅回路のトランジスタに本発明の半導体装置を適用したスーパーヘテロダイン方式の送信機の構成例を示す図である。
【符号の説明】
【００９６】
１、１０１、２０１、３０１、４０１  …  シリコン基板、２、１０２、２０２、３０２、４０２  …  高濃度ｎ型層埋め込みコレクタ層、１０３、２０３、３０３、４０３  …  低濃度ｎ型コレクタ層（単結晶シリコンまたは単結晶シリコン・ゲルマニウム層）、３、１０４、２０４、３０４、４０４  …  素子分離絶縁膜、４、１０５、２０５、３０５、４０５  …  コレクタ−ベース分離絶縁膜、５  …  低濃度ｎ型コレクタ層（単結晶シリコンまたは単結晶シリコン・ゲルマニウム層）、６、１０９、２０９、３０９、４１０  …  低濃度ｎ型コレクタ層（単結晶シリコン・ゲルマニウム層）、１０６、２０６、３０６、４０６  …  ベース引き出し電極（高濃度ｐ型多結晶シリコンまたは高濃度ｐ型多結晶シリコン・ゲルマニウム）、７、１１０、２１０、３１０、４１１  …  高濃度ｐ型ベース層（単結晶シリコン・ゲルマニウム層）、８  …  ｐ型不純物イオン打込み領域、９、１０、２０、１０７、１０８、２０７、２０８、３０７、３０８、４０７、４０８、４０９  …  エミッタ−ベース分離絶縁膜、１１１、２１１、３１１、４１２  …  ベース繋ぎ電極（高濃度ｐ型多結晶シリコンまたは高濃度ｐ型多結晶シリコン・ゲルマニウム）、１１、３１２、４１３  …  低濃度ｎ型エミッタ層（低濃度ｎ型単結晶シリコンまたは低濃度ｎ型単結晶シリコン・ゲルマニウム）、１２、４１４  …  低濃度ｎ型エミッタ層−絶縁膜間空洞、１３、１１２、２１２、３１３、４１５  …  高濃度ｎ型エミッタ層（高濃度ｎ型単結晶シリコンまたは高濃度ｎ型単結晶シリコン・ゲルマニウム）、１４、１１３、２１３、３１４、４１６  …  エミッタ電極（高濃度ｎ型多結晶シリコン）、１５  …  側壁絶縁膜、１６、１１４、２１４、３１５、４１７  …  層間絶縁膜、１１５、２１５、３１６、４１８  …  高濃度ｎ型コレクタ引き出し電極、１７、１１６、２１６、３１７、４１９  …  金属電極、２２  …  レジスト、４２０  …  低濃度ｎ型コレクタ層−絶縁膜間空洞、４２１  …  側壁絶縁膜、５０１  …  不要波抑圧機能付増幅回路、５０２  …  受信ミキサ、５０３  …  バンドパスフィルタ、５０４  …  ＩＦ増幅回路、５０５  …  復調回路、５０６  …  局発発信回路、６０１  …  デジタル変調回路、６０２  …  送信ミキサ、６０３  …  不要波抑圧機能付増幅回路、６０４  …  電力増幅回路、６０５  …  局発発信回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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