(57)【要約】      （修正有）【課題】回路規模の増大およびリーク電流の発生を抑えたまま、半導体集積回路内の素子をＥＳＤサージから保護することができるＥＳＤ保護回路を提供する。【解決手段】Ｐ型基板１１１上にＮ型の埋込層１１２とその埋込層１１２を取り巻くＮウェル層１１３でＰ型基板１１１から分離したＰウェル領域１１４に、ドレイン用のＮ＋領域１１７と、ゲート電極１１８と、バックゲート用のＰ＋領域１２０と、ソース用のＮ＋領域１１９とを形成し、ゲート、ソースおよびバックゲートを短絡させたＮＭＯＳトランジスタ１００を、電源端子と入力端子との間に配備し、ソースを電源側に接続するとともにドレインを入力端子に接続した。【選択図】図２
2010177545.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型基板上にＮ型の埋込層と該埋込層を取り巻くＮウェル層で該Ｐ型基板から分離したＰウェル領域に形成されゲート、ソースおよびバックゲートを短絡させたＮＭＯＳトランジスタが、電源端子と入力端子又は出力端子との間に、ソースを電源側、ドレインを入力端子又は出力端子側として接続されてなることを特徴とするＥＳＤ保護回路。
【請求項２】
前記電源端子と前記ソースとの間にカソードを該電源端子側、アノードを該ソース側とするダイオードがさらに接続されてなることを特徴とする請求項１記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）から保護するＥＳＤ保護回路に関する。
【背景技術】
【０００２】
半導体集積回路を搬送する時などに人体や搬送機器に静電気が帯電してそれが半導体集積回路内に流れることによりＥＳＤイベントが発生する場合がある。半導体集積回路がＥＳＤイベントの発生を受けた場合、その半導体集積回路内の素子が損傷を受ける可能性がある。そこで、従来より、半導体集積回路にＥＳＤ保護回路を備え、このＥＳＤ保護回路でＥＳＤによる電荷を放電することにより、その半導体集積回路内の素子を保護する技術が提案されている。
【０００３】
例えば、Ｐ型基板内に形成されたトランジスタと、そのトランジスタのソース領域に隣接して形成された追加接合部と、その追加接合部に結合されたスイッチング回路とを備え、追加接合部における電位をスイッチング回路に転送してＥＳＤ電流を流すように構成されたＥＳＤ保護回路が提案されている（特許文献１参照）。
【０００４】
また、例えば、ＥＳＤ電流によって電源端子の電流が上昇するとブレークダウンする保護素子を電源端子と接地端子との間に設けるとともに、ＥＳＤ電流の周波数成分の通過を阻止するフィルタを電源端子と内部回路との間に設けた構成のＥＳＤ保護回路が提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１７２２１６号公報
【特許文献２】特開２００７−２１４２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般に、ＥＳＤ保護回路には、電源端子と入力端子との間にパワークランプ素子（例えば、ダイオード接続されているトランジスタ）が配備されている。ここで、高耐圧ＣＭＯＳプロセスを用いたＤＣ／ＤＣコンバータや類似のスイッチング回路を含む半導体集積回路において、例えば数ｋＨｚの周波数で且つ電源電圧よりも高いパルス電圧を有する信号が入力端子に入力される場合がある。すると、ＥＳＤ保護回路では、入力信号によるスイッチング動作が行なわれるたびに、そのＥＳＤ保護回路に配備されたトランジスタのゲート容量を介したセルフターンオンにより、入力端子から電源端子に向けてリーク電流が発生して電圧降下や電流損失が生じるという問題が発生する。また、昇圧型のＤＣ／ＤＣコンバータを含む半導体集積回路では、出力電圧が電源端子に印加される電源電圧よりも高くなる場合があり、従ってこの半導体集積回路に、電源端子と出力端子との間にパワークランプ素子を接続する構成のＥＳＤ保護回路を採用することは困難となる。
【０００７】
そこで、電源端子と、入力端子もしくは出力端子との間に、パワークランプ素子とツェナーダイオードとが直列接続されてなる構成のＥＳＤ保護回路を備えるということが行なわれている。このＥＳＤ保護回路では、入力端子もしくは出力端子に印加される電圧が、電源端子に印加されている電源電圧よりも高い場合であっても、ツェナーダイオードにより入力端子もしくは出力端子から電源端子側に向けて発生するリーク電流を抑えることができる。
【０００８】
しかし、ＥＳＤイベント時に発生する電流（ＥＳＤ電流）は、例えば２Ａ〜３Ａと大きく、このように大きなＥＳＤ電流を流すためには、大きな面積を有するツェナーダイオードが必要とされる。従って、ＥＳＤ保護回路の回路規模が大きくなるという問題がある。
【０００９】
本発明は、上記事情に鑑み、回路規模の増大およびリーク電流の発生を抑えたまま、半導体集積回路内の素子をＥＳＤサージから保護することができるＥＳＤ保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成する本発明のＥＳＤ保護回路は、
Ｐ型基板上にＮ型の埋込層とその埋込層を取り巻くＮウェル層でそのＰ型基板から分離したＰウェル領域に形成されゲート、ソースおよびバックゲートを短絡させたＮＭＯＳトランジスタが、電源端子と入力端子又は出力端子との間に、ソースを電源側、ドレインを入力端子又は出力端子側として接続されてなることを特徴とする。
【００１１】
本発明のＥＳＤ保護回路は、上記構成のため、高耐圧で且つＥＳＤイベント時に発生する大きなＥＳＤ電流を流すことができる、いわゆるゲート・グランディド・ＮＭＯＳ（ＧＧＮＭＯＳ：Ｇａｔｅ  Ｇｒｏｕｎｄｅｄ  ＮＭＯＳ）トランジスタであるＮＭＯＳトランジスタが実現されるとともに、このＮＭＯＳトランジスタがツェナーダイオードの役割を有することとなる。従って、入力端子又は出力端子にＥＳＤサージが印加された場合は、このＥＳＤサージによる電荷を、ＮＭＯＳトランジスタを経由して電源端子側に流すことができる。また、通常動作時において入力端子又は出力端子に、電源端子に印加されている電源電圧よりも高い電圧が入力された場合であっても、このＮＭＯＳトランジスタのツェナーダイオード機能により、入力端子側又は出力端子側から電源端子側へのリーク電流の流入が阻止される。また、このＮＭＯＳトランジスタの面積は、このＮＭＯＳトランジスタと同等の役割を担うツェナーダイオードの面積と比較し、例えば４０％削減することができる。従って、回路規模の増大およびリーク電流の発生を抑えたまま、半導体集積回路内の素子をＥＳＤサージから保護することができるＥＳＤ保護回路を提供することができる。
【００１２】
ここで、上記電源端子と上記ソースとの間にカソードをその電源端子側、アノードをそのソース側とするダイオードがさらに接続されてなることが好ましい。
【００１３】
このようにすると、電源端子から入力端子又は出力端子に流れる電流の発生を防止できる。
【発明の効果】
【００１４】
本発明によれば、回路規模の増大およびリーク電流の発生を抑えたまま、半導体集積回路内の素子をＥＳＤサージから保護することができるＥＳＤ保護回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態のＥＳＤ保護回路の構成を示す図である。
【図２】図１に示すＮＭＯＳトランジスタの断面を示す図である。
【図３】図１に示すＥＳＤ保護回路をシミュレーションするための説明図である。
【図４】比較例としてのＥＳＤ保護回路をシミュレーションするための説明図である。
【図５】図３，図４におけるシミュレーション結果を示すグラフである。
【図６】本実施形態のＥＳＤ保護回路に備えられたＮＭＯＳトランジスタと、このＮＭＯＳトランジスタに代わるツェナーダイオードとのレイアウトを示す図である。
【図７】図１に示すＥＳＤ保護回路の入力端子にＥＳＤサージが印加された場合のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施の形態を説明する。
【００１７】
図１は、本発明の一実施形態のＥＳＤ保護回路の構成を示す図である。
【００１８】
図１に示すＥＳＤ保護回路１は、低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを、半導体チップの同一基板上に同時に形成するＣＤＭＯＳプロセスにより形成された半導体集積回路に組み込まれている。
【００１９】
図１に示すＥＳＤ保護素子１には、電源端子１１と入力端子１２との間に、直列に接続されたダイオード２１とＮＭＯＳトランジスタ１００が備えられている。電源端子１１には、電源電圧ＶＣＣが印加される。また、入力端子１２には、電源電圧ＶＣＣよりも高いパルス電圧を有する入力信号ＩＮが入力される。
【００２０】
ＮＭＯＳトランジスタ１００のゲートＧ、ソースＳおよびバックゲートＢＧは共通接続されて、ダイオード２１のアノードに接続されている。ダイオード２１のカソードは電源端子１１に接続されている。ＮＭＯＳトランジスタ１００のドレインＤは、入力端子１２に接続されている。
【００２１】
また、ＥＳＤ保護素子１には、入力端子１２と接地端子１３との間に、ダイオード２２が備えられている。ダイオード２２のカソードは入力端子１２に接続されるとともに、そのダイオード２２のアノードは接地端子１３に接続されている。接地端子１３はグランドＧＮＤに接続されている。
【００２２】
ここで、ＮＭＯＳトランジスタ１００の構造について、図２を参照して説明する。
【００２３】
図２は、図１に示すＮＭＯＳトランジスタの断面を示す図である。
【００２４】
図２には、半導体チップのＰ型基板１１１が示されており、このＰ型基板１１１上にはＮ型の埋込層１１２が形成されている。このＮ型の埋込層１１２は、詳細には、素子分離用のＮ型のエピタキシャル層からなるＮＢＬ層（Ｎ＋  Ｂｕｒｉｅｄ  Ｌａｙｅｒ）である。
【００２５】
また、Ｐ型基板１１１上には、Ｎ型の埋込層１１２を取り巻くＮウェル層１１３が形成されている。さらに、Ｐ型基板１１１上には、Ｎ型の埋込層１１２とＮウェル層１１３とでＰ型基板１１１から電気的に分離されたＰウェル領域１１４が形成されている。また、Ｐ型基板１１１上には、Ｎウェル層１１３で電気的に分離されたＰウェル領域１１５も形成されている。
【００２６】
さらに、半導体チップの、Ｐ型基板１１１に対向する上面側には、素子分離用酸化膜であるＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）領域１１６が形成されている。
【００２７】
また、Ｐウェル領域１１４の、Ｎ型の埋込層１１２に対向する上面側には、図２の左側から順に、ドレイン用のＮ＋領域１１７と、ゲート電極１１８と、バックゲート用のＮ＋領域１１９と、ソース用のＰ＋領域１２０とが形成されている。ドレイン用のＮ＋領域１１７は、配線１２１で入力端子１２（図１参照）に接続されている。また、ゲート電極１１８と、バックゲート用のＮ＋領域１１９と、ソース用のＰ＋領域１２０とは、配線１２２で短絡されて、ダイオード２１のアノード（図１参照）に接続されている。
【００２８】
ここで、図２に示す点線で囲まれた、ドレイン用のＮ＋領域１１７、ゲート電極１１８、ソース用のＮ＋領域１１９、バックゲート電極用のＰ＋領域１２０、Ｐウェル領域１１４、およびＮ型の埋込層１１２から、図１に示すＮＭＯＳトランジスタ１００が形成されている。このＮＭＯＳトランジスタ１００は、高耐圧で且つＥＳＤイベント時に発生する大きなＥＳＤ電流を流すことができる、いわゆるゲート・グランディド・ＮＭＯＳ（ＧＧＮＭＯＳ：Ｇａｔｅ  Ｇｒｏｕｎｄｅｄ  ＮＭＯＳ）トランジスタである。
【００２９】
再び図１を参照して、ＥＳＤ保護回路１の動作について説明する。図１に示すＥＳＤ保護回路１には、入力端子１２と電源端子１１との間に、直列接続されたＮＭＯＳトランジスタ１００とダイオード２１が備えられてなる構成である。ここで、ＮＭＯＳトランジスタ１００のドレインＤは入力端子１２に接続されるとともに、ゲートＧ、ソースＳおよびバックゲートＢＧはダイオード２１のアノードに接続されている。このように接続することにより、ＮＭＯＳトランジスタ１００にツェナーダイオードの役割を担わせている。
【００３０】
このＥＳＤ保護回路１では、通常の動作時においては、入力端子１２には、電源端子１１に印加される電源電圧ＶＣＣよりも高いパルス電圧を有する信号ＩＮが入力されるものとする。信号ＩＮのパルス電圧が電源電圧ＶＣＣとＮＭＯＳトランジスタ１００のブレークダウン電圧との和以下であれば、ＮＭＯＳトランジスタ１００のツェナーダイオード機能により、入力端子１２から電源端子１１へのリーク電流の流入が阻止される。従って、通常動作時において、入力端子１２に電源電圧ＶＣＣよりも高いパルス電圧を有する信号ＩＮが入力されても、ＥＳＤ保護回路１は動作せず、その信号ＩＮはＥＳＤ保護回路１で何らの影響を受けることなく、そのまま半導体集積回路の内部回路に伝達される。
【００３１】
一方、入力端子１２に正のＥＳＤサージが印加された場合は、このＥＳＤサージによる電荷は、ＮＭＯＳトランジスタ１００およびダイオード２１を経由して電源端子１１に流れる。このようにして、ＮＭＯＳトランジスタ１００およびダイオード２１でサージ電流を逃がして、半導体集積回路の内部回路に備えられた素子を保護する。
【００３２】
また、入力端子１２に負のＥＳＤサージが印加された場合は、このＥＳＤサージによる電荷は、接地端子１３からダイオード２２を経由して入力端子１２側に流れる。このように、ダイオード２２でサージ電流を逃がして、やはり半導体集積回路の内部回路に備えられた素子を保護する。
【００３３】
図３は、図１に示すＥＳＤ保護回路をシミュレーションするための説明図、図４は、比較例としてのＥＳＤ保護回路をシミュレーションするための説明図である。また、図５は、図３，図４におけるシミュレーション結果を示すグラフである。
【００３４】
図３には、図１に示すＥＳＤ保護回路１が示されている。また、図４には、比較例としてのＥＳＤ保護回路２が示されている。このＥＳＤ保護回路２は、ＥＳＤ保護回路１と比較し、ＮＭＯＳトランジスタ１００が削除されている。
【００３５】
また、図３，図４には、ＥＳＤ保護回路１をシミュレーションするための装置１０００の一部が示されている。この装置１０００には、電源端子１００１，接地端子１００２と、電源端子１００１と接地端子１００２との間に配備されたＥＳＤ保護回路であるクランプ回路１００３と、ダイオード１００４とが備えられている。また、この図３，図４には、装置１０００が有する電源側の伝送インピーダンスである抵抗１００５，インダクタ１００６、および接地側の伝送インピーダンスである抵抗１００７，インダクタ１００８が示されている。さらに、この図３，図４には、入力端子１２と図示しない回路との間に接続された抵抗１００９も示されている。
【００３６】
電源端子１００１には、電源電圧ＶＣＣとして、図５（Ａ）に示す電圧３０Ｖが印加される。また、入力端子１２には、図５（Ｂ）に示すパルス電圧（０Ｖと３５Ｖとの間で遷移するパルス電圧）を有する入力信号ＩＮが印加される。
【００３７】
図３に示す本実施形態のＥＳＤ保護回路１では、入力端子１２に、図５（Ｂ）に示すパルス電圧を有する入力信号ＩＮが印加された場合であっても、ＮＭＯＳトランジスタ１００のツェナーダイオード機能により、図３に示すノードＡにおけるリーク電流は、図５（Ｃ）の実線Ｌ１で示すように０ｍＡである。
【００３８】
これに対し、図４に示す比較例としてのＥＳＤ保護回路２では、入力端子１２に、図５（Ｂ）に示すパルス電圧を有する入力信号ＩＮが印加された場合、図４に示すノードＢにおけるリーク電流は、図５（Ｃ）の点線Ｌ２で示すように、入力信号ＩＮの、３５Ｖの電圧部分では２００ｍＡとなる。
【００３９】
図６は、本実施形態のＥＳＤ保護回路に備えられたＮＭＯＳトランジスタと、このＮＭＯＳトランジスタに代わるツェナーダイオードとのレイアウトを示す図である。
【００４０】
図６には、ツェナーダイオード３のレイアウトと、本実施形態のＥＳＤ保護回路１に備えられたＮＭＯＳトランジスタ１００のレイアウトとが並べて示されている。これらツェナーダイオード３，ＮＭＯＳトランジスタ１００の許容電流は、例えば、それぞれ１．８Ａである。
【００４１】
ツェナーダイオード３は、カソード領域３１、アノード領域３２、およびカソード領域３１とアノード領域３２との間に配置された素子領域３３を有する。一方、ＮＭＯＳトランジスタ１００は、ドレイン領域１０１、ソース領域１０２、およびドレイン領域１０１とソース領域１０２との間に配置された素子領域（ゲート領域）１０３を有する。
【００４２】
ここで、例えば、ツェナーダイオード３の面積は、３９．８×１０３（μｍ２）である。一方、ＮＭＯＳトランジスタ１００の面積は、２５．２×１０３（μｍ２）である。このため、ＮＭＯＳトランジスタ１００の面積は、ツェナーダイオード３の面積と比較し、おそそ３７％削減されている。従って、ＮＭＯＳトランジスタ１００を用いることで、ＥＳＤ保護回路の面積を、およそ３５％〜５０％削減することができる。一般に、高耐圧半導体チップの、ＥＳＤ保護回路が占める面積の割合は、チップ全体の１／４〜１／１０程度である。従って、半導体チップにおけるＮＭＯＳトランジスタ１００の面積は、ツェナーダイオード３の面積と比較し、およそ１／１６に削減されている。
【００４３】
図７は、図１に示すＥＳＤ保護回路の入力端子にＥＳＤサージが印加された場合のシミュレーション結果を示す図である。
【００４４】
図７の横軸は、時間（ｎｓｅｃ）を示す。また、縦軸は、電圧値（Ｖ）および電流値（Ａ）の双方を示す。
【００４５】
また、図７には、ＥＳＤ保護回路１の入力端子１２にＥＳＤサージが印加された場合の、入力端子１２における電圧波形Ａと、電源端子１１における電圧波形Ｂと、ＥＳＤ保護回路１に流れる電流波形Ｃとが示されている。
【００４６】
ここで、ＥＳＤサージのシミュレーションとして、入力端子１２に１２０ｎｓｅｃのサージパルスを印加した。すると、グラフＡ，Ｂに示すように、入力端子１２，電源端子１１の電圧は急激に上昇し、およそ１０ｎｓｅｃ経過後に入力端子１２，電源端子１１の電圧はそれぞれ２０Ｖ，１８Ｖに達した。すると、図７に示す電流波形Ｃで表わされるＥＳＤ電流が電源端子１１側に流れ始めた。このＥＳＤ電流は、およそ２．５Ａであった。２．５Ａの電流が流れ出してからは、入力端子１２，電源端子１１の電圧は緩やかに上昇し、１２０ｎｓｅｃの時点では、それぞれ、３６Ｖ，３４Ｖであった。このため、入力端子１２に印加されたＥＳＤサージによる電荷を、ＮＭＯＳトランジスタ１００を経由して電源端子１１に流すことが確認された。
【００４７】
本実施形態のＥＳＤ保護回路１には、高耐圧で且つＥＳＤイベント時に発生する大きなＥＳＤ電流を流すことができる、いわゆるゲート・グランディド・ＮＭＯＳ（ＧＧＮＭＯＳ：Ｇａｔｅ  Ｇｒｏｕｎｄｅｄ  ＮＭＯＳ）トランジスタであるＮＭＯＳトランジスタ１００が備えられている。このため、入力端子１２にＥＳＤサージが印加された場合、このＥＳＤサージによる電荷を、ＮＭＯＳトランジスタ１００を経由して電源端子１１側に流すことができる。また、このＮＭＯＳトランジスタ１００は、ツェナーダイオードの役割を有する。このため、通常動作時において入力端子１２に、電源端子１１に印加されている電源電圧ＶＣＣよりも高い電圧が入力された場合であっても、このＮＭＯＳトランジスタ１００のツェナーダイオード機能により、入力端子１２側から電源端子１１側へのリーク電流の流入が阻止される。また、ＮＭＯＳトランジスタ１００の面積は、このＮＭＯＳトランジスタ１００と同等の役割を担うツェナーダイオードの面積と比較し、小さくて済む。従って、回路規模の増大およびリーク電流の発生を抑えたまま、半導体集積回路内の素子をＥＳＤサージから保護することができる。
【００４８】
尚、本実施形態では、Ｐ型基板１１１上に形成されたＮ型の埋込層１１２が、素子分離用のＮ型のエピタキシャル層からなるＮＢＬ層の例で説明したが、これに限られるものではなく、Ｐ型基板１１１上に形成されたＮ型の埋込層１１２が、Ｎウェル層であってもよい。
【００４９】
また、本実施形態では、電源端子１１と入力端子１２との間に、ＮＭＯＳトランジスタ１００を接続した例で説明したが、これに限られるものではなく、電源端子１１と出力端子との間に、ＮＭＯＳトランジスタ１００を接続してもよい。
【符号の説明】
【００５０】
１  ＥＳＤ保護回路
１１  電源端子
１２  入力端子
１３  接地端子
２１，２２  ダイオード
１００  ＮＭＯＳトランジスタ
１１１  Ｐ型基板
１１２  Ｎ型の埋込層
１１３  Ｎウェル層
１１４，１１５  Ｐウェル領域
１１６  ＬＯＣＯＳ領域
１１７，１１９  Ｎ＋領域
１１８  ゲート電極
１２０  Ｐ＋領域
１２１，１２２  配線
【図１】
2010177545.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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