(57)【要約】【課題】光電変換用画素の配置ピッチを狭くしても、蓄積ゲートのゲート長の増加を抑制することのできる固体撮像装置を提供する。【解決手段】隣り合って配置された２つの画素を１つの画素組１とし、１列に配列された全画素をｎ組の画素組１に分ける。この１組の画素組１に含まれる画素を画素１１および画素１２とすると、シフトゲート２は、画素１２に蓄積された電荷を画素１１へ転送し、蓄積ゲート３は、画素１１から転送された電荷を蓄積し、蓄積ゲート４は、蓄積ゲート３から転送された電荷を蓄積し、シフトゲート５は、蓄積ゲート４に蓄積された電荷をＣＣＤレジスタ６へ転送し、ＣＣＤレジスタ６は、シフトゲート５により転送された電荷を画素の配列方向と同じ方向へ転送する。【選択図】図１
2010177285.tif 000002
【特許請求の範囲】
【請求項１】
入射された光の強弱に応じて発生する電荷を蓄積する画素が一方向に列状に複数配置される固体撮像装置であって、
隣り合って配置された２つの画素を１つの画素組とし、前記２つの画素を第１の画素および第２の画素とする複数の画素組と、
それぞれの画素組に対して配置された、
前記第２の画素に蓄積された電荷を前記第１の画素へ転送する第１のシフトゲートと、
前記第１の画素から転送された電荷を蓄積する第１の蓄積ゲートと、
前記第１の蓄積ゲートから転送された電荷を蓄積する第２の蓄積ゲートと、
前記第２の蓄積ゲートに蓄積された電荷を転送する第２のシフトゲートと、
前記第２のシフトゲートにより転送された電荷を前記画素の配列方向と同じ方向へ転送するＣＣＤレジスタと
を備えることを特徴とする固体撮像装置。
【請求項２】
前記第１のシフトゲートが、
前記第１の画素および前記第２の画素を挟んで前記第１の蓄積ゲートと対向する位置に配置される
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第２の画素の電荷転送方向が、
前記第１の画素の電荷転送方向とは逆向きである
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記第１の画素に蓄積された電荷が前記第２の蓄積ゲートまで転送された後に、
前記第２の画素に蓄積された電荷が、
前記第１のシフトゲートおよび前記第１の画素を介して、前記第１の蓄積ゲートへ転送される
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記第２のシフトゲートが、
前記第１の画素に蓄積された電荷と前記第２の画素に蓄積された電荷を交互に前記ＣＣＤレジスタへ転送する
ことを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
入射された光の強弱に対応する電荷を蓄積する画素部が１列に配置されたＣＣＤラインセンサでは、それぞれの画素部に対応して蓄積ゲートおよびシフトゲートが配置される。
【０００３】
画素部に蓄積された電荷は、蓄積ゲート、シフトゲートへと順次転送され、シフトゲートからＣＣＤレジスタへ転送される（例えば、特許文献１参照。）。
【０００４】
このようなＣＣＤラインセンサの高解像度化を図る場合、画素部の配置ピッチを狭くする必要がある。
【０００５】
従来、この画素部配置の狭ピッチ化に対応して、画素の配置ピッチを狭くすることが行われている。このとき、蓄積ゲート長を長くして、そのゲートのゲート面積を必要な電荷量を保持できる面積にすることが行われている。この場合、蓄積ゲート内の電荷の移動を速やかにするために、蓄積ゲート内に、画素部からシフトゲート方向に向かって電位が高くなる電位勾配を形成する必要がある。
【０００６】
蓄積ゲート長が長くなった場合、その分デバイス面積が大きくなり、１枚のウェハから製造できるデバイス数が減り、製造コストが高くなる。また、センサの特性面においては、電子の転送経路が長くなるため、センサの動作速度が遅くなる。
【０００７】
動作速度については、従来、蓄積ゲート内の電位勾配をより高く付けることで、動作速度を高速化している。しかし、蓄積ゲートのゲート長を長くすると、不純物濃度を多段段差にする必要があり、その分、不純物のインプラント回数が増えて製造コストが高くなる。また、製造マージンも確保することも困難になる。以上の理由から、ＣＣＤラインセンサにおいて、蓄積ゲート長を延長することには、製造コスト増加や、転送特性劣化するという問題が生じる。これらの問題を解決するためには、各画素にシフトゲートを形成し、複数画素で１つの蓄積ゲートを共有させることで、蓄積ゲート幅を拡張して、ゲート長の延長を抑制すればよい。しかし、高解像度に画素が配置されたＣＣＤラインセンサにおいて、各画素にシフトゲートを配置するには、非常に微細な加工技術が必要であり、シフトゲートの形成が困難となる問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−２６１８９７号公報  （第４ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高解像度化のための光電変換用画素配置の狭ピッチ化により生じる、シフトゲート形成の困難さ、蓄積ゲート長の延長、製造コストの増加、製造マージンおよびデバイス特性の劣化を改善することのできる固体撮像装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、入射された光の強弱に応じて発生する電荷を蓄積する画素が一方向に列状に複数配置される固体撮像装置であって、隣り合って配置された２つの画素を１つの画素組とし、前記２つの画素を第１の画素および第２の画素とする複数の画素組と、それぞれの画素組に対して配置された、前記第２の画素に蓄積された電荷を前記第１の画素へ転送する第１のシフトゲートと、前記第１の画素から転送された電荷を蓄積する第１の蓄積ゲートと、前記第１の蓄積ゲートから転送された電荷を蓄積する第２の蓄積ゲートと、前記第２の蓄積ゲートに蓄積された電荷を転送する第２のシフトゲートと、前記第２のシフトゲートにより転送された電荷を前記画素の配列方向と同じ方向へ転送するＣＣＤレジスタとを備えることを特徴とする固体撮像装置が提供される。
【発明の効果】
【００１１】
本発明によれば、光電変換用画素の配置ピッチを狭くしても、画素部からの電荷の読み出しを目的としたシフトゲートを容易に形成し、蓄積ゲートのゲート長の延長を抑制することができ、製造コストおよび製造マージン、転送特性を改善することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例に係る固体撮像装置のレイアウトをイメージした模式的構成図。
【図２】本発明の実施例に係る固体撮像装置の模式的構造断面図。
【図３】本発明の実施例の画素組１に含まれる画素１１、画素１２の電位勾配の違いの例を示す図。
【図４】本発明の実施例のシフトゲート２の不純物分布の例を示す図。
【図５】本発明の実施例の駆動タイミングの例を示すタイミングチャート。
【図６】本発明の実施例の出力データの構成の例を示す図。
【図７】本発明の実施例の蓄積部３の構造的特長を説明するための図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例】
【００１４】
本発明の実施例として、入射された光の強弱に応じて発生する電荷を蓄積する画素が一方向に列状に複数配置される、ラインセンサまたはリニアセンサと呼ばれる固体撮像装置の例を示す。
【００１５】
図１は、本発明の実施例に係る固体撮像装置のレイアウトをイメージした模式的構成図である。
【００１６】
本実施例の固体撮像装置では、隣り合って配置された２つの画素を１つの画素組１とし、１列に配列された全画素をｎ組の画素組１に分ける。ここでは、画素組１に含まれる画素を画素１１および画素１２とする。
【００１７】
この１組の画素組１に対して、本実施例の固体撮像装置は、画素１２に蓄積された電荷を画素１１へ転送するシフトゲート２と、画素１１から転送された電荷を蓄積する蓄積ゲート３と、蓄積ゲート３から転送された電荷を蓄積する蓄積ゲート４と、蓄積ゲート４に蓄積された電荷を転送するシフトゲート５と、シフトゲート５により転送された電荷を画素の配列方向と同じ方向へ転送するＣＣＤレジスタ６を備える。
【００１８】
従来、各画素に蓄えられた電荷は、全て同一方向に転送されるのに対し、本実施例では、２つの画素（画素１１、画素１２）内に蓄えられた電荷は、それぞれ異なる方向に転送される。
【００１９】
画素１１、画素１２は蓄積ゲートを共有しているため、画素１１に蓄積された電荷の転送と、画素１２に蓄積された電荷の転送との間に時間差を設け、それぞれの電荷を時分割で蓄積ゲート３へ転送する。また、画素１２に蓄積された電荷は、画素１１を経由して蓄積ゲート３へ転送するようにする。
【００２０】
そのために、本実施例では、画素１２に蓄積された電荷を画素１１へ転送するためのシフトゲート２が設けられる。
【００２１】
このシフトゲート２は、画素を画素１１および画素１２を挟んで蓄積ゲート３と対向する位置に配置される。すなわち、図１に示すように、蓄積ゲート３が、画素１１および画素１２の下端方向に配置される場合、シフトゲート２は、画素１１および画素１２の上端方向に配置される。
【００２２】
したがって、画素１２からシフトゲート２へ電荷を送出するためには、画素１２に蓄積された電荷を図１の上方向へ移動させる必要がある。
【００２３】
一方、画素１１に蓄積された電荷を蓄積ゲート３へ転送するためには、画素１１に蓄積された電荷を図１の下方向へ移動させる必要がある。
【００２４】
すなわち、画素１１と画素１２では、電荷の移動方向を逆向きに形成する必要がある。
【００２５】
この電荷の移動方向は、画素１１および画素１２の受光部表面近くの不純物濃度を階段状に変化させて電位勾配を設けることにより制御される。
【００２６】
図２は、本実施例の固体撮像装置をｐ型基板上に形成したときの構造の例を示す模式的構造断面図である。また、図２には、断面構造に沿って、光源の点灯時、および消灯時の電位勾配を併せて示す。
【００２７】
図２（ａ）は、図１において縦方向に並ぶ、シフトゲート２、画素１１、蓄積ゲート３、蓄積ゲート４、シフトゲート５、ＣＣＤレジスタ６の形成領域を、その並びの方向に切断したときの断面図である。
【００２８】
同様に、図２（ｂ）は、図１において縦方向に並ぶ、シフトゲート２、画素１２、蓄積ゲート３、蓄積ゲート４、シフトゲート５、ＣＣＤレジスタ６の形成領域を、その並びの方向に切断したときの断面図である。
【００２９】
図２（ａ）および図２（ｂ）に示すように、シフトゲート２、蓄積ゲート３、蓄積ゲート４、シフトゲート５およびＣＣＤレジスタ６の基板表面上部には、それぞれゲート電極が設けられ、それぞれの駆動パルスＰＤＳＨ、ＳＴ１、ＳＴ２、ＳＨおよびＣＫを供給する信号配線が接続される。
【００３０】
ここで、図２（ａ）と図２（ｂ）の比較によりわかるように、画素１１と画素１２の間には、ｎ型領域中に形成されたｐ型不純物領域の形状に違いがあり、それに応じて電位勾配の傾き方向も異なっている。
【００３１】
図３に、画素１１と画素１２の不純物濃度勾配および電位勾配の違いをより詳細に示す。
【００３２】
図３（ａ）には画素１１の断面を構造示し、図３（ｂ）には画素１２の断面構造を示す。この断面構造では、インプラント領域を変化させながら、ｐ型不純物の重ね打ちを行うことにより、不純物濃度が段階的に、ｐ１、ｐ２、ｐ３と変化している様子を示す。
【００３３】
この不純物のインプラントの際、インプラント領域の変化を、画素１１と画素１２では逆向きにすることにより、画素１１と画素１２とで逆向きの電位勾配が形成される。これにより、画素１１と画素１２では、電荷の移動方向が逆向きとなる。また、画素１２のｐ１領域の電位は、画素１１のｐ３領域の電位よりも高くし、シフトゲート２からの電荷の戻りを防ぐ必要があるため、画素１２の領域全体にｐ４をインプラントする。ｐ４を用いない場合はシフトゲート２の面積を広げ、電荷を蓄積できるようにすればよい。
【００３４】
画素１１では、蓄積ゲート３方向へ電荷が移動するのに対して、画素１２では、シフトゲート２方向へ電荷が移動する。
【００３５】
シフトゲート２は、画素１２から移動してきた電荷を画素１１へ転送する必要がある。そのため、このシフトゲート２には、画素１２から画素１１へ向かって電荷が移動するように、電位勾配が設けられる、
図４に、シフトゲート２の不純物濃度分布の例を示す。
【００３６】
図４（ａ）は、シフトゲート２をｐ型領域に形成し、画素１２側にｐ＋不純物領域を設けた例である。
【００３７】
また、図４（ｂ）に示すように、シフトゲート２をｎ型領域に形成し、画素１２側にｐ型領域を設けるようにしてもよい。
【００３８】
いずれの場合も、画素１２から画素１１へ向かって電荷が移動するような電位勾配が形成される。
【００３９】
このシフトゲート２は、駆動パルスＰＤＳＨが入力されたときに、画素１２に蓄積された電荷を画素１１へ転送する。シフトゲート２に電荷を蓄積できるようにした場合は、駆動パルスＰＤＳＨが入力されたときに、一度シフトゲート２に電荷が保持され、ＰＤＳＨが高レベルから低レベルへ切り替わる際に画素１１に電荷が転送される。
【００４０】
画素１１に転送された電荷は、駆動パルスＳＴ１が入力されたときに蓄積ゲート３へ転送され、蓄積ゲート３に蓄積される。
【００４１】
蓄積ゲート３に蓄積された電荷は、駆動パルスＳＴ２が入力されたときに蓄積ゲート４へ転送され、蓄積ゲート４に蓄積される。
【００４２】
蓄積ゲート４に蓄積された電荷は、駆動パルスＳＨ入力されたときに、シフトゲート５を介してＣＣＤレジスタ６へ転送される。
【００４３】
次に、本実施例おける電荷転送の様子を、図５に示す駆動タイミングチャートを用いて説明する。
【００４４】
時刻ｔ１で、それまで点灯していた光源が消灯され、駆動パルスＳＴ１が入力されると、点灯中に画素１１に蓄積された電荷Ｃ１は、蓄積ゲート３へ転送され、蓄積ゲート３に蓄積される。
【００４５】
その後、時刻ｔ２で駆動パルスＳＴ２が入力されると、蓄積ゲート３に蓄積された電荷Ｃ１は、蓄積ゲート４へ転送され、蓄積ゲート４に蓄積される。
【００４６】
次に、時刻ｔ３で駆動パルスＳＨが入力されると、蓄積ゲート４に蓄積された電荷Ｃ１は、シフトゲート５を介してＣＣＤレジスタ６へ転送される。
【００４７】
一方、この時刻ｔ３では、駆動パルスＰＤＳＨおよび駆動パルスＳＴ１も入力され、画素１２に蓄積された電荷Ｃ２が、シフトゲート２を介して画素１１へ転送され、さらに蓄積ゲート３へ転送される。
【００４８】
次に、時刻ｔ４で駆動パルスＳＴ２が入力されると、蓄積ゲート３に蓄積された電荷Ｃ２は、蓄積ゲート４へ転送され、蓄積ゲート４に蓄積される。
【００４９】
その後、時刻ｔ５で駆動パルスＳＨが入力されると、蓄積ゲート４に蓄積された電荷Ｃ２は、シフトゲート５を介してＣＣＤレジスタ６へ転送される。
【００５０】
このように、本実施例では、最初の駆動パルスＳＨの入力のときに、画素１１に蓄積された電荷Ｃ１が、ＣＣＤレジスタ６へ転送され、次の駆動パルスＳＨの入力のときに、画素１２に蓄積された電荷Ｃ２が、ＣＣＤレジスタ６へ転送される。以降、駆動パルスＳＨの入力ごとに、画素１１に蓄積された電荷Ｃ１と画素１２に蓄積された電荷Ｃ２が、交互にＣＣＤレジスタ６へ転送される。
【００５１】
各画素組に設けられたｎ個のＣＣＤレジスタ６は、隣接するＣＣＤレジスタ６が水平方向に順次接続されて水平転送ＣＣＤレジスタを形成している。各ＣＣＤレジスタ６へ転送された電荷は、順次、隣りのＣＣＤレジスタ６へ転送され、シリアルデータとして出力される。このシフト動作は、駆動パルスＣＫにより制御される。
【００５２】
図６に、このシリアルデータ出力の様子を示す。
【００５３】
時刻ｔ１１で最初の駆動パルスＳＨが入力されると、１列目〜ｎ列目の画素組１のそれぞれの画素１１に蓄積された電荷Ｃ１１〜Ｃ１ｎが、それぞれの画素組１に接続されるＣＣＤレジスタ６へ転送される。その後、駆動パルスＣＫがｎ回入力されると、ＣＣＤレジスタ６へ転送された電荷Ｃ１１〜Ｃ１ｎは、シリアルデータとして出力される。
【００５４】
次に、時刻ｔ１２で次の駆動パルスＳＨが入力されると、１列目〜ｎ列目の画素組１のそれぞれの画素１２に蓄積された電荷Ｃ２１〜Ｃ２ｎが、それぞれの画素組１に接続されるＣＣＤレジスタ６へ転送される。その後、駆動パルスＣＫがｎ回入力されると、ＣＣＤレジスタ６へ転送された電荷Ｃ２１〜Ｃ２ｎは、シリアルデータとして出力される。
【００５５】
画素組１の画素１１に蓄積された電荷と画素１２に蓄積された電荷とが、駆動パルスＳＨが入力されるごとに、交互にシリアルデータとして出力される。
【００５６】
上述したように、本実施例では、２個の画素に対して、１個のシフトゲート２および蓄積ゲート３および蓄積ゲート４を設けるようにしている。そのため、シフトゲート２および蓄積ゲート３および蓄積ゲート４の幅を画素の配置ピッチの２倍にすることができる。さらに、すなわち、高解像度化に伴い、画素の配置ピッチが狭くなっても、シフトゲート２および蓄積ゲート３および蓄積ゲート４の幅を広く取ることができる。
【００５７】
シフトゲート２の幅が広く取れることによって、高い加工精度を必要とせずに、シフトゲートの形成が可能となる。
【００５８】
また、蓄積ゲート幅拡張の効果について、図７を用いて説明する。
【００５９】
図７（ａ）は、本実施例の画素１１および画素１２と蓄積ゲート３の配置関係を示したものであり、図７（ｂ）は、参考例として、各画素ごとに蓄積ゲートを設けたときの配置例を示したものである。
【００６０】
図７（ａ）に示すように本実施例では、画素１１および画素１２に対して、蓄積ゲート３を１個設けているため、蓄積ゲート３の幅を画素２個分の幅にすることができる。これに対して、図７（ｂ）に示す参考例では、蓄積ゲートの幅を画素１個分の幅にしなければならない。すなわち、本実施例では、参考例に比べて、蓄積ゲート３の幅を長くすることができる。したがって、蓄積ゲートの面積を一定にする場合、本実施例の蓄積ゲート３のゲート長は、参考例の蓄積ゲートのゲート長に比べて短くすることができる。
【００６１】
したがって、図７（ａ）および図７（ｂ）に示す断面図の比較でわかるように、蓄積ゲート３内に設ける電位勾配の段差数を参考例の場合よりも少なくすることができる。
【００６２】
例えば、図７（ｂ）に示す参考例では、不純物のインプラントを４回行って、不純物濃度を４段階にしているのに比べ、図７（ａ）に示す本実施例では、不純物濃度を２段階にするだけでよいので、不純物のインプラント回数が２回で済む。
【００６３】
このような本実施例によれば、２個の画素に対して１個の蓄積ゲートを設けるので、蓄積ゲートの幅を画素２個分の幅にすることができる。これにより、画素ごとに蓄積ゲートを設けるのに比べて蓄積ゲートのゲート長を短くすることができる。したがって、画素の配置ピッチが狭くなっても、蓄積ゲートのゲート長が増加することを抑制することができる。
【００６４】
また、蓄積ゲートのゲート長が短いので、蓄積ゲート内の不純物濃度の段階数を少なくできる。これにより、不純物にインプラント回数を少なくできることに加えて、蓄積ゲート長が短くなり、デバイス面積が縮小するため、製造コストを低減させることができる。
【００６５】
また、蓄積ゲートのゲート長が短いと電荷が速やかに転送するので、良好な画像信号が得られ、製造マージンを十分に確保することができる。
【符号の説明】
【００６６】
１  画素組
１１、１２  画素
２、５  シフトゲート
３、４  蓄積ゲート
６  ＣＣＤレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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