(57)【要約】【課題】  消費電力を増大させずに、スイッチトキャパシタ増幅回路の増幅率の増大あるいは高速化を達成し、また、増幅率を、連続的かつ広範囲に変化させる。【解決手段】  オペアンプＯＰ１と、第１入力容量Ｃ１、第１入力容量の充放電を制御するスイッチ（ＳＷ１（Ａ），ＳＷ２（Ｂ），ＳＷ３（Ａ））ならびにオペアンプとの接続／非接続を切り換えるスイッチＳＷ４（Ｂ）と、第１帰還容量Ｃ２と、第１帰還容量Ｃ２の充放電を切り換えるためのスイッチ（ＳＷ５（Ｃ），ＳＷ６（Ｄ））と、第２帰還容量Ｃ３と、第１帰還容量と第２帰還容量との接続／非接続を切り換えるスイッチＳＷ７（Ｃ）と、第２帰還容量のリセットスイッチＳＷ８（Ｄ）と、を有し、スイッチ制御クロックＣＫＬＣの周波数を、ＣＫＬＡの周波数の１／（２・ｎ）とする。【選択図】  図３
2010193332.tif 000002
【特許請求の範囲】
【請求項１】
オペアンプと、
信号入力ノードと前記オペアンプの入力ノードとの間に設けられる第１入力容量と、前記第１入力容量についての充電／放電を切り換えるための複数のスイッチと、前記第１入力容量と前記オペアンプの入力ノードとの接続／非接続を切り換えるためのスイッチと、を有する第１入力部と、
前記オペアンプの出力ノードと前記入力ノードとの間に設けられる第１帰還容量と、
前記第１帰還容量についての充電／放電を切り換えるための複数のスイッチと、
前記オペアンプの出力ノードと前記入力ノードとの間において、前記第１帰還容量に対して並列に設けられる第２帰還容量と、
前記第２帰還容量についての充電／放電を切り換えるための少なくとも一つのスイッチと、
前記第１帰還容量と前記第２帰還容量との間の接続／非接続を切り換えるためのスイッチと、
を含み、
前記第１入力容量に電荷が蓄積され、前記第１入力容量に蓄積された電荷が前記第１帰還容量に転送される動作がｎ回（ｎは自然数）実行される期間をサンプリング積分期間とし、前記第１帰還容量に蓄積された電荷が前記第２帰還容量に転送される期間を増幅期間とした場合に、
前記第１入力容量についての充電／放電を切り換えるための複数のスイッチと、前記オペアンプの入力ノードと前記第１入力容量との接続／非接続を切り換えるためのスイッチとは、前記サンプリング積分期間において、第１周波数のクロックで動作し、
前記第１帰還容量についての充電／放電を切り換えるための複数のスイッチと、前記第１帰還容量と前記第２帰還容量との間の接続／非接続を切り換えるためのスイッチと、前記第２帰還容量についての充電／放電を切り換えるための複数のスイッチとは、前記増幅期間において、周波数値が、前記第１周波数の１／（２・ｎ）である第２周波数のクロックで動作し、
前記サンプリング積分期間においては、前記第１帰還容量と前記第２帰還容量との間の接続／非接続を切り換えるための前記スイッチは開状態を維持し、かつ前記第２帰還容量についての充電／放電を切り換えるための複数のスイッチは前記第２帰還容量の電荷を放電する状態を維持し、
前記増幅期間においては、前記第１入力容量と前記オペアンプの入力ノードとの接続／非接続を切り換えるためのスイッチは開状態を維持し、かつ前記第２帰還容量をリセットするためのスイッチは開状態を維持する、
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項２】
請求項１記載のスイッチトキャパシタ増幅回路であって、
前記第１周波数のクロックとして、第１クロックと、前記第１クロックと逆相の第２クロックとが用意され、
前記第１周波数の１／（２・ｎ）の周波数である前記第２周波数のクロックとして、第３クロックと、前記第３クロックと逆相の第４クロックとが用意され、
前記第４クロックがアクティブレベルである期間が前記サンプリング積分期間に相当し、前記第３クロックがアクティブレベルである期間が前記増幅期間に相当し、
かつ、前記第１クロックおよび前記第２クロックは、前記増幅期間においては非アクティブレベルに維持され、
前記スイッチトキャパシタ増幅回路は、
前記信号入力ノードである第１ノードと第２ノードとの間に設けられ、前記第１クロックによってオン／オフが制御される第１スイッチと、
前記第２ノードと基準電位との間に設けられ、前記第２クロックによってオン／オフが制御される第２スイッチと、
前記第２ノードと第３ノードとの間に接続される前記第１入力容量と、
前記第３ノードと基準電位との間に設けられ、前記第１クロックによってオン／オフが制御される第３スイッチと、
前記第３ノードと、前記オペアンプの入力ノードである第４ノードとの間に設けられ、前記第２クロックによってオン／オフが制御される第４スイッチと、
前記第４ノードと第５ノードとの間に設けられる前記第１帰還容量と、
前記第５ノードと基準電位との間に設けられ、前記第１周波数の１／（２・ｎ）の周波数である前記第２周波数の第３クロックでオン／オフが制御される第５スイッチと、
前記第５ノードと、前記オペアンプの出力ノードである第６ノードとの間に設けられ、前記第３クロックとは逆相の第４クロックによってオン／オフが制御される第６スイッチと、
前記第４ノードと第７ノードとの間に設けられ、前記第３クロックによってオン／オフが制御される第７スイッチと、
前記第７ノードと前記第６ノードとの間に設けられる前記第２帰還容量と、
前記第７ノードと前記第６ノードとの間において、前記第２帰還容量に並列に設けられ、前記第４クロックによってオン／オフが制御される第８スイッチと、
を有することを特徴とするスイッチトキャパシタ増幅回路。
【請求項３】
請求項１または請求項２記載のスイッチトキャパシタ増幅回路であって、
前記オペアンプは、第１入力ノードおよび第２入力ノードと、第１出力ノードおよび第２出力ノードとを有する２入力２出力のオペアンプであり、
前記２入力２出力のオペアンプの前記第１入力ノードおよび前記第１出力ノードについての第１の回路構成と、前記２入力２出力のオペアンプの前記第２入力ノードおよび前記第２出力ノードについての第２の回路構成を同一とし、
かつ、前記第１の回路構成において使用される複数のスイッチの各々のサイズならびに複数の容量の各々の容量値と、前記第２の回路構成において使用される、前記第１の回路構成に含まれる各スイッチに対応する各スイッチのサイズ、ならびに、前記第１の回路構成に含まれる各容量に対応する各容量の容量値と、を同一として、全差動型の増幅回路を構成したことを特徴とするスイッチトキャパシタ増幅回路。
【請求項４】
請求項１記載のスイッチトキャパシタ増幅回路であって、
前記信号入力ノードと前記オペアンプの入力ノードとの間に、前記第１入力部に対して並列に第２入力部が設けられ、
前記第２入力部は、
前記信号入力ノードと前記オペアンプの入力ノードとの間に設けられる第２入力容量と、前記第２入力容量についての充電／放電を切り換えるための複数のスイッチと、前記第２入力容量と前記オペアンプの入力ノードとの接続／非接続を切り換えるためのスイッチと、を有し、
前記第２入力部に含まれる複数のスイッチの各々は、前記第１入力部における、対応するスイッチの各々に対して相補的にオン／オフされることを特徴とするスイッチトキャパシタ増幅回路。
【請求項５】
請求項２記載のスイッチトキャパシタ増幅回路であって、さらに、
前記信号入力ノードである第１ノードと第１２ノードとの間に設けられ、前記第２クロックによってオン／オフが制御される第９スイッチと、
前記第１２ノードと基準電位との間に設けられ、前記第１クロックによってオン／オフが制御される第１０スイッチと、
前記第１２ノードと第１３ノードとの間に接続される前記第２入力容量と、
前記第１３ノードと基準電位との間に設けられ、前記第２クロックによってオン／オフが制御される第１１スイッチと、
前記第１３ノードと、前記オペアンプの入力ノードである前記第４ノードとの間に設けられ、前記１クロックによってオン／オフが制御される第１２スイッチと、
を有することを特徴とするスイッチトキャパシタ増幅回路。
【請求項６】
請求項４または請求項５記載のスイッチトキャパシタ増幅回路であって、
前記オペアンプは、第１入力ノードおよび第２入力ノードと、第１出力ノードおよび第２出力ノードとを有する２入力２出力のオペアンプであり、
前記２入力２出力のオペアンプの前記第１入力ノードおよび前記第１出力ノードについての第３の回路構成と、前記２入力２出力のオペアンプの前記第２入力ノードおよび前記第２出力ノードについての第４の回路構成とを同一とし、
かつ、前記第３の回路構成において使用される複数のスイッチの各々のサイズならびに複数の容量の各々の容量値と、前記第４の回路構成において使用される、前記第３の回路構成に含まれる各スイッチに対応する各スイッチのサイズ、ならびに、前記第３の回路構成に含まれる各容量に対応する各容量の容量値と、を同一として、全差動型の増幅回路を構成したことを特徴とするスイッチトキャパシタ増幅回路。
【請求項７】
請求項３または請求項６記載のスイッチトキャパシタ増幅回路であって、さらに、
前記２入力２出力のオペアンプの前記第１入力ノードと、前記２入力２出力のオペアンプの第１入力端子との間に設けられる第１オフセットキャンセル容量と、
前記２入力２出力のオペアンプの前記第２入力ノードと、前記２入力２出力のオペアンプの第２入力端子との間に設けられる第２オフセットキャンセル容量と、
前記２入力２出力のオペアンプの前記第１入力端子と前記第１出力ノードとの間に接続され、短絡制御信号によってオン／オフが制御される第１短絡スイッチと、
前記２入力２出力のオペアンプの前記第２入力端子と前記第２出力ノードとの間に接続され、前記短絡制御信号によってオン／オフが制御される第２短絡スイッチと、
前記２入力２出力のオペアンプの前記第１出力ノードと、前記第２出力ノードとのコモン電位と第２の基準電位との差電圧が減少するように、前記２入力２出力のオペアンプにコモン制御信号を供給することによって、コモン電位を前記第２の基準電位に安定化するためのコモン電位安定化動作を実行するコモンモードフィードバック回路と、
を有し、
前記サンプリング積分期間および前記増幅期間の後にオフセットキャンセル兼コモンモードフィードバック期間が設けられ、
前記オフセットキャンセル兼コモンモードフィードバック期間においては、
第１短絡スイッチおよび第２短絡スイッチがオンすると共に、前記２入力２出力のオペアンプの前記第１入力ノードおよび前記２入力２出力のオペアンプの前記第２入力ノードが共に共通の電位に維持され、
かつ、前記コモンモードフィードバック回路による、前記コモン電位安定化動作が実行される、
ことを特徴とするスイッチトキャパシタ増幅回路。
【請求項８】
請求項１〜請求項６のいずれかに記載のスイッチトキャパシタ増幅回路であって、
前記パラメーターｎを変化させて、前記スイッチトキャパシタ増幅回路の増幅率を可変に制御することを特徴とするスイッチトキャパシタ増幅回路。
【請求項９】
請求項８記載のスイッチトキャパシタ増幅回路であって、
前記第１周波数のクロックを、分周回路でｎ分周して得られるクロックに基づいて、前記第２周波数のクロックを生成することを特徴とするスイッチトキャパシタ増幅回路。
【請求項１０】
請求項８記載のスイッチトキャパシタ増幅回路であって、
電圧制御発振器から出力されるクロックに基づいて、前記第１周波数のクロックに同期した前記第２周波数のクロックを生成することを特徴とすることを特徴とするスイッチトキャパシタ増幅回路。
【請求項１１】
請求項８記載のスイッチトキャパシタ増幅回路であって、
前記スイッチトキャパシタ増幅回路の出力信号の電圧と所定電圧を比較する電圧比較回路と、前記電圧比較回路の出力電圧を周波数信号に変換する電圧／周波数変換回路と、を有し、
前記電圧／周波数変換回路から出力されるクロック信号に基づいて、前記第２周波数のクロックを生成することを特徴とするスイッチトキャパシタ増幅回路。
【請求項１２】
モーションセンサーと、
前記モーションセンサーから出力される検出信号が入力される、請求項１〜請求項１１のいずれかに記載のスイッチトキャパシタ増幅回路と、
を有することを特徴とするセンサー装置。
【請求項１３】
請求項１〜請求項１１のいずれかに記載のスイッチトキャパシタ増幅回路を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ増幅回路、センサー装置および電子機器等に関する。
【背景技術】
【０００２】
図１（Ａ），図１（Ｂ）は、スイッチトキャパシタ増幅回路（ＳＣアンプ，ＳＣ積分回路）の基本的な動作を説明するための図である。ＳＣアンプは、外部から入力されるクロックにより動作する。大きく分けて２つの動作フェーズがあり、サンプリング動作と増幅動作が交互に行われる。
【０００３】
図１（Ａ）に示すように、サンプリング動作時には、スイッチＳＷ１０がオンし、スイッチＳＷ２０がオフし、スイッチＳＷ３０はオンし、入力容量Ｃ１に入力電圧Ｖｉｎに応じた電荷が蓄えられる。すなわち、オペアンプＯＰ１０の反転入力端子は、仮想的に接地されているため、入力容量Ｃ１の両端にかかる電圧は入力電圧Ｖｉｎに等しくなる。なお、このとき、スイッチＳＷ３０のオンによって帰還容量Ｃ２０の両極がショートされており、よって、帰還容量Ｃ２０はリセット状態（電荷のない状態）である。
【０００４】
図１（Ｂ）に示すように、増幅動作時には、スイッチＳＷ１０がオフし、スイッチＳＷ２０がオンし、スイッチＳＷ３０はオフする。これによって、サンプリング時に入力容量Ｃ１０に蓄えられた電荷が帰還容量Ｃ２０に転送され、その電荷量に応じて出力電圧Ｖｏｕｔが発生する。出力電圧Ｖｏｕｔは、下記（１）式によって表わされる。但し、（１）式において、Ｃ１０，Ｃ２０は各々、入力容量Ｃ１０および帰還容量Ｃ２０の容量値である。
Ｖｏｕｔ＝Ｖｉｎ（Ｃ１０／Ｃ２０）・・・（１）
（１）式から明らかなように、入力容量Ｃ１０および帰還容量Ｃ２０の容量比でＳＣアンプの増幅率（Ｖｏｕｔ／Ｖｉｎ）が決定される。例えば、帰還容量Ｃ２０の容量値を可変に制御することによって、ＳＣ増幅回路の増幅率（ゲイン）を変化させることができ、これによって、ＳＣ可変利得増幅回路（ＳＣ型ＰＧＡ(Programmable Gain Amplifier)）が実現される。
【０００５】
ＳＣ型ＰＧＡは、例えば、特許文献１に記載されている。特許文献１に記載される技術では、帰還容量（積分容量）の容量値を切り換えて、ＳＣ型ＰＧＡのゲインを切り換えている。また、特許文献１には、ＳＣ型ＰＧＡのゲイン、使用可能な周波数帯域ならびに消費電力の関係に着目し、ゲインに応じて、オペアンプに供給するバイアス電流を可変に制御して、消費電流を抑制する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１９８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
（１）高ゲイン，広帯域、低消費電力のＰＧＡアンプの実現の困難性
実際に、ＳＣ型ＰＧＡを高倍率で動作させようとした場合、使用可能な周波数帯域の低下が顕著になる。ＳＣ型ＰＧＡを高倍率で動作させるためには、使用するオペアンプとして、高速動作可能なオペアンプが用いられる。一般的に、オペアンプを高速で動作させるのに伴い、消費電流も増大する。つまり、高倍率で動作可能なアンプは、必然的に消費電流が増大する。以下、具体的に説明する。
【０００８】
図２は、オペアンプの周波数帯域と利得（ｄＢ）との関係の一例を示す図である。図中、点線で示される特性ＰＴ１は、オペアンプのオープンループゲイン特性であり、実線で示される特性ＰＴ２，ＰＴ３は、負帰還時のゲイン特性である。オープンループ時ならびに負帰還時において、ユニティゲイン周波数ｆ０（利得が０ｄＢになる周波数）は、それほど変化しないと仮定した場合、負帰還時のゲイン特性ＰＴ２，ＰＴ３は、オープンループゲイン特性ＰＴ１に沿って変化するものと考えることができる。
【０００９】
図２から明らかなように、ゲイン特性ＰＴ２（例えば利得５（相対値であり、約３．５ｄＢに相当する）の場合）の使用可能な周波数帯域はｆ１であり、ゲイン特性ＰＴ３（例えば利得１０（相対値であり、１０ｄＢに相当する）の場合）の使用可能な周波数帯域はｆ２である。すなわち、オペアンプの利得が高くなると、取り扱い可能な信号の周波数帯域は狭くなる。したがって、高利得かつ広帯域のアンプを実現することに困難性が生じる。一般的に、高利得かつ広帯域のアンプを実現するためには、アンプの消費電流を増大させる必要があり、この場合、消費電力が増大するという問題が生じる。
【００１０】
特許文献１の技術では、ＳＣ型ＰＧＡの消費電流を一律に高く維持しておくと、無駄な電力消費が生じる場合があるため、ＳＣ型ＰＧＡのゲインに応じて、オペアンプのバイアス電流を変化させるという手法を用いて、消費電力を抑制している。
【００１１】
しかし、特許文献１に記載される技術は、アンプのゲインが低いときにはバイアス電流も減少させるという手法であるため、アンプのゲインが最大利得に維持される場合には、低消費電力化の効果が得られない。すなわち、高ゲイン、広帯域かつ低消費電力という特性のアンプを実現することは困難である。また、ＳＣアンプの高ゲイン化を実現しようとすると、スイッチトキャパシタ回路の容量の容量値が増大し、回路面積が増大するという不都合も生じる。
【００１２】
（２）連続的かつ広範囲なゲイン調整の困難性
特許文献１に記載される技術のように、帰還容量の容量値を変化させてアンプのゲインを調整しようとすると、帰還容量として可変容量を使用しなければならない。可変容量は、例えば、複数の容量を並列に設け、スイッチによって並列接続される容量の数を切り換える構成をもつ。この可変容量でＰＧＡを構成した場合、ＰＧＡの設定可能な倍率は数段階に限られてしまう。連続的に、かつ広範囲に倍率を変化させることは、現実的には極めてむずかしい。ＰＧＡの倍率の段階を増やすと、使用する容量が増え、容量の占有面積が増大し、また、使用している容量同士のミスマッチが大きくなり、比精度の確保が困難になる等の不都合を生じる。
【００１３】
本発明のいくつかの実施形態によれば、例えば、消費電力を増大させずに、スイッチトキャパシタ増幅回路の増幅率の増大あるいは高速化を達成することができ、また、例えば、増幅率を、連続的かつ広範囲に変化させることが可能となり、また、例えば、スイッチトキャパシタ増幅回路の小型化を実現することができる。
【課題を解決するための手段】
【００１４】
（１）本発明のスイッチトキャパシタ増幅回路の一態様は、オペアンプと、信号入力ノードと前記オペアンプの入力ノードとの間に設けられる第１入力容量と、前記第１入力容量についての充電／放電を切り換えるための複数のスイッチと、前記第１入力容量と前記オペアンプの入力ノードとの接続／非接続を切り換えるためのスイッチと、を有する第１入力部と、前記オペアンプの出力ノードと前記入力ノードとの間に設けられる第１帰還容量と、前記第１帰還容量についての充電／放電を切り換えるための複数のスイッチと、前記オペアンプの出力ノードと前記入力ノードとの間において、前記第１帰還容量に対して並列に設けられる第２帰還容量と、前記第２帰還容量の充電／放電を切り換えるための少なくとも一つのスイッチと、前記第１帰還容量と前記第２帰還容量との間の接続／非接続を切り換えるためのスイッチと、を含み、前記第１入力容量に電荷が蓄積され、前記第１入力容量に蓄積された電荷が前記第１帰還容量に転送される動作がｎ回（ｎは自然数）実行される期間をサンプリング積分期間とし、前記第１帰還容量に蓄積された電荷が前記第２帰還容量に転送される期間を増幅期間とした場合に、前記第１入力容量についての充電／放電を切り換えるための複数のスイッチと、前記オペアンプの入力ノードと前記第１入力容量との接続／非接続を切り換えるためのスイッチとは、前記サンプリング積分期間において、第１周波数のクロックで動作し、前記第１帰還容量についての充電／放電を切り換えるための複数のスイッチと、前記第１帰還容量と前記第２帰還容量との間の接続／非接続を切り換えるためのスイッチと、前記第２帰還容量についての充電／放電を切り換えるための複数のスイッチとは、前記増幅期間において、周波数値が、前記第１周波数の１／（２・ｎ）である第２周波数のクロックで動作し、前記サンプリング積分期間においては、前記第１帰還容量と前記第２帰還容量との間の接続／非接続を切り換えるための前記スイッチは開状態を維持し、かつ前記第２帰還容量についての充電／放電を切り換えるための複数のスイッチは前記第２帰還容量の電荷を放電する状態を維持し、前記増幅期間においては、前記第１入力容量と前記オペアンプの入力ノードとの接続／非接続を切り換えるためのスイッチは開状態を維持し、かつ前記第２帰還容量をリセットするためのスイッチは開状態を維持する。
【００１５】
本態様のスイッチトキャパシタ増幅回路（ＳＣアンプ）は、第１入力容量および第１周波数のクロックで動作する複数のスイッチを含む第１入力部と、オペアンプと、周波数値が第１周波数の１／（２・ｎ）（ｎは自然数）である第２周波数のクロックで動作する複数のスイッチと、第１帰還容量および第２帰還容量と、を有する。なお、「第１入力容量」あるいは「第１入力部」と称するのは、後述の変形態様において、オペアンプの同じ入力端子に信号を入力するための入力部として、並列に２つの入力部を設ける例があり、その変形態様においては、２つの入力容量が用いられるため、両者を区別する必要がある点を考慮したものである。なお、「第１入力容量」は原則的には一つあればよい。
【００１６】
第１周波数のクロックで動作する複数のスイッチには、第１入力容量の充放電を切り換えるスイッチと、第１入力容量とオペアンプとの電気的な接続／非接続を切り換えるスイッチと、が含まれる。また、第２周波数のクロックで動作する複数のスイッチには、第２帰還容量の充放電を切り換えるための少なくとも一つのスイッチ（第２帰還容量のリセットスイッチということもできる）と、第１帰還容量と第２帰還容量との間の電気的接続を切り換えるスイッチ（電気的アイソレーション用スイッチということもできる）と、が含まれる。
【００１７】
本態様のＳＣアンプの基本動作には、サンプリング・積分動作（サンプリングと積分がｎ回繰り返される動作）と、増幅動作とがある。本態様では、第１周波数のクロックによる複数のスイッチの開閉（オン／オフ）制御によって、サンプリングおよび積分がｎ回実行され、その結果として、第１帰還容量に、ｎ回分のサンプリング・積分による電荷が蓄積される（サンプリング・積分フェーズ）。そして、ｎ回のサンプリング・積分が終了すると、第１帰還容量に蓄積されている電荷が、第２帰還容量に転送される（増幅フェーズ）。サンプリング・積分フェーズでは、例えば、従来の動作クロックよりも２・ｎ倍高速なクロック（第１周波数のクロック）を用いて，ｎ回の電荷蓄積および転送を繰り返すため、従来例に比べて、ｎ倍の電荷を転送することができ、したがって、見かけ上、入力容量の容量値がｎ倍になる。また。増幅動作は、第２周波数（例えば、従来使用されていたクロック周波数と同程度の周波数）のクロックに基づいて、例えば、第１周波数のクロック２・ｎ個に相当する周期で実行される（つまり、第１周波数のクロック２・ｎ個毎に１回行われる）。
【００１８】
ここで、第１入力容量の容量値をＣ１，第１帰還容量の容量値をＣ２，第２帰還容量の容量値をＣ３とすると、ｎ回のサンプリング・積分が実行されるときのＳＣアンプの増幅率Ｇ１は、下記（２）式で表わされる。但し、（２）式において、Ｖｉｎは入力電圧であり、Ｖｏｕｔ１は、サンプリング・積分フェーズにおけるＳＣアンプの出力電圧である。
Ｇ１＝Ｖｏｕｔ１／Ｖｉｎ＝ｎ・（Ｃ１／Ｃ２）・・・（２）
サンプリング・積分フェーズでは、ＳＣアンプは、Ｃ１／Ｃ２倍の負帰還をかけて動作していることになる。Ｃ１／Ｃ２を低いゲイン（例えば１程度）に設定すれば、オペアンプの周波数帯域を十分に確保することができ、オペアンプにおける帯域とゲインのトレードオフの問題は生じない。
【００１９】
また、増幅フェーズでは、電荷保存則より、Ｃ２・Ｖｏｕｔ１＝Ｃ３・Ｖｏｕｔ２が成立するから（但し、Ｖｏｕｔ２は、増幅フェーズにおけるＳＣアンプの出力電圧である）、増幅フェーズにおける増幅率Ｇ２は、下記（３）式で表わされる。
Ｇ２＝Ｖｏｕｔ２／Ｖｏｕｔ１＝Ｃ２／Ｃ３・・・（３）
したがって、本態様のＳＣアンプの最終的な増幅率Ｇ３は、下記（４）式のように表わされる。
Ｇ３＝ｎ・（Ｃ１／Ｃ２）・（Ｃ２／Ｃ３）＝ｎ（Ｃ１／Ｃ３）・・・（４）
（４）式から明らかなように、本態様のＳＣアンプの増幅率Ｇ３は、変数（パラメーター）ｎと、第２帰還容量Ｃ３と第１入力容量Ｃ１の容量比と、によって定まる。増幅フェーズでは、ＳＣアンプは、Ｃ２／Ｃ３倍の負帰還をかけて動作していることになる。（Ｃ２／Ｃ３）の値は、実現したいゲインと、入力信号の最大周波数と、上記のｎの値と、オペアンプの特性を考慮し、無理のない倍率に設定する。例えば、実現したいＳＣアンプの最大ゲインが２０であり、Ｃ１／Ｃ２＝１（つまりＣ１＝Ｃ２），ｎが“４”であれば、Ｃ２／Ｃ３（＝Ｃ１／Ｃ３）を“５”に設定することができる。
【００２０】
従来例では、ＳＣアンプの増幅率を２０（相対値であり、単位なし）に設定する場合、Ｃ１／Ｃ３＝２０となり、入力容量Ｃ１の容量値を帰還容量Ｃ３の容量値の２０倍に設定しなければならず（総容量値＝２１・Ｃ３）、また、２０倍のゲインを確保しつつ、高周波数の信号を取り扱うおうとすると、オペアンプの広帯域化のために、バイアス電流量を増大させなればならなかった。これに対して、本態様では、例えば、ｎ＝４とし、Ｃ１＝Ｃ２，Ｃ１／Ｃ３（＝Ｃ２／Ｃ３）＝５とすれば、総容量値は（１１・Ｃ３）でよく、また、負帰還時に５倍の増幅率が確保できればよく、そして、増幅率が低下したことによって、使用できるオペアンプの周波数帯域が、従来例に比べて格段に広がる。また、近年の集積回路では一般に、例えば、システムクロックとして、数Ｍ〜数十ＭＨｚ程度の高速クロックが用いられているため、ｎ＝４程度を実現するために必要な高速クロック（スイッチトキャパシタの駆動クロック）を得る点に関しては、特に問題はない。よって、本態様のＳＣアンプを実現することは容易である。
【００２１】
また、サンプリング積分期間においては、第１入力容量から第１帰還容量に電荷が転送されて蓄積されるのであり、第２帰還容量は電荷の蓄積に関与しない。したがって、サンプリング積分期間においては、第１帰還容量と第２帰還容量との接続／非接続を切り換えるスイッチ（電気的アイソレーション用スイッチ）は、開状態（オフ状態）に維持される。また、サンプリング積分期間においては、第２帰還容量は、電荷が零の状態に維持されるのが好ましく、よって、第２帰還容量の充電／放電を切り換えるための少なくとも一つのスイッチ（第２帰還容量のリセットスイッチ）は、閉状態（オン状態）に維持される。
【００２２】
一方、増幅期間において、サンプリング積分動作を継続させておくと、第１帰還容量から第２帰還容量に転送されるべき電荷がアンプの入力部に逆流する。よって、これを防止するために、第１帰還容量とオペアンプの入力ノードとの接続／非接続を切り換えるためのスイッチ（電気的アイソレーション用スイッチ）は、増幅期間においては開状態（オフ状態）に維持され、オペアンプの入力部は、オペアンプ本体から切り離される。また、増幅期間においては、第２帰還容量に電荷が蓄積されるため、第２帰還容量についての充電／放電を切り換えるためのスイッチ（第２帰還容量のリセットスイッチ）は、開状態(オフ状態)に維持される。
【００２３】
このように、本態様によれば、例えば、消費電力を増大させずに、スイッチトキャパシタ増幅回路の増幅率の増大あるいは高速化を達成することができ、また、例えば、増幅率を、連続的かつ広範囲に変化させることが可能となり、また、例えば、スイッチトキャパシタ増幅回路の小型化を実現することができる。
【００２４】
（２）本発明のスイッチトキャパシタ増幅回路の他の態様は、前記第１周波数のクロックとして、第１クロックと、前記第１クロックと逆相の第２クロックとが用意され、前記第１周波数の１／（２・ｎ）の周波数である前記第２周波数のクロックとして、第３クロックと、前記第３クロックと逆相の第４クロックとが用意され、前記第４クロックがアクティブレベルである期間が前記サンプリング積分期間に相当し、前記第３クロックがアクティブレベルである期間が前記増幅期間に相当し、かつ、前記第１クロックおよび前記第２クロックは、前記増幅期間においては非アクティブレベルに維持され、前記スイッチトキャパシタ増幅回路は、前記信号入力ノードである第１ノードと第２ノードとの間に設けられ、前記第１クロックによってオン／オフが制御される第１スイッチと、前記第２ノードと基準電位との間に設けられ、前記第２クロックによってオン／オフが制御される第２スイッチと、前記第２ノードと第３ノードとの間に接続される前記第１入力容量と、前記第３ノードと基準電位との間に設けられ、前記第１クロックによってオン／オフが制御される第３スイッチと、前記第３ノードと、前記オペアンプの入力ノードである第４ノードとの間に設けられ、前記第２クロックによってオン／オフが制御される第４スイッチと、前記第４ノードと第５ノードとの間に設けられる前記第１帰還容量と、前記第５ノードと基準電位との間に設けられ、前記第１周波数の１／（２・ｎ）の周波数である前記第２周波数の第３クロックでオン／オフが制御される第５スイッチと、前記第５ノードと、前記オペアンプの出力ノードである第６ノードとの間に設けられ、前記第３クロックとは逆相の第４クロックによってオン／オフが制御される第６スイッチと、前記第４ノードと第７ノードとの間に設けられ、前記第３クロックによってオン／オフが制御される第７スイッチと、前記第７ノードと前記第６ノードとの間に設けられる前記第２帰還容量と、前記第７ノードと前記第６ノードとの間において、前記第２帰還容量に並列に設けられ、前記第４クロックによってオン／オフが制御される第８スイッチと、を有する。
【００２５】
本態様では、第１周波数のクロックとして、第１クロックと、第１クロックと逆相の第２クロックとが用意され、第１周波数の１／（２・ｎ）の周波数である第２周波数のクロックとして、第３クロックと、第３クロックと逆相の第４クロックとが用意される。また、第４クロックがアクティブレベル（例えばＨ）である期間がサンプリング積分期間に相当し、第３クロックがアクティブレベル（例えばＨ）である期間が増幅期間に相当し、かつ、第１クロックおよび第２クロックは、増幅期間においては非アクティブレベル（例えばＬ）に維持される。
【００２６】
また、第１周波数のクロックで動作する複数のスイッチには、第１スイッチ〜第４スイッチが含まれ、第１スイッチおよび第３スイッチは第１クロックで動作し、第２スイッチと第４スイッチは第２クロックで動作する。第１スイッチ〜第３スイッチの各々は、入力容量の充放電を切り換えるスイッチとして機能し、第４スイッチは、第１帰還容量とオペアンプの入力ノードとの接続／非接続を切り換えるためのスイッチとして機能する。
【００２７】
また、第２周波数のクロックで動作する複数のスイッチには、第５スイッチ〜第８スイッチが含まれ、第５スイッチおよび第７スイッチは第３クロックで動作し、第６スイッチと第８スイッチは第４クロックで動作する。第５スイッチおよび第６スイッチは、第１帰還容量の充放電を切り換えるスイッチとして機能し、第７スイッチは、第１帰還容量と第２帰還容量との接続／非接続を切り換えるスイッチとして機能し、第８スイッチは、第２帰還容量についての充電／放電を切り換えるためのスイッチ（第２帰還容量をリセットするためのリセットスイッチ）として機能する。
【００２８】
増幅期間において、サンプリング積分動作を継続させておくと、第１帰還容量から第２帰還容量に転送されるべき電荷がアンプの入力部に逆流する。また、増幅期間においては、入力部のスイッチは動作させる必要がなく、第１入力容量の充放電を切り換えるための複数のスイッチのオン／オフを継続させておくと、無駄に電力を消費する。そこで、本態様では、逆流防止および無駄な消費電力の削減のために、第１周波数のクロック(第１クロックおよび第２クロック)を、増幅期間においては非アクティブレベルに維持する。すなわち、本態様では、増幅期間においては、入力部に含まれる第１スイッチ〜第４スイッチの各々は、開状態に維持される。
【００２９】
（３）本発明のスイッチトキャパシタ増幅回路の他の態様は、前記オペアンプは、第１入力ノードおよび第２入力ノードと、第１出力ノードおよび第２出力ノードとを有する２入力２出力のオペアンプであり、前記２入力２出力のオペアンプの前記第１入力ノードおよび前記第１出力ノードについての第１の回路構成と、前記２入力２出力のオペアンプの前記第２入力ノードおよび前記第２出力ノードについての第２の回路構成を同一とし、かつ、前記第１の回路構成において使用される複数のスイッチの各々のサイズならびに複数の容量の各々の容量値と、前記第２の回路構成において使用される、前記第１の回路構成に含まれる各スイッチに対応する各スイッチのサイズ、ならびに、前記第１の回路構成に含まれる各容量に対応する各容量の容量値と、を同一として、全差動型の増幅回路を構成する。
【００３０】
上記（１），（２）に記載される態様の発明を用いて、全差動ＳＣ増幅回路（全差動ＳＣアンプ）を構成したものである。全差動アンプは、入力信号および出力信号を差動信号とし、２つの入力信号の各々に関係する各回路を同一構成とし、ならびに、２つの出力信号の各々に関係する各回路を同一構成とした、対称性のある差動増幅回路である。本態様では、回路の対称性を実現するために、同じ構成の第１入力部が並列に設けられ、２つの第１入力部の各々における、対応するスイッチのサイズは同一に設定され、また、容量の容量値も同一に設定される。同様に、一組の積分・増幅用回路（帰還容量や複数のスイッチを含む）が設けられ、２つの各回路における、対応するスイッチのサイズは同一に設定され、また、容量の容量値も同一に設定される。
【００３１】
全差動ＳＣアンプでは、一対の信号線の各々に重畳する同相ノイズが相殺されるために、低ノイズ特性が実現されるという効果が得られる。
【００３２】
（４）本発明のスイッチトキャパシタ増幅回路の他の態様は、前記信号入力ノードと前記オペアンプの入力ノードとの間に、前記第１入力部に対して並列に第２入力部が設けられ、前記第２入力部は、前記信号入力ノードと前記オペアンプの入力ノードとの間に設けられる第２入力容量と、前記第２入力容量についての充電／放電を切り換えるための複数のスイッチと、前記第２入力容量と前記オペアンプの入力ノードとの接続／非接続を切り換えるためのスイッチと、を有し、前記第２入力部に含まれる複数のスイッチの各々は、前記第１入力部における、対応するスイッチの各々に対して相補的にオン／オフされる。
【００３３】
本態様では、例えば、信号入力ノードと、オペアンプの一つの入力ノード（例えば反転端子に接続されるノード）との間において、第１入力部に並列に第２入力部が設けられる。第２入力部は、第１入力部の構成と同様に、「第２入力容量、第２入力容量の充放電を切り換えるための複数のスイッチならびに第２入力容量とオペアンプの入力ノードとの接続／非接続を切り換えるためのスイッチ」を有する。
【００３４】
第１入力部における各スイッチと、第２入力部における各スイッチは１：１に対応している。但し、第２入力部に含まれる各スイッチは、第１入力部に含まれる、対応するスイッチに対して相補的にオン／オフされる。つまり、第２入力部に含まれる各スイッチについてのオン／オフ制御クロックは、第１入力部に含まれる、対応するスイッチにおけるオン／オフ制御クロックとは逆相のクロックである。
【００３５】
本態様によれば、第１入力部における第１入力容量への電荷の蓄積時（サンプリング動作時）には、第２入力部の第２入力容量から第１帰還容量への電荷の転送（積分動作）が実行され、また、第１入力部における第１入力容量から第１帰還容量への電荷の転送（積分動作）が実行されているときには、第２入力部における第２入力容量への電荷の蓄積（サンプリング動作）が実行される。
【００３６】
すなわち、本態様では、サンプリング積分期間において、常時、サンプリング動作と積分動作が実行されていることになり、したがって、第１入力部のみを設ける構成に比べて、単位時間あたりの、入力容量（第１入力容量および第２入力容量を含む）から第１帰還容量への転送電荷量が２倍になる。よって、本態様のＳＣアンプの最終的な増幅率Ｇ４は、下記（５）式のように表わされる。
Ｇ４＝（２ｎ・Ｃ１／Ｃ２）・（Ｃ２／Ｃ３）＝２ｎ・Ｃ１／Ｃ３・・・・（５）
したがって、本態様によれば、さらに高倍率のＳＣアンプを無理なく実現することができる。
【００３７】
（５）本発明のスイッチトキャパシタ増幅回路の他の態様は、前記信号入力ノードである第１ノードと第１２ノードとの間に設けられ、前記第２クロックによってオン／オフが制御される第９スイッチと、前記第１２ノードと基準電位との間に設けられ、前記第１クロックによってオン／オフが制御される第１０スイッチと、前記第１２ノードと第１３ノードとの間に接続される前記第２入力容量と、前記第１３ノードと基準電位との間に設けられ、前記第２クロックによってオン／オフが制御される第１１スイッチと、前記第１３ノードと、前記オペアンプの入力ノードである前記第４ノードとの間に設けられ、前記１クロックによってオン／オフが制御される第１２スイッチと、を有する。
【００３８】
第２入力部に含まれるスイッチとしては、第９スイッチ〜第１２スイッチがあり、各スイッチは、第１入力部における第１スイッチ〜第４スイッチの各々に対応する。但し、上述のとおり、互いに対応する２つのスイッチは相補的にオン／オフされるため、一方がオン状態のときは、他方はオフ状態となる。このようなスイッチ制御は、上述の第１クロックと第２クロックを用いて容易に実現することができる。
【００３９】
（６）本発明のスイッチトキャパシタ増幅回路の他の態様は、前記オペアンプは、第１入力ノードおよび第２入力ノードと、第１出力ノードおよび第２出力ノードとを有する２入力２出力のオペアンプであり、前記２入力２出力のオペアンプの前記第１入力ノードおよび前記第１出力ノードについての第３の回路構成と、前記２入力２出力のオペアンプの前記第２入力ノードおよび前記第２出力ノードについての第４の回路構成とを同一とし、かつ、前記第３の回路構成において使用される複数のスイッチの各々のサイズならびに複数の容量の各々の容量値と、前記第４の回路構成において使用される、前記第３の回路構成に含まれる各スイッチに対応する各スイッチのサイズ、ならびに、前記第３の回路構成に含まれる各容量に対応する各容量の容量値と、を同一として、全差動型の増幅回路を構成する。
【００４０】
上記（４）または(５)に記載される態様の発明を用いて、全差動ＳＣ増幅回路（全差動ＳＣアンプ）を構成したものである。全差動アンプは、入力信号および出力信号を差動信号とし、２つの入力信号の各々に関係する各回路を同一構成とし、ならびに、２つの出力信号の各々に関係する各回路を同一構成とした、対称性のある差動増幅回路である。本態様では、回路の対称性を実現するために、第１入力部および第２入力部において、互いに対応する２つのスイッチのサイズは同一に設定され、また、容量の容量値も同一に設定される。
【００４１】
全差動ＳＣアンプでは、一対の信号線の各々に重畳する同相ノイズが相殺されるために、低ノイズ特性が実現されるという効果が得られる。
【００４２】
（７）本発明のスイッチトキャパシタ増幅回路の他の態様は、上記（３）または（６）において、さらに、前記２入力２出力のオペアンプの前記第１入力ノードと、前記２入力２出力のオペアンプの第１入力端子との間に設けられる第１オフセットキャンセル容量と、前記２入力２出力のオペアンプの前記第２入力ノードと、前記２入力２出力のオペアンプの第２入力端子との間に設けられる第２オフセットキャンセル容量と、前記２入力２出力のオペアンプの前記第１入力端子と前記第１出力ノードとの間に接続され、短絡制御信号によってオン／オフが制御される第１短絡スイッチと、前記２入力２出力のオペアンプの前記第２入力端子と前記第２出力ノードとの間に接続され、前記短絡制御信号によってオン／オフが制御される第２短絡スイッチと、前記２入力２出力のオペアンプの前記第１出力ノードと前記第２出力ノードとのコモン電位をある一定の電圧(第２の基準電圧)に固定するように、前記２入力２出力のオペアンプに制御信号（コモン制御信号）を供給することによって、コモン電位安定化動作を実行するコモンモードフィードバック回路と、を有し、前記サンプリング積分期間および前記増幅期間の後にオフセットキャンセル兼コモンモードフィードバック期間が設けられ、前記オフセットキャンセル兼コモンモードフィードバック期間においては、第１短絡スイッチおよび第２短絡スイッチがオンすると共に、前記２入力２出力のオペアンプの前記第１入力ノードおよび前記２入力２出力のオペアンプの前記第２入力ノードが共に共通の電位に維持され、かつ、前記コモンモードフィードバック回路による、前記コモン電位安定化動作が実行される。
【００４３】
全差動アンプでは、入力信号および出力信号が差動信号であり、出力信号の各信号線の動作点の電位（コモン電位）を任意の電位に安定させるための調整動作が必要ある。このために、全差動アンプでは、コモンモードフィードバック回路（ＣＭＦＢ回路）が設けられるのが一般的である。コモンモードフィードバック（ＣＭＦＢ）動作は、例えば、以下の手順で行われる。すなわち、例えば、オペアンプの第１出力ノードと第２出力ノードが分圧抵抗を介して短絡され、分圧電圧と、基準となる参照電位とが比較器によって比較され、その比較結果をオペアンプにフィードバックし、このフィードバック信号によって、オペアンプにおける各信号線の動作点の電位（コモン電位）を調整し、例えば、その動作点の電位（コモン電位）が、上記の参照電位になるようにする。
【００４４】
本発明にかかる全差動ＳＣアンプでもＣＭＦＢを行う必要があるが、本発明にかかる全差動アンプは、上述のとおり、サンプリング積分動作と増幅動作とを繰り返すという、従来のＳＣアンプにはない特徴的な動作を実行する必要があるため、このＣＭＦＢを、いつどのようにして実行するかは重要な課題となる。そこで検討すると、まず、ＣＭＦＢが、上述のサンプリング積分動作ならびに増幅動作に影響を与えないようにする必要があり、この観点から、ＣＭＦＢを、サンプリング積分動作ならびに増幅動作と、並行的に実行することは避けるのが望ましい。
【００４５】
次に、ＣＭＦＢを行うためには、オペアンプの２つの出力電圧の各々を、ほぼ同じレベルの直流電圧（ＤＣ電圧）に維持する必要があり、この動作を効率的に実行できることが好ましい。
【００４６】
これらの観点から、本態様では、オペアンプのオフセットキャンセル動作期間（サンプリング積分期間ならびに増幅期間とは別に設けられる期間）において、ＣＭＦＢを、並行的に行うようにする。
【００４７】
すなわち、全差動アンプでは、回路の対称性を実現するために、オペアンプのＤＣオフセットを除去するのが好ましい。オフセットキャンセル方法としては、例えば、オペアンプの２つの入力端子にオフセットキャンセル容量を設けて、オフセットキャンセル電圧（オペアンプのＤＣオフセットと同じ電圧値をもつ）を、オフセットキャンセル容量に発生させる方法がある。この方法では、オフセットキャンセル電圧を発生させるときは、オフセットキャンセル容量の一極が基準電位（例えばグランド）に固定される（他極は、オペアンプの入力端子に接続されている）。この時点で、オペアンプの２つの入力端子（反転端子と非反転端子）の各々の電位に着目する。つまり、その時点では、オペアンプの２つの入力端子（反転端子と非反転端子）の各々の電位には、オフセット電圧分の差があるが、しかし、そのオフセット分の差はごくわずかであることから、そのオフセット分の差を無視して考えれば、オペアンプの２つの入力端子（反転端子と非反転端子）の各々の電位は、ほとんど基準電位（例えばグランド）になっているといえる。そこで、オフセットキャンセル時において、オペアンプの入力端子と出力端子とを短絡するためのスイッチをオンさせる。すると、オペアンプの２つの出力端子の各々の電位は、２つの入力端子の各々の電位と同じ電位（つまり、ほとんどＧＮＤ電位）となり、これによって、「ＣＭＦＢに必要な、オペアンプの２つの出力電圧を、ほぼ同一のＤＣ電圧に維持する」という条件が満足される。この状態で、ＣＭＦＢ回路を動作させて、ＣＭＦＢを実行する。
【００４８】
このように、本態様では、オフセットキャンセル動作と並行して、ＣＭＦＢを実行するため、効率的な動作が実現される。また、ＣＭＦＢは、サンプリング積分動作や増幅動作とは別に行われるため、ＣＭＦＢ時において、オペアンプに接続される負荷の影響が、サンプリング積分動作や増幅動作に及ぶおそれがない。オフセットキャンセル動作とＣＭＦＢが効率的に実行されることによって、実際の動作時における全差動ＳＣアンプの回路の対称性が保証される。よって、十分に実用に耐え得る、新規な全差動ＳＣアンプが実現される。
【００４９】
（８）本発明のスイッチトキャパシタ増幅回路の他の態様は、前記パラメーターｎを変化させて、前記スイッチトキャパシタ増幅回路の増幅率を可変に制御する。
【００５０】
本態様では、変数（パラメーター）ｎを可変に制御することによって、ＳＣアンプの増幅率を自在に調整する。これによって、スイッチトキャパシタを用いた可変利得増幅回路（ＳＣ型ＰＧＡ）を実現することができる。変数ｎは、第１周波数と第２周波数との周波数関係を調整することによって、比較的自由に、連続的に、かつ広範囲に調整することができる。よって、本態様によれば、増幅率を、連続的かつ広範囲に変化させることが可能な、新規なＳＣ型ＰＧＡを実現することができる。
【００５１】
（９）本発明のスイッチトキャパシタ増幅回路の他の態様は、前記第１周波数のクロックを、分周回路でｎ分周して得られるクロックに基づいて、前記第２周波数のクロックを生成する。
【００５２】
本態様では、変数ｎを自在に設定方法として、第１周波数のクロックを、分周回路でｎ分周して得られるクロックに基づいて、第２周波数のクロックを生成する方法を採用する。分周回路における分周比を可変に制御することによって、変数ｎを自在に変化させることができる。構成が簡単であるため、実現が容易である。
【００５３】
（１０）本発明のスイッチトキャパシタ増幅回路の他の態様は、電圧制御発振器から出力されるクロックに基づいて、前記第１周波数のクロックに同期した前記第２周波数のクロックを生成する。
【００５４】
本態様では、変数ｎを自在に設定方法として、電圧制御発振器（ＶＣＯ）の出力クロックに基づいて、第１周波数のクロックに同期した第２周波数のクロックを生成する方法を採用する。ＶＣＯの入力電圧レベルを変化させることによって、第２周波数のクロックの周波数を変化させることができ、したがって、変数ｎを自在に設定することができる。また、例えば、ＶＣＯの動作クロックを、例えばＰＬＬ等を用いて第１の周波数クロックと同期させることによって、第１周波数のクロックに同期した、所望の周波数をもつ第２周波数のクロックを得ることができる。
【００５５】
（１１）本発明のスイッチトキャパシタ増幅回路の他の態様は、前記スイッチトキャパシタ増幅回路の出力信号の電圧と所定電圧を比較する電圧比較回路と、前記電圧比較回路の出力電圧を周波数信号に変換する電圧／周波数変換回路と、を有し、前記電圧／周波数変換回路から出力されるクロック信号に基づいて、前記第２周波数のクロックを生成する。
【００５６】
本態様では、入力信号の振幅の大きさに依存せずに、出力信号の振幅を一定化するＳＣ型ＰＧＡを構成する。例えば、ＳＣ型ＰＧＡの出力電圧が、高精細な表示制御のために使用されるような場合、ＳＣ型ＰＧＡの出力電圧レベルを、所望のレベルに高精度に設定し、かつその電圧レベルを維持する必要がある。そこで、本態様では、ＳＣ型ＰＧＡの出力電圧を一定値に保つための負帰還制御回路を構成し、その負帰還制御回路の出力クロックに基づいて第２周波数のクロック（ＣＫＬＣ，ＣＫＬＤ）を生成する。
【００５７】
すなわち、ＳＣ型ＰＧＡの出力信号の電圧と所定電圧を比較する電圧比較回路と、電圧比較回路の出力電圧を周波数信号に変換する電圧／周波数変換回路（ＶＣＯ等）とを設けて、電圧／周波数変換回路（ＶＣＯ等）から出力されるクロック信号に基づいて、第２周波数のクロック（ＣＫＬＣ，ＣＫＬＤ）を生成する方法を採用する。これにより、出力電圧レベルを、所望レベルに高精度に維持できるＳＣ型ＰＧＡを得ることができる。
【００５８】
（１２）本発明のセンサー装置の一態様は、モーションセンサーと、前記モーションセンサーから出力される検出信号が入力される、上記いずれかのスイッチトキャパシタ増幅回路と、を有する。
【００５９】
本態様では、本発明にかかるＳＣアンプ（ＳＣ型ＰＧＡを含む）を、サンサー装置における、モーションセンサーから出力される検出信号の増幅のために使用する。本発明にかかるＳＣアンプ（ＳＣ型ＰＧＡを含む）は、例えば、小型、低消費電力、高増幅率、使用可能な周波数帯域が広い、低ノイズ、増幅率の自在可変等のすぐれた効果を奏するため、ＳＣアンプを搭載したセンサー装置も同様の効果を得ることができる。
【００６０】
（１３）本発明の電子機器の一態様は、上記いずれかに記載のスイッチトキャパシタ増幅回路を有する。
【００６１】
本発明にかかるＳＣアンプ（ＳＣ型ＰＧＡを含む）は、例えば、小型、低消費電力、高増幅率、使用可能な周波数帯域が広い、低ノイズ、増幅率の自在可変等のすぐれた効果を奏するため、ＳＣアンプを搭載した電子機器も同様の効果を得ることができる。
【００６２】
このように、本発明のいくつかの実施形態によれば、例えば、消費電力を増大させずに、スイッチトキャパシタ増幅回路の増幅率の増大あるいは高速化を達成することができ、また、例えば、増幅率を、連続的かつ広範囲に変化させることが可能となり、また、例えば、スイッチトキャパシタ増幅回路の小型化（キャパシタの占有面積の削減）を実現することができ、また、例えば、容量の比精度の向上を実現して、ＳＣアンプの倍率の誤差を小さく抑えることが可能である。
【図面の簡単な説明】
【００６３】
【図１】図１（Ａ），図１（Ｂ）は、スイッチトキャパシタ増幅回路（ＳＣアンプ，ＳＣ積分回路）の基本的な動作を説明するための図
【図２】オペアンプの周波数帯域と利得（ｄＢ）との関係の一例を示す図
【図３】図３（Ａ），図３（Ｂ）は、本発明の第１の実施形態にかかるスイッチトキャパシタ増幅回路（ＳＣアンプ）の回路構成と動作を説明するための図
【図４】図４（Ａ），図４（Ｂ）は、図３（Ｂ）に示されるＳＣアンプにおける、サンプリング積分期間における動作（スイッチのオン／オフ状態等）を示す図
【図５】図５（Ａ），図５（Ｂ）は、図３（Ｂ）に示されるＳＣアンプの増幅期間における動作（スイッチのオン／オフ状態等）を示す図
【図６】第１の実施形態にかかるＳＣアンプにおける倍率設定の一例を説明するための図
【図７】図７（Ａ），図７（Ｂ）は、本発明の第２の実施形態にかかるスイッチトキャパシタ増幅回路（ＳＣアンプ）の回路構成と動作を説明するための図
【図８】図８（Ａ），図８（Ｂ）は、図７（Ｂ）に示されるＳＣアンプにおける、サンプリング積分期間における動作（スイッチのオン／オフ状態等）を示す図
【図９】図９（Ａ），図９（Ｂ）は、図７（Ｂ）に示されるＳＣアンプの増幅期間における動作（スイッチのオン／オフ状態等）を示す図
【図１０】図１０（Ａ），図１０（Ｂ）は、本発明の第３の実施形態にかかるスイッチトキャパシタ増幅回路（ＳＣアンプ）の回路構成と動作を説明するための
【図１１】図１１（Ａ），図１１（Ｂ）は、図１０（Ｂ）に示されるＳＣアンプにおける、サンプリング積分期間における動作（スイッチのオン／オフ状態等）を示す図
【図１２】図１２（Ａ），図１２（Ｂ）は、図１０（Ｂ）に示されるＳＣアンプの増幅期間における動作（スイッチのオン／オフ状態等）を示す図
【図１３】図１３（Ａ），図１３（Ｂ）は、本発明の第４の実施形態にかかるスイッチトキャパシタ増幅回路（ＳＣアンプ）の回路構成と動作を説明するための図
【図１４】図１４（Ａ），図１４（Ｂ）は、図１３（Ｂ）に示されるＳＣアンプにおける、サンプリング積分期間における動作（スイッチのオン／オフ状態等）を示す図
【図１５】図１５（Ａ），図１５（Ｂ）は、図１３（Ｂ）に示されるＳＣアンプの増幅期間における動作（スイッチのオン／オフ状態等）を示す図
【図１６】図１６（Ａ），図１６（Ｂ）は、本発明の第５の実施形態にかかるＳＣアンプの構成を示す図
【図１７】図１７（Ａ），図１７（Ｂ）は、図１６に示される全差動型ＳＣアンプにおける、サンプリング積分期間における動作（スイッチのオン／オフ状態等）を示す図
【図１８】図１８（Ａ），図１８（Ｂ）は、図１６に示される全差動型ＳＣアンプの増幅期間における動作（スイッチのオン／オフ状態等）、ならびに、オフセットキャンセル兼ＣＭＦＢ動作（スイッチのオン／オフ状態等）を示す図
【図１９】図１９は、オフセットキャンセル容量を用いたオフセットキャンセル動作を説明するための図
【図２０】図２０は、ＣＭＦＢ回路５００の内部構成の一例を示す図
【図２１】ＣＭＦＢ回路の具体的な構成の一例を示す図
【図２２】ＣＭＦＢ回路の具体的な構成の他の例を示す図
【図２３】図２３（Ａ），図２３（Ｂ）は、図２２に示されるＣＭＦＢ回路の動作を説明するための図
【図２４】図２４（Ａ），図２４（Ｂ）は、可変容量の構成を示す図
【図２５】変数ｎを可変に制御するための回路構成の一例を示す図
【図２６】変数ｎを可変に制御するための回路構成の他の例を示す図
【図２７】入力信号の振幅の大きさに依存せずに、出力信号の振幅を一定化するＳＣ型ＰＧＡの構成例を示す図
【図２８】本発明のＳＣアンプを搭載するセンサー装置および電子機器の構成例を示す図
【発明を実施するための形態】
【００６４】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００６５】
（第１の実施形態）
図３（Ａ），図３（Ｂ）は、本発明の第１の実施形態にかかるスイッチトキャパシタ増幅回路（ＳＣアンプ）の回路構成と動作を説明するための図である。
【００６６】
図３（Ａ）に示すように、本実施形態では、スイッチトキャパシタ回路（ＳＣ回路）の動作クロック（スイッチのオン／オフ制御クロック）として、第１周波数の第１クロック（ＣＫＬＡ）と、第１クロックとは逆相の第２クロック（ＣＫＬＢ）と、周波数値が第１周波数の１／（２・ｎ）である第２周波数であり、かつ第１クロックおよび第２クロックと同期している第３クロック（ＣＫＬＣ）と、第３クロックとは逆相の第４クロック（ＣＫＬＤ）と、が使用される。
【００６７】
また、第４クロック（ＣＫＬＤ）がアクティブレベル（例えばＨ）である期間がサンプリング積分期間（ＴＤ：時刻ｔ０〜ｔ８）に相当し、第３クロックがアクティブレベル（例えばＨ）である期間が増幅期間（ＴＣ：時刻ｔ８〜ｔ９）に相当する。また、第１クロック（ＣＫＬＡ）がアクティブレベル（Ｈレベル）である期間ＴＡ（時刻ｔ０〜ｔ１）がサンプリング期間に相当し、第２クロック（ＣＫＬＢ）がアクティブレベル（Ｈレベル）である期間ＴＢ（時刻ｔ１〜ｔ２）が積分期間に相当する。
【００６８】
また、第１クロック（ＣＫＬＡ）および第２クロック（ＣＫＬＢ）は、増幅期間（ＣＫＬＣ）においては非アクティブレベル（例えばＬ）に維持される。
【００６９】
第１クロック（ＣＫＬＡ）および第２クロック（ＣＫＬＢ）の周期はＴであり、第３クロック（ＣＫＬＣ）および第４クロック（ＣＫＬＤ）の周期は８Ｔであり、よって、第３クロック（ＣＫＬＣ）および第４クロック（ＣＫＬＤ）の周波数（第２周波数）は、第１クロック（ＣＫＬＡ）および第２クロック（ＣＫＬＢ）の周波数（第１周波数）の１／８であり、したがって、変数（パラメーター）ｎの値は“４”に設定されている。また、サンプリング積分期間ＴＤは、４Ｔに相当する（つまり、ｎＴに相当する）。したがって、サンプリング積分期間ＴＤにおいては、サンプリングと積分が、４回繰り返されることになる。
【００７０】
図３（Ｂ）に示すように、本実施形態のスイッチトキャパシタ増幅回路（ＳＣアンプ）は、第１入力部ＡＩＮ１と、オペアンプＯＰ１と、積分・増幅用回路ＢＰ１と、により構成される。具体的には、本実施形態のスイッチトキャパシタ増幅回路（ＳＣアンプ）は、
信号入力ノードである第１ノード（Ｎ１）と第２ノード（Ｎ２）との間に設けられ、第１クロック（ＣＫＬＡ）によってオン／オフが制御される第１スイッチ（ＳＷ１（Ａ））と、第２ノード（Ｎ２）と基準電位との間に設けられ、第２クロック（ＣＫＬＢ）によってオン／オフが制御される第２スイッチ（ＳＷ２（Ｂ））と、第２ノード（Ｎ２）と第３ノード（Ｎ３）との間に接続される第１入力容量（Ｃ１）と、第３ノード（Ｎ３）と基準電位との間に設けられ、第１クロック（ＣＫＬＡ）によってオン／オフが制御される第３スイッチ（ＳＷ３（Ａ））と、第３ノード（Ｎ３）と、オペアンプ（ＯＰ１）の入力ノードである第４ノード（Ｎ４）との間に設けられ、第２クロック（ＣＫＬＢ）によってオン／オフが制御される第４スイッチ（ＳＷ４（Ｂ））と、第４ノード（Ｎ４）と第５ノード（Ｎ５）との間に設けられる第１帰還容量（Ｃ２）と、第５ノード（Ｎ５）と基準電位との間に設けられ、第１周波数の１／（２・ｎ）の周波数である第２周波数の第３クロック（ＣＫＬＣ）でオン／オフが制御される第５スイッチ（ＳＷ５（Ｃ））と、第５ノード（Ｎ５）と、オペアンプ（ＯＰ１）の出力ノードである第６ノード（Ｎ６）との間に設けられ、第３クロックとは逆相の第４クロック（ＣＫＬＤ）によってオン／オフが制御される第６スイッチ（ＳＷ６（Ｄ））と、第４ノード（Ｎ４）と第７ノード（Ｎ７）との間に設けられ、第３クロックによってオン／オフが制御される第７スイッチ（ＳＷ７（Ｃ））と、第７ノード（Ｎ７）と第６ノードノード（Ｎ６）との間に設けられる第２帰還容量（Ｃ３）と、第７ノード（Ｎ７）と第６ノード（Ｎ６）との間において、第２帰還容量（Ｃ３）に並列に設けられ、第４クロックによってオン／オフが制御される第８スイッチ（ＳＷ８（Ｄ））と、を有する。
【００７１】
なお、第１スイッチに関する“ＳＷ１（Ａ）”という記載は、「第１クロックＣＫＬＡで動作する、第１番目のスイッチ」であることを意味する。他のスイッチについての記載も同様である。
【００７２】
第１スイッチ（ＳＷ１（Ａ））〜第４スイッチ（ＳＷ４（Ｂ））は、第１周波数のクロックで動作する複数のスイッチに相当し、第１スイッチ（ＳＷ１（Ａ））および第３スイッチ（ＳＷ３（Ａ））は第１クロックＣＫＬＡで動作し、第２スイッチ（ＳＷ２（Ｂ））と第４スイッチ（ＳＷ４（Ｂ））は、第２クロックＣＫＬＢで動作する。
【００７３】
第１スイッチ（ＳＷ１（Ａ））〜第３スイッチ（ＳＷ３（Ａ））の各々は、入力容量の充放電を切り換えるスイッチとして機能し、第４スイッチ（ＳＷ４（Ｂ））は、第１帰還容量Ｃ２とオペアンプＯＰ１の入力ノードＮ４との接続／非接続を切り換えるためのスイッチとして機能する。
【００７４】
また、第５スイッチ（ＳＷ５（Ｃ））〜第８スイッチ（ＳＷ８（Ｄ））は、第２周波数（周波数値が第１周波数の１／（２・ｎ）の周波数）のクロックで動作する複数のスイッチに相当する。そして、第５スイッチ（ＳＷ５（Ｃ））および第７スイッチ（ＳＷ７（Ｃ））は第３クロックＣＫＬＣで動作し、第６スイッチ（ＳＷ６（Ｄ））と第８スイッチ（ＳＷ８（Ｄ））は第４クロックＣＫＬＤで動作する。第５スイッチ（ＳＷ５（Ｃ））および第６スイッチ（ＳＷ６（Ｄ））は、第１帰還容量Ｃ２の充放電を切り換えるスイッチとして機能し、第７スイッチ（ＳＷ７（Ｃ））は、第１帰還容量（Ｃ２）と第２帰還容量（Ｃ３）との接続／非接続を切り換えるスイッチとして機能し、第８スイッチ（ＳＷ８（Ｄ））は、第２帰還容量Ｃ３の充電／放電を切り換えるための少なくとも一つのスイッチ（第２帰還容量のリセットスイッチ）として機能する。
【００７５】
図３（Ｂ）に示されるＳＣアンプの基本動作には、サンプリング・積分動作（サンプリングと積分がｎ回繰り返される動作）と、増幅動作とがある。本実施形態では、第１周波数のクロック（ＣＫＬＡ，ＣＫＬＢ）による複数のスイッチ（ＳＷ１（Ａ）〜ＳＷ４（Ｂ））の開閉（オン／オフ）制御によって、サンプリングおよび積分がｎ回実行され、その結果として、第１帰還容量Ｃ２に、ｎ回分のサンプリング・積分による電荷が蓄積される（サンプリング・積分フェーズ）。
【００７６】
そして、ｎ回のサンプリング・積分が終了すると（図３（Ａ）の時刻ｔ８）、第１帰還容量Ｃ２に蓄積されている電荷が、第２帰還容量Ｃ３に転送される（増幅フェーズ：図３（Ａ）の時刻ｔ８〜ｔ９）。サンプリング・積分フェーズでは、例えば、従来の動作クロックよりも２・ｎ倍高速なクロック（第１周波数のクロック）を用いて，ｎ回の電荷蓄積および転送を繰り返すため、従来例に比べて、ｎ倍の電荷を転送することができ、したがって、見かけ上、入力容量の容量値がｎ倍になる。また。増幅動作は、第２周波数（例えば、従来使用されていたクロック周波数と同程度の周波数）のクロックに基づいて、例えば、第１周波数のクロック２・ｎ個に相当する周期で実行される（つまり、第１周波数のクロック２・ｎ個毎に１回行われる）。
【００７７】
ここで、第１入力容量の容量値をＣ１，第１帰還容量の容量値をＣ２，第２帰還容量の容量値をＣ３とすると、ｎ回のサンプリング・積分が実行されるときのＳＣアンプの増幅率Ｇ１は、下記（２）式で表わされる。但し、（２）式において、Ｖｉｎは入力電圧であり、Ｖｏｕｔ１は、サンプリング・積分フェーズにおけるＳＣアンプの出力電圧である。
Ｇ１＝Ｖｏｕｔ１／Ｖｉｎ＝ｎ・（Ｃ１／Ｃ２）・・・（２）
サンプリング・積分フェーズでは、ＳＣアンプは、Ｃ１／Ｃ２倍の負帰還をかけて動作していることになる。Ｃ１／Ｃ２を低いゲイン（例えば１程度）に設定すれば、オペアンプの周波数帯域を十分に確保することができ、オペアンプにおける帯域とゲインのトレードオフの問題は生じない。
【００７８】
また、増幅フェーズでは、電荷保存則より、Ｃ２・Ｖｏｕｔ１＝Ｃ３・Ｖｏｕｔ２が成立するから（但し、Ｖｏｕｔ２は、増幅フェーズにおけるＳＣアンプの出力電圧である）、増幅フェーズにおける増幅率Ｇ２は、下記（３）式で表わされる。
Ｇ２＝Ｖｏｕｔ２／Ｖｏｕｔ１＝Ｃ２／Ｃ３・・・（３）
したがって、本態様のＳＣアンプの最終的な増幅率Ｇ３は、下記（４）式のように表わされる。
Ｇ３＝ｎ・（Ｃ１／Ｃ２）・（Ｃ２／Ｃ３）＝ｎ（Ｃ１／Ｃ３）・・・（４）
（４）式から明らかなように、本態様のＳＣアンプの増幅率Ｇ３は、変数（パラメーター）ｎと、第２帰還容量Ｃ３と第１入力容量Ｃ１の容量比と、によって定まる。増幅フェーズでは、ＳＣアンプは、Ｃ２／Ｃ３倍の負帰還をかけて動作していることになる。（Ｃ２／Ｃ３）の値は、実現したいゲインと、入力信号の最大周波数と、上記のｎの値と、オペアンプの特性を考慮し、無理のない倍率に設定する。
【００７９】
図３（Ｂ）のＳＣアンプにおいて、増幅期間ＴＣにサンプリング積分動作を継続させておくと、第１帰還容量Ｃ２から第２帰還容量Ｃ３に転送されるべき電荷がオペアンプの前段に設けられる第１入力部ＡＩＮ１に逆流する。また、増幅期間ＴＣにおいては、第１入力部ＡＩＮ１に含まれる、第１入力容量Ｃ１の充放電を切り換えるための複数のスイッチ（ＳＷ１（Ａ）〜ＳＷ３（Ａ））は動作させる必要がなく、これらのスイッチのオン／オフを継続させておくと、無駄に電力を消費する。そこで、図３（Ｂ）の回路では、逆流防止および無駄な消費電力の削減のために、第１周波数のクロック(第１クロックＣＫＬＡおよび第２クロックＣＫＬＢ)を、増幅期間ＴＣにおいては非アクティブレベル（Ｌレベル）に維持する。すなわち、図３（Ｂ）の回路では、増幅期間ＴＣにおいては、第１入力部（ＡＩＮ１）に含まれる第１スイッチ〜第４スイッチ（ＳＷ１（Ａ）〜ＳＷ４（Ｂ））の各々は、開状態（オフ状態）に維持される。
【００８０】
また、増幅期間ＴＣにおいては、第１帰還容量Ｃ２から第２帰還容量Ｃ３に電荷が転送されて、第２帰還容量Ｃ３に電荷が蓄積されるため、第３クロックＣＫＬＣがアクティブレベル（Ｈレベル）となって、第１帰還容量Ｃ２と第２帰還容量Ｃ３との接続／非接続を切り換えるスイッチ（ＳＷ７（Ｃ））は閉状態（オン状態）に維持され、かつ、第４クロックＣＫＬＤは非アクティブレベル（Ｌ）となって、第２帰還容量Ｃ３の充電／放電を切り換えるためのスイッチ（第２帰還容量Ｃ３のリセットスイッチ）ＳＷ８（Ｄ）は、開状態(オフ状態)に維持される。
【００８１】
また、サンプリング積分期間ＴＤにおいては、第１入力容量Ｃ１から第１帰還容量Ｃ２に電荷が転送されて蓄積されるのであり、第２帰還容量Ｃ３は電荷の蓄積に関与しない。したがって、サンプリング積分期間ＴＤにおいては、第３クロックＣＫＬＣは非アクティブレベル（Ｌレベル）となって、第１帰還容量Ｃ２と第２帰還容量Ｃ３との接続／非接続を切り換えるスイッチ（ＳＷ７（Ｃ））は、開状態（オフ状態）に維持される。また、サンプリング積分期間ＴＤにおいては、第２帰還容量Ｃ３は、電荷が零の状態に維持されるのが好ましく、よって、第４クロックＣＫＬＤはアクティブレベル（Ｈレベル）に維持され、第２帰還容量Ｃ３の充電／放電を切り換えるためのスイッチ（第２帰還容量Ｃ３のリセットスイッチ）ＳＷ８（Ｄ）は、閉状態（オン状態）に維持される。
【００８２】
図４（Ａ），図４（Ｂ）は、図３（Ｂ）に示されるＳＣアンプにおける、サンプリング積分期間における動作（スイッチのオン／オフ状態等）を示す図である。図４（Ａ）は、サンプリング期間ＴＡ（時刻ｔ０〜ｔ１）における動作（各スイッチのオン／オフ状態と電荷Ｑの移動の様子）を示している。図４（Ａ）から明らかなように、第１スイッチ（ＳＷ１（Ａ））と第３スイッチ（ＳＷ３（Ａ））がオン状態であり、電荷Ｑが、第１入力容量Ｃ１に蓄積される。なお、第２スイッチ（ＳＷ２（Ｂ）），第４スイッチ（ＳＷ４（Ｂ）），第５スイッチ（ＳＷ５（Ｃ）），第７スイッチ（ＳＷ７（Ｃ））はオフ状態であり、第６スイッチ（ＳＷ６（Ｄ））および第８スイッチ（ＳＷ８（Ｄ））はオン状態である。
【００８３】
図４（Ｂ）は、積分期間ＴＢ（時刻ｔ１〜ｔ２）における動作（各スイッチのオン／オフ状態と電荷Ｑの移動の様子）を示している。図４（Ｂ）から明らかなように、第１スイッチ（ＳＷ１（Ａ））と第３スイッチ（ＳＷ３（Ａ））はオフ状態となり、一方、第２スイッチ（ＳＷ２（Ｂ））と第４スイッチ（ＳＷ４（Ｂ））がオン状態となる。第５スイッチ（ＳＷ５（Ｃ）），第７スイッチ（ＳＷ７（Ｃ））はオフ状態を維持し、第６スイッチ（ＳＷ６（Ｄ））および第８スイッチ（ＳＷ８（Ｄ））はオン状態を維持する。第１入力容量Ｃ１に蓄積されていた電荷Ｑは、第２帰還容量Ｃ２に転送される。
【００８４】
図４（Ａ）および図４（Ｂ）に示されるサンプリング・積分動作が、ｎ回繰り返されることになる。したがって、サンプリング積分期間ＴＤにおいては、第１帰還容量Ｃ２には、ｎＱ（ここでは４Ｑ）の電荷が蓄積される。
【００８５】
図５は、図３（Ｂ）に示されるＳＣアンプの増幅期間における動作（スイッチのオン／オフ状態等）を示す図である。図５は、増幅期間ＴＣ（時刻ｔ８〜ｔ９）における動作（各スイッチのオン／オフ状態と電荷Ｑの移動の様子）を示している。
【００８６】
図５に示されるように、第１スイッチ（ＳＷ１（Ａ））〜第４スイッチ（ＳＷ４（Ｂ）の各々はオフ状態に維持される。また、第５スイッチ（ＳＷ５（Ｃ））および第７スイッチ（ＳＷ７（Ｃ））はオン状態となり、第６スイッチ（ＳＷ６（Ｄ））および第８スイッチ（ＳＷ８（Ｄ））はオフ状態となる。これによって、第１帰還容量Ｃ２に蓄積されていた電荷ｎＱ（ここでは４Ｑ）は、第２帰還容量Ｃ３に転送される。これによって、出力ノードＮ６に出力電圧Ｖｏｕｔが発生する。ＳＣアンプの最終的なゲインは、上記（４)式で示したように、ｎ（Ｃ１／Ｃ３）となる。
【００８７】
図６は、第１の実施形態にかかるＳＣアンプにおける倍率設定の一例を説明するための図である。図６においては、実現したいＳＣアンプの最大ゲインが２０であり、Ｃ１／Ｃ２＝１（つまりＣ１＝Ｃ２），ｎが“４”であるとする。この場合、Ｃ２／Ｃ３（＝Ｃ１／Ｃ３）を“５”に設定することができる。
【００８８】
Ｃ２／Ｃ３（＝Ｃ１／Ｃ３）を“５”に設定した場合の、オペアンプＯＰ１の使用可能な最大周波数はｆ１である。従来例（図１（Ａ），図１（Ｂ）参照）では、ＳＣアンプの増幅率を２０に設定する場合、Ｃ１／Ｃ３＝２０としなくてはならず、入力容量Ｃ１の容量値を帰還容量Ｃ３の容量値の２０倍に設定しなければならず（総容量値＝２１・Ｃ３）、また、オペアンプＯＰ１の使用可能な最大周波数はｆ２になってしまう。また、２０倍のゲインを確保しつつ、高周波数の信号を取り扱うおうとすると（つまり、使用可能な最大周波数をｆ１の付近に設定しようとすると）、オペアンプＯＰ１の広帯域化のために、バイアス電流量を増大させなればならなかった。
【００８９】
これに対して、本実施形態では、上述のとおり、ｎ＝４とし、Ｃ１＝Ｃ２，Ｃ１／Ｃ３（＝Ｃ２／Ｃ３）＝５とすれば、総容量値は（１１・Ｃ３）でよく、また、負帰還時に５倍の増幅率が確保できればよく、そして、増幅率が低下したことによって、使用できるオペアンプの最大周波数がｆ１となり、使用可能な周波数帯が、従来例に比べて格段に広がる（つまり、ｆ２からｆ１に拡大される）。また、近年の集積回路では一般に、例えば、システムクロックとして、数Ｍ〜数十ＭＨｚ程度の高速クロックが用いられているため、ｎ＝４程度を実現するために必要な高速クロック（スイッチトキャパシタの駆動クロック）を得る点に関しては、特に問題はない。よって、本実施形態のＳＣアンプを実現することは容易である。
【００９０】
このように、本実施形態によれば、例えば、消費電力を増大させずに、スイッチトキャパシタ増幅回路の増幅率の増大あるいは高速化を達成することができ、また、例えば、増幅率を、連続的かつ広範囲に変化させることが可能となり、また、例えば、スイッチトキャパシタ増幅回路の小型化を実現することができる。
【００９１】
（第２の実施形態）
図７（Ａ），図７（Ｂ）は、本発明の第２の実施形態にかかるスイッチトキャパシタ増幅回路（ＳＣアンプ）の回路構成と動作を説明するための図である。
【００９２】
本実施形態では、図３（Ｂ）に示されるＳＣアンプの回路構成を発展的に応用して、全差動ＳＣ増幅回路（全差動ＳＣアンプ）を構成する。全差動アンプは、入力信号および出力信号を差動信号とし、２つの入力信号の各々に関係する各回路を同一構成とし、ならびに、２つの出力信号の各々に関係する各回路を同一構成とした、対称性のある差動増幅回路である。本実施形態では、回路の対称性を実現するために、同じ構成の２つの第１入力部（ＡＩＮ１ａ，ＡＩＮ１ｂ）が設けられ、各第１入力部（ＡＩＮ１ａ，ＡＩＮ１ｂ）において、対応するスイッチのサイズは同一に設定され、また、入力容量の容量値も同一に設定される。
【００９３】
また、一組の積分・増幅用回路（帰還容量や複数のスイッチを含む）ＢＰ１ａ，ＢＰ１ｂが設けられ、２つの回路（ＢＰ１ａ，ＢＰ１ｂ）の各々における、対応するスイッチのサイズは同一に設定され、また、帰還容量の容量値も同一に設定される。また、オペアンプとして、２入力２出力の全差動構成に対応したオペアンプＯＰ２が使用される。
【００９４】
全差動ＳＣアンプでは、差動構成であるために一対の信号線の各々に重畳する同相ノイズが相殺されるために、低ノイズ特性が実現されるという効果が得られる。
【００９５】
なお、図７（Ｂ）において、全差動ＳＣアンプを構成する対称に配置される一組の回路のうちの一方の回路の構成要素には添え字ａを付し、他方の回路の構成要素には添え字ｂを付し、各構成要素を区別できるようにしている。
【００９６】
図８（Ａ），図８（Ｂ）は、図７（Ｂ）に示されるＳＣアンプにおける、サンプリング積分期間における動作（スイッチのオン／オフ状態等）を示す図である。また、図９は、図７（Ｂ）に示されるＳＣアンプの増幅期間における動作（スイッチのオン／オフ状態等）を示す図である。図８および図９に示される回路動作は、基本的に、図４および図５に示される回路動作と同じである。但し、図８および図９のＳＣアンプでは、一組の回路の各々が同じ動作を同時に実行する。
【００９７】
（第３の実施形態）
図１０（Ａ），図１０（Ｂ）は、本発明の第３の実施形態にかかるスイッチトキャパシタ増幅回路（ＳＣアンプ）の回路構成と動作を説明するための図である。
【００９８】
本実施形態では、例えば、信号入力ノードＮ１と、オペアンプＯＰ１の一つの入力ノード（例えば反転端子に接続されるノード）Ｎ４との間において、第１入力部ＡＩＮ１に並列に第２入力部ＡＩＮ２が設けられる。第２入力部ＡＩＮ２は、第１入力部ＡＩＮ１の構成と同様に、「第２入力容量Ｃ４、第２入力容量Ｃ４の充放電を切り換えるための複数のスイッチ（ＳＷ９（Ｂ），ＳＷ１０（Ａ），ＳＷ１１（Ｂ））、ならびに第２入力容量Ｃ４とオペアンプＯＰ１の入力ノードＮ４との接続／非接続を切り換えるためのスイッチＳＷ１２（Ａ）」を有している。
【００９９】
第１入力部ＡＩＮ１における各スイッチと、第２入力部ＡＩＮ２における各スイッチは１：１に対応している。但し、第２入力部ＡＩＮ２に含まれる各スイッチ（ＳＷ１０（Ａ）〜ＳＷ１２（Ａ）の各々）は、第１入力部ＡＩＮ１に含まれる、対応するスイッチ（ＳＷ１（Ａ）〜ＳＷ４（Ｂ）の各々）に対して相補的にオン／オフされる。つまり、第２入力部ＡＩＮ２に含まれる各スイッチ（ＳＷ１０（Ａ）〜ＳＷ１２（Ａ）の各々）についてのオン／オフ制御クロック（ＣＫＬＢ，ＣＫＬＡ）は、第１入力部ＡＩＮ１に含まれる、対応するスイッチ（ＳＷ１（Ａ）〜ＳＷ４（Ｂ）の各々）におけるオン／オフ制御クロック（ＣＫＬＡ，ＣＫＬＢ）とは逆相のクロックである。
【０１００】
本実施形態によれば、第１入力部ＡＩＮ１における第１入力容量Ｃ１への電荷の蓄積時（サンプリング動作時）には、第２入力部ＡＩＮ２の第２入力容量Ｃ４から第１帰還容量Ｃ２への電荷の転送（積分動作）が実行され、また、第１入力部における第１入力容量から第１帰還容量への電荷の転送（積分動作）が実行されているときには、第２入力部における第２入力容量への電荷の蓄積（サンプリング動作）が実行される。
【０１０１】
すなわち、本実施形態では、サンプリング積分期間ＴＤにおいて、常時、サンプリング動作と積分動作が実行されていることになり、したがって、第１入力部ＡＩＮ１のみを設ける構成に比べて、単位時間あたりの、入力容量（第１入力容量Ｃ１，第２入力容量Ｃ４を含む）から第１帰還容量Ｃ２への転送電荷量が２倍になる。よって、本態様のＳＣアンプの最終的な増幅率Ｇ４は、下記（５）式のように表わされる。
Ｇ４＝（２・ｎＣ１／Ｃ２）・（Ｃ２／Ｃ３）＝２・ｎＣ１／Ｃ３・・・・（５）
したがって、本実施形態によれば、さらに高倍率のＳＣアンプを無理なく実現することができる。
【０１０２】
図１１（Ａ），図１１（Ｂ）は、図１０（Ｂ）に示されるＳＣアンプにおける、サンプリング積分期間における動作（スイッチのオン／オフ状態等）を示す図である。また、図１２は、図１０（Ｂ）に示されるＳＣアンプの増幅期間における動作（スイッチのオン／オフ状態等）を示す図である。
【０１０３】
図１１（Ａ）では、第１入力容量Ｃ１に電荷Ｑが蓄積され、かつ、第２入力容量Ｃ４に蓄積されていた電荷Ｑが第１帰還容量Ｃ２に転送される。図１１（Ｂ）では、第２入力容量Ｃ４に電荷Ｑが蓄積され、かつ、第１入力容量Ｃ１に蓄積されていた電荷Ｑが、第１帰還容量Ｃ２に転送される。図１２では、第１帰還容量Ｃ２から第２帰還容量Ｃ３に、電荷２ｎＱ（ここではｎ＝４であるため、８Ｑ）の電荷が転送される。
【０１０４】
（第４の実施形態）
図１３（Ａ），図１３（Ｂ）は、本発明の第４の実施形態にかかるスイッチトキャパシタ増幅回路（ＳＣアンプ）の回路構成と動作を説明するための図である。
【０１０５】
本実施形態では、図１０（Ｂ）に示されるＳＣアンプ（第３の実施形態にかかるＳＣアンプ）の回路構成を発展的に応用して、全差動ＳＣ増幅回路（全差動ＳＣアンプ）を構成する。上述のとおり、全差動アンプは、入力信号および出力信号を差動信号とし、２つの入力信号の各々に関係する各回路を同一構成とし、ならびに、２つの出力信号の各々に関係する各回路を同一構成とした、対称性のある差動増幅回路である。
【０１０６】
図７（Ｂ）のＳＣアンプの場合と同様に、図１３（Ｂ）のＳＣアンプは、２入力２出力の全差動形式に対応したオペアンプＯＰ２を含み、オペアンプＯＰ２の一方の入力端子および一方の出力端子に関係する一方の回路と、オペアンプＯＰ２の他方の入力端子および他方の出力端子に関係する他方の回路とは、同一構成であり、使用されるスイッチのサイズは同一であり、また、使用される容量の容量値は同一に設定される。
【０１０７】
上述のとおり、全差動ＳＣアンプでは、差動構成であるために一対の信号線の各々に重畳する同相ノイズが相殺されるために、低ノイズ特性が実現されるという効果が得られる。
【０１０８】
なお、図１３（Ｂ）において、全差動ＳＣアンプを構成する対称に配置される一組の回路のうちの一方の回路の構成要素には添え字ａを付し、他方の回路の構成要素には添え字ｂを付し、各構成要素を区別できるようにしている。
【０１０９】
図１４（Ａ），図１４（Ｂ）は、図１３（Ｂ）に示されるＳＣアンプにおける、サンプリング積分期間における動作（スイッチのオン／オフ状態等）を示す図である。また、図１５は、図１３（Ｂ）に示されるＳＣアンプの増幅期間における動作（スイッチのオン／オフ状態等）を示す図である。
【０１１０】
図１４（Ａ）では、第１入力容量Ｃ１ａに電荷Ｑが蓄積され、第２入力容量Ｃ４ａに蓄積されていた電荷Ｑが第１帰還容量Ｃ２に転送され、かつ、第２入力容量Ｃ４ｂに電荷Ｑが蓄積され、第１入力容量Ｃ１ｂに蓄積されていた電荷Ｑが第１帰還容量Ｃ２に転送される。
【０１１１】
図１４（Ｂ）では、第２入力容量Ｃ４ａに電荷Ｑが蓄積され、第１入力容量Ｃ１ａに蓄積されていた電荷Ｑが第１帰還容量Ｃ２に転送され、かつ、第１入力容量Ｃ１ｂに電荷Ｑが蓄積され、第２入力容量Ｃ４ｂに蓄積されていた電荷Ｑが第１帰還容量Ｃ２に転送される。
【０１１２】
図１５では、第１帰還容量Ｃ２ａから第２帰還容量Ｃ３ａに、電荷２ｎＱｐ（ここではｎ＝４であるため、８Ｑｐ）の電荷が転送され、かつ、第１帰還容量Ｃ２ｂから第２帰還容量Ｃ３ｂに、電荷２ｎＱｎ（ここではｎ＝４であるため、８Ｑｎ）の電荷が転送される。
【０１１３】
（第５の実施形態）
図１６は、本発明の第５の実施形態にかかるＳＣアンプの構成を示す図である。本実施形態では、全差動型ＳＣアンプにおいて、オフセットキャンセル動作とコモンモードフィードバック（ＣＭＦＢ）動作とを並行的に実行する。
【０１１４】
図１６の全差動型ＳＣアンプは、図１３（Ｂ）に示される全差動型ＳＣアンプの構成に加えて、さらに、２入力２出力のオペアンプ（ＯＰ２）の第１入力ノード（Ｎ４ａ）と、２入力２出力のオペアンプ（ＯＰ２）の第１入力端子（ここでは反転端子）との間に設けられる第１オフセットキャンセル容量（ＣＳ１ａ）と、２入力２出力のオペアンプ（ＯＰ２）の第２入力ノード（Ｎ４ｂ）と、２入力２出力のオペアンプ（ＯＰ２）の第２入力端子（ここでは非反転端子）との間に設けられる第２オフセットキャンセル容量（ＣＳ１ｂ）と、２入力２出力のオペアンプ（ＯＰ２）の第１入力端子（反転端子）と第１出力ノード（Ｎ６ａ）との間に接続され、短絡制御信号(ＲＥＳ）によってオン／オフが制御される第１短絡スイッチ（ＣＭ１ａ（ＲＥＳ））と、２入力２出力のオペアンプ（ＯＰ２）の第２入力端子（非反転端子）と第２出力ノード（Ｎ６ｂ）との間に接続され、短絡制御信号（ＲＥＳ）によってオン／オフが制御される第２短絡スイッチ（ＣＭ１ｂ（ＲＥＳ））と、２入力２出力のオペアンプ（ＯＰ２）の第１出力ノード（Ｎ６ａ）のコモン電位と、第２出力ノード（Ｎ６ｂ）のコモン電位との差電圧が減少するように、２入力２出力のオペアンプ（ＯＰ２）にコモン制御信号（ＮＦＢ）を供給することによって、コモン電位共通化動作を実行するコモンモードフィードバック回路（ＣＭＦＢ：参照符号５００）と、を有する。
【０１１５】
そして、上述のサンプリング積分期間（ＴＤ）および増幅期間（ＴＣ）の後にオフセットキャンセル兼コモンモードフィードバック期間（ＴＲＥＳ）が設けられ、オフセットキャンセル兼コモンモードフィードバック期間（ＴＲＥＳ）においては、第１短絡スイッチ（ＣＭ１ａ（ＲＥＳ））および第２短絡スイッチ（ＣＭ１ｂ（ＲＥＳ））がオンすると共に、２入力２出力のオペアンプ（ＯＰ２）の第１入力ノード（Ｎ４ａ）および２入力２出力のオペアンプ（ＯＰ２）の第２入力ノード（Ｎ４ｂ）が共に共通の電位に維持され、かつ、コモンモードフィードバック回路（ＣＭＦＢ：参照符号５００）による、コモン電位共通化動作が実行される。以下、具体的に説明する。
【０１１６】
全差動アンプでは、入力信号および出力信号が差動信号であり、回路の対称性を確保するためには、一対の信号線の各々の動作点の電位（コモン電位）を任意の電位に合わせるための調整動作が必要ある。このために、全差動アンプでは、コモンモードフィードバック回路（ＣＭＦＢ回路）が設けられるのが一般的である。コモンモードフィードバック（ＣＭＦＢ）動作は、例えば、以下の手順で行われる。すなわち、例えば、オペアンプの第１出力ノードと第２出力ノードが分圧抵抗を介して短絡され、分圧電圧と、基準となる参照電位とが比較器によって比較され、その比較結果をオペアンプにフィードバックし、このフィードバック信号によって、オペアンプにおける各信号線の動作点の電位（コモン電位）を調整し、例えば、その動作点の電位（コモン電位）が、上記の参照電位になるようにする。
【０１１７】
本発明にかかる全差動ＳＣアンプでもＣＭＦＢを行う必要があるが、本発明にかかる全差動アンプは、上述のとおり、サンプリング積分動作と増幅動作とを繰り返すという、従来のＳＣアンプにはない特徴的な動作を実行する必要があるため、このＣＭＦＢを、いつどのようにして実行するかは重要な課題となる。そこで検討すると、まず、ＣＭＦＢが、上述のサンプリング積分動作ならびに増幅動作に影響を与えないようにする必要があり、この観点から、ＣＭＦＢを、サンプリング積分動作ならびに増幅動作と、並行的に実行することは避けるのが望ましい。
【０１１８】
次に、ＣＭＦＢを行うためには、オペアンプの２つの出力電圧の各々を、ほぼ同じレベルの直流電圧（ＤＣ電圧）に維持する必要があり、この動作を効率的に実行できることが好ましい。
【０１１９】
これらの観点から、本実施形態では、オペアンプのオフセットキャンセル動作期間（サンプリング積分期間ならびに増幅期間とは別に設けられる期間）において、ＣＭＦＢを、並行的に行うようにする。
【０１２０】
すなわち、全差動アンプでは、回路の対称性を実現するために、オペアンプのＤＣオフセットを除去するのが好ましい。オフセットキャンセル方法としては、例えば、オペアンプの２つの入力端子にオフセットキャンセル容量を設けて、オフセットキャンセル電圧（オペアンプのＤＣオフセットと同じ電圧値をもつ）を、オフセットキャンセル容量に発生させる方法がある。
【０１２１】
ここで、図１９ならびに図２０を参照する。図１９は、オフセットキャンセル容量を用いたオフセットキャンセル動作を説明するための図である。また、図２０は、ＣＭＦＢ回路５００の内部構成の一例を示す図である。
【０１２２】
図１９に示されるように、オセットキャンセル容量ＣＳ１ａ，ＣＳ１ｂの各々にオフセットキャンセル電圧（Ｖｏｆｆ）を発生させるときは、各オフセットキャンセル容量（ＣＳ１ａ，ＣＳ１ｂ）の一極（すなわち電極Ｐ１ａ，Ｐ１ｂ）が基準電位（例えばグランド）に固定される（他極は、オペアンプの入力端子に接続されている）。
【０１２３】
この時点で、オペアンプＯＰ２の２つの入力端子（反転端子と非反転端子）の各々の電位に着目する。つまり、その時点では、オペアンプＯＰ２の２つの入力端子（反転端子と非反転端子）の各々の電位には、オフセット電圧（すなわち、オフセットキャンセル電圧Ｖｏｆｆ）分の差があるが、しかし、そのオフセット分の差はごくわずかであることから、そのオフセット分の差を無視して考えれば、オペアンプＯＰ２の２つの入力端子（反転端子と非反転端子）の各々の電位は、ほとんど基準電位（例えばグランド）になっているといえる。
【０１２４】
そこで、図２０に示すように、オフセットキャンセル時において、第１の短絡スイッチＣＳ１ａおよび第２の短絡スイッチＣＳ１ｂをオンさせる。すると、オペアンプＯＰ２の２つの出力端子の各々の電位は、２つの入力端子の各々の電位と同じ電位（つまり、ほとんどＧＮＤ電位）となり、これによって、「ＣＭＦＢに必要な、オペアンプの２つの出力電圧を、ほぼ同一のＤＣ電圧に維持する」という条件が満足される。この状態で、図２０に示されるＣＭＦＢ回路５００を動作させて、コモンモードフィードバック（ＣＭＦＢ）を実行する。
【０１２５】
すなわち、コモンモードフィードバック（ＣＭＦＢ回路）５００は、コモン電圧検出回路５０２によって、例えば、コモン電位をＶｒｅｆに安定させる場合、オペアンプＯＰ２の２つの出力端子のコモン電位（動作点電位）を検出し、検出されたコモン電位を、比較器５０４によって、参照電位（Ｖｒｅｆ：ここではＶｒｅｆ＝ＧＮＤ）と比較し、その比較結果をゲイン調整用のアンプ５０６に入力し、そして、ゲイン調整用のアンプ５０６の出力信号を、コモン制御信号ＮＦＢとして、例えばオペアンプＯＰ２のコモン制御端子に帰還させる。このような負帰還制御によって、コモン電位が参照電位（Ｖｒｅｆ：ここではＶｒｅｆ＝ＧＮＤ）に一致するように、常に調整されることになる。
【０１２６】
ここで、図１７（Ａ），図１７（Ｂ）および図１８（Ａ），図１８（Ｂ）を参照して、本実施形態にかかる全差動型ＳＣアンプの一連の動作について説明する。図１７（Ａ），図１７（Ｂ）は、図１６に示される全差動型ＳＣアンプにおける、サンプリング積分期間における動作（スイッチのオン／オフ状態等）を示す図である。また、図１８（Ａ），図１８（Ｂ）は、図１６に示される全差動型ＳＣアンプの増幅期間における動作（スイッチのオン／オフ状態等）、ならびに、オフセットキャンセル兼ＣＭＦＢ動作（スイッチのオン／オフ状態等）を示す図である。
【０１２７】
図１７（Ａ），図１７（Ｂ）に示されるサンプリング積分時の動作、および図１８（Ａ）に示される増幅時の動作は、図１４（Ａ），図１４（Ｂ）および図１５に示される動作と同じである。本実施形態では、図１８（Ｂ）に示すように、サンプリング積分ならびに増幅が行われた後に、オフセットキャンセル兼ＣＭＦＢ動作が実行される。オフセットキャンセル兼ＣＭＦＢ動作の内容は、図２０を参照して説明したとおりである。
【０１２８】
図２１は、ＣＭＦＢ回路の具体的な構成の一例を示す図である。図２１では、オペアンプＯＰ２の２つの出力電圧（Ｖｏｕｔｐ，Ｖｏｕｔｎ）を分圧抵抗Ｒ１，Ｒ２によって分圧しして、コモン電圧を得ている。このコモン電圧を、比較器５０６によって参照電圧Ｖｒｅｆと比較し、比較器５０６の出力をオペアンプＯＰ２の、例えばコモン電圧調整端子に帰還させる。
【０１２９】
次に、図２２および図２３を用いて、コモンモードフィードバック回路（ＣＭＦＢ回路）の他の実施形態について説明する。図２２は、ＣＭＦＢ回路の具体的な構成の他の例を示す図である。図２２のＣＭＦＢ回路では、スイッチトキャパシタ（複数のスイッチＳＷＡａ，ＳＷＡｂ，ＳＷＢａ，ＳＷＢｂ，ＳＷＣ，ＳＷＤおよび容量ＣＸ，ＣＹ）を用いてＣＭＦＢ動作を実行する。容量ＣＸおよび容量ＣＹの容量値は、同一の値に設定される。
【０１３０】
２つのスイッチＳＷＡａおよびスイッチＳＷＡｂは連動してオン／オフし、また、２つのスイッチＳＷＢａおよびスイッチＳＷＢｂは連動してオン／オフする。また、スイッチＳＷＡａおよびスイッチＳＷＡｂと、スイッチＳＷＢａおよびスイッチＳＷＢｂとは相補的にオンする（すなわち、一方のスイッチペアがオンしているときは、他方のスイッチペアはオフする）。また、スイッチＳＷＣとＳＷＤは相補的にオンする。
【０１３１】
図２２において、２つの出力端子ＯＵＴＰ，ＯＵＴＮの各々における電圧をＶ（ＯＵＴＰ）、Ｖ（ＯＵＴＮ）とする。ここで、Ｖ（ＯＵＴＰ）、Ｖ（ＯＵＴＮ）のコモンモード電圧ＶＯＵＴＣＭは、下記（６）式で表わされる。
ＶＯＵＴＣＭ＝（Ｖ（ＯＵＴＰ）＋Ｖ（ＯＵＴＮ））／２・・・・（６）
図２２のＣＭＦＢ回路は、コモンモード電圧ＶＯＵＴＣＭを、任意の電圧ＶＣＭに近づけるように、全差動ＯＰアンプＯＰ２に対してフィードバックを行う。図中の「ＶＣＭ」と「リファレンス電圧Ｖｒｅｆ」は同じではない。「ＶＣＭ」はＶＯＵＴＣＭの目標値である。一方、「リファレンス電圧Ｖｒｅｆ」は「フィードバック電圧Ｖｆｂ」にだいたい近い電圧を与える。このリファレンス電圧Ｖｒｅｆは、使用されるＯＰアンプによって異なり、ＯＰアンプ内部の回路構成によって決まる。
【０１３２】
図２２では、スイッチＳＷＡａおよびＳＷＡｂがオフし、スイッチＳＷＢａおよびＳＷＢｂがオンし、スイッチＳＷＤがオンし、スイッチＳＷＣがオフしている。この回路状態は、コモン電圧検出状態ということができる。一方、各スイッチのオン／オフが、図２２に示される状態とは逆になった状態（スイッチＳＷＡａおよびＳＷＡｂがオンし、スイッチＳＷＢａおよびＳＷＢｂがオフし、スイッチＳＷＤがオフし、スイッチＳＷＣがオンしている状態）は、フィードバック状態ということができる。図２２の回路は、コモン電圧検出状態とフィードバック状態とを、交互に、数十回、数百回と繰り返す。当初は、状態の切り換えに伴って容量両端の電荷の移動が生じるが、やがて電荷の移動が減少していき、そして、状態を切り換えた時に、容量両端の電荷移動が無くなる状態（定常状態）で安定する。図２３（Ａ），図２３（Ｂ）は、その時（定常状態）における容量の状態を示している。
【０１３３】
図２３（Ａ）、図２３（Ｂ）において、Ｑはそのノードに充電されている電荷量を示している。図２３（Ａ），図２３（Ｂ）から明らかなように、下記の（７）式が成立し、したがって、下記（８）式が得られる。
ＶＣＭ−Ｖｆｂ＝｛（Ｖ（ＯＵＴＰ）＋Ｖ（ＯＵＴＮ））／２｝−Ｖｒｅｆ・・・・(7)
ＶＯＵＴＣＭ＝（Ｖ（ＯＵＴＰ）＋Ｖ（ＯＵＴＮ））／２＝ＶＣＭ＋（Ｖｒｅｆ−Ｖｆｂ）・・・・（８）
基準電圧Ｖｒｅｆはフィードバック電圧Ｖｆｂに近い電圧に設定されていることから、（８）式において、Ｖｒｅｆ−Ｖｆｂ≒０となり、よって、コモンモード電圧ＶＯＵＴＣＭは、目標値である任意の電圧ＶＣＭにほぼ等しくなる。すなわち、コモンモード電圧が任意の電圧ＶＣＭに固定され、コモンモード電圧の安定化動作が実行されたことになる。
【０１３４】
このように、本実施形態では、オフセットキャンセル動作と並行して、コモンモードフィードバック（ＣＭＦＢ）を実行するため、効率的な動作が実現される。また、ＣＭＦＢは、サンプリング積分動作や増幅動作とは別に行われるため、ＣＭＦＢ時において、オペアンプに接続される負荷の影響が、サンプリング積分動作や増幅動作に及ぶおそれがない。オフセットキャンセル動作とＣＭＦＢが効率的に実行されることによって、実際の動作時における全差動ＳＣアンプの回路の対称性が保証される。よって、十分に実用に耐え得る、新規な全差動ＳＣアンプが実現される。
【０１３５】
（第６の実施形態）
本実施形態では、パラメーターｎを変化させて、スイッチトキャパシタ増幅回路（ＳＣアンプ）の増幅率を可変に制御する。すなわち、変数（パラメーター）ｎを可変に制御することによって、ＳＣアンプの増幅率を自在に調整する。これによって、スイッチトキャパシタを用いた可変利得増幅回路（ＳＣ型ＰＧＡ）を実現することができる。変数ｎは、第１周波数と第２周波数との周波数関係を調整することによって、比較的自由に、連続的に、かつ広範囲に調整することができる。
【０１３６】
図２４（Ａ），図２４（Ｂ）は、可変容量の構成を示す図である。この可変容量を用いれば、ＳＣアンプのゲインを可変に制御することができる。図２４（Ａ）に示される可変容量は、図２４（Ｂ）に示す回路構成によって実現することができる。
【０１３７】
図２４（Ｂ）では、複数の容量（ＣＰ１〜ＣＰ４）が設けられ、また、各容量に対応するスイッチ（アナログスイッチ等）が設けられ、スイッチのオン／オフを制御することによって、容量値が段階的に制御される。しかし、可変容量の容量値は、段階的にしか変化させることができず、また、容量値を広範囲にわたって制御することは困難である。
【０１３８】
これに対して、本発明にかかるＳＣアンプは、変数ｎを回路的に、連続的かつ広範囲に変化させることができ、かつ、ｎを変化させることは容易に行うことができる。したがって、本実施形態によれば、ＳＣアンプの増幅率を、連続的かつ広範囲に変化させることが可能な、新規なＳＣ型ＰＧＡを実現することができる。
【０１３９】
図２５は、変数ｎを可変に制御するための回路構成の一例を示す図である。図２５において、ＳＣ型ＰＧＡは、ＰＧＡコア６００と記載されている。図２５において、ＰＧＡコア６００の回路構成として、図３（Ｂ）に示される回路構成が採用されている。
【０１４０】
図２５の回路では、変数ｎを可変に制御するために、第１周波数のクロックＣＬＫを、分周回路４１０でｎ分周して得られるクロックに基づいて、第２周波数のクロック（第３クロックＣＫＬＣ，第４クロックＣＫＬＤ）を生成する。すなわち、分周回路４１０から出力されるクロックを第３クロックＣＫＬＣとして使用し、分周回路４１０から出力されるクロックをインバータＩＮＶ２によってレベル反転して得られるクロック信号が、第４クロックＣＫＬＤとして使用される。
【０１４１】
なお、図２５の回路では、第１周波数クロックＣＬＫが、そのまま第１クロック（ＣＫＬＡ）として使用され、第１周波数クロックＣＬＫをインバータＩＮＶ１によってレベル反転して得られるクロック信号が、第２クロックＣＫＬＢとして使用される。図２５に示される回路を用いれば、分周回路４１０における分周比を可変に制御することによって、変数ｎを自在に変化させることができる。構成が簡単であるため、実現が容易である。
【０１４２】
図２６は、変数ｎを可変に制御するための回路構成の他の例を示す図である。図２６に示される回路では、電圧制御発振器（ＶＣＯ）４１２の出力クロックに基づいて、第１周波数のクロックＣＬＫに同期した第２周波数のクロック（第３クロックＣＫＬＣ，第４クロックＣＫＬＤ）を生成する。ＶＣＯ４１２の出力クロックの周波数は入力制御電圧ＣＴＬによって可変に制御することができる。したがって、変数ｎを自在に設定することができる。
【０１４３】
図２６の回路では、ＶＣＯ４１２の出力クロックはそのまま第３クロックＣＫＬＣとして使用され、また、ＶＣＯ４１２の出力クロックをインバータＩＮＶ２によってレベル反転して得られるクロックが、第４クロックＣＫＬＤとして使用される。
【０１４４】
また、例えば、ＶＣＯ４１２における動作クロックを、例えばＰＬＬ等を用いて第１の周波数クロックＣＬＫと同期させることによって、第１周波数のクロックＣＬＫに同期した、所望の周波数をもつ第２周波数のクロック（ＣＫＬＣ，ＣＫＬＤ）を得ることができる。
【０１４５】
（第７の実施形態）
図２７は、入力信号の振幅の大きさに依存せずに、出力信号の振幅を一定化するＳＣ型ＰＧＡの構成例を示す図である。
【０１４６】
本実施形態では、入力信号の振幅の大きさに依存せずに、出力信号の振幅を一定化するＳＣ型ＰＧＡを構成する。例えば、ＳＣ型ＰＧＡの出力電圧が、高精細な表示制御のために使用されるような場合、ＳＣ型ＰＧＡの出力電圧レベルを、所望のレベルに高精度に設定し、かつその電圧レベルを維持する必要がある。そこで、本態様では、ＳＣ型ＰＧＡの出力電圧を一定値に保つための負帰還制御回路を構成し、その負帰還制御回路の出力クロックに基づいて第２周波数のクロック（ＣＫＬＣ，ＣＫＬＤ）を生成する。
【０１４７】
すなわち、ＳＣ型ＰＧＡの出力信号の電圧と所定電圧を比較する電圧比較回路４３５（電圧検出回路４２０と、電圧比較器４３０を含む）と、電圧比較回路４３５の出力電圧を周波数信号に変換する電圧／周波数変換回路４５０（ゲイン調整用のアンプ４４０と、ＶＣＯ４１０とを含む）と、を設けて、電圧／周波数変換回路４５０から出力されるクロック信号に基づいて、第２周波数のクロック（ＣＫＬＣ，ＣＫＬＤ）を生成する。これにより、出力電圧レベルを、所望レベルに高精度に維持できるＳＣ型ＰＧＡを得ることができる。
【０１４８】
なお、ＳＣ型ＰＧＡ（ＰＧＡコア６００）の倍率は、ＰＧＡコア６００内部の第１周波数のクロック（ＣＫＬＡまたはＣＫＬＢ）と、第２周波数のクロック（ＣＫＬＣまたはＣＫＬＤ）の比から求めることが可能である。したがって、ＰＧＡコア６００の出力端子ＰＮ２に、例えばアナログ／デジタル変換回路（Ａ／Ｄ変換回路）を接続し、ＰＧＡコア６００内部の倍率に応じて、例えば、電源電圧を適応的に変化させることによって、高ダイナミックレンジのＡ／Ｄ変換回路を実現することもできる。
【０１４９】
（第８の実施形態）
図２８は、本発明のＳＣアンプを搭載するセンサー装置および電子機器の構成例を示す図である。
【０１５０】
図２８に示される電子機器８００には、センサー装置７００が搭載される。センサー装置７００は、モーションセンサー７１０と、アナログフロントエンド（ＡＦＥ：例えばＩＣ）７２０と、を有する。
【０１５１】
また、アナログフロントエンド（ＡＦＥ）７２０は、モーションセンサー７１０から出力される検出信号が入力される、上記いずれかの実施形態のスイッチトキャパシタ増幅回路（すなわちＰＧＡコア６００）と、Ａ／Ｄ変換器６１０と、を有する。
【０１５２】
本実施形態では、ＳＣアンプ（ＰＧＡコア６００）を、センサー装置における、モーションセンサーから出力される検出信号の増幅のために使用する。本発明にかかるＳＣアンプ（ＳＣ型ＰＧＡを含む）は、例えば、小型、低消費電力、高増幅率、使用可能な周波数帯域が広い、低ノイズ、増幅率の自在可変等のすぐれた効果をもつため、ＳＣアンプを搭載したセンサー装置７００ならびに電子機器８００も、同様の効果を得ることができる。
【０１５３】
このように、本発明のいくつかの実施形態によれば、例えば、消費電力を増大させずに、スイッチトキャパシタ増幅回路の増幅率の増大あるいは高速化を達成することができ、また、例えば、増幅率を、連続的かつ広範囲に変化させることが可能となり、また、例えば、スイッチトキャパシタ増幅回路の小型化（キャパシタの占有面積の削減）を実現することができ、また、例えば、容量の比精度の向上を実現して、ＳＣアンプの倍率の誤差を小さく抑えることが可能である。
【０１５４】
本発明は、スイッチトキャパシタを用いた増幅回路（可変利得アンプを含む）として有用である。本発明は、アナログ半導体集積回路全般に応用が可能である。
【０１５５】
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【符号の説明】
【０１５６】
ＳＷ１（Ａ）〜ＳＷ８（Ｄ）  第１スイッチ〜第８スイッチ、
ＯＰ１  オペアンプ（シングルエンド出力）、Ｃ１  入力容量（第１入力容量）
ＯＰ２  全差動オペアンプ（２入力２出力）、Ｃ２  第１帰還容量、
Ｃ３  第２帰還容量、Ｃ４  入力容量（第２入力容量）、
ＣＳ１ａ，ＣＳ１ｂ  オフセットキャンセル容量、
４１０  分周回路（分周器）、４１２，４５０  ＶＣＯ、
４２０  電圧レベル検出回路、４３０  比較器、４４０  ゲイン調整回路、
５００  コモンモードフィードバック回路（ＣＭＦＢ回路）、
ＣＭ１ａ，ＣＭ１ｂ  全差動オペアンプの入力端子と出力端子とを短絡するスイッチ、
６００  ＰＧＡコア、６１０  Ａ／Ｄ変換回路、７００  センサー装置、
７１０  モーションセンサー、７２０  アナログフロントエンド（ＡＦＥ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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