(57)【要約】      （修正有）【課題】不揮発性記憶装置の書込み処理で、部分的な書換え可能とし、書込みマージンを増やし、書き込み時間を短縮する。【解決手段】消去処理を不要とし、書込み処理で電荷の抜取りを書込み値に応じて実施して、記憶内容の部分的書換えを可能にする。書込み非対象のワード線とビット線には中位から１／３の逆電圧を加え、書込み非対象の記憶素子への誤書込みを防ぐ。書込み値に応じて、電荷の調整開始電圧を変更し、書込み値に係らず並行して書込みを実行し、電荷の調整回数を減少させて、書込み時間を短縮する。【選択図】図６
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【特許請求の範囲】
【請求項１】
トランジスタの浮遊ゲートに電荷を蓄え、蓄えた電荷の多寡で情報を記憶するＮＡＮＤ型の不揮発性記憶装置において、書込み処理で抜取り電圧を増加させながら周回して書込み値に応じて電荷を抜取ることで、事前の消去処理による電荷の抜取りを不要とし、記憶の部分的な書換えを可能とした装置。
【請求項２】
トランジスタの浮遊ゲートに電荷を蓄え、蓄えた電荷の多寡で情報を記憶する装置の、電荷の抜取もしくは注入もしくは双方の処理において、非対象のワード線とビット線には中位の電圧から更にその１／３の逆電圧を加える装置。
【請求項３】
トランジスタの浮遊ゲートに電荷を蓄え、蓄えた電荷の多寡で情報を記憶する装置において、電荷の抜取もしくは注入もしくは双方の開始電圧を書込み値に応じて変更する装置。
【請求項４】
請求項３の装置で、書込み値に応じた抜取りと注入の開始電圧を行別に適時自動収集して更新する装置。
【発明の詳細な説明】
【技術分野】
【０００１】
情報記憶用の半導体装置。
【背景技術】
【０００２】
トランジスタの浮遊ゲートに電荷を蓄え、蓄えた電荷の多寡で情報を記憶するＮＡＮＤ型の不揮発性記憶装置において。事前に消去処理で、選択したブロックの全記憶素子から無条件に電荷を引抜き、その後ブロック内の行単位に、電荷が不足している記憶素子に注入電圧を増加させながら周回して電荷を注入して、記憶素子の記憶値を書換えている。
書換え非対象の記憶素子には中位の注入電圧を加えて、注入電圧の効果を消している。
電荷の調整は注入電圧の最小値から最大値近くまで増分で割った回数実施している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−２３５８８６号公報
【特許文献２】特開平１１−１４４４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消去処理ではブロック単位に一括して記憶を消しているので、本来書換えたい部分以外の記憶も消される。そのため従来の装置の書込み処理は、消去前に一旦元の値を読出して別途保存し、消去し、保存値の書換えたい部分を書込み値に更新し、保存値から書込む、といった一連の操作と保存値を一時記憶しておく手段が必要になる。
電荷の注入時に、ブロック内の書換え対象外の記憶素子に、注入電圧の１／２の電圧が加わり、十分な余裕があるとは言えず、誤って書換えられる確率が高く、そのため消去後の同一行への書込み回数は制限されている。
多値記憶で記憶ビット数が増えるに従い、電荷の調整の回数も累乗で増えていく。
特開平８−２３５８８６号では消去しないで書換え可能としているが、記憶素子の特性の変異には追従できない。特開平１１−１４４４７７号では、当発明と同様の手順が記載されているが、書換え処理の速度改善が目的で、消去処理を排除していないため、部分的な書換えの実現に結び付いていない。
【課題を解決するための手段】
【０００５】
消去処理に代えて、書込み処理で書込み値に応じた記憶素子の電荷の抜取り処理を行う。
引抜きと注入処理で非対象のワード線とビット線には、中位の電圧から更にその１／３の逆電圧を加える。
引抜きと注入処理でビット線の電圧を書込み値に応じた開始電圧に設定する。
引抜きと注入の開始電圧を行別かつ書込み値別に適時自動測定し最適化する。
【発明の効果】
【０００６】
書込み時に記憶素子から過剰分の電荷を引抜くので、事前に消去処理で記憶素子から電荷を引抜いておく必要は無くなる。
消去処理をしないので記憶値は書換えなければ残り、記憶値が残るので部分的書換が可能になり、事前に消去前の値を別途保存しておく必要もなくなり、煩雑な操作なしで書換えが可能になる。
書換え対象であっても、書込み値が記憶値と同一の記憶素子については電荷の引抜きと注入処理は実施されない。また書込み値と記憶値が異なり電荷の引抜きと注入処理が必要になっても、記憶素子の電荷の調整は書込み値と記憶値の差分のみで済む。その結果、記憶素子の受けるストレスが減少して、書き込み回数の制約が緩くなり、装置の寿命も伸びる。
【０００７】
引抜きと注入処理で、書換え非対象のワード線とビット線に１／３の逆電圧を加えると、電圧の実効値が従来の１／２から１／３に減少し、書換え非対象の素子に十分な余裕ができ、同一行への書込み回数の制約は無くなる。
書込み値に応じて引抜きと注入の開始電圧を設定すると、書込み値に係らずマージンの範囲内の電圧増加で電荷の調整が完了し、全書込み値の同時並行処理が可能になるので、周回数が減少し書込み時間が短縮される。記憶ビット数の多い多値記憶の装置では、書込み時間を大幅に短縮できる。
引抜きと注入の開始電圧を、行毎に適時測定して適切な値に調整すると、更に引抜きと注入の平均回数を減らす事ができる。
なお、電荷の引抜きと注入は互換であり、入替えても問題なく動作する装置が作成できる。
【図面の簡単な説明】
【０００８】
【図１】記憶素子の断面図。                          （実施例１）
【図２】ＮＡＮＤ型装置の構成図。                    （実施例１）
【図３】読書き処理のフローチャート。                （実施例１）
【図４】書込み処理のフローチャート。                （実施例１）
【図５】従来のＮＡＮＤ型装置のゲート閾値の遷移図。  （実施例１）
【図６】当発明のＮＡＮＤ型装置のゲート閾値の遷移図。（実施例１）
【図７】ゲート電圧の遷移図。                        （実施例２）
【図８】ソース電圧の遷移図。                        （実施例２）
【図９】引抜き時間を短縮したゲート閾値の遷移図。    （実施例３）
【図１０】引抜き電圧図。                            （実施例４）
【図１１】開始電圧を収容する行データの構成図。      （実施例５）
【発明を実施するための形態】
【０００９】
当発明では制御手順や設定基準の変更で問題を解決しているので、その詳細を図と実施例で説明する。具体的には、書込み処理で行う電荷の引抜き処理の詳細と、書換え非対象の記憶素子の電圧マージンを増やし手段と、電荷の引抜き注入の回数を減らす方策について説明する。
【実施例１】
【００１０】
図１は記憶素子の断面図である。ソース３とドレイン４はｐ型のウエル５上に作られたｎ型拡散層である、ソース３とドレイン４の間が電流の流れるチャネル６として働く。浮遊ゲート２がチャネル６の上に素子毎に分離されてあり、浮遊ゲート２の上に制御用のゲート１がある。
図では省略しているが浮遊ゲート２は周囲を絶縁膜で被い、電荷を蓄積し維持できるようにしている。浮遊ゲート２を挟むチャネル６とゲート１間の絶縁膜の耐圧に差異をもたせ、ゲート１を介して電圧を掛けて耐圧の低い側の絶縁膜にトンネル電流を流し、浮遊ゲート２の電荷を出し入れする。当実施例ではチャネル６側の絶縁膜にトンネル電流が流れる前提である。
トンネル電流は電圧の指数関数で流れ、１Ｖの電圧の増加で二桁〜五桁電流が増加する。保存期間と書換え時間の比は十五桁程度あり、十分な余裕がないと誤って書込まれる。
【００１１】
図２は図１の記憶素子３３を多数配置したＮＡＮＤ型の不揮発性記憶装置の構成図である。ブロック３０は記憶素子３３が行数だけ直列に繋がり、列数だけ並んでマトリック状に配置されている。ブロック３０と残りのブロック３０の繰り返し４０を合わせて全記憶素子を配置している。
列回路１０はデコーダやセンスアンプや判定回路や列電圧発生回路等で構成されている、ビット線１１が列回路１０から列数だけ伸びている。データバッファ１２は読取り値や書込み値を一時的に保持し、列回路１０に接続されている。データバッファ１２は外部からは語単位に操作可能とし、データ以外にデータを書換えたか否かを示す語単位の書換えフラグを持っている。
行回路２０はデコーダや行電圧発生回路等で構成されている、ワード線２２は行回路２０から行数だけ伸びていて記憶素子３３のゲート１に繋がっている。選択素子３１で直列に繋がった記憶素子３３のソース端とビット線１１とを接続し、選択ゲート線２１でブロック３０を選択できるようにしている。ドレイン素子３２で直列に繋がった記憶素子３３のドレイン端とドレイン線２４とを接続し、ドレインゲート線２３でブロック３０を選択できるようにしている。
制御回路４５でブロック・行番号を受取り制御信号を遣り取りして、その結果から行回路１０とデータバッファ１２と列回路２０を制御している。当装置はデータバッファ１２に一時データを保持するので、電源断の検出とパージ操作が必須であるが、詳細は割愛する。
記憶素子３３のウエル５は従来はブロック３０単位に行回路２０に接続していたが、当装置では列単位にも分離されていて、ビット線１１に選択素子３１を経由してソース端で接続しいる。そのため従来とは記憶素子３３のソース・ドレインの名称を入替えている。
【００１２】
図３は図２の記憶装置の読書き処理のフローチャートである。１０２で読書きするブロック・行番号が変化したなら１０３に分岐している、１０３でデータバッファ１２の書換えがあれば１０４に分岐し、１０４でデータバッファ１２に一時保持していたデータを、変化前の旧ブロック３０の旧行番号のワード線２２に接続された記憶素子３３に、ビット線１１を経由してデータを書込んでいる。
次に１０５で変化した新ブロック番号からブロック３０を選択し、新行番号から選択したブロック３０内のワード線２２の行を選択し、記憶素子３３からビット線１１を経由して列回路１０で記憶値を読取ってデータバッファ１２に収容し、データバッファの書込みフラグを落としている。この時点で外部からはデータが参照できる状態になる。
１０６で書込み要求か判断し、書込み要求なら１０７で書込み値でデータバッファ１２の語番号の語を書換えて一時保存し、データバッファ１２の書込みフラグを立てている。
【００１３】
図４は図３の１０４の書込み処理のより詳細なフローチャートである。５０で引抜き電圧と注入電圧を開始値に設定する、書込み値はデータバッファ１２にあり、ブロック番号でブロック３０を選択し、行番号からブロック３０内のワード線２２を選択して書換え対象の記憶素子３３の行を選択する。
６０で選択した行の記憶素子３３の記憶値を読取り、書込み値と比較して電荷の過不足を判定している。６１で書換えフラグが立っていて電荷が過剰の記憶素子３３が選択した行に無ければ引抜き処理を終了して注入処理に進んでいる。６２で書換えフラグが立っていて記憶素子３３の電荷が過剰なら６３で電荷を注入し、６４で引抜き電圧を増加させ６０に戻る。以上の６０から６４の繰り返しが従来の消去処理の代わりになり、記憶素子３３から電荷の過剰分を引抜くことになる。
７０で選択した行の記憶素子３３の記憶値を読取り、書込み値と比較して電荷の過不足を判定している。７１で書換えフラグが立っていて電荷が不足の記憶素子３３が選択した行に無ければ注入完了で書込み処理を終了している。７２で書換えフラグが立っていて記憶素子３３の電荷が不足なら７３で電荷を注入し、７４で注入電圧を増加させて７０に戻る。以上の７０から７４の処理の繰り返しで、従来と同様に記憶素子３３に電荷の不足分を注入している。
【００１４】
図５は消去処理を行う、従来のＮＡＮＤ型の装置の記憶素子のゲート閾値の遷移を時間とともに図示していて、−１Ｖ〜３Ｖの４値の異なるゲート閾値から出発して、−１Ｖまで消去処理で電荷を引抜き、その後電荷を注入処理して−１Ｖ〜３Ｖのゲート閾値に戻した場合の図である。記憶値の読取りと電荷の注入の繰返しで注入処理を行い階段状にゲート閾値が遷移する。
【００１５】
図６は引抜き処理の後で注入処理を行う、当発明のＮＡＮＤ型の装置の、記憶素子のゲート閾値の遷移を時間とともに図示していて、０Ｖ〜３Ｖの４値の異なるゲート閾値から出発して、０Ｖ〜３Ｖのゲート閾値に合せた場合の図である。電荷の引抜き期間Ｅ１〜Ｅ６と注入期間Ｉ１〜Ｉ６の処理は、記憶値の読取り期間Ｒ０〜Ｒ１２に挟まれて繰返すので共に階段状にゲート閾値が遷移する。
図５も図６も共に個々の記憶素子毎に特性が異なるので各々異なった変化値になり、その結果処理の周回数も異なってくるが、図では省略し理想的な遷移のみを描いている。
【実施例２】
【００１６】
図７は当発明のＮＡＮＤ型の装置のワード線２２に繋がる記憶素子３３のゲート電圧の遷移図で、図６の処理の際のゲート電圧の変化を図示している。書込み処理の前後はＧ０のゼロ電圧にある。
読取り期間Ｒ０〜Ｒ１２に、読取り電圧ＧＲを読取り対象行のワード線２２に加えている、図では記憶素子３３の最大ゲート閾値の３Ｖとしている。
ＧＥはパルス状の引抜き電圧で、ＧＤだけ徐々に電圧を下げながら引抜き処理を繰返し、書込み対象の行のワード線２２に６Ｖ〜０Ｖを、抜取り期間Ｅ１〜Ｅ６で加えている。
ＧＩはパルス状の注入電圧で、ＧＵだけ徐々に電圧を上げながら注入処理を繰返し、書込み対象の行のワード線２２に１４Ｖ〜２０Ｖを、注入期間Ｉ１〜Ｉ６で加えている。
ブロック３０内の選択行以外のワード線２２には、引抜き期間Ｅ１〜Ｅ６に引抜き電圧ＧＥとは逆に１０＋１０／３≒１３．３Ｖの、点線の逆電圧ＧＮを加え引抜きの対象外としている。
ブロック３０内の選択行以外のワード線２２には、点線の導通・逆電圧ＧＳとして１０Ｖ−１０／３Ｖ≒６．７Ｖを加えて、読取り期間Ｒ０〜Ｒ１２には無条件で記憶素子３３を導通させ、注入期間Ｉ１〜Ｉ６では注入の対象外としている。
【００１７】
図８は当発明のＮＡＮＤ型の装置の記憶素子３３のソース電圧≒ビット線電圧の遷移図で、図６の処理の際の変化を図示している。書込み処理の前後はＢ０のゼロ電圧である。
電荷が最大と最小の間で変化した場合の記憶素子３３の読取り結果をＢＲとして図示している。ビット線１１に一定の読取り電流を流すと、記憶素子３３のソース電圧はＧＲ−ゲート閾値≒浮遊ゲートの電荷に対応した電圧になり記憶値を読取れる。図では電荷の引抜きと注入の度に浮遊ゲートの電荷が変化して、読取り期間Ｒ０〜Ｒ１２にＢＲは０Ｖ〜３Ｖの範囲で変化している。
ＢＥは引抜き期間Ｅ１〜Ｅ６に加えるパルス状の引抜き電圧で２０Ｖである。
注入期間Ｉ１〜Ｉ６はＢＩの０Ｖとしている。
書込み不要もしくは引抜き完了のビット線１１には、引抜き期間Ｅ１〜Ｅ６に点線の逆電圧ＢＮ１で１０Ｖ−１０／３Ｖ≒６．７Ｖを加えて、引抜きの対象外としている。
書込み不要もしくは注入完了のビット線１１には、注入期間Ｉ１〜Ｉ６に点線の逆電圧ＢＮ２で１０Ｖ＋１０／３Ｖ≒１３．３Ｖを加えて、注入の対象外としている。
【００１８】
図７と図８に示したゲート電圧とソース電圧の差が記憶素子３３のゲート１とチャネル６の間に掛かる電圧になる。
Ｅ１〜Ｅ６の引抜き期間にはＢＥ−ＧＥの差が引抜き対象の記憶素子３３に掛かり、ＢＥの電圧が高くＧＥが低い、ＧＥは次第に低下し引抜き電圧の絶対値は１４Ｖ〜２０Ｖと次第に増加する。絶縁膜に閾値以上の電界が掛かると、トンネル電流が流れて浮遊ゲート２から電荷が引抜かれる。
引抜き対象外の記憶素子３３には、ＢＥ−ＧＮかＢＮ１−ＧＥかＢＮ１−ＧＮの何れかの電圧が掛かり、絶対値で６．７Ｖ以下に収まる。
Ｉ１〜Ｉ６の注入期間にはＢＩ−ＧＩの差の注入電圧が注入対象の記憶素子３３に掛かり、ＢＩはゼロ電圧で注入電圧ＧＩが高く、ＧＩは次第に上昇し注入電圧の絶対値は１４Ｖ〜２０Ｖと次第に増加する。絶縁膜に閾値以上の電界が掛かると、トンネル電流が流れて浮遊ゲート２に電荷が注入される。
注入対象外の記憶素子３３には、ＢＩ−ＧＳかＢＮ２−ＧＩかＢＮ２−ＧＳの何れかの電圧が掛かり、絶対値で６．７Ｖ以下に収まる。
【実施例３】
【００１９】
図９は、引抜き電圧増加分ＧＤを３倍に増やして回数を削減し、引抜き処理時間を短縮した場合のゲート閾値の遷移図である。２Ｖと１Ｖには調整できないので過剰に引抜いておき、注入処理で補填している。
【実施例４】
【００２０】
図１０は２ビット４値の装置の、引抜き電圧の記憶値毎の最低値と最大値を図示している。引抜き電圧はゲート閾値が３Ｖ変化するのに対して、１４Ｖ〜２０Ｖと６Ｖの変化が必要とされ、図ではマージン分として２Ｖを見込んでいる。図では、書込み値が異なっていても、マージンの範囲内で電荷が調整できることを図示している。
電圧のマージン内の調整はワード線側で行い、書込み値毎の最低引抜き電圧をビット線側で設定すれば、それが開始電圧を設定することになり、異なる書込み値を同時に並行処理できる。なお注入電圧についても同様の図が描けるが省略する。
図１０に従うと引抜き処理では、図７のＧＥは２Ｖから開始して０Ｖまで段階的に下げ、図８のＢＥは書込み値に応じて、１６Ｖ〜２０Ｖに設定する。
図１０に従うと注入処理では、図７のＧＩは１８Ｖから開始して段階的に２０Ｖまで上げ、図８のＢＩは書込み値に応じて、４Ｖ〜０Ｖに設定する。
図示していないが、開始値を記憶素子に記憶して書換え可能とすれば、製品毎の偏差にも細かく対応可能な装置とすることもでき、また温度変化等の他の要素を考慮し、それらをパラメータに別の初期値を与えることも可能である。
【実施例５】
【００２１】
図１１は、行毎に引抜きと注入電圧の開始値を測定する装置の行データの構成図である。１１０は行データで、１１１は行に付属する制御データで、その中に１１２として開始電圧表を収容する。開始電圧の測定は、行に最低電圧〜最大電圧の引抜きと注入の電圧を徐々に加えて記憶素子の記憶値を読取り、最初に該当記憶値に達した時の電圧値を１１２に記憶値毎に記憶する。開始電圧の測定は適時自動的に実施し、書込み処理で１１２を読取り、その値から引抜き電圧ＢＥと注入電圧ＢＩを書込み値に応じて設定する。
【産業上の利用可能性】
【００２２】
当発明では電荷の引抜きの制御が必要で、引抜き電圧の制御と電荷の過剰判定の機能追加が必要になる。引抜き電圧の発生は消去処理の機能拡張で小規模に収まり、電荷の過剰判定は従来の電荷の不足判定の小規模な改定で済み、その他の機構は従来の機構がそのまま流用できる。また多値記憶の装置にも小規模な変更で適用できる。また３次元に素子を配置するＮＡＮＤ型の装置にも問題なく適用できる。開始電圧の制御や読取りも、機能の追加は小規模に収まり採用するメリットが上回る。
【００２３】
浮遊ゲートへの電荷の引抜きと注入操作で記憶素子が劣化するため、元の領域に書戻すと同一箇所への書込みが集中し、書込み回数が規定の回数を超過して記憶が維持できなくなる、そのため領域を動的に割当て書込みを分散させて問題を回避している。
従来のＮＡＮＤ型の装置では、消去でブロック内の多数の行が一括して消去されるため、ブロックで領域を動的に管理すると、細かな単位でデータを書換える際に極端に書込み速度が落ちる。そのため、ブロック単位ではなく行単位に領域を動的に管理して速度の低下を防いだ方式があるが、物理的にはなおブロック単位の処理が必要で、新規にブロックを割当てるには空のブロックが必要で、空のブロックが無いと、空行のあるブロックを寄せ集めて空のブロックを作り出している。ブロックに空の行が少なく、書込み要求が頻発すると、空のブロックは急速に消費されて、空のブロックを用意するために、書込みが数秒に渡り一時頓挫して不評を買っている。
当発明の装置では、任意の単位で書き換えが可能になるため、領域サイズを任意に選択でき、書込み速度の極端な低下は避けられ、空のブロックは要求されないので、書込みが頓挫する事もなくなる。書込み処理自身が簡略化されるため、動的な領域管理を内部に持たせて、外部からの管理を一切不要とすることも比較的容易に実現できる。
【００２４】
当発明の装置では記憶値を読取りそのまま書き戻すことで、電荷が閾値より僅かに外れた記憶素子の電荷を本来の電荷に少ない電荷の移動で調整させるようにでき、閾値内に留まった記憶素子はそのまま維持される。そのため僅かなストレスで記憶値のスクリーニング処理を実行でき、記憶素子の劣化を最小に止めて長期の記憶保存が安全に実現できるようになる。
【符号の説明】
【００２５】
１        ゲート
２        浮遊ゲート
３        ソース
４        ドレイン
５        ウエル
６        チャネル
１０      列回路
１１      ビット線
１２      データバッファ
２０      行回路
２１      選択ゲート線
２２      ワード線
２３      ドレインゲート線
２４      ドレイン線
３０      ブロック
３１      選択素子
３２      ドレイン素子
３３      記憶素子
４０      ブロックの繰り返し
４５      制御回路
５０      初期設定
６０      電荷過剰を判定
６１      引抜き完了判断
６２      電荷過剰判断
６３      電荷を引抜く
６４      引抜き電圧増加
７０      電荷不足を判定
７１      注入完了判断
７２      電荷不足判断
７３      電荷を注入
７４      注入電圧増加
１０２    行の変化判断
１０３    書換えあり判断
１０４    旧行に書込み
１０５    新行を読取り
１０６    書込み判断
１０７    バッファを書換え
１１０    行データ
１１１    行制御データ
１１２    開始電圧表
Ｇ０      ゼロ電圧
ＧＥ      引抜き電圧
ＧＮ      逆電圧
ＧＩ      注入電圧
ＧＲ      読取り電圧
ＧＤ      引抜き電圧増加分
ＧＵ      注入電圧増加分
ＧＳ      導通・逆電圧
Ｂ０      ゼロ電圧
ＢＮ１    逆電圧
ＢＮ２    逆電圧
ＢＥ      引抜き電圧
ＢＩ      注入電圧
ＢＲ      読取り結果
Ｒ０〜Ｒ１２    読取り期間
Ｅ１〜Ｅ６    引抜き期間
Ｉ１〜Ｉ６    注入期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010231867.tif 000009
【図８】
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【図９】
2010231867.tif 000011
【図１０】
2010231867.tif 000012
【図１１】
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