(57)【要約】【課題】三次元半導体集積回路の歩留りの向上を図る。【解決手段】本発明の例に係る半導体集積回路は、互いに積み重ねられる第一及び第二チップＣ１，Ｃ２と、磁性元素を含む材料から構成され、第一及び第二チップＣ１，Ｃ２間に配置される電極１０とを備える。また、第一チップＣ１は、電極１０に隣接して配置されるインダクタ１２と、インダクタ１２を駆動する駆動回路１３と、駆動回路１３を制御する制御回路１４とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに積み重ねられる第一及び第二チップと、磁性元素を含む材料から構成され、前記第一及び第二チップ間に配置される電極とを具備し、前記第一及び第二チップの少なくとも一つは、前記電極に隣接して配置されるインダクタと、前記インダクタを駆動する駆動回路と、前記駆動回路を制御する制御回路とを有することを特徴とする半導体集積回路。
【請求項２】
前記電極及び前記インダクタは、前記第一及び第二チップの縁部に配置されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
半導体基板と、前記半導体基板上に配置される内部回路と、前記内部回路に接続される電極と、前記電極に隣接して配置されるインダクタと、前記インダクタを駆動する駆動回路と、前記駆動回路を制御する制御回路とを具備することを特徴とする半導体集積回路。
【請求項４】
前記電極は、磁性元素を含む材料から構成されることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記電極は、カーボンナノチューブから構成され、前記磁性元素は、前記カーボンナノチューブを成長させるときの触媒金属であることを特徴とする請求項１又は２又は４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の集積度を増やしつつ、増大する配線遅延を減少させる方法として、複数のチップを積み重ねた三次元半導体集積回路が提案されている。そのうちの一つに、スルーシリコンビア(TSV: Through Silicon Via)を用いた三次元半導体集積回路が知られている。
【０００３】
スルーシリコンビアは、積み重ねられた複数のチップ（半導体基板）を貫通するビアのことであり、複数のチップ内に形成された半導体集積回路を相互に接続するインターフェース技術として知られている。
【０００４】
ここで、本明細書では、スルーシリコンビアと表記したとしても、それを設ける対象となるチップは、シリコン(Si)に限定されないものとする。
【０００５】
スルーシリコンビアによれば、ボンディングワイヤに比べて、一つのパッケージ内に搭載できるチップ数を容易に増やすことができると共に、インターフェースに関する寄生抵抗及び寄生容量が低く抑えられるため、高速動作にも有効である。
【０００６】
このような三次元半導体集積回路を製作するには、複数のチップの積み重ねを行わなければならない。この積み重ねに際しては、アライメントマーカーにより位置合わせを行い、かつ、複数のチップを接着剤により固定する必要がある。
【０００７】
そして、完成した三次元半導体集積回路については、通常の二次元半導体集積回路と同様に、動作／機能テストを行う。ここで、製造コストの削減などのため、三次元半導体集積回路においても、歩留りの向上を図ることが課題となる。
【０００８】
しかし、三次元半導体集積回路では、上述のように、複数のチップの積み重ねを行う、という独自のステップがある。このステップがうまくいかないと、上下チップ間の電気的接触が不十分になり、不良品と判断される。
【０００９】
従って、第一に、歩留りの向上のためには、複数のチップの積み重ねを正確に行うアライメント技術の開発が必要となる。
【００１０】
また、三次元半導体集積回路では、それを構成する複数のチップのうちの一つが不良品であると、そのなかに良品が含まれていたとしても、全体として不良品と判断される。この場合、不良品と判断された三次元半導体集積回路内にある良品としてのチップが無駄になってしまう。
【００１１】
ここで、三次元半導体集積回路の動作／機能テスト後に、再び、それを構成する複数のチップを互いに分離することができれば、不良品としてのチップを新しいチップに交換することができ、歩留りの向上には非常に有効となる。
【００１２】
従って、第二に、少なくともテスト工程の終了までは、三次元半導体集積回路を構成する複数のチップの着脱を自由に行える技術の開発が必要となる。
【００１３】
ところで、複数のチップから構成される三次元半導体集積回路において、これらのチップを着脱可能とする技術は、例えば、特許文献１に開示されている。
【００１４】
しかし、この技術では、複数のチップの積み重ねを正確に行うことができないため、それによる歩留りの低下が問題となる。
【００１５】
また、複数のチップの積み重ねを磁力により正確に行うアライメント技術は、例えば、特許文献２に開示されている。
【００１６】
しかし、この技術では、複数のチップの結合に磁石を用いているため、それらを一度結合したら、再び引き離すことが難しい。即ち、不良品の交換ができないため、それによる歩留りの低下が問題となる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００７−３１１７００号公報
【特許文献２】特開平９−２６５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、三次元半導体集積回路を構成する複数のチップの位置合わせ精度の向上と着脱とを同時に実現し、歩留りの向上を図る技術を提案する。
【課題を解決するための手段】
【００１９】
本発明の例に係る半導体集積回路は、互いに積み重ねられる第一及び第二チップと、磁性元素を含む材料から構成され、前記第一及び第二チップ間に配置される電極とを備える。また、前記第一及び第二チップの少なくとも一つは、前記電極に隣接して配置されるインダクタと、前記インダクタを駆動する駆動回路と、前記駆動回路を制御する制御回路とを有する。
【００２０】
本発明の例に係わる半導体集積回路は、半導体基板と、前記半導体基板上に配置される内部回路と、前記内部回路に接続される電極と、前記電極に隣接して配置されるインダクタと、前記インダクタを駆動する駆動回路と、前記駆動回路を制御する制御回路とを備える。
【発明の効果】
【００２１】
本発明によれば、三次元半導体集積回路を構成する複数のチップの位置合わせ精度の向上と着脱とを同時に実現することにより、歩留りの向上を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の基本構成を示す図である。
【図２】本発明の基本構成を示す図である。
【図３】本発明の基本構成を示す図である。
【図４】本発明の基本構成を示す図である。
【図５】本発明の原理を示す図である。
【図６】本発明の原理を示す図である。
【図７】本発明の原理を示す図である。
【図８】本発明の原理を示す図である。
【図９】本発明の原理を示す図である。
【図１０】本発明の原理を示す図である。
【図１１】本発明の原理を示す図である。
【図１２】本発明の原理を示す図である。
【図１３】本発明の原理を示す図である。
【図１４】本発明の原理を示す図である。
【図１５】第一実施例を示す図である。
【図１６】第二実施例を示す図である。
【図１７】その他の実施例を示す図である。
【図１８】その他の実施例を示す図である。
【図１９】テスト方法を示す図である。
【図２０】テスト方法を示す図である。
【図２１】テスト方法を示す図である。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００２４】
１．  基本構成  
本発明の例では、三次元半導体集積回路を構成する複数のチップの位置合わせ精度の向上と着脱とを同時に実現するために、三次元半導体集積回路及びこれを構成する二次元半導体集積回路（チップ）について以下の基本構成を採用する。
【００２５】
なお、本明細書では、チップとは、単独のチップの他、ウェハ内のチップエリアも含むものとする。また、積み重ねられた複数のチップには、一つのチップ上に複数のチップが積み重ねられる場合も含むものとする。
【００２６】
(1)   三次元半導体集積回路
図１及び図２は、三次元半導体集積回路の基本構成を示している。
【００２７】
第一及び第二チップＣ１，Ｃ２は、互いに積み重ねられる。
【００２８】
ここで、両者の上下関係は、同図に限定されることはない。例えば、同図では、第一チップＣ１を下側、第二チップＣ２を上側としているが、これに代えて、第二チップＣ２を下側、第一チップＣ１を上側としてもよい。
【００２９】
第一及び第二チップＣ１，Ｃ２間には、磁性元素Ｘを含む材料から構成される電極１０が配置される。磁性元素Ｘを含む材料とは、磁性材料、及び、磁性元素を部分的に含む材料の双方を含むものとする。
【００３０】
第一及び第二チップＣ１，Ｃ２を結合する前においては、電極１０は、第二チップＣ２側に設けられるが、両者を結合した後においては、電極１０は、第一及び第二チップＣ１，Ｃ２間に配置される。
【００３１】
図１の電極１０は、半導体基板上に設けられる通常の電極であり、図２の電極１０は、半導体基板を貫通するスルーシリコンビアである。
【００３２】
また、電極１０をカーボンナノチューブから構成する場合、磁性元素Ｘは、カーボンナノチューブを成長させるときの触媒金属となる。
【００３３】
第一チップＣ１は、電極１０に隣接して配置されるインダクタ１２と、インダクタ１２を駆動する駆動回路１３と、駆動回路１３を制御する制御回路１４とを有する。インダクタ１２は、例えば、電極１０の直下に配置されるコイルである。
【００３４】
第一及び第二チップＣ１，Ｃ２を結合するとき、インダクタ１２に電流を流すことによる電磁誘導により磁場を発生させ、磁力により電極１０を引き寄せる。これにより、第一及び第二チップＣ１，Ｃ２の位置合わせ精度を向上できる。
【００３５】
また、インダクタ１２に流れる電流を制御することにより、第一及び第二チップＣ１，Ｃ２の着脱を自由に行うことができる。
【００３６】
以上より、三次元半導体集積回路の歩留りを向上させることができる。
【００３７】
ところで、電極１０が位置合わせ時の仮止めとして使用される場合、即ち、電極１０が内部回路に接続されない場合には、電極１０及びインダクタ１２は、第一及び第二チップＣ１，Ｃ２の縁部に配置する。
【００３８】
これにより、インダクタ１２が内部回路に与える影響を抑えることができる。
【００３９】
(2)   二次元半導体集積回路（チップ単体）
図３及び図４は、二次元半導体集積回路の基本構成を示している。
【００４０】
二次元半導体集積回路Ｃ１は、半導体基板１１と、半導体基板１１上に配置される内部回路１５と、内部回路１５に接続される電極２０と、電極２０に隣接して配置されるインダクタ１２と、インダクタ１２を駆動する駆動回路１３と、駆動回路１３を制御する制御回路１４とから構成される。
【００４１】
図３の電極２０は、半導体基板１１上に設けられる通常の電極であり、図４の電極２０は、半導体基板１１を貫通するスルーシリコンビアである。
【００４２】
二次元半導体集積回路Ｃ１は、例えば、図１及び図２の第一チップＣ１に相当する。また、インダクタ１２は、例えば、コイルである。
【００４３】
インダクタ１２に電流を流すと、電磁誘導により磁場が発生するため、磁力により、例えば、図１及び図２の電極１０を引き寄せることができる。これにより、三次元半導体集積回路を構成する複数のチップの位置合わせ精度を向上できる。
【００４４】
また、インダクタ１２に流れる電流を制御することにより、例えば、図１及び図２の第二チップＣ２の着脱を自由に行うことができる。
【００４５】
以上より、三次元半導体集積回路の歩留りを向上させることができる。
【００４６】
ここで、電極２０の材料については、特に限定されることはないが、チップ仕様を統一するために、電極２０を、磁性元素を含む材料から構成してもよい。また、電極２０をカーボンナノチューブから構成する場合、磁性元素は、カーボンナノチューブを成長させるときの触媒金属となる。
【００４７】
２．  原理  
本発明は、三次元半導体集積回路を構成する二つのチップの位置合わせ（仮止めを含む）と着脱とを同時に実現する。以下では、複数の事例を元に本発明の原理を説明する。
【００４８】
まず、図５及び図６に示す事例は、第一チップＣ１のインダクタ１２により磁場１６を発生させ、磁力により第二チップＣ２の電極（磁性元素Ｘを含む材料）１０を引き寄せる、というものである。図６の電極１０は、スルーシリコンビアである。
【００４９】
この事例では、第一チップＣ１側に、第二チップＣ２の電極１０に対応する電極が存在しないため、本発明は、例えば、第一及び第二チップＣ１，Ｃ２の位置合わせ時の仮止めとして実現される。
【００５０】
次に、図７及び図８に示す事例は、第一チップＣ１のインダクタ１２により磁場１６を発生させ、磁力により第二チップＣ２の電極（磁性元素Ｘを含む材料）１０を引き寄せる、というものである。図８の電極１０は、スルーシリコンビアである。
【００５１】
また、第一チップＣ１の電極２０と第二チップＣ２の電極１０とは、インダクタ１２による磁場が消滅した後においても、ファンデルワールス力により互いに結合される。
【００５２】
さらに、電極１０が磁化されていれば、その磁化によっても、電極１０，２０は、互いに結合される。
【００５３】
この事例では、第一チップＣ１の電極２０と第二チップＣ２の電極１０とが互いに対応しているため、本発明は、これら電極１０，２０の位置合わせ精度の向上と着脱とを同時に図る技術として実現される。
【００５４】
次に、図９及び図１０に示す事例は、第一及び第二チップＣ１，Ｃ２のインダクタ１２により磁場１６を発生させ、磁力により第一及び第二チップＣ１，Ｃ２の電極（磁性元素Ｘを含む材料）１０を互いに引き寄せる、というものである。図１０の第二チップＣ２の電極１０は、スルーシリコンビアである。
【００５５】
また、第一チップＣ１の電極１０と第二チップＣ２の電極１０とは、インダクタ１２による磁場が消滅した後においても、ファンデルワールス力により互いに結合される。
【００５６】
さらに、両電極１０が同一方向に磁化されていれば、その磁化によっても、両電極１０は、互いに結合される。
【００５７】
この事例では、第一チップＣ１の電極１０と第二チップＣ２の電極１０とが互いに対応しているため、本発明は、これら電極１０の位置合わせ精度の向上と着脱とを同時に図る技術として実現される。
【００５８】
次に、図１１及び図１２に示す事例は、第一チップＣ１のインダクタ１２により磁場１６を発生させ、磁力により第二チップＣ２の電極（磁性元素Ｘを含む材料）１０を引き寄せる、というものである。図１１の電極１０，２０及び図１２の電極２０は、それぞれ、スルーシリコンビアである。
【００５９】
また、第一チップＣ１の電極２０と第二チップＣ２の電極１０とは、インダクタ１２による磁場が消滅した後においても、ファンデルワールス力により互いに結合される。
【００６０】
さらに、電極１０が磁化されていれば、その磁化によっても、電極１０，２０は、互いに結合される。
【００６１】
この事例では、第一チップＣ１の電極２０と第二チップＣ２の電極１０とが互いに対応しているため、本発明は、これら電極１０，２０の位置合わせ精度の向上と着脱とを同時に図る技術として実現される。
【００６２】
次に、図１３及び図１４に示す事例は、第一及び第二チップＣ１，Ｃ２のインダクタ１２により磁場１６を発生させ、磁力により第一及び第二チップＣ１，Ｃ２の電極（磁性元素Ｘを含む材料）１０を互いに引き寄せる、というものである。図１３の第一及び第二チップＣ１，Ｃ２の電極１０及び図１４の第一チップＣ１の電極１０は、それぞれ、スルーシリコンビアである。
【００６３】
図１３では、第一及び第二チップＣ１，Ｃ２の構造が同じになっている。
【００６４】
また、第一チップＣ１の電極１０と第二チップＣ２の電極１０とは、インダクタ１２による磁場が消滅した後においても、ファンデルワールス力により互いに結合される。
【００６５】
さらに、両電極１０が同一方向に磁化されていれば、その磁化によっても、両電極１０は、互いに結合される。
【００６６】
この事例では、第一チップＣ１の電極１０と第二チップＣ２の電極１０とが互いに対応しているため、本発明は、これら電極１０の位置合わせ精度の向上と着脱とを同時に図る技術として実現される。
【００６７】
ところで、これらの事例において、磁力を用いた位置合わせの前に、予め、アライメントマーカーなどによって位置合わせを予備的に行っておくこともできる。これにより、さらなる位置合わせ精度の向上を図ることができる。
【００６８】
また、電極（磁性元素Ｘを含む材料）１０に予め外部磁場を印加することで、それに自発磁化を持たせておいてもよい。自発磁化の方向は、インダクタ１２から発生する磁場の向きに合わせる。
【００６９】
そして、位置合わせ時には、磁性元素Ｘの磁化の方向と同じ方向に、インダクタ１２からの磁場を電極１０に与え、第一及び第二チップＣ１，Ｃ２間に引力を発生させる。
【００７０】
この時、インダクタ１２からの磁場を消滅させても、磁性元素Ｘの自発磁化による磁力のために、第一及び第二チップＣ１，Ｃ２間の結合は、ファンデルワールス力のみによる結合に比べて、強固となる。
【００７１】
そこで、第一及び第二チップＣ１，Ｃ２を分離するときは、磁性元素Ｘの自発磁化の方向に対して逆向きの磁場をインダクタ１２から発生させ、第一及び第二チップＣ１，Ｃ２間に斥力を発生させる。
【００７２】
さらに、出荷時に磁性元素Ｘが磁化を持っていることが不都合であるときは、チップ温度を、磁性元素Ｘのキューリー温度以上にすることで、その磁化を消失させることができる。また、消磁するときに、集積回路が壊れないように、磁性元素Ｘとしては、キューリー温度が比較的低い材料（Niなど）を用いる。
【００７３】
具体的には、消磁のための温度は、400℃以下であることが好ましい。
【００７４】
また、磁性元素Ｘを含む材料がカーボンナノチューブであるときは、磁性元素Ｘは、触媒金属となる。
【００７５】
触媒金属が強磁性材料であるとき、そのサイズが小さくなると強磁性が失われることがあるため、カーボンナノチューブを成長させるときは、カーボンナノチューブの成長後においても強磁性が現れる程度の量の触媒金属を使用することが必要である。
【００７６】
また、第一及び第二チップＣ１，Ｃ２の電極を、共に、磁性元素Ｘを含む材料から構成するとき、両電極内の磁性元素Ｘが同方向に磁化されてしまうと、両者が磁力により強固に結合されてしまう。
【００７７】
この場合、インダクタ１２を用いて、これら両電極の磁性元素Ｘの磁化方向と逆向きの磁場を与えても、第一及び第二チップＣ１，Ｃ２を分離するのが難しくなる。
【００７８】
そこで、このような場合を考慮し、第一チップＣ１の電極内の磁性元素Ｘのキューリー温度と第二チップＣ２の電極内の磁性元素Ｘのキューリー温度とを異ならせる。
【００７９】
例えば、第一及び第二チップＣ１，Ｃ２の一方の電極内の磁性元素Ｘを、鉄(Fe)又はコバルト(Co)とし、他方の電極内の磁性元素Ｘを、ニッケル(Ni)とする。
【００８０】
この時、これら三つの磁性元素Ｘのうち、ニッケルのキューリー温度が最も低いため、チップ温度を、ニッケルのキューリー温度以上、鉄及びコバルトのキューリー温度未満にすることで、ニッケルの磁性のみを消失させることができる。
【００８１】
従って、第一及び第二チップＣ１，Ｃ２は、鉄又はコバルトから構成される電極の磁化による磁力とファンデルワールス力とで結合されている状態になるため、容易に分離することができる。
【００８２】
尚、チップを単独の一つのチップとするときは、そのチップ内に少なくとも一つのインダクタが搭載される。
【００８３】
また、チップをウェハ内の一つのチップエリアとするときは、ウェハ内に少なくとも一つのインダクタがあればよい。但し、ウェハ内の各々のチップエリア内に少なくとも一つのインダクタを配置することも可能である。
【００８４】
３．  実施例  
(1)   第一実施例
図１５は、第一実施例を示している。
【００８５】
第一チップＣ１は、半導体基板１１と、半導体基板１１上に配置されるインダクタ１２と、インダクタ１２上に配置される電極２０とを有する。
【００８６】
第二チップＣ２は、半導体基板１１と、半導体基板１１を貫通するスルーシリコンビアとしての電極１０とを有する。
【００８７】
電極１０，２０は、共に、カーボンナノチューブから構成される。
【００８８】
ここで、重要な点は、カーボンナノチューブを成長させるときに使用する触媒金属を、成長終了後にもカーボンナノチューブ内に残すことにある。
【００８９】
通常は、カーボンナノチューブ内に触媒金属が必然的に残る。但し、一般的には、製品出荷時に、この触媒金属の磁化が残っていると好ましくないため、例えば、触媒金属を含む箇所の除去や、カーボンナノチューブの成長後に、成長時に使用した触媒金属のキューリー温度以上の温度で、この触媒金属の磁化を消失させる、などが行われる。
【００９０】
これに対し、本発明では、カーボンナノチューブを成長させるときに使用する触媒金属を、成長終了後にもカーボンナノチューブ内に残す。
【００９１】
触媒金属としては、Ni、Co、Feなどの強磁性金属や、その合金などが用いられる。
【００９２】
インダクタ１２は、配線のレイアウトで容易に形成できる。インダクタ１２の向きは、電流を流すことによって発生する磁場の向きが、半導体基板１１の表面に対して、垂直方向であっても、また、水平方向であっても、どちらでも構わない。
【００９３】
同図では、インダクタ１２の向きは、電流を流すことによって発生する磁場の向きが半導体基板１１と垂直方向である場合を示している。
【００９４】
第一実施例では、下側の第一チップＣ１を、容器３０内に満たされた水などの液体３１上に浮かべる。上側の第二チップＣ２は、上下左右及び前後（紙面に垂直方向）に移動可能とする。
【００９５】
第一及び第二チップＣ１，Ｃ２の位置合わせ時に、まず、第一及び第二チップＣ１，Ｃ２が少し離れた状態で、インダクタ１２に電流を流し、磁場を発生させると、磁力により第一チップＣ１が水面上をスライドし、最も磁力がつりあう位置に移動する。
【００９６】
また、第二チップＣ２が第一チップＣ１側に移動し、第一及び第二チップＣ１，Ｃ２が高精度に位置合わせされた状態で、第一チップＣ１の電極２０と第二チップＣ２の電極１０とが接触する。
【００９７】
この後、第一及び第二チップＣ１，Ｃ２の動作／機能テストが行われる。
【００９８】
ここで、第一実施例では、電極１０，２０は、カーボンナノチューブから構成され、両電極１０，２０は、触媒金属（磁性金属）を含んでいる。
【００９９】
従って、電極１０，２０は、同一方向に磁化され、ファンデルワールス力と磁力とにより結合されていると考えられる。
【０１００】
このため、テスト終了後に、第一及び第二チップＣ１，Ｃ２のいずれか一方の不良が判明したときは、本発明の原理で説明したように、電極１０，２０のうちの一つの磁化を消滅させるか、又は、インダクタ１２を用いて、電極１０，２０の磁化方向と逆向きの磁場を発生させることにより、両チップＣ１，Ｃ２を分離する。
【０１０１】
そして、不良チップを新しいチップに交換して、再度、動作／機能テストを行う。
【０１０２】
以上より、三次元半導体集積回路の歩留りを向上させることができる。
【０１０３】
(2)   第二実施例
図１６は、第二実施例を示している。
【０１０４】
第一チップＣ１は、半導体基板１１と、半導体基板１１上に配置されるインダクタ１２と、インダクタ１２上に配置される電極２０とを有する。
【０１０５】
第二チップＣ２は、半導体基板１１と、半導体基板１１を貫通するスルーシリコンビアとしての電極１０とを有する。
【０１０６】
電極１０，２０は、共に、カーボンナノチューブから構成される。
【０１０７】
カーボンナノチューブは、第一実施例と同様に、それを成長させるときに使用する触媒金属を含んでいる。
【０１０８】
触媒金属としては、Ni、Co、Feなどの強磁性金属や、その合金などが用いられる。
【０１０９】
インダクタ１２は、配線のレイアウトで容易に形成できる。インダクタ１２の向きは、電流を流すことによって発生する磁場の向きが、半導体基板１１の表面に対して、垂直方向であっても、また、水平方向であっても、どちらでも構わない。
【０１１０】
同図では、インダクタ１２の向きは、電流を流すことによって発生する磁場の向きが半導体基板１１と垂直方向である場合を示している。
【０１１１】
第二実施例では、下側の第一チップＣ１を、例えば、容器４０内の複数の球体４１上に配置する。複数の球体４１は、導電体（例えば、金属）であってもよいし、また、絶縁体であってもよい。上側の第二チップＣ２は、上下左右及び前後（紙面に垂直方向）に移動可能とする。
【０１１２】
第一及び第二チップＣ１，Ｃ２の位置合わせ時に、まず、第一及び第二チップＣ１，Ｃ２が少し離れた状態で、インダクタ１２に電流を流し、磁場を発生させると、磁力により第一チップＣ１が球体４１上をスライドし、最も磁力がつりあう位置に移動する。
【０１１３】
また、第二チップＣ２が第一チップＣ１側に移動し、第一及び第二チップＣ１，Ｃ２が高精度に位置合わせされた状態で、第一チップＣ１の電極２０と第二チップＣ２の電極１０とが接触する。
【０１１４】
この後、第一及び第二チップＣ１，Ｃ２の動作／機能テストが行われる。
【０１１５】
ここで、第二実施例でも、電極１０，２０は、カーボンナノチューブから構成され、両電極１０，２０は、触媒金属（磁性金属）を含んでいる。
【０１１６】
従って、電極１０，２０は、同一方向に磁化され、ファンデルワールス力と磁力とにより結合されていると考えられる。
【０１１７】
このため、テスト終了後に、第一及び第二チップＣ１，Ｃ２のいずれか一方の不良が判明したときは、本発明の原理で説明したように、電極１０，２０のうちの一つの磁化を消滅させるか、又は、インダクタ１２を用いて、電極１０，２０の磁化方向と逆向きの磁場を発生させることにより、両チップＣ１，Ｃ２を分離する。
【０１１８】
そして、不良チップを新しいチップに交換して、再度、動作／機能テストを行う。
【０１１９】
以上より、三次元半導体集積回路の歩留りを向上させることができる。
【０１２０】
(3)   その他の実施例  
図１７は、チップ内におけるインダクタの位置の例を示している。
【０１２１】
本発明を第一及び第二チップＣ１，Ｃ２の仮止め（例えば、図５及び図６）として実現するときは、磁性元素を含む材料から構成される電極１０及びインダクタ１２は、第一及び第二チップＣ１，Ｃ２の縁部、例えば、第一及び第二チップＣ１，Ｃ２の形状が四角形であるときはその四隅に、それぞれ配置するのが好ましい。
【０１２２】
これにより、インダクタ１２が内部回路に与える影響を少なくできる。
【０１２３】
図１８は、仮止め用電極と位置合わせ用電極とを共用する例を示している。
【０１２４】
第一及び第二チップＣ１，Ｃ２は、半導体基板１１上に内部回路（ロジック回路、メモリ回路など）１５を有する。
【０１２５】
第一チップＣ１において、内部回路１５は、位置合わせ用電極２０に接続され、第二チップＣ２において、内部回路１５は、位置合わせ用電極１０に接続される。第二チップＣ２は、その縁部に、仮止め電極５０を有する。
【０１２６】
位置合わせ用電極１０及び仮止め電極５０は、磁性元素Ｘを含む材料から構成される。磁性元素Ｘを含む材料は、例えば、カーボンナノチューブである。
【０１２７】
第一チップＣ１は、位置合わせ用電極１０を引き寄せるためのインダクタ１２と、仮止め用電極５０を引き寄せるためのインダクタ１２とを有する。
【０１２８】
これにより、仮止めと位置合わせとを連続して行うことができる。
【０１２９】
４．  触媒金属（磁性金属）及びインダクタについて
まず、電極をカーボンナノチューブから構成する場合、触媒金属の平面サイズは、基本的には任意であるが、磁性を持つ程度に大きくなければならない。ここで、平面サイズとは、チップ上から見た場合のサイズのことである。
【０１３０】
例えば、触媒金属として、Ni、Co、Feなどの金属を使用する場合は、触媒金属の平面形状を円形とすると、その平面サイズは、少なくとも直径10 nm以上でなければならない。一方、触媒金属を元に形成される電極の平面形状を円形とすると、その平面サイズは、数ミクロンのオーダーであるため、触媒金属の平面サイズを10 nm以上にすることは、十分に可能である。
【０１３１】
また、磁性金属が磁場から受ける力は、磁束密度が同じであれば、磁束密度に対する面積で決まるため、磁性金属の平面サイズは、大きければ大きいほど、位置合わせ時に生じる引力は強くなる。
【０１３２】
磁性金属の平面サイズが比較的小さくても、チップ上に存在する電極（磁性金属）の数を多くすれば、全ての電極の合計の平面サイズは大きくなるため、二つのチップを強固に結合させることができる。
【０１３３】
インダクタのサイズも、基本的には任意であるが、磁性金属のサイズや、インダクタと磁性金属までの距離などの条件によって、最適なサイズが存在する。
【０１３４】
例えば、ｘ−ｙ平面上の一つの円からなる電流経路が、その中心を通るｚ軸上に作る磁界の大きさは、電磁気学理論から、  
【数１】
2010225685.tif 000003
【０１３５】
であることが知られている。
【０１３６】
但し、Iは、電流、ｒは、円の半径である。
【０１３７】
インダクタと磁性金属との距離ｚを1ミクロンとすると、ｚ軸上で最も磁界が強くなる半径ｒの値は、1.4ミクロン程度となる。ｚ＝１ミクロン程度は、インダクタをチップの最上層に形成することで実現できる。
【０１３８】
電極をスルーシリコンビアとすると、その平面サイズ（直径）は、数ミクロン程度、例えば、3ミクロン程度となるため、このインダクタのサイズは、現実的である。
【０１３９】
この考察は、円形電流での理想的な式に基づいているが、インダクタ（コイル）をチップ上の配線層に形成する場合でも同様の考察は可能である。
【０１４０】
以上から分かることは、最初に、インダクタと磁性金属との距離ｚを決め、それに応じてインダクタのサイズを決定し、インダクタのサイズに応じて、スルーシリコンビアのサイズを決定すれば、合理的である、ということである。
【０１４１】
また、インダクタに流す電流量によって、発生させる磁界の強さを調整できる。
【０１４２】
５．  テスト方法  
本発明に係わるテスト方法について説明する。
【０１４３】
図１９及び図２０は、テスト対象となるサンプルの例を示している。  
図１９のサンプルは、第一チップＣ１上に第二チップＣ２を搭載する三次元半導体集積回路である。図２０のサンプルは、第一チップＣ１上に、第二チップＣ２及び第三チップＣ３を搭載する三次元半導体集積回路である。
【０１４４】
第一チップＣ１は、例えば、ロジックチップ（例えば、ＣＰＵ）である。第二及び第三チップＣ２，Ｃ３は、ロジックチップにより制御されるメモリチップ（例えば、ＮＡＮＤフラッシュチップ）である。
【０１４５】
テスタ６１は、三次元半導体集積回路をテストする。
【０１４６】
図２１は、テストの流れを示している。
【０１４７】
まず、第一、第二及び第三チップＣ１，Ｃ２，Ｃ３のテストを個別に行う（ステップＳＴ１）。
【０１４８】
この後、アセンブリ工程において、本発明の原理に基づき、第一、第二及び第三チップＣ１，Ｃ２，Ｃ３をファンデルワールス力及び磁力により結合し、三次元半導体集積回路を形成する（ステップＳＴ２）。
【０１４９】
また、この状態で、三次元半導体集積回路をテストする（ステップＳＴ３）。
【０１５０】
ここで、チップ上に電極が多数存在すれば、第一、第二及び第三チップＣ１，Ｃ２，Ｃ３の結合力が強くなる。また、テスト中、インダクタに電流を流し続けることで、磁力によりこれらチップＣ１，Ｃ２，Ｃ３を固定しておくこともできる。
【０１５１】
また、インダクタに流す電流を止めても、ファンデルワールス力によりチップＣ１，Ｃ２，Ｃ３は、固定される。
【０１５２】
さらに、電極が磁化されていれば、その磁力によっても、チップＣ１，Ｃ２，Ｃ３は、固定される。
【０１５３】
テストの結果、良品と判断されたら、接着剤などによりチップＣ１，Ｃ２，Ｃ３を強固に固定し、正常な製品として出荷する。
【０１５４】
また、不良品と判断されたら、ディスアセンブリ工程において、本発明の原理に基づき、第一、第二及び第三チップＣ１，Ｃ２，Ｃ３を分離する（ステップＳＴ４）。
【０１５５】
そして、不良とされたチップを新たなチップに交換して、再度、三次元半導体集積回路を形成し、テストを行う（ステップＳＴ５）。
【０１５６】
例えば、図１９のサンプルでは、第一及び第二チップＣ１，Ｃ２のうち、第二チップＣ２を新たなチップに交換して再度テストを行う。また、図２０のサンプルでは、第一、第二及び第三チップＣ１，Ｃ２，Ｃ３のうち、第二チップＣ２を新たなチップに交換して再度テストを行う。
【０１５７】
６．  むすび  
本発明によれば、三次元半導体集積回路を構成する複数のチップの位置合わせ精度の向上と着脱とを同時に実現し、歩留りの向上を図ることができる。
【０１５８】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【０１５９】
本発明は、半導体集積回路全般に適用することができ、かつ、高歩留りを実現できるため、産業上のメリットは多大である。
【符号の説明】
【０１６０】
１０，２０，５０：  電極、  １１：  半導体基板、  １２：  インダクタ、  １３：  駆動回路、  １４：  制御回路、  １５：  内部回路、  １６：  磁力線、  ３０，４０：  容器、  ３１：  液体、  ４１：  球体、  ６１：  テスタ、  Ｃ１，Ｃ２，Ｃ３：  チップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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