(57)【要約】【課題】不揮発性記憶装置において、記憶セルの特性のばらつきを抑制する。【解決手段】第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子及び前記記憶素子に直列的に接続された整流素子を有した記憶セルと、を備え、前記整流素子の側面に保護膜が形成されていることを特徴とする不揮発性記憶装置が提供される。【選択図】図１
2010225817.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する、少なくとも一つの第１の配線と、
前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子及び前記記憶素子に直列的に接続された整流素子を有した記憶セルと、
を備え、
前記整流素子の側面に保護膜が形成されていることを特徴とする不揮発性記憶装置。
【請求項２】
第１の方向に延在する、少なくとも一つの第１の配線と、
前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
前記第２の配線の上層に配置され、前記第１の方向に延在する、少なくとも一つの第３の配線と、
前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、第１の記憶素子及び前記第１の記憶素子に直列的に接続された第１の整流素子を有した第１の記憶セルと、
前記第２の配線と前記第３の配線とが交差する、前記第２の配線と前記第３の配線との間に配置された、第２の記憶素子及び前記第２の記憶素子に直列的に接続された第２の整流素子を有した第２の記憶セルと、
を備え、
前記第２の整流素子の側面に保護膜が形成されていることを特徴とする不揮発性記憶装置。
【請求項３】
前記第１の記憶素子及び前記第１の整流素子の配置の順序と、前記第２の記憶素子及び前記第２の整流素子の配置の順序とが前記第２の配線を中心に対称に配置されていることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記第１の配線から前記第２の配線に向かう方向に垂直な方向の前記第１の整流素子の幅と前記第２の整流素子の幅が略同一であることを特徴とする請求項２または３に記載の不揮発性記憶装置。
【請求項５】
前記保護膜の材質が酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、窒化酸化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）のいずれかであることを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項６】
第１の方向に延在する、少なくとも一つの第１の配線と、
前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子及び前記記憶素子に直列的に接続された整流素子を有した記憶セルと、を備えた不揮発性記憶装置の製造方法であり、
基板上に第１の配線層を形成する工程と、
前記第１の配線層上に、記憶素子層及び前記記憶素子層の上層に整流素子層を積層させた記憶セル層を形成する工程と、
前記整流素子層を前記第２の方向に複数に分離して、前記記憶素子層の上層に前記第１の方向に延在するライン状の前記整流素子層を形成する工程と、
前記第１の方向に延在するライン状の前記整流素子層の側面に、第１の保護膜を形成する工程と、
前記第１の方向に延在するライン状の前記整流素子層及び前記第１の保護膜が配置されている領域以外の前記記憶素子層を前記第２の方向に分離すると共に、前記第１の方向に延在する前記第１の配線を前記基板上に形成するために、前記基板上に前記第１の方向に連通する第１のトレンチをエッチングにより形成する工程と、
前記第１のトレンチ内に、第１の素子分離層を埋設する工程と、
前記第１の方向に延在するライン状の前記整流素子層を前記第１の方向に複数に分離して、分離された前記記憶素子層の上層に島状の前記整流素子層を形成する工程と、
前記島状の前記整流素子層の前記第１の方向の側面に、第２の保護膜を形成する工程と、
前記島状の前記整流素子層及び前記第２の保護膜が配置されている領域以外の前記記憶素子層を前記第１の方向に分離するために、前記基板上に前記第２の方向に連通する第２のトレンチをエッチングにより形成する工程と、
前記第２のトレンチ内に、第２の素子分離層を埋設する工程と、
前記第２の方向に隣接する前記島状の前記整流素子層同士を電気的に接続するための前記第２の配線を前記第２の方向に延在させる工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【請求項７】
第１の方向に延在する、少なくとも一つの第１の配線と、
前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
前記第２の配線の上層に配置され、前記第１の方向に延在する、少なくとも一つの第３の配線と、
前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、第１の記憶素子及び前記第１の記憶素子に直列的に接続された第１の整流素子を有した第１の記憶セルと、
前記第２の配線と前記第３の配線とが交差する、前記第２の配線と前記第３の配線との間に配置された、第２の記憶素子及び前記第２の記憶素子に直列的に接続された第２の整流素子を有した第２の記憶セルと、
を有し、前記第２の整流素子の側面に保護膜が形成された不揮発性記憶装置の製造方法であって、
前記第１の配線から前記第２の配線に向かう方向に垂直な方向の前記第１の整流素子の幅が前記第２の整流素子の幅と略同一になるように、前記第１の整流素子の幅をエッチングにより調製することを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。
【０００３】
特にＮＡＮＤ型フラッシュメモリは、複数のアクティブエリア（「ＡＡ」）がゲートコンダクタ（「ＧＣ」）を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年ＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも６０ｎｍ以下に達している。
【０００４】
しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記憶するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性メモリの開発が望まれている。
【０００５】
その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、及び高密度化を実現するものとして期待されている。そして、不揮発性メモリの記憶部の記憶セル（記憶用単位要素）においては、抵抗変化素子に整流素子を直列に接続させた構成が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２３５６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、記憶セルを製造する工程において抵抗変化素子をドライエッチングにより加工する際には、抵抗変化素子に直列に接続された整流素子の側面がサイドエッチングされる場合もある。このようなサイドエッチングが進行すると、整流素子の所謂“細り”が生じてしまう。これにより、抵抗変化素子の記憶セルの特性にばらつきが発生するという問題が生じている。
【０００８】
本発明は、上記の課題を解決するものである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子及び前記記憶素子に直列的に接続された整流素子を有した記憶セルと、を備え、前記整流素子の側面に保護膜が形成されていることを特徴とする不揮発性記憶装置が提供される。
【００１０】
また、本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第２の配線の上層に配置され、前記第１の方向に延在する、少なくとも一つの第３の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、第１の記憶素子及び前記第１の記憶素子に直列的に接続された第１の整流素子を有した第１の記憶セルと、前記第２の配線と前記第３の配線とが交差する、前記第２の配線と前記第３の配線との間に配置された、第２の記憶素子及び前記第２の記憶素子に直列的に接続された第２の整流素子を有した第２の記憶セルと、を備え、前記第２の整流素子の側面に保護膜が形成されていることを特徴とする不揮発性記憶装置が提供される。
【００１１】
また、本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子及び前記記憶素子に直列的に接続された整流素子を有した記憶セルと、を備えた不揮発性記憶装置の製造方法であり、基板上に第１の配線層を形成する工程と、前記第１の配線層上に、記憶素子層及び前記記憶素子層の上層に整流素子層を積層させた記憶セル層を形成する工程と、前記整流素子層を前記第２の方向に複数に分離して、前記記憶素子層の上層に前記第１の方向に延在するライン状の前記整流素子層を形成する工程と、前記第１の方向に延在するライン状の前記整流素子層の側面に、第１の保護膜を形成する工程と、前記第１の方向に延在するライン状の前記整流素子層及び前記第１の保護膜が配置されている領域以外の前記記憶素子層を前記第２の方向に分離すると共に、前記第１の方向に延在する前記第１の配線を前記基板上に形成するために、前記基板上に前記第１の方向に連通する第１のトレンチをエッチングにより形成する工程と、前記第１のトレンチ内に、第１の素子分離層を埋設する工程と、前記第１の方向に延在するライン状の前記整流素子層を前記第１の方向に複数に分離して、分離された前記記憶素子層の上層に島状の前記整流素子層を形成する工程と、前記島状の前記整流素子層の前記第１の方向の側面に、第２の保護膜を形成する工程と、前記島状の前記整流素子層及び前記第２の保護膜が配置されている領域以外の前記記憶素子層を前記第１の方向に分離するために、前記基板上に前記第２の方向に連通する第２のトレンチをエッチングにより形成する工程と、前記第２のトレンチ内に、第２の素子分離層を埋設する工程と、前記第２の方向に隣接する前記島状の前記整流素子層同士を電気的に接続するための前記第２の配線を前記第２の方向に延在させる工程と、を有することを特徴とする不揮発性記憶装置の製造方法が提供される。
【００１２】
また、本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第２の配線の上層に配置され、前記第１の方向に延在する、少なくとも一つの第３の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、第１の記憶素子及び前記第１の記憶素子に直列的に接続された第１の整流素子を有した第１の記憶セルと、前記第２の配線と前記第３の配線とが交差する、前記第２の配線と前記第３の配線との間に配置された、第２の記憶素子及び前記第２の記憶素子に直列的に接続された第２の整流素子を有した第２の記憶セルと、を備え、前記第２の整流素子の側面に保護膜が形成された不揮発性記憶装置の製造方法であり、前記第１の配線から前記第２の配線に向かう方向に垂直な方向の前記第１の整流素子の幅が前記第２の整流素子の幅と略同一になるように、前記第１の整流素子の幅をエッチングにより調製することを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、不揮発性記憶装置において記憶セルの特性のばらつきが抑制される。
【図面の簡単な説明】
【００１４】
【図１】不揮発性記憶装置のセル断面構造の要部断面模式図である。
【図２】不揮発性記憶装置を製造する工程を説明するための要部断面模式図である（その１）。
【図３】不揮発性記憶装置を製造する工程を説明するための要部断面模式図である（その２）。
【図４】不揮発性記憶装置を製造する工程を説明するための要部断面模式図である（その３）。
【図５】不揮発性記憶装置を製造する工程を説明するための要部断面模式図である（その４）。
【図６】不揮発性記憶装置を製造する工程を説明するための要部断面模式図である（その５）。
【図７】不揮発性記憶装置を製造する工程を説明するための要部断面模式図である（その６）。
【図８】不揮発性記憶装置の別のセル断面構造の要部断面模式図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ、本発明の実施の形態について説明する。
【実施例１】
【００１６】
以下、図面を参照しつつ、本発明の実施の形態について説明する。  
図１は、本実施の形態に係わる不揮発性記憶装置のセル断面構造の要部断面模式図である。ここで、図１（ａ）には、図１（ｂ）のＡ−Ａ’断面が示され、図１（ｂ）には、図１（ａ）のＢ−Ｂ’断面が示されている。また、各図の左下に示された矢印は、素子の向きを表し、例えば、３次元座標でいうＸ軸と、Ｘ軸に垂直なＹ軸と、Ｘ軸及びＹ軸に垂直なＺ軸が表示されている。
【００１７】
図１（ａ）に示すように、ReRAMメモリセルアレイ１ａの各記憶セル（単位メモリセル）８０においては、基板ｓｕｂ上に設けられた、ビッドラインである配線層BL1（下部配線）を下地とし、下層から上層に向かって、記憶素子である抵抗変化膜１０、メタル膜２０、整流素子であるダイオード層３０を配置している。そして、ダイオード層３０同士をワードラインである配線層WL1（上部配線）で接続している。なお、ダイオード層３０の側面には、保護膜３１が設けられている。
【００１８】
ここで、配線層BL1は、第１の方向（Ｘ軸方向）に延在し、配線層WL1は、前記第１の方向に対して非平行な第２の方向（図中のＹ軸方向）に延在している。すなわち、記憶セル８０は、互いに交差した配線層BL1と配線層WL1との間に配置されている。そして、各記憶セル８０においては、ダイオード層３０と抵抗変化膜１０とが直列に接続されて、記憶セル８０の一方向に電流が流れる構成となっている。  
また、ReRAMメモリセルアレイ１ａにおいては、隣接するセル間の絶縁を確保するために、素子分離層７０が周期的に配置されている。
【００１９】
そして、ワードラインとビッドラインとを介して、それぞれの抵抗変化膜１０に電流が供給されると、抵抗変化膜１０は、第１の状態と第２の状態との間を可逆的に遷移することができる。
【００２０】
また、不揮発性記憶装置においては、このようなReRAMメモリセルアレイ１ａを層間絶縁膜を介して複数段に積層させてもよい（図中のＺ軸方向に積層）。これにより、大記憶容量の記憶装置が得られる。  
なお、配線層WL1，BL1の材質は、例えば、高温熱耐性に優れ、抵抗率の低いタングステン（Ｗ）が適用される。また、窒化タングステン（ＷＮ）、炭化タングステン（ＷＣ）を用いてもよい。  
また、メタル膜２０の材質は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等が適用される。
【００２１】
また、本実施の形態では、記憶素子の一例として、抵抗変化型素子を用いた場合を例示しているが、抵抗変化膜１０の代わりに相変化膜を用いて相変化型記憶素子としてもよい。  また、抵抗変化膜１０は、配線層WL1と配線層BL1とに与える電位の組み合わせによって、抵抗変化膜１０の主面間に印加される電圧が変化し、抵抗変化膜１０の特性（例えば、抵抗値）によって、情報を記憶したり消去したりすることができる。このため、抵抗変化膜１０には、印加される電圧によって特性が変化する任意の材料を用いることができる。
【００２２】
例えば、抵抗変化膜１０の材質としては、印加される電圧によって抵抗値が可逆的に遷移可能な可変抵抗層、あるいは結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などが適用される。
【００２３】
具体的な抵抗変化膜１０の材質としては、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等から選択された少なくとも１つを含む材料が適用される。  
さらに、抵抗変化膜１０の構成としては、それ自体をＭＩＭ（Metal-Insulator-Metal）構造としてもよい。
【００２４】
例えば、上述した酸化膜またはカルコゲナイド系材料を中間に配置し、その上下に、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＡｌＴｉＮ）、窒化タンタル（ＴａＮ）、窒化チタンシリサイド（ＴｉＮＳｉ）、炭化タンタル（ＴａＣ）、チタンシリサイド（ＴｉＳｉ）、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケル白金シリサイド（ＮｉＰｔＳｉ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、白金ロジウム（ＰｔＲｈ）、イリジウム（Ｉｎ）等から選択された少なくとも１つを含む材料を配置した構造であってもよい。
【００２５】
また、記憶セル８０は、上述したように、整流素子としてのダイオード層３０を備えている。これにより、配線層WL1及び配線層BL1の組み合わせによって、任意の記憶セル８０が選択されても、当該記憶セル８０内に流れる電流の方向が規制される。
【００２６】
ダイオード層３０の材質は、例えば、ポリシリコン（poly-Ｓｉ）を主成分としている。あるいは、アモルファスシリコン、エピタキシャルシリコン、金属シリコン等であってもよい。また、ダイオード層３０としては、例えば、ＰＩＮ型ダイオード、ＰＮ接合ダイオード、ショットキーダイオード、ツェナーダイオード等が適用される。
【００２７】
なお、ダイオード層３０としては、シリコン（Ｓｉ）の他、ゲルマニウム（Ｇｅ）等の半導体材料、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物の半導体材料を組み合わせて用いてもよい。  
また、保護膜３１の材質は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、窒化酸化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）等が適用される。
【００２８】
また、基板ｓｕｂとは、例えば、半導体基板の上層に形成された層間絶縁膜であり、当該層間絶縁膜の下層にＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路等が配置されている。  
また、リセット（消去）動作において抵抗変化膜１０の加熱を効率よく行うために、抵抗変化膜１０の近傍にヒートシンク層を介設してもよい（図示しない）。  
次に、不揮発性記憶装置のReRAMメモリセルアレイ１ａを製造する方法について説明する。
【００２９】
図２〜図７は、不揮発性記憶装置のReRAMメモリセルアレイ１ａを製造する方法を説明するための要部断面模式図である。
【００３０】
まず、図２（ａ）に示すように、記憶セル８０の形態に加工される前の被膜の積層体が形成される。ここで、図２（ａ）では、積層体をＸ軸方向に略垂直に切断した断面が例示されている。  
すなわち、基板ｓｕｂ上に、分断されていない平面状（べた状）の配線層BL1、抵抗変化膜１０、メタル膜２０、ダイオード層３０がスパッタリング法またはＣＶＤ（Chemical Vapor Deposition）法で成膜される。また、各層においては、必要に応じて加熱処理を施してもよい。
【００３１】
次いで、ダイオード層３０上に、成膜並びにリソグラフィ技術等により、マスク部材１００が形成される。マスク部材１００の材質は、例えば、酸化シリコン（ＳｉＯ２）が適用される。
【００３２】
次に、図２（ｂ）に示すように、マスク部材１００をマスクとして、ダイオード層３０が加工される。ここで、図２（ｂ）では、積層体をＸ軸方向に略垂直に切断した断面が例示されている。  
すなわち、エッチングにより、ダイオード層３０がストライプ状に加工されて、ライン状のダイオード層３０がメタル膜２０上に形成される。なお、ライン状のダイオード層３０はＸ軸方向に延出している。
【００３３】
次に、図３（ａ）に示すように、ダイオード層３０等が保護膜３１により被覆される。ここで、図３（ａ）では、積層体をＸ軸方向に略垂直に切断した断面が例示されている。
【００３４】
すなわち、ストライプ状のダイオード層３０の上面と側面、並びにダイオード層３０が配置されていないメタル膜２０の表面が保護膜３１により被覆される。  
ここで、保護膜３１は、例えば、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、分子層堆積法（ＭＬＤ）、塗布法により形成される。
【００３５】
次に、図３（ｂ）に示すように、積層体がＲＩＥ（Reactive Ion etching）により選択的にエッチングされて、積層体内にトレンチＴＲ１が形成される。ここで、図３（ｂ）では、積層体をＸ軸方向に略垂直に切断した断面が例示されている。
【００３６】
すなわち、ダイオード層３０の側面に形成した保護膜３１については除去されずに、当該側面に形成した保護膜３１間に位置する、配線層BL1、抵抗変化膜１０、メタル膜２０及び保護膜３１がエッチング加工されて、トレンチＴＲ１が形成される。すなわち、ライン状の整流素子層３０及び整流素子層３０の側面に形成された保護膜３０が配置されている領域以外の積層体がエッチング加工されて、トレンチＴＲ１が形成される。
【００３７】
これにより、上記積層体はＹ軸方向にトレンチＴＲ１を隔てて分離される。また、基板ｓｕｂの表面の一部が露出して、Ｘ軸方向に延在する、ストライプ状の配線層BL1が基板ｓｕｂ上に形成される。
【００３８】
また、この段階でのエッチング処理は、積層体を構成する各被膜毎にエッチング条件を変えて処理される。例えば、エッチング用ガス、放電条件等がそれぞれの被膜毎に変えられて処理される。  
具体的には、抵抗変化膜１０をエッチングする際には、ハロゲン系のガスが用いられる。ここで、ハロゲン系のガスとしては、例えば、Ｃｌ２、ＢＣｌ３等が適用される。また、抵抗変化膜１０の材質として、高い蒸気圧を有する材を選択した場合には、加熱をしながら抵抗変化膜１０のエッチング処理を実施してもよい。
【００３９】
また、メタル膜２０、配線層BL1をエッチングする際には、ハロゲン系のガスを含めたガスが用いられる。ハロゲン系のガスとしては、例えば、ＮＦ３、Ｃｌ２等が適用される。
【００４０】
ただし、エッチング処理中の活性種においては、ハロゲン系ラジカルが存在しているのが実情である。このようなラジカル成分がエッチング中のガスに存在すると、エッチング加工が等方的になってしまう。
【００４１】
従って、ダイオード層３０の側面に保護膜３１を設けないと、ダイオード層３０のシリコン（Ｓｉ）面が直接的に上記ハロゲン系ラジカルに晒されてしまうことになる。従って、ダイオード層３０の側面に保護膜３１を設けない場合は、ダイオード層３０のサイドエッチングが進行してしまう。特に、加熱をしながら抵抗変化膜１０のエッチング処理を施す場合には、その反応性が増して、益々、サイドエッチングが進行してしまう。
【００４２】
然るに、本実施の形態では、ダイオード層３０の側面に保護膜３１を形成している。このような保護膜３１は、Ｓｉ−Ｓｉ結合よりも結合エネルギーが大きいＳｉ−Ｎ結合、Ｓｉ−Ｏ結合等を備えている。例えば、ハロゲン系ラジカルによる保護膜３１のエッチング速度は、シリコン（Ｓｉ）のエッチング速度に比べ、５倍以上遅いことが知られている。
【００４３】
従って、本実施の形態では、ＲＩＥによりトレンチＴＲ１を形成しても、ダイオード層３０のサイドエッチングが起き難い。  
また、配線層BL1をエッチングする際には、配線層BL1を構成する金属成分がトレンチＴＲ１の内壁に再付着することもある。
【００４４】
しかしながら、本実施の形態では、保護膜３１をダイオード層３０の側面に形成している。従って、ダイオード層３０のシリコン（Ｓｉ）面への上記再付着は、確実に防止される。  
なお、付着物は、保護膜３１上に付着することになるが、このような付着物は、溶液を用いたウェットエッチングによって除去すればよい。そして、このようなウェットエッチングを実施しても、ダイオード層３０のシリコン（Ｓｉ）面は、保護膜３１により被覆されていることから、直接的にシリコン（Ｓｉ）面が上記溶液に晒されることがない。従って、上記ウェットエッチングによって、ダイオード層３０が浸食されることもない。
【００４５】
また、保護膜３１については、上述した方法のほか、シリコン（Ｓｉ）で構成されるダイオード層３０に直接、酸素あるいは窒素雰囲気下で加熱処理（例えば、７００℃以下）を施して形成してもよい。また、酸素あるいは窒素を含むガスのプラズマをダイオード層３０の側面に晒して、その側面に保護膜３１を形成してもよい。なお、プラズマ処理の場合は、例えば、３００〜４００℃で処理される。
【００４６】
次に、図４に示すように、トレンチＴＲ１内に素子分離層７０が埋設される。ここで、図４（ａ）には、Ｘ軸方向に略垂直に積層体を切断した断面が例示され、図４（ｂ）には、Ｙ軸方向に略垂直に積層体を切断した断面が例示されている。また、図４（ａ）には、図４（ｂ）のＡ−Ａ’断面が示され、図４（ｂ）には、図４（ａ）のＢ−Ｂ’断面が示されている。  
この段階では、高アスペクト比のトレンチＴＲ１内に絶縁層を埋め込むために、塗布法を用いて、素子分離層７０が形成される。
【００４７】
例えば、素子分離層７０の原材料を含んだ溶液を用いて塗布する。具体的には、ポリシラザン系材料であるペルヒドロポリシラザン（ＰＨＰＳ）溶液を用いて、スピンコート等の塗布法により、トレンチＴＲ１内に酸化シリコン（ＳｉＯ２）を主成分とする素子分離層７０が埋設される。  
また、素子分離層７０は、上記塗布法のほか、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、分子層堆積法（ＭＬＤ）によって形成してもよい。
【００４８】
次に、素子分離層７０がダイオード層３０及び保護膜３１上に堆積する場合もあることから、ＣＭＰ(Chemical Mechanical Polishing)研磨を施して、素子分離層７０、ダイオード層３０及び保護膜３１の表面の平坦化を行う。あるいは、ドライエッチングにより平坦化を実施してもよい。これにより、ダイオード層３０及び保護膜３１の表面が露出される。
【００４９】
次に、図５（ａ）に示すように、ダイオード層３０上に、成膜並びにリソグラフィ技術等により、マスク部材１００が形成される。ここで、図５（ａ）では、積層体をＹ軸方向に略垂直に切断した断面が例示されている。この段階でのマスク部材１００は、図２（ｂ）に示すマスク部材１００と異なる方向に延在させる。すなわち、ストライプ状のマスク部材１００は、Ｙ軸方向に延在するようにパターニングされる。マスク部材１００の材質は、例えば、酸化シリコン（ＳｉＯ２）が適用される。
【００５０】
次に、図５（ｂ）に示すように、マスク部材１００をマスクとして、ダイオード層３０が加工される。ここで、図５（ｂ）では、積層体をＹ軸方向に略垂直に切断した断面が例示されている。  
すなわち、ストライプ状のダイオード層３０がエッチングにより加工されて、島状のダイオード層３０がメタル膜２０上に形成される。
【００５１】
次に、図６（ａ）に示すように、ダイオード層３０等が再び保護膜３１により被覆される。ここで、図６（ａ）では、積層体をＹ軸方向に略垂直に切断した断面が例示されている。  
すなわち、ダイオード層３０の上面と、ダイオード層３０のＸ軸方向の側面、並びにダイオード層３０が配置されていないメタル膜２０の表面が保護膜３１により被覆される。
【００５２】
ここで、保護膜３１は、例えば、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、分子層堆積法（ＭＬＤ）、塗布法により形成される。  
なお、ダイオード層３０のＹ軸方向の側面には、すでに図３（ａ）に例示する段階において、保護膜３１が形成されている。
【００５３】
次に、図６（ｂ）に示すように、積層体がＲＩＥにより選択的にエッチングされて、積層体間にトレンチＴＲ２が形成される。ここで、図６（ｂ）では、積層体をＹ軸方向に略垂直に切断した断面が例示されている。
【００５４】
すなわち、ダイオード層３０の側面に形成した保護膜３１については除去されずに、当該側面に形成した保護膜３１間に位置する、配線層BL1、抵抗変化膜１０及び保護膜３１がエッチング加工されて、トレンチＴＲ２が形成される。  
これにより、上記積層体はＸ軸方向にトレンチＴＲ２を隔てて分離されたことに加え、すでに、Ｙ軸方向においても、トレンチＴＲ１を隔てて分離されている。
【００５５】
また、この段階でのエッチング処理は、上述したように、積層体を構成する各被膜毎にエッチング条件を変えて処理される。例えば、エッチング用ガス、放電条件等がそれぞれの被膜毎に変えられて処理される。そして、ダイオード層３０のＸ軸方向の側面に形成させた保護膜３１の効果は、上述した通りである。
【００５６】
次に、図７に示すように、トレンチＴＲ２内に上記と同様の方法で素子分離層７０が埋設される。ここで、図７には、Ｙ軸方向に略垂直に積層体を切断した断面が例示されている。  
次に、素子分離層７０がダイオード層３０及び保護膜３１上に堆積する場合もあることから、ＣＭＰ研磨を施して、素子分離層７０、ダイオード層３０及び保護膜３１の表面の平坦化を行う。あるいは、ドライエッチングにより平坦化を実施してもよい。これにより、ダイオード層３０及び保護膜３１の表面が露出される。
【００５７】
そして、この後においては、図１に示すように、ストライプ状の配線層WL1が成膜、並びにリソグラフィ技術によりダイオード層３０及び保護膜３１上に形成される。すなわち、Ｙ軸方向に隣接する島状のダイオード層３０同士がＹ軸方向に延在させた配線層WL1により電気的に接続される。  
このような製造方法により、図１に示すReRAMメモリセルアレイ１ａが形成される。
【００５８】
ところで、素子分離層７０の埋め込み性を重視するために、例えば、低密度の素子分離層７０を形成すると、記憶セル８０間の絶縁性が担保できなくなる場合もある。そして、素子分離層７０に微小のリーク電流が流れ、ダイオード層３０内にリーク電流が流入すると、その機能が低下してしまう。
【００５９】
しかしながら、本実施の形態では、ダイオード層３０の側面に、上記リーク電流を遮断する絶縁性の保護膜３１を形成している。従って、上述したような低密度の素子分離層７０を配置しても、ダイオード層３０の機能が低下することはない。
【実施例２】
【００６０】
次に、別の形態のReRAMメモリセルアレイについて説明する。なお、以下に例示する図では、図１と同一の部材には同一の符号を付し、その詳細な説明については省略する。
【００６１】
また、図８は、本実施の形態に係わる不揮発性記憶装置の別のセル断面構造の要部断面模式図である。ここで、図８（ａ）には、図８（ｂ）のＡ−Ａ’断面が示され、図８（ｂ）には、図８（ａ）のＢ−Ｂ’断面が示されている。
【００６２】
ReRAMメモリセルアレイ１ｂにおいては、配線層WL1を共通化して、記憶セルを複数段に積層している。そして、配線層WL1から上方の記憶セルの形態については、図１のReRAMメモリセルアレイ１ａと同様の形態をしているが、配線層WL1の下方では、下層から基板ｓｕｂ、ダイオード層３０、メタル膜２０、抵抗変化膜１０の順で積層した記憶セルが配置されている。すなわち、上段と下段の素子の配列が配線層WL1を中心に対称となっている。
【００６３】
また、配線層WL1は、Ｙ軸方向に延在し、配線層BL1、配線層BL2については、Ｘ軸方向に延在している。  
このような構造によれば、記憶密度の向上のほか、配線層WL1の共通化により、当該配線層WL1への印加電圧遅延の抑制、書き込み動作及び消去動作の迅速化、素子面積の低減等が期待される。
【００６４】
ところで、実プロセスにおいては、上述したトレンチＴＲ１，ＴＲ２をエッチングにより形成すると、トレンチＴＲ１，ＴＲ２が高アスペクト比であることから、トレンチＴＲ１，ＴＲ２がテーパ形状となる場合がある。そして、このようなトレンチＴＲ１，ＴＲ２に素子分離層７０を埋設すると、素子分離層７０においてもテーパを形成してしまう。この図８には、素子分離層７０において、そのテーパ型の形態が示されている。
【００６５】
そして、素子分離層７０がテーパ形状になると、記憶セルの上下の幅（Ｚ軸方向に垂直な方向の幅）がばらついてしまう。特に、ReRAMメモリセルアレイ１ｂでは、配線層WL1の上方における素子の配列と、配線層WL1の下方における素子の配列とが配線層WL1を中心に対称となっている。従って、配線層WL1の上方において最上層となっているダイオード層３０の幅と、配線層WL1の下方において、最下層となっているダイオード層３０の幅がばらつく場合もある。そして、このような素子のばらつきが発生すると、ReRAMメモリセルアレイの均一な特性が得られなくなる場合もある。
【００６６】
しかしながら、本実施の形態では、配線層WL1の下方に配置されているダイオード層３０については、サイドエッチングが施されている。すなわち、当該ダイオード層３０の幅が配線層WL1の上方に配置されている、保護膜３１を備えたダイオード層３０の幅と略同一に調製されている。  
従って、上述した素子のばらつきは抑制され、ReRAMメモリセルアレイにおいて、均一な特性が得られるようになる。
【００６７】
なお、配線層WL1の下方に配置されたダイオード層３０については、保護膜３１を側面に設けていないことから、上述したダイオード層側面への異物の付着が懸念される。しかし、このような異物は、ダイオード層３０のサイドエッチング工程において除去されることから、問題にはならない。
【００６８】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、以上の具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００６９】
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。  
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものも含まれる。
【符号の説明】
【００７０】
１ａ、１ｂ  メモリセルアレイ  
１０  抵抗変化膜  
２０  メタル膜  
３０  ダイオード層  
３１  保護膜  
７０  素子分離層  
８０  記憶セル  
BL1、BL2、WL1  配線層  
１００  マスク部材  
ＴＲ１、ＴＲ２  トレンチ  
ｓｕｂ  基板  
【図１】
2010225817.tif 000003
【図２】
2010225817.tif 000004
【図３】
2010225817.tif 000005
【図４】
2010225817.tif 000006
【図５】
2010225817.tif 000007
【図６】
2010225817.tif 000008
【図７】
2010225817.tif 000009
【図８】
2010225817.tif 000010