(57)【要約】【課題】集積度の高いクロスポイント型メモリセルを低コストで提供する。【解決手段】メモリセルを構成する半導体ダイオードにおいて、カソードと真性半導体層との間、および／またはアノードと真性半導体層との間に、カソードと逆導電型の不純物が低濃度に拡散した追加の半導体層および／またはアノードと逆導電型の不純物が低濃度に拡散した追加の半導体層を設ける。【選択図】図４
2010225631.tif 000002
【特許請求の範囲】
【請求項１】
平面視において互いに直交するように配置される第１および第２の配線の交点に配置され、前記第１および第２の配線に電気的に接続するとともに互いに直列接続するように形成された記憶素子および整流素子の積層体を備え、
前記整流素子は、高濃度の第１導電型の第１の半導体層で構成されるアノードと、真性半導体層と、カソードとを含む半導体ダイオードで形成され、
前記半導体ダイオードは、前記アノードと前記真性半導体層との間に形成される低濃度の第２導電型の第２の半導体層、および前記カソードと前記真性半導体層との間に形成される低濃度の第１導電型の第３の半導体層の少なくともいずれかをさらに含む、
ことを特徴とするメモリセル。
【請求項２】
前記第２または前記第３の半導体層の不純物濃度は、前記半導体ダイオードの整流機能が働く程度の濃度以下であることを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記カソードは高濃度の第２導電型の第４の半導体層で構成されることを特徴とする請求項１または２に記載のメモリセル。
【請求項４】
前記カソードは金属材料を用いて形成されることを特徴とする請求項１または２に記載のメモリセル。
【請求項５】
第１導電型の不純物が第１の濃度でドープされたカソードとなる第１の半導体層を形成する工程と、
第２導電型の不純物が前記第１の濃度よりも低い第２の濃度でドープされた第２の半導体層を前記第１の半導体層の上に形成する工程と、
前記第２の半導体層の上にアノードとなる導電層を形成する工程と、
熱処理により、前記第１導電型および第２導電型の不純物を活性化させる工程と、
を備える半導体ダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリセルおよび半導体ダイオ−ドの製造方法に関する。
【背景技術】
【０００２】
３次元構造を有するクロスポイント型の半導体記憶装置が備えるメモリセルは、記憶素子の他、これに直列に接続された整流素子を含む。整流素子としては、一般的にＰＩＮ／ＮＩＰダイオ−ドが用いられる（例えば特許文献１）。この整流素子は、ＮＩＰダイオ−ドを例にとって説明すると、例えば多結晶シリコン膜に、Ｎ型、Ｐ型の不純物を、その両端に拡散させ、中央部に中間層としてＩｎｔｒｉｎｓｉｃ状態の多結晶シリコン膜を配置したＮ＋層／Ｉｎｔｒｉｎｓｉｃ層（真性半導体層または高抵抗ベース層と呼ばれる。以下では、単に「真性半導体層」という）／Ｐ＋層という、３層のド−パント種と濃度の異なるＳｉ膜の積層構造を有するものである。この整流素子には、隣のメモリセルに電圧が印加された時に、迷走電流が流れることを阻止する役割がある。
【０００３】
しかしながら、集積度を向上させるために、ダイオ−ドのサイズを単純にスケ−リングしてＮ＋層、真性半導体層およびＰ＋層を小さくしていくと、真性半導体層が短くなるにつれて、逆バイアス時のダイオ−ドの降伏電圧が低下してしまう。その場合、そもそも、このようなダイオ−ドをクロスポイント型メモリセルに用いている役割である迷走電流を阻止することができない。多結晶シリコンに形成されたＮＩＰダイオードのスケーリングで問題となるのは、その製造工程における熱工程によって、シリコン中にドナ−型、または、アクセプタ−型のド−パントとして注入されたリン、ボロンなどの原子が、シリコン中を熱拡散などの現象によって、Ｎ＋層、Ｐ＋層から真性半導体層へ拡散するために、シリコン層の結晶化アニ−ルや、ド−パントの活性化のためのアニ−ルなどの熱工程を含む製造工程を終えた後で、真性半導体層の長さが、その成膜当初にくらべて短くなってしまうことである。多結晶シリコンを成膜した後で、ド−パントを再拡散させるような熱工程として主な工程は、ド−パントをシリコン結晶中で活性化させるための活性化アニ−ルと、次の段階でダイオ−ドのシリコンを成膜する工程であるＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程である。特に、３次元構造によって、メモリの集積化を図る場合、１段目のセルを成膜して加工形成した後に、２段目以降が形成されるため、メモリセルの段数を重ねるごとに、１段目のセルの多結晶シリコンダイオ−ドに熱処理がかかることになる。
【０００４】
このように従来の技術によれば、スケ−リングに対応する小さなダイオ−ドを製造しようとすると、ダイオ−ドの形成の必要な、ドナ−型およびアクセプタ−型の不純物の真性半導体層への熱拡散を抑制することができないという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１６５８７３
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の第１の目的は、集積度の高いメモリセルを提供することにある。
【０００７】
また、本発明の第２の目的は、微細な半導体ダイオ−ドを低コストで製造する方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の態様によれば、平面視において互いに直交するように配置される第１および第２の配線の交点に配置され、前記第１および第２の配線に電気的に接続するとともに互いに直列接続するように形成された記憶素子および整流素子の積層体を備え、前記整流素子は、高濃度の第１導電型の第１の半導体層で構成されるアノードと、真性半導体層と、カソードとを含む半導体ダイオードで形成され、前記半導体ダイオードは、前記アノードと前記真性半導体層との間に形成される低濃度の第２導電型の第２の半導体層、および前記カソードと前記真性半導体層との間に形成される低濃度の第１導電型の第３の半導体層の少なくともいずれかをさらに含む、ことを特徴とするメモリセルが提供される。
【０００９】
また、本発明の第２の態様によれば、第１導電型の不純物が第１の濃度でドープされたカソードとなる第１の半導体層を形成する工程と、第２導電型の不純物が前記第１の濃度よりも低い第２の濃度でドープされた第２の半導体層を前記第１の半導体層の上に形成する工程と、前記第２の半導体層の上にアノードとなる導電層を形成する工程と、熱処理により、前記第１導電型および第２導電型の不純物を活性化させる工程と、を備える半導体ダイオードの製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、集積度の高いメモリセルが提供される。
【００１１】
また、本発明によれば、微細な半導体ダイオ−ドを低コストで製造する方法が提供される。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態によるメモリセルを備える半導体記憶装置の概略構造を示す斜視図。
【図２】本発明の第１の実施の形態によるメモリセルの概略構造を示す斜視図。
【図３】図１に示す半導体記憶装置の回路図。
【図４】図２に示すメモリセルの具体的構成を示す略示断面図。
【図５】図２に示すメモリセルが備える半導体ダイオードのドーパント濃度分布とバンド構造を示す図。
【図６】参考例として従来の半導体ダイオードのドーパント濃度分布とバンド構造を示す図。
【図７】図２に示すメモリセルの製造方法を示す略示断面図。
【図８】図２に示すメモリセルの製造方法を示す略示断面図。
【図９】図２に示すメモリセルの製造方法を示す略示断面図。
【図１０】図２に示すメモリセルの製造方法を示す略示断面図。
【図１１】図２に示すメモリセルの製造方法を示す略示断面図。
【図１２】成膜直後と全ての熱工程を経た後のダイオードの多結晶シリコン部分におけるドーパント濃度分布を示す図。
【図１３】本発明の第２の実施の形態によるメモリセルの具体的構成を示す略示断面図。
【図１４】本発明の第３の実施の形態によるメモリセルの具体的構成を示す略示断面図。
【図１５】本発明の第４の実施の形態によるメモリセルの具体的構成を示す略示断面図。
【図１６】図１５に示すメモリセルの製造方法を示す略示断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。なお、以下の各図では同一の部分には同一の参照番号を付し、その重複説明は必要な場合に限り行う。
【００１４】
（１）第１の実施の形態
図１は、本発明の第１の実施の形態によるメモリセルを備える半導体記憶装置の概略構造を示す斜視図である。同図に示す半導体記憶装置は、クロスポイント型の３次元構造の記憶装置であり、シリコン基板（図示せず）上のメモリドライバ回路１０と、メモリドライバ回路１０の上に、上面視において格子をなすように、交互に形成されたワードラインＷＬおよびビットラインＢＬと、ワードラインＷＬとビットラインＢＬとが交差する各点に形成された、メモリ素子となるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタと整流素子であるダイオードとの積層体を含むピラー状のメモリセルＭＣ１と、を備える。
【００１５】
図２は、図１のメモリセルＭＣ１の拡大斜視図である。同図に示すように、メモリセルＭＣ１は、直列に接続されたＭＩＭキャパシタ３０およびＰＩＮダイオード２０を含む積層構造を有する。
【００１６】
ＭＩＭキャパシタ３０は、メモリ部分となる絶縁物としてアンチヒューズ（ＡｎｔｉＦｕｓｅ）材料または抵抗可変材料の薄膜と、この絶縁膜を間に挟む上部金属膜および下部金属膜とを含み、メモリ素子の記憶部分としての役割を果たす。例えば絶縁膜としてアンチヒューズ（ＡｎｔｉＦｕｓｅ）材料を用いる場合は、任意のアンチヒューズ（Ａｎｔｉｆｕｓｅ）である絶縁膜をワードラインＷＬおよびビットラインＢＬを介して十分に高い電圧を印加して絶縁破壊を生じさせることにより、その箇所のＭＩＭキャパシタの抵抗値を下げることできる。抵抗値が下がっている状態のセルが（１）（ハイ）であり、抵抗値が下がっていない、すなわち絶縁破壊を起こしていない絶縁材料がある状態が（０）（ロー）であるとすると、読み込み時には、ワードラインＷＬとビットラインＢＬを通じて、任意のメモリセルＭＣ１に対し所望の低い電圧をダイオード２０の順方向に印加することで、そのときの電流をセンサアンプで読み取れば、アンチヒューズ（Ａｎｔｉｆｕｓｅ）たる絶縁膜が破壊されていない状態（０）なのか、絶縁膜が破壊された後（１）なのかを判断することができる。
【００１７】
したがって、このメモリに情報を書き込む（Ｂｉｔを“１”にする）場合には、アンチヒューズ（Ａｎｔｉｆｕｓｅ）を絶縁破壊するということが不可逆的な処理であるので、書き込みは１回しかできない。その場合は、この記憶装置はワンタイムプログラミング（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍｉｎｇ（以下、単に「ＯＴＰ」という））の記憶装置となる。また、このＭＩＭキャパシタの絶縁膜として抵抗変化材料を用いた場合は、その抵抗変化の状態によって、絶縁膜のような抵抗の高い状態なのか、抵抗が低い状態にするかで、ダイオードの順方向に対して、ある規定の電圧の下での電流を変動できるため、何回でも書き込みが可能な、不揮発性のメモリとなる。
【００１８】
ＯＴＰにせよ、抵抗変化材料による不揮発性メモリでせよ、任意のメモリセルにのみ電圧を印加するためには、所望のワードラインＷＬとビットラインＢＬとの間に電圧を印加することになるが、隣り合う他のメモリセルに、図３の回路図に示すような迷走電流が生じることを防ぐのが、それぞれのメモリセルに備えられているダイオードである。このダイオードにより、逆バイアスに印加された時に、逆方向電流を防ぐことで、迷走電流を止めることができる。このダイオード素子を多結晶シリコンなどで形成した時には、その逆方向電流の降伏耐圧を確保することが、ダイオードのスケーリング時には必要である。
【００１９】
図４は、図２に示すメモリセルＭＣ１の具体的構成を示す略示断面図である。本実施形態のメモリセルＭＣ１は、バリア金属膜ＢＭ２を介してワードラインＷＬ上に形成されたＰＩＮダイオード２０と、バリア金属膜ＢＭ４を介してＰＩＮダイオード２０の上に形成されたＭＩＭキャパシタ３０とを備える。ＭＩＭキャパシタ３０は、下部金属電極膜３１０と、上部金属電極膜３３０と、これらの金属電極膜の間に介挿され、抵抗変化材料を用いた絶縁膜３２０とを含む。
【００２０】
本実施形態のメモリセルＭＣ１の特徴点は、ＰＩＮダイオード２０の構造にあり、アノードをなすＰ＋シリコン半導体層２５０と、真性半導体層２３０と、カソードをなすＮ＋シリコン半導体層２１０とに加え、Ｐ＋シリコン半導体層２５０と真性半導体層２３０との間にアノード電極の導電型と逆導電型の不純物が拡散されたＮ−シリコン半導体層２４０と、真性半導体層２３０とＮ＋シリコン半導体層２１０との間に、カソード電極の導電型と逆導電型の不純物が拡散されたＰ−型シリコン半導体層２２０とをさらに含む点にある。このような低濃度の逆導電体層をアノード・カソードと真性半導体層との間にそれぞれ配置することにより、製造時のアニーリング工程において隣接するＰ＋シリコン半導体層２５０のドーパントおよびＮ＋シリコン半導体層２１０のドーパントと打ち消し合ってこれらのドーパントが真性半導体層に拡散することが抑制される。図５（ａ）および（ｂ）は本実施形態によるダイオード２０の濃度分布図およびバンド構造を示し、また、図６（ａ）および（ｂ）は比較例として従来の技術によるＰＩＮダイオードの濃度分布図およびバンド構造を示す。これらの対比により明らかなように、本実施形態のＰＩＮダイオード２０では、アノード電極およびカソード電極の各半導体層内のドーパントが真性半導体層２３０に移動することが抑制され、かつ、そのバンド構造もなだらかな形状を有して真性半導体層の領域が充分に確保されていることが分かる。なお、本実施形態において、Ｐ＋シリコン半導体層２５０は例えば第１の半導体層に対応し、Ｎ−シリコン半導体層２４０は例えば第２の半導体層に対応し、Ｐ−型シリコン半導体層２２０は例えば第３の半導体層に対応し、Ｎ＋シリコン半導体２１０は例えば第４の半導体層に対応する。
【００２１】
次に、図４に示すメモリセルＭＣ１の製造方法について図７乃至図１０の略示断面図を参照しながら説明する。
【００２２】
まず、図示しない基板の表面に形成されたＳｉＯ２等の層間絶縁膜ＩＦ１に図７（ａ）に示すように、トレンチＴＲを形成し、タングステン（Ｗ）等の金属でワ−ドライン（下部電極）ＷＬを形成する。
【００２３】
次に、図７（ｂ）に示すように、ワ−ドラインＷＬ上のバリアメタル層として、チタンナイトライド（ＴｉＮ）膜ＢＭ１を形成する。
【００２４】
次いで、リン（Ｐ）を大量に含んだアモルファスシリコンを全面に成膜させて図７（ｃ）に示すようにダイオードのカソードとなるＮ＋半導体層２０６を形成し、続いて微量のボロン（Ｂ）を含んだアモルファスシリコンを全面に成膜させて図７（ｄ）に示すようにＰ−半導体層２１６を形成する。次いで、微量のリン（Ｐ）を含んだアモルファスシリコンを全面に成膜させて図７（ｅ）に示すようにＮ−半導体層２３６を形成し、さらに、ボロン（Ｂ）を大量に含んだアモルファスシリコンを全面に成膜させて図８（ａ）に示すように、ダイオードのアノードとなるＰ＋半導体層２４６を形成する。
【００２５】
より具体的には、例えば複数枚のシリコンウェ−ハを同時に処理できる縦型バッチ処理式のＬＰＣＶＤ装置を用いる場合は、ＬＰＣＶＤ装置の反応室の温度を５００℃近傍に設定した上で、まず、第１層となるＮ＋シリコン半導体層２０６を形成するため、モノシランガス（ＳｉＨ４）ガスとホスフィン（ＰＨ３）ガスと、キャリアガスを供給して、１×１０２１ａｔｏｍ／ｃｃ以上の濃度のリン（Ｐ）を含んだアモルファスシリコン膜を５ｎｍ形成した後に、同じＬＰＣＶＤ装置にて、真空状態を開放させることなく、窒素ガスによるパ−ジ、または、真空によるパ−ジを繰り返して、ＬＰＣＶＤ装置内部に残留するホスフィンガス、シランガスの分圧を、その必要に応じて下げた後に、ＬＰＣＶＤ装置の温度を同じく５００℃近傍に調整して、３塩化ボランガスを微量とモノシランガスを混合した雰囲気にて、ボロン（Ｂ）を約１×１０１８ａｔｏｍ／ｃｃの微量に含んだアモルファスシリコンを３０ｎｍ程度成膜させることにより第２層となるＰ−半導体層２１６を形成する。同じく必要なパ−ジを施した後、真空状態を開放させること無く、ホスフィンの流量を微量にして、モノシランを流すことにより、約１Ｅ×１０１８ａｔｏｍ／ｃｃの微量のリン（Ｐ）を含んだ約アモルファスシリコンを３０ｎｍ成膜させてＮ−半導体層２３６を形成し、その後、同じくパ−ジをして、真空状態を開放させることなく、第４層たるＰ＋半導体層２４６を形成するために、３塩化ボランガスとモノシランガスによって、約１×１０２１ａｔｏｍ／ｃｃのボロンを含むアモルファスシリコン膜を成膜する。これにより、ボロン、リンの濃度が異なる４層からなるアモルファスシリコン膜の積層体が形成される。なお、本実施形態において、Ｎ＋半導体層２０６は例えば第１の半導体層に対応し、Ｐ−半導体層２１６は例えば第２の半導体層に対応する。
【００２６】
上述の工程において、ダイオ−ドの順方向の電流を確保するために、積層体のそれぞれの層間に自然酸化膜などの絶縁膜を介在させないことが望ましい。このため、４つの層を１度に、真空状態、窒素雰囲気状態など、大気、酸素、水蒸気などの酸化雰囲気を排除した状態で行うことが望ましい。また、その目的のため、ひとつのＬＰＣＶＤ反応室から被処理シリコンウェ−ハを搬出することなく、連続的に、４つの層を１つの反応室で成膜することも有効である。
【００２７】
また、アクセプタ−となるボロン、ドナ−となるリンと、それぞれ異なるタイプの不純物の間のクロスコンタミネ−ションを避けるために、二つの反応室を具備して、その間を窒素雰囲気や真空状態で、大気などに曝すことなくウェ−ハを搬送できるように配置したマルチチャンバ−式の成膜装置を使用することも有効である。また、各層の成膜に際して縦型ＬＰＣＶＤ炉の温度制御は、各成膜条件において、バッチ処理されたウェ−ハ上で、成膜される膜厚が均一になるようにそれぞれ調整されたものを用いる。また、３塩化ボランを多量に含む第４層の成膜にあたっては、その炉の設定中心温度を４５０℃程度まで低温化させることによって、成膜中のシリコンの結晶化を防いでアモルファスの状態を維持することができる。このアモルファスの状態を維持することが、シリコン膜の表面のモホロジ−を平坦にするために有効である。特に、本実施形態のように３次元構造に積み増すような場合には、平坦性を確保するが、積層した次の層の加工形状を良好にすることに有効である。
【００２８】
その後、ＭＩＭキャパシタ３０を形成するため、図８（ｂ）に示すように、Ｐ＋半導体層２４６の上にバリアメタル層ＢＭ３を形成して、その後に、６００℃、１分程度の熱工程を加える。これにより、上述した４層の積層体からなるアモルファスシリコン層が多結晶シリコン層の積層体に変わる。この方法では、最初の成膜時のアモルファスシリコンの表面モホロジ−を維持するので、平坦性を確保したままで、ダイオ−ドの電流特性に好適な多結晶シリコンに変換することができる。
【００２９】
次いで、バリアメタル層ＢＭ３上に、下部電極金属膜３０８、抵抗可変材料膜３１８および上部電極金属膜３２８を順次に形成する。その後、ピラー形状に加工するため、図８（ｃ）に示すように、ハ−ドマスク材としてシリコン酸化膜ＨＭ１を低温のＰＥ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ）ＣＶＤにて形成した上で、図９（ａ）および（ｂ）に示すように、レジストを用いたパタ−ニングによりハ−ドマスクＨＭ２を形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）工程を経ることによって、図１０（ａ）に示すように、第１乃至第４の半導体層でなる積層体とＭＩＭキャパシタ３０とを含むピラー状素子がマトリクスをなすように配置されている状態を形成する。この工程により、従前のＮ＋半導体層２０６、Ｐ−半導体層２１６、Ｎ−半導体層２３６およびＰ＋半導体層２４６は、それぞれＮ＋半導体層２０８、Ｐ−半導体層２１８、Ｎ−半導体層２３８およびＰ＋半導体層２４８となる。
【００３０】
ピラー状素子を形成した後は、図１０（ｂ）に示すように、シリコン酸化膜によってピラー間を埋め戻すことにより、ピラー状素子を絶縁膜ＩＦ３で覆い、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により上面を平坦化して、図１１（ａ）に示すように、ピラーの上部と絶縁膜の上部とを揃える。
【００３１】
その後は、図１１（ｂ）に示すように、タングステン（Ｗ）により上部配線たるビットラインＢＬを形成する。
【００３２】
以上の工程により、タングステン（Ｗ）の上下配線ＢＬ，ＷＬの間に、シリコンダイオ−ドおよびＭＩＭキャパシタを含むピラーを形成することができる。
【００３３】
さらに、以上の工程を繰り返すことにより、さらに上方へ同一構造のメモリセルを積層していくことにより、図１に示すような三次元型の半導体記憶装置を形成することができる。所望の段数に至るまで積層体を形成した後は、約９００℃で約５秒のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）処理により、多結晶シリコン中にド−ピングしたリンおよびボロンを活性化すれば、Ｎ＋、Ｐ＋拡散層の多結晶シリコンをダイオードのカソード電極およびアノ−ド電極としてそれぞれ形成することができ、このとき、Ｎ＋半導体層２０８およびＰ＋半導体層２４８は、それぞれＮ＋半導体層２１０（カソード）およびＰ＋半導体層２５０（アノード）となり、Ｐ−半導体層２１８およびＮ−半導体層２３８は、Ｐ−半導体層２２０、真性半導体層２３０およびＮ−半導体層２４０となり、図４に示すメモリセルＭＣ１を得ることができる。
【００３４】
図１２は、本実施形態の製造方法により、ダイオ−ド２０の多結晶シリコン部分において、それぞれドナ−およびアクセプタ−を形成するリンとボロンの濃度を模式的に表したグラフである。同図の紙面上部のグラフは、成膜直後の濃度分布を示し、紙面下部のグラフは全ての熱工程を終了した後の濃度分布を示している。
【００３５】
Ｎ＋半導体層２０８、Ｐ−半導体層２１８、Ｎ−半導体層２３８およびＰ＋半導体層２４８の成膜後に、上述した結晶化アニ−ルや、活性化のためのＲＴＡ処理を行うことで、熱拡散が生じる。そのとき、Ｎ＋半導体層２０８に隣接して配置された、比較的に濃度の薄いＰ−半導体層２１８のド−パントがＮ＋半導体層２０８のド−パントと交じり合って互いに打ち消し合うように拡散するため、熱拡散によってＮ＋半導体層２０８のド−パントが真性半導体層へ移動する際の実効的な距離を小さい値に維持することができる。Ｐ＋半導体層２４８についても同様に、隣接して配置された比較的濃度の薄いＮ−半導体層２３８のド−パントがＰ＋半導体層２４８のド−パントとお互いに混じり合って打ち消すように拡散をしてＰ＋半導体層２４８との境界位置の変動を抑え、Ｐ＋半導体層２４８のド−パントの熱拡散による移動距離を実効的に小さなものにすることができる。その結果、中央付近に配置したＮ−第３半導体層２３８とＰ−第２半導体層２１８との接合部分は、十分に不純物濃度が低い部分であるため、熱工程終了後に真性半導体層２３０として機能する。逆に、全ての熱工程の終了後にそのような濃度になるように、初期のＮ−第１半導体層２０６およびＰ−第４半導体層２４６の濃度、並びにそれぞれの位置を設定することが肝要である。
【００３６】
このように、本実施形態の製造方法によれば、カソ−ドとなる第１の半導体層に隣接して第１の半導体層の不純物と逆導電型の不純物を低濃度にド−プした第２の半導体層を形成し、同様に、アノ−ドとなる第４の半導体層に隣接して第４の半導体層の不純物と逆導電型の不純物が低濃度にド−プされた第３の半導体層をいずれもアモルファスシリコンの状態で形成し、最後の熱工程により多結晶シリコンの積層体とするので、第１と第２の半導体層の間、および、第３と第４の半導体層の間で不純物が打ち消し合い、第１および第４の半導体層における不純物の真性半導体層への拡散が抑制され、ダイオ−ドの整流機能を維持しながら真性半導体層の厚みを薄くすることができる。これにより低コストで微細なダイオ−ドが提供されるので集積度の高いメモリセルが提供される。
【００３７】
（２）第２の実施の形態
図１３は、本発明の第２の実施の形態によるメモリセルの概略構造を示す略示断面図である。図４に示すメモリセルＭＣ１との対比により明らかなように、本実施形態のメモリセルＭＣ２は、図４の半導体ダイオ−ド２０に代えて半導体ダイオ−ド４０を備える。半導体ダイオ−ド４０において、アノ−ドをなすＰ＋半導体層２５０の直下に形成された低濃度のＮ−半導体層２４０を含む点は図４の半導体ダイオ−ド２０と同一であるが、カソ−ドをなすＮ＋半導体層２１０と真性半導体層２３２との間にＰ−半導体層が設けられていない。このような配置にすることにより、Ｐ−半導体層を設けるプロセスを省略することができるので、製品のコストをさらに低減させることができる。この一方、熱拡散としてはボロン（Ｂ）の拡散が支配的であるため、アノ−ドをなすＰ＋半導体層２５０のドーパントの熱拡散に対策を講じることが重要であるため、最終製品の要求仕様によってはカソ−ドをなすＮ＋半導体層２１０に隣接してＰ−半導体層を設ける必要はない。
【００３８】
（３）第３の実施の形態
図１４は、本発明の第３の実施の形態によるメモリセルの概略構造を示す略示断面図である。
【００３９】
図４に示すメモリセルＭＣ１では多結晶シリコンによるダイオード２０が用いられていたが、本実施形態のメモリセルＭＣ３の特徴はＳｉＧｅ膜を用いて形成されたダイオード５０を備える点にある。ダイオード５のその他の構成は図４のダイオード２０と実質的に同一である。本実施形態では、Ｐ＋ＳｉＧｅ半導体層５５０が例えば第１の半導体層に対応し、Ｎ−ＳｉＧｅ半導体層５４０が例えば第２の半導体層に対応し、また、Ｐ−ＳｉＧｅ半導体層５２０が第３の半導体層に対応し、さらに、Ｎ＋ＳｉＧｅ半導体層５１０が例えば第４の半導体層に対応する。
【００４０】
このように、多結晶シリコンよりもバンドギャップの小さいＳｉＧｅを用いることで、キャリアの移動度を向上させ、順方向の電流を増加させることができる。なお、同様に、多結晶ゲルマニウムによるダイオードでも、さらに順方向の電流を増加させることができる。
【００４１】
（４）第４の実施の形態
図１５は、本発明の第４の実施の形態によるメモリセルの概略構造を示す略示断面図である。図４に示すメモリセルＭＣ１との対比により明らかなように、本実施形態のメモリセルＭＣ４の特徴は、図４のＰＩＮダイオ−ド２０に代えてショットキーバリアダイオ−ド６０を備える点にある。ショットキーバリアダイオ−ド６０は、Ｎ＋シリコン半導体層２１０（アノード）と、Ｐ−シリコン半導体層２２０と、真性半導体層６４０と、ＮｉＳｉ２（ニッケルダイシリサイド）（カソード）でなる金属薄膜６５０がワードラインＷＬ側からＭＩＭ３０側へ順次に形成された積層体で構成される。本実施形態においても、アノードをなすＮ＋シリコン半導体層２１０に隣接してＮ＋シリコン半導体層２１０のドーパントの真性半導体層６４０への拡散を抑制するＰ−シリコン半導体層２２０が設けられているので、ダイオ−ドの整流機能を維持しながら真性半導体層６４０の厚みを薄くすることができる。これにより低コストで微細なダイオ−ドが提供されるので集積度の高いメモリセルが提供される。
【００４２】
ショットキーバリアダイオ−ド６０の製造方法としては、上述した第１の実施の形態において、図７（ａ）乃至（ｄ）までは同一の工程を使用し、その後、図１６（ａ）に示すように、アンドープのアモルファスシリコン層６３６を成膜する。その後、アンドープのアモルファスシリコン層６３６の上に、図１６（ｂ）に示すように、ニッケル金属薄膜６４８を形成してシリサイドさせることにより、ニッケルダイシリサイド（ＮｉＳｉ２）の金属薄膜６５０をシリコン膜の上部に形成すればよい。これにより、Ｎ＋／Ｉｎｔｒｉｎｓｉｃ（真性半導体層）／ＮｉＳｉ２によるショットキーダイオードを形成することができる。金属薄膜を構成するシリサイドとしてはＮｉＳｉ２に限るものでは決してなく、ロジウム（Ｒｈ）シリサイド、白金（Ｐｔ）シリサイド、タングステン（Ｗ）シリサイド、チタン（Ｔｉ）シリサイドでもよい。なお、ダイオード６０とＭＩＭキャパシタ３０との間に介挿されるバリア金属膜としては、窒化チタン（ＴｉＮ）や窒化タンタル（ＴａＮ）などの導電性を有する金属化合物、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、タングステンシリサイド（ＷＳｉ）およびニッケルシリサイド（ＮｉＳｉ）などの金属シリサイドの他、タングステン（Ｗ）等の高融点金属が好ましい。
【００４３】
（５）その他
以上、本発明の実施の形態について説明したが、本発明は上記形態に限るものでは決してなく、その技術的範囲内で適宜変更して適用できることは勿論である。上記実施形態では、整流素子としてＰＩＮダイオードとショットキーダイオードを取り上げて説明したが、本発明はこれらのダイオードに限定されるものではなく、例えばＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオードなど、半導体層の空乏化を用いて整流特性を得る整流素子全般に適用できることは勿論である。また、上記第１乃至第３の実施の形態ではビットラインＢＬからＭＩＭ３０を介してワードラインＷＬへ電流を流すＰＩＮ型の半導体ダイオードについて説明したが、これに限るものでは無く、第４の実施の形態におけるショットキーバリアダイオード６０のように、ワードラインＷＬからビットラインへ電流を流すＮＩＰ型ダイオードにも適用できることは勿論である。さらに、ダイオードとＭＩＭとのピラー構造についても、ワードラインＷＬ側からこの順序で積層する必要は全くなく、製品の仕様に応じてワードラインＷＬ側からＭＩＭ→ダイオードの順に積層する態様でもよい。
【符号の説明】
【００４４】
２０，４０，５０，６０：半導体ダイオード
３０：ＭＩＭキャパシタ
２０６，２０８：Ｎ＋アモルファスシリコン半導体層
２１０，５１０：Ｎ＋半導体層
２１６，２１８：Ｐ−アモルファスシリコン半導体層
２２０，５２０：Ｐ−半導体層
２３０，２３２，５３０，６４０：真性半導体層
２４０，５４０：Ｎ−半導体層
２４６，２４８：Ｂドープ高濃度半導体層
２５０，５５０：Ｐ＋半導体層
６４８，６５０：ＮｉＳｉ２層
ＢＬ：ビット線
ＭＣ１〜ＭＣ４：メモリセル
ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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