(57)【要約】【課題】プラス及びマイナスの昇圧電圧を生成する電源回路装置において、プラスチャージポンプ回路が形成されるチップ上に形成される回路を低耐圧デバイスで形成することができ、チップサイズを縮小すると共に、プロセスのコストダウンを図る。【解決手段】マイナスチャージポンプ回路のダイオードＤ４，Ｄ５については、第２の半導体基板２０上に形成し、プラスチャージポンプ回路のダイオードＤ１，Ｄ２，Ｄ３、クロック発生器ＣＧ等は、別の第１の半導体基板１０上に形成することにより、プラスチャージポンプ回路が形成される第１の半導体基板１０については、その基板電圧を接地電圧ＶＳＳ（０Ｖ）に設定する。【選択図】図１
2010193569.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数の電荷転送素子と、各電荷転送素子の接続点に第１の端子が結合されたコンデンサとを含み、初段の電荷転送素子に電源電圧が印加され、前記コンデンサの第２の端子にクロックが印加され、クロックに応じて前記電荷転送素子により電荷を転送することにより正の昇圧電圧を出力するプラスチャージポンプ回路と、
直列接続された複数の電荷転送素子と、各電荷転送素子の接続点に第１の端子が結合されたコンデンサとを含み、初段の電荷転送素子に接地電圧が印加され、前記コンデンサの第２の端子にクロックが印加され、クロックに応じて前記電荷転送素子により電荷を転送することにより、負の昇圧電圧を出力するマイナスチャージポンプ回路と、
前記プラスチャージポンプ回路及びマイナスチャージポンプ回路の前記コンデンサにクロックを供給するクロック発生器と、を備え、
前記プラスチャージポンプ回路の前記複数の電荷転送素子、及び前記クロック発生器を第１の半導体基板上に形成し、前記マイナスチャージポンプ回路の前記複数の電荷転送素子を第２の半導体基板上に形成し、かつ前記第１の半導体基板を接地電圧に設定したことを特徴とする電源回路装置。
【請求項２】
前記電荷転送素子はダイオードであることを特徴とする請求項１に記載の電源回路装置。
【請求項３】
前記第１及び第２の半導体基板は、Ｐ型半導体基板であることを特徴とする請求項１又は２に記載の電源回路装置。
【請求項４】
前記第１及び第２の半導体基板は１つの樹脂パッケージの中に封入されたことを特徴とする請求項１乃至３のいずれかに記載の電源回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接地電圧を基準として、プラス（正）及マイナス（負）の昇圧電圧を生成する電源回路装置に関する。
【背景技術】
【０００２】
液晶表示装置やＬＥＤ表示装置等を駆動するために、プラス及びマイナスの昇圧電圧を生成する電源回路装置が用いられる。このような電源回路装置を形成するために、電源効率の高いチャージポンプ回路を用いることが好適である。
【０００３】
一般に、チャージポンプ回路は、ダイオード等の電荷転送素子とコンデンサからなるポンピングパケットを直列に接続した構成を有しており、コンデンサに印加されるクロックに応じて、電荷転送素子によって電荷を入力側から出力側へ転送することにより、昇圧動作を行う。
【０００４】
そして、このチャージポンプ回路を用いた電源回路装置において、プラスの昇圧電圧を生成するプラスチャージポンプ回路と、マイナスの昇圧電圧を生成するマイナスチャージポンプ回路とが１つのＰ型半導体基板上に形成されていた。
【０００５】
この場合、電荷転送素子はＰ型半導体基板の表面のＮ型ウエルの中に形成される。そして、Ｐ型半導体基板とＮ型ウエルとが順方向バイアスされ、消費電流が増加し、回路が誤動作するのを防止するために、Ｐ型半導体基板には、チャージポンプ回路の一番低い電圧、つまり、マイナスチャージポンプ回路のマイナスの出力電圧が印加されるようになっていた。
【０００６】
この種の電源回路装置は、例えば特許文献１、２に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１３４９１１号公報
【特許文献２】特開２００１−２７５３４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述のようなチャージポンプ回路を用いた電源回路装置においては、Ｐ型半導体基板にはマイナスの電圧が印加されるため、チャージポンプ回路の以外の回路を構成するデバイス（例えば、トランジスタ等）についても、マイナスの基板電圧に耐えるために高耐圧デバイスであることが必要であった。
【０００９】
そのため、チップサイズの増大を招くとともに、高耐圧プロセスによるコストアップが問題となっていた。
【００１０】
また、チャージポンプ回路の出力電圧をＰ型半導体基板上に形成されたレギュレータにより調整する場合、レギュレータによる電圧ロスのためにＰ型半導体基板が発熱する。この場合、上述のようにＰ型半導体基板にマイナスの電圧が印加されるプロセスの場合（例えば、ＤＭＯＳプロセスと呼ばれる二重拡散ＭＯＳプロセス）、実装時にＰ型半導体基板の放熱に苦慮することになる。
【課題を解決するための手段】
【００１１】
本発明の電源回路装置は、直列接続された複数の電荷転送素子と、各電荷転送素子の接続点に第１の端子が結合されたコンデンサとを含み、初段の電荷転送素子に電源電圧が印加され、前記コンデンサの第２の端子にクロックが印加され、クロックに応じて前記電荷転送素子により電荷を転送することにより正の昇圧電圧を出力するプラスチャージポンプ回路と、直列接続された複数の電荷転送素子と、各電荷転送素子の接続点に第１の端子が結合されたコンデンサとを含み、初段の電荷転送素子に接地電圧が印加され、前記コンデンサの第２の端子にクロックが印加され、クロックに応じて前記電荷転送素子により電荷を転送することにより、負の昇圧電圧を出力するマイナスチャージポンプ回路と、前記プラスチャージポンプ回路及びマイナスチャージポンプ回路の前記コンデンサにクロックを供給するクロック発生器と、を備え、前記プラスチャージポンプ回路の前記複数の電荷転送素子、及び前記クロック発生器を第１の半導体基板上に形成し、前記マイナスチャージポンプ回路の前記複数の電荷転送素子を第２の半導体基板上に形成し、かつ前記第１の半導体基板を接地電圧に設定したことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、マイナスチャージポンプ回路の電荷転送素子（例えば、ダイオード）については、プラスチャージポンプ回路とは別のチップに形成することにより、プラスチャージポンプ回路が形成されるチップについては、その基板電圧を接地電圧に設定することが可能になる。
【００１３】
これにより、プラスチャージポンプ回路が形成されるチップ上に形成される回路を低耐圧デバイスで形成することができ、チップサイズを縮小すると共に、プロセスのコストダウンを図ることができる。また、基板電圧を接地電圧に設定することが可能になることから、面積の大きな接地電極を放熱板として利用することができ、実装時における放熱を容易に行うことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態による電源回路装置の回路図である。
【図２】クロックの波形図である。
【図３】プラスチャージポンプ回路の電荷転送素子（ダイオード）の断面図である。
【図４】マイナスチャージポンプ回路の電荷転送素子（ダイオード）の断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態に係る電源回路装置を図１乃至図４に基づいて説明する。図１は電源回路装置の回路図である。この電源回路装置は、第１の半導体基板１０と、これとは別の第２の半導体基板２０を備える。第１の半導体基板１０上にプラスチャージポンプ回路の３つのダイオードＤ１，Ｄ２，Ｄ３（電荷転送素子の一例）と第１のクロックＣＬＫ１，第２のクロックＣＬＫ２を発生するクロック発生器ＣＧが設けられ、第２の半導体基板２０上にプラスチャージポンプ回路の２つのダイオードＤ４，Ｄ５（電荷転送素子の一例）が設けられている。
【００１６】
プラスチャージポンプ回路において、３つのダイオードＤ１，Ｄ２，Ｄ３が直列に接続され、初段のダイオードＤ１のアノードに電源電圧ＶＤＤ（正の電圧で、例えば５Ｖ）が印加される。端子Ｐ１、Ｐ２（ＬＳＩの端子）の間にはコンデンサＣ１が接続され、ダイオードＤ１，Ｄ２の接続ノードは端子Ｐ１を介してコンデンサＣ１に接続される。コンデンサＣ１のもう一方の端子には、端子Ｐ２に接続された配線を介してクロック発生器ＣＧからの第１のクロックＣＬＫ１が印加される。つまり、コンデンサＣ１は、第１の半導体基板１０の外に取り付けられる。
【００１７】
また、端子Ｐ３、Ｐ４の間にはコンデンサＣ２が接続され、ダイオードＤ２，Ｄ３の接続ノードは端子Ｐ３を介してコンデンサＣ２に接続される。コンデンサＣ２のもう一方の端子には、端子Ｐ４に接続された配線を介してクロック発生器ＣＧからの第２のクロックＣＬＫ２が印加される。第２のクロックＣＬＫ２は第１のクロックＣＬＫ１をインバータで反転したクロックである。
【００１８】
ダイオードＤ３のカソードは端子Ｐ５に接続される。この端子Ｐ５からプラスチャージポンプ回路のプラスの出力電圧Ｖｏｕｔ１＝３ＶＤＤが得られる。（但し、ダイオードの順方向電圧による電圧ロスを無視する）
一方、マイナスチャージポンプ回路において、２つのダイオードＤ４，Ｄ５が直列に接続され、初段のダイオードＤ４のカソードに接地電圧ＶＳＳ（０Ｖ）が印加される。端子Ｐ６、Ｐ７の間にはコンデンサＣ３が接続され、ダイオードＤ４，Ｄ５の接続ノードは端子Ｐ６を介してコンデンサＣ３に接続される。
【００１９】
端子６は、第２の半導体基板２０側に設けられた端子であり、端子Ｐ７は、第１の半導体基板１０側に設けられた端子である。コンデンサＣ３のもう一方の端子には、端子Ｐ７に接続された配線を介してクロック発生器ＣＧからの第２のクロックＣＬＫ２が印加される。ここで、端子Ｐ７には、第１のクロックＣＬＫ１を印加しても良い。
【００２０】
ダイオードＤ５のアノードは、第２の半導体基板２０側に設けられた端子Ｐ８に接続される。この端子Ｐ８からマイナスチャージポンプ回路のマイナスの出力電圧Ｖｏｕｔ２＝−ＶＤＤが得られる。（但し、ダイオードの順方向電圧による電圧ロスを無視する）
図２は第１のクロックＣＬＫ１、第２のクロックＣＬＫ２の波形図である。これを参照して、プラスチャージポンプ回路の動作を説明する。但し、ダイオードの順方向電圧による電圧ロスを無視する。ダイオードＤ１，Ｄ２の接続ノードの電圧をＶ１、ダイオードＤ２，Ｄ３の接続ノードの電圧をＶ２とする。
（ａ）第１のクロックＣＬＫ１がＬレベル、第２のクロックがＨレベルの期間
コンデンサＣ１は充電され、Ｖ１＝ＶＤＤであり、コンデンサＣ２は放電され、Ｖ２＝Ｖｏｕｔ１＝３ＶＤＤとなる。
（ｂ）第１のクロックＣＬＫ１がＨレベル、第２のクロックがＬレベルの期間
コンデンサＣ１は放電され、Ｖ１＝２ＶＤＤであり、コンデンサＣ１は充電され、Ｖ２＝２ＶＤＤである。
上記（ａ）（ｂ）の動作が多数回繰り返されることにより、出力電圧Ｖｏｕｔ１は３ＶＤＤに安定化する。
【００２１】
次に、マイナスチャージポンプ回路の動作を説明する。但し、ダイオードの順方向電圧による電圧ロスを無視する。ダイオードＤ４，Ｄ５の接続ノードの電圧をＶ３とする。
（ｃ）第２のクロックＣＬＫ２がＨレベルの期間
コンデンサＣ３は充電され、Ｖ３＝ＶＳＳ＝０Ｖである。
（ｄ）第２のクロックＣＬＫ２がＬレベルの期間
コンデンサＣ３は放電され、Ｖ３＝Ｖｏｕｔ２＝−ＶＤＤである。
上記（ｃ）（ｄ）の動作が多数回繰り返されることにより、出力電圧Ｖｏｕｔ２は−ＶＤＤに安定化する。
【００２２】
図３は、プラスチャージポンプ回路のダイオードＤ１，Ｄ２，Ｄ３の断面図である。ダイオードＤ１，Ｄ２，Ｄ３は、Ｐ型の第１の半導体基板１０上に形成される。初段のダイオードＤ１は、第１の半導体基板１０の表面に形成されたＮ型ウエル１１と、Ｎ型ウエル１１の中に形成されたＰ＋層１２と、Ｎ＋層１３を備え、Ｐ＋層１２に電源電圧ＶＤＤが印加される。Ｐ＋層１２がアノード、Ｎ型ウエル１１及びＮ＋層１３がカソードになっている。
【００２３】
次段のダイオードＤ２は、第１の半導体基板１０の表面に形成されたＮ型ウエル１４と、Ｎ型ウエル１４の中に形成されたＰ＋層１５と、Ｎ＋層１６を備え、Ｐ＋層１５はダイオードＤ１のＮ＋層１３と配線を介して接続されている。Ｐ＋層１５がアノード、Ｎ型ウエル１４及びＮ＋層１６がカソードになっている。
【００２４】
最終段のダイオードＤ３は、第１の半導体基板１０の表面に形成されたＮ型ウエル１７と、Ｎ型ウエル１７の中に形成されたＰ＋層１８と、Ｎ＋層１９を備え、Ｐ＋層１８はダイオードＤ２のＮ＋層１６と配線を介して接続されている。Ｐ＋層１８がアノード、Ｎ型ウエル１７及びＮ＋層１９がカソードになっている。
【００２５】
そして、第１の半導体基板１０の表面には、接地電圧ＶＳＳが印加されたＰ＋層３０が形成されることにより、第１の半導体基板１０は接地電圧ＶＳＳにバイアスされる。
【００２６】
図４は、マイナスチャージポンプ回路のダイオードＤ４，Ｄ５の断面図である。ダイオードＤ４，Ｄ５は、Ｐ型の第２の半導体基板２０上に形成される。初段のダイオードＤ４は、第２の半導体基板２０の表面に形成されたＮ型ウエル２１と、Ｎ型ウエル２１の中に形成されたＰ＋層２３と、Ｎ＋層２２を備え、Ｎ＋層２２に接地電圧ＶＳＳが印加される。Ｐ＋層２３がアノード、Ｎ型ウエル２１及びＮ＋層２２がカソードになっている。
【００２７】
次段のダイオードＤ５は、第２の半導体基板２０の表面に形成されたＮ型ウエル２４と、Ｎ型ウエル２４の中に形成されたＰ＋層２６と、Ｎ＋層２５を備え、Ｎ＋層２５はダイオードＤ４のＰ＋層２３と配線を介して接続されている。Ｐ＋層２６がアノード、Ｎ型ウエル２４及びＮ＋層２５がカソードになっている。
【００２８】
そして、第２の半導体基板２０の表面には、マイナスチャージポンプ回路のマイナスの出力電圧Ｖｏｕｔ２（＝−ＶＤＤ）が印加されたＰ＋層２７が形成されることにより、第２の半導体基板２０は、マイナスの電圧である−ＶＤＤにバイアスされる。
【００２９】
上述のように、マイナスチャージポンプ回路のダイオードＤ４，Ｄ５については、第２の半導体基板２０上に形成し、プラスチャージポンプ回路のダイオードＤ１，Ｄ２，Ｄ３、クロック発生器ＣＧ等は、別の第１の半導体基板１０上に形成することにより、プラスチャージポンプ回路が形成される第１の半導体基板１０については、その基板電圧を接地電圧ＶＳＳ（０Ｖ）に設定することが可能になる。
【００３０】
これにより、プラスチャージポンプ回路が形成される第１の半導体基板１０上に形成される回路（例えば、クロック発生器ＣＧ）を、マイナスの基板バイアスを考慮することなく、低耐圧デバイスで形成することができる。これにより、チップサイズを縮小すると共に、プロセスのコストダウンを図ることができる。
【００３１】
なお、パッケージングの際には、第１及び第２の半導体基板１０，２０を１つの樹脂パッケージ内に封入すること、つまり、１パッケージ化することが実装面積の縮小、コストダウン等の点で好ましい。
【００３２】
また、チャージポンプ回路は、電荷転送素子（例えば、ダイオード）の電圧ロスがあり、チャージポンプ回路の出力電圧を所望の値に設定するためにレギュレータを用いることによっても電圧ロスが生じ発熱する。その熱を外部に放出するために、露出パッド（Exposed Pad）と呼ばれる放熱用のパッドが形成される。露出パッドは半導体基板に接続され、基板電圧が印加されることになる。
【００３３】
この場合、上述のように、第１の半導体基板１０の電圧が接地電圧であれば、ユーザーが第１の半導体基板１０、つまり半導体チップを実装基板上に実装する際、実装基板上の接地電極に前記露出パッドを接続すれば、接地電極は一般に大きな面積を持っているので、接地電極が放熱板となって容易に放熱効果を高めることができる。
【００３４】
これに対して、従来のように、プラスチャージポンプ回路とマイナスチャージポンプ回路を１つの半導体基板上に形成する場合には、半導体基板の電圧はマイナスとなり、実装基板上での接続先もなく、放熱に苦慮することになる。
【００３５】
なお、上記実施形態においては、プラスチャージポンプ回路は３倍昇圧回路であり、マイナスチャージポンプ回路は、−１倍昇圧回路であるが、電荷転送素子（ダイオード）とコンデンサで構成される段の数を変更することにより、昇圧電圧を変更することができる。
【００３６】
また、電荷転送素子としては、チップサイズ縮小のためにダイオードを用いることが適しているが、電圧ロスの抑制するためには、電荷転送素子としてＭＯＳトランジスタ等のスイッチング素子を用いることができる。
【符号の説明】
【００３７】
１０  第１の半導体基板      １１、１４、１７  Ｎ型ウエル
１１、１５、１８  Ｐ＋層      １３，１６，１９  Ｎ＋層
２０  第２の半導体基板      ２１，２４  Ｎ型ウエル
２２，２５  Ｎ＋層      ２３、２６、２７、３０  Ｐ＋層
Ｃ１〜Ｃ３  コンデンサ      Ｄ１〜Ｄ５  ダイオード
Ｐ１〜Ｐ８  端子
【図１】
2010193569.tif 000003
【図２】
2010193569.tif 000004
【図３】
2010193569.tif 000005
【図４】
2010193569.tif 000006