(57)【要約】【課題】比較的低コストで、実装面積を増大させることなく、テスト時間を短縮できるデバイス用電源装置を提供することにある。【解決手段】デジタル回路エリアとアナログ回路エリアが絶縁結合素子を介して絶縁結合され、前記アナログ回路エリアは前記デジタル回路エリアの制御に基づき試験対象に対して所定の電源を供給するとともに、試験対象に供給する電源の変動をモニタリングする機能を有する半導体試験装置におけるデバイス用電源装置において、前記デジタル回路エリアには、絶縁結合素子との間に、前記アナログ回路エリアを制御するためのコマンドを格納するキャッシュバッファを設けたことを特徴とするもの。【選択図】                    図１
2010276374.tif 000002
【特許請求の範囲】
【請求項１】
デジタル回路エリアとアナログ回路エリアが絶縁結合素子を介して絶縁結合され、前記アナログ回路エリアは前記デジタル回路エリアの制御に基づき試験対象に対して所定の電源を供給するとともに、試験対象に供給する電源の変動をモニタリングする機能を有する半導体試験装置におけるデバイス用電源装置において、
前記デジタル回路エリアには、絶縁結合素子との間に、前記アナログ回路エリアを制御するためのコマンドを格納するキャッシュバッファを設けたことを特徴とするデバイス用電源装置。
【請求項２】
前記キャッシュバッファはＦＩＦＯで構成されたことを特徴とする請求項１記載のデバイス用電源装置。
【請求項３】
コマンドを実行したことを前記アナログ回路エリアから絶縁結合素子を介して割り込みでデジタル回路エリアに通知する割り込み機能を付加したことを特徴とする請求項１または２に記載のデバイス用電源装置。
【請求項４】
前記デジタル回路エリアには、同一構成の複数Ｎチャンネルのアナログ回路エリアが、それぞれ絶縁結合素子を介して絶縁結合されていることを特徴とする請求項１〜３のいずれかに記載されたデバイス用電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置で用いられるデバイス用電源装置に関し、詳しくは、テスト時間の短縮に関するものである。
【０００２】
図４は、従来のデバイス用電源装置の一例を示す構成図である。図４に示すデバイス用電源装置は、デジタル回路エリアＤとアナログ回路エリアＡが分離形成され、これらデジタル回路エリアＤとアナログ回路エリアＡは、デジタル回路エリアＤのノイズがアナログ回路エリアＡに伝搬しないように、フォトカプラやＧＭＲ(Giant Magneto Resistance)アイソレータなどの絶縁結合素子ＩＲ１，ＩＲ２を介して絶縁結合されている。
【０００３】
デジタル回路エリアＤは、アナログ回路エリアＡに対して設定コマンドおよび測定コマンドを出力してアナログ回路エリアＡを制御する機能を有するもので、ＣＰＵ１とメモリ２が設けられている。
【０００４】
アナログ回路エリアＡは、デジタル回路エリアＤの制御に基づき試験対象ＤＵＴに対して所定の電源を供給するとともに、試験対象ＤＵＴに供給する電圧・電流の変動をモニタリングする機能を有している。
【０００５】
絶縁結合素子ＩＲ１には、設定コマンドバッファ３と測定コマンドバッファ４が接続されている。設定コマンドバッファ３には設定コマンド制御部５が接続され、設定コマンド制御部５にはＤＡＣ制御部６とリレー制御部７およびタイマ８が接続されている。
【０００６】
ＤＡＣ制御部６は試験対象ＤＵＴに所定の電源を供給するようにＤ／Ａ変換器９を制御し、リレー制御部７はＤ／Ａ変換器９の出力信号を選択的に試験対象ＤＵＴに供給するようにリレー１０を制御する。
【０００７】
測定コマンドバッファ４には測定コマンド制御部１１が接続され、測定コマンド制御部１１にはＡＤＣ制御部１２およびタイマ１３が接続されている。なお、測定コマンド制御部１１と設定コマンド制御部５は相互に信号の授受を行うように接続されている。
【０００８】
ＡＤＣ制御部１２は、Ｄ／Ａ変換器９からリレー１０を介して試験対象ＤＵＴに供給される電源をモニタするようにＡ／Ｄ変換器１４を制御し、Ａ／Ｄ変換器１４の出力データを測定データバッファ１５に逐次格納する。なお、これらＤ／Ａ変換器９、リレー１０、試験対象ＤＵＴおよびＡ／Ｄ変換器１４は、アナログ回路ＡＣを構成している。
【０００９】
測定データバッファ１５に逐次格納された測定データは絶縁結合素子ＩＲ２を介してデジタル回路エリアＤに伝送され、ＣＰＵ１を介してメモリ２に格納される。
【００１０】
このような構成において、アナログ回路ＡＣを制御する手順について説明する。
（１）ユーザーがプログラムした動作手順に基づき、アナログ回路ＡＣを制御するための各種コマンドを、ＣＰＵ１を介してメモリ２に格納する。
（２）ＣＰＵ１は、メモリ２に格納されたこれらコマンドの中から以下のコマンドを読み出し、絶縁結合素子ＩＲ１を介して設定コマンドバッファ３に格納する。
１）ＤＡＣ設定コマンド：Ｄ／Ａ変換器９から電圧Ｖ１を出力する
２）Ｗａｉｔコマンド：時間Ｔ１待つ
３）リレー設定コマンド：リレーをＯＮ
【００１１】
なお、ＤＡＣ設定コマンドは最初に実施するコマンドなので、トリガ入力により実行することを示すフラグ（トリガ同期フラグ）を付加する。
【００１２】
また、絶縁結合素子ＩＲ１の転送速度はＣＰＵ１の処理速度に比べて遅いため、ＣＰＵ１はアナログ回路ＡＣ内にある図示しないコマンドバッファへのデータ転送が終わるまで次のコマンドデータ転送を行えない。
（３）設定コマンド制御部５は、設定コマンドバッファ３にデータが書き込まれると、設定コマンドバッファ３からコマンドデータを読み出し、コマンドデータを解釈してＤＡＣ設定コマンドと判定する。ＤＡＣ設定コマンドに付加されたトリガ同期フラグに従い、トリガが通知されるのを待つ。
【００１３】
（４）次に、ＣＰＵ１は図示しない内部トリガ出力レジスタ（設定）にアクセスし、設定コマンド制御部に対してトリガを出力する。
（５）設定コマンド制御部５は、トリガを受けると、設定コマンドバッファ３に格納されたコマンドを順次実行し、アナログ回路ＡＣの状態を変化させる。
【００１４】
特許文献１には、測定時間を短縮でき、精度の良い校正が行えるデバイス用電源装置が記載されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００８−７６１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかし、従来の構成によれば、デジタル回路エリアＤとアナログ回路エリアＡの間のインタフェースとして設けられている絶縁結合素子の動作スピードが遅く、デジタル回路エリアＤからアナログ回路エリアＡへのコマンドの書き込みに時間がかかるため、テスト時間が遅くなってしまうという問題があった。
【００１７】
特に、多チャンネルの計測モジュール構成の場合には、順次コマンドバッファへの書き込みを行う必要があることから、さらに多大な時間を費やすことになる。
【００１８】
また、インタフェースにおける処理時間を短縮するために、複数のアイソレータを使用して並列に信号を渡す方法も考えられるが、アイソレータ数が多くなり、高コスト化や実装面積が増大するという新たな問題が出てくる。
【００１９】
これらの問題は、多チャンネルを要求されるデバイス電源モジュールや直流ソースメジャーモジュールでは軽視できなくなっている。
【００２０】
本発明は、これらの課題を解決するものであり、その目的は、比較的低コストで、実装面積を増大させることなく、テスト時間を短縮できるデバイス用電源装置を提供することにある。
【課題を解決するための手段】
【００２１】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
デジタル回路エリアとアナログ回路エリアが絶縁結合素子を介して絶縁結合され、前記アナログ回路エリアは前記デジタル回路エリアの制御に基づき試験対象に対して所定の電源を供給するとともに、試験対象に供給する電源の変動をモニタリングする機能を有する半導体試験装置におけるデバイス用電源装置において、
前記デジタル回路エリアには、絶縁結合素子との間に、前記アナログ回路エリアを制御するためのコマンドを格納するキャッシュバッファを設けたことを特徴とする。
【００２２】
請求項２記載の発明は、請求項１記載のデバイス用電源装置において、
前記キャッシュバッファはＦＩＦＯで構成されたことを特徴とする。
【００２３】
請求項３記載の発明は、請求項１または２に記載のデバイス用電源装置において、
コマンドを実行したことを前記アナログ回路エリアから絶縁結合素子を介して割り込みでデジタル回路エリアに通知する割り込み機能を付加したことを特徴とする。
【００２４】
請求項４記載の発明は、請求項１〜３のいずれかに記載されたデバイス用電源装置において、
コマンドを実行したことを前記アナログ回路エリアから絶縁結合素子を介して割り込みでデジタル回路エリアに通知する割り込み機能を付加したことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、比較的低コストで、実装面積を増大させることなく、テスト時間を短縮できる半導体試験装置におけるデバイス用電源装置が実現できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の他の実施例を示す構成図である。
【図３】本発明の他の実施例を示す構成図である。
【図４】従来のデバイス用電源装置の一例を示す構成図である。
【発明を実施するための最良の形態】
【００２７】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示す構成図であり、図４と共通する部分には同一の符号を付けている。図１と図４との相違点は、図４の構成におけるデジタル回路エリアＤのＣＰＵ１と絶縁結合素子ＩＲ１の間に、ＦＩＦＯで構成されたキャッシュバッファ１６を設けていることである。
【００２８】
図１の構成において、アナログ回路ＡＣを制御する手順について説明する。
（１）ユーザーがプログラムした動作手順に基づき、アナログ回路ＡＣを制御するための各種コマンドを、ＣＰＵ１を介してメモリ２に格納する。
（２）ＣＰＵ１は、メモリ２に格納されたこれらコマンドの中から以下のコマンドを読み出し、キャッシュバッファ１６に格納する。
１）ＤＡＣ設定コマンド：Ｄ／Ａ変換器９から電圧Ｖ１を出力する
２）Ｗａｉｔコマンド：時間Ｔ１待つ
３）リレー設定コマンド：リレーをＯＮ
【００２９】
図１の構成においても、ＤＡＣ設定コマンドは最初に実施するコマンドなので、トリガ入力により実行することを示すフラグ（トリガ同期フラグ）を付加する。
【００３０】
（３）キャッシュバッファ１６はＦＩＦＯ構造であり、格納されたコマンドを順次読み出し、絶縁結合素子ＩＲ１を介して設定コマンドバッファ３に格納する。
（４）設定コマンド制御部５は、設定コマンドバッファ３にデータが書き込まれると、設定コマンドバッファ３からコマンドデータを読み出し、コマンドデータを解釈してＤＡＣ設定コマンドと判定する。ＤＡＣ設定コマンドに付加されたトリガ同期フラグに従い、トリガが通知されるのを待つ。
【００３１】
（５）次に、ＣＰＵ１は図示しない内部トリガ出力レジスタ（設定）にアクセスし、設定コマンド制御部に対してトリガを出力する。
（６）設定コマンド制御部５は、トリガを受けると、設定コマンドバッファ３に格納されたコマンドを順次実行し、アナログ回路ＡＣの状態を変化させる。
【００３２】
このように構成することにより、デジタル回路エリアＤとアナログ回路エリアＡを絶縁結合する絶縁結合素子ＩＲ１の動作スピードが遅くても、ＣＰＵ１から読み出されるコマンドの設定コマンドバッファ３への書き込みを高速に行える。
【００３３】
そして、多チャンネル構成の計測モジュールにおいても、各チャンネルの書き込みデータは一旦キャッシュバッファ１６に蓄積されるため、コマンドバッファへの書き込みを複数チャンネル同時に行うことができ、実質的なコマンドの書き込み時間を短縮できることから、テスト時間を大幅に短縮できる。
【００３４】
また、インタフェースにおける処理時間の短縮を目的として複数のアイソレータを使用する必要はないので、アイソレータ数が増えることはなく、低コスト化が図れ、実装面積の増大を抑制できる。
【００３５】
特に、多チャンネルを要求されるデバイス電源モジュールや直流ソースメジャーモジュールにおけるテスト時間の向上に大きな効果が期待できる。
【００３６】
図２は本発明の他の実施例を示す構成図であって、デジタル回路エリアＤには、同一構成の複数Ｎチャンネルのアナログ回路エリアＡ1〜ＡＮが、それぞれ絶縁結合素子ＩＲ１１〜ＩＲ１Ｎ，ＩＲ２１〜ＩＲ２Ｎを介して絶縁結合されている。
【００３７】
デジタル回路エリアＤのＣＰＵ１と各絶縁結合素子ＩＲ１１〜ＩＲ１Ｎの間には、複数Ｎチャンネルのアナログ回路エリアＡ1〜ＡＮに対応するように複数Ｎチャンネルのキャッシュバッファ１６１〜１６Ｎが設けられている。
【００３８】
図２において、１つのＣＰＵ１で複数Ｎチャンネルのアナログ回路ＡＣ１〜ＡＣＮに対して同じ処理を実行する場合、各チャンネルのキャッシュバッファ１６１〜１６Ｎに対して同時に書き込みアクセスを行うブロードキャスト書き込みを行うことにより、複数Ｎチャンネルのアナログ回路エリアＡ1〜ＡＮで並行してアナログ回路内ＡＣ１〜ＡＣＮのコマンドバッファにコマンドを格納することができる。
【００３９】
これに対し、１つのＣＰＵ１で複数Ｎチャンネルのアナログ回路ＡＣ１〜ＡＣＮに対して異なる処理を実行する場合、各チャンネルのキャッシュバッファ１６１〜１６Ｎに対して順次ＣＰＵ１の速度でコマンドを書き込んでいく。
【００４０】
具体的には、先のチャンネルのキャッシュバッファにコマンドをすべて格納して続くチャンネルのキャッシュバッファにコマンドを格納している間に、先のチャネルのキャッシュバッファは絶縁結合素子を経由してコマンドバッファにデータを転送する。
【００４１】
ここで、ＣＰＵのキャッシュバッファへのコマンドデータ書き込み速度は絶縁結合素子のコマンドデータ転送速度に比べて速いので、ＣＰＵは絶縁結合素子の転送速度を気にせずコマンドを書き込むことができ、他のチャンネルへのコマンド格納や、別の処理を行うこともできる。
【００４２】
図３も本発明の他の実施例を示す構成図であり、図３と図１との相違点は、設定コマンド制御部５および測定コマンド制御部１１からコマンドを実行したことを絶縁結合素子ＩＲ１を介してＣＰＵ１に割り込みで通知する割り込み機能を付加したことである。
【００４３】
この割り込み機能により、ＣＰＵ１はキャッシュバッファ１６のフル・エンプティ状態やコマンドバッファのフル・エンプティ状態をポーリングでモニタすることなく、コマンドの実行状態を知ることができ、ＣＰＵ１のポーリング処理を省くことによりＣＰＵ１をより高速に動かせることができる。なお、このような割り込み機能の追加構成は、図２のように１つのＣＰＵ１で複数Ｎチャンネルのアナログ回路ＡＣ１〜ＡＣＮを制御する場合にも有効である。
【００４４】
以上説明したように、本発明によれば、比較的低コストで、実装面積を増大させることなく、テスト時間を短縮できる半導体試験装置におけるデバイス用電源装置が実現でき、ＤＵＴのテスト効率改善に有効である。
【符号の説明】
【００４５】
１  ＣＰＵ
２  メモリ
３  設定コマンドバッファ
４  測定コマンドバッファ
５  設定コマンド制御部
６  ＤＡＣ制御部
７  リレー制御部
８，１３  タイマ
９  Ｄ／Ａ変換器
１０  リレー
１１  測定コマンド制御部
１２  ＡＤＣ制御部
１４  Ａ／Ｄ変換器
１５  測定データバッファ
１６  キャッシュバッファ
Ａ  アナログ回路エリア
Ｄ  デジタル回路エリア
ＡＣ  アナログ回路
ＤＵＴ  測定対象
ＩＲ  絶縁結合素子
【図１】
2010276374.tif 000003
【図２】
2010276374.tif 000004
【図３】
2010276374.tif 000005
【図４】
2010276374.tif 000006