(57)【要約】【課題】回路規模が小さく且つ低ＥＭＩ化が実現できる汎用性の高い画像処理方法及び画像処理装置を実現する。【解決手段】多ビットデータ出力を行う画像処理装置は、出力データＤ［ｎ］〜Ｄ［ｎ＋７］の遷移方向により出力位相を分割できる出力データ処理回路１０と、出力位相を制御する出力クロック位相変更回路４０とを有している。出力データ処理回路１０は、内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］の遷移方向を判定して判定結果を出力するデータ遷移判定部１３と、前記判定結果に基づき、内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］における上位ビットのデータ値に応じてその内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］の位相を変化させて出力データＤ［ｎ］〜Ｄ［ｎ＋７］を出力する位相変更手段（ＡＮＤゲート１４，１５、位相制御ツール部２０、セレクタ２５、及び位相選択部３０）とを有している。【選択図】図１
2010114823.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットからなる入力データの遷移方向を判定して判定結果を出力する判定処理と、
前記判定結果に基づき、前記入力データにおける上位ビットのデータ値に応じて前記入力データの位相を変化させて出力データを出力する位相変更処理と、
を有することを特徴とする画像処理方法。
【請求項２】
複数ビットからなる入力データの遷移方向を判定して判定結果を出力する判定手段と、
前記判定結果に基づき、前記入力データにおける上位ビットのデータ値に応じて前記入力データの位相を変化させて出力データを出力する位相変更手段と、
を有することを特徴とする画像処理装置。
【請求項３】
前記判定手段は、
前記入力データに対する１クロック前の前データと現データとの比較を行い、前記入力データの遷移方向を判定して前記判定結果を出力するデータ遷移判定部により構成されていることを特徴とする請求項２記載の画像処理装置。
【請求項４】
前記位相変更手段は、
前記判定結果と前記入力データに対する前記現データとの論理演算を行ってデータ遷移情報を出力する論理回路と、
前記データ遷移情報における前記上位ビットのデータ値に基づき出力データの位相を設定して位相設定情報を出力する位相制御手段と、
前記位相設定情報に基づき、前記入力データとこの入力データの位相を変化させたデータとのいずれか一方を選択して前記出力データを出力する位相選択部と、
により構成されていることを特徴とする請求項３記載の画像処理装置。
【請求項５】
前記位相制御手段は、
前記データ遷移情報における最上位ビットのデータ値に対し、水平同期信号により前記出力データの位相を制御可能な構成になっていることを特徴とする請求項４記載の画像処理装置。
【請求項６】
請求項２〜５のいずれか１項に記載の画像処理装置は、更に、
前記出力データの位相を制御するための出力クロックを出力する出力クロック位相変更回路を有することを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁遮蔽（Electro  Magnetic  Interference、以下「ＥＭＩ」という。）ノイズの発生を低減できる画像処理装置、特に、その出力データ処理に関するものである。
【背景技術】
【０００２】
車載機器に搭載される画像処理用の集積回路（例えば、大規模集積回路（ＬＳＩ））には、テレビジョン（ＴＶ）受信電波、ＦＭラジオ電波やカーオーディオの画質、音質を低下させる周波数帯や、キーレスエントリーシステムに影響を与える周波数帯等に、ＥＭＩノイズを低減する低ＥＭＩ対策の必要性が高まっている。
【０００３】
従来、ＬＳＩより発するＥＭＩを低減する手段としては、フェーズロックループ（ＰＬＬ）回路の発振周波数をわずかに変動させることにより、出力周波数に含まれるＥＭＩスペクトラムの最大ピークを下げるスペクトラム拡散クロックジェネレータ（ＳＳＣＧ）や、ＬＳＩの出力データの振幅を抑えてＥＭＩノイズを低減するＬＶＤＳ技術等が提案されている。又、下記の特許文献１には、画像読み取り装置において、信号の同時スイッチングによるＥＭＩノイズの増幅を低減するために、ビット毎に遅延量が異なる可変遅延手段を出力段に設けた技術が開示されている。
【０００４】
【特許文献１】特開２００２−１９０８８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＳＳＣＧやＬＶＤＳ技術等は、効果的に低ＥＭＩ化が実現できるが、回路規模が増大したり、駆動周波数が高くなる可能性があり、システムとして専用のＬＳＩが必要となる可能性がある。ＥＭＩへの対策がない場合、画像データ出力は、赤緑青（ＲＧＢ）各６ビットで１８ビット出力、ＲＧＢ各８ビットで２４ビット出力、ＲＧＢ各１０ビットの３０ビット出力といった、多ビット出力が一般的であり、出力データの同時スイッチングによる出力電流ピークの増加に伴い、ＥＭＩノイズが増加するといった課題があった。
【０００６】
又、特許文献１の技術では、ビット毎の遅延量を変更することはできるが、入力データに対応して、各ビット毎に遅延量を変化させることができず、入力データによってＥＭＩノイズの低減効果が異なり、汎用性に欠けるという課題があった。
【０００７】
本発明は、従来の課題を解決し、回路規模が小さく且つ低ＥＭＩ化が実現できる汎用性の高い画像処理方法及び画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の画像処理方法は、複数ビットからなる入力データの遷移方向を判定して判定結果を出力する判定処理と、前記判定結果に基づき、前記入力データにおける上位ビットのデータ値に応じて前記入力データの位相を変化させて出力データを出力する位相変更処理とを有することを特徴とする。
【０００９】
本発明の画像処理装置は、複数ビットからなる入力データの遷移方向を判定して判定結果を出力する判定手段と、前記判定結果に基づき、前記入力データにおける上位ビットのデータ値に応じて前記入力データの位相を変化させて出力データを出力する位相変更手段とを有することを特徴とする。
【発明の効果】
【００１０】
本発明の画像処理方法及び画像処理装置によれば、出力データが、例えば“０”→“１”へ遷移する場合と、“１”→“０”へ遷移する場合、それぞれのデータ遷移状態において独立に出力位相を制御し拡散するようにしたので、ＬＳＩの出力バッファの同時スイッチングにおけるピーク電流を拡散することができ、これにより、回路規模が小さく且つ低ＥＭＩ化が実現できる汎用性の高い画像処理方法及び画像処理装置を実現できる。
【発明を実施するための最良の形態】
【００１１】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１２】
（実施例１の構成）
図１は、本発明の実施例１における画像処理装置を示す概略の構成図である。
【００１３】
この画像処理装置は、画像データである多ビット（例えば、８ビット）の内部出力データ（例えば、ＤＡ［ｎ＋７］〜ＤＡ［ｎ］）の遷移方向により出力データＤ［ｎ＋７］〜Ｄ［ｎ］の出力位相を分割できる出力データ処理回路１０と、数十ＭＨｚの画素（ｐｉｘｅｌ）クロックである内部クロックＣＬＫｘ２（ｐｉｘｅｌ  ｃｌｋｘ２）の位相を変更して出力クロックＣＫを出力する出力クロック位相変更回路４０とを有している。出力クロックＣＫは、例えば、画像データである出力データＤ［ｎ＋７］〜Ｄ［ｎ］の出力位相を制御するために、後段の回路で使用される。
【００１４】
出力データ処理回路１０は、例えば、内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］をそれぞれラッチする８個のディレイフリップフロップ（以下「Ｄ−ＦＦ」という。）１１を有している。各Ｄ−ＦＦ１１の出力側には、このＤ−ＦＦ１１の出力データを保持するＤ−ＦＦ１２と位相選択部３０とが、それぞれ接続されている。各Ｄ−ＦＦ１１と各Ｄ−ＦＦ１２との出力側には、データ遷移判定部１３がそれぞれ接続されている。各データ遷移判定部１３は、Ｄ−ＦＦ１２から出力された１クロック前の保持データと、Ｄ−ＦＦ１１から出力された現データとの比較を行い、データ遷移を判定してデータ遷移の変化有り／無しのデータ遷移判定結果を出力する回路であり、この出力側に、論理回路（例えば、２個の２入力論理積ゲート（以下「ＡＮＤゲート」という。））４，５がそれぞれ接続されている。
【００１５】
各２個の２入力ＡＮＤゲート１４，１５のうち、一方のＡＮＤゲート１４は、各Ｄ−ＦＦ１１から出力された各内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］の反転データとデータ遷移判定結果（即ち、データ遷移情報）との論理積を求め、他方のＡＮＤゲート１５は、各Ｄ−ＦＦ１１から出力された各内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］とデータ遷移判定結果（即ち、データ遷移情報）との論理積を求める回路であり、この出力側に、位相制御ツール部２０が接続されている。位相制御ツール部２０は、データ遷移判定結果（即ち、データ遷移情報）と内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］とから位相調整を行って“１”の位相設定情報及び“０”の位相設定情報を出力するものである。この位相制御ツール部２０において、各内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］毎の位相設定は、データ遷移が０→１用の変化位相制御機能２０ａと１→０用の変化位相制御機能２０ｂとによりそれぞれ構成されており、この出力側に、各内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］毎の選択回路であるセレクタ２５がそれぞれ接続されている。各セレクタ２５は、各出力データＤ［ｎ］〜Ｄ［ｎ＋７］から、“１”の位相設定情報又は“０”の位相設定情報を選択する回路であり、この各セレクタ２５と位相制御ツリー部２０により、位相制御手段が構成されている。
【００１６】
各セレクタ２５の出力側には、位相選択部３０がそれぞれ接続されている。各位相選択部３０は、各セレクタ２５により選択された“１”又は“０”の位相設定情報により、出力する各出力データＤ［ｎ］〜［ｎ＋７］の位相を決定する回路である。この位相選択部３０は、出力クロック周波数の１／２等の周波数で動作する内部クロックＣＬＫｘ２の立ち上がりで、各Ｄ−ＦＦ１１から出力された各内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］を一時保存するＤ−ＦＦ３１と、その内部クロックＣＬＫｘ２の立ち下がりで、各内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］を一時保存するＤ−ＦＦ３２と、セレクタ２５から出力された“１”又は“０”の位相設定情報のうち、“１”の位相設定情報によりＤ−ＦＦ３１の出力データを選択し、“０”の位相設定情報によりＤ−ＦＦ３２の出力データを選択して位相差が設けられた各出力データＤ［ｎ］〜Ｄ［ｎ＋７］を出力するセレクタ３３とにより、それぞれ構成されている。
【００１７】
出力クロック位相変更回路４０は、内部クロックＣＬＫｘ２の立ち上がりで入力信号をラッチするＤ−ＦＦ４１と、このＤ−ＦＦ４１の出力信号を反転した入力信号をそのＤ−ＦＦ４１へ帰還入力するインバータ４２と、内部クロックＣＬＫｘ２の立ち下がりで入力信号をラッチするＤ−ＦＦ４３と、このＤ−ＦＦ４３の出力信号を反転した入力信号をそのＤ−ＦＦ４３へ帰還入力するインバータ４４と、出力クロック位相選択信号ＣＳによりＤ−ＦＦ４１又はＤ−ＦＦ４３のいずれか一方を選択して出力クロックＣＫを出力するセレクタ４５とにより構成されている。出力クロック位相選択信号ＣＳは、例えば、外部からの通信手段（制御レジスタとの通信）によりアクセスする制御レジスタから出力される信号である。
【００１８】
図２は、図１中の位相制御ツール部２０を示す概略の回路図である。
この位相制御ツール部２０は、各内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］毎（即ち、各出力データＤ［ｎ］〜Ｄ［ｎ＋７］毎）に、各２個のＡＮＤゲート１４，５から出力される各データ遷移情報ＣＩ［ｎ＋７］〜ＣＩ［ｎ］に対する各上位データビットの位相設定情報ＰＩ［ｎ＋７］〜ＰＩ［ｎ］を反転するインバータ２１と、各データ遷移情報ＣＩ［ｎ＋７］〜ＣＩ［ｎ］により、各上位データビットの位相設定情報ＰＩ［ｎ＋７］〜ＰＩ［ｎ］とこの反転位相設定情報とのいずれか一方を選択するセレクタ２２とをそれぞれ有し、これらが出力データＤ［ｎ＋７］〜Ｄ［ｎ］の最上位ビット［ｎ＋７］から最下位ビット［ｎ］方向に縦列接続されてツリー構造になっている。
【００１９】
なお、最上位出力ビット［ｎ＋７］の位相設定には、画像信号中の水平同期信号により各ラインでトグルするトグル信号ＬＴが使用される。
【００２０】
（実施例１の方法）
図３は、図１の画像処理装置における動作タイミング図であり、図４は、図１の画像処理装置における出力クロックＣＫの動作タイミング図である。図５は、図１の画像処理装置における動作例を示す図である。
【００２１】
内部出力データＤＡ［ｎ］〜［ｎ＋７］が出力データ処理回路１０に入力されると共に、内部クロックＣＬＫｘ２が出力データ処理回路１０及び出力クロック位相変更回路４０に入力される。出力データ処理回路１０において、内部出力データＤＡ［ｎ］〜［ｎ＋７］は、Ｄ−ＦＦ１１によりラッチされ、この出力データの１サイクル前のデータがＤ−ＦＦ１２に保持される。保持された１サイクル前の前データと、Ｄ−ＦＦ１１によりラッチされた現データとが、データ遷移判定部１３により比較され、“１”から“０”又は“０”から“１”へのデータ遷移があったか否かの判定が行われる。データ遷移判定部１３における判定結果において、データ遷移がある場合は“１”が出力され、データ遷移がない場合は“０”が出力される。
【００２２】
次に、ＡＮＤゲート１４，１５において、データ遷移判定部１３の判定結果と内部出力データＤＡ［ｎ＋７］〜ＤＡ［ｎ］との論理積演算が行われる。論理積演算は、以下のように内部出力データデータＤＡ［ｎ＋７］〜ＤＡ［ｎ］が“１”の場合と、内部出力データデータＤＡ［ｎ＋７］〜ＤＡ［ｎ］が“０”の場合との２ケースについて行われる。
出力データ“１”用＝データ遷移判定結果×内部出力データＤＡ［ｎ＋７］〜ＤＡ［ｎ］
出力データ“０”用＝データ遷移判定結果×反転内部出力データＤＡ［ｎ＋７］〜ＤＡ［ｎ］
【００２３】
この論理積演算結果であるデータ遷移情報ＣＩ［ｎ＋７］〜ＣＩ［ｎ」は、図２に示す位相制御ツール部２０に入力される。
【００２４】
位相制御ツール部２０は、内部出力データＤＡ［ｎ＋７］〜ＤＡ［ｎ］の最上位ビット［ｎ＋７］から最下位ビット［ｎ］までが縦列接続によるツリー構造となっており、データ遷移情報ＣＩ［ｎ＋７］〜ＣＩ［ｎ」を基に、各出力データＤ［ｎ＋７］〜ＤＡ［ｎ］の位相を決定する。この位相制御ツール部２０は、内部出力データＤＡ［ｎ＋７］〜ＤＡ［ｎ］が“１”の場合の変化位相制御機能２０ａと、”０”の場合の変化位相制御機能２０ｂとの２つを有しており、内部出力データＤＡ［ｎ＋７］〜ＤＡ［ｎ］の遷移があった場合は、上位ビットの情報をインバータ２１で反転して出力し、内部出力データＤＡ［ｎ＋７］〜ＤＡ［ｎ］の遷移がない場合は、上位ビットの情報を保持する動作を行うことで、内部出力データ遷移及びこの遷移出力ビット毎に出力位相を変化する位相設定情報ＰＩ［ｎ＋７］〜ＰＩ［ｎ］を出力する。
データ[n+7]  データ[n+6]  データ[n+5］  データ[n+4]  データ[n+3]
前内部出力データＤＡ  １”  “１”      “０”    “１”            “０”
現内部出力データＤＡ“０”  “０”      “０”    “０”            “０”
データ遷移判定結果  “１”  “１”      “０”    “１”            “０”
データ遷移情報ＣＩ  “１”  “１”      “０”    “１”            “０”
位相設定情報ＰＩ    “０”  “１”      “１”    “０”            “０”
【００２５】
この位相制御ツール部２０の回路構成により、位相ツリー出力は、“０”から“１”へ出力遷移する出力端子だけを交互に位相変化するように動作するため、本実施例１での８ビット出力の場合において、８ビット全ての出力端子が“０”から“１”に遷移する場合、半分の４ビットだけが同位相の出力となる。“１”から“０”へ出力遷移する場合も同様である。
【００２６】
図５に、同じ出力遷移の出力ビット単位で出力位相が変化する動作例が示されている。位相制御ツール部２０から得られる各ビットの位相設定情報ＰＩ［ｎ］〜ＰＩ［ｎ＋７］は、出力データＤ［ｎ］〜Ｄ［ｎ＋７］の位相を決定する位相選択部３０へ送られる。位相選択部３０では、出力クロック周波数の１／２で動作する内部クロックＣＬＫｘ２）にて動作し、内部クロックＣＬＫｘ２の立ち上がりでデータラッチするＤ−ＦＦ３１と、立ち下りでデータラッチするＤ−ＦＦ３２との出力を、セレクタ３３で選択することにより、出力データＤ［ｎ］〜Ｄ［ｎ＋７］を異なる位相で出力する。
【００２７】
例えば、位相設定情報ＰＩ［ｎ］〜ＰＩ［ｎ＋７］が“１”の時は、立ち下りから出力を行い、位相設定ＰＩ［ｎ］〜ＰＩ［ｎ＋７］が“０”の時は、立ち上がりから出力を行うための選択を行う。
【００２８】
ここで、位相をずらすことにより、出力データＤ［ｎ］〜Ｄ［ｎ＋７］である画像データを受信する回路への入力タイミングマージンが悪化する場合を考慮して、図４に示すように、データ［ｎ］〜［ｎ＋７］に対して出力クロックＣＫを半周期ずらす出力クロック位相変更回路４０が設けられているので、入力タイミングマージンの悪化が回避される。
【００２９】
又、一般的に画像データは、垂直方向でのデータ変化が少ないため、各画像ライン間で同水平位置でのデータ遷移が同じとなる傾向がある。この場合、ＥＭＩノイズのライン周期性を軽減するため、図２に示す位相制御ツール部２０の最上位出力ビット［ｎ＋７］の位相設定には、水平同期信号により各ラインでトグルするライントグル信号ＬＴ信号を用いている。各ラインでトグルするため、最上位出力ビット［ｎ＋７］の位相設定がライン単位で反転するので、垂直方向で同データの場合、ライン間で逆の位相で出力する動作が行える。
【００３０】
本実施例１における位相設定は２個所であるが、位相制御ツール部２０による位相設定情報ＰＩ［ｎ］〜ＰＩ［ｎ＋７］のビット数を増加し、各ビット毎にカウントアップする図示しない手段を設け、位相設定を数箇所設けることにより、更に同データ遷移を分割・拡散することが可能である。
【００３１】
図６は、２ビットで動作した場合の位相制御ツール部２０の動作例を示す図であり、更に、図７は、その図６の動作例を示す図である。
【００３２】
（実施例１の効果）
本実施例１によれば、出力データが、“０”→“１”へ遷移する場合と、“１”→“０”へ遷移する場合、それぞれのデータ遷移状態において独立に出力位相を制御し拡散するようにしたので、ＬＳＩの出力バッファの同時スイッチングにおけるピーク電流を拡散することができ、これにより、回路規模が小さく且つ低ＥＭＩ化が実現できる汎用性の高い画像処理方法及び画像処理装置を実現できる。
【実施例２】
【００３３】
（実施例２の構成）
図８が、本発明の実施例２のおける画像処理装置を示す概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３４】
本実施例２では、実施例１の出力データ処理回路１０及び出力クロック位相変更回路４０に代えて、これとは回路構成の異なる出力データ処理回路１０Ａ及び出力クロック位相変更回路４０Ａが設けられている。出力データ処理回路１０Ａでは、実施例１の位相選択部３０に代えて、これとは回路構成の異なる位相選択部３０Ａが設けられている。更に、出力クロック位相変更回路４０Ａは、実施例１とは異なる回路構成の遅延回路４６により構成されている。
【００３５】
位相選択部３０Ａは、実施例１のようなＤ−ＦＦ３１，３２による位相差ではなく、遅延素子が複数段直列接続された遅延回路３４と、セレクタ２５から出力された位相設定情報ＰＩ［ｎ］〜ＰＩ［ｎ＋７］に基づき、Ｄ−ＦＦ１１から出力された内部出力データＤＡ［ｎ］〜ＤＡ［ｎ＋７］とこれを遅延回路３４にて遅延させたデータとのいずれか一方を選択して位相を異ならせた出力データＤ［ｎ］〜Ｄ［ｎ＋７］を出力するセレクタ３３とにより構成されている。更に、出力クロック位相変更回路４０Ａを構成する遅延回路４６は、遅延回路３４を構成する複数段の遅延素子に対して１／２段数の遅延素子により構成され、内部クロックＣＬＫｘ２を遅延して出力クロックＣＫを出力する回路である。その他の構成は、実施例１と同様である。
【００３６】
（実施例２の方法）
Ｄ−ＦＦ１１〜セレクタ２５までは、実施例１と同様の動作が行われる。
【００３７】
セレクタ２５から出力された“１”又は“０”の位相設定情報ＰＩ［ｎ］〜ＰＩ［ｎ＋７］は、出力データＤ［ｎ］〜Ｄ［ｎ＋７］の位相を決定する位相選択部３０Ａへ送られる。位相選択部３０Ａでは、遅延素子を複数段接続した遅延回路３４を通る出力データＤ［ｎ］〜Ｄ［ｎ＋７］と、遅延回路３４を通らない出力データＤ［ｎ］〜Ｄ［ｎ＋７］との２系統あり、位相制御ツリー部２５からの位相設定情報ＰＩ［ｎ］〜ＰＩ［ｎ＋７］に基づき、セレクタ３３により選択される。
【００３８】
例えば、位相設定情報ＰＩ［ｎ］〜ＰＩ［ｎ＋７］が“１”の時は、出力データＤ［ｎ］〜Ｄ［ｎ＋７］に遅延有りが選択され、位相設定情報ＰＩ［ｎ］〜ＰＩ［ｎ＋７］が“０”の時は、出力データＤ［ｎ］〜Ｄ［ｎ＋７］に遅延無しが選択される。
【００３９】
内部クロックＣＬＫｘ２は、遅延回路４６により遅延され、出力クロックＣＫとして出力される。遅延回路４６は、出力データＤ［ｎ］〜Ｄ［ｎ＋７］に位相設定のため接続される遅延回路３４に対して１／２段数の遅延素子により内部クロックＣＬＫｘ２を遅延した出力クロックＣＫを出力することにより、位相変化範囲の中心にクロックエッジがくることで画像データを受信する後段の回路に対する入力タイミングマージンを確保する。
【００４０】
（実施例２の効果）
本実施例２によれば、出力データＤ［ｎ］〜Ｄ［ｎ＋７］が“０”→“１”へ遷移する場合と、“１”→“０”へ遷移する場合、それぞれのデータ遷移状態において独立に出力位相を遅延回路３４で遅延しているので、ＬＳＩの出力バッファの同時スイッチングにおけるピーク電流を拡散することができ、これにより、回路規模が小さく且つ低ＥＭＩ化が実現できる汎用性の高い画像処理方法及び画像処理装置を実現できる。
【００４１】
（変形例）
本発明は、上記実施例１、２に限定されず、出力データ処理回路１０，１０Ａ及び出力クロック位相変更回路４０，４０Ａを図示以外の他の回路構成に変更が可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１における画像処理装置を示す概略の構成図である。
【図２】図１中の位相制御ツール部２０を示す概略の回路図である。
【図３】図１の画像処理装置における動作タイミング図である。
【図４】図１の画像処理装置における出力クロックの動作タイミング図である。
【図５】図１の画像処理装置における動作例を示す図である。
【図６】２ビットで動作した場合の位相制御ツール部２０の動作例を示す図である。
【図７】図６の動作例を示す図である。
【図８】本発明の実施例２のおける画像処理装置を示す概略の構成図である。
【符号の説明】
【００４３】
１０，１０Ａ      出力データ処理回路
１１，１２      Ｄ−ＦＦ
１３      データ遷移判定部
１４，１５      ＡＮＤゲート
２０，２０Ａ      位相制御ツール部
２５      セレクタ
３０，３０Ａ      位相選択部
４０，４０Ａ      出力クロック位相変更回路
【図１】
2010114823.tif 000003
【図２】
2010114823.tif 000004
【図３】
2010114823.tif 000005
【図４】
2010114823.tif 000006
【図５】
2010114823.tif 000007
【図６】
2010114823.tif 000008
【図７】
2010114823.tif 000009
【図８】
2010114823.tif 000010