(57)【要約】【課題】ＣＭＯＳ固体撮像装置における電荷読み出しトランジスタのゲート電極を縦型構成として画素サイズの微細化を可能にしつつ、各トランジスタにおけるチャネル領域の電位コントロールを確実ならしめる。【解決手段】基板２０と、基板２０内に埋め込まれたフォトダイオードＰＤ１，ＰＤ２と、フォトダイオードＰＤ１，ＰＤ２の信号電荷を読み出す為に基板の深さ方向に埋め込まれて形成された、電荷読み出しトランジスタＴｒ１の縦型のゲート電極２６と、縦型の読み出しゲート電極２６とは異なる電極材料で形成された、他のトランジスタＴｒ２，Ｔｒ３の平面型のゲート電極３１，３３とを有する。【選択図】図２
2010114324.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内に埋め込まれたフォトダイオードと、
前記フォトダイオードの信号電荷を読み出す為に前記基板の深さ方向に埋め込まれて形成された、電荷読み出しトランジスタの縦型のゲート電極と、
前記縦型のゲート電極とは異なる電極材料で形成された、他のトランジスタの平面型のゲート電極と
を有する固体撮像装置。
【請求項２】
前記縦型のゲート電極が不純物混合ガスを用いて堆積される不純物導入シリコンで形成され、
前記平面型のゲート電極がノンドープシリコンにイオン注入で不純物を導入した不純物導入シリコンで形成されている
請求項１記載の固体撮像装置。
【請求項３】
前記縦型のゲート電極が第１導電型または第２導電型の不純物を導入した不純物導入シリコンで形成されている
請求項２記載の固体撮像装置。
【請求項４】
前記縦型のゲート電極が不純物混合ガスを用いて堆積される第１導電型または第２導電型の不純物を導入した不純物導入シリコンで形成され、
前記平面型のゲート電極が、下層に高誘電率ゲート絶縁膜を有するメタル材料で形成されている
請求項１記載の固体撮像装置。
【請求項５】
前記縦型のゲート電極と前記平面型のゲート電極が、互いに異なる仕事関数を有する電極材料で形成されている
請求項１記載の固体撮像装置。
【請求項６】
前記縦型のゲート電極上の引き出し電極部と、前記平面型のゲート電極と、ゲート電極配線のそれぞれの上面が、互いに同一平面に形成されている
請求項１乃至５のいずれかに記載の固体撮像装置。
【請求項７】
前記平面型のゲート電極の一部が素子分離領域の絶縁層の段差部に埋め込まれている
請求項１乃至５のいずれかに記載の固体撮像装置。
【請求項８】
前記他のトランジスタが、画素トランジスタ、周辺回路部のＣＭＯＳトランジスタである
請求項１記載の固体撮像装置。
【請求項９】
基板の表面上の第１の研磨ストッパ膜に溝を形成して素子分離領域を形成する第１工程と、
前記第１の研磨ストッパ膜上に第２の研磨ストッパ膜を形成する第２工程と、
前記第１、第２の研磨ストッパ膜に溝を形成し、該溝内を埋め込むようにゲート絶縁膜を介して、他のトランジスタの平面型のゲート電極材料を形成する第３工程と、
前記第１、第２の研磨ストッパ膜の他部に形成した溝を通じて前記基板内に縦溝を形成し、該縦溝内を埋め込むようにゲート絶縁膜を介して前記平面型のゲート電極材料とは異なる材質の、電荷読み出しトランジスタの縦型のゲート電極材料を形成する第４工程と、
前記第２の研磨ストッパ膜まで前記平面型のゲート電極材料と前記縦型のゲート電極材料を一括して平坦化する第５工程と、
前記第１、第２の研磨ストッパ膜を除去し、縦型のゲート電極と平面型のゲート電極を形成する第６工程と、
前記基板に埋め込むようにイオン注入法にてフォトダイオードを形成する第７工程と
を有する固体撮像装置の製造方法。
【請求項１０】
前記縦型のゲート電極材料に、不純物混合ガスを用いて堆積される不純物導入シリコンを用い、
前記平面型のゲート電極材料に、ノンドープシリコンを用い、後工程で前記ノンドープシリコンにイオン注入法にて不純物を導入する
請求項９記載の固体撮像装置の製造方法。
【請求項１１】
前記縦型のゲート電極材料に、第１導電型または第２導電型の不順物を導入した不純物導入シリコンを用いる
請求項１０記載の固体撮像装置の製造方法。
【請求項１２】
前記第３工程におけるゲート絶縁膜に高誘電率ゲート絶縁膜を用い、平面型のゲート電極材料に、メタルを用い、
前記第４工程における縦型のゲート電極材料に、不純物混合ガスを用いて堆積される第１導電型または第２導電型の不純物を導入した不純物導入シリコンを用いる
請求項９記載の固体撮像装置の製造方法。
【請求項１３】
前記第４工程において、前記第１、第２の研磨ストッパ膜の他部に溝を形成した後、該第１、第２の研磨ストッパ膜をマスクに前記基板内に暗電流抑制のための不純物領域を形成し、次に、前記第１、第２の研磨ストッパ膜の前記溝の内壁にサイドウォールを形成し、該サイドウォールをマスクに前記基板内に縦型溝を形成する工程を有する
請求項９記載の固体撮像装置の製造方法。
【請求項１４】
前記第３工程を前記第４工程の後に行う
請求項９乃至請求項１３のいずれかに記載の固体撮像装置の製造方法。
【請求項１５】
光学レンズと、
固体撮像装置と、
前記固体撮像装置の出力信号を処理する信号処理回路を備え、
前記固体撮像装置は、
基板と、
前記基板内に埋め込まれたフォトダイオードと、
前記フォトダイオードの信号電荷を読み出す為に前記基板の深さ方向に埋め込まれて形成された、電荷読み出しトランジスタの縦型のゲート電極と、
前記縦型の読み出しゲート電極とは異なる電極材料で形成された、他のトランジスタの平面型のゲート電極と
を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置とその製造方法、及び当該固体撮像装置を備えた電子機器に関する。
【背景技術】
【０００２】
固体撮像装置として、ＣＭＯＳ型の固体撮像装置（以下、ＣＭＯＳ固体撮像装置という）が知られている。このＣＭＯＳ固体撮像装置は、フォトダイオードと複数の画素トランジスタ、いわゆるＭＯＳトランジスタにより１画素を形成し、複数の画素を所要のパターンに配列して構成される。このフォトダイオードは、受光量に応じた信号電荷を生成し、蓄積する光電変換素子であり、複数の画素トランジスタはフォトダイオードからの信号ｄ戦火を転送するための素子である。ＣＭＯＳ固体撮像装置は、概略構成として、上記複数の画素が配列された画素部（イメージ部）と、信号処理を行うＣＭＯＳトランジスタからなる周辺回路を有している。
【０００３】
図１５に、イメージセンサに適用した従来のＣＭＯＳ固体撮像装置の一例を示す（下記特許文献１記載）。図１５は、固体撮像装置の画素部の要部における断面構成である。
【０００４】
図１５に示す従来の固体撮像装置２１６は、シリコンからなるｐ型の半導体基板２０１の表面側に、画素分離領域２０８を有し、各区分領域にフォトダイオードＰＤと複数の画素トランジスタからなる画素２００を有する。複数のＭＯＳトランジスタは、それぞれ、電荷読み出しトランジスタＴｒ１、リセットトランジスタＴｒ２、アンプトランジスタＴｒ３及び垂直選択トランジスタＴｒ４（図示せず）の４つＭＯＳトランジスタで構成される。この４つの画素トランジスタＴｒ１〜Ｔｒ４ｒと、フォトダイオードＰＤとから構成される画素領域が単位画素となる。この単位画素は、複数個、２次元マトリクス状に配列される。
【０００５】
フォトダイオードＰＤは、ｐ型の半導体基板２０１の表面から所要の深さ方向に順に形成したｎ＋型不純物領域２０３と、及びｎ型不純物領域２０２と、このｎ型不純物領域２０３の表面に形成した高不純物濃度のｐ型不純物領域２０４とにより構成されている。
【０００６】
電荷読み出しトランジスタＴｒ１は、ｎ＋不純物領域からなるソース・ドレイン領域２０５と、フォトダイオードＰＤと、両領域ＰＤ及び２０５の間の基板２０１上にゲート絶縁膜２１７を介して形成された平面型のゲート電極２０９とにより構成される。このソース・ドレイン領域２０５は、フローティングディフュージョン（ＦＤ）領域を構成するものである。
【０００７】
リセットトランジスタＴｒ２は、ｎ＋不純物領域からなるソース・ドレイン領域２０５及び２０６と、両領域２０５及び２０６の間の基板２０１上にゲート絶遠膜２１７を介して形成された平面型のゲート電極２１０とにより構成される。
【０００８】
アンプトランジスタＴｒ３は、ｎ＋不純物領域からなるソース・ドレイン領域２０６及び２０７と、両領域２０６及び２０７の間の基板２０１上にゲート絶縁膜２１７を介して形成された平面型のゲート電極２１１とにより構成される。
【０００９】
垂直選択トランジスタＴｒ４は、図示しないが、同様に対のソース・ドレイン領域と、その両ソース・ドレイン領域の間の基板２０１上にゲート絶縁膜２１７を介して形成された平面型のゲート電極とにより構成される。
【００１０】
上記のソース・ドレイン領域２０６は、基板２０１上に層間絶縁膜２１５を介して形成される電源配線２１３にコンタクト部２１２を介して接続される。また、層間絶縁膜２１５内には、所望の配線２１４が形成されている。
【００１１】
図１６に、上記単位画素２００の等価回路を示す。フォトダイオードＰＤが電荷読み出しトランジスタＴｒ１のソースに接続され、電荷読み出しトランジスタＴｒ１のドレインがリセットトランジスタＴｒ２のソースに接続される。リセットトランジスタＴｒ２のドレインがアンプトランジスタＴｒ３のドレインに接続される。アンプトランジスタＴｒ３のソースが垂直選択トランジスタＴｒ４のドレインに接続される。また、電荷読み出しトランジスタＴｒ１とリセットトランジスタＴｒ２の接続中点に対応するフローティングディフージョン（ＦＤ）がアンプトランジスタＴｒ３のゲートに接続される。さらに垂直選択トランジスタＴｒ４のソースが垂直信号線２２１に接続される。
【００１２】
電荷読み出しトランジスタＴｒ１のゲートには、垂直読み出しパルスφＴＧが印加され、リセットトランジスタＴｒ２のゲートにリセットパルスφＲが印加され、垂直選択トランジスタＴＲ４のゲートには垂直選択パルスφＳＥＬが印加される。
【００１３】
ところで、近年、固体撮像装置では、多数の画素を高集積するために、画素サイズの微細化が行われている。特に、図  に示すような従来の固体撮像装置２１６の各画素領域では、基板２０１の同一平面上に、フォトダイオードＰＤや、複数の画素トランジスタが配置されているため、単位画素２００を構成する基板２０１表面には、それらを構成する面積が必要となる。このため、１画素の面積が増大してしまう傾向があった。このような構成では、画素サイズを微細化した場合には、フォトダイオードＰＤの面積が縮小してしまうことになり、飽和電荷量（Ｑｓ）の低下や感度の低下を招くものであった。
【００１４】
この対策として、画素内の画素トランジスタを、隣接する複数の画素で共有することで、フォトダイオードＰＤの面積を維持しつつ画素サイズを縮小する方法が、すでにいくつか提案されている。例えば、一般的なＣＭＯＳ固体撮像装置では、４画素で１組の画素トランジスタを共有する方法が取られている。
【００１５】
また、画素サイズの微細化に伴う飽和電荷量（Ｑｓ）の低下や、感度の低下を防ぐ方法に対する全く異なるアプローチとして、特許文献２では、埋め込み型のゲート電極を用いた固体撮像装置が提案されている。図１７に、埋め込み型のゲート電極とした縦型の電荷読み出しトランジスタを有するＣＭＯＳ固体撮像装置を示す。
【００１６】
このＣＭＯＳ固体撮像装置１１１は、基板裏面から光を照射する裏面照射型の固体撮像素子である。図  は、画素部の要部を示す。このＣＭＯＳ固体撮像装置２３１では、半導体基板２３２の表面側に、各画素を構成する画素トランジスタ、本例では電荷読み出しトランジスタＴｒ１、リセットトランジスタＴｒ２及びアンプトランジスタＴｒ３が形成される。これら画素トランジスタの下部にフォトダイオードＰＤが形成される。フォトダイオードＰＤは、基板１１２の内部に電荷蓄積領域となる高不純物領域（ｎ＋領域）２３３Ａと低不純物領域（ｎ領域）２３３Ｂからなるｎ型半導体領域２３３と、その表面側の高不純物濃度のｐ型半導体領域（ｐ＋領域）２４１とにより構成される。
【００１７】
縦型電荷読み出しトランジスタＴｒ１は、基板２３２の表面から深さ方向にフォトダイオードＰＤのｎ型の高濃度不純物領域（ｎ＋領域）２３３Ａ内に達する溝部２３４内にゲート絶縁膜２３５を介して埋め込んだ柱状の読み出しゲート電極２３６を有して構成される。基板２３２の表面にはゲート絶縁膜２３５に接するようにフローティングディフージョン（ＦＤ）領域となるｎ型のソース・ドレイン領域２３７が形成される。縦型の電荷読み出しトランジスタＴｒ１の縦型のゲート電極２３６は、単位画素２５１の中心、すなわちフォトダイオードＰＤの中心に相当する位置に形成される。フォトダイオードＰＤの高不純物濃度領域（ｎ＋領域）２３３Ａ内に形成されたゲート絶縁膜２３５を取り囲むように、高不純物濃度のｐ型半導体領域（ｐ＋領域）２４１が形成される。
【００１８】
リセットトランジスタＴｒ２は、基板２３２の表面側の一対のｎ型のソース・ドレイン領域２３７及び２３８とゲート絶縁膜を介して形成された平面型のリセットゲート電極２４３とのより構成される。アンプトランジスタＴｒ３は、基板２３２の表面側の一対のｎ型のソース・ドレイン領域２３８及び２３９と、ゲート絶縁膜を介して形成された平面型のゲート電極２４０とのより構成される。さらに、これら画素トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ３）が形成された基板２３２の上に、層間絶縁膜２４５を介して複数層の配線２４６を形成した多層配線層が形成される。さらに、図示しないが、基板２３２の裏面には、カラーフィルタ及びその上の各画素に対応した位置にオンチップマイクロレンズ等が形成される。図１７において、符号２５０は画素分離領域を示す。
【００１９】
なお、図示しないが、周辺回路部では、ＣＭＯＳトランジスタからなる信号処理回路などが形成される。これらのＣＭＯＳトランジスタは、平面型のゲート電極を有して構成される。
【００２０】
【特許文献１】特開平１１−１２２５３２号公報
【特許文献２】特開２００５−２２３０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
近年、画素サイズの縮小化が急激に進むにつれて、十分な飽和電荷量を得ることが困難になりつつある。一方、縦型の電荷読み出しトランジスタ構成の固体撮像装置においても、その縦型のゲート電極を通常のノンドープポリシリコンを堆積した後、イオン注入で不純物を導入して形成する場合には、良好なゲート電極が得にくい。すなわち、不純物は主としてノンドープポリシリコンの表面側にイオン注入されて、深さ方向に均一に導入することが困難となる。このため、この縦型の読み出しゲート電極にゲート電圧を印加したときに、深いところのノンドープポリシリコンが空乏化して、深さ方向のチャネル領域の電位コントロールが出来にくくなる。深い位置まで不純物を導入すべく、高打ち込みエネルギーで不純物をイオン注入した場合には、ゲート電極以外の他部にまで不純物が導入され、不具合を生じる。
【００２２】
また、例えば、縦型のゲート電極をメタルで形成するときは、他の周辺回路部のＭＯＳトランジスタのゲート電極もメタルで形成することになり、特にｐチャネルＭＯＳトランジスタのゲート電極として好ましくない。画素トランジスタ、周辺回路部のＣＭＯＳトランジスタでは、それぞれ閾値電圧制御が行われており、通常、ｎチャネ・トランジスタはｎ型不純物ドープのポリシリコンのゲート電極が用いられる。ｐチャネル・トランジスタではｐ型不純物ドープのポリシリコンのゲート電極が用いられる。
【００２３】
本発明は、上述の点に鑑み、電荷読み出しトランジスタのゲート電極を縦型構成として画素サイズの微細化を可能にしつつ、各トランジスタにおけるチャネル領域の電位コントロールを容易ならしめる固体撮像装置及びその製造方法を提供するものである。
また、本発明は当該固体撮像装置を備えたカメラなどの電子機器を提供するものである。
【課題を解決するための手段】
【００２４】
本発明に係る固体撮像装置は、基板と、基板内に埋め込まれたフォトダイオードと、フォトダイオードの信号電荷を読み出す為に前記基板の深さ方向に埋め込まれて形成された、電荷読み出しトランジスタの縦型のゲート電極と、縦型の読み出しゲート電極とは異なる電極材料で形成された、他のトランジスタの平面型のゲート電極とを有する。
【００２５】
本発明の固体撮像装置では、電荷読み出しの縦型のゲート電極と、他のトランジスタの平面型のゲート電極との電極材料を異にしている。このため、電荷読み出しトランジスタにおいて、深さ方向に均一な縦型のゲート電極を形成することができる。一方、他のトランジスタの平面型のゲート電極においては、縦型のゲート電極材料に制約されることなく、必要な性質を有するゲート電極を形成することができる。
【００２６】
本発明に係る固体撮像装置の製造方法は、基板の表面上第１の研磨ストッパ膜に溝を形成して素子分離領域を形成する第１工程と、第１の研磨ストッパ膜上に第２の研磨ストッパ膜を形成する第２工程と、第１、第２の研磨ストッパ膜に溝を形成し、該溝内を埋め込むようにゲート絶縁膜を介して、他のトランジスタの平面型のゲート電極材料を形成する第３工程を有する。さらに、第１、第２の研磨ストッパ膜の他部に形成した溝を通じて基板内に縦溝を形成し、該縦溝内を埋め込むようにゲート絶縁膜を介して平面型のゲート電極材料とは異なる材質の、電荷読み出しトランジスタの縦型のゲート電極材料を形成する第４工程を有する。さらに、第２の研磨ストッパ膜まで平面型のゲート電極材料と縦型のゲート電極材料を一括して平坦化する第５の工程と、第１、第２の研磨ストッパ膜を除去し、縦型のゲート電極と平面型のゲート電極を形成する第６工程を有する。さらに、基板にフォトダイオードを埋め込むようにイオン注入法にて形成する第７工程とを有する。
【００２７】
本発明の固体撮像装置の製造方法では、電荷読み出しトランジスタと、他のトランジスタを、互いの縦型のゲート電極材料、平面型のゲート電極材料に制約されることなく、それぞれ必要な性質を有するゲート電極を形成することができる。
【００２８】
本発明に係る電子機器は、光学レンズと、固体撮像装置と、固体撮像装置の出力信号を処理する信号処理回路を備える。固体撮像装置は、基板と、基板内に埋め込まれたフォトダイオードと、フォトダイオードの信号電荷を読み出す為に基板の深さ方向に埋め込まれて形成された、電荷読み出しトランジスタの縦型のゲート電極と、縦型の読み出しゲート電極とは異なる電極材料で形成された、他のトランジスタの平面型のゲート電極とを有する。
【００２９】
本発明の電子機器では、上記固体撮像装置を備えるので、固体撮像装置における電荷読み出しトランジスタ、他のトランジスタが、互いのゲート電極材料に制約されることなく、それぞれ良好なゲート電極を有して構成される。
【発明の効果】
【００３０】
本発明によれれば、固体撮像装置において、電荷読み出しトランジスタのゲート電極を縦型構成として画素サイズの微細化を可能にしつつ、各トランジスタにおけるチャネル領域の電位コントロールを容易ならしめる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の実施の形態を説明する。
【００３２】
図１に、本発明に適用される固体撮像装置、すなわちＣＭＯＳ固体撮像装置の一例の概略構成を示す。本例の固体撮像装置１は、半導体基板２０例えばシリコン基板に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素部（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素２は、光電変換素子となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば電荷読み出しトランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。さらには、複数の画素を１組の画素トランジスタで共有する構成とすることもできる。この共有画素構成の場合は、電荷読み出しトランジスタは画素数に対応して複数設け、他のリセットトランジスタ、アンプトランジスタ、垂直選択トランジスタを各１つ有する。
【００３３】
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。
【００３４】
制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成し、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【００３５】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素部３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。
【００３６】
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとに黒基準画素（有効画素領域の周囲に形成される）からの信号によってノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００３７】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。
【００３８】
上述の固体撮像装置において、光を基板裏面側から入射させる裏面照射型に構成するときは、画素部３及び周辺回路部が形成された半導体基板の表面側の上方に、層間絶縁膜を介して多層配線層が形成され、裏面側が光入射面（いわゆる受光面）となる。裏面側の画素部３上に平坦化膜を介してオンチップカラーフィルタ、さらにその上にオンチップマイクロレンズが形成される。
【００３９】
上述の固体撮像装置において、光を基板表面側から入射させる表面照射型に構成するときは、画素部３及び周辺回路部が形成された基板の表面側の上方に、層間絶縁膜を介して多層配線層が形成される。画素部３では、多層配線層の上に平坦化膜を介してオンチップカラーフィルタ、さらにその上にオンチップマイクロレンズが形成される。
【００４０】
＜第１の実施の形態＞
［固体撮像装置の構成］
図２に、本発明に係る固体撮像装置の第１実施の形態を示す。図２は、画素部３の要部の断面構造を示す。本実施の形態に係る固体撮像装置１０１は、第１導電型、例えばｐ型のシリコン半導体基板２０に画素分離領域３５が形成され、この画素分離領域３５で区画された領域にフォトダイオードＰＤと画素トランジスタからなる単位画素２が形成される。
単位画素２では、半導体基板２０内に、複数の光電変換素子となるフォトダイオードＰＤ［ＰＤ１、ＰＤ２］を層状に形成し、電荷読み出しトランジスタＴｒ１を縦型トランジスタで形成して構成される。すなわち、複数層のフォトダイオードＰＤ［ＰＤ１、ＰＤ２］は、半導体基板２０の深さ方向に第２導電型であるｎ型の半導体領域と、第１導電型であるｐ型の半導体領域が交互に積層されて構成される。
【００４１】
画素分離領域３５は、図２では例えばｐ型半導体領域で形成することができる。その他、後述の製造方法で示すように基板２０上にゲート絶縁膜より厚い絶縁層とその直下のｐ型半導体領域で形成することもできる。画素内の素子分離領域も、図示しないが、画素分離領域と同様の構成を取る。
【００４２】
縦型の電荷読み出しトランジスタＴｒ１では、半導体基板２０に深さ方向に垂直に延びる縦溝部５０が形成され、縦溝部５０にゲート絶縁膜２７を介して柱状の読み出しゲート電極２６が埋め込まれるように形成される。読み出しゲート電極２６は、その上部の引き出し電極部２６ａが半導体基板２０の表面に沿うように張り出して形成され、その引き出し電極部２６ａの張り出し部分に近接するように、基板表面にｎ型半導体領域によるフローティングディフージョン領域ＦＤが形成される。電荷読み出しトランジスタＴｒ１は、フォトダイオードＰＤ［ＰＤ１〜ＰＤ２］の端に形成される。
【００４３】
すなわち、縦型の電荷読み出しトランジスタＴｒ１は、フォトダイオードＰＤと、フローティングディフージョン領域ＦＤと、両領域ＰＤ及びＦＤの間の基板上にゲート絶縁膜２７を介して形成された縦型の読み出ゲート電極２６を有して構成される。
【００４４】
第１フォトダイオードＰＤ１は、半導体基板２０の表面側の位置にｐｎ接合が形成されるように、ｐ＋半導体領域２１とその下のｎ＋半導体領域２２とを有して構成される。第２フォトダイオードＰＤ２は、第１フォトダイオードＰＤ１の下層にｐｎ接合が形成されるように、ｐ＋半導体領域２３とその下のｎ＋型半導体領域２４とさらにその下のｎ半導体領域２５とを有して構成される。
【００４５】
読み出しゲート電極２６は、その底部が第２フォトダイオードＰＤ２を構成するｐｎ接合の深さよりも深い位置に達するように縦型に形成される。
【００４６】
そして、ゲート絶縁膜２７を含む読み出しゲート電極２６の底部、及び側面は、ｐ型半導体領域からなる暗電流抑制領域３０、２９により被覆されている。特に、読み出しゲート電極２６の側面に形成された暗電流抑制領域２９は、読み出しゲート電極２６の側面一周において、均一の幅となるように形成されている。そして、読み出しゲート電極２６の側面に形成された暗電流抑制領域２９の周囲には、ｎ型半導体領域からなるチャネル領域２８が形成されている。本実施形態例において、このチャネル領域２８は読み出しゲート電極２６の側面に形成された暗電流抑制領域２９の周囲全体を被覆するように形成されている。そして、このチャネル領域２８の一方の側面は、第１のフォトダイオードＰＤ１及び第２のフォトダイオードＰＤ２を構成するｐｎ接合に接するように形成されている。また、チャネル領域２８の他方の側面は、基板２０表面に形成されたフローティングディフュージョン領域ＦＤに接するように形成されている。
【００４７】
フローティングディフュージョン領域ＦＤは、縦型の読み出しゲート電極２６の、フォトダイオードＰＤに接する側とは反対側の側面に形成されたチャネル領域２８に接する位置の、基板２０表面側に、高濃度不純物濃度のｎ＋半導体領域により形成されている。
【００４８】
リセットトランジスタＴｒ２は、フローティングディフージョン領域ＦＤと、ｎ型のソース・ドレイン領域３２と、両領域ＦＤ及び３２との青だの基板上にゲート絶縁膜２７を介して形成された平面型のリセットゲート電極３１とを有して構成される。
【００４９】
アンプトランジスタＴｒ３は、一対のｎ型のソース・ドレイン領域３２及び３４と、両領域３２及び３４の間の基板上にゲート絶縁膜２７を介して形成された平面型のアンプゲート電極３３を有して構成される。
【００５０】
その他、図示しないが、必要に応じて、垂直選択トランジスタ等が形成される。
【００５１】
なお、図示しないが、画素部の周辺に配置される周辺回路部では、例えばロジック回路を構成するＣＭＯＳトランジスタが形成される。ｎチャネルＭＯＳトランジスタは、ｐ型半導体領域に一対のｎ型のソース・ドレイン領域と、両領域の間の基板上にゲート絶縁膜を介して形成された平面型のゲート電極を有して構成される。また、ｐチャネルＭＯＳトランジスタは、ｎ型半導体領域に一対のｐ型のソース・ドレイン領域と、両領域の間の基板上にゲート絶縁膜を介して形成された平面型のゲート電極を有して構成される。
【００５２】
以上のように、フォトダイオードＰＤ及び、電荷読み出しトランジスタＴｒ１、リセットトランジスタＴｒ２、アンプトランジスタＴｒ３等の所望の画素トランジスタにより、各画素２が構成され、基板２０に形成された画素２は画素分離領域３５により隣接する画素２と分離されている。そして、画素部におけるフォトダイオードＰＤや、所望の画素トランジスタが形成された基板２０上部、及び周辺回路部における基板２０上部には、電源配線３６を含む多層の配線３８が層間絶縁膜３７を介して形成された配線層４７が形成されている。
【００５３】
上述した固体撮像装置１０１では、基板２０の表面側から光Ｌを照射し、この光ＬをフォトダイオードＰＤで受光する構成とする。このため、図示しないが、基板２０上部の配線層４７上部には、オンチップカラーフィルタや、各画素２に対応した位置にオンチップレンズが形成されている。
【００５４】
さらに、本実施の形態においては、電荷読み出しトランジスタＴｒ１の縦型の読み出しゲート電極２６と、他のゲート電極とを互いに異なる材質の電極材料で形成される。すなわち、縦型の読み出しゲート電極２６と、画素トランジスタＴｒ２及びＴｒ３の平面型のリセットゲート電極３１及びアンプトゲート電極３３、さらに周辺回路部のＣＭＯＳトランジスタの平面型のゲート電極とを、異なる電極材料で形成される。
【００５５】
また、縦型の読み出しゲート電極２６と、他の平面型のゲート電極とは、互いに仕事関数の異なる電極材料で形成することができる。
【００５６】
特に、縦型の読み出しゲート電極２６は、埋め込まれた電極材料の空乏化を抑制するために、ドーパントガスをソースガスに混合したガス、いわゆる不純物混合ガスを用いたＣＶＤ法により堆積される不純物導入（ドーピング）シリコンで形成される。例えば、縦型の読み出しゲート電極２６の電極材料は、インサイツ（ｉｎｓｉｔｕ）でｎ型不純物であるリン（Ｐ）をドーピングしたアモルファスシリコンあるいはポリシリコンを用いることができる。
【００５７】
一方、他の平面型のゲート電極は、ノンドープのアモルファスシリコンあるいはポリシリコンを成膜した後、所要の導電型の不純物をドーピングして形成される。例えば、ｎチャネル型トランジスタのゲート電極であれば、このノンドープシリコンにｎ型不純物をドーピングし、ｐチャネル型トランジスタのゲート電極であれば、このノンドープシリコンにｐ型不純物をドーピングして、それぞれの平面型のゲート電極が形成される。
【００５８】
一方、縦型の読み出しゲート電極２６以外の他の平面型のゲート電極は、高速動作を実現するために、±０．３Ｖ以内に低い閾値電圧に制御することが必要になる。このため、他の平面型のゲート電極は、縦型の読み出しゲート電極２６とは異なる仕事関数を持ったゲート電極材料、つまりボロンドープシリコンや、ＴｉＮ、ＨｆＳｉ、Ｗなどのメタル材料などで形成することができる。つまり、これらの電極材料など、ｎチャネル／ｐチャネルのＭＯＳトランジスタごとの閾値電極制御や、ＡｌＯやＨｆＯ、ＴａＯといった高誘電率ゲート絶縁膜の仕事関数差を相殺する電極材料で形成することができる。
【００５９】
縦型の読み出しゲート電極２６は、第１導電型または第２導電型の不純物をドーピングした不純物導入シリコンで形成することができる。例えば、読み出しゲート電極２６は、リン（Ｐ）またはボロン（Ｂ）をドーピングしたアモルファスシリコンあるいはポリシリコンで形成することができる。
【００６０】
縦型の読み出しゲート電極２６として、上記インサイツでボロンをドーピングしたアモルファスシリコンや、その他のｐ型相当の仕事関数を持ったメタルで形成することができる。この場合、自己整合的に縦型の読み出しゲート電極の表面に電子密度が下がるので、暗電流発生防止の効果がある。このような構成では、読み出しゲート電極２６は、ゲート絶縁膜２７を介して直接ｎ型半導体のチャネル領域に接触しても問題ないため、暗電流抑制領域２９，３０を省略できる。
【００６１】
さらに、縦型の読み出しゲート電極２６上のいわゆる引き出し電極部２６ａと、平面型の他のゲート電極３１、３３、８７、８８と、ゲート電極配線（図示せず）は、それぞれの上面が、互いに同一平面に形成される。ゲート電極配線は、平面型の他のゲート電極３１、３３、８７、８８のそれぞれと連続して形成した構成とすることもできる。
【００６２】
［固体撮像装置の動作］
次に、固体撮像装置１０１の動作を説明する。
【００６３】
まず、図２で示す固体撮像装置１０１の表面側、すなわち、図示しないオンチップレンズ側から光Ｌを照射する。オンチップレンズにより集光された光Ｌは、図示しないカラーフィルタを介して、フォトダイオードＰＤに入射する。
【００６４】
フォトダイオードＰＤに入射した光は、第１フォトダイオードＰＤ１や、第２フォトダイオードＰＤ２において光電変換し、そこにおいて、信号電荷が生成される。生成された信号電荷は、第１フォトダイオードＰＤ１を構成するｎ＋半導体領域２２、または第２フォトダイオードＰＤ２を構成するｎ＋半導体領域２４に蓄積される。
【００６５】
また、読み出しゲート電極２６の底部、及び側面が、ゲート絶縁膜２７を介して暗電流抑制領域２９，３０に接触するように構成され、信号電荷の蓄積時に、読み出しゲート電極２６に、負電圧が印加される。これにより、チャネル領域２９の界面はホールピニングされ、信号電荷の蓄積時において、読み出しゲート電極２６から入る暗電流ノイズを、暗電流抑制領域２９，３０内に閉じ込めることができる。従って、第１のフォトダイオードＰＤ１、第２のフォトダイオードＰＤ２に到達する暗電流を低減することができる。
【００６６】
また、信号電荷の蓄積時に、例えば第１フォトダイオードＰＤ１の飽和電荷量（Ｑｓ）を超えてあふれた信号電荷は、チャネル領域２９を通って、隣接する第２フォトダイオードＰＤ２に移動する。また、その逆で、第２フォトダイオードＰＤ２であふれた信号電荷は、第１フォトダイオードＰＤ１に移動する。すなわち、一方のフォトダイオードの飽和電荷量を超えた信号電荷は、他方のフォトダイオードへオーバーフローされる。これにより、フォトダイオードＰＤ全体の飽和電荷量（Ｑｓ）を増加させることが可能となる。ここで、第１フォトダイオードＰＤ１と第２フォトダイオードＰＤ２間のチャネル領域２８では、オーバーフローバリア領域を兼ねて形成される。
【００６７】
信号電荷の蓄積後、読み出しゲート電極２８に、正電圧を印加する。チャネル領域２８の電位が深くなることにより、第１フォトダイオードＰＤ１、第２フォトダイオードＰＤ２に蓄積された信号電荷は、チャネル領域２８を通じてフローティングディフュージョン領域ＦＤに同時に読み出される。
【００６８】
その後の駆動方法は、通常の固体撮像装置の駆動と同様である。すなわち、フローティングディフュージョン領域ＦＤに信号電荷が転送され、そのフローティングディフュージョン領域ＦＤの電圧変化により、アンプトランジスタＴｒ３のアンプゲート電極３３に電圧が印加される。これにより、信号電荷による信号出力が増幅されて出力される。
【００６９】
また、リセットゲート電極３１に正の電圧が印加されることにより、リセットトランジスタＴｒ２がオンして、フローティングディフュージョン領域ＦＤは、ソース・ドレイン領域３２に印加されている電源電圧と同電圧になるようにリセットされる。
【００７０】
＜固体撮像装置の製造方法の実施の形態＞
次に、図３〜図１０を用いて本発明に係る固体撮像装置の製造方法の一例を説明する。
先ず、図３に示すように、ｐ型の半導体基板２０の画素部３側に第２フォトダイオードＰＤ２の一部を構成するｎ半導体領域２５及びｎ＋半導体領域２４をイオン注入法にて形成する。この両領域２５及び２４は、単位画素内の画素トランジスタの下部に延長するように形成される。また、周辺回路部６１側では、ｐチャネルＭＯＳトランジスタを形成すべき領域にｎ型半導体ウェル領域６２を形成する。
【００７１】
そして、半導体基板２０上に、シリコン酸化膜６３を介して所要の膜厚の第１研磨ストップ膜となる例えばシリコン窒化膜６４を成膜する。このシリコン窒化膜６４は、例えば１００ｎｍ程度の膜厚を有する。画素部３側では、画素分離領域及び画素内の素子分離領域に対応する部分の第１のシリコン窒化膜６４に開口６５を形成し、この開口６５を通してｐ型不純物をイオン注入してｐ型のチャネルストップ領域６６を形成する。
【００７２】
そして、開口６５内にシリコン酸化膜６７を埋め込んで、シリコン酸化膜６７を平坦化する。平坦化は、例えばＣＭＰ（化学機械研磨）法が用いられる。このシリコン酸化膜６７とｐ型のチャネルストップ領域６６による画素分離領域３５（素子分離領域３５ａをも含む）を形成する。なお、画素分離領域及び素子分離領域は、形成素子の種類によって、例えばシリコン基板に溝を形成し、この溝内にもシリコン酸化膜６７を埋め込む構成とすることもできる。
【００７３】
一方、周辺回路部６１側では、素子分離領域に対応する部分の第１のシリコン窒化膜６４に開口７１を形成し、この開口７１下の半導体基板２０に所要の深さの溝７２を形成する。この溝７２内及び第１のシリコン窒化膜６４の開口７１内にシリコン酸化膜７３を埋め込んで、ＳＴＩ構造にお素子分離領域７４を形成する。
【００７４】
次に、図４に示すように、平坦化後の、第１研磨ストッパとなるシリコン窒化膜６４上に第２研磨ストッパとなるシリコン窒化膜７５を所用の膜厚に成膜する。例えば、平坦化後の、第１のシリコン窒化膜６４の残りの膜厚８０ｎｍに１００ｎｍ厚の第２のシリコン窒化膜７５を成膜し、トータル厚が平面型のゲート電極の厚さ相当の１８０ｎｍ程度とする。
【００７５】
そして、画素部３及び周辺回路部６１側のそれぞれにおいて、平面型ゲート電極を形成すべき部分に対応する位置に、レジストマスク７６を介して、第１、第２のシリコン窒化膜６４、７５及びシリコン酸化膜６３を選択的にエッチング除去して溝７７を形成する。この溝７７は、平面型のゲート電極幅に相当する溝幅を有して形成される。この溝７７を通じて閾値電圧が調整されるように、それぞれｎチャネル、ｐチャネルのトランジスタに対応して、所要のチャネル領域を形成する。なお、図示しないが、溝７７の形成の際に、ゲート電極配線用の溝を形成することができる。例えば、溝７７に連続するように、平面型ゲート電極のゲート電極配線を形成するための溝も同時に形成することができる。上記チャネル領域は、平面型ゲート電極に対応する領域に選択的に形成する。
【００７６】
次に、図５に示すように、溝７７内にゲート絶縁膜２７を介してノンドープのアモルファスシリコンあるいはポリシリコン、本例ではノンドープのポリシリコン膜７９を埋め込むように形成する。ノンドープシリコン膜７９は、平面型ゲート電極、ゲート電極配線に相当するものである。ポリシリコン膜７９は、シリコン窒化膜７５上にも形成される。
【００７７】
次に、図６に示すように、ノンドープのポリシリコン膜７９上にシリコン酸化膜８１を成膜する。このシリコン酸化膜８１上にレジストマスク８２を形成する。レジストマスク８２の開口８３を介して、縦型の読み出しゲート電極を形成すべき領域上のシリコン酸化膜６３、第１、第２のシリコン窒化膜６４、７５、ノンドープのポリシリコン膜７９、及びシリコン酸化膜８１を選択エッチングして開口部８４を形成する。
【００７８】
この開口部８４を通じて、ｐ型不純物である例えばボロンをイオン注入して、ｎ＋半導体領域２４に達するｐ型半導体領域２９を形成する。このｐ型半導体領域２９の形成に際しては、縦型の読み出しゲート電極に対応する領域のみに、選択的に形成する。このｐ型半導体領域２９は、暗電流抑制のための領域である。
【００７９】
次に、図７に示すように、シリコン酸化膜６３からシリコン酸化膜８１に至る多層膜の開口部８４の側壁に、例えばシリコン酸化膜によるサイドウォール８５を形成する。このサイドウォール８５は、通常のように溝部８４の内壁面を含む全面に例えば膜厚５０ｎｍ程度のシリコン酸化膜を成膜した後、シリコン表面までドライエッチング（エッチバック）して形成することができる。
【００８０】
次に、図８に示すように、サイドウォールをマスクに、ｐ型半導体領域２９を底部及び周壁部分を残すように選択エッチングして縦溝５０を形成する。この縦溝５０は、例えば１μｍ程度の深さに形成する。その後、エッチングダメージを除去するために熱酸化し、その熱酸化膜とサイドウォール酸化膜８５およびシリコン酸化膜８１をフッ酸で除去する。このフッ酸で除去された縦溝５０上部の広いか開口部８４は、読み出しゲート電極の引き出し電極部が形成される開口部となる。
【００８１】
次に、図９に示すように、開口部８４及び縦溝５０内にゲート絶縁膜２７となる例えばシリコン酸化膜２７を介して、リンドープのアモルファスシリコンあるいはポリシリコンのゲート電極材料８６を埋め込む。このゲート電極材料８６は、リン（Ｐ）含有のドーパントガスとシランのソースガスに混合した混合ガスを用いたＣＶＤ法で成膜される。
【００８２】
その後、ＣＭＰ法により、第２のシリコン窒化膜７５まで一括して平坦化処理を行う。すなわち、ノンドープのポリシリコン膜７９及びリンドープシリコンのゲート電極材料８６を一括平坦化処理する。これにより、縦溝及び開口部に埋め込まれたリンドープシリコンによる縦型の読み出しゲート電極２６及びその上部の引き出し電極部２６ａと、溝７７に埋め込まれた平面型のゲート電極、ゲート電極配線となるノンドープのポリシリコン膜７９を形成する。
【００８３】
図９におけるノンドープのポリシリコン膜７９を含む領域Ａの図９と直交する方向の断面構造を図１１に示す。図４の工程で、レジストマスク７６の開口が素子分離領域３５ａを跨ぐ大きさで形成され、このレジストマスク７６を介して第１、第２のシリコン窒化膜７５、６４がエッチング除去される。このエッチング除去では、素子分離領域３５ａのシリコン酸化層６７一部表面も除去される。これにより、ノンドープのポリシリコン膜７９は、素子分離領域３５ａのシリコン酸化層６７の段差部分に埋め込まれるようにして、全体としてＴ字形に形成される。最終的に、平面型のゲート電極は、シリコン酸化層６７の段差部分に埋め込まれるように、全体としてＴ字形に形成される。
【００８４】
図９における縦型の読み出しゲート電極２６を含む領域Ｂの図９と直交する方向の断面構造を図１２に示す。
【００８５】
次に、図１０に示すように、第１、第２のシリコン窒化膜６４，７５を熱燐酸で除去する。その後、他の画素トランジスタのゲート電極、本例ではリセットゲート電極、アンプゲート電極、及び周辺回路部６１のｎチャネルＭＯＳトランジスタのゲート電極に対応するノンドープのポリシリコン膜７９にｎ型不純物の例えばリン（Ｐ）をイオン注入する。また、周辺回路部６１のｐチャネルＭＯＳトランジスタのゲート電極に対応するノンドープのポリシリコン膜７９にｐ型不純物の例えばボロン（Ｂ）をイオン注入する。このようにして、画素トランジスタの平面型のゲート電極３１、３３及びゲート電極配線と、ＣＭＯＳトランジスタの平面型のゲート電極８７、８８及びゲート配線を形成する。
【００８６】
ノンドープのポリシリコン膜７９に対する不純物のイオン注入は、例えば図９の工程の後で、選択的にｎ型，ｐ型の不純物をイオン注入することもできる。
【００８７】
また、第１、第２のフォトダイオードＰＤ１、ＰＤ２を構成するｎ＋半導体領域２４、ｐ＋半導体領域２３、ｎ＋半導体領域２２，ｐ＋半導体領域２１をイオン注入で形成する。また、画素トランジスタのｎ型半導体領域によるフローティングディフージョン領域ＦＤ、各ソース・ドレイン領域３２、３４、周辺回路部６１側のｎチャネルＭＯＳトランジスタのｎ型半導体領域によるソース・ドレイン領域９１，９２を形成する。さらに、周辺回路部６１側のｐチャネルＭＯＳトランジスタのｐ型半導体領域によるソース・ドレイン領域９３，９４を形成する。
【００８８】
このようにして、平面型のゲート電極３１、３３、８７、８８、及び上部に引き出し電極部２６ａを有する縦型読み出しゲート電極２６が形成される。同時にゲート電極配線が形成される。また、画素トランジスタ、ＣＭＯＳトランジスタのｎチャネルＭＯＳトランジスタＴｒｎ、ｐチャネルＭＯＳトランジスタＴｒｐが形成される。
【００８９】
平面型のゲート電極とソース・ドレイン領域は、同じ導電型の不純物を同時にイオン注入して形成することもできる。
【００９０】
これ以降は、図示しないが、多層配線層、カラーフィルタ、オンチップマイクロレンズ等を形成して、目的の固体撮像装置を得る。
【００９１】
なお、図示しないが、縦型の読み出しゲート電極２６をボロンドープのアモルファスシリコンあるいはポリシリコンで形成し、平面型のゲート電極をノンドープのアモルファスシリコンあるいはポリシリコンを成膜した後、不純物をイオン注入して形成することもできる。また、平面型のゲート電極を有するトランジスタの形成において、ゲート絶縁膜を前述の高誘電率ゲート絶縁膜とし、この上に高誘電率ゲート絶縁膜との仕事関数差を相殺する仕事関数を持つ電極材料、例えばメタルで平面型のゲート電極を形成することもできる。
【００９２】
上例では、縦型の読み出しゲート電極２６の他は全て一括でノンドープのポリシリコンを埋め込むようにしたが、用途に応じて、メタル電極やボロンドープのポリシリコン膜を埋め込むようにすることもできる。また、縦型の読み出しゲート電極と、その他の平面型のゲート電極の加工順を入れ替えても問題ない。すなわち、ノンドープのポリシリコン膜７９の形成工程（図４、図５）を、縦型の読み出しゲート電極２６の形成工程（図６乃至図７の前半）の後にすることも可能である。
【００９３】
第１実施の形態に係る固体撮像装置１０１によれば、基板２０の深さ方向に、第１及び第２のフォトダイオードＰＤ１，ＰＤ２が形成され、電荷蓄積時にいずれか一方のフォトダイオードが飽和したとき、溢れた信号電荷が他方のフォトダイオードに蓄積される。このような構成により、画素サイズが微細化されても、フォトダイオードＰＤ全体の飽和電荷量（Ｑｓ）が増加し、固体撮像装置の感度を向上させることができる。また、縦型の読み出しゲート電極２６がフォトダイオードＰＤ［ＰＤ１，ＰＤ２］の端に形成されるので、画素サイズが微細化されても、フォトダイオードＰＤの面積を広く取ることができ、飽和電荷量（Ｑｓ）が増加し、固体撮像装置の感度を向上させることができる。
【００９４】
固体撮像装置１０１では、電荷読み出しトランジスタＴｒ１が、フォトダイオードＰＤの深さ方向に埋め込まれた縦型の読み出しゲート電極２６を有する、縦型トランジスタとして構成されている。これにより、基板２０の深さ方向に形成された第１及び第２のフォトダイオードＰＤ１，ＰＤ２に蓄積された信号電荷を、フローティングディフュージョン領域ＦＤに完全転送することができる。
【００９５】
そして、本実施の形態の固体撮像装置１０１では、縦型の読み出しゲート電極２６と、他の平面型のゲート電極３１，３３、８７、８８とが，互いに異なる材質の電極材料で形成されるので、それぞれのゲート電極下のチャネル領域の電位コントロールが容易になる。例えば、縦型の読み出しゲート電極２６は、インサイツ（ｉｎｓｉｔｕ）でリンをドーピングした非単結晶シリコン膜で形成されるので、深さ方向に均一な不純物濃度を有することができる。このため、読み出しゲート電極２６の深い部分での空乏化が生ぜず、チャネル領域２８を所望の電位に制御することが可能になる。平面型のゲート電極３１、３３、８７、８８は、ノンドープの非単結晶シリコンを成膜し、イオン注入で所要の導電型の不純物をドーピングして形成される。従って、ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタにおいて、それぞれチャネル領域を所望の電位に制御することが可能にし、最適閾値電圧で動作させるように設計することができる。
【００９６】
平面型のゲート電極を有するＭＯＳトランジスタにおいて、高誘電率膜によるゲート絶縁膜を用い、この上に高誘電率ゲート絶縁膜との仕事関数差を相殺する仕事関数を有する電極材料、例えばメタル材料によるゲート電極を形成することも可能である。これにより、チャネル領域の閾値電圧を所望の値に制御することが可能になり、高速動作を実現することができる。
【００９７】
縦型の読み出しゲート電極２６をボロン（Ｂ）ドーピングなどｐ型とするときは、アクセプタでありマイナスに帯電しているので、チャネル領域２８の界面にホールを誘起し、ホールピニング状態とすることができる。これにより、暗電流抑制領域２９、３０を省略することができる。
【００９８】
本実施の形態では、縦型の読み出しゲート電極２６と、その他の平面型のゲート電極３１、３３、８７、８８が、互いに異なる仕事関数の電極材料で形成されるので、それぞれ最適な閾値制御ができる。すなわち、画素の電荷転送を行う電荷読み出しトランジスタＴｒ１のゲートのチャネル領域と、高速動作が要求されるロジック回路におけるＣＭＯＳトランジスタのゲートのチャネル領域は、それぞれ独立の閾値制御を行うことが望まれている。しかし、読み出しゲートに縦型構造を用いたときは、深さ方向で均一な電位制御を行うことが困難である。これに対して、電極材料に最適なものを用いることで、縦型の読み出しゲートの深さ方向で均一な電位制御を行うことができ、最適な閾値制御を行うことができる。
【００９９】
また、縦型の読み出しゲート電極２６上の引き出し電極部と、平面型の他のゲート電極３１，３３、８７，８８と、ゲート電極配線のそれぞれの上面が、同一平面に形成しているので、容易に微細なパターンが形成できる。すなわち、縦型の読み出しゲート電極２６及び他の平面型のゲート電極３１、３３、８７、８８を加工する際に、溝埋め込み形状を導入し、その都度、平坦化工程を入れて同一平面状に形成する。このことにより、異なるゲート電極材料で構成されるゲート電極（すなわちゲート電極２６とゲート電極３１〜８８）の加工に悪影響を及ぼさず、容易に微細なパターンを形成することが可能となる。
【０１００】
また、本実施の形態では、平面型のゲート電極の一部が素子分離領域の絶縁層の段差部に埋め込まれた構成を有している。前記平坦化工程を素子分離加工工程の一部として取り込むことにより、工程を簡略化できると同時に素子分離段差の影響をゲート電極加工時に受けにくくなり、より微細な構造への対応が可能になる。
【０１０１】
第１実施の形態に係る固体撮像装置１０１によれば、電荷読み出しトランジスタＴｒ１の縦型の読み出しゲート電極において、深い位置の電極内が空乏化せず、その他の平面型のゲート電極を形成したＭＯＳトランジスタにおいても、最適な閾値設計を行うことができる。
【０１０２】
本実施の形態の固体撮像装置の製造方法において、工程の途中まで、縦型の読み出しゲート電極２６及び平面型のゲート電極３１，３３、８７、８８は、いずれも第１、第２のシリコン窒化膜６４及び７５の溝に埋め込まれる。この結果、縦型の読み出しゲート電極２６と、平面型のゲート電極３１，３３、８７、８８とは、互いに影響を与えず、良好に形成することができる。
【０１０３】
因みに、図１３に示すように、縦型の第１のゲート電極９５を形成した後、全面に第２のゲート電極材料を形成し、パターニングして平面型の第２のゲート電極９６を形成する際、第１のゲート電極の側部に一部第２のゲート電極材料９６ａが形成されてしまう。本実施の形態の製造方法によれば、このような不都合が生じない。
【０１０４】
本実施の形態の固体撮像装置では、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２からなる２つのフォトダイオードによって構成される例としたが、２つ以上のフォトダイオードを、所望の数だけ、複数積層させることが可能である。画素サイズを縮小化した場合でも、複数のフォトダイオードを積層させることにより、飽和電荷量（Ｑｓ）を増加させることができ、感度を向上させることができる。このため、飽和電荷量の増加や、感度を向上させながらも、画素サイズの縮小化が容易であり、本実施の形態の構造は、画素サイズの微細化に有利である。また、飽和電荷量の増加が可能であり、ダイナミックレンジを大きくすることができるので、コントラストの向上が図られる。
【０１０５】
本実施形態例の固体撮像装置１０１では、第１導電型をｐ型とし、第２導電型をｎ型として構成したが、第１導電型をｎ型とし、第２導電型をｐ型としてもよい。その場合に、上述した動作において、各画素トランジスタに印加する電圧は、正を負、負を正に読み替える。
【０１０６】
また、本実施の形態の固体撮像装置１０１では、表面照射型の固体撮像装置として説明したが、裏面照射型の固体撮像装置としてもよい。本実施形態例の固体撮像装置１０１を、光を基板裏面側から入射させる裏面照射型に構成するときは、画素部３及び周辺回路部が形成された半導体基板の表面側の上方に、層間絶縁膜を介して多層配線層が形成され、裏面側が光入射面（いわゆる受光面）となる。裏面側の画素部３の画素２上に平坦化膜を介してオンチップカラーフィルタ、さらにその上にオンチップマイクロレンズが形成される。
【０１０７】
＜第２実施の形態＞
［電子機器］
以下に、上述した本発明の固体撮像装置を、電子機器に用いた場合の実施形態を示す。以下の説明では、一例として、カメラに、上述の実施の形態の固体撮像装置を用いる例を説明する。
【０１０８】
図１４に、本発明の第２実施の形態に係るカメラの概略断面構成を示す。本実施の形態に係るカメラ１１４は、静止画撮影又は動画撮影可能なビデオカメラを例としたものである。本実施の形態に係るカメラ１１４は、固体撮像装置１０１と、光学系１１０と、シャッタ装置１１１と、駆動回路１１２と、信号処理回路１１３とを有する。
【０１０９】
光学レンズ１１０は、被写体からの像光（入射光）を固体撮像装置１０１の撮像面上に結像させる。これにより固体撮像装置１０１内に一定期間当該信号電荷が蓄積される。この光学レンズ１１０は、複数の光学レンズから構成される光学レンズ系としてもよい。
シャッタ装置１１１は、固体撮像装置１への光照射期間および遮光期間を制御する。
駆動回路１１２は、固体撮像装置１０１の転送動作およびシャッタ装置１１１のシャッタ動作を制御する駆動信号を供給する。駆動回路１１２から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１１３は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいはモニタに出力される。
【０１１０】
本実施形態例のカメラに用いられる固体撮像装置１０１では、電荷読み出しトランジスタのゲート電極を縦型構成として画素サイズの微細化を可能にしつつ、各トランジスタにおけるチャネル領域の電位コントロールを確実ならしめる。このため、飽和電荷量（Ｑｓ）、感度の向上が図られると共に、縦型の電荷読み出しトランジスタの動作、平面型のゲート電極を有するＭＯＳトランジスタの閾値電圧の制御が良好となる。電子機器の小型化、高品質化が可能とされる。
【図面の簡単な説明】
【０１１１】
【図１】本発明に適用する固体撮像装置の一例を示す概略構成図である。
【図２】本発明の第１実施の形態に係る固体撮像装置の要部を示す概略断面図である。
【図３】第１実施の形態に係る固体撮像装置の製造方法の実施の形態を示す製造工程図（その１）である。
【図４】第１実施の形態に係る固体撮像装置の製造方法の実施の形態を示す製造工程図（その２）である。
【図５】第１実施の形態に係る固体撮像装置の製造方法の実施の形態を示す製造工程図（その３）である。
【図６】第１実施の形態に係る固体撮像装置の製造方法の実施の形態を示す製造工程図（その４）である。
【図７】第１実施の形態に係る固体撮像装置の製造方法の実施の形態を示す製造工程図（その５）である。
【図８】第１実施の形態に係る固体撮像装置の製造方法の実施の形態を示す製造工程図（その６）である。
【図９】第１実施の形態に係る固体撮像装置の製造方法の実施の形態を示す製造工程図（その７）である。
【図１０】第１実施の形態に係る固体撮像装置の製造方法の実施の形態を示す製造工程図（その８）である。
【図１１】図９の領域Ａの拡大断面図である。
【図１２】図９の領域Ｂの拡大断面図である。
【図１３】本発明の説明に供する断面図である。
【図１４】本発明の第２実施の形態に係る電子機器の概略構成図である。
【図１５】従来の固体撮像装置の一例を示す要部の概略断面図である。
【図１６】単位画素の一例を示す等価回路図である。
【図１７】従来の固体撮像装置の他の例を示す要部の概略断面図である。
【符号の説明】
【０１１２】
１、１０１・・固体撮像装置、２・・画素、３・・画素部、４・・垂直駆動回路、５・・カラム信号処理回路、６・・水平駆動回路、７・・出力部、８・・制御回路、９・・垂直信号線、１０・・水平信号線、Ｔｒ１・・電荷読み出しトランジスタ、Ｔｒ２・・リセットトランジスタ、Ｔｒ３・・アンプトランジスタ、ＰＤ［ＰＤ１，ＰＤ２］・・フォトダイオード、２６・・縦型の読み出しゲート電極、３１、３３、８７、８８・・平面型のゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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