(57)【要約】【課題】サージ耐量の向上が図れ、かつ、順方向における抵抗値の低減も図ることが可能な構造のＳＢＤを備えた半導体装置を提供する。【解決手段】ｐ+型不純物層３の側面部に沿ってｎ型不純物層６を形成することで、ｐ+型不純物層３の側面部からｎ-型ドリフト層２に伸びる空乏層の広がりを小さくする。これにより、ＰＮ接合で形成される空乏層幅を狭めることができ、順方向における抵抗値を低減させることが可能となる。そして、順方向における抵抗値の低減が図れることで、ＳｉＣ半導体装置の単位面積当りのｐ+型不純物層３の面積を大きく取ることができ、サージ耐量の向上と順方向における抵抗値の低減の両立を図ることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型半導体からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型半導体からなるドリフト層（２）と、
前記ドリフト層（２）の上に配置され、該ドリフト層（２）におけるセル部において、前記ドリフト層（２）の表面とショットキー接触するように形成されたショットキー電極（４）と、
前記基板（１）の裏面（１ｂ）に形成されたオーミック電極（５）と、
前記ドリフト層（２）の表層部に備えられ、前記ショットキー電極（４）と接するように第２導電型半導体にて構成された第２導電型不純物層（３）と、
前記第２導電型不純物層（３）の基板水平方向側方に形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型不純物層（６）と、を備えていることを特徴とするショットキーバリアダイオードを備えた半導体装置。
【請求項２】
前記第１導電型不純物層（６）は、前記第２導電型不純物層（３）の基板水平方向側方に配置された部分（６ｂ）と、前記第２導電型不純物（３）の底部の下方に配置された部分（６ａ）とを有して構成されていることを特徴とする請求項１に記載のショットキーバリアダイオードを備えた半導体装置。
【請求項３】
前記第１導電型不純物層（６）は、前記第２導電型不純物層（３）の基板水平方向側方に配置された部分（６ｂ）よりも前記第２導電型不純物（３）の底部の下方に配置された部分（６ａ）の方が高不純物濃度とされていることを特徴とする請求項２に記載のショットキーバリアダイオードを備えた半導体装置。
【請求項４】
前記第１導電型不純物層（６）は、前記ショットキー電極（４）から離間し、前記ドリフト層（２）の表面よりも深い位置に形成されていることを特徴とする請求項１ないし３のいずれか１つに記載のショットキーバリアダイオードを備えた半導体装置。
【請求項５】
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型半導体からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型半導体からなるドリフト層（２）と、
前記ドリフト層（２）の上に配置され、該ドリフト層（２）におけるセル部において、前記ドリフト層（２）の表面とショットキー接触するように形成されたショットキー電極（４）と、
前記基板（１）の裏面（１ｂ）に形成されたオーミック電極（５）と、
前記ドリフト層（２）の表層部に備えられ、前記ショットキー電極（４）と接するように第２導電型半導体にて構成された第２導電型不純物層（３）と、
前記第２導電型不純物層（３）の基板水平方向側方に形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型不純物層（６）と、を有してなるショットキーバリアダイオードを備えた半導体装置の製造方法において、
前記基板（１）の上に前記ドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面に第１マスク（１１）を配置し、該第１マスク（１１）のうち前記第２導電型不純物層（３）の形成予定領域を開口させると共に、該第１マスク（１１）を用いて第２導電型不純物をイオン注入することで前記第２導電型不純物層（３）を形成する工程と、
前記ドリフト層（２）の表面に第２マスク（１１、１３）を配置し、該第２マスク（１１、１３）の前記第１導電型不純物層（６）の形成予定領域を開口させると共に、該第２マスク（１１、１３）を用いて第１導電型不純物をイオン注入することで前記第２導電型不純物層（３）の基板水平方向側方の位置に第１導電型不純物層（６）を形成する工程と、を含んでいることを特徴とするショットキーバリアダイオードを備えた半導体装置の製造方法。
【請求項６】
前記第２導電型不純物層（３）を形成する工程と前記第１導電型不純物層（６）を形成する工程で用いた前記第１マスクと前記第２マスクを同じマスク（１１）とし、前記第１導電型不純物層（６）の形成に用いる前記第１導電型不純物として、前記第２導電型不純物層（３）の形成に用いる前記第２導電型不純物よりも熱処理による拡散が大きいものを用いることを特徴とする請求項５に記載のショットキーバリアダイオードを備えた半導体装置の製造方法。
【請求項７】
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素からなり、かつ、前記主表面（１ａ）がＣ面とされた基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に配置され、該ドリフト層（２）におけるセル部において、前記ドリフト層（２）の表面とショットキー接触するように形成されたショットキー電極（４）と、
前記基板（１）の裏面（１ｂ）に形成されたオーミック電極（５）と、
前記ドリフト層（２）の表層部に備えられ、前記ショットキー電極（４）と接するように第２導電型半導体にて構成された第２導電型不純物層（３）と、
前記第２導電型不純物層（３）の基板水平方向側方および底部の下方に形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型不純物層（６）と、を有してなるショットキーバリアダイオードを備えた炭化珪素半導体装置の製造方法において、
前記基板（１）の上に前記ドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面にマスク（１１）を配置し、該マスク（１１）のうち前記第２導電型不純物層（３）および前記第１導電型不純物層（６）の形成予定領域を開口させると共に、該マスク（１１）を用いて前記ドリフト層（２）をエッチングすることで凹部（２ａ）を形成する工程と、
前記凹部（２ａ）内に選択的にエピタキシャル成長を行うことで、前記第１導電型不純物層（６）を形成する工程と、
前記凹部（２ａ）内において、前記第１導電型不純物層（６）の表面に選択的にエピタキシャル成長を行うことで第２導電型不純物層（３）を形成する工程と、を含んでいることを特徴とするショットキーバリアダイオードを備えた炭化珪素半導体装置の製造方法。
【請求項８】
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素からなり、かつ、前記主表面（１ａ）がＳｉ面とされた基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に配置され、該ドリフト層（２）におけるセル部において、前記ドリフト層（２）の表面とショットキー接触するように形成されたショットキー電極（４）と、
前記基板（１）の裏面（１ｂ）に形成されたオーミック電極（５）と、
前記ドリフト層（２）の表層部に備えられ、前記ショットキー電極（４）と接するように第２導電型半導体にて構成された第２導電型不純物層（３）と、
前記第２導電型不純物層（３）の基板水平方向側方および底部の下方に形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型不純物層（６）と、を有してなるショットキーバリアダイオードを備えた炭化珪素半導体装置の製造方法において、
前記基板（１）の上に前記ドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面にマスク（１１）を配置し、該マスク（１１）のうち前記第２導電型不純物層（３）および前記第１導電型不純物層（６）の形成予定領域を開口させると共に、該マスク（１１）を用いて前記ドリフト層（２）をエッチングすることで凹部（２ａ）を形成する工程と、
前記凹部（２ａ）内に選択的にエピタキシャル成長を行うことで、前記第１導電型不純物層（６）を形成する工程と、
前記凹部（２ａ）内において、前記第１導電型不純物層（６）の表面に選択的にエピタキシャル成長を行うことで第２導電型不純物層（３）を形成する工程と、を含んでいることを特徴とするショットキーバリアダイオードを備えた炭化珪素半導体装置の製造方法。
【請求項９】
前記第１導電型不純物層（６）を形成する工程では、エピタキシャル成長を前記ドリフト層（２）の形成と同条件で行うことを特徴とする請求項８に記載のショットキーバリアダイオードを備えた炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーバリアダイオード（以下、ＳＢＤという）を備える半導体装置およびその製造方法に関するものであり、特に、炭化珪素（以下、ＳｉＣという）等のワイドバンドギャップ半導体を用いた半導体装置に適用すると好適である。
【背景技術】
【０００２】
従来、特許文献１において、ＳＢＤにおける順方向のオン電圧と逆方向のリーク電流とのトレードオフの関係を改善することを目的として、ｎ型のドリフト層内にｐ+型不純物層を配置することでＰＮ接合部を設けた構造が提案されている。この構造は、ジャンクションバリアショットキー（以下、ＪＢＳという）構造と呼ばれている。
【０００３】
ＪＢＳ構造は、ＰＮ接合を備えているため、サージ電圧などの高電圧が印加されたときに起こるアバランシェブレークダウンへの耐性が強いという特徴もある。これは、ブレークダウン時に発生した正孔キャリアが抵抗値の低いｐ+型不純物層を通ってアノード電極に引き抜かれるためである。したがって、ＳｉＣ半導体装置の単位面積当りのｐ+型不純物層の占める面積が大きい方がサージ電流をより広面積に流すことができ、サージ耐量を向上させることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−１３６０１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ｐ+型不純物層の面積を広くするほどＳＢＤとして機能する部分、つまり順方向の電流経路となるショットキー電極とドリフト層との接触面積が狭くなり、順方向における抵抗値が増大し、ＳＢＤのオン電圧を増大させるという問題がある。このため、サージ耐量の向上と順方向における抵抗値の低減の両立が望まれる。
【０００６】
本発明は上記点に鑑みて、サージ耐量の向上が図れ、かつ、順方向における抵抗値の低減も図ることが可能な構造のＳＢＤを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した順方向における抵抗値の増大の問題は、ショットキー電極とドリフト層との接触面積とｐ+型不純物層の面積との面積比だけではなく、ＰＮ接合で形成される空乏層幅が抵抗増大の要因となる。特に、ＳｉＣなどのワイドバンドギャップ半導体では、ビルトインポテンシャルが大きいため、空乏層の伸び量が大きくなり、その分、ショットキー電極とドリフト層との接触面積よりも順方向の電流経路の面積を狭め、順方向における抵抗値を増大させることになる。したがって、ＰＮ接合で形成される空乏層幅を狭めることが順方向における抵抗値を低減させることになる。そして、このように順方向における抵抗値の低減が図れることで、ＳｉＣ半導体装置の単位面積当りのｐ+型不純物層の面積を大きく取ることができ、サージ耐量の向上と順方向における抵抗値の低減の両立を図ることが可能となる。
【０００８】
上記目的を達成するため、請求項１に記載の発明では、ドリフト層（２）の表層部においてショットキー電極（４）と接するように第２導電型半導体にて構成された第２導電型不純物層（３）の基板水平方向側方に、ドリフト層（２）よりも高不純物濃度とされた第１導電型不純物層（６）を備えるることを特徴としている。
【０００９】
このように構成することで、第２導電型不純物層（３）の側面部から第１導電型不純物層（６）に伸びる空乏層の広がりを小さくできる。これにより、ＰＮ接合で形成される空乏層幅を狭めることができ、順方向における抵抗値を低減させることが可能となる。そして、順方向における抵抗値の低減が図れることで、ＳｉＣ半導体装置の単位面積当りの第２導電型不純物層（３）の面積を大きく取ることができ、サージ耐量の向上と順方向における抵抗値の低減の両立を図ることが可能となる。
【００１０】
請求項２に記載の発明では、第１導電型不純物層（６）を、第２導電型不純物層（３）の基板水平方向側方に配置された部分（６ｂ）と、第２導電型不純物（３）の底部の下方に配置された部分（６ａ）とを有した構成とすることを特徴としている。
【００１１】
このような構造とすれば、第２導電型不純物層（３）の側面部に加えて底部からドリフト層（２）に伸びる空乏層の伸び量も小さくできる。このため、電子が第２導電型不純物層（３）の底部に広がり易くなる。したがって、アノード−カソード間の電流経路の幅を広げることになり、より順方向における抵抗値を低減することが可能となる。これにより、より請求項１の効果を得ることが可能となる。
【００１２】
請求項３に記載の発明では、第１導電型不純物層（６）は、第２導電型不純物層（３）の基板水平方向側方に配置された部分（６ｂ）よりも第２導電型不純物（３）の底部の下方に配置された部分（６ａ）の方が高不純物濃度とされていることを特徴としている。
【００１３】
このように、第１導電型不純物層（６）のうち第２導電型不純物層（３）の底部の下方に配置された部分（６ａ）のｎ型不純物濃度を濃くしておけば、より第２導電型不純物層（３）の底部からドリフト層（２）に伸びる空乏層の広がりを小さくでき、より電流経路の幅を広げることができる。したがって、更に請求項１の効果を得ることが可能となる。
【００１４】
請求項４に記載の発明では、第１導電型不純物層（６）は、ショットキー電極（４）から離間し、ドリフト層（２）の表面よりも深い位置に形成されていることを特徴としている。
【００１５】
このような構造とすれば、空乏層の伸び方に分布ができ、ショットキー電極（４）、つまりアノード側からカソード側に向かうに連れて、徐々に電流経路の幅を広げることができる。これにより、より電流経路の幅を広げることができ、更に請求項１の効果を得ることが可能となる。
【００１６】
請求項５に記載の発明では、ショットキーバリアダイオードを備えた半導体装置の製造方法において、基板（１）の上にドリフト層（２）を形成する工程と、ドリフト層（２）の表面に第１マスク（１１）を配置し、該第１マスク（１１）のうち第２導電型不純物層（３）の形成予定領域を開口させると共に、該第１マスク（１１）を用いて第２導電型不純物をイオン注入することで第２導電型不純物層（３）を形成する工程と、ドリフト層（２）の表面に第２マスク（１１、１３）を配置し、該第２マスク（１１、１３）の第１導電型不純物層（６）の形成予定領域を開口させると共に、該第２マスク（１１、１３）を用いて第１導電型不純物をイオン注入することで第２導電型不純物層（３）の基板水平方向側方の位置に第１導電型不純物層（６）を形成する工程と、を含んでいることを特徴としている。このような製造方法により、請求項１に記載の半導体装置を製造することができる。
【００１７】
請求項６に記載の発明では、第２導電型不純物層（３）を形成する工程と第１導電型不純物層（６）を形成する工程で用いた第１マスクと第２マスクを同じマスク（１１）とし、第１導電型不純物層（６）の形成に用いる第１導電型不純物として、第２導電型不純物層（３）の形成に用いる第２導電型不純物よりも熱処理による拡散が大きいものを用いることを特徴としている。
【００１８】
このように、第１導電型不純物層（６）を形成するための第１導電型不純物が第２導電型不純物層（３）を形成するための第２導電型不純物よりも熱処理による拡散が大きいものを用いるようにすれば、１つのマスク（１１）のみによって第２導電型不純物層（３）と第１導電型不純物層（６）の双方を形成することが可能となり、製造工程の簡略化を図ることが可能となる。
【００１９】
請求項７に記載の発明では、ショットキーバリアダイオードを備えたＳｉＣ半導体装置の製造方法において、主表面（１ａ）がＣ面とされたＳｉＣからなる基板（１）を用い、この基板（１）の上にドリフト層（２）を形成する工程と、ドリフト層（２）の表面にマスク（１１）を配置し、該マスク（１１）のうち第２導電型不純物層（３）および第１導電型不純物層（６）の形成予定領域を開口させると共に、該マスク（１１）を用いてドリフト層（２）をエッチングすることで凹部（２ａ）を形成する工程と、凹部（２ａ）内に選択的にエピタキシャル成長を行うことで、第１導電型不純物層（６）を形成する工程と、凹部（２ａ）内において、第１導電型不純物層（６）の表面に選択的にエピタキシャル成長を行うことで第２導電型不純物層（３）を形成する工程と、を含んでいることを特徴としている。
【００２０】
このように、基板（１）として主表面（１ａ）がＣ面のものを用いていれば、ドリフト層（２）の表面や凹部（２ａ）の底面もＣ面となり、第１導電型不純物層（６）のうち凹部（２ａ）の底面にエピタキシャル成長させた部分の方が凹部（２ａ）の側面にエピタキシャル成長させた部分よりも第１導電型不純物濃度が濃くなるようにできる。これにより、請求項３の構造とすることも可能となる。なお、平坦化が必要な場合には、第２導電型不純物層（３）を形成した後に表面を研磨した平坦化を行うことが好ましい。
【００２１】
請求項８に記載の発明では、ショットキーバリアダイオードを備えたＳｉＣ半導体装置の製造方法において、主表面（１ａ）がＳｉ面とされたＳｉＣからなる基板（１）を用い、この基板（１）の上にドリフト層（２）を形成する工程と、ドリフト層（２）の表面にマスク（１１）を配置し、該マスク（１１）のうち第２導電型不純物層（３）および第１導電型不純物層（６）の形成予定領域を開口させると共に、該マスク（１１）を用いてドリフト層（２）をエッチングすることで凹部（２ａ）を形成する工程と、凹部（２ａ）内に選択的にエピタキシャル成長を行うことで、第１導電型不純物層（６）を形成する工程と、凹部（２ａ）内において、第１導電型不純物層（６）の表面に選択的にエピタキシャル成長を行うことで第２導電型不純物層（３）を形成する工程と、を含んでいることを特徴としている。
【００２２】
このように、基板（１）として主表面（１ａ）がＳｉ面のものを用いることもできる。この場合、ドリフト層（２）の表面や凹部（２ａ）の底面もＳｉ面となり、第１導電型不純物層（６）のうち凹部（２ａ）の側面にエピタキシャル成長させた部分の方が凹部（２ａ）の底面にエピタキシャル成長させた部分よりも第２導電型不純物濃度が濃くなるようにできる。したがって、この場合には、請求項９に示したように、ドリフト層（２）の成膜条件と同じ条件でエピタキシャル成長させれば、凹部（２ａ）の側面においてドリフト層（２）よりも不純物濃度が高くなり、その部分にて第１導電型不純物層（６）を構成することも可能である。なお、平坦化が必要な場合には、第２導電型不純物層（３）を形成した後に表面を研磨した平坦化を行うことが好ましい。
【００２３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【図２】従来構造のＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【図３】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【図５】図４に示す構造のＳＢＤを備えたＳｉＣ半導体装置の他の製造方法を示した断面図である。
【図６】本発明の第３実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【図７】本発明の第４実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図８】本発明の第５実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２６】
（第１実施形態）
本発明の第１実施形態について説明する。図１に、本実施形態にかかるＳｉＣ半導体装置の断面図を示す。以下、この図を参照して、本実施形態のＳｉＣ半導体装置について説明する。
【００２７】
図１に示すように、ＳｉＣ半導体装置は、１×１０18〜１×１０19ｃｍ-3程度、例えば５×１０18ｃｍ-3の不純物濃度とされたＳｉＣからなるｎ+型基板１を用いて形成されている。ｎ+型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、基板１よりも低いドーパント濃度で５×１０15〜２×１０16ｃｍ-3程度、例えば５×１０15ｃｍ-3程度の不純物濃度とされたＳｉＣからなるｎ-型ドリフト層２が積層されている。これらｎ+型基板１およびｎ-型ドリフト層２のセル部にＳＢＤ１０が形成されている。そして、図１中には示していないが、ＳＢＤ１０の外周領域に終端構造などが形成されることでＳｉＣ半導体装置が構成されている。
【００２８】
具体的には、ｎ-型ドリフト層２の表層部には、ｐ+型不純物層３が形成されている。このｐ+型不純物層３により、ｎ-型ドリフト層２との間においてＰＮ接合を構成し、サージ耐量の向上を図っている。
【００２９】
ｐ+型不純物層３は、例えば１×１０18〜１×１０19ｃｍ-3程度、例えば５×１０18ｃｍ-3の不純物濃度とされ、深さが０．７μｍ程度とされている。このｐ+型不純物層３は、ＪＢＳ構造を構成するためのものであり、様々な形状で構成される。例えば、ｐ+型不純物層３は、紙面垂直方向に延設されるストライプ形状、セル部において点在させられた円形、四角形もしくは六角形などのドット形状、同心円状に配置された複数のリング状などで構成される。このようにｐ+型不純物層３を様々な形状にできるが、本実施形態ではストライプ形状にした場合を例に挙げて説明する。
【００３０】
また、ｎ-型ドリフト層２およびｐ+型不純物層３と接触するように、ショットキー電極４が形成されている。ショットキー電極４は、セル部において、ｎ-型ドリフト層２の表面に形成された図示しない絶縁膜に開口部が形成されていることから、その開口部を通じてｎ-型ドリフト層２およびｐ+型不純物層３と接触させられている。そして、ショットキー電極４のうちｎ-型ドリフト層２と接する部分についてはショットキー接触させられることでＳＢＤ１０として機能し、ｐ+型不純物層３と接触する部分についてはオーミック接触させられることで正孔キャリアの引き抜きを行うものとして機能する。
【００３１】
そして、ｎ+型基板１の裏面と接触するように、例えばニッケル、チタン、モリブデン、タングステン等により構成されたオーミック電極５が形成されている。これにより、ＳＢＤ１０と共にｐ+型不純物層３が形成されたＪＢＳ構造が構成されている。
【００３２】
さらに、本実施形態では、このように構成されるＳＢＤ１０に対して、ｎ-型ドリフト層２のうちｐ+型不純物層３の側面部に沿ってｎ型不純物層６を形成してある。ｐ+型不純物層３がストライプ状に配置されている場合であれば、隣り合うｐ+型不純物層３の間においてｐ+型不純物層３の基板水平方向側方にｎ型不純物層６を形成してある。ｎ型不純物層６は、ｎ-型ドリフト層２よりも高濃度とされており、６×１０15〜４×１０17ｃｍ-3程度、例えば１×１０16ｃｍ-3程度とされている。ｎ型不純物層６の深さは任意であり、ｐ+型不純物層３と同等とされていても良いし、ｐ+型不純物層３よりも浅くもしくは深くされていても良い。また、ｎ型不純物層６の幅、つまりｐ+型不純物層３の側面部からの寸法（紙面左右方向の寸法）は、ｐ+型不純物層３からｎ-型ドリフト層２側に向かって伸びる空乏層の幅に対応して設定され、例えば１μｍとされる。
【００３３】
このように構成されたＳＢＤ１０を備えたＳｉＣ半導体装置では、ショットキー電極４をアノード、オーミック電極５をカソードとして、ショットキー電極４に対してショットキー接触させられたショットキー電極４とｎ-型ドリフト層２との接触部分のバリアハイトを超える電圧を印加すると、ショットキー電極４とオーミック電極５の間に電流を流す。具体的には、ショットキー電極４とｎ-型ドリフト層２との接触部分のうち、図１中破線で示した空乏層によって遮られていない領域を電流経路として電流が流れる。
【００３４】
このとき、本実施形態のＳｉＣ半導体装置では、ｎ型不純物層６を形成してあるため、ｐ+型不純物層３からｎ-型ドリフト層２側に向かって伸びる空乏層の伸び量が従来構造と比較して小さくなる。すなわち、図２に示す従来構造のＳｉＣ半導体装置と比較すると、本実施形態のようにｎ型不純物層６を形成している場合には、それによって空乏層が縮められるため、図１中破線で示した空乏層の方が図２中破線で示した空乏層と比較して、ｐ+型不純物層３の側面部からｎ-型ドリフト層２に向かって伸びる部分の伸び量が小さくなる。このため、本実施形態の方が従来構造と比較して電流経路の幅が広がり、その分、単位面積当りの順方向における抵抗値を低減することが可能となる。
【００３５】
このように、ｐ+型不純物層３の側面部に沿ってｎ型不純物層６を形成することで、ｐ+型不純物層３の側面部からｎ-型ドリフト層２に伸びる空乏層の広がりを小さくできる。これにより、ＰＮ接合で形成される空乏層幅を狭めることができ、順方向における抵抗値を低減させることが可能となる。そして、順方向における抵抗値の低減が図れることで、ＳｉＣ半導体装置の単位面積当りのｐ+型不純物層３の面積を大きく取ることができ、サージ耐量の向上と順方向における抵抗値の低減の両立を図ることが可能となる。
【００３６】
特に、ＳｉＣなどのワイドバンドギャップ半導体では、ビルトインポテンシャルが大きいため、空乏層の広がりが大きくなり、その分、ショットキー電極４とｎ-型ドリフト層２との接触面積よりも順方向の電流経路の面積を狭め、順方向における抵抗値を増大させることになる。しかしながら、本実施形態によればＰＮ接合で形成される空乏層幅を狭めることができるため、ワイドバンドギャップ半導体においても有効に上記効果を得ることが可能となる。
【００３７】
なお、ｐ+型不純物層３の側面部からｎ-型ドリフト層２に伸びる空乏層の広がりを小さくする場合、逆バイアス時に隣り合うｐ+型不純物層３の間を空乏層にて完全空乏化できなくなり、逆方向リーク電流が発生し易くなることも考えられる。しかしながら、逆方向リーク電流に関しては、ショットキー電極４とｎ-型ドリフト層２との接触部分におけるバリアハイトの調整、隣り合うｐ+型不純物層３やｎ型不純物層６の間の距離の調整、ｎ型不純物層６の濃度の調整により、適宜設計できるため、それらの調整により、逆方向リーク電流の発生を抑制することが可能である。
【００３８】
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。図３は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【００３９】
まず、図３（ａ）に示す工程では、ｎ+型基板１の主表面１ａにｎ-型ドリフト層２をエピタキシャル成長させる。続いて、ｎ-型ドリフト層２の上にＬＴＯ（low-temperature oxide）等で構成された膜厚２μｍ程度のマスク１１を配置したのち、マスク１１上にレジスト１２を配置し、フォトリソグラフィ・エッチング工程にてマスク１１のうちｐ+型不純物層３の形成予定領域を開口させる。
【００４０】
そして、図３（ｂ）に示す工程において、マスク１１を用いて飛程を変えた多段注入を行うことにより、例えばアルミニウムやボロンなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ+型不純物層３を形成する。
【００４１】
次に、図３（ｃ）に示す工程では、マスク１１を除去したのち、再びＬＴＯ等で構成された膜厚２μｍ程度のマスク１３を配置する。さらに、マスク１３上にレジスト１４を配置し、フォトリソグラフィ・エッチング工程にてマスク１３のうちｎ型不純物層６の形成予定領域を開口させる。
【００４２】
そして、図３（ｄ）に示す工程において、このマスク１３を用いて飛程を変えた多段注入、例えば３０〜７００ｋｅＶでイオン注入エネルギーを変化させることにより、例えば窒素やリンなどのｎ型不純物をイオン注入し、熱処理などによって活性化することでｎ型不純物層６を形成する。
【００４３】
その後の工程については図示しないが、マスク１３を除去したのち、例えば、プラズマＣＶＤによりシリコン酸化膜を成膜したのち、これをリフロー処理することで絶縁膜を成膜し、フォトリソグラフィ・エッチング工程を経て、絶縁膜に対して開口部を形成する。そして、開口部内を含めて絶縁膜の上にモリブデン、チタン、ニッケル等で構成される金属層を成膜し、パターニングする。これにより、ｎ-型ドリフト層２と接する部分についてはショットキー接触させられることでＳＢＤ１０として機能し、ｐ+型不純物層３と接触する部分についてはオーミック接触させられることで正孔キャリアの引き抜きを行うものとして機能するショットキー電極４が形成される。さらに、ｎ+型基板１の裏面１ｂ側にニッケル、チタン、モリブデン、タングステン等により構成される金属層を形成することにより、オーミック電極５を形成する。これにより、図１に示したＳＢＤ１０を備えたＳｉＣ半導体装置が完成する。
【００４４】
なお、ここでは、ｐ+型不純物層３を形成した後にｎ型不純物層６を形成する場合について説明したが、これらの順序を逆にしても構わない。
【００４５】
以上説明したように、本実施形態では、ｐ+型不純物層３の側面部に沿ってｎ型不純物層６を形成することで、ｐ+型不純物層３の側面部からｎ-型ドリフト層２に伸びる空乏層の広がりを小さくできる。これにより、ＰＮ接合で形成される空乏層幅を狭めることができ、順方向における抵抗値を低減させることが可能となる。そして、順方向における抵抗値の低減が図れることで、ＳｉＣ半導体装置の単位面積当りのｐ+型不純物層３の面積を大きく取ることができ、サージ耐量の向上と順方向における抵抗値の低減の両立を図ることが可能となる。
【００４６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｎ型不純物層６の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４７】
図４は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ｐ+型不純物層３の側面部に加えて、さらにｐ+型不純物層３の底部に沿ってｎ型不純物層６を形成している。
【００４８】
このような構造とすれば、ｐ+型不純物層３の側面部に加えて底部からｎ-型ドリフト層２に伸びる空乏層の伸び量も小さくできる。このため、第１実施形態と比較して、電流経路の幅が広くなる位置をショットキー電極４、つまりアノード側に近づけることができる。したがって、アノード−カソード間の電流経路の幅を第１実施形態よりも広げることになり、より順方向における抵抗値を低減することが可能となる。これにより、より第１実施形態で示した効果を得ることが可能となる。
【００４９】
このような構造のＳｉＣ半導体装置は、第１実施形態におけるマスク１３の開口部の形成の仕方を変更し、ｐ+型不純物層３と対応する部分も開口部とすると共に、ｎ型不純物のイオン注入の飛程を深くすることで製造できるが、以下の手法によって製造することもできる。図５は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置の他の製造方法を示した断面図である。
【００５０】
この図に示すように、図５（ａ）に示す工程において、第１実施形態と同様にマスク１１を形成し、図５（ｂ）に示す工程において、このマスク１１を用いてｎ型不純物、例えば窒素をイオン注入する。そして、図５（ｃ）に示す工程において、マスク１１を再度使用してｐ型不純物、例えばアルミニウムをイオン注入する。そして、図５（ｄ）に示す工程において、熱処理などによって注入されたイオンを活性化すると、アルミニウムはほとんど拡散しないが窒素は拡散するため、ｐ+型不純物層３の周囲を囲むようにｎ型不純物層６が形成される。
【００５１】
このように、ｎ型不純物層６を形成するためのｎ型不純物がｐ+型不純物層３を形成するためのｐ型不純物よりも熱処理による拡散が大きいものを用いるようにすれば、１つのマスク１１のみによってｐ+型不純物層３とｎ型不純物層６の双方を形成することが可能となり、製造工程の簡略化を図ることが可能となる。また、同じマスク１１を用いる場合に、ｎ型不純物層６については斜めイオン注入を行うようにしても、ｎ型不純物層６とｐ+型不純物層３の形成位置をずらすことができるため、本実施形態の構造を形成することができる。
【００５２】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対してｎ型不純物層６の構成を変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００５３】
図６は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態でも、ｐ+型不純物層３の側面部に加えて、さらにｐ+型不純物層３の底部に沿ってｎ型不純物層６を形成しているが、ｎ型不純物層６のｐ+型不純物層３の底部の下方に配置された部分６ａにおいて、ｐ+型不純物層３の側面部に形成された部分６ｂよりも、ｎ型不純物濃度が濃くされている。このように、ｎ型不純物層６のうちｐ+型不純物層３の底部の下方に配置された部分６ａのｎ型不純物濃度を濃くしておけば、よりｐ+型不純物層３の底部からｎ-型ドリフト層２に伸びる空乏層の広がりを小さくでき、より電流経路の幅を広げることができる。したがって、更に第１実施形態に示した効果を得ることが可能となる。
【００５４】
なお、このような構造のＳｉＣ半導体装置は、基本的には第２実施形態と同様の製造方法により製造されるが、イオン注入を多段注入で行うときに、深い位置においてｎ型不純物のドーズ量が他の位置よりも多くなるようにしておけば良い。
【００５５】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第２実施形態に対してｎ型不純物層６の製造方法を変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００５６】
図７は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【００５７】
まず、図７（ａ）に示す工程では、第２実施形態の図５（ａ）と同様の工程を行い、マスク１１を配置する。このとき、マスク１１のうちｐ+型不純物層３およびｎ型不純物層６の形成予定位置と対応する部分を開口させておく。そして、図７（ｂ）に示す工程において、マスク１１を用いてｎ-型ドリフト層２を選択的にエッチングし、ｐ+型不純物層３およびｎ型不純物層６の形成予定位置においてｎ-型ドリフト層２に凹部２ａを形成する。この後、図７（ｃ）に示す工程でｎ-型ドリフト層２に形成した凹部２ａ内に選択的にｎ型不純物層６をエピタキシャル成長させる。このとき、ｎ+型基板１として主表面１ａがＣ面のものを用いていれば、ｎ-型ドリフト層２の表面や凹部２ａの底面もＣ面となり、ｎ型不純物層６のうち凹部２ａの底面にエピタキシャル成長させた部分の方が凹部２ａの側面にエピタキシャル成長させた部分よりもｎ型不純物濃度が濃くなるようにでき、第３実施形態の構造とすることも可能となる。そして、図７（ｄ）に示す工程において、凹部２ａの残りの部分にｐ+型不純物層３を選択的にエピタキシャル成長させることで、第２実施形態の構造のＳｉＣ半導体装置を製造することができる。
【００５８】
このように、ｐ+型不純物層３およびｎ型不純物層６をエピタキシャル成長によって形成することもできる。
【００５９】
なお、ｎ+型基板１として主表面１ａがＳｉ面のものを用いていれば、ｎ-型ドリフト層２の表面や凹部２ａの底面もＳｉ面となる。この場合、ｎ型不純物層６のうち凹部２ａの側面にエピタキシャル成長させた部分の方が凹部２ａの底面にエピタキシャル成長させた部分よりもｎ型不純物濃度が濃くなるようにできる。したがって、この場合には、ｎ-型ドリフト層２の成膜条件と同じ条件でエピタキシャル成長させれば、凹部２ａの側面においてｎ-型ドリフト層２よりも不純物濃度が高くなり、その部分にてｎ型不純物層６を構成することも可能である。勿論、この場合に、ｎ-型ドリフト層２と同じ条件とせず、ｎ-型ドリフト層２よりもｎ型不純物濃度が濃くなるようにすれば、凹部２ａの側面に形成された部分において底面に形成された部分よりも不純物濃度が濃くなるｎ型不純物層６が形成されることになるが、この場合であっても第１、第２実施形態と同様の効果を得ることができる。
【００６０】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対してｎ型不純物層６の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６１】
図８は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態でも、ｐ+型不純物層３の側面部にｎ型不純物層６を形成しているが、ｎ型不純物層６をｐ+型不純物層３の深い位置、つまりショットキー電極４から離間し、ｎ-型ドリフト層２の表面よりも深い位置にのみ形成している。
【００６２】
このような構造とすれば、空乏層の伸び方に分布ができ、ショットキー電極４、つまりアノード側からカソード側に向かうに連れて、徐々に電流経路の幅を広げることができる。これにより、より電流経路の幅を広げることができ、更に第１実施形態に示した効果を得ることが可能となる。
【００６３】
なお、本実施形態では、第１実施形態の構造に対してｎ型不純物層６の形成位置を深い位置にする場合について説明したが、第２、第３実施形態に関しても、ｎ型不純物層６の形成位置を深くすることができる。
【００６４】
（他の実施形態）
上記実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とするＳｉＣ半導体装置について説明したが、各導電型を反転させた構造としても良い。
【００６５】
また、上記実施形態では、ｎ型不純物層６をストライプ状に並べられた各ｐ+型不純物層３の間において、ｐ+型不純物層３に接するように配置しているが、多少離れていても良いし、重なっていても良い。また、ｐ+型不純物層３をストライプ状以外の形状で構成する場合においても、ｎ型不純物層６をｐ+型不純物層３に対して基板水平方向側方に配置していれば、ｐ+型不純物層３をストライプ状に配置する場合と同様の効果を得ることができる。
【００６６】
また、上記実施形態では、ワイドバンドギャップ半導体としてＳｉＣを用いた場合について説明したが、他のワイドバンドギャップ半導体や一般的なＳｉを用いた半導体装置についても、本発明を適用することができる。ただし、Ｓｉはビルトインポテンシャルが小さいため、高濃度のｐ+型不純物層３を備えるとリーク電流が発生し易いが、ワイドバンドギャップ半導体の場合、ビルトインポテンシャルが大きく、高濃度のｐ+型不純物層３を備えてもリーク電流が発生し難いため、本発明を適用すると特に有効である。
【符号の説明】
【００６７】
１    ｎ+型基板
１ａ  主表面
１ｂ  裏面
２    ｎ-型ドリフト層
２ａ  凹部
３    ｐ+型不純物層
４    ショットキー電極
５    オーミック電極
６    ｎ型層
１０  ＳＢＤ
【図１】
2010225878.tif 000003
【図２】
2010225878.tif 000004
【図３】
2010225878.tif 000005
【図４】
2010225878.tif 000006
【図５】
2010225878.tif 000007
【図６】
2010225878.tif 000008
【図７】
2010225878.tif 000009
【図８】
2010225878.tif 000010