(57)【要約】【課題】  カットオフ周波数が極めて低いスイッチトキャパシタ積分回路（ＳＣ積分回路）を、ＳＣ回路のキャパシタ（入力容量）およびオペアンプの帰還容量の容量値の比（Ｃｐ／Ｃｉ：容量素子係数）を極端に小さくすることなく、高精度に実現すること。【解決手段】  積分回路の入力部１７０において、第１の入力回路（第１のスイッチトキャパシタ回路）１０と、第２の入力回路(第２のスイッチトキャパシタ回路)１１と、積分部６１とを設ける。ＳＣ積分回路１５０の等価的な伝達関数をＨ（ｚ）とするとき、{αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}で表わされる信号処理を実行する。すなわち、信号伝送路において電荷の減算を実行し、キャパシタの容量値を、見かけ上、小さくし、現実的なサイズのキャパシタを用いて、カットオフ周波数が極めて低いＳＣ積分回路を構成する。【選択図】  図１
2010177791.tif 000002
【特許請求の範囲】
【請求項１】
スイッチトキャパシタ回路を用いた積分回路であって、
オペアンプおよび前記オペアンプの帰還経路に設けられる帰還容量と、を含む積分部と、
信号入力ノードと前記オペアンプの入力ノードとの間に設けられる、前記積分回路の入力部と、を含み、
前記積分回路の全体の伝達関数は、分数式によって表され、
前記積分回路の入力部は、
前記積分回路の全体の伝達関数の前記分子を、第１の極性でα倍する第１のスイッチトキャパシタ回路と、
前記積分回路の全体の伝達関数の前記分子を、前記第１の極性とは反対の第２の極性で（α−Ｘ）倍（αはＸより大きい実数、Ｘは正の実数）する第２のスイッチトキャパシタ回路と、
を含み、
前記第１のスイッチトキャパシタ回路の出力信号と、前記第２のスイッチとキャパシタ回路の出力信号とが合成され、前記合成後の信号が前記積分部に供給され、この結果、前記積分回路の全体の伝達関数をＨ（ｚ）とした場合、Ｘ・Ｈ（ｚ）で表される信号処理が実行される、
ことを特徴とする、スイッチトキャパシタ回路を用いた積分回路。
【請求項２】
請求項１記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記積分回路の入力部における前記第１のスイットキャパシタ回路は、
前記信号入力ノードと第１ノードとの間に設けられる第１のスイッチと、前記第１ノードと基準電位との間に設けられる第２のスイッチと、
前記第１ノードと第２ノードとの間に設けられる第１のキャパシタと、
前記信号入力ノードと第３ノードとの間に設けられる第３のスイッチと、前記第３ノードと前記基準電位との間に設けられる第４のスイッチと、
前記第３ノードと第４ノードとの間に設けられる第２のキャパシタと、
前記第２ノードと前記第４ノードとの間に設けられる第５のスイッチと、前記第４ノードと前記基準電位との間に設けられる第６のスイッチと、
前記第２ノードと、第５ノードとしての前記オペアンプの入力ノードとの間に設けられる第７のスイッチと、
を有し、
前記第２のスイッチトキャパシタ回路は、
前記信号入力ノードと第６ノードとの間に設けられる第８のスイッチと、前記第６ノードと前記基準電位との間に設けられる第９のスイッチと、
前記第６ノードと第７ノードとの間に設けられる第３のキャパシタと、
前記第７ノードと前記基準電位との間に設けられる第１０のスイッチと、前記第７ノードと第８ノードとの間に設けられる第１１のスイッチと、
前記第８ノードと前記基準電位との間に設けられる第４のキャパシタと、
前記第８ノードと、前記第５ノードとしての前記オペアンプの入力ノードとの間に設けられる第１２のスイッチと、
前記信号入力ノードと第９ノードとの間に設けられる第１３のスイッチと、前記信号入力ノードと第９ノードとの間において、前記第１３のスイッチに並列に設けられる第１４のスイッチと、前記第９ノードと前記基準電位との間に設けられる第１５のスイッチと、
前記第９ノードと第１０ノードとの間に設けられる第５のキャパシタと、
前記第１０ノードと前記基準電位との間に設けられる第１６のスイッチと、
前記第１０ノードと第１１ノードとの間に設けられる第１７のスイッチと、第１１ノードと前記第５ノードとしての前記オペアンプの入力ノードとの間に設けられる第１８のスイッチと、
前記第１１ノードと前記基準電位との間に設けられる第６のキャパシタと、
前記第１０ノードと第１２ノードとの間に設けられる第１９のスイッチと、前記第１２ノードと前記第５ノードとしての前記オペアンプの入力ノードとの間に設けられる第２０のスイッチと、
前記第１２ノードと前記基準電位との間に設けられる第７のキャパシタと、
を有することを特徴とするスイッチトキャパシタ回路を用いた積分回路。
【請求項３】
請求項２記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第２のスイッチ、前記第３のスイッチ、前記第６のスイッチ、前記第７のスイッチ、第９のスイッチ、前記第１０のスイッチ、前記第１２のスイッチの各々は、周期Ｔの第１のクロックで動作し、
前記第１のスイッチ、前記第４のスイッチ、前記第５のスイッチ、前記第８のスイッチ、前記第１１のスイッチの各々は、前記第１のクロックとは逆相の、周期Ｔの第２のクロックで動作し、
前記第１３のスイッチ、前記第１７のスイッチ、前記第２０のスイッチの各々は、前記第１のクロックのうちの奇数番目のパルスと同相であり、かつ周期２Ｔの第３のクロックで動作し、
前記第１４のスイッチ、前記第１８のスイッチ、前記第１９のスイッチの各々は、前記第１のクロックのうちの偶数番目のパルスと同相であり、かつ周期２Ｔの第４のクロックで動作する、
ことを特徴とするスイッチトキャパシタ回路を用いた積分回路。
【請求項４】
請求項２または請求項３記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１のスイッチトキャパシタ回路における前記第１のキャパシタおよび前記第２のキャパシタの面積は同一に設定され、
前記第２のスイッチトキャパシタ回路における前記第３のキャパシタおよび前記第４のキャパシタの面積は同一に設定され、
前記第２のスイッチトキャパシタ回路における前記第５のキャパシタ、前記第６のキャパシタならびに前記第７のキャパシタの面積は同一に設定される、
ことを特徴とするスイッチトキャパシタ回路を用いた積分回路。
【請求項５】
請求項２または請求項３記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１のスイッチトキャパシタ回路における前記第１のキャパシタおよび前記第２のキャパシタの面積および形状は同一に設定され、かつ、前記第１のキャパシタおよび前記第２のキャパシタは同一の製造プロセスで製造され、
前記第２のスイッチトキャパシタ回路における前記第３のキャパシタおよび前記第４のキャパシタの面積および形状は同一に設定され、かつ、前記第３のキャパシタおよび前記第４のキャパシタは同一の製造プロセスで製造され、
前記第２のスイッチトキャパシタ回路における前記第５のキャパシタ、前記第６のキャパシタならびに前記第７のキャパシタの面積および形状は同一に設定され、かつ、前記第５のキャパシタ、前記第６のキャパシタならびに前記第７のキャパシタは同一の製造プロセスで製造される、
ことを特徴とするスイッチトキャパシタ回路を用いた積分回路。
【請求項６】
請求項４または請求項５記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１のスイッチトキャパシタ回路における前記第１のキャパシタおよび前記第２のキャパシタの各々の面積と、前記第２のスイッチトキャパシタ回路における前記第３のキャパシタ、前記第４のキャパシタ、前記第５のキャパシタ、前記第６のキャパシタならびに前記第７のキャパシタの各々の面積との比は、α：（α−Ｘ）に設定される、
ことを特徴とするスイッチトキャパシタ回路を用いた積分回路。
【請求項７】
請求項２〜請求項６のいずれかに記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記第１〜第２０のスイッチの各々のサイズは同一に設定されることを特徴とするスイッチトキャパシタ回路を用いた積分回路。
【請求項８】
請求項２〜請求項７のいずれかに記載のスイッチトキャパシタ回路を用いた積分回路であって、
前記帰還容量、前記第１のキャパシタ、前記第２のキャパシタ、前記第３のキャパシタ、前記第４のキャパシタ、前記第５のキャパシタ、前記第６のキャパシタ、前記第７のキャパシタの各々は、基板に近い位置に設けられる第１の電極と、前記基板から遠い位置に設けられる第２の電極とを有し、
前記帰還容量の、前記オペアンプの出力ノードに接続される電極は前記第１の電極であり、
前記第１のキャパシタ、前記第２のキャパシタ、前記第３のキャパシタならびに第５のキャパシタの各々における、前記信号入力ノードに接続される場合がある電極は第１の電極であり、
前記第４のキャパシタ、前記第６のキャパシタならびに前記第７のキャパシタにおける、前記基準電位に接続される電極は第１の電極である、
ことを特徴とするスイッチトキャパシタ回路を用いた積分回路。
【請求項９】
請求項１〜請求項８のいずれかに記載の、スイッチトキャパシタ回路を用いた積分回路を用いて構成されるローパスフィルタ。
【請求項１０】
請求項１〜請求項８のいずれかに記載の、スイッチトキャパシタ回路を用いた積分回路を搭載する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路（ＳＣ回路）を用いた積分回路、ローパスフィルタおよび電子機器等に関する。
【背景技術】
【０００２】
スイッチトキャパシタ回路（ＳＣ回路）については、例えば、特許文献１に記載されている。また、素子値の広がりを抑えた２次のスイッチトキャパシタフィルタ（ＳＣＦ）については、非特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−０６１７９３号公報
【非特許文献】
【０００４】
【非特許文献１】電子情報通信学会技術研究報告ＣＡＳ８９−１６３／／ＣＳ８９−１２３／／ＤＳＰ８９−６２『素子値の広がりを抑えた２次ＳＣＦ』石川、安斎、藤井
【発明の概要】
【発明が解決しようとする課題】
【０００５】
入力抵抗（Ｒ）ならびに容量（Ｃ）の時定数を利用したＲＣ積分回路（ローパスフィルタ：ＬＰＦ）のカットオフ周波数ｆｃは、以下のように表わされる。ｆｃ＝（１／（２πＣiＲ））。但し、Ｃiは、オペアンプの帰還ループに設けられる帰還容量（積分容量）の容量値である。ここで、カットオフ周波数ｆｃを極めて低周波数（例えば、１Ｈｚ程度）とする場合を想定する。このためには、帰還容量Ｃｉの容量値を増大させるか、あるいは、入力抵抗Ｒの抵抗値を増大させる必要がある。
【０００６】
帰還容量Ｃｉの容量値を増大させる場合、回路の占有面積が飛躍的に増大し、回路の大型化を招く。よって、入力抵抗Ｒの抵抗値を大きくすることが望まれる。
【０００７】
入力抵抗Ｒをスイッチトキャパシタ回路（ＳＣ回路）で構成したとき、その抵抗の抵抗値Ｒｓは、以下のように表わされる。Ｒｓ＝１／（ｆｓ・Ｃｐ）（ｆｓ：サンプリングクロック周波数，Ｃｐ：ＳＣ回路におけるキャパシタの容量値）。ＳＣ回路により実現される抵抗の抵抗値を増大させるためには、サンプリングクロックｆｓを増大させるか、あるいは、ＳＣ回路のキャパシタ（入力容量）Ｃｐの容量値を小さくする必要がある。
【０００８】
サンプリングクロック周波数ｆｓを小さくすると、以下の弊害が生じる。つまり、実際の回路では、スイッチトキャパシタ回路（ＳＣ回路）のサンプリングクロックｆｓが近隣の他の回路に漏れ込むのを防止するために、スイッチトキャパシタ回路（ＳＣ回路）の前後にプリフィルタならびにポストフィルタを設けるのが通常である。サンプリングクロック周波数ｆｓが下がれば、今度は、サンプリングクロックの漏れ成分を除去するために、プリフィルタやポストフィルタの帯域を狭める必要があり、そうすると、上述のとおり、結局、プリフィルタやポストフィルタを構成する積分回路において、帰還容量Ｃiの容量値を増大させる必要があり、今度は、プリフィルタやポストフィルタの占有面積が増大する。よって、スイッチトキャパシタ回路（ＳＣ回路）と、プリフィルタならびにポストフィルタを含めた全体の回路の占有面積を削減することはできない。
【０００９】
したがって、スイッチトキャパシタ回路（ＳＣ回路）を用いて高抵抗Ｒを実現しようとすると、スイッチトキャパシタ回路（ＳＣ回路）におけるキャパシタ（入力容量）Ｃｐの容量値を小さくしなければならない。しかし、キャパシタ（入力容量）Ｃｐの容量値を小さくしていけば、充放電の電流量が減少し、ノイズの影響を直接に受けるようになってしまうため、キャパシタＣｐの小型化には限界がある。
【００１０】
以上をまとめると次のようになる。すなわち、スイッチトキャパシタ回路（ＳＣ回路）を用いた積分回路（ＳＣ積分回路）において、カットオフ周波数ｆｃとすると、ｆｃ＝ｆｓ・Ｃｐ／２πＣiと表される。ここで、カットオフ周波数ｆｃを極端に低い周波数（例えば１Ｈｚ程度）に設定する場合を想定する。この場合、サンプリング周波数ｆｓを低下させるか、あるいは、ＳＣ回路のキャパシタの容量値と帰還容量の容量値の比（Ｃｐ／Ｃｉ：容量素子係数）を極端に小さくする必要がある。
【００１１】
しかし、サンプリング周波数ｆｓを低くすると、漏れ防止用のプリフィルタやポストフィルタの回路面積が増大するという弊害が生じることから、結果的に、ＳＣ回路のキャパシタ（入力容量）およびオペアンプの帰還容量の容量値の比（Ｃｐ／Ｃｉ：容量素子係数）を小さくする必要がある。
【００１２】
しかし、帰還容量Ｃｉのサイズを増大させれば、回路の占有面積は飛躍的に増大する。逆に、ＳＣ回路のキャパシタ（入力容量）Ｃｐのサイズを小さくする場合、ＩＣにおける回路の最小寸法が決まっているため、サイズの縮小には限界がある。また、キャパシタのサイズを無理に減少させようとすると、ノイズの影響を直接に受ける等の弊害が顕在化する。
【００１３】
このように、従来技術では、カットオフ周波数が極端な低周波数に設定され、かつ小型のＳＣ積分回路を実現することは困難である。
【００１４】
なお、上述の非特許文献１には、スイッチトキャパシタ回路の面積の広がりを抑制できる旨が記載されているが、面積削減の効果は平方根程度であると記載されており、面積の広がり抑制には限界がある。
【００１５】
本発明はこのような考察に基づいてなされたものである。本発明の幾つかの実施形態によれば、例えば、カットオフ周波数が極めて低いスイッチトキャパシタ積分回路（ＳＣ積分回路）を、ＳＣ回路のキャパシタ（入力容量）およびオペアンプの帰還容量の容量値の比（Ｃｐ／Ｃｉ：容量素子係数）を極端に小さくすることなく、高精度に実現することができる。
【課題を解決するための手段】
【００１６】
（１）本発明のスイッチトキャパシタ回路を用いた積分回路の一態様はスイッチトキャパシタ回路を用いた積分回路であって、オペアンプおよび前記オペアンプの帰還経路に設けられる帰還容量と、を含む積分部と、信号入力ノードと前記オペアンプの入力ノードとの間に設けられる、前記積分回路の入力部と、を含み、前記積分回路の全体の伝達関数は、分数式によって表され、前記積分回路の入力部は、前記積分回路の全体の伝達関数の前記分子を、第１の極性でα倍する第１のスイッチトキャパシタ回路と、前記積分回路の全体の伝達関数の前記分子を、前記第１の極性とは反対の第２の極性で（α−Ｘ）倍（Ｘは正の実数，αはＸより大きい実数）する第２のスイッチトキャパシタ回路と、を含み、前記第１のスイッチトキャパシタ回路の出力信号と前記第２のスイッチとキャパシタ回路の出力信号とが合成され、前記合成後の信号が前記積分部に供給され、この結果、前記積分回路の全体の伝達関数をＨ（ｚ）とした場合、Ｘ・Ｈ（ｚ）で表される信号処理が実行される。
【００１７】
本態様では、スイッチトキャパシタ回路を用いて構成される積分回路において、入力部を構成するＳＣ回路のキャパシタ回路に蓄積された電荷が、積分部の帰還容量に向けて伝送線路上を移動するとき、電荷の一部を移動させないように電荷の一部を打ち消す回路が並列に付加される。すなわち、伝送線路において電荷の減算が実行される。
【００１８】
これによって、帰還容量に流入する電荷量を減少させることができる。つまり、ＳＣ積分回路の入力部を構成するＳＣ回路を通過する電荷の電荷量が絞ることができ、ＳＣ積分回路の入力部全体で考えると、見かけ上、キャパシタの容量値を小さく見せることができる。回路動作によって、伝送線路を移動する電荷量を調整することができるため、キャパシタの容量値を極端に小さくする必要がなくなる。この原理を用いることによって、極端に小さなサイズのキャパシタを用いることなく（余裕のあるサイズのキャパシタを用いて）、見かけ上、より小さな容量を高精度に実現することができる。本態様のＳＣ積分回路では、入力部のキャパシタ（入力容量）に蓄積される電荷の一部だけが積分部の帰還容量に転送されることになり、入力部のキャパシタ（入力容量）に蓄積される電荷の電荷量と、帰還容量に転送される電荷量とが異なる。
【００１９】
ここで、ＳＣ積分回路の伝達関数をＨ（ｚ）とし、αをＸより大きな実数とし、Ｘを正の実数とした場合、伝達関数Ｈ(ｚ)をα倍して得られるαＨ(ｚ)から、（α−Ｘ）Ｈ(ｚ)を減算すると、その結果はＸＨ(ｚ)となる。つまり、ＳＣ積分回路の伝達関数が{αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}で表わされる場合、そのＳＣ積分回路の伝達関数は、Ｘ・Ｈ（ｚ）となる。例えば、Ｘ＝１ならば、伝達関数はＨ（ｚ）となり、ＳＣ積分回路は、結果的に、伝達関数Ｈ(ｚ)で表わされる信号処理を実行していることになる。
【００２０】
ここで、ＳＣ積分回路の全体の伝達関数Ｈ（ｚ）が、例えば、積分部の伝達特性を示す式を分母（Ｃｉ（１-ｚ-1））とし、積分回路の入力部の伝達特性を示す式（Ｃｐ・ｋ（ｚ））を分子とする分数式（Ｃｐ・ｋ（ｚ）／Ｃｉ（１-ｚ-1））によって表されるものとする。Ｃｉは、積分部の帰還容量であり、Ｃｐは積分回路の入力部における容量（つまり、積分回路の入力容量）である。
【００２１】
ＳＣ積分回路の周波数特性は、帰還容量Ｃｉおよび積分回路の入力容量Ｃｐの容量比（Ｃｐ／Ｃｉ）で決定される。積分回路の伝達関数が、上述のように、{αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}で表されるとすると、α、（α−Ｘ）はそれぞれ定数であり、ＳＣ積分回路の入力容量Ｃｐの値は少なくとも（α−Ｘ）倍だけ大きくすることができる。つまり、（Ｃｐ／Ｃｉ）の値が極端に小さくなる場合（ＳＣ積分回路のカットオフ周波数を極めて低く設定する場合）であっても、Ｃｐの容量値を従来の（α−Ｘ）倍することができ、無理のない回路設計が可能である。すなわち、余裕のある容量値のキャパシタを用いて、カットオフ周波数が極めて低いスイッチトキャパシタ積分回路（ＳＣ積分回路）を実現することができ、したがって、回路の設計が容易化される。
【００２２】
また、本態様の、カットオフ周波数が低周波数に設定されるＳＣ積分回路は、伝送線路において電荷の移動量を制御する（電荷を減算する）という回路動作によって実現されるため、高精度な特性が実現される。
【００２３】
また、ＳＣ積分回路の入力部において、{αＨ(ｚ)−(α−１)Ｈ(ｚ)}で示される処理を実行する回路を実現する際に、寄生容量の影響を補償できる構成（寄生容量に不感な回路構成）を採用することによって、より高精度に、ＳＣ積分回路の特性を制御することが可能となる。すなわち、本態様の回路では、電荷を転送する経路が複数、存在することを利用して、寄生容量の影響を補償すること（つまり、寄生容量の影響が打ち消されるように回路を設計すること）ができ素子感度の高いＳＣ積分回路を得ることができる。
【００２４】
また、本態様の回路は、回路の特性が、容量素子係数（つまり入力容量と帰還容量の比）のみで完結しており、そのＳＣ積分回路自体は、他の回路素子と関係がなく独立している。よって、例えば高次のフィルタを形成する場合でも、回路設計が容易であるという効果も得られる。
【００２５】
なお、上記の説明では{＋αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}の演算を例にとって説明したが、{−αＨ(ｚ)＋(α＋Ｘ)Ｈ(ｚ)}の演算を実行しても結果は同じであり、このような演算が実行される場合も、本態様に含まれる。この場合、（α＋Ｘ）をβに置換し，αを（β−Ｘ）に置換すると、{−(β−Ｘ)Ｈ(ｚ)＋βＨ(ｚ)}という演算式になり、結果的に、{＋αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}と同じ演算を行っていることになる。
【００２６】
実際に回路の設計する場合、回路の実現の容易の観点から、上記の変数Ｘの値は、例えば、“１”に設定するのが好ましい。この場合、ＳＣ積分回路の全体の伝達関数は、次のように表される。αＨ(ｚ)−(α−１)Ｈ(ｚ)＝Ｈ（ｚ）。つまり、２つのスイッチトキャパシタ回路を用いて、積分回路の入力部において転送される電荷量の制御（電荷の減算）を実行することによって、結果的に、伝達関数がＨ（ｚ）で表されるＳＣ積分回路が実現される。
【００２７】
但し、Ｘ≠１（＞０）の場合もあり得る（例えば、Ｘ＝１．１でもよい）。この場合、最終的に実現される伝達関数は、Ｘ・Ｈ（ｚ）となる。上述の例では、（１．１）・Ｈ（ｚ）となる。
【００２８】
また、αは、任意の値とすることができ、例えば“１００”に設定することができる。また、例えば、小数点を含んだ値に設定することも可能である。例えば、αを“１００．１”に設定することもできる。
【００２９】
（２）本発明のスイッチトキャパシタ回路を用いた積分回路の他の態様では、前記積分回路の入力部における前記第１のスイットキャパシタ回路は、前記信号入力ノードと第１ノードとの間に設けられる第１のスイッチと、前記第１ノードと基準電位との間に設けられる第２のスイッチと、前記第１ノードと第２ノードとの間に設けられる第１のキャパシタと、前記信号入力ノードと第３ノードとの間に設けられる第３のスイッチと、前記第３ノードと前記基準電位との間に設けられる第４のスイッチと、前記第３ノードと第４ノードとの間に設けられる第２のキャパシタと、前記第２ノードと前記第４ノードとの間に設けられる第５のスイッチと、前記第４ノードと前記基準電位との間に設けられる第６のスイッチと、前記第２ノードと、第５ノードとしての前記オペアンプの入力ノードとの間に設けられる第７のスイッチと、を有し、前記第２のスイッチトキャパシタ回路は、前記信号入力ノードと第６ノードとの間に設けられる第８のスイッチと、前記第６ノードと前記基準電位との間に設けられる第９のスイッチと、前記第６ノードと第７ノードとの間に設けられる第３のキャパシタと、前記第７ノードと前記基準電位との間に設けられる第１０のスイッチと、前記第７ノードと第８ノードとの間に設けられる第１１のスイッチと、前記第８ノードと前記基準電位との間に設けられる第４のキャパシタと、前記第８ノードと、前記第５ノードとしての前記オペアンプの入力ノードとの間に設けられる第１２のスイッチと、前記信号入力ノードと第９ノードとの間に設けられる第１３のスイッチと、前記信号入力ノードと第９ノードとの間において、前記第１３のスイッチに並列に設けられる第１４のスイッチと、前記第９ノードと前記基準電位との間に設けられる第１５のスイッチと、前記第９ノードと第１０ノードとの間に設けられる第５のキャパシタと、前記第１０ノードと前記基準電位との間に設けられる第１６のスイッチと、前記第１０ノードと第１１ノードとの間に設けられる第１７のスイッチと、第１１ノードと前記第５ノードとしての前記オペアンプの入力ノードとの間に設けられる第１８のスイッチと、前記第１１ノードと前記基準電位との間に設けられる第６のキャパシタと、前記第１０ノードと第１２ノードとの間に設けられる第１９のスイッチと、前記第１２ノードと前記第５ノードとしての前記オペアンプの入力ノードとの間に設けられる第２０のスイッチと、前記第１２ノードと前記基準電位との間に設けられる第７のキャパシタと、を有する。
【００３０】
本態様では、基本となるＳＣ積分回路として、非特許文献１に記載される文献の、第５７頁の図３−３に示される「基本回路ａ」を採用する。上述の非特許文献１に示される基本回路ａ（以下、「基本ＳＣ積分回路」あるいは単に「基本回路」という場合がある）の構成の概要は以下のとおりである。すなわち、信号入力ノードとオペアンプの入力ノード：例えば反転入力端子）との間に２本の信号伝送路（経路ａ，経路ｂとする）が設けられ、各信号伝送路（経路ａ，経路ｂ）にスイッチトキャパシタ回路が設けられる。各信号伝送路（経路ａと経路ｂ）間の接続／非接続がスイッチにより制御される。また、いずれか一方の信号伝送路とオペアンプの入力ノードとの接続／非接続がスイッチにより制御される。また、スイッチの制御によって、オペアンプの入力ノードと接続されない信号伝送路の端部の電位は基準電位(例えば、グランド)に保たれる。
【００３１】
このような構成をもつ基本ＳＣ積分回路の伝達関数をＨ(ｚ)とする。本態様においては、基本ＳＣ積分回路の入力部の回路構成を工夫して、全体の伝達関数が、{αＨ(ｚ)−(α−１)Ｈ(ｚ)}で表わされるＳＣ積分回路を実現する。すなわち、本態様のＳＣ積分回路では、入力部の信号伝送路における電荷の一部を打ち消す（減算）を実行する。これによって、入力容量から帰還容量に転送される電荷を減少させることができ、見かけ上、ＳＣ積分回路の入力部を、より小さな容量に見せることができる。よって、例えば、ＳＣ積分回路のカットオフ周波数を極端に低くする（例えば１Ｈｚ程度）にする場合でも、帰還容量（積分容量）を適正なサイズとすることができ、回路の占有面積を大幅に抑制することができる。
【００３２】
また、本態様の回路構成によれば、寄生容量の影響を補償すること（つまり、寄生容量の影響が打ち消されるように回路を設計すること）ができる。つまり、寄生容量の影響を最小限に抑えることができる。
【００３３】
また、回路の特性が、容量素子係数（つまり入力容量と帰還容量の比）のみで完結しており、そのＳＣ積分回路自体は、他の回路素子と関係がなく独立しており、よって、例えば高次のフィルタを形成する場合でも、回路設計が容易であるという効果も得られる。
【００３４】
（３）本発明のスイッチトキャパシタ回路を用いた積分回路の他の態様では、前記第２のスイッチ、前記第３のスイッチ、前記第６のスイッチ、前記第７のスイッチ、第９のスイッチ、前記第１０のスイッチ、前記第１２のスイッチの各々は、周期Ｔの第１のクロックで動作し、前記第１のスイッチ、前記第４のスイッチ、前記第５のスイッチ、前記第８のスイッチ、前記第１１のスイッチの各々は、前記第１のクロックとは逆相の、周期Ｔの第２のクロックで動作し、前記第１３のスイッチ、前記第１７のスイッチ、前記第２０のスイッチの各々は、前記第１のクロックのうちの奇数番目のパルスと同相であり、かつ周期２Ｔの第３のクロックで動作し、前記第１４のスイッチ、前記第１８のスイッチ、前記第１９のスイッチの各々は、前記第１のクロックのうちの偶数番目のパルスと同相であり、かつ周期２Ｔの第４のクロックで動作する。
【００３５】
第１のスイッチ〜第２０のスイッチの各々が、どの動作クロック（第１のクロック〜第４のクロックのいずれか）によって動作するかを明らかとしたものである。基本的には、各スイッチは、互いに逆相で、周期Ｔの第１および第２のクロックのいずれかにて動作する。
【００３６】
しかし、タイミング調整をする必要上、第１のクロックのうちの奇数番目のクロックと偶数番目のクロックとを分離する。第１のクロックのうちの奇数番目のクロックに同期し、かつ、周期２Ｔのクロックを便宜上、第３のクロックとする。第１のクロックのうちの偶数番目のクロックに同期し、かつ、周期２Ｔのクロックを便宜上、第４のクロックとする。第１３のスイッチ、第１７のスイッチ、第２０のスイッチの各々は第３のクロックで動作し、第１４のスイッチ、第１８のスイッチ、第１９のスイッチの各々は第４のクロックで動作する。
【００３７】
第３のクロックならびに第４のクロックは、第１のクロックに基づいて作成されるクロックであり、クロックの作成処理が複雑化することはない。
【００３８】
また、第３のクロックおよび第４のクロックを使用して電荷転送のタイミングを調整することによって、ＳＣ積分回路の入力部に含まれる複数の回路における電荷の移動タイミングを揃えることができ、よって、所望の信号処理（例えば、電荷の減算処理）が実現される。
【００３９】
（４）本発明のスイッチトキャパシタ回路を用いた積分回路の他の態様では、前記第１のスイッチトキャパシタ回路における前記第１のキャパシタおよび前記第２のキャパシタの面積は同一に設定され、前記第２のスイッチトキャパシタ回路における前記第３のキャパシタおよび前記第４のキャパシタの面積は同一に設定され、前記第２のスイッチトキャパシタ回路における前記第５のキャパシタ、前記第６のキャパシタならびに前記第７のキャパシタの面積は同一に設定される。
【００４０】
本態様では、キャパシタのサイズについて規定する。すなわち、第１のスイッチトキャパシタ回路（入力部のコンダクタンスをα倍する回路）では、第１のキャパシタと第２のキャパシタのサイズは同一に設定される。これによって、各キャパシタの容量値が同一であるとして回路の伝達関数を導くことができ、回路の設計が容易化される。また、各キャパシタのサイズが同一に設定することによって、各キャパシタに接続される寄生容量の容量値を揃えることができる。したがって、寄生容量に対して不感な回路構成を実現し易くなる。
【００４１】
一方、第２のスイッチトキャパシタ回路（入力部のコンダクタンスを−（α−Ｘ）倍する回路）では、一本の伝送経路に対して直列に接続されるキャパシタと、その一本の伝送路に対して並列に接続されるキャパシタ（一本の伝送路と基準電位との間に接続されるキャパシタ）のサイズを同一に設定する。すなわち、前記第３のキャパシタおよび第４のキャパシタの面積は同一に設定され、また、第５のキャパシタ、第６のキャパシタならびに第７のキャパシタの面積は同一に設定される。これによって、各キャパシタの容量値が同一であるとして回路の伝達関数を導くことができ、回路の設計が容易化される。また、各キャパシタのサイズが同一に設定することによって、各キャパシタに接続される寄生容量の容量値を揃えることができる。したがって、寄生容量の影響を受けにくい回路構成を実現し易くなる。
【００４２】
（５）本発明のスイッチトキャパシタ回路を用いた積分回路の他の態様では、前記第１のスイッチトキャパシタ回路における前記第１のキャパシタおよび前記第２のキャパシタの面積および形状は同一に設定され、かつ、前記第１のキャパシタおよび前記第２のキャパシタは同一の製造プロセスで製造され、前記第２のスイッチトキャパシタ回路における前記第３のキャパシタおよび前記第４のキャパシタの面積および形状は同一に設定され、かつ、前記第３のキャパシタおよび前記第４のキャパシタは同一の製造プロセスで製造され、前記第２のスイッチトキャパシタ回路における前記第５のキャパシタ、前記第６のキャパシタならびに前記第７のキャパシタの面積および形状は同一に設定され、かつ、前記第５のキャパシタ、前記第６のキャパシタならびに前記第７のキャパシタは同一の製造プロセスで製造される。
【００４３】
キャパシタの面積（占有面積）のみならず、形状（例えば、電極の形状、電極に接続される配線の形状等）を同一化し、かつ、製造工程（製造プロセス）も共通化することによって、キャパシタの比精度を向上させることが可能である。よって、より高精度な回路設計が可能となる。
【００４４】
（６）本発明のスイッチトキャパシタ回路を用いた積分回路の他の態様では、前記第１のスイッチトキャパシタ回路における前記第１のキャパシタおよび前記第２のキャパシタの各々の面積と、前記第２のスイッチトキャパシタ回路における前記第３のキャパシタ、前記第４のキャパシタ、前記第５のキャパシタ、前記第６のキャパシタならびに前記第７のキャパシタの各々の面積との比は、α：（α−Ｘ）に設定される。
【００４５】
上述のとおり、αはＸより大きな実数である。よって、従来の回路の入力容量の最小寸法を、（α−Ｘ）倍することができる。例えば、Ｘ＝１の場合、（α−１）倍できることになる。回路設計において容量の最小寸法が決まっているのであれば、容量の最大寸法を１／（α−Ｘ）とすることができる。よって、余裕のある大きさのキャパシタを用いて、カットオフ周波数が極めて低いスイッチトキャパシタ積分回路（ＳＣ積分回路）を実現することができ、したがって、回路の設計が容易化される。
【００４６】
（７）本発明のスイッチトキャパシタ回路を用いた積分回路の他の態様では、前記第１〜第２０のスイッチの各々のサイズは同一に設定される。
【００４７】
これによって、各スイッチに接続される寄生容量の容量値を揃えることができる。したがって、例えば、各スイッチの特性が同じものとして扱って回路の伝達関数を導くことができる。よって、寄生容量に対して不感な回路構成を実現し易くなる。
【００４８】
（８）本発明のスイッチトキャパシタ回路を用いた積分回路の他の態様では、前記帰還容量、前記第１のキャパシタ、前記第２のキャパシタ、前記第３のキャパシタ、前記第４のキャパシタ、前記第５のキャパシタ、前記第６のキャパシタ、前記第７のキャパシタの各々は、基板に近い位置に設けられる第１の電極と、前記基板から遠い位置に設けられる第２の電極とを有し、前記帰還容量の、前記オペアンプの出力ノードに接続される電極は前記第１の電極であり、前記第１のキャパシタ、前記第２のキャパシタ、前記第３のキャパシタならびに第５のキャパシタの各々における、前記信号入力ノードに接続される場合がある電極は第１の電極であり、前記第４のキャパシタ、前記第６のキャパシタならびに前記第７のキャパシタにおける、前記基準電位に接続される電極は第１の電極である。
【００４９】
第２の電極は、第１の電極に比べて、基板（例えば半導体基板）からの距離が遠い位置にある。よって、第２の電極は、基板や、基板上に形成される絶縁膜等に起因する寄生容量の影響を受けにくい。これに対して、基板に近い位置にある第１の電極には、より大きな寄生容量が接続される可能性がある。
【００５０】
電荷を転送する伝送経路に大きな寄生容量が接続されると、転送される電荷の電荷量が変動する可能性があるため、回路特性を高精度に実現しようとする場合、できるだけ寄生容量の影響をうけないようにするのが望ましい。
【００５１】
そこで、キャパシタの２つの電極のうち、例えば、オペアンプの入力ノード（例えば、反転入力ノード）と接続される場合がある電極、あるいは、他のキャパシタの電極と接続される場合がある電極等は、寄生容量の影響を受けにくい第２の電極とする。
【００５２】
一方、第１の電極には低インピーダンスのノードが接続される。例えば、第１の電極には、オペアンプの入力ノード（反転入力ノード等）や、信号入力ノード（オペアンプの出力によって駆動されるため、信号入力ノードは低インピーダンスのノードである）や、あるいはグランドライン等が接続される。第１の電極は低出力インピーダンスのノードに接続されるため、第１の電極に接続される寄生容量は無視することができる程小さくなり、回路特性への影響が極めて小さくなる。よって、より高精度なＳＣ積分回路を構成することができる。
【００５３】
（９）本発明のローパスフィルタの一態様は、上記いずれかに記載のスイッチトキャパシタを用いた積分回路を用いて構成される。
【００５４】
本態様では、例えば、低いカットオフ周波数をもつローパスフィルタにおける、回路面積を大幅に低減することができる。また、寄生容量の影響を受けにくい、高精度のローパスフィルタが実現される。
【００５５】
（１０）本発明の電子機器の一態様は、上記いずれかに記載の、スイッチトキャパシタを用いた積分回路を搭載する。
【００５６】
これにより、小型で高性能な電子機器を得ることができる。
【図面の簡単な説明】
【００５７】
【図１】図１（Ａ）〜図１（Ｃ）は、本発明の原理と、その原理を用いて動作するＳＣ積分回路の構成ならびに動作について説明するための回路図
【図２】図２（Ａ），図２（Ｂ）は、非特許文献１に記載される基本回路ａの構成と動作の概要を説明するための図
【図３】伝達関数中の、減算項の第１項で示される信号処理を実行する回路の構成を示す回路図
【図４】伝達関数中の、減算項の第２項で示される信号処理を実行する回路の基本形の構成を示す回路図
【図５】図５（Ａ），図５（Ｂ）は、伝達関数中の、減算項の第２項で示される信号処理を実行する回路の改良形の構成、ならびに、その回路において使用される第３および第４のクロックのタイミングを説明するための図
【図６】伝達関数中の、減算項の第１項および第２項で示される信号処理を実行する回路の構成例を示す回路図
【図７】伝達関数（＋αＨ(ｚ)−(α−１)Ｈ(ｚ)）を実現したＳＣ積分回路の具体的な構成例を示す回路図
【図８】図８（Ａ）および図８（Ｂ）は、キャパシタの構造上、大きな寄生容量の第１の電極と小さな寄生容量の第２の電極が存在することを説明するための図
【図９】寄生容量の影響を受けにくいＳＣ積分回路の構成（キャパシタの向きを工夫した構成）を示す回路図
【図１０】図９に示されるＳＣ積分回路を用いて構成されたバイカッド２次ローパスフィルタの構成例を示す回路図
【図１１】本発明のＳＣ積分回路を用いて構成されたローパスフィルタを搭載する電子機器の一例を説明するための図
【発明を実施するための形態】
【００５８】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００５９】
（第１の実施形態）
本実施形態では、本発明の原理と、その原理を用いて動作するＳＣ積分回路の構成ならびに動作について説明する。
【００６０】
図１（Ａ）〜図１（Ｃ）は、本発明の原理と、その原理を用いて動作するＳＣ積分回路の構成ならびに動作について説明するための回路図である。図１（Ａ）において、回路１には入力信号Ｖｉｎが入力され、回路１から信号Ｖｏｕｔが出力される。回路１は、例えば、スイッチトキャパシタ回路（ＳＣ回路）を用いた離散時間回路（連続的なアナログ信号をサンプリングして得られる信号を処理する回路）である。回路１の伝達関数はＨ（ｚ）である。入力信号Ｖｉｎのｚ変換をＶｉｎ（ｚ）とし、出力信号Ｖｏｕｔのｚ変換をＶｏｕｔ（ｚ）としたとき、伝達関数Ｈ（ｚ）は、各ｚ変換の比（Ｖｏｕｔ（ｚ）／Ｖｉｎ（ｚ））で表わされる。
【００６１】
伝達関数Ｈ（ｚ）を実現する際に、例えば、スイッチトキャパシタ回路（ＳＣ回路）のキャパシタの容量を極端に小さくする必要がある場合、キャパシタサイズの縮小には限界があり、回路１の実現がむずかしくなる。そこで、本実施形態では、図１（Ｂ）に示す回路構成を採用する。
【００６２】
図１（Ｂ）に示される回路２では、{αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}で表わされる信号処理が実行される。αはＸより大きな実数、Ｘは正の実数である。すなわち、上述の伝達関数Ｈ(ｚ)をα倍して得られるαＨ(ｚ)から、（α−Ｘ）Ｈ(ｚ)を減算すると、その結果はＸＨ(ｚ)となる。つまり、図１（Ｂ）の回路２において、{αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}で表わされる信号処理が実行される場合、回路２は、結果的に、伝達関数Ｘ・Ｈ(ｚ)で表わされる信号処理を実行していることになる。つまり、回路２の実質的（等価的）な伝達関数はＸ・Ｈ（ｚ）となる。Ｘが“１”である場合、回路の伝達関数はＨ（ｚ）となり、回路２は、回路１と等価な回路となる。
【００６３】
伝達関数Ｈ（ｚ）がα倍（あるいは（α−Ｘ）倍）されると、結果的に、スイッチトキャパシタ回路を構成するキャパシタの容量値をα倍（あるいは（α−Ｘ）倍）することができる。図１（Ａ）に示される回路１におけるキャパシタの最小寸法と、図２（Ｂ）に示される回路２におけるキャパシタの最小寸法との比は、１：（α−Ｘ）となる。回路２では、キャパシタの容量値を（α−Ｘ）倍できるため、例えば、極端に小さなキャパシタを用いなくても、余裕のあるサイズのキャパシタを用いて、容易に、所望の信号処理を実行可能な回路を設計することができる。この動作原理は、種々の回路に適用することができる。
【００６４】
この動作原理を、スイッチトキャパシタ回路（ＳＣ回路）を用いて構成される積分回路（ＳＣ積分回路）に適用すれば、カットオフ周波数が極端に低い周波数（例えば、１Ｈｚ程度）に設定されたＳＣ積分回路を、無理なく設計することが可能となる。すなわち、ＳＣ回路のキャパシタ（入力容量）およびオペアンプの帰還容量の容量値の比（Ｃｐ／Ｃｉ：容量素子係数）を極端に小さくする必要がなくなる。つまり、その比（容量素子係数）の値を、従来の（α−Ｘ）倍とすることができる。回路設計において容量の最小寸法が決まっているのであれば、容量の最大寸法を１／（α−Ｘ）とすることができる。よって、余裕のある大きさのキャパシタを用いて、カットオフ周波数が極めて低いスイッチトキャパシタ積分回路（ＳＣ積分回路）を実現することができ、したがって、回路の設計が容易化される。
【００６５】
以下、図１（Ｃ）に示されるＳＣ積分回路を例として、具体的に説明する。図１（Ｃ）に示されるＳＣ積分回路１５０は、ＳＣ積分回路の入力部（ＳＣ回路）１７０と、積分部６１と、を有する。ＳＣ積分回路の入力部（ＳＣ回路）１７０は、第１の入力回路（第１のスイッチトキャパシタ回路）１０と、第２の入力回路(第２のスイッチトキャパシタ回路)１１とを有する。また、ＳＣ積分回路の積分部６１は、オペアンプ（ＯＰＡ）と、帰還容量（積分容量）Ｃｉとを有する。
【００６６】
ここで、ＳＣ積分回路１５０の伝達関数Ｈ(ｚ)について考察する。ＳＣ積分回路の伝達関数Ｈ(ｚ)は一般に分数式で表わすことができる。例えば、積分回路の全体の伝達関数Ｈ（ｚ）が、積分部の伝達特性を示す式を分母（Ｃｉ（１-ｚ-1））とし、かつ、積分回路の入力部の伝達特性を示す式（Ｃｐ・ｋ（ｚ））を分子とする分数式（Ｃｐ・ｋ（ｚ）／Ｃｉ（１-ｚ-1））によって表される場合を想定する。
【００６７】
ここで、Ｘ＝１として、{αＨ(ｚ)−(α−１)Ｈ(ｚ)}を実現する場合を考える。第１項（＋αＨ（ｚ））および第２項（−（α−１）Ｈ（ｚ））には共に伝達関数Ｈ（ｚ）が含まれ、伝達関数Ｈ（ｚ）の分母（すなわち、Ｃｉ（１−ｚ−１））は共通である。
【００６８】
したがって、ＳＣ積分回路の入力部（ＳＣ回路）１７０において、伝達関数Ｈ(ｚ)の分子（Ｃｐ・ｋ(ｚ)）をα倍し、また、−（α−１）倍し、そして、双方の演算結果を合成（加算）することができれば、{αＨ(ｚ)−(α−１)Ｈ(ｚ)}で表わされる信号処理を実現できることになる。
【００６９】
したがって、図１（ｃ）のＳＣ積分回路の入力部（ＳＣ回路）１７０は、ＳＣ積分回路１５０の全体の伝達関数Ｈ（ｚ）の分子（Ｃｐ・ｋ（ｚ））を、第１の極性（例えば正極性）でα倍する第１のスイッチトキャパシタ回路１０と、第１の極性とは反対の第２の極性（例えば負極性）で（α−１）倍する第２のスイッチトキャパシタ回路１１と、を含み、第１のスイッチトキャパシタ回路１０の出力信号と、第２のスイッチとキャパシタ回路１１の出力信号とが合成され、合成後の信号が積分部６１に供給される。この結果、積分回路の全体の伝達関数をＨ（ｚ）とした場合、Ｘ・Ｈ（ｚ）で表される信号処理が実行される。
【００７０】
ＳＣ積分回路１５０の全体の伝達関数Ｈ（ｚ）における分子の式（Ｃｐ・ｋ(ｚ)）をα倍（あるいは（α−１）倍）することは、ＳＣ積分回路の入力部（ＳＣ回路）１７０に設けられるスイッチトキャパシタ回路１０（１１）におけるキャパシタ（入力容量）Ｃｐの容量値をα倍（あるいは（α−１）倍）することにより実現される。
【００７１】
よって、従来の入力部（ＳＣ回路）のキャパシタ（Ｃｐ）の最小サイズと、図１（Ｃ）における入力部（ＳＣ回路）１７０のキャパシタの最小サイズ（α・Ｃｐ）との比は、１：αとなる。αを適切な値に設定することによって、極端に小さなサイズのキャパシタを用いることなく（余裕のあるサイズのキャパシタを用いて）、見かけ上、より小さな容量を実現することができる。また、信号経路における電荷の一部を打ち消す（電荷を減算する）という回路動作（電荷の移動を制御するという回路動作）によって、所望の伝達関数が実現されるため、高精度な信号処理が可能である。寄生容量の影響を受けにくい回路構成を採用すれば、信号処理の精度はさらに高まる。
【００７２】
このように、図１（Ｃ）のＳＣ積分回路では、ＳＣ回路１７０のキャパシタ（入力容量）およびオペアンプの帰還容量の容量値の比（Ｃｐ／Ｃｉ：容量素子係数）を極端に小さくする必要がなくなる。つまり、その比（容量素子係数）の値を、従来の（α−１）倍とすることができる。回路設計において容量の最小寸法が決まっているのであれば、容量の最大寸法を１／（α−１）とすることができる。よって、余裕のある大きさのキャパシタを用いて、カットオフ周波数が極めて低いスイッチトキャパシタ積分回路（ＳＣ積分回路）を実現することができ、したがって、回路の設計が容易化される。
【００７３】
また、カットオフ周波数が低周波数に設定されるＳＣ積分回路は、伝送線路において電荷の移動を制御するという回路動作によって実現されるため、高精度な特性が実現される。
【００７４】
また、図１（Ｃ）のＳＣ積分回路１５０は、回路の特性が、容量素子係数（つまり入力容量と帰還容量の比）のみで完結しており、そのＳＣ積分回路自体は、他の回路素子と関係がなく独立している。よって、例えば高次のフィルタを形成する場合でも、回路設計が容易であるという効果も得られる。
【００７５】
例えば、ＳＣバイカッド型２次ローパスフィルタを、図１（Ｃ）のＳＣ積分回路を利用して構成する場合、Ａ部分やＧ部分の回路構成を、新しい構成に変更する必要がある。回路の構成が変更になるということは、全体の回路で考えると、スイッチや容量が従来回路に追加されていることを意味する。例えば、ＳＣバイカッド型２次ローパスフィルタでは、例えば、Ｇ部分の回路は、素子Ｂ、素子Ｃ、素子Ｅと接続されているため、従来なら、設計変更に伴い、素子Ｂ、素子Ｃ、素子Ｅに何らかの影響が与えられる可能性がある。つまり、伝達関数が変わってしまう恐れがある。
【００７６】
しかし、図１（Ｃ）に示される本発明のＳＣ積分回路１５０の場合、従来のＧ部分の係数をＧとし、本発明のＧ部分の係数をＧ’とした場合、Ｇ’=Ｇ＊ｋ（ｋは任意の実数）で決まるため、従来回路の伝達関数において、係数をＧからＧ’に置き換えれば、本発明のＳＣ積分回路１５０を用いた２次ローパスフィルタの伝達関数が得られる。つまり、図１（Ｃ）の回路は、従来の回路の容量素子係数を変化させるだけであり、伝達関数自体が変化するわけではない。つまり、ＳＣ積分回路の特性が、容量素子係数（Ｃｐ／Ｃｉ）のみで完結していて、独立している。よって、回路設計が容易化される。
【００７７】
なお、上述の説明では{＋αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}の演算を例にとって説明したが、{−αＨ(ｚ)＋(α＋Ｘ)Ｈ(ｚ)}の演算を実行しても結果は同じであり、このような演算が実行される場合も、本発明に含まれる。この場合、（α＋Ｘ）をβに置換し，αを（β−Ｘ）に置換すると、{−(β−Ｘ)Ｈ(ｚ)＋βＨ(ｚ)}という演算式になり、結果的に、{＋αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}と同じ演算を行っていることになる。
【００７８】
（第２の実施形態）
本実施形態では、ＳＣ積分回路の具体的な回路構成の一例について説明する。本実施形態では、ＳＣ積分回路の基本構成として、上述の非特許文献１の、５７頁の図３−３に記載される「基本回路ａ」を採用する。
【００７９】
この「基本回路ａ」は、積分回路の入力部において、２つのキャパシタ（入力容量）をもつ回路構成（すなわち、２つの電荷転送経路をもつ回路構成）を有し、寄生容量の影響を補償することができるという優れた特性を有する。つまり、基本回路ａによれば、寄生容量に不感で、高精度な電荷転送が可能なＳＣ積分回路を設計することできる。そこで、本実施形態では、「基本回路ａ」をＳＣ積分回路の基本構成として採用し、この「基本回路ａ」に、先に説明した本発明の原理を適用して、新しいＳＣ積分回路を構築する。
【００８０】
つまり、「基本回路ａ」の実質的な伝達関数をＨ（ｚ）とすると、本実施形態で提示される新しいＳＣ積分回路は、{＋αＨ(ｚ)−(α−１)Ｈ(ｚ)}で表わされる信号処理を実行する。
【００８１】
非特許文献１に示される「基本回路ａ」は、入力部の回路構成が、通常の回路構成とは異なっており、また、第１のクロックによって入力信号をサンプリングした場合の伝達関数と、第１のクロックとは逆相の（つまり位相が１８０°異なる）第２のクロックで入力信号をサンプリングしたときの伝達関数とが異なるといった特徴をもつ。
【００８２】
そこで、新しいＳＣ積分回路の構成について説明する前に、まず、「基本回路ａ」の構成と動作の概要について説明する。
【００８３】
（基本回路ａの構成と動作の概要）
図２（Ａ），図２（Ｂ）は、非特許文献１に記載される基本回路ａの構成と動作の概要を説明するための図である。図２（Ａ）に示されるＳＣ積分回路（基本回路ａ）２０は、オペアンプＯＰＡおよび帰還容量Ｃｉを含むＳＣ積分回路の積分部１２と、積分回路の入力部（ＳＣ回路）１０と、入力信号Ｖｉｎが入力される信号入力ノードＰ１と、出力電圧信号Ｖｏｕｔを出力する信号出力ノードＰ２とを有する。
【００８４】
なお、図２（Ａ）では、複数のスイッチの各々の位置、ならびにキャパシタの位置を正確に特定できるようにするために、信号伝送路上において、第１ノード（第１の節点）〜第５ノード（第５の節点）を設定している。これらのノードは、説明の便宜上、使用されるものである。
【００８５】
ＳＣ積分回路（基本回路ａ）２０の入力部１０には、第１の信号伝送路（経路ａ）と、第２の信号伝送路（経路ｂ）が設けられる。第１の信号経路ａは、信号入力ノードＰ１とオペアンプＯＰＡの入力ノード（第５のノード）Ｎ５とを接続する直線状の信号経路である。また、第２の信号経路ｂは、信号入力ノードＰ１と第２ノードＮ２とを接続する迂回経路である。
【００８６】
また、図２（Ａ）のＳＣ積分回路（基本回路ａ）２０では、複数のスイッチが設けられるが、各スイッチには、「１」と表記されるスイッチと、「２」と表記されるスイッチの２種類がある。「１」と表記されるスイッチは、図２（Ｂ）に示される第１のクロックＣＬＫ１で動作するスイッチ（第１フェーズスイッチ）である。「２」と表記されるスイッチは、図２（Ｂ）に示される第２のクロックＣＬＫ２で動作するスイッチ（第２フェーズスイッチ）である。
【００８７】
また、図２では、スイッチの参照符号として、例えば、“Ｓａ１（１）”というような参照符号が用いられる。“Ｓａ１（１）”の「ａ」は、経路ａに設けられることを表し、末尾の「（１）」は第１フェーズスイッチであることを表し、「１」は、経路ａに設けられる第１フェーズスイッチのうち第１番目のスイッチであることを表す。他のスイッチについての表記も同様である。
【００８８】
具体的には、ＳＣ積分回路（基本回路ａ）２０の入力部１０は、信号入力ノード（Ｐ１）と第１ノード（Ｎ１）との間に設けられるスイッチ（Ｓａ１（２））と、第１ノード（Ｎ１）と基準電位（ＧＮＤ）との間に設けられるスイッチ（Ｓａ１（１））と、第１ノード（Ｎ１）と第２ノード（Ｎ２）との間に設けられるキャパシタＣ２と、第２ノード（Ｎ２）とオペアンプの入力ノード（第５ノード：Ｎ５）との間に設けられるスイッチ（Ｓａ２（２））と、信号入力ノード（Ｐ１）と第３ノード（Ｎ３）との間に設けられるスイッチ（Ｓｂ１（１））と、第３ノード（Ｎ３）と基準電位（ＧＮＤ）との間に設けられるスイッチ（Ｓｂ１（２））と、第３ノード（Ｎ３）と第４ノード（Ｎ４）との間に設けられるキャパシタ（ＴＳ（２））と、第２ノード（Ｎ２）と第４ノード（Ｎ４）との間に設けられるスイッチ（Ｓｂ２（２））と、第４ノード（Ｎ４）と基準電位（ＧＮＤ）との間に設けられるスイッチ（Ｓｂ２（１））と、を含む。
【００８９】
（スイッチ回路用のクロック）
図２（Ａ）のＳＣ積分回路２０では、動作クロックとして、図２（Ｂ）に示される、第１のクロック（ＣＬＫ１）と、第１のクロックとは逆相の第２のクロック（ＣＬＫ２）が使用される。なお、図２（Ｂ）では、クロックの遅延が生じた場合でも、各クロックのレベルが共に“Ｈ”にならないように、第１のクロックＣＬＫのデューティと、第２のクロックＣＬＫ２のデューティとの間に若干の差を設けている。
【００９０】
（基本回路ａの伝達関数の説明）
ＳＣ積分回路（基本回路ａ）は以下の（１）〜（３）の動作を繰り返す。
（１）ＳＣ積分回路の入力部１０において、第１フェーズスイッチ「１」がオン状態のときは、信号入力ノードＰ１と基準電位（グランド）との間にキャパシタＣ１が接続され、入力信号Ｖｉｎがサンプリングされ、入力信号ＶｉｎによってキャパシタＣ１に電荷が蓄積される。一方、キャパシタＣ２の両極は共に接地電位となり，Ｃ２に蓄積されていた電荷は、オペアンプＯＰＡの入力ノードＮ５に向けて移動し、帰還容量Ｃｉに蓄積される。
（２）第２フェーズスイッチ「２」がオンすると、信号入力端子Ｐ１と基準電位（グランド）との間に、キャパシタＣ１，Ｃ２が直列に接続される。キャパシタＣ１の２つの電極の電位関係が逆転するため、キャパシタＣ１に蓄積されていた電荷の一部がキャパシタＣ２に移動する。キャパシタＣ１とキャパシタＣ２の容量値が同じならば、キャパシタＣ１に蓄積されていた電荷の１／２がキャパシタＣ２に移動することになる。
（３）次に、第１フェーズスイッチ「１」がオンすると、キャパシタＣ２に蓄積されていた電荷が、オペアンプＯＰＡの入力ノードＮ５に向けて移動し、帰還容量Ｃｉに蓄積される。帰還容量Ｃｉによって積分されるのは、キャパシタＣ２に蓄積されていた電荷のみであり、キャパシタＣ１に蓄積されていた電荷は、積分には関与しない。
【００９１】
また、キャパシタＣ１とキャパシタＣ２の容量は等しく設定するのが現実的である。このようにすれば、伝達関数の導出が容易化される。ここで、キャパシタＣ１とキャパシタＣ２とが直列に接続されたときの合成容量は、下記の式（１）のように表わされる。
【００９２】
また、基本回路ａは、入力信号Ｖｉｎを第１のクロックＣＬＫ１でサンプリングしたときの伝達関数と、第２のクロックＣＬＫ２でサンプリングしたときの伝達関数とが異なる。
出力Ｖｏｕｔと入力Ｖｉｎとの関係は、第１のクロックＣＬＫ１でサンプリングしたときの伝達関数と、第２のクロックＣＬＫ２でサンプリングしたときの伝達関数の合計から下記の式(２’)のように表わされる。なお、式（２’）において、Ｖｉｎ（１）は、第１のクロックＣＬＫ１でサンプリングされた入力電圧Ｖｉｎを示し、Ｖｉｎ（２）は、第２のクロックＣＬＫ２でサンプリングされた入力電圧Ｖｉｎを示す。
【００９３】
【数１】
2010177791.tif 000003
【００９４】
（基本回路ａを用いて、αＨ（ｚ）−（α−１）Ｈ（ｚ）を実現する場合の考察）
ここでは、Ｘ＝１とし、基本回路ａを用いて、伝達関数が{αＨ（ｚ）−（α−１）Ｈ（ｚ）}で表わされるＳＣ積分回路を構成する場合について、具体的に考察する。このＳＣ積分回路の伝達関数は、Ｈ(ｚ)をα倍して得られるαＨ(ｚ)と、−（α−１）倍して得られる−（α−１）Ｈ(ｚ)とを合成（加算）することによって得られる。
【００９５】
先に説明したように、伝達関数の分母は共通であるため、ＳＣ積分回路の入力部をα倍し、また、−（α−１）倍することができれば、所望の伝達関数が実現できることになる。つまり、下記の式（５）で示される伝達関数の分子を実現できれば、新規なＳＣ積分回路を実現することができる。つまり、ＳＣ積分回路の入力部において、下記の式（６）および式（７）で示される信号処理を実現する回路を設けて、各回路の出力を加算する回路構成とすれば、新規なＳＣ積分回路が実現される。
【００９６】
【数２】
2010177791.tif 000004
【００９７】
ここで検討すると、上記の式（６）は、図２（Ａ）に示される基本回路ａの入力部１０において、２つのキャパシタ（Ｃ１，Ｃ２）の容量値をα倍すれば実現することができる。回路構成自体は、図２（Ａ）に示される回路構成と同じである。
【００９８】
また、上記の式（７）は、式を展開することによって、下記の式（８）（第１項）と、下記の式（９）（第２項）に分けることができる。
【００９９】
【数３】
2010177791.tif 000005
【０１００】
したがって、ＳＣ積分回路の入力部において、上記の式（６）で示される信号処理を実行する回路と、上記式（８）で示される信号処理を実行する回路と、上記式（９）で示される信号処理を実行する回路と、を設けて、各回路の出力を加算すれば、新規なＳＣ積分回路が実現されることになる。
【０１０１】
（新規なＳＣ積分回路の構成例）
式（８）で示される信号処理（減算項の第１項の信号処理）を実行する回路は、例えば、図３のような回路構成となる。また、式（９）の信号処理（減算項の第２項の信号処理）を実行する回路の構成は、例えば、図４のような回路構成となる。
【０１０２】
但し、図３の回路では、第１のクロックＣＬＫ１に同期して、入力部から積分部に電荷が転送され、図４の回路では、第２のクロックＣＬＫ２に同期して、入力部から積分部に電荷が転送される。つまり、図３の回路と図４の回路とでは、電荷の転送タイミングが異なるため、図３に示される回路における入力部の出力と、図４に示される回路における入力部の出力との合成ができない。そこで、図３の回路を改良し、図３の回路と同様に、第１のクロックＣＬＫ１に同期して、入力部から積分部に電荷が転送されるようにする。この改良された回路は、図５（Ａ）のような回路構成となる。
【０１０３】
図３の回路と、図５（Ａ）の回路とを組み合わせた回路は、図６に示される回路構成となる。この図６の回路によって、上記の式（７）で示される信号処理（−(α−1)（Ｃｚ−１／２＋Ｃｚ−１））を実行する回路（入力部において、転送信号の減算を実行する回路）が実現できたことになる。
【０１０４】
そして、図６の回路に、さらに、上記の式（６）で示す信号処理（α（Ｃｚ−１／２＋Ｃｚ−１））を実行する回路を追加すると、図７の回路が得られる。図７の回路は、先に説明した、{＋αＨ(ｚ)−(α−１)Ｈ(ｚ)}で表わされる信号処理を実行する、新規なＳＣ積分回路である。
【０１０５】
（図７の回路が得られるまでの過程の具体的な説明）
以下、図３〜図７の回路について、具体的に説明する。
【０１０６】
電荷の一部を打ち消す回路を含んだSC積分回路の伝達関数は式（１３）で示される。
【０１０７】
【数４】
2010177791.tif 000006
【０１０８】
上記の式（１３）において、α、（α−１）は単なる係数であり、それらの係数はキャパシタの容量値を調整することによって実現できる。つまり、その係数は、回路の構成には関係がない。第２項は、基本回路ａの転送電荷の移動を一部打ち消すための回路における、入力信号Ｖｉｎと出力信号Ｖｏｕｔとの関係を示している。
【０１０９】
式（１３）における第１項の信号処理は、図２（Ａ）に示される基本回路ａによって実現することができる。よって、新規なＳＣ積分回路を得るためには、第２項の信号処理を実行する具体的な回路が定まればよい。
【０１１０】
以下、第２項の信号処理をさらに、下記の式（１５）および式（１６）のように分解する。なお、式（１５），式（１６）では、定数である（α−１）は無視している。
【０１１１】
【数５】
2010177791.tif 000007
【０１１２】
（減算項の第１項の信号処理を実現する回路の回路構成：図３）
式（１１）で示される減算項の第１項の信号処理を実行する回路は、図３のような回路構成となる。すなわち、図３のＳＣ積分回路３０は、入力部（ＳＣ回路）３１と、オペアンプＯＰＡと、帰還容量Ｃｉと、を有する。
【０１１３】
入力部（ＳＣ回路）３１には、信号入力端子Ｐ１と第５ノード（オペアンプの信号入力ノード）Ｎ５とを結ぶ第３の信号経路（経路ｃ）が設けられる。
【０１１４】
入力部（ＳＣ回路）３１は、信号入力ノードＰ１と第６ノードＮ６との間に設けられるスイッチＳｃ１（２）と、第６ノードと基準電位（グランド）との間に設けられるスイッチＳｃ１（１）と、第６ノードＮ６と第７ノードとの間に接続されるキャパシタＣ１と、第７ノードＮ７と基準電位（グランド）との間に設けられるスイッチＳｃ２（１）と、第７ノードＮ７と第８ノードＮ８との間に設けられるスイッチＳｃ２（２）と、第８ノードＮ８と基準電位（グランド）との間に設けられるキャパシタＣ２と、を有する。
【０１１５】
以下、図３のＳＣ積分回路３０が、式（１５）で示される減算項の第１項で示される信号処理を実行する回路であることを証明する。なお、図３において、Ｃｐ１およびＣｐ２はスイッチの寄生容量を示す。先に説明したように、本発明によって実現される新規なＳＣ積分回路は、寄生容量の影響が小さくなることが望ましい。したがって、寄生容量の影響を考慮しつつ、回路の特性を検証することが重要である。
【０１１６】
以下、図３のＳＣ積分回路３０の伝達関数について考察する。伝達関数を求めるためには、サンプル値解析が必要である。初めに第（ｎ−１）の期間（すなわち、第２フェーズスイッチ「２」がオンし、第１フェーズスイッチ「１」がオフしている状態）における第５のノード（オペアンプの入力ノード）Ｎ５における電荷量Ｑ（ｎ−１）を求める。Ｑ（ｎ−１）は、下記の式（１７）で表わされる。
【０１１７】
【数６】
2010177791.tif 000008
【０１１８】
ここで、第５ノードＮ５における電圧Ｖｘを求める。Ｑ＝ＣＶより、下記の式（１８）が得られる。
【０１１９】
【数７】
2010177791.tif 000009
【０１２０】
次に、第ｎの期間（すなわち、第１フェーズスイッチ「１」がオンし、第２フェーズスイッチ「２」がオフしている状態）における、第５のノード（オペアンプの入力ノード）Ｎ５における電荷量Ｑ（ｎ）を求める。Ｑ（ｎ）は、下記の式（１９）で表わされる。そして、電荷保存の法則より、式（２０）が成立する。
【０１２１】
【数８】
2010177791.tif 000010
【０１２２】
ここで、図３のＳＣ積分回路３０において、キャパシタＣ１およびＣ２の容量値が同じであるとし（Ｃ１＝Ｃ２）、また、５個のスイッチＳｃ１（２）〜Ｓｃ３（１）の各々のサイズが同じであるとすると、下記の式（２１）が成立する。
【０１２３】
【数９】
2010177791.tif 000011
【０１２４】
式（２１）が成立する場合、上記の式（２０）において、寄生容量（Ｃｐ１およびＣｐ２）の影響を無視することができ、よって、下記の式（２２）が成立する。式（２２）から、式（２３）が導出される。
【０１２５】
【数１０】
2010177791.tif 000012
【０１２６】
上記の式（２３）からＶｏｕｔを算出すると、下記の式（２４）が得られる。
【０１２７】
【数１１】
2010177791.tif 000013
【０１２８】
式（２４）は、減算項の第１項を示す式（１５）に一致する。よって、図３に示されるＳＣ積分回路３０は、減算項の第１項の信号処理を実行する回路である。
【０１２９】
（減算項の第２項の信号処理を実現する回路の回路構成：図４（基本形））
式（１６）で示される、減算項の第２項の信号処理を実行する回路は、図４のような回路構成となる。すなわち、図４のＳＣ積分回路４０は、入力部（ＳＣ回路）４１と、オペアンプＯＰＡと、帰還容量Ｃｉと、を有する。
【０１３０】
図４に示される入力部（ＳＣ回路）４１の回路構成は、図３に示される入力部３１の回路構成と基本的には同じである。但し、図４の入力部４１では、使用するスイッチの種類が、図３の入力部３１とは逆になっている。
【０１３１】
つまり、図４の入力部４１では、図３の入力部３１における第１フェーズスイッチ「１」が第２フェーズスイッチ「２」に置換されており、かつ、図３の入力部３１における第２フェーズスイッチ「２」が第１フェーズスイッチ「１」に置換されている。回路構成自体は同じである。
【０１３２】
すなわち、減算項の第１項（式（１５））と、第２項（式（１６））とは、式の形としては、ｚの累乗が異なるだけである。つまり、減算項の第１項（式（１５））は、ｚ−1/2を含み、第２項（式（１６））は、ｚ−1を含む。式（１６）は、式（１５）において、信号の位相をｚ−1/2だけシフトさせることによって実現される。したがって、図４に示される入力部４１では、使用するスイッチの種類を、図３の入力部３１とは逆にする。図４の回路構成は、減算項の第２項（式（１６））の演算を実行する回路の基本形を示している。
【０１３３】
但し、図３のＳＣ積分回路３１では、第１のクロックＣＬＫ１に同期して、入力部３１から積分部（オペアンプの帰還容量Ｃｉ）に電荷が転送され、図４のＳＣ積分回路４１では、第２のクロックＣＬＫ２に同期して、入力部３１から積分部に電荷が転送される。つまり、図３のＳＣ積分回路３０と図４のＳＣ積分回路４０とでは、電荷の転送タイミングが異なるため、図３に示されるＳＣ積分回路３０における入力部３１の出力と、図４に示されるＳＣ積分回路４０における入力部４１の出力との合成ができない。そこで、図３のＳＣ積分回路４０を改良し、図３のＳＣ積分回路３０と同様に、第１のクロックＣＬＫ１に同期して、入力部４１から積分部に電荷が転送されるようにする。この改良された回路は、図５（Ａ）のような回路構成となる。
【０１３４】
図５（Ａ），図５（Ｂ）は、減算項の第２項を実現する、改良されたＳＣ積分回路の構成と動作を説明するための図である。
【０１３５】
図５（Ａ）のＳＣ積分回路５０では、図５（Ｂ）に示されるように、ＣＬＫ１ＡとＣＬＫ１Ｂというクロックを使用する。つまり、タイミング調整をする必要上、第１のクロックＣＬＫ１のうちの奇数番目のクロックと偶数番目のクロックとを分離する。
【０１３６】
図５（Ｂ）に示すように、第１のクロックＣＬＫ１のうちの、奇数番目のクロック（ＰＥ１，ＰＥ３，ＰＥ５）に同期し、かつ、周期２Ｔのクロックを、便宜上、第３のクロックＣＬＫ１Ａとする。また、第１のクロックのうちの偶数番目のクロック（ＰＥ２，ＰＥ４）に同期し、かつ、周期２Ｔのクロックを便宜上、第４のクロック（ＣＬＫ１Ｂ）とする。但し、Ｔは、第１および第２のクロック（ＣＬＫ１，ＣＬＫ２）の周期を示す。
【０１３７】
図５（Ｂ）に示されるように、時刻ｔ１および時刻ｔ５において、第３のクロックＣＬＫ１Ａがローレベルからハイレベルに変化する。また、時刻ｔ３，時刻ｔ５，時刻ｔ９において、第４のクロックＣＬＫ１Ｂがローレベルからハイレベルに変化する。第３のクロックＣＬＫ１Ａのポジティブエッジと第４のクロックＣＬＫ１Ｂのポジティブエッジとのタイミング差はＴである。また、時刻ｔ１〜ｔ３の期間を第（ｎ−１）の期間とし、時刻ｔ３〜時刻ｔ５を第ｎの期間とし、時刻ｔ５〜時刻ｔ７を第（ｎ+１）の期間とし、時刻ｔ７〜時刻ｔ９を第（ｎ+２）の期間とする。
【０１３８】
図５（Ａ）のＳＣ積分回路５０における入力部５１において、「１Ａ」と表記されるスイッチは、第３のクロックＣＬＫ１Ａで動作するスイッチ（第３フェーズスイッチ）であり、「１Ｂ」と表記されるスイッチは、第４のクロックＣＬＫ１Ｂで動作するスイッチ（第３フェーズスイッチ）である。
【０１３９】
図５のＳＣ積分回路５０の入力部５１は、信号入力ノードＰ１と第５ノード（オペアンプの入力ノード）とを結ぶ第４の信号伝送路（経路ｄ）と、第１０ノードＮ１０と第５ノード（オペアンプの入力ノード）Ｎ５とを迂回して接続する第５の信号伝送路（経路ｅ）と、を有する。
【０１４０】
そして、入力部５１は、信号入力ノードＰ１と第９ノードＮ９との間に設けられたスイッチＳｄ１（１Ａ）と、信号入力ノードＰ１と第９ノードＮ９との間に設けられ、かつ、スイッチＳｄ１（１Ａ）に対して並列に接続されるスイッチＳｄ１（１Ｂ）と、第９ノードＮ９と基準電位（グランド）との間に接続されるスイッチＳｄ１（２）と、第９ノードＮ９と第１０ノードＮ１０との間に設けられるキャパシタＣ１と、第１０ノードＮ１０と第１１ノードＮ１１との間に設けられるスイッチＳｅ１（１Ａ）と、第１１ノードＮ１１と基準電位（グランド）との間に設けられるキャパシタＣ２Ａ（容量値はキャパシタＣ２と同じ）と、第１１ノードＮ１１と第５ノード（オペアンプの入力ノード）Ｎ５との間に設けられるスイッチＳｅ１（１Ｂ）と、第１０ノードＮ１０と第１２ノードＮ１２との間に設けられるスイッチＳｄ２（１Ｂ）と、第１２ノードＮ１２と基準電位（グランド）との間に設けられるキャパシタＣ２（容量値はキャパシタＣ２と同じ）と、第１２ノードＮ１２と第５ノード（オペアンプの入力ノード）Ｎ５との間に設けられるスイッチＳｄ２（１Ａ）と、を有する。
【０１４１】
また、キャパシタＣ２Ａの容量値をＣ２Ａと表記し、キャパシタＣ２Ｂの容量値をＣ２Ｂと表記する場合、Ｃ２Ａ＝Ｃ２Ｂ＝Ｃ２が成立する。
【０１４２】
図４の基本形の回路では、入力部から積分部への電荷の転送は、第２のクロックＣＬＫ２に同期して実行されていたが、図５の改良形の回路では、入力部から積分部への電荷の転送は、第３のクロックＣＬＫ１Ａもしくは第４のクロックＣＬＫ１Ｂに同期して実行される。
【０１４３】
なお、図５（Ａ）のＳＣ積分回路５０の入力部５１において、並列接続された２つのスイッチ（Ｓｄ１（１Ａ），Ｓｄ１（１Ｂ））が設けられているが、これらの２つのスイッチは、１つの第１フェーズスイッチによって置き換えることができる。つまり、第１のクロックＣＬＫ１がアクティブレベルになるとき、２つのスイッチ（Ｓｄ１（１Ａ），Ｓｄ１（１Ｂ））のいずれか一方は、必ずオンする。つまり、２つのスイッチ（Ｓｄ１（１Ａ），Ｓｄ１（１Ｂ））を第３および第４のクロック（ＣＬＫ１Ａ，ＣＬＫ１Ｂ）で駆動するということは、一つの第１フェーズスイッチ「１」を、第１のクロックＣＬＫ１で駆動していることと等価であり、このような場合も、本発明の技術的範囲に含まれる（後に説明する図９，図１０では、２つのスイッチを１つにまとめて描いている）。
【０１４４】
（減算項の第１項および第２項の双方を実行する回路の構成）
上記のとおり、図３の回路と、図５の回路とを組み合わせれば、減算項の第１項および第２項の演算を同時に実行することが可能な回路が実現される。その回路の構成が、図６に示される。図６は、減算項の第１項および第２項の演算を同時に実行することが可能なＳＣ積分回路の構成を示す回路図である。
【０１４５】
図６のＳＣ積分回路６０は、入力部３１（図３に示される回路）と、入力部５１（図５に示される回路）と、オペアンプＯＰＡと、帰還容量Ｃｉと、を有する。入力部３１に含まれるスイッチＳｃ１（２）〜Ｓｃ３（１）は、第１および第２のクロック（ＣＬＫ１，ＣＬＫ２）で動作する。また、入力部５１に含まれるスイッチＳｄ１（１Ａ）〜Ｓｅ１（１Ｂ）は、第２のクロックＣＬＫ２，第３のクロックＣＬＫ１Ａおよび第４のクロックＣＬＫ１Ｂで動作する。
【０１４６】
図６のＳＣ積分回路６０における入力部３１および入力部５１において、キャパシタＣ１の容量を調整して（α−１）Ｃ１（但し、Ｃ１は、例えば、最小寸法のキャパシタの容量値である）を実現し、また、キャパシタＣ２の容量を調整して（α−１）Ｃ２（但し、Ｃ２は、例えば、最小寸法のキャパシタの容量値であり、Ｃ１＝Ｃ２である）を実現すれば、上記の式（７）で示される信号処理（−(α−1)（Ｃｚ−１／２＋Ｃｚ−１））を実行する回路（入力部において、転送信号の減算を実行する回路）が実現できたことになる。
【０１４７】
そして、図６の回路に、さらに、上記の式（６）で示す信号処理（α（Ｃｚ−１／２＋Ｃｚ−１））を実行する回路を追加すると、図７の回路が得られる。
【０１４８】
なお、入力部の回路は、図２の基本回路ａにおいて、キャパシタＣ１をキャパシタαＣ１で置換し、キャパシタＣ２をキャパシタαＣ２で置換することによって実現される。
【０１４９】
（電荷の減算を実行する、新規なＳＣ積分回路の構成）
図７は、電荷の減算を実行する、新規なＳＣ積分回路の構成の構成を示す回路図である。図７のＳＣ積分回路１５０の入力部には、図２に示される入力部の回路１０と、図６に示される入力部の回路３１および回路５１と、が含まれる。
【０１５０】
入力部１０において、「キャパシタαＣ１」は「Ｃ１（１）」と表記され、キャパシタ「αＣ２」は「Ｃ２（１）」と表記されている。また、入力部３１では、「キャパシタ（α−１）Ｃ１」は「Ｃ１’(１)」と表記され、キャパシタ「（α−１）Ｃ２」は「Ｃ２’（１）」と表記されている。また、入力部５１では、「キャパシタ（α−１）Ｃ１」は「Ｃ１’(２)」と表記され、キャパシタ「（α−１）Ｃ２」は「Ｃ２’（２ａ）またはＣ２’（２ｂ）」と表記されている。
【０１５１】
図７の回路は、以下の構成を有する。すなわち、図７のＳＣ積分回路１５０は、積分回路の入力部における第１のスイットキャパシタ回路（１０）は、信号入力ノード（Ｐ１）と第１ノード（Ｎ１）との間に設けられる第１のスイッチ（Ｓａ１（２））と、第１ノード（Ｎ１）と基準電位（ＧＮＤ）との間に設けられる第２のスイッチ（Ｓａ１（１））と、第１ノード（Ｎ１）と第２ノード（Ｎ２）との間に設けられる第１のキャパシタ（Ｃ２（１）＝αＣ２）と、信号入力ノード（Ｐ１）と第３ノード（Ｎ３）との間に設けられる第３のスイッチ（Ｓｂ１（１））と、第３ノード（Ｎ３）と基準電位（ＧＮＤ）との間に設けられる第４のスイッチ（Ｓｂ１（２））と、第３ノード（Ｎ３）と第４ノード（Ｎ４）との間に設けられる第２のキャパシタ（Ｃ１（１）＝αＣ１）と、第２ノード（Ｎ２）と第４ノード（Ｎ４）との間に設けられる第５のスイッチ（Ｓｂ２（２））と、第４ノード（Ｎ４）と基準電位（ＧＮＤ）との間に設けられる第６のスイッチ（Ｓｂ２（１））と、第２ノード（Ｎ２）と、第５ノードとしてのオペアンプの入力ノード（Ｎ５）との間に設けられる第７のスイッチ（Ｓａ２（１））と、を有し、第２のスイッチトキャパシタ回路（１１）は、信号入力ノード（Ｐ１）と第６ノード（Ｎ６）との間に設けられる第８のスイッチ（Ｓｃ１（２））と、第６ノード（Ｎ６）と基準電位（ＧＮＤ）との間に設けられる第９のスイッチ（Ｓｃ１（１））と、第６ノード（Ｎ６）と第７ノード（Ｎ７）との間に設けられる第３のキャパシタ（Ｃ１’(１)＝（α-１）Ｃ1）と、第７ノード（Ｎ７）と基準電位（ＧＮＤ）との間に設けられる第１０のスイッチ（Ｓｃ２（１））と、第７ノード（Ｎ７）と第８ノード（Ｎ８）との間に設けられる第１１のスイッチ（Ｓｃ２（２））と、第８ノード（Ｎ８）と基準電位（ＧＮＤ）との間に設けられる第４のキャパシタ（Ｃ２’(２)＝（α-１）Ｃ1）と、第８ノード（Ｎ８）と、第５ノードとしてのオペアンプの入力ノード（Ｎ５）との間に設けられる第１２のスイッチ（Ｓｃ３（１））と、信号入力ノード（Ｐ１）と第９ノード（Ｎ９）との間に設けられる第１３のスイッチ（Ｓｄ１（１Ａ））と、信号入力ノード（Ｐ１）と第９ノード（Ｎ９）との間において、第１３のスイッチに並列に設けられる第１４のスイッチ（Ｓｄ１（１Ｂ））と、第９ノード（Ｎ９）と基準電位（ＧＮＤ）との間に設けられる第１５のスイッチ（Ｓｄ１（２））と、第９ノード（Ｎ９）と第１０ノード（Ｎ１０）との間に設けられる第５のキャパシタ（Ｃ１’(２)＝（α-１）Ｃ１）と、第１０ノード（Ｎ１０）と基準電位（ＧＮＤ）との間に設けられる第１６のスイッチ（Ｓｄ２（２））と、第１０ノード（Ｎ１０）と第１１ノード（Ｎ１１）との間に設けられる第１７のスイッチ（Ｓｅ１（１Ａ））と、第１１ノード（Ｎ１１）と前記第５ノードとしてのオペアンプの入力ノード（Ｎ５）との間に設けられる第１８のスイッチ（Ｓｅ１（１Ｂ））と、第１１ノード（Ｎ１１）と基準電位（ＧＮＤ）との間に設けられる第６のキャパシタ（Ｃ２’(２ａ)＝（α-１）Ｃ２）と、第１０ノード（Ｎ１０）と第１２ノードとの間に設けられる第１９のスイッチ（Ｓｄ２（１Ｂ）と、第１２ノード（Ｎ１２）と第���ノードとしての前記オペアンプの入力ノード（Ｎ５）との間に設けられる第２０のスイッチ（Ｓｄ２（１Ａ））と、第１２ノード（Ｎ１２）と基準電位（ＧＮＤ）との間に設けられる第７のキャパシタ（Ｃ２’(２ｂ)＝（α-１）Ｃ２）と、を有する。
【０１５２】
また、第２のスイッチ（Ｓａ１（１））、第３のスイッチ（Ｓｂ１（１））、第６のスイッチ（Ｓｂ２（１））、第７のスイッチ（Ｓａ２（１））、第９のスイッチ（Ｓｃ１（１））、第１０のスイッチ（Ｓｃ２（１））、第１２のスイッチ（Ｓｃ３（１））の各々は、周期Ｔの第１のクロック（ＣＬＫ１）で動作し、第１のスイッチ（Ｓａ１（２））、第４のスイッチ（Ｓｂ１（２））、第５のスイッチ（Ｓｂ２（２））、第８のスイッチ（Ｓｃ１（２））、第１１のスイッチ（Ｓｃ２（２））の各々は、第１のクロック（ＣＬＫ１）とは逆相の、周期Ｔの第２のクロック（ＣＬＫ２）で動作し、第１３のスイッチ（Ｓｄ１（１Ａ））、第１７のスイッチ（Ｓｅ１（１Ａ））、第２０のスイッチ（Ｓｄ２（１Ａ））の各々は、第１のクロック（ＣＬＫ１）のうちの奇数番目のパルスと同相であり、かつ周期２Ｔの第３のクロック（図５（ｂ）のＣＬＫ１Ａ）で動作し、第１４のスイッチ（Ｓｄ１（１Ｂ））、第１８のスイッチ（Ｓｅ１（１Ｂ））、第１９のスイッチ（Ｓｄ２（１Ｂ））の各々は、第１のクロック（ＣＬＫ１）のうちの偶数番目のパルスと同相であり、かつ周期２Ｔの第４のクロック（図５（Ｂ）のＣＬＫ１Ｂ）で動作する。
【０１５３】
基本的には、各スイッチは、互いに逆相で、周期Ｔの第１および第２のクロックのいずれかにて動作する。但し、図５を用いて説明したように、タイミング調整をする必要上、第１のクロックのうちの奇数番目のクロックと偶数番目のクロックとを分離する。第１のクロックのうちの奇数番目のクロックに同期し、かつ、周期２Ｔのクロックを便宜上、第３のクロックとする。第１のクロックのうちの偶数番目のクロックに同期し、かつ、周期２Ｔのクロックを便宜上、第４のクロックとする。第１３のスイッチ、第１７のスイッチ、第２０のスイッチの各々は第３のクロックで動作し、第１４のスイッチ、第１８のスイッチ、第１９のスイッチの各々は第４のクロックで動作する。
【０１５４】
第３のクロック（ＣＬＫ１Ａ）ならびに第４のクロック（ＣＬＫ１Ｂ）は、第１のクロック（ＣＬＫ１Ａ）に基づいて作成されるクロックであり、クロックの作成処理が複雑化することはない。
【０１５５】
また、図７のＳＣ積分回路１５０において、第１のスイッチトキャパシタ回路（１０）における第１のキャパシタ（Ｃ２（１））および第２のキャパシタ（Ｃ１（１））の面積は同一に設定され、第２のスイッチトキャパシタ回路（１１）における第３のキャパシタ（Ｃ１’(１)）および第４のキャパシタ（Ｃ２’(１)）の面積は同一に設定され、第２のスイッチトキャパシタ回路（１１）における第５のキャパシタ（Ｃ１’(２)）、第６のキャパシタ（Ｃ２’(２ａ)）ならびに第７のキャパシタ（Ｃ２’(２ｂ)）の面積は同一に設定されるのが好ましい。
【０１５６】
また、第１のスイッチトキャパシタ回路（１０）における第１のキャパシタ（Ｃ２（１））および第２のキャパシタ（Ｃ１（１））の面積および形状は同一に設定され、かつ、第１のキャパシタおよび前記第２のキャパシタは同一の製造プロセスで製造され、第２のスイッチトキャパシタ回路（１１）における第３のキャパシタ（Ｃ１’(１)）および第４のキャパシタ（Ｃ２’(１)）の面積および形状は同一に設定され、かつ、第３のキャパシタおよび第４のキャパシタは同一の製造プロセスで製造され、第２のスイッチトキャパシタ回路（１１）における第５のキャパシタ（Ｃ１’(２)）、第６のキャパシタ（Ｃ２’(２ａ)）ならびに第７のキャパシタ（Ｃ２’(２ｂ)）の面積および形状は同一に設定され、かつ、第５のキャパシタ、第６のキャパシタならびに第７のキャパシタは同一の製造プロセスで製造されるのが、より好ましい。
【０１５７】
すなわち、キャパシタの面積（占有面積）のみならず、形状（例えば、電極の形状、電極に接続される配線の形状等）を同一化し、かつ、製造工程（製造プロセス）も共通化することによって、キャパシタの比精度を向上させることが可能である。よって、より高精度な回路設計が可能となる。キャパシタに寄生する寄生容量の値も揃う。よって、寄生容量の影響を補償することが容易となる。
【０１５８】
第１のスイッチトキャパシタ回路（１０）における第１のキャパシタ（Ｃ２（１））および第２のキャパシタ（Ｃ１（１））の各々の面積と、第２のスイッチトキャパシタ回路（１１）における第３のキャパシタ（Ｃ１’(１)＝（α−１）Ｃ１）、第４のキャパシタ（Ｃ２’(１)＝（α−１）Ｃ２）、第５のキャパシタ（Ｃ１’(２)＝（α−１）Ｃ２）、第６のキャパシタ（Ｃ２’(２ａ)＝（α−１）Ｃ２）ならびに第７のキャパシタ（Ｃ２’(２ｂ)＝（α−１）Ｃ２）の各々の面積との比は、α：（α−１）に設定される、
上述のとおり、αはＸ（上記の例ではＸ＝１としている）より大きな実数である。よって、従来の回路の入力容量の最小寸法を（α−１）倍できることになる。回路設計において容量の最小寸法が決まっているのであれば、容量の最大寸法を１／（α−１）とすることができる。よって、余裕のある大きさのキャパシタを用いて、カットオフ周波数が極めて低いスイッチトキャパシタ積分回路（ＳＣ積分回路）を実現することができ、したがって、回路の設計が容易化される。
【０１５９】
（第３の実施形態）
第２の実施形態で説明したＳＣ積分回路において、スイッチトキャパシタ回路を構成するキャパシタに寄生する寄生容量の影響を、可能な限り低減することが望ましい。本実施形態では、寄生容量の影響を低減可能な回路構成について検討する。まず、キャパシタに寄生する寄生容量について検討する。
【０１６０】
（キャパシタの寄生容量についての検討）
図８（Ａ）および図８（Ｂ）は、キャパシタの構造上、大きな寄生容量の第１の電極と小さな寄生容量の第２の電極が存在することを説明するための図である。
【０１６１】
キャパシタは、第１の電極ＭＥ１と第２の電極ＭＥ２とで構成される。第１の電極ＭＥ１は大きな寄生容量が接続される電極であり、第２の電極ＭＥ２は、寄生容量がより小さい電極である。
【０１６２】
すなわち、図８（Ａ）に示すように、第２の電極ＭＥ２は、第１の電極ＭＥ１に比べて、基板（例えば半導体基板）１００からの距離が遠い位置にある。よって、基板１００や、基板上に形成される絶縁膜（フィールド酸化膜等）１０２などに起因する寄生容量（Ｃｐｐａ，Ｃｐｐｂ，Ｃｐｃｃ）の影響を受けにくい。なお、図８（Ａ）のＣｘは、正規の容量を示す。
【０１６３】
なお、第１の電極ＭＥ１と第２の電極ＭＥ２とを区別するために、一つのキャパシタを、図８（Ｂ）のように表記する。つまり、大きな寄生容量が接続される第１の電極ＭＥ１は長方形で示し、寄生容量が少ない第２の電極ＭＥ２は線分で示す。以上の検討結果を基にして、寄生容量の影響を受けにくいＳＣ積分回路の構成（キャパシタの向きを工夫した構成）を考える。
【０１６４】
（寄生容量の影響を受けにくいＳＣ積分回路の構成）
図９は、寄生容量の影響を受けにくいＳＣ積分回路の構成（キャパシタの向きを工夫した構成）を示す回路図である。
【０１６５】
図９のＳＣ積分回路の回路１５０の回路構成自体は、図７に示されるＳＣ積分回路の回路構成と同じである。但し、図９のＳＣ積分回路１５０では、キャパシタの向きが工夫されている。
【０１６６】
すなわち、キャパシタの２つの電極のうち、低インピーダンスのノードに接続される場合がある電極は、大きな寄生容量が接続される第１の電極ＭＥ１とする。一方、例えば、オペアンプの入力ノード（例えば、反転入力ノード）と接続される場合がある電極、あるいは他のキャパシタの電極と接続される場合がある電極等は、電荷量を正確に制御できるようにするために、寄生容量の影響を受けにくい第２の電極ＭＥ２とする。
【０１６７】
上述のとおり、第２の電極ＭＥ２は、第１の電極ＭＥ１に比べて、基板（例えば半導体基板）からの距離が遠い位置にある。よって、第２の電極ＭＥ２は、基板や、基板上に形成される絶縁膜等に起因する寄生容量の影響を受けにくい。これに対して、基板に近い位置にある第１の電極には、より大きな寄生容量が接続される可能性がある。
【０１６８】
電荷を転送する伝送経路に大きな寄生容量が接続されると、転送される電荷の電荷量が変動する可能性があるため、回路特性を高精度に実現しようとする場合、できるだけ寄生容量の影響をうけないようにするのが望ましい。
【０１６９】
そこで、キャパシタの２つの電極のうち、例えば、オペアンプの入力ノード（例えば、反転入力ノード）と接続される場合がある電極、あるいは他のキャパシタの電極と接続される場合がある電極等は、寄生容量の影響を受けにくい第２の電極とする。一方、第１の電極には、上述のとおり、低インピーダンスのノードが接続される。例えば、第１の電極ＭＥ１には、オペアンプの入力ノード（反転入力ノード）や、信号入力ノード（オペアンプの出力によって駆動されるため、信号入力ノードは低インピーダンスのノードである）や、あるいはグランドライン等が接続される。
【０１７０】
例えば、図９のＳＣ積分回路１５０の積分部６１に設けられる帰還容量Ｃｉに着目する。オペアンプＯＰＡの出力ノードに接続される電極は第１の電極ＭＥ１であり、反転入力端子に接続される電極は第２の電極ＭＥ２である。第１の電極ＭＥ１に、仮に、比較的大きな寄生容量ＣＸｐが接続されたとしても、オペアンプＯＰＡの出力ノードは十分に低インピーダンスであり、オペアンプＯＰＡの出力信号Ｖｏｕｔの電圧レベルに変動は生じない。つまり、寄生容量ＣＸｐは、オペアンプＯＰＡの単なる負荷容量とみなすことができ、回路上、無視することができる。
【０１７１】
一方、帰還容量Ｃｉの反転入力ノード（第５ノードＮ５）に接続される電極に大きな寄生容量が接続されると、反転入力端子の電圧レベルが変動する要因となり、信号伝送に影響がでる可能性がある。そこで、帰還容量Ｃｉの反転入力ノード（第５ノードＮ５）に接続される電極は、寄生容量の影響を受けにくい第２の電極ＭＥ２とする。第２の電極ＭＥ２に接続される寄生容量の容量値は、正規の容量（Ｃｉ）の容量値に比べて十分に小さいため、信号伝送に与える影響が軽微である。よって、伝達関数の導出に関して、第２の電極ＭＥ２に接続される寄生容量は無視することができる。
【０１７２】
また、入力部１７０に含まれる第１のスイッチトキャパシタ回路１０に含まれる第１おおび第２のキャパシタ（Ｃ２（１），Ｃ１（１））に着目する。信号入力ノードＰ１に接続される場合がある電極は第１の電極ＭＥ１であり、オペアンプの入力ノード（第５ノード）に接続される場合がある電極は第２の電極ＭＥ２である。信号入力ノードＰ１は、オペアンプＯＰ（ＩＮ）の出力信号によって駆動されることから、低インピーダンスのノードである。よって、キャパシタの電極に比較的、大きな寄生容量が接続されたとしても、回路上、その寄生容量は無視することができる。一方、オペアンプの入力ノード（第５ノードＮ５）に接続される場合がある電極は、寄生容量の影響を受けにくい第２の電極ＭＥ２である。よって、寄生容量に起因する電圧変動が抑制され、信号伝送に与える影響が軽微である。よって、伝達関数の導出に関して、第２の電極ＭＥ２に接続される寄生容量は無視することができる。
【０１７３】
また、第２のスイッチトキャパシタ回路１１における回路３１（減算項の第１項を実現する回路）に含まれる、第３および第４のキャパシタ（Ｃ１’(１），Ｃ２’(１）)に
に着目する。第３のキャパシタＣ１’(１）の２つの電極のうち、信号入力ノードＰ１に接続される場合がある電極は第１の電極ＭＥ１であり、第４のキャパシタＣ２’（１）と接続される場合がある電極は、寄生容量の影響を受けにくい第２の電極ＭＥ２である。また、第４のキャパシタＣ２’(１）の２つの電極のうち、基準電位ライン（グランドライン）に接続される電極は第１の電極ＭＥ１であり、一方、オペアンプの入力ノード（第５ノードＮ５）に接続される場合がある電極は、寄生容量の影響を受けにくい第２の電極ＭＥ２である。第５のキャパシタＣ１’(２)、第６のキャパシタＣ２’(２ａ)、第７のキャパシタＣ２’（２ｂ）にも、同様の規則が適用され、各キャパシタの向きが特定される。
【０１７４】
以上の構成をまとめると、以下のようになる。図９のＳＣ積分回路１５０において、帰還容量（Ｃｉ）、第１のキャパシタ（Ｃ２（１））、第２のキャパシタ（Ｃ１（１））、第３のキャパシタ（Ｃ１’(１)）、第４のキャパシタ（Ｃ２’(１)）、第５のキャパシタ（Ｃ１’(２)）、第６のキャパシタ（Ｃ２’(２ａ)）、第７のキャパシタ（Ｃ２’(２ｂ)）の各々は、基板に近い位置に設けられる第１の電極（ＭＥ１）と、基板から遠い位置に設けられる第２の電極（ＭＥ２）とを有し、帰還容量（Ｃｉ）の、オペアンプ（ＯＰＡ）の出力ノードに接続される電極は前記第１の電極（ＭＥ１）であり、第１のキャパシタ（Ｃ２（１））、第２のキャパシタ（Ｃ１（１））、第３のキャパシタ（Ｃ１’(１)）ならびに第５のキャパシタ（Ｃ１’(２)）の各々における、入力ノード（Ｐ１）に接続される場合がある電極は第１の電極（ＭＥ１）であり、第４のキャパシタ（Ｃ２’(１)）、第６のキャパシタ（Ｃ２’(２ａ)）ならびに第７のキャパシタ（Ｃ２’(２ｂ)）における、基準電位（ＧＮＤ）に接続される電極は第１の電極（ＭＥ１）である。
【０１７５】
このように、寄生容量の影響を受けやすい第１の電極ＭＥ１には、低出力インピーダンスのノードが接続されるようにすることによって、第１の電極ＭＥ１に接続される寄生容量は無視することができ、また、第２の電極ＭＥ２に接続される寄生容量の容量値は十分に小さく、第２の電極ＭＥ２に接続される寄生容量も無視することができる。つまり、寄生容量が回路特性に影響を与えない。よって、より高精度なＳＣ積分回路を構成することができる。
【０１７６】
（第４の実施形態）
本実施形態では、バイカッド型の２次ローパスフィルタの構成例について説明する。図１０は、図９に示されるＳＣ積分回路を用いて構成されたバイカッド２次ローパスフィルタの構成例を示す回路図である。
【０１７７】
図１０のバイカッド（biquad）型の２次ローパスフィルタ（ＬＰＦ）２００は、２つのＳＣ積分回路を含む。すなわち、第１のＳＣ積分回路１５０は、積分部６１と、入力部１７０とによって構成される。第２のＳＣ積分回路１５３は、積分部６３と、入力部１７３とによって構成される。
【０１７８】
第１のＳＣ積分回路１５０の回路構成と、第２のＳＣ積分回路１５３の回路構成は、基本的には同じである。但し、第２のＳＣ積分回路１５３における入力部１７３では、第１のＳＣ積分回路１５０における入力部１７０の回路に対して、スイッチの種類が逆になっている。すなわち、入力部１７０における第１フェーズスイッチ「１」が、入力部１７３では第２フェーズスイッチ「２」に置換されており、入力部１７０における第２フェーズスイッチ「２」が、入力部１７０では第１フェーズスイッチ「１」に置換されている。しかし、この回路構成の差は、回路の本質に影響を与えるものではない。
【０１７９】
つまり、伝達関数の導出において、どの箇所を基準電圧（例えば、ＧＮＤ）にして伝達関数を導出するかによって、使用するスイッチの種類が逆になるだけである。信号処理の周期を、半周期だけずらしただけと考えることができる。
【０１８０】
また、図１０のバイカッド型の２次ローパスフィルタ（ＬＰＦ）２００は、フィードバック容量ＣおよびＥと、フィードバック経路に設けられるスイッチ６５，６７を有する。なお、図１０の２次ローパスフィルタでは、図２の基本回路ａを使用していることから、フィードバック容量ＩおよびＪを省略することができる。
【０１８１】
（第５の実施形態）
本実施形態では、本発明のＳＣ積分回路を用いて構成されたローパスフィルタを搭載する電子機器について説明する。図１１は、本発明のＳＣ積分回路を用いて構成されたローパスフィルタを搭載する電子機器の一例を説明するための図である。
【０１８２】
電子機器１０００は、センサ回路４００と、表示部５５０と、クロック生成回路５１０と、ＣＰＵ等の処理部５２０と、メモリ５３０と、操作部５４０と、を有する。センサ回路４００は、センサ素子４０２と、図１０に示される回路構成をもつローパスフィルタ（ＬＰＦ）２００と、Ａ／Ｄ変換器４０６と、を有する。各部は、バス（ＢＵＳ）によって相互に接続されている。
【０１８３】
ローパスフィルタ（ＬＰＦ）２００の占有面積は抑制されており、かつ、上述のとおり、高精度のフィルタ特性を実現することができる。例えば、カットオフ周波数を極端に低い周波数（例えば１Ｈｚ）に設定する場合であっても、小型かつ高性能なＩＣを実現することができる。よって、そのＩＣ（つまり、図１０のローパスフィルタ）を搭載する電子機器１０００は、小型で高性能な電子機器となる。
【０１８４】
このように、本発明の幾つかの実施形態によれば、例えば、以下の効果が得られる。但し、以下の効果は、同時に得られるとは限らず、以下の効果の列挙が、本発明の技術的範囲を不当に限定する根拠とされてはならない。
（１）ＳＣ積分回路の入力部において、例えば、電荷を積分部に転送する回路と、積分部に転送される電荷の一部を減算する回路と、を設けることによって、入力部の等価的なキャパシタの容量値を、見かけ上、小さくすることができる。キャパシタの容量値の絶対値を小さくしなくても、電荷の減算によって転送される電荷の電荷量を減らし、見かけ上、小さなキャパシタを構成できることから、回路設計が容易化される。すなわち、従来技術では、所望の伝達関数を実現しようとすると、キャパシタの容量の絶対値を調整する必要があったが、本発明では、複数のキャパシタ間の容量比を調整することによって伝達関数を実現できる。したがって、回路設計が容易化される。
（２）ＳＣ積分回路（ＬＰＦ）のカットオフ周波数を、極めて低い周波数（例えば、１Ｈｚ程度）に設定しようとすると、入力容量Ｃｐの容量値と帰還容量Ｃｉの容量値との比で表される容量素子係数（Ｃｐ／Ｃｉ）を極めて小さくする必要がある。しかし、本発明によれば、入力容量Ｃｐの見かけ上の容量値を、電荷減算という回路動作によって小さくすることができるため、帰還容量Ｃｉのサイズはそれほど大きくする必要がない。回路動作によって、入力容量Ｃｐのサイズを、見かけ上、１／（α−Ｘ）倍することができるため、帰還容量Ｃｉのサイズも、従来の１／（α−Ｘ）倍に縮小することができる。よって、極めて低いカットオフ周波数をもつローパスフィルタを構成する場合に、回路の占有面積を大幅に縮小することができる。よって、極めて低いカットオフ周波数をもつローパスフィルタの小型化が可能である。
（３）ＳＣ積分回路は、非特許文献１に記載される基本回路ａを基にして構成することができる。基本回路ａは、複数の信号伝送路を有しており、例えば、各信号伝送路に接続される寄生容量の容量値を揃えることによって、伝達関数を導出する際に、各信号伝送路の寄生容量の影響を相殺することができる。つまり、寄生容量の影響を補償することができ、寄生容量に不感なＳＣ回路を実現しやすくなる。本発明のＳＣ積分回路は、基本回路ａに電荷減算回路を組み合わせて使用することによって、小型かつ高精度な信号処理が可能なＳＣ積分回路を実現することができる。
（４）基本回路ａを基にして、｛＋αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}で示される演算を実行する回路を実現する場合、＋αＨ(ｚ)の演算を行う回路の電荷転送タイミングと、−(α−Ｘ)Ｈ(ｚ)の演算を行う回路の電荷転送タイミングを揃える必要がある。本発明の実施形態では、第１のクロックを２系統のクロックに分離して第３および第４のクロックを生成し、この第３および第４のクロックを用いて、−(α−Ｘ)Ｈ(ｚ)の演算を行う回路の電荷転送タイミングを制御することによって電荷転送タイミングを調整する。このようなタイミング制御を行うことによって、基本回路ａを基にして、｛＋αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}で示される演算を実行する回路を実現することができる。
（５）基本回路ａを基にして構築された、｛＋αＨ(ｚ)−(α−Ｘ)Ｈ(ｚ)}で示される演算を実行する回路において、使用される複数のスイッチの各々のサイズを同一としたり、一本の信号伝送路に対して直列に接続されるキャパシタと並列に接続されるキャパシタのサイズを同一にしたり、全キャパシタのサイズを同一にしたり、あるいは、各キャパシタの製造工程や形状を共通化したりする工夫を施すことによって、寄生容量の影響を補償することが可能となる。例えば、複数の信号伝送路の各々に接続される寄生容量の容量値を略同一に揃えることができ、寄生容量の影響を相殺することができる。回路全体として、寄生容量の影響をキャンセルすることが可能である。よって、高精度な信号処理が可能となる。
（６）キャパシタは、寄生容量の影響を受けやすい第１の電極と寄生容量の影響を受けにくい第２の電極をもつ。回路設計に際して、低インピーダンスのノード（オペアンプの出力ノードや基準電位ノード等）に接続される場合がある電極を第１の電極にて構成するという設計規則を適用することによって、信号伝送路（特に、電荷の転送に重要な役割を果たす部分）における寄生容量の容量値を低減できる。正規の容量の容量値に比べて、寄生容量の容量値が十分に小さければ、伝達関数の導出の際に、寄生容量を無視することができる。よって、高精度な信号処理を行う回路を実現し易くなる。
（７）カットオフ周波数が極めて低いスイッチトキャパシタ積分回路（ＳＣ積分回路）を、ＳＣ回路のキャパシタ（入力容量）およびオペアンプの帰還容量の容量値の比（Ｃｐ／Ｃｉ：容量素子係数）を極端に小さくすることなく、高精度に実現することができる。
（８）本発明のＳＣ積分回路は、容量素子係数のみで完結しているという特性を有し、他の回路素子との関係がなく独立している。よって、回路設計（伝達関数の導出等）が容易である。つまり、本発明のＳＣ積分回路は、従来の回路の容量素子係数を変化させるだけであり、伝達関数自体には影響を与えない。例えば、従来の回路の、ある部分の係数がＧであり、本発明の回路における該当する部分の回路の係数をＧ’とした場合、Ｇ’=Ｇ＊ｋ（ｋは任意の実数）で決まる。よって、従来回路の伝達関数において、係数をＧからＧ’に置き換えれば、回路全体の伝達関数を求めることができる。よって、複雑な回路（多様なフィルタ等）の回路設計を容易に行うことができる。
（９）極端に小さなサイズのキャパシタを用いることなく（余裕のあるサイズのキャパシタを用いて）、見掛け上、より小さな容量値のキャパシタを実現することができる。この原理は、種々の回路に応用できる。
（１０）極端に低いカットオフ周波数をもつＳＣ積分回路（ローパスフィルタ）を、高精度に実現することができる。
（１１）低いカットオフ周波数をもつローパスフィルタは、例えば、ジャイロセンサ（コリオリ力を検出して角速度を検出するセンサ）等の電子機器に搭載することができる。ジャイロセンサは、例えば、カメラの手振れ補正の目的で使用することができる。本発明のＳＣ積分回路を用いたローパスフィルタは、小型であり、かつ、寄生容量の影響が補償されて高精度の信号処理を実行することができる。よって、小型かつ高性能な電子機器を実現することができる。
【０１８５】
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。例えば、信号伝達経路に設けられるスイッチの種類を入れ替えたり、素子の配置を若干、変更したりするといった回路構成の微調整は、適宜、なし得る。
【０１８６】
また、回路の本質的な動作に影響を与えない部分において、若干の素子を追加するといった回路変更も適宜、行うことができる。図２の基本回路ａでは、２本の信号伝送路を使用しているが、同様の構成の信号伝送路を、さらに並列に追加するというような変形もなし得る。スイッチとして、ＭＯＳトランジスタスイッチを使用したり、他の種類のスイッチを使用したりすることも、適宜、なし得る。したがって、このような変形例は、すべて本発明に含まれるものとする。
【０１８７】
また、信号伝送路において、電荷の一部を打ち消す（電荷の一部を減算する）という本発明の原理は、スイッチトキャパシタ回路（ＳＣ回路）全般に適用することができる。
【符号の説明】
【０１８８】
１５０  ＳＣ積分回路、１７０  ＳＣ積分回路の入力部（ＳＣ回路）、
１０  第１のスイッチトキャパシタ回路（第1の入力回路）、
１１  第２のスイッチトキャパシタ回路（第２の入力回路）、
６１  積分部、Ｐ１  信号入力ノード、Ｐ２  信号出力ノード、ＯＰＡ  オペアンプ、
Ｎｘ  オペアンプの入力ノード（第５ノード），Ｃｉ  帰還容量（積分容量）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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