(57)【要約】【課題】  モジュール間のギャップに因る信号歪が少なく、ギャップ分のデータ補間が容易で、且つ、製造も容易な放射線検出器を提供する。【解決手段】Ｘ線検出器３０は、シンチレータ３１と、夫々が２次元に配列された画素を画成し、かつ夫々がシンチレータからの光信号を規定サイズの画素毎に電気信号に処理する処理回路を実装した回路基板３２〜３５と、を備える。シンチレータでは、所定サイズのシンチレータ要素を行方向及び列方向の少なくとも一方に２つ以上、平面状に配置される。シンチレータ及び回路基板の対を一つのモジュールとして、行方向及び列方向の少なくとも一方に２つ以上、平面状にかつ隙間を持たせて配置される。各モジュールは、互いに隣接する２つのモジュールの間に存在する隙間に因る画素不存在の領域が、規定サイズの隣接方向における値の整数倍になるように、前記規定サイズの前記隣接方向の値よりも小さい値に設定したサイズの画素の並びを当該隣接方向における最外側の端部に有する。【選択図】  図８
2010243394.tif 000002
【特許請求の範囲】
【請求項１】
放射線源から照射された放射線を受けて当該放射線を検出する２次元の放射線検出器において、
前記放射線を入射させる第１の面と当該第１の面に対向した第２面を有し、当該入射面に入射した前記放射線に応じた光信号を発生させて当該光信号を前記第２の面から出力するプレート状のシンチレータと、
前記シンチレータの前記第２の面に沿って配置されるとともに、それぞれが２次元に配列された画素を画成し、かつそれぞれが当該第２の面から出力される前記光信号を規定サイズの画素毎に電気信号に処理する処理回路を実装したプレート状の回路基板と、を備え、
前記シンチレータ及び前記回路基板の対を一つのモジュールとして、前記２次元配列の行方向及び列方向の少なくとも一方に２つ以上、平面状にかつ隙間を持たせて配置し、
前記複数のモジュールのそれぞれは、互いに隣接する２つのモジュールの間に存在する前記隙間に因る領域が、前記規定サイズの前記隣接方向における値の整数倍（１以上の正の整数倍又は０を含む正の整数倍）になるように、前記規定サイズの前記隣接方向の値よりも小さい値に設定したサイズの画素の並びを当該隣接方向における最外側の端部に有することを特徴とする放射線検出器。
【請求項２】
請求項１に記載の放射線検出器において、
前記回路基板は、前記処理回路を搭載する複数の基板を含み、その一部を基板を他の基板よりも前記行方向及び前記列方向の少なくとも一方において外側へ突出させた突出部分を有し、この突出部分に前記処理回路との間の電気的な引出ラインを設けたことを特徴とする放射線検出器。
【請求項３】
放射線源から照射された放射線を受けて当該放射線を検出する２次元の放射線検出器において、
前記放射線を入射させる第１の面と当該第１の面に対向した第２面を有し、当該入射面に入射した前記放射線に応じた光信号を発生させて当該光信号を前記第２の面から出力するプレート状のシンチレータと、
前記シンチレータの前記第２の面に沿って配置されるとともに、それぞれが２次元に配列された画素を画成し、かつそれぞれが当該第２の面から出力される前記光信号を画素毎に電気信号に処理する処理回路を実装したプレート状の回路基板と、を備え、
前記シンチレータは、所定サイズを有するシンチレータ要素を前記２次元配列の行方向及び列方向の少なくとも一方に２つ以上、平面状に配置し、
前記回路基板は、前記２次元配列の行方向及び列方向にそれぞれに２つ以上配列するように当該回路基板を分割した構造の複数のモジュールを前記シンチレータ毎に有し、前記複数のモジュールのうち、前記行方向及び前記列方向のそれぞれの一方向において隣のモジュールに面している特定のモジュールの、前記隣接するモジュールに面した最外側の並びに属する複数の画素のサイズｒ１をその残りの画素のサイズｒよりも小さい値に設定し（ｒ１＜ｒ）、かつ前記特定のモジュールと前記隣接するモジュールとの間の隙間ｇ１がＧＡ＝ｒ−ｒ１になるように前記複数のモジュールを配置した、ことを特徴とする放射線検出器。
【請求項４】
請求項３に記載の放射線検出器において、
前記複数のシンチレータ要素を、隣接するシンチレータ要素同士の間に、ＧＢ＝（ｆ＋１）ｒ−ｒ１  （ｆ＝１，２，…）の隙間を空けて配置した、ことを特徴とする放射線検出器。
【請求項５】
請求項３又は４に記載の放射線検出器において、
前記隙間GA及びGBは、それぞれ、前記行方向及び前記列方向において共に同一値であることを特徴とする放射線検出器。
【請求項６】
請求項３又は４に記載の放射線検出器において、
前記隙間GBはGB＝（ｆ＋１）ｒ−ｒ１  （ｆ＝１）に設定されていることを特徴とする放射線検出器。
【請求項７】
放射線を照射する放射線源と、この放射線源から照射された放射線を検出する２次元の放射線検出器と、この放射線検出器で検出した放射線の情報を補正する補正手段とを備えた放射線撮像装置において、
前記放射線検出器は、
前記放射線を入射させる第１の面と当該第１の面に対向した第２面を有し、当該入射面に入射した前記放射線に応じた光信号を発生させて当該光信号を前記第２の面から出力するプレート状のシンチレータと、
前記シンチレータの前記第２の面に沿って配置されるとともに、それぞれが２次元に配列された画素を画成し、かつそれぞれが当該第２の面から出力される前記光信号を規定サイズの画素毎に電気信号に処理する処理回路を実装したプレート状の回路基板と、を備え、
前記シンチレータ及び前記回路基板の対を一つのモジュールとして、前記２次元配列の行方向及び列方向の少なくとも一方に２つ以上、平面状にかつ隙間を持たせて配置し、
前記複数のモジュールのそれぞれは、互いに隣接する２つのモジュールの間に存在する前記隙間に因る画素不存在の領域が、前記規定サイズの前記隣接方向における値の整数倍になるように、前記規定サイズの前記隣接方向の値よりも小さい値に設定したサイズの画素の並びを当該隣接方向における最外側の端部に有することを特徴とする放射線検出器。
前記補正手段は、前記隙間GA及びGBの量に基づいた画素数を参照して前記情報を補正する、ことを特徴とする放射線撮像装置。
【請求項８】
照射された放射線としての光信号を受けて当該光信号を検出する２次元の放射線検出器において、
それぞれが２次元に配列された画素を画成し、かつそれぞれが前記光信号を規定サイズの画素毎に電気信号に処理する処理回路を実装したプレート状の回路基板と、を備え、
前記回路基板を一つのモジュールとして、前記２次元配列の行方向及び列方向の少なくとも一方に２つ以上、平面状にかつ隙間を持たせて配置し、
前記複数のモジュールのそれぞれは、互いに隣接する２つのモジュールの間に存在する前記隙間に因る領域が、前記規定サイズの前記隣接方向における値の整数倍（１以上の正の整数倍又は０を含む正の整数倍）になるように、前記規定サイズの前記隣接方向の値よりも小さい値に設定したサイズの画素の並びを当該隣接方向における最外側の端部に有することを特徴とする放射線検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｘ線撮像装置などの放射線機器に搭載されて放射線源から曝射される放射線を検出する放射線検出器、及び、この検出器を用いた放射線撮像装置に係り、とくに、入射した放射線を、その放射線の量に応じたデジタル量の電気信号に変換して出力する放射線検出器、及び、この検出器を用いた放射線撮像装置に関する。
【背景技術】
【０００２】
医用のＸ線撮像装置は、医用の分野で使用されている放射線機器の代表的な機器の一つである。この医用Ｘ線撮像装置では、放射線源としてのＸ線管から曝射されて被検体を透過してきたＸ線を、放射線検出器であるＸ線検出器で検出している。
【０００３】
このＸ線検出器には、多種多様なものが使用されている。例えば、Ｘ線フィルムカセッテや、シンチレータと光電変換器を組み合わせたＸ線検出器が用いられている。また、Ｘ線検出器として、ＧＯＳ、ＣｓＩ、ＣＷＯなどの２次元固体検出器（シンチレータとフォトダイオードなどの半導体光素子との組み合わせによる検出器）を用いたデジタル型Ｘ線検出器も用いられるようになっている。
【０００４】
このデジタル形Ｘ線検出器においては、検出面積をより大きくするため、且つ、製造し易くするために、検出全体を複数のモジュールに分けて製造し、このモジュール同士を繋いで一つの検出器を仕上げることが行われている（例えば特許文献１を参照）。この場合、その繋ぎ目は狭いほど良いが、製造上、完全に密着させることはできない。このため、どうしてもギャップができるので、そのギャップ部分に入射するＸ線の補間や補正の処理を、後処理として行う必要がある。
【０００５】
この後処理を容易にしようとして、各モジュールの一端を隣接モジュールに乗り上げさせたり、一枚置きにモジュールの両端を両方の隣接するモジュール端に載せたりする構造のものが知られている。つまり、何れの構造の場合も、検出不可の領域であるギャップ部を無くするようにモジュールの一部を積層する構造を採っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２９８５３０
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかながら、上述のギャップ部を無くするための、モジュールの一部に積層構造を採用する場合であっても、その重なり部分でのＸ線の散乱状況の変化に伴って、その部分で検出されるＸ線に含まれる被写体からの散乱線の影響が微妙に異なり、画像データとしてみた場合に重なり部の均一性変化が大きくなる。この均一性変化は結局、後処理で補正する必要があり、その補正演算が複雑で演算負荷が大きい。また、モジュールを一部重ねることは、その製造精度及び機械的強度の低下の問題も指摘されている。
【０００８】
本発明は、上記事情に鑑みてなされたもので、モジュール間のギャップに因る信号（データ）の変化が少なく、そのギャップ分のデータの補間が容易で、且つ、製造も容易なモジュールタイプの放射線検出器、及び、この検出器を用いた放射線撮像装置を提供することを、その目的とする。
【課題を解決するための手段】
【０００９】
上述した目的を達成するために、本発明に係る放射線検出器は、放射線源から照射された放射線を受けて当該放射線を検出する２次元の放射線検出器において、前記放射線を入射させる第１の面と当該第１の面に対向した第２面を有し、当該入射面に入射した前記放射線に応じた光信号を発生させて当該光信号を前記第２の面から出力するプレート状のシンチレータと、前記シンチレータの前記第２の面に沿って配置されるとともに、それぞれが２次元に配列された画素を画成し、かつそれぞれが当該第２の面から出力される前記光信号を規定サイズの画素毎に電気信号に処理する処理回路を実装したプレート状の回路基板と、を備え、前記シンチレータ及び前記回路基板の対を一つのモジュールとして、前記２次元配列の行方向及び列方向の少なくとも一方に２つ以上、平面状にかつ隙間を持たせて配置し、前記複数のモジュールのそれぞれは、互いに隣接する２つのモジュールの間に存在する前記隙間に因る領域が、前記規定サイズの前記隣接方向における値の整数倍（１以上の正の整数倍又は０を含む正の整数倍）になるように、前記規定サイズの前記隣接方向の値よりも小さい値に設定したサイズの画素の並びを当該隣接方向における最外側の端部に有することを特徴とする。
【００１０】
なお、本発明に係る放射線検出器としては、シンチレータを設けない構成を採用することもできる。つまり、上述の放射線検出器の場合には、シンチレータと、画素構成された光電変換器と、画素化されたプレート状の回路基板（ＣＭＯＳ）とを組み合わせる構成としたが、シンチレータと画素構成された光電変換器の組み合わせの部分を、画素化された直接変換形（Ｘ線から電気信号への変換）の半導体検出器に置き換えてもよい。また、直接変換型の検出器と画素化されたプレート状の回路基板（ＣＭＯＳ）とが画素毎に１対１に対応する場合でも本発明に含まれる。同様に、シンチレータと画素構成された光電変換器と画素化されたプレート状の回路基板（ＣＭＯＳ）とが組合された構成において、シンチレータと回路基板とが画素毎に１対１に対応していてもよい。また、シンチレータと、画素構成された光電変換器及び画素化されたプレート状の回路基板（ＣＭＯＳ）との間をファイバーオプティクプレート（ＦＯＳ）などを介在せずに接続することができる。この場合、それの間を、柱状に光学的に画素毎に分離された構成にするとよい。
【００１１】
また、本発明に係る他の態様に係る放射線検出器も、放射線源から照射された放射線を受けて当該放射線を検出する２次元の放射線検出器である。この放射線検出器は、前記放射線を入射させる第１の面と当該第１の面に対向した第２面を有し、当該入射面に入射した前記放射線に応じた光信号を発生させて当該光信号を前記第２の面から出力するプレート状のシンチレータと、前記シンチレータの前記第２の面に沿って配置されるとともに、それぞれが２次元に配列された画素を構成し、かつそれぞれが当該第２の面から出力される前記光信号を画素毎に電気信号に処理する処理回路を実装したプレート状の回路基板（Ｃ−ＭＯＳ）と、を備え、前記シンチレータは、所定サイズを有するシンチレータ要素を前記２次元配列の行方向及び列方向の少なくとも一方に２つ以上、平面状に配置し、前記回路基板は、前記２次元配列の行方向及び列方向にそれぞれに２つ以上配列するように当該回路基板を分割した構造の複数のモジュールを前記シンチレータ毎に有し、前記複数のモジュールのうち、前記行方向及び前記列方向のそれぞれの一方向において隣のモジュールに面している特定のモジュールの、前記隣接するモジュールに面した最外側の並びに属する複数の画素のサイズｒ１をその残りの画素のサイズｒよりも小さい値に設定し（ｒ１＜ｒ）、かつ前記特定のモジュールと前記隣接するモジュールとの間の隙間ｇ１がＧＡ＝ｒ−ｒ１になるように前記複数のモジュールを配置した、ことを特徴とする。
【００１２】
また、本発明に係る放射線撮像装置は、放射線を照射する放射線源と、この放射線源から照射された放射線を検出する２次元の放射線検出器と、この放射線検出器で検出した放射線の情報を補正する補正手段とを備えた放射線撮像装置である。この放射線撮像装置において、前記放射線検出器は、前記放射線を入射させる第１の面と当該第１の面に対向した第２面を有し、当該入射面に入射した前記放射線に応じた光信号を発生させて当該光信号を前記第２の面から出力するプレート状のシンチレータと、前記シンチレータの前記第２の面に沿って配置されるとともに、それぞれが２次元に配列された画素を画成し、かつそれぞれが当該第２の面から出力される前記光信号を画素毎に電気信号に処理する処理回路を実装したプレート状の回路基板（Ｃ−ＭＯＳ）と、を備え、前記シンチレータは、所定サイズを有するシンチレータ要素を前記２次元配列の行方向及び列方向の少なくとも一方に２つ以上、平面状に配置し、前記基板ユニットは、前記２次元配列の行方向及び列方向にそれぞれに２つ以上配列するように当該回路基板を分割した構造の複数のモジュールを前記シンチレータ毎に有し、前記複数のモジュールのうち、前記行方向及び前記列方向のそれぞれの一方向において隣のモジュールに面している特定のモジュールの、前記隣接するモジュールに面した最外側の並びに属する複数の画素のサイズｒ１をその残りの画素のサイズｒよりも小さい値に設定し（ｒ１＜ｒ）、かつ前記特定のモジュールと前記隣接するモジュールとの間の隙間GAがGA＝ｒ−ｒ１になるように前記複数のモジュールを配置し、かつ、前記複数のシンチレータ要素を、隣接するシンチレータ要素同士の間に、GB＝（ｆ＋１）ｒ−ｒ１  （ｆ＝１，２，…）の隙間を空けて配置する一方で、前記補正手段は、前記隙間GA及びGBの量に基づいた画素数を参照して前記情報を補正する、ことを特徴とする。
【発明の効果】
【００１３】
以上のように、本発明に係るデジタル型放射線検出器及び放射線撮像装置は、その放射線検出器がモジュール構造の製造方法を採るときに、そのモジュール間に設定するギャップの大きさを画素サイズに関連付けて決めてある。このため、放射線検出器で検出される信号を上記ギャップ部の均一性変化を補正するときに、その補正が極めて簡単になり、且つ、画素ピッチの歪が低減されて、より高精度で安定した画像データが得られる。また、実装が極めてやり易く、検出器の一部が故障した場合にその一部の交換が容易になる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の第1の実施形態に係る放射線検出器を搭載した放射線撮像装置としてのＸ線ＣＴスキャナの概略構成を説明する斜視図。
【図２】図２は、Ｘ線ＣＴスキャナに搭載した放射線検出器としてのＸ線検出器の概略構成を説明する斜視図。
【図３】図３は、Ｘ線検出器の積層構造を部分的に説明する側面図。
【図４】図４は、Ｘ線検出器の回路の概要を説明するブロック図。
【図５】図５は、Ｘ線検出器のメインモジュール構造の概要を説明する部分平面図。
【図６】図６は、Ｘ線検出器の１つのサブモジュールの画素配列を説明する図。
【図７】図７は、Ｘ線検出器の１つのメインモジュールにおけるサブモジュールの配置を説明する図。
【図８】図８は、本発明の第２の実施形態に係る放射線検出器としてのＸ線検出器の概略構成を説明する部分斜視図。
【図９】図９は、第２の実施形態で採用したＸ線検出器の１つのモジュールを示す平面図。
【図１０】図１０は、Ｘ線検出器の変形例を説明する図。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して、本発明の実施形態を説明する。
（第1の実施形態）
図１〜７を参照して、本発明に係るデジタル型放射線検出器及び放射線撮像装置の第1の実施形態を説明する。
【００１６】
図１は、本発明に係る放射線撮像装置としてのＸ線ＣＴ（Computed Tomography）スキャナの構成の概要を示す。このＸ線ＣＴスキャナには、本発明に係る放射線検出器としてのＸ線検出器が搭載されている。なお、この放射線撮像装置は、Ｘ線ＣＴスキャナに限定されず、Ｘ線撮像装置のほか、ガンマカメラ、ＳＰＥＣＴ（single
photon emission computed tomography）装置などであってもよい。
【００１７】
図１に示すように、Ｘ線ＣＴスキャナ１は、ガントリ２、高電圧発生装置３、寝台４、及びコンソール５を備える。ガントリ２の内部には、図示しないＸ線源（放射線源）としてのＸ線管１１及びＸ線検出器（放射線検出器）１２が円筒状の開口部ＯＰを介して対向配置され、且つ、このＸ線管１１及びＸ線検出器１２の対がガントリ２内で開口部ＯＰの周りで回転可能に配置されている。
【００１８】
Ｘ線管１１には高電圧発生装置３から高電圧が供給され、これにより、例えば連続スペクトルを有するパルス状のＸ線が開口部ＯＰに向けて曝射されるようになっている。この開口部ＯＰには、寝台４の天板４Ｐが進退自在に挿入される。天板４Ｐ上には被検体Ｐが載置されるので、Ｘ線管１１から曝射されたＸ線は被検体Ｐを透過して、その開口部ＯＰの反対側に向かう。
【００１９】
Ｘ線検出器１２は、図２に示すように、２次元のプレート状の構造を有するので、説明の便宜のために、これに３次元の直交座標系に基づく方向を設定する。例えば、被検体Ｐの体軸方向に相当するスライス方向としてのＸ軸（行方向）と、スライス方向に直交するチャンネル方向としてのＹ軸（列方向Ｙ）と、Ｘ軸及びＹ軸の直交するＺ軸とを設定できる。なお、このＸ線検出器１２のＹ軸方向（チャンネル方向）は特に、Ｘ線管１１からのＸ線ビームの広がり角度を考慮して湾曲を持たせている。Ｘ線検出器１２の全体の形状は平板状であってもよい。
【００２０】
図３〜図７を参照して、Ｘ線検出器１２の構造をより詳しく説明する。
【００２１】
このＸ線検出器１２は、図３に示す如く、シンチレータ２１、ＦＯＳ(Fiber Optics Plate)２２、ＣＭＯＳ（complementary metal-oxide semiconductor）形の光電変換器２３、及びＣＭＯＳ形のプリアンプを含む処理回路２４から成る４つの要素及び電気回路をプレート状または層状に形成し、相互に積層した構造を採用している。具体的には、この積層方向、つまりＺ軸方向の下側からシンチレータ２１、ＦＯＳ２２、光電変換器２３、及び処理回路２４の順に積層し、この積層体を図示しない保持体で一体に保持している。このシンチレータ２１から処理回路２４までのブロック図を、図４に示す。
【００２２】
シンチレータ２１は、放射線を光に変換するＣｓＩ材料をプレート状に形成したもので、放射線を入射させる入射面２１Ａと光を出射する出射面２１Ｂと互いに背中合わせの状態で有する。ＦＯＳ２２は、径の細い（直径５〜１０um）光ファイバを束ね且つ面状に直立して敷き詰めた束体であり、この束体を、各光ファイバの軸方向がＺ軸となるように、シンチレータ２１及び光電変換器２３の間に介在させている。このため、シンチレータ２１に出射面２１Ｂから出射される光をＺ軸方向にスルーして次層の光電変換器２３に指向性良く出力する。
【００２３】
光電変換器２３は、ＦＯＳ２２を通して入射する光を電気信号に変換する半導体層であり、基板上にＣＭＯＳを用いて光電変換素子が各画素に作り込まれる。つまり、作り込まれる個々の光電変換素子の大きさが画素に対応しており、画素のサイズｐは、本実施例では、縦横が同一ピッチの２００μｍ×１８０μｍになっている。なお、画素サイズｐの縦横のピッチが互いに同じであってもよい。
【００２４】
さらに、処理回路２４も、基板上にＣＭＯＳで形成され、光電変換器２３から出力される画素毎の電気信号を増幅する。この画素毎の電気信号は、次いで、図４に示す如く、６種類の比較器２５１〜２５６の比較入力端に並列に入力する。これらの比較器２５１〜２５６の基準入力端には、エネルギ弁別のための互いに異なる閾値ＤＣ１〜ＤＣ６（例えばＤＣ１＜ＤＣ２、…、ＤＣ５＜ＤＣ６）が与えられている。このため、ある画素に入力したＸ線の光子のエネルギレベルに応じた６個のディスクリミネータが形成される。比較器２５１〜２５６の出力端はカウンタ２６１〜２６６に夫々接続され、それらのカウンタ２６１〜２６６の計数値はシリアルなフォーマットで読み出される。したがって、上記ディスクリミネータで画素毎のＸ線（光子）のエネルギが弁別され、各エネルギ領域に属するエネルギを有するＸ線の光子数が次段のカウンタ２６１（〜２６６）で計測され、デジタル量の計測値としてシリアルに出力される。
【００２５】
なお、処理回路２４の基板の裏面（図３では上側の面）に信号読出しの回路や信号読出しのための制御信号の供給回路などが実装される。これらの回路は必ずしも基板の裏面でなくてもよく、表面の回路と一体に設けていてもよい。
【００２６】
上述したＸ線検出器１２のモジュール構造を説明する。Ｘ線検出器１２はシンチレータ２１から処理回路２４まで要素を上述の如く積層した構造ではあるが、これは実際の製造では複数のモジュールに分けて製造し、メインモジュール同士を互いに接続して一体化するようになっている。
【００２７】
これを図５で説明すると、Ｘ線検出器１２の積層体全体を、シンチレータ２１を単位として、すなわちシンチレータ２１毎に１つのメインモジューＦ１を製造し、このメインモジュールＦ１を複数個（ｎ×ｍ個:ｎ、ｍの少なくとも一方は２以上の正の整数）、Ｘ軸及びＹ軸方向に併置且つ相互接続している。さらに、一つのメインモジュールＦ１、すなわちシンチレータ単位のメインモジュールＦ１上に複数のサブモジュールＦ２（行方向にＫ個×列方向にＪ個：Ｋ，Ｊの少なくとも一方は２以上の正の整数）を２次元配列するように構成している。この複数のサブモジュールＦ２のそれぞれには、ＦＯＳ２２とＣＭＯＳ積層体、すなわち光電変換器２３及び処理回路２４とが形成されている（図３参照）。
【００２８】
このサブモジュールＦ２をＺ軸方向から見たときの概要を図６に示す。同図に碁盤目状に示すように、１つのサブモジュールＦ２にはＸ軸及びＹ軸の方向にＮ×Ｍ個の画素Ｐが作り込まれている。各画素Ｐのサイズｐ×ｑは上述したように一例として、一部の行方向及び列方向の並びに属する画素を除き、ｐ×ｑ＝２００μｍ×１８０μｍである。上記「一部の並びに属する画素」とは、図５の例示の場合、行方向のうちの一方の端部であって且つその行方向において隣接するサブモジュールＦ２に対向する端部の行（並び）に属するＮ個の画素Ｐ１と、列方向のうちの一方の端部であって且つその列方向において隣接するサブモジュールＦ２に対向する端部の列（並び）に属するＭ子の画素Ｐ２を言う。つまり、図６の例に示すサブモジュールＦ２の場合、最右端部に位置する列と最下端部に位置する行とを形成している複数の画素Ｐ１、Ｐ２である。このうち、一方の画素Ｐ１のピッチｐ１（＜ｐ）は１６０μｍと小さくなり、他方の画素Ｐ２のピッチｑ１（＜ｑ）は１５０μｍと小さくなっている。
【００２９】
この小さい画素ピッチ（サイズ）ｐ１、ｑ１は、小さめの画素Ｐ１、Ｐ２は作り込むＣＭＯＳ形の光電変換器２３及び処理回路２４の実装精度などを加味して決められる。つまり、この画素ピッチｐ１、ｑ１は、小さめの画素Ｐ１、Ｐ２であっても、残りの画素Ｐと電気的且つ機械的な性能上が問題の無い状態であって、且つ後述するギャップＧ１のサイズを考慮して決められている。
【００３０】
このサブモジュールＦ２（１）に対してＸ軸及びＹ軸それぞれにおける一方向（図５の例で言えば下向き方向及び右向き方向）に隣接するサブモジュールＦ２（２）、Ｆ２（３）との間には、ギャップＧ１、Ｇ２が設けられる。一方のギャップＧ１のサイズｇ１はｇ１＝ｐ−ｐ１に設定されている。また、他方のギャップＧ１のサイズｇ２はｇ２＝ｑ−ｑ１に設定されている。つまり、ｐ１＝１６０μｍの場合、ｇ１＝２００μｍ−１６０μｍ＝４０μｍとなっている。またｑ１＝１５０μｍの場合、ｇ２＝１８０μｍ−１５０μｍ＝３０μｍとなっている。このため、サブモジュールＦ２（１）の最右端部に位置する列と最下端部に位置する行とに属する画素Ｐ１、Ｐ２にとってみれば、隣のギャップＧ１、Ｇ２のサイズｇ１、ｇ２の分と合わせて、つまり
ｐ１＋ｇ１＝１６０μｍ＋４０μｍ＝２００μｍ＝ｐ
及び
ｑ１＋ｇ２＝１５０μｍ＋３０μｍ＝１８０μｍ＝ｑ
となって、小さめではない「規定」の画素Ｐのサイズｐ×ｑと同一値になっている。
【００３１】
さらに、図２に戻って説明すると、ｎ×ｍ個の複数のメインモジュールＦ１が配設されるが、その隣接するメインモジュールＦ１同士の間にはＹ軸方向（列方向）にてギャップＧ３が形成され、Ｘ軸方向（行方向）においてギャップＧ４が形成される。このうち、Ｘ軸方向におけるギャップＧ３のサイズｇ３はｇ３＝（Ｊ＋１）ｐ−ｐ１（Ｊ：正の整数）に設定され、またＹ軸方向におけるギャップＧ４のサイズｇ４はｇ４＝（Ｋ＋１）ｑ−ｑ１に（Ｋ：正の整数）に設定されている。つまり、ギャップＧ３，Ｇ４はそれぞれ、「規定」の画素Ｐのサイズｐ×ｑの整数倍になっている。好適な一例は、Ｊ＝Ｋ＝１である。
【００３２】
なお、上述では、「規定」の画素Ｐのサイズｐ×ｑ＝２００μｍ×１８０μｍとして説明したが、縦横のサイズを同じ値にして、例えばｐ×ｑ＝２００μｍ×２００μｍとしてもよい。この場合、サブモジュールＦ２同士のギャップＧ１，Ｇ２をＧ１＝Ｇ２＝５０μｍ（つまりｐ１＝ｑ１＝１５０μｍ）に、またメインモジュールＦ１同士のギャップＧ３，Ｇ４をＧ３＝Ｇ４＝２００μｍに設定される。
【００３３】
なお、本発明においては、ｐ、ｑ＝rと一般化し、Ｇ１，Ｇ２＝ＧＡと一般化し、Ｇ３，Ｇ４＝ＧＢと一般化して表している。
【００３４】
上述のＸ線検出器１２によって検出される画素毎の電気量の検出信号は、コンソール５に送られる。コンソール５には、コンピュータを備え、このコンピュータにより、所定のプログラムを実行して寝台や架台の駆動を制御したり、Ｘ線検出器１２が検出した信号を用いて画像再構成を行ったりする処理を行う。
【００３５】
この再構成には、検出信号をＡ／Ｄ変換する処理や、ギャップＧ１、Ｇ２及びＧ３，Ｇ４に関して検出信号を補間する処理が含まれる。なお、信号積分型の検出器を用いる場合、再構成にはＡ／Ｄ変換の処理も含まれる。サブモジュールＦ２の相互間のギャップＧ１、Ｇ２については、ギャップＧ１，Ｇ２が在るにも関わらず、それらのギャップＧ１，Ｇ２が存在する並びからも画素Ｐ１，Ｇ２による検出信号が得られる。ただ、これらの画素Ｐ１，Ｐ２は、その残りの「規定」画素Ｐよりは受光面積が若干小さいので、その分、受光感度が低い。このため、その不足分の受光強度を補う感度補正が行なわれる。
【００３６】
一方、メインモジュールＦ１の相互間に存在するギャップＧ３，Ｇ４については、その大きさが行方向及び列方向の双方共に、画素ピッチ（サイズ）のＪ倍、Ｋ倍と整数倍になっている。このため、Ｘ線検出器１２の検出信号を読み込む際、そのギャップＧ３（Ｇ４）に相当する画素分だけ、検出信号を読み飛ばす。その代わりに、ギャップＧ３（Ｇ４）の両端の有効な所定数の画素から信号を束ねて（加算平均など）、ギャップＧ３（Ｇ４）に存在すると仮定できるＪ画素分（Ｋ画素分）の信号を推定する。
【００３７】
これにより、Ｘ線検出器１２に与えられている、ギャップの分を含む全画素のデータが揃うので、このデータを用いて粗い画像を作成する。この後に、一般に知られている補間方法を用いて多数の連続する時系列画像からギャップＧ１，Ｇ２及びＧ３，Ｇ４に相当する画素分の画素値をより精細に補正する。
【００３８】
このように補正したデータを含む画像データを用いて、所望の断面の断層像が所定のアルゴリズムに従って再構成され、コンピュータのディスプレイに表示され、又は、外部装置に転送される。
【００３９】
このように本実施形態によれば、モジュール（メインモジュール、サブモジュール）構造のＸ線検出器１２において、容易に推定し易いように画素の整数倍の大きさになっている。このため、ギャップ部分に相当する画素データをより容易に且つ精度良く作り出すこができる。つまり、ギャップ部分に相当する画素データの補正が簡単になり、且つ、その繋ぎ部分のデータ上での歪も低減される。
【００４０】
また、従来のようにモジュールの一部を隣接するモジュールに重ねる必要はなく、単に、寸法が制御されたギャップを以って互いに離間して配置できる。このため、一部重ねて繋ぎ目を作ることに因る不確定なＸ線散乱の影響が少ない。したがって、この点でのデータ補間も容易であり、より精度の高い補間データが生成され、再生される断層像のノイズや解像度を向上させる。さらに、重ねることに因る機械的な荷重偏重も無い。このため、モジュールの機械的な強度も高まる。
【００４１】
（第２の実施形態）
次いで、図８及び図９を参照して、本発明の第２の実施形態に係る放射線検出器としてのＸ線検出器を説明する。なお、前述した第１の実施形態と同一又は同等の構成要素には同一符号を付して、その説明を省略又は簡略化する。
【００４２】
図８には、本実施形態に係るＸ線検出器３０の部分斜視図を示す。同図に示すように、このＸ線検出器３２も第１の実施形態で説明したＸ線検出器１２と同様にＸ線ＣＴスキャナやガンマカメラ、ＳＰＥＣＴ装置などのモダリティに搭載される。このＸ線検出器３２も、シンチレータ３１、ＦＯＳ３２、Ｃ−ＭＯＳ形の光電変換器３３、及びＣＭＯＳ形の処理回路３４から成る４つの要素及び電気回路をプレート状または層状に形成し、相互に積層した構造を採用している。さらに、これらの積層体はマザーボード３５に搭載されている。
【００４３】
なお、図８は、図３などの、第１の実施形態で説明したものと図示の方向が異なり、上側にシンチレータ３１を示している。また、図８においては、シンチレータ３１とＦＯＳ３２は一つの層を以って描出されている。
【００４４】
この実施形態においても、Ｘ線検出器３２は、上述した積層体構造を保持し、かつ、マザーボード３５に２次元配列される複数のモジュールから構成されている。シンチレータ３１の大きさに対応したメインモジュールＦ１がサブモジュールＦ２でもあるので、以下単に「モジュールＦ」と呼ぶ。
【００４５】
この積層体において、処理回路３４の基板は、列方向（Ｙ軸方向）の両端部がシンチレータ３１、ＦＯＳ３２、及び光電変換器３３の積層体よりも列方向に所定サイズだけ突出するように形成されている。
【００４６】
この様子を図９に示す。同図は、図８に示すモジュールＦの一つを上から見た平面図である。一例として、行方向ＸのサイズがＡ＝１５．９５ｍｍで８０画素を有し、列方向ＹのサイズがＢ＝１５．９５ｍｍで８０画素を有する。このうち、モジュールＦの行方向（Ｘ）における上下端の各一行の並びＡ１，Ａ２に属する画素はそれぞれ１７５μｍを持つ。また、モジュールＦの列方向（Ｙ）における左右端の各１列の並びＢ１，Ｂ２に属する画素はそれぞれ１５０μｍの長さを持つ。この列方向（Ｙ）については、処理回路３４を構成する基板がＢｍ分だけ横方向に突出し、突出部分３４Ｐを構成するようになっている。この例では、Ｂｍ＝１２５μｍである。このため、モジュールＦの行方向（Ｘ）及び列方向（Ｙ）の最外周の行及び列の並びに属する画素Ｐｓは、その内部の「規定」の画素Ｐ（２００μｍ×２００μｍ）よりも小さいサイズになっている。このように画素サイズを小さくする理由は、第１の実施形態で説明したものと同様である。
【００４７】
隣接するモジュールＦは、処理回路３４の基板同士が互いにギャップＧ１＝５０μｍだけ離間するように配置される。このため、隣接する光電変換器３３（シンチレータ３１、ＦＯＳ３２）の基板は互いにギャップＧ２＝３００μｍだけ離間する。つまり、隣接する２つのモジュールＦにおいて、一方の列方向（Ｙ）における右側最外端の列に属する画素Ｐｓ（１５０μｍ）は、１２５μｍ＋５０μｍ＋１２５μｍ＝３００μｍの隙間を隔てて隣のモジュールＦの左側最外端の画素列に到達する。したがって、規定の画素Ｐ、すなわち２００μｍ×２００μｍの升目の広がりに直して計測してみると、３００μｍの隙間のうち、５０μｍずつが相対する２つのモジュールＦの右側最外端の画素列及び左側最外側の画素列に組み込まれて列方向の１画素となるので、両者間には残り２００μｍ、つまり丁度、１画素分の隙間が残る。このように隣接する２つのモジュールＦは、その列方向（Ｙ）については、最外側の狭い画素列による間隔調整作用によって、実際にデータ収集できない隙間を正確に１画素分に抑えることができる。
【００４８】
また、行方向（Ｘ）における隣接するモジュールＦの間にはＧ１＝５０μｍの隙間が形成される。この場合は、一方の行方向（Ｘ）における上側最外端の行に属する画素Ｐｓ（１７５μｍ）は、５０μｍの隙間を隔てて隣のモジュールＦの下側最外端の画素列に到達する。このため、上述と同様に、規定の画素Ｐ、すなわち２００μｍ×２００μｍの升目の広がりに直して計測してみると、５０μｍの隙間のうち、２５μｍずつが相対する２つのモジュールＦの上側最外端の画素列及び下側最外端の画素列に組み込まれて行方向の１画素となるので、両者間には０μｍ、つまり隙間が無いことになる。このように隣接する２つのモジュールＦは、その行方向（Ｘ）については、最外側の狭い画素列による間隔調整作用によって、実際にデータ収集できない隙間を無くすることができる。
【００４９】
このため、各モジュールＦの外側の並びの画素列が狭いことで、モジュール間のギャップは常に実際に配置する画素で埋められ（実施例の行方向）、また、容易に推定し易いように画素の整数倍の大きさになっている（実施例の列方向）。このため、ギャップ部分に相当する画素データをより容易に且つ精度良く作り出すこができる。つまり、ギャップ部分に相当する画素データの補正が簡単になり、且つ、その繋ぎ部分のデータ上での歪も低減される。
【００５０】
加えて、本実施形態にあっては、処理回路３４の列方向（Ｙ）に並んだ画素との間に対する収集信号や回路駆動に必要な制御信号の授受は、処理回路３４の列方向（Ｙ）の両端の突出部分３４Ｐを利用している。例えば、処理回路２４の画素を一列毎に、また複数列をまとめて交互に読み出すようにして収集信号の引出線が処理回路３４の一方の突出部分３４Ｐ上に引き出される。また、制御信号の引出線も処理回路３４の他方の突出部分３４Ｐ上に引き回して実施されている。これらの引出線ＬＮは、その両方の突出部分３４Ｐのそれぞれにバンプ形成技術によってされバンプＢＰと、それらの突出部分３４に設けたスルーホールＨＬを介してマザーボード３５に至る。このマザーボード３５にはデータ収集装置や駆動装置などの各種の必要な機器が電気的に接続されている。この結果、処理回路３４の裏面に引出線を実装しなくてもよく、マザーボード３５を使って、処理回路３４との必要な電気的接続を行うことができる。
【００５１】
さらに、本実施形態に係るＸ線検出器３０には、シンチレータ３１に入射するＸ線をコリメートしたり、散乱線の入射を抑制したりするためにコリメータ３６が設置されている。このコリメータ３６は、それを成す鉛製のブレードの位置がモジュールＦ間の隙間Ｇ１に一致し、その隙間Ｇ１を塞ぐように固定配置されている。このため、コリメータ３６のブレードの陰になる領域を極力少なくしている。隙間Ｇ１に相当する画素は補完されるので、この隙間Ｇ１の位置をコリメータ３６の配置に兼用する構成になっている。
【００５２】
なお、上述した第２の実施形態では、各モジュールＦの行方向（Ｘ）及び列方向（Ｙ）の両方に、規定サイズの画素を作り出すともにモジュールＦを隣接して実装させる上で必要な規定幅の隙間Ｇ１を持たせるために、許容される範囲で縮小された幅を持つ画素Ｐｓの並びを行方向（Ｘ）の両端部のそれぞれ及び列方向（Ｙ）の両端部のそれぞれに形成している。しかしながら、必ずしもこれに限定されるものではない。そのような縮小幅の画素Ｐｓの並びは行方向（Ｘ）又は列方向（Ｙ）にのみ形成してもよいし、行方向（Ｘ）の両端部の一方と列方向（Ｙ）の両端部の一方であってもよい。また、モジュールＦが検出器３０の全体のどこの位置（角部か中央部か）によって、それらの縮小幅の画素Ｐｓの並びを決めることができる。
【００５３】
また、第２の実施形態における処理回路３４の突出部分３４Ｐの位置も必ずしも前述したものに限定されない。それらの突出部分３４Ｐを行方向（Ｘ）の両端部に設けてもよいし、行方向（Ｘ）又は列方向（Ｙ）の両端部のうち、何れか一方にのみ設けるようにしてもよい。
【００５４】
さらに、前述した第２の実施形態にあっては、列方向（Ｙ）で隣接するモジュール間で実際には信号収集しない画素並びを正確に１画素分とし、行方向（Ｘ）で隣接するモジュール間では実際に隙間は設けるものの信号収集しない画素並びを作らないように、相互間の隙間Ｇや端部の画素並びの幅を決めたが、これは一例である。例えば、列方向について言えば２画素分など２以上の整数倍分の非信号収集域を作るように、相互間の隙間Ｇや端部の画素並びの幅を決めてもよい。
【００５５】
また、図１０に示すように、Ｘ線検出器１２Ａは、平面状検出器と一方の中心部に幅方向に画素を持つ長細い検出器を組み合わせたような変形した形状を有していても良い。このＸ検出器１２Ａの検出領域の一部、又は、全部に本発明に係るモジュール構造を適用することができる。この場合は、歯科で最近普及しているコーンビームＣＴの他、セファロメトリーやパノラマ撮影にも対応可能な検出器を提供できる。
【００５６】
また、前述した実施例では、シンチレータと画素構成された光電変換器と画素化されたプレート状の回路基板（ＣＭＯＳ）との構成で説明したが、シンチレータと画素構成された光電変換器との組み合わせが、画素化された直接変換形の半導体検出器の組み合わせに置き換わったとしても、同様の構成を採り得る。またその時に、直接変換型の検出器と画素化されたプレート状の回路基板（ＣＭＯＳ）が画素毎に１対１に対応する場合でも本発明に含まれる。
【００５７】
同様にシンチレータと画素構成された光電変換器と画素化されたプレート状の回路基板（ＣＭＯＳ）の構成において、シンチレータと回路基板が画素毎に１対１にするようにしても良い。
【００５８】
また、シンチレータと、画素構成された光電変換器及び画素化されたプレート状の回路基板（ＣＭＯＳ）との間をファイバーオプティクプレート（ＦＯＳ）などを介在せずに接続することができる。この場合、それの間を、柱状に光学的に画素毎に分離された構成にするとよい。
【産業上の利用可能性】
【００５９】
本発明に係る放射線検出器及び放射線撮像装置は、制御されたギャップを以ってモジュールを繋ぎ合わせて容易に製造でき且つデータ補間も容易であるので、ギャップ部の均一性の変化や歪が少なく、より高画質の断層像や透過像を提供できる、より安価な放射線検出器及び放射線撮像装置を提供できる。
【符号の説明】
【００６０】
１  Ｘ線ＣＴスキャナ（放射線撮像装置）
５  コンソール
１１  Ｘ線管（放射線源）
１２、３０  Ｘ線検出器（放射線検出器）
２１，３１  シンチレータ
２２，３２  ＦＯＳ
２３，３３  光電変換器
２４，３４  処理回路
３６  マザーボード
Ｇ１，Ｇ２，Ｇ３、Ｇ４  ギャップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010243394.tif 000009
【図８】
2010243394.tif 000010
【図９】
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【図１０】
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