(57)【要約】 【課題】面積を可及的に小さくすることが可能な不揮発性メモリを提供することを可能にする。【解決手段】駆動電圧が印加される第１の端子に一端が接続され第２の端子５に他端が接続される抵抗変化型メモリ４と、第２の端子にカソードが接続され、接地電位が印加される第３の端子にアノードが接続されるダイオード６と、を備えているメモリセル１を少なくとも１個有し、抵抗変化型メモリの抵抗状態に応じたメモリセルの出力が第２の端子から出力される。【選択図】図１０
2010225194.tif 000002
【特許請求の範囲】
【請求項１】
駆動電圧が印加される第１の端子に一端が接続され第２の端子に他端が接続される抵抗変化型メモリと、
前記第２の端子にカソードが接続され、接地電位が印加される第３の端子にアノードが接続されるダイオードと、
を備えているメモリセルを少なくとも１個有し、
前記抵抗変化型メモリの抵抗状態に応じた前記メモリセルの出力が前記第２の端子から出力されることを特徴とする不揮発性メモリ。
【請求項２】
前記メモリセルは、ソースが前記第２の端子に接続されるプログラム用ＭＯＳＦＥＴを更に備えていることを特徴とする請求項１記載の不揮発性メモリ。
【請求項３】
前記プログラム用ＭＯＳＦＥＴのドレインが接続される第１の配線と、
前記プログラム用ＭＯＳＦＥＴのゲートが接続される第２の配線と、
前記第１の配線を駆動する第１のドライバと、
前記第２の配線を駆動する第２のドライバと、
を更に備えたことを特徴とする請求項２記載の不揮発性メモリ。
【請求項４】
前記ダイオードは、半導体基板上に形成されたＰ型半導体層と、前記Ｐ型半導体層上に形成されたＮ型半導体層とを有し、
前記抵抗変化型メモリは、前記Ｐ型半導体層上に形成された第１電極と、前記第１電極上に形成された抵抗変化層と、前記抵抗変化層上に形成された第２電極とを備えていることを特徴とする請求項１記載の不揮発性メモリ。
【請求項５】
前記ダイオードは、ダイオード接続されたｎＭＯＳＦＥＴまたはｐＭＯＳＦＥＴであることを特徴とする請求項１記載の不揮発性メモリ。
【請求項６】
駆動電圧が印加される第１の端子に一端が接続され第２の端子に他端が接続される第１の抵抗変化型メモリと、
前記第２の端子に一端が接続され、接地電位が印加される第３の端子に他端が接続される第２の抵抗変化型メモリと、
を備えているメモリセルを少なくとも１個有し、
前記第１および第２の抵抗変化型メモリの抵抗状態に応じた前記メモリセルの出力が前記第２の端子から出力されることを特徴とする不揮発性メモリ。
【請求項７】
前記メモリセルは、ソースが前記第２の端子に接続されるプログラム用ＭＯＳＦＥＴを更に備えていることを特徴とする請求項６記載の不揮発性メモリ。
【請求項８】
前記プログラム用ＭＯＳＦＥＴのドレインが接続される第１の配線と、
前記プログラム用ＭＯＳＦＥＴのゲートが接続される第２の配線と、
前記第１の配線を駆動する第１のドライバと、
前記第２の配線を駆動する第２のドライバと、
を更に備えたことを特徴とする請求項７記載の不揮発性メモリ。
【請求項９】
請求項２記載の不揮発性メモリのメモリセルを少なくとも２個有し、
２個の前記メモリセルの出力のうちの一方の出力を選択して出力するマルチプレクサ  を更に備えていることを特徴とする再構成可能な回路。
【請求項１０】
回路情報を記憶するメモリを有するＦＰＧＡを備え、
前記ＦＰＧＡの回路情報を記憶するメモリは、請求項１記載の不揮発性メモリであることを特徴とする再構成可能な回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の技術分野は不揮発性メモリおよび再構成可能な回路に関する。
【背景技術】
【０００２】
これまでＬＳＩ業界は、スケーリングと共に成長してきた。トランジスタのサイズをスケーリング（縮小）することによって、トランジスタの性能を向上し、単位面積当たりのトランジスタ数を増加させることができる。ＬＳＩ業界は、このような性能向上を生かすことで、新規市場を創出しながら発展してきた。しかし近年、コストの増大と製品寿命の短縮化により、多くの製品分野において、スケーリングの進展と共に採算を取ることが難しくなっている。
【０００３】
そのような環境の中、ＦＰＧＡ(Field Programmable Gate Array)が注目を集めてきている（例えば、非特許文献１参照）。ＦＰＧＡは再構成可能な論理回路である。そのため、開発期間の短縮化、回路の修正の容易化、初期開発投資が不要といったメリットがある。ＦＰＧＡは、プログラム可能であるためにＡＳＩＣ(Application Specific Integrated Circuits)に比べて、性能に対するコストが高いという問題がある。しかし、スケーリングと共にＦＰＧＡの性能が向上するため、今後様々な分野でＡＳＩＣに置き換わっていくと期待されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】V. Betz, J. Rose and A. Marquardt, “Architecture and CAD for Deep-Submicron FPGAs” (Kluwer Academic Publishers), Feb. 1999.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＦＰＧＡにおいては、回路情報をＳＲＡＭに記録することによって、プログラマビリティを実現している。ＦＰＧＡにおいては、論理演算を行う回路も配線回路も再構成可能にする必要がある。そのため、ＦＰＧＡのチップ面積においてＳＲＡＭが占める割合が大きかった。また、ＳＲＡＭは揮発性メモリであるため、電源をオフすると回路情報が消えてしまうとう問題点もあった。
【０００６】
本発明は、上記事情を考慮してなされたものであって、面積を可及的に小さくすることが可能な不揮発性メモリおよび再構成可能な回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による不揮発性メモリは、駆動電圧が印加される第１の端子に一端が接続され第２の端子に他端が接続される抵抗変化型メモリと、前記第２の端子にカソードが接続され、接地電位が印加される第３の端子にアノードが接続されるダイオードと、を備えているメモリセルを少なくとも１個有し、前記抵抗変化型メモリの抵抗状態に応じた前記メモリセルの出力が前記第２の端子から出力されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、面積を可及的に小さくすることが可能な不揮発性メモリおよび再構成可能な回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】ＦＰＧＡの一具体例を示すブロック図。
【図２】メインタイルの一具体例を示すブロック図。
【図３】ロジックブロックの一具体例を示す回路図。
【図４】ＢＬＥの一具体例を示す回路図。
【図５】ルックアップテーブルの一具体例を示す回路図。
【図６】３入力１出力のルックアップテーブルの動作を示す図。
【図７】コネクションブロックを示す回路図。
【図８】スイッチブロックの一具体例を示す回路図。
【図９】スイッチブロックのスイッチ回路の具体例を示す回路図。
【図１０】第１実施形態に係るメモリセルを示す回路図。
【図１１】第１実施形態に係るメモリセルの特性を示す図。
【図１２】第１実施形態に係るメモリセルを用いた回路要素の第１具体例を示す回路図。
【図１３】第１実施形態に係るメモリセルを用いた回路要素の第１具体例を示す回路図。
【図１４】ユニポーラ型のＲｅＲＡＭの特性を示す図。
【図１５】バイポーラ型のＲｅＲＡＭの特性を示す図。
【図１６】第１実施形態に係るメモリセルの動作を説明する図。
【図１７】第１実施形態の第１実施例のメモリセルの断面図。
【図１８】第１実施形態の第２実施例のメモリセルの断面図。
【図１９】第１実施形態の第３実施例のメモリセルを示す図。
【図２０】第１実施形態の第４実施例のメモリセルを示す図。
【図２１】第１実施形態の第５実施例のメモリセルを示す図。
【図２２】第１実施形態の第６実施例のメモリセルを示す図。
【図２３】第１実施形態の第７実施例のメモリセルを示す図。
【図２４】第１実施形態の第８実施例のメモリセルを示す図。
【図２５】第１実施形態に係るメモリセルを、ＦＰＧＡ用のメモリとして用いた場合の回路図。
【図２６】図２５に示す回路の動作を説明する図。
【図２７】図２５に示す回路の動作を説明する図。
【図２８】動作／プログラム切り替え回路の一具体例を示す回路図。
【図２９】行デコーダの一具体例を示す回路図。
【図３０】列デコーダの一具体例を示す回路図。
【図３１】行ドライバの一具体例を示す回路図。
【図３２】列ドライバの一具体例を示す回路図。
【図３３】第２実施形態の不揮発性メモリを示す回路図。
【図３４】第２実施形態に係るメモリセルを用いた回路要素の具体例を示す回路図。
【図３５】第２実施形態に係るメモリセルのプログラム方法を説明する図。
【図３６】第２実施形態の第１実施例のメモリセルの断面図。
【図３７】第２実施形態の第２実施例のメモリセルの断面図。
【図３８】第２実施形態の第３実施例のメモリセルの断面図。
【図３９】第２実施形態に係るメモリセルを、ＦＰＧＡ用のメモリとして用いた場合の回路図。
【図４０】第２実施形態に係るメモリセルを、ダイナミックリコンフィギャブル回路して用いた場合の回路図。
【図４１】図４０に示す回路の動作を説明する図。
【図４２】第３実施形態の不揮発性メモリを示す回路図。
【図４３】第３実施形態の不揮発性メモリの動作を説明する図。
【図４４】第３実施形態に係るメモリセルを用いた回路要素の具体例を示す回路図。
【図４５】第３実施形態に係るメモリセルのプログラム方法を説明する図。
【図４６】第３実施形態の一実施例のメモリセルの断面図。
【図４７】第３実施形態に係るメモリセルを、ＦＰＧＡ用のメモリとして用いた場合の回路図。
【図４８】第３実施形態に係るメモリセルを、ダイナミックリコンフィギャブル回路して用いた場合の回路図。
【図４９】図４８に示す回路の動作を説明する図。
【発明を実施するための形態】
【００１０】
まず、本発明の実施形態を説明する前に、ＦＰＧＡの概要について説明する。
【００１１】
図１は、ＦＰＧＡの一具体例を示すブロック図である。このＦＰＧＡは、メインタイル、入出力ブロック、周辺回路から構成されている。メインタイルは、論理演算を行う回路ブロックである。入出力ブロックは、チップ内外と情報の伝達を行うブロックである。また、周辺回路は、チップに電源を供給するための回路、ＳＲＡＭに回路情報を書き込むための回路、クロック生成回路等から構成されている。
【００１２】
図２は、メインタイルの一具体例を示すブロック図である。メインタイルはロジックブロック、コネクションブロック、スイッチブロックから構成されている。それぞれのブロックは、配線で接続されている。ロジックブロックは、論理演算を行うブロックである。コネクションブロックはロジックブロックと配線を接続するブロックである。スイッチブロックは、直交する配線同士の接続、切断を制御するブロックである。以下それぞれのブロックについて、その中身を解説していく。
【００１３】
図３は、ロジックブロックの一具体例を示した回路図である。ロジックブロックは、基本ロジック素子（ＢＬＥ）とマルチプレクサから構成されている。また、入力、出力はそれぞれＩ個、Ｎ個ある。ＢＬＥとは、ＦＰＧＡにおいて論理演算を行う最小単位である。ロジックブロックの入力と出力信号はそれぞれマルチプレクサに入力されている。マルチプレクサはその中から一つを選択し、ＢＬＥの入力へと出力する。マルチプレクサに入力された信号のうち、どれを出力するかは、マルチプレクサの選択信号に接続されたＳＲＡＭに保存された値によって決定される。
【００１４】
図４は、ＢＬＥの一具体例を示す回路図である。ＢＬＥはルックアップテーブル（ＬＵＴ）と、フリップフロップ（Ｄ−ＦＦ）と、マルチプレクサ（ＭＰＸ)から構成される。ルックアップテーブル回路の一具体例を図５に示す。図５に示すルックアップテーブルは３入力１出力である。一般的に、入出力の数は任意であり、回路全体の面積、遅延、および消費電力を考慮しながら決める。ルックアップテーブルは、パストランジスタをツリー状に並べた構成のマルチプレクサ（ＭＰＸ）と、ツリーの端に接続されたＳＲＡＭから構成されている。マルチプレクサの入力に与えた値によって、一つのＳＲＡＭの出力がマルチプレクサから出力される。一例として、図６に３入力１出力のルックアップテーブルの動作を示す図を示す。ここでは、３入力１出力のＡＮＤの動作をさせるとする。この場合、ＳＲＡＭには、図に示したような値を書き込む。すると、入力に１、１、１を与えたときのみ、マルチプレクサからは１が出力される。それ以外の入力では、０が出力される。この動作は、まさに３入力１出力のＡＮＤ動作となっている。ＳＲＡＭに書き込む値を適切に設定することで、任意の論理動作を実現できる。
【００１５】
次に、コネクションブロックについて、図７（ａ）、７（ｂ）を参照して説明する。コネクションブロックは、配線の信号をロジックブロックに入力する回路と、ロジックブロックの出力信号を配線に出力する回路と、を備えている。図７（ａ）に示す破線で囲った回路は、配線の信号をロジックブロックに入力するための回路である。配線の信号を、バッファをしてロジックブロックに入力する。図中では全ての配線の信号がロジックブロックに入力されているが、必ずしも全てである必要は無い。図７（ｂ）に示す破線で囲った回路は、ロジックブロックの出力を配線に出力する回路である。ＳＲＡＭに書き込む値によって、パストランジスタのＯＮ、ＯＦＦを制御する。パストランジスタのＯＮ、ＯＦＦを切り替えることで、ロジックブロックの出力をどの配線と繋ぐかを制御する。なお、図７（ｂ）では全ての配線にロジックブロックの出力を配線に出力する回路が接続されているが、必ずしも全てである必要は無い。
【００１６】
図８に、スイッチブロックの一具体例を示す。スイッチブロックは、直交する配線の接続を制御するスイッチ回路から構成されている。スイッチ回路は、一般的にパストランジスタのみで構成される場合と、バッファを含む場合がある。前者の例が図９（ａ）に、後者の例を図９（ｂ）に示す。スイッチ回路において、配線の接続は、パストランジスタ、マルチプレクサ、スリーステートバッファに接続されたＳＲＡＭに与える値によって制御する。
【００１７】
以上の説明から分かるように、ＦＰＧＡにおいてＳＲＡＭが占める割合が非常に大きい。また、ＳＲＡＭは揮発性なので、回路情報を別の不揮発メモリチップに保持しておく必要がある。このため、ＳＲＡＭを新材料等からなる不揮発メモリで置き換えることができれば、面積を削減できる可能性が大きいと考えられる。また、ＦＰＧＡのＳＲＡＭは回路コンフィギュレーション時のみに書き込み動作が行われる。一般的に回路コンフィギュレーション時は、回路動作時に比べて遅延の要求が厳しくない。そのため、抵抗変化型メモリ（以下、ＲｅＲＡＭと記載する）などの、書き込み速度がＳＲＡＭに比べて遅いメモリを使うことに対する問題が少ない。上記考察のもと、ＲｅＲＡＭを使った新しい不揮発性メモリセルを本発明者達は開発し、これを以下の実施形態で説明する。
【００１８】
本発明の実施形態を以下に図面を参照して説明する。
【００１９】
（第１実施形態）
本発明の第１実施形態による不揮発性メモリを図１０（ａ）、１０（ｂ）、１０（ｃ）を参照して説明する。本実施形態の不揮発性メモリは、少なくとも１個の不揮発性メモリセル（以下、単にメモりセルともいう）を有し、その構成を図１０（ａ）に示す。このメモリセル１は、直列接続された、抵抗変化型メモリ（ＲｅＲＡＭ（Resistive Random Access Memory））４と、ダイオード６とを備えている（図１０（ａ））。ＲｅＲＡＭ４の一端が電源ＶＤＤに接続され、他端がダイオード６のカソードに接続され、ダイオード６のアノードが接地されている。ＲｅＲＡＭ４とダイオード６の接続ノードが出力端子５となり、この出力端子５からメモリセル１の出力Ｖｏｕｔが出力される。したがって、出力端子５から見てダイオード６は逆バイアス接続状態になっている。
【００２０】
ＲｅＲＡＭ４を低抵抗状態Ｒｌにプログラムした場合は出力端子５からＶｏｕｔ＝ＶＨが出力され（図１０（ｂ））、ＲｅＲＡＭ４を高抵抗状態Ｒｈにプログラムした場合は出力端子５からＶｏｕｔ＝ＶＬが出力される（図１０（ｃ））。ダイオード６の逆バイアス抵抗値をＲｄとした場合に、Ｒｈ＞＞Ｒｄ＞＞Ｒｌを満たすように、すなわち、Ｒｄを高抵抗状態の抵抗値Ｒｈに比べてかなり小さく、低抵抗状態の抵抗値ＲｌをＲｄに比べてかなり小さくなるように、ＲｅＲＡＭ４の素子設計を行うことで、ＶＨ≒ＶＤＤかつＶＬ≒０Ｖとすることができる。以上説明したように、本実施形態に係るメモリセルは出力電圧ＶｏｕｔをＶＨとＶＬの間でプログラムすることが可能である。このため、従来のＦＰＧＡの回路情報が記憶されるＳＲＡＭを本実施形態に係るメモリセルで置き換えることができる。
【００２１】
図１１に、図１０（ａ）、１０（ｂ）、１０（ｃ）に示したメモリセル１における、ＲｅＲＡＭ４の抵抗値と、不揮発性メモリ１の出力電圧Ｖｏｕｔとの関係を示す。ただし、電源電圧ＶＤＤ＝１．２Ｖとした。図１１からわかるように、図１０（ａ）、１０（ｂ）、１０（ｃ）に示すメモリセル１において、ＶＨ≒ＶＤＤかつＶＬ≒０Ｖを実現することができる。また、図１１から分かるように、ＶＨ≒ＶＤＤかつＶＬ≒０Ｖとする場合、ＲｈとＲｌの比（＝Ｒｈ／Ｒｌ）は大きいほうが望ましい。具体的には、１．０×１０４以上であることが望ましい。
【００２２】
図１２に、本実施形態に係るメモリセルを用いた回路要素の第１具体例を示す。この具体例の回路要素は、図１０（ａ）に示すメモリセル１の出力端子５にパストランジスタ１２のゲートを接続した構成となっている。この具体例の回路要素は、例えば、従来のＦＰＧＡにおける回路要素、例えば、パストランジスタのゲートに、回路情報が記憶されるＳＲＡＭが接続された回路やスリーステートバッファ回路などに置き換えることができる。
【００２３】
また図１３に、本実施形態に係るメモリセル１を用いた回路要素の第２具体例を示す。この具体例の回路要素は、図１０（ａ）に示す不揮発性メモリ１と、パストランジスタ１２との間にインバータ１０を設けた構成となっている。ＲｅＲＡＭ４のプログラム電圧条件によっては、メモリセル１の出力を十分高くすることができず、パストランジスタ１２の伝導度が小さくなってしまう可能性がある。その場合、インバータ１０を間に挟むことによって、パストランジスタ１２のゲートに十分高い電圧を供給することができる。
【００２４】
次に、本実施形態に係る不揮発性メモリセル１のプログラム方法について述べる。一般にＲｅＲＡＭは、電気的特性の観点から、ユニポーラ型とバイポーラ型とに分類できる。ユニポーラ型は、ＲｅＲＡＭの抵抗状態を変化させるときの電圧印加方向が、高抵抗状態から低抵抗状態に変化させる場合でも、低抵抗状態から高抵抗状態に変化させる場合でも、同じ向きとなるメモリである。典型的な電気特性を図１４に示す。図１４は、ＲｅＲＡＭ間に電圧Ｖａｐｐｌを印加した場合のＲｅＲＡＭ間に流れる電流を示す特性図である。図１４に示すように、ＲｅＲＡＭが低抵抗状態にあるときに、電圧Ｖａｐｐｌを０Ｖから増加していくと、電流も比例して増加する。しかし、あるセット電圧Ｖｓｐで高抵抗状態となり、電流が流れなくなる。その後、電圧Ｖａｐｐｌを増加しても、高抵抗状態は維持され、電流は流れない。しかし、電圧Ｖａｐｐｌがあるリセット電圧Ｖｒｐ（＞Ｖｓｐ）に到達すると、ＲｅＲＡＭは低抵抗状態に変化する。このユニポーラ型においては、図１４に示すように、負電圧を印加した場合も上述と同様特性を有している。すなわち、負のセット電圧−Ｖｓｎで低抵抗状態から高抵抗状態となり、負のリセット電圧−Ｖｒｎ（＜−Ｖｓｎ）で高抵抗状態から低抵抗状態となる。
【００２５】
一方、バイポーラ型は、低抵抗状態から高抵抗状態に変化させる場合と、高抵抗状態から低抵抗状態へ変化させる場合の、電圧印加方向が異なるメモリである。典型的な電気特性を図１５に示す。図１５は、ＲｅＲＡＭ間に電圧Ｖａｐｐｌを印加した場合のＲｅＲＡＭ間に流れる電流を示す特性図である。図１５に示すように、ＲｅＲＡＭが低抵抗状態にあるときに、電圧Ｖａｐｐｌを０Ｖから増加していくと、電流も比例して増加する。しかし、あるセット電圧Ｖｓｐで高抵抗状態となり、電流が流れなくなる。この状態は、電圧Ｖａｐｐｌを増加しても、高抵抗状態は維持され、電流は流れない。その後、電圧Ｖａｐｐｌを減少させて負のリセット電圧−Ｖｒに到達すると、ＲｅＲＡＭが高抵抗状態から低抵抗状態となる。その後、更に電圧Ｖａｐｐｌを変化させると、この電圧Ｖａｐｐｌに応じた電流がＲｅＲＡＭを流れる。この状態は、負の電圧を印加しても変わらないが、正の電圧がセット電圧Ｖｓを超えない限り変わらない。
【００２６】
バイポーラ型として、Ｐｔ／ＴｉＯ２／ＴｉＮ／Ｐｔという構造のＲｅＲＡＭが知られている。また、ユニポーラ型のＲｅＲＡＭとして、Ａｌ／ＴｉＯ２／Ｒｕという構造のＲｅＲＡＭが知られている。図１０（ａ）に示す本実施形態に係るメモリセルにおいては、図１６（ａ）に示すように、ＲｅＲＡＭ４の一端にＶｐ０を印加し、ダイオード６のアノードに電圧Ｖｐ１を加えてプログラムする。本実施形態に用いるＲｅＲＡＭはユニポーラ型を用いることが望ましい。これは、ダイオードが存在するために、Ｖｐ０＜Ｖｐ１でなければＲｅＲＡＭ４に電圧が印加されないからである。メモリセル１の出力ＶｏｕｔをＶＨにする場合、ＲｅＲＡＭ４を低抵抗状態にするため、プログラム電圧Ｖｐ０、Ｖｐ１の関係は、Ｖｐ１−Ｖｐ０≧Ｖｒｐを満たすようにする。また、メモリセル１の出力ＶｏｕｔをＶＬにする場合は、ＲｅＲＡＭ４を高抵抗状態にするため、Ｖｒｐ＞Ｖｐ１−Ｖｐ０＞Ｖｓｐとする。以上の結果を図１６（ｂ）に示す。
【００２７】
（第１実施例）
次に、メモリセル１の第１実施例を製造する場合の断面図を図１７に示す。この第１実施例のメモリセル１は、シリコン基板上のＰウェル６ａと、このＰウェル６ａ中につくられたＮ型ドープ層６ｂを用いて逆バイアスのダイオード６を構成している。このダイオード６上に出力端子５となる配線層が設けられ、この配線層５上にＲｅＲＡＭ４が設けられている。このＲｅＲＡＭ４は、例えばＰｔからなる電極４ａ、４ｃと、これらの電極４ａ、４ｃ間に設けられた例えば、ＴｉＯ２／ＴｉＮの積層構造の抵抗変化層４ｂと、を有している。ＲｅＲＡＭ４上には電源電圧ＶＤＤが印加される配線２が設けられている。この第１実施例のメモリセル１は、配線層中に形成される。この第１実施例のメモリセル１は、トランジスタ一個分以下の面積で構成することができる。ＳＲＡＭは一般的にトランジスタ６個から構成されるので、従来のＦＰＧＡ中の、回路情報を記憶するＳＲＡＭを本実施例のメモリセル１に置き換えることで、ＦＰＧＡの面積を削減することができる。
【００２８】
（第２実施例）
また、メモリセル１の第２実施例を製造した場合の断面図を図１８に示す。この第２実施例のメモリセル１は、シリコン基板上に設けられた層間絶縁膜内形成される。メモリセル１は、接地電源が印加される配線層３と、この配線層３上に、Ｐ型半導体層６ａおよびＮ型半導体層６ｂがこの順序で積層されたダイオード６と、ダイオード６上に設けられ、出力端子となる配線層５と、配線層５上に、電極４ａ、抵抗変化層４ｂ、電極４ｃがこの順序で積層されたＲｅＲＡＭ４と、ＲｅＲＡＭ４上に設けられ電源電圧ＶＤＤが印加される配線層２と、を備えている。この第２実施例も第１実施例と同様に、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
【００２９】
（第３実施例）
図１９（ａ）にダイオード６として、ダイオード接続されたｎＭＯＳＦＥＴを用いた場合のメモリセル１の第３実施例を示し、図１９（ｂ）に第３実施例のメモリセル１を製造した場合の断面図を示す。ダイオード接続されたｎＭＯＳＦＥＴにおけるダイオード特性は、トランジスタのチャネル長やチャネル幅によって変化させることができる。そのため、ＲｅＲＡＭの特性に合わせた設計が容易になるというメリットがある。図１９(ｂ）に示すように、この第３実施例においては、ダイオード６は、Ｐ型半導体基板に離間して設けられたＮ型のソース領域６１およびドレイン領域６２と、ソース領域６１とドレイン領域６２との間のチャネルとなる半導体領域６３上に形成されたゲート絶縁膜６４と、ゲート絶縁膜６４上に形成されたゲート電極６５と、ゲート電極６５の側部に形成された絶縁体からなるゲート側壁６６と、を備えている。ゲート電極６５およびソース領域６１は、接地電源に接続される配線３に、プラグ６７および６８を介してそれぞれ接続される。ドレイン領域６２は、出力端子となる配線５にプラグ６９を介して接続される。配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。この第３実施例においても、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
【００３０】
（第４実施例）
次に、図２０（ａ）にダイオード６として、ダイオード接続されたｐＭＯＳＦＥＴを用いた第４実施例を示し、図２０（ｂ）に第４実施例のメモリセル１を製造した場合の断面図を示す。ダイオード接続されたｐＭＯＳＦＥＴにおけるダイオード特性は、トランジスタのチャネル長やチャネル幅によって変化させることができる。そのため、ＲｅＲＡＭの特性に合わせた設計が容易になるというメリットがある。図２０(ｂ）に示すように、この第４実施例においては、ダイオード６は、Ｎ型半導体基板に離間して設けられたＰ型のソース領域６１およびドレイン領域６２と、ソース領域６１とドレイン領域６２との間のチャネルとなる半導体領域６３上に形成されたゲート絶縁膜６４と、ゲート絶縁膜６４上に形成されたゲート電極６５と、ゲート電極６５の側部に形成された絶縁体からなるゲート側壁６６と、を備えている。ゲート電極６５およびソース領域６１は、出力端子となる配線５に、プラグ６７および６９を介してそれぞれ接続される。ドレイン領域６２は、接地電源に接続される配線３にプラグ６８を介して接続される。配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。
【００３１】
この第４実施例においても、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
【００３２】
（第５実施例）
次に、メモリセル１の第５実施例の回路図を図２１（ａ）に示し、製造した場合の断面図を図２１（ｂ）に示す。この第５実施例のメモリセル１は、ダイオード６の代わりに、ゲートに外部からの制御電圧Ｖａが印加されるｎＭＯＳＦＥＴ７を用いた構成となっている。この制御電圧Ｖａの値によって、ｎＭＯＳＦＥＴの伝導度を調整することが可能となり、ＲｅＲＡＭ４やｎＭＯＳＦＥＴ７の設計をさらに容易化することができる。この第５実施例のｎＭＯＳＦＥＴ７は、図２１（ｂ）に示すように、Ｐ型半導体基板に離間して設けられたＮ型のソース領域７１およびドレイン領域７２と、ソース領域７１とドレイン領域７２との間のチャネルとなる半導体領域７３上に形成されたゲート絶縁膜７４と、ゲート絶縁膜７４上に形成されたゲート電極７５と、ゲート電極７５の側部に形成された絶縁体からなるゲート側壁７６と、を備えている。ゲート電極７５は、制御電圧Ｖａが印加される配線７７に接続される。ソース領域７１は、接地電源に接続される配線３に、プラグ７８を介して接続される。ドレイン領域７２は、出力端子となる配線５にプラグ７９を介して接続される。配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。
【００３３】
この第５実施例においても、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
【００３４】
（第６実施例）
次に、メモリセル１の第６実施例の回路図を図２２（ａ）に示し、製造した場合の断面図を図２２（ｂ）に示す。この第６実施例のメモリセル１は、ダイオード６の代わりに、ゲートに外部からの制御電圧Ｖａが印加されるｐＭＯＳＦＥＴ７を用いた構成となっている。この制御電圧Ｖａの値によって、ｐＭＯＳＦＥＴの伝導度を調整することが可能となり、ＲｅＲＡＭ４やＭＯＳＦＥＴ７の設計をさらに容易化することができる。この第６実施例のｐＭＯＳＦＥＴ７は、図２２(ｂ）に示すように、Ｎ型半導体基板に離間して設けられたＰ型のソース領域７１およびドレイン領域７２と、ソース領域７１とドレイン領域７２との間のチャネルとなる半導体領域７３上に形成されたゲート絶縁膜７４と、ゲート絶縁膜７４上に形成されたゲート電極７５と、ゲート電極７５の側部に形成された絶縁体からなるゲート側壁７６と、を備えている。ゲート電極６５は、制御電圧Ｖａが印加される配線７７に接続される。ソース領域７１は、出力端子となる配線５に、プラグ７８を介して接続される。ドレイン領域７２は、接地電源に接続される配線３にプラグ７９を介して接続される。配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。
【００３５】
この第６実施例においても、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
【００３６】
（第７実施例）
次に、第７実施例のメモリセル１の回路図を図２３（ａ）に示し、製造した場合の断面図を図２３（ｂ）に示す。この第７実施例のメモリセル１は、図１９（ａ）、１９（ｂ）に示す第３実施例のメモリセル１において、ｎＭＯＳＦＥＴ６の基板電圧として、外部からの制御電圧Ｖｂを与えている。この制御電圧Ｖｂによって、ｎＭＯＳＦＥＴの伝導度を調整することができる。このような構成にすることによって、ＲｅＲＡＭ４やｎＭＯＳＦＥＴ６の設計をさらに容易化することができる。この第７実施例においては、制御電圧Ｖｂが印加されるための基板コンタクト６１０が基板に設けられ、この基板コンタクト６１０はプラグ６１１を介して、制御電圧Ｖｂが印加される配線６１２に接続される。
【００３７】
この実施例のメモリセル１も第３実施例と同様に、トランジスタ面積一個分で不揮発性メモリを構成することができので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
【００３８】
（第８実施例）
次に、第８実施例のメモリセル１の回路図を図２４（ａ）に示し、製造した場合の断面図を図２４（ｂ）に示す。この第７実施例のメモリセル１は、図２０（ａ）、２０（ｂ）に示す第４実施例のメモリセル１において、ｐＭＯＳＦＥＴ６の基板電圧として、外部からの制御電圧Ｖｂを与えている。この制御電圧Ｖｂによって、ｐＭＯＳＦＥＴの伝導度を調整することができる。このような構成にすることによって、ＲｅＲＡＭ４やｐＭＯＳＦＥＴ６の設計をさらに容易化することができる。この第８実施例においては、制御電圧Ｖｂが印加されるための基板コンタクト６１０が基板に設けられ、この基板コンタクト６１０はプラグ６１１を介して、制御電圧Ｖｂが印加される配線６１２に接続される。
【００３９】
この実施例のメモリセル１も第３実施例と同様に、トランジスタ面積一個分で不揮発性メモリを構成することができので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
【００４０】
次に、本実施形態のメモリセル１を、ＦＰＧＡの回路情報を記憶するメモリとして使う場合の回路構成を図２５に示す。ＦＰＧＡのメモリの動作は、プログラムと回路動作状態に分けることができる。プログラムとは、ＦＰＧＡの回路情報をメモリに書き込む状態のことである。また、回路動作状態とはメモリに書き込まれた値にしたがって、ＦＰＧＡが動作する状態のことである。本実施形態においては、プログラム状態と動作状態を切り替えるために、動作／プログラム切り替え回路３１、行デコーダ３２、行ドライバ３３、列デコーダ３４、列ドライバ３５、クロスポイント型メモリアレー３６を有している。このクロスポイント型メモリアレー３６は、マトリクス状に配列された複数の不揮発性メモリセル１を有し、各メモリセル１の一端は行アドレス線３７に接続され、他端は列アドレス線３８に接続されている。
【００４１】
まずプログラム方法を説明する。図２６に示すように、プログラム状態では、動作／プログラム切り替え回路３１が行デコーダ３２と列デコーダ３４を動かす。行デコーダ３２は行ドライバ３３を介して一つの行アドレス線３７を選択し、列デコーダ３４は列ドライバ３５を介して一つの列アドレス線３８を選択する。行ドライバ３３、列ドライバ３５は、行アドレス線３７、列アドレス線３８にそれぞれプログラム用の電圧を出力する。この制御によって、メモリセル１の一つに選択的にプログラム用の電圧が与えられ、そのメモリセル１がプログラムされる。これをそれぞれのメモリセル１に対して一つずつ繰り返していくことにより、クロスポイント型メモリアレー中のメモリセル１全体をプログラムすることができる。なお、リセットとして、全てのメモリセルを同じ値に書き込む場合、行ドライバ３３と列ドライバ３５が、全ての行アドレス線と列アドレス線にプログラム用の電圧を出力することで、全てのメモリセルを一括でリセットすることができる。
【００４２】
次に、回路動作状態について説明する。図２７に示すように、回路動作状態においては、動作／プログラム切り替え回路３１は、行ドライバ３３と列ドライバ３５とがそれぞれＶＤＤとＶＳＳを、全ての行アドレス線３７および全ての列アドレス線３８に対して出力するように制御する。このような制御により、各メモリセル１はそれぞれのプログラム状態に応じてＶＨ、ＶＬを出力する。
【００４３】
次に、動作／プログラム切り替え回路３１、行デコーダ３２、列デコーダ３４、行ドライバ３３、列ドライバ３５について、それぞれの一具体例を説明する。
【００４４】
動作／プログラム切り替え回路３１の一具体例を図２８に示す。動作／プログラム切り替え回路３１は、回路３１が動作状態のときは、制御回路３１ａが制御信号Ｏｐｅｒａｔｅに「Ｈ」レベルを出力し、回路３１がプログラム状態のときは、制御回路３１ａが、ＡＮＤ回路３１ｂを介して制御信号Ｐｒｏｇに「Ｈ」レベルを出力する。制御信号Ｏｐｅｒａｔｅと制御信号Ｐｒｏｇが同時に「Ｈ」レベルにならないようにＡＮＤ回路３１ｂを用いている。
【００４５】
図２９は行デコーダ３２の一具体例を示す回路図である。行デコーダ３２は行アドレスを格納するためのラッチ回路３２ａ１〜３２ａｎと、ラッチ回路３２ａ１〜３２ａｎで指定されたアドレスＰｒｏｇ＿ｃ＿ｍ（ｍ＝１、２、・・・、ｎ）のみに「Ｈ」レベルを出力するデコード回路３２ａとを備えている。
【００４６】
図３０は列デコーダ３４の一具体例を示す回路図である。列デコーダ３４は、列アドレスを格納するためのラッチ回路３４ａ１〜３４ａｎと、ラッチ回路３４ａ１〜３４ａｎで指定されたアドレスＰｒｏｇ＿ｌ＿ｍ（ｍ＝１、２、・・・、ｎ）のみに「Ｈ」レベルを出力するデコード回路３４ｂとを備えている。
【００４７】
図３１は行ドライバ３３の一具体例を示す回路図である。行ドライバ３３は、行ドライバ制御回路３３ａと、行ドライバ出力バッファ３３ｂとを備えている。行ドライバ３３の出力は、出力信号ＯＵＴ＿ｃ＿ｍである。ここで、ｍは、ｎ＿ｃをメモリセルアレイ３６の行の総数とすると、ｍ＝１，  ２，・・・ｎ＿ｃである。行ドライバ制御回路３３ａには、回路３１が動作状態の時は制御信号Ｏｐｅｒａｔｅに「Ｈ」レベル、制御信号Ｐｒｏｇに「Ｌ」レベルが入力される。そのため、行ドライバ制御回路３３ａの出力は接地電位（ＶＳＳ）であり、出力信号ＯＵＴ＿ｃ＿ｍも接地電位になる。一方、プログラム状態においては、制御信号Ｏｐｅｒａｔｅには「Ｌ」レベル、制御信号Ｐｒｏｇには「Ｈ」レベルが入力される。さらに、メモリセルアレイ３６における第ｍ行のメモリセル１にプログラムするときに、信号Ｐｒｏｇ＿ｃ＿ｍに「Ｈ」レベルが入力される。このとき、行ドライバ制御回路３３ａの出力は信号Ｖｐｒｏｇ＿Ｈ１となる。このとき、行ドライバ出力バッファ３３ｂの電源電圧は、メモリセル１に書き込む値によって、Ｖｐｒｏｇ＿Ｈ２かＶｐｒｏｇ＿Ｈ１のどちらかに選択されている。そのため、出力信号ＯＵＴ＿ｃ＿ｍには、メモリセル１に書き込む値によって、信号Ｖｐｒｏｇ＿Ｈ２か信号Ｖｐｒｏｇ＿Ｈ１のどちらか一方が出力される。
【００４８】
図３２は列ドライバ３５の一具体例を示す回路図である。列ドライバ３５は、列ドライバ制御回路３５ａ、列ドライバ出力バッファ３５ｂ、トランスファーゲート３５ｃ、およびヴェリファイ回路３５ｄと、を備えている。列ドライバ３５の出力は、出力信号ＯＵＴ＿ｌ＿ｍ信号である。列ドライバ制御回路３５ａには、回路３１が動作状態のとき、制御信号Ｏｐｅｒａｔｅに「Ｈ」レベルを、制御信号Ｐｒｏｇに「Ｌ」レベルが入力される。そのため、列ドライバ制御回路３５ａの出力は電源電圧（ＶＤＤ）となる。また、回路３１が動作状態、プログラム状態のとき、Ｖｅｒｉ信号は「Ｌ」レベルとする。このため、出力信号ＯＵＴ＿ｌ＿ｍも電源電位である。一方、回路３１がプログラム状態のときは、制御信号Ｏｐｅｒａｔｅに「Ｌ」レベルを、制御信号Ｐｒｏｇに「Ｈ」レベルが入力される。さらに、メモリセルアレイ３６のｍ列目のメモリセル１に書き込む時に、行デコーダ３２から制御信号Ｐｒｏｇ＿ｌ＿ｍ信号に「Ｈ」レベルが入力される。そのため、出力信号ＯＵＴ＿ｌ＿ｍからプログラム用の電圧Ｖｐｒｏｇ＿Ｌが出力される。また、メモリセル１に書き込まれた値をチェックする場合、信号Ｖｅｒｉを「Ｈ」レベルにする。すると、ヴェリファイ回路３５ｄのセンスアンプ３５ｄ１において、リファレンス信号Ｖｒｅｆと、トランスファーゲート３５ｄ２を介して入力される出力信号ＯＵＴ＿ｌ＿ｍとの電位比較が行われ、その結果が、センスアンプ３５ｄ１からヴェリファイ信号Ｖｅｒｉ＿Ｖａｌｕｅとして出力される。メモリセル１に書き込まれた値によって、出力信号ＯＵＴ＿ｌ＿ｍの電位が異なるため、メモリセル１に記憶された値がわかる。
【００４９】
以上説明したように、本実施形態によれば、面積を可及的に小さくすることが可能な不揮発性メモリを得ることができる。また、本実施形態の不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いれば、ＦＰＧＡの面積を可及的に小さくすることが可能な再構成可能な論理回路を得ることができる。
【００５０】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性メモリを、図３３を参照して説明する。本実施形態の不揮発性メモリは、少なくとも１個の不揮発性メモリセル１を有し、このメモリセル１は、図１０（ａ）に示す第１実施形態のメモリセルにプログラム用トランジスタ５０を設けた構成となっている。このトランジスタ５０は、一端がビット線ＢＬに接続され、他端がＲｅＲＡＭ４とダイオード６との共通接続ノード、すなわち出力端子５に接続され、ゲートがワード線ＷＬに接続される。この第２実施形態のメモリセル１も図１０（ｂ）、１０（ｃ）で説明した第１実施形態のメモリセルと同様の動作をさせることにより、出力電圧ＶｏｕｔをＶＨ、ＶＬとすることができ、ＦＰＧＡの回路情報を記憶するＳＲＡＭの代わりとして使用することができる。
【００５１】
また、本実施形態に係るメモリセル１を用いた回路要素の第１具体例を図３４（ａ）に示し、第２具体例を図３４（ｂ）に示す。図３４（ａ）に示す第１具体例の回路要素は、第２実施形態に係るメモリセル１の出力端子５にゲートが接続されるパストランジスタ１２を設けた構成となっている。この具体例の回路要素は、例えば、従来のＦＰＧＡにおける回路要素、例えば、パストランジスタのゲートにＳＲＡＭが接続された回路やスリーステートバッファ回路などに置き換えることができる。
【００５２】
また、図３４（ｂ）に示す第２具体例の回路要素は、第１具体例の回路要素において、メモリセル１と、パストランジスタ１２との間にインバータ１０を設けた構成となっている。インバータ１０を設けることによって、ＲｅＲＡＭ４のプログラム電圧条件によっては、メモリセル１の出力が十分高くない場合においても、パストランジスタ１２のゲートに十分高い電圧を供給することができる。
【００５３】
次に、第２実施形態に係るメモリセル１をプログラムする方法について説明する。
【００５４】
図３５（ａ）は、図３３に示すメモリセル１にプログラム用電圧Ｖｐｒｏｇを与えた図である。図３３に示すメモリセル１は、ＲｅＲＡＭ４としてユニポーラ型、バイポーラ型それぞれで使うことができる。
【００５５】
まず、ユニポーラ型のＲｅＲＡＭ４を使った場合について説明する。出力電圧ＶｏｕｔをＶＨとする場合、すなわちＲｅＲＡＭ４を低抵抗状態にする場合、ＶＤＤ−Ｖｐｒｏｇ≧Ｖｒｐ、またはＶＤＤ−Ｖｐｒｏｇ≦−Ｖｒｎとする（図３５（ｂ））。ここで、Ｖｒｐ、−Ｖｒｎはそれぞれ、図１４で説明した正のリセット電圧、負のリセット電圧である。また、出力電圧ＶｏｕｔをＶＬとする場合、すなわちＲｅＲＡＭ４を高抵抗状態にする場合、Ｖｒｐ＞ＶＤＤ−Ｖｐｒｏｇ＞Ｖｓｐまたは、−Ｖｓｎ＞ＶＤＤ−Ｖｐｒｏｇ＞−Ｖｒｎとする（図３６（ｂ））。ここで、Ｖｓｐ、−Ｖｓｎはそれぞれ、図１４で説明した正のセット電圧、負のセット電圧である。
【００５６】
次に、バイポーラ型のＲｅＲＡＭ４を使った場合について述べる。この場合、図３５（ｂ）に示すように、出力電圧ＶｏｕｔをＶＨとする場合、すなわちＲｅＲＡＭ４を低抵抗状態にする場合、ＶＤＤ−Ｖｐｒｏｇ＞Ｖｓとする。また、出力電圧ＶｏｕｔをＶＬとする場合、すなわちＲｅＲＡＭ４を高抵抗状態にする場合、ＶＤＤ−Ｖｐｒｏｇ＜−Ｖｒとする。ここで、Ｖｓ、Ｖｒはそれぞれ、図１５で説明したセット電圧、リセット電圧である。
【００５７】
（第１実施例）
次に、メモリセル１の第１実施例を製造した場合の断面図を図３６に示す。この第１実施例のメモリセル１におけるプログラム用トランジスタ５０は、Ｐ型半導体基板に離間して設けられたＮ型のソース領域５０１およびドレイン領域５０２と、ソース領域５０１とドレイン領域５０２との間のチャネルとなる半導体領域５０３上に形成されたゲート絶縁膜５０４と、ゲート絶縁膜５０４上に形成されたゲート電極５０５と、ゲート電極５０５の側部に形成された絶縁体からなるゲート側壁５０６と、を備えている。ゲート電極５０５はワード線ＷＬに接続され、ソース領域５０１はプラグ５０７を介してビット線ＢＬに接続される。ドレイン５０２はプラグ５０８を介して出力端子５となる配線５に接続される。配線５の下方に接地電源に接続される配線３が設けられ、この配線３と配線５との間に、Ｐ型半導体層６ａおよびＮ型半導体層６ｂがこの順序で積層されたダイオード６が設けられている。配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。
【００５８】
この第１実施例においては、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、この不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いると、ＦＰＧＡの面積を削減することができる。
【００５９】
（第２実施例）
次に、メモリセル１の第２実施例を製造した場合の断面図を図３７に示す。この第２実施例のメモリセル１におけるプログラム用トランジスタ５０は、Ｐウェル領域に離間して設けられたＮ型のソース領域５０１およびドレイン領域５０２と、ソース領域５０１とドレイン領域５０２との間のチャネルとなるＰウェル領域５０３上に形成されたゲート絶縁膜５０４と、ゲート絶縁膜５０４上に形成されたゲート電極５０５と、ゲート電極５０５の側部に形成された絶縁体からなるゲート側壁５０６と、を備えている。ゲート電極５０５はワード線ＷＬに接続され、ソース領域５０１はプラグ５０７を介してビット線ＢＬに接続される。ドレイン５０２はプラグ５０８を介して出力端子５となる配線５に接続される。また、この配線５は、Ｐウェル領域に形成された素子分離領域５１を挟んで、トランジスタ５０と反対側のＰウェル領域に形成されたＮ型半導体領域５２に接続されている。Ｐウェル領域とＮ型半導体領域５２とでダイオード６が形成される。また、配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。
【００６０】
この第２実施例においては、トランジスタ二個分の面積で不揮発性メモリセルを構成することができるので、この不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いると、ＦＰＧＡの面積を削減することができる。
【００６１】
（第３実施例）
次に、メモリセル１の第３実施例を製造した場合の断面図を図３８に示す。この第３実施例のメモリセル１におけるプログラム用トランジスタ５０は、Ｐ型半導体基板に離間して設けられたＮ型のソース領域５０１およびドレイン領域５０２と、ソース領域５０１とドレイン領域５０２との間のチャネルとなる半導体領域５０３上に形成されたゲート絶縁膜５０４と、ゲート絶縁膜５０４上に形成されたゲート電極５０５と、ゲート電極５０５の側部に形成された絶縁体からなるゲート側壁５０６と、を備えている。ゲート電極５０５はワード線ＷＬに接続され、ソース領域５０１はプラグ５０７を介してビット線ＢＬに接続される。ドレイン５０２はプラグ５０８を介して出力端子５となる配線５に接続される。また、配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。そして、更にこの配線５は、上記Ｐ型半導体基板に形成された素子分離領域５１を挟んで、トランジスタ５０と反対側の半導体基板の領域に形成されたダイオード接続されたｎＭＯＳＦＥＴ５５のドレイン５５２に接続されている。このＭＯＳＦＥＴ５５は、Ｐ型半導体基板に離間して設けられたＮ型のソース領域５５１およびドレイン領域５５２と、ソース領域５５１とドレイン領域５５２との間のチャネルとなる半導体領域５５３上に形成されたゲート絶縁膜５５４と、ゲート絶縁膜５５４上に形成されたゲート電極５５５と、ゲート電極５５５の側部に形成された絶縁体からなるゲート側壁５５６と、を備えている。ゲート電極５５５はプラグ５５７を介して、接地電源に接続される配線３に接続される。また、この配線３は、プラグ５５８を介してソース領域５５１にも接続される。
【００６２】
この第３実施例においては、トランジスタ二個分の面積で不揮発性メモリセルを構成することができるので、この不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いると、ＦＰＧＡの面積を削減することができる。
【００６３】
次に、第２実施形態の不揮発性メモリをＦＰＧＡの回路情報を記憶するメモリとして用いた場合の構成を図３９に示す。プログラム用の回路として、行ドライバ３３、行デコーダ３２、列ドライバ３５、列デコーダ３４が設けられる。また、図２５に示す、第１実施形態のプログラム用の回路の場合と異なり、電源回路が独立して、メモリセル１に電力を供給している。このように、第２実施形態においては、プログラム用の回路とメモリ回路が独立した構成をとる。そのため、ダイナミックリコンフィギュアブル回路として使うこともできる。
【００６４】
次に、第２実施形態の不揮発性メモリをダイナミックリコンフィギャブル回路として用いる場合の回路構成を図４０に示す。図３３に示す第２実施形態に係るメモリセル１と同じ２個のメモリセル１ａ、１ｂを有し、それぞれの出力がマルチプレクサＭＰＸに入力された構成となっている。マルチプレクサＭＰＸは、一方のメモリセル１の出力を選択して出力端子Ｙに出力する。
【００６５】
次に、図４０に示すダイナミックリコンフィギャブル回路の動作について図４１（ａ）、４１（ｂ）、４１（ｃ）を参照して説明する。初期状態として、二つのメモリセル１ａ、１ｂは同一の値に書き込まれており、上側のメモリセル１ａの出力が出力端子Ｙに出力されているとする（図４１（ａ））。出力端子Ｙから出力される値を変えたい場合、マルチプレクサＭＰＸから、下側のメモリセル１ｂの値が出力されるようにして、上側のメモリセル１ａの値を書き換える（図４１（ｂ））。このようにすることで、上側のメモリセル１ａを書き換える際の、メモリセル１ｂに与える影響を無くすることができる。上側のメモリセル１ａの値が書き終わったら、マルチプレクサＭＰＸから上側のメモリセル１ａの出力を出力端子Ｙに出力させ、下側のメモリセル１ｂを上側のメモリセル１ａと同じ値に書き換える（図４１（ｃ））。
【００６６】
以上説明したように、本実施形態によれば、面積を可及的に小さくすることが可能な不揮発性メモリを得ることができる。また、本実施形態の不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いれば、ＦＰＧＡの面積を可及的に小さくすることが可能な再構成可能な論理回路を得ることができる。
【００６７】
（第３実施形態）
次に、本発明の第３実施形態による不揮発性メモリを、図４２乃至図４３（ｂ）を参照して説明する。本実施形態の不揮発性メモリは、少なくとも１個の不揮発性メモリセル１を有し、このメモリセル１は、図３３に示す第２実施形態のメモリセルにおいて、ダイオード６の代わりにＲｅＲＡＭを設けた構成となっている（図４２）。すなわち、直列接続された２つのＲｅＲＡＭ４Ａ、４Ｂを有し、ＲｅＲＡＭ４Ａの一端に電源電圧ＶＤＤが印加され、他端が出力端子５に接続される。ＲｅＲＡＭ４Ｂの一端は出力端子５に接続され、他端は接地される。トランジスタ５０は、一端がビット線ＢＬに接続され、他端がＲｅＲＡＭ４とダイオード６との共通接続ノード、すなわち出力端子５に接続され、ゲートがワード線ＷＬに接続される。
【００６８】
図４３（ａ）に示すように、上側のＲｅＲＡＭ４Ａを低抵抗、下側のＲｅＲＡＭ４Ｂを高抵抗にすることによって、出力端子５からハイレベルの信号ＶＨが出力される。また図４３（ｂ）に示すように、上側のＲｅＲＡＭ４Ａを高抵抗、下側のＲｅＲＡＭ４Ｂを低抵抗にすることによって、出力端子５から低レベルの信号ＶＬが出力される。ただし、ＶＨ＞ＶＬである。ここで、低抵抗と高抵抗の比が十分大きければ、ＶＨ≒ＶＤＤ、ＶＬ≒０Ｖとすることができる。このため、本実施形態の不揮発性メモリをＦＰＧＡ用のＳＲＡＭとして使うことができる。低抵抗値に対する高抵抗値の比（＝高抵抗値／低抵抗値）は大きいほど望ましく、少なくとも１．０×１０３であることが望ましい。
【００６９】
また、本実施形態に係るメモリセル１を用いた回路要素の第１具体例を図４４（ａ）に示し、第２具体例を図４４（ｂ）に示す。図４４（ａ）に示す第１具体例の回路要素は、第２実施形態に係るメモリセル１の出力端子５にゲートが接続されるパストランジスタ１２を設けた構成となっている。この具体例の回路要素は、例えば、従来のＦＰＧＡにおける回路要素、例えば、パストランジスタのゲートに、回路情報を記憶するＳＲＡＭが接続された回路やスリーステートバッファ回路などに置き換えることができる。
【００７０】
また、図４４（ｂ）に示す第２具体例の回路要素は、第１具体例の回路要素において、メモリセル１と、パストランジスタ１２との間にインバータ１０を設けた構成となっている。インバータ１０を設けることによって、ＲｅＲＡＭ４のプログラム電圧条件によっては、メモリセル１の出力が十分高くない場合においても、パストランジスタ１２のゲートに十分高い電圧を供給することができる。
【００７１】
次に、第３実施形態に係るメモリセル１をプログラムする方法について説明する。図４５（ａ）は、図４２に示すメモリセル１にプログラム用電圧Ｖｐｒｏｇを与えた図である。ここで、図４２に示すメモリセル１は、バイポーラ型、ユニポーラ型それぞれのＲｅＲＡＭを使うことができる。
【００７２】
まず、ＲｅＲＡＭ４Ａ、４Ｂにユニポーラ型を用いた場合について説明する。この場合は、初期化と書き込みの２ステップ必要である。まず、初期化として、Ｖｐｒｏｇ＞ｍａｘ（ＶＤＤ＋Ｖｒｎ、Ｖｒｐ）  を与え、ＲｅＲＡＭ４Ａ、４Ｂを共に低抵抗状態にする。ここで、ｍａｘ（Ａ、Ｂ）は、ＡとＢのうちの大きな方を表す。
【００７３】
次のステップとして、適切な電圧を印加し、片方のＲｅＲＡＭ、例えば、ＲｅＲＡＭ４Ｂを高抵抗状態とする。出力電圧ＶｏｕｔをＶＨにする場合、ＲｅＲＡＭ４Ａは低抵抗状態に維持したまま、ＲｅＲＡＭ４Ｂは高抵抗状態にする。ＲｅＲＡＭ４Ｂを高抵抗状態にする条件は、Ｖｒｐ＞Ｖｐｒｏｇ＞Ｖｓｐである。またＲｅＲＡＭ４Ａを低抵抗状態に維持する条件は、Ｖｓｐ＞ＶＤＤ−Ｖｐｒｏｇ＞−Ｖｓｎとなる。二つの条件をまとめると、ｍｉｎ（Ｖｄｄ＋Ｖｓｎ、Ｖｒｐ）＞Ｖｐｒｏｇ＞ｍａｘ（ＶＤＤ−Ｖｓｐ、Ｖｓｐ）となる（図４５（ｂ）参照）。ここで、ｍｉｎ（Ａ、Ｂ）は、ＡとＢのうちの小さい方を表す。
【００７４】
一方、出力電圧ＶｏｕｔをＶＬにする場合、ＲｅＲＡＭ４Ａは高抵抗状態にし、ＲｅＲＡＭ４Ｂは低抵抗状態に維持する。ＲｅＲＡＭ４Ａを高抵抗状態にする条件は、Ｖｒｐ＞  ＶＤＤ−Ｖｐｒｏｇ＞Ｖｓｐである。また、ＲｅＲＡＭ４Ｂを低抵抗状態に維持するための条件は、Ｖｓｐ＞Ｖｐｒｏｇ＞−Ｖｓｎである。二つの条件をまとめると、ｍｉｎ（ＶＤＤ−Ｖｓｐ、Ｖｓｐ）＞Ｖｐｒｏｇ＞ｍａｘ（ＶＤＤ−Ｖｒｐ、−Ｖｓｎ）となる（図４５（ｂ）参照）。
【００７５】
次に、ＲｅＲＡＭ４Ａ、４Ｂにバイポーラ型を使う場合のプログラム電圧について述べる。この場合は、一段階の電圧印加でプログラムすることができる。出力電圧ＶｏｕｔをＶＨにする場合、ＲｅＲＡＭ４Ａは低抵抗状態に、ＲｅＲＡＭ４Ｂは高抵抗状態にする。ＲｅＲＡＭ４Ａを低抵抗状態にする条件は、ＶＤＤ−Ｖｐｒｏｇ＜−Ｖｒである。また、ＲｅＲＡＭ４Ｂを高抵抗状態にする条件は、Ｖｐｒｏｇ＞Ｖｓである。まとめると、Ｖｐｒｏｇ＞ｍａｘ（ＶＤＤ＋Ｖｒ、Ｖｓ）となる（図４５（ｂ））。
【００７６】
また、出力電圧ＶｏｕｔをＶＬにする場合、ＲｅＲＡＭ４Ａは高抵抗状態に、ＲｅＲＡＭ４Ｂは低抵抗状態にする。ＲｅＲＡＭ４Ａを高抵抗状態にする条件は、ＶＤＤ−Ｖｐｒｏｇ＞Ｖ１である。また、ＲｅＲＡＭ４Ｂを低抵抗状態にする条件は、Ｖｐｒｏｇ＜−Ｖ２である。まとめると、Ｖｐｒｏｇ＜ｍｉｎ（ＶＤＤ−Ｖｓ、−Ｖｒ）となる（図４５（ｂ））。
【００７７】
（実施例）
次に、第３実施形態に係るメモリセル１の一実施例を製造した場合の断面図を図４６に示す。この実施例のメモリセル１は、ＲｅＲＡＭ４Ａ、４Ｂを配線層中に形成し、プログラム用のトランジスタ５０をシリコン基板上に形成する。プログラム用トランジスタ５０は、Ｐ型半導体基板に離間して設けられたＮ型のソース領域５０１およびドレイン領域５０２と、ソース領域５０１とドレイン領域５０２との間のチャネルとなる半導体領域５０３上に形成されたゲート絶縁膜５０４と、ゲート絶縁膜５０４上に形成されたゲート電極５０５と、ゲート電極５０５の側部に形成された絶縁体からなるゲート側壁５０６と、を備えている。ゲート電極５０５はワード線ＷＬに接続され、ソース領域５０１はプラグ５０７を介してビット線ＢＬに接続される。ドレイン５０２はプラグ５０８を介して出力端子５となる配線５に接続される。配線５の下方に接地電源に接続される配線３が設けられ、この配線３と配線５との間に、電極４Ｂａ、抵抗変化層４Ｂｂ、電極４Ｂｃがこの順序で積層されたＲｅＲＡＭ４Ｂが設けられている。配線５上には、電極４Ａａ、抵抗変化層４Ａｂ、電極４Ａｃがこの順序で積層されたＲｅＲＡＭ４Ａが設けられ、このＲｅＲＡＭ４Ａ上に、電源電圧ＶＤＤが印加される配線２が設けられる。
【００７８】
この実施例においては、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、この不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いると、ＦＰＧＡの面積を削減することができる。
【００７９】
次に、第３実施形態の不揮発性メモリをＦＰＧＡの回路情報を記憶するメモリとして用いた場合の構成を図４７に示す。プログラム用の回路として、行ドライバ３３、行デコーダ３２、列ドライバ３５、列デコーダ３４が設けられる。また、図２５に示す第１実施形態の場合と異なり、電源回路が独立して、メモリセルに電力を供給している。このように、第３実施形態は、プログラム回路とメモリ回路が独立した構成をとる。そのため、ダイナミックリコンフィギュアブル回路として使うことができる。
【００８０】
第３実施形態においても、第２実施形態と同様の回路構成および制御方法によりダイナミックリコンフィグ動作を実現できる。ダイナミックリコンフィギュアブル回路の回路図を図４８に示す。図４５に示すと同じ構成の２つのメモリセル１ａ、１ｂを有し、それぞれの出力がマルチプレクサＭＰＸに入力された構成になっている。マルチプレクサＭＰＸは、一方のメモリセルの出力を出力端子Ｙに出力する。
【００８１】
図４９（ａ）、４９（ｂ）、４９（ｃ）は、ダイナミックリコンフィグ動作をする場合の、制御方法を示す図である。初期状態として、二つのメモリセル１ａ、１ｂは同一の値に書き込まれており、上側のメモリセル１ａの出力が出力端子Ｙに出力されているとする（図４９（ａ））。出力端子Ｙから出力される値を変えたい場合、マルチプレクサＭＰＸから、下側のメモリセル１ｂの値が出力されるようにして、上側のメモリセル１ａの値を書き換える、すなわちプラグラムする（図４９（ｂ））。このようにすることで、上側のメモリセル１ａを書き換える際の、メモリセル１ｂに与える影響を無くすることができる。上側のメモリセル１ａの値が書き終わったら、マルチプレクサＭＰＸから上側のメモリセル１ａの出力を出力端子Ｙに出力させ、下側のメモリセル１ｂを上側のメモリセル１ａと同じ値に書き換える（（図４９（ｃ））。
【００８２】
この第３実施形態に類似の構造を持つ技術が特開２００４−２１３８６０号公報に開示されている。特開２００４−２１３８６０号公報においては、不揮発性メモリとしてＰＣＭ(Phase Change Memory)、ＭＴＪ(Magnetic Tunnel Junction)、ＧＭＲ(Giant Magneto-Resistive Effect)素子を用いており、それらの抵抗比を用いて、パストランジスタのオンオフを切り替える構成をしている。しかし、ＰＣＭ、ＭＴＪ、ＧＭＲは一般的に抵抗変化率が１．０×１０３に満たない小さいものであるため、パストランジスタのオンオフを切り替えることが容易でない。本発明の一実施形態においては、一般的に抵抗変化率が１．０×１０４以上あることが知られているＲｅＲＡＭを用いるという新規の構成によって、出力電圧を０ＶとＶＤＤの間でスイングさせることができるという効果を有している。さらに、本発明の一実施形態の不揮発性メモリセルは、トランジスタ一個分の面積内で形成することが可能となり、ＦＰＧＡの占有面積を小さくすることができるという効果も有している。更に、図４８に示す回路構成をとることにより、ダイナミックリコンフィグ動作を実現することができるという効果を奏する。
【００８３】
また、第３実施形態に類似の構造を有する一つの技術が、米国特許公開第２００７／０１４６０１２号明細書に開示されている。この米国特許公開第２００７／０１４６０１２号明細書においては、米国特許公開第２００７／０１４６０１２号の明細書図１７に示されるＰＣＭを用いた不揮発メモリセルと、米国特許公開第２００７／０１４６０１２号の図２３に示されるイオン伝導メモリを用いた不揮発メモリセルとが開示されている。前者のＰＣＭを用いたメモリセルは、ＰＣＭをプログラム時に電流を制御するために、ｐＭＯＳＦＥＴ１７０６とｎＭＯＳＦＥＴ１７０８が使われている。このため本発明の一実施形態のメモリセルに比して面積が大きくなる。また、後者のイオン伝導メモリは、一般的にメモリの書き込み電圧が低いことが知られている。そのため、後者のメモリセルでパストランジスタのゲートにゲート電圧を与える場合、パストランジスタの閾値以上の電圧を出力するのが難しいという問題点がある。本発明の一実施形態は、ＲｅＲＡＭを用いることによって、小型で出力電圧を十分大きくできるという効果を奏することができる。
【符号の説明】
【００８４】
１  不揮発性メモリセル
１ａ  不揮発性メモリセル    
１ｂ  不揮発性メモリセル    
２  配線
３  配線
４  ＲｅＲＡＭ
４Ａ  ＲｅＲＡＭ
４Ｂ  ＲｅＲＡＭ
５  出力端子
６  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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