(57)【要約】【課題】抵抗変化型メモリセルの特性を従来に比して改善した不揮発性記憶装置を提供すること。【解決手段】第１の層間絶縁膜１０に形成されたＸ方向に延在する第１の配線用溝１３に埋め込まれた第１の配線１４と、第１の層間絶縁膜１０上に形成される第２の層間絶縁膜２０と、第２の層間絶縁膜２０に形成され、Ｙ方向に延在する第２の配線用溝２３に埋め込まれた第２の配線２７と、第１の配線１４と第２の配線２７とが交差する位置に第１の配線１４と第２の配線２７の間に挟持されるように配置される、抵抗変化層２４と整流層２５とを含む抵抗変化型メモリセルＭＣと、を備え、抵抗変化型メモリセルＭＣの厚さ方向に垂直な面内における寸法は、第１および第２の配線１４，２７の幅によって規定される。【選択図】図２−２
2010225813.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜に形成された第１の方向に延在する溝に埋め込まれた第１の配線と、
前記第１の絶縁膜上に形成される第２の絶縁膜と、
前記第２の絶縁膜に形成され、第２の方向に延在する溝に埋め込まれた第２の配線と、
前記第１の配線と前記第２の配線とが交差する位置に前記第１の配線と前記第２の配線の間に挟持されるように配置される、抵抗変化素子と整流素子とを含む抵抗変化型メモリセルと、
を備え、
前記抵抗変化型メモリセルの厚さ方向に垂直な面内における寸法は、前記第１および第２の配線の幅によって規定されることを特徴とする不揮発性記憶装置。
【請求項２】
第１の絶縁膜上に第１のストッパ膜を形成する第１の工程と、
第１の方向に延在し、前記第１の絶縁膜の所定の深さまで達する第１の配線用溝を形成する第２の工程と、
前記第１の配線用溝を埋めるように、導電膜を埋め込む第３の工程と、
前記第１の配線用溝に埋め込まれた前記導電膜をエッチバックし、所定の厚さの第１の配線を形成する第４の工程と、
前記第１の配線用溝を埋め込むとともに、前記第１のストッパ膜の上面よりも高い第２の絶縁膜を形成し、前記第２の絶縁膜上に第２のストッパ膜を形成する第５の工程と、
第２の方向に延在し、前記第１のストッパ膜の上面にまで達する第２の配線用溝を形成し、前記第１のストッパ膜が形成されていない前記第１の配線用溝と前記第２の配線用溝の交差位置では、前記第１の配線の上面まで達する第１のメモリセル形成用溝をさらに形成する第６の工程と、
前記第１のメモリセル形成用溝内に抵抗変化層と整流層を含む抵抗変化型メモリセルを埋め込む第７の工程と、
前記第２の配線用溝に導電膜を埋め込み、第２の配線を形成する第８の工程と、
を含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項３】
前記第５の工程で、前記第２のストッパ膜は、前記第１の工程で形成される前記第１のストッパ膜の膜厚よりも厚く形成され、
前記第６の工程で、前記第２の配線用溝と前記第１のメモリセル形成用溝を形成した状態で露出している前記第１のストッパ膜を除去することを特徴とする請求項２に記載の不揮発性記憶装置の製造方法。
【請求項４】
前記第７の工程は、
抵抗変化層を前記第２のストッパ膜の上面以上の厚さで、前記抵抗変化層の上面を平坦化させるように形成した後、前記第２のストッパ膜に対して前記抵抗変化層の選択比が高いエッチング条件で前記抵抗変化層をエッチングし、前記第１のメモリセル形成用溝内に残す工程と、
前記整流層を前記第２のストッパ膜の上面以上の高さで、前記整流層の上面を平坦化させるように形成した後、前記第２のストッパ膜に対して前記整流層の選択比が高いエッチング条件で前記整流層をエッチングし、前記第１のメモリセル形成用溝内に残す工程と、
を含むことを特徴とする請求項２または３に記載の不揮発性記憶装置の製造方法。
【請求項５】
前記第８の工程の後に、
前記第２の配線用溝に埋め込まれた前記導電膜をエッチバックし、前記第２の配線を所定の厚さにする第９の工程と、
前記第２の配線用溝を埋め込むとともに、前記第２のストッパ膜の上面よりも高い第３の絶縁膜を形成し、前記第３の絶縁膜上に第３のストッパ膜を形成する第１０の工程と、
前記第１の方向に延在し、前記第２のストッパ膜の上面にまで達する第３の配線用溝を形成し、前記第２のストッパ膜が形成されていない前記第２の配線用溝と前記第３の配線用溝の交差位置では、前記第２の配線の上面まで達する第２のメモリセル形成用溝をさらに形成する第１１の工程と、
前記第２のメモリセル形成用溝内に抵抗変化層と整流層を含む抵抗変化型メモリセルを埋め込む第１２の工程と、
前記第３の配線用溝に導電膜を埋め込み、第３の配線を形成する第１３の工程と、
をさらに含むことを特徴とする請求項２〜４のいずれか１つに記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態とを、不揮発に記憶するＲｅＲＡＭ（Resistive  Random  Access  Memory）が注目されている。このようなＲｅＲＡＭは、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のビット線と、第１の方向に垂直な第２の方向に並行して延在するワード線との交差部に、アレイ状に配列して構成される（たとえば、非特許文献１参照）。この抵抗変化素子としては、たとえば、電圧値と印加時間の制御によって、高抵抗状態と低抵抗状態とを切り換えることができるＮｉＯなどの金属酸化物を挙げることができる。
【０００３】
ところで、ＲｅＲＡＭと類似の構造を有するメモリセルアレイとして、第１の方向に並行して延在する複数の第１の配線と、第１の方向に垂直な第２の方向に並行して延在する第２の配線との交差部に、ダイオード層と絶縁層とが直列に接続された柱状構造のメモリセルがアレイ状に配置された構造を有するField-Programmable  ROMが知られている（たとえば、非特許文献２参照）。このField-Programmable  ROMは、つぎのようにして製造される。まず、タングステン（Ｗ）からなる第１の配線層上に、窒化チタン（ＴｉＮ）膜、ｐ型ポリシリコン膜およびノンドープのポリシリコン膜を順に積層して形成した後、この積層膜を柱状にエッチングする。ついで、柱状構造間をシリコン酸化膜（ＳｉＯ2膜）で満たし、ノンドープのポリシリコン膜の表面を露出させて、その表面にリン（Ｐ）をイオン注入してｎ型ポリシリコン膜を形成することによって、ｐ−ｉ−ｎ構造のダイオード層を形成する。その後、急速加熱酸化法によって、ダイオード層の上部にシリコン酸化膜を形成し、さらにその上部に第２の配線を形成して、上記のField-Programmable  ROMを形成している。
【０００４】
しかしながら、非特許文献２に記載の方法では、窒化チタン膜とポリシリコン膜の積層体を柱状構造にする際に、エッチングで使用するエッチングガスや液体がその側面に触れ、窒化チタン膜とポリシリコン膜の特性を劣化させてしまう虞がある。また、柱状構造間にシリコン酸化膜を埋め込むので、柱状構造を構成する窒化チタン膜とポリシリコン膜が酸化されてしまう可能性もある。さらに、下層配線と上層配線とをパターニングするために必要なリソグラフィ工程に加えて、柱状構造にパターニングするためのリソグラフィ工程が必要となるので、製造コストが高くなってしまうという問題点もある。そして、このような問題点を有するField-Programmable  ROMの製造方法を、ＲｅＲＡＭにそのまま適用することは、同様の問題点を引き起こす可能性がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Myoung-Jae  Lee;  Youngsoo  Park;  Bo-Soo  Kang;  Seung-Eon  Ahn;  Changbum  Lee;  Kihwan  Kim;  Wenxu  Xianyu;  Stefanovich,  G.;  Jung-Hyun  Lee;  Seok-Jae  Chung;  Yeon-Hee  Kim;  Chang-Soo  Lee;  Jong-Bong  Park;  In-Kyeong  Yoo,  "2-stack  1D-1R  Cross-point  Structure  with  Oxide  Diodes  as  Switch  Elements  for  High  Density  Resistance  RAM  Applications,"  Electron  Devices  Meeting,  2007.  IEDM  2007.  IEEE  International,  vol.,  no.,  pp.771-774,  10-12  Dec.  2007
【非特許文献２】S.B.  Herner,  A.  Bandyopadhyay,  S.V.  Dunton,  V.  Eckert,  J.  Gu,  K.J.  Hsia,  S.  Hu,  C.  Jahn,  D.  Kidwell,  M.  Konevecki,  M.  Mahajani,  K.  Park,  C.  Petti,  S.R.  Radigan,  U.  Raghuram,  J.  Vienna,  M.A.  Vyvoda,  "Vertical  p-i-n  polysilicon  diode  with  antifuse  for  stackable  field-programmable  ROM",  Electron  Device  Letters,  IEEE,  vol.25,  no.5,  pp.  271-273,  May  2004
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、抵抗変化型メモリセルの特性を従来に比して改善した不揮発性記憶装置およびその製造方法を提供することを目的とする。また、従来に比して、抵抗変化型メモリセルの製造コストを抑えることができる不揮発性記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、第１の絶縁膜に形成された第１の方向に延在する溝に埋め込まれた第１の配線と、前記第１の絶縁膜上に形成される第２の絶縁膜と、前記第２の絶縁膜に形成され、第２の方向に延在する溝に埋め込まれた第２の配線と、前記第１の配線と前記第２の配線とが交差する位置に前記第１の配線と前記第２の配線の間に挟持されるように配置される、抵抗変化素子と整流素子とを含む抵抗変化型メモリセルと、を備え、前記抵抗変化型メモリセルの厚さ方向に垂直な面内における寸法は、前記第１および第２の配線の幅によって規定されることを特徴とする不揮発性記憶装置が提供される。
【０００８】
また、本願発明の一態様によれば、第１の絶縁膜上に第１のストッパ膜を形成する第１の工程と、第１の方向に延在し、前記第１の絶縁膜の所定の深さまで達する第１の配線用溝を形成する第２の工程と、前記第１の配線用溝を埋めるように、導電膜を埋め込む第３の工程と、前記第１の配線用溝に埋め込まれた前記導電膜をエッチバックし、所定の厚さの第１の配線を形成する第４の工程と、前記第１の配線用溝を埋め込むとともに、前記第１のストッパ膜の上面よりも高い第２の絶縁膜を形成し、前記第２の絶縁膜上に第２のストッパ膜を形成する第５の工程と、第２の方向に延在し、前記第１のストッパ膜の上面にまで達する第２の配線用溝を形成し、前記第１のストッパ膜が形成されていない前記第１の配線用溝と前記第２の配線用溝の交差位置では、前記第１の配線の上面まで達する第１のメモリセル形成用溝をさらに形成する第６の工程と、前記第１のメモリセル形成用溝内に抵抗変化層と整流層を含む抵抗変化型メモリセルを埋め込む第７の工程と、前記第２の配線用溝に導電膜を埋め込み、第２の配線を形成する第８の工程と、を含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、抵抗変化型メモリセルの特性を従来に比して改善した不揮発性記憶装置およびその製造方法を提供することができるという効果を奏する。
【００１０】
また、本発明によれば、従来に比して、抵抗変化型メモリセルの製造コストを抑えることができる不揮発性記憶装置の製造方法を提供することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。
【図２−１】図２−１は、不揮発性記憶装置のメモリセル領域の一例を示す平面図である。
【図２−２】図２−２は、図２−１の不揮発性記憶装置の断面図である。
【図３】図３は、第１の実施の形態による不揮発性記憶装置のメモリセルの構造を模式的に示す斜視図である。
【図４−１】図４−１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４−２】図４−２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図４−３】図４−３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図４−４】図４−４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図４−５】図４−５は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図４−６】図４−６は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図４−７】図４−７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図４−８】図４−８は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図４−９】図４−９は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図４−１０】図４−１０は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図４−１１】図４−１１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１１）。
【図４−１２】図４−１２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１２）。
【図４−１３】図４−１３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１３）。
【図４−１４】図４−１４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１４）。
【図４−１５】図４−１５は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１５）。
【図５−１】図５−１は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図５−２】図５−２は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図５−３】図５−３は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図５−４】図５−４は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図５−５】図５−５は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図５−６】図５−６は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図５−７】図５−７は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図５−８】図５−８は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１３】
（第１の実施の形態）
図１は、本発明の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。この図において、紙面の左右方向をＸ方向とし、紙面内のＸ方向に垂直な方向をＹ方向とする。Ｘ方向（行方向）に並行して延在するワード線ＷＬｉ（ｉ＝ｎ，ｎ＋１，・・・）と、ワード線ＷＬｉとは異なる高さにＹ方向（列方向）に並行して延在するビット線ＢＬｊ（ｊ＝ｎ−１，ｎ，ｎ＋１，ｎ＋２，・・・）とが、互いに交差して配設され、これらの各交差部に抵抗変化素子ＶＲと整流素子Ｄとが直列に接続された抵抗変化型メモリセルＭＣが配置される。この例では、抵抗変化素子ＶＲは一端がビット線ＢＬｊに接続され、他端が整流素子Ｄを介してワード線ＷＬｉに接続されている。
【００１４】
なお、各抵抗変化型メモリセルＭＣがＸ方向とＹ方向の両方に垂直な方向に複数積層されて形成されてもよい。この場合には、後で示されるように、上下の層の抵抗変化型メモリセルＭＣでワード線ＷＬｉまたはビット線ＢＬｊが共用され、メモリセルを挟んだ上下でワード線ＷＬｉとビット線ＢＬｊの方向が直交するように配線が形成される。
【００１５】
図２−１は、不揮発性記憶装置のメモリセル領域の一例を示す平面図である。また、図２−２は、図２−１の不揮発性記憶装置の断面図であり、（ａ）は、図２−１のＡ−Ａ断面図であり、（ｂ）は、図２−１のＢ−Ｂ断面図であり、（ｃ）は、図２−１のＣ−Ｃ断面図であり、（ｄ）は、図２−１のＤ−Ｄ断面図である。さらに、図３は、第１の実施の形態による不揮発性記憶装置のメモリセルの構造を模式的に示す斜視図である。
【００１６】
不揮発性記憶装置は、ＣＭＯＳ（Complementary  Metal-Oxide  Semiconductor）ロジック回路が形成された、図示しない半導体基板上に、シリコン酸化膜１１とストッパ膜として機能するシリコン窒化膜１２が積層された第１の層間絶縁膜１０が形成され、第１の層間絶縁膜１０にＹ方向に延在し、Ｘ方向に所定の間隔で形成された第１の配線用溝１３に第１の配線１４が形成される。ここでは、第１の配線１４は、配線材料の第１の層間絶縁膜１０への拡散を抑制し、第１の配線用溝１３の側面および底面を被覆するように形成されるＴｉＮ膜などのバリアメタル膜１４１と、バリアメタル膜１４１で被覆された第１の配線用溝１３を埋め込むＷなどの配線材料膜１４２と、で形成される。
【００１７】
第１の配線１４上には、柱状構造の抵抗変化型メモリセルＭＣが形成される。この抵抗変化型メモリセルＭＣは、抵抗変化層２４と整流層２５とが積層した構造を有する。
【００１８】
抵抗変化層２４は、たとえば電圧値と印加時間の制御によって、複数の抵抗状態（たとえば高抵抗状態と低抵抗状態）を切り換えることができる材料で構成される。このような抵抗変化層を構成する材料としては、Ｎｉ，Ｔｉ，Ｈｆ，Ｍｎ，Ｚｎ，Ａｌ，Ｃｕなどの金属酸化物やカーボンナノチューブなどの炭素系の材料を例示することができる。
【００１９】
整流層２５は、抵抗変化層２４に流れる電流を一方向にのみ流す機能を有する。この整流層２５としては、ＰＮ接合を有する半導体層や、ＰＩＮ構造を有する半導体層を用いることができるが、この第１の実施の形態では、抵抗変化層２４に半導体層を接触させてショットキー障壁を作って、ショットキー接触となるようにしている。この整流層２５として、この例では、ＢなどのＰ型不純物が導入されたＰ型ポリシリコンを使用している。
【００２０】
また、この整流層２５の上部には、第２の配線２７と整流層２５との間のショットキー障壁の幅を薄くするためのＰ型不純物高濃度拡散層２６が形成されている。
【００２１】
第１の層間絶縁膜１０上と、第１の配線１４上における隣接する抵抗変化型メモリセルＭＣ間を埋めるようにシリコン酸化膜２１が形成され、このシリコン酸化膜２１上にストッパ膜として機能するシリコン窒化膜２２が形成される。これらのシリコン酸化膜２１とシリコン窒化膜２２とによって、第２の層間絶縁膜２０が形成される。この第２の層間絶縁膜２０の下層に形成された抵抗変化型メモリセルＭＣの形成位置に対応する位置に、Ｘ方向に延在し、Ｙ方向に所定の間隔で形成された第２の配線用溝２３が形成され、この第２の配線用溝２３に、第１の配線１４との間に抵抗変化型メモリセルＭＣを挟持するように第２の配線２７が形成される。ここでは、第２の配線２７は、第１の配線１４と同様に、ＴｉＮ膜などのバリアメタル膜２７１と、バリアメタル膜２７１で被覆された第２の配線用溝２３を埋め込むＷなどの配線材料膜２７２と、によって構成される。
【００２２】
そして、下層の抵抗変化型メモリセルＭＣの形成位置に対応した第２の配線２７上には、柱状構造の抵抗変化型メモリセルＭＣが形成される。この抵抗変化型メモリセルＭＣは、抵抗変化層３４と整流層３５とが積層した構造を有する。
【００２３】
ここでは、抵抗変化層３４は、下層の抵抗変化層２４と同じように、Ｎｉ，Ｔｉ，Ｈｆ，Ｍｎ，Ｚｎ，Ａｌ，Ｃｕなどの金属酸化物やカーボンナノチューブなどの炭素系の材料などによって構成されるが、整流層３５はＰなどのＮ型不純物が導入されたＮ型ポリシリコンを使用している。また、整流層３５の上部には、第３の配線３７と整流層３５との間のショットキー障壁の幅を薄くするためのＮ型不純物高濃度拡散層３６が形成されている。
【００２４】
第２の層間絶縁膜２０上と、第２の配線２７上における隣接する抵抗変化型メモリセルＭＣ間を埋めるようにシリコン酸化膜３１が形成され、このシリコン酸化膜３１上にストッパ膜として機能するシリコン窒化膜３２が形成される。これらのシリコン酸化膜３１とシリコン窒化膜３２とによって、第３の層間絶縁膜３０が形成される。この第３の層間絶縁膜３０の下層に形成された抵抗変化型メモリセルＭＣの形成位置に対応する位置に、Ｙ方向に延在し、Ｘ方向に所定の間隔で形成された第３の配線用溝３３が形成され、この第３の配線用溝３３に、第２の配線２７との間に抵抗変化型メモリセルＭＣを挟持するように第３の配線３７が形成される。ここでは、第３の配線３７は、第１の配線１４と同様に、ＴｉＮ膜などのバリアメタル膜３７１と、バリアメタル膜３７１で被覆された第３の配線用溝３３を埋め込むＷなどの配線材料膜３７２と、によって構成される。
【００２５】
ここで、第１層の抵抗変化型メモリセルＭＣのＸ方向の長さａ１は、Ｙ方向に延在する第１の配線１４の幅（Ｘ方向の長さ）Ｗ１によって規定され、Ｙ方向の長さａ２は、Ｘ方向に延在する第２の配線２７の幅（Ｙ方向の長さ）Ｗ２によって規定される。第２層の抵抗変化型メモリセルＭＣの長さも、その抵抗変化型メモリセルＭＣの上下に配置される配線の幅によって規定される。このように抵抗変化型メモリセルＭＣをＸ方向とＹ方向の両方に垂直な方向に積層させることで、記憶密度を高めることができる。なお、ここでは、第１の配線１４と第３の配線３７は、Ｘ方向に延在し、第２の配線２７は、Ｘ方向に垂直なＹ方向に延在する場合を例に挙げて説明したが、第１および第３の配線１４，３７と第２の配線２７とは交差していればよい。
【００２６】
つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。図４−１〜図４−１５は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、これらの図において、（ａ）は図２−１のＡ−Ａ断面図に対応し、（ｂ）は図２−１のＢ−Ｂ断面図に対応し、（ｃ）は図２−１のＣ−Ｃ断面図に対応し、（ｄ）は図２−１のＤ−Ｄ断面図に対応している。
【００２７】
まず、図示しないＳｉ基板などの半導体基板上に、図示しないＣＭＯＳロジック回路を形成し、ＣＭＯＳロジック回路を形成した半導体基板上に、たとえば厚さ約３００ｎｍのシリコン酸化膜１１と、ストッパ膜として機能する厚さ約２０ｎｍのシリコン窒化膜１２と、を積層し、第１の層間絶縁膜１０を形成する。ついで、シリコン窒化膜１２上にレジストを塗布し、リソグラフィ技術によって、Ｙ方向に延在する開口パターンがＸ方向に所定の間隔で形成されるようにパターニングを行う。そして、このパターニングされたレジスト膜をマスクとして、シリコン窒化膜１２とシリコン酸化膜１１のエッチングを行って、第１の配線用溝１３を形成する。この第１の配線用溝１３の深さは、たとえば、２００ｎｍとする。
【００２８】
アッシングによってレジスト膜を除去した後、第１の配線用溝１３が形成された第１の層間絶縁膜１０上に、ＰＶＤ（Physical  Vapor  Deposition）法またはＣＶＤ（Chemical  Vapor  Deposition）法によって、ＴｉＮ膜などのバリアメタル膜１４１とＷ膜などの配線材料膜１４２とを含む第１の配線１４を形成する。バリアメタル膜１４１は、第１の配線用溝１３の底面と側面を覆うように数ｎｍ程度の厚さで形成され、配線材料膜１４２は、バリアメタル膜１４１が形成された第１の配線用溝１３内を埋め込むように形成される。そして、ＣＭＰ（Chemical  Mechanical  Polishing）法によって、シリコン窒化膜１２が露出するまでシリコン窒化膜１２上に形成された第１の配線１４を除去し、上面を平坦化させる（図４−１）。
【００２９】
ついで、ドライエッチング法によって、シリコン窒化膜１２よりも第１の配線１４（ＴｉＮ膜とＷ膜）の方がエッチングされやすい条件で、第１の配線１４が形成された第１の層間絶縁膜１０の表面をエッチングし、第１の配線用溝１３の上部に埋め込まれているバリアメタル膜１４１と配線材料膜１４２とを除去する（図４−２）。除去する厚さは、たとえば１００ｎｍとする。
【００３０】
その後、第１の層間絶縁膜１０上の全面に、ＣＶＤ法によってシリコン酸化膜２１をリセスした第１の配線用溝１３を埋め込むように堆積し、続けてストッパ膜として機能するシリコン窒化膜２２を堆積し、第２の層間絶縁膜２０を形成する（図４−３）。たとえば、シリコン酸化膜２１は、シリコン窒化膜１２の上面から約２００ｎｍの厚さで形成され、シリコン窒化膜２２は、２０ｎｍの厚さで形成される。
【００３１】
ついで、シリコン窒化膜２２上にレジストを塗布し、リソグラフィ技術によって、Ｘ方向に延在する開口パターンがＹ方向に所定の間隔で形成されるようにパターニングを行う。そして、このパターニングされたレジスト膜をマスクとして、シリコン窒化膜２２とシリコン酸化膜２１のエッチングを行う（図４−４）。ここで、シリコン酸化膜２１のエッチングを行う際には、シリコン窒化膜１２に対してシリコン酸化膜２１の選択比が高い条件で、また、第１の配線１４（ＴｉＮ膜とＷ膜）に対してシリコン酸化膜１２の選択比が高い条件で、シリコン窒化膜１２が形成されていない領域で、第１の配線１４の上面が露出するまで行われる。これによって、たとえば、シリコン窒化膜１２が形成されていない図４−３（ａ）、（ｃ）の領域で、シリコン窒化膜１２よりも下のシリコン酸化膜２１をエッチングしている最中でも、その他の領域ではシリコン窒化膜１２でエッチングが止まる。その結果、シリコン窒化膜１２よりも上の領域では、第２の配線用溝２３が形成される。また、シリコン窒化膜１２よりも下の領域で、シリコン窒化膜１２が形成されていない領域には、第１の配線用溝１３の幅と第２の配線用溝２３の幅とで規定される第１のメモリセル形成用溝２３Ｍが形成される。
【００３２】
その後、ＰＶＤ法、ＰＣＶＤ（Plasma  CVD）法、ＬＰＣＶＤ（Low  Pressure  CVD）法または塗布法などの技術を用いて、第１のメモリセル形成用溝２３Ｍと第２の配線用溝２３とを埋め込むように、抵抗変化材料膜２４Ａを堆積する（図４−５）。抵抗変化材料としては、Ｎｉ，Ｔｉ，Ｈｆ，Ｍｎ，Ｚｎ，Ａｌ，Ｃｕなどの金属酸化物やカーボンナノチューブなどのカーボン系の材料を用いることができる。また、この抵抗変化材料膜２４Ａは、シリコン窒化膜２２の上面よりも高く、そしてその上面が平坦となるように形成される。
【００３３】
ついで、シリコン窒化膜１２，２２に対して抵抗変化材料の選択比が高い条件で、ドライエッチング法によって抵抗変化材料膜２４Ａをエッチバックし、第１のメモリセル形成用溝２３Ｍ（第１の配線用溝１３と第２の配線用溝２３との交点）のみに抵抗変化材料を残し、抵抗変化層２４を形成する（図４−６）。このとき形成される抵抗変化層２４の厚さは、たとえば抵抗変化材料としてＮｉＯを用いた場合に１０ｎｍである。また、第１のメモリセル形成用溝２３Ｍに残す抵抗変化材料の膜厚制御性を向上させるために、図４−５の工程で、抵抗変化材料膜２４Ａを堆積後にＣＭＰ法を用いてシリコン窒化膜２２上の抵抗変化材料膜２４Ａを除去した後に、抵抗変化材料膜２４Ａのエッチバック処理を行ってもよい。
【００３４】
その後、ＬＰＣＶＤ法を用いてＰ型ポリシリコン膜を、第１のメモリセル形成用溝２３Ｍと第２の配線用溝２３とを埋め込むように堆積する。その後、シリコン窒化膜１２，２２に対してポリシリコン膜の選択比が高い条件で、ドライエッチング法によってＰ型ポリシリコン膜をエッチバックし、第１のメモリセル形成用溝２３Ｍ内の抵抗変化層２４上に、Ｐ型ポリシリコン膜からなる整流層２５を形成する（図４−７）。このとき形成される整流層２５（Ｐ型ポリシリコン膜）の厚さは、たとえば２０ｎｍである。また、第１のメモリセル形成用溝２３Ｍに残すＰ型ポリシリコン膜の膜厚制御性を向上させるために、Ｐ型ポリシリコン膜を堆積後にＣＭＰ法を用いてシリコン窒化膜２２上のＰ型ポリシリコン膜を除去した後に、Ｐ型ポリシリコン膜のエッチバック処理を行ってもよい。
【００３５】
さらに、Ｐ型ドーパントとしてたとえばＢを、イオン注入法によって整流層２５の表面に打ち込み、熱処理によって拡散させてＰ型不純物高濃度拡散層２６を形成してもよい（図４−８）。このとき形成されるＰ型不純物高濃度拡散層２６の厚さは、たとえば１０ｎｍであり、これによって、整流層２５の厚さは約１０ｎｍとなる。このようにすることで、つぎに形成する第２の配線とＰ型ポリシリコン膜（整流層２５）とのコンタクトをオーミック性の良好なコンタクトとすることができる。以上のようにして、第１層の抵抗変化型メモリセルＭＣが形成される。
【００３６】
ついで、第１の配線１４の場合と同様に、ＰＶＤ法またはＣＶＤ法によって、ＴｉＮ膜などのバリアメタル膜２７１と、Ｗ膜などの配線材料膜２７２とを含む第２の配線２７を形成し（図４−９）、ドライエッチング法によって、第２の配線用溝２３の上部に埋め込まれているバリアメタル膜２７１と配線材料膜２７２とを除去する（図４−１０）。除去する厚さは、たとえば１００ｎｍである。
【００３７】
その後、第２の層間絶縁膜２０上の全面に、ＣＶＤ法によってシリコン酸化膜３１を、リセスした第２の配線用溝２３を埋め込むように堆積し、続けてストッパ膜として機能するシリコン窒化膜３２を堆積し、第３の層間絶縁膜３０を形成する（図４−１１）。たとえば、シリコン酸化膜３１は、シリコン窒化膜２２の上面から約２００ｎｍの厚さで形成され、シリコン窒化膜３２は、２０ｎｍの厚さで形成される。
【００３８】
ついで、第２の配線２７の場合と同様に、シリコン窒化膜３２上にレジストを塗布し、リソグラフィ技術によって、Ｙ方向に延在する開口パターンをＸ方向に所定の間隔で形成するようにパターニングを行い、このパターニングされたレジスト膜をマスクとして、シリコン窒化膜３２とシリコン酸化膜３１のエッチングを行う（図４−１２）。ここで、シリコン酸化膜３１のエッチングを行う際には、シリコン窒化膜２２に対してシリコン酸化膜３１の選択比が高い条件で、また、第２の配線２７（ＴｉＮ膜とＷ膜）に対してシリコン酸化膜３１の選択比が高い条件で、シリコン窒化膜２２が形成されていない領域で、第２の配線２７の上面が露出するまで行われる。これによって、シリコン窒化膜２２よりも上の領域では、第３の配線用溝３３が形成される。また、シリコン窒化膜２２よりも下の領域で、シリコン窒化膜２２が形成されていない領域には、第２の配線用溝２３の幅と第３の配線用溝３３の幅とで規定される第２のメモリセル形成用溝３３Ｍが形成される。
【００３９】
その後、第１層の抵抗変化型メモリセルＭＣの製造工程と同様に、ＰＶＤ法、ＰＣＶＤ法、ＬＰＣＶＤ法または塗布法などの技術を用いて、第２のメモリセル形成用溝３３Ｍと第３の配線用溝３３とを埋め込むように抵抗変化材料膜を堆積した後、ドライエッチング法によって抵抗変化材料膜をエッチバックし、第２のメモリセル形成用溝３３Ｍのみに抵抗変化材料膜を残し、抵抗変化層３４を形成する（図４−１３）。なお、抵抗変化材料としては、Ｎｉ，Ｔｉ，Ｈｆ，Ｍｎ，Ｚｎ，Ａｌ，Ｃｕなどの金属酸化物やカーボンナノチューブなどのカーボン系の材料を用いることができる。また、このとき形成される抵抗変化層３４の厚さは、たとえば抵抗変化材料としてＮｉＯを用いた場合に１０ｎｍである。
【００４０】
また、ＬＰＣＶＤ法を用いてＮ型ポリシリコン膜を、第２のメモリセル形成用溝３３Ｍと第３の配線用溝３３とを埋め込むように堆積した後、ドライエッチング法によってＮ型ポリシリコン膜をエッチバックし、第２のメモリセル形成用溝３３Ｍ内の抵抗変化層３４上に、Ｎ型ポリシリコン膜からなる厚さ約２０ｎｍの整流層３５を形成する（図４−１４）。さらに、Ｎ型ドーパントとしてたとえばＰまたはＡｓを、イオン注入法によって整流層３５の表面に打ち込み、熱処理によって拡散させてＮ型不純物高濃度拡散層３６を形成してもよい（図４−１５）。このとき形成されるＮ型不純物高濃度拡散層３６の厚さは、たとえば１０ｎｍであり、これによって、整流層３５の厚さは約１０ｎｍとなる。このようにすることで、つぎに形成する第３の配線とＮ型ポリシリコン膜（整流層３５）とのコンタクトをオーミック性の良好なコンタクトとすることができる。以上のようにして、第２層の抵抗変化型メモリセルＭＣが形成される。
【００４１】
そして、ＰＶＤ法またはＣＶＤ法によって、第２のメモリセル形成用溝３３Ｍと第３の配線用溝３３とを埋め込むようにして、ＴｉＮ膜などのバリアメタル膜３７１と、Ｗ膜などの配線材料膜３７２とを含む第３の配線３７を形成し、ＣＭＰ法でシリコン窒化膜３２の上面が露出するまで余分な第３の配線３７を除去することによって、図２−２に示される不揮発性記憶装置が得られる。
【００４２】
以下、所望により、図４−２から図４−９までと同様の工程、さらには図９−１０以降と同様の工程を交互に複数回繰り返すことで、抵抗変化型メモリセルＭＣを多層に積層化することができ、同じチップ面積でも大容量化を図ることができる。
【００４３】
また、上述した説明では、抵抗変化型メモリセルＭＣを２層以上積層した構造を有する不揮発性記憶装置の製造方法について説明したが、抵抗変化型メモリセルＭＣが１層の場合には、図４−３で形成する第２の層間絶縁膜２０のシリコン酸化膜２１の厚さが、約半分の１００ｎｍ程度となる。そして、図４−９までの処理を行い、図４−９では、シリコン窒化膜２２の上面よりも上に存在する第２の配線２７をＣＭＰ法によって除去することで、抵抗変化型メモリセルＭＣが１層の不揮発性記憶装置の製造処理が終了する。
【００４４】
以上のように、この第１の実施の形態によれば、各層の抵抗変化型メモリセルＭＣを構成する抵抗変化層２４，３４と整流層２５，３５が、抵抗変化型メモリセルＭＣの下層配線と上層配線の交点に形成される溝に埋め込まれて形成されるため、抵抗変化層２４，３４と整流層２５，３５の側面がドライエッチングやウエット工程に晒されることがない。その結果、抵抗変化層２４，３４と整流層２５，３５の側面がドライエッチングやウエット工程で晒されることによる特性劣化を抑えることができるという効果を有する。
【００４５】
また、配線間を絶縁するシリコン酸化膜（層間絶縁膜１０，２０，３０）を堆積後に抵抗変化層２４，３４が形成されるため、層間絶縁膜１０，２０，３０を構成するシリコン酸化膜１１，２１，３１の堆積時に抵抗変化材料が酸化されることがない。その結果、抵抗変化層２４，３４の酸化による特性劣化を抑制することができるという効果も有する。
【００４６】
さらに、たとえば上記の工程においては、図４−１、図４−４および図４−１２で第１〜第３の配線１４，２７，３７を形成するためにリソグラフィを行ってパターニングをする以外には、抵抗変化型メモリセルＭＣを形成するためのリソグラフィ工程が不要であった。このように、抵抗変化型メモリセルＭＣを形成するためのリソグラフィ工程を必要とせず、配線のパターニングのみで抵抗変化型メモリセルＭＣを形成することができるので、製造コストを下げることができるという効果を有する。
【００４７】
（第２の実施の形態）
図５−１〜図５−８は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、これらの図において、（ａ）は図２−１のＡ−Ａ断面図に対応し、（ｂ）は図２−１のＢ−Ｂ断面図に対応し、（ｃ）は図２−１のＣ−Ｃ断面図に対応し、（ｄ）は図２−１のＤ−Ｄ断面図に対応している。
【００４８】
まず、第１の実施の形態の図４−１〜図４−２で説明したように、ＣＭＯＳロジック回路を形成した図示しないＳｉ基板などの半導体基板上に、たとえば厚さ約３００ｎｍのシリコン酸化膜１１と、厚さ約２０ｎｍのシリコン窒化膜１２と、を積層し、第１の層間絶縁膜１０を形成する。ついで、リソグラフィ技術とエッチング技術によって、シリコン窒化膜１２とシリコン酸化膜１１に、たとえば深さ２００ｎｍの第１の配線用溝１３を形成する。その後、第１の配線用溝１３内に、ＰＶＤ法またはＣＶＤ法によって、ＴｉＮ膜などのバリアメタル膜１４１とＷ膜などの配線材料膜１４２とを含む第１の配線１４を形成して、ＣＭＰ法によってシリコン窒化膜１２が露出するまでシリコン窒化膜１２上に形成された第１の配線１４を除去した後、ドライエッチング法によって、第１の配線１４をたとえば１００ｎｍの厚さでエッチバックする。
【００４９】
ついで、第１の層間絶縁膜１０上の全面に、ＣＶＤ法によってシリコン酸化膜２１を、リセスした第１の配線用溝１３を埋め込むように堆積し、続けてシリコン窒化膜２２Ａを堆積し、第２の層間絶縁膜２０を形成する（図５−１）。このとき、シリコン窒化膜２２Ａは、シリコン窒化膜１２よりも厚く形成されることが望ましく、シリコン窒化膜１２の２倍以上の厚さで形成されることがより望ましい。たとえば、シリコン酸化膜２１は、シリコン窒化膜１２の上面から約２００ｎｍの厚さで形成され、シリコン窒化膜２２Ａは、４０ｎｍの厚さで形成される。
【００５０】
ついで、第１の実施の形態の場合と同様に、シリコン窒化膜２２Ａ上にレジストを塗布し、リソグラフィ技術によって、Ｘ方向に延在する開口パターンをＹ方向に所定の間隔で形成するようにパターニングを行い、このパターニングされたレジスト膜をマスクとして、シリコン窒化膜２２Ａとシリコン酸化膜２１のエッチングを行う（図５−２）。ここで、シリコン酸化膜２１のエッチングを行う際には、シリコン窒化膜１２に対してシリコン酸化膜２１の選択比が高い条件で、また、第１の配線１４（ＴｉＮ膜とＷ膜）に対してシリコン酸化膜２１の選択比が高い条件で、シリコン窒化膜１２が形成されていない領域で、第１の配線１４の上面が露出するまでエッチングが行われる。これによって、シリコン窒化膜１２よりも上の領域では、第２の配線用溝２３が形成される。また、シリコン窒化膜１２よりも下の領域で、シリコン窒化膜１２が形成されていない領域には、第１の配線用溝１３の幅と第２の配線用溝２３の幅とで規定される第１のメモリセル形成用溝２３Ｍが形成される。
【００５１】
その後、ドライエッチング法によって、第１の配線１４（ＴｉＮ膜とＷ膜）に対してシリコン窒化膜１２の選択比が高い条件で、またシリコン酸化膜１１に対してシリコン窒化膜１２の選択比が高い条件で、第２の層間絶縁膜２０が形成されていない領域でシリコン酸化膜１１の上面が露出するまでシリコン窒化膜１２をエッチングして除去する（図５−３）。このとき、シリコン窒化膜２２Ａがすべてエッチングされないようにする。また、シリコン窒化膜１２のエッチングと同時にシリコン窒化膜２２Ａもエッチングされるが、シリコン窒化膜２２Ａの膜厚は、シリコン窒化膜１２の膜厚よりも厚く形成されているので、シリコン窒化膜１２がエッチングされた時点でエッチングを止めることによって、シリコン窒化膜２２Ａが残された状態にすることができる。
【００５２】
ついで、第１の実施の形態の図４−５〜図４−１０で説明したのと同様に、たとえば１０ｎｍのＮｉＯ膜からなる抵抗変化層２４と、１０ｎｍのＰ型ポリシリコン膜からなる整流層２５と、１０ｎｍのＰ型の不純物がさらに高濃度に拡散されたＰ型不純物高濃度拡散層２６とが順に積層された第１層の抵抗変化型メモリセルＭＣが形成され、さらに第１のメモリセル形成用溝２３Ｍと第２の配線用溝２３の半分ほどを埋め込むようにして、ＴｉＮ膜などのバリアメタル膜２７１と、Ｗ膜などの配線材料膜２７２とを含む第２の配線２７が形成される（図５−４）。
【００５３】
その後、第２の層間絶縁膜２０上の全面に、ＣＶＤ法によってシリコン酸化膜３１を、リセスした第２の配線用溝２３を埋め込むように堆積し、続けて図５−３のエッチングで残ったシリコン窒化膜２２Ａの厚さよりも厚いシリコン窒化膜３２Ａを堆積し、第３の層間絶縁膜３０を形成する（図５−５）。たとえば、シリコン酸化膜３１は、シリコン窒化膜２２Ａの上面から約２００ｎｍの厚さで形成され、シリコン窒化膜３２Ａは、４０ｎｍの厚さで形成される。
【００５４】
ついで、第２の配線２７の場合と同様に、シリコン窒化膜３２Ａ上にレジストを塗布し、リソグラフィ技術によって、Ｙ方向に延在する開口パターンをＸ方向に所定の間隔で形成するようにパターニングを行い、このパターニングされたレジスト膜をマスクとして、シリコン窒化膜３２Ａとシリコン酸化膜３１のエッチングを行う（図５−６）。ここで、シリコン酸化膜３１のエッチングを行う際には、シリコン窒化膜２２Ａに対してシリコン酸化膜３１の選択比が高い条件で、また、第２の配線２７（ＴｉＮ膜とＷ膜）に対してシリコン酸化膜３１の選択比が高い条件で、シリコン窒化膜２２Ａが形成されていない領域で、第２の配線２７の上面が露出するまで行われる。これによって、シリコン窒化膜２２Ａよりも上の領域では、第３の配線用溝３３が形成される。また、シリコン窒化膜２２Ａよりも下の領域で、シリコン窒化膜２２Ａが形成されていない領域には、第２の配線用溝２３の幅と第３の配線用溝３３の幅とで規定される第２のメモリセル形成用溝３３Ｍが形成される。
【００５５】
その後、ドライエッチング法によって、第２の配線２７（ＴｉＮ膜とＷ膜）に対してシリコン窒化膜２２Ａの選択比が高い条件で、またシリコン酸化膜２１に対してシリコン窒化膜２２Ａの選択比が高い条件で、第３の層間絶縁膜３０が形成されていない領域でシリコン酸化膜２１の上面が露出するまでシリコン窒化膜２２Ａをエッチングして除去する（図５−７）。このとき、シリコン窒化膜３２Ａがすべてエッチングされないようにする。また、シリコン窒化膜２２Ａのエッチングと同時にシリコン窒化膜３２Ａもエッチングされるが、シリコン窒化膜３２Ａの膜厚は、シリコン窒化膜２２Ａの膜厚よりも厚く形成されているので、シリコン窒化膜２２Ａがエッチングされた時点でエッチングを止めることによって、シリコン窒化膜３２Ａが残された状態にすることができる。
【００５６】
ついで、第１の実施の形態の図４−１３〜図４−１５で説明したのと同様に、たとえば１０ｎｍのＮｉＯ膜からなる抵抗変化層３４と、１０ｎｍのＮ型ポリシリコン膜からなる整流層３５と、１０ｎｍのＮ型の不純物がさらに高濃度に拡散されたＮ型不純物高濃度拡散層３６とが順に積層された第２層の抵抗変化型メモリセルＭＣが形成され、さらに第２のメモリセル形成用溝３３Ｍと第３の配線用溝３３を埋め込むようにして、ＴｉＮ膜などのバリアメタル膜３７１と、Ｗ膜などの配線材料膜３７２とを含む第３の配線３７が形成される（図５−８）。
【００５７】
以下、所望により、図５−４までと同様の工程、さらには図５−５から図５−８と同様の工程を交互に複数回繰り返すことで、抵抗変化型メモリセルＭＣを多層に積層化することができ、同じチップ面積でも大容量化を図ることができる。
【００５８】
また、上述した説明では、抵抗変化型メモリセルＭＣを２層以上積層した構造を有する不揮発性記憶装置の製造方法について説明したが、抵抗変化型メモリセルＭＣが１層の場合には、図５−１で形成する第２の層間絶縁膜２０のシリコン酸化膜２１の厚さが、約半分の１００ｎｍ程度となる。そして、図５−４までの処理を行い、図５−４では、第２の配線２７をエッチバックせずに、シリコン窒化膜２２Ａの上面よりも上に存在する第２の配線２７をＣＭＰ法によって除去することで、抵抗変化型メモリセルＭＣが１層の不揮発性記憶装置の製造処理が終了する。なお、抵抗変化型メモリセルＭＣを多層に積層化する場合についても、第２の配線２７をエッチバックすることなく図５−４までと同様の工程を行った時点で、不揮発性記憶装置の製造処理を終了させることができる。
【００５９】
以上のように、この第２の実施の形態によれば、層間絶縁膜１０，２０内のエッチングストッパ膜として使用され、シリコン酸化膜よりも誘電率の大きなシリコン窒化膜１２，２２Ａをできる限り除去するようにしたので、配線間の容量を第１の実施の形態の場合に比して小さくすることができるという効果を、第１の実施の形態に加えて得ることができる。
【００６０】
なお、第１と第２の実施の形態では、整流層２５，３５（非線形素子）としてＰ型またはＮ型ポリシリコンと抵抗変化材料との界面ショットキー障壁を用いているが、これに限定されるものではなく、ポリシリコンなどの半導体または金属酸化物などのＰＮ接合ダイオードなどを用いてもよい。
【００６１】
また、整流層２５，３５と抵抗変化層２４，３４との位置関係は、第１と第２の実施の形態では、抵抗変化層２４，３４が下で、その上に整流層２５，３５が形成される構成となっていたが、これに限定されるものではなく、上下を逆にしてもよい。
【００６２】
さらに、第１〜第３の層間絶縁膜１０，２０，３０の上部にシリコン窒化膜１２，２２，３２を設けているが、これに限られず、シリコン酸化膜１１，２１，３１、第１と第２の配線１４，２７、およびシリコン膜とエッチング選択比が取れる絶縁膜であればよい。さらにまた、第１〜第３の配線１４，２７，３７の材料として、ＴｉＮ／Ｗ以外の金属やシリサイド材料を用いてもよい。
【符号の説明】
【００６３】
１０…第１の層間絶縁膜、１１，２１，３１…シリコン酸化膜、１２，２２，２２Ａ，３２，３２Ａ…シリコン窒化膜、１３…第１の配線用溝、１４…第１の配線、２０…第２の層間絶縁膜、２３…第２の配線用溝、２３Ｍ…第１のメモリセル形成用溝、２４，３４…抵抗変化層、２４Ａ…抵抗変化材料膜、２５，３５…整流層、２６…Ｐ型不純物高濃度拡散層、２７…第２の配線、３０…第３の層間絶縁膜、３３…第３の配線用溝、３３Ｍ…第２のメモリセル形成用溝、３６…Ｎ型不純物高濃度拡散層、３７…第３の配線、１４１，２７１，３７１…バリアメタル膜、１４２，２７２，３７２…配線材料膜、ＢＬｊ…ビット線、Ｄ…整流素子、ＭＣ…抵抗変化型メモリセル、ＶＲ…抵抗変化素子、ＷＬｉ…ワード線。
【図１】
2010225813.tif 000003
【図２−１】
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【図２−２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
2010225813.tif 000009
【図４−４】
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【図４−５】
2010225813.tif 000011
【図４−６】
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【図４−７】
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【図４−８】
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【図４−９】
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【図４−１０】
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【図４−１１】
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【図４−１２】
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【図４−１３】
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【図４−１４】
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【図４−１５】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図５−５】
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【図５−６】
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【図５−７】
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【図５−８】
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