(57)【要約】【課題】本発明は、駆動フェーズ数に依らず、適切な過電圧保護動作を行うことが可能なマルチフェーズ型ＤＣ／ＤＣコンバータを提供することを目的とする。【解決手段】本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータ用の制御回路２０は、並列接続された複数のＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの出力位相を互いにずらして駆動するものであって、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数を任意に設定するフェーズ制御部２４と；出力電圧Ｖｏｕｔの過電圧が検出されたときに、前記駆動フェーズ数に依らず、全てのＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍについて、各々の出力段を形成するローサイドのトランジスタＮＬ１〜ＮＬｍをオンとする過電圧保護部２５と；を有して成る構成とされている。【選択図】図１
2010114996.tif 000002
【特許請求の範囲】
【請求項１】
並列接続された複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する制御回路であって、
前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数を任意に設定するフェーズ制御部と；
前記ＤＣ／ＤＣコンバータ回路を用いて生成される出力電圧の過電圧が検出されたときに、前記駆動フェーズ数に依らず、全てのＤＣ／ＤＣコンバータ回路について、各々の出力段を形成するローサイドのトランジスタをオンとする過電圧保護部と；
を有して成ることを特徴とする制御回路。
【請求項２】
前記出力電圧と所定の基準電圧とを比較して比較信号を出力するコンパレータと；
前記比較信号をトリガとして所定のパルス幅を有するパルス信号を生成するパルス信号生成部と；
前記パルス信号のパルスを順次分配して、前記複数のＤＣ／ＤＣコンバータ回路に各々供給する駆動信号を生成するパルス分配部と；
を有して成り、
前記フェーズ制御部は、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に応じて、前記パルス分配部のパルス分配数を制御し、
前記過電圧保護部は、前記出力電圧の過電圧が検出されているか否かに応じて、前記駆動信号の論理ゲート処理を行うことを特徴とする請求項１に記載の制御回路。
【請求項３】
並列接続された複数のＤＣ／ＤＣコンバータ回路と、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する請求項１または請求項２に記載の制御回路と、出力電圧の過電圧を検出する過電圧検出回路と、を有して成り、前記複数のＤＣ／ＤＣコンバータ回路の各出力を足し合わせることで、入力電圧から所望の出力電圧を生成することを特徴とするマルチフェーズ型ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチフェーズ型ＤＣ／ＤＣコンバータに関するものである。
【背景技術】
【０００２】
図４は、マルチフェーズ型ＤＣ／ＤＣコンバータの一従来例を示す回路ブロック図である。本図に示すように、本従来例のマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍ（ただしｍ≧２）と、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの出力位相を互いにずらして駆動するように駆動信号Ｓ１〜Ｓｍを生成する制御回路２００と、を有して成り、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの各出力を足し合わせることで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する構成とされていた。
【０００３】
また、制御回路２００は、外部入力されるフェーズ制御信号ＰＨＡＳＥに基づいてＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの駆動フェーズ数ｘ（ただし１≦ｘ≦ｍ）を任意に設定することが可能な構成とされていた。なお、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの駆動フェーズ数ｘがその最大値ｍより小さく設定されていた場合、駆動フェーズ以外のＤＣ／ＤＣコンバータ回路１００−ｙ（ただし（ｘ＋１）≦ｙ≦ｍ）については、トランジスタＮＨｙ、ＮＬｙがいずれもオフとされ、その出力端がハイインピーダンス状態とされていた。
【０００４】
また、制御回路２００は、出力電圧Ｖｏｕｔの過電圧が検出されたときに、駆動フェーズのＤＣ／ＤＣコンバータ回路１００−ｘについて、トランジスタＮＨｘ、ＮＬｘのスイッチング動作を停止するとともに、ローサイドのトランジスタＮＬｘをオンさせることにより、出力電圧Ｖｏｕｔを接地電位に引き下げる構成とされていた。
【０００５】
なお、上記に関連する従来技術の一例としては、下記の特許文献１や特許文献２を挙げることができる。
【特許文献１】特開２００３−２８４３３３号公報
【特許文献２】特開２００７−１１６８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
確かに、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータであれば、シングルフェーズ型ＤＣ／ＤＣコンパレータに比べて負荷に大電流を出力することができるので、消費電流の大きい負荷（ＣＰＵ［Central Processing Unit］など）の電源として、好適に用いることが可能である。
【０００７】
また、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータであれば、出力電圧Ｖｏｕｔの過電圧が検出されたときに、先述の過電圧保護動作を行うことができるので、回路素子や負荷を保護することが可能である。
【０００８】
しかしながら、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータでは、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの駆動フェーズ数ｘが最大値ｍよりも小さく設定されていた場合、駆動フェーズ以外のＤＣ／ＤＣコンバータ回路１００−ｙについては、出力電圧Ｖｏｕｔの過電圧が検出されているか否かに依ることなく、ローサイドのトランジスタＮＬｙが常にオフとされていたので、全フェーズ駆動時に比べて、出力電圧Ｖｏｕｔを接地電位に引き下げるスピードが遅いという課題があった。
【０００９】
図５は、上記の従来課題を説明するためのタイミングチャートであり、上から順に、出力電圧Ｖｏｕｔ、過電圧検出信号ＯＶＰ、トランジスタＮＬ１のゲート信号、トランジスタＮＬ２のゲート信号、及び、トランジスタＮＬ３〜ＮＬｍのゲート信号が各々描写されている。なお、図５では、駆動フェーズ数ｘが「２」に設定されているものとする。
【００１０】
図５に示すように、２フェーズ駆動時において、出力電圧Ｖｏｕｔの過電圧が検出された場合、駆動フェーズのＤＣ／ＤＣコンバータ１００−１、１００−２では、そのスイッチング動作が停止されるとともに、ローサイドのトランジスタＮＬ１、ＮＬ２がオンされる。一方、駆動フェーズ以外のＤＣ／ＤＣコンバータ１００−３〜１００−ｍでは、出力電圧Ｖｏｕｔの過電圧が生じているか否かに依ることなく、ローサイドのトランジスタＮＬ３〜ＮＬｍが常にオフされたままとなる。
【００１１】
すなわち、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータでは、トランジスタＮＬ３〜ＮＬｍを介する放電経路が何ら活用されるないので、全フェーズ駆動時に比べて、出力電圧Ｖｏｕｔを接地電位に引き下げるスピードが遅くなってしまう。
【００１２】
本発明は、上記の問題点に鑑み、駆動フェーズ数に依らず、適切な過電圧保護動作を行うことが可能なマルチフェーズ型ＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータ用の制御回路は、並列接続された複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する制御回路であって、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数を任意に設定するフェーズ制御部と；前記ＤＣ／ＤＣコンバータ回路を用いて生成される出力電圧の過電圧が検出されたときに、前記駆動フェーズ数に依らず、全てのＤＣ／ＤＣコンバータ回路について、各々の出力段を形成するローサイドのトランジスタをオンとする過電圧保護部と；を有して成る構成（第１の構成）とされている。
【００１４】
なお、上記第１の構成から成る制御回路は、前記出力電圧と所定の基準電圧とを比較して比較信号を出力するコンパレータと；前記比較信号をトリガとして所定のパルス幅を有するパルス信号を生成するパルス信号生成部と；前記パルス信号のパルスを順次分配して前記複数のＤＣ／ＤＣコンバータ回路に供給する駆動信号を生成するパルス分配部と；を有して成り、前記フェーズ制御部は、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に応じて前記パルス分配部のパルス分配数を制御し、前記過電圧保護部は、前記出力電圧の過電圧が検出されているか否かに応じて前記駆動信号の論理ゲート処理を行う構成（第２の構成）にするとよい。
【００１５】
また、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路と、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する上記第１または第２の構成から成る制御回路と、出力電圧の過電圧を検出する過電圧検出回路と、を有して成り、前記複数のＤＣ／ＤＣコンバータ回路の各出力を足し合わせることで、入力電圧から所望の出力電圧を生成する構成（第３の構成）とされている。
【発明の効果】
【００１６】
本発明によれば、駆動フェーズ数に依らず、適切な過電圧保護動作を行うことが可能なマルチフェーズ型ＤＣ／ＤＣコンバータを提供することが可能となる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの一実施形態を示すブロック図である。図１に示したように、本実施形態のマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍ（ただしｍ≧２）と、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの出力位相を互いにずらして駆動する制御回路２０と、出力電圧Ｖｏｕｔの過電圧を検出して過電圧検出信号ＯＶＰを生成する過電圧検出回路３０（例えば、出力電圧Ｖｏｕｔと所定の閾値電圧Ｖｔｈとを比較するコンパレータ）と、を有して成り、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの各出力を足し合わせることで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する構成とされている。
【００１８】
ＤＣ／ＤＣコンバータ回路１０−ｋ（ただし１≦ｋ≦ｍ）は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＨｋ、ＮＬｋと、インダクタＬｋと、ドライバＤＲＶｋと、を有して成る。トランジスタＮＨｋ、ＮＬｋは、入力電圧Ｖｉｎの印加端と接地端との間に直列接続されており、互いの接続ノードは、インダクタＬｋの一端に接続されている。インダクタＬｋの他端は、出力電圧Ｖｏｕｔの出力端に接続されている。出力電圧Ｖｏｕｔの出力端と接地端との間には、キャパシタＣ１が接続されている。トランジスタＮＨｋ、ＮＬｋのゲートは、ドライバＤＲＶｋのゲート信号出力端に各々接続されている。
【００１９】
ドライバＤＲＶｋは、制御回路２０から入力される駆動信号Ｓｋに基づいて、トランジスタＮＨｋ、ＮＬｋのゲート信号を各々生成する。本実施形態に即してより具体的に述べると、ドライバＤＲＶｋには、上記した駆動信号Ｓｋとして、トランジスタＮＨｋの駆動制御に用いられる駆動信号Ｓｋ（Ｈ）と、トランジスタＮＬｋの駆動制御に用いられる駆動信号Ｓｋ（Ｌ）の２系統が入力されている。ドライバＤＲＶｋは、駆動信号Ｓｋ（Ｈ）がハイレベルであるときに、トランジスタＮＨｋをオンとするように、逆に、駆動信号Ｓｋ（Ｈ）がローレベルであるときに、トランジスタＮＨｋをオフとするように、トランジスタＮＨｋのゲート信号を生成する。同様に、ドライバＤＲＶｋは、駆動信号Ｓｋ（Ｌ）がハイレベルであるときに、トランジスタＮＬｋをオンとするように、逆に、駆動信号Ｓｋ（Ｌ）がローレベルであるときに、トランジスタＮＬｋをオフとするように、トランジスタＮＬｋのゲート信号を生成する。ただし、駆動信号Ｓｋ（Ｈ）、Ｓｋ（Ｌ）の論理レベルとトランジスタＮＨｋ、ＮＬｋのオン／オフ状態との上記関係はあくまで例示であって、逆でも構わない。
【００２０】
一方、制御回路２０は、コンパレータ２１と、パルス信号生成部２２と、パルス分配部２３と、フェーズ制御部２４と、過電圧保護部２５と、を有して成る。
【００２１】
コンパレータ２１は、反転入力端（−）に入力される出力電圧Ｖｏｕｔ（ここでは、出力電圧Ｖｏｕｔの分圧電圧も含むものとする）と、非反転入力端（＋）に入力される所定の基準電圧Ｖｒｅｆと、を比較して比較信号を出力する。すなわち、比較信号の論理レベルは、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも高いときにローレベルとなり、逆に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも低いときにハイレベルとなる。
【００２２】
パルス信号生成部２２は、上記した比較信号の立上がりエッジをトリガとして所定のパルス幅を有するパルス信号Ｓ０を生成する。
【００２３】
パルス分配部２３は、パルス信号Ｓ０のパルスを順次分配して駆動信号Ｓ１〜Ｓｍを生成する。
【００２４】
フェーズ制御部２４は、フェーズ制御信号ＰＨＡＳＥの入力を受けて、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数ｘを任意に設定する。具体的に述べるとフェーズ制御部２４は、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数ｘに応じて、パルス分配部２３で設定されるパルス信号Ｓ０のパルス分配数を制御する。
【００２５】
過電圧保護部２５は、過電圧検出回路３０から入力される過電圧検出信号ＯＶＰに基づいて、出力電圧Ｖｏｕｔの過電圧が検出されていると判断したときに、フェーズ制御信号ＰＨＡＳＥによって設定された駆動フェーズ数ｘに依ることなく、全てのＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍについて、各々の出力段を形成するローサイドのトランジスタＮＬ１〜ＮＬｍを強制的にオンとする。
【００２６】
図２は、過電圧保護部２５の一構成例を示す図である。図２に示すように、本構成例の過電圧保護部２５は、論理積演算器ＡＮＤ１〜ＡＮＤｍと、論理和演算器ＯＲ１〜ＯＲｍと、を有して成る。
【００２７】
論理積演算器ＡＮＤｋ（ただし１≦ｋ≦ｍ）は、過電圧検出信号ＯＶＰの論理反転信号と駆動信号Ｓｋ（Ｈ）との論理積演算信号をドライバＤＲＶｋに出力する。論理和演算器ＯＲｋは、過電圧検出信号ＯＶＰと駆動信号Ｓｋ（Ｌ）との論理和演算信号をドライバＤＲＶｋに出力する。
【００２８】
上記構成から成る過電圧保護部２５において、過電圧検出信号ＯＶＰがローレベルである場合、論理積演算器ＡＮＤｋは、駆動信号Ｓｋ（Ｈ）をドライバＤＲＶｋにスルー出力する形となり、論理和演算器ＯＲｋは、駆動信号Ｓｋ（Ｌ）をドライバＤＲＶｋにスルー出力する形となる。従って、ＤＣ／ＤＣコンバータ回路１０−ｋの出力段を形成するハイサイドのトランジスタＮＨｋ、及び、ローサイドのトランジスタＮＬｋは、それぞれ、駆動信号Ｓｋ（Ｈ）、Ｓｋ（Ｌ）に基づいてオン／オフ制御される。
【００２９】
一方、過電圧検出信号ＯＶＰがハイレベルである場合、論理積演算器ＡＮＤｋは、駆動信号Ｓｋ（Ｈ）に依ることなく、ドライバＤＲＶｋにローレベルを出力する形となり、論理和演算器ＯＲｋは、駆動信号Ｓｋ（Ｌ）に依ることなく、ドライバＤＲＶｋにハイレベルを出力する形となる。従って、ＤＣ／ＤＣコンバータ回路１０−ｋの出力段を形成するハイサイドのトランジスタＮＨｋは強制的にオフとされ、ローサイドのトランジスタＮＬｋは強制的にオンとされる。
【００３０】
図３は、過電圧保護動作の一例を示すタイミングチャートであり、上から順に、出力電圧Ｖｏｕｔ、過電圧検出信号ＯＶＰ、パルス信号Ｓ０、及び、駆動信号Ｓ１〜Ｓｍの挙動を示している。なお、図３では駆動フェーズ数ｘが「２」に設定されているものとする。
【００３１】
出力電圧Ｖｏｕｔが徐々に低下して基準電圧Ｖｒｅｆを下回ると、コンパレータ２１の比較信号（図３では不図示）がローレベルからハイレベルに立ち上がる。パルス信号生成部２２は、上記比較信号の立上がり時点から、所定のオン時間が経過するまでの間、パルス信号Ｓ０をハイレベルに立ち上げ、その後パルス信号Ｓ０をローレベルに立ち下げる。すなわち、パルス信号生成部２２では、比較信号の立上がりエッジをトリガとして所定のパルス幅を有するパルス信号Ｓ０が生成される。
【００３２】
パルス分配部２３は、パルス信号Ｓ０のパルスを２系統に順次分配して、駆動信号Ｓ１（Ｈ、Ｌ）、Ｓ２（Ｈ、Ｌ）を生成し、これをドライバＤＲＶ１、ＤＲＶ２に出力する。また、パルス分配部２３は、駆動フェーズ以外のＤＣ／ＤＣコンバータ回路１０−３〜１０−ｍに対して、ローレベルに固定された駆動信号Ｓ３〜Ｓｍ（Ｈ、Ｌ）を出力する。
【００３３】
なお、時刻ｔ１以前では、出力電圧Ｖｏｕｔの過電圧が生じておらず、過電圧検出回路３０で生成される過電圧検出信号ＯＶＰがローレベルに維持されているため、過電圧保護部２５は、上記の駆動信号Ｓ１〜ＳｍをドライバＤＲＶ１〜ＤＲＶｍにスルー出力する。その結果、駆動フェーズのＤＣ／ＤＣコンバータ回路１０−１、１０−２は、その出力位相を互いにずらした形で駆動され、駆動フェーズ以外のＤＣ／ＤＣコンバータ回路１０−３〜１０−ｍは、その出力端がハイインピーダンス状態とされる。
【００３４】
時刻ｔ１以前では、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回るレベルまで低下する度に、駆動フェーズを順次切り替えながら、上述の動作が繰り返されるが、時刻ｔ１において、過電圧検出回路３０で出力電圧Ｖｏｕｔの過電圧が検出され、過電圧検出信号ＯＶＰがハイレベルに遷移されると、過電圧保護部２５は、先述したように、フェーズ制御信号ＰＨＡＳＥによって設定された駆動フェーズ数ｘに依ることなく、全てのＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍについて、各々の出力段を形成するハイサイドのトランジスタＮＨ１〜ＮＨｍを強制的にオフとし、かつ、ローサイドのトランジスタＮＬ１〜ＮＬｍを強制的にオンとする。
【００３５】
このような構成とすることにより、出力電圧Ｖｏｕｔの過電圧が検出されたときには、駆動フェーズのＤＣ／ＤＣコンバータ１０−１、１０−２に含まれるローサイドのトランジスタＮＬ１、ＮＬ２を介した放電経路に加えて、駆動フェーズ以外のＤＣ／ＤＣコンバータ１０−３〜１０−ｍに含まれるローサイドのトランジスタＮＬ３〜ＮＬｍを介した放電経路についても、これを積極的に活用することができるので、より早急に出力電圧Ｖｏｕｔを接地電位に引き下げることが可能となる。
【００３６】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００３７】
例えば、上記実施形態では、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍに含まれるハイサイドスイッチとして、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＨ１〜ＮＨｍを用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、Ｐチャネル型ＭＯＳ電界効果トランジスタを用いても構わない。
【００３８】
また、上記実施形態では、コンパレータ２１の比較信号からパルス信号Ｓ０を生成し、そのパルスを順次分配することで、ｍ系統の駆動信号Ｓ１〜Ｓｍを生成する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、上記比較信号のパルスを順次分配することでｍ系統の比較信号を生成しておき、これらｍ系統の比較信号から駆動信号Ｓ１〜Ｓｍを生成する構成（すなわち、図１のパルス信号生成部２２とパルス分配部２３の接続順序を逆転させた構成）としても構わない。
【００３９】
また、上記実施形態では、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍとして、降圧回路を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、昇圧回路を用いても構わない。
【産業上の利用可能性】
【００４０】
本発明は、ＣＰＵなどの電源として用いられるマルチフェーズ型ＤＣ／ＤＣコンバータに好適な技術であり、特に、その過電圧保護技術として有用である。
【図面の簡単な説明】
【００４１】
【図１】は、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの一実施形態を示すブロック図である。
【図２】は、過電圧保護部２５の一構成例を示す図である。
【図３】は、過電圧保護動作の一例を示すタイミングチャートである。
【図４】は、マルチフェーズ型ＤＣ／ＤＣコンバータの一従来例を示すブロック図である。
【図５】は、従来課題を説明するためのタイミングチャートである。
【符号の説明】
【００４２】
１０−１〜１０−ｍ    ＤＣ／ＤＣコンバータ回路
２０    制御回路
２１    コンパレータ
２２    パルス信号生成部
２３    パルス分配部
２４    フェーズ制御部
２５    過電圧保護部
３０    過電圧検出回路
ＤＲＶ１〜ＤＲＶｍ    ドライバ
ＮＨ１〜ＮＨｍ    Ｎチャネル型ＭＯＳ電界効果トランジスタ（ハイサイド）
ＮＬ１〜ＮＬｍ    Ｎチャネル型ＭＯＳ電界効果トランジスタ（ローサイド）
Ｌ１〜Ｌｍ    インダクタ
Ｃ１    キャパシタ
ＡＮＤ１〜ＡＮＤｍ    論理積演算器
ＯＲ１〜ＯＲｍ    論理和演算器
【図１】
2010114996.tif 000003
【図２】
2010114996.tif 000004
【図３】
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【図４】
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【図５】
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