(57)【要約】【課題】素子特性を劣化させることなく、貫通電極を有する３次元構造の半導体装置を実現することのできる技術を提供する。【解決手段】半導体基板１Ｓの主裏面間を貫通する貫通電極８と、その貫通電極８を分離する貫通分離部１０とが同一位置に設けられており、半導体基板１Ｓに、貫通分離部形成用の絶縁トレンチ部を形成した後、活性領域に半導体素子（ＭＩＳ・ＦＥＴ（Ｑ））を形成し、さらにその後、貫通電極形成用の導通トレンチ部を形成する。【選択図】図２
2010114352.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１半導体ウエハの第１面に前記第１半導体ウエハの厚さ方向に延びる第１分離部を形成する工程と、
（ｂ）前記（ａ）工程の後に、前記第１分離部の内側に前記第１面から前記第１半導体ウエハの厚さ方向に前記第１分離部より深い位置まで延びる第２分離部を形成する工程と、
（ｃ）前記（ｂ）工程の後に、前記第１分離部に囲まれた活性領域に半導体素子を形成する工程と、
（ｄ）前記（ｃ）工程の後に、前記第２分離部の内側に前記第１面から前記第１半導体ウエハの厚さ方向に延びる導体部を形成する工程と、
（ｅ）前記（ｄ）工程の後に、前記第１半導体ウエハの前記第１面と反対側の第２面から前記第１半導体ウエハを薄く加工して前記導体部を露出させる工程とを有し、
さらに前記（ｂ）工程は、
（ｂ１）前記第１分離部の内側に、前記第１分離部の上面から前記第１半導体ウエハの厚さ方向に延びる第１溝を形成する工程と、
（ｂ２）前記第１溝の内面に第１絶縁膜を形成する工程と、
（ｂ３）前記第１溝内に前記第１絶縁膜を介して第１埋め込み膜を充填する工程と、
（ｂ４）前記第１埋め込み膜の上面を前記第１半導体ウエハの上面よりも低く窪むように前記第１埋め込み膜の上面を除去する工程と、
（ｂ５）前記第１埋め込み膜の上面を除去することで形成された窪みに第２絶縁膜を埋め込む工程とを含み、
さらに前記（ｄ）工程は、
（ｄ１）前記第２絶縁膜および前記第１埋め込み膜をエッチングして、前記第２分離部の内側に、前記第２分離部の上面から前記第１半導体ウエハの厚さ方向に延びる第２溝を形成する工程と、
（ｄ２）前記第２溝内に第２埋め込み膜を充填して、前記導体部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記第１埋め込み膜は多結晶シリコン、窒化シリコン、酸化シリコンまたは酸窒化シリコンであることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記第２埋め込み膜の主材料は銅、アルミニウムまたはタングステンであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ｂ２）工程では、前記第１絶縁膜は前記第１溝内の側面に形成され、前記第１溝内の底面に形成されないことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記（ｂ２）工程では、前記第１溝内の側面に形成される前記第１絶縁膜の厚さが、前記第１溝内の底面に形成される前記第１絶縁膜の厚さよりも厚く形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記（ｄ１）工程では、前記第１溝内の前記第１埋め込み膜を全て除去することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記（ｄ１）工程では、前記第１溝内の底面の一部を露出させることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記（ｄ１）工程では、前記第１溝内の底面よりも深く前記半導体ウエハの厚さ方向に前記第２溝を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、前記（ｅ）工程の後に、さらに
（ｆ）最上層配線と電気的に接続するバンプ電極を備えた第２半導体ウエハを準備する工程と、
（ｇ）前記第２半導体ウエハに形成された前記バンプ電極に、前記第１半導体ウエハに形成された前記導体部からなる貫通電極を差し込む工程と、
（ｈ）前記第１半導体ウエハと前記第２半導体ウエハとの間に接着剤を充填して、前記第１半導体ウエハと前記第２半導体ウエハとを固定する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
集積回路を構成する半導体素子が形成された第１面と、前記第１面と反対側の第２面とを有する所望の半導体基板と、
前記第１面に形成された第１分離部と、
前記第１分離部の内側に形成され、前記第１面から前記第２面に貫通して設けられた貫通孔と、
前記貫通孔の側面に形成された第１絶縁膜と、
前記貫通孔内に前記第１絶縁膜を介して前記第１面から前記第２面に貫通して設けられた第２埋め込み膜とを含み、
前記第２埋め込み膜は、複数枚の半導体基板の集積回路同士を電気的に接続する貫通電極であることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記第１絶縁膜と前記第２埋め込み膜との間に、第１埋め込み膜が形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、前記第１埋め込み膜は多結晶シリコン、窒化シリコン、酸化シリコンまたは酸窒化シリコンであることを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、前記第２埋め込み膜の主材料は銅、アルミニウムまたはタングステンであることを特徴とする半導体装置。
【請求項１４】
請求項１０記載の半導体装置において、前記第２埋め込み膜と前記集積回路を構成する半導体素子とを電気的に接続する接続部が、前記貫通電極の上面中央を避けて形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１０記載の半導体装置において、前記貫通電極と同じ構造のダミー電極が前記貫通電極の近傍に配置されており、前記ダミー電極は前記集積回路を構成する半導体素子と電気的に接続されていないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に３次元構造の半導体装置の製造方法および半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
３次元構造の半導体装置は、半導体活性層を多層に積み重ねた構造に３次元的に半導体素子を集積することにより、２次元構造の半導体装置が直面する種々の障壁、例えば微細化におけるリソグラフィ技術の限界、配線の微細化や配線長増大による配線抵抗の増大や寄生効果の増大、またそれに伴う動作速度の飽和傾向、素子寸法の微細化による高電界効果等を回避し、集積度の向上を維持する有力な構造として注目されている。
【０００３】
３次元構造の半導体装置については、例えば特開平１１−２６１０００号公報（特許文献１）または特開２００２−３３４９６７号公報（特許文献２）に記載があり、半導体素子が形成された半導体基板を貼り合せることにより３次元構造の半導体装置を製造する方法が開示されている。また、これらの文献には、所望の半導体基板の主裏面間を貫通する溝内に垂直相互接続体または埋込接続電極と称する貫通電極を形成し、半導体基板の主裏面間を導通可能なようにする構成が開示されている。
【０００４】
また、特開２００６−１６５０２５号公報（特許文献３）または特開２００３−１７５５８号公報（特許文献４）には、半導体基板中に貫通電極を備えた半導体装置および貫通電極の形成方法が開示されている。
【特許文献１】特開平１１−２６１０００号公報
【特許文献２】特開２００２−３３４９６７号公報
【特許文献３】特開２００６−１６５０２５号公報
【特許文献４】特開２００３−１７５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
複数枚のチップあるいはウエハを積層して貼り合わせた３次元構造の半導体装置の製造工程では、ウエハにアスペクト比が２０〜３０程度の深い溝を形成し、その内部に上下のチップ間を接続する導電膜を埋め込むことによって、貫通電極が形成されている。
【０００６】
このような貫通電極形成プロセスを既存のＬＳＩプロセスと融合させる場合は、例えばＬＳＩ加工プロセス（平坦性、接続孔（Ｖｉａ）加工性等）および素子への影響（熱負荷、ストレス等）を小さくすることが必要である。そのため、貫通電極の形成プロセスおよびその配置の検討が重要課題となる。
【０００７】
ところで、貫通電極形成プロセスと、既存のＬＳＩにおける素子形成プロセスとを融合させた場合、素子を形成した後に貫通電極を形成する方法では、ウエハに形成された深い溝の側壁に必要とされる絶縁膜の形成に、素子の特性に影響を与えない低熱負荷のプロセスが必要とされる。しかし、良好な絶縁特性を得るには深い溝の側壁に比較的厚い絶縁膜を形成する必要があるため、その絶縁膜を形成する時に加わる熱負荷により素子の特性が変動する恐れがある。
【０００８】
貫通電極を形成した後に素子を形成する方法では、ウエハに形成された深い溝の側壁に熱酸化法または低圧ＣＶＤ（Chemical Vapor Deposition）法により絶縁性に優れた絶縁膜を形成することができる。しかし、深い溝の内部に埋める導電膜を金属とした場合には、素子を形成する時に加わる７００〜１１００℃の熱負荷により金属原子が半導体基板に拡散して、素子の特性に影響を与えてしまう。そのため、上記導電膜は耐熱性に優れた導電性多結晶シリコンなどの材料に限られてしまい、貫通電極の低抵抗化が難しくなる。貫通電極の抵抗を低くする方法としては、多数個の貫通電極を配置する方法が考えられるが、ＬＳＩの微細化の妨げとなる。
【０００９】
本発明の目的は、素子特性を劣化させることなく、貫通電極を有する３次元構造の半導体装置を実現することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１２】
この実施の形態は、複数枚の半導体ウエハを貼り合わせ、各々の半導体ウエハの半導体チップに形成された集積回路同士を互いに電気的に接続することにより所望の集積回路を形成する半導体装置の製造方法である。まず、半導体ウエハの主面に半導体ウエハの厚さ方向に延びる第１分離部を形成する。続いて第１分離部の内側に主面から半導体ウエハの厚さ方向に第１分離部より深い位置まで延びる第２分離部を形成した後、第１分離部に囲まれた活性領域に半導体素子を形成する。続いて第２分離部の内側に主面から半導体ウエハの厚さ方向に導体部を形成した後、半導体ウエハの裏面から半導体ウエハを薄く加工して導体部を露出させて、導体部からなる貫通電極を形成するものである。
【００１３】
また、この実施の形態は、複数枚の半導体ウエハが貼り合わされ、各々の半導体ウエハの半導体チップに形成された集積回路同士が互いに電気的に接続されてなる所望の集積回路を備える半導体装置である。集積回路を構成する半導体素子が形成された主面に形成された第１分離部と、第１分離部の内側に形成されて主面から裏面に貫通して設けられた貫通孔と、貫通孔内の側面に形成された絶縁膜と、貫通孔内に絶縁膜を介して主面から裏面に貫通して設けられた導体部とを含んでおり、導体部は、複数枚の半導体基板の集積回路同士を電気的に接続する貫通電極である。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
素子特性を劣化させることなく、貫通電極を有する３次元構造の半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
本実施の形態による半導体装置を図１および図２を用いて説明する。図１は本実施の形態による半導体装置の製造工程中における複数枚の半導体ウエハの各々の全体斜視図、図２は図１の複数枚の半導体ウエハのうちの所望の半導体ウエハ（上層ウエハ）の半導体チップの要部断面図を示している。
【００２０】
まず、図１に示すように、厚さ方向に沿って互いに反対側に位置する主面（第１面）および裏面（第２面）を有する複数枚の半導体ウエハ（以下、単にウエハという）１ＷＡ，１ＷＢ，１ＷＣを用意する。続いて、各ウエハ１ＷＡ，１ＷＢ，１ＷＣの主面に複数の半導体チップ（以下、単にチップという）１ＣＡ，１ＣＢ，１ＣＣを形成する。各ウエハ１ＷＡ，１ＷＢ，１ＷＣは、例えばシリコン（Ｓｉ）単結晶を主材料とする平面略円形状の半導体薄板からなる。本実施の形態では、これら複数枚のウエハ１ＷＡ，１ＷＢ，１ＷＣを後述するように貼り合わせることで３次元構造の半導体装置を実現する。ウエハ１ＷＡは最上段のウエハを、ウエハ１ＷＢは中段のウエハを、ウエハ１ＷＣは最下段のウエハをそれぞれ示している。
【００２１】
複数のチップ１ＣＡ，１ＣＢ，１ＣＣは、ウエハ１ＷＡ，１ＷＢ，１ＷＣの主面内に左右上下方向に沿って行列状に規則的に並んで配置されている。各ウエハ１ＷＡ，１ＷＢ，１ＷＣの各チップ１ＣＡ，１ＣＢ，１ＣＣには、ウエハプロセスを経ることで、例えば論理回路やメモリ回路等のような集積回路が形成されている。ウエハプロセスは、前工程とも呼ばれ、成膜工程、リソグラフィ工程、エッチング工程および不純物添加工程等を有している。各ウエハ１ＷＡ，１ＷＢ，１ＷＣのチップ１ＣＡ，１ＣＢ，１ＣＣは、その平面の寸法、形状および配置座標が互いに同一になるように形成されている。
【００２２】
各ウエハ１ＷＡ，１ＷＢ，１ＷＣは、図２に示すように、半導体基板（以下、単に基板という）１Ｓを有している。この基板１Ｓは、例えばｐ型のシリコン単結晶からなり、その厚さ方向に沿って互いに反対側に位置する主面（すなわち、ウエハ１ＷＡ，１ＷＢ，１ＷＣの主面であり第１面）および裏面（すなわち、ウエハ１ＷＡ，１ＷＢ，１ＷＣの裏面であり第２面）を有している。
【００２３】
各ウエハ１ＷＡ，１ＷＢ，１ＷＣの各基板１Ｓの主面には、例えばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離部（トレンチアイソレーション部）２が形成されている。この溝型の分離部２は、各基板１Ｓの主面に掘られた分離溝２ａ内に、例えば酸化シリコン等のような絶縁膜２ｂが埋め込まれることで形成されており、この分離部２によって各基板１Ｓの主面に活性領域Ｌおよびダミー活性領域ＤＬが規定されている。
【００２４】
ウエハ１ＷＡ，１ＷＢ，１ＷＣの各基板１Ｓの主面において分離部２に囲まれた活性領域Ｌには、集積回路を構成する集積回路素子（以下、単に素子という）が形成されている。ここでは、素子として、例えばＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑが例示されている。この素子の例としては、ＭＩＳ・ＦＥＴの他に、バイポーラトランジスタやダイオード等のような能動素子がある。また、上記素子の他の例としては、抵抗（基板１Ｓに不純物が添加されることで形成される拡散抵抗や基板１Ｓ上に形成された多結晶シリコンのパターンで構成される抵抗）、キャパシタおよびインダクタ等のような受動素子がある。
【００２５】
ＭＩＳ・ＦＥＴ（Ｑ）は、ソースおよびドレイン用の半導体領域３と、ゲート絶縁膜４と、ゲート電極５とを有している。ソースおよびドレイン用の半導体領域３は、基板１Ｓに所望の不純物（ｎチャネル型のＭＩＳ・ＦＥＴであれば、例えばリン（Ｐ）またはヒ素（Ａｓ）、ｐチャネル型のＭＩＳ・ＦＥＴであればホウ素（Ｂ））が添加されることで形成されている。ゲート絶縁膜４は、例えば酸化シリコンからなり、各基板１Ｓの主面上に形成されている。ゲート電極５は、例えば低抵抗な多結晶シリコンからなり、ゲート絶縁膜４上に形成されている。ゲート電極５の側面には、例えば酸化シリコンからなるサイドウォール６が形成されている。このＭＩＳ・ＦＥＴ（Ｑ）は、各基板１Ｓの主面上に堆積された層間絶縁膜７ａによって覆われている。なお、ｎチャネル型のＭＩＳ・ＦＥＴとｐチャネル型のＭＩＳ・ＦＥＴとを形成することでＣＭＩＳ（Complimentary ＭＩＳ）回路を形成しても良い。
【００２６】
貫通分離部１０は分離部２の内側に配置され、貫通分離部１０の内側に貫通電極８が配置されている。貫通分離部１０は、貫通孔１１の側面を覆うように形成された絶縁膜１３と、絶縁膜１３の側面を覆うように形成された埋込膜１２と、埋込膜１２の上面を覆うように形成されたキャップ絶縁膜１４とを有している。貫通電極８は、例えば主導体膜（導体部）と、その側面および底面を覆うように形成されたバリア導体膜（導体部）とを有している。主導体膜は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）またはタングステン（Ｗ）等のような高融点金属膜からなり、バリア導体膜は、例えば窒化チタン（ＴｉＮ）等のような高融点金属窒化膜からなる。バリア導体膜は、貫通電極８における主導体膜の材料と基板１Ｓのシリコンとの反応や基板１Ｓのシリコンが主導体膜側に拡散するのを抑制する機能を有している。
【００２７】
貫通分離部１０の内側に貫通電極８を設ける理由は、貫通分離部１０を用いて基板１Ｓと貫通電極８との電気的な絶縁を行い、かつ、貫通電極８を構成する導電体からの汚染の拡散を抑えてＭＩＳ・ＦＥＴ（Ｑ）の電気的特性の劣化を防ぐためである。詳細は後に説明するが、本願発明では、貫通分離部１０が形成される貫通孔１１を埋込膜１２と絶縁膜１３とで埋め込んだ後、ＭＩＳ・ＦＥＴ（Ｑ）を形成し、それに引き続いて貫通分離部１０の内側に貫通孔９を形成し、その内部に貫通電極８を形成している。これにより、貫通分離部１０の電気的絶縁性やＭＩＳ・ＦＥＴ（Ｑ）の電気的特性に影響を与える高温の熱処理を貫通分離部１０およびＭＩＳ・ＦＥＴ（Ｑ）を形成した後に行わないようにしている。
【００２８】
埋込膜１２は、後の製造工程で基板１Ｓに加えられる熱処理によって不純物汚染や金属汚染などが生じ難い材料からなり、素子の特性に影響を及ぼす物質を含まない組成を有している。従って、埋込膜１２には、汚染源となる金属を含む材料を用いずに、例えば多結晶シリコン、窒化シリコン、酸化シリコンまたは酸窒化シリコン等が用いられる。なお、容易に熱拡散する物質であっても、絶縁膜１３によって素子形成領域への拡散を阻害できるものであれば問題ない。これの例としては、ホウ素またはリンなどの不純物を含む多結晶シリコンを挙げることができる。すなわち、埋込膜１２をホウ素またリンなどの不純物を含む多結晶シリコンから構成し、絶縁膜１３を酸化シリコン、窒化シリコンまたは酸窒化シリコンなどから構成することによって、上記不純物の拡散は絶縁膜１３により阻止することができるので、上記不純物による汚染の低減を図ることができる。
【００２９】
埋込膜１２に、例えば銅、アルミニウムまたはタングステンなどの金属を使用しているか否かは容易に調べることは可能である。すなわち、これら金属は、後の製造工程で基板１Ｓに加えられる熱処理によって容易に基板１Ｓへ拡散するので、最終製品の基板１Ｓ中の金属濃度を調査することにより、最終製品の貫通分離部１０に埋込膜１２が残存しない構造であっても、埋込膜１２に金属を使用したか否かの推測は可能である。
【００３０】
また、埋込膜１２は、後の製造工程で基板１Ｓに加えられる熱処理が終わった後に、一部もしくは全部が除去できるように、絶縁膜１３に対してエッチング選択比が１より大きい材料により構成され、さらに、最終製品において一部もしくは全部が残らない犠牲膜である。従って、例えば埋込膜１２を多結晶シリコン、絶縁膜１３を酸化シリコンもしくは窒化シリコンとする。あるいは埋込膜１２を酸化シリコン、絶縁膜１３を窒化シリコンとする。その逆に埋込膜１２を窒化シリコン、絶縁膜１３を酸化シリコンとする。なお、埋込膜１２および絶縁膜１３は、これら材料に限定されるものではなく、本願発明の構造を実現できる材料またはその組み合わせであれば、他の材料を用いることも可能である。
【００３１】
本実施の形態では、埋込膜１２に多結晶シリコンを用いた場合を主として述べているが、前述した他の材料を用いることができるのは言うまでもない。しかし、埋込膜１２の材料としては多結晶シリコンが最も適すると考えられる。以下に、埋込膜１２に多結晶シリコンを用いた場合の利点を説明する。
【００３２】
埋込膜１２を形成する際には埋込膜の厚さ（体積）は絶縁膜１３よりも厚く（大きく）なっている。貫通孔１１内を熱酸化法により形成される熱酸化膜のみで埋め尽くそうとすると、貫通分離部１０の中央（貫通孔１１の内周から中央に向かって成長した熱酸化膜の合わせ目）に「す」が形成される結果、基板１Ｓの主面の平坦性を損なう場合がある。また、上記熱酸化膜の形成後にＣＶＤ法により形成されるＣＶＤ酸化膜で貫通孔１１を埋め込むようにした場合でも、貫通孔１１内に埋め込まれた絶縁膜（熱酸化膜およびＣＶＤ酸化膜）と基板１Ｓとの熱膨張係数の差に起因して貫通分離部１０部分に応力が加わり、基板１Ｓに微細な結晶欠陥等が生じる結果、基板１Ｓに形成された素子の電気的特性が劣化する場合がある。そこで、本実施の形態では、熱酸化膜形成後の貫通孔１１内に、一般に段差被覆性の良い多結晶シリコンをＣＶＤ法等により埋め込む。これにより、貫通分離部１０の中央に「す」が形成されるのを抑制または防止することができるので、基板１Ｓの主面の平坦性を確保しやすい。また、埋込膜１２を基板１Ｓと同じシリコンによって形成することにより、埋込膜１２と基板１Ｓとの熱膨張係数を等しくまたはほぼ等しくすることができるので、貫通分離部１０で生じる熱応力を低減することができる。これにより、貫通分離部１０部分で基板１Ｓに結晶欠陥等が生じるのを抑制または防止することができるので、基板１Ｓに形成された素子の電気的特性の劣化を抑制または防止することができる。この効果は、埋込膜１２に貫通孔９が形成されるまで基板１Ｓに加えられる熱処理に対して有効である。
【００３３】
絶縁膜１３は、例えば酸化シリコン等からなり熱酸化法等によって形成されている。すなわち、絶縁膜１３をＣＶＤ酸化膜よりも欠陥が少なくて絶縁性の高い熱酸化膜によって形成することにより、貫通分離部１０の分離能力を向上させることができる。すなわち、貫通電極８を周囲の基板１Ｓ部分から分離する能力を向上させることができる。ただし、絶縁膜１３を熱酸化膜とＣＶＤ酸化膜との積層膜で形成しても良い。これにより、貫通孔１１内における絶縁膜１３の被覆性を向上させることができる。
【００３４】
埋込膜１２の形成および絶縁膜１３の形成はＭＩＳ・ＦＥＴ（Ｑ）の形成前に実施する。これは絶縁膜１３の形成時に基板１Ｓに加えられる熱処理（例えば８００〜１１００℃）によって、ＭＩＳ・ＦＥＴ（Ｑ）のソース・ドレイン構造が変動し、特性への影響を与えないようにするためである。
【００３５】
貫通電極８の形成はＭＩＳ・ＦＥＴ（Ｑ）の形成後に実施する。これは貫通電極８を構成する金属が拡散してＭＩＳ・ＦＥＴ（Ｑ）の特性に影響を与えないようにするためである。ＭＩＳ・ＦＥＴ（Ｑ）が形成された後は、ＭＩＳ・ＦＥＴ（Ｑ）の特性に影響を及ぼさない温度（例えば５００℃以下）によって熱処理が実施されるため、貫通電極８を構成する金属の拡散が起こりにくい。貫通電極８は、貫通分離部１０と相似形状もしくは近似形状のレジストマスクを用いて埋込膜１２をエッチングして形成された貫通孔９の内部に金属を埋め込むことにより形成される。
【００３６】
埋込膜１２は、前述したように、一部もしくは全部を除去することが前提であり、犠牲膜として機能するため、最終製品において必ずしも残存するものでは無い。また、埋込膜１２を絶縁膜１３に対してエッチング選択性が１より大きい材料とすることにより（例えば埋込膜１２を多結晶シリコンとし、絶縁膜１３を酸化シリコンとする）、貫通孔９の大きさを埋込膜１２の外径よりも小さくすることができる。貫通孔９が形成された時点で埋込膜１２が完全に無くなる場合もあるし、残る場合もあるが、いずれの場合においても最終製品における貫通電極８の果たす役割には何ら差はない。
【００３７】
貫通孔９を形成する際は、埋込膜１２に「す」が形成されておらず、かつ上面に向かって「す」の中空部が開放されていないことが望ましい。これは、埋込膜１２が中空で上面が開放されていると、ＭＩＳ・ＦＥＴ（Ｑ）の形成時の熱処理、膜形成処理、酸化処理、その他の半導体形成処理において、中空部にシリコン以外の酸化シリコンや窒化シリコンなどの物質が侵入・存在する可能性があり、埋込膜１２を多結晶シリコンとした場合、中空部に存在する上記物質が埋込膜１２のエッチングによる貫通孔９の形成を妨げる要因となることを避けるためである。
【００３８】
キャップ絶縁膜１４は、埋込膜１２の上面を覆う部材である。キャップ絶縁膜１４の上面は、貫通分離部１０の上面を形成しており、溝型の分離部２の上面と一致またはほぼ一致している。キャップ絶縁膜１４は、例えば酸化シリコンからなり、特に分離部２を構成する絶縁膜と同一またはほぼ同一範囲のエッチングレートを持つ絶縁材料によって形成されている。これにより、基板１Ｓの主面の平坦性を確保することができる。すなわち、分離部２とキャップ絶縁膜１４とのエッチングレートの差が大きいと、半導体装置の製造工程中の洗浄処理やエッチング処理時に分離部２とキャップ絶縁膜１４とでエッチング量に差が生じる結果、キャップ絶縁膜１４の上面高さが分離部２の上面高さよりも高くまたは低くなり、基板１Ｓの主面に凹凸が形成されてしまう場合がある。基板１Ｓの主面上に凹凸があるとその上層に形成される配線が断線したり、所望のパターンの転写時に露光不良が生じたり、配線の電気的特性が変動したりする等、種々の不具合が生じる場合がある。これに対して、本実施の形態のように、分離部２を構成する絶縁膜とキャップ絶縁膜１４とのエッチングレートを同一またはほぼ同一範囲とすることにより、半導体装置の製造工程中の洗浄処理やエッチング処理時に分離部２とキャップ絶縁膜１４とが同じ量またはほぼ同じ量だけエッチングされるようにすることができるので、分離部２の上面の平坦性を確保できる。すなわち、基板１Ｓの主面の平坦性を確保することができるので、配線の断線不良、露光不良あるいは配線層の電気的特性の変動等のような種々の不具合を抑制または防止することができる。
【００３９】
上記各ウエハ１ＷＡ，１ＷＢ，１ＷＣの各基板１Ｓの主面上には、配線層が形成されている。ここでは、各ウエハ１ＷＡ，１ＷＢ，１ＷＣに３層配線構成が形成されている場合が例示されているが、これに限定されるものではなく、例えば１層配線構成、２層配線構成、４層配線構成あるいは４層以上の配線構成が形成されていても良い。また、各ウエハ１ＷＡ，１ＷＢ，１ＷＣ毎に配線層数が異なるようにしても良い。
【００４０】
各ウエハ１ＷＡ，１ＷＢ，１ＷＣの配線層は、層間絶縁膜７ａ〜７ｄと、プラグ１８ａ〜１８ｄと、配線１９ａ〜１９ｃと、保護膜２０とを有している。層間絶縁膜７ａ〜７ｄは、例えば酸化シリコンからなり、プラグ１８ａ〜１８ｄおよび配線１９ａ〜１９ｃは、例えば銅、アルミニウムまたはタングステン等のような金属膜からなる。
【００４１】
各ウエハ１ＷＡ，１ＷＢ，１ＷＣにおいて層間絶縁膜７ｂ上には、第１層目の配線１９ａが形成されている。各ウエハ１ＷＡ，１ＷＢ，１ＷＣにおいて第１層目の配線１９ａはプラグ１８ａを通じてＭＩＳ・ＦＥＴ（Ｑ）に電気的に接続されている（ここでは配線１９ａがＭＩＳ・ＦＥＴ（Ｑ）のゲート電極５に電気的に接続されている場合が例示されている）。また、最上段および中段のウエハ１ＷＡ，１ＷＢにおいて第１層目の配線１９ａはプラグ１８ｂを通じて貫通電極８に電気的に接続されている。このプラグ１８ｂは、貫通電極８の上面中央（シーム部、プラグ形成用の導体膜の合わせ目）を避けて配置されている。これは、貫通電極８とプラグ１８ｂとの接続性を向上させるためである。
【００４２】
このようなウエハ１ＷＡ，１ＷＢ，１ＷＣの貼り合わせ工程では、例えば次のようにする。まず、ウエハ１ＷＢの主面の第３層目の配線１９ｃ上にバンプ電極を形成する。続いて、ウエハ１ＷＡと、その下層に貼り合わされるウエハ１ＷＢとの位置を合わせ、ウエハ１ＷＡの裏面の貫通電極８とウエハ１ＷＢの主面のバンプ電極とを接続することによりウエハ１ＷＡ，１ＷＢを貼り合わせる。このような手順を繰り返すことにより、複数枚のウエハ１ＷＡ，１ＷＢ，１ＷＣを積み重ねる。
【００４３】
ここでプラグ１８ｂを有しない貫通電極８および貫通分離部１０からなるダミー電極ＤＢＩを配置しても良い。このダミー電極ＤＢＩは電気的には貫通電極８としての役目を持たないが、形状的には貫通電極８と変わることなく、プラグ１８ｂを配置しないことを除いて、その製造方法は貫通電極８および貫通分離部１０と同じである。このダミー電極ＤＢＩをプラグ１８ｂが配置された貫通電極８の近傍に配置することにより、各ウエハ１ＷＡ，１ＷＢ，１ＷＣを貼り合せる際に貫通電極８に加わる貼り合せ荷重を減少させることができる。その結果、貼り合せ時の貫通電極８への物理的な外力による破壊を防ぐことができて、各ウエハ１ＷＡ，１ＷＢ，１ＷＣを貼り合わせた後の歩留を向上することができる。
【００４４】
次に、上記各ウエハ１ＷＡ，１ＷＢ，１ＷＣのチップ１ＣＡ，１ＣＢ，１ＣＣの形成方法を図３の工程フローおよび図４〜図５０に示すウエハの要部平面図または要部断面図を用いて順に説明する。なお、ここでは中段のウエハ１ＷＢのチップ１ＣＢの形成方法を例示する。
【００４５】
まず、ウエハ１ＷＢの主面に溝型の分離部（第１分離部）２を形成する（図３の工程１０１）。以下、この分離部の形成工程を図４および図５を用いて説明する。図４は溝型の分離部２の形成工程後のウエハ１ＷＢの主面の要部平面図、図５は図４のＸ１−Ｘ２線の断面図を示している。
【００４６】
まず、例えばｐ型のシリコン単結晶からなる基板１Ｓを持つウエハ１ＷＢの主面上に、例えば酸化シリコンからなるパッド絶縁膜３５を熱酸化法等によって形成する。続いて、そのパッド絶縁膜３５上に、例えば窒化シリコン等からなる絶縁膜をＣＶＤ法等によって堆積した後、その上に、フォトレジスト膜の塗布、露光および現像等のような一連の処理（以下、フォトリソグラフィという）を施してフォトレジストパターン（以下、単にレジストパターンという）を形成し、さらにそのレジストパターンをエッチングマスクとしてそこから露出する絶縁膜部分を除去することにより窒化シリコン等からなる絶縁膜３６のパターンを形成する。絶縁膜３６のパターンは、分離部２の形成領域が露出され、活性領域Ｌおよびダミー活性領域ＤＬの形成領域が覆われるように形成されている。
【００４７】
続いて、絶縁膜３６をエッチングマスクとして、そこから露出される基板１Ｓをエッチングすることにより基板１Ｓの主面に分離溝２ａを形成する。分離溝２ａは、基板１Ｓの主面から基板１Ｓの厚さ方向（基板１Ｓの主面に直交する方向）の途中の第１位置まで延びるように形成されている。続いて、分離溝２ａを埋め込むように、ウエハ１ＷＢの主面上に、例えばオゾン（Ｏ３）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスとの混合ガスを用いたＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜を堆積した後、その絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨する。この研磨処理では、分離溝２ａの外部の余分な絶縁膜を除去し、分離溝２ａ内のみに絶縁膜２ｂを埋め込む。これにより、溝型の分離部２を形成するとともに、この分離部２によって規定される活性領域Ｌおよびダミー活性領域ＤＬを形成する。その後、絶縁膜３６をエッチング除去する。
【００４８】
活性領域Ｌは、素子が配置される領域である。ダミー活性領域ＤＬは、素子を配置するために設けられているわけではなく、分離部２の平面積を低減するために設けられている。すなわち、ダミー活性領域ＤＬは、分離部２の形成のためのＣＭＰ処理の際に、平面積が広い分離部２が存在すると、その分離部２（絶縁膜２ｂ）の上面中央が、いわゆるエロージョンにより窪んでしまうので、それを抑制または防止するために設けられている。
【００４９】
次に、絶縁トレンチ部の形成工程に移行する（図３の工程１０２）。以下、この絶縁トレンチ部の形成工程を図６〜図１７を用いて説明する（ここでは、図６〜図８を用いた説明、図９〜図１２を用いた説明および図１３〜図１７を用いた説明に分けて順に説明を行う）。図６は図５に続く製造工程中のウエハ１ＷＢの図４のＸ１−Ｘ２線に相当する箇所の断面図、図７は図６に続く分離溝形成工程後のウエハ１ＷＢの主面の要部平面図、図８は図７のＸ１−Ｘ２線の断面図を示している。
【００５０】
まず、図６に示すように、ウエハ１ＷＢの主面上に、例えば窒化シリコンからなる絶縁膜３８をＣＶＤ法等によって堆積した後、その絶縁膜３８上にレジストパターン３９ａをフォトリソグラフィ技術により形成する。レジストパターン３９ａは、絶縁トレンチ部（貫通分離部１０）の形成領域が露出され、それ以外の領域が覆われるようにパターン形成されている。
【００５１】
続いて、図７および図８に示すように、レジストパターン３９ａをエッチングマスクとして、そこから露出する絶縁膜３８、分離部２の絶縁膜２ｂおよび基板１Ｓを順にエッチング除去することにより、基板１Ｓの主面に分離溝（第１溝）１１ａを形成する。この分離溝１１ａは、前述した貫通孔１１を形成することになる溝であり、基板１Ｓの主面から基板１Ｓの厚さ方向の途中の位置であって第１位置（分離溝２ａの深さ）よりも深い第２位置まで延びるように形成されている。
【００５２】
なお、レジストパターン３９ａで絶縁膜３８をエッチング除去した後、レジストパターン３９ａを除去し、残された絶縁膜３８をエッチングマスクとして、分離溝１１ａを形成しても良い。
【００５３】
次いで、図９（図１０（ａ）および（ｂ）は図９に示す熱酸化膜の変形例）は図８に続く熱酸化膜形成工程後のウエハ１ＷＢの図７のＸ１−Ｘ２線に相当する箇所の断面図、図１１は図９に続く埋込膜の堆積工程後のウエハ１ＷＢの図７のＸ１−Ｘ２線に相当する箇所の断面図、図１２は図１１に続く埋込膜のエッチバック工程後のウエハ１ＷＢの図７のＸ１−Ｘ２線に相当する箇所の断面図を示している。
【００５４】
まず、図８で示したレジストパターン３９ａを除去した後、ウエハ１ＷＢの基板１Ｓに対して熱酸化処理を施すことにより、図９に示すように、分離溝１１ａの内面（側面および底面）の基板１Ｓの露出面に、例えば酸化シリコンからなる絶縁膜（第１絶縁膜）１３を熱酸化法によって形成する。このように絶縁膜１３をＣＶＤ酸化膜よりも欠陥が少なくて絶縁性の高い熱酸化膜によって形成することにより、貫通分離部１０の絶縁分離能力を向上させることができる。また、この段階ではウエハ１ＷＢの主面に素子が形成されていないので、素子を構成する半導体領域中の不純物が絶縁膜１３形成時の熱処理に起因して拡散してしまうような不具合が生じないので、素子の電気的特性（しきい値電圧等）が変動するというような不具合も生じない。
【００５５】
絶縁膜１３は熱酸化膜に限定されるものではなく、その後の素子形成時の熱処理において基板１Ｓ中および表面に不純物が拡散しない組成の絶縁膜、または拡散しても素子の特性に影響を及ぼさない組成の絶縁膜であってもよい。例えばＣＶＤ法によって形成される酸化シリコン、窒化シリコン、酸窒化シリコンなどを絶縁膜１３に用いることもできる。
【００５６】
図１０（ａ）および（ｂ）に絶縁膜１３の変形例を示す。図１０（ａ）および（ｂ）は前記図９と同じ箇所の断面図である。
【００５７】
図１０（ａ）は絶縁膜１３が分離溝１１ａの側面のみに形成される構造を示している。本構造においても貫通分離部１０の絶縁分離能力の向上および素子の電気的特性の向上を図ることができる。さらに、後の製造工程で実施するウエハ１ＷＢの薄膜化と貫通電極８をウエハ裏面に露出させる工程において、絶縁膜１３を除去する工程が不要になるという利点がある。この形状の形成方法としては、まず、例えば前記図９のように絶縁膜１３を分離溝１１ａの側面および底面に一様に形成し、その後、異方性エッチング法を用いて底面の絶縁膜１３のみを除去する方法がある。
【００５８】
図１０（ｂ）は絶縁膜１３が分離溝１１ａの側面と底面とで互いに異なる厚さとする構造を示している。本構造でも貫通分離部１０の絶縁分離能力の向上および素子の電気的特性の向上を図ることができる。この形状の形成方法としては、例えば図１０（ａ）と同様に、まず、絶縁膜１３を分離溝１１ａの側面と底面に一様に形成し、その後、異方性エッチング法を用いて底面の絶縁膜１３のみ薄膜化する方法、またはスパッタリング法やＣＶＤ法において底面への材料ガス供給量を側面への材料ガス供給量よりも少なくして、底面での絶縁膜１３の形成速度を遅く、側面での絶縁膜１３の形成速度を早くする方法などがある。
【００５９】
続いて、図１１に示すように、ウエハ１ＷＢの基板１Ｓの主面上に、分離溝１１ａが充填されるように埋込膜（第１埋め込み膜）１２をＣＶＤ法等によって堆積する。この埋込膜１２は、例えば多結晶シリコン等のような半導体からなり、その厚さは絶縁膜１３よりも厚く形成されている。分離溝１１ａを埋込膜１２で充填することにより、分離溝１１ａの中央に「す」が形成されるのを抑制または防止することができ、分離溝１１ａの上面側に「す」による凹凸が形成されるのを抑制または防止できるので、基板１Ｓの主面の平坦性を確保できる。また、埋込膜１２を基板１Ｓと同じシリコンによって形成することにより、埋込膜１２と基板１Ｓとの熱膨張係数を等しくまたはほぼ等しくすることができるので、ウエハ加工処理において分離溝１１ａで生じる熱応力を低減することができる。このため、分離溝１１ａの部分で基板１Ｓに結晶欠陥等が生じるのを抑制または防止することができるので、基板１Ｓに形成された素子の電気的特性の劣化を抑制または防止することができる。
【００６０】
続いて、埋込膜１２を異方性のドライエッチング法によってエッチバックすることにより、図１２に示すように、分離溝１１ａの外部の余分な埋込膜１２を除去し、分離溝１１ａ内のみに埋込膜１２が残されるようにする。この時、分離部２の上面から埋込膜１２の上面までの落ち込み量（深さ）Ｄ１が、分離部２の厚さＤ２の半分程度になるようにオーバーエッチング処理を施す。これにより、埋込膜１２の上面は分離部２の上面よりも落ち込み量Ｄ１分だけ窪んでいる。なお、基板１Ｓの主面は絶縁膜３８により保護されているのでダメージを受けることも無い。
【００６１】
次いで、図１３は図１２に続くキャップ絶縁膜堆積工程後のウエハ１ＷＢの図７のＸ１−Ｘ２線に相当する箇所の断面図、図１４は図１３に続くキャップ絶縁膜形成工程後のウエハ１ＷＢの図７のＸ１−Ｘ２線に相当する箇所の断面図、図１５は図１４に続くキャップ絶縁膜形成工程後のウエハ１ＷＢの図７のＸ１−Ｘ２線に相当する箇所の断面図、図１６は図１５に続く絶縁トレンチ部形成工程後のウエハ１ＷＢの要部平面図、図１７は図１６のＸ１−Ｘ２線の断面図を示している。
【００６２】
まず、図１３に示すように、ウエハ１ＷＢの主面上に、埋込膜１２の上部の窪みが埋め込まれるように、例えば酸化シリコンからなるキャップ絶縁膜（第２絶縁膜）１４をＣＶＤ法等により堆積する。続いて、キャップ絶縁膜１４をＣＭＰ法等により研磨することにより、図１４に示すように、埋込膜１２の上部の窪みの外部の余分なキャップ絶縁膜１４を除去し、埋込膜１２の上部の窪み内のみにキャップ絶縁膜１４が残されるようにする。このようにして埋込膜１２の上面をキャップ絶縁膜１４により覆う。この段階のキャップ絶縁膜１４の上面は絶縁膜３８の上面と一致している。
【００６３】
続いて、図１５に示すように、キャップ絶縁膜１４の上面が分離部２の上面と一致する程度まで、キャップ絶縁膜１４の上部をウエットエッチング法によって選択的にエッチングする。続いて、絶縁膜３８およびその下層の絶縁膜３５をウエットエッチング法によって除去することにより、図１６および図１７に示すように、絶縁トレンチ部（第２分離部）１０Ａを形成する。絶縁トレンチ部１０Ａの構成は、基板１Ｓの主裏面間を貫通していないことを除いて、貫通分離部１０と同じである。絶縁トレンチ部１０Ａは、分離部２の平面内に配置されている。この段階の絶縁トレンチ部１０Ａのキャップ絶縁膜１４の上面は、分離部２の上面と一致またはほぼ一致している。すなわち、分離部２の面内の平坦性が確保されている。特に、本実施の形態では、キャップ絶縁膜１４が、例えば分離部２の絶縁膜２ｂと同一または同一範囲のエッチングレートを持つ絶縁材料で形成されている。これにより、その後の製造工程中の洗浄処理やエッチング処理に際して、分離部２とキャップ絶縁膜１４とのエッチングによる目減り量を同じかまたはほぼ同じにすることができるので、分離部２の上面の平坦性を確保できる。すなわち、基板１Ｓの主面の平坦性を確保することができるので、配線の断線不良、露光不良あるいは配線層の電気的特性の変動を抑制または防止することができる。この段階のウエハ１ＷＢには素子は形成されていない。
【００６４】
次に、素子形成工程に移行する（図３の工程１０３〜１０７）。以下、この素子形成工程を図１８〜図２１により説明する。図１８は図１７に続くウエル形成工程後のウエハ１ＷＢの図１６のＸ１−Ｘ２線に相当する箇所の断面図、図１９は図１８に続くゲート絶縁膜およびゲート電極形成工程後のウエハ１ＷＢの主面の要部平面図、図２０は図１９のＸ１−Ｘ２線の断面図、図２１は図２０に続くソース・ドレイン形成工程後のウエハ１ＷＢの図１９のＸ１−Ｘ２線の断面図を示している。なお、ここでは素子として、例えばｎチャネル型のＭＩＳ・ＦＥＴを形成する場合について説明する。
【００６５】
まず、図１８に示すように、ウエハ１ＷＢの主面上にウエル形成用のレジストパターンをフォトリソグラフィ技術により形成した後、これをマスクとして、上記レジストパターンから露出する基板１Ｓの素子形成用の活性領域Ｌに、例えばホウ素等のような不純物をイオン注入法等によって導入することにより、ｐ型のウエルＰＷＬを形成する（図３の工程１０３）。
【００６６】
続いて、上記レジストパターンをマスクとして、そこから露出する基板１Ｓの素子形成用の活性領域Ｌのｐ型のウエルＰＷＬに所望の不純物をイオン注入法等によって導入する。この工程は、ｎチャネル型のＭＩＳ・ＦＥＴのチャネル形成のための不純物導入工程であり、これによりｎチャネル型のＭＩＳ・ＦＥＴのしきい値電圧等の調整が行われる（図３の工程１０４）。
【００６７】
続いて、ウエルおよびチャネル形成用のレジストパターンを除去した後、ウエハ１ＷＢの基板１Ｓに対して熱酸化処理を施すことにより、図１９および図２０に示すように、基板１Ｓの活性領域Ｌおよびダミー活性領域ＤＬの主面上に、例えば酸化シリコンからなるゲート絶縁膜４を形成した後（図３の工程１０５）、ウエハ１ＷＢの主面上に、例えば低抵抗な多結晶シリコン膜をＣＶＤ法等によって堆積し、これをフォトリソグラフィ技術およびエッチング技術によりパターニングすることにより、ゲート絶縁膜４上にゲート電極５を形成する（図３の工程１０６）。
【００６８】
続いて、ウエハ１ＷＢの主面上にＭＩＳ・ＦＥＴ形成領域が露出されるレジストパターンをフォトリソグラフィ技術により形成し、そのレジストパターンとゲート電極５とをマスクとして、例えばリンまたはヒ素等のような不純物を基板１Ｓのｐ型のウエルＰＷＬにイオン注入法等によって導入した後、そのレジストパターンを除去する。これにより、図２１に示すように、ｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）のソースおよびドレイン用のｎ−型の半導体領域３ａをゲート電極５に対して自己整合的に形成する。
【００６９】
続いて、ウエハ１ＷＢの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積し、さらにその絶縁膜を異方性ドライエッチング法等によってエッチバックすることにより、ゲート電極５の側面にサイドウォール６を形成する。
【００７０】
続いて、ウエハ１ＷＢの主面上にＭＩＳ・ＦＥＴ形成領域が露出されるレジストパターンをフォトリソグラフィ技術により形成し、そのレジストパターン、ゲート電極５およびサイドウォール６をマスクとして、例えばリンまたはヒ素等のような不純物を基板１Ｓのｐ型のウエルＰＷＬにイオン注入法等によって導入した後、そのレジストパターンを除去する。これにより、ｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）のソースおよびドレイン用のｎ＋型の半導体領域３ｂをゲート電極５およびサイドウォール６に対して自己整合的に形成する（図３の工程１０７）。
【００７１】
このようにして、基板１Ｓの主面の活性領域Ｌに、ｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）を形成する。ｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）のソースおよびドレイン用の半導体領域３は、ｎ−型の半導体領域３ａと、そのｎ−型の半導体領域よりも不純物濃度の高いｎ＋型の半導体領域３ｂとを有する、いわゆるＬＤＤ（Lightly Doped Drain）構成とされている。
【００７２】
次に、導通トレンチ部の形成工程に移行する（図３の工程１０８）。以下、この導通トレンチ部の形成工程を図２２〜図３２により説明する（ここでは、図２２〜図２９を用いた説明および図３０〜図３２を用いた説明に分けて順に説明を行う）。図２２は図２１に続く層間絶縁膜堆積工程後のウエハ１ＷＢの図１９のＸ１−Ｘ２線に相当する箇所の断面図、図２３は図２２に続く導通溝形成工程中のウエハ１ＷＢの図１９のＸ１−Ｘ２線に相当する箇所の断面図、図２４（図２５〜図２９は図２４に示す導電溝の変形例）は図２３に続く導通溝形成工程後のウエハ１ＷＢの図１９のＸ１−Ｘ２線に相当する箇所の断面図を示している。
【００７３】
まず、図２２に示すように、ウエハ１ＷＢの主面上全面に、例えば酸化シリコンからなる層間絶縁膜７ａをＣＶＤ法等によって堆積する。ｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）、絶縁トレンチ部１０Ａ、分離部２および基板１Ｓの主面上のゲート絶縁膜４は、層間絶縁膜７ａにより覆われている。層間絶縁膜７ａの上面は平坦に形成されている。
【００７４】
続いて、図２３に示すように、層間絶縁膜７ａ上にレジストパターン３９ｂをフォトリソグラフィ技術により形成する。レジストパターン３９ｂは、導通トレンチ部（貫通電極８）の形成領域が露出され、それ以外の領域が覆われるようにパターン形成されている。
【００７５】
続いて、図２４に示すように、レジストパターン３９ｂをエッチングマスクとして、そこから露出する層間絶縁膜７ａ、キャップ絶縁膜１４および絶縁トレンチ部１０Ａ内の埋込膜１２を順にエッチング除去する。これにより、基板１Ｓの主面に導通溝９ａを形成した後、レジストパターン３９ｂを除去する。この導通溝９ａは、前述した貫通孔９を形成することになる溝であり、基板１Ｓの主面の層間絶縁膜７ａの上面から基板１Ｓの厚さ方向に、分離溝１１ａ内の底面の絶縁膜１３まで延びるように形成されている。
【００７６】
図２５〜図２９に導電溝９ａの変形例を示す。図２５〜図２９は前記図２４と同じ箇所の断面図である。
【００７７】
図２５は、前記図２４と同様にして層間絶縁膜７ａ、キャップ絶縁膜１４、絶縁トレンチ部１０Ａ内の埋込膜１２を順にエッチング除去した後に、液相エッチング法または気相エッチング法などにより等方性にエッチングを行うことにより、分離溝１１ａの内側に残存している埋込膜１２を取り除いた構造を示している。導通溝９ａの内径は分離溝１１ａの内径よりも分離溝１１ａの内側の面に形成される絶縁膜１３の厚さ分小さくなる。この構造では、その後の製造工程で導通溝９ａの内部に埋め込まれる導通膜を前記図２４に示した導通溝９ａの内部に埋め込まれる導通膜よりも太く形成することが可能であり、貫通電極８の抵抗を低減できるという利点がある。
【００７８】
図２６は、導通溝９ａの内径よりも大きく、分離溝１１ａの内径よりも小さい開口部を有するフォトレジストパターン３９ｂを用いて層間絶縁膜７ａおよびキャップ絶縁膜１４をエッチング除去した後に、キャップ絶縁膜１４に対する埋込膜１２のエッチング選択比が大きい条件で埋込膜１２をエッチングすることにより、分離溝１１ａの内部の埋込膜１２を除去した構造を示している。この構造では、その後の製造工程で導通溝９ａの内部に埋め込まれる導通膜を前記図２４に示した導通溝９ａの内部に埋め込まれる導通膜よりも太く形成することが可能であり、貫通電極８の抵抗を低減できるという利点がある。
【００７９】
図２７は、前記図２４と同様にして層間絶縁膜７ａ、キャップ絶縁膜１４、絶縁トレンチ部１０Ａ内の埋込膜１２を順にエッチング除去した後に、さらにエッチングを行い絶縁トレンチ部１０Ａの孔底の絶縁膜１３を選択的に除去し、さらに基板１Ｓのシリコンまでエッチングした構造を示している。この構造では、その後の製造工程で実施される基板１Ｓの薄膜化と第２面である基板１Ｓの裏面での電極の露出時に絶縁膜１３を除去する工程が不要になるという利点がある。
【００８０】
図２８は、前記図２４と同様にして層間絶縁膜７ａ、キャップ絶縁膜１４、絶縁トレンチ部１０Ａ内の埋込膜１２を順にエッチング除去した構造を示している。分離溝１１ａ内に埋込膜１２を充填する前に分離溝１１ａの底面の絶縁膜１３を除去しているので、絶縁トレンチ部１０Ａの孔底の一部が露出する。この構造では、その後の製造工程で実施される基板１Ｓの薄膜化と第２面である基板１Ｓの裏面での電極の露出時に絶縁膜１３を除去する工程が不要になるという利点がある。埋込膜１２がホウ素、リンまたはヒ素などの不純物が導入された多結晶シリコンからなり、分離溝１１ａの内側に残存していても、その後の製造工程では、ｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）の特性に影響を及ぼさない温度（例えば５００℃以下）によって熱処理が実施されるため、上記不純物の基板１Ｓへの拡散は起こらない。
【００８１】
図２９は、前記図２８と同様にして層間絶縁膜７ａ、キャップ絶縁膜１４、絶縁トレンチ部１０Ａ内の埋込膜１２を順にエッチング除去した後に、さらにエッチングを行い絶縁トレンチ部１０Ａの孔底の絶縁膜１３を選択的に除去し、さらに基板１Ｓのシリコンまでエッチングした構造を示している。この構造では、その後の製造工程で実施される基板１Ｓの薄膜化と第２面である基板１Ｓの裏面での電極の露出時に絶縁膜１３を除去する工程が不要になるという利点がある。
【００８２】
また、導通溝９ａの構造としては、前述した図２４〜図２９に記載したものに限定されるものではない。例えば図２５に示した構造と、図２７、図２８または図２９の何れかに示した構造との組み合わせも可能である。
【００８３】
次いで、図３０は図２４に続く導体膜堆積工程後のウエハ１ＷＢの図１９のＸ１−Ｘ２線に相当する箇所の断面図、図３１は図３０に続く導通トレンチ形成工程後のウエハ１ＷＢの主面の要部平面図、図３２は図３１のＸ１−Ｘ２線の断面図を示している。
【００８４】
まず、図３０に示すように、ウエハ１ＷＢの主面上に、例えば窒化チタン等からなるバリア導体膜８ａをスパッタリング法、ＣＶＤ法等によって堆積した後、例えばタングステン等からなる主導体膜８ｂをＣＶＤ法等によって堆積し、バリア導体膜８ａおよび主導体膜８ｂにより導通溝９ａを埋め込む。バリア導体膜８ａは、主導体膜８ｂの側面および底面を覆うように形成されており、導通溝９ａの内面（側面および底面）を通じて基板１Ｓと直接接している。バリア導体膜８ａの厚さは主導体膜８ｂの厚さよりも薄い。
【００８５】
続いて、主導体膜８ｂおよびバリア導体膜８ａをＣＭＰ法等により研磨することにより、図３１および図３２に示すように、導通溝９ａの外部の余分な主導体膜８ｂおよびバリア導体膜８ａを除去し、導通溝９ａ内のみに主導体膜８ｂおよびバリア導体膜８ａが残されるようにする。このようにして導通溝９ａ内に導通トレンチ部（導体部、第２埋め込み膜）８Ｃを形成する。
【００８６】
導通トレンチ部８Ｃは、貫通電極８を形成する部分である。この導通トレンチ部８Ｃの構成は、基板１Ｓの主裏面間を貫通していないことを除いて貫通電極８と同じである。本実施の形態では、前述したように導通トレンチ部８Ｃがメタルで形成されているので、導通トレンチ部８Ｃを低抵抗な多結晶シリコンで形成した場合に比べて、導通トレンチ部８Ｃ（すなわち、貫通電極８）の電気抵抗を大幅に下げることができる。また、導通トレンチ部８Ｃの上面は、層間絶縁膜７ａの上面と一致している。これにより、層間絶縁膜７ａの上面の平坦性が確保されている。
【００８７】
この導通トレンチ部８Ｃを取り囲むように絶縁トレンチ部１０Ａが配置されているが、導通トレンチ部８Ｃの形成（図３の工程１０８）と絶縁トレンチ部１０Ａの形成（図３の工程１０２）とは別々の工程で行っている。導通トレンチ部８Ｃと絶縁トレンチ部１０Ａとを同一工程で形成する場合は、素子特性の変動を回避するために絶縁トレンチ部１０Ａを素子形成の前に形成する必要があり、そのため、導通トレンチ部８Ｃも素子形成の前に形成しなければならない。しかし、導通トレンチ部８Ｃを素子形成の前に形成すると、導通トレンチ部形成用の導体膜（バリア導体膜８ａおよび主導体膜８ｂ）が素子形成時の熱処理工程で基板１Ｓに拡散し、素子特性の劣化や金属汚染を引き起こす可能性が高いという問題が生じる。これに対して、本実施の形態では、導通トレンチ部８Ｃと絶縁トレンチ部１０Ａとを別々の工程で形成しており、素子（ｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ））および層間絶縁膜７ａを形成した後に導通トレンチ部８Ｃを形成することができる。これにより、素子特性の劣化や金属汚染を引き起こす可能性をより低減することができて、素子の電気的特性の劣化を防ぐことができる。
【００８８】
次に、配線層の形成工程に移行する（図３の工程１０９）。以下、この配線層の形成工程を図３３〜図４０により説明する。図３３は図３２に続くプラグ形成工程中のウエハ１ＷＢの図３６のＸ１−Ｘ２線に相当する箇所の断面図、図３４は図３３に続くプラグ形成工程中のウエハ１ＷＢの図３１のＸ１−Ｘ２線に相当する箇所の断面図、図３５は図３４に続くプラグ形成工程中のウエハ１ＷＢの図３１のＸ１−Ｘ２線に相当する箇所の断面図、図３６は図３５に続くプラグ形成工程後のウエハ１ＷＢの主面の要部平面図、図３７（ａ）は図３６のＸ１−Ｘ２線の断面図、図３７（ｂ）は導通トレンチ部に発生するシームと「す」とを説明するための断面図、図３８〜図４０は図３７（ａ）に続く配線層形成工程中のウエハ１ＷＢの図３６のＸ１−Ｘ２線に相当する箇所の断面図を示している。
【００８９】
まず、図３３に示すように、ウエハ１ＷＢの主面上に、例えば酸化シリコンからなる層間絶縁膜７ｂをＣＶＤ法等により堆積した後、その層間絶縁膜７ｂ上に、コンタクトホール形成用のレジストパターン３９ｃをフォトリソグラフィ技術により形成する。レジストパターン３９ｃは、導通トレンチ部８Ｃおよびその周辺のｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）におけるコンタクトホールの形成領域が露出され、それ以外の領域を覆うような平面形状に形成されている。
【００９０】
続いて、レジストパターン３９ｃをエッチングマスクとして、そこから露出する層間絶縁膜７ｂ，７ａを順にエッチングすることにより、図３４に示すように、層間絶縁膜７ｂ，７ａに、ｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）のソースおよびドレイン用のｎ＋型の半導体領域３ｂの上面が露出される複数のコンタクトホールＣＨ１を形成するとともに、層間絶縁膜７ｂに、導通トレンチ部８Ｃの主導体膜８ｂの上面が露出される複数のコンタクトホールＣＨ２を形成する。その後、レジストパターン３９ｃを除去した後、図３５に示すように、ウエハ１ＷＢの主面上に、例えばタングステン等のような高融点金属からなる導体膜１８をコンタクトホールＣＨ１，ＣＨ２を埋め込むようにＣＶＤ法等により堆積する。
【００９１】
続いて、導体膜１８をＣＭＰ法等により研磨することにより、図３６および図３７（ａ）に示すように、コンタクトホールＣＨ１，ＣＨ２の外部の余分な導体膜１８を除去し、コンタクトホールＣＨ１，ＣＨ２内のみに導体膜１８が残されるようにする。このようにしてコンタクトホールＣＨ１内にプラグ１８ａを形成し、コンタクトホールＣＨ２内にプラグ（接続部）１８ｂを形成する。このように、ｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）に接続されるプラグ１８ａと、導通トレンチ部８Ｃに接続されるプラグ１８ｂとを同時に形成することにより、工程の簡略化が可能となる。
【００９２】
ここで、本実施の形態では、プラグ１８ｂが導通トレンチ部８Ｃの主導体膜８ｂの上面中央を避けるように配置されている。その理由について、図３７（ｂ）を用いて説明する。すなわち、主導体膜８ｂの上面中央には、主導体膜８ｂの堆積の際に導通溝９ａの外周から成長してきた主導体膜８ｂの合わせ目（以下、シーム部という）４５が形成されている。このシーム部４５は、「す」４５ａが形成されていたり、「す」が形成されていないとしても他の部分より膜質が劣り、導電性が低かったりする。このため、このシーム部４５上にプラグ１８ｂを配置すると、主導体膜８ｂとプラグ１８ｂとの接触抵抗が大きくなるという問題が生じる。そこで、本実施の形態では、プラグ１８ｂを導通トレンチ部８Ｃの主導体膜８ｂの上面中央のシーム部４５を避けるように配置することにより、プラグ１８ｂと主導体膜８ｂとの接続性を向上させることができるので、プラグ１８ｂと主導体膜８ｂとの接触抵抗を低減できる。
【００９３】
続いて、図３８に示すように、ウエハ１ＷＢの主面の層間絶縁膜７ｂ上に、例えばアルミニウムまたはアルミニウム合金等からなる導体膜１９をスパッタリング法等によって堆積した後、その上に、配線形成用のレジストパターン３９ｄをフォトリソグラフィ技術により形成する。続いて、レジストパターン３９ｄをエッチングマスクとして、そこから露出する導体膜１９をエッチングすることにより、図３９に示すように、第１層目の配線１９ａを形成する。その後、レジストパターン３９ｄを除去する。ここでは、ｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）のソースおよびドレイン用の半導体領域３と、導通トレンチ部８Ｃとを電気的に接続する配線１９ａが例示されている。この配線１９ａは、プラグ１８ａを通じてｎチャネル型のＭＩＳ・ＦＥＴ（Ｑｎ）の一方のソースおよびドレイン用の半導体領域３と電気的に接続されているとともに、プラグ１８ｂを通じて導通トレンチ部８Ｃと電気的に接続されている。
【００９４】
続いて、上記と同様にプラグおよび配線の形成工程を繰り返すことにより、図４０に示すように、３層配線構成の配線層を形成する。その後、ウエハ１ＷＢの最上の配線１９ｃを覆うように層間絶縁膜７ｄ上に、例えば酸化シリコンと窒化シリコンとを下層から順にＣＶＤ法等によって堆積することによって保護膜２０を形成した後、その一部にフォトリソグラフィ技術およびエッチング技術により、下層の第３層配線１９ｃの一部が露出される開口部２１ｂを形成する。
【００９５】
次に、裏面研磨の工程に移行する（図３の工程１１０）。以下、この裏面研磨の工程を図４１〜図４６により説明する。図４１は図４０に続く裏面研磨工程中のウエハ１ＷＢの図３６のＸ１−Ｘ２線に相当する箇所の断面図、図４２（図４３〜図４５は図４２に示す裏面の変形例）は図４１に続く裏面研磨工程中のウエハ１ＷＢの図３６のＸ１−Ｘ２線に相当する箇所の断面図、図４６は図４２に続く裏面研磨工程中のウエハ１ＷＢの図３６のＸ１−Ｘ２線に相当する箇所の断面図を示している。
【００９６】
まず、図４１に示すように、基板１Ｓの裏面を、例えばＣＭＰ法などにより研磨して所定の厚さまで薄く加工する。研磨を実施したこの段階では、導通トレンチ部８Ｃは基板１Ｓの裏面には露出させない。これは、研磨により導通トレンチ部８Ｃが破壊されるのを防ぐためと、基板１Ｓに物理的なダメージ層が残留しないように、後の製造工程で非物理的な方法により基板１Ｓを薄く加工する余裕を残すためである。
【００９７】
続いて、図４２に示すように、基板１Ｓの裏面を、例えばフッ酸と硝酸との混合溶液、またはそれに類するシリコンエッチング溶液を用いたウエットエッチング法により、エッチングする。ウエットエッチング法に代えてドライエッチング法により基板１Ｓの裏面を選択的にエッチングしてもよい。エッチングを実施したこの段階では、絶縁膜１３は露出しているが、導通トレンチ部８Ｃは絶縁膜１３により覆われている。
【００９８】
図４３〜図４５に、図４２と同一工程における基板１Ｓの裏面の変形例を示す。図４３〜４５は、それぞれ前述した図２７〜図２９に対応する断面図である。
【００９９】
図４２に示した断面図では、絶縁膜１３が導通トレンチ部８Ｃを覆っているため、その後、絶縁膜１３を除去する工程が必要であるが、図４３〜図４５に示した断面図では、すでに導通トレンチ部８Ｃ（貫通電極８）が露出しており、前述した図２と同等の断面または同等の機能を有する形態となるので、絶縁膜１３のエッチングは不要となる。
【０１００】
続いて、図４６に示すように、露出した絶縁膜１３をエッチング法により除去する。これにより、基板１Ｓの裏面に導電トレンチ部８Ｃ（貫通電極８）が露出した前述した図２と同等の断面を有するウエハ１ＷＢが略完成する。
【０１０１】
次に、ウエハ積層の工程に移行する（図３の工程１１１）。以下、このウエハ積層の工程を図４７〜図４９により説明する。図４７はウエハ１ＷＢを積層するウエハ１ＷＣの断面図、図４８はウエハ１ＷＢとウエハ１ＷＣとを積層した断面図、図４９はウエハ１ＷＢとウエハ１ＷＣとを固定した断面図を示している。
【０１０２】
まず、ウエハ１ＷＢを積層するウエハ１ＷＣを準備する。図４７に示すように、ウエハ１ＷＣは一般的な半導体ＬＳＩの形成プロセスにより製造され、ウエハ１ＷＢに形成された貫通電極８との接続部となる最上層の領域には、半田バンプ電極５０が形成されている。この半田バンプ電極５０は、主にインジウム半田等の低硬度の材料、あるいは温度などの条件により低硬度となりうる金属または合金膜によって構成され、下層の配線層と電気的に接続されている。なお、ここで例示したウエハ１ＷＣは、貫通電極８が形成されておらず、かつ基板１Ｓを薄く加工しないウエハであるが、前述したウエハ１ＷＢと同様に、貫通電極８が形成され、かつ基板１Ｓを薄く加工したウエハを用いてもよい。
【０１０３】
続いて、図４８に示すように、ウエハ１ＷＢとウエハ１ＷＣとを接近させて、ウエハ１ＷＢに形成された導通トレンチ部８Ｃとウエハ１ＷＣに形成された半田バンプ電極５０とを物理的に接触させる。この際、半田バンプ電極５０に導通トレンチ部８Ｃを刺すことにより、ウエハ１ＷＢに形成された素子とウエハ１ＷＣに形成された素子との電気的接続を確保する。
【０１０４】
続いて、図４９に示すように、ウエハ１ＷＢとウエハ１ＷＣとの間の空間に、充填材としての機能も有する接着剤５１を充填し、ウエハ１ＷＢとウエハ１ＷＣとを固定する。これにより、物理的な強度を確保する。接着剤５１には絶縁性を持つ樹脂、例えばエポキシ樹脂などの熱硬化樹脂などを用いることができるが、これと同等の接着性、強度および絶縁性を有する材料であれば材質は問わない。
【０１０５】
ウエハ１ＷＢには、導通トレンチ部８Ｃの他に、ダミー電極ＤＢＩを備えることもできる。図５０に、ダミー貫通電極ＤＢＩを備えたウエハ１ＷＢとウエハ１ＷＣとを積層し、固定した断面図を示す。
【０１０６】
ウエハ１ＷＢに形成された導通トレンチ部８Ｃとウエハ１ＷＣに形成された半田バンプ電極５０とが物理的に接触する際に、導通トレンチ部８Ｃがウエハ１ＷＣの表面に接触する、または接着剤５１が充填されて機械的強度が確保されるまでの間に導通トレンチ部８Ｃに力が加わり、導通トレンチ部８Ｃの先端が破棄されることがある。しかし、ダミー電極ＤＢＩを備えることによって、ウエハ１ＷＢとウエハ１ＷＣとの間の空隙の幅を確保することができるので、導通トレンチ部８Ｃの破損を防ぐことができる。また、導通トレンチ部８Ｃに加わる垂直方向の力を分散させることができる。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０８】
本発明は、３次元構造を有する半導体装置の製造業に適用できる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の一実施の形態である半導体装置の製造工程中における複数枚の半導体ウエハの各々の全体斜視図である。
【図２】図１の複数枚の半導体ウエハのうちの所望の半導体ウエハ（上層ウエハ）の半導体チップの要部断面図である。
【図３】図１の半導体ウエハの半導体チップの形成工程のフロー図である。
【図４】分離部形成工程後の半導体ウエハの主面の要部平面図である。
【図５】図４のＸ１−Ｘ２線の断面図である。
【図６】図５に続く製造工程中の半導体ウエハの図４のＸ１−Ｘ２線に相当する箇所の断面図である。
【図７】図６に続く分離溝形成工程後の半導体ウエハの主面の要部平面図である。
【図８】図７のＸ１−Ｘ２線の断面図である。
【図９】図８に続く熱酸化膜形成工程後の半導体ウエハの図７のＸ１−Ｘ２線に相当する箇所の断面図である。
【図１０】（ａ）または（ｂ）は貫通分離部に形成される絶縁膜の変形例を説明する断面図である。
【図１１】図９に続く埋込膜の堆積工程後の半導体ウエハの図７のＸ１−Ｘ２線に相当する箇所の断面図である。
【図１２】図１１に続く埋込膜のエッチバック工程後の半導体ウエハの図７のＸ１−Ｘ２線に相当する箇所の断面図である。
【図１３】図１２に続くキャップ絶縁膜堆積工程後の半導体ウエハの図７のＸ１−Ｘ２線に相当する箇所の断面図である。
【図１４】図１３に続くキャップ絶縁膜形成工程後の半導体ウエハの図７のＸ１−Ｘ２線に相当する箇所の断面図である。
【図１５】図１４に続くキャップ絶縁膜形成工程後の半導体ウエハの図７のＸ１−Ｘ２線に相当する箇所の断面図である。
【図１６】図１５に続く絶縁トレンチ部形成工程後の半導体ウエハの要部平面図である。
【図１７】図１６のＸ１−Ｘ２線の断面図である。
【図１８】図１７に続くウエル形成工程後の半導体ウエハの図１６のＸ１−Ｘ２線に相当する箇所の断面図である。
【図１９】図１８に続くゲート絶縁膜およびゲート電極形成工程後の半導体ウエハの主面の要部平面図である。
【図２０】図１９のＸ１−Ｘ２線の断面図である。
【図２１】図２０に続くソース・ドレイン形成工程後の半導体ウエハの図１９のＸ１−Ｘ２線の断面図である。
【図２２】図２１に続く層間絶縁膜堆積工程後の半導体ウエハの図１９のＸ１−Ｘ２線に相当する箇所の断面図である。
【図２３】図２２に続く導通溝形成工程中の半導体ウエハの図１９のＸ１−Ｘ２線に相当する箇所の断面図である。
【図２４】図２３に続く導通溝形成工程後の半導体ウエハの図１９のＸ１−Ｘ２線に相当する箇所の断面図である。
【図２５】図２４に示した貫通分離部の変形例を説明する断面図である。
【図２６】図２４に示した貫通分離部の変形例を説明する断面図である。
【図２７】図２４に示した貫通分離部の変形例を説明する断面図である。
【図２８】図２４に示した貫通分離部の変形例を説明する断面図である。
【図２９】図２４に示した貫通分離部の変形例を説明する断面図である。
【図３０】図２４に続く導体膜堆積工程後の半導体ウエハの図１９のＸ１−Ｘ２線に相当する箇所の断面図である。
【図３１】図３０に続く導通トレンチ形成工程後の半導体ウエハの主面の要部平面図である。
【図３２】図３１のＸ１−Ｘ２線の断面図である。
【図３３】図３２に続くプラグ形成工程中の半導体ウエハの図３１のＸ１−Ｘ２線に相当する箇所の断面図である。
【図３４】図３３に続くプラグ形成工程中の半導体ウエハの図３１のＸ１−Ｘ２線に相当する箇所の断面図である。
【図３５】図３４に続くプラグ形成工程中の半導体ウエハの図３１のＸ１−Ｘ２線に相当する箇所の断面図である。
【図３６】図３５に続くプラグ形成工程後の半導体ウエハの主面の要部平面図である。
【図３７】（ａ）は図３６のＸ１−Ｘ２線の断面図、（ｂ）は導通トレンチ部に発生するシームと「す」とを説明するための断面図である。
【図３８】図３７（ａ）に続く配線層形成工程中の半導体ウエハの図３６のＸ１−Ｘ２線に相当する箇所の断面図である。
【図３９】図３８に続く配線層形成工程中の半導体ウエハの図３６のＸ１−Ｘ２線に相当する箇所の断面図である。
【図４０】図３９に続く配線層形成工程中の半導体ウエハの図３６のＸ１−Ｘ２線に相当する箇所の断面図である。
【図４１】図４０に続くウエハ裏面研磨工程中の図３６のＸ１−Ｘ２線に相当する箇所の断面図である。
【図４２】図４１に続くウエハ裏面研磨工程中の図３６のＸ１−Ｘ２線に相当する箇所の断面図である。
【図４３】図４２と同一工程におけるウエハ裏面研磨工程中の変形例であり、図２８に対応する断面図である。
【図４４】図４２と同一工程におけるウエハ裏面研磨工程中の変形例であり、図２９に対応する断面図である。
【図４５】図４２と同一工程におけるウエハ裏面研磨工程中の変形例であり、図２３０に対応する断面図である。
【図４６】図４２に続くウエハ裏面研磨工程中の図３６のＸ１−Ｘ２線に相当する箇所の断面図である。
【図４７】本発明の一実施の形態による積層されるウエハのうち、下層ウエハの断面図である。
【図４８】本発明の一実施の形態による上層ウエハと下層ウエハとを電気的に接続した時点の断面図である。
【図４９】図４６に続く上層ウエハと下層ウエハとを電気的に接続した後に、上層ウエハと下層ウエハとの間に充填材を充填した後の断面図である。
【図５０】本発明の一実施の形態によるダミー電極を備えた上層ウエハと下層ウエハとを積層した後の断面図を示す。
【符号の説明】
【０１１０】
１ＷＡ，１ＷＢ，１ＷＣ  半導体ウエハ
１ＣＡ，１ＣＢ，１ＣＣ  半導体チップ
１Ｓ  半導体基板
２  分離部（第１分離部）
２ａ  分離溝
２ｂ  絶縁膜
３  ソースおよびドレイン用の半導体領域
３ａ  ｎ−型の半導体領域
３ｂ  ｎ＋型の半導体領域
４  ゲート絶縁膜
５  ゲート電極
６  サイドウォール
７ａ〜７ｄ  層間絶縁膜
８  貫通電極
８Ｃ  導通トレンチ部（導体部、第２埋め込み膜）
８ａ  バリア導体膜
８ｂ  主導体膜
９  貫通孔
９ａ  導通溝（第２溝）
１０  貫通分離部
１０Ａ  絶縁トレンチ部（第２分離部）
１１  貫通孔
１１ａ  分離溝（第１溝）
１２  埋込膜（第１埋め込み膜）
１３  絶縁膜（第１絶縁膜）
１４  キャップ絶縁膜（第２絶縁膜）
１８  導体膜
１８ａ  プラグ
１８ｂ  プラグ（接続部）
１８ｃ，１８ｄ  プラグ
１９  導体膜
１９ａ〜１９ｃ  配線
２０  保護膜
２１ｂ  開口部
３５  パッド絶縁膜
３６，３８  絶縁膜
３９ａ〜３９ｄ  フォトレジストパターン
４５  シーム部
４５ａ  「す」
５０  半田バンプ電極
５１  接着剤
ＣＨ１，ＣＨ２  コンタクトホール
Ｄ１  落ち込み量
Ｄ２  分離部の厚さ
ＤＢＩ  ダミー電極
ＤＬ  ダミー活性領域
Ｌ  活性領域
ＰＷＬ  ｐ型のウエル
Ｑ  ＭＩＳ・ＦＥＴ
Ｑｎ  ｎチャネル型のＭＩＳ・ＦＥＴ
【図１】
2010114352.tif 000003
【図２】
2010114352.tif 000004
【図３】
2010114352.tif 000005
【図４】
2010114352.tif 000006
【図５】
2010114352.tif 000007
【図６】
2010114352.tif 000008
【図７】
2010114352.tif 000009
【図８】
2010114352.tif 000010
【図９】
2010114352.tif 000011
【図１０】
2010114352.tif 000012
【図１１】
2010114352.tif 000013
【図１２】
2010114352.tif 000014
【図１３】
2010114352.tif 000015
【図１４】
2010114352.tif 000016
【図１５】
2010114352.tif 000017
【図１６】
2010114352.tif 000018
【図１７】
2010114352.tif 000019
【図１８】
2010114352.tif 000020
【図１９】
2010114352.tif 000021
【図２０】
2010114352.tif 000022
【図２１】
2010114352.tif 000023
【図２２】
2010114352.tif 000024
【図２３】
2010114352.tif 000025
【図２４】
2010114352.tif 000026
【図２５】
2010114352.tif 000027
【図２６】
2010114352.tif 000028
【図２７】
2010114352.tif 000029
【図２８】
2010114352.tif 000030
【図２９】
2010114352.tif 000031
【図３０】
2010114352.tif 000032
【図３１】
2010114352.tif 000033
【図３２】
2010114352.tif 000034
【図３３】
2010114352.tif 000035
【図３４】
2010114352.tif 000036
【図３５】
2010114352.tif 000037
【図３６】
2010114352.tif 000038
【図３７】
2010114352.tif 000039
【図３８】
2010114352.tif 000040
【図３９】
2010114352.tif 000041
【図４０】
2010114352.tif 000042
【図４１】
2010114352.tif 000043
【図４２】
2010114352.tif 000044
【図４３】
2010114352.tif 000045
【図４４】
2010114352.tif 000046
【図４５】
2010114352.tif 000047
【図４６】
2010114352.tif 000048
【図４７】
2010114352.tif 000049
【図４８】
2010114352.tif 000050
【図４９】
2010114352.tif 000051
【図５０】
2010114352.tif 000052