(57)【要約】      （修正有）【課題】増倍電極下のスプリアス電荷による画像信号中のノイズを除去する。【解決手段】この電子増倍機能内蔵型の固体撮像素子においては、増倍レジスタＥＭにおける電子転送方向に垂直な断面内において、絶縁層２は、中央領域の厚みよりも、両サイド部の厚みが大きくなっており、Ｎ型の半導体領域１Ｃの中央領域と両サイド部との境界において一対のオーバーフロードレイン１Ｎが形成され、それぞれのオーバーフロードレイン１Ｎは、増倍レジスタＥＭにおける電子転送方向に沿って延びている。オーバーフローゲート電極Ｇは、絶縁層２の薄い部分から厚い部分にかけて延びており、また、各転送電極８（８Ａ，８Ｂ）の長手方向の両端部と絶縁層２との間に介在し、各電極８（８Ａ，８Ｂ）に対するシールド電極としても機能している。【選択図】図８
2010177587.tif 000002
【特許請求の範囲】
【請求項１】
撮像領域と、
前記撮像領域からの電子を転送する水平シフトレジスタと、
前記水平シフトレジスタからの電子を増倍する増倍レジスタと、
を備え、
前記増倍レジスタは、
半導体領域と、
前記半導体領域上に形成された絶縁層と、
前記絶縁層上に隣接して形成された複数の転送電極と、
前記転送電極間に配置され直流電位が印加されるＤＣ電極と、
を備え、
前記増倍レジスタにおける電子転送方向に垂直な断面内において、前記絶縁層は、中央領域の厚みよりも、両サイド部の厚みが大きくなっており、前記半導体領域の前記中央領域と前記両サイド部との境界において一対のオーバーフロードレインが形成され、
それぞれの前記オーバーフロードレインは、前記増倍レジスタにおける電子転送方向に沿って延びている、
ことを特徴とする電子増倍機能内蔵型の固体撮像素子。
【請求項２】
前記ＤＣ電極の次段に位置する前記転送電極を増倍電極とし、前記増倍電極及び前記オーバーフロードレインから絶縁され、且つ、前記増倍電極と前記オーバーフロードレインとの間に介在するオーバーフローゲート電極を更に備える、
ことを特徴とする請求項１に記載の電子増倍機能内蔵型の固体撮像素子。
【請求項３】
前記オーバーフロードレインと前記半導体領域との間に、前記半導体領域から前記オーバーフロードレインへの電子の流入を阻害するポテンシャル障壁領域を備えている、
ことを特徴とする請求項１に記載の電子増倍機能内蔵型の固体撮像素子。
【請求項４】
前記半導体領域はＮ型半導体からなり、
前記ポテンシャル障壁領域は、前記半導体領域よりも低濃度のＮ型半導体からなり、
前記オーバーフロードレインは、前記半導体領域よりも高濃度のＮ型半導体からなる、
ことを特徴とする請求項３に記載の電子増倍機能内蔵型の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子増倍機能内蔵型の固体撮像素子に関するものである。
【背景技術】
【０００２】
従来、増倍レジスタを有する固体撮像素子が知られている（例えば、下記特許文献１参照）。このような固体撮像素子においては、撮像領域から読み出された電荷を、水平シフトレジスタを介して増倍レジスタに転送している。増倍レジスタは、半導体層上に形成された絶縁層と、絶縁層上に形成された転送電極とを備えているが、ある電極（ＤＣ電極）に直流電位を与えて固定した状態で、次段の転送電極（増倍電極）の電位を大きく上昇させると、これらの電極間の電荷転送時において、電子増倍が行われるとされている。下記特許文献１に記載の増倍レジスタでは、増倍電極によってチャネル両側のアイソレーション近傍に発生するスプリアス電荷を抑制するため、アイソレーションと増倍電極との間にシールド電極を配置している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００７−５３３１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の構造の場合、増倍電極下のスプリアス電荷の除去は十分ではなく、画像信号中にノイズが含まれるという問題がある。
【０００５】
本発明は、このような課題に鑑みてなされたものであり、ノイズを十分に除去できる電子増倍機能内蔵型の固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述の課題を解決するため、本発明に係る電子増倍機能内蔵型の固体撮像素子は、撮像領域と、撮像領域からの電子を転送する水平シフトレジスタと、水平シフトレジスタからの電子を増倍する増倍レジスタとを備え、増倍レジスタは、半導体領域と、半導体領域上に形成された絶縁層と、絶縁層上に隣接して形成された複数の転送電極と、転送電極間に配置され直流電位が印加されるＤＣ電極と、を備え、増倍レジスタにおける電子転送方向に垂直な断面内において、絶縁層は、中央領域の厚みよりも、両サイド部の厚みが大きくなっており、半導体領域の中央領域と両サイド部との境界において一対のオーバーフロードレインが形成され、それぞれのオーバーフロードレインは、増倍レジスタにおける電子転送方向に沿って延びていることを特徴とする。
【０００７】
増倍レジスタにおいては、ＤＣ電極直下の半導体領域から電子を、特定の転送電極（増倍電極）に大きな電圧をかけて、この直下の半導体領域に引きつけて増倍する。また、電子走行の両サイド部の絶縁層の厚みは大きく、このような絶縁層（局所酸化膜（ＬＯＣＯＳ））は、電子の走行領域や不純物の添加領域を制御するのに有効である。その一方で、大きな電圧が印加される増倍電極により形成される電界によって、かかる絶縁層における厚みの大きな箇所（両サイド部）と、小さな箇所（中央領域）との境界（バーズビーク）、或いはその外側の絶縁層の直下における半導体領域内において、スプリアス電荷が発生することが判明した。
【０００８】
そこで、本発明では、かかる境界において一対のオーバーフロードレインを形成し、それぞれのオーバーフロードレインが、増倍レジスタにおける電子転送方向に沿って延びていることとした。これにより、発生したスプリアス電荷をオーバーフロードレインが吸収することができるため、ノイズ成分の少ない電子増倍が可能となる。
【０００９】
また、本発明に係る電子増倍機能内蔵型の固体撮像素子は、ＤＣ電極の次段に位置する転送電極を増倍電極とし、増倍電極及びオーバーフロードレインから絶縁され、且つ、増倍電極とオーバーフロードレインとの間に介在するオーバーフローゲート電極を更に備えることができる。増倍レジスタ内の過剰電子は、ブルーミングに似た現象を生じさせるため、これがノイズとして機能し、好ましくない。
【００１０】
そこで、本発明では、オーバーフローゲート電極に与えるバイアス電位を制御することによって、増倍レジスタ内に存在する過剰電子を、オーバーフロードレイン内に導くことも可能である。また、オーバーフロードレインの外側に位置する絶縁層の厚い部分の直下の領域で発生したノイズ電荷が、増倍レジスタの電子走行領域に流入するのを抑制することもできる。これにより、ノイズ成分の少ない電子増倍が可能となる。
【００１１】
もちろん、オーバーフローゲート電極の代わりに、適当なポテンシャル障壁領域を半導体領域内に形成しておくことで、かかるポテンシャル障壁領域を超えた過剰電子を、オーバーフロードレイン内に流すことができる。
【００１２】
すなわち、本発明に係る電子増倍機能内蔵型の固体撮像素子は、オーバーフロードレインと半導体領域との間に、半導体領域からオーバーフロードレインへの電子の流入を阻害するポテンシャル障壁領域を備えることができる。この構造の場合、オーバーフローゲートを形成しない場合においても、電子走行領域から、ポテンシャル障壁領域を超えた過剰電子を、オーバーフロードレインに流すことができる。これにより、ノイズ成分の少ない電子増倍が可能となる。また、ポテンシャル障壁領域は、オーバーフロードレインの外側に位置する絶縁層の厚い部分の直下の領域で発生したノイズ電荷が、増倍レジスタの電子走行領域に流入するのを抑制することもできる。
【００１３】
また、上記半導体領域はＮ型半導体からなり、ポテンシャル障壁領域は、半導体領域よりも低濃度のＮ型半導体からなり、オーバーフロードレインは、半導体領域よりも高濃度のＮ型半導体からなることが好ましい。この場合、低濃度のＮ型半導体が、上記ポテンシャル障壁領域として機能するため、ノイズ成分の少ない電子増倍が可能となる。
【発明の効果】
【００１４】
本発明の電子増倍機能内蔵型の固体撮像素子によれば、ノイズ成分の少ない電子増倍が可能となる。
【図面の簡単な説明】
【００１５】
【図１】固体撮像素子の平面図である。
【図２】図１に示した固体撮像素子のＩＩ−ＩＩ矢印断面図である。
【図３】図１に示した固体撮像素子のＩＩＩ−ＩＩＩ矢印断面図である。
【図４】固体撮像素子の詳細な接続関係を示す平面図である。
【図５】図４に示した固体撮像素子のＶ−Ｖ矢印断面図である。
【図６】駆動／読出回路と固体撮像素子の接続関係を示すブロック図である。
【図７】増倍レジスタにおけるポテンシャル図である。
【図８】第１形態に係る増倍レジスタの斜視図である。
【図９】増倍レジスタの平面図である。
【図１０】図８に示した増倍レジスタのＸ−Ｘ矢印断面図である。
【図１１】第２形態に係る増倍レジスタの斜視図である。
【図１２】増倍レジスタの平面図である。
【図１３】図１１に示した増倍レジスタのＸＩＩＩ−ＸＩＩＩ矢印断面図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態に係る電子増倍機能内蔵型の固体撮像素子について説明する。なお、同一要素には同一符号を用いることとし、重複する説明は省略する。
【００１７】
図１は裏面入射型の固体撮像素子１００の平面図である。
【００１８】
半導体基板上には絶縁層２が形成されており、絶縁層２の表面上には複数の垂直電荷転送電極が形成され、これらは垂直シフトレジスタを構成している。垂直シフトレジスタの形成された領域は撮像領域ＶＲであって、本例の場合はＣＣＤ撮像領域である。なお、撮像領域ＶＲは、ＭＯＳ型のイメージセンサから構成してもよい。
【００１９】
撮像領域ＶＲの一辺には、水平シフトレジスタＨＲが隣接して設けられており、水平シフトレジスタＨＲから増倍レジスタＥＭに至る電荷転送経路内には、コーナーレジスタＣＲが配置されている。コーナーレジスタＣＲの構造は、水平シフトレジスタＨＲと同一であるが、電荷転送方向が円弧を描くように曲がっている。増倍レジスタＥＭの出力端には、アンプＡＭＰが電気的に接続されており、アンプＡＭＰの出力端子ＯＳから取得された画像信号が画素ごとに順次読み出される。
【００２０】
絶縁層２が形成された半導体基板の裏面側の中央部は、矩形状にエッチングされており、凹部ＤＰが形成されている。凹部ＤＰの形成された側は、基板の裏面であり、イメージは固体撮像素子の裏面側に入射する。
【００２１】
図２は、図１に示した固体撮像素子のＩＩ−ＩＩ矢印断面図である。
【００２２】
固体撮像素子１００は、Ｐ型の半導体基板１Ａと、半導体基板１Ａ上に成長したＰ型のエピタキシャル層１Ｂと、エピタキシャル層１Ｂ内に形成された撮像領域ＶＲと、エピタキシャル層１Ｂ内に形成されたＮ型の半導体領域１Ｃを有しており、埋め込みチャネル型のＣＣＤが構成されている。光像ｈνは、基板裏面側から入射する。半導体基板１Ａは裏面側からエッチングされ、凹部ＤＰを構成している。なお、半導体基板１Ａ、エピタキシャル層１Ｂ及び半導体領域１Ｃを含んだ全体を半導体基板１とする。半導体基板１上に絶縁層２が形成され、絶縁層２上に転送電極３が設けられている。エピタキシャル層１Ｂの一部にはＰ型のコンタクト領域１Ｇが形成されており、コンタクト領域１Ｇには電極Ｅ１が設けられている。電極Ｅ１にグランド電位などの基準電位を与えると、Ｐ型の半導体基板１Ａとエピタキシャル層１Ｂの電位が決定される。
【００２３】
撮像領域ＶＲにおいて、転送される電子は、図２の紙面に垂直な方向に進行する。なお、Ｎ型の半導体領域内には、電荷転送方向に沿って延びた複数のＰ型半導体領域からなるアイソレーションＩＳ（図４参照）が形成され、垂直シフトレジスタの各チャネルを画成しているが、説明の簡略化のため、同図ではアイソレーションを示していない。
【００２４】
図３は、図１に示した固体撮像素子のＩＩＩ−ＩＩＩ矢印断面図である。
【００２５】
撮像領域ＶＲに設けられた転送電極３Ａ、３Ｂは交互に配置されており、これらは一部領域が重なっているが、隣接する転送電極３Ａ，３Ｂ間には絶縁層５が介在し、電気的に分離されている。撮像領域ＶＲからの信号は水平シフトレジスタＨＲによって、コーナーレジスタＣＲを介して、増倍レジスタＥＭに転送される。また、水平シフトレジスタＨＲの隣には、増倍レジスタＥＭ（同図では電極群をのみをＥＭとして模式的に示している）が位置している。
【００２６】
半導体基板１は凹部ＤＰの形成された薄板部と、その周囲の厚板部からなる。厚板部においては、光の入射によって内部で発生したキャリアは、表面側に到達する前に消滅する。特に、半導体基板１ＡのＰ型不純物濃度は、エピタキシャル層１Ｂよりも十分に高濃度であるので、キャリアの走行距離も短くなる。水平シフトレジスタＨＲ、コーナーレジスタＣＲ（図１参照）及び増倍レジスタＥＭは、少なくとも薄板部よりも外側の領域に形成され、好ましくは厚板部の領域に形成されている。したがって、厚板部において発生したキャリアが、これらのレジスタ内に混入することはない。
【００２７】
図４は、固体撮像素子の詳細な接続関係を示す平面図である。
【００２８】
撮像領域ＶＲは、垂直方向に沿って交互に配置された垂直転送電極３Ａ，３Ｂを備えている。各転送電極３Ａ，３Ｂは水平方向に延びており、隣接するもの同士は若干重なっている。本例においては、転送電極３には、３相の駆動電圧（Ｐ１Ｖ，Ｐ２Ｖ，Ｐ３Ｖ）が与えられている。この駆動電圧の印加により、転送電極直下に蓄積された電子が、垂直方向に転送される。なお、同図においては、ＦＦＴ（フル・フレーム・トランスファー）方式のＣＣＤが示されているが、これは蓄積領域を更に含むＦＴ（フレーム・トランスファー）方式のＣＣＤ、或いは、ＩＴ（インターライン・トランスファー）方式のＣＣＤに置換することもできる。
【００２９】
撮像領域ＶＲには、各垂直電荷転送チャネルＣＨ１〜ＣＨ１０を分離するためのＰ型のアイソレーションＩＳが形成されている。撮像領域ＶＲを構成するチャネルＣＨ１〜ＣＨ１０において光の入射に応答して発生した電荷は、垂直方向へ転送され、チャネル毎に水平シフトレジスタＨＲの各転送電極６の直下に流れ込む。
【００３０】
なお、撮像領域ＶＲと水平シフトレジスタＨＲとの間には、ゲート電圧ＴＧが与えられる転送電極（トランスファーゲート）が設けられており、ゲート電圧ＴＧを制御することで、撮像領域ＶＲから水平シフトレジスタＨＲに流れ込む電荷量を制御することができる。
【００３１】
水平シフトレジスタＨＲを構成している転送電極６Ａ，６Ｂは、水平方向に沿って交互に配置され、一部分が重なっている。なお、いずれのレジスタにおいても、隣接する転送電極３Ａ、３Ｂ、６Ａ，６Ｂ、７Ａ，７Ｂ、８Ａ，８Ｂ間には、絶縁層２の上に形成された絶縁層５（図５参照）が介在しており、これらは電気的に分離されている。転送電極６には、３相の駆動電圧（Ｐ１ＨＡ，Ｐ２ＨＡ，Ｐ３ＨＡ）が与えられ、転送電極６の直下の電子は、水平方向に転送される。水平シフトレジスタＨＲには、円弧状に曲がったコーナーレジスタＣＲが連続している。コーナーレジスタＣＲを構成している転送電極７Ａ，７Ｂは、円弧に沿って交互に配置され、一部分が重なっている。転送電極７には、水平シフトレジスタに与えられるものと共通の３相の駆動電圧（Ｐ１ＨＡ，Ｐ２ＨＡ，Ｐ３ＨＡ）が与えられ、転送電極７の直下の電子は、円弧に沿って、増倍レジスタＥＭまで転送される。
【００３２】
増倍レジスタＥＭでは、転送電極８Ａ，８Ｂを水平方向に沿って交互に配置しており、一部分が重なっている。転送電極８には、３相の駆動電圧（Ｐ１ＨＢ，Ｐ２ＨＢ，Ｐ３ＨＢ）が与えられ、転送電極８の直下の電子は、水平方向に転送される。４つ組の転送電極８のうち、３つの転送電極８には駆動電圧が与えられるが、残りの１つの転送電極８は、ＤＣ電極であって直流電位ＤＣＢが与えられる。本例では、水平方向に順次隣接する４つ組の転送電極８、すなわち、第１番目、第２番目、第３番目、第４番目の転送電極８がある場合、２番目に位置するものをＤＣ電極として、これに直流電位ＤＣＢを与える。
【００３３】
転送電極８に与えられる電位は正電位であるが、第１番目の転送電極８に適当な正電位（Ｐ１ＨＢ）を印加し、ポテンシャル井戸を深くし（電位を上げる：図７参照）、この井戸内に電子を蓄積しておく。第３番目の転送電極８にも大きな正電位（Ｐ２ＨＢの最大値＞Ｐ２ＨＡの最大値）を与え、ポテンシャル井戸を深くしておき、第２番目の転送電極８に与えられる一定の電位（ＤＣＢ）は、これらの電位（Ｐ１ＨＢ，Ｐ２ＨＢ）よりも低く、第１番目と第３番目の井戸の間にポテンシャル障壁を形成する。この状態で、第１番目のポテンシャル井戸を浅くしていくと（電位を下げる；図７参照）、ポテンシャル井戸から溢れた電子が、ポテンシャル障壁を越えて、第３番目の転送電極のポテンシャル井戸（ポテンシャル深さΦＡ）内に落ちる。この電子の落下の際、電子増倍が行われる。第１番目のポテンシャルの電位は、更に下げて（上方向）、蓄積された電子が完全に第３番目のポテンシャル井戸に転送されるようにする。なお、ポテンシャルΦの向きは下向きが正である。
【００３４】
この増倍された電子は、第４番目の転送電極８の直下のポテンシャル井戸を深くしながら、第３番目の転送電極８の直下のポテンシャル井戸を浅くすることで、第４番目のポテンシャル井戸に移動させることができる。同様に、第４番目のポテンシャル井戸に蓄積された電子は、第３番目から第４番目の電荷転送を行った方法と同じ方法を用いて、次の組の第１番目のポテンシャル井戸に移動させ、蓄積される。以下、上記と同一の手法を用いて、次の組においても、増倍・転送工程を繰り返す。なお、本例では、電荷転送には、３相駆動が用いられているが、これは４相駆動としたり、２相駆動とすることも可能である。
【００３５】
増倍された電子は、最終的に高濃度のＮ型半導体領域ＦＤに流れ込む。半導体領域ＦＤは、アンプＡＭＰに接続されている。このアンプＡＭＰは半導体基板１内に作りこまれたフローティング・ディフュージョン・アンプである。
【００３６】
図５は、図４に示した固体撮像素子のＶ−Ｖ矢印断面図である。なお、図６は、駆動／読出回路２００と固体撮像素子１００の接続関係を示すブロック図である。駆動／読出回路２００から、各種の信号が固体撮像素子１００に与えられる。なお、電荷読出部の説明においては、便宜上、各要素と信号は同一符号を用いることとする。
【００３７】
まず、信号読出部の構成について説明する。信号読出部の半導体領域ＦＤには、アンプＡＭＰが接続されている。半導体領域ＦＤ内の電荷量に応じて、トランジスタＱＢのゲート電位が変動し、これに応じて、出力ドレインＯＤからトランジスタＱＢを介して抵抗Ｒを流れる電流量が変化する。すなわち、半導体領域ＦＤに蓄積された電荷量に応じて、抵抗Ｒの両端値の電圧（出力電圧）ＯＳが変化し、これが読み出されることとなる。
【００３８】
１つの画素からの電荷が読み出された後、リセットゲートＲＧにリセット電圧ＲＧが入力され、リセットドレインＲＤを介して半導体領域ＦＤの電位がリセットされる。ここで、リセットドレインＲＤのポテンシャルは正であるため、リセット時には、電子を蓄積可能なポテンシャル井戸が半導体領域ＦＤ内に形成される。リセット後には、リセットゲートＲＧの電位を制御して、トランジスタＱＡをオフし、半導体領域ＦＤの電位をフローティングレベルにしておく。
【００３９】
なお、半導体領域ＦＤ内に電荷を流入させる前は、手前の信号ゲートＳＧの電位を上げて、ここに電荷を蓄積し、且つ、出力ゲートＯＧの電位は固定して、信号ゲートＳＧの直下領域から半導体領域ＦＤ内に電荷が流れ込まないように障壁を形成しておく。その後、出力ゲートＯＧの電位は固定したまま、信号ゲートＳＧの電位を下げれば、信号ゲートＳＧの直下に蓄積された電荷が、半導体領域ＦＤ内に流れ込む。
【００４０】
次に、増倍レジスタＥＭについて説明する。増倍レジスタＥＭは、水平シフトレジスタＨＲからの電子を増倍する。
【００４１】
エピタキシャル層は、結晶性に優れていることで知られている。したがって、Ｐ型のエピタキシャル層１ＢにＮ型の半導体領域を１Ｃ形成した場合、垂直シフトレジスタ、水平シフトレジスタＨＲ、及びコーナーレジスタＣＲにおける電子は、結晶性の優れた半導体内において転送され、ノイズが少なくなり、電子転送が高精度に行われる。このように転送された電子は、増倍レジスタＥＭの半導体領域１Ｃ内に入る。
【００４２】
増倍レジスタＥＭは、Ｎ型の半導体領域１Ｃと、半導体領域１Ｃ上に形成された絶縁層２と、絶縁層２上に隣接して形成された複数の転送電極８と、転送電極８間に配置され直流電位ＤＣＢ（図４及び図７参照）が印加されるＤＣ電極８とを備えている。なお、エピタキシャル層１Ｂは基板全面に形成されているが、Ｎ型の半導体領域１Ｃは、撮像領域ＶＲ、水平シフトレジスタＨＲ、コーナーレジスタＣＲ、増倍レジスタＥＭの形成された領域のみに選択的に形成されている。
【００４３】
図７は、増倍レジスタＥＭにおけるポテンシャル図である。
【００４４】
上記構造の場合、同図に示すように、増倍レジスタＥＭにおける転送電極８の直下の半導体領域内の電位変化が急峻になり、電子増倍率が著しく向上する。すなわち、直流電位ＤＣＢが印加されるＤＣ電極８と、電位Ｐ２ＨＢが与えられる次段の転送電極（増倍電極）８との間における、Ｎ型の半導体領域１Ｃ内の電位変化が急峻になり、顕著に電子増倍が行われる。
【００４５】
直流電位ＤＣＢが与えられる第２番目のポテンシャルを超えて、第１番目のポテンシャル井戸（電位Ｐ１ＨＢ）から、第３番目のポテンシャル井戸（電位ＰＨ２Ｂ）に電子が流れ込む際に、電子増倍が行われる。
【００４６】
図８は第１形態に係る増倍レジスタＥＭの斜視図、図９は増倍レジスタの平面図、図１０は図８に示した増倍レジスタＥＭのＸ−Ｘ矢印断面図である。
【００４７】
上述のように、この電子増倍機能内蔵型の固体撮像素子は、撮像領域ＶＲと、撮像領域ＶＲからの電子を転送する水平シフトレジスタＨＲと、水平シフトレジスタＨＲからの電子を増倍する増倍レジスタＥＭとを備えている。増倍レジスタＥＭは、Ｎ型の半導体領域１Ｃと、半導体領域１Ｃ上に形成された絶縁層２と、絶縁層２上に隣接して形成された複数の転送電極８と、転送電極８間に配置され直流電位が印加されるＤＣ電極８（ＤＣＢが印加される電極）とを備えている。なお、ＤＣ電極８（ＤＣＢ）の次段に位置する転送電極を増倍電極８（Ｐ２ＨＢ）としている。隣接する電極８は、一部分が重なっているが、これらの間には絶縁層が介在しており、電気的には分離されている。
【００４８】
ここで、増倍レジスタＥＭにおける電子転送方向に垂直な断面（図１０）内において、絶縁層２は、中央領域の厚みよりも、両サイド部の厚みが大きくなっており、半導体領域１Ｃの上記中央領域と上記両サイド部との境界において一対のオーバーフロードレイン１Ｎが形成されている。両サイド部の絶縁層２は、局所酸化膜（ＬＯＣＯＳ）である。そして、それぞれのオーバーフロードレイン１Ｎは、増倍レジスタＥＭにおける電子転送方向（各転送電極８の長手方向と厚み方向の双方に垂直な方向）に沿って延びている。絶縁層２の中央領域は薄いため、この絶縁層２を介して不純物のイオン注入や拡散を行って半導体領域１Ｃを形成することもできるが、もちろん中央領域の絶縁層２の形成前に不純物を添加してもよい。
【００４９】
個々のオーバーフロードレイン１Ｎは、絶縁層２における一対の上記境界にそれぞれ接触している。絶縁層２の厚い部分の直下には、高濃度のＰ型半導体からなるアイソレーション（チャネルストップ）ＣＳが形成されている。アイソレーションＣＳは、電子転送方向に沿って延びており、その不純物濃度はエピタキシャル層１Ｂの不純物濃度よりも高い。また、個々のオーバーフロードレイン１Ｎは、Ｐ型のアイソレーションＣＳとＮ型の半導体領域１Ｃとの間に形成されている。
【００５０】
駆動信号Ｐ１ＨＢ、ＤＣＢ、Ｐ２ＨＢ、Ｐ３ＨＢがそれぞれ印加される電極８（８Ａ，８Ｂ）は、それぞれ、コンタクト電極Ｈ１，ＨＤ，Ｈ２，Ｈ３を介して、配線Ｌ１，ＬＤ，Ｌ２，Ｌ３に電気的に接続されている。したがって、配線Ｌ１，ＬＤ，Ｌ２，Ｌ３に、駆動信号Ｐ１ＨＢ、ＤＣＢ、Ｐ２ＨＢ、Ｐ３ＨＢをそれぞれ与えれば、各電極８に所望のバイアス電位を与えることができる。配線Ｌ１，ＬＤ，Ｌ２，Ｌ３は、それぞれ、電子転送方向に沿って延びており、絶縁層２の厚い部分上、かつ、配線Ｌ１，ＬＤ，Ｌ２，Ｌ３の上に位置している。
【００５１】
増倍レジスタＥＭにおいては、ＤＣ電極８（ＤＣＢが与えられる電極）直下の半導体領域２のポテンシャルに対して、特定の転送電極（増倍電極）８（Ｐ２ＨＢが与えられる電極）に大きな電圧をかけて、この直下の半導体領域２のポテンシャルを深くして、電子を増倍している。
【００５２】
また、電子走行の両サイド部の絶縁層２の厚みは大きく、半導体表面を内部に押し下げるように形成されているので、絶縁層２の厚い部分は、アイソレーションＣＳと協働して、電子の走行領域を、絶縁層２の中央領域（薄い領域）の直下に制限するように機能している。また、絶縁層２の厚い部分が、Ｎ型不純物の添加の際には、マスクとして機能し、不純物の添加領域を制御するのにも有効である。
【００５３】
大きな電圧が印加される増倍電極８により形成される電界によって、絶縁層２における厚みの大きな箇所（両サイド部）と、小さな箇所（中央領域）との境界（バーズビーク）、或いはその外側の絶縁層２の直下における半導体領域１Ｃ，ＣＳ内において、スプリアス電荷が発生する。この境界には、一対のオーバーフロードレイン１Ｎが形成されている。それぞれのオーバーフロードレイン１Ｎは、増倍レジスタＥＭにおける電子転送方向に沿って延びているので、発生したスプリアス電荷をオーバーフロードレイン１Ｎが吸収することができる。したがって、この増倍レジスタＥＭでは、ノイズ成分の少ない電子増倍が可能となる。
【００５４】
また、本例の増倍レジスタＥＭは、オーバーフローゲート電極Ｇを更に備えている。オーバーフローゲート電極Ｇは、増倍電極８及びオーバーフロードレイン１Ｎから絶縁されており、且つ、増倍電極８とオーバーフロードレイン１Ｎとの間に介在している。詳説すれば、オーバーフローゲート電極Ｇは、絶縁層２の薄い部分から厚い部分にかけて延びており、また、各転送電極８（８Ａ，８Ｂ）の長手方向の両端部と絶縁層２との間に介在し、各電極８（８Ａ，８Ｂ）に対するシールド電極としても機能している。オーバーフローゲート電極Ｇと全ての電極８（８Ａ，８Ｂ）との間には図示しない絶縁層が介在している。なお、一対のオーバーフローゲート電極Ｇは、電子転送方向に沿って延びている。増倍レジスタ８内の過剰電子は、ブルーミングに似た現象を生じさせるため、これがノイズとして機能し、好ましくない。
【００５５】
本例では、オーバーフローゲート電極Ｇに与えるバイアス電位を制御することによって、増倍レジスタＥＭ内に存在する過剰電子を、オーバーフロードレイン１Ｎ内に導くことも可能である。オーバーフローゲート電極Ｇにオーバーフロードレインに対して正となる電位を与えると、オーバーフローゲート電極Ｇの下のポテンシャル障壁が低くなって、オーバーフロードレイン１Ｎ内に過剰電子が流入しやすくなる。また、オーバーフロードレイン１Ｎの外側に位置する絶縁層２の厚い部分の直下の領域で発生したノイズ電荷が、オーバーフローゲート電極Ｇに与えられた正電位で低くなったポテンシャル障壁を乗り越えやすくなって、オーバーフロードレイン１Ｎ内に排出されると、増倍レジスタＥＭの電子走行領域（中央領域）に流入するのを抑制することもできる。これにより、ノイズ成分の少ない電子増倍が可能となる。
【００５６】
なお、電子の転送時において、オーバーフローゲート電極Ｇにオーバーフロードレインに対して負となる電位を与えると、そのポテンシャル障壁が高くなって、電子走行領域内に電子が、オーバーフロードレイン１Ｎ内には流れ込まない。アイソレーションＣＳからの不要電荷の電子走行領域内への流入も抑制することができる。閾値よりも小さな電荷量の転送を行う場合には、このような使用形態も可能である。すなわち、オーバーフローゲート電極Ｇには必要な時にだけオーバーフロードレインに対して正となる電位を与えることで、オーバーフロードレイン１Ｎに過剰電子やノイズ電荷を排出することができる。
【００５７】
図１１は第２形態に係る増倍レジスタＥＭの斜視図、図１２は増倍レジスタＥＭの平面図、図１３は図１１に示した増倍レジスタＥＭのＸＩＩＩ−ＸＩＩＩ矢印断面図である。
第２形態の増倍レジスタＥＭは、第１形態と比較して、オーバーフローゲートＧが無い点と、オーバーフロードレイン１Ｎの外側を囲むように、ポテンシャル障壁領域１ｎが形成されている点である。その他の構成は、第１形態と同一である。
【００５８】
ポテンシャル障壁領域１ｎは、オーバーフロードレイン１Ｎと半導体領域１Ｃ、１Ｂ，ＣＳとの間に設けられており、半導体領域１Ｃ、１Ｂ，ＣＳからオーバーフロードレイン１Ｎへの電子の流入を阻害している。半導体領域１ＣはＮ型半導体１Ｃからなるが、ポテンシャル障壁領域１ｎは、半導体領域１Ｃよりも低濃度のＮ型半導体からなり、オーバーフロードレイン１Ｎは、半導体領域１Ｃよりも高濃度のＮ型半導体からなっている。この場合、低濃度のＮ型半導体は、これよりも高濃度の半導体領域１Ｃから見ると、電子に対してはポテンシャル障壁として機能する。すなわち、このポテンシャル障壁によって、電子走行領域内に電子が、オーバーフロードレイン１Ｎ内には流れ込まない。
【００５９】
この構造の場合、オーバーフローゲートを形成しない場合においても、電子走行領域から、ポテンシャル障壁領域１ｎを超えた過剰電子を、オーバーフロードレイン１Ｎに流すことができる。オーバーフローゲートがないため、その製造は簡略化される。また、この障壁によって、上記境界で発生した電荷は電子走行領域内には流れにくくなる。これにより、ノイズ成分の少ない電子増倍が可能となる。また、ポテンシャル障壁領域は、オーバーフロードレイン１Ｎの外側に位置する絶縁層２の厚い部分の直下の領域で発生したノイズ電荷が、増倍レジスタＥＭの電子走行領域に流入するのを抑制することもできる。なお、上述のＮ型の半導体領域１Ｃが存在することで、埋め込みチャネル型のＣＣＤが構成されているが、これを省略すると、表面チャネル型のＣＣＤを形成することができる。
【００６０】
なお、上述の半導体の材料はＳｉであるが、各実施形態における半導体層内のＰ型の不純物濃度ＣＰ及びＮ型の不純物濃度ＣＮの範囲は、以下の場合が好適である。なお、Ｐ型エピタキシャル層１Ｂの面抵抗は撮像領域ＶＲにおける光感度が高くなるように設定されている。
・Ｐ型半導体基板１Ａの不純物濃度ＣＰ（１Ａ）＝１×１０１７〜１×１０１９／ｃｍ３
・Ｐ型エピタキシャル層１Ｂの不純物濃度ＣＰ（１Ｂ）＝１×１０１１〜１×１０１６／ｃｍ３
・Ｎ型半導体領域１Ｃの不純物濃度ＣＮ（１Ｃ）＝１×１０１２〜１×１０１７／ｃｍ３
・オーバーフロードレイン１Ｎの不純物濃度ＣＮ（１Ｎ）＝１×１０１７〜１×１０２０／ｃｍ３
・ポテンシャル障壁１ｎの不純物濃度ＣＮ（１ｎ）＝１×１０１１〜１×１０１７／ｃｍ３
ここで、不純物濃度Ｃは以下の関係を満たしている。
・ＣＰ（１Ａ）＞ＣＮ（１Ｃ）＞ＣＰ（１Ｂ）
【００６１】
ここで、Ｐ型半導体基板１Ａの厚みｔ（１Ａ）、Ｐ型エピタキシャル層１Ｂの厚みｔ（１Ｂ）、Ｎ型半導体領域１Ｃの厚みｔ（１Ｃ）は、以下の関係を満たしている。
・ｔ（１Ａ）＞ｔ（１Ｂ）＞ｔ（１Ｃ）
【００６２】
なお、上述の形態は、半導体基板をエッチングすることなく、表面入射型の固体撮像素子に適用することも可能である。
【産業上の利用可能性】
【００６３】
本発明は、高性能な電子増倍を行うことで、微弱な光像を撮像することが可能な電子増倍機能内蔵型の固体撮像素子に適用することができる。
【符号の説明】
【００６４】
１Ａ…半導体基板、１Ｂ…エピタキシャル層、ＶＲ…撮像領域、１Ｃ…Ｎ型の半導体領域、ＨＲ…水平シフトレジスタ、ＥＭ…増倍レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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