(57)【要約】      （修正有）【課題】従来構造のフラッシュメモリと比べてはるかに微細化可能な、フラーレンによるダイポールを利用した半導体記憶素子を提供する。【解決手段】半導体領域を含む第１の電極１１と、第１の電極１１上に形成され、膜厚方向に設けられた孔を有する絶縁膜１２と、孔の開口部を覆って閉鎖された空間１３を形成する金属を含む第２の電極１５と、閉鎖空間１３内に配置され、電圧の印加により第１または第２の電極１１，１５のいずれかの側に移動することにより第１の電極１１と第２の電極１５との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレン１４を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体領域を含む第１の電極と、
前記第１の電極上に形成され、膜厚方向に設けられた孔を有する絶縁膜と、
前記孔の開口部を覆って閉鎖された空間を形成する金属を含む第２の電極と、
前記閉鎖空間内に配置され、電圧の印加により前記第１または第２の電極のいずれかの側に移動することにより前記第１の電極と第２の電極との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレンと
を具備することを特徴とする半導体記憶素子。
【請求項２】
前記半導体領域は、半導体基板の一部であることを特徴とする請求項１に記載の半導体記憶素子。
【請求項３】
前記半導体領域は、絶縁基板上に設けられた半導体電極であることを特徴とする請求項１に記載の半導体記憶素子。
【請求項４】
前記絶縁膜は、酸化シリコンまたは酸窒化シリコンを含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶素子。
【請求項５】
前記孔の深さは、フラーレンの直径の４倍以下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶素子。
【請求項６】
前記孔の直径は、フラーレンの直径の２倍以下であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体記憶素子。
【請求項７】
前記フラーレンは、内包フラーレンであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶素子。
【請求項８】
前記内包フラーレンは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、ＣａおよびＮからなる群から選択される少なくとも一種を含むことを特徴とする請求項７に記載の半導体記憶素子。
【請求項９】
前記内包フラーレンは、電圧の印加により回転して向きを変えつつ、前記第１または第２の電極のいずれかの側に移動することを特徴とする請求項７または８に記載の半導体記憶素子。
【請求項１０】
前記孔の周面にコーティング層を有することを特徴とする請求項１乃至９のいずれか１項に記載の半導体記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子に関する。
【背景技術】
【０００２】
不揮発性記憶回路を構成する半導体集積回路においては、微細化が進むに伴なって電荷蓄積膜の膜厚もさらに薄くすることが求められてきた。
【０００３】
従来のフラッシュメモリでは、デザインルール５６ｎｍのものが２００８年時点で販売され、さらなる微細化が検討されている（例えば、特許文献１参照）。一方で、フラーレンのような分子メモリー自体は、既に検討されている（例えば、特許文献２参照）。
【０００４】
しかしながらフラッシュメモリの微細化が進展するにつれ、Yupin効果などの要因により、現状以上の微細化が次第に困難になりつつある。新しい動作原理である特許文献２の分子メモリーは、分子の回転状態に情報を記録する。このため、動作温度は、例えば５０Ｋ程度であり室温での動作は困難である。しかも、プローブといった機械的に不安定な構造を有していることから原理的に衝撃に弱く、プローブと分子との間の距離から勘案するに耐衝撃性は著しく小さい。具体的には、耐衝撃性の低さはハードディスクの比ではなく、到底実用にはならない。
【０００５】
このように分子メモリーの実現には様々な問題点が山積されており、従来構造よりはるかに微細な半導体記憶素子は、未だ得られていないのが現状である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−７１８７７号公報
【特許文献２】特開２００８−２１６８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、従来構造のフラッシュメモリとは異なる原理で動作し、従来構造のフラッシュメモリと比べてはるかに微細化が可能な半導体記憶素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様にかかる半導体記憶素子は、半導体領域を含む第１の電極と、
前記第１の電極上に形成され、膜厚方向に設けられた孔を有する絶縁膜と、
前記孔の開口部を覆って閉鎖された空間を形成する金属を含む第２の電極と、
前記閉鎖空間内に配置され、電圧の印加により前記第１または第２の電極のいずれかの側に移動することにより前記第１の電極と第２の電極との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレンと
を具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、従来構造のフラッシュメモリとは異なる原理で動作し、従来構造のフラッシュメモリと比べてはるかに微細化可能な半導体記憶素子が提供される。
【図面の簡単な説明】
【００１０】
【図１】一実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図２】図１に示す半導体記憶素子に逆の電圧が印加された状態を表わす断面図である。
【図３】他の実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図４】図３に示す半導体記憶素子に逆の電圧が印加された状態を表わす断面図である。
【図５】一実施形態にかかる半導体記憶素子の製造方法の一工程を表わす断面図である。
【図６】図５に続く工程を表わす断面図である。
【図７】図６に続く工程を表わす断面図である。
【図８】図７に続く工程を表わす断面図である。
【図９】図８に続く工程を表わす断面図である。
【図１０】図９に続く工程を表わす断面図である。
【図１１】図１０に続く工程を表わす断面図である。
【図１２】他の実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図１３】他の実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図１４】図１３に示す半導体記憶素子に逆の電圧が印加された状態を表わす断面図である。
【図１５】他の実施形態にかかる半導体装置の製造方法の一工程を表わす断面図である。
【図１６】図１５に続く工程を表わす断面図である。
【図１７】図１６に続く工程を表わす断面図である。
【図１８】図１７に続く工程を表わす断面図である。
【図１９】図１８に続く工程を表わす断面図である。
【図２０】図１９に続く工程を表わす断面図である。
【図２１】図２０に続く工程を表わす断面図である。
【図２２】図２１に続く工程を表わす断面図である。
【図２３】図２２に続く工程を表わす断面図である。
【図２４】ＮＡＮＤ型フラッシュメモリのセルアレイの一例を示す行方向の断面図である。
【図２５】強誘電体メモリの主要部の回路構成図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施形態を説明する。
【００１２】
図１は、一実施形態にかかる不揮発性半導体記憶素子１（以下、単に半導体記憶素子と称する）の基本構造を示す断面図である。
【００１３】
図示する半導体記憶素子１においては、半導体基板１１上には、膜厚方向の孔を有する絶縁膜１２が設けられる。ここで、半導体基板１１は第１の電極として作用する。あるいは、絶縁性基板の上に、半導体電極を形成して第１の電極とすることもできる。孔の開口部は、第２の電極としての金属電極１５で覆われており、これによって、閉鎖された空間１３が画定される。
【００１４】
こうした閉鎖空間１３内には、フラーレン１４が配置される。図１においては、フラーレン１４は、閉鎖空間１３内の第１の電極１１側に位置している。これは、第１の電極１１に正の電圧を印加し、第２の電極１５には負の電圧が印加された状態である。この際の電位差は、１〜１０Ｖ程度とすることができる。第１の電極１１と第２の電極１５との間に逆の電圧が印加された場合には、図２に示されるようにフラーレン１４は、閉鎖空間１３内の第２の電極１５側に移動する。なお、図示するフラーレン１４は、金属原子Ｍが内包された内包フラーレンであるが、これについては後述する。
【００１５】
第１の電極と第２の電極とは、互いに入れ替えることも可能である。すなわち、第１の電極としての金属基板の上に孔を有する絶縁膜を形成し、第２の電極としての半導体電極で孔の開口部が覆われた構造である。こうした構造でも同様に動作するものの、現実的には製造上の難しさがある。これを考慮すると、第１の電極としては半導体基板または半導体電極を用いた構造とすることが望まれる。
【００１６】
絶縁膜１２の表面には、図３に示されるようにコーティング層１６を設けることができる。図１の場合と同様図３においても、フラーレン１４は第１の電極１１側に位置しているので、第１の電極１１に正の電圧を印加し、第２の電極１５には負の電圧が印加された状態である。前述と同様に、逆の電圧が印加されると図４に示されるように、フラーレン１４は図４に示されるように逆方向に移動する。ここでは内包フラーレンであることから、図示するように、フラーレン１４は回転して向きを変えつつ、逆方向に移動する。
【００１７】
本実施形態の半導体記憶素子は、例えば、以下の方法により製造することができる。  
すなわち、半導体領域を含む第１の電極上に絶縁膜を形成する工程と、前記絶縁膜に膜厚方向の孔を形成する工程と、前記孔の内部に、移動可能にフラーレンを配置する工程と、金属を含む第２の電極で前記孔の開口部を覆って、前記フラーレンを前記孔内部に閉じ込める工程とを具備する方法である。
【００１８】
具体的には、まず、図５に示すように半導体基板１１を用意する。半導体基板１１は、例えばシリコン単結晶基板とすることができ、例えば、シリコン単結晶の（１００）面が露出した単結晶シリコン（Ｓｉ）の基板が挙げられる。これ以外にも、ゲルマニウム、ガリウム砒素、インジウムリン、酸化亜鉛、チタン酸ストロンチウム、およびペンタセンなど各種の半導体基板を用いることが可能である。
【００１９】
一般的には、半導体は結晶質である方が優れた特性が得られるが、アモルファスであっても特性に優れる半導体であれば、本実施形態において基板として用いることができる。例えば、インジウムガリウム亜鉛酸化物などが挙げられる。半導体基板としてシリコンの単結晶基板を用いる場合、従来のシリコン半導体を用いる微細プロセス技術を適用できる点で有利である。
【００２０】
半導体基板１１上には、図６に示すように絶縁膜１２を形成する。絶縁膜１２は、例えば酸化シリコン（ＳｉＯ2）や酸窒化シリコン（ＳｉＯＮ）など種々の材料を用いて、基板の酸化または窒化、ＣＶＤ、ＡＬＤ、スパッタリング、ＭＢＥ、およびＰＬＤなどの手法により形成することができる。十分に電気伝導度が低く、デバイスが破壊されない程度の堅牢性を備えていれば、任意の絶縁材料を用いることが可能である。
【００２１】
絶縁膜１２の膜厚は、フラーレン１４の外径等に応じて適宜決定することができる。例えばフラーレンとしてＬａ＠Ｃ８２を用いる場合には、２〜４ｎｍ程度の厚さで絶縁膜１２を形成することが好ましい。
【００２２】
続いて、図７に示すように、絶縁膜１２に孔ＴＨを形成する。例えば、所定のパターンを有するマスクを介して絶縁膜１２をエッチングすることにより形成することができる。
【００２３】
孔ＴＨは、フラーレンを閉じ込める閉鎖空間となる。フラーレンは、電圧の印加により閉鎖空間内を上下に移動し、場合によっては回転して向きを変えつつ上下に移動する。したがって、孔ＴＨの寸法は、こうしたフラーレンの移動に適切なサイズであることが要求される。具体的には、孔ＴＨの直径は、フラーレンの直径の１．５倍から２倍程度であることが望まれる。例えば、所望されるパターンの大きさおよびエッチング方法によって、孔ＴＨの直径を制御することができる。孔ＴＨの深さはフラーレンの直径の２倍〜４倍程度が好ましく、孔ＴＨの直径はフラーレンの直径の１．５倍〜２倍程度が好ましい。
【００２４】
絶縁膜１２に形成される孔ＴＨの底面は、必ずしも半導体基板１１の表面と一致させる必要はない。孔ＴＨの直径と同等またはこれ以下の深さであれば、半導体基板１１の表面が削られて凹部が生じても特に問題ない。孔ＴＨの直径より大きな深さで、基板表面に凹部が形成されると、フラーレンは、この凹部内に入り込んでしまう。基板表面より深く入り込んだフラーレンには、有効な電界が加えられないため、動作が困難になるおそれがある。
【００２５】
孔ＴＨの底面には、半導体基板１１の表面が露出していることが好ましいが、絶縁膜１２が多少残留していてもよい。フラーレンの直径の２／３と同程度の厚さより薄い状態であれば、絶縁膜が孔ＴＨの底に残留しても記憶素子の動作は不可能ではない。
【００２６】
孔ＴＨが形成された絶縁膜１２の表面には、図８に示すように滑らかなコーティング層１６を形成する。コーティング層１６は、フラーレンの並行移動を妨げるポテンシャルを減ずることで、この不揮発性記憶システムの動作電圧を下げるために効果的である。絶縁膜１２自体が十分に滑らかな場合には、コーティング層１６は必ずしも必要とされない。なお、この不揮発性記憶システムの動作電圧が１０Ｖ以下であれば、「十分に滑らか」ということができる。
【００２７】
例えば、孔ＴＨが形成された絶縁膜１２の表面に滑らかな物質からなる膜を形成することによって、コーティング層１６を設けることができる。あるいは、以下のような方法により、コーティング層を形成することもできる。例えば、孔ＴＨが形成された絶縁膜１２の表面のダングリングボンドを、フッ素原子等によって終端する方法である。さらに、化学的処理等により、単に絶縁膜表面の凹凸を低減してもよい。
【００２８】
コーティング層１６の上には、図９に示すようにフラーレン１４を一分子層以上形成する。例えばＭＢＥ、ＣＶＤ、あるいはＡＬＤといった手法により、所定の厚さでフラーレンを堆積することができる。以降の余分なフラーレンを除去する工程が容易になることから、フラーレン１４を形成する層の厚さは、一分子層であることが最も好ましい。
【００２９】
フラーレン１４同士が凝集する性質を有している場合、具体的には、例えばＳｔｒａｎｓｋｉ−Ｋｌａｓｔａｎｏｖ成長する場合や、Ｖｏｌｍｅｒ−Ｗｅｂｅｒ成長する場合には、二分子層以上の厚さでフラーレン１４を堆積してもよい。絶縁膜１２に設けられた全ての孔ＴＨ内部に、１個以上のフラーレン１４が入る程度の量のフラーレン１４を堆積する。あるいは、堆積されたフラーレンが絶縁膜１２の表面を自発的に移動して、孔ＴＨ内に収まる状態がエネルギー的に安定となるような場合には、一分子層より少ない量でフラーレンを堆積することができる。堆積されるフラーレン１４の量は、移動によって全ての孔ＴＨの内部に１個以上のフラーレン１４が入る程度の量とすればよい。
【００３０】
フラーレン１４は、フラーレン以外へのダングリングボンドや脱落しやすい原子あるいは分子あるいは官能基などを有しないことが好ましい。Ｃ６０やＣ７０といったフラーレンは、安価に量産する方法が確立しているために利用しやすいという利点を有する。一方、金属内包フラーレンは、分子内分極を有していることから好ましい。記録された情報が読み出される信号値が大きくなるので、周辺回路を小さくすることができる。
【００３１】
内包フラーレンとして、例えばＬｎ＠Ｃ８２（ここで、ＬｎはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕといったランタノイド元素である）、Ｓｃ２＠Ｃ８２、Ｓｃ３＠Ｃ８２、Ｓｃ４＠Ｃ８２、Ｃａ＠Ｃ７２、Ｌａ２＠Ｃ８０、（Ｓｃ３Ｎ）＠Ｃ８０や（Ｓｃ２Ｃ２）＠Ｃ８４、Ｎ＠Ｃ６０、Ｄｙ２Ｃ２＠Ｃ８２など様々な種類が知られている。
【００３２】
いずれの内包フラーレンも、Ｌａ＠Ｃ８２同様に分子内分極を有するため同様の効果が期待される。すなわち、記録された情報が読み出される信号値が大きくなるので、周辺回路を小さくすることができる。
【００３３】
フラーレン１４を堆積後、例えば図１０に示すような斜め入射レーザーアニールによって、孔ＴＨの外に堆積されたフラーレン１４を除去する。上述したとおり、フラーレン１４が自発的に孔ＴＨ内に入り込むような表面エネルギー状態にある場合には、この工程は必要ない。斜め入射レーザーアニールによりフラーレン１４を再蒸発させることによって、絶縁膜１２上から除去することもできる。あるいは、斜め入射レーザーアニールによって、孔ＴＨの外に堆積されたフラーレン１４を、分子形状が破壊された膜へ変質させてもよい。
【００３４】
また、斜め入射レーザーアニールにかえて冷却二酸化炭素を吹き付けた後、冷却二酸化炭素を固体化させつつフラーレン１４を脱落させる方法も採用することができる。本工程の目的は、孔ＴＨの内部に位置するフラーレン１４は残し、孔ＴＨの外に付着しているフラーレン１４を脱離させること、あるいは孔ＴＨ外に付着しているフラーレン１４を変質させて金属的な状態へ変化させることにある。これが達成できれば、任意の手法を採用することができる。
【００３５】
孔ＴＨの内部以外に付着したフラーレン１４を脱離、あるいは金属的な状態へと変質させた後、被覆性の悪い手段によって、図１１に示すように第２の電極である金属電極１５を成膜する。被覆性の悪い手段とは、例えばスパッタガス圧の高いスパッタ法や、原料ガス圧の高いＣＶＤ法、めっき法、その他各種成膜法を用いることができる。金属は特に限定されないが、例えば、Ｃ、カーボンナノチューブ、グラフェン、Ａｕ，Ａｇ，Ｐｔ，Ｉｒ，Ｏｓ，Ｐｄ，Ｒｈ，Ｒｕ，Ｃｕ，Ｔｉ，Ｖ，Ｃｒ，Ｆｅ，Ｎｉ，Ｃｏ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ，Ｒｅ，ＴｉＮ，ＴａＮ，ＴａＣ，ＳｒＲｕＯ3等を用いることができる。
【００３６】
孔ＴＨの内部には第２の電極である金属電極１５が実用上堆積されないことから、ここでは被覆性の悪い成膜法によって金属が成膜される。第２の電極１５の厚さは特に限定されないが、１〜５００ｎｍ程度であれば十分である。
【００３７】
以上の工程を経て、図１１に示されるような、フラーレン１４が空洞中に閉じ込められた記憶素子が形成される。得られた記憶素子を用いた半導体装置の一例の断面図を、図１２に示す。
【００３８】
図示する半導体装置１７においては、記憶素子１０は、層間絶縁膜２２に貫通して設けられたプラグ２４上に配置される。プラグ２４は、半導体基板１９に形成されたソース・ドレイン領域１８に接続され、半導体基板１９のチャネル領域には、ゲート絶縁膜２０を介してゲート電極２１が形成されている。さらに、ゲート電極２１には、プラグ２３が接続される。
【００３９】
上述したように、記憶素子１０の第１の電極１１と第２の電極１５とに電圧を印加することによって、情報が書き込まれる。図１２に示される半導体装置１７において、この情報を読み取る際には、１Ｔ（トランジスタ）型の強誘電体メモリと同様の読み取り動作をすればよい。
【００４０】
ここで、本実施形態にかかる記憶素子の動作について説明する。
【００４１】
情報が記録される場合には、書き込むべき情報の“１”または“０”に対応して、第１の電極１１と第２の電極１５との間に正または負の電圧を加える。これによって、フラーレン１４は、図１または図２に示されるように上下方向に移動する。
【００４２】
こうしたフラーレンの上下方向の移動の活性化エネルギーは３００Ｋ以上であり、室温動作が可能である。しかも、不揮発性記憶素子としての十分なリテンション特性が期待できる。フラーレンは、電圧の印加によって、閉鎖空間１３内を安定して上下方向に移動する。滑らかな周面を有する孔を絶縁膜に形成し、この孔内にフラーレンを閉じ込めたことによって、これが可能となった。
【００４３】
このような構造を与えた場合、閉鎖空間内の上下方向への移動において、フラーレンはダブルポテンシャル場に置かれることになる。すなわち、１ｎｍ程度の分子間力の影響が強く働くような距離において、第１および第２のそれぞれの電極とフラーレンとの間に働くファンデルワールス力による多項式関数的な引力が強くなる。フラーレンは、第１または第２のいずれかの電極側に寄った状態が安定であって、両者の途中にあるような状態は不安定である。
【００４４】
原子間距離が例えば０．３ｎｍ程度よりも近くなると、ファンデルワールス力の反発力が指数関数的に非常に強くなる。このため、フラーレンは、ある程度の距離以上は電極には近づくことができない。具体的には、フラーレンと電極との間の距離は、最も近接した場合でも０．３ｎｍ程度となる。
【００４５】
ファンデルワールス力の反発力は、孔の周面とフラーレンとの間にも作用するので、フラーレンは周面に近づくこともできない。フラーレンと周面との間の距離は、最も近接した場合でも０．３ｎｍ程度となる。このようなファンデルワールス力が本質的に作用するような直径1ｎｍ程度分子を用いることによって、閉鎖空間の上下方向にはダブルポテンシャルが形成され、図中の左右方向にはポテンシャルの壁が形成される。
【００４６】
なお、閉鎖空間１３内に閉じ込められるフラーレン１４が、分子内分極を有する内包フラーレンの場合には、２つの電極の間に印加された正負の電圧に対応して、このフラーレン分子内で分極が生じる。その結果、フラーレンは回転して向きを変えつつ上下に移動して、回転の活性化エネルギー（５０Ｋ程度）が、上下方向の移動の活性化エネルギーに加えられることになる。
【００４７】
上述したとおり、本実施形態の記憶素子は、第１および第２の電極により絶縁膜がはさまれたキャパシタ構造である。こうしたキャパシタ構造の絶縁膜の内部にフラーレンが存在することによって、キャパシタ内にダイポールが存在し、キャパシタのフラットバンド電圧がダイポール分シフトする。
【００４８】
例えば内包型フラーレンの一例であるＬａ＠Ｃ８２は三角おむすび型であり、Ｌａ3+は８２個の炭素原子からなる籠の中心から０．５ｎｍ程度変移している。この場合、フラーレンの変位に対して最大±４Ｖのフラットバンドシフトが生じることが計算される。このフラットバンドシフト量は、従来の半導体記憶集積回路における書き込み情報読み取りの周辺回路と同様のものを、ほぼそのまま適用し得る量である。したがって、これは大きな利点である。
【００４９】
また、例えばＣ６０の場合には、Ｃ６０は最大で６個の電子を受け取るような負イオン的状態が安定に存在することによってダイポールが生成する。その結果、最大±２Ｖ程度のフラットバンドシフトが生じうる。このように、安価なＣ６０を用いる場合でも十分に実用可能である。
【００５０】
図１３には、他の実施形態にかかる記憶素子の基本構造を表わす断面図を示す。図示する記憶素子３０は、半導体基板３１にソース・ドレイン領域３２が形成されている以外は、図１と同様の構成であり、第１の電極としての半導体基板３１に正の電圧を印加し、第２の電極１５には負の電圧が印加されたことによって、第１の電極側に位置している。すでに説明したように、第１の電極３１と第２の電極１５とに逆の電圧が印加されると、フラーレン１４は図１４に示されるように、回転して向きを変えつつ逆方向に移動する。
【００５１】
図示する記憶素子は、例えば、以下の方法により製造することができる。
【００５２】
まず、ＬＯＣＯＳなどによりパターンを設けた半導体基板３１に希フッ酸処理を施して自然酸化膜を剥離する。その後、ＣＶＤ法、スパッタ法などの成膜法によりダミーゲート膜を成膜する。定法によりダミーゲート膜をパターン化して、図１５に示すようにダミーゲート２６を作製する。
【００５３】
図１６に示されるように、ダミーゲート２６上から基板３１にイオンインプラントを行なう。引き続いて熱処理を施して活性化することにより、ソース・ドレイン領域３２が形成される。
【００５４】
次いで、絶縁膜２７をＣＶＤ法やスパッタ法などにより堆積して、図１７に示すようにダミーゲート２６を覆う。絶縁膜２７としては、例えばＳｉＯ2、ＳｉＯＮなどを用いることができる。
【００５５】
ＣＭＰなどにより、図１８に示すようにゲートパターン２６を露出させた後、ダミーゲート２６をエッチングにより除去して、図１９に示すように半導体基板３１のチャネル領域を露出させる。
【００５６】
その後、例えば熱蒸着法などにより、図２０に示すようにフラーレンをゲート領域に一分子程度堆積する。フラーレンとしては、例えばＬａ＠Ｃ８２が挙げられるが、Ｃ６０、Ｃ５９Ｂ、Ｃ５９Ｎ、およびＣ７９Ｂ等、その他のフラーレンを用いることもできる。
【００５７】
ゲート領域以外に堆積された余分のフラーレンを、例えば微細な固体粉末状態の二酸化炭素を吹き付けるといった手法により取り除く。その結果、図２１に示されるように、ゲート領域にフラーレンが配置される。
【００５８】
その後、被覆性の悪い成膜法を用いて、図２２に示すように上部電極２８を形成する。必要に応じてＣＭＰ等を行ない、図２３に示すように絶縁膜２７を露出することも可能である。
【００５９】
上述したような記憶素子の場合、電気的にはフラッシュメモリに類似した振る舞いのデバイスとなるので、ＮＡＮＤ型、ＮＯＲ型、その他各種の回路を適用可能である。
【００６０】
図２４には、不揮発性記憶素子の一例としてのＮＡＮＤ型フラッシュメモリの行方向に沿った断面図を示す。行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21においては、ゲート絶縁膜１２を介して浮遊ゲート電極４３が形成される。それぞれの浮遊ゲート電極４３には素子分離絶縁膜４６が埋め込まれている。すなわち、素子分離絶縁膜４６により、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21は互いに完全に素子分離される。
【００６１】
素子分離絶縁膜４６を介して隣接する浮遊ゲート電極４３の上には、電極間絶縁膜４４および制御ゲート電極４５が順次設けられる。
【００６２】
こうした構成のＮＡＮＤ型フラッシュメモリにおける浮遊ゲート電極４３を、本実施形態の半導体記憶素子に置き換えることができる。あるいは、ゲート絶縁膜４２および電極間絶縁膜４４を含めた形で、置き換えてもよい。
【００６３】
本実施形態の記憶素子は、強誘電体メモリに適用することができる。その基本的な構成の等価回路図を図２５に示す。  
図示する等価回路図において、半導体記憶装置は、第１の電極、この第１の電極に対向して配置された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくとも具備した記憶用キャパシタＣMと、記憶用キャパシタＣMの第１の電極に接続された第３の電極、この第３の電極に対向して配置された第４の電極、およびこれらの第３、第４の電極に挟まれた誘電体薄膜とを少なくとも具備した参照用キャパシタＣREFと、記憶用キャパシタＣMの第１の電極および参照用キャパシタＣREFの第３の電極に接続されたゲート電極を有する読み出し用トランジスタＱREADと、記憶用キャパシタＣMの第１の電極と参照用キャパシタＣREFの第３の電極との接続点にソースまたはドレインが接続された制御用トランジスタＱCと、を少なくとも具備したメモリセルである。
【００６４】
図１等に示した構成において、第１の電極および第２の電極のいずれも金属とした上で、分子内分極を有するフラーレンを必ず用いるといった変更を行なえば、本実施形態の半導体記憶素子を、記憶用キャパシタＣMとして用いることができる。
【００６５】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、様々な発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６６】
１…半導体記憶素子；  １１…シリコン基板；  １２…絶縁膜；  １３…孔
１４…フラーレン；  Ｍ…金属原子；  １５…上部電極；  １６…コーティング層
１７…半導体装置；  １８…ソース・ドレイン領域；  １９…半導体基板
２０…ゲート絶縁膜；  ２１…ゲート電極；  ２２…層間絶縁膜
２３…プラグ：  ２４…プラグ；  ２６…ダミーゲート
２７…絶縁膜；  ３０…半導体記憶素子；  ３１…半導体基板
３２…ソース・ドレイン領域；  ４０…不揮発性半導体記憶装置；  ４１…半導体基板
４２…ゲート絶縁膜；  ４３…浮遊ゲート電極；  ４４…電極間絶縁膜
４５…制御ゲート電極；  ４６…素子分離絶縁膜
ＭＴ11，ＭＴ12…メモリセルトランジスタ；  ＣM…記憶用キャパシタ
ＣREF…参照用キャパシタ；  ＱREAD…読み出し用トランジスタ
ＱC…制御用トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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