(57)【要約】【課題】高速動作が可能なロジック回路とＭＲＡＭを備えた半導体記憶装置を提供する。【解決手段】第１ＭＯＳ型トランジスタのソース領域またはドレイン領域上の層間絶縁膜１５Ａ内にはコンタクトプラグ１６Ａが形成されている。ソース領域またはドレイン領域上の層間絶縁膜１５Ａ内にはコンタクトプラグ１６Ｂが形成されている。コンタクトプラグ１６Ａ上には第１配線層Ｍ１Ａが形成されている。磁気抵抗効果素子１９は、コンタクトプラグ１６Ｂ上の、第１配線層Ｍ１Ａと半導体基板面から同じ高さの層に配置されている。第２ＭＯＳ型トランジスタのソース領域またはドレイン領域上の層間絶縁膜１５Ａ内にはコンタクトプラグ１６Ｃが形成されている。そして、第１配線層Ｍ１Ｂは、コンタクトプラグ１６Ｃ上の、第１配線層Ｍ１Ａ及び磁気抵抗効果素子１９と半導体基板面から同じ高さの層に配置されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１ＭＯＳ型トランジスタと、
前記第１ＭＯＳ型トランジスタ上に形成された層間絶縁膜と、
前記第１ＭＯＳ型トランジスタのソース領域またはドレイン領域のいずれか一方上の前記層間絶縁膜内に形成された第１コンタクトプラグと、
前記ソース領域またはドレイン領域のいずれか他方上の前記層間絶縁膜内に形成された第２コンタクトプラグと、
前記第１コンタクトプラグ上に形成された第１の配線層と、
前記第２コンタクトプラグ上に形成され、前記第１の配線層と前記半導体基板面から同じ高さの層に配置された磁気抵抗効果素子と、
前記半導体基板上に形成された第２ＭＯＳ型トランジスタと、
前記第２ＭＯＳ型トランジスタのソース領域またはドレイン領域のいずれか一方上の前記層間絶縁膜内に形成された第３コンタクトプラグと、
前記第３コンタクトプラグ上に形成され、前記第１の配線層及び前記磁気抵抗効果素子と前記半導体基板面から同じ高さの層に配置された第２の配線層と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第２コンタクトプラグと前記磁気抵抗効果素子との間に形成された下部電極をさらに具備し、前記下部電極は前記第１の配線層と前記半導体基板面から同じ高さの層に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記磁気抵抗効果素子上に形成された中間プラグをさらに具備し、前記中間プラグは前記第１の配線層と前記半導体基板面から同じ高さの層に配置されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の配線層の厚さは前記第２の配線層の厚さより厚く、前記第１の配線層の底面と前記第２の配線層の底面は前記半導体基板面から同じ高さにあり、前記第１の配線層の上面は前記第２の配線層の上面より前記半導体基板面から高いことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
半導体基板上に形成された第１ＭＯＳ型トランジスタと、
前記第１ＭＯＳ型トランジスタ上に形成された第１層間絶縁膜と、
前記第１ＭＯＳ型トランジスタのソース領域またはドレイン領域のいずれか一方上の前記第１層間絶縁膜内に形成された第１コンタクトプラグと、
前記ソース領域またはドレイン領域のいずれか他方上の前記第１層間絶縁膜内に形成された第２コンタクトプラグと、
前記第１コンタクトプラグ上に形成された第１の配線層と、
前記第２コンタクトプラグ上に形成され、前記第１の配線層と前記半導体基板面から同じ高さの層に配置された第２の配線層と、
前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第１の配線層上の前記第２層間絶縁膜内に形成された第３の配線層と、
前記第２の配線層上の前記第２層間絶縁膜内に形成された磁気抵抗効果素子と、
前記半導体基板上に形成された第２ＭＯＳ型トランジスタと、
前記第２ＭＯＳ型トランジスタのソース領域またはドレイン領域のいずれか一方上の前記第１層間絶縁膜内に形成された第３コンタクトプラグと、
前記第３コンタクトプラグ上に形成され、前記第１の配線層及び前記第２の配線層と前記半導体基板面から同じ高さの層に配置された第４の配線層と、
を具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、例えば磁気ランダムアクセスメモリとロジック回路とを混載したロジック混載メモリに関するものである。
【背景技術】
【０００２】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つにスピン注入型磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）が提案されている（例えば、非特許文献１、２参照）。
【０００３】
磁気ランダムアクセスメモリ(ＭＲＡＭ)は、磁気トンネル素子（Magnetic Tunnel Junction、以下ＭＴＪと表記する）により“１”、“０”−情報を記憶する。ＭＴＪは、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟んだ構造を有する。ＭＴＪに記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。ここで、平行とは、２つの磁性層のスピンの向きが同じであることを意味し、反平行とは、２つの磁性層のスピンの向きが逆向きであることを意味する。
【０００４】
なお、通常、２つの磁性層の一方側には反強磁性層が配置され、反強磁性層が配置された側の磁性層は固定層と呼ばれる。反強磁性層は、一方側の磁性層のスピンの向きを固定するための部材である。そして、記録層と呼ぶ他方側の磁性層のスピンの向きを変えることにより、ＭＴＪに記憶された情報を書きかえる。
【０００５】
２つの磁性層のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。この状態が“１”−状態である。また、２つの磁性層のスピンの向きが反平行になった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。この状態が“０”−状態である。
【０００６】
また現在、ロジック回路とＭＲＡＭを混載したロジック混載ＭＲＡＭが注目されている。このロジック混載ＭＲＡＭにおけるロジック部分には、標準のロジック回路構造にはないビアを、ソース領域またはドレイン領域に接続されたコンタクトプラグと第１配線層との間に挿入しなければならない。このため、ロジック混載ＭＲＡＭにおけるロジック回路のプロセスは、標準のロジック回路におけるプロセスと整合がとれなくなる。
【０００７】
このような場合、従来の設計資産、例えば設計ライブラリー等をロジック混載ＭＲＡＭのロジック回路に流用することができず、設計費用の増大を招く恐れがある。すなわち、現在のロジック混載ＭＲＡＭにおけるロジック回路では、標準のロジック回路用に登録されている設計ライブラリーを使用することができず、ＭＲＡＭ用の設計ライブラリーを新たに作成する必要があり、この結果、ロジック混載ＭＲＡＭを搭載したチップ価格が高くなるという問題が生じている。
【０００８】
さらに現在、ロジック混載ＭＲＡＭにおけるロジック回路では、その断面構造において、ソース領域またはドレイン領域に接続されたコンタクトプラグと第１配線層との間にビアが配置されているため、ロジック回路における抵抗が高くなり、高速動作を妨げる原因の１つになっている。
【非特許文献１】IEDM2005 Technical Digest p.473-476, "A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM"
【非特許文献２】Journal of Magnetism and Magnetic Materials 159 (1996) L1-L6, "Current-driven excitation of magnetic multilayers"
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、高速動作が可能なロジック回路とＭＲＡＭを備えた半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一実施態様の半導体記憶装置は、半導体基板上に形成された第１ＭＯＳ型トランジスタと、前記第１ＭＯＳ型トランジスタ上に形成された層間絶縁膜と、前記第１ＭＯＳ型トランジスタのソース領域またはドレイン領域のいずれか一方上の前記層間絶縁膜内に形成された第１コンタクトプラグと、前記ソース領域またはドレイン領域のいずれか他方上の前記層間絶縁膜内に形成された第２コンタクトプラグと、前記第１コンタクトプラグ上に形成された第１の配線層と、前記第２コンタクトプラグ上に形成され、前記第１の配線層と前記半導体基板面から同じ高さの層に配置された磁気抵抗効果素子と、前記半導体基板上に形成された第２ＭＯＳ型トランジスタと、前記第２ＭＯＳ型トランジスタのソース領域またはドレイン領域のいずれか一方上の前記層間絶縁膜内に形成された第３コンタクトプラグと、前記第３コンタクトプラグ上に形成され、前記第１の配線層及び前記磁気抵抗効果素子と前記半導体基板面から同じ高さの層に配置された第２の配線層とを具備することを特徴とする。
【００１１】
本発明の他の実施態様の半導体記憶装置は、半導体基板上に形成された第１ＭＯＳ型トランジスタと、前記第１ＭＯＳ型トランジスタ上に形成された第１層間絶縁膜と、前記第１ＭＯＳ型トランジスタのソース領域またはドレイン領域のいずれか一方上の前記第１層間絶縁膜内に形成された第１コンタクトプラグと、前記ソース領域またはドレイン領域のいずれか他方上の前記第１層間絶縁膜内に形成された第２コンタクトプラグと、前記第１コンタクトプラグ上に形成された第１の配線層と、前記第２コンタクトプラグ上に形成され、前記第１の配線層と前記半導体基板面から同じ高さの層に配置された第２の配線層と、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、前記第１の配線層上の前記第２層間絶縁膜内に形成された第３の配線層と、前記第２の配線層上の前記第２層間絶縁膜内に形成された磁気抵抗効果素子と、前記半導体基板上に形成された第２ＭＯＳ型トランジスタと、前記第２ＭＯＳ型トランジスタのソース領域またはドレイン領域のいずれか一方上の前記第１層間絶縁膜内に形成された第３コンタクトプラグと、前記第３コンタクトプラグ上に形成され、前記第１の配線層及び前記第２の配線層と前記半導体基板面から同じ高さの層に配置された第４の配線層とを具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、高速動作が可能なロジック回路とＭＲＡＭを備えた半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態の半導体記憶装置について説明する。本実施形態では、半導体記憶装置として、ＭＲＡＭとロジック回路とを混載したロジック混載ＭＲＡＭを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［第１実施形態］
まず、本発明の第１実施形態の半導体記憶装置について説明する。
【００１５】
図１は、第１実施形態の半導体記憶装置の構造を示す断面図である。図１に示すように、半導体記憶装置はＭＲＡＭが形成されたＭＲＡＭ領域とロジック回路が形成されたロジック回路領域を有している。
【００１６】
ＭＲＡＭ領域の構造は以下のようになっている。半導体基板１１上には、ゲート電極１２Ａ、ゲート絶縁膜１３Ａ、ソース領域またはドレイン領域（以下、拡散層）１４Ａ，１４Ｂを有するＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタ）が形成されている。
【００１７】
ＭＯＳトランジスタが形成された半導体基板１１上には層間絶縁膜１５Ａが形成されている。ＭＯＳトランジスタの拡散層１４Ａ上の層間絶縁膜１５Ａ内には、コンタクトプラグ１６Ａが拡散層１４Ａに接触するように形成されている。さらに、拡散層１４Ｂ上の層間絶縁膜１５Ａ内には、コンタクトプラグ１６Ｂが拡散層１４Ｂに接触するように形成されている。
【００１８】
層間絶縁膜１５Ａ上にはシリコン窒化膜１７Ａが形成され、シリコン窒化膜１７Ａ上には層間絶縁膜１５Ｂが形成されている。コンタクトプラグ１６Ａ上の層間絶縁膜１５Ｂ内には、第１配線層Ｍ１Ａがコンタクトプラグ１６Ａに接触するように形成されている。コンタクトプラグ１６Ｂ上には、下部電極１８がコンタクトプラグ１６Ｂに接触するように形成されている。さらに、下部電極１８上には、磁気抵抗効果素子としてのＭＴＪ素子１９が形成されている。
【００１９】
層間絶縁膜１５Ｂ上にはシリコン窒化膜１７Ｂが形成され、シリコン窒化膜１７Ｂ上には層間絶縁膜１５Ｃが形成されている。第１配線層Ｍ１Ａ上の層間絶縁膜１５Ｃ内には、コンタクトプラグ２０Ａが第１配線層Ｍ１Ａに接触するように形成されている。ＭＴＪ素子１９上の層間絶縁膜１５Ｂ，１５Ｃ内には、コンタクトプラグ２０ＢがＭＴＪ素子１９に接触するように形成されている。
【００２０】
コンタクトプラグ２０Ａ，２０Ｂ上の層間絶縁膜１５Ｃ内には、第２配線層Ｍ２Ａがコンタクトプラグ２０Ａ，２０Ｂに接触するように形成されている。さらに、第２配線層Ｍ２Ａ上及び層間絶縁膜１５Ｃ上には、シリコン窒化膜１７Ｃが形成されている。
【００２１】
また、ロジック回路領域の構造は以下のようになっている。半導体基板１１上には、ゲート電極１２Ｂ、ゲート絶縁膜１３Ｂ、拡散層１４Ｃを有するＭＯＳトランジスタが形成されている。ＭＯＳトランジスタが形成された半導体基板１１上には層間絶縁膜１５Ａが形成されている。ＭＯＳトランジスタの拡散層１４Ｃ上の層間絶縁膜１５Ａ内には、コンタクトプラグ１６Ｃが拡散層１４Ｃに接触するように形成されている。
【００２２】
層間絶縁膜１５Ａ上にはシリコン窒化膜１７Ａが形成され、シリコン窒化膜１７Ａ上には層間絶縁膜１５Ｂが形成されている。コンタクトプラグ１６Ｃ上の層間絶縁膜１５Ｂ内には、第１配線層Ｍ１Ｂがコンタクトプラグ１６Ｃに接触するように形成されている。
【００２３】
層間絶縁膜１５Ｂ上にはシリコン窒化膜１７Ｂが形成され、シリコン窒化膜１７Ｂ上には層間絶縁膜１５Ｃが形成されている。第１配線層Ｍ１Ｂ上の層間絶縁膜１５Ｃ内には、コンタクトプラグ２０Ｃが第１配線層Ｍ１Ｂに接触するように形成されている。コンタクトプラグ２０Ｃ上の層間絶縁膜１５Ｃ内には、第２配線層Ｍ２Ｂがコンタクトプラグ２０Ｃに接触するように形成されている。さらに、第２配線層Ｍ２Ｂ上及び層間絶縁膜１５Ｃ上には、シリコン窒化膜１７Ｃが形成されている。
【００２４】
次に、第１実施形態の半導体記憶装置の製造方法について説明する。
【００２５】
図２〜図６は、第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【００２６】
図示するように、半導体記憶装置はＭＲＡＭが形成されるＭＲＡＭ領域、ロジック回路が形成されるロジック回路領域を有している。
【００２７】
まず、図２に示すように、ＭＲＡＭ領域及びロジック回路領域において、半導体基板１１上にＭＯＳトランジスタを形成する。詳述すると、半導体基板１１上にゲート絶縁膜１３Ａ，１３Ｂを形成すると共に、ゲート絶縁膜１３Ａ，１３Ｂ上にゲート電極１２Ａ，１２Ｂを形成する。さらに、ゲート電極１２Ａ，１２Ｂの両側の半導体基板１１に、ソース領域及びドレイン領域（以下、拡散層）１４Ａ，１４Ｂ，１４Ｃを形成する。続いて、ＭＯＳＦＥＴが形成された半導体基板１１上に層間絶縁膜（例えば、シリコン酸化膜）１５Ａを形成する。そして、ＣＭＰ(Chemical Mechanical Polish)より層間絶縁膜１５Ａの表面を平坦化する。
【００２８】
次に、リソグラフィ法及びＲＩＥ(Reactive Ion Etching)により層間絶縁膜１５Ａ内にコンタクトプラグ用の孔を形成する。続いて、層間絶縁膜１５Ａ上にタングステン(Ｗ)を形成し、コンタクトプラグ用孔をタングステンで埋め込む。そして、ＣＭＰにより層間絶縁膜１５Ａ上の余分なタングステンを研磨し、コンタクトプラグ用孔内にタングステンを残す。これにより、拡散層１４Ａ，１４Ｂ，１４Ｃ上に、コンタクトプラグ１６Ａ，１６Ｂ，１６Ｃをそれぞれ形成する。
【００２９】
次に、図３に示すように、コンタクトプラグが形成された層間絶縁膜１５Ａ上に、下部電極となる導電膜（例えば、Ｔａ）１８を形成する。続いて、導電膜１８上にＭＴＪ素子となる膜を形成する。そして、リソグラフィ法及びＲＩＥによりＭＴＪ素子となる膜をパターニングして、コンタクトプラグ１６Ｂ上の導電膜１８上にＭＴＪ素子１９を形成する。
【００３０】
続いて、図４に示すように、リソグラフィ法及びＲＩＥにより下部電極となる導電膜１８をパターニングして、ＭＴＪ素子１９の下に下部電極１８を形成する。
【００３１】
次に、図５に示すように、図４に示した構造上にシリコン窒化膜１７Ａを堆積し、さらにシリコン窒化膜１７Ａ上に層間絶縁膜（例えば、シリコン酸化膜）１５Ｂを堆積する。そして、ＣＭＰにより層間絶縁膜１５Ｂの表面を平坦化する。
【００３２】
次に、リソグラフィ法及びＲＩＥにより、コンタクトプラグ１６Ａ，１６Ｃ上の層間絶縁膜１５Ｂ内及びシリコン窒化膜１７Ａ内に第１配線層を配置するための配線溝を形成する。続いて、配線溝内にバリアメタルとＣｕシード層をスパッタ法により形成する。さらに、Ｃｕシード層にＣｕメッキを形成する。そして、ＣＭＰにより層間絶縁膜１５Ｂ上の余分なＣｕを研磨し、図６に示すように、層間絶縁膜１５Ｂ内にダマシン構造を持つ第１配線層Ｍ１Ａ，Ｍ１Ｂをそれぞれ形成する。さらに、第１配線層Ｍ１Ａ，Ｍ１Ｂ上及び層間絶縁膜１５Ｂ上にシリコン窒化膜１７Ｂを堆積する。
【００３３】
次に、図６に示した構造上に層間絶縁膜１５Ｃを形成する。続いて、リソグラフィ法及びＲＩＥにより、第１配線層Ｍ１Ａ，Ｍ１Ｂ上の層間絶縁膜１５Ｃ内に、またＭＴＪ素子１９上の層間絶縁膜１５Ｂ，１５Ｃ内にコンタクトプラグ用の孔をそれぞれ形成する。さらに、リソグラフィ法及びＲＩＥによりコンタクトプラグ用孔上の層間絶縁膜１５Ｃ内に第２配線層を配置するための配線溝を形成する。続いて、コンタクトプラグ用孔内及び配線溝内にバリアメタルとＣｕシード層をスパッタ法により形成する。さらに、Ｃｕシード層にＣｕメッキを形成する。そして、ＣＭＰにより層間絶縁膜１５Ｃ上の余分なＣｕを研磨し、図１に示すように、デュアルダマシン構造を持つコンタクトプラグ２０Ａ，２０Ｂ，２０Ｃ及び第２配線層Ｍ２Ａ，Ｍ２Ｂをそれぞれ形成する。さらに、第１配線層Ｍ２Ａ，Ｍ２Ｂ上及び層間絶縁膜１５Ｃ上にシリコン窒化膜１７Ｃを堆積する。以上により、ＭＲＡＭとロジック回路を混載した半導体記憶装置が製造される。
【００３４】
従来、ロジック混載ＭＲＡＭにおけるロジック回路領域の断面構造において、拡散層に接続されたコンタクトプラグと第１配線層との間にビアが配置されているため、ロジック回路における抵抗が高くなり、高速動作を妨げる原因の１つになっている。しかし、この第１実施形態では、ロジック混載ＭＲＡＭにおけるロジック回路領域において、コンタクトプラグ１６Ｃと第１配線層Ｍ１Ｂとの間にビアが配置されず、コンタクトプラグ上に第１配線層が直接形成されている。これにより、ロジック回路における抵抗を低減できるため、ロジック混載ＭＲＡＭの高速動作が可能となる。
【００３５】
さらに、ＭＲＡＭ領域においてＭＴＪ素子を形成した後、層間絶縁膜を堆積し、ＭＴＪ素子と同じレベルに（基板面からほぼ同じ高さの層に）ダマシン構造を持つ第１配線層Ｍ１Ａ，Ｍ１Ｂを形成することにより、ロジック回路の構造が標準のロジック回路の構造とほぼ同一になる。これにより、ロジック混載ＭＲＡＭにおけるロジック回路のプロセスが、標準のロジック回路のプロセスと整合性が取れたものとなる。
【００３６】
［第２実施形態］
次に、本発明の第２実施形態の半導体記憶装置について説明する。第２実施形態において前記第１実施形態における構成と同様の部分には同じ符号を付す。
【００３７】
図７は、第２実施形態の半導体記憶装置の構造を示す断面図である。第１実施形態では、第１配線層Ｍ１Ａ，Ｍ１Ｂの平滑化プロセス（ＣＭＰによる研磨工程）でＭＴＪ素子１９がエッチング過剰となる傾向が見られる。すなわち、Ｃｕメッキ形成後のＣＭＰによるＣｕの研磨工程で、ＭＴＪ素子１９の表面がエッチングされる場合がある。
【００３８】
第２実施形態は、この問題を解決した構造を有する。ＭＴＪ素子１９の下に形成される下部電極１８の底面が、ロジック回路領域における第１配線層Ｍ１Ｂの底面よりも低い位置に形成されている。これにより、ＭＴＪ素子１９の上面と第１配線層Ｍ１Ａ，Ｍ１Ｂの上面との距離が第１実施形態よりも大きくなっている。製造方法としては、コンタクトプラグ１６Ａ，１６Ｂ，１６Ｃを形成した後、ＭＲＡＭ領域をリソグラフィー等によって所定の深さだけエッチングする。その後、ＭＴＪ素子１９を形成し、層間絶縁膜１５Ｂを堆積すればよい。
【００３９】
以下に、第２実施形態の半導体記憶装置の製造方法について説明する。
【００４０】
図８〜図１０は、第２実施形態の半導体記憶装置の製造方法を示す断面図である。
【００４１】
まず、図８に示すように、ＭＲＡＭ領域及びロジック回路領域において、半導体基板１１上にＭＯＳトランジスタを形成する。続いて、ＭＯＳＦＥＴが形成された半導体基板１１上に層間絶縁膜１５Ａを形成する。さらに、拡散層１４Ａ，１４Ｂ，１４Ｃ上に、コンタクトプラグ１６Ａ，１６Ｂ，１６Ｃをそれぞれ形成する。以上の工程は、図２に示した工程と同様である。
【００４２】
次に、リソグラフィ法及びＲＩＥにより、ＭＲＡＭ領域における層間絶縁膜１５Ａ、コンタクトプラグ１６Ａ，１６Ｂの表面をエッチングし、図９に示すように、ＭＲＡＭ領域における層間絶縁膜１５Ａ、コンタクトプラグ１６Ａ，１６Ｂの表面を、ロジック回路領域における層間絶縁膜１５Ａの表面より、例えば１００ｎｍ程度低くする。
【００４３】
次に、第１実施形態と同様な工程により、図１０に示すような構造を形成する。すなわち、コンタクトプラグ１６Ｂ上に下部電極１８及びＭＴＪ素子１９を形成する。その後、コンタクトプラグ１６Ａ，１６Ｃ、ＭＴＪ素子１９上、及び層間絶縁膜１５Ａ上にシリコン窒化膜１７Ａを堆積し、さらにシリコン窒化膜１７Ａ上に層間絶縁膜（例えば、シリコン酸化膜）１５Ｂを堆積する。その後、層間絶縁膜１５Ｂ内にダマシン構造を持つ第１配線層Ｍ１Ａ，Ｍ１Ｂをそれぞれ形成する。さらに、第１配線層Ｍ１Ａ，Ｍ１Ｂ上及び層間絶縁膜１５Ｂ上にシリコン窒化膜１７Ｂを堆積する。
【００４４】
その後、第１実施形態と同様な工程により、図７に示すような構造を形成する。すなわち、層間絶縁膜１５Ｃを形成し、コンタクトプラグ２０Ａ，２０Ｂ，２０Ｃ及び第２配線層Ｍ２Ａ，Ｍ２Ｂを形成する。さらに、第１配線層Ｍ２Ａ，Ｍ２Ｂ上及び層間絶縁膜１５Ｃ上にシリコン窒化膜１７Ｃを堆積する。以上により、ＭＲＡＭとロジック回路を混載した半導体記憶装置が製造される。
【００４５】
第２実施形態では、ＭＴＪ素子１９の下に形成される下部電極１８の底面が、ロジック回路領域における第１配線層Ｍ１Ｂの底面よりも低い位置に形成され、さらにＭＴＪ素子１９の上面と第１配線層Ｍ１Ａ，Ｍ１Ｂの上面との距離が第１実施形態よりも大きくなっている。これにより、ＣＭＰによるＣｕの研磨工程で、ＭＴＪ素子１９がエッチングされるのを低減できる。その他の構成及び効果は、前記第１実施形態と同様である。
【００４６】
［第３実施形態］
次に、本発明の第３実施形態の半導体記憶装置について説明する。第３実施形態において前記第１実施形態における構成と同様の部分には同じ符号を付す。
【００４７】
第１実施形態では、第１配線層Ｍ１Ａ，Ｍ１ＢへのコンタクトプラグとＭＴＪ素子１９へのコンタクトプラグの深さが異なるため、コンタクトプラグ用孔を形成するための工程数が増加する。これを抑制するために、ＭＴＪ素子１９上に電極（中間プラグ）を形成することにより、第１配線層へのコンタクトプラグとＭＴＪ素子へのコンタクトプラグの深さを同じにする。
【００４８】
図１１は、第３実施形態の半導体記憶装置の構造を示す断面図である。
【００４９】
図示するように、ＭＴＪ素子１９とコンタクトプラグ２０Ｂとの間に中間プラグ（電極）２１を形成する。これにより、第１配線層Ｍ１Ａ，Ｍ１Ｂの上面と、中間プラグ２１の上面を同じ高さにする。この結果、第１配線層に接続するコンタクトプラグ２０Ａ，２０Ｃの深さと、ＭＴＪ素子に接続するコンタクトプラグ２０Ｂの深さを同じにすることができ、これらコンタクトプラグ用孔を形成するための工程数が増加するのを防ぐことができる。
【００５０】
以下に、第３実施形態の半導体記憶装置の製造方法について説明する。
【００５１】
図１２〜図１６は、第２実施形態の半導体記憶装置の製造方法を示す断面図である。
【００５２】
まず、図１２に示すように、ＭＲＡＭ領域及びロジック回路領域において、半導体基板１１上にＭＯＳトランジスタを形成する。続いて、ＭＯＳＦＥＴが形成された半導体基板１１上に層間絶縁膜１５Ａを形成する。さらに、拡散層１４Ａ，１４Ｂ，１４Ｃ上に、コンタクトプラグ１６Ａ，１６Ｂ，１６Ｃをそれぞれ形成する。以上の工程は、図２に示した工程と同様である。
【００５３】
次に、図１３に示すように、コンタクトプラグが形成された層間絶縁膜１５Ａ上に、下部電極となる導電膜（例えば、Ｔａ）１８を形成する。続いて、導電膜１８上にＭＴＪ素子となる膜を形成する。そして、リソグラフィ法及びＲＩＥによりＭＴＪ素子となる膜をパターニングして、コンタクトプラグ１６Ｂ上の導電膜１８上にＭＴＪ素子１９を形成する。
【００５４】
次に、図１４に示すように、図１３に示した構造上に層間絶縁膜２２を堆積する。続いて、ＣＭＰにより層間絶縁膜２２の表面を平坦化して、ＭＴＪ素子１９の表面を露出させる。その後、層間絶縁膜２２上に中間プラグとなる膜を堆積する。そして、リソグラフィ法及びＲＩＥにより中間プラグとなる膜、層間絶縁膜２２、及び導電膜１８をパターニングして、図１５に示すように、ＭＴＪ素子１９上に中間プラグ２１を形成すると共に、コンタクトプラグ１６Ｂ上に下部電極１８を形成する。
【００５５】
次に、図１６に示すように、図１５に示した構造上にシリコン窒化膜１７Ａを堆積し、さらにシリコン窒化膜１７Ａ上に層間絶縁膜（例えば、シリコン酸化膜）１５Ｂを堆積する。その後、ＣＭＰにより層間絶縁膜１５Ｂの表面を平坦化する。
【００５６】
次に、リソグラフィ法及びＲＩＥにより、コンタクトプラグ１６Ａ，１６Ｃ上の層間絶縁膜１５Ｂ内及びシリコン窒化膜１７Ａ内に第１配線層を配置するための配線溝を形成する。続いて、配線溝内にバリアメタルとＣｕシード層をスパッタ法により形成する。さらに、Ｃｕシード層にＣｕメッキを形成する。そして、ＣＭＰにより層間絶縁膜１５Ｂ上の余分なＣｕを研磨し、図１６に示すように、層間絶縁膜１５Ｂ内にダマシン構造を持つ第１配線層Ｍ１Ａ，Ｍ１Ｂをそれぞれ形成する。さらに、第１配線層Ｍ１Ａ，Ｍ１Ｂ上、中間プラグ２１上、及び層間絶縁膜１５Ｂ上にシリコン窒化膜１７Ｂを堆積する。
【００５７】
次に、図１６に示した構造上に層間絶縁膜１５Ｃを形成する。続いて、リソグラフィ法及びＲＩＥにより、第１配線層Ｍ１Ａ，Ｍ１Ｂ上及び中間プラグ２１上の層間絶縁膜１５Ｃ内にコンタクトプラグ用の孔をそれぞれ形成する。さらに、リソグラフィ法及びＲＩＥによりコンタクトプラグ用孔上の層間絶縁膜１５Ｃ内に第２配線層を配置するための配線溝を形成する。続いて、コンタクトプラグ用孔内及び配線溝内にバリアメタルとＣｕシード層をスパッタ法により形成する。さらに、Ｃｕシード層にＣｕメッキを形成する。そして、ＣＭＰにより層間絶縁膜１５Ｃ上の余分なＣｕを研磨し、図１１に示すように、デュアルダマシン構造を持つコンタクトプラグ２０Ａ，２０Ｂ，２０Ｃ及び第２配線層Ｍ２Ａ，Ｍ２Ｂを形成する。さらに、第１配線層Ｍ２Ａ，Ｍ２Ｂ上及び層間絶縁膜１５Ｃ上にシリコン窒化膜１７Ｃを堆積する。以上により、ＭＲＡＭとロジック回路を混載した半導体記憶装置が製造される。
【００５８】
第３実施形態では、第１配線層に接続されるコンタクトプラグとＭＴＪ素子に接続されるコンタクトプラグの深さが同じであるため、コンタクトプラグ用孔を形成する工程数が低減できる。その他の構成及び効果は、前記第１実施形態と同様である。
【００５９】
［第４実施形態］
次に、本発明の第４実施形態の半導体記憶装置について説明する。第４実施形態において前記第１実施形態における構成と同様の部分には同じ符号を付す。
【００６０】
第４実施形態では、ＭＲＡＭ領域においてコンタクトプラグ２０Ａと同じレベルに（基板面からほぼ同じ高さの層に）ＭＴＪ素子１９を形成することにより、ロジック回路領域における第１配線層下のビアを不要としたものである。
【００６１】
図１７は、第４実施形態の半導体記憶装置の構造を示す断面図である。
【００６２】
ＭＲＡＭ領域の構造は以下のようになっている。第１実施形態と同様に、半導体基板１１上にはＭＯＳトランジスタが形成されている。半導体基板１１上には層間絶縁膜１５Ａが形成されている。ＭＯＳトランジスタの拡散層１４Ａ上には、コンタクトプラグ１６Ａが拡散層１４Ａに接触するように形成されている。さらに、拡散層１４Ｂ上には、コンタクトプラグ１６Ｂが拡散層１４Ｂに接触するように形成されている。
【００６３】
層間絶縁膜１５Ａ上にはシリコン窒化膜１７Ａが形成され、シリコン窒化膜１７Ａ上には層間絶縁膜１５Ｂが形成されている。コンタクトプラグ１６Ａ上の層間絶縁膜１５Ｂ内には、第１配線層Ｍ１Ａがコンタクトプラグ１６Ａに接触するように形成されている。コンタクトプラグ１６Ｂ上には、第１配線層Ｍ１Ｃがコンタクトプラグ１６Ｂに接触するように形成されている。
【００６４】
第１配線層Ｍ１Ｃ上には下部電極１８が形成され、この下部電極１８上にはＭＴＪ素子１９が形成されている。ＭＴＪ素子１９上には、中間プラグ２１が形成されている。さらに、下部電極１８と中間プラグ２１との間には層間絶縁膜２２が形成されている。
【００６５】
第１配線層Ｍ１Ａ上、及び中間プラグ２１上、及び層間絶縁膜１５Ｂ上にはシリコン窒化膜１７Ｂが形成され、このシリコン窒化膜１７Ｂ上には層間絶縁膜１５Ｃが形成されている。
【００６６】
第１配線層Ｍ１Ａ上の層間絶縁膜１５Ｃ内には、コンタクトプラグ２０Ａが第１配線層Ｍ１Ａに接触するように形成されている。コンタクトプラグ２０Ａ上の層間絶縁膜１５Ｃ内には、第２配線層Ｍ２Ａがコンタクトプラグ２０Ａに接触するように形成されている。第２配線層Ｍ２Ａ上及び層間絶縁膜１５Ｃ上には、シリコン窒化膜１７Ｃが形成されている。さらに、シリコン窒化膜１７Ｃ上には層間絶縁膜１５Ｄが形成されている。
【００６７】
第２配線層Ｍ２Ａ上の層間絶縁膜１５Ｄ内には、コンタクトプラグ２３Ａが第２配線層Ｍ２Ａに接触するように形成されている。中間プラグ２１上の層間絶縁膜１５Ｃ，１５Ｄ内には、コンタクトプラグ２３Ｂが中間プラグ２１に接触するように形成されている。コンタクトプラグ２３Ａ，２３Ｂ上の層間絶縁膜１５Ｄ内には、第３配線層Ｍ３Ａがコンタクトプラグ２３Ａ，２３Ｂに接触するように形成されている。さらに、第３配線層Ｍ３Ａ上及び層間絶縁膜１５Ｄ上には、シリコン窒化膜１７Ｄが形成されている。
【００６８】
また、ロジック回路領域の構造は以下のようになっている。前記第１実施形態と同様に、半導体基板１１上にはＭＯＳトランジスタが形成されている。半導体基板１１上には層間絶縁膜１５Ａが形成されている。ＭＯＳトランジスタの拡散層１４Ｃ上の層間絶縁膜１５Ａ内には、コンタクトプラグ１６Ｃが拡散層１４Ｃに接触するように形成されている。
【００６９】
層間絶縁膜１５Ａ上にはシリコン窒化膜１７Ａが形成され、シリコン窒化膜１７Ａ上には層間絶縁膜１５Ｂが形成されている。コンタクトプラグ１６Ｃ上の層間絶縁膜１５Ｂ内には、第１配線層Ｍ１Ｂがコンタクトプラグ１６Ｃに接触するように形成されている。
【００７０】
層間絶縁膜１５Ｂ上及び第１配線層Ｍ１Ｂ上にはシリコン窒化膜１７Ｂが形成され、このシリコン窒化膜１７Ｂ上には層間絶縁膜１５Ｃが形成されている。第１配線層Ｍ１Ｂ上の層間絶縁膜１５Ｃ内には、コンタクトプラグ２０Ｃが第１配線層Ｍ１Ｂに接触するように形成されている。コンタクトプラグ２０Ｃ上の層間絶縁膜１５Ｃ内には、第２配線層Ｍ２Ｂがコンタクトプラグ２０Ｃに接触するように形成されている。第２配線層Ｍ２Ｂ上及び層間絶縁膜１５Ｃ上には、シリコン窒化膜１７Ｃが形成されている。さらに、シリコン窒化膜１７Ｃ上には層間絶縁膜１５Ｄが形成されている。
【００７１】
第２配線層Ｍ２Ｂ上の層間絶縁膜１５Ｄ内には、コンタクトプラグ２３Ｃが第２配線層Ｍ２Ｂに接触するように形成されている。コンタクトプラグ２３Ｃ上の層間絶縁膜１５Ｄ内には、第３配線層Ｍ３Ｂがコンタクトプラグ２３Ｃに接触するように形成されている。さらに、第３配線層Ｍ３Ｂ上及び層間絶縁膜１５Ｄ上には、シリコン窒化膜１７Ｄが形成されている。
【００７２】
次に、第４実施形態の半導体記憶装置の製造方法について説明する。
【００７３】
図１８〜図２１は、第４実施形態の半導体記憶装置の製造方法を示す断面図である。
【００７４】
まず、図１８に示すように、ＭＲＡＭ領域及びロジック回路領域において、半導体基板１１上にＭＯＳトランジスタを形成する。続いて、ＭＯＳＦＥＴが形成された半導体基板１１上に層間絶縁膜１５Ａを形成する。さらに、拡散層１４Ａ，１４Ｂ，１４Ｃ上に、コンタクトプラグ１６Ａ，１６Ｂ，１６Ｃをそれぞれ形成する。以上の工程は、図２に示した工程と同様である。
【００７５】
次に、図１９に示すように、図１８に示した構造上にシリコン窒化膜１７Ａを堆積し、さらにシリコン窒化膜１７Ａ上に層間絶縁膜１５Ｂを堆積する。その後、ＣＭＰにより層間絶縁膜１５Ｂの表面を平坦化する。
【００７６】
次に、リソグラフィ法及びＲＩＥにより、コンタクトプラグ１６Ａ，１６Ｂ，１６Ｃ上の層間絶縁膜１５Ｂ内及びシリコン窒化膜１７Ａ内に第１配線層を配置するための配線溝を形成する。続いて、配線溝内にバリアメタルとＣｕシード層をスパッタ法により形成する。さらに、Ｃｕシード層にＣｕメッキを形成する。そして、ＣＭＰにより層間絶縁膜１５Ｂ上の余分なＣｕを研磨し、図１９に示すように、層間絶縁膜１５Ｂ内にダマシン構造を持つ第１配線層Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃをそれぞれ形成する。
【００７７】
次に、コンタクトプラグが形成された層間絶縁膜１５Ｂ上に、下部電極となる導電膜１８を形成する。続いて、導電膜１８上にＭＴＪ素子となる膜を形成する。そして、リソグラフィ法及びＲＩＥによりＭＴＪ素子となる膜をパターニングして、コンタクトプラグ１６Ｂ上の導電膜１８上にＭＴＪ素子１９を形成する。
【００７８】
次に、導電膜１８上及びＭＴＪ素子１９上に層間絶縁膜２２を堆積する。続いて、ＣＭＰにより層間絶縁膜２２の表面を平坦化して、ＭＴＪ素子１９の表面を露出させる。その後、層間絶縁膜２２上に中間プラグとなる膜を形成する。そして、リソグラフィ法及びＲＩＥにより中間プラグとなる膜、層間絶縁膜２２、導電膜１８をパターニングして、図２０に示すように、ＭＴＪ素子１９上に中間プラグ２１を形成すると共に、第１配線層Ｍ１Ｂ上に下部電極１８を形成する。
【００７９】
次に、図２１に示すように、図２０に示した構造上にシリコン窒化膜１７Ｂを堆積し、さらにシリコン窒化膜１７Ｂ上に層間絶縁膜１５Ｃを堆積する。続いて、ＣＭＰにより層間絶縁膜１５Ｃの表面を平坦化する。その後、リソグラフィ法及びＲＩＥにより、第１配線層Ｍ１Ａ，Ｍ１Ｂ上の層間絶縁膜１５Ｃ内にコンタクトプラグ用の孔をそれぞれ形成する。さらに、リソグラフィ法及びＲＩＥによりコンタクトプラグ用孔上の層間絶縁膜１５Ｃ内に第２配線層を配置するための配線溝を形成する。続いて、コンタクトプラグ用孔内及び配線溝内にバリアメタルとＣｕシード層をスパッタ法により形成する。さらに、Ｃｕシード層にＣｕメッキを形成する。そして、ＣＭＰにより層間絶縁膜１５Ｃ上の余分なＣｕを研磨し、図２１に示すように、ダマシン構造を持つコンタクトプラグ２０Ａ，２０Ｃ及び第２配線層Ｍ２Ａ，Ｍ２Ｂを形成する。さらに、第１配線層Ｍ２Ａ，Ｍ２Ｂ上及び層間絶縁膜１５Ｃ上にシリコン窒化膜１７Ｃを堆積する。
【００８０】
次に、図１７に示すように、シリコン窒化膜１７Ｃ上に層間絶縁膜１５Ｄを堆積する。続いて、ＣＭＰにより層間絶縁膜１５Ｄの表面を平坦化する。その後、リソグラフィ法及びＲＩＥにより、第２配線層Ｍ２Ａ，Ｍ２Ｂ上及び中間プラグ２１上の層間絶縁膜１５Ｄ内にコンタクトプラグ用の孔をそれぞれ形成する。さらに、リソグラフィ法及びＲＩＥによりコンタクトプラグ用孔上の層間絶縁膜１５Ｃ内に第３配線層を配置するための配線溝を形成する。続いて、コンタクトプラグ用孔内及び配線溝内にバリアメタルとＣｕシード層をスパッタ法により形成する。さらに、Ｃｕシード層にＣｕメッキを形成する。そして、ＣＭＰにより層間絶縁膜１５Ｄ上の余分なＣｕを研磨し、図１７に示すように、ダマシン構造を持つコンタクトプラグ２３Ａ，２３Ｂ，２３Ｃ及び第２配線層Ｍ３Ａ，Ｍ３Ｂを形成する。さらに、第１配線層Ｍ３Ａ，Ｍ３Ｂ上及び層間絶縁膜１５Ｄ上にシリコン窒化膜１７Ｄを堆積する。以上により、ＭＲＡＭとロジック回路を混載した半導体記憶装置が形成される。
【００８１】
第４実施形態では、ＭＲＡＭ領域においてコンタクトプラグ２０Ａと同じレベルの層にＭＴＪ素子１９を形成することにより、ロジック回路領域において第１配線層下のコンタクトプラグが不要となる。その他の構成及び効果は、前記だ１実施形態と同様である。
【００８２】
［第５実施形態］
次に、本発明の第５実施形態の半導体記憶装置について説明する。第５実施形態において前記第１実施形態における構成と同様の部分には同じ符号を付す。
【００８３】
第１実施形態及び第２実施形態では、第１配線層Ｍ１Ａ，Ｍ１Ｂの平滑化プロセスでＭＴＪ素子および中間プラグがエッチング過剰となる傾向が見られる。この第５実施形態では、ＭＲＡＭ領域における第１配線層Ｍ１Ａの膜厚を、ロジック回路領域における第１配線層Ｍ１Ｂよりも厚く設定することにより、この問題を解決している。
【００８４】
図２２は、第５実施形態の半導体記憶装置の構造を示す断面図である。
【００８５】
ＭＲＡＭ領域の構造は以下のようになっている。第１実施形態と同様に、半導体基板１１上にはＭＯＳトランジスタが形成されている。半導体基板１１上には層間絶縁膜１５Ａが形成されている。ＭＯＳトランジスタの拡散層１４Ａ上には、コンタクトプラグ１６Ａが拡散層１４Ａに接触するように形成されている。さらに、拡散層１４Ｂ上には、コンタクトプラグ１６Ｂが拡散層１４Ｂに接触するように形成されている。
【００８６】
層間絶縁膜１５Ａ上には層間絶縁膜１５Ｂが形成されている。コンタクトプラグ１６Ａ上の層間絶縁膜１５Ｂ内には、第１配線層Ｍ１Ａがコンタクトプラグ１６Ａに接触するように形成されている。コンタクトプラグ１６Ｂ上の層間絶縁膜１５Ｂ内には、下部電極１８が形成され、この下部電極１８上にはＭＴＪ素子１９が形成されている。ＭＴＪ素子１９上には中間プラグ２１が形成され、この中間プラグ２１上にはシリコン窒化膜２４が形成されている。さらに、下部電極１８と中間プラグ２１との間には、層間絶縁膜２２が形成されている。
【００８７】
第１配線層Ｍ１Ａ上、及びシリコン窒化膜２４上、及び層間絶縁膜１５Ｂ上にはシリコン窒化膜１７Ｂが形成され、このシリコン窒化膜１７Ｂ上には層間絶縁膜１５Ｃが形成されている。
【００８８】
第１配線層Ｍ１Ａ上の層間絶縁膜１５Ｃ内には、コンタクトプラグ２０Ａが第１配線層Ｍ１Ａに接触するように形成されている。シリコン窒化膜２４上の層間絶縁膜１５Ｃ内には、コンタクトプラグ２０Ｂがシリコン窒化膜２４に接触するように形成されている。コンタクトプラグ２０Ａ，２０Ｂ上の層間絶縁膜１５Ｃ内には、第２配線層Ｍ２Ａがコンタクトプラグ２０Ａ，２０Ｂに接触するように形成されている。さらに、第２配線層Ｍ２Ａ上及び層間絶縁膜１５Ｃ上には、シリコン窒化膜１７Ｃが形成されている。
【００８９】
また、ロジック回路領域の構造は以下のようになっている。前記第１実施形態と同様に、半導体基板１１上にはＭＯＳトランジスタが形成されている。半導体基板１１上には層間絶縁膜１５Ａが形成されている。ＭＯＳトランジスタの拡散層１４Ｃ上の層間絶縁膜１５Ａ内には、コンタクトプラグ１６Ｃが拡散層１４Ｃに接触するように形成されている。
【００９０】
層間絶縁膜１５Ａ上には層間絶縁膜１５Ｂが形成されている。コンタクトプラグ１６Ｃ上の層間絶縁膜１５Ｂ内には、第１配線層Ｍ１Ｂがコンタクトプラグ１６Ｃに接触するように形成されている。
【００９１】
層間絶縁膜１５Ｂ上及び第１配線層Ｍ１Ｂ上にはシリコン窒化膜１７Ｂが形成され、このシリコン窒化膜１７Ｂ上には層間絶縁膜１５Ｃが形成されている。第１配線層Ｍ１Ｂ上の層間絶縁膜１５Ｃ内には、コンタクトプラグ２０Ｃが第１配線層Ｍ１Ｂに接触するように形成されている。コンタクトプラグ２０Ｃ上の層間絶縁膜１５Ｃ内には、第２配線層Ｍ２Ｂがコンタクトプラグ２０Ｃに接触するように形成されている。さらに、第２配線層Ｍ２Ｂ上及び層間絶縁膜１５Ｃ上には、シリコン窒化膜１７Ｃが形成されている。
【００９２】
以下に、第５実施形態の半導体記憶装置の製造方法について説明する。
【００９３】
図２３〜図２７は、第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【００９４】
まず、図２３に示すように、ＭＲＡＭ領域及びロジック回路領域において、半導体基板１１上にＭＯＳトランジスタを形成する。続いて、ＭＯＳＦＥＴが形成された半導体基板１１上に層間絶縁膜１５Ａを形成する。さらに、拡散層１４Ａ，１４Ｂ，１４Ｃ上に、コンタクトプラグ１６Ａ，１６Ｂ，１６Ｃをそれぞれ形成する。以上の工程は、図２に示した工程と同様である。
【００９５】
次に、図２４に示すように、コンタクトプラグが形成された層間絶縁膜１５Ａ上に、下部電極となる導電膜１８を堆積する。続いて、導電膜１８上にＭＴＪ素子となる膜を形成する。そして、リソグラフィ法及びＲＩＥによりＭＴＪ素子となる膜をパターニングして、コンタクトプラグ１６Ｂ上の導電膜１８上にＭＴＪ素子１９を形成する。
【００９６】
次に、図２５に示すように、図２４に示した構造上に層間絶縁膜２２を堆積する。続いて、ＣＭＰにより層間絶縁膜２２の表面を平坦化して、ＭＴＪ素子１９の表面を露出させる。
【００９７】
その後、層間絶縁膜２２上及びＭＴＪ素子１９上に中間プラグとなる膜２１（例えば、ＴｉＮ膜）を堆積する。さらに、中間プラグとなる膜２１上にシリコン窒化膜２４を堆積する。そして、リソグラフィ法及びＲＩＥによりシリコン窒化膜２４、中間プラグとなる膜２１、層間絶縁膜２２、及び導電膜１８をパターニングして、図２６に示すように、ＭＴＪ素子１９上に中間プラグ２１、シリコン窒化膜２４を形成すると共に、コンタクトプラグ１６Ｂ上に下部電極１８を形成する。
【００９８】
次に、図２７に示すように、図２６に示した構造上に、層間絶縁膜（例えば、シリコン酸化膜）１５Ｂを堆積する。その後、ＣＭＰにより層間絶縁膜１５Ｂの表面を平坦化する。このとき、中間プラグ２１上のシリコン窒化膜２４を、ＣＭＰによる研磨工程のストッパーにする。
【００９９】
次に、リソグラフィ法及びＲＩＥにより、コンタクトプラグ１６Ａ，１６Ｃ上の層間絶縁膜１５Ｂ内に第１配線層を配置するための配線溝を形成する。続いて、配線溝内にバリアメタルとＣｕシード層をスパッタ法により形成する。さらに、Ｃｕシード層にＣｕメッキを形成する。そして、ＣＭＰにより層間絶縁膜１５Ｂ上の余分なＣｕを研磨し、図２７に示すように、層間絶縁膜１５Ｂ内にダマシン構造を持つ第１配線層Ｍ１Ａ，Ｍ１Ｂをそれぞれ形成する。このとき、ＣＭＰによりロジック回路領域における第１配線層Ｍ１Ｂを所望の膜厚まで研磨する。さらに、第１配線層Ｍ１Ａ，Ｍ１Ｂ上、シリコン窒素膜２４上、及び層間絶縁膜１５Ｂ上にシリコン窒化膜１７Ｂを堆積する。
【０１００】
次に、図２７に示した構造上に層間絶縁膜１５Ｃを形成する。続いて、リソグラフィ法及びＲＩＥにより、第１配線層Ｍ１Ａ，Ｍ１Ｂ上及びシリコン窒化膜２４上の層間絶縁膜１５Ｃ内にコンタクトプラグ用の孔をそれぞれ形成する。さらに、リソグラフィ法及びＲＩＥによりコンタクトプラグ用孔上の層間絶縁膜１５Ｃ内に第２配線層を配置するための配線溝を形成する。続いて、コンタクトプラグ用孔内及び配線溝内にバリアメタルとＣｕシード層をスパッタ法により形成する。さらに、Ｃｕシード層にＣｕメッキを形成する。そして、ＣＭＰにより層間絶縁膜１５Ｃ上の余分なＣｕを研磨し、図２２に示すように、デュアルダマシン構造を持つコンタクトプラグ２０Ａ，２０Ｂ，２０Ｃ及び第２配線層Ｍ２Ａ，Ｍ２Ｂを形成する。さらに、第１配線層Ｍ２Ａ，Ｍ２Ｂ上及び層間絶縁膜１５Ｃ上にシリコン窒化膜１７Ｃを堆積する。以上により、ＭＲＡＭとロジック回路を混載した半導体記憶装置が製造される。
【０１０１】
第５実施形態では、ＭＲＡＭ領域における第１配線層Ｍ１Ａの膜厚を、ロジック回路領域における第１配線層Ｍ１Ｂよりも厚く設定することにより、第１配線層Ｍ１Ａ，Ｍ１Ｂの平滑化プロセスでＭＴＪ素子１９あるいは中間プラグ２１がエッチングされるのを防止できる。その他の構成及び効果については、第１実施形態と同様である。
【０１０２】
最後に、第１〜第５実施形態の半導体記憶装置が備える、磁気抵抗効果素子としてのＭＴＪ素子について説明しておく。
【０１０３】
図２８は、実施形態の半導体記憶装置が備えるＭＴＪ素子の構造を示す断面図である。図示するように、２つの磁性層（強磁性層）３１，３２の間には絶縁層（トンネルバリア層）３３が配置されている。さらに、１つの磁性層３１のトンネルバリア層が配置された側と反対側の面には反強磁性層３４が配置されている。反強磁性層３４が配置された側の磁性層３１は参照層（固定層）と呼ばれる。反強磁性層３４は、一方側の磁性層３１のスピンの向きを固定するための部材である。そして、記録層と呼ぶ他方側の磁性層３２のスピンの向きを変えることにより、ＭＴＪ素子に記憶された情報を書きかえる。
【０１０４】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１実施形態の半導体記憶装置の構造を示す断面図である。
【図２】第１実施形態の半導体記憶装置の製造方法を示す第１工程の断面図である。
【図３】第１実施形態の半導体記憶装置の製造方法を示す第２工程の断面図である。
【図４】第１実施形態の半導体記憶装置の製造方法を示す第３工程の断面図である。
【図５】第１実施形態の半導体記憶装置の製造方法を示す第４工程の断面図である。
【図６】第１実施形態の半導体記憶装置の製造方法を示す第５工程の断面図である。
【図７】本発明の第２実施形態の半導体記憶装置の構造を示す断面図である。
【図８】第２実施形態の半導体記憶装置の製造方法を示す第１工程の断面図である。
【図９】第２実施形態の半導体記憶装置の製造方法を示す第２工程の断面図である。
【図１０】第２実施形態の半導体記憶装置の製造方法を示す第３工程の断面図である。
【図１１】本発明の第３実施形態の半導体記憶装置の構造を示す断面図である。
【図１２】第３実施形態の半導体記憶装置の製造方法を示す第１工程の断面図である。
【図１３】第３実施形態の半導体記憶装置の製造方法を示す第２工程の断面図である。
【図１４】第３実施形態の半導体記憶装置の製造方法を示す第３工程の断面図である。
【図１５】第３実施形態の半導体記憶装置の製造方法を示す第４工程の断面図である。
【図１６】第３実施形態の半導体記憶装置の製造方法を示す第５工程の断面図である。
【図１７】本発明の第４実施形態の半導体記憶装置の構造を示す断面図である。
【図１８】第４実施形態の半導体記憶装置の製造方法を示す第１工程の断面図である。
【図１９】第４実施形態の半導体記憶装置の製造方法を示す第２工程の断面図である。
【図２０】第４実施形態の半導体記憶装置の製造方法を示す第３工程の断面図である。
【図２１】第４実施形態の半導体記憶装置の製造方法を示す第４工程の断面図である。
【図２２】本発明の第５実施形態の半導体記憶装置の構造を示す断面図である。
【図２３】第５実施形態の半導体記憶装置の製造方法を示す第１工程の断面図である。
【図２４】第５実施形態の半導体記憶装置の製造方法を示す第２工程の断面図である。
【図２５】第５実施形態の半導体記憶装置の製造方法を示す第３工程の断面図である。
【図２６】第５実施形態の半導体記憶装置の製造方法を示す第４工程の断面図である。
【図２７】第５実施形態の半導体記憶装置の製造方法を示す第５工程の断面図である。
【図２８】実施形態の半導体記憶装置が備えるＭＴＪ素子の構造を示す断面図である。
【符号の説明】
【０１０６】
１１…半導体基板、１２Ａ，１２Ｂ…ゲート電極、１３Ａ，１３Ｂ…ゲート絶縁膜、１４Ａ，１４Ｂ，１４Ｃ…ソース領域またはドレイン領域（拡散層）、１５Ａ，１５Ｂ，１５Ｃ…層間絶縁膜、１６Ａ，１６Ｂ，１６Ｃ…コンタクトプラグ、１７Ａ，１７Ｂ，１７Ｃ…シリコン窒化膜、１８…下部電極、１９…ＭＴＪ素子（磁気抵抗効果素子）、２０Ａ，２０Ｂ，２０Ｃ…コンタクトプラグ、２１…中間プラグ（電極）、２２…層間絶縁膜、２３Ａ，２３Ｂ，２３Ｃ…コンタクトプラグ、２４…シリコン窒化膜、Ｍ１Ａ，Ｍ１Ｂ…第１配線層、Ｍ２Ａ，Ｍ２Ｂ…第２配線層、Ｍ３Ａ，Ｍ３Ｂ…第２配線層。
【図１】
2010177624.tif 000003
【図２】
2010177624.tif 000004
【図３】
2010177624.tif 000005
【図４】
2010177624.tif 000006
【図５】
2010177624.tif 000007
【図６】
2010177624.tif 000008
【図７】
2010177624.tif 000009
【図８】
2010177624.tif 000010
【図９】
2010177624.tif 000011
【図１０】
2010177624.tif 000012
【図１１】
2010177624.tif 000013
【図１２】
2010177624.tif 000014
【図１３】
2010177624.tif 000015
【図１４】
2010177624.tif 000016
【図１５】
2010177624.tif 000017
【図１６】
2010177624.tif 000018
【図１７】
2010177624.tif 000019
【図１８】
2010177624.tif 000020
【図１９】
2010177624.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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