(57)【要約】【課題】ＪＦＥＴの電気的特性を改善すること。【解決手段】Ｎ型基板２０１上のＰウェル２０２内部にＮ型チャネル領域２０３がある。Ｎ型チャネル領域２０３上にＰ型ゲート領域１０３がある。ゲート領域１０３の中にＮ型ソース領域１０７及びドレイン領域１０６が互いに平行に配置され、それらはＮ型チャネル２０３に接続されている。ゲート領域１０３を配線に接続するためにＰ型ゲートコンタクト領域１０４がソース領域１０７及びドレイン領域１０６から離れた位置に設けられている。Ｎ型チャネル２０３とＰウェル２０２との境界の上に平坦な分離用のシリコン熱酸化膜２０４があり、その上に分離用の多結晶シリコン１０１がある。多結晶シリコン１０１より外側のＰウェル２０２の上に配線を接続するためにＰウェルコンタクト領域１０２がある。【選択図】図２
2010177268.tif 000002
【特許請求の範囲】
【請求項１】
シリコン半導体基板に形成されたウェル領域と、
前記ウェル領域の上に形成されたソース領域およびドレイン領域を有する第２の導電型のチャネル領域と、
前記チャネル領域の上に形成された第１の導電型のゲート領域と、
前記チャネル領域と前記ウェル領域との間の境界の上の、界面準位が1×1010〜1×1012/cm2のシリコン熱酸化膜と
を備えることを特徴とする接合型ＦＥＴ。
【請求項２】
前記シリコン熱酸化膜の上に多結晶シリコンをさらに備えることを特徴とする請求項１に記載の接合型ＦＥＴ。
【請求項３】
接合型ＦＥＴとＣＭＯＳを同一の半導体基板上に形成した半導体装置であって、
前記接合型ＦＥＴは、請求項１または２に記載の接合型ＦＥＴであることを特徴とする半導体装置。
【請求項４】
半導体基板に形成された第１の導電型のウェル領域に第２の導電型のイオンを注入してチャネル領域を形成する工程と、
前記ウェル領域および前記チャネル領域の上に界面準位が1×1010〜1×1012/cm2のシリコン熱酸化膜を形成する工程と、
前記シリコン熱酸化膜の上に多結晶シリコンを形成する工程と、
前記多結晶シリコン及び前記シリコン熱酸化膜をエッチングして、前記ウェル領域と前記チャネル領域との境界の上に前記多結晶シリコン及び前記シリコン熱酸化膜を残す工程と、
前記第１の導電型のイオンを注入して前記チャネル領域にゲート領域を形成する工程と、
前記第２の導電型のイオンを注入して前記チャネル領域にソース領域およびドレイン領域を形成する工程と
を含むことを特徴とする接合型ＦＥＴの製造方法。
【請求項５】
半導体基板上に接合型ＦＥＴとＣＭＯＳを混載した半導体装置の製造方法であって、
ＣＭＯＳプロセスの標準マスクを使用して、前記ＣＭＯＳのＮウェル及びＰウェル、並びに前記接合型ＦＥＴのＰウェルを形成する工程と、
前記ＣＭＯＳプロセスの標準マスクを使用して、素子分離領域を形成する工程と、
前記ＣＭＯＳプロセスの標準マスクを使用して、前記ＣＭＯＳのＮウェル及びＰウェル、並びに前記接合型ＦＥＴのＰウェルの上にパッド酸化膜を形成する工程と、
前記接合型ＦＥＴのチャネル領域を形成するための非標準マスクを使用して、前記パッド酸化膜を通して前記接合型ＦＥＴのＰウェルにイオンを注入し、前記接合型ＦＥＴの前記チャネル領域を形成する工程と、
前記ＣＭＯＳプロセスの標準マスクを使用して、前記ＣＭＯＳのＮウェル及びＰウェル、並びに前記接合型ＦＥＴのＰウェル及びチャネル領域の上にシリコン熱酸化膜を形成する工程と、
前記シリコン熱酸化膜の上に多結晶シリコンを形成する工程と、
前記多結晶シリコン及び前記シリコン熱酸化膜をエッチングして、前記ＣＭＯＳのゲート及びゲート酸化膜を形成すると同時に、前記接合型ＦＥＴのＰウェルとチャネル領域との境界の上に前記多結晶シリコン及び前記シリコン熱酸化膜を残す工程と、
前記チャネル領域にイオンを注入してゲート領域を形成する工程と、
前記ＣＭＯＳのソース領域およびドレイン領域ならびに前記接合型ＦＥＴのソース領域およびドレイン領域を形成する工程と、
前記ＣＭＯＳの標準マスクを使用して配線を形成する工程と
を含むことを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型ＦＥＴ（Junction  Gate  Field  Effect  Transistor：JFET）、半導体装置およびその製造方法に関し、より詳細には、ＪＦＥＴ、ＪＦＥＴおよび相補型ＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor FET：CMOS）の両方を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
現在のＬＳＩでは、微細化により性能向上が可能なＣＭＯＳプロセスが主流である。しかしながら、ＣＭＯＳでは差動増幅器等の差動入力で使用するとそのＣＭＯＳが発する１／ｆノイズが大きいため、アナログ回路で使用する場合に回路特性の劣化をもたらしてしまうという問題があった。それを解決するためにＣＭＯＳとＪＦＥＴを混載した半導体装置が提案されている。特許文献１及び２を参照されたい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表平８−５０７１７７号公報
【特許文献２】特開２００１−３３２７０１号公報
【非特許文献】
【０００４】
【非特許文献１】高尾英邦他、「低雑音センサーインターフェース回路に向けたＪＦＥＴ混載ＣＭＯＳ回路」、電気学会論文誌E、2003/10、123巻、10号、P422-428
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の方法では、ＪＦＥＴの他の素子との分離がＣＭＯＳで利用されるシリコン酸化膜で構成されたＬＯＣＯＳと呼ばれる方法で行われている。ＬＯＣＯＳのシリコン／シリコン酸化膜界面の界面準位が多く、そのため電流がＬＯＣＯＳに触れると１／ｆノイズを発生することは良く知られている。従来技術ではドレイン電圧が高くなるとＪＦＥＴ内で流れる電流がチャネルの外周部にも流れ出し、ＬＯＣＯＳにも電流が接触しノイズを発生してしまい、結果としてアナログ回路の特性が劣化してしまうという問題がある。特に、センサーＩＣなど微小な信号を検知するためのアナログ回路ではＳ／Ｎ比が確保できなくなり大きな問題となる。また、従来の方法では、チャネルと反対導電型のゲートとなる濃い領域がチャネルに接しており、オフ時のゲートリーク電流が大きく消費電流が大きくなるという問題がある。
【０００６】
一方、ウェルと同じ導電型の不純物濃度を高くした領域を素子外周部に設けることにより素子分離を行い１／ｆノイズを低減化している例も見られるが、オフ時の電流はゲート電圧依存性を持っており、十分小さくなってはいない。非特許文献１を参照されたい。
【０００７】
本発明は、このような問題点に鑑みてなされたものであり、その第１の目的は、ＪＦＥＴの電気的特性の改善、具体的な例として（１）１／ｆノイズがＣＭＯＳに比べて格段に低く、（２）オフ時のゲートリーク電流が極めて小さく、かつ、（３）ＣＭＯＳと容易に混載できるＪＦＥＴを提供することにある。
【０００８】
また、本発明の第２の目的は、ＪＦＥＴをＣＭＯＳと混載した半導体装置の特性を改善することにある。
【０００９】
また、本発明の第３の目的は、特性の改善されたＪＦＥＴ及びＪＦＥＴをＣＭＯＳと混載した半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、従来のＬＯＣＯＳ構造に起因してＪＦＥＴの素子分離領域に生じる界面準位が半導体装置の電気的特性に影響していることを見出し、本発明に至った。従来のＬＯＣＯＳ構造下の界面の界面準位は、1×1014/cm2程度である。本発明は、ＬＯＣＯＳ構造を排し、界面準位が1×1010-1×1012/cm2に制御されたシリコン熱酸化膜を用いることにより課題を解決した。
【００１１】
本発明の第１の態様は、シリコン半導体基板に形成されたウェル領域と、前記ウェル領域の上に形成されたソース領域およびドレイン領域を有する第２の導電型のチャネル領域と、前記チャネル領域の上に形成された第１の導電型のゲート領域と、前記チャネル領域と前記ウェル領域との間の境界の上の、界面準位が1×1010〜1×1012/cm2のシリコン熱酸化膜とを備えることを特徴とする接合型ＦＥＴである。
【００１２】
本発明の第２の態様は、第１の態様において、前記シリコン熱酸化膜の上に多結晶シリコンをさらに備えることを特徴とする。
【００１３】
本発明の第３の態様は、接合型ＦＥＴとＣＭＯＳを同一の半導体基板上に形成した半導体装置であって、前記接合型ＦＥＴは、第１または第２の態様の接合型ＦＥＴであることを特徴とする。
【００１４】
本発明の第４の態様は、半導体基板に形成された第１の導電型のウェル領域に第２の導電型のイオンを注入してチャネル領域を形成する工程と、前記ウェル領域および前記チャネル領域の上に界面準位が1×1010〜1×1012/cm2のシリコン熱酸化膜を形成する工程と、前記シリコン熱酸化膜の上に多結晶シリコンを形成する工程と、前記多結晶シリコン及び前記シリコン熱酸化膜をエッチングして、前記ウェル領域と前記チャネル領域との境界の上に前記多結晶シリコン及び前記シリコン熱酸化膜を残す工程と、前記第１の導電型のイオンを注入して前記チャネル領域にゲート領域を形成する工程と、前記第２の導電型のイオンを注入して前記チャネル領域にソース領域およびドレイン領域を形成する工程とを含むことを特徴とする接合型ＦＥＴの製造方法である。
【００１５】
本発明の第５の態様は、半導体基板上に接合型ＦＥＴとＣＭＯＳを混載した半導体装置の製造方法であって、ＣＭＯＳプロセスの標準マスクを使用して、前記ＣＭＯＳのＮウェル及びＰウェル、並びに前記接合型ＦＥＴのＰウェルを形成する工程と、前記ＣＭＯＳプロセスの標準マスクを使用して、素子分離領域を形成する工程と、前記ＣＭＯＳプロセスの標準マスクを使用して、前記ＣＭＯＳのＮウェル及びＰウェル、並びに前記接合型ＦＥＴのＰウェルの上にパッド酸化膜を形成する工程と、前記接合型ＦＥＴのチャネル領域を形成するための非標準マスクを使用して、前記パッド酸化膜を通して前記接合型ＦＥＴのＰウェルにイオンを注入し、前記接合型ＦＥＴの前記チャネル領域を形成する工程と、前記ＣＭＯＳプロセスの標準マスクを使用して、前記ＣＭＯＳのＮウェル及びＰウェル、並びに前記接合型ＦＥＴのＰウェル及びチャネル領域の上にシリコン熱酸化膜を形成する工程と、前記シリコン熱酸化膜の上に多結晶シリコンを形成する工程と、前記多結晶シリコン及び前記シリコン熱酸化膜をエッチングして、前記ＣＭＯＳのゲート及びゲート酸化膜を形成すると同時に、前記接合型ＦＥＴのＰウェルとチャネル領域との境界の上に前記多結晶シリコン及び前記シリコン熱酸化膜を残す工程と、前記チャネル領域にイオンを注入してゲート領域を形成する工程と、前記ＣＭＯＳのソース領域およびドレイン領域ならびに前記接合型ＦＥＴのソース領域およびドレイン領域を形成する工程と、前記ＣＭＯＳの標準マスクを使用して配線を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１６】
本発明のＪＦＥＴによれば、ウェル領域とチャネル領域との境界の上に、界面準位が制御されたシリコン熱酸化膜を備え、ＬＯＣＯＳを排することにより、キャリアがＬＯＣＯＳに接触することが無くなり１／ｆノイズを低減することができ、電気的特性が改善される。
【００１７】
本発明の半導体装置によれば、本発明のＪＦＥＴをＣＭＯＳと混載することにより電気的特性を改善することができる。
【００１８】
本発明の製造方法によれば、ＣＭＯＳプロセスに小規模の工程追加で、低１／ｆノイズのＪＦＥＴを混載した半導体装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１によるＮ型ＪＦＥＴのレイアウト図である。
【図２】図１の一点鎖線で囲まれた枠内で切った断面図である。
【図３】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと混載した半導体装置の断面図である。
【図４Ａ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｂ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｃ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｄ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｅ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｆ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｇ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｈ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｉ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｊ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｋ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｌ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図４Ｍ】実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。
【図５】本発明の実施形態２によるＮ型ＪＦＥＴの断面図である。
【図６】実施形態２によるＮ型ＪＦＥＴをＣＭＯＳと混載した半導体装置の断面図である。
【図７】（ａ）〜（ｄ）は、実施形態２によるＮ型ＪＦＥＴの製造方法を説明するための図である。
【図８】本発明の実施形態３によるＪＦＥＴの断面図である。
【図９】（ａ）〜（ｄ）は、実施形態３による相補型ＪＦＥＴの製造方法を説明するための図である。
【図１０】ＣＭＯＳと混載した比較例のＮ型ＪＦＥＴの断面図である。
【図１１】比較例のＮ型ＪＦＥＴの製造方法を説明するための図である。
【図１２】本発明の実施形態２のＮ型ＪＦＥＴと比較例の１／ｆノイズ特性を示す図である。
【図１３】実施形態２のＮ型ＪＦＥＴのゲート特性を示す図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００２１】
（実施形態１）  
ＪＦＥＴの構造 
図１は、本発明の実施形態１によるＮ型ＪＦＥＴのレイアウト図であり、一点鎖線で囲まれた枠内で切った断面図が図２に示されている。Ｎ型ＪＦＥＴの構造は、最下層がＮ型基板２０１（シリコン半導体基板に対応）で、その上に不純物濃度が1016/cm3から1017/cm3程度のＰウェル２０２があり、Ｐウェル２０２の内部に不純物濃度が1016/cm3-1018/cm3程度のＮ型チャネル領域２０３が有る。さらに、Ｎ型チャネル領域２０３の上に不純物濃度が1017/cm3-1018/cm3程度のＰ型ゲート領域１０３がある。ゲート領域１０３の中に1019/cm3以上の不純物濃度のＮ型ソース領域１０７及びドレイン領域１０６が互いに平行に配置され、それらはＮ型チャネル２０３に接続されている。また、ゲート領域１０３を配線に接続するために不純物濃度が1019/cm3以上のＰ型ゲートコンタクト領域１０４が、ソース領域１０７及びドレイン領域１０６から離れた位置に設けられている。そして、Ｎ型チャネル２０３とＰウェル２０２との境界の上に平坦な分離用のシリコン熱酸化膜２０４があり、その上に分離用の多結晶シリコン１０１がある。シリコン熱酸化膜２０４は、所望の界面準位が得られるように熱処理条件を制御する。多結晶シリコン１０１より外側のＰウェル２０２の上に配線を接続するために、不純物濃度が1019/cm3以上のＰウェルコンタクト領域１０２がある。図示していないが、ソース領域１０７、ドレイン領域１０６、及びゲートコンタクト領域１０４は、それらの上に接続されるアルミ、タングステン等の金属配線により他の半導体素子や入出力端子等に接続される。ここで２０５は、Ｐウェルコンタクト領域１０２の電界緩和領域でP型不純物濃度が1x1017-1x1018/cm3程度である。Ｎ型ＪＦＥＴについて説明したが、不純物の型をＮとＰで全て入れ換えることによりＰ型ＪＦＥＴの構造となる。
【００２２】
本実施形態によるＪＦＥＴは、ウェル領域とチャネル領域との境界の上に、シリコン熱酸化膜と、シリコン熱酸化膜の上の多結晶シリコンとを備えることにより、キャリアがＬＯＣＯＳに接触することが無くなり１／ｆノイズを低減することができる。
【００２３】
図３は、本実施形態のＮ型ＪＦＥＴをＣＭＯＳと混載した半導体装置の断面図である。以下の製造方法で具体的に述べるが、Ｎ型ＪＦＥＴとＣＭＯＳを混載した半導体装置では、シリコン熱酸化膜２０４とＣＭＯＳのゲート酸化膜とを同時の熱処理で作製できるのでプロセスを増加させないという特徴がある。
【００２４】
ＪＦＥＴの製造方法 
図４Ａ〜４Ｍは、実施形態１のＮ型ＪＦＥＴをＣＭＯＳと同時に製造するための工程を示す図である。これらの工程のうち、図４Ｇに示す工程はＮ型ＪＦＥＴのみに必要なものであり、その他の図に示す工程はＣＭＯＳの製造プロセス（「ＣＭＯＳの標準プロセス」とも呼ぶ。）と同一である。すなわち、図４Ｇの工程で使用するマスク（「非標準マスク」とも呼ぶ。）をＣＭＯＳの標準プロセスの標準マスクに１枚追加し、そのマスクを用いたリソグラフィー工程と、それに続くＮ型チャネルを形成するためのイオン注入工程とをさらに行うのみで、ＣＭＯＳとＮ型ＪＦＥＴを同時に製造することが可能となっている。以下、順に説明する。
【００２５】
Ｎ型基板を洗浄後、パッド酸化膜４０２及び窒化膜４０１を形成し、その後Ｎウェル形成用のマスクを用いてリソグラフィーを行い、Ｎウェルを形成する部分の窒化膜４０１がエッチングにより除去される。それに引き続き、リン等のＮ型の不純物が注入される（図４Ａ）。
【００２６】
ついで、ホトレジストを除去し、酸化工程により十分な厚みのシリコン酸化膜４０４をＮウェル上３０２に形成する（図４Ｂ）。その後、エッチングにより窒化膜４０１を除去する。ここでいう「十分な厚み」とは、次工程のイオン注入装置においてＰ型不純物のＮウェルへの入り込みを阻止できる厚みである。例えばＢＦ２を加速エネルギー50keVで注入する場合は120nm程度の厚みである。
【００２７】
次に、Ｐウェルを形成する。ボロン、ＢＦ２等のＰ型不純物をイオン注入することにより、Ｎ型ＪＦＥＴ用のＰウェル２０２と、ＮＭＯＳ用のＰウェル３０１が形成される。このとき、Ｐ型不純物は酸化膜４０４により注入が阻止され、Ｎウェル３０２には入りこまない（図４Ｃ）。
【００２８】
シリコン熱酸化膜４０４及びパッド酸化膜４０２を除去後、高温でアニールすることにより、Ｎウェル３０２及びＰウェル２０２、３０１を規定の深さまで拡散させる。その後に酸化工程によりシリコン酸化膜４０８を新たに形成する（図４Ｄ）。
【００２９】
ついで、窒化膜４０７を堆積し、その後ＬＯＣＯＳを形成するためのマスクを用いてリソグラフィーを行い、ＬＯＣＯＳが形成される部分の窒化膜４０７及びシリコン酸化膜４０８を除去する（図４Ｅ）。
【００３０】
酸化工程により窒化膜４０７で覆われていない領域が酸化されてＬＯＣＯＳ  ３１３（素子分離領域に対応）が形成される。その後エッチングにより窒化膜４０１を除去する（図４Ｆ）。
【００３１】
ウェットエッチで酸化膜４０８を除去した後に洗浄を行い、続くイオン注入の保護膜となるシリコン酸化膜４０９を酸化工程により形成する。Ｎ型ＪＦＥＴのチャネルを形成するためのマスクを用いてリソグラフィーを行い、リン等のＮ型不純物をイオン注入し、Ｎチャネル２０３を形成する（図４Ｇ）。なお、図示していないが、この工程の前または後に、ＮＭＯＳ及びＰＭＯＳのしきい値を調整するために、それぞれマスクを用いたリソグラフィー工程を経てイオン注入される工程がある。
【００３２】
ついで、ホトレジストを除去後、保護用のシリコン酸化膜４０９を除去する。その後、ＣＭＯＳのゲート酸化膜３１１及び３１２並びにＪＦＥＴのシリコン熱酸化膜２０４となる熱酸化膜４１０の形成を行う。この時の熱処理条件によって、ＣＭＯＳのゲート酸化膜３１１及び３１２並びにＪＦＥＴのシリコン熱酸化膜２０４直下の界面準位が制御される。具体的な条件としては、酸化温度８５０℃酸化時間５分、酸化ガス組成を水素と酸素を１対２の割合にした低温短時間のウェット酸化で処理を行う。しかし、本発明はこの条件に限定されず、最終的にゲート酸化膜３１１及び３１２並びにシリコン熱酸化膜２０４の界面準位が1×1010-1×1012/cm2であればよい。
【００３３】
その後、ＣＭＯＳのゲートとなる多結晶シリコン４１１を堆積し、その多結晶シリコン４１１にリンをドーピングし低抵抗化する（図４Ｈ）。
【００３４】
ＣＭＯＳのゲート作成用のマスクを用いてリソグラフィー工程を行い、続くエッチング工程でＮＭＯＳのゲート３０３及びゲート酸化膜３１１、並びにＰＭＯＳのゲート３０６及びゲート酸化膜３１２を形成する。このとき、同時にＮ型ＪＦＥＴの分離用の多結晶シリコン１０１及びシリコン酸化膜２０４も形成される（図４Ｉ）。
【００３５】
ＮＭＯＳのＬＤＤ構造のＮ領域３１４の形成を行った後、ＰＭＯＳのＬＤＤ構造のＰ領域３１５を形成するために、リソグラフィー工程と、ボロン又はＢＦ２のイオン注入を行う。このとき同時にＮ型ＪＦＥＴのゲート領域１０３が形成される（図４Ｊ）。図示していないが、ＣＭＯＳのＬＤＤ構造のスペーサを形成する。
【００３６】
その後、図示したようにＮＭＯＳのソース領域３０４およびドレイン領域３０５を形成するために、リソグラフィー工程と、リン又は砒素のイオン注入を行う。このとき同時にＮ型ＪＦＥＴのソース領域１０７及びドレイン領域１０６が形成される（図４Ｋ）。
【００３７】
次に、ＰＭＯＳのソース３０８及びドレイン領域３０７を形成するために、リソグラフィー工程と、ボロン又はＢＦ２のイオン注入を行う。このとき同時にＮ型ＪＦＥＴのＰウェルコンタクト領域１０２が形成される（図４Ｌ）。図示されていないが、Ｎ型ＪＦＥＴのゲートコンタクト領域１０４も同時に形成される。
【００３８】
最後に、ＣＭＯＳおよびＮ型ＪＦＥＴの不純物の活性化のためのアニールを行った後、従来から良く知られている方法で、絶縁膜の堆積、コンタクトホール形成、配線の形成、保護膜の形成を行い、Ｎ型ＪＦＥＴをＣＭＯＳと混載した半導体装置が完成する（図４Ｍ）。
【００３９】
上記説明では、ＬＯＣＯＳ分離法を用いた一般的なＣＭＯＳプロセスをベースとしているが、トレンチ分離を用いたＣＭＯＳプロセス、ＳＯＩ基板を使ったＣＭＯＳプロセス、エピウエハーを使ったＣＭＯＳプロセス等をベースとしても、ＪＦＥＴのチャネルを形成するためのマスクを１枚追加して、チャネルを形成するためのリソグラフィー工程と、イオン注入工程とをさらに行うのみで、ＪＦＥＴをＣＭＯＳと混載した半導体装置を製造することが可能である。
【００４０】
（実施形態２）  
ＪＦＥＴの構造 
図５は、本発明の実施形態２によるＮ型ＪＦＥＴの断面図であり、図１のレイアウトのＮ型ＪＦＥＴにおいてＰ型基板を用いている。ミックストシグナルでは多くの場合Ｐ型基板が用いられている。Ｐ型基板を用いた場合、Ｎ型ＪＦＥＴを作成する為に基板上に深いＮ−Ｗｅｌｌとして、ＤｅｅｐＮＷｗｌｌ層を作成する点が、実施形態１と異なり、他の構造は実施形態１と同様である。こうすることにより通常使用されるＰ型基板が使用できる。図６は、ＣＭＯＳ部分を含めた断面図である。
【００４１】
実施形態２のＮ型ＪＦＥＴでは、Ｐ型基板であることと、基板とＰウェル２０２との間にＤｅｅｐＮＷｅｌｌ層５０２をさらに備える点で図２に示したＮ型ＪＦＥＴと異なる。ＤｅｅｐＮＷｅｌｌ層５０２により、ＣＭＯＳと混載した際にＮ型ＪＦＥＴをＣＭＯＳ部分と電気的に分離することができる。
【００４２】
製造方法 
実施形態２によるＮ型ＪＦＥＴは、図７（ａ）〜（ｃ）に示す工程によりＤｅｅｐＮＷｅｌｌ層５０２を形成した後、図７（ｄ）に示す工程でＰウェルを形成する。ついで、図４Ｄ〜４Ｍの工程を行うことによりＣＭＯＳと同時に製造することができる。以下、図７（ａ）〜（ｄ）に示す工程を順に説明する。
【００４３】
Ｐ型基板５０１を洗浄後、パッド酸化膜７０１および窒化膜７０２を形成する。その後、ＤｅｅｐＮｗｅｌｌ層形成用のマスクを用いてリソグラフィーを行い、ＤｅｅｐＮｗｅｌｌ層を形成する部分の窒化膜７０２がエッチングにより除去される。それに引き続き、リン等のＮ型不純物が注入される（図７（ａ））。
【００４４】
ホトレジスト、窒化膜７０１、及びパッド酸化膜７０２を除去し、注入された不純物を例えば1200℃、10時間のような高温、長時間の条件で、その内部にＮ型ＪＦＥＴのＰウェル２０２を入れられるように十分に拡散し、ＤｅｅｐＮＷｅｌｌ層５０２を形成する（図７（ｂ））。
【００４５】
続いて、Ｎウェル形成用のマスクを用いて、パッド酸化膜４０１に対してリソグラフィー及びリン等のＮ型不純物のイオン注入を行い、Ｎウェル３０２を形成する（図７（ｃ））。
【００４６】
最後に、ボロン又はＢＦ２等のＰ型不純物をイオン注入することにより、Ｐウェル３０１、２０２が形成される（図７（ｄ））。
【００４７】
（実施形態３）  
ＪＦＥＴの構造 
図８は、本発明の実施形態３によるＪＦＥＴの断面図であり、Ｎ型ＪＦＥＴ及びＰ型ＪＦＥＴを同一基板上へ形成したいわゆる相補型ＪＦＥＴである。本実施形態では、基板はＰ型基板、Ｎ型ＪＦＥＴ領域は図５に示した実施形態２の構造である。Ｐ型ＪＦＥＴ領域は、図２に示したＮ型ＪＦＥＴの導電形を全てを入れ替えたものである。Ｎ型ＪＦＥＴ領域とＰ型ＪＦＥＴ領域との間は、Ｐウェル１００９を設けることにより分離している。実施形態３でもＣＭＯＳとの混載は実施形態１及び２と同様に容易に実施できる。
【００４８】
製造方法 
このデバイス構造は、実施形態２のプロセスフローに、Ｐ型ＪＦＥＴのＰチャネルを形成するためのマスクを１枚追加し、リソグラフィー工程と、Ｐチャネル形成イオン注入工程とをさらに行うのみで実現可能である。追加の工程は図９（ｂ）のみであるが、理解しやすいように前後の工程も含めて図９（ａ）〜（ｄ）の順に説明する。
【００４９】
まず、図４Ｇと同一の工程で、Ｎチャネル２０３を形成する（図９（ａ））。
【００５０】
ついで、Ｐ型ＪＦＥＴのチャネルを形成するためのマスクを用いてリソグラフィーを行い、ボロン等のＰ型不純物をイオン注入し、Ｐチャネル１００２を形成する（図９（ｂ））。
【００５１】
ホトレジストを除去後、保護用のシリコン酸化膜４０９を除去する。その後、熱酸化膜４１０の形成を行い、多結晶シリコン４１１を堆積し、多結晶シリコン４１１にボロン、リン等の不純物をドーピングして低抵抗化する（図９（ｃ））。この工程は図４Ｈと同一工程である。
【００５２】
最後に、ＣＭＯＳのゲート作製用のマスクを用いてリソグラフィー工程を行い、続くエッチング工程でＮＭＯＳのゲート３０３、ゲート酸化膜３１１、ＰＭＯＳのゲート３０２及びゲート酸化膜３１２を形成する。このとき同時に、Ｎ型ＪＦＥＴの分離用多結晶シリコン１０１及び分離用酸化膜２０４と、Ｐ型ＪＦＥＴの分離用多結晶シリコン１００６及び分離用酸化膜１００７が形成される（図９（ｄ））。この工程は図４Ｉと同一工程である。
【００５３】
（比較例）  
本発明の比較として実験を行った、チャネル領域がＬＯＣＯＳに触れる構造のＮ型ＪＦＥＴの実験結果について説明する。図１０は、ＣＭＯＳと混載した比較例のＮ型ＪＦＥＴの断面図である。ＣＭＯＳ部分は実施形態１〜３と同じである。Ｎ型ＪＦＥＴは、本発明と同様にＮ型基板上にＰウェル１３０１が有り、Ｐウェル１３０１の中にＮチャネル領域１３０２を有する。Ｎチャネル領域１３０２の中に、ソース領域１３０４及びドレイン領域１３０５が平行に配置され、Ｐ型ゲート領域１３０３が、ソース領域１３０４とドレイン領域１３０５との間に配置されている。そしてＮチャネル１３０２及びＰウェル１３０１はＬＯＣＯＳ  ３１３で分離されている。
【００５４】
この比較例のＮ型ＪＦＥＴも、ＣＭＯＳプロセスに対してＮチャネルを形成するためのマスクを１枚追加し、そのマスクを使用してＮチャネルを形成するためのリソグラフィーと、イオン注入とをさらに行うだけで形成できる。すなわち、基本的なプロセスフローはＣＭＯＳプロセスと同じである。図１１（ａ）〜（ｃ）を用いて、比較例のＮ型ＪＦＥＴの形成に関わる工程を説明する。
【００５５】
まず、ＣＭＯＳの標準プロセスでＬＯＣＯＳを形成した後に、Ｎチャネル形成用のマスクを用いて、リソグラフィーを行い、リンなどのＮ型不純物をイオン注入する（図１１（ａ））。ここで素子分離領域のＬＯＣＯＳの製造方法は、酸化温度１０００℃酸化時間６０分酸化ガス組成を水素と酸素を１対２の割合にした高温長時間のウェット酸化が一般的で、このときの界面準位は、１×１０14/cm2程度である。
【００５６】
ついで、図示していないが、ＣＭＯＳ部分のしきい値調整工程、ゲート形成工程およびＬＤＤ形成工程を経て、図示するように、ＰＭＯＳのソース３０８／ドレイン３０７を形成するマスクを用いてリソグラフィーを行い、ボロン等のＰ型不純物をイオン注入することにより、ＰＭＯＳのソース３０８／ドレイン３０７とＮ型ＪＦＥＴのゲート１３０３及びゲートコンタクト領域１３０６を同時に形成する（図１１（ｂ））。
【００５７】
そして、ＮＭＯＳのソース３０５／ドレイン３０４を形成するためのマスクを用いてリソグラフィーを行い、砒素等のＮ型不純物をイオン注入することにより、ＮＭＯＳのソース３０５／ドレイン３０４とＮ型ＪＦＥＴのソース１３０４／ドレイン１３０５を同時に形成する（図１１（ｃ））。
【００５８】
その後、不純物の活性化のためのアニールを行った後、従来から良く知られているような方法で、絶縁膜の堆積、コンタクトホール形成、配線の形成、保護膜の形成を行い、比較例のデバイスが完成する。
【００５９】
（本発明のＮ型ＪＦＥＴの特性）  
図５に示した本発明による実施形態のＮ型ＪＦＥＴの１／ｆノイズ特性およびゲート特性を、図１２及び１３にそれぞれ示す。
【００６０】
図１２は、本発明によるＮ型ＪＦＥＴ、比較例のＮ型ＪＦＥＴおよび標準ＣＭＯＳプロセスで作製したＮＭＯＳの１／ｆノイズ特性を示したグラフである。このグラフを見て分かるように、本発明によるＮ型ＪＦＥＴはＮＭＯＳに比べると１／ｆノイズは30dB程度低く、比較例によるＮ型ＪＦＥＴに比べても20dBも小さい。
【００６１】
また、図１３では、ゲート電圧Vgを0Vから-5Vまで変化させたときのドレイン電流IDを常用対数表示している。ドレイン電流IDは、Vg=0Vで最大値をとり、しきい値電圧Vg=-1.15Vまで減少し続けて測定限界以下になる。この結果から、トランジスタはオフ状態になっていることが分かる。しきい値よりゲート電圧Vgを負側に大きくしても測定限界以下であり、再度ドレイン電流IDが大きくなることはない。すなわちゲートリーク電流は流れていないことが分かる。
【符号の説明】
【００６２】
１０１  分離用の多結晶シリコン
１０２  Ｐウェルコンタクト領域
１０３  ゲート領域
１０４  ゲートコンタクト領域
１０６  ドレイン領域
１０７  ソース領域
２０１  Ｎ型基板
２０２、３０１  Ｐウェル
２０３  Ｎ型チャネル
２０４  分離用のシリコン熱酸化膜
２０５  Ｐウェルコンタクト領域１０２の電界緩和領域
３０２  Ｎウェル
３０３  ＮＭＯＳゲート
３０４  ＮＭＯＳドレイン
３０５  ＮＭＯＳソース
３０６  ＰＭＯＳゲート
３０７  ＰＭＯＳドレイン
３０８  ＰＭＯＳソース
３０９  ＮＭＯＳ酸化膜
３１０  ＰＭＯＳ酸化膜
３１１  ＮＭＯＳ  ＬＤＤ
３１２  ＰＭＯＳ  ＬＤＤ
３１３  ＬＯＣＯＳ
４０１  窒化膜
４０２  パッド酸化膜
４０４  酸化膜
４０７  窒化膜
４０８  酸化膜
４０９  パッド酸化膜
４１０  熱酸化膜
４１１  多結晶シリコン
５０１  Ｐ型基板
５０２  ＤｅｅｐＮＷｅｌｌ
６０１  ＤｅｅｐＮＷｅｌｌ用コンタクト領域
７０１  パッド酸化膜
７０２  窒化膜
１００１  Ｐ型ＪＦＥＴ用ウェル
１００２  Ｐチャネル
１００６  分離用多結晶シリコン
１００７  分離用酸化膜
１００９  Ｐウェル
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図４Ｍ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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