(57)【要約】【課題】デッドタイムの長さの設定値が短くなればなるほどその測定は難しい。【解決手段】ドライバ回路１００において、２つの出力トランジスタＭＨ１、ＭＬ１は、第１電源電圧Ｖｄｄと接地電位との間に直列に設けられる。デッドタイム生成回路３０は、通常動作時は、２つの出力トランジスタＭＨ１、ＭＬ１のオンオフを制御する駆動信号ＳＨ１’、ＳＬ１’に２つの出力トランジスタＭＨ１、ＭＬ１が同時にオンとならないようにデッドタイム用遅延を付与して２つの出力トランジスタＭＨ１、ＭＬ１に出力し、デッドタイム用遅延の長さのテスト時は、デッドタイム用遅延と所定の関係を有し、デッドタイム用遅延より長いテスト用のテスト用遅延を駆動信号に付与してトランジスタへ出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１固定電圧と、前記第１固定電圧とは異なる第２固定電圧との間に直列に設けられた２つの出力トランジスタと、
通常動作時は、前記２つの出力トランジスタのオンオフを制御する駆動信号に前記２つの出力トランジスタが同時にオンとならないようにデッドタイム用遅延を付与して前記２つの出力トランジスタに出力し、前記デッドタイム用遅延の長さのテスト時は、前記デッドタイム用遅延と所定の関係を有し、前記デッドタイム用遅延より長いテスト用のテスト用遅延を前記駆動信号に付与して前記２つの出力トランジスタへ出力するデッドタイム生成回路と、を備えることを特徴とするドライバ回路。
【請求項２】
前記デッドタイム生成回路は、
一端の電圧が固定されたキャパシタと、
前記駆動信号のエッジを契機として前記キャパシタの充放電を開始する電流源と、を含み、
通常動作時は、前記電流源によって前記キャパシタの他端に供給される第１電流と前記キャパシタの容量とによって定まる時定数に応じた前記デッドタイム用遅延を前記駆動信号に付与し、前記デッドタイム用遅延の長さのテスト時は、前記電流源によって前記キャパシタの他端に供給される第２電流であって前記第１電流より少ない第２電流、と前記キャパシタの容量とによって定まる時定数に応じた前記テスト用遅延を前記駆動信号に付与することを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記電流源は、
通常動作時に前記キャパシタの他端に前記第１電流を供給する第１電流源と、
前記デッドタイム用遅延の長さのテスト時に前記キャパシタの他端に前記第２電流を供給する第２電流源と、を有し、
前記第１電流源は、
前記第１電流に対応する第１基準電流が入力される第１カレントミラー回路と、
前記第１カレントミラー回路のオンオフを切り替える第１スイッチと、を有し、
前記第２電流源は、
前記第２電流に対応する第２基準電流が入力される第２カレントミラー回路と、
前記第２カレントミラー回路のオンオフを切り替える第２スイッチと、を有し、
当該ドライバ回路はさらに、通常動作時は前記第１カレントミラー回路がオン、前記第２カレントミラー回路がオフとなるように、前記デッドタイム用遅延の長さのテスト時は前記第１カレントミラー回路がオフ、前記第２カレントミラー回路がオンとなるように前記第１スイッチおよび前記第２スイッチを制御するテスト制御部を備えることを特徴とする請求項２に記載のドライバ回路。
【請求項４】
前記デッドタイム生成回路は、
一端の電圧が固定されたキャパシタと、
前記駆動信号のエッジを契機として前記キャパシタの充放電を開始する電流源と、を含み、
通常動作時は、前記キャパシタの電圧が第１所定量変化するのに要する時間に応じた前記デッドタイム用遅延を前記駆動信号に付与し、前記デッドタイム用遅延の長さのテスト時は、前記キャパシタの電圧が前記第１所定量より多い第２所定量変化するのに要する時間に応じた前記テスト用遅延を前記駆動信号に付与することを特徴とする請求項１に記載のドライバ回路。
【請求項５】
前記２つの出力トランジスタの間の接続ノードに駆動対象のモータのコイルの一端が接続され、
前記２つの出力トランジスタは、前記デッドタイム生成回路によって出力される駆動信号によってオンオフされることで前記モータのコイルに駆動電流を供給することを特徴とする請求項１から４のいずれかに記載のドライバ回路。
【請求項６】
可動機構に取り付けられたモータと、
前記モータを駆動する請求項５に記載のドライバ回路と、を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力段にトランジスタを用いるドライバ回路に関する。
【背景技術】
【０００２】
電源電圧と接地電位との間でトランジスタを直列に接続したハーフブリッジ型の出力回路では、直列に接続されたトランジスタが同時にオンとなると電源が接地に短絡された状態となり、トランジスタに過大な電流が流れ得る。したがって直列に接続されたトランジスタのオンオフを制御する際には、フェーズの切り替わりにデッドタイムと呼ばれる、全てのトランジスタがオフとなる期間を設けるのが一般的である。このデッドタイムの長さは出力回路ごとに適切な値に設定される（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２８４３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年の電子回路の高速化に伴い、デッドタイムの長さの設定値も小さくなる傾向にある。デッドタイムの長さの設定値が短くなればなるほどその測定は難しくなる。特にデッドタイムの長さが１００ｎｓ程度に設定される回路も有り、このレベルになると高価な高速のテスタが必要となる。
このような問題はハーフブリッジ型の出力回路に限らず、出力にトランジスタを用いるどのような出力回路、たとえばフルブリッジ型の出力回路においても起こりうる。
【０００５】
本発明はこうした状況に鑑みてなされたものであり、そのある態様の例示的な目的は、デッドタイムの長さが精度良く測定されるドライバ回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、ドライバ回路に関する。このドライバ回路は、第１固定電圧と、第１固定電圧とは異なる第２固定電圧との間に直列に設けられた２つの出力トランジスタと、通常動作時は、２つの出力トランジスタのオンオフを制御する駆動信号に２つの出力トランジスタが同時にオンとならないようにデッドタイム用遅延を付与して２つの出力トランジスタに出力し、デッドタイム用遅延の長さのテスト時は、デッドタイム用遅延と所定の関係を有し、デッドタイム用遅延より長いテスト用のテスト用遅延を駆動信号に付与して２つの出力トランジスタへ出力するデッドタイム生成回路と、を備える。
【０００７】
「所定の関係」とは、テスト用遅延の長さが決まればデッドタイム用遅延の長さが決まる関係をいい、たとえば比例の関係などデッドタイム用遅延の長さがテスト用遅延の長さの関数として定まる関係であってもよい。
【０００８】
この態様によると、テスト用遅延の長さはデッドタイム用遅延より長いので、安価なテスタでも容易に測定できる。そして測定されたテスト用遅延の長さを既知である所定の関係を用いてデッドタイム用遅延の長さに変換することで、直接測定することなくデッドタイム用遅延を知ることができる。
【０００９】
デッドタイム生成回路は、一端の電圧が固定されたキャパシタと、駆動信号のエッジを契機としてキャパシタの充放電を開始する電流源と、を含んでもよい。通常動作時は、電流源によってキャパシタの他端に供給される第１電流とキャパシタの容量とによって定まる時定数に応じたデッドタイム用遅延を駆動信号に付与し、デッドタイム用遅延の長さのテスト時は、電流源によってキャパシタの他端に供給される第２電流であって第１電流より少ない第２電流、とキャパシタの容量とによって定まる時定数に応じたテスト用遅延を駆動信号に付与してもよい。この場合、所定の関係が、第１電流と第２電流との比を係数とした比例の関係として定まる。
「エッジ」は、トランジスタにオンとなることを指示するエッジであってもよい。
【００１０】
電流源は、通常動作時にキャパシタの他端に第１電流を供給する第１電流源と、デッドタイム用遅延の長さのテスト時にキャパシタの他端に第２電流を供給する第２電流源と、を有してもよい。第１電流源は、第１電流に対応する第１基準電流が入力される第１カレントミラー回路と、第１カレントミラー回路のオンオフを切り替える第１スイッチと、を有してもよい。第２電流源は、第２電流に対応する第２基準電流が入力される第２カレントミラー回路と、第２カレントミラー回路のオンオフを切り替える第２スイッチと、を有してもよい。ドライバ回路はさらに、通常動作時は第１カレントミラー回路がオン、第２カレントミラー回路がオフとなるように、デッドタイム用遅延の長さのテスト時は第１カレントミラー回路がオフ、第２カレントミラー回路がオンとなるように第１スイッチおよび第２スイッチを制御するテスト制御部を備えてもよい。この場合、第１電流と第２電流との切替を好適に実現できる。
【００１１】
デッドタイム生成回路は、一端の電圧が固定されたキャパシタと、駆動信号のエッジを契機としてキャパシタの充放電を開始する電流源と、を含んでもよい。通常動作時は、キャパシタの電圧が第１所定量変化するのに要する時間に応じたデッドタイム用遅延を駆動信号に付与し、デッドタイム用遅延の長さのテスト時は、キャパシタの電圧が第１所定量より多い第２所定量変化するのに要する時間に応じたテスト用遅延を駆動信号に付与してもよい。この場合、第１所定量と第２所定量とから所定の関係が定まる。
【００１２】
２つの出力トランジスタの間の接続ノードに駆動対象のモータのコイルの一端が接続され、２つの出力トランジスタは、デッドタイム生成回路によって出力される駆動信号によってオンオフされることでモータのコイルに駆動電流を供給してもよい。
モータが使用される回転数は高くなってきており、それに伴いモータを駆動するためのパルス幅変調の周波数もまた高くなっている。したがってデッドタイムの長さの設定値は短くなる傾向にある。上述のドライバ回路ではデッドタイムの長さが短くても精度良く測定されるのでそのようなモータへの用途に適している。
【００１３】
本発明の別の態様は、電子機器である。この電子機器は、可動機構に取り付けられたモータと、モータを駆動する上述のドライバ回路と、を備える。
【００１４】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明のある態様によれば、デッドタイムの長さが精度良く測定される。
【図面の簡単な説明】
【００１６】
【図１】実施の形態に係るドライバ回路の構成を示す回路図である。
【図２】デッドタイム付与回路の構成を示す回路図である。
【図３】可変電流源の構成を示す回路図である。
【図４】図１のドライバ回路の通常動作時の動作状態を示すタイムチャートである。
【図５】図１のドライバ回路の、デッドタイム用遅延の長さのテスト時の動作状態を示すタイムチャートである。
【図６】アプリケーションにかかるモータ駆動回路の構成を示す回路図である。
【図７】変形例に係るデッドタイム生成回路の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において本発明に係る実施の形態を説明する上で重要ではない部材の一部は省略して表示する。
【００１８】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１９】
本発明の実施の形態は、一眼レフカメラやデジタルカメラのレンズドライバに搭載されるモータのドライバ回路に好適に用いられる。また、ハードディスクやＤＶＤ（Digital Versatile Disc）再生装置の駆動機構に搭載されるモータのドライバ回路にも好適に用いられる。
【００２０】
実施の形態に係るドライバ回路は、電源電圧と接地電位との間に直列に２つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのトランジスタを備え、その２つのトランジスタを相補的にオンオフすることでモータを駆動する。この駆動の際、２つのトランジスタが同時にオンとならないように、デッドタイムと呼ばれる、２つのトランジスタが同時にオフとなる期間が駆動フェーズの切り替わりに設けられる。
【００２１】
デッドタイムは、トランジスタを駆動する駆動信号のエッジのうちトランジスタにオンとなることを指示するエッジに遅延（デッドタイム用遅延と呼ぶ）を付与することによって設定される。このデッドタイム用遅延の長さを知るため、デッドタイム用遅延と既知の関係を有し、デッドタイム用遅延よりも長く測定に適した別の遅延（テスト用遅延と呼ぶ）が生成される。
【００２２】
たとえばドライバ回路の製造後に行われるテストにおいては、デッドタイムの長さが基準を満たしているか否かがテストされる（パスフェイルの判定と呼ぶ）。この際、駆動信号のエッジにはテスト用遅延が付与される。既知の関係を用いればデッドタイムの長さの基準から、テスト用遅延の長さが入るべき範囲が定まる。測定されたテスト用遅延の長さがかかる範囲に入っているか否かを見ることで、直接デッドタイム用遅延の長さを測定することなくパスフェイルの判定を行うことができる。
【００２３】
図１は、実施の形態に係るドライバ回路１００の構成を示す回路図である。ドライバ回路１００は、入力信号Ｓｉｎを受けて出力段の２つのトランジスタを駆動し、モータを駆動する出力信号Ｓｏｕｔを出力する。
ドライバ回路１００は、ロジック部１０と、テスト制御部２０と、デッドタイム生成回路３０と、出力段４０と、を備える。
【００２４】
出力段４０は、第１ハイサイドトランジスタＭＨ１と、第１ローサイドトランジスタＭＬ１と、を含み、いわゆるハーフブリッジを構成する。第１ハイサイドトランジスタＭＨ１、第１ローサイドトランジスタＭＬ１は第１電源電圧Ｖｄｄと接地電位との間に直列に接続される。第１ハイサイドトランジスタＭＨ１および第１ローサイドトランジスタＭＬ１が相補的にオンオフされることにより、第１ハイサイドトランジスタＭＨ１と第１ローサイドトランジスタＭＬ１との接続点の出力信号Ｓｏｕｔのレベルが第１電源電圧Ｖｄｄと接地電位との間で切り替わる。
【００２５】
実施の形態において、第１ハイサイドトランジスタＭＨ１はＰチャンネルＭＯＳＦＥＴである。また、第１ローサイドトランジスタＭＬ１はＮチャンネルＭＯＳＦＥＴである。これらのトランジスタは、すべてＮチャンネルＭＯＳＦＥＴであってもよいし、あるいは、バイポーラトランジスタであってもよい。
【００２６】
ロジック部１０は、入力信号Ｓｉｎを受け、第１ハイサイドトランジスタＭＨ１のオンオフを制御するためのハイサイド制御信号ＳＨ１’および第１ローサイドトランジスタＭＬ１のオンオフを制御するためのローサイド制御信号ＳＬ１’を生成する。ロジック部１０は第１ハイサイドトランジスタＭＨ１および第１ローサイドトランジスタＭＬ１を相補的にオンオフする。
【００２７】
テスト制御部２０は、通常動作を行うか、デッドタイム用遅延の長さをテストするかを外部からの指示などから判断し、テスト信号Ｓｔｅｓｔを後述するスイッチＳＷ１に出力してスイッチＳＷ１を制御する。
【００２８】
デッドタイム生成回路３０は通常動作時は、第１ハイサイドトランジスタＭＨ１および第１ローサイドトランジスタＭＬ１が同時にオンとならないようにデッドタイムＤＴを設定する。デッドタイム生成回路３０は、デッドタイム付与回路３２と、可変電流源３４ａと、キャパシタＣ１と、を含む。
【００２９】
キャパシタＣ１は、その一端Ｐ１がデッドタイム付与回路３２と接続される。キャパシタＣ１の他端Ｐ２の電圧は接地電位に固定される。
可変電流源３４ａは、デッドタイム付与回路３２に可変の電流を供給する。可変電流源３４ａは、通常動作用電流源ＩＳ１と、テスト用電流源ＩＳ２と、スイッチＳＷ１と、を有する。スイッチＳＷ１はテスト信号Ｓｔｅｓｔによって制御され、通常動作時は通常動作用電流源ＩＳ１が生成する通常動作用電流Ｉ１、デッドタイム用遅延の長さのテスト時はテスト用電流源ＩＳ２が生成するテスト用電流Ｉ２を選択してデッドタイム付与回路３２に供給する。たとえば、スイッチＳＷ１はテスト信号Ｓｔｅｓｔがアサートされるとテスト用電流Ｉ２を選択してもよい。
【００３０】
通常動作用電流源ＩＳ１はロジック回路用の第２電源電圧Ｖｃｃから通常動作用電流Ｉ１を生成する。テスト用電流源ＩＳ２は第２電源電圧Ｖｃｃから、通常動作用電流Ｉ１より少ないテスト用電流Ｉ２を生成する。後述するがデッドタイム付与回路３２は可変電流源３４ａから供給された電流をキャパシタＣ１へ供給するので、言い換えると可変電流源３４ａがキャパシタＣ１へ電流を供給する。
【００３１】
デッドタイム付与回路３２は、ハイサイド制御信号ＳＨ１’のエッジのうち第１ハイサイドトランジスタＭＨ１のオンを指示するエッジを契機としてキャパシタＣ１への電流の供給を開始する。ここでキャパシタＣ１へ供給される電流は、可変電流源３４ａからデッドタイム付与回路３２へ供給される電流である。デッドタイム付与回路３２は、キャパシタＣ１へ供給する電流とキャパシタＣ１の容量Ｃ１とによって定まる時定数に応じた遅延を、第１ハイサイドトランジスタＭＨ１のオンを指示するエッジに付与する。デッドタイム付与回路３２は、遅延が付与されたハイサイド制御信号ＳＨ１’をハイサイド駆動信号ＳＨ１として第１ハイサイドトランジスタＭＨ１のゲートへ出力する。デッドタイム付与回路３２は、ローサイド制御信号ＳＬ１’についても同様の処理を行い、遅延が付与されたローサイド制御信号ＳＬ１’をローサイド駆動信号ＳＬ１として第１ローサイドトランジスタＭＬ１のゲートへ出力する。
【００３２】
なお、通常動作時、デッドタイム付与回路３２へ可変電流源３４ａから通常動作用電流Ｉ１が供給されている場合、遅延は時定数Ｃ１／Ｉ１に応じたデッドタイム用遅延である。また、デッドタイム用遅延の長さのテスト時は遅延は時定数Ｃ１／Ｉ２に応じたテスト用遅延である。
したがってデッドタイム用遅延とテスト用遅延とは所定の関係を有する。より具体的には、デッドタイム用遅延は、テスト用遅延をＩ２／Ｉ１倍した値に対応する。また、テスト用電流Ｉ２は通常動作用電流Ｉ１よりも少ないので、テスト用遅延はデッドタイム用遅延よりも長くなる。特にテスト用遅延は、デッドタイム生成回路３０と出力段４０との間に設けられるプリドライバ（不図示）を信号が伝搬する際の遅延などの伝搬遅延が無視できる程度に長く設定される。たとえばテスト用遅延は、測定に適した長さ、たとえばデッドタイム用遅延の１０倍程度に設定されるのが好ましい。
【００３３】
図２は、デッドタイム付与回路３２とキャパシタＣ１とを合わせてデッドタイム付与回路５０と呼ぶとき、そのデッドタイム付与回路５０の構成を示す回路図である。デッドタイム付与回路５０は、ハイサイド遅延回路５２ａと、ローサイド遅延回路５２ｂと、ローサイドインバータ５４と、を含む。ハイサイド遅延回路５２ａは、ハイサイド制御信号ＳＨ１’を受け、第１ハイサイドトランジスタＭＨ１のオンを指示するエッジである立ち下がりエッジに遅延を付与しハイサイド駆動信号ＳＨ１として出力する。
ハイサイド遅延回路５２ａは、遅延インバータ５６と、入力トランジスタ５８と、キャパシタＣ１と、を含む。入力トランジスタ５８は、そのゲートにハイサイド制御信号ＳＨ１’が入力されるＮチャンネルＭＯＳＦＥＴである。入力トランジスタ５８のソースは接地電位に固定される。キャパシタＣ１の一端Ｐ１は、入力トランジスタ５８のドレインに接続され、その接続ノードには可変電流源３４ａから電流が供給される。
キャパシタＣ１の一端Ｐ１の電圧（キャパシタＣ１の電圧）は遅延インバータ５６に入力され、所定のしきい値電圧と比較される。遅延インバータ５６はハイサイド駆動信号ＳＨ１を出力する。
【００３４】
ハイサイド制御信号ＳＨ１’がハイレベルをとる場合、入力トランジスタ５８はオンとなり、キャパシタＣ１の一端Ｐ１は接地電位となる。ハイサイド制御信号ＳＨ１’がローレベルに切り替わると、入力トランジスタ５８はオフとなり、キャパシタＣ１への充電が開始される。そして入力トランジスタ５８の一端Ｐ１の電圧が所定のしきい値電圧を超えると、遅延インバータ５６の出力であるハイサイド駆動信号ＳＨ１はハイレベルからローレベルに切り替わる。
したがってハイサイド制御信号ＳＨ１’がローレベルに切り替わってからキャパシタＣ１の一端Ｐ１の電圧が所定のしきい値電圧を超えるまでの期間がハイサイド駆動信号ＳＨ１に付与される遅延となる。
【００３５】
ローサイド遅延回路５２ｂはハイサイド遅延回路５２ａと同等の構成を有する。ローサイド遅延回路５２ｂは、ローサイド制御信号ＳＬ１’を受け、ローサイドインバータ５４を介してローサイド駆動信号ＳＬ１として出力する。ローサイド駆動信号ＳＬ１が駆動する第１ローサイドトランジスタＭＬ１は、ローサイド駆動信号ＳＬ１の立ち上がりエッジでオンされる。しかしローサイド駆動信号ＳＬ１はローサイドインバータ５４を介して出力されるので、ローサイド制御信号ＳＬ１’のエッジのうち立ち下がりエッジが、第１ローサイドトランジスタＭＬ１のオンを指示するエッジである。
【００３６】
図３は、可変電流源３４ａと同等の機能を実現する別の可変電流源３４ｂの構成を示す回路図である。可変電流源３４ｂは、通常動作用電流源６２ａと、テスト用電流源６２ｂと、を含む。通常動作用電流源６２ａは通常動作時にデッドタイム付与回路３２へ通常動作用電流Ｉ１を供給する。通常動作用電流源６２ａは、出力側トランジスタ６４と、基準側トランジスタ６６と、第１電流切替トランジスタ６８と、第１基準電流源７０と、を含む。出力側トランジスタ６４と、基準側トランジスタ６６と、第１基準電流源７０と、はいわゆるカレントミラー回路を構成する。出力側トランジスタ６４および基準側トランジスタ６６はその特性がほぼ同一のｐｎｐ型バイポーラトランジスタであり、カレントミラー回路のミラー比はほぼ１に設定される。
【００３７】
第１基準電流源７０は、基準側トランジスタ６６のコレクタと接地電位との間に設けられ、通常動作用電流Ｉ１を供給する。第１電流切替トランジスタ６８は、カレントミラー回路のベースと第２電源電圧Ｖｃｃとの間に設けられる。この第１電流切替トランジスタ６８がオンされると、出力側トランジスタ６４のエミッタとベースとが等電位となるのでカレントミラー回路はオフとされる。
【００３８】
通常動作時は、テスト制御部２０によって出力される第１テスト信号Ｓｔ１によって第１電流切替トランジスタ６８がオフされ、通常動作用電流源６２ａは通常動作用電流Ｉ１をデッドタイム付与回路３２へ出力する。デッドタイム用遅延の長さのテスト時は、第１テスト信号Ｓｔ１によって第１電流切替トランジスタ６８がオンされ、通常動作用電流源６２ａはデッドタイム付与回路３２への通常動作用電流Ｉ１の供給をやめる。
なお、上述のカレントミラー回路のミラー比を変更し、当該ミラー比を用いて第１基準電流源７０が供給する基準電流を設定してもよい。また、上述のカレントミラー回路はバイポーラトランジスタによって構成されたが、ＭＯＳＦＥＴによって構成されてもよい。
【００３９】
テスト用電流源６２ｂは通常動作用電流源６２ａと、第２基準電流源７２が供給する電流の値を除いて同等の構成を有する。第２基準電流源７２は、テスト用電流Ｉ２を供給する。テスト用電流源６２ｂは第１電流切替トランジスタ６８と同様の第２電流切替トランジスタ７４を有する。デッドタイム用遅延の長さのテスト時は、テスト制御部２０によって出力される第２テスト信号Ｓｔ２によって第２電流切替トランジスタ７４がオフされ、テスト用電流源６２ｂはテスト用電流Ｉ２をデッドタイム付与回路３２へ出力する。通常動作時は、第２テスト信号Ｓｔ２によって第２電流切替トランジスタ７４がオンされ、テスト用電流源６２ｂはデッドタイム付与回路３２へのテスト用電流Ｉ２の供給をやめる。
可変電流源３４ｂによれば、通常動作用電流Ｉ１とテスト用電流Ｉ２との切替を好適に実現できる。
【００４０】
以上のように構成されたドライバ回路１００の動作について説明する。通常動作時とテスト時に分けて説明する。
【００４１】
１．通常動作時
図４は、図１のドライバ回路１００の通常動作時の動作状態を示すタイムチャートである。図４は、上から順に、ハイサイド制御信号ＳＨ１’、ローサイド制御信号ＳＬ１’、ハイサイド駆動信号ＳＨ１、ローサイド駆動信号ＳＬ１、出力信号Ｓｏｕｔ、を示す。
【００４２】
第１期間φ１では、ハイサイド制御信号ＳＨ１’はローレベル、ローサイド制御信号ＳＬ１’はハイレベルであり、したがってハイサイド駆動信号ＳＨ１、ローサイド駆動信号ＳＬ１共にローレベルとなる。この状態では第１ハイサイドトランジスタＭＨ１はオン、第１ローサイドトランジスタＭＬ１はオフとなるので、出力信号Ｓｏｕｔは第１電源電圧Ｖｄｄとなる。
第２期間φ２では、第１期間φ１におけるハイサイド制御信号ＳＨ１’およびローサイド制御信号ＳＬ１’が論理反転される。したがって出力信号Ｓｏｕｔは接地電位となる。
ドライバ回路１００は第１期間φ１と第２期間φ２とを繰り返すことによってドライバ回路１００の出力に接続されるモータなどを駆動する。
デッドタイムＤＴは第１期間φ１と第２期間φ２との間の期間であり、その長さはデッドタイム用遅延の長さＤｄとなる。デッドタイムＤＴでは、ハイサイド駆動信号ＳＨ１はハイレベル、ローサイド駆動信号ＳＬ１はローレベルとなるので、第１ハイサイドトランジスタＭＨ１、第１ローサイドトランジスタＭＬ１共にオフとなる。したがって出力段４０の出力はハイインピーダンス状態となり、出力信号Ｓｏｕｔは不定である。
【００４３】
２．テスト時
デッドタイム用遅延の長さをテストする場合、たとえば図１に示されるように、出力段４０の出力に１〜２ｍＡ程度（Ｉｍ）の定電流源ＩＳｍを接続した状態で出力段４０の出力を測定して測定信号Ｓｍを得る。この測定信号Ｓｍによってパスフェイルの判定を行う。
【００４４】
図５は、図１のドライバ回路１００の、デッドタイム用遅延の長さのテスト時の動作状態を示すタイムチャートである。図５は、上から順に、入力信号Ｓｉｎ、ハイサイド制御信号ＳＨ１’、ローサイド制御信号ＳＬ１’、ハイサイド駆動信号ＳＨ１、ローサイド駆動信号ＳＬ１、測定信号Ｓｍ、を示す。
【００４５】
時刻ｔ１において入力信号Ｓｉｎに立ち上がりエッジが現れると、ハイサイド制御信号ＳＨ１’はハイレベルからローレベルへ、ローサイド制御信号ＳＬ１’はローレベルからハイレベルへ切り替わる。それに伴いローサイド駆動信号ＳＬ１もハイレベルからローレベルに切り替わる。ハイサイド制御信号ＳＨ１’にはテスト用遅延が付与されるので、ハイサイド駆動信号ＳＨ１はハイレベルを保つ。すると第１ハイサイドトランジスタＭＨ１はオフのままとなり、第１ローサイドトランジスタＭＬ１もオフとなる。出力段４０の出力には電流Ｉｍが供給されているので、測定信号Ｓｍは−Ｖｆとなる。ここで電圧Ｖｆは、出力段４０の２つのトランジスタの順方向電圧に基づく。
時刻ｔ１からテスト用遅延の長さＤｔ後の時刻ｔ２に、ハイサイド駆動信号ＳＨ１はローレベルとなり、第１ハイサイドトランジスタＭＨ１がオンとされる。すると測定信号Ｓｍは第１電源電圧Ｖｄｄをとる。
【００４６】
ドライバ回路１００のパスフェイルを判定する場合、まずデッドタイム用遅延の長さＤｄの許容範囲２δを定める。次にＤｄ±δにＩ１／Ｉ２に応じた値をかけたテスト用許容範囲Ｄｔ±２Δを定める。そして測定されたテスト用遅延の長さ（上述の例では（ｔ２−ｔ１））がそのテスト用許容範囲Ｄｔ±２Δに入っているか否かを判定する。
ここで２Δは、２δをＤｔ／Ｄｄ倍した値よりも小さな値に設定される。このように設定すれば、上述のテストをパスしたドライバ回路１００のデッドタイム用遅延の長さは、設定上の値の±δの範囲に入ることが確かとなる。
【００４７】
本実施の形態に係るドライバ回路１００によれば、デッドタイム用遅延とテスト用遅延との間に与えられた所定の関係と、テスト用遅延の測定値と、を用いてデッドタイム用遅延を導出することができる。テスト用遅延は測定に適した値に設定される。したがって、デッドタイムＤＴが短く設定されている場合でも、高価な高速テスタを使わずにデッドタイムＤＴを導出することができる。
【００４８】
また、本実施の形態に係るドライバ回路１００によれば、デッドタイム用遅延とテスト用遅延との間に与えられた所定の関係を用いて、テスト用遅延の測定値が入るべき範囲を設定する。パスフェイルの判定においてはテスト用遅延を測定する。測定されたテスト用遅延がその入るべき範囲に入っていればパスと判定する。これにより、容易にデッドタイム用遅延の長さのパスフェイルを判定できる。
【００４９】
短いデッドタイム用遅延を測定するための比較技術としては、プリドライバなどでの伝搬遅延の影響を避けるため、デッドタイム生成回路の出力端子に別途検査用の端子を設けることがある。この検査用の端子でデッドタイムを測定すれば伝搬遅延の影響を避けることができる。しかしながらかかる構成では、デッドタイムの測定のために検査用の端子を別途設ける必要があり、回路面積の面で不利である。そこで本実施の形態に係るドライバ回路１００では、テスト用遅延の長さを、たとえばデッドタイム生成回路３０と出力段４０との間に設けられるプリドライバ（不図示）での伝搬遅延が無視できる程度に長く設定できる。したがって出力段４０の出力信号をそのまま検査用に使用できる。これにより、上述の比較技術と比べて、検査用の端子が不要となり、回路面積を削減できる。
【００５０】
また、本実施の形態に係るドライバ回路１００は、キャパシタＣ１に供給される電流を通常動作用電流Ｉ１とテスト用電流Ｉ２との間で切り替えることによってデッドタイム用遅延とテスト用遅延とを切り替える。したがってデッドタイム用遅延とテスト用遅延との間の所定の関係は既知のＩ１／Ｉ２に対応する関係となるので、比較的簡単かつ正確に所定の関係を定めることができる。
【００５１】
本実施の形態に係るドライバ回路１００におけるＩ１、Ｉ２の値およびＤｄ、Ｄｔの値の一例は以下の通りである。
通常動作時：
Ｉ１＝２０μＡ、Ｄｄ＝８５ｎｓ（設定値）。
遅延の長さのテスト時：
Ｉ２＝２μＡ、Ｄｔ＝６８０ｎｓ（設定値）。
プリドライバなどによる伝搬遅延が一般におよそ２０ｎｓであることを考えると、伝搬遅延の長さは、デッドタイム用遅延Ｄｄの長さのおよそ２５％に達しており、比較的大きい。しかしながら伝搬遅延の長さは、テスト時におけるテスト用遅延Ｄｔの長さに対して無視できる程度となっている。これにより、テスト用遅延Ｄｔを用いれば伝搬遅延の影響を低減できることが分かる。
【００５２】
実施の形態に係るドライバ回路１００のアプリケーションについて説明する。
図６は、アプリケーションにかかるモータ駆動回路２００の構成を示す回路図である。モータ駆動回路２００は、第１出力端子２０２と第２出力端子２０４との間に接続されるモータ（不図示）を、入力端子２０６に入力されるＦＧ（Frequency Generation）信号ＳＦＧを基に駆動する。ＦＧ信号ＳＦＧは、モータの回転数を示す信号である。
【００５３】
モータ駆動回路２００は、Ｈブリッジ回路２１０と、プリドライバ２２０と、レベルシフト回路群２３０と、デッドタイム生成回路２４０と、ロジック部２５０と、テスト制御部２０と、を備える。
Ｈブリッジ回路２１０は、第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２、第１ローサイドトランジスタＭＬ１、第２ローサイドトランジスタＭＬ２を含む。第１ハイサイドトランジスタＭＨ１、第１ローサイドトランジスタＭＬ１は、第１電源電圧Ｖｄｄと接地電位との間に直列に接続される。同様に、第２ハイサイドトランジスタＭＨ２、第２ローサイドトランジスタＭＬ２も、第１電源電圧Ｖｄｄと接地電位との間に直列に接続される。
【００５４】
本アプリケーションに係るモータ駆動回路２００では、第１ハイサイドトランジスタＭＨ１および第１ローサイドトランジスタＭＬ１の第１の組に対して実施の形態に係るドライバ回路１００の構成が適用されてデッドタイム用遅延とテスト用遅延が設定される。同様に第２ハイサイドトランジスタＭＨ２および第２ローサイドトランジスタＭＬ２の第２の組に対しても実施の形態に係るドライバ回路１００の構成が適用される。
【００５５】
ロジック部２５０は、入力端子２０６に入力されるＦＧ信号ＳＦＧを受けて、第１ハイサイド制御信号ＳＨ１’、第１ローサイド制御信号ＳＬ１’、第２ハイサイド制御信号ＳＨ２’、第２ローサイド制御信号ＳＬ２’を生成する。
デッドタイム生成回路２４０は、第１ハイサイド制御信号ＳＨ１’および第１ローサイド制御信号ＳＬ１’に遅延を付与する第１デッドタイム付与回路３２ａおよび第１キャパシタＣ１ａと、第２ハイサイド制御信号ＳＨ２’および第２ローサイド制御信号ＳＬ２’に遅延を付与する第２デッドタイム付与回路３２ｂおよび第２キャパシタＣ１ｂと、可変電流源３４ａと、を含む。可変電流源３４ａは第１デッドタイム付与回路３２ａおよび第２デッドタイム付与回路３２ｂの両方へ電流を供給する。
【００５６】
レベルシフト回路群２３０は、第１レベルシフト回路２３２と、第２レベルシフト回路２３４と、第３レベルシフト回路２３６と、第４レベルシフト回路２３８と、を有する。第１レベルシフト回路２３２は、第１デッドタイム付与回路３２ａから出力される第１ハイサイド駆動信号ＳＨ１のハイレベルを第１電源電圧Ｖｄｄへシフトさせる。第１ローサイド駆動信号ＳＬ１が入力される第２レベルシフト回路２３４、第２ハイサイド駆動信号ＳＨ２が入力される第３レベルシフト回路２３６、第２ローサイド駆動信号ＳＬ２が入力される第４レベルシフト回路２３８についても同様である。
【００５７】
プリドライバ２２０は、レベルシフト回路群２３０から出力される駆動信号にもとづき、Ｈブリッジ回路２５０を駆動する。プリドライバ２２０は、その駆動信号を増幅するバッファ回路を含んで構成される。
【００５８】
本アプリケーションに係るモータ駆動回路２００によれば、Ｈブリッジ回路２１０などのいわゆるフルブリッジを出力段に採用する駆動回路においても、短く設定されたデッドタイムを容易に導出することができる。
【００５９】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６０】
実施の形態では、デッドタイム生成回路３０は、通常動作時は通常動作用電流Ｉ１とキャパシタＣ１の容量とによって定まる時定数に応じたデッドタイム用遅延を駆動信号に付与し、デッドタイム用遅延の長さのテスト時は通常動作用電流Ｉ１より少ないテスト用電流Ｉ２とキャパシタＣ１の容量とによって定まる時定数に応じたテスト用遅延を駆動信号に付与する場合について説明したが、これに限られない。たとえば、デッドタイム生成回路は、通常動作時はキャパシタＣ１の電圧が第１所定量変化するのに要する時間に応じたデッドタイム用遅延を駆動信号に付与し、デッドタイム用遅延の長さのテスト時は、キャパシタＣ１の電圧が第１所定量より多い第２所定量変化するのに要する時間に応じたテスト用遅延を駆動信号に付与してもよい。
【００６１】
図７は、変形例に係るデッドタイム生成回路４００の構成を示す回路図である。デッドタイム生成回路４００は、第１遅延回路４１０ａと、第２遅延回路４１０ｂと、電圧選択回路４２０と、充電電流源ＩＳ３と、ローサイドインバータ５４と、を含む。第１遅延回路４１０ａには、ハイサイド制御信号ＳＨ１’が入力される。第１遅延回路４１０ａは、ハイサイド駆動信号ＳＨ１を出力する。可変しきい値インバータ４１２と、キャパシタＣ１と、入力トランジスタ５８と、を含む。第１遅延回路４１０ａには充電電流源ＩＳ３から充電電流Ｉ３が供給され、キャパシタＣ１が充放電される。キャパシタＣ１の電圧は可変しきい値インバータ４１２によってしきい値電圧と比較される。
可変しきい値インバータ４１２のインバータ電源電圧は電圧選択回路４２０から供給される。この電圧選択回路４２０から供給されるインバータ電源電圧の値に応じて可変しきい値インバータ４１２のしきい値電圧が切り替わる。このしきい値の切り替わりに応じて制御信号に付与される遅延もまた変わる。
【００６２】
電圧選択回路４２０は、電圧スイッチＳＷ２を含む。電圧スイッチＳＷ２はテスト制御部２０によって制御され、通常動作時は第２電源電圧Ｖｃｃ、テスト時は第２電源電圧Ｖｃｃよりも高い第３電源電圧Ｖｃｃ’を選択して可変しきい値インバータ４１２に供給する。
第２遅延回路４１０ｂは、第１遅延回路４１０ａと同等の構成である。第２遅延回路４１０ｂにはローサイド制御信号ＳＬ１’が入力される。第２遅延回路４１０ｂはローサイドインバータ５４を介してローサイド駆動信号ＳＬ１を出力する。
【００６３】
可変しきい値インバータ４１２に供給される電源電圧が第２電源電圧Ｖｃｃのとき、可変しきい値インバータ４１２は第１しきい値Ｖｔ１を有し、可変しきい値インバータ４１２に供給される電源電圧が第３電源電圧Ｖｃｃ’のとき、可変しきい値インバータ４１２は第２しきい値電圧Ｖｔ２を有するとする。本変形例におけるテスト用遅延は、デッドタイム用遅延のＶｔ２／Ｖｔ１倍に対応する値となる。
本変形例によると、電流ではなく電圧によって遅延量を制御できる。
【００６４】
なお、可変しきい値インバータ４１２によって出力される信号は、可変しきい値インバータ４１２へ第２電源電圧Ｖｃｃが供給されたかもしくは第３電源電圧Ｖｃｃ’が供給されたかの別によってそのハイレベルが異なる。しかしながらレベルシフト回路群２３０は、その異なるハイレベルをどちらも第１電源電圧Ｖｄｄにシフトさせて出力する。したがって、可変しきい値インバータ４１２によって出力される信号のハイレベルが異なったとしても、レベルシフト回路群２３０以降の処理は影響を受けない。
【００６５】
実施の形態では、可変電流源３４ａは、スイッチＳＷ１と、通常動作用電流源ＩＳ１と、テスト用電流源ＩＳ２と、を備え、スイッチＳＷ１はテスト信号Ｓｔｅｓｔによって制御され、通常動作時は通常動作用電流源ＩＳ１が生成する通常動作用電流Ｉ１、テスト時はテスト用電流源ＩＳ２が生成するテスト用電流Ｉ２を選択してデッドタイム付与回路３２に供給する場合について説明したが、これに限られない。たとえば、通常動作用電流源ＩＳ１をその一端に第１電源電圧Ｖｃｃが印加される通常動作用抵抗Ｒ１に、テスト用電流源ＩＳ２をその一端に第１電源電圧Ｖｃｃが印加されるテスト用抵抗Ｒ２に、置き換えてもよい。スイッチＳＷ１はテスト信号Ｓｔｅｓｔによって制御され、通常動作時は通常動作用抵抗Ｒ１の他端、テスト時はテスト用抵抗Ｒ２の他端を選択してもよい。これにより通常動作時に付与されるデッドタイム用遅延の長さは時定数Ｃ１・Ｒ１によって定まり、テスト時に付与されるテスト用遅延の長さは時定数Ｃ１・Ｒ２によって定まる。この場合、Ｒ１およびＲ２の値を適切に設定することにより、好適にデッドタイム用遅延の長さおよびテスト用遅延の長さを設定できる。
【００６６】
実施の形態に係るドライバ回路１００は、モータを駆動する場合について説明したが、これに限られず、ドライバ回路１００の出力段４０を、同期整流型のスイッチングレギュレータの出力段として用いてもよい。また、ドライバ回路１００の出力段４０（ハーフブリッジ）およびアプリケーションで説明したＨブリッジ回路２１０（フルブリッジ）は、放電灯や蛍光管を点灯するためのインバータとしても好適に使用される。
【００６７】
実施の形態で説明した回路において、信号のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【符号の説明】
【００６８】
１０  ロジック部、  ２０  テスト制御部、  ３０  デッドタイム生成回路、  ３２  デッドタイム付与回路、  ３４ａ  可変電流源、  Ｃ１  キャパシタ、  ４０  出力段、  １００  ドライバ回路、  ２００  モータ駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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