(57)【要約】【課題】負荷電流変動時の応答試験を行うために必要とするテスタ内部にある可変電流源を備えることなく、負荷状況を疑似的に模擬可能な電源制御回路、電源装置、および電源制御方法を提供すること。【解決手段】周期的なスイッチング動作により電力を供給することで電源装置の出力電圧を制御する際に、負荷擬制部が、周期的な変動信号または目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間に対応する調整基準信号の少なくとも何れか一方に対して、オフセット値を付加することにより、出力電圧に対する負荷の増大を擬制する。【選択図】図２
2010178459.tif 000002
【特許請求の範囲】
【請求項１】
周期的なスイッチング動作により電力を供給することで電源装置の出力電圧を制御する電源制御回路であって、
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令する第２制御部と、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部とを備え、
前記第２制御部により指令される前記電力供給期間は、前記負荷擬制部により、前記オフセット値のない場合に比して短期間とされることを特徴とする電源制御回路。
【請求項２】
前記変動信号は、前記電源装置に備えられるコイルへの電力供給時に該コイルを流れるコイル電流に対応する電流であり、
前記負荷擬制部は第１電流源を備え、
前記オフセット値は、前記コイル電流に対応する電流に加算される前記第１電流源の電流であることを特徴とする請求項１に記載の電源制御回路。
【請求項３】
前記変動信号は、前記電源装置に備えられるコイルへの電力供給時に該コイルを流れるコイル電流に対応する電流であり、
前記コイル電流に対応する電流を電圧に変換する電流電圧変換部を備え、
前記負荷擬制部は補助電流電圧変換部を備え、
前記オフセット値は、前記電流電圧変換部の有する抵抗値に加算される前記補助電流電圧変換部の抵抗値であることを特徴とする請求項１に記載の電源制御回路。
【請求項４】
前記補助電流電圧変換部を前記電流電圧変換部に接続または非接続するスイッチ回路を備えることを特徴とする請求項３に記載の電源制御回路。
【請求項５】
前記負荷擬制部は、
前記第１制御部の出力に接続される抵抗素子と、
前記抵抗素子を介して前記第１制御部との間に電流を流す第２電流源とを備え、
前記オフセット値は、前記第２電流源の電流による前記抵抗素子の端子間電圧であることを特徴とする請求項１に記載の電源制御回路。
【請求項６】
周期的なスイッチング動作により電力を供給することで出力電圧を制御する電源装置であって、
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令する第２制御部と、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部とを備え、
前記第２制御部により指令される前記電力供給期間は、前記負荷擬制部により、前記オフセット値のない場合に比して短期間とされることを特徴とする電源装置。
【請求項７】
周期的なスイッチング動作により電力を供給することで出力電圧を制御する電源制御方法であって、
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間の調整基準信号を出力するステップと、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令するステップと、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加するステップとを備え、
前記オフセット値が付加される場合の前記電力供給期間は、前記オフセット値のない場合に比して短期間とされることを特徴とする電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷状況を疑似的に模擬可能な電源制御回路、電源装置、および電源制御方法に関するものである。
【背景技術】
【０００２】
従来、図１にあるような１つのチップとして製作されたＤＣ−ＤＣコンバータであって、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１に負荷電流を流すＤＣ−ＤＣコンバータ２００（以下、「ＰＯＷＥＲＦＥＴ内蔵ＤＣ−ＤＣコンバータ２００」と記す）の負荷電流変動時の応答試験を行う場合には、出力端子ＶＯＵＴにテスタ３００を接続して試験をおこなっている。
【０００３】
負荷電流変動時の応答試験とは、テスタ３００の内部にある可変電流源ＡＭの電流の変動に応じて出力電圧（ＶＯＵＴ）の過渡応答を測る試験である。可変電流源ＡＭに流れる電流をステップ状に変動させることでＤＣ−ＤＣコンバータ２００に対する負荷電流がステップ状に変動した状態とする。その時の出力電圧（ＶＯＵＴ）の過渡応答を測ることで、ＤＣ−ＤＣコンバータ２００における負荷電流変動時の応答特性を測定する。ＤＣ−ＤＣコンバータ２００では、負荷電流の変動に対しても出力電圧（ＶＯＵＴ）が安定して供給されることが重要な性能の一つである。負荷電流の変動に伴う出力電圧（ＶＯＵＴ）の変動を測定することにより、ＤＣ−ＤＣコンバータ２００の負荷電流変動時の出力電圧の応答特性を試験することが要請されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１６５４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
背景技術にて記した通り、負荷電流変動時の応答試験を行うためには、テスタ３００に可変電流源ＡＭを備えなければならない。しかし、ＤＣ−ＤＣコンバータ２００の出力電流能力に応じて可変電流源ＡＭの電流能力が必要とされる。ここで、可変電流源ＡＭがテスタ３００に搭載される場合には、電流供給能力が制限される恐れがある。テスタ３００の筐体に収納スペースや放熱特性などの制限があるからである。このため、ＰＯＷＥＲＦＥＴ内蔵ＤＣ−ＤＣコンバータ２００の電源供給能力によっては、可変電流源ＡＭからの電流能力が不十分な場合も考えられる。電流能力の不十分な可変電流源ＡＭを使用したとしても、十分な精度の試験結果を得ることはできない。
【０００６】
本願に開示する電源制御回路、電源装置、及び電源制御方法は、上記の課題に鑑み提案されたものであり、テスタ３００に可変電流源ＡＭを備えることなく、負荷状況を疑似的に模擬可能な電源制御回路、電源装置、および電源制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願に開示する電源制御回路の一態様は、周期的なスイッチング動作により電力を供給することで電源装置の出力電圧を制御する電源制御回路である。目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、周期的な変動信号と調整基準信号との比較に応じて電力供給期間を指令する第２制御部と、出力電圧に対する負荷の増大を擬制する際、変動信号または調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部を備えている。第２制御部により指令される電力供給期間は、負荷擬制部により、オフセット値のない場合に比して短期間とされる。
【０００８】
本願に開示する電源制御回路の一態様では、周期的なスイッチング動作により電力を供給することで電源装置の出力電圧を制御する際に、負荷擬制部が、周期的な変動信号または目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間に対応する調整基準信号の少なくとも何れか一方に対して、オフセット値を付加することにより、出力電圧に対する負荷の増大を擬制する。
【０００９】
また、本願に開示する電源装置の一態様は、周期的なスイッチング動作により電力を供給することで出力電圧を制御する電源装置である。目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、周期的な変動信号と調整基準信号との比較に応じて電力供給期間を指令する第２制御部と、出力電圧に対する負荷の増大を擬制する際、変動信号または調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部とを備えている。第２制御部により指令される電力供給期間は、負荷擬制部により、オフセット値のない場合に比して短期間とされる。
【００１０】
本願に開示する電源装置の一態様では、周期的なスイッチング動作により電力を供給することで出力電圧を制御する際に、負荷擬制部が、周期的な変動信号または目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間に対応する調整基準信号の少なくとも何れか一方に対して、オフセット値を付加することにより、出力電圧に対する負荷の増大を擬制する。
【００１１】
これにより、第２制御部により指令される電力供給期間は、負荷擬制部により、オフセット値のない場合に比して短期間とすることができる。オフセット値のない場合に比して電力供給期間が短時間になると、目標電圧を維持するために必要とされる電力供給が不足して出力電圧が低下する。外部に可変電流源を備えて負荷電流を流すことなく負荷電流の増大時と同様な過渡応答を実現することができる。負荷変動時の応答試験を行うことができる。
【００１２】
本願に開示する電源制御方法の一態様は、周期的なスイッチング動作により電力を供給することで出力電圧を制御する電源制御方法である。目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間の調整基準信号を出力するステップと、周期的な変動信号と調整基準信号との比較に応じて電力供給期間を指令するステップと、出力電圧に対する負荷の増大を擬制する際、変動信号または調整基準信号の少なくとも何れか一方に対してオフセット値を付加するステップとを備え、オフセット値が付加される場合の電力供給期間は、オフセット値のない場合に比して短期間とされる。
【００１３】
本願に開示する電源制御方法の一態様では、周期的なスイッチング動作により電力を供給することで出力電圧を制御する際に、変動信号、または目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間の調整基準信号の少なくとも何れか一方に対して、オフセット値を付加するステップを導入することにより、出力電圧に対する負荷の増大を擬制する。
【００１４】
これにより、周期的な変動信号と調整基準信号との比較に応じて電力供給期間を指令するステップによって決められる電力供給期間をオフセット値のない場合に比して短期間とすることができる。オフセット値のない場合に比して電力供給期間が短時間になると、目標電圧を維持するために必要とされる電力供給が不足して出力電圧が低下する。外部に可変電流源を備えて負荷電流を流すことなく負荷電流の増大時と同様な過渡応答を実現することができる。負荷変動時の応答試験を行うことができる。
【発明の効果】
【００１５】
本願に開示する電源制御回路、電源装置、および電源制御方法によれば、外部から負荷電流を供給することなく、負荷電流の変動状態を疑似的に模擬して、過渡応答特性の試験を行うことができる。
【図面の簡単な説明】
【００１６】
【図１】背景技術におけるＤＣ−ＤＣコンバータ及びテスタの回路図である。
【図２】第１実施形態の電源装置の回路図である。
【図３】通常時並びに負荷擬制時における第１及び第２実施形態の各信号波形図である。
【図４】第２実施形態の電源装置の回路図である。
【図５】第３実施形態の電源装置の回路図である。
【図６】通常時並びに負荷擬制時における第３実施形態の各信号波形図である。
【図７】第４実施形態の電源装置の回路図である。
【図８】通常時並びに負荷擬制時における第４実施形態の各信号波形図である。
【図９】第５実施形態の電源装置の回路図である。
【図１０】通常時並びに負荷擬制時における第５実施形態の各信号波形図である。
【発明を実施するための形態】
【００１７】
図２を参照し、第１実施形態の構成について説明する。１が電源制御回路である。図２の全体で電源装置を構成する。
【００１８】
電源制御回路１の外部構成から説明する。入力電圧（ＶＩＮ）は、電源制御回路１の入力端子Ｎ１に入力されている。また、更に入力電圧（ＶＩＮ）は、ＰＭＯＳトランジスタＭＰ１のソース端子にも入力されている。ＰＭＯＳトランジスタＭＰ１のゲート端子は、電源制御回路１の出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＭＰ１のドレイン端子は、電源制御回路１の出力端子Ｏ２、ＮＭＯＳトランジスタＭＮ１のドレイン端子、及びコイルＬ１の一端子に接続されている。ＮＭＯＳトランジスタＭＮ１のゲート端子は電源制御回路１の出力端子Ｏ３に接続されている。ＮＭＯＳトランジスタＭＮ１のソース端子は接地されている。コイルＬ１の他端子は、出力コンデンサＣ１の一端子、及び抵抗素子Ｒ３の一端子に接続されている。コイルＬ１の他端子から出力電圧（ＶＯＵＴ）が出力されている。出力コンデンサＣ１の他端子は接地されている。抵抗素子Ｒ３の他端子は抵抗素子Ｒ４の一端子に接続されている。抵抗素子Ｒ４の他端子は接地されている。抵抗素子Ｒ３と抵抗素子Ｒ４との接続関係は、分圧回路の一例である。抵抗素子Ｒ３の他端子と抵抗素子Ｒ４の一端子との接続点が分圧回路の分圧点である。この分圧点は帰還端子ＦＢに接続されている。
【００１９】
電源制御回路１の内部構成について説明する。入力端子Ｎ１は抵抗素子Ｒ１及びＲ２の一端子に接続されている。抵抗素子Ｒ２の他端子は、増幅器ＡＭＰ１の非反転入力端子、ＰＭＯＳトランジスタＭＰ２のソース端子、及びＮＭＯＳトランジスタＭＮ１０のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ１０のソース端子は接地されている。ＮＭＯＳトランジスタＭＮ１０のゲート端子は、ＮＭＯＳトランジスタＭＮ１１のゲート端子、ドレイン端子、及びテスト端子ＴＥＳＴ１に接続されている。ＮＭＯＳトランジスタＭＮ１１のソース端子は接地されている。ＮＭＯＳトランジスタＭＮ１０とＮＭＯＳトランジスタＭＮ１１との接続関係はカレントミラー回路の一例である。
【００２０】
抵抗素子Ｒ１の他端子は、ＰＭＯＳトランジスタＭＰ３のソース端子及び増幅器ＡＭＰ１の反転入力端子に接続されている。ＰＭＯＳトランジスタＭＰ３のゲート端子は増幅器ＡＭＰ１の出力端子に接続されている。ＰＭＯＳトランジスタＭＰ３のドレイン端子は、センス抵抗ＲＳの一端子及び比較器ＣＭＰ１の非反転入力端子に接続されている。センス抵抗ＲＳの他端子は接地されている。センス抵抗ＲＳの端子間電圧がセンス電圧（ＶＳ）である。
【００２１】
帰還端子ＦＢは、コンデンサＣ２の一端子及び誤差増幅器ＥＲＡ１の反転入力端子に接続されている。誤差増幅器ＥＲＡ１の非反転入力端子には基準電圧（ＶＲＥＦ）が入力されている。基準電圧（ＶＲＥＦ）に（Ｒ３＋Ｒ４）／Ｒ４を乗じたものが出力電圧（ＶＯＵＴ）の目標電圧である（ここで、Ｒ３、Ｒ４は、抵抗素子Ｒ３、Ｒ４の抵抗値である。）。コンデンサＣ２の他端子は抵抗素子Ｒ５の一端子に接続されている。抵抗素子Ｒ５の他端子は、誤差増幅器ＥＲＡ１の出力端子及び比較器ＣＭＰ１の反転入力端子に接続されている。誤差増幅器ＥＲＡ１から出力される電圧が調整基準信号（ＥＯＵＴ）である。
【００２２】
比較器ＣＭＰ１の出力端子は、ＲＳフリップフロップＲＳＦＦのリセット端子Ｒに接続されている。ＲＳフリップフロップＲＳＦＦのセット端子Ｓには、発振器ＯＳＣから出力される周期的なパルス信号（ＰＵ）が入力されている。ＲＳフリップフロップＲＳＦＦの出力端子Ｑは駆動回路ＤＣＬの入力端子Ａに接続されている。駆動回路ＤＣＬの出力端子ＢはＰＭＯＳトランジスタＭＰ２のゲート端子及び電源制御回路の出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＭＰ２のドレイン端子は、出力端子Ｏ２に接続されている。駆動回路ＤＣＬの出力端子Ｃは出力端子Ｏ３に接続されている。駆動回路ＤＣＬの出力端子Ｂ・Ｃから出力される信号は同相の信号である。また、出力端子Ｂのローレベル遷移は出力端子Ｃのローレベル遷移に遅れて遷移し、出力端子Ｃのハイレベル遷移は出力端子Ｂのハイレベル遷移に遅れて遷移する、いわゆるデットタイムを有しているスイッチング動作を行う。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１が同時にオンし、貫通電流が流れないようにするためである。
【００２３】
なお、抵抗素子Ｒ１、Ｒ２、Ｒ５、ＲＳ、コンデンサＣ２、及びＰＭＯＳトランジスタＭＰ２は、電源制御回路１の内部構成であるとして説明したが、これらの回路素子を電源制御回路１の外部構成とすることも可能である。同様に、抵抗素子Ｒ３、Ｒ４、ＰＭＯＳトランジスタＭＰ１、及びＮＭＯＳトランジスタＭＮ１は、電源制御回路１の外部構成であるとして説明したが、電源制御回路１の内部構成とすることも可能である。
【００２４】
図３を参照し、第１実施形態の作用について説明する。まず、テスト端子ＴＥＳＴ１にローレベルが印加されている通常時の作用を説明する。この時、ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１は共にオフしている。
【００２５】
発振器ＯＳＣから周期的なパルス信号（ＰＵ）が出力される。パルス信号（ＰＵ）がハイレベルに遷移するタイミング（図３中のＴ１）で、ＲＳフリップフロップＲＳＦＦはハイレベル信号を出力する。ハイレベル信号が駆動回路ＤＣＬの入力端子Ａに入力されると、駆動回路ＤＣＬの出力端子Ｂ・Ｃからローレベル信号が出力される。
【００２６】
駆動回路ＤＣＬの出力端子Ｂから出力されるローレベル信号がＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲート端子に入力されることにより、ＰＭＯＳトランジスタＭＰ１・ＭＰ２がオンする。また、駆動回路ＤＣＬの出力端子Ｃから出力されるローレベル信号がＮＭＯＳトランジスタＭＮ１のゲート端子に入力されることにより、ＮＭＯＳトランジスタＭＮ１がオフする。
【００２７】
ここで、ＰＭＯＳトランジスタＭＰ１のオンは、ＮＭＯＳトランジスタＭＮ１のオフに遅れて行われることが一般的である。ＰＭＯＳトランジスタＭＰ１のオンがＮＭＯＳトランジスタＭＮ１のオフに先立ち行われる場合、あるいは、少なくともＮＭＯＳトランジスタＭＮ１がオフ状態に移行するまえに、ＰＭＯＳトランジスタＭＰ１がオン状態になると、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを介して入力電圧（ＶＩＮ）から接地電位に至る貫通電流が流れてしまうおそれがある。そこで、駆動回路ＤＣＬは、ＮＭＯＳトランジスタＭＮ１のオフから時間遅れを有してＰＭＯＳトランジスタＭＰ１をオンする制御を行う。この時間遅れがデッドタイムである。
【００２８】
ＰＭＯＳトランジスタＭＰ１がオンすることで、入力電圧（ＶＩＮ）からＰＭＯＳトランジスタＭＰ１を介してコイルＬ１の一端子に至る経路が導通する。また、ＰＭＯＳトランジスタＭＰ２がオンすることで、入力電圧（ＶＩＮ）から抵抗素子Ｒ２とＰＭＯＳトランジスタＭＰ２とを介してコイルＬ１の一端子に至る経路が導通する。また、ＮＭＯＳトランジスタＭＮ１がオフすることで、コイルＬ１の一端子に入力される電圧が接地電位へと至る経路が遮断される。
【００２９】
入力電圧（ＶＩＮ）からコイルＬ１の一端子に至る経路が導通し、コイルＬ１の一端子が接地電位へと至る経路が遮断されることにより、コイルＬ１にコイル電流（ＩＬ）が流れる。コイル電流（ＩＬ）は、時間と共に増加していく（図３中、点線で表示したコイル電流（ＩＬ））。
【００３０】
なお、抵抗素子Ｒ２とＰＭＯＳトランジスタＭＰ２とを介してコイルＬ１の一端子に至る経路を流れる電流は、コイル電流（ＩＬ）のモニタ電流（ＩＭ）である。ここで、抵抗素子Ｒ２はセンス抵抗であり、その抵抗値は小さいことを前提とすれば、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の各端子に印加される電圧は、各端子で同値となる。これにより、モニタ電流（ＩＭ）は、コイル電流（ＩＬ）に比例した電流値を有して流れることとなる。また、モニタ電流（ＩＭ）の電流値はコイル電流（ＩＬ）と比較して十分に小さくすることができる。このため、ＰＭＯＳトランジスタＭＰ２を介してコイルＬ１の一端子に流れる電流は、コイル電流（ＩＬ）に対して無視できる程度の電流値とすることができる。これにより、ＰＭＯＳトランジスタＭＰ２の存在が、電源制御回路１の外部構成として備えられるＰＭＯＳトランジスタＭＰ１による動作特性に対する有意な誤差要因となることはない。
【００３１】
増幅器ＡＭＰ１は、反転入力端子と非反転入力端子との電圧差がなくなるようにＰＭＯＳトランジスタＭＰ３の導通状態を制御するので、増幅器ＡＭＰ１の反転入力端子に入力される抵抗素子Ｒ１の他端子の電圧は、略、抵抗素子Ｒ２の他端子の電圧と同値になる。
【００３２】
抵抗素子Ｒ２に流れるモニタ電流（ＩＭ）はコイル電流（ＩＬ）に比例した電流値を有しているので、時間経過に伴いコイル電流（ＩＬ）の電流値が増加していくことに応じて、抵抗素子Ｒ２にて生じる電圧降下も時間経過により増加していく。
【００３３】
これにより、抵抗素子Ｒ１を流れる電流（ＩＭ１）は、抵抗素子Ｒ２を流れるモニタ電流（ＩＭ）に比例した電流値を有することとなる。具体的には、ＩＭ１＝ＩＭ×（Ｒ２／Ｒ１）の関係を有する。
【００３４】
電流（ＩＭ１）は、センス抵抗ＲＳに流れる。電流（ＩＭ１）はセンス抵抗ＲＳによりセンス電圧（ＶＳ）に変換される。センス電圧（ＶＳ）は時間と共に電圧値が増大する（図３中、点線で表示したセンス電圧（ＶＳ））。
【００３５】
出力電圧（ＶＯＵＴ）は、抵抗素子Ｒ３と抵抗素子Ｒ４とを有する分圧回路によって分圧され、誤差増幅器ＥＲＡ１の反転入力端子に入力される。誤差増幅器ＥＲＡ１は、出力電圧（ＶＯＵＴ）を分圧した電圧と基準電圧（ＶＲＥＦ）との差電圧を増幅し、調整基準信号（ＥＯＵＴ）を出力する。調整基準信号（ＥＯＵＴ）は比較器ＣＭＰ１の非反転入力端子に入力される。
【００３６】
調整基準信号（ＥＯＵＴ）は、出力電圧（ＶＯＵＴ）が、目標電圧である基準電圧（ＶＲＥＦ）に対応した電圧値に対して、電圧値が低いほど高電圧になる。逆に、出力電圧（ＶＯＵＴ）が、目標電圧である基準電圧（ＶＲＥＦ）に対応した電圧値に対して、電圧値が高いほど低電圧になる。なお、出力電圧（ＶＯＵＴ）が急峻に変化しても、調整基準信号（ＥＯＵＴ）は急峻には応答はせず、緩やかな応答に留まる。誤差増幅器ＥＲＡ１の出力から反転入力に帰還される抵抗素子Ｒ５とコンデンサＣ２とによる時定数に依存するからである。
【００３７】
比較器ＣＭＰ１は、センス電圧（ＶＳ）と調整基準信号（ＥＯＵＴ）とを比較する。時間と共に増大するセンス電圧（ＶＳ）が調整基準信号（ＥＯＵＴ）に達する（図３中のＴ２）と、比較器ＣＭＰ１はハイレベル信号を出力する。このハイレベル信号がＲＳフリップフロップＲＳＦＦのリセット端子Ｒに入力されることにより、ＲＳフリップフロップＲＳＦＦはリセットされて、ローレベル信号を出力する。ローレベル信号が駆動回路ＤＣＬに入力されると、駆動回路ＤＣＬは、出力端子Ｂ・Ｃからハイレベル信号を出力する。
【００３８】
駆動回路ＤＣＬの出力端子Ｂから出力されるハイレベル信号がＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲート端子に入力されることにより、ＰＭＯＳトランジスタＭＰ１・ＭＰ２はオフする。また、駆動回路ＤＣＬの出力端子Ｃから出力されるハイレベル信号が、ＮＭＯＳトランジスタＭＮ１のゲート端子に入力されることによりＮＭＯＳトランジスタＭＮ１はオンする。
【００３９】
ここで、ＮＭＯＳトランジスタＭＮ１のオンは、ＰＭＯＳトランジスタＭＰ１のオフに遅れて行われることが一般的である。ＮＭＯＳトランジスタＭＮ１のオンがＰＭＯＳトランジスタＭＰ１のオフに先立ち行われる場合、あるいは、少なくともＰＭＯＳトランジスタＭＰ１がオフ状態に移行するまえにＮＭＯＳトランジスタＭＮ１がオン状態になると、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを介して入力電圧（ＶＩＮ）から接地電位に至る貫通電流が流れてしまうおそれがある。そこで、駆動回路ＤＣＬは、ＰＭＯＳトランジスタＭＰ１のオフから時間遅れを有してＮＭＯＳトランジスタＭＮ１をオンする制御を行う。この時間遅れがデッドタイムである。
【００４０】
ＰＭＯＳトランジスタＭＰ１がオフすることで、入力電圧（ＶＩＮ）からＰＭＯＳトランジスタＭＰ１を介してコイルＬ１の一端子に至る経路が遮断される。また、ＰＭＯＳトランジスタＭＰ２がオフすることで、入力電圧（ＶＩＮ）から抵抗素子Ｒ２とＰＭＯＳトランジスタＭＰ２とを介してコイルＬ１の一端子に至る経路が遮断される。また、ＮＭＯＳトランジスタＭＮ１がオンすることでコイルＬ１の一端子に入力される電圧が接地電位へと至る経路が導通する。
【００４１】
入力電圧（ＶＩＮ）からコイルＬ１に流れる電流が遮断され、コイルＬ１の一端子が接地電位へと至る経路が導通することにより、コイルＬ１に蓄積されているエネルギーがコイルＬ１の他端子に放出される。これに伴い、コイル電流（ＩＬ）が減少していく（図３中、点線で表示したコイル電流（ＩＬ））。
【００４２】
また、入力電圧（ＶＩＮ）から抵抗素子Ｒ２とＰＭＯＳトランジスタＭＰ２とを介してコイルＬ１の一端子に至る経路が遮断されると、抵抗素子Ｒ２に電流が流れなくなる。すると、増幅器ＡＭＰ１の非反転入力端子に入力される電圧の電圧値が入力電圧（ＶＩＮ）の電圧値と同値になる。
【００４３】
ここで、増幅器ＡＭＰ１は、非反転入力端子と反転入力端子とに入力される電圧が略同電位になるようにＰＭＯＳトランジスタＭＰ３を制御するので、抵抗素子Ｒ１の他端の電圧値は入力電圧（ＶＩＮ）の電圧値と同値になる。抵抗素子Ｒ１には電流は流れなくなる。
【００４４】
その後、再度パルス信号（ＰＵ）がハイレベルに遷移する（図３中のＴ３）と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２がオン、ＮＭＯＳトランジスタＭＮ１がオフする。図３中のＴ１から始まる動作と同様の動作を繰り返す。このようにして、電源制御回路１は外部構成のＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１を交互に同導制御して、出力電圧（ＶＯＵＴ）を基準電圧（ＶＲＥＦ）に応じて設定される目標電圧に制御する。
【００４５】
テスト端子ＴＥＳＴ１にハイレベルが印加される負荷擬制時の作用について説明する。
【００４６】
電源制御回路１が出力電圧（ＶＯＵＴ）を制御している時に、テスト端子ＴＥＳＴ１にハイレベルを印加する。ここでは、わかりやすく説明するため、発振器ＯＳＣから出力される周期的なパルス信号（ＰＵ）がハイレベルに遷移する（図３中のＴ１）タイミングでテスト端子ＴＥＳＴ１にハイレベルを印加することとする。
【００４７】
テスト端子ＴＥＳＴ１にハイレベルを印加すると、ＮＭＯＳトランジスタＭＮ１１のドレイン−ソース間に電流が流れる。ＮＭＯＳトランジスタＭＮ１０とＮＭＯＳトランジスタＭＮ１１との接続関係は、カレントミラー回路の一例であるので、ＮＭＯＳトランジスタＭＮ１１のドレイン−ソース間に流れる電流に対応する電流がＮＭＯＳトランジスタＭＮ１０のドレイン−ソース間に流れる。この電流がオフセット電流（ＩＯＦ）である。モニタ電流（ＩＭ）は、テスト端子ＴＥＳＴ１にローレベルが印加されている通常時に流れているコイル電流（ＩＬ）に比例した電流に、オフセット電流（ＩＯＦ）が加算された電流となる。抵抗素子Ｒ２の他端の電圧は、テスト端子ＴＥＳＴ１にローレベルが印加されている通常時の電圧から、オフセット電流（ＩＯＦ）による抵抗素子Ｒ２での電圧降下分を減じた電圧となる。
【００４８】
これにより、抵抗素子Ｒ１を流れる電流（ＩＭ１）は、テスト端子ＴＥＳＴ１にローレベルが印加されている通常時において抵抗素子Ｒ２を流れるモニタ電流（ＩＭ）に、オフセット電流（ＩＯＦ）に比例した電流値を加算した電流値となる。具体的には、ＩＭ１＝（ＩＭ（通常時）＋ＩＯＦ）×（Ｒ２／Ｒ１）の関係を有する。
【００４９】
同様に、センス電圧（ＶＳ）は、テスト端子ＴＥＳＴ１にローレベルが印加されている通常時の電圧に、オフセット電流（ＩＯＦ）に応じた電流によるセンス抵抗ＲＳの電圧降下分を加算した電圧となる（図３中、実践で表示したセンス電圧（ＶＳ））。
【００５０】
第１実施形態の効果について説明する。
【００５１】
テスト端子ＴＥＳＴ１にハイレベルを印加する（図３中のＴ１）ことにより流れるオフセット電流（ＩＯＦ）に応じて、センス電圧（ＶＳ）を増加させることができる。
【００５２】
センス電圧（ＶＳ）の電圧値を、コイル電流（ＩＬ）に応じて出力される真の電圧値に比して高電圧とすることができる（図３中、実線で表示したセンス電圧（ＶＳ））。これにより、比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングを通常時に比して早くすることができる。比較器ＣＭＰ１は、センス電圧（ＶＳ）が調整基準信号（ＥＯＵＴ）に達する時点でハイレベルに遷移するところ、センス電圧（ＶＳ）にオフセット電流（ＩＯＦ）分の電圧値が加算されているからである。
【００５３】
比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングが、通常時に比して早くなると、ＰＭＯＳトランジスタＭＰ１・ＭＰ２のオフ、ＮＭＯＳトランジスタＭＮ１のオンへのタイミングが通常時に比して早くなる。これにより、入力電圧（ＶＩＮ）がコイルＬ１に接続される時間割合、すなわち、電源装置におけるオンデューティが、本来必要とされるオンデューティより短縮されることとなる。コイルＬ１の他端子に出力される出力電圧（ＶＯＵＴ）を目標電圧に維持するために必要とされる電力を供給できない状態とすることができる。テスト端子ＴＥＳＴ１にハイレベルを印加することにより、出力電圧（ＶＯＵＴ）を目標電圧に維持する上で、電力供給不足の状態とすることができる。テスト端子ＴＥＳＴ１へのハイレベル印加により、実負荷を接続することなく負荷電流の急増の状態を疑似的に出現させることができる。
【００５４】
次に図４を参照し、第２実施形態の構成について説明する。２が電源制御回路である。図４の全体で電源装置を構成する。なお、第１実施形態と同一の構成要素は同記号で表記し、説明を省略する。
【００５５】
第２実施形態の電源制御回路２は、第１実施形態の電源制御回路１と異なり、ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１を含まない。ただし、電源制御回路２は、ＰＭＯＳトランジスタＭＰ１０を有している。ＰＭＯＳトランジスタＭＰ１０のソース端子は、増幅器ＡＭＰ１の非反転入力端子に接続されている。ＰＭＯＳトランジスタＭＰ１０のゲート端子には、テスト端子（ＴＥＳＴ２）が接続されている。ＰＭＯＳトランジスタＭＰ１０のドレイン端子は、ＰＭＯＳトランジスタＭＰ２のドレイン端子に接続されている。
【００５６】
第２実施形態の作用について説明する。
【００５７】
テスト端子ＴＥＳＴ２にハイレベルが印加されている通常時の作用は、第１実施形態におけるテスト端子ＴＥＳＴ１にローレベルが印加されている通常の作用と、テスト端子ＴＥＳＴ２にローレベルが印加される負荷擬制時の作用は、第１実施形態におけるテスト端子ＴＥＳＴ１にハイレベルが印加される負荷擬制時の作用と同様である。そのため、説明を省略する。
【００５８】
ただし、第２実施形態では、第１実施形態と比較して負荷擬制時において、大きなオフセット電流（ＩＯＦ）をＰＭＯＳトランジスタＭＰ１０のソース−ドレイン間に流すことができる。これは、ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１を有するカレントミラー回路とＰＭＯＳトランジスタＭＰ１０との特性上の差異から生ずる。一般的にＰＭＯＳトランジスタＭＰ１０のソース−ドレイン間の定格電流は、ＮＭＯＳトランジスタＭＮ１０のドレイン−ソース間の定格電流より大きいからである。
【００５９】
第２実施形態の効果は、第１実施形態と同様である。ただし、負荷擬制時において、第１実施形態より、大きなオフセット電流（ＩＯＦ）を流せるので、負荷電流の急増の擬制が第１実施形態と比較して大きくなる。
【００６０】
図５を参照し、第３実施形態の構成について説明する。３が電源制御回路である。図５の全体で電源装置を構成する。第１実施形態と同一の構成要素は同記号で表記し、説明を省略する。
【００６１】
第３実施形態の電源制御回路３は、第１実施形態の電源制御回路１と異なり、ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１、及びセンス抵抗ＲＳを含まない。ただし、電源制御回路３は、センス抵抗ＲＳ１・ＲＳ２とＮＭＯＳトランジスタＭＮ１２とを有している。
【００６２】
センス抵抗ＲＳ１の一端子は、ＰＭＯＳトランジスタＭＰ３のドレイン端子に接続されている。センス抵抗ＲＳ１の他端子は、センス抵抗ＲＳ２の一端子に接続されている。センス抵抗ＲＳ２の他端子は接地されている。センス抵抗ＲＳ１とセンス抵抗ＲＳ２との接続関係は分圧回路の一例である。分圧回路の分圧点は、センス抵抗ＲＳ１の他端子とセンス抵抗ＲＳ２の一端子との接続点である。
【００６３】
分圧回路の分圧点には、ＮＭＯＳトランジスタＭＮ１２のドレイン端子が接続されている。ＮＭＯＳトランジスタＭＮ１２のゲート端子には、テスト端子ＴＥＳＴ３が接続されている。ＮＭＯＳトランジスタＭＮ１２のソース端子は接地されている。
【００６４】
図６を参照し、第３実施形態の作用について説明する。
【００６５】
テスト端子ＴＥＳＴ３にハイレベルが印加されている通常時の作用は、第１実施形態におけるテスト端子ＴＥＳＴ１にローレベルが印加されている通常時の作用と同様である。そのため、説明を省略する。
【００６６】
テスト端子ＴＥＳＴ３にハイレベルが印加されていて、ＮＭＯＳトランジスタＭＮ１２がオンしている通常時の作用において、センス抵抗ＲＳ１の両端に出力される電圧が、第１実施形態におけるテスト端子ＴＥＳＴ１にローレベルが印加されている通常時の作用におけるセンス電圧（ＶＳ）に対応する。
【００６７】
テスト端子ＴＥＳＴ３にローレベルが印加され、ＮＭＯＳトランジスタＭＮ１２がオフする負荷擬制時の作用について説明する。
【００６８】
電源制御回路３が出力電圧（ＶＯＵＴ）を制御している時に、テスト端子ＴＥＳＴ３にローレベルを印加する。ここでは、わかりやすく説明するため、発振器ＯＳＣから出力される周期的なパルス信号（ＰＵ）がハイレベルに遷移するタイミング（図６中のＴ１）でテスト端子ＴＥＳＴ３にローレベルを印加することとする。
【００６９】
通常時の作用においては、テスト端子ＴＥＳＴ３にはハイレベルが印加されていて、ＮＭＯＳトランジスタＭＮ１２はオンしている。そのため、センス電圧（ＶＳ）の電圧値は、抵抗素子Ｒ１を流れる電流（ＩＭ１）の電流値にセンス抵抗ＲＳ１を乗じた値になっている。ＶＳ＝Ｒ１×ＩＭ１である。
【００７０】
テスト端子ＴＥＳＴ３にローレベルを印加し、ＮＭＯＳトランジスタＭＮ１２がオフすると、センス電圧（ＶＳ）の電圧値は、抵抗素子Ｒ１を流れる電流（ＩＭ１）の電流値にセンス抵抗ＲＳ１とセンス抵抗ＲＳ２とを加算した抵抗値を乗じた値になる。ＶＳ＝（Ｒ１＋Ｒ２）×ＩＭ１である。
【００７１】
これは、テスト端子ＴＳＥＴ３にローレベルを印加し、ＮＭＯＳトランジスタＭＮ１２がオフすることにより、抵抗素子Ｒ１を流れる電流（ＩＭ１）を電圧変換する抵抗素子が、センス抵抗ＲＳ１とセンス抵抗Ｒ２とになるからである。
【００７２】
通常時の作用と比較して、抵抗素子Ｒ１を流れる電流（ＩＭ１）を電圧変換する抵抗素子にセンス抵抗ＲＳ２が追加される分、センス電圧（ＶＳ）を増加させることができる。
【００７３】
第３実施形態の効果について説明する。テスト端子ＴＥＳＴ３にローレベルを印加する（図６中のＴ１）ことにより、センス電圧（ＶＳ）を増加させることができる。
【００７４】
これにより、センス電圧（ＶＳ）の電圧値を、コイル電流（ＩＬ）に応じて出力される真の電圧値に比して高電圧とすることができる（図６中、実線で表示したセンス電圧（ＶＳ））。これにより、比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングを通常時に比して早くすることができる。比較器ＣＭＰ１は、センス電圧（ＶＳ）が調整基準信号（ＥＯＵＴ）に達する時点でハイレベルに遷移するところ、抵抗素子Ｒ１を流れる電流（ＩＭ１）を電圧変換するセンス抵抗の抵抗値が加算されるからである。
【００７５】
比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングが、通常時に比して早くなると、ＰＭＯＳトランジスタＭＰ１・ＭＰ２のオフ、ＮＭＯＳトランジスタＭＮ１のオンへのタイミングが通常時に比して早くなる。入力電圧（ＶＩＮ）がコイルＬ１に接続される時間割合、すなわち、電源装置におけるオンデューティが、本来必要とされるオンデューティより短縮されることとなる。出力電圧（ＶＯＵＴ）を目標電圧に維持する上で、電力供給不足の状態とすることができる。テスト端子ＴＥＳＴ３にローレベルを印加することにより、実負荷を接続することなく負荷電流の急増の状態を疑似的に出現させることができる。
【００７６】
図７を参照し、第４実施形態の構成について説明する。４が電源制御回路である。図７の全体で電源装置を構成する。第１実施形態と同一の構成要素は同記号で表記し、説明を省略する。
【００７７】
第４実施形態の電源制御回路４は、第１実施形態の電源制御回路１と異なり、ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１を含まない。ただし、電源制御回路４は、抵抗素子Ｒ６とＮＭＯＳトランジスタＭＮ１３とＮＭＯＳトランジスタＭＮ１４とを有している。
【００７８】
誤差増幅器ＥＲＡ１の出力端子は比較器ＣＭＰ１の非反転入力端子には接続されず、抵抗素子Ｒ６の一端子に接続されている。抵抗素子Ｒ６の他端子と比較器ＣＭＰ１の反転入力端子とＮＭＯＳトランジスタＭＮ１３のドレイン端子とはそれぞれ接続されている。抵抗素子Ｒ６の他端子から出力される電圧が調整基準信号（ＥＯＵＴ１）である。
【００７９】
ＮＭＯＳトランジスタＭＮ１３のソース端子は接地されている。ＮＭＯＳトランジスタＭＮ１４のゲート端子とＮＭＯＳトランジスタＭＮ１４のゲート端子とテスト端子ＴＥＳＴ４とＮＭＯＳトランジスタＭＮ１４のドレイン端子とはそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１４のゲート端子は接地されている。ＮＭＯＳトランジスタＭＮ１３とＮＭＯＳトランジスタＭＮ１４との接続関係はカレントミラー回路の一例である。
【００８０】
図８を参照し、第４実施形態の作用について説明する。
【００８１】
テスト端子ＴＥＳＴ４にローレベルが印加されている通常時の作用は、第１実施形態におけるテスト端子ＴＥＳＴ１にローレベルが印加されている通常時の作用と同様である。そのため、説明を省略する。ただ、第１実施形態と異なることは、比較器ＣＭＰ１に入力される調整基準信号（ＥＯＵＴ）が抵抗素子Ｒ６を介することにより調整基準信号（ＥＯＵＴ１）になることである。
【００８２】
テスト端子ＴＥＳＴ４にハイレベルが印加される負荷擬制時の作用について説明する。
【００８３】
電源制御回路４が出力電圧（ＶＯＵＴ）を制御している時に、テスト端子ＴＥＳＴ４にハイレベルを印加する。ここでは、わかりやすく説明するため、発振器ＯＳＣから出力される周期的なパルス信号（ＰＵ）がハイレベルに遷移するタイミング（図８中のＴ１）でテスト端子ＴＥＳＴ４にハイレベルを印加することとする。
【００８４】
テスト端子ＴＥＳＴ４にハイレベルを印加すると、印加するハイレベルの電圧に応じた電流がＮＭＯＳトランジスタＭＮ１４のドレイン−ソース間に流れる。ＮＭＯＳトランジスタＭＮ１３とＮＭＯＳトランジスタＭＮ１４との接続関係は、カレントミラー回路の一例であるので、ＮＭＯＳトランジスタＭＮ１４のドレイン−ソース間に流れる電流に対応する電流がＮＭＯＳトランジスタＭＮ１３のドレイン−ソース間に流れる。この電流がオフセット電流（ＩＯＦ１）である。オフセット電流（ＩＯＦ１）が流れると調整基準信号（ＥＯＵＴ１）が低下する。
【００８５】
調整基準信号（ＥＯＵＴ１）が低下する理由は、流れるオフセット電流（ＩＯＦ１）に応じた電圧降下が抵抗素子Ｒ６にて発生するからである。調整基準信号（ＥＯＵＴ１）は、調整基準信号（ＥＯＵＴ）から抵抗素子Ｒ６にて発生する電圧降下を減じた電圧になる。具体的には、ＥＯＵＴ１＝ＥＯＵＴ−（Ｒ６×ＩＯＦ１）になる（図８中、点線で表示した調整基準信号（ＥＯＵＴ１））。
【００８６】
第４実施形態の効果について説明する。テスト端子ＴＥＳＴ４にハイレベルを印加する（図８中のＴ１）ことにより、調整基準信号（ＥＯＵＴ１）を低下させることができる（図８中、点線で表示した調整基準信号（ＥＯＵＴ１））。
【００８７】
これにより、比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングを通常時に比して早くすることができる。比較器ＣＭＰ１は、センス電圧（ＶＳ）が調整基準信号（ＥＯＵＴ１）に達する時点でハイレベルに遷移するところ、調整基準信号（ＥＯＵＴ１）が低下するからである。
【００８８】
比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングが通常時に比して早くなると、ＰＭＯＳトランジスタＭＰ１・ＭＰ２のオフ、ＮＭＯＳトランジスタＭＮ１のオンへのタイミングが、通常時に比して早くなる。入力電圧（ＶＩＮ）がコイルＬ１に接続される時間割合、すなわち、電源装置におけるオンデューティが、本来必要とされるオンデューティより短縮されることとなる。出力電圧（ＶＯＵＴ）を目標電圧に維持するために必要とされる電力を供給できない状態とすることができる。テスト端子ＴＥＳＴ４にハイレベルを印加することにより、実負荷を接続することなく負荷電流の急増の状態を疑似的に出現させることができる。
【００８９】
図９を参照し、第５実施形態の構成について説明する。５が電源制御回路である。図９の全体で電源装置を構成する。
【００９０】
電源制御回路５の外部構成から説明する。入力電圧（ＶＩＮ）は、ＰＭＯＳトランジスタＭＰ１のソース端子に入力されている。ＰＭＯＳトランジスタＭＰ１のゲート端子は、電源制御回路５の出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＭＰ１のドレイン端子は、ＮＭＯＳトランジスタＭＮ１のドレイン端子及びコイルＬ１の一端子に接続されている。ＮＭＯＳトランジスタＭＮ１のゲート端子は電源制御回路５の出力端子Ｏ３に接続されている。ＮＭＯＳトランジスタＭＮ１のソース端子は接地されている。コイルＬ１の他端子は、出力コンデンサＣ１の一端子及び抵抗素子Ｒ３の一端子に接続されている。コイルＬ１の他端子から出力電圧（ＶＯＵＴ）が出力されている。出力コンデンサＣ１の他端子は接地されている。抵抗素子Ｒ３の他端子は抵抗素子Ｒ４の一端子に接続されている。抵抗素子Ｒ４の他端子は接地されている。抵抗素子Ｒ３と抵抗素子Ｒ４との接続関係は分圧回路の一例である。抵抗素子Ｒ３の他端子と抵抗素子Ｒ４の一端子との接続点が分圧回路の分圧点である。この分圧点は帰還端子ＦＢに接続されている。
【００９１】
電源制御回路５の内部構成について説明する。
【００９２】
帰還端子ＦＢは、コンデンサＣ２の一端子及び誤差増幅器ＥＲＡ１の反転入力端子に接続されている。誤差増幅器ＥＲＡ１の非反転入力端子には基準電圧（ＶＲＥＦ）が入力されている。基準電圧（ＶＲＥＦ）に（Ｒ３＋Ｒ４）／Ｒ４を乗じたものが出力電圧（ＶＯＵＴ）の目標電圧である（ここで、Ｒ３、Ｒ４は、抵抗素子Ｒ３、Ｒ４の抵抗値である。）。コンデンサＣ２の他端子は抵抗素子Ｒ５の一端子に接続されている。抵抗素子Ｒ５の他端子は、誤差増幅器ＥＲＡ１の出力端子及び抵抗素子Ｒ６の一端子に接続されている。誤差増幅器ＥＲＡ１から出力される電圧が調整基準信号（ＥＯＵＴ）である。
【００９３】
抵抗素子Ｒ６の他端子と比較器ＣＭＰ１の反転入力端子とＮＭＯＳトランジスタＭＮ１３のドレイン端子とはそれぞれ接続されている。抵抗素子Ｒ６の他端子から出力される電圧が調整基準信号（ＥＯＵＴ１）である。比較器ＣＭＰ１の非反転入力端子には三角波発振器ＳＯＳＣが接続されている。三角波発振器ＳＯＳＣからは周期的な三角波（ＳＰＵ）が発振されている。
【００９４】
ＮＭＯＳトランジスタＭＮ１３のソース端子は接地されている。ＮＭＯＳトランジスタＭＮ１４のゲート端子とＮＭＯＳトランジスタＭＮ１４のゲート端子とテスト端子ＴＥＳＴ４とＮＭＯＳトランジスタＭＮ１４のドレイン端子とはそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１４のゲート端子は接地されている。ＮＭＯＳトランジスタＭＮ１３とＮＭＯＳトランジスタＭＮ１４との接続関係はカレントミラー回路の一例である。
【００９５】
比較器ＣＭＰ１の出力端子は駆動回路ＤＣＬの入力端子Ａに接続されている。駆動回路ＤＣＬの出力端子Ｂは電源制御回路の出力端子Ｏ１に接続されている。駆動回路ＤＣＬの出力端子Ｃは出力端子Ｏ３に接続されている。駆動回路ＤＣＬの出力端子Ｂ、Ｃから出力される信号は同相の信号である。また、出力端子Ｂのローレベル遷移は出力端子Ｃのローレベル遷移に遅れて遷移し、出力端子Ｃのハイレベル遷移は出力端子Ｂのハイレベル遷移に遅れて遷移する、いわゆるデットタイムを有しているスイッチング動作を行う。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１が同時にオンし、貫通電流が流れないようにするためである。
【００９６】
なお、抵抗素子Ｒ５、及びコンデンサＣ２は、電源制御回路５の内部構成であるとして説明したが、これらの回路素子を電源制御回路５の外部構成とすることも可能である。同様に、抵抗素子Ｒ３、Ｒ４、ＰＭＯＳトランジスタＭＰ１、及びＮＭＯＳトランジスタＭＮ１は、電源制御回路１の外部構成であるとして説明したが、電源制御回路１の内部構成とすることも可能である。
【００９７】
図１０を参照し、第５実施形態の作用について説明する。テスト端子ＴＥＳＴ５にローレベルが印加されている通常時の作用について説明する。この場合、ＮＭＯＳトランジスタＭＮ１３・ＭＮ１４は共にオフしている。
【００９８】
誤差増幅器ＥＲＡ１が、出力電圧（ＶＯＵＴ）を分圧した電圧と基準電圧（ＶＲＥＦ）との差電圧を増幅し、調整基準信号（ＥＯＵＴ）を出力する。調整基準信号（ＥＯＵＴ）は、抵抗素子Ｒ６を介して調整基準信号（ＥＯＵＴ１）として比較器ＣＭＰ１の非反転入力端子に入力される。ＮＭＯＳトランジスタＭＮ１３がオフしている時において、調整基準信号（ＥＯＵＴ）と調整基準信号（ＥＯＵＴ１）とは同値である。
【００９９】
調整基準信号（ＥＯＵＴ）は、出力電圧（ＶＯＵＴ）が目標電圧である基準電圧（ＶＲＥＦ）に対応した電圧値に対して、電圧値が低いほど高電圧になる。逆に、出力電圧（ＶＯＵＴ）が、目標電圧である基準電圧（ＶＲＥＦ）に対応した電圧値に対して、電圧値が高いほど低電圧になる。なお、出力電圧（ＶＯＵＴ）が急峻に変化しても、調整基準信号（ＥＯＵＴ）は急峻には応答はせず、緩やかな応答に留まる。誤差増幅器ＥＲＡ１の出力から反転入力に帰還される抵抗素子Ｒ５とコンデンサＣ２とによる時定数に依存するからである。
【０１００】
比較器ＣＭＰ１が、調整基準信号（ＥＯＵＴ１）と周期的な三角波（ＳＰＵ）とを比較する。調整基準信号（ＥＯＵＴ１）が周期的な三角波（ＳＰＵ）より高くなる（図１０中のＴ４）と、比較器ＣＭＰ１の出力端子からローレベル信号が出力される。
【０１０１】
ローレベル信号が駆動回路ＤＣＬの入力端子Ａに入力されることで、駆動回路ＤＣＬの出力端子Ｂ・Ｃからローレベル信号が出力される。駆動回路ＤＣＬの出力端子Ｂから出力されるローレベル信号が、ＰＭＯＳトランジスタＭＰ１のゲート端子に入力されることにより、ＰＭＯＳトランジスタＭＰ１がオンする。また、駆動回路ＤＣＬの出力端子Ｃから出力されるローレベル信号が、ＮＭＯＳトランジスタＭＮ１のゲート端子に入力されることにより、ＮＭＯＳトランジスタＭＮ１がオフする。
【０１０２】
ここで、ＰＭＯＳトランジスタＭＰ１のオンは、ＮＭＯＳトランジスタＭＮ１のオフに遅れて行われることが一般的である。ＰＭＯＳトランジスタＭＰ１のオンがＮＭＯＳトランジスタＭＮ１のオフに先立ち行われる場合、あるいは、少なくともＮＭＯＳトランジスタＭＮ１がオフ状態に移行するまえにＰＭＯＳトランジスタＭＰ１がオン状態になると、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを介して入力電圧（ＶＩＮ）から接地電位に至る貫通電流が流れてしまうおそれがある。そこで、駆動回路ＤＣＬは、ＮＭＯＳトランジスタＭＮ１のオフから時間遅れを有してＰＭＯＳトランジスタＭＰ１をオンする制御を行う。この時間遅れがデッドタイムである。
【０１０３】
ＰＭＯＳトランジスタＭＰ１がオンすることで、入力電圧（ＶＩＮ）からＰＭＯＳトランジスタＭＰ１を介してコイルＬ１の一端子に至る経路が導通する。また、ＮＭＯＳトランジスタＭＮ１がオフすることで、コイルＬ１の一端子に入力される電圧が接地電位へと至る経路が遮断される。
【０１０４】
入力電圧（ＶＩＮ）からコイルＬ１の一端子に至る経路が導通し、コイルＬ１の一端子が接地電位へと至る経路が遮断されることにより、コイルＬ１には、入力電圧（ＶＩＮ）からコイル電流（ＩＬ）が流れる。コイル電流（ＩＬ）は、時間と共に増加していく（図１０中、点線で表示したコイル電流（ＩＬ））。
【０１０５】
調整基準信号（ＥＯＵＴ１）が周期的な三角波（ＳＰＵ）より低くなる（図１０中のＴ５）と比較器ＣＭＰ１の出力端子からハイレベル信号が出力される。ハイレベル信号が駆動回路ＤＣＬに入力されると、駆動回路ＤＣＬは、出力端子Ｂ・Ｃからハイレベル信号を出力する。
【０１０６】
駆動回路ＤＣＬの出力端子Ｂから出力されるハイレベル信号がＰＭＯＳトランジスタＭＰ１のゲート端子に入力されることにより、ＰＭＯＳトランジスタＭＰ１はオフする。また、駆動回路ＤＣＬの出力端子Ｃから出力されるハイレベル信号が、ＮＭＯＳトランジスタＭＮ１のゲート端子に入力されることにより、ＮＭＯＳトランジスタＭＮ１はオンする。
【０１０７】
ここで、ＮＭＯＳトランジスタＭＮ１のオンは、ＰＭＯＳトランジスタＭＰ１のオフに遅れて行われることが一般的である。ＮＭＯＳトランジスタＭＮ１のオンがＰＭＯＳトランジスタＭＰ１のオフに先立ち行われる場合、あるいは、少なくともＰＭＯＳトランジスタＭＰ１がオフ状態に移行するまえにＮＭＯＳトランジスタＭＮ１がオン状態になると、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを介して入力電圧（ＶＩＮ）から接地電位に至る貫通電流が流れてしまうおそれがある。そこで、駆動回路ＤＣＬは、ＰＭＯＳトランジスタＭＰ１のオフから時間遅れを有してＮＭＯＳトランジスタＭＮ１をオンする制御を行う。この時間遅れがデッドタイムである。
【０１０８】
ＰＭＯＳトランジスタＭＰ１がオフすることで、入力電圧（ＶＩＮ）からＰＭＯＳトランジスタＭＰ１を介してコイルＬ１の一端子に至る経路が遮断される。また、ＰＭＯＳトランジスタＭＰ２がオフすることで、入力電圧（ＶＩＮ）から抵抗素子Ｒ２とＰＭＯＳトランジスタＭＰ２とを介してコイルＬ１の一端子に至る経路が遮断される。また、ＮＭＯＳトランジスタＭＮ１がオンすることでコイルＬ１の一端子に入力される電圧が接地電位へと至る経路が導通する。
【０１０９】
入力電圧（ＶＩＮ）からコイルＬ１に流れる電流が遮断され、コイルＬ１の一端子が接地電位へと至る経路が導通することにより、コイルＬ１に蓄積されているエネルギーがコイルＬ１の他端子に放出される。これに伴い、コイル電流（ＩＬ）が減少していく（図１０中、点線で表示したコイル電流（ＩＬ））。
【０１１０】
その後、再度調整基準信号（ＥＯＵＴ１）が周期的な三角波（ＳＰＵ）より高くなる（図１０中のＴ６）と、比較器ＣＭＰ１の出力端子からローレベル信号が出力される。そして、駆動回路ＤＣＬの出力端子Ｂ・Ｃからハイレベル信号が出力され、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１がオフする。図１０中のＴ４から始まる動作と同様の動作を繰り返す。このようにして、電源制御回路５は外部構成のＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１を交互に同導制御して、出力電圧（ＶＯＵＴ）を基準電圧（ＶＲＥＦ）に応じて設定される目標電圧に制御する。
【０１１１】
テスト端子ＴＥＳＴ５にハイレベルが印加される負荷擬制時の作用について説明する。
【０１１２】
電源制御回路５が出力電圧（ＶＯＵＴ）を制御している時に、テスト端子ＴＥＳＴ５にハイレベルを印加する。ここでは、わかりやすく説明するため、三角波発振器ＳＯＳＣから出力される三角波（ＳＰＵ）が、調整基準信号（ＥＯＵＴ１）より高い状態から低い状態へ遷移するタイミング（図１０中のＴ４）でテスト端子ＴＥＳＴ５にハイレベルを印加することとする。
【０１１３】
テスト端子ＴＥＳＴ５にハイレベルを印加すると、印加する電圧に応じた電流が、ＮＭＯＳトランジスタＭＮ１４のドレイン−ソース間に流れる。ＮＭＯＳトランジスタＭＮ１３とＮＭＯＳトランジスタＭＮ１４との接続関係は、カレントミラー回路の一例である。よって、ＮＭＯＳトランジスタＭＮ１４のドレイン−ソース間に流れる電流に対応する電流が、ＮＭＯＳトランジスタＭＮ１３のドレイン−ソース間に流れる。この電流がオフセット電流（ＩＯＦ１）である。オフセット電流（ＩＯＦ１）が流れると調整基準信号（ＥＯＵＴ１）が低下する。
【０１１４】
調整基準信号（ＥＯＵＴ１）が低下する理由は、流れるオフセット電流（ＩＯＦ１）に応じた電圧降下が抵抗素子Ｒ６にて発生するからである。調整基準信号（ＥＯＵＴ１）は、調整基準信号（ＥＯＵＴ）から抵抗素子Ｒ６にて発生する電圧降下を減じた電圧になる。具体的には、ＥＯＵＴ１＝ＥＯＵＴ−（Ｒ６×ＩＯＦ１）になる（図１０中、点線で表示した調整基準信号（ＥＯＵＴ１））。
【０１１５】
第５実施形態の効果について説明する。テスト端子ＴＥＳＴ５にハイレベルを印加する（図１０中のＴ４）ことにより、調整基準信号（ＥＯＵＴ１）を低下させることができる（図１０中、点線で表示した調整基準信号（ＥＯＵＴ１））。
【０１１６】
これにより、比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングを通常時に比して早くすることができる。比較器ＣＭＰ１は、センス電圧（ＶＳ）が調整基準信号（ＥＯＵＴ１）に達する時点でハイレベルに遷移するところ、調整基準信号（ＥＯＵＴ１）が低下するからである。
【０１１７】
比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングが通常時に比して早くなると、ＰＭＯＳトランジスタＭＰ１のオフ、ＮＭＯＳトランジスタＭＮ１のオンへのタイミングが通常時に比して早くなる。入力電圧（ＶＩＮ）がコイルＬ１に接続される時間割合、すなわち、電源装置におけるオンデューティが、本来必要とされるオンデューティより短縮されることとなる。出力電圧（ＶＯＵＴ）を目標電圧に維持するために必要とされる電力を供給できない状態とすることができる。テスト端子ＴＥＳＴ５にハイレベルを印加することにより、実負荷を接続することなく負荷電流の急増の状態を疑似的に出現させることができる。
【０１１８】
ここで、特許請求の範囲との対応は以下の通りである。誤差増幅器ＥＲＡ１は請求項の第１制御部に対応する。センス電圧（ＶＳ）及び三角波（ＳＰＵ）は請求項の周期的な変動信号に対応する。オンデューティは請求項の電力供給期間に対応する。比較器ＣＭＰ１は請求項の第２制御部に対応する。オフセット電流（ＩＯＦ）・（ＩＯＦ１）は請求項のオフセット値に対応する。ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１とテスト端子ＴＥＳＴ１との接続関係、ＰＭＯＳトランジスタＭＰ１０とテスト端子ＴＥＳＴ２との接続関係、センス抵抗ＲＳ２とＮＭＯＳトランジスタＭＮ１２とテスト端子ＴＥＳＴ３との接続関係、抵抗素子Ｒ６とＮＭＯＳトランジスタＭＮ１３・ＭＮ１４とテスト端子ＴＥＳＴ４との接続関係、及び抵抗素子Ｒ６とＮＭＯＳトランジスタＭＮ１３・ＭＮ１４とテスト端子ＴＥＳＴ５との接続関係は、請求項の負荷擬制部に対応する。ＮＭＯＳトランジスタＭＮ１０及びＰＭＯＳトランジスタＭＰ１０は請求項の第１電流源に対応する。センス抵抗ＲＳ・ＲＳ１は請求項の電流電圧変換部に対応する。センス抵抗ＲＳ２は請求項の補助電流電圧変換部に対応する。ＮＭＯＳトランジスタＭＮ１２は請求項のスイッチ回路に対応する。抵抗素子Ｒ６は請求項の抵抗素子に対応する。ＮＭＯＳトランジスタＭＮ１３は請求項の第２電流源に対応する。
【０１１９】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【０１２０】
以上に述べた実施形態によれば、ＰＭＯＳトランジスタＭＰ１のオフ、ＮＭＯＳトランジスタＭＮ１のオンへのタイミングを通常の動作時に比して早くすることが出来る。入力電圧（ＶＩＮ）がコイルＬ１に接続される時間割合、すなわち、電源装置におけるオンデューティが、本来必要とされるオンデューティより短縮されることとなる。出力電圧（ＶＯＵＴ）を目標電圧に維持するために必要とされる電力を供給できない状態とすることができる。実負荷を接続することなく負荷電流の急増の状態を疑似的に出現させることができる。
【０１２１】
以下、本発明の諸態様を付記としてまとめる。
【０１２２】
（付記１）
周期的なスイッチング動作により電力を供給することで電源装置の出力電圧を制御する電源制御回路であって、
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令する第２制御部と、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部とを備え、
前記第２制御部により指令される前記電力供給期間は、前記負荷擬制部により、前記オフセット値のない場合に比して短期間とされることを特徴とする電源制御回路。
（付記２）
前記変動信号は、前記電源装置に備えられるコイルへの電力供給時に該コイルを流れるコイル電流に対応する電流であり、
前記負荷擬制部は第１電流源を備え、
前記オフセット値は、前記コイル電流に対応する電流に加算される前記第１電流源の電流であることを特徴とする付記１に記載の電源制御回路。
（付記３）
前記変動信号は、前記電源装置に備えられるコイルへの電力供給時に該コイルを流れるコイル電流に対応する電流であり、
前記コイル電流に対応する電流を電圧に変換する電流電圧変換部を備え、
前記負荷擬制部は補助電流電圧変換部を備え、
前記オフセット値は、前記電流電圧変換部の有する抵抗値に加算される前記補助電流電圧変換部の抵抗値であることを特徴とする付記１に記載の電源制御回路。
（付記４）
前記補助電流電圧変換部を前記電流電圧変換部に接続または非接続するスイッチ回路を備えることを特徴とする付記３に記載の電源制御回路。
（付記５）
前記負荷擬制部は、
前記第１制御部の出力に接続される抵抗素子と、
前記抵抗素子を介して前記第１制御部との間に電流を流す第２電流源とを備え、
前記オフセット値は、前記第２電流源の電流による前記抵抗素子の端子間電圧であることを特徴とする付記１に記載の電源制御回路。
（付記６）
前記負荷擬制部は制御端子を備え、
前記制御端子に入力される負荷擬制指令に応じて、前記オフセット値を出力することを特徴とする付記１乃至５の少なくとも何れか１項に記載の電源制御回路。
（付記７）
周期的なスイッチング動作により電力を供給することで出力電圧を制御する電源装置であって、
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令する第２制御部と、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部とを備え、
前記第２制御部により指令される前記電力供給期間は、前記負荷擬制部により、前記オフセット値のない場合に比して短期間とされることを特徴とする電源装置。
（付記８）
周期的なスイッチング動作により電力を供給することで出力電圧を制御する電源制御方法であって、
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間の調整基準信号を出力するステップと、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令するステップと、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加するステップとを備え、
前記オフセット値が付加される場合の前記電力供給期間は、前記オフセット値のない場合に比して短期間とされることを特徴とする電源制御方法。
【符号の説明】
【０１２３】
１  第１実施形態の電源制御回路
２  第２実施形態の電源制御回路
３  第３実施形態の電源制御回路
４  第４実施形態の電源制御回路
５  第５実施形態の電源制御回路
ＡＭＰ１  増幅器
Ｃ１  出力コンデンサ
Ｃ２  コンデンサ
ＣＭＰ１  比較器
ＤＣＬ  駆動回路
ＥＲＡ１  誤差増幅器
Ｌ１  コイル
ＭＮ１、ＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ１０  ＰＭＯＳトランジスタ
ＯＳＣ  発信機
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６  抵抗素子
ＲＳ、ＲＳ１、ＲＳ２  センス抵抗
ＲＳＦＦ  ＲＳフリップフロップ
ＳＯＳＣ  三角波発振器
ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、ＴＥＳＴ４、ＴＥＳＴ５  テスト端子
（ＥＯＵＴ）、（ＥＯＵＴ１）  調整基準信号
（ＩＭ）  モニタ電流
（ＩＭ１）  電流
（ＩＬ）  コイル電流
（ＩＯＦ）、（ＩＯＦ１）  オフセット電流
（ＰＵ）  パルス信号
（ＳＰＵ）三角波
（ＶＩＮ）  入力電圧
（ＶＯＵＴ）  出力電圧
（ＶＲＥＦ）  基準電圧
（ＶＳ）  センス電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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