(57)【要約】【課題】レジスタモジュールの消費電力を低減しつつ、回路規模の増加によるコストアップを小さく抑えることが可能な特定用途向け集積回路を提供する。【解決手段】特定用途向け集積回路は、クロック同期で設計され、外部に接続される機器を制御する複数の機器制御モジュール４，５と、外部から入力されたデータに基づいて機器制御モジュールの動作パラメータを設定するためのレジスタモジュール３とを備える。レジスタモジュール３は、アドレス毎に、３個以上のフリップフロップ回路３１，３２，３３と、当該フリップフロップ回路がトグル動作するタイミングでは、当該タイミングのクロック直前までに当該クロックが当該フリップフロップ回路に伝播可能とし、当該フリップフロップ回路が動作しないタイミングでは、当該タイミングのクロックが当該フリップフロップ回路に伝播不能とするように動作するクロック制御回路３４とを備える。【選択図】図３
2010193057.tif 000002
【特許請求の範囲】
【請求項１】
複数のモジュールを１つのパッケージ内に備える特定用途向け集積回路において、
クロック同期で設計され、外部に接続される機器を制御する複数の機器制御モジュールと、
外部から入力されたデータに基づいて前記機器制御モジュールの動作パラメータを設定するためのレジスタモジュールとを備え、
前記レジスタモジュールは、アドレス毎に、
前記機器制御モジュールの基本クロックの２クロックに一回以下の割合でトグル動作で制御される３個以上のフリップフロップ回路と、
前記３個以上のフリップフロップ回路を同時に制御し、当該フリップフロップ回路がトグル動作するタイミングでは、当該タイミングのクロック直前までに当該クロックが当該フリップフロップ回路に伝播可能とし、当該フリップフロップ回路が動作しないタイミングでは、当該タイミングのクロックが当該フリップフロップ回路に伝播不能とするように動作するクロック制御回路とを備えることを特徴とする特定用途向け集積回路。
【請求項２】
前記レジスタモジュールは、前記外部に接続される機器の動作時には、設定が変更されないフリップフロップ回路を含むことを特徴とする請求項１記載の特定用途向け集積回路。
【請求項３】
前記クロック制御回路は、少なくとも１個のラッチ回路を含むことを特徴とする請求項１又は２記載の特定用途向け集積回路。
【請求項４】
前記レジスタモジュール以外のモジュールに含まれるフリップフロップ回路の同期リセットタイミングが、前記レジスタモジュールに含まれる前記フリップフロップ回路の同期リセットタイミングとは異なることを特徴とする請求項１乃至３のいずれか１項に記載の特定用途向け集積回路。
【請求項５】
前記レジスタモジュール以外のモジュールに含まれるフリップフロップ回路の同期リセットタイミングと、前記レジスタモジュールに含まれる前記フリップフロップ回路の同期リセットタイミングとが、前記基本クロックの１クロック期間、または予め定められた最小限のクロック期間内に含まれることを特徴とする請求項１乃至３のいずれか１項に記載の特定用途向け集積回路。
【請求項６】
前記レジスタモジュール以外のモジュールに含まれるフリップフロップ回路の同期リセットタイミングと、前記レジスタモジュールに含まれる前記フリップフロップ回路の同期リセットタイミングとが、前記モジュール毎に異なり、かつ、前記基本クロックの１クロック期間、または予め定められた最小限のクロック期間内に含まれることを特徴とする請求項１乃至３のいずれか１項に記載の特定用途向け集積回路。
【請求項７】
前記レジスタモジュール及びこれ以外のモジュールに含まれるフリップフロップ回路の出力端子及び双方向端子が、全ての前記フリップフロップ回路について同期リセットが実行されるタイミングまでハイインピーダンスに保たれることを特徴とする請求項４乃至６のいずれか１項に記載の特定用途向け集積回路。
【請求項８】
外部電源から供給されたＤＣ電圧を異なるＤＣ電圧に変換する電圧変換モジュールを内蔵し、当該電圧変換モジュールにより変換されたＤＣ電圧を前記レジスタモジュール及び前記機器制御モジュールに供給することを特徴とする請求項１乃至７のいずれか１項に記載の特定用途向け集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特定用途向け集積回路に関し、特に、フリップフロップ回路を備えたレジスタモジュールを含む特定用途向け集積回路に関する。
【背景技術】
【０００２】
従来、クロック同期で設計された特定用途向け集積回路では、レジスタモジュールのフリップフロップ回路に、常時クロック信号が入力されるように構成されていた。そのため、フリップフロップ回路により保持するデータに変更がない場合にも、クロック信号が変化して不要な電力を消費するという問題があった。近時の集積回路では、大規模化、高集積化、高速化により消費電力が大きくなっており、上記のような不要な電力の削減が求められている。
【０００３】
特許文献１には、データ処理モジュールの各レジスタにクロック制御用の基本回路を設け、レジスタを構成するフリップフロップ回路の値を変化させる必要がない場合にはクロック信号を入力しないようにする技術が開示されている。この文献に開示される回路は、レジスタの入力と出力とを比較回路で比較し、この比較結果と入力される判定制御信号とをＯＲゲートに入力し、その出力をレジスタに入力されるクロック信号の反転信号に同期してＤフリップフロップによりラッチする。その出力とクロック信号との論理積をＡＮＤゲートによりとり、その出力信号をレジスタに供給するクロック信号としている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１４５７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、各レジスタにクロック制御用の基本回路を設ける必要があるため、基本回路のない従来の回路と比較すると、レジスタの数が大きくなるほど回路の規模も大きくなり、コストアップを招くという問題がある。
【０００６】
本発明の目的は、レジスタモジュールの消費電力を低減しつつ、回路規模の増加によるコストアップを小さく抑えることが可能な特定用途向け集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１記載の特定用途向け集積回路は、複数のモジュールを１つのパッケージ内に備える特定用途向け集積回路において、クロック同期で設計され、外部に接続される機器を制御する複数の機器制御モジュールと、外部から入力されたデータに基づいて前記機器制御モジュールの動作パラメータを設定するためのレジスタモジュールとを備え、前記レジスタモジュールは、アドレス毎に、前記機器制御モジュールの基本クロックの２クロックに一回以下の割合でトグル動作で制御される３個以上のフリップフロップ回路と、前記３個以上のフリップフロップ回路を同時に制御し、当該フリップフロップ回路がトグル動作するタイミングでは、当該タイミングのクロック直前までに当該クロックが当該フリップフロップ回路に伝播可能とし、当該フリップフロップ回路が動作しないタイミングでは、当該タイミングのクロックが当該フリップフロップ回路に伝播不能とするように動作するクロック制御回路とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、レジスタモジュールの消費電力を低減しつつ、回路規模の増加によるコストアップを小さく抑えることが可能な特定用途向け集積回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る特定用途向け集積回路を備えたプリンタの制御ユニットを示す回路図である。
【図２】図１の制御ユニットの動作を示すフローチャートである。
【図３】図１におけるレジスタモジュールを構成するレジスタのアドレス毎の１ユニットの構成を示す回路図である。
【図４】図３におけるクロック制御回路の構成を示す回路図である。
【図５】図３におけるＣＳ端子に与えられるＣＳ信号を生成するためにＡＳＩＣ内に設けられたＣＳ信号生成回路を示す回路図である。
【図６】図３に示すレジスタユニット３０の作動のタイミングを示すタイミングチャートである。
【図７】本発明の第２の実施の形態に係るＡＳＩＣを備えたプリンタの制御ユニットを示す回路図である。
【図８】図７の制御ユニットの電源ＯＮからのリセットシーケンスの一例を示すタイミングチャートである。
【図９】図７の制御ユニットの電源ＯＮからのリセットシーケンスの他の例を示すタイミングチャートである。
【図１０】本発明の第３の実施の形態に係るＡＳＩＣを備えたプリンタの制御ユニットを示す回路図である。
【図１１】図１０の制御ユニットの作動タイミングの一例を示すタイミングチャートである。
【図１２】本発明の第４の実施の形態に係るＡＳＩＣを備えたプリンタの制御ユニットをプリンタに適用した状態を示す回路図である。
【図１３】図１２の制御ユニットの電源ＯＮからのリセットシーケンスの一例を示すタイミングチャートである。
【図１４】図１２におけるリセット制御回路の内部回路構成を示す回路図である。
【図１５】図１２におけるレジスタモジュールを構成するレジスタのアドレス毎の１ユニット、及び、第６のレジスタ出力端子に接続される回路の構成を示す回路図である。
【図１６】図１２の回路におけるレジスタの初期設定の流れを示すフローチャートである。
【図１７】従来のＡＳＩＣにおける消費電流の遷移と、本願の第２、第３，第４の実施の形態に係るＡＳＩＣでの消費電流の遷移とを示すグラフである。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１１】
図１は、本発明の第１の実施形態に係る特定用途向け集積回路(ＡＳＩＣ: Application Specified Integrated Circuit）を備えたプリンタの制御ユニットを示す回路図である。
【００１２】
図１に示す制御ユニットは、ＣＰＵ１と、本実施の形態に係るＡＳＩＣ２とを備えている。ＡＳＩＣ２は、クロック同期で設計された複数のモジュール、すなわち、レジスタモジュール３、ステッピングモータ駆動回路４、及び高圧制御回路５を１つのパッケージ内に備えている。ステッピングモータ駆動回路４及び高圧制御回路５は、外部に接続される機器を制御する機器制御モジュールである。また、レジスタモジュール３は、外部から入力されたデータに基づいて機器制御モジュールの動作パラメータを設定するための機能を持つ。
【００１３】
ＣＰＵ１のＡＤ（アドレスバス）端子、ＤＢ（データバス）端子、ＣＳＸ（チップセレクト）端子、ＷＥＮ（ライトイネーブル）端子は、信号線９、１０、１１、２４に接続されている。これらの信号線は、レジスタモジュール３のＡｄｉｎ（アドレス入力）端子、ＤＢＩＮ（データバス入力）端子、ＣＳＸ端子、ＷＥＮ端子にそれぞれ接続されている。これらの信号線を介して、ＣＰＵ１は、レジスタモジュール３の中の制御用レジスタにデータを書き込むことができる。
【００１４】
ＣＰＵ１の端子２２、２３の間には、水晶振動子２１が接続され、また、ＲＳＴＸ（リセット信号入力）端子には、リセットＩＣ６のリセット信号出力端子が接続されている。
【００１５】
ＣＰＵ１の電源がＯＮして非表示の電源ラインを通じて印加される電圧がＣＰＵ１の動作可能電圧まで上昇すると、水晶振動子２１が動作開始する。この水晶振動子２１の発振が安定すると、ＣＬＫ（クロック）端子に接続されている信号線２０にＣＰＵに同期されたクロックが出力される。
【００１６】
その後、ＲＳＴＸ端子に接続されている信号線１９上のリセット信号がＬからＨに遷移しリセットが解除された後のタイミングで、ＣＰＵ１の内蔵プログラムが動作し、ＣＰＵ１の図示せぬ内部ＲＡＭ、レジスタの初期設定を開始する。
【００１７】
ＡＳＩＣ２のステッピングモータ駆動回路４は、信号線１２、１３を介してレジスタモジュール３の出力端子ＤＯＵＴＸ１，ＤＯＵＴＸ２と接続されている。ＣＰＵ１は、レジスタモジュール３のレジスタの設定値を変更することにより、信号線１２，１３を通じて、ステッピングモータ駆動回路４の動作を制御できる。
【００１８】
ステッピングモータ駆動回路４により生成されたＰＷＭ信号は、信号線１４、１５を介して出力端子ＯＵＴＳ１，ＯＵＴＳ２から出力される。これらの出力端子を図示せぬステッピングモータのドライバ回路に接続することにより、ステッピングモータをＰＷＭ信号に応じた回転速度で駆動することができる。
【００１９】
高圧制御回路５は、信号線２５、２６を介してレジスタモジュール３の出力端子ＤＯＵＴＸ４，ＤＯＵＴＸ５と接続されている。ＣＰＵ１は、レジスタモジュール３のレジスタの設定値を変更することにより、信号線２５，２６を通じて、高圧制御回路５の動作を制御できる。
【００２０】
高圧制御回路５により生成された制御信号は、信号線１６、１７を介して出力端子ＯＵＴＶ１，ＯＵＴＶ２から出力される。これらの出力端子を図示せぬ高圧電源回路に接続することにより、制御信号に応じた電圧を出力させることができる。
【００２１】
また、ＣＰＵ１のＣＬＫ端子は、信号線２０を介して、レジスタモジュール３、ステッピングモータ駆動回路４、高圧制御回路５のＣＬＫ端子に接続されている。さらに、リセットＩＣ６の出力端子は、信号線１９を通じて、ＣＰＵ１、レジスタモジュール３、ステッピングモータ駆動回路４、高圧制御回路５のＲＳＴＸ端子に接続されている。リセットＩＣ６のリセット制御端子１８は、他端がプルアップされているプルアップ抵抗７の一端に接続され、他端がプルダウンされているコンデンサ８の一端に接続されている。
【００２２】
次に、図１の制御ユニットの動作を図２に基づいて説明する。図２は、図１の制御ユニットの動作を示すフローチャートである。
【００２３】
電源がＯＮされると、リセットＩＣ６の図示せぬ電源端子からリセットＩＣ６に電圧が供給されて立ち上がり、抵抗７とコンデンサ８とで決まる時定数でコンデンサ８の電位が上昇する。コンデンサ８の電位上昇により、制御端子１８の電圧がリセットＩＣ６のスレッシュホールド電圧に達するまでは、リセットＩＣ６は信号線１９にＬ（Low）レベルのリセット信号を出力する（ステップＳ０１）。
【００２４】
制御端子１８の電圧が、リセットＩＣ６のスレッシュホールド電圧に達すると、リセットＩＣ６は信号線１９にＨ（High）レベルの信号を送出する。信号線１９のレベルがＬからＨに切り替わるタイミングで、ＣＰＵ１の内蔵プログラムの動作がスタートし、内部ＲＡＭ、レジスタの初期設定が開始する（ステップＳ０２）。
【００２５】
ＣＰＵ１の初期設定が終了した後、ＣＰＵ１は、信号線９、１０、１１、２４を介してＡＳＩＣ２のレジスタモジュール３の中のレジスタを初期化する。具体的には、デフォルトのプリント条件のためのステッピングモータ駆動回路４、高圧制御回路５の動作モードの設定値をＣＰＵ１がレジスタモジュール３に設定する（ステップＳ０３）。
【００２６】
ＣＰＵ１は、上記以外のシステムの初期設定を実行し、プリント要求信号の入力待ち状態に入る（ステップＳ０４）。プリント要求信号が図示せぬプリンタ本体から入ると（ステップＳ０４でＹｅｓ）、ＣＰＵ１はスタートレジスタ設定モードに入る（ステップＳ０５）。
【００２７】
スタートレジスタ設定モードでは、ＣＰＵ１は、プリント要求に含まれる用紙のサイズ、プリント倍率等から必要なプリンタの設定パラメータ、例えばプリント速度、枚数、時間等を算出する。そして、ＣＰＵ１は、算出された設定を実現するためのステッピングモータ駆動パラメータや、高圧制御パラメータに変換してレジスタモジュール３のレジスタへ順次設定してゆく。
【００２８】
その設定後、ＣＰＵ１は、リセット解除レジスタでリセットを解除し、プリント開始レジスタをＯＮにする設定をすることにより、ステッピングモータ駆動回路４、及び高圧制御回路５を順次駆動することによりプリント動作を開始させる（ステップＳ０６）。
【００２９】
プリンタのプリント動作中には、ＣＰＵ１は、レジスタモジュール３の設定値を変更することなく動作する。ただし、複数のプリントジョブを実行する場合には、必要に応じて、ジョブの間に一部のパラメータの設定を変更することができる。
【００３０】
ＣＰＵ１は、内蔵のＡＤ変換器等を用いて動作状態を監視し（ステップＳ０７）、必要なプリントが終わったと判断した場合や、外部からのプリント停止要求を受けた場合に（ステップＳ０７でＹｅｓ）、スタートレジスタをオフして、ステッピングモータや、高圧電源の制御を停止させる（ステップＳ０８）。
【００３１】
なお、図１の例では、簡単のため、機器制御モジュールとしてステッピングモータ駆動回路４、及び高圧制御回路５の２モジュールしか記述していないが、実際にはこれら以外にも複数の機器制御モジュールが実装されている。また、図１の例では、レジスタモジュール３と各機器制御モジュールとが２本の信号線で接続されているが、より多くの信号線で接続されていてもよい。
【００３２】
次に上記のレジスタモジュール３の詳細に関して説明する。
【００３３】
図３は、図１におけるレジスタモジュール３を構成するレジスタのアドレス毎の１ユニットの構成を示す回路図である。１ユニットは、この例では３ビット分の情報を記憶できる。レジスタモジュール３は、このようなレジスタユニットを複数備えることにより、必要な記憶容量を確保している。そして、レジスタモジュール３は、複数のレジスタユニットからデータの読み書き対象となるユニットを選択するためのアドレスデコーダ３ａを備えている。なお、実際のＡＳＩＣでは、レジスタモジュール３と機器制御モジュール（４，５）とを合わせて２０万ゲート規模になるよう構成される場合が多い。
【００３４】
アドレス毎のレジスタユニット３０は、３個以上、この例では３個のレジスタとして機能するＤタイプフリップフロップ回路（以下、ＤＦＦとする）３１，３２，３３と、これらのＤＦＦを同時に制御するクロック制御回路３４とを備えている。各ＤＦＦは、機器制御モジュールの基本クロックの２クロックに一回以下の割合でトグル動作により制御される。クロック制御回路３４は、３個のＤＦＦがトグル動作するタイミングでは、このタイミングのクロック直前までにこのクロックがこれらのＤＦＦに伝播可能とする。また、クロック制御回路３４は、３個のＤＦＦがトグル動作しないタイミングでは、このタイミングのクロックがこのフリップフロップ回路に伝播不能とするようにダイナミックに動作する。
【００３５】
ＤＦＦ３１，３２，３３のＤ入力端子は、２入力ＮＯＲゲート３５，３６，３７の出力端子に接続され、ＤＦＦ３１，３２，３３のクロック入力（Ｃｐ）端子には、クロック制御回路３４のクロック出力（ＣＬＫ＿ＯＵＴ）端子の信号が送出されるように構成されている。そして、ＤＦＦ３１のＱ出力端子がＤＯＵＴ１に出力信号を送出し、ＤＦＦ３２のＱ出力端子がＤＯＵＴ２に出力信号を送出し、ＤＦＦ３３のＱ出力端子がＤＯＵＴ３に出力信号を送出する。端子ＤＯＵＴ１，ＤＯＵＴ２，ＤＯＵＴ３のそれぞれは、１ビットずつの信号を出力し、これらをまとめた３ビットの信号が、例えば図１の出力端子ＤＯＵＴＸ１から出力される。
【００３６】
２入力ＮＯＲゲート３５，３６，３７のそれぞれの一方の入力端子は、いずれもＲＳＴＸ端子に入力されるリセット信号を反転させるインバータ３８の出力端子に接続されている。また、上記２入力ＮＯＲゲート３５，３６，３７のそれぞれの他方の入力端子は、ＤＢＩＮ端子に入力されるデータ信号のＬＳＢビット目、ＬＳＢ＋１ビット目、ＬＳＢ＋２ビット目を反転させるインバータ３９，４０，４１の出力端子にそれぞれ接続されている。図３では、各インバータ３９，４０，４１に入力される各ビットのデータ信号をＤＢＩＮ０，ＤＢＩＮ１，ＤＢＩＮ２で示している。
【００３７】
アドレスデコーダ３ａは、レジスタモジュール３のＡｄｉｎ端子から入力されるアドレス選択信号に基づいて、データ読み書きの対象となるレジスタユニットを選択する。この例では、ＡＤＳＥＬ＿０，ＡＤＳＥＬ＿１，ＡＤＳＥＬ＿２，…，ＡＤＳＥＬ＿Ｎの出力端子を０〜Ｎ番のレジスタユニットに接続し、選択されたレジスタユニットに対応する出力端子のみをＨレベルにする。図３に示されるレジスタユニット３０は、アドレスＮ番地に対応し、アドレスデコーダ３ａの出力端子ＡＤＳＥＬ＿Ｎに接続されている。
【００３８】
この出力端子ＡＤＳＥＬ＿Ｎと、後述するＣＳ端子とが２入力ＡＮＤゲート４２の入力端子に接続され、このＡＮＤゲート４２の出力と、リセット信号を反転させるインバータ３８の出力とがＯＲゲート４３に接続されている。
【００３９】
クロック制御回路３４には、ＣＬＫ＿ＩＮ（クロック入力）端子、ＣＬＫ＿ＯＵＴ（クロック出力）端子、ＥＮ（イネーブル）端子が備えられている。ＣＬＫ＿ＩＮ端子は、レジスタモジュール３のＣＬＫ端子に接続され、ＣＬＫ＿ＯＵＴ端子は前記のように各ＤＦＦのクロック端子Ｃｐに接続されている。また、ＥＮ端子は、ＯＲゲート４３の出力端子に接続されている。クロック制御回路３４は、ＥＮ端子に入力されるＯＲゲート４３の出力がＨレベルの時にＣＬＫ＿ＩＮ端子から入力されたクロック信号をＣＬＫ＿ＯＵＴ端子から送出する。
【００４０】
ここでクロック制御回路３４の構成について説明する。図４は、図３におけるクロック制御回路３４の構成を示す回路図である。
【００４１】
図４に示すように、クロック制御回路３４は、ローパスハイラッチ回路３４ａと、２入力ＡＮＤゲート３４ｂとにより構成されている。ローパスハイラッチ回路３４ａのＤ入力端子にはＥＮ端子が接続され、Ｌ入力端子にはＣＬＫ＿ＩＮ端子が接続されている。そして、ローパスハイラッチ回路３４ａのＱ出力端子と、ＣＬＫ＿ＩＮ端子とが２入力ＡＮＤゲート３４ｂの入力として接続され、このゲートの出力がＣＬＫ＿ＯＵＴ端子に接続されている。
【００４２】
続いて、上記のＣＳ端子について説明する。図５は、図３におけるＣＳ端子に与えられるＣＳ信号を生成するためにＡＳＩＣ２内に設けられたＣＳ信号生成回路を示す回路図である。
【００４３】
図５に示すように、ＣＳ信号生成回路は、２入力ＮＯＲゲート４５と、ＤＦＦ４６とから構成されている。レジスタモジュール３のＣＳＸ端子とＷＥＮ端子とがＮＯＲゲート４５の入力端子に接続され、このゲートの出力がＤＦＦ４６のＤ入力端子に接続され、レジスタモジュール３のＣＬＫ端子がＤＦＦ４６のＣｐ入力端子に接続されている。そして、このＤＦＦ４６のＱ出力端子からＣＳ信号が出力される。
【００４４】
次に、図３に示すレジスタユニット３０の詳細動作を説明する。最初に、電源投入によるイニシャライズ時の動作について説明する。
【００４５】
電源投入後、レジスタユニット３０及びアドレスデコーダ３ａには図示せぬ電源回路より電圧が供給され、動作可能状態へと移行する。ＲＳＴＸ入力端子には、その間リセットＩＣ６からＬレベルの信号が印加されているため、インバータ３８を介してＮＯＲゲート３５，３６，３７及びＯＲゲート４３のそれぞれ一方の入力端子はＨレベルとなる。このため、ＮＯＲゲート３５，３６，３７の出力はＬレベルとなり、これが各ＤＦＦ３１，３２，３３のＤ入力端子に印加される。
【００４６】
一方、ＯＲゲート４３の出力はＨレベルとなり、クロック制御回路３４のＥＮ端子はＨレベルとなる。ＥＮ端子は図４に示したローパスハイラッチ回路３４ａのＤ入力端子に接続されているため、ローパスハイラッチ回路３４ａはクロックがＬのときＤ入力端子に印加されるＨレベルの信号をパスしてＱ出力端子に出力し、クロックがＨの時は設定されたＨレベルをラッチしたまま保持する。Ｑ出力端子とＣＬＫ＿ＩＮ端子とが接続されたＡＮＤゲート３４ｂは、ＥＮ端子がＨレベルに立ち上がった時点からＬレベルに下がってＣＬＫ＿ＩＮ端子がＬレベルに下がる時点まで、ＣＬＫ＿ＩＮ端子から入力されるクロックと同期したクロックを出力する。
【００４７】
このため、リセットＩＣ６の出力（ＲＳＴＸ端子）がＬレベルの間、各ＤＦＦ３１，３２，３３のＣｐ入力端子にクロックが供給される。そして、クロックが立ち上がった時点で各ＤＦＦ３１，３２，３３のＱ出力端子にＬが設定され、レジスタユニット３０の３ビット分のレジスタが同期リセットされる。
【００４８】
その後、リセットＩＣ６の出力がＨレベルになり、リセットが解除されたタイミングでＲＳＴＸ端子がＨレベルとなり、インバータ３８の出力がＬレベルとなる。アドレスデコーダ３ａによる選択信号が出力されていない場合、ＡＮＤゲート４２の出力はＬレベルとなるため、ＯＲゲート４３の入力は共にＬレベルで出力もＬレベルとなり、これがクロック制御回路３４のＥＮ端子に入力される。ＥＮ端子は図４に示したローパスハイラッチ回路３４ａのＤ入力端子に接続されているため、ローパスハイラッチ回路３４ａはクロックがＬのときＤ入力端子に印加されるＬレベルの信号をパスしてＱ出力端子に出力し、クロックがＨの時は設定されたＬレベルをラッチしたまま保持する。したがって、Ｑ出力端子からはクロックのＨ／Ｌに関係なく常にＬレベルが出力され、これがＡＮＤゲート３４ｂの一方の端子に入力される。このため、ＣＬＫ＿ＩＮ端子から入力されたクロックはＡＮＤゲート３４ｂにより遮断され、クロック制御回路３４のＣＬＫ＿ＯＵＴ端子はクロックに関係なく常にＬレベルとなる。
【００４９】
したがって、各ＤＦＦ３１，３２，３３のＣｐ入力端子にはクロックは入力されず、Ｑ出力端子は上記の同期リセットの際に設定されたＬレベルを保持し続ける。このとき、ＤＦＦにはクロックが供給されないため、クロックを入力することによる無駄な電力消費を抑えることができる。
【００５０】
次に、ＣＰＵ１がＡＳＩＣ２のレジスタモジュール３の設定値の変更する場合の作動について図６も参照して説明する。図６は、図３に示すレジスタユニット３０の作動のタイミングを示すタイミングチャートである。ここでは、アドレスＮ番地の３ビットのレジスタにすべてＨのデータを書き込む場合を例にして説明する。
【００５１】
レジスタの設定値を変更する場合、リセットＩＣ６の出力がＨレベルであり、リセットが解除された状態となっている。ＣＰＵ１はレジスタモジュール３にデータを設定する場合、図６に示す信号をＡＳＩＣ２に送出し、ＡＳＩＣ２中のレジスタモジュール３のレジスタにデータを書き込むように動作する。
【００５２】
ＣＰＵ１は、図６に示すクロックＣＬＫの立ち上がりであるタイミング１でＡＤ端子から書き込み対象であるレジスタのアドレスＡＤＳＥＬ＿Ｎ番地を指定した信号をレジスタモジュール３のＡｄｉｎ端子に送出する。これにより、アドレスデコーダ３ａのＡＳＳＥＬ＿Ｎ端子のみがＨレベルとなる。同時に、ＣＰＵ１は、ＣＳＸ端子のレベルをＨからＬに切り換え、レジスタモジュール３にデータを書き込むために必要な情報を設定する。また、ＡＳＩＣ２内に設けられたＣＳ信号生成回路（図５参照）により、ＣＳＸ端子、ＷＥＮ端子から入力される信号に基づいて図６に示すようなＣＳ信号が生成される。ＡＳＳＥＬ＿Ｎ端子はＨレベルとなっているため、ＣＳ信号の立ち上がりでＡＮＤゲート４２の出力、ＯＲゲート４３の出力がＨレベルとなり、クロック制御回路３４のＥＮ端子がＨレベルとなる。このため、ＣＳ信号がＨレベルである間はＣＬＫ＿ＯＵＴ端子から各ＤＦＦ３１，３２，３３にクロックが供給される。
【００５３】
次に図６のタイミング２で、ＤＢＩＮ端子に、アドレスＮ番地に書き込む設定データが入力される。ＤＢＩＮ端子に入力された信号は、それぞれインバータ３９，４０，４１により反転されて各ＮＯＲゲート３５，３６，３７の一方の入力端子に入力される。各ＮＯＲゲート３５，３６，３７の他方の入力端子にはＨレベルのリセット信号を反転させたＬレベルが入力されている。このため、各ＮＯＲゲート３５，３６，３７の出力は、ＤＢＩＮ端子に印加された設定データに等しくなり、これが各ＤＦＦ３１，３２，３３のＤ端子に入力される。
【００５４】
そして、クロック制御回路３４のＣＬＫ＿ＯＵＴ端子から出力されるクロックがタイミング３で立ち上がると、このクロックがＣｐ入力端子に入力された各ＤＦＦ３１，３２，３３は、Ｄ入力端子に入力された設定データの値をＱ出力端子のレベルとしてラッチする。
【００５５】
次のクロックの立ち下がりで、ＣＳ信号がＨからＬに遷移するため、ＡＮＤゲート４２の出力、ＯＲゲート４３の出力がＬレベルとなり、クロック制御回路３４のＥＮ端子がＬレベルとなる。このため、クロック制御回路３４によりクロックが遮断され、ＣＬＫ＿ＯＵＴ端子はＬレベルを維持する。
【００５６】
そのため、それ以降ＣＳ端子のレベル、ＲＳＴＸ端子のレベルが変化しない限り、各ＤＦＦ３１，３２，３３にはクロックが供給されず、これらのＤＦＦのクロックによる電力消費は発生しなくなる。
【００５７】
図３に示すレジスタユニット３０は、１個のクロック制御回路３４により３つのＤＦＦ３１，３２，３３を制御できるため、３個のＤＦＦに対して３個のクロック制御回路を設けるより回路規模を小さくし、電力消費を抑えることが可能である。このようなレジスタユニットを複数組作り、ＣＰＵからのアクセスを時分割で行う事により、平均的には実質的にレジスタのトグル動作による消費電力を０近くに抑える事が可能となり、クロックによる消費電力も抑えることが可能となる。
【００５８】
なお、１個のクロック制御回路で制御するレジスタの数は、数百個以下にすることが好ましい。これより多くなると、レジスタ設定時のトグル動作での消費電流が過剰となり、局所的ノイズの発生源になるという問題が生じる。ＣＰＵの１アドレスに限定すれば、通常、８、１６、３２、６４、１２８がバスの本数の基本単位となっており、その範囲のバスであれば、上記の制御が１つのアドレスのデータを同一のクロック制御回路で制御することが消費電力の低減につながる大きな効果が生じ、ＡＳＩＣのトータルな発熱を抑える効果が生じる。
【００５９】
特に、ＡＳＩＣ内の制御対象である機器制御モジュールが画像処理回路のような動作率が大きく、十分大きな電源容量の電源を使っている回路である場合には、上記の構成で動作時の平均的な電力の削減が可能であると共に、昇温の対策に大きな効果が生じる。
【００６０】
次に、本発明の第２の実施の形態に係る特定用途向け集積回路（ＡＳＩＣ）について説明する。本実施の形態は、その構成、作用が上述した第１の実施の形態と基本的に同じであるので、重複した構成、作用については説明を省略し、以下に異なる構成、作用について説明する。
【００６１】
第１の実施の形態で示したＡＳＩＣは、動作時の消費電力を抑えることはできるが、リセット時の消費電力を抑えることができない。そこで、第２〜第４の実施の形態では、動作時のみでなくリセット時にも消費電力を抑えることができるＡＳＩＣについて説明する。
【００６２】
図７は、本発明の第２の実施の形態に係るＡＳＩＣを備えたプリンタの制御ユニットを示す回路図である。
【００６３】
図７に示されるＡＳＩＣ２ａには、図１に示されるＡＳＩＣ２に対し、リセット制御回路２７が追加されている。それ以外の構成は共通である。
【００６４】
リセット制御回路２７は、入力端子としてリセット信号入力（ＲＳＴＸ＿ＩＮ）端子とクロック入力（ＣＬＫ）端子とを備えると共に、出力端子として３つのリセット信号出力（ＲＳＴＸ＿ＯＵＴ１，ＲＳＴＸ＿ＯＵＴ２，ＲＳＴＸ＿ＯＵＴ３）端子を備える。ＲＸＴＸ＿ＩＮ端子には、リセットＩＣ６のリセット信号出力端子に接続された信号線１９が接続されている。ＣＬＫ端子には、ＣＰＵ１のＣＬＫ端子に接続された信号線２０が接続されている。ＲＳＴＸ＿ＯＵＴ１端子、ＲＳＴＸ＿ＯＵＴ２端子、ＲＳＴＸ＿ＯＵＴ３端子は、それぞれ高圧制御回路５、ステッピングモータ駆動回路４、レジスタモジュール３のリセット信号入力（ＲＳＴＸ）端子に接続されている。ＲＳＴＸ＿ＯＵＴ１端子、ＲＳＴＸ＿ＯＵＴ２端子、ＲＳＴＸ＿ＯＵＴ３端子は、通常Ｈレベルであり、リセット動作の際にのみ一時的にＬレベルに切り替えられる。
【００６５】
次に本実施の形態の動作を図８及び図９に基づいて説明する。図８は、図７の制御ユニットの電源ＯＮからのリセットシーケンスの一例を示すタイミングチャート、図９は、図７の制御ユニットの電源ＯＮからのリセットシーケンスの他の例を示すタイミングチャートである。
【００６６】
ＣＰＵ１の電源がＯＮして非表示の電源ラインを通じて印加される電圧がＣＰＵ１の動作可能電圧まで上昇すると、水晶振動子２１が動作開始する。この水晶振動子２１の発振が安定すると、ＣＬＫ（クロック）端子に接続されている信号線２０にＣＰＵに同期されたクロックが出力される。
【００６７】
電源ＯＮによりリセットＩＣ６からはＬレベルの信号が出力され、１〜１０ｍｓｅｃ程度経過してＨレベルに立ち上がる。これに応じて、ＣＰＵ１のＲＳＴＸ端子及びリセット制御回路２７のＲＳＴＸ＿ＩＮ端子の信号レベルも図８及び図９に示すように変化する。
【００６８】
図８の例では、リセット制御回路２７は、ＲＳＴＸ端子の信号レベルがＬからＨに立ち上がった後の最初のクロックＣＬＫの立下りでＲＳＴＸ＿ＯＵＴ１、ＲＳＴＸ＿ＯＵＴ２、ＲＳＴＸ＿ＯＵＴ３の出力端子にそれぞれＬレベルの信号を出力し、その次のクロックの立下りまでの１周期の間Ｌレベルを保持するように動作する。
【００６９】
図８に示されるようにリセットのタイミングが制御されると、ＲＳＴＸ＿ＯＵＴ１端子、ＲＳＴＸ＿ＯＵＴ２端子、ＲＳＴＸ＿ＯＵＴ３端子に出力された信号がＬレベルを維持する１周期の中のクロックの立ち上がりタイミングで、レジスタモジュール３、ステッピングモータ駆動回路４、高圧制御回路５の各モジュールが同期リセットされる。そして、その次のクロックＣＬＫ立ち上がりのタイミングでは、各モジュール３，４，５は、全てイニシャライズされて動作可能な状態となっている。
【００７０】
図８の例では、リセット制御回路２７が各モジュール３，４，５にクロックの１周期分の時間リセット信号を送出し、各モジュールが１クロックでリセットされるので、リセット時に消費する消費電力を最小限に抑えることが可能となる。
【００７１】
一方、図９の例では、リセット制御回路２７は、ＲＳＴＸ端子の信号レベルがＬからＨに立ち上がった後の最初のクロックＣＬＫの立下りで、まずＲＳＴＸ＿ＯＵＴ３端子にＬレベルの信号を出力し、その次のクロックの立下りまでの１周期の間Ｌレベルを保持する。そして、１周期後のクロックの立ち下がりでＲＳＴＸ＿ＯＵＴ３端子がＨレベルとなり、代わりに、ＲＳＴＸ＿ＯＵＴ２端子にＬレベルの信号を出力する。ＲＳＴＸ＿ＯＵＴ２端子の出力も、クロックの１周期の間保持されて次のクロックの立ち下がりでＨレベルに戻り、続いてＲＳＴＸ＿ＯＵＴ１端子に１周期の間Ｌレベルの信号が出力される。
【００７２】
図９に示されるようにリセットのタイミングが制御されると、ＲＳＴＸ＿ＯＵＴ３端子、ＲＳＴＸ＿ＯＵＴ２端子、ＲＳＴＸ＿ＯＵＴ１端子がクロックの１周期の遅延で順にＬレベルとなり、レジスタモジュール３、ステッピングモータ駆動回路４、高圧制御回路５が順番にリセットされる。
【００７３】
図９のようにリセット信号のタイミングを分割し、異なったタイミングで各モジュールがリセットされるため、リセット時の消費電力を分散させ、平均的に削減することができる。
【００７４】
次に、本発明の第３の実施の形態に係る特定用途向け集積回路（ＡＳＩＣ）について説明する。本実施の形態は、その構成、作用が上述した第２の実施の形態と基本的に同じであるので、重複した構成、作用については説明を省略し、以下に異なる構成、作用について説明する。
【００７５】
図１０は、本発明の第３の実施の形態に係るＡＳＩＣを備えたプリンタの制御ユニットを示す回路図である。
【００７６】
図１０に示されるＡＳＩＣ２ｂには、図７に示されるＡＳＩＣ２ａに対し、３ステートバッファ４０，４１，４２，４３が追加されると共に、リセット制御回路２７ａにこれらのバッファを制御するための出力制御（ＯＵＴ＿ＣＮＴ）端子が追加されている。それ以外の構成は共通である。
【００７７】
本実施の形態のＡＳＩＣ２ｂは、第２の実施の形態では図示されずに存在していた出力バッファを、３ステートバッファ４０，４１，４２，４３に置き換えたものである。３ステートバッファ４０，４１，４２，４３は、それぞれ出力端子ＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＶ１，ＯＵＴＶ２とステッピングモータ駆動回路４及び高圧制御回路５との間に接続されている。これらの３ステートバッファ４０，４１，４２，４３のコントロール端子は、いずれも信号線によりリセット制御回路２７ａのＯＵＴ＿ＣＮＴ端子に接続されている。それぞれの３ステートバッファは、コントロール端子に入力される信号がＬレベルの時は出力がハイインピーダンスになり、コントロール端子に入力される信号がＨレベルの時は、それぞれの３ステートバッファに入力された論理を出力する。
【００７８】
次に、本実施の形態に係るＡＳＩＣ２ｂの動作を図１１に基づいて説明する。図１１は、図１０の制御ユニットの作動タイミングの一例を示すタイミングチャートである。図９に対してＯＵＴ＿ＣＮＴ端子の信号レベルを追加した点が変更部分である。それ以外の信号は図９と同一であり、その信号で駆動される図１０の回路も同じ動作をする。
【００７９】
ＣＰＵ１の電源がＯＮして非表示の電源ラインを通じて印加される電圧がＣＰＵ１の動作可能電圧まで上昇すると、水晶振動子２１が動作開始する。この水晶振動子２１の発振が安定すると、ＣＬＫ（クロック）端子に接続されている信号線２０にＣＰＵに同期されたクロックが出力される。
【００８０】
電源ＯＮによりリセットＩＣ６からはＬレベルの信号が出力され、１〜１０ｍｓｅｃ程度経過してＨレベルに立ち上がる。これに応じて、ＣＰＵ１のＲＳＴＸ端子及びリセット制御回路２７ａのＲＳＴＸ＿ＩＮ端子の信号レベルも図１１に示すように変化する。
【００８１】
リセット制御回路２７ａは、電源ＯＮの後ＲＳＴＸ＿ＩＮ端子への入力がＬレベルである期間（ＲＳＴＸがＬの期間）、ＯＵＴ＿ＣＮＴ端子からＬレベルの信号を出力する。リセット制御回路２７ａは、ＲＳＴＸ端子の信号レベルがＬからＨに立ち上がった後の最初のクロックＣＬＫの立下りで、まずＲＳＴＸ＿ＯＵＴ３端子にＬレベルの信号を出力し、その次のクロックの立下りまでの１周期の間Ｌレベルを保持する。そして、１周期後のクロックの立ち下がりでＲＳＴＸ＿ＯＵＴ３端子がＨレベルとなり、代わりに、ＲＳＴＸ＿ＯＵＴ２端子にＬレベルの信号を出力する。ＲＳＴＸ＿ＯＵＴ２端子の出力も、クロックの１周期の間保持されて次のクロックの立ち下がりでＨレベルに戻り、続いてＲＳＴＸ＿ＯＵＴ１端子に１周期の間Ｌレベルの信号が出力される。
【００８２】
その後、ＲＳＴＸ＿ＯＵＴ１端子のリセット信号がＬからＨに立ち上がった次のクロックの立ち上がりタイミングで、リセット制御回路２７ａは、ＯＵＴ＿ＣＮＴ端子からの出力信号をＬレベルからＨレベルに立ち上げる。これにより、３ステートバッファ４０，４１，４２，４３の出力がハイインピーダンス状態から、通常のバッファ動作可能な状態に変化する。
【００８３】
本実施の形態では、リセット制御回路２７ａが上記のように動作するため、モジュール毎にリセットタイミングが異なるが、各モジュールのリセット期間中、各機器制御モジュール４，５の出力端子（又は双方向端子）はハイインピーダンスに保持される。したがって、出力端子にプルダウン抵抗、プルアップ抵抗を付加することにより、リセット時にフェ−ルセーフな論理状態に設定することができ、リセット時の不安定状態を避けることができる。
【００８４】
次に、本発明の第４の実施の形態に係る特定用途向け集積回路（ＡＳＩＣ）について説明する。本実施の形態は、その構成、作用が上述した第３の実施の形態と基本的に同じであるので、重複した構成、作用については説明を省略し、以下に異なる構成、作用について説明する。
【００８５】
図１２は、本発明の第４の実施の形態に係るＡＳＩＣを備えたプリンタの制御ユニットをプリンタに適用した状態を示す回路図である。
【００８６】
図１２に示されるＡＳＩＣ２ｃには、図１０に示されるＡＳＩＣ２ｂと比較して、内部に内蔵電源５０を追加し、レジスタモジュール３ｐに、リセット制御回路２７ｂを制御するためのレジスタ出力端子ＤＯＵＴＸ６を追加すると共に、リセット制御回路２７ｂにこのレジスタ出力端子ＤＯＵＴＸ６に接続されるレジスタ入力（ＲＧ＿ＩＮ）端子を追加したものである。それ以外の構成は共通である。
【００８７】
内蔵電源５０は、外部電源から供給されたＤＣ電圧を異なるＤＣ電圧に変換する電圧変換モジュールであり、電源用ＩＯの印加電圧を内部回路の定格電圧に降圧する。具体的には、内蔵電源５０のＶＤＤ、ＧＮＤ端子間にＩＯ用印加電圧を外部から印加すると、内蔵電源５０は、ＡＳＩＣ２ｃの内部モジュールであるレジスタモジュール３ｐ、ステッピングモータ駆動回路４、高圧制御回路５へ、その内部回路用降圧電圧を供給する。また、内蔵電源５０は、内部回路用降圧電圧を外部に出力する出力端子ＶＩＮ＿ＯＵＴを有しており、この端子とＧＮＤ端子との間にコンデンサを接続することにより、内部回路用降圧電圧を安定化することができる。
【００８８】
ＡＳＩＣ２ｃのＯＵＴＳ１端子、ＯＵＴＳ２端子、ＯＵＴＶ１端子、ＯＵＴＶ２端子に接続された各信号線１４〜１７には、プルダウン抵抗５１，５２，５３，５４がそれぞれ接続されている。
【００８９】
本実施の形態では、ＡＳＩＣ２ｃにプリンタ制御回路６０が接続されている。ＡＳＩＣ２Ｃのステッピングモータ駆動回路４のＯＵＴＳ１端子とＯＵＴＳ２端子とは、プリンタ制御回路６０のモータ駆動回路６１に接続されている。また、ＡＳＩＣ２ｃの高圧制御回路５のＯＵＴＶ１端子とＯＵＴＶ２端子とは、プリンタ制御回路６０の高圧制御回路６２に接続されている。さらに、プリンタ制御回路６０内のモータ駆動回路６１はモータに接続されており、高圧制御回路６２は、定着器等の高圧ユニット７１に接続されている。
【００９０】
次に、本実施の形態に係るＡＳＩＣ２ｃの動作を図１３に基づいて説明する。図１３は、図１２の制御ユニットの電源ＯＮからのリセットシーケンスの一例を示すタイミングチャートである。図１１に対してＯＵＴ＿ＣＮＴ端子の信号レベルの立ち上がりタイミングを遅らせた点が変更部分である。それ以外の信号は図１１と同一であり、その信号で駆動される図１２の回路も同じ動作をする。
【００９１】
ＲＳＴＸ端子の信号が１０ｍｓｅｃ程度Ｌレベルを持続した後、ＬレベルからＨレベルに立ち上がり、レジスタモジュール３ｐ、ステッピングモータ駆動回路４、高圧制御回路５がリセット制御回路２７ｂからのリセット信号で順にリセットされる。ここまでは、図１１に示した第３の実施の形態と同一である。
【００９２】
各モジュールのリセット後、本実施の形態では、ＣＰＵ１がレジスタモジュール３ｐに対し、プリンタを動作させるための初期設定を行う。例えば、ステッピングモータの回転速度、高圧電源の出力電圧等のパラメータを設定する。
【００９３】
図１２では、簡単のために、出力端子ＤＯＵＴＸ１、２でステッピングモータ駆動回路４、出力端子ＤＯＵＴ４、５で高圧制御回路５のパラメータを設定できるよう構成されている。なお、信号線１２、１３、２５、２６はバス構成としてもよい。また、必要であればステッピングモータ駆動回路４や高圧制御回路５と同じ機器制御モジュールをＡＳＩＣ２ｃ中に複数個追加することも可能である。その場合、レジスタモジュールも機器制御モジュールのパラメータを設定するのに十分なレジスタと制御端子とを備える必要がある。
【００９４】
プリンタを動作させるための初期設定を行うレジスタ設定段階では、リセット制御回路２７ｂのＯＵＴ＿ＣＮＴ端子からはＬレベルの信号が出力されているため、３ステートバッファ４０，４１，４２，４３の出力はハイインピーダンス状態になっている。本実施の形態では、ＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＶ１，ＯＵＴＶ２の各端子に接続された信号線１４，１５，１６，１７に、プルダウン抵抗５１，５２，５３，５４が付加されているため、この段階での各端子の出力レベルはＬに固定される。このため、プリンタ制御回路６０のモータ駆動回路６１、高圧制御回路６２は動作しない。
【００９５】
この後、初期設定が終了するのに十分な時間が経過した所定のタイミングで、ＣＰＵ１が出力端子ＤＯＵＴＸ６の信号レベルを設定するレジスタをＬレベルからＨレベルに書き換える。この信号がリセット制御回路２７ｂのＲＧ＿ＩＮ端子に入力され、リセット制御回路２７ｂはＯＵＴ＿ＣＮＴ端子から出力される信号をＬレベルからＨレベルに変更する。
【００９６】
これにより、３ステートバッファ４０，４１，４２，４３は通常のバッファモードとなり、ＡＳＩＣ２ｃのステッピングモータ駆動回路４、高圧制御回路５からの入力信号をそのままＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＶ１，ＯＵＴＶ２の出力端子に出力し、プリンタ制御回路６０に送出する。
【００９７】
この段階でＣＰＵ１は、出力端子ＤＯＵＴＸ１、ＤＯＵＴＸ２の信号レベルを設定するステッピングモータのスタートビット用レジスタにスタート設定値を書き込む。これにより、ステッピングモータ駆動回路４がプリンタ制御回路６０のモータ駆動回路６１に制御信号を送出し、モータ駆動回路６１を用いてモータ７０を回転させる。
【００９８】
例えば、モータ７０がレーザープリンタのドラムモータであれば、ＣＰＵ１は、このモータと、図示せぬ他の搬送系のモータとを回転させ、紙を給紙、搬送し、感光体ドラムの直前に紙が到達するとき、転写、帯電器等に高圧電圧を印加させる。このようにして、ＣＰＵ１は、ドラムに現像された文字や図形などの情報を、紙に転写させるようにプリンタを動作させる。
【００９９】
すなわち、大きなシーケンスを考えれば、ＣＰＵ１は、第１段階として、レジスタモジュール３ｐにデータを書き込むことにより、ステッピングモータ駆動回路４、高圧制御回路５にモータ駆動回路６１、高圧制御回路６２のパラメータを設定する。ＣＰＵ１は、第２段階として、モータ７０をスタートさせるためのスタートビット用レジスタをＨレベルし、ドラムを回転させ、その後、高圧電源の出力をＯＮするためのＯＮレジスタを順次Ｈレベルに書き換え、帯電、転写等の電子写真プロセスを実行する。電子写真プロセスが終了すると、ＣＰＵ１は、第３段階として、レジスタモジュール３ｐに対して、高圧電源の高圧の出力をオフするためＯＮレジスタをＬレベルに書き換える。ＣＰＵ１は、第４段階として、プリント済みの紙が排出されたことを図示せぬセンサーの検知出力に基づいて判断し、モータ７０を停止させるため、レジスタモジュール３ｐのスタートビット用レジスタにＬレベルを書き込み、プリンタの動作を終了させる。
【０１００】
スタートビット用レジスタが１ビットでも、複数のレジスタを同じアドレスにまとめておくことにより、同じアドレスのレジスタのクロックを、１個のラッチで制御することが可能となる。
【０１０１】
このように、ＣＰＵが順次書き込むレジスタのアドレス単位で、クロックを制御することにより、書き込みの１クロックのタイミングでしか、レジスタのトグル電流、レジスタのクロックでの消費電流を消費しないので、レジスタの設定時のトグルによる、及び、レジスタのクロックによる消費電流は、平均的には、ほぼ０と考えることができる。
【０１０２】
また、本実施の形態では、リセット制御回路２７ｂによるリセットが解除され、レジスタモジュール３ｐ、ステッピングモータ駆動回路４、高圧制御回路５がリセットされた後も、ＣＰＵ１がレジスタのパラメータの初期値を設定完了するまでＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＶ１，ＯＵＴＶ２の出力端子の出力をハイインピーダンスのまま維持するようにしたので、レジスタモジュール３ｐにパラメータ設定完了するまで、プリンタ制御回路６０を安定に停止状態に維持することができる。
【０１０３】
また、本実施の形態のようにプリンタの駆動系を制御するＡＳＩＣの場合、例えばＣＰＵのクロックが２０ＭＨｚであるとしても、ステッピングモータ駆動回路４や高圧制御回路５が生成するＰＷＭ信号のクロックは１ＭＨｚ以下である。このため、ステッピングモータ駆動回路４や高圧制御回路５の動作率が１／２０程度と非常に小さい。したがって、ＣＰＵのクロックがそのままレジスタを構成するＤＦＦに印加されると、ＤＦＦにトグル動作が生じないときに印加される無駄なクロックにより消費される電力の比率が相対的に大きくなる。
【０１０４】
従来は、分周回路で分周したクロックで駆動することで、消費電力を下げる場合もあったが、ＡＳＩＣの規模が大きくなると、設計的負荷が増大する。本実施の形態の設計では、分周回路を使用せず、基本クロックだけを用い、ゲートにより必要に応じてクロックを遮断するようにしている。例えば、プリンタ制御用のＡＳＩＣは２０万ゲート規模となり、約１４０００個のフリップフロップ回路が含まれる。このうち、半数の約７０００個のフリップフロップ回路はレジスタモジュールに含まれるため、複数まとめて１つのラッチで制御される。また、機器制御モジュールに含まれるフリップフロップ回路の半数の約３５００個のフリップフロップ回路も、複数まとめて１つのラッチで制御することができるため、消費電力を削減できる。
【０１０５】
このような構成のＡＳＩＣでは、レジスタモジュールに含まれるフリップフロップ回路に供給するクロックを、ＣＰＵが順次書き込むレジスタのアドレス単位で制御することにより、レジスタのトグル動作する場合の消費電力を平均的に０に近い値にできる。また、トグル動作しない場合のフリップフロップ回路での消費電力をほぼ０にすることができる。したがって、クロックだけが動いているスタンバイ時のレジスタモジュールの消費電力を、クロック制御を用いないときに比較して半減させることが可能となる。
【０１０６】
また、機器制御モジュールにおいても、含まれるフリップフロップ回路の半数は上記のレジスタモジュールにおけるのと同様に、複数まとめて１つのクロック制御回路でクロックが制御されるため、全回路の１／２の回路にしか、常時クロックが印加されない。その結果、本実施の形態のＡＳＩＣのスタンバイ時のフリップフロップ回路での消費電力は、クロック制御しない場合の１／４程度に削減できる。なお、ラッチでの消費電力は存在するが、およそ、１０個のフリップフロップ回路に対して１個程度のラッチで制御できるので、その消費電力はフリップフロップ回路が全て動く場合の１／２０程度の電力となり無視できる程度となる。
【０１０７】
次にリセット時には、クロック制御が利かなくなるため、そのままでは従来のクロック制御をしない場合と同等の電力消費が生じるが、回路を複数ブロックに分け、ブロック毎に１クロックでリセットできるようにしたことで、リセット時の消費電力も抑えられる。
【０１０８】
そのリセット時の最大電力が、プリンタ動作時の最大電力以下になるようにブロックを分割して、また、タイミングを分割すればよい。
【０１０９】
また、上記の実施の形態では、レジスタモジュールが１個であったが、これは分割して、レジスタモジュール以外の機器制御モジュールと同じタイミングで１クロック期間で同期リセットしてもよい。
【０１１０】
レジスタモジュールと機器制御モジュールとの同期リセットタイミングが異なる場合、レジスタモジュールのリセットを先に実施する方が、レジスタを確実に初期化でき、好ましい。また、リセットタイミングは、必ずしも、１クロック期間内に含まれる必要は無く、システムで誤動作しない最小限のクロック幅にすればよい。
【０１１１】
次に、本実施の形態にかかるリセット制御回路２７ｂについて説明する。図１４は、図１２におけるリセット制御回路２７ｂの内部回路構成を示す回路図である。
【０１１２】
図１４に示すリセット制御回路２７ｂは、８個のＤＦＦ８１〜８８と、６個のゲート回路９１〜９６とを備えている。リセット制御回路２７ｂのＣＬＫ端子は、各ＤＦＦのＣｐ入力端子に接続され、リセット入力端子ＲＳＴＸ＿ＩＮ端子は、インバータ９７を介して第１のＤＦＦ８１のリセット端子Ｒに接続されている。
【０１１３】
第１のＤＦＦ８１のＤ入力端子は基準電圧ＶＤＤにプルアップされ、Ｑ出力端子が第２のＤＦＦ８２のＤ入力端子に接続されている。同様にして、第２のＤＦＦ８２のＱ出力端子が第３のＤＦＦ８３のＤ入力端子に接続され、第３のＤＦＦ８３のＱ出力端子が第４のＤＦＦ８４のＤ入力端子に接続されている。
【０１１４】
第１のＤＦＦ８１にＲＳＴＸ＿ＩＮ端子からの反転されたリセット信号が入力されることによりＱ出力端子から出力された信号は、第２、第３、第４のＤＦＦ８２，８３，８４によりクロックＣＬＫを基準にして順次遅延して伝達される。
【０１１５】
第１のゲート９１は、第１，第２のＤＦＦ８１，８２の出力を受け、その出力信号を第５のＤＦＦ８５のＤ入力端子に入力させる。これらのゲート９１とＤＦＦ８５とにより、デジタル微分回路を構成し、ＤＦＦ８５のＱ出力端子からの出力信号が図１３に示したＲＳＴＸ＿ＯＵＴ３信号となる。
【０１１６】
第２のゲート９２は、第２，第３のＤＦＦ８２，８３の出力を受け、その出力信号を第６のＤＦＦ８６のＤ入力端子に入力させる。これらのゲート９２とＤＦＦ８６とにより、デジタル微分回路を構成し、ＤＦＦ８６のＱ出力端子からの出力信号が図１３に示したＲＳＴＸ＿ＯＵＴ２信号となる。
【０１１７】
第３のゲート９３は、第３，第４のＤＦＦ８３，８４の出力を受け、その出力信号を第７のＤＦＦ８７のＤ入力端子に入力させる。これらのゲート９３とＤＦＦ８７とにより、デジタル微分回路を構成し、ＤＦＦ８７のＱ出力端子からの出力信号が図１３に示したＲＳＴＸ＿ＯＵＴ１信号となる。
【０１１８】
また、リセット解除レジスタのＤＦＦ８８は、リセット制御回路２７ｂのＲＧ＿ＩＮ端子から入力されるレジスタモジュール３ｐからのリセット解除信号をＤ入力端子で受け、第４，第５，第６のゲート９４，９５，９６を用いて、図１３のＯＵＴ＿ＣＮＴの信号を生成できる構造になっている。
【０１１９】
なお、図１４の回路を基本にして、図８、図９、図１１のタイミングを生成するリセット制御回路を構成することができる。例えば、図８のタイミングを生成するには、図１４のＲＳＴＸ＿ＯＵＴ３の信号を、ＲＳＴＸ＿ＯＵＴ１、ＲＳＴＸ＿ＯＵＴ２、ＲＳＴＸ＿ＯＵＴ３のすべてに用いればよい。また、図１１のＯＵＯＴ＿ＣＮＴ信号は、図１４の第８のＤＦＦ８８のＤ入力端子に、第７のＤＦＦ８７のＲＳＴ＿ＯＵＴ１信号を入力するようにすればよい。
【０１２０】
次に、本実施の形態にかかるレジスタモジュール３pの詳細に関して説明する。
【０１２１】
図１５は、図１２におけるレジスタモジュール３pを構成するレジスタのアドレス毎の１ユニット、及び、レジスタ出力端子ＤＯＵＴＸ６に接続される回路の構成を示す回路図である。図１５に示される回路は、図３に示す第１の実施の形態のレジスタユニット３０に、フリップフロップモジュールを追加したものである。図３と同一の部分については同一符号を用いて説明を省略する。
【０１２２】
フリップフロップモジュールは、３個のゲート１０１，１０２，１０３と、セレクタ１０４と、ＤＦＦ１０５とにより構成されている。
【０１２３】
２入力ＡＮＤゲート１０１の一方の入力端子は、アドレスデコーダ３ａのアドレス０番地を指定する出力端子ＡＤＳＥＬ＿０に接続され、他方の入力端子は、ＣＳ端子に接続されている。
【０１２４】
ＯＲゲート１０２の一方の入力端子は２入力ＡＮＤゲート１０１の出力端子に接続され、他方の入力端子はインバータ３８の出力端子に接続されている。また、２入力ＮＯＲゲート１０３の一方の入力端子もインバータ３８の出力端子に接続されており、他方の入力端子は、インバータ３９の出力端子に接続されている。
【０１２５】
セレクタ１０４は２つの入力端子Ｄｉｎ１，Ｄｉｎ２を備え、一方の入力端子Ｄｉｎ１はＤＦＦ１０５のＱ出力端子に接続され、他方の入力端子Ｄｉｎ２は２入力ＮＯＲゲート１０３の出力端子に接続されている。セレクタ１０４の出力端子Ｄｏｕｔは、ＤＦＦ１０５のデータ入力端子Ｄに接続され、切り替え入力端子Ｓｅｌは、ＯＲゲート１０２の出力端子に接続されている。そして、ＤＦＦ１０５のＣｐ入力端子はＣＬＫ端子が接続され、Ｑ出力端子はＤＯＵＴ６の端子に接続されている。
【０１２６】
レジスタユニット３０の構成は、図３に示したものと同一であり、３ビット分のレジスタを構成する３個のＤＦＦを備え、それらのＤＦＦの出力ＤＯＵＴ１〜３がバスとしてＤＯＵＴＸ５端子に接続されている。なお、アドレスデコーダ３ａのＡＤＳＥＬ＿１，２，３…端子には、図示は省略するが、レジスタユニット３０と同一の回路が接続されており、それら出力端子ＤＯＵＴ１〜３がそれぞれバスとしてＤＯＵＴＸ１〜４端子に接続されている。
【０１２７】
本実施の形態では、ＡＤＳＥＬ＿０のアドレスには、１個のレジスタしか設けられていないため、このレジスタのクロック制御にはクロック制御回路３４を用いず、従来から知られているレジスタアクセス回路を構成している。ＤＦＦ１０５により構成されるレジスタは、単一ビットのリセット解除レジスタとして用いることができ、図１２に示すように、ＤＯＵＴＸ６端子を通じてリセット制御回路２７ｂを制御することが可能となる。
【０１２８】
ＤＦＦ１０５につては、ラッチを用いたクロック制御回路ではなく、セレクタとゲートとの組み合わせで制御することにより、消費電力のピークを抑えながら、回路の規模も抑えることができ、コストダウンが可能となる。
【０１２９】
この回路では、レジスタの初期設定時に、アドレス毎に順次初期値を設定する。このレジスタ設定手順は、図２のステップＳ０５及びＳ０６に該当するが、その詳細をさらに図１６に示す。図１６は、本実施の形態におけるレジスタの初期設定の流れを示し、図２のステップＳ０５及びＳ０６の内容を詳細に示すフローチャートである。
【０１３０】
ステップＳ０５に含まれるステップＳ５１〜Ｓ５４では、アドレスＡＤＳＥＬ＿１、ＡＤＳＥＬ＿２、ＡＤＳＥＬ＿３、ＡＤＳＥＬ＿４に分けて時分割で順次レジスタの初期設定を実行する。その後、ステップＳ０６に含まれるステップＳ６１において、ＡＤＳＥＬ＿０のリセットを解除することで、ＡＳＩＣの動作をスタートさせる。
【０１３１】
このようにアドレス毎に順次設定することで、レジスタでの消費電力を最小限に抑えることができる。
【０１３２】
次に、従来のＡＳＩＣにおける消費電流の遷移と、本願発明の第２〜第４の実施の形態に係るＡＳＩＣでの消費電流の遷移とを対比して説明する。図１７は、従来のＡＳＩＣにおける消費電流の遷移と、本願の第２、第３，第４の実施の形態に係るＡＳＩＣでの消費電流の遷移とを示すグラフである。実線が本願発明の各実施の形態に係るＡＳＩＣ（本願方式）、破線が従来のＡＳＩＣ（従来方式）の消費電流を示す。
【０１３３】
電源投入直後、サージ電流やスタチック電流により一瞬大きな電流が流れ、クロックのスタートまでは本願方式、従来方式のどちらも低い電流値が保たれる。クロックスタート直後、レジスタが同期リセットで設計されている従来方式では、全てのフリップフロップ回路が同時にクロック同期リセットされるため、全フリップフロップ回路のトグル動作による大きな消費電流が流れる。
【０１３４】
なお、本願でも、第１の実施の形態では、同期リセットされるため、クロックスタート時には瞬時に大きな電流が流れる。ただし、リセット時の過大電流は、瞬時電力のため発熱は少ない。したがって、画像系のＡＳＩＣのように制御回路での消費電力が十分大きく、大きな電源容量がある場合には許容される。
【０１３５】
しかし、ＡＳＩＣに内蔵されるような電源容量の小さな電源を用いる場合には、リセット時の過大な電流は許容できない。これを流すと、安定化容量の電圧降下で誤動作が生じたり、電源の過負荷による保護動作状態に入ったりしてＡＳＩＣの正常動作が不能となる。
【０１３６】
本願の第２、第３，第４の実施の形態のように、リセットをブロック毎に分割して、別タイミングにしたり、リセットのタイミングを１クロックとしたりすることにより、過大な電流が流れるのを防ぐことができる。したがって、電源容量オーバーによる電圧低下等による誤動作を防ぎ、かつ、レイアウトのエリアの小さな電源容量の小さな電源モジュールを用いることが可能になり、安価で安定したＡＳＩＣを構成できる。特に、第３、第４の実施の形態では、リセット信号が入っているときには、１クロックの同期リセットをかけないことにより、電力消費のピークを小さくできる。
【０１３７】
なお、第３，第４の実施の形態におけるクロックスタート後、イニシャライズ前までの期間の消費電力は、クロック制御されていないＤＦＦ（全体数の１／４程度）のＤＦＦのクロック端子に加わるクロックによる消費電力である。
【０１３８】
そして、リセット解除後、実際のモジュールがプリンタを動かすときに必要な最大電力をオーバーしないように、モジュールを分割し、モジュールごとで、１クロックでの同期リセットをかけることで、低電力で確実なシステムリセットをかけることができる。
【０１３９】
ＡＳＩＣの回路全体がリセットされた後のイニシャライズ期間で、ＣＰＵはレジスタモジュールに初期値を書き込む。この場合、ＣＰＵはアドレス毎にデータを時分割に設定するため、書き込み対象のアドレスに含まれるレジスタのみが電力を消費し、書き込み対象外のアドレスに含まれるレジスタは電力を消費しない。このため、トータルとしてレジスタのイニシャライズ期間の消費電力を非常に小さく抑えることができる。なお、ＣＰＵによっては、２アドレス毎や複数アドレス毎にレジスタの設定が可能なものもある。したがって、全てのアドレスにデータを書き込むためには、「アドレス数／同時に書き込めるアドレス数」の回数だけ分割してデータを書き込む必要があり、それだけの時分割制御となる。
【０１４０】
プリンタのモータや電源の制御用ＡＳＩＣのレジスタモジュールのレジスタの９５％以上は、イニシャライズ期間で設定を終え、プリント動作時には変更する必要のないパラメータが設定される。したがって、本願実施の形態のように、変更不要なレジスタへのクロックの提供を遮断することにより、プリンタ動作時のレジスタでの消費電力をほぼ無視する程度まで小さくすることが可能となる。
【０１４１】
プリンタのスタートキーの信号により、プリンタの動作がスタートすると、ＡＳＩＣはモータの動作をスタートし、感光ドラムに潜像を形成したり、それを紙に転写したりする電子複写制御シーケンスを、各種高圧電源を制御しながら実行する。その期間が、ＡＳＩＣで生じる最大の電力期間となる。
【０１４２】
図１７に示すように、イニシャライズ期間、プリンタ動作期間を通して、本願方式によると、従来方式と比較して、消費電力を半分程度に抑えることができる。したがつて、トータルの消費電力を抑えることで、省電力を実現できるのみではなく、低消費電力で使える安価なプラステックパッケージを採用したり、低コストの低電流容量のＡＳＩＣ内蔵電源を採用したりすることができ、大きなコストメリットが生じる。
【符号の説明】
【０１４３】
１  ＣＰＵ
２，２ａ，２ｂ，２ｃ  ＡＳＩＣ
３，３ｐ  レジスタモジュール
３ａ  アドレスデコーダ
４  ステッピングモータ制御回路
５  高圧制御回路
２７，２７ａ，２７ｂ  リセット制御回路
３０  レジスタユニット
３１，３２，３３  Ｄ型フリップフロップ回路
３４  クロック制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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