(57)【要約】【課題】インダクタのＱ値を減少させることなく、外部回路からのノイズを遮断するシールド部材１２ｂを小型化する。【解決手段】スパイラルインダクタは、第１の導体層に配置されたらせん形状を有する第１の導体線１１ａと、第２の導体層に配置された、第１の導体線１１ａと略同一のらせん形状を有する第２の導体線１２ａと、第１の導体層及び第２の導体層の間に配置された絶縁膜と、第２の導体線１２ａの長さ方向に沿って並べられ、絶縁膜を貫通して第１の導体線１１ａと第２の導体線１２ａとの間をそれぞれ電気的に接続する複数のビア２１と、第２の導体線１２ａの周囲を取り囲むシールド部材１２ｂとを備える。第２の導体線１２ａの最外周部分Ｐ１〜Ｐ８のうち少なくともシールド部材１２ｂに近接する部分Ｐ２、Ｐ４、Ｐ６、Ｐ８において、内側ビア２１ｂが第２の導体線１２ａの線幅方向の中心よりも内側で第２の導体線１２ａに接触している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導体層に配置されたらせん形状を有する第１の導体線と、
第２の導体層に配置された、前記第１の導体線と略同一のらせん形状を有する第２の導体線と、
前記第１の導体層及び前記第２の導体層の間に配置された絶縁膜と、
前記第２の導体線の長さ方向に沿って並べられ、前記絶縁膜を貫通して前記第１の導体線と第２の導体線との間をそれぞれ電気的に接続する複数のビアと、
前記第２の導体線の周囲を取り囲むシールド部材とを備え、
前記第２の導体線の最外周部分のうち少なくとも前記シールド部材に近接する部分において、前記ビアは、前記第２の導体線の線幅方向の中心よりも内側で前記第２の導体線に接触している
ことを特徴とするスパイラルインダクタ。
【請求項２】
前記ビアは、前記スパイラルインダクタを半導体ウェハ上に形成する際に用いるプロセス条件が許容する最も内側の位置で前記第２の導体線に接触していることを特徴とする請求項１に記載のスパイラルインダクタ。
【請求項３】
前記第２の導体線の最外周部分のうち前記シールド部材に近接する部分を除く他の部分において、前記ビアは、前記第２の導体線の線幅方向の略中心で前記第２の導体線に接触していることを特徴とする請求項１又は２に記載のスパイラルインダクタ。
【請求項４】
前記第２の導体線の最外周部分全体において、前記ビアは、前記第２の導体線の線幅方向の中心よりも内側で前記第２の導体線に接触していることを特徴とする請求項１又は２に記載のスパイラルインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる導体層に配置された２以上のらせん形状の導体線をビアで接続したスパイラルインダクタに関する。
【背景技術】
【０００２】
半導体等を微細に加工して半導体素子を製造する技術の進歩によって、様々なタイプのトランジスタやダイオード、抵抗体、及びキャパシタなどの回路素子の小型化が進んでいるが、インダクタの小型化においては依然として多くの課題が残されている。
【０００３】
例えば、半導体基板上方の金属配線層に形成されたらせん状の金属配線からなるスパイラルインダクタが従来から知られているが、らせん状の金属配線の抵抗が大きいため、スパイラルインダクタのＱ値が減少してしまう。
【０００４】
そこで、同一のらせん形状を有する２つの金属配線を絶縁膜を介して配置し、絶縁膜を貫通する複数のビアによって２つの金属配線間を並列に接続することにより、スパイラルインダクタの占有面積を増やすことなく金属配線の抵抗を低減してＱ値を向上させたスパイラルインダクタが提案されている（例えば、特許文献１及び２参照）。
【０００５】
更に、他の回路等から侵入するノイズを低減するために、らせん形状を有する金属配線の周囲を取り囲むシールド用ビアホールを形成したスパイラルインダクタが提案されている（例えば、特許文献２の請求項３及び４参照）。
【特許文献１】特許第２９８６０８１号公報
【特許文献２】特開２００６−１７３１４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、いずれの特許文献においても、総てのビアが金属配線の線幅方向の略中央において接続されており、各ビアが接触する金属配線の線幅方向の位置とインダクタのＱ値との関係を示す記載は無い。
【０００７】
また、積層した２つの金属配線の周囲にシールド用ビアホールを配置すると、２つの金属配線が成すコイル部分とシールド用ビアホールとの間で電磁気学的なカップリングが発生し、これによりスパイラルインダクタのＱ値が減少してしまう。インダクタを小型化するには金属配線とシールド部材の隙間は狭い方が望ましいが、スパイラルインダクタのＱ値の減少も回避したい。
【０００８】
本発明は上記課題に鑑みて成されたものであり、その目的は、インダクタのＱ値を減少させることなく、外部回路からのノイズを遮断するシールド部材を小型化することができるスパイラルインダクタを提供することである。
【課題を解決するための手段】
【０００９】
本発明の特徴は、第１の導体層に配置されたらせん形状を有する第１の導体線と、第２の導体層に配置された、前記第１の導体線と略同一のらせん形状を有する第２の導体線と、前記第１の導体層及び前記第２の導体層の間に配置された絶縁膜と、前記第２の導体線の長さ方向に沿って並べられ、前記絶縁膜を貫通して前記第１の導体線と第２の導体線との間をそれぞれ電気的に接続する複数のビアと、前記第２の導体線の周囲を取り囲むシールド部材とを備えるスパイラルインダクタであって、前記第２の導体線の最外周部分のうち少なくとも前記シールド部材に近接する部分において、前記ビアが、前記第２の導体線の線幅方向の中心よりも内側で前記第２の導体線に接触していることである。
【００１０】
本発明の発明者は、ビアが第１及び第２の導体線に接触する第１及び第２の導体線の線幅方向の位置がインダクタのＱ値に影響を与えることを見出した。そこで、第２の導体線の最外周部分のうち少なくともシールド部材に近接する部分において、ビアを第２の導体線の線幅方向の中心よりも内側で第２の導体線に接触させる。これにより、第１及び第２の導体線とシールド部材の隙間を狭くしてもインダクタのＱ値の減少を抑制することができる。
【発明の効果】
【００１１】
本発明に関わるスパイラルインダクタによれば、インダクタのＱ値を減少させることなく、外部回路からのノイズを遮断するシールド部材を小型化することができる。
【発明を実施するための最良の形態】
【００１２】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一部分には同一符号を付している。
【００１３】
先ず、図１（ａ）〜図１（ｃ）を参照して、本発明の実施の形態に係わるスパイラルインダクタを構成する導体線及び異なる導体層間を接続するビアについて説明する。
【００１４】
本発明の実施の形態に係わるスパイラルインダクタは、シリコン基板等の半導体基板の上方に絶縁膜を介して積層されたらせん状の２以上の導体線と、絶縁膜を貫通してこれらの導体線の間を電気的に接続するビアとを備える。本発明の実施の形態においては、その一例として、３つの導体層に配置された導体線１０、１１ａ、１１ｂ、１２ａ、１２ｂと、導体線１０、１１ａ、１１ｂ、１２ａを電気的に接続するビア２１、１４ａ、１４ｂとを備えるスパイラルインダクタについて説明する。
【００１５】
図１（ａ）は、基底の導体層に配置された基底導体線１０を示す。基底の導体層は、半導体基板の上方に絶縁膜を介して積層される複数の導体層のうちの一つである。基底導体線１０は、後述する第１の導体線１１ａの内側端部とパッド部１１ｂとの間をビア１４ａ、１４ｂを介して接続する配線である。基底導体線１０は、例えば、アルミニウム、銅などの金属や高濃度の不純物が添加された半導体を含む導体からなる。
【００１６】
図１（ｂ）は、第１の導体層に配置された第１の導体線１１ａ及びパッド部１１ｂを示す。第１の導体層は、半導体基板の上方に絶縁膜を介して積層される複数の導体層のうち、基底の導体層よりも上方、すなわち半導体基板から遠ざかる方向に配置された導体層である。第１の導体線１１ａは、らせん形状を有する。ここで「らせん（螺線）形状」とは、一定点の回りを、その定点に対して、絶えず遠ざかる点または近づく点によって作り出される平面曲線の形状を示す。らせん形状の内側に位置する第１の導体線１１ａの端部（以後、「内側端部」という）は、ビア１４ｂに接触し、ビア１４ｂを介して基底導体線１０の一方の端部に電気的に接続される。らせん形状の外側に位置する第１の導体線１１ａの端部（以後、「外側端部」という）は、前記した一定点から遠ざかる方向へ延長されている。
【００１７】
第１の導体線１１ａは、更に、正八角形に近似した形状を有する。「正八角形に近似した形状」とは、具体的に、第１の導体線１１ａの最外周が、略等しい長さの線分からなる８つの辺Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８を繋ぎ合わせた形状を有し、且つ最外周の内側の各一周が、辺Ｐ１〜Ｐ８に沿って辺Ｐ１〜Ｐ８の内側に配置された８つの辺を繋ぎ合わせた形状を有していることである。
【００１８】
パッド部１１ｂは、スパイラルインダクタの一方の入出力端子を為す電極である。パッド部１１ｂは、ビア１４ａに接触し、ビア１４ａを介して基底導体線１０の他方の端部に電気的に接続される。第１の導体線１１ａ及びパッド部１１ｂの材質は、例えば、アルミニウム、銅などの金属や高濃度の不純物が添加された半導体を含む導体からなる。また、図１（ｂ）に示す第１の導体線１１ａの線幅は１０μｍ、巻数は９、内径は１０３μｍ、膜厚は０．５７μｍ、線間距離は１μｍである。
【００１９】
図１（ｃ）は、第２の導体層に配置された第２の導体線１２ａ及びシールド部材１２ｂを示す。第２の導体層は、半導体基板の上方に絶縁膜を介して形成される複数の導体層のうち、第１の導体層よりも上方に配置された導体層である。第２の導体線１２ａは、第１の導体線１１ａと略同一のらせん形状を有する。「略同一のらせん形状」とは、具体的に、第２の導体線１２ａの両端部の位置や形状は第１の導体線１１ａと異なるが、両端部を除いた第２の導体線１２ａの線幅、巻数、内径、外径及び膜厚は第１の導体線１１ａと同じであることである。
【００２０】
シールド部材１２ｂは、第２の導体線１２ａの周囲を取り囲むリング状の導体であり、他の回路等から侵入するノイズを低減する機能を有する。特に、同一の半導体基板にスパイラルインダクタを含む高周波回路及びロジック回路が形成された集積回路において、デジタルノイズがロジック回路から半導体基板を通じてスパイラルインダクタへ侵入することを防止する。シールド部材１２ｂは、更に、ほぼ正四角形に近い形状を有する。第２の導体線１２ａの最外周部分のうちシールド部材１２ｂに近接する部分とシールド部材１２ｂとの距離Ｄｇは、２０μｍである。
【００２１】
第１の導体線１１ａと第２の導体線１２ａとは複数のビア２１によって電気的に接続されている。図１（ｂ）及び図１（ｃ）には、各ビア２１が第１の導体線１１ａ及び第２の導体線１２ａ各々に接触する箇所を示している。各ビア２１は、第１の導体層と第２の導体層の間に配置された絶縁膜を貫通して、第１の導体線１１ａと第２の導体線１２ａとの間を電気的に接続する。複数のビア２１は、第１の導体線１１ａ及び第２の導体線１２ａの長さ方向に沿って並べられている。また、図１（ｂ）及び図１（ｃ）に示す各ビア２１の外径は０．２８μｍである。
【００２２】
複数のビア２１は、第２の導体線１２の線幅方向の略中心で第２の導体線１２ａに接触する中心ビア２１ａと、第２の導体線１２の線幅方向の中心よりも内側で第２の導体線１２ａに接触する内側ビア２１ｂとからなる。内側ビア２１ｂは、第２の導体線１２ａの最外周部分のうちシールド部材１２ｂに近接する部分に配置されている。中心ビア２１ａは、第２の導体線１２ａのその他の部分、すなわち、第２の導体線１２ａの最外周部分のうちシールド部材１２ｂに近接する部分を除く他の部分及び第２の導体線１２ａの内周部分に配置されている。
【００２３】
具体的に、第２の導体線１２ａが正八角形に近似した形状を備え、シールド部材１２ｂがほぼ正四角形に近い形状を備える場合、第２の導体線１２ａの最外周部分のうちシールド部材１２ｂに近接する部分は、第２の導体線１２ａの最外周部分のうち辺Ｐ２、Ｐ４、Ｐ６、Ｐ８に相当する。よって、第２の導体線１２ａの最外周部分において、中心ビア２１ａと内側ビア２１ｂとが正八角形の一辺毎に交互に並べられている。また、正八角形の各一辺に中心ビア２１ａ又は内側ビア２１ｂが４つずつ並べられているが、これに限られることはない。
【００２４】
図２は、本発明の実施の形態に係わるスパイラルインダクタの全体構成を示す。スパイラルインダクタは、図１（ａ）〜図１（ｃ）に示した基底導体線１０、第１の導体線１１ａ、パッド部１１ｂ、第２の導体線１２ａ及びシールド部材１２ｂを順に重ね合わせることによって構成される。前述したように、半導体基板側から順に、基底の導体層、第１の導体層、第２の導体層が絶縁膜を介して積層される。よって、半導体基板の反対側からスパイラルインダクタを見ると、図２に示すように、第２の導体線１２ａ及びシールド部材１２ｂが最表面に現れ、第２の導体線１２ａの背後に第１の導体線１１ａ、パッド部１１ｂが現れ、第１の導体線１１ａ、パッド部１１ｂの背後に基底導体線１０が現れる。
【００２５】
前述したように、第２の導体線１２ａの両端部の位置及び形状は第１の導体線１１ａと異なるが、両端部を除いた第２の導体線１２ａの線幅、巻数、内径、外径及び膜厚は第１の導体線１１ａと同じであるため、図２において第１の導体線１１ａはその両端部のみが現れ、第１の導体線１１ａの両端部以外の部分は第２の導体線１２ａによって隠されている。
【００２６】
第１の導体線１１ａの内側端部はビア１４ｂを介して基底導体線１０の一端に接続され、基底導体線１０の他端はビア１４ａを介してパッド部１１ｂに接続されている。
【００２７】
図３は、図２のＡ−Ａ切断面に沿ったスパイラルインダクタの断面図であり、図４は、図２のＢ−Ｂ切断面に沿ったスパイラルインダクタの断面図である。図３及び図４に示すように、スパイラルインダクタは、半導体基板１の上方に酸化ケイ素膜２を介して配置されている。具体的には、半導体基板１の上に酸化ケイ素膜２が配置され、酸化ケイ素膜２の上に第１の導体線１１ａが配置され、第１の導体線１１ａの上に絶縁膜１５が配置され、絶縁膜１５の上に第２の導体線１２ａ及びシールド部材１２ｂが配置されている。第２の導体線１２ａの上には、更に酸化ケイ膜や窒化ケイ素膜などの積層膜からなる保護膜３が配置される。絶縁膜１５の材料としては、例えば酸化ケイ素（ＳｉＯ２）や窒化ケイ素（Ｓｉ３Ｏ４）を使用することができる。
【００２８】
図３は、シールド部材１２ｂに近接する第２の導体線１２ａの辺Ｐ２の切断面を示している。したがって、シールド部材１２ｂに近接する第２の導体線１２ａの最外周部分において、内側ビア２１ｂが、第２の導体線１２の線幅方向の中心よりも内側で第１の導体線１１ａと第２の導体線１２ａとの間を接続している。具体的に、内側ビア２１ｂは、スパイラルインダクタを半導体ウェハ上に形成する際に用いるプロセス条件が許容する最も内側の位置で第２の導体線に接触している。また、第２の導体線１２ａの内周部分において、中心ビア２１ａが、第２の導体線１２の線幅方向の略中心で第１の導体線１１ａと第２の導体線１２ａとの間を接続している。中心ビア２１ａ及び内側ビア２１ｂは第１及び第２の導体層の積層方向に略平行に絶縁膜１５を貫通している。図２に示すスパイラルインダクタは、辺Ｐ４、Ｐ６、Ｐ８においても図３と同様な切断構成を備える。
【００２９】
これに対して、図４は、シールド部材１２ｂに近接しない第２の導体線１２ａの辺Ｐ１の切断面を示している。したがって、第２の導体線１２ａの総ての部分において、中心ビア２１ａが、第２の導体線１２の線幅方向の略中心で第１の導体線１１ａと第２の導体線１２ａとの間を接続している。図２に示すスパイラルインダクタは、辺Ｐ３、Ｐ５、Ｐ７においても図４と同様な切断構成を備える。
【００３０】
なお、図３及び図４には基底導体線１０が現れないため図示はしないが、基底導体線１０は半導体基板１と第２の導体線１１ａ及びパッド部１１ｂの間に位置する基底の導体層に配置され、ビア１４ａ、１４ｂが酸化ケイ素膜２の一部を貫通して、基底導体線１０と第２の導体線１１ａ及びパッド部１１ｂとの間を接続する。
【００３１】
図１〜図４に示したスパイラルインダクタは、既知の半導体製造プロセスを用いて製造することができる。例えば、J. N. Burghartz, M. Soyuer, and K. A. Jenkins, “Integrated RF and Microwave Components in BiCMOS Technology,” IEEE Trans. Electron Devices, vol.43, no.9, pp.1559-1570. に記載されている半導体製造プロセスを用いて製造することができる。スパイラルインダクタの製造方法の具体的な一例を以下に示す。
【００３２】
（イ）先ず、シリコン基板１を用意し、シリコン基板１上に化学的気相成長法（ＣＶＤ法）によって酸化ケイ素膜を積層する。スパッタ法によりアルミニウムと銅の合金（ＡｌＣｕ）の金属膜を酸化ケイ素膜２上に堆積する。フォトリソグラフィ法により基底導体線１０の形状に相当するレジストパターンを形成し、このレジストパターンをマスクとして反応性イオンエッチング法（ＲＩＥ）などの異方性エッチング法を用いて金属膜を選択的にエッチングして基底導体線１０を形成する。
【００３３】
（ロ）そして、ＣＶＤ法によって酸化ケイ素膜を積層し、フォトリソグラフィ法によりビア１４ａ、１４ｂの形状に相当する開口を有するレジストパターンを形成する。このレジストパターンをマスクとしてＲＩＥを用いて酸化ケイ素膜を選択的にエッチングして酸化ケイ素膜にコンタクトホールを形成する。スパッタ法及びＲＩＥを用いてタングステンをコンタクトホール内に埋め込み、ビア１４ａ、１４ｂを形成する。
【００３４】
（ハ）その後、再びスパッタ法により金属膜を堆積する。フォトリソグラフィ法及びＲＩＥを用いて、金属膜をエッチングして、第１の導体線１１ａ及びパッド部１１ｂを形成する。そして、ＣＶＤ法によって酸化ケイ素膜からなる絶縁膜１５を積層し、フォトリソグラフィ法及びＲＩＥにより絶縁膜１５にビア２１の形状に相当するコンタクトホールを形成する。スパッタ法及びＲＩＥを用いてタングステンをコンタクトホール内に埋め込み、ビア２１を形成する。
【００３５】
（ニ）その後、第１の導体線１１ａ及びパッド部１１ｂと同様にして、第２の導体線１２ａ及びシールド部材１２ｂを形成し、第２の導体線１２ａ及びシールド部材１２ｂの上に、ＣＶＤ法を用いて保護膜３を形成する。以上の半導体製造プロセスを経て、図１〜図４に示したスパイラルインダクタが完成する。
【００３６】
次に、図５及び図６を参照して、図１〜図４に示したスパイラルインダクタが奏する作用効果について説明する。
【００３７】
図５は、１００ＭＨｚ〜５．００ＧＨｚの周波数帯における、図１〜図４に示したスパイラルインダクタ及び比較例、参考例１及び参考例２に関わるスパイラルインダクタのＱ値の分布を示すグラフであり、発明者が計算機を用いて行ったシミュレーションの結果を示すものである。
【００３８】
図５中の「本発明」に関わるスパイラルインダクタは、図１〜図４に示したスパイラルインダクタである。図５中の「比較例」に関わるスパイラルインダクタは、第１の導体線１１ａと第２の導体線１２ａとの間を接続する複数のビア２１が総て中心ビア２１ａからなる点のみが図１〜図４に示したスパイラルインダクタと異なり、その他の構成は図１〜図４に示したスパイラルインダクタと同一である。図５中の「参考例１」に関わるスパイラルインダクタは、シールド部材１２ｂを備えていない点のみが図１〜図４に示したスパイラルインダクタと異なり、その他の構成は図１〜図４に示したスパイラルインダクタと同一である。そして、図５中の「参考例２」に関わるスパイラルインダクタは、第１の導体線１１ａと第２の導体線１２ａとの間を接続する複数のビア２１が総て中心ビア２１ａからなる点、及びシールド部材１２ｂを備えていない点のみが図１〜図４に示したスパイラルインダクタと異なり、その他の構成は図１〜図４に示したスパイラルインダクタと同一である。
【００３９】
図６は、図５の「比較例」における距離Ｄｇが２０μｍ、７０μｍ、無限（シールド無）である場合の各スパイラルインダクタのＱ値の分布を示すグラフであり、発明者が計算機を用いて行ったシミュレーションの結果を示すものである。図６の「Ｄｇ＝２０μｍ」は図５の「比較例」に相当し、図６の「シールド無」は図５の「参考例２」に相当する。
【００４０】
図６に示すように、距離Ｄｇが短くなることにより、シールド部材１２ｂは小型化されるが、第１及び第２の導体線１１ａ、１２ａが成すコイル部分とシールド部材１２ｂとの間で電磁気学的なカップリングが強まり、スパイラルインダクタのＱ値が減少してしまう。
【００４１】
図５に示すように、「本発明」と「比較例」とを比較すると、第２の導体線１２ａの最外周部分のうちシールド部材１２ｂに近接する部分において、内側ビア２１ｂを第２の導体線１２ａの線幅方向の中心よりも内側で第２の導体線１２ａに接触させることにより、スパイラルインダクタのＱ値が大きくなることが分かる。
【００４２】
更に、「参考例１」及び「参考例２」を考慮すると、図１〜図４に示したスパイラルインダクタは、距離Ｄｇを短くしてシールド部材１２ｂを小型化しても、シールド部材１２ｂを備えない「参考例１」及び「参考例２」とほぼ同じＱ値のピークを得ることができ、１．００ＧＨｚ〜５．００ＧＨｚの周波数帯において、「参考例１」及び「参考例２」よりも高いＱ値を得ることができる。
【００４３】
以上説明したように、第２の導体線１２ａの最外周部分のうち少なくともシールド部材１２ｂに近接する部分において、内側ビア２１ｂを第２の導体線１２ａの線幅方向の中心よりも内側で第２の導体線１２ａに接触させる。これにより、第２の導体線１２ａとシールド部材１２ｂの隙間を狭くしてもインダクタのＱ値の減少を抑制することができる。したがって、本発明の実施の形態に関わるスパイラルインダクタによれば、インダクタのＱ値を減少させることなく、外部回路からのノイズを遮断するシールド部材１２ｂを小型化することができる。
【００４４】
第１の導体線１１ａ及び第２の導体線１２ａが同じ多角形に近似した形状を有していてもよい。これにより、第１の導体線１１ａ及び第２の導体線１２ａのパターンデータのデータ量を少なくすることができる。さらに、多角形は正八角形であってもよい。これにより、第１の導体線１１ａ及び第２の導体線１２ａの寄生抵抗が低減され、同時に第１の導体線１１ａ及び第２の導体線１２ａのパターンデータのデータ量を少なくすることもできる。
【００４５】
上記のように、本発明は、１つの実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４６】
図１〜図４には、第２の導体線１２ａの最外周部分のうちシールド部材１２ｂに近接する部分を除く他の部分において、中心ビア２１ａが第２の導体線１２ａの線幅方向の略中心で第２の導体線に接触しているスパイラルインダクタを示したが、本発明はこれに限定されるものではない。例えば、第２の導体線１２ａの最外周部分全体において、内側ビア２１ｂが第２の導体線１２ａの線幅方向の中心よりも内側で第２の導体線１２ａに接触していても構わない。
【００４７】
第１の導体線１１ａ及び第２の導体線１２ａが正八角形に近似した形状を有する場合について説明したが、十六角形などのその他の多角形に近似した形状或いは曲線からなる形状であっても構わない。同様に、シールド部材１２ｂがほぼ正方形の形状に限らず、その他の多角形或いは曲線からなる形状であっても構わない。
【００４８】
正八角形の各辺に形成されるビアの数は４に限定されず、４以外の数であってもよい。
【００４９】
略同一のらせん形状を有する導体線の数は２つである場合に限らず、３以上であっても構わない。３以上の導体線をビアによって並列に接続することにより、寄生抵抗が更に低減するのでＱ値が更に向上する。
【００５０】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態に係わるスパイラルインダクタを構成する導体線を示す上面図であり、図１（ａ）は基底の導体層に配置された基底導体線１０を示し、図１（ｂ）は第１の導体層に配置された第１の導体線１１ａ及びパッド部１１ｂを示し、図１（ｃ）は第２の導体層に配置された第２の導体線１２ａ及びシールド部材１２ｂを示す。
【図２】本発明の実施の形態に係わるスパイラルインダクタの全体構成を示す上面図である。
【図３】図２のＡ−Ａ切断面に沿ったスパイラルインダクタの断面図である。
【図４】図２のＢ−Ｂ切断面に沿ったスパイラルインダクタの断面図である。
【図５】１００ＭＨｚ〜５．００ＧＨｚの周波数帯における、図１〜図４に示したスパイラルインダクタ及び比較例、参考例１及び参考例２に関わるスパイラルインダクタのＱ値の分布を示すグラフである。
【図６】１００ＭＨｚ〜５．００ＧＨｚの周波数帯における、図５の「比較例」における距離Ｄｇが２０μｍ、７０μｍ、無限（シールド無）である場合の各スパイラルインダクタのＱ値の分布を示すグラフである。
【符号の説明】
【００５２】
１…半導体基板
２…酸化ケイ素膜
３…保護膜
１０…基底導体線
１１ａ…第１の導体線
１１ｂ…パッド部
１２ａ…第２の導体線
１２ｂ…シールド部材
１４ａ、１４ｂ、２１…ビア
１５…絶縁膜
２１ａ…中心ビア
２１ｂ…内側ビア
Ｐ１〜Ｐ８…辺
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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