(57)【要約】【課題】ディザポイントを変更することなく回路の小規模化及び省電力化に有利なＡ／Ｄ変換装置を提供する。【解決手段】複数のディザを生成するディザ生成部１０２，１０３と、ディザ生成部１０２，１０３によって生成された複数のディザを、アナログ入力信号に加算する加算回路１０６、複数のディザが加算されたアナログ入力信号をデジタル信号に変換するＡ／Ｄ変換器１０７、デジタル信号からディザを抽出するディザ抽出部１０４，１０５、抽出されたディザをデジタル信号から減算する減算回路１０８を備え、ディザ生成部１０２，１０３が、各々が異なる値を有するディザを生成するＤ１生成器１１１、Ｄ２生成器１１２、Ｄ３生成器１１５と、生成されたディザの極性を、ランダムに負、または正に設定する乗算器１１４、１１６を備える。【選択図】  図１
2010177914.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換装置であって、
複数のディザを生成するディザ生成手段と、
前記ディザ生成手段によって生成された複数のディザを、前記アナログ信号に加算する加算手段と、
前記加算手段によって複数のディザが加算された前記アナログ信号を、デジタル信号に変換するＡ／Ｄ変換部と、
前記デジタル信号から前記ディザを抽出するディザ抽出手段と、
前記ディザ抽出手段によって抽出されたディザを前記デジタル信号から減算する減算手段と、
を備え、
前記ディザ生成手段は、
各々が互いに異なる値を有するディザを生成する複数のディザ生成部と、
前記ディザ生成部によって生成されたディザの極性を、ランダムに負、または正に設定する極性設定部と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項２】
複数の前記ディザ生成部及び前記極性設定部によって生成される複数のディザの値を合計して得られる複数種の合計値は、等差数列を構成することを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記ディザ生成手段は、
値が自然数であるディザの他、０のディザを生成することを特徴とする請求項１または２に記載のＡ／Ｄ変換装置。
【請求項４】
前記ディザ生成手段は、
各々異なる値のディザを１つ以上生成することによって合計ｍ個のディザを生成するｍ個の前記ディザ生成部を備え、前記極性設定部が前記ｍ個のディザの各々について正または負の数値を乗算し、
正または負の数値が乗算されたディザに再度正または負の数値を乗算することによって前記ディザの極性を正または負に統一する乗算回路を備え、
前記ディザ抽出手段は、極性が統一されたｍ個の前記ディザの各々に応じたｍ個のディザ抽出部を備えることを特徴とする請求項１から３のいずれか１項に記載のＡ／Ｄ変換装置。
【請求項５】
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換装置におけるディザリング方法であって、
異なる値を有する複数のディザを生成するディザ生成工程と、
前記ディザ生成工程によって生成された複数のディザの極性を、各々ランダムに負、または正に設定する極性設定工程と、
前記極性設定工程によって極性が設定された複数のディザを前記アナログ信号に加算する加算工程と、
前記加算工程によってディザが加算された前記アナログ信号を、デジタル信号に変換するＡ／Ｄ変換工程と、
前記デジタル信号から前記ディザを抽出するディザ抽出工程と、
前記ディザ抽出工程において抽出されたディザを前記デジタル信号から減算する減算工程と、
を含むことを特徴とするディザリング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置、ディザリング方法に係り、特に、ディザポイントを変更することなく回路の小規模化及び省電力化が可能なＡ／Ｄ変換装置、ディザリング方法に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換の線形性を向上させるための周知の技術に、ディザリングと呼ばれるものがある。ディザリングは、アナログ信号をデジタル信号に変換するＡ／Ｄ変換に際し、アナログの入力信号（以下アナログ入力信号と記す）に微小なランダム雑音信号（以下ディザと記す）を加算し、加算されたディザをＡ／Ｄ変換装置から出力されたデジタル出力信号から減算する処理である。
【０００３】
このようなディザリング処理によれば、Ａ／Ｄ変換によって生じる歪みを平均化し、Ａ／Ｄ変換におけるアナログ入力信号とデジタル出力信号との非線形性を向上させることができる。なお、ディザリングは、周知の技術であるので、これ以上の説明を省く。
Ａ／Ｄ変換前のアナログ入力信号にディザを加算する手段は、例えばスイッチトキャパシタ回路を用いた場合には、アナログ入力信号をサンプリングするキャパシタとは、別に設けたキャパシタを用いて所望の電圧をサンプリングしてディザのサンプリング電荷とし、アナログ入力信号のサンプリング電荷と、当該ディザのサンプリング電荷を共に積分、増幅などして実現できる。
【０００４】
一方、Ａ／Ｄ変換後のデジタル出力信号からディザを減算する手段は、カウンタ回路、アキュムレータ回路、シフト回路及び減算器を用いるなどして容易に実現できる。
本明細書においては、Nビット出力のＡ／Ｄ変換器が変換し得る最大の電荷量を２Nとしたとき、アナログ入力信号にディザとして加算する電荷量に相当する値と、Ａ／Ｄ変換後のデジタル出力信号からディザとして減算するデジタルコード値とを、総合して「ディザの値」と称して、以下説明する。
【０００５】
ただし、ディザはランダムな信号である。このため、ディザリングには、アナログ入力信号に加算されたディザをデジタル出力信号から正確に減算できない場合、デジタル出力信号に含まれるランダムノイズが増加するという問題がある。一般的に、ディザの減算は、加算されたディザを正確に再現して行われる。Ａ／Ｄ変換の変換精度が高まると、ディザの正確な再現が困難となって、ランダムノイズの増加を十分抑えることができなくなる。
【０００６】
ディザの減算にかかる誤差を補正する従来技術としては、例えば、特許文献１が挙げられる。特許文献１に記載された技術では、アナログ入力信号に加算されるディザとデジタル出力信号から減算されるディザとが等価になるように、アナログ入力信号またはデジタル出力信号を補正する。このような特許文献１によれば、上記したランダムノイズの増加を抑えることができる。
【０００７】
図４は、Ａ／Ｄ変換装置のアナログ入力信号に加算される８種類のディザを補正するデジタル回路を示した図である。図示したデジタル回路は、ランダム信号生成器１、ディザ生成記２、ディザ抽出器３、加算回路４、Ａ／Ｄ変換器５、減算回路６を備えている。
ランダム信号生成器１は、＋１、または−１のランダム信号ＰＮと、ディザ生成器２が備えるＭＵＸ（Multiplexer）７、ディザ抽出器３が備えるＭＵＸ８におけるディザの選択に使用されるランダム信号Ｍと、を生成する。ディザ生成器２は、Ｄ１生成器１３、Ｄ２生成器１４、Ｄ３生成器１５、Ｄ４生成器１６のいずれかによって生成されたディザＤ１、Ｄ２、Ｄ３、Ｄ４のいずれかをランダム信号Ｍによって選択し、選択されたディザをランダム信号ＰＮと掛け合わせ、得られた値をアナログ入力信号にディザとして加算する。
【０００８】
ここでは、ディザＤ４、Ｄ３、Ｄ２、Ｄ１の値が、ディザＤ４、Ｄ３、Ｄ２、Ｄ１の順に大きいものとする。ディザとランダム信号ＰＮとを掛け合わせた結果、−Ｄ４、−Ｄ３、−Ｄ２、−Ｄ１、+Ｄ１、+Ｄ２、+Ｄ３、+Ｄ４の８種類の乗算値が得られる。乗算値のうち、いずれか１つがディザとして加算回路４においてアナログ入力信号に加算される。
【０００９】
アナログ入力信号に加算された乗算値に、乗算値を得るために使用されたランダム信号ＰＮを再度乗算すると、結果は常に正の値になる。このことから、再度の乗算の結果、８種類の乗算値を４種類にすることができる。ランダム信号ＰＮが乗算された乗算値は、ディザ抽出器３のＤ１抽出器９、Ｄ２抽出器１０、Ｄ３抽出器１１、Ｄ４抽出器１２のそれぞれ対応するものに入力される。各抽出回路は、それぞれ対応するディザＤ１、Ｄ２、Ｄ３、Ｄ４がディザとして選択された際にのみ機能して入力された乗算値をＭＵＸ８に出力する。
ランダム信号ＰＮは相当数を平均化することによって０に収束するため、ランダム信号ＰＮが一度だけ掛け合わせられた項、具体的にはディザ以外の項は０に収束することから、各抽出回路の出力において無視することが可能である。
【００１０】
図５は、一般的な抽出器を例示するための図である。前述の原理から、抽出器は、遅延回路５０１、加算器５０２、カウンタ回路５０３及びシフト回路５０４を組み合わせて実現できる。このことから、ディザ抽出器３が備える抽出回路の出力から、アナログ入力信号に加算する際に生じた理想値との誤差を含んだディザＤ１、Ｄ２、Ｄ３及びＤ４を得ることができる。次に、従来技術では、ＭＵＸ８においてディザの選択に使用されたランダム信号Ｍを使い、誤差を含んだディザＤ１、Ｄ２、Ｄ３、Ｄ４のいずれかを選択する。
【００１１】
そして、選択されたディザＤ１、Ｄ２、Ｄ３、Ｄ４のいずれかは、加算の際に乗算されたランダム信号ＰＮに乗算される。この乗算値を、減算回路６においてデジタル出力信号から減算すれば、誤差が補正された８種類のディザによりディザリングされたデジタル出力信号を得ることができる。
ところで、ディザリングでは、アナログ入力信号に加算されるディザの値の種類（以下、ディザポイントと記す）を増やすことによってＡ／Ｄ変換における線形性を向上させることが知られている。つまり、上記した従来技術において、８種類のディザをさらに増やせば、より高い線形性を得ることができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平０６−０２９８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、ディザポイントを増やすことは、ディザの生成回路や抽出回路が複雑化し、回路の大規模化及び消費電力の増大を招くことになる。
本発明は、このような点に鑑みてなされたものであって、ディザポイントを変更することなく、ディザ生成回路及びディザ抽出回路数を低減でき、回路の小規模化及び省電力化に有利なＡ／Ｄ変換装置及びディザリング方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明の請求項１に記載のＡ／Ｄ変換装置は、入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換装置であって、複数のディザを生成するディザ生成手段（例えば図１に示したディザ生成部１０２，１０３：例えば図２に示したディザ生成器２０２、２０３、２０４：例えば図３に示したディザ生成器１０２，３０３）と、前記ディザ生成手段によって生成された複数のディザを、前記アナログ信号に加算する加算手段（例えば図１〜３に示した加算回路１０６）と、前記加算手段によって複数のディザが加算された前記アナログ信号を、デジタル信号に変換するＡ／Ｄ変換部（例えば図１〜３に示したＡ／Ｄ変換器１０７）と、前記デジタル信号から前記ディザを抽出するディザ抽出手段（例えば図１に示したディザ抽出部１０４，１０５：例えば図２に示したディザ生成器２０６、２０７、２０８：例えば図３に示したディザ生成器１０５，３０７）と、前記ディザ抽出手段によって抽出されたディザを前記デジタル信号から減算する減算手段（例えば図１〜３に示した減算回路１０８）と、を備え、前記ディザ生成手段は、各々が互いに異なる値を有するディザを生成する複数のディザ生成部（例えば図１〜３に示したＤ１生成器１１１、Ｄ２生成器１１２、Ｄ３生成器１１５）と、前記ディザ生成部によって生成されたディザの極性を、ランダムに負、または正に設定する極性設定部（例えば図１に示した乗算器１１４、１１６：例えば図２に示した乗算器２１５、２１４、１１６：例えば図３に示した乗算器１１４、３０４）と、を備えることを特徴とする。
【００１５】
請求項２に記載のＡ／Ｄ変換装置は、請求項１において、複数の前記ディザ生成部及び前記極性設定部によって生成される複数のディザの値を合計して得られる複数種の合計値が、等差数列を構成することを特徴とする。
請求項３に記載のＡ／Ｄ変換装置は、請求項１または２において、前記ディザ生成手段（例えば図３に示したディザ生成器３０３）は、値が自然数であるディザの他、０のディザを生成することを特徴とする。
【００１６】
請求項４に記載のＡ／Ｄ変換装置は、請求項１から３のいずれか1項において、前記ディザ生成手段は、各々異なる値のディザを１つ以上生成することによって合計ｍ個のディザを生成するｍ個の前記ディザ生成部を備え、前記極性設定部が前記ｍ個のディザの各々について正または負の数値を乗算し、正または負の数値が乗算されたディザに再度正または負の数値を乗算することによって前記ディザの極性を正または負に統一する乗算回路（例えば図１に示した乗算器１２３、１２４：例えば図２に示した乗算器１２３、１２４、２２３：例えば図３に示した乗算器１２３、１２４）を備え、前記ディザ抽出手段は、極性が統一されたｍ個の前記ディザの各々に応じたｍ個のディザ抽出部を備えることを特徴とする。
【００１７】
請求項５に記載のディザリング方法は、入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換装置におけるディザリング方法であって、互いに異なる値を有する複数のディザを生成するディザ生成工程と、前記ディザ生成工程によって生成された複数のディザの極性を、各々ランダムに負、または正に設定する極性設定工程と、前記極性設定工程によって極性が設定された複数のディザを前記アナログ信号に加算する加算工程と、前記加算工程によってディザが加算された前記アナログ信号を、デジタル信号に変換するＡ／Ｄ変換工程と、前記デジタル信号から前記ディザを抽出するディザ抽出工程と、前記ディザ抽出工程において抽出されたディザを前記デジタル信号から減算する減算工程と、を含むことを特徴とする。
【発明の効果】
【００１８】
請求項１に記載の発明によれば、値がそれぞれ異なり、かつ極性が正または負にランダムに変化する複数のディザがアナログ信号に加算できる。このため、合計されたディザ（合計ディザとも記す）の値は、ディザの組み合わせによって決定する。したがって、合計ディザのバリエーションをディザ生成部の数よりも多くすることが可能になり、ディザポイントの数を変えることなく回路がより小規模で省電力に有利なＡ／Ｄ変換装置を提供することができる。あるいは、回路規模や消費電力を変えることなく、よりＡ／Ｄ変換の線形性が良好なＡ／Ｄ変換装置を提供することができる。
【００１９】
請求項２の発明によれば、合計ディザの値が等差数列を構成するので、高い平滑化の効果が得られる。
請求項３の発明によれば、ディザの対の他に値が０のディザを生成するので、ディザの組み合わせによって決まるディザのバリエーションがさらに増える。このため、ディザポイントのより多いＡ／Ｄ変換装置においても回路の小規模化、省電力化が可能になる。
請求項４に記載の発明によれば、ディザを正または負に設定してディザのバリエーションを増やしながら、ディザを抽出するディザ抽出手段が増加することを回避することができる。このため、ディザポイントを変更することなく、回路の小規模化及び省電力化にいっそう有利なＡ／Ｄ変換装置を提供することができる。
【００２０】
請求項５に記載の発明によれば、値がそれぞれ異なり、かつ極性が正または負にランダムに変化する複数のディザがアナログ信号に加算できる。このため、合計ディザの値は、ディザの組み合わせによって決定する。したがって、合計ディザのバリエーションをディザ生成部の数よりも多くすることが可能になり、ディザポイントの数を変えることなく回路がより小規模で省電力に有利なＡ／Ｄ変換装置を提供することができる。あるいは、回路規模や消費電力を変えることなく、よりＡ／Ｄ変換の線形性が良好なディザリング方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態１のＡ／Ｄ変換装置及びディザリング方法を説明するための回路図である。
【図２】本発明の実施形態２のＡ／Ｄ変換装置及びディザリング方法を説明するための回路図である。
【図３】本発明の実施形態３のＡ／Ｄ変換装置及びディザリング方法を説明するための回路図である。
【図４】本発明の従来技術に相当するＡ／Ｄ変換装置を説明するための回路図である。
【図５】一般的な抽出器の一例を示すための回路図である。
【発明を実施するための形態】
【００２２】
以下、図を参照して本発明に係るＡ／Ｄ変換装置及びディザリング方法の実施形態１、実施形態２、実施形態３を説明する。
(実施形態１）
Ｉ  回路構成
図１は、本発明の実施形態１のＡ／Ｄ変換装置を説明するための回路図である。図示した構成は、入力されたアナログ信号（以下アナログ入力信号と記す）をデジタル信号（以下デジタル出力信号と記す）に変換して出力するＡ／Ｄ（Analog/Digital ）変換装置であって、ディザリング機能を有している。このようなＡ／Ｄ変換装置は、複数のディザを生成するディザ生成器１０２、１０３と、複数のディザ生成器１０２、１０３によって生成された複数のディザを、入力アナログ信号に加算する加算回路１０６と、加算回路１０６によってディザが加算されたアナログ信号を、デジタル信号に変換するＡ／Ｄ変換装置１０７と、デジタル信号から複数のディザを抽出するディザ抽出器１０４、１０５と、ディザ抽出器１０４、１０５によって抽出されたディザをデジタル出力信号から減算する減算回路１０８と、を備えている。
【００２３】
また、実施形態１では、ディザ生成器１０２が、互いに異なる値を有するディザＤ１、Ｄ２を生成するＤ１生成器１１１及びＤ２生成器１１２と、生成されたディザの極性を、ランダムに負、または正に設定する乗算器１１４と、を備えている。また、ディザ生成器１０３が、ディザＤ１、Ｄ２と異なる値を有するディザＤ３を生成するＤ３生成器と、生成されたディザの極性を、ランダムに負、または正に設定する乗算器１１６と、を備えている。
【００２４】
また、実施形態１では、ランダム信号生成器１０１を備えている。ランダム信号生成器１０１は、ディザＤ１またはディザＤ２を選択するためのランダム信号Ｍ１と、ランダムに発生する＋１、または−１のランダム信号ＰＮ１、ＰＮ２を生成する。乗算器１１４、１１５は、それぞれランダム信号ＰＮ１またはＰＮ２をディザに乗算することによってディザの極性をランダムに＋、または−に設定する。
【００２５】
ＩＩ  ディザ
ディザポイントが一定の場合、ディザリングに使用される複数のディザが、等差数列を構成するように決定することによってＡ／Ｄ変換装置の非線形特性の平滑化に最大の効果が得られる。このため、実施形態１では、例えば、ディザＤ１〜Ｄ４を、以下のように決定する。
Ｄ３＝１／２×Ｄ２
Ｄ２＝１／３×Ｄ１
【００２６】
複数のディザＤ１、Ｄ２、Ｄ３の値はＤ３、Ｄ２、Ｄ１（ここでは、いずれも正の値とする。）の順に大きいものとする。ディザＤ１またはディザＤ２はランダム信号ＰＮ１と乗算されてアナログ入力信号に加算される。また、ディザＤ３はランダム信号ＰＮ２と乗算されてアナログ入力信号に加算される。この結果、アナログ入力信号には、＋１または−１が乗算された３種類のディザのうち２つが足し合された、合計８種類の値のいずれかがディザ（合計ディザ）として加算されることになる。
【００２７】
つまり、実施形態１では、ディザの加算の結果、−Ｄ１−Ｄ３、−Ｄ１＋Ｄ３、−Ｄ２−Ｄ３、−Ｄ２＋Ｄ３、＋Ｄ２−Ｄ３、＋Ｄ２＋Ｄ３、＋Ｄ１−Ｄ３及び＋Ｄ１＋Ｄ３のいずれか１つが合計ディザとなり得る。具体的には、例えば複数の合計ディザを差分２の等差数列で構成するものとすると、ディザＤ１＝６、ディザＤ２＝２、ディザＤ３＝１とすることができる。このような場合、ディザの加算によって得られる等差数列をなす合計ディザとしては−７、−５、−３、−１、＋１、＋３、＋５、＋７の８種類である。
【００２８】
ＩＩＩ  動作
ランダム信号生成器１０１は、+１、または−１のランダム信号ＰＮ１、ＰＮ２、ディザの選択に使用されるランダム信号Ｍを生成し、出力する。ランダム信号ＰＮ１、ＰＮ２は、互いに独立に変化する。
ディザ生成器１０２では、ランダム信号ＭがＭＵＸ１１３に入力される。ＭＵＸ１１３では、ランダム信号ＭによってディザＤ１またはＤ２が選択される。選択されたディザＤ１またはＤ２は、ＭＵＸ１１３から乗算器１１４に出力され、乗算器１１４においてランダム信号ＰＮ１と乗算される。ランダム信号ＰＮ１とディザとが乗算された信号ａは、加算回路１０６に出力される。
【００２９】
また、ディザ生成器１０３においては、Ｄ３生成器１１５がディザＤ３を乗算器１１６に出力する。乗算器１１６では、ランダム信号ＰＮ２とディザＤ３が乗算され、乗算された信号ｂが加算回路１０６に出力される。出力された信号ａ及び信号ｂは、加算回路１０６においてディザとしてアナログ入力信号と加算される。
加算回路１０６においてディザが加算されたアナログ入力信号は、Ａ／Ｄ変換器１０７においてＡ／Ｄ変換されてデジタル信号になった後、ランダム信号ＰＮ１と乗算器１２４において再度乗算される。乗算された信号ｄは、ディザ抽出器１０５に入力される。また、Ａ／Ｄ変換されたデジタル信号は、ランダム信号ＰＮ２と乗算器１２３において再度乗算される。乗算された信号ｃは、ディザ抽出器１０４に入力される。
【００３０】
乗算器１２３、１２４による乗算では、ディザ生成器において乗算されたランダム信号ＰＮ１が再度乗算される。つまり、ディザ−Ｄ１には−１が乗算され、ディザ＋Ｄ１には＋１が乗算されるので、ディザに乗算されたランダム信号の正、負によらずデジタル信号ｄに含まれるディザは常に正の値を持つ、つまり極性が正に統一される。このため、ディザ抽出器１０５は、ディザ＋Ｄ１に対応するＤ１抽出器１１９、ディザ＋Ｄ２に対応するＤ２抽出器１２０を備えればよい。同様に、乗算器１２３による乗算の結果、デジタル信号ｃに含まれるディザは常に正の値を持つ。このため、ディザ抽出器１０４は、ディザ＋Ｄ３に対応するＤ３抽出器１１７のみを備えればよいことになる。
【００３１】
なお、Ｄ１抽出器１１９、Ｄ２抽出器１２０は、各々ＭＵＸ１２１において対応するディザが選択された場合にだけ機能する。ランダム信号ＰＮ１は、ランダムに−１または＋１の値をとり得るため、相当数が平均化されることによって０に収束する。したがって、各抽出器の出力においては無視することができる。
ＰＮ１と乗算された信号ｄは、ディザ抽出器１０５に入力される。ディザ抽出器１０５では、Ｄ１抽出器１１９がＡ／Ｄ変換された信号からディザＤ１にかかる信号ｇを抽出してＭＵＸ１２１に出力する。また、Ｄ２抽出器１２０がＡ／Ｄ変換された信号からディザＤ２にかかる信号ｈを抽出してＭＵＸ１２１に出力する。このとき、抽出された信号ｇ、信号ｈには、アナログ入力信号に信号ａを加算したときに生じた誤差が含まれている。
【００３２】
ＭＵＸ１２１は、ＭＵＸ１１３においてディザを選択するのに使用したランダム信号Ｍを使ってＤ１抽出器１１９またはＤ２抽出器１２０を選択する。そして、選択されたＤ１抽出器１１９及びＤ２抽出器１２０から出力された信号ｉを乗算器１２２に出力する。乗算器１２２では、信号ｉを乗算器１１４においてディザと乗算されたランダム信号ＰＮ１と乗算して信号ｊを生成する。信号ｊは、減算回路１０８に入力されてＡ／Ｄ変換された信号から減算される。
【００３３】
また、ＰＮ２と乗算された信号ｃは、ディザ抽出器１０４に入力される。ディザ抽出器１０４では、Ｄ３抽出器１１７がＡ／Ｄ変換された信号からディザＤ３にかかる信号ｅを抽出する。抽出された信号ｅには、信号ａをアナログ入力信号に加算したときに生じた誤差が含まれている。信号ｅは乗算器１１８に出力され、ランダム信号ＰＮ２と乗算されて信号ｆが生成される。信号ｆは、減算回路１０８に入力されてＡ／Ｄ変換された信号から減算される。
減算後の信号は、Ａ／Ｄ変換器１０７からデジタル出力信号として出力される。
【００３４】
ＩＶ  実施形態１の効果
以上説明したように、実施形態１によれば、３基のＤ１生成器、Ｄ２生成器、Ｄ３生成器を使いながら、４基のＤ１生成器、Ｄ２生成器、Ｄ３生成器、Ｄ４生成器を使う従来技術と同様に、ディザポイント８のディザリングを実現することができる。このため、従来と同じ数のディザポイントを設定しながら、より小規模のディザ生成器によってディザリングを実行することができる。
【００３５】
さらに、実施形態１では、３種類のディザに＋１または−１を乗算して極性を正、負のいずれかに設定した後、乗算された＋１または−１を再度乗算することによってディザの極性を＋に統一している。このため、正のディザに対応するＤ１抽出器、Ｄ２抽出器、Ｄ３抽出器を設ければ極性が正、負のいずれに設定されたディザをも抽出することができる。したがって、実施形態１は、ディザ抽出器の個数が増えることも回避することができるので、Ａ／Ｄ変換装置の小規模化、省電力化に有利である。
【００３６】
また、実施形態１のＡ／Ｄ変換装置において、ディザ生成器１０３にＤ４生成器を増設し、ディザ抽出器１０４にＤ４抽出器を増設して従来と同様の回路規模とすれば、ディザポイント１６のディザリングを実現することができる。つまり、実施形態１は、従来技術と同様の線形性を、より小さな規模の回路で実現することを可能にする。あるいは、従来技術で得られる線形性よりも高い線形性を、従来技術と同様の規模の回路で実現することができるものといえる。また、回路の小規模化に伴って、省電力化を図ることもできる。
【００３７】
なお、半導体集積回路において、ディザ生成器及びディザとアナログ入力信号との加算回路は、スイッチトキャパシタ回路等にて実現できる。また、ディザ抽出器及びデジタル出力信号からディザを減算する減算回路はカウンタ回路、アキュムレータ回路及びシフト回路等の論理回路にて構成し、カウンタ回路は、デジタル信号をアキュムレートした回数を保持し、シフト回路でアキュムレート回路の出力をアキュムレートした回数で割り算、簡易的にはビットシフトすることによって実現できる。
【００３８】
図４に示した従来技術を仮にスイッチトキャパシタ回路にて実現した場合には、ディザポイントを増やしたことによって演算増幅器の入力端子配線をより長く引き回す必要が生じる。このため、回路の高速性に不利が生じ、消費電力増加にも繋がる。さらに、各ディザ抽出器においては、前述したようにディザ以外の信号を０に収束させるまでの相当数の平均化が必要であるので、抽出器内部のビット数は要求精度に応じて更に増加させる必要がある。したがって、ディザポイントがより多い従来技術の回路規模は、実施形態１の構成と比べて膨大なものとなる。
【００３９】
（実施形態２）
次に、本発明の実施形態２について説明する。
図２は、本発明の実施形態のＡ／Ｄ変換装置を説明するための図である。なお、図２において、実施形態１で説明した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。実施形態２は、３つのランダム信号ＰＮ１、ＰＮ２、ＰＮ３を使用すると共に、各々Ｄ１生成器、Ｄ２生成器、Ｄ３生成器を１つずつ備えるディザ生成器を３つ設けた点、Ｄ１抽出器、Ｄ２抽出器、Ｄ３抽出器を１つずつ備えるディザ抽出器を３つ設けた点で実施形態２と相違する。なお、ランダム信号ＰＮ１、ＰＮ２、ＰＮ３は、いずれもランダムに生成される、＋１、または−１の信号である。
【００４０】
Ｉ  回路構成
図２は、実施形態２のＡ／Ｄ変換装置を説明するための回路図である。実施形態２のＡ／Ｄ変換装置は、３つのランダム信号ＰＮ１、ＰＮ２、ＰＮ３を生成するランダム信号生成器２０１、ディザ生成器２０２、２０３、２０４及びディザ抽出器２０６、２０７、２０８を備えている。ディザ生成器２０２はＤ１生成器１１１を備え、ディザ生成器２０３はＤ２生成器１１２を備えている。また、ディザ生成器２０４はＤ３生成器１１５を備えている。さらに、ディザ抽出器２０８はＤ１抽出器１２０、ディザ抽出器２０７はＤ２抽出器１１９、ディザ抽出器２０６はＤ３抽出器１１７を備えている。
【００４１】
ＩＩ  動作
ランダム信号生成器２０１は、ランダム信号ＰＮ１、ランダム信号ＰＮ２、ランダム信号ＰＮ３を生成して出力する。ランダム信号ＰＮ１はディザ生成器２０２のＤ１生成器１１１によって出力されるディザＤ１と乗算器２１５において乗算され、信号ｋとして加算回路１０６に出力される。また、ランダム信号ＰＮ２はディザ生成器２０３のＤ２生成器１１２によって出力されるディザＤ２と乗算器２１４において乗算され、信号ｌとして加算回路１０６に出力される。
【００４２】
ランダム信号ＰＮ３は、ディザ生成器２０４のＤ３生成器１１５によって出力されるディザＤ３と乗算器１１６において乗算され、信号ｍとして加算回路１０６に出力される。この結果、加算回路１０６には、ディザ＋Ｄ１またはディザ−Ｄ１と、ディザ＋Ｄ２またはディザ−Ｄ２と、ディザ＋Ｄ３またはディザ−Ｄ３と、が入力され、それらの加算結果が合計ディザとしてアナログ入力信号に加算される。
このため、アナログ入力信号には、−Ｄ１−Ｄ２−Ｄ３、−Ｄ１−Ｄ２＋Ｄ３、−Ｄ１＋Ｄ２−Ｄ３、−Ｄ１＋Ｄ２＋Ｄ３、＋Ｄ１−Ｄ２−Ｄ３、＋Ｄ１−Ｄ２＋Ｄ３、＋Ｄ１＋Ｄ２−Ｄ３及び＋Ｄ１＋Ｄ２＋Ｄ３の８種類の値のうちのいずれか１つが合計ディザとして加算される。なお、実施形態２においても、これら８種類の合計ディザは等差数列を構成するものとする。
【００４３】
ディザが加算されたアナログ入力信号は、Ａ／Ｄ変換器１０７に入力されてデジタル信号に変換される。デジタル信号は乗算器２２３においてランダム信号ＰＮ３と再度乗算され、信号ｓに含まれるディザＤ３の極性は正になる。また、デジタル信号は乗算器１２３においてランダム信号ＰＮ２と再度乗算され、信号ｔに含まれるディザＤ２の極性は正になる。デジタル信号は乗算器１２４においてランダム信号ＰＮ１と再度乗算され、信号ｕに含まれるディザＤ１の極性は正になる。ディザＤ１、Ｄ２、Ｄ３が全て正であるので、ディザ抽出器２０６、２０７、２０８はいずれも正のディザを抽出するＤ１抽出器１２０、Ｄ２抽出器１１９、Ｄ３抽出器１１７を備えればよいことになる。
【００４４】
Ｄ１抽出器１２０は、信号ｕからディザを加算した際の誤差を含むディザＤ１を抽出する。そして、抽出されたディザＤ１を信号ｐとして乗算器２１９に出力する。乗算器２１９は、信号ｐにランダム信号ＰＮ１を乗算した信号ｒを減算回路１０８に出力する。また、Ｄ２抽出器１１９は、信号ｔからディザを加算した際の誤差を含むディザＤ２を抽出する。そして、抽出されたディザＤ２を信号ｏとして乗算器２１８に出力する。乗算器２１８は、信号ｏにランダム信号ＰＮ２を乗算した信号ａａを減算回路１０８に出力する。さらに、Ｄ３抽出器１１７は、信号ｓからディザを加算した際の誤差を含むディザＤ３を抽出する。そして、抽出されたディザＤ３を信号ｎとして乗算器１１８に出力する。乗算器１１８は、信号ｎにランダム信号ＰＮ３を乗算した信号ｑを減算回路１０８に出力する。
【００４５】
減算回路１０８は、Ａ／Ｄ変換器１０７からデジタル信号を入力し、入力された信号から信号ｑ、信号ａａ、信号ｒを減算する。そして、減算されたデジタル信号を、デジタル出力信号として出力する。出力されたデジタル出力信号は、８種類のディザによってディザリングされたデジタル出力信号になる。
なお、実施形態２においても、他のディザ生成器をディザ生成器２０２、２０３、２０４に並列に追加し、他のディザ抽出器をディザ抽出器２０６、２０７、２０８に並列に追加すれば、ディザポイント１６のディザリングを実現することが可能になる。
【００４６】
ＩＩＩ  実施形態２の効果
実施形態２も、実施形態１と同様に、図４に示した従来技術のＡ／Ｄ変換装置よりもディザ生成器が1基少ない構成でディザポイント８のディザリングを実現することができる。ディザ生成器を1基少なくしたことにより、Ａ／Ｄ変換装置の回路の小規模化と省電力化を図ることができる。
【００４７】
（実施形態３）
次に、本発明の実施形態３について説明する。実施形態３は、値が自然数であるディザＤ１、Ｄ２、Ｄ３の他、「０」の値をディザに使用する点で実施形態１、実施形態２と相違する。
Ｉ  回路構成
図３は、実施形態３のＡ／Ｄ変換装置を説明するための回路図である。図中、図１、図２に示した構成と同様の構成については同様の符号を付して示し、説明を一部略すものとする。実施形態３は、２つのディザ生成器１０２、３０２及び２つのディザ抽出器３０７、１０５を備えている。ディザ生成器３０３は、Ｄ３生成器１１５、ＭＵＸ３０２、乗算器３０４を備えている。また、ディザ抽出器３０７は、Ｄ３抽出器１１７、ＭＵＸ３０５、乗算器３０６を備えている。
【００４８】
ディザ生成器３０３は、ディザＤ３または「０」をディザとしてＭＵＸ３０２に入力する。また、ディザ抽出器３０７では、ディザＤ３または「０」をデジタル信号からディザとして抽出する。このため、ランダム信号生成部３０１は、ランダム信号ＰＮ１、ＰＮ２、Ｍ１の他、ランダム信号Ｍ２を生成する。ランダム信号Ｍ１は、ディザＤ１またはＤ２を選択するための信号であり、ランダム信号Ｍ２はディザＤ３または「０」を選択するための信号である。
【００４９】
ＩＩ  ディザ
実施形態３では、加算回路１０６におけるディザの加算の結果、−Ｄ１−Ｄ３、−Ｄ１＋０、−Ｄ１＋Ｄ３、−Ｄ２−Ｄ３、−Ｄ２＋０、−Ｄ２＋Ｄ３、＋Ｄ２−Ｄ３、＋Ｄ２＋０、＋Ｄ２＋Ｄ３、＋Ｄ１−Ｄ３、＋Ｄ１＋０及び＋Ｄ１＋Ｄ３の合計１２種類の値のうち、１つが合計ディザとしてアナログ入力信号に加算されることになる。ここで、例えばディザＤ１＝９、ディザＤ２＝３、ディザＤ３＝２とした場合、合計ディザとしては、−１１、−９、−７、−５、−３、−１、＋１、＋３、＋５、＋７、＋９、＋１１の値のいずれかの値をとり得る。
【００５０】
ＩＩＩ  動作
ディザ生成器３０７のＭＵＸ３０２には、ランダム信号Ｍ２が入力される。ＭＵＸ３０２は、ランダム信号Ｍ２にしたがってＤ３生成器１１５から出力されるディザＤ３、または「０」を選択する。「０」が選択された場合には、Ａ／Ｄ変換前のアナログ入力信号にディザの加算を行わない。選択されたディザＤ３または「０」はＭＵＸ３０２に入力され、乗算器３０４においてランダム信号Ｐ２と乗算される。乗算の結果得られる信号ｖは、加算回路１０６において信号ａと共にアナログ入力信号に加算される。
【００５１】
信号ａ及び信号ｖが加算されたアナログ入力信号は、Ａ／Ｄ変換器１０７においてＡ／Ｄ変換されてデジタル信号になる。デジタル信号は、乗算器１２４においてランダム信号ＰＮ１と乗算され、信号ｄとなってディザ抽出器１０５に入力される。また、デジタル信号は、乗算器１２３においてランダム信号ＰＮ２と乗算され、信号ｃとなってディザ抽出器３０７に入力する。ディザ抽出器３０７では、Ｄ３抽出器１１７によってディザＤ３にかかる信号が抽出される。
【００５２】
また、ディザ抽出器３０７では、ＭＵＸ３０５によってディザＤ３または「０」が選択される。「０」が選択された場合には、Ａ／Ｄ変換後のデジタル出力信号からディザの減算を行わない。選択はＭＵＸ３０２に入力されたランダム信号Ｍ２によって行われるため、ＭＵＸ３０２に入力されたディザＤ３または「０」がＭＵＸ３０５において選択される。「０」またはディザＤ３にかかる信号のうち、ＭＵＸ３０５によって選択されたディザにかかる信号ｚが乗算器３０６に出力される。信号ｚには、アナログ入力信号に信号ｖを加算したときに生じた誤差が含まれている。
信号ｚは乗算器３０６に出力され、乗算器３０６では信号ｚをランダム信号ＰＮ２と乗算して信号ｘを生成する。信号ｘは、減算回路１０８に入力され、信号ｊと共にデジタル信号から減算される。減算後の信号は、Ａ／Ｄ変換装置からデジタル出力信号として出力される。
【００５３】
ＩＶ  実施形態３の効果
実施形態３によれば、ディザとして「０」を導入することにより、３基のＤ１生成器、Ｄ２生成器、Ｄ３生成器、及び３基のＤ１抽出器、Ｄ２抽出器、Ｄ３抽出器を使ってディザポイント１２のディザリングを実現することが可能となる。このため、Ａ／Ｄ変換における高い線形性を得ることができ、しかも回路の小規模化及び省電力化に有利なＡ／Ｄ変換装置を提供することができる。
【産業上の利用可能性】
【００５４】
本発明のＡ／Ｄ変換装置及びディザリングは、デジタル式の音楽や画像の分野に使用することが可能であって、特に、回路規模が小型であることが望ましいＡ／Ｄ変換装置に好適である。
【符号の説明】
【００５５】
１０１，２０１，３０１  ランダム信号生成器
１０２，１０３，２０２，２０３，２０４，３０３  ディザ生成器
１０４，１０５，２０６，２０７，２０８，３０７  ディザ抽出器
１０６  加算回路
１０７  Ａ／Ｄ変換器
１０８  減算回路
１１１  Ｄ１生成器
１１２  Ｄ２生成器
１１５  Ｄ３生成器
１１７  Ｄ３抽出器
１１９  Ｄ２抽出器
１２０  Ｄ１抽出器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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