(57)【要約】【課題】製造効率を向上すると共に、内部回路の保護を的確に行う。【解決手段】サージ電圧が入力パッドＰＡＤに入力された際に、ゲート電極５０１が、Ｐウェル２０１にて絶縁層３０１を介して対面する部分２０１Ｂに、キャリアを誘起させるように構成する。これにより、ＥＳＤ保護素子１０１において、寄生バイポーラトランジスタの直流電流増幅率ｈＦＥを上昇させ、スナップバック開始電圧Ｖｔ１を低下させる。【選択図】図２
2010140946.tif 000002
【特許請求の範囲】
【請求項１】
内部回路を保護する静電放電保護素子
を有しており、
前記静電放電保護素子は、
半導体基板において第１導電型の不純物が拡散しているウェルに設けられている絶縁層と、
前記半導体基板において前記第１導電型と異なる第２導電型の不純物が拡散しており、前記ウェルにて前記絶縁層を挟むように一対で設けられている、第１および第２の不純物拡散層と、
前記ウェルの上方において前記絶縁層を介在して設けられているゲート電極と
を、少なくとも含み、
前記絶縁層は、前記ウェルの表面に形成された溝の内部に設けられており、
前記第１および第２の不純物拡散層は、前記絶縁層の側面において当該絶縁層を介して対面するように設けられており、前記第１の不純物拡散層が、入力パッドに電気的に接続されており、前記第２の不純物拡散層が、接地されており、
前記ゲート電極は、前記入力パッドに電気的に接続されており、前記入力パッドを介してサージ電圧が入力された際に、前記ウェルにて前記絶縁層を介在して対面する部分に、キャリアを誘起させるように構成されている、
半導体装置。
【請求項２】
前記内部回路は、電界効果トランジスタを含み、
前記静電放電保護素子の絶縁層は、前記内部回路に含まれる電界効果トランジスタのゲート電極よりも、厚くなるように形成されている、
請求項１に記載の半導体装置。
【請求項３】
前記絶縁層は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）として前記ウェル上に形成されている、
請求項１に記載の半導体装置。
【請求項４】
前記静電放電保護素子は、寄生バイポーラトランジスタとして動作する際のパンチスルー耐圧ＢＶｃｅｏと、電界効果トランジスタとして動作する際の閾値電圧Ｖｔｈとが、
ＢＶｃｅｏ≦Ｖｔｈ
の関係になるように構成されている、
請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極は、側面が、前記絶縁層の側面よりも内側に位置するように形成されている、
請求項１に記載の半導体装置。
【請求項６】
前記第１の不純物拡散層は、前記半導体基板の面において、前記ゲート電極と前記絶縁層とのそれぞれが、周辺を囲うように設けられており、
前記第２の不純物拡散層は、前記半導体基板の面において、前記絶縁層を介して前記第１の不純物層の周辺を囲うように設けられている、
請求項１に記載の半導体装置。
【請求項７】
前記絶縁層と前記第１および第２の不純物拡散層と前記ゲート電極とのそれぞれは、前記半導体基板の面に沿った平面形状が、同心円状になるように形成されている
請求項５に記載の半導体装置。
【請求項８】
内部回路を保護する静電放電保護素子を形成する静電放電保護素子形成工程
を有しており、
半導体基板において第１導電型の不純物が拡散されたウェルに絶縁層を形成するステップと、
前記第１導電型と異なる第２導電型の不純物が拡散された第１および第２の不純物拡散層を、前記ウェルにおいて前記絶縁層を挟むように形成するステップと、
前記ウェルの上方において前記絶縁層を介在するようにゲート電極を形成するステップと、
前記第１の不純物拡散層を入力パッドに電気的に接続すると共に、前記第２の不純物拡散層を接地するステップと、
前記入力パッドを介してサージ電圧が入力された際に前記ウェルにて前記絶縁層を介在して対面する部分に前記ゲート電極がキャリアを誘起させるように、前記ゲート電極と前記入力パッドとを電気的に接続するステップと
を含み、
前記絶縁層を形成するステップでは、前記ウェルの表面に形成された溝の内部に当該絶縁層を設け、
前記第１および第２の不純物拡散層を形成するステップでは、前記第１および第２の不純物拡散層が、前記絶縁層の側面において当該絶縁層を介して対面するように設ける、
半導体装置の製造方法。
【請求項９】
半導体基板において第１導電型の不純物が拡散しているウェルに設けられている絶縁層と、
前記半導体基板において前記第１導電型と異なる第２導電型の不純物が拡散しており、前記ウェルにて前記絶縁層を挟むように一対で設けられている、第１および第２の不純物拡散層と、
前記ウェルの上方において前記絶縁層を介在して設けられているゲート電極と
を、少なくとも含み、
前記絶縁層は、前記ウェルの表面に形成された溝の内部に設けられており、
前記第１および第２の不純物拡散層は、前記絶縁層の側面において当該絶縁層を介して対面するように設けられており、前記第１の不純物拡散層が、入力パッドに電気的に接続されており、前記第２の不純物拡散層が、接地されており、
前記ゲート電極は、前記入力パッドに電気的に接続されており、前記入力パッドを介してサージ電圧が入力された際に、前記ウェルにて前記絶縁層を介在して対面する部分に、キャリアを誘起させるように構成されている、
静電放電保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、静電放電保護素子に関する。特に、本発明は、サージから内部回路を保護する静電放電保護素子と、この静電放電保護素子を含む半導体装置、および、その製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）によるサージによって内部回路が破壊されることを防止するために、ＥＳＤ保護素子が設けられている。
【０００３】
ＥＳＤ保護素子としては、寄生バイポーラ動作を利用したＭＯＳ  ＦＥＴ型が、知られている。このＭＯＳ  ＦＥＴ型のＥＳＤ保護素子は、たとえば、ＧＧ（Ｇｒｏｕｎｄｅｄ  Ｇａｔｅ）ＭＯＳであり、スナップバック現象を利用している。このＧＧＭＯＳにおいては、入力パッドにドレイン電極が接続されており、ソース電極とゲート電極とのそれぞれが、グランドに接続されている。そして、サージが入力パッドに入力された場合には、内部回路にサージが入力される前に、ＧＧＭＯＳにおいて、ドレイン電圧が上昇して電流が流れる。ここでは、ＧＧＭＯＳのソース領域とチャネル形成領域とドレイン領域とで構成される寄生バイポーラトランジスタが、オン状態になり、この寄生バイポーラトランジスタにおけるベース電流が流れて、グランドへ出力される。
【０００４】
具体的には、ドレイン電圧が所定の電圧Ｖｔ０以上になると、ドレイン領域とチャネル形成領域との間のＰＮ接合においてアバランシェブレークダウンが始まり、ＧＧＭＯＳにて電流が流れる。そして、ドレイン電圧がスナップバック開始電圧（トリガ電圧）Ｖｔ１以上になると、ソース領域とチャネル形成領域との間のＰＮ接合が順バイアスになって、スナップバック現象が生じ、ＧＧＭＯＳにおいては、電流が更に流れる。
【０００５】
このため、このＥＳＤ保護素子によって、サージ電圧による破壊から内部回路が保護される（たとえば、特許文献１，特許文献２，特許文献３，特許文献４参照）。
【０００６】
【特許文献１】特開２００５−２５９９５３号公報
【特許文献２】特許３８３０８７１号公報
【特許文献３】特開２００３−５１５８１号公報
【特許文献４】特開２００８−９８２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のＧＧＭＯＳのようなＥＳＤ保護素子は、一般には、内部回路として使用するＭＯＳ  ＦＥＴと同一な工程を経て作製される。このため、ＥＳＤ保護素子にて寄生バイポーラトランジスタとしての動作が開始されるスナップバック開始電圧Ｖｔ１を、任意の値に設定することができない場合がある。よって、内部回路の保護を的確に行うことが困難な場合がある。
【０００８】
具体的には、ＧＧＭＯＳにおいてチャネル形成領域として機能するウェルの不純物濃度が、内部回路として使用するＭＯＳ  ＦＥＴの製造条件で規定される場合があるため、上記のような不具合が生ずる場合がある。
【０００９】
この不具合に対応するために、ＧＧＭＯＳなどのＥＳＤ保護素子と、内部回路として使用するＭＯＳ  ＦＥＴとを、異なる工程を経て作製することが考えられる。たとえば、ＧＧＭＯＳを構成するウェルの不純物濃度を下げることによって、スナップバック開始電圧Ｖｔ１を下げることができる。
【００１０】
しかしながら、この場合には、内部回路として使用するＭＯＳ  ＦＥＴの製造工程とは、異なる工程を追加することになる。よって、製造効率が低下する場合がある。
【００１１】
このように、ＥＳＤ保護素子においては、製造効率を向上させると共に、内部回路の保護を的確に行うことが困難な場合がある。
【００１２】
したがって、本発明は、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供する。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、内部回路を保護する静電放電保護素子を有しており、前記静電放電保護素子は、半導体基板において第１導電型の不純物が拡散しているウェルに設けられている絶縁層と、前記半導体基板において前記第１導電型と異なる第２導電型の不純物が拡散しており、前記ウェルにて前記絶縁層を挟むように一対で設けられている、第１および第２の不純物拡散層と、前記ウェルの上方において前記絶縁層を介在して設けられているゲート電極とを、少なくとも含み、前記絶縁層は、前記ウェルの表面に形成された溝の内部に設けられており、前記第１および第２の不純物拡散層は、前記絶縁層の側面において当該絶縁層を介して対面するように設けられており、前記第１の不純物拡散層が、入力パッドに電気的に接続されており、前記第２の不純物拡散層が、接地されており、前記ゲート電極は、前記入力パッドに電気的に接続されており、前記入力パッドを介してサージ電圧が入力された際に、前記ウェルにて前記絶縁層を介在して対面する部分に、キャリアを誘起させるように構成されている。
【００１４】
本発明の半導体装置の製造方法は、半導体基板において第１導電型の不純物が拡散されたウェルに絶縁層を形成するステップと、前記第１導電型と異なる第２導電型の不純物が拡散された第１および第２の不純物拡散層を、前記ウェルにおいて前記絶縁層を挟むように形成するステップと、前記ウェルの上方において前記絶縁層を介在するようにゲート電極を形成するステップと、前記第１の不純物拡散層を入力パッドに電気的に接続すると共に、前記第２の不純物拡散層を接地するステップと、前記入力パッドを介してサージ電圧が入力された際に前記ウェルにて前記絶縁層を介在して対面する部分に前記ゲート電極がキャリアを誘起させるように、前記ゲート電極と前記入力パッドとを電気的に接続するステップとを含み、前記絶縁層を形成するステップでは、前記ウェルの表面に形成された溝の内部に当該絶縁層を設け、前記第１および第２の不純物拡散層を形成するステップでは、前記第１および第２の不純物拡散層が、前記絶縁層の側面において当該絶縁層を介して対面するように設ける。
【００１５】
本発明の静電放電保護素子は、半導体基板において第１導電型の不純物が拡散しているウェルに設けられている絶縁層と、前記半導体基板において前記第１導電型と異なる第２導電型の不純物が拡散しており、前記ウェルにて前記絶縁層を挟むように一対で設けられている、第１および第２の不純物拡散層と、前記ウェルの上方において前記絶縁層を介在して設けられているゲート電極とを、少なくとも含み、前記絶縁層は、前記ウェルの表面に形成された溝の内部に設けられており、前記第１および第２の不純物拡散層は、前記絶縁層の側面において当該絶縁層を介して対面するように設けられており、前記第１の不純物拡散層が、入力パッドに電気的に接続されており、前記第２の不純物拡散層が、接地されており、前記ゲート電極は、前記入力パッドに電気的に接続されており、前記入力パッドを介してサージ電圧が入力された際に、前記ウェルにて前記絶縁層を介在して対面する部分に、キャリアを誘起させるように構成されている。
【００１６】
本発明において、サージ電圧が入力パッドに入力された際には、ゲート電極が、ウェルにて絶縁層を介して対面する部分に、キャリアを誘起させる。このため、この静電放電保護素子においては、寄生バイポーラトランジスタの直流電流増幅率ｈＦＥが上昇し、スナップバック開始電圧Ｖｔ１を低下させることができる。
【発明の効果】
【００１７】
本発明によれば、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下より、本発明の実施形態について説明する。
【００１９】
説明は、下記の手順で行う。
１．第１実施形態（平面形状が矩形である場合）
２．第２実施形態（ゲート電極の側面が絶縁層の側面よりも内側に位置する場合）
３．第３実施形態（平面形状が円形の場合）
４．その他
【００２０】
＜１．第１実施形態＞
[構成]
（半導体装置）
図１は、本発明の第１実施形態に係る半導体装置の要部について示す回路図である。
【００２１】
図１に示すように、半導体装置は、ＥＳＤ保護素子１０１と内部回路ＩＣとを含む。
【００２２】
ＥＳＤ保護素子１０１は、図１に示すように、３端子素子であって、各端子が、入力パッドＰＡＤと内部回路ＩＣとに、電気的に接続されている。そして、内部回路ＩＣは、抵抗素子Ｒを介して入力パッドＰＡＤに電気的に接続されている。
【００２３】
詳細については後述するが、この半導体装置においては、ＥＳＤによるサージが入力パッドＰＡＤから入力された場合に内部回路ＩＣが破壊されることを、ＥＳＤ保護素子１０１が防止するように構成されている。
【００２４】
図２と図３は、本発明の第１実施形態に係る半導体装置において、ＥＳＤ保護素子１０１の要部について示す図である。ここで、図２は、断面図である。一方で、図３は、上面図である。図２においては、図３に示すＸ１−Ｘ２部分の断面について示している。
【００２５】
また、図４は、本発明の第１実施形態に係る半導体装置において、内部回路ＩＣの要部について示す断面図である。
【００２６】
図２，図４に示すように、半導体装置は、半導体基板１１１を含む。
【００２７】
半導体基板１１１は、たとえば、ｐ型シリコン半導体基板であり、図２，図３，図４に示すように、表面に、Ｐウェル２０１が設けられている。
【００２８】
Ｐウェル２０１は、ｐ型の不純物が拡散している半導体によって構成されている。
【００２９】
具体的には、Ｐウェル２０１は、半導体基板１１１に、Ｂ（ボロン）などのｐ型不純物を、イオン注入法によって導入することによって形成される。たとえば、３００ｅＶの注入エネルギーであって、３．０×１０１３／ｃｍ２のドーズ量の条件で、ｐ型不純物を導入して形成される。
【００３０】
そして、Ｐウェル２０１上においては、図２および図３に示すように、ＥＳＤ保護素子１０１が設けられており、図４に示すように、内部回路ＩＣが設けられている。
【００３１】
ここでは、ＥＳＤ保護素子１０１は、図２と図３とに示すように、絶縁層３０１と、Ｎ＋拡散層４０１と、ゲート電極５０１とを有し、各部が、半導体基板１１１に設けられている。
【００３２】
そして、内部回路ＩＣは、図４に示すように、ＭＯＳトランジスタ９０１を含む。ＭＯＳトランジスタ９０１は、図４に示すように、ゲート絶縁膜９０１Ｘと、ソース領域９０１Ｓと、ドレイン領域９０１Ｄと、ゲート電極９０１Ｇとを有し、各部が、半導体基板１１１に設けられている。
【００３３】
半導体装置を構成する各部の詳細について、順次、説明する。
【００３４】
（ＥＳＤ保護素子１０１）
ＥＳＤ保護素子１０１の各部について説明する。
【００３５】
ＥＳＤ保護素子１０１において、絶縁層３０１は、図２に示すように、Ｐウェル２０１上に設けられている。
【００３６】
本実施形態においては、絶縁層３０１は、Ｐウェル２０１の表面に形成された溝ＴＲの内部に設けられている。絶縁層３０１は、いわゆるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）であって、内部回路ＩＣに含まれるＭＯＳトランジスタ９０１のゲート絶縁膜９０１Ｘよりも、厚くなるように形成されている。たとえば、絶縁層３０１は、シリコン酸化物であって、厚みが、４００ｎｍになるように形成されている。また、絶縁膜３０１は、後述するように、ゲート長となる部分が、２．０μｍになるように形成されている。ここでは、絶縁層３０１は、ＥＳＤ保護素子１０１や内部回路ＩＣを構成する半導体素子などの素子間を分離するためのＳＴＩを形成する際に、同様にして形成される。
【００３７】
そして、絶縁層３０１は、図２および図３に示すように、一対のＮ＋拡散層４０１（第１のＮ＋拡散層４０１Ｅと第２のＮ＋拡散層４０１Ｃ）の間に位置するように設けられている。そして、図３に示すように、ｘｙ面においては、一対のＮ＋拡散層４０１の間において、矩形を描くように形成されている。
【００３８】
ＥＳＤ保護素子１０１において、Ｎ＋拡散層４０１は、図２および図３に示すように、一対で設けられている。この一対のＮ＋拡散層４０１のそれぞれは、Ｐウェル２０１の上側において、絶縁層３０１を挟むように設けられている。ここでは、一対のＮ＋拡散層４０１のそれぞれは、絶縁層３０１との間において、中間濃度層ＮＯＤが介在するように設けられている。
【００３９】
このＮ＋拡散層４０１は、Ｐウェル２０１と異なる導電型のｎ型不純物が拡散されている半導体によって構成されている。具体的には、Ｎ＋拡散層４０１は、半導体基板１１１に、Ｐ（リン）などのｎ型不純物が、イオン注入法によって高濃度に導入されて形成されている。たとえば、１５ｅＶの注入エネルギーであって、２．０×１０１５／ｃｍ２のドーズ量の条件で、ｎ型不純物を導入して形成される。
【００４０】
そして、一対のＮ＋拡散層４０１は、図２に示すように、絶縁層３０１の側面において、その絶縁層３０１を介して対面するように設けられている。
【００４１】
これらの一対のＮ＋拡散層４０１のうち、一方の側に位置する第１のＮ＋拡散層４０１Ｅは、図２および図３に示すように、サージ電圧が入力される入力パッドＰＡＤに電気的に接続されている。たとえば、この第１のＮ＋拡散層４０１Ｅの表面には、シリサイド層（図示なし）が設けられており、このシリサイド層を介して、入力パッドＰＡＤに電気的に接続されている。また、この第１のＮ＋拡散層４０１Ｅは、半導体基板１１１のｘｙ面において、図３に示すように、矩形形状であって、ゲート電極５０１が周辺を囲うように設けられている。このゲート電極５０１の下には、図２に示すように、絶縁層３０１が設けられており、第１のＮ＋拡散層４０１Ｅの周辺においては、この絶縁層３０１が囲うように設けられている。
【００４２】
一方で、一対のＮ＋拡散層４０１のうち、他方の側に位置する第２のＮ＋拡散層４０１Ｃは、グランドに接続されている。つまり、この第２のＮ＋拡散層４０１Ｃは、接地されている。そして、この第２のＮ＋拡散層４０１Ｃは、図３に示すように、半導体基板１１１のｘｙ面において、絶縁層３０１を介して、第１のＮ＋拡散層４０１Ｅの周辺を囲うように設けられている。
【００４３】
なお、中間濃度層ＮＯＤは、半導体基板１１１に、Ｐ（リン）などのｎ型不純物が、イオン注入法によって導入されることによって形成される。たとえば、中間濃度層ＮＯＤは、２０ｅＶの注入エネルギーであって、４．０×１０１３／ｃｍ２のドーズ量の条件で、ｎ型不純物を導入して形成される。
【００４４】
ＥＳＤ保護素子１０１において、ゲート電極５０１は、図２および図３に示すように、Ｐウェル２０１の上方にて、絶縁層３０１を介在して設けられている。ここでは、図２に示すように、ゲート電極５０１は、その側面が、絶縁層３０１の側面と同じ位置になるように形成されている。すなわち、図３に示すように、ゲート電極５０１は、ｘｙ面における平面形状が、絶縁層３０１と同一になるように形成されている。
【００４５】
また、本実施形態においては、ゲート電極５０１は、導電性材料によって形成されている。たとえば、ゲート電極５０１は、Ｐ（リン）が注入されたポリシリコンからなる。たとえば、２０ｅＶの注入エネルギーであって、４．０×１０１５／ｃｍ２のドーズ量の条件で、Ｐをポリシリコンに導入して、このゲート電極５０１が形成される。
【００４６】
そして、ゲート電極５０１は、図２および図３に示すように、入力パッドＰＡＤに電気的に接続されている。
【００４７】
このため、詳細は後述するが、サージ電圧が入力パッドＰＡＤを介して入力された際には、ゲート電極５０１は、Ｐウェル２０１にて絶縁層３０１を介在して対面する部分２０１Ｂに、キャリアを誘起させることができる。
【００４８】
上記のＥＳＤ保護素子１０１は、寄生バイポーラトランジスタとして動作する際のパンチスルー耐圧ＢＶｃｅｏと、電界効果トランジスタとして動作する際の閾値電圧Ｖｔｈとが、下記の式（１）の関係になるように構成されている。
【００４９】
ＢＶｃｅｏ≦Ｖｔｈ        ・・・（１）
【００５０】
ここでは、ＥＳＤ保護素子１０１を構成する各部について製造条件を調整することで、上記の関係を任意に実現することができる。
【００５１】
このようにすることで、寄生バイポーラトランジスタとして、少なくとも動作するように、ＥＳＤ保護素子１０１を構成できる。なお、ＢＶｃｅｏ＝Ｖｔｈの関係にすることによって、寄生バイポーラトランジスタとしての動作と共に、電界効果トランジスタとしても動作するように、ＥＳＤ保護素子１０１を構成しても良い。
【００５２】
（内部回路ＩＣ）
つぎに、内部回路ＩＣに含まれるＭＯＳトランジスタ９０１について説明する。
【００５３】
ＭＯＳトランジスタ９０１において、ゲート絶縁膜９０１Ｘは、図４に示すように、Ｐウェル２０１上に設けられている。本実施形態においては、ゲート絶縁膜９０１Ｘは、ＥＳＤ保護素子１０１を構成する絶縁層３０１よりも、薄くなるように形成されている。
【００５４】
ＭＯＳトランジスタ９０１において、ソース領域９０１Ｓおよびドレイン領域９０１Ｄは、図４に示すように、Ｐウェル２０１上において、ゲート絶縁膜９０１Ｘが形成された部分を挟むように設けられている。つまり、ソース領域９０１Ｓおよびドレイン領域９０１Ｄは、Ｐウェル２０１においてチャネル形成領域９０１ＣＨになる部分を挟むように設けられている。
【００５５】
このソース領域９０１Ｓおよびドレイン領域９０１Ｄは、Ｐウェル２０１と異なる導電型の不純物が拡散されている半導体によって構成されている。
【００５６】
具体的には、ソース領域９０１Ｓおよびドレイン領域９０１Ｄは、Ｐ（リン）などのｎ型不純物が、イオン注入法によって高濃度に導入されて形成される。たとえば、ソース領域９０１Ｓおよびドレイン領域９０１Ｄは、ＥＳＤ保護素子１０１を構成するＮ＋拡散層４０１と同一工程において形成される。
【００５７】
ＭＯＳトランジスタ９０１において、ゲート電極９０１Ｇは、図４に示すように、Ｐウェル２０１の上方にて、ゲート絶縁膜９０１Ｘを介在して設けられている。
【００５８】
本実施形態においては、ゲート電極９０１Ｇは、導電性材料によって、形成されている。たとえば、ゲート電極９０１Ｇは、ＥＳＤ保護素子１０１を構成するゲート電極５０１と同一工程において形成される。
【００５９】
[動作]
以下より、上記のＥＳＤ保護素子１０１の動作について説明する。
【００６０】
図５は、本発明の第１実施形態に係る半導体装置のＥＳＤ保護素子１０１において、サージ電圧が入力された際に生ずる正孔密度分布に関して、シミュレーションをした結果を示す図である。
【００６１】
一方で、図６は、本発明の第１実施形態に係る半導体装置を構成するＥＳＤ保護素子１０１に対してゲート電極５０１を設けない素子において、サージ電圧が入力された際に生ずる正孔密度分布に関して、シミュレーションをした結果を示す図である。
【００６２】
また、図７は、本発明の第１実施形態に係る半導体装置のＥＳＤ保護素子１０１のＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）特性について、シミュレーションをした結果を示す図である。つまり、ＴＬＰ装置を用いて、上記のＥＳＤ保護素子についてＩ−Ｖ測定（横軸が電圧Ｖ，縦軸が電流Ｉ）をした結果を示している。この図７においては、ラインＬ１が、本実施形態のＥＳＤ保護素子１０１の結果を示している。一方で、ラインＬ２は、本実施形態のＥＳＤ保護素子１０１に対してゲート電極５０１を設けない素子の結果を示している。
【００６３】
本実施形態のＥＳＤ保護素子１０１において、入力パッドＰＡＤに、正のサージが入力された際には、第１のＮ＋拡散層４０１Ｅの他に、入力パッドＰＡＤを介してゲート電極５０１にサージが流入する（図２など参照）。このため、図５に示すように、Ｐウェル２０１にて絶縁層３０１を介在してゲート電極５０１が対面する部分２０１Ｂ（図５の点線で囲った部分）には、キャリアとして、電子が誘起される。そして、この部分２０１Ｂにおいては、見かけ上、正孔の濃度が低下する。
【００６４】
これに対して、上記のＥＳＤ保護素子１０１に対してゲート電極５０１を設けない素子において、正のサージが入力された際には、図６に示すように、上記の部分２０１Ｂに、空乏層が広がる。しかしながら、この素子においては、寄生バイポーラトランジスタ動作の開始には至っていない。また、上記の部分２０１Ｂ（図６の点線で囲った部分）においては、入力パッドＰＡＤに電気的に接続されたゲート電極５０１が設けられていないので、キャリアとしての電子が誘起されずに、見かけ上の正孔濃度の低下も、生じない。
【００６５】
よって、本実施形態では、Ｐウェル２０１の部分２０１Ｂにおいて、見かけ上の正孔の濃度を低下可能であるので、図７にてラインＬ１で示すように、スナップバック開始電圧Ｖｔ１を低下させることができる。すなわち、本実施形態では、ＥＳＤ保護素子１０１における寄生バイポーラトランジスタのｈＦＥが上昇し、内部回路ＩＣの保護動作が開始されるスナップバック開始電圧Ｖｔ１が低下することができる。
【００６６】
[製造方法]
以下より、本実施形態において、上記の半導体装置を製造する製造方法の要部について説明する。
【００６７】
図８から図１０は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。この図８から図１０において、（ａ）は、ＥＳＤ保護素子１０１を形成する部分の断面図であり、（ｂ）は、内部回路ＩＣに含まれるＭＯＳトランジスタ９０１を形成する部分の断面図である。
【００６８】
（１）まず、図８に示すように、ＥＳＤ保護素子１０１の絶縁層３０１と、Ｐウェル２０１とのそれぞれを形成する。
【００６９】
ここでは、半導体基板１１１の表面に溝ＴＲを形成後、その溝ＴＲの内部に、シリコン酸化物などの絶縁材料を埋め込むことで、ＥＳＤ保護素子１０１の絶縁層３０１を形成する。
【００７０】
たとえば、ＥＳＤ保護素子１０１や内部回路ＩＣを構成する半導体素子などの素子間を分離するためのＳＴＩを形成する工程において、この絶縁層３０１を同時に形成する。
【００７１】
そして、半導体基板１１１に、Ｂ（ボロン）などのｐ型不純物を、イオン注入法によって導入することによって、Ｐウェル２０１を形成する。
【００７２】
（２）つぎに、図９に示すように、内部回路ＩＣに含まれるＭＯＳトランジスタ９０１のゲート絶縁膜９０１Ｘを形成する。
【００７３】
ここでは、Ｐウェル２０１の表面に、シリコン酸化物などの絶縁材料の膜を設けることで、このゲート絶縁膜９０１Ｘを形成する。本実施形態においては、ＥＳＤ保護素子１０１の絶縁層３０１よりも厚みが薄くなるように、このＭＯＳトランジスタ９０１のゲート絶縁膜９０１Ｘを形成する。たとえば、熱酸化法によって、厚さが、０．１〜５ｎｍ程度のシリコン酸化物を設けることで、ゲート絶縁膜９０１Ｘを形成する。
【００７４】
（３）つぎに、図１０に示すように、ＥＳＤ保護素子１０１のゲート電極５０１と、内部回路ＩＣに含まれるＭＯＳトランジスタ９０１のゲート電極９０１Ｇとのそれぞれを形成する。
【００７５】
ここでは、ＥＳＤ保護素子１０１のゲート電極５０１と、内部回路ＩＣに含まれるＭＯＳトランジスタ９０１のゲート電極９０１Ｇとを形成する領域を被覆するように、導電体膜（図示なし）を形成する。たとえば、Ｐ（リン）が注入されたポリシリコン膜を、この導電体膜として形成する。その後、フォトリソグラフィ技術を用いて、その導電体膜についてパターン加工を実施し、ＥＳＤ保護素子１０１のゲート電極５０１と、内部回路ＩＣに含まれるＭＯＳトランジスタ９０１のゲート電極９０１Ｇとのそれぞれを形成する。
【００７６】
（４）つぎに、図２および図４に示したように、ＥＳＤ保護素子１０１のＮ＋拡散層４０１と、内部回路ＩＣに含まれるＭＯＳトランジスタ９０１のソース領域９０１Ｓおよびドレイン領域９０１Ｄを形成する。
【００７７】
ここでは、上記に先立って、図２に示すように、ＥＳＤ保護素子１０１の絶縁層３０１の両側面に、中間濃度層ＮＯＤを形成する。たとえば、ＥＳＤ保護素子１０１のゲート電極５０１をマスクとして用いて、半導体基板１１１にて絶縁層３０１の両側面に位置する部分に、ｎ型不純物を導入して中間濃度層ＮＯＤを形成する。たとえば、Ｐ（リン）をイオン注入法によって導入することで、この中間濃度層ＮＯＤを形成する。そして、ＥＳＤ保護素子１０１のゲート電極５０１の両側面に、絶縁材料からなるサイドウォール（図示なし）を形成する。
【００７８】
その後、各ゲート電極５０１，９０１とサイドウォール（図示なし）をマスクとして用いて、半導体基板１１１にｎ型不純物を導入することで、図２，図４に示すように、Ｎ＋拡散層４０１、ソース領域９０１Ｓ、ドレイン領域９０１Ｄを形成する。具体的には、中間濃度層ＮＯＤよりも高濃度であって深さが深くなるように、たとえば、Ｐ（リン）をイオン注入法によって導入することで、Ｎ＋拡散層４０１、ソース領域９０１Ｓ、ドレイン領域９０１Ｄを形成する。
【００７９】
そして、上述したように、ＥＳＤ保護素子１０１を構成する第１のＮ＋拡散層４０１Ｅおよびゲート電極５０１を、入力パッドＰＡＤに電気的に接続させる。また、第２のＮ＋拡散層４０１Ｃをグランドに接続して、接地させる。
【００８０】
このようにすることで、本実施形態の半導体装置が完成される。
【００８１】
[まとめ]
上記のように、本実施形態のＥＳＤ保護素子１０１においては、絶縁層３０１が、Ｐウェル２０１の表面に形成された溝ＴＲの内部に設けられている。そして、ＥＳＤ保護素子１０１において、一対のＮ＋拡散層４０１は、絶縁層３０１の側面にて、その絶縁層３０１を介して対面している。この一対のＮ＋拡散層４０１のうち、一方に位置する第１のＮ＋拡散層４０１Ｅは、サージ電圧が入力される入力パッドＰＡＤに電気的に接続されており、他方に位置する第２のＮ＋拡散層４０１Ｃは、接地されている。そして、ゲート電極５０１は、入力パッドＰＡＤに電気的に接続されている（図２参照）。
【００８２】
このため、本実施形態においては、上述したように、サージが入力パッドＰＡＤに入力された際には、ゲート電極５０１がＰウェル２０１にて絶縁層３０１を介して対面する部分２０１Ｂに、キャリアが誘起される。よって、本実施形態では、Ｐウェル２０１の部分２０１Ｂにおいて、見かけ上の正孔濃度を低下可能であるので、スナップバック開始電圧Ｖｔ１を低下させることができる（図５参照）。
【００８３】
したがって、本実施形態は、内部回路ＩＣの保護を的確に行うことができる。
【００８４】
具体的には、本実施形態では、ＥＳＤ保護素子１０１の横方向において、ＮＰＮ型の寄生バイポーラトランジスタとしての動作の開始が早くなるので、内部回路ＩＣの保護を効果的に実行できる。
【００８５】
また、本実施形態では、ＥＳＤ保護素子１０１におけるスナップバック開始電圧Ｖｔ１を任意に設定可能であるので、内部回路ＩＣの保護前に内部回路ＩＣが破壊される不具合の発生を防止できる。
【００８６】
そして、スナップバック開始電圧Ｖｔ１が高い場合には、スナックバック時の電圧降下によってＥＳＤ保護素子１０１が破壊させる場合があるが、本実施形態では、スナップバック開始電圧Ｖｔ１を低下できるので、この不具合の発生を防止できる。
【００８７】
さらに、ＥＳＤ保護素子１０１において、絶縁層３０１は、いわゆるＳＴＩであり、内部回路ＩＣを構成するＭＯＳトランジスタ９０１のゲート絶縁膜９０１Ｘよりも、厚い。このため、サージ電圧が入力された場合において、ＥＳＤ保護素子１０１が破壊されることを防止することができる。
【００８８】
また、本実施形態のＥＳＤ保護素子１０１においては、寄生バイポーラトランジスタとして動作する際のパンチスルー耐圧ＢＶｃｅｏと、電界効果トランジスタとして動作する際の閾値電圧Ｖｔｈとが、「ＢＶｃｅｏ≦Ｖｔｈ」の関係になるように構成されている。
【００８９】
このため、本実施形態のＥＳＤ保護素子１０１では、電界効果トランジスタとしての動作の場合よりも、電流を流す能力が高い寄生バイポーラトランジスタとしての動作が、少なくとも実施される。よって、本実施形態は、内部回路ＩＣの保護を、効果的に行うことができる。
【００９０】
また、上記のような関係にすることで、通常の電源電圧では、電界効果トランジスタとしての動作がされず、寄生バイポーラトランジスタとしての動作がなされるので、別途、制御回路や駆動回路を設けることが必要でない。よって、本実施形態は、製造を効率的に実施することができる。
【００９１】
また、本実施形態において、第１のＮ＋拡散層４０１Ｅは、半導体基板１１１のｘｙ面にて、ゲート電極５０１と絶縁層３０１とのそれぞれが周辺を囲うように設けられている。そして、第２のＮ＋拡散層４０１Ｃは、そのｘｙ面において、絶縁層３０１を介して、第１のＮ＋拡散層４０１Ｅの周辺を囲うように設けられている（図３参照）。よって、本実施形態では、ｘｙ面に沿った全方向からチャージを引き抜くことができるので、内部回路ＩＣの保護を、効果的に行うことができる。
【００９２】
上記の他に、本実施形態においては、内部回路ＩＣを構成するＭＯＳトランジスタ９０１の製造工程と同一工程によって、ＥＳＤ保護素子１０１を構成する各部を製造することができる。よって、本実施形態においては、製造工程を増加させる必要が無いので、製造効率を向上させることができる。
【００９３】
＜２．第２実施形態＞
本発明の第２実施形態について説明する。
【００９４】
[構成など]
図１１と図１２は、本発明の第２実施形態に係る半導体装置において、ＥＳＤ保護素子１０１ｂの要部について示す図である。ここで、図１１は、断面図である。一方で、図１２は、上面図である。図１１においては、図１２に示すＸ１ｂ−Ｘ２ｂ部分の断面について示している。
【００９５】
本実施形態においては、図１１および図１２に示すように、ＥＳＤ保護素子１０１ｂのゲート電極５０１ｂが、第１実施形態におけるゲート電極５０１と異なる。また、これと共に、ＥＳＤ保護素子１０１ｂにおいては、第１実施形態における中間濃度層ＮＯＤが設けられていない。これらの点、および、これらに関連する点を除き、本実施形態は、第１実施形態と同様である。このため、重複する個所については、記載を省略する。
【００９６】
図１１および図１２に示すように、ＥＳＤ保護素子１０１ｂにおいて、ゲート電極５０１ｂは、第１実施形態の場合と同様に、Ｐウェル２０１の上方にて、絶縁層３０１を介在するように設けられている。
【００９７】
しかしながら、図１１および図１２に示すように、本実施形態のゲート電極５０１ｂは、第１実施形態の場合と異なり、その側面が、絶縁層３０１の側面よりも内側に位置するように形成されている。すなわち、図１０および図１１に示すように、ゲート電極５０１ｂの側面と、絶縁層３０１の側面との間においては、スペースＳＰが設けられている。
【００９８】
たとえば、このスペースＳＰの距離が、１００ｎｍになるように、ゲート電極５０１ｂが設けられる。ここでは、１００ｎｍ以上であって、３００ｎｍ以下になるように、このスペースＳＰを設けることが好適である。これは、３００ｎｍを超える場合、絶縁層３０１の直下で電子が誘起されない場合があり、前述したＶｔ１を下げる作用が、十分でなくなる場合があるためである。
【００９９】
そして、ゲート電極５０１ｂは、図１１および図１２に示すように、第１実施形態の場合と同様に、入力パッドＰＡＤに電気的に接続されている。
【０１００】
このため、本実施形態においても同様に、ゲート電極５０１ｂは、サージが入力パッドＰＡＤに入力された際には、Ｐウェル２０１にて絶縁層３０１を介して対面する部分２０１Ｂに、キャリアを誘起させることができる。
【０１０１】
[まとめ]
以上のように、本実施形態では、ゲート電極５０１ｂの側面と絶縁層３０１の側面との間にスペースＳＰが設けられている。このため、本実施形態においては、絶縁破壊強度を向上させることができる。
【０１０２】
また、これと共に、本実施形態では、第１のＮ＋拡散層４０１Ｅと、他方に設けた第２のＮ＋拡散層４０１Ｃとの間において、チャネルが形成され難い。このため、本実施形態では、電界効果トランジスタとして動作せずに、寄生バイポーラトランジスタとして動作し易い。
【０１０３】
したがって、本実施形態は、内部回路ＩＣの保護を的確に行うことを実現することができる。
【０１０４】
＜３．第３実施形態＞
本発明の第３実施形態について説明する。
【０１０５】
[構成など]
図１３と図１４は、本発明の第３実施形態に係る半導体装置において、ＥＳＤ保護素子１０１ｃの要部について示す図である。ここで、図１３は、断面図である。一方で、図１４は、上面図である。図１３においては、図１４に示すＸ１ｃ−Ｘ２ｃ部分の断面について示している。
【０１０６】
本実施形態においては、図１３に示すように、ＥＳＤ保護素子１０１ｃの断面構造については、第１実施形態と同様である。しかし、図１４に示すように、ＥＳＤ保護素子１０１ｃを構成するか各部の平面構造については、第１実施形態と異なる。この点、および、これに関連する点を除き、本実施形態は、第１実施形態と同様である。このため、重複する個所については、記載を省略する
【０１０７】
図１４に示すように、ＥＳＤ保護素子１０１ｃにおいて、絶縁層３０１ｃとＮ＋拡散層４０１ｃとゲート電極５０１ｃとのそれぞれは、半導体基板１１１のｘｙ面に沿った平面形状が、同心円状になるように形成されている。
【０１０８】
具体的には、絶縁層３０１ｃは、図１３に示すように、第１実施形態と同様に、ゲート電極５０１ｃの下に形成されている。この絶縁層３０１ｃは、図１４に示すように、第１実施形態と同様に、ｘｙ面における平面形状が、ゲート電極５０１ｃと同一になるように形成されている。すなわち、絶縁層３０１ｃは、図１４に示すように、ｘｙ面における平面形状が、第１のＮ＋拡散層４０１Ｅｃを中心にして、その周囲において、円を描くように形成されている。
【０１０９】
一対のＮ＋拡散層４０１ｃのそれぞれは、図１３に示すように、Ｐウェル２０１上において、絶縁層３０１ｃを挟むように設けられている。ここでは、一対のＮ＋拡散層４０１ｃのそれぞれにおいては、絶縁層３０１ｃとの間において、中間濃度層ＮＯＤｃが介在するように設けられている。
【０１１０】
そして、この一対のＮ＋拡散層４０１ｃのうち、内側に位置する第１のＮ＋拡散層４０１Ｅｃは、図１４に示すように、ＥＳＤ保護素子１０１ｃの中心において、円形になるように形成されている。そして、この第１のＮ＋拡散層４０１Ｅｃの外側においては、中間濃度層ＮＯＤｃが、円を描くように設けられている。
【０１１１】
また、一対のＮ＋拡散層４０１のうち、外側に位置する第２のＮ＋拡散層４０１Ｃｃは、図１４に示すように、ｘｙ面における平面形状が、絶縁層３０１ｃの周囲において、円を描くように形成されている。そして、この第２のＮ＋拡散層４０１Ｃｃの内側においては、中間濃度層ＮＯＤｃが、円を描くように設けられている。
【０１１２】
ゲート電極５０１ｃは、図１３に示すように、第１実施形態と同様に、絶縁層３０１ｃ上に形成されている。このゲート電極５０１ｃは、図１４に示すように、第１実施形態と同様に、ｘｙ面における平面形状が、絶縁層３０１ｃと同一である。すなわち、ゲート電極５０１ｃは、図１４に示すように、ｘｙ面における平面形状が、第２のＮ＋拡散層４０１Ｃｃの周囲において、円を描くように形成されている。
【０１１３】
そして、ゲート電極５０１ｃは、図１３および図１４に示すように、第１実施形態の場合と同様に、入力パッドＰＡＤに電気的に接続されている。
【０１１４】
このため、本実施形態においても同様に、ゲート電極５０１ｃは、サージ電圧が入力パッドＰＡＤに入力された際には、Ｐウェル２０１にて絶縁層３０１ｃを介して対面する部分２０１Ｂに、キャリアを誘起させることができる。
【０１１５】
[まとめ]
以上のように、本実施形態において、ＥＳＤ保護素子１０１ｃは、絶縁層３０１ｃとＮ＋拡散層４０１ｃとゲート電極５０１ｃとの各平面形状が、同心円状になるように設けられている。つまり、ＥＳＤ保護素子１０１ｃの平面構造における中心から周囲へ放射状に向かう方向において、絶縁層３０１ｃの幅が、均一になるように構成されている。このため、本実施形態においては、この全方向にて均等にチャージを引き抜くことができる。この結果、局所的に電流が集中することがないため、小面積で効率良く、内部回路ＩＣを的確に保護することができる。
【０１１６】
＜４．その他＞
本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【０１１７】
図１５は、本発明の実施形態に係る半導体装置において、ＥＳＤ保護素子１０１ｄの要部について示す図である。ここで、図１５は、断面図である。
【０１１８】
たとえば、第２実施形態に示したＥＳＤ保護素子１０１ｂに対して、図１５に示すように、バラスト抵抗ＢＲを、Ｐウェル２０１上において、第１のＮ＋拡散層４０１Ｅに隣接させても良い。そして、バラスト抵抗ＢＲにおいて、第１のＮ＋拡散層４０１Ｅが設けられた側とは反対の側に、別途、第２導電型Ｎ＋拡散層４０２ｄを設けても良い。
【０１１９】
ここでは、上述した中間濃度層ＮＯＤと同様な工程を経て、このバラスト抵抗ＢＲを形成する。また、Ｎ＋拡散層４０２ｄについては、一対のＮ＋拡散層４０１ｄと同様な工程を経て形成する。そして、Ｎ＋拡散層４０２ｄに入力パッドＰＡＤを電気的に接続させる。
【０１２０】
このように、バラスト抵抗ＢＲを追加することによって、スナップバック開始電圧Ｖｔ１を任意に調整可能であるので、内部回路ＩＣを的確に保護することができる。
【０１２１】
また、上記の実施形態においては、ＥＳＤ保護素子の平面形状が、矩形形状と円形状である場合について示したが、これに限定されない。この他に、六角形や八角形などの多角形になるように、ＥＳＤ保護素子を形成しても良い。
【０１２２】
また、上記の実施形態においては、ＥＳＤ保護素子が、ＮＰＮ型の寄生バイポーラトランジスタとして動作するように構成する場合について示したが、これに限定されない。たとえば、ＰＮＰ型として動作するように、各部の導電型を変更することによって、上記とは逆極性のサージ電圧から内部回路を保護するように構成していも良い。
【０１２３】
また、上記の実施形態では、ＥＳＤ保護素子について、ｘｙ面にて、ゲート電極と絶縁層とのそれぞれが、内側に位置する第１のＮ＋拡散層の周辺を囲い、第２のＮ＋拡散層４０１Ｃが、絶縁層３０１の周辺を囲っている場合を例示しているが、これに限定されない。
【０１２４】
なお、上記の実施形態において、ＥＳＤ保護素子１０１，１０１ｂ，１０１ｃ，１０１ｄは、本発明の静電放電保護素子に相当する。また、上記の実施形態において、半導体基板１１１は、本発明の半導体基板に相当する。また、上記の実施形態において、Ｐウェル２０１は、本発明のウェルに相当する。また、上記の実施形態において、絶縁層３０１，３０１ｃは、本発明の絶縁層に相当する。また、上記の実施形態において、第１のＮ＋拡散層４０１Ｅｃ，４０１Ｅｄは、本発明の第１の不純物拡散層に相当する。また、上記の実施形態において、第２のＮ＋拡散層４０１Ｃ，４０１Ｃｃは、本発明の第２の不純物拡散層に相当する。また、上記の実施形態において、ゲート電極５０１，５０１ｂ，５０１ｃは、本発明のゲート電極に相当する。また、上記の実施形態において、ＭＯＳトランジスタ９０１は、本発明の「内部回路に含まれる電界効果トランジスタ」に相当する。また、上記の実施形態において、内部回路ＩＣは、本発明の内部回路に相当する。また、上記の実施形態において、入力パッドＰＡＤは、本発明の入力パッドに相当する。また、上記の実施形態において、溝ＴＲは、本発明の溝に相当する。
【図面の簡単な説明】
【０１２５】
【図１】図１は、本発明の第１実施形態に係る半導体装置の要部について示す回路図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置において、ＥＳＤ保護素子１０１の要部について示す図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置において、ＥＳＤ保護素子１０１の要部について示す図である。
【図４】図４は、本発明の第１実施形態に係る半導体装置において、内部回路ＩＣの要部について示す断面図である。
【図５】図５は、本発明の第１実施形態に係る半導体装置のＥＳＤ保護素子１０１において、サージ電圧が入力された際に生ずる正孔密度分布に関して、シミュレーションをした結果を示す図である。
【図６】図６は、本発明の第１実施形態に係る半導体装置を構成するＥＳＤ保護素子１０１に対してゲート電極５０１を設けない素子において、サージ電圧が入力された際に生ずる正孔密度分布に関して、シミュレーションをした結果を示す図である。
【図７】図７は、本発明の第１実施形態に係る半導体装置のＥＳＤ保護素子１０１のＴＬＰ特性について、シミュレーションをした結果を示す図である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。
【図１１】図１１は、本発明の第２実施形態に係る半導体装置において、ＥＳＤ保護素子１０１ｂの要部について示す図である。
【図１２】図１２は、本発明の第２実施形態に係る半導体装置において、ＥＳＤ保護素子１０１ｂの要部について示す図である。
【図１３】図１３は、本発明の第３実施形態に係る半導体装置において、ＥＳＤ保護素子１０１ｃの要部について示す図である。
【図１４】図１４は、本発明の第３実施形態に係る半導体装置において、ＥＳＤ保護素子１０１ｃの要部について示す図である。
【図１５】図１５は、本発明の実施形態に係る半導体装置において、ＥＳＤ保護素子１０１ｄの要部について示す図である。
【符号の説明】
【０１２６】
１０１，１０１ｂ，１０１ｃ，１０１ｄ：ＥＳＤ保護素子、１１１：半導体基板、２０１：第１導電型不純物拡散領域、３０１，３０１ｃ：絶縁層、４０１，４０１ｃ，４０１ｄ：一対のＮ＋拡散層、４０１Ｃ，４０１Ｃｃ：第２のＮ＋拡散層、４０１Ｅｃ，４０１Ｅｄ：第１のＮ＋拡散層、５０１，５０１ｂ，５０１ｃ：ゲート電極、９０１：ＭＯＳトランジスタ、９０１ＣＨ：チャネル形成領域、９０１Ｄ：ドレイン領域、９０１Ｇ：ゲート電極、９０１Ｓ：ソース領域、９０１Ｘ：ゲート絶縁膜、ＢＲ：バラスト抵抗、ＢＶｃｅｏ：パンチスルー耐圧、ＩＣ：内部回路、ＰＡＤ：入力パッド、ＳＰ：スペース、ＴＲ：溝、Ｖｔ１：スナップバック開始電圧、Ｖｔｈ：閾値電圧
【図１】
2010140946.tif 000003
【図２】
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【図３】
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【図４】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図５】
2010140946.tif 000016
【図６】
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