(57)【要約】【課題】製造コストの低減及び動作特性の向上が可能な抵抗変化型メモリを提供する。【解決手段】本発明の例に関わる抵抗変化型メモリは、第１の方向に延在するビット線ＢＬ１と、第２の方向に延在するビット線ｂＢＬ１，ｂＢＬ２と、ワード線ＷＬ１，ＷＬ２と、制御端子がワード線ＷＬ１に接続され、電流経路の一端が第２のビット線ｂＢＬ１に接続される選択トランジスタＳＴ１と、制御端子がワード線ＷＬ２に接続され、電流経路の一端がビット線ｂＢＬ２に接続され、電流経路の他端が選択トランジスタＳＴ１の他端と共有ノードＮ１をなす選択トランジスタＳＴ２と、一端がビット線ＢＬ１に接続され、他端が共有ノードＮ１に接続される抵抗変化型記憶素子１０と、を備える。【選択図】図１
2010225224.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する第１のビット線と、
前記第１の方向と交差する第２の方向に延在する第２及び第３のビット線と、
前記第２の方向に延在する第１及び第２のワード線と、
制御端子が前記第１のワード線に接続され、電流経路の一端が前記第２のビット線に接続される第１の選択トランジスタと、
制御端子が前記第２のワード線に接続され、電流経路の一端が前記第３のビット線に接続され、電流経路の他端が前記第１の選択トランジスタの他端と共有ノードをなす第２の選択トランジスタと、
一端が前記第１のビット線に接続され、他端が前記共有ノードに接続され、且つ、記憶するデータに応じて抵抗値が変化する抵抗変化型記憶素子と、
を具備することを特徴とする抵抗変化型メモリ。
【請求項２】
第１の方向に延在する第１のビット線と、
基板内に設けられ、前記第１の方向に交差する第２の方向に延在し、第２のビット線として機能する第１のソース／ドレイン領域と、基板内に設けられる第２のソース／ドレイン領域と、ゲート絶縁膜を介して前記第１及び第２のソース／ドレイン領域間の前記基板上に設けられる第１のゲート電極とを有する第１の選択トランジスタと、
前記第１の選択トランジスタと共有する前記第２のソース／ドレイン領域と、前記基板内に設けられ、前記第２の方向に延在し、第３のビット線として機能する第３のソース／ドレイン領域と、ゲート絶縁膜を介して前記第２及び第３のソース／ドレイン領域間の前記基板上に設けられる第２のゲート電極とを有する第２の選択トランジスタと、
前記第１のビット線の下方に配置され、前記第１のビット線に接続された一端と、前記第２のソース／ドレイン領域に接続された他端とを有し、記憶するデータに応じて抵抗値が変化する抵抗変化型記憶素子と、
を具備することを特徴とする抵抗変化型メモリ。
【請求項３】
書き込み動作において、
前記抵抗変化型記憶素子が書き込みの対象となった場合に、前記第１及び第２の選択トランジスタがオンされ、前記第１のビット線が、前記第２及び第３のビット線と異なる電位にされ、
前記抵抗変化型記憶素子が書き込みの対象とならない場合、前記第２及び第３のビット線のうち少なくとも一方の電位が、前記第１のビット線と同じ電位にされる、
ことを特徴とする請求項１又は２に記載の抵抗変化型メモリ。
【請求項４】
読み出し動作において、
前記抵抗変化型記憶素子が読み出しの対象となった場合に、前記第１の選択トランジスタはオンされ、前記第２の選択トランジスタはオフされ、前記第１のビット線が、前記第２及び第３のビット線と異なる電位にされ、
前記抵抗変化型記憶素子が読み出しの対象とならない場合、前記第２及び第３のビット線のうち少なくとも一方の電位が、前記第１のビット線と同じ電位にされる、
ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
【請求項５】
読み出し動作において、
前記抵抗変化型記憶素子が読み出しの対象となった場合に、前記第１のビット線に第１の電位を供給し、前記第２及び第３のビット線に前記第１の電位と異なる第２の電位を供給し、前記第１及び第２のワード線に、前記第１の電位と前記第２の電位との中間の第３の電位を供給して、前記第３の電位を用いて、前記第１及び第２の選択トランジスタを駆動し、
前記抵抗変化型記憶素子が読み出しの対象とならない場合、前記第２及び第３のビット線のうち少なくとも一方の電位が、前記第１のビット線と同じ電位にされる、
ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに抵抗変化型記憶素子を用いた抵抗変化型メモリに関する。
【背景技術】
【０００２】
近年、記憶素子として抵抗変化型記憶素子を利用した半導体メモリ、例えばＰＣＲＡＭ（phase-change random access memory)やＭＲＡＭ（magnetic random access memory）などが注目され開発が行われている。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用してメモリセルに“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスである。ＭＲＡＭは、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるという特長を持つため、ＳＲＡＭ、ＰＳＲＡＭ（Pseudo SRAM）、ＤＲＡＭなどを置き換え可能なメモリデバイスの候補の一つとして位置付けられている。
【０００３】
磁気抵抗効果のうち、トンネル磁気抵抗（ＴＭＲ: tunneling magnetoresistive）効果を示す磁気抵抗効果素子を用いたＭＲＡＭが数多く報告されている。ＴＭＲ効果素子としては、２枚の強磁性層とこれらに挟まれた非磁性層とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子を使用するのが一般的である。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。低抵抗状態を“０”と定義し、高抵抗状態を“１”と定義することで、ＭＴＪ素子に１ビットデータを記録することができる。
【０００４】
ＭＲＡＭの書き込みは、例えば、ＭＴＪ素子に書き込み電流を流し、この書き込み電流の向きによって、ＭＴＪ素子の磁化配列を、平行状態から反平行状態、或いは反平行状態から平行状態に変化させる。例えば、一般的な１Ｔｒ＋１ＭＴＪ型のメモリセルでは、ＭＴＪ素子の一端が第１のビット線に接続され，ＭＴＪ素子の他端が選択トランジスタの一方のソース／ドレイン領域に接続され、選択トランジスタの他方のソース／ドレイン領域は第２のビット線に接続される、という接続構成をとる。そして、第１のビット線と第２のビット線は、同じ方向に延在し、それぞれ異なる金属配線層で形成される。そのため、製造工程および製造コストが増大する。
【０００５】
また、１Ｔｒ＋１ＭＴＪ型のメモリセルにおいて、書き込み電流をＭＴＪ素子に供給する際、書き込み電流は、１個の選択トランジスタを経由する。そのため、書き込み電流は、選択トランジスタのゲート耐圧やソース−ドレイン間耐圧などの制限を受け、ＭＴＪ素子の磁化配列を変化させるのに十分な大きさの電流値を確保できない場合が生じる。
【０００６】
尚、特許文献１には、ビット線対をなす２本のビット線が互いに交差する方向に延在し、２つのＴＭＲ効果素子に対して２つの選択トランジスタが設けられた、２Ｔｒ＋２ＭＴＪ型のメモリセルが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１４７５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、製造コストの低減及び動作特性の向上が可能な抵抗変化型メモリを提供する。
【課題を解決するための手段】
【０００９】
本発明の例に関わる抵抗変化型メモリは、第１の方向に延在する第１のビット線と、前記第１の方向と交差する第２の方向に延在する第２及び第３のビット線と、前記第２の方向に延在する第１及び第２のワード線と、制御端子が前記第１のワード線に接続され、電流経路の一端が前記第２のビット線に接続される第１の選択トランジスタと、制御端子が前記第２のワード線に接続され、電流経路の一端が前記第３のビット線に接続され、電流経路の他端が前記第１の選択トランジスタの他端と共有ノードをなす第２の選択トランジスタと、一端が前記第１のビット線に接続され、他端が前記共有ノードに接続され、且つ、記憶するデータに応じて抵抗値が変化する抵抗変化型記憶素子と、を備える。
【００１０】
本発明の例に関わる抵抗変化型メモリは、第１の方向に延在する第１のビット線と、基板内に設けられ、前記第１の方向に交差する第２の方向に延在し、第２のビット線として機能する第１のソース／ドレイン領域と、基板内に設けられる第２のソース／ドレイン領域と、ゲート絶縁膜を介して前記第１及び第２のソース／ドレイン領域間の前記基板上に設けられる第１のゲート電極とを有する第１の選択トランジスタと、前記第１の選択トランジスタと共有する前記第２のソース／ドレイン領域と、前記基板内に設けられ、前記第２の方向に延在し、第３のビット線として機能する第３のソース／ドレイン領域と、ゲート絶縁膜を介して前記第２及び第３のソース／ドレイン領域間の前記基板上に設けられる第２のゲート電極とを有する第２の選択トランジスタと、前記第１のビット線の下方に配置され、前記第１のビット線に接続された一端と、前記第２のソース／ドレイン領域に接続された他端とを有し、記憶するデータに応じて抵抗値が変化する抵抗変化型記憶素子と、を備える。
【発明の効果】
【００１１】
本発明によれば、製造コストの低減及び動作特性の向上が可能な抵抗変化型メモリを提供できる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る抵抗変化型メモリのメモリセルの等価回路図である。
【図２】本実施形態に係る抵抗変化型メモリのメモリセルの平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】図２のＩＶ−ＩＶ線に沿う断面図である。
【図５】抵抗変化型記憶素子の構成例を示す断面図である。
【図６】本実施形態に係る抵抗変化型メモリのメモリセルアレイの等価回路図である。
【図７】本実施形態に係る抵抗変化型メモリのメモリセルアレイの平面図である。
【図８】図７のＡ−Ａ’線に沿う断面図である。
【図９】図７のＢ−Ｂ’線に沿う断面図である。
【図１０】本実施形態に係る抵抗変化型メモリの動作を説明するための波形図である。
【図１１】本実施形態に係る抵抗変化型メモリの動作を説明するための波形図である。
【図１２】本実施形態に係る抵抗変化型メモリの動作を説明するための波形図である。
【図１３】図７に示されるメモリセルアレイの実施例を説明するための平面図である。
【図１４】図１３のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図１５】本実施形態に係る抵抗変化型メモリの動作を説明するための波形図である。
【図１６】図７に示されるメモリセルアレイの変形例を説明するための平面図である。
【図１７】図１６のＥ−Ｅ’線に沿う断面図である。
【図１８】図１６のＦ−Ｆ’線に沿う断面図である。
【図１９】抵抗変化型記憶素子の構成例を示す断面図である。
【図２０】抵抗変化型記憶素子の構成例を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
抵抗変化型メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：phase-change random access memory）など様々な種類のメモリがある。
【００１５】
本実施形態では、主に、ＭＲＡＭを例として、説明する。
【００１６】
［実施形態］
以下、図１乃至図２０を参照して、本発明の実施形態に係る抵抗変化型メモリについて、説明する。
【００１７】
（１）  メモリセル  
図１乃至図４を用いて、本実施形態に係る抵抗変化型メモリ（ＭＲＡＭ）のメモリセルについて、説明する。
【００１８】
図１は、本実施形態に係るメモリを構成するメモリセルの等価回路図を示している。
【００１９】
図１に示されるメモリセルＭＣ１は、１つの抵抗変化型記憶素子１０と２つの選択トランジスタＳＴ１，ＳＴ２とを構成素子としている。
【００２０】
選択トランジスタＳＴ１，ＳＴ２は、例えば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。
【００２１】
第１の選択トランジスタＳＴ１のゲートは、ワード線ＷＬ１に電気的に接続されている。選択トランジスタＳＴ１の電流経路（ソース／ドレイン）の一端は、ビット線（第２のビット線）ｂＢＬ１に電気的に接続されている。  
第２の選択トランジスタＳＴ２のゲートは、ワード線ＷＬ２に電気的に接続されている。選択トランジスタＳＴ２の電流経路（ソース／ドレイン）の一端は、ビット線（第３のビット線）ｂＢＬ２に電気的に接続されている。  
選択トランジスタＳＴ１の電流経路の他端は選択トランジスタＳＴ２の電流経路の他端に電気的に接続され、その接続点は共有ノードＮ１となっている。
【００２２】
抵抗変化型記憶素子１０は、２端子素子である。抵抗変化型記憶素子１０の一端は、ビット線ＢＬ１に電気的に接続される。抵抗変化型記憶素子１０の他端は、２つの選択トランジスタＳＴ１，ＳＴ２の共有ノードＮ１に電気的に接続されている。
【００２３】
ビット線（第１のビット線）ＢＬ１は、例えば、Ｘ方向に延在している。ワード線ＷＬ１，ＷＬ２は、Ｘ方向に交差するＹ方向に延在している。  
ビット線ＢＬ１に対してビット線対をなすビット線は、ビット線ｂＢＬ１とビット線ｂＢＬ２である。２本のビット線ｂＢＬ１，ｂＢＬ２は、Ｙ方向、すなわち、ビット線ＢＬ１に交差する方向に延在している。
【００２４】
図２乃至図４は、図１に示されるメモリセルＭＣの構造を示している。図２は、１つのメモリセルＭＣの平面構造を示している。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図を示し、図４は、図２のＩＶ−ＩＶ線に沿う断面図を示している。尚、図４においては、図面手前又は奥行き方向にある部材を破線で示し、明確化のため、一部の部材の図示を省略している。
【００２５】
基板１は、素子分離絶縁層５０が埋め込まれた素子分離領域と半導体領域からなる活性領域（素子形成領域）とを有する。メモリセルの構成素子は、活性領域内に形成される。
【００２６】
基板１の活性領域内に、２つの選択トランジスタＳＴ１，ＳＴ２が設けられる。  
基板（活性領域）１上には、ゲート絶縁膜２０，２２を介して、２つのゲート電極２１，２３がそれぞれ設けられる。２つのゲート電極２１，２３は、所定の間隔を空けて互いに隣り合う。２つのゲート電極２１，２３は、Ｙ方向に延在し、２本のワード線ＷＬ１，ＷＬ２としてそれぞれ用いられる。
【００２７】
選択トランジスタＳＴ１は、２つのソース／ドレイン領域３０，３１，３２，３３を基板１内に有する。選択トランジスタＳＴ２は、２つのソース／ドレイン領域３２，３３，３４，３５を基板１内に有する。  
選択トランジスタＳＴ１及び選択トランジスタＳＴ２は、ワード線ＷＬ１，ＷＬ２（ゲート電極２１，２３）間の基板１内に設けられたソース／ドレイン領域３２，３３を共有する。２つの選択トランジスタＳＴ１，ＳＴ２によって共有されるソース／ドレイン領域３２，３３は、共有ノードＮ１となる。
【００２８】
共有ノードＮ１となるソース／ドレイン領域３２，３３を除いた残りのソース／ドレイン領域３０，３１，３４，３５は、ビット線ｂＢＬ１，ｂＢＬ２として機能する。  
つまり、選択トランジスタＳＴ１が有するソース／ドレイン領域３０，３１は、ビット線ｂＢＬ１として用いられ、Ｙ方向に延在する。選択トランジスタＳＴ２が有するソース／ドレイン領域３４，３５は、ビット線ｂＢＬ２として用いられ、Ｙ方向に延在する。  
尚、共有ノードＮ１となるソース／ドレイン領域３２，３３は、Ｙ方向に延在せず、素子分離絶縁層（図示せず）によって、Ｙ方向において電気的に分離される。
【００２９】
ソース／ドレイン領域のそれぞれは、不純物拡散層３０，３２，３４とシリサイド層３１，３３，３５とから構成される。シリサイド層３１，３３，３５は、不純物拡散層３０，３２，３４表面上に形成される。尚、ソース／ドレイン領域は、シリサイド層を有さずに、不純物拡散層のみからなってもよい。  
共有ノードＮ１となるソース／ドレイン領域３２，３３上に、コンタクト４０が設けられる。
【００３０】
コンタクト４０上には、抵抗変化型記憶素子１０が設けられている。選択トランジスタＳＴ１，ＳＴ２及び抵抗変化型記憶素子１０を覆うように、層間絶縁膜５１が半導体基板１上に設けられている。
【００３１】
抵抗変化型記憶素子１０上及び層間絶縁膜５１上には、ビット線ＢＬ１が、抵抗変化型記憶素子１０と電気的に接続されるように、設けられる。ビット線ＢＬ１は、２本のビット線ｂＢＬ１，ｂＢＬ２と対をなしている。図３及び図４に示す例では、ビット線ＢＬ１は、抵抗変化型記憶素子１０に直接接触している。ビット線ＢＬ１は、金属（例えばアルミニウム（Ａｌ））などの導電体からなる。尚、ビット線ＢＬ１と抵抗変化型記憶素子１０との間に、コンタクト（ビアプラグ）が設けられてもよい。
【００３２】
ビット線ＢＬ１は、Ｘ方向に延在する。上記のように、ソース／ドレイン領域からなる２本のビット線ｂＢＬ１，ｂＢＬ２は、Ｙ方向に延在する。よって、本例のメモリセルＭＣ１においては、ビット線ＢＬ１とビット線ｂＢＬ１，ｂＢＬ２は、互いに交差する方向に延在する。また、ワード線ＷＬ１，ＷＬ２は、ビット線ＢＬ１と交差する方向に延在し、ビット線ｂＢＬ１，ｂＢＬ２と同じ方向に延在する。
【００３３】
尚、上記のように、ビット線ｂＢＬ１，ｂＢＬ２は基板（活性領域）１内に設けられ、ビット線ＢＬ１は、ビット線ｂＢＬ１，ｂＢＬ２よりも上層の層間絶縁膜５１上に設けられている。以下では、説明の明確化のため、ビット線ＢＬ１のことを上層ビット線ＢＬ１とよび、上層ビット線ＢＬ１より下層にあるビット線ｂＢＬ１，ｂＢＬ２のことを下層ビット線ｂＢＬ１，ｂＢＬ２とよぶ。
【００３４】
図５は、抵抗変化型メモリとしてのＭＲＡＭに含まれる１個の抵抗変化型記憶素子１０の構成を示す断面図である。ＭＲＡＭは、抵抗変化型記憶素子１０の磁化状態により情報を記憶するメモリデバイスである。ＭＲＡＭに用いられる抵抗変化型記憶素子１０は、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用した磁気抵抗効果素子１０である。
【００３５】
磁気抵抗効果素子１０は、下部電極１１、磁化参照層（固定層）１２、中間層（非磁性層）１３、磁化自由層（記録層）１４、上部電極１５が順に積層された積層構造を有する。尚、磁化参照層１２と磁化自由層１４とは、積層順序が逆であってもよい。このように、ＭＲＡＭに用いられる磁気抵抗効果素子１０は、２枚の強磁性層１２，１４とこれらに挟まれた非磁性層１３とからなる積層構造を有した素子であって、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子である。以下では、磁気抵抗効果素子１０のことを、ＭＴＪ素子１０とよぶ。
【００３６】
磁化自由層１４は、磁化（或いはスピン）の方向が可変である（反転する）。磁化参照層１２は、磁化の方向が不変である（固着している）。「磁化参照層１２の磁化方向が不変である」とは、磁化自由層１４の磁化方向を反転するために使用される磁化反転電流を磁化参照層１２に流した場合に、磁化参照層１２の磁化方向が変化しないことを意味する。したがって、ＭＴＪ素子１０において、磁化参照層１２として反転電流の大きな磁性層を用い、磁化自由層１４として磁化参照層１２よりも反転電流の小さい磁性層を用いることによって、磁化方向が可変の磁化自由層１４と磁化方向が不変の磁化参照層１２とを備えたＭＴＪ素子１０を実現することができる。スピン偏極電子により磁化反転を引き起こす場合、その反転電流は減衰定数、異方性磁界、及び、体積に比例するため、これらを適切に調整して、磁化自由層１４と磁化不変層１２との反転電流に差を設けることができる。また、磁化参照層１２の磁化を固定する方法としては、磁化参照層１２に隣接して反強磁性層（図示せず）を設け、磁化参照層１２と反強磁性層との交換結合によって、磁化参照層１２の磁化方向を固定することができる。
【００３７】
磁化参照層１２及び磁化自由層１４の容易磁化方向は、膜面（或いは積層面）に対して垂直であってもよいし（以下、垂直磁化とよぶ）、膜面に対して平行であってもよい（以下、面内磁化とよぶ）。垂直磁化の磁性層は、膜面に垂直方向の磁気異方性を有しており、面内磁化の磁性層は、面内方向の磁気異方性を有している。垂直磁化型を用いた場合は、面内磁化型のように磁化方向を決定するのに、ＭＴＪ素子の素子形状を制御する必要がなく、微細化に適しているという利点がある。ＭＴＪ素子１０の平面形状は、特に制限がなく、円、楕円、正方形、長方形等のいずれを用いてもよい。また、正方形或いは長方形の角が丸くなった形状、或いは角が欠けた形状であってもよい。
【００３８】
磁化参照層１２及び磁化自由層１４は、高い保磁力を持つ磁性材料から構成され、具体的には、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を有することが好ましい。中間層１３は、非磁性体からなり、具体的には、絶縁体、半導体、金属などを用いることが可能である。中間層１３は、これに絶縁体或いは半導体を用いた場合はトンネルバリア層と呼ばれる。
【００３９】
なお、磁化参照層１２及び磁化自由層１４の各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、磁化参照層１２及び磁化自由層１４の各々は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（交換結合）した強磁性結合構造であってもよい。
【００４０】
また、ＭＴＪ素子１０は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子１０は、第１の磁化参照層、第１の中間層、磁化自由層、第２の中間層、第２の磁化参照層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による磁化自由層の磁化反転を制御しやすいという利点がある。
【００４１】
本実施形態に係る抵抗変化型メモリ（例えば、ＭＲＡＭ）において、１本のビット線ＢＬ１とそれと対をなす２本のビット線ｂＢＬ１，ｂＢＬ２は、互いに交差する方向に延在する。  
そして、本実施形態に係る抵抗変化型メモリに用いられる１つのメモリセルＭＣ１は、１つの抵抗変化型記憶素子（例えば、ＭＴＪ素子）１０と２つの選択トランジスタＳＴ１，ＳＴ２とから構成される。
【００４２】
本実施形態においては、上層ビット線ＢＬ１は、層間絶縁膜５１上に設けられた金属から構成される。上層ビット線ＢＬ１と対をなす下層ビット線ｂＢＬ１，ｂＢＬ２は、基板１内に設けられ、且つ、選択トランジスタのソース／ドレイン領域から構成される。
【００４３】
このように、本実施形態では、ビット線対を構成する一方のビット線ｂＢＬ１，ｂＢＬ２が、基板１内に設けられた不純物拡散層及びシリサイド層から構成される。それゆえ、下層ビット線ｂＢＬ１，ｂＢＬ２を設けるための配線層が不要となり、基板１上に積層される配線層の数を削減できる。この結果として、製造工程が削減できる。
【００４４】
また、ビット線ｂＢＬ１，ｂＢＬ２の形成工程は、選択トランジスタＳＴ１，ＳＴ２のソース／ドレイン領域の形成工程と共通化される。よって、製造工程を削減でき、且つ、下層ビット線を形成するための部材を別途用意する必要はない。
【００４５】
したがって、ビット線対を構成する配線ＢＬ１，ｂＢＬ１，ｂＢＬ２が交差する構造を有することによって、製造コストを削減できる。
【００４６】
また、本実施形態では、１つの抵抗変化型記憶素子１０に対して、２つの選択トランジスタＳＴ１，ＳＴ２が備えられている。
【００４７】
これによって、書き込み電流を、２つの選択トランジスタＳＴ１，ＳＴ２の駆動力を利用して、抵抗変化型記憶素子（ＭＴＪ素子）１０に供給できる。よって、１Ｔｒ＋１ＭＴＪ型のメモリセルのように、書き込み電流が、１つの選択トランジスタによってＭＴＪ素子に供給される場合に比較して、図１乃至図４に示されるメモリセルは、より大きな電流量の書き込み電流を、抵抗変化型記憶素子１０に供給できる。
【００４８】
以上のように、本発明の実施形態に係る抵抗変化型メモリによれば、製造コストが低く、且つ、動作特性が向上した抵抗変化型メモリを提供できる。
【００４９】
（２）  メモリセルアレイ  
図６乃至図９を用いて、図１乃至図４に示されるメモリセルを用いたメモリセルアレイの回路構成及び構造について、説明する。
【００５０】
（ａ）  回路構成  
図６は、本実施形態に係る抵抗変化型メモリ（ＭＲＡＭ）のメモリセルアレイ１００の回路構成を示す等価回路図である。
【００５１】
メモリセルアレイ１００内には、複数のメモリセルＭＣ１〜ＭＣ６が、Ｘ方向及びＹ方向に沿って、マトリクス状に配列されている。ここでは、６つのメモリセルＭＣ１〜ＭＣ６を用いた例を示している。
【００５２】
メモリセルアレイ１００内には、Ｘ方向に延在する複数の上層ビット線ＢＬ１，ＢＬ２が設けられている。複数の上層ビット線ＢＬ１，ＢＬ２は、Ｙ方向に隣接している。尚、図６においては、一例として、２本の上層ビット線ＢＬ１，ＢＬ２を図示している。
【００５３】
上層ビット線ＢＬ１，ＢＬ２は、Ｘ方向に配列されている複数のメモリセルＭＣ１〜ＭＣ６に共通に接続される。図６に示す例において、上層ビット線ＢＬ１には、上層ビット線ＢＬ１の延在方向（Ｘ方向）に沿って配列された３つのメモリセルＭＣ１〜ＭＣ３が接続される。また、上層ビット線ＢＬ２には、上層ビット線ＢＬ２の延在方向に沿って配列された３つのメモリセルＭＣ４〜ＭＣ６が接続されている。
【００５４】
メモリセルアレイ１００内には、Ｙ方向に延在する複数の下層ビット線ｂＢＬ１〜ｂＢＬ４が設けられている。下層ビット線ｂＢＬ１〜ｂＢＬ４は、上層ビット線ＢＬ１，ＢＬ２と交差する方向に延在している。図６においては、一例として、４本の下層ビット線ｂＢＬ１〜ｂＢＬ４を図示している。
【００５５】
下層ビット線ｂＢＬ１〜ｂＢＬ４は、Ｙ方向に配列されている複数のメモリセルＭＣ１〜ＭＣ６に共通に接続される。例えば、下層ビット線ｂＢＬ１及び下層ビット線ｂＢＬ２は、Ｙ方向に互いに隣接するメモリセルＭＣ１とメモリセルＭＣ４とに、共通に接続されている。また、下層ビット線ｂＢＬ１〜ｂＢＬ４は、Ｘ方向に互いに隣接する２つのメモリセルＭＣ１〜ＭＣ６によって共有される。例えば、下層ビット線ｂＢＬ２は、Ｘ方向に互いに隣接するメモリセルＭＣ１とメモリセルＭＣ２とによって、共通に接続されている。下層ビット線ｂＢＬ１〜ｂＢＬ４のそれぞれは、上層ビット線ＢＬ１とビット線対をなすと共に、上層ビット線ＢＬ２ともビット線対をなす。
【００５６】
メモリセルアレイ１００内には、Ｙ方向に延在する複数のワード線ＷＬ１〜ＷＬ６が設けられている。図６においては、一例として、６本のワード線ＷＬ１〜ＷＬ６を示している。
【００５７】
本実施形態において、各メモリセルＭＣ１〜ＭＣ６は、１つのＭＴＪ素子１０と２つの選択トランジスタＳＴ１，ＳＴ２とから構成され、２Ｔｒ＋１ＭＴＪ型のメモリセルになっている。
【００５８】
メモリセルＭＣ１は、ＭＴＪ素子１０１と２つの選択トランジスタＳＴ１１，ＳＴ１２とから構成されている。ＭＴＪ素子１０１の一端は、上層ビット線ＢＬ１に電気的に接続され、ＭＴＪ素子１０１の他端は、２つの選択トランジスタＳＴ１１，ＳＴ２１の電流経路の一端からなる共有ノードＮ１に電気的に接続される。選択トランジスタＳＴ１１の電流経路の他端は、下層ビット線ｂＢＬ１に接続され、選択トランジスタＳＴ２１の電流経路の他端は、下層ビット線ｂＢＬ２に接続される。また、選択トランジスタＳＴ１１のゲートは、ワード線ＷＬ１に接続され、選択トランジスタＳＴ２１のゲートは、ワード線ＷＬ２に接続される。
【００５９】
メモリセルＭＣ２は、ＭＴＪ素子１０２と２つの選択トランジスタＳＴ１２，ＳＴ２２とから構成されている。ＭＴＪ素子１０２の一端は、上層ビット線ＢＬ１に電気的に接続され、ＭＴＪ素子１０２の他端は、２つの選択トランジスタＳＴ１１，ＳＴ２１の電流経路の一端からなる共有ノードＮ２に電気的に接続される。選択トランジスタＳＴ１２の電流経路の他端は、下層ビット線ｂＢＬ３に接続され、選択トランジスタＳＴ２２の電流経路の他端は、下層ビット線ｂＢＬ２に接続される。下層ビット線ｂＢＬ２は、Ｘ方向に隣接する２つの選択トランジスタＳＴ２１，ＳＴ２２に共通に接続される。また、選択トランジスタＳＴ２２のゲートは、ワード線ＷＬ３に接続され、選択トランジスタＳＴ１２のゲートは、ワード線ＷＬ４に接続される。
【００６０】
メモリセルＭＣ３は、ＭＴＪ素子１０３と２つの選択トランジスタＳＴ１３，ＳＴ２３とから構成されている。ＭＴＪ素子１０３の一端は、上層ビット線ＢＬ１に電気的に接続され、ＭＴＪ素子１０３の他端は、２つの選択トランジスタＳＴ１３，ＳＴ２３の電流経路の一端からなる共有ノードＮ３に電気的に接続される。選択トランジスタＳＴ１３の電流経路の他端は、下層ビット線ｂＢＬ３に接続され、選択トランジスタＳＴ２３の電流経路の他端は、下層ビット線ｂＢＬ４に接続される。下層ビット線ｂＢＬ３は、Ｘ方向に隣接する２つの選択トランジスタＳＴ１２，ＳＴ１３に共通に接続される。また、選択トランジスタＳＴ１３のゲートは、ワード線ＷＬ５に接続され、選択トランジスタＳＴ２３のゲートは、ワード線ＷＬ６に接続される。
【００６１】
尚、上層ビット線ＢＬ２に接続されるメモリセルＭＣ４〜ＭＣ６の構成は、上層ビット線ＢＬ１に接続されるメモリセルＭＣ１〜ＭＣ３の構成の繰り返しである。
【００６２】
上層ビット線ＢＬ２に接続された３つのメモリセルＭＣ４〜ＭＣ６は、各メモリセルＭＣ４〜ＭＣ６を構成するＭＴＪ素子１０３〜１０６の一端が、上層ビット線ＢＬ２に接続されている。また、各メモリセルＭＣ４〜ＭＣ６内のＭＴＪ素子１０３〜１０６の他端は、メモリセルＭＣ４〜ＭＣ６を構成する２つの選択トランジスタＳＴ１４〜ＳＴ１６，ＳＴ２４〜ＳＴ２６の共有ノードＮ３〜Ｎ６に、それぞれ接続される。
【００６３】
下層ビット線ｂＢＬ１〜ｂＢＬ４はＹ方向に隣接するメモリセルに共通に用いられるため、下層ビット線ｂＢＬ１〜ｂＢＬ４に対する選択トランジスタＳＴ１４〜ＳＴ１６，ＳＴ２４〜ＳＴ２６の接続構成は、メモリセルＭＣ１〜ＭＣ３の選択トランジスタＳＴ１１〜ＳＴ１３，ＳＴ２１〜ＳＴ２３の下層ビット線ｂＢＬ１〜ｂＢＬ４に対する接続構成と同様である。
【００６４】
また、選択トランジスタＳＴ１４〜ＳＴ１６，ＳＴ２４〜ＳＴ２６のゲートは、ワード線ＷＬ１〜ＷＬ６にそれぞれ接続される。
【００６５】
（ｂ）  構造  
図７乃至図９を用いて、本実施形態に係る抵抗変化型メモリ（ＭＲＡＭ）のメモリセルアレイの構造について説明する。図７は、ＭＲＭＡのメモリセルアレイ１００の平面図である。図８は、図７のＡ−Ａ’線に沿った断面図である。図９は、図８のＢ−Ｂ’線に沿った断面図である。尚、図２乃至図４を用いて説明した要素と同じ構成要素については、同一の符号を付し、その説明は必要に応じて行う。
【００６６】
基板１は、例えば、Ｐ型半導体基板、Ｐ型ウェルを有する半導体基板、Ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板などである。半導体基板としては、例えばシリコン（Ｓｉ）が用いられる。
【００６７】
基板１表面領域は、素子分離絶縁層５０が埋め込まれた素子分離領域ＳＴＩと絶縁層が形成されない半導体領域（活性領域）ＡＡとからなる。  
素子分離絶縁層５０は、例えばＳＴＩ（Shallow trench Isolation）により構成される。素子分離絶縁層５０には、例えば、酸化シリコンが用いられる。
【００６８】
活性領域ＡＡは、格子状の平面形状を有している。  
格子状のＸ方向に延在している領域ａａｘは、上層ビット線ＢＬ１，ＢＬ２の下方に設けられている。この領域ａａｘ内に、ＭＴＪ素子１０１〜１０６及び選択トランジスタＳＴ１１〜ＳＴ１６，ＳＴ２１〜ＳＴ２６が設けられている。
【００６９】
格子状のＹ方向に延在している領域ａａｙ内に、下層ビット線ｂＢＬ１〜ｂＢＬ４が設けられている。
【００７０】
ワード線ＷＬ１〜ＷＬ６は、下層ビット線ｂＢＬ１〜ｂＢＬ４と同じ方向に延在し、領域ａａｘ及び素子分離領域ＳＴＩと交差する。基板１の半導体領域ａａｘとワード線ＷＬ１〜ＷＬ６との交差位置に、選択トランジスタＳＴ１１〜ＳＴ１６，ＳＴ２１〜ＳＴ２６が設けられている。
【００７１】
例えば、２本のワード線ＷＬ１，ＷＬ２及び２本の下層ビット線ｂＢＬ１，ｂＢＬ２のように、２本のワード線は、２本の下層ビット線にＸ方向に挟まれたレイアウトになっている。
【００７２】
各ＭＴＪ素子１０１〜１０６は、１つのメモリセルを構成する２つの選択トランジスタＳＴ１１〜ＳＴ１６，ＳＴ２１〜ＳＴ２６の間に配置される。Ｙ方向に隣接するＭＴＪ素子１０１〜１０６の間には、素子分離領域ＳＴＩが設けられている。Ｘ方向に配列された２つのＭＴＪ素子１０１〜１０６の間には、２本のワード線と１本の下層ビット線が、配置されている。
【００７３】
各メモリセルＭＣ１〜ＭＣ６は、例えば、四角形状の平面形状を有する。
【００７４】
図８に示すように、基板１の活性領域において、格子状のＸ方向に延在している領域ａａｘは、絶縁層を用いた分離はなされておらず、領域ａａｙを介して互いに繋がっている。このように、活性領域ＡＡは、Ｘ方向に隣接するメモリセルＭＣ１〜ＭＣ３で共通に用いられている。本実施形態において、Ｘ方向に隣接するメモリセルＭＣ１〜ＭＣ３間の電気的な分離は、選択トランジスタＳＴ１１〜ＳＴ１３，ＳＴ２１〜ＳＴ２３のカットオフの制御や下層ビット線の電位の制御によって、実行される。
【００７５】
上記のように、Ｘ方向に互いに隣接するメモリセルＭＣ１とメモリセルＭＣ２は、２本の下層ビット線ｂＢＬ１〜ｂＢＬ３のうち、一方の下層ビット線ｂＢＬ２を共通に用いている。よって、異なるメモリセルＭＣ１，ＭＣ２をそれぞれ構成する一方の選択トランジスタＳＴ２１，ＳＴ２２は、共有ノードを形成しない側のソース／ドレイン領域３４１，３５１を、下層ビット線ｂＢＬ２として、共有する。これと同様に、メモリセルＭＣ２とメモリセルＭＣ３とにおいても、選択トランジスタＳＴ１２と選択トランジスタＳＴ１３は、ソース／ドレイン領域３０２，３１２を、下層ビット線ｂＢＬ３として、共有する。
【００７６】
そして、下層ビット線ｂＢＬ１〜ｂＢＬ４として機能するソース／ドレイン領域３０１〜３５１，３０２〜３５２はＹ方向に延在し、Ｙ方向に隣接する複数のメモリセルに対して、選択トランジスタＳＴ１４〜ＳＴ１６，ＳＴ２４〜ＳＴ２６のソース／ドレイン領域として共通に用いられる。
【００７７】
ソース／ドレイン領域３０１〜３５１，３０２〜３５２は、例えば、不純物拡散層３０１，３２１，３４１，３０２，３２２，３４２とシリサイド層３１１，３３１，３５１，３５２，３５２，３５２とから構成される。シリサイド層３１１，３３１，３５１，３５２，３５２，３５２は、不純物拡散層３０１，３２１，３４１，３０２，３２２，３４２上に設けられる。
【００７８】
不純物拡散層３０１，３２１，３４１，３０２，３２２，３４２は、例えば、Ｎ型不純物領域である。シリサイド層３１１，３３１，３５１，３５２，３５２，３５２には、例えば、ニッケルシリサイドや、チタンシリサイドなどが用いられる。シリサイド層３１１，３３１，３５１，３５２，３５２，３５２は、例えば、選択トランジスタＳＴ１，ＳＴ２のゲート電極２１１〜２１３，２３１〜２３３、つまり、ワード線ＷＬ１〜ＷＬ６の低抵抗化のためのシリサイド処理と同時に、形成される。ソース／ドレイン領域の一部にシリサイド層３１，３３，３５が用いられることによって、下層ビット線ｂＢＬ１〜ｂＢＬ４の抵抗値が低くされる。これと共に、コンタクト４０１〜４０３と共有ノード（ソース／ドレイン領域）Ｎ１〜Ｎ３との接触抵抗が低減される。但し、シリサイド層は、形成しなくともよい。
【００７９】
ワード線ＷＬ１〜ＷＬ６は、ゲート絶縁膜を介して、活性領域ａａｘ上に設けられる。ワード線ＷＬ１〜ＷＬ６は、選択トランジスタＳＴ１１〜ＳＴ１３，ＳＴ２１〜ＳＴ２３のゲート電極２１１〜２１３，２３１〜２３３として、それぞれ機能する。つまり、選択トランジスタのゲート電極２１１〜２１３，２３１〜２３３は、活性領域ａａｘ及び素子分離領域ＳＴＩをまたがってＹ方向に延在し、Ｙ方向に配列された複数の選択トランジスタによって、共有される。
【００８０】
ノードＮ１〜Ｎ３として２つの選択トランジスタが共有するソース／ドレイン領域３２１，３３１，３２２，３３２，３２３，３３３上には、コンタクト４０１〜４０３がそれぞれ設けられる。コンタクト４０は、例えば、タングステンなどの導電体からなる。コンタクト４０１〜４０３上に、ＭＴＪ素子１０１〜１０３がそれぞれ設けられる。
【００８１】
上層ビット線ＢＬ１は、Ｘ方向に延在して、複数のＭＴＪ素子１０１〜１０３上に設けられる。上層ビット線ＢＬ１は、Ｘ方向に配列された複数のメモリセルＭＣ１〜ＭＣ３で共通に用いられる。
【００８２】
本実施形態において、１つのメモリセルのセルサイズは、８Ｆ２（Ｆは最小加工寸法）になる。
【００８３】
図６乃至図９に示すように、図１乃至図４に示されるメモリセルを用いてメモリセルアレイを構成する場合に、下層ビット線ｂＢＬ１〜ｂＢＬ４として機能する選択トランジスタのソース／ドレイン領域を、隣接するメモリセル（選択トランジスタ）間で共有化することによって、メモリセルＭＣ１〜ＭＣ６及びメモリセルアレイ１００のサイズが縮小される。
【００８４】
（３）  動作  
図１０乃至図１２を用いて、本実施形態に係る抵抗変化型メモリ（ＭＲＡＭ）の動作について、説明する。尚、ここでは、図５乃至図９も適宜用いて、ＭＲＡＭの動作について、説明する。
【００８５】
（ａ）  書き込み動作  
まず、図５を用いて、スピン注入書き込み方式によるＭＴＪ素子１０の書き込み動作について説明する。なお、この説明において、電流とは、電子の流れをいうものとする。
【００８６】
磁化参照層１２と磁化自由層１４との磁化方向が平行となる平行状態（低抵抗状態）について説明する。この場合、磁化参照層１２から磁化自由層１４へ向かう電流を供給する。磁化参照層１２を通過した電子のうちマジョリティーな電子は、磁化参照層１２の磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が磁化自由層１４に移動することにより、スピントルクが磁化自由層１４に印加され、磁化自由層１４の磁化方向は、磁化参照層１２の磁化方向と平行に揃えられる。この平行配列のときはＭＴＪ素子１０の抵抗値は最も小さくなる。磁化方向が平行状態の場合が、例えば、“０”データと規定される。
【００８７】
磁化参照層１２と磁化自由層１４との磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。この場合、磁化自由層１４から磁化参照層１２へ向かう電流を供給する。磁化参照層１２によって反射された電子のうちマジョリティーな電子は、磁化参照層１２の磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が磁化自由層１４に移動することにより、スピントルクが磁化自由層１４に印加され、磁化自由層１４の磁化方向は、磁化参照層１２の磁化方向と反平行に揃えられる。この反平行配列のときはＭＴＪ素子１０の抵抗値は最も大きくなる。磁化方向が反平行状態の場合が、例えば、“１”データと規定される。
【００８８】
図１０を用いて、図６乃至図９に示されるＭＲＡＭに対する書き込み動作について説明する。尚、書き込みの対象となる選択セルは、メモリセルＭＣ２とし、選択セルＭＣ２とよぶ。選択セルＭＣ２以外のメモリセルのことは、非選択セルＭＣ１，ＭＣ３〜ＭＣ６とよぶ。
【００８９】
まず、時間Ｔ１において、選択セルＭＣ２が接続されたワード線（選択ワード線とよぶ）ＷＬ３，ＷＬ４の電位が、“Ｌ（low）”レベルから“Ｈ（High）”レベルにされ、選択ワード線ＷＬ３，ＷＬ４が活性化される。  
本実施形態においては、１つのメモリセルは２本のワード線に接続されているため、ワード線ＷＬ３及びワード線ＷＬ４が活性化される。これによって、１つの選択セルＭＣ２を構成している２つの選択トランジスタＳＴ１２，ＳＴ２２がオンする。  
非選択セルＭＣ１，ＭＣ３〜ＭＣ６に接続された残りのワード線（非選択ワード線とよぶ）ＷＬ１，ＷＬ２、ＷＬ５，ＷＬ６は、“Ｌ”レベルの状態に維持される。
【００９０】
また、選択セルＭＣ２に接続された下層ビット線（選択下層ビット線とよぶ）ｂＢＬ２，ｂＢＬ３は、“Ｌ”レベルに維持される。一方、非選択セルＭＣ１，ＭＣ３〜ＭＣ６に接続された下層ビット線（非選択下層ビット線とよぶ）ｂＢＬ１，ｂＢＬ４は、例えば、選択下層ビット線ｂＢＬ２，ｂＢＬ３の設定電位と反対の電位、すなわち“Ｈ”レベルに設定される。尚、非選択セルに接続された下層ビット線であっても、選択セルＭＣ２と共有されている下層ビット線は、“Ｌ”レベルにされている。
【００９１】
そして、時間Ｔ２において、選択セルＭＣ２が接続された上層ビット線（選択上層ビット線）ＢＬ１は、“Ｈ”レベルに設定される。一方、選択されていない上層ビット線（非選択上層ビット線）ＢＬ２は、“Ｌ”レベルに維持される。
【００９２】
これによって、選択セルＭＣ２が接続されたビット線対ＢＬ１，ｂＢＬ２，ｂＢＬ３において、上層ビット線ＢＬ１と下層ビット線ｂＢＬ２，ｂＢＬ３との電位差によって、選択セルＭＣ２内のＭＴＪ素子１０２に、書き込み電流が供給される。尚、上層ビット線ＢＬ１が高電位（“Ｈ”レベル）、下層ビット線ｂＢＬ２，ｂＢＬ３が低電位（“Ｌ”レベル）に設定されているので、書き込み電流は上層ビット線ＢＬ１から下層ビット線ｂＢＬ２，ｂＢＬ３へ流れる。すなわち、電子は下層ビット線ｂＢＬ２，ｂＢＬ３から上層ビット線ＢＬ１へ移動する。
【００９３】
本実施形態においては、１つのＭＴＪ素子に対して、２つの選択トランジスタが設けられている。そして、書き込み時、選択セルＭＣ２内の２つの選択トランジスタＳＴ１２，ＳＴ２２の両方が、オン状態にされる。よって、２つの選択トランジスタＳＴ１２，ＳＴ２２の駆動力（電流転送能力）によって、１つのＭＴＪ素子１０２に、書き込み電流が供給される。それゆえ、本実施形態では、１つのＭＴＪ素子に対して１つの選択セルが設けられているメモリセル（１Ｔｒ＋１ＭＴＪ型メモリセル）に比較して、大きな電流量の書き込み電流をＭＴＪ素子に供給できる。
【００９４】
尚、本実施形態において、メモリセルアレイ１００内のＸ方向に隣接する複数のメモリセルは、素子分離領域によって電気的に分離されず、１つの繋がった半導体領域ＡＡ内に設けられている。しかし、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ５，ＷＬ６は“Ｌ”レベルに設定され、非選択セル内の選択トランジスタは、オフされている。また、選択セルと共有されていない非選択の下層ビット線ｂＢＬ１，ｂＢＬ４は、選択された上層ビット線ＢＬ１と同じ電位に設定され、選択上層ビット線−非選択下層ビット線間の電位差は小さい。よって、選択ビット線ＢＬ１に接続された非選択セルＭＣ１，ＭＣ３内のＭＴＪ素子に供給される電流（以下、迂回電流と呼ぶ）は、反転しきい値電流よりも非常に小さな電流となる。それゆえ、同じ半導体領域ＡＡ内に設けられていても、非選択セルに大きな電流が流れて、非選択セルにデータが誤書き込みされることはない。
【００９５】
所定の期間Ｔ２〜Ｔ３の間、選択セルＭＣ２内のＭＴＪ素子１０２に書き込み電流を流して、ＭＴＪ素子１０２の磁化配列をデータに対応する状態に変化させた後、上層ビット線ＢＬの電位は“Ｌ”レベルに設定される。その後、時間Ｔ４において、非選択下層ビット線ｂＢＬ１，ｂＢＬ４は、“Ｈ”レベルから“Ｌ”レベルにされる。そして、選択ワード線ＷＬ３，ＷＬ４は、“Ｈ”レベルから“Ｌ”レベルにされ、選択セルＭＣ２内の２つの選択トランジスタＳＴ１２，２２は、オフする。
【００９６】
以上の動作によって、本実施形態において、図１０に示される選択セルに対する書き込み動作が終了する。
【００９７】
上記のように、ＭＲＡＭにおいては、ＭＴＪ素子の２つの磁性層の磁化方向を平行／反平行状態に変化させるため、書き込み電流を磁化参照層１２から磁化自由層１４へ流す動作と、書き込み電流を磁化自由層１４から磁化参照層１２へ流す動作と、が必要となる。これは、選択セルが接続された上層ビット線の電位と選択セルが接続された下層ビット線の電位を互いに反対の電位に設定することで、流れる向きが反対の書き込み電流を、ＭＴＪ素子に供給できる。すなわち、図１０の設定電位とは反対に、選択セルＭＣ２が接続された下層ビット線ｂＢＬ２，ｂＢＬ３の電位を“Ｈ”レベルに設定し、選択セルＭＣ２が接続された上層ビット線ＢＬ１の電位を“Ｌ”レベルに設定する。これによって、図１０に示された例と反対方向に流れる書き込み電流が、ＭＴＪ素子に供給される。
【００９８】
この場合においても、選択セルＭＣ２に接続される２つのワード線ＷＬ３，ＷＬ４は活性化され、選択セル内の２つの選択トランジスタは、オンにされる。また、非選択下層ビット線ｂＢＬ１，ｂＢＬ４は、選択上層ビット線ＢＬ１と同じ電位（“Ｌ”レベル）に設定され、非選択上層ビット線ＢＬ２は、選択下層ビット線ｂＢＬ２，ｂＢＬ３と同じ電位（“Ｈ”レベル）に設定される。これによって、非選択セル内のＭＴＪ素子に迂回電流が流れないようにされる。
【００９９】
以上のように、図１０に示される書き込み動作において、選択されたメモリセルを構成する２つの選択トランジスタの両方をオンすることによって、大きな電流量の書き込み電流を、選択されたメモリセル内のＭＴＪ素子に供給することができる。よって、ＭＴＪ素子に正常にデータを書き込むことができる。
【０１００】
（ｂ）  読み出し動作  
以下、図１１及び図１２を用いて、本実施形態に係るＭＲＡＭの読み出し動作について、説明する。
【０１０１】
ＭＲＡＭにおいて、データの読み出しは、図５に示されるＭＴＪ素子１０に読み出し電流を供給することで行われる。平行状態の抵抗値をＲ０、反平行状態の抵抗値をＲ１とした場合、“（Ｒ１−Ｒ０）／Ｒ０”で定義される値を磁気抵抗比（ＭＲ比）と呼ぶ。磁気抵抗比はＭＴＪ素子１０を構成する材料やプロセス条件によって異なるが、数１０％から数１００％程度の値を取り得る。この磁気抵抗比に起因する読み出し電流の大きさを検知することで、ＭＴＪ素子１０に記憶された情報の読み出しを行なう。読み出し動作時にＭＴＪ素子１０に流す読み出し電流は、スピン注入により磁化自由層（記録層）の磁化が反転する電流よりも十分小さい電流値に設定される。
【０１０２】
図１１は、本実施形態に係るＭＲＡＭの読み出し動作の一例を示している。尚、書き込み動作と同様に、読み出し対象の選択セルは、メモリセルＭＣ２とする。
【０１０３】
まず、時間Ｔ１において、選択セルＭＣ２が接続された２本のワード線のうち、一方のワード線ＷＬ３の電位は“Ｈ”レベルに設定され、他方のワード線ＷＬ４の電位は“Ｌ”レベルに維持される。よって、選択セルＭＣ２内の２つの選択トランジスタのうち、ワード線ＷＬ３に接続された選択トランジスタＳＴ２２はオンになり、ワード線ＷＬ４に接続された選択トランジスタＳＴ１２はオフ状態にされている。
【０１０４】
選択セルに接続される２本の下層ビット線ｂＢＬ２，ｂＢＬ３のうち、オン状態の選択トランジスタＳＴ２２に接続された下層ビット線ｂＢＬ２は、“Ｌ”レベルにされる。一方、オフ状態の選択トランジスタＳＴ１２に接続された選択下層ビット線ｂＢＬ３は、例えば、“Ｈ”レベルに設定される。尚、選択下層ビット線ｂＢＬ３の電位は、非選択上層ビット線ＢＬ２及び選択ワード線ＷＬ３，ＷＬ４に接続された非選択セルＭＣ５に迂回電流が流れるのを防止するため、“Ｌ”レベルに設定されていてもよい。
【０１０５】
非選択下層ビット線ｂＢＬ１，ｂＢＬ４は、例えば、選択上層ビット線ＢＬ１と同じ電位（“Ｈ”レベル）に設定される。
【０１０６】
そして、時間Ｔ２において、選択上層ビット線ＢＬ１は“Ｈ”レベルに設定され、非選択上層ビット線ＢＬ２は“Ｌ”レベルに設定される。これによって、選択セルＭＣ２内のＭＴＪ素子１０２に読み出し電流が供給される。  
図１１に示される読み出し動作では、選択セルＭＣ２内の２つの選択トランジスタＳＴ１２，ＳＴ２２のうち、ワード線ＷＬ３に接続された選択トランジスタＳＴ２２はオンされ、ワード線ＷＬ４に接続された選択トランジスタＳＴ１２はオフされている。よって、読み出し電流をＭＴＪ素子１０２に供給するのに寄与するトランジスタは、選択トランジスタＳＴ２２のみである。それゆえ、選択セルＭＣ２内のＭＴＪ素子１０２に供給される読み出し電流の大きさを制限でき、読み出し電流の電流値は書き込み電流（磁化反転電流）よりも十分に小さくなる。
【０１０７】
また、非選択下層ビット線ｂＢＬ１,ｂＢＬ４は、選択上層ビット線ＢＬ１と同じ電位（“Ｈ”レベル）に設定され、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ５，ＷＬ６に接続された選択トランジスタはオフ状態である。よって、迂回電流は、選択上層ビット線ＢＬ１に接続された非選択セルＭＣ１，ＭＣ３に対してほとんど供給されない。
【０１０８】
所定の期間Ｔ２〜Ｔ３の間、選択セルＭＣ２内のＭＴＪ素子１０２に読み出し電流を供給して、ＭＴＪ素子１０２のＭＲ比に対応したデータを読み出した後、選択上層ビット線ＢＬ１は、“Ｌ”レベルにされる。また、時間Ｔ４において、選択ワード線ＷＬ３，ＷＬ４及び“Ｈ”レベルに設定された下層ビット線ｂＢＬ１〜ｂＢＬ４は、“Ｌ”レベルにされる。
【０１０９】
以上の動作によって、本実施形態において、図１１に示される選択セルに対する読み出し動作が終了する。
【０１１０】
尚、ここでは、選択された上層ビット線ＢＬ１を高電位（“Ｈ”レベル）に設定し、選択された下層ビット線ｂＢＬ２を低電位（“Ｌ”レベル）に設定する場合について説明したが、図１１に示す例とは反対に、選択上層ビット線ＢＬ１を低電位に設定し、選択下層ビット線ｂＢＬ２を高電位に設定して、選択セルに対する読み出し動作を実行してもよいのは、もちろんである。この場合、例えば、非選択上層ビット線ＢＬ２は、高電位に設定され、非選択下層ビット線ｂＢＬ１，ｂＢＬ４は低電位に設定される。
【０１１１】
図１２は、本実施形態に係るＭＲＡＭの読み出し動作の一例を示している。尚、ここでは、図１１に示した読み出し動作との相違点について、説明する。
【０１１２】
図１１に示した読み出し動作との主な相違点は、選択セル内の２つの選択トランジスタＳＴ１２，ＳＴ２２の両方が、駆動される点である。但し、選択ワード線ＷＬ３，ＷＬ４に供給される電位は、“Ｌ”レベルと“Ｈ”レベルとの中間電位（以下、“Ｍ（Middle）”レベルと呼ぶ）に設定される。“Ｍ”レベルの電位は、例えば、“Ｈ”レベルの電位の半分（Ｈ／２）程度の大きさである。
【０１１３】
選択ワード線ＷＬ３，ＷＬ４に供給される電位は、“Ｈ”レベルより小さい“Ｍ”レベルになるので、その“Ｍ”レベルの電位がトランジスタのゲート電位として選択セルＭＣ２内の選択トランジスタＳＴ１２，ＳＴ２２に印加され、選択トランジスタＳＴ１２，ＳＴ２２が駆動される。
【０１１４】
“Ｍ”レベルを用いて選択トランジスタを駆動させる場合、選択トランジスタＳＴ１２，ＳＴ２２の駆動力は、“Ｈ”レベルを用いて駆動させた場合と比較して、低下し、選択トランジスタＳＴ１２，ＳＴ２２のチャネルを流れる電流は、減少する。その結果として、選択セルＭＣ２内のＭＴＪ素子１０２に供給される読み出し電流の大きさを、書き込み電流の大きさよりも十分に小さくできる。  
よって、供給された読み出し電流によって、ＭＴＪ素子１０２にデータが書き込まれるのを防止できる。
【０１１５】
以上のように、図１１及び図１２に示されるＭＲＡＭの読み出し動作において、選択されたメモリセルを構成する２つの選択トランジスタのうち、一方の選択トランジスタのみをオンする、或いは、駆動力が低減するように２つの選択トランジスタの動作を制御することによって、読み出し電流の大きさを制限できる。よって、読み出し電流によって、ＭＴＪ素子にデータが書き込まれる読み出しディスターブを抑制できる
（４）  実施例  
図１３乃至図１５を用いて、本発明の実施形態に係る抵抗変化型メモリ（ＭＲＡＭ）のより具体的な実施例について、説明する。図１３は、本適用例に係るメモリセルアレイの平面構造を示している。また、図１４の（ａ）は、図１３のＣ−Ｃ’線に沿う断面を示し、図１４の（ｂ）は図１３のＤ−Ｄ’線に沿う断面図を示している。尚、図１３のＡ−Ａ’線に沿う断面は、図８に示される図と実質的に同じであるので、ここでの説明は省略する。
【０１１６】
交差する方向に延在する複数のビット線ＢＬ１〜ＢＬ４，ｂＢＬ１〜ｂＢＬ４を用いてメモリセルアレイ１００を構成した場合、ＭＲＡＭの動作時、ビット線を充電するための時間が、長くなるという傾向がある。
【０１１７】
そこで、本実施例では、例えば、Ｘ方向に延在する４本の上層ビット線ＢＬ１〜ＢＬ４を、１つのグループとして扱い、その４本のビット線にそれぞれ接続された複数のメモリセルを、１つの制御単位（以下、メモリセルブロックＭＢと呼ぶ）とする。尚、１つのメモリセルブロック内に含まれる上層ビット線の本数は、４本に限定されない。
【０１１８】
複数のメモリセルブロックＭＢは、Ｙ方向に隣接して、メモリセルアレイ１００内に配置される。Ｙ方向に隣接するメモリセルブロックＭＢは、素子分離領域（以下、ブロック分離領域と呼ぶ）ＩＡによって、電気的に分離されている。そして、１つのメモリセルブロックＭＢ内において、下層ビット線ｂＢＬ１〜ｂＢＬ４のＹ方向の一端及び他端は、ブロック分離領域ＩＡによって、隣接するメモリセルブロックと分断されている。よって、下層ビット線１ｂＢＬ１〜ｂＢＬ４は、１つのブロックＭＢ内では、複数のメモリセルで共通に用いられているが、Ｙ方向に隣接するメモリセルブロックＭＢ間では共通に用いられていない。
【０１１９】
尚、下層ビット線ｂＢＬ１〜ｂＢＬ４と同じ方向に延在しているワード線ＷＬ１〜ＷＬ６は、ブロック分離領域ＩＡをまたがって配設され、複数のメモリセルブロックで共通に用いられる。
【０１２０】
図１３及び図１４に示すように、引き出し配線Ｍ１が、メモリセルブロックのＹ方向の一端に配置されている。引き出し配線Ｍ１は、上層ビット線ＢＬ１〜ＢＬ４と同じ配線レベルに、設けられる。引き出し配線Ｍ１は、ブロック分離領域ＩＡ内に埋め込まれた絶縁層５５上方に位置している。  
そして、引き出し配線Ｍ１は、コンタクト４７を経由して、１つのメモリセルブロックＭＢ内の下層ビット線ｂＢＬ１〜ｂＢＬ４のそれぞれに、共通に電気的に接続される。コンタクト４７は、下層ビット線ｂＢＬ１〜ｂＢＬ４のＹ方向に突起した部分に配置される。
【０１２１】
引き出し配線Ｍ１は、上層ビット線ＢＬ１〜ＢＬ４と同時に形成される。それゆえ、引き出し配線Ｍ１を設けても、製造工程が増大することはない。  
また、引き出し配線Ｍ１は、上層ビット線ＢＬ１〜ＢＬ４と同じ材料（例えば、金属）が用いられ、且つ、上記のように、下層ビット線ｂＢＬ１〜ｂＢＬ４として機能するソース／ドレイン領域（シリサイド層／不純物拡散層）のＹ方向の長さは短くされているので、下層ビット線ｂＢＬ１〜ｂＢＬ４の抵抗値及び寄生容量を低減できる。
【０１２２】
このように、図１３及び図１４に示される実施例では、メモリセルアレイ１００内に、所定の本数の上層ビット線を単位としたメモリセルブロックＭＢを設定することによって、下層ビット線を共有するビット線の本数及びメモリセルの個数を制限し、また、下層ビット線の配線長を制限する。これによって、ビット線の充電時間が長くなるのを抑制できる。
【０１２３】
以下、図１５を用いて、図１３及び図１４に示されるＭＲＡＭの動作について、説明する。  
図１３及び図１４に示される構成において、１つの引き出し配線Ｍ１が、メモリセルブロックＭＢ内の複数の下層ビット線ｂＢＬ１〜ｂＢＬ４に共通に接続されているため、書き込み又は読み出し動作時、下層ビット線ｂＢＬ１〜ｂＢＬ４の電位の制御は、すべて同じ電位が供給される。
【０１２４】
この場合、非選択セルが接続された上層ビット線ＢＬ１〜ＢＬ４の電位が、非選択セルに接続された下層ビット線ｂＢＬ１〜ｂＢＬ４の少なくとも一方の電位と同じ電位にされる。これによって、非選択セルが接続されたビット線対に印加される電位差が実質的にゼロにされ、非選択セルに対して、電流が流れることはなくなる。
【０１２５】
例えば、上述と同様に選択セルがメモリセルＭＣ２に対して、書き込み動作が実行される場合において、図１５に示すように、２つの選択下層ビット線ｂＢＬ２，ｂＢＬ３が高電位（“Ｈ”レベル）に設定され、選択上層ビット線ＢＬ１が低電位（“Ｌ”レベル）に設定される。この場合、同じ共通配線Ｍ１に接続された下層ビット線はほぼ同じ電位になるので、非選択ビット線である下層ビット線ｂＢＬ１，ｂＢＬ４も、選択下層ビット線ｂＢＬ２，ｂＢＬ３と同じになる。
【０１２６】
本実施例では、非選択上層ビット線ＢＬ２〜ＢＬ４に対して、下層ビット線と同じ電位、ここでは、高電位（“Ｈ”レベル）が供給される。これによって、選択セルＭＣ２と同じ下層ビット線ｂＢＬ２，ｂＢＬ３に接続された非選択セルに対して、ビット線対に印加される電位差は小さくなるので、ほとんど迂回電流が流れない。  
また、この場合においても、Ｘ方向に隣接するメモリセル間の電気的な分離は、選択トランジスタのカットオフによって、実現できる。よって、選択セルＭＣ２のＸ方向に隣接するメモリセルに迂回電流は流れない。
【０１２７】
さらに、図１５に示す例では、非選択上層ビット線ＢＬ２〜ＢＬ４に対する電位（ここでは、“Ｈ”レベル）の供給は、例えば、選択ワード線ＷＬ３，ＷＬ４に対する電位の供給と同じタイミング（時間Ｔ１）で、実行される。また、非選択上層ビット線ＢＬ２〜ＢＬ４の電位レベルが“Ｈ”レベルから“Ｌ”レベルにされるタイミングも、選択ワード線ＷＬ３，ＷＬ４の電位レベルが“Ｈ”レベルから“Ｌ”レベルにされるタイミング（時間Ｔ４）と同じされる。このように、非選択上層／下層ビット線に対する電位の供給が、選択上層／下層ビットに対する電位の供給よりも先に実行されることで、選択セルの動作が非選択ビット線に対する電位の供給によって発生するノイズなどによって劣化するのを防止できる。
【０１２８】
選択セルが接続された上層ビット線が高電位に設定され、選択セルが接続された下層ビット線が低電位に設定される場合においては、非選択セルが接続された上層ビット線を低電位に設定すればよい。  
また、選択セルに対する読み出し動作においても書き込み動作と同様に、非選択上層ビット線が選択下層ビット線と同じ電位に設定することによって、選択セルと同じ下層ビット線に接続された非選択セルに対して、迂回電流が流れることはない。
【０１２９】
尚、図１０乃至図１２に示される書き込み動作及び読み出し動作においても、非選択上層ビット線ＢＬ２の電位を、選択下層ビット線ｂＢＬ２，ｂＢＬ３の電位と同じにして、選択下層ビット線ｂＢＬ２，ｂＢＬ３と非選択ビット線ＢＬ２とに接続された非選択セルに対する迂回電流の発生を抑制してもよい。
【０１３０】
以上のように、複数の下層ビット線ｂＢＬ１〜ｂＢＬ４が同じ共通配線に接続されて、同じ電位が供給されても、ＭＲＡＭの動作を劣化させることはない。尚、動作の安定化のため、下層ビット線ｂＢＬ１〜ｂＢＬ４のそれぞれに、１本ずつ引き出し配線を接続してもよいのは、もちろんである。
【０１３１】
（５）  まとめ  
本発明の実施形態に係る抵抗変化型メモリ、例えば、ＭＲＡＭにおいて、図１乃至図９を用いて説明したように、対をなす複数のビット線ＢＬ１，ｂＢＬ１，ｂＢＬ２は、交差する方向に延在する。本実施形態において、ビット線対は、３本のビット線ＢＬ１，ｂＢＬ１，ｂＢＬ２から構成され、異なる配線レベルに形成される。１本のビット線（上層ビット線）ＢＬ１は、第１の方向（Ｙ方向）に延在し、基板１上方に設けられる。２本のビット線（下層ビット線）ｂＢＬ１，ｂＢＬ２は、第２の方向（Ｘ方向）に延在し、基板１内に設けられる。本実施形態では、１本の上層ビット線ＢＬ１に対して、２本の下層ビット線ｂＢＬ１，ｂＢＬ２が、対をなしている。
【０１３２】
１つのメモリセルＭＣ１は、１つのＭＴＪ素子（抵抗変化型記憶素子）１０に対して、２つの選択トランジスタＳＴ１，ＳＴ２が接続されている。ＭＴＪ素子１０の一端には、上層ビット線ＢＬ１が接続され、ＭＴＪ素子１０の他端は、２つの選択トランジスタＳＴ１，ＳＴ２が共有する電流経路の一端（ソース／ドレイン領域）に接続される。一方の選択トランジスタＳＴ１の電流経路の他端に、下層ビット線ｂＢＬ１が接続され、このビット線ｂＢＬ１は、例えば、選択トランジスタＳＴ１のソース／ドレイン領域である。これと同様に、他方の選択トランジスタＳＴ２の電流経路の他端は、トランジスタのソース／ドレイン領域であると共に、下層ビット線ｂＢＬ２として機能する。
【０１３３】
このように、選択トランジスタＳＴ１，ＳＴ２のソース／ドレイン領域をビット線ｂＢＬ１，ｂＢＬ２として用いることによって、金属からなる配線をそれぞれ用いてビット線対を形成することに比較して、配線層を形成する工程が削減され、また、金属を用いる必要がないので、製造コストを削減できる。  
また、上記のメモリセルを用いてメモリセルアレイを構成する場合、隣接するメモリセル間の電気的な分離は、絶縁層を埋め込んだ素子分離領域を用いずに、メモリセルに含まれる選択トランジスタのカットオフ、或いは、隣接するメモリセル間で共有される下層ビット線（選択トランジスタのソース／ドレイン領域）の電位の制御によって、実現される。
【０１３４】
これによれば、素子分離領域を配置するために確保されるスペースを縮小でき、素子分離領域の代わりに、メモリセルを配置できる。また、下層ビット線として機能する選択トランジスタのソース／ドレイン領域は、Ｘ方向に隣接するメモリセルの選択トランジスタで共有されるので、セルサイズを縮小できる。それゆえ、本実施形態に係るメモリは、メモリセルアレイの記憶密度の向上が図れ、その結果として、製造コストの低減に貢献できる。
【０１３５】
また、本実施形態においては、１つのメモリセルＭＣ１において、１つのＭＴＪ素子１０に対して、２つの選択トランジスタＳＴ１，ＳＴ２が設けられる。  
これによって、図１０を用いて説明した書き込み動作のように、２つの選択トランジスタＳＴ１，ＳＴ２の駆動力が確保され、ＭＴＪ素子１０に対する書き込み電流の供給に、２つの選択トランジスタが寄与する。これによって、１Ｔｒ＋１ＭＴＪ型のメモリセルに比較して、書き込み電流の電流量を大きくでき、ＭＴＪ素子の磁化配列を変化させるのに十分な大きさの書き込み電流を、ＭＴＪ素子に供給できる。よって、書き込み電流の大きさが不足して、ＭＴＪ素子にデータが書き込まれないのを防止でき、正常にデータを書き込むことができる。  
また、図１１及び図１２に示されるように、読み出し動作時においては、一方の選択トランジスタをオフにしておく、或いは、２つの選択トランジスタを低いゲート電位で駆動させることで、読み出し電流を小さくできる。よって、大きな読み出し電流がＭＴＪ素子に供給されることはなく、読み出しディスターブを低減できる。
【０１３６】
さらに、従来では、ビット線対を構成する複数のビット線がそれぞれ交差する方向に延在するメモリにおいては、ビット線の充電を高速に行えなかった。  
しかし、本実施形態のメモリは、２つの選択トランジスタの駆動力が、電流の供給に寄与する。また、図１３及び図１４に示したように、本実施形態のメモリは、例えば、所定の本数（例えば、４本）の上層ビット線にそれぞれ接続された複数のメモリセルを１つの単位（メモリセルブロック）として設定し、下層ビット線を共有する上層ビット線の本数及び下層ビット線の配線長を制限する。これによって、ビット線の充電に要する時間を削減し、対をなす複数のビット線が交差する方向に延在する構成を有するメモリセルアレイであっても、メモリの高速動作を実現できる。
【０１３７】
したがって、本発明の実施形態に係る抵抗変化型メモリ（ＭＲＡＭ）によれば、製造コストを低減できるとともに、動作特性を向上できる。
【０１３８】
［変形例］  
図１６乃至図１８を参照して、本発明の実施形態に係る抵抗変化型メモリ（ＭＲＡＭ）の変形例について、説明する。尚、上述と同じ構成要素について、同じ符号を付し、重複する説明は、必要に応じて行う。  
図１６は、本変形例に係るメモリセルアレイの平面構造を示している。また、図１７は、図１６のＥ−Ｅ’線に沿う断面を示し、図１８は、図１６のＦ−Ｆ’線に沿う断面図を示している。
【０１３９】
本変形例においては、図１６乃至図１８に示すように、Ｙ方向に延在したソース／ドレイン領域を下層ビット線ｂＢＬとして利用せずに、基板１表面と上層ビット線ＢＬ１との間の配線レベルに、導電体（例えば、金属）からなる配線を、下層ビット線ｂＢＬとして、利用する。これによって、上層ビット線と交差する方向に延在する下層ビット線ｂＢＬ１〜ｂＢＬ４を構成する。
【０１４０】
基板１表面領域は、Ｘ方向に延在したストライプ状（ライン状）の平面形状を有する半導体領域ＡＡＬと、Ｘ方向に延在したストライプ状の平面形状を有する素子分離領域ＳＴＩＬからなる。この基板１表面では、１つの半導体領域ＡＡＬが、２つの素子分離領域ＳＴＩＬにＸ方向に挟まれている。
【０１４１】
本変形例に示すメモリセルアレイの構成においては、上層ビット線ＢＬ１，ＢＬ２及び下層ビット線ｂＢＬ１〜ｂＢＬ４を形成するために、２つの金属配線を用いることになるため、製造工程数及び製造コストは増大する。  
その代わりに、基板１表面領域を、ストライプ状の半導体領域ＡＡＬとストライプ状の素子分離領域ＳＴＩＬとによって構成できるので、基板１表面の加工が容易になる。  
また、図７に示すように、素子分離領域ＳＴＩの平面形状が四角形状である場合、露光やエッチングの条件に依存して、四角形の角が欠けた形状、或いは、四角形の角が丸くなった形状になることがある。これに起因して、ソース／ドレイン領域（下層ビット線）の形状の歪みや、ゲート長方向（Ｘ方向）の端部における電界の歪みが生じ、メモリセルの動作特性が劣化する。また、素子分離領域の形状の欠陥は不均一に生じるので、メモリセルアレイ１００内に設けられた複数のメモリセル間に、特性のばらつきが生じる。
【０１４２】
本変形例では、ストライプ状の素子分離領域ＳＴＩＬを形成できるので、素子分離領域の形状の歪みの影響を受けて、メモリセルの特性が劣化することはなく、また、メモリセル間の特性のばらつきも小さくできる。
【０１４３】
加えて、金属からなる下層ビット線を用いることで、配線抵抗を小さくでき、かつ、ビット線対の充電に要する時間を短くできる。この結果として、シリサイド層／不純物層からなる下層ビット線のように、寄生抵抗や寄生容量を低減するために分断する必要がなくなり、さらに、分断のための素子分離領域を設ける必要もない。それゆえ、メモリセルアレイの記憶容量及び記憶密度を向上できる。
【０１４４】
尚、図１６乃至図１８に示されるＭＲＡＭの動作は、図１０乃至図１２、図１５に示される動作を適用できる。
【０１４５】
［応用例］  
上述のように、本発明の抵抗変化型メモリとしては、ＭＲＡＭ以外の様々なメモリを使用することが可能である。以下に、抵抗変化型メモリの他の例として、ＲｅＲＡＭ及びＰＲＡＭについて説明する。
【０１４６】
（ａ）  ＲｅＲＡＭ  
図１９は、ＲｅＲＡＭに用いられる抵抗変化型記憶素子１０の構成を示す概略図である。抵抗変化型記憶素子１０は、下部電極１１、上部電極１５、及びこれらに挟まれた記録層８０を備えている。
【０１４７】
記録層８０は、プロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
【０１４８】
抵抗変化型記憶素子１０は、バイポーラ型と呼ばれる動作モードの素子とユニポーラ型と呼ばれる動作モードの素子が存在する。バイポーラ型の素子１０は、それに印加する電圧の極性を変えることで抵抗値が変化する。ユニポーラ型の素子１０は、それに印加する電圧の絶対値を変えることで抵抗値が変化する。よって、抵抗変化型記憶素子１０は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。なお、バイポーラ型であるかユニポーラ型であるかは、選択する記録層８０の材料によって異なってくる。
【０１４９】
例えば、バイポーラ型の抵抗変化型記憶素子１０を用いた場合において、抵抗変化型記憶素子１０を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとする。  
セット電圧Ｖsetは下部電極１１に対して上部電極１５に正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極１１に対して上部電極１５に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化型記憶素子１０が１ビットデータを記憶することができる。
【０１５０】
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化型記憶素子１０に印加する。そして、この時に抵抗変化型記憶素子１０に流れる電流を検出することでデータを読み出すことができる。
【０１５１】
（ｂ）  ＰＣＲＡＭ  
図２０は、ＰＣＲＡＭに用いられる抵抗変化型記憶素子１０の構成を示す概略図である。抵抗変化型記憶素子１０は、下部電極１１、ヒーター層８１、記録層８２、上部電極１５が順に積層されて構成されている。
【０１５２】
記録層８２は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記録層８２の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【０１５３】
ヒーター層８１は、記録層８２の底面に接している。ヒーター層８１の記録層８２に接する面積は、記録層８２の底面の面積より小さいことが望ましい。これは、ヒーター層８１と記録層８２との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層８１は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層８１は、後述する下部電極１１と同じ材料であってもよい。
【０１５４】
下部電極１１の面積は、ヒーター層８１の面積より大きい。上部電極１５は、例えば、記録層８２の平面形状と同じである。下部電極１１及び上部電極１５の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【０１５５】
記録層８２は、それに印加する電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極１１と上部電極１５との間に電圧又は電流を印加し、上部電極１５から記録層８２及びヒーター層８１を介して下部電極１１に電流を流す。記録層８２を融点付近まで加熱すると、記録層８２は非晶質相（高抵抗相）に変化し、電圧又は電流の印加を止めても非晶質状態を維持する。
【０１５６】
一方、下部電極１１と上部電極１５との間に電圧又は電流を印加し、記録層８２を結晶化に適した温度付近まで加熱すると、記録層８２は結晶相（低抵抗相）に変化し、電圧又は電流の印加を止めても結晶状態を維持する。記録層８２を結晶状態に変化させる場合は、非晶質状態に変化させる場合と比べて、記録層８２に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。このように、下部電極１１と上部電極１５との間に電圧又は電流を印加して記録層８２を加熱することで、記録層８２の抵抗値を変化させることができる。
【０１５７】
記録層８２が結晶相であるか、非晶質相であるかは、下部電極１１と上部電極１５との間に記録層８２が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極１１と上部電極１５との間の電圧又は電流を読み取ることによって判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化型記憶素子１０から１ビットデータを読み出すことができる。
【０１５８】
［その他］
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１５９】
ＭＣ１〜ＭＣ６：メモリセル、ＢＬ１〜ＢＬ４：上層ビット線、ｂＢＬ１〜ｂＢＬ４：下層ビット線、ＷＬ１〜ＷＬ６：ワード線、１０：抵抗変化型記憶素子、１２：磁化参照層、１４：磁化自由層、ＳＴ１，ＳＴ２：選択トランジスタ、３０〜３５：ソース／ドレイン領域、２１，２３：ゲート電極、１：基板、ＡＡ，ＡＡＬ：半導体領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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