(57)【要約】【課題】耐タンパー性を向上させ、時刻情報の信頼性を高めたリアルタイムクロックを提供する。【解決手段】ユニークなアクセスコードが記録されるＯＴＰ−ＲＯＭ１２と、時刻情報を生成する時計レジスタ２８と、少なくとも時刻情報を記憶する汎用メモリ３０と、外部からのアクセス信号に基づき、外部から汎用メモリ３０へのアクセスを制御するアクセス制御部１４と、を備え、アクセス制御部１４は、前記アクセス信号に含まれるユーザーアクセスコードと、ＯＴＰ−ＲＯＭ１２に記録されたアクセスコードとを比較し、両者が一致した場合には外部から前記汎用メモリ３０へのアクセスを許可し、一致しなかった場合にはアクセスを禁止することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
アクセスコードが記録されるワンタイムプログラマブルメモリと、
時刻情報を生成し、前記時刻情報を保持する時計レジスタを有する計時部と、
少なくとも前記時刻情報を記憶する記憶部と、
外部からのアクセス信号に基づき、前記外部から前記記憶部へのアクセスを制御するアクセス制御部と、
を備え、
前記アクセス制御部は、前記アクセス信号に含まれるユーザーアクセスコードと、前記ワンタイムプログラマブルメモリに記録された前記アクセスコードとを比較し、一致した場合には前記外部から前記記憶部への前記アクセスを許可し、一致しなかった場合には前記アクセスを禁止することを特徴とするリアルタイムクロック。
【請求項２】
請求項１に記載のリアルタイムクロックであって、
前記ワンタイムプログラマブルメモリに記録される前記アクセスコードは、リード用アクセスコードおよびライト用アクセスコードを含んでいることを特徴とするリアルタイムクロック。
【請求項３】
請求項１または請求項２に記載のリアルタイムクロックであって、
前記ワンタイムプログラマブルメモリに対しての前記アクセスコードの書き込みの可否を判定するＯＴＰ−メモリアクセス制御部を備えたことを特徴とするリアルタイムクロック。
【請求項４】
実装基板を備えた電子機器のセキュリティ設定方法であって、
請求項１乃至請求項３のいずれかに記載のリアルタイムクロックを実装基板に実装する実装ステップと、
実装した前記リアルタイムクロックのワンタイムプログラマブルメモリにアクセスコードの書き込みを行う書き込みステップと、
を有することを特徴とする電子機器のセキュリティ設定方法。
【請求項５】
請求項４に記載の電子機器のセキュリティ設定方法であって、
前記電子機器は演算処理装置を備え、
前記書き込みステップは、前記アクセスコードを前記演算処理装置によって生成し、生成された前記アクセスコードを前記ワンタイムプログラマブルメモリに書き込むことを特徴とする電子機器のセキュリティ設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリアルタイムクロック、および電子機器のセキュリティ設定方法に係り、特に耐タンパー性の高いリアルタイムクロックおよびセキュリティ設定方法に関する。  
【背景技術】
【０００２】
リアルタイムクロックは、ＰＣ，各種携帯機器等の電子機器に搭載され、時刻情報を供給する装置として広く用いられている。このようなリアルタイムクロックとして、特許文献１に開示されているものを挙げることができる。具体的には、振動子が接続された発振回路と時刻情報を供給するための時計回路、及び電源供給部を備え、必要に応じてバックアップ用の電源手段を備えるというものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５６５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような構成のリアルタイムクロックでは、時刻情報を供給するという目的は果たすことができるものの、一般的に用いられているデータ入出力方法により簡単に、時計回路等にアクセスすることができるといった問題があった。このため、例えばリアルタイムクロックの各端子に直接プローブピンを接触させて不正アクセスを行うことで、時計回路等に記録された時刻情報を改竄することが可能であり、耐タンパー性が低いとされてきた。なお、ここでいう耐タンパー性とは、リアルタイムクロック内部に記憶されたデータなどの読み出しや書換え等を行う際の解析の困難さのことを言う。
【０００５】
このような問題から、時刻情報に信頼性が必要とされる用途、例えばレンタル機器の稼動時間計測や期限付き音楽・映像メディアのビューアー等にリアルタイムクロックを用いる場合には、安易に時刻情報の改竄が出来ないようにする手段が必要であるが、その対策はなされて来なかった。
【０００６】
そこで本発明では、耐タンパー性を向上させ、時刻情報の信頼性を高めたリアルタイムクロックを提供すること、およびこれを利用した電子機器のセキュリティ設定方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は上記課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
［適用例１］アクセスコードが記録されるワンタイムプログラマブルメモリと、時刻情報を生成し、前記時刻情報を保持する時計レジスタを有する計時部と、少なくとも前記時刻情報を記憶する記憶部と、外部からのアクセス信号に基づき、前記外部から前記記憶部へのアクセスを制御するアクセス制御部と、を備え、前記アクセス制御部は、前記アクセス信号に含まれるユーザーアクセスコードと、前記ワンタイムプログラマブルメモリに記録された前記アクセスコードとを比較し、一致した場合には前記外部から前記記憶部への前記アクセスを許可し、一致しなかった場合には前記アクセスを禁止することを特徴とするリアルタイムクロック。
このような特徴を有するリアルタイムクロックであれば、耐タンパー性の向上を図ることができ、時刻情報の信頼性を高めることができる。
【０００８】
［適用例２］適用例１に記載のリアルタイムクロックであって、前記ワンタイムプログラマブルメモリに記録される前記アクセスコードは、リード用アクセスコードおよびライト用アクセスコードを含んでいることを特徴とするリアルタイムクロック。
【０００９】
このような特徴を有するリアルタイムクロックによれば、アクセスコードが２種類となるため、１種類のアクセスコードによりタンパー性を保持するよりも、耐タンパー性を向上させることができる。
【００１０】
［適用例３］適用例１または適用例２に記載のリアルタイムクロックであって、前記ワンタイムプログラマブルメモリに対しての前記アクセスコードの書き込みの可否を判定するＯＴＰ−メモリアクセス制御部を備えたことを特徴とするリアルタイムクロック。
【００１１】
このような特徴を有するリアルタイムクロックによれば、ワンタイムプログラマブルメモリへアクセスコードの書き込みについても制御することができる。このため、不要意な書き込みを防ぐことができるとともに、ワンタイムプログラマブルメモリに記録されたアクセスコードが他人に把握される可能性を低減することができる。
【００１２】
［適用例４］実装基板を備えた電子機器のセキュリティ設定方法であって、適用例１乃至適用例３のいずれかに記載のリアルタイムクロックを実装基板に実装する実装ステップと、実装した前記リアルタイムクロックのワンタイムプログラマブルメモリにアクセスコードの書き込みを行う書き込みステップと、を有することを特徴とする電子機器のセキュリティ設定方法。
このような特徴を有することにより、アクセスコードが他人に知られる可能性を極めて低くすることができる。
【００１３】
［適用例５］適用例４に記載の電子機器のセキュリティ設定方法であって、前記電子機器は演算処理装置を備え、前記書き込みステップは、前記アクセスコードを前記演算処理装置によって生成し、生成された前記アクセスコードを前記ワンタイムプログラマブルメモリに書き込むことを特徴とする電子機器のセキュリティ設定方法。
このような特徴を有することにより、ユーザーの個人情報等に基づいてアクセスコードが推測されることが無くなる。このため、他人による不正アクセスの可能性を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係るリアルタイムクロックである。
【図２】第１の実施形態に係る信号のやり取りの様子を示す図である。
【図３】第２の実施形態に係るリアルタイムクロックである。
【図４】第３の実施形態に係るリアルタイムクロックである。
【図５】Ｉ２Ｃバスを利用した信号のやりとりを示す図である。
【図６】第４の実施形態に係るリアルタイムクロックである。
【発明を実施するための形態】
【００１５】
以下、本発明のリアルタイムクロックおよび電子機器のセキュリティ設定方法に係る実施の形態について、図面を参照しつつ詳細に説明する。
本実施形態に係るリアルタイムクロック１０は、発振器３２と計時部２６、ワンタイムプログラマブルリードオンリーメモリ（以下単に、ＯＴＰ−ＲＯＭと称す）１２、アクセス制御部１４、データバッファ２４、およびＳＰＩインターフェース２２とを基本として構成される。
【００１６】
発振器３２は、水晶振動子３６と発振回路３４とを有する。水晶振動子３６は、発振回路３４を介して電気信号が入力されることにより所定の周波数で振動するよう構成されている。詳細を後述する計時部２６と発振器３２との間には分周回路が設けられ、発振回路３４は、水晶振動子３６から出力された信号を増幅して分周回路３８へと出力する。また、分周回路３８は、発振器３２から出力された信号を分周して１［Ｈｚ］の１秒信号や、１［Ｈｚ］の１／１０００秒信号等を生成し、後段の計時部２６へと信号を出力する。なお、本実施形態では発振器３２を構成する振動子を水晶振動子３６としたが、振動子の形態を他のものとした場合であっても、本発明を実施する上で問題は無い。
【００１７】
計時部２６は、時計レジスタ２８と、記憶部としての汎用のメモリである汎用メモリ３０を備える。汎用メモリ３０は、例えばＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）または不揮発性のメモリであるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）で構成することができる。計時部２６は、分周回路３８から出力された１秒信号等を利用して年、月、日、時、分、秒、曜、世紀等の時刻情報を生成する。生成された時刻情報は、時計レジスタ２８が保持する。汎用メモリ３０は、時計レジスタ２８が保持する時刻情報を記憶し、更新情報に従って書換えを行う他、必要に応じて時刻情報以外のデータも記憶する。
【００１８】
ＯＴＰ−ＲＯＭ１２は、１回だけ書き込みが可能な不揮発性のメモリである。ＯＴＰ−ＲＯＭ１２は、例えばヒューズＲＯＭで構成することができる。書き込まれるデータとしては、上述した時計レジスタ２８が保持しているデータ（汎用メモリ３０に記憶されたデータ）を読み出し、あるいは書き換えするために必要となる専用のアクセスコードを挙げることができる。アクセスコードの記憶領域としては例えば、Ｘ番地にリード用アクセスコード、Ｚ番地にライト用アクセスコードとして定められる。
【００１９】
アクセス制御部１４は、ＯＴＰ−メモリアクセスコード比較器１６と、リード用アクセスコード比較器１８、及びライト用アクセスコード比較器２０とを有する。ＯＴＰ−メモリアクセスコード比較器１６には、ＯＴＰ−ＲＯＭ１２に対してリード用アクセスコード、あるいはライト用アクセスコードを書き込むために必要なアクセスコード（以下、ＲＯＭアクセスコードと称す）が記録されており、詳細を後述するＳＰＩインターフェース２２を介して入力されたＲＯＭアクセスコードと、前記記録されているＲＯＭアクセスコードとを比較して、両者が一致した場合にはアクセス（読み出しアクセスまたは書き込みアクセス）を適正とみなしてＯＴＰ−ＲＯＭ１２へのアクセスを許可し、一致しなかった場合にはアクセスを不正とみなしてＯＴＰ−ＲＯＭ１２へのアクセスを拒否する。
【００２０】
また、リード用アクセスコード比較器１８は、ＯＴＰ−ＲＯＭ１２に書き込まれたリード用アクセスコードと、ＳＰＩインターフェース２２を介して入力されたユーザーアクセスコードとしてのリード用アクセスコードとを比較し、計時部２６に記憶されたデータを詳細を後述するデータバッファ２４へ読み出すことの適否を判定する。具体的には、ＳＰＩインターフェース２２を介して入力されたリード用アクセスコードが、ＯＴＰ−ＲＯＭ１２に記憶されたリード用アクセスコードと一致した場合にアクセスを適正とみなし、一致しなかった場合にはアクセスを不正とみなす。そして、アクセスが適正とみなされた場合には、計時部２６に記憶されたデータが読み出され、データバッファ２４に一次記憶され、一次記憶されたデータがＳＰＩインターフェース２２を介して出力される。なお、アクセスが不正とみなされた場合には、データの読み出しが拒否される。
【００２１】
また、ライト用アクセスコード比較器２０は、ＯＴＰ−ＲＯＭ１２に書き込まれたライト用アクセスコードと、ＳＰＩインターフェース２２を介して入力されたユーザーアクセスコードとしてのライト用アクセスコードとを比較し、データバッファ２４に一次記憶されたデータを計時部２６へ書き込むことの適否を判定する。具体的には、ＳＰＩインターフェース２２を介して入力されたライト用アクセスコードが、ＯＴＰ−ＲＯＭ１２に記憶されたライト用アクセスコードと一致した場合には、アクセスを適正とみなし、一致しなかった場合にはアクセスを不正とみなす。そして、アクセスが適正とみなされた場合には、データバッファ２２に一次記憶されたデータを計時部２６に書き込む。なお、アクセスが不正とみなされた場合には、データの書き込みが拒否される。
【００２２】
ＳＰＩインターフェース２２は、シリアル伝送による読み書きを行うことで、信号線を大幅に削減したインターフェースである。ＳＰＩインターフェース２２に設けられた４つの信号ポートのうち、ＣＥはチップイネーブル信号ポート、ＣＬＫはクロック信号ポート、ＤＡＴＡ−ＩＮは入力データポート、ＤＡＴＡ−ＯＵＴは出力データポートを示す。
【００２３】
このような構成のリアルタイムクロック１０は、システムのコントロールを司るＣＰＵ（演算処理装置）４０と接続されている。そして、ＣＰＵ４０は、上述したリード用アクセスコードやライト用アクセスコードといったユーザーアクセスコードを書き込む際、任意に生成するようにしても良い。
上記のような構成のリアルタイムクロック１０は、電子機器等の実装基板に実装されて用いられる。
【００２４】
実装基板に実装されたリアルタイムクロック１０は、ＳＰＩインターフェースを介した電子機器のＣＰＵ４０からの入力により、ＯＴＰ−ＲＯＭ１２に対するリード用アクセスコード及びライト用アクセスコードの書き込みが成される。
【００２５】
この際、ＣＰＵ４０からはまず、ＯＴＰ−ＲＯＭ１２に対する書き込みを許可するためのＲＯＭアクセスコードが入力される。入力されたＲＯＭアクセスコードは、ＯＴＰ−メモリアクセスコード比較器１６によりその適否を判定される。入力されたＲＯＭアクセスコードとＯＴＰ−メモリアクセスコード比較器１６に記録されたＲＯＭアクセスコードとが一致した場合には、ＯＴＰ−ＲＯＭ１２に対するアクセスが許可され、一致しなかった場合には、アクセスが禁止される。
【００２６】
ＯＴＰ−メモリアクセスコード比較器１６によりＲＯＭアクセスコードが認証された場合、ＳＰＩインターフェース２２を介してＣＰＵ４０から入力された書き込みデータ、すなわち計時部２６内のデータを読み出すためのリード用アクセスコードと、計時部２６内のデータを書き換えるためのライト用アクセスコードがＯＴＰ−ＲＯＭ１２に書き込まれる。
【００２７】
リード用アクセスコードやライト用アクセスコードは、計時部２６に記録されたデータを読み出したり、書き換えたりするために用いられるアクセスコードであり、リード用アクセスコード比較器１８やライト用アクセスコード比較器２０により比較判定され、各行為のためのアクセスの適否が下される。このため、リード用アクセスコードやライト用アクセスコードがユニークな値としてＯＴＰ−ＲＯＭ１２に記録されることで、計時部２６に記録されたデータ（具体的には計時部２６内部の汎用メモリ３０に記録されたデータ）へのアクセスの困難性が増し、耐タンパー性が向上することとなる。なお、ＯＴＰ−ＲＯＭ１２へのアクセスについて、書き込み用のアクセスコードは広くユーザーに公開しても良いが、読み出し用のアクセスコードについては、非公開、あるいは読み出しを禁止するといった取り決めを行う必要がある。ＯＴＰ−ＲＯＭ１２へアクセスし、記憶させたリード用アクセスコードやライト用アクセスコードが読み出されてしまっては、タンパー性能が保持されなくなってしまうからである。
【００２８】
計時部２６に対するデータの書き込みや、計時部２６のデータの読み出しは、データバッファ２４を介して成される。すなわち、データの書き込みの場合、ＳＰＩインターフェース２２を介して入力されたライト用アクセスコードがライト用アクセスコード比較器２０により認証されると、データバッファ２４に入力されたデータが、指定されたアドレスのレジスタや汎用メモリ３０に書き込まれる。また、データの読み出しの場合、ＳＰＩインターフェース２２を介して入力されたリード用アクセスコードがリード用アクセスコード比較器１８により認証されると、指定されたアドレスのデータがデータバッファ２４に読み出され、読み出されたデータは、ＳＰＩインターフェース２２を介してＣＰＵ４０側へ出力される。
【００２９】
本実施形態では例えば、入力信号の最初の４ビットでモードの設定、すなわちリードであるかライトであるかの選択設定を行い、続く４ビットで読み出し、あるいは書き込みを行う汎用メモリ３０上のアドレスを指定する。そしてその後は８ビット単位で読み出しデータ、あるいは書き込みデータが入出力されることとなる。なお、読み出しや書き込みを連続して行う場合には、アドレスの指定をオートインクリメントとすると良い。そして、循環時において、アドレスの「Ｆ」の後は「０」となる。
【００３０】
本実施形態ではこの、モードの設定コードをリード用アクセスコード、またはライト用アクセスコードとしてＯＴＰ−ＲＯＭ１２に記録する。
図２（Ａ）に、データ書き込み時における入出力信号を示し、図２（Ｂ）に、データ読み出し時における入出力信号を示す。なお、図２には二進数表記で、ライト用アクセスコードを「０００１」、リード用アクセスコードを「１００１」と定めた場合の例を示す。
【００３１】
図２からは、書き込み時も読み出し時も、ＣＥを「Ｈｉ」にした状態、すなわちＣＥポートに所定の電圧を掛けた状態にした後、モード（Mode）コード、すなわちアクセスコードの入力を行っていることを読み取ることができる。
【００３２】
なお、図２では、アドレス、データの信号については０、１（Ｌｏｗ、Ｈｉ）を明示していないが、図２（Ａ）の例は、汎用メモリ３０におけるアドレスＮにデータＮを書き込む場合の例であり、図２（Ｂ）の例は汎用メモリ３０におけるアドレスＮに記録されたＮというデータを読み出す場合の例である。なお、図２中、Ｈｉ−Ｚ（ハイ・インピーダンス）は、回路の出力が電気的に接続されていないような状態、すなわち電気信号が無い状態を意味する。
【００３３】
次に、本発明のリアルタイムクロックに係る第２の実施形態について、図３を参照して説明する。なお、本実施形態に係るリアルタイムクロックの殆どの構成は、図１に示した第１の実施形態に係るリアルタイムクロック１０と同様である。よって、その機能を同一とする箇所には、図面に１００を足した符号を付して、詳細な説明は省略することとする。
【００３４】
本実施形態では、アクセスコード比較エラーカウンタ１４２を備えるようにしたことを特徴としている。そして、時計レジスタ１２８には、アクセスコード比較エラーカウンタ１４２がエラーを検出した際にエラー検出フラグを立てる項目を設けた。このエラー検出フラグは、例えばエラー無検出時に「０」、エラー検出時に「１」となる少なくとも１ビットの情報として、時計レジスタ１２８に保持することができる。
【００３５】
このような構成とすることで、汎用メモリ１３０に対して不正なアクセスが試みられたか否かを認識することができるようになる。なお、その他の構成については、上述した第１の実施形態に係るリアルタイムクロック１０と同様である。
【００３６】
次に、本発明のリアルタイムクロックに係る第３の実施形態について、図４を参照して説明する。なお、本実施形態に係るリアルタイムクロックの殆どの構成は、図１に示した第１の実施形態に係るリアルタイムクロックと同様である。よって、その機能を同一とする箇所には、図面に２００を足した符号を付して、詳細な説明は省略することとする。
【００３７】
相違点としては、本実施形態に係るリアルタイムクロック１１０では、シリアルバスとしてＩ２Ｃ（登録商標）を用いた点にある。このため、インターフェースとして、Ｉ２Ｃインターフェース２２２ａを採用している。なお、Ｉ２Ｃ（登録商標）の入出力ポートは、ＳＣＬ（シリアルクロック）ポートと、ＳＤＡ（シリアルデータ）ポートの２つとなる。
【００３８】
また、本実施形態では、時計レジスタ２２８に接続されたタイマー回路２４４や、アラーム回路２４６を設けている。タイマー回路２４４、アラーム回路２４６の各出力信号は、ＣＰＵ２４０などの制御部に対する割り込み信号とされる。
【００３９】
タイマー回路２４４やアラーム回路２４６にはそれぞれ時刻設定機能を持たせ、時計レジスタ２２８からの時刻信号が入力される。そして、入力された信号が設定された時刻と一致することで、信号を出力する。
このような機能を持たせることで、ＣＰＵ２４０が暴走した場合などに、割り込み信号を出力し、暴走を停止させることが可能となる。
【００４０】
Ｉ２Ｃインターフェース２２２ａには、通常のロジックデバイスが有するチップセレクト用のポート（第１、第２実施形態でいうＣＥ）が存在しない。このため、Ｉ２Ｃバスを用いたデバイスでは、ＩＣ（不図示）内部に機種毎のユニークなデバイスナンバーが記憶されており、通信開始時にデバイスナンバーをＩ２Ｃバスによりスレーブアドレスとして送信することで、チップセレクトを行うこととなる。そして受信デバイスは、入力されたスレーブアドレスが一致した場合にのみ、その後の通信に反応することとなる。
【００４１】
なお、Ｉ２Ｃインターフェース２２２ａを用いたデータの読み出し、書き出しは、以下の手順に従ってなされる（図５参照）。
まず、ＣＰＵ２４０がデータ通信の開始条件を送出する（１）。次に、ＣＰＵ２４０がリアルタイムクロック２１０のスレーブアドレス、及びリードまたはライトを定めるためのコードを送出する（２）。その後、ＣＰＵ２４０はリアルタイムクロック２１０からのアクノリッジを確認する（３）。ここでアクノリッジとは、確認応答を意味する。
【００４２】
アクノリッジを確認した後、ＣＰＵ２４０はリアルタイムクロック２１０から読み出すデータのアドレスを送出し（４）、リアルタイムクロック２１０からのアクノリッジを確認する（５）。この後再びＣＰＵ２４０が開始条件を送出する（６）。次に、ＣＰＵ２４０がリアルタイムクロック２１０のスレーブアドレスおよびリードまたはロードコードを読み出しモードで選択する（７）。ＲＴＣ２１０がアクノリッジの確認を行う（８）。リアルタイムクロック２１０から（４）で指定したアドレスに記録されたデータが読み出される（９）。ＣＰＵ２４０がリアルタイムクロック２１０へアクノリッジを送出する（１０）。必要に応じて（９）、（１０）の繰り返しによりデータの読み出しを行う（１１）。ＣＰＵ２４０が「１」のアクノリッジを送出する（１２）。その後ＣＰＵ２４０が停止条件を送出する（１３）。
【００４３】
計時部２２６への書き込みや読み出しを上記のような工程で行う場合であっても、ＯＴＰ−ＲＯＭ１１２に対してリード用アクセスコードやライト用アクセスコードを記録し、これを利用していることにより耐タンパー性の向上が図られているため、本発明の一部とみなすことができる。
【００４４】
次に、本発明のリアルタイムクロックに係る第４の実施形態について、図６を参照して説明する。なお、本実施形態に係るリアルタイムクロックの殆どの構成は、図４に示した第３の実施形態に係るリアルタイムクロック２１０と同様である。よって、その機能を同一とする箇所には、図４の符号に１００を足した符号を付して、詳細な説明は省略することとする。
【００４５】
本実施形態に係るリアルタイムクロック３１０は、アクセスコード比較エラーカウンタ３４２を備えるようにしたことを特徴としている。そして、時計レジスタ３２８には、アクセスコード比較エラーカウンタ３４２がエラーを検出した際にエラー検出フラグを立てる項目を設けた。
【００４６】
このような構成とすることで、汎用メモリ３３０に対して不正なアクセスが試みられたか否かを認識することができるようになる。なお、その他の構成については、上述した第３の実施形態に係るリアルタイムクロック２１０と同様である。
【符号の説明】
【００４７】
１０………リアルタイムクロック、１２………ＯＴＰ−ＲＯＭ、１４………アクセス制御部、１６………ＯＴＰ−メモリアクセスコード比較器、１８………リード用アクセスコード比較器、２０………ライト用アクセスコード比較器、２２………ＳＰＩインターフェース、２４………データバッファ、２６………計時部、２８………時計レジスタ、３０………汎用メモリ、３２………発振器、３４………発振回路、３６………水晶振動子、３８………分周回路、４０………ＣＰＵ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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