(57)【要約】【課題】可変抵抗素子を用いた不揮発性半導体記憶装置において、多値データの高速なデータ書き込みを実現する。【解決手段】互いに交差する複数の第１及び第２の配線、並びに第１及び第２の配線の各交差部に設けられたメモリセルを有し、メモリセルは可変抵抗素子からなり、第１の配線を共有する所定数のメモリセルによってページが構成されるメモリセルアレイと、書き込みアドレスに基づいて書き込むべきページを選択し、選択ページに属する第１の配線に一定の電圧を供給する制御回路と、３値以上の書き込みデータに基づいて可変抵抗素子の抵抗値を３段階以上に変化させる書き込み電圧を複数種類生成出力する書き込み電圧生成回路と、書き込みアドレスに基づいて書き込むべきページを選択し、選択ページに属する所定数の第２の配線に書き込み電圧生成回路から生成出力された書き込み電圧をそれぞれ供給する選択回路とを備える。【選択図】図７
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【特許請求の範囲】
【請求項１】
互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に設けられたメモリセルを有し、前記メモリセルは可変抵抗素子からなり、前記第１の配線を共有する所定数の前記メモリセルによってページが構成されるメモリセルアレイと、
書き込みアドレスに基づいて前記メモリセルアレイの書き込むべきページを選択し、この選択ページに属する前記第１の配線に一定の電圧を供給する制御回路と、
３値以上の書き込みデータに基づいて前記可変抵抗素子の抵抗値を３段階以上に変化させる書き込み電圧を複数種類生成出力する書き込み電圧生成回路と、
書き込みアドレスに基づいて前記メモリセルアレイの書き込むべきページを選択し、この選択ページに属する所定数の第２の配線に前記書き込み電圧生成回路から生成出力された書き込み電圧をそれぞれ供給する選択回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記書き込み電圧生成回路は、パルス高さが異なる複数種類の書き込みパルスを同時に生成出力するパルスジェネレータである
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記パルスジェネレータは、パルス幅が異なる複数種類の書き込みパルスを同時に生成出力するものである
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは、前記可変抵抗素子と直列に接続された非オーミック素子を有する
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に設けられたメモリセルを有し、前記メモリセルは可変抵抗素子からなり、前記第１の配線を共有する所定数の前記メモリセルによってページが構成されるメモリセルアレイと、
書き込みアドレスに基づいて前記メモリセルアレイの書き込むべきページを選択し、この選択ページに属する前記第１の配線に一定の電圧を供給する制御回路と、
３値以上の書き込みデータに基づいて前記可変抵抗素子の抵抗値を３段階以上に変化させる書き込みパルスを複数種類同時に生成出力するパルスジェネレータと、
書き込みアドレスに基づいて前記メモリセルアレイの書き込むべきページを選択し、この選択ページに属する所定数の第２の配線に前記パルスジェネレータから生成出力された書き込みパルスを供給する選択回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に多値データを記憶する可変抵抗素子からなるメモリセルを用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。
【０００４】
この抵抗変化型メモリはトランジスタに替えてショットキーダイオードと可変抵抗素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
【０００５】
また、各メモリセルの抵抗状態を、高抵抗状態から低抵抗状態にかけ３値以上の多値の状態に制御することで、さらに大容量化を図ることができる。
【０００６】
このような抵抗変化型メモリは、互いに交差する複数のワード線及びビット線との交差部に接続された多値データを記憶可能なメモリセルからなる。この抵抗変化型メモリへのデータ書き込みは、通常、所定のビット線を選択し、３値以上の書き込みデータに応じた書き込みパルスをワード線に印加することで所定のメモリセルの可変抵抗素子の抵抗状態を遷移させる。しかし、この場合、一度にデータ書き込みできるのは、選択ワード線及びビット線に接続されたメモリセルのみである。したがって、複数のメモリセルからなるページ単位でデータ書き込みを行うページ書き込みを実現するには、ページに属するメモリセル１つずつに対しシリアルにデータ書き込みする必要があり、データ書き込みに処理時価がかかるため問題となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３４４３４９号、段落００２１
【特許文献２】特開２００５−５２２０４５号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、可変抵抗素子を用いた不揮発性半導体記憶装置において、多値データの書き込みを高速に行うことができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に設けられたメモリセルを有し、前記メモリセルは可変抵抗素子からなり、前記第１の配線を共有する所定数の前記メモリセルによってページが構成されるメモリセルアレイと、書き込みアドレスに基づいて前記メモリセルアレイの書き込むべきページを選択し、この選択ページに属する前記第１の配線に一定の電圧を供給する制御回路と、３値以上の書き込みデータに基づいて前記可変抵抗素子の抵抗値を３段階以上に変化させる書き込み電圧を複数種類生成出力する書き込み電圧生成回路と、書き込みアドレスに基づいて前記メモリセルアレイの書き込むべきページを選択し、この選択ページに属する所定数の第２の配線に前記書き込み電圧生成回路から生成出力された書き込み電圧をそれぞれ供給する選択回路とを備えたことを特徴とする。
【００１０】
本発明の他の一態様に係る不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に設けられたメモリセルを有し、前記メモリセルは可変抵抗素子からなり、前記第１の配線を共有する所定数の前記メモリセルによってページが構成されるメモリセルアレイと、書き込みアドレスに基づいて前記メモリセルアレイの書き込むべきページを選択し、この選択ページに属する前記第１の配線に一定の電圧を供給する制御回路と、３値以上の書き込みデータに基づいて前記可変抵抗素子の抵抗値を３段階以上に変化させる書き込みパルスを複数種類同時に生成出力するパルスジェネレータと、書き込みアドレスに基づいて前記メモリセルアレイの書き込むべきページを選択し、この選択ページに属する所定数の第２の配線に前記パルスジェネレータから生成出力された書き込みパルスを供給する選択回路とを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、可変抵抗素子を用いた不揮発性半導体記憶装置において、多値データの書き込みを高速に行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る不揮発性メモリのブロック図である。
【図２】同実施形態におけるメモリセルアレイの一部を示す斜視図である。
【図３】図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】同実施形態における可変抵抗素子の一例を示す模式的な断面図である。
【図５】同実施形態におけるメモリセルの抵抗値分布とデータとの関係を示すグラフである。
【図６】同実施形態におけるメモリセルアレイの一部を示す等価回路図である。
【図７】同実施形態における書き込みパルスの第１の生成例を示す波形図である。
【図８】同実施形態における書き込みパルスの第２の生成例を示す波形図である。
【図９】同実施形態における書き込みパルスの第３の生成例を示す波形図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１４】
［実施形態］
［全体構成］
図１は、本発明の一実施形態に係る不揮発性メモリのブロック図である。
【００１５】
この不揮発性メモリは、後述する可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１６】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００１７】
また、ホストからデータ入出力バッファ４に入力されたデータはエンコード・デコード回路８に転送され、その出力信号が書き込み電圧生成回路であるパルスジェネレータ９に入力される。この入力信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、カラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送される。
【００１８】
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１９】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
【００２０】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００２１】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、 PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２２】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＲＡＭ）、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの等を用いることができる。
【００２３】
図４は、後者の可変抵抗素子の例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表され、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウォルフレマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）パロブスカイト構造（AMO3）等の結晶構造を持つ材料により構成される。
【００２４】
図４の例では、AがZn、MがMn、XがOである。記録層１２内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２５】
非オーミック素子ＮＯは、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）構造、ＳＩＳ（Silicon-Insulator-Silicon）構造等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２、ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
【００２６】
［メモリセルの抵抗値分布］
図５は、多値を記憶するメモリセルの抵抗値分布とデータとの関係を示すグラフである。同図（ａ）は各メモリセルＭＣに２ビットのデータを記憶させる場合の例で、４つの抵抗値分布Ａ〜Ｄに入るように各メモリセルＭＣに対する書き込みが行われる。抵抗値の高い方の分布Ａから順に２ビットのデータ“１１”、“１０”、“０１”、“００”が対応している。同図（ｂ）は各メモリセルＭＣに３ビットのデータを記憶させる場合の例で、８つの抵抗値分布Ａ〜Ｈに入るように各メモリセルＭＣに対する書き込みが行われる。抵抗値の高い方の分布Ａから順に３ビットのデータ“１１１”、“１１０”、“１０１”、“１００”、“０１１”、“０１０”、“００１”、“０００”が対応している。同図（ｃ）は各メモリセルＭＣに４ビットのデータを記憶させる場合の例で、１６個の抵抗値分布Ａ〜Ｐに入るように各メモリセルＭＣに対する書き込みが行われる。抵抗値の高い方の分布Ａから順に４ビットのデータ“１１１１”、“１１１０”、“１１０１”、“１１００”、…、“００１１”、…、“００１０”、“０００１”、“００００”が対応している。
【００２７】
［多値データのページ書き込み動作］
次に、不揮発性メモリの多値データの書き込み動作について説明する。
【００２８】
多値データの書き込みを行う場合、ホストからデータ入出力バッファ４に書き込みデータが入力される。その際、多値データの１セルあたりのストレージビット数単位でデータ入力が行われる場合を考える。たとえば、１セル当たり４値を記憶する場合は、ホストから２ビット単位で書き込みデータが入力される。ホストから入力されたデータはデータ入出力バッファ４で受け取られ、エンコード・デコード回路８へ転送される。ここで、入力されたデータがエンコード・デコード回路８により、デコードされてパルスジェネレータ９に送られても良いし、または、外部からの入力データがそのままの形でパルスジェネレータ９に送られても良い（この場合、エンコード・デコード回路８は不要となる）。ここでパルスジェネレータ９は、入力されたデータにより、図５のＡ、Ｂ、Ｃ、Ｄのいずれかの抵抗値レベルを得るための書き込みパルスを作成する。このパルスはステートマシン７で制御される書き込みのタイミングで、カラム制御回路２で選択される選択ビット線ＢＬへ転送され、書き込みが行われる。
【００２９】
次に、図６に示すメモリセルアレイ１の一部を示す等価回路図を用い、複数のメモリセルからなるページに対する一括データ書き込みについて説明する。
【００３０】
メモリセルアレイ１は、複数のワード線ＷＬ１〜ＷＬ３、これらワード線ＷＬ１〜ＷＬ３に交差する複数のビット線ＢＬ１〜ＢＬ３、並びにこれらワード線ＷＬ及びビット線ＢＬの各交差部に設けられたメモリセルＭＣを備える。
【００３１】
各メモリセルＭＣは、カソードがワード線ＷＬに接続されたダイオードＤｉと、このダイオードＤｉのアノード及びビット線ＢＬ間に接続された可変抵抗素子ＶＲとの直列接続回路からなる。
【００３２】
このメモリセルＭＣのうち、ワード線ＷＬを共有する複数のメモリセルアレイＭＣが１つのページを構成する。
【００３３】
このページへの一括データ書き込みは、ページに属するメモリセルＭＣが共有するワード線ＷＬに一定のワード線選択電圧Ｖｓｅｔｗｌを与え、ワード線ＷＬを選択するとともに、各メモリセルＭＣに接続された各ビット線ＢＬそれぞれに書き込みデータに応じた電気的エネルギの異なる書き込みパルスＷＰを同時に印加することで行う。なお、パルスの印加方法については、ワード線ＷＬにワード線選択電圧Ｖｓｅｔｗｌを加えながら、複数のビット線ＢＬに書き込みパルスＷＰを同時に印加する方法、ワード線ＷＬとビット線ＢＬとに同時に書き込みパルスＷＰを与える方法、複数のビット線ＢＬに異なる書き込みパルスＷＰを印加しながら、ワード線ＷＬに負のパルスを印加する方法等、種々の印加方法が考えられる。
【００３４】
具体例として、図６中の点線で示されたワード線ＷＬ１を共有するメモリセルＭＣ１、ＭＣ２、ＭＣ３からなるページに一括してデータを書き込む場合について説明する。ここでは、データ“１１”を保持しており抵抗状態が最も高いレベルＡにあるメモリセルＭＣ１、ＭＣ２、ＭＣ３に対し、それぞれ、データ“００”、“０１”、“１１”を書き込む場合を考える。
【００３５】
図７は、図６中の点線で囲まれたページにデータ書き込みする際の書き込みパルスの第１の生成例を示す波形図である。
【００３６】
この例は、電気的エネルギを書き込みパルスＷＰの高さで調整する例である。この場合、メモリセルＭＣ１への書き込みデータは“００”、つまり、メモリセルＭＣ１の抵抗状態をＤレベルにするため、最も高い書き込みパルスＷＰをビット線ＢＬ１に印加する。メモリセルＭＣ２への書き込みデータは“０１”、つまり、メモリセルＭＣ２の抵抗状態をＡレベルより一段低いＢレベルにするため、ビット線ＢＬ１より一段低い高さの書き込みパルスＷＰをビット線ＢＬ２に印加する。メモリセルＭＣ３への書き込みデータは“１０”、つまり、メモリセルＭＣ１の抵抗状態をＢレベルより一段低いＣレベルにするため、ビット線ＢＬ２より一段低い高さの書き込みパルスをビット線ＢＬ３に印加する。このように、同時に、複数の書き込みパルスＷＰを与えることで、ワード線ＷＬ１及びビット線ＢＬ１〜ＢＬ３間には、異なる電気的エネルギが加えられ、ページに属するメモリセルＭＣ１、ＭＣ２、ＭＣ３の抵抗状態は、書き込みデータに応じてレベルＤからレベルＡ、Ｂ、Ｃにそれぞれ遷移する。これにより、ページに対する一括書き込み動作が完了する。
【００３７】
なお、非選択のページに属するワード線ＷＬ２、ＷＬ３に対しては、ビット線ＢＬ１に与える電圧パルスＷＰよりも高い非選択ワード線電圧Ｖｎｓｗｌを与える。これにより、非選択ページに属するメモリセルＭＣのダイオードＤｉには逆バイアスがかかるため、電気エネルギが加わらず、抵抗状態は遷移しない。
【００３８】
図８は、図６中の点線で囲まれたページにデータ書き込みする際の書き込みパルスの第２の生成例を示す波形図である。
【００３９】
この例は、電気的エネルギを書き込みパルスＷＰの幅で調整する例である。この場合も図７の場合と同様、メモリセルＭＣ１に接続されたビット線ＢＬ１には、最も幅広い書き込みパルスＷＰを与える。メモリセルＭＣ２に接続されたビット線ＢＬ２には、ビット線ＢＬ１より一段狭い幅の書き込みパルスＷＰを印加する。メモリセルＭＣ３に接続されたビット線ＢＬ３には、ビット線ＢＬ２より一段狭い幅の書き込みパルスＷＰを印加する。これによって、ワード線ＷＬ１及びビット線ＢＬ１〜ＢＬ３間には、それぞれのデータに応じた電気的エネルギが加えられ、ページに対する一括書き込みが完了する。
【００４０】
なお、これらの書き込みパルスＷＰは、可変抵抗素子ＶＲの抵抗値を、図５（ａ）に示すレベルＤ、Ｃ、Ｂまで移動可能な電圧値とパルス幅であることを必要とする。
【００４１】
図８は、８値データの書き込みパルスＷＰの例で、パルス幅とパルス高さの組合せで電気的エネルギを変化させている。すなわち、消去状態（“１１１”）をＡレベルと仮定すると、入力データが“０００”のとき、パルス高さが最も大きく、パルス幅が最も広い書き込みパルスＨが選択され、入力データが“１１０”のとき、パルス高さが最も小さく、パルス幅が最も狭い書き込みパルスＢが選択される。
【００４２】
このように、選択ワード線ＷＬを一定のワード線選択電圧Ｖｓｅｔｗｌにした上で、各ビット線ＢＬに対し、書き込みデータに基づいた電気エネルギとなる書き込みパルスＷＰを同時に与えることで、ページに属するメモリセルＭＣへの一括したデータ書き込みを実現することができる。
【００４３】
以上のとおり、本実施形態によれば、データ書き込みをページ単位で行えるため、高速な多値データの書き込みを実現する不揮発性半導体記憶装置を実現することができる。
【００４４】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、トランジスタなどを非オーミック素子としたバイポーラ動作が可能なメモリセルを用いた不揮発性メモリに対しても同様の効果を得ることができる。
【符号の説明】
【００４５】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、８…エンコード・デコード回路、９…パルスジェネレータ、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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