(57)【要約】【課題】キャパシタを形成する工程において、キャパシタ孔が開孔しないことに起因した不良の問題がなく、また、梁の消失に起因した隣接する下部電極同士の接触の問題がない半導体装置の製造方法を提供する。【解決手段】キャパシタを形成工程は、犠牲層間絶縁膜２４ａ，ｂに長溝を形成する工程と、前記長溝にカーボン膜８１を埋め込む工程と、前記カーボン膜８１にキャパシタ孔を形成する工程と、前記キャパシタ孔内に下部電極５１を形成する工程と、前記カーボン膜と犠牲層間絶縁膜を除去する工程と、を有する。【選択図】図７
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【特許請求の範囲】
【請求項１】
キャパシタの形成工程を含む半導体装置の製造方法であって、
該キャパシタの形成工程は、
犠牲層間絶縁膜に長溝を形成する工程と、
前記長溝にカーボン膜を埋め込む工程と、
前記カーボン膜にキャパシタ孔を形成する工程と、
前記キャパシタ孔内に下部電極を形成する工程と、
前記カーボン膜と犠牲層間絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記犠牲層間絶縁膜中に、一つの下部電極とそれに隣接する下部電極とを、それらの上端と下部との間で連結する絶縁梁を形成する工程を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁梁は、第１の犠牲層間絶縁膜と第２の犠牲層間絶縁膜との間に、これらとエッチング特性の異なる梁用層間絶縁膜を積層し、前記犠牲層間膜に長溝を形成する工程において、前記梁用層間絶縁膜を貫通する長溝を形成することで形成される請求項２に記載の半導体装置の製造方法。
【請求項４】
前記キャパシタ孔は、前記長溝と直交する開口パターンを用いて前記カーボン膜をエッチングすることにより、該開口パターンと前記長溝との交差部分に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記キャパシタ孔内に前記下部電極を形成する工程は、
前記キャパシタ孔内を完全には充填しない膜厚で、前記キャパシタ孔の内壁および前記犠牲層間絶縁膜上を覆うように下部電極材料を堆積する工程と、
前記下部電極材料の堆積されたキャパシタ孔内を充填するように、前記キャパシタ孔内の前記下部電極材料上に保護膜を形成する工程と、
前記犠牲層間絶縁膜上の前記下部電極材料を除去する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記保護膜は、前記犠牲層間絶縁膜を除去する際のエッチング工程にて、前記犠牲層間絶縁膜よりも早く除去されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記カーボン膜と犠牲層間絶縁膜を除去する工程は、前記カーボン膜をドライアッシングにより除去した後、ウエットエッチングにより犠牲層間絶縁膜を除去することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記カーボン膜と犠牲層間絶縁膜を除去する工程の後に、前記下部電極の内壁から外壁にかけて容量絶縁膜を形成する工程と、前記キャパシタの上部電極となるプレート電極を前記容量絶縁膜上に形成する工程を含む請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリンダ型の下部電極を有するキャパシタを含む半導体装置の製造方法に関し、詳しくは、前記下部電極の接触を防止するための絶縁梁を有するキャパシタを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のメモリセルは、選択用トランジスタとキャパシタとから成るが、微細加工技術の進展によるメモリセルの微細化に伴いキャパシタの電荷蓄積量の減少が問題となってきた。この問題を解決するため、クラウン型キャパシタを採用するに到っている。すなわち、キャパシタの下部電極の表裏両面を電極として機能させることで、キャパシタ電極の面積を増加させている。その代表例は、特許文献１（特開２００３−１４２６０５）に示されている。
【０００３】
特許文献１では、犠牲層間絶縁膜（酸化シリコン膜）にシリンダ状のキャパシタ孔を開孔し、該キャパシタ孔の内面に沿って下部電極（ＴｉＮ）を形成し、窒化シリコン（ＳｉＮ）膜より成る梁を下部電極に接着させて形成し、ウエットエッチングにより犠牲層間絶縁膜を除去し、梁を有する下部電極上に容量絶縁膜と上部電極を順次形成するキャパシタ、及び半導体装置の形成方法が示されている。ウエットエッチングの工程、特にウエットエッチング液やその後の洗浄に用いる水分を蒸発する際に、隣接する下部電極同士が接触する問題があるが、特許文献１に示されるように、窒化シリコン（ＳｉＮ）膜より成る梁を設けることで、この問題は解決できる。
【０００４】
ところが発明者らの検討によると、ＤＲＡＭの微細化に伴い、キャパシタ孔を開孔する工程と、犠牲層間絶縁膜を除去する工程とに重大な問題が生じることが判った。
【０００５】
第一に、犠牲層間絶縁膜（酸化シリコン膜）に開孔すべきキャパシタ孔の径に対する深さの比、すなわちアスペクト比が増大するに従い、キャパシタ孔が開孔しなかったり、底端の面積が小さくなったりする問題が生じる。このような問題が生じるとキャパシタの下部電極と接続プラグの導通が損なわれるため、製造された半導体装置に不良品が生じる。
【０００６】
第二に、犠牲層間絶縁膜をウエットエッチングによりキャパシタの頭端方向から底端方向へ除去するには長いエッチング時間を要するため、このエッチング中に窒化シリコン膜より成る梁もエッチングされて消失し、隣接する下部電極同士が接触する問題がある。したがって、キャパシタ孔を開孔する工程でキャパシタ孔を所望の形状に形成し、また、犠牲層間絶縁膜を除去する際に梁が消失しない半導体装置の製造方法が必要である。
【特許文献１】特開２００３−１４２６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで本発明の目的は、キャパシタを形成する工程において、キャパシタ孔が開孔しないことに起因した不良の問題がなく、また、梁の消失に起因した隣接する下部電極同士の接触の問題がない半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明者らは上記課題を解決するべく鋭意検討した結果、キャパシタ孔を形成する犠牲層間絶縁膜に最初に長溝を形成し、該長溝にカーボン膜を埋め込み、該カーボン膜にキャパシタ孔を形成し、キャパシタ孔内に下部電極を形成し、カーボン膜及び犠牲層間絶縁膜を除去することで、キャパシタ孔が開孔しないことに起因する不良が防止できることを見出した。また、絶縁梁を形成する場合にも、カーボン膜をアッシングで除去した後、犠牲層間絶縁膜を短時間のウエットエッチングにより除去することで、梁の消失に起因する隣接する下部電極同士の接触を防止することができることを見出した。
【０００９】
すなわち、本発明の第１の態様によれば、
キャパシタの形成工程を含む半導体装置の製造方法であって、
該キャパシタの形成工程は、
犠牲層間絶縁膜に長溝を形成する工程と、
前記長溝にカーボン膜を埋め込む工程と、
前記カーボン膜にキャパシタ孔を形成する工程と、
前記キャパシタ孔内に下部電極を形成する工程と、
前記カーボン膜と犠牲層間絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法によると、犠牲層間絶縁膜に高アスペクト比のキャパシタ孔を直接開孔する従来技術とは異なり、犠牲層間絶縁膜に長溝を形成し、この長溝内にカーボン膜を埋め込み、このカーボン膜に高アスペクト比のキャパシタ孔を開孔するため、キャパシタ孔が開孔しなかったり、底端の面積が小さくなったりする問題が生じない。そのため、キャパシタの下部電極と接続プラグの導通が安定して確保され、製造された半導体装置の歩留り、信頼性が向上する。また、カーボン膜をアッシングで除去した後に、犠牲層間絶縁膜の除去を行うことにより、犠牲層間絶縁膜の除去に長時間のウエットエッチングを必要としないため、梁の消失に起因して隣接する下部電極同士が接触する問題が発生しない。これらのことから、ＤＲＡＭの更なる微細化が可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明による半導体装置の実施形態について、ＤＲＡＭのメモリセル部に、隣接する下部電極間に梁を設けたクラウン型のキャパシタを形成する場合を例として、図１を参照して説明する。図１（Ｃ）はメモリセル部に形成したキャパシタの配置を示した平面図で、Ｘ−Ｘ’方向の縦断面を図１（Ａ）に、Ｙ−Ｙ’方向の縦断面を図１（Ｂ）に示す。なお、図１（Ａ）において矢印Ａ−Ａ’で示した位置、同様に、図１（Ｂ）において矢印Ｂ−Ｂ’で示した位置での横断面が図１（Ｃ）に対応する。図１において、シリコン基板１の主面を分離絶縁膜２によって区画した活性領域に２つの選択用トランジスタが形成されており、各々の選択用トランジスタはシリコン基板１の主面上にゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域５、６から成る。各々の選択用トランジスタの拡散層領域６は一体として共有化されている。選択用トランジスタは第１の層間絶縁膜２１と層間絶縁膜３１上に形成されたビット線８（タングステン（Ｗ）膜）と前記一方の拡散層領域６とが第１の層間絶縁膜２１を貫通するポリシリコンプラグ１１ａと接続されている。ビット線８は第２の層間絶縁膜２２に覆われている。この第２の層間絶縁膜２２は長溝形成時のエッチングストッパとなる層間絶縁膜３２で覆われており、層間絶縁膜３２を貫通して形成された第１の窒化チタン膜より成る下部電極５１と、酸化アルミニウム膜（３ｎｍ厚）と酸化ハフニウム膜（４ｎｍ厚）の積層膜より成る容量絶縁膜５２と、第２の窒化チタン膜とポリシリコン膜の積層膜より成る上部電極５３（１５ｎｍ厚）とが積層されてキャパシタが構成されている。キャパシタの下部電極５１はコップ形状をしていて、下部電極５１はその底面で第２の層間絶縁膜２２に形成された、タングステン膜と窒化チタン膜とチタン膜との積層膜より成る金属プラグ１２と接続され、さらに金属プラグ１２はその下方のポリシリコンプラグ１１を介してトランジスタの拡散層領域５に電気的に接続されている。そして、上部電極５３上には、第２層配線（図示せず）が形成され、両者は第３の層間絶縁膜２５を貫通する接続プラグ（図示せず）などによって電気的に接続されている。
【００１２】
次に、本発明による半導体装置の製造方法の実施例について図１乃至図９を参照して説明する。図２乃至図９は半導体装置のメモリセルの形成方法を工程順に示すもので、図１と同様に、各図（Ｃ）の平面図はそれぞれ、各図（Ａ）縦断面図の矢印Ａ−Ａ’および各図（Ｂ）縦断面図の矢印Ｂ−Ｂ’での横断面（一部上面）を示す。また縦断面図（Ａ），（Ｂ）は、それぞれ、平面図（Ｃ）におけるＸ−Ｘ’方向での断面およびＹ−Ｙ’方向での断面を示す。
【００１３】
（図２参照）
公知の方法により、半導体基板（シリコン基板）上にキャパシタの下層に位置する素子等を形成する。例えば、シリコン基板１の主面をＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等で形成した分離絶縁膜２によって区画し、ゲート絶縁膜３、ゲート電極４、拡散層領域５，６、ポリシリコンプラグ１１，１１ａ、層間絶縁膜２１（酸化シリコン膜）、層間絶縁膜３１（窒化シリコン膜）、ビット線８、ビット線８の上に層間絶縁膜２２（酸化シリコン膜）を形成した後、層間絶縁膜２２にコンタクト孔を開孔して、該コンタクト孔の底面部分にポリシリコンプラグ１１の表面を露出させ、該コンタクト孔にチタン膜、窒化チタン膜とタングステン膜を埋め込んだ後に、コンタクト孔外のチタン膜と窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ１２を形成する。
【００１４】
（図３参照）
次に、層間絶縁膜３２として窒化シリコン膜と、第１の犠牲層間絶縁膜２４ａとして厚さ０．７μｍの酸化シリコン膜と、梁用絶縁膜３６として厚さ１００ｎｍの窒化シリコン膜と、第２の犠牲層間絶縁膜２４ｂとして厚さ０．８μｍの酸化シリコン膜とを順次形成する。
【００１５】
（図４参照）
次に、ホトリソグラフィー技術とドライエッチング技術により第２の犠牲層間絶縁膜２４ｂと梁用絶縁膜３６と第１の犠牲層間絶縁膜２４ａに短冊状の長溝９２を形成し、長溝９２の底部で層間絶縁膜３２（窒化シリコン膜）を露出させる。長溝を開口する際には、異方性のドライエッチング技術を用いるが、同じ深さの孔（ホール）を開孔する場合と比較して、開孔しない問題や底端の面積が小さくなる問題は生じにくい。この理由は、長溝を開口する場合の方が開口する面積が大きいため、エッチングに有効な成分（エッチャント）が所望の異方性を保った状態で底端まで到達しやすいためである。
【００１６】
（図５参照）
次に、長溝９２を埋込むようにカーボン膜８１を形成し、つづいて酸窒化シリコン膜２９を形成する。カーボン膜８１は、アセチレンガスと水素を原料ガスとして、成膜温度を６００℃としてＬＰＣＶＤ法により成膜する。
【００１７】
（図６参照）
次に、カーボン膜８１と層間絶縁膜３２とを貫くキャパシタ孔９１をホトリソグラフィー技術とドライエッチング技術とにより開口し、該キャパシタ孔９１の底面部分に金属プラグ１２の表面を露出させる。ここでは、まずホトリソグラフィー技術により形成したホトレジスト膜をマスクとして、酸窒化シリコン膜２９を先に形成した長溝９２と直交する方向に延在するように短冊状に加工した後に、ホトレジスト膜を除去して、つづいて短冊状に加工された酸窒化シリコン膜２９をマスクとしてカーボン膜８１を異方性のドライエッチング技術を用いて選択的に除去する。この際に第２の犠牲層間絶縁膜２４ｂは除去されずに残存するため、長溝９２と短冊状に加工された酸窒化シリコン膜２９をマスクとする開口パターンの交差部分にキャパシタ孔９１が形成される。さらに、キャパシタ孔９１の底端に露出した層間絶縁膜３２も異方性のドライエッチング技術により除去する。なお、酸窒化シリコン膜２９はホトレジスト膜を露光によりパターニングする際の反射防止膜としての機能を兼ねている。本実施例によると、従来のようにキャパシタ孔を酸化シリコン膜に高アスペクト比のホール形状として開孔する必要がない。すなわち、層間絶縁膜である酸化シリコン膜に長溝を形成した後に、長溝に充填したカーボン膜に対して高アスペクト比のキャパシタ孔を開孔するため、キャパシタ孔が開孔しなかったり、底端の面積が小さくなったりする問題が生じない。この理由は長溝はホール形状よりも容易に形成できるからであり、また、カーボン膜はドライエッチングにおいて、犠牲層間絶縁膜として使用する酸化シリコン膜と比較して加工しやすいからである。
【００１８】
（図７参照）
次に、下部電極５１を形成するための下部電極材料として第１の窒化チタン膜をＣＶＤ法によりキャパシタ孔内を完全には充填しない膜厚で成長する。つづいて、孔内に保護膜８３としてＳＯＧ膜を形成して、孔底部分の第１の窒化チタン膜がエッチングされるのを保護しつつ、キャパシタ孔９１の底部および側面部以外の第１の窒化チタン膜、酸窒化シリコン膜２９、第２の犠牲層間絶縁膜２４ｂ上面のカーボン膜８１をＣＭＰ法により除去してコップ型の下部電極５１を得る。
【００１９】
（図８参照）
次に、酸素ガスを用いたドライアッシング法によりカーボン膜８１を気化させて除去する。
【００２０】
（図９参照）
つづいて、希釈フッ化水素酸（ＨＦ）溶液を用いたウエットエッチング法により、犠牲層間絶縁膜（酸化シリコン膜）２４ａと２４ｂと、ＳＯＧ膜８３を除去する。この時、層間絶縁膜３２（窒化シリコン膜）をエッチングストッパとして犠牲層間絶縁膜（酸化シリコン膜）２４ａと２４ｂが除去され、隣接する下部電極５１同士は梁３６により相互に接触しないように、また倒壊しないように支えられている。ウエットエッチングは下部電極５１の頭端方向から底端方向（図２２、図２３の縦方向）へ進むのみならず、カーボン膜の除去部分を通して下部電極５１の側面方向（図２４の横方向）からも進むので、ウエットエッチング時間を短くすることができる。そのため、このエッチング中に窒化シリコン膜より成る梁３６が消失せず、従って隣接する下部電極同士が接触する問題も生じない。なお、保護膜８３のＳＯＧ膜は、酸化シリコン膜よりも十分大きな、例えば５倍程度のウエットエッチング速度でエッチングされるので、犠牲層間絶縁膜２４ａと２４ｂがエッチングされる間に完全に除去される。
【００２１】
次に、容量絶縁膜として酸化アルミニウム膜と酸化ハフニウム膜の積層膜５２をＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法により形成する。つづいて上部電極５３の材料として第２の窒化チタン膜とポリシリコン膜の積層膜をそれぞれＣＶＤ法により形成し、この積層膜と容量絶縁膜５２とを上部電極５３の形状に加工する。最後に、層間絶縁膜（酸化シリコン膜）２５を形成して、さらに必要な層間絶縁膜、接続プラグ、配線など（いずれも図示せず）を形成して図１に示す半導体装置を得る。
【００２２】
上記の説明では、梁３６の形成を行っているが、これに限定されず、梁を形成しない場合にも適用できる。
【００２３】
また、本発明はクラウン型のキャパシタのみならず、層間絶縁膜に形成したキャパシタ孔を下部電極で完全に充填して形成するピラー型（中実角柱状）のキャパシタの場合にも適用可能である。その場合には、図７の工程でキャパシタ孔９１内を完全に充填する膜厚で下部電極を形成した後に、ＣＭＰ法等で表面の平坦化を行う。その後に、上記の実施例と同様に層間絶縁膜を除去して、下部電極の表面を露出させればよい。
【００２４】
さらに、上記の説明では矩形のキャパシタ孔を開孔する場合について説明しているが、矩形以外の形状（多角形等）のキャパシタ孔を開孔する場合にも適用できる。その場合は、図６の工程でフォトレジストに形成するパターンを所望の形状とし、カーボン膜に所望の形状のキャパシタ孔を開孔する。その後、同様に下部電極を筒状（クラウン型）又は中実柱状（ピラー型）に形成すればよい。また、梁を形成する場合は、長溝方向に長径を有する長円状の開孔を形成し、梁と下部電極との接触面積が多くなるようにしてもよい。
【産業上の利用可能性】
【００２５】
本発明の活用例として、ＤＲＡＭや、ＤＲＡＭを含む混載ＬＳＩが挙げられる。
【図面の簡単な説明】
【００２６】
【図１】実施例の半導体装置のメモリセルを例示するもので、（Ａ）は（Ｃ）のＸ−Ｘ’線方向の縦断面図、（Ｂ）は（Ｃ）のＹ−Ｙ’線方向の縦断面図、（Ｃ）は（Ａ）の矢印Ａ−Ａ’及び（Ｂ）の矢印Ｂ−Ｂ’での横断面に相当する平面図である。
【図２】実施例の半導体装置のメモリセルの製造工程を説明するもので、（Ａ）は（Ｃ）のＸ−Ｘ’線方向の縦断面図、（Ｂ）は（Ｃ）のＹ−Ｙ’線方向の縦断面図、（Ｃ）は（Ａ）の矢印Ａ−Ａ’及び（Ｂ）の矢印Ｂ−Ｂ’での平面図である。
【図３】実施例の半導体装置のメモリセルの製造工程を説明するもので、（Ａ）は（Ｃ）のＸ−Ｘ’線方向の縦断面図、（Ｂ）は（Ｃ）のＹ−Ｙ’線方向の縦断面図、（Ｃ）は（Ａ）の矢印Ａ−Ａ’及び（Ｂ）の矢印Ｂ−Ｂ’での横断面に相当する平面図である。
【図４】実施例の半導体装置のメモリセルの製造工程を説明するもので、（Ａ）は（Ｃ）のＸ−Ｘ’線方向の縦断面図、（Ｂ）は（Ｃ）のＹ−Ｙ’線方向の縦断面図、（Ｃ）は（Ａ）の矢印Ａ−Ａ’及び（Ｂ）の矢印Ｂ−Ｂ’での横断面に相当する平面図である。
【図５】実施例の半導体装置のメモリセルの製造工程を説明するもので、（Ａ）は（Ｃ）のＸ−Ｘ’線方向の縦断面図、（Ｂ）は（Ｃ）のＹ−Ｙ’線方向の縦断面図、（Ｃ）は（Ａ）の矢印Ａ−Ａ’及び（Ｂ）の矢印Ｂ−Ｂ’での横断面に相当する平面図である。
【図６】実施例の半導体装置のメモリセルの製造工程を説明するもので、（Ａ）は（Ｃ）のＸ−Ｘ’線方向の縦断面図、（Ｂ）は（Ｃ）のＹ−Ｙ’線方向の縦断面図、（Ｃ）は（Ａ）の矢印Ａ−Ａ’及び（Ｂ）の矢印Ｂ−Ｂ’での横断面に相当する平面図である。
【図７】実施例の半導体装置のメモリセルの製造工程を説明するもので、（Ａ）は（Ｃ）のＸ−Ｘ’線方向の縦断面図、（Ｂ）は（Ｃ）のＹ−Ｙ’線方向の縦断面図、（Ｃ）は（Ａ）の矢印Ａ−Ａ’及び（Ｂ）の矢印Ｂ−Ｂ’での横断面に相当する平面図である。
【図８】実施例の半導体装置のメモリセルの製造工程を説明するもので、（Ａ）は（Ｃ）のＸ−Ｘ’線方向の縦断面図、（Ｂ）は（Ｃ）のＹ−Ｙ’線方向の縦断面図、（Ｃ）は（Ａ）の矢印Ａ−Ａ’及び（Ｂ）の矢印Ｂ−Ｂ’での横断面に相当する平面図である。
【図９】実施例の半導体装置のメモリセルの製造工程を説明するもので、（Ａ）は（Ｃ）のＸ−Ｘ’線方向の縦断面図、（Ｂ）は（Ｃ）のＹ−Ｙ’線方向の縦断面図、（Ｃ）は（Ａ）の矢印Ａ−Ａ’及び（Ｂ）の矢印Ｂ−Ｂ’での横断面に相当する平面図である。
【符号の説明】
【００２７】
１…シリコン基板
２…分離絶縁膜
３…ゲート絶縁膜
４…ゲート電極
５，６…拡散層領域
８…ビット線
１１，１１ａ…ポリシリコンプラグ
１２…金属プラグ（タングステン膜、窒化チタン膜、チタン膜）
２１，２２，２５…層間絶縁膜（酸化シリコン膜）
２４ａ，２４ｂ…犠牲層間絶縁膜（酸化シリコン膜）
２９…酸窒化シリコン膜
３１，３２…層間絶縁膜（窒化シリコン膜）
３６…窒化シリコン膜、及び梁
５１…下部電極、及び第１の窒化チタン膜
５２…容量絶縁膜、及び酸化アルミニウム膜と酸化ハフニウム膜の積層膜
５３…上部電極及び第２の窒化チタン膜とポリシリコン膜の積層膜
８１…カーボン膜
８３…ＳＯＧ膜
９１…キャパシタ孔
９２…長溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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