(57)【要約】【課題】  ＢＥＲ特性等の性能を向上させることが可能なチャネル間遅延補正回路を提供する。【解決手段】  チャネル間遅延補正回路は、各々異なる第１及び第２の入力信号をアナログ／ディジタル変換する第１及び第２の変換回路（Ａ／Ｄ変換器８，９）と、第１及び第２の変換回路各々の出力をそれぞれ遅延する第１及び第２の遅延回路（固定遅延回路１０、可変遅延回路１１）と、第１及び第２の遅延回路各々の出力を基に第１及び第２の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算回路（乗算器１３）と、演算回路の演算結果を基に第１及び第２の遅延回路の一方に対して遅延時間差がなくなるように遅延量を制御する制御回路（ループフィルタ１２）とを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
各々異なる第１及び第２の入力信号をアナログ／ディジタル変換する第１及び第２の変換回路と、
前記第１及び第２の変換回路各々の出力をそれぞれ遅延する第１及び第２の遅延回路と、
前記第１及び第２の遅延回路各々の出力を基に前記第１及び第２の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算回路と、
前記演算回路の演算結果を基に前記第１及び第２の遅延回路の一方に対して前記遅延時間差がなくなるように遅延量を制御する制御回路とを有することを特徴とするチャネル間遅延補正回路。
【請求項２】
前記第１及び第２の入力信号は、互いにチャネルの異なる信号であることを特徴とする請求項１記載のヂャネル間遅延補正回路。
【請求項３】
復調装置の直交復調後のベースバンド信号をアナログ／ディジタル変換する第１及び第２の変換回路と、
前記第１及び第２の変換回路各々の出力をそれぞれ遅延する第１及び第２の遅延回路と、
前記第１及び第２の遅延回路各々の出力を乗算して前記ベースバンド信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する乗算回路と、
前記乗算回路の乗算結果を基に前記第１及び第２の遅延回路の一方に対して前記遅延時間差がなくなるように遅延量を制御するループフィルタとを有することを特徴とするチャネル間遅延補正回路。
【請求項４】
前記復調装置は、校正用の正弦波信号を直交復調器に入力し、前記直交復調器から同相成分及び直交成分を出力し、
前記第１及び第２の変換回路は、前記同相成分及び前記直交成分をそれぞれアナログ／ディジタル変換することを特徴とする請求項３記載のチャネル間遅延補正回路。
【請求項５】
前記復調装置は、校正用の正弦波信号を用いることなく直交復調器にて直交復調を行って同相成分及び直交成分を出力し、
前記第１及び第２の変換回路は、前記同相成分及び前記直交成分をそれぞれアナログ／ディジタル変換し、
前記第１及び第２の遅延回路各々の出力からパイロット信号のみを通過させる第１及び第２のバンドパスフィルタを含むことを特徴とする請求項３記載のチャネル間遅延補正回路。
【請求項６】
前記第１及び第２の遅延回路の一方を可変遅延回路とし、前記第１及び第２の遅延回路の他方を固定遅延回路とし、
前記可変遅延回路の遅延量を制御することを特徴とする請求項１から請求項５のいずれか記載のチャネル間遅延補正回路。
【請求項７】
各々チャネルの異なる第１及び第２の入力信号をアナログ／ディジタル変換する第１及び第２の変換処理と、
前記第１及び第２の変換処理各々の出力をそれぞれ遅延する第１及び第２の遅延処理と、
前記第１及び第２の遅延処理各々の出力を基に前記第１及び第２の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算処理と、
前記演算処理の演算結果を基に前記第１及び第２の遅延処理の一方に対して前記遅延時間差がなくなるように遅延量を制御する制御処理とを有することを特徴とするチャネル間遅延補正方法。
【請求項８】
前記第１及び第２の入力信号は、互いにチャネルの異なる信号であることを特徴とする請求項１記載のヂャネル間遅延補正方法。
【請求項９】
復調装置の直交復調後のベースバンド信号をアナログ／ディジタル変換する第１及び第２の変換処理と、
前記第１及び第２の変換処理各々の出力をそれぞれ遅延する第１及び第２の遅延処理と、
前記第１及び第２の遅延処理各々の出力を乗算して前記ベースバンド信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する乗算処理と、
前記乗算処理の乗算結果を基に前記第１及び第２の遅延処理の一方に対して前記遅延時間差がなくなるようにループフィルタにて遅延量を制御する処理とを有することを特徴とするチャネル間遅延補正方法。
【請求項１０】
前記復調装置は、校正用の正弦波信号を直交復調器に入力し、前記直交復調器から同相成分及び直交成分を出力し、
前記第１及び第２の変換処理は、前記同相成分及び前記直交成分をそれぞれアナログ／ディジタル変換することを特徴とする請求項９記載のチャネル間遅延補正方法。
【請求項１１】
前記復調装置は、校正用の正弦波信号を用いることなく直交復調器にて直交復調を行って同相成分及び直交成分を出力し、
前記第１及び第２の変換処理は、前記同相成分及び前記直交成分をそれぞれアナログ／ディジタル変換し、
第１及び第２のバンドパスフィルタにて前記第１及び第２の遅延処理各々の出力からパイロット信号のみを通過させることを特徴とする請求項９記載のチャネル間遅延補正方法。
【請求項１２】
前記第１及び第２の遅延処理の一方を可変遅延回路による処理とし、前記第１及び第２の遅延処理の他方を固定遅延回路による処理とし、
前記可変遅延回路の遅延量を制御することを特徴とする請求項７から請求項１１のいずれか記載のチャネル間遅延補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はチャネル間遅延補正回路及びそれらに用いるチャネル間遅延補正方法に関し、特にベースバンドサンプリング復調装置におけるＡ／Ｄ（アナログ／ディジタル）変換時のチャネル間遅延に関する。
【背景技術】
【０００２】
ベースバンドサンプリング復調装置においては、直交復調後のベースバンド信号を、同相成分（Ｉｃｈ）、直交成分（Ｑｃｈ）を同時にＡ／Ｄ変換する場合、チャネル間に遅延時間差があると、ＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）等の性能の劣化が生じてしまう。
【０００３】
ベースバンド信号のＡ／Ｄ変換においては、サンプリング周波数の高速化により、出力信号を直接扱うことが困難になってきており、デマルチプレクサを用いることで、Ａ／Ｄ変換出力信号のレートをサンプリング周波数より下げる形式のものが増えてきている（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２８３５８４号公報
【特許文献２】特開平０７−２２１８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したベースバンドサンプリング復調装置では、上記の形式のＡ／Ｄ変換器で、同相成分（Ｉｃｈ）、直交成分（Ｑｃｈ）それぞれのデマルチプレクサのリセットタイミングをサンプリング周波数の精度で合わせて、チャネル間の遅延差をなくす必要がある。
【０００６】
しかしながら、上記の形式では、サンプリング周波数の高速化に伴い、複数のＡ／Ｄ変換器の同時リセットが困難になってきており、遅延時間差の補正が課題となっている。
【０００７】
そこで、本発明の目的は上記の問題点を解消し、ＢＥＲ特性等の性能を向上させることができるチャネル間遅延補正回路及びそれに用いるチャネル間遅延補正方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によるチャネル間遅延補正回路は、各々異なる第１及び第２の入力信号をアナログ／ディジタル変換する第１及び第２の変換回路と、
前記第１及び第２の変換回路各々の出力をそれぞれ遅延する第１及び第２の遅延回路と、
前記第１及び第２の遅延回路各々の出力を基に前記第１及び第２の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算回路と、
前記演算回路の演算結果を基に前記第１及び第２の遅延回路の一方に対して前記遅延時間差がなくなるように遅延量を制御する制御回路とを備えている。
【０００９】
本発明によるチャネル間遅延補正方法は、各々異なる第１及び第２の入力信号をアナログ／ディジタル変換する第１及び第２の変換処理と、
前記第１及び第２の変換処理各々の出力をそれぞれ遅延する第１及び第２の遅延処理と、
前記第１及び第２の遅延処理各々の出力を基に前記第１及び第２の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算処理と、
前記演算処理の演算結果を基に前記第１及び第２の遅延処理の一方に対して前記遅延時間差がなくなるように遅延量を制御する制御処理とを備えている。
【発明の効果】
【００１０】
本発明は、上記のような構成及び動作とすることで、ＢＥＲ特性等の性能を向上させることができるという効果が得られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態によるチャネル間遅延補正回路の構成例を示すブロック図である。
【図２】図２は図１の可変遅延回路の詳細な構成を示すブロック図である。
【図３】図２の内挿フィルタの詳細な構成の一例を示すブロック図である。
【図４】本発明の第１の実施の形態によるチャネル間遅延補正回路の具体的な動作例を示す図である。
【図５】本発明の第１の実施の形態によるループフィルタ出力の誤差信号を示す図である。
【図６】本発明の第２の実施の形態によるチャネル間遅延補正回路復調装置の構成例を示すブロック図である。
【図７】本発明の第３の実施の形態によるチャネル間遅延補正回路の構成例を示すブロック図である。
【発明を実施するための形態】
【００１２】
次に、本発明の実施の形態について図面を参照して説明する。まず、本発明の概略について説明する。本発明は、ベースバンドサンプリング復調装置、計測器、センサ装置等に有するチャネル間遅延補正回路に関するものである。
【００１３】
本発明は、校正用の正弦波信号を直交復調器に入力し、直交復調器の出力信号［同相成分（Ｉｃｈ）、直交成分（Ｑｃｈ）］をそれぞれＡ／Ｄ変換したディジタルデータを、直交復調器の出力信号［同相成分（Ｉｃｈ）、直交成分（Ｑｃｈ）］各々に対応する遅延回路に通す。
【００１４】
その後、本発明では、遅延回路各々の出力信号を乗算器で乗算してループフィルタに通す。乗算器の出力では、チャネル間の遅延時間に相当する電圧誤差成分（遅延時間誤差）が出力され、直交成分（Ｑｃｈ）の可変遅延回路の制御信号としてフィードバックされ、遅延時間差がなくなるように、可変遅延回路の遅延量を制御している。これにより、本発明では、チャネル間の遅延時間差を補正することができる。
【００１５】
図１は本発明の第１の実施の形態によるチャネル間遅延補正回路の構成例を示すブロック図である。図１において、本発明の第１の実施の形態によるチャネル間遅延補正回路は、校正用正弦波発振器１と、スイッチ２と、電力合成器３と、直交復調器４と、ローパスフィルタ（ＬＰＦ：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）５，６と、復調ローカル信号発生器７と、Ａ／Ｄ変換器８，９と、固定遅延回路１０と、可変遅延回路１１と、ループフィルタ１２と、乗算器１３とから構成されている。
【００１６】
正弦波発振器１は、校正用の正弦波信号を発生する。スイッチ２は、正弦波信号のＯＮ／ＯＦＦを制御する。電力合成器３は、ＩＦ入力信号と校正用の正弦波信号とを合成して直交復調器４へ出力する。
【００１７】
直交復調器４は、分岐回路と乗算器と位相変換回路とから構成され、復調ローカル信号発生器７で生成したローカル信号を用いて、電力合成器３より入力した信号を同相成分（Ｉｃｈ）と直交成分（Ｑｃｈ）とに分離し、同相成分（Ｉｃｈ）をローパスフィルタ５に出力し、直交成分（Ｑｃｈ）をローパスフィルタ６に出力する。
【００１８】
ローパスフィルタ５は、直交復調器４からの同相成分（Ｉｃｈ）のイメージ成分を除去してＡ／Ｄ変換器８に出力する。ローパスフィルタ６は、直交復調器４からの直交成分（Ｑｃｈ）のイメージ成分を除去してＡ／Ｄ変換器８に出力する。
【００１９】
Ａ／Ｄ変換器８は、ローパスフィルタ５からの同相成分（Ｉｃｈ）のアナログ信号をディジタル信号に変換する。Ａ／Ｄ変換器９は、ローパスフィルタ６からの直交成分（Ｑｃｈ）のアナログ信号をディジタル信号に変換する。
【００２０】
固定遅延回路１０は、Ａ／Ｄ変換器８からの同相成分（Ｉｃｈ）のディジタルデータに固定遅延を付加する。可変遅延回路１１は、Ａ／Ｄ変換器９からの直交成分（Ｑｃｈ）のディジタルデータに遅延を付加するが、その遅延量を可変することができる。可変遅延回路１１の遅延量は、ループフィルタ１２の出力信号により制御される。
【００２１】
乗算器１３は固定遅延回路１０及び可変遅延回路１１を通った信号を乗算してループフィルタ１２に出力する。ループフィルタ１２は、乗算器１３の乗算結果から高周波信号の除去を行う。
【００２２】
図２は図１の可変遅延回路１１の詳細な構成を示すブロック図である。図２において、可変遅延回路１１は、シフトレジスタ１４と、セレクタ１５と、カウンタ１６と、ＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）１７と、内挿フィルタ１８とにより構成されている。
【００２３】
シフトレジスタ１４は、複数の遅延器からなり、クロック信号に同期して１クロック単位の遅延を発生するものである。セレクタ１５は、シフトレジスタ１４の出力信号をカウンタ１６からの制御信号を用いて選択して内挿フィルタ１８に出力する。
【００２４】
ＮＣＯ１７は、ループフィルタ１２から入力した遅延制御信号に対し、制御信号が正の時にクロック信号に同期して内部の数値を増加させて行き、逆に、制御信号が負の時にクロック信号に同期して内部の数値を減少させて行くディジタル回路である。
【００２５】
カウンタ１６は、ＮＣＯ１７からＵＰ信号を入力した時にカウントアップし、ＮＣＯ１７からＤＯＷＮ信号を入力した時にカウントダウンするアップダウンカウンタである。カウンタ１６は、このカウンタ値を用いてセレクタ１５を制御している。内挿フィルタ１８は、ＮＣＯ１７の端数制御出力（端数）を用いて、セレクタ１５より入力した信号に内挿処理を行っている。
【００２６】
図３は図２の内挿フィルタ１８の詳細な構成の一例を示すブロック図である。図３において、内挿フィルタ１８は、係数器（係数１／２を乗算）２０と、遅延器２１〜２３と、加算器２４〜２６，２９〜３２，３５と、係数器（係数３を乗算）２７と、乗算器２８，３４と、係数器（係数２を乗算）３３とから構成されている。
【００２７】
内挿フィルタ１８は、入力信号と遅延器２１〜２３と端数制御信号とを用いて、補間により内挿処理とを行っている。この内挿フィルタ１８は、クロック周期よりも細かい時間ステップで遅延を補正することができる。
【００２８】
次に、本実施の形態の動作について説明する。本実施の形態では、復調装置の電源投入後、または校正時において、スイッチ２をＯＮにして、正弦波発振器１より校正用の正弦波信号を発生する。校正用の正弦波信号は、電力合成器３を通って直交復調器４に入力され、同相成分（Ｉｃｈ）信号、直交成分（Ｑｃｈ）信号に分離される。
【００２９】
同相成分（Ｉｃｈ）信号、直交成分（Ｑｃｈ）信号それぞれは、ローパスフィルタ５，６を通した後、Ａ／Ｄ変換器８，９によりアナログ信号からディジタル信号へと変換される。その後、同相成分（Ｉｃｈ）信号のディジタルデータは固定遅延回路１０を通り、直交成分（Ｑｃｈ）信号のディジタルデータは可変遅延回路１１を通る。
【００３０】
乗算器１３は、同相成分（Ｉｃｈ）、直交成分（Ｑｃｈ）の出力信号を乗算し、ループフィルタ１２に入力する。ループフィルタ１２はチャネル間の遅延時間誤差信号に相当する遅延制御信号を出力し、可変遅延回路１１にフィードバック制御を行う。
【００３１】
可変遅延回路１１では、ループフィルタ１２から入力した遅延制御信号を用いてＮＣＯ１７にて制御を行い、シフトレジスタ１５の出力選択と内挿フィルタ１８の端数制御とを行う。
【００３２】
可変遅延回路１１において、カウンタ１６は、ＮＣＯ１７の値が正の方向に１周すると、カウントアップする。シフトレジスタ１５は、カウンタ１６がカウントアップした場合、遅延器を１つ増やしたデータをシフトレジスタ１４より選択する。シフトレジスタ１５は、カウンタ１６がカウントダウンした場合、遅延器を１つ減らしたデータをシフトレジスタ１４より選択する。
【００３３】
内挿フィルタ１８は、ＮＣＯ１７の端数制御出力を用いて、入力信号に内挿処理を行っている。本実施の形態では、内挿フィルタ１８の内挿処理によってクロック信号の周期より細かい時間ステップの遅延制御が可能になる。
【００３４】
図４は本発明の第１の実施の形態によるチャネル間遅延補正回路の具体的な動作例を示す図である。この図４を参照して本発明の第１の実施の形態によるチャネル間遅延補正回路の具体的な動作について説明する。図４では、本実施の形態によるチャネル間遅延補正回路にＡ／Ｄ変換器サンプリングクロック信号発生器４０を追加している。
【００３５】
図４においては、校正信号用正弦波発振器１の周波数をｆｃａｌ［Ｈｚ］、復調ローカル信号発生器７の周波数をｆＬｏ［Ｈｚ］、Ａ／Ｄ変換器サンプリングクロック信号発生器４０の周波数をｆｓ［Ｈｚ］としている。
【００３６】
上記の周波数関係で、校正信号用正弦波発振器１より校正信号を発生した時、Ａ／Ｄ変換器８，９には、ｆｃａｌ−ｆＬｏ［Ｈｚ］（ｆｃａｌ＞ｆＬｏの場合）（ｆｃａｃ＜ｆＬｏの場合には、ｆＬｏ−ｆｃａｌ［Ｈｚ］）の正弦波信号が入力されることになる。
【００３７】
同相成分（Ｉｃｈ）、直交成分（Ｑｃｈ）それぞれＡ／Ｄ変換したデータは、遅延回路（固定遅延回路１０、可変遅延回路１１）を通った後、乗算器１３で乗算され、ループフィルタ１２に通される。ループフィルタ１２は、これらのデータを基にチャネル間の遅延時間に相当する電圧誤差成分を可変遅延回路１１に出力する。
【００３８】
ループフィルタ出力の誤差信号を図５に示す。図５において、誤差信号は正弦波の形状をしており、周期はｆｓ／（ｆｃａｌ−ｆＬｏ）クロックである（クロックはサンプリングクロック）。例えば、周波数ｆｃａｌ＝３．１２５ＧＨｚ、周波数ｆＬｏ＝３ＧＨｚ、周波数ｆｓ＝２ＧＨｚの場合、周期は１６クロック［２／（３．１２５−３）］となる。
【００３９】
尚、図５の遅延時間誤差信号を用いて遅延時間差の補正を行うためには、最大遅延時間が、誤差信号周期の１／４（９０°）以内になる必要があり、周波数ｆｃａｌ，ｆＬｏ，ｆｓが、
ｆｓ／（｜ｆｃａｌ−ｆＬｏ｜）／４＞Ｄｍａｘ          ・・・（１）
という式の関係を満たす必要がある。尚、（１）式において「Ｄｍａｘ」は、最大遅延時間差（クロック数）である。
【００４０】
このように、本実施の形態では、ベースバンド信号の同相成分（Ｉｃｈ）、直交成分（Ｑｃｈ）の遅延時間差を補正することによって、復調装置におけるＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）特性等の性能を向上させることができる。
【００４１】
図６は本発明の第２の実施の形態によるチャネル間遅延補正回路の構成例を示すブロック図である。図６において、本発明の第２の実施の形態による復調装置は、復調器に校正信号発生器を持たずに、受信信号に重畳されて入力される別信号を用いて遅延校正を行う例を示している。
【００４２】
本実施の形態では、校正用正弦波発振器１を設けず、固定遅延回路１０及び遅延回路１１の出力にバンドパスフィルタ（ＢＰＦ：Ｂａｎｄ  Ｐａｓｓ  Ｆｉｌｔｅｒ）７１，７２を追加している。
【００４３】
本実施の形態では、校正用正弦波発振器１の代わりに、入力信号にパイロット信号等の正弦波信号が重畳されていることを前提としている。例えば、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）変調形式を用いたシステムにおいては、サブキャリアの１部に正弦波のパイロット信号を挿入することで、図６に示す形式が可能になる。
【００４４】
遅延回路（固定遅延回路１０、可変遅延回路１１）を通った同相成分（Ｉｃｈ）、直交成分（Ｑｃｈ）それぞれの信号は、バンドパスフィルタ７１，７２を通した後で、遅延時間誤差検出用の乗算器１３に入力される。この場合、バンドパスフィルタ７１，７２は、パイロット信号のみが通過する非常に挟帯域な特性を有している。
【００４５】
本実施の形態では、上記のように、校正用正弦波発振器１を設けず、固定遅延回路１０及び遅延回路１１の出力にバンドパスフィルタ７１，７２を追加し、入力信号のパイロット信号を用いることで、上述した本発明の第１の実施の形態の効果の他に、内部の校正信号が不要になるという効果を奏する。
【００４６】
図７は本発明の第３の実施の形態によるチャネル間遅延補正回路の構成例を示すブロック図である。図７において、本発明の第３の実施の形態は、複数のＡ／Ｄ変換器を使用する計測器やセンサ装置での構成例を示している。
【００４７】
本実施の形態では、直交復調器４を使用せず、チャネルＣＨ１，ＣＨ２の信号を直接Ａ／Ｄ変換器８，９に入力している。校正用正弦波発振器１の出力は２分配され、電力合成器３ａ，３ｂにてチャネルＣＨ１，ＣＨ２の入力信号とそれぞれ合成されている。
【００４８】
本実施の形態では、チャネルＣＨ２の可変遅延回路１１の出力に９０°の位相器７３を設けて、位相器７３の出力とチャネルＣＨ１の固定遅延回路１０からの出力とを乗算器１３で乗算してループフィルタ１２に通している。これによって、本実施の形態では、チャネルＣＨ１の出力とチャネルＣＨ２の出力とにおいて、チャネル間で遅延差なく、同期したディジタルデータが得られる。
【符号の説明】
【００４９】
１  校正用正弦波発振器
２  スイッチ
３，３ａ，３ｂ  電力合成器
４  直交復調器
５，６  ローパスフィルタ
７  復調ローカル信号発生器
８，９  Ａ／Ｄ変換器
１０  固定遅延回路
１１  可変遅延回路
１２  ループフィルタ
１３  乗算器
１４  シフトレジスタ
１５  セレクタ
１６  カウンタ
１７  ＮＣＯ
１８  内挿フィルタ
２０  係数器（係数１／２を乗算）
２１〜２３  遅延器
２４〜２６，
２９〜３２，３５  加算器
２７  係数器（係数３を乗算）
２８，３４  乗算器
３３  係数器（係数２を乗算）
４０  Ａ／Ｄ変換器サンプリングクロック信号発生器
７１，７２  バンドパスフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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