(57)【要約】【課題】基板と強誘電体薄膜との格子ミスマッチによる歪みが効率的に緩和されるペロブスカイト構造強誘電体薄膜を提供すること。【解決手段】本発明によるチューナブル素子は、基板上に（１１１）エピタキシャル成長したペロブスカイト構造強誘電体薄膜を含んでなる。特に、ペロブスカイト構造強誘電体薄膜は、（１１１）エピタキシャル成長した（ＢａｘＳｒ１−ｘ）ＴｉＯ３またはＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３｛０＜ｘ＜１｝からなる。【選択図】図１
2010053399.tif 000002
【特許請求の範囲】
【請求項１】
基板上に（１１１）エピタキシャル成長したペロブスカイト構造強誘電体薄膜を含んでなるチューナブル素子。
【請求項２】
該ペロブスカイト構造強誘電体薄膜が（ＢａｘＳｒ１−ｘ）ＴｉＯ３またはＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３｛０＜ｘ＜１｝からなる、請求項１に記載のチューナブル素子。
【請求項３】
該ペロブスカイト構造強誘電体薄膜の常誘電−強誘電相転移温度（Ｔｃ）と、当該薄膜材料のバルク体のＴｃとの差が３０度（Ｋ）以内である、請求項１または２に記載のチューナブル素子。
【請求項４】
請求項１に記載のチューナブル素子の製造方法であって、基板上にペロブスカイト構造強誘電体薄膜を基板垂直方向に（１１１）配向成長させるに際し、該基板の材料表面の結晶面と該強誘電体の（１１１）結晶面との格子ミスマッチを８％以下にすることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チューナブル素子およびその製造方法に関する。より詳細には、本発明は、（１１１）エピタキシャル成長したペロブスカイト構造強誘電体薄膜を含んでなるチューナブル素子およびその製造方法に関する。
【背景技術】
【０００２】
外部電界の印加により誘電率または屈折率を変化させることが可能なチューナブル素子として、ペロブスカイト構造強誘電体薄膜を用いることが知られている。ペロブスカイト構造強誘電体薄膜の材料としては、誘電率が高く、誘電損失が低く、そして誘電率の電界依存性が大きなチタン酸バリウム・ストロンチウム｛（ＢａｘＳｒ１−ｘ）ＴｉＯ３：ＢＳＴ｝が知られ、可変容量素子への応用が検討されている。
【０００３】
一般に、ペロブスカイト構造を有する結晶をエピタキシャル成長させる場合、一般に得られる薄膜が平滑となる上、特にＢＳＴの場合には強誘電相の分極軸が００１方位に揃うため、強誘電性の利用には（００１）成長が重要となることから、（００１）結晶面を表面に有する基板上で（００１）配向成長させている。具体的には、上記ＢＳＴの薄膜を、ＭｇＯ（００１）基板上またはＬａＡｌＯ３（００１）基板上で、レーザーアブレーション法によりエピタキシャル成長させた例がある（非特許文献１）。
【０００４】
（００１）配向成長させたＢＳＴ薄膜は、比誘電率が、ＭｇＯ（００１）基板上とＬａＡｌＯ３（００１）基板上とで異なり、その差は、室温で６００以上になることが報告されている（非特許文献１）。これは、ＢＳＴ薄膜の結晶格子が基板の結晶格子に拘束されたまま緩和されにくいことによる。このような基板と膜の格子ミスマッチによる歪みは、基板材料や薄膜の厚さに依存するため、チューナブル素子の製造に際しては、基板材料の選択と膜厚の制御を個別に検討し、最適化する必要がある。また、歪みのある強誘電体薄膜は、歪みのないバルクの強誘電体とは異なる誘電特性を示すため、バルクにおける誘電特性の知見を強誘電体薄膜の材料設計に利用することができない。
【０００５】
格子ミスマッチによる歪みを効率よく緩和する方法として２段階成長法が知られている（非特許文献２）。しかし、２段階成長法では、１段目の非晶質層を高温アニールでエピタキシャルに結晶化させる必要があるため、高い結晶性を得るために使用可能な基板材料が限られる。
【０００６】
【非特許文献１】J. Electroceramics, 4, 357 (2000)
【非特許文献２】Appl. Phys. Lett. 86, 142904 (2005)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明は、基板と強誘電体薄膜との格子ミスマッチによる歪みが効率的に緩和されるペロブスカイト構造強誘電体薄膜の実現を目的とする。
【課題を解決するための手段】
【０００８】
本発明者らは、ペロブスカイト構造強誘電体薄膜を（１１１）エピタキシャル成長させると、（００１）エピタキシャル成長させた場合と比べ、基板（電極層）と薄膜の格子ミスマッチによる歪みの緩和速度が高いことを発見し、本発明を完成した。
すなわち、本発明によると、
［１］基板上に（１１１）エピタキシャル成長したペロブスカイト構造強誘電体薄膜を含んでなるチューナブル素子；
［２］該ペロブスカイト構造強誘電体薄膜が（ＢａｘＳｒ１−ｘ）ＴｉＯ３またはＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３｛０＜ｘ＜１｝からなる、［１］に記載のチューナブル素子；
［３］該ペロブスカイト構造強誘電体薄膜の常誘電−強誘電相転移温度（Ｔｃ）と、当該薄膜材料のバルク体のＴｃとの差が３０度（Ｋ）以内である、［１］または［２］に記載のチューナブル素子；ならびに
［４］［１］に記載のチューナブル素子の製造方法であって、基板上にペロブスカイト構造強誘電体薄膜を基板垂直方向に（１１１）配向成長させるに際し、該基板の材料表面の結晶面と該強誘電体の（１１１）結晶面との格子ミスマッチを８％以下にすることを特徴とする方法
が提供される。
【発明の効果】
【０００９】
本発明による（１１１）エピタキシャル成長したペロブスカイト構造強誘電体薄膜は、基板との格子ミスマッチによる歪みが効率的に緩和されるため、誘電率、屈折率等のチューナブル特性の基板・膜厚依存性が低下し、多種多様な基板上で幅広い膜厚域にわたり実質的に歪みの無い強誘電体薄膜となる。したがって、強誘電体のバルクにおける諸物性がエピタキシャル薄膜において保持されるため、バルクの特性情報に基づく強誘電体薄膜の材料設計が可能となる。特に、本発明による強誘電体薄膜は、そのＴｃと、当該薄膜材料のバルク体におけるＴｃとの差が極めて小さい（３０度（Ｋ）以内）ため、強誘電体薄膜の誘電特性を当該強誘電体のバルクにおける誘電特性から予見できる点で有利である。また、本発明による強誘電体薄膜はＴｃが室温より有意に（１００Ｋ程度）低いため、室温以上の実用温度域で常誘電相を安定的に利用することができる。さらに、本発明による実質的に歪みの無い強誘電体薄膜は、デバイス加工等の後処理において歪み緩和による特性変化を起こす可能性が低いため、チューナブル素子の歩留まり向上が期待される。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明によるチューナブル素子１０の一例を示す略横断面図である。チューナブル素子１０は、基板１と、任意の電極層２と、（１１１）エピタキシャル成長したペロブスカイト構造強誘電体薄膜３とを含む。
【００１１】
ペロブスカイト構造強誘電体薄膜３の構成材料としては、外部電界の印加により誘電率または屈折率を変化させることが可能なチューナブル素子として機能する材料であって（１１１）エピタキシャル成長することが可能なものである限りにおいて、任意の材料を用いることができる。特に、Ｔｃが歪みに敏感である点で、（ＢａｘＳｒ１−ｘ）ＴｉＯ３、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３、（Ｐｂ１−ｘＬａｘ）（ＺｒｙＴｉ１−ｙ）Ｏ３、ＫＴａＯ３等のペロブスカイト型結晶構造を有する酸化物誘電体が好適に用いられる。本発明による強誘電体薄膜３は、チューナブル特性の膜厚依存性が低いためその厚さに特に制限はなく、例えば、数ナノメートル（ｎｍ）から数百ｎｍ、更には数μｍの範囲にわたり、具体的用途に応じた任意の厚さで利用することができる。
【００１２】
本発明によるペロブスカイト構造強誘電体薄膜３は、実質的に歪みが無いため、当該薄膜材料のバルク体の諸物性が実質的に保持される。したがって、強誘電体薄膜の材料設計に際して、対応するバルク材料の特性情報を活用することができる。特に、本発明による強誘電体薄膜の常誘電−強誘電相転移温度（Ｔｃ）と、当該薄膜材料のバルク体のＴｃとの差が３０度（Ｋ）以内、好ましくは２０度（Ｋ）以内、より好ましくは１０度（Ｋ）以内となることは、強誘電体のバルクにおける誘電特性の知見に基づき強誘電体薄膜を設計できる点で有利である。図２に、ＢＳＴ薄膜の格子定数の膜厚を関数としたグラフを示す。図２は、本発明における知見から想定される（１１１）エピタキシャル成長ＢＳＴ薄膜の歪み緩和挙動を示したものである。図２中、格子緩和の理論曲線は、エピタキシャル成長薄膜における基板格子からの歪み緩和過程を表し、以下の式から導出される。
【数１】
2010053399.tif 000003
ａfilmはＢＳＴ薄膜の成長表面の格子面間隔、ａsubは基板の格子面間隔、
【数２】
2010053399.tif 000004
である。ここでｆは基板とＢＳＴ薄膜の格子ミスマッチ、ａoはＢＳＴ本来（バルク）の格子面間隔、ｈcはミスフィット転位生成の臨界膜厚（数十ｎｍ以下）、ｈはＢＳＴの膜厚である。上記関係式から、膜厚ｈの増加とともにＢＳＴ膜の格子面間隔ａfilmはバルクの値に近づく。しかし実際のエピタキシャル成長においては、転位の生成・移動が平衡状態には達せず、従って歪みの緩和速度は一般に理論曲線よりも遅い事が知られている。これに対し、本発明による（１１１）エピタキシャル成長ＢＳＴ薄膜は、膜厚が増大するにつれて、ＢＳＴ薄膜の結晶格子定数が、緩和の理論曲線と同等以上の割合で、基板の結晶格子定数からＢＳＴセラミックス（バルク）の格子定数へと急激に低下（緩和）することがわかる。一方、（００１）エピタキシャル成長ＢＳＴ薄膜は、膜厚が増大しても基板の格子定数が実質的に維持されたままであり、基板の結晶格子に拘束されたまま緩和されにくいことがわかる。
【００１３】
基板１の構成材料としては、その上に堆積される電極層２またはペロブスカイト構造強誘電体薄膜３の（１１１）エピタキシャル成長を可能ならしめる限りにおいて、任意の材料を用いることができる。具体的には、（１１１）ＳｒＴｉＯ３、（１１１）ＭｇＯ、（１１１）ＬａＡｌＯ３、（１１１）（ＬａＡｌＯ３）ｙ（Ｓｒ２ＡｌＴａＯ６）１−ｙ、（０００１）α‐Ａｌ２Ｏ３等が好適に用いられる。
【００１４】
電極層２を設ける場合、その構成材料としては、その上に堆積されるペロブスカイト構造強誘電体薄膜３の（１１１）エピタキシャル成長を可能ならしめる限りにおいて、任意の材料を用いることができる。具体的には、（１１１）Ｐｔ、（１１１）Ｐｄ、（１１１）Ｉｒ、（１１１）Ｒｕ等の金属の他、（１１１）ＳｒＲｕＯ３、（１１１）ＬａＮｉＯ３、（１１１）（ＬａｚＳｒ１−ｚ）ＣｏＯ３等の導電性金属酸化物が好適に用いられる。電極層２の厚さに特に制限はなく、０〜１００ｎｍの範囲で任意に設定することができる。
【００１５】
ペロブスカイト構造強誘電体薄膜３の（１１１）エピタキシャル成長に際しては、スパッタリング法、レーザーアブレーション法、熱蒸着法、イオンプレーティング法、気相成長法等、任意の方法を適宜利用することができる。その際、基板１（存在する場合には電極層２）の材料表面の結晶面と強誘電体の結晶面との格子ミスマッチを８％以下、好ましくは５％以下、にすることが、より良質な結晶性を有するエピタキシャル膜を形成する上で望ましい。ここで格子ミスマッチとは、基板結晶格子の面間隔と強誘電体結晶格子の面間隔との差（絶対値）を強誘電体結晶格子の面間隔で除して算出される百分率をいう。その他、エピタキシャル成長に関するプロセス条件については、当業者であれば、後述する実施例を参照することにより、具体的材料に応じて適宜選定することができる。
【実施例】
【００１６】
例１（発明例）
＜電極層の堆積＞
ＲＦマグネトロンスパッタ装置（アール・エス・ティー社製）を用い、基板としての（１１１）ＳｒＴｉＯ３｛（２１１）面間隔０．１５９ｎｍ｝の表面に、直径約５ｃｍ、厚さ５ｍｍのＳｒＲｕＯ３ターゲット（高純度化学研究所製）から、厚さ６０ｎｍの（１１１）ＳｒＲｕＯ３電極層を堆積させた。堆積条件は、ＲＦパワー：６０Ｗ、基板温度：５００℃、堆積圧力：２７Ｐａ、Ａｒ流量：２０ｓｃｃｍ、Ｏ２流量：５ｓｃｃｍ、堆積時間：２２０分とした。
【００１７】
＜強誘電体薄膜の堆積＞
次いで、得られた（１１１）ＳｒＲｕＯ３電極層｛（２１１）面間隔０．１６０ｎｍ｝の上に、同様にＲＦマグネトロンスパッタ装置（アール・エス・ティー社製）を用い、直径約５ｃｍ、厚さ５ｍｍの（ＢａｘＳｒ１−ｘ）ＴｉＯ３ターゲット（ｘ＝０．３または０．５：豊島製作所製）から、厚さ１８０ｎｍの（１１１）ＢＳＴ薄膜を堆積させた。堆積条件は、ＲＦパワー：８０Ｗ、基板温度：７００℃、堆積圧力：２７Ｐａ、Ａｒ流量：９０ｓｃｃｍ、Ｏ２流量：１０ｓｃｃｍ、堆積時間：６００分とした。
【００１８】
例２（発明例）
強誘電体薄膜の堆積時間を６００分から１２００分に変更したことを除き、例１と同一の操作で厚さ３６０ｎｍの（１１１）ＢＳＴ薄膜を堆積させた。
【００１９】
例３（比較例）
基板を（１１１）ＳｒＴｉＯ３から（００１）ＳｒＴｉＯ３｛（１００）面間隔０．３９１ｎｍ｝に変更して（００１）ＳｒＲｕＯ３電極層を堆積させたことを除き、例１と同一の操作で厚さ１８０ｎｍの（００１）ＢＳＴ薄膜を堆積させた。
【００２０】
例４（比較例）
強誘電体薄膜の堆積時間を６００分から１２００分に変更したことを除き、例３と同一の操作で厚さ３６０ｎｍの（００１）ＢＳＴ薄膜を堆積させた。
【００２１】
例５（比較例）
基板を（１１１）ＳｒＴｉＯ３から（００１）（ＬａＡｌＯ３）０．３（Ｓｒ２ＡｌＴａＯ６）０．７｛（１００）面間隔０．３８７ｎｍ｝に変更して（００１）ＳｒＲｕＯ３電極層を堆積させ、かつ、強誘電体薄膜の堆積時間を６００分から１２００分に変更したことを除き、例１と同一の操作で厚さ３６０ｎｍの（００１）ＢＳＴ薄膜を堆積させた。
【００２２】
＜ＢＳＴ薄膜のＸ線回折パターン＞
各例において作製した強誘電体ＢＳＴ薄膜の結晶構造および配向性を確認するため、Ｘ線回折装置（Ｐｈｉｌｉｐｓ社製Ｘ’Ｐｅｒｔ−ＭＲＤ）を用いて、基板垂直方向のＸＲＤθ‐２θ測定を行った。測定条件は、Ｃｕ−Ｋα線源（４５ｋＶ、４０ｍＡ）の管球を用い、ステップサイズを０．０２°に設定し、そして各ステップの測定時間を０．２秒とした。測定結果の代表例として、（ａ）例１および（ｂ）例３（共にＢＳＴのｘ＝０．３）を図３に示す。
【００２３】
＜ＢＳＴ薄膜の歪み量＞
各例において作製した強誘電体ＢＳＴ薄膜の歪み量（基板垂直方向）を測定するため、Ｘ線回折装置（Ｐｈｉｌｉｐｓ社製Ｘ’Ｐｅｒｔ−ＭＲＤ）を用いて、ＸＲＤ逆格子空間マッピングを行った。（００１）成長ＢＳＴ薄膜においては００４および２０４反射付近の、また（１１１）成長ＢＳＴ薄膜においては２２２、４２２および４１１反射付近のマッピングを行った。測定条件は、Ｃｕ−Ｋα線源（４５ｋＶ、４０ｍＡ）の管球を用い、ω方向のステップサイズを０．０２５°に、またω‐２θ方向のステップサイズを０．０５°にそれぞれ設定し、そして各ステップの測定時間を０．５秒とした。各逆格子空間マップから得られた薄膜の結晶格子の面間隔（基板垂直方向）と、ＢＳＴ本来（バルク）の結晶格子の面間隔との差を、ＢＳＴ本来（バルク）の結晶格子の面間隔で除して算出される百分率を歪み量（％）とした。例１〜例５（いずれもＢＳＴのｘ＝０．３）の測定結果を図４に示す。図４の結果から、（１１１）エピタキシャル成長したＢＳＴ薄膜（例１、例２）には歪みが実質的に無く、ほぼ完全に歪みが緩和されたことがわかる。一方、（００１）エピタキシャル成長したＢＳＴ薄膜（例３〜例５）には実質的な歪みが存在する上、その歪みが、膜厚に依存すること（例３と例４の比較）、および基板に依存すること（例４と例５の比較）がわかる。
【００２４】
＜ＢＳＴ薄膜の常誘電−強誘電相転移温度（Ｔｃ）＞
強誘電体ＢＳＴ薄膜のＴｃを測定するため、電気容量の温度依存性を測定した。測定試料として、例１および例３による厚さ１８０ｎｍのＢＳＴ薄膜を用い、それぞれｘ＝０．３とｘ＝０．５の２種類のＢＳＴ薄膜を用意した。各ＢＳＴ薄膜の上に、上部電極として１５μｍ角のＰｔ電極（厚さ１００ｎｍ）をスパッタリングで堆積させた。測定試料を極低温プローバー（ナガセ電子機器サービス社製）に固定し、インピーダンスアナライザ（ＨＰ製４１９４Ａ）を用いて、７８Ｋから４００Ｋまでの温度範囲にわたり電気容量を測定した。電気容量は、３種類の周波数（１０ｋＨｚ、１００ｋＨｚおよび１ＭＨｚ）を用いて測定し、電気容量の温度変化に実質的な周波数依存性が無いことを確認した。各ＢＳＴ薄膜の電気容量を温度に対してプロットし、電気容量が最大となる温度をＴｃとした。得られたＴｃは、ｘ＝０．３の（１１１）ＢＳＴ薄膜が１６０Ｋ、ｘ＝０．５の（１１１）ＢＳＴ薄膜が２１０Ｋ、ｘ＝０．３の（００１）ＢＳＴ薄膜が３００Ｋ、そしてｘ＝０．５の（００１）ＢＳＴ薄膜が４１８Ｋであった。これらのＴｃをＢＳＴの各組成に関してプロットしたグラフを図５に示す。図５中、「セラミックス（バルク）」のＴｃは文献値（Zh. Tekh. Fiz. 24, 1751(1954)）である。特にバルクのＢＳＴのＴｃは、ｘ＝０．３の場合約１７０Ｋであり、またｘ＝０．５の場合約２４０Ｋである。図５の結果から、（１１１）ＢＳＴ薄膜は（００１）ＢＳＴ薄膜よりもＴｃが有意に低くなっていることがわかる。また、（１１１）ＢＳＴ薄膜のＴｃは、バルクのＢＳＴのＴｃとの差が、ｘ＝０．３の場合１０Ｋ、またｘ＝０．５の場合３０Ｋしかないことがわかる。
【００２５】
＜チューナブル特性＞
強誘電体ＢＳＴ薄膜のチューナブル特性（印加電界に対する比誘電率の変化）を測定するため、比誘電率の電界依存性を測定した。測定試料として、例１による厚さ１８０ｎｍのＢＳＴ薄膜（ｘ＝０．３）を用意した。ＢＳＴ薄膜の上に、上部電極として１５μｍ角のＰｔ電極（厚さ１００ｎｍ）をスパッタリングで堆積させた。インピーダンスアナライザ（ＨＰ製４１９４Ａ）を用い、温度３００Ｋ、周波数１００ｋＨｚにて、上下電極間に印加電界−８００〜８００ｋＶ／ｃｍの範囲にわたり直流電圧を印加し、電気容量を測定した。測定結果を図６に示す。図６の結果から、（１１１）ＢＳＴ薄膜がチューナブル素子として有利に機能することがわかる。特に、図５に関連して示したように、（１１１）ＢＳＴ薄膜は、Ｔｃが室温（３００Ｋ）より約１００Ｋ以上も低いため、実用温度域で常誘電相を安定的に利用することができる。一方、（００１）ＢＳＴ薄膜の場合には、Ｔｃが室温付近またはそれ以上となるため、強誘電相への転移や、強誘電相によるヒステリシスが起こる可能性があり、実用温度域での安定性は低くなる。
【図面の簡単な説明】
【００２６】
【図１】本発明によるチューナブル素子の一例を示す略横断面図である。
【図２】ＢＳＴ薄膜の格子定数の膜厚を関数としたグラフである。
【図３】ＢＳＴ薄膜のＸ線回折パターンを示すグラフである。
【図４】ＢＳＴ薄膜の歪み量を示すグラフである。
【図５】ＢＳＴ薄膜の常誘電−強誘電相転移温度（Ｔｃ）を示すグラフである。
【図６】ＢＳＴ薄膜の印加電界に対する比誘電率の変化を示すグラフである。
【符号の説明】
【００２７】
１    基板
２    電極層
３    ペロブスカイト構造強誘電体薄膜
１０    チューナブル素子
【図１】
2010053399.tif 000005
【図２】
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【図３】
2010053399.tif 000007
【図４】
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【図５】
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【図６】
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