(57)【要約】【課題】意図せずに信号線に付加される線路によって移相器の特性が劣化してしまうこと。【解決手段】移相器５０は、ＬＰＦとＨＰＦ間の切替に基づいて入力信号を移相する。移相器５０は、入力端子１と出力端子２間に接続されたＦＥＴ５と、ＦＥＴ５がオン状態のとき共振する共振回路と、ＦＥＴ５がオン状態のとき、入力端子１及び出力端子２間に形成される信号線路に含まれる節点と共振回路との間に接続される付加線路４ａ（４ｂ）と、ＦＥＴ５がオン状態のとき、信号線路の一部に含まれ、少なくとも付加線路４ａ（４ｂ）と共にローパスフィルタを形成するインダクタ３ａ（３ｂ）と、を備える。ＦＥＴ５がオン状態のときに付加線路と共にＬＰＦを形成するインダクタを信号線路に配置する。これによって、意図しない付加線路によって移相器の特性が劣化することを抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ローパスフィルタとハイパスフィルタ間の切替に基づいて入力信号を移相する移相器であって、
入力端子と出力端子間に接続された第１電解効果トランジスタと、
前記第１電解効果トランジスタがオン状態のとき共振する共振回路と、
前記第１電解効果トランジスタがオン状態のとき、前記入力端子及び前記出力端子間に形成される信号線路に含まれる節点と前記共振回路との間に接続される付加線路と、
前記第１電解効果トランジスタがオン状態のとき、前記信号線路の一部に含まれ、少なくとも前記付加線路と共にローパスフィルタを形成するインダクタと、
を備える移相器。
【請求項２】
前記付加線路は、前記第１電解効果トランジスタがオフ状態のとき、少なくとも前記第１電解効果トランジスタと共にハイパスフィルタを形成することを特徴とする請求項１に記載の移相器。
【請求項３】
前記付加線路は、インダクタを含むことを特徴とする請求項２に記載の移相器。
【請求項４】
前記付加線路と共にローパスフィルタを形成する前記インダクタのインダクタンスは、前記付加線路に含まれる前記インダクタのインダクタンスよりも小さいことを特徴とする請求項３に記載の移相器。
【請求項５】
前記共振回路は、制御信号に応じて前記第１電解効果トランジスタに対して相補的に動作する第２電解効果トランジスタを含むことを特徴とする請求項１乃至４のいずれか一項に記載の移相器。
【請求項６】
前記共振回路は、前記第２電解効果トランジスタに対して並列に接続されたインダクタを含むことを特徴とする請求項５に記載の移相器。
【請求項７】
前記付加線路は、入力端子と前記第１電解効果トランジスタ間の節点と前記共振回路間に接続される第１付加線路、及び前記第１電解効果トランジスタと出力端子間の節点と前記共振回路間に接続される第２付加線路を含み、
前記インダクタは、前記入力端子と前記第１電解効果トランジスタ間に接続される第１インダクタ、及び前記第１電解効果トランジスタと前記出力端子間に接続される第２インダクタを含むことを特徴とする請求項２に記載の移相器。
【請求項８】
前記第１電解効果トランジスタに対して並列に接続され、前記第１電解効果トランジスタがオフ状態のとき、少なくとも前記付加線路と共にハイパスフィルタを形成するキャパシタを更に備えることを特徴とする請求項７に記載の移相器。
【請求項９】
入力端子と出力端子間に直列に接続された第１及び第２インダクタと、
前記第１及び第２インダクタ間をバイパスする第１電解効果トランジスタと、
前記第１及び第２インダクタ間の節点に接続された共振回路と、
前記入力端子と前記第１インダクタ間に接続された第３インダクタと、
前記第２インダクタと前記出力端子間に接続された第４インダクタと、
を備える移相器。
【請求項１０】
前記共振回路は、
前記第１及び第２インダクタ間の節点に接続された第２電解効果トランジスタと、
前記第２電解効果トランジスタに対して並列に接続された第５インダクタと、
を含むことを特徴とする請求項９に記載の移相器。
【請求項１１】
前記第１電解効果トランジスタに対して並列に接続されたキャパシタを更に備えることを特徴とする請求項９又は１０に記載の移相器。
【請求項１２】
前記第１及び第２電解効果トランジスタには、相補的な制御信号が入力されることを特徴とする請求項９乃至１１のいずれか一項に記載の移相器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移相器に関し、特に特性の異なるフィルタの切替に基づいて信号波形を移相する移相器に関する。
【背景技術】
【０００２】
一般的に、フェーズドアレー技術を使用した通信等では移相器が必要になる。入力信号の位相を変化させる移相器には、入力信号の移相精度が高いことが要求される。実際の使用状態で高い移相精度を実現するためには、入出力反射係数を小さくする（すなわち入出力リターンロスを改善する）ことが必要になる。なお、移相器には、通過ロスがより小さい事も要求される。
【０００３】
電解効果トランジスタ（以下、ＦＥＴ(Field Effect Transistor)と呼ぶ）を用いた移相器では、ＨＰＦ(High-Pass Filter)とＬＰＦ(Low-Pass Filter)をスイッチＳＷ（以下、ＳＷと略称することもある）で切り替えて位相差を得るＳＷ切替型移相器が広く使われている。
【０００４】
このタイプの移相器はＳＷ部でのロスが大きいという問題があった。そのため低ロス化を目的としてＳＷを使用せずに位相を切り替えるＥｍｂｅｄｄｅｄ型移相器が検討され、提案されている（特許文献１乃至４、及び非特許文献１参照）。
【特許文献１】実開平７−３３０２６号公報
【特許文献２】米国特許第４９６３７７３号公報
【特許文献３】特開２００１−３３９２７６号公報
【特許文献４】特開２００１−３２６５５８号公報
【特許文献５】特開平８−２１３８６８号公報
【非特許文献１】ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ  ＭＩＣＲＯＷＡＶＥ ＴＨＥＯＲＹ ＡＮＤ ＴＥＣＨＮＩＱＵＥＳ Ｐ２６５２  VOL.４８．ＮＯ．１２ ＤＥＣＥＭＢＥＲ  ２０００
【非特許文献２】ＶｏｌｕｍｅＩＩ    Ｍｉｃｒｏｗａｖｅ  ａｎｄ  Ｍｉｌｌｉｍａｔｅ  ｗａｖｅ  Ｐｈａｓｅ  Ｓｆｉｆｔｅｒｓ  Ｐ４１１
【０００５】
特許文献１に開示されている移相器は、ＦＥＴのゲート電圧を切り替えることで、当該回路自体がＬＰＦ又はＨＰＦのいずれかに切り替わる。移相器は、ＨＰＦとＬＰＦ間の切替りによって、入力信号を移相させる。
【０００６】
特許文献２にも、同様に、ＦＥＴのゲート電圧の切替によって回路自体をＬＰＦ又はＨＰＦに切り替える移相器が開示されている。
【０００７】
ここで、以下、図１０乃至図１３を参照して、非特許文献１に記載の移相器について説明する。
【０００８】
図１０に示すように、移相器５０は、インダクタ４ａ、４ｂ、ＦＥＴ５、キャパシタ６、ＦＥＴ７、及びインダクタ８を有する。
【０００９】
インダクタ４ａ，４ｂは、入力端子１と出力端子２の間に順次直列に接続されている。ＦＥＴ５は、インダクタ４ａ，４ｂ間をバイパス接続する。キャパシタ６は、ＦＥＴ５のドレインソース間に接続されている。ＦＥＴ７は、インダクタ４ａ、４ｂ間の節点と接地間に接続されている。インダクタ８は、ＦＥＴ７のドレインソース間に接続されている。
【００１０】
ＦＥＴ５及びＦＥＴ７の制御端子には相補的な制御電圧が入力され、ＦＥＴ５及びＦＥＴ７は相補的に動作する。すなわち、ＦＥＴ５がＯＮのとき、ＦＥＴ７がＯＦＦとなる。ＦＥＴ７がＯＮのとき、ＦＥＴ５がＯＦＦとなる。
【００１１】
なお、ＦＥＴのインピーダンスはＯＮの時には等価的に微小抵抗となり、ＯＦＦ時は等価的に微小容量となる。具体的には、図１１に示すように、ＦＥＴ５はＯＮの時には微小抵抗９に置き換え、ＯＦＦの時はＯＦＦ容量１０と置き換えることができる。同様に、ＦＥＴ７はＯＮの時には微小抵抗１１に置き換え、ＯＦＦの時はＯＦＦ容量１２と置き換えられる。
【００１２】
はじめに、ＦＥＴ５がＯＮ、ＦＥＴ７がＯＦＦのときについて検討する。図１０に示す移相器５０は、図１２（ａ）に示すように表現できる。
【００１３】
インダクタ８のインダクタンスをＬ３、ＯＦＦ容量１２の容量値をＣｏｆｆ２とすると、ω２・Ｌ３・Ｃｏｆｆ2=1の条件を満たすようにインダクタンスＬ３とすることによって、インダクタ８とＦＥＴ７は並列共振となり、図１２（ａ）に示す移相器は、図１２（ｂ）に示すように表現できる。抵抗９は微小抵抗のため入出力端子はほぼ短絡状態となるため、図１２（ｂ）の回路は、図１２（ｃ）の回路に置き換えることができる。
【００１４】
次にＦＥＴ５がＯＦＦ、ＦＥＴ７がＯＮのときについて検討する。図１０に示す移相器は、図１３（ａ）に示すように表現できる。
【００１５】
抵抗１１は微小抵抗のため、図１３（ａ）に示す移相器は図１３（ｂ）に示すように表現できる。更に、ＯＦＦ容量１０とキャパシタ６の合成容量を容量１３とすると、図１３（ｂ）に示す移相器は、図１３（ｃ）に示すように表現できる。
【００１６】
インダクタ4aのインダクタンスをＬ2a、インダクタ4bのインダクタンスをＬ2b,合成容量１３の容量をＣｔとすると、Ｌ２ａ＝Ｌ２ｂ，Ｂｎ＝２Ｘｎ／（１＋Ｘｎ２）[但し、ＢｎはＬ２ａによるアドミッタンスであり、ＸｎはCｔによるインピーダンスである。]を満たすように各定数を設定する。これによって、図１３（ｃ）は、特性インピーダンスで整合されたＨＰＦとして機能する。図１３（ｃ）に示す移相器の出力信号の位相は、図１２（ｃ）に示す移相器の出力信号の位相よりも、Φ＝2・ａｒｃｔａｎ(ωＬ２ａ)だけ進む事となる（非特許文献２参照）。このようにＦＥＴ５とＦＥＴ７のゲートバイアスを交互に切替ることにより、通過位相を切り替えることができる移相器を構成する事ができる。
【００１７】
インダクタ４a，４bは、一般に半導体基板上のスパイラル構造等による線路、すなわち分布定数回路で構成される。
【００１８】
ところで、上述のように、図１２（ｂ）に示す移相器は、図１２（ｃ）に示すように表現できる。しかしながら、本発明者の検討によれば、インダクタ４a、４ｂを構成する線路１４が残った状態となっている。つまり、図１４（ａ）に示す移相器は、図１４（ｂ）に示すように表現できる。微小抵抗９を無視すると、図１４（ｂ）に示す移相器は、図１４（ｃ）のように表現できる。更に、図１４（ｃ）に示す線路１４は、図１４（ｄ）に示すように、２本のオープンスタブ１５ａ、１５ｂのように置き換えることができる。
【００１９】
線路１４のインピーダンスがＺ１、角度がθ１の線路だった時にオープンスタブ１５ａ，１5ｂはそれぞれインピーダンスがＺ１、角度がθ／２のオープンスタブとなる（特許文献５参照）。
【００２０】
インダクタ４a，４bの大きさは、所望する移相量により異なる。半導体基板として誘電率約１３で基板厚５０μのＧａＡｓ基板を使用して１２ＧＨｚの４５度移相器を設計した場合、インダクタ４ａは約１．５ｎＨ程度のインダクタンスとなる。インダクタ４ａをスパイラルで構成した場合、１〜２ｍｍ程度の線路とほぼ同等である事がシミュレーションにより確認できる。この場合、オープンスタブ１５ａ，１5ｂは、長さ０．５〜１ｍｍ程度のオープンスタブとなる。ＧａＡｓ基板上で１２ＧＨｚの波長λは約７．５ｍｍ程度であるので、λ／４以下の長さであるこのオープンスタブ１５ａ，１5ｂは、キャパシタンスとして働く事がわかり、その容量はおよそ０．１〜０．３ＰＦとなる。
【００２１】
従って、図１４（ｄ）の場合、０．３ＰＦ程度の容量が信号線と並列に接地された回路となってしまい、その分インピーダンスが悪化してしまう。つまり、信号線に対して直列のＦＥＴ５がＯＮ、並列のＦＥＴ７がＯＦＦの状態のときにリターンロスが悪化し、通過ロスが増大してしまう。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述の説明から明らかなように、意図せずに信号線に付加される線路（オープンスタブ）によって移相器の特性（例えば、リターンロス、通過ロス）が劣化してしまうおそれがある。
【課題を解決するための手段】
【００２３】
本発明にかかる移相器は、ローパスフィルタとハイパスフィルタ間の切替に基づいて入力信号を移相する移相器である。この移相器は、入力端子と出力端子間に接続された第１電解効果トランジスタと、前記第１電解効果トランジスタがオン状態のとき共振する共振回路と、前記第１電解効果トランジスタがオン状態のとき、前記入力端子及び前記出力端子間に形成される信号線路に含まれる節点と前記共振回路との間に接続される付加線路と、前記第１電解効果トランジスタがオン状態のとき、前記信号線路の一部に含まれ、少なくとも前記付加線路と共にローパスフィルタを形成するインダクタと、を備える。
【００２４】
第１電解効果トランジスタがオン状態のときに付加線路と共にローパスフィルタを形成するインダクタを信号線路に配置する。付加線路とインダクタによって整合のとれたローパスフィルタを形成する。これによって、意図しない付加線路によって移相器の特性が劣化することを抑制することができる。
【００２５】
本発明に係る移相器は、入力端子と出力端子間に直列に接続された第１及び第２インダクタと、前記第１及び第２インダクタ間をバイパスする第１電解効果トランジスタと、前記第１及び第２インダクタ間の節点に接続された共振回路と、前記入力端子と前記第１インダクタ間に接続された第３インダクタと、前記第２インダクタと前記出力端子間に接続された第４インダクタと、を備える。
【００２６】
第１電解効果トランジスタがオン状態のとき信号線路に対して付加線路が意図せずに接続されたとしても、付加線路と第３インダクタとによって、及び付加線路と第４インダクタとによって、整合のとれたローパスフィルタを各々形成する。これによって、付加線路によって移相器の特性が劣化することを抑制することができる。
【発明の効果】
【００２７】
本発明よれば、意図せずに信号線に付加される線路によって移相器の特性（例えば、リターンロス、通過ロス）が劣化してしまうことを抑制することができる。
【発明を実施するための最良の形態】
【００２８】
［第１の実施形態］
以下、図１乃至図９を参照して、本発明の第１の実施形態について説明する。図１は、移相器の概略的な回路図である。図２は、制御信号の概略的な波形図である。図３は、選択されたフィルタとＦＥＴの動作状態の関係を示す説明図である。図４は、ＬＰＦとして機能する移相器の回路図である。図５は、図４の等価回路図である。図６は、ＨＰＦとして機能する移相器の回路図である。図７は、図６の等価回路図である。図８は、リターンロスの改善を示す図である。図９は、通過ロスの改善を示す図である。
【００２９】
図１に示すように、移相器５０は、移相器５０は、インダクタ３ａ、３ｂ、インダクタ４ａ、４ｂ、ＦＥＴ５、キャパシタ６、ＦＥＴ７、及びインダクタ８を有する。ＦＥＴ７とインダクタ８は、ＦＥＴ５がオン状態のときに共振回路を形成する。インダクタ４ａ、４ｂは、ＦＥＴ５がオン状態のとき、信号線路に付加された付加線路として機能する。
【００３０】
インダクタ３ａ、４ａ，４ｂ、３ｂは、入力端子１と出力端子２の間にこの順で直列に接続されている。ＦＥＴ５は、インダクタ４ａ，４ｂ間をバイパス接続する。キャパシタ６は、ＦＥＴ５のドレインソース間に接続されている。ＦＥＴ７は、インダクタ４ａ、４ｂ間の節点と接地間に接続されている。インダクタ８は、ＦＥＴ７のドレインソース間に接続されている。
【００３１】
ＦＥＴ５及びＦＥＴ７の制御端子には相補的な制御電圧（図２参照）が入力され、ＦＥＴ５及びＦＥＴ７は相補的に動作する。すなわち、ＦＥＴ５がＯＮのとき、ＦＥＴ７がＯＦＦとなる。ＦＥＴ７がＯＮのとき、ＦＥＴ５がＯＦＦとなる。
【００３２】
図３に示すように、ＦＥＴ５、７の動作状態に応じて、移相器５０はＨＰＦ又はＬＰＦとして機能する。ＦＥＴのインピーダンスはＯＮの時には等価的に微小抵抗となり、ＯＦＦの時は等価的に微小容量となる。
【００３３】
ＦＥＴ５がＯＮ、ＦＥＴ７がＯＦＦのとき、移相器５０は、ＬＰＦとして機能する。図４に示すように、ＯＮ時のＦＥＴ５は微小抵抗９、ＯＦＦ時のＦＥＴ７はＯＦＦ容量１０に置き換えることができる。
【００３４】
ＦＥＴ５がＯＦＦ、ＦＥＴ７がＯＮのとき、移相器５０は、ＨＰＦとして機能する。図６に示すように、ＯＦＦ時のＦＥＴ５はＯＦＦ容量１０、ＯＮ時のＦＥＴ７は抵抗１１に置き換えることができる。
【００３５】
図４に示すように、移相器５０がＬＰＦとして機能するとき（ＦＥＴ５がＯＮ、ＦＥＴ７がＯＦＦのとき）について検討する。
【００３６】
図４に示す移相器５０は、図５（ａ）乃至（ｃ）に示すように順に表現することができる。
【００３７】
インダクタ８のインダクタンスをＬ３、ＯＦＦ容量１２の容量値をＣｏｆｆ２とすると、ω２・Ｌ３・Ｃｏｆｆ2=1の条件を満たすようにインダクタンスＬ３を設定することで、インダクタ８とＦＥＴ７は並列共振となる。従って、図４に示す移相器５０は、図５（ａ）のように表現できる。
【００３８】
インダクタ４ａ，４ｂは等価的にオープンスタブ１５a，１5bに置き換えることができる。微小抵抗９を省略すると、図５（ａ）の回路は、図５（ｂ）の回路に置き換えることができる。
【００３９】
更に、Ｘ帯での使用では、図５（ｂ）の２つのオープンスタブは、図５（ｃ）に示すように、それぞれ容量１６ａ，１６ｂが接地された回路と等価となる。
【００４０】
このとき、等価的に生ずる容量１６ａ，１６ｂの合成容量をＣｅｑとし、インダクタ３aのインダクタンスをＬ１a、インダクタ３bのインダクタンスをＬ１b,としたとき、Ｃｅｑ，Ｌ１ａ，Ｌ１ｂ間で、次の条件を満足するインダクタ３ａ，３ｂを接続する。これによって、整合のとれたＬＰＦを構成することができる。
Ｌ１ａ＝Ｌ１ｂ，Ｂｎ＝２Ｘｎ／（１＋Ｘｎ２）
（但し、Ｂｎは二つのＣｅｑによるアドミッタンスで、ＸｎはＬ１ａによるインピーダンスである。）
【００４１】
例えば、半導体基板として誘電率約１３で基板厚５０μのＧａＡｓ基板を使用して１２ＧＨｚの４５度移相器を設計した場合では、Ｃｅｑ＝０．１〜０．３ＰＦとなる。この場合、０．１〜０．３ｎＨのインダクタ３ａを挿入することで整合のとれたＬＰＦを構成する。
【００４２】
次に、図６に示すように、移相器５０がＨＰＦとして機能するとき（ＦＥＴ５がＯＦＦ、ＦＥＴ７がＯＮのとき）について検討する。
【００４３】
抵抗１１は微小抵抗のため無視し、ＯＦＦ容量１０とキャパシタ６の合成容量を容量１３とすると、図６に示す移相器５０は、図７（ａ）に示すように表現できる。
【００４４】
また、インダクタ３ａ、３ｂのＨＰＦ特性への影響については、インダクタ３aのインダクタンスＬ１ａとインダクタ４aのインダクタンスＬ２ａとの間でＬ１ａ＜Ｌ２ａの関係があるためほとんど影響は無い。従って、図７（ａ）は、図７（ｂ）のように表現できる。
【００４５】
本実施形態では、ＬＰＦとして移相器５０が機能するときに信号線路に負荷されるオープンスタブ１５ａ、１５ｂに対応させて、入力端子１とインダクタ４ａ間にインダクタ３ａを挿入し、インダクタ４ｂと出力端子２間にインダクタ３ｂを挿入する。これによって、ＬＰＦとして移相器５０が機能するとき、インダクタ３ａ、３ｂを挿入しない場合と比較して、整合のとれたＬＰＦを形成することができる。これによって、信号線路に対して直列のＦＥＴ５がＯＮ、並列のＦＥＴ７がＯＦＦの状態のときに生ずるリターンロスの悪化を改善することができる。また、同時に、通過ロス増大を改善することができる。
【００４６】
図８を参照して、１２ＧＨｚ帯で設計した45度移相器において、インダクタ３ａ、３ｂを挿入した場合と挿入しない場合の比較結果について説明する。ＦＥＴ５がＯＮの時の特性として、図８にリターンロスの改善を示し、図９に通過ロスの改善を示す。図中の"Ｌ有"がインダクタ３ａ、３ｂを挿入した場合であり、"Ｌ無"がインダクタ３ａ、３ｂを挿入しない場合である。図８及び９から明らかなように、本実施形態によれば、リターンロスで約１０ｄＢ、通過ロスで約０．４ｄＢの改善が得られことがわかる。実際に試作した結果もほぼ同様の結果が得られた。
【００４７】
なお、本発明は、単Ｂｉｔ移相器を接続して構成される多Ｂｉｔ移相器にも適用できる。多Ｂｉｔ移相器では個々の単Ｂｉｔ移相器のインピーダンスのずれが足されてしまうため個々の単Ｂｉｔ移相器のリターンロスの悪化以上に全体の移相器としてのリターンロスが悪化してしまうことがある。本発明を多Ｂｉｔ移相器に適用することで、移相器全体としては格段の改善が図ることができる。
【００４８】
なお、特許文献１に開示の移相器は、信号経路と直列に配置されたＦＥＴがＯＮのときHPFとなり、ＯＦＦのときＬＰＦとなる回路となっている。これに対して本実施形態に係る移相器は、信号経路と直列に配置されたＦＥＴがＯＮのときＬPFとなり、ＯＦＦのときＨＰＦとなる回路となっており、回路構成が異なる。
【００４９】
本発明の技術的範囲は上述の実施形態に限定されない。移相器を形成するための具体的な回路構成は任意である。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態にかかる移相器の概略的な回路図である。
【図２】本発明の第１の実施形態にかかる制御信号の概略的な波形図である。
【図３】本発明の第１の実施形態にかかる選択されたフィルタとＦＥＴの動作状態の関係を示す説明図である。
【図４】本発明の第１の実施形態にかかるＬＰＦとして機能する移相器の回路図である。
【図５】本発明の第１の実施形態にかかる図４の等価回路図である。
【図６】本発明の第１の実施形態にかかるＨＰＦとして機能する移相器の回路図である。
【図７】本発明の第１の実施形態にかかる図６の等価回路図である。
【図８】本発明の第１の実施形態にかかるリターンロスの改善を示す図である。
【図９】本発明の第１の実施形態にかかる通過ロスの改善を示す図である。
【図１０】従来の移相器の概略的な回路図である。
【図１１】ＦＥＴに関する説明図である。
【図１２】従来の移相器の動作を説明するための概略的な回路図である。
【図１３】従来の移相器の動作を説明するための概略的な回路図である。
【図１４】発明者が見出した問題点を説明するための概略的な回路図である。
【符号の説明】
【００５１】
５０    移相器
３ａ，３ｂ    インダクタ
４ａ，４ｂ    インダクタ
５    ＦＥＴ
６    キャパシタ
７    ＦＥＴ
８    インダクタ
９    抵抗
１０    容量
１１    抵抗
１２    容量
１３    合成容量
１４    線路
１５ａ，１５ｂ    オープンスタブ
１６ａ，１６ｂ    容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010114718.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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