(57)【要約】【課題】磁気メモリ装置のメモリセルを縮小化する。【解決手段】ＭＴＪ素子と選択トランジスタとが直列接続された１Ｔ１ＭＴＪメモリセルでは、ＭＴＪ素子に流す電流の向きによって選択トランジスタの電流駆動能力が異なることに鑑み、電流駆動能力の低い方でＭＴＪ素子に流される書き込み電流が、電流駆動能力の高い方でＭＴＪ素子に流される書き込み電流より小さくなるように、ＭＴＪ素子の特性を調整することで、より小さなサイズの選択トランジスタが使用できるようにする。【選択図】図７
2010177256.tif 000002
【特許請求の範囲】
【請求項１】
磁化方向が固定された固定層と、第１電源線に電気的に接続された、磁化方向が反転可能な自由層と、前記固定層と前記自由層との間に設けられたトンネルバリア層とを有する磁気トンネル接合素子と、
信号線に電気的に接続されたゲートと、前記固定層に電気的に接続されたソース又はドレインとして機能する第１電極と、第２電源線に電気的に接続されたソース又はドレインとして機能する第２電極とを有する選択トランジスタと、
を備え、
前記磁気トンネル接合素子は、前記第２電源線側から流されて前記自由層の磁化方向を反転させる第１電流が、前記第１電源線側から流されて前記自由層の磁化方向を反転させる第２電流より小さくなるように形成されていることを特徴とする磁気メモリ装置。
【請求項２】
前記磁気トンネル接合素子は、ゼロ磁場を跨ぐ磁場変化に対する抵抗変化がヒステリシスループを示し、前記ヒステリシスループの中心値がゼロ磁場から、前記第１電流が小さくなり、且つ、前記第２電流が大きくなる磁場方向にシフトしていることを特徴とする請求項１に記載の磁気メモリ装置。
【請求項３】
磁化方向が固定された固定層と、第１電源線に電気的に接続された、磁化方向が反転可能な自由層と、前記固定層と前記自由層との間に設けられたトンネルバリア層とを有する磁気トンネル接合素子と、
信号線に電気的に接続されたゲートと、前記固定層に電気的に接続されたソース又はドレインとして機能する第１電極と、第２電源線に電気的に接続されたソース又はドレインとして機能する第２電極とを有する選択トランジスタと、
を備え、
前記磁気トンネル接合素子は、ゼロ磁場を跨ぐ磁場変化に対する抵抗変化がヒステリシスループを示し、前記ヒステリシスループの中心値がゼロ磁場から、前記第２電源線側から流されて前記自由層の磁化方向を反転させる第１電流が小さくなり、且つ、前記第１電源線側から流されて前記自由層の磁化方向を反転させる第２電流が大きくなる磁場方向にシフトしていることを特徴とする磁気メモリ装置。
【請求項４】
前記磁気トンネル接合素子は、前記第１電流によって前記自由層の磁化方向が前記固定層の磁化方向に対して反平行化され、前記第２電流によって前記自由層の磁化方向が前記固定層の磁化方向に対して平行化されることを特徴とする請求項１乃至３のいずれかに記載の磁気メモリ装置。
【請求項５】
前記ゲートは、半導体基板上方にゲート絶縁膜を介して形成され、前記第１電極及び前記第２電極は、前記ゲートの両側の前記半導体基板内に形成され、前記磁気トンネル接合素子は、前記選択トランジスタ上方に、前記固定層を前記選択トランジスタ側にして形成されていることを特徴とする請求項１乃至４のいずれかに記載の磁気メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリ装置に関する。
【背景技術】
【０００２】
磁気メモリ装置の１つに、スピン注入磁化反転技術を利用したスピン注入型ＭＲＡＭ（Magnetoresistive Random Access Memory）がある（例えば、特許文献１参照。）。スピン注入型ＭＲＡＭのメモリセルは、例えば、１つの磁気トンネル接合（Magnetic Tunnel Junction）素子と、ＭＴＪ素子への電流供給を制御する１つの選択トランジスタとを含む、所謂１Ｔ１ＭＴＪメモリセルとされる。ＭＴＪ素子に対する“１”，“０”のデータの書き込みは、そのＭＴＪ素子に流す電流の向きを変えることによって制御される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スピン注入型ＭＲＡＭでは、データの書き込みに要する書き込み電流を流すのに比較的大きな選択トランジスタが用いられる。そのため、メモリセルが大きくなってしまうという問題点があった。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、磁化方向が固定された固定層と、第１電源線に電気的に接続された、磁化方向が反転可能な自由層と、前記固定層と前記自由層との間に設けられたトンネルバリア層とを有する磁気トンネル接合素子と、信号線に電気的に接続されたゲートと、前記固定層に電気的に接続されたソース又はドレインとして機能する第１電極と、第２電源線に電気的に接続されたソース又はドレインとして機能する第２電極とを有する選択トランジスタと、を備え、前記磁気トンネル接合素子は、前記第２電源線側から流されて前記自由層の磁化方向を反転させる第１電流が、前記第１電源線側から流されて前記自由層の磁化方向を反転させる第２電流より小さくなるように形成されている磁気メモリ装置が提供される。
【発明の効果】
【０００６】
開示の磁気メモリ装置によれば、選択トランジスタの縮小化、及びメモリセルの縮小化を図ることが可能になる。
【図面の簡単な説明】
【０００７】
【図１】スピン注入型ＭＲＡＭの１Ｔ１ＭＴＪメモリセルの一例を示す図である。
【図２】ＭＴＪ素子の説明図であって、（Ａ）はＭＴＪ素子が低抵抗の状態を示す図、（Ｂ）はＭＴＪ素子が高抵抗の状態を示す図である。
【図３】メモリセルの回路動作の説明図であって、（Ａ）はフォワード動作の説明図、（Ｂ）はリバース動作の説明図である。
【図４】メモリセルの回路動作のシミュレーション結果を示す図である。
【図５】ＭＴＪ素子の構成例を示す図である。
【図６】ＭＴＪ素子の抵抗−磁場特性の一例を示す図である。
【図７】電流と素子面積抵抗の関係の一例を示す図である。
【図８】ＭＴＪ素子の抵抗−磁場特性の別例を示す図である。
【図９】電流と素子面積抵抗の関係の別例を示す図である。
【図１０】抵抗−磁場特性のヒステリシスループのシフト量が０であるＭＴＪ素子を用いたメモリセルの書き込み特性を示す図である。
【図１１】抵抗−磁場特性のヒステリシスループが正磁場側にシフトされているＭＴＪ素子を用いたメモリセルの書き込み特性を示す図である。
【図１２】不良ＭＴＪ素子の抵抗−磁場特性の例を示す図であって、（Ａ）はヒステリシスループのシフト量が負磁場側に大きい場合、（Ｂ）はヒステリシスループのシフト量が正磁場側に大きい場合である。
【図１３】スピン注入型ＭＲＡＭの回路構成の一例を示す図である。
【図１４】スピン注入型ＭＲＡＭのレイアウトの一例を示す図である。
【図１５】図１４のＸ−Ｘ断面模式図である。
【図１６】図１４のＹ−Ｙ断面模式図である。
【図１７】ＭＴＪ素子の一例の説明図である。
【図１８】選択トランジスタ形成工程の説明図である。
【図１９】第１プラグ形成工程の説明図である。
【図２０】ソース線形成工程の説明図である。
【図２１】第２プラグ形成工程の説明図である。
【図２２】ＭＴＪ素子形成工程の説明図である。
【図２３】第３プラグ形成工程の説明図である。
【図２４】ビット線形成工程の説明図である。
【発明を実施するための形態】
【０００８】
図１はスピン注入型ＭＲＡＭの１Ｔ１ＭＴＪメモリセルの一例を示す図である。図２はＭＴＪ素子の説明図であって、（Ａ）はＭＴＪ素子が低抵抗の状態を示す図、（Ｂ）はＭＴＪ素子が高抵抗の状態を示す図である。なお、図１及び図２には、ＭＴＪ素子の要部を図示している。
【０００９】
図１には、１つのＭＴＪ素子２０と、ＭＴＪ素子２０に電気的に接続された１つの選択トランジスタ３０とを含む、１Ｔ１ＭＴＪのメモリセル１０を例示している。
ＭＴＪ素子２０は、磁化方向が一方向に固定された固定層２１、磁化方向が固定層２１の磁化方向に対して平行又は反平行に反転する自由層２２、及び固定層２１と自由層２２との間に設けられたトンネルバリア層２３を有している。自由層２２は、ビット線ＢＬに電気的に接続されている。
【００１０】
選択トランジスタ３０には、例えば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。選択トランジスタ３０のゲートは、ワード線ＷＬに電気的に接続されている。また、選択トランジスタ３０の一方のソース／ドレインは、ＭＴＪ素子２０の固定層２１に電気的に接続され、他方のソース／ドレインは、ソース線ＳＬに電気的に接続されている。
【００１１】
ビット線ＢＬ及びソース線ＳＬには、書き込みパルス及び読み出しバイアスを発生するバイポーラ電源４０が電気的に接続されている。ＭＴＪ素子２０へのデータの書き込み時には、バイポーラ電源４０により、ＭＴＪ素子２０の自由層２２の磁化方向を反転させる、スピン分極した所定の大きさの反転電流（書き込み電流）が、ビット線ＢＬ側又はソース線ＳＬ側から流されるようになっている。
【００１２】
ここでは、ビット線ＢＬ側を高電圧にし、ＭＴＪ素子２０にビット線ＢＬ側から所定の電流Ｉを流す（所定方向にスピン分極した電子ｅをソース線ＳＬ側から流す）ことで、図２（Ａ）のように、自由層２２の磁化方向を固定層２１の磁化方向に対して平行化する。また、ソース線ＳＬ側を高電圧にし、ＭＴＪ素子２０にソース線ＳＬ側から所定の電流Ｉを流す（所定方向にスピン分極した電子ｅをビット線ＢＬ側から流す）ことで、図２（Ｂ）のように、自由層２２の磁化方向を固定層２１の磁化方向に対して反平行化する。
【００１３】
図２（Ａ）に示したように、固定層２１と自由層２２の磁化方向が平行になっているとき、ＭＴＪ素子２０は低抵抗の状態になる。また、図２（Ｂ）に示したように、固定層２１と自由層２２の磁化方向が反平行になっているとき、ＭＴＪ素子２０は高抵抗の状態になる。
【００１４】
データの読み出し時には、このように抵抗状態の異なるＭＴＪ素子２０に所定の読み出し電流が流され、図１に示したように、その時のビット線ＢＬの電圧がセンスアンプ５０によって増幅されて検出される。例えば、ＭＴＪ素子２０が低抵抗（固定層２１と自由層２２の磁化方向が平行）であるときのビット線ＢＬからの出力を“０”とし、ＭＴＪ素子２０が高抵抗（固定層２１と自由層２２の磁化方向が反平行）であるときのビット線ＢＬからの出力を“１”とする。
【００１５】
このように、メモリセル１０は、ＭＴＪ素子２０の抵抗状態に応じて“０”，“１”の２値データを記憶するメモリ素子として機能する。そして、このようなメモリセル１０への“０”，“１”の書き込みは、上記のように、ＭＴＪ素子２０に流す書き込み電流の向きを変えることで行われる（双方向書き込み）。
【００１６】
ところで、上記のように、ＭＴＪ素子２０の固定層２１側に選択トランジスタ３０を直列接続したメモリセル１０では、電流をビット線ＢＬ側から流す場合とソース線ＳＬ側から流す場合とで、選択トランジスタ３０の電流駆動能力が異なってくる。
【００１７】
図３はメモリセルの回路動作の説明図であって、（Ａ）はフォワード動作の説明図、（Ｂ）はリバース動作の説明図である。
図３（Ａ），（Ｂ）には、上記メモリセル１０の等価回路図を示している。このように選択トランジスタＴｒ（選択トランジスタ３０）と抵抗Ｒ（ＭＴＪ素子２０）とを直列接続すると、電流Ｉの向きによって選択トランジスタＴｒの電流駆動能力が異なってくる。
【００１８】
即ち、抵抗Ｒにビット線ＢＬ側からソース線ＳＬ側に電流Ｉを流す場合は、ビット線ＢＬの電圧ＶBLが高電圧とされ、ソース線ＳＬの電圧ＶSLが接地電圧とされて、所謂ソース接地回路の動作となる（フォワード（Ｆｏｒｗａｒｄ）動作という）。一方、抵抗Ｒにソース線ＳＬ側からビット線ＢＬ側に電流Ｉを流す場合は、ソース線ＳＬの電圧ＶSLが高電圧とされ、ビット線ＢＬの電圧ＶBLが接地電圧とされて、所謂ソースフォロワ回路の動作となる（リバース（Ｒｅｖｅｒｓｅ）動作という）。リバース動作では、選択トランジスタＴｒのソース側に抵抗Ｒが接続されることで、次の図４のシミュレーション結果に示すように、フォワード動作の場合に比べ、その電流駆動能力が小さくなる。
【００１９】
図４はメモリセルの回路動作のシミュレーション結果を示す図である。
シミュレーションでは、選択トランジスタＴｒを、ゲート幅Ｗ＝３μｍ、ゲート長Ｌ＝０．３４μｍのｎチャネル型ＭＯＳトランジスタとし、ゲート電圧（ワード線ＷＬの電圧）ＶWL＝３．３Ｖとしている。また、抵抗Ｒ＝１ｋΩとしている。
【００２０】
図４に示したように、フォワード動作の場合は、ソース線ＳＬの電圧ＶSLを０Ｖとし、ビット線ＢＬの電圧ＶBLを０Ｖ〜３．３Ｖの範囲で変化させると（図３（Ａ））、回路内を流れる電流Ｉが、電圧ＶBLの増加に伴って徐々に増加する傾向がある。
【００２１】
一方、図４に示したように、リバース動作の場合は、ビット線ＢＬの電圧ＶBLを０Ｖとし、ソース線ＳＬの電圧ＶSLを０Ｖ〜３．３Ｖの範囲で変化させると（図３（Ｂ））、回路内を流れる電流Ｉが、初期には電圧ＶSLの増加に伴って徐々に増加していく。その後は、電圧ＶSLの増加に対する電流Ｉの増加が小さくなり、電圧ＶSLが２Ｖ付近からは、電流Ｉがほぼ一定になる。
【００２２】
このように、シミュレーションによれば、印加する電圧が高くなるにつれ、リバース動作では、フォワード動作に比べ、電流Ｉが流れ難くなっていく。これは、リバース動作の場合、抵抗Ｒが選択トランジスタＴｒのソース側に接続されるため、電圧ＶSLを上げて電流Ｉを流していくと、ソース電位が上がって、ゲート−ソース間電圧が下がってくるためである。
【００２３】
即ち、上記のような構成のメモリセル１０では、流せる電流Ｉの大きさが、ＭＴＪ素子２０にビット線ＢＬ側から流すフォワード動作か、ソース線ＳＬ側から流すリバース動作かによって異なってくる。そして、このメモリセル１０では、電流駆動能力の高いフォワード動作で磁化方向の平行化（“０”書き込み）を行い、電流駆動能力の低いリバース動作で磁化方向の反平行化（“１”書き込み）を行う。
【００２４】
そこで、このような回路動作の違いによる電流駆動能力の非対称性を考慮し、それに合わせてＭＴＪ素子２０の特性を調整する。例えば、電流駆動能力の低いリバース動作で流す書き込み電流の方が、電流駆動能力の高いフォワード動作で流す書き込み電流よりも小さくなるように、ＭＴＪ素子２０の特性を調整する。
【００２５】
図５はＭＴＪ素子の構成例を示す図である。なお、図５には、ＭＴＪ素子の要部を図示している。
この図５に示すＭＴＪ素子２０は、反強磁性層２４上に、強磁性を示す固定層２１、トンネルバリア層２３、及び強磁性を示す自由層２２が、順に積層された構造を有している。
【００２６】
反強磁性層２４には、例えば、白金マンガン（ＰｔＭｎ）層が用いられる。固定層２１には、例えば、第１強磁性層２１ａとしてコバルト鉄（ＣｏＦｅ）層、非磁性層２１ｂとしてルテニウム（Ｒｕ）層、第２強磁性層２１ｃとしてコバルト鉄ボロン（ＣｏＦｅＢ）層が用いられ、それらを積層したものが用いられる。トンネルバリア層２３には、例えば、酸化マグネシウム（ＭｇＯ）層が用いられる。自由層２２には、例えば、ＣｏＦｅＢ層が用いられる。
【００２７】
ＭＴＪ素子２０を、この例のような構成とする場合、反強磁性層２４は、例えば、膜厚１５ｎｍのＰｔＭｎ層とすることができる。固定層２１は、例えば、膜厚２．１ｎｍのＣｏＦｅ層、膜厚０．６８ｎｍのＲｕ層、及び膜厚２．４ｎｍのＣｏＦｅＢ層の積層体とすることができる。トンネルバリア層２３は、例えば、膜厚１．１６ｎｍのＭｇＯ層とすることができる。自由層２２は、例えば、膜厚２ｎｍのＣｏＦｅＢ層とすることができる。このほか、ＭＴＪ素子２０は、膜厚１５ｎｍのＰｔＭｎ層、膜厚１．７ｎｍのＣｏＦｅ層、膜厚０．６８ｎｍのＲｕ層、膜厚２．２ｎｍのＣｏＦｅＢ層、膜厚１．２ｎｍのＭｇＯ層、膜厚２ｎｍのＣｏＦｅＢ層を積層した構成とすることもできる。
【００２８】
このような層構造としたＭＴＪ素子２０の磁場と抵抗の関係（抵抗−磁場特性）は、次の図６に示すようなヒステリシスループを示すようになる。
図６はＭＴＪ素子の抵抗−磁場特性の一例を示す図である。また、図７は電流と素子面積抵抗の関係の一例を示す図である。なお、図６及び図７では、自由層２２側から固定層２１側に流れる電流の方向（フォワード動作で流れる電流の方向）を正方向としている。また、素子面積抵抗＝素子抵抗×素子面積である。
【００２９】
図６に示すように、上記構成のＭＴＪ素子２０は、磁場が増加すると、所定の大きさの反転磁場Ｈc1で高抵抗から低抵抗の状態に変化し、磁場が減少すると、所定の大きさの反転磁場Ｈc2で低抵抗から高抵抗の状態に変化するヒステリシスループを示す。
【００３０】
ＭＴＪ素子２０は、磁場の増加（自由層２２側から固定層２１側に流れる電流の増加）によって固定層２１と自由層２２の磁化方向が反平行から平行の状態に変化することで、高抵抗から低抵抗の状態に変化する（“０”書き込み）。また、ＭＴＪ素子２０は、磁場の減少（固定層２１側から自由層２２側に流れる電流の増加）によって固定層２１と自由層２２の磁化方向が平行から反平行の状態に変化することで、低抵抗から高抵抗の状態に変化する（“１”書き込み）。
【００３１】
上記構成のＭＴＪ素子２０では、図６に示したように、抵抗−磁場特性のヒステリシスループが磁場０の軸を跨ぐ。磁場０の付近で高抵抗と低抵抗の２つの抵抗状態を維持できないと、ＭＴＪ素子２０をメモリとして実用することが難しくなる。また、上記構成のＭＴＪ素子２０では、図６に示したように、抵抗−磁場特性のヒステリシスループが、磁場０の軸を中心とした対称型ではなく、ヒステリシスループの中心値Ｐが正磁場側に所定のシフト量Ｈshiftだけシフトしている（Ｈc1≠Ｈc2）。
【００３２】
このようなヒステリシスループを示すＭＴＪ素子２０では、図７に示したように、高抵抗から低抵抗の状態に変化（“０”書き込み）させる際の電流が１．５ｍＡ程度（絶対値）となる。また、低抵抗から高抵抗の状態に変化（“１”書き込み）させる際の電流は１ｍＡ程度（絶対値）となる。即ち、このＭＴＪ素子２０では、磁化方向を反平行化（“１”書き込み）する際の電流の方が、平行化（“０”書き込み）する際の電流よりも小さくなっている。
【００３３】
このような特性のＭＴＪ素子２０を、上記図１に示したメモリセル１０に適用すると、電流駆動能力の高いフォワード動作で、“１”書き込みよりも大きな電流で書き込まれる“０”書き込みが行われることになる。また、電流駆動能力の低いリバース動作で、“０”書き込みよりも小さな電流で書き込まれる“１”書き込みが行われることになる。
【００３４】
ここで、比較のため、異なる構成のＭＴＪ素子について説明する。ここでは、磁場と抵抗の関係について、次の図８に示すような抵抗−磁場特性を示すＭＴＪ素子を想定する。
図８はＭＴＪ素子の抵抗−磁場特性の別例を示す図である。また、図９は電流と素子面積抵抗の関係の別例を示す図である。なお、図８及び図９では、自由層２２側から固定層２１側に流れる電流の方向（フォワード動作で流れる電流の方向）を正方向としている。また、素子面積抵抗＝素子抵抗×素子面積である。
【００３５】
ここで想定するＭＴＪ素子は、図５及び図６に示したＭＴＪ素子２０の場合とは異なり、図８に示すように、シフト量Ｈshiftが０で、磁場０の軸を中心とした対称型のヒステリシスループを示す。このような抵抗−磁場特性は、例えば、膜厚１５ｎｍのＰｔＭｎ層、膜厚２．３ｎｍのＣｏＦｅ層、膜厚０．６８ｎｍのＲｕ層、膜厚２．２ｎｍのＣｏＦｅＢ層、膜厚１．１６ｎｍのＭｇＯ層、膜厚２ｎｍのＣｏＦｅＢ層を積層した構成を有するＭＴＪ素子で見られる。このようなＭＴＪ素子では、図８に示したように、磁場が増加すると、所定の大きさの反転磁場Ｈcで高抵抗から低抵抗の状態に変化し、磁場が減少すると、所定の大きさの反転磁場Ｈcで低抵抗から高抵抗の状態に変化する。
【００３６】
このように抵抗−磁場特性のヒステリシスループのシフト量Ｈshiftが０であるＭＴＪ素子では、図９に示したように、高抵抗から低抵抗の状態に変化（“０”書き込み）させる際の電流が１ｍＡ程度（絶対値）となる。また、低抵抗から高抵抗の状態に変化（“１”書き込み）させる際の電流は１．５ｍＡ程度（絶対値）となる。即ち、磁化方向を反平行化（“１”書き込み）する際の電流の方が、平行化（“０”書き込み）する際の電流よりも大きくなる。このことは、理論的にも予測されている傾向である（Slonczewski理論）。また、後述のように、これまでは、通常、シフト量Ｈshiftが０になるように、ＭＴＪ素子の設計が行われてきた。
【００３７】
上記図１に示したメモリセル１０に、ＭＴＪ素子２０に替え、このようにシフト量Ｈshiftが０であるＭＴＪ素子を適用した場合には、電流駆動能力の高いフォワード動作で、“１”書き込みよりも小さな電流で書き込まれる“０”書き込みが行われることになる。また、電流駆動能力の低いリバース動作で、“０”書き込みよりも大きな電流で書き込まれる“１”書き込みが行われることになる。このように、ＭＴＪ素子２０に替え、抵抗−磁場特性のヒステリシスループのシフト量Ｈshiftが０であるＭＴＪ素子を用いると、磁化方向を反平行化する、より書き込み電流が大きい“１”書き込みが、電流駆動能力の低いリバース動作で行われることになる。
【００３８】
これに対し、上記のＭＴＪ素子２０は、抵抗−磁場特性のヒステリシスループが正磁場側に所定のシフト量Ｈshiftだけシフトするように形成している。それにより、電流駆動能力の低いリバース動作で“１”書き込みを行う際の電流を、電流駆動能力の高いフォワード動作で“０”書き込みを行う際の電流よりも小さくする。そのため、メモリセル１０の書き込み電流の向きによる回路動作の非対称性、即ち選択トランジスタ３０の電流駆動能力の高低に対応した大きさの書き込み電流を、ＭＴＪ素子２０に流すことが可能になっている。
【００３９】
ここで、このようなＭＴＪ素子特性の違いが選択トランジスタ３０のゲート幅Ｗに及ぼす影響について説明する。
図１０は抵抗−磁場特性のヒステリシスループのシフト量が０であるＭＴＪ素子を用いたメモリセルの書き込み特性を示す図、図１１は抵抗−磁場特性のヒステリシスループが正磁場側にシフトされているＭＴＪ素子を用いたメモリセルの書き込み特性を示す図である。
【００４０】
まず、上記の図８及び図９に示したように、抵抗−磁場特性のヒステリシスループのシフト量Ｈshiftが０であるＭＴＪ素子を用いたメモリセルの場合について述べる。この場合は、より小さな電流（１ｍＡ程度）で書き込まれる“０”書き込みが、電流駆動能力の高いフォワード動作で行われ、より大きな電流（１．５ｍＡ程度）で書き込まれる“１”書き込みが、電流駆動能力の低いリバース動作で行われる。
【００４１】
そのため、ゲート幅Ｗが３μｍといった小さなサイズの選択トランジスタ３０では、電流駆動能力の低いリバース動作で、書き込み電流の大きい“１”書き込みを行うことが難しい。従って、ゲート幅Ｗが６μｍといった、より大きなサイズの選択トランジスタ３０が用いられる。
【００４２】
図１０には、ゲート幅Ｗが６μｍの選択トランジスタ３０（Ｔｒ）を用いたときの、フォワード動作及びリバース動作の電圧（ビット線ＢＬの電圧ＶBL又はソース線ＳＬの電圧ＶSL）と電流Ｉの関係を例示している。リバース動作で“１”書き込みに必要な１．５ｍＡ程度の書き込み電流が流せるように、ゲート幅Ｗが６μｍの選択トランジスタ３０が用いられる。このとき、“０”書き込みについては、１ｍＡ程度のより小さな書き込み電流で済むが、フォワード動作で行うため、ゲート幅Ｗが６μｍの選択トランジスタ３０の電流駆動能力からすれば、流せる書き込み電流の大きさにまだ十分な余裕がある。
【００４３】
続いて、上記の図６及び図７に示したように、抵抗−磁場特性のヒステリシスループが正磁場側に所定シフト量ＨshiftだけシフトされているＭＴＪ素子２０を用いたメモリセルの場合について述べる。この場合は、より小さな電流（１ｍＡ程度）で書き込まれる“１”書き込みが、電流駆動能力の低いリバース動作で行われ、より大きな電流（１．５ｍＡ程度）で書き込まれる“０”書き込みが、電流駆動能力の高いフォワード動作で行われる。
【００４４】
このように書き込み電流の大きさを電流駆動能力の高低に対応させ、リバース動作で流す書き込み電流を小さくすることで、ゲート幅Ｗが３μｍといった、より小さなサイズの選択トランジスタ３０を用いることが可能になる。
【００４５】
図１１には、ゲート幅Ｗが３μｍの選択トランジスタ３０（Ｔｒ）を用いたときの、フォワード動作及びリバース動作の電圧（ビット線ＢＬの電圧ＶBL又はソース線ＳＬの電圧ＶSL）と電流Ｉの関係を例示している。リバース動作で“１”書き込みに必要な１ｍＡ程度の書き込み電流を流すために、ゲート幅Ｗが３μｍの選択トランジスタ３０を用いる。このとき、“０”書き込みについては、１．５ｍＡ程度のより大きな書き込み電流が必要になるが、その程度の書き込み電流は、ゲート幅Ｗが３μｍの選択トランジスタ３０でも十分に流すことができる。
【００４６】
図１１等に示したように、実用電圧範囲では、リバース動作での電流駆動能力は、フォワード動作での電流駆動能力と同等或いはそれを下回るようになる。そのため、選択トランジスタ３０のゲート幅Ｗは、リバース動作での書き込みに要する電流を流すことのできるサイズに設定すればよい。その際、選択トランジスタ３０のゲート幅Ｗを、リバース動作での書き込みに要する電流を流すことのできる最小の幅に設定すれば、選択トランジスタ３０及びメモリセル１０を効果的に縮小化することができるようになる。
【００４７】
このように、ＭＴＪ素子２０を、電流駆動能力の低いリバース動作で流す書き込み電流の方が、電流駆動能力の高いフォワード動作で流す書き込み電流よりも小さくなるように調整する。それにより、より小さなゲート幅Ｗの選択トランジスタ３０が使用可能になる。そのため、メモリセル１０の縮小化を図ることが可能になり、その結果、ＭＲＡＭの大型化やメモリ容量の低下等を回避することが可能になる。
【００４８】
ところで、ＭＴＪ素子を形成するうえでは、前述のように、磁場と抵抗の関係において、磁場０の付近で高抵抗と低抵抗の２つの抵抗状態を維持できないと、それをメモリとして実用することが難しくなる。
【００４９】
図１２は不良ＭＴＪ素子の抵抗−磁場特性の例を示す図であって、（Ａ）はヒステリシスループのシフト量が負磁場側に大きい場合、（Ｂ）はヒステリシスループのシフト量が正磁場側に大きい場合である。
【００５０】
図１２（Ａ）に示したように、シフト量Ｈshiftが負磁場側に大きく、負磁場領域でだけ高抵抗と低抵抗の両状態を取るような場合には、このようなヒステリシスループを示すＭＴＪ素子は、メモリとして実用することが難しい。このほか、図１２（Ｂ）に示したように、シフト量Ｈshiftが正磁場側に大きく、正磁場領域でだけ高抵抗と低抵抗の両状態を取るような場合には、このようなヒステリシスループを示すＭＴＪ素子は、メモリとして実用することが難しい。
【００５１】
これまで、ＭＴＪ素子の形成時には、このようにシフト量Ｈshiftが大きくなってヒステリシスループが磁場０の軸から外れるのを避けるため、上記図８のように、シフト量Ｈshiftを０とするようなＭＴＪ素子の設計が行われてきた。
【００５２】
一方、上記のＭＴＪ素子２０では、抵抗−磁場特性のヒステリシスループを正磁場側に所定のシフト量Ｈshiftだけシフトさせている。このようなヒステリシスループのシフトは、例えば、ＭＴＪ素子の固定層２１を構成している層の膜厚を調整することによって行うことができる。例えば、固定層を、膜厚２．３ｎｍのＣｏＦｅ層、膜厚０．６８ｎｍのＲｕ層、及び膜厚２．２ｎｍのＣｏＦｅＢ層の積層体とした場合、シフト量Ｈshiftは０になる。一方、上記のＭＴＪ素子２０のように、固定層２１を、例えば、膜厚２．１ｎｍのＣｏＦｅ層、膜厚０．６８ｎｍのＲｕ層、及び膜厚２．４ｎｍのＣｏＦｅＢ層の積層体とした場合には、シフト量Ｈshiftを１５Ｏｅとすることができる。ＭＴＪ素子２０の形成に用いる製造装置を適切に選択すると、各層の膜厚を高精度で制御することができるため、所定のシフト量Ｈshiftで、且つ磁場０の軸から外れないヒステリシスループを示すものを形成することは可能である。
【００５３】
なお、ＭＴＪ素子２０における反転磁場の和Ｈc1＋Ｈc2は、ヒステリシスループをシフトしない場合の反転磁場の和２Ｈcと同じか同等レベルとしておくことが望ましい（図６，図８）。この値が小さくなると、ＭＴＪ素子２０の熱安定性やリテンション特性が劣化する場合があるためである。
【００５４】
以下では、上記のようなメモリセルを備えたスピン注入型ＭＲＡＭの構成例及びその形成方法の一例について説明する。
図１３はスピン注入型ＭＲＡＭの回路構成の一例を示す図、図１４はスピン注入型ＭＲＡＭのレイアウトの一例を示す図である。図１５は図１４のＸ−Ｘ断面模式図、図１６は図１４のＹ−Ｙ断面模式図である。図１７はＭＴＪ素子の一例の説明図である。なお、図１４では、半導体基板、素子分離領域、層間膜（絶縁膜）等の図示は省略している。
【００５５】
スピン注入型ＭＲＡＭは、図１３〜図１６に示すように、１つの選択トランジスタ６０と１つのＭＴＪ素子７０を含むメモリセル８０を複数有している。
図１４〜図１６に示したように、選択トランジスタ６０は、所定のゲート長Ｌ及びゲート幅ＷのＭＯＳトランジスタで、素子分離領域９０ａを形成した半導体基板９０に第１絶縁膜９１を介してゲートが形成されており、そのゲートがワード線ＷＬとして用いられる。選択トランジスタ６０の一方のソース／ドレイン６１は、第１絶縁膜９１を貫通する第１プラグ９２を介して、ソース線ＳＬに電気的に接続されている。選択トランジスタ６０のもう一方のソース／ドレイン６２は、第１絶縁膜９１及び第２絶縁膜９３を貫通する第２プラグ９４を介して、ＭＴＪ素子７０に電気的に接続されている。
【００５６】
ここで、ＭＴＪ素子７０は、図１７に示すように、下部電極となる下地層７１上に反強磁性層７２が形成され、反強磁性層７２上に、固定層７３、トンネルバリア層７４及び自由層７５の積層体、並びに上部電極となるキャップ層７６が形成されている。下地層７１には、例えば、タンタル（Ｔａ）層が用いられ、反強磁性層７２には、例えば、ＰｔＭｎ層が用いられる。固定層７３には、例えば、第１強磁性層７３ａとしてＣｏＦｅ層、非磁性層７３ｂとしてＲｕ層、第２強磁性層７３ｃとしてＣｏＦｅＢ層が順に積層されたものが用いられる。トンネルバリア層７４には、例えば、ＭｇＯ層が用いられ、自由層７５には、例えば、ＣｏＦｅＢ層が用いられる。また、キャップ層７６には、例えば、第１キャップ層７６ａとしてＲｕ層、第２キャップ層７６ｂとしてＴａ層を順に積層したものが用いられる。
【００５７】
選択トランジスタ６０のソース／ドレイン６２は、第２プラグ９４を介して、ＭＴＪ素子７０の固定層７３に電気的に接続されている。そして、このようなＭＴＪ素子７０が第３絶縁膜９５によって覆われ、その自由層２２が第３プラグ９６を介してビット線ＢＬに電気的に接続されている。
【００５８】
なお、この例では、ビット線ＢＬ及びソース線ＳＬを、平行に且つワード線ＷＬと直交するレイアウトとしている。また、小型化のため、ソース線ＳＬとのコンタクト部を、隣接するメモリセル８０で共用するようにしている。
【００５９】
上記のような構成を有するスピン注入型ＭＲＡＭは、例えば、以下の図１８〜図２４に示すようなフローで形成することができる。
図１８は選択トランジスタ形成工程の説明図、図１９は第１プラグ形成工程の説明図、図２０はソース線形成工程の説明図、図２１は第２プラグ形成工程の説明図、図２２はＭＴＪ素子形成工程の説明図、図２３は第３プラグ形成工程の説明図、図２４はビット線形成工程の説明図である。なお、図１８〜図２４ではそれぞれ、便宜上、ビット線ＢＬ及びソース線ＳＬを一図に含めてＭＲＡＭの構造を図示している。
【００６０】
まず、図１８に示すように、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域９０ａを形成したシリコン（Ｓｉ）基板等の半導体基板９０を用い、選択トランジスタ６０を形成する。
【００６１】
例えば、素子分離領域９０ａで画定された素子領域に、ゲート絶縁膜を介してゲート（ワード線ＷＬ）を形成し、所定の不純物を半導体基板９０にイオン注入してソース／ドレイン６１，６２を形成する。それにより、所定のゲート長Ｌ及びゲート幅Ｗの選択トランジスタ６０の基本構造を得る。ここでは、１つのソース／ドレイン６１を共用する、隣接する２つの選択トランジスタ６０を図示している。
【００６２】
その後は、形成した選択トランジスタ６０を覆うように、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて酸化シリコン（ＳｉＯ）膜等の絶縁膜を形成し、さらに、ＣＭＰ（Chemical Mechanical Polishing）により平坦化を行う。
【００６３】
なお、図１８には、選択トランジスタ６０を覆う絶縁膜や、ワード線ＷＬと半導体基板９０の間に形成するゲート絶縁膜等を、第１絶縁膜９１として図示している。
次いで、図１９に示すように、第１絶縁膜９１を貫通し、選択トランジスタ６０のソース／ドレイン６１に達する第１プラグ９２を形成する。例えば、エッチングにより、第１絶縁膜９１に、ソース／ドレイン６１に達するコンタクトホールを形成した後、タングステン（Ｗ）等を堆積し、ＣＭＰにより平坦化を行い、コンタクトホールをＷ等で埋め込むことで、第１プラグ９２を形成する。
【００６４】
次いで、図２０に示すように、第１プラグ９２を形成した第１絶縁膜９１上に、第１プラグ９２上を通るソース線ＳＬを形成する。例えば、スパッタ法により、第１絶縁膜９１上にアルミニウム（Ａｌ）等を堆積し、そのパターニングを行うことで、直線状のソース線ＳＬを形成する。
【００６５】
次いで、図２１に示すように、ソース線ＳＬを形成した第１絶縁膜９１上に、ソース線ＳＬを覆う第２絶縁膜９３を形成し、さらに、第２絶縁膜９３及び第１絶縁膜９１を貫通して選択トランジスタ６０のソース／ドレイン６２に達する第２プラグ９４を形成する。例えば、まず、ＣＶＤ法を用い、ＳｉＯ膜等を形成し、ＣＭＰでその平坦化を行うことで、第２絶縁膜９３を形成する。続いて、エッチングにより、第２絶縁膜９３及び第１絶縁膜９１に、ソース／ドレイン６２に達するコンタクトホールを形成した後、Ｗ等を堆積し、ＣＭＰにより平坦化を行い、コンタクトホールをＷ等で埋め込むことで、第２プラグ９４を形成する。
【００６６】
なお、この第２プラグ９４上には、次に述べるようにＭＴＪ素子７０を形成するため、その平坦性に十分に留意する。
このようにして第２プラグ９４の形成まで行った後は、図２２に示すように、ＭＴＪ素子７０の形成を行う。ＭＴＪ素子７０は、例えば、次のようにして形成される。
【００６７】
まず、第２プラグ９４の形成まで行った基板をスパッタ装置のチャンバ内に搬入し、真空度を１×１０-7Ｔｏｒｒにした後、アルゴン（Ａｒ）をチャンバ内に導入して所定の圧力に設定する。
【００６８】
続いて、その基板上に、下地層７１として、Ｔａ層を膜厚１０ｎｍで成膜し、反強磁性層７２として、ＰｔＭｎ層を膜厚１５ｎｍで成膜する。次いで、固定層７３として、ＣｏＦｅ層を膜厚１．７ｎｍで、Ｒｕ層を膜厚０．６８ｎｍで、ＣｏＦｅＢ層を膜厚２．２ｎｍで、順次成膜する。次いで、トンネルバリア層７４として、ＭｇＯ層を膜厚１．２ｎｍで成膜し、自由層７５として、ＣｏＦｅＢ層を膜厚２ｎｍで成膜する。最後に、キャップ層７６として、第１キャップ層７６ａのＲｕ層を膜厚１０ｎｍで、第２キャップ層７６ｂのＴａ層を膜厚３０ｎｍで、順次成膜する。成膜は、いずれも室温で行う。
【００６９】
成膜後は、フォトリソグラフィにより、最上層の第２キャップ層７６ｂ上にＭＴＪ素子７０形成用のレジストパターンを形成し、反応性イオンエッチング（ＲＩＥ）により、積層膜の加工を行う。このＲＩＥでは、エッチングする膜の種類に応じてエッチングガスを変える。例えば、まず、エッチングガスとしてテトラフルオロメタン（ＣＦ4）／Ａｒガスを用い、第２キャップ層７６ｂのパターニングを行う。次いで、エッチングガスとして一酸化炭素（ＣＯ）／アンモニア（ＮＨ3）ガスを用い、反強磁性層７２のパターニングまで行う。次いで、エッチングガスとしてＣＦ4／Ａｒガスを用い、下地層７１のパターニングを行う。これにより、所望の形状のＭＴＪ素子７０を形成する。
【００７０】
ＭＴＪ素子７０の形成後は、図２３に示すように、第３絶縁膜９５を形成し、さらに、第３絶縁膜９５を貫通してＭＴＪ素子７０のキャップ層７６に達する第３プラグ９６を形成する。例えば、まず、ＣＶＤ法を用い、ＳｉＯ膜等を形成し、ＣＭＰでその平坦化を行うことで、第３絶縁膜９５を形成する。続いて、エッチングにより、第３絶縁膜９５に、キャップ層７６に達するコンタクトホールを形成した後、Ｗ等を堆積し、ＣＭＰにより平坦化を行い、コンタクトホールをＷ等で埋め込むことで、第３プラグ９６を形成する。
【００７１】
次いで、図２４に示すように、第３プラグ９６を形成した第３絶縁膜９５上に、第３プラグ９６上を通るビット線ＢＬを形成する。例えば、スパッタ法により、第３絶縁膜９５上にＡｌ等を堆積し、そのパターニングを行うことで、ビット線ＢＬを形成する。
【００７２】
以後は、形成するスピン注入型ＭＲＡＭの種類に応じ、必要な上層の配線層等を形成していけばよい。
以上例示したようなフローにより、スピン注入型ＭＲＡＭを形成することができる。
【００７３】
なお、ここでは、ソース線ＳＬを多層配線の第１配線層として形成し、ビット線ＢＬを第２配線層として形成する場合を例示したが、ソース線ＳＬ及びビット線ＢＬを形成する層は、多層配線内の第１配線層及び第２配線層に限定されるものではない。スピン注入型ＭＲＡＭが、例えば、第１〜第５配線層を備える、５層構造の多層配線を有する場合であれば、ソース線ＳＬを第３配線層として形成し、ビット線ＢＬを第４配線層として形成する、といったことも可能である。
【００７４】
また、ここでは、ソース線ＳＬを下層側に形成し、ビット線ＢＬを上層側に形成する場合を例示したが、ビット線ＢＬを下層側に形成し、ソース線ＳＬを上層側に形成することも可能である。
【００７５】
ところで、ここに例示したスピン注入型ＭＲＡＭでは、ＭＴＪ素子７０の固定層７３を下側、自由層７５を上側に形成している。即ち、このスピン注入型ＭＲＡＭは、下部電極となる下地層７１側に固定層７３が形成された、所謂ボトム・ピン型のＭＴＪ素子７０を備えている。これは、自由層７５、トンネルバリア層７４及び固定層７３を形成してその上に反強磁性層７２を形成するよりも、反強磁性層７２上に固定層７３、トンネルバリア層７４及び自由層７５を形成する方が、平坦な反強磁性層７２を形成し易いためである。反強磁性層７２の平坦性は、ＭＴＪ素子７０の特性に影響してくる。ボトム・ピン型とすることにより、所望の抵抗−磁場特性を示すＭＴＪ素子７０が形成可能になる。
【００７６】
このようなボトム・ピン型のＭＴＪ素子７０の固定層７３側に選択トランジスタ６０を電気的に接続すると、ＭＴＪ素子７０に対して選択トランジスタ６０側に電流を流す場合と、選択トランジスタ６０側から電流を流す場合とで、電流駆動能力に差が生じてくる。そして、これまでは、電流駆動能力が低い方の回路動作で、より大きな書き込み電流を要する書き込みを行い、電流駆動能力が高い方の回路動作で、より小さな書き込み電流で済む書き込みを行うようにしていた。
【００７７】
そこで、ここでは、上記のように、電流駆動能力の低い方の回路動作で、より小さな書き込み電流で済む書き込みが行われ、電流駆動能力の高い方の回路動作で、より大きな書き込み電流を要する書き込みが行われるように、ＭＴＪ素子７０の特性を調整している。これにより、スピン注入型ＭＲＡＭの構成に起因した電流駆動能力の高低に対応した大きさの書き込み電流を、ＭＴＪ素子７０に流すことができるようになる。その結果、選択トランジスタ６０のゲート幅Ｗの縮小化、さらにはメモリセル８０の縮小化が図られるようになる。
【００７８】
なお、以上の説明では、ＭＴＪ素子の特性を、その固定層の各層の膜厚を調整することによって調整する場合について述べた。固定層の各層の膜厚は、メモリセルにおける電流駆動能力の低い方の回路動作で小さな書き込み電流を流し、電流駆動能力の高い方の回路動作で大きな書き込み電流を流すことができれば、上記例示した膜厚の値に限定されるものではない。
【００７９】
また、ＭＴＪ素子の各層の材質についても、上記の例に限定されるものではない。例えば、下地層には、Ｔａ層とＲｕ層の積層体、ニッケルクロム（ＮｉＣｒ）層、Ｔａ層とニッケル鉄（ＮｉＦｅ）層の積層体等を用いることもできる。反強磁性層には、イリジウムマンガン（ＩｒＭｎ）層、パラジウム白金マンガン（ＰｄＰｔＭｎ）層等を用いることもできる。固定層には、ＣｏＦｅ層、Ｒｕ層、ＣｏＦｅ層の積層体等を用いることもできる。トンネルバリア層には、酸化アルミニウム（ＡｌＯ）、酸化チタン（ＴｉＯ）等を用いることもできる。自由層には、ＣｏＦｅ層等を用いることもできる。キャップ層には、チタン（Ｔｉ）層等を用いることもでき、また、Ｔｉ層の上にＴａ層とＲｕ層の積層体を形成したものを用いることもできる。
【００８０】
また、以上の説明では、抵抗−磁場特性のヒステリシスループを所定シフト量だけ所定磁場方向にシフトさせることにより、電流駆動能力の低い方の回路動作で流す書き込み電流が、電流駆動能力の高い方の回路動作で流す書き込み電流よりも小さくなるようにした。但し、このような電流の大小関係に限定されるものではなく、電流駆動能力の低い方の回路動作で流す書き込み電流が、電流駆動能力の高い方の回路動作で流す書き込み電流より大きい場合であっても、上記同様、メモリセルの縮小化を図ることは可能である。
【００８１】
即ち、磁場と抵抗の間のヒステリシスループを所定磁場方向に少しでもシフトさせれば、シフト前に比べて、電流駆動能力の低い方の回路動作で流す書き込み電流を小さくし、電流駆動能力の高い方の回路動作で流す書き込み電流を大きくすることはできる。従って、そのようなＭＴＪ素子を用いた場合には、ヒステリシスループをシフトしていないＭＴＪ素子を用いた場合に比べ、選択トランジスタのゲート幅を縮小化し、さらにメモリセルを縮小化することが可能になる。電流駆動能力の低い方の回路動作で流す書き込み電流が、電流駆動能力の高い方の回路動作で流す書き込み電流よりも大きい場合であっても、ヒステリシスループの所定磁場方向へのシフトにより、メモリセルの縮小化について一定の効果を得ることは可能である。
【００８２】
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１）  磁化方向が固定された固定層と、第１電源線に電気的に接続された、磁化方向が反転可能な自由層と、前記固定層と前記自由層との間に設けられたトンネルバリア層とを有する磁気トンネル接合素子と、
信号線に電気的に接続されたゲートと、前記固定層に電気的に接続されたソース又はドレインとして機能する第１電極と、第２電源線に電気的に接続されたソース又はドレインとして機能する第２電極とを有する選択トランジスタと、
を備え、
前記磁気トンネル接合素子は、前記第２電源線側から流されて前記自由層の磁化方向を反転させる第１電流が、前記第１電源線側から流されて前記自由層の磁化方向を反転させる第２電流より小さくなるように形成されていることを特徴とする磁気メモリ装置。
【００８３】
（付記２）  前記磁気トンネル接合素子は、ゼロ磁場を跨ぐ磁場変化に対する抵抗変化がヒステリシスループを示し、前記ヒステリシスループの中心値がゼロ磁場から、前記第１電流が小さくなり、且つ、前記第２電流が大きくなる磁場方向にシフトしていることを特徴とする付記１に記載の磁気メモリ装置。
【００８４】
（付記３）  前記磁気トンネル接合素子は、前記磁気トンネル接合素子に対して前記第１電源線側から前記第２電源線側に流れる電流の方向を正方向とした場合に、前記ヒステリシスループの中心値がゼロ磁場から正磁場方向にシフトしていることを特徴とする付記２に記載の磁気メモリ装置。
【００８５】
（付記４）  前記ヒステリシスループの中心値のゼロ磁場からのシフト量が１５Ｏｅであることを特徴とする付記２又は３に記載の磁気メモリ装置。
（付記５）  磁化方向が固定された固定層と、第１電源線に電気的に接続された、磁化方向が反転可能な自由層と、前記固定層と前記自由層との間に設けられたトンネルバリア層とを有する磁気トンネル接合素子と、
信号線に電気的に接続されたゲートと、前記固定層に電気的に接続されたソース又はドレインとして機能する第１電極と、第２電源線に電気的に接続されたソース又はドレインとして機能する第２電極とを有する選択トランジスタと、
を備え、
前記磁気トンネル接合素子は、ゼロ磁場を跨ぐ磁場変化に対する抵抗変化がヒステリシスループを示し、前記ヒステリシスループの中心値がゼロ磁場から、前記第２電源線側から流されて前記自由層の磁化方向を反転させる第１電流が小さくなり、且つ、前記第１電源線側から流されて前記自由層の磁化方向を反転させる第２電流が大きくなる磁場方向にシフトしていることを特徴とする磁気メモリ装置。
【００８６】
（付記６）  前記磁気トンネル接合素子は、前記第１電流が前記第２電流より小さくなるように形成されていることを特徴とする付記５記載の磁気メモリ装置。
（付記７）  前記磁気トンネル接合素子は、前記磁気トンネル接合素子に対して前記第１電源線側から前記第２電源線側に流れる電流の方向を正方向とした場合に、前記ヒステリシスループの中心値がゼロ磁場から正磁場方向にシフトしていることを特徴とする付記５又は６に記載の磁気メモリ装置。
【００８７】
（付記８）  前記磁気トンネル接合素子は、前記第１電流によって前記自由層の磁化方向が前記固定層の磁化方向に対して反平行化され、前記第２電流によって前記自由層の磁化方向が前記固定層の磁化方向に対して平行化されることを特徴とする付記１乃至７のいずれかに記載の磁気メモリ装置。
【００８８】
（付記９）  前記ゲートは、半導体基板上方にゲート絶縁膜を介して形成され、前記第１電極及び前記第２電極は、前記ゲートの両側の前記半導体基板内に形成され、前記磁気トンネル接合素子は、前記選択トランジスタ上方に、前記固定層を前記選択トランジスタ側にして形成されていることを特徴とする付記１乃至８のいずれかに記載の磁気メモリ装置。
【００８９】
（付記１０）  前記ゲートの幅が、前記第１電流を流すことのできる最小の幅に設定されていることを特徴とする付記１乃至９のいずれかに記載の磁気メモリ装置。
【符号の説明】
【００９０】
１０，８０  メモリセル
２０，７０  ＭＴＪ素子
２１，７３  固定層
２１ａ，７３ａ  第１強磁性層
２１ｂ，７３ｂ  非磁性層
２１ｃ，７３ｃ  第２強磁性層
２２，７５  自由層
２３，７４  トンネルバリア層
２４，７２  反強磁性層
３０，６０  選択トランジスタ
４０  バイポーラ電源
５０  センスアンプ
６１，６２  ソース／ドレイン
７１  下地層
７６  キャップ層
７６ａ  第１キャップ層
７６ｂ  第２キャップ層
９０  半導体基板
９０ａ  素子分離領域
９１  第１絶縁膜
９２  第１プラグ
９３  第２絶縁膜
９４  第２プラグ
９５  第３絶縁膜
９６  第３プラグ
ＢＬ  ビット線
ＷＬ  ワード線
ＳＬ  ソース線
【図１】
2010177256.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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