(57)【要約】【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。【解決手段】メモリストリングＭＳは、柱状部３５ａを有するＵ字状半導体層３５と、柱状部３５ａの側面を取り囲むように形成されたメモリゲート絶縁層３４と、メモリゲート絶縁層３４を取り囲むように形成されたワード線導電層３２ａ〜３２ｄとを備える。ドレイン側選択トランジスタＳＤＴｒは、柱状部３５ａの上面から上方に延びるドレイン側柱状半導体層５７ａと、ドレイン側柱状半導体層５７ａの側面を取り囲むように形成されたドレイン側ゲート絶縁層５６ａと、ドレイン側ゲート絶縁層５６ａを取り囲むように形成されたドレイン側導電層５２ａとを備える。ダミートランジスタＤＴｒは、Ｕ字状半導体層３５とドレイン側柱状半導体層５７ａとの境界を取り囲むように形成されたダミーワード線導電層４１を備える。【選択図】図５
2010114369.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、前記メモリストリングの両端に接続された選択トランジスタ、及び前記メモリストリングと前記選択トランジスタとの間に設けられたダミートランジスタを備え、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を有する第１半導体層と、
前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層とを備え、
前記選択トランジスタは、
前記柱状部の上面又は下面から前記垂直方向に延びる第２半導体層と、
前記第２半導体層の側面を取り囲むように形成されたゲート絶縁層と、
前記第２半導体層の側面及び前記ゲート絶縁層を取り囲むように形成され、前記選択トランジスタの制御電極として機能する第２導電層とを備え、
前記ダミートランジスタは、
前記第１半導体層及び前記第２半導体層と、
前記電荷蓄積層及び前記ゲート絶縁層と、
前記第１半導体層と前記第２半導体層との境界及び前記電荷蓄積層と前記ゲート絶縁層との境界を取り囲むように形成され、前記ダミートランジスタの制御電極として機能する第３導電層とを備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２半導体層の実効的不純物濃度は、前記第１半導体層の実効的不純物濃度以下である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１半導体層と前記第２半導体層の界面に形成された絶縁層を備える
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２半導体層は、前記第１半導体層の上層に形成され、
前記第１半導体層は、一対の前記柱状部の下端を連結させるように形成された連結部を有する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記第３導電層の近傍における前記ゲート絶縁層は、前記第２導電層の近傍における前記ゲート絶縁層よりも厚い
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
【０００５】
また、一般に、メモリストリングの上方又は下方には、選択トランジスタが設けられる。選択トランジスタは、柱状半導体、その周りに形成されたゲート絶縁層にて構成される。選択トランジスタの柱状半導体は、メモリストリングの柱状半導体の上面又は下面に接するように形成される。
【０００６】
すなわち、柱状半導体間の境界によって、メモリストリングと選択トランジスタとの間には、コンタクト抵抗が生じる。これにより、読み出し時のセル電流は、十分に高くできない。一方、選択トランジスタのカットオフ特性を保持することも望まれる。
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、高い信頼性を有する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、前記メモリストリングの両端に接続された選択トランジスタ、及び前記メモリストリングと前記選択トランジスタとの間に設けられたダミートランジスタを備え、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有する第１半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層とを備え、前記選択トランジスタは、前記柱状部の上面又は下面から前記垂直方向に延びる第２半導体層と、前記第２半導体層の側面を取り囲むように形成されたゲート絶縁層と、前記第２半導体層の側面及び前記ゲート絶縁層を取り囲むように形成され、前記選択トランジスタの制御電極として機能する第２導電層とを備え、前記ダミートランジスタは、前記第１半導体層及び前記第２半導体層と、前記電荷蓄積層及び前記ゲート絶縁層と、前記第１半導体層と前記第２半導体層との境界及び前記電荷蓄積層と前記ゲート絶縁層との境界を取り囲むように形成され、前記ダミートランジスタの制御電極として機能する第３導電層とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明は、高い信頼性を有する不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１１】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、バックゲートトランジスタ駆動回路１８、及びダミーワード線駆動回路１９を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）に印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。ダミーワード線駆動回路１９は、ダミーワード線ＤＷＬに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する。（図示略）。
【００１２】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１実施形態において、メモリトランジスタ領域１２は、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝６、ｎ＝２の一例を示している。
【００１３】
第１実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２には、複数のメモリストリングＭＳが設けられている。詳しくは後述するが、メモリストリングＭＳは、電気的に書き換え可能な複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８が直列に接続された構成を有する。図１及び図２に示すように、メモリストリングＭＳを構成するメモリトランジスタＭＴｒ１〜ＭＴｒ８は、半導体層を複数積層することによって形成されている。
【００１４】
各メモリストリングＭＳは、Ｕ字状半導体ＳＣ、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧを有する。
【００１５】
Ｕ字状半導体ＳＣは、ロウ方向からみてＵ字状に形成されている。すなわち、Ｕ字状半導体ＳＣは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬ、及び一対の柱状部ＣＬの下端を連結させるように形成された連結部ＪＰを有する。なお、柱状部ＣＬは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、積層方向及びロウ方向に直交する方向である。
【００１６】
Ｕ字状半導体ＳＣは、一対の柱状部ＣＬの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。
【００１７】
各層のワード線ＷＬ１〜ＷＬ８は、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬ１〜ＷＬ８は、カラム方向に所定ピッチを設けて、互いに絶縁分離してライン状に繰り返して形成されている。ワード線ＷＬ１は、ワード線ＷＬ８と同層に形成されている。同様に、ワード線ＷＬ２は、ワード線ＷＬ７と同層に形成され、ワード線ＷＬ３は、ワード線ＷＬ６と同層に形成され、ワード線ＷＬ４は、ワード線ＷＬ５と同層に形成されている。
【００１８】
カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートは、同一のワード線ＷＬ１〜ＷＬ８に接続されている。各ワード線ＷＬ１〜ＷＬ８のロウ方向の端部は、階段状に形成されている。各ワード線ＷＬ１〜ＷＬ８は、ロウ方向に複数並ぶ柱状部ＣＬを取り囲むように形成されている。
【００１９】
図３に示すように、ワード線ＷＬ１〜ＷＬ８と柱状部ＣＬとの間には、ＯＮＯ（Oxide-Nitride-Oxide）層ＮＬが形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。上記構成を換言すると、電荷蓄積層ＥＣは、柱状部ＣＬの側面を取り囲むように形成されている。各ワード線ＷＬ１〜ＷＬ８は、電荷蓄積層ＥＣを取り囲むように形成されている。
【００２０】
ドレイン側選択トランジスタＳＤＴｒは、柱状半導体ＳＣａ、ドレイン側選択ゲート線ＳＧＤを有する。柱状半導体ＳＣａは、一方の柱状部ＣＬの上面から上方に基板Ｂａに対して垂直方向に延びるように形成されている。ドレイン側選択ゲート線ＳＧＤは、最上部のワード線ＷＬ１の上部に設けられている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に平行に延びる形状を有している。ドレイン側選択ゲート線ＳＧＤは、カラム方向に所定ピッチを交互に設けて、後述するソース側選択ゲート線ＳＧＳを挟むように、ライン状に繰り返し形成されている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に複数並ぶ柱状半導体ＳＣａを取り囲むように形成されている。図３に示すように、ドレイン側選択ゲート線ＳＧＤと柱状半導体ＳＣａとの間には、ゲート絶縁層ＤＧＩが形成されている。上記構成を換言すると、各ドレイン側選択ゲート線ＳＧＤは、ゲート絶縁層ＤＧＩを取り囲むように形成されている。
【００２１】
ソース側選択トランジスタＳＳＴｒは、柱状半導体ＳＣｂ、ソース側選択ゲート線ＳＧＳを有する。柱状半導体ＳＣｂは、他方の柱状部ＣＬの上面から上方に延びるように形成されている。ソース側選択ゲート線ＳＧＳは、最上部のワード線ＷＬ８の上部に設けられている。ソース側選択ゲート線ＳＧＳは、ロウ方向に平行に延びる形状を有している。ソース側選択ゲート線ＳＧＳは、カラム方向に所定ピッチに設けて、上述したドレイン側選択ゲート線ＳＧＤを間に挟んで、ライン状に繰り返し形成されている。ソース側選択ゲート線ＳＧＳは、ロウ方向に複数行並ぶ柱状半導体ＳＣｂを取り囲むように形成されている。図３に示すように、ソース側選択ゲート線ＳＧＳと柱状半導体ＳＣｂとの間には、ゲート絶縁層ＳＧＩが形成されている。上記構成を換言すると、各ドレイン側選択ゲート線ＳＧＳは、ゲート絶縁層ＳＧＩを取り囲むように形成されている。
【００２２】
ダミーワード線ＤＷＬ１は、ドレイン側選択ゲート線ＳＧＤとワード線ＷＬ１との間に形成されている。ダミーワード線ＷＬ１は、ロウ方向に平行に延びる形状を有している。ダミーワード線ＤＷＬ１は、ロウ方向に平行に複数行並ぶ柱状半導体ＳＣａ及び柱状部ＣＬを取り囲むように形成されている。図３に示すように、ダミーワード線ＤＷＬ１と柱状半導体ＳＣａとの間には、ゲート絶縁層ＤＧＩが形成されている。また、ダミーワード線ＤＷＬ１と柱状部ＣＬとの間には、ＯＮＯ層ＮＬが形成されている。
【００２３】
ダミーワード線ＤＷＬ２は、ソース側選択ゲート線ＳＧＳとワード線ＷＬ８との間に形成されている。ダミーワード線ＷＬ２は、ワード線ＷＬと同様に、ロウ方向に平行に延びる形状を有している。ダミーワード線ＤＷＬ２は、ロウ方向に平行に複数行並ぶ柱状半導体ＳＣｂ及び柱状部ＣＬを取り囲むように形成されている。図３に示すように、ダミーワード線ＤＷＬ２と柱状半導体ＳＣｂとの間には、ゲート絶縁層ＳＧＩが形成されている。また、ダミーワード線ＤＷＬ２と柱状部ＣＬとの間には、ＯＮＯ層ＮＬが形成されている。
【００２４】
バックゲート線ＢＧは、複数の連結部ＪＰの下部を覆うように、ロウ方向及びカラム方向に２次元的に広がって形成されている。図３に示すように、バックゲート線ＢＧと連結部ＪＰとの間には、上述したＯＮＯ層ＮＬが形成されている。
【００２５】
再び図２に戻って説明を続ける。柱状半導体ＳＣｂは、カラム方向に隣接して形成されている。一対の柱状半導体ＳＣｂの上端には、ソース線ＳＬが接続されている。ソース線ＳＬは、一対の柱状半導体ＳＣｂに対して共通に設けられている。
【００２６】
ドレイン側選択ゲート線ＳＧＤにて取り囲まれた柱状半導体ＳＣａの上端には、プラグ線ＰＬを介してビット線ＢＬが形成されている。各ビット線ＢＬは、ソース線ＳＬよりも上方に位置するように形成されている。各ビット線ＢＬは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。
【００２７】
次に、図２〜図４を参照して、第１実施形態におけるメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒにより構成される回路構成を説明する。図４は、第１実施形態に係る不揮発性半導体記憶装置１００の一部の回路図である。
【００２８】
図２〜図４に示すように、第１実施形態において、各メモリストリングＭＳは、電気的に書き換え可能な８つのメモリトランジスタＭＴｒ１〜ＭＴｒ８が直列に接続されたものである。ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの両端に接続されている。バックゲートトランジスタＢＧＴｒは、メモリストリングＭＳ（メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間）に設けられている。
【００２９】
各メモリトランジスタＭＴｒは、柱状部ＣＬ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びワード線ＷＬにより構成されている。ワード線ＷＬは、メモリトランジスタＭＴｒの制御ゲート電極として機能する。
【００３０】
ドレイン側選択トランジスタＳＤＴｒは、柱状半導体ＳＣａ、ゲート絶縁層ＤＧＩ、及びドレイン側選択ゲート線ＳＧＤにより構成されている。ドレイン側選択ゲート線ＳＧＤは、ドレイン側選択トランジスタＳＤＴｒの制御ゲート電極として機能する。
【００３１】
ソース側選択トランジスタＳＳＴｒは、柱状半導体ＳＣｂ、ゲート絶縁層ＳＧＩ、及びソース側選択ゲート線ＳＧＳにより構成されている。ソース側選択ゲート線ＳＧＳは、ソース側選択トランジスタＳＳＴｒの制御ゲート電極として機能する。
【００３２】
ダミートランジスタＤＴｒ１は、柱状半導体ＳＣａ、柱状部ＣＬ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、ゲート絶縁層ＤＧＩ、及びダミーワード線ＤＷＬ１にて構成されている。ダミーワード線ＷＬ１は、ダミートランジスタＤＴｒ１の制御ゲート電極として機能する。
【００３３】
ダミートランジスタＤＴｒ２は、柱状半導体ＳＣｂ、柱状部ＣＬ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、ゲート絶縁層ＳＧＩ、及びダミーワード線ＤＷＬ２にて構成されている。ダミーワード線ＷＬ２は、ダミートランジスタＤＴｒ２の制御ゲート電極として機能する。
【００３４】
バックゲートトランジスタＢＧＴｒは、連結部ＪＰ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びバックゲート線ＢＧにより構成されている。バックゲート線ＢＧは、バックゲートトランジスタＢＧＴｒの制御ゲート電極として機能する。
【００３５】
（第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図５を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成について説明する。図５は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の断面図である。
【００３６】
図５に示すように、メモリセトランジスタ領域１２は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、ダミートランジスタ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧＴｒとして機能する。メモリトランジスタ層３０は、上述したメモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。ダミートランジスタ層４０は、上述したダミートランジスタＤＴｒ１、ＤＴｒ２として機能する。選択トランジスタ層５０は、上述したソース側選択トランジスタ層ＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとして機能する。
【００３７】
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及びバックゲート導電層２２を有する。これらバックゲート絶縁層２１、及びバックゲート導電層２２は、メモリトランジスタ領域１２の端部までロウ方向及びカラム方向に広がって形成されている。
【００３８】
バックゲート導電層２２は、後述するＵ字状半導体層３５の連結部３５ｂの下面及び側面を覆い且つ連結部３５ｂの上面と同じ高さまで形成されている。
【００３９】
バックゲート絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００４０】
バックゲートトランジスタ層２０は、バックゲート導電層２２を堀込むように形成されたバックゲートホール２３を有する。バックゲートホール２３は、ロウ方向に短手、カラム方向に長手を有する開口にて構成されている。バックゲートホール２３は、ロウ方向及びカラム方向に所定間隔毎に形成されている。換言すると、バックゲートホール２３は、ロウ方向及びカラム方向を含む面内にてマトリクス状に形成されている。
【００４１】
メモリトランジスタ層３０は、バックゲート導電層２２の上に、交互に積層された第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。
【００４２】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。図５では図示していないが、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向の端部にて階段状に加工されている。
【００４３】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００４４】
メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリホール３３を有する。メモリホール３３は、各バックゲートホール２３のカラム方向の両端近傍の位置に整合するように形成されている。
【００４５】
ダミートランジスタ層４０は、第５ワード線間絶縁層３１ｅの上に、ダミーワード線導電層４１、及びダミーワード線間絶縁層４２を有する。ダミーワード線導電層４１、及びダミーワード線間絶縁層４２は、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。ダミーワード線導電層４１は、後述するＵ字状半導体層３５とドレイン側柱状半導体層５７ａ（ソース側柱状半導体層５７ｂ）との境界、及びメモリゲート絶縁層３４（電荷蓄積層）とドレイン側ゲート絶縁層５６ａ（ソース側ゲート絶縁層５６ｂ）との境界を取り囲むように形成されている。
【００４６】
ダミーワード線導電層４１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ダミーワード線間絶縁層４２は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４７】
ダミートランジスタ層４０は、ダミーワード線導電層４１、及びダミーワード線間絶縁層４２を貫通するように形成されたダミーホール４３を有する。ダミーホール４３は、メモリホール３３と連続して一体に形成されている。
【００４８】
また、上記バックゲートトランジスタ層２０、メモリトランジスタ層３０、及びダミートランジスタ層４０は、メモリゲート絶縁層３４、Ｕ字状半導体層（メモリ半導体層）３５、及び溝７３を有する。メモリゲート絶縁層３４は、ダミーホール４３の側壁、メモリホール３３の側壁、及びバックゲートホール２３の側壁に形成されている。図６に示すように、メモリゲート絶縁層３４は、ダミーワード線導電層４１の下面と上面との間の高さまで形成されている。メモリゲート絶縁層３４は、例えば、１５ｎｍの厚みを有する。
【００４９】
Ｕ字状半導体層３５は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３５は、メモリゲート絶縁層３４に接し且つバックゲートホール２３及びメモリホール３３を埋めるように形成されている。Ｕ字状半導体層３５は、ロウ方向からみて半導体基板Ｂａに対して垂直方向に延びる一対の柱状部３５ａ、及び一対の柱状部３５ａの下端を連結させるように形成された連結部３５ｂを有する。図６に示すように、Ｕ字状半導体層３５は、ダミーワード線導電層４１の下面と上面との間の高さまで形成されている。
【００５０】
メモリゲート絶縁層３４は、酸化シリコン（ＳｉＯ２）−窒化シリコン（ＳｉＮ）−酸化シリコン（ＳｉＯ２）にて構成されている。Ｕ字状半導体層３５は、リン（Ｐ）をドープされたポリシリコン（ｐ−Ｓｉ）（ｎ型半導体）にて構成されている。Ｕ字状半導体層３５は、１×１０１９ｃｍ−３以上の実効的不純物濃度を有する。ここで、実効的不純物濃度は、ｎ型不純物濃度からｐ型不純物濃度を差し引いた濃度である。
【００５１】
溝７３は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、ダミーワード線導電層４１、及びダミーワード線間絶縁層４２を貫通するように形成されている。溝７３は、カラム方向に並ぶメモリホール３３及びダミーホール４３の間に形成されている。溝７３は、ロウ方向に延びるように形成されている。
【００５２】
上記バックゲートトランジスタ層２０、及びメモリトランジスタ層３０の構成において、バックゲート導電層２２は、バックゲートトランジスタＢＧＴｒのゲート電極として機能する。バックゲート導電層２２は、バックゲート線ＢＧとして機能する。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲート電極として機能する、第１〜第４ワード線導電層３２ａ〜３２ｄは、ワード線ＷＬ１〜ＷＬ８として機能する。
【００５３】
選択トランジスタ層５０は、メモリトランジスタ層３０の上に堆積された層間絶縁層５１、ドレイン側導電層５２ａ、ソース側導電層５２ｂ、選択トランジスタ絶縁層５３、及び層間絶縁層５４を有する。層間絶縁層５１は、溝７３の側面及びダミーワード線間絶縁層４２の上面に接するように形成されている。ドレイン側導電層５２ａ、ソース側導電層５２ｂ、及び選択トランジスタ絶縁層５３は、層間絶縁層５１上に設けられ、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。
【００５４】
ドレイン側導電層５２ａは、第１〜第４ワード線導電層３２ａ〜３２ｄと同様に、カラム方向に所定ピッチを設けてロウ方向に延びるように形成されている。同様に、ソース側導電層５２ｂは、カラム方向に所定ピッチに設けてロウ方向に延びるように形成されている。一対のドレイン側導電層５２ａと一対のソース側導電層５２ｂは、カラム方向に交互に形成されている。選択トランジスタ絶縁層５３は、上記のように形成されたドレイン側導電層５２ａ及びソース側導電層５２ｂの間に形成されている。層間絶縁層５４は、ドレイン側導電層５２ａ、ソース側導電層５２ｂ、及び選択トランジスタ絶縁層５３上に形成されている。
【００５５】
ドレイン側導電層５２ａ及びソース側導電層５２ｂは、ホウ素（Ｂ）がドープされたポリシリコン（ｐ−Ｓｉ）（Ｐ＋型半導体）にて構成されている。層間絶縁層５１、５４及び選択トランジスタ絶縁層５３は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００５６】
選択トランジスタ層５０は、ドレイン側ホール５５ａ、ソース側ホール５５ｂ、ソース線配線溝５５ｃを有する。
【００５７】
ドレイン側ホール５５ａは、層間絶縁層５４、ドレイン側導電層５２ａ、及び層間絶縁層５１を貫通するように形成されている。ソース側ホール５５ｂは、層間絶縁層５４、ソース側導電層５２ｂ、及び層間絶縁層５１を貫通するように形成されている。ドレイン側ホール５５ａ及びソース側ホール５５ｂは、メモリホール３３及びダミーホール４３に整合する位置に形成されている。ソース線配線溝５５ｃは、カラム方向に隣接するソース側ホール５５ｂの上部にて層間絶縁層５４を掘り込むように形成されている。ソース線配線溝５５ｃは、カラム方向に隣接するソース側ホール５５ｂの上部を繋ぎ且つロウ方向に延びるように形成されている。
【００５８】
選択トランジスタ層５０及びダミートランジスタ層４０は、ドレイン側ゲート絶縁層５６ａ、ソース側ゲート絶縁層５６ｂ、ドレイン側柱状半導体層５７ａ、及びソース側柱状半導体層５７ｂを有する。
【００５９】
ドレイン側ゲート絶縁層５６ａは、ドレイン側ホール５５ａの側壁、及びダミーホール４３の側壁に形成されている。ソース側ゲート絶縁層５６ｂは、ソース側ホール４５ｂの側壁、及びダミーホール４３の側壁に形成されている。ドレイン側ゲート絶縁層５６ａ及びソース側ゲート絶縁層５６ｂは、メモリゲート絶縁層３４の上面に接するように形成されている。すなわち、ドレイン側ゲート絶縁層５６ａ及びソース側ゲート絶縁層５６ｂは、ダミーワード線導電層４１の下面と上面との間の高さから上層へと形成されている。
【００６０】
図６に示すように、ドレイン側ゲート絶縁層５６ａ（ソース側ゲート絶縁層５６ｂ）は、ドレイン側柱状半導体層５７ａ（ソース側柱状半導体層５７ｂ）の側面、及びその一部底面を覆うように形成されている。また、ドレイン側ゲート絶縁層５６ａ（ソース側ゲート絶縁層５６ｂ）は、柱状部３５ａの一部側面及び一部上面を覆うように形成されている。ドレイン側ゲート絶縁層５６ａは、ドレイン側柱状半導体層５７ａの側面に接する領域で、例えば、１０ｎｍの厚みを有する。ドレイン側ゲート絶縁層５６ａは、Ｕ字状半導体層３５の側面に接する領域で、例えば、１５ｎｍの厚みを有する。ソース側ゲート絶縁層５６ｂは、ドレイン側ゲート絶縁層５６ｂと同様の厚みを有する。すなわち、ダミーワード線導電層４１の近傍におけるドレイン側ゲート絶縁層５７ａ（ソース側柱状半導体層５７ｂ）は、ドレイン側導電層５２ａ（ソース側導電層５２ｂ）の近傍におけるドレイン側ゲート絶縁層５７ａ（ソース側柱状半導体層５７ｂ）よりも厚い。
【００６１】
ドレイン側柱状半導体層５７ａは、ダミーホール４３からドレイン側ホール５５ａに亘ってドレイン側ゲート絶縁層５６ａに接するように形成されている。ソース側柱状半導体層５７ｂは、ダミーホール４３からソース側ホール５６ｂに亘ってソース側ゲート絶縁層５６ｂに接するように形成されている。ドレイン側柱状半導体層５７ａ及びソース側柱状半導体層５７ｂは、Ｕ字状半導体層３５の柱状部３５ａの上面に接するように形成されている。すなわち、ドレイン側柱状半導体層５７ａ及びソース側柱状半導体層５７ｂは、ダミーワード線導電層４１の下面と上面との間の高さから上層へと形成されている。
【００６２】
さらに、選択トランジスタ層５０は、ドレイン側ホール５５ａ内及びソース配線溝５５ｃ内に、プラグ導電層５８ａ、及びソース導電層５８ｂを有する。
【００６３】
プラグ導電層５８ａは、ドレイン側柱状半導体層５７ａの上面に接するように形成されている。プラグ導電層５８ａは、選択トランジスタ層５０の上面まで、ドレイン側ホール５５ａを埋めるように形成されている。ソース導電層５８ｂは、ソース側柱状半導体層５７ｂの上面に接するように形成されている。ソース側柱状半導体層５７ｂは、選択トランジスタ層５０の上面まで、ソース側ホール５５ｂ及びソース線配線溝５５ｃを埋めるように形成されている。
【００６４】
ドレイン側ゲート絶縁層５６ａ及びソース側ゲート絶縁層５６ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層５７ａ及びソース側柱状半導体層５７ｂは、微少量のリン（Ｐ）がドープされたポリシリコン（ｐ−Ｓｉ）（ｎ型半導体）、又は不純物がドープされていないポリシリコン（Ｓｉ）（ｉ型半導体）にて構成されている。ドレイン側柱状半導体層５７ａ及びソース側柱状半導体層５７ｂは、３×１０１７ｃｍ−３以下の実効的不純物濃度を有する。すなわち、ドレイン側柱状半導体層５７ａ及びソース側柱状半導体層５７ｂの実効的不純物濃度は、Ｕ字状半導体層３５の実効的不純物濃度よりも低い。プラグ導電層５８ａ及びソース導電層５８ｂは、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
【００６５】
上記ダミートランジスタ層４０の構成において、ダミーワード線導電層４１は、ダミートランジスタＤＴｒのゲート電極として機能する。また、ダミーワード線導電層４１は、ダミーワード線ＤＷＬとして機能する。
【００６６】
上記選択トランジスタ層５０の構成において、ドレイン側導電層５２ａは、ドレイン側選択トランジスタ層ＳＤＴｒのゲート電極として機能する。また、ドレイン側導電層５２ａは、ドレイン側選択線ＳＧＤとして機能する。ソース側導電層５２ｂは、ソース側選択トランジスタＳＳＴｒのゲート電極として機能する。また、ソース側導電層５２ｂは、ソース側選択線ＳＧＳとして機能する。ソース導電層５８ｂは、ソース線ＳＬとして機能する。
【００６７】
配線層６０は、層間絶縁層６１、ホール６１ａ、プラグ層６１ｂ、及びビット線層６２を有する。層間絶縁層６１は、選択トランジスタ層５０の上面に形成されている。ホール６１ａは層間絶縁層６１を貫通してドレイン側ホール５５ａに整合する位置に形成されている。プラグ層６１ｂは、ホール６１ａを埋めるように、層間絶縁層６１の上面まで形成されている。ビット線層６２は、プラグ層６１ｂの上面に接するように、ロウ方向に所定ピッチをもって、カラム方向に延びるライン状に形成されている。
【００６８】
層間絶縁層６１は、酸化シリコン（ＳｉＯ２）にて構成されている。プラグ層６１ｂ、ビット線層６２は、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
【００６９】
上記配線層６０の構成において、ビット線層６２は、ビット線ＢＬとして機能する。
【００７０】
（第１実施形態に係る不揮発性半導体記憶装置１００の動作）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の動作（読み込み、書き込み、消去）を説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒにて、対象とするメモリストリングＭＳを選択する。そして、不揮発性半導体記憶装置１００は、ワード線ＷＬ１〜ＷＬ８に印加する電圧を制御すること、すなわち、メモリトランジスタＭＴｒ１〜ＭＴｒ８の電荷蓄積層に蓄積する電荷を制御することにより、動作を実行する。なお、消去動作の場合、不揮発性半導体記憶装置１００は、ワード線ＷＬ１〜ＷＬ８を同一の０Ｖに設定し、複数のメモリストリングＭＳからなるブロック単位でデータ消去を実行する。
【００７１】
不揮発性半導体記憶装置１００は、各動作を行う際、バックゲート線ＢＧに電圧を印加し、バックゲートトランジスタＢＧＴｒをオン状態とする。
【００７２】
不揮発性半導体記憶装置１００は、メモリトランジスタＭＴｒの各動作に応じて、ダミーワード線ＤＷＬ１、ＤＷＬ２の電位を制御する。不揮発性半導体記憶装置１００は、非選択のメモリトランジスタＭＴｒに接続されたワード線ＷＬ１〜ＷＬ８と同電位となるように、ダミーワード線ＤＷＬ１、ＤＷＬ２の電位を制御する。なお、消去動作の場合、不揮発性半導体記憶装置１００は、全てのワード線ＷＬ１〜ＷＬ８と同電位となるように、ダミーワード線ＤＷＬの電位を制御する。
【００７３】
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図７〜図２４を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図７〜図２４は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【００７４】
先ず、図７に示すように、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させ、バックゲート絶縁層２１及びバックゲート導電層２２を形成する。
【００７５】
次に、図８に示すように、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法を用いて、バックゲート導電層２２を彫り込み、バックゲートホール２３を形成する。
【００７６】
続いて、図９に示すように、バックゲートホール２３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層７１を形成する。
【００７７】
次に、図１０に示すように、バックゲート導電層２２及び犠牲層７１の上に、酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を交互に堆積させ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、ダミーワード線導電層４１、及びダミーワード線間絶縁層４２を形成する。
【００７８】
続いて、図１１に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、ダミーワード線導電層４１、及びダミーワード線間絶縁層４２を貫通させて、メモリホール３３及びダミーホール４３を形成する。メモリホール３３及びダミーホール４３は、犠牲層７１のカラム方向の両端上面に達するように形成する。なお、メモリホール３３及びダミーホール４３は、一体に連続的に形成される。
【００７９】
次に、図１２に示すように、メモリホール３３及びダミーホール４３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層７２を形成する。
【００８０】
続いて、図１３に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、ダミーワード線導電層４１、及びダミーワード線間絶縁層４２を貫通させて、溝７３を形成する。溝７３は、カラム方向に並ぶメモリホール３３及びダミーホール４３の間に形成する。溝７３は、ロウ方向に延びるように形成する。
【００８１】
次に、図１４に示すように、溝７３を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層５１を形成する。
【００８２】
続いて、図１５に示すように、層間絶縁層５１上に、ポリシリコン（ｐ−Ｓｉ）及び酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側導電層５２ａ、ソース側導電層５２ｂ、選択トランジスタ絶縁層５３、及び層間絶縁層５４を形成する。ここで、カラム方向に所定ピッチを設けてロウ方向に延びるように、ドレイン側導電層５２ａ、ソース側導電層５２ｂ、選択トランジスタ絶縁層５３を形成する。一対のドレイン側導電層５２ａと一対のソース側導電層５２ｂは、交互にカラム方向に配列するように形成する。
【００８３】
次に、図１６に示すように、層間絶縁層５４、ドレイン側導電層５２ａ、及び層間絶縁層５１を貫通させて、ドレイン側ホール５５ａを形成する。また、層間絶縁層５４、ソース側導電層５２ｂ、及び層間絶縁層５１を貫通させて、ソース側ホール５５ｂを形成する。ドレイン側ホール５５ａ及びソース側ホール５５ｂは、メモリホール３３及びダミーホール４３に整合する位置に形成する。
【００８４】
続いて、図１７に示すように、熱燐酸溶液にて、犠牲層７１、７２を除去する。
【００８５】
次に、図１８に示すように、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させ、ＯＮＯ層８４を形成する。ＯＮＯ層８４は、バックゲートホール２３、メモリホール３３、ダミーホール４３、ドレイン側ホール５５ａ、及びソース側ホール５５ｂの側面を覆うように形成する。
【００８６】
続いて、図１９に示すように、メモリホール３３、及びバックゲートホール２３内にポリシリコン（ｐ−Ｓｉ）を堆積させ、リン（Ｐ）をドープする。これら工程により、Ｕ字状半導体層３５を形成する。ここで、Ｕ字状半導体層３５の実効的不純物濃度は、１×１０１９ｃｍ−３以上とする。Ｕ字状半導体層３５は、ダミーワード線導電層４１の下面と上面との間の高さまで形成される。Ｕ字状半導体層３５は、その上面がダミーワード線導電層４１の上面と下面の間に位置するように形成される。
【００８７】
次に、図２０に示すように、ドレイン側ホール５５ａ、ソース側ホール５５ｂ、ダミーホール４３に形成されたＯＮＯ層８４を除去する。ここで、ＯＮＯ層８４は、ダミーワード線導電層４１の下面と上面との間の高さまで除去するものとする。ＯＮＯ層８４は、その上面がダミーワード線導電層４１の上面と下面の間に位置するように除去される。ＯＮＯ層８４は、その上面がＵ字状半導体層３５の上面よりも下方に位置するように除去される。この工程により、ダミーホール４３、メモリホール３３、及びバックゲートホール２３に残存したＯＮＯ層８４は、メモリゲート絶縁層３４となる。
【００８８】
続いて、図２１に示すように、ドレイン側ホール５５ａ、及びソース側ホール５５ｂの側壁、及びダミーホール４３の側壁に酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側ゲート絶縁層５６ａ、及びソース側ゲート絶縁層５６ｂを形成する。ここで、ドレイン側ゲート絶縁層５６ａ（ソース側ゲート絶縁層５６ｂ）は、Ｕ字状半導体層３５（柱状部３５ａ）の一部側面及び一部上面を覆うように形成される。
【００８９】
次に、図２２に示すように、ドレイン側ホール５５ａ、及びソース側ホール５５ｂ内に、
ダミーワード線導電層４１の下面と上面との間の高さまで、ポリシリコン（ｐ−Ｓｉ）を堆積させ、リン（Ｐ）をドープする。これら工程により、ドレイン側柱状半導体層５７ａ、及びソース側柱状半導体層５７ｂを形成する。ここで、ドレイン側柱状半導体層５７ａ、及びソース側柱状半導体層５７ｂの実効的不純物濃度は、３×１０１７ｃｍ−３以下とする。すなわち、ドレイン側柱状半導体層５７ａ、及びソース側柱状半導体層５７ｂの実効的不純物濃度は、Ｕ字状半導体層３５の実効的不純物濃度以下とする。
【００９０】
続いて、図２３に示すように、カラム方向に隣接する各ソース側ホール５５ｂの上部をカラム方向につなぐように層間絶縁層５４を堀込み、ソース線配線溝５５ｃを形成する。ソース線配線溝５５ｃは、カラム方向に短手、ロウ方向に長手を有する矩形状の開口を有するように形成する。
【００９１】
次に、図２４に示すように、ドレイン側ホール５２ａ、ソース側ホール５２ｂ、及びソース線配線溝５５ｃを埋めるように、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）を堆積させ、プラグ層５８ａ、及びソース線導電層５８ｂを形成する。
【００９２】
続いて、配線層６０を形成し、図５に示す不揮発性半導体記憶装置１００を形成する。
【００９３】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。
【００９４】
さらに、第１実施形態に係る不揮発性半導体記憶装置１００は、ダミーワード線導電層４１を備える。上述したように、ダミーワード線導電層４１は、Ｕ字状半導体層３５とドレイン側柱状半導体層５７ａ（ソース側柱状半導体層５７ｂ）との境界に設けられている。すなわち、このダミーワード線導電層４１は、電界効果によって、上記境界付近に高濃度キャリアを生じさせる。したがって、不揮発性半導体記憶装置１００において、Ｕ字状半導体層３５とドレイン側柱状半導体層５７ａ（ソース側柱状半導体層５７ｂ）との境界は、良好なコンタクト抵抗をとることができる。不揮発性半導体記憶装置１００は、トランジスタ特性のバラツキを抑制し且つ良好なカットオフ特性を保持しつつ、読み出し電流を増大させることができる。また、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線導電層６２（ビット線ＢＬ）と第１〜第４ワード線導電層３２ａ〜３２ｄ（メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲート）との間の容量結合を低減させることができる。
【００９５】
また、第１実施形態に係る不揮発性半導体記憶装置１００において、ダミーワード線導電層４１（ダミーワード線ＤＷＬ１、ＤＷＬ２）は、上記のように各動作に応じて決まった電位に設定されるので、第１〜第４ワード線導電層３２ａ〜３２ｄ（メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲート）の電位の影響を遮蔽することができる。これにより、不揮発性半導体記憶装置１００は、特に読み出し動作を安定化させ、信頼度を高めることができる。
【００９６】
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果を説明するために、比較例を考える。比較例に係る不揮発性半導体記憶装置は、ダミーワード線導電層４１を有していないものとする。また、比較例に係る不揮発性半導体記憶装置において、メモリゲート絶縁層３４の終端部は、第４ワード線導電層３２ｄ（最上層のワード線導電層）とドレイン側導電層５２ａ（ソース側導電層５２ｂ）の中間に位置するものとする。このような比較例においては、終端部付近でのメモリゲート絶縁層の電荷トラップ状態により、読み出し時のセル電流は、増減してしまう。一方、第１実施形態に係る不揮発性半導体記憶装置１００は、ダミーワード線導電層４１を有している。さらに、不揮発性半導体記憶装置１００において、メモリゲート絶縁層３４の終端部は、ダミーワード線導電層４１の真横に位置する。これにより、比較例と異なり、メモリゲート絶縁層３４の終端部に電荷がトラップされた場合であっても、不揮発性半導体記憶装置１００は、良好なセル電流を維持することができる。すなわち、不揮発性半導体記憶装置１００は、読み出し精度を向上させることができる。また、不揮発性半導体記憶装置１００は、第１〜第３ワード線導電層３２ａ〜３２ｃと同様に、第４ワード線導電層３２ｄを制御することができる。
【００９７】
また、第１実施形態に係る不揮発性半導体記憶装置１００において、ドレイン側ゲート絶縁層５６ａ（ソース側ゲート絶縁層５６ｂ）は、Ｕ字状半導体層３５と接する領域にて、メモリゲート絶縁層３４と同様の厚みを有する（図６参照）。すなわち、ドレイン側ゲート絶縁層５６ａ（ソース側ゲート絶縁層５６ｂ）は、所定領域にて、メモリゲート絶縁層３４と同様の耐圧を有する。これにより、不揮発性半導体記憶装置１００は、読み出し時、ダミーワード線導電層４１（ダミートランジスタＤＴｒ１、ＤＴｒ２のゲート）の電位をセル電流に影響しないレベルまで十分に高く上げることができる。同時に、選択トランジスタ層５０のドレイン側ゲート絶縁層５６ａ（ソース側ゲート絶縁層５６ｂ）の膜厚を小さくすることができる。特に、読み出し動作の際、ドレイン側選択トランジスタＳＤＴｒ（ソース側選択トランジスタＳＳＴｒ）は、非選択のメモリストリングＭＳからの漏れ電流を極力低減させることが望ましく、ゲート電圧に対して急峻なオンーオフスイッチ特性を示すことが望ましい。これに伴い、そのゲート絶縁層としては、比較的薄い、１０ｎｍ前後の膜厚を用いることが望ましい。すなわち、第１実施形態のように、ドレイン側ゲート絶縁層５６ａ（ソース側ゲート絶縁層５６ｂ）の厚みと、メモリゲート絶縁層３４との厚みを変えることにより、ドレイン側選択トランジスタＳＤＴｒ（ソース側選択トランジスタＳＳＴｒ）のカットオフ特性と、ダミートランジスタＤＴｒ１、ＤＴｒ２のゲート耐圧とを両立することが可能となる。
【００９８】
また、第１実施形態に係る不揮発性半導体記憶装置１００において、ドレイン側柱状半導体層５７ａ及びソース側柱状半導体層５７ｂの実効的不純物濃度は、Ｕ字状半導体層３５の実効的不純物濃度よりも小さい。したがって、不揮発性半導体記憶装置１００は、メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲート間（第１〜第４ワード線導電層３２ａ〜３２ｄ間）の寄生抵抗を低減し、読み出し時のセル電流を増大させることができる。また、不揮発性半導体記憶装置１００は、生成再結合電流を低減し、カットオフ特性の良好なドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒを構成することができる。
【００９９】
また、ドレイン側柱状半導体層５７ａ及びソース側柱状半導体層５７ｂの実効的不純物濃度は、３×１０１７ｃｍ−３以下であり、Ｕ字状半導体層３５の実効的不純物濃度は、１×１０１９ｃｍ−３以上である。ここで、一般にポリシリコン層中のキャリア密度は、約１×１０１８ｃｍ−３の実効的不純物濃度を境に急激に変化することが知られている。すなわち、第１実施形態に係る不揮発性半導体記憶装置１００において、ドレイン側柱状半導体層５７ａ、ソース側柱状半導体層５７ｂの実効的不純物濃度、及びＵ字状半導体層３５の実効的不純物濃度は、１×１０１８ｃｍ−３の実効的不純物濃度を避けるように構成されている。したがって、第１実施形態に係る不揮発性半導体記憶装置１００の製造時において実効的不純物濃度にわずかな変動が生じた場合であっても、そのキャリア密度は、大きく変化することはない。第１実施形態に係る不揮発性半導体記憶装置１００は、歩留まりを向上させることができる。
【０１００】
また、不揮発性半導体記憶装置１００は、ホウ素（Ｂ）がドープされたポリシリコン（ｐ−Ｓｉ）（Ｐ＋型半導体）にて構成されたドレイン側導電層５２ａ、及びソース側導電層５２ｂを有する。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒの閾値電圧を正とすることができる。これにより、ソース側選択ゲート線駆動回路１４及びドレイン側選択ゲート線駆動回路１５を単純化することができる。
【０１０１】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２５を参照して、第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２５は、第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１０２】
図２５に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるダミートランジスタ層４０Ａを有する。
【０１０３】
ダミートランジスタ層４０Ａは、第１実施形態の構成に加えて、さらに絶縁層３６を有する。絶縁層３６は、柱状部３５ａとドレイン側柱状半導体層５７ａ（ソース側柱状半導体層５７ｂ）の界面に形成されている。絶縁層３６は、柱状部３５ａとドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）との境界に形成されている。絶縁層３６は、酸化シリコン（ＳｉＯ２）、又は窒化シリコン（ＳｉＮ）にて構成されている。絶縁層３６は、１ｎｍ以下の厚みを有する。
【０１０４】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【０１０５】
さらに、第２実施形態に係る不揮発性半導体記憶装置は、絶縁層３６を有する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、絶縁層３６により、Ｕ字状半導体層３５からドレイン側柱状半導体層５７ａ（ソース側柱状半導体層５７ｂ）への不純物の拡散を抑制することができる。
【０１０６】
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の構成）
次に、図２６を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２６は、第３実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図である。なお。第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１０７】
図２６に示すように、第３実施形態に係る不揮発性半導体記憶装置は、主に、第１及び第２実施形態のようなＵ字状半導体ＳＣの代わりに、Ｉ字状の柱状半導体ＣＬａを有する。メモリトランジスタ領域は、下層から、ソース側選択トランジスタＳＳＴｒａ、第１ダミートランジスタＤＴｒａ１、メモリトランジスタＭＴｒａ１〜ＭＴｒａ４からなるメモリストリングＭＳａ、及び第２ダミートランジスタＤＴｒａ２、ドレイン側選択トランジスタＳＤＴｒａを有している。また、それらは、ロウ方向×カラム方向における面内にｍ×ｎ個（ｍ、ｎは自然数）に配列されている。図２６においては、ｍ＝３、ｎ＝４の一例を示している。
【０１０８】
各メモリトランジスタＭＴｒａ１〜ＭＴｒａ４は、柱状の柱状半導体ＣＬａ、その柱状半導体ＣＬａを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬａ１〜ＷＬａ４を有する。
【０１０９】
ワード線ＷＬａ１〜ＷＬａ４は、水平方向において２次元的に広がりを有するように形成され、それぞれ同一層からなる板状の平面構造となっている。ワード線ＷＬａ１〜ＷＬａ４は、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングＭＳａのメモリトランジスタＭＴｒａ１のゲートの全てがワード線ＷＬａ１に接続されている。また、各メモリストリングＭＳａのメモリトランジスタＭＴｒａ２のゲートの全てがワード線ＷＬａ２に接続されている。また、各メモリストリングＭＳａのメモリトランジスタＭＴｒａ３のゲートの全てがワード線ＷＬａ３に接続されている。また、各メモリストリングＭＳａのメモリトランジスタＭＴｒａ４のゲートの全てがワード線ＷＬａ４に接続されている。第３実施形態に係る不揮発性半導体記憶装置においては、図２６に示すように、ワード線ＷＬａ１〜ＷＬａ４は、それぞれ、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有する板状に形成されている。また、ワード線ＷＬａ１〜ＷＬａ４は、それぞれ、メモリストリングＭＳａに略垂直に配置されている。
【０１１０】
各柱状半導体ＣＬａは、半導体基板Ｂａから垂直方向に形成されており、ワード線ＷＬａ１〜ＷＬａ４を貫通して形成されている。各柱状半導体ＣＬａは、面上においてマトリクス状になるように配置されている。つまり、メモリストリングＭＳａは、柱状半導体ＣＬａに垂直な面内にマトリクス状に配置されている。なお、柱状半導体ＣＬａは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬａは、段々形状を有する柱状の半導体を含む。
【０１１１】
図２６に示すように、メモリストリングＭＳａの下方には、第１ダミートランジスタＤＴｒａ１、ソース側選択トランジスタＳＳＴｒａが設けられている。第１ダミートランジスタＤＴｒａ１は、柱状半導体ＣＬａ、ＣＬｂ１、電荷蓄積層、絶縁膜（図示せず）、及び第１ダミーワード線ＤＷＬａ１にて構成されている。ソース側選択トランジスタＳＳＴｒａは、柱状半導体ＣＬｂ１、絶縁膜（図示せず）、及びソース側選択ゲート線ＳＧＳａにて構成されている。
【０１１２】
ここで、第１ダミーワード線ＤＷＬａ１、及びソース側選択ゲート線ＳＧＳａは、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。第１ダミーワード線ＤＷＬａ１は、ロウ及びカラム方向に並ぶ柱状半導体ＣＬａ、ＣＬｂ１を取り囲むように形成されている。ソース側選択ゲート線ＳＧＳａは、ロウ及びカラム方向に並ぶ柱状半導体ＣＬｂ１を取り囲むように形成されている。柱状半導体ＣＬｂ１は、柱状半導体ＣＬａの下面から下方に延びるように形成されている。柱状半導体ＣＬｂ１の下面は、半導体基板Ｂａに接するように形成されている。絶縁層は、柱状半導体ＣＬｂ１の側面に形成されている。なお、半導体基板Ｂａ上には、ソース線ＳＬａとして機能する領域が形成されている。
【０１１３】
また、図２６に示すように、メモリストリングＭＳａの上方には、第２ダミートランジスタＤＴｒａ２、ドレイン側選択トランジスタＳＤＴｒａが設けられている。第２ダミートランジスタＤＴｒａ２は、柱状半導体ＣＬａ、ＣＬｂ２、電荷蓄積層、絶縁膜（図示せず）、及び第２ダミーワード線ＤＷＬａ２にて構成されている。ドレイン側選択トランジスタＳＤＴｒａは、柱状半導体ＣＬｂ２、絶縁膜（図示せず）、及びソース側選択ゲート線ＳＧＤａにて構成されている。
【０１１４】
ここで、第２ダミーワード線ＤＷＬａ２は、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。ドレイン側選択ゲート線ＳＧＤａは、ロウ方向に延びるように形成され、カラム方向に所定ピッチを設けて配列されている。第２ダミーワード線ＤＷＬａ２は、ロウ及びカラム方向に並ぶ柱状半導体ＣＬａ、ＣＬｂ２を取り囲むように形成されている。ドレイン側選択ゲート線ＳＧＤａは、ロウ方向に並ぶ柱状半導体ＣＬｂ２を取り囲むように形成されている。柱状半導体ＣＬｂ２は、柱状半導体ＣＬａの上面から上方に延びるように形成されている。柱状半導体ＣＬｂ２の上面は、ビット線ＢＬａ１〜ＢＬａ３に接するように形成されている。絶縁層は、柱状半導体ＣＬｂ２の側面に形成されている。なお、ビット線ＢＬａ１〜ＢＬａ３は、カラム方向に延び、ロウ方向に所定ピッチを設けて配列されている。
【０１１５】
次に、図２６及び図２７を参照して、第３実施形態におけるメモリストリングＭＳａにより構成される回路構成及びその動作を説明する。図２７は、第３実施形態に係る不揮発性半導体記憶装置の一部の回路図である。
【０１１６】
図２６及び図２７に示すように、第３実施形態において、メモリストリングＭＳａは、４つのメモリトランジスタＭＴｒａ１〜ＭＴｒａ４を有する。メモリストリングＭＳａの両端には、第１及び第２ダミートランジスタＤＴｒａ１、ＤＴｒａ２を介してソース側選択トランジスタＳＳＴｒａ及びドレイン側選択トランジスタＳＤＴｒａが設けられている。これらメモリトランジスタＭＴｒａ１〜ＭＴｒａ４、第１及び第２ダミートランジスタＤＴｒａ１、ＤＴｒａ２、ソース側選択トランジスタＳＳＴｒａ、及びドレイン側選択トランジスタＳＤＴｒａは、それぞれ直列に接続されている（図２７参照）。
【０１１７】
ソース側選択トランジスタＳＳＴｒａのソースにはソース線ＳＬａが接続されている。また、ドレイン側選択トランジスタＳＤＴｒａのドレインにはビット線ＢＬａが接続されている。
【０１１８】
（第３実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２８を参照して、第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２８は、第３実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１１９】
図２８に示すように、第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なる積層構造を有する。
【０１２０】
不揮発性半導体記憶装置は、半導体基板Ｂａ上に、順次、ソース側選択トランジスタ層２０Ｂ、第１ダミートランジスタ層２０Ｂ、メモリトランジスタ層４０Ｂ、第２ダミートランジスタ層５０Ｂ、ドレイン側選択トランジスタ層６０Ｂ、及び配線層７０Ｂを有する。ソース側選択トランジスタ層２０Ｂは、ソース側選択トランジスタＳＳＴｒａとして機能する。第１ダミートランジスタ層３０Ｂは、第１ダミートランジスタ層ＤＴｒａ１として機能する。メモリトランジスタ層４０Ｂは、メモリトランジスタＭＴｒａ１〜ＭＴｒａ４（メモリストリングＭＳａ）として機能する。第２ダミートランジスタ層５０Ｂは、第２ダミートランジスタＤＴｒａ２として機能する。ドレイン側選択トランジスタ層６０Ｂは、ドレイン側選択トランジスタＳＤＴｒａとして機能する。
【０１２１】
不揮発性半導体記憶装置は、図２８に示すように、半導体基板Ｂａ上にＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１を有する。また、半導体基板Ｂａは、Ｐ−型領域Ｂａ１上にｎ＋領域（ソース線ＳＬａとなる領域）Ｂａ２を有する。
【０１２２】
ソース側選択トランジスタ層２０Ｂは、半導体基板Ｂａ上に順次積層された、ソース側第１絶縁層２１Ｂ、ソース側導電層２２Ｂ、及びソース側第２絶縁層２３Ｂを有する。
【０１２３】
ソース側第１絶縁層２１Ｂ、ソース側導電層２２Ｂ、及びソース側第２絶縁層２３Ｂは、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。ソース側第１絶縁層２１Ｂ、ソース側導電層２２Ｂ、及びソース側第２絶縁層２３は、メモリトランジスタ領域内の所定領域（消去単位）毎に分断されている。
【０１２４】
ソース側第１絶縁層２１Ｂ、及びソース側第２絶縁層２３Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２Ｂは、ホウ素（Ｂ）がドープされたポリシリコン（ｐ−Ｓｉ）（ｐ＋型半導体）にて構成されている。
【０１２５】
ソース側選択トランジスタ層２０Ｂは、ソース側ホール２４Ｂを有する。ソース側ホール２４Ｂは、ソース側第２絶縁層２３Ｂ、ソース側導電層２２Ｂ、及びソース側第１絶縁層２１Ｂを貫通するように形成されている。
【０１２６】
第１ダミートランジスタ層３０Ｂは、ソース側選択トランジスタ層２０Ｂの上に形成された第１ダミーワード線導電層３１Ｂ、及び第１ダミーワード線間絶縁層３２Ｂを有する。第１ダミーワード線導電層３１Ｂ、及び第１ダミーワード線間絶縁層３２Ｂは、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。第１ダミーワード線導電層３１Ｂは、後述するソース側柱半導体層２６Ｂとメモリ柱状半導体層４５Ｂとの境界、及びソース側ゲート絶縁層２５Ｂとメモリゲート絶縁層４４Ｂとの境界を取り囲むように形成されている。
【０１２７】
第１ダミーワード線導電層３１Ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。第１ダミーワード線間絶縁層３２Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
【０１２８】
第１ダミートランジスタ層３０Ｂは、第１ダミーホール３３Ｂを有する。第１ダミーホール３３Ｂは、第１ダミーワード線導電層３１Ｂ、及び第１ダミーワード線間絶縁層３２Ｂを貫通するように形成されている。第１ダミーホール３３Ｂは、ソース側ホール２４Ｂと連続して一体に形成されている。
【０１２９】
また、上記ソース側選択トランジスタ層２０Ｂ、及び第１ダミートランジスタ層３０Ｂは、ソース側ゲート絶縁層２５Ｂ、及びソース側柱状半導体層２６Ｂを有する。ソース側ゲート絶縁層２５Ｂは、第１ダミーホール３３Ｂの側壁、ソース側ホール２４Ｂの側壁に形成されている。ソース側ゲート絶縁層２５Ｂは、第１ダミーワード線導電層３１Ｂの下面と上面との間の高さまで形成されている。
【０１３０】
ソース側柱状半導体層２６Ｂは、半導体基板Ｂａと平行な方向からみて柱状（Ｉ字状）に形成されている。ソース側柱状半導体層２６Ｂは、ソース側ゲート絶縁層２５Ｂに接し且つソース側ホール２４Ｂ及び第１ダミーホール３３Ｂを埋めるように形成されている。ソース側柱状半導体層２６Ｂは、第１ダミーワード線導電層３１Ｂの下面と上面との間の高さまで形成されている。
【０１３１】
ソース側ゲート絶縁層２５Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２６Ｂは、リン（Ｐ）をドープされたポリシリコン（ｐ−Ｓｉ）（ｎ型半導体）にて構成されている。ソース側柱状半導体層２６Ｂは、３×１０１７ｃｍ−３以下の実効的不純物濃度を有する。なお、ソース側柱状半導体層２６Ｂの実効的不純物濃度は、後述するメモリ柱状半導体層４５Ｂの実効的不純物濃度以下である。
【０１３２】
上記ソース側選択トランジスタ層２０Ｂ、及び第１ダミートランジスタ層３０Ｂの構成において、ソース側導電層２２Ｂは、ソース側選択トランジスタＳＤＴｒａのゲート電極として機能する。ソース側導電層２２Ｂは、ソース側ゲート線ＳＧＳａとして機能する。
【０１３３】
メモリトランジスタ層４０Ｂは、第１ダミートランジスタ層３０Ｂの上に形成された第１〜第５ワード線間絶縁層４１Ｂａ〜４１Ｂｅ、及び第１〜第４ワード線導電層４２Ｂａ〜４２Ｂｄを有する。第１〜第５ワード線間絶縁層４１Ｂａ〜４１Ｂｅ、及び第１〜第４ワード線導電層４２Ｂａ〜４２Ｂｄは、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。
【０１３４】
第１〜第５ワード線間絶縁層４１Ｂａ〜４１Ｂｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層４２Ｂａ〜４２Ｂｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【０１３５】
メモリトランジスタ層４０Ｂは、メモリホール４３Ｂを有する。メモリホール４３Ｂは、第１〜第５ワード線間絶縁層４１Ｂａ〜４１Ｂｅ、及び第１〜第４ワード線導電層４２Ｂａ〜４２Ｂｄを貫通するように形成されている。メモリホール４３Ｂは、ソース側ホール２４Ｂ及び第１ダミーホール３３Ｂに整合する位置に形成されている。
【０１３６】
第２ダミートランジスタ層５０Ｂは、メモリトランジスタ層４０Ｂの上に形成された第２ダミーワード線導電層５１Ｂ、及び第２ダミーワード線間絶縁層５２Ｂを有する。第２ダミーワード線導電層５１Ｂ、及び第２ダミーワード線間絶縁層５２Ｂは、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。第２ダミーワード線導電層５１Ｂは、後述するメモリ柱状半導体層４５Ｂとドレイン側柱状半導体層６７Ｂとの境界、及びメモリゲート絶縁層４４Ｂとドレイン側ゲート絶縁層６６Ｂとの境界を取り囲むように形成されている。
【０１３７】
第２ダミーワード線導電層５１Ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。第２ダミーワード線間絶縁層５２Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
【０１３８】
第２ダミートランジスタ層５０Ｂは、第２ダミーホール５３Ｂを有する。第２ダミーホール５３Ｂは、第２ダミーワード線導電層５１Ｂ、及び第２ダミーワード線間絶縁層５２Ｂを貫通するように形成されている。第２ダミーホール５３Ｂは、メモリホール４３Ｂに連続して一体に形成されている。
【０１３９】
また、上記第１ダミートランジスタ層３０Ｂ、メモリトランジスタ層４０Ｂ、及び第２ダミートランジスタ層５０Ｂは、メモリゲート絶縁層４４Ｂ、及びメモリ柱状半導体層４５Ｂを有する。メモリゲート絶縁層４４Ｂは、第２ダミーホール５３Ｂの側壁、メモリホール４３Ｂの側壁、及び第１ダミーホール３３Ｂの側壁に形成されている。メモリゲート絶縁層４４Ｂは、ソース側ゲート絶縁層２５Ｂの上面に接するように形成されている。すなわち、メモリゲート絶縁層４４Ｂは、第１ダミーワード線導電層３１Ｂの下面と上面との間の高さから上層へと形成されている。また、メモリゲート絶縁層４４Ｂは、第２ダミー導電層５１Ｂの下面と上面との間の高さまで形成されている。メモリゲート絶縁層４４Ｂは、ソース側柱状半導体層２６Ｂの一部側面及び一部上面を覆うように形成されている。
【０１４０】
メモリ柱状半導体層４５Ｂは、半導体基板Ｂａと平行な方向からみて柱状（Ｉ字状）に形成されている。メモリ柱状半導体層４５Ｂは、ソース側ゲート絶縁層２５Ｂに接し且つ第１ダミーホール３３Ｂ、メモリホール４３Ｂ、及び第２ダミーホール５３Ｂを埋めるように形成されている。メモリ柱状半導体層４５Ｂは、ソース側柱状半導体層２６Ｂの上面に接するように形成されている。すなわち、メモリ柱状半導体層４５Ｂは、第１ダミーワード線導電層３１Ｂの下面と上面との間の高さから上層へと形成されている。メモリ柱状半導体層４５Ｂは、第２ダミー導電層５１Ｂの下面と上面との間の高さまで形成されている。
【０１４１】
メモリゲート絶縁層４４Ｂは、酸化シリコン（ＳｉＯ２）−窒化シリコン（ＳｉＮ）−酸化シリコン（ＳｉＯ２）にて構成されている。メモリ柱状半導体層４５Ｂは、リン（Ｐ）をドープされたポリシリコン（ｐ−Ｓｉ）（ｎ型半導体）にて構成されている。メモリ柱状半導体層４５Ｂは、１×１０１９ｃｍ−３以上の実効的不純物濃度を有する。
【０１４２】
上記第１ダミートランジスタ層３０Ｂ及びメモリトランジスタ層４０Ｂの構成において、第１ダミーワード線導電層３１Ｂは、第１ダミートランジスタＤＴｒａ１のゲート電極として機能する。また、第１ダミーワード線導電層３１Ｂは、第１ダミーワード線ＤＷＬａ１として機能する。第１〜第４ワード線導電層４２Ｂａ〜４２Ｂｄは、メモリトランジスタＭＴｒａ１〜ＭＴｒａ４のゲート電極として機能する。第１〜第４ワード線導電層４２Ｂａ〜４２Ｂｄは、ワード線ＷＬａ１〜ＷＬａ４として機能する。
【０１４３】
ドレイン側選択トランジスタ層６０Ｂは、第１ドレイン側絶縁層６１Ｂ、ドレイン側導電層６２Ｂ、層間絶縁層６３Ｂ、及び第２ドレイン側絶縁層６４Ｂを有する。ドレイン側導電層６２Ｂは、ロウ方向に延び、カラム方向に所定ピッチを設けて配列されている。
【０１４４】
第１、第２ドレイン側絶縁層６１Ｂ、６４Ｂ、及び層間絶縁層６３Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側導電層６２Ｂは、ホウ素（Ｂ）をドープされたポリシリコン（ｐ−Ｓｉ）（ｐ＋型半導体）にて構成されている。
【０１４５】
ドレイン側選択トランジスタ層６０Ｂは、ドレイン側ホール６５Ｂを有する。ドレイン側ホール６５Ｂは、第１、第２ドレイン側絶縁層６１Ｂ、６４Ｂ、及びドレイン側導電層６２Ｂを貫通するように形成されている。ドレイン側ホール６５Ｂは、第２ダミーホール５３Ｂ及びメモリホール４３Ｂに整合する位置に形成されている。
【０１４６】
また、上記ドレイン側選択トランジスタ層６０Ｂ、及び第２ダミートランジスタ層５０Ｂは、ドレイン側ゲート絶縁層６６Ｂ、及びドレイン側柱状半導体層６７Ｂを有する。ドレイン側ゲート絶縁層６６Ｂは、ドレイン側ホール６５Ｂの側壁、第２ダミーホール５３Ｂの側壁に形成されている。ドレイン側ゲート絶縁層６６Ｂは、メモリゲート絶縁層４４Ｂの上面に接し、第２ドレイン側絶縁層６４Ｂの上面まで形成されている。すなわち、ドレイン側ゲート絶縁層６６Ｂは、第２ダミー導電層５１Ｂの下面と上面との間の高さから上層へと形成されている。ドレイン側ゲート絶縁層６６Ｂは、メモリ柱状半導体層４５Ｂの一部側面及び一部上面を覆うように形成されている。
【０１４７】
ドレイン側柱状半導体層６７Ｂは、半導体基板Ｂａと平行な方向からみて柱状（Ｉ字状）に形成されている。ドレイン側柱状半導体層６７Ｂは、ドレイン側ゲート絶縁層６６Ｂに接し且つドレイン側ホール６５Ｂ及び第２ダミーホール６５Ｂを埋めるように形成されている。すなわち、ドレイン側柱状半導体層６７Ｂは、第２ダミー導電層５１Ｂの下面と上面との間の高さから上層へと形成されている。
【０１４８】
ドレイン側ゲート絶縁層６６Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層６７Ｂは、リン（Ｐ）をドープされたポリシリコン（ｐ−Ｓｉ）（ｎ型半導体）にて構成されている。ドレイン側柱状半導体層６７Ｂは、３×１０１７ｃｍ−３以下の実効的不純物濃度を有する。
【０１４９】
上記第２ダミートランジスタ層５０Ｂ及びドレイン側選択トランジスタ層６０Ｂの構成において、第２ダミーワード線導電層５１Ｂは、第２ダミートランジスタＤＴｒａ２のゲート電極として機能する。また、第２ダミーワード線導電層５１Ｂは、第２ダミーワード線ＤＷＬａ２として機能する。ドレイン側導電層６２Ｂは、ドレイン側選択トランジスタＳＤＴｒａのゲート電極として機能する。また、ドレイン側導電層６２Ｂは、ドレイン側選択ゲート線ＳＧＤａとして機能する。
【０１５０】
配線層７０Ｂは、ドレイン側選択トランジスタ層６０Ｂ上に形成された層間絶縁層７１Ｂ、ビット線導電層７２Ｂ、ホール７３Ｂ、及びプラグ導電層７４Ｂを有する。ビット線導電層７２Ｂは、カラム方向に延び、ロウ方向に所定ピッチを設けて配列されている。ホール７３Ｂは、層間絶縁層７１Ｂを貫通するように形成されている。ホール７３Ｂは、ドレイン側ホール６５Ｂ及びビット線導電層７２Ｂに整合する位置に形成されている。プラグ導電層７４Ｂは、ホール７３Ｂを埋めるように形成されている。
【０１５１】
層間絶縁層７１Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。ビット線導電層７２Ｂ及びプラグ導電層７４Ｂは、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
【０１５２】
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１、第２ダミーワード線導電層３１Ｂ、５１Ｂを有する。したがって、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【０１５３】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【０１５４】
例えば、上記第３実施形態において、ソース側柱状半導体層２６Ｂとメモリ柱状半導体層４５Ｂとの間（境界）に、第２実施形態のように、絶縁層を設けてもよい。また、上記第３実施形態において、ドレイン側柱状半導体層６７Ｂとメモリ柱状半導体層４５Ｂとの間（境界）に、第２実施形態のように絶縁層を設けてもよい。
【図面の簡単な説明】
【０１５５】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。
【図２】第１実施形態に係るメモリトランジスタ領域１２の一部概略斜視図である。
【図３】第１実施形態に係る一つのメモリストリングＭＳの拡大図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置１００の一部の回路図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置１００の断面図である。
【図６】図５の一部拡大図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１３】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１４】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１５】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１６】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１７】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１８】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１９】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２０】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２１】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２２】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２３】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２４】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図２５】第２実施形態に係る不揮発性半導体記憶装置の断面図である。
【図２６】本発明の第３実施形態に係るメモリトランジスタ領域の一部概略斜視図である。
【図２７】第３実施形態に係る不揮発性半導体記憶装置の一部の回路図である。
【図２８】第３実施形態に係る不揮発性半導体記憶装置の断面図である。
【符号の説明】
【０１５６】
１００…不揮発性半導体記憶装置、  １２…メモリトランジスタ領域、  １３…ワード線駆動回路、  １４…ソース側選択ゲート線駆動回路、  １５…ドレイン側選択ゲート線駆動回路、  １６…センスアンプ、  １７…ソース線駆動回路、  １８…バックゲートトランジスタ駆動回路、  １９…ダミーワード線駆動回路、  ２０…バックゲートトランジスタ層、  ３０、４０Ｂ…メモリトランジスタ層、  ４０、４０Ａ…ダミートランジスタ層、５０…選択トランジスタ層、  ６０、７０Ｂ…配線層、  ２０Ｂ…ソース側選択トランジスタ層、  ３０Ｂ…第１ダミートランジスタ層、  ５０Ｂ…第２ダミートランジスタ層、  Ｂａ…半導体基板、  ＳＥ…Ｕ字状半導体、  ＭＴｒ１〜ＭＴｒ８、ＭＴｒａ１〜ＭＴｒａ４…メモリトランジスタ、  ＳＳＴｒ、ＳＳＴｒａ…ソース側選択トランジスタ、  ＳＤＴｒ、ＳＤＴｒａ…ドレイン側選択トランジスタ、  ＤＴｒ１、ＤＴｒ２、ＤＴｒａ１、ＤＴｒａ２…ダミートランジスタ、ＢＧＴｒ…バックゲートトランジスタ。
【図１】
2010114369.tif 000003
【図２】
2010114369.tif 000004
【図３】
2010114369.tif 000005
【図４】
2010114369.tif 000006
【図５】
2010114369.tif 000007
【図６】
2010114369.tif 000008
【図７】
2010114369.tif 000009
【図８】
2010114369.tif 000010
【図９】
2010114369.tif 000011
【図１０】
2010114369.tif 000012
【図１１】
2010114369.tif 000013
【図１２】
2010114369.tif 000014
【図１３】
2010114369.tif 000015
【図１４】
2010114369.tif 000016
【図１５】
2010114369.tif 000017
【図１６】
2010114369.tif 000018
【図１７】
2010114369.tif 000019
【図１８】
2010114369.tif 000020
【図１９】
2010114369.tif 000021
【図２０】
2010114369.tif 000022
【図２１】
2010114369.tif 000023
【図２２】
2010114369.tif 000024
【図２３】
2010114369.tif 000025
【図２４】
2010114369.tif 000026
【図２５】
2010114369.tif 000027
【図２６】
2010114369.tif 000028
【図２７】
2010114369.tif 000029
【図２８】
2010114369.tif 000030