(57)【要約】【課題】簡単な回路構成によって、高速動作時でも高い精度でＡ／Ｄ変換を行なうことができる半導体装置を提供する。【解決手段】複数のアナログ信号ＡＮ１〜ＡＮ８のうちＡ／Ｄ変換を行なうアナログ信号を選択する第１の信号選択部１１に加えて、第２の信号選択部１３が設けられる。第２の信号選択部１３は、第１の信号選択部１１による信号選択の前にＡ／Ｄ変換するアナログ信号を選択し、第２の信号選択部１３の出力電圧と信号線ＬＡの電圧とが電圧比較部１３によって比較される。この比較の結果に応じて信号線ＬＡが充放電回路１５によって急速に充電または放電されるので、Ａ／Ｄ変換器１２によってＡ／Ｄ変換が開始されるまでの時間を短縮することができる。【選択図】図２
2010114510.tif 000002
【特許請求の範囲】
【請求項１】
各々が、入力された複数のアナログ信号のうち１つのアナログ信号を選択して出力する第１および第２の信号選択部と、
前記第１の信号選択部の出力ノードに接続された信号線と、
前記信号線を介して受けた前記第１の信号選択部の出力をデジタル信号に変換するＡ／Ｄ変換器と、
前記信号線を充電および放電する充放電回路と、
前記第２の信号選択部の出力電圧が前記信号線の電圧より大きいか否かを判定し、判定結果を出力する電圧比較部と、
制御部とを備え、
前記制御部は、前記複数のアナログ信号のうち第１のアナログ信号を前記Ａ／Ｄ変換器によってデジタル変換する場合、前記第１の信号選択部によって前記第１のアナログ信号を選択する前に、前記第２の信号選択部によって前記第１のアナログ信号を選択した状態で、前記電圧比較部の判定結果に応じて、予め定める時間の間、前記信号線の電圧が前記第２の信号選択部の出力電圧にほぼ等しくなるように前記充放電回路に前記信号線を充電または放電させる、半導体装置。
【請求項２】
前記第２の信号選択部は、前記複数のアナログ信号がそれぞれ入力される複数のアナログスイッチを含み、
前記複数のアナログスイッチは、複数のグループに分割され、
前記電圧比較部は、前記複数のグループの各々に対応して設けられた複数のコンパレータを含み、
前記複数のコンパレータの各々は、一方の入力ノードが対応するグループを構成する各アナログスイッチの出力ノードに接続され、他方の入力ノードが前記信号線に接続され、
前記制御部は、前記複数のコンパレータの出力に応じて、前記充放電回路に前記信号線を充電または放電させる、請求項１に記載の半導体装置。
【請求項３】
前記充放電回路は、
電源ノードと前記信号線との間に設けられる第１のスイッチング素子と、
接地ノードと前記信号線との間に設けられる第２のスイッチング素子とを含み、
前記制御部は、前記第１のスイッチング素子をオンにし、かつ、前記第２のスイッチング素子をオフにすることによって前記信号線を充電させ、前記制御部は、前記第１のスイッチング素子をオフにし、かつ、前記第２のスイッチング素子をオンにすることによって前記信号線を放電させる、請求項１または２に記載の半導体装置。
【請求項４】
前記充放電回路は、
電源電圧をより高い電圧に変換して出力する昇圧回路と、
前記昇圧回路の出力ノードと前記信号線の間に設けられる第１のスイッチング素子と、
接地ノードと前記信号線との間に設けられる第２のスイッチング素子とを含み、
前記制御部は、前記第１のスイッチング素子をオンにし、かつ、前記第２のスイッチング素子をオフにすることによって前記信号線を充電させ、前記制御部は、前記第１のスイッチング素子をオフにし、かつ、前記第２のスイッチング素子をオンにすることによって前記信号線を放電させる、請求項１または２に記載の半導体装置。
【請求項５】
前記充放電回路は、
電源電圧をより高い電圧に変換して出力する昇圧回路と、
前記昇圧回路の出力ノードと前記信号線の間に設けられる第１のスイッチング素子と、
接地電圧をより低い電圧に変換して出力する負昇圧回路と、
前記負昇圧回路の出力ノードと前記信号線の間に設けられる第２のスイッチング素子とを含み、
前記制御部は、前記第１のスイッチング素子をオンにし、かつ、前記第２のスイッチング素子をオフにすることによって前記信号線を充電させ、前記制御部は、前記第１のスイッチング素子をオフにし、かつ、前記第２のスイッチング素子をオンにすることによって前記信号線を放電させる、請求項１または２に記載の半導体素子。
【請求項６】
前記制御部は、前記Ａ／Ｄ変換器によって前記第１のアナログ信号をデジタル変換する前に前記複数のアナログ信号のうち第２のアナログ信号をデジタル変換する場合、前記Ａ／Ｄ変換器によって前記第２のアナログ信号をデジタル変換しているときに、前記第２の信号選択部に前記第１のアナログ信号を選択させ、前記第２のアナログ信号のデジタル変換が終了した後に、前記電圧比較部の判定結果に応じて、予め定める時間の間、前記信号線の電圧が前記第２の信号選択部の出力電圧にほぼ等しくなるように前記充放電回路に前記信号線を充電または放電させる、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体装置は、前記充放電回路と前記Ａ／Ｄ変換器との間に設けられ、前記第１の信号選択部の出力を保持するサンプルホールド回路をさらに備え、
前記制御部は、前記Ａ／Ｄ変換器によって前記第１のアナログ信号をデジタル変換する前に前記複数のアナログ信号のうち第２のアナログ信号をデジタル変換する場合、前記サンプルホールド回路によって保持された前記第２のアナログ信号を前記Ａ／Ｄ変換器によってデジタル変換しているときから、前記第２の信号選択部によって前記第１のアナログ信号を選択した状態で、前記電圧比較部の判定結果に応じて、予め定める時間の間、前記信号線の電圧が前記第２の信号選択部の出力電圧にほぼ等しくなるように前記充放電回路に前記信号線を充電または放電させる、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体装置は、前記充放電回路と前記Ａ／Ｄ変換器との間に設けられ、前記第１の信号選択部の出力を保持するサンプルホールド回路をさらに備え、
前記制御部は、前記Ａ／Ｄ変換器によって前記第１のアナログ信号をデジタル変換する前に前記複数のアナログ信号のうち第２のアナログ信号をデジタル変換する場合、前記サンプルホールド回路によって保持された前記第２のアナログ信号を前記Ａ／Ｄ変換器によってデジタル変換しているときに、前記充放電回路によって前記信号線の電圧を放電させ、前記第２のアナログ信号のデジタル変換が終了した後に、前記電圧比較部の判定結果に従って、予め定める時間の間、前記信号線の電圧が前記第２の信号選択部の出力電圧にほぼ等しくなるまで前記充放電回路に前記信号線を充電させる、請求項１〜５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ／デジタル変換器を備えた半導体装置に関する。
【背景技術】
【０００２】
マイクロコンピュータなどに設けられたアナログ／デジタル（Ａ／Ｄ：Analog  to  Digital）変換器は、多数のアナログ信号を１つのＡ／Ｄ変換器で並行してデジタル変換するために、アナログ信号との接続を順次切替えてＡ／Ｄ変換を行なう構成となっていることが多い。このとき、切替前のアナログ信号の電圧と切替後のアナログ信号の電圧とが大きく異なると、サンプルホールド回路のホールド用のコンデンサなどを充放電するのに時間を要する。このため、高速動作時には所定の時間内に充放電が完了せず、Ａ／Ｄ変換精度が劣化するという問題がある。この問題に関して、以下の技術が知られている。
【０００３】
特開平４−７９１４号公報（特許文献１）に開示される技術では、サンプルホールド回路のサンプルモード前にホールド用のコンデンサに所定の電圧を印加し、このコンデンサを所定の電圧に初期化する電圧印加部が設けられる。初期化期間の電圧設定をアナログ入力のほぼ中間電圧、すなわち、（入力可能最低電圧＋入力可能最高電圧）／２程度の電圧とした場合、従来タイプと比べ、サンプリング時の電圧変動幅は、約１／２となるため、サンプリング時間を短縮できる。
【０００４】
また、特開平１０−２６１９６２号公報（特許文献２）に開示される技術では、Ａ／Ｄ変換結果格納レジスタに格納された前回のＡ／Ｄ変換結果をＤ／Ａ（Digital  to  Analog）コンバータでＤ／Ａ変換し、プリチャージ電圧としてサンプル・ホールド回路のホールディング・キャパシタをプリチャージする。これにより、サンプリング期間におけるホールディング・キャパシタの電圧変動を抑えることができ、Ａ／Ｄ変換の精度を上げることができる。
【特許文献１】特開平４−７９１４号公報
【特許文献２】特開平１０−２６１９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の特開平４−７９１４号公報（特許文献１）の技術の場合、ホールディング・キャパシタのプリチャージ電圧が固定電圧であるため、入力信号の電圧に依存して充放電に必要な時間が変化する。たとえば、プリチャージ電圧をアナログ入力のほぼ中間電圧とした場合には、入力可能最低電圧（接地電圧）や入力可能最高電圧（電源電圧）に近いアナログ入力電圧をＡ／Ｄ変換する場合にはサンプルモードにおける電圧変動が大きく(充放電時間が相対的に長時間化する)なり、アナログ入力電圧がプリチャージ電圧に近い場合はサンプルモードにおける電圧変動が小さく(充放電時間が相対的に短時間化する)なる。このため、依然として高速動作時にホールディング・キャパシタの充放電が不十分となってＡ／Ｄ変換の精度が劣化するおそれがある。
【０００６】
また、上記の特開平１０−２６１９６２号公報（特許文献２）の技術の場合、逐次比較方式のＡ／Ｄ変換器の回路構成を利用している。このため、その他のＡ／Ｄ変換方式の場合には回路構成が複雑となるという問題がある。
【０００７】
この発明は、上記の問題点を解決するためになされたものである。この発明の目的は、簡単な回路構成によって、高速動作時でも高い精度でＡ／Ｄ変換を行なうことができる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明は要約すれば半導体装置であって、第１および第２の信号選択部と、信号線と、Ａ／Ｄ変換器と、充放電回路と、電圧比較部と、制御部とを備える。第１および第２の信号選択部の各々は、入力された複数のアナログ信号のうち１つのアナログ信号を選択して出力する。信号線は、第１の信号選択部の出力ノードに接続される。Ａ／Ｄ変換器は、信号線を介して受けた第１の信号選択部の出力をデジタル信号に変換する。充放電回路は、信号線を充電および放電する。電圧比較部は、第２の信号選択部の出力電圧が信号線の電圧より大きいか否かを判定し、判定結果を出力する。制御部は、複数のアナログ信号のうち第１のアナログ信号をＡ／Ｄ変換器によってデジタル変換する場合、第１の信号選択部によって第１のアナログ信号を選択する前に、第２の信号選択部によって第１のアナログ信号を選択した状態で、電圧比較部の判定結果に応じて、予め定める時間の間、信号線の電圧が第２の信号選択部の出力電圧にほぼ等しくなるように充放電回路に信号線を充電または放電させる。
【発明の効果】
【０００９】
この発明によれば、複数のアナログ信号のうちＡ／Ｄ変換を行なうアナログ信号を選択する第２の信号選択部と、第２の信号選択部によって選択されたアナログ信号と信号線の電圧とを比較する電圧比較部と、充放電回路とが設けられる。そして、このような簡単な回路構成を用いることによって、信号線の電圧がＡ／Ｄ変換するアナログ信号の電圧にほぼ等しくなるまで、信号線を予めすばやく充電または放電しておくことができる。したがって、高速動作時でも高い精度でＡ／Ｄ変換を行なうことができる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１１】
［実施の形態１］
図１は、この発明の実施の形態１の半導体装置としてのマイクロコンピュータ１の構成を示すブロック図である。図１を参照して、マイクロコンピュータ１は、データバス３３に接続された中央処理装置（ＣＰＵ：Central  Processing  Unit）３０と、主メモリとしてのＲＡＭ（Random-Access  Memory）３１と、ダイレクトメモリアクセス制御装置（ＤＭＡＣ：Direct  Memory  Access  Controller）３２と、Ａ／Ｄ変換部１０とを含む。
【００１２】
Ａ／Ｄ変換部１０は、ＣＰＵ３０からの指令に応答して、端子Ｔ１〜Ｔ８にそれぞれ入力されたアナログ信号ＡＮ１〜ＡＮ８（総称するとき、または不特定のものを示すときアナログ信号ＡＮとも記載する。）をデジタル変換する。このとき、Ａ／Ｄ変換部１０は、アナログ信号ＡＮ１〜ＡＮ８との接続を順次切替えながら、１個のＡ／Ｄ変換器（図２の参照符号１２）によって並行してアナログ信号ＡＮ１〜ＡＮ８のデジタル変換を行なう。なお、図１に示すように端子Ｔ１〜Ｔ８とＡ／Ｄ変換部１０の入力ノードとの間には、静電気放電保護用の抵抗素子Ｒ１〜Ｒ８がそれぞれ設けられている。また、通常のマイクロコンピュータは、およそ２０〜３０の数のアナログ信号のＡ／Ｄ変換が可能なように構成されているが、実施の形態１の場合、説明の煩雑さを避けるために、入力されるアナログ信号ＡＮの数を８個としている。
【００１３】
図２は、図１のＡ／Ｄ変換部１０の構成を示すブロック図である。図２を参照して、Ａ／Ｄ変換部１０は、第１の信号選択部１１と、Ａ／Ｄ変換器１２と、第２の信号選択部１３と、電圧比較部１４と、充放電回路１５と、制御部１６とを含む。さらに、制御部１６は、各構成要素１１〜１５の動作を制御するコントローラ１７を含む。
【００１４】
第１の信号選択部１１は、コントローラ１７の指令に応答して、入力されたアナログ信号ＡＮ１〜ＡＮ８のうち１つのアナログ信号ＡＮを選択して信号線ＬＡに出力する。図２の場合、信号選択部１１は、８個のアナログ信号ＡＮ１〜ＡＮ８にそれぞれ対応して設けられた８個のアナログスイッチＧＡ１〜ＧＡ８（総称するとき、または不特定のものを示すとき、アナログスイッチＧＡとも記載する。）を含む。各アナログスイッチＧＡは、トランスミッションゲートによって構成される。トランスミッションゲートは、ＰチャネルＭＯＳＦＥＴ（Metal-Oxide  Semiconductor  Field-Effect  Transistor）とＮチャネルＭＯＳＦＥＴとが並列接続されたものである（以下、ＭＯＳＦＥＴをＭＯＳトランジスタとも称する）。アナログスイッチＧＡ１〜ＧＡ８の制御電極には、コントローラ１７から選択信号ＳＬＡ１〜ＳＬＡ８（総称するとき、または不特定のものを示すとき、選択信号ＳＬＡと記載する。）がそれぞれ入力される。各アナログスイッチＧＡは、対応する選択信号ＳＬＡの活性／非活性に応じてオン／オフが切替わる。選択信号ＳＬＡのいずれか１つが活性化されることによって、１つのアナログ信号ＡＮが選択される。ただし、選択信号ＳＬＡは、後述する充放電イネーブル信号ＣＤＥ１〜ＣＤＥ４（総称するとき、または不特定のものを示すとき、充放電イネーブル信号ＣＤＥと記載する。）のいずれかが活性状態のとき無効化される。この場合、選択信号ＳＬＡの活性／非活性によらず各アナログスイッチＧＡはオフ状態になる。
【００１５】
Ａ／Ｄ変換器１２は、信号選択部１１を構成する各アナログスイッチＧＡの出力ノードと信号線ＬＡを介して接続され、信号選択部１１によって選択されたアナログ信号をデジタル変換する。アナログ信号ＡＮ１〜ＡＮ８をそれぞれＡ／Ｄ変換する場合、信号選択部１１によってアナログ信号ＡＮ１〜ＡＮ８との接続が順次切替えられる。Ａ／Ｄ変換器１２は、入力されたアナログ信号ＡＮのＡ／Ｄ変換を順次行なう。
【００１６】
このとき、信号選択部１１による切替前のアナログ信号ＡＮの電圧と切替後のアナログ信号ＡＮの電圧とが大きく異なると、信号線ＬＡなどの寄生容量Ｃ１のために信号線ＬＡの充放電に時間がかかるという問題がある。このため、高速動作時に所定時間内に充放電が完了しない場合には、Ａ／Ｄ変換精度が劣化することになる。
【００１７】
具体的に、フルスケール（ＦＳＲ：Full-Scale  Range）が５Ｖで１０ビットの精度のＡ／Ｄ変換器の場合、ＬＳＢ（Least  Significant  Bit）と呼ばれるＡ／Ｄ変換の量子化単位は、５Ｖ／１０２４＝４．８８ｍＶ（約５ｍＶ）となる。通常、Ａ／Ｄ変換の保証精度は±３ＬＳＢ程度であることが多いので、５Ｖのアナログ信号をＡ／Ｄ変換する場合には約４．９８５Ｖまでが許容範囲となる。Ａ／Ｄ変換器１２自体の誤差も考慮すると、寄生容量の充放電に許容される誤差はさらに小さくなる。
【００１８】
ここで、寄生容量Ｃ１には、信号線ＬＡに付随する寄生容量以外に、アナログスイッチＧＡ１〜ＧＡ８を構成するＭＯＳＦＥＴの電極の容量（ドレイン容量、ソース容量）も含まれる。特に、一般的なマイクロコンピュータ用のＡ／Ｄ変換部１０では、アナログスイッチが２０〜３０個あり、さらに、オン抵抗を低減させるためにアナログスイッチを構成するＭＯＳＦＥＴのチャネル幅が通常よりも大きく設計されているので、ＭＯＳＦＥＴの寄生容量はかなりの大きさになる。
【００１９】
そこで、実施の形態１のＡ／Ｄ変換部１０では、以下に詳しく述べるように、信号選択部１１が次に測定対象となるアナログ信号ＡＮを選択する前に、第２の信号選択部１３が次に測定対象となるアナログ信号ＡＮを選択する。そして、電圧比較部１４が第２の信号選択部１３の出力電圧と信号線ＬＡの電圧とを比較する。この比較結果に基づいて、充放電回路１５が測定対象のアナログ信号ＡＮに近い電圧まで寄生容量Ｃ１の充電または放電を行なう。その後、信号選択部１１によって測定対象のアナログ信号ＡＮがＡ／Ｄ変換器１２に入力される。充放電回路１５の電流供給能力はアナログ信号ＡＮの電流供給能力よりも大きいので、寄生容量Ｃ１の充放電に要する時間を短縮することができる。
【００２０】
第２の信号選択部１３は、コントローラ１７の指令に応答して、入力されたアナログ信号ＡＮ１〜ＡＮ８のうち１つのアナログ信号ＡＮを選択する。第２の信号選択部１３は、第１の信号選択部１１の場合と同様に、アナログ信号ＡＮ１〜ＡＮ８にそれぞれ対応して設けられたアナログスイッチＧＢ１〜ＧＢ８（総称するとき、または不特定のものを示すとき、アナログスイッチＧＢとも記載する。）を含む。各アナログスイッチＧＢはトランスミッションゲートによって構成される。アナログスイッチＧＢ１〜ＧＢ８の制御電極には、コントローラ１７から選択信号ＳＬＢ１〜ＳＬＢ８（総称するとき、または不特定のものを示すとき、選択信号ＳＬＢとも記載する。）がそれぞれ入力される。各アナログスイッチＧＢは、対応する選択信号ＳＬＢの活性／非活性に応じてオン／オフが切替わる。選択信号ＳＬＢのいずれか１つが活性化されることによって、１つのアナログ信号ＡＮが選択される。
【００２１】
ここで、第１の信号選択部１１の場合と異なり、第２の信号選択部１３を構成するアナログスイッチＧＢ１〜ＧＢ８は、４個のグループに分割される。各グループに属するアナログスイッチＧＢの出力ノードは相互に接続され、グループごとに異なる信号線ＬＢ１〜ＬＢ４（総称するとき、または不特定のものを示すとき、信号線ＬＢとも記載する。）に接続される。たとえば、アナログスイッチＧＢ１，ＧＢ２の各出力ノードは信号線ＬＢ１に接続される。また、アナログスイッチＧＢ７，ＧＢ８の各出力ノードは信号線ＬＢ４に接続される。２０〜３０個のアナログ信号のデジタル変換に用いられる通常のＡ／Ｄ変換部の場合には、２０〜３０個のアナログスイッチが数個ずつのグループに分割される。
【００２２】
電圧比較部１４は、第２の信号選択部１３によって選択されたアナログ信号ＡＮの電圧と信号線ＬＡの電圧とを比較して大小関係を判定し、判定結果を出力する。図２の場合、
電圧比較部１４は、信号線ＬＢ１〜ＬＢ４にそれぞれ対応して設けられた複数（４個）のコンパレータＣＭＰ１〜ＣＭＰ４（総称するとき、または不特定のものを示すとき、コンパレータＣＭＰとも称する。）を含む。この場合、各コンパレータＣＭＰは、アナログスイッチＧＢによって構成される前述のグループにも対応することになる。各コンパレータＣＭＰの非反転入力端子（＋端子）は対応する信号線ＬＢに接続され、反転入力端子（−端子）は第１の信号線ＬＡに共通に接続される。
【００２３】
このように、コンパレータＣＭＰが複数個設けられている理由は、１つのコンパレータＣＭＰに接続されるアナログスイッチＧＢの数を制限するためである。既に説明したようにアナログスイッチＧＢを構成するＭＯＳＦＥＴには寄生容量（ドレイン容量、ソース容量）が付随している。しかも、アナログスイッチＧＢのオン抵抗を低減するためにＭＯＳＦＥＴのチャネル幅を大きくすると寄生容量が増大する。このため、各コンパレータＣＭＰに接続されるアナログスイッチＧＢの数が増えると、第２の信号選択部１３による接続の切替時に各信号線ＬＢを充放電するのに時間を要することになる。したがって、各コンパレータＣＭＰに接続されるアナログスイッチＧＢの数は制限される。なお、コンパレータＣＭＰによる電圧比較のときに第１の信号選択部１１による接続の切替は行なわれないので、コンパレータＣＭＰの−端子に接続されるアナログスイッチＧＡの数は問題とならない。
【００２４】
充放電回路１５は、信号線ＬＡを充電および放電するための回路である。充放電回路１５は、コンパレータＣＭＰ１〜ＣＭＰ４にそれぞれ対応して設けられるＰチャネルＭＯＳトランジスタＰＱ１〜ＰＱ４と、コンパレータＣＭＰ１〜ＣＭＰ４にそれぞれ対応して設けられるＮチャネルＭＯＳトランジスタＮＱ１〜ＮＱ４とを含む（総称するとき、または不特定のものを示すとき、ＭＯＳトランジスタＰＱおよびＭＯＳトランジスタＮＱと記載する）。各ＰチャネルＭＯＳトランジスタＰＱは、電源ノードＶＣＣと信号線ＬＡとの間に接続され、対応するコンパレータＣＭＰの出力がＨレベルのとき（第２の信号選択部１３の出力電圧が信号線ＬＡの電圧よりも大きいとき）導通する。これによって、信号線ＬＡが充電される。また、各ＮチャネルＭＯＳトランジスタＮＱは、接地ノードＧＮＤと信号線ＬＡとの間に接続され、対応するコンパレータＣＭＰの出力がＬレベルのとき（第２の信号選択部１３の出力電圧が信号線ＬＡの電圧以下のとき）導通する。これによって、信号線ＬＡが放電される。ただし、コンパレータＣＭＰの出力は、コントローラ１７から出力される充放電イネーブル信号ＣＤＥ１〜ＣＤＥ４のうち対応する信号が活性状態のときのみ有効となる。対応する充放電イネーブル信号ＣＤＥが非活性状態のときは、コンパレータＣＭＰの出力とは無関係に、各ＭＯＳトランジスタＰＱ，ＮＱは非導通になる。
【００２５】
制御部１６は、第１、第２の信号選択部１１，１３、Ａ／Ｄ変換器１２、および充放電回路１５の動作を制御する。制御部１６は、コントローラ１７と、論理ゲートＸＡ１〜ＸＡ８，ＸＰ１〜ＸＰ４，ＸＮ１〜ＸＮ４，１８（総称するとき、または不特定のものを示すとき、論理ゲートＸＡ、論理ゲートＸＰ、および論理ゲートＸＮと記載する。）とを含む。
【００２６】
コントローラ１７は、図１のデータバス３３を介してＣＰＵ３０の指令に基づいてＡ／Ｄ変換を行なうために、選択信号ＳＬＡ１〜ＳＬＡ８、選択信号ＳＬＢ１〜ＳＬＢ８、充放電イネーブル信号ＣＤＥ１〜ＣＤＥ４、およびＡ／Ｄ変換制御信号ＡＤを出力する。
【００２７】
選択信号ＳＬＡ１〜ＳＬＡ８は、アナログスイッチＧＡ１〜ＧＡ８のオン／オフをそれぞれ制御するための信号である。実施の形態１の場合、各選択信号ＳＬＡは、Ｈレベルのとき活性状態となって、対応するアナログスイッチＧＡをオン状態にする。ただし、充放電イネーブル信号ＣＤＥ１〜ＣＤＥ４のいずれか１つが活性状態（Ｈレベル）のとき選択信号ＳＬＡは無効となる。このために、制御部１６には、選択信号ＳＬＡ１〜ＳＬＡ８にそれぞれ対応する論理ゲートＸＡ１〜ＸＡ８と論理ゲート１８とが設けられている。論理ゲート１８は、充放電イネーブル信号ＣＤＥ１〜ＣＤＥ４の論理和を出力する。論理ゲートＸＡは、対応する選択信号ＳＬＡと論理ゲート１８の出力を反転させた信号との論理積を出力する。アナログスイッチＧＡ１〜ＧＡ８は、それぞれ論理ゲートＸＡ１〜ＸＡ８の出力がＨレベル（活性状態）のときオン状態になる。
【００２８】
選択信号ＳＬＢ１〜ＳＬＢ８は、それぞれアナログスイッチＧＢ１〜ＧＢ８のオン／オフを制御するための信号である。実施の形態１の場合、各選択信号ＳＬＢは、Ｈレベルのとき活性状態となって対応するアナログスイッチＧＢをオン状態にする。
【００２９】
充放電イネーブル信号ＣＤＥ１〜ＣＤＥ４は、コンパレータＣＭＰ１〜ＣＭＰ４にそれぞれ対応する信号であり、活性状態（Ｈレベル）のとき対応するコンパレータＣＭＰの出力を有効する。この結果、充放電回路１５によって信号線ＬＡの充電および放電が行なわれる。この制御のため、制御部１６には、論理ゲートＸＰ１〜ＸＰ４および論理ゲートＸＮ１〜ＸＮ４が設けられている。論理ゲートＸＰ１〜ＸＰ４は、コンパレータＣＭＰ１〜ＣＭＰ４にそれぞれ対応するとともに充放電イネーブル信号ＣＤＥ１〜ＣＤＥ４にそれぞれ対応する。また、論理ゲートＸＮ１〜ＸＮ４も、コンパレータＣＭＰ１〜ＣＭＰ４にそれぞれ対応するとともに充放電イネーブル信号ＣＤＥ１〜ＣＤＥ４にそれぞれ対応する。論理ゲートＸＰは、対応するコンパレータＣＭＰの出力がＨレベルであり、かつ、対応する充放電イネーブル信号ＣＤＥがＨレベルのとき、Ｌレベルの活性信号を対応するＰチャネルＭＯＳトランジスタＰＱのゲート電極に出力する。また、論理ゲートＸＮは、対応するコンパレータＣＭＰの出力がＬレベルであり、かつ、対応する充放電イネーブル信号ＣＤＥがＨレベルのとき、Ｈレベルの活性信号を対応するＮチャネルＭＯＳトランジスタＮＱのゲート電極に出力する。
【００３０】
Ａ／Ｄ変換制御信号ＡＤは、Ａ／Ｄ変換器１２の動作状態を制御するための信号である。Ａ／Ｄ変換制御信号ＡＤが活性状態（Ｈレベル）のとき、Ａ／Ｄ変換器１２は入力された信号のＡ／Ｄ変換を行なう。
【００３１】
次に、各制御信号ＳＬＡ，ＳＬＢ，ＣＤＥ，ＡＤを用いたコントローラ１７による具体的な制御手順について説明する。以下の説明では、端子Ｔ１に入力されたアナログ信号ＡＮ１をＡ／Ｄ変換している状態から、端子Ｔ２に入力されたアナログ信号ＡＮ２のＡ／Ｄ変換に切替える手順について説明する。
【００３２】
図３は、図２のコントローラ１７の出力信号のタイミング図である。図３は上から順に、選択信号ＳＬＡの選択状態、Ａ／Ｄ変換制御信号ＡＤの波形、選択信号ＳＬＢの選択状態、および充放電イネーブル信号ＣＤＥ１の波形を示す。
【００３３】
図２、図３を参照して、時刻ｔ１では、選択信号ＳＬＡ１が既に活性状態（Ｈレベル）であり、信号選択部１１によって端子Ｔ１に入力されたアナログ信号ＡＮ１が選択された状態である。この状態で、Ａ／Ｄ変換制御信号ＡＤが活性状態（Ｈレベル）に切替わることによって、Ａ／Ｄ変換器１２は、信号選択部１１から出力されたアナログ信号ＡＮ１のＡ／Ｄ変換を開始する。なお、このとき、各選択信号ＳＬＢはＬレベル（信号選択部１３は無選択の状態）であり、充放電イネーブル信号ＣＤＥ１〜ＣＤＥ４はいずれもＬレベル（非活性状態）である。
【００３４】
次の時刻ｔ２で、選択信号ＳＬＡ１が非活性状態（Ｌレベル）に戻るので信号選択部１１が無選択の状態になる。これとともに、Ａ／Ｄ変換制御信号ＡＤが非活性状態（Ｌレベル）に戻ることによってアナログ信号ＡＮ１のＡ／Ｄ変換が終了する。
【００３５】
さらに、時刻ｔ２では、選択信号ＳＬＢ２が活性状態（Ｈレベル）に切替わることにより、信号選択部１３によって端子Ｔ２に入力されたアナログ信号ＡＮ２が選択される。この状態で、充放電イネーブル信号ＣＤＥ１が活性化するので、コンパレータＣＭＰ１の電圧判定結果に応じてＭＯＳトランジスタＰＱ１またはＮＱ１が導通する。この結果、信号線ＬＡの電圧がアナログ信号ＡＮ２の電圧に近づくように充電または放電される。
【００３６】
次の時刻ｔ３で、選択信号ＳＬＢ２が非活性状態（Ｌレベル）に戻るので信号選択部１３が無選択の状態になる。これとともに、充放電イネーブル信号ＣＤＥ１が非活性状態（Ｌレベル）になるので充放電回路１５による信号線ＬＡの充電または放電が終了する。
【００３７】
さらに、時刻ｔ３では、選択信号ＳＬＡ２が活性状態（Ｈレベル）に切替わることにより、信号選択部１１によって端子Ｔ２に入力されたアナログ信号ＡＮ２が選択される。これによって、アナログ信号ＡＮ２の供給経路を介して信号線ＬＡが充電または放電され、最終的に信号線ＬＡの電圧とアナログ信号ＡＮ２の電圧とが等しくなる。
【００３８】
次の時刻ｔ４で、Ａ／Ｄ変換制御信号ＡＤが活性化するので、Ａ／Ｄ変換器１２は信号選択部１１から出力されたアナログ信号ＡＮ２のＡ／Ｄ変換を開始する。
【００３９】
このように、図３の制御手順によれば、信号線ＬＡの充放電が行なわれる時間帯ｔ２〜ｔ４が、前半の充放電回路１５による充放電期間（時刻ｔ２〜ｔ３）と後半のアナログ信号ＡＮの供給経路を介した充放電期間（時刻ｔ３〜ｔ４）との２段階に分かれる。前半の時刻ｔ２〜ｔ３の時間帯では、充放電回路１５によって急速に充放電が行なわれる。後半の時刻ｔ３〜ｔ４の時間帯では、アナログ信号ＡＮの供給経路を介して充放電が行なわれることによって、Ａ／Ｄ変換の保証精度を満たすレベルまで信号線ＬＡの電圧をアナログ信号ＡＮ２の電圧に一致させる。時刻ｔ３の時点で信号線ＬＡに付随する寄生容量Ｃ１の充放電はほとんど完了しているので、アナログ信号ＡＮの供給経路を介していても後半の充放電に要する時間はわずかである。この結果、信号線ＬＡの充放電に要する時間を全体として短縮することができる。ここで、時刻ｔ２〜ｔ３の前半の充放電時間と時刻ｔ３〜ｔ４の後半の充放電時間とは、できるだけ短い時間でＡ／Ｄ変換の保証精度を満たすことができるように予め設定される。
【００４０】
以上のとおり、実施の形態１に従うＡ／Ｄ変換部１０によれば、アナログ信号ＡＮをＡ／Ｄ変換器１２によってデジタル変換する場合、制御部１６は、まず、第２の信号選択部１３によってＡ／Ｄ変換するアナログ信号ＡＮを選択する。そして、制御部１６は、電圧比較部１４の判定結果に応じて、予め定める時間の間、信号線ＬＡの電圧が第２の信号選択部１３の出力電圧にほぼ等しくなるように充放電回路１５に充電または放電させる。その後、制御部１６は、第１の信号選択部１１によってＡ／Ｄ変換するアナログ信号ＡＮ２を選択する。こうして、Ａ／Ｄ変換が開始される。
【００４１】
このように、Ａ／Ｄ変換部１０では、信号線ＬＡの電圧とＡ／Ｄ変換するアナログ信号ＡＮの電圧とがほぼ等しくなるように、充放電回路１５によって信号線ＬＡを予備的にすばやく充電または放電する。この結果、高速動作時でも高い精度でＡ／Ｄ変換を行なうことができる。また、上記の制御は、第２の信号選択部１３を構成するアナログスイッチＧＢ、電圧比較部１４を構成するコンパレータＣＭＰ、および充放電回路１５を構成するＭＯＳトランジスタＰＱ，ＮＱという簡単な回路構成で実現することができる。
【００４２】
［実施の形態１の変形例］
図３の場合、時刻ｔ１〜ｔ２におけるアナログ信号ＡＮ１のＡ／Ｄ変換中は、第２の信号選択部１３は無選択の状態である。そして、時刻ｔ２になってから第２の信号選択部１３がアナログ信号ＡＮ２を選択するので、信号線ＬＢ１が充電されるまでの間はコンパレータＣＭＰ１が正確な判定結果を出力しない可能性がある。そこで、この変形例では、時刻ｔ１〜ｔ２の時間帯に、第２の信号選択部１３でアナログ信号ＡＮ２を選択することによって、信号線ＬＢ１予め充電または放電する。これによって、時刻ｔ２〜ｔ３の充放電回路１５による充放電時間を短縮させることができる。以下、この変形例に従って、端子Ｔ１に入力されたアナログ信号ＡＮ１をＡ／Ｄ変換している状態から、端子Ｔ２に入力されたアナログ信号ＡＮ２のＡ／Ｄ変換に切替える手順について説明する。
【００４３】
図４は、実施の形態１の変形例によるコントローラ１７の出力信号のタイミング図である。図４は上から順に、選択信号ＳＬＡの選択状態、Ａ／Ｄ変換制御信号ＡＤの波形、選択信号ＳＬＢの選択状態、および充放電イネーブル信号ＣＤＥ１の波形を示す。
【００４４】
図２、図４を参照して、時刻ｔ１では、選択信号ＳＬＡ１が既に活性状態（Ｈレベル）であり、信号選択部１１によって端子Ｔ１に入力されたアナログ信号ＡＮ１が選択された状態である。この状態で、Ａ／Ｄ変換制御信号ＡＤが活性状態（Ｈレベル）に切替わることによって、Ａ／Ｄ変換器１２は、信号選択部１１から出力されたアナログ信号ＡＮ１のＡ／Ｄ変換を開始する。
【００４５】
さらに、時刻ｔ１では、選択信号ＳＬＢ２が活性状態（Ｈレベル）に切替わることにより、信号選択部１３によって端子Ｔ２に入力されたアナログ信号ＡＮ２が選択される。これによって、コンパレータＣＭＰ１の＋端子に接続された信号線ＬＢ１がアナログ信号ＡＮ２の供給経路を介して充放電され、信号線ＬＢ１の電圧がアナログ信号ＡＮ２の電圧に等しくなる。なお、このとき、充放電イネーブル信号ＣＤＥ１〜ＣＤＥ４はいずれもＬレベル（非活性状態）であるので、信号線ＬＡの充放電は行なわれない。
【００４６】
次の時刻ｔ２で、選択信号ＳＬＡ１が非活性状態（Ｌレベル）に戻るので信号選択部１１が無選択の状態になる。これとともに、Ａ／Ｄ変換制御信号ＡＤも非活性状態（Ｌレベル）に戻ることによってアナログ信号ＡＮ１のＡ／Ｄ変換が終了する。
【００４７】
さらに、時刻ｔ２で、充放電イネーブル信号ＣＤＥ１が活性化することによって、コンパレータＣＭＰ１の電圧判定結果に応じてＭＯＳトランジスタＰＱ１またはＮＱ１が導通する。これによって、信号線ＬＡの電圧がアナログ信号ＡＮ２の電圧に近づくように充電または放電される。このとき、既に信号選択部１３によって端子Ｔ２に入力されたアナログ信号ＡＮ２が選択された状態であるので、信号線ＬＢ１の充放電は完了している。したがって、図３の場合に比べて、時刻ｔ３の当初からコンパレータＣＭＰの正確な判定結果に基づいて、信号線ＬＡの充放電ができる。
【００４８】
次の時刻ｔ３で、選択信号ＳＬＢ２が非活性状態（Ｌレベル）に戻るので信号選択部１３が無選択の状態になる。これとともに、充放電イネーブル信号ＣＤＥ１も非活性状態（Ｌレベル）に戻るので充放電回路１５による信号線ＬＡの充電または放電が終了する。
【００４９】
さらに、時刻ｔ３では、選択信号ＳＬＡ２が活性状態（Ｈレベル）に切替わることにより、信号選択部１１によって端子Ｔ２に入力されたアナログ信号ＡＮ２が選択される。この結果、アナログ信号ＡＮ２の供給経路を介して信号線ＬＡが充電または放電され、最終的に信号線ＬＡの電圧とアナログ信号ＡＮ２の電圧とが等しくなる。
【００５０】
次の時刻ｔ４で、Ａ／Ｄ変換制御信号ＡＤが活性化することによって、Ａ／Ｄ変換器１２は信号選択部１１から出力されたアナログ信号ＡＮ２のＡ／Ｄ変換を開始する。
【００５１】
さらに、時刻ｔ４では、選択信号ＳＬＢ３が活性状態（Ｈレベル）になることにより、信号選択部１３によって端子Ｔ３に入力されたアナログ信号ＡＮ３が選択される。これによって、コンパレータＣＭＰ２に接続された信号線ＬＢ２がアナログ信号ＡＮ３の供給経路を介して充電または放電される。
【００５２】
以上のとおり、実施の形態１の変形例によれば、アナログ信号ＡＮ１およびアナログ信号ＡＮ２をこの順でＡ／Ｄ変換器１２によってデジタル変換する場合、制御部１６は、Ａ／Ｄ変換器１２によってアナログ信号ＡＮ１をデジタル変換しているときに、第２の信号選択部１３にアナログ信号ＡＮ２を選択させる。これによって、コンパレータＣＭＰ１に接続された信号線ＬＢ１が充電または放電される。そして、アナログ信号ＡＮ１のデジタル変換が終了した後に、コンパレータＣＭＰ１の判定結果に応じて、予め定める時間の間、信号線ＬＡの電圧が第２の信号選択部１３の出力電圧にほぼ等しくなるように充放電回路１５に充電または放電させる。この結果、図３の場合に比べて充放電回路１５による充放電時間を短縮することができる。
【００５３】
［実施の形態２］
図５は、この発明の実施の形態２によるＡ／Ｄ変換部１０Ａの構成を示すブロック図である。図５のＡ／Ｄ変換部１０Ａは、Ａ／Ｄ変換器１２の前段、すなわち、Ａ／Ｄ変換器１２と充放電回路１５との間にサンプルホールド回路１９を含む点で、図２のＡ／Ｄ変換部１０と異なる。また、図５の制御部１６Ａのコントローラ１７Ａから出力される制御信号には、サンプルホールド回路１９の制御信号ＳＨがさらに含まれる。この点でも、図５のＡ／Ｄ変換部１０Ａは図２のＡ／Ｄ変換部１０と異なる。その他の点については、図５のＡ／Ｄ変換部１０Ａは図２のＡ／Ｄ変換部１０と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５４】
サンプルホールド回路１９は、信号線ＬＡに挿入されたアナログスイッチＧＣと、アナログスイッチＧＣの出力ノードと接地ノードＧＮＤとの間に設けられたコンデンサＣ２とを含む。サンプル期間では、アナログスイッチＧＣがオン状態になり、コンデンサＣ２にアナログ信号ＡＮの電圧が保持される。ホールド期間では、アナログスイッチＧＣがオフ状態になり、コンデンサＣ２に保持された電圧がＡ／Ｄ変換器１２によってＡ／Ｄ変換される。アナログスイッチＧＣのオン／オフは、制御信号ＳＨによって制御される。実施の形態２の場合、制御信号ＳＨがＨレベルのときアナログスイッチＧＣがオン状態になり、制御信号ＳＨがＬレベルのとき、アナログスイッチＧＣがオフ状態になる。
【００５５】
実施の形態２のようにサンプルホールド回路１９を含むＡ／Ｄ変換部１０Ａの場合には、アナログ信号ＡＮの切替時には、寄生容量Ｃ１に加えてホールド用のコンデンサＣ２の充放電も必要になる。このため、実施の形態１の場合よりも信号線ＬＡの充放電に時間がかかることになる。
【００５６】
図６は、図５のコントローラ１７Ａの出力信号のタイミング図である。図６は上から順に、選択信号ＳＬＡの選択状態、サンプルホールド回路１９（Ｓ＆Ｈ）の制御信号ＳＨの波形、Ａ／Ｄ変換制御信号ＡＤの波形、選択信号ＳＬＢの選択状態、および充放電イネーブル信号ＣＤＥ１の波形を示す。
【００５７】
図６は、図３の制御手順にさらに制御信号ＳＨの制御が追加されたものである。図６の場合、制御信号ＳＨは、Ａ／Ｄ変換制御信号が活性状態（Ｈレベル）であるＡ／Ｄ変換中（たとえば、時刻ｔ１〜ｔ２）に、ＬレベルとなってアナログスイッチＧＣをオフ状態にする。それ以外のサンプル期間（たとえば、時刻ｔ２〜ｔ４）は、制御信号ＳＨはＨレベルとなってアナログスイッチＧＣをオン状態にする。
【００５８】
その他の制御信号ＳＬＡ，ＡＤ，ＳＬＢ，ＣＤＥについては図３と同様である。図６の場合、時刻ｔ２〜ｔ４の期間では、信号線ＬＡの充放電に加えてホールド用のコンデンサＣ２も充放電される。したがって、時刻ｔ２〜ｔ３の充放電回路１５による充放電時間と時刻ｔ３〜ｔ４のアナログ信号ＡＮの供給経路を介した充放電時間とは、ホールド用のコンデンサＣ２の充放電も考慮して、図３の場合よりも長い時間に設定される。
【００５９】
［実施の形態２の変形例１］
図７は、実施の形態２の変形例１によるコントローラ１７Ａの出力信号のタイミング図である。図７は上から順に、選択信号ＳＬＡの選択状態、サンプルホールド回路１９（Ｓ＆Ｈ）の制御信号ＳＨの波形、Ａ／Ｄ変換制御信号ＡＤの波形、選択信号ＳＬＢの選択状態、および充放電イネーブル信号ＣＤＥ１の波形を示す。
【００６０】
図７は、図４の実施の形態１の変形例の制御手順にさらに制御信号ＳＨの制御が追加されたものである。図７の場合、制御信号ＳＨは、Ａ／Ｄ変換制御信号が活性状態（Ｈレベル）であるＡ／Ｄ変換中（たとえば、時刻ｔ１〜ｔ２）に、ＬレベルとなってアナログスイッチＧＣをオフ状態にする。それ以外のサンプル期間（たとえば、時刻ｔ２〜ｔ４）は、制御信号ＳＨはＨレベルとなってアナログスイッチＧＣをオン状態にする。
【００６１】
その他の制御信号ＳＬＡ，ＡＤ，ＳＬＢ，ＣＤＥについては図４と同様である。図７の場合、時刻ｔ２〜ｔ４の期間では、信号線ＬＡの充放電に加えてホールド用のコンデンサＣ２も充放電される。
【００６２】
実施の形態２の変形例１によれば、実施の形態１の変形例の場合と同様に、アナログ信号ＡＮ１のＡ／Ｄ変換中の時刻ｔ１〜ｔ２に、電圧比較部１４の出力側の信号線ＬＢ１が予め充電または放電される。したがって、図６の場合に比べて充放電回路１５による充放電時間を短縮することができる。
【００６３】
［実施の形態２の変形例２］
図７の場合、時刻ｔ１〜ｔ２におけるアナログ信号ＡＮ１のＡ／Ｄ変換中は、制御信号ＳＨがＬレベルであるのでサンプルホールド回路１９のアナログスイッチＧＣはオフ状態となっている。したがって、この時間帯に信号線ＬＡを予め充電または放電しておくことが可能であり、これによって時刻ｔ２〜ｔ３の充放電時間を短縮することができる。以下、この変形例２に従って、端子Ｔ１に入力されたアナログ信号ＡＮ１をＡ／Ｄ変換している状態から、端子Ｔ２に入力されたアナログ信号ＡＮ２のＡ／Ｄ変換に切替える手順について説明する。
【００６４】
図８は、実施の形態２の変形例２によるコントローラ１７Ａの出力信号のタイミング図である。図８は上から順に、選択信号ＳＬＡの選択状態、サンプルホールド回路１９（Ｓ＆Ｈ）の制御信号ＳＨの波形、Ａ／Ｄ変換制御信号ＡＤの波形、選択信号ＳＬＢの選択状態、および充放電イネーブル信号ＣＤＥ１の波形を示す。
【００６５】
図５、図８を参照して、時刻ｔ１では、選択信号ＳＬＡ１が非活性状態（Ｌレベル）に切替わり（各選択信号ＳＬＡは無選択の状態）、サンプルホールド回路１９の制御信号ＳＨがＬレベルに切替わることによって、アナログ信号ＡＮ１のサンプリングが完了する。この状態で、Ａ／Ｄ変換制御信号ＡＤが活性状態（Ｈレベル）に切替わることによって、Ａ／Ｄ変換器１２は、コンデンサＣ２に保持されたアナログ信号ＡＮ１の電圧のＡ／Ｄ変換を開始する。
【００６６】
さらに、時刻ｔ１で、選択信号ＳＬＢ２が活性状態（Ｈレベル）に切替わることにより、信号選択部１３によって端子Ｔ２に入力されたアナログ信号ＡＮ２が選択される。この状態で、充放電イネーブル信号ＣＤＥ１が活性化するので、コンパレータＣＭＰ１の電圧判定結果に応じてＭＯＳトランジスタＰＱ１またはＮＱ１が導通する。この結果、信号線ＬＡの電圧がアナログ信号ＡＮ２の電圧に近づくように充電または放電される。このとき、アナログスイッチＧＣはオフ状態であるので、信号線ＬＡの充電または放電は行なわれるが、ホールド用のコンデンサＣ２の充電または放電は行なわれない。
【００６７】
次の時刻ｔ２で、Ａ／Ｄ変換制御信号ＡＤが非活性状態（Ｌレベル）になることによってアナログ信号ＡＮ１のＡ／Ｄ変換が終了する。さらに、サンプルホールド回路１９の制御信号ＳＨがＨレベルに切替わることによってアナログスイッチＧＣがオン状態になり、コンデンサＣ２が次にＡ／Ｄ変換するアナログ信号ＡＮ２の電圧レベルまで充電または放電される。
【００６８】
次の時刻ｔ３で、選択信号ＳＬＢ２が非活性状態（Ｌレベル）に戻るので信号選択部１３が無選択の状態になる。これとともに、充放電イネーブル信号ＣＤＥ１が非活性状態（Ｌレベル）になるので充放電回路１５による信号線ＬＡの充電または放電が終了する。
【００６９】
さらに、時刻ｔ３では、選択信号ＳＬＡ２が活性状態（Ｈレベル）になることにより、信号選択部１１によって端子Ｔ２に入力されたアナログ信号ＡＮ２が選択される。この結果、アナログ信号ＡＮ２の供給経路を介して信号線ＬＡが充電または放電され、最終的に信号線ＬＡおよびコンデンサＣ２の電圧がアナログ信号ＡＮ２の電圧に等しくなる。
【００７０】
次の時刻ｔ４で、選択信号ＳＬＡ１が非活性状態（Ｌレベル）に切替わり、サンプルホールド回路１９の制御信号ＳＨがＬレベルに切替わることによって、アナログ信号ＡＮ２のサンプリングが完了する。この状態で、Ａ／Ｄ変換制御信号ＡＤが活性状態（Ｈレベル）に切替わることによって、Ａ／Ｄ変換器１２は、コンデンサＣ２に保持されたアナログ信号ＡＮ２の電圧のＡ／Ｄ変換を開始する。
【００７１】
さらに、時刻ｔ４では、選択信号ＳＬＢ３が活性状態（Ｈレベル）になることにより、信号選択部１３によって端子Ｔ３に入力されたアナログ信号ＡＮ３が選択される。この状態で、充放電イネーブル信号ＣＤＥ２が活性化するので、コンパレータＣＭＰ２の電圧判定結果に応じてＭＯＳトランジスタＰＱ２またはＮＱ２が導通する。これによって、信号線ＬＡの電圧がその次にＡ／Ｄ変換するアナログ信号ＡＮ３の電圧にほぼ等しくなるように充電または放電される。
【００７２】
以上のとおり、実施の形態２の変形例２によれば、アナログ信号ＡＮ１およびアナログ信号ＡＮ２をこの順でＡ／Ｄ変換器１２によってデジタル変換する場合、制御部１６Ａは、サンプルホールド回路１９によって保持されたアナログ信号ＡＮ１をＡ／Ｄ変換器１２によってデジタル変換しているときから、第２の信号選択部１３によってアナログ信号ＡＮ２を選択する。そして、この状態で、電圧比較部１４の判定結果に応じて予め定める時間の間、信号線ＬＡの電圧が第２の信号選択部１３の出力電圧にほぼ等しくなるように充放電回路１５に充電または放電させる。
【００７３】
このように、実施の形態２の変形例２の場合、信号線ＬＡの充電または放電をアナログ信号ＡＮ１のＡ／Ｄ変換中に行ない、その後、アナログ信号ＡＮ１のＡ／Ｄ変換が終了してから、ホールド用のコンデンサＣ２の充電または放電を行なう。したがって、アナログ信号ＡＮ１のＡ／Ｄ変換が終了してから次のアナログ信号ＡＮ２のＡ／Ｄ変換が終了するまでの時間を、図６、図７の場合に比べて短縮することができる。
【００７４】
［実施の形態３］
図９は、この発明の実施の形態３によるＡ／Ｄ変換部１０Ｂの構成を示すブロック図である。
【００７５】
図９を参照して、充放電回路１５Ａは、昇圧回路２１および負昇圧回路２２をさらに含む点で、図２のＡ／Ｄ変換部１０の充放電回路１５と異なる。ここで、昇圧回路２１は、電源ノードＶＣＣに与えられた電源電圧をより高い電圧に変換して出力する回路であり、負昇圧回路２２は、接地ノードＧＮＤに与えられる接地電圧をより低い電圧に変換して出力する回路である。昇圧回路２１および負昇圧回路２２は、いわゆるチャージポンプ回路によって構成することができる。
【００７６】
図２の充放電回路１５を構成する各ＰチャネルＭＯＳトランジスタＰＱは、電源ノードＶＣＣと信号線ＬＡとの間に接続されていた。これに対して、図９の充放電回路１５Ａを構成する各ＭＯＳトランジスタＰＱは、昇圧回路２１の出力ノードと信号線ＬＡとの間に接続される。また、図２の充放電回路１５を構成する各ＮチャネルＭＯＳトランジスタＮＱは、接地ノードＧＮＤと信号線ＬＡとの間に接続されていた。これに対して、図９の充放電回路１５Ａを構成する各ＭＯＳトランジスタＰＱは、負昇圧回路２２の出力ノードと信号線ＬＡとの間に接続される。これらの点を除いて、図９のＡ／Ｄ変換部１０Ｂは図２のＡ／Ｄ変換部１０と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００７７】
昇圧回路２１および負昇圧回路２２を設けた効果は次のとおりである。
図２の実施の形態１の場合、充放電回路１５によって信号線ＬＡが充電されるときは、電源電圧に次第に近付くように信号線ＬＡの電圧が上昇する。逆に信号線ＬＡが放電されるときには接地電圧に次第に近付くように信号線ＬＡの電圧が減少する。したがって、Ａ／Ｄ変換を行なうアナログ信号ＡＮの信号レベルが電源電圧（または接地電圧）に近い場合には、信号線ＬＡの電圧が目標電圧である電源電圧（または接地電圧）に近づくにつれて電圧の変化が緩やかになってしまう。このため、アナログ信号ＡＮの信号レベルが電源電圧または接地電圧に近いほど充放電回路１５による充電または放電に長い時間がかかるという問題がある。
【００７８】
そこで、実施の形態３の充放電回路１５Ａでは、昇圧回路２１および負昇圧回路２２を設けることによって、信号線ＬＡが充電されるときには、電源電圧より高く昇圧された電圧に向かって信号線ＬＡの電圧が上昇するようにする。逆に信号線ＬＡが放電されるときには、接地電圧より低く変換された電圧に向かって信号線ＬＡの電圧が減少するようにする。これによって、Ａ／Ｄ変換を行なうアナログ信号ＡＮの信号レベルが電源電圧（または接地電圧）に近い場合でも、信号線ＬＡの充電または放電に要する時間を短縮することができる。
【００７９】
［実施の形態４］
図１０は、この発明の実施の形態４によるＡ／Ｄ変換部１０Ｃの構成を示すブロック図である。図１０のＡ／Ｄ変換部１０Ｃは、充放電回路１５Ｂの構成および制御部１６Ｂの構成が、図５の実施の形態２の充放電回路１５および制御部１６Ａと異なる。以下では、図２のＡ／Ｄ変換部１０および図５のＡ／Ｄ変換部１０Ａと異なる点について主に説明し、同一または相当する部分については同一の参照符号を付して説明を繰返さないことがある。
【００８０】
図１０の充放電回路１５Ｂは、昇圧回路２１と、コンパレータＣＭＰ１〜ＣＭＰ４にそれぞれ対応して設けられるＰチャネルＭＯＳトランジスタＰＱ１〜ＰＱ４（総称するとき、または不特定のものを示すとき、ＭＯＳトランジスタＰＱと記載する。）と、ＮチャネルＭＯＳトランジスタＮＱ０とを含む。
【００８１】
昇圧回路２１は、いわゆるチャージポンプ回路であり、電源ノードＶＣＣに与えられた電源電圧をより高い電圧に変換して出力する。
【００８２】
各ＰチャネルＭＯＳトランジスタＰＱは、昇圧回路２１の出力ノードと信号線ＬＡとの間に接続され、対応するコンパレータＣＭＰの出力がＨレベルのとき（第２の信号選択部１３の出力電圧が信号線ＬＡの電圧よりも大きいとき）導通する。これによって、信号線ＬＡが充電される。ただし、コンパレータＣＭＰの出力は、コントローラ１７Ｂから出力される充電イネーブル信号ＣＥ１〜ＣＥ４（総称するとき、または不特定のものを示すとき、充電イネーブル信号ＣＥと記載する。）のうち対応する信号が活性状態（Ｈレベル）のときのみ有効となる。対応する充電イネーブル信号ＣＥが非活性状態（Ｌレベル）のときは、対応するコンパレータＣＭＰの出力によらず、各ＭＯＳトランジスタＰＱは非導通になる。
【００８３】
ＮチャネルＭＯＳトランジスタＮＱ０は、接地ノードＧＮＤと信号線ＬＡとの間に接続され、放電イネーブル信号ＤＥが活性状態（Ｈレベル）のとき導通する。これによって、信号線ＬＡの電圧は放電されて接地電圧に近付く。
【００８４】
制御部１６Ｂは、第１、第２の信号選択部１１，１３、Ａ／Ｄ変換器１２、充放電回路１５Ｂ、およびサンプルホールド回路１９の動作を制御する。制御部１６Ｂは、コントローラ１７Ｂと、論理ゲートＸＡ１〜ＸＡ８，ＸＰ１〜ＸＰ４，１８（総称するとき、または不特定のものを示すとき、論理ゲートＸＡおよび論理ゲートＸＰと記載する。）とを含む。
【００８５】
コントローラ１７Ｂは、図１のデータバス３３を介してＣＰＵ３０の指令に基づいてＡ／Ｄ変換を行なうために、選択信号ＳＬＡ１〜ＳＬＡ８、選択信号ＳＬＢ１〜ＳＬＢ８、充電イネーブル信号ＣＥ１〜ＣＥ４、放電イネーブル信号ＤＥ、サンプルホールド回路１９の制御信号ＳＨ、およびＡ／Ｄ変換制御信号ＡＤを出力する。これらの信号のうち選択信号ＳＬＢ１〜ＳＬＢ８およびＡ／Ｄ変換制御信号ＡＤは、実施の形態１の場合と同様であるので説明を繰返さない。また、サンプルホールド回路１９の制御信号ＳＨは、実施の形態２の場合と同様であるので説明を繰返さない。
【００８６】
選択信号ＳＬＡ１〜ＳＬＡ８は、それぞれアナログスイッチＧＡ１〜ＧＡ８のオン／オフを制御するための信号である。実施の形態４の場合、各選択信号ＳＬＡは、Ｈレベルのとき活性状態となって対応するアナログスイッチＧＡをオン状態にする。ただし、充電イネーブル信号ＣＥ１〜ＣＥ４のいずれかが活性状態（Ｈレベル）のとき選択信号ＳＬＡが無効となる。このため、制御部１６Ｂには、選択信号ＳＬＡ１〜ＳＬＡ８にそれぞれ対応する論理ゲートＸＡ１〜ＸＡ８と論理ゲート１８とが設けられている。論理ゲート１８は、充電イネーブル信号ＣＥ１〜ＣＥ４の論理和を出力する。また、論理ゲートＸＡは、対応する選択信号ＳＬＡと論理ゲート１８の出力を反転させた信号との論理積を出力する。アナログスイッチＧＡ１〜ＧＡ８は、それぞれ論理ゲートＸＡ１〜ＸＡ８の出力がＨレベル（活性状態）のときオン状態になる。
【００８７】
充電イネーブル信号ＣＥ１〜ＣＥ４は、コンパレータＣＭＰ１〜ＣＭＰ４にそれぞれ対応する信号であり、既に説明したように、活性状態（Ｈレベル）のとき対応するコンパレータＣＭＰの出力を有効にする。この結果、充放電回路１５Ｂによって信号線ＬＡが充電される。この制御のため、制御部１６Ｂには論理ゲートＸＰ１〜ＸＰ４が設けられている。論理ゲートＸＰ１〜ＸＰ４は、コンパレータＣＭＰ１〜ＣＭＰ４にそれぞれ対応するとともに充電イネーブル信号ＣＥ１〜ＣＥ４にそれぞれ対応する。論理ゲートＸＰは、対応するコンパレータＣＭＰの出力がＨレベルであり、かつ、対応する充電イネーブル信号ＣＥがＨレベルのとき、Ｌレベルの活性信号を対応するＰチャネルＭＯＳトランジスタＰＱのゲート電極に出力する。
【００８８】
放電イネーブル信号ＤＥは、ＭＯＳトランジスタＮＱ０のゲート電極に出力され、活性状態（Ｈレベル）のとき)ＭＯＳトランジスタＮＱ０を導通させる。
【００８９】
次に、各制御信号ＳＬＡ，ＳＬＢ，ＣＤ，ＣＥ，ＳＨ，ＡＤを用いたコントローラ１７Ｂによる具体的な制御手順について説明する。以下の説明では、端子Ｔ１に入力されたアナログ信号ＡＮ１をＡ／Ｄ変換している状態から、端子Ｔ２に入力されたアナログ信号ＡＮ２のＡ／Ｄ変換に切替える手順について説明する。
【００９０】
図１１は、図１０のコントローラ１７Ｂの出力信号のタイミング図である。図１１は上から順に、選択信号ＳＬＡの選択状態、サンプルホールド回路１９（Ｓ＆Ｈ）の制御信号ＳＨの波形、Ａ／Ｄ変換制御信号ＡＤの波形、選択信号ＳＬＢの選択状態、充電イネーブル信号ＣＥ１の波形、および放電イネーブル信号ＤＥの波形を示す。
【００９１】
図１０、図１１を参照して、時刻ｔ１では、選択信号ＳＬＡ１が非活性状態（Ｌレベル）に切替わり（各選択信号ＳＬＡは無選択の状態）、サンプルホールド回路１９の制御信号ＳＨがＬレベルに切替わることによって、アナログ信号ＡＮ１のサンプリングが完了する。この状態で、Ａ／Ｄ変換制御信号ＡＤが活性状態（Ｈレベル）に切替わることによって、Ａ／Ｄ変換器１２は、コンデンサＣ２に保持されたアナログ信号ＡＮ１の電圧のＡ／Ｄ変換を開始する。
【００９２】
さらに、時刻ｔ１で、選択信号ＳＬＢ２が活性状態（Ｈレベル）になることにより、信号選択部１３によって端子Ｔ２に入力されたアナログ信号ＡＮ２が選択される。この状態で、放電イネーブル信号ＤＥが活性化するので、ＭＯＳトランジスタＮＱ０が導通する。この結果、信号線ＬＡの電圧が接地電圧まで放電される。このとき、アナログスイッチＧＣはオフ状態であるので、信号線ＬＡの放電は行なわれるが、ホールド用のコンデンサＣ２の放電は行なわれない。
【００９３】
次の時刻ｔ２で、Ａ／Ｄ変換制御信号ＡＤが非活性状態（Ｌレベル）になることによってアナログ信号ＡＮ１のＡ／Ｄ変換が終了する。そして、サンプルホールド回路１９の制御信号ＳＨがＨレベルに切替わることによってアナログスイッチＧＣがオン状態になる。この結果、サンプルホールド回路１９のコンデンサＣ２も放電される。
【００９４】
次の時刻ｔ３で、放電イネーブル信号ＤＥが非活性状態（Ｌレベル）に切替わり、充電イネーブル信号ＣＥ１が活性状態（Ｈレベル）に切替わるので、コンパレータＣＭＰ１の出力がＬレベルになるまで（信号選択部１３の出力電圧が信号線ＬＡの電圧以下になるまで）ＭＯＳトランジスタＰＱ１が導通する。この結果、信号線ＬＡおよびコンデンサＣ２の電圧がアナログ信号ＡＮ２の電圧まで充電される。
【００９５】
次の時刻ｔ４で、選択信号ＳＬＢ２が非活性状態（Ｌレベル）に戻るので信号選択部１３が無選択の状態になる。これとともに、充電イネーブル信号ＣＥ１が非活性状態（Ｌレベル）になるので充放電回路１５Ｂによる信号線ＬＡの充電が終了する。
【００９６】
さらに、時刻ｔ４では、選択信号ＳＬＡ２が活性状態（Ｈレベル）になることにより、信号選択部１１によって端子Ｔ２に入力されたアナログ信号ＡＮ２が選択される。この結果、アナログ信号ＡＮ２の供給経路を介して信号線ＬＡが充電または放電され、最終的に信号線ＬＡおよびコンデンサＣ２の電圧はアナログ信号ＡＮ２の電圧に等しくなる。
【００９７】
次の時刻ｔ５で、選択信号ＳＬＡ１が非活性状態（Ｌレベル）に切替わり、サンプルホールド回路１９の制御信号ＳＨがＬレベルに切替わることによって、アナログ信号ＡＮ１のサンプリングが完了する。この状態で、Ａ／Ｄ変換制御信号ＡＤが活性状態（Ｈレベル）に切替わることによって、Ａ／Ｄ変換器１２は、コンデンサＣ２に保持されたアナログ信号ＡＮ１の電圧のＡ／Ｄ変換を開始する。
【００９８】
さらに、時刻ｔ５では、選択信号ＳＬＢ３が活性状態（Ｈレベル）になることにより、信号選択部１３によって端子Ｔ３に入力されたアナログ信号ＡＮ３が選択される。この状態で、放電イネーブル信号ＤＥが活性化するので、ＭＯＳトランジスタＮＱ０が導通して、信号線ＬＡの電圧が接地電圧まで放電される。
【００９９】
以上のとおり、実施の形態４のＡ／Ｄ変換部１０Ｃによれば、アナログ信号ＡＮ１およびＡＮ２をこの順でＡ／Ｄ変換する場合、制御部１６Ｂは、信号線ＬＡの放電をアナログ信号ＡＮ１のＡ／Ｄ変換中に行なう。そして、アナログ信号ＡＮ１のＡ／Ｄ変換が終了した後に、制御部１６Ｂは、ホールド用のコンデンサＣ２も放電してから、信号線ＬＡおよびコンデンサＣ２をアナログ信号ＡＮ２の電圧まで充電するように制御する。このとき、信号線ＬＡおよびコンデンサＣ２は、昇圧回路２１によって昇圧された電圧で急速に充電される。この方法によれば、負昇圧回路２２は特に必要ではないので、実施の形態３よりも小規模の回路構成にすることができる。
【０１００】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０１】
【図１】この発明の実施の形態１の半導体装置としてのマイクロコンピュータ１の構成を示すブロック図である。
【図２】図１のＡ／Ｄ変換部１０の構成を示すブロック図である。
【図３】図２のコントローラ１７の出力信号のタイミング図である。
【図４】実施の形態１の変形例によるコントローラ１７の出力信号のタイミング図である。
【図５】この発明の実施の形態２によるＡ／Ｄ変換部１０Ａの構成を示すブロック図である。
【図６】図５のコントローラ１７Ａの出力信号のタイミング図である。
【図７】実施の形態２の変形例１によるコントローラ１７Ａの出力信号のタイミング図である。
【図８】実施の形態２の変形例２によるコントローラ１７Ａの出力信号のタイミング図である。
【図９】この発明の実施の形態３によるＡ／Ｄ変換部１０Ｂの構成を示すブロック図である。
【図１０】この発明の実施の形態４によるＡ／Ｄ変換部１０Ｃの構成を示すブロック図である。
【図１１】図１０のコントローラ１７Ｂの出力信号のタイミング図である。
【符号の説明】
【０１０２】
１  マイクロコンピュータ、１０，１０Ａ，１０Ｂ，１０Ｃ  Ａ／Ｄ変換部、１１  第１の信号選択部、１２  Ａ／Ｄ変換器、１３  第２の信号選択部、１４  電圧比較部、１５，１５Ａ，１５Ｂ  充放電回路、１６，１６Ａ，１６Ｂ  制御部、１７，１７Ａ，１７Ｂ  コントローラ、１９  サンプルホールド回路、２１  昇圧回路、２２  負昇圧回路、ＡＮ１〜ＡＮ８  アナログ信号、Ｃ１  寄生容量、Ｃ２  コンデンサ、ＣＭＰ１〜４  コンパレータ、ＧＡ１〜ＧＡ８  アナログスイッチ、ＧＢ１〜ＧＢ８  アナログスイッチ、ＧＣ  アナログスイッチ、ＧＮＤ  接地ノード、ＬＡ  信号線、ＬＢ１〜ＬＢ４  信号線、ＮＱ１〜ＮＱ４，ＮＱ０  ＮチャネルＭＯＳトランジスタ、ＰＱ１〜ＰＱ４  ＰチャネルＭＯＳトランスタ、ＶＣＣ  電源ノード、ＶＣＣ  電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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