(57)【要約】【課題】電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することを可能にする。【解決手段】表面にｎ型の半導体領域が設けられた半導体基板１０と、半導体領域上に離間して設けられたソース電極３０ａおよびドレイン電極３０ｂであって、ドレイン電極は半導体領域上に設けられ半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が半導体領域の半導体の価電子帯端よりも低いエネルギーを有するｎ型の第１半導体層３１ｂと、第１半導体層上に設けられた第１強磁性層３４ｂとを有し、ソース電極は半導体領域上に設けられた第２強磁性層３４ａを有する、ソース電極およびドレイン電極と、ソース電極とドレイン電極との間の半導体領域に設けられたゲート電極２４と、を備え、第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変である。【選択図】図５
2010225885.tif 000002
【特許請求の範囲】
【請求項１】
表面にｎ型の半導体領域が設けられた半導体基板と、
前記半導体領域上に離間して設けられたソース電極およびドレイン電極であって、
前記ドレイン電極は前記半導体領域上に設けられ前記半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が前記半導体領域の半導体の価電子帯端よりも低いエネルギーを有するｎ型の第１半導体層と、前記第１半導体層上に設けられた第１強磁性層とを有し、前記ソース電極は前記半導体領域上に設けられた第２強磁性層を有する、ソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体領域に設けられたゲート電極と、
を備え、前記第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変であることを特徴とするスピントランジスタ。
【請求項２】
前記ソース電極は、前記半導体領域と前記第２強磁性層との間に前記半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が前記半導体領域の半導体の価電子帯端よりも低いエネルギーを有するｎ型の第２半導体層を備えていることを特徴とする請求項１記載のスピントランジスタ。
【請求項３】
表面にｐ型半導体領域が設けられた半導体基板と、
前記半導体領域上に離間して設けられたソース電極およびドレイン電極であって、
前記ドレイン電極は前記半導体領域上に設けられ前記半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が前記半導体領域に形成される反転層の価電子帯端よりも低いエネルギーを有するｎ型の第１半導体層と、前記第１半導体層上に設けられた第１強磁性層とを有し、前記ソース電極は前記半導体領域上に設けられた第２強磁性層を有する、ソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体領域に設けられたゲート電極と、
を備え、前記第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変であることを特徴とするスピントランジスタ。
【請求項４】
前記ソース電極は、前記半導体領域と前記第２強磁性層との間に前記半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が前記半導体領域に形成される反転層の価電子帯端よりも低いエネルギーを有するｎ型の第２半導体層を備えていることを特徴とする請求項３記載のスピントランジスタ。
【請求項５】
表面にｐ型の半導体領域が設けられた半導体基板と、
前記半導体領域上に離間して設けられたソース電極およびドレイン電極であって、
前記ドレイン電極は前記半導体領域上に設けられ前記半導体領域の半導体よりもバンドギャップが大きくかつ伝導帯端が前記半導体領域の半導体の伝導帯端よりも高いエネルギーを有するｐ型の第１半導体層と、前記第１半導体層上に設けられた第１強磁性層とを有し、前記ソース電極は前記半導体領域上に設けられた第２強磁性層を有する、ソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体領域に設けられたゲート電極と、
を備え、前記第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変であることを特徴とするスピントランジスタ。
【請求項６】
前記ソース電極は、前記半導体領域と前記第２強磁性層との間に前記半導体領域の半導体よりもバンドギャップが大きくかつ伝導帯端が前記半導体領域の半導体の伝導帯端よりも高いエネルギーを有するｐ型の第２半導体層を備えていることを特徴とする請求項５記載のスピントランジスタ。
【請求項７】
表面にｎ型の半導体領域が設けられた半導体基板と、
前記半導体領域上に離間して設けられたソース電極およびドレイン電極であって、
前記ドレイン電極は前記半導体領域上に設けられ前記半導体領域の半導体よりもバンドギャップが大きくかつ伝導帯端が前記半導体領域に形成される反転層の伝導帯端よりも高いエネルギーを有するｐ型の第１半導体層と、前記第１半導体層上に設けられた第１強磁性層とを有し、前記ソース電極は前記半導体領域上に設けられた第２強磁性層を有する、ソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体領域に設けられたゲート電極と、
を備え、前記第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変であることを特徴とするスピントランジスタ。
【請求項８】
前記ソース電極は、前記半導体領域と前記第２強磁性層との間に前記半導体領域の半導体よりもバンドギャップが大きくかつ伝導帯端が前記半導体領域に形成される反転層の伝導帯端よりも高いエネルギーを有するｐ型の第２半導体層を備えていることを特徴とする請求項７記載のスピントランジスタ。
【請求項９】
２つの電界効果トランジスタを備え、前記２つの電界効果トランジスタのうち少なくとも一方が請求項１乃至８のいずれかに記載のスピントランジスタであり、前記２つの電界効果トランジスタには共通のフローティングゲートが設けられていることを特徴とするリコンフィギャラブル論理回路。
【請求項１０】
請求項１乃至８のいずれかに記載のスピントランジスタと、
前記第１強磁性層に電気的に接続された第１ビット線と、
前記第２強磁性層に電気的に接続された第２ビット線と、
前記ゲート電極に電気的に接続されたワード線と
を備えていることを特徴とする磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントランジスタ、このスピントランジスタを備えたリコンフィギャラブル論理回路および磁気メモリに関する。
【背景技術】
【０００２】
近年、電子の電荷とスピンの性質を同時に利用した新しいデバイスの研究が盛んになってきている。その中の１つであるスピントランジスタは、ソース電極およびドレイン電極に磁性体を用い、ソース電極およびドレイン電極の相対的な磁化方向を変えることにより出力特性を制御する（例えば、非特許文献１参照）。すなわち、ソース電極およびドレイン電極の相対的な磁化方向が略平行なときにドレイン電流ＩＤＰが多くなり、相対的な磁化方向が略反平行（略逆方向）であるときにドレイン電流ＩＤＡＰが少なくなることを利用する。
【０００３】
このスピントランジスタをメモリまたはリコンフィギュラブルロジック回路に用いる際には磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差を大きくする必要がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】S. Sugahara and M. Tanaka, Appl. Phys. Lett. 84(2004)2307
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、後述するように、従来のスピントランジスタでは、電子と正孔の相互作用により、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値が減少するという問題がある。
【０００６】
本発明は、上記事情を考慮してなされたものであって、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することのできるスピントランジスタ、このスピントランジスタを備えたリコンフィギャラブル論理回路および磁気メモリを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によるスピントランジスタは、表面にｎ型の半導体領域が設けられた半導体基板と、前記半導体領域上に離間して設けられたソース電極およびドレイン電極であって、前記ドレイン電極は前記半導体領域上に設けられ前記半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が前記半導体領域の半導体の価電子帯端よりも低いエネルギーを有する第１半導体層と、前記第１半導体層上に設けられた第１強磁性層とを有し、前記ソース電極は前記半導体領域上に設けられた第２強磁性層を有する、ソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記半導体領域に設けられたゲート電極と、を備え、前記第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変であることを特徴とする。
【０００８】
また、本発明の第２の態様によるスピントランジスタは、表面にｐ型半導体領域が設けられた半導体基板と、前記半導体領域上に離間して設けられたソース電極およびドレイン電極であって、前記ドレイン電極は前記半導体領域上に設けられ前記半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が前記半導体領域に形成される反転層の価電子帯端よりも低いエネルギーを有するｎ型の第１半導体層と、前記第１半導体層上に設けられた第１強磁性層とを有し、前記ソース電極は前記半導体領域上に設けられた第２強磁性層を有する、ソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記半導体領域に設けられたゲート電極と、を備え、前記第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変であることを特徴とする。
【０００９】
また、本発明の第３の態様によるスピントランジスタは、表面にｐ型の半導体領域が設けられた半導体基板と、前記半導体領域上に離間して設けられたソース電極およびドレイン電極であって、前記ドレイン電極は前記半導体領域上に設けられ前記半導体領域の半導体よりもバンドギャップが大きくかつ伝導帯端が前記半導体領域の半導体の伝導帯端よりも高いエネルギーを有するｐ型の第１半導体層と、前記第１半導体層上に設けられた第１強磁性層とを有し、前記ソース電極は前記半導体領域上に設けられた第２強磁性層を有する、ソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記半導体領域に設けられたゲート電極と、を備え、前記第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変であることを特徴とする。
【００１０】
また、本発明の第４の態様によるスピントランジスタは、表面にｎ型の半導体領域が設けられた半導体基板と、前記半導体領域上に離間して設けられたソース電極およびドレイン電極であって、前記ドレイン電極は前記半導体領域上に設けられ前記半導体領域の半導体よりもバンドギャップが大きくかつ伝導帯端が前記半導体領域に形成される反転層の伝導帯端よりも高いエネルギーを有するｐ型の第１半導体層と、前記第１半導体層上に設けられた第１強磁性層とを有し、前記ソース電極は前記半導体領域上に設けられた第２強磁性層を有する、ソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記半導体領域に設けられたゲート電極と、を備え、前記第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変であることを特徴とする。
【００１１】
また、本発明の第５の態様によるリコンフィギャラブル論理回路は、２つの電界効果トランジスタを備え、前記２つの電界効果トランジスタのうち少なくとも一方が第１乃至第４の態様のいずれかのスピントランジスタであり、前記２つの電界効果トランジスタには共通のフローティングゲートが設けられていることを特徴とする。
【００１２】
また、本発明の第６の態様による磁気メモリは、第１および第２の態様のいずれかのスピントランジスタと、前記第１強磁性層に電気的に接続された第１ビット線と、前記第２強磁性層に電気的に接続された第２ビット線と、前記ゲート電極に電気的に接続されたワード線とを備えていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】スピントランジスタの断面図。
【図２】スピントランジスタの問題点を説明する図。
【図３】本発明の一実施形態によるｎチャネルスピントランジスタのエネルギーバンド図。
【図４】本発明の一実施形態によるｐチャネルスピントランジスタのエネルギーバンド図。
【図５】第１実施形態によるスピントランジスタの断面図。
【図６】第１実施形態の変形例によるスピントランジスタの断面図。
【図７】変形例のスピントランジスタのエネルギーバンド図。
【図８】第２実施形態によるスピントランジスタの断面図。
【図９】第２実施形態のスピントランジスタのエネルギーバンド図。
【図１０】第３実施形態によるスピントランジスタの断面図。
【図１１】第４実施形態によるスピントランジスタの断面図。
【図１２】第５実施形態によるスピントランジスタの断面図。
【図１３】第６実施形態によるスピントランジスタの断面図。
【図１４】第７実施形態によるスピントランジスタの断面図。
【図１５】第８実施形態によるスピントランジスタの断面図。
【図１６】第９実施形態による論理回路を示す回路図。
【図１７】第９実施形態の論理回路の出力のフローティングゲート電圧依存性を示す図。
【図１８】第９実施形態の論理回路がＡＮＤ回路として機能する場合の論理表を示す図。
【図１９】第９実施形態の論理回路がＯＲ回路として機能する場合の論理表を示す図。
【図２０】第９実施形態の第１変形例による論理回路を示す図。
【図２１】第９実施形態の第２変形例による論理回路を示す図。
【図２２】第１０実施形態のＭＲＡＭの主要部の回路図。
【図２３】本発明の一実施形態によるｎチャネルスピントランジスタのエネルギーバンド図。
【図２４】本発明の一実施形態によるｐチャネルスピントランジスタのエネルギーバンド図。
【発明を実施するための形態】
【００１５】
本発明の実施形態を説明する前に本発明に至った経緯について説明する。
【００１６】
まず、図１に示すスピントランジスタにおいて、電子と正孔の相互作用によって、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値が減少する理由を説明する。このスピントランジスタは、図１に示すように、半導体基板１０の表面部分に設けられるチャネル領域１２となる半導体領域に形成される。このチャネル領域１２となる半導体領域上にはゲート絶縁膜２１０を挟むようにゲート電極２１２が設けられている。このゲート電極２１２を挟む半導体領域の一方の領域（ソース側の領域）上にはトンネルバリア層２０２ａを挟むように強磁性からなるソース電極２０４ａが設けられている。また、他方の領域（ドレイン側の領域）上にはトンネルバリア層２０２ｂを挟むように強磁性体からなるドレイン電極２０４ｂが設けられている。なお、図１に示すスピントランジスタにおいては、強磁性体からなるソース電極２０４ａの磁化方向は固定され、強磁性体からなるドレイン電極２０４ｂの磁化方向は可変となっている。
【００１７】
このスピントランジスタのソース電極２０４ａとドレイン電極２０４ｂ間にバイアス電圧を印加した際のエネルギーバンド図を図２に示す。この図２からわかるように、ソース電極２０４ａおよびドレイン電極２０４ｂの近傍では、強磁性体／トンネルバリア層／半導体（チャネル領域）からなる、いわゆるＭＩＳダイオードが形成されている。このＭＩＳダイオードが形成されているために、ソース電極２０４ａとドレイン電極２０４ｂとの間にバイアスを印加すると、ソース電極２０４ａからチャネル領域１２へ電子が注入されるだけでなく、ドレイン電極２０４ｂからチャネル領域１２へ正孔が注入される。すなわち、チャネル領域１２中を電子と正孔の２種類のキャリアが走行することになる。一般に、チャネル領域１２中に電子と正孔が同時に存在すると、これらの電子と正孔は相互作用してスピン緩和を引き起こし、磁気抵抗比が低減すること、すなわち磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少することがＢＡＰ(Bir,Aronov,Pikus)機構として知られている。
【００１８】
そこで、本発明者達は、スピン緩和を抑えてＩＤＰと、ＩＤＡＰとの差の絶対値を大きくするためには、電子と正孔のうち少数キャリアの注入を抑制する必要があり、少数キャリアの注入を抑制するために、トンネルバリア層と、チャネル領域となる半導体領域との間に（半導体領域の半導体よりも）大きなバンドギャップを有する半導体層を挿入すれば良いと考えた。一例として、チャネル領域にｎ−型ＧａＡｓ、挿入される半導体層にｎ＋型ＡｌＧａＡｓを用いた、デプレッション型、すなわちチャネル領域となる半導体領域と、挿入される半導体層とが同じ導電型であるｎ型スピントランジスタの場合のエネルギーバンド図を図３に示す。この図３は、デプレッション型のｎ型スピントランジスタがオン状態、すなわちゲートに電圧が印加されないときのエネルギーバンド図である。挿入される半導体層のＡｌＧａＡｓは高濃度にドープされているので電子に対する障壁は低くなっているが、そのバンドギャップが半導体領域のＧａＡｓのバンドギャップよりも大きいので正孔に対する障壁となる。このように構成されたトランジスタにおいては、チャネル領域への正孔の注入が抑制されるため電子と正孔の相互作用によるスピン緩和が抑制される。すなわち、ＩＤＰと、ＩＤＡＰの差の絶対値を大きくすることができる。
【００１９】
上述の説明と図３からわかるように、チャネル領域となる半導体領域がｎ型半導体からなる場合は、半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が半導体領域の半導体の価電子帯端よりも低いエネルギーを有する半導体層を、ドレイン側のチャネル領域（半導体領域）とトンネルバリア層との間に挿入すれば、少数キャリアである正孔のチャネル領域への注入を抑制することができる。
【００２０】
一方、チャネル領域となる半導体領域がｐ型半導体からなる場合、例えば、チャネル領域にｐ−型ＧａＡｓ、挿入される半導体層にｐ＋型ＡｌＧａＡｓを用いた場合、デプレッション型のｐ型スピントランジスタのエネルギーバンド図を図４に示す。この図４は、図３と同様に、デプレッション型のｐ型スピントランジスタがオン状態、すなわちゲートに電圧が印加されないときのエネルギーバンド図である。この場合、挿入される半導体層のＡｌＧａＡｓは高濃度にドープされているので正孔に対する障壁は低くなっているが、そのバンドギャップがチャネル領域のＧａＡｓのバンドギャップよりも大きいので電子に対する障壁となる。そして、この場合も、チャネル領域となる半導体領域がｎ型半導体からなる場合と同様に、チャネル領域の半導体よりもバンドギャップが大きくかつ伝導帯端がチャネル領域の半導体の伝導帯端よりも高いエネルギーを有する半導体層を、ドレイン側のチャネル領域とトンネルバリア層との間に挿入すれば、少数キャリアである電子のチャネル領域への注入を抑制することができる。
【００２１】
なお、上記説明では、スピントランジスタはデプレッション型であった。しかし、スピントランジスタがエンハンスメント型、すなわちチャネル領域と、挿入される半導体層とが異なる導電型である場合でも、挿入される半導体層を、デプレッション型と同様の特性を有する半導体層とすることにより、少数キャリアのチャネル領域への注入を抑制することができる。すなわち、チャネル領域となる半導体領域がｐ型半導体からなる場合は、図２３に示すように、半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端がオン状態の半導体領域の半導体（すなわちゲートに電圧が印加され、半導体領域に生じる反転層（ｎ型））の価電子帯端よりも低いエネルギーを有するｎ型の半導体層を、ドレイン側のチャネル領域（半導体領域）とトンネルバリア層との間に挿入すれば、少数キャリアである正孔のチャネル領域への注入を抑制することができる。
【００２２】
また、チャネル領域となる半導体領域がｎ型半導体からなる場合は、図２４に示すように、半導体領域の半導体よりもバンドギャップが大きくかつ伝導帯端がオン状態の半導体領域の半導体（すなわちゲートに電圧が印加され、チャネル領域に生じる反転層（ｐ型））の伝導帯端よりも高いエネルギーを有するｐ型の半導体層を、ドレイン側のチャネル領域（半導体領域）とトンネルバリア層との間に挿入すれば、少数キャリアである電子のチャネル領域への注入を抑制することができる。
【００２３】
以上の説明では、チャネル領域と挿入される半導体層に、それぞれＧａＡｓとＡｌＧａＡｓを用いた例を示したが、他の組み合わせについても適用することができる。例えば、ＳｉＧｅとＳｉの組み合わせ、ＧｅとＳｉＧｅの組み合わせなどである。他にも、III−Ｖ族半導体同士の組み合わせ、III−Ｖ族半導体とIV族半導体の組み合わせなどにも適用することができる。例えば、ＩｎＧａＡｓとＧａＡｓの組み合わせ、ＩｎＰとＧａＡｓの組み合わせなどである。
【００２４】
本発明は、本発明者達の上記知見に基づいてなされたものであり、以下に実施形態として図面を参照して説明する。
【００２５】
（第１実施形態）
本発明の第１実施形態によるスピントランジスタの断面を図５に示す。本実施形態のスピントランジスタは、図５に示すように、半導体基板１０の表面部分に設けられるチャネル領域１２となる半導体領域に形成される。なお、半導体領域は、半導体基板の一部の領域であってもよいし、半導体基板に形成されたウェル領域であってもよい。また、ＳＯＩ(Silicon On Insulator)基板のＳＯＩ層であってもよい。このチャネル領域１２となる半導体領域上にはゲート構造２０が設けられている。このゲート構造２０は、チャネル領域１２上に形成されたゲート絶縁膜２２と、このゲート絶縁膜２２上に形成されたゲート電極２４と、このゲート電極２４上に形成された接続電極２６とを備えている。
【００２６】
また、ゲート構造２０を挟む半導体領域の一方の領域（ソース側の領域）上にはソース電極３０ａが設けられ、他方の領域（ドレイン側の領域）上にはドレイン電極３０ｂが設けられている。ソース電極３０ａは、半導体領域上に形成された半導体層３１ａと、この半導体層３１ａ上に形成されたトンネルバリア層３３ａと、このトンネルバリア層３３ａ上に形成された強磁性層３４ａと、この強磁性層３４ａ上に形成された接続電極３８ａとを備えている。また、ドレイン電極３０ｂは、半導体領域上に形成された半導体層３１ｂと、この半導体層３１ｂ上に形成されたトンネルバリア層３３ｂと、このトンネルバリア層３３ｂ上に形成された強磁性層３４ｂと、この強磁性層３４ｂ上に形成された非磁性層３５ｂと、この非磁性層３５ｂ上に形成された強磁性層３６ｂと、この強磁性層３６ｂ上に形成された接続電極３８ｂとを備えている。なお、ドレイン電極３０ｂは、非磁性層３５ｂおよび強磁性層３６ｂを削除した構成とすることもできる。
【００２７】
チャネル領域１２となる半導体領域がｎ型半導体の場合は、半導体層３１ａ、３１ｂは、ｎ型であり、半導体領域（チャネル領域）の半導体のバンドギャップよりも大きなバンドギャップを有しかつ価電子帯の上端が半導体領域（チャネル領域）の半導体の価電子帯の上端よりも低いエネルギーを有している。この場合、ドレイン電極３０ｂに半導体層３１ｂを設け、ソース電極３０ａの半導体層３１ａを削除しても、少数キャリアである正孔のチャネル領域１２への注入を抑制することができる。
【００２８】
また、チャネル領域１２となる半導体領域がｐ型半導体の場合は、半導体層３１ａ、３１ｂは、ｐ型であり、半導体領域（チャネル領域）の半導体のバンドギャップよりも大きなバンドギャップを有しかつ伝導帯の下端が半導体領域（チャネル領域）の半導体の伝導帯の下端よりも高いエネルギーを有している。この場合、ドレイン電極３０ｂに半導体層３１ｂを設け、ソース電極３０ａの半導体層３１ａを削除しても、少数キャリアである電子のチャネル領域１２への注入を抑制することができる。
【００２９】
トンネルバリア層３３ａ、３３ｂをソース電極３０ａおよびドレイン電極３０ｂに設けたことにより、半導体基板１０の表面と強磁性層３４ａとの間で生じうる反応や、半導体基板１０の表面と強磁性層３４ｂとの間で生じうる反応をそれぞれ防止する役割を果たす。したがって、強磁性層３４ａと半導体基板１０の表面との間の接合、および強磁性層３４ｂと半導体基板１０の表面との間の接合を良好に形成することができ、トランジスタの製造歩留まりを向上させることが可能である。さらに、トンネルバリア層３３ａ、３３ｂを設けたことにより、チャネル領域１２に高スピン偏極率でキャリアを注入できる。その結果、強磁性層３４ａや強磁性層３４ｂの磁化方向の変化に伴うコンダクタンスの変化を大きくとることができる。なお、求められるトランジスタの性能等に応じて、半導体基板１０の表面と強磁性層３４ａとの間および半導体基板１０の表面と強磁性層３４ｂとの間のうち片方のみにトンネルバリア層を形成する構造を採用することも可能である。
【００３０】
ソース電極３０ａの強磁性層３４ａの磁化方向は固定されており（不変であり）、ドレイン電極３０ｂの強磁性層３４ｂの磁化方向は可変である。また、ドレイン電極３０ｂの強磁性層３６ｂの磁化方向は固定され（不変とされ）、強磁性層３４ａの磁化方向と略平行となっている。なお、ドレイン電極３０ｂにおいて、強磁性層３６ｂの磁化方向が強磁性層３４ａの磁化方向と略平行となるように固定されていることにより、強磁性層３４ｂの磁化方向をスピン注入電流によって反転する際に、強磁性層３４ｂの磁化に働くスピントルクを、強磁性層３６ｂを設けない場合に比べて、大きくすることができる。また、接続電極２６、３８ａ、３８ｂは保護層の役割も兼ねている。
【００３１】
本実施形態のスピントランジスタにおいては、ソース電極３０ａの接続電極３８ａと、ドレイン電極３０ｂの接続電極３８ｂとの間に電圧を印加した際の電流は、ゲート構造２０の接続電極２６に印加された電圧、および強磁性層３４ａと強磁性層３４ｂとの相対的な磁化方向に依存する。すなわち、ゲート構造２０にゲート電圧が印加された際に、強磁性層３４ａと強磁性層３４ｂとの相対的な磁化方向が略平行であれば、大きな電流ＩＤＰが流れ、略反平行であれば小さな電流ＩＤＡＰが流れる。なお、半導体や磁性体の構成を変えることによって、強磁性層３４ａと強磁性層３４ｂとの相対的な磁化方向が略平行であれば小さな電流ＩＤＰが流れ、略反平行であれば大きな電流ＩＤＡＰが流れるように構成することもできる。
【００３２】
この略平行な場合の電流と、略反平行場合の電流との差の絶対値が大きいほど、スピントランジスタとしての性能は高くなる。この電流差は強磁性層のスピン偏極率、強磁性層からチャネル領域へのスピン注入効率、チャネル領域中でのスピン緩和に依存する。また、ソース電極３０ａの接続電極３８ａと、ドレイン電極３０ｂの接続電極３８ｂとの間に印加するバイアス電圧を変化させると、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差も変化する。
【００３３】
次に、図５に示す本実施形態のスピントランジスタの製造方法について説明する。まず、半導体基板１０に不純物を導入しアニールすることによりチャネル領域１２となる半導体領域を形成する。その後、ＭＢＥ(Molecular Beam Epitaxy)やＣＶＤ(Chemical Vapor Deposition)などを用いて、上記半導体領域上に半導体層３１ａ、３１ｂを形成し、その後ゲートとなる部分の半導体層をエッチングによって除去し、チャネル領域１２となる半導体領域を露出させる。続いて、この露出した半導体領域上にゲート絶縁膜２２およびゲート電極２４を形成する。次に、トンネルバリア層３３ａ、３３ｂと、強磁性層３４ａ、３４ｂを順次形成する。その後、ドレイン電極側に非磁性層３５ｂ、強磁性層３６ｂを形成する。続いて、保護膜の役割も兼ねる接続電極３８ａ、２６、および３８ｂを、強磁性層３４ａ、ゲート電極２４、および強磁性層３６ｂ上にそれぞれ形成する。最後に、強磁性層３４ａ、強磁性層３４ｂ、強磁性層３６ｂに磁気異方性を付与するために磁場中において、２７０℃で１時間のアニールを行う。
【００３４】
以上説明したように、本実施形態のスピントランジスタは、半導体領域（チャネル領域）１２と、トンネルバリア層との間に半導体層３１ａ、３１ｂが設けられている。そして、半導体領域（チャネル領域）１２がｎ型半導体の場合には、これらのｎ型の半導体層３１ａ、３１は、半導体領域（チャネル領域）１２の半導体よりもバンドギャップが大きくかつ価電子帯の上端が半導体領域（チャネル領域）の半導体の価電子帯の上端よりも低いエネルギーを有しているので、少数キャリアとなる正孔のチャネル領域への注入を抑制することが可能となる。このため、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができる。
【００３５】
また、半導体領域（チャネル領域）１２がｐ型半導体の場合には、ｐ型の半導体層３１ａ、３１ｂは、半導体領域（チャネル領域）の半導体のバンドギャップよりも大きなバンドギャップを有しかつ伝導帯の下端が半導体領域（チャネル領域）の半導体の伝導帯の下端よりも高いエネルギーを有している。このため、正孔と少数キャリアとなる電子の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができる。
【００３６】
なお、本実施形態では、電極３０ａをソース電極として用い、電極３０ｂをドレイン電極として用いたが、電極３０ａをドレイン電極として用い、電極３０ｂをソース電極として用いてもよい。
【００３７】
（変形例）
次に、本実施形態の一変形例によるスピントランジスタの断面を図６に示す。この変形例のスピントランジスタは、図５に示す第１実施形態のスピントランジスタにおいて、ソース電極３０ａおよびドレイン電極３０ｂのトンネルバリア層３１ａ、３１ｂを削除した構成となっている。
【００３８】
本変形例のスピントランジスタにおいて、チャネル領域にｎ−型ＧａＡｓ、半導体層３１ａ、３１ｂにｎ＋型ＡｌＧａＡｓを用いた場合のエネルギーバンド図を図７に示す。半導体層３１ａ、３１ｂのＡｌＧａＡｓは高濃度にドープされているので電子に対する障壁は低くなっているが、そのバンドギャップがチャネル領域のＧａＡｓのバンドギャップよりも大きく、かつ価電子帯の上端が半導体領域（チャネル領域）の半導体の価電子帯の上端よりも低いエネルギーを有しているので、正孔に対する障壁となる。したがって、この場合、チャネル領域への正孔の注入が抑制されるため電子と正孔の相互作用によるスピン緩和が抑制される。すなわち、ＩＤＰと、ＩＤＡＰの差の絶対値を大きくすることができる。
【００３９】
この変形例も、第１実施形態と同様に、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができる。
【００４０】
（第２実施形態）
次に、本発明の第２実施形態によるスピントランジスタの断面を図８に示す。本実施形態のスピントランジスタは、図５に示す第１実施形態のスピントランジスタにおいて、ソース電極３０ａの半導体層３１ａとトンネルバリア層３３ａとの間に半導体層３２ａを設けるとともに、ドレイン電極３０ｂの半導体層３１ｂとトンネルバリア層３３ｂとの間に半導体層３２ｂを設けた構成となっている。これらの半導体層３２ａ、３２ｂは、半導体層３１ａ、３１ｂと同じ導電型の不純物が高濃度にドープされた半導体であるが、半導体層３１ａ、３１ｂに比べてバンドギャップが狭い半導体となっている。すなわち、本実施形態におけるソース電極３０ａ近傍のエネルギーバンド図は図９に示すようになっている。
【００４１】
本実施形態のスピントランジスタにおいては、小さなバンドギャップを有する半導体層３２ａ、３２ｂが挿入されているので、界面準位などによるフェルミレベルピニングなどが存在した場合においても磁性体／トンネルバリア層／半導体の接合抵抗を低減させることができる。また、第１実施形態と同様に、チャネル領域となる半導体領域よりも大きなバンドギャップを有する半導体層３１ａ、３１ｂによって少数キャリアのチャネル領域への注入を抑制することができるため、電子と正孔相互作用によるスピン緩和を抑えることができる。
【００４２】
なお、本実施形態においては、半導体層３２ａ、３２ｂは、半導体層３１ａ、３１ｂに比べてバンドギャップが狭い半導体となっていたが、不純物が高濃度にドープされた半導体であってかつチャネル領域となる半導体領域の半導体に比べてバンドギャップが狭い半導体であってもよい。この場合、本実施形態に比べて更に接合抵抗を低減することができる。
【００４３】
以上説明したように、本実施形態によれば、電子と正孔との相互作用によるスピン緩和を抑制しつつ、磁性体／トンネルバリア層／半導体の接合抵抗を低減させることができる。従って、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができるとともに、磁性体／トンネルバリア層／半導体の接合抵抗を低減させることができる。
【００４４】
なお、第１実施形態の変形例と同様に、ソース電極３０ａおよびドレイン電極３０ｂはトンネルバリア層を削除した構成としてもよい。この場合、半導体層３２ａは強磁性層３４ａと半導体層３１ａとの間に設けられ、半導体層３２ｂは強磁性層３４ｂと半導体層３１ｂとの間に設けられる。
【００４５】
（第３実施形態）
次に、本発明の第３実施形態によるスピントランジスタの断面を図１０に示す。本実施形態のスピントランジスタは、図５に示す第１実施形態のスピントランジスタにおいて、ゲート構造２０のゲート絶縁膜２２を削除した構成となっている。すなわち、本実施形態のスピントランジスタは、ＭＥＳＦＥＴ構造を有している。
【００４６】
本実施形態も、第１実施形態と同様に、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができる。
【００４７】
なお、第１実施形態の変形例と同様に、ソース電極３０ａおよびドレイン電極３０ｂはトンネルバリア層を削除した構成としてもよい。
【００４８】
（第４実施形態）
次に、本発明の第４実施形態によるスピントランジスタの断面を図１１に示す。本実施形態のスピントランジスタは、図８に示す第２実施形態のスピントランジスタにおいて、ゲート構造２０のゲート絶縁膜２２を削除した構成となっている。すなわち、本実施形態のスピントランジスタは、ＭＥＳＦＥＴ構造を有している。
【００４９】
本実施形態も、第２実施形態と同様に、電子と正孔との相互作用によるスピン緩和を抑制しつつ、磁性体／トンネルバリア層／半導体の接合抵抗を低減させることができる。従って、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができるとともに、磁性体／トンネルバリア層／半導体の接合抵抗を低減させることができる。
【００５０】
なお、第１実施形態の変形例と同様に、ソース電極３０ａおよびドレイン電極３０ｂはトンネルバリア層を削除した構成としてもよい。この場合、半導体層３２ａは強磁性層３４ａと半導体層３１ａとの間に設けられ、半導体層３２ｂは強磁性層３４ｂと半導体層３１ｂとの間に設けられる。
【００５１】
（第５実施形態）
次に、本発明の第５実施形態によるスピントランジスタの断面を図１２に示す。本実施形態のスピントランジスタは、図５に示す第１実施形態のスピントランジスタにおいて、ソース電極３０ａの強磁性層３４ａと接続電極３８ａとの間に、強磁性層３４ａの磁化の方向を固定する反強磁性層３７ａを設けるとともに、ドレイン電極３０ｂの強磁性層３６ｂと接続電極３８ｂとの間に、強磁性層３６ｂの磁化の方向を固定する反強磁性層３７ｂを設けた構成となっている。
【００５２】
このように強磁性層３４ａ上に反強磁性層３７ａを設け、強磁性層３６ｂ上に反強磁性層３７ｂを設けることにより、強磁性層３４ａおよび強磁性層３６ｂの磁化安定性を得ることができ、安定した動作を実現することができる。
【００５３】
なお、本実施形態も、第１実施形態と同様に、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができる。
【００５４】
なお、第１実施形態の変形例と同様に、ソース電極３０ａおよびドレイン電極３０ｂはトンネルバリア層を削除した構成としてもよい。この場合、半導体層３２ａは強磁性層３４ａと半導体層３１ａとの間に設けられ、半導体層３２ｂは強磁性層３４ｂと半導体層３１ｂとの間に設けられる。
【００５５】
（第６実施形態）
次に、本発明の第６実施形態によるスピントランジスタの断面を図１３に示す。本実施形態のスピントランジスタは、図８に示す第２実施形態のスピントランジスタにおいて、ソース電極３０ａの強磁性層３４ａと接続電極３８ａとの間に、強磁性層３４ａの磁化の方向を固定する反強磁性層３７ａを設けるとともに、ドレイン電極３０ｂの強磁性層３６ｂと接続電極３８ｂとの間に、強磁性層３６ｂの磁化の方向を固定する反強磁性層３７ｂを設けた構成となっている。
【００５６】
このように強磁性層３４ａ上に反強磁性層３７ａを設け、強磁性層３６ｂ上に反強磁性層３７ｂを設けることにより、強磁性層３４ａおよび強磁性層３６ｂの磁化安定性を得ることができ、安定した動作を実現することができる。
【００５７】
なお、本実施形態も、第２実施形態と同様に、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができるとともに、磁性体／トンネルバリア層／半導体の接合抵抗を低減させることができる。
【００５８】
なお、第１実施形態の変形例と同様に、ソース電極３０ａおよびドレイン電極３０ｂはトンネルバリア層を削除した構成としてもよい。この場合、半導体層３２ａは強磁性層３４ａと半導体層３１ａとの間に設けられ、半導体層３２ｂは強磁性層３４ｂと半導体層３１ｂとの間に設けられる。
【００５９】
（第７実施形態）
次に、本発明の第７実施形態のスピントランジスタの断面を図１４に示す。本実施形態のスピントランジスタは、接合型電界効果スピントランジスタであり、図５に示す第１実施形態のスピントランジスタにおいて、ゲート構造２０をゲート構造２０Ａに置き換えた構成となっている。このゲート構造２０Ａは、チャネル領域１２となる半導体領域上にこの半導体領域と逆導電型の半導体からなるゲート電極２３と、このゲート電極２３上に形成された接続電極２６とを備えている。例えば、チャネル領域１２がｎ型半導体である場合は、ゲート電極２３はｐ型半導体から形成され、チャネル領域とゲート電極２３によってｐｎ接合が形成される。なお、半導体からなるゲート電極２３は、チャネル領域１２内表面部に埋め込まれるように形成してもよい。また、図１４は、ｎチャネルスピントランジスタを示しているが、ｐチャネルスピントランジスタであってもよい。この場合、チャネル領域がｐ型半導体から形成され、ゲート電極はｎ型半導体から形成される。
【００６０】
本実施形態の第１実施形態と同様に、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができる。
【００６１】
なお、第１実施形態の変形例と同様に、ソース電極３０ａおよびドレイン電極３０ｂはトンネルバリア層を削除した構成としてもよい。
【００６２】
また、図８に示す第２実施形態、図１２に示す第５実施形態のスピントランジスタにおけるゲート構造２０を、第７実施形態のゲート構造２０Ａに置き換えて、接合型電界効果スピントランジスタとしてもよい。
【００６３】
（第８実施形態）
次に、本発明の第８実施形態によるスピントランジスタを図１５に示す。上述の第１乃至第７実施形態においては、スピントランジスタは、デプレッション型であった。本実施形態のスピントランジスタはエンハンスメント型であり、図５に示す第１実施形態のスピントランジスタにおいてソース電極３０ａおよびドレイン電極３０ｂを、ソース電極３０Ａａおよびドレイン電極３０Ａｂにそれぞれ置き換えた構成となっている。なお、エンハンスメント型の場合のゲート電極２０の一部は、ソース電極３０Ａａおよびドレイン電極３０Ａｂの一部と重なるように形成するのが望ましいが、その端部がソース電極３０Ａａおよびドレイン電極３０Ａｂの端部に一致するように形成してもよい。
【００６４】
本実施形態のソース電極３０Ａａおよびドレイン電極３０Ａｂは、図５に示すソース電極３０ａおよびドレイン電極３０ｂの半導体層３１ａおよび半導体層３１ｂをそれぞれ半導体層３１Ａａおよび半導体層３１Ａｂに置き換えた構成となっている。半導体層３１Ａａおよび半導体層３１Ａｂは、半導体基板１０の表面領域に設けられたチャネル領域１２となる半導体領域とは、導電型が異なっている。
【００６５】
チャネル領域１２となる半導体領域がｐ型半導体の場合は、図２３に示すように、ｎ型半導体層３１Ａａ、３１Ａｂは、半導体領域１２の半導体のバンドギャップよりも大きなバンドギャップを有しかつ価電子帯の上端がオン状態の半導体領域１２の半導体（すなわち、ゲートに電圧が印加され、半導体領域に形成される反転層（ｎ型））の価電子帯の上端よりも低いエネルギーを有している。この場合、ドレイン電極３０Ａｂに半導体層３１Ａｂを設け、ソース電極３０Ａａの半導体層３１Ａａを削除しても、少数キャリアである正孔のチャネル領域１２への注入を抑制することができる。
【００６６】
また、チャネル領域１２となる半導体領域がｎ型半導体の場合は、図２４に示すように、ｐ型半導体層３１Ａａ、３１Ａｂは、半導体領域１２の半導体のバンドギャップよりも大きなバンドギャップを有しかつ伝導帯の下端がオン状態の半導体領域の半導体（すなわち、ゲートに電圧が印加され、半導体領域１２に形成される反転層（ｐ型））の伝導帯の下端よりも高いエネルギーを有している。この場合、ドレイン電極３０Ａｂに半導体層３１Ａｂを設け、ソース電極３０Ａａの半導体層３１Ａａを削除しても、少数キャリアである電子のチャネル領域１２への注入を抑制することができる。
【００６７】
このため、本実施形態のエンハンスメント型スピントランジスタにおいても、第１実施形態のデプレッション型スピントランジスタと同様に、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができる。
【００６８】
この第８実施形態と同様に、第２乃至第７実施形態およびその変形例のデプレッション型スピントランジスタにおいて、ソース電極およびドレイン電極の半導体層を、チャネル領域１２となる半導体領域と異なる導電型の半導体層に置き換えた構成、すなわちエンハンスメント型スピントランジスタとしてもよい。この場合も、第２乃至第７実施形態およびその変形例のデプレッション型スピントランジスタと同様に、電子と正孔の相互作用による、磁化方向が略平行なときの電流ＩＤＰと、磁化方向が略反平行なときの電流ＩＤＡＰとの差の絶対値の減少を抑制することができる。
【００６９】
また、上述の第１乃至第８実施形態において、強磁性層３４ａ、３４ｂ、３６ｂの磁化方向は、膜面に略平行であったが、膜面に略垂直であってもよい。ここで、「膜面」とは各層の上面を意味する。
【００７０】
なお、上述の第１乃至第８実施形態において、強磁性層３６ｂは省略してもよい。
【００７１】
上述の第１乃至第８実施形態において、以下の材料を採用することができる。まず、上記実施形態において、半導体基板１０として、ｎ型またはｐ型シリコン基板を用いることができ、さらに、Ｇｅ、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）や、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族、ＩＩ−ＶＩ族の化合物半導体や、ＩＶ族半導体（例えば、ダイヤモンド、ＳｉＣ、カーボンナノチューブ、グラフェンなどのグラファイト）や、磁性半導体などを用いることもできる。
【００７２】
強磁性層３４ａおよび強磁性層３６ｂは一方向異方性を有することが望ましく、強磁性層３４ｂは一軸異方性を有することが望ましい。各強磁性層の膜厚は０．１ｎｍから１００ｎｍが好ましい。さらに、これらの強磁性層の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。その材料は、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘやＣｏ２Ｍｎ１−ｘＦｅｘＳｉなどを用いることができる。また、Ｃｏ、Ｆｅ、Ｎｉまたはそれらの合金、Ｃｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃ０−Ｃｒ−Ｐｔや、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌなどの合金や、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎなどの磁性半導体からなる群から選択された磁性体を用いてもよい。なお、上記磁性材料に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００７３】
反強磁性層としては、Ｆｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などを用いることができる。
【００７４】
トンネルバリア層３３ａ、３３ｂとしては、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯなどを用いることができる。
【００７５】
また、非磁性層３５ｂとしては、Ｃｕ、Ｃｒ、Ａｕ、Ａｇ、Ｈｆ、Ｚｒ、Ｒｈ、Ｐｔ、Ｉｒ、Ａｌから選ばれた少なくとも１種の元素を含むか、または、これらの合金、もしくは、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯ、または、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）や、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体や、磁性半導体を用いることができる。また、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯなどを用いてもよい。
【００７６】
また、強磁性層３４ａ、強磁性層３４ｂ、強磁性層３６ｂの各層は、複数の強磁性膜の間に非磁性膜を挟み、これらの強磁性膜が非磁性膜を通して強磁性結合している積層膜（シンセティック強磁性結合積層膜）または反強磁性結合している積層膜（シンセティック反強磁性結合積層膜）を有していてもよい。例えば、第１強磁性膜／非磁性膜／第２強磁性膜の積層膜で、第１強磁性膜と第２強磁性膜が非磁性膜を通して強磁性結合または反強磁性結合している積層膜であってもよい。また、第１強磁性膜／第１非磁性膜／第２強磁性膜／第２非磁性膜／第３強磁性膜の積層膜や、第１強磁性膜／第１非磁性膜／第２強磁性膜／第２非磁性膜／第３強磁性膜／第３非磁性膜／第４強磁性膜の積層膜であってもよい。このような積層膜を有している場合は、スピントランジスタを微細化しても、熱擾乱に対する耐性を大きくすることができる。
【００７７】
上記第１乃至第８実施形態およびその変形例によるスピントランジスタを、図面を参照して詳細に説明したが、図面は模式的なものであり、各部分の大きさ、部分間の大きさの比率などは現実のものとは異なる。また、図面の相互間においても、同じ部分を差す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００７８】
（第９実施形態）
次に、本発明の第９実施形態によるリコンフィギャラブル論理回路を説明する。本実施形態のリコンフィギャラブル論理回路は、上述の第１、第２、第５、第６実施形態およびその変形例のいずれかのデプレッション型スピントランジスタ、またはこれらのデプレッション型スピントランジスタに対応するエンハンスメント型スピントランジスタを用いて構成した論理回路である。
【００７９】
まず、実際にリコンフィギャブルな論理回路に用いる場合の簡単な回路構成について説明する。実際にＭＯＳ型のスピントランジスタを用いてリコンフィギャラブルな論理回路を構成する場合、２つのＭＯＳＦＥＴ（ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ２）に共通のフローティングゲートを有していることが好ましい。
【００８０】
ＡＮＤ，ＯＲ回路が作製できれば、ＮＯＲ回路、排他的ＯＲ回路などの全ての回路を作製できるのでＡＮＤ回路、ＯＲ回路についてのみ図１６に示す。図示したように、本実施形態のリコンフィギャラブルな論理回路は、基本的には、上記第１、第２、第５、第６実施形態およびそれらの変形例のいずれかのスピントランジスタのゲート絶縁膜２２と、ゲート電極２４との間に、フローティングゲート（図示せず）と、電極間絶縁膜を設けた、２つのスピンＭＯＳＦＥＴ５０、５２を用いる。スピンＭＯＳＦＥＴ５０はｐ型のＭＯＳＦＥＴ、すなわちｐ型半導体基板のｎ型ウェル領域（図示せず）に設けられたＭＯＳＦＥＴであり、スピンＭＯＳＦＥＴ５２はｎ型のＭＯＳＦＥＴ、すなわちｐ型半導体基板のｐ型半導体領域に設けられたＭＯＳＦＥＴである。ＭＯＳＦＥＴ５０、５２のフローティングゲートを共通に接続し、ＭＯＳＦＥＴ５０のソースを電源Ｖｉｎｐに接続し、ＭＯＳＦＥＴ５２のソースを接地する。そして、ＭＯＳＦＥＴ５０のドレインとＭＯＳＦＥＴ５２のドレインを接続する。この共通接続したノードからの出力Ｖ１をインバータ６０に入力し、このインバータ６０の出力を本実施形態の論理回路の出力Ｖｏｕｔとする。
【００８１】
これにより、ＡＮＤ回路、ＯＲ回路を形成できる。図１７に示すようにフローティングゲート電圧Ｖｆｇが、ＭＯＳＦＥＴ５０のゲート入力ＡとＭＯＳＦＥＴ５２のゲート入力Ｂの和の１／２の場合に、ドレイン、ソースの半導体基板２に近い強磁性層のスピンモーメントが平行（Ｐ）または反平行（ＡＰ）の時の出力電圧Ｙが“１”または“０”と変化する。なお、本実施形態においては、ＭＯＳＦＥＴ５０のスピンモーメントは、常に平行となっている。
【００８２】
本実施形態の論理回路において、ＭＯＳＦＥＴ５２のソース電極３０ａ、ドレイン電極３０ｂの半導体基板に近い強磁性層、すなわち強磁性層３４ａ、３４ｂのスピンモーメントをＡＰ（反平行）状態とした場合にＭＯＳＦＥＴ５０、５２のゲート電極の入力Ａ、Ｂの値に対応する、フローティングゲートの電位Ｖｆｇ、ＭＯＳＦＥＴ５０，５２の共通接続ノードの電位Ｖ１、論理回路の出力Ｖｏｕｔの値を図１８に示す。また、ＭＯＳＦＥＴ５２のソース電極３０ａ、ドレイン電極３０ｂの半導体基板に近い強磁性層、すなわち強磁性層３４ａ、３４ｂのスピンモーメントをＰ（平行）状態とした場合にＭＯＳＦＥＴ５０、５２のゲート電極の入力Ａ、Ｂの値に対応する、フローティングゲートの電位Ｖｆｇ、ＭＯＳＦＥＴ５０，５２の共通接続ノードの電位Ｖ１、論理回路の出力Ｖｏｕｔの値を図１９に示す。図１８、図１９に示したように、ＭＯＳＦＥＴ５２のドレイン電極、ソース電極の半導体基板２に近い強磁性層のスピンモーメントが反平行の時にＡＮＤ回路、平行の時にＯＲ回路となる。このため、ドレイン電極３０ｂの強磁性層３４ｂのスピンモーメントを変えてプログラムしなおすことにより、論理回路を造り直すことなく構成することができ、すなわちリコンフィギャラブルな論理回路を得ることができる。
【００８３】
ＡＮＤ回路、ＯＲ回路の場合、全てのトランジスタをスピンＭＯＳＦＥＴにしても良いが、一部に通常のＭＯＳＦＥＴを用いてもかまわない。図２０に示すように２つのトランジスタの内一つ（例えばＭＯＳＦＥＴ５２）を第１、第２、第５、第６実施形態およびそれらの変形例のいずれかのスピンＭＯＳＦＥＴを用い、もう一つを通常の磁性体を用いないｐＭＯＳＦＥＴ５４を用いた場合も、一つのスピンＭＯＳＦＴＥ５２のソース電極３０ａ、ドレイン電極３０ｂの半導体基板に近い強磁性層のスピンモーメントを平行、反平行と制御することによって、同様の結果を得ることができる。
【００８４】
また、図２１に示すように、インバータ６０を用いなくともｎ型ＭＯＳＦＥＴ５２、ｐ型ＭＯＳＦＥＴ５０の接続を入れ替えることにより、ｐ型ＭＯＳＦＥＴ５０のソース電極、ドレイン電極の半導体基板に近い強磁性層のスピンモーメントを平行、反平行と制御することによっても、同様の効果が得られる。
【００８５】
上記論理回路として使用する場合は、スピントランジスタの情報を読み出すためのゲート電圧制御回路、センス電流を制御するセンス電流制御素子回路、書き込み電流制御回路、ドライバ−およびシンカーをさらに具備することとなる。
【００８６】
本実施形態に示したリコンフィギャブルな論理回路は一具体例であって、第１、第２、第５、第６実施形態およびそれらの変形例のいずれかのデプレッション型スピントランジスタ、またはこれらのデプレッション型スピントランジスタに対応するエンハンスメント型スピントランジスタを用いて形成することのできるリコンフィギャブルな論理回路は、本実施形態のリコンフィギャブルな論理回路に限られるものではない。
【００８７】
また、第１乃至第８実施形態のいずれかのスピントランジスタを用いて、論理回路等の集積回路を構成することができることは云うまでもない。
【００８８】
スピントランジスタを多数用いた論理回路を実現するためには、シンセティック反強磁性積層膜を用いるか、または磁化の向きが膜面に垂直な磁性層かを用いる必要がある。
【００８９】
シンセティック反強磁性積層膜に用いる強磁性膜（磁性材料）は、Ｎｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｎｉ合金または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）膜などのアモルファス材料、Ｃｏ基フルホイスラー材料からなる群より選ばれる少なくとも１種の薄膜またはそれら多層膜で構成されることが好ましい。ここで、Ｃｏ基フルホイスラー材料とは、Ｃｏ２ＡＢと表される材料であって、Ａは、Ｃｒ、Ｍｎ、Ｆｅ、Ｖ、およびＴｉのうちの少なくとも１つの元素を含み、Ｂは、Ａｌ、Ｓｉ、Ｇｅ、Ｇａ、Ｓｂ、およびＦｅのうちの少なくとも１つの元素を含む。なお、ＢがＦｅを含む場合は、ＡはＦｅを含まない。
【００９０】
磁化の向きが膜面に垂直な強磁性層としては、Ｆｅ−Ｐｄ、Ｆｅ−Ｐｔ、Ｆｅ−Ｐｄ−Ｐｔ、Ｃｏ／Ｎｉ積層膜、Ｆｅ／Ｐｄ積層膜、Ｆｅ／Ｐｔ積層膜であり、これら材料に磁気抵抗効果が大きくなる膜であるＮｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｎｉ合金または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系、またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）膜などのアモルファス材料、Ｃｏ基フルホイスラー材料を非磁性層（トンネル障壁含む）側に積層して用いることになる。なお、記号「−」は合金を示し、記号「／」は積層構造を示し、（  ，  ）は、括弧内の元素が少なくとも１つ含まれることを意味する。
【００９１】
非磁性層の材料は、Ｃｕ、Ａｇ、Ａｕなどの金属元素またはこれら合金、または酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯ）、酸化シリコン（ＳｉＯｘ）などの酸化物であることが好ましい。
【００９２】
シンセティック反強磁性積層膜に用いる非磁性層の材料は、Ｒｕ、Ｒｈ、Ｉｒまたはこれら合金であることが好ましい。
【００９３】
反強磁性層としては、ＰｔＭｎ、Ｉｒ−Ｍｎ、ＦｅＭｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎを用いることが好ましい。
【００９４】
（第１０実施形態）
次に、本発明の第１０実施形態によるスピン注入書き込み型の磁気メモリ（以下、ＭＲＡＭともいう）について説明する。本実施形態のＭＲＡＭは複数のメモリセルを有しており、各メモリセルは、記憶素子として第１乃至第８実施形態のスピントランジスタＴｒを備えている。
【００９５】
本実施形態のＭＲＡＭにおいては、メモリセルが例えば行列状に複数個設けられることにより、ＭＲＡＭのメモリセルアレイが形成される。図２２は、本実施形態のＭＲＡＭの主要部を示す回路図である。
【００９６】
図２２に示すように、それぞれがスピントランジスタＴｒを有する複数のメモリセル１０３が行列状に配置されている。同じ列に属するメモリセル１０３の一端は同一のビット線８２と接続され、他端は同一のビット線９２と接続されている。同じ行に属するメモリセル１０３のゲート電極（ワード線）８９は相互に接続され、さらにロウデコーダ１０１と接続されている。
【００９７】
ビット線８２は、トランジスタ等のスイッチ回路１０４を介して電流ソース／シンク回路１０５と接続されている。また、ビット線９２は、トランジスタ等のスイッチ回路１０６を介して電流ソース／シンク回路１０７と接続されている。電流ソース／シンク回路１０５、１０７は、書き込み電流（反転電流）を、接続されたビット線８２、９２に供給したり、接続されたビット線８２、９２から引き抜いたりする。
【００９８】
ビット線９２は、また、読み出し回路１０２と接続されている。読み出し回路１０２は、ビット線８２と接続されていてもよい。読み出し回路１０２は、読み出し電流回路、センスアンプ等を含んでいる。
【００９９】
書き込みの際、書き込み対象のメモリセルと接続されたスイッチ回路１０４、１０６およびスピントランジスタＴｒがオンされることにより、対象のメモリセルを介する電流経路が形成される。そして、電流ソース／シンク回路１０５、１０７のうち、書き込まれるべき情報に応じて、一方が電流ソースとして機能し、他方が電流シンクとして機能する。この結果、書き込まれるべき情報に応じた方向に書き込み電流が流れる。
【０１００】
書き込み速度としては、数ナノ秒から数マイクロ秒までのパルス幅を有する電流でスピン注入書込みを行うことが可能である。
【０１０１】
読み出しの際、書き込みと同様にして指定されたスピントランジスタＴｒの強磁性層３４ｂに、読み出し電流回路によって磁化反転を起こさない程度の小さな読み出し電流が供給される。そして、読み出し回路１０２は、スピントランジスタＴｒの強磁性層３４ａ、３４ｂ磁化の状態に応じた抵抗値に起因する電流値あるいは電圧値を、参照値と比較することで、その抵抗状態を判定する。
【０１０２】
なお、読み出し時は、書き込み時よりも電流パルス幅が短いことが望ましい。これにより、読み出し時の電流での誤書込みが低減される。これは、書き込み電流のパルス幅が短い方が、書き込み電流値の絶対値が大きくなるということに基づいている。
【０１０３】
なお、本実施形態のＭＲＡＭにおいては、ソース電極３０ａの強磁性層３４ａおよびドレイン電極３０ｂの強磁性層３６ｂの磁化方向と、ドレイン電極３０ｂの強磁性層３４ｂとの磁化方向は、略平行または略反平行であった。
【０１０４】
しかし、第１反強磁性層と、磁化固着層と、トンネルバリア層と、磁化自由層と、第１反強磁性層よりも膜厚の薄い第２反強磁性層とがこの順序で積層された磁気抵抗効果素子を記憶素子として有するＭＲＡＭにおいて、磁化固着層の磁化方向に対して、磁化自由層の磁化方向を傾けることにより、スピン注入書き込みの際にスピン注入効率を高め、書き込み電流密度を低減することができることが知られている（例えば、特開２００７−２９９９３１号公報）。この場合、第１反強磁性層によって磁化固着層の磁化に一方向異方性を与えて磁化固着層の磁化方向を磁化固着層の磁化容易軸方向に平行にし、第２反強磁性層によって磁化自由層の磁化に一軸異方性を与えて磁化自由層の磁化方向を磁化固着層の磁化容易軸に対して傾けている。そして、この傾き角は、０度より大きく４５度以下の角度範囲にあるか、または１３５度以上１８０度よりも小さい角度の範囲にあることが好ましいことが知られている。
【０１０５】
そこで、本実施形態のＭＲＡＭにおいても、ソース電極３０ａの強磁性層３４ａおよびドレイン電極３０ｂの強磁性層３６ｂの磁化方向に対して、ドレイン電極３０ｂの強磁性層３４ｂとの磁化方向が傾いているようにすれば、スピン注入書き込みの際のスピン注入効率が高まり、書き込み電流密度を低減することができる。この場合、図１２に示すように、強磁性層３４ａ、強磁性層３６ｂの磁化に、それぞれ反強磁性層３７ａ、３７ｂによって一方向異方性を与えるとともに、強磁性層３４ｂと非磁性層３５ｂとの間に、反強磁性層３７ａ、３７ｂよりも膜厚が薄い反強磁性層（図示せず）を挿入して、強磁性層３４ｂの磁化に一軸異方性を与えることにより、ソース電極３０ａの強磁性層３４ａおよびドレイン電極３０ｂの強磁性層３６ｂの磁化方向に対して、ドレイン電極３０ｂの強磁性層３４ｂとの磁化方向を傾けることができる。このときの傾き角は、特開２００７−２９９９３１号公報に記載のＭＲＡＭと同様に、０度より大きく４５度以下の角度範囲にあるか、または１３５度以上１８０度よりも小さい角度の範囲にあることが好ましい。なお、この傾き角は、時計回り方向であってもよいし反時計回り方向であってもよい。
【実施例】
【０１０６】
次に、本発明の実施例について図面を参照して詳細に説明する。
【０１０７】
（実施例１）
本実施例として、図１３に示す構造を有するスピントランジスタを作製する。まず、通常のＣＭＯＳプロセスを用いてシリコンゲルマニウム基板１０上に素子分離領域（図示せず）を作製する。その後、不純物を注入してチャネル領域１２となる半導体領域を形成する。続いて、ＣＶＤを用いてシリコンからなる第１半導体層、およびシリコンゲルマニウムからなる第２半導体層を順次成膜する。
【０１０８】
次に、ＲＩＥ(Reactive Ion Etching)法を用いてゲート形成領域の第１半導体層および第２半導体層を除去し、ソース領域およびドレイン領域上に第１半導体層からなる半導体層３１ａおよび半導体３１ｂを残置するとともに、半導体層３１ａおよび半導体層３１ｂ上に第２半導体層からなる半導体層３２ａおよび半導体層３２ｂを残置する。
【０１０９】
次に、ゲート形成領域に熱酸化法によりゲート絶縁膜２２となるシリコン酸化膜を成長させる。続いて、このゲート絶縁膜２２上にゲート電極２４となるポリシリコンを堆積する。ポリシリコンに不純物を注入し、アニールを行った後にフォトリソグラフィーやエッチングなどを用いてポリシリコンをパターニングし、ゲート電極２４を形成する。その後、自己整合プロセスを用いて、ゲート電極２４の側部にＳｉＯ２からなる側壁（図示せず）を形成する。
【０１１０】
次に、ゲート電極２４および側壁をマスクとして、ソース領域およびドレイン領域上のゲート絶縁膜をＲＩＥ法により除去し、ソース領域およびドレイン領域となる半導体基板の上面を露出させる。この露出された半導体基板の上面にトンネルバリア層３３ａ、３３ｂとなるＳｉＯ２層を形成する。その後、強磁性層３４ａおよび強磁性層３４ｂとして膜厚が３ｎｍの（Ｃｏ５０Ｆｅ５０）８０Ｂ２０層を形成し、続いて、非磁性層３５ｂとしてＭｇＯ層、強磁性層３６ｂとして膜厚が３ｎｍのＣｏ９０Ｆｅ１０層を形成し、反強磁性層３７ａおよび反強磁性層３７ｂとして膜厚が２０ｎｍのＰｔＭｎ層を堆積する。また、接続電極２６、３８ａ、３８ｂとなるＡｌ層を堆積する。
【０１１１】
各層のパターニングを行った後に、全面に層間絶縁膜を堆積し、この層間絶縁膜にコンタクトホールを形成し、コンタクトとなるＡｌ層および測定電極となるＡｌ配線を形成する。最後に、磁場中において２７０℃で１時間のアニールを行い、強磁性層３４ａ、３４ｂ、３６ｂに磁気異方性を与える。
【０１１２】
上記の手順で作製される本実施例のスピントランジスタに対して、ＩＤＰとＩＤＡＰのＶｄ（ドレイン電圧）依存性を測定する。測定手順は次の通りである。まず、閾値電圧Ｖｔｈ以上の電圧を電極１２６に印加し、その後に磁場を掃引し、強磁性層３４ａと強磁性層３４ｂの相対的な磁化方向を略平行にし、ＩＤＰのＶｄ依存性を測定する。次に、強磁性層３４ａと強磁性層３４ｂの相対的な磁化方向を略反平行にし、ＩＤＡＰのＶｄ依存性を測定する。
【０１１３】
次に参照用の試料として、半導体層３１ａ、３１ｂが形成されていない（挿入されていない）試料についても同様の測定を行う。両者の比較を行うと、半導体層３１ａ、３１ｂが形成されるスピントランジスタの方がＩＤＰとＩＤＡＰの差の絶対値が大きくなることから、半導体層３１ａ、３１ｂの挿入により、スピン緩和が抑制されることがわかる。
【０１１４】
なお、本発明は上記実施形態、実施例に限定されることは無い。例えば、チャネルの型としてはエンハンス型に限らずデプレション型のものを用いることができる。チャネルの製造方法としては、イオン注入のみならず、変調ドープを用いたヘテロ界面成長プロセスにより作製してもよい。
【０１１５】
また、上記実施形態、実施例の電界効果トランジスタを用いて集積回路を構成してもよい。上記実施形態、実施例の電界効果トランジスタと記憶素子とをメモリセルに備えるメモリを構成してもよい。例えば、誘電体キャパシタと組み合わせればＤＲＡＭ（Dynamic Random Access Memory）を、強誘電体キャパシタと組み合わせればＦＲＡＭ（Ferroelectric Random Access Memory）を、磁気抵抗効果素子と組み合わせればＭＲＡＭ（Magnetic Random Access Memory）を構成することができる。さらにまた、ＥＥＰＲＯＭ（データの書込みや消去を電気的に行うプログラム可能なリード・オンリ・メモリ）のトランジスタにも上記実施形態、実施例の電界効果トランジスタを適用することが可能である。
【０１１６】
さらにまた、上記実施形態、実施例のスピントランジスタの強磁性層３４ｂを有するドレイン電極を記憶部として用い、データを当該電極の磁化方向として記憶し、強磁性層３４ａを有するソース電極と、ドレイン電極間に生ずる磁気抵抗効果を利用して当該データを読み出すメモリを提供することもできる。
【０１１７】
その他、本発明は上記実施形態や実施例そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態や実施例に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態や実施例に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態や実施例にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１１８】
１０  半導体基板
１２  チャネル領域
２０  ゲート構造
２０Ａ  ゲート構造
２２  ゲート絶縁膜
２３  ゲート電極
２４  ゲート電極
２６  接続電極
３０ａ  ソース電極
３０ｂ  ドレイン電極
３１ａ  半導体層
３１ｂ  半導体層
３２ａ  半導体層
３２ｂ  半導体層
３３ａ  トンネルバリア層
３３ｂ  トンネルバリア層
３４ａ  強磁性層
３４ｂ  強磁性層
３５ｂ  非磁性層
３６ｂ  強磁性層
３７ａ  反強磁性層
３７ｂ  反強磁性層
３８ａ  接続電極
３８ｂ  接続電極
【図１】
2010225885.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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