(57)【要約】【課題】入力信号に同期したクロック信号と入力信号との位相差があったとしても、入力信号の再生に係るエラーレートの悪化を防止できるようにする。【解決手段】入力信号ＳＩとＰＬＬ回路２０により生成されたクロック信号ＣＬＫとの位相差に係る位相差信号ＰＳに応じて、比較値補正回路１２が比較値を補正し、クロック信号ＣＬＫを用いてサンプリングした入力信号ＳＩと補正された比較値と比較して、比較結果に基づき再生信号ＳＯを出力するようにして、入力信号とクロック信号との位相差によって生じていた入力信号と比較値との誤差を小さくし、入力信号の再生に係るエラーレートの悪化を防止できるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号を基にクロック信号を生成するとともに、前記入力信号と生成した前記クロック信号との位相差に係る位相差信号を出力するクロック生成回路と、
前記クロック生成回路より出力された前記位相差信号に応じて比較値を補正する比較値補正回路と、
前記クロック生成回路により生成された前記クロック信号を用いて前記入力信号をサンプリングし、サンプリングした前記入力信号と前記比較値補正回路により補正された前記比較値との比較を行い、当該比較の結果に基づき再生信号を出力する復号回路とを備えることを特徴とする信号処理装置。
【請求項２】
前記比較値補正回路は、
前記クロック生成回路より出力された前記位相差信号に基づいて、前記入力信号と前記クロック信号との位相差を補正量に変換する変換部と、
前記変換部により得られた前記補正量に応じて前記比較値を補正する補正部とを有することを特徴とする請求項１記載の信号処理装置。
【請求項３】
前記比較値補正回路は、前記入力信号と前記クロック信号との位相差に応じた前記比較値の補正を平均化する平均化処理部をさらに有することを特徴とする請求項２記載の信号処理装置。
【請求項４】
前記位相差信号は、前記入力信号と前記クロック信号との位相差の絶対値の情報を含むことを特徴とする請求項１〜３の何れか１項に記載の信号処理装置。
【請求項５】
前記復号回路は、サンプリングした前記入力信号と前記比較値補正回路により補正された複数の前記比較値の各々との比較を行い、前記複数の比較値のうち前記入力信号との差が最も小さい前記比較値に対応する信号を前記再生信号とすることを特徴とする請求項１〜４の何れか１項に記載の信号処理装置。
【請求項６】
入力信号と当該入力信号を基に生成されたクロック信号との位相差に係る位相差信号が入力され、当該位相差信号に応じて比較値を補正する比較値補正回路と、
前記クロック信号を用いて前記入力信号をサンプリングし、サンプリングした前記入力信号と前記比較値補正回路により補正された前記比較値との比較を行い、当該比較の結果に基づき再生信号を出力する復号回路とを備えることを特徴とする信号処理装置。
【請求項７】
前記入力信号と前記クロック信号との位相を比較し、当該比較の結果に基づいて前記位相差信号を出力する位相比較回路をさらに備えることを特徴とする請求項６記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に基づいて生成されるクロック信号に同期して入力信号をサンプリングし復号する信号処理装置に関する。
【背景技術】
【０００２】
ＤＶＤ等の光ディスク記録媒体に記録された信号の再生に係る手法の１つとして、例えばビタビ復号が使用されている。ビタビ復号は、入力信号と比較値とを比較して、入力信号との差が最も小さい比較値を割り出し、その比較値に該当するデータ列を再生データとする。例えば、図６に一例を示すように、入力信号（Ａ）と、データ列［０１０］に対応する第１の比較値（Ｂ）、データ列［１０１］に対応する第２の比較値（Ｃ）、データ列［１１１］に対応する第３の比較値（Ｄ）とを比較すると、（Ｃ）に示す第２の比較値との差が最も小さいため、（Ａ）に示す入力信号に対する再生データ列は［１０１］となる。
【０００３】
図７（Ａ）に示すように、記録媒体から読み出された入力信号ＳＩをビタビ復号によって復号する場合には、入力信号ＳＩに同期したクロック信号ＣＬＫがＰＬＬ回路７１により生成され、そのクロック信号ＣＬＫを用いて復号処理が行われる。ビタビ復号器７２は、図７（Ｂ）に示すように、ＰＬＬ回路７１からのクロック信号ＣＬＫに同期して入力信号ＳＩをサンプリングして比較値ＳＣとの比較を行い、比較結果に従って再生信号（再生データ）ＳＯを決定し出力する。
【０００４】
ここで、比較値として用いられる振幅基準値は、図７（Ｂ）に示すように入力信号ＳＩに対して精度よくクロック信号ＣＬＫが同期しているものとして決定されている。しかしながら、入力信号ＳＩとＰＬＬ回路７１により生成されたクロック信号ＣＬＫとには位相差（ジッタ）が存在する。この入力信号ＳＩとクロック信号ＣＬＫとの位相差は、再生に係るエラーレートを悪化させる１つの要因となる。入力信号ＳＩとクロック信号ＣＬＫとの位相差が大きい場合に、そのクロック信号ＣＬＫを用いてビタビ復号を行うと、図７（Ｃ）に示すように入力信号ＳＩと比較値ＳＣとの誤差ＳＥが大きくなりエラーレートの悪化につながる。
【０００５】
このような入力信号に同期したクロック信号を生成し、そのクロック信号を用いて入力信号のサンプリング等の処理を行う装置において、入力信号ＳＩとクロック信号ＣＬＫとの位相差に応じてクロック信号ＣＬＫの位相を調整する方法が提案されている（例えば、特許文献１〜３参照。）。
【０００６】
【特許文献１】特開平８−３１１０９号公報
【特許文献２】特開平８−３２８３４号公報
【特許文献３】特開２０００−２４３０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、入力信号に同期したクロック信号と入力信号との位相差は、入力信号の再生に係るエラーレートを悪化させる要因となっていた。
本発明の目的は、入力信号に同期したクロック信号と入力信号との位相差があったとしても、入力信号の再生に係るエラーレートの悪化を防止できるようにすることである。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、入力信号との比較が行われる比較値を補正する比較値補正回路と、入力信号を基に生成されたクロック信号を用いて入力信号をサンプリングして、補正された比較値と比較し、比較結果に基づき再生信号を出力する復号回路とを有する信号処理装置が提供される。比較値補正回路は、入力信号と入力信号を基に生成されたクロック信号との位相差に係る位相差信号に応じて比較値を補正する。
【発明の効果】
【０００９】
入力信号とクロック信号との位相差に係る位相差信号に応じて比較値を補正することで、位相差によって生じていた入力信号と比較値との誤差を小さくすることができ、入力信号の再生に係るエラーレートの悪化を防ぎ、エラーレートを改善することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態に係る信号処理装置の構成例を示すブロック図である。
本実施形態に係る信号処理装置は、ビタビ復号器１０及びＰＬＬ（Phase Locked Loop）回路２０を有する。
【００１１】
ビタビ復号器１０は、ＰＬＬ回路２０から供給されるクロック信号ＣＬＫを用いて入力信号ＳＩをサンプリングし、サンプリングした入力信号ＳＩと比較値との比較を行い、その比較結果に基づいて再生信号ＳＯを決定し出力する。例えば、ビタビ復号器１０は、クロック信号ＣＬＫを用いてサンプリングした入力信号ＳＩと複数の比較値の各々との比較を行い、複数の比較値のうち入力信号ＳＩとの差が最も小さい比較値に対応する信号を再生信号ＳＯとして出力する。ここで、本実施形態においては、入力信号ＳＩは、例えば光ディスク記録媒体（ＤＶＤ等）から読み出される信号であり、また例えば通信系であればアンテナやケーブルを介して入力される信号である。
【００１２】
ビタビ復号器１０は、ブランチメトリック計算回路１１、比較値補正回路１２、ＡＣＳ（Add-Compare-Select）演算器１３、パスメトリックメモリ１４、及びパスメモリ１５を有する。
【００１３】
ブランチメトリック計算回路１１は、クロック信号ＣＬＫに同期してサンプリングした入力信号ＳＩと比較値補正回路１２で補正された各比較値との差に対応したブランチメトリック値を計算する。
【００１４】
比較値補正回路１２は、クロック信号ＣＬＫと入力信号ＳＩとの位相差に係る位相差信号ＰＳが入力され、位相差信号ＰＳに応じて比較値を補正する。比較値補正回路１２は、位相差信号ＰＳに比例した値で比較値を補正する。
【００１５】
ＡＣＳ演算器１３は、ブランチメトリック計算回路１１により算出されたブランチメトリック値とパスメトリックメモリ１４に格納された前回演算した（１クロック前の）パスメトリック値とを加算する（Add）。そして、この加算後のパスメトリック値を２つずつ比較して（Compare）、小さい方のパスメトリック値を選択する（Select）。この選択されたパスメトリック値が新たなパスメトリック値としてパスメトリックメモリ１４に格納される。
【００１６】
ここで、パスメトリック値はブランチメトリック値の積算値に対応し、上述のように小さい方のパスメトリック値を選択することは、ビタビ復号処理における状態遷移のパスを選択することに相当する。ＡＣＳ演算器１３では、常にパスメトリック値が最小となるパスが選択される。このようにして選択されたパスに相当するデータはＡＣＳ演算器１３からパスメモリ１５に供給される。
【００１７】
パスメモリ１５では、選択された各パスに対応したデータが順次シフトされるとともに、その過程で、選択されなかった各パスに対応するデータが捨てられ生き残りパスに相当するデータがパスメモリ１５から再生信号ＳＯとして出力される。
【００１８】
ＰＬＬ回路２０は、入力信号ＳＩを基に入力信号ＳＩに同期したクロック信号ＣＬＫを生成し出力する。また、ＰＬＬ回路２０は、生成したクロック信号ＣＬＫと入力信号ＳＩとの位相を比較し、クロック信号ＣＬＫと入力信号ＳＩとの位相差に係る位相差信号ＰＳを出力する。ＰＬＬ回路２０は、位相比較器２１、フィルタ２２、及び発振器２３を有する。
【００１９】
位相比較器２１は、入力信号ＳＩ及びクロック信号ＣＬＫが入力され、入力信号ＳＩとクロック信号ＣＬＫとの位相を比較して位相差を検出する。位相比較器２１は、検出した入力信号ＳＩとクロック信号ＣＬＫとの位相差をフィルタ２２に出力する。
【００２０】
また、位相比較器２１は、入力信号ＳＩとクロック信号ＣＬＫとの位相比較の結果に基づいて位相差信号ＰＳを出力する。この位相差信号ＰＳには、入力信号ＳＩの立ち上がりエッジであるか又は立ち下がりエッジであるかを示す情報、クロック信号ＣＬＫに対して入力信号ＳＩの位相が進んでいるのか又は遅れているのかを示す情報、及びクロック信号ＣＬＫと入力信号ＳＩとの位相差の絶対値を示す情報が含まれる。
【００２１】
フィルタ２２は、位相比較器２１の出力に応じた電圧を発振器２３に出力する。例えば、フィルタ２２は、位相比較器２１で検出された入力信号ＳＩとクロック信号ＣＬＫとの位相差に応じて電荷が充電又は放電され、蓄積される電荷量に基づく電圧を出力する。
【００２２】
発振器２３は、例えば電圧制御発振器（ＶＣＯ）であり、フィルタ２２の出力電圧を入力電圧として、入力電圧に応じた発振周波数でクロック信号ＣＬＫを発振する。このクロック信号ＣＬＫは、ＰＬＬ回路２０の外部に出力されるとともに、ＰＬＬ回路２０内の位相比較器２１に出力される。
【００２３】
図２は、本実施形態における比較値の補正例を示す図である。図２（Ａ）及び（Ｂ）において、ＳＩは入力信号であり、ＳＣＡは補正前の比較値であり、ＳＣＢは補正後の比較値である。この比較値の補正は、ＰＬＬ回路２０の位相比較器２１から出力された、入力信号ＳＩとクロック信号ＣＬＫとの位相差に係る位相差信号ＰＳに応じて、比較値補正回路１２により行われる。
【００２４】
図２（Ａ）は、入力信号ＳＩに対してクロック信号ＣＬＫの位相が進んでいる（早い）場合の補正例を示している。入力信号ＳＩとクロック信号ＣＬＫとの位相差に応じた補正量を用いて補正後の比較値が算出され、補正前の比較値ＸＡは比較値ＸＢに補正され、補正前の比較値ＹＡは比較値ＹＢに補正される。
【００２５】
また、図２（Ｂ）は、入力信号ＳＩに対してクロック信号ＣＬＫの位相が遅れている（遅い）場合の補正例を示しており、同様にして、補正前の比較値ＸＡは比較値ＸＢに補正され、補正前の比較値ＹＡは比較値ＹＢに補正される。
【００２６】
図３は、本実施形態における比較値補正回路１２の構成例を示すブロック図である。
比較値補正回路１２は、ＰＬＬ回路２０の位相比較器２１から出力された位相差信号ＰＳに基づいて入力信号ＳＩとクロック信号ＣＬＫとの位相差を補正量に変換する変換部１００と、その補正量に応じて比較値を補正する補正部１１０とを有する。
【００２７】
変換部１００は、乗算器１０１及び変換係数格納部１０２を有する。変換部１００では、位相差信号ＰＳに基づく入力信号ＳＩとクロック信号ＣＬＫとの位相差に、変換係数格納部１０２から供給される変換係数αを乗算器１０１で乗ずることによって、入力信号ＳＩとクロック信号ＣＬＫとの位相差が補正量βに変換される。この補正量βは、補正部１１０に出力される。
【００２８】
ここで、変換係数αは、入力信号ＳＩとクロック信号ＣＬＫとの位相差を補正量に変換するための係数であり、入力信号ＳＩとクロック信号ＣＬＫとの位相差がどれだけの補正量に相当するかによって決まる。変換係数αは、ＰＬＬ回路２０の位相比較器２１の特性に応じて調整される。例えば、変換係数αは、ＰＬＬ回路２０のループゲインにより決まり、ループゲインが大きいほど変換係数αも大きくなる。
【００２９】
補正部１１０は、乗算器１１１及び比較値格納部１１２を有する。補正部１１０では、変換部１００からの補正量βを用いて、比較値格納部１１２から供給される補正前の比較値ＳＣＡに対する所定の演算が乗算器１１１で行われる。これにより、補正前の比較値ＳＣＡが補正量βで補正され補正後の比較値ＳＣＢとして出力される。
【００３０】
図２（Ａ）及び（Ｂ）に示したように、補正前の比較値ＸＡ、ＹＡに対応する補正後の比較値をＸＢ、ＹＢとすると、補正部１１０は、次のようにして補正後の比較値を算出する。
・入力信号ＳＩに対してクロック信号ＣＬＫの位相が早い場合
ＸＢ＝（１−β）×ＸＡ
ＹＢ＝（１＋β）×ＹＡ
・入力信号ＳＩに対してクロック信号ＣＬＫの位相が遅い場合
ＸＢ＝（１＋β）×ＸＡ
ＹＢ＝（１−β）×ＹＡ
【００３１】
なお、上述した説明では、入力信号ＳＩに対してクロック信号ＣＬＫの位相が早い場合と遅い場合について示したが、入力信号ＳＩに対してクロック信号ＣＬＫの位相が早いか遅いかを補正量βの正負により示す（符号としてその情報を含ませる）ようにしても良い。
【００３２】
また、変換部１００及び補正部１１０における演算手段は乗算器１０１、１１１に限定されるものではなく、上述した演算機能が実現できれば演算手段は任意であり、例えば加減算器等を含むようにして構成しても良い。
【００３３】
図４は、ＰＬＬ回路２０内の位相比較器２１での位相比較方法の一例を説明するための図である。図４において、ＳＩは入力信号であり、ＣＬＫはクロック信号である。
位相比較器２１は、入力信号ＳＩをクロック信号ＣＬＫによりサンプリングする。そして、中心レベルＬＶＣと交差する前後（例えば、中心レベルＬＶＣがゼロであればゼロクロス点の前後）でのサンプリング値を加算し、その平均（２で割ったもの）を位相差とする。図４に示した例では、中心レベルＬＶＣと交差する前後である時刻Ｔ１、Ｔ２でのサンプリング値をＰＡ、ＰＢとすると、図示するように位相差ＰＤは（ＰＡ＋ＰＢ）／２となる。
なお、図４を参照して説明した位相比較方法は一例であり、これに限定されるものではなく、他の方法で位相比較を行うようにしても良い。
【００３４】
以上、説明したように本実施形態によれば、入力信号ＳＩとＰＬＬ回路２０により生成されたクロック信号ＣＬＫとの位相差に係る位相差信号ＰＳに応じて、比較値補正回路１２がビタビ復号処理における比較値を補正する。そして、ビタビ復号器１０は、比較値補正回路１２により補正された比較値を用いて、入力信号ＳＩをビタビ復号処理し再生信号ＳＯを出力する。これにより、入力信号ＳＩとクロック信号ＣＬＫとの位相差に係る位相差信号ＰＳに応じて比較値が補正され、位相差によって生じていた入力信号ＳＩと比較値との誤差を小さくすることができ、入力信号ＳＩの再生に係るエラーレートの悪化を防ぐことができる。したがって、入力信号ＳＩとクロック信号ＣＬＫとの位相差による影響を緩和して、エラーレートを改善することができる。
【００３５】
なお、上述した説明では入力信号ＳＩとクロック信号ＣＬＫとの位相比較による各々の位相比較結果のみを考慮して、比較補正回路１２は比較値を補正するようにしているが、位相差に係る信用度が低くなる場合が考えられる。そこで、各々の位相比較結果のみに基づいて比較値を補正するのではなく、複数回の位相比較結果を考慮して、複数回の位相比較結果の平均に基づき比較値を補正するようにしても良く、位相比較結果におけるノイズ等の影響を軽減することができる。
【００３６】
図５は、本実施形態における比較値補正回路１２の他の構成例を示すブロック図である。図５に示す比較値補正回路１２は、複数回の位相比較結果の平均に基づいて比較値を補正するようにしたものである。この図５において、図３に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００３７】
図５において、１２０は平均化処理部である。平均化処理部１２０は、補正部１１０から出力される補正された比較値を平均化処理して補正後の比較値ＳＣＢとして出力する。例えば、ｎ回の位相比較結果の平均に基づいて比較値を補正する場合には、各回の位相比較結果により補正された比較値をＸＢ1、ＸＢ2、・・・、ＸＢnとすると、平均化処理部１２０は、（ＸＢ1＋ＸＢ2＋・・・＋ＸＢn）／ｎを算出して補正後の比較値ＳＣＢとして出力する。
【００３８】
なお、図５に示した比較値補正回路１２は、補正部１１０の後段に平均化処理部１２０を設けるようにしているが、平均化処理部１２０を設ける位置は任意である。例えば、変換部１００の前段に設けるようにして位相差信号ＰＳを平均化するようにしても良いし、変換部１００と補正部１１０との間に設けて補正量βを平均化するようにしても良い。
【００３９】
また、上述した説明では、ビタビ復号器１０内に比較値補正回路１２が設けられているが、ビタビ復号器１０の外部に比較値補正回路１２を設けるように構成されていても良い。
【００４０】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００４１】
（付記１）入力信号を基にクロック信号を生成するとともに、前記入力信号と生成した前記クロック信号との位相差に係る位相差信号を出力するクロック生成回路と、
前記クロック生成回路より出力された前記位相差信号に応じて比較値を補正する比較値補正回路と、
前記クロック生成回路により生成された前記クロック信号を用いて前記入力信号をサンプリングし、サンプリングした前記入力信号と前記比較値補正回路により補正された前記比較値との比較を行い、当該比較の結果に基づき再生信号を出力する復号回路とを備えることを特徴とする信号処理装置。
（付記２）前記比較値補正回路は、
前記クロック生成回路より出力された前記位相差信号に基づいて、前記入力信号と前記クロック信号との位相差を補正量に変換する変換部と、
前記変換部により得られた前記補正量に応じて前記比較値を補正する補正部とを有することを特徴とする付記１記載の信号処理装置。
（付記３）前記比較値補正回路は、前記入力信号と前記クロック信号との位相差に応じた前記比較値の補正を平均化する平均化処理部をさらに有することを特徴とする付記２記載の信号処理装置。
（付記４）前記位相差信号は、前記入力信号と前記クロック信号との位相差の絶対値の情報を含むことを特徴とする付記１〜３の何れか１項に記載の信号処理装置。
（付記５）前記復号回路は、サンプリングした前記入力信号と前記比較値補正回路により補正された複数の前記比較値の各々との比較を行い、前記複数の比較値のうち前記入力信号との差が最も小さい前記比較値に対応する信号を前記再生信号とすることを特徴とする付記１〜４の何れか１項に記載の信号処理装置。
（付記６）前記位相差信号は、前記入力信号の立ち上がりであるか又は立ち下がりであるかを示す情報、及び前記クロック信号に対して前記入力信号の位相が進んでいるのか又は遅れているのかを示す情報を含むことを特徴とする付記４記載の信号処理装置。
（付記７）入力信号と当該入力信号を基に生成されたクロック信号との位相差に係る位相差信号が入力され、当該位相差信号に応じて比較値を補正する比較値補正回路と、
前記クロック信号を用いて前記入力信号をサンプリングし、サンプリングした前記入力信号と前記比較値補正回路により補正された前記比較値との比較を行い、当該比較の結果に基づき再生信号を出力する復号回路とを備えることを特徴とする信号処理装置。
（付記８）前記比較値補正回路は、前記位相差信号に基づいて前記入力信号と前記クロック信号との位相差を補正量に変換し、得られた前記補正量に応じて前記比較値を補正することを特徴とする付記７記載の信号処理装置。
（付記９）前記入力信号と前記クロック信号との位相を比較し、当該比較の結果に基づいて前記位相差信号を出力する位相比較回路をさらに備えることを特徴とする付記７又は８記載の信号処理装置。
（付記１０）前記復号回路は、ビタビ復号器から構成されることを特徴とする付記１〜９の何れか１項に記載の信号処理装置。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係る信号処理装置の構成例を示す図である。
【図２】本実施形態における比較値の補正例を示す図である。
【図３】本実施形態における比較値補正回路の構成例を示す図である。
【図４】本実施形態における位相比較方法を説明するための図である。
【図５】本実施形態における比較値補正回路の他の構成例を示す図である。
【図６】ビタビ復号の原理を示す図である。
【図７】ビタビ復号を説明するための図である。
【符号の説明】
【００４３】
１０  ビタビ復号器
１１  ブランチメトリック計算回路
１２  比較値補正回路
１３  ＡＣＳ演算器
１４  パスメトリックメモリ
１５  パスメモリ
２０  ＰＬＬ回路
２１  位相比較器
２２  フィルタ
２３  発振器
１００  変換部
１１０  補正部
１２０  平均化処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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