(57)【要約】【課題】アナログ入力信号に含まれるランダム雑音電力を低減する構成を、回路規模を大きくすることなく、入力信号周波数が高くとも支障なく対応できるように実現できる離散時間系回路を提供すること。【解決手段】入力されるアナログ信号を、動作制御クロックｃｌｏｃｋの周期と同一の周期であるサンプリング周期の前半周期内において、互いにサンプリング期間が重なるとともに、該サンプリング期間の終了時刻が異なる関係を有する複数のサンプリングクロックφｓ１〜φｓｎによってサンプリングする複数のサンプリング回路１−１〜１−ｎと、複数のサンプリング回路１−１〜１−ｎでの各サンプリング値を動作制御クロックｃｌｏｃｋにおけるサンプリング周期の後半周期に対応する期間の開始に応答して平均化処理する平均化処理回路２とを備える。【選択図】        図１
2010193089.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号を複数回それぞれ異なる時刻でサンプリングし、複数のサンプリング結果を平均化する離散時間系回路であって、
前記アナログ信号を、前記離散時間系回路の動作制御クロックの周期と同一の周期であるサンプリング周期の前半周期内において、互いにサンプリング期間が重なるとともに、該サンプリング期間の終了時刻が異なる関係を有する複数のサンプリングクロックによってサンプリングする複数のサンプリング回路と、
前記複数のサンプリング回路での各サンプリング値を前記動作制御クロックにおける前記サンプリング周期の後半周期に対応する期間の開始に応答して平均化処理する平均化処理回路と、
を備えたことを特徴とする離散時間系回路。
【請求項２】
前記複数のサンプリングクロックのうちサンプリング期間の終了時刻が最も早いサンプリングクロックと最も遅いサンプリングクロックは、それぞれの終了時刻の時間差が、前記複数のサンプリングクロックにおけるサンプリング期間と非サンプリング期間のうち短い方よりも短い関係を有している
ことを特徴とする請求項１に記載の離散時間系回路。
【請求項３】
前記複数のサンプリング回路のそれぞれが備えるキャパシタは、サンプリング回路が１つである場合のキャパシタを複数に分割したそれぞれの分割キャパシタであることを特徴とする請求項１に記載の離散時間系回路。
【請求項４】
前記平均化処理回路は、前記複数のサンプリング回路のそれぞれが備えるキャパシタと１対１に接続される複数のスイッチであって、一のスイッチを複数に分割した分割スイッチを備えている、または、前記複数のサンプリング回路のそれぞれが備えるキャパシタが１対１に接続される複数に分割した反転入力端子を有する演算増幅器を備えていることを特徴とする請求項１に記載の離散時間系回路。
【請求項５】
前記複数のサンプリングクロックを生成する回路は、一のバッファを複数に分割した分割バッファの直列回路または並列回路で構成され、前記複数の分割バッファから前記複数のサンプリングクロックが１対１に出力されることを特徴とする請求項１に記載の離散時間系回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、離散時間系回路に関するものである。
【背景技術】
【０００２】
離散時間系回路は、入力段にアナログ入力信号をサンプリングして取り込む回路を備える回路であり、例えば、ＡＤＣ（Analog to Digital Converter：アナログディジタル変換器）や、Ｓ／Ｈ（Sample＆Hold：サンプルホールド）回路、ＳＣ（Switched Capacitor：スイッチドキャパシタ）積分器などを挙げることができる。
【０００３】
ところで、離散時間系回路の高精度化に伴い、離散時間系回路のＳＮ比が測定器のＳＮ比よりも高くなってきている。つまり、離散時間系回路の雑音フロアーレベルが測定器の雑音フロアーレベルよりも低い状況になっているので、離散時間系回路の雑音フロアーレベルを超えるランダム雑音が信号として測定器から入力することになり、離散時間系回路の特性を正確に測定するのが困難になってきている。これを回避するため、測定器に高ＳＮ比のものを使用すれば、測定系のコストアップを招来する。
【０００４】
一方、離散時間系回路自体の問題として、低電圧化により信号振幅が減少し、相対的に離散時間系回路内で生ずるランダム雑音電力が高くなり、ＳＮ比の劣化を招来している。そのため、例えば、離散時間系回路を多段に縦属接続した構成では、全雑音電力は各段の雑音電力の寄与分を合計したものとなるので、相当に大きなものとなる。しかし、離散時間系回路内で生ずるランダム雑音電力を低減するには電流を増加する必要があり、消費電力が増大する。
【０００５】
この離散時間系回路を多段に縦属接続した構成において、離散時間系回路内で生ずるランダム雑音電力の影響を考えると、前段の離散時間系回路は、後段の離散時間系回路に対して、上記の測定器での例と同様にランダム雑音を出力する信号源となっている。
【０００６】
そこで、本発明では、離散時間系回路内で生ずるランダム雑音電力の低減策を講ずるのではなく、離散時間系回路が、信号入力側のＳＮ比が悪くとも、出力側のＳＮ比が高くなるように、離散時間系回路に入力されるアナログ入力信号に含まれるランダム雑音電力を低減できる機能を備えることを考えるようにした。このように構成できれば、離散時間系回路自体のＳＮ比を高くすることができ、また、測定器による評価の上記した困難性を緩和できるようになる。
【０００７】
この点に関し、例えば、特許文献１では、動作制御クロックよりも高い周波数の複数のサンプリングクロックを用いて、アナログ入力信号を互いのサンプリング期間が重ならないように順にサンプリングし、それらのサンプリング値を加算平均化することで、アナログ入力信号に含まれるランダム雑音電力を低減する方法が提案されている。
【０００８】
しかし、特許文献１に記載の技術では、アナログ入力信号を互いのサンプリング期間が重ならないようにサンプリングするので、セトリング誤差が大きくなり、信号電力の劣化が起こり、また、アナログ信号が変化の大きい高周波数である場合に対応が困難になる。また、高速のサンプリングクロックを生成する回路が必要であり、等値の複数のサンプリングキャパシタを独立した部品で構成しているなどから、回路規模が大きくなり、消費電力が大きくなる、といった問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５ー２３５７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上記に鑑みてなされたものであり、アナログ入力信号を複数回、それぞれ異なる時刻でサンプリングし、それらのサンプリング値を平均化処理することで、入力されるアナログ信号に含まれるランダム雑音電力を低減する構成を、回路規模を大きくすることなく、入力信号周波数が高くとも支障なく対応できるように実現できる離散時間系回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願発明の一態様によれば、アナログ信号を複数回かつそれぞれ異なる時刻でサンプリングし、複数のサンプリング結果を平均化する離散時間系回路であって、前記アナログ信号を、前記離散時間系回路の動作制御クロックの周期と同一の周期であるサンプリング周期の前半周期内において、互いにサンプリング期間が重なるとともに、該サンプリング期間の終了時刻が異なる関係を有する複数のサンプリングクロックによってサンプリングする複数のサンプリング回路と、前記複数のサンプリング回路での各サンプリング値を前記動作制御クロックにおける前記サンプリング周期の後半周期に対応する期間の開始に応答して平均化処理する平均化処理回路とを備えたことを特徴とする離散時間系回路が提供される。
【発明の効果】
【００１２】
本発明によれば、アナログ入力信号を複数回、それぞれ異なる時刻でサンプリングし、それらのサンプリング値を平均化処理することで、入力されるアナログ信号に含まれるランダム雑音電力を低減する構成を、回路規模を大きくすることなく、入力信号周波数が高くとも支障なく対応できるように実現できるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１の実施の形態による離散時間系回路の要部構成を示すブロック図である。
【図２】図２は、図１に示す要部構成の動作等を説明するタイムチャートである。
【図３】図３は、本発明の第２の実施の形態として、離散時間系回路がＳ／Ｈ回路である場合の図１に示した要部構成の一例を示す回路図である。
【図４】図４は、本発明の第３の実施の形態として、離散時間系回路がＳ／Ｈ回路である場合の図１に示した要部構成の他の一例を示す回路図である。
【図５】図５は、本発明の第４の実施の形態として、離散時間系回路がＳＣ積分器である場合の図１に示した要部構成の一例を示す回路図である。
【図６】図６は、本発明の第５の実施の形態として、離散時間系回路がＳ／Ｈ回路である場合の図１に示した要部構成の他の一例を示す回路図である。
【図７】図７は、本発明の第６の実施の形態として、離散時間系回路がＳ／Ｈ回路である場合の図１に示した要部構成の他の一例を示す回路図である。
【図８】図８は、本発明の第７の実施の形態として、離散時間系回路がＳＣ積分器である場合の図１に示した要部構成の他の一例を示す回路図である。
【図９】図９は、本発明の第８の実施の形態として、図１に示すサンプリングクロック生成回路の構成例を示す回路図である。
【図１０】図１０は、本発明の第９の実施の形態として、本発明を適用する離散時間系回路の多段縦属接続システムの一例を示す構成ブロック図であり、（１）はパイプラインＡＤＣの構成ブロック図、（２）はデルタシグマＡＤＣの構成ブロック図である。
【図１１】図１１は、本発明の第１０の実施の形態として、ＤＡＣとＡＤＣが縦属接続されているシステムへの応用例を説明する構成ブロック図である。
【図１２】図１２は、図１１に示すＤＡＣの変換周期とＡＤＣのサンプリング時刻との関係を説明するタイムチャートである。
【図１３】図１３は、本発明の第１１の実施の形態として、ＤＡＣとＡＤＣとが集積回路チップに集積されている場合のＢＩＳＴへの応用例を説明する構成ブロック図である。
【発明を実施するための形態】
【００１４】
以下に添付図面を参照して、本発明の実施の形態による離散時間系回路を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１５】
以下に添付図面を参照して、本発明の実施の形態による離散時間系回路を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態による離散時間系回路の要部構成を示すブロック図である。前記したように、本発明で言う離散時間系回路は、ＡＤＣやＳ／Ｈ回路、ＳＣ積分器などである。
【００１７】
図１に示すように、本実施の形態では、この離散時間系回路の入力段に、アナログ信号Ｖｉｎをサンプリングして取り込む回路として、アナログ信号Ｖｉｎが並列に入力されるｎ（ｎ≧２）個のサンプリング回路１−１〜１−ｎと、ｎ個のサンプリング回路１−１〜１−ｎの各出力（サンプリング値）が入力される平均化処理回路２とを備えている。
【００１８】
そして、φｓ１〜φｓｎクロック生成回路３が、これらの回路要素が配置される同じ入力段に、または、当該離散時間系回路内の他の箇所、例えば、クロック発生部などに設けられている。
【００１９】
上記クロック発生部は、離散時間系回路が一般的に備えるものであるので、その図示を割愛したが、基本マスタクロックから、動作制御クロックｃｌｏｃｋ（後述する図２参照）と、主サンプリングクロックφｓ（後述する図２参照）と、図１に示す副サンプリングクロックφｓ１’とを発生するようになっている。主サンプリングクロックφｓは、後述する図２に示すように、動作制御クロックｃｌｏｃｋと重複しない関係で論理反転した波形変化を示すクロック信号である。また、副サンプリングクロックφｓ１’は、後述する図２では示してないが、主サンプリングクロックφｓと同じ論理状態で変化し、その高レベル期間が、主サンプリングクロックφｓの高レベル期間内において、主サンプリングクロックφｓの高レベル期間よりも早く終了する関係で生起する波形変化を示すクロック信号である。
【００２０】
φｓ１〜φｓｎクロック生成回路３は、当該離散時間系回路内の上記クロック発生部から出力される副サンプリングクロックφｓ１’に基づき、例えば、後述する図９に示すような構成でもって、ｎ個のサンプリング回路１−１〜１−ｎのそれぞれで用いる個別サンプリングクロックφｓ１〜φｓｎ（後述する図２参照）を生成する。
【００２１】
ｎ個のサンプリング回路１−１〜１−ｎは、それぞれ並列に入力されるアナログ信号Ｖｉｎを、φｓ１〜φｓｎクロック生成回路３から出力される個別サンプリングクロックφｓ１〜φｓｎの対応するものに従ってサンプリングし（後述する図２参照）、それぞれのサンプリング値を平均化処理回路２に出力する。
【００２２】
平均化処理回路２は、ｎ個のサンプリング回路１−１〜１−ｎで取得されたｎ個のサンプリング値を、当該離散時間系回路内の上記クロック発生部から出力される上記動作制御クロックｃｌｏｃｋに従って平均化処理し（後述する図２参照）、その平均化処理したアナログ信号Ｖｏｕｔを出力する。
【００２３】
次に、図２を参照して、動作について説明する。なお、図２は、図１に示す要部構成の動作等を説明するタイムチャートである。図２では、動作制御クロックｃｌｏｃｋと主サンプリングクロックφｓとの関係、主サンプリングクロックφｓと個別サンプリングクロックφｓ１〜φｓｎとの関係、及び個別サンプリングクロックφｓ１〜φｓｎ相互間の関係の一例が示されている。
【００２４】
図２おいて、主サンプリングクロックφｓは、動作制御クロックｃｌｏｃｋを重複しない関係で論理反転したクロック信号であり、その１クロック周期がサンプリング周期５である。図２に示す例では、このサンプリング周期５の前半周期５ａは高レベルであり、後半周期５ｂは低レベルである。動作制御クロックｃｌｏｃｋは、前縁と後縁のタイミングが主サンプリングクロックφｓのそれとは異なるが、サンプリング周期５の前半周期５ａに対応する期間は低レベルであり、後半周期５ｂに対応する期間８は高レベルである。
【００２５】
主サンプリングクロックφｓの高レベル期間である前半周期５ａでは、後述するようにｎ個のサンプリング回路１−１〜１−ｎにてサンプリング動作が行われ、動作制御クロックｃｌｏｃｋの高レベル期間である期間８では、後述するように平均化処理回路２にて平均化処理が行われる。
【００２６】
なお、副サンプリングクロックφｓ１’は、前記したように、高レベル期間の終了時刻（低レベルに立ち下がる時刻）がサンプリング周期５の前半周期５ａの期間内においてその前半周期５ａの終端時刻よりも早い時刻となるクロック信号である。
【００２７】
この副サンプリングクロックφｓ１’に基づき生成されるｎ個の個別サンプリングクロックφｓ１〜φｓｎは、サンプリング周期５の前半周期５ａの期間内において、高レベルであるサンプリング期間６を有し、その後はサンプリング周期５の後半周期５ｂの期間内一様に低レベルの非サンプリング期間となるクロック信号である。
【００２８】
図２に示すように、ｎ個の個別サンプリングクロックφｓ１〜φｓｎは、それぞれ、異なる開始時刻のもとで、それぞれのサンプリング期間６が互いに重なるように発生している。なお、理解を容易にするため、図２では、サンプリング期間６は、同じ長さの期間として示してあるが、互いに重なるサンプリング期間６が存在すればよく、長さは任意である。
【００２９】
そして、それぞれのサンプリング期間６の終了時刻（高レベルから低レベルに立ち下がる時刻）ｔ１〜ｔｎは、互いに異なる時刻になっている。個別サンプリングクロックφｓ１のサンプリング期間６の終了時刻ｔ１は最も早い終了時刻であり、個別サンプリングクロックφｓｎのサンプリング期間６の終了時刻ｔｎは最も遅い終了時刻であり、それらの間に、その他の個別サンプリングクロックのサンプリング期間６の終了時刻が適宜な間隔で並んでいる。
【００３０】
ここで、主サンプリングクロックφｓの高レベル期間である前半周期５ａでは、後述するようにｎ個のサンプリング回路１−１〜１−ｎにてサンプリング動作が行われ、動作制御クロックｃｌｏｃｋの高レベル期間である期間８では、後述するように平均化処理回路２にて平均化処理が行われる。これらのタイミング関係は、次のようになっている。
【００３１】
最終の個別サンプリングクロックφｓｎの終了時刻ｔｎよりも、サンプリング周期５の前半周期５ａの終端時刻（高レベルから低レベルに立ち下がる時刻）の方が遅く、さらに動作制御クロックｃｌｏｃｋの期間８の開始時刻（低レベルから高レベルに立ち上がる時刻）の方がそれらよりも遅い時刻である。このように、最終の個別サンプリングクロックφｓｎのサンプリング期間６と平均化処理期間である動作制御クロックｃｌｏｃｋの期間８とは重ならないようになっている。
【００３２】
このとき、主サンプリングクロックφｓの高レベル期間である前半周期５ａにおいて行われるサンプリング動作では、ｎ個の個別サンプリングクロックφｓ１〜φｓｎは、いずれの個別サンプリングクロックの開始時刻も、いずれの個別サンプリングクロックの終了時刻よりも早い時刻となる関係にあることが必要である。この関係を確実にするため、ｎ個の個別サンプリングクロックφｓ１〜φｓｎの相互間の関係として、最も早い終了時刻ｔ１と最も遅い終了時刻ｔｎとの時間差７を、サンプリング周期５の期間内において、ｎ個の個別サンプリングクロックφｓ１〜φｓｎにおける高レベル期間（サンプリング期間６）と低レベル期間（非サンプリング期間）のうち短い方の期間よりも短くなるように定めてある。
【００３３】
さて、サンプリング動作は次のように行われる。ｎ個のサンプリング回路１−１〜１−ｎには、サンプリング周期５の前半周期５ａの期間内、アナログ信号Ｖｉｎが、図示しないキャパシタに印加される。サンプリング回路１−１では、個別サンプリングクロックφｓ１のサンプリング期間６内におけるアナログ信号Ｖｉｎの信号電荷が図示しないキャパシタに蓄積され、サンプリング期間６の終了時刻ｔ１での値（サンプリング値）が平均化処理回路２に出力される。以降、最後のサンプリング回路１−ｎまで同様の動作が順々に行われる。
【００３４】
このサンプリング動作過程では、個別サンプリングクロックφｓ１〜φｓｎの各サンプリング期間６が互いに重なっているので、信号電力の劣化は少なく、またアナログ信号Ｖｉｎが変化の大きい高周波数であっても、その変化をサンプリング値に反映させることができる。
【００３５】
そして、サンプリング周期５の後半周期５ｂに対応する動作制御クロックｃｌｏｃｋが高レベルである期間８の開始に応答して、平均化処理回路２にて、ｎ個のサンプリング回路１−１〜１−ｎから並列に入力されるｎ個のサンプリング値が平均化処理される。
【００３６】
以上の動作過程においては、ｎ個のサンプリング回路１−１〜１−ｎのそれぞれでランダム雑音が発生するので、その発生するランダム雑音電力は、サンプリング回路が１つである場合のｎ倍になる。しかし、本実施の形態では、平均化処理するので、当該離散時間系回路として発生するランダム雑音電力は、サンプリング回路が１つである場合と同じレベルとなる。
【００３７】
一方、入力されるアナログ信号Ｖｉｎに含まれるランダム雑音は、サンプリング回路が１つである場合は、そのまま当該離散時間系回路の出力側に現れる。しかし、本実施の形態では、アナログ入力信号Ｖｉｎをｎ個の異なる時刻でサンプリングし、それらのサンプリング値を平均化処理するので、当該離散時間系回路に入力されるランダム雑音電力は１／ｎに低減されて出力側に送り出されることになる。これによって、ＳＮ比の高くない測定器による評価の困難性を緩和することができ、同時に当該離散時間系回路自体のＳＮ比を向上させることができる。
【００３８】
そして、本実施の形態では、アナログ入力信号Ｖｉｎを複数の異なる時刻でサンプリングするｎ個のサンプリング回路１−１〜１−ｎが互いに重なるサンプリング期間を有してサンプリング動作を行うようにした。これによって、従来例よりも、セトリング誤差は小さくなり、信号電力の劣化も少なくなり、また、入力信号周波数が高くとも支障なく対応できるようにようになる。
【００３９】
また、本実施の形態では、ｎ個のサンプリング回路１−１〜１−ｎで用いるサンプリングクロックφｓ１〜φｓｎの周波数は、副サンプリングクロックφｓ１’に基づき発生するので、主サンプリングクロックφｓと同じである、つまり動作制御クロックｃｌｏｃｋと同じである。したがって、高速のサンプリングクロックを生成する回路は不要になり、従来例よりも、回路規模や消費電力を小さくすることができる。なお、後述するように、図１に示した各要素も回路規模を大きくすることなく形成することができる。
【００４０】
以下、実施の形態として、図１に示した各要素の具体的な構成例や具体的な適用例を説明する。
【００４１】
（第２の実施の形態）
図３は、本発明の第２の実施の形態として、離散時間系回路がＳ／Ｈ回路である場合の図１に示した要部構成の一例を示す回路図である。
【００４２】
Ｓ／Ｈ回路の一般的な構成例（その１）として、アナログ信号Ｖｉｎの入力端子と回路グランドとの間に、第１のスイッチとキャパシタと第２のスイッチとをこの順に直列に配置し、キャパシタと第２のスイッチとの接続端を演算増幅器の反転入力端子に接続し、第１のスイッチとキャパシタとの接続端を第３のスイッチを介して演算増幅器の出力端子に接続したものがある。なお、演算増幅器の非反転入力端子は回路グランドに接続されている。
【００４３】
このＳ／Ｈ回路（その１）では、第１の実施の形態にて説明した、動作制御クロックｃｌｏｃｋと、主サンプリングクロックφｓと、副サンプリングクロックφｓ１’とが用いられる。
【００４４】
すなわち、このＳ／Ｈ回路（その１）では、動作制御クロックｃｌｏｃｋの前半周期（図２に示した前半期間５ａが対応する）の期間において、第１及び第２のスイッチがそれぞれ主サンプリングクロックφｓ、副サンプリングクロックφｓ１’によって閉成し、第３のスイッチが動作制御クロックｃｌｏｃｋによって開成することで、アナログ信号Ｖｉｎの信号電荷をキャパシタに蓄積するサンプリング動作が行われる。続いて、動作制御クロックｃｌｏｃｋの後半周期（図２に示した後半期間５ｂが対応する）の期間において、第１及び第２のスイッチがそれぞれ主サンプリングクロックφｓ、副サンプリングクロックφｓ１’によって開成し、第３のスイッチが動作制御クロックｃｌｏｃｋによって閉成することにより、キャパシタの両端が第３のスイッチを介して演算増幅器の反転入力端子と出力端子との間（負帰還路）に接続され、キャパシタに蓄積された信号電荷（サンプリング値）をホールド値として演算増幅器から出力する動作が行われる。
【００４５】
図３では、上記したＳ／Ｈ回路（その１）に本発明を適用した構成例が示されている。図３において、サンプリング回路１は、上記第１のスイッチに対応したスイッチＳＷ１０と、上記キャパシタに対応したｎ個のキャパシタＣ１１〜Ｃ１ｎと、上記第２のスイッチに対応したｎ個のスイッチＳＷ１１〜ＳＷ１ｎとで構成されている。
【００４６】
つまり、サンプリング回路１は、アナログ信号Ｖｉｎの入力端子と回路グランドとの間に、スイッチＳＷ１０とキャパシタＣ１１とスイッチＳＷ１１との直列回路による第１のサンプリング回路（図１に示したサンプリング回路１−１）、スイッチＳＷ１０とキャパシタＣ１２とスイッチＳＷ１２との直列回路による第２のサンプリング回路（図１に示したサンプリング回路１−２）、〜、スイッチＳＷ１０とキャパシタＣ１ｎとスイッチＳＷ１ｎとの直列回路による第ｎのサンプリング回路（図１に示したサンプリング回路１−ｎ）が並列に接続された構成である。
【００４７】
スイッチＳＷ１０は、図２に示した主サンプリングクロックφｓに従い、サンプリング周期５の前半周期５ａの期間内閉成する動作を行う。ｎ個のスイッチＳＷ１１〜ＳＷ１ｎは、図２に示した個別サンプリングクロックφｓ１〜φｓｎの対応するものに従い、サンプリング期間６の間閉成する動作を行う。これによって、アナログ信号Ｖｉｎの信号電荷がキャパシタＣ１１〜Ｃ１ｎに蓄積され、個別サンプリングクロックφｓ１〜φｓｎの終了時刻ｔ１〜ｔｎにおいてスイッチＳＷ１１〜ＳＷ１ｎが開成する時のキャパシタＣ１１〜Ｃ１ｎの蓄積電荷がサンプリング値として得られる。
【００４８】
ここで、ｎ個のキャパシタＣ１１〜Ｃ１ｎは、上記Ｓ／Ｈ回路（その１）でのキャパシタをｎ分割した分割キャパシタであり、上記Ｓ／Ｈ回路（その１）でのキャパシタの容量値をＣとすれば、ｎ個のキャパシタＣ１１〜Ｃ１ｎの容量値は、それぞれＣ／ｎである。また、ｎ個のスイッチＳＷ１１〜ＳＷ１ｎも、上記第２のスイッチをｎ分割したものである。したがって、サンプリング回路１の回路面積は、上記したＳ／Ｈ回路（その１）におけるサンプリング回路と同じ面積であり、オーバーヘッドは生じない。
【００４９】
また、平均化処理回路２は、上記第３のスイッチに対応したスイッチＳＷ２０と、追加したｎ個のスイッチＳＷ２１〜ＳＷ２ｎとで構成されている。ｎ個のスイッチＳＷ２１〜ＳＷ２ｎは、ｎ個のキャパシタＣ１１〜Ｃ１ｎとｎ個のスイッチＳＷ１１〜ＳＷ１ｎとの各接続端と演算増幅器１０の反転入力端子（−）との間に設けられている。スイッチＳＷ２０とｎ個のスイッチＳＷ２１〜ＳＷ２ｎは、共に、動作制御クロックｃｌｏｃｋの平均化処理期間（図２に示した後半期間５ｂに対応した期間８）の開始に応答して閉成する。
【００５０】
これによって、キャパシタＣ１１〜Ｃ１ｎの蓄積電荷（サンプリング値）をＶ１〜Ｖｎとすれば、演算増幅器１０の出力端子から、Ｖｏｕｔ＝（Ｖ１＋Ｖ２＋…＋Ｖｎ）／ｎなる加算平均値が出力される。
【００５１】
この平均化処理回路２の構成では、ｎ個のスイッチＳＷ２１〜ＳＷ２ｎの分だけ上記したＳ／Ｈ回路（その１）よりもオーバーヘッドになっている。しかし、ｎ個のスイッチＳＷ２１〜ＳＷ２ｎは、独立部品である一のスイッチをｎ分割して形成できるので、オーバーヘッドを少なくすることができる。
【００５２】
（第３の実施の形態）
図４は、本発明の第３の実施の形態として、離散時間系回路がＳ／Ｈ回路である場合の図１に示した要部構成の他の一例を示す回路図である。
【００５３】
Ｓ／Ｈ回路の一般的な構成例（その２）として、アナログ信号Ｖｉｎの入力端子と回路グランドの間に、第１のスイッチと第１のキャパシタと第２のスイッチとをこの順に直列に配置し、演算増幅器の反転入力端子と出力端子との間に第３のスイッチと第２のキャパシタとを並列に接続し、演算増幅器の反転入力端子に第４のスイッチを介して第１のキャパシタと第２のスイッチとの接続端を接続し、第１のスイッチと第１のキャパシタとの接続端を第５のスイッチを介して回路グランドに接続したものがある。なお、演算増幅器の非反転入力端子は回路グランドに接続されている。
【００５４】
このＳ／Ｈ回路（その２）でも、第１の実施の形態にて説明した、動作制御クロックｃｌｏｃｋと、主サンプリングクロックφｓと、副サンプリングクロックφｓ１’とが用いられる。
【００５５】
すなわち、このＳ／Ｈ回路（その２）では、動作制御クロックｃｌｏｃｋの前半周期（図２に示した前半期間５ａが対応する）の期間において、第１、第２及び第３のスイッチがそれぞれ主サンプリングクロックφｓ、副サンプリングクロックφｓ１’によって閉成し、第４及び第５のスイッチがそれぞれ動作制御クロックｃｌｏｃｋによって開成することにより、アナログ信号Ｖｉｎの信号電荷を第１のキャパシタに蓄積するサンプリング動作が行われる。第２のキャパシタは放電してリセットされる。続いて、動作制御クロックの後半周期（図２に示した後半期間５ｂが対応する）の期間において、第１、第２及び第３のスイッチがそれぞれ主サンプリングクロックφｓ、副サンプリングクロックφｓ１’によって開成し、第４及び第５のスイッチがそれぞれ動作制御クロックｃｌｏｃｋによって閉成することにより、第１のキャパシタの蓄積電荷（サンプリング値）が第２のキャパシタに転送され、ホールド値として演算増幅器から出力する動作が行われる。
【００５６】
図４では、上記したＳ／Ｈ回路（その２）に本発明を適用した構成例が示されている。図４において、サンプリング回路１は、上記第１のスイッチに対応したスイッチＳＷ１０と、上記第１のキャパシタに対応したｎ個のキャパシタＣ１１〜Ｃ１ｎと、上記第２のスイッチに対応したｎ個のスイッチＳＷ１１〜ＳＷ１ｎとで構成されている。これは、図３に示したサンプリング回路１と同様の構成であり、同様のサンプリング動作が行われる。
【００５７】
図４でのサンプリング回路１でも、図３に示したサンプリング回路１と同様に、第１のキャパシタの容量値をＣとすれば、ｎ個のキャパシタＣ１１〜Ｃ１ｎの容量値は、それぞれＣ／ｎである。また、ｎ個のスイッチＳＷ１１〜ＳＷ１ｎも、上記第２のスイッチをｎ分割したものである。したがって、サンプリング回路１の回路面積は、上記したＳ／Ｈ回路におけるサンプリング回路と同じ面積である。
【００５８】
また、スイッチＳＷ３１は上記第３のスイッチに対応し、キャパシタＣ２は上記第２のキャパシタに対応している。スイッチＳＷ３１は、スイッチＳＷ１０と同様に、図２に示した主サンプリングクロックφｓに従い、サンプリング周期５の前半周期５ａの期間内閉成し、キャパシタＣ２をリセットする動作を行う。
【００５９】
また、平均化処理回路２は、上記第４のスイッチに対応したｎ個のスイッチＳＷ２１〜ＳＷ２ｎと、上記第５のスイッチに対応したスイッチＳＷ３０とで構成されている。ｎ個のスイッチＳＷ２１〜ＳＷ２ｎとスイッチＳＷ３０は、共に、動作制御クロックｃｌｏｃｋの平均化処理期間（図２に示した後半期間５ｂに対応した期間８）の開始に応答して閉成する。第２の実施の形態と同様に、演算増幅器１０の出力端子から、Ｖｏｕｔ＝（Ｖ１＋Ｖ２＋…＋Ｖｎ）／ｎなる加算平均値が出力される。
【００６０】
図４に示した平均化処理回路２の構成でも、第２の実施の形態（図３）と同様に、ｎ個のスイッチＳＷ２１〜ＳＷ２ｎは、独立部品である一のスイッチをｎ分割して形成できるので、オーバーヘッドを少なくすることができる。
【００６１】
（第４の実施の形態）
図５は、本発明の第４の実施の形態として、離散時間系回路がＳＣ積分器である場合の図１に示した要部構成の一例を示す回路図である。
【００６２】
ＳＣ積分器の一般的な構成例としては、第３の実施の形態（図４）にて説明したＳ／Ｈ回路（その２）において、演算増幅器の負帰還路に設けた第３のスイッチを削除した構成がある。
【００６３】
このＳＣ積分器では、図４にて用いた識別符号で説明すると、動作制御クロックｃｌｏｃｋの前半周期（図２に示した前半期間５ａが対応する）において、第１及び第２スイッチがそれぞれ主サンプリングクロックφｓ、副サンプリングクロックφｓ１’によって閉成し、第４及び第５のスイッチがそれぞれ動作制御クロックｃｌｏｃｋによって開成することにより、アナログ信号Ｖｉｎの信号電荷を第１のキャパシタに蓄積するサンプリング動作が行われる。続いて、動作制御ｃｌｏｃｋの後半周期（図２に示した後半期間５ｂが対応する）の期間において、第１及び第２のスイッチがそれぞれ主サンプリングクロックφｓ、副サンプリングクロックφｓ１’によって開成し、第４及び第５のスイッチがそれぞれ動作制御クロックｃｌｏｃｋによって閉成することにより、第１のキャパシタの蓄積電荷（サンプリング値）が第２のキャパシタに転送されて蓄積（積分）され、積分値として演算増幅器から出力する動作が行われる。このＳＣ積分器の出力Ｖｏｕｔは、
Ｖｏｕｔ＝｛ｚ−１／（１−ｚ−１）｝×Ｖｉｎ
と表される。
【００６４】
図５では、上記したＳＣ積分器に本発明を適用した構成例が示されている。図５に示すように、本第４の実施の形態でのＳＣ積分器は、図４に示した構成において、スイッチＳＷ３１を削除した構成である。なお、図５では、演算増幅器１０の負帰還路に介在するキャパシタは、符号をＣ２からＣ３に変更してある。
【００６５】
本第４の実施の形態でのＳＣ積分器では、動作制御クロックｃｌｏｃｋの平均化処理期間（図２に示した後半期間５ｂに対応した期間８）の開始に応答して、積分動作と平均化処理動作とが並行して行われる。本第４の実施の形態でのＳＣ積分器の出力Ｖｏｕｔは、
Ｖｏｕｔ＝｛（ｚ−１／（１−ｚ−１）｝
×｛（Ｖ１（ｚ）＋Ｖ２（ｚ）＋…＋Ｖｎ（ｚ））／ｎ｝
と表される。
【００６６】
（第５の実施の形態）
図６は、本発明の第５の実施の形態として、離散時間系回路がＳ／Ｈ回路である場合の図１に示した要部構成の他の一例を示す回路図である。図６では、図３に示したＳ／Ｈ回路（その１）への適用例において、平均化処理回路２の他の構成例が示されている。
【００６７】
すなわち、図６では、図３に示した構成において、ｎ個のスイッチＳＷ２１〜ＳＷ２ｎを削除して、符号を変えた演算増幅器１２が設けられている。演算増幅器１２は、反転入力端子（−）をｎ分割した構成である。具体的には、拡大図に示すように、反転入力端子（−）を構成する一のＭＯＳトランジスタを、チャネル長は同じで、チャネル幅をｎ分割したｎ個のＭＯＳトランジスタの並列回路で構成した。そして、サンプリング回路１からのｎ個のサンプリング値が直接、ｎ分割した反転入力端子（−）の対応する端子に入力される。したがって、平均化処理回路２は、演算増幅器１２で構成されることになる。
【００６８】
このように、ｎ個のスイッチＳＷ２１〜ＳＷ２ｎを削除して、ｎ個のサンプリング値を直接、ｎ分割した反転入力端子（−）の対応する端子に入力する構成にすれば、演算増幅器入力のＭＯＳスイッチ（ｎ個のスイッチＳＷ２１〜ＳＷ２ｎ）によるチャージインジェクションを低減できる効果が得られる。また、図３において必要であったｎ個のスイッチＳＷ２１〜ＳＷ２ｎが不必要なため、上記したＳ／Ｈ回路（その１）と比べオーバーヘッドなしで実現できる。
【００６９】
（第６の実施の形態）
図７は、本発明の第６の実施の形態として、離散時間系回路がＳ／Ｈ回路である場合の図１に示した要部構成の他の一例を示す回路図である。図７では、図４に示したＳ／Ｈ回路（その２）への適用例において、平均化処理回路２の他の構成例が示されている。
【００７０】
すなわち、図７では、図４に示した構成において、ｎ個のスイッチＳＷ２１〜ＳＷ２ｎを削除して、符号を変えた演算増幅器１２が設けられている。演算増幅器１２は、図６にて説明した方法で反転入力端子（−）をｎ分割した構成である。そして、図６と同様に、サンプリング回路１からのｎ個のサンプリング値が直接、ｎ分割した反転入力端子（−）の対応する端子に入力される。したがって、平均化処理回路２は、演算増幅器１２とスイッチ３０とで構成されることになる。図６（第５の実施の形態）と同様に、チャージインジェクションを低減できる効果が得られる。
【００７１】
そして、図７では、図４に示した構成において、演算増幅器１０の負帰還路に設けたキャパシタＣ２とスイッチＳＷ３１の並列回路も、キャパシタＣ２１とスイッチＳＷ３１１の並列回路〜キャパシタＣ２ｎとスイッチＳＷ３１ｎの並列回路にｎ分割して、演算増幅器１２のｎ分割した反転入力端子（−）毎にｎ個設けられている。これによって、回路のオーバーヘッドを少なくすることができる。また、図４において必要であったｎ個のスイッチＳＷ２１〜ＳＷ２ｎが不必要なため、上記したＳ／Ｈ回路（その２）と比べオーバーヘッドなしで実現できる。
【００７２】
（第７の実施の形態）
図８は、本発明の第７の実施の形態として、離散時間系回路がＳＣ積分器である場合の図１に示した要部構成の他の一例を示す回路図である。図８では、図５に示したＳＣ積分器への適用例において、平均化処理回路２の他の構成例が示されている。
【００７３】
すなわち、図８では、図５に示した構成において、ｎ個のスイッチＳＷ２１〜ＳＷ２ｎを削除して、符号を変えた演算増幅器１２が設けられている。演算増幅器１２は、図６にて説明した方法で反転入力端子（−）をｎ分割した構成である。そして、図６と同様に、サンプリング回路１からのｎ個のサンプリング値が直接、ｎ分割した反転入力端子（−）の対応する端子に入力される。したがって、平均化処理回路２は、図７（第６の実施の形態）と同様に、演算増幅器１２とスイッチＳＷ３０とで構成されることになる。図６（第５の実施の形態）と同様に、チャージインジェクションを低減できる効果が得られる。
【００７４】
そして、図８では、図５に示した構成において、演算増幅器１０の負帰還路に設けたキャパシタＣ３もＣ３１〜Ｃ３ｎにｎ分割して、演算増幅器１２のｎ分割した反転入力端子（−）毎にｎ個設けられている。これによって、回路のオーバーヘッドを少なくすることができる。また、図５において必要であったｎ個のスイッチＳＷ２１〜ＳＷ２ｎが不必要なため、上記した従来のＳＣ積分器と比べオーバーヘッドなしで実現できる。
【００７５】
（第８の実施の形態）
図９は、本発明の第８の実施の形態として、図１に示すφｓ１〜φｓｎクロック生成回路の構成例を示す回路図である。
【００７６】
図１に示すφｓ１〜φｓｎクロック生成回路３を従来技術で構成するとすれば、複数のバッファを直列に接続し、該直列回路の一端に副サンプリングクロックφｓ１’を入力して各バッファから複数のサンプリングクロックφｓ１〜φｓｎの対応するものを取り出す構成になる。このように、独立部品であるバッファを複数個配置する構成では、回路面積が大きくなり、回路のオーバーヘッドが生じ好ましくない。
【００７７】
そこで、図３（第２の実施の形態）〜図８（第７の実施の形態）においてＳＷ１１〜ＳＷ１ｎは分割されたスイッチを用いていることに着目し、本実施の形態では、図９（１）（２）（３）に示すように、図１に示すφｓ１〜φｓｎクロック生成回路３を、独立部品である一のバッファをｎ分割したｎ個の分割バッファ１６−１〜１６−ｎで構成することにした。
【００７８】
ｎ個の分割バッファ１６−１〜１６−ｎは、副サンプリングクロックφｓ１’に基づき個別サンプリングクロックφｓ１〜φｓｎを出力する。
【００７９】
図９（１）では、副サンプリングクロックφｓ１’の入力端子に抵抗値Ｒを有する配線を介して分割バッファ１６−１の入力端子が接続され、以降、分割バッファ１６−１〜１６−ｎそれぞれの入出力端子間が所定の抵抗値Ｒを有している配線で接続されている。図９（２）では、副サンプリングクロックφｓ１’の入力端子に接続した配線を所定の抵抗値Ｒ毎にｎ区分し、そのｎ区分した各区分位置に、分割バッファ１６−１〜１６−ｎの各入力端子が接続されている。図９（３）では、副サンプリングクロックφｓ１’の入力端子に、分割バッファ１６−１〜１６−ｎが直列に接続されている。
【００８０】
図９（１）（２）に示す構成では、分割バッファ１６−１〜１６−ｎのサイズと、配線の抵抗値Ｒとを調整して、副サンプリングクロックφｓ１’に基づき分割バッファ１６−１〜１６−ｎから、個別サンプリングクロックφｓ１〜φｓｎを図２にて説明した関係を有するように得ることができる。図９（３）に示す構成では、分割バッファ１６−１〜１６−ｎのサイズを調整して、副サンプリングクロックφｓ１’に基づき分割バッファ１６−１〜１６−ｎから、個別サンプリングクロックφｓ１〜φｓｎを図２にて説明した関係を有するように得ることができる。
【００８１】
以上のように本第８の実施の形態によれば、図１に示すφｓ１〜φｓｎクロック生成回路３を、回路オーバーヘッドを少なくして構成することができる。
【００８２】
ここで、図３（第２の実施の形態）〜図８（第７の実施の形態）においては、サンプリング回路１は、図１では示されていない主サンプリングクロックφｓも用いるとしてあるが、これは、従来回路（Ｓ／Ｈ回路（その１）（その２）、ＳＣ積分器）の構成に対応づけて示したためであり、サンプリング回路１は主サンプリングクロックφｓを用いないでも構成できる。すなわち、本発明においては、スイッチＳＷ１０を、スイッチＳＷ１１〜ＳＷ１ｎと同じようにｎ分割し、それぞれを、主サンプリングクロックφｓに代えて、個別サンプリングクロックφｓ１〜φｓｎで開閉制御するようにしてもよい。
【００８３】
つまり、スイッチＳＷ１０をｎ分割したものを、スイッチＳＷ１０１〜ＳＷ１０ｎとすれば、サンプリング回路１は、アナログ信号Ｖｉｎの入力端子と回路グランドとの間に、スイッチＳＷ１０１とキャパシタＣ１１とスイッチＳＷ１１との直列回路による第１のサンプリング回路（図１に示したサンプリング回路１−１）、スイッチＳＷ１０２とキャパシタＣ１２とスイッチＳＷ１２との直列回路による第２のサンプリング回路（図１に示したサンプリング回路１−２）、〜、スイッチＳＷ１０ｎとキャパシタＣ１ｎとスイッチＳＷ１ｎとの直列回路による第ｎのサンプリング回路（図１に示したサンプリング回路１−ｎ）が並列に接続された構成でもよい。
【００８４】
従来回路（Ｓ／Ｈ回路（その１）（その２）、ＳＣ積分器）において主サンプリングクロックφｓを用いるのは、チャージインジェクション対策のためである。本発明は、アナログ入力信号の雑音低減を図るものであり、チャージインジェクション対策は、本発明の本旨と関係しないが、従来一般的に用いられている技術であるので、本発明の理解を容易にするために、従来例として示した。
【００８５】
図３（第２の実施の形態）〜図８（第７の実施の形態）に示したサンプリング回路１において、主サンプリングクロックφｓが高レベルで、例えば個別サンプリングクロックφｓｎが高レベルでるときに行われるサンプリング動作は、個別サンプリングクロックφｓｎによって制御されていることと同じである。
【００８６】
つまり、サンプリング動作が、主サンプリングクロックφｓかつ個別サンプリングクロックφｓｎによる制御から、個別サンプリングクロックφｓｎのみによる制御に変わっても、他に変更はないので、本来のサンプリング動作に悪影響を与えない。よって、上記したように、サンプリング回路１は、主サンプリングクロックφｓを用いないでも構成できるので、図１では、主サンプリングクロックφｓを不要としている。
【００８７】
（第９の実施の形態）
図１０は、本発明の第９の実施の形態として、本発明を適用する離散時間系回路の多段縦属接続システムの一例を示す構成ブロック図であり、（１）はパイプラインＡＤＣの構成ブロック図、（２）はデルタシグマＡＤＣの構成ブロック図である。
【００８８】
本発明は、離散時間系回路の多段縦属接続システムの任意の１ステージ、任意の複数ステージが備えるサンプリング回路に適用して、当該適用ステージに入力されるランダム雑音電力を１／ｎに低減することができる。したがって、例えば、初段ステージに適用すれば、ＳＮ比の高くない測定器による評価の困難性を緩和することができる。また、Ｍ（Ｍ≧２）番目のステージに適用すれば、当該適用ステージは、前段ステージから入力されるランダム雑音電力を１／ｎに低減できるので、当該適用ステージのＳＮ比を向上させることができる。
【００８９】
離散時間系回路の多段縦属接続システムとしては、パイプラインＡＤＣやデルタシグマＡＤＣの他に、スイッチドキャパシタフィルタを多段に縦属接続したシステムなどもあるが、ここで、パイプラインＡＤＣとデルタシグマＡＤＣを取り上げて、応用例を示す。
【００９０】
（１）パイプラインＡＤＣへの応用例
パイプラインＡＤＣは、初段にＳ／Ｈ回路１８が配置され、２段目以降に、最上位ビットから下位ビットに向かって順に論理値を判定する複数のステージ１９，２０，２１，２２，・・が設けられ、複数のステージ１９，２０，２１，２２，・・での判定結果がディジタル誤り訂正回路２３を通して外部へ出力される構成である。
【００９１】
本発明は、このパイプラインＡＤＣの初段のＳ／Ｈ回路１８だけでなく、２段目以降の任意の１以上のステージが備えるサンプリング回路に適用することができる。例えば、第１ステージ１９が備えるサンプリング回路に本発明を適用すると、本発明を適用した第１ステージ１９は、Ｓ／Ｈ回路１８から入力されるランダム雑音電力を１／ｎに低減することができる。
【００９２】
（２）デルタシグマＡＤＣへの応用例
デルタシグマＡＤＣは、加算器とＳＣ積分器とを交互に配置し、初段の加算器２５にてアナログ信号Ｖｉｎとフィードバック値とを加算して誤差の差分を生成し、それを第１ＳＣ積分器２６にて積分し、２段目の加算器２７にて第１ＳＣ積分器２６の出力とフィードバック値とを加算して誤差の差分を生成し、それを第２ＳＣ積分器２８にて積分することを多段に繰り返すように構成される。フィードバック値は、終段に設けられる比較器２９にて生成される。
【００９３】
本発明は、このデルタシグマＡＤＣの任意の１以上のステージのＳＣ積分器が備えるサンプリング回路に適用することができる。例えば、第２ＳＣ積分器２８が備えるサンプリング回路に本発明を適用すると、本発明を適用した第２ＳＣ積分器２８は、加算器２７から入力されるランダム雑音電力を１／ｎに低減することができる。
【００９４】
（第１０の実施の形態）
図１１は、本発明の第１０の実施の形態として、ＤＡＣとＡＤＣが縦属接続されているシステムへの応用例を説明する構成ブロック図である。図１２は、図１１に示すＤＡＣの変換周期とＡＤＣのサンプリング時刻との関係を説明するタイムチャートである。
【００９５】
図１１において、入力されるディジタル信号をＤＡＣ３１にてアナログ信号Ｖｉｎに変換し、そのアナログ信号ＶｉｎをＡＤＣ３２にてディジタル信号に変換して出力するシステムにおいて、ＡＤＣ３２のサンプリングクロックφｓ１〜φｓｎのサンプリング時刻の間隔がＤＡＣ３１のサンプリング周波数ｆｓ１に同期するように、ＤＡＣ３１のサンプリング周波数ｆｓ１をＡＤＣ３２のサンプリング周波数ｆｓ２に対してオーバーサンプリング（ｆｓ２≪ｆｓ１）に設定する。
【００９６】
このようにすると、ＡＤＣ３２では、図１２に示すように、サンプリングクロックφｓ１〜φｓｎのサンプリング時刻がＤＡＣ３１のサンプリング周期１／ｆｓ１の中間付近となるので、ＤＡＣ３１の各変換ステップにおける量子化雑音（ランダム雑音）を拾い出すことができ、量子化雑音（ランダム雑音）電力を１／ｎに低減することができる。
【００９７】
（第１１の実施の形態）
図１３は、本発明の第１１の実施の形態として、ＤＡＣとＡＤＣとが集積回路チップに集積されている場合のＢＩＳＴへの応用例を説明する構成ブロック図である。
【００９８】
図１３において、ＤＡＣ３１とＡＤＣ３２が、別個独立の信号系として、集積回路チップ３４に集積されている場合、ＤＡＣ３１の出力路にスイッチ３５を設け、ＡＤＣ３２の入力路にスイッチ３６を設け、スイッチ３５，３６が外部からのＢＩＳＴ指令の入力有無により、信号方路を、本来の方路ａ側とＢＩＳＴの方路ｂ側とに切り替えるようにする。
【００９９】
そして、ＢＩＳＴを実施する際、ＤＡＣ３１の変換周期とＡＤＣ３２のサンプリング時刻とが、図１２に示す関係となるように、ＤＡＣ３１とＡＤＣ３２のサンプリング周波数ｆｓ１，ｆｓ２を前記第１０の実施の形態にて説明した内容（ｆｓ１≫ｆｓ２）に設定する。また、ＢＩＳＴ指令を与えてスイッチ３５，３６をＢＩＳＴの方路ｂ側に切り替えておき、図示しない測定器から測定信号をＤＡＣ３１経由でＡＤＣ３２に入力させる。
【０１００】
そうすると、ＡＤＣ３２は、ＤＡＣ３１の出力信号をそれに含まれる量子化雑音電力を１／ｎに低減して取り込み、ＡＤＣ３２本来のＳＮ比の下での信号出力を行うので、測定器では、ＳＮ比が高くなくとも、ＤＡＣ３１のＳＮ比が既知であれば、ＳＮ比が未知であるＡＤＣ３２の特性を評価することができる。
【符号の説明】
【０１０１】
１，１−１〜１−ｎ  サンプリング回路、２  平均化処理回路、３  φｓ１〜φｓｎクロック生成回路、５  サンプリング周期、５ａ  前半周期、５ｂ  後半周期、６  サンプリング期間、７  時間差、８  平均化処理期間、１２  反転入力端子（−）をｎ分割した演算増幅器（平均化処理回路）、１６−１〜１６−ｎ  ｎ分割した分割バッファ（φｓ１〜φｓｎクロック生成回路）、Ｃ１１〜Ｃ１ｎ  サンプリング回路のｎ分割した分割キャパシタ、ＳＷ２１〜ＳＷ２ｎ  ｎ分割した分割スイッチ（平均化処理回路）、ｃｌｏｃｋ  動作制御クロック、φｓ  主サンプリングクロック、φｓ１’  副サンプリングクロック、  φｓ１〜φｓｎ  個別サンプリングクロック、ｔ１〜ｔｎ  終了時刻。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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