(57)【要約】      （修正有）【課題】シフトレジスタを提供する。【解決手段】シフトレジスタの各段階はプルアップ回路、プルアップ制御回路、プルダウン回路とプルダウン制御回路を含む。プルアップ回路は、第１クロック信号ＣＫ１と第２クロック信号ＸＣＫ１を受信するための入力端、出力信号Ｏｎを応答可能に出力するための出力端と入力節点Ｑｎを有する。プルアップ制御回路は、入力節点Ｑｎに電気的に接続され、第１入力信号を受信した時、応答可能に信号を発生し、プルアップ回路の入力節点Ｑｎに提供し、プルアップ回路を始動する。プルダウン回路は、入力節点Ｑｎに電気的に接続され、第１電圧を入力節点Ｑｎとプルアップ回路の出力端のいずれかに提供する。プルダウン制御回路は、第３クロック信号ＣＫ２と第４クロック信号とのいずれかを受信し、応答可能に第１電圧を発生し、Ｓｎ段階のプルダウン制御回路とＳｎ−１段階とＳｎ＋１段階とのいずれかのプルダウン回路を始動する。【選択図】図１
2010140593.tif 000002
【特許請求の範囲】
【請求項１】
複数の段階｛Ｓｎ｝（ｎ＝１，２，…，Ｎで、Ｎは正整数である）を含むシフトレジスタであって、各前記段階は、
第１クロック信号ＣＫ１または第２クロック信号ＸＣＫ１のうちの１つの信号を受信する第１入力端ＩＮ１と、
前記第１入力端ＩＮ１が前記第１クロック信号ＣＫ１を受信する時、第３クロック信号ＣＫ２を受信し、前記第１入力端ＩＮ１が前記第２クロック信号ＸＣＫ１を受信する時、第４クロック信号ＸＣＫ２を受信する第２入力端ＩＮ２と、
供給電圧ＶＳＳを受け取る第３入力端ＩＮ３と、
第４入力端ＩＮ４と、
第５入力端ＩＮ５と、
第６入力端ＩＮ６と、
第７入力端ＩＮ７と、
第８入力端ＩＮ８と、
出力信号Ｏｎを出力する第１出力端ＯＵＴ１と、
プルダウン信号Ｋｎを出力する第２出力端ＯＵＴ２と、
前記第１入力端ＩＮ１と前記第１出力端ＯＵＴ１との間に電気的に接続されるプルアップ回路と、
前記第５入力端ＩＮ５と前記プルアップ回路との間に電気的に接続されるプルアップ制御回路と、
前記プルアップ回路に電気的に接続される第１プルダウン回路と、
前記第２入力端ＩＮ２、前記第２出力端ＯＵＴ２、及び前記第１プルダウン回路に電気的に接続される第１プルダウン制御回路と、
前記第４入力端ＩＮ４、前記第１プルダウン制御回路、及び前記プルアップ回路に電気的に接続される第２プルダウン回路と、
前記第６入力端ＩＮ６、前記第２プルダウン回路、及び前記プルアップ回路に電気的に接続される第３プルダウン回路と、
を含み、
前記複数の段階｛Ｓｎ｝は順番に電気的に接続されるので、前記第ｎ段階Ｓｎにおける第４入力端ＩＮ４は、前記第ｎ−１段階Ｓｎ−１の第２出力端ＯＵＴ２に電気的に接続され、そこから対応するプルダウン出力信号Ｋｎ−１を受信し、または、前記第ｎ＋１段階Ｓｎ＋１に電気的に接続され、そこから対応するプルダウン出力信号Ｋｎ＋１を受信し、
前記第ｎ段階Ｓｎにおける第５入力端ＩＮ５は、前記第ｎ−１段階Ｓｎ−１の第１出力端ＯＵＴ１に電気的に接続され、そこから対応する出力信号Ｏｎ−１を受信し、
前記第ｎ段階Ｓｎにおける第６入力端ＩＮ６は、前記第ｎ＋１段階Ｓｎ＋１の第１出力端ＯＵＴ１に電気的に接続され、そこから対応する出力信号Ｏｎ＋１を受信し、
前記第ｎ段階Ｓｎにおける第７入力端ＩＮ７は、前記第ｎ＋２段階Ｓｎ＋２の第１出力端ＯＵＴ１に電気的に接続され、そこから対応する出力信号Ｏｎ＋２を受信し、
前記第ｎ段階Ｓｎにおける第８入力端ＩＮ８は、前記第ｎ―２段階Ｓｎ−２の第１出力端ＯＵＴ１に電気的に接続され、そこから対応する出力信号Ｏｎ−２を受信する、
ことを特徴とするシフトレジスタ。
【請求項２】
前記第１クロック信号ＣＫ１を提供する第１クロック信号線と、
前記第２クロック信号ＸＣＫ１を提供する第２クロック信号線と、
前記第３クロック信号ＣＫ２を提供する第３クロック信号線と、
前記第４クロック信号ＸＣＫ２を提供する第４クロック信号線と、
供給電圧ＶＳＳを提供する基準線と、
を更に含むことを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記第１クロック信号、前記第２クロック信号、前記第３クロック信号及び前記第４クロック信号は、それぞれ周波数と位相を有し、前記第１クロック信号の周波数は前記第２クロック信号の周波数と実質的に同じであり、前記第１クロック信号の位相は前記第２クロック信号の位相と実質的に逆であり、且つ、前記第３クロック信号の周波数は前記第４クロック信号の周波数と実質的に同じであり、前記第３クロック信号の位相は前記第４クロック信号の位相と実質的に逆であることを特徴とする請求項２に記載のシフトレジスタ。
【請求項４】
前記第１クロック信号の周波数が前記第３クロック信号の周波数より高いことを特徴とする請求項３に記載のシフトレジスタ。
【請求項５】
前記プルアップ制御回路は、前記第５入力端ＩＮ５に電気的に接続されるゲートと、前記ゲートに電気的に接続されるソースと、ドレインとを有する第１トランジスタＴ１を含むことを特徴とする請求項２に記載のシフトレジスタ。
【請求項６】
前記プルアップ回路は、
前記プルアップ制御回路における第１トランジスタＴ１のドレインに電気的に接続されるゲート、前記第１入力端ＩＮ１に電気的に接続されるソース、及び前記第１出力端ＯＵＴ１に電気的に接続されるドレインを有する第２トランジスタＴ２と、
前記第２トランジスタＴ２のソース及びドレインに電気的に接続される少なくとも１つのコンデンサと、
を含むことを特徴とする請求項５に記載のシフトレジスタ。
【請求項７】
前記第１プルダウン制御回路は、
前記第２入力端ＩＮ２に電気的に接続されるゲート、当該ゲートに電気的に接続されるソース、及び前記第２出力端ＯＵＴ２に電気的に接続されるドレインを有する第４トランジスタＴ４と、
前記プルアップ回路における第２トランジスタＴ２のゲートに電気的に接続されるゲート、前記第４トランジスタＴ４のドレインに電気的に接続されるソース、及び前記基準線に電気的に接続されるドレインを有する第８トランジスタＴ８と、
を含むことを特徴とする請求項６に記載のシフトレジスタ。
【請求項８】
前記第１プルダウン回路は、
前記第１プルダウン制御回路における第４トランジスタＴ４のドレインに電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のゲートに電気的に接続されるソース、及び前記プルアップ回路における第２トランジスタＴ２のドレインに電気的に接続されるドレインを有する第６トランジスタＴ６と、
前記第１プルダウン制御回路における第４トランジスタＴ４のドレインに電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のドレインに電気的に接続されるソース、及び前記基準線に電気的に接続されるドレインを有する第７トランジスタＴ７と、
を含むことを特徴とする請求項７に記載のシフトレジスタ。
【請求項９】
前記第２プルダウン回路は、
前記第４入力端ＩＮ４に電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のドレインに電気的に接続されるソース、及び前記基準線に電気的に接続されるドレインを有する第９トランジスタＴ９と、
前記第４入力端ＩＮ４に電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のゲートに電気的に接続されるソース、及び前記プルアップ回路における第２トランジスタＴ２のドレインに電気的に接続されるドレインを有する第１０トランジスタＴ１０と、
前記プルアップ回路における第２トランジスタＴ２のゲートに電気的に接続されるゲート、前記第４入力端ＩＮ４に電気的に接続されるソース、及び前記基準線に電気的に接続されるドレインを有する第１１トランジスタＴ１１と、
を含むことを特徴とする請求項８に記載のシフトレジスタ。
【請求項１０】
前記第３プルダウン回路は、
前記第６入力端ＩＮ６に電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のゲートに電気的に接続されるソース、及び前記基準線に電気的に接続されるドレインを有する第１２トランジスタＴ１２と、
前記第６入力端ＩＮ６に電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のドレインに電気的に接続されるソース、及び前記基準線に電気的に接続されるドレインを有する第１３トランジスタＴ１３と、
を含むことを特徴とする請求項９に記載のシフトレジスタ。
【請求項１１】
前記各段階Ｓｎは、
前記第７入力端ＩＮ７に電気的に接続されるゲート、前記基準線に電気的に接続されるソース、及び前記プルアップ制御回路における第１トランジスタＴ１のドレインに電気的に接続されるドレインを有する第３トランジスタＴ３と、
前記第８入力端ＩＮ８に電気的に接続されるゲート、前記基準線に電気的に接続されるソース、及び前記プルアップ制御回路における第１トランジスタＴ１のドレインに電気的に接続されるドレインを有する第５トランジスタＴ５と、
を更に含むことを特徴とする請求項１０に記載のシフトレジスタ。
【請求項１２】
複数の段階｛Ｓｎ｝（ｎ＝１，２，…，Ｎで、Ｎは正整数である）を含むシフトレジスタであって、前記各段階Ｓｎは、
第１クロック信号ＣＫ１または第２クロック信号ＸＣＫ１のうちの１つの信号を受信する第１入力端ＩＮ１と、
前記第１入力端ＩＮ１が前記第１クロック信号ＣＫ１を受信した時、第３クロック信号ＣＫ２を受信し、前記第１入力端ＩＮ１が前記第２クロック信号ＸＣＫ１を受信した時、第４クロック信号ＸＣＫ２を受信する第２入力端ＩＮ２と、
供給電圧ＶＳＳを受け取る第３入力端ＩＮ３と、
第４入力信号を受信する第４入力端ＩＮ４と、
第５入力信号を受信する第５入力端ＩＮ５と、
第６入力信号を受信する第６入力端ＩＮ６と、
出力信号Ｏｎを出力する第１出力端ＯＵＴ１と、
プルダウン信号Ｋｎを出力する第２出力端ＯＵＴ２と、
前記第１入力端ＩＮ１と前記第１出力端ＯＵＴ１との間に電気的に接続されるプルアップ回路と、
前記第５入力端ＩＮ５と前記プルアップ回路との間に電気的に接続されるプルアップ制御回路と、
前記プルアップ回路に電気的に接続される第１プルダウン回路と、
前記第２入力端ＩＮ２、前記第２出力端ＯＵＴ２及び前記第１プルダウン回路に電気的に接続される第１プルダウン制御回路と、
前記第４入力端ＩＮ４、前記第１プルダウン制御回路及び前記プルアップ回路に電気的に接続される第２プルダウン回路と、
前記第８入力端ＩＮ８、前記第２プルダウン回路及び前記プルアップ回路に電気的に接続される第３プルダウン回路と、
を含み、
前記第４入力信号は、前記第ｎ−１段階Ｓｎ−１のプルダウン出力信号Ｋｎ−１と前記第ｎ＋１段階Ｓｎ＋１のプルダウン出力信号Ｋｎ＋１のうちの１つの信号に対応し、前記第５入力信号は前記第ｎ−１段階Ｓｎ−１の出力信号Ｏｎ−１に対応し、前記第６入力信号は第ｎ＋１段階Ｓｎ＋１の出力信号Ｏｎ＋１に対応する、
ことを特徴とするシフトレジスタ。
【請求項１３】
前記プルアップ制御回路は、前記第５入力端ＩＮ５に電気的に接続されるゲート、当該ゲートに電気的に接続されるソース、及びドレインを有する第１トランジスタＴ１を含むことを特徴とする請求項１２に記載のシフトレジスタ。
【請求項１４】
前記プルアップ回路は、
前記プルアップ制御回路における第１トランジスタＴ１のドレインに電気的に接続されるゲート、前記第１入力端ＩＮ１に電気的に接続されるソース、及び前記第１出力端ＯＵＴ１に電気的に接続されるドレインを有する第２トランジスタＴ２と、
前記第２トランジスタＴ２のソースとドレインに電気的に接続される少なくとも１つのコンデンサと、
を含むことを特徴とする請求項１３に記載のシフトレジスタ。
【請求項１５】
前記第１プルダウン制御回路は、
前記第２入力端ＩＮ２に電気的に接続されるゲート、当該ゲートに電気的に接続されるソース、及び前記第２出力端ＯＵＴ２に電気的に接続されるドレインを有する第４トランジスタＴ４と、
前記プルアップ回路における第２トランジスタＴ２のゲートに電気的に接続されるゲート、前記第４トランジスタＴ４のドレインに電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第８トランジスタＴ８と、
を含むことを特徴とする請求項１４に記載のシフトレジスタ。
【請求項１６】
前記第１プルダウン回路は、
前記第１プルダウン制御回路における第４トランジスタＴ４のドレインに電気的結合されるゲート、前記プルアップ回路における第２トランジスタＴ２のゲートに電気的に接続されるソース、及び前記プルアップ回路における第２トランジスタＴ２のドレインに電気的に接続されるドレインを有する第６トランジスタＴ６と、
前記第１プルダウン制御回路における第４トランジスタＴ４のドレインに電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のドレインに電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第７トランジスタＴ７と、
を含むことを特徴とする請求項１５に記載のシフトレジスタ。
【請求項１７】
前記第２プルダウン回路は、
前記第４入力端ＩＮ４に電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のドレインに電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第９トランジスタＴ９と、
前記第４入力端ＩＮ４に電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のゲートに電気的に接続されるソース、及び前記プルアップ回路における第２トランジスタＴ２のドレインに電気的に接続されるドレインを有する第１０トランジスタＴ１０と、
前記プルアップ回路における第２トランジスタＴ２のゲートに電気的に接続されるゲート、前記第４入力端ＩＮ４に電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第１１トランジスタＴ１１と、
を含むことを特徴とする請求項１６に記載のシフトレジスタ。
【請求項１８】
前記第３プルダウン回路は、
前記第６入力端ＩＮ６に電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のゲートに電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第１２トランジスタＴ１２と、
前記第６入力端ＩＮ６に電気的に接続されるゲート、前記プルアップ回路における第２トランジスタＴ２のドレインに電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第１３トランジスタＴ１３と、
を含むことを特徴とする請求項１７に記載のシフトレジスタ。
【請求項１９】
前記各段階Ｓｎは、
第７入力信号を受信する第７入力端ＩＮ７と、
第８入力信号を受信する第８入力端ＩＮ８と、
前記第７入力端ＩＮ７に電気的に接続されるゲート、前記供給電圧ＶＳＳを受け取るように配置されたソース、及び前記プルアップ制御回路における第１トランジスタＴ１のドレインに電気的に接続されるドレインを有する第３トランジスタＴ３と、
前記第８入力端ＩＮ８に電気的に接続されるゲート、前記供給電圧ＶＳＳを受け取るように配置されたソース、及び前記プルアップ制御回路における第１トランジスタＴ１のドレインに電気的に接続されるドレインを有する第５トランジスタＴ５と、
更に含み、
前記第７入力信号は前記第ｎ＋２段階Ｓｎ＋２の出力信号Ｏｎ＋２に対応し、前記第８入力信号は前記第ｎ−２段階Ｓｎ―２の出力信号Ｏｎ―２に対応する、
ことを特徴とする請求項１８に記載のシフトレジスタ。
【請求項２０】
複数の段階｛Ｓｎ｝（ｎ＝１，２，…，Ｎで、Ｎは正整数である）を含むシフトレジスタであって、前記各段階Ｓｎは、
第１クロック信号ＣＫ１を受信する入力端、出力信号Ｏｎを出力する出力端及び入力節点Ｑｎを有するプルアップ回路と、
前記プルアップ回路の入力節点Ｑｎに電気的に接続されて、第１入力信号を受信する時、対応する信号を発生して前記プルアップ回路の入力節点Ｑｎに供給し、これにより前記プルアップ回路を始動させるプルアップ制御回路と、
前記プルアップ回路の入力節点Ｑｎに電気的に接続されて、第１電圧を前記入力節点Ｑｎまたは前記プルアップ回路の出力端に提供するように配置されるプルダウン回路と、
第３クロック信号ＣＫ２と第４クロック信号ＸＣＫ２のいずれかを受信するように配置され、対応する前記第１電圧を発生して前記Ｓｎ段階のプルダウン回路を始動させると共に、前記段階Ｓｎ−１及び前記段階Ｓｎ＋１のうちの１つのプルダウン回路を始動させるプルダウン制御回路と、
第２入力信号を受信するように配置されたキー・プルダウン回路と、
を含むことを特徴とするシフトレジスタ。
【請求項２１】
前記第１入力信号は前記第ｎ−１段階Ｓｎ−１の出力信号Ｏｎ−１に対応し、前記第２入力信号は前記第ｎ＋１段階Ｓｎ＋１の出力信号Ｏｎ＋１に対応することを特徴とする請求項２０に記載のシフトレジスタ。
【請求項２２】
前記第１入力信号は前記第ｎ−１段階Ｓｎ−１の出力信号Ｏｎ−１に対応し、前記第２入力信号は前記第ｎ＋２段階Ｓｎ＋２の出力信号Ｏｎ＋２に対応することを特徴とする請求項２０に記載のシフトレジスタ。
【請求項２３】
プルアップ回路は、入力節点Ｑｎに電気的に接続されるゲートと、前記入力端に電気的に接続されて、前記第１クロック信号ＣＫ１と第２クロック信号ＸＣＫ１のうちの１つを受信するソースと、前記出力端に電気的に接続されて前記出力信号Ｏｎを出力するドレインとを有する第１トランジスタＴ１を含むことを特徴とする請求項２０に記載のシフトレジスタ。
【請求項２４】
前記プルアップ制御回路は、
ゲートと、前記第ｎ−１段階Ｓｎ−１に電気的に接続されて、そこから出力信号Ｏｎ−１を受信するソースと、前記プルアップ回路の入力節点Ｑｎに電気的に接続されるドレインとを有する第３トランジスタＴ３、および、
前記第ｎ−１段階Ｓｎ−１におけるプルアップ回路の入力節点Ｑｎ−１に電気的に接続されるゲートと、前記プルアップ回路の入力端が第１クロック信号ＣＫ１を受信した時、第２クロック信号ＸＣＫ１を受信し、または前記プルアップ回路の入力端が第２クロック信号ＸＣＫ１を受信した時、第１クロック信号ＣＫ１を受信するように配置されたソースと、前記第３トランジスタＴ３のゲートに電気的に接続されるドレインとを有する第４トランジスタＴ４、
を含むことを特徴とする請求項２２に記載のシフトレジスタ。
【請求項２５】
前記プルダウン制御回路は、
第３クロック信号ＣＫ２を受信するように配置されたゲート、前記ゲートに電気的に接続されるソース、及び節点Ｋに電気的に接続されるドレインを有する第７トランジスタＴ７と、
前記第ｎ−１段階Ｓｎ−１におけるプルアップ回路の入力節点Ｑｎ−１に電気的に接続されるゲート、前記節点Ｋに電気的に接続されるソース、及び供給電圧ＶＳＳを受け取るように配置されたドレインを有する第８トランジスタＴ８と、
前記プルアップ回路の入力節点Ｑｎに電気的に接続されるゲート、前記節点Ｋに電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第９トランジスタＴ９と、
を含むことを特徴とする請求項２４に記載のシフトレジスタ。
【請求項２６】
前記プルダウン回路は、
前記プルダウン制御回路の節点Ｋに電気的に接続されるゲート、前記入力節点Ｑｎに電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第１３トランジスタＴ１３と、
前記プルダウン制御回路の節点Ｋに電気的に接続されるゲート、前記プルアップ回路の出力端に電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第１４トランジスタＴ１４と、
を含むことを特徴とする請求項２５に記載のシフトレジスタ。
【請求項２７】
前記プルダウン回路は、
前記第ｎ＋１段階Ｓｎ＋１の出力端に電気的に接続されて、そこから出力信号Ｏｎ＋１を受信するゲート、前記プルアップ回路の入力節点Ｑｎに電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第２１トランジスタＴ２１と、
前記第ｎ＋１段階Ｓｎ＋１の出力端に電気的に接続されて、そこから出力信号Ｏｎ＋１を受信するゲート、前記プルアップ回路の出力端に電気的に接続されるソース、及び前記供給電圧ＶＳＳを受け取るように配置されたドレインを有する第２２トランジスタＴ２２と、
を含むことを特徴とする請求項２６に記載のシフトレジスタ。
【請求項２８】
前記各段階Ｓｎは、
前記第ｎ−２段階Ｓｎ―２の出力信号Ｏｎ−２を受信するように配置されたゲート、前記供給電圧ＶＳＳを受け取るように配置されたソース、及び前記プルアップ回路の入力節点Ｑｎに電気的に接続されるドレインを有する第２５トランジスタＴ２５と、
前記第ｎ＋２段階Ｓｎ＋２の出力信号Ｏｎ＋２を受信するように配置されたゲート、前記供給電圧ＶＳＳを受け取るように配置されたソース、及び前記プルアップ回路の入力節点Ｑｎに電気的に接続されるドレインを有する第２６トランジスタＴ２６と、
を更に含むことを特徴とする請求項２７に記載のシフトレジスタ。
【請求項２９】
複数の段階｛Ｓｎ｝（ｎ＝１，２，…，Ｎで、Ｎは正整数である）を含むシフトレジスタであって、前記各段階は、
対応するクロック信号Ｃｎを受信する入力端、出力信号Ｏｎを出力する出力端、前記入力端と前記出力端との間にある入力節点Ｑｎを有するプルアップ回路と、
前記プルアップ回路の入力節点Ｑｎに電気的に接続され、第１入力信号を受信する時、第１入力信号と同じ信号を発生して前記プルアップ回路の入力節点Ｑｎに供給し、これにより前記プルアップ回路を始動させるプルアップ制御回路と、
前記入力節点Ｑｎ及び前記プルアップ回路の出力端に電気的に接続され、且つ、プルダウン信号Ｋｎを受信するように配置された第１プルダウン回路と、
前記入力節点Ｑｎ及び前記プルアップ回路の出力端に電気的に接続され、第２入力信号を受信するように配置された第２プルダウン回路と、
前記入力節点Ｑｎと前記プルアップ回路の出力端に電気的に接続され、第３入力信号を受信するように配置された第３プルダウン回路と、
第４入力信号を受信し、プルダウン信号Ｋｎを発生してそれぞれ第ｎ段階Ｓｎの第１プルダウン回路、および第ｎ−１段階Ｓｎ−１の第２プルダウン回路と第ｎ＋１段階Ｓｎ＋１の第２プルダウン回路のうちの１つに供給するように配置された第１プルダウン制御回路と、
を含むことを特徴とするシフトレジスタ。
【請求項３０】
前記各クロック信号｛Ｃｎ｝（ｎ＝１，２，…，Ｎ）は、それぞれ周波数と位相を有し、これらのクロック信号｛Ｃｎ｝の周波数は同じで、位相はそれぞれ順番にシフトされることを特徴とする請求項２９に記載のシフトレジスタ。
【請求項３１】
ｎが奇整数である場合、前記第４入力信号は第１供給電圧信号ＶＤＤａに対応し、ｎが偶整数である場合、前記第４入力信号は第２供給電圧信号ＶＤＤｂに対応し、前記第１供給電圧信号ＶＤＤａと前記第２供給電圧信号ＶＤＤｂはそれぞれ周波数と位相を有し、前記第１供給電圧信号ＶＤＤａの周波数は前記第２供給電圧信号ＶＤＤｂの周波数と実質的に同じであり、前記第１供給電圧信号ＶＤＤａと前記第２供給電圧信号ＶＤＤｂの位相は実質的に逆であることを特徴とする請求項３０に記載のシフトレジスタ。
【請求項３２】
前記第２入力信号は、前記Ｓｎ−１段階のプルダウン信号Ｋｎ−１または前記Ｓｎ＋１段階のプルダウン信号Ｋｎ＋１に対応し、前記第３入力信号は前記Ｓｎ＋２段階の出力信号Ｏｎ＋２に対応することを特徴とする請求項３１に記載のシフトレジスタ。
【請求項３３】
前記第１入力信号は前記Ｓｎ−１段階の出力信号Ｏｎ−１に対応し、ｎ＝２，３，４，…，Ｎで、またはスタート信号がｎ＝１であることを特徴とする請求項３１に記載のシフトレジスタ。
【請求項３４】
前記第１入力信号は前記段階Ｓｎ−２の出力信号Ｏｎ−２に対応し、ｎ＝３，４，５，…，Ｎ、またはスタート信号がｎ＝１および２であることを特徴とする請求項３１に記載のシフトレジスタ。
【請求項３５】
前記第１入力信号がスタート信号に対応することを特徴とする請求項３１に記載のシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタに関し、特に、複数の段階を有し、各隣接する二つの段階が一つのプルダウン制御回路を共有するシフトレジスタに関する。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）装置は、液晶セル及び当該液晶セルに対応する画素からなる液晶ディスプレイパネルを有する。これらの画素はマトリクスの方式で配置され、水平と垂直に配列されたデータライン（data lines）とゲートライン（gate lines）を有する。液晶ディスプレイパネルは、ゲートドライバとデータドライバを含む駆動回路により駆動される。ゲートドライバは複数の連続したゲート信号（走査信号）を発生してゲートラインに印加し、これにより一行ずつ順次に画素をオンにする。データドライバは、複数のソース信号（データ信号）を発生する。即ち、ゲート信号がゲートラインに印加されるのと同時に、画像信号に対するサンプリングを順次に行ってデータラインに印加する。そのうち、ゲート信号はゲートラインに印加されて液晶ディスプレイパネルにおける液晶セルの状態を調整し、これにより光透過率を制御することができ、液晶ディスプレイ装置に画像を表示させる。
【０００３】
従って、このような駆動回路において、シフトレジスタはゲートドライバに用いられて複数のゲート信号を発生して、ゲートラインを順次に駆動する。製造コストを低減するため、現在、シフトレジスタとゲートドライバを１つの液晶ディスプレイパネルに統合させる研究が進んでおり、すでに一部の成果を挙げている。例えば、シフトレジスタとゲートドライバを液晶ディスプレイパネルのガラス基板上に統合させて製造する。つまり、アモルファスシリコン（ａ−Ｓｉ）薄膜トランジスタ（ＴＦＴｓ）、及び／または低温多結晶シリコン（ＬＴＰＳ）薄膜トランジスタを利用することによってゲート駆動チップを液晶パネルに統合させる配置（ＧＯＡ）を実現する。
【０００４】
一般的に、シフトレジスタは複数の段階を有し、その設計は、操作過程において、一部の薄膜トランジスタを一定の時間オンにして放電の目的を実現させる。なお、通常二つまたは二つ以上のクロック信号をこれらのシフトレジスタに供給して、入力信号からそれに対応する段階の出力信号を実質的にシフトするが、前記入力信号は前の段階の出力信号である。そのため、複数の連続したシフトされた出力信号が発生される。前記二つまたは二つ以上のクロック信号が同様の高周波数を有する場合、操作過程において、シフトレジスタにおける一部の薄膜トランジスタが頻繁にオンにされる。しかしながら、電圧が連続または頻繁にアモルファスシリコン（ａ−Ｓｉ）または低温多結晶シリコン（ＬＴＰＳ）の材質からなる薄膜トランジスタに印加されると、一定の時間を経過した後、薄膜トランジスタの特性がその圧力により低下され、さらに、薄膜トランジスタも正常に機能することができなくなり、シフトレジスタの信頼度が落ちる。従って、シフトレジスタを安定且つ正常に機能させるために、複数のプルダウン回路を利用してその圧力を低減させたが、これは液晶ディスプレイパネルの設計を複雑化させてしまう。
【０００５】
従って、当業者は上記問題を解決するための方法を探るため、様々な努力をして上記欠陥を改善しようとしている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、液晶ディスプレイパネルの設計を複雑化させずに安定且つ正常に機能するシフトレジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１例によれば、シフトレジスタは複数の段階｛Ｓｎ｝（ｎ＝１，２……，Ｎで、Ｎは正整数である）を含み、各段階Ｓｎは、第１入力端ＩＮ１、第２入力端ＩＮ２、第３入力端ＩＮ３、第４入力端ＩＮ４、第５入力端ＩＮ５、第６入力端ＩＮ６、第７入力端ＩＮ７及び第８入力端ＩＮ８を含む。そのうち、第１入力端ＩＮ１は、第１クロック信号ＣＫ１と第２クロック信号ＸＣＫ１のうちの一つの信号を受信する。第２入力端ＩＮ２は、第１入力端ＩＮ１が第１クロック信号ＣＫ１を受信する時、第３クロック信号ＣＫ２を受信し、第１入力端ＩＮ１が第２クロック信号ＸＣＫ１を受信する時、第４クロック信号ＸＣＫ２を受信する。第３入力端ＩＮ３は供給電圧ＶＳＳを受け取る。
【０００８】
さらに、各段階Ｓｎは、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２を含み、そのうち、第１出力端ＯＵＴ１は出力信号Ｏｎを出力し、第２出力端ＯＵＴ２はプルダウン信号Ｋｎを出力する。
【０００９】
各段階Ｓｎは、プルアップ回路、プルアップ制御回路、第１プルダウン回路、第２プルダウン回路と第３プルダウン回路を含む。そのうち、プルアップ回路は第１入力端ＩＮ１と第１出力端ＯＵＴ１との間に電気的に接続され、プルアップ制御回路は第５入力端ＩＮ５とプルアップ回路との間に電気的に接続される。第１プルダウン回路はプルアップ回路に電気的に接続され、第１プルダウン制御回路は第２入力端ＩＮ２、第２出力端ＯＵＴ２及び第１プルダウン回路に電気的に接続される。第２プルダウン回路は、第４入力端ＩＮ４、第１プルダウン制御回路及びプルアップ回路に電気的に接続される。第３プルダウン回路は、第６入力端ＩＮ６、第２プルダウン回路及びプルアップ回路に電気的に接続される。
【００１０】
複数の段階｛Ｓｎ｝は順番に電気的に接続されるので、第ｎ段階Ｓｎにおける第４入力端ＩＮ４は、第ｎ−１段階Ｓｎ−１の第２出力端ＯＵＴ２に電気的に接続されて対応するプルダウン出力信号Ｋｎ−１を受信し、或いは第ｎ＋１段階Ｓｎ＋１に電気的に接続されて対応するプルダウン出力信号Ｋｎ＋１を受信する。第ｎ段階Ｓｎにおける第５入力端ＩＮ５は第ｎ−１段階Ｓｎ−１の第１出力端ＯＵＴ１に電気的に接続されて対応する出力信号Ｏｎ−１を受信する。第ｎ段階Ｓｎにおける第６入力端ＩＮ６は第ｎ＋１段階Ｓｎ＋１の第１出力端ＯＵＴ１に電気的に接続されて対応する出力信号Ｏｎ＋１を受信する。第ｎ段階Ｓｎにおける第７入力端ＩＮ７は第ｎ＋２段階Ｓｎ＋２の第１出力端ＯＵＴ１に電気的に接続されて対応する出力信号Ｏｎ＋２を受信する。第ｎ段階Ｓｎにおける第８入力端ＩＮ８は第ｎ−２段階Ｓｎ−２の第１出力端ＯＵＴ１に電気的に接続されて対応する出力信号Ｏｎ−２を受信する。
【００１１】
本発明のもう１つの実施例によれば、シフトレジスタは複数の段階｛Ｓｎ｝を含み、ｎ＝１，２，…，Ｎ、Ｎは正整数である。
【００１２】
各段階Ｓｎは第１入力端ＩＮ１、第２入力端ＩＮ２、第３入力端ＩＮ３、第４入力端ＩＮ４、第５入力端ＩＮ５、第６入力端ＩＮ６、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２を含む。そのうち、第１入力端ＩＮ１は第１クロック信号ＣＫ１と第２クロック信号ＸＣＫ１のうちの一つの信号を受信する。第２入力端ＩＮ２は、第１入力端ＩＮ１が第１クロック信号ＣＫ１を受信した時、第３クロック信号ＣＫ２を受信し、第１入力端ＩＮ１が第２クロック信号ＸＣＫ１を受信する時、第４クロック信号ＸＣＫ２を受信する。第３入力端ＩＮ３は供給電圧ＶＳＳを受け取る。第４入力端ＩＮ４は第４入力信号を受信し、第５入力端ＩＮ５は第５入力信号を受信し、第６入力端ＩＮ６は第６入力信号を受信する。第１出力端ＯＵＴ１は出力信号Ｏｎを出力し、第２出力端ＯＵＴ２はプルダウン信号Ｋｎを出力する。
【００１３】
各段階Ｓｎは、更に、プルアップ回路、プルアップ制御回路、第１プルダウン回路、第１プルダウン制御回路、第２プルダウン回路と第３プルダウン回路を含む。そのうち、プルアップ回路は第１入力端ＩＮ１と第１出力端ＯＵＴ１の間に電気的に接続される。プルアップ制御回路は第５入力端ＩＮ５とプルアップ回路の間に電気的に接続される。第１プルダウン回路はプルアップ回路に電気的に接続される。第１プルダウン制御回路は第２入力端ＩＮ２、第２出力端ＯＵＴ２と第１プルダウン回路に電気的に接続される。第２プルダウン回路は第４入力端ＩＮ４、第１プルダウン制御回路とプルアップ回路に電気的に接続される。第３プルダウン回路は第８入力端ＩＮ８、第２プルダウン回路とプルアップ回路に電気的に接続される。本発明の１つの実施例によれば、第４入力信号は第ｎ−１段階Ｓｎ−１のプルダウン出力信号Ｋｎ−１と第ｎ＋１段階Ｓｎ＋１のプルダウン出力信号Ｋｎ＋１のうちの１つに対応し、第５入力信号は第ｎ−１段階Ｓｎ−１の出力信号Ｏｎ−１に対応し、第６入力信号は第ｎ＋１段階Ｓｎ＋１の出力信号Ｏｎ＋１に対応する。
【００１４】
本発明のもう１つの実施例によれば、シフトレジスタは複数の段階｛Ｓｎ｝を含み、ｎ＝１，２，…，Ｎで、Ｎは正整数である。本発明の１つの実施例によれば、各段階はプルアップ回路、プルアップ制御回路、プルダウン回路、プルダウン制御回路とキー・プルダウン回路を含む。そのうち、プルアップ回路は、第１クロック信号ＣＫ１または第２クロック信号ＸＣＫ１を受信する入力端と、対応する出力信号Ｏｎを出力する出力端と、入力節点Ｑｎとを有する。プルアップ制御回路は、プルアップ回路の入力節点Ｑｎに電気的に接続され、第１入力信号を受信する時、対応する信号を発生してプルアップ回路の入力節点Ｑｎに供給し、これによりプルアップ回路を始動させる。プルダウン回路は、プルアップ回路の入力節点Ｑｎに電気的に接続されて、第１電圧を入力節点Ｑｎまたはプルアップ回路の出力端のうちの１つに供給する。プルダウン制御回路は、第３クロック信号ＣＫ２と第４クロック信号ＸＣＫ２のうちの１つを受信して対応する第１電圧を発生し、ことにより段階Ｓｎのプルダウン回路及び段階Ｓｎ−１と段階Ｓｎ＋１のうちの１つのプルダウン回路を始動させる。キー・プルダウン回路は、第２入力信号を受信するように配置される。そのうち、第１入力信号は第ｎ−１段階Ｓｎ−１の出力信号Ｏｎ−１に対応し、第２入力信号は第ｎ＋１段階Ｓｎ＋１の出力信号Ｏｎ＋１に対応する。
【００１５】
本発明のもう１つの実施例によれば、シフトレジスタは複数の段階｛Ｓｎ｝を含み、ｎ＝１，２，…，Ｎで、Ｎは正整数である。本発明の１つの実施例によれば、各段階は、プルアップ回路、プルアップ制御回路、第１プルダウン回路、第２プルダウン回路、第３プルダウン回路と第４プルダウン回路を含む。そのうち、プルアップ回路は、対応するクロック信号Ｃｎを受信する入力端と、対応する出力信号Ｏｎを出力する出力端と、入力端と出力端との間にある入力節点Ｑｎとを有する。プルアップ制御回路は、プルアップ回路の入力節点Ｑｎに電気的に接続されて、第１入力信号を受信する時、対応する第１入力信号と同じ信号を発生してプルアップ回路の入力節点Ｑｎに供給し、これによりプルアップ回路を始動させる。第１プルダウン回路は、入力節点Ｑｎ及びプルアップ回路の出力端に電気的に接続されて、プルダウン信号Ｋｎを受信する。第２プルダウン回路は、入力節点Ｑｎ及びプルアップ回路の出力端に電気的に接続されて、第２入力信号を受信する。第３プルダウン回路は、入力節点Ｑｎ及びプルアップ回路の出力端に電気的に接続されて、第３入力信号を受信する。第４プルダウン回路は、第４入力信号を受信し、且つ、対応するプルダウン信号Ｋｎを発生して第ｎ段階Ｓｎの第１プルダウン回路、第ｎ−１段階Ｓｎ−１の第２プルダウン回路及び第ｎ＋１段階Ｓｎ＋１の第２プルダウン回路に供給する。
【００１６】
上述の実施例によれば、シフトレジスタの回路設計が簡略化できるだけではなく、シフトレジスタが確実に正常に機能することもでき、さらにシフトレジスタの信頼度を改善且つ高めることもできる。
【図面の簡単な説明】
【００１７】
【図１】本発明の１つの実施例によるシフトレジスタを示すブロック図である。
【図２】本発明のもう１つの実施例によるシフトレジスタを示すブロック図である。
【図３】本発明の１つの実施例によるシフトレジスタのゲート駆動チップを液晶パネルに統合させる構造を示す略図である。
【図４】本発明の実施例によるシフトレジスタの隣接する２つの段階を示す回路図である。
【図５】図４におけるシフトレジスタの各入力信号と出力信号を示すタイミング図である。
【図６】本発明のもう１つの実施例によるゲート駆動チップを液晶パネルに統合させる構造を示す略図である。
【図７】本発明の実施例によるシフトレジスタの隣接する２つの段階を示す回路図である。
【図８】本発明のもう１つの実施例によるシフトレジスタのゲート駆動チップを液晶パネルに統合させる構造を示す略図である。
【図９】本発明の実施例によるシフトレジスタの隣接する２つの段階を示す回路図である。
【図１０】図９におけるシフトレジスタの各入力信号と出力信号を示すタイミング図である。
【図１１】本発明の１つの実施例によるシフトレジスタを示すブロック図である。
【図１２】本発明の１つの実施例によるシフトレジスタの隣接する２つの段階を示す回路図である。
【図１３】図１２におけるシフトレジスタの各入力信号と出力信号を示すタイミング図である。
【図１４】本発明の１つの実施例によるレジスタを示すブロック図である。
【図１５】本発明の１つの実施例によるシフトレジスタの隣接する２つの段階を示す回路図である。
【図１６】本発明の１つの実施例によるシフトレジスタを示すブロック図である。
【図１７】本発明のもう１つの実施例によるシフトレジスタの隣接する２つの段階を示す回路図である。
【図１８】図１７におけるシフトレジスタの各入力信号と出力信号を示すタイミング図である。
【図１９】本発明の１つの実施例によるシフトレジスタを示すブロック図である。
【図２０】本発明のもう１つの実施例によるシフトレジスタの隣接する２つの段階を示す回路図である。
【発明を実施するための形態】
【００１８】
以下、幾つかの異なる実施例を挙げて本発明の各種異なる特徴を説明する。下記実例における構造及び配置は本発明の内容を簡略化させるためのものであり、本発明を説明するための実施例に過ぎず、実際の応用は、これらの実施例に限られない。また、異なる実施例において、同じ参照データ及び/または符号を繰り返し引用するかも知れない。本発明をより詳しく且つ明瞭に説明するために、添付された図面および下記様々な実施例を参照することができる。図面において、同じ符号は同じまたは類似の素子を表す。
【００１９】
図１は、本発明の１例によるシフトレジスタ１００を示す。当該シフトレジスタは、第１クロック信号ＣＫ１を提供する第１クロック信号線１１１と、第２クロック信号ＸＣＫ１を提供する第２クロック信号線１１２と、第３クロック信号ＣＫ２を提供する第３クロック信号線１１３と、第４クロック信号ＸＣＫ２を提供する第４クロック信号線１１４と、供給電圧ＶＳＳを提供する基準線１１５と、を含む。
【００２０】
１例において、第１クロック信号、第２クロック信号、第３クロック信号及び第４クロック信号はそれぞれ周波数および位相を有し、そのうち、第１クロック信号の周波数は第２クロック信号の周波数と大体同じで、第１クロック信号の位相と第２クロック信号の位相は大体逆であり、第３クロック信号の周波数は第４クロック信号の周波数と大体同じで、第３クロック信号の位相は第４クロック信号の位相と大体逆である。１例において、第１クロック信号の周波数は第３クロック信号の周波数より高い。
【００２１】
シフトレジスタ１００は複数の段階｛Ｓｎ｝を含み、ｎ＝１，２，…，Ｎであり、Ｎは正整数である。
【００２２】
各段階は、第１入力端ＩＮ１、第２入力端ＩＮ２、第３入力端ＩＮ３、第４入力端ＩＮ４、第５入力端ＩＮ５、第６入力端ＩＮ６、第７入力端ＩＮ７及び第８入力端ＩＮ８を含む。第１入力端ＩＮ１は、第１クロック信号ＣＫ１と第２クロック信号ＸＣＫ１のうちの一つの信号を受信するのに用いられる。第２入力端ＩＮ２は、第１入力端ＩＮ１が第１クロック信号ＣＫ１を受信する時、第３クロック信号ＣＫ２を受信し、第１入力端ＩＮ１が第２クロック信号ＸＣＫ１を受信する時、第４クロック信号ＸＣＫ２を受信するのに用いられる。第３入力端ＩＮ３は、供給電圧ＶＳＳを受け取るのに用いられる。
【００２３】
各段階Ｓｎは、出力信号Ｏｎを出力する第１出力端ＯＵＴ１と、プルダウン信号Ｋｎを出力する第２出力端ＯＵＴ２と、を含む。
【００２４】
複数の段階｛Ｓｎ｝は順次に電気的に接続される。図１に示すように、第ｎ段階Ｓｎにおける第４入力端ＩＮ４は、第ｎ＋１段階Ｓｎ＋１の第２出力端ＯＵＴ２に電気的に接続されて、そこから対応するプルダウン出力信号Ｋｎ＋１を受信するのに用いられる。第ｎ段階Ｓｎにおける第５入力端ＩＮ５は、第ｎ−１段階Ｓｎ−１の第１出力端ＯＵＴ１に電気的に接続されて、そこから対応する出力信号Ｏｎ−１を受信するのに用いられる。第ｎ段階Ｓｎにおける第６入力端ＩＮ６は、第ｎ＋１段階Ｓｎ＋１の第１出力端ＯＵＴ１に電気的に接続され、そこから対応する出力信号Ｏｎ＋１を受信するのに用いられる。第ｎ段階Ｓｎにおける第７入力端ＩＮ７は、第ｎ＋２段階Ｓｎ＋２の第１出力端ＯＵＴ１に電気的に接続され、そこから対応する出力信号Ｏｎ＋２を受信するのに用いられる。第ｎ段階Ｓｎにおける第８入力端ＩＮ８は、第ｎ−２段階Ｓｎ−２の第１出力端ＯＵＴ１に電気的に接続され、そこから対応する出力信号Ｏｎ−２を受信するのに用いられる。
【００２５】
図２は本発明のもう１つの実施例によるシフトレジスタ２００を示す。シフトレジスタ２００は、第ｎ段階Ｓｎにおける第４入力端ＩＮ４が第ｎ−１段階Ｓｎ−１の第２出力端ＯＵＴ２に電気的に接続されて、そこから対応するプルダウン出力信号Ｋｎ−１を受信するのに用いられる以外には、シフトレジスタ１００と同じ設計を有する。
【００２６】
図３は本発明の１例によるシフトレジスタ３００のゲート駆動チップが液晶パネルに統合される構造を示す。シフトレジスタ３００は、複数の段階｛Ｓｎ｝を有し、それぞれガラス基板上に沈積または形成される。図３は、４つの段階Ｓｎ、Ｓｎ＋１、Ｓｎ＋２とＳｎ＋３のみを示す。各段階は、ガラス基板の第１行３８０上に形成されるプルアップ制御回路３２０とプルアップ回路３１０を有し、当該プルアップ回路３１０は当該プルアップ制御回路３２０と隣接する。各段階は、更に、第２行３９０上に順番に形成される第１プルダウン制御回路３４０、第１プルダウン回路３３０、第２プルダウン回路３５０及びキー・プルダウン回路３６０を有し、そのうち、第２行３９０は第１行３８０に隣接される。
【００２７】
第１クロック信号ＣＫ１、第２クロック信号ＸＣＫ１、第３クロック信号ＣＫ２と第４クロック信号ＸＣＫ２は同じ段階の入力信号であるため、第１プルダウン制御回路３４０はＣＫプルダウン制御回路またはＸＣＫプルダウン制御回路であってもよく、第１プルダウン回路３３０はＣＫプルダウン制御回路またはＸＣＫプルダウン回路であってもよく、第２プルダウン回路３５０はＸＣＫプルダウン制御回路またはＣＫプルダウン回路であってもよい。例えば、第１クロック信号ＣＫ１と第３クロック信号ＣＫ２がそれぞれ同じ段階の第１入力端ＩＮ１と第２入力端ＩＮ２に入力されるとき、例えば、Ｓｎ段階において、第１プルダウン制御回路３４０、第１プルダウン回路３３０及び第２プルダウン回路３５０がそれぞれＣＫプルダウン制御回路、ＣＫプルダウン回路及びＸＣＫプルダウン制御回路に対応する。第２クロック信号ＸＣＫ１と第４クロック信号ＸＣＫ２がそれぞれ同じ段階の第１入力端ＩＮ１と第２入力端ＩＮ２に入力される時、例えば、Ｓｎ＋１段階において、第１プルダウン制御回路３４０、第１プルダウン回路３３０及び第２プルダウン回路３５０がそれぞれＸＣＫプルダウン制御回路、ＸＣＫプルダウン回路及びＣＫプルダウン制御回路に対応する。
【００２８】
上記のような設計方式に対して、単一プルダウン制御回路３４０はＳｎ段階の第１プルアップ回路とＳｎ―１段階のプルアップ回路を制御するのに用いられる。
【００２９】
図４は、シフトレジスタ３００の隣接する２つの段階ＳｎとＳｎ＋１を示す回路図である。各段階は第１入力端ＩＮ１、第２入力端ＩＮ２、第３入力端ＩＮ３、第４入力端ＩＮ４、第５入力端ＩＮ５、第６入力端ＩＮ６、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２を含む。そのうち、第１入力端ＩＮ１は、第１クロック信号ＣＫ１と第２クロック信号ＸＣＫ１のうちの１つを受信するのに用いられる。第２入力端ＩＮ２は、第１入力端ＩＮ１が第１クロック信号ＣＫ１を受信する時、第３クロック信号ＣＫ２を受信し、第１入力端ＩＮ１が第２クロック信号ＸＣＫ１を受信する時、第４クロック信号ＸＣＫ２を受信するのに用いられる。第３入力端ＩＮ３は、供給電圧ＶＳＳを受け取るのに用いられる。第５入力端ＩＮ５は第５入力信号を受信するのに用いられ、第６入力端ＩＮ６は第６入力信号を受信するのに用いられる。第１出力端ＯＵＴ１と第２出力端ＯＵＴ２は、それぞれ出力信号Ｏｎとプルダウン信号Ｋｎを出力するのに用いられる。
【００３０】
各段階Ｓｎは、プルアップ回路３１０、プルアップ制御回路３２０、第１プルダウン回路３３０、第１プルダウン制御回路３４０、第２プルダウン回路３５０及び第３プルダウン回路３６０を含む。そのうち、プルアップ回路３１０は第１入力端ＩＮ１と第１出力端ＯＵＴ１との間に介在して電気的に接続される。プルアップ制御回路３２０は第５入力端ＩＮ５とプルアップ回路３１０との間に介在して電気的に接続される。第１プルダウン回路３３０はプルアップ回路３１０に電気的に接続される。第１プルダウン制御回路３４０は第２入力端ＩＮ２、第２出力端ＯＵＴ２及び第１プルダウン回路３３０に電気的に接続される。第２プルダウン回路３５０は第４入力端ＩＮ４、第１プルダウン制御回路３４０及びプルアップ回路３１０に電気的に接続される。第３プルダウン回路３６０は第６入力端ＩＮ６、第２プルダウン回路３５０及びプルアップ回路３１０に電気的に接続される。図３に示すように、第４入力信号は第ｎ＋１段階Ｓｎ＋１のプルダウン出力信号Ｋｎ＋１に対応し、第５入力信号は第ｎ−１段階Ｓｎ−１の出力信号Ｏｎ−１に対応し、第６入力信号は第ｎ＋１段階Ｓｎ＋１の出力信号Ｏｎ＋１に対応する。
【００３１】
具体的に、プルアップ制御回路３２０は、第５入力端ＩＮ５に電気的に接続されて第ｎ−１段階Ｓｎ−１の出力信号Ｏｎ−１を受信するゲートと、ゲートに電気的に接続されるソースと、節点Ｑに電気的に接続されるドレインと、を有する第１トランジスタＴ１を含む。
【００３２】
プルアップ回路３１０は第２トランジスタＴ２を含み、当該第２トランジスタＴ２は、節点Ｑに電気的に接続されるゲートと、第１入力端ＩＮ１に電気的に接続されて第１クロック信号ＣＫ１または第２クロック信号ＸＣＫ１を受信するソースと、ドレインと、を有し、当該ドレインは第１出力端ＯＵＴ１に電気的に接続されて、ソースで受信した第１クロック信号ＣＫ１または第２クロック信号ＸＣＫ１に応じて、１つの段階の出力信号Ｏｎを出力する。また、プルアップ回路３１０は２つの直列に接続されたコンデンサを更に含み、第２トランジスタＴ２のソースとドレインとの間に介在して電気的に接続される。
【００３３】
第１プルダウン制御回路３４０は、第４トランジスタＴ４と第８トランジスタＴ８を含む。そのうち、第４トランジスタＴ４は，第２入力端ＩＮ２に電気的に接続されて、第２トランジスタＴ２のソースが第１クロック信号ＣＫ１を受信する時、第３クロック信号ＣＫ２を受信し、第２トランジスタＴ２のソースが第２クロック信号ＸＣＫ１を受信する時、第４クロック信号ＸＣＫ２を受信するゲートと、ゲートに電気的に接続されるソースと、第２出力端ＯＵＴ２に電気的に接続されて、プルダウン信号ｋｎをＳｎまたはＳｎ＋１段階の第２プルダウン回路３５０に出力するドレインと、を有する。前記第８トランジスタＴ８は、プルアップ回路３１０における第２トランジスタＴ２のゲートに電気的に接続される節点Ｑに電気的に接続されるゲートと、第４トランジスタＴ４のソースに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００３４】
第１プルダウン回路３３０は、第６トランジスタＴ６と第７トランジスタＴ７を含む。そのうち、第６トランジスタＴ６は、第１プルダウン制御回路３４０における第４トランジスタＴ４のドレインに電気的に接続されるゲートと、節点Ｑまたはプルアップ回路３１０における第２トランジスタＴ２のゲートに電気的に接続されるソースと、第１出力端ＯＵＴ１に電気的に接続されるプルアップ回路３１０における第２トランジスタＴ２のドレインに電気的に接続されるドレインとを有する。前記第７トランジスタＴ７は、第１プルダウン制御回路３４０における第４トランジスタＴ４のドレインに電気的に接続されるゲートと、プルアップ回路３１０における第２トランジスタＴ２のドレインに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００３５】
第２プルダウン回路３５０は、第９トランジスタＴ９、第１０トランジスタＴ１０と第１１トランジスタＴ１１を含む。そのうち、第９トランジスタＴ９は、第４入力端ＩＮ４に電気的に接続され、第ｎ＋１段階Ｓｎ＋１のプルダウン信号Ｋｎ＋１或いは第ｎ−１段階Ｓｎ−１のプルダウン信号Ｋｎ−１を受信するゲートと、プルアップ回路３１０における第２トランジスタＴ２のドレインに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。前記第１０トランジスタＴ１０は、第４入力端ＩＮ４に電気的に接続され、第ｎ＋１段階Ｓｎ＋１のプルダウン信号Ｋｎ＋１或いは第ｎ―１段階Ｓｎ―１のプルダウン信号Ｋｎ―１を受信するゲートと、節点Ｑまたはプルアップ回路３１０における第２トランジスタＴ２のゲートに電気的に接続されるソースと、プルアップ回路３１０における第２トランジスタＴ２のドレインに電気的に接続されるドレインとを有する。前記第１１トランジスタＴ１１は、プルアップ回路３１０における第２トランジスタＴ２のゲートに電気的に接続されるゲートと、第４入力端ＩＮ４に電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００３６】
第３プルダウン回路３６０は、第１２トランジスタＴ１２と第１３トランジスタＴ１３を含む。そのうち、第１２トランジスタＴ１２は、第６入力端ＩＮ６に電気的に接続されて、第ｎ＋１段階Ｓｎ＋１の出力信号Ｏｎ＋１を受信するゲートと、節点Ｑ或いはプルアップ回路３１０における第２トランジスタＴ２のゲートに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。前記第１３トランジスタＴ１３は、第６入力端ＩＮ６に電気的に接続されて第ｎ＋１段階Ｓｎ＋１の出力信号Ｏｎ＋１を受信するゲートと、プルアップ回路３１０における第２トランジスタＴ２のドレインに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００３７】
各段階Ｓｎは、更に、第７入力信号を受信するための第７入力端ＩＮ７と、第８入力信号を受信するための第８入力端ＩＮ８と、第３トランジスタＴ３と、第５トランジスタＴ５とを含む。そのうち、第７入力端に入力された入力信号は第ｎ＋２段階Ｓｎ＋２の出力信号Ｏｎ＋２に対応し、第８入力端に入力された入力信号は第ｎ―２段階Ｓｎ―２の出力信号Ｏｎ―２に対応する。第３トランジスタＴ３は、第７入力端ＩＮ７に電気的に接続されるゲートと、供給電圧ＶＳＳを受け取るように配置されたソースと、プルアップ制御回路３２０における第１トランジスタＴ１のドレインに電気的に接続されるドレインを有する。第５トランジスタＴ５は、第８入力端ＩＮ８に電気的に接続されるゲートと、供給電圧ＶＳＳを受け取るように配置されたソースと、プルアップ制御回路３２０における第１トランジスタＴ１のドレインに電気的に接続されるドレインとを有する。
【００３８】
第１クロック信号ＣＫ１と第２クロック信号ＸＣＫ１がそれぞれ第１入力端ＩＮ１と第２入力端ＩＮ２の入力信号である場合、第１プルダウン制御回路３４０、第１プルダウン回路３３０、第２プルダウン回路３５０と第３プルダウン回路３６０は、それぞれ、図３に示すように、ＸＣＫプルダウン制御回路、ＸＣＫプルダウン回路、ＣＫプルダウン回路及びキー・プルダウン回路に対応する。
【００３９】
図５は、図４におけるシフトレジスタの各入力信号と出力信号を示すタイミング図である。第１クロック信号ＣＫ１、第２クロック信号ＸＣＫ１、第３クロック信号ＣＫ２及び第４クロック信号ＸＣＫ２はいずれも入力信号である。第１クロック信号ＣＫ１、第２クロック信号ＸＣＫ１、第３クロック信号ＣＫ２と第４クロック信号ＸＣＫ２はいずれも周波数と位相特性を有する。そのうち、第１クロック信号ＣＫ１の周波数と第２クロック信号ＸＣＫ１の周波数はほぼ同じで、第１クロック信号ＣＫ１の位相と第２クロック信号ＸＣＫ１の位相はほぼ逆である。第３クロック信号ＣＫ２の周波数と第４クロック信号ＸＣＫ２の周波数はほぼ同じで、当該第３クロック信号ＣＫ２の位相と第４クロック信号ＸＣＫ２の位相はほぼ逆である。１例において、第１クロック信号ＣＫ１の周波数は第３クロック信号ＣＫ２の周波数より高い。
【００４０】
信号ＯｎとＯｎ−１はそれぞれＳｎ段階とＳｎ−１段階の出力信号であり、Ｓｎ段階とＳｎ−１段階に受信された入力信号に対応する。信号Ｋ１はＳｎ−１段階またはＳｎ＋１段階の出力端ＯＵＴ２により出力されたプルダウン信号である。信号ＱnとＱｎ＋１はそれぞれＳｎ段階またはＳｎ＋１段階の節点Ｑにかかる電圧値である。
【００４１】
図６は本発明のもう１つの実施例によるゲート駆動チップを液晶パネルに統合させた構造を示す。単一ＣＫ／ＸＣＫプルダウン制御回路がＳｎ段階のＣＫ／ＸＣＫプルアップ回路とＳｎ＋１段階のＸＣＫ／ＣＫプルアップ回路を制御するのに用いられる以外、シフトレジスタ４００の汎用開放式回路構造は図３に示す汎用開放式回路構造は同様である。
【００４２】
図７はシフトレジスタ４００の２つの隣接する段階Ｓｎと段階Ｓｎ＋１を示す回路図である。当該図７は、第４入力信号がｎ−１段階Ｓｎ―１のプルダウン信号Ｋｎ―１に対応する以外、図４に示すシフトレジスタ３００と同じである。
【００４３】
図８は、本発明のもう１つの実施例によるシフトレジスタ５００のゲート駆動チップを液晶パネルに統合させた構造を示す。
【００４４】
図９はシフトレジスタ５００の互いに隣接する段階Ｓｎと段階Ｓｎ＋１を示す回路図である。前記２つの隣接する段階Ｓｎと段階Ｓｎ＋１は、プルアップ回路５１０ａ及び５１０ｂ、プルアップ制御回路５２０ａ及び５２０ｂ、プルダウン制御回路５４０ａ及び５４０ｂ、プルダウン回路５３０ａ、５３０ｂ、５３０ｃ及び５３０ｄ、キー・プルダウン回路５６０ａ及び５６０ｂを含む。
【００４５】
具体的に説明すると、プルアップ回路５１０ａは、節点Ｑｎに電気的に接続されるゲートと、入力端に電気的に接続されて第１クロック信号ＣＫ１を受信するソースと、出力端に電気的に接続されて出力信号Ｏｎを出力するドレインとを有する第１トランジスタＴ１を含む。プルアップ回路５１０ｂは、節点Ｑｎ＋１に電気的に接続されるゲートと、入力端に電気的に接続されて第２クロック信号ＸＣＫ１を受信するソースと、出力端に電気的に接続されて出力信号Ｏｎ＋１を出力するドレインとを有する第２トランジスタＴ２を含む。
【００４６】
プルアップ制御回路５２０ａは、第３トランジスタＴ３と第４トランジスタＴ４を含む。第３トランジスタＴ３は、ゲートと、段階Ｓｎ―１の出力端に電気的に接続されて出力信号Ｏｎ―１を受信するソースと、入力節点Ｑｎまたはプルアップ回路５１０ａのゲートに電気的に接続されるドレインとを有する。第４トランジスタＴ４は、段階Ｓｎ―１の入力節点Ｑｎ―１に電気的に接続されるゲートと、第２クロック信号ＸＣＫ１を受信するように配置されたソースと、第３トランジスタＴ３のゲートに電気的に接続されるドレインとを有する。プルアップ制御回路５２０ｂは、第５トランジスタＴ５と第６トランジスタＴ６を含む。第５トランジスタＴ５は、ゲートと、段階Ｓｎの出力端に電気的に接続されて出力信号Ｏｎを受信するソースと、入力節点Ｑｎ＋１またはプルアップ回路５１０ｂにおけるトランジスタＴ２のゲートに電気的に接続されるドレインとを有する。第６トランジスタＴ６は、段階Ｓｎの入力節点Ｑｎに電気的に接続されるゲートと、第１クロック信号ＣＫ１を受信するように配置されたソースと、第５トランジスタＴ５のゲートに電気的に接続されるドレインとを有する。
【００４７】
プルダウン制御回路５４０ａは、第７トランジスタＴ７、第８トランジスタＴ８及び第９トランジスタＴ９を含む。そのうち、第７トランジスタＴ７は、第３クロック信号ＣＫ２を受信するように配置されたゲートと、ゲートに電気的に接続されるソースと、節点Ｋに電気的に接続されるドレインとを有する。第８トランジスタＴ８は、入力節点Ｑｎ＋１或いは第ｎ＋１段階Ｓｎ＋１におけるプルアップ回路５１０ｂの第２トランジスタＴ２のゲートに電気的に接続されるゲートと、節点Ｋに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。第９トランジスタＴ９は、入力節点Ｑｎに電気的に接続されるゲートと、節点Ｋに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。プルダウン制御回路５４０ｂは、第１０トランジスタＴ１０、第１１トランジスタＴ１１と第１２トランジスタＴ１２を含む。そのうち、第１０トランジスタＴ１０は、第４クロック信号ＸＣＫ２を受信するように配置されたゲートと、当該ゲートに電気的に接続されるソースと、節点Ｐに電気的に接続されるドレインとを有する。第１１トランジスタＴ１１は、入力節点Ｑｎ＋１或いは第ｎ＋１段階Ｓｎ＋１のプルアップ回路５１０ｂにおける第２トランジスタＴ２のゲートに電気的に接続されるゲートと、節点Ｐに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。第１２トランジスタＴ１２は、入力節点Ｑｎ或いは第ｎ段階Ｓｎのプルアップ回路５１０ａにおける第１トランジスタＴ１のゲートに電気的に接続されるゲートと、節点Ｐに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００４８】
プルダウン回路５３０ａは、第１３トランジスタＴ１３と第１４トランジスタＴ１４を含む。そのうち、第１３トランジスタＴ１３は、プルダウン制御回路５４０ａにおける節点Ｋに電気的に接続されるゲートと、入力節点Ｑｎに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。第１４トランジスタＴ１４は、プルダウン制御回路５４０ａにおける節点Ｋに電気的に接続されるゲートと、プルアップ回路５１０ａの出直端に電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００４９】
プルダウン回路５３０ｂは、第１５トランジスタＴ１５と第１６トランジスタＴ１６を含む。そのうち、第１５トランジスタＴ１５は、プルダウン制御回路５４０ａにおける節点Ｋに電気的に接続されるゲートと、入力節点Ｑｎ＋１に電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。第１６トランジスタＴ１６は、プルダウン制御回路５４０ａの節点Ｋに電気的に接続されるゲートと、プルアップ回路５１０ｂの出力端に電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００５０】
プルダウン回路５３０ｃは、第１７トランジスタＴ１７と第１８トランジスタＴ１８を含む。そのうち、第１７トランジスタＴ１７は、プルダウン制御回路５４０ｂにおける節点Ｐに電気的に接続されるゲートと、段階Ｓｎの入力節点Ｑｎに電気的に接続されるソースと、ドレインとを有する。第１８トランジスタＴ１８は、プルダウン制御回路５４０ｂにおける節点Ｐに電気的に接続されるゲートと、段階Ｓｎ＋１の入力節点に電気的に接続され、またはそこから出力信号Ｏｎ＋１を受信するソースと、第１７トランジスタＴ１７のドレインに電気的に接続されるドレインとを有する。
【００５１】
プルダウン回路５３０ｄは、第１９トランジスタＴ１９と第２０トランジスタＴ２０を含む。そのうち、第１９トランジスタＴ１９は、プルダウン制御回路５４０ｂにおける節点Ｐに電気的に接続されるゲートと、Ｓｎ段階の入力節点Ｑｎに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。第２０トランジスタＴ２０は、プルダウン制御回路５４０ｂにおける節点Ｐに電気的に接続されるゲートと、Ｓｎ＋１段階の出力節点に電気的に接続され、またはそこから出力信号Ｏｎ＋１を受信するソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００５２】
キー・プルダウン回路５６０ａは、第２１トランジスタＴ２１と第２２トランジスタＴ２２を含む。そのうち、第２１トランジスタＴ２１は、第ｎ＋１段階Ｓｎ＋１の出力端に電気的に接続されて出力信号Ｏｎ＋１を受信するゲートと、Ｓｎ段階の入力節点Ｑｎに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインを有する。第２２トランジスタＴ２２は、第ｎ＋１段階Ｓｎ＋１の出力端に電気的に接続されて出力信号Ｏｎ＋１を受信するゲートと、プルアップ回路５１０ａの出力端に電気的に接続されて出力信号Ｏｎを受信するソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００５３】
キー・プルダウン回路５６０ｂは、第２３トランジスタＴ２３と第２４トランジスタＴ２４を含む。そのうち、第２３トランジスタＴ２３は、段階Ｓｎ＋２の出力端に電気的に接続されて出力信号Ｏｎ＋２を受信するゲートと、プルダウン回路５３０ｂにおける第１６トランジスタＴ１６のゲートに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。第２４トランジスタＴ２４は、第ｎ＋２段階Ｓｎ＋２の出力端に電気的に接続されて出力信号Ｏｎ＋２を受信するゲートと、段階Ｓｎ＋１の出力端に電気的に接続されて出力信号Ｏｎ＋１を受信するソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００５４】
段階Ｓｎは、更に、第２５トランジスタＴ２５と第２６トランジスタＴ２６を含む。そのうち、第２５トランジスタＴ２５は、第ｎ−２段階Ｓｎ―２の出力信号Ｏｎ―２を受信するように配置されたゲートと、供給電圧ＶＳＳを受け取るように配置されたソースと、入力節点Ｑｎまたはプルアップ回路５１０ａにおける第１トランジスタＴ１のゲートに電気的に接続されるドレインとを有する。第２６トランジスタＴ２６は、第ｎ＋２段階Ｓｎ＋２の出力信号Ｏｎ＋２を受信するように配置されたゲートと、供給電圧ＶＳＳを受け取るように配置されたソースと、入力節点Ｑｎまたはプルアップ回路５１０ａにおける第１トランジスタＴ１のゲートに電気的に接続されるドレインとを有する。段階Ｓｎ＋１は、更に、第２７トランジスタＴ２７と第２８トランジスタＴ２８を含む。そのうち、第２７トランジスタＴ２７は、第ｎ＋３段階Ｓｎ＋３の出力信号Ｏｎ＋３を受信するように配置されたゲートと、供給電圧ＶＳＳを受け取るように配置されたソースと、入力節点Ｑｎ＋１またはプルアップ回路５１０ｂにおける第２トランジスタＴ２のゲートに電気的に接続されるドレインとを有する。第２８トランジスタＴ２８は、第ｎ−１段階Ｓｎ−１の出力信号Ｏｎ−１を受信するように配置されたゲートと、供給電圧ＶＳＳを受け取るように配置されたソースと、入力節点Ｑｎ＋１またはプルアップ回路５１０ｂにおける第２トランジスタＴ２のゲートに電気的に接続されるドレインとを有する。
【００５５】
図１０は、図９におけるシフトレジスタの各入力信号と出力信号を示すタイミング図である。第１クロック信号ＣＫ１、第２クロック信号ＸＣＫ１、第３クロック信号ＣＫ２及び第４クロック信号ＸＣＫ２はいずれも入力信号である。信号Ｏｎと信号Ｏｎ−１はそれぞれ段階Ｓｎと段階Ｓｎ−１の出力信号で、段階Ｓｎと段階Ｓｎ−１で受信された入力信号に対応する。信号ＫとＰはそれぞれ節点ＫとＰにかかる電圧値であり、信号ＱｎとＱｎ＋１はそれぞれ段階Ｓｎまたは段階Ｓｎ＋１における節点にかかる電圧値である。
【００５６】
図１１は本発明の１例によるシフトレジスタ６００を示す図である。シフトレジスタ６００は複数の段階｛Ｓｎ｝を含み、ｎ＝１，２，…，Ｎで、Ｎは１より大きい正整数である。これらの複数の段階｛Ｓｎ｝は順番に電気的に接続される。図１１はシフトレジスタ６００の第１段階Ｓ１から第４段階Ｓ４までのみを示す。そのうち、各段階Ｓ１、Ｓ２、Ｓ３及びＳ４はそれぞれ対応するクロック信号Ｃ１、Ｃ２、Ｃ３、Ｃ４及び供給電圧ＶＤＤａまたはＶＤＤｂを受信し、且つ、それぞれ対応する出力信号Ｏ１、Ｏ２、Ｏ３及びＳ４を出力するように配置される。さらに、各段階Ｓｎは、段階Ｓｎ−１の出力信号Ｏｎ−１と段階Ｓｎ＋２の出力信号Ｏｎ＋２を受信するように配置される。例えば、Ｓ２は、Ｓ１に電気的に接続され、且つ、出力信号Ｏ１とＯ４をそれぞれ受信する。第１段階Ｓ１に対して、スタート信号ＳＴが第１段階Ｓ１に入力する。そして、各段階Ｓ１、Ｓ２、Ｓ３またはＳ４はそれぞれ対応するプルダウン信号Ｋ１、Ｋ２、Ｋ３またはＫ４を次の段階に出力する。
【００５７】
図１２は本発明の１例によるシフトレジスタ７００の第１段階Ｓ１と第２段階Ｓ２を示す回路図である。そのうち、Ｓ１段階またはＳ２段階は、それぞれ、互いに電気的に接続されるプルアップ回路７１０、プルアップ制御回路７２０、第１プルダウン回路７３０、第２プルダウン回路７５０、第３プルダウン回路７６０及び第１プルダウン制御回路７４０を含む。
【００５８】
段階Ｓ１において、プルアップ回路７１０は、第１クロック信号Ｃ１を受信して対応する出力信号Ｏ１を出力するように配置される。プルアップ制御回路７２０は、スタート信号ＳＴを受信した場合、対応する信号を発生してプルアップ回路７１０に伝送し、これによりプルアップ回路７１０を始動させる。プルダウン制御回路７４０は、第１供給電圧信号ＶＤＤａを受信して対応するプルダウン信号Ｋ１を発生して、当該段階の第１プルダウン回路７３０と次の段階Ｓ２の第２プルダウン回路７５０に提供する。段階Ｓ１の第３プルダウン回路７６０は、当該段階Ｓ３の出力信号Ｏ３を受信するように配置される。
【００５９】
段階Ｓ２において、プルアップ回路７１０は、第２クロック信号Ｃ２を受信して対応する出力信号Ｏ２を出力するように配置される。プルアップ制御回路７２０は、Ｓ１段階の出力信号Ｏ１を受信した場合、信号を発生してプルアップ回路７１０に伝送し、これにより、プルアップ回路７１０を始動させる。プルダウン制御回路７４０は、第２供給電圧信号ＶＤＤｂを受信して対応するプルダウン信号Ｋ２を発生して、当該段階の第１プルダウン回路７３０と次の段階Ｓ３の第２プルダウン回路７５０に提供する。段階Ｓ２の第２プルダウン回路７５０は、段階Ｓ１のプルダウン信号Ｏ１を受信するように配置される。第３プルダウン回路７６０は段階Ｓ４の出力信号Ｏ４を受信するように配置される。
【００６０】
図１２に示すように、Ｓ１段階において、具体的に説明すれば、プルアップ制御回路７２０は、スタート信号ＳＴを受信するゲートと、ゲートに電気的に接続されるソースと、節点Ｑ１に電気的に接続されるドレインとを有する第１トランジスタＴ１を含む。
【００６１】
プルアップ回路７１０は、入力節点Ｑに電気的に接続されるゲートと、第１クロック信号Ｃ１を受信するソースと、出力端に電気的に接続されてソースにより受信された第１クロック信号Ｃ１と対応する出力信号Ｏ１を出力するドレインとを有する第２トランジスタＴ２を含む。また、プルアップ回路７１０は、更に、直列に接続された２つのコンデンサを含んで、第２トランジスタＴ２のソースとドレインの間に介在して電気的に接続される。
【００６２】
プルダウン制御回路７４０は、第１供給電圧信号ＶＤＤａを受信するゲートと、ゲートに電気的に接続されるソースと、段階Ｓ２の第２プルダウン回路７５０にプルダウン信号Ｋ１を出力するドレインとを有する第４トランジスタＴ４を含む。プルダウン制御回路７４０は、プルアップ回路７１０における第２トランジスタＴ２のゲートに電気的に接続される節点Ｑ１に電気的に接続されるゲートと、第４トランジスタＴ４のドレインに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する第８トランジスタＴ８を更に含む。
【００６３】
第１プルアップ回路７３０は、第６トランジスタＴ６と第７トランジスタＴ７を含む。第６トランジスタＴ６は、第１プルアップ制御回路７４０における第４トランジスタＴ４のドレインに電気的に接続されるゲートと、節点Ｑ１またはプルアップ回路７１０における第２トランジスタＴ２のゲートに電気的に接続されるソースと、節点Ｑ１またはプルアップ回路７１０における第２トランジスタＴ２のドレインに電気的に接続されるドレインとを有する。第７トランジスタＴ７は、第１プルアップ制御回路７４０における第４トランジスタＴ４のドレインに電気的に接続されるゲートと、プルアップ回路７１０における第２トランジスタＴ２のドレインに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインをと有する。
【００６４】
第２プルダウン回路７５０は、第９トランジスタＴ９、第１０トランジスタＴ１０と第１１トランジスタＴ１１を含む。第９トランジスタＴ９は、ゲートと、プルアップ回路７１０における第２トランジスタＴ２のドレインに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。第１０トランジスタＴ１０は、ゲートと、節点Ｑ１またはプルアップ回路７１０における第２トランジスタＴ２のゲートに電気的に接続されるソースと、プルアップ回路７１０における第２トランジスタＴ２のドレインに電気的に接続されるドレインとを有する。第１１トランジスタＴ１１は、プルアップ回路７１０における第２トランジスタＴ２のゲートに電気的に接続されるゲートと、第４入力端ＩＮ４に電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００６５】
第３プルダウン回路７６０は、第１２トランジスタＴ１２と第１３トランジスタＴ１３を含む。第１２トランジスタＴ１２は、段階Ｓ３の出力信号Ｏ３を受信するゲートと、節点Ｑ１またはプルアップ回路７１０における第２トランジスタＴ２のゲートに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。第１３トランジスタＴ１３は、段階Ｓ３の出力信号Ｏ３を受信するゲートと、プルアップ回路７１０における第２トランジスタＴ２のドレインに電気的に接続されるソースと、供給電圧ＶＳＳを受け取るように配置されたドレインとを有する。
【００６６】
段階Ｓ２における回路図は、プルアップ制御回路７２０における第１トランジスタＴ１のゲートが段階Ｓ１の出力信号Ｏ１を受信する以外には、段階Ｓ１の回路図と同じである。段階Ｓ２において、プルアップ回路７１０における第２トランジスタＴ２のソースは、第２クロック信号Ｃ２を受信するように配置され、第１プルダウン制御回路７４０における第４トランジスタＴ４のゲートは、供給電圧ＶＤＤｂを受け取るように配置される。第３プルダウン制御回路７６０におけるトランジスタＴ１２とＴ１３のゲートは、段階Ｓ４の出力信号Ｏ４をそれぞれ受信するように配置される。さらに、段階Ｓ１の第１プルダウン制御回路７４０は、プルダウン信号Ｋ１を発生して段階Ｓ２の第２プルダウン回路７５０におけるトランジスタＴ９とＴ１０のゲートに提供する。
【００６７】
図１３は、図１２におけるシフトレジスタの各入力信号と出力信号を示すタイミング図である。スタート信号ＳＴは、段階Ｓ１のプルアップ制御回路７２０におけるトランジスタＴ１のゲートに供給される。クロック信号Ｃ１、Ｃ２、Ｃ３及びＣ４は、それぞれ段階Ｓ１、段階Ｓ２、段階Ｓ３と段階Ｓ４のプルアップ回路７１０におけるトランジスタＴ２のソースに供給される。クロック信号Ｃ１、Ｃ２、Ｃ３とＣ４の周波数はほぼ同じで、クロック信号Ｃ１、Ｃ２、Ｃ３とＣ４の位相は互いにシフトされる。第２供給電圧信号ＶＤＤｂが段階Ｓ２と段階Ｓ４の第１プルダウン制御回路７４０におけるトランジスタＴ４のゲートに供給される時、第１供給電圧信号ＶＳＳａは段階Ｓ１と段階Ｓ３の第１プルダウン制御回路７４０におけるトランジスタＴ４のゲートに供給される。第１供給電圧信号ＶＤＤａの周波数と第２供給電圧信号ＶＤＤａの周波数はほぼ同じで、第１供給電圧信号ＶＤＤａの位相と第２供給電圧信号ＶＤＤｂの位相はほぼ逆である。
【００６８】
信号Ｏ１、Ｏ２、Ｏ３とＯ４はそれぞれ段階Ｓ１、段階Ｓ２、段階Ｓ３と段階Ｓ４の出力信号である。信号Ｋ１とＫ２は段階Ｓ１または段階Ｓ２の第１プルダウン制御回路７４０により出力されたプルダウン信号である。信号Ｑ１、Ｑ２、Ｑ３とＱ４はそれぞれ段階Ｓ１の節点Ｑ１、段階Ｓ２の節点Ｑ２、段階Ｓ３の節点Ｑ３と段階Ｓ４の節点Ｑ４にかかる電圧である。
【００６９】
図１４は、本発明の１例によるシフトレジスタの回路図である。図6に示すシフトレジスタ６００と同じく、シフトレジスタ８００も互いに連続して電気的に接続される複数の段階｛Ｓｎ｝を含み、ｎ＝１，２，…，Ｎであり、Ｎは１より大きい正整数である。各段階Ｓ１、Ｓ２、Ｓ３及びＳ４は、それぞれ対応するクロック信号Ｃ１、Ｃ２、Ｃ３及びＣ４と供給電圧ＶＤＤａまたはＶＤＤｂを受信して、対応する出力信号Ｏ１、Ｏ２、Ｏ３及びＯ４を出力するように配置される。さらに、各段階Ｓｎは、段階Ｓｎ−１の出力信号Ｏｎー１と段階Ｓｎ＋２の出力信号Ｏｎ＋２を受信するようにも配置される。例えば、段階Ｓ２は段階Ｓ１に電気的に接続され、出力信号Ｏ１とＯ４をそれぞれ受信する。第１段階Ｓ１に対して、スタート信号ＳＴが段階Ｓ１に入力される。しかし、シフトレジスタ８００において、各段階Ｓ２、Ｓ３及びＳ４は対応するプルダウン信号Ｋ１、Ｋ２及びＫ３を出力して、即時にそれぞれの直前の段階にフィードバックするのに用いられる。
【００７０】
図１５は本発明の１例によるシフトレジスタ９００の第１段階Ｓ１と第２段階Ｓ２を示す回路図である。シフトレジスタ９００の回路は、第２段階Ｓ２の第１プルダウン制御回路により発生されたプルダウン信号Ｋ１が第１段階Ｓ１の第２プルダウン回路におけるトランジスタＴ９とトランジスタＴ１０のゲートに提供される以外には、図１２に図示されるシフトレジスタ７００の回路と同じである。このような回路の配置のため、シフトレジスタ９００の入力信号と出力信号は図１３と同じタイミング図を有する。
【００７１】
図１６は本発明の１例によるシフトレジスタ１０００である。シフトレジスタ１０００は順番に電気的に接続される複数の段階｛Ｓｎ｝を含む。図１６では、シフトレジスタ１０００における第１段階から第４段階のＳ１、Ｓ２、Ｓ３およびＳ４のみを示す。各段階Ｓ１、Ｓ２、Ｓ３およびＳ４は、対応するクロック信号Ｃ１、Ｃ２、Ｃ３及びＣ４と供給電圧ＶＤＤａまたはＶＤＤｂを受信して、対応する出力信号Ｏ１、Ｏ２、Ｏ３及びＯ４を出力する。さらに、各段階ＳｎはＳｎ−２段階の出力信号Ｏｎー２（ｎ＝３および４）を受信するように配置される。例えば、Ｓ３段階は段階Ｓ１に電気的に接続されてそこから出力信号Ｏ１を受信する。第１段階Ｓ１と第２段階Ｓ２において、スタート信号ＳＴがそれぞれ段階Ｓ１と段階Ｓ２に入力される。しかし、各段階Ｓ１、Ｓ２、Ｓ３及びＳ４は、対応するプルダウン信号Ｋ１、Ｋ２、Ｋ３またはＫ４を出力して、それぞれの直後の段階に供給する。
【００７２】
図１７は本発明のもう1つの実施例によるシフトレジスタ１１００の第１段階Ｓ１と第２段階Ｓ２の回路図である。当該シフトレジスタ１１００の回路は、スタート信号ＳＴがそれぞれ第１段階Ｓ１と第２段階Ｓ２のプルアップ制御回路におけるトランジスタＴ１のゲートに入力される以外に、図１２に図示されるシフトレジスタ７００の回路と同じである。ｎ＝３，４，５，…Ｎに対して、その対応する出力信号Ｏｎー２はそれぞれ段階Ｓｎー２に供給され、そのうち、信号はＳｎ段階のプルアップ制御回路におけるトランジスタＴ１のゲートに供給される。
【００７３】
図１８は、図１７におけるシフトレジスタ１１００の各入力信号と出力信号を示すタイミング図である。スタート信号ＳＴは段階Ｓｎのプルアップ制御回路におけるトランジスタＴ１のゲートに供給される。クロック信号Ｃ１、Ｃ２、Ｃ３とＣ４は、それぞれ段階Ｓ１、段階Ｓ２、段階Ｓ３と段階Ｓ４のプルアップ回路におけるトランジスタＴ２のソースに供給される。クロック信号Ｃ１、Ｃ２、Ｃ３とＣ４は同じ周波数を有し、クロック信号Ｃ１、Ｃ２、Ｃ３とＣ４の位相は互いにシフトされる。第２供給電圧信号ＶＤＤｂが段階Ｓ２と段階Ｓ４の第１プルダウン制御回路におけるトランジスタＴ４のゲートに供給される場合、第１供給電圧信号ＶＤＤａは段階Ｓ１と段階Ｓ３の第１プルダウン制御回路におけるトランジスタＴ４のゲートに供給される。第１供給電圧信号ＶＤＤａの周波数は第２供給電圧信号ＶＤＤｂの周波数とほぼ同じであり、第１供給電圧信号ＶＤＤａの位相は第２供給電圧信号ＶＤＤｂの位相とほぼ逆である。
【００７４】
信号Ｏ１、Ｏ２、Ｏ３及びＯ４は、それぞれ段階Ｓ１、段階Ｓ２、段階Ｓ３と段階Ｓ４の出力信号である。信号Ｋ１とＫ２は段階Ｓ１と段階Ｓ２の第１プルダウン制御回路のプルダウン信号である。信号Ｑ１、Ｑ２、Ｑ３とＱ４はそれぞれ段階Ｓ１の節点Ｑ１、段階Ｓ２の節点Ｑ２、段階Ｓ３の節点Ｑ３と段階Ｓ４の節点Ｑ４にかかる電圧である。
【００７５】
図１９は本発明の１例によるシフトレジスタ１２００である。シフトレジスタ１２００は、図１６におけるシフトレジスタ１０００に似て、順番に電気的に接続される４つの段階Ｓ１、Ｓ２、Ｓ３およびＳ４を有する。各段階Ｓ１、Ｓ２、Ｓ３およびＳ４は、それぞれ対応するクロック信号Ｃ１、Ｃ２、Ｃ３及びＣ４と供給電圧ＶＤＤａまたはＶＤＤｂを受信して、対応する出力信号Ｏ１、Ｏ２、Ｏ３及びＯ４を出力する。さらに、各段階Ｓｎは段階Ｓｎ−２の出力信号Ｏｎー２（ｎ＝３および４）を受信するように配置される。例えば、段階Ｓ３は段階Ｓ１に電気的に接続されてそこから出力信号Ｏ１を受信する。第１段階Ｓ１と第２段階Ｓ２に対して、スタート信号ＳＴがそれぞれ段階Ｓ１と段階Ｓ２に入力される。しかし、各段階Ｓ１、Ｓ２、Ｓ３及びＳ４は、それぞれ対応するプルダウン信号Ｋ１、Ｋ２、Ｋ３及びＫ４を出力して、即時にそれぞれの直前の段階にフィードバックするのに用いられる。
【００７６】
図２０は本発明のもう１つの実施例によるシフトレジスタ１３００の第１段階Ｓ１と第２段階Ｓ２の回路図である。シフトレジスタ１３００の回路は、第２段階Ｓ２の第１プルダウン制御回路により発生されたプルダウン信号Ｋ１が第１段階Ｓ１の第２プルダウン回路におけるトランジスタＴ９とＴ１０のゲートに供給される以外には、図１７に図示されたシフトレジスタ１１００の回路と同じである。上記のような回路の配置をしているため、シフトレジスタ１３００の入力信号と出力信号は図１３に示すタイミング図と同じタイミング配置を有する。
【００７７】
つまり、本発明は複数の段階｛Ｓｎ｝（ｎ＝１，２，…，Ｎで、Ｎは正整数である）を含むシフトレジスタを開示する。各一対の隣接する段階Ｓｎと段階Ｓｎ＋１または段階Ｓｎ−１と段階Ｓｎは、単一のプルダウン制御回路を共用し、よって、ＧＯＡの回路設計を簡略化し、且つ、液晶ディスプレイパネルの製造コストを低減することができる。さらに、本発明は前述の圧力を下げることができ、液晶ディスプレイパネルの操作信頼度を改善することもできる。
【００７８】
以上、本発明の好適な実施例を挙げ説明したが、これは本発明を限定するものではなく、当業者であれば本発明の精神及び範囲を逸脱しない限り、各種の変動や潤色を加えることができる。従って、本発明の保護を求める範囲は、特許請求の範囲を基準とする。
【符号の説明】
【００７９】
１００    シフトレジスタ
１１１    第１クロック信号線
１１２    第２クロック信号線
１１３    第３クロック信号線
１１４    第４クロック信号線
１１５    基準線
２００    シフトレジスタ
３００    シフトレジスタ
３１０    プルアップ回路
３２０    プルアップ制御回路
３３０    第１プルダウン回路
３４０    第１プルダウン制御回路
３５０    第２プルダウン回路
３６０    キー・プルダウン回路
３８０    第１行
３９０    第２行
４００    シフトレジスタ
５００    シフトレジスタ
５１０ａ  プルアップ回路
５１０ｂ  プルアップ回路
５２０ａ  プルアップ制御回路  
５２０ｂ  プルアップ制御回路
５３０ａ  プルダウン回路
５３０ｂ  プルダウン回路
５３０ｃ  プルダウン回路
５３０ｄ  プルダウン回路
５４０ａ  プルダウン制御回路
５４０ｂ  プルダウン制御回路
５６０ａ  キー・プルダウン回路
５６０ｂ  キー・プルダウン回路
６００    シフトレジスタ
７００    シフトレジスタ
７１０    プルアップ回路
７２０    プルアップ制御回路
７３０    第１プルダウン回路
７４０    第１プルダウン制御回路
７５０    第２プルダウン回路
７６０    第３プルダウン回路
８００    シフトレジスタ
８１０    プルアップ回路
９００    シフトレジスタ
１０００  シフトレジスタ
１０１０  プルアップ回路
１０２０  プルアップ制御回路
１１００  シフトレジスタ
１２００  シフトレジスタ
１３００  シフトレジスタ
【図１】
2010140593.tif 000003
【図２】
2010140593.tif 000004
【図３】
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【図４】
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【図５】
2010140593.tif 000007
【図６】
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【図７】
2010140593.tif 000009
【図８】
2010140593.tif 000010
【図９】
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【図１０】
2010140593.tif 000012
【図１１】
2010140593.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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