(57)【要約】【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。【解決手段】パルス発生装置１００を、遅延回路１０と、バッファー回路２０と、パルス発生回路３０とを含んだ構成とし、遅延回路１０を、Ｍ（Ｍは３以上の整数）個のインバーターＩ１〜ＩＭを縦続接続した構成とし、バッファー回路２０を、遅延回路１０の各接続部から出力される遅延信号にそれぞれ対応するＭ個のバッファーＢ１〜ＢＭを含み、バッファーＢ１〜ＢＭによって遅延回路１０からの遅延信号をバッファリングする構成とし、パルス発生回路３０を、Ｎ（Ｎは１≦Ｎ＜Ｍの整数）個の単位パルス発生回路３１＿１〜３１＿Ｎを含んだ構成とし、各単位パルス発生回路において、バッファー回路２０を介して入力される複数の遅延信号に基づき、１つのパルス信号を構成する複数の単位パルス信号のうち２以上の単位パルス信号を発生するようにした。【選択図】図１
2010178253.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する第１〜第Ｍ（Ｍは３以上の整数）の遅延素子を縦続接続した構成の遅延回路と、
前記遅延素子の出力する遅延信号に基づき前記複数の単位パルス信号を発生するＮ個（Ｎは１≦Ｎ＜Ｍの整数）の単位パルス発生回路と、を備え、
前記単位パルス発生回路は、前記縦続接続したＭ個の遅延素子における異なる複数の遅延状態に対応する複数の遅延信号を入力とし、入力された前記複数の遅延信号の各遅延状態に応じたタイミングで、前記複数の単位パルス信号のうち２以上の単位パルス信号を発生することを特徴とするパルス発生装置。
【請求項２】
前記Ｎ個の単位パルス発生回路は、前記入力信号の立ち上がりと立ち下がりに応じて、前記複数の単位パルス信号を発生することを特徴とする請求項１に記載のパルス発生装置。
【請求項３】
前記単位パルス発生回路は、前記複数の遅延信号に基づき論理演算を行って前記単位パルス信号の発生タイミングを決定する複数の論理信号を生成するタイミング信号生成部と、前記複数の論理信号に基づき論理演算を行って前記単位パルス信号を生成する単位パルス信号生成部とを備えることを特徴とする請求項１又は請求項２に記載のパルス発生装置。
【請求項４】
前記タイミング信号生成部は、前記第１〜第Ｍの遅延素子のうち異なる２つ以上の遅延素子の前記遅延信号に基づき前記論理信号を生成し、生成した論理信号を出力する論理演算素子部を２つ以上含むことを特徴とする請求項３に記載のパルス発生装置。
【請求項５】
前記タイミング信号生成部は第１〜第４の前記論理演算素子部を備え、
前記単位パルス信号生成部は、
ゲート端子が前記第１の論理演算素子部の前記論理信号の出力部と電気的に接続され、ソース端子が高電位側の電源ノードに接続されたＰチャンネル型の第１の電界効果トランジスターと、
ゲート端子が前記第２の論理演算素子部の前記論理信号の出力部と電気的に接続され、ソース端子が前記第１の電界効果トランジスターのドレイン端子と電気的に接続されたＰチャンネル型の第２の電界効果トランジスターと、
ゲート端子が前記第３の論理演算素子部の前記論理信号の出力部と電気的に接続され、ドレイン端子が前記第２の電界効果トランジスターのドレイン端子と電気的に接続されたＮチャンネル型の第３の電界効果トランジスターと、
ゲート端子が前記第４の論理演算素子部の前記論理信号の出力部と電気的に接続され、ドレイン端子が前記第３の電界効果トランジスターのソース端子と電気的に接続され、ソース端子が低電位側の電源ノードと電気的に接続されたＮチャンネル型の第４の電界効果トランジスターと、
前記第２の電界効果トランジスターのドレイン端子と前記第３の電界効果トランジスターのドレイン端子とに電気的に接続された信号出力部と、を含んでなることを特徴とする請求項４に記載のパルス発生装置。
【請求項６】
前記遅延素子はインバーター回路であることを特徴とする請求項１乃至請求項５のいずれか１項に記載のパルス発生装置。
【請求項７】
前記遅延回路の前記縦続接続したＭ個の遅延素子の出力する遅延信号に基づき、前記単位パルス発生回路の発生するパルス信号と１８０°位相の異なる逆相の単位パルス信号を発生するＮ個（Ｎは１≦Ｎ＜Ｍの整数）の逆相単位パルス発生回路を備えることを特徴とする請求項１乃至請求項６のいずれか１項に記載のパルス発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望の信号レベルのパルス信号を発生するのに好適なパルス発生装置に関する。
【背景技術】
【０００２】
近年、携帯電話や無線ＬＡＮ等の無線端末装置が著しく普及し、利用する周波数帯もギガヘルツ（ＧＨｚ）帯に及んできている。そのため、新しい周波数帯を通信に利用することが困難な状況にある。
そのような中で、パルス幅が極めて狭いインパルス状のパルス列（例えば、パルス幅が１［ｎｓ］近辺のパルス列）を用いる通信方式が周波数資源の新しい利用方法として注目されるようになってきた。そのようなパルス列を用いる通信方式として、例えば、ウルトラワイドバンド(ＵＷＢ)通信方式が知られている。ＵＷＢ通信方式については、例えば、特許文献１に詳しい説明がある。
【０００３】
これらのパルス列を用いた通信方式では、通常の連続波を用いた信号伝送とは異なり、断続的なエネルギーの送受信によって情報の伝送が行われる。
ＵＷＢ通信は低消費電力であり、且つ送受信機の小型化が可能であるため、携帯電話等のモバイル機器に適している。
また、従来のパルス発生回路として、例えば、特許文献２に記載のパルス発生器がある。
かかるパルス発生器は、遅延段の入力信号の立上がりまたは立下がりの一方でパルス信号を発生する回路である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表平１０−５０８７２５号公報
【特許文献２】特開２００６−２２９６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献２のパルス発生回路は、単位パルス信号を発生する複数の単位パルス発生回路の出力を全て短絡させて（ワイヤード・ＯＲ接続して）重ね合わせることで出力するパルス信号を生成している。
そのため、単位パルス信号を発生する単位パルス発生回路の数が増加するにつれて、単位パルス信号の出力ノードにつながるトランジスターなどの回路素子の数が増え、それらが負荷（主に容量）となって、単位パルス信号の振幅が小さくなるという問題があった。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、比較的低消費電力で所望の信号レベルのパルス信号を発生するのに好適なパルス発生装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
〔形態１〕  上記目的を達成するために、形態１のパルス発生装置は、複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する第１〜第Ｍ（Ｍは３以上の整数）の遅延素子を縦続接続した構成の遅延回路と、
前記遅延素子の出力する遅延信号に基づき前記複数の単位パルス信号を発生するＮ個（Ｎは１≦Ｎ＜Ｍの整数）の単位パルス発生回路と、を備え、
前記単位パルス発生回路は、前記縦続接続したＭ個の遅延素子における異なる複数の遅延状態に対応する複数の遅延信号を入力とし、入力された前記複数の遅延信号の各遅延状態に応じたタイミングで、前記複数の単位パルス信号のうち２以上の単位パルス信号を発生する。
【０００７】
このような構成であれば、各単位パルス発生回路は、遅延回路を構成するＭ個の遅延素子のうち異なる複数の遅延素子から出力される遅延状態の異なる遅延信号に応じて、単位パルス信号列を構成する２以上の単位パルス信号を発生する。
ここで、単位パルス発生回路が１つ（Ｎ＝１）の場合は、この単位パルス発生回路が単位パルス信号列を構成する複数の単位パルス信号を全て発生し、２つ以上の場合は、これら２つ以上のパルス発生回路が単位パルス信号列を構成する複数の単位パルス信号のうちそれぞれが２以上の単位パルス信号を分担して発生する。
【０００８】
従って、単位パルス信号列を構成する複数の単位パルス信号を、これと同数の単位パルス発生回路で発生する場合と比較して、少なくとも単位パルス発生回路の回路数を１／２にすることができる。
これによって、Ｎ個（特に、Ｎ＝２以上）の単位パルス発生回路の信号出力部をワイヤード・ＯＲによって共通の信号出力線に全て接続する構成とした場合に、接続する回路数を少なくすることができるので、単位パルス信号を発生している単位パルス発生回路に対して、残りの単位パルス発生回路が容量負荷となることで低下する単位パルス信号の振幅レベルの低下度合いを軽減することができる。なお、Ｎ＝１の場合は、ワイヤード・ＯＲ接続による振幅レベルの低下が生じるのを防ぐことができる。
【０００９】
ここで、上記「単位パルス発生回路」は、遅延された入力信号（遅延信号）を入力とし、所定の論理演算によってハイレベル又はローレベルとなる出力信号（単位パルス信号）を生成する論理回路などから構成される。
また、上記「単位パルス信号」は、単周期のモノサイクルパルス信号などの単位パルス信号列を形成する最小単位のパルス信号が該当する。
【００１０】
〔形態２〕  更に、形態２のパルス発生装置は、形態１のパルス発生装置において、前記Ｎ個の単位パルス発生回路は、前記入力信号の立ち上がりと立ち下がりに応じて、前記複数の単位パルス信号を発生する。
このような構成であれば、各単位パルス発生回路は、入力信号の立ち上がり及び立ち下がりの双方のタイミングに応じて単位パルス信号を発生するので、立ち上がりのみ又は立ち下がりのみに応じて発生させる場合と比較して、入力信号を低周波数にすることができる。
これによって、入力信号の高周波化による消費電力量の増加を抑えることができる。
【００１１】
〔形態３〕  更に、形態３のパルス発生装置は、形態１又は２のパルス発生装置において、前記単位パルス発生回路は、前記複数の遅延信号に基づき論理演算を行って前記単位パルス信号の発生タイミングを決定する複数の論理信号を生成するタイミング信号生成部と、前記複数の論理信号に基づき論理演算を行って前記単位パルス信号を生成する単位パルス信号生成部とを備える。
このような構成であれば、遅延回路からの遅延信号を入力とした論理演算によって、単位パルス信号の発生タイミング及び単位パルス信号の生成とを制御することができるので、単位パルス発生回路の構成を比較的簡易な構成とすることができる。
【００１２】
例えば、既存のＯＲ回路やＥＸＯＲ回路などの論理回路、比較的少数のトランジスターを組み合わせた論理回路などで構成することができる。
ここで、上記論理信号は、論理演算における「真（１）」、「偽（０）」に対応した信号であって、正論理であれば、ハイレベルの信号を「真（１）」、ローレベルの信号を「偽（０）」とした信号となり、負論理であれば、ハイレベルの信号を「真（０）」、ローレベルの信号を「偽（１）」とした信号となる。
【００１３】
〔形態４〕  更に、形態４のパルス発生装置は、形態３のパルス発生装置において、前記タイミング信号生成部は、前記第１〜第Ｍの遅延素子のうち異なる２つ以上の遅延素子の前記遅延信号に基づき前記論理信号を生成し、生成した論理信号を出力する論理演算素子部を２つ以上含む。
このような構成であれば、単位パルス信号生成部は、タイミング信号生成部から出力される遅延信号の遅延状態に応じたタイミングの２つ以上の論理信号を論理演算して単位パルス信号を生成することができる。
【００１４】
〔形態５〕  更に、形態５のパルス発生装置は、形態４のパルス発生装置において、前記タイミング信号生成部は第１〜第４の前記論理演算素子部を備え、
前記単位パルス信号生成部は、
ゲート端子が前記第１の論理演算素子部の前記論理信号の出力部と電気的に接続され、ソース端子が高電位側の電源ノードに接続されたＰチャンネル型の第１の電界効果トランジスターと、
ゲート端子が前記第２の論理演算素子部の前記論理信号の出力部と電気的に接続され、ソース端子が前記第１の電界効果トランジスターのドレイン端子と電気的に接続されたＰチャンネル型の第２の電界効果トランジスターと、
ゲート端子が前記第３の論理演算素子部の前記論理信号の出力部と電気的に接続され、ドレイン端子が前記第２の電界効果トランジスターのドレイン端子と電気的に接続されたＮチャンネル型の第３の電界効果トランジスターと、
ゲート端子が前記第４の論理演算素子部の前記論理信号の出力部と電気的に接続され、ドレイン端子が前記第３の電界効果トランジスターのソース端子と電気的に接続され、ソース端子が低電位側の電源ノードと電気的に接続されたＮチャンネル型の第４の電界効果トランジスターと、
前記第２の電界効果トランジスターのドレイン端子と前記第３の電界効果トランジスターのドレイン端子とに電気的に接続された信号出力部と、を含んでなる。
【００１５】
つまり、上記４つの電界効果トランジスターから構成される単位パルス信号生成部に、第１〜第４の４つの論理演算素子部で生成された論理信号を入力するようにしたので、単位パルス信号生成部は、遅延信号の遅延状態に応じたタイミングで入力される４つの論理信号の組に対して論理演算を行い単位パルス信号を生成することができる。
これによって、単位パルス発生回路において、パルス信号を構成する複数の単位パルス信号における２以上の単位パルス信号を発生することができる。
【００１６】
〔形態６〕  更に、形態６のパルス発生装置は、形態１乃至５のいずれか１のパルス発生装置において、前記遅延素子はインバーター回路である。
このような構成であれば、入力信号を、縦続接続されたＭ個の遅延素子における始端となる遅延素子から終端となる遅延素子へと各遅延回路で遅延且つ反転させながら伝えることが可能となる。
従って、遅延回路において、入力信号を遅延させた信号及び入力信号を反転且つ遅延させた信号の双方を生成することができる。従って、単位パルス発生回路で、各遅延信号間の遅延量に応じたパルス幅の単位パルス信号を容易に生成することができる。
【００１７】
〔形態７〕  更に、形態７のパルス発生装置は、形態１乃至６のいずれか１のパルス発生装置において、前記遅延回路の前記縦続接続したＭ個の遅延素子の出力する遅延信号に基づき、前記単位パルス発生回路の発生するパルス信号と１８０°位相の異なる逆相の単位パルス信号を発生するＮ個（Ｎは１≦Ｎ＜Ｍの整数）の逆相単位パルス発生回路を備える。
このような構成であれば、共通の遅延回路から出力される遅延信号によって、平衡信号の関係となる２種類のパルス信号を生成することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るパルス発生装置１００の概略構成を示すブロック図である。
【図２】遅延回路１０及びバッファー回路２０の回路構成例を示す図である。
【図３】パルス発生回路３０の詳細な構成を示すブロック図である。
【図４】（ａ）は、単位パルス発生回路３１の構成を示すブロック図であり、（ｂ）は、タイミング信号生成部３２（後述）の回路構成例を示す図である。
【図５】（ａ）は、単位パルス信号生成部３３の端子構成例を示す図であり、（ｂ）は、単位パルス信号生成部３３の具体的な回路構成例を示す図であり、（ｃ）は、（ｂ）の構成の単位パルス信号生成部３３の真理値表を示す図である。
【図６】（ａ）は、信号の入出力状態を説明するための単位パルス発生回路３１の構成を示すブロック図であり、（ｂ）は、各入出力端子群の信号の遷移状態を示す図である。
【図７】単位パルス発生回路３１の入出力信号のタイミングチャートである。
【図８】２つの単位パルス発生回路を備え、４つの単位パルス信号が連続した単位パルス信号列からなるパルス信号を発生するパルス発生装置１００の回路構成例を示す図である。
【図９】変形例１のパルス発生装置１００の回路構成を示す図である。
【図１０】変形例２のパルス発生装置１００の回路構成を示す図である。
【図１１】図１０に示す単位パルス発生回路３１＿１の入出力信号のタイミングチャートである。
【図１２】変形例３のパルス発生装置１００の第１の回路構成を示す図である。
【図１３】変形例３のパルス発生装置１００の第２の回路構成を示す図である。
【図１４】（ａ）〜（ｃ）は、遅延回路１０の第１〜第３の構成例を示す図である。
【図１５】遅延時間の制御が可能なインバーターＩ１の回路構成例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に基づき説明する。図１〜図８は、本発明に係るパルス発生装置の実施の形態を示す図である。
まず、本発明に係るパルス発生装置の概略構成を図１に基づき説明する。図１は、本発明に係るパルス発生装置１００の概略構成を示すブロック図である。
パルス発生装置１００は、図１に示すように、遅延回路１０と、バッファー回路２０と、パルス発生回路３０とを含んで構成される。
遅延回路１０は、Ｍ（Ｍは３以上の整数）個のインバーター素子（遅延素子）を縦続接続して構成され、入力信号をインバーター素子（以下、単にインバーターと称す）で順次遅延させる機能を有すると共に、各接続部からバッファー回路２０へと遅延信号を出力する構成となっている。
【００２０】
バッファー回路２０は、遅延回路１０の各接続部から出力される遅延信号にそれぞれ対応するＭ個のバッファー素子（以下、単にバッファーと称す）から構成された回路であって、遅延回路１０の各インバーター間の負荷を一定にする機能を有している。
パルス発生回路３０は、バッファー回路２０の各バッファーを介して入力される遅延回路１０からの複数の遅延信号に基づき、複数の単位パルス信号が連続したパルス信号列から構成されるパルス信号を発生する機能を有している。
【００２１】
次に、図２に基づき、遅延回路１０及びバッファー回路２０の詳細な回路構成を説明する。
ここで、図２は、遅延回路１０及びバッファー回路２０の回路構成例を示す図である。
図２に示すように、遅延回路１０は、Ｍ個のインバーターＩ１〜ＩＭを、インバーターＩ１を始端とし、インバーターＩＭを終端として、Ｉ１〜ＩＭの順に縦続接続した構成となっている。そして、起動開始信号Ｄ０の入力に応じて、Ｄ０を反転且つ遅延させて伝送し、各接続部から、遅延信号ＸＤ１、Ｄ２、ＸＤ３・・・ＸＤ（Ｍ−２）、Ｄ（Ｍ−１）、ＸＤＭを出力する。
【００２２】
上記構成によって、始端に入力された信号は、各インバーターで遅延且つ反転しながら各回路を伝わり、インバーターが奇数個である場合は、終端からはＭ個のインバーター回路で遅延され且つ入力信号を反転した信号が出力される。
例えば、ハイレベルの信号を正論理、ローレベルの信号を否定論理で見た場合に、インバーターＩ１の入力端子に入力された信号が正論理の場合は、インバーターＩＭの出力端子から否定論理が、入力された信号が否定論理の場合は、インバーターＩＭの出力端子から正論理が出力される。
なお、インバーターを偶数個とした場合は、始端に入力された信号と同じ論理の信号が終端から出力されることになる。
【００２３】
一方、バッファー回路２０は、図２に示すように、遅延回路１０の各接続部にそれぞれ対応したＭ個のバッファーＢ１〜ＢＭを含んで構成される。バッファーＢ１〜ＢＭは、遅延信号ＸＤ１、Ｄ２、ＸＤ３・・・ＸＤ（Ｍ−２）、Ｄ（Ｍ−１）、ＸＤＭの入力に応じて、これらをバッファーリングし、遅延信号ＸＤ１’、Ｄ２’、ＸＤ３’・・・ＸＤ（Ｍ−２）’、Ｄ（Ｍ−１）’、ＸＤＭ’を出力する。
【００２４】
次に、図３に基づき、パルス発生回路３０の詳細な構成を説明する。
ここで、図３は、パルス発生回路３０の詳細な構成を示すブロック図である。
パルス発生回路３０は、図３に示すように、単位パルス発生回路３１＿１〜３１＿Ｎと、電位調整回路４０とを含んで構成される。なお、図３は、説明の便宜上、単位パルス発生回路が２つ図示されているが、１つだけの構成もあり得る。
【００２５】
単位パルス発生回路３１＿１〜３１＿Ｎは、その各々が、遅延回路１０の各接続部からバッファー回路２０を介して出力される複数の遅延信号を入力とし、この複数の遅延信号の各遅延状態に応じたタイミングで、各遅延信号の遅延時間に応じたパルス幅の複数の単位パルス信号を順次発生する。なお、具体的な回路構成は後述する。
以下、単位パルス発生回路３１＿１〜３１＿Ｎは、共通の説明をする場合に、単に、単位パルス発生回路３１と称する。
電位調整回路４０は、パルス信号を発生しない期間における出力電位を設定する機能を有している。なお、具体的な回路構成は後述する。
【００２６】
次に、図４に基づき、単位パルス発生回路３１の構成を説明する。
図４（ａ）は、単位パルス発生回路３１の構成を示すブロック図であり、（ｂ）は、タイミング信号生成部３２（後述）の回路構成例を示す図である。
単位パルス発生回路３１は、図４に示すように、バッファー回路２０を介して出力される遅延信号ＸＤ１’〜ＸＤＭ’のうち、異なる６つの遅延信号ａ〜ｆを入力とし、入力された遅延信号ａ〜ｆに基づき論理演算を行い、その論理演算結果の信号（以下、論理信号と称す）Ａ〜Ｄを出力するタイミング信号生成部３２と、論理信号Ａ〜Ｄに基づき論理演算を行い、遅延信号ａ〜ｆの遅延状態に応じて変化する論理信号Ａ〜Ｄの特定の組み合わせ内容に応じたタイミングで２つの単位パルス信号を発生する単位パルス信号生成部３３とを含んで構成される。
【００２７】
タイミング信号生成部３２は、図４（ｂ）に示すように、排他的論理和の否定回路ＸＮＯＲ１，ＸＮＯＲ２と、排他的論理和回路ＸＯＲ１，ＸＯＲ２とを含んで構成される。
ＸＮＯＲ１の２つの入力端子の一方には遅延信号ｃを出力するバッファーの出力端子が電気的に接続され、入力端子の他方には遅延信号ｅを出力するバッファーの出力端子が電気的に接続されており、ＸＮＯＲ１の出力端子は、単位パルス信号生成部３３の信号入力端子Ａｉｎに電気的に接続されている。そして、入力端子に遅延信号ｃ及びｅが入力されると、遅延信号ｃ及びｅの排他的論理和の否定に対応する論理信号Ａを出力する。
【００２８】
更に、ＸＮＯＲ２の２つの入力端子の一方には遅延信号ａを出力するバッファーの出力端子が電気的に接続され、入力端子の他方には遅延信号ｅを出力するバッファーの出力端子が電気的に接続されており、ＸＮＯＲ２の出力端子は、単位パルス信号生成部３３の信号入力端子Ｄｉｎに電気的に接続されている。そして、入力端子に遅延信号ａ及びｅが入力されると、遅延信号ａ及びｅの排他的論理和の否定に対応する論理信号Ｄを出力する。
【００２９】
更に、ＸＯＲ１の２つの入力端子の一方には遅延信号ｂを出力するバッファーの出力端子が電気的に接続され、入力端子の他方には遅延信号ｆを出力するバッファーの出力端子が電気的に接続されており、ＸＯＲ１の出力端子は、単位パルス信号生成部３３の信号入力端子Ｂｉｎに電気的に接続されている。そして、入力端子に遅延信号ｂ及びｆが入力されると、遅延信号ｂ及びｆの排他的論理和に対応する論理信号Ｂを出力する。
【００３０】
更に、ＸＯＲ２の２つの入力端子の一方には遅延信号ｂを出力するバッファーの出力端子が電気的に接続され、入力端子の他方には遅延信号ｄを出力するバッファーの出力端子が電気的に接続されており、ＸＯＲ２の出力端子は、単位パルス信号生成部３３の信号入力端子Ｃｉｎに電気的に接続されている。そして、入力端子に遅延信号ｂ及びｄが入力されると、遅延信号ｂ及びｄの排他的論理和に対応する論理信号Ｃを出力する。
【００３１】
単位パルス信号生成部３３は、論理信号Ａ、Ｂ、Ｃ及びＤにそれぞれ対応する入力端子Ａｉｎ、Ｂｉｎ、Ｃｉｎ及びＤｉｎと、出力端子ＯＵＴとを備え、各入力端子に入力された論理信号Ａ〜Ｄを論理演算した演算結果に対応する信号を出力する機能を有している。
また、単位パルス信号生成部３３は、論理信号Ａ〜Ｄの内容に応じていくつかの出力状態を有し、ローレベル又はハイレベルの信号を出力する状態のときに、その出力信号が単位パルス信号となり、それ以外はハイインピーダンスの状態となる。
【００３２】
次に、図５に基づき、単位パルス信号生成部３３の詳細な構成を説明する。
ここで、図５（ａ）は、単位パルス信号生成部３３の端子構成例を示す図であり、（ｂ）は、単位パルス信号生成部３３の具体的な回路構成例を示す図であり、（ｃ）は、（ｂ）の構成の単位パルス信号生成部３３の真理値表を示す図である。
図５（ａ）に示すように、単位パルス信号生成部３３は、上記図４（ａ）の単位パルス信号生成部３３と同様の構成となる。
本実施の形態の単位パルス信号生成部３３は、図５（ｂ）に示すように、Ｐチャンネル型の電界効果トランジスターであるＰＴｒ１のソース端子が電圧Ｖ２の電源ノードに電気的に接続され、ドレイン端子がＰチャンネル型の電界効果トランジスターであるＰＴｒ２のソース端子に電気的に接続されている。
【００３３】
更に、ＰＴｒ２のドレイン端子がＮチャンネル型の電界効果トランジスターであるＮＴｒ１のドレイン端子に電気的に接続され、ＮＴｒ１のソース端子がＮチャンネル型の電界効果トランジスターであるＮＴｒ２のドレイン端子に電気的に接続され、ＮＴｒ２のソース端子がＧＮＤノードに電気的に接続されている。
更に、ＰＴｒ１のゲート端子に入力端子Ａｉｎが、ＰＴｒ２のゲート端子に入力端子Ｂｉｎが、ＮＴｒ１のゲート端子に入力端子Ｃｉｎが、ＮＴｒ２のゲート端子に入力端子Ｄｉｎがそれぞれ形成されている。
更に、ＰＴｒ２のドレイン端子とＮＴｒ１のドレイン端子との接続部に信号出力端子ＯＵＴが形成されている。
【００３４】
上記構成によって、入力端子Ａｉｎ、Ｂｉｎ、Ｃｉｎ及びＤｉｎに、論理信号Ａ〜Ｄが入力されると、図５（ｃ）の真理値表に示す論理演算結果に対応する信号を出力する。なお、図５（ｃ）において、Ｌはローレベル、Ｈはハイレベル、Ｚはハイインピーダンス、×は禁止設定を示す。
つまり、タイミング信号生成部３２によって、遅延信号ａ〜ｆに基づき論理信号Ａ〜Ｄの内容を制御して、パルス信号生成部３３の出力がパルス信号の発生タイミングでＬ又はＨに変化するようにし、それ以外の期間においてハイインピーダンスとなるようにする。但し、論理信号Ａ〜Ｄを、禁止設定の状態にならないように制御する必要がある。
【００３５】
以下、図６に基づき、タイミング信号生成部３２の信号の入出力状態とパルス信号生成部３３の信号の出力状態との関係をより具体的に説明する。
ここで、図６（ａ）は、信号の入出力状態を説明するための単位パルス発生回路３１の構成を示すブロック図であり、（ｂ）は、各入出力端子群の信号の遷移状態を示す図である。
図６（ａ）に示すように、単位パルス発生回路３１は、遅延信号を入力する端子群Ａ及び端子群Ｂと、入力された遅延信号に基づき生成した論理信号を出力する端子群Ｘとを備えたタイミング信号生成部３２と、端子群Ｘを介して入力された論理信号に基づき論理演算を行って単位パルス信号を生成し、生成した単位パルス信号を出力端子ＯＵＴから出力する単位パルス信号生成部３３とを含んで構成される。
【００３６】
本実施の形態において、タイミング信号生成部３２の端子群Ａ及び端子群Ｂに入力される遅延信号にはＡ１及びＡ２の定常状態があり、端子群Ｘに出力される論理信号にはＸ１及びＸ２の定常状態がある。
具体的に、上記図４及び図５に示す構成における遅延信号ａ〜ｆ及び論理信号Ａ〜Ｄを例に挙げて説明すると、下式（１）〜（６）に示す定常状態を有することになる。
Ａ１：（ａ，ｂ，ｃ）＝（Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ）                  ・・・（１）
Ａ２：（ａ，ｂ，ｃ）＝（Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ）                ・・・（２）
Ｂ１：（ａ，ｂ，ｃ）＝（Ｌｏｗ，Ｈｉｇｈ，Ｌｏｗ）                  ・・・（３）
Ｂ２：（ａ，ｂ，ｃ）＝（Ｈｉｇｈ，Ｌｏｗ，Ｈｉｇｈ）                ・・・（４）
Ｘ１：（Ａ，Ｂ，Ｃ，Ｄ）＝（Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ）    ・・・（５）
Ｘ２：（Ａ，Ｂ，Ｃ，Ｄ）＝（Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ）    ・・・（６）
【００３７】
図６（ｂ）に示すように、端子群Ａの遅延信号が定常状態Ａ１から過渡状態を経て定常状態Ａ２に遷移するときに、端子群Ｂの遅延信号が定常状態Ｂ１を維持し、端子群Ｘの論理信号が定常状態Ｘ１から過渡状態を経て定常状態Ｘ２に遷移する。一方、定常状態Ａ１のときに出力端子ＯＵＴの出力はハイインピーダンスとなり、端子群Ａ及び端子群Ｘの信号が過渡状態のときに出力端子ＯＵＴから単位パルス信号が出力される。
引き続き、定常状態Ａ２、Ｂ１及びＸ２のときに出力端子ＯＵＴの出力はハイインピーダンスとなり、定常状態Ｂ１が過渡状態を経て定常状態Ｂ２に遷移し、定常状態Ｘ２が過渡状態を経て定常状態Ｘ１に遷移すると、過渡状態のときに出力端子ＯＵＴから単位パルス信号が出力される。また、定常状態Ａ２は維持される。
【００３８】
引き続き、定常状態Ａ２、Ｂ２及びＸ１のときに出力端子ＯＵＴの出力はハイインピーダンスとなり、定常状態Ａ２が過渡状態を経て定常状態Ａ１に遷移し、定常状態Ｘ１が過渡状態を経て定常状態Ｘ２に遷移すると、過渡状態のときに出力端子ＯＵＴから単位パルス信号が出力される。また、定常状態Ｂ２は維持される。
以降は、上記一連の流れが繰り返される。
上記のことを考慮して、各端子群及び遅延信号の設定を行うことで、所望のタイミングで所望の数の単位パルス信号を発生するパルス信号発生回路を構成することができる。
【００３９】
次に、図７に基づき、図４（ｂ）の回路構成を有するタイミング信号生成部３２と、図５（ｂ）の回路構成を有する単位パルス信号生成部３３とを含んで構成される単位パルス発生回路３１の動作を説明する。
ここで、図７は、単位パルス発生回路３１の入出力信号のタイミングチャートである。
以下、遅延信号ａ〜ｆを、図７の上図に示す遅延回路１０及びバッファー回路２０からの出力ＸＤ１’、Ｄ２’、ＸＤ３’、ＸＤ５’、Ｄ６’、ＸＤ７’として説明する。
図７に示すように、遅延回路１０のインバーターＩ１に入力される起動開始信号Ｄ０がローレベルからハイレベルに変化すると、これを契機に、ＸＤ１’、Ｄ２’、ＸＤ３’、ＸＤ５’、Ｄ６’、ＸＤ７’は、この順に変化する。
【００４０】
まず、ＸＤ１’がハイレベルからローレベルへと変化すると、入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３に「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、図７に示すように、１回目の単位パルス信号の一部としてローレベルの信号が出力端子ＯＵＴから出力される。
【００４１】
引き続き、Ｄ２’がローレベルからハイレベルへと変化すると、入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化する。単位パルス信号生成部３３に「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、図７に示すように、１回目の単位パルス信号の一部としてハイレベルの信号が出力端子ＯＵＴから出力される。
引き続き、ＸＤ３’がハイレベルからローレベルへと変化すると、入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化する。単位パルス信号生成部３３に「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、図７に示すように、出力端子ＯＵＴの出力はハイインピーダンスとなる。
【００４２】
引き続き、Ｄ４’がローレベルからハイレベルへと変化し、ＸＤ５’がハイレベルからローレベルへと変化すると、入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３に「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、図７に示すように、２回目の単位パルス信号の一部としてローレベルの信号が出力端子ＯＵＴから出力される。
【００４３】
引き続き、Ｄ６’がローレベルからハイレベルへと変化すると、入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３に「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、図７に示すように、２回目の単位パルス信号の一部としてハイレベルの信号が出力端子ＯＵＴから出力される。
【００４４】
引き続き、ＸＤ７’がハイレベルからローレベルへと変化すると、入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３に「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、図７に示すように、出力端子ＯＵＴからの出力はハイインピーダンスとなる。
以降は、遅延信号ａ〜ｆがハイレベル又はローレベルで一定となり、起動開始信号Ｄ０がハイレベルの間は出力端子ＯＵＴの出力がハイインピーダンスとなる。
つまり、起動開始信号Ｄ０の立ち上がりに応じて、単位パルス発生回路３１から２回連続して単位パルス信号が出力される。
【００４５】
引き続き、起動開始信号Ｄ０がハイレベルからローレベルに変化すると、これを契機に、再びＸＤ１’、Ｄ２’、ＸＤ３’、ＸＤ５’、Ｄ６’、ＸＤ７’が、この順に変化する。
そして、上記した起動開始信号Ｄ０がローレベルからハイレベルに変化した場合のときと同様に、まず、ＸＤ１’がローレベルからハイレベルへと変化すると、入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３に「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、図７に示すように、１回目の単位パルス信号の一部としてローレベルの信号が出力端子ＯＵＴから出力される。
【００４６】
以降も、上記した起動開始信号Ｄ０がローレベルからハイレベルに変化した場合のときと同様に遅延信号の変化に応じて論理信号Ａ〜Ｄが変化し単位パルス信号が発生する。
つまり、起動開始信号Ｄ０の立ち下がりに応じて、単位パルス発生回路３１から２回連続して単位パルス信号が出力される。
以上より、図４（ｂ）の回路構成を有するタイミング信号生成部３２と、図５（ｂ）の回路構成を有する単位パルス信号生成部３３とを備えた単位パルス発生回路３１は、起動開始信号Ｄ０の立ち上がりと立ち下がりとで連続して２回ずつ単位パルス信号を発生する。
【００４７】
次に、図８に基づき、パルス発生装置１００の具体的な回路構成例を説明する。
ここで、図８は、２つの単位パルス発生回路を備え、４つの単位パルス信号が連続した単位パルス信号列からなるパルス信号を発生するパルス発生装置１００の回路構成例を示す図である。なお、図８において、図面が見づらくなるのを回避するために一部結線を省略している部分があるが、実際は対応する遅延信号を出力するバッファと電気的に結線されている。
図８に示すように、パルス発生装置１００は、インバーターＩ１〜I９を含んで構成される遅延回路１０と、バッファーＢ１〜Ｂ９を含んで構成されるバッファー回路２０と、単位パルス発生回路３１＿１〜３１＿２と、Ｎチャンネル型の電界効果トランジスターであるＮＴｒ３及びＮＴｒ４を含んで構成される電位調整回路４０とを含んで構成される。
【００４８】
遅延回路１０は、インバーターＩ１を始端としインバーターＩ９を終端として、数字の若い順に若い方のインバーターの出力端子とその次の数字のインバーターの入力端子とを縦続接続して構成される。
この構成によって、始端に入力された信号は、各インバーターで遅延且つ反転しながら各回路を伝わり、インバーターが奇数個であることから、終端からは９つのインバーターで遅延され且つ入力信号を反転した信号が出力される。
バッファー回路２０は、インバーターＩ１〜Ｉ９の出力端子に、これらと同じ数字同士で入力端子が電気的に接続されたバッファーＢ１〜Ｂ９を含んで構成される。
【００４９】
この構成によって、バッファーＢ１〜Ｂ９の入力端子に入力された遅延信号ＸＤ１、Ｄ２、ＸＤ３、Ｄ４、ＸＤ５、Ｄ６、ＸＤ７、Ｄ８、ＸＤ９は、負荷が均一化されることで各遅延信号の振幅レベル及び時間幅が均一となり、バッファーＢ１〜Ｂ９の出力端子から遅延信号ＸＤ１’、Ｄ２’、ＸＤ３’、Ｄ４’、ＸＤ５’、Ｄ６’、ＸＤ７’、Ｄ８’、ＸＤ９’として出力される。
単位パルス発生回路３１＿１は、タイミング信号生成部３２＿１と、単位パルス信号生成部３３＿１とを含んで構成される。
タイミング信号生成部３２＿１のＸＮＯＲ１の２つの入力端子の一方の入力端子はバッファーＢ２の出力端子と電気的に接続され、他方の入力端子はバッファーＢ６の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿１のＰＴｒ１のゲート端子（入力端子Ａｉｎ）と電気的に接続されている。
【００５０】
タイミング信号生成部３２＿１のＸＯＲ１の２つの入力端子の一方の入力端子はバッファーＢ２の出力端子と電気的に接続され、他方の入力端子はバッファーＢ７の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿１のＰＴｒ２のゲート端子（入力端子Ｂｉｎ）と電気的に接続されている。
タイミング信号生成部３２＿１のＸＯＲ２の２つの入力端子の一方の入力端子はバッファーＢ２の出力端子と電気的に接続され、他方の入力端子はバッファーＢ５の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿１のＮＴｒ１のゲート端子（入力端子Ｃｉｎ）と電気的に接続されている。
【００５１】
タイミング信号生成部３２＿１のＸＮＯＲ２の２つの入力端子の一方の入力端子はバッファーＢ１の出力端子と電気的に接続され、他方の入力端子はバッファーＢ６の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿１のＮＴｒ２のゲート端子（入力端子Ｄｉｎ）と電気的に接続されている。
単位パルス発生回路３１＿２は、タイミング信号生成部３２＿２と、単位パルス信号生成部３３＿２とを含んで構成される。
タイミング信号生成部３２＿２のＸＮＯＲ１の２つの入力端子の一方の入力端子はバッファーＢ５の出力端子と電気的に接続され、他方の入力端子はバッファーＢ８の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿２のＰＴｒ１のゲート端子（入力端子Ａｉｎ）と電気的に接続されている。
【００５２】
タイミング信号生成部３２＿２のＸＯＲ１の２つの入力端子の一方の入力端子はバッファーＢ４の出力端子と電気的に接続され、他方の入力端子はバッファーＢ９の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿２のＰＴｒ２のゲート端子（入力端子Ｂｉｎ）と電気的に接続されている。
タイミング信号生成部３２＿２のＸＯＲ２の２つの入力端子の一方の入力端子はバッファーＢ４の出力端子と電気的に接続され、他方の入力端子はバッファーＢ７の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿２のＮＴｒ１のゲート端子（入力端子Ｃｉｎ）と電気的に接続されている。
【００５３】
タイミング信号生成部３２＿２のＸＮＯＲ２の２つの入力端子の一方の入力端子はバッファーＢ３の出力端子と電気的に接続され、他方の入力端子はバッファーＢ６の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿２のＮＴｒ２のゲート端子（入力端子Ｄｉｎ）と電気的に接続されている。
電位調整回路４０は、ＮＴｒ３のドレイン端子が単位パルス信号生成部３３＿１及び３３＿２の出力端子と電気的に接続され、ソース端子がＮＴｒ４のドレイン端子に電気的に接続され、ＮＴｒ４のソース端子が電位Ｖ１（本実施の形態ではＧＮＤ電位）の電源ノードに電気的に接続されている。
更に、ＮＴｒ３のゲート端子は、バッファーＢ９の出力端子と電気的に接続され、ＮＴｒ４のゲート端子は、バッファーＢ１の出力端子と電気的に接続されている。
更に、ＮＴｒ３のドレイン端子にパルス信号の出力端子Ｐｏｕｔが形成されている。
【００５４】
次に、図８に示す回路構成のパルス発生装置１００の具体的な動作を説明する。
まず、遅延回路１０のインバーターＩ１に入力される起動開始信号Ｄ０がローレベルからハイレベルに変化すると、これを契機に、ＸＤ１’がハイレベルからローレベルへと変化し、まず、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の１回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【００５５】
引き続き、Ｄ２’がローレベルからハイレベルへと変化すると、入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の１回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
なお、上記単位パルス発生回路３１＿１の１回目の単位パルス信号の発生期間において単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」のまま変わらないため、その出力はハイインピーダンスとなる。
【００５６】
引き続き、ＸＤ３’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿２に「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿２の１回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
一方、ＸＤ３’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化するが、その出力はハイインピーダンスとなる。
【００５７】
引き続き、Ｄ４’がローレベルからハイレベルへと変化することによって、単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿２に「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿２の１回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
なお、上記単位パルス発生回路３１＿２の１回目の単位パルス信号の発生期間において単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」のまま変化しないため、その出力はハイインピーダンスとなる。
【００５８】
引き続き、ＸＤ５’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿２に「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、その出力はハイインピーダンスとなる。
また、ＸＤ５’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の２回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【００５９】
引き続き、Ｄ６’がローレベルからハイレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の２回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
なお、上記単位パルス発生回路３１＿１の２回目の単位パルス信号の発生期間において単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」のまま変わらないため、その出力はハイインピーダンスとなる。
【００６０】
引き続き、ＸＤ７’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、その出力はハイインピーダンスとなる。
一方、ＸＤ７’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿２に「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿２の２回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【００６１】
引き続き、Ｄ８’がローレベルからハイレベルへと変化することによって、単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿２に「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿２の２回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
なお、上記単位パルス発生回路３１＿２の２回目の単位パルス信号の発生期間において単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」のまま変わらないため、その出力はハイインピーダンスとなる。
【００６２】
引き続き、ＸＤ９’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿２に「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、その出力はハイインピーダンスとなる。
この状態において、起動開始信号Ｄ０がハイレベルからローレベルへと変化すると、上記一連の処理と同様に論理信号Ａ〜Ｄが変化し、単位パルス信号生成部３３＿１→単位パルス信号生成部３３＿２→単位パルス信号生成部３３＿１→単位パルス信号生成部３３＿２の順でそれぞれ単位パルス信号を２回発生する。
【００６３】
一方、電位調整回路４０は、ＸＤ１’が「Ｈ」、ＸＤ９’が「Ｈ」のときに、ＮＴｒ３及びＮＴｒ４がオンとなって、出力電位を「Ｖ１」、即ちＧＮＤ電位へと落とす。しかし、起動開始信号Ｄ０が立ち上がると、ＸＤ１’は「Ｌ」となるので、パルス信号の発生期間は、ＮＴｒ３がオフとなって、出力端子ＰｏｕｔをＧＮＤ電位に落とさない状態となる。
同様に、上記状態から起動開始信号Ｄ０がハイレベルからローレベルへと変化したときも、ＸＤ９’が「Ｌ」となっているので、次のパルス信号の発生期間において、ＮＴｒ３がオンになっても、ＮＴｒ４がオフとなって、出力端子ＰｏｕｔをＧＮＤ電位に落とさない状態となる。
従って、図８に示すように、起動開始信号Ｄ０の立ち上がりに応じて１回、立ち下がりに応じて１回の計２回、４つの単位パルス信号が連続した構成のパルス信号が発生する。
【００６４】
以上、本実施の形態のパルス発生装置１００は、単位パルス発生回路３１において、遅延回路１０を構成する縦続接続された複数のインバーターからの複数種類の遅延信号に基づき、これら遅延信号の遅延状態に応じて変化する論理信号を生成し、該論理信号に基づき、１つのパルス信号を構成する複数の単位パルス信号のうち、２以上の単位パルス信号を発生することが可能である。
【００６５】
これにより、１つのパルス信号を構成する複数の単位パルス信号を、これと同数の単位パルス発生回路で発生する場合と比較して、少なくとも単位パルス発生回路の回路数を１／２にすることができる。
また、回路数を減らすことができるので、ワイヤード・ＯＲによって共通の信号出力線に接続する回路数を少なくすることができるので、単位パルス信号を発生している単位パルス発生回路に対して、残りの単位パルス発生回路が容量負荷となることで低下する単位パルス信号の振幅レベルの低下度合いを軽減することができる。
【００６６】
〔変形例１〕
次に、本発明の実施の形態の変形例１を図面に基づき説明する。図９は、本発明に係るパルス発生装置の実施の形態の変形例１を示す図である。
上記実施の形態では、図８に示すように、単位パルス発生回路３１＿１及び３１＿２の２つの出力端子をワイヤードＯＲ接続し、１つのパルス信号の発生において、各単位パルス発生回路が各２つの単位パルス信号を交互に１回ずつ順に発生する構成としたが、この構成に限らず、単位パルス発生回路の数を３以上又は１つとした構成としてもよいし、各単位パルス発生回路が１つのパルス信号に対して発生する単位パルスの数も３以上とする構成としてもよい。
【００６７】
以下、上記実施の形態の変形例１として、図９に示すように、パルス発生装置１００の構成を、上記実施の形態の図８のパルス発生装置１００において、遅延回路１０にインバーターＩ１０〜Ｉ１３を加え、バッファー回路２０にバッファーＢ１０〜Ｂ１３を加え、単位パルス発生回路３１＿３を加えて、単位パルス発生回路を３つとしたものを例に挙げて説明する。
なお、上記実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、図９に基づき、変形例１のパルス発生装置１００の回路構成を説明する。
ここで、図９は、変形例１のパルス発生装置１００の回路構成を示す図である。なお、図９において、図面が見づらくなるのを回避するために一部結線を省略している部分があるが、実際は対応する遅延信号を出力するバッファと電気的に結線されている。
【００６８】
図９に示すように、変形例１のパルス発生装置１００は、インバーターＩ１〜I１３を含んで構成される遅延回路１０と、バッファーＢ１〜Ｂ１３を含んで構成されるバッファー回路２０と、単位パルス発生回路３１＿１〜３１＿３と、ＮＴｒ３〜ＮＴｒ５及びＰＴｒ３を含んで構成される電位調整回路４０とを含んで構成される。
遅延回路１０は、インバーターＩ１を始端としインバーターＩ１３を終端として、数字の若い順に若い方の出力端子とその次の数字の入力端子とを縦続接続して構成される。
バッファー回路２０は、インバーターＩ１〜Ｉ１３の出力端子に、これらと同じ数字同士で入力端子が電気的に接続されたバッファーＢ１〜Ｂ１３を含んで構成される。
単位パルス発生回路３１＿３は、タイミング信号生成部３２＿３と、単位パルス信号生成部３３＿３とを含んで構成される。
【００６９】
タイミング信号生成部３２＿１のＸＮＯＲ１の２つの入力端子の一方の入力端子はバッファーＢ３の出力端子と電気的に接続され、他方の入力端子はバッファーＢ８の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿１の入力端子Ａｉｎと電気的に接続されている。
タイミング信号生成部３２＿１のＸＯＲ１の２つの入力端子の一方の入力端子はバッファーＢ２の出力端子と電気的に接続され、他方の入力端子はバッファーＢ９の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿１の入力端子Ｂｉｎと電気的に接続されている。
【００７０】
タイミング信号生成部３２＿１のＸＯＲ２の２つの入力端子の一方の入力端子はバッファーＢ２の出力端子と電気的に接続され、他方の入力端子はバッファーＢ７の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿１の入力端子Ｃｉｎと電気的に接続されている。
タイミング信号生成部３２＿１のＸＮＯＲ２の２つの入力端子の一方の入力端子はバッファーＢ１の出力端子と電気的に接続され、他方の入力端子はバッファーＢ８の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿１の入力端子Ｄｉｎと電気的に接続されている。
【００７１】
タイミング信号生成部３２＿２のＸＮＯＲ１の２つの入力端子の一方の入力端子はバッファーＢ５の出力端子と電気的に接続され、他方の入力端子はバッファーＢ１０の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿２の入力端子Ａｉｎと電気的に接続されている。
タイミング信号生成部３２＿２のＸＯＲ１の２つの入力端子の一方の入力端子はバッファーＢ４の出力端子と電気的に接続され、他方の入力端子はバッファーＢ１１の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿２の入力端子Ｂｉｎと電気的に接続されている。
【００７２】
タイミング信号生成部３２＿２のＸＯＲ２の２つの入力端子の一方の入力端子はバッファーＢ４の出力端子と電気的に接続され、他方の入力端子はバッファーＢ９の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿２の入力端子Ｃｉｎと電気的に接続されている。
タイミング信号生成部３２＿２のＸＮＯＲ２の２つの入力端子の一方の入力端子はバッファーＢ３の出力端子と電気的に接続され、他方の入力端子はバッファーＢ１０の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿２の入力端子Ｄｉｎと電気的に接続されている。
【００７３】
タイミング信号生成部３２＿３のＸＮＯＲ１の２つの入力端子の一方の入力端子はバッファーＢ７の出力端子と電気的に接続され、他方の入力端子はバッファーＢ１２の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿３の入力端子Ａｉｎと電気的に接続されている。
タイミング信号生成部３２＿３のＸＯＲ１の２つの入力端子の一方の入力端子はバッファーＢ６の出力端子と電気的に接続され、他方の入力端子はバッファーＢ１３の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿３の入力端子Ｂｉｎと電気的に接続されている。
【００７４】
タイミング信号生成部３２＿３のＸＯＲ２の２つの入力端子の一方の入力端子はバッファーＢ６の出力端子と電気的に接続され、他方の入力端子はバッファーＢ１１の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿３の入力端子Ｃｉｎと電気的に接続されている。
タイミング信号生成部３２＿３のＸＮＯＲ２の２つの入力端子の一方の入力端子はバッファーＢ５の出力端子と電気的に接続され、他方の入力端子はバッファーＢ１２の出力端子と電気的に接続され、出力端子は単位パルス信号生成部３３＿３の入力端子Ｄｉｎと電気的に接続されている。
電位調整回路４０は、Ｎチャンネル型のＭＯＳトランジスターであるＮＴｒ３〜ＮＴｒ５と、Ｐチャンネル型のＭＯＳトランジスターであるＰＴｒ３とを含んで構成される。
【００７５】
具体的に、ＮＴｒ３のドレイン端子が単位パルス発生回路３１＿１〜３１＿３の出力端子ＯＵＴ及び出力端子Ｐｏｕｔに電気的に接続され、ソース端子がＮＴｒ４のドレイン端子に電気的に接続され、ＮＴｒ４のソース端子がＧＮＤノードに電気的に接続されている。
更に、ＮＴｒ３のゲート端子は、バッファー回路２０のバッファーＢ１３の出力端子と電気的に接続され、ＮＴｒ４のゲート端子は、バッファー回路２０のバッファーＢ１の出力端子と電気的に接続されている。
更に、ＰＴｒ３のソース端子が電圧Ｖ２の電源ノードに電気的に接続され、ドレイン端子がＮＴｒ５のドレイン端子に電気的に接続され、ＮＴｒ５のソース端子がＧＮＤノードに電気的に接続されている。
【００７６】
更に、ＮＴｒ３のソース端子と、ＮＴｒ５及びＰＴｒ３のゲート端子と、ＮＴｒ５及びＰＴｒ３のドレイン端子とが電気的に接続されている。
上記構成によって、ＮＴｒ３及びＮＴｒ４は、ゲート端子に入力される信号が両方ともハイレベルのときにオン状態となって出力端子ＰｏｕｔをＧＮＤレベルに接続し、それ以外のときにオフ状態となる。これにより、パルス信号を発生しない期間における出力電位を設定することができる。本実施の形態では、最も安定した電位となるＧＮＤレベル（接地電位）に設定しているが、Ｖ２よりも低電位であれば他の電位に設定してもよい。
また、トランジスターＰＴｒ３及びＮＴｒ５によってプッシュプル回路が構成され、入力信号（単位パルス信号）のレベルに応じた出力信号を出力する。
なお、その他の構成は、上記実施の形態の図８に示すパルス発生装置１００と同様となる。
【００７７】
次に、図９に示す回路構成のパルス発生装置１００の具体的な動作を説明する。
Ｄ４’の変化までは、上記実施の形態の図８に示すパルス発生装置１００と同様の動作となるので、以下、ＸＤ５’の変化から先の動作を説明する。
ＸＤ５’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿３の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿３に「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿３の１回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【００７８】
また、ＸＤ５’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、その出力はハイインピーダンスとなる。
【００７９】
引き続き、Ｄ６’がローレベルからハイレベルへと変化することによって、単位パルス信号生成部３３＿３の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿３に「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿３の１回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
【００８０】
なお、上記単位パルス発生回路３１＿３の１回目の単位パルス信号の発生期間において単位パルス信号生成部３２＿１〜３２＿２の出力はハイインピーダンスとなる。
引き続き、ＸＤ７’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿３の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿３に「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、その出力はハイインピーダンスとなる。
【００８１】
一方、ＸＤ７’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の２回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【００８２】
引き続き、Ｄ８’がローレベルからハイレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の２回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
なお、上記単位パルス発生回路３１＿１の２回目の単位パルス信号の発生期間において単位パルス信号生成部３３＿２〜３２＿３の出力はハイインピーダンスとなる。
【００８３】
引き続き、ＸＤ９’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿２に「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿２の２回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【００８４】
引き続き、Ｄ１０’がローレベルからハイレベルへと変化することによって、単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿２に「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿３の２回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
なお、上記単位パルス発生回路３１＿２の２回目の単位パルス信号の発生期間において単位パルス信号生成部３３＿１及び３３＿３の出力はハイインピーダンスとなる。
【００８５】
引き続き、ＸＤ１１’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿２の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿２に「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、その出力はハイインピーダンスとなる。
【００８６】
一方、ＸＤ１１’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿３の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿３に「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿３の２回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【００８７】
引き続き、Ｄ１２’がローレベルからハイレベルへと変化することによって、単位パルス信号生成部３３＿３の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿３に「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿３の２回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
【００８８】
なお、上記単位パルス発生回路３１＿３の２回目の単位パルス信号の発生期間において単位パルス信号生成部３３＿１〜３２＿２の出力はハイインピーダンスとなる。
引き続き、ＸＤ１３’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿３の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿３に「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、その出力はハイインピーダンスとなる。
【００８９】
この状態において、起動開始信号Ｄ０がハイレベルからローレベルへと変化すると、上記一連の処理と同様に論理信号Ａ〜Ｄが変化し、単位パルス信号生成部３３＿１→単位パルス信号生成部３３＿２→単位パルス信号生成部３３＿３→単位パルス信号生成部３３＿１→単位パルス信号生成部３３＿２→単位パルス信号生成部３３＿３の順でそれぞれ単位パルス信号を２回発生する。
【００９０】
一方、電位調整回路４０は、ＸＤ１’が「Ｈ」、ＸＤ１３’が「Ｈ」のときに、ＮＴｒ３及びＮＴｒ４がオンとなって、出力電位をＧＮＤ電位へと落とす。しかし、起動開始信号Ｄ０が立ち上がると、ＸＤ１’は「Ｌ」となるので、パルス信号の発生期間は、ＮＴｒ３がオフとなって、出力端子ＰｏｕｔをＧＮＤ電位に落とさない状態となる。
同様に、上記状態から起動開始信号Ｄ０がハイレベルからローレベルへと変化したときも、ＸＤ１３’が「Ｌ」となっているので、次のパルス信号の発生期間において、ＮＴｒ３がオンになっても、ＮＴｒ４がオフとなって、出力端子ＰｏｕｔをＧＮＤ電位に落とさない状態となる。
【００９１】
従って、図９に示すように、起動開始信号Ｄ０の立ち上がりに応じて１回、立ち下がりに応じて１回の計２回、６つの単位パルス信号が連続した構成のパルス信号が発生する。
以上、本変形例１のパルス発生装置１００は、単位パルス発生回路３１＿１〜３１＿３において、それぞれが、遅延回路１０を構成する縦続接続された複数のインバーターからの複数種類の遅延信号に基づき、これら遅延信号の遅延状態に応じて変化する論理信号を生成し、該論理信号に基づき、１つのパルス信号を構成する６つの単位パルス信号のうち、各２つの単位パルス信号を発生することが可能である。
【００９２】
これにより、１つのパルス信号を構成する６つの単位パルス信号を、これと同数の単位パルス発生回路で発生する場合と比較して、単位パルス発生回路の回路数を１／２にすることができる。
また、回路数を減らすことができるので、ワイヤード・ＯＲによって共通の信号出力線に接続する回路数を少なくすることができるので、単位パルス信号を発生している単位パルス発生回路に対して、残りの単位パルス発生回路が容量負荷となることで低下する単位パルス信号の振幅レベルの低下度合いを軽減することができる。
【００９３】
〔変形例２〕
次に、本発明の実施の形態の変形例２を図面に基づき説明する。図１０〜図１１は、本発明に係るパルス発生装置の実施の形態の変形例２を示す図である。
上記実施の形態及び変形例１では、１つのパルス信号を構成する複数の単位パルス信号を複数の単位パルス発生回路で分担して発生する構成としたが、本変形例は、１つの単位パルス発生回路が１つのパルス信号を構成する複数の単位パルス信号を全て発生する点が異なる。
【００９４】
以下、上記実施の形態の変形例２として、図１０に示すように、パルス発生装置１００の構成を、１つの単位パルス発生回路３１が、４つの単位パルス信号からなるパルス信号を発生する構成としたものを例に挙げて説明する。
なお、上記実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、図１０に基づき、変形例２のパルス発生装置１００の回路構成を説明する。
ここで、図１０は、変形例２のパルス発生装置１００の回路構成を示す図である。なお、図１０において、図面が見づらくなるのを回避するためにバッファの出力端子とタイミング信号生成部３２＿１の信号の入力端子との結線を省略しているが、これら入力端子は、実際は対応する遅延信号を出力するバッファの出力端子と電気的に結線されている。
【００９５】
図１０に示すように、変形例２のパルス発生装置１００は、インバーターＩ１〜I９を含んで構成される遅延回路１０と、バッファーＢ１〜Ｂ９を含んで構成されるバッファー回路２０と、単位パルス発生回路３１＿１とを含んで構成される。なお、図１０のパルス発生装置１００においては、電位調整回路４０を省略している。
単位パルス発生回路３１＿１は、タイミング信号生成部３２＿１と、単位パルス信号生成部３３＿１とを含んで構成される。
【００９６】
本変形例２のタイミング信号生成部３２＿１は、４回の単位パルス信号の発生に対応させるために、上記実施の形態及び変形例１のものとは構成が異なる。
具体的に、本変形例２のタイミング信号生成部３２＿１は、排他的論理和回路ＸＯＲ１〜ＸＯＲ６と、排他的論理和の否定回路ＸＮＯＲ１〜ＸＮＯＲ６とを含んで構成される。
ＸＮＯＲ１の出力端子は、ＸＯＲ５の入力端子の一方に電気的に接続され、ＸＮＯＲ２の出力端子は、ＸＯＲ５の入力端子の他方に電気的に接続され、ＸＯＲ５の出力端子は、単位パルス信号生成部３３＿１のＰＴｒ１のゲート端子に電気的に接続されている。
【００９７】
ＸＯＲ１の出力端子は、ＸＮＯＲ５の入力端子の一方に電気的に接続され、ＸＯＲ２の出力端子は、ＸＮＯＲ５の入力端子の他方に電気的に接続され、ＸＮＯＲ５の出力端子は、単位パルス信号生成部３３＿１のＰＴｒ２のゲート端子に電気的に接続されている。
ＸＯＲ３の出力端子は、ＸＮＯＲ６の入力端子の一方に電気的に接続され、ＸＯＲ４の出力端子は、ＸＮＯＲ６の入力端子の他方に電気的に接続され、ＸＮＯＲ６の出力端子は、単位パルス信号生成部３３＿１のＮＴｒ１のゲート端子に電気的に接続されている。
【００９８】
ＸＮＯＲ３の出力端子は、ＸＯＲ６の入力端子の一方に電気的に接続され、ＸＮＯＲ４の出力端子は、ＸＯＲ６の入力端子の他方に電気的に接続され、ＸＯＲ６の出力端子は、単位パルス信号生成部３３＿１のＮＴｒ２のゲート端子に電気的に接続されている。
ＸＮＯＲ１の入力端子の一方はバッファーＢ３の出力端子と、他方はバッファーＢ４の出力端子とそれぞれ電気的に接続され、ＸＮＯＲ２の入力端子の一方はバッファーＢ７の出力端子と、他方はバッファーＢ８の出力端子とそれぞれ電気的に接続されている。
【００９９】
ＸＯＲ１の入力端子の一方はバッファーＢ２の出力端子と、他方はバッファーＢ５の出力端子とそれぞれ電気的に接続され、ＸＯＲ２の入力端子の一方はバッファーＢ６の出力端子と、他方はバッファーＢ９の出力端子とそれぞれ電気的に接続されている。
ＸＯＲ３の入力端子の一方はバッファーＢ２の出力端子と、他方はバッファーＢ３の出力端子とそれぞれ電気的に接続され、ＸＯＲ４の入力端子の一方はバッファーＢ６の出力端子と、他方はバッファーＢ７の出力端子とそれぞれ電気的に接続されている。
ＸＮＯＲ３の入力端子の一方はバッファーＢ３の出力端子と、他方はバッファーＢ４の出力端子とそれぞれ電気的に接続され、ＸＮＯＲ４の入力端子の一方はバッファーＢ５の出力端子と、他方はバッファーＢ８の出力端子とそれぞれ電気的に接続されている。
【０１００】
次に、図１１に基づき、図１０に示す回路構成のパルス発生装置１００の具体的な動作を説明する。
ここで、図１１は、図１０に示す単位パルス発生回路３１＿１の入出力信号のタイミングチャートである。
まず、図１１に示すように、遅延回路１０のインバーターＩ１に入力される起動開始信号Ｄ０がローレベルからハイレベルに変化すると、これを契機に、ＸＤ１’がハイレベルからローレベルに変化し、まず、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の１回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【０１０１】
引き続き、Ｄ２’がローレベルからハイレベルへと変化することによって、入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の１回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
【０１０２】
引き続き、ＸＤ３’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の２回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【０１０３】
引き続き、Ｄ４’がローレベルからハイレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の２回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
【０１０４】
引き続き、ＸＤ５’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の３回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【０１０５】
引き続き、Ｄ６’がローレベルからハイレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄは、「Ｌ」，「Ｈ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の３回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
【０１０６】
引き続き、ＸＤ７’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｌ」，「Ｌ」，「Ｌ」，「Ｈ」から「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」へと変化する。単位パルス信号生成部３３＿１に「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿１の４回目の単位パルス信号の一部としてローレベルの信号がその出力端子ＯＵＴから出力される。
【０１０７】
引き続き、Ｄ８’がローレベルからハイレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、単位パルス信号生成部３３＿２の４回目の単位パルス信号の一部としてハイレベルの信号がその出力端子ＯＵＴから出力される。
【０１０８】
引き続き、ＸＤ９’がハイレベルからローレベルへと変化することによって、単位パルス信号生成部３３＿１の入力端子Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎに入力される論理信号Ａ，Ｂ，Ｃ，Ｄが、「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」から「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」へと変化する。単位パルス信号生成部３３＿１に「Ｌ」，「Ｈ」，「Ｈ」，「Ｌ」に対応する論理信号Ａ〜Ｄが入力されると、その出力はハイインピーダンスとなる。
【０１０９】
この状態において、起動開始信号Ｄ０がハイレベルからローレベルへと変化すると、上記一連の処理と同様に論理信号Ａ〜Ｄが変化し、単位パルス信号生成部３３＿１において、単位パルス信号を連続して４回発生する。
以上、本変形例２のパルス発生装置１００は、単位パルス発生回路３１＿１において、遅延回路１０を構成する縦続接続された複数のインバーターからの複数種類の遅延信号に基づき、これら遅延信号の遅延状態に応じて変化する論理信号を生成し、該論理信号に基づき、１つのパルス信号を構成する４つの単位パルス信号を全て発生することが可能である。
【０１１０】
これにより、１つのパルス信号を構成する４つの単位パルス信号を、これと同数の単位パルス発生回路で発生する場合と比較して、単位パルス発生回路の回路数を１／４にすることができる。
また、回路数を１つとすることができるので、複数の単位パルス発生回路をワイヤード・ＯＲによって共通の信号出力線に接続する構成と比較して、単位パルス信号を発生している単位パルス発生回路に対して、残りの単位パルス発生回路が容量負荷となることが無いので良好な振幅レベルのパルス信号を発生することができる。
【０１１１】
〔変形例３〕
次に、本発明の実施の形態の変形例３を図面に基づき説明する。図１２〜図１３は、本発明に係るパルス発生装置の実施の形態の変形例３を示す図である。
本変形例３は、単位パルス発生回路３１に加えて、当該単位パルス発生回路３１とは逆相の単位パルス信号を発生する逆相単位パルス発生回路を備えている点が、上記実施の形態及び上記各変形例と異なる。
以下、上記実施の形態の変形例３として、図１２及び図１３に示すように、パルス発生装置１００の構成を、３つの単位パルス発生回路３１＿１〜３１＿３と、３つの逆相単位パルス発生回路３４＿１〜３４＿３とを備え、４つの単位パルス信号からなるパルス信号と、このパルス信号とは１８０°位相の異なる逆相パルス信号とを発生する構成としたものを例に挙げて説明する。
【０１１２】
なお、上記実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、図１２に基づき、変形例３のパルス発生装置１００の第１の回路構成を説明する。
ここで、図１２は、変形例３のパルス発生装置１００の第１の回路構成を示す図である。なお、図１２において、図面が見づらくなるのを回避するためにバッファの出力端子とタイミング信号生成部３２＿１〜３２＿３、３５＿１〜３５＿３の信号の入力端子との結線を一部省略しているが、これら入力端子は、実際は対応する遅延信号を出力するバッファの出力端子と電気的に結線されている。
【０１１３】
図１２に示すように、本変形例３のパルス発生装置１００は、インバーターＩ１〜Ｉ１３を含んで構成される遅延回路１０と、バッファーＢ１〜Ｂ１３を含んで構成されるバッファー回路２０と、単位パルス発生回路３１＿１〜３１＿３と、逆相単位パルス発生回路３４＿１〜３４＿３と、ＮＴｒ３〜ＮＴｒ４を含んで構成される電位調整回路４０＿Ｐ及び４０＿Ｎとを含んで構成される。
遅延回路１０は、インバーターＩ１を始端としインバーターＩ１３を終端として、数字の若い順に若い方の出力端子とその次の数字の入力端子とを縦続接続して構成される。
バッファー回路２０は、インバーターＩ１〜Ｉ１１の出力端子に、これらと同じ数字同士で入力端子が電気的に接続されたバッファーＢ１〜Ｂ１１を含んで構成される。
単位パルス発生回路３１＿１〜３１＿３の構成及び接続構成は、上記変形例１と同様となる。
【０１１４】
逆相単位パルス発生回路３４＿１は、タイミング信号生成部３５＿１と、単位パルス信号生成部３３＿１とを含んで構成される。
タイミング信号生成部３５＿１は、２つの入力端子の一方の入力端子がバッファーＢ４の出力端子と電気的に接続され、他方の入力端子がバッファーＢ７の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿１の入力端子Ａｉｎに電気的に接続された排他的論理和回路ＸＯＲ１を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ３の出力端子と電気的に接続され、他方の入力端子がバッファーＢ８の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿１の入力端子Ｂｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ１を含んで構成される。
【０１１５】
更に、２つの入力端子の一方の入力端子がバッファーＢ３の出力端子と電気的に接続され、他方の入力端子がバッファーＢ６の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿１の入力端子Ｃｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ２を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ２の出力端子と電気的に接続され、他方の入力端子がバッファーＢ７の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿１の入力端子Ｄｉｎに電気的に接続された排他的論理和回路ＸＯＲ２を含んで構成される。
逆相単位パルス発生回路３４＿２は、タイミング信号生成部３５＿２と、単位パルス信号生成部３３＿２とを含んで構成される。
【０１１６】
タイミング信号生成部３５＿２は、２つの入力端子の一方の入力端子がバッファーＢ６の出力端子と電気的に接続され、他方の入力端子がバッファーＢ９の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿２の入力端子Ａｉｎに電気的に接続された排他的論理和回路ＸＯＲ１を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ５の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１０の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿２の入力端子Ｂｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ１を含んで構成される。
【０１１７】
更に、２つの入力端子の一方の入力端子がバッファーＢ５の出力端子と電気的に接続され、他方の入力端子がバッファーＢ８の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿２の入力端子Ｃｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ２を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ４の出力端子と電気的に接続され、他方の入力端子がバッファーＢ９の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿２の入力端子Ｄｉｎに電気的に接続された排他的論理和回路ＸＯＲ２を含んで構成される。
【０１１８】
逆相単位パルス発生回路３４＿３は、タイミング信号生成部３５＿３と、単位パルス信号生成部３３＿３とを含んで構成される。
タイミング信号生成部３５＿３は、２つの入力端子の一方の入力端子がバッファーＢ８の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１１の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿３の入力端子Ａｉｎに電気的に接続された排他的論理和回路ＸＯＲ１を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ７の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１２の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿３の入力端子Ｃｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ１を含んで構成される。
【０１１９】
更に、２つの入力端子の一方の入力端子がバッファーＢ７の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１０の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿３の入力端子Ｃｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ２を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ７の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１１の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿３の入力端子Ｄｉｎに電気的に接続された排他的論理和回路ＸＯＲ２を含んで構成される。
【０１２０】
電位調整回路４０＿Ｐは、ＮＴｒ３のドレイン端子が単位パルス信号生成部３３＿１〜３３＿３の出力端子と電気的に接続され、ＮＴｒ３のソース端子がＮＴｒ４のドレイン端子と電気的に接続され、ＮＴｒ４のソース端子がＧＮＤ電位の電源ノードに電気的に接続されている。
更に、ＮＴｒ３のゲート端子は、バッファーＢ１１の出力端子と電気的に接続され、ＮＴｒ４のゲート端子は、バッファーＢ１の出力端子と電気的に接続されている。
更に、ＮＴｒ３のドレイン端子にパルス信号の出力端子Ｐｏｕｔ＿Ｐが形成されている。
【０１２１】
電位調整回路４０＿Ｎは、ＮＴｒ３のドレイン端子が逆相単位パルス信号生成部３４＿１〜３４＿３の出力端子と電気的に接続され、ＮＴｒ３のソース端子がＮＴｒ４のドレイン端子と電気的に接続され、ＮＴｒ４のソース端子がＧＮＤ電位の電源ノードに電気的に接続されている。
更に、ＮＴｒ３のゲート端子は、バッファーＢ１５の出力端子と電気的に接続され、ＮＴｒ４のゲート端子は、バッファーＢ１の出力端子と電気的に接続されている。
更に、ＮＴｒ３のドレイン端子にパルス信号の出力端子Ｐｏｕｔ＿Ｎが形成されている。
【０１２２】
上記構成によって、単位パルス発生回路３１＿１〜３１＿３において、起動開始信号Ｄ０の立ち上がりと立ち下がりに応じて、６つの単位パルス信号が連続した構成の第１のパルス信号を２回発生することができる。
更に、逆相単位パルス発生回路３４＿１〜３４＿３において、単位パルス発生回路３１＿１〜３１＿３と同じ発生タイミングで、起動開始信号Ｄ０の立ち上がりと立ち下がりに応じて、６つの単位パルス信号が連続した構成の第１のパルス信号と逆相の第２のパルス信号を２回発生することができる。
【０１２３】
次に、図１３に基づき、変形例３のパルス発生装置１００の第２の回路構成を説明する。
ここで、図１３は、変形例３のパルス発生装置１００の第２の回路構成を示す図である。なお、図１３において、図面が見づらくなるのを回避するためにバッファの出力端子とタイミング信号生成部３２＿１〜３２＿３、３５＿１〜３５＿３の信号の入力端子との結線を一部省略しているが、これら入力端子は、実際は対応する遅延信号を出力するバッファの出力端子と電気的に結線されている。
【０１２４】
図１３に示すパルス発生装置１００は、図１２に示すパルス発生装置１００における遅延回路１０及びバッファ回路２０の構成と、逆相単位パルス発生回路３４＿１〜３４＿３に代えて、単位パルス発生回路３１＿４〜３１＿６を用い、これらの入力信号を単位パルス発生回路３１＿１〜３１＿３の入力信号と逆転させることで逆相単位パルス発生回路を構成している点とが異なる。
以下、遅延回路１０及びバッファ回路２０の構成を説明する。
遅延回路１０は、図１３に示すように、第１の遅延段１０ａと、第２の遅延段１０ｂと、エッジ強調回路１０ｃとを含んで構成される。
【０１２５】
第１の遅延段１０ａは、インバーターＩ１〜Ｉ１５を、インバーターＩ１を始端とし、インバーターＩ１５を終端として縦続接続して構成されている。
第２の遅延段１０ｂは、インバーターＩ１’〜Ｉ１５’を、インバーターＩ１’を始端とし、インバーターＩ１５’を終端として縦続接続して構成されている。
エッジ強調回路１０ｃは、インバーターＩ１〜Ｉ１５及びインバーターＩ１’〜Ｉ１５’に対して、各同じ数字のインバーターに対して２つ１組のクロスカップル用インバーターを備え、第１の遅延段１０ａと第２の遅延段１０ｂとをクロスカップルさせてエッジを急峻にする機能を有している。
バッファ回路２０は、第１のバッファー段２０ａと、第２のバッファー段２０ｂとを含んで構成されている。
【０１２６】
第１のバッファー段２０ａは、入力端子が第１の遅延段１０ａのインバーターＩ１〜Ｉ１５の出力端子と同じ番号同士で電気的に接続されたバッファーＢ１〜Ｂ１５を備えている。
第２のバッファー段２０ｂは、入力端子が第２の遅延段１０ａのインバーターＩ１’〜Ｉ１５’の出力端子と同じ番号同士で電気的に接続されたバッファーＢ１’〜Ｂ１５’を備えている。
単位パルス発生回路３１＿１〜３１＿３の構成及び接続構成は、上記変形例１と同様となる。
一方、単位パルス発生回路３１＿４〜３１＿６の構成は、単位パルス発生回路３１＿１〜３１＿３と同様となる。
【０１２７】
次に、単位パルス発生回路３１＿４〜３１＿６の接続構成を説明する。
タイミング信号生成部３５＿４は、２つの入力端子の一方の入力端子がバッファーＢ４の出力端子と電気的に接続され、他方の入力端子がバッファーＢ９の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿４の入力端子Ａｉｎに電気的に接続された排他的論理和回路ＸＯＲ１を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ３の出力端子と電気的に接続され、他方の入力端子がバッファーＢ９の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿４の入力端子Ｂｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ１を含んで構成される。
【０１２８】
更に、２つの入力端子の一方の入力端子がバッファーＢ３の出力端子と電気的に接続され、他方の入力端子がバッファーＢ８の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿４の入力端子Ｃｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ２を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ２の出力端子と電気的に接続され、他方の入力端子がバッファーＢ９の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿４の入力端子Ｄｉｎに電気的に接続された排他的論理和回路ＸＯＲ２を含んで構成される。
【０１２９】
タイミング信号生成部３５＿５は、２つの入力端子の一方の入力端子がバッファーＢ６の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１１の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿５の入力端子Ａｉｎに電気的に接続された排他的論理和回路ＸＯＲ１を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ５の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１２の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿５の入力端子Ｂｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ１を含んで構成される。
【０１３０】
更に、２つの入力端子の一方の入力端子がバッファーＢ５の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１０の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿５の入力端子Ｃｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ２を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ４の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１１の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿５の入力端子Ｄｉｎに電気的に接続された排他的論理和回路ＸＯＲ２を含んで構成される。
【０１３１】
タイミング信号生成部３５＿６は、２つの入力端子の一方の入力端子がバッファーＢ８の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１３の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿６の入力端子Ａｉｎに電気的に接続された排他的論理和回路ＸＯＲ１を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ７の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１１の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿６の入力端子Ｂｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ１を含んで構成される。
【０１３２】
更に、２つの入力端子の一方の入力端子がバッファーＢ７の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１２の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿６の入力端子Ｃｉｎに電気的に接続された排他的論理和回路ＸＮＯＲ２を含んで構成される。
更に、２つの入力端子の一方の入力端子がバッファーＢ６の出力端子と電気的に接続され、他方の入力端子がバッファーＢ１３の出力端子と電気的に接続され、出力端子が単位パルス信号生成部３３＿６の入力端子Ｄｉｎに電気的に接続された排他的論理和回路ＸＯＲ２を含んで構成される。
電位調整回路４０＿Ｐは、上記図１２と同様の構成となる。
【０１３３】
電位調整回路４０＿Ｎは、ＮＴｒ３のドレイン端子が単位パルス信号生成部３４＿４〜３４＿６の出力端子と電気的に接続され、ＮＴｒ３のソース端子がＮＴｒ４のドレイン端子と電気的に接続され、ＮＴｒ４のソース端子がＧＮＤ電位の電源ノードに電気的に接続されている。
更に、ＮＴｒ３のゲート端子は、バッファーＢ１５の出力端子と電気的に接続され、ＮＴｒ４のゲート端子は、バッファーＢ２の出力端子と電気的に接続されている。
更に、ＮＴｒ３のドレイン端子にパルス信号の出力端子Ｐｏｕｔ＿Ｎが形成されている。
【０１３４】
上記構成によって、単位パルス発生回路３１＿１〜３１＿３において、起動開始信号Ｄ０の立ち上がりと立ち下がりに応じて、エッジが急峻となった遅延信号に基づき６つの単位パルス信号が連続した構成の第１のパルス信号を２回発生することができる。
更に、単位パルス発生回路３１＿４〜３１＿６において、単位パルス発生回路３１＿１〜３１＿３と同じ発生タイミングで、起動開始信号Ｄ０を反転したＸＤ０の立ち上がりと立ち下がりに応じて、エッジが急峻となった遅延信号に基づき６つの単位パルス信号が連続した構成の第１のパルス信号と逆相の第２のパルス信号を２回発生することができる。
【０１３５】
以上、本変形例３のパルス発生装置１００によれば、単位パルス発生回路３１＿１〜３１＿３において、それぞれが、遅延回路１０を構成する縦続接続された複数のインバーターからの複数種類の遅延信号に基づき、これら遅延信号の遅延状態に応じて変化する論理信号を生成し、該論理信号に基づき、１つの第１のパルス信号を構成する６つの単位パルス信号のうち、各２つの単位パルス信号を発生することが可能である。
更に、単位パルス発生回路３４＿１〜３４＿３又は３１＿４〜３１＿６において、それぞれが、遅延回路１０を構成する縦続接続された複数のインバーターからの複数種類の遅延信号に基づき、これら遅延信号の遅延状態に応じて変化する論理信号を生成し、該論理信号に基づき、１つの第２のパルス信号（第１のパルス信号とは逆相）を構成する６つの単位パルス信号のうち、各２つの単位パルス信号を発生することが可能である。
【０１３６】
これにより、共通の遅延回路１０の遅延信号に基づき、平衡信号の関係となる第１のパルス信号と第２のパルス信号を発生することができる。
更に、１つのパルス信号を構成する６つの単位パルス信号を、これと同数の単位パルス発生回路で発生する場合と比較して、単位パルス発生回路の回路数を１／２にすることができる。
また、回路数を減らすことができるので、ワイヤード・ＯＲによって共通の信号出力線に接続する回路数を少なくすることができるので、単位パルス信号を発生している単位パルス発生回路に対して、残りの単位パルス発生回路が容量負荷となることで低下する単位パルス信号の振幅レベルの低下度合いを軽減することができる。
【０１３７】
〔変形例４〕
次に、本発明の実施の形態の変形例４を図面に基づき説明する。図１４〜図１５は、本発明に係るパルス発生装置の実施の形態の変形例４を示す図である。
本変形例４は、パルス発生装置１００の遅延回路１０をインバーターによる遅延段だけでなくＤＬＬ、ＰＬＬとして構成する点と、遅延段を含んで構成されるＰＬＬを別途用意し、この遅延段と同じ遅延段で遅延回路を構成する点とが上記実施の形態及び各変形例と異なる。
以下、上記実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
【０１３８】
まず、図１４（ａ）に基づき、本変形例の遅延回路１０の第１の構成例を説明する。
ここで、図１４（ａ）〜（ｃ）は、遅延回路１０の第１〜第３の構成例を示す図である。
遅延回路１０の第１の構成例は、図１４（ａ）に示すように、Ｍ個のインバーターＩ１〜ＩＭを縦続接続した構成の遅延段１０ａと、ＰＦＤ（Frequency Phase Detecter）とＣＰ（Charge-pump：チャージポンプ）とＬＰＦ（Low-Pass Filter）とを含んで構成される遅延量制御信号生成部１０ｂとを含んで構成される。
つまり、第１の構成例の遅延回路１０は、遅延段１０ａと遅延量制御信号生成部１０ｂとからＤＬＬ（Delay Locked Loop）を構成している。
【０１３９】
本変形例では、遅延段１０ａを構成するインバーターＩ１〜ＩＭは、遅延量制御信号（制御電圧）によって遅延時間を制御できる構成を有している。
以下、図１５に基づき、本変形例４のインバーターＩ１の構成を説明する。
ここで、図１５は、遅延時間の制御が可能なインバーターＩ１の回路構成例を示す図である。なお、インバーターＩ２〜ＩＭもＩ１と同様の構成となる。
図１５に示すように、変形例４のインバーターＩ１は、Ｐチャンネル型の電界効果トランジスターＰＴｒ４及びＰＴｒ５と、Ｎチャンネル型の電界効果トランジスターＮＴｒ６及びＮＴｒ７とを含んで構成される。
【０１４０】
そして、ＰＴｒ４のソース端子が電圧ＶDDの電源ノードに電気的に接続され、ＰＴｒ４のドレイン端子がＰＴｒ５のソース端子に電気的に接続され、ＰＴｒ５のドレイン端子がＮＴｒ６のドレイン端子に電気的に接続され、ＮＴｒ６のソース端子がＮＴｒ７のドレイン端子に電気的に接続され、ＮＴｒ７のソース端子がＧＮＤノードに電気的に接続されている。
更に、ＰＴｒ５のドレイン端子とＮＴｒ６のドレイン端子との接続部に出力端子が形成されている。
上記構成によって、ＰＴｒ４のゲート端子Ｇ１と、ＮＴｒ７のゲート端子Ｇ２の電圧を制御することで、インバーターに流入する電源電流を制御することができ、これにより遅延時間を制御することができる。
【０１４１】
図１４（ａ）に戻って、遅延量制御信号生成部１０ｂは、ＰＦＤにおいて、外部のクロック信号発生器から入力される起動開始信号Ｄ０又はＸＤ０の位相と、遅延段１０ａの終端のインバーターＩＭから入力される遅延信号の位相との位相差に比例し且つ正負の出力を有した信号（以下、位相差出力信号と称す）を生成し、これをＣＰに出力する。
具体的に、ＰＦＤは、２つのＪＫフリップフロップを備え、起動開始信号と遅延信号とのどちらの立上りが先に入力されたかで正方向と負方向の２種類の出力を持った位相差出力信号を生成する。これにより、「−３６０°」から「＋３６０°」までの位相差を検出することができる。
【０１４２】
次に、遅延量制御信号生成部１０ｂは、ＣＰにおいて、ＰＦＤから入力された位相差出力信号に応じて正及び負に変化する信号をＬＰＦに出力する。
具体的に、ＣＰは、図示しないが、Ｎチャンネル型のＭＯＳトランジスタ（以下、ＮＴｒと称す）とＰチャンネル型のＭＯＳトランジスタ（以下、ＰＴｒと称す）とを含み、ＰＴｒのドレインを高電位側の電源ノードに接続し、ＮＴｒのソースを低電位側の電源ノードに接続し、ＰＴｒのソースとＮＴｒのドレインとを接続した構成を有している。そして、この接続部から出力を取り出すようになっている。
【０１４３】
次に、遅延量制御信号生成部１０ｂは、ＬＰＦにおいて、ＣＰからの信号を制御電圧（遅延量制御信号）に変換して、この信号を遅延段１０ａの各インバーターのＰＴｒ４及びＮＴｒ７のゲート端子に供給する。
具体的に、ＣＰから出力されたＰＷＭの方形波を直流に近い形の信号に変換して、これを遅延量制御信号として出力する。従って、デューティ比が大きいほど制御電圧は高くなる。
上記構成によって、起動開始信号と遅延段１０ａの遅延信号との同期を取ることができるので、遅延段１０ａのインバーターＩ１〜ＩＭの遅延量を精度良く一定に保つことができる。
【０１４４】
次に、図１４（ｂ）に基づき、本変形例の遅延回路１０の第２の構成例を説明する。
遅延回路１０の第２の構成例は、図１４（ｂ）に示すように、遅延段１０ａと、遅延量制御信号生成部１０ｂと、プリスケーラーと分周回路とを有する分周器１０ｃとを含んで構成される。
遅延段１０ａは、上記図１４（ａ）と同様に、遅延時間を制御できるインバーターから構成されている。
つまり、第２の構成例の遅延回路１０は、遅延段１０ａと遅延量制御信号生成部１０ｂと分周器１０ｃとからＰＬＬ（Phase Locked Loop）を構成している。
【０１４５】
遅延量制御信号生成部１０ｂは、入力される信号の一方が遅延段１０ａからの遅延信号から分周器１０ｃからの分周信号に変わるだけで、上記図１４（ａ）の遅延量制御信号生成部１０ｂと同様の構成となる。
分周器１０ｃは、遅延段１０ａから入力される遅延信号をプリスケーラー及び分周回路の総合分周数で分周して遅延量制御信号生成部１０ｂに出力する。
上記構成によって、起動開始信号と遅延段１０ａの遅延信号との同期を取ることができるので、遅延段１０ａのインバーターＩ１〜ＩＭの遅延量を精度良く一定に保つことができる。
【０１４６】
次に、図１４（ｃ）に基づき、本変形例の遅延回路１０の第３の構成例を説明する。
遅延回路１０の第３の構成例は、図１４（ｃ）に示すように、遅延段１０ａと、遅延量制御信号生成部１０ｂと、分周器１０ｃとを含んで構成される遅延量制御部５０を備え、遅延段１０ａと同じ構成の遅延回路１０に遅延量制御部５０で生成した遅延量制御信号を供給する構成となっている。
遅延量制御部５０の構成は、上記図１４（ｃ）の遅延回路と同様の構成となる。
従って、遅延量制御部５０から同期の取れた状態の遅延量制御信号を遅延回路１０の各インバーターに供給して、遅延回路１０の各インバーターの遅延時間を制御することができる。
【０１４７】
上記構成によって、起動開始信号と遅延回路１０の遅延信号との同期を取ることができるので、遅延回路１０のインバーターＩ１〜ＩＭの遅延量を精度良く一定に保つことができる。
更に、遅延回路１０に起動開始信号を常に供給する必要が無くなるので、パルス信号の発生を止めることができる。
上記変形例４において、遅延回路１０は、形態１又は７に記載の遅延回路に対応する。
なお、上記実施の形態及び上記各変形例において、各回路を構成するトランジスターをＮチャンネル型のＭＯＳトランジスター又はＰチャンネル型のＭＯＳトランジスターとしたが、ＭＯＳトランジスターに限らず、バイポーラ・トランジスターなど、本発明に適用可能な性能を有するものであればどのような素子を適用してもよい。
【０１４８】
また、上記実施の形態及び上記各変形例は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記実施の形態及び上記各変形例に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
【符号の説明】
【０１４９】
１００…パルス発生装置、１０…遅延回路、２０…バッファ回路、３０…パルス発生回路、３１…単位パルス発生回路、３２…タイミング信号生成部、３３，３５…単位パルス信号生成部、３４…逆相単位パルス発生回路、４０…電位調整回路
【図１】
2010178253.tif 000003
【図２】
2010178253.tif 000004
【図３】
2010178253.tif 000005
【図４】
2010178253.tif 000006
【図５】
2010178253.tif 000007
【図６】
2010178253.tif 000008
【図７】
2010178253.tif 000009
【図８】
2010178253.tif 000010
【図９】
2010178253.tif 000011
【図１０】
2010178253.tif 000012
【図１１】
2010178253.tif 000013
【図１２】
2010178253.tif 000014
【図１３】
2010178253.tif 000015
【図１４】
2010178253.tif 000016
【図１５】
2010178253.tif 000017