(57)【要約】【課題】出力バッファ回路の出力ノイズを低減し、かつ、応答速度を速くする。【解決手段】出力電圧ＶＯＵＴが接地電圧ＶＳＳからＮＯＲの反転電圧ＶＬに変化する場合、及び、電源電圧ＶＤＤからＮＡＮＤの反転電圧ＶＨに変化する場合、２個のＭＯＳトランジスタの両方が出力電圧ＶＯＵＴを制御するので、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、出力バッファ回路の応答速度が速くなる。また、出力電圧ＶＯＵＴが電圧（ＶＤＤ／２）付近で変化する上記以外の場合、１個のＭＯＳトランジスタだけが出力電圧ＶＯＵＴを制御するので、出力電圧ＶＯＵＴのスルーレートが緩やかになる。よって、出力バッファ回路の応答速度が遅くなるので、出力ノイズが低減する。【選択図】図３
2010193246.tif 000002
【特許請求の範囲】
【請求項１】
出力端子の出力電圧のスルーレートを調整する出力バッファ回路において、
電源端子から前記出力端子に電流を供給する複数個の第一トランジスタと、
前記出力端子から接地端子に電流を供給する複数個の第二トランジスタと、
入力電圧を入力され、前記出力電圧を出力するよう前記第一及び前記第二トランジスタを制御する制御回路と、を備え、
前記制御回路は、前記記第一トランジスタ及び第二トランジスタを駆動制御する所定以下の駆動能力を有する論理回路により、
前記出力電圧が前記電源電圧の１／２倍を含まない所定範囲で変化する場合、所定数（２以上）の前記第一トランジスタ又は前記第二トランジスタをオンさせ、
前記出力電圧が前記所定範囲以外で変化する場合、前記所定数よりも少ない数の前記第一トランジスタ又は前記第二トランジスタをオンさせる、
ことを特徴とする出力バッファ回路。
【請求項２】
前記制御回路は、
前記電源電圧の１／２倍と異なる反転電圧を有する第２論理回路を備え、
前記出力電圧と前記反転電圧との大小関係により、前記出力電圧が前記所定範囲か前記所定範囲以外かに応じた数の前記第一トランジスタ又は第二トランジスタをオンさせる、
ことを特徴とする請求項１記載の出力バッファ回路。
【請求項３】
前記第２論理回路は、前記電源電圧が低くなると、前記反転電圧が前記電源電圧の１／２倍に近づく特性を有する、
ことを特徴とする請求項２記載の出力バッファ回路。
【請求項４】
前記制御回路は、
前記電源電圧の変動を許容できる電源電圧変動範囲において前記電源電圧の１／２倍よりも常に低い第一反転電圧、及び／又は、前記電源電圧の１／２倍よりも常に高い第二反転電圧を有する第３論理回路を備え、
前記出力電圧と前記第一反転電圧との大小関係及び／または前記出力電圧と前記第二反転電圧との大小関係により、前記出力電圧が前記所定範囲か前記所定範囲以外かに応じた数の前記第一トランジスタ又は第二トランジスタをオンさせる、
ことを特徴とする請求項１記載の出力バッファ回路。
【請求項５】
前記第３論理回路は、前記電源電圧が低くなると、前記第一及び前記第二反転電圧が前記電源電圧の１／２倍に近づく特性を有する、
ことを特徴とする請求項４記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力端子の出力電圧のスルーレートを調整する出力バッファ回路に関する。
【背景技術】
【０００２】
現在、半導体集積回路において、ある回路の出力電圧を後段の回路の入力端子に所望の特性で出力するための出力バッファ回路がよく使用される。
この出力バッファ回路では、出力ノイズが低減されることにより、後段の回路が誤動作しないことが求められている。
【０００３】
従来の出力バッファ回路について説明する。
図８は、従来の出力バッファ回路を示す図である。図９は、従来の出力電圧を示すタイムチャートである。
従来の出力バッファ回路では、ＰＭＯＳ８１、ＮＭＯＳ８２の出力電圧ＶＯＵＴのスルーレートを緩やかにすることで出力ノイズを低減している。そのため、インバータ７３、７４の駆動能力を低く設定することで、小電流でＰＭＯＳ８１、ＮＭＯＳ８２を駆動するように構成されている。
具体的には、インバータ７３及びインバータ７５を、通常の論理回路よりも低いドライブ能力を有することにより、または、小さいサイズのトランジスタで構成している。
【０００４】
このように構成された従来の出力バッファでは、入力電圧ＶＩＮがハイになる時、インバータ７１の出力電圧がローになり、インバータ７２及びインバータ７４の出力電圧がハイになり、インバータ７３及びインバータ７５の出力電圧がローになり、ＰＭＯＳ８１がオンし、ＮＭＯＳ８２がオフし、出力電圧ＶＯＵＴはハイになる。
この時、インバータ７３の駆動能力は低く回路設計されているので、インバータ７３からＰＭＯＳ８１のゲートへの駆動電流が小さいため、ＰＭＯＳ８１のゲート電圧の変化量が小さくなる。
【０００５】
このため、ＰＭＯＳ８１の出力電流の変化量も小さくなる。
すなわち、駆動能力が高いインバータ７３、７４を用いた場合、出力電圧ＶＯＵＴのスルーレートは図９の点線に示すように期間ｔ１０〜ｔ１１で急峻になるのに対し、インバータ７３、７４の駆動能力を低くすることで、図９の実線に示すように期間ｔ１０〜ｔ１２で緩やかになり、その結果出力ノイズが低減する。
なお、入力電圧ＶＩＮがローになる時も同様である（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１４５８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来の技術では、出力ノイズは低減するが、ＰＭＯＳ８１の出力電流の変化量が少なく、出力電圧ＶＯＵＴのスルーレートが緩やかになるので、出力バッファ回路の応答速度が遅くなってしまう。
【０００８】
本発明は、上記課題に鑑みてなされ、出力ノイズを低減でき、かつ、応答速度の遅れを抑えた出力バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
（１）請求項１記載の発明では、出力端子の出力電圧のスルーレートを調整する出力バッファ回路において、電源端子から前記出力端子に電流を供給する複数個の第一トランジスタと、前記出力端子から接地端子に電流を供給する複数個の第二トランジスタと、入力電圧を入力され、前記出力電圧を出力するよう前記第一及び前記第二トランジスタを制御する制御回路と、を備え、前記制御回路は、前記記第一トランジスタ及び第二トランジスタを駆動制御する所定以下の駆動能力を有する論理回路により、前記出力電圧が前記電源電圧の１／２倍を含まない所定範囲で変化する場合、所定数（２以上）の前記第一トランジスタ又は前記第二トランジスタをオンさせ、前記出力電圧が前記所定範囲以外で変化する場合、前記所定数よりも少ない数の前記第一トランジスタ又は前記第二トランジスタをオンさせる、ことを特徴とする出力バッファ回路を提供する。
（２）請求項２記載の発明では、前記制御回路は、前記電源電圧の１／２倍と異なる反転電圧を有する第２論理回路を備え、前記出力電圧と前記反転電圧との大小関係により、前記出力電圧が前記所定範囲か前記所定範囲以外かに応じた数の前記第一トランジスタ又は第二トランジスタをオンさせる、ことを特徴とする請求項１記載の出力バッファ回路を提供する。
（３）請求項３記載の発明では、前記第２論理回路は、前記電源電圧が低くなると、前記反転電圧が前記電源電圧の１／２倍に近づく特性を有する、ことを特徴とする請求項２記載の出力バッファ回路を提供する。
（４）請求項４記載の発明では、前記制御回路は、前記電源電圧の変動を許容できる電源電圧変動範囲において前記電源電圧の１／２倍よりも常に低い第一反転電圧、及び／又は、前記電源電圧の１／２倍よりも常に高い第二反転電圧を有する第３論理回路を備え、前記出力電圧と前記第一反転電圧との大小関係及び／または前記出力電圧と前記第二反転電圧との大小関係により、前記出力電圧が前記所定範囲か前記所定範囲以外かに応じた数の前記第一トランジスタ又は第二トランジスタをオンさせる、ことを特徴とする請求項１記載の出力バッファ回路を提供する。
（５）請求項５記載の発明では、前記第３論理回路は、前記電源電圧が低くなると、前記第一及び前記第二反転電圧が前記電源電圧の１／２倍に近づく特性を有する、ことを特徴とする請求項４記載の出力バッファ回路を提供する。
【発明の効果】
【００１０】
本発明では、出力ノイズが発生しやすい電源電圧の１／２倍を含む範囲（所定範囲以外）では、所定以下の駆動能力を有する論理回路を使用し、所定数よりも少ない数の記第一トランジスタ又は第二トランジスタをオンにするので、出力電圧のスルーレートが穏やかになり、出力ノイズを低減することができる。
一方、出力ノイズに影響が少ない電源電圧の１／２倍を含まない所定範囲では、所定以下の駆動能力を有する論理回路を使用しても、所定数（２以上）の第一トランジスタ又は第二トランジスタをオンにするので、出力電圧のスルーレートが急峻になり、出力バッファ回路の応答速度が遅くなることが抑止される。
【図面の簡単な説明】
【００１１】
【図１】出力バッファ回路を示す図である。
【図２】反転電圧を示す図である。
【図３】出力電圧を示すタイムチャートである。
【図４】電源電圧が高い場合と低い場合との出力電圧を示すタイムチャートである。
【図５】出力バッファ回路を示す図である。
【図６】反転電圧を示す図である。
【図７】出力電圧を示すタイムチャートである。
【図８】従来の出力バッファ回路を示す図である。
【図９】従来の出力電圧を示すタイムチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を、図面を参照して説明する。
（１）実施形態の概要
本実施形態の出力バッファ回路では、従来技術と同様に、出力段のトランジスタを駆動する論理回路の駆動能力を通常の論理回路の駆動能力よりも低く回路設計することで、論理回路から出力段のトランジスタのゲートへの駆動電流を小さくし、出力段のトランジスタのゲート電圧の変化量が少ないようにする。よって、出力段のトランジスタの出力電流の変化量も少なく、出力段のトランジスタの出力電圧のスルーレートは緩やかになるので、出力ノイズが低減される。
【００１３】
その一方で、出力電圧が変化する全範囲に対して、出力段のトランジスタの出力電圧のスルーレートを緩やかにすると、出力バッファ回路の応答速度の遅れが問題になる。
そこで本実施形態では、出力ノイズの原因となるのが電源電圧の１／２倍の近傍範囲（所定範囲以外）であるであることに着目し、この近傍範囲では出力電圧のスルーレートを穏やかにし、所定範囲（近傍範囲以外）ではスルーレートを急峻にする。
具体的には、近傍範囲でオンする出力段のトランジスタの数よりも、所定範囲（近傍範囲外）でオンする出力段のトランジスタの数を多くすることで、所定範囲でのスルーレートを急峻にし、応答速度の遅れを抑制している。
【００１４】
（２）実施形態の詳細
＜第一実施形態＞
まず、出力バッファ回路の構成について説明する。
図１は、出力バッファ回路を示す図である。図２は、反転電圧を示す図である。
［要素］
出力バッファ回路は、制御回路１０、第一トランジスタとして機能するＰＭＯＳトランジスタ（ＰＭＯＳ）３１〜３２、及び第二トランジスタとして機能するＮＭＯＳトランジスタ（ＮＭＯＳ）３３〜３４を備える。
【００１５】
制御回路１０は、インバータ１１〜１７、ＮＯＲ１８及びＮＡＮＤ１９を有する。また、出力バッファ回路に入力する電圧は入力電圧ＶＩＮであり、出力バッファ回路から出力する電圧は出力電圧ＶＯＵＴであり、インバータ１３〜１４とインバータ１７とインバータ１５との出力電圧はそれぞれ電圧Ｓ１〜Ｓ４であり、インバータ１１の出力電圧は電圧Ｓ５である。
本実施形態のインバータ１３、１４、１５、１７は所定以下の駆動能力を有する論理回路として機能し、ＮＯＲ１８とＮＡＮＤ１９は電源電圧の１／２倍と異なる反転電圧を有する第２論理回路として機能する。
【００１６】
［要素の接続関係］
制御回路１０の第一入力端子ｉｎ１は、出力バッファ回路の入力端子に接続し、第二入力端子ｉｎ２は、出力バッファ回路の出力端子に接続し、第一出力端子ｏｕｔ１は、ＰＭＯＳ３１のゲートに接続し、第二出力端子ｏｕｔ２は、ＰＭＯＳ３２のゲートに接続し、第三出力端子ｏｕｔ３は、ＮＭＯＳ３３のゲートに接続し、第四出力端子ｏｕｔ４は、ＮＭＯＳ３４のゲートに接続する。ＰＭＯＳ３１のソースは、電源端子に接続し、ドレインは、出力バッファ回路の出力端子に接続する。ＰＭＯＳ３２のソースは、電源端子に接続し、ドレインは、出力バッファ回路の出力端子に接続する。ＮＭＯＳ３３のソースは、接地端子に接続し、ドレインは、出力バッファ回路の出力端子に接続する。ＮＭＯＳ３４のソースは、接地端子に接続し、ドレインは、出力バッファ回路の出力端子に接続する。
【００１７】
インバータ１１の入力端子は、出力バッファ回路の入力端子に接続し、出力端子は、インバータ１２の入力端子とＮＯＲ１８の第一入力端子とＮＡＮＤ１９の第一入力端子とインバータ１６の入力端子とに接続する。インバータ１３の入力端子は、インバータ１２の出力端子に接続し、出力端子は、ＰＭＯＳ３１のゲートに接続する。インバータ１４の入力端子は、ＮＯＲ１８の出力端子に接続し、出力端子は、ＰＭＯＳ３２のゲートに接続する。インバータ１７の入力端子は、インバータ１６の出力端子に接続し、出力端子は、ＮＭＯＳ３３のゲートに接続する。インバータ１５の入力端子は、ＮＡＮＤ１９の出力端子に接続し、出力端子は、ＮＭＯＳ３４のゲートに接続する。出力バッファ回路の出力端子は、ＮＯＲ１８及びＮＡＮＤ１９の第二入力端子に接続する。
【００１８】
［所定要素の機能］
インバータ１３〜１５及びインバータ１７の駆動能力は、通常の論理回路の駆動能力よりも低い。具体的には、インバータ１３〜１５及びインバータ１７を、所定値よりも少ない電流を出力するように、例えば小さいサイズのトランジスタで構成する。
【００１９】
図２に示すように、ＮＯＲ１８の反転電圧ＶＬは、ＮＯＲ１８内部のＰＭＯＳ（図示せず）及びＮＭＯＳ（図示せず）の駆動能力をあらかじめ適宜調整することにより、電源電圧ＶＤＤの変動を許容できる電源電圧変動範囲において、通常の論理回路の反転電圧（ＶＤＤ／２）よりも常に低くなる特性を有する。つまり、ＮＯＲ１８は、反転電圧ＶＬが電源電圧変動による最低の電圧（ＶＤＤ／２）よりも低くなる特性を有する。
また、ＮＯＲ１８は、電源電圧ＶＤＤが低くなると、ＮＯＲ１８の反転電圧ＶＬが高くなって電圧（ＶＤＤ／２）に近づく特性を有する。
【００２０】
ＮＡＮＤ１９の反転電圧ＶＨは、ＮＡＮＤ１９内部のＰＭＯＳ（図示せず）及びＮＭＯＳ（図示せず）の駆動能力をあらかじめ適宜調整することにより、電源電圧ＶＤＤの変動を許容できる電源電圧変動範囲において、通常の論理回路の反転電圧（ＶＤＤ／２）よりも常に高くなる特性を有する。つまり、ＮＡＮＤ１９は、反転電圧ＶＨが電源電圧変動による最高の電圧（ＶＤＤ／２）よりも高くなる特性を有する。
また、ＮＡＮＤ１９は、電源電圧ＶＤＤが低くなると、ＮＡＮＤ１９の反転電圧ＶＨが低くなって電圧（ＶＤＤ／２）に近づく特性を有する。
【００２１】
このように、第２論理回路として機能するＮＯＲ１８とＮＡＮＤ１９は、電源電圧が低くなると、反転電圧ＶＬ、ＶＨが電源電圧の１／２倍に近づく特性を有する。
これにより、図４で後述するように、電源電圧が低い場合に、出力電圧のスルーレートを穏やかにする１／２電源電圧近傍範囲（所定範囲以外）を狭くし、スルーレートを急峻にする所定範囲を広くすることができる。その結果低電源電圧時における応答速度の遅れに対する抑制効果を大きくすることができる。
なお、電源電圧が低い場合には、出力電圧のスルーレートが緩やかになっているので、１／２電源電圧近傍範囲を狭くしても、出力ノイズは有効に低減される。
【００２２】
ＰＭＯＳ３１〜３２は、電源端子から出力バッファ回路の出力端子に電流を供給する。ＮＭＯＳ３３〜３４は、出力バッファ回路の出力端子から接地端子に電流を供給する。
制御回路１０は、入力電圧ＶＩＮが入力され、出力電圧ＶＯＵＴを出力するようＰＭＯＳ３１〜３２及びＮＭＯＳ３３〜３４のオン、オフを制御する。
制御回路１０は、出力電圧ＶＯＵＴと、ＮＯＲ１８の反転電圧ＶＬ及びＮＡＮＤ１９の反転電圧ＶＨとの大小関係により、出力電圧ＶＯＵＴが所定範囲で変化するか否かを判定する。出力電圧ＶＯＵＴが所定範囲で変化する場合、制御回路１０はＰＭＯＳ３１〜３２の両方、またはＮＭＯＳ３３〜３４の両方をオンさせることで、出力電圧ＶＯＵＴのスルーレートを急峻にする。
また、出力電圧ＶＯＵＴが所定範囲以外で電圧（ＶＤＤ／２）付近で変化する場合、制御回路１０はＰＭＯＳ３１だけ、またはＮＭＯＳ３３だけをオンさせることで、所定駆動能力以下のインバータ１３、１７を使用して穏やかにした出力電圧ＶＯＵＴのスルーレートを維持する。
【００２３】
次に、出力バッファ回路の動作について説明する。
図３は、出力電圧を示すタイムチャートである。
［期間ｔ０〜ｔ１の動作］
入力電圧ＶＩＮがハイになり、電圧Ｓ１及び電圧Ｓ３がローになる。よって、ＰＭＯＳ３１がオンし、ＮＭＯＳ３３がオフする。
ここで、インバータ１３の駆動能力は通常の論理回路の駆動能力よりも低く回路設計されているので、インバータ１３からＰＭＯＳ３１のゲートへの駆動電流が少なく、ＰＭＯＳ３１のゲート電圧の変化量が少ない。よって、ＰＭＯＳ３１の出力電流の変化量も少なく、ＰＭＯＳ３１に制御される出力電圧ＶＯＵＴのスルーレートは緩やかになるので、出力ノイズが低減する。また、インバータ１４及びＰＭＯＳ３２についても同様であり、インバータ１７及びＮＭＯＳ３３についても同様であり、インバータ１５及びＮＭＯＳ３４についても同様である。
【００２４】
出力電圧ＶＯＵＴは、ローから高くなっているが、ＮＯＲ１８の反転電圧ＶＬよりも低いので、ＮＯＲ１８及びＮＡＮＤ１９に対してローである。よって、ＮＯＲ１８において出力電圧ＶＯＵＴがローであって電圧Ｓ５もローであるので、電圧Ｓ２もローになり、ＰＭＯＳ３２がオンする。また、ＮＡＮＤ１９において出力電圧ＶＯＵＴがローであるので、電圧Ｓ４もローになり、ＮＭＯＳ３４がオフする。
つまり、この時、ＰＭＯＳ３１〜３２の両方がオンし、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、２個のＰＭＯＳが出力電圧ＶＯＵＴを制御するので、出力バッファ回路の応答速度が速くなる。
【００２５】
［期間ｔ１〜ｔ２の動作］
出力電圧ＶＯＵＴは、ＮＯＲ１８の反転電圧ＶＬよりも高いので、ＮＯＲ１８に対してハイである。よって、ＮＯＲ１８において出力電圧ＶＯＵＴがハイであるので、電圧Ｓ２がハイになり、ＰＭＯＳ３２がオフする。
つまり、この時、制御回路１０は、第二入力端子ｉｎ２の出力電圧ＶＯＵＴを監視し、出力電圧ＶＯＵＴがＮＯＲ１８の反転電圧ＶＬよりも高いか否かを判定する。出力電圧ＶＯＵＴがＮＯＲ１８の反転電圧ＶＬよりも高くなると、ＰＭＯＳ３１だけがオンし、出力電圧ＶＯＵＴのスルーレートが緩やかになる。よって、１個のＰＭＯＳが出力電圧ＶＯＵＴを制御するので、出力バッファ回路の応答速度が遅くなる。よって、出力電圧ＶＯＵＴが電圧（ＶＤＤ／２）付近で変化する時が出力ノイズの発生が最も懸念される時であるが、この時に出力バッファ回路の応答速度が遅くなるので、出力ノイズが低減する。
【００２６】
［期間ｔ２〜ｔ３の動作］
入力電圧ＶＩＮがハイである期間に応じ、出力電圧ＶＯＵＴもハイである。
［期間ｔ３〜ｔ４の動作］入力電圧ＶＩＮがローになり、電圧Ｓ１及び電圧Ｓ３がハイになる。よって、ＰＭＯＳ３１がオフし、ＮＭＯＳ３３がオンする。
出力電圧ＶＯＵＴは、ハイから低くなっているが、ＮＡＮＤ１９の反転電圧ＶＨよりも高いので、ＮＯＲ１８及びＮＡＮＤ１９に対してハイである。よって、ＮＯＲ１８において出力電圧ＶＯＵＴがハイであるので、電圧Ｓ２もハイになり、ＰＭＯＳ３２がオフする。また、ＮＡＮＤ１９において出力電圧ＶＯＵＴがハイであって電圧Ｓ５もハイであるので、電圧Ｓ４もハイになり、ＮＭＯＳ３４がオンする。
つまり、この時、ＮＭＯＳ３３〜３４の両方がオンし、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、２個のＮＭＯＳが出力電圧ＶＯＵＴを制御するので、出力バッファ回路の応答速度が速くなる。
【００２７】
［期間ｔ４〜ｔ５の動作］
出力電圧ＶＯＵＴは、ＮＡＮＤ１９の反転電圧ＶＨよりも低いので、ＮＡＮＤ１９に対してローである。よって、ＮＡＮＤ１９において出力電圧ＶＯＵＴがローであるので、電圧Ｓ４はローになり、ＮＭＯＳ３４がオフする。
つまり、この時、制御回路１０は、第二入力端子ｉｎ２の出力電圧ＶＯＵＴを監視し、出力電圧ＶＯＵＴがＮＡＮＤ１９の反転電圧ＶＨよりも低いか否かを判定する。出力電圧ＶＯＵＴがＮＡＮＤ１９の反転電圧ＶＨよりも低くなると、ＮＭＯＳ３３だけがオンし、出力電圧ＶＯＵＴのスルーレートが緩やかになる。よって、１個のＮＭＯＳが出力電圧ＶＯＵＴを制御するので、出力バッファ回路の応答速度が遅くなる。よって、出力電圧ＶＯＵＴが電圧（ＶＤＤ／２）付近で変化する時が出力ノイズの発生が最も懸念される時であるが、この時に出力バッファ回路の応答速度が遅くなるので、出力ノイズが低減する。
【００２８】
次に、電源電圧ＶＤＤが高い場合と低い場合を比較しながら、出力バッファ回路の動作について説明する。
図４は、電源電圧が高い場合と低い場合との出力電圧を示すタイムチャートであり、（Ａ）は、電源電圧が高い場合であり、（Ｂ）は、電源電圧が低い場合である。
【００２９】
［電源電圧ＶＤＤが高い場合の動作］
電源電圧ＶＤＤが高い場合、図４の（Ａ）に示すように、ＰＭＯＳ３１〜３２及びＮＭＯＳ３３〜３４の出力電流全体の変化量が多くなるため、図４の（Ｂ）の電源電圧ＶＤＤが低い場合に比べて、出力電圧ＶＯＵＴのスルーレートは全体的に急峻になることで、出力バッファの応答速度は速くなるが、ノイズが大きくなる状態である。
【００３０】
そこで、本実施形態では、出力ノイズの発生が最も懸念される電圧（ＶＤＤ／２）近傍（所定範囲以外）の期間を長くすることで、出力電圧ＶＯＵＴのスルーレートを緩やかにし、出力ノイズを低減している。
具体的には、電源電圧ＶＤＤが高い場合に、ＮＯＲ１８の反転電圧ＶＬは低くなるので（図２参照）、図４の（Ａ）に示すように、ＮＯＲ１８の反転電圧ＶＬと電圧（ＶＤＤ／２）との差が大きくなり、図３の出力電圧ＶＯＵＴのスルーレートが急峻な期間ｔ０〜ｔ１が短くなり、出力電圧ＶＯＵＴのスルーレートが緩やかな期間ｔ１〜ｔ２が長くなる。  また、ＮＡＮＤ１９の反転電圧ＶＨと電圧（ＶＤＤ／２）との差が大きくなり、図３の期間ｔ３〜ｔ４が短くなり、期間ｔ４〜ｔ５が長くなる。
【００３１】
［電源電圧ＶＤＤが低い場合の動作］
電源電圧ＶＤＤが低い場合、図４の（Ｂ）に示すように、ＰＭＯＳ３１〜３２及びＮＭＯＳ３３〜３４の出力電流の変化量が少なくなるため、図４の（Ａ）の電源電圧ＶＤＤが高い場合に比べて、出力電圧ＶＯＵＴのスルーレートが全体的に緩やかになり、出力ノイズは低減されるが、応答速度が著しく遅くなる状態である。
この場合、出力ノイズが小さいので（ＶＤＤ／２近傍でのスルーレートが穏やかなので）、出力ノイズの発生が最も懸念される電圧（ＶＤＤ／２）付近での出力電圧ＶＯＵＴのスルーレートが緩やかになる期間が短くても良い。
【００３２】
そこで、本実施形態では、出力ノイズの発生が最も懸念される電圧（ＶＤＤ／２）近傍（所定範囲以外）の期間を短くする一方、出力電圧ＶＯＵＴのスルーレートが急峻になる所定範囲の期間を長くすることで、応答速度が著しく遅くなることを抑制している。
具体的には、電源電圧ＶＤＤが低い場合に、ＮＯＲ１８の反転電圧ＶＬは高くなるので（図２参照）、図４の（Ｂ）に示すように、ＮＯＲ１８の反転電圧ＶＬと電圧（ＶＤＤ／２）との差が小さくなり、図３の出力電圧ＶＯＵＴのスルーレートが急峻な期間ｔ０〜ｔ１が長くなり、出力電圧ＶＯＵＴのスルーレートが緩やかな期間ｔ１〜ｔ２が短くなる。また、ＮＡＮＤ１９の反転電圧ＶＨと電圧（ＶＤＤ／２）との差が小さくなり、図３の期間ｔ３〜ｔ４が長くなり、期間ｔ４〜ｔ５が短くなる。
【００３３】
［効果］
このようにすると、出力電圧ＶＯＵＴが接地電圧ＶＳＳからＮＯＲ１８の反転電圧ＶＬに変化する場合、及び、電源電圧ＶＤＤからＮＡＮＤ１９の反転電圧ＶＨに変化する場合、２個のＭＯＳトランジスタの両方が出力電圧ＶＯＵＴを制御するので、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、出力バッファ回路の応答速度が速くなる。
また、出力電圧ＶＯＵＴが電圧（ＶＤＤ／２）付近で変化する上記以外の場合、１個のＭＯＳトランジスタだけが出力電圧ＶＯＵＴを制御するので、出力電圧ＶＯＵＴのスルーレートが緩やかになる。よって、出力バッファ回路の応答速度が遅くなるので、出力ノイズが低減する。
【００３４】
［補足］
なお、期間ｔ０〜ｔ２の動作において、出力電圧ＶＯＵＴのスルーレートの傾きは、図３では、１回変更するが、図示しないが、所定回数変更しても良い。この時、反転電圧を有する論理回路及びＭＯＳトランジスタが適宜用意され、反転電圧及び出力電圧ＶＯＵＴに基づいて制御回路１０はＭＯＳトランジスタを適宜制御する。
【００３５】
＜第二実施形態＞
次に第二実施形態について説明する。
まず、出力バッファ回路の構成について説明する。
図５は、出力バッファ回路を示す図である。図６は、反転電圧を示す図である。
【００３６】
［要素］
出力バッファ回路は、制御回路４０、第一トランジスタとして機能するＰＭＯＳトランジスタ６１〜６２、及び第二トランジスタとして機能するＮＭＯＳトランジスタ６３〜６４を備える。
制御回路４０は、インバータ４１〜４９、ＮＡＮＤ５１、ＮＡＮＤ５２、ＮＯＲ５３及びＮＯＲ５４を有する。また、出力バッファ回路に入力する電圧は入力電圧ＶＩＮであり、出力バッファ回路から出力する電圧は出力電圧ＶＯＵＴであり、インバータ４３とＮＡＮＤ５２とインバータ４９とＮＯＲ５４との出力電圧はそれぞれ電圧Ｓ９〜Ｓ１２である。
本実施形態のインバータ４４、４６は第３論理回路として機能する。
【００３７】
［要素の接続関係］
制御回路４０の第一入力端子ｉｎ１は、出力バッファ回路の入力端子に接続し、第二入力端子ｉｎ２は、出力バッファ回路の出力端子に接続し、第一出力端子ｏｕｔ１は、ＰＭＯＳ６１のゲートに接続し、第二出力端子ｏｕｔ２は、ＰＭＯＳ６２のゲートに接続し、第三出力端子ｏｕｔ３は、ＮＭＯＳ６３のゲートに接続し、第四出力端子ｏｕｔ４は、ＮＭＯＳ６４のゲートに接続する。ＰＭＯＳ６１のソースは、電源端子に接続し、ドレインは、出力バッファ回路の出力端子に接続する。ＰＭＯＳ６２のソースは、電源端子に接続し、ドレインは、出力バッファ回路の出力端子に接続する。ＮＭＯＳ６３のソースは、接地端子に接続し、ドレインは、出力バッファ回路の出力端子に接続する。ＮＭＯＳ６４のソースは、接地端子に接続し、ドレインは、出力バッファ回路の出力端子に接続する。
【００３８】
インバータ４１の入力端子は、出力バッファ回路の入力端子に接続し、出力端子は、インバータ４２及びインバータ４８の入力端子に接続する。インバータ４３の入力端子は、インバータ４２の出力端子に接続し、出力端子は、ＰＭＯＳ６１のゲートに接続する。インバータ４９の入力端子は、インバータ４８の出力端子に接続し、出力端子は、ＮＭＯＳ６３のゲートに接続する。ＮＡＮＤ５１の第一入力端子は、インバータ４２の出力端子に接続し、第二入力端子は、インバータ４４の出力端子に接続し、第三入力端子は、インバータ４７の出力端子に接続し、出力端子は、ＮＡＮＤ５２の第二入力端子に接続する。ＮＡＮＤ５３の第一入力端子は、インバータ４８の出力端子に接続し、第二入力端子は、インバータ４６の出力端子に接続し、第三入力端子は、インバータ４５の出力端子に接続し、出力端子は、ＮＯＲ５４の第二入力端子に接続する。ＮＡＮＤ５２の第一入力端子は、インバータ４２の出力端子に接続し、出力端子は、ＰＭＯＳ６２のゲートに接続する。ＮＯＲ５４の第一入力端子は、インバータ４８の出力端子に接続し、出力端子は、ＮＭＯＳ６４のゲートに接続する。インバータ４４の入力端子は、出力バッファ回路の出力端子に接続し、出力端子は、インバータ４５の入力端子に接続する。インバータ４６の入力端子は、出力バッファ回路の出力端子に接続し、出力端子は、インバータ４７の入力端子に接続する。
【００３９】
［所定要素の機能］
インバータ４３とＮＡＮＤ５２とＮＯＲ５４とインバータ４９との駆動能力は、通常の論理回路の駆動能力よりも低い。具体的には、インバータ４３とＮＡＮＤ５２とＮＯＲ５４とインバータ４９を、所定値よりも少ない電流を出力するように、例えば小さいサイズのトランジスタで構成する。
図６に示すように、インバータ４６の反転電圧ＶＬは、第一実施形態のＮＯＲ１８の反転電圧ＶＬと同様の特性を有する。
インバータ４４の反転電圧ＶＨは、第一実施形態のＮＡＮＤ１９の反転電圧ＶＨと同様の特性を有する。
【００４０】
次に、出力バッファ回路の動作について説明する。
図７は、出力電圧を示すタイムチャートである。
［期間ｔ０〜ｔ１の動作］
入力電圧ＶＩＮがハイになり、電圧Ｓ５及び電圧Ｓ８がハイになり、電圧Ｓ９及び電圧Ｓ１１がローになる。よって、ＰＭＯＳ６１がオンし、ＮＭＯＳ６３がオフする。
出力電圧ＶＯＵＴは、ローから高くなっているが、インバータ４６の反転電圧ＶＬよりも低いので、インバータ４４及びインバータ４６に対してローである。よって、電圧Ｓ１及び電圧Ｓ４がハイになり、電圧Ｓ２〜Ｓ３がローになる。ＮＡＮＤ５１において電圧Ｓ３がローであるので、電圧Ｓ６がハイになり、ＮＡＮＤ５２において電圧Ｓ５〜Ｓ６がハイであるので、電圧Ｓ１０がローになり、ＰＭＯＳ６２がオンする。また、ＮＯＲ５３において電圧Ｓ４がハイであるので、電圧Ｓ７がローになり、ＮＯＲ５４において電圧Ｓ８がハイであるので、電圧Ｓ１２がローになり、ＮＭＯＳ６４がオフする。
つまり、この時、ＰＭＯＳ６１〜６２の両方がオンし、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、２個のＰＭＯＳが出力電圧ＶＯＵＴを制御する。
【００４１】
［期間ｔ１〜ｔ２の動作］
出力電圧ＶＯＵＴは、インバータ４６の反転電圧ＶＬよりも高いので、インバータ４６に対してハイである。よって、電圧Ｓ１及び電圧Ｓ３がハイになり、電圧Ｓ２及び電圧Ｓ４がローになる。ＮＡＮＤ５１において電圧Ｓ１と電圧Ｓ３と電圧Ｓ５とがハイであるので、電圧Ｓ６がローになり、ＮＡＮＤ５２において電圧Ｓ６がローであるので、電圧Ｓ１０がハイになり、ＰＭＯＳ６２がオフする。
つまり、この時、制御回路４０は、第二入力端子ｉｎ２の出力電圧ＶＯＵＴを監視し、出力電圧ＶＯＵＴがインバータ４６の反転電圧ＶＬよりも高いか否かを判定する。出力電圧ＶＯＵＴがインバータ４６の反転電圧ＶＬよりも高くなると、ＰＭＯＳ６１だけがオンし、出力電圧ＶＯＵＴのスルーレートが緩やかになる。よって、１個のＰＭＯＳが出力電圧ＶＯＵＴを制御する。
【００４２】
［期間ｔ２〜ｔ３の動作］
出力電圧ＶＯＵＴが、インバータ４４の反転電圧ＶＨよりも高いので、インバータ４４に対してハイである。よって、電圧Ｓ１及び電圧Ｓ４がローになり、電圧Ｓ２〜Ｓ３がハイになる。ＮＡＮＤ５１において電圧Ｓ１がローであるので、電圧Ｓ６がハイになり、ＮＡＮＤ５２において電圧Ｓ５〜Ｓ６がハイであるので、電圧Ｓ１０がローになり、ＰＭＯＳ６２がオンする。
つまり、この時、制御回路４０は、第二入力端子ｉｎ２の出力電圧ＶＯＵＴを監視し、出力電圧ＶＯＵＴがインバータ４４の反転電圧ＶＨよりも高いか否かを判定する。出力電圧ＶＯＵＴがインバータ４４の反転電圧ＶＨよりも高くなると、ＰＭＯＳ６１〜６２の両方がオンし、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、２個のＰＭＯＳが出力電圧ＶＯＵＴを制御する。
【００４３】
［期間ｔ３〜ｔ４の動作］
入力電圧ＶＩＮがハイである期間に応じ、出力電圧ＶＯＵＴもハイである。
【００４４】
［期間ｔ４〜ｔ５の動作］
入力電圧ＶＩＮがローになり、電圧Ｓ５及び電圧Ｓ８がローになり、電圧Ｓ９及び電圧Ｓ１１がハイになる。よって、ＰＭＯＳ６１がオフし、ＮＭＯＳ６３がオンする。
出力電圧ＶＯＵＴは、ハイから低くなっているが、インバータ４４の反転電圧ＶＨよりも高いので、インバータ４４及びインバータ４６に対してハイである。よって、電圧Ｓ１及び電圧Ｓ４がローになり、電圧Ｓ２〜Ｓ３がハイになる。ＮＯＲ５３において電圧Ｓ２がハイであるので、電圧Ｓ７がローになり、ＮＯＲ５４において電圧Ｓ７〜Ｓ８がローであるので、電圧Ｓ１２がハイになり、ＮＭＯＳ６４がオンする。また、ＮＡＮＤ５１において電圧Ｓ１がローであるので、電圧Ｓ６がハイになり、ＮＡＮＤ５２において電圧Ｓ５がローであるので、電圧Ｓ１２もハイになり、ＰＭＯＳ６２がオフする。
つまり、この時、ＮＭＯＳ６３〜６４の両方がオンし、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、２個のＮＭＯＳが出力電圧ＶＯＵＴを制御する。
【００４５】
［期間ｔ５〜ｔ６の動作］
出力電圧ＶＯＵＴは、インバータ４４の反転電圧ＶＨよりも低いので、インバータ４４に対してローである。よって、電圧Ｓ１及び電圧Ｓ３がハイになり、電圧Ｓ２及び電圧Ｓ４がローになる。ＮＯＲ５３において電圧Ｓ２と電圧Ｓ４と電圧Ｓ８とがローであるので、電圧Ｓ７がハイになり、ＮＯＲ５４において電圧Ｓ７がハイであるので、電圧Ｓ１２がローになり、ＮＭＯＳ６４がオフする。
つまり、この時、制御回路４０は、第二入力端子ｉｎ２の出力電圧ＶＯＵＴを監視し、出力電圧ＶＯＵＴがインバータ４４の反転電圧ＶＨよりも低いか否かを判定する。出力電圧ＶＯＵＴがインバータ４４の反転電圧ＶＨよりも低くなると、ＮＭＯＳ６３だけがオンし、出力電圧ＶＯＵＴのスルーレートが緩やかになる。よって、１個のＮＭＯＳが出力電圧ＶＯＵＴを制御する。
【００４６】
［期間ｔ６〜ｔ７の動作］
出力電圧ＶＯＵＴが、インバータ４６の反転電圧ＶＬよりも低いので、インバータ４６に対してローである。よって、電圧Ｓ１及び電圧Ｓ４がハイになり、電圧Ｓ２〜Ｓ３がローになる。ＮＯＲ５３において電圧Ｓ４がハイであるので、電圧Ｓ７がローになり、ＮＯＲ５４において電圧Ｓ７〜Ｓ８がローであるので、電圧Ｓ１２がハイになり、ＮＭＯＳ６４がオンする。
つまり、この時、制御回路４０は、第二入力端子ｉｎ２の出力電圧ＶＯＵＴを監視し、出力電圧ＶＯＵＴがインバータ４６の反転電圧ＶＬよりも低いか否かを判定する。出力電圧ＶＯＵＴがインバータ４６の反転電圧ＶＬよりも低くなると、ＮＭＯＳ６３〜６４の両方がオンし、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、２個のＮＭＯＳが出力電圧ＶＯＵＴを制御する。
【００４７】
［効果］
このようにすると、出力電圧ＶＯＵＴが接地電圧ＶＳＳからインバータ４６の反転電圧ＶＬに変化する場合、インバータ４４の反転電圧ＶＨから電源電圧ＶＤＤに変化する場合、電源電圧ＶＤＤからインバータ４４の反転電圧ＶＨに変化する場合、及び、インバータ４６の反転電圧ＶＬから接地電圧ＶＳＳに変化する場合、２個のＭＯＳトランジスタの両方が出力電圧ＶＯＵＴを制御するので、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、出力バッファ回路の応答速度が速くなる。
また、出力電圧ＶＯＵＴが電圧（ＶＤＤ／２）付近で変化する上記以外の場合、１個のＭＯＳトランジスタだけが出力電圧ＶＯＵＴを制御するので、出力電圧ＶＯＵＴのスルーレートが緩やかになる。よって、出力バッファ回路の応答速度が遅くなるので、出力ノイズが低減する。
【００４８】
［補足］
なお、期間ｔ０〜ｔ３の動作において、出力電圧ＶＯＵＴのスルーレートの傾きは、図７では、２回変更するが、図示しないが、所定回数変更しても良い。この時、反転電圧を有する論理回路及びＭＯＳトランジスタが適宜用意され、反転電圧及び出力電圧ＶＯＵＴに基づいて制御回路４０はＭＯＳトランジスタを適宜制御する。
【符号の説明】
【００４９】
１０  制御回路
３１〜３２  ＰＭＯＳトランジスタ
３３〜３４  ＮＭＯＳトランジスタ
１１〜１７  インバータ
１８  ＮＯＲ
１９  ＮＡＮＤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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