(57)【要約】【課題】画素回路に含まれた可変容量について、該可変容量の周辺に配設される配線からの影響を低減することが可能な画像表示装置を提供する。【解決手段】通電により発光する発光素子と、前記発光素子に流れる電流量を調整する駆動素子と、前記駆動素子に印加する電位を保持する可変容量部と、を有する画素回路を複数個備え、前記可変容量部は、最上層及び最下層となる端部電極層と、中間電極層と、該中間電極層に接するように該中間電極層の上又は下に配置されたチャネル層とを有する積層体であり、且つ、前記中間電極層は平面視して前記端部電極層に重なり合うことを特徴とする。【選択図】図３
2010276834.tif 000002
【特許請求の範囲】
【請求項１】
通電により発光する発光素子と、
前記発光素子に流れる電流量を調整する駆動素子と、
前記駆動素子に印加する電位を保持する可変容量部と、
を有する画素回路を複数個備え、
前記可変容量部は、最上層及び最下層となる端部電極層と、中間電極層と、該中間電極層に接するように該中間電極層の上又は下に配置されたチャネル層とを有する積層体であり、且つ、前記中間電極層は平面視して前記端部電極層に重なり合うことを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、
前記チャネル層は、前記可変容量部に印加される電圧の電位差に応じて、絶縁体又は導体の特性を示すことを特徴とする画像表示装置。
【請求項３】
請求項１又は２に記載の画像表示装置において、
前記中間電極層の平面視形状は、前記端部電極層及び前記チャネル層の何れの平面視形状よりも小面積で形成されていることを特徴とする画像表示装置。
【請求項４】
請求項１乃至３の何れか一項に記載の画像表示装置において、
前記端部電極層は、前記チャネル層を覆うように形成されていることを特徴とする画像表示装置。
【請求項５】
請求項１乃至４の何れか一項に記載の画像表示装置において、
前記端部電極層に接続される配線と前記中間電極層に接続される配線とが、互いに異なることを特徴とする画像表示装置。
【請求項６】
請求項１乃至５の何れか一項に記載の画像表示装置において、
前記画素回路は、
前記駆動素子に印加する電位を保持する容量素子と、
前記駆動素子の閾値電圧を検出する閾値電圧検出素子と、
を更に備え、
前記端部電極層は、前記閾値電圧検出素子のオン状態又はオフ状態に切り替えるための駆動信号が供給される制御線に接続され、前記中間電極層は、前記容量素子と前記駆動素子とを接続する配線に接続されていることを特徴とする画像表示装置。
【請求項７】
請求項６に記載の画像表示装置において、
前記可変容量部の蓄電可能な容量が低容量状態から高容量状態となるように、各画素回路の前記可変容量部に印加する電位を制御する駆動制御回路を更に備えたことを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬディスプレイ装置等の画像表示装置に関する。
【背景技術】
【０００２】
従来、発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro  Luminescence）素子を用いた画像表示装置が提案されている。かかる画像表示装置として、例えば、アモルファスシリコン（ａ−Ｓｉ）や多結晶シリコン等で形成される薄膜トランジスタ（Thin  Film  Transistor；ＴＦＴ）と、有機発光ダイオード（Organic  Light  Emitting  Diode）等で形成される有機ＥＬ素子とで一つの画素回路を構成したものが知られている。また、印加電圧に応じて蓄電可能な容量を切り替えることが可能な可変容量部を用いることで、ＴＦＴの閾値電圧（Ｖth）シフトを補償する画素回路が提案されている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】T.Hasumi  et  al.,(2006),  SID  2006  Digest,  pp.1547-1550
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上述した可変容量部は画素回路内に具備されることになるが、可変容量部の近傍に他の部位に電力を供給するための配線が存在すると、この配線から発生する電界の影響により、該配線と可変容量部との間で寄生容量が形成されてしまうことがある。この場合、可変容量部に蓄積される電荷値が寄生容量に応じて変動することになるため、画素回路の駆動に影響する可能性がある。
【０００５】
本発明は、上記に鑑みてなされたものであって、画素回路に含まれた可変容量部について、該可変容量部の周辺に配設された配線からの影響を低減することが可能な画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するため、本発明に係る画像表示装置は、通電により発光する発光素子と、前記発光素子に流れる電流量を調整する駆動素子と、前記駆動素子に印加する電位を保持する可変容量部と、を有する画素回路を複数個備え、前記可変容量部は、最上層及び最下層となる端部電極層と、中間電極層と、該中間電極層に接するように該中間電極層の上又は下に配置されたチャネル層とを有する積層体であり、且つ、前記中間電極層は平面視して前記端部電極層に重なり合うことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、画素回路に含まれた可変容量部について、該可変容量部の周辺に配設される配線からの影響を低減することが可能な画像表示装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る画像表示装置の１画素に対応する画素回路の構成を示す回路図である。
【図２】図１に示した第２保持容量部の構成の一例を示す模式平面図である。
【図３】図２に示した第２保持容量部の構成を示すＸ−Ｘ線視断面図である。
【図４】第２保持容量部の他の構成例を示す模式平面図である。
【図５】従来の可変容量部の構成を示す模式平面図である。
【図６】図５に示した可変容量部の構成を示すＹ−Ｙ線視断面図である。
【図７】複数の画素回路で構成される画素回路群を示す回路図である。
【図８】図１に示した画素回路の概略平面図である。
【図９】図１に示した画素回路の駆動方法を説明するためのタイミングチャートである。
【図１０】図９に示したＣS1初期化期間の動作を説明するための回路図である。
【図１１】図９に示した準備期間の動作を説明するための回路図である。
【図１２】図９に示した閾値電圧検出期間の動作を説明するための回路図である。
【図１３】図９に示した書込み期間の動作を説明するための回路図である。
【図１４】図９に示したＯＬＥＤ初期化期間の動作を説明するための回路図である。
【図１５】図９に示した発光期間の動作を説明するための回路図である。
【図１６】本発明の第２の実施形態に係る画像表示装置の１画素に対応する画素回路の構成を示す回路図である。
【図１７】図１６に示した画素回路の駆動方法を説明するためのタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して、本発明の一実施形態に係る画像表示装置について詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００１０】
［第１の実施形態］
図１は、第１の実施形態に係る画像表示装置の１画素に対応する画素回路１０の構成例を示す図である。同図に示す画素回路１０は、有機ＥＬ素子ＯＬＥＤ、駆動トランジスタＴd、閾値電圧検出用トランジスタＴth、第１保持容量部Ｃs1及び第２保持容量部Ｃs2を備えて構成される。この画素回路１０は、画像表示装置の表示部にマトリックス状に配列されている。なお、有機ＥＬ素子ＯＬＥＤは、逆電圧印加時にコンデンサとして機能するため、図１ではこれを有機ＥＬ素子容量Ｃoledとして等価的に表している。
【００１１】
有機ＥＬ素子ＯＬＥＤは、アノード電極とカソード電極との間に有機ＥＬ素子ＯＬＥＤの導通電圧以上の電位差が生じることにより、アノード電極とカソード電極との間に設けられた有機発光層に電流が流れ、この電流量に応じて当該有機発光層が発光する。具体的に、有機ＥＬ素子ＯＬＥＤは、有機発光層に注入された正孔と電子とが再結合することによって光を生じる。
【００１２】
ここで、アノード電極としては、アルミニウム、銀等の金属或いはこれらの合金等を用いることができる。カソード電極としては、インジウム錫酸化物（ＩＴＯ）等の光透過性を有する導電材料、マグネシウム、銀、アルミニウム又はカルシウム等の材料等を用いることができる。
【００１３】
また、有機発光層としては、例えば、Ａｌｑ３（トリス（８−キノリノラト）アルミニウム錯体）等の発光性の材料で構成される。発光効率を高めるために、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム等の有機金属化合物又クマリン等の色素をドーパント材料として、正孔輸送性又は電子輸送性を有するホスト材料にドープして発光層を構成してもよい。発光層を構成するドーパント材料の濃度は、例えば、０．５質量％以上２０質量％以下とする。正孔輸送性を有するホスト材料の例としては、α−ＮＰＤ、ＴＰＤ等がある。電子輸送性を有するホスト材料の例としては、ビス（２−メチル−８−キノリノラト）−４−（フェニルフェノラト）アルミニウム、１，４−フェニレンビス（トリフェニルシラン）、１，３−ビス（トリフェニルシリル）ベンゼン、１，３，５−トリ（９Ｈ−カルバゾール−９−イル）ベンゼン、ＣＢＰ、Ａｌｑ３又はＳＤＰＶＢｉ等がある。なお、発光層の各層を構成する材料は、発する光の色に応じて、適当な材料が選択される。赤色の光を発するドーパント材料の例としては、トリス（１−フェニルイソキノリナト−Ｃ２，Ｎ）イリジウム又はＤＣＪＴＢ等がある。緑色の光を発するドーパント材料の例としては、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム又はビス［２−（２−ベンゾオキサゾリル）フェノラト］亜鉛（ＩＩ）等がある。青色の光を発するドーパント材料の例としては、ジスチリルアリーレン誘導体、ペリレン誘導体又はアゾメチン亜鉛錯体等がある。また、発光層は、１層構造に限られることはなく、複数層構造としてもよい。
【００１４】
駆動トランジスタＴdは、ゲート電極・ソース電極間に与えられる電位差に応じて有機ＥＬ素子ＯＬＥＤに流れる電流量を制御するための駆動素子である。
【００１５】
閾値電圧検出用トランジスタＴthは、駆動トランジスタＴdの閾値電圧Ｖthを検出するための閾値電圧検出素子である。具体的には、閾値電圧検出用トランジスタＴthは、駆動トランジスタＴdのゲート電極とドレイン電極との間に介在されており、自身がオン状態となったときに、駆動トランジスタＴdのゲート電極とドレイン電極とを電気的に接続する。そして、閾値電圧検出用トランジスタＴthは、第１保持容量部Ｃs1及び第２保持容量部Ｃs2に蓄積した電荷を駆動トランジスタＴdのゲート電極からドレイン電極に向かって流し、駆動トランジスタＴdのゲート電極−ソース電極間の電位差を、駆動トランジスタＴdの閾値電圧Ｖthに近づける若しくは閾値電圧Ｖthとする機能を有している。
【００１６】
駆動トランジスタＴd及び閾値電圧検出用トランジスタＴthは、例えば、アモルファスシリコン等により形成される薄膜トランジスタ（ＴＦＴ）である。以下で参照する各図面において、各薄膜トランジスタのチャネル（ｎ型またはｐ型）は、ｎ型、ｐ型の何れのタイプを用いてもよいが、本実施形態ではｎ型のＴＦＴを用いるものとする。なお、ドレイン端子及びソース端子は、印加される相対的な電位関係により定義されるが、本実施形態では、駆動トランジスタＴdの有機ＥＬ素子ＯＬＥＤとの接続端子をドレイン端子、ＶSS線１２との接続端子をソース端子として説明する。また、閾値電圧検出用トランジスタＴthにおいて、駆動トランジスタＴdのドレイン端子との接続端子をドレイン端子、第１保持容量部Ｃs1と駆動トランジスタＴdのゲート端子とを繋ぐ配線との接続端子をソース端子として説明する。
【００１７】
図１では、駆動トランジスタＴdのゲート電極とソース電極との間に形成された寄生容量をＣgsTdで表しており、駆動トランジスタＴdのゲート電極とドレイン電極との間に形成された寄生容量をＣgdTdで表している。また、閾値電圧検出用トランジスタＴthのゲート電極とソース電極との間に形成された寄生容量をＣgsTthで表しており、閾値電圧検出用トランジスタＴthのゲート電極とドレイン電極との間に形成された寄生容量をＣgdTthで表している。
【００１８】
また、画素回路１０は、当該画素回路１０の駆動を制御する制御線として、ＶDD線１１、ＶSS線１２、走査線１３及び画像信号線１４を備えている。ＶDD線１１及びＶSS線１２は、有機ＥＬ素子ＯＬＥＤや駆動トランジスタＴdに対して、これらの各動作期間に応じた所定の電位（可変電位）を付与する。また、走査線１３は、閾値電圧検出用トランジスタＴthを制御するための駆動信号の一つである走査信号を供給する。また、制御線の一つとしての画像信号線１４は、有機ＥＬ素子ＯＬＥＤの発光輝度に対応する画像信号に比例した電荷を第１保持容量部Ｃs1に供給する。
【００１９】
第１保持容量部Ｃs1は、駆動トランジスタＴdに印加する電位を保持するための容量素子であって、画像信号線１４と駆動トランジスタＴdのゲート電極との間に介在されている。第１保持容量部Ｃs1及び第２保持容量部Ｃs2が画像信号電位を保持すると、駆動トランジスタＴdのゲートに印加される電位（ゲート電位）が増大し、それに応じた電流が駆動トランジスタＴdのソース・ドレイン間に流れることで、有機ＥＬ素子ＯＬＥＤが発光する。なお、ここで画像信号電位とは、発光素子の発光輝度に応じた信号のことであって、第１保持容量部Ｃs1及び第２保持容量部Ｃs2には、該画像信号電位に応じた電荷が蓄積される。
【００２０】
第２保持容量部Ｃs2は、駆動トランジスタＴdに印加する電位を保持するための可変容量部であって、第１保持容量部Ｃs1と駆動トランジスタＴdのゲート端子と電気的に接続する配線と、走査線１３との間に介在されている。この第２保持容量部Ｃs2は、並列接続された第１可変容量部Ｃv1と第２可変容量部Ｃv2とで構成され、印加電圧に応じて蓄電可能な容量が変化する。以下、第２保持容量部Ｃs2の構成について説明する。
【００２１】
図２は、図１に示した第２保持容量部Ｃs2の構成の一例を示す模式平面図である。また、図３は、図２に示した第２保持容量部Ｃs2の構成を示すＸ−Ｘ線視断面図である。
【００２２】
図２及び図３に示すように、第２保持容量部Ｃs2は、第１電極層２１、第１絶縁層２２、チャネル層２３、第２電極層２４、第２絶縁層２５及び第３電極層２６の順番で積層されている。ここで、第１可変容量部Ｃv1は、第１電極層２１、第１絶縁層２２、チャネル層２３及び第２電極層２４により構成されている。また、第２可変容量部Ｃv2は、チャネル層２３、第２電極層２４、第２絶縁層２５及び第３電極層２６により構成されている。
【００２３】
つまり、第１可変容量部Ｃv1及び第２可変容量部Ｃv2は、チャネル層２３及び第２電極層２４を共用するよう多段に構成されている。なお、第２電極層２４は、平面視して第１電極層２１及び第３電極層２６と重なり合うよう積層されている。また、第１電極層２１及び第３電極層２６は、チャネル層２３を覆うように積層されている。
【００２４】
第１電極層２１、第２電極層２４及び第３電極層２６は、ＡｌやＡｌＮｄ、ＭｏＷ等の金属材料により形成されている。第１電極層２１及び第３電極層２６は、端部電極層であって、第１絶縁層２２及び第２絶縁層２５に形成された穴部２７を介して電気的に接続されている。また、第２電極層２４は、中間電極層であって、平面視形状の面積が第１電極層２１、チャネル層２３及び第３電極層２６の何れよりも小面積に形成されている。なお、図２では、第２電極層２４の平面視形状をクランク状としたが、これに限らず、例えば図４に示すように、櫛歯状の形態としてもよい。
【００２５】
第１絶縁層２２及び第２絶縁層２５は、第１電極層２１と第３電極層２６との間で、且つ、チャネル層２３及び第２電極層２４を挟持するよう配置されており、窒化シリコン系や酸化シリコン系等の絶縁材料により形成されている。
【００２６】
チャネル層２３は、第２電極層２４に接するよう第２電極層２４の下部（又は上部）に配置されており、ポリシリコンやアモルファスシリコン等の半導体材料により形成されている。チャネル層２３は、第１電極層２１及び第３電極層２６と、第２電極層２４との電位差Ｖ１２（電位差Ｖ１２とは、第１電極層２１及び第３電極層２６の電位をＶ１、第２電極層２４の電位をＶ２とした場合、Ｖ１−Ｖ２をいう。以下同様）が小さい場合に絶縁体となる（ここで「絶縁体となる」とは、下記の導体ではなく誘電体となることをいい、平行平板コンデンサの厚みを大きくする。）という特性を備えている。一方、第１電極層２１及び第３電極層２６と、第２電極層２４との電位差Ｖ１２が大きい場合、チャネル層２３は、第２電極層２４の直下及び近傍の部分が導体となる（ここで「導体となる」とは、接続された電極の一部となることをいう。）という特性を備えている。以下、チャネル層２３が絶縁体となるときの電位を“低容量電位”と表記し、チャネル層２３が導体となるときの電位を“高容量電位”と表記する。
【００２７】
電位差Ｖ１２が低容量電位のとき、チャネル層２３は第１絶縁層２２とともに誘電体として作用するため、第１可変容量部Ｃv1は、第１電極層２１と第２電極層２４とが重なり合う面積（以下、重なり面積という）に比例した容量となる。また、第２可変容量部Ｃv2においても、チャネル層２３は第２絶縁層２５とともに誘電体として作用するため、第２可変容量部Ｃv2は、第３電極層２６と第２電極層２４との重なり面積に比例した容量となる。
【００２８】
一方、電位差Ｖ１２が高容量電位のとき、第１絶縁層２２のみが誘電体として作用するため、第１可変容量部Ｃv1は、第１電極層２１とチャネル層２３との重なり面積に比例した容量となる。また、同様に、第２可変容量部Ｃv2においても、第２絶縁層２５のみが誘電体として作用するため、第２可変容量部Ｃv2は、第３電極層２６とチャネル層２３との重なり面積に比例した容量となる。
【００２９】
つまり、第１可変容量部Ｃv1及び第２可変容量部Ｃv2は、電位差Ｖ１２が低容量電位のときに低容量の容量素子として夫々機能し、これら第１可変容量部Ｃv1及び第２可変容量部Ｃv2の合成容量が、第２保持容量部Ｃs2の容量として実現される。また、第１可変容量部Ｃv1及び第２可変容量部Ｃv2は、電位差Ｖ１２が高容量電位のときに高容量の容量素子として夫々機能し、これら第１可変容量部Ｃv1及び第２可変容量部Ｃv2の合成容量が、第２保持容量部Ｃs2の容量として実現される。
【００３０】
以下、上述した第２保持容量部Ｃs2の特徴について、従来の可変容量部と比較しながら説明する。まず、図を参照して、従来の可変容量部について説明する。ここで、図５は、従来の可変容量部である可変容量部１００の構成を示す模式平面図である。また、図６は、図５に示した可変容量部１００の構成を示すＹ−Ｙ線視断面図である。
【００３１】
可変容量部１００は、下部電極１０１、電極間絶縁層１０２、チャネル層１０３、上部電極１０４及び上部絶縁層１０５の順番で積層されている。ここで、下部電極１０１及び上部電極１０４は、ＡｌやＡｌＮｄ、ＭｏＷ等の金属材料により形成されている。なお、上部電極１０４は、下部電極１０１よりも小面積に形成されている。電極間絶縁層１０２及び上部絶縁層１０５は、窒化シリコン系や酸化シリコン系等の絶縁材料により形成されている。チャネル層１０３は、電極間絶縁層１０２と上部電極１０４との間で、且つ上部電極１０４と接するように配置されており、ポリシリコンやアモルファスシリコン等の半導体材料により形成されている。
【００３２】
チャネル層１０３は、上述したチャネル層２３と同様、下部電極１０１と上部電極１０４との電位差が小さい場合に、絶縁体となる特性を備えている。したがって、この場合、電極間絶縁層１０２及びチャネル層１０３が誘電体として作用し、可変容量部１００は、下部電極１０１と上部電極１０４との重なり面積に比例した容量となる。
【００３３】
一方、下部電極１０１と上部電極１０４との電位差が大きい場合、チャネル層１０３は、上部電極１０４の直下及び近傍の部分が導体となる特性を備えている。したがって、この場合、チャネル層１０３が導体となり、電極間絶縁層１０２のみが誘電体として作用するため、可変容量部１００は、下部電極１０１とチャネル層１０３との重なり面積に比例した容量となる。
【００３４】
ところで、可変容量部１００の構成では、下部電極１０１及び上部電極１０４は夫々独立した導体であるため、当該可変容量部１００の近傍に他の部位に電力を供給するための配線が存在すると、この配線から発生する電界の影響を受けやすいという問題がある。また、この場合、配線と可変容量部１００との間で寄生容量が形成されてしまうため、画素回路の駆動に影響する可能性がある。
【００３５】
一方、本実施形態に係る第２保持容量部Ｃs2では、図３に示したように、等電位となる第１電極層２１と第３電極層２６との間に、チャネル層２３及び第２電極層２４を保持する構成としているため、第１電極層２１及び第３電極層２６が電界シールド（静電シールド）として機能する。そのため、第２保持容量部Ｃs2の近くに他の部位に電力を供給するための配線が存在したとしても、この配線から発生する電界の影響を低減することが可能である。
【００３６】
また、可変容量部の形成には、ある程度の回路面積が必要であるが、回路面積が小さい方が設計の自由度が増す。この点に関し、本実施形態に係る第２保持容量部Ｃs2では、可変容量部１００が実現する二つの容量状態（低容量及び高容量）を、多段に構成した二つの可変容量部（第１可変容量部Ｃv1及び第２可変容量部Ｃv2）の合成容量として実現することができる。即ち、第２保持容量部Ｃs2では、可変容量部１００が実現する二つの容量状態を、当該可変容量部１００の約半分の回路面積で実現することができるため、画素回路を設計する際の自由度を増大させることが可能である。
【００３７】
図７は、本実施形態に係る画像表示装置において、複数の画素回路１０で構成される画素回路群を示す図である。なお、図７においては、有機ＥＬ素子容量Ｃoled及び各トランジスタの寄生容量の図示を省略している。
【００３８】
図７に示すように、ＶDD線１１、ＶSS線１２及び走査線１３は、画素回路群の行毎に共通に接続されており、その一端側が駆動制御回路としての駆動ＩＣ３０に接続されている。また、画像信号線１４は、全ての画素回路に共通に接続されており、その一端側が駆動ＩＣ３０に接続されている。そして、駆動ＩＣ３０によってＶDD線１１、ＶSS線１２、走査線１３及び画像信号線１４の電位が制御されている。なお、本実施形態では、一つの駆動ＩＣ３０に全ての制御線が接続される形態としているが、制御線の種別毎に駆動ＩＣを夫々設ける形態としてもよい。
【００３９】
駆動ＩＣ３０は、画素回路１０（画像表示装置）の駆動を行う駆動制御回路であって、例えば、演算回路、論理回路等を内部に含むＩＣやカウンタ等の制御機器を用いて構成することができる。駆動ＩＣ３０は、外部から入力される駆動信号の一つである画像信号や、この画像信号を画像表示装置に表示するための電源電圧を、画素回路１０に供給するタイミングを制御する。
【００４０】
図８は、図１に示した画素回路１０の概略平面図である。図８に示す概略配置図では、任意の画素回路群の中から、行方向に配列された３つの画素回路１０を抽出して示している。なお、同図ではＶDD線１１及び有機ＥＬ素子ＯＬＥＤの図示を省略している。
【００４１】
図８に示す各画素は、図示しない素子基板上に形成されたＶSS線１２、走査線１３、画像信号線１４、ゲート層４１、第１チャネル層４２、第２チャネル層４３、第３チャネル層４４、第１ソース／ドレイン層４５、第２ソース／ドレイン層４６、第３ソース／ドレイン層４７及び第４ソース／ドレイン層４８等を備えて構成される。また、第２ソース／ドレイン層４６の上部には平坦化膜（図示せず）が形成され、該平坦化膜には穴部４９が形成されている。また、ＶSS線１２と第１ソース／ドレイン層４５との間、ゲート層４１と第３ソース／ドレイン層４７との間には絶縁膜（図示せず）が夫々形成され、該絶縁膜には図示のように穴部５０、５１が夫々形成されている。
【００４２】
駆動トランジスタＴdは、ゲート層４１、第１チャネル層４２、第１ソース／ドレイン層４５及び第２ソース／ドレイン層４６を含んで構成されている。なお、ゲート層４１と第１ソース／ドレイン層４５との重畳部分に寄生容量ＣgsTdが形成され、ゲート層４１と第２ソース／ドレイン層４６との重畳部分に寄生容量ＣgdTdが形成される。
【００４３】
閾値電圧検出用トランジスタＴthは、走査線１３、第２チャネル層４３、第２ソース／ドレイン層４６及び第３ソース／ドレイン層４７を含んで構成されている。なお、走査線１３と第２ソース／ドレイン層４６との重畳部分に寄生容量ＣgdTthが形成され、走査線１３と第３ソース／ドレイン層４７との重畳部分に寄生容量ＣgsTthが形成される。
【００４４】
第１保持容量部Ｃs1は、ゲート層４１と画像信号線１４とを電極として用いている。第２保持容量部Ｃs2は、走査線１３、第３チャネル層４４、第３ソース／ドレイン層４７及び第４ソース／ドレイン層４８を含んで構成されている。ここで、走査線１３は図３に示した第１電極層２１に対応し、第４ソース／ドレイン層４８が第３電極層２６に対応する。第４ソース／ドレイン層４８は、図３に示した穴部２７に対応する穴部５２を介して走査線１３に電気的に接続されている。また、第３チャネル層４４は、図３に示したチャネル層２３に対応し、第３ソース／ドレイン層４７が第２電極層２４に対応する。
【００４５】
なお、不図示の有機ＥＬ素子ＯＬＥＤと第２ソース／ドレイン層４６とは、平坦化膜に形成される穴部４９を介して接続される。同様に、ＶSS線１２と第１ソース／ドレイン層４５とは、絶縁膜に形成される穴部５０を介して接続され、ゲート層４１と第３ソース／ドレイン層４７とは、絶縁膜に形成される穴部５１を介して接続される。
【００４６】
ところで、図８の構成では、第２保持容量部Ｃs2の近傍に第１保持容量部Ｃs1に画像信号電位を供給するための画像信号線１４が配設されているため、符号Ｅに示したように、画像信号線１４から発生する電界の影響が第２保持容量部Ｃs2に及ぶことになる。
【００４７】
ここで、例えば、第２保持容量部Ｃs2を、図５及び図６に示した構成の可変容量部１００とした場合、画像信号線１４から発生する電界の影響を上部電極１０４が受けることになるため、画像信号線１４と上部電極１０４との間で寄生容量が形成される。
【００４８】
一方、本実施形態における画素回路１０の構成では、上述したように、第２保持容量部Ｃs2を構成する走査線１３（第１電極層２１）及び第４ソース／ドレイン層４８（第３電極層２６）が電界シールドとして機能するため、画像信号線１４からの電界の影響を低減することが可能である。また、可変容量部１００を用いた場合と比較し、第２保持容量部Ｃs2を用いることで同容量を実現するための回路面積を縮小することができるため、回路設計の自由度を増大させることが可能である。
【００４９】
次に、画素回路１０の発光制御の処理動作について図９〜図１５を参照して説明する。なお、図１０〜図１５において、電流が流れない部位を破線で示している。
【００５０】
図９は、画素回路１０の駆動方法を説明するためのタイミングチャートであって、一括発光方式で発光制御する際の信号波形（駆動波形）を示している。ここで、一括発光方式とは、画像表示装置を構成する全ての画素回路を、同じタイミングで発光させる方式である。なお、図９において、“ｎ行”及び“ｎ＋１行”は、図７における各画素回路群を識別する行番号を意味する。
【００５１】
図９に示すシーケンスは、駆動ＩＣ３０の制御により実現されるものであって、ＣS1初期化期間、準備期間、閾値電圧検出期間、書き込み期間、ＯＬＥＤ初期化期間及び発光期間の６つの期間を１サイクルとしている。なお、１サイクルの期間内における各画素回路群の動作は書き込み期間を除き各行で同一であるため、ここでは、第ｎ行の画素回路群に着目し、その動作を説明する。
【００５２】
また、本実施形態では、ＶDD線１１及びＶSS線１２におけるゼロ電位を０Ｖとしているが、第１保持容量部Ｃs1に蓄えられる電圧をオフセットする電圧（＝電源線の基準電位）であればよく、これに限定されるものではない。また、画像信号線１４の電位をゼロ電位としているが、これは画像信号が０階調のときの輝度を規定するための電位、即ち、画像信号線１４の基準電位であればよく、これに限定されるものではない。
【００５３】
まず、ＣS1初期化期間の動作について、図９及び図１０を参照して説明する。ＣS1初期化期間では、ＶDD線１１が高電位（ＶDD）、ＶSS線１２が高電位（ＶDD）、走査線１３が高電位（ＶgH）、画像信号線１４がゼロ電位（０Ｖ）とされる。この制御により、閾値電圧検出用トランジスタＴthがオン、駆動トランジスタＴdがオフとなり、ＶDD線１１→有機ＥＬ素子ＯＬＥＤ→閾値電圧検出用トランジスタＴth→第１保持容量部Ｃs1という経路で電流が流れる。これにより、第１保持容量部Ｃs1に所定の基準電位が印加され、第１保持容量部Ｃs1の電位がリセットされる。
【００５４】
つぎに、準備期間の動作について、図９及び図１１を参照して説明する。準備期間では、ＶDD線１１が低電位（−Ｖp）、ＶSS線１２がゼロ電位（０Ｖ）、走査線１３が低電位（ＶgL）、画像信号線１４が高電位（ＶdH）とされる。この制御により、閾値電圧検出用トランジスタＴthがオフ、駆動トランジスタＴdがオンとなり、ＶSS線１２→駆動トランジスタＴd→有機ＥＬ素子ＯＬＥＤ（有機ＥＬ素子容量Ｃoled）という経路で電流が流れ、有機ＥＬ素子容量Ｃoledに電荷が蓄積される。
【００５５】
つぎに、閾値電圧検出期間の動作について、図９及び図１２を参照して説明する。閾値電圧検出期間では、ＶDD線１１がゼロ電位（０Ｖ）、走査線１３が高電位（ＶgH）とされる一方で、ＶSS線１２がゼロ電位（０Ｖ）、画像信号線１４が高電位（ＶdH）の状態で維持される。この制御により、閾値電圧検出用トランジスタＴthがオンとなり、駆動トランジスタＴdのゲートとドレインとが接続される。また、第１保持容量部Ｃs1、第２保持容量部Ｃs2及び有機ＥＬ素子容量Ｃoledに蓄積されていた電荷が放電され、第１保持容量部Ｃs1及び第２保持容量部Ｃs2→閾値電圧検出用トランジスタＴth→駆動トランジスタＴd→ＶSS線１２及び有機ＥＬ素子容量Ｃoled→駆動トランジスタＴd→ＶSS線１２という両経路での電流が流れる。そして、駆動トランジスタＴdのゲート・ソース間電圧が閾値電圧Ｖthに達すると、駆動トランジスタＴdがオフとなり、結果的に、駆動トランジスタＴdの閾値電圧Ｖthが検出され、この閾値電圧Ｖthに応じた電荷が第１保持容量部Ｃs1及び第２保持容量部Ｃs2に保持される。
【００５６】
つぎに、書込み期間の動作について、図９及び図１３を参照して説明する。書込み期間では、画像信号に対応する電位（以下、画像信号電位という）を第１保持容量部Ｃs1及び第２保持容量部Ｃs2に蓄積することで、駆動トランジスタＴdのゲート電位を画像信号に応じた電位に変化させることが行われる。より詳細には、ＶDD線１１がゼロ電位（０Ｖ）に、ＶSS線１２がゼロ電位（０Ｖ）にそれぞれ維持される。また、画像信号線１４は、閾値電圧検出期間時の印加電位（ＶdH）から画像信号電位Ｖdataを差し引いた分の電位（ＶdH−Ｖdata）とされる。さらに、走査線１３は、各行の画素回路群毎に異なるタイミングで所定の期間高電位（ＶgH）とされる。
【００５７】
この制御により、閾値電圧検出用トランジスタＴthが所定の期間中オンとなり、有機ＥＬ素子容量Ｃoledに蓄積された電荷が放電され、有機ＥＬ素子容量Ｃoled→閾値電圧検出用トランジスタＴth→第１保持容量部Ｃs1という経路で電流が流れる。即ち、有機ＥＬ素子容量Ｃoledに蓄積されていた電荷が第１保持容量部Ｃs1に移動する。
【００５８】
一方、第２保持容量部Ｃs2にも画像信号電位に応じた電荷が蓄積される。ここで、走査線１３が高電位（ＶgH）のときに、第２保持容量部Ｃs2の電位差Ｖ１２が高容量電位であったとすると、第２保持容量部Ｃs2は高容量状態となる。また、順次走査の終了時において、走査線１３が低電位（ＶgL）のときに、第２保持容量部Ｃs2の電位差Ｖ１２が低容量電位であったとすると、第２保持容量部Ｃs2は低容量状態となる。この結果、画像信号電位に応じた電荷が、第１保持容量部Ｃs1及び第２保持容量部Ｃs2に蓄積される。
【００５９】
このように、走査線１３は、高電位（ＶgH）状態のときに、閾値電圧検出用トランジスタＴthをオン状態に切り替えるとともに、第２保持容量部Ｃs2を高容量状態に切り替える。また、走査線１３は、低電位（ＶgL）状態のときに、閾値電圧検出用トランジスタＴthをオフ状態に切り替えるとともに、第２保持容量部Ｃs2を低容量状態に切り替える。
【００６０】
つぎに、ＯＬＥＤ初期化期間の動作について、図９及び図１４を参照して説明する。ＯＬＥＤ初期化期間では、ＶDD線１１及びＶSS線１２が低電位（−Ｖp）とされ、画像信号線１４が高電位（ＶdH）とされる。一方、走査線１３は低電位（ＶgL）の状態で維持される。このとき、閾値電圧検出用トランジスタＴthがオフ、駆動トランジスタＴdがオンとされ、有機ＥＬ素子容量Ｃoled→駆動トランジスタＴd→ＶSS線１２という経路で電流が流れる。これにより、有機ＥＬ素子容量Ｃoledに残存する電荷が放電される。
【００６１】
最後に、発光期間の動作について、図９及び図１５を参照して説明する。発光期間では、ＶDD線１１が高電位（ＶDD）、ＶSS線１２がゼロ電位（０Ｖ）とされ、走査線１３及び画像信号線１４は従前の状態が維持される。この制御により、第１保持容量部Ｃs1及び第２保持容量部Ｃs2に保持された電位が駆動トランジスタＴdのゲート端子に印加される。また、駆動トランジスタＴdのオン、閾値電圧検出用トランジスタＴthのオフが継続される一方で、有機ＥＬ素子ＯＬＥＤに順バイアスの電圧が印加されるので、ＶDD線１１→有機ＥＬ素子ＯＬＥＤ→駆動トランジスタＴd→ＶSS線１２という経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【００６２】
以上のように、本実施形態の画像表示装置によれば、等電位となる第１電極層２１と第３電極層２６との間に、チャネル層２３及び第２電極層２４を保持する構成とした可変容量部（第２保持容量部Ｃs2）を用いることで、この第１電極層２１及び第３電極層２６が電界シールドとして機能するため、該可変容量部の周辺に配設された配線からの影響を低減することができる。
【００６３】
［第２の実施形態］
上述した第１の実施形態では、図１に示す画素回路１０の構成例について説明したが、これに限らず、他の構成の画素回路に第２保持容量部Ｃs2を適用してもよい。以下に説明する第２の実施形態では、第２保持容量部Ｃs2を用いた他の画素回路について説明する。なお、第１の実施形態と同様の要素については、同じ符号を付与し説明を省略する。
【００６４】
図１６は、第２の実施形態に係る画像表示装置の１画素に対応する画素回路６０の構成例を示す図である。同図において、画素回路６０は、有機ＥＬ素子ＯＬＥＤ、駆動トランジスタＴd、閾値電圧検出用トランジスタＴth、第１保持容量部Ｃs1、第２保持容量部Ｃs2、画像信号線６５と第１保持容量部Ｃs1との電気的接続を制御する第１スイッチングトランジスタＴs1、及び、電源線６１と第１保持容量部Ｃs1との電気的接続を制御する第２スイッチングトランジスタＴs2を備えて構成される。
【００６５】
第１スイッチングトランジスタＴs1及び第２スイッチングトランジスタＴs2は、例えば、薄膜トランジスタ（ＴＦＴ）により構成されている。なお、駆動トランジスタＴdと同様、薄膜トランジスタのチャネル（ｎ型またはｐ型）は、ｎ型、ｐ型の何れのタイプを用いてもよいが、本実施形態ではｎ型のＴＦＴを用いるものとする。
【００６６】
また、画素回路６０は、当該画素回路６０の駆動を制御する制御線として、電源線６１、Ｔth制御線６２、マージ線６３、走査線６４、画像信号線６５を備えている。電源線６１は、駆動トランジスタＴd及び第２スイッチングトランジスタＴs2に電圧を供給する。Ｔth制御線６２は、閾値電圧検出用トランジスタＴthを制御するための信号を供給する。マージ線６３は、第２スイッチングトランジスタＴs2を制御するための信号を供給する。走査線６４は、第１スイッチングトランジスタＴs1を制御するための信号を供給する。画像信号線６５は、有機ＥＬ素子ＯＬＥＤの発光輝度に対応する画像信号を供給する。
【００６７】
図１６の構成において、図２に示した第２保持容量部Ｃs2の第１電極層２１及び第３電極層２６はＴth制御線６２に接続され、第２電極層２４は第１保持容量部Ｃs1と駆動トランジスタＴdのゲート端子とを電気的に接続する配線に接続されている。
【００６８】
なお、図１６では、直列の有機ＥＬ素子ＯＬＥＤ及び駆動トランジスタＴdの高電位側をグラウンド線に、低電位側を電源線６１に夫々接続するようにしているが、高電位側を電源線６１に、低電位側をグラウンド線に夫々接続する形態としてもよいし、或いは、高電位側に第１電源線を、低電位側に第２電源線を夫々接続し、これら第１及び第２電源線の電位を変動させる形態としてもよい。
【００６９】
次に、画素回路６０の動作について、図１６及び図１７を参照して説明する。図１７は、画素回路６０の駆動方法を説明するためのタイミングチャートであって、順次発光方式で発光制御する際の信号波形（駆動波形）を示している。ここで、順次発光方式とは、各画素回路に対する画像信号電位の書き込み制御及び各が疎開路の発光制御を同一の電源線６１に共通に接続された画素回路６０のグループ毎（例えば、一行毎）に順次行う方式である。
【００７０】
図１７に示すシーケンスは、図示しない駆動ＩＣの制御により実現されるものであって、準備期間、閾値電圧検出期間、書き込み期間及び発光期間の４つの期間を１サイクルとし、グループ毎にサイクルがずれて実行される。なお、１サイクルの期間内における画素回路群の動作は各グループで同一であるため、ここでは、あるグループに属する画素回路群に着目し、その動作を説明する。
【００７１】
まず、準備期間では、電源線６１が高電位（Ｖp）、Ｔth制御線６２が低電位（ＶgL）、マージ線６３が高電位（ＶgH）、走査線６４が低電位（ＶgL）、画像信号線６５がゼロ電位（０Ｖ）とされる。この制御により、閾値電圧検出用トランジスタＴthがオフ、第１スイッチングトランジスタＴs1がオフ、駆動トランジスタＴdがオン、第２スイッチングトランジスタＴs2がオンとされ、電源線６１→駆動トランジスタＴd→有機ＥＬ素子ＯＬＥＤという経路で電流が流れ、有機ＥＬ素子容量Ｃoledに電荷が蓄積される。
【００７２】
閾値電圧検出期間では、電源線６１がゼロ電位（０Ｖ）、Ｔth制御線６２が高電位（ＶgH）、マージ線６３が高電位（ＶgH）、走査線６４が低電位（ＶgL）、画像信号線６５がゼロ電位（０Ｖ）とされる。この制御により、閾値電圧検出用トランジスタＴthがオン状態となり、駆動トランジスタＴdのゲート端子とドレイン端子とが接続される。
【００７３】
また、第１保持容量部Ｃs1及び有機ＥＬ素子容量Ｃoledに蓄積された電荷が放電され、駆動トランジスタＴd→電源線６１という経路で電流が流れる。そして、駆動トランジスタＴdのゲート電極とドレイン電極との間の電位差が閾値電圧Ｖthに達すると、駆動トランジスタＴdがオフ状態とされ、駆動トランジスタＴdの閾値電圧Ｖthが検出される。
【００７４】
書き込み期間では、電源線６１がゼロ電位（０Ｖ）、Ｔth制御線６２が高電位（ＶgH）、マージ線６３が低電位（ＶgL）、走査線６４が高電位（ＶgH）、画像信号線６５が画像信号に応じた画像信号電位（−Ｖdata）とされる。この制御により、第１スイッチングトランジスタＴs1がオン状態、第２スイッチングトランジスタＴs2がオフ状態となり、有機ＥＬ素子容量Ｃoledに蓄積された電荷が放電され、有機ＥＬ素子容量Ｃoled→閾値電圧検出用トランジスタＴth→第１保持容量部Ｃs1という経路で電流が流れる。即ち、有機ＥＬ素子容量Ｃoledに蓄積されていた電荷が第１保持容量部Ｃs1に移動する。
【００７５】
一方、第２保持容量部Ｃs2にも画像信号電位に応じた電荷が蓄積される。ここで、Ｔth制御線６２が高電位（ＶgH）のときに、第２保持容量部Ｃs2の電位差Ｖ１２が高容量電位であったとすると、第２保持容量部Ｃs2は高容量状態となる。また、走査の終了時において、Ｔth制御線６２が低電位（ＶgL）のときに、第２保持容量部Ｃs2の電位差Ｖ１２が低容量電位であったとすると、第２保持容量部Ｃs2は低容量状態となる。この結果、画像信号電位に応じた電荷が、第１保持容量部Ｃs1及び第２保持容量部Ｃs2に蓄積される。
【００７６】
このように、Ｔth制御線６２は、高電位（ＶgH）状態のときに、閾値電圧検出用トランジスタＴthをオン状態に切り替えるとともに、第２保持容量部Ｃs2を高容量状態に切り替える。また、Ｔth制御線６２は、低電位（ＶgL）状態のときに、閾値電圧検出用トランジスタＴthをオフ状態に切り替えるとともに、第２保持容量部Ｃs2を低容量状態に切り替える。
【００７７】
続く発光期間では、電源線６１が低電位（−ＶDD）、Ｔth制御線６２が低電位（ＶgL）、マージ線６３が高電位（ＶgH）、走査線６４が低電位（ＶgL）、画像信号線６５がゼロ電位（０Ｖ）とされる。この制御により、第１保持容量部Ｃs1及び第２保持容量部Ｃs2に保持された電位が駆動トランジスタＴdのゲート端子に印加される。また、駆動トランジスタＴdがオン、閾値電圧検出用トランジスタＴthがオフ、第１スイッチングトランジスタＴs1がオフとなり、有機ＥＬ素子ＯＬＥＤ→駆動トランジスタＴd→電源線６１という経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【００７８】
以上のように、本実施形態の画像表示装置においても、等電位となる第１電極層２１と第３電極層２６との間に、チャネル層２３及び第２電極層２４を保持する構成とした可変容量部（第２保持容量部Ｃs2）を用いることで、この第１電極層２１及び第３電極層２６が電界シールドとして機能するため、該可変容量部の周辺に配設された配線からの影響を低減することができる。
【００７９】
なお、本発明に係る実施形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。
【００８０】
例えば、上記実施形態の第２保持容量部Ｃs2では、端部電極層である第１電極層２１及び第３電極層２６との間に、一つの中間電離層（第２電極層２４）を挟持する積層体としたが、これに限らず、中間電離層を複数個用いる構成としてもよい。なお、この場合、各中間電極層と接するよう、当該中間電極層の上部又は下部にチャネル層２３が夫々配置されるものとする。
【産業上の利用可能性】
【００８１】
以上のように、本発明に係る画像表示装置は、有機ＥＬディスプレイ装置等の画像表示装置に有用であり、特に、可変容量部を含んだ画素回路を備える画像表示装置に有用である。
【符号の説明】
【００８２】
１０  画素回路
１１  ＶDD線
１２  ＶSS線
１３  走査線
１４  画像信号線
２１  第１電極層
２２  第１絶縁層
２３  チャネル層
２４  第２電極層
２５  第２絶縁層
２６  第３電極層
２７  穴部
３０  駆動ＩＣ
４１  ゲート層
４２  第１チャネル層
４３  第２チャネル層
４４  第３チャネル層
４５  第１ソース／ドレイン層
４６  第２ソース／ドレイン層
４７  第３ソース／ドレイン層
４８  第４ソース／ドレイン層
４９  穴部
５０  穴部
５１  穴部
５２  穴部
６０  画素回路
６１  電源線
６２  Ｔth制御線
６３  マージ線
６４  走査線
６５  画像信号線
１００  可変容量部
１０１  下部電極
１０２  電極間絶縁層
１０３  チャネル層
１０４  上部電極
１０５  上部絶縁層
Ｃs1  第１保持容量部
Ｃs2  第２保持容量部
Ｃv1  第１可変容量部
Ｃv2  第２可変容量部
ＣgdTd  寄生容量
ＣgsTd  寄生容量
ＣgdTth  寄生容量
ＣgsTth  寄生容量
Ｃoled  有機ＥＬ素子容量
ＯＬＥＤ  有機ＥＬ素子
Ｔd  駆動トランジスタ
Ｔth  閾値電圧検出用トランジスタ
Ｔs1  第１スイッチングトランジスタ
Ｔs2  第２スイッチングトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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