(57)【要約】      （修正有）【課題】工程数及び製造コストの増加を抑えつつ、良好なＳＴＩ領域を形成可能な半導体装置の製造方法を提供する。【解決手段】ＳＴＩによって素子分離を行う半導体装置の製造方法において、半導体基板上に第１のトレンチ及び当該第１のトレンチよりも幅の広い第２のトレンチを形成する工程と；前記第１のトレンチの内部に第１の絶縁膜316を形成するとともに、前記第２のトレンチの内部に前記第１の絶縁膜316を空孔なく形成する工程と；前記第１のトレンチ内部の前記第１の絶縁膜316を除去する工程と；前記第１のトレンチ内部に第２の絶縁膜322を形成することにより当該第１のトレンチを空孔なく埋め込む工程とを含む。【選択図】図９
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【特許請求の範囲】
【請求項１】
ＳＴＩによって素子分離を行う半導体装置の製造方法において、
半導体基板上に第１のトレンチ及び当該第１のトレンチよりも幅の広い第２のトレンチを形成する工程と；
前記第１のトレンチの内部に第１の絶縁膜を形成するとともに、前記第２のトレンチの内部に前記第１の絶縁膜を空孔なく形成する工程と；
前記第１のトレンチ内部の前記第１の絶縁膜を除去する工程と；
前記第１のトレンチ内部に第２の絶縁膜を形成することにより当該第１のトレンチを空孔なく埋め込む工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２の絶縁膜は、ＨＤＰ−ＣＶＤ膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜を形成する際のＤ／Ｓ比を前記第２の絶縁膜を形成する際のＤ／Ｓ比よりも高くすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１のトレンチ内部の前記第１の絶縁膜を除去する工程において、当該第１の絶縁膜内に形成された空孔を除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１のトレンチと第２のトレンチ内部に前記第１の絶縁膜を形成する工程において、前記第２のトレンチ部の絶縁膜表面から前記半導体基板表面までの距離「ｂ」が前記第１のトレンチ部の絶縁膜表面から空孔までの距離「ａ」よりも長くなるようにし、
前記第１のトレンチ内部の前記第１の絶縁膜を除去する工程において、前記第１のトレンチ部の前記半導体基板が表面に露出しないように当該第１の絶縁膜を残存させることを特徴とする請求項１，２，３又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、特に、素子分離膜の形成方法の改良に関するものである。
【背景技術】
【０００２】
半導体デバイスの集積回路では、隣接する素子同士を電気的に分離するために素子分離領域を形成する。以下、ＳＴＩ(Shallow Trench Isolation)の形成方法について説明する。図１（Ａ）〜（Ｃ）、図２（Ｄ）〜（Ｆ）は、従来の半導体装置の製造工程の一部を示す断面図である。
【０００３】
まず、周知の方法により、図１（Ａ）に示すように、シリコン基板１０２上にシリコン酸化膜１０４及び、シリコン窒化膜１０６を形成する。次に、図１（Ｂ）に示すように、フォトリソグラフィ工程及びエッチング工程によってトレンチパターン（凹部）１０８を形成する。
【０００４】
次に、シリコン基板１０２を酸化させて、図１（Ｃ）に示すように、当該シリコン基板１０２の表面にシリコン酸化膜１１０を形成する。続いて、図２（Ｄ）に示すように、ＨＤＰ−ＣＶＤ (High Density Plasma - Chemical Vapor Deposition)法によりシリコン酸化膜１１２をトレンチ１０８の内部に埋め込む。このときの成膜条件は、例えば、SiH4:60sccm, O2:120sccm, Ar:100sccm,Source-RF出力:3000W, Bias-RF出力:1500Wとする。
【０００５】
次に、ＣＭＰ (Chemical Mechanical Polishing)法により、図２（Ｅ）に示すように、シリコン酸化膜１１２の表面を平坦化する。その後、図２（Ｆ）に示すように、周知の方法によってシリコン窒化膜１０６を除去する。以上の製造工程により、シリコン基板１０２上にシリコン酸化膜１１２で充填されたＳＴＩ（素子分離領域）１１４が形成され、隣接する素子同士を電気的に分離することができる。
【０００６】
なお、特開２００８−１０３６４５号公報（図６〜図８、段落［００２４］〜［００３４］）には、ＨＤＰ−ＣＶＤによってシリコン酸化膜を堆積してＳＴＩを埋め込んだ後、メモリデバイスの微細領域であるセル部のシリコン酸化膜を選択的に除去し、次に流動性の良いＳＯＧ膜により埋め込む方法について開示されている。
【特許文献１】特開２００８−１０３６４５号公報
【０００７】
次に、従来技術の問題点・欠点について、図３及び図４を用いて説明する。集積回路の微細化に伴いＳＴＩのスリットが狭くなってくると、図３の左側に示すように、メモリデバイスのセル部のように微細な領域では、ＨＤＰ−ＣＶＤ膜１１４中にボイド（空孔）１１６が発生する。このボイド１１６は、後工程にてゲート配線のショート等の不良を引き起こし、製品の歩留り低下の要因となる。
【０００８】
ボイドの発生を防ぐためには、ＨＤＰ−ＣＶＤのＤ／Ｓ比を小さくする必要がある。ここで、Ｄ／Ｓ比とはＨＤＰ−ＣＶＤ成膜時のデポジション（Ｄ）とスパッタ(Ｓ)のレートから（Ｄ＋Ｓ）／Ｓとして算出される係数であり、値が小さいほどスパッタの比率が大きくなる。しかし、Ｄ／Ｓ比を小さくする（例えば、通常５に対して２程度）と、図４に示すように、素子形成部のＳｉ基板１０２がスパッタにより削られて、所望のＳｉパターン寸法が得られず、あるいはＳｉ基板１０２のダメージによる回路動作不良を引き起こす問題がある。（特に、周辺回路部の孤立したパターンが削れ易い傾向がある。）
【０００９】
この問題を解決する策として、トレンチ加工を２回に分けて形成する方法が考えられる。図５（Ａ）〜（Ｄ）、図６（Ｅ）〜（Ｇ）、図７（Ｈ），（Ｉ）を参照してその製造方法について説明する。まず、図５（Ａ）に示すように、シリコン基板２０２上にシリコン酸化膜２０４及び、シリコン窒化膜２０６を形成する。
【００１０】
次に、図５（Ｂ）に示すように、フォトリソグラフィ工程及びエッチング工程によって、ラフピッチ部のみにトレンチ２０８を加工する。続いて、図５（Ｃ）に示すように、微細ピッチ部及びラフピッチ部の両方にＨＤＰ−ＣＶＤ膜２１０を成膜する。このときのＨＤＰ−ＣＶＤ成膜条件は、Ｄ／Ｓ比５程度としてボイドが発生せずシリコン窒化膜２０６の削れが発生しない条件とする。
【００１１】
その後、図５（Ｄ）に示すように、微細ピッチ部のＨＤＰ−ＣＶＤ膜２１０を除去する。次に、図６（Ｅ）に示すように、微細ピッチ部にトレンチ２１２を形成する。その後、図６（Ｆ）に示すように、微細ピッチ部のトレンチ２１２内面にシリコン酸化膜２１４を形成する。
【００１２】
次に、図６（Ｇ）に示すように、微細ピッチ部及びラフピッチ部の両方にＨＤＰ−ＣＶＤ膜２１６を成膜する。このときのＨＤＰ−ＣＶＤ成膜条件は、Ｄ／Ｓ比を２程度として微細ピッチ部にボイドが発生しない条件とする。続いて、ＣＭＰ (Chemical Mechanical Polishing)法により、図７（Ｈ）に示すように、シリコン酸化膜２１６の表面を平坦化する。その後、図７（Ｉ）に示すように、周知の方法によってシリコン窒化膜２０６を除去する。以上の製造工程により、シリコン基板２０２上にシリコン酸化膜２１６で充填されたＳＴＩ（素子分離領域）が形成され、隣接する素子同士を電気的に分離することができる。なお、削れ易いパターンがあるラフピッチ部は、一回目のＨＤＰ−ＣＶＤ膜２１０で覆われているため、シリコン基板２０２が削れられることはない。
【００１３】
しかしながら、図５（Ａ）〜（Ｄ）、図６（Ｅ）〜（Ｇ）、図７（Ｈ），（Ｉ）に示した方法では、工程数が多く、製造コストが増加する欠点がある。
【００１４】
なお、上述した特開２００８−１０３６４５号公報では、ＨＤＰ−ＣＶＤでボイドができた状態で一旦成膜した後、微細領域のみ除去しＳＯＧで埋め込むという方法によって、この問題を解決している。しかしながら、ＳＯＧを使った膜ではウェットエッチレートが非常に速く、ＳＴＩ段差制御性が悪い。また、ＣＭＰによるスクラッチ等の欠陥が入った場合、欠陥が容易に拡大しゲート配線のショート等の不良が発生しやすいという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は上記のような状況に鑑みてなされたものであり、工程数及び製造コストの増加を抑えつつ、良好なＳＴＩ領域を形成可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明は、ＳＴＩによって素子分離を行う半導体装置の製造方法において、半導体基板上に第１のトレンチ及び当該第１のトレンチよりも幅の広い第２のトレンチを形成する工程と；前記第１のトレンチの内部に第１の絶縁膜を形成するとともに、前記第２のトレンチの内部に前記第１の絶縁膜を空孔なく形成する工程と；前記第１のトレンチ内部の前記第１の絶縁膜を除去する工程と；前記第１のトレンチ内部に第２の絶縁膜を形成することにより当該第１のトレンチを空孔なく埋め込む工程とを含むことを特徴とする。
【発明の効果】
【００１７】
上述した本発明によれば、トレンチ内の絶縁膜形成時に半導体基板の削れを防止しつつ、微細ピッチ部をボイド無く埋め込むことができる。その結果、ボイドによるゲート配線のショートや半導体基板の削れによる回路動作不良等が防止され、半導体素子の歩留りが向上する。
【００１８】
また、図５（Ａ）〜（Ｄ）、図６（Ｅ）〜（Ｇ）、図７（Ｈ），（Ｉ）で示すように、微細ピッチ部とラフピッチとでトレンチ加工を別々に２度に分けて形成する方法に比べ、工程数を削減でき、製造コストの増加を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】図１（Ａ）〜（Ｃ）は、従来の半導体装置の製造工程の一部を示す断面図である。
【図２】図２（Ｄ）〜（Ｆ）は、従来の半導体装置の製造工程の一部を示す断面図である。
【図３】図３は、従来の半導体装置の製造工程を採用した場合の問題点を説明するための断面図である。
【図４】図４は、従来の半導体装置の製造工程を採用した場合の問題点を説明するための断面図である。
【図５】図５（Ａ）〜（Ｄ）は、他の従来方法による半導体装置の製造工程の一部を示す断面図である。
【図６】図６（Ｅ）〜（Ｇ）は、他の従来方法による半導体装置の製造工程の一部を示す断面図である。
【図７】図７（Ｈ），（Ｉ）は、他の従来方法による半導体装置の製造工程の一部を示す断面図である。
【図８】図８（Ａ）〜（Ｄ）は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。
【図９】図９（Ｅ）〜（Ｇ）は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。
【図１０】図１０（Ｈ）〜（Ｊ）は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。
【図１１】図１１（Ａ）〜（Ｄ）は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。
【図１２】図１２（Ｅ）〜（Ｈ）は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。
【発明を実施するための最良の形態】
【００２０】
図８（Ａ）〜（Ｄ）、図９（Ｅ）〜（Ｇ）は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。本実施例においては、まず、図８（Ａ）に示すように、シリコン基板３０２上にシリコン酸化膜３０４及び、シリコン窒化膜３０６を形成する。
【００２１】
次に、図８（Ｂ）に示すように、フォトリソグラフィ工程及びエッチング工程によって、微細ピッチ部及びラフピッチ部の両方にトレンチパターン（凹部）３１２，３０８を各々形成する。
【００２２】
次に、シリコン基板３０２を酸化して、図８（Ｃ）に示すように、当該シリコン基板３０２の表面（トレンチ３１２，３０８の内面）にシリコン酸化膜３１４を形成する。
【００２３】
続いて、図８（Ｄ）に示すように、シリコン酸化膜３１４上に、ＨＤＰ−ＣＶＤ膜３１６を形成する。ＨＤＰ−ＣＶＤ膜３１６の成膜条件は、例えば、SiH4:60sccm, O2:120sccm, Ar:100sccm, Source-RF出力:3000W, Bias-RF出力:1500Wとし、Ｄ／Ｓ比は５程度とする。このとき、微細ピッチ部（メモリセル部）のＨＤＰ−ＣＶＤ膜３１６中にはボイド３１８が発生し、周辺回路のラフピッチ部のＨＤＰ−ＣＶＤ膜３１６中にはボイドが発生しないようにＤ／Ｓ比を設定する。
【００２４】
次に、ホトリソグラフィ工程により、図９（Ｅ）に示すように、周辺回路のラフピッチ部をレジスト３２０で覆う。続いて、レジスト３２０をマスクとして用い、図９（Ｆ）に示すように、セル部の微細ピッチ部のＨＤＰ−ＣＶＤ膜３１６をエッチングする。このエッチング工程は、ＤＨＦによる薬液処理でもＣＦ系ガスによる処理でも良い。エッチング工程によりボイド３１８の発生している高さ（深さ）までＨＤＰ−ＣＶＤ膜３１６をエッチングする。この時、ＨＤＰ−ＣＶＤ膜３１６はトレンチ底部に残留しても良く、トレンチ側壁のＳｉ基板３０２が露出しても良い。
【００２５】
その後、図９（Ｇ）に示すように、レジスト３２０を除去し、露出しているトレンチ側壁の半導体基板の面３０２を再び酸化して、シリコン酸化膜３２２を形成する。次に、図１０（Ｈ）に示すように、微細ピッチ部及びラフピッチ部の両方に再度ＨＤＰ−ＣＶＤ膜３２４を成膜する。このＨＤＰ−ＣＶＤ成膜条件は、例えば、SiH4:60sccm, O2:100sccm, Ar:100sccm, Source-RF出力:3000W, Bias-RF出力:4000Wとし、Ｄ／Ｓ比は３以下と小さい条件とする。
【００２６】
通常、ＨＤＰ−ＣＶＤ膜３２４を成膜する工程において、Ｄ／Ｓ比を小さく設定している時、ＨＤＰ−ＣＶＤ成膜時のスパッタ成分によりパターンが削れる可能性がある。特に、ＳＴＩ幅が広い箇所では、ＨＤＰ−ＣＶＤの特徴から成膜成分よりもスパッタ成分の速度が速くなる特徴があるため、ラフピッチのパターンは削れ易くなる。しかし、この削れ易いパターンがある周辺回路部においては、一回目のＨＤＰ−ＣＶＤ膜３１６により覆われているため削れることはない。また、Ｄ／Ｓ比を低めに設定しているが、セル内は微細ピッチでスパッタにより削れにくい特徴があるので、Ｓｉ基板３０２を削らずにボイド無く埋め込むことができる。ここで、シリコン窒化膜３０６は、この後工程で除去されるので削れても問題とならない。
【００２７】
続いて、ＣＭＰ (Chemical Mechanical Polishing)法により、図１０（Ｉ）に示すように、ＨＤＰ−ＣＶＤ膜３２４の表面を平坦化する。その後、図１０（Ｊ）に示すように、周知の方法によってシリコン窒化膜３０６を除去する。以上の製造工程により、シリコン基板３０２上にシリコン酸化膜３２４で充填されたＳＴＩ（素子分離領域）が形成され、隣接する素子同士を電気的に分離することができる。
【００２８】
以上のように、本発明の第１の実施例を用いれば、ＨＤＰ−ＣＶＤ成膜時にＳｉ基板の削れを防止しつつ、微細ピッチ部をボイド無く埋め込むことができる。その結果、ボイドによるゲート配線のショートやＳｉ基板の削れによる回路動作不良等が防止され、半導体素子の歩留りが向上する。
【００２９】
また、図５（Ａ）〜（Ｄ）、図６（Ｅ）〜（Ｇ）、図７（Ｈ），（Ｉ）で示すように、微細ピッチ部とラフピッチとでトレンチ加工を別々に２度に分けて形成する方法に比べ、工程数を削減でき、製造コストの増加を抑制することができる。
【００３０】
図１１（Ａ）〜（Ｄ）、図１２（Ｅ）〜（Ｈ）は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。本実施例においては、まず、図１１（Ａ）に示すように、シリコン基板４０２上にシリコン酸化膜４０４及び、シリコン窒化膜４０６を形成する。
【００３１】
次に、図１１（Ｂ）に示すように、フォトリソグラフィ工程及びエッチング工程によって、微細ピッチ部及びラフピッチ部の両方にトレンチパターン（凹部）４１２，４０８を各々形成する。
【００３２】
次に、シリコン基板４０２を酸化して、図１１（Ｃ）に示すように、当該シリコン基板４０２の表面（トレンチ４１２，４０８の内面）にシリコン酸化膜４１４を形成する。
【００３３】
続いて、図１１（Ｄ）に示すように、シリコン酸化膜３１４上に、ＨＤＰ−ＣＶＤ膜４１６を形成する。ＨＤＰ−ＣＶＤ成膜条件は、例えば、SiH4:70sccm, O2:120sccm, Ar:130sccm, Source-RF出力:3000W, Bias-RF出力:1000Wとし、Ｄ／Ｓ比は１０程度とする。このとき、メモリセル部の微細ピッチ部のＨＤＰ−ＣＶＤ膜４１６中にはボイド４１８が発生し、周辺回路のラフピッチ部のＨＤＰ−ＣＶＤ膜４１６中にはボイドが発生しない。
【００３４】
また、微細ピッチ部のボイド４１８からＨＤＰ−ＣＶＤ膜４１６の表面までの距離「ａ」がラフピッチ部のＨＤＰ−ＣＶＤ膜４１６の表面から半導体基板４０２までの距離「ｂ」より小さくなるようにＤ／Ｓ比を設定する。
【００３５】
次に、ＤＨＦ処理により、図１２（Ｅ）に示すように、ＨＤＰ−ＣＶＤ膜４１６をエッチングする。このとき、ラフピッチ部では表面にＳｉ基板４０２の面が露出せず、微細ピッチ部ではボイド４１８が表面に露出してＳｉ基板４０２の面が露出しないようにエッチング量を設定する。
【００３６】
その後、図１２（Ｆ）に示すように、再度ＨＤＰ−ＣＶＤ膜４２４を成膜する。このＨＤＰ−ＣＶＤ膜４２４の成膜条件は、例えば、SiH4:60sccm, O2:100sccm, Ar:100sccm, Source-RF出力:3000W, Bias-RF出力:4000Wとし、Ｄ／Ｓ比は３以下と小さい条件とする。このとき、Ｓｉ基板４０２の面が露出していないため、Ｓｉ基板４０２は削られず、微細ピッチ部にボイド無くＨＤＰ−ＣＶＤ膜４２４が埋め込まれる。
【００３７】
続いて、ＣＭＰ (Chemical Mechanical Polishing)法により、図１２（Ｇ）に示すように、ＨＤＰ−ＣＶＤ膜４２４の表面を平坦化する。その後、図１２（Ｈ）に示すように、周知の方法によってシリコン窒化膜４０６を除去する。以上の製造工程により、シリコン基板４０２上にシリコン酸化膜４２４で充填されたＳＴＩ（素子分離領域）が形成され、隣接する素子同士を電気的に分離することができる。
【００３８】
以上のように、本発明の第２実施例を用いれば、第１実施例と同様に、ＨＤＰ−ＣＶＤ成膜時にＳｉ基板の削れを防止しつつ、微細ピッチ部をボイド無く埋め込むことができる。その結果、ボイドによるゲート配線のショートやＳｉ基板の削れによる回路動作不良等が防止され、半導体素子の歩留りが向上する。また、第１実施例よりも更に工程数を削減（ホトリソグラフィ・酸化・レジスト除去の３工程）できるため、製造コストを抑制できる。
【００３９】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
【符号の説明】
【００４０】
３０２，４０２：半導体（Ｓｉ）基板
３０６，４０６：シリコン窒化膜
３０８，４０８，３１２，４１２：トレンチ
３１６，４１６：第１の絶縁膜（ＨＤＰ−ＣＶＤ膜）
３１８，４１８：ボイド
３２４，４２４：第２の絶縁膜（ＨＤＰ−ＣＶＤ膜）
【図１】
2010225804.tif 000003
【図２】
2010225804.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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