(57)【要約】【課題】センサ回路を低消費電力化する。【解決手段】センサ回路は、入力端子が電源電位ＶＤＤに接続され、出力端子がセンサ素子１の出力端子１０に接続された第１のダイオードＤ１と、入力端子が第１のダイオードＤ１の出力端子およびセンサ素子１の出力端子１０に接続され、出力端子がセンサ素子１の出力端子１１に接続された第２のダイオードＤ２と、入力端子が第２のダイオードＤ２の出力端子およびセンサ素子１の出力端子１１に接続され、出力端子がセンサ回路の出力端子ＯＵＴに接続された第３のダイオードＤ３と、第１の端子がセンサ回路の出力端子ＯＵＴに接続され、第２の端子が接地電位に接続された容量素子と、初期化時にセンサ回路の出力端子ＯＵＴの電圧を接地電位にする初期化スイッチＳＷ１とを備える。【選択図】  図１
2010281761.tif 000002
【特許請求の範囲】
【請求項１】
入力端子が第１の共通電位に接続され、出力端子が物理量に応じて差動信号を出力するセンサ素子の第１の出力端子に接続された第１のダイオードと、
入力端子が前記第１のダイオードの出力端子および前記センサ素子の第１の出力端子に接続され、出力端子が前記センサ素子の第２の出力端子に接続された第２のダイオードと、
入力端子が前記第２のダイオードの出力端子および前記センサ素子の第２の出力端子に接続され、出力端子がセンサ回路の出力端子に接続された第３のダイオードと、
第１の端子が前記センサ回路の出力端子に接続され、第２の端子が第２の共通電位に接続された容量素子と、
初期化時に前記センサ回路の出力端子の電圧を前記第２の共通電位にする第１の初期化スイッチとを備えることを特徴とするセンサ回路。
【請求項２】
請求項１記載のセンサ回路において、
前記第１、第２、第３のダイオードは、それぞれ入力端子に第１の制御端子が接続された第１、第２、第３の第１極性トランジスタで構成されることを特徴とするセンサ回路。
【請求項３】
請求項２記載のセンサ回路において、
前記第１、第２、第３の第１極性トランジスタは、それぞれ第２の制御端子が第１極性トランジスタの出力端子に接続されることを特徴とするセンサ回路。
【請求項４】
請求項２記載のセンサ回路において、
前記第１、第２、第３の第１極性トランジスタは、第２の制御端子が前記センサ回路の出力端子に接続されることを特徴とするセンサ回路。
【請求項５】
請求項４記載のセンサ回路において、
さらに、入力端子および第１の制御端子が前記第１の共通電位に接続され、出力端子が前記第１、第２、第３の第１極性トランジスタの第３の制御端子に接続された第４の第１極性トランジスタと、
初期化時に前記第１、第２、第３の第１極性トランジスタの第３の制御端子を前記第２の共通電位にする第２の初期化スイッチとを備え、
前記第１、第２、第３の第１極性トランジスタの第３の制御端子は、前記第２の制御端子が取り出される第１の不純物領域の外側に形成された第２の不純物領域から取り出されることを特徴とするセンサ回路。
【請求項６】
請求項４記載のセンサ回路において、
さらに、入力端子および第１の制御端子が前記センサ回路の出力端子に接続され、出力端子が前記第１、第２、第３の第１極性トランジスタの第２の制御端子に接続された第４の第１極性トランジスタを備え、
前記第１、第２、第３の第１極性トランジスタの第３の制御端子は、前記第２の制御端子が取り出される第１の不純物領域の外側に形成された第２の不純物領域から取り出され、前記第１の共通電位に接続されることを特徴とするセンサ回路。
【請求項７】
請求項４記載のセンサ回路において、
前記第１、第２、第３の第１極性トランジスタの第３の制御端子は、前記第２の制御端子が取り出される第１の不純物領域の外側に形成された第２の不純物領域から取り出され、前記センサ回路の出力端子に接続されることを特徴とするセンサ回路。
【請求項８】
請求項１記載のセンサ回路において、
前記第１、第２、第３のダイオードは、それぞれ出力端子に第１の制御端子が接続された第１、第２、第３の第２極性トランジスタで構成されることを特徴とするセンサ回路。
【請求項９】
請求項１乃至８のいずれか１項に記載のセンサ回路を搭載したことを特徴とするセンサノード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサノードに用いるセンサ回路に関するものであり、特にセンサ回路の低電力化技術に関するものである。
【背景技術】
【０００２】
振動検出を行う振動センサ用のセンサ回路が使用される従来のセンサノードシステムの構成を図１１に示す（例えば、特許文献１参照）。センサノードシステムは、センサノードチップ５０と、受信装置６０とから構成される。センサノードチップ５０は、計測の対象となる物理量を検知するセンサ素子５１と、センサ素子５１が検知した信号を増幅するセンサ回路５２と、センサ回路５２の出力信号をＡ／Ｄ変換して検知データとして出力するＡ／Ｄ変換部５３と、例えば検知データを圧縮する処理や検知データにチップの識別情報を付加する処理等を行うＣＰＵ５４と、ＣＰＵ５４のプログラムを記憶するメモリ５５と、ＣＰＵ５４から出力される検知データを受信装置６０に無線送信する無線部５６と、センサノードチップ５０の各構成に電力を供給する電源５７とを備えている。
【０００３】
従来のセンサ素子５１とセンサ回路５２の回路図を図１２に示す。センサ素子５１の等価回路は、差動構成の可変容量素子Ｃ５１０，Ｃ５１１と２つの容量素子Ｃ５１２，Ｃ５１３とで表される。可変容量素子Ｃ５１０とＣ５１１とが接続される接点は接地電位に接続され、可変容量素子Ｃ５１０，Ｃ５１１のもう一方の接点はそれぞれ容量素子Ｃ５１２，Ｃ５１３を介して電源電位に接続されている。可変容量素子Ｃ５１０と容量素子Ｃ５１２との接点は、センサ回路５２を構成する差動増幅器Ａ５２０の非反転入力端子に接続され、可変容量素子Ｃ５１１と容量素子Ｃ５１３との接点は、差動増幅器Ａ５２０の反転入力端子に接続されている。
【０００４】
このセンサ素子５１とセンサ回路５２の動作について説明する。可変容量素子Ｃ５１０，Ｃ５１１は、ＭＥＭＳプロセスによりシリコンチップ上に微細構造で形成される。具体的には、固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。ここで、２つの可変容量素子Ｃ５１０，Ｃ５１１の静電容量は、差動で変化する。可変容量素子Ｃ５１０と容量素子Ｃ５１２との接点の電圧は、可変容量素子Ｃ５１０と容量素子Ｃ５１２のそれぞれの容量値により電源電圧が分圧された電圧となる。同様に、可変容量素子Ｃ５１１と容量素子Ｃ５１３との接点の電圧は、可変容量素子Ｃ５１１と容量素子Ｃ５１３のそれぞれの容量値により電源電圧が分圧された電圧となる。可変容量素子Ｃ５１０，Ｃ５１１の静電容量は差動で変化するため、差動信号が差動増幅器Ａ５２０に入力されることになり、増幅された信号が差動増幅器Ａ５２０から出力される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−０２４５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１１に示したセンサノードシステムに図１２に示したセンサ回路を適用すると、外部の振動などの物理量を検出している間、センサ回路に定常電流が流れ続けるため、限られたエネルギー源で動作するセンサノードチップの動作時間が短くなってしまうという問題があった。
【０００７】
本発明は、上記課題を解決するためになされたもので、センサ回路を低消費電力化することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のセンサ回路（第１の実施の形態）は、入力端子が第１の共通電位に接続され、出力端子が物理量に応じて差動信号を出力するセンサ素子の第１の出力端子に接続された第１のダイオードと、入力端子が前記第１のダイオードの出力端子および前記センサ素子の第１の出力端子に接続され、出力端子が前記センサ素子の第２の出力端子に接続された第２のダイオードと、入力端子が前記第２のダイオードの出力端子および前記センサ素子の第２の出力端子に接続され、出力端子がセンサ回路の出力端子に接続された第３のダイオードと、第１の端子が前記センサ回路の出力端子に接続され、第２の端子が第２の共通電位に接続された容量素子と、初期化時に前記センサ回路の出力端子の電圧を前記第２の共通電位にする第１の初期化スイッチとを備えることを特徴とするものである。
【０００９】
また、本発明のセンサ回路の１構成例（第２の実施の形態）において、前記第１、第２、第３のダイオードは、それぞれ入力端子に第１の制御端子が接続された第１、第２、第３の第１極性トランジスタで構成されることを特徴とするものである。
また、本発明のセンサ回路の１構成例（第３の実施の形態）において、前記第１、第２、第３の第１極性トランジスタは、それぞれ第２の制御端子が第１極性トランジスタの出力端子に接続されることを特徴とするものである。
また、本発明のセンサ回路の１構成例（第４の実施の形態）において、前記第１、第２、第３の第１極性トランジスタは、第２の制御端子が前記センサ回路の出力端子に接続されることを特徴とするものである。
また、本発明のセンサ回路の１構成例（第５の実施の形態）は、さらに、入力端子および第１の制御端子が前記第１の共通電位に接続され、出力端子が前記第１、第２、第３の第１極性トランジスタの第３の制御端子に接続された第４の第１極性トランジスタと、初期化時に前記第１、第２、第３の第１極性トランジスタの第３の制御端子を前記第２の共通電位にする第２の初期化スイッチとを備え、前記第１、第２、第３の第１極性トランジスタの第３の制御端子は、前記第２の制御端子が取り出される第１の不純物領域の外側に形成された第２の不純物領域から取り出されることを特徴とするものである。
【００１０】
また、本発明のセンサ回路の１構成例（第６の実施の形態）は、さらに、入力端子および第１の制御端子が前記センサ回路の出力端子に接続され、出力端子が前記第１、第２、第３の第１極性トランジスタの第２の制御端子に接続された第４の第１極性トランジスタを備え、前記第１、第２、第３の第１極性トランジスタの第３の制御端子は、前記第２の制御端子が取り出される第１の不純物領域の外側に形成された第２の不純物領域から取り出され、前記第１の共通電位に接続されることを特徴とするものである。
また、本発明のセンサ回路の１構成例（第７の実施の形態）において、前記第１、第２、第３の第１極性トランジスタの第３の制御端子は、前記第２の制御端子が取り出される第１の不純物領域の外側に形成された第２の不純物領域から取り出され、前記センサ回路の出力端子に接続されることを特徴とするものである。
また、本発明のセンサ回路の１構成例（第８の実施の形態）において、前記第１、第２、第３のダイオードは、それぞれ出力端子に第１の制御端子が接続された第１、第２、第３の第２極性トランジスタで構成されることを特徴とするものである。
また、本発明のセンサノードは、センサ回路を搭載したことを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、センサ素子の出力に応じて、第１のダイオードと第３のダイオードの組と、第２のダイオードとが交互にオン状態を繰り返すようにすることで、第１の共通電位から第２の共通電位に流れる直流電流をダイオードのリーク電流程度（サブマイクロアンペア以下）に低減することができる。その結果、本発明のセンサ回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。したがって、センサノードチップの電源部の発電量を大きくする必要がなく、発電機構の体積を小さくすることができる。そのため、センサノードチップの小型化が達成され、いままでサイズの制約で埋め込むことができなかった物や人の部分にもセンサノードチップを埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。
【００１２】
また、本発明では、第１、第２、第３の第１極性トランジスタの第２の制御端子を第１極性トランジスタの出力端子に接続することにより、例えば物理量として振動を検出する場合において、振動が小さい場合であっても感度を高感度化して検出することができる。
【００１３】
また、本発明では、第１、第２、第３の第１極性トランジスタの第２の制御端子をセンサ回路の出力端子に接続することにより、回路面積を小面積化することができる。
【００１４】
また、本発明では、入力端子および第１の制御端子が第１の共通電位に接続され、出力端子が第１、第２、第３の第１極性トランジスタの第３の制御端子に接続された第４の第１極性トランジスタと、初期化時に第１、第２、第３の第１極性トランジスタの第３の制御端子を第２の共通電位にする第２の初期化スイッチとを設けることにより、例えば物理量として振動を検出する場合において、振動による検知信号によらずに容量素子に電荷が流入してしまうという現象を低減することができる。
【００１５】
また、本発明では、入力端子および第１の制御端子がセンサ回路の出力端子に接続され、出力端子が第１、第２、第３の第１極性トランジスタの第２の制御端子に接続された第４の第１極性トランジスタを設けることにより、例えば物理量として振動を検出する場合において、振動による検知信号によらずに容量素子に電荷が流入してしまうという現象を低減することができる。
【００１６】
また、本発明では、第１、第２、第３の第１極性トランジスタの第３の制御端子をセンサ回路の出力端子に接続することにより、第３の制御端子を第１の共通電位に接続した場合に容量素子に流れていた電荷を抑制することができる。
【００１７】
また、本発明では、第１、第２、第３のダイオードを、それぞれ出力端子に第１の制御端子が接続された第１、第２、第３の第２極性トランジスタで構成することにより、例えば物理量として振動を検出する場合において、振動が小さい場合であっても感度を高感度化して検出することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係るセンサ回路の各部の動作波形を示す図である。
【図３】本発明の第２の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図４】本発明の第３の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図５】本発明の第４の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図６】ＮＭＯＳトランジスタの構造を示す断面図である。
【図７】本発明の第５の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図８】本発明の第６の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図９】本発明の第７の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図１０】本発明の第８の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図１１】従来のセンサノードシステムの構成を示すブロック図である。
【図１２】従来のセンサ素子とセンサ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１９】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
図１に示す差動構成の可変容量素子ＶＣ１とＶＣ２とは、センサ素子１を構成している。可変容量素子ＶＣ１とＶＣ２とが接続される接点は接地電位に接続されている。可変容量素子ＶＣ１，ＶＣ２は、ＭＥＭＳプロセスによりシリコンチップ上に微細構造で形成され、それぞれ固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。２つの可変容量素子ＶＣ１，ＶＣ２の静電容量は、外部から加えられる振動に応じて差動で変化する。
【００２０】
センサ回路２は、アノード端子が電源電位ＶＤＤに接続され、カソード端子がセンサ素子１の第１の出力端子１０に接続された第１のダイオードＤ１と、アノード端子が第１のダイオードＤ１のカソード端子およびセンサ素子１の第１の出力端子１０に接続され、カソード端子がセンサ素子１の第２の出力端子１１に接続された第２のダイオードＤ２と、アノード端子が第２のダイオードＤ２のカソード端子およびセンサ素子１の第２の出力端子１１に接続され、カソード端子がセンサ回路２の出力端子ＯＵＴに接続された第３のダイオードＤ３と、第１の端子が出力端子ＯＵＴに接続され、第２の端子が接地電位に接続された容量素子Ｃ１と、第１の端子が出力端子ＯＵＴに接続され、第２の端子が接地電位に接続され、制御端子が初期化端子ＲＳＴに接続された初期化スイッチＳＷ１とから構成される。
【００２１】
本実施の形態のセンサ回路２の動作について図２を用いて説明する。図１１に示したセンサノードチップに本実施の形態のセンサ素子１およびセンサ回路２を適用する場合、時刻Ｔ０以前のセンサノードチップの初期化時に図示しない制御回路から初期化端子ＲＳＴに与えられる初期化信号により初期化スイッチＳＷ１がオン状態となり、容量素子Ｃ１の電荷が放電される。その後、制御回路は初期化スイッチＳＷ１をオフ状態にし、センサ回路２は入力待ちの状態となる。
【００２２】
時刻Ｔ０においてセンサノードチップに振動が加えられると、センサ素子１の２つの可変容量素子ＶＣ１，ＶＣ２の静電容量は、差動で変化する。このとき、可変容量素子ＶＣ１の可動電極は振動に応じて固定電極に近づいたり固定電極から遠ざかったりするので、可変容量素子ＶＣ１の静電容量は増加と減少を交互に繰り返すことになる。したがって、センサ素子１の第１の出力端子１０から出力される検知信号ＢＰは、図２（Ａ）に示すように増加と減少を交互に繰り返す信号となる。同様に、センサ素子１の第２の出力端子１１から出力される検知信号ＢＮも、図２（Ｂ）に示すように増加と減少を交互に繰り返す信号となる。上記のとおり、可変容量素子ＶＣ１，ＶＣ２の静電容量は差動で変化するので、検知信号ＢＰとＢＮの位相は１８０°異なる。
【００２３】
検知信号ＢＰがＨｉｇｈで検知信号ＢＮがＬｏｗのとき第１のダイオードＤ１および第３のダイオードＤ３はオフ状態となり、検知信号ＢＰがＬｏｗで検知信号ＢＮがＨｉｇｈのとき第１のダイオードＤ１および第３のダイオードＤ３はオン状態となる。一方、検知信号ＢＰがＨｉｇｈで検知信号ＢＮがＬｏｗのとき第２のダイオードＤ２はオン状態となり、検知信号ＢＰがＬｏｗで検知信号ＢＮがＨｉｇｈのとき第２のダイオードＤ２はオフ状態となる。このように、検知信号ＢＰ，ＢＮにより第１のダイオードＤ１と第３のダイオードＤ３の組と、第２のダイオードＤ２とが交互にオン状態を繰り返し、容量素子Ｃ１に徐々に電荷が蓄積され、センサ回路２の出力信号ＳＯの電圧が上昇する（図２（Ｃ））。
【００２４】
図１１に示したセンサノードチップ５０のＡ／Ｄ変換部５３は、センサ回路２の出力信号ＳＯを閾値処理し、図２（Ｄ）に示すような制御信号を出力する。図２（Ｃ）、図２（Ｄ）の例では、時刻Ｔ０からΔＴ１後の時刻Ｔ１においてセンサ回路２の出力信号ＳＯが閾値以上となるので、Ａ／Ｄ変換部５３から出力される制御信号がＨｉｇｈとなる。
【００２５】
以上のように、本実施の形態では、センサ素子１の出力に応じて、第１のダイオードＤ１と第３のダイオードＤ３の組と、第２のダイオードＤ２とが交互にオン状態を繰り返すようにすることで、電源電位ＶＤＤから接地電位に流れる直流電流をダイオードのリーク電流程度（サブマイクロアンペア以下）に低減することができる。したがって、本実施の形態のセンサ素子１およびセンサ回路２を用いれば、センサ素子１およびセンサ回路２を搭載するセンサノードチップの電力をナノワットレベルの極限まで低減することができる。
【００２６】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第１の実施の形態の第１、第２、第３のダイオードＤ１，Ｄ２，Ｄ３の具体例として、それぞれゲート端子Ｇとドレイン端子Ｄを接続した第１、第２、第３のＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３を用いたものである。
【００２７】
第１のＮＭＯＳトランジスタＱ１のゲート端子Ｇおよびドレイン端子Ｄは電源電位ＶＤＤに接続され、ソース端子Ｓはセンサ素子１の第１の出力端子１０に接続される。第２のＮＭＯＳトランジスタＱ２のゲート端子Ｇおよびドレイン端子Ｄは第１のＮＭＯＳトランジスタＱ１のソース端子Ｓおよびセンサ素子１の第１の出力端子１０に接続され、ソース端子Ｓはセンサ素子１の第２の出力端子１１に接続される。第３のＮＭＯＳトランジスタＱ３のゲート端子Ｇおよびドレイン端子Ｄは第２のＮＭＯＳトランジスタＱ２のソース端子Ｓおよびセンサ素子１の第２の出力端子１１に接続され、ソース端子Ｓはセンサ回路２の出力端子ＯＵＴに接続される。その他の構成は第１の実施の形態と同じである。
こうして、本実施の形態では、第１の実施の形態で説明した効果を得ることができる。
【００２８】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第２の実施の形態において、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のボディ端子ＢをそれぞれＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のソース端子Ｓに接続したものである。
【００２９】
各ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のソース端子Ｓの電圧は接地電位よりも高いため、ＭＯＳトランジスタのボディバイアス効果によりＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３の閾値電圧が低下し、オン状態とオフ状態の遷移が行いやすくなる。すなわち、センサ素子１の可変容量素子ＶＣ１，ＶＣ２の静電容量の変化量が小さくても、容量素子Ｃ１に電荷を貯めることができるようになる。その結果、本実施の形態では、振動検知の感度を向上させることができる。
【００３０】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第３の実施の形態において、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のボディ端子Ｂをセンサ回路２の出力端子ＯＵＴに接続したものである。
【００３１】
本実施の形態では、第３の実施の形態に比べて、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のボディ端子Ｂを共通化することができ、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３から引き出す端子を１つにできるため、回路面積を小面積化することができる。
【００３２】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。ＮＭＯＳトランジスタの断面図を図６に示す。図６において、６０はＰ型のボディ、６１はＮ型のウエル、６２はドレイン端子Ｄに接続されるＮ型領域、６３はソース端子Ｓに接続されるＮ型領域、６４はゲート端子Ｇに接続される電極、６５はボディ端子Ｂに接続されるＰ+型領域、６６はウエル端子Ｗに接続されるＮ+型領域である。
【００３３】
通常のＣＭＯＳでは、Ｐ型のボディ６０の外側にＮ型のウエル６１が形成され、ウエル端子Ｗは電源電位ＶＤＤに接続される。したがって、第４の実施の形態のようにボディ端子Ｂを電源電位ＶＤＤと接地電位との間の中間電位に設定すると、ボディ６０とウエル６１との間に接続されるＰＮ接合の逆バイアスの電圧が低下し、ウエル６１とボディ６０との間に意図しない電流が流れるため、振動による検知信号によらずに電源電位ＶＤＤから容量素子Ｃ１に電荷が流入してしまう。
【００３４】
本実施の形態は、このような問題を解決するものである。図７は本実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。本実施の形態は、第４の実施の形態において、さらに、ゲート端子Ｇおよびドレイン端子Ｄが電源電位ＶＤＤに接続され、ソース端子ＳがＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３の共通のウエル端子Ｗに接続された第４のＮＭＯＳトランジスタＱ４を設けると共に、第１の端子がウエル端子Ｗに接続され、第２の端子が接地電位に接続され、制御端子が初期化端子ＲＳＴに接続された初期化スイッチＳＷ２を設けたものである。なお、図７におけるＤ４はＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のボディ端子Ｂとウエル端子Ｗとの間に形成されるダイオードを表したものであって、ダイオードを新たに挿入することを意味するものではない。
【００３５】
本実施の形態の動作について説明する。第１の実施の形態と同様に、センサノードチップの初期化時に図示しない制御回路から初期化端子ＲＳＴに与えられる初期化信号により初期化スイッチＳＷ１，ＳＷ２がオン状態となり、その後、制御回路は初期化スイッチＳＷ１，ＳＷ２をオフ状態にし、センサ回路２は入力待ちの状態となる。このとき、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のウエル端子Ｗは、電源電位ＶＤＤからダイオード接続のＮＭＯＳトランジスタＱ４の閾値電圧分降下した電位に設定される。センサ素子１およびセンサ回路２によって振動を検出する動作は、第１の実施の形態で説明したとおりである。
【００３６】
本実施の形態では、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のウエル端子Ｗが電源電位ＶＤＤに接続される場合に比べて、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のウエルからボディに流れる電流を低減することができるので、振動による検知信号によらずに容量素子Ｃ１に電荷が流入してしまうという現象を低減することができる。
【００３７】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図８は本発明の第６の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第４の実施の形態において、さらに、ゲート端子Ｇおよびドレイン端子Ｄがセンサ回路２の出力端子ＯＵＴに接続され、ソース端子ＳがＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のボディ端子Ｂに接続された第４のＮＭＯＳトランジスタＱ５を設けたものである。図７の場合と同様に、図８におけるＤ４はＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のボディ端子Ｂとウエル端子Ｗとの間に形成されるダイオードを表したものであって、ダイオードを新たに挿入することを意味するものではない。
【００３８】
本実施の形態では、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のウエル端子Ｗからボディ端子Ｂに電流が流れてしまう場合でも、ダイオード接続のＮＭＯＳトランジスタＱ５を挿入したことで、出力端子ＯＵＴに流入する電荷を抑制することができる。その結果、本実施の形態では、第５の実施の形態と同様に、振動による検知信号によらずに容量素子Ｃ１に電荷が流入してしまうという現象を低減することができる。
【００３９】
［第７の実施の形態］
次に、本発明の第７の実施の形態について説明する。図９は本発明の第７の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第４の実施の形態において、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のウエル端子Ｗをセンサ回路２の出力端子ＯＵＴに接続したものである。本実施の形態では、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のウエル電位をボディ電位と同電位にすることで、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のウエル端子Ｗを電源電位ＶＤＤに接続した場合に容量素子Ｃ１に流れていた電荷を抑制することができる。
【００４０】
［第８の実施の形態］
次に、本発明の第８の実施の形態について説明する。図１０は本発明の第８の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第２の実施の形態において、ダイオード接続のＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３の代わりに、ダイオード接続のＰＭＯＳトランジスタＱ６，Ｑ７，Ｑ８を用いたものである。
【００４１】
ＰＭＯＳトランジスタのボディ端子は電源電位ＶＤＤに接続されるため、ＮＭＯＳトランジスタに比べてボディバイアス効果を低減することができ、ダイオード接続の閾値電圧を下げることができるため、オン状態とオフ状態の遷移が行いやすくなる。また、ＣＭＯＳ構成において、ＰＭＯＳに埋め込みチャネルのトランジスタを用いた場合、飽和電流をＮＭＯＳトランジスタと揃えるために、ＰＭＯＳの閾値電圧を下げるのが一般的である。したがって、ダイオード接続のＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることで、ダイオード接続の閾値電圧を下げることができ、オン状態とオフ状態の遷移が行いやすくなる。すなわち、センサ素子１の可変容量素子ＶＣ１，ＶＣ２の静電容量の変化量が小さくても、容量素子Ｃ１に電荷を貯めることができるようになり、第３の実施の形態と同様に、振動検知の感度を向上させることができる。
【００４２】
なお、第１〜第８の実施の形態では、センサ素子１およびセンサ回路２を振動検出に用いる場合について説明しているが、これに限るものではなく、本発明を振動検出以外に適用することも可能である。
【産業上の利用可能性】
【００４３】
本発明は、センサノードに用いるセンサ回路に適用することができる。
【符号の説明】
【００４４】
１…センサ素子、２…センサ回路、ＶＣ１，ＶＣ２…可変容量素子、Ｄ１，Ｄ２，Ｄ３…ダイオード、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５…ＮＭＯＳトランジスタ、Ｑ６，Ｑ７，Ｑ８…ＰＭＯＳトランジスタ、Ｃ１…容量素子、ＳＷ１，ＳＷ２…初期化スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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