(57)【要約】【課題】本発明は、光リークがなく、高品質の表示が可能な電気光学装置及び電子機器を提供する。【解決手段】本発明の液晶装置は、スイッチング素子基板１０及び対向基板２０間に液晶層５０を挟持してなり、スイッチング素子基板１０の液晶層側に画素電極３５と、画素電極３５と接続されたスイッチング素子４１とを有しており、スイッチング素子４１は、スイッチング素子基板１０の面方向に揺動する可動電極２２を有し、この可動電極２２との間に静電気力を作用させて可動電極２２と画素電極３５との接続状態をスイッチングする素子となっている。【選択図】図４
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【特許請求の範囲】
【請求項１】
一対の基板間に電気光学物質を挟持してなり、一方の前記基板の前記電気光学物質側に、画素電極と、前記画素電極と接続されたスイッチング素子とを有する電気光学装置であって、
前記スイッチング素子は、前記基板の面方向に揺動する前記可動電極を有し、前記可動電極と前記画素電極との接続状態をスイッチングする素子であることを特徴とする電気光学装置。
【請求項２】
前記スイッチング素子が、前記基板上に形成された素子収容室の内部に配置され、前記素子収容室が、前記基板上に形成された定電位配線に接続されていることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記電気光学物質は、液晶であることを特徴とする請求項１に記載の電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置及び電子機器に関するものである。
【背景技術】
【０００２】
近年、液晶パネルを用いたプロジェクターにおいて、高輝度化がますます要求されている。プロジェクター用途の液晶パネルでは、画素スイッチング素子としてＨＴＰＳ（高温ポリシリコン）ＴＦＴが使用されているが、投射表示用の光源からの強烈な入射光によりＴＦＴに光リークが生じやすく、リークにより画素ごとに輝度ムラが生じたり、縦クロストークが生じることによる表示品質の低下が課題となっている。このような光リークを低減するために、ＴＦＴの形成領域に遮光構造を設けたり、付加容量を設けることが成されている（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３３７４７１７号公報
【特許文献２】特許第３６７４２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、遮光構造を設けたとしても、ＴＦＴの側方を回り込む光を完全に遮断することはできず、光リークを完全に防止することはできない。また、光リークをさらに少なくするために遮光構造や付加容量を大きくすると、画素の開口率が低下して高輝度化の要請に応えられなくなる。
【０００５】
本発明は、上記従来技術の問題点に鑑み成されたものであって、光リークが無く、高品質の表示が可能な電気光学装置及び電子機器を提供することを目的の一つとする。
【課題を解決するための手段】
【０００６】
本発明の電気光学装置は、上記課題を解決するために、一対の基板間に電気光学物質を挟持してなり、一方の基板の電気光学物質側に、画素電極と、画素電極と接続されたスイッチング素子とを有する電気光学装置であって、スイッチング素子が、固定電極と可動電極との間に静電気力を作用させて可動電極と画素電極との接続状態をスイッチングする素子であることを特徴とする。
【０００７】
本発明によれば、スイッチング素子が、固定電極と可動電極との間に静電気力を作用させて可動電極と画素電極との接続状態をスイッチングする、所謂ＭＥＭＳ素子であることから、オフ状態で可動電極と固定電極とが空間的に離れており、スイッチに光が入射してもリークは生じない。したがって、リークによって画素電極電位が変動することがなく、輝度ムラを生じたり、縦クロストークが生じることもない。また、光リークが生じないのでスイッチング素子の形成領域に遮光膜を設ける必要がなくなる。
【０００８】
また、スイッチング素子が、基板の面方向に揺動する可動電極を有することが好ましい。
本発明によれば、可動電極が基板の面方向に揺動するラテラル構造のスイッチング素子であることから、スイッチング素子の高さ方向を縮小することができるので、基板の厚さを薄くすることが可能になる。
【０００９】
また、スイッチング素子が、基板上に形成された素子収容室の内部に配置されていることが好ましい。
本発明によれば、可動電極の揺動に支障を来たすことがなくなり、良好なスイッチング動作が可能で、信頼性に優れた液晶装置を提供することができる。
【００１０】
また、素子収容室が、基板上に形成された定電位配線に接続されていることが好ましい。
本発明によれば、素子収容室を定電位にすることで画素電極とスイッチング素子との間が電気的にシールドされる。これにより、素子収容室内のスイッチング動作における外場の影響を遮断することができるので、良好な接続を行える。
【００１１】
また、前記基板上に、層間絶縁膜を介して積層された複数の配線層が形成されており、前記素子収容室が、複数の前記配線層の配線材料を積層してなる構造を有することが好ましい。
本発明によれば、スイッチング素子の可動に十分な空間を確保することができる。
【００１２】
また、前記素子収容室の側壁部が、前記スイッチング素子の前記固定電極及び前記可動電極と同一の前記配線層に形成されていることが好ましい。
本発明によれば、素子収容室の側壁部を配線形成工程と同時に形成することが可能なため、製造効率がよい。
【００１３】
また、前記素子収容室の天井部が、前記側壁部を構成する前記配線層よりも上層の前記配線層の配線材料からなり、前記天井部と前記側壁部とが接続されていることが好ましい。
本発明によれば、配線材料からなる天井部と側壁部とにより素子収容室が構成されることとなり、スイッチング素子の動作により発生する電界を遮断し、液晶や画素電極の画素電極の電位に漏れ電界が影響するのを防止することができる。
【００１４】
また、前記天井部を厚さ方向に貫通する貫通孔を有することが好ましい。
本発明によれば、素子収容室をエッチングにて形成する際、天井部に設けられた貫通孔を通じてエッチング液等を下層側へ供給することができる。
【００１５】
また、前記天井部上に、さらに上層の前記配線層の配線材料からなる被覆層が形成されていることが好ましい。
本発明によれば、天井部上に被覆層を形成することによって、天井部に形成された貫通孔を閉塞することができ、これによって、素子収容室を密閉空間とすることが可能となる。
これにより、素子収容室内を真空状態としたり、不活性ガスや液体等を封入させることが可能となる。これによって、スイッチング素子のスイッチング動作に支障を来たす要因を排除することが可能となり、良好なスイッチング動作が行える。また、スイッチング素子の酸化を防止して劣化等を抑えることも可能である。
【００１６】
本発明のスイッチは、上記課題を解決するために、層間絶縁膜を介して積層された複数の配線層を有する基板と、複数の前記配線層のうち少なくとも一つの前記配線層に形成された固定電極及び可動電極並びに端子電極と、複数の前記配線層の配線材料を積層してなる構造を有し、前記固定電極及び前記可動電極並びに前記端子電極を内部に収容する素子収容室と、を有している。
本発明によれば、同一の配線層に形成された固定電極、可動電極及び端子電極が、素子収容室内に収容されることから、スイッチング動作に支障を来たす要因がなくなって、良好な接続を行える。
【００１７】
本発明のスイッチの製造方法は、上記課題を解決するために、層間絶縁膜を介して積層された複数の配線層を有する基板と、複数の前記配線層のうち少なくとも一つの前記配線層に形成された固定電極及び可動電極並びに端子電極と、複数の前記配線層の配線材料を積層してなる構造を有し、前記固定電極及び前記可動電極並びに前記端子電極を内部に収容する素子収容室と、を有するスイッチの製造方法であって、前記基板上に第１の薄膜を形成する工程と、前記第１の薄膜をパターニングすることで、前記固定電極及び前記可動電極並びに前記端子電極と、前記素子収容室の側壁部と、を形成する工程と、前記側壁部の内部に犠牲膜を形成する工程と、前記第１の薄膜及び前記犠牲膜上に第２の薄膜を形成する工程と、前記第２の薄膜をパターニングすることで、前記素子収容室の天井部と、前記天井部を貫通して前記犠牲膜に達する貫通孔とを形成する工程と、前記貫通孔を介してエッチャントを供給することで前記犠牲膜を除去する工程と、を有している。
【００１８】
本発明によれば、固定電極、可動電極及び端子電極の形成と同時に素子収容室の側壁部が形成される。また、天井部を貫通する貫通孔を通じてエッチャントを供給して、側壁部の内側に形成された犠牲膜を除去することによって、固定電極、可動電極及び端子電極が空隙内に開放されるとともに素子収容室が形成される。これにより、従来よりもエッチング工程を少なくすることができるので、製造効率が向上する。
【００１９】
本発明の電気光学装置の駆動方法は、前記固定電極に入力する電位のローレベルを、前記可動電極に入力するハイレベル電位とローレベル電位の中間値にほぼ等しくすることを特徴とする。
本発明によれば、各電極の電位を比較的低く抑えつつ、確実にスイッチング素子を動作させることができる。
【００２０】
本発明の電子機器は、先に記載の電気光学装置を備えている。
本発明によれば、ＭＥＭＳスイッチを用いた光リークのない高表示品質の表示手段を具備した電子機器が得られる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る液晶装置の概略構成図。
【図２】液晶装置の等価回路図。
【図３】スイッチング素子基板の概略構成を示す平面図。
【図４】図３の部分断面図。
【図５】スイッチング素子基板の製造方法のフローチャート図。
【図６】スイッチング素子基板の製造工程における概略断面図。
【図７】スイッチング素子基板の製造工程における概略断面図。
【図８】スイッチング素子基板の製造工程における概略断面図。
【図９】実施形態における駆動方法を示すタイミングチャート。
【図１０】従来の駆動方法を示すタイミングチャート。
【図１１】プロジェクターの一構成例を示す平面配置図。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００２３】
図１を参照して本発明に係る液晶装置の具体的な構成例について説明する。
図１（ａ），（ｂ）に示すように、液晶装置１００（電気光学装置）は、スイッチング素子基板１０と、対向基板２０とが、平面視略矩形枠状のシール材５２を介して貼り合わされ、このシール材５２によって区画された領域内に液晶層５０（電気光学物質）が封入された構成を備える。シール材５２の内側の領域には、遮光性材料からなる周辺見切部５３が矩形枠状に形成されている。シール材５２の外側の周辺回路領域には、データ線駆動回路１０１及び外部回路実装端子２０２がスイッチング素子基板１０の一辺に沿って配設されており、この一辺に隣接する２辺に沿って走査線駆動回路１０４，１０４が設けられている。スイッチング素子基板１０の残る一辺には、表示部５の両側に設けられた走査線駆動回路１０４，１０４間を接続する複数の配線１０５が形成されている。また、対向基板２０の角部には、スイッチング素子基板１０と対向基板２０との間で電気的導通をとるための基板間導通材１０６が配設されている。
【００２４】
図２は、本実施形態に係る液晶装置１００の等価回路図である。
液晶装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路１０４、データ線駆動回路１０１が配置されている。また表示部５には、走査線駆動回路１０４から延びる複数の走査線３６と、データ線駆動回路１０１から延びる複数のデータ線３８とが形成されており、これらの交差位置に対応して画素４０が設けられている。そして、各画素に各画素電極３５へ所定の画像信号を供給するためのスイッチング素子４１が形成されている。スイッチング素子４１は、ＭＥＭＳ技術を利用したマイクロ接点開閉器、いわゆるＭＥＭＳスイッチであってドレイン電極１８（図３参照）と画素電極３５との接続状態をスイッチングする。
【００２５】
走査線駆動回路１０４は、ｍ本の走査線３６（Ｇ１、Ｇ２、…、Ｇｍ）を介して各々の画素４０に接続されており、これら１行目からｍ行目までの走査線３６を順次選択し、画素４０に設けられたスイッチング素子４１のオンタイミングを規定する選択信号を、選択した走査線３６を介して供給する。
データ線駆動回路１０１は、ｎ本のデータ線３８（Ｓ１、Ｓ２、…、Ｓｎ）を介して各々の画素４０に接続されており、画素４０の各々に対して画素データを規定する画像信号を供給する。
【００２６】
図３は、本実施形態に係るスイッチング素子４１を示す平面図であり、図４は、図３のＡ−Ａ線に沿う位置におけるスイッチング素子基板１０の部分断面図である。
本実施形態のスイッチング素子基板１０は、基板本体１０Ａ、スイッチング素子４１、画素電極３５等を主体として構成されている。基板本体１０Ａ上には層間絶縁膜を介して複数の配線層が形成されており、これら複数の配線層の配線材料を積層して構成される素子収容室７内にスイッチング素子４１が収容されている。
【００２７】
本実施形態のスイッチング素子４１は、ラテラル構造のカンチレバー４２を備えている。図３及び図４に示すように、カンチレバー４２は、データ線３８から図示上方に立設された支持部２１と、支持部２１の上部に形成されたソース電極１９と、ソース電極１９から基板本体１０Ａの面方向に延出された可動電極２２とを有している。また、可動電極２２の側方には、固定電極としてのゲート電極１７が設けられるとともに、可動接点２２ａの近傍に端子電極としてのドレイン電極１８が設けられている。
【００２８】
スイッチング素子４１において、ゲート電極１７とカンチレバー４２との間に電圧を印加すると、ゲート電極１７とカンチレバー４２との間に発生する静電気力により可動電極２２が基板の面方向に揺動する。これにより、可動電極２２の可動接点２２ａを、ドレイン電極１８に対して接触／非接触状態に制御することができる。
【００２９】
以下に、スイッチング素子基板１０の構成について詳述する。
スイッチング素子基板１０を構成する基板本体１０Ａはガラスや石英等の透光性材料からなり、その表面上に不図示の下地膜を介して、データ線３８及び接続配線１７ａ、１８ａを含む導電パターン３７が形成されている。導電パターン３７を含む基板本体１０Ａ上の領域に、例えばシリコン窒化膜からなる第１層間絶縁膜１２が形成されている。
【００３０】
第１層間絶縁膜１２上方の第１層間絶縁膜１２から離間した位置に、可動電極２２、ソース電極１９、ゲート電極１７、ドレイン電極１８及び走査線３６が形成されている。これら可動電極２２、ソース電極１９、ゲート電極１７及びドレイン電極１８は、第１層間絶縁膜１２上に形成された第２層間絶縁膜２４上の配線層に形成されており、素子収容室７内において第２層間絶縁膜２４が部分的に除去されているため、素子収容室７の底壁を成す第１層間絶縁膜１２から離間した位置に配置されている。
【００３１】
ソース電極１９は、データ線３８と平面的に重なるように形成されており、第１層間絶縁膜１２を貫通する支持部２１によってデータ線３８と接続されている。ソース電極１９から延出された可動電極２２は、基端側が固定端としてソース電極１９に固定され、先端側が自由端として宙に浮いた片持ち梁構成とされている。
【００３２】
ゲート電極１７は、ソース電極１９とドレイン電極１８との間に配置され、その表面には高誘電率の絶縁膜からなるキャップ層１６が設けられている。ゲート電極１７は、第１層間絶縁膜１２の下層側の配線層に形成された接続配線１７ａと接続されている。接続配線１７ａは、ゲート電極１７との接続位置から素子収容室７の外側に引き出され、走査線３６と平面的に重なる位置で走査線３６と接続されている。
【００３３】
ドレイン電極１８は、可動電極２２の先端部近傍に、可動接点２２ａと接触可能に形成されている。ドレイン電極１８は、第１層間絶縁膜１２の下層側の配線層に形成された接続配線１８ａと接続されている。接続配線１８ａは、ドレイン電極１８との接続位置から素子収容室７の外側に引き出され、その先端部において導電部３４ａと接続されている。
【００３４】
ゲート電極１７及びドレイン電極１８は、基板の面方向において走査線３６と可動電極２２との間に配置されており、このうちゲート電極１７が可動電極２２の長さ方向中央部と対向する位置に形成され、ドレイン電極１８が可動電極２２の可動接点と対向する位置に形成されている。可動電極２２とゲート電極１７間の間隔は、可動電極２２とドレイン電極１８間の間隔よりも大きく設定されており、例えば３倍以上あることが望ましい。
【００３５】
図４に示す通り、本実施形態では、スイッチング素子４１が素子収容室７内に収容されている。より詳しくは、素子収容室７内部の空間に、スイッチング素子４１を構成する可動電極２２、ソース電極１９、ゲート電極１７及びドレイン電極１８が露出している。
【００３６】
素子収容室７は、第１層間絶縁膜１２からなる底壁部１２ａと、スイッチング素子４１を取り囲む側壁部７１と、側壁部７１及びスイッチング素子４１を覆うように形成された第１被覆層２８と、第１被覆層２８上に形成された第２被覆層２９とを有する。
【００３７】
素子収容室７の側壁部７１は、平面視矩形枠状であり、上記したドレイン電極１８及び可動電極２２等と同層の配線層に、同一の配線材料を用いて形成されている。側壁部７１に囲まれた内側の第２層間絶縁膜２４を選択的に除去することで、スイッチング素子４１と底壁部１２ａとの間に空間が形成されている。
第１被覆層２８は、側壁部７１上の第３層間絶縁膜２５上の配線層に形成されている。第１被覆層２８は側壁部７１とほぼ同等の外形状を有する矩形状であり、側壁部７１の上面と接続されている。第１被覆層２８の内側には、第３層間絶縁膜２５を選択的に除去することで空間が形成されており、かかる空間によりスイッチング素子４１と第１被覆層２８とが離間して配置されている。
【００３８】
素子収容室７の天上部を構成する第１被覆層２８には、第１被覆層２８を膜厚方向に貫通する複数の貫通孔２８ａが形成されている。複数の貫通孔２８ａは、第１被覆層２８及び側壁部７１に囲まれた空間に連通しており、製造時に第２層間絶縁膜２４及び第３層間絶縁膜２５を選択的除去するにあたり、エッチャントを素子収容室７内へ注入するためのエッチャント注入孔として機能する。貫通孔２８ａの配置位置や大きさ等はエッチング領域やエッチャントの注入し易さ、エッチング後の封止の容易性等を考慮して適宜設定されることが好ましい。なお、貫通孔２８ａの平面視における形状は特に限定されるものではなく、スリット状やドット状など、任意の形状とすることができる。
【００３９】
第１被覆層２８上には、さらに上層の配線層の形成材料からなる第２被覆層２９が形成されている。第２被覆層２９は、第１被覆層２８に形成された複数の貫通孔２８ａの開口を閉塞するように第１被覆層２８の表面に形成されている。第２被覆層２９により貫通孔２８ａが封止されることで素子収容室７内を密閉空間としている。本実施形態の場合、密閉された素子収容室７内は真空状態とされている。あるいは、素子収容室７内を不活性ガスや絶縁性液体等によって満たしてもよい。
【００４０】
素子収容室７の外側に位置する第３層間絶縁膜２５上には、その表面を覆うようにして保護膜２７が形成されている。保護膜２７の材料としては透光性を有する絶縁材料が用いられ、例えばシリコン窒化膜が挙げられる。保護膜２７は、素子収容室７の外側に位置する第３層間絶縁膜２５及び第２層間絶縁膜２４がエッチングされるのを防止する目的で形成されている。
【００４１】
第２被覆層２９、保護膜２７を覆って第４層間絶縁膜２６が形成されている。第４層間絶縁膜２６上に画素電極３５が形成されている。画素電極３５は、第１被覆層２８と同一の配線層に形成された導電部３４ｂと、側壁部７１と同一の配線層に形成された導電部３４ａとを介して、接続配線１８ａと接続されている。なお、画素電極３５上には、図示略の配向膜が形成されている。
【００４２】
本実施形態において素子収容室７は、基板本体１０Ａ上に形成された不図示の定電位配線に接続されている。すなわち、動作中に素子収容室７は一定電位に保持され、内部で動作するスイッチング素子４１から発生する電界を遮蔽し、漏れ電界が画素電極３５や液晶に作用するのを防止する。
【００４３】
なお、素子収容室７は、各々の画素４０に設けられているので、例えば、同一の走査線３６に属する画素４０の素子収容室７同士を配線で接続し、表示部５の最外周に配置された画素４０の素子収容室７を定電位配線に接続してもよい。あるいは、同一のデータ線３８に属する画素４０の素子収容室７同士を配線で接続し、表示部５の最外周において定電位配線に接続してもよい。
【００４４】
上記構成のスイッチング素子４１を備えた液晶装置１００の動作について簡単に説明する。
液晶装置１００の表示部５に画像を表示させるには、走査線駆動回路１０４から走査線３６を介して画素４０に選択信号を供給するとともに、データ線駆動回路１０１からデータ線３８を介して画像信号を供給する。
【００４５】
データ線３８を通じて供給された画像信号は、ソース電極１９及び可動電極２２に入力され、可動電極２２は画像信号に応じた電位となる。一方、走査線３６を通じて供給された選択信号は、ゲート電極１７に入力される。このとき、可動電極２２とゲート電極１７との間に電位差があると、かかる電位差に応じた静電気力がゲート電極１７と可動電極２２との間に作用する。これにより、可動電極２２が弾性変形し、ゲート電極１７側へ引き寄せられる。
【００４６】
そして、可動電極２２とゲート電極１７との間の電位差が十分に大きく（例えば１０Ｖ程度）、可動電極２２の変形量が大きい場合には、可動電極２２とドレイン電極１８とが接触して導通し、画像信号がドレイン電極１８を介して画素電極３５に入力される。一方、可動電極２２とゲート電極１７との電位差が小さく、変形した可動電極２２とドレイン電極１８とが接触しない場合には、画素電極３５には画像信号は入力されない。
【００４７】
すなわち、本実施形態の液晶装置１００では、画素４０に入力する選択信号と画像信号との電位差によりスイッチング素子４１の動作、非動作を制御することができ、表示部５に配列された任意の画素４０に対して所望の画像信号を入力することができる。
そして、所定の画像に対応した画像信号を各々の画素４０に入力することで、各々の画素４０に属する画素電極３５と共通電極２３との電位差により液晶層５０の配向状態を制御し、表示部５に所定の画像を表示させることができる。
【００４８】
以上の構成を備えた本実施形態の液晶装置１００によれば、スイッチング素子４１にＭＥＭＳ素子が採用されていることで、オフ状態のスイッチング素子４１において、可動電極２２と固定電極（ドレイン電極１８）とが空間的に離れた状態となる。したがって、スイッチング素子４１に光が入射したとしてもリークが生じることはない。したがってリークによって画素電極３５の電位が変動することがなく、輝度ムラを生じたり、縦クロストークが生じることもない。
【００４９】
また、光リークが生じないことから、スイッチング素子４１の形成領域に遮光膜を設ける必要がなく、付加容量を設ける必要もないので、画素４０の開口率を高め、明るい表示を得ることができる。
【００５０】
また、本実施形態のスイッチング素子４１は、可動電極２２が基板の面方向に揺動するラテラル構造のスイッチング素子であることから、スイッチング素子４１の高さ方向を縮小することができるので、スイッチング素子基板１０を薄型化することが可能である。
【００５１】
（液晶装置の製造方法）
以下、上記構成の液晶装置の製造方法について説明する。
なお、液晶装置の基本的な製造工程は周知の方法と同様であるため、ここでは、本発明の特徴であるスイッチング素子４１の製造工程について詳細に説明し、周知の製造方法を適用できる工程については適宜説明を省略する。
図５は、スイッチング素子基板１０の製造方法のフローチャート図である。図６〜図８は、図５に示す各工程における概略断面図である。
【００５２】
図５に示すように、スイッチング素子基板１０の製造方法は、第１配線層形成工程Ｓ１と、第１層間絶縁膜形成工程Ｓ２と、第２層間絶縁膜形成工程Ｓ３と、第２配線層形成工程Ｓ４と、第３層間絶縁膜形成工程Ｓ５と、第３配線層形成工程Ｓ６と、保護膜形成工程Ｓ７と、犠牲膜除去工程Ｓ８と、第４配線層形成工程Ｓ９と、第４層間絶縁膜形成工程Ｓ１０と、画素電極形成工程Ｓ１０と、を有する。
【００５３】
まず、第１配線層形成工程Ｓ１では、図６（ａ）に示すようにガラス基板や石英基板等からなる基板本体１０Ａ上に、データ線３８及び接続配線１７ａ、１８ａを含む導電パターン３７を形成する。導電パターン３７を形成する方法としては、アルミニウムやクロム、タンタル等の金属、あるいは不純物を導入した多結晶シリコン等の導電膜を、例えばスパッタ法を用いて基板本体１０Ａ上に所定の膜厚で成膜した後、かかる導電膜を公知のフォトリソグラフィー技術及びエッチング技術を用いてパターニングすることによって導電パターン３７を得る。
【００５４】
なお、導電パターン３７を形成する前に、シリコン酸化膜等からなる下地膜を基板本体１０Ａ上に形成してもよい。また、導電パターン３７を形成する前に、基板本体１０Ａ上に走査線駆動回路１０４やデータ線駆動回路１０１を形成してもよい。さらに、第１配線層形成工程Ｓ１は、上記駆動回路を作製する工程の一部一部であってもよい。すなわち、駆動回路を構成する半導体素子（インバーターやトランスミッションゲート）の電極や配線を形成する際に、同時に導電パターン３７を形成してもよい。
【００５５】
次に、第１層間絶縁膜形成工程Ｓ２では、データ線３８を覆うように基板本体１０Ａの全面に所定の膜厚のシリコン窒化膜あるいはアルミナ膜からなる第１層間絶縁膜１２を成膜する。第１層間絶縁膜１２は、例えばスパッタ法やＣＶＤ法など、公知の成膜法を用いて形成することができる。
なお、第１層間絶縁膜１２の形成材料は特に限定されないが、本実施形態では第１層間絶縁膜１２は素子収容室７の底壁部１２ａを構成するので、犠牲膜となる第２層間絶縁膜２４及び第３層間絶縁膜２５との選択比を十分大きくとれる材料が選択される。
【００５６】
次に、第２層間絶縁膜形成工程Ｓ３では、まず、第１層間絶縁膜１２上にシリコン酸化膜を成膜することによって第２層間絶縁膜２４を形成する。その後、図６（ｂ）に示すように、公知のフォトリソグラフィー工程及びエッチング工程により第２層間絶縁膜２４をパターニングし、素子形成領域に開口部２４Ａ〜２４Ｅを形成する。
【００５７】
本実施形態の場合、図６（ｂ）に示すように、開口部２４Ａ〜２４Ｄと開口部２４Ｅとは、深さの異なる凹部である。これらの開口部２４Ａ〜２４Ｅは、例えば、第１層間絶縁膜１２及び第２層間絶縁膜２４を２段階でエッチングすることにより形成することができる。
まず、開口部２４Ａ〜２４Ｅの全てに対応する位置の第２層間絶縁膜２４をエッチングして第１層間絶縁膜１２に達する開口部を形成する。これにより、第２層間絶縁膜２４のみを貫通する開口部２４Ｅを形成することができる。その後、開口部２４Ａ〜２４Ｄのみに対応する位置の第１層間絶縁膜１２をエッチングしてデータ線３８、接続配線１７ａ、１８ａに達する開口部を形成することで、第１層間絶縁膜１２と第２層間絶縁膜２４とを貫通する開口部２４Ａ〜２４Ｄを形成することができる。
【００５８】
次に、第２配線層形成工程Ｓ４では、図６（ｃ）に示すように、第２層間絶縁膜２４上に、不純物をドープした多結晶シリコンや金属（アルミニウム、金、白金、イリジウムなど）からなる導電膜７０をスパッタ法やＣＶＤ法を用いて第２層間絶縁膜２４上に成膜する。
その後、導電膜７０をフォトリソグラフィー工程及びエッチング工程により所定の平面形状にパターニングすることで、図６（ｄ）に示すように、ソース電極１９、可動電極２２、ゲート電極１７、ドレイン電極１８及び側壁部７１、及び導電部３４ａをパターン形成する。このとき、図３に示した走査線３６も同時に形成される。
【００５９】
図６（ｄ）に示すように、第２配線層形成工程Ｓ４により形成されるソース電極１９は、開口部２４Ａを介してデータ線３８に接続されている。ゲート電極１７は、開口部２４Ｂを介して接続配線１７ａに接続されている。ドレイン電極１８及び導電部３４ａは、それぞれ開口部２４Ｃ、２４Ｄを介して接続配線１８ａに接続されている。側壁部７１は、開口部２４Ｅを介して第１層間絶縁膜１２の表面に接続されている。また、図６には現れてないが、走査線３６と接続配線１７ａも、第１及び第２層間絶縁膜１２，２４を貫通して形成された開口部を介して接続されている。
【００６０】
なお、第２配線層形成工程Ｓ４で上記の各電極を形成した後、図示のように、ゲート電極１７の表面に高誘電率絶縁膜（窒素添加ハフニウムシリケート膜など）からなるキャップ層１６を形成しておく。また、基板本体１０Ａ上に、静電気対策の導電膜パターンが形成されている場合には、第２配線層形成工程Ｓ４の後、キャップ層１６を形成する前に切断しておく。
【００６１】
次に、第３層間絶縁膜形成工程Ｓ５では、図６（ｅ）に示すように、ソース電極１９、可動電極２２、ゲート電極１７、ドレイン電極１８、側壁部７１、及び導電部３４ａを覆うようにして、例えばシリコン酸化膜からなる第３層間絶縁膜２５を形成する。
その後、図７（ａ）に示すように、フォトリソグラフィー工程及びエッチング工程により、素子形成領域に対応する第３層間絶縁膜２５に開口部２５Ａ、２５Ｂを形成する。開口部２５Ａは、第３層間絶縁膜２５を貫通して側壁部７１に達する矩形枠状の溝部（凹部）であり、開口部２５Ｂは、第３層間絶縁膜２５を貫通して導電部３４ａに達する凹部である。
【００６２】
次に、第３配線層形成工程Ｓ６では、まず、図７（ｂ）に示すように、開口部２５Ａ、２５Ｂの内部を埋め込むようにして、第３層間絶縁膜２５上に、金属（アルミニウム、金、白金、イリジウムなど）や不純物をドープしたシリコンなどからなる導電膜７２を形成する。
その後、図７（ｃ）に示すように、フォトリソグラフィー工程及びドライエッチング工程により導電膜７２をパターニングすることで、複数の貫通孔２８ａを有する第１被覆層２８と、導電部３４ｂとを形成する。第１被覆層２８は、開口部２５Ａを介して側壁部７１の上面に接続されている。導電部３４ｂは、開口部２５Ｂを介して導電部３４ａの上面に接続されている。第１被覆層２８の貫通孔２８ａは、第１被覆層２８を貫通して第３層間絶縁膜２５に達している。
以上の工程により、基板本体１０Ａ上に、素子収容室７と、素子収容室７内に収容されたスイッチング素子４１とが形成される。
【００６３】
次に、保護膜形成工程Ｓ７では、図７（ｄ）に示すように、第１被覆層２８の外側に露出している第３層間絶縁膜２５の表面を覆うようにして保護膜２７を形成する。すなわち、シリコン窒化膜やアルミニウム酸化膜からなる保護膜を第１被覆層２８と導電部３４ｂとを含む第３層間絶縁膜２５上の領域に成膜した後、かかる保護膜をフォトリソグラフィー工程及びエッチング工程によりパターニングすることで、第１被覆層２８及び導電部３４ｂを露出させ、保護膜２７とする。保護膜２７は、第１被覆層２８の複数の貫通孔２８ａを露出させるようにパターン形成される。
【００６４】
次に、犠牲膜除去工程Ｓ８では、図８（ａ）に示すように、貫通孔２８ａを介して第１被覆層２８の下層側にエッチャントを供給し、内部の第２層間絶縁膜２４と第３層間絶縁膜２５とからなる犠牲膜を選択的に除去する。エッチング方法としては、例えばＨＦ系のガスを用いたドライエッチングが好適であるが、ウェットエッチングによって第２層間絶縁膜２４及び第３層間絶縁膜２５を除去することも可能である。
【００６５】
この工程において、第１被覆層２８の下層側の第２層間絶縁膜２４と第３層間絶縁膜２５は、シリコン窒化膜などからなる第１層間絶縁膜１２と、金属や多結晶シリコンからなる側壁部７１とによって他の部位の第２層間絶縁膜２４及び第３層間絶縁膜２５から隔離されている。この他の部位から隔離された第２層間絶縁膜２４及び第３層間絶縁膜２５が、本実施形態において選択的に除去される犠牲膜である。
【００６６】
そして、第１被覆層２８と導電部３４ｂ以外の平面領域は保護膜２７で覆われているため、第３層間絶縁膜２５は貫通孔２８ａの内部にのみ露出している。そのため、貫通孔２８ａから進入したエッチャントによって、素子収容室７の内部に閉じこめられている第２層間絶縁膜２４及び第３層間絶縁膜２５のみがエッチングされ、これにより形成された空間内にソース電極１９、可動電極２２、ゲート電極１７、及びドレイン電極１８等が露出される。この工程により、それまで第２層間絶縁膜２４内に埋め込まれていた可動電極２２が素子収容室７内に開放され、可動電極２２が弾性変形可能な状態となる。
【００６７】
次に、第４配線層形成工程Ｓ９では、図８（ｂ）に示すように、第１被覆層２８上に複数の貫通孔２８ａを閉塞するようにして、金属（アルミニウム、金、白金、イリジウムなど）や多結晶シリコン等からなる第２被覆層２９をパターン形成する。
この工程において、真空雰囲気下において第２被覆層２９を形成することにより、素子収容室７内を真空状態の閉空間とすることができる。
【００６８】
次に、第４層間絶縁膜形成工程Ｓ１０では、図８（ｃ）に示すように、第２被覆層２９及び保護膜２７を覆うようにして、例えばシリコン酸化膜からなる第４層間絶縁膜２６を形成する。
次に、画素電極形成工程Ｓ１１では、フォトリソグラフィー工程及びエッチング工程により第４層間絶縁膜２６を貫通して導電部３４ａの上面に達する開口部２６Ａを形成する。その後、基板本体１０Ａの全面に、例えばＩＴＯ（Indium Tin Oxide）等からなる透明導電膜を成膜した後、かかる透明導電膜をフォトリソグラフィー工程及びエッチング工程によりパターニングすることで、画素電極３５を形成する。そして、画素電極３５を覆うようにして基板本体１０Ａの最表層に配向膜（図示略）を形成する。
以上の工程により、本実施形態のスイッチング素子基板１０を製造することができる。
【００６９】
以上により作製したスイッチング素子基板１０と、別途用意した対向基板２０とをシール材５２を介して貼り合わせた後、スイッチング素子基板１０と対向基板２０とシール材５２とにより囲まれた空間に液晶を封入することで、本実施形態の液晶装置１００を製造することができる。
【００７０】
上述した製造方法によれば、第１被覆層２８に形成した貫通孔２８ａを介して、犠牲膜である素子収容室７内の第２層間絶縁膜２４及び第３層間絶縁膜２５を除去することで、スイッチング素子４１の可動領域となる空間を容易に形成することができる。
また、第２層間絶縁膜２４及び第３層間絶縁膜２５を除去するに際して、シリコン窒化膜からなる第１層間絶縁膜１２や保護膜２７をエッチングストッパーとして利用するので、犠牲膜除去工程において基板本体１０Ａや第３層間絶縁膜２５を保護することができる。
【００７１】
また、犠牲膜除去に用いた貫通孔２８ａを、第１被覆層２８の上層に形成した第２被覆層２９で塞ぐので、素子収容室７を閉空間とすることができる。これにより、素子収容室７に液晶やゴミが侵入して信頼性を低下させるのを回避することができる。
【００７２】
さらに、本実施形態のスイッチング素子４１は、可動電極２２が基板の面方向に揺動するラテラル構造のスイッチング素子であることから、可動電極２２と、固定電極であるゲート電極１７とを同一の配線層に形成することができ、バーティカル構造のスイッチング素子に比べて、基板の製造工程を簡略化することができる。
【００７３】
（液晶装置の駆動方法）
次に、本実施形態の液晶装置の駆動方法について、図９及び図１０を参照しつつ説明する。
図９は、本実施形態の液晶装置の駆動方法における１画素内の各電極の電位状態を示す図である。また図１０は、従来と同様の駆動方法により液晶装置を駆動する場合の各電極の電位状態を、比較のために示す図である。
より詳しくは、図１０に示す電位波形は、画素スイッチング素子としてＴＦＴ（薄膜トランジスタ）を用いた液晶装置に用いられている駆動波形を、ＭＥＭＳスイッチを用いた本実施形態の液晶装置に適用した波形であり、各電極に入力される電位の値をＭＥＭＳスイッチの閾値電圧Ｖｔｈに合わせて調整したものである。
【００７４】
図９及び図１０において、波形Ｇａｔｅは、走査線３６を介してゲート電極１７に入力される電位波形である。波形Ｄａｔａはデータ線３８を介してソース電極１９に入力される電位波形である。また、波形Ｐｉｘは画素電極３５（ドレイン電極１８）の電位波形である。波形Ｃｏｍは共通電極２３（図１（ｂ）参照）の電位波形である。
【００７５】
また、図９及び図１０に示す第１期間ＳＴ１、ＳＴ１１は、画素電極３５にハイレベル電位を書き込む場合に各電極に入力される電位波形を示し、第２期間ＳＴ２、ＳＴ１２は、画素電極３５にローレベル電位を書き込む場合に各電極に入力される電位波形を示す。
【００７６】
まず、図９に示す本実施形態の駆動方法における第１期間ＳＴ１について説明する。
第１期間ＳＴ１の開始直後に、ソース電極１９の電位Ｄａｔａがハイレベル電位（５Ｖ）とされ、共通電極２３の電位Ｃｏｍがローレベル電位（０Ｖ）とされる。また、ゲート電極１７の電位Ｇａｔｅは、ローレベル電位（２．５Ｖ）を保持している。このとき、ゲート電極１７とソース電極１９との電位差は２．５Ｖであり、スイッチング素子４１の閾値電圧（８Ｖ±１Ｖ）より小さいから、スイッチング素子４１がオン状態となることはなく、画素電極３５の電位Ｐｉｘはローレベル電位（−１Ｖ）に保持される。
【００７７】
その後、所定時間が経過すると、ゲート電極１７の電位Ｇａｔｅがハイレベル電位（１５．５Ｖ）に引き上げられる。そうすると、ゲート電極１７の電位Ｇａｔｅとソース電極１９の電位Ｄａｔａとの間の電位差（１０．５Ｖ）により発生する静電気力により可動電極２２がゲート電極１７に引き寄せられる。上記電位差は、スイッチング素子４１の閾値電圧（８Ｖ±１Ｖ）よりも大きいため、ゲート電極１７に引き寄せられた可動電極２２は、ドレイン電極１８と接触して導通する。これにより、ソース電極１９の電位がドレイン電極１８を介して画素電極３５に入力され、画素電極３５の電位Ｐｉｘがソース電極１９の電位Ｄａｔａと同電位（５Ｖ）に引き上げられる。そして、画素電極３５の電位Ｐｉｘ（ハイレベル）と共通電極２３の電位Ｃｏｍ（ローレベル）との電位差により液晶層５０が制御され、画素４０が所定の階調で表示される。
【００７８】
その後は、ゲート電極１７の電位Ｇａｔｅがローレベル電位（２．５Ｖ）に引き下げられる。このとき、ソース電極１９とゲート電極１７との電位差は２．５Ｖとなり、閾値電圧より小さくなる。これにより、スイッチング素子４１がオフ状態となってドレイン電極１８と可動電極２２とが電気的に切断される。可動電極２２から電気的に切断された画素電極３５の電位Ｐｉｘは、液晶容量と配線容量との比率に応じた電位となるため、ソース電極１９の電位Ｄａｔａよりもやや低い電位となるが、ドレイン電極１８と可動電極２２とが空間的に離れた状態であるため電流リークが生じることはなく、電位（≒４Ｖ）を保持し続ける。したがって、第２期間ＳＴ２における書き換えまで、画素４０の階調は良好に保持される。
【００７９】
次に、第２期間ＳＴ２が開始されると、ソース電極１９の電位Ｄａｔａがローレベル電位（０Ｖ）とされ、共通電極２３の電位Ｃｏｍがハイレベル電位（５Ｖ）とされる。また、ゲート電極１７の電位Ｇａｔｅは、ローレベル電位（２．５Ｖ）を保持している。このとき、ゲート電極１７とソース電極１９との電位差は２．５Ｖであり、スイッチング素子４１の閾値電圧（８Ｖ±１Ｖ）より小さいから、スイッチング素子４１がオン状態となることはなく、画素電極３５の電位Ｐｉｘは、第１期間ＳＴ１において入力されたハイレベル電位（≒４Ｖ）に保持される。
【００８０】
その後、所定時間が経過すると、ゲート電極１７の電位Ｇａｔｅがハイレベル電位（１５．５Ｖ）に引き上げられる。そうすると、ゲート電極１７の電位Ｇａｔｅとソース電極１９の電位Ｄａｔａとの間の電位差（１５．５Ｖ）により発生する静電気力により可動電極２２がゲート電極１７に引き寄せられる。上記電位差は、スイッチング素子４１の閾値電圧（８Ｖ±１Ｖ）よりも大きいため、ゲート電極１７に引き寄せられた可動電極２２は、ドレイン電極１８と接触して導通する。これにより、ソース電極１９のローレベル電位がドレイン電極１８を介して画素電極３５に入力され、画素電極３５の電位Ｐｉｘがソース電極１９の電位Ｄａｔａと同電位（０Ｖ）に引き下げられる。そして、画素電極３５の電位Ｐｉｘ（ローレベル）と共通電極２３の電位Ｃｏｍ（ハイレベル）との電位差により液晶層５０が制御され、画素４０が所定の階調で表示される。
【００８１】
その後は、ゲート電極１７の電位Ｇａｔｅがローレベル電位（２．５Ｖ）に引き下げられる。このとき、ソース電極１９とゲート電極１７との電位差は２．５Ｖとなり、閾値電圧より小さくなる。これにより、スイッチング素子４１がオフ状態となってドレイン電極１８と可動電極２２とが電気的に切断される。可動電極２２から電気的に切断された画素電極３５の電位Ｐｉｘは、液晶容量と配線容量との比率に応じた電位となるため、ソース電極１９の電位Ｄａｔａ（０Ｖ）よりもやや低い電位（≒−１Ｖ）となるが、ドレイン電極１８と可動電極２２とが空間的に離れた状態であるため電流リークが生じることはなく、電位を保持し続ける。したがって、次の期間における書き換えまで、画素４０の階調は良好に保持される。
【００８２】
以上に説明した本実施形態の駆動方法では、固定電極であるゲート電極１７に入力する電位のローレベル電位を、可動電極２２（ソース電極１９）に入力するハイレベル電位（５Ｖ）とローレベル電位（０Ｖ）の中間値である２．５Ｖとしている。これにより、可動電極２２の電位レベルによらず、ゲート電極１７をハイレベル電位としたときに可動電極２２との電位差を確保しやすくなる。また、可動電極２２の電位レベルによらず、ゲート電極１７をローレベル電位としたときに可動電極２２との電位差を小さくすることができる。
【００８３】
上記作用効果について、図１０を参照しつつ以下に詳細に説明する。
図１０に示す駆動方法では、ゲート電極１７の電位Ｇａｔｅのローレベル電位は０Ｖ、ハイレベル電位は１５．５Ｖである。ソース電極１９（可動電極２２）のローレベル電位は２Ｖ、ハイレベル電位は１２Ｖである。共通電極２３は、７Ｖの一定電位である。
【００８４】
図１０に示す第１期間ＳＴ１、第２期間ＳＴ２には、それぞれ図９に示す第１期間ＳＴ１、第２期間ＳＴ２と同様の動作をさせる場合の電位波形が示されているが、図１０に示す駆動方法では、画素電極３５への電位入力動作に不具合を生じる。
【００８５】
すなわち、図１０に示す第１期間ＳＴ１１では、ゲート電極１７のハイレベル電位（１５．５Ｖ）とソース電極１９のハイレベル電位（１２Ｖ）との差が３．５Ｖしかないため、スイッチング素子４１はオン状態にならない。その一方で、ゲート電極１７のローレベル電位（０Ｖ）とソース電極１９のハイレベル電位（１２Ｖ）との差が１２Ｖもあるため、スイッチング素子４１がオン状態となって画素電極３５にソース電極１９のハイレベル電位（１２Ｖ）が入力される。
【００８６】
一方、第２期間ＳＴ１２においては、ソース電極１９がローレベル電位（２Ｖ）とされるため、ゲート電極１７のハイレベル電位（１５．５Ｖ）との差が１３．５Ｖ、ゲート電極１７のローレベル電位（０Ｖ）との差が２Ｖである。そうすると、第２期間ＳＴ１２では、ゲート電極１７がハイレベル電位であるときにのみ画素電極３５に電位が入力されることとなる。
【００８７】
したがって、図１０に示す各部の電位では、画素電極３５の電位Ｐｉｘは図１０のような波形とはならない。そして、このような不具合を解消し、画素電極３５の電位Ｐｉｘを図１０に示す波形とするには、ゲート電極１７のハイレベル電位をさらに１０Ｖ程度高めるとともに、スイッチング素子４１の閾値電圧も１３Ｖ以上としなければならない。そうすると、液晶装置の電源電圧として２５Ｖ以上の高電圧が必要になる。
【００８８】
これに対して、図９に示した駆動方法では、０Ｖ〜１５．５Ｖの電圧範囲で不具合無くスイッチング素子４１を動作させることが可能である。特に、ゲート電極１７のローレベル電位（２．５Ｖ）とソース電極１９の電位（０Ｖ〜５Ｖ）との差を小さくすることができるため、スイッチング素子４１の閾値電圧をさらに低くすることも可能である。
【００８９】
［プロジェクター］
上記実施形態の液晶装置１００をライトバルブ（光変調手段）として用いたプロジェクター（電子機器）について説明する。
図１１は、プロジェクターの一構成例を示す平面配置図である。図１１に示すように、プロジェクター１１００の内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６、及び２枚のダイクロイックミラー１１０８によって赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの色光に分離され、各色光に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂ、１１１０Ｇに入射される。
【００９０】
液晶パネル１１１０Ｒ、１１１０Ｂ、１１１０Ｇの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動される。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、Ｒ光及びＢ光が９０度に屈折する一方、Ｇ光が直進する。このようにして、各色の画像が合成された後、投射レンズ１１１４（投射手段）を介してスクリーン等にカラー画像が投射される。
本実施形態によれば、高い画素開口率を有する上記実施形態の液晶装置をライトバルブとして備えたことにより、明るい表示が可能なプロジェクターを実現することができる。
【００９１】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、スイッチング素子基板を構成する各部の形状、寸法、構成材料等については適宜変更が可能である。また、本発明のスイッチング素子基板は、液晶装置に限らず、有機ＥＬ装置等の他の電気光学装置にも適用が可能である。
【００９２】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、透過型液晶装置の場合は、被覆層を透明材料で形成することにより開口率が向上する。また、スイッチング素子基板を構成する各部の形状、寸法、構成材料等については適宜変更が可能である。また、本発明のスイッチング素子基板は、液晶装置に限らず、有機ＥＬ装置等の他の電気光学装置にも適用が可能である。
【符号の説明】
【００９３】
１００…液晶装置（電気光学装置）、７…素子収容室、１０…スイッチング素子基板、１２…第１層間絶縁膜、１７…ゲート電極（固定電極）、１８…ドレイン電極（端子電極）、２０…対向基板、２４…第２層間絶縁膜、２５…第３層間絶縁膜、２６…第４層間絶縁膜、２７…保護膜、２８…第１被覆層（天井部）、２８ａ…貫通孔、２９…第２被覆層、３５…画素電極、４１…スイッチング素子、５０…液晶層（電気光学物質）、７１…側壁部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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