(57)【要約】【課題】  画素メモリ内蔵型の液晶表示装置であって、更なる低消費電力を実現すると共に、高品質の画像を表示することのできる液晶表示装置を提供する。【解決手段】  基板上にマトリクス状に配置された液晶画素ＰＸと、列毎に設けられ、各列のそれぞれの液晶画素と接続して当該液晶画素に映像信号に対応する２値信号を供給する信号線Ｓと、行毎に設けられ、各行のそれぞれの液晶画素と接続し、行単位に液晶画素を選択して映像信号に対応する２値信号を書き込み・保持させる複数の制御信号を供給する制御線Ｇとを有し、液晶画素は、映像信号に対応する２値信号を取り込むスイッチ素子Ｗと、取り込んだ２値信号を保持するスタティックメモリ１０と、保持された２値信号の極性を制御する極性制御部１３と、極性が制御された２値信号から液晶に印加する電圧を生成する印加電圧生成部１４と、印加された電圧に対応して透過率を変更する液晶ＣＬＣとを備えた液晶表示装置である。【選択図】  図２
2010107732.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配置された液晶画素と、
列毎に設けられ、各列のそれぞれの液晶画素と接続して当該液晶画素に映像信号に対応する２値信号を供給する信号線と、
行毎に設けられ、各行のそれぞれの液晶画素と接続し、行単位に液晶画素を選択して前記映像信号に対応する２値信号を書き込み・保持させる複数の制御信号を供給する制御線とを有し、
前記液晶画素は、
前記映像信号に対応する２値信号を取り込むスイッチ素子と、
前記取り込んだ２値信号を保持するスタティックメモリと、
保持された２値信号の極性を制御する極性制御部と、
極性が制御された２値信号から液晶に印加する電圧を生成する印加電圧生成部と、
印加された電圧に対応して透過率を変更する液晶と
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記制御線は、第１のゲート信号と、当該第１のゲート信号と極性の異なる第２のゲート信号を供給し、
前記スイッチ素子は、前記第１のゲート信号に対応して、前記信号線から前記スタティックメモリへの前記２値信号の供給を断続し、
前記スタティックメモリは、
前記取り込んだ２値信号を反転する第１のインバータと、
前記反転した２値信号を入力するクロックドインバータと、
前記第１のインバータの入力部と、前記クロックドインバータの出力部とを接続する接続線とを有し、
前記クロックドインバータは、前記第１及び第２のゲート信号によって駆動されること
を特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記制御線は、第１の極性制御信号と、当該第１の極性制御信号と極性の異なる第２の極性制御信号を更に供給し、
前記極性制御部は、前記第１及び第２の極性制御信号に対応して、前記第１のインバータの出力信号と、前記クロックドインバータの出力信号とのいずれかの出力信号を選択し、選択した出力信号の極性を反転すること
を特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記制御線は、第１の極性制御信号と、当該第１の極性制御信号と極性の異なる第２の極性制御信号を供給し、
前記第１及び第２の極性制御信号の極性をフレーム毎に交互に切り替えて、前記液晶に印加する電圧を交流化するコントローラを備えたことを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記液晶画素に供給するコモン電圧を反転するインバータと、反転したコモン電圧の前記信号線への供給を断続する残像対策スイッチとを更に備えたことを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
前記液晶表示装置の立ち上げ、立ち下げ、突発電源断の際、前記残像対策スイッチを制御して前記信号線に前記反転したコモン電圧を供給し、前記スイッチ素子、スタティックメモリ、極性制御部、印加電圧生成部を駆動して前記液晶にコモン電圧を印加するコントローラを更に備えたことを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
基板上にマトリクス状に配置された液晶画素と、
列毎に設けられ、各列のそれぞれの液晶画素と接続して当該液晶画素に映像信号に対応する２値信号を供給する信号線と、
行毎に設けられ、各行のそれぞれの液晶画素と接続し、行単位に液晶画素を選択して前記映像信号に対応する２値信号を書き込み・保持させる複数の制御信号を供給する制御線とを有し、
前記液晶画素は、
前記映像信号に対応する２値信号を取り込むスイッチ素子と、
前記取り込んだ２値信号を保持するスタティックメモリと、
保持された２値信号の極性を制御して液晶に印加する電圧を生成する極性制御部と、
印加された電圧に対応して透過率を変更する液晶と
を備え、
前記スイッチ素子および極性制御部はトランジスタで構成されるとともに、当該トランジスタの閾値電圧の影響を回避するようになされていることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として広く利用されている。なかでも、どこにでも持ち運べる携帯用の表示装置、大画面の表示装置に対するニーズが高まっている。このようなニーズに応えるため、軽量化、使用時間の長時間化、低消費電力化が求められている。これらの課題を解決するためには、電源用バッテリーの高性能化に加え、表示装置自体の消費電力を下げることが効果的である。
【０００３】
低消費電力を実現する液晶表示装置として、画素メモリ内蔵型の液晶表示装置が知られている。この画素メモリ内蔵型液晶表示装置では、各画素内にスタティック・メモリを内蔵しているため、静止画を表示する場合にはリフレッシュ動作が不要となる。従って、データ線およびデータドライバ回路で消費する電力を完全にカットすることができる（例えば、特許文献１参照）。
【０００４】
図１２は、特許文献１に記載の画像表示装置の回路構成を示す図である。  
図１２に示す回路では、第１トランジスタ１５のドレイン電極はスタティック・メモリの記憶状態をセットするための入力に、第２トランジスタ１８のドレイン電極はリセットするための入力に、第１トランジスタのソース電極はデータ線に各々接続され、ゲート線と平行方向に一列に配置された複数の画素回路に含まれる第１トランジスタのゲート電極は複数のゲート線のいずれか１本のゲート線に接続され、前記一列に配置された複数の画素回路に対して隣接して一列に配列された複数の画素回路に含まれる第２トランジスタのゲート電極が一本のゲート線に接続された構成となっている。
【特許文献１】特開２００７−１９９４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載された液晶表示装置には、なお解決すべき課題が存している。
【０００６】
図１２の回路では、液晶印加電圧を交流化するため電圧ＶＬＣａ、ＶＬＣｂは、周期的に反転している。しかしながら、電圧ＶＬＣａ、ＶＬＣｂには、表示エリアの全画素の液晶容量が負荷として接続されている。従って、ＶＬＣａ、ＶＬＣｂの駆動回路は、全画素の液晶容量の電位を一括して反転させることができるように、出力バッファの能力を高くする必要があり、駆動回路での消費電力が大きくなってしまう。  
また、ＶＬＣａ、ＶＬＣｂの駆動回路をアレイ内に画素と同じプロセスで集積する場合には駆動回路の回路規模が大きくなるため、広いレイアウトスペースを必要とし、額縁が大きくなってしまい商品価値を損なうことにつながる。
【０００７】
さらに、ＶＬＣａ、ＶＬＣｂはＮｃｈトランジスタを介して液晶容量に供給されるため、Ｎｃｈトランジスタをオン状態にするゲート電位であるＶＤＤと、ＶＬＣａ、ＶＬＣｂの「Ｈ」レベルが同電位である場合には、液晶容量には「Ｈ」レベルからＮｃｈトランジスタの閾値Ｖｔｈだけ低下した電位までしか供給することができない。このため、コントラストの低下や画素電位のコモン電位とのずれによりフリッカが発生するという問題がある。
【０００８】
また動画表示の場合は、順次異なる映像データを画素に格納しつつ、液晶容量を交流化する必要がある。従って、特許文献１に記載の方式では、液晶交流化のために画素保持電位の正負を反転させる必要があり、書き込みのフレーム極性に合わせてデータ線出力を反転しなければならず、データ線ドライバの消費電流が増加してしまう。  
また、電源立ち上げ時、立ち下げ時、突発的な電源断に対し、この回路では画素の保持電流が抜けにくいため残像を発生させ易いという問題点も指摘されている。
【０００９】
本発明は、かかる事情に鑑みてなされたものであって、画素メモリ内蔵型の液晶表示装置であって、更なる低消費電力を実現すると共に、高品質の画像を表示することのできる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明に係る第１の局面の液晶表示装置は、基板上にマトリクス状に配置された液晶画素と、列毎に設けられ、各列のそれぞれの液晶画素と接続して当該液晶画素に映像信号に対応する２値信号を供給する信号線と、行毎に設けられ、各行のそれぞれの液晶画素と接続し、行単位に液晶画素を選択して前記映像信号に対応する２値信号を書き込み・保持させる複数の制御信号を供給する制御線とを有し、前記液晶画素は、前記映像信号に対応する２値信号を取り込むスイッチ素子と、前記取り込んだ２値信号を保持するスタティックメモリと、保持された２値信号の極性を制御する極性制御部と、極性が制御された２値信号から液晶に印加する電圧を生成する印加電圧生成部と、印加された電圧に対応して透過率を変更する液晶とを備えた。
【００１１】
また本発明に係る第２の局面の液晶表示装置は、基板上にマトリクス状に配置された液晶画素と、列毎に設けられ、各列のそれぞれの液晶画素と接続して当該液晶画素に映像信号に対応する２値信号を供給する信号線と、行毎に設けられ、各行のそれぞれの液晶画素と接続し、行単位に液晶画素を選択して前記映像信号に対応する２値信号を書き込み・保持させる複数の制御信号を供給する制御線とを有し、前記液晶画素は、前記映像信号に対応する２値信号を取り込むスイッチ素子と、前記取り込んだ２値信号を保持するスタティックメモリと、保持された２値信号の極性を制御して液晶に印加する電圧を生成する極性制御部と、印加された電圧に対応して透過率を変更する液晶とを備え、前記スイッチ素子および極性制御部はトランジスタで構成されるとともに、当該トランジスタの閾値電圧の影響を回避するようになされている。
【発明の効果】
【００１２】
本発明によれば、更なる低消費電力を実現すると共に、高品質の画像を表示することのできる画素メモリ内蔵型の液晶表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
〔第１の実施の形態〕  
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。
【００１４】
図１に示すように、液晶表示装置は、表示パネル１および表示パネル１を制御するコントローラ３を備えている。
【００１５】
表示パネル１は一対の電極基板であるアレイ基板２および対向基板（不図示）間に液晶層（不図示）を挟持した構造である。  
表示パネル１は、ガラス板等の光透過性絶縁基板であるアレイ基板２上にマトリクス状に配列されるｍ×ｎ個の液晶画素ＰＸ、液晶画素の行毎に接続されているとともにそれぞれ独立して４本ずつ設けられた第１走査制御線群Ｇ１、・・・、第ｍ走査制御線群Ｇｍを備えている。そして、それぞれの走査制御線群Ｇには、各液晶画素ＰＸの動作を制御する制御線Ｇａｔｅ，ＧａｔｅＢ、ＰｏｌＡ，ＰｏｌＢが設けられている。
【００１６】
更に表示パネル１は、液晶画素ＰＸの列毎にそれぞれ接続されたｎ本の信号線Ｓ１〜Ｓｎの駆動を制御する信号線駆動回路６、走査制御線群Ｇ１〜Ｇｍの駆動を制御する走査制御線駆動回路５および液晶画素ＰＸに高電位ＶＬＣＨ、低ＶＬＣＬを供給する電源線、コモン線ＣＯＭを備えている。
【００１７】
コントローラ３は、液晶画素ＰＸに印加される液晶駆動電圧により表示パネル１の透過率を制御する。コントローラ３からは、各液晶画素ＰＸの画素電荷をリセットするためのリセット信号Ｒｓｅｔがリセット線を介して供給される。そして、このリセット線は残像対策スイッチ１５に接続されている。
【００１８】
信号線駆動回路６には、画素の列毎に設けられた信号線Ｓ１，Ｓ２，Ｓ３，…が接続されている。信号線Ｓ１、Ｓ２、・・・は、図１に示すように、各々が液晶画素ＰＸの列方向（Ｙ方向）に伸びている。これら信号線Ｓ１、Ｓ２、・・・は、信号線駆動回路６と各列の液晶画素ＰＸとに接続されている。
【００１９】
また、走査制御線駆動回路５には、画素の行毎に設けられた走査制御線群Ｇ１〜Ｇｍが接続されている。走査制御線群Ｇ１〜Ｇｍは、図１に示すように、各々が液晶画素ＰＸの行方向（Ｘ方向）に伸びている。これら走査制御線群Ｇ１〜Ｇｍは、走査制御線駆動回路５と各行の液晶画素ＰＸとに接続されている。
【００２０】
走査制御線駆動回路５と信号線駆動回路６とは、コントローラ３からのタイミングパルスにより駆動される。コントローラ３には、不図示の入力端子を介して、映像信号に同期したタイミング信号及びクロック信号が供給される。従って、コントローラ３は、走査制御線駆動回路５と信号線駆動回路６とに対して、映像信号に同期した各種のタイミングパルスを与えることができる。
【００２１】
各液晶画素ＰＸには、電源を供給するための電源ラインが接続されている。そして、図示していないが、走査制御線駆動回路５、信号線駆動回路６、及びコントローラ３にも、電源を供給するための電源ラインが導かれている。  
なお、走査制御線駆動回路５、信号線駆動回路６、及びコントローラ３は、アレイ基板２上に形成されても良く、基板２の外に外部ＩＣとして設けられても良い。
【００２２】
図２は、液晶画素ＰＸの構成を示す図である。  
なお、それぞれの液晶画素ＰＸの構成は同一であるため、以下の説明では、液晶画素を特定する添え字を省略する。
【００２３】
液晶画素ＰＸには、スイッチング素子Ｗ、第１のインバータ回路１１、クロックドインバータ回路１２、極性反転スイッチ１３、第２のインバータ回路１４及び液晶容量ＣＬＣが設けられている。そして、第１のインバータ回路１１、クロックドインバータ回路１２によってスタティック・メモリであるＳＲＡＭ回路１０が構成されている。  
なお、図２には、液晶画素ＰＸの動作説明のために、残像対策スイッチ１５との接続を併せて図示している。
【００２４】
スイッチング素子Ｗは、ゲート端子が制御線Ｇａｔｅに接続され、ソース−ドレインパスが信号線Ｓおよび第１のインバータ回路１１の入力端子に接続される薄膜トランジスタからなり、対応制御線Ｇａｔｅを介して駆動されたときに対応信号線Ｓおよび第１のインバータ回路１１の入力端子間で導通する。
【００２５】
第１のインバータ回路１１は、ノードａ１を入力端と接続し、ノードａ２を出力端と接続し、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）２１、２２で構成される。ＴＦＴ２１とＴＦＴ２２のゲートはノードａ１に接続し、ドレインはノードａ２に接続している。そして、ＴＦＴ２１のソース電極には高電位ＶＬＣＨを供給する電源線が接続され、ＴＦＴ２２のソース電極には低電位ＶＬＣＬを供給する電源線が接続されている。
【００２６】
クロックドインバータ回路１２は、ノードａ２を入力端と接続し、ノードａ３出力端と接続し、ＴＦＴ２３、２４、２５、２６で構成される。ＴＦＴ２４とＴＦＴ２５のゲートはノードａ２に接続し、ドレインはノードａ３に接続している。また、ＴＦＴ２３のドレインとＴＦＴ２４のソースが接続され、ＴＦＴ２６のドレインとＴＦＴ２５のソースが接続されている。
【００２７】
そして、ＴＦＴ２３のソース電極には高電位ＶＬＣＨを供給する電源線が接続され、ＴＦＴ２６のソース電極には低電位ＶＬＣＬを供給する電源線が接続されている。さらに、ＴＦＴ２３のゲートは制御線Ｇａｔｅに接続され、ＴＦＴ２６のゲートは制御線ＧａｔｅＢに接続されている。
【００２８】
ＳＲＡＭ回路１０は、第１のインバータ回路１１、クロックドインバータ回路１２を含み、ノードａ１とノードａ３とが接続された構成である。
【００２９】
極性反転スイッチ１３は、ノードａ２とノードａ３とをそれぞれ入力端、ノードａ４を出力端とし、ＴＦＴ３１，３２で構成される。ＴＦＴ３１のゲート端子は制御線ＰｏｌＢに接続され、ソース−ドレインパスがノードａ３及びノードａ４に接続される。ＴＦＴ３２のゲート端子は制御線ＰｏｌＡに接続され、ソース−ドレインパスがノードａ２及びノードａ４に接続される。
【００３０】
第２のインバータ回路１４は、ノードａ４を入力端と接続し、ノードａ５を出力端と接続し、ＴＦＴ３３、３４で構成される。ＴＦＴ３３とＴＦＴ３４のゲートはノードａ４に接続し、ドレインはノードａ５に接続している。そして、ＴＦＴ３３のソース電極には高電位ＶＬＣＨを供給する電源線が接続され、ＴＦＴ３４のソース電極には低電位ＶＬＣＬを供給する電源線が接続されている。
【００３１】
第２のインバータ回路１４の出力端子は画素電極ＰＥに接続される。そして液晶層の他端である共通電極ＣＥには、コモン線ＣＯＭが接続されている。  
またコモン線ＣＯＭは、インバータと残像対策ＳＷを介して信号線Ｓと接続している。  
そして、残像対策ＳＷは、リセット線を介して供給されるリセット信号Ｒｓｅｔによって断続動作を行う。
【００３２】
続いて、液晶画素ＰＸの動作について説明する。  
図３は、画素電位の書き換え動作を説明する図である。この動作は、信号線Ｓの１ビット情報である「Ｈ」レベル（＝「ＶＬＣＨ」）、「Ｌ」レベル（＝「ＶＬＣＬ」）を液晶層に印加する動作である。この動作時にはコントローラ３によって、制御線Ｇａｔｅは「Ｈ」、制御線ＧａｔｅＢは制御線Ｇａｔｅとは逆の「Ｌ」、制御線ＰｏｌＡは「Ｌ」、制御線ＰｏｌＢは「Ｈ」の電位となり、残像対策ＳＷは「ＯＦＦ」の状態となっている。
【００３３】
[信号線Ｓの電位が「Ｈ」の場合]  
制御線Ｇａｔｅの電位が「Ｈ」となったとき、スイッチング素子Ｗは導通し、第１のインバータ回路１１の入力端子には「Ｈ」が印加される。その結果、ノードａ２は「ＶＬＣＬ」の電位となる。しかし、クロックドインバータ回路１２は制御線Ｇａｔｅの電位が「Ｈ」、制御線ＧａｔｅＢの電位が「Ｌ」であることから「ＯＦＦ」状態となっている。従って、ノードａ３には、図に示す矢印の経路により、信号線Ｓの電位「Ｈ」が印加される。
【００３４】
極性反転スイッチ１３では、制御線ＰｏｌＡは「Ｌ」、制御線ＰｏｌＢは「Ｈ」のため、ＴＦＴ３２は「ＯＦＦ」、ＴＦＴ３１は「ＯＮ」状態である。従って、ノードａ４の電位は、ノードａ３の電位である「Ｈ」となる。その結果、第２のインバータ回路１４では、ＴＦＴ３４が「ＯＮ」状態となり、画素電極ＰＥには電位「ＶＬＣＬ」が印加される。
【００３５】
[信号線Ｓの電位が「Ｌ」の場合]  
上述と同様の経路で、信号線Ｓの電位「Ｌ」が伝播し、ノードａ４の電位は、ノードａ３の電位である「Ｌ」となる。その結果、第２のインバータ回路１４では、ＴＦＴ３３が「ＯＮ」状態となり、画素電極ＰＥには電位「ＶＬＣＨ」が印加される。
【００３６】
図４は、画素電位をＳＲＡＭに保持し、画素の電位を交流化する動作を説明する図である。この動作時はコントローラ３によって、制御線Ｇａｔｅは「Ｌ」、制御線ＧａｔｅＢは制御線Ｇａｔｅとは逆の「Ｈ」、残像対策ＳＷは「ＯＦＦ」の状態となっている。  
画素電位書き換え動作時の信号線Ｓの電位が「Ｈ」の場合について説明する。このときは上述のように、ノードａ１、ａ３の電位は「Ｈ」であり、ノードａ２の電位は「ＶＬＣＬ」である。
【００３７】
制御線Ｇａｔｅが「Ｌ」であるため、スイッチング素子Ｗは「ＯＦＦ」状態となるが、制御線ＧａｔｅＢが「Ｈ」であるため、クロックドインバータ１２は「ＯＮ」状態となり、ノードａ３の電位は「ＶＬＣＨ」となる。ノードａ１の電位も、このノードａ３の電位と等しくなるため、ＳＲＡＭ回路１０は書き換え時の状態を保持する。  
即ち、ＳＲＡＭ回路１０の出力であるノードａ２の電位は「ＶＬＣＬ」、ノードａ３の電位は「ＶＬＣＨ」を保持する。
【００３８】
ここで、制御線ＰｏｌＡが「Ｌ」、制御線ＰｏｌＢが「Ｈ」の電位のときは、ＴＦＴ３１が「ＯＮ」状態、ＴＦＴ３２が「ＯＦＦ」状態となるため、極性反転スイッチ１３の出力端子の電位は「ＶＬＣＨ」となる。従って、第２のインバータ回路１４では、ＴＦＴ３４が「ＯＮ」状態となり、画素電極ＰＥには電位「ＶＬＣＬ」が印加される。
【００３９】
一方、制御線ＰｏｌＡが「Ｈ」、制御線ＰｏｌＢが「Ｌ」の電位のときは、ＴＦＴ３１が「ＯＦＦ」状態、ＴＦＴ３２が「ＯＮ」状態となるため、極性反転スイッチ１３の出力端子の電位は「ＶＬＣＬ」となる。従って、第２のインバータ回路１４では、ＴＦＴ３３が「ＯＮ」状態となり、画素電極ＰＥには電位「ＶＬＣＨ」が印加される。
【００４０】
このように、制御線ＰｏｌＡと制御線ＰｏｌＢの極性を交互に切り替えることで、液晶に印加される電圧を交流化することができる。  
なお、  画素電位書き換え動作時の信号線Ｓの電位が「Ｌ」の場合には、ノードａ２の電位は「ＶＬＣＨ」、ノードａ３の電位は「ＶＬＣＬ」を保持する。しかし、この場合であっても、制御線ＰｏｌＡと制御線ＰｏｌＢの極性を交互に切り替えることで、液晶に印加される電圧を交流化することができる。
【００４１】
図５は、画素電荷抜き動作を説明する図である。  
液晶表示装置の電源投入時／電源立ち下げ時／突発電源断時では、全ての液晶画素ＰＸに対して、コントローラ３が、強制的に制御線Ｇａｔｅを「Ｈ」、制御線ＧａｔｅＢを「Ｌ」、制御線ＰｏｌＡを「Ｌ」、制御線ＰｏｌＢを「Ｈ」の電位とし、リセット信号Ｒｓｅｔを「ＯＮ」とする。
【００４２】
この条件では、残像対策ＳＷは「ＯＮ」の状態となる。そうすると、コモン線ＣＯＭの電位（＝「Ｌ］）がインバータ１６で反転された電位（＝「Ｈ］）が信号線Ｓに付与される。このときの液晶画素ＰＸの状態は図３で説明した画素電位書き換え動作時の状態と等しい。従って、信号線Ｓの電位は第２のインバータ回路１４で反転されて、画素電極ＰＥには、コモン線と同じ電位が印加される。
【００４３】
従って、液晶に蓄積された画素電荷をリセットすることができる。例えば、電源立ち下げ時において、もし画素電荷をリセットしない場合は、その画素電荷は自然放電によって徐々に抜けていくことになる。この場合、画素毎に放電の時定数が異なるため、電源を立ち下げた後も表示にはムラのある残像が発生することになる。
【００４４】
なお、液晶表示装置の電源投入時／電源立ち下げ時／突発電源断時の検知は、コントローラ３が電源及び操作スイッチを監視することで実行される。  
ここで、突発電源断時とは、例えば、携帯電話、デジタルカメラ、デジタルレコーダなどで電源断スイッチ操作を行わずに、直接電池、あるいは電源パックを取り外すような場合を想定している。
【００４５】
図６は、液晶画素ＰＸの書き換え時の各電位の駆動タイミングを示すタイムチャートである。  
液晶画素ＰＸでは、液晶に印加する電圧を交流化することが必要である。これは、同じ極性の直流電圧を継続して液晶に印加した場合は、イオン化の影響により表示不良が発生するからである。  
図６では、コモン線ＣＯＭの電圧をフレーム毎に反転する。そして、フレーム毎に制御線ＰｏｌＡ、ＰｏｌＢの「Ｈ」，「Ｌ」電位を交互に入れ替える。
【００４６】
第１フレームで画素の電圧を書き換える際は、図３で説明したように、コントローラ３が、制御線Ｇａｔｅを「Ｈ」、制御線ＧａｔｅＢを「Ｌ」、制御線ＰｏｌＡを「Ｌ」、制御線ＰｏｌＢを「Ｈ」の電位とし、残像対策ＳＷを「ＯＦＦ」の状態とする。  
そこで、制御線Ｇａｔｅの電位を「Ｌ」→「Ｈ」→「Ｌ」とパルス状に変化させる。このとき、第１フレームでは、制御線ＰｏｌＡは「Ｌ」、制御線ＰｏｌＢは「Ｈ」の状態となり、即ち、図３に示す書き換え状態となっているため、制御線Ｇａｔｅの電位が「Ｈ」のタイミングで、信号線Ｓの電位に対応して画素電位を書き換えることができる。
【００４７】
なおこのとき、信号線Ｓを交流化する必要はない。即ち、ノーマリブラックの液晶表示の場合、白ラスタ表示では信号線Ｓは常に「Ｈ」レベルを出力し、黒ラスタ表示では信号線Ｓは常に「Ｌ」レベルを出力していれば良い。白ラスタ表示時には、画素電位は「Ｌ」となり、黒ラスタ表示時には、画素電位は「Ｈ」となる。
【００４８】
第２フレームで画素の電圧を書き換える際は、第１フレームと同様に、制御線Ｇａｔｅの電位を「Ｌ」→「Ｈ」→「Ｌ」とパルス状に変化させる。このとき、第２フレームでは、制御線ＰｏｌＡは「Ｈ」、制御線ＰｏｌＢは「Ｌ」の状態となっているため、制御線Ｇａｔｅの電位が「Ｈ」のタイミングで、制御線ＰｏｌＡを「Ｌ」、制御線ＰｏｌＢを「Ｈ」と、図３に示す書き換え状態に切り替える。これによって信号線Ｓの電位に対応して画素電位を書き換えることができる。
【００４９】
なお画素電位は、書込み時が終了した後は、制御線ＰｏｌＡが「Ｈ」、制御線ＰｏｌＢが「Ｌ」の状態に復帰するのに合わせて、元の電位に復帰する。この書込み動作に要する時間は、１フレーム（１Ｖ）時間に比べて非常に短いため、交流化動作にほとんど影響を与えない。
【００５０】
図７は、全画面を書き換える時の各電位の駆動タイミングを示すタイムチャートである。
【００５１】
この場合は、走査制御線駆動回路５が順次走査制御線群Ｇ１〜Ｇｍを選択して対応する制御線Ｇａｔｅ、ＧａｔｅＢ、ＰｏｌＡ，ＰｏｌＢの電位を所定の値に設定する。  
図７では、縦方向に順次走査制御線群Ｇ１〜Ｇｍを選択している。このため、選択ラインの制御線Ｇａｔｅのパルス位置は、右の方向にシフトしている。
【００５２】
図８は、静止画を表示するときの液晶画素ＰＸの各電位の駆動タイミングを示すタイムチャートである。  
この液晶表示装置はＳＲＡＭ回路１０を備えている。従って、フレーム毎に画素電位を書き換えて更新する必要はなく、制御線ＰｏｌＡ，ＰｏｌＢの電位を切り替えることで上述の交流化動作を実現できる。
【００５３】
なお、図８のＸＰｏｌＡとＸＰｏｌＢは、それぞれＰｏｌＡとＰｏｌＢを反転した信号であり、後述する回路で使用する。  
ここで、ＰｏｌＡが立ち下がった後、所定時間後にＰｏｌＢが立ち上がる（あるいは、ＰｏｌＢが立ち下がった後、所定時間後にＰｏｌＡが立ち上がる）のは、両信号が同時に「Ｈ」となることによる動作の競合を回避するためである。
【００５４】
〔第２の実施の形態〕  
第２の実施の形態では、液晶画素ＰＸの構成が第１の実施の形態と異なっている。従って、第１の実施の形態と同一の部位には同一の符号を付して、その詳細の説明は省略する。
【００５５】
図９は、第２の実施の形態の液晶画素ＰＸの構成を示す図である。  
第２の実施の形態の液晶画素ＰＸでは、スイッチング素子Ｗ１がＮチャンネルトランジスタとＰチャンネルトランジスタとを用いたトランスファーゲートで構成されている。  
図３に示すスイッチング素子Ｗは、Ｎチャンネルトランジスタのみで構成されていた。従って、信号線Ｓから電圧「Ｈ」が入力されたときは、閾値電圧だけ減少した電圧（Ｈ−Ｖｔｈ）がノードａ１に印加される。これに対して、スイッチング素子Ｗ１では、Ｐチャンネルトランジスタが閾値電圧の低下を補うため、電圧「Ｈ」をノードａ１に印加することができる。
【００５６】
また、第２の実施の形態の液晶画素ＰＸでは、極性反転スイッチ１３’を構成するＴＦＴについてもトランスファーゲートで構成されている。従って、極性反転スイッチ１３’は閾値電圧の影響を受けずに電圧「Ｈ」、「Ｌ」を出力することができる。  
この結果、第１の実施の形態の液晶画素ＰＸで設けられていた第２のインバータ回路１４が不要となり、極性反転スイッチ１３’の出力を直接画素電極ＰＥに供給することができる。
【００５７】
〔第３の実施の形態〕  
第３の実施の形態では、液晶画素ＰＸの構成が第１の実施の形態と異なっている。従って、第１の実施の形態と同一の部位には同一の符号を付して、その詳細の説明は省略する。
【００５８】
図１０は、第３の実施の形態の液晶画素ＰＸの構成を示す図である。  
第３の実施の形態の液晶画素ＰＸでは、第１の実施の形態の液晶画素ＰＸを構成していた第２のインバータ回路１４が設けられていない。  
上述のように、第２のインバータ回路１４は、閾値電圧の影響を回避するために設けられていたため、第２のインバータ回路１４を設けない場合は、前段において、閾値電圧Ｖｔｈの影響を補償することが必要となる。
【００５９】
第３の実施の形態では、ＰｏｌＡ，ＰｏｌＢのハイレベル電圧「Ｈ」を、ＶＬＣＨ＋Ｖｔｈよりも十分高くすることで、閾値電圧の影響を回避している。  
あるいは、出力電圧がＶｔｈ低下したときはそれに対応して、コモン線ＣＯＭの電圧をＶｔｈだけシフトして調整することで、閾値電圧の影響を回避しても良い。
【００６０】
この結果、第１の実施の形態の液晶画素ＰＸで設けられていた第２のインバータ回路１４が不要となり、極性反転スイッチ１３’の出力を直接画素電極ＰＥに供給することができる。
【００６１】
〔第４の実施の形態〕  
第４の実施の形態では、液晶画素ＰＸを用いて面積変調によるデジタル階調表示を行う。第１の実施の形態と同一の部位には同一の符号を付して、その詳細の説明は省略する
これは、画素電極ＰＥを所定数毎にブロック化すると共に、ブロック内の各々の画素電極の寸法を変え、各ブロック内で表示すべき画素を選択することにより、各ブロックの表示画素面積をデジタル的に変化するものである。
【００６２】
図１１は、１ブロックにおける画素の大きさ及び配置例を示す図である。  
これは、４ビット１６階調表示の場合を示している。Ｐ０に対応した画素電極ＰＥの面積を１とすると、Ｐ１は２倍、Ｐ２は４倍、Ｐ３は８倍となっている。  
入力される４ビットの画像データは、各ビットに対応して設けられたＳＲＡＭ回路１０によって書込み電圧に変換されて、Ｐ０〜Ｐ３の画素電極ＰＥに供給される。
【００６３】
[実施の形態の効果]
本発明の実施の形態の液晶画素ＰＸには、第１のインバータ回路１１とクロックドインバータ回路１２からなるＳＲＡＭ回路１０、極性反転スイッチ１３、液晶を駆動する第２のインバータ回路１４が設けられ、さらにデータ線の終端にはデータ線電位をＣＯＭ電位の反転信号と短絡する残像対策スイッチ１５を設けている。  
そして、画素への書込み・保持などの駆動動作は、制御信号Ｇａｔｅ，ＧａｔｅＢ，ＰｏｌＡ，ＰｏｌＢによって行う。  
このような構成によって、各実施の形態の液晶表示装置は、種々の効果を奏することができる。
【００６４】
液晶印加電圧の交流化は、画素内に設けた極性反転スイッチ１３とその制御信号（ＰｏｌＡ，ＰｏｌＢ）で実行することができる。そのため、液晶に印加する電圧の「Ｈ」レベル（ＶＬＣＨ）と、「Ｌ」レベル（ＶＬＣＬ）は、交流化する必要がなく、信号線駆動回路６のＡＣ消費電流を低減することができる。
【００６５】
即ち、従来、信号線駆動回路６は、液晶交流化の周期で正負の極性にデータ信号を反転させていたため、表示エリアの全信号線負荷を一斉にスイングさせる際、大きなＡＣ消費電力を発生させていた。
【００６６】
本実施の形態では、信号線Ｓの電位を反転させずに液晶を交流化することができる。そのため、液晶画素のデータを順次書き換えるような表示においても、表示品質を損なうことなく大幅な消費電力削減効果を得ることができる。
【００６７】
動画表示のために順次画素のデータを書き換える際も、画素電位の極性反転は画素に設けられた極性反転スイッチ１３にて行うため、フレームの正負によらず、信号線駆動回路６の出力極性は一定で良い。従って、大幅に回路構成を簡素化することができると共に、信号線駆動回路６のＡＣ消費電流を低く抑えることができる。
【００６８】
更に制御信号（ＰｏｌＡ，ＰｏｌＢ）の負荷が小さく、制御信号（ＰｏｌＡ，ＰｏｌＢ）はフリッカが視認されない程度の低い周波数で交流化すればよいため、走査制御線駆動回路５の能力を低くすることができる。この結果、画素を生成するプロセスと同じプロセスで、駆動回路５，６をアレイ内のわずかなスペースに集積することが可能となる。
【００６９】
また、電源立ち上げ時、電源立ち下げ時、突発的な電源断時などにおいては、制御信号Ｇａｔｅ，ＧａｔｅＢ，ＰｏｌＡ，ＰｏｌＢを用いて残像対策スイッチ１５をオン状態とする。これによって、画素の保持電荷を対向電位（ＶＣＯＭ）と同電位とする経路が形成されるため、瞬時に残像を消去し表示ムラの発生を防止することができる。
【００７０】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００７１】
【図１】液晶表示装置の概略の回路構成を示す図。
【図２】液晶画素の構成を示す図。
【図３】画素電位の書き換え動作を説明する図。
【図４】画素電位をＳＲＡＭに保持し、画素の電位を交流化する動作を説明する図。
【図５】画素電荷抜き動作を説明する図。
【図６】液晶画素の書き換え時の各電位の駆動タイミングを示すタイムチャート。
【図７】全画面を書き換える時の各電位の駆動タイミングを示すタイムチャート。
【図８】静止画を表示するときの液晶画素ＰＸの各電位の駆動タイミングを示すタイムチャート。
【図９】第２の実施の形態の液晶画素の構成を示す図。
【図１０】第３の実施の形態の液晶画素の構成を示す図。
【図１１】１ブロックにおける画素の大きさ及び配置例を示す図。
【図１２】従来の画像表示装置の回路構成を示す図。
【符号の説明】
【００７２】
ＰＸ…液晶画素、Ｇ…走査制御線、ＣＯＭ…コモン線、ＣＬＣ…液晶容量、Ｇａｔｅ、ＧａｔｅＢ、ＰｏｌＡ、ＰｏｌＢ…制御線、Ｓ…信号線、ＶＬＣＨ…高電位、ＶＬＣＬ…低電位、ＰＥ…画素電極、ＣＥ…共通電極、ＳＷ…残像対策スイッチ、Ｖｔｈ…閾値電圧、Ｗ…スイッチ素子、１…表示パネル、２…アレイ基板、３…コントローラ、５…走査制御線駆動回路、６…信号線駆動回路、１０…スタティックメモリ、１１…第１のインバータ回路、１２…クロックドインバータ、１３…極性反転スイッチ、１３…極性制御部、１４…第２のインバータ回路、１５…残像対策スイッチ、１６…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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