(57)【要約】【課題】内部回路をトリミングするために用いられるヒューズを内蔵する半導体装置において、トリミングされる内部回路とヒューズとを接続するための信号配線を含めたレイアウト面積を削減する。【解決手段】この半導体装置は、半導体基板と、半導体基板上に形成された少なくとも１層の層間絶縁膜と、少なくとも１層の層間絶縁膜上の配線層に形成された複数のヒューズ及び複数の戻り配線を含むヒューズブロックであって、第１の間隔で隣接して設けられた２つのヒューズと、第１の間隔よりも小さい第２の間隔で隣接して設けられた２つの戻り配線とが、交互に配置されているヒューズブロックとを具備する。【選択図】図１
2010140920.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された少なくとも１層の層間絶縁膜と、
前記少なくとも１層の層間絶縁膜上の配線層に形成された複数のヒューズ及び複数の戻り配線を含むヒューズブロックであって、第１の間隔で隣接して設けられた２つのヒューズと、第１の間隔よりも小さい第２の間隔で隣接して設けられた２つの戻り配線とが、交互に配置されている、前記ヒューズブロックと、
を具備する半導体装置。
【請求項２】
前記複数の戻り配線の各々が、前記複数のヒューズの各々の幅よりも小さい幅を有する、請求項１記載の半導体装置。
【請求項３】
前記ヒューズブロックが、前記複数のヒューズ及び前記複数の戻り配線を囲むように少なくとも１層の配線層及びビアホールに形成されたガードリングと、前記ガードリングの一方の外側において前記複数のヒューズと前記複数の戻り配線とをそれぞれ接続する複数の配線パターンとをさらに含む、請求項１又は２記載の半導体装置。
【請求項４】
前記ヒューズブロックが、前記少なくとも１層の層間絶縁膜上の配線層に形成されたＮ個のヒューズ及びＮ個の戻り配線と、前記Ｎ個のヒューズ及び前記Ｎ個の戻り配線を囲むように少なくとも１層の配線層及びビアホールに形成されたガードリングとを含み、第１番目の戻り配線が、前記ガードリングと第１番目のヒューズとの間に形成されており、第Ｎ番目の戻り配線が、第Ｎ番目のヒューズと前記ガードリングとの間に形成されている、請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
前記ヒューズブロックが、前記少なくとも１層の層間絶縁膜上の配線層に形成されたＮ個のヒューズ及びＮ個の戻り配線と、前記Ｎ個のヒューズ及び（Ｎ−２）個の戻り配線を囲むように少なくとも１層の配線層及びビアホールに形成されたガードリングとを含み、第１番目の戻り配線及び第Ｎ番目の戻り配線が、前記ガードリングの外側に形成されている、請求項１〜３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体装置に関し、特に、内部回路をトリミングするために用いられるヒューズを内蔵する半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、内部回路をトリミングして所望の電圧等を設定するために、ヒューズが内蔵されることがある。このような半導体装置においては、層間絶縁膜上の配線層に形成される配線パターンによって、ヒューズパターンが構成される。さらに、複数のヒューズパターンを１次元状に配列することにより、ヒューズアレイ（ヒューズブロック）が構成される。
【０００３】
図３は、従来の半導体装置におけるヒューズブロックのレイアウトを示す平面図である。図３に示すように、半導体装置の層間絶縁膜上には、複数のヒューズパターンが形成されており、１つおきのヒューズパターンがヒューズ本体１０１として用いられ、他の１つおきのヒューズパターンが戻り配線１０２として用いられる。
【０００４】
特に、多ビットの信号に基づいて多数の回路部分をトリミングする場合には、配線抵抗の増加を防ぐために、ヒューズブロックの一方の側（図中の下側）からヒューズの両端の配線を取り出すことが行われる。その際に、戻り配線１０２としてヒューズパターンが用いられる。また、複数のヒューズパターンの周囲には、半導体装置の回路部分を水分等から保護するためのガードリング１０３が形成されている。
【０００５】
図３において、丸印は、ヒューズ本体１０１が切断される箇所を示している。例えば、測定用パッドにおいて電圧を測定した結果に基づいて、所望のヒューズ本体１０１にレーザ光を照射することにより、ヒューズパターンが切断される。ヒューズパターンの切断性及び信頼性を確保するために、ヒューズパターンは、配線ルールによって定められる最小パターン幅よりも大きい幅Ｗ１を有し、複数のヒューズパターンが、配線ルールによって定められる最小パターン間隔よりも大きい間隔Ｄ１で形成されている。
【０００６】
しかしながら、図３に示す半導体装置においては、戻り配線１０２としてもヒューズパターンを利用しているので、戻り配線１０２の幅や間隔が大きくなり、レイアウト面積が増大してしまう。一方、戻り配線１０２をヒューズブロックの外側に形成する場合には、ガードリング１０３を迂回して戻り配線１０２を配置する必要があるので、配線長が長くなり、レイアウト面積がさらに増大すると共に、配線抵抗が増加してしまう。
【０００７】
関連する技術として、特許文献１には、ヒューズ領域の面積を削減することにより、チップサイズを小さくすることができる半導体装置のヒューズ構造が開示されている。このヒューズ構造は、複数のヒューズが一列に配列され、前記複数のヒューズの内で必要なヒューズをレーザ光で切断することにより使用する配線の選択を行うように構成された半導体装置のヒューズ構造であって、前記ヒューズが、複数の金属配線層を接続して構成されていることを特徴とする。
【０００８】
また、特許文献２には、レイアウト面積を小さくすることを可能とするヒューズブロックを備えた半導体装置が開示されている。この半導体装置においては、前記ヒューズブロックを構成する複数のヒューズが、通電方向である第１の方向に一端部が末広がりとなるパターンをもって形成され、且つ、そのパターンを第１の方向について交互に反転させて、第１の方向と交差する第２の方向に配列されていることを特徴とする。
【０００９】
特許文献１及び特許文献２には、ヒューズ本体のレイアウト面積を削減することは開示されているが、トリミングされる内部回路とヒューズとを接続するための信号配線を含めたレイアウト面積を削減することは開示されていない。
【特許文献１】特開２０００−２８６３４１号公報（第２頁、図１）
【特許文献２】特開２００２−２７０６９２号公報（第２頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、上記の点に鑑み、本発明は、内部回路をトリミングするために用いられるヒューズを内蔵する半導体装置において、トリミングされる内部回路とヒューズとを接続するための信号配線を含めたレイアウト面積を削減することを目的とする。
【課題を解決するための手段】
【００１１】
以上の課題を解決するため、本発明の１つの観点に係る半導体装置は、半導体基板と、半導体基板上に形成された少なくとも１層の層間絶縁膜と、少なくとも１層の層間絶縁膜上の配線層に形成された複数のヒューズ及び複数の戻り配線を含むヒューズブロックであって、第１の間隔で隣接して設けられた２つのヒューズと、第１の間隔よりも小さい第２の間隔で隣接して設けられた２つの戻り配線とが、交互に配置されているヒューズブロックとを具備する。
【００１２】
ここで、複数の戻り配線の各々が、複数のヒューズの各々の幅よりも小さい幅を有するようにしても良い。また、ヒューズブロックが、複数のヒューズ及び複数の戻り配線を囲むように少なくとも１層の配線層及びビアホールに形成されたガードリングと、ガードリングの一方の外側において複数のヒューズと複数の戻り配線とをそれぞれ接続する複数の配線パターンとをさらに含むようにしても良い。
【００１３】
以上において、ヒューズブロックが、少なくとも１層の層間絶縁膜上の配線層に形成されたＮ個のヒューズ及びＮ個の戻り配線と、Ｎ個のヒューズ及びＮ個の戻り配線を囲むように少なくとも１層の配線層及びビアホールに形成されたガードリングとを含み、第１番目の戻り配線が、ガードリングと第１番目のヒューズとの間に形成され、第Ｎ番目の戻り配線が、第Ｎ番目のヒューズとガードリングとの間に形成されるようにしても良い。
【００１４】
あるいは、ヒューズブロックが、少なくとも１層の層間絶縁膜上の配線層に形成されたＮ個のヒューズ及びＮ個の戻り配線と、Ｎ個のヒューズ及び（Ｎ−２）個の戻り配線を囲むように少なくとも１層の配線層及びビアホールに形成されたガードリングとを含み、第１番目の戻り配線及び第Ｎ番目の戻り配線が、ガードリングの外側に形成されるようにしても良い。
【発明の効果】
【００１５】
本発明によれば、ヒューズブロックにおいて、第１の間隔で隣接して設けられた２つのヒューズと、第１の間隔よりも小さい第２の間隔で隣接して設けられた２つの戻り配線とが交互に配置されることにより、トリミングされる内部回路とヒューズとを接続するための信号配線を含めたレイアウト面積を削減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体装置におけるヒューズブロックのレイアウトを示す図である。図１の（ａ）は、平面図であり、図１の（ｂ）は、図１の（ａ）に示すＢ−Ｂ'における断面図である。本発明に係る半導体装置は、半導体基板上に形成された少なくとも１層の層間絶縁膜及び少なくとも１層の配線層を含んでいるが、以下においては、例として３層配線の場合について説明する。なお、最上層に形成される絶縁膜（保護膜）については、図示を省略する。
【００１７】
図１の（ｂ）に示すように、シリコン等の半導体基板１０上に、第１の層間絶縁膜２０と、第１の配線層３０と、第２の層間絶縁膜４０と、第２の配線層５０と、第３の層間絶縁膜６０と、第３の配線層７０とが、この順で形成されている。層間絶縁膜の材料としては、ＢＰＳＧ（Boron Phosphorus Silicon Glass）等の絶縁材料が用いられ、配線層の材料としては、アルミニウム（Ａｌ）や銅（Ｃｕ）等の導電材料が用いられる。
【００１８】
本実施形態においては、最上配線層である第３の配線層７０に複数のヒューズ本体７１及び複数の戻り配線７２が形成されているが、上から２番目の配線層である第２の配線層５０にそれらを形成しても良い。その場合には、第３の層間絶縁膜６０の厚さが薄くされる。また、複数のヒューズ本体７１及び複数の戻り配線７２の周囲には、半導体装置の回路部分を水分等から保護するためのガードリングが形成されている。
【００１９】
ガードリングは、第１の配線層３０、第２の配線層５０、及び、第３の配線層７０に形成された導電材料と、第１の層間絶縁膜２０、第２の層間絶縁膜４０、及び、第３の層間絶縁膜６０のビアホールに形成された導電材料とによって構成される。第１の層間絶縁膜２０のビアホールに形成された導電材料は、半導体基板１０内に形成された不純物拡散領域１１に接続されている。
【００２０】
図１の（ａ）に示すように、第３の層間絶縁膜６０上の第３の配線層７０において、複数のヒューズ本体７１及び複数の戻り配線７２が形成され、それらを囲むようにガードリング７３が形成されている。また、ガードリング７３の一方の外側（図中の上側）において、複数のヒューズ本体７１と複数の戻り配線７２とをそれぞれ接続する複数の配線パターン７４が形成されている。
【００２１】
図１の（ａ）において、丸印は、ヒューズ本体７１が切断される箇所を示している。例えば、測定用パッドにおいて電圧を測定した結果に基づいて、所望のヒューズ本体７１にレーザ光を照射することにより、ヒューズパターンが切断される。ヒューズパターンの切断性及び信頼性を確保するために、ヒューズパターンは、配線ルールによって定められる最小パターン幅よりも大きい幅Ｗ１を有し、複数のヒューズパターンが、配線ルールによって定められる最小パターン間隔よりも大きい間隔Ｄ１で形成されている。
【００２２】
一方、戻り配線７２としては、ヒューズパターンではなく、専用の配線パターンが用いられる。特に、多ビットの信号に基づいて多数の回路部分をトリミングする場合には、配線抵抗の増加を防ぐために、ヒューズブロックの一方の側（図中の下側）からヒューズの両端の配線を取り出すことが行われる。これにより、ヒューズブロックを迂回する配線が不要となり、レイアウト面積の縮小、及び、配線抵抗の低減による回路性能の向上が可能となる。
【００２３】
ヒューズブロックにおいて、間隔Ｄ１で隣接して設けられた２つのヒューズ本体７１と、間隔Ｄ２で隣接して設けられた２つの戻り配線７２とが、交互に配置されている。ここで、戻り配線７２は、ヒューズパターンではないので、戻り配線７２の幅Ｗ２を、ヒューズ本体７１の幅Ｗ１よりも小さくすると共に、戻り配線７２の間隔Ｄ２を、ヒューズ本体７１の間隔Ｄ１よりも小さくすることができる。これにより、ヒューズブロックのレイアウト面積がさらに縮小される。
【００２４】
例えば、戻り配線７２の幅Ｗ２を、回路動作から許容される抵抗値に応じて決定することにより、所望の抵抗値を得ることができる。回路動作から許容される場合には、戻り配線７２の幅Ｗ２を、配線ルールによって定められる最小パターン幅となるようにしても良い。また、戻り配線７２の間隔Ｄ２を、配線ルールによって定められる最小パターン間隔となるようにしても良い。なお、ヒューズ本体７１と戻り配線７２との間の間隔は、ヒューズ本体７１の間隔Ｄ１と等しくすることが望ましい。
【００２５】
本実施形態において、ヒューズブロックが、Ｎ個のヒューズ本体７１、及び、Ｎ個の戻り配線７２を含むものとすると、第１番目及び第Ｎ番目の戻り配線７２は、ヒューズ本体７１の外側に形成される。従って、第１番目の戻り配線７２は、ガードリング７３と第１番目のヒューズ本体７１との間に形成され、第Ｎ番目の戻り配線７２は、第Ｎ番目のヒューズ本体７１とガードリング７３との間に形成されることになる。
【００２６】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体装置におけるヒューズブロックのレイアウトを示す平面図である。本実施形態において、ヒューズブロックが、Ｎ個のヒューズ本体７１、及び、Ｎ個の戻り配線７２及び７２ａを含むものとすると、第１番目及び第Ｎ番目の戻り配線７２ａは、ガードリング７３ａの外側に形成される。
【００２７】
即ち、本実施形態においては、ガードリング７３ａが、Ｎ個のヒューズ本体７１及び（Ｎ−２）個の戻り配線７２を囲むように形成されており、第１番目及び第Ｎ番目の戻り配線７２ａが、ガードリング７３ａの外側に形成されている。その他の点に関しては、第１の実施形態と同様である。なお、ヒューズ本体７１とガードリング７３ａとの間の間隔は、ヒューズ本体７１の間隔Ｄ１と等しくすることが望ましい。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態におけるヒューズブロックのレイアウトを示す図。
【図２】本発明の第２の実施形態におけるヒューズブロックのレイアウトを示す図。
【図３】従来の半導体装置におけるヒューズブロックのレイアウトを示す平面図。
【符号の説明】
【００２９】
１０  半導体基板、  ２０  第１の層間絶縁膜、  ３０  第１の配線層、  ４０  第２の層間絶縁膜、  ５０  第２の配線層、  ６０  第３の層間絶縁膜、  ７０  第３の配線層、  ７１  ヒューズ本体、  ７２、７２ａ  戻り配線、  ７３、７３ａ  ガードリング、  ７４  配線パターン
【図１】
2010140920.tif 000003
【図２】
2010140920.tif 000004
【図３】
2010140920.tif 000005