(57)【要約】【課題】従来の過電流保護回路では、構成素子の特性ばらつき等により高精度の過電流検出ができないという問題があった。【解決手段】本発明にかかる過電流保護回路は、負荷２に供給する電流に応じた検出用電流を生成するトランジスタＱ２と、バイアス信号１に基づいて電流Ｉｒｅｆ１を生成するトランジスタ９と、バイアス信号１と異なるバイアス信号２に基づいて電流Ｉｒｅｆ２を生成するトランジスタ１０と、Ｉｒｅｆ２とＩｒｅｆ１と検出用電流とに基づいて過電流検出信号を出力するカレントミラー回路と、バイアス信号２とバイアス信号１とを生成する参照電圧生成回路１８と、を備える。さらに参照電圧生成回路１８は、バイアス信号１の出力端子とバイアス信号２の出力端子との間に設けられた抵抗素子２１と、抵抗素子２１と並列に接続されたツェナーダイオード３７と、を備える。このような回路構成により高精度の過電流検出が可能である。【選択図】図１
2010193034.tif 000002
【特許請求の範囲】
【請求項１】
負荷に供給する電流に応じた検出用電流を生成する検出用トランジスタと、
第１の制御信号に基づいて第１の基準電流を生成する第１の電流源トランジスタと、
第１の制御信号と異なる第２の制御信号に基づいて第２の基準電流を生成する第２の電流源トランジスタと、
前記第１の基準電流と、前記第２の基準電流と、前記検出用電流と、に基づいて過電流検出信号を出力するカレントミラー回路と、
前記第１の制御信号と前記第２の制御信号とを生成する参照電圧生成回路と、を備え、
前記参照電圧生成回路は、
前記第１の制御信号を出力する第１の出力端子と、前記第２の制御信号を出力する第２の出力端子と、の間に設けられた第１の抵抗と、
前記第１の抵抗と並列に接続された第１のツェナーダイオードと、を備えた過電流保護回路。
【請求項２】
前記カレントミラー回路は、
前記第１の電流源トランジスタと直列に接続された第１のミラートランジスタと、
前記第２の電流源トランジスタと直列に接続された第２のミラートランジスタと、
前記第１の電流源トランジスタと前記第１のミラートランジスタを介して直列に接続された第２の抵抗と、を備え、
前記第１のミラートランジスタと前記第２の抵抗との接続ノード上に前記検出電流が供給されることを特徴とする請求項１に記載の過電流保護回路。
【請求項３】
前記参照電圧生成回路は、
前記第１のツェナーダイオードの両端子間に前記第１の抵抗と直列に接続されたダイオードを備えた請求項１又は２に記載の過電流保護回路。
【請求項４】
前記参照電圧生成回路は、
前記第１のツェナーダイオードと並列に接続された第３の抵抗と、
前記第１のツェナーダイオードの両端子間に前記第３の抵抗と直列に接続された第３のミラートランジスタと、
前記第１のツェナーダイオードの両端子間に前記第１の抵抗と直列に接続され、前記第３のミラートランジスタを流れる電流に応じた電流が流れる第４のミラートランジスタと、を備えた請求項１〜３のいずれか一項に記載の過電流保護回路。
【請求項５】
前記第１のツェナーダイオードと直列に接続され、前記第１のトランジスタと同一サイズの電圧調整用トランジスタを備えた請求項１〜４のいずれか一項に記載の過電流保護回路。
【請求項６】
前記第１の電流源トランジスタと前記第２の電流源トランジスタとは、相互に同一サイズであることを特徴とする請求項１〜５のいずれか一項に記載の過電流保護回路。
【請求項７】
前記第１のミラートランジスタと前記第２のミラートランジスタとは、相互に同一サイズであることを特徴とする請求項１〜６のいずれか一項に記載の過電流保護回路。
【請求項８】
前記第１のミラートランジスタと前記第２のミラートランジスタとは、ＮチャネルＭＯＳトランジスタであって、
前記第１のミラートランジスタのドレイン端子が、当該第１のミラートランジスタのゲート端子と前記第２のミラートランジスタのゲート端子とに接続され、前記第２の基準電流と前記第２のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項１〜７のいずれか一項に記載の過電流保護回路。
【請求項９】
前記第１のミラートランジスタと前記第２のミラートランジスタとは、ＮチャネルＭＯＳトランジスタであって、
前記第２のミラートランジスタのドレイン端子が、当該第２のミラートランジスタのゲート端子と前記第１のミラートランジスタのゲート端子とに接続され、前記第１の基準電流と前記第１のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項１〜７のいずれか一項に記載の過電流保護回路。
【請求項１０】
前記第１のミラートランジスタと前記第２のミラートランジスタは、ＮＰＮ型バイポーラトランジスタであって、
前記第１のミラートランジスタのコレクタが、当該第１のミラートランジスタのベースと前記第２のミラートランジスタのベースとに接続され、前記第２の基準電流と前記第２のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項１〜７のいずれか一項に記載の過電流保護回路。
【請求項１１】
前記第１のミラートランジスタと前記第２のミラートランジスタは、ＮＰＮ型バイポーラトランジスタであって、
前記第２のミラートランジスタのコレクタが、当該第２のミラートランジスタのベースと前記第１のミラートランジスタのベースとに接続され、前記第１の基準電流と前記第１のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項１〜７のいずれか一項に記載の過電流保護回路。
【請求項１２】
前記第１の制御信号と前記第２の制御信号は、それぞれ異なる電位を有することを特徴とする請求項１〜１１のいずれか一項に記載の過電流保護回路。
【請求項１３】
前記過電流検出信号に基づいて、前記負荷に供給する電流を制御する出力トランジスタのオンオフを制御する制御用トランジスタをさらに備えた請求項１〜１２のいずれか一項に記載の過電流保護回路。
【請求項１４】
前記制御用トランジスタは、ＮチャネルＭＯＳトランジスタであって、
当該制御用トランジスタのドレイン端子に前記出力トランジスタのゲート端子が接続され、当該制御用トランジスタのソース端子に前記出力トランジスタのソース端子が接続され、当該制御用トランジスタのゲート端子に前記過電流検出信号が供給されることを特徴とする請求項１３に記載の過電流保護回路
【請求項１５】
陰極端子に前記制御用トランジスタのゲート端子が接続され、陽極端子に前記出力トランジスタのソース端子が接続された第２のツェナーダイオードをさらに備えた請求項１４に記載の過電流保護回路。
【請求項１６】
前記第３のミラートランジスタと前記第４のミラートランジスタとは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項４〜１５のいずれか一項に記載の過電流保護回路。
【請求項１７】
前記第１の電流源トランジスタと前記第２の電流源トランジスタとは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１〜１６のいずれか一項に記載の過電流保護回路。
【請求項１８】
前記負荷は、当該負荷に供給する電流を制御する出力トランジスタと高電位側電源との間に接続されたことを特徴とする請求項１〜１７のいずれか一項に記載の過電流保護回路。
【請求項１９】
前記負荷は、当該負荷に供給する電流を制御する出力トランジスタと低電位側電源との間に接続されたことを特徴とする請求項１〜１７のいずれか一項に記載の過電流保護回路。
【請求項２０】
請求項１〜１９のいずれか一項に記載の過電流保護回路と、
前記負荷に供給する電流を制御する出力トランジスタと、
前記出力トランジスタの制御端子に制御電圧を印加することによって、当該出力トランジスタに流れる電流をオンオフ切替制御する制御回路と、を備えた負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路に関するものであり、特に電流検出の精度を高める技術に関する。
【背景技術】
【０００２】
近年、自動車等の車両では、ランプ負荷やモーター負荷の駆動スイッチ素子として、制御回路を備えたパワーＭＯＳＦＥＴ、つまりＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅ）が車両の電子制御システムの中で用いられている。これらの負荷とＩＰＤとを備えたシステムにおいて、例えば、電子制御システムのターミナル部でのターミナルショートや、配線ショート、負荷ショート等の異常が発生した場合、配線（ワイヤーハーネス）及びＩＰＤを構成するパワーＭＯＳＦＥＴに過電流が流れて損傷する可能性がある。そのため、ＩＰＤの制御回路として、過電流を検出してパワーＭＯＳＦＥＴをオフする回路（過電流保護回路）を備えることが一般的である。ここで、負荷及びパワーＭＯＳＦＥＴを安全に保護するために、高精度の過電流保護回路が求められている。
【０００３】
近年の過電流保護回路に関する技術として、例えば、特許文献１に示すような回路が提案されている。図７に、特許文献１に記載された過電流検出回路（過電流保護回路）を用いた負荷駆動回路を示す。図７に示す回路は、電源１０１から負荷１０２への電源供給をＯＮ／ＯＦＦ切替するための出力ＭＯＳトランジスタＭＱ１を備えている。この出力ＭＯＳトランジスタ（パワーＭＯＳＦＥＴ）ＭＱ１のドレイン端子は電源１０１からの入力端子１０３に接続される。また、出力ＭＯＳトランジスタＭＱ１のソース端子は負荷１０２への出力端子１０４に接続される。さらに、出力ＭＯＳトランジスタＭＱ１のゲート端子は、出力ＭＯＳトランジスタＭＱ１をＯＮ／ＯＦＦ切替するための制御信号を出力する（制御電圧を印加する）制御回路１０５に接続されている。負荷１０２は、グランド１０６（例えば車両のフレームなど）に接続されている。
【０００４】
また、図７に示す回路は、出力ＭＯＳトランジスタＭＱ１と構造相似な（ディメンジョンのみが異なり、単位チャネル幅当たりの特性が等しい）電流検出用ＭＯＳトランジスタＭＱ２を備えている。この電流検出ＭＯＳトランジスタＭＱ２と出力ＭＯＳトランジスタＭＱ１とは各々のドレイン端子が入力端子１０３に共通接続されているとともに、各々のゲート端子が制御回路１０５に共通接続されている。また、図７に示す回路は、電流検出用ＭＯＳトランジスタＭＱ２と出力ＭＯＳトランジスタＭＱ１との双方のソース端子の間に直列接続された電流検出用抵抗ＭＲＳを備えている。
【０００５】
また、図７に示す回路は、カレントミラーを構成するＭＯＳトランジスタＭＱ３、ＭＱ４を備えている。ＭＯＳトランジスタＭＱ３のソース端子は、検出抵抗ＭＲＳと電流検出用ＭＯＳトランジスタＭＱ２との接続点１０７に接続されている。さらにＭＯＳトランジスタＭＱ３のゲート端子とドレイン端子とは接続点１１１にて共通接続されていると共に、ＭＯＳトランジスタ１０９のドレイン端子に接続されている。他方、ＭＯＳトランジスタＭＱ４のソース端子は、出力ＭＯＳトランジスタＭＱ１のソース端子と検出抵抗ＭＲＳとの接続点１０８に接続されている。さらに、ＭＯＳトランジスタＭＱ４のゲート端子は接続点１１１に共通接続されている。加えて、ＭＯＳトランジスタＭＱ４のドレイン端子は、接続点１１２を介してＭＯＳトランジスタ１１０のドレイン端子に接続されている。ＭＯＳトランジスタ１０９、１１０のゲート端子はバイアス信号の供給源に共通接続する一方で、それらのソース端子は入力端子１０３に共通接続されている。過電流検出信号は、接続点１１２から取り出される。
【０００６】
ここで、何らかの原因で、負荷１０２を接続する配線が外れて車両のフレームにショートしたり、電子制御システムのターミナルで端子１０４がグランド端子に接触したりした場合を考える。この場合、出力ＭＯＳトランジスタＭＱ１を介して電源１０１−グランド１０６間がショートし、出力ＭＯＳトランジスタＭＱ１に過電流が流れる異常状態を示す。このような異常状態が発生した場合には、出力ＭＯＳトランジスタＭＱ１をＯＦＦ状態に切り替えたり、あるいは出力ＭＯＳトランジスタＭＱ１に流れる電流を抑制したりすることにより、出力ＭＯＳトランジスタＭＱ１を保護する必要がある。このような過電流検出の動作について以下に簡単に説明する。
【０００７】
電源電圧端子１０１から負荷１０２に供給される電源電圧は、ＭＱ１によりＯＮ／ＯＦＦ切替が制御される。つまり、制御回路１０５から出力された制御信号によって、ＭＱ１のソース−ドレイン間の接続が制御される。ＭＱ１とＭＱ２は構造相似であるため、ＭＱ１に流れる電流が大きくなると（例えば１０Ａ）、ＭＱ１とＭＱ２の相似比（例えば、１００００：１）に基づいて、ＭＱ２に流れる電流も大きくなる(例えば１０Ａ／１００００＝１ｍＡ）。それにより、接続点１０７の電位Ｖｓ及び接続点１１１の電位Ｖ１は上昇する。したがって、ＭＱ４のドレイン−ソース間を流れる電流は大きくなる。なお、ＭＱ３とＭＱ４は構造相似である。
【０００８】
このＭＱ４のソース−ドレイン間を流れる電流が、ＭＯＳトランジスタ１１０によって設定されたしきい値電流Ｉｒｅｆ２（例えば５０ｕＡ）を越える場合には、接続点１１２を経由して出力される過電流検出信号がハイレベルからロウレベルに反転するため、過電流状態であると判定することができる。他方、ＭＱ１に流れる電流が小さい場合には、ＭＱ４がオンして流れる電流はしきい値電流Ｉｒｅｆ２よりも小さくなる。このとき、接続点１１２を経由して出力される過電流検出信号はハイレベルの状態を維持するため、過電流状態ではないと判定することができる。
【０００９】
ここで、図７に示す回路の場合、過電流かどうかを判定する基準となる基準電流（例えばＩｒｅｆ２）と、出力ＭＯＳトランジスタＭＱ１を流れる電流と、に基づいて過電流を検出するために、各トランジスタ（例えば、ＭＱ３、ＭＱ４、ＭＯＳトランジスタ１０９、１１０）のサイズを調整する必要がある。つまり、互いに構造相似なトランジスタであってもそれぞれのサイズが異なる。そのため、各トランジスタの製造過程における特性ばらつきや、周囲の温度条件による特性ばらつきを抑制することができない。また、抵抗素子ＭＲＳが温度条件により特性が変化する。それにより、高精度の過電流検出ができないという問題があった。さらに、精度の高いバイアス信号を供給する必要もあった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−３９５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述のように、従来の過電流保護回路では、構成素子の特性ばらつき等により高精度の過電流検出ができないという問題があった。
【課題を解決するための手段】
【００１２】
本発明にかかる過電流保護回路は、負荷（本発明の実施の形態１における負荷２）に供給する電流に応じた検出用電流を生成する検出用トランジスタ（本発明の実施の形態１における検出用ＭＯＳトランジスタＱ２）と、第１の制御信号に基づいて第１の基準電流を生成する第１の電流源トランジスタ（本発明の実施の形態１におけるトランジスタ９）と、第１の制御信号と異なる第２の制御信号に基づいて第２の基準電流を生成する第２の電流源トランジスタ（本発明の実施の形態１におけるトランジスタ１０）と、前記第１の基準電流と、前記第２の基準電流と、前記検出用電流と、に基づいて過電流検出信号を出力するカレントミラー回路と、前記第１の制御信号と前記第２の制御信号とを生成する参照電圧生成回路（本発明の実施の形態１における参照電圧生成回路１８）と、を備え、前記参照電圧生成回路は、前記第１の制御信号を出力する第１の出力端子と、前記第２の制御信号を出力する第２の出力端子と、の間に設けられた第１の抵抗（本発明の実施の形態１における抵抗素子２１）と、前記第１の抵抗と並列に接続された第１のツェナーダイオード（本発明の実施の形態１におけるツェナーダイオード３７）と、を備える。
【００１３】
上述のような回路構成により、高精度の過電流検出が可能である。
【発明の効果】
【００１４】
本発明により、高精度の過電流検出が可能な過電流保護回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１にかかる過電流保護回路を示す図である。
【図２】本発明の実施の形態２にかかる過電流保護回路を示す図である。
【図３】本発明の実施の形態３にかかる過電流保護回路を示す図である。
【図４】本発明の実施の形態４にかかる過電流保護回路を示す図である。
【図５】本発明の実施の形態５にかかる過電流保護回路を示す図である。
【図６】本発明の実施の形態６にかかる過電流保護回路を示す図である。
【図７】従来の過電流検出回路を示す図である。
【発明を実施するための形態】
【００１６】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００１７】
発明の実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１に示すように、本発明の実施の形態１における過電流保護回路は、負荷２に供給される過電流を保護するための回路である。
【００１８】
まず、図１に示す回路の構成について説明する。図１に示す回路は、負荷２と、電圧制御回路５と、定電流を出力するトランジスタ（第１の電流源トランジスタ）９と、定電流を出力するトランジスタ（第２の電流源トランジスタ）１０と、出力ＭＯＳトランジスタＱ１と、検出用ＭＯＳトランジスタ（検出用トランジスタ）Ｑ２と、トランジスタ（第１のミラートランジスタ）Ｑ３と、トランジスタ（第２のミラートランジスタ）Ｑ４と、抵抗素子（第２の抵抗）ＲＳと、バイアス生成回路１９と、参照電圧生成回路１８と、を備える。バイアス生成回路１９は、さらにトランジスタ２５と、トランジスタ２６と、トランジスタ２７と、トランジスタ２８と、を有する。ここで、図１の回路は、電源電圧端子１から負荷２に電源電圧を供給する際、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に流れる電流に基づいて過電検出する機能を有する。なお、本発明の実施の形態においては、トランジスタ９と、トランジスタ１０、トランジスタ２７、トランジスタ２８とが、Ｐチャネル型ＭＯＳトランジスタの場合を例に説明する。また、本発明の実施の形態においては、出力ＭＯＳトランジスタＱ１と、検出用ＭＯＳトランジスタＱ２と、トランジスタＱ３と、トランジスタＱ４と、トランジスタ２５、トランジスタ２６とが、Ｎチャネル型ＭＯＳトランジスタの場合を例に説明する。また、便宜上、電源電圧端子１に供給される電圧を電源電圧１と称す。また、接地電圧端子６に供給される電圧を接地電圧６と称す。
【００１９】
図１に示す回路において、出力ＭＯＳトランジスタＱ１は、電源電圧端子１から負荷２への電源供給をＯＮ／ＯＦＦ切替する。この出力ＭＯＳトランジスタＱ１のドレイン端子は、電源電圧端子１からの高電位側接続端子３に接続される。出力ＭＯＳトランジスタＱ１のソース端子は、負荷２への低電位側接続端子４に接続される。さらに、出力ＭＯＳトランジスタＱ１のゲート端子は、出力ＭＯＳトランジスタＱ１をＯＮ／ＯＦＦ切替するための制御信号を出力する（制御電圧を印加する）電圧制御回路５の出力端子に接続される。負荷２は、接地電圧端子６（例えば車両のフレームなど）に接続される。
【００２０】
検出用ＭＯＳトランジスタＱ２は、出力ＭＯＳトランジスタＭＱ１と構造相似な（ディメンジョンのみが異なり、単位チャネル幅当たりの特性が等しい）素子により構成される。この検出用ＭＯＳトランジスタＱ２のドレイン端子は、高電位側接続端子３に接続される。検出用ＭＯＳトランジスタＱ２のゲート端子は、電圧制御回路５の出力端子に接続される。また、検出用ＭＯＳトランジスタＱ２のソース端子と出力ＭＯＳトランジスタＱ１のソース端子との間に抵抗素子ＲＳが直列に接続される。
【００２１】
トランジスタＱ３とトランジスタＱ４とは互いにカレントミラーを構成している。具体的には、トランジスタＱ３のソース端子は、抵抗素子ＲＳの一方の端子と検出用ＭＯＳトランジスタＱ２のソース端子との接続点７に接続される。トランジスタＱ３のゲート端子とドレイン端子とは接続点１１において共通接続される。さらに、接続点１１にはトランジスタ９のドレイン端子が共通接続される。他方、トランジスタＱ４のソース端子は、出力ＭＯＳトランジスタＱ１のソース端子と抵抗素子ＲＳの他方の端子との接続点８に共通接続される。さらに、トランジスタＱ４のゲート端子は、接続点１１に共通接続される。加えて、トランジスタＱ４のドレイン端子は、接続点１２を介してトランジスタ１０のドレイン端子に接続される。トランジスタ９のソース端子とトランジスタ１０のソース端子は、それぞれ高電位側接続端子３に共通接続される。過電流検出信号ＯＣは、接続点１２から取り出される。
【００２２】
なお、トランジスタＱ３とトランジスタＱ４とは、互いに同一サイズの素子により構成される。なお、同一サイズとは、同一サイズにより設計されたものであって、製造過程における製造ばらつきや温度特性のばらつき等が略同一であるものをいう（以下、特に断りがない限り、同一サイズと称す）。トランジスタ９とトランジスタ１０とは、互いに同一サイズの素子により構成される。また、トランジスタ９とトランジスタ２７とは互いに構造相似である。同様に、トランジスタ１０とトランジスタ２８とは互いに構造相似である。
【００２３】
バイアス生成回路１９において、トランジスタ２７及びトランジスタ２５から構成される直列回路は、トランジスタ９のゲート端子にバイアス信号１を供給する。また、トランジスタ２８及びトランジスタ２６から構成される直列回路は、トランジスタ１０のゲート端子にバイアス信号２を供給する。
【００２４】
トランジスタ９のゲート端子は、トランジスタ２７のゲート端子と、トランジスタ２７のドレイン端子との接続点３４に接続される。また、トランジスタ１０のゲート端子は、トランジスタ２８のゲート端子と、トランジスタ２８のドレイン端子との接続点３５に接続される。トランジスタ９のソース端子と、トランジスタ１０のソース端子と、トランジスタ２７のソース端子と、トランジスタ２８のソース端子とは、それぞれ高電位側接続端子３に共通接続される。
【００２５】
トランジスタ２５のドレイン端子は、接続点３４に共通接続される。トランジスタ２６のドレイン端子は、接続点３５に共通接続される。トランジスタ２５のソース端子と、トランジスタ２６のソース端子とは、それぞれ接続点２９に共通接続される。トランジスタ２５のゲート端子は、接続点３３に接続される。トランジスタ２６のゲート端子は、接続点３２に接続される。接続点３２と接続点３３との間には電位差ＶＲを有する参照電圧ＶＲが与えられる。
【００２６】
参照電圧生成回路１８は、抵抗素子（第３の抵抗）２０と、抵抗素子（第１の抵抗）２１と、トランジスタ（第３のミラートランジスタ）２２と、トランジスタ（第４のミラートランジスタ）２３と、トランジスタ２４と、ツェナーダイオード（第１のツェナーダイオード）３７と、定電流源３６と、を有する。本発明の実施の形態においては、トランジスタ２２と、トランジスタ２３とが、Ｐチャネル型ＭＯＳトランジスタの場合を例に説明する。また、トランジスタ２４がＮチャネル型ＭＯＳトランジスタの場合を例に説明する。なお、抵抗素子２０と抵抗素子２１とは互いに単位長あたりの特性が同一の素子により構成されている。
【００２７】
参照電圧生成回路１８において、トランジスタ２２と抵抗素子２０とが、主電流経路上に直列に接続される。具体的には、トランジスタ２２のソース端子が高電位側接続端子３に接続される。トランジスタ２２のドレイン端子は、接続点３１を介してトランジスタ２２のゲート端子と抵抗素子２０の一方の端子とに接続される。抵抗素子２０の他方の端子は、接続点２９に共通接続される。さらに、接続点３１はトランジスタ２３のゲート端子に接続される。
【００２８】
トランジスタ２３と抵抗素子２１とトランジスタ２４とが、主電流経路上に直列に接続される。具体的には、トランジスタ２３のソースが高電位側接続端子３に接続される。トランジスタ２３のドレイン端子は、接続点３２を介してトランジスタ２６のゲート端子と抵抗素子２１の一方の端子に接続される。抵抗素子２１の他方の端子は、接続点３３を介して、トランジスタ２４のドレイン端子と、トランジスタ２４のゲート端子と、トランジスタ２５のゲート端子とに接続される。トランジスタ２４のソース端子は、接続点２９に共通接続される。なお、接続点３２と接続点３３との間には、との間には電位差ＶＲを有する参照電圧（参照電圧ＶＲ）が与えられる。
【００２９】
ツェナーダイオード３７の陰極端子は、高電位側接続端子３に接続される。ツェナーダイオード３７の陽極端子は、接続点２９に接続される。接続点２９は、さらに定電流源３６の一方の端子に接続される。定電流源３６の他方の端子は、接地電圧端子６に接続される。一般に、本発明の過電流保護回路を備えたＩＰＤが搭載される電子制御システムと、負荷２とは、異なる場所に設置されることが多いため、それぞれの接地電圧は異なる場合が多い。なお、本発明の実施の形態においては、接地電圧端子６から接地電圧が供給される場合を例に説明する。接地電位が異なる場合においても、以下に説明する内容は変わらない。
【００３０】
次に、図１に示す回路の動作について説明する。出力ＭＯＳトランジスタＱ１と検出用ＭＯＳトランジスタＱ２とは相互に相似構造である。ここで、この２つのトランジスタにおいて、ゲート−ソース端子間の電位差とドレイン−ソース間の電位差とが相互に同一であると仮定する。この場合において、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間には、検出用ＭＯＳトランジスタＱ２と出力ＭＯＳトランジスタＱ１との相似比に応じた電流（チャネル幅の比の電流）が流れる。例えば、出力ＭＯＳトランジスタＱ１と検出用ＭＯＳトランジスタＱ２との相似比が１０００：１であるとする。このとき、出力ＭＯＳトランジスタＱ１に流れる電流に対し１／１０００の電流が検出用ＭＯＳトランジスタＱ２に流れる。この電流比の場合、例えば、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に流れる電流が１０Ａの場合には、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間に流れる電流は１０ｍＡである。
【００３１】
ただし、実際には、図１に示す回路は抵抗素子ＲＳを備えている。したがって、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間の電流は、上記の電流比と比較して、抵抗素子ＲＳによる電圧降下に応じた誤差が生じる。このため、本実施例の形態においては、高精度の過電流保護動作を実現するために、検出用抵抗ＲＳの電圧降下を極力小さい値（例えば０．１Ｖ以下）に設定することが望ましい。
【００３２】
例えば、抵抗素子ＲＳとして、５Ω程度の抵抗を使用することにより、検出用抵抗ＲＳの電圧降下は０．０５Ｖに設定できる。また、抵抗素子ＲＳとしてＡＬ抵抗を用いることにより、抵抗値の製造上の公差を小さくすることができる。つまり、過電流検出の精度を高めることができる。
【００３３】
図１に示す回路は、前述のようにトランジスタＱ３とトランジスタＱ４とは互いに同一サイズの素子である。また、トランジスタＱ３のソースに抵抗素子ＲＳを備えているため、トランジスタＱ３とトランジスタＱ４とは相互にソース電位が異なる。したがって、トランジスタＱ３のドレイン−ソース間と、トランジスタＱ４のドレイン−ソース間と、にそれぞれ異なる電流を流すことによって、所望の電流値で過電流検出の判定を行うことができる。そこで、トランジスタ１０のゲート端子に印加される電圧（第２の制御信号）に基づいて電流（第２の基準電流）Ｉｒｅｆ２を制御する。また、トランジスタ９のゲート端子に印加される電圧（第１の制御信号）に基づいて電流（第１の基準電流）Ｉｒｅｆ１を制御する。それにより、例えば、電流Ｉｒｅｆ１と電流Ｉｒｅｆ２とが、Ｉｒｅｆ２＞Ｉｒｅｆ１を示すように調整することができる。
【００３４】
なお、トランジスタ９とトランジスタ２７とはカレントミラー接続されている。そのため、トランジスタ９には、トランジスタ２７のドレイン−ソース間に流れる電流に比例した電流Ｉｒｅｆ１が流れる。また、トランジスタ１０とトランジスタ２８とはカレントミラー接続されている。そのため、トランジスタ１０には、トランジスタ２８のドレイン−ソース間に流れる電流に比例した電流Ｉｒｅｆ２が流れる。
【００３５】
さらに、接続点３４の電位は、トランジスタ２７のオン抵抗と、トランジスタ２５のオン抵抗に基づいて決定される。この接続点３４の電位がトランジスタ９、２７のゲート端子に印加される。また、接続点３５の電位は、トランジスタ２８のオン抵抗と、トランジスタ２６のオン抵抗に基づいて決定される。この接続点３５の電位がトランジスタ１０、２８のゲート端子に印加される。
【００３６】
ここで、バイアス生成回路１９において、トランジスタ２６のゲート端子には、トランジスタ２５よりも参照電圧ＶＲだけ高い電位が供給される。つまり、トランジスタ２６のオン抵抗はトランジスタ２５のオン抵抗よりも小さくなる。したがって、接続点３５の電位は接続点３４の電位よりも小さくなる。これにより、Ｉｒｅｆ２＞Ｉｒｅｆ１を満足することができる。つまり、参照電圧ＶＲに基づいて電流Ｉｒｅｆ１と電流Ｉｒｅｆ２とを調整することができる。
【００３７】
まず、電圧制御回路５からのＯＦＦ制御により出力ＭＯＳトランジスタＱ１のドレイン−ソース間に電流が流れていない場合について考える。この場合、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間にも電流が流れない。したがって、接続点７の電位Ｖｓは上昇しない。また、接続点１１の電位Ｖ１も上昇しない。そのため、トランジスタＱ４のドレイン−ソース間には電流が流れない。よって、接続点１２からハイレベルの過電流検出信号が出力される。これにより、出力ＭＯＳトランジスタＱ１を流れる電流は過電流状態ではないと判定することができる。
【００３８】
次に、電圧制御回路５からのＯＮ制御により出力ＭＯＳトランジスタＱ１のドレイン−ソース間に電流が流れている場合で、かつ、ショートなどが発生していない正常状態の場合について考える。この場合、出力ＭＯＳトランジスタＱ１のドレイン−ソース間には６Ａの正常電流が流れるものと仮定する。また、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に１０Ａを越える電流が流れた場合には、過電流が流れる異常状態であると判定するものと仮定する。
【００３９】
まず、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に正常電流（例えば、６Ａ）が流れる。この場合には、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間には、相似比に応じて例えば６ｍＡの電流が流れる。そのため、接続点７の電位Ｖｓおよび接続点１１の電位Ｖ１は上昇する。したがって、トランジスタＱ４のドレイン−ソース間には電流が流れる。しかし、この電流はトランジスタ１０のドレイン−ソース間に流れる電流Ｉｒｅｆ２（例えば、５０ｕＡ）には達しない。したがって、接続点１２からハイレベルの過電流検出信号が出力される。これにより、出力ＭＯＳトランジスタＱ１を流れる電流は過電流状態ではないと判定することができる。
【００４０】
これらに対し、例えば、ショートなどの異常が発生し、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に１０Ａを越える過電流（例えば１１Ａ）が流れる場合について考える。この場合には、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間には、相似比に応じて、１１ｍＡの電流が流れる。また、接続点７の電位Ｖｓおよび接続点１１の電位Ｖ１は上昇する。それにより、トランジスタＱ４のドレイン−ソース間には電流（例えば、５５ｕＡ）が流れる。このとき、この電流はトランジスタ１０のドレイン−ソース間に流れる電流Ｉｒｅｆ２（例えば、５０ｕＡ）を超える。よって、過電流検出信号がハイレベルからロウレベルに反転する。これにより、出力ＭＯＳトランジスタＱ１を流れる電流は過電流状態と判定することができる。
【００４１】
ここで、過電流検出値Ｉｏｃ（接続点１２から出力される過電流検出信号の電流値）は、以下の（式１）で表すことができる。
2010193034.tif 000003
（式１）において、Ａは（出力ＭＯＳトランジスタＱ１のチャネル幅）／（検出用ＭＯＳトランジスタＱ２のチャネル幅）を示す。ＲＳは抵抗素子ＲＳの抵抗値を示す。Ｂは（Ｉｒｅｆ２／Ｉｒｅｆ１）を示す。Ｌ３はトランジスタＱ３のチャネル長を示す。Ｗ３はトランジスタＱ３のチャネル幅を示す。Ｌ４はトランジスタＱ４のチャネル長を示す。Ｗ４はトランジスタＱ４のチャネル幅を示す。Ｖｇｓ１はトランジスタＱ３のゲート−ソース間電圧を示す。ＶｔはトランジスタＱ３及びトランジスタＱ４の物性Ｖｔ（ＭＯＳしきい値）を示す。
【００４２】
また、Ｖｇｓ１に関しては、以下の（式２）が成立する。
2010193034.tif 000004
【００４３】
つまり、（式１）および（式２）から、以下の（式３）が成立する。
2010193034.tif 000005
すなわち、過電流検出値Ｉｏｃは、Ｉｒｅｆ１の製造上の公差を１／２乗に抑制することができる。
【００４４】
ここで、トランジスタＱ３とトランジスタＱ４とは相互に同一サイズの素子により構成される。また、トランジスタ９とトランジスタ１０とは相互に同一サイズの素子により構成される。したがって、製造過程における特性のばらつきや、周囲の温度条件による特性ばらつきの影響を互いに抑制（相殺）することが可能である。したがって、従来技術に比べてより精度の高い過電流検出が可能である。
【００４５】
なお、（式１）は参照電圧ＶＲを使って、次式で簡単に表すことができる。
2010193034.tif 000006
【００４６】
（式４）が成り立つことは、次のように考えることによって導き出すことができる。なお、簡単のため、トランジスタ２５、２６、Ｑ３、Ｑ４およびトランジスタ２７、２８、９、１０において、同じチャネル形式のトランジスタ（例えば、Ｎチャネル型ＭＯＳトランジスタ、あるいはＰチャネル型ＭＯＳトランジスタ）は、それぞれ実質的に同一サイズの素子により形成されているものと仮定する。
【００４７】
トランジスタ２７とトランジスタ９とはカレントミラー接続されている。したがって、トランジスタ２５のドレイン−ソース間と、トランジスタＱ３のドレイン−ソース間とは、実質的に同じ値の電流が流れる。また、トランジスタ２８とトランジスタ１０とはカレントミラー接続されている。したがって、抵抗素子ＲＳの電圧降下が参照電圧ＶＲと等しくなった場合に、トランジスタ２６のドレイン−ソース間と、トランジスタＱ４のドレイン−ソース間とは、実質的に同じ値の電流が流れる。
【００４８】
このとき、トランジスタ９、１０、Ｑ３、Ｑ４、抵抗素子ＲＳによって構成される電流検出コンパレータが平衡状態を示す。つまり、接続点１２から出力される過電流検出信号ＯＣは、この平衡状態における休止点を示す。なお、休止点とは過電流検出のしきい値電流値を示す。例えば、高電位側接続端子３の電位をＶＤＤ、接地電圧端子６の電位を接地電位とした場合、休止点は例えば１／２×ＶＤＤを示す。
【００４９】
つまり、バイアス生成回路１９における参照電圧ＶＲに基づいて、トランジスタ９、１０、Ｑ３、Ｑ４、抵抗素子ＲＳから構成される電流検出コンパレータを平衡状態に調整することが可能である。すなわち、参照電圧ＶＲに基づいて過電流検出におけるしきい値電流を調整することが可能である。
【００５０】
このように、本発明の実施の形態に示す過電流保護回路は、トランジスタＱ３とトランジスタＱ４とが相互に同一サイズの素子により構成される。また、トランジスタ９とトランジスタ１０とが相互に同一サイズの素子により構成される。したがって、過電流検出値Ｉｏｃは、トランジスタ９とトランジスタ１０との製造上の公差及び温度に対して感じない。同様に、過電流検出値Ｉｏｃは、トランジスタＱ３とトランジスタＱ４との製造上の公差及び温度に対して感じない。つまり、製造過程における特性のばらつきや、周囲の温度条件による特性ばらつきの影響を互いに抑制（相殺）することが可能である。
【００５１】
また、トランジスタ９のゲート端子に印加されるバイアス信号１と、及びトランジスタ１０のゲート端子に印加されるバイアス信号２には、それぞれ異なる電位を設定することができる。したがって、トランジスタ９とトランジスタ１０とが相互に同一サイズの素子により形成された場合でも、それぞれに流れる電流を異なる電流値に制御することが可能である。つまり、過電流かどうかを判定する基準となる基準電流と、出力ＭＯＳトランジスタＱ１を流れる電流と、に基づいて過電流を検出するために、各トランジスタのサイズを調整する必要がない。したがって、過電流検出値Ｉｏｃは、トランジスタ９とトランジスタ１０との製造上の公差及び温度に対して感じない。つまり、トランジスタ９とトランジスタ１０との製造過程における特性のばらつきや、周囲の温度条件による特性ばらつきの影響を互いに抑制（相殺）することが可能である。それにより、高精度の過電流検出が可能である。
【００５２】
次に、参照電圧生成回路１８の動作について説明する。この参照電圧生成回路１８は、過電流検出のしきい値を調整するための参照電圧ＶＲを容易に設定することができる。まず、高電位側接続端子３と接続点２９の間には、ツェナーダイオード３６の降伏電圧Ｖｚによって定電圧が与えられる。トランジスタ２２とトランジスタ２３とはカレントミラー回路を構成する。したがって、抵抗素子２０に流れる電流に応じた電流が抵抗２１に流れる。これにより、抵抗素子２１の両端には参照電圧ＶＲが発生する。この参照電圧ＶＲは、（式５）のように表すことができる。
2010193034.tif 000007
【００５３】
ここで、Ｒ２１は抵抗素子２１の抵抗値を示す。Ｒ２０は抵抗素子２０の抵抗値を示す。ｍは（Ｗ２３／Ｌ２３）／（Ｗ２２／Ｌ２２）を示す。Ｗ２３はトランジスタ２３のチャネル幅を示す。Ｌ２３はトランジスタ２３のチャネル長を示す。Ｗ２２はトランジスタ２２のチャネル幅を示す。Ｌ２２はトランジスタ２２のチャネル長を示す。Ｖｚはツェナーダイオード３７の降伏電圧を示す。Ｖｇｓ２２はトランジスタ２２のゲート−ソース間電圧を示す。
【００５４】
つまり、参照電圧ＶＲは、抵抗素子２０と抵抗素子２１との比によって与えられる。ここで、抵抗素子２０と抵抗素子２１とは単位長あたりの特性が実質的に同一の素子により構成される。したがって、参照電圧ＶＲは、これらの抵抗素子の製造上の公差や温度に対して感じない。つまり、製造過程における特性のばらつきや、周囲の温度条件等による特性のばらつきの影響を互いに抑制（相殺）することが可能である。それにより、高精度の参照電圧ＶＲを生成することができる。
【００５５】
さらに、降伏電圧が６Ｖ程度のツェナーダイオード３６の場合、ツェナー降伏とアバランシェ降伏が共存した状態を示す。この場合、ツェナーダイオードは、降伏電圧の温度特性および製造上の公差に感じにくい特性を有することが知られている。このような特性を用いることにより、参照電圧ＶＲは電源電圧の影響を感じなくなる。すなわち、参照電圧ＶＲが電源電圧の影響を感じなくなる。それにより、参照電圧生成回路１８は高精度な参照電圧ＶＲを生成することができる。このことは過電流検出回路において高精度な過電流検出が行われることを意味する。
【００５６】
発明の実施の形態２
本発明の実施の形態２について図面を参照して説明する。図２に示すように、本発明の実施の形態２における過電流保護回路は、負荷２に供給される過電流を保護するための回路である。
【００５７】
図２に示す回路は、図１に示す参照電圧生成回路１８において、高電位側接続端子３とツェナーダイオード３７の陰極端子との間にトランジスタ（電圧調整用トランジスタ）３８をさらに有する。なお、本発明の実施の形態では、トランジスタ３８がＰチャネル型ＭＯＳトランジスタである場合を例に説明する。
【００５８】
まず、図２に示す回路の構成について説明する。トランジスタ３８のソース端子は、高電位側接続端子３に共通接続される。トランジスタ３８のドレイン端子は、接続点３９を介してトランジスタ３８のゲート端子と、ツェナーダイオード３７の陰極端子と、に接続される。その他の回路構成及び動作については図１に示す回路と同様であるため説明を省略する。
【００５９】
ここで、トランジスタ３８とトランジスタ２２とは、異なるサイズでも良いが、好ましくは、実質的に同一サイズにより構成されている。このような回路構成により、参照電圧生成回路１８において参照電圧ＶＲを生成する際、トランジスタ２２のゲート−ソース間電圧を相殺することができる。さらに、トランジスタ３８、２２とは製造過程における特性のばらつきや、周囲の温度条件等による特性のばらつきの影響を互いに抑制（相殺）する。つまり、ツェナーダイオード３７によって生じた電位差を直接抵抗素子２０の両端子間に印加することができる。このとき参照電圧ＶＲは、以下の（式６）のように表すことができる。
2010193034.tif 000008
【００６０】
これにより、参照電圧生成回路１８から生成される参照電圧ＶＲがトランジスタ２２、２３の製造上の公差に対しても感じない。すなわち、過電流検出値が製造上の公差に対して感じない。それにより、高精度の参照電圧ＶＲを生成することができる。
【００６１】
発明の実施の形態３
本発明の実施の形態３について図面を参照して説明する。図３に示すように、本発明の実施の形態３における過電流保護回路は、負荷２に供給される過電流を保護するための回路である。
【００６２】
図３に示す回路は、図２に示す参照電圧生成回路１８において、ツェナーダイオード３７の陽極端子と、定電流源３６の一方の端子との接続点３０と、接続点２９との間に縦積みされたｎ（ｎは自然数）個のダイオードＤ１〜Ｄｎをさらに有する。
【００６３】
まず、図３に示す回路の構成について説明する。ｎ個のダイオードＤ１〜Ｄｎは、全て同一方向に直列接続されている。具体的には、ダイオードＤ１の陰極端子が接続点３０に接続される。ダイオードＤ１の陽極端子は次段のダイオードＤ２の陰極端子に接続される。このように接続された後、Ｄｎの陽極端子が端子２９に接続される。このときの参照電圧ＶＲは、（式７）のように表すことができる。
2010193034.tif 000009
ここで、ｎはダイオードの段数、ＶＦはダイオードの順方向電圧を示す。
【００６４】
このようにダイオード段Ｄ１〜Ｄｎを有することにより、参照電圧ＶＲに正の温度依存性を持たせることができる。ここで、検出抵抗ＲＳは一般的に正の温度係数（ＡＬ抵抗で６６００ｐｐｍ／℃）を有する。したがって、例えば、ダイオードＤを３〜４段縦積みに接続することにより、検出抵抗ＲＳの温度特性を相殺するように調整することができる。すなわち、過電流検出値は検出抵抗ＲＳの温度変化に対して感じないように調整することが可能である。
【００６５】
発明の実施の形態４
本発明の実施の形態４について図面を参照して説明する。図４に示すように、本発明の実施の形態４における過電流保護回路は、負荷２に供給される過電流を保護するための回路である。図４に示す回路は、図１に示す回路と比較して、トランジスタＱ３、Ｑ４の各ゲート端子が接続点１１に接続されていたが、代わりに接続点１２に接続される。また、過電流検出信号は接続点１２から出力されていたが、代わりに接続点１１から出力される。なお、参照電圧生成回路１８については図示していない。その他の回路構成は、図１に示す回路の場合と同様であるため説明を省略する。
【００６６】
次に、図４に示す回路の動作について説明する。例えば、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に正常電流（例えば、６Ａ）が流れる。この場合、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間には、相似比に応じて例えば６ｍＡの電流が流れる。そのため、接続点７の電位Ｖｓが上昇する。
【００６７】
一方、接続点１２は、トランジスタＱ４のドレイン−ソース間の電圧降下に基づいた電位を有する。この電圧降下はゲートとドレインが共通接続されたトランジスタＱ４と、トランジスタ１０のドレイン−ソース間を流れる電流Ｉｒｅｆ２と、に基づいた電位となる。この接続点１２の電位がトランジスタＱ３のゲート端子に供給される。
【００６８】
ここで、トランジスタＱ３のゲート−ソース間電圧に基づいて、トランジスタＱ３のドレイン−ソース間を流れる電流が制御される。例えば、接続点７の電位Ｖｓが上昇した場合、トランジスタＱ３のゲート−ソース間電圧が小さくなる。したがって、トランジスタＱ３のドレイン−ソース間を流れる電流は小さくなる。ここで、トランジスタＱ３のドレイン−ソース間を流れる電流が、トランジスタ９のドレイン−ソース間を流れる電流Ｉｒｅｆ１よりも大きい場合には、接続点１１からロウレベルの過電流検出信号が出力される。これにより、出力ＭＯＳトランジスタＱ１を流れる電流は過電流状態ではないと判定することができる。
【００６９】
一方、検出用ＭＯＳトランジスタＱ２のドレイン−ソース間の電流値がさらに上昇した場合（過電流が流れた場合）を考える。この場合、接続点７の電位Ｖｓがさらに上昇する。そのため、トランジスタＱ３のドレイン−ソース間を流れる電流がさらに小さくなる。ここで、トランジスタＱ３のドレイン−ソース間を流れる電流が、電流Ｉｒｅｆ１よりも小さい場合には、接続点１１からハイレベルの過電流検出信号が出力される。これにより、出力ＭＯＳトランジスタＱ１を流れる電流は過電流状態であると判定することができる。つまり、図４に示す回路は、正常状態においてはロウレベル、過電流検出時にはハイレベルの過電流検出信号を出力する。その他の動作については、図１に示す回路の場合と同様であるため、説明を省略する。このような回路構成により、発明の実施の形態１の場合と同様の効果を得ることができる。
【００７０】
発明の実施の形態５
次に本発明の実施の形態５について図面を参照して説明する。図５に示すように、本発明の実施の形態５における過電流保護回路は、負荷２に供給される過電流を保護するための回路である。図５に示す回路は、過電流を検出した場合に出力ＭＯＳトランジスタＱ１を一定の電流値に抑制（電流制限）する過電流保護回路である。また、図５に示す回路は、図４に示す回路と比較して、トランジスタ（制御用トランジスタ）Ｑ５と、ツェナーダイオード（第２のツェナーダイオード）１６と、をさらに備える。なお、本発明の実施の形態においては、トランジスタＱ５がＮチャネル型ＭＯＳトランジスタである場合を例に説明する。なお、参照電圧生成回路１８については図示していない。
【００７１】
トランジスタＱ５のソースは、ツェナーダイオード１６の陽極端子と共に低電位側接続端子４に接続されている。トランジスタＱ５のドレインは、出力ＭＯＳトランジスタＱ１のゲートと電圧制御回路５の出力端子との接続点に接続されている。トランジスタＱ５のゲートはツェナーダイオード１６の陰極端子と共に接続点１１に接続されている。ツェナーダイオード１６は、トランジスタＱ３、Ｑ４を過電圧から保護するために備えられる。したがって、トランジスタＱ３、Ｑ４は低耐圧構造の素子を用いることができる。それにより、素子面積の削減及び過電流検出精度を向上させることができる。なお、トランジスタＱ３、Ｑ４を形成する素子として低耐圧構造の素子を用いない場合には、ツェナーダイオード１６は不要である。その他の回路構成は図４の場合と同様であるため説明を省略する。
【００７２】
次に、図５に示す回路の動作について説明する。なお、接続点１１から過電流検出信号が出力されるまでの動作は、図４に示す回路の場合と同様であるため説明を省略する。つまり、出力ＭＯＳトランジスタＱ１のソース−ドレイン間に正常電流が流れる場合には、接続点１１からロウレベルの過電流検出信号が出力される（接続点１１の電位が小さくなる）。出力ＭＯＳトランジスタＱ１のソース−ドレイン間に過電流が流れる場合には、接続点１１からハイレベルの過電流検出信号が出力される（接続点１１の電位が大きくなる）。
【００７３】
図５に示す回路は、トランジスタＱ５を備えることによりフィードバック系を構成している。したがって、出力ＭＯＳトランジスタＱ１に過電流が流れないように安定的に制御することができる。その動作について具体的に説明する。出力ＭＯＳトランジスタＱ１のドレイン−ソース間に過電流が流れる場合、接続点１１の電位が上昇する。したがって、ＭＯＳトランジスタＱ５がより強く導通状態を示す。それにより、出力ＭＯＳトランジスタＱ１のゲートに印加される電位が小さくなる。つまり、出力ＭＯＳトランジスタＱ１のソース−ドレイン間に流れる電流が小さくなるように制御される。
【００７４】
一方、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に正常電流が流れる場合、接続点１１の電位が下降する。したがって、ＭＯＳトランジスタＱ５がより強く非導通状態を示す。それにより、出力ＭＯＳトランジスタＱ１のゲートに印加される電位が大きくなる。つまり、出力ＭＯＳトランジスタＱ１のドレイン−ソース間が導通状態を示す。このようなフィードバック系の回路構成を採用することにより、出力ＭＯＳトランジスタＱ１のドレイン−ソース間に流れる電流を安定的に抑制することができる。
【００７５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図５に示す回路は、接続点１１から過電流検出信号を出力する回路構成について説明したが、これに限られない。例えば、接続点１２から過電流検出信号を出力するような回路構成の場合でも適用可能である。なお、この場合、トランジスタＱ３のゲート及びトランジスタＱ４のゲートは、接続点１２には接続されず、代わりに接続点１１に接続される。また、接続点１２と、トランジスタＱ５のゲートとツェナーダイオード１６の陰極端子との接続点と、の間に、接続点１２から出力される過電流検出信号を反転する回路を備える必要がある。
【００７６】
発明の実施の形態６
本発明の実施の形態６について図面を参照して説明する。図６に示すように、本発明の実施の形態６における過電流保護回路は、負荷２に供給される過電流を保護するための回路である。図１に示す回路では、負荷２が低電位側接続端子４と接地電圧端子６との間に設けられていた。しかし、図６に示す回路は、代わりに負荷２が電源電圧端子１と高電位側接続端子３との間に設けられている。そして、低電位側接続端子４は接地電圧端子６に直接接続される。
【００７７】
また、図１に示す回路では、トランジスタ９のソースと、トランジスタ１０のソースと、トランジスタ２７のソースと、トランジスタ２８のソースと、が高電位側接続端子３に接続されていた。しかし、図６に示す回路は、代わりに高電位側接続端子１４に接続される。そして、高電位側接続端子１４は、電源電圧端子１３に接続される。また、電圧制御回路５の代わりにロウサイド用に適した制御電圧を出力する電圧制御回路１５を備える。なお、参照電圧生成回路１８については図示していない。その他の回路構成は、図１に示す回路の場合と同様であるため説明を省略する。また、動作についても図１に示す回路の場合と同様であるため説明を省略する。このような回路構成により、発明の実施の形態１の場合と同様の効果を得ることができる。
【００７８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図６に示す回路は、接続点１１から過電流検出信号を出力する回路構成について説明したが、これに限られない。例えば、接続点１２から過電流検出信号を出力するような回路構成の場合でも適用可能である。なお、この場合、トランジスタＱ３のゲート及びトランジスタＱ４のゲートは、接続点１２には接続されず、代わりに接続点１１に接続される。
【００７９】
以上のように、本発明の実施の形態に示す過電流保護回路は、トランジスタＱ３とトランジスタＱ４とが相互に同一サイズの素子により構成される。また、トランジスタ９とトランジスタ１０とが相互に同一サイズの素子により構成される。したがって、過電流検出値Ｉｏｃは、トランジスタ９とトランジスタ１０との製造上の公差及び温度に対して感じない。同様に、過電流検出値Ｉｏｃは、トランジスタＱ３とトランジスタＱ４との製造上の公差及び温度に対して感じない。つまり、各トランジスタの製造過程における特性のばらつきや、周囲の温度条件による特性ばらつきの影響を互いに抑制（相殺）することが可能である。それにより、高精度の過電流検出が可能である。
【００８０】
また、参照電圧生成回路１８において、抵抗素子２０と抵抗素子２１とは単位長あたりの特性が実質的に同一の素子により構成される。したがって、参照電圧ＶＲは、これらの抵抗素子の製造上の公差や温度に対して感じない。つまり、製造過程における特性のばらつきや、周囲の温度条件等による特性のばらつきの影響を互いに抑制（相殺）することが可能である。それにより、高精度の参照電圧ＶＲを生成することができる。
【００８１】
さらに、降伏電圧が６Ｖ程度のツェナーダイオード３６の場合、ツェナー降伏とアバランシェ降伏が共存した状態を示す。この場合、ツェナーダイオードは、降伏電圧の温度特性および製造上の公差に感じにくい特性を有することが知られている。このような特性を用いることにより、参照電圧ＶＲは電源電圧の影響を感じなくなる。すなわち、参照電圧ＶＲが電源電圧の影響を感じなくなる。それにより、参照電圧生成回路１８は高精度な参照電圧ＶＲを生成することができる。
【００８２】
また、参照電圧生成回路１８において、ダイオード段Ｄ１〜Ｄｎを有することにより、参照電圧ＶＲに正の温度依存性を持たせることができる。ここで、検出抵抗ＲＳは一般的に正の温度係数（ＡＬ抵抗で６６００ｐｐｍ／℃）を有する。したがって、例えば、ダイオードＤを３〜４段縦積みに接続することにより、検出抵抗ＲＳの温度特性を相殺するように調整することができる。すなわち、過電流検出値は検出抵抗ＲＳの温度変化に対して感じないように調整することが可能である。
【００８３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記の実施の形態では、トランジスタＱ３、Ｑ４がＮチャネル型ＭＯＳトランジスタの場合を例に説明したがこれに限られない。例えば、トランジスタＱ３、Ｑ４がＮＰＮ型バイポーラトランジスタの場合でも適用可能である。ＭＯＳ構造のトランジスタを使用した場合、その相対精度はチャネル幅とチャネル長の積の平方根に逆比例することが知られている。つまり、ＭＯＳトランジスタにおいて相対精度を向上させる場合、面積が増大する可能性がある。一方、バイポーラトランジスタを使用した場合、小さな面積でもより精度の高い相対精度を得ることができる。
【００８４】
また、本発明の実施の形態では、バイアス生成回路１９を備えた場合の例について説明したがこれに限られない。例えば、バイアス生成回路１９が備えられていない回路構成も適用可能である。その場合、接続点３２がトランジスタ１０のゲート端子に直接接続され、接続点３３がトランジスタ９のゲート端子に直接接続される。
【００８５】
また、本発明の実施の形態では、トランジスタＱ３、Ｑ４が互いに同一サイズであって、トランジスタ９、１０が互いに同一サイズである場合の例について説明したがこれに限られない。例えば、抵抗素子ＲＳの温度特性のばらつきのみを抑制したい場合には、参照電圧生成回路１８を備え、トランジスタＱ３、Ｑ４及びトランジスタ９、１０がそれぞれ同一サイズでない場合の回路構成も適用可能である。
【符号の説明】
【００８６】
１  電源電圧端子
２  負荷
３  高電位側接続端子
４  低電位側接続端子
５  電圧制御回路
６  接地電圧端子
７  接続点
８  接続点
９  トランジスタ
１０  トランジスタ
１１  接続点
１２  接続点
１３  電源電圧端子
１４  高電位側接続端子
１５  電圧制御回路
１６  ツェナーダイオード
１８  参照電圧生成回路
１９  バイアス生成回路
２０  抵抗素子
２１  抵抗素子
２２  トランジスタ
２３  トランジスタ
２４  トランジスタ
２５  トランジスタ
２６  トランジスタ
２７  トランジスタ
２８  トランジスタ
２９  接続点
３０  接続点
３１  接続点
３２  接続点
３３  接続点
３４  接続点
３５  接続点
３６  定電流源
３７  ツェナーダイオード
３８  トランジスタ
３９  接続点
Ｄ  ダイオード
Ｑ１  出力ＭＯＳトランジスタ
Ｑ２  検出用ＭＯＳトランジスタ
Ｑ３  トランジスタ
Ｑ４  トランジスタ
Ｑ５  トランジスタ
ＲＳ  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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