(57)【要約】【課題】  パルス信号をスルーレートが一定の信号に整形し、この整形した信号をコンパレータに入力する構成の遅延回路では、出力信号のパルス幅が入力信号のそれに比べて狭くなり、デューティ比が変化する。コンパレータが作動する限界周波数近辺では、遅延回路の出力信号のパルス幅が狭くなるために後続回路が誤動作し、またエッジ間干渉によってタイミング精度が悪化するという課題を解決する。【解決手段】  入力パルス信号のスルーレートが一定値になるように整形し、この整形した信号をヒステリシス特性を有するヒステリシスコンパレータに入力するようにした。入力パルス信号と出力信号のパルス幅が変化しないので、後続回路が誤動作し、またタイミング精度が悪化することがなくなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
パルス信号が入力され、このパルス信号を設定されたスルーレートを有する信号に整形して出力するＳＲ制御部と、
前記ＳＲ制御部の出力が入力され、所定のヒステリシス幅を有するヒステリシスコンパレータと、
を具備したことを特徴とする遅延回路。
【請求項２】
前記ＳＲ制御部に入力されるパルス信号は、差動信号であることを特徴とする請求項１記載の遅延回路。
【請求項３】
前記ヒステリシスコンパレータは、差動信号を出力するようにしたことを特徴とする請求項１若しくは請求項２記載の遅延回路。
【請求項４】
前記ＳＲ制御部は、スルーレートの設定値を可変できるようにしたことを特徴とする請求項１乃至請求項３いずれかに記載の遅延回路。
【請求項５】
前記ヒステリシスコンパレータは、ヒステリシス幅を可変できるようにしたことを特徴とする請求項１乃至請求項４いずれかに記載の遅延回路。
【請求項６】
前記ＳＲ制御部は、立ち上がりのスルーレートと立ち下がりのスルーレートを異ならせるようにしたことを特徴とする請求項１乃至請求項５いずれかに記載の遅延回路。
【請求項７】
前記ヒステリシスコンパレータは、高電圧側のヒステリシス幅と、低電圧側のヒステリシス幅を異ならせるようにしたことを特徴とする請求項１乃至請求項６いずれかに記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号と出力信号のパルス遅延回路に関するものである。
【背景技術】
【０００２】
図７に、パルス信号を所定時間遅延させることができる遅延回路の構成を示す。図７において、１０はＳＲ制御部であり、パルス信号Ｖｉｎおよび制御電圧Ｖｃが入力され、出力信号Ｖｓｒｏを出力する。ＳＲ制御部１０は、パルス信号Ｖｉｎをスルーレート（立ち上がり／立ち下がり時の電圧変化率）が一定な信号に整形して出力する。このスルーレートは制御電圧Ｖｃによって変化させることができる。
【０００３】
１１はコンパレータであり、その非反転入力端子にはＳＲ制御部１０の出力信号Ｖｓｒｏが、反転入力端子にはスレッショルド電圧Ｖｔｈが入力され、出力信号Ｖｏｕｔを出力する。コンパレータ１１はパルス信号のレベルがスレッショルド電圧Ｖｔｈより大きいときにその出力を高レベルにし、その他のときに低レベルにする。
【０００４】
次に、図８を用いてこの遅延回路の動作を説明する。図８（１）はスレッショルド電圧Ｖｔｈが０Ｖのときの動作を示す波形図であり、縦軸は電圧レベル、横軸は時間である。また、（Ａ）、（Ｂ）、（Ｃ）はそれぞれパルス信号Ｖｉｎ、ＳＲ制御部１０の出力信号Ｖｓｒｏ、コンパレータの出力信号Ｖｏｕｔの波形図である。なお、信号ＶｉｎとＶｓｒｏは０Ｖを中心にして変化する波形とする。
【０００５】
パルス信号ＶｉｎはＳＲ制御部１０によって（Ｂ）に示すようにスルーレートが一定の波形に変換される。時刻ｔ１でＳＲ制御部１０の出力信号Ｖｓｒｏがスレッショルド電圧Ｖｔｈ（＝０Ｖ）に等しくなってからｔｐｄ０時間経過した時刻ｔ２で出力信号Ｖｏｕｔが立ち上がり、高レベルになる。なお、ｔｐｄ０はコンパレータ１１の伝搬遅延時間である。
【０００６】
ＳＲ制御部１０の出力信号Ｖｓｒｏが立ち下がり、スレッショルド電圧Ｖｔｈになる時刻ｔ３から伝搬遅延時間ｔｐｄ０だけ経過した時刻ｔ４に、出力信号Ｖｏｕｔは立ち下がる。
【０００７】
ＳＲ制御部１０の出力Ｖｓｒｏの立ち上がり、立ち下がりのスルーレートは等しい。図８（１）からわかるように、ＶｏｕｔとＶｓｒｏは伝搬遅延時間ｔｐｄ０遅れているだけなので、信号Ｖｓｒｏのパルス幅をΔｔ０とすると、出力信号Ｖｏｕｔのパルス幅もΔｔ０になる。ＳＲ制御部１０は、パルス信号Ｖｉｎと出力信号Ｖｓｒｏのパルス幅を変化させず、スルーレートのみ変化させるので、この遅延回路のパルス信号Ｖｉｎと出力信号Ｖｏｕｔのパルス幅は同じになる。
【０００８】
図８（２）はパルス信号Ｖｉｎを遅延させるために、Ｖｔｈ＞０としたときの波形図である。（１）と同様にＳＲ制御部１０の出力がＶｔｈに等しくなる時刻ｔ５からｔｐｄ０時間後に出力信号Ｖｏｕｔが立ち上がり、Ｖｔｈに等しくなる時刻ｔ６からｔｐｄ０時間後に立ち下がる。スレッショルド電圧Ｖｔｈを変えることにより、遅延時間を可変することができる。
【０００９】
特許文献１には、図７とは異なった構成の遅延回路の発明が記載されている。図９を用いて、この発明の概要を説明する。
【００１０】
図９において、パルス信号Ｖｉｎはインバータ２０で反転され、抵抗ＲとコンデンサＣで構成されるＲＣ時定数回路２１に入力される。パルス信号Ｖｉｎはまた充放電回路２２に入力される。この充放電回路２２はコンデンサＣの充放電を促進する。
【００１１】
充放電回路２２の出力はコンパレータ２３に入力される。このコンパレータ２３には電圧Ｖｒｅｆが入力される。コンパレータ２３は、充放電回路２２の出力と電圧Ｖｒｅｆを比較し、充放電回路２２の出力が大きいと、その出力をＶｃｃにする。コンパレータ２３の出力はインバータで反転され、出力信号Ｖｏｕｔになる。
【００１２】
この発明ではＲＣ時定数回路によってパルス信号を遅延させることができる。また、充放電回路２２を用いてコンデンサＣを充放電するので、待機時間を短くすることができるという特徴がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平８−７０２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、このような遅延回路には次のような課題があった。図７の遅延回路は、スレッショルド電圧Ｖｔｈが０Ｖと異なるときは、パルス信号Ｖｉｎと出力信号Ｖｏｕｔのパルス幅が異なってしまうという課題があった。
【００１５】
図からわかるように、信号ＶｓｒｏのスルーレートをＳＲとすると、図８（２）では、出力信号Ｖｏｕｔは（１）に比べて（Ｖｔｈ／ＳＲ）だけ遅く立ち上がり、かつ同じ値だけ早く立ち下がる。このため、（２）のパルス幅Δｔ１は、（１）のパルス幅Δｔ０より（２×Ｖｔｈ／ＳＲ）だけ小さくなる。すなわち、スレッショルド電圧Ｖｔｈによって出力信号Ｖｏｕｔのパルス幅が変化し、デューティ比が変わってしまうという課題があった。
【００１６】
特に、コンパレータ１１が動作できる限界周波数近辺ではパルス幅の減少によって後続回路が誤動作し、またエッジ間干渉によってタイミング精度が悪化してしまうという課題もあった。
【００１７】
図９の遅延回路もＲＣ時定数回路２１によって遅延を発生させているために電圧Ｖｒｅｆの大きさによってコンパレータ２３が動作するタイミングが変化するので、やはり出力信号Ｖｏｕｔのパルス幅が変化してしまうという課題があった。
【００１８】
従って本発明の目的は、入力信号と出力信号のパルス幅が変化しない遅延回路を提供することにある。
【課題を解決するための手段】
【００１９】
このような課題を解決するために、本発明のうち請求項１記載の発明は、
パルス信号が入力され、このパルス信号を設定されたスルーレートを有する信号に整形して出力するＳＲ制御部と、
前記ＳＲ制御部の出力が入力され、所定のヒステリシス幅を有するヒステリシスコンパレータと、
を具備したものである。入力信号と出力信号のパルス幅には変化が生じない。
【００２０】
請求項２記載の発明は、請求項１記載の発明において、
前記ＳＲ制御部に入力されるパルス信号を差動信号としたものである。高速信号でよく用いられる差動信号を扱うことができる。
【００２１】
請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記ヒステリシスコンパレータは、差動信号を出力するようにしたものである。高速信号でよく用いられる差動信号を扱うことができる。
【００２２】
請求項４記載の発明は、請求項１乃至請求項３いずれかに記載の発明において、
前記ＳＲ制御部のスルーレート設定値を可変できるようにしたものである。遅延時間を可変できる。
【００２３】
請求項５記載の発明は、請求項１乃至請求項４いずれかに記載の発明において、
前記ヒステリシスコンパレータのヒステリシス幅を可変できるようにしたものである。遅延時間を可変できる。
【００２４】
請求項６記載の発明は、請求項１乃至請求項５いずれかに記載の発明において、
前記ＳＲ制御部の立ち上がりのスルーレートと立ち下がりのスルーレートを異ならせるようにしたものである。入力信号と出力信号のパルス幅を異ならせることができる。
【００２５】
請求項７記載の発明は、請求項１乃至請求項６いずれかに記載の発明において、
前記ヒステリシスコンパレータの高電圧側のヒステリシス幅と、低電圧側のヒステリシス幅を異ならせるようにしたものである。入力信号と出力信号のパルス幅を異ならせることができる。
【発明の効果】
【００２６】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４、５、６および７の発明によれば、パルス信号をＳＲ制御部でスルーレートが設定された値になるように整形し、この整形された信号を、ヒステリシス特性を有するヒステリシスコンパレータに入力するようにした。
【００２７】
ヒステリシスコンパレータを用いることにより、入力パルス信号の立ち上がりエッジと立ち下がりエッジで同じ遅延時間を発生させることができるので、入力信号と出力信号のパルス幅が変化しない。このため、高速動作が可能でかつタイミング精度のよい遅延回路を実現することができるという効果がある。
【００２８】
また、ヒステリシスコンパレータは通常正帰還をかけて実現するので、ヒステリシス特性を持たないコンパレータより高ゲインとなる。そのため、ジッタの少ない遅延回路を実現することができるという効果もある。
【００２９】
さらに、ＳＲ制御部の出力信号の立ち上がりと立ち下がりのスルーレートを異ならせ、またヒステリシスコンパレータの高電圧側と低電圧側のヒステリシス幅を異ならせることにより、遅延時間と出力信号のパルス幅の両方を可変することができるという効果もある。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施例を示す構成図である。
【図２】ヒステリシスコンパレータのヒステリシス特性を示す特性図である。
【図３】図１実施例の動作を説明するための波形図である。
【図４】本発明の他の実施例を示す構成図である。
【図５】本発明の他の実施例の動作を示す特性図である。
【図６】本発明の他の実施例の動作を示す特性図である。
【図７】従来の遅延回路の構成図である。
【図８】従来の遅延回路の動作を説明するための波形図である。
【図９】従来の遅延回路の構成図である。
【発明を実施するための形態】
【００３１】
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係る遅延回路の一実施例を示す構成図である。なお、図７と同じ要素には同一符号を付し、説明を省略する。
【００３２】
図１において、１０はＳＲ制御部であり、パルス信号Ｖｉｎ、および制御電圧Ｖｃが入力される。ＳＲ制御部１０はパルス信号Ｖｉｎの立ち上がり、立ち下がりのスルーレートが設定された値になるようにパルス信号Ｖｉｎを整形して、信号Ｖｓｒｏとして出力する。スルーレートの設定値は制御電圧Ｖｃによって可変することができる。
【００３３】
３０はヒステリシスコンパレータであり、その非反転入力端子にはＳＲ制御部１０の出力Ｖｓｒｏが、反転入力端子にはスレッショルド電圧Ｖｔｈが入力される。スレッショルド電圧Ｖｔｈは、ＳＲ制御部の出力信号Ｖｓｒｏの高レベルと低レベルの中央の電圧に設定される。
【００３４】
また、ヒステリシスコンパレータ３０には電圧Ｖｈｃが入力される。この電圧Ｖｈｃにより、ヒステリシスコンパレータのヒステリシス幅を可変することができる。Ｖｏｕｔはヒステリシスコンパレータの出力信号であり、この遅延回路の出力信号でもある。
【００３５】
ヒステリシスコンパレータは、その出力を正帰還することにより、ヒステリシスを生じさせる。正帰還する帰還量を変えることにより、ヒステリシス幅を可変することができる。
【００３６】
図２に、ヒステリシスコンパレータ３０の直流入出力特性を示す。図２において、横軸は信号Ｖｓｒｏ、縦軸は出力信号Ｖｏｕｔの電圧であり、３１は出力信号Ｖｏｕｔの特性グラフである。また、Ｖｔｈ、Ｖｈはそれぞれヒステリシスコンパレータ３０に入力されるスレッショルド電圧とヒステリシスコンパレータ３０のヒステリシス幅である。
【００３７】
出力信号Ｖｏｕｔが低レベルであり、信号Ｖｓｒｏが増加するときは、その電圧がＶｔｈ＋Ｖｈになったときに出力信号Ｖｏｕｔは低レベルから高レベルに遷移する。また、出力信号Ｖｏｕｔが高レベルであり、パルス信号Ｖｓｒｏが減少するときは、その電圧がＶｔｈ−Ｖｈになったときに出力信号Ｖｏｕｔは高レベルから低レベルに遷移する。
【００３８】
次に、図３に基づいてこの実施例の動作を説明する。図３において、（Ａ）〜（Ｃ）はそれぞれパルス信号Ｖｉｎ、ＳＲ制御部１０の出力信号Ｖｓｒｏ、ヒステリシスコンパレータ３０の出力信号Ｖｏｕｔの波形図である。なお、パルス信号Ｖｉｎと信号Ｖｓｒｏは０Ｖを中心にして正負に振れる信号であり、Ｖｔｈ＝０とする。
【００３９】
信号Ｖｓｒｏの電圧が増加して時刻ｔ７でＶｈに達すると、そのｔｐｄ０後のｔ８に出力信号Ｖｏｕｔは低レベルから高レベルに遷移する。信号Ｖｓｒｏの電圧が減少して時刻ｔ９で−Ｖｈに達すると、そのｔｐｄ０後の時刻ｔ１０で出力信号Ｖｏｕｔは高レベルから低レベルに遷移する。なお、ｔｐｄ０はヒステリシスコンパレータ３０の伝搬遅延時間である。
【００４０】
図３からわかるように、信号Ｖｓｒｏの立ち上がり／立ち下がりのスルーレートをＳＲとすると、出力信号Ｖｏｕｔは信号Ｖｓｒｏに対して（Ｖｈ／ＳＲ＋ｔｐｄ０）だけ遅延する。ＳＲ制御部１０に入力する制御電圧Ｖｃを調整してスルーレートＳＲを変えるか、ヒステリシスコンパレータ３０のヒステリシス幅Ｖｈを変えることにより、遅延時間を可変することができる。
【００４１】
また、出力信号Ｖｏｕｔは信号Ｖｓｒｏがマイナスから０Ｖに達してから（Ｖｈ／ＳＲ＋ｔｐｄ０）後に立ち上がり、プラスから０Ｖに達してから（Ｖｈ／ＳＲ＋ｔｐｄ０）時間後に立ち下がる。すなわち、信号Ｖｓｒｏと出力信号Ｖｏｕｔの遅延時間は、その立ち上がりと立ち下がりで同じになるので、パルス幅は変化しない。
【００４２】
なお、この実施例ではＳＲ制御部１０のスルーレートの設定値を変化させ、かつヒステリシスコンパレータ３０のヒステリシス幅を変えるようにしたが、どちらか一方を変えるようにしてもよい。また、遅延時間を可変する必要がない場合は、スルーレートの設定値、ヒステリシス幅の両方を固定にしてもよい。
【００４３】
また、信号Ｖｓｒｏの立ち上がり、立ち下がり時のスルーレートは厳密に同じ値でなくてもよい。パルス幅の変化が後続回路の動作に影響しない範囲であれば、異なっていてもよい。同様に、図２に示すヒステリシスコンパレータ３０のヒステリシス幅Ｖｈも、高電圧側（右側）と低電圧側（左側）で多少異なっていてもよい。
【００４４】
図４に本発明の他の実施例を示す。図４において、４０は差動入出力のＳＲ制御部、４１は差動入出力のヒステリシスコンパレータである。ＳＲ制御部４０には差動パルス信号Ｖｉｎ−ｐ、Ｖｉｎ−ｎが入力され、差動出力信号Ｖｓｒｏ−ｐ、Ｖｓｒｏ−ｎを出力する。差動出力信号Ｖｓｒｏ−ｐ、Ｖｓｒｏ−ｎはヒステリシスコンパレータ４１に入力される。このヒステリシスコンパレータ４１の出力Ｖｏｕｔ−ｐ、Ｖｏｕｔ−ｎがこの遅延回路の出力になる。ヒステリシスコンパレータ４１のスレッショルド電圧は、Ｖｓｒｏ−ｐ、Ｖｓｒｏ−ｎの差動電圧の中央の電圧に設定される。
【００４５】
ＳＲ制御部４０、ヒステリシスコンパレータ４１の動作は、差動信号を除くと図１のＳＲ制御部１０、ヒステリシスコンパレータ３０と同じなので、説明を省略する。ＳＲ制御部４０は差動パルス信号Ｖｉｎ−ｐ、Ｖｉｎ−ｎの立ち上がり／立ち下がりが、制御電圧Ｖｃで設定されるスルーレートを有する信号に変換し、ヒステリシスコンパレータ４１はＳＲ制御部４０の出力Ｖｓｒｏ−ｐ、Ｖｓｒｏ−ｎの差動電圧とスレッショルド電圧を比較する。ヒステリシス幅はＶｈで変化させることができる。
【００４６】
なお、図４ではＳＲ制御部４０、ヒステリシスコンパレータ４１は差動信号を出力するようにしたが、ＳＲ制御部の入力信号のみ差動信号としてもよく、ヒステリシスコンパレータの出力信号のみ差動信号としてもよい。
【００４７】
図１、図３実施例では、ヒステリシスコンパレータ３０、４１のヒステリシス幅はスレッショルド電圧を中心として上下同じ幅としたが、幅を異ならせてもよい。図５（１）はこのようなヒステリシスコンパレータの直流入出力特性であり、同図（２）はヒステリシスコンパレータのタイミング特性である。
【００４８】
図５（１）に示すように、このヒステリシスコンパレータは信号Ｖｓｒｏの電圧が増加するとき（高電圧側）はＶｔｈ＋Ｖｈｒで低レベルから高レベルに遷移し、電圧が減少するとき（低電圧側）はＶｔｈ−Ｖｈｆで高レベルから低レベルに遷移する。ＶｈｒとＶｈｆは異なる値とする。
【００４９】
図５（２）はヒステリシスコンパレータのタイミング特性である。なお、Ｖｔｈ＝０とした。信号Ｖｓｒｏの電圧がＶｈｒになったｔ１１からｔｐｄ０時間後に出力信号Ｖｏｕｔが低レベルから高レベルに遷移し、−Ｖｈｆになったｔ１２からｔｐｄ０時間後に高レベルから低レベルに遷移する。
【００５０】
この実施例では出力信号Ｖｏｕｔの遅延時間とパルス幅を独立に可変することができる。図５（Ｂ）からわかるように、Ｖｈｒを変えるとｔ１１が移動するので遅延時間を可変できる。また、Ｖｈｆを変えるとｔ１２が移動するので、出力信号Ｖｏｕｔのパルス幅を可変することができる。
【００５１】
図１、図３実施例では、ＳＲ制御部３０、４１の出力信号Ｖｓｒｏの立ち上がり／立ち下がりのスルーレートは同じ値としたが、異ならせてもよい。このようにすることによっても、出力信号Ｖｏｕｔの遅延時間とパルス幅を独立に可変することができる。この実施例の動作を、図６を用いて説明する。
【００５２】
図６において、（Ａ）はＳＲ制御部の出力波形であり、その立ち下がりのスルーレートは立ち上がりのスルーレートより小さくなっている。（Ｂ）はヒステリシスコンパレータの出力波形Ｖｏｕｔである。信号Ｖｓｒｏの電圧が増加してＶｈになるｔ１３からｔｐｄ０時間後に低レベルから高レベルに遷移し、電圧が減少して−Ｖｈになるｔ１４からｔｐｄ０時間後に高レベルから低レベルに遷移する。
【００５３】
信号Ｖｓｒｏの立ち上がりのスルーレートを変えるとｔ１３が移動するので、遅延時間を可変することができる。また、立ち下がりのスルーレートを変えるとｔ１４が移動するので、パルス幅を可変することができる。
【００５４】
なお、ヒステリシス幅とスルーレートの両方を変えるようにしてもよく、どちらか一方のみ変えるようにしてもよい。また、遅延時間、パルス幅を可変する必要がないときは、スルーレート、ヒステリシス幅共に固定であってもよい。
【符号の説明】
【００５５】
１０、４０  ＳＲ制御部
３０、４１  ヒステリシスコンパレータ
Ｖｉｎ  パルス信号
Ｖｓｒｏ  ＳＲ制御部の出力信号
Ｖｔｈ  スレッショルド電圧
Ｖｈ、Ｖｈｒ、Ｖｈｆ  ヒステリシス幅
Ｖｏｕｔ  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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