(57)【要約】【課題】電源線や接地線に重畳されるスイッチングノイズを低減することのできる半導体集積回路および電源装置の提供を図る。【解決手段】第１電源線ＶＩＮと第２電源線ＧＮＤとの間に直列に設けられた複数組の第１スイッチ素子Ｔp１〜Ｔp３および第２スイッチ素子Ｔn１〜Ｔn３を有し、基準電圧Ｖｒに基づいて前記第１および第２スイッチ素子をオン／オフ制御する半導体集積回路であって、前記各第１スイッチ素子を、それぞれ遅延時間を設けて順に制御する制御回路１４を有するように構成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１電源線と第２電源線との間に直列に設けられた複数組の第１スイッチ素子および第２スイッチ素子を有し、基準電圧に基づいて前記第１および第２スイッチ素子をオン／オフ制御する半導体集積回路であって、
前記各第１スイッチ素子を、それぞれ遅延時間を設けて順に制御する制御回路を有することを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記制御回路は、前記第１スイッチ素子がオンするときに前記第２スイッチ素子をオフし、前記第１スイッチ素子がオフするときに前記第２スイッチ素子をオンすることを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記制御回路は、前記複数の第２スイッチ素子のスイッチングを全て同時に行う第１スイッチング動作モード、および、前記各第２スイッチ素子のスイッチングを対応する前記各第１スイッチ素子のオン／オフ状態に従って行う第２スイッチング動作モードを有することを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記制御回路は、前記複数の第１スイッチ素子の制御電極に設けられた複数の第１スイッチ、および、前記複数の第２スイッチ素子の制御電極に設けられた複数の第２スイッチを有し、前記複数の第１スイッチおよび前記複数の第２スイッチを制御して前記第１および第２スイッチング動作モードを実行することを特徴とする半導体集積回路。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路と、
前記複数組の第１および第２スイッチ素子の共通接続ノードに一端が接続されたコイルと、
該コイルの他端と前記第２電源線との間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。
【請求項６】
請求項５に記載の電源装置において、
前記複数組の第１スイッチ素子および第２スイッチ素子は、該各組ごとに寄生容量および寄生抵抗の異なる第１導電型トランジスタおよび第２導電型トランジスタであり、
前記制御回路は、前記コイルを介して流れる電流を検出する電流検出回路を有し、
該電流検出回路の出力に応じて前記複数組の第１導電型トランジスタおよび第２導電型トランジスタを選択的に使用することを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、半導体集積回路および電源装置に関する。
【背景技術】
【０００２】
近年、携帯端末を始めとして様々な電子機器において、一定の電源電圧を所望の電源電圧に変換して出力するＤＣ／ＤＣコンバータ（電源装置）が幅広く利用されている。
【０００３】
ＤＣ／ＤＣコンバータとしては、例えば、ＰＷＭ（Pulse Width Modulation）方式およびＰＦＭ（Pulse Frequency Modulation）方式等が知られている。
【０００４】
ＰＷＭ方式のＤＣ／ＤＣコンバータは、スイッチング動作の周期を固定とし、繰り返し周期内におけるオン期間のパルス幅（デューティ比）を調整して出力電圧を制御する。
【０００５】
すなわち、ＰＷＭ方式のものは、エラーアンプで−入力と＋入力（基準電圧）の電位差を直流電圧に増幅し、ＰＷＭ制御回路でエラーアンプの直流電圧と、三角波発振器（ＯＳＣ）の一定振幅の三角波とを比較し、パルス出力に変換して出力電圧を制御している。
【０００６】
また、ＰＦＭ方式のＤＣ／ＤＣコンバータは、スイッチング動作の１サイクルにおいてコイルに電圧を印加する期間（オン期間）を固定とし、この固定期間の繰り返し周期を調整して出力電圧を制御する。
【０００７】
すなわち、ＰＦＭ方式のものは、例えば、出力電圧と固定された基準電圧をコンパレータで比較し、出力電圧が基準電圧のレベル以下になったとき、一定幅のパルスを出力して出力電圧を制御している。
【０００８】
図１は従来の電源装置の一例を示すブロック図であり、ＰＷＭ方式のＤＣ／ＤＣコンバータの例を示すものである。図１において、参照符号１は半導体集積回路、２はコイル、そして、３は平滑用コンデンサを示している。
【０００９】
図１に示されるように、半導体集積回路１は、誤差増幅器(エラーアンプ)１１、ＰＷＭ制御回路１２、三角波発振器(ＯＳＣ)１３、ＡＳＴ（Anti Shoot Through）回路１４、内部回路１５、出力トランジスタＴp，Ｔn、および、抵抗Ｒ１，Ｒ２を有する。
【００１０】
ここで、内部回路１５は、例えば、半導体集積回路（ＰＷＭ方式のＤＣ／ＤＣコンバータＩＣ)１として必要とされる図示していない他の様々な制御回路等をまとめて示すものである。
【００１１】
半導体集積回路１は、端子ＶＩＮ，ＬＸ，ＰＧＮＤ，ＶＲＥＦおよびＩＮを有し、端子ＶＩＮには電源電圧Ｖccが供給され、また、端子ＰＧＮＧは接地(ＧＮＤ)されている。
【００１２】
端子ＬＸは、直列に設けられたコイル２を介して電源装置の出力端子ＯＵＴに接続され、この出力端子ＯＵＴには、一端が接地されたコンデンサ３の他端が接続されている。そして、出力端子ＯＵＴからは、電源装置の出力電圧Ｖoutが取り出されるようになっている。
【００１３】
ここで、図１中の参照符号Ａに示されるように、端子ＩＮには出力電圧Ｖoutがフィードバックされ、その出力電圧Ｖoutを抵抗Ｒ１およびＲ２で分圧した電圧がエラーアンプ１１の負入力(反転入力端子)に印加される。なお、エラーアンプ１１の正入力(非反転入力端子)には、端子ＶＲＥＦを介して外部基準電圧Ｖｒが印加される。
【００１４】
ＰＷＭ制御回路１２は、エラーアンプ１１の出力信号を受け取ってＯＳＣ１３の出力波形におけるパルス幅(デューティ比)を調整し、そのデューティ比が調整されたパルス信号（制御信号）ＣＴＬをＡＳＴ回路１４に供給する。
【００１５】
ＡＳＴ回路１４は、ｐＭＯＳトランジスタＴpのゲート信号ＧＳｐおよびｎＭＯＳトランジスタＴnのゲート信号ＧＳｎを制御して、これらトランジスタＴpおよびＴnのスイッチング動作を制御する。これにより、トランジスタＴpおよびＴnの共通ドレインから端子ＬＸを介して出力される信号のパルス幅が制御される。
【００１６】
すなわち、ＡＳＴ回路１４は、トランジスタＴpおよびＴnが同時にオンして貫通電流が流れるのを防止する回路であり、具体的には、トランジスタＴpのオンとトランジスタＴnのオンとの間に所定のディレイ時間を設けるようになっている。
【００１７】
そして、端子ＬＸを介して出力された信号(電圧)は、コイル２およびコンデンサ３によりリップル等を除去して平滑化され、出力端子ＯＵＴから電源装置の出力電圧Ｖoutとして出力される。
【００１８】
図２は従来の電源装置の他の例を示すブロック図であり、ＰＦＭ方式のＤＣ／ＤＣコンバータの例を示すものである。
【００１９】
図２に示されるように、半導体集積回路１’は、コンパレータ１６、モノマルチ回路１７、ＡＳＴ回路１４、内部回路１５’、出力トランジスタＴnＡ，ＴnＢ、および、抵抗Ｒ１’，Ｒ２’を有する。なお、内部回路１５’は、例えば、半導体集積回路（ＰＦＭ方式のＤＣ／ＤＣコンバータＩＣ）１’として必要とされる図示していない他の様々な制御回路等をまとめて示すものである。
【００２０】
図２中の参照符号Ｂに示されるように、端子ＩＮには出力電圧Ｖoutがフィードバックされ、その出力電圧Ｖoutを抵抗Ｒ１’およびＲ２’で分圧した電圧がコンパレータ１６の負入力(反転入力端子)に印加される。なお、コンパレータ１６の正入力(非反転入力端子)には、端子ＶＲＥＦを介して外部基準電圧Ｖｒ’が印加される。
【００２１】
モノマルチ回路１７は、コンパレータ１６の比較結果に応じてワンショットパルス出力（制御信号）ＣＴＬ’をＡＳＴ回路１４に供給する。
【００２２】
すなわち、モノマルチ回路１７は、例えば、出力電圧Ｖout（出力電圧を抵抗Ｒ１’およびＲ２’で分圧した電圧）と固定の基準電圧Ｖｒ’をコンパレータ１６で比較し、出力電圧が基準電圧のレベル以下になったとき、一定幅のパルスを出力する。
【００２３】
そして、ＡＳＴ回路１４は、モノマルチ回路１７からの制御信号ＣＴＬ’に従ってゲート信号ＧＳＡおよびＧＳＢを出力し、トランジスタＴnＡおよびＴnＢのスイッチング動作を制御する。
【００２４】
すなわち、ＡＳＴ回路１４からのゲート信号ＧＳＡおよびＧＳＢにより、プルアップ側の出力トランジスタＴnＡがオンするとき、プルダウン側の出力トランジスタＴnＢはオフとされる。逆に、プルアップ側の出力トランジスタＴnＡがオフするとき、プルダウン側の出力トランジスタＴnＢはオンとされる。
【００２５】
ところで、従来、ノイズの減少とスイッチング速度の高速化を両立した半導体スイッチング回路が提案されている。この従来の半導体スイッチング回路は、電界効果型出力トランジスタのゲートにプリバッファを介して電圧を印加してその出力トランジスタをオン／オフ制御する。
【００２６】
すなわち、出力トランジスタのゲート−ドレイン間容量によるゲート電圧の変化がおさまるまでプリバッファの出力抵抗を大きくし、ゲート電圧変化がおさまった後は出力抵抗を小さくしている。
【００２７】
また、従来、出力トランジスタを複数段に分割し、その出力トランジスタの各段から後段に向かって順次遅延させて動作させる出力回路として、前段から後段にかけて各トランジスタのディメンションを順次大きくするものが知られている。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】特開２００５−２１８０６８号公報
【特許文献２】特開平２−２４１２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２９】
図３は従来の電源装置の一例における要部を示す回路図であり、前述した図１に示す電源装置におけるＡＳＴ回路１４，ｐＭＯＳトランジスタＴp，ｎＭＯＳトランジスタＴn，コイル２およびコンデンサ３を示すものである。
【００３０】
ここで、図３の電源装置において、図１のトランジスタＴp並びにＴnは、それぞれ３つのトランジスタＴp１，Ｔp２，Ｔp３並びにＴn１，Ｔn２，Ｔn３を有している。
【００３１】
図３に示されるように、ＡＳＴ回路１４は、ノアゲートNOR１，ナンドゲートNAND１およびインバータＩ０〜Ｉ９を有する。ノアゲートNOR１およびナンドゲートNAND１の一方の入力には、それぞれＰＷＭ制御回路１２からの制御信号ＣＴＬが供給されている。
【００３２】
ノアゲートNOR１の出力は、縦列接続されたインバータＩ０〜Ｉ４を介してｐＭＯＳトランジスタＴp１〜Ｔp３の各ゲートにゲート信号ＧＳｐとして供給されると共に、ナンドゲートNAND１の他方の入力に供給される。
【００３３】
また、ナンドゲートNAND１の出力は、縦列接続されたインバータＩ５〜Ｉ９を介してｎＭＯＳトランジスタＴn１〜Ｔn３の各ゲートにゲート信号ＧＳｎとして供給されると共に、ノアゲートNOR１の他方の入力に供給される。
【００３４】
これにより、３つのｎＭＯＳトランジスタＴn１〜Ｔn３がオフ状態で、３つのｐＭＯＳトランジスタＴp１〜Ｔp３を同時にオンして、電源電圧Ｖccを出力端子ＬＸに印加する。或いは、３つのｐＭＯＳトランジスタＴp１〜Ｔp３がオフ状態で、３つのｎＭＯＳトランジスタＴn１〜Ｔn３を同時にオンして、出力端子ＬＸから接地ＧＮＤへ電流を流す。
【００３５】
このように、複数の出力トランジスタを同時にオン／オフ制御すると、例えば、電源線や接地線の寄生素子が励起され、その結果、電源線や接地線にスイッチングノイズが重畳することになる。
【００３６】
上述した出力トランジスタのオン／オフ制御による電源線や接地線に重畳されるスイッチングノイズは、ＥＭＩ（Electro-Magnetic Interference）の原因になり、周囲に電磁的影響を与えることで周囲の機器に誤動作などの悪影響を及ぼすおそれがある。
【００３７】
また、電源線にスイッチングノイズが重畳し、そのノイズがデバイス（半導体集積回路）の耐圧を超えるような場合には、デバイスの破損を招くおそれもある。
【００３８】
さらに、デバイスをソケットやプローブで試験する場合、例えば、そのソケットやプローブに寄生するインダクタも励起されてよりいっそう大きなスイッチングノイズが発生するため、デバイスの破損の危険も高くなって歩留まりの低下につながってしまう。
【００３９】
なお、上述した課題は、図１に示すＰＷＭ方式の電源装置だけでなく、図２に示すＰＦＭ方式の電源装置等のＡＳＴ回路を適用した電源装置においても同様な課題がある。
【００４０】
この出願は、上述した課題に鑑み、電源線や接地線に重畳されるスイッチングノイズを低減することのできる半導体集積回路および電源装置の提供を目的とする。
【課題を解決するための手段】
【００４１】
第１実施形態によれば、第１電源線と第２電源線との間に直列に設けられた複数組の第１スイッチ素子および第２スイッチ素子、並びに、制御回路を有する半導体集積回路が提供される。
【００４２】
前記第１および第２スイッチ素子は、基準電圧に基づいてオン／オフ制御され、前記制御回路は、前記各第１スイッチ素子を、それぞれ遅延時間を設けて順に制御する。
【００４３】
第２実施形態によれば、第１実施形態の半導体集積回路と、前記複数組の第１および第２スイッチ素子の共通接続ノードに一端が接続されたコイルと、該コイルの他端と前記第２電源線との間に設けられた平滑用コンデンサと、を有する電源装置が提供される。
【発明の効果】
【００４４】
各実施形態によれば、電源線や接地線に重畳されるスイッチングノイズを低減することのできる半導体集積回路および電源装置を提供することができる。
【図面の簡単な説明】
【００４５】
【図１】電源装置の一例を概略的に示すブロック図である。
【図２】電源装置の他の例を概略的に示すブロック図である。
【図３】従来の電源装置の一例における要部を示す回路図である。
【図４】第１実施例の電源装置における要部を示す回路図である。
【図５】図４に示す電源装置のシミュレーション波形を図３に示す電源装置のものと比較して示す波形図である。
【図６】第２実施例の電源装置における要部を示す回路図である。
【図７】第３実施例の電源装置における要部を示す回路図である。
【図８】図３に示す電源装置のシミュレーション波形の他の例を示す波形図である。
【図９】第４実施例の電源装置における要部を示す回路図である。
【図１０】図９に示す電源装置のシミュレーション波形を示す波形図である。
【図１１】第５実施例の電源装置における要部を示す回路図である。
【図１２】第６実施例の電源装置における要部を示す回路図である。
【発明を実施するための形態】
【００４６】
以下、半導体集積回路および電源装置の各実施例を、添付図面を参照して詳述する。
図４は第１実施例の電源装置における要部を示す回路図である。図４において、参照符号４はＡＳＴ回路、Ｔp１〜Ｔp３はｐＭＯＳトランジスタ、Ｔn１〜Ｔn３はｎＭＯＳトランジスタ、２はコイル、そして、３はコンデンサを示している。
【００４７】
ここで、図４に示す回路は、例えば、前述した図１に示す電源装置におけるＡＳＴ回路１４，ｐＭＯＳトランジスタＴp，ｎＭＯＳトランジスタＴn，コイル２およびコンデンサ３に対応する。
【００４８】
なお、図４の回路は、図１のＰＷＭ方式の電源装置に限定されず、例えば、図２のＰＦＭ方式の電源装置等の他の電源装置対しても適用することができるのはいうまでもない。
【００４９】
図４に示されるように、ＡＳＴ回路４は、ノアゲートNOR２，ナンドゲートNAND２およびインバータＩ１〜Ｉ９を有する。
【００５０】
ノアゲートNOR２の入力には、制御信号ＣＴＬ，および、インバータＩ５，Ｉ７，Ｉ９の出力信号が供給され、また、ナンドゲートNAND２の入力には、制御信号ＣＴＬ，並びに、インバータＩ０，Ｉ２，Ｉ４の出力信号が供給されている。
【００５１】
ｐＭＯＳトランジスタＴp１，Ｔp２，Ｔp３は、それぞれインバータＩ０，Ｉ２，Ｉ４の出力信号により駆動され、また、ｎＭＯＳトランジスタＴn１，Ｔn２，Ｔn３は、それぞれＩ５，Ｉ７，Ｉ９の出力信号により駆動される。
【００５２】
ここで、ノアゲートNOR２，ナンドゲートNAND２およびインバータＩ０〜Ｉ９は、それぞれ信号の伝達に遅延時間を有しているため、時間幅を持たせてトランジスタのスイッチングを行うことが可能になる。
【００５３】
すなわち、例えば、制御信号ＣＴＬが低レベル『Ｌ』から高レベル『Ｈ』に変化すると、ｐＭＯＳトランジスタＴp１が最初にオフし、続いてトランジスタＴp２がオフし、その後、トランジスタＴp３がオフする。
【００５４】
そして、ｎＭＯＳトランジスタＴn１がオンし、続いてトランジスタＴn２がオンし、その後、トランジスタＴp３がオンする。
【００５５】
なお、ｎＭＯＳトランジスタＴn１〜Ｔn３がオフしてｐＭＯＳトランジスタＴp１〜Ｔp３がオンするときも同様である。
【００５６】
これにより、図３および図４の端子ＬＸの波形の比較から明らかなように、図４に示す本第１実施例によれば、端子ＬＸの波形の立ち上がりおよび立ち下がりを緩やかにおこなうことで、電源線や接地線に対してノイズが重畳されるのを抑えることができる。
【００５７】
図５は図４に示す電源装置のシミュレーション波形を図３に示す電源装置のものと比較して示す波形図である。
【００５８】
ここで、図５(a)はプルアップ側のｐＭＯＳトランジスタＴp１〜Ｔp３がオンして端子ＬＸの電位が上昇する場合を示し、図５(b)はプルダウン側のｎＭＯＳトランジスタＴn１〜Ｔn３がオンして端子ＬＸの電位が下降する場合を示している。なお、図５(a)および図５(b)において、横軸（時間）の縮尺は異なっており、また、各図において、縦軸（電圧）の縮尺もそれぞれ異なっている。
【００５９】
また、シミュレーションは、図３および図４中の括弧で示したコイルＬsimおよび抵抗Ｒsimを電源とトランジスタＴp１〜Ｔp３のソース（端子ＶＩＮ）との間、並びに、接地ＧＮＤとトランジスタＴn１〜Ｔn３のソースとの間の両方に挿入して行った。
【００６０】
さらに、シミュレーションは、電源装置の出力電圧Ｖoutを取り出す端子ＯＵＴに対して負荷ＲＲを接続して出力電流Ｉｏが流れるようにして行った。なお、上記シミュレーションにおいて、コイルＬsimのインダクタンスは２．０ｎＨ、抵抗Ｒsimの抵抗値は４００ｍΩ、電源電圧Ｖccは５．０Ｖ、デューティは５０％、そして、出力電流Ｉｏは３００ｍＡに設定した。
【００６１】
また、図５(a)および図５(b)において、曲線Ｌ11〜Ｌ13は図３の従来の電源装置によるシミュレーション結果を示し、また、曲線Ｌ21〜Ｌ23は図４の第１実施例の電源装置によるシミュレーション結果を示している。
【００６２】
まず、図５(a)に示されるように、トランジスタＴp１〜Ｔp３がオンするとき、端子ＬＸの電圧は、曲線Ｌ11に示されるように、従来の電源装置では急峻に立ち上がるのに対して、曲線Ｌ21に示されるように、第１実施例の電源装置では少し遅れて立ち上がる。
【００６３】
しかしながら、電源線（端子ＶＩＮ）におけるスイッチングノイズは、曲線Ｌ12とＬ22との比較から明らかなように、本第１実施例の電源装置の方がはるかに小さい。
【００６４】
さらに、接地線（ＧＮＤ）におけるスイッチングノイズに関しても、曲線Ｌ13とＬ23との比較から明らかなように、本第１実施例の電源装置の方がはるかに小さい。
【００６５】
また、図５(b)に示されるように、トランジスタＴn１〜Ｔn３がオンするとき、端子ＬＸの電圧は、曲線Ｌ14に示されるように、従来の電源装置では急峻に立ち下がるのに対して、曲線Ｌ24に示されるように、第１実施例の電源装置では少し遅れて立ち下がる。
【００６６】
しかしながら、電源線（端子ＶＩＮ）におけるスイッチングノイズは、曲線Ｌ15とＬ25との比較から明らかなように、本第１実施例の電源装置の方がはるかに小さい。
【００６７】
すなわち、曲線Ｌ15に示されるように、従来の電源装置では、Ｖcc＝５．０Ｖに対して８．０Ｖ以上のノイズが観測されるのに対して、曲線Ｌ25に示されるように、本第１実施例の電源装置では、そのような変動は殆ど観測されない。
【００６８】
さらに、接地線（ＧＮＤ）におけるスイッチングノイズに関しても、曲線Ｌ16とＬ26との比較から明らかなように、本第１実施例の電源装置の方がはるかに小さい。
【００６９】
すなわち、曲線Ｌ16に示されるように、従来の電源装置では、Ｖcc＝５．０Ｖに対して−２．０Ｖ以上のノイズが観測されるのに対して、曲線Ｌ26に示されるように、本第１実施例の電源装置では、そのような変動は殆ど観測されない。
【００７０】
このように、本第１実施例の電源装置によれば、電源線や接地線に重畳されるスイッチングノイズを十分に低減することができるのが分かる。
【００７１】
これにより、ＥＭＩの発生を抑えて周囲の機器に誤動作などに対する悪影響を低減することができ、例えば、電源線に重畳したスイッチングノイズがデバイスの耐圧を超えてデバイスを破損する危険も低減することができる。特に、デバイスをソケットやプローブで試験する場合等において、デバイスの破損を低減することにより歩留まりを向上させることが可能になる。
【００７２】
ここで、図１のＰＷＭ方式のＤＣ／ＤＣコンバータの電力変換効率に関して、図３に示す従来例のＡＳＴ回路１４を適用した場合、負荷ＲＲに流れる出力電流Ｉｏが３００ｍＡおよび８００ｍＡのときの電力変換効率は７３．９％および８８．２％であった。
【００７３】
これに対して、図４に示す第１実施例のＡＳＴ回路４を適用した場合、負荷ＲＲに流れる出力電流Ｉｏが３００ｍＡおよび８００ｍＡのときの電力変換効率は７２．０％および８６．７％であった。なお、ドライバ以外のＩＣの消費電力を５０ｍＡとした。
【００７４】
このように、本第１実施例の電源装置は、従来例のものと比較して、その電力変換効率を殆ど低下させることなく、電源線や接地線に重畳されるスイッチングノイズを十分に低減することができるものである。なお、上述した効果は、他の実施例においても同様に発揮されるものである。
【００７５】
図６は第２実施例の電源装置における要部を示す回路図である。
図６と図４との比較から明らかなように、本第２実施例の電源装置におけるＡＳＴ回路４１は、図４に示す第１実施例の電源装置におけるＡＳＴ回路４の４入力ノアゲートNOR２を２入力ノアゲートNOR１に置き換えるようになっている。
【００７６】
この２入力ノアゲートNOR１の一方の入力には制御信号ＣＴＬが供給され、また、２入力ノアゲートNOR１の他方の入力にはインバータＩ９の出力信号が入力されている。
【００７７】
本第２実施例の電源装置によれば、プルダウン側のｐＭＯＳトランジスタＴp１〜Ｔp３のみ遅延時間を設けて順番にスイッチング制御を行い、プルダウン側のｎＭＯＳトランジスタＴn１〜Ｔn３は同時に高速にスイッチング制御を行うようになっている。
【００７８】
これにより、電源線や接地線に重畳されるスイッチングノイズを低減すると共に、第１実施例におけるｎＭＯＳトランジスタＴn１〜Ｔn３を遅延時間を設けて順番にスイッチング制御を行う場合のデットタイムを短縮することができるようになっている。
【００７９】
図７は第３実施例の電源装置における要部を示す回路図である。
図７と図３および図４との比較から明らかなように、本第３実施例の電源装置におけるＡＳＴ回路４２は、図３に示す従来例の電源装置におけるＡＳＴ回路１４と図４に示す第１実施例の電源装置におけるＡＳＴ回路４の両方の動作モードを有している。
【００８０】
すなわち、インバータＩ０，Ｉ２，Ｉ４，Ｉ５，Ｉ７，Ｉ９の出力とナンドゲートNAND２およびノアゲートNOR２の入力との間、並びに、トランスタＴp１，Ｔp２，Ｔn１，Ｔn２のゲートと各インバータの出力との間にスイッチＳＷ１〜ＳＷ８が設けられている。
【００８１】
そして、本第３実施例の電源装置におけるＡＳＴ回路４２は、スイッチＳＷ１〜ＳＷ８が図７に示す状態のときに図３のＡＳＴ回路１４と同じ回路になり、また、スイッチＳＷ１〜ＳＷ８を全て逆の状態にしたときに図４のＡＳＴ回路４と同じ回路になる。
【００８２】
なお、本第３実施例の電源装置におけるＡＳＴ回路４２は、スイッチＳＷ５〜ＳＷ８を図７に示す状態とすると共に、スイッチＳＷ１〜ＳＷ４を図７に示す状態とは逆のものとすることにより、図６に示すＡＳＴ回路４１と同じ回路とすることもできる。
【００８３】
このように、本第３実施例の電源装置によれば、例えば、ＤＣ／ＤＣコンバータとして使用する周波数や必要とされるノイズや電力変換効率の仕様等の様々な条件に応じて最適な構成を実現することができるようになっている。
【００８４】
図８は図３に示す電源装置のシミュレーション波形の他の例を示す波形図である。
ここで、図８(a)は、電源電圧Ｖcc（端子ＶＩＮの電圧）と出力電圧Ｖoutとの電位差が大きい（例えば、数Ｖ以上）ときに、例えば、３ｎｓの細いネガパルスの制御信号ＣＴＬが入力したときのシミュレーション波形を示す。
【００８５】
また、図８(b)は、電源電圧Ｖccと出力電圧Ｖoutとの電位差が小さい（例えば、数百ｍＶ以下）ときに、例えば、３ｎｓの細いポジパルスの制御信号ＣＴＬが入力したときのシミュレーション波形を示す。なお、図８(a)および図８(b)において、横軸（時間）の縮尺は異なっている。
【００８６】
図８(a)の曲線Ｌ31およびＬ32に示されるように、従来の電源装置では、電源電圧Ｖccと出力電圧Ｖoutとの電位差が大きい場合、制御信号ＣＴＬに細いネガパルスが入力しても、トランジスタＴp１〜Ｔp３のゲート信号ＧＳｐは殆ど変化しない。
【００８７】
すなわち、曲線Ｌ33に示されるように、ｎＭＯＳトランジスタＴn１〜Ｔn３のゲート信号ＧＳｎは、制御信号ＣＴＬに応じて所定時間低レベル『Ｌ』に変化してトランジスタＴn１〜Ｔn３はオフ状態になる。
【００８８】
しかしながら、曲線Ｌ32に示されるように、ｐＭＯＳトランジスタＴp１〜Ｔp３のゲート信号ＧＳｐは、ほぼ高レベル『Ｈ』のままで変化せず、トランジスタＴp１〜Ｔp３はオフ状態を維持する。その結果、曲線Ｌ34に示されるように、ノードＬＸの電位は低いままになり、出力電圧Ｖoutの制御が正しく行われないことが分かる。
【００８９】
なお、図８(b)の曲線Ｌ41〜Ｌ43に示されるように、電源電圧Ｖccと出力電圧Ｖoutとの電位差が小さい場合、制御信号ＣＴＬに細いポジパルスが入力すると、その制御信号ＣＴＬに従ってトランジスタＴp１〜Ｔp３およびＴn１〜Ｔn３が制御される。
【００９０】
すなわち、ｐＭＯＳトランジスタＴp１〜Ｔp３は、制御信号ＣＴＬに応じて所定時間オフ状態になり、また、ｎＭＯＳトランジスタＴn１〜Ｔn３は、制御信号ＣＴＬに応じて所定時間オン状態になる。
【００９１】
その結果、曲線Ｌ44に示されるように、ノードＬＸの電位は、トランジスタＴp１〜Ｔp３のオフ動作に伴って接地電位にプルダウンされるパルス電圧が印加され、出力電圧Ｖoutの制御が正しく行われることが分かる。
【００９２】
図９は第４実施例の電源装置における要部を示す回路図であり、図８(a)を参照して説明した従来の電源装置における電位差が大きい状態で制御信号ＣＴＬが細いときでも、出力電圧Ｖoutの制御を正しく行うためのものである。
【００９３】
すなわち、図９に示されるように、本第４実施例の電源装置におけるＡＳＴ回路４３は、図４の第１実施例におけるインバータＩ１，Ｉ３を２入力ノアゲートNOR４，NOR５とし、インバータＩ６，Ｉ８を２入力ナンドゲートNAND４，NAND５としたものである。
【００９４】
ここで、ノアゲートNOR４は、前段のインバータＩ０の出力信号およびｎＭＯＳトランジスタＴn３を制御するインバータＩ９の出力信号を受け取り、また、ノアゲートNOR５は、前段のインバータＩ２の出力信号およびインバータＩ９の出力信号を受け取る。
【００９５】
同様に、ナンドゲートNAND４は、前段のインバータＩ５の出力信号およびｐＭＯＳトランジスタＴp３を制御するインバータＩ４の出力信号を受け取り、また、ナンドゲートNAND５は、前段のインバータＩ７の出力信号およびインバータＩ４の出力信号を受け取る。
【００９６】
図１０は図９に示す電源装置のシミュレーション波形を示す波形図である。
ここで、図１０(a)は、電源電圧Ｖcc（端子ＶＩＮの電圧）と出力電圧Ｖoutとの電位差が大きい（例えば、数Ｖ以上）ときに、例えば、３ｎｓの細いネガパルスの制御信号ＣＴＬが入力したときのシミュレーション波形を示す。
【００９７】
また、図１０(b)は、電源電圧Ｖccと出力電圧Ｖoutとの電位差が小さい（例えば、数百ｍＶ以下）ときに、例えば、３ｎｓの細いポジパルスの制御信号ＣＴＬが入力したときのシミュレーション波形を示す。なお、図１０(a)および図１０(b)において、横軸（時間）の縮尺は異なっている。
【００９８】
図１０(a)の曲線Ｌ51およびＬ523に示されるように、本第４実施例の電源装置では、電源電圧Ｖccと出力電圧Ｖoutとの電位差が大きい場合、制御信号ＣＴＬに細いネガパルスが入力すると、トランジスタＴp３のゲート信号ＧＳｐ３は殆ど変化しない。
【００９９】
しかしながら、このとき、本第４実施例の電源装置では、図１０(a)の曲線Ｌ521，Ｌ522に示されるように、トランジスタＴp１のゲート信号ＧＳｐ１およびトランジスタＴp２のゲート信号ＧＳｐ２は正しく出力される。
【０１００】
また、図１０(a)の曲線Ｌ531〜Ｌ533に示されるように、トランジスタＴn１〜Ｔn３のゲート信号ＧＳｎ１〜ＧＳｎ３も正しく出力される。
【０１０１】
その結果、曲線Ｌ54に示されるように、ノードＬＸの電位は、トランジスタＴp１およびＴp２のオン動作に伴って、電源電圧Ｖccにプルアップされるパルス電圧が印加され、出力電圧Ｖoutの制御が正しく行わることが分かる。
【０１０２】
ここで、ｐＭＯＳトランジスタＴp３は、そのゲート信号ＧＳｐ３が潰れて殆ど変化しないため機能しないが、他のｐＭＯＳトランジスタＴp１，Ｔp２がオンすることで制御信号ＣＴＬによるノードＬＸの電圧制御は問題なく行われることになる。
【０１０３】
なお、図１０(b)の曲線Ｌ61，Ｌ621〜Ｌ623，Ｌ631〜Ｌ633に示されるように、電源電圧Ｖccと出力電圧Ｖoutとの電位差が小さい場合、制御信号ＣＴＬに細いポジパルスが入力すると、それに従ってトランジスタＴp１〜Ｔp３およびＴn１〜Ｔn３が制御される。
【０１０４】
すなわち、ｐＭＯＳトランジスタＴp１〜Ｔp３は、制御信号ＣＴＬに応じて所定時間オフ状態になり、また、ｎＭＯＳトランジスタＴn１〜Ｔn３は、制御信号ＣＴＬに応じて所定時間オン状態になる。
【０１０５】
その結果、曲線Ｌ64に示されるように、ノードＬＸの電位は、トランジスタＴp１〜Ｔp３のオフ動作に伴って接地電位にプルダウンされるパルス電圧が印加され、出力電圧Ｖoutの制御が正しく行われることが分かる。
【０１０６】
図１１は第５実施例の電源装置における要部を示す回路図である。
図１１と前述した図９との比較から明らかなように、本第５実施例の電源装置におけるＡＳＴ回路４４は、図９の電源装置において、トランジスタＴp１〜Ｔp３およびＴn１〜Ｔn３のゲートにスイッチＳＷ11〜ＳＷ13およびＳＷ14〜ＳＷ16を設けたものである。
【０１０７】
すなわち、図１１に示されるように、各ドライバ（インバータＩ０，Ｉ２，Ｉ４およびＩ５，Ｉ７，Ｉ９）の出力をスイッチＳＷ11〜ＳＷ13およびＳＷ14〜ＳＷ16で制御することにより、使用する出力トランジスタを選択するようになっている。
【０１０８】
例えば、電源装置の出力ＯＵＴに接続される負荷に応じて、使用する出力トランジスタＴp１〜Ｔp３およびＴn１〜Ｔn３をスイッチＳＷ11〜ＳＷ13およびＳＷ14〜ＳＷ16により選択することで、全負荷領域で効率的な動作を行うようになっている。
【０１０９】
なお、図９および図１０の説明では、電源電圧Ｖccと出力電圧Ｖoutとの電位差が大きいときに細いネガパルスの制御信号ＣＴＬが入力したとき、ｐＭＯＳトランジスタＴp３のゲート信号が潰れて動作しない場合を説明した。
【０１１０】
しかしながら、上述した図１１の第５実施例および後述する図１２の第６実施例の電源装置では、全ての出力トランジスタＴp１〜Ｔp３およびＴn１〜Ｔn３が正しくスイッチング制御されるものとする。
【０１１１】
なお、これらｐＭＯＳおよびｎＭＯＳの出力トランジスタＴp１，Ｔn１；Ｔp２，Ｔn２；Ｔp３；Ｔn３は３段に限定されるものではなく、様々に変形することができるのはいうまでもない。
【０１１２】
図１２は第６実施例の電源装置における要部を示す回路図である。
図１２と上述した図１１との比較から明らかなように、本第６実施例の電源装置は、図１１に示すＡＳＴ回路４４のスイッチＳＷ11〜ＳＷ13およびＳＷ14〜ＳＷ16の制御を、電流検出回路５の出力により制御するようになっている。
【０１１３】
ここで、出力トランジスタＴp２およびＴn２は、軽負荷時用のトランジスタであり、寄生容量Ｑgが小さくて寄生抵抗Ｒonが大きく、また、出力トランジスタＴp３およびＴn４は、重負荷時用のトランジスタであり、寄生容量Ｑgが大きくて寄生抵抗Ｒonが小さい。なお、スイッチＳＷ11およびＳＷ14は、図１２のようにオンであり、Ｔp１およびＴp２は常時使用とする。
【０１１４】
図１２に示されるように、電流検出回路５は、コイル２と出力ＯＵＴの間に挿入されたセンス抵抗５１、増幅器５２、コンパレータ５３およびインバータ５４を有している。
【０１１５】
出力ＯＵＴに接続された負荷ＲＲを流れる電流Ｉoは、センス抵抗５１の両端に生じる電位差として検出される。センス抵抗５１の両端は、増幅器５２の入力に接続され、そのセンス抵抗５１による電圧が増幅器５２で増幅されてコンパレータ５３の正入力に供給される。
【０１１６】
コンパレータ５３の負入力には、基準電圧Ｖrrが印加され、その基準電圧Ｖrrとの比較結果により、スイッチＳＷ12，ＳＷ15とスイッチＳＷ13，ＳＷ16を制御するようになっている。ここで、スイッチＳＷ11およびＳＷ14は、常にオン状態とされ、出力トランジスタＴp１およびＴn１は常時使用されるようになっている。
【０１１７】
ここで、電源装置（ＤＣ／ＤＣコンバータ）の損失について、重負荷では、出力トランジスタの導通損失Ｗは、Ｗ＝Ｉo2×Ｒonが大きく効率に影響する。また、軽負荷では、出力トランジスタのスイッチング損失Ｗ’は、Ｗ’＝Ｖgs×Ｑg×ｆoscが大きく効率に影響する。
【０１１８】
なお、ＲonおよびＱgは、出力トランジスタの寄生抵抗および寄生容量、Ｖgsは出力トランジスタのゲート−ソース間電圧、そして、ｆoscは出力トランジスタの動作周波数である。
【０１１９】
図１２は、負荷ＲＲに流れる電流Ｉoが小さい軽負荷時のスイッチＳＷ11〜ＳＷ16の接続状態を示し、出力トランジスタＴp１，Ｔn１と共に、出力トランジスタＴp２およびＴn２が使用されるようになっている。
【０１２０】
そして、負荷ＲＲに流れる電流Ｉoが大きくなると、センス抵抗５１の両端に生じる電位差が大きくなり、増幅器５２の出力電圧が基準電圧Ｖrrを超えて、コンパレータ５３の出力が低レベル『Ｌ』から高レベル『Ｈ』に反転する。
【０１２１】
これにより、スイッチＳＷ12，ＳＷ15がオフ状態になって、スイッチＳＷ13，ＳＷ16がオン状態になり、出力トランジスタＴp２，Ｔn２がオフして、出力トランジスタＴp３，Ｔn４がオンになる。
【０１２２】
その結果、出力トランジスタＴp１，Ｔn１と共に、出力トランジスタＴp３およびＴn３が使用されることになる。
【０１２３】
これにより、全負荷領域で効率的な動作を行うことが可能になる。なお、図１２に示す第６実施例の電源装置は、単なる一例であり、知られている様々な回路を適用して様々に変形することができるのはいうまでもない。
【０１２４】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１電源線と第２電源線との間に直列に設けられた複数組の第１スイッチ素子および第２スイッチ素子を有し、基準電圧に基づいて前記第１および第２スイッチ素子をオン／オフ制御する半導体集積回路であって、
前記各第１スイッチ素子を、それぞれ遅延時間を設けて順に制御する制御回路を有することを特徴とする半導体集積回路。
【０１２５】
（付記２）
付記１に記載の半導体集積回路において、
前記制御回路は、前記第１スイッチ素子がオンするときに前記第２スイッチ素子をオフし、前記第１スイッチ素子がオフするときに前記第２スイッチ素子をオンすることを特徴とする半導体集積回路。
【０１２６】
（付記３）
付記２に記載の半導体集積回路において、
前記制御回路は、前記複数の第２スイッチ素子のスイッチングを全て同時に行うことを特徴とする半導体集積回路。
【０１２７】
（付記４）
付記２に記載の半導体集積回路において、
前記制御回路は、前記各第２スイッチ素子のスイッチングを対応する前記各第１スイッチ素子のオン／オフ状態に従って行うことを特徴とする半導体集積回路。
【０１２８】
（付記５）
付記２に記載の半導体集積回路において、
前記制御回路は、前記複数の第２スイッチ素子のスイッチングを全て同時に行う第１スイッチング動作モード、および、前記各第２スイッチ素子のスイッチングを対応する前記各第１スイッチ素子のオン／オフ状態に従って行う第２スイッチング動作モードを有することを特徴とする半導体集積回路。
【０１２９】
（付記６）
付記５に記載の半導体集積回路において、
前記第１スイッチング動作モードでは、前記複数の第１スイッチ素子のスイッチングを全て同時に行うことを特徴とする半導体集積回路。
【０１３０】
（付記７）
付記５または６に記載の半導体集積回路において、
前記制御回路は、前記複数の第１スイッチ素子の制御電極に設けられた複数の第１スイッチ、および、前記複数の第２スイッチ素子の制御電極に設けられた複数の第２スイッチを有し、前記複数の第１スイッチおよび前記複数の第２スイッチを制御して前記第１および第２スイッチング動作モードを実行することを特徴とする半導体集積回路。
【０１３１】
（付記８）
付記２〜７のいずれか１項に記載の半導体集積回路において、
前記制御回路は、前記各組の前記第１スイッチ素子を制御する縦列接続された複数段の第１論理ゲート列、および、前記各組の前記第２スイッチ素子を制御する縦列接続された複数段の第２論理ゲート列を有し、前記第１および第２論理ゲート列の所定段毎の論理ゲート部の出力により前記各組の前記第１および第２スイッチ素子をオン／オフ制御することを特徴とする半導体集積回路。
【０１３２】
（付記９）
付記８に記載の半導体集積回路において、
前記第１論理ゲート列の前記所定段毎の論理ゲート部は、それぞれ前記第２論理ゲート列の出力信号，および，前段の論理ゲート部の出力信号または制御信号を入力とする論理ゲートを有し、
前記第２論理ゲート列の前記所定段毎の論理ゲート部は、それぞれ前記第１論理ゲート列の出力信号，および，前段の論理ゲート部の出力信号または制御信号を入力とする論理ゲートを有することを特徴とする半導体集積回路。
【０１３３】
（付記１０）
付記１〜９のいずれか１項に記載の半導体集積回路と、
前記複数組の第１および第２スイッチ素子の共通接続ノードに一端が接続されたコイルと、
該コイルの他端と前記第２電源線との間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。
【０１３４】
（付記１１）
付記１０に記載の電源装置において、
前記複数組の第１スイッチ素子および第２スイッチ素子は、該各組ごとに寄生容量および寄生抵抗の異なる第１導電型トランジスタおよび第２導電型トランジスタであり、
前記制御回路は、前記コイルを介して流れる電流を検出する電流検出回路を有し、
該電流検出回路の出力に応じて前記複数組の第１導電型トランジスタおよび第２導電型トランジスタを選択的に使用することを特徴とする電源装置。
【符号の説明】
【０１３５】
１，１’    電源装置
２    コイル
３    コンデンサ（平滑用コンデンサ）
４，１４，４１〜４４    ＡＳＴ回路
５    電流検出回路
１１    誤差増幅器(エラーアンプ)
１２    ＰＷＭ制御回路
１３    三角波発振器(ＯＳＣ)
１５，１５’    内部回路
１６    コンパレータ
１７    モノマルチ回路
【図１】
2010177815.tif 000003
【図２】
2010177815.tif 000004
【図３】
2010177815.tif 000005
【図４】
2010177815.tif 000006
【図５】
2010177815.tif 000007
【図６】
2010177815.tif 000008
【図７】
2010177815.tif 000009
【図８】
2010177815.tif 000010
【図９】
2010177815.tif 000011
【図１０】
2010177815.tif 000012
【図１１】
2010177815.tif 000013
【図１２】
2010177815.tif 000014