(57)【要約】【課題】電源ノイズに対応して効率良く、短い試験時間で、被検査回路の回路マージンに最適な動作率で試験を行うことを可能とし、信頼性の高い試験を実現する。【解決手段】半導体装置のスキャンテストを行うに際して、複数のＦＦ回路に試験用データを入力し、ＦＦ回路の電源ノイズを計測して、計測されたＦＦ回路の電源ノイズに基づいてＦＦ回路の動作数を算出し、算出された動作数に基づいて、第１のスキャンチェーン２のＦＦ回路１１を同時に使用できるＦＦ回路１１の組に分類し、当該組ごとに順次試験を行う。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数の記憶素子に試験用データを入力する工程と、
前記記憶素子のノイズを計測する工程と、
計測された前記記憶素子のノイズに基づいて、複数の前記記憶素子を同時に使用できる前記記憶素子の組に分類する工程と、
前記記憶素子から前記試験用データを被検査回路に伝達する動作を、前記記憶素子の組ごとに順次行う工程と
を含むことを特徴とする試験方法。
【請求項２】
前記記憶素子の組を分類する工程では、計測された前記記憶素子のノイズに基づいて前記記憶素子の動作数を算出し、算出された前記動作数に基づいて、同時使用できる前記組を決定することを特徴とする請求項１に記載の試験方法。
【請求項３】
前記記憶素子のノイズを計測する工程では、相互インダクタンスに基づいて電圧変動を計測することを特徴とする請求項１又は２に記載の試験方法。
【請求項４】
基板と、
前記基板上に形成された半導体素子領域と、
前記基板上に形成された、前記半導体素子領域に伝達される試験用データを記憶するための複数の第１の記憶素子と、
複数の前記第１の記憶素子のうちで、記憶された前記試験用データを同時に前記半導体素子領域に伝達する前記第１の記憶素子を選択するための選択スイッチと、
前記基板上に形成された、前記半導体素子領域から出力された前記試験用データを記憶するための複数の第２の記憶素子と
を含むことを特徴とする半導体装置。
【請求項５】
前記選択スイッチの開閉を制御して、記憶された前記試験用データを同時に前記半導体素子領域に伝達する前記第１の記憶素子を選択する選択回路を更に含むことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ等の半導体装置の動作試験を行う試験方法及び試験対象となる半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置では、その製造時に、半導体装置の半導体素子領域における各種の内部回路の動作試験が行われる。近年では、半導体装置のテクノロジーの進歩に伴い、半導体装置の動作試験時における消費電力の増加が注視されている。消費電力の増加により、動作試験時における内部回路の電源電圧の変動が大きくなる。
【０００３】
半導体装置の動作試験時には、試験コストの削減及び試験時間の削減を考慮して、半導体装置の通常の使用動作時よりも半導体回路の動作率が大きい。そのため、消費電力の増大により電源ノイズが増加し、半導体装置の製造時における歩留りの低下を招く場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２４３１５号公報
【特許文献２】特開２００８−２３２６９０号公報
【特許文献３】特開２００５−２４３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、半導体装置が動作する際の電源電圧変動は、抵抗成分及び動作電流により引き起こされる電圧降下（ＩＲドロップ）と、インダクタンス成分の共振による電圧変動（以下、電源ノイズと言う。）とに二分される。
ＩＲドロップは、半導体装置の設計時に容易に計算できる値である。例えば特許文献１には、予め生成した試験用データ（テストパターン）を用いてＩＲドロップを制御する手法が開示されている。一方、電源ノイズは、試験環境等の外部要因による影響が大きく、計算による予測が困難である。
【０００６】
例えば特許文献２には、半導体装置の設計段階において電源ノイズを見積り、電源ノイズの低減を図る手法が開示されている。しかしながら、近年の高速且つ低電圧で動作する半導体装置では、電源ノイズはその試験環境に左右されるところが大きく、特許文献２の手法では電源ノイズを十分に低減することはできない。
また、例えば特許文献３には、１つのクロック信号源を複数のクロック信号に分割して制御するクロック制御回路を用いて、供給するクロック信号によって被検査回路を複数のグループに分割する回路構成を実現する手法が開示されている。しかしながらこの場合、電源ノイズを考慮した効率の良いテストパターンの分割は困難であり、試験に要する時間が徒に長くなるという問題がある。
【０００７】
本発明は、上記の諸問題に鑑みてなされたものであり、電源ノイズに対応して効率良く、短い試験時間で、被検査回路の回路マージンに最適な動作率で試験を行うことを可能とし、信頼性の高い試験を実現できる試験方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
試験方法の一態様は、複数の記憶素子に試験用データを入力する工程と、前記記憶素子のノイズを計測する工程と、計測された前記記憶素子のノイズに基づいて、複数の前記記憶素子を同時に使用できる前記記憶素子の組に分類する工程と、前記記憶素子から前記試験用データを被検査回路に伝達する動作を、前記記憶素子の組ごとに順次行う工程とを含む。
【０００９】
半導体装置の一態様は、基板と、前記基板上に形成された半導体素子領域と、前記基板上に形成された、前記半導体素子領域に伝達される試験用データを記憶するための複数の第１の記憶素子と、複数の前記第１の記憶素子のうちで、記憶された前記試験用データを同時に前記半導体素子領域に伝達する前記第１の記憶素子を選択するための選択スイッチと、前記基板上に形成された、前記半導体素子領域から出力された前記試験用データを記憶するための複数の第２の記憶素子とを含む。
【発明の効果】
【００１０】
上記した諸態様によれば、電源ノイズに対応して効率良く、短い試験時間で、被検査回路の回路マージンに最適な動作率で試験を行うことが可能となり、信頼性の高い試験を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態の比較例による半導体装置の概略構成を示す模式図である。
【図２】本実施形態による半導体装置の概略構成を示す模式図である。
【図３】図２の半導体装置を被検査対象とした、試験システムの一例を示す模式図である。
【図４】図１で示した比較例の半導体装置について、スキャンテスト時に観測された電源波形の一例を示す特性図である。
【図５】ノイズ計測部の一構成例を示す模式図である。
【図６】本実施形態による半導体装置のスキャンテストを工程順に示すフロー図である。
【図７】本実施形態による半導体装置のシフトサイクル時の機能を説明する模式図である。
【図８】本実施形態による半導体装置のキャプチャサイクル時の機能を説明する模式図である。
【発明を実施するための形態】
【００１２】
本実施形態の説明に先立ち、本実施形態の比較例について説明する。
図１は、比較例による半導体装置の概略構成を示す模式図である。
この半導体装置は、内部回路１０１、第１のスキャンチェーン１０２及び第２のスキャンチェーン１０３を有して構成される。
【００１３】
内部回路１０１は、各種の機能素子等が集積された半導体素子領域である。第１のスキャンチェーン１０２は、各々が内部回路１０１内の機能素子等と接続された複数のフリップフロップ（ＦＦ）回路１１１を備え、各ＦＦ回路１１１が内部回路１０１の例えば一方の側面に沿って接続されてなるシフトレジスタである。第２のスキャンチェーン１０３は、各々が内部回路１０１内の機能素子等と接続された複数のＦＦ回路１１２を備え、各ＦＦ回路１１２が内部回路１０１の例えば他方の側面に沿って接続されてなるシフトレジスタである。
【００１４】
半導体装置の機能試験（スキャンテスト）は、シフトサイクル及びキャプチャサイクルからなる。シフトサイクルは、第１のスキャンチェーン１０２のＦＦ回路１１１に試験用データ（テストパターン）を保持（スキャンイン）するサイクルである。キャプチャサイクルは、第１のスキャンチェーン１０２のＦＦ回路１１１に保持されたテストパターンを内部回路１０１に伝達して回路動作を行い、第２のスキャンチェーン１０３のＦＦ回路１１２にテスト結果のデータを出力（スキャンアウト）するサイクルである。
【００１５】
シフトサイクルでは、第１のスキャンチェーン１０２のＦＦ回路１１１にテストパターンが蓄積される毎にＦＦ回路１１１の動作数（動作率）が増加し、電源の電圧変動（電源ノイズ）が増大する。電源ノイズ（Ｖ）は、相互インダクタンスＭ、変動電流ΔＩ及びその変動時間Δｔを用いて、以下の式で表される。
Ｖ＝Ｍ・ΔＩ／Δｔ
【００１６】
キャプチャサイクルでは、ＦＦ回路１１１に保持されたテストパターンが内部回路１０１に伝達される。ＦＦ回路１１１が動作した時に発生する電源ノイズは、内部回路１０１の動作時に電源ノイズとして観測される。この電源ノイズが大きいほど、スキャンテスト時における内部回路１０１の回路マージンが低下し、歩留り低下を招来する。
【００１７】
以下、上記した比較例の考察を踏まえ、本実施形態について説明する。
図２は、本実施形態による半導体装置の概略構成を示す模式図である。
この半導体装置は、半導体基板上に、内部回路１、第１のスキャンチェーン２、第２のスキャンチェーン３、選択スイッチ４、及び選択回路５を有して構成される。
【００１８】
内部回路１は、各種の機能素子等が集積された半導体素子領域である。内部回路１では、スキャンテストに対応するように、複数の組み合わせ回路に分類されている。本実施形態では、組み合わせ回路Ａ，Ｂ，Ｃ，Ｄを例示する。
第１のスキャンチェーン２は、各々が内部回路１内の機能素子等と接続された複数のフリップフロップ（ＦＦ）回路１１を備え、各ＦＦ回路１１が内部回路１の例えば一方の側面に沿って接続されてなるシフトレジスタである。第２のスキャンチェーン３は、各々が内部回路１内の機能素子等と接続された複数のＦＦ回路１２を備え、各ＦＦ回路１２が内部回路１の例えば他方の側面に沿って接続されてなるシフトレジスタである。
【００１９】
選択スイッチ４は、第１のスキャンチェーン２を構成する複数のＦＦ回路１１のうちで、記憶されたテストパターンを同時に内部回路１に伝達するＦＦ回路１１を選択するためのスイッチである。各選択スイッチ４は、複数のＦＦ回路１１の各々に対応して設けられており、スキャンアウトを行うための各ＦＦ回路１１へのクロック信号の入出力が制御される。選択スイッチ４としては、例えばトランジスタやＡＮＤ回路等が用いられる。
選択回路５は、各ＦＦ回路１１の選択スイッチ４のオン／オフを制御するものである。選択回路５は、後述する試験システムのＦＦ回路決定部２３で同時使用が決定されたＦＦ回路１１の選択スイッチ４をオンし、他の選択スイッチ４をオフとする。
【００２０】
図２の半導体装置を被検査対象とした、試験システムの一例を図３に示す。
この試験システムは、図２と同様の半導体装置１０を被検査対象として、ノイズ計測部２１、動作数算出部２２、及びＦＦ回路決定部２３を有して構成される。
ノイズ計測部２１は、第１のスキャンチェーン２を構成する複数のＦＦ回路１１の電源ノイズを計測するものであり、半導体装置１０の選択回路５と接続される。動作数算出部２２は、ノイズ計測部２１で計測された電源ノイズに基づいて、ＦＦ回路１１の動作数（動作率）を算出するものである。ＦＦ回路決定部２３は、動作数算出部２２で算出された動作数に基づいて、第１のスキャンチェーン２のＦＦ回路１１を同時に使用できるＦＦ回路１１の組に分類するものである。なお、選択回路５は、半導体装置１０の構成要素とする代わりに、当該試験システムの構成要素として設けても良い。
【００２１】
図１で示した比較例の半導体装置について、スキャンテスト時に観測された電源波形の一例を図４に示す。
ここで、ａがスキャンアウトを行うための各ＦＦ回路１１１へのクロック信号を、ｂが電源波形をそれぞれ示す。図示のように、シフトサイクル時及びキャプチャサイクル時に電源ノイズの発生が確認される。電源ノイズは、上記したＶ＝Ｍ・ΔＩ／Δｔで表されるため、相互インダクタンスＭにより計測することができる。
【００２２】
ノイズ計測部２１は、図５に示すように、自己インダクタンスＬ1のコイル３１、自己インダクタンスＬ2のコイル３２、増幅アンプ３３、及び電圧計３４等を有して構成される。
ノイズ計測部２１における相互インダクタンスＭは、コイル３１，３２の結合係数をｋとして、以下のように表される。
Ｍ＝ｋ（Ｌ1Ｌ2）1/2
この相互インダクタンスＭに基づいて電源ノイズが計測される。
【００２３】
動作数算出部２２及びＦＦ回路決定部２３の機能は、例えばＲＯＭ又はハードディスク等の記憶媒体から読み出したプログラムをコンピュータのＣＰＵで実行することにより実現される。
【００２４】
以下、上記の試験システムを用いた、半導体装置のスキャンテストについて説明する。
図６は、本実施形態による半導体装置のスキャンテストを工程順に示すフロー図である。
先ず、シフトサイクルとして、第１のスキャンチェーン２のＦＦ回路１１にテストパターンを保持する（ステップＳ１）。
具体的には、例えば図７に示すように、シフトサイクルのクロック信号のタイミングにおいて、選択回路５は、第１のスキャンチェーン２の全てのＦＦ回路１１をオンし、ＦＦ回路１１にテストパターンのデータ（０又は１）を保持する。
【００２５】
続いて、ノイズ計測部２１は、第１のスキャンチェーン２における最終のＦＦ回路１１へのデータ保持時において、電源ノイズを計測する（ステップＳ２）。
シフトサイクル時の第１のスキャンチェーン２における電源ノイズ、即ち最終のＦＦ回路１１へのデータ保持時における電源ノイズは、キャプチャサイクル時にテストパターンと共に内部回路１１に伝達される。そのため、最終のＦＦ回路１１へのデータ保持時における電源ノイズは、キャプチャサイクル時の内部回路１１の電源ノイズと一致する。従って、最終のＦＦ回路１１へのデータ保持時における電源ノイズを計測することにより、内部回路１１の電源ノイズを把握することができる。
【００２６】
続いて、動作数算出部２２は、ノイズ計測部２１で計測された電源ノイズに基づいて、ＦＦ回路１１の動作数を算出する（ステップＳ３）。
具体的に、動作数算出部２２は、半導体装置１０（の内部回路１）の設計時に対応したＦＦ回路１１の個数に、最終のＦＦ回路１１の電源ノイズから試算された消費電力を設計時の半導体装置１０（の内部回路１）の消費電力で除した値を乗じて、ＦＦ回路１１の動作数を算出する。
例えば、設計時における半導体装置１０（の内部回路１）の消費電力が０．６Ｗであり、設計時に対応したＦＦ回路１１の個数が１０万個であって、最終のＦＦ回路１１の電源ノイズから試算された消費電力が１．８Ｗである場合を想定する。この場合、ＦＦ回路１１の動作数は、１０万個×（１．８／０．６）＝３０万個となる。
【００２７】
続いて、ＦＦ回路決定部２３は、動作数算出部２２で算出された動作数に基づいて、複数のＦＦ回路１１において同時に使用できるＦＦ回路１１の組を順次決定する（ステップＳ４）。
具体的に、ＦＦ回路決定部２３は、動作数に、着目する組み合わせ回路の電源ノイズをＦＦ回路１１の電源ノイズで除した値を乗じた値に基づいて、同時使用を決定する。
例えば、ノイズ計測部２１で計測された電源ノイズが２００ｍＶであるとする。組み合わせ回路Ａ〜Ｄのうちで、許容される電源ノイズが最も小さい組み合わせ回路に着目する。着目する組み合わせ回路が組み合わせ回路Ａであるとする。組み合わせ回路Ａの動作電圧が例えば１Ｖである場合、その例えば１０％程度、即ち１００ｍＶ程度が許容される電源ノイズとなる。この場合、１００ｍＶ／２００ｍＶ＝０．５となり、動作数である３０万個×０．５＝１５万個が、組み合わせ回路Ａを含む同時使用可能な組み合わせ回路に許容されたＦＦ回路１１の個数である。１５万個のＦＦ回路１１が対応する、同時使用可能な組み合わせ回路の組としては、例えば組み合わせ回路Ａのみ、或いは例えば組み合わせ回路Ａ，Ｃの組である場合等が考えられる。
【００２８】
次に、残る組み合わせ回路のうち、組み合わせ回路Ａに次いで許容される電源ノイズが小さい組み合わせ回路に着目する。例えば組み合わせ回路Ｂであれば、ＦＦ回路決定部２３は、残る組み合わせ回路のうちで、上記と同様に組み合わせ回路Ｂを含む同時使用可能な組み合わせ回路に許容されたＦＦ回路１１の個数を算出する。当該個数のＦＦ回路１１が対応する、同時使用可能な組み合わせ回路の組としては、例えば組み合わせ回路Ｂのみ、或いは例えば組み合わせ回路Ｂ，Ｄの組である場合等が考えられる。
このように、全ての組み合わせ回路（上記の例では組み合わせ回路Ａ〜Ｄ）について、同時に使用できるＦＦ回路１１の組を順次決定してゆく。
【００２９】
続いて、キャプチャサイクルを、同時使用が決定されたＦＦ回路１１の組ごとに分けて順次行う（ステップＳ５）。例えば、同時使用が可能とされた組が、組み合わせ回路Ａ＋Ｃ、組み合わせ回路Ｂ、組み合わせ回路Ｄである場合を想定する。このとき、組み合わせ回路Ａ＋Ｃ、組み合わせ回路Ｂ、組み合わせ回路Ｄの順で、対応するＦＦ回路１１ごとにキャプチャサイクルを分割して順次行う。
キャプチャサイクルの各動作では、第１のスキャンチェーン２のＦＦ回路１１のうち、同時使用が決定されたＦＦ回路１１ごとに、当該ＦＦ回路１１に保持されたテストパターンのデータを内部回路１に伝達して回路動作を行い、第２のスキャンチェーン３のＦＦ回路１２にテスト結果のデータを出力する。例えば、組み合わせ回路Ａ＋Ｃに対応するＦＦ回路１１（上部の２つ）から内部回路１にデータを伝達する様子を図８に示す。
【００３０】
具体的には選択回路５は、キャプチャサイクルのクロック信号のタイミングにおいて、ＦＦ回路決定部２３による同時使用の決定に従って、先ず組み合わせ回路Ａ＋Ｃに対応するＦＦ回路１１の選択スイッチ４をオンし、他の選択スイッチ４をオフとする。このとき、組み合わせ回路Ａ＋Ｃのみに、対応するＦＦ回路１１からデータが伝達して回路動作を行い、第２のスキャンチェーン３のうち、対応するＦＦ回路１２にテスト結果のデータを出力する。
次に、組み合わせ回路Ｂに対応するＦＦ回路１１の選択スイッチ４をオンし、他の選択スイッチ４をオフとする。このとき、組み合わせ回路Ｂのみに、対応するＦＦ回路１１からデータが伝達して回路動作を行い、第２のスキャンチェーン３のうち、対応するＦＦ回路１２にテスト結果のデータを出力する。
次に、組み合わせ回路Ｄに対応するＦＦ回路１１の選択スイッチ４をオンし、他の選択スイッチ４をオフとする。このとき、組み合わせ回路Ｄのみに、対応するＦＦ回路１１からデータが伝達して回路動作を行い、第２のスキャンチェーン３のうち、対応するＦＦ回路１２にテスト結果のデータを出力する。
【００３１】
上記の例では、組み合わせ回路Ａ＋Ｃ、組み合わせ回路Ｂ、組み合わせ回路Ｄの順でキャプチャサイクルを行う場合を示したが、この順序以外の順序でキャプチャサイクルを行うようにしても良い。
そして、テスト結果と、例えば予めシミュレーション等で求めておいた期待値とを比較し、テスト結果の合否判定を行う。
【００３２】
本実施形態によれば、第１のスキャンチェーン２の電源ノイズに対応して効率良く、短い試験時間で、被検査回路である内部回路１の回路マージンに最適な動作率でリアルタイムに試験を行うことが可能となり、信頼性の高い試験を実現することができる。
【００３３】
上述した本実施形態による試験方法の各構成要素（図４の動作数算出部２２及びＦＦ回路決定部２３等）の機能は、例えばコンピュータのＲＡＭ又はＲＯＭ等に記憶されたプログラムが動作することによって実現できる。
同様に、試験方法の各ステップ（図６のステップＳ１〜Ｓ５等）は、例えばコンピュータのＲＡＭ又はＲＯＭ等に記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本実施形態に含まれる。
【００３４】
具体的に、前記プログラムは、例えばＣＤ−ＲＯＭのような記録媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワークシステムにおける通信媒体を用いることができる。ここで、コンピュータネットワークとは、ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等であり、通信媒体とは、光ファイバ等の有線回線や無線回線等である。
【００３５】
また、本実施形態に含まれるプログラムとしては、供給されたプログラムをコンピュータが実行することにより上述の実施形態の機能が実現されるようなもののみではない。例えば、そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等と共同して上述の実施形態の機能が実現される場合にも、かかるプログラムは本実施形態に含まれる。また、供給されたプログラムの処理の全て或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて上述の実施形態の機能が実現される場合にも、かかるプログラムは本実施形態に含まれる。
【００３６】
以下、諸態様を付記としてまとめて記載する。
【００３７】
（付記１）複数の記憶素子に試験用データを入力する工程と、
前記記憶素子のノイズを計測する工程と、
計測された前記記憶素子のノイズに基づいて、複数の前記記憶素子を同時に使用できる前記記憶素子の組に分類する工程と、
前記記憶素子から前記試験用データを被検査回路に伝達する動作を、前記記憶素子の組ごとに順次行う工程と
を含むことを特徴とする試験方法。
【００３８】
（付記２）前記記憶素子の組を分類する工程では、計測された前記記憶素子のノイズに基づいて前記記憶素子の動作数を算出し、算出された前記動作数に基づいて、同時使用できる前記組を決定することを特徴とする付記１に記載の試験方法。
【００３９】
（付記３）前記動作数を算出するに際して、前記設計時の前記被検査回路に対応した前記記憶素子の個数に、前記記憶素子のノイズから算出された消費電力を前記被検査回路の設計時の消費電力で除した値を乗じて前記動作数を算出することを特徴とする付記２に記載の試験方法。
【００４０】
（付記４）前記被検査回路が複数の組み合わせ回路に分類されており、
前記記憶素子の組を分類する工程では、前記動作数に、着目する前記組み合わせ回路のノイズを前記記憶素子のノイズで除した値を乗じた値に基づいて、同時使用できる前記組を決定することを特徴とする付記２又は３に記載の試験方法。
【００４１】
（付記５）前記記憶素子のノイズを計測する工程では、相互インダクタンスに基づいて電圧変動を計測することを特徴とする付記１〜４のいずれか１項に記載の試験方法。
【００４２】
（付記６）基板と、
前記基板上に形成された半導体素子領域と、
前記基板上に形成されており、前記半導体素子領域に伝達される試験用データを記憶するための複数の第１の記憶素子と、
前記基板上に形成されており、複数の前記第１の記憶素子のうちで、記憶された前記試験用データを同時に前記半導体素子領域に伝達する前記第１の記憶素子を選択するための選択スイッチと、
前記基板上に形成されており、前記半導体素子領域から出力された前記試験用データを記憶するための複数の第２の記憶素子と
を含むことを特徴とする半導体装置。
【００４３】
（付記７）前記基板上に形成されており、前記選択スイッチの開閉を制御して、記憶された前記試験用データを同時に前記半導体素子領域に伝達する前記第１の記憶素子を選択する選択回路を更に含むことを特徴とする付記６に記載の半導体装置。
【産業上の利用可能性】
【００４４】
本件によれば、電源ノイズに対応して効率良く、短い試験時間で、被検査回路の回路マージンに最適な動作率で試験を行うことが可能となり、信頼性の高い試験を実現することができる。
【符号の説明】
【００４５】
１  内部回路
２  第１のスキャンチェーン
３  第２のスキャンチェーン
４  選択スイッチ
５  選択回路
１１，１２  フリップフロップ（ＦＦ）回路
２１  ノイズ計測部
２２  動作数算出部
２３  ＦＦ回路決定部
３１，３２  コイル
３３  増幅アンプ
３４  電圧計
【図１】
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【図２】
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【図３】
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【図４】
2010281609.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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