(57)【要約】【課題】誘電緩和に起因した特性変動があっても安定した読み出し動作が可能な不揮発性半導体記憶装置及びその駆動方法を提供する。【解決手段】チャネル、第１絶縁膜、電荷保持層及びゲート電極が積層されたメモリセルを有するメモリストリングと、メモリセルに接続された駆動部と、を備えた不揮発性半導体記憶装置を提供する。いずれかのメモリセルに記憶されたデータを読み出す第１信号（Ｐｒ）が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号（Ｐｓ）が印加される。駆動部は、メモリセルの少なくともいずれかに第１信号を印加してメモリセルに記憶されたデータを読み出す前に、メモリストリングに含まれる全てのメモリセルのゲート電極に、第２信号の電圧の絶対値よりも小さい電圧を有する第３信号（Ｐｐ１）を印加する。【選択図】図１
2010231837.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、前記複数のメモリセルのうちのいずれかのメモリセルに記憶されたデータを読み出す第１信号が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号が印加されるメモリストリングであって、
前記メモリセルのそれぞれは、
チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
前記チャネルの上に設けられた第１絶縁膜と、
前記第１絶縁膜の上に設けられた電荷保持層と、
前記電荷保持層の上に設けられたゲート電極と、
を有するメモリストリングと、
前記メモリセルのそれぞれに接続された駆動部と、
を備え、
前記駆動部は、前記メモリストリングの前記メモリセルの少なくともいずれかに前記第１信号を印加して前記メモリセルに記憶されたデータを読み出す前に、
前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極に、前記第２信号の電圧の絶対値よりも小さい絶対値の電圧と、前記メモリセルに含まれる全てのメモリセルに前記第１信号が印加される間の時間幅以上の時間幅と、を有する第３信号を印加することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記駆動部は、前記第３信号の印加前の第１期間において、
前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極に第４信号を印加する、
及び、前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極と前記半導体層との電位を同じにする、
の少なくともいずれかを実施することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数のメモリセルを有し、前記複数のメモリセルのうちのいずれかのメモリセルに記憶されたデータを読み出す第１信号が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号が印加されるメモリストリングであって、
前記メモリセルのそれぞれは、
チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
前記チャネルの上に設けられた第１絶縁膜と、
前記第１絶縁膜の上に設けられた電荷保持層と、
前記電荷保持層の上に設けられたゲート電極と、
を有するメモリストリングと、
前記メモリセルのそれぞれに接続された駆動部と、
を備え、
前記駆動部は、前記メモリストリングの前記メモリセルの少なくともいずれかに前記第１信号を印加して前記メモリセルに記憶されたデータを読み出す前の第１期間において、
前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極に第４信号を印加する、
及び、前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極と前記半導体層との電位を同じにする、
の少なくともいずれかを実施することを特徴とする不揮発性半導体記憶装置。
【請求項４】
複数のメモリセルを有し、前記複数のメモリセルのうちのいずれかのメモリセルに記憶されたデータを読み出す第１信号が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号が印加されるメモリストリングであって、
前記メモリセルのそれぞれは、
チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
前記チャネルの上に設けられた第１絶縁膜と、
前記第１絶縁膜の上に設けられた電荷保持層と、
前記電荷保持層の上に設けられたゲート電極と、
を有するメモリストリングと、
前記メモリセルのそれぞれに接続された駆動部と、
を備え、
前記駆動部は、前記メモリストリングの前記メモリセルの少なくともいずれかにデータを書き込む第５信号と前記書き込まれたデータをベリファイ読み出しする第６信号とを印加する前に、
前記第５信号と前記第６信号とが印加されるメモリセルの前記ゲート電極に、前記第５信号の電圧の絶対値よりも小さい絶対値の電圧と、前記メモリセルに含まれるいずれかのメモリセルに前記第５信号及び前記第６信号が印加される間の時間幅以上の時間幅と、を有する第７信号を印加することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記駆動部は、前記第７信号の印加前の第２期間において、
前記第５信号と前記第６信号とが印加されるメモリセルの前記ゲート電極に第８信号を印加する、
及び、前記第５信号と前記第６信号とが印加されるメモリセルの前記ゲート電極と前記半導体層との電位を同じにする、
の少なくともいずれかを実施することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記駆動部は、さらに、前記メモリストリングの前記メモリセルの少なくともいずれかに前記第１信号を印加して前記メモリセルに記憶されたデータを読み出す前に、前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極に、前記第２信号の電圧の絶対値よりも小さい絶対値の低い電圧を有する第３信号を印加し、
前記駆動部は、前記第１信号によって読み出された前記メモリセルのしきい値と、前記第６信号によって読み出された前記メモリセルのしきい値と、を同一の書き込み状態として扱うことを特徴とする請求項４または５に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルのそれぞれは、前記電荷保持層と前記ゲート電極との間に設けられた第２絶縁膜をさらに有することを特徴とする請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記第１絶縁膜、前記第２絶縁膜及び前記電荷保持層の少なくともいずれかは、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン、及び、ランタン・アルミネートよりなる群から選択されたいずれかの層、並びに、前記群から選択された２つ以上からなる積層、の少なくともいずれかを含むことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
複数のメモリセルを有し、前記複数のメモリセルのうちのいずれかのメモリセルに記憶されたデータを読み出す第１信号が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号が印加されるメモリストリングであって、前記メモリセルのそれぞれは、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリストリングを有する不揮発性半導体記憶装置の駆動方法であって、
前記メモリストリングの前記メモリセルの少なくともいずれかに前記第１信号を印加して前記メモリセルに記憶されたデータを読み出す前に、
前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極に、前記第２信号の電圧の絶対値よりも小さい絶対値の電圧と、前記メモリセルに含まれる全てのメモリセルに前記第１信号が印加される間の時間幅以上の時間幅と、を有する第３信号を印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項１０】
複数のメモリセルを有し、前記複数のメモリセルのうちのいずれかのメモリセルに記憶されたデータを読み出す第１信号が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号が印加されるメモリストリングであって、前記メモリセルのそれぞれは、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリストリングを有する不揮発性半導体記憶装置の駆動方法であって、
前記メモリストリングの前記メモリセルの少なくともいずれかにデータを書き込む第５信号と前記書き込まれたデータをベリファイ読み出しする第６信号とを印加する前に、
前記第５信号と前記第６信号とが印加されるメモリセルの前記ゲート電極に、前記第５信号の電圧の絶対値よりも小さい絶対値の電圧と、前記メモリセルに含まれるいずれかのメモリセルに前記第５信号及び前記第６信号が印加される間の時間幅以上の時間幅と、を有する第７信号を印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその駆動方法に関し、電荷保持層を有するトランジスタ型メモリセルを用いた不揮発性半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型及びＮＯＲ型のフラッシュメモリにおいては、大容量化の要請に伴い、メモリセルトランジスタの微細化が必須となってきている。微細化とは、メモリセルトランジスタのチャネル方向および幅方向の縮小のことを指す。この微細化に伴って、メモリセルトランジスタのスイッチング動作の制御性を維持するために絶縁膜の薄膜化が必要となってきている。
【０００３】
ゲート絶縁膜の薄膜化は、一方でリーク電流を増大させ、これがメモリセルトランジスタにおいて深刻な問題となる。フラッシュメモリにおいては絶縁膜に挟まれた浮遊電極や電荷蓄積層への電荷注入によって書き込みが行われるが、リーク電流が増大すると書き込んだデータが失われる可能性が大きくなる。そこで大容量のフラッシュメモリにおいてはメモリセルトランジスタに適用する絶縁膜、特にブロック絶縁膜に高誘電率材料を用いる傾向が強い。高誘電率材料は、等価酸化膜厚を小さくし、かつリーク電流を減少させる効果をもっている。
【０００４】
しかし、高誘電率材料は内部に分極成分を有している。分極は一般に瞬時分極と遅延分極とに分類される。瞬時分極はその材料の誘電率を担うものである。一方、遅延分極とはその絶縁膜に電場が印加される間にゆるやかに緩和していく分極の成分を表すものである。
【０００５】
絶縁膜がこの遅延分極を有すると、この絶縁膜に電場を印加している時間によって、この絶縁膜の誘電率が経時的に変化する。誘電率の経時変化が発生すると、チャネルに印加される実効的な電場も経時変化することとなる。絶縁膜に電場を印加したときに、誘電率の経時変化が発生する現象を一般に誘電緩和と言う。
【０００６】
フラッシュメモリはチャネル電流が流れるか否かによってデータを識別するデバイスである。フラッシュメモリに例えばこのような高誘電率材料を適用し、この遅延分極が顕著である場合には、しきい値を読み出す最中にチャネル電流が経時的に時変化してしまい、データを識別することが困難となってしまう。  
この問題を解決する方法はいまだ開示されていない。
【０００７】
なお、メモリセルに書き込まれたデータを読み出す駆動方法の１つとしてプリチャージ法が提案されている（例えば、特許文献１参照）。  
また、メモリセルにデータを書き込む駆動方法として、ステップ電圧を用いる方法が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２８７８３１号公報
【特許文献２】特開２００５−２７６４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、誘電緩和に起因した特性変動があっても安定した読み出し動作が可能な不揮発性半導体記憶装置及びその駆動方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、複数のメモリセルを有し、前記複数のメモリセルのうちのいずれかのメモリセルに記憶されたデータを読み出す第１信号が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号が印加されるメモリストリングであって、前記メモリセルのそれぞれは、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリストリングと、前記メモリセルのそれぞれに接続された駆動部と、を備え、前記駆動部は、前記メモリストリングの前記メモリセルの少なくともいずれかに前記第１信号を印加して前記メモリセルに記憶されたデータを読み出す前に、前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極に、前記第２信号の電圧の絶対値よりも小さい絶対値の電圧と、前記メモリセルに含まれる全てのメモリセルに前記第１信号が印加される間の時間幅以上の時間幅と、を有する第３信号を印加することを特徴とする不揮発性半導体記憶装置が提供される。
【００１１】
本発明の他の一態様によれば、複数のメモリセルを有し、前記複数のメモリセルのうちのいずれかのメモリセルに記憶されたデータを読み出す第１信号が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号が印加されるメモリストリングであって、前記メモリセルのそれぞれは、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリストリングと、前記メモリセルのそれぞれに接続された駆動部と、を備え、前記駆動部は、前記メモリストリングの前記メモリセルの少なくともいずれかに前記第１信号を印加して前記メモリセルに記憶されたデータを読み出す前の第１期間において、前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極に第４信号を印加する、及び、前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極と前記半導体層との電位を同じにする、の少なくともいずれかを実施することを特徴とする不揮発性半導体記憶装置が提供される。
【００１２】
本発明の他の一態様によれば、複数のメモリセルを有し、前記複数のメモリセルのうちのいずれかのメモリセルに記憶されたデータを読み出す第１信号が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号が印加されるメモリストリングであって、前記メモリセルのそれぞれは、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリストリングと、前記メモリセルのそれぞれに接続された駆動部と、を備え、前記駆動部は、前記メモリストリングの前記メモリセルの少なくともいずれかにデータを書き込む第５信号と前記書き込まれたデータをベリファイ読み出しする第６信号とを印加する前に、前記第５信号と前記第６信号とが印加されるメモリセルの前記ゲート電極に、前記第５信号の電圧の絶対値よりも小さい絶対値の電圧と、前記メモリセルに含まれるいずれかのメモリセルに前記第５信号及び前記第６信号が印加される間の時間幅以上の時間幅と、を有する第７信号を印加することを特徴とする不揮発性半導体記憶装置が提供される。
【００１３】
本発明の他の一態様によれば、複数のメモリセルを有し、前記複数のメモリセルのうちのいずれかのメモリセルに記憶されたデータを読み出す第１信号が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号が印加されるメモリストリングであって、前記メモリセルのそれぞれは、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリストリングを有する不揮発性半導体記憶装置の駆動方法であって、前記メモリストリングの前記メモリセルの少なくともいずれかに前記第１信号を印加して前記メモリセルに記憶されたデータを読み出す前に、前記メモリストリングに含まれる全てのメモリセルの前記ゲート電極に、前記第２信号の電圧の絶対値よりも小さい絶対値の電圧と、前記メモリセルに含まれる全てのメモリセルに前記第１信号が印加される間の時間幅以上の時間幅と、を有する第３信号を印加することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
【００１４】
本発明の他の一態様によれば、  複数のメモリセルを有し、前記複数のメモリセルのうちのいずれかのメモリセルに記憶されたデータを読み出す第１信号が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号が印加されるメモリストリングであって、前記メモリセルのそれぞれは、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリストリングを有する不揮発性半導体記憶装置の駆動方法であって、前記メモリストリングの前記メモリセルの少なくともいずれかにデータを書き込む第５信号と前記書き込まれたデータをベリファイ読み出しする第６信号とを印加する前に、前記第５信号と前記第６信号とが印加されるメモリセルの前記ゲート電極に、前記第５信号の電圧の絶対値よりも小さい絶対値の電圧と、前記メモリセルに含まれるいずれかのメモリセルに前記第５信号及び前記第６信号が印加される間の時間幅以上の時間幅と、を有する第７信号を印加することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
【発明の効果】
【００１５】
本発明によれば、誘電緩和に起因した特性変動があっても安定した読み出し動作が可能な不揮発性半導体記憶装置及びその駆動方法が提供される。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリストリングの構造を例示する模式的断面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置における動作を例示する模式図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体記憶装置における動作を例示する別の模式図である。
【図７】比較例の不揮発性半導体記憶装置における動作を例示する模式図である。
【図８】比較例の不揮発性半導体記憶装置における動作を例示する別の模式図である。
【図９】本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性の評価実験に用いた波形を例示する模式図である。
【図１０】本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性の評価結果を例示する模式的グラフ図である。
【図１１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性の別の評価実験に用いた波形を例示する模式図である。
【図１２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性の評価結果を例示する別の模式的グラフ図である。
【図１３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。
【図１４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性の評価結果を例示する別の模式的グラフ図である。
【図１５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する別の模式図である。
【図１６】本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図１７】本発明の第２の実施形態に係る不揮発性半導体記憶装置の特性の評価結果を例示する模式的グラフ図である。
【図１８】本発明の第２の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。
【図１９】本発明の第４の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。
【図２０】本発明の第５の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１８】
本発明の各実施の形態に係る不揮発性半導体記憶装置及びその駆動方法を、Ｎチャネル型のトランジスタセルを例にして説明するが、本発明の実施の形態は、Ｎチャネル型に限らず、Ｐチャネル型にも適用可能である。その際、以下説明するソース領域及びドレイン領域、並びに半導体層の不純物を逆極性とし、半導体基板とゲート電極とに印加する電圧を交換することにより、以下の説明が適用可能である。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。  
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリストリングの構造を例示する模式的断面図である。  
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面である。  
まず、図２により、本実施形態に係る不揮発性半導体記憶装置における１つのメモリセルの構成の例を説明する。
【００２０】
図２（ａ）に表したように、本実施形態に係る不揮発性半導体記憶装置１０１においては、半導体層１が設けられる。半導体層１は、チャネル１ａと、チャネル１ａの両側に設けられたソース領域２ａ及びドレイン領域２ｂとを有する。なお、ソース領域２ａとドレイン領域２ｂとは互いに入れ替えが可能である。
【００２１】
そして、さらに、チャネル１ａの上に設けられた第１絶縁膜３Ａと、第１絶縁膜３Ａの上に設けられた電荷保持層３Ｂと、電荷保持層３Ｂの上に設けられた第２絶縁膜３Ｃと、第２絶縁膜３Ｃの上に設けられたゲート電極４と、が設けられる。
【００２２】
なお、チャネル１ａとソース領域２ａとドレイン領域２ｂとを含む半導体層１、第１絶縁膜３Ａ、電荷保持層３Ｂ、第２絶縁膜３Ｃ及びゲート電極４が、１つのメモリセルＭとなる。
【００２３】
そして、このメモリセルに接続された駆動部２０が設けられる。具体的には、駆動部２０は、半導体層１とゲート電極４とに接続され、半導体層１とゲート電極４との間に電位差を形成することができる。半導体層１の電位をバックバイアス電圧ＶＢとし、ゲート電極４の電位をゲート電圧ＶＧとする。以下では、バックバイアス電圧ＶＢを基準にしたときのゲート電圧をゲート電圧ＶＧとする。
【００２４】
不揮発性半導体記憶装置１０１においては、電荷保持層３Ｂの上下に第１及び第２絶縁膜３Ａ及び３Ｃが設けられているので、電荷保持層３Ｂとして、浮遊電極、電荷蓄積層及び浮遊ドット層などが適用できる。
【００２５】
電荷蓄積層は、注入された電荷を捕獲する機能がある絶縁膜である。電荷蓄積層は、例えば、離散トラップを有する。離散トラップは空間的に分布することができ、電荷蓄積層中に、または、電荷蓄積層の半導体層１の側（すなわち、第１絶縁膜３Ａの側）の界面付近に分布している。電荷蓄積層には、例えば窒化シリコン膜を用いることができ、また、離散トラップの密度が高い金属酸化膜などを用いることもできる。また、離散トラップを有する複数の材料を積層して電荷蓄積層を構成することも可能である。さらに、電荷蓄積層には、電荷蓄積層の中に離散トラップを有していない絶縁層を適用することもできる。また、電荷蓄積層は、捕獲した電荷を放出する機能を有する。
【００２６】
電荷蓄積層には、例えば、上記の窒化シリコンの他、酸窒化シリコン(ＳｉＯＮ)、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ)、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）など用いることができる。
【００２７】
また、電荷蓄積層として積層構造を用いる例としては、例えば、窒化シリコンを“Ｎ”、酸化アルミニウムを“Ａ”、ハフニアを主要元素に含む材料を“Ｈ”、ランタンを主要元素に含む材料を“Ｌ”、と表記すれば、ＮＡ、ＮＨ、ＮＬ、ＮＡＮ、ＮＨＮ、ＮＬＮ、ＮＨＡ、ＮＡＬ、ＡＨＬ（いずれも積層の順序は任意）、などさまざまな積層構造を電荷蓄積層に適用することができる。
【００２８】
一方、電荷保持層３Ｂが浮遊電極である場合には、電荷保持層３Ｂには導電性の材料が用いられる。
【００２９】
また、電荷保持層３Ｂとして、浮遊ドット層(ナノクリスタル層)を用いることができる。なお、浮遊ドット層とは、半導体や金属などの粒子（浮遊ドット）が絶縁体のマトリクス中に分散された構造を有する層である。その粒子のサイズは０．５ｎｍから４ｎｍである。浮遊ドット層は、１つのメモリセルＭの中に十分な数量の浮遊ドットを収納するために、浮遊ドットのサイズが小さいことが望ましく、そのサイズは０．５ｎｍから４ｎｍであることが望ましく、さらに、０．５ｎｍから２ｎｍであることがより好ましい。
【００３０】
浮遊電極及び浮遊ドットには、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＧａＡｓ、ＩｎＰ等の半導体材料、及びＴｉ、Ｔａ、Ａｕ、Ａｌ、Ｍｏ等の金属材料が適用可能できる。
【００３１】
なお、浮遊電極及び浮遊ドット層も、１層に限らず、例えば２層あるいは３層等の積層構造を有していても良い。
【００３２】
一方、第１絶縁膜３Ａは、半導体層１と電荷保持層３Ｂとを電気的に分離し、第２絶縁膜３Ｃは、ゲート電極４と電荷保持層３Ｂとを電気的に分離する。すなわち、第１絶縁膜３Ａ及び第２絶縁膜３Ｃは、電荷保持時に電荷保持層３Ｂ中の電荷を電荷保持層３Ｂ中に閉じ込める機能を有する。
【００３３】
第１絶縁膜３Ａ及び第２絶縁膜３Ｃは、第１絶縁膜３Ａ及び第２絶縁膜３Ｃにおける電荷保持層３Ｂに対する電位障壁が高いほど、電荷保持層３Ｂに電荷を閉じ込める効果が大きい。
【００３４】
この第１絶縁膜３Ａ及び第２絶縁膜３Ｃの少なくともいずれかに高誘電率材料を適用することが可能である。
【００３５】
例えば、第１絶縁膜３Ａ及び第２絶縁膜３Ｃには、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、及び、ランタン・アルミネート（ＬａＡｌＯ３）などを用いることができる。これらの材料は、特に比誘電率が高い材料であり、高誘電率材料とされる。高誘電率材料は、例えば比誘電率が７以上の材料である。
【００３６】
なお、第１絶縁膜３Ａ及び第２絶縁膜３Ｃには、上記の材料からなる積層膜を用いることができる。
【００３７】
また、第１絶縁膜３Ａ及び第２絶縁膜３Ｃには、酸化シリコン（ＳｉＯ２）や酸窒化シリコン（ＳｉＯＮ）も用いることができる。ただし、これらの材料の比誘電率は、上記の高誘電率材料に比べて低く、誘電緩和現象が比較的小さい。このため、本実施形態に係る不揮発性半導体記憶装置及びその駆動方法による効果は、上記の高誘電率材料を用いた場合に比べて相対的に小さい。従って、以下に説明する本実施形態に係る不揮発性半導体記憶装置及び駆動方法は、上記の高誘電率材料を第１絶縁膜３Ａ及び第２絶縁膜３Ｃの少なくともいずれかに用いた不揮発性半導体記憶装置及び駆動方法に好適に適用される。
【００３８】
また、図２（ｂ）に表したように、本実施形態に係る別の不揮発性半導体記憶装置１０２は、不揮発性半導体記憶装置１０１に対して、電荷保持層３Ｂとゲート電極４との間の第２絶縁膜３Ｃが省略された構造を有している。
【００３９】
不揮発性半導体記憶装置１０２においては、第２絶縁膜３Ｃが省略されているので、電荷保持層３Ｂとしては導電性の浮遊電極は用いられず、電荷保持層３Ｂには電荷蓄積層が好適に用いられる。
【００４０】
なお、不揮発性半導体記憶装置１０１及び１０２において、半導体層１におけるチャネル１ａの両側のソース領域２ａ及びドレイン領域２ｂは、例えば、半導体層１の型と逆の型の不純物を、ゲート電極４をマスクとして、半導体層１に選択的にイオン注入することにより、形成することができる。
【００４１】
ただし、ソース領域２ａ及びドレイン領域２ｂの少なくともいずれかは、半導体層１とゲート電極４との容量結合によって自発的に形成されたチャネル（例えば、Chang-Hyun Lee, et al, VLSI Tech. Dig., pp. 118-119. 2008、や、Hang-Ting Lue, et al, VLSI Tech. Dig., pp. 140-141. 2008）に対して形成される場合も含めることができ、この場合も、不揮発性半導体記憶装置１０１及び１０２は、ソース領域２ａ及びドレイン領域２ｂを有するものとする。
【００４２】
以上のように、本実施形態に係る不揮発性半導体記憶装置１０１及び１０２は、電荷保持層３Ｂを有するトランジスタ型メモリセルを有する。
【００４３】
以下では、本発明の第１の実施形態に関して、不揮発性半導体記憶装置１０１を例にして説明するが、不揮発性半導体記憶装置１０２においても同様の動作が行われ、同様の効果が得られる。
【００４４】
そして、不揮発性半導体記憶装置１０１が、電荷保持層３Ｂとして電荷蓄積層を用いたＮチャネル型のメモリセルの例であるとして説明する。  
不揮発性半導体記憶装置１０１がＮチャネル型のメモリセルＭを有する場合、半導体層１の形態は、Ｐ型ウェルやＰ型半導体層あるいはＰ型のポリシリコン層などを含む。これらの層には、シリコンバルク基板や（ＳＯＩ：Silicon On Insulator層）などを用いることができる。
【００４５】
不揮発性半導体記憶装置１０１においては、上記のメモリセルＭが複数設けられる。例えば、メモリセルＭが行方向と列方向にマトリクス状に配列されたメモリセルアレイが設けられる。例えば行方向に延在するＮＡＮＤ型のメモリストリングが、列方向に複数配列して、メモリセルアレイが構成される。
【００４６】
図３は、一例としてＮＡＮＤ型のメモリストリングの行方向の構造を例示している。  
図３に表したように、半導体層１の上に、複数のメモリセルＭが配列され、メモリストリングＭＳが設けられる。
【００４７】
ここで、行方向におけるメモリセルＭの個数をｎとする。ここでｎは２以上の整数である。そして、ｎ番目のメモリセルＭをＭｎとする。すなわち、行方向にｎ個のメモリセルＭ１〜Ｍｎが設けられる。そして、メモリセルＭ１〜Ｍｎは、半導体層１において繋がれている。
【００４８】
ここで、半導体層１の主面に垂直な方向、すなわち、第１絶縁膜３Ａ、電荷保持層３Ｂ、第２絶縁膜３Ｃ及びゲート電極４の積層方向をＺ軸方向とする。そして、メモリセルＭ１〜Ｍｎの配列方向をＸ軸方向とする。そして、Ｚ軸方向とＸ軸方向とに垂直な方向をＹ軸方向とする。すなわち、本具体例では、Ｘ軸方向が行方向であり、Ｙ軸方向が列方向である。
【００４９】
ここで、メモリセルＭ１〜Ｍｎのそれぞれは、既に説明した不揮発性半導体記憶装置１０１における１つのメモリセルＭの構成を有する。ただし、不揮発性半導体記憶装置１０２の構成としても良い。
【００５０】
メモリセルＭ１〜Ｍｎのそれぞれの上及びそれぞれの間には、層間絶縁膜５が設けられ、メモリセルＭ１〜Ｍｎのそれぞれは互いに電気的に分離される。層間絶縁膜５には、例えば二酸化シリコンを用いることができる。
【００５１】
図３では図示しないが、Ｘ軸方向に延在するメモリストリングＭＳは、Ｙ軸方向に互いに平行に複数設けられ、メモリセルアレイとなる。
【００５２】
なお、メモリセルＭ１〜Ｍｎのゲート電極４は、ワード線ＷＬ１〜ＷＬｎとなる。このワード線ＷＬ１〜ＷＬｎによって、複数のメモリストリングＭＳのそれぞれのメモリセルＭ１〜Ｍｎは、Ｙ軸方向に並んだ別のメモリストリングＭＳのメモリセルＭ１〜Ｍｎと相互に接続される。
【００５３】
そして、メモリストリングＭＳの両方の端にセレクトトランジスタＳ１及びＳ２が設けられる。セレクトトランジスタＳ１及びＳ２には、例えばＭＯＳＦＥＴが用いられる。これらセレクトトランジスタＳ１及びＳ２のゲート電極は、それぞれセレクトゲートＳＧ１及びＳＧ２に対応する。
【００５４】
セレクトトランジスタＳ１に近接しているソース領域２ａ及びドレイン領域２ｂのいずれかには、ビット線コンタクトＢＣ１を介してビット線ＢＬ１が接続される。同様に、セレクトトランジスタＳ２に近接しているソース領域２ａ及びドレイン領域２ｂのいずれかには、ビット線コンタクトＢＣ２を介してビット線ＢＬ２が接続される。なお、ビット線コンタクトＢＣ１及びビット線ＢＬ１は、煩雑さを避けるために図示しない。
【００５５】
そして、セレクトトランジスタＳ１及びＳ２がオン状態のときには、ビット線ＢＬ１、メモリストリングＭＳ及びビット線ＢＬ２が電気的に接続され、ワード線ＷＬ１〜ＷＬｎに電圧を順次印加して、例えば、メモリセルＭ１〜Ｍｎにデータを書き込み、または、データを消去し、また、書き込まれたデータを読み出す。
【００５６】
例えば、データを読み出す際には、メモリストリングＭＳの１つのメモリセルＭｉ（ｉは１以上、ｎ未満の整数）の状態は、メモリストリングＭＳのうちのメモリセルＭ１〜Ｍ（ｉ−１）、または、メモリセルＭ（ｉ＋１）〜Ｍｎを経由して、ビット線ＢＬ１またはビット線ＢＬ２に伝送される。なお、メモリセルＭｎの状態は、メモリセルＭ１〜Ｍ（ｉ＋１）に電圧を印加して、ビット線ＢＬ１またはビット線ＢＬ２に伝送される。
【００５７】
このため、メモリセルＭ１〜Ｍ（ｉ−１）、及び、メモリセルＭ（ｉ＋１）〜Ｍｎのそれぞれには、データを伝送するための電圧が、ゲート電極４である、ワード線ＷＬ１〜ＷＬ（ｉ−１）及びワード線ＷＬ（ｉ＋１）〜ＷＬｎに印加される。
【００５８】
図４は、不揮発性半導体記憶装置１０１の全体構成を例示している。  
図４に表したように、不揮発性半導体記憶装置１０１においては、メモリセルアレイ１１（複数のメモリストリング）と、駆動部２０と、を有する。
【００５９】
メモリセルアレイ１１においては、既に説明したように、例えば行方向に並んだメモリセルＭを有する上記のメモリストリングＭＳが、列方向に配列されている。
【００６０】
駆動部２０は、電圧制御回路１２、電圧発生回路１３及び読み出し回路１４を含み、メモリセルアレイ１１の動作を制御する周辺回路となる。
【００６１】
このような構成を有する不揮発性半導体記憶装置１０１において、メモリストリングＭＳのメモリセルＭに記憶されたデータを読み出す際に、以下のような動作が行われる。
【００６２】
図１は、不揮発性半導体記憶装置１０１における読み出し時の動作を例示している。  
同図の横軸は時間ｔであり、縦軸はゲート電圧ＶＧである。なお、本具体例では、ｉが５の場合、すなわちメモリストリングＭＳのうちの５番目のメモリセルＭ５のゲート電圧ＶＧを例示している。
【００６３】
図１に表したように、複数のメモリセルＭを有するメモリストリングＭＳにおいては、複数のメモリセルＭのうちのメモリセルＭ５に、あるタイミング（第１タイミング）でメモリセルＭ５に記憶されたデータを読み出す読み出しパルスＰｒ（第１信号）が印加される。そして、第１タイミングとは異なる第２タイミングでは、メモリセルＭ５には、データを伝送する伝送パルスＰｓ（第２信号）が印加される。
【００６４】
そして、この図には示さないが、第１タイミングにおいては、メモリセルＭ５を除くメモリセル、すなわち、メモリセルＭ１〜Ｍ４、及び、メモリセルＭ６〜Ｍｎには、伝送パルスＰｓが印加される。そして、第２タイミングにおいては、メモリセルＭ５以外のメモリセルＭ１〜Ｍ４、及びＭ６〜Ｍｎに順次読み出しパルスＰｒが印加される。
【００６５】
すなわち、第１タイミングは、着目しているメモリセルＭ５に読み出しパルスＰｒが印加されるタイミングであり、第２タイミングは、メモリセルＭ１〜Ｍ４、及び、メモリセルＭ６〜Ｍｎに対して読み出しパルスＰｒが印加されるタイミングである。
【００６６】
伝送パルスＰｓは、メモリセルＭ５以外のメモリセルＭ１〜Ｍ４、及び、メモリセルＭ６〜Ｍｎのデータをメモリストリングに沿って伝送するものであり、伝送パルスＰｓの数は、１つの各メモリセルＭの読み出しに際し、（ｎ−１）個である。
【００６７】
ここで、読み出しパルスＰｒの電圧は電圧Ｖｒであり、読み出しパルスＰｒの幅は時間幅Ｔ１１であり、読み出しパルスＰｒの印加直後から次の伝送パルスＰｓが入るまでの周期（時間）Ｔ１２を有する。  
一方、伝送パルスＰｓの電圧は電圧Ｖｓであり、伝送パルスＰｓの幅は時間幅Ｔ２１であり、１つの伝送パルスＰｓの印加直後から次の伝送パルスＰｓが入るまでの周期（時間）Ｔ２２を有する。
【００６８】
そして、一般に、読み出しパルスＰｒの電圧Ｖｒは、伝送パルスＰｓの電圧Ｖｓよりも低く設定される。
【００６９】
このように、メモリセルＭのそれぞれには、それ自身の読み出しパルスＰｒの他に、（ｎ−１）個の伝送パルスＰｓが印加される。なお、読み出しパルスＰｒと（ｎ−１）個の伝送パルスＰｓとを合わせて、「読み出しパルス群Ｐｒａ」と言うことにする。  
なお、メモリストリングＭＳに含まれる全てのメモリセルＭに読み出しパルスＰｒが印加される間の時間幅Ｔｒは、上記の読み出しパルス群Ｐｒａの印加時間と同じである。
【００７０】
このように、不揮発性半導体記憶装置１０１のメモリストリングＭＳにおいては、複数のメモリセルＭのうちのメモリセルＭｉに記憶されたデータを読み出す読み出し電圧Ｐｒが印加されるとき（第１タイミング）に、メモリセルＭｉを除くメモリセル、すなわち、メモリセルＭ１〜Ｍ（ｉ−１）、及び、メモリセルＭ（ｉ＋１）〜Ｍｎに、前記データを伝送する伝送パルスＰｓが印加される。
【００７１】
すなわち、メモリストリングＭＳのデータを読み出しの際、メモリストリングに含まれるメモリセルＭのそれぞれには、自己のデータを詠み出すタイミング（読み出しパルスＰｒが印加されるタイミング）以外に、伝送パルスＰｓが印加される。
【００７２】
そして、図１に表したように、不揮発性半導体記憶装置１０１においては、読み出しパルス群Ｐｒａが印加される前に、メモリストリングＭＳに含まれるメモリセルＭ１〜Ｍｎの全てに同時に第１事前パルスＰｐ１（第３信号）が印加される。
【００７３】
なお、本具体例では、第１事前パルスＰｐ１は、メモリセルＭ１〜Ｍｎに同時に印加されるが、読み出しパルス群Ｐｒａが印加される前に、第１事前パルスＰｐ１がメモリセルＭ１〜Ｍｎに印加されれば、その印加のタイミングは、メモリセルＭ１〜Ｍｎによって多少ずれても良い。また、第１事前パルスＰｐ１の印加時間及びその電圧は、メモリセルＭ１〜Ｍｎによって多少異なっていても良い。すなわち、第１事前パルスＰｐ１の印加によってメモリセルＭ１〜Ｍｎにおける読み出しのタイミングの前の履歴の差異が縮小されれば良く、第１事前パルスＰｐ１の印加のタイミング、時間幅、電圧値はメモリセルＭ１〜Ｍｎによって異なっていても良い。  
以下では、第１事前パルスＰｐ１がメモリセルＭ１〜Ｍｎに同時に印加され、メモリセルＭ１〜Ｍｎにおいて、第１事前パルスＰｐ１の印加時間及び電圧が同じ場合として説明する。
【００７４】
この第１事前パルスＰｐ１の電圧は電圧Ｖｐ１であり、第１事前パルスＰｐ１の幅は時間幅Ｔ３である。なお、本具体例では、第１事前パルスＰｐ１と読み出しパルス群Ｐｒａとの間には休止期間Ｔ０１が設けられているが、休止期間Ｔ０１が設けられず、第１事前パルスＰｐ１の電圧Ｖｐ１から、伝送パルスＰｓの電圧Ｖｓまたは読み出しパルスＰｒの電圧Ｖｒに直接変化しても良い。
【００７５】
第１事前パルスＰｐ１の電圧Ｖｐ１は、伝送パルスＰｓの電圧Ｖｓよりも低い。すなわち、第１事前パルスＰｐ１の電圧Ｖｐ１の絶対値は、伝送パルスＰｓの電圧Ｖｓの絶対値よりも小さい。  
なお、第１事前パルスＰｐ１の電圧Ｖｐ１と、読み出しパルスＰｒの電圧Ｖｒと、の関係は任意である。
【００７６】
そして、このような第１事前パルスＰｐ１を全てのメモリセルＭ１〜Ｍｎに印加した後に、読み出しパルス群Ｐｒａを印加する。
【００７７】
このように、不揮発性半導体記憶装置１０１においては、メモリストリングＭＳに含まれる全てのメモリセルＭのゲート電極４に、伝送パルスＰｓの電圧Ｖｓの絶対値よりも小さい絶対値の電圧Ｖｐ１を有する第１事前パルスＰｐ１を同時に印加した後に、メモリストリングＭＳに含まれるメモリセルＭ１〜Ｍｎに読み出しパルスＰｒを順次印加してメモリセルＭ１〜Ｍｎに記憶されたデータを順次読み出す。  
これにより、以下に説明するように、安定した読み出し動作が可能となる。
【００７８】
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置における動作を例示する模式図である。  
図６は、本発明の第１の実施形態に係る不揮発性半導体記憶装置における動作を例示する別の模式図である。  
これらの図においては、説明を簡単にするために、メモリストリングＭＳにおけるメモリセルＭの数が１４個の場合として説明する。すなわち、メモリストリングＭＳは、メモリセルＭ１〜Ｍ１４を有する。
【００７９】
そして、図５（ａ）及び図６（ａ）はメモリセルＭ１に印加されるゲート電圧ＶＧを例示しており、図５（ｂ）及び図６（ｂ）はメモリセルＭｉに印加されるゲート電圧ＶＧを例示しており、図５（ｃ）及び図６（ｃ）はメモリセルＭ１４に印加されるゲート電圧ＶＧを例示している。なお、本具体例では、ｉ＝８とされる。  
そして、図６（ａ）〜（ｃ）は、それぞれ図５（ａ）〜（ｃ）を簡略化した図である。
【００８０】
図５（ａ）に表したように、１番目のメモリセルＭ１においては、最初に第１事前パルスＰｐ１が印加された後に、読み出しパルスＰｒが印加されてメモリセルＭ１のデータが読み出され、その後、その他のメモリセルＭ２〜Ｍ１４の読み出しのために１３個の伝送パルスＰｓが印加される。
【００８１】
そして、図５（ｂ）に表したように、８番目のメモリセルＭ８においては、最初に第１事前パルスＰｐ１が印加された後に、メモリセルＭ１〜Ｍ７の読み出しのために７個の伝送パルスＰｓが印加された後に、読み出しパルスＰｒが印加されてメモリセルＭ８のデータが読み出され、その後、その他のメモリセルＭ９〜Ｍ１４の読み出しのために６個の伝送パルスＰｓが印加される。
【００８２】
そして、図５（ｃ）に表したように、１４番目のメモリセルＭ１４においては、最初に第１事前パルスＰｐ１が印加された後に、メモリセルＭ１〜Ｍ１３の読み出しのために１３個の伝送パルスＰｓが印加された後に、読み出しパルスＰｒが印加されてメモリセルＭ１４のデータが読み出される。
【００８３】
上記のように、メモリセルＭＳがストリング構造を有しているために、メモリセルＭ１、Ｍ８及びＭ１４においては、読み出しパルスＰｒが印加される前の履歴が異なっている。
【００８４】
ここで、着目するメモリセルＭｉにおいて、メモリセルＭ１〜Ｍ（ｉ−１）の読み出しのための伝送パルスＰｓの印加の時間（周期）は、Ｔ２２×（ｉ−１）となる。そして、メモリセルＭ１〜Ｍ（ｉ−１）の読み出しのための伝送パルスＰｓの間に印加される平均的な電圧を平均電圧Ｖａｖｅとする。
【００８５】
すなわち、メモリセルＭ１〜Ｍ（ｉ−１）のための読み出しの期間の間には、メモリセルＭｉには、電圧が平均電圧Ｖａｖｅで印加時間がＴ２２×（ｉ−１）の平均化パルスＰａｉが印加されているとみなすことができる。
【００８６】
ここで、各メモリセルＭの読み出しにおいては、読み出しのタイミングよりも前の履歴がメモリ状態に変動を与える可能性がある。一方、一旦読み出しが行われた後にメモリ状態に変動があっても読み出しが行われた後なので、ここでは着目しない。すなわち、各メモリセルＭにおいて読み出しパルスＰｒが印加される前に印加される電圧について着目する。
【００８７】
図６（ａ）に表したように、メモリセルＭ１においては、読み出しパルスＰｒが印加される前には、第１事前パルスＰｐ１が印加される。
【００８８】
そして、図６（ｂ）に表したように、メモリセルＭ８においては、読み出しパルスＰｒが印加される前には、第１事前パルスＰｐ１と、平均化パルスＰａ８と、が印加される。ここで、平均化パルスＰａ８の電圧は平均電圧Ｖａｖｅであり、時間幅はＴ２２×７である。
【００８９】
そして、図６（ｃ）に表したように、メモリセルＭ１４においては、読み出しパルスＰｒが印加される前には、第１事前パルスＰｐ１と、平均化パルスＰａ１４と、が印加される。平均化パルスＰ１３の電圧は平均電圧Ｖａｖｅであり、時間幅はＴ２２×１３である。
【００９０】
本実施形態に係る不揮発性半導体記憶装置１０１においては、第１事前パルスＰｐ１を用いることで、各メモリセルＭ１〜Ｍｎにおける読み出しパルスＰｒの印加の前の履歴の差異の相対的な比率を小さくすることができる。
【００９１】
（比較例）
図７は、比較例の不揮発性半導体記憶装置における動作を例示する模式図である。  
図８は、比較例の不揮発性半導体記憶装置における動作を例示する別の模式図である。  比較例の不揮発性半導体記憶装置の各メモリセルＭの構成は、本実施形態に係る不揮発性半導体記憶装置１０１のメモリセルＭの構成と同様である。ただし、図７及び図８に例示したように、駆動部２０の動作が異なり、第１事前パルスＰｐ１が印加されない。なお、これらの図も、メモリストリングＭＳにおけるメモリセルＭの数が１４の場合を例示している。
【００９２】
図７（ａ）に表したように、メモリセルＭ１においては、読み出しパルスＰｒが印加され、その後、１３個の伝送パルスＰｓが印加される。そして、図７（ｂ）に表したように、メモリセルＭ８においては、７個の伝送パルスＰｓが印加された後に、読み出しパルスＰｒが印加され、その後、６個の伝送パルスＰｓが印加される。そして、図７（ｃ）に表したように、メモリセルＭ１４においては、１３個の伝送パルスＰｓが印加された後に、読み出しパルスＰｒが印加される。
【００９３】
すなわち、図８（ａ）に表したように、メモリセルＭ１においては、読み出しパルスＰｒが印加される前には、他の電圧は印加されない。そして、図８（ｂ）に表したように、メモリセルＭ８においては、読み出しパルスＰｒが印加される前には、平均化パルスＰａ８（平均電圧Ｖａｖｅで時間幅がＴ２２×７）が印加される。そして、図８（ｃ）に表したように、メモリセルＭ１４においては、読み出しパルスＰｒが印加される前には、平均化パルスＰａ１４（平均電圧Ｖａｖｅで時間幅がＴ２２×１３）が印加される。
【００９４】
このように、比較例の不揮発性半導体記憶装置においては、各メモリセルＭ１〜Ｍｎにおける読み出しパルスＰｒの印加の前の履歴の差異の比率が非常に大きい。すなわち、メモリセルＭ１における電圧が印加されない状態から、メモリセルＭ１４における平均化パルスＰａ１４まで変化する。例えばメモリセルＭ２を基準にした場合においても、読み出しパルスＰｒの印加の前に印加される平均化パルスＰａｉの印加時間は、Ｔ２２×１〜Ｔ２２×１３まで変化し、その比率は１３倍、すなわち、（ｎ−１）倍である。
【００９５】
これに対し、既に説明したように、本実施形態に係る不揮発性半導体記憶装置１０１においては、メモリセルＭ１〜Ｍｎの全てに同時に第１事前パルスＰｐ１を印加し、その後に、読み出しパルスＰｒを順序印加する。このため、メモリセルＭ１〜Ｍ１４における読み出しパルスＰｒの印加の前に印加される電圧は、メモリセルＭ１における第１事前パルスＰｐ１から、メモリセルＭ１４における第１事前パルスＰｐ１及び平均化パルスＰａ１４の合計までの変化であり、その比率は比較例に比べると小さい。
【００９６】
特に、第１事前パルスＰｐ１の印加時間を長くすると、メモリセルＭ１〜Ｍｎにおける読み出しよりも前の履歴の比率が小さくできる。
【００９７】
このように、本実施形態に係る不揮発性半導体記憶装置１０１においては、第１事前パルスＰｐ１を用いることで、各メモリセルＭ１〜Ｍｎにおける読み出しパルスＰｒの印加の前の履歴の差異を縮小することができ、これにより、安定した読み出し動作が可能となる。
【００９８】
（実験１）
以下、不揮発性半導体記憶装置において、読み出しパルスＰｒが印加される前の電圧印加履歴が読み出されたデータに与える影響について調べた実験結果について説明する。
【００９９】
この実験では、図２（ａ）に例示した構成を有するメモリセルＭを用いた。メモリセルＭにおいて、半導体層１にはＳｉが用いられ、第１絶縁膜３Ａには、厚さ４ｎｍ（ナノメートル）のＳｉＯ２が用いられ、電荷保持層３Ｂには厚さ５ｎｍのＳｉＮが用いられ、第２絶縁膜３Ｃには厚さ１５ｎｍのＡｌＯが用いられ、ゲート電極４にはＴａＮが用いられている。このように、メモリセルＭは、高誘電率絶縁材料を有する電荷捕獲型のトランジスタである。このトランジスタのチャネル長は０．４μｍ（マイクロメートル）であり、チャネル幅は６μｍである。
【０１００】
図９は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性の評価実験に用いた波形を例示する模式図である。  
図９に表したように、本実験では、簡単のために読み出しパルスＰｒ及び伝送パルスＰｓを区別せず、それらに相当する実験パルスＰｅｘを用いた。すなわち、実験パルスＰｅｘの電圧Ｖｅｘは、電圧Ｖｓまたは電圧Ｖｒに相当するものであるが、読み出しパルスＰｒと伝送パルスＰｓとを区別しないので一定の電圧である。そして、電圧Ｖｅｘは６Ｖとした。そして、実験パルスＰｅｘの時間幅Ｔｅｘ１は、読み出しパルスＰｒの時間幅Ｔ１１及び伝送パルスＰｓの時間幅Ｔ２１に相当するものであり、１５μｓ（マイクロ秒）とした。そして、実験パルスＰｅｘの周期（時間）Ｔｅｘ２は、読み出しパルスＰｒの周期（時間）Ｔ１２及び伝送パルスＰｓの周期（時間）Ｔ２２に相当するものであり、３０μｓとした。
【０１０１】
そして、第１事前パルスＰｐ１の時間幅Ｔ３を１０ｍｓ（ミリ秒）の一定として、第１事前パルスＰｐ１の電圧Ｖｐ１を変えて、メモリセルＭの特性を評価した。
【０１０２】
この際、メモリストリングＭＳにおけるメモリセルＭの数ｎが３２の場合を想定した。従って、読み出しパルスＰｒと３１個の伝送パルスＰｓとの合計、すなわち、読み出しパルス群Ｐｒａに相当して３２個の実験パルスＰｅｘが印加される。３２個の実験パルスＰｅｘの印加の時間は９６０μｓである。なお、第１事前パルスＰｐ１の時間幅Ｔ３は、読み出しパルスＰｒと３１個の伝送パルスＰｓとの合計の印加の時間の約１０倍である。
【０１０３】
そして、本実験では、３２個のメモリセルＭが配列したメモリストリングを実際に作製し、それの評価を行うのではなく、１つのメモリセルＭにおいて、評価に用いる波形を変えることにより、任意の順番のメモリセルにおける電圧印加の状態を再現し、これにより、任意の順番のメモリセルの特性を評価した。
【０１０４】
そして、異なる順番のメモリセルに対応させたチャネル電流の差（チャネル電流変動ΔＩｃｈ）を評価した。
【０１０５】
すなわち、メモリストリングＭＳにおける最初の５つ（ｉ＝１〜５）のメモリセルに対応するものとして、ｉ＝１〜５の実験パルスＰｅｘ１〜Ｐｅｘ５において読み出されたメモリセルＭのチャネル電流の間の差をチャネル電流変動ΔＩｃｈ１とした。そして、最後の５つ（ｉ＝２８〜３２）のメモリセルに対応するものとして、ｉ＝２８〜３２の実験パルスＰｅｘ２８〜Ｐｅｘ３２において読み出されたメモリセルＭのチャネル電流の間の差をチャネル電流変動ΔＩｃｈ２とした。
【０１０６】
図１０は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性の評価結果を例示する模式的グラフ図である。  
同図の横軸は、第１事前パルスＰｐ１の電圧Ｖｐ１であり、縦軸はチャネル電流変動ΔＩｃｈ１及びΔＩｃｈ２を表す。  
図１０に表したように、第１事前パルスＰｐ１の電圧Ｖｐ１の変化につれて、チャネル電流変動ΔＩｃｈ１及びΔＩｃｈａ２は変化する。なお、電圧Ｖｐ１が０Ｖの時は、第１事前パルスＰｐ１が印加されない状態であり、例えば、図７及び図８に例示した比較例の場合に相当する。
【０１０７】
そして、電圧Ｖｐ１が０ＶにおいてΔＩｃｈ１及びΔＩｃｈ２が約１．８×１０−７Ａである。このことは、図６及び図７に例示した比較例の場合には、ｉ＝１〜５の実験パルスＰｅｘ１〜Ｐｅｘ５の印加の最中、及び、ｉ＝２８〜３２の実験パルスＰｅｘ２８〜Ｐｅｘ３２の印加の最中、において、チャネル電流がこの値だけ増大することを意味している。このチャネル電流の増大は、主に第２絶縁膜３Ｃに用いられた高誘電材料における誘電緩和現象に起因すると考えられる。
【０１０８】
フラッシュメモリにおいてはチャネル電流の検出によってデータを識別しているので、このようなチャネル電流の変動によって、誤ったデータが読み出されてしまう可能性があり実用的に問題となる。
【０１０９】
このとき、本実施形態に係る不揮発性半導体記憶装置１０１においては、第１事前パルスＰｐ１を印加し、その電圧Ｖｐ１を２Ｖ〜４Ｖ程度、より具体的には例えば３．１Ｖに設定する。この時、図１０に表したように、チャネル電流変動ΔＩｃｈ１及びΔＩｃｈａ２は実質的に零となる。
【０１１０】
すなわち、第１絶縁膜３Ａ及び第２絶縁膜３Ｃの少なくともいずれかにおいて、読み出しパルス群ＰｒａがメモリセルＭに印加されている間に生じる誘電分極を、第１事前パルスＰｐ１を印加することによって予め生じさせる効果があり、これにより、安定した動作が可能となる。
【０１１１】
このように、本実施形態に係る不揮発性半導体記憶装置１０１によれば、高誘電材料による誘電緩和に起因した特性変動があっても、第１事前パルスＰｐ１を用いることでその特性を可及的に平均化して、これにより、安定した読み出し動作が可能となる。
【０１１２】
図９及び図１０によって説明した実験においては、第１事前パルスＰｐ１の時間幅Ｔ３が、読み出しパルスＰｒと伝送パルスＰｓとの合計の印加の時間の約１０倍と比較的長い場合における特性が評価されたが、以下に説明するように、第１事前パルスＰｐ１の時間幅Ｔ３は、もっと短くても良い。
【０１１３】
（実験２）
図１１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性の別の評価実験に用いた波形を例示する模式図である。  
図１１に表したように、別の評価実験においては、第１事前パルスＰｐ１は２つのパルス、すなわち、第１サブ事前パルスＰｐｓ１及び第２サブ事前パルスＰｐｓ２を含む。第２サブ事前パルスＰｐｓ２は、第１サブ事前パルスＰｐｓ１と実験パルスＰｅｘとの間に印加される。
【０１１４】
第１サブ事前パルスＰｐｓ１は電圧Ｖｐｓ１を有し、時間幅Ｔ３１を有する。第２サブ事前パルスＰｐｓ２は電圧Ｖｐｓ２を有し、時間幅Ｔ３２を有する。
【０１１５】
本実験では、実験パルスＰｅｘの直前に印加される第２サブ事前パルスＰｐｓ２を固定し、第１サブ事前パルスＰｐｓ１を変えて特性を評価した。すなわち、第２サブ事前パルスＰｐｓ２の電圧Ｖｐｓ２は３Ｖであり、時間幅Ｔ３２は１ｍｓとした。なお、この電圧Ｖｐｓ２の値（３Ｖ）は、図１０で説明した実験結果に基づいて設定されたものである。
【０１１６】
そして、第１サブ事前パルスＰｐｓ１の時間幅Ｔ３２は９ｍｓとし、電圧Ｖｐｓ１を変えて、チャネル電流変動ΔＩｃｈ１及びΔＩｃｈａ２を評価した。なお、実験パルスＰｅｘ及び評価したメモリセルＭの構成は実験１と同様である。
【０１１７】
図１２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性の評価結果を例示する別の模式的グラフ図である。  
同図の横軸は、第１サブ事前パルスＰｐｓ１の電圧Ｖｐｓ１であり、縦軸はチャネル電流変動ΔＩｃｈ１及びΔＩｃｈ２を表す。  
図１２に表したように、第１サブ事前パルスＰｐｓ１の電圧Ｖｐｓ１が変化しても、チャネル電流変動ΔＩｃｈ１及びΔＩｃｈ２は、ほぼ一定であり、ほぼ零である。すなわち、実験パルスＰｅｘの直前に、電圧Ｖｐｓ２が３Ｖで時間幅Ｔ３２が１ｍｓの第２サブ事前パルスＰｐｓ２を印加することで、チャネル電流変動ΔＩｃｈ１及びΔＩｃｈ２はほぼ零となる。
【０１１８】
このことから、第１事前パルスＰｐ１の時間幅Ｔ３は、１ｍｓ程度以上、すなわち、読み出しパルスＰｒと伝送パルスＰｓの合計の印加の時間の程度以上であれば良いことが分かる。すなわち、第１事前パルスＰｐ１の時間幅Ｔ３は、メモリセルＭＳに含まれる全てのメモリセルＭに読み出しパルスＰｒが印加される間の時間幅Ｔｒ以上であることが望ましい。
【０１１９】
本実験においては、ｎ個のメモリセルＭが配列したメモリストリングの代わりに、１つのメモリセルＭにおいて印加する波形を変えて特性を評価した。例えば図９に例示した実験パルスＰｅｘ（読み出しパルス群Ｐｒａ）において、最初のパルス（実験パルスＰｅｘ１）がメモリストリングＭＳにおいて最初に読み出すメモリセルＭ１の読み出しパルスに対応しており、最後のパルス（実験パルスＰｅｘ３２）がメモリストリングＭＳにおいて最後に読み出されるメモリセルＭ３２の読み出しパルスに対応する。
【０１２０】
この時、全てのメモリセルＭ１〜Ｍｎは同様の読み出しパルス群Ｐｒａにさらされるので、どれか１つのメモリセルにおいて安定に動作が行われれば、全てのメモリセルＭ１〜Ｍｎにおいて、同様に安定して動作すると推定できる。すなわち、１つのメモリセルＭｉが時間的に安定なチャネル電流を出力するならば、同一のメモリストリングＭＳに含まれる全てメモリセルＭ１〜Ｍｎも時間的に安定である。
【０１２１】
第１事前パルスＰｐ１の電圧Ｖｐ１は、図１０及び図１２で説明した実験結果では、約３Ｖが適正であった。すなわち、第１事前パルスＰｐ１の電圧Ｖｐ１は、メモリセルの読み出しのための伝送パルスＰｓの平均電圧Ｖａｖｅと実質的に同じ電圧とすることが好適であった。
【０１２２】
ただし、第１事前パルスＰｐ１の電圧Ｖｐ１は、不揮発性半導体記憶装置１００に設けメモリセルが有する緩和の程度、及び同一のしきい値レベルに属するメモリセル間に許容される緩和起因のしきい値のばらつきに基づいて設定することができる。
【０１２３】
例えば、図１０に例示したように、最初の５点間において１．８×１０−７Ａの幅の電流変動が観測されている。一方、実験に用いたメモリセルＭの電圧Ｖｅｘ（電圧Ｖｒ及び電圧Ｖｓ）が６Ｖの時の相互コンダクタンスＧｍは、１×１０−６〜１×１０−５Ａ／Ｖ程度であるので、電流変動から試算されるしきい値の変動量はおよそ０．０１８〜０．１８Ｖ程度である。ここで、本実験結果が、５つのメモリセル間における実験結果であり、また、メモリストリングにおけるメモリセルの数が３２であることを勘案すると、（３２／５）倍、すなわち約６倍して、全体で０．１〜１Ｖ程度のしきい値の変動が生じる。
【０１２４】
以上から、第１事前パルスＰｐ１を用いない比較例において、３２個のメモリセルＭを含むメモリストリングＭＳを読み出したときには、最大で１Ｖ程度のしきい値変動があると推定できる。
【０１２５】
本実施形態に係る不揮発性半導体記憶装置１０１において、このようなメモリセルＭのしきい値変動を、許容値ΔＶｔよりも小さくするために、第１事前パルスＰｐ１の電圧Ｖｐ１を、電圧（Ｖｘ−Ｖｄｘ）〜電圧（Ｖｘ＋Ｖｄｘ）の範囲に設定するとする。
【０１２６】
ここで、電圧Ｖｘは、読み出しパルス群Ｐｒａの時間平均の電圧Ｖｐａｖｅとすることができる。この時、読み出しパルス群Ｐｒａは、１つの読み出しパルスＰｒとｎ個の伝送パルスＰｓとを含むので、ｎが大きい場合には、読み出しパルス群Ｐｒａの時間平均の電圧Ｖｐａｖｅには、実質的に、伝送パルスＰｓの時間平均の電圧を採用することができる。
【０１２７】
すなわち、伝送パルスＰｓが５０％デューティのパルスである場合には、電圧Ｖｘは、伝送パルスＰｓの電圧Ｖｓの約１／２に設定できる。
【０１２８】
このように、第１事前パルスＰｐ１の電圧Ｖｐ１（電圧Ｖｘ）を、読み出しパルス群Ｐｒａの時間平均の電圧Ｖｐａｖｅに設定することで、読み出しパルス群ＰｒａがメモリセルＭに印加されている間に生じる誘電分極を、第１事前パルスＰｐ１によって予め形成させる効果が発揮される。
【０１２９】
そして、図１０に例示したように、第１事前パルスＰｐ１の電圧Ｖｐ１を３Ｖ変化させたときに０．１Ｖ〜１Ｖ程度のしきい値変動があると仮定しているので、しきい値変動を許容値ΔＶｔより小さくするためには、Ｖｄｘは３×ΔＶｔ〜３０×ΔＶｔとなる。
【０１３０】
例えば、しきい値の変動の許容値ΔＶｔを０．１Ｖとすると、第１事前パルスＰｐ１の電圧Ｖｐ１の範囲は、（Ｖｘ−３）ボルト〜（Ｖｘ＋３）ボルトの範囲が好ましい。しかし、電圧Ｖｐ１を的確に指定するためには、（Ｖｘ−０．３）ボルト〜（Ｖｘ＋０．３）ボルトの範囲がより好ましい。しきい値変動をさらに小さくするためには、例えば許容値ΔＶｔを０．０１Ｖなどと設定し、この時は、第１事前パルスＰｐ１の電圧Ｖｐ１の範囲は、（Ｖｘ−０．０３）ボルト〜（Ｖｘ＋０．０３）ボルトの範囲となる。
【０１３１】
一方、第１事前パルスＰｐ１の時間幅Ｔ３は、既に説明したように、１ｍｓ以上あれば良い。そして、読み出しパルス群ＰｒａがメモリセルＭに印加されている間に生じる誘電分極を、第１事前パルスＰｐ１によって予め形成させる効果を発揮させるためには、第１事前パルスＰｐ１の時間幅Ｔ３は、読み出しパルス群Ｐｒａの時間幅以上にすることがより好ましい。すなわち、第１事前パルスＰｐ１の時間幅Ｔ３は、読み出しパルスＰｒの時間幅Ｔ１２のｎ倍以上にすることがより好ましい。また、伝送パルスＰｓの周期（時間）Ｔ２２のｎ倍以上にすることがより望ましい。
【０１３２】
図１３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。  
すなわち、同図（ａ）及び（ｂ）は、不揮発性半導体記憶装置１０１における２種類の動作を例示している。
【０１３３】
また、図１３（ａ）に表したように、第１事前パルスＰｐ１の印加の直前に、電圧Ｖｑ１で幅が時間幅Ｔ４（第１期間）の第１前置パルスＰｑ１（第４信号）が印加されている。すなわち、メモリストリングＭＳに含まれる全てのメモリセルＭにおいて、ゲート電極４であるワード線ＷＬ１〜ＷＬｎに第１前置パルスＰｑ１が同時に印加される。この時、第１事前パルスＰｐ１の印加の前の状態が、全てのメモリセルＭにおいて実質的に同じ状態になるのであれば、第１前置パルスＰｑ１は、全てのメモリセルＭにおいて、必ずしも同時に印加されなくても良い。ただし、第１前置パルスＰｑ１は、全てのメモリセルＭにおいて同時に印加されるタイミングが必ず存在する。以下では、第１前置パルスＰｑ１が全てのメモリセルＭに同時に印加される場合として説明する。
【０１３４】
図１３（ｂ）に表したように、第１事前パルスＰｐ１の印加の直前に、ゲート電圧ＶＧが時間幅Ｔ４の期間、０ボルトに設定されている。すなわち、メモリストリングＭＳに含まれる全てのメモリセルＭにおいて、ゲート電極４と半導体層１との電位が同時に同じに設定されている。なお、この駆動方法は、図１３（ａ）に例示した第１前置パルスＰｑ１の電圧Ｖｑ１が０ボルトである場合に相当する。なお、この時、第１事前パルスＰｐ１の印加の前の状態が、全てのメモリセルＭにおいて実質的に同じ状態になるのであれば、ゲート電極４と半導体層１の電位は、必ずしも同時に同じに設定されなくても良い。以下では、全てのメモリセルＭにおいて、ゲート電極４と半導体層１の電位が同時に同じに設定されるとして説明する。
【０１３５】
図１３（ａ）及び（ｂ）に例示した電位の状態を混合させて与えても良い。すなわち、例えば、図１３（ａ）に例示したように、第１前置パルスＰｑ１を全てのメモリセルＭに同時に与えた後に、図１３（ｂ）に例示したように、全てのメモリセルのゲート電極４と半導体層１との電位を同時に一定の時間同じに設定した後、第１事前パルスＰｐ１を印加しても良い。
【０１３６】
図１４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性の評価結果を例示する別の模式的グラフ図である。  
すなわち、同図は、図１１及び図１２に例示した実験２において、最初のメモリセルＭ１に相当する最初の実験パルスＰｅｘ１を印加した時のチャネル電流Ｉｃｈ１と、最後のメモリセルＭ３２に相当する最後の実験パルスＰｅｘ３２を印加した時のチャネル電流Ｉｃｈ３２の値を例示している。同図の横軸は、第１サブ事前パルスＰｐｓ１の電圧Ｖｐｓ１であり、縦軸はチャネル電流Ｉｃｈ１及びＩｃｈ３２を表す。
【０１３７】
図１４に表したように、第１サブ事前パルスＰｐｓ１の電圧Ｖｐｓ１の変化に対して、チャネル電流Ｉｃｈ１及びＩｃｈ３２が変化している。
【０１３８】
すなわち、図１２に関して説明したように、電圧Ｖｐｓ１が変化しても、ｉ＝１〜５における変動であるチャネル電流変動ΔＩｃｈ１、及び、ｉ＝２８〜３２における変動であるチャネル電流変動ΔＩｃｈ２は、ほぼ零であるが、図１４に例示したように、チャネル電流Ｉｃｈの値自体は、ｉ＝１のＩｃｈ１も、ｉ＝３２のＩｃｈ３２も、電圧Ｖｐｓ１が変化すると、変化している。
【０１３９】
すなわち、メモリセルＭの特性は、着目する時刻までに印加されていた電圧の履歴の影響を受け、図１４に例示した特性が表れる。
【０１４０】
この時、図１３（ａ）及び（ｂ）に関して説明したように、第１事前パルスＰｐ１の印加の前に、メモリセルＭのゲート電極４に第１前置パルスＰｑ１を印加する、及び、ゲート電極４の電位を半導体層１と同じ電位に設定するの少なくともいずれかを実施することで、各メモリセルＭにおける誘電緩和の程度を読み出し動作が行われる毎に常に一定に保つことができる。
【０１４１】
すなわち、十分長い時間幅Ｔ４において、各メモリセルＭを上記の状態とすることで、誘電緩和による履歴を打ち消すことができる。
【０１４２】
例えば、上記の時間幅Ｔ４は、１０ｍｓ以上とすることができる。
【０１４３】
すなわち、実験２の条件である、第１サブ事前パルスＰｐｓ１の時間幅Ｔ３１が９ｍｓで、第２サブ事前パルスＰｐｓ２の時間幅Ｔ３２が１ｍｓである場合において、９ｍｓの第１サブ事前パルスＰｐｓ１の電圧Ｖｐｓ１がチャネル電流Ｉｃｈ１及びＩｃｈ２に影響を与えていることから、時間幅Ｔ３は９ｍｓよりも長いことが望ましい。このことから、時間幅Ｔ４は、少なくとも９ｍｓよりも長いことが望ましいと考えられ、時間幅Ｔ４は、例えば、読み出しパルス群Ｐｒａの時間幅（読み出しパルスＰｒの時間幅Ｔ１２のｎ倍、すなわち、伝送パルスＰｓの周期（時間）Ｔ２２のｎ倍）以上である、１０ｍｓ以上に設定することが望ましい。
【０１４４】
さらに、時間幅Ｔ４は、１００ｍｓ以上であることがさらに望ましい。
【０１４５】
なお、この第１前置パルスＰｑ１の印加の最中にメモリセルＭへの書き込みや消去が行われないように、第１前置パルスＰｑ１の電圧Ｖｑ１は、電圧Ｖｑ１による第１絶縁膜３Ａに印加される電界が１０ＭＶ／ｃｍ（メガボルト／センチメートル）よりも低くなるように、設定されることが望ましい。
【０１４６】
なお、上記においては、第１事前パルスＰｐ１の印加の前に、メモリセルＭのゲート電極４に第１前置パルスＰｑ１を印加する、及び、ゲート電極４の電位を半導体層１と同じ電位に設定するの少なくともいずれかを実施するとしたが、第１事前パルスＰｐ１を印加せずに、メモリストリングのメモリセルの少なくともいずれかに読み出しパルスＰｒ（第１信号）を印加してメモリセルに記憶されたデータを読み出す前に、メモリセルＭのゲート電極４に第１前置パルスＰｑ１を印加する、及び、ゲート電極４の電位を半導体層１と同じ電位に設定するのいずれかを実施しても良い。
【０１４７】
図１５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する別の模式図である。  
すなわち、同図は、図３に例示したメモリストリングＭＳに接続された、第１及び第２セレクトゲートＳＧ１及びＳＧ２、ワード線ＷＬ１〜ＷＬｎ、ビット線ＢＬ１及びＢＬ２に印加される電圧、並びに、半導体層１のバックバイアス電圧ＶＧのタイムチャートを例示している。
【０１４８】
図１５に表したように、時刻ＴＴ１から時刻ＴＴ２までの時間幅Ｔ４の期間、全てのワード線ＷＬ１〜ＷＬｎの電位は、バックバイアス電位と同じ電位に設定される。すなわち、全てのメモリセルＭ１〜Ｍｎのゲート電極４の電位が、同時に、半導体層１の電位と同じに設定できる。すなわち、図１３（ｂ）の電位関係が与えられる。なお、図１３（ａ）に例示した電位関係を与えても良い。
【０１４９】
そして、時刻ＴＴ２から時刻ＴＴ３の時間幅Ｔ３の期間、全てのワード線ＷＬ１〜ＷＬｎには第１事前パルスＰｐ１が印加され、すなわち、電圧Ｖｐ１が印加される。全てのメモリセルＭ１〜Ｍｎのゲート電極４に、同時に、電圧Ｖｐ１が印加される。なお、時刻ＴＴ２から時刻ＴＴ３の期間、第１セレクトゲートＳＧ１はハイレベル電圧Ｖｃｃが印加されている。
【０１５０】
そして、時刻ＴＴ２の後、図示しないが、ワード線ＷＬ１〜ＷＬｎには、順次、読み出しパルス（電圧Ｖｒ）及び伝送パルスＰｓ（電圧Ｖｓ）が印加される。
【０１５１】
なお、以上の各動作は、各メモリセルＭ１〜Ｍｎに接続された駆動部２０によって行われる。駆動部２０は、メモリセルＭ１〜Ｍｎが設けられる半導体層１と同じ半導体層によってその少なくとも一部を形成することもでき、また、半導体層１とは別の半導体基板などの上に形成することもできる。
【０１５２】
なお、以上説明した不揮発性半導体記憶装置１０１における動作は、例えば特許文献１に記載されているプリチャージ法の読み出し動作にも適用できる。
【０１５３】
なお、プリチャージ法においては、メモリセルＭ１〜Ｍｎに記憶されたデータを順次読み出す際に、メモリセルＭ１〜Ｍｎのそれぞれに読み出しパルスを印加するそれぞれの前に、プリチャージ電圧を印加する方法が採用される。すなわち、ｉ番目のメモリセルＭｉには、まず、プリチャージ電圧が印加されその後読み出しパルスが印加され、これが、全てのメモリセルＭ１〜Ｍｎにおいて繰り返される。従って、プリチャージ法だけを用いた場合には、メモリセルＭ１〜Ｍｎにおける読み出しパルスの印加の前の履歴の差異を抑制する効果はない。このため、誘電緩和現象を有する場合に、読み出し動作が不安定である。
【０１５４】
これに対し、本実施形態においては、まず、全てのメモリセルＭ１〜Ｍｎに同一の第１事前パルスを同時に印加することで、各メモリセルＭ１〜Ｍｎにおける読み出しパルスＰｒを印加する前の履歴の差異を小さくすることが可能となり、これにより、誘電緩和に起因した特性変動があっても安定した読み出し動作が可能となる。
【０１５５】
そして、本実施形態をプリチャージ法に適用した場合には、全てのメモリセルＭ１〜Ｍｎに同一の第１事前パルスを同時に印加し、その後、メモリセルＭ１〜Ｍｎのそれぞれに読み出しパルスを印加するそれぞれ前に、プリチャージ電圧を印加する。これによっても読み出しパルスを印加する前の履歴の差異を小さくすることが可能となり、安定した読み出し動作が可能となる。
【０１５６】
（第２の実施の形態）
本発明の第２の実施形態においては、ベリファイ書き込み動作を安定化させる。本実施形態に係る不揮発性半導体記憶装置１２１（図示せず）に用いられるメモリセルＭ及びメモリストリングＭＳの構成は、第１の実施形態に係る不揮発性半導体記憶装置１０１及び１０２のいずれかと同様とすることができるので説明を省略する。本実施形態に係る不揮発性半導体記憶装置１２１においては、駆動部２０の動作が第１の実施形態と異なっており、以下では、この動作に関して説明する。
【０１５７】
図１６は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。  
すなわち、同図は、不揮発性半導体記憶装置１２１の１つのメモリセルＭにおけるベリファイ書き込み時の動作を例示している。同図の横軸は時間ｔであり、縦軸はゲート電圧ＶＧである。
【０１５８】
図１６に表したように、メモリストリングＭＳのメモリセルＭには、ベリファイ書き込みのパルス列ＰＷＶが印加される。パルス列ＰＷＶにおいては、まず、メモリセルに書き込みパルスＰｗ（第４信号）が印加される。その後に、そのメモリセルＭにはベリファイパルスＰｖ（第５信号）が印加され、メモリセルＭのしきい値が読み出される。そして、しきい値が所望のレベルに到達するまで、書き込みパルスＰｗとベリファイパルスＰｖとが繰り返して印加される。パルス列ＰＷＶの時間幅Ｔｗは、書き込みとベリファイの回数によって変化する。
【０１５９】
書き込みパルスＰｗの電圧は電圧Ｖｗであり、書き込みパルスＰｗの幅は時間幅Ｔ５１であり、書き込みパルスＰｗの印加直後からベリファイパルスＰｖが入るまでの周期（時間）Ｔ５２を有する。  
一方、ベリファイパルスＰｖの電圧は電圧Ｖｖであり、ベリファイパルスＰｖの幅は時間幅Ｔ６１であり、ベリファイパルスＰｖの印加直後から書き込みパルスＰｗが入るまでの周期（時間）Ｔ６２を有する。
【０１６０】
なお、ベリファイパルスＰｖの電圧Ｖｖは、書き込みパルスＰｗの電圧Ｖｗよりも低く設定される。
【０１６１】
そして、図１６に表したように、本実施形態においては、このようなベリファイ書き込みの前に、第２事前パルスＰｐ２（第７信号）が、ベリファイ書き込みを行うメモリセルに印加される。
【０１６２】
第２事前パルスＰｐ２の電圧は電圧Ｖｐ２であり、第２事前パルスＰｐ２の幅は時間幅Ｔ７である。  
そして、第２事前パルスＰｐ２の電圧Ｖｐ２は、書き込みパルスＰｗの電圧Ｖｗよりも低い。すなわち、第２事前パルスＰｐ２の電圧Ｖｐ２の絶対値は、書き込みパルスＰｗの電圧Ｖｗの絶対値よりも小さい。
【０１６３】
なお、本具体例では、第２事前パルスＰｐ２と最初の書き込みパルスＰｗとの間には休止期間Ｔ０２が設けられているが、休止期間Ｔ０２が設けられず、第２事前パルスＰｐ２の電圧Ｖｐ２から、書き込みパルスＰｗの電圧Ｖｗに直接変化しても良い。
【０１６４】
フラッシュメモリにおいては、ベリファイ書き込みを実施する際に、各メモリセルＭ１〜Ｍｎには、所望のしきい値レベルに到達するまで、複数の書み込みパルスＰｗとベリファイパルスＰｖとが印加される。メモリセルＭ１〜Ｍｎを仮に同じしきい値レベルに書き込むと仮定しても、メモリセルＭ１〜Ｍｎのそれぞれどうしにばらつきがあるため、書き込みパルスＰｗとベリファイパルスＰｖとが印加される回数は、各メモリセルＭ１〜Ｍｎにおいて必ずしも同一にはならない。すなわち、ベリファイ書き込みのパルス列ＰＷＶの長さが異なる場合がある。
【０１６５】
そして、既に説明したように、メモリセルＭの第１及び第２絶縁膜３Ａ及び３Ｃの少なくともいずれかにおいて誘電分極が大きい場合は、着目する時刻までにメモリセルに印加されていた電圧の履歴がその特性に影響を与える。
【０１６６】
この時、第２事前パルスＰｐ２を用いない比較例の場合には、メモリセルＭ１〜Ｍｎどうしでパルス列ＰＷＶの長さが異なる場合、ベリファイ時に検出する電流量が必ずしも同一にはならず、各メモリセルを同一のしきい値レベルに書き込まれたことを判別することができなくなることがある。
【０１６７】
これに対して、本実施形態に係る不揮発性半導体記憶装置１２１においては、このようにメモリセルＭごとに変化するベリファイ書き込みの前に、第２事前パルスＰｐ２（第６信号）を、このベリファイ書き込みを行うメモリセルＭに印加することによって、ベリファイ書き込みにおけるベリファイ動作を安定化させ、結果として安定した書き込み動作を実現できる。  
なお、以上のような動作は、駆動部２０によって行われる。
【０１６８】
以下、本実施形態に係る不揮発性半導体記憶装置１２１の効果に関する実験結果について説明する。
【０１６９】
（実験３）
実験に用いたメモリセルＭは、実験１及び実験２に用いたメモリセルＭと同様なので、説明を省略する。メモリセルＭに図１６に例示した波形を印加して、メモリセルのチャネル電流を測定した。
【０１７０】
すなわち、書き込みパルスＰｗの電圧Ｖｗを１０Ｖとし、時間幅Ｔ５１を１０μｓとし、書き込みパルスＰｗの印加直後からベリファイパルスＰｖが入るまでの周期（時間）Ｔ５２を２０μｓとした。そして、ベリファイパルスＰｖの電圧Ｖｖを６Ｖとし、時間幅Ｔ６１を２０μｓとし、ベリファイパルスＰｖの印加直後から書き込みパルスＰｗが入るまでの周期（時間）Ｔ６２を３０μｓとした。
【０１７１】
そして、１つの書き込みパルスＰｗと１つのベリファイパルスＰｖの印加を１つのベリファイ書き込みの組みとして、１回の組みをメモリセルＭに印加したときのチャネル電流Ｉｃｈｖ１と、９回の組みをメモリセルＭに印加したときのチャネル電流Ｉｃｈｖ９と、これらの差であるチャネル電流変動ΔＩｃｈｖ３を評価した。
【０１７２】
この時、第２事前パルスＰｐ２の時間幅Ｔ７を１ｍｓとし、電圧Ｖｐ２を変えて、上記のチャネル電流Ｉｃｈｖ１、チャネル電流Ｉｃｈｖ９、及びチャネル電流変動ΔＩｃｈｖ３の変化を評価した。
【０１７３】
図１７は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の特性の評価結果を例示する模式的グラフ図である。  
図１７（ａ）の横軸は、電圧Ｖｐ２を表し、縦軸はチャネル電流Ｉｃｈｖ１及びＩｃｈｖ９を表す。図１７（ｂ）の横軸は、第２事前パルスＰｐ２の電圧Ｖｐ２を表し、縦軸はチャネル電流変動ΔＩｃｈｖ３を表す。  
なお、これらの図において、電圧Ｖｐ２が０ボルトのときは、比較例の場合である。
【０１７４】
図１７（ａ）に表したように、１回のベリファイ書き込みを行ったチャネル電流Ｉｃｈｖ１と、９回のベリファイ書き込みを行ったチャネル電流Ｉｃｈｖ９と、は、第２事前パルスＰｐ２の電圧Ｖｐ２の増大に連れて、それぞれ増大する。そして、電圧Ｖｐ２が０ボルトの比較例の場合は、チャネル電流Ｉｃｈｖ１とチャネル電流Ｉｃｈｖ９との差は大きい。そして、本実施形態に相当する、電圧Ｖｐ２が６ボルトの場合は、チャネル電流Ｉｃｈｖ１とチャネル電流Ｉｃｈｖ９とがほぼ同じである。
【０１７５】
すなわち、図１７（ｂ）に表したように、第２事前パルスＰｐ２の電圧Ｖｐ２の値によって、チャネル電流変動ΔＩｃｈｖ３は大きく変化する。そして、電圧Ｖｐ２が０ボルトの比較例の場合は、チャネル電流変動ΔＩｃｈｖ３は、約４×１０−７Ａと大きい。
【０１７６】
これに対して、本実施形態の場合は、第２事前パルスＰｐ２が印加され、その電圧Ｖｐ２が例えば６Ｖの時には、チャネル電流変動ΔＩｃｈｖ３はほぼ０である。  
すなわち、ベリファイパルスＰｖの電圧Ｖｖと同程度の電圧を有する第２事前パルスＰｐ２を印加することで、ベリファイ書き込みの時の書き込みパルスＰｗ及びベリファイパルスＰｖの印加の回数の差によるチャネル電流変動ΔＩｃｈｖ３を実質的に０にすることができる。
【０１７７】
以上の結果から、第２事前パルスＰｐ２の電圧Ｖｐ２の適正範囲については、以下のようになる。  
図１７（ｂ）に例示したように、電圧Ｖｐ２が０ボルトのとき、ベリファイ書き込みの１回と９回との差においては、４×１０−７Ａ程度のチャネル電流変動ΔＩｃｈｖ３が観測されている。また、メモリセルＭのベリファイパルスＰｖの電圧Ｖｖが６Ｖの時における相互コンダクタンスＧｍは、１×１０−６〜１×１０−５Ａ／Ｖ程度であることを勘案すると、チャネル電流変動ΔＩｃｈｖ３から試算されるしきい値の変動量はおよそ０．０４〜０．４Ｖ程度である。
【０１７８】
この時、各メモリセルＭのベリファイ書き込みの際に印加されるパルスの回数は予め分からないので、ここでは仮に、１回から９回の差であると想定し、同一のしきい値をもたせるメモリセル間で０．０４〜０．４Ｖ程度のしきい値のばらつきがあると仮定する。
【０１７９】
すなわち、第２事前パルスＰｐ２を印加しない比較例の場合は、ベリファイ書き込みにおいて、最大で０．４Ｖ程度のしきい値変動があると仮定される。このようなメモリセルＭのしきい値変動を許容値ΔＶｔよりも小さくするために、第２事前パルスＰｐ２の電圧Ｖｐ２の範囲を、電圧（Ｖｙ−Ｖｄｙ）〜電圧（Ｖｙ＋Ｖｄｙ）の範囲に設定するとする。
【０１８０】
ここで、電圧Ｖｙは、ベリファイパルスＰｖの電圧Ｖｖと同じ電圧に設定することができる。そして、電圧Ｖｐ２を６Ｖ変化させたときに０．４Ｖ程度のしきい値変動があると仮定しているので、しきい値変動を許容値ΔＶｔよりも小さくするためには、Ｖｄｙ＝１５×ΔＶｔとなる。
【０１８１】
例えば、しきい値の変動の許容値ΔＶｔを０．１Ｖとすると、第２事前パルスＰｐ２の電圧Ｖｐ２の範囲は、（Ｖｙ−１．５）ボルト〜（Ｖｙ＋１．５）ボルトの範囲となる。しきい値変動をさらに小さくするためには、例えば許容値ΔＶｔを０．０１Ｖなどと設定し、この時は、第２事前パルスＰｐ２の電圧Ｖｐ２の範囲は、（Ｖｙ−０．１５）ボルト〜（Ｖｙ＋０．１５）ボルトの範囲となる。
【０１８２】
また、既に図１７（ｂ）に関して説明したように、第２事前パルスＰｐ２の電圧Ｖｐ２が６Ｖであるときは、時間幅Ｔ７を１ｍｓ程度に設定すればチャネル電流変動をほぼ０にすることができる。従って、第２事前パルスＰｐ２の時間幅は、１ｍｓ以上が好ましい。
【０１８３】
そして、ベリファイ書き込みパルス列ＰＷＶの印加の間に生じる誘電分極を、第２事前パルスＰｐ２の印加によって前もって形成させる効果があることを勘案すれば、第２事前パルスＰｐ２の時間幅は、パルス列ＰＷＶの印加時間（メモリセルＭＳに含まれるいずれかのメモリセルＭに書き込みパルスＰｗ及びベリファイパルスＰｖが印加される間の時間幅）以上にすることがより好ましい。
【０１８４】
また、第１の実施形態と同様に、第２事前パルスＰｐ２の印加の前の状態をさらに一定の状態にしておくことが望ましい。  
図１８は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。  
すなわち、同図（ａ）及び（ｂ）は、不揮発性半導体記憶装置１２１における２種類の動作を例示している。
【０１８５】
また、図１８（ａ）に表したように、第２事前パルスＰｐ２の印加の直前に、そのメモリセルＭのゲート電極４に、電圧Ｖｑ２で幅が時間幅Ｔ８（第２期間）を有する第２前置パルスＰｑ２（第８信号）が印加される。
【０１８６】
また、図１８（ｂ）に表したように、第２事前パルスＰｐ２の印加の直前に、時間幅Ｔ８の間、ゲート電圧ＶＧが０ボルトに設定されている。すなわち、そのメモリセルＭのゲート電極４と半導体層１との電位が同じに設定されている。
【０１８７】
また、図１８（ａ）及び（ｂ）に例示した電位の状態を混合させて与えても良い。
【０１８８】
このように、第２事前パルスＰｐ２の印加の直前に、メモリセルＭのゲート電極４に第２前置パルスＰｑ２を印加する、及び、ゲート電極４の電位を半導体層１と同じ電位に設定するの少なくともいずれかを実施することで、各メモリセルＭにおける誘電緩和の差異の影響をより低減することができる。
【０１８９】
ここで、上記の時間幅Ｔ８は、１ｍｓよりも長く設定することが望ましい。  
すなわち、図１７に関して既に説明したように、１ｍｓの時間幅Ｔ７の第２事前パルスＰｐ２の電圧Ｖｐ２が変化すると、チャネル電流変動ΔＩｃｈｖ３が変動しているので、１ｍｓよりも長い比較的長時間に渡ってゲート電極４の電位を安定化させる必要がある。従って、例えば、上記の時間幅Ｔ８は、１０ｍｓ以上であることがより好ましい。
【０１９０】
なお、この第２前置パルスＰｑ２の印加の最中にメモリセルＭへの書き込みや消去が行われないように、第２前置パルスＰｑ２の電圧Ｖｑ２は、電圧Ｖｑ２による第１絶縁膜３Ａに印加される電界が１０ＭＶ／ｃｍ（メガボルト／センチメートル）よりも低くなるように、設定されることが望ましい。
【０１９１】
以上説明した不揮発性半導体記憶装置１２１における動作は、例えば特許文献２に記載されているステップアップ書き込み法の動作にも適用できる。  
さらに、第１の実施形態で説明した動作と第２の実施形態で説明した動作とを併用しても良い。
【０１９２】
（第３の実施の形態）
本発明の第３の実施形態においては、第１及び第２の実施形態で説明した読み出し及びベリファイ書き込みの両方の動作を安定化させる。そして、読み出しとベリファイ書き込みとで生じる可能性がある、しきい値の差異を一致させるように動作させる。
【０１９３】
本実施形態に係る不揮発性半導体記憶装置１３１（図示せず）に用いられるメモリセルＭ及びメモリストリングＭＳの構成は、第１の実施形態に係る不揮発性半導体記憶装置１０１及び１０２のいずれかと同様とすることができるので説明を省略する。本実施形態に係る不揮発性半導体記憶装置１３１においては、駆動部２０の動作が第１の実施形態と異なっており、以下では、この動作に関して説明する。
【０１９４】
本実施形態に係る不揮発性半導体記憶装置１３１においては、例えば、図１６に例示した第２の実施形態に係る動作によってベリファイ書き込みを行った後に、例えば図１に例示した第１の実施形態に係る動作によって読み出しが行われる。
【０１９５】
このとき、ベリファイ書き込みの際の最後のベリファイパルスＰｖが印加されたときのチャネル電流と、その後の読み出しの際の読み出しパルスＰｒが印加されたときのチャネル電流と、は、ベリファイパルスＰｖの電圧Ｖｖと読み出しパルスの電圧Ｖｒとが互いに同じ電圧であった場合においても、必ずしも同一にはならない。
【０１９６】
これは、第１及び第２絶縁膜３Ａ及び３Ｃの少なくともいずれかにおいて誘電分極が大きい場合には、着目する時刻までにメモリセルＭに印加されていた電圧の履歴がその特性に影響を与えるからである。
【０１９７】
すなわち、第２の実施形態に係る動作を適用したときに着目しているメモリセルＭが経験したパルス群と、第１の実施形態に係る動作を適用するときにそのメモリセルＭが経験したパルス群とは異なるため、チャネル電流の基準電流が異なるためである。
【０１９８】
従って、本実施形態に係る不揮発性半導体記憶装置１３１においては、第１の実施形態に係る読み出し時のチャネル電流（しきい値）と、第２の実施形態に係るベリファイ書き込みの時のチャネル電流（しきい値）と、を以下のような手法によって整合させる。
【０１９９】
その第１の手法は以下である。  
ある電流レベルＩａで規定されるしきい値レベルが必ず存在する。電流レベルＩａが不揮発性半導体装置１３１において唯一であるならば、第２の実施形態によって決まるしきい値レベルＶｔｂと第１の実施形態によって決まるしきい値レベルＶｔａとは、既に説明したように異なる。  
この時、しきい値Ｖｔａとしきい値Ｖｔｂとを同じしきい値レベルＬ１とみなす。  
この動作は、例えば駆動部２０によって行われる。
【０２００】
これにより、読み出し時のチャネル電流（しきい値）と、ベリファイ書き込みの時のチャネル電流（しきい値）と、が異なった場合においても、これらの整合が図られ、データの書き込みと読み出しが正しく行われる。
【０２０１】
また、第２の手法は以下である。  
この場合も、ある電流レベルＩａで規定され、第２の実施形態によって決まるしきい値レベルＶｔｂと第１の実施形態によって決まるしきい値レベルＶｔａとを用いる。  
この手法においては、しきい値Ｖｔａとしきい値Ｖｔｂとが一致するように、読み出しパルスＰｒの電圧Ｖｒ、及び、ベリファイパルスＰｖの電圧Ｖｖ、の少なくともいずれかが調整される。  
この動作は、例えば駆動部２０によって行われる。
【０２０２】
このような第２の手法によっても、電圧Ｖｒと電圧Ｖｖとが同じ時に読み出し時のチャネル電流（しきい値）とベリファイ書き込みの時のチャネル電流（しきい値）とが異なった場合においても、これらの整合が図られ、データの書き込みと読み出しが正しく行われる。
【０２０３】
（第４の実施の形態）
本発明の第４の実施の形態は、不揮発性半導体記憶装置の駆動方法、特に、読み出しの駆動方法に関するものである。
【０２０４】
すなわち、複数のメモリセルＭを有し、前記複数のメモリセルＭのうちのいずれかのメモリセルＭに記憶されたデータを読み出す読み出しパルスＰｒ（第１信号）が前記いずれかのメモリセルＭに印加されるときに、前記いずれかのメモリセルＭを除くメモリセルＭに前記データを伝送する伝送パルスＰｓ（第２信号）が印加されるメモリストリングＭＳを有する、例えば不揮発性半導体記憶装置１０１及び１０２のいずれかの駆動法に関する。  そして、前記メモリセルＭのそれぞれは、チャネル１ａと前記チャネル１ａの両側に設けられたソース領域２ａ及びドレイン領域２ｂとを有する半導体層１と、前記チャネル１ａの上に設けられた第１絶縁膜３Ａと、前記第１絶縁膜３Ａの上に設けられた電荷保持層３Ｂと、前記電荷保持層３Ｂの上に設けられたゲート電極４と、を有するものである。上記のメモリセルＭは、電荷保持層３Ｂとゲート電極４との間にさらに第２絶縁膜３Ｃを有していても良い。
【０２０５】
そして、第１絶縁膜３Ａ及び第２絶縁膜３Ｃの少なくともいずれかに、高誘電率材料が用いられる場合に、本実施形態に係る駆動方法が好適に用いられる。
【０２０６】
図１９は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。  
図１９に表したように、本実施形態に係る不揮発性半導体記憶装置の駆動方法では、まず、メモリストリングＭＳに含まれる全てのメモリセルＭのゲート電極４に、伝送パルスＰｓの電圧Ｖｓの絶対値よりも小さい絶対値の電圧Ｖｐ１を有する第１事前パルスＰｐ１（第３信号）を同時に印加する（ステップＳ１１０）。
【０２０７】
なお、既に説明したように、第１事前パルスＰｐ１は必ずしも全てのメモリセルＭに同時に印加されなくても良く、第１事前パルスＰｐ１の印加によってメモリセルＭ１〜Ｍｎにおける読み出しのタイミングの前の履歴の差異が縮小されれば良く、第１事前パルスＰｐ１の印加のタイミング、時間幅、電圧値はメモリセルＭ１〜Ｍｎによって異なっていても良い。
【０２０８】
その後、メモリストリングＭＳのメモリセルＭＳの少なくともいずれかに読み出しパルスＰｒを印加してメモリセルＭに記憶されたデータを読み出す（ステップＳ１２０）。
【０２０９】
ステップＳ１１０及びステップＳ１２０の動作は、第１の実施形態に関して説明した方法を適用することができる。
【０２１０】
これにより、誘電緩和に起因した特性変動があっても安定した読み出し動作が可能な不揮発性半導体記憶装置の駆動方法が提供できる。
【０２１１】
（第５の実施の形態）
本発明の第５の実施の形態は、不揮発性半導体記憶装置の駆動方法、特に、ベリファイ書き込みの駆動法に関するものである。そして、この場合も、例えば不揮発性半導体記憶装置１０１及び１０２のいずれかの構成を有する不揮発性半導体記憶装置に適用でき、また、高誘電率材料を用いた場合に特に好適に用いられる。
【０２１２】
図２０は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。  
図２０に表したように、本実施形態に係る不揮発性半導体記憶装置の駆動方法では、まず、データを書き込むメモリセルＭのゲート電極４に、第２事前パルスＰｐ２（第７信号）を印加する（ステップＳ２１０）。
【０２１３】
その後、データを書き込むメモリセルＭにデータを書き込む書き込みパルスＰｗ（第５信号）と前記書き込まれたデータをベリファイ読み出しするベリファイパルスＰｖ（第６信号）とを印加して、メモリセルＭにデータを書き込む（ステップＳ２２０）。
【０２１４】
そして、上記の第２事前パルスＰｐ２は、書き込みパルスＰｗの電圧Ｖｗの絶対値よりも小さい絶対値の電圧Ｖｐ２を有する。
【０２１５】
ステップＳ２１０及びステップＳ２２０の動作は、第２の実施形態に関して説明した方法を適用することができる。
【０２１６】
これにより、誘電緩和に起因した特性変動があっても安定したベリファイ読み出し動作が可能な不揮発性半導体記憶装置の駆動方法が提供できる。
【０２１７】
第４及び第５の実施形態を組み合わせても良い。この際、第４の実施形態において読み出されたしきい値と第５の実施形態において読み出されたしきい値とを、第３の実施形態に関して説明した第１手法及び第２手法のいずれかによって、整合させることができる。
【０２１８】
すなわち、読み出しパルスＰｒによって読み出されたメモリセルＭのしきい値と、ベリファイパルスＰｖによって読み出されたそのメモリセルＭのしきい値と、を同一の書き込み状態として扱う。
【０２１９】
なお、上記第１〜第３の実施形態に係る不揮発性半導体記憶装置、及び第４及び第５の実施形態に係る駆動方法は、さまざまな形態のメモリセルアレイの構成に適用することができる。例えば、ＮＡＮＤ型、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型、スタック型、３層ポリシリコン型及び３Ｔｒ−ＮＡＮＤなどのメモリセルアレイの構成に適用できる。
【０２２０】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置及びその駆動方法を構成する、半導体層、チャネル、ソース領域、ドレイン領域、絶縁膜、電荷保持層、ゲート電極及び各種配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２２１】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその駆動方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその駆動方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２２２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【０２２３】
１  半導体層
１ａ  チャネル
２ａ  ソース領域
２ｂ  ドレイン領域
３Ａ  第１絶縁膜
３Ｂ  電荷保持層
３Ｃ  第２絶縁膜
４  ゲート電極
５  層間絶縁膜
１１  メモリセルアレイ
１２  電圧制御回路
１３  電圧発生回路
１４  読み出し回路
２０  駆動部
２１  制御部
１０１、１０２  不揮発性半導体記憶装置
ＢＣ１、ＢＣ２  ビット線コンタクト
ＢＬ１、ＢＬ２  ビット線
Ｍ、Ｍ１、Ｍ２、Ｍ３、Ｍｉ、Ｍｎ  メモリセル
ＭＳ  メモリストリング
Ｐｅｘ、Ｐｅｘ１〜Ｐｅｘ３２  実験パルス
Ｐｐ１  第１事前パルス（第３信号）
Ｐｐ２  第２事前パルス（第７信号）
Ｐｐｓ１  第１サブ事前パルス
Ｐｐｓ２  第２サブ事前パルス
Ｐｑ１  第１前置パルス（第４信号）
Ｐｑ２  第２前置パルス（第８信号）
Ｐｒ  読み出しパルス（第１信号）
Ｐｒａ  読み出しパルス群
Ｐｓ  伝送パルス（第２信号）
Ｐｖ  ベリファイパルス（第６信号）
Ｐｗ  書き込みパルス
ＰＷＶ  パルス列
Ｓ１  第１セレクトトランジスタ
Ｓ２  第２セレクトトランジスタ
ＳＧ１  第１セレクトゲート
ＳＧ２  第２セレクトゲート
Ｔ０１、Ｔ０２  休止期間
Ｔ１１、Ｔ２１、Ｔ３、Ｔ３１、Ｔ３２、Ｔ４、Ｔ５１、Ｔ６１、Ｔ７、Ｔ８、Ｔｅｘ１  時間幅
Ｔ１２、Ｔ２２、Ｔ５２、Ｔ６２、Ｔｅｘ２  周期（時間）
ＴＴ１、ＴＴ２、ＴＴ３  時刻
Ｔｒ、Ｔｗ  時間幅
Ｖａｖｅ  平均電圧
ＶＢ  バックバイアス電圧
Ｖｃｃ  ハイレベル電圧
Ｖｅｘ、Ｖｐ１、Ｖｐ２、Ｖｐａｖｅ、Ｖｐｓ１、Ｖｐｓ２、Ｖｑ１、Ｖｑ２、Ｖｒ、Ｖｓ、Ｖｖ、Ｖｗ、Ｖｘ、Ｖｙ  電圧
ＶＧ  ゲート電圧
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬｎ  ワード線
【図１】
2010231837.tif 000003
【図２】
2010231837.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010231837.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2010231837.tif 000017
【図１６】
2010231837.tif 000018
【図１７】
2010231837.tif 000019
【図１８】
2010231837.tif 000020
【図１９】
2010231837.tif 000021
【図２０】
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