(57)【要約】【課題】チャージトラップ型フラッシュの書き込み・消去速度の向上および誤書き込みの抑制。【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ＋層６が設けられ、メモリセルトランジスタのゲートとＮ＋層６が交互に複数配置形成される。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、比誘電率が１５の側壁膜７が設けられる。メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜８により周囲と分離され、空気が充填された空隙部９が設けられる。絶縁膜８は、制御電極５、側壁膜７、及び空隙部９上に設けられる。【選択図】図１
2010177560.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、
積層形成された前記電荷蓄積層、前記電流遮断層、及び前記制御電極の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、
前記メモリセルトランジスタのゲートの側面部分に設けられ、側面が前記側壁膜により周囲と隔離され、空気が充填された空隙部と、
前記メモリセルトランジスタのゲート、前記側壁膜、及び前記空隙部上に設けられ、前記空隙部の上部を周囲と隔離するように設けられた絶縁膜と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、
積層形成された前記電荷蓄積層及び前記電流遮断層の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、
前記メモリセルトランジスタのゲートの側面部分に設けられ、側面が前記側壁膜により周囲と隔離され、空気が充填された空隙部と、
前記側壁膜及び前記空隙部上に設けられ、側面が前記制御電極と接し、前記空隙部の上部を周囲と隔離するように設けられた絶縁膜と、
を具備することを特徴とする半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、
積層形成された前記電荷蓄積層、前記電流遮断層、及び前記制御電極の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、
前記側壁膜と接し、前記メモリセルトランジスタのゲートの側面部分に埋設され、シリコン熱酸化膜よりも比誘電率が小さい低誘電率絶縁膜と、
を具備することを特徴とする半導体記憶装置。
【請求項４】
前記低誘電率絶縁膜は、ＳｉＯＣ膜、ＳｉＯＣＨ膜、ポーラスシリカ膜、多孔質シリカ膜、或いは有機高分子膜であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記側壁膜は、酸化ランタン（Ｌａ２Ｏ３）膜、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜、酸化ランタン（Ｌａ２Ｏ３）のシリケート膜、酸化ハフニウム（ＨｆＯ２）のシリケート膜、酸化ジルコニウム（ＺｒＯ２）のシリケート膜、酸化ランタン（Ｌａ２Ｏ３）の窒素添加シリケート膜、酸化ハフニウム（ＨｆＯ２）の窒素添加シリケート膜、酸化ジルコニウム（ＺｒＯ２）の窒素添加シリケート膜、アルミナ（Ａｌ２Ｏ３）膜、酸化イットリウム（Ｙ２Ｏ３）膜、酸化タンタル（Ｔａ２Ｏ５）膜、或いは酸化プラセオジウム（Ｐｒ２Ｏ３）膜であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリなどの電気的に書き込み、消去可能な不揮発性半導体記憶装置は、デジタルカメラ、移動体端末、携帯オーディオ機器、或いはパーソナルコンピュータ（ＰＣ）等の大容量データ記憶媒体として広く採用されている。フラッシュメモリに使用される不揮発性メモリセルトランジスタには、代表的なものにフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）から構成される積層ゲート構造のものと、例えばシリコン窒化膜を電荷蓄積膜として使用するチャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flashとも呼称される）構造のものがある。近年、半導体素子の微細化、高集積度化の進展に伴い、積層ゲート構造のフラッシュメモリにおいては、メモリセルトランジスタのゲート間距離が狭まり、隣接セルのフローティングゲート（ＦＧ）間での容量カップリングにより誤動作が発生しやすくなる。このため、容量カップリングが発生しにくいチャージトラップ型フラッシュ構造のメモリセルトランジスタが開発されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるチャージトラップ型フラッシュ構造のメモリセルトランジスタでは、電荷蓄積層の寸法が縮小されると書き込み／消去時のトンネル電界が緩和されるために書き込み／消去速度が低下する、制御ゲート間の距離が縮小されると選択ワード線に隣接するメモリセルで誤書き込み／誤消去が起こりやすくなるという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−７８０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、書き込み／消去対象のメモリセルでの書き込み／消去速度を改善することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、積層形成された前記電荷蓄積層、前記電流遮断層、及び前記制御電極の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、前記メモリセルトランジスタのゲートの側面部分に設けられ、側面が前記側壁膜により周囲と隔離され、空気が充填された空隙部と、前記メモリセルトランジスタのゲート、前記側壁膜、及び前記空隙部上に設けられ、前記空隙部の上部を周囲と隔離するように設けられた絶縁膜とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体記憶装置は、半導体基板と、前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、積層形成された前記電荷蓄積層及び前記電流遮断層の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、前記メモリセルトランジスタのゲートの側面部分に設けられ、側面が前記側壁膜により周囲と隔離され、空気が充填された空隙部と、前記側壁膜及び前記空隙部上に設けられ、側面が前記制御電極と接し、前記空隙部の上部を周囲と隔離するように設けられた絶縁膜とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、書き込み／消去対象のメモリセルでの書き込み／消去速度を改善することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体記憶装置を示す断面図。
【図２】本発明の実施例１に係る比較例の半導体記憶装置を示す断面図。
【図３】本発明の実施例１に係るメモリセルの書き込み／消去時のトンネル膜の電界強度を示す図、実線（ａ）は本実施例の特性、破線（ｂ）は比較例の特性。
【図４】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図９】本発明の実施例２に係る半導体記憶装置示す断面図。
【図１０】本発明の実施例２に係るメモリセルの書き込み／消去時のトンネル膜の電界強度を示す図、実線（ａ）は本実施例の特性、破線（ｂ）は比較例の特性。
【図１１】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１２】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１３】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１４】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１５】本発明の実施例３に係る半導体記憶装置を示す断面図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示す断面図、図２は比較例の半導体記憶装置を示す断面図、図３はメモリセルのトンネル膜の電界強度を示す図、実線（ａ）は本実施例の特性、破線（ｂ）は比較例の特性である。本実施例では、セル間干渉効果を緩和するためにメモリセルトランジスタの側壁部にＨｉｇｈ−Ｋ膜を設け、Ｈｉｇｈ−Ｋ膜の間に空気が充填された空隙部を設けている。
【００１２】
図１に示すように、半導体記憶装置７０には、P型シリコンである半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ＋層６が設けられる。図１は、半導体記憶装置７０のビット線方向の断面図であり、メモリセルトランジスタのゲートとＮ＋層６が交互に複数配置形成される。
【００１３】
半導体記憶装置７０は、シリコン窒化膜を電荷蓄積層として使用するチャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flashとも呼称される）構造を有するＮＡＮＤ型フラッシュメモリである。チャージトラップ型フラッシュ（ＣＴＦ）は、ＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）、ＳＯＮＯＳ（polysilicon  oxide  nitride  oxide  silicon）、或いはＴＡＮＯＳ（silicon  oxide  SiN  Al2O3  TaN）とも呼称される場合がある。
【００１４】
トンネル酸化膜２は、半導体基板１及びＮ＋層６の第１主面（表面）に設けられる。Ｎ＋層６の間に、Ｎ＋層６とオーバーラップするように、トンネル酸化膜２上に電荷蓄積層３、電流遮断層４、及び制御電極５が積層形成される。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、側壁膜７が設けられる。側壁膜７には、比誘電率εが７．９であるシリコン窒化膜（ＳｉＮ膜）よりも比誘電率が大きなＨｉｇｈ−Ｋ絶縁膜が使用される。
【００１５】
メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜８により周囲と分離され、比誘電率εが１．０である空気が充填された空隙部９が設けられる。
【００１６】
絶縁膜８は、制御電極５、側壁膜７、及び空隙部９上に設けられる。層間絶縁膜である絶縁膜１０は、絶縁膜８上に設けられる。金属配線１１は、絶縁膜１０上に設けられ、ビット線として使用される。層間絶縁膜である絶縁膜１２は、金属配線１１上に設けられる。なお、絶縁膜１２上の配線、層間絶縁膜、表面保護絶縁膜については、図示及び説明を省略する。
【００１７】
図２に示すように、比較例の半導体記憶装置８０には、P型シリコンである半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ＋層６が設けられる。図２は、比較例の半導体記憶装置８０のビット線方向の断面図であり、メモリセルトランジスタのゲートとＮ＋層６が交互に複数配置形成される。比較例の半導体記憶装置８０は、チャージトラップ型フラッシュ構造を有するＮＡＮＤ型フラッシュメモリである。
【００１８】
トンネル酸化膜２は、半導体基板１及びＮ＋層６の第１主面（表面）に設けられる。電荷蓄積層３及び電流遮断層４は、Ｎ＋層６の間に、Ｎ＋層６とオーバーラップするように、トンネル酸化膜２上に積層形成される。制御電極５は、電流遮断層４上に設けられる。側壁部１３は、制御電極５の両端部に設けられる。
【００１９】
絶縁膜１４は、トンネル酸化膜２、制御電極５、及び側壁部１３上に、メモリセルトランジスタのゲート間を埋設するように設けられる。絶縁膜１４は、比誘電率εが３．９であるＴＥＯＳ膜が使用される。
【００２０】
金属配線１１は、絶縁膜１０上に設けられ、ビット線として使用される。層間絶縁膜である絶縁膜１２は、金属配線１１上に設けられる。なお、絶縁膜１２上の配線、層間絶縁膜、表面保護絶縁膜については、図示及び説明を省略する。
【００２１】
図３に示すように、破線（ｂ）で示す比較例の半導体記憶装置８０では、電荷蓄積層３及び電流遮断層４の幅が制御電極５の幅よりも広く形成され、且つメモリセルトランジスタのゲートの側面にＴＥＯＳ膜である絶縁膜１４が設けられている。チャージトラップ型のメモリセルでは、半導体基板１と制御電極５の間に電圧を印加することによりトンネル酸化膜２に電界を生じさせ、半導体基板１から電荷蓄積層３へ電子または正孔をトンネル電流で注入することにより、書き込み／消去が行われる。比較例の半導体記憶装置８０では、電荷蓄積層３および電流遮断層４より誘電率の低い絶縁膜１４中で電位勾配が大きくなるため、トンネル酸化膜２が絶縁膜１４に接する両端部付近の電位が低くなり、トンネル酸化膜２に電界が掛かりにくくなる。図３の中央部の書き込み／消去対象のメモリセルにおいて、ゲート中央部から左右に向かって電界が低下しているのはこのためである。トンネル酸化膜２の電界が小さくなれば、書き込み／消去が遅くなる。
【００２２】
一方、実線（ａ）で示す本実施例の半導体記憶装置７０では、メモリセルトランジスタのゲートの側面にＨｉｇｈ−Ｋ絶縁膜である側壁膜７が設けられ、メモリセルトランジスタのゲート間には空気が充填された空隙部９が設けられている。Ｈｉｇｈ-K絶縁膜である側壁膜７中では電位勾配が小さくなるため、トンネル酸化膜２の両端部付近の電位は高く保たれる。図３の中央部の書き込み／消去対象のメモリセルにおいて、比較例の破線（ｂ）より本実施例の実線（ａ）の方で電界が大きくなっているのはこのためである。なお、実線（ａ）において、ゲート中央部より両端部の電界が大きくなっているのは、電荷蓄積層３および電流遮断層４より高い誘電率を有する絶縁膜を側壁膜７に適用しているためである。一方で、側壁膜７中での電位勾配が小さい場合、書き込み／消去対象のメモリセルの左右に配置された書き込み／消去対象外のメモリセルのトンネル酸化膜２に掛かる電界も同時に大きくなってしまい、誤書き込み／誤消去が起きる可能性が増える。これをメモリセル間の干渉効果と呼ぶ。本実施例の半導体記憶装置７０では、側壁膜７に接して設けられている空隙部９により大きな電位勾配が発生するため、メモリセル間の干渉効果を抑制することができる。図３の左右両端の書き込み／消去対象外のメモリセルにおいて、本実施例の実線（ａ）と比較例の破線（ｂ）で電界が同程度になっているのはこのためである。
【００２３】
以上のとおり、本実施例の半導体記憶装置７０では、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込み／誤消去の抑制を両立させることができる。
【００２４】
ここで、図３に示す特性はハーフピッチが２４ｎｍ（メモリセルトランジスタのゲート長（Ｌｇ）が２４ｎｍ）の場合のデバイスＣＡＤシミュレーション結果である。ハーフピッチが２４ｎｍよりも大きな半導体記憶装置やハーフピッチが２４ｎｍよりも狭い半導体記憶装置においても同様に、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込みの抑制とを達成することができる。
【００２５】
次に、半導体記憶装置の製造方法について、図４乃至図８を参照して説明する。図４乃至図８は半導体記憶装置の製造工程を示す断面図である。
【００２６】
図４に示すように、まず、Ｐ型シリコンである半導体基板１上に、例えばイオン注入法を用いてチャネル層形成後、トンネル酸化膜２、電荷蓄積層３、電流遮断層４、制御電極５、及びハードマスク材２１を積層形成する。
【００２７】
ここで、トンネル酸化膜２には、例えば厚さ０．５〜１０ｎｍの範囲で、より好ましくは５ｎｍのＳｉＯ２膜（シリコン酸化膜）を用いているが、代わりにＥＯＴ（equivalent  oxide  thickness）換算で同じ厚さのＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２の積層膜、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜の積層膜、或いは高誘電率絶縁膜／ＳｉＯ２膜の積層膜などを用いてもよい。電荷蓄積層３には、例えば厚さ３〜５０ｎｍの範囲で、より好ましくは５ｎｍのＳｉＮ膜（シリコン窒化膜）を用いている。
【００２８】
ブロック膜としての電流遮断層４には、例えば厚さ５〜３０ｎｍの範囲で、より好ましくは１５ｎｍのＡｌ２Ｏ３膜（アルミナ膜）を用いているが、代わりにシリコン酸化膜よりも誘電率の高いＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜などの高誘電率絶縁膜又はその積層膜（Ａｌ２Ｏ３膜（アルミナ膜）の積層膜も含む）を用いてもよい。
【００２９】
トンネル酸化膜２、電荷蓄積層３、電流遮断層４、制御電極５、及びハードマスク材２１を積層形成後、周知のリソグラフィー法を用いてレジスト膜２２を形成する。
【００３０】
次に、図５に示すように、レジスト膜２２をマスクとして、例えばＲＩＥ（reactive  ion  etching）法によりハードマスク材２１をエッチングする。レジスト膜２２を除去後、ハードマスク材２１をマスクとして、例えばＲＩＥ法により制御電極５、電流遮断層４、及び電荷蓄積層３をエッチングする。制御電極５、電流遮断層４、及び電荷蓄積層３は、例えば垂直にエッチングされる。
【００３１】
続いて、図６に示すように、ハードマスク材２１を選択的に除去した後、トンネル酸化膜２及び制御電極５上に絶縁膜を形成する。絶縁膜を形成後に、例えば全面エッチバック処理を行い、積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両側面部分の絶縁膜を残置して側壁膜７とする。
【００３２】
ここで、側壁膜７には、比誘電率εが１５の酸化ハフニウム（ＨｆＯ２）膜を用いているが、代わりに酸化ランタン（Ｌａ２Ｏ３）膜、酸化ジルコニウム（ＺｒＯ２）膜、酸化ランタン（Ｌａ２Ｏ３）のシリケート膜、酸化ハフニウム（ＨｆＯ２）のシリケート膜、酸化ジルコニウム（ＺｒＯ２）のシリケート膜、酸化ランタン（Ｌａ２Ｏ３）の窒素添加シリケート膜、酸化ハフニウム（ＨｆＯ２）の窒素添加シリケート膜、酸化ジルコニウム（ＺｒＯ２）の窒素添加シリケート膜、アルミナ（Ａｌ２Ｏ３）膜、酸化イットリウム（Ｙ２Ｏ３）膜、酸化タンタル（Ｔａ２Ｏ５）膜、或いは酸化プラセオジウム（Ｐｒ２Ｏ３）膜などを用いてもよい。
【００３３】
そして、図７に示すように、トンネル酸化膜２、制御電極５、及び側壁膜７上に有機絶縁膜を形成し、例えばＣＭＰ（chemical  mechanical  polishing）法を用いて、制御電極５の表面が露出するまで有機絶縁膜を平坦研磨して、この有機絶縁膜をメモリセルトランジスタのゲート間に充填材２３として埋設する。充填材２３を埋設後、制御電極５及び充填材２３上に絶縁膜８を形成する。
【００３４】
次に、図８に示すように、絶縁膜８に図示しない開口部を形成し、この開口部から有機絶縁膜である充填材２３をエッチング除去する。エッチング方法としては、例えば長寿命の酸素プラズマを用いて、開口部から遠距離の充填材２３を含めてすべてエッチング除去する。このとき、トンネル酸化膜２、側壁膜７、及び絶縁膜８はエッチングされない。なお、これ以降の工程については、周知の技術を用いているので図示及び説明を省略する。
【００３５】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ＋層６が設けられ、メモリセルトランジスタのゲートとＮ＋層６が交互に複数配置形成される。Ｎ＋層６の間に、Ｎ＋層６とオーバーラップするように、トンネル酸化膜２上に電荷蓄積層３、電流遮断層４、及び制御電極５が積層形成される。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、比誘電率が１５の側壁膜７が設けられる。メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜８により周囲と分離され、比誘電率が１の空気が充填された空隙部９が設けられる。絶縁膜８は、制御電極５、側壁膜７、及び空隙部９上に設けられる。
【００３６】
このため、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込み／誤消去の抑制を両立させることができる。
【００３７】
なお、本実施例では、Ｐ型シリコンである半導体基板１上にメモリセルトランジスタを形成しているが、Pウエル層上やＳＯＩ（silicon  on  insulator）基板上にメモリセルトランジスタを形成してもよい。
【実施例２】
【００３８】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図９は半導体記憶装置を示す断面図、図１０はメモリセルのトンネル膜の電界強度を示す図、実線（ａ）は本実施例の特性、破線（ｂ）は比較例の特性である。本実施例では、Ｈｉｇｈ−Ｋ絶縁膜と空隙部の形成場所を変更している。
【００３９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４０】
図９に示すように、半導体記憶装置７１には、P型シリコンである半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ＋層６が設けられる。図９は、半導体記憶装置７１のビット線方向の断面図であり、メモリセルトランジスタのゲートとＮ＋層６が交互に複数配置形成される。半導体記憶装置７１は、シリコン窒化膜を電荷蓄積層として使用するチャージトラップ型フラッシュ構造を有するＮＡＮＤ型フラッシュメモリである。
【００４１】
トンネル酸化膜２は、半導体基板１及びＮ＋層６の第１主面（表面）に設けられる。Ｎ＋層６の間に、Ｎ＋層６とオーバーラップするように、トンネル酸化膜２上に電荷蓄積層３、電流遮断層４、及び制御電極５が積層形成される。積層形成される電荷蓄積層３及び電流遮断層４の両端部には、側壁膜３１が設けられる。側壁膜３１には、比誘電率εが７．９であるシリコン窒化膜（ＳｉＮ膜）よりも比誘電率が大きなＨｉｇｈ−Ｋ絶縁膜が使用される。
【００４２】
メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜３３により周囲と分離され、比誘電率εが１．０である空気が充填された空隙部３２が設けられる。絶縁膜３３は、端部が制御電極５に接するように側壁膜７及び空隙部９上に設けられる。層間絶縁膜である絶縁膜１０は、制御電極５及び絶縁膜３３上に設けられる。
【００４３】
図１０に示すように、実線（ａ）で示す本実施例の半導体記憶装置７１では、メモリセルトランジスタのゲートの側面にＨｉｇｈ−Ｋ絶縁膜である側壁膜３１が設けられ、メモリセルトランジスタのゲート間には空気が充填された空隙部３２が設けられている。
【００４４】
Ｈｉｇｈ-K絶縁膜である側壁膜３１中では電位勾配が小さくなるため、トンネル酸化膜２の両端部付近の電位は高く保たれる。図１０の中央部の書き込み／消去対象のメモリセルにおいて、比較例の破線（ｂ）より本実施例の実線（ａ）の方で電界が大きくなっているのはこのためである。なお、実線（ａ）において、ゲート中央部より両端部の電界が大きくなっているのは、電荷蓄積層３および電流遮断層４より高い誘電率を有する絶縁膜を側壁膜３１に適用しているためである。一方で、側壁膜３１中での電位勾配が小さい場合、書き込み／消去対象のメモリセルの左右に配置された書き込み／消去対象外のメモリセルのトンネル酸化膜２に掛かる電界も同時に大きくなってしまい、誤書き込み／誤消去が起きる可能性が増える。本実施例の半導体記憶装置７１では、側壁膜３１に接して設けられている空隙部３２により大きな電位勾配が発生するため、メモリセル間の干渉効果を抑制することができる。図１０の左右両端の書き込み／消去対象外のメモリセルにおいて、本実施例の実線（ａ）と比較例の破線（ｂ）で電界が同程度になっているのはこのためである。
【００４５】
以上のとおり、本実施例の半導体記憶装置７１では、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込み／誤消去の抑制を両立させることができる。
【００４６】
ここで、図１０に示す特性はハーフピッチが２４ｎｍ（メモリセルトランジスタのゲート長（Ｌｇ）が２４ｎｍ）の場合のデバイスＣＡＤシミュレーション結果である。ハーフピッチが２４ｎｍよりも大きな半導体記憶装置やハーフピッチが２４ｎｍよりも狭い半導体記憶装置においても同様に、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込みの抑制とを達成することができる。
【００４７】
次に、半導体記憶装置の製造方法について、図１１乃至図１４を参照して説明する。図１１乃至図１４は半導体記憶装置の製造工程を示す断面図である。
【００４８】
図１１に示すように、積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両側面部分の絶縁膜を残置して側壁膜３１を形成する。ここで、側壁膜３１には、比誘電率εが１５の酸化ハフニウム（ＨｆＯ２）膜を用いている。
【００４９】
側壁膜３１形成後、トンネル酸化膜２、制御電極５、及び側壁膜７上に有機絶縁膜を形成し、メモリセルトランジスタのゲート側面部分に電流遮断層４表面と同じ高さになるようにこの有機絶縁膜を残置して充填材３４として埋設する。
【００５０】
次に、図１２に示すように、制御電極５の両側面の露呈した側壁膜３１を選択的にエッチング除去する。エッチング方法としては、例えば、制御電極５及び充填材３４に対して側壁膜３１のエッチング速度の大きなＲＩＥ（reactive  ion  etching）条件を用いる。
【００５１】
続いて、図１３に示すように、制御電極５、側壁膜３１、及び充填材３４上に絶縁膜３３を形成後、例えばＣＭＰ（chemical  mechanical  polishing）法を用いて、制御電極５の表面が露出するまで絶縁膜３３を平坦研磨して、この絶縁膜３３をメモリセルトランジスタのゲート間に埋設する。
【００５２】
そして、図１４に示すように、絶縁膜３３に図示しない開口部を形成し、この開口部から有機絶縁膜である充填材３４をエッチング除去する。エッチング方法としては、例えば長寿命の酸素プラズマを用いて、開口部から遠距離の充填材３４を含めてすべてエッチング除去する。このとき、トンネル酸化膜２、側壁膜７、及び絶縁膜３３はエッチングされない。なお、これ以降の工程については、周知の技術を用いているので図示及び説明を省略する。
【００５３】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ＋層６が設けられ、メモリセルトランジスタのゲートとＮ＋層６が交互に複数配置形成される。Ｎ＋層６の間に、Ｎ＋層６とオーバーラップするように、トンネル酸化膜２上に電荷蓄積層３、電流遮断層４、制御電極５が積層形成される。積層形成される電荷蓄積層３及び電流遮断層４の両端部には、比誘電率が１５の側壁膜３１が設けられる。メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜３１により周囲と分離され、上部が絶縁膜３３により周囲と分離され、比誘電率が１の空気が充填された空隙部９が設けられる。絶縁膜３３は、側壁膜７及び空隙部９上に制御電極５と接するように設けられる。
【００５４】
このため、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込み／誤消去の抑制を両立させることができる。
【実施例３】
【００５５】
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１５は半導体記憶装置を示す断面図である。本実施例では、空気が充填される空隙部の代わりにＬｏｗ−Ｋ膜を設けている。
【００５６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５７】
図１５に示すように、半導体記憶装置７２には、P型シリコンである半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ＋層６が設けられる。図１５は、半導体記憶装置７２のビット線方向の断面図であり、メモリセルトランジスタのゲートとＮ＋層６が交互に複数配置形成される。半導体記憶装置７２は、シリコン窒化膜を電荷蓄積層として使用するチャージトラップ型フラッシュ構造を有するＮＡＮＤ型フラッシュメモリである。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、側壁膜７が設けられる。
【００５８】
メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２と接し、側面が側壁膜７と接する、比誘電率εが２．１の多孔質シリカ膜である絶縁膜４１が設けられる。ここでは、絶縁膜４１に多孔質シリカ膜を用いているが、代わりに比誘電率εが２．６から２．９の範囲のＳｉＯＣ膜やＳｉＯＣＨ膜、比誘電率εが２．２５のポーラスシリカ膜、或いは比誘電率εが１．９から２．３の範囲の有機高分子膜などを用いてもよい。層間絶縁膜である絶縁膜１０は、制御電極５、側壁膜７、及び絶縁膜４１上に設けられる。
【００５９】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ＋層６が設けられ、メモリセルトランジスタのゲートとＮ＋層６が交互に複数配置形成される。Ｎ＋層６の間に、Ｎ＋層６とオーバーラップするように、トンネル酸化膜２上に電荷蓄積層３、電流遮断層４、及び制御電極５が積層形成される。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、比誘電率が１５の側壁膜７が設けられる。メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２と接し、側面が側壁膜７と接し、比誘電率εが２．１の多孔質シリカ膜である絶縁膜４１が設けられる。
【００６０】
このため、実施例１と同様な効果を有する。即ち、本実施例の半導体記憶装置７２では、隣接メモリセルへの誤書き込み／誤消去を抑制しながら、書き込み／消去対象のメモリセルへの書き込み／消去速度を向上させることができる。
【００６１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６２】
例えば、実施例３では、側壁膜７を電荷蓄積層３、電流遮断層４、及び制御電極５の両端部に形成しているが電荷蓄積層３及び電流遮断層４の両端部に形成してもよい。また、実施例では、チャージトラップ型フラッシュ（ＣＴＦ）構造を有するＮＡＮＤ型フラッシュメモリに適用したが、チャージトラップ型フラッシュ（ＣＴＦ）構造を有するＯＲＮＡＮＤ型フラッシュメモリなどにも適用することができる。
【００６３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板と、前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、積層形成された前記電荷蓄積層及び前記電流遮断層の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、前記側壁膜と接し、前記メモリセルトランジスタのゲートの側面部分に埋設され、シリコン熱酸化膜よりも比誘電率が小さい低誘電率絶縁膜とを具備する半導体記憶装置。
【００６４】
（付記２）  前記メモリセルトランジスタはＮＡＮＤ型フラッシュメモリに適用される付記１に記載の半導体記憶装置。
【符号の説明】
【００６５】
１  半導体基板
２  トンネル酸化膜
３  電荷蓄積層
４  電流遮断層
５  制御電極
６  Ｎ＋層
７、３１  側壁膜
８、１０、１２、１４、３３、４１  絶縁膜
９、３２  空隙部
１１  金属配線（ビット線）
１３  側壁部
２１  ハードマスク材
２２  レジスト膜
２３、３４  充填材
７０、７１、７２、８０  半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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