(57)【要約】【課題】従来のデューティ検出回路では、キャパシタに対するプリチャージ後の充放電動作が、通常のデューティ検出動作中の充放電動作とは異なるものとなり、正確なデューティ検出ができなかった。【解決手段】内部クロック信号ＣＬＫがハイレベルを取る期間とロウレベルを取る期間との比（デューティ比）を積算し、電気的に記憶する記憶部（キャパシタＣ１，Ｃ２）と、記憶部（キャパシタＣ１，Ｃ２）における積算動作（デューティ検出動作）を制御する積算動作制御回路４２と、一端が積算動作制御回路４２と接続され、他端が電源線（ＶＤＤ，ＧＮＤ）に接続された定電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）と、積算結果を初期化するプリチャージ回路４３とを備え、プリチャージ回路４３による初期化の実施中に電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）に電流を流すようにする。【選択図】図３
2010193267.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が第１の論理レベルを取る期間と第２の論理レベルを取る期間との比を積算し、該積算の結果を積算結果として電気的に記憶する記憶部と、前記入力信号に応じて、前記記憶部の積算動作を制御する第１の制御回路と、一端が前記第１の制御回路に接続され、他端が電源線に接続された電流回路と、前記記憶部の前記積算結果を初期化する積算初期化回路と、前記積算初期化回路による積算初期化動作の実施中に前記電流回路に電流を流すように前記第１の制御回路を制御する第２の制御回路とを備えることを特徴とする半導体装置。
【請求項２】
前記第２の制御回路は、前記積算動作の実施中に、前記電流回路の前記一端の電位が略一定となるように前記第１の制御回路を制御することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の制御回路は、前記積算初期化動作の終了時の前記電流回路の前記一端の電位と、前記第１の制御回路による積算動作の実施中における前記電流回路の前記一端の電位とが略同一となるように前記第１の制御回路を制御する
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記積算初期化回路は、前記積算初期化動作の実施中に、前記記憶部に初期化電位を供給し、前記第２の制御回路は、前記積算初期化動作の実施中に、前記電流回路と前記初期化電位を供給する第２の電源線とを電気的に接続するように前記第１の制御回路を制御することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の制御回路は、前記積算初期化動作の実施中における前記電流回路の前記一端の電位を略一定とするように前記第１の制御回路を制御することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第２の制御回路は、前記積算初期化動作の実施中に、前記電流回路と前記記憶部とを電気的に接続するように前記第１の制御回路を制御することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２の制御回路は、前記積分初期化動作の活性化又は非活性化を前記入力信号に非同期で制御することを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記記憶部は、前記入力信号が第１の論理レベルの期間において放電され且つ第２の論理レベルの期間において充電されるキャパシタを備え、
前記積算動作は、前記キャパシタの充電又は放電を行う動作であり、
前記第２の制御回路は、前記積算初期化動作の実施中に前記第１の制御回路が前記積算動作を実施するように前記第１の制御回路を制御することを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記入力信号は半導体装置内の内部クロック信号であり、
前記記憶部は、前記クロック信号の第１の論理レベルの期間において放電され且つ第２の論理レベルの期間において充電される第１のキャパシタと、前記クロック信号の第１の論理レベルの期間において充電され且つ第２の論理レベルの期間において放電される第２のキャパシタとを少なくとも有し、
前記第１の制御回路は、
前記クロック信号の第１の論理レベル期間において前記第１のキャパシタの放電を許可する第１の積算トランジスタと、
前記クロック信号の第２の論理レベルの期間において前記第１のキャパシタの充電を許可する第２の積算トランジスタと、
前記クロック信号の第２の論理レベルの期間において前記第２のキャパシタの放電を許可する第３の積算トランジスタと、
前記クロック信号の第１の論理レベル期間において前記第２のキャパシタの充電を許可する第４の積算トランジスタと、
で構成され、
前記電流回路は、
前記第１及び第３の積算トランジスタに第１のノードにより接続され、前記第１及び第３の積算トランジスタに流れるバイアス電流量を規定することによって前記第１及び第２のキャパシタの放電速度を設定する第１のバイアストランジスタと、
前記第２及び第４の積算トランジスタに第２のノードにより接続され、前記第２及び第４の積算トランジスタに流れるバイアス電流量を規定することによって前記第１及び第２のキャパシタの充電速度を設定する第２のバイアストランジスタと、
で構成され、
前記第１の制御回路による前記第１および第２のキャパシタに対する充放電による積算動作の実施中に、前記第１および第２のノードの電位が略一定であるように制御される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第２の制御回路は、前記積算初期化動作の実施中に、前記電流回路と前記記憶部とを前記第２の電源線を介して電気的に接続するように前記第１の制御回路を制御することを特徴とする請求項４に記載の半導体装置。
【請求項１１】
前記第１の制御回路が、第１の主電極が前記第２の電源線に接続され、第２の主電極が前記定電流回路の前記一端と接続され、前記積分初期化動作の実施中には、前記第２の電源線と前記定電流回路とを電気的に接続し、前記積分初期化動作の非実施中には、前記第２の電源線と前記定電流回路とを電気的に非接続とする積算回路プリチャージトランジスタを有することを特徴とする請求項４に記載の半導体装置。
【請求項１２】
前記積算回路プリチャージトランジスタが第１の積算回路プリチャージトランジスタであり、
前記第１の制御回路は、
前記第１の積算回路プリチャージトランジスタと導電型が異なり、第１の主電極が前記第２の電源線に接続され、第２の主電極が前記定電流回路の前記一端と接続された第２の積算回路プリチャージトランジスタを備え、
前記第２の制御回路は、前記積算初期化動作の実施中に、前記第１の積算回路プリチャージトランジスタの制御端子に前記入力信号に同期した第１の制御信号を供給し、前記第２の積算回路プリチャージトランジスタの制御端子に前記第１の制御信号の逆相信号が供給されることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記電流回路が定電流回路であることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
第１のデューティ検出回路と第２のデューティ検出回路とデューティ調整部とを有するＤＬＬ回路を備えた半導体装置であって、
前記第１のデューティ検出回路は、入力信号が第１の論理レベルを取る期間と第２の論理レベルを取る期間との比を積算し、該積算の結果を第１の積算結果として電気的に記憶する第１の記憶部と、前記入力信号に応じて前記第１の記憶部の積算動作を制御する第１の積算制御回路と、一端が前記第１の積算制御回路に接続され、他端が電源線に接続された第１の電流回路と、前記第１の記憶部における積算値を初期化する第１の積算初期化回路とを含み、前記第１の積算初期化回路による前記第１の記憶部の積算初期化動作中に、前記第１の積算制御回路による前記積算動作を継続し、
前記第２のデューティ検出回路は、前記入力信号が前記第１の論理レベルを取る期間と前記第２の論理レベルを取る期間との比を積算し、該積算の結果を第２の積算結果として電気的に記憶する第２の記憶部と、前記入力信号に応じて、前記第２の記憶部の積算動作を制御する第２の積算制御回路と、一端が前記第２の積算制御回路に接続され、他端が電源線に接続された第２の電流回路と、前記第２の記憶部に初期化電位を供給し前記第２の記憶部における前記第２の積算結果を初期化する第２の積算初期化回路とを含み、前記第２の積算初期化回路による前記第２の記憶部の積算初期化動作中に、前記第２の積算制御回路による前記積算動作を停止し且つ前記第２の電流回路の前記一端に前記初期化電位を供給し、
前記デューティ調整部は、前記第１の積算結果又は前記第２の積算結果に基づいて前記入力信号が前記第１の論理レベルを取る期間と前記第２の論理レベルを取る期間との比を調整することを特徴とする半導体装置。
【請求項１５】
前記第１の電流回路が第１の定電流回路であり、
前記第２の電流回路が第２の定電流回路であり、
前記第２の定電流回路を流れる電流量が前記第１の定電流回路を流れる電流量よりも大きいことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第２のデューティ検出回路は、  第１の主電極が前記初期化電位を供給する第２の電源線に接続され第２の主電極が前記第２の定電流回路の前記一端と接続され、前記第２の積算初期化回路による積算初期化動作の実施中には、前記第２の電源線と前記第２の定電流回路とを電気的に接続し、前記積算初期化動作の非実施中には、前記第２の電源線と前記第２の定電流回路とを電気的に非接続とする積算回路プリチャージトランジスタを有することを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記第１の積算結果と前記第２の積算結果とが入力され、前記デューティ調整部に前記第１の積算結果又は前記第２の積算結果のどちらか一方を出力する切り換え器を備え、
前記切り替え器は、前記ＤＬＬ回路が不動作状態から立ち上がり安定に動作するまでの第１の期間は、前記第２の積算結果を前記デューティ調整部に出力し、前記ＤＬＬ回路が安定に動作する第２の期間は、前記第１の積算結果を前記デューティ調整部に出力することを特徴とする請求項１４に記載の半導体装置。
【請求項１８】
前記第２のデューティ検出回路は、前記第１の期間に動作し前記第２の期間に停止することを特徴とする請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部クロックに同期した内部クロックのデューティ誤差を検出するデューティ検出回路を備えた半導体装置に関し、特に、正確なデューティ測定を行なうことができるデューティ検出回路を備える、半導体装置に関するものである。
【背景技術】
【０００２】
外部クロックに同期した内部クロックのデューティ誤差を検出するデューティ検出回路を備えた半導体記憶装置について開示されている（特許文献１を参照）。
【０００３】
この特許文献１に記載のデューティ検出回路を図１１に示す。ただし、図１１は、本発明者が見出した特許文献１の問題点を説明するために、上記特許文献１の図１に、ノードＮ１とノードＮ２の図示を加えたものである。
【０００４】
この特許文献１のデューティ検出回路では、キャパシタＣ１〜Ｃ４を所定の電位にプリチャージ（初期化）を行なう際に、キャパシタＣ１〜Ｃ４（以下キャパシタ部と記載）と積算トランジスタＴｒ１〜Ｔｒ４及びバイアストランジスタＴｒ５，Ｔｒ６（以下充放電部と記載）とを、活性化トランジスタＴｒ１１〜Ｔｒ１４を用いて電気的に非接続状態としている（特許文献１の図６、段落００５７を参照）。
【０００５】
このように、キャパシタ部のプリチャージ期間に、キャパシタ部と充放電部とを電気的に非接続とすることは、プリチャージ終了時、つまり、デューティのサンプリング開始時に、キャパシタ（Ｃ１〜Ｃ４）の電位を所定の電位に初期化し、正確なデューティ測定を行なうために必要である。しかし、本願の発明者は、上記特許文献１に記載されたように、キャパシタ部のプリチャージ時に、キャパシタ部と充放電部とを電気的に非接続とした場合に、デューティが正確に測定できない場合があることを見出した。
【０００６】
図１２は、前述のデューティ検出が正確に測定できない場合について説明するための図である。図１２は、図１１に示す回路のプリチャージ動作前後の動作を示す波形図である。
【０００７】
図１１、図１２を参照すると、キャパシタ（Ｃ１〜Ｃ４）のプリチャージ時（時刻Ｔ０以前）において、ノードＮ１の電位ＶＮ１は、グランド電位（ＧＮＤ）に押し下げられている。また、キャパシタ（Ｃ１〜Ｃ４）のプリチャージ時（時刻Ｔ０以前）において、ノードＮ２の電位ＶＮ２は、電源電位（ＶＤＤ）に引き上げられている。これは、キャパシタ（Ｃ１〜４）のプリチャージ時（時刻Ｔ０以前）において、アクティブ信号ＲＡｃｔＴとアクティブ信号ＦＡｃｔＴとが非活性状態、つまり、トランジスタＴｒ１１〜Ｔｒ１４とが共に非導通状態となることで、ノードＮ１、Ｎ２に流れる電流が遮断され、その結果、ノードＮ１の電位はトランジスタＴｒ６を介して接続されるＧＮＤの電位となり、ノードＮ２の電位はトランジスタＴｒ５を介して接続されるＶＤＤの電位となるためである。
【０００８】
その後、プリチャージ動作が完了（時刻Ｔ０）し、アクティブ信号ＲＡｃｔＴが活性状態となり、デューティ検出動作が開始されると、電位ＶＮ１はＧＮＤからＶ１に上昇し始める（時刻Ｔ１）。また、アクティブ信号ＦａｃｔＴが活性状態となると、電位ＶＮ２はＶＤＤからＶ２に低下し始める（時刻Ｔ２）。ここで、プリチャージ終了直後の放電動作の開始時（時刻Ｔ１）は、ノードＮ１の電位ＶＮ１がＧＮＤであり、放電動作が行われることで、ノードＮ１の電位ＶＮ１がＧＮＤ電位からＶ１に上昇する。このとき、ノードＮ１の寄生容量を充電しノードＮ１の電位がグランドＧＮＤからＶ１に上昇するために、プリチャージ直後の放電動作時の放電速度ＶＳ１は、通常のデューティ検出動作中の放電速度よりも大きくなる（図１２の○印１を参照）。
【０００９】
同様に、充電動作の開始時（時刻Ｔ２）は、ノードＮ２の電位ＶＮ２がＶＤＤであり、充電動作が行われることで、ノードＮ２の電位ＶＮ２がＶＤＤ電位からＶ２に低下する。このとき、ノードＮ２の寄生容量に保持されていた電荷が放電されノードＮ２の電位がＶＤＤからＶ２に低下するために、プリチャージ直後の充電時の充電速度は、通常のデューティ検出動作中の充電速度よりも大きくなる（図１２の○印２を参照）
【００１０】
そもそも、特許文献１に開示されているようなデューティ検出回路では、キャパシタ（Ｃ１〜Ｃ４）を、一定の充放電速度で充放電させることで、クロック信号のデューティ比を正確に検出することができるものである。しかし、上述のようにプリチャージ直後と通常のデューティ検出動作中とでキャパシタの充放電速度が異なる場合、プリチャージ動作後の充放電動作が、通常のデューティ検出動作中（定常動作中）の充放電動作とは異なるものとなる。その結果、正確なデューティ検出が出来なくなるという問題が生じる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−３０３５５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述のように、特許文献１に開示されているようなデューティ検出回路では、プリチャージ直後と通常のデューティ検出動作中とでキャパシタの充放電速度が異なり、プリチャージ動作後の充放電動作が、通常のデューティ検出動作中（定常動作中）の充放電動作とは異なるものとなる。その結果、正確なデューティ検出が出来なくなるという問題が生じていた。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、入力信号（内部クロック信号）が第１の論理レベル（ハイレベル）を取る期間と第２の論理レベル（ロウレベル）を取る期間との比（デューティ比）を積算し、該積算の結果を積算結果として電気的に記憶する記憶部（例えばキャパシタ）と、前記入力信号に応じて、前記記憶部の積算動作（デューティ検出動作）を制御する第１の制御回路（積算制御回路）と、一端が前記第１の制御回路（積算制御回路）に接続され、他端が電源線に接続された電流回路（バイアストランジスタ）と、前記記憶部の前記積算結果を初期化する積算初期化回路（プリチャージ回路）と、前記積算初期化回路（プリチャージ回路）による積算初期化動作の実施中に前記電流回路（バイアストランジスタ）に電流を流すように前記第１の制御回路（積算制御回路）を制御する第２の制御回路（ＤＬＬ制御部）と、を備えることを特徴とする
【発明の効果】
【００１４】
本発明の半導体装置におけるデューティ検出回路は、プリチャージの実施中に電流回路（バイアストランジスタ）に電流を流すように第１の制御回路（積算制御回路）を制御する。すなわち、デューティ検出動作期間とプリチャージ動作期間とで、第１の制御回路（積算制御回路）と電流回路（バイアストランジスタ）との接点の電位が略等しく保たれる構造となっているため、プリチャージ動作直後の記憶部（キャパシタ）の充放電速度が定常状態のデューティ検出動作時の記憶部（キャパシタ）の充放電速度とが略同一となる。従って、本発明の半導体装置におけるデューティ検出回路では、プリチャージ直後の記憶部（キャパシタ）の充放電速度と定常状態のデューティ検出動作時の記憶部（キャパシタ）の充放電速度とのアンバランスが生じず、その結果、正確なデューティ測定を行なうことができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置の第１の実施形態に係るＤＬＬ回路の構成を示すブロック図である。
【図２】図１に示すデューティ判定部の構成を示すブロック図である。
【図３】第１の実施形態におけるデューティ検出回路（Ａ）の回路図である。
【図４】第１の実施形態におけるデューティ検出回路（Ａ）の動作を示す波形図である。
【図５】本発明の半導体装置の第２の実施形態に係るＤＬＬ回路の構成を示すブロック図である。
【図６】第２の実施形態におけるデューティ判定部の構成を示すブロック図である。
【図７】第２の実施形態におけるデューティ検出回路（Ｂ）の回路図である。
【図８】第２の実施形態におけるデューティ検出動作とデューティ判定動作を示す波形図である。
【図９】本発明の第３の実施形態に係るＤＬＬ回路のデューティ判定部の構成を示すブロック図である。
【図１０】図９に示すデューティ判定部におけるデューティ検出回路の切り替えタイミングを示す波形図である。
【図１１】特許文献１に記載のデューティ検出回路の構成を示す回路図である。
【図１２】デューティ検出が正確にできない場合について説明するための図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の半導体装置におけるデューティ検出回路を備えたＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の構成を示すブロック図である。
【００１７】
図１に示すＤＬＬ回路１は、外部クロック信号（外部ＣＬＫ，外部ＣＬＫ＿Ｂ）のデューティを調整するデューティ調整部１０、デューティ調整後の外部クロック信号の位相を調整し内部クロック信号（内部ＣＬＫ，内部ＣＬＫ＿Ｂ）を出力する位相調整部２０、内部クロック信号と外部クロック信号との位相差を検出し、位相差検出の結果を位相調整信号として位相調整部２０に出力する位相判定部３０、内部クロック信号のデューティを検出し、デューティ検出の結果をデューティ調整信号としてデューティ調整部１０に出力するデューティ判定部４０、及び、位相判定部３０とデューティ判定部４０とに制御信号を供給するＤＬＬ制御部１００とを備える。
【００１８】
図２は、図１に示すデューティ判定部４０の構成を示すブロック図である。図２に示すように、デューティ判定部４０は、デューティ検出回路（Ａ）４１とカウンタ回路４４とを備える。
【００１９】
デューティ検出回路（Ａ）４１には、ＤＬＬ制御部１００から、プリチャージ信号ＰＲＥ＿Ｔ、ＰＲＥ＿Ｂと、バイアス信号ＢＩＡＳ＿Ｎ、ＢＩＡＳ＿Ｐとが供給される。また、カウンタ回路４４には、ＤＬＬ制御部１００から、カウンタ更新信号Ｕｐｄａｔｅ＿Ｃが供給され、デューティ検出回路（Ａ）４１からアップ／ダウン信号が供給される。なお、デューディ検出回路（Ａ）４１の詳細については、後述する。
【００２０】
カウンタ回路４４は、デューティ検出回路（Ａ）４１から供給されるアップ／ダウン信号を受けカウント値を変更し、カウンタ更新信号Ｕｐｄａｔｅ＿Ｃの活性化に応じて、カウント値に対応するデューティ調整信号を、デューティ調整部１０に出力する。
【００２１】
第１の実施形態におけるデューティ検出回路（Ａ）４１では、後述の通り、プリチャージ実施期間においても、キャパシタＣ１、Ｃ２の充放電動作は継続されるため、前述の特許文献１に記載されている回路（図１１を参照）のように、プリチャージ信号とアクティブ信号とを内部クロック信号に同期させてタイミング調整を行なう必要がない。このため、内部クロック信号と各々の制御信号とを同期させるためのデューティ検出制御回路（同期化回路）を配置する必要がない。このデューティ検出制御回路（同期化回路）は、消費電力が大きい回路であるため、第１の実施形態におけるデューディ検出回路（Ａ）４１は、特許文献１に記載のデューティ検出回路よりも、低消費電力化が可能である。
【００２２】
図３は、第１の実施形態におけるデューティ検出回路（Ａ）４１の回路図である。
第１の実施形態におけるデューティ検出回路（Ａ）４１は、記憶部であるキャパシタＣ１及びキャパシタＣ２、キャパシタＣ１及びＣ２の充放電動作を制御する積算動作制御回路４２、積算動作制御回路４２とグランドＧＮＤとの間に配置され、制御端子にバイアス信号ＢＩＡＳ＿Ｎが供給される第１のバイアストランジスタＢＴｒ１、積算動作制御回路４２と電源ＶＤＤとの間に配置され、制御端子にバイアス信号ＢＩＡＳ＿Ｐが供給される第２のバイアストランジスタＢＴｒ２、キャパシタＣ１及びＣ２のプリチャージを行なうプリチャージ回路４３、キャパシタＣ１に接続された信号線ＤＣＣ＿ＴとキャパシタＣ２に接続された信号線ＤＣＣ＿Ｂとの電位を比較し、図２のカウンタ回路４４にアップ／ダウン信号を供給する比較回路ＣＭＰとを備える。
【００２３】
ここで、キャパシタＣ１及び２の充放電動作が積算動作、キャパシタＣ１及び２のプリチャージ動作が積算初期化動作、積算動作制御回路４２が第１の制御回路（積算制御回路）、第２の制御回路がＤＬＬ制御部１００、プリチャージ回路４３が積算初期化回路である。また、第１のバイアストランジスタＢＴｒ１又は第２のバイアストランジスタＢＴｒ２が電流回路（または定電流回路）、第２の電源線がプリチャージ用の電源ＰＲＥの電源線である。
【００２４】
キャパシタＣ１の一端は、信号線ＤＣＣ＿Ｔに接続されており、他端はグランドＧＮＤに接続されている。また、キャパシタＣ２の一端は、信号線ＤＣＣ＿Ｂに接続されており、他端はグランドＧＮＤに接続されている。また、キャパシタＣ１及びキャパシタＣ２は、内部ＣＬＫがハイレベル（第１の論理レベル）を取る期間とロウレベルを取る期間（第２の論理レベル）との比（デューティ比）を積算した結果を記録する。
【００２５】
具体的には、キャパシタＣ１は、内部ＣＬＫがハイレベルの期間に放電を行い、内部ＣＬＫがロウレベルの期間に充電を行なう。一方、キャパシタＣ２は、内部ＣＬＫがロウレベルの期間に充電を行い、内部ＣＬＫがハイレベルの期間に放電を行なう。このように、キャパシタＣ１とＣ２とが相補的に充放電を行なうことで、積算制御回路（積算動作制御回路４２）による充電量と放電量との間にバラツキがあったとしても、後述の比較回路ＣＭＰによって、キャパシタＣ１とＣ２との電位を比較しデューティ比を検出することで、積算制御回路（積算動作制御回路４２）での充電量と放電量との間のバラツキを相殺することが出来る。
【００２６】
また、第１のバイアストランジスタＢＴｒ１は第１導電型であるＮ型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）であり、第２のバイアストランジスタＢＴｒ２は第２導電型であるＰ型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）である。
第１のバイアストランジスタＢＴｒ１は、積算動作制御回路４２からグランドＧＮＤに放電される電流の電流量（バイアス電流）を一定に保つ定電流回路である。また、第２のバイアストランジスタＢＴｒ２は、電源ＶＤＤから積算動作制御回路４２に供給される電流量（バイアス電流）を一定に保つ定電流回路である。すなわち、第１のバイアストランジスタＢＴｒ１に流れるバイアス電流を規定することによって、キャパシタＣ１，Ｃ２からの放電速度を設定する。また、第２のバイアストランジスタＢＴｒ２に流れるバイアス電流を規定することによって、キャパシタＣ１，Ｃ２への充電速度を設定する。
【００２７】
この積算動作制御回路４２は、クロック信号（ＣＬＫ）を受けてスイッチング動作する第１及び第２の積算トランジスタＴｒ１、Ｔｒ２と、インバータＩＮＶ１から逆相クロック信号（ＣＬＫ＿Ｂ）を受けてスイッチング動作する第３及び第４の積算トランジスタＴｒ３、Ｔｒ４とを備えている。ここで、第１及び第３の積算トランジスタＴｒ１，Ｔｒ３はＮＭＯＳトランジスタであり、第２及び第４の積算トランジスタＴｒ２，Ｔｒ４はＰＭＯＳトランジスタである。
【００２８】
第１のバイアストランジスタＢＴｒ１は、第１の積算トランジスタＴｒ１の一方の主電極（図３では、ソース）と第３の積算トランジスタＴｒ３の一方の主電極と（図３では、ソース）に、ノードＮ１を介して共通に接続されている。また、第２のバイアストランジスタＢＴｒ２は、第２の積算トランジスタＴｒ２の一方の主電極（図３では、ソース）と第４の積算トランジスタＴｒ４の一方の主電極と（図３では、ソース）に、ノードＮ２を介して共通に接続されている。
【００２９】
プリチャージ回路４３は、一端が電源線ＶＤＤに接続され他端が信号線ＤＣＣ＿Ｔに接続されたトランスファーゲートＴＧ１と、同じく一端が電源線ＶＤＤに接続され他端が信号線ＤＣＣ＿Ｂに接続されたトランスファーゲートＴＧ２と、一端が信号線ＤＣＣ＿Ｔに接続され他端が信号線ＤＣＣ＿Ｂに接続されたとトランスファーゲートＴＧ３とを備える。
【００３０】
トランスファーゲートＴＧ１，ＴＧ２，ＴＧ３は、ＤＬＬ制御部１００から供給されるプリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂが活性状態、即ち、プリチャージ信号ＰＲＥ＿Ｔがハイレベルとなりプリチャージ信号ＰＲＥ＿Ｂがロウレベルとなることに応じて導通状態となり、キャパシタＣ１、Ｃ２のプリチャージ動作を行う。また、トランスファーゲートＴＧ１，ＴＧ２，ＴＧ３は、プリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂが非活性状態、即ち、プリチャージ信号ＰＲＥ＿Ｔがロウレベルとなりプリチャージ信号ＰＲＥ＿Ｂがハイレベルとなることに応じて非導通状態となり、キャパシタＣ１、Ｃ２のプリチャージ動作を終了する。比較回路ＣＭＰは、信号線ＤＣＣ＿Ｔと信号線ＤＣＣ＿Ｂとの電位を比較し、この比較の結果をアップ／ダウン信号としてカウンタ回路４４に出力する。
【００３１】
次に、図４を用いて、第１の実施形態のデューティ検出回路（Ａ）４１の動作について説明する。
図４を参照して、時刻Ｔ１において、プリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂが活性状態となると、図３に示したトランスファーゲートＴＧ１，ＴＧ２，ＴＧ３が導通状態となり、信号線ＤＣＣ＿Ｔと信号線ＤＣＣ＿Ｂとのプリチャージ動作、即ち、キャパシタＣ１とキャパシタＣ２とのプリチャージ動作が開始される。
【００３２】
具体的には、時刻Ｔ１前では、内部クロック信号ＣＬＫがハイレベルを取る期間の積算値に応じた電位にチャージされていた信号線ＤＣＣ＿Ｔ（及びキャパシタＣ１）と、内部クロック信号ＣＬＫがロウレベルを取る期間の積算値に応じた電位にチャージされていた信号線ＤＣＣ＿Ｂ（及びキャパシタＣ２）とを、所定のプリチャージ電位（図４においては、ＶＤＤ／２）にプリチャージチャージする。
【００３３】
時刻Ｔ２において、プリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂが非活性状態になると、トランスファーゲートＴＧ１，ＴＧ２，ＴＧ３が非道通状態となり、信号線ＤＣＣ＿Ｔと信号線ＤＣＣ＿Ｂとのプリチャージ動作、即ち、キャパシタＣ１とキャパシタＣ２とのプリチャージ動作が終了する。
【００３４】
時刻Ｔ３において、ＤＬＬ制御部１００からカウンタ更新信号Ｕｐｄａｔｅ＿Ｃのパルス信号がカウンタ回路４４に供給される。このカウンタ更新信号Ｕｐｄａｔｅ＿Ｃの活性化に応じてカウンタ回路４４は、比較回路ＣＭＰからのアップ／ダウン信号に応じたカウント値の変更を行い、さらに、デューティ調整信号をデューティ調整部１０に出力する。
【００３５】
時刻Ｔ４において、プリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂが再度活性状態となるまでは、図３の積算動作制御回路４２の制御によって、キャパシタＣ１とキャパシタＣ２とは、各々内部クロック信号ＣＬＫ，ＣＬＫ＿Ｂのデューティ比に応じた積算動作（キャパシタの充放電動作）を行なう。
【００３６】
具体的には、積算動作制御回路４２は、内部クロック信号ＣＬＫが第１の論理レベルであるハイレベルを取ることに応じて、キャパシタＣ１からグランドＧＮＤに電荷を放電し、また、電源ＶＤＤからキャパシタＣ２に電荷を充電する。また、積算動作制御回路４２は、内部クロック信号ＣＬＫが第２の論理レベルであるロウレベルを取ることに応じて、電源ＶＤＤからキャパシタＣ１に電荷を充電し、また、キャパシタＣ２からグランドＧＮＤに電荷を放電する。上述のようにキャパシタの充放電動作を繰り返し行うことで、キャパシタＣ１及びキャパシタＣ２は、其々、内部クロック信号ＣＬＫがハイレベルを取る期間とロウレベルを取る期間との比の積算結果を反映した電位となる。
プリチャージ動作実施中（時刻Ｔ１〜Ｔ２）においても、積算動作制御回路４２によるキャパシタＣ１、Ｃ２の充放電動作は継続されるため、プリチャージ中にもキャパシタＣ１、Ｃ２の電位が変化する。
【００３７】
ノードＮ１の電位ＶＮ１は、プリチャージ動作実施中（時刻Ｔ１〜Ｔ２）とプリチャージ動作が実施されていない期間（例えば、時刻Ｔ２〜Ｔ３）とで、略同一の電位（Ｖ１）を取る。同様に、ノードＮ２の電位ＶＮ２は、プリチャージ動作実施中（時刻Ｔ１〜Ｔ２）とプリチャージ動作が実施されていない期間（例えば、時刻Ｔ２〜Ｔ３）とで、略同一の電位（Ｖ２）を取る。
【００３８】
ノードＮ１及びノードＮ２の電位が、各々プリチャージ動作実施中（時刻Ｔ１〜Ｔ２）とプリチャージ動作が実施されていない期間（例えば、時刻Ｔ２〜Ｔ３）とで、略同一であるため、プリチャージ動作終了直後のノードＮ１の寄生容量の充電及びノードＮ２の寄生容量からの放電による充放電速度の変化は起こらない。そのため、プリチャージ動作直後のキャパシタの充放電速度が定常状態のデューティ検出動作時のキャパシタの充放電速度とが略同一となる。従って、本発明におけるデューティ検出回路では、プリチャージ直後のキャパシタの充放電速度と定常状態のデューティ検出動作時のキャパシタの充放電速度とのアンバランスが生じず、その結果、正確なデューティ測定を行なうことが出来るものである。
【００３９】
以上、本発明の第１の実施形態について説明したが、図３に示すデューティ検出回路（Ａ）４１は、入力信号（ＣＬＫ，ＣＬＫ＿Ｂ）が第１の論理レベル（ハイレベル）を取る期間と第２の論理レベル（ロウレベル）を取る期間との比を積算し、該積算の結果を積算結果として電気的に記憶する記憶部（キャパシタＣ１，Ｃ２）と、入力信号に応じて、記憶部の積算動作を制御する第１の制御回路（積算動作制御回路４２）と、一端が第１の制御回路（積算動作制御回路４２）と接続され、他端が電源線（ＶＤＤ，ＧＮＤ）に接続される電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）と、記憶部の積算結果を初期化する積算初期化回路（プリチャージ回路４３）と、積算初期化回路（プリチャージ回路４３）による積算初期化動作（プリチャージ）の実施中に電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）に電流を流すように第１の制御回路（積算動作制御回路４２）を制御する第２の制御回路（ＤＬＬ制御部１００）と、を有して構成される。なお、電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）を定電流回路で構成することが好ましい。
【００４０】
そして、第２の制御回路（ＤＬＬ制御部１００）は、積算動作の実施中に、電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）の一端（ノードＮ１，Ｎ２）の電位が略一定となるように第１の制御回路（積算動作制御回路４２）を制御する。また、第２の制御回路（ＤＬＬ制御部１００）は、積算初期化動作（プリチャージ）の終了時の電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）の一端（ノードＮ１，Ｎ２）の電位と、第１の制御回路（積算動作制御回路４２）による積算動作の実施中における電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）の一端（ノードＮ１，Ｎ２）の電位とが略同一となるように前記第１の制御回路（積算動作制御回路４２）を制御する。
【００４１】
例えば、積算初期化回路（プリチャージ回路４３）による記憶部（キャパシタＣ１，Ｃ２）の積算値の初期化動作（プリチャージ）の実施中においても、積算制御回路（積算動作制御回路４２）による記憶部（キャパシタＣ１，Ｃ２）への積算動作を継続させる。
【００４２】
これにより、初期化動作期間（プリチャージ期間）とデューティ検出動作期間とにおいて、積算回路（積算動作制御回路４２）と定電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）との接点（ノードＮ１，Ｎ２）の電位が略等しく保たれる。このため、本発明の半導体装置におけるデューティ検出回路では、プリチャージ直後の記憶部（キャパシタＣ１，Ｃ２）の充放電速度と定常状態のデューティ検出動作時の記憶部（キャパシタＣ１，Ｃ２）の充放電速度とのアンバランスが生じず、その結果、正確なデューティ測定を行なうことができる。
【００４３】
［第２の実施形態］
デューティ検出をより正確に行うためには、デューティ検出開始時（プリチャージ動作終了時）のキャパシタＣ１、Ｃ２の電位を正確に一致させ、同一の期間デューティ検出を行う必要がある。しかし、第１の実施形態に記載のデューティ検出回路では、プリチャージ動作実施中もキャパシタＣ１，Ｃ２の充放電動作を継続しているため、デューティ検出開始時のキャパシタＣ１、Ｃ２の電位を正確に一致させることが難しい。そのため、第１の実施形態のデューティ検出回路（Ａ）４１では、デューティ検出開始時のキャパシタＣ１、Ｃ２の電位が正確に一致しないことの影響を軽減するために、バイアストランジスタＢＴｒ１、ＢＴｒ２の電流駆動能力（バイアス電流量）を従来のデューティ検出回路よりも低くすることで、プリチャージ期間の充放電動作によるデューティ検出開始時のキャパシタＣ１，Ｃ２の電位差を小さくするようにしている。
【００４４】
ところで、デューティ検出結果を正確に判定するためには、デューティ判定時のキャパシタＣ１、Ｃ２の電位差がある程度大きくなっている必要がある。上述の通り、第１の実施形態のデューティ検出回路では、バイアストランジスタＢＴｒ１，ＢＴｒ２の電流駆動能力（バイアス電流量）を従来のデューティ検出回路よりも低くしている。このため、第１の実施形態のデューティ検出回路において、デューティ判定時のキャパシタＣ１とキャパシタＣ２との電位差を従来のデューティ回路と同等程度にするためには、従来のデューティ検出期間よりも長くデューティ検出を行う必要がある。そのため、第１の実施形態に記載したデューティ検出回路においては、短い期間に正確にデューティ検出を行うことが難しい。
第２の実施形態に示すデューティ検出回路は、これを解決するためのものである。
【００４５】
図５は、第２の実施形態におけるデューティ検出回路を備えたＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の構成を示すブロック図である。
【００４６】
図５のＤＬＬ回路２と図１のＤＬＬ回路１とを比較して、図１に示すＤＬＬ制御部１００が、デューティ判定部４０にカウンタ更新信号Ｕｐｄａｔｅ＿Ｃ、プリチャージ信号ＰＲＥを供給する代わりに、図５に示すＤＬＬ制御部１００が、デューティ判定部５０にデューティ判定活性化信号Ｅｎａｂｌｅ＿Ｄを供給する点が異なる。
【００４７】
図６は、第２の実施形態におけるデューティ判定部５０の構成を示すブロック図である。図６に示すデューティ判定部５０と、図２に示す第１の実施形態のデューティ判定部４０との構成上の変更点は、図６に示すデューティ判定制御回路５２を新たに設けた点である。
【００４８】
デューティ判定制御回路５２は、ＤＬＬ制御部１００から、デューティ判定活性化信号Ｅｎａｂｌｅ＿Ｄと内部クロック信号ＣＬＫ,ＣＬＫ＿Ｂとを受けて、内部クロック信号ＣＬＫに同期した判定信号ｊｄｇ、プリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂ、検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂ、ダミークロック信号ＣＬＫｄｕｍ，ＣＬＫｄｕｍ＿Ｂをデューティ検出回路（Ｂ）５１に供給し、内部クロック信号ＣＬＫ，ＣＬＫ＿Ｂに同期したカウンタ更新信号Ｕｐｄａｔｅ＿Ｃをカウンタ回路４４に供給する。
【００４９】
デューティ判定制御回路５２は、デューティ判定活性化信号Ｅｎａｂｌｅ＿Ｄが活性状態である場合に、後述の通り、内部クロック信号ＣＬＫ，ＣＬＫ＿Ｂに同期したプリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂ、検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂ、ダミークロック信号ＣＬＫｄｕｍ，ＣＬＫｄｕｍ＿Ｂ、カウンタ更新信号Ｕｐｄａｔｅ＿Ｃを出力する。
【００５０】
第２の実施形態のデューティ検出回路（Ｂ）５１では、プリチャージ動作の終了とデューティ検出動作の開始のタイミングを正確に制御するために、プリチャージ信号ＰＲＥ＿Ｔ、ＰＲＥ＿Ｂを内部クロック信号ＣＬＫに同期して制御する必要がある。このため、内部クロック信号ＣＬＫに同期して動作するデューティ判定制御回路５２を設ける必要がある。
【００５１】
図７は、第２の実施形態におけるデューティ検出回路（Ｂ）５１の構成を示す図である。
図７に示すデューティ検出回路（Ｂ）５１と、図３に示す第１の実施形態のデューティ検出回路（Ａ）４１との構成上の相違点は、図７に示すデューティ検出回路（Ｂ）５１では、内部クロック信号ＣＬＫ，ＣＬＫ＿Ｂに代えて検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂを用いる点、プリチャージ動作実施中にノードＮ１、Ｎ２をプリチャージする積算回路プリチャージトランジスタＰＴｒ１〜ＰＴｒ４を設けた点、バイアストランジスタＢＴｒ１、ＢＴｒ２に代えて、バイアストランジスタＢＴｒ３、ＢＴｒ４を設けた点である。すなわち、図７に示す積算動作制御回路５３内には、新たに積算回路プリチャージトランジスタＰＴｒ１〜ＰＴｒ４が設けられている。
【００５２】
積算回路プリチャージトランジスタＰＴｒ１〜ＰＴｒ４の制御端子（ゲート端子）には、ダミークロック信号ＣＬＫｄｕｍ，ＣＬＫｄｕｍ＿Ｂが供給される。バイアストランジスタＢＴｒ３は、図３に示す第１の実施形態のバイアストランジスタＢＴｒ１よりも電流駆動能力（バイアス電流量）が高い。バイアストランジスタＢＴｒ４は、図３に示す第１の実施形態のバイアストランジスタＢＴｒ２よりも電流駆動能力（バイアス電流量）が高い。
【００５３】
比較回路ＣＭＰには、図６に示すデューティ判定制御回路５２から判定信号ｊｄｇが供給され、比較回路ＣＭＰは、判定信号ｊｄｇの活性化に応じて信号線ＤＣＣ＿Ｔと信号線ＤＣＣ＿Ｂとの電位差の比較を行い、この比較結果を図６に示すカウンタ回路４４に供給する。
【００５４】
図８は、第２の実施形態におけるデューティ検出動作とデューティ判定動作を示す波形図である。
【００５５】
図８を参照して、デューティ判定制御回路５２の動作について説明する。尚、図８には示していないが、図８の動作においてＤＬＬ制御部１００からデューティ判定制御回路５２に供給されるデューティ判定活性化信号Ｅｎａｂｌｅ＿Ｄは、常に活性状態であるハイレベルを取っているものとする。
【００５６】
時刻Ｔ０において、デューティ判定制御回路５２は、内部クロック信号ＣＬＫに同期して、プリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂの活性状態とし、ダミークロック信号ＣＬＫｄｕｍ，ＣＬＫｄｕｍ＿Ｂを活性状態とし、デューティ検出回路（Ｂ）５１に出力する。
【００５７】
また、時刻Ｔ１において、プリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂが非活性状態になると、トランスファーゲートＴＧ１，ＴＧ２，ＴＧ３が非道通状態となり、信号線ＤＣＣ＿Ｔと信号線ＤＣＣ＿Ｂとのプリチャージ動作、即ち、キャパシタＣ１とキャパシタＣ２とのプリチャージ動作が終了する。
【００５８】
デューティ判定制御回路５２は、デューティ検出回路（Ｂ）５１でのデューティ検出動作を開始するために、時刻Ｔ１にて内部クロック信号ＣＬＫ、ＣＬＫ＿Ｂに同期した検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂをデューティ検出回路（Ｂ）５１に出力する。
【００５９】
デューティ判定制御回路５２は、検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂをデューティ検出回路（Ｂ）５１に供給し始めた後、所定のデューティ検出期間経過後（図８においては、４クロック後）、時刻Ｔ２において、内部クロック信号ＣＬＫの立ち上がりエッジに同期して検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂを非活性化（ハイインピーダンス状態、Ｈｉ−Ｚ）、同時に判定信号ｊｄｇを活性状態であるハイレベルとする。
【００６０】
判定信号ｊｄｇをハイレベルとした後、所定の判定期間経過後、時刻Ｔ３において、内部ＣＬＫの立ち上がりエッジに同期して、カウンタ更新信号Ｕｐｄａｔｅ＿Ｃを活性状態であるハイレベルとする。
【００６１】
時刻Ｔ４において、内部ＣＬＫ信号の立ち下がりエッジに同期してプリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂを活性状態とすると共に、判定信号ｊｄｇとカウンタ更新信号Ｕｐｄａｔｅ＿Ｃとを共に非活性レベルのロウレベルとする。
【００６２】
時刻Ｔ５において、内部クロック信号に同期したダミークロック信号ＣＬＫｄｕｍ，ＣＬＫｄｕｍ＿Ｂを活性状態とし、デューティ検出回路（Ｂ）５１に出力する。
【００６３】
時刻Ｔ５におけるプリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂの活性化から、所定のプリチャージ期間が経過した後（図８においては、２クロック後）、時刻Ｔ６において、内部クロック信号ＣＬＫの立ち下がりエッジに同期してプリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂを非活性状態とする。
【００６４】
時刻Ｔ７において、検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂを活性状態とし、ダミークロック信号ＣＬＫｄｕｍ，ＣＬＫｄｕｍ＿Ｂを非活性状態であるハイインピーダンス状態（Ｈｉ−Ｚ）とすることで、再びデューティ検出動作を開始させる。
【００６５】
次に、デューティ検出回路（Ｂ）５１の動作について説明する。
時刻Ｔ０において、プリチャージ信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂが活性状態となると、図７に示したトランスファーゲートＴＧ１，ＴＧ２，ＴＧ３が導通状態となり、信号線ＤＣＣ＿Ｔと信号線ＤＣＣ＿Ｂとのプリチャージ動作、即ち、キャパシタＣ１とキャパシタＣ２とのプリチャージ動作が開始される。
【００６６】
また、ダミークロック信号ＣＬＫｄｕｍ，ＣＬＫｄｕｍ＿Ｂが活性化されているため、積算回路プリチャージトランジスタＰＴｒ１〜ＰＴｒ４のスイッチッグ動作により、ノードＮ１、Ｎ２の電位が所定の電位に向けてプリチャージされる（矢付線ａ０を参照）。ここで、プリチャージ終了後のノードＮ１の電位は、定常状態のデューティ検出動作時におけるノードＮ１の電位（Ｖ１）であることが好ましい。同様に、プリチャージ終了後のノードＮ２の電位は、定常状態のデューティ検出動作時におけるノードＮ２の電位（Ｖ２）であることが好ましい。
【００６７】
その後、時刻Ｔ１にて検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂが活性化されると、積算動作制御回路５３によってキャパシタＣ１、Ｃ２の充放電動作が開始される（矢付線ａ１を参照）。
【００６８】
時刻Ｔ２において、検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂが非活性化されると、積算動作制御回路５３におけるキャパシタＣ１、Ｃ２の充放電動作は停止され、信号線ＤＣＣ＿Ｔ、ＤＣＣ＿Ｂの電位は変化しなくなる。また、判定信号ｊｄｇの活性化に応じて、比較回路ＣＭＰが信号線ＤＣＣ＿ＴとＤＣＣ＿Ｂとの電位差を比較し、比較結果をアップ／ダウン信号として、カウンタ回路４４に出力する。ここで、比較回路ＣＭＰは、判定信号ｊｄｇがハイレベルである期間アップ／ダウン信号を出力し続ける。
【００６９】
また、時刻Ｔ２において、検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂ、ダミークロック信号ＣＬＫｄｕｍ，ＣＬＫｄｕｍ＿Ｂが共に非活性状態となるため、ノードＮ１の電位はＧＮＤへと遷移し始め、ノードＮ２の電位はＶＤＤへと遷移し始める（矢付線ａ２，ａ３を参照）。しかし、この時点で積算動作制御回路５３によるキャパシタＣ１、Ｃ２の充放電動作は停止しているため、ノードＮ１、Ｎ２の電位の変化がデューティ検出動作に影響を与えることはない。
【００７０】
時刻Ｔ３において、カウンタ更新信号Ｕｐｄａｔｅ＿Ｃの活性化に応じて、カウンタ回路４４は比較回路ＣＭＰから供給されるアップダウン信号に対応したデューティ調整信号を、図５のデューティ調整部１０へ供給する。
【００７１】
時刻Ｔ４において、プリチャージ信号の活性化に応じて、信号線ＤＣＣ＿Ｔ、ＤＣＣＢの電位（つまり、キャパシタＣ１，Ｃ２）の電位が、プリチャージ電位（図８においては、ＶＤＤ／２）に向かってプリチャージされる（矢付線ａ４を参照）。
【００７２】
時刻Ｔ５において、ダミークロック信号ＣＬＫｄｕｍ，ＣＬＫｄｕｍ＿Ｂの活性化に応じて、ノードＮ１、Ｎ２の電位が所定の電位に向けてプリチャージされる（矢付線ａ５を参照）。ここで、プリチャージ終了後のノードＮ１の電位は、定常状態のデューティ検出動作時におけるノードＮ１の電位（Ｖ１）であることが好ましい。同様に、プリチャージ終了後のノードＮ２の電位は、定常状態のデューティ検出動作時におけるノードＮ２の電位（Ｖ２）であることが好ましい。
【００７３】
時刻Ｔ７において、検出クロック信号ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂの活性化とダミークロック信号ＣＬＫｄｕｍ，ＣＬＫｄｕｍ＿Ｂの非活性化に応じて、デューティ検出動作が開始される（矢付線ａ６を参照）。
【００７４】
このように、第２の実施形態では、例えば、デューティ判定期間（時刻Ｔ２〜Ｔ５）において、ノードＮ１、Ｎ２の電位が定常状態のデューティ検出動作時における電位（Ｖ１又はＶ２）から変化している。しかし、プリチャージ動作時（Ｔ５〜Ｔ６）において、ノードＮ１、Ｎ２の電位もプリチャージされ、プリチャージ動作完了時には、ノードＮ１、Ｎ２の電位は、それぞれＶ１又はＶ２にプリチャージされているため、プリチャージ直後のデューティ検出動作開始時（時刻Ｔ７）における積算動作制御回路５３での充放電動作の速度の変化は起こらない。そのため、プリチャージ動作直後のキャパシタの充放電速度が定常状態のデューティ検出動作時のキャパシタの充放電速度とが略同一となる。従って、本発明におけるデューティ検出回路では、プリチャージ直後のキャパシタの充放電速度と定常状態のデューティ検出動作時のキャパシタの充放電速度とのアンバランスが生じず、その結果、正確なデューティ測定を行なうことが出来るものである。
【００７５】
以上、本発明の第２の実施形態について説明したが、図７に示すデューティ検出回路（Ｂ）５１において、積算動作制御回路５３が第１の制御回路、第２の制御回路がＤＬＬ制御部１００、プリチャージ回路４３が積算初期化回路である。また、第３のバイアストランジスタＢＴｒ３又は第４のバイアストランジスタＢＴｒ４が電流回路（または定電流回路）である。また、積算回路プリチャージトランジスタＰＴｒ１及びＰＴｒ３が第１の積算回路プリチャージトランジスタ、積算回路プリチャージトランジスタＰＴｒ２及びＰＴｒ４が第２の積算回路プリチャージトランジスタである。
【００７６】
そして、図７に示すデューティ検出回路（Ｂ）５１は、入力信号（ＣＬＫｄｅｔ，ＣＬＫｄｅｔ＿Ｂ）が第１の論理レベル（ハイレベル）を取る期間と第２の論理レベル（ロウレベル）を取る期間との比を積算し、該積算の結果を積算結果として電気的に記憶する記憶部（キャパシタＣ１，Ｃ２）と、入力信号に応じて、記憶部の積算動作を制御する第１の制御回路（積算動作制御回路５３）と、一端が第１の制御回路（積算動作制御回路５３）と接続され、他端が電源線（ＶＤＤ，ＧＮＤ）に接続される電流回路（バイアストランジスタＢＴｒ３，ＢＴｒ４）と、記憶部（キャパシタＣ１，Ｃ２）の積算結果を初期化する積算初期化回路（プリチャージ回路４３）と、を有し、
さらに、第１の主電極が第２の電源線（ＰＲＥ）に接続され、第２の主電極が定電流回路（バイアストランジスタＢＴｒ３）の一端（ノードN１）と接続され、積分初期化動作（プリチャージ）の実施中には、第２の電源線（ＰＲＥ）と定電流回路（バイアストランジスタＢＴｒ３）とを電気的に接続し、積分初期化動作（プリチャージ）の非実施中には、第２の電源線（ＰＲＥ）と定電流回路（バイアストランジスタＢＴｒ３）とを電気的に非接続とする第１の積算回路プリチャージトランジスタ（ＰＴｒ１，ＰＴｒ３）を有し、また、第１の積算回路プリチャージトランジスタ（ＰＴｒ１，ＰＴｒ３）と導電型が異なり、第１の主電極が第２の電源線（ＰＲＥ）に接続され、第２の主電極が電流回路（バイアストランジスタＢＴｒ４）の一端（ノードＮ２）と接続された第２の積算回路プリチャージトランジスタ（ＰＴｒ２、ＰＴｒ４）を備える。なお、電流回路（バイアストランジスタＢＴｒ３，ＢＴｒ４）を定電流回路で構成することが好ましい。
これにより、初期化動作期間（プリチャージ期間）とデューティ検出動作期間とにおいて、積算制御回路（積算動作制御回路５３）と定電流回路（バイアストランジスタＢＴｒ３，ＢＴｒ４）との接点（ノードＮ１，Ｎ２）の電位が略等しく保たれる。このため、本発明の半導体装置におけるデューティ検出回路では、プリチャージ直後のキャパシタの充放電速度と定常状態のデューティ検出動作時のキャパシタの充放電速度とのアンバランスが生じず、その結果、正確なデューティ測定を行なうことができる。
【００７７】
［第３の実施形態］
第１の実施形態のデューティ検出回路（Ａ）４１では、上述の通り、短期間でのデューティ検出を行うことが難しい。一方、第２の実施形態（Ｂ）５１に記載の回路は、短期間でのデューティ測定を行なうことは出来るが、デューティ判定部の動作を内部クロック信号に同期して行う必要があるため、同期化回路（デューティ判定制御回路５２）を要するため、消費電力が大きくなってしまう。
【００７８】
ところで、デューティ調整回路を備えるＤＬＬ回路では、デューティ調整を短期間で行なう必要がある場合と、比較的長期間で行なえばよい場合とがある。具体的には、前者（短期間で行なう必要がある場合）は、ＤＬＬ回路が不動作状態から立ち上げる場合である。この場合、調整前の内部クロック信号のデューティ比は、所望のデューティ比の範囲（例えば、デューティ比が５０％）から大きくずれており、さらに、ＤＬＬ回路が安定動作するまでの期間であるＤＬＬロック期間内という限られた期間内に、内部クロック信号のデューティ比を所定の値に調整する必要がある。
【００７９】
しかし、一回のデューティ検出及びデューティ調整動作で調整できるデューティ比の量には制限があるため、ＤＬＬ回路の立ち上げ時においては、デューティ検出及びデューティ判定を頻繁に行なう必要がある。従って、ＤＬＬ回路の立ち上げ時においては、一回のデューティ検出動作を短期間で行う必要がある。一方、後者（比較的長期間で行なえばよい場合）は、ＤＬＬ回路が通常動作状態にある場合である。この場合、内部クロック信号のデューティ比のずれは、ＤＬＬ回路の立ち上げ時に比べ少ないため、頻繁にデューティ検出及びデューティ判定を行なう必要は無い。
【００８０】
第３の実施形態に示すデューティ判定部４０は、上記実情に鑑み、ＤＬＬ回路の立ち上がり時には短期間でデューティ検出及びデューティ判定を行うために、第２の実施形態に示したデューティ検出回路（Ｂ）５１を用いてデューティ検出及びデューティ判定を行い、一方、ＤＬＬ回路が通常動作状態にあるときには、第１の実施形態に示したデューティ検出回路（Ａ）４１を用いてデューティ検出及びデューティ判定を行うことで、ＤＬＬの通常動作時には、デューティ判定制御回路の作を停止し、消費電力を低減する。
【００８１】
図９は、本発明の第３の実施形態に係るデューティ判定部の構成を示すブロック図である。
【００８２】
図９に示すデューティ検出回路（Ａ）４１では、図２に示す第１実施形態のデューティ検出回路（Ａ）４１における、プリチャージ信号ＰＲＥ＿Ｔ、ＰＲＥ＿Ｂに代えて、プリチャージ信号ＰＲＥ１＿Ｔ、ＰＲＥ１＿Ｂをプリチャージ動作の制御に用いる。プリチャージ信号ＰＲＥ１＿Ｔ、ＰＲＥ＿１Ｂは、図２又は図６に示したＤＬＬ制御部１００からデューティ検出回路（Ａ）４１に供給される。
【００８３】
図９に示すデューティ検出回路（Ｂ）５１は、図６に示す第２実施形態のデューティ検出回路（Ｂ）５１における、プリチャージ信号ＰＲＥ＿Ｔ、ＰＲＥ＿Ｂに代えて、プリチャージ信号ＰＲＥ２＿Ｔ、ＰＲＥ２＿Ｂをプリチャージ動作の制御に用いる。プリチャージ信号ＰＲＥ２＿Ｔ、ＰＲＥ＿２Ｂは、デューティ判定制御回路５２Ａから同期化回路を介してデューティ検出回路（Ｂ）５１に供給される。
【００８４】
デューティ検出回路（Ａ）４１において、図３に示す、積算動作制御回路４２からグランドＧＮＤに放電される電流の電流量を一定に保つ定電流回路であるバイアストランジスタＢＴｒ１と、図７に示す、デューティ検出回路（Ｂ）５１において積算動作制御回路５３からグランドＧＮＤに放電される電流の電流量を一定に保つ定電流回路であるバイアストランジスタＢＴｒ３とでは、電流駆動能力が異なる。具体的には、バイアストランジスタＢＴｒ３の電流駆動能力（バイアス電流量）は、ＢＴｒ１の電流駆動能力よりも大きくなるように設定されている。
【００８５】
デューティ検出回路（Ａ）４１において、図３に示す、電源ＶＤＤから積算動作制御回路４２に供給される電流量を一定に保つ定電流回路であるバイアストランジスタＢＴｒ２と、デューティ検出回路（Ｂ）５１において、図７に示す、電源ＶＤＤから積算動作制御回路４２に供給される電流量を一定に保つ定電流回路であるバイアストランジスタＢＴｒ４とでは、電流駆動能力が異なる。具体的には、バイアストランジスタＢＴｒ４の電流駆動能力（バイアス電流量）は、ＢＴｒ２の電流駆動能力よりも大きくなるように設定されている。
【００８６】
切り換え器（Ａ）６１は、ＤＬＬ制御部１００から供給されるロック完了信号によって制御され、ロック完了信号の状態に応じて、デューティ検出回路（Ａ）４１からのアップ／ダウン信号Ａ１とデューティ検出回路（Ｂ）５１からのアップ／ダウン信号Ａ２とのどちらか一方をアップ／ダウン信号としてカウンタ回路４４に出力する回路である。具体的には、ロック完了信号が非活性状態（ロック未完了状態を示す）を取る場合に、アップ／ダウン信号Ａ２を選択し、ロック完了信号が活性状態（ロック完了状態を示す）を取る場合には、アップ／ダウン信号Ａ１を選択する。
【００８７】
切り替え器（Ｂ）６２は、ＤＬＬ制御部１００から供給されるロック完了信号によって制御され、ロック完了信号の状態に応じて、ＤＬＬ制御部１００から供給されるカウンタ更新信号ＵＰｄａｔｅ１＿Ｃとデューティ判定制御回路５２から供給されるカウンタ更新信号ＵＰｄａｔｅ２＿Ｃとのどちらか一方をカウンタ更新信号Ｕｐｄａｔｅ＿Ｃとしてカウンタ回路４４に出力する回路である。具体的には、ロック完了信号が非活性状態（ＤＬＬ回路が立ち上がり中であることを示す）を取る場合に、カウンタ更新信号ＵＰｄａｔｅ２＿Ｃを選択し、ロック完了信号が活性状態（ＤＬＬ回路が通常）を取る場合には、カウンタ更新信号ＵＰｄａｔｅ１＿Ｃを選択する。
【００８８】
デューティ判定制御回路５２Ａは、図６に示す、第２の実施形態のデューティ判定制御回路５２と比べ、ＤＬＬ制御部１００から供給されるデューティ判定活性化信号の代わりに、ＤＬＬ制御部１００から供給されるロック完了信号がインバータＩＮＶ２を介して逆相で供給される点で異なる。デューティ判定制御回路５２Ａは、ロック完了信号が非活性状態の場合に活性化され、ロック完了信号が活性状態となると非活性化（停止状態）される。
【００８９】
ＤＬＬ回路のデューティ判定部を、図９に示したような構成とすることで、第３の実施形態においては、ＤＬＬ回路の立ち上がり期間（ＤＬＬロック期間）は、デューティ検出回路（Ｂ）５１を用いて短期間でデューティ調整を行うことができる。また、ＤＬＬ回路の立ち上げ動作が完了した後（通常動作時）には、デューティ検出回路（Ａ）４１を用いてデューティ検出を行うことで、消費電力の大きな同期化回路を停止することができるため、ＤＬＬの通常動作時の消費電力を低減することが出来る。
【００９０】
図１０は、第３の実施形態におけるＤＬＬ回路のデューティ検出回路の切り替えタイミングを示す波形図である（各ディーティ検出回路（Ａ）４１、およびデューティ検出回路（Ｂ）５１の詳細な動作については、図４、図８を参照）。
【００９１】
図１０に示すように、ＤＬＬ回路ロック中（ロック完了信号が非活性）は、デューティ検出回路（Ａ）４１が非活性状態、デューティ検出回路（Ｂ）５２が活性状態となり、デューティ検出回路（Ｂ）５２によりデューティ検出およびデューティ判定が行われる。また、ＤＬＬ回路ロック後（ロック完了信号が活性）は、デューティ検出回路（Ａ）４１が活性状態、デューティ検出回路（Ｂ）５２が非活性状態となり、デューティ検出回路（Ａ）４１により、デューティ検出およびデューティ判定が行われる。
【００９２】
なお、第３の実施形態では、デューティ検出回路の切り替えタイミングをＤＬＬ回路のロック前とロック完了としたが、切り換えのタイミングはこれに限定されるものではない。例えば、ＤＬＬ回路ロック期間中において、ＤＬＬ立ち上がり直後のデューティ比の粗調整をデューティ検出回路（Ｂ）５１を用いて行い、ＤＬＬ回路ロック期間中であっても、ロック完了直前のデューティの微調整をデューティ検出回路（Ａ）４１を用いて行なうことも出来る。
【００９３】
以上、本発明の第３の実施の形態について説明したが、図９に示すデューティ判定部において、デューティ検出回路（Ａ）４１が第１のデューティ検出回路、デューティ検出回路（Ａ）４１内のキャパシタＣ１，Ｃ２が第１の記憶部、積算動作制御回路４２が第１の積算制御回路、バイアストランジスタ（ＢＴｒ１，ＢＴｒ２）が第１の電流回路、プリチャージ回路４３が第１の積算初期化回路である（図３を参照）。また、デューティ検出回路（Ｂ）５１が第２のデューティ検出回路、デューティ検出回路（Ｂ）５１内のキャパシタＣ１，Ｃ２が第２の記憶部、積算動作制御回路５３が第２の積算制御回路、バイアストランジスタ（ＢＴｒ３，ＢＴｒ４）が第２の電流回路、プリチャージ回路４３が第２の積算初期化回路である（図７を参照）。また、第１のデューティ検出回路内の第１の積算制御回路（積算動作制御回路４２）による積算結果が第１の積算結果であり、第２のデューティ検出回路内の第２の積算制御回路（積算動作制御回路５３）による積算結果が第２の積算結果である。
【００９４】
そして、図９に示す第１のデューティ検出回路（Ａ）４１と第２のデューティ検出回路（Ｂ）５１とデューティ調整部１０とを有するＤＬＬ回路を備えた半導体装置において、第１のデューティ検出回路（Ａ）４１は、入力信号が第１の論理レベル（ハイレベル）を取る期間と第２の論理レベル（ロウレベル）を取る期間との比を積算し、該積算の結果を第１の積算結果として電気的に記憶する第１の記憶部と、入力信号に応じて第１の記憶部の積算動作を制御する第１の積算制御回路（積算動作制御回路４２）と、一端が第１の積算制御回路（積算動作制御回路４２）に接続され、他端が電源線ＶＤＤ，ＧＮＤに接続された第１の電流回路（バイアストランジスタＢＴｒ１，ＢＴｒ２）と、第１の記憶部における積算値を初期化する第１の積算初期化回路（プリチャージ回路）とを含み、第１の積算初期化回路（プリチャージ回路）による第１の記憶部の積算初期化動作中に、第１の積算制御回路（積算動作制御回路４２）による積算動作を継続する。
【００９５】
また、第２のデューティ検出回路（Ｂ）５１は、入力信号が第１の論理レベル（ハイレベル）を取る期間と第２の論理レベル（ロウレベル）を取る期間との比を積算し、該積算の結果を第２の積算結果として電気的に記憶する第２の記憶部と、入力信号に応じて、第２の記憶部の積算動作を制御する第２の積算制御回路（積算動作制御回路５３）と、一端が第２の積算制御回路（積算動作制御回路５３）に接続され、他端が電源線ＶＤＤ，ＧＮＤに接続された第２の電流回路（バイアストランジスタＢＴｒ３，ＢＴＲ４）と、第２の記憶部に初期化電位（ＰＲＥ）を供給し第２の記憶部における第２の積算結果を初期化する第２の積算初期化回路（プリチャージ回路）とを含み、第２の積算初期化回路（プリチャージ回路）による第２の記憶部の積算初期化動作中に、第２の積算制御回路（積算動作制御回路５３）による積算動作を停止し且つ第２の電流回路（バイアストランジスタＢＴｒ３，ＢＴｒ４）の一端（ノードＮ１，Ｎ２）に初期化電位（ＰＲＥ）を供給し、デューティ調整部１０は、第１の積算結果又は第２の積算結果に基づいて入力信号が第１の論理レベルを取る期間と第２の論理レベルを取る期間との比を調整する。なお、第１の電流回路（バイアストランジスタＢＴｒ１、ＢＴｒ２）および第２の電流回路（バイアストランジスタＢＴｒ３、ＢＴｒ４）を定電流回路とすることが好ましい。また、第２の定電流回路（バイアストランジスタＢＴｒ３、ＢＴｒ４）を流れる電流量が第１の定電流回路（バイアストランジスタＢＴｒ１、ＢＴｒ２）を流れる電流量よりも大きいように構成する。
【００９６】
また、第１の積算制御回路（積算動作制御回路４２）おける第１の積算結果と、第２の積算制御回路（積算動作制御回路５３）における第２の積算結果とが入力され、デューティ調整部１０に第１の積算結果又は第２の積算結果のどちらか一方を出力する切り換え器６１を備え、切り替え器６１は、ＤＬＬ回路が不動作状態から立ち上がり安定に動作するまでの第１の期間は、第２の積算結果をデューティ調整部１０に出力し、ＤＬＬ回路が安定に動作する第２の期間は、第１の積算結果を前記デューティ調整部１０に出力する。
【００９７】
以上、本発明の実施の形態について説明したが、本発明の半導体装置におけるデューティ検出回路およびＤＬＬ回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【００９８】
１，２・・・ＤＬＬ回路、１０・・・デューティ調整部、２０・・・位相調整部、３０・・・位相判定部、４０・・・デューティ判定部、４１・・・デューティ検出回路（Ａ）、４２・・・積算動作制御回路、４３・・・プリチャージ回路、４４・・・カウンタ回路、５０・・・デューティ判定部、５１・・・デューティ検出回路（Ｂ）、５２・・・デューティ判定制御回路、５２Ａ・・・デューティ判定制御回路、５３・・・積算動作制御回路、６１，６２・・・切り替え器、１００・・・ＤＬＬ制御部、Ｃ１・・・キャパシタ（第１のキャパシタ）、Ｃ２・・・キャパシタ（第２のキャパシタ）、ＢＴｒ１・・・バイアストランジスタ（第１のバイアストランジスタ）、ＢＴｒ２・・・バイアストランジスタ（第２のバイアストランジスタ）、ＢＴｒ３・・・バイアストランジスタ（第３のバイアストランジスタ），ＢＴｒ４・・・バイアストランジスタ（第４のバイアストランジスタ）、ＰＴｒ１,ＰＴｒ２，ＰＴｒ３，ＰＴｒ４・・・積算回路プリチャージトランジスタ、ＴＧ１，ＴＧ２，ＴＧ３・・・トランスファーゲート、Ｔｒ１・・・第１の積算トランジスタ、Ｔｒ２・・・第２の積算トランジスタ、Ｔｒ３・・・第３の積算トランジスタ、Ｔｒ４・・・第４の積算トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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