(57)【要約】【課題】貼り合わせ基板を用いた場合であっても、素子形成部に大きな欠けやクラック等が入ることを防止しつつ、チップ単体への個片化を行えるようにする。【解決手段】第一基板１１と第二基板１２とを貼り合わせて構成された貼り合わせ基板に対して、前記第一基板１１の側から、当該第一基板１１について設定されたスクライブラインに沿って、当該第一基板１１を分断する第一分断工程と、前記貼り合わせ基板に対して、前記第二基板１２の側から、当該第二基板１２について設定されたスクライブラインに沿って、当該第二基板１２を分断する第二分断工程と、前記第一分断工程および前記第二分断工程を経た後の前記貼り合わせ基板をエキスパンド分離するエキスパンド工程とを経て、半導体装置を製造する。【選択図】図２
2010114288.tif 000002
【特許請求の範囲】
【請求項１】
第一基板と第二基板とを貼り合わせて構成された貼り合わせ基板に対して、前記第一基板の側から、当該第一基板について設定されたスクライブラインに沿って、当該第一基板を分断する第一分断工程と、
前記貼り合わせ基板に対して、前記第二基板の側から、当該第二基板について設定されたスクライブラインに沿って、当該第二基板を分断する第二分断工程と、
前記第一分断工程および前記第二分断工程を経た後の前記貼り合わせ基板をエキスパンド分離するエキスパンド工程と
を含む半導体装置の製造方法。
【請求項２】
第一基板と第二基板とを貼り合わせて構成された貼り合わせ基板に対して、前記第一基板の側から、当該第一基板について設定されたスクライブラインに沿って、当該第一基板を分断する第一分断工程と、
前記第一分断工程を経た後の前記貼り合わせ基板における前記第一基板の側の面を、第三基板の配線形成面上に貼り合せる第三基板貼り合せ工程と、
前記第一分断工程を経た後の前記貼り合わせ基板における前記第二基板の側の面に第四基板を貼り合せる第四基板貼り合せ工程と、
前記貼り合わせ基板に前記第三基板および前記第四基板を貼り合わせて構成された積層体に対して、前記第四基板の側から、前記第二基板について設定されたスクライブラインに沿って、当該第二基板および当該第四基板を分断する第二分断工程と、
前記第二分断工程を経た後の前記積層体をエキスパンド分離するエキスパンド工程と
を含む半導体装置の製造方法。
【請求項３】
前記第一分断工程では、前記第一基板に対してエッチング処理による分断を行う
請求項２記載の半導体装置の製造方法。
【請求項４】
前記第一分断工程では、前記第一基板に対するレーザ照射による改質を行って当該第一基板を分断する
請求項２記載の半導体装置の製造方法。
【請求項５】
前記第二分断工程では、前記第二基板の分断を当該第二基板の厚さ方向途中までで止める
請求項２、３または４記載の半導体装置の製造方法。
【請求項６】
第一基板と第二基板とを貼り合わせて構成された貼り合わせ基板を備え、
前記貼り合わせ基板は、
前記第一基板の側から、当該第一基板について設定されたスクライブラインに沿って、当該第一基板を分断する第一分断工程と、
前記第二基板の側から、当該第二基板について設定されたスクライブラインに沿って、当該第二基板を分断する第二分断工程と、
前記第一分断工程および前記第二分断工程を経た後にエキスパンド分離するエキスパンド工程と
を経て形成されている半導体装置。
【請求項７】
第一基板と第二基板とを貼り合わせて構成された貼り合わせ基板を有する半導体装置を備え、
前記半導体装置における前記貼り合わせ基板は、
前記第一基板の側から、当該第一基板について設定されたスクライブラインに沿って、当該第一基板を分断する第一分断工程と、
前記第二基板の側から、当該第二基板について設定されたスクライブラインに沿って、当該第二基板を分断する第二分断工程と、
前記第一分断工程および前記第二分断工程を経た後にエキスパンド分離するエキスパンド工程と
を経て形成されている電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置および当該半導体装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、基板上の微細化製造技術の進展に伴い、いわゆるマイクロマシンと呼ばれる微小電気機械装置（Micro Electro-Mechanical Systems、以下「ＭＥＭＳ」という。）やそのＭＥＭＳを組み込んだ小型機器等が注目されている。
具体的には、ＭＥＭＳ構造を利用した機能素子の一つとして、例えば角速度や加速度等を検出する慣性センサが知られている。これらは、外部からの慣性力で変位するように支持された振動子の移動によって生じる静電容量変化や振動子を保持する弾性支持体上に形成されたピエゾ抵抗素子や圧電素子の抵抗変化を利用して慣性力を測定している。
このようなＭＥＭＳ構造を利用した機能素子は、半導体プロセスを用いて形成することが可能であり、他の半導体デバイスとのインテグレーション（統合）が容易であるという特徴を有している。
【０００３】
ところで、半導体プロセスでは、半導体基板上に多数の半導体デバイスを形成した後に、当該半導体基板をダイシングしてデバイス（チップ）単体に分割して個片化する、という手順を経ることが一般的である。
チップ単体への個片化は、通常、ダイシングブレードを用いて行われる。すなわち、予め設定されたスクライブラインに沿って、基板表面よりダイシングブレードを用いて一括でダイシングを行うことで、半導体基板をチップ単体に分割するのである。
これに対して、最近は、一括してダイシングを行う際の欠けやクラック等を抑制すべく、スクライブラインの両側に金属膜を形成したり（例えば、特許文献１参照。）、基板表面にコ−テイング剤を塗布すること（例えば、特許文献２参照。）が提案されている。また、ダイシングブレードではなく、エネルギビームを用いてダイシングを行うことも提案されている（例えば、特許文献３，４参照。）。
【０００４】
【特許文献１】特許第２０５２７８９号公報
【特許文献２】特許第３２２１３９４号公報
【特許文献３】特許第３５０９９８５号公報
【特許文献４】特開２００７−８３３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来技術では、複数の基板を貼り合わせて構成された貼り合わせ基板を用いた半導体デバイスについて、これをチップ単体に個片化する場合に、以下のような問題が生じるおそれがある。
【０００６】
例えば、ＭＥＭＳ構造では、ＳＯＩ（Silicon on insulator）基板が用いられることが多い。ＳＯＩ基板は、支持層上にシリコンからなる活性層が積層されてなる貼り合わせ基板である。具体的には、表面に酸化膜（例えば、アモルファス（非晶質）状態のシリコン）を形成したウエハ基板と当該酸化膜を形成していないウエハ基板との二枚を互いに貼り合わせ、その一方の表面を削ることによって構成されたものである。このような構成のＳＯＩ基板では、貼り合せ面で各基板の結晶状態（結晶方位）が異なる。
【０００７】
そのため、ＳＯＩ基板のような貼り合わせ基板に対して、上述した従来技術のように、基板の一方の面側から一括でダイシングを行うと、各基板の貼り合せ面での亀裂の伝播方向が一様にはならない。つまり、当該貼り合せ面での各基板の結晶方位の違いに起因して、それぞれの結晶方位が揃っている場合に比べて、欠けやクラック等が大きくなってしまうことが考えられる。このことは、結晶方位の違いに起因するため、上記特許文献１，２のように金属膜またはコ−テイング剤を用いた場合も、また上記特許文献３，４のようにダイシングブレードではなくエネルギビームを用いた場合にも、起こり得る。
したがって、貼り合わせ基板に対して従来技術による個片化を行うと、各基板の貼り合せ面における欠けやクラック等が、形成する素子の機能に悪影響が及んでしまうおそれがある。特に、ＭＥＭＳ構造のように、構造体内部が気密状態を維持する必要のあるデバイスの場合、当該気密状態を維持できなくなってしまうことが考えられる。また、貼り合せ基板の中間層においてスクライブラインを横断するように配線が存在する場合については、当然ながらダイシングにより当該配線を切ってしまうことになる。
【０００８】
そこで、本発明は、貼り合わせ基板を用いた場合であっても、素子形成部に大きな欠けやクラック等が入ることを防止しつつ、チップ単体への個片化を行うことのできる半導体装置の製造方法、半導体装置および電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記目的を達成するために案出された半導体装置の製造方法で、第一基板と第二基板とを貼り合わせて構成された貼り合わせ基板に対して、前記第一基板の側から、当該第一基板について設定されたスクライブラインに沿って、当該第一基板を分断する第一分断工程と、前記貼り合わせ基板に対して、前記第二基板の側から、当該第二基板について設定されたスクライブラインに沿って、当該第二基板を分断する第二分断工程と、前記第一分断工程および前記第二分断工程を経た後の前記貼り合わせ基板をエキスパンド分離するエキスパンド工程とを含む。
【００１０】
上記手順の半導体装置の製造方法によれば、貼り合わせ基板の両面側から第一基板と第二基板とのそれぞれについての分断を行った後にエキスパンド分離を行うことで、チップ単体への個片化を行うことになる。つまり、第一基板および第二基板についての分断がそれぞれ別個独立して行われ、これら各基板の貼り合わせ面を跨いで一括して行われることがない。したがって、第一基板と第二基板とで結晶方位が異なっていても、その影響（例えば、各基板の貼り合せ面での亀裂の伝播方向が一様にはならないこと。）が、チップ単体への個片化に及んでしまうことがない。
【発明の効果】
【００１１】
本発明によれば、貼り合わせ基板を構成する第一基板と第二基板とで結晶方位が異なる場合であっても、その影響を排除しつつチップ単体への個片化を行うことができる。つまり、第一基板と第二基板とで結晶方位が異なり、各基板の貼り合せ面での亀裂の伝播方向が一様にはならなくても、その影響で素子形成部に欠けやクラック等が生じてしまうことを防止できる。したがって、例えばＭＥＭＳ構造のように構造体内部が気密状態を維持する必要のあるデバイスにおいては、当該気密状態を維持できなくなってしまうことを未然に回避し得るようになる。さらに、第一基板および第二基板についての分断をそれぞれ別個独立して行うので、例えば貼り合せ基板の中間層においてスクライブラインを横断するように配線が存在する場合であっても、当該配線を保護することが可能になる。さらにまた、各基板の分断を別個独立して行うことで、例えば分断にダイシングブレードを用いる場合であれば、各基板を一括して分断するのに比べて、カット深さが浅くなるためブレード刃を短くすることができ、結果としてブレード刃の破損低減が期待できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面に基づき本発明に係る半導体装置の製造方法、半導体装置および電子機器について説明する。
【００１３】
図１は、本発明に係る半導体装置の製造方法の概要を模式的に示す説明図である。
図例のように、ここで説明する半導体装置の製造方法は、半導体プロセスの一工程を構成するもので、半導体基板１上に形成された複数の半導体デバイス２を、デバイス（チップ）単体に分割して個片化するためのものである。
なお、半導体基板１は、複数の基板を貼り合わせて構成された貼り合わせ基板であるものとする。貼り合わせ基板としては、例えばＭＥＭＳ構造を利用した機能素子に用いられるＳＯＩ基板が挙げられる。ただし、ＳＯＩ基板に限定されるものではない。
【００１４】
＜第１の実施の形態＞
ここで、先ず、本発明の第１の実施の形態を説明する。
第１の実施の形態では、分割対象となる半導体基板１が、第一基板と第二基板とを貼り合わせて構成されたもの、すなわち二枚の基板を貼り合わせてなるものである場合を例に挙げる。
【００１５】
［半導体装置の製造方法の説明］
図２は、第１の実施の形態における半導体装置の製造方法の一具体例を示す説明図である。
図例のように、第１の実施の形態では、半導体基板１が、第一基板１１と第二基板１２との貼り合わせによって構成されている。このような半導体基板（以下「貼り合わせ基板」ともいう。）１としては、例えば、熱酸化膜（ただし不図示）を間に挟んだＳＯＩ基板が挙げられる。ＳＯＩ基板である場合、第一基板１１には当該ＳＯＩ基板を構成する活性層が相当し、第二基板１２には当該ＳＯＩ基板を構成する支持層が相当することになる。また、第一基板１１は例えば１０〜５０μｍ程度の厚さで、第二基板１２は例えば４００μｍ程度の厚さで、それぞれ形成されることになる。
ただし、貼り合わせ基板１は、ＳＯＩ基板に限定されることはなく、第一基板１１および第二基板１２として、シリコン基板、ＧａＡｓ基板、ガラス基板等のいずれかを適宜組み合わせて構成されたものであってもよい。
第一基板１１と第二基板１２との貼り合わせは、公知の手法であるＡｕ−Ａｕ接合法、Ａｕ−Ｓｎ接合法の金属接合、常温接合法等による接合を利用して行うことが考えられる。また、一方がガラス基板で形成されている場合には、例えば陽極接合法による接合を利用することも可能である。
【００１６】
このような貼り合わせ基板１について、チップ単体への個片化を行う場合には、先ず、図２（ａ）に示すように、第一基板１１を分断する第一分断工程を実行する。第一分断工程では、貼り合わせ基板１における第二基板１２側の面にダイシングテープ１３を貼付した状態で、当該貼り合わせ基板１における第一基板１１を、当該第一基板１１の側から当該第一基板１１について設定されたスクライブラインに沿って分断する。
【００１７】
このとき、第一基板１１について設定されたスクライブラインは、第二基板１２について設定されたスクライブラインと同一のものでよい。すなわち、第二基板１２について設定されたスクライブラインに対して、基板厚さ方向の延長線上に相当する部分を、第一基板１１についてのスクライブラインとすればよい。ただし、第二基板１２についてのスクライブラインとは別個に設定したものであっても構わない。
【００１８】
また、第一基板１１についての分断は、当該第一基板１１を脆弱化することによって行うことが考えられる。ここで、「脆弱化」とは、基板分断のための一手法のことをいい、当該基板を分断可能な脆弱な状態にすることをいう。具体的には、除去、切断または改質のいずれかを行うことによって、第一基板１１を脆弱な状態にすることが考えられる。
【００１９】
除去による脆弱化は、例えば第一基板１１に対するエッチング処理によって行えばよい。すなわち、第一基板１１に対するエッチング処理により、当該第一基板１１の形成材料をスクライブラインに沿って部分的に除去加工することで、当該第一基板１１を分断可能な状態にするのである。
エッチング処理は、例えばＤＲＩＥ（Deep Reactive Ion Etching）法のドライエッチングにより行うことが考えられる。その場合、先ず、第一基板１１表面にスクライブラインを除去加工するためのマスクパターンを形成して、ＤＲＩＥ法のドライエッチングを行い、第一基板１１に対する脆弱化を行う。
ただし、エッチング処理は、ドライエッチングに限定されるものではなく、例えば化学的ドライエッチングまたはウェットエッチングを用いることもできる。その場合に、ウェットエッチングのエッチング液には、例えばテトラメチルアンモニウムハイドロキシド（ＴＭＡＨ：tetramethylammonium hydroxide）や水酸化カリウム（ＫＯＨ）水溶液等を用いることが考えられる。
【００２０】
切断による脆弱化は、例えば第一基板１１に対するダイシングによって行えばよい。ただし、このときのダイシングは、ハーフカットダイシングとする。すなわち、第一基板１１に対して、ダイシングブレードを用いたハーフカットダイシングを行って、当該第一基板１１の形成材料をスクライブラインに沿って厚さ方向に部分的に切断加工することで、当該第一基板１１を分断可能な状態にするのである。なお、ハーフカットダイシングの深さは、特に限定されるものではなく、第一基板１１の厚さや形成材料等を考慮して、後述するエキスパンド分離で当該第一基板１１を分断し得る量に設定すればよい。
【００２１】
改質による脆弱化は、例えば第一基板１１に対するレーザ加工処理によって行えばよい。すなわち、第一基板１１の内部に焦光点を合わせてレーザ光を照射し、当該第一基板１１の内部にスクライブラインに沿って改質領域（例えば、結晶構造が分断された領域。）を形成することで、当該第一基板１１を分断可能な状態にするのである。このようなレーザ加工処理としては、ステルスダイシングと呼ばれる加工処理が知られている。なお、レーザ加工処理に際しては、第一基板１１の表面近傍に焦光点を合わせると、当該第一基板１１の表面にアブレーションによるパーティクル発生の問題が生じるので、アブレーションが発生しない焦光点の設定が好ましい。
【００２２】
このような第一分断工程の実行により、第一基板１１を脆弱化した後は、続いて、図２（ｂ）に示すように、第二基板１２を分断する第二分断工程を実行する。第二分断工程では、貼り合わせ基板１における第一基板１１側の面にダイシングテープ１４を貼付した状態で、当該貼り合わせ基板１における第二基板１２を、当該第二基板１２の側から当該第二基板１２について設定されたスクライブラインに沿って分断する。
【００２３】
第二基板１２についての分断は、第一基板１１の場合と厚さが相違することから、切断または改質のいずれかによって行うことが考えられる。
【００２４】
切断による分断は、第一分断工程と同様に、第二基板１２に対するダイシングによって行えばよい。ただし、このときのダイシングは、ハーフカットダイシングとする。すなわち、第二基板１２に対して、ダイシングブレードを用いたハーフカットダイシングを行って、当該第一基板１１の形成材料をスクライブラインに沿って厚さ方向に部分的に切断加工するのである。なお、ハーフカットダイシングの深さは、特に限定されるものではないが、後述するエキスパンド分離で第二基板１２を分断し得る量に設定すればよい。具体的には、例えば４００μｍ程度の厚さの第二基板１２に対して、当該第二基板１２におけるダイシング残し量を２０〜１００μｍ程度とすることが考えられる。
【００２５】
改質による分断についても、第一分断工程と同様に行えばよい。すなわち、ステルスダイシングと呼ばれるレーザ加工処理によって、第二基板１２の内部にスクライブラインに沿って改質領域を形成することで、当該第二基板１２を分断可能な状態にする。
【００２６】
その後は、図２（ｃ）に示すように、第一分断工程および第二分断工程を経た後の貼り合わせ基板１に対して、エキスパンド工程を実行する。エキスパンド工程では、貼り合わせ基板１に対してエキスパンド分離を行う。ここで、エキスパンド分離とは、貼り合わせ基板１の面に沿った方向に力を加えて、当該貼り合わせ基板１を第一基板１１および第二基板１２についてのスクライブラインに沿って分断することをいう。なお、エキスパンド分離の手法については、公知技術を利用すればよいため、ここではその詳細な説明を省略する。
【００２７】
エキスパンド分離をした後は、ダイシングテープ１４からの取り外しを行う。ダイシングテープ１４からの取り外しは、例えば紫外光の照射により、当該ダイシングテープ１４の粘着層を硬化させることで、容易に行うことができる。
【００２８】
以上のような第一分断工程、第二分断工程およびエキスパンド工程を経ると、貼り合わせ基板１は、図２（ｄ）に示すように、第一基板１１および第二基板１２についてのスクライブラインによって区分けされるデバイス（チップ）単体に、分割されて個片化されることになる。
【００２９】
図３は、第１の実施の形態におけるスクライブラインの一具体例を示す説明図である。
既に説明したように、第一基板１１についてのスクライブライン（図中における破線参照。）と、第二基板１２についてのスクライブライン（図中における一点鎖線参照。）とは、互いに同一のものでよい。具体的には、図例のように、各スクライブラインを格子状に設定することが考えられる。格子の大きさは、例えば一つの格子の幅が１０〜１００μｍ程度となるように設定することが考えられる。
【００３０】
［半導体装置の説明］
図４は、第１の実施の形態における半導体装置の一具体例を示す外観図である。
図例のように、以上に説明した手順を経て製造される半導体装置としては、第一基板１１と第二基板１２との貼り合わせによって構成され、かつ、例えば平面が四辺形に分割されて個片化されることで構成されたものが挙げられる。
【００３１】
この半導体装置は、上述したように、貼り合わせ基板１の両面側から第一基板１１と第二基板１２とのそれぞれについての分断を行った後にエキスパンド分離を行うことで、個片化されて構成されている。つまり、第一基板１１と第二基板１２との貼り合わせによって構成されるものであっても、第一基板１１および第二基板１２についての分断がそれぞれ別個独立して行われ、これら各基板１１，１２の貼り合わせ面を跨いで一括して行われることがない。したがって、第一基板１１と第二基板１２とで結晶方位が異なっていても、その影響（例えば、各基板１１，１２の貼り合せ面での亀裂の伝播方向が一様にはならないこと。）が、半導体装置の個片化に及んでしまうことがない。
【００３２】
また、このような構成の半導体装置を製造するのにあたり、第一分断工程において、第一基板１１に対する脆弱化をエッチング処理によって行えば、当該脆弱化を適切かつ柔軟に行うことが可能となる。すなわち、エッチング処理によれば、基板形成材料やエッチングガスまたはエッチング液等の選択により、第一基板１１のみを除去し、第二基板１２には影響を及ぼさないようにすることが容易に実現可能となり、これにより脆弱化の適切化が図れる。また、フォトリソグラフィ技術を利用してスクライブラインを特定し得るので、これにより脆弱化の柔軟性も確保することができる。このようなエッチング処理による脆弱化は、第一基板１１の厚さが第二基板１２に比べて十分に薄い場合に適用すると、非常に有効である。
一方、第一分断工程において、第一基板１１に対する脆弱化をレーザ加工処理による改質を利用して行う場合も、レーザ光の照射位置がスクライブラインの位置となるため、当該スクライブラインの設定自由度を十分に確保できる。したがって、第一基板１１の脆弱化について、柔軟な対応が実現可能となる。しかも、レーザ加工処理による場合には、ダイシング等による場合に比べて、スクライブラインの幅を狭くすることができる。そのため、半導体基板１上の限られたスペースを有効に活用する上で非常に好適なものとなる。
また、第二分断工程において、第二基板１２の分断を当該第二基板１２の厚さ方向途中までで止めるハーフカットダイシングによって行えば、当該分断の影響が第一基板１１に及んでしまうことがなくなる。つまり、当該分断の適切化が図れ、チップ単体への個片化の際の欠けやクラック等を防止する上で非常に好適なものとなる。
【００３３】
＜第２の実施の形態＞
次に、本発明の第２の実施の形態を説明する。なお、ここでは、主に、上述した第１の実施の形態との相違点を説明する。
第２の実施の形態では、分割対象となる半導体基板１（図１参照。）が、第一基板および第二基板に加えて第三基板を備えて構成されたもの、すなわち三枚の基板を貼り合わせてなるものである場合を例に挙げる。
【００３４】
［半導体装置の製造方法の説明］
図５は、第２の実施の形態における半導体装置の製造方法の一具体例を示す説明図である。
【００３５】
第２の実施の形態では、第１の実施の形態の場合と同様に、第一基板１１と第二基板１２との貼り合わせによって構成された貼り合わせ基板１について、第一分断工程を実行して、当該第一基板１１に対する脆弱化を行う。そして、第一分断工程の後、図５（ａ）に示すように、脆弱化を行った第一基板１１側の面に、第三基板１５を貼り合わせる。
第三基板１５としては、シリコン基板、ＧａＡｓ基板、ガラス基板等のいずれかを用いることが考えられる。また、第三基板１５の貼り合わせは、公知の手法であるＡｕ−Ａｕ接合法、Ａｕ−Ｓｎ接合法の金属接合、常温接合法等による接合を利用して行うことが考えられる。また、一方がガラス基板で形成されている場合には、例えば陽極接合法による接合を利用することも可能である。
【００３６】
第三基板１５を貼り合わせ後は、続いて、図５（ｂ）に示すように、当該第三基板１５側の面にダイシングテープ１６を貼付した状態で、第二基板１２を分断する第二分断工程を実行する。すなわち、第１の実施の形態の場合と同様に、第二基板１２をスクライブラインに沿って分断する。
【００３７】
その後は、図５（ｃ）に示すように、分断された第二基板１２側の面にダイシングテープ１７を貼付した状態で、第三基板１５を分断する第三分断工程を実行する。第三分断工程では、第三基板１５を、当該第三基板１５の側から当該第三基板１５について設定されたスクライブラインに沿って分断する。第三基板１５について設定されたスクライブラインは、第一基板１１および第二基板１２について設定されたスクライブラインと同一のものでよい。また、このときの分断は、第二分断工程の場合と同様にして行えばよい。ただし、このときの分断をダイシングによって行う場合には、ハーフカットダイシングではなく、第一基板１１に達する深さまでフルカットダイシングを行うものとする。
【００３８】
このような第一分断工程、第二分断工程および第三分断工程を経た後は、図５（ｄ）に示すように、エキスパンド工程を実行する。すなわち、第１の実施の形態の場合と同様に、第一基板１１、第二基板１２および第三基板１５からなる積層体をスクライブラインに沿って分断する。
【００３９】
以上のような各工程を経ると、第一基板１１、第二基板１２および第三基板１５からなる積層体は、図５（ｄ）に示すように、第一基板１１、第二基板１２および第三基板１５についてのスクライブラインによって区分けされるデバイス（チップ）単体に、分割されて個片化されることになる。
【００４０】
図６は、第２の実施の形態におけるスクライブラインの一具体例を示す説明図である。
既に説明したように、第一基板１１についてのスクライブライン（図中における破線参照。）と、第二基板１２および第三基板１５についてのスクライブライン（図中における一点鎖線参照。）とは、それぞれが互いに同一のものでよい。具体的には、図例のように、各スクライブラインを格子状に設定することが考えられる。格子の大きさは、例えば一つの格子の幅が１０〜１００μｍ程度となるように設定することが考えられる。
【００４１】
［半導体装置の説明］
図７は、第２の実施の形態における半導体装置の一具体例を示す外観図である。
図例のように、以上に説明した手順を経て製造される半導体装置としては、第一基板１１、第二基板１２および第三基板１５の貼り合わせによって構成され、かつ、例えば平面が四辺形に分割されて個片化されることで構成されたものが挙げられる。
【００４２】
この半導体装置は、上述したように、第一基板１１、第二基板１２および第三基板１５のそれぞれについて各面側からの分断を行った後にエキスパンド分離を行うことで、個片化されて構成されている。つまり、第一基板１１、第二基板１２および第三基板１５の貼り合わせによって構成されるものであっても、各基板１１，１２，１５についての分断がそれぞれ別個独立して行われ、これら各基板１１，１２，１５の貼り合わせ面を跨いで一括して行われることがない。したがって、各基板１１，１２，１５で結晶方位が異なっていても、その影響（例えば、各基板１１，１２，１５の貼り合せ面での亀裂の伝播方向が一様にはならないこと。）が、半導体装置の個片化に及んでしまうことがない。
【００４３】
なお、第２の実施の形態においても、第一分断工程をエッチング処理もしくはレーザ加工処理を利用して行い、または第二分断工程をハーフカットダイシングによって行うと好適であることについては、上述した第１の実施の形態の場合と全く同様である。
【００４４】
＜第３の実施の形態＞
次に、本発明の第３の実施の形態を説明する。なお、ここでは、主に、上述した第１または第２の実施の形態との相違点を説明する。
第３の実施の形態では、分割対象となる半導体基板１（図１参照。）が、第一基板および第二基板に加えて第三基板を備えて構成されたもの、すなわち三枚の基板を貼り合わせてなるものである場合を例に挙げる。
【００４５】
［半導体装置の製造方法の説明］
図８は、第３の実施の形態における半導体装置の製造方法の一具体例を示す説明図である。
【００４６】
第３の実施の形態においても、第１の実施の形態の場合と同様に、第一基板１１と第二基板１２との貼り合わせによって構成された貼り合わせ基板１について、第一分断工程を実行して、当該第一基板１１に対する脆弱化を行う。このとき、後述するエキスパンド工程でのエキスパンド分離を容易に行い得るように、不要部分となる第一基板１１の一部については（図８（ｄ）中矢印Ａ参照。）、その周囲の面（第三基板２１との貼り合わせ面。）よりも数μｍ程度低くなるように、エッチングしておくことが望ましい。
【００４７】
そして、第一分断工程の後、図８（ａ）に示すように、脆弱化を行った第一基板１１側の面に第三基板２１を貼り合わせる第三基板貼り合せ工程を実行する。
第三基板２１としては、シリコン基板、ＧａＡｓ基板、ガラス基板等のいずれかを用いることが考えられる。
ただし、第三基板２１には、上述した第２の実施の形態の場合とは異なり、第一基板１１との貼り付け面側に、配線層２２が形成されている。配線層２２は、例えばスパッタリングによって、アルミニウム、銅、ケイ素等を主組成とするアルミニウム合金を成膜することによって形成することが考えられる。
第三基板２１の貼り合わせは、公知の手法であるＡｕ−Ａｕ接合法、Ａｕ−Ｓｎ接合法の金属接合、常温接合法等による接合を利用して行えばよい。また、一方がガラス基板で形成されている場合には、例えば陽極接合法による接合を利用することも可能である。
なお、第三基板２１の貼り合わせにあたり、第三基板貼り合せ工程では、当該第三基板２１に配線層２２が形成されていることから、脆弱化を行った第一基板１１側の面を、当該第三基板２１の配線形成面上に貼り合せることになる。また、第三基板２１には配線層２２が形成されていることから、当該第三基板２１の貼り合わせは、当該第三基板２１における配線層２２の形成位置と、第一基板１１における脆弱化の箇所とが、互いに合致するように位置合わせをした状態で、行われるものとする。
【００４８】
第三基板貼り合せ工程の後は、続いて、図８（ｂ）に示すように、当該第三基板２１側の面にダイシングテープ２３を貼付した状態で、第二基板１２を分断する第二分断工程を実行する。すなわち、第１の実施の形態の場合と同様に、第二基板１２をスクライブラインに沿って分断する。
【００４９】
その後は、図８（ｃ）に示すように、分断された第二基板１２側の面にダイシングテープ２４を貼付した状態で、第三基板２１を分断する第三分断工程を実行する。第三分断工程では、第三基板２１を、当該第三基板２１の側から当該第三基板２１について設定されたスクライブラインに沿って分断する。第三基板２１についてのスクライブラインは、上述した第２の実施の形態の場合とは異なり、第一基板１１および第二基板１２についてのスクライブラインと異なる位置に設定されているものとする。また、このときの分断は、第二分断工程の場合と同様にして行えばよい。ただし、このときの分断をダイシングによって行う場合には、ハーフカットダイシングではなく、第一基板１１に達する深さまでフルカットダイシングを行うものとする。
【００５０】
このような第一分断工程、第三基板貼り合せ工程、第二分断工程および第三分断工程を経た後は、図８（ｄ）に示すように、エキスパンド工程を実行する。すなわち、第一基板１１、第二基板１２および第三基板２１からなる積層体に対して、エキスパンド分離を行う。ただし、このとき、第三基板２１についてのスクライブラインは、第一基板１１および第二基板１２についてのスクライブラインと異なる位置に設定されている。そのため、エキスパンド分離を行うと、第一基板１１および第二基板１２の一部が不要部分となるように（図中矢印Ａ参照。）、第一基板１１、第二基板１２および第三基板２１からなる積層体が分断されることになる。
【００５１】
以上のような各工程を経ると、第一基板１１、第二基板１２および第三基板２１からなる積層体は、図８（ｅ）に示すように、第一基板１１、第二基板１２および第三基板２１についてのスクライブラインによって区分けされるデバイス（チップ）単体に、分割されて個片化される（図中矢印Ｂ参照）。
【００５２】
図９は、第３の実施の形態におけるスクライブラインの一具体例を示す説明図である。
第３の実施の形態では、既に説明したように、第三基板２１についてのスクライブライン（図中における二点鎖線参照。）が、第一基板１１についてのスクライブライン（図中における破線参照。）および第二基板１２についてのスクライブライン（図中における一点鎖線参照。）と異なる位置に設定されている。具体的には、第三基板２１についてのスクライブラインが形成する領域内に、第一基板１１および第二基板１２についてのスクライブラインが形成する領域が包含されるように、各スクライブラインが設定されている。
なお、第一基板１１および第二基板１２についてのスクライブラインは、図９（ａ）に示すように、それぞれが互いに同一で、領域の幅が１０〜１００μｍ程度となるように設定することが考えられる。ただし、図９（ｂ）に示すように、同一の領域を画定するものであれば、必ずしも同一である必要はない。
【００５３】
［半導体装置の説明］
図１０は、第３の実施の形態における半導体装置の一具体例を示す外観図である。
図例のように、以上に説明した手順を経て製造される半導体装置としては、第一基板１１、第二基板１２および第三基板２１の貼り合わせによって構成され、エキスパンド分離によりチップ単体への個片化を行った状態である。
なお、上述したように、第三基板２１には配線層２２が形成されており、エキスパンド分離の際に第一基板１１および第二基板１２の一部が不要部分となる。したがって、第３の実施の形態で得られる半導体装置は、第一基板１１および第二基板１２による形成部分の周囲に、第三基板２１上に形成された配線層２２の一部が露出するような構成となる。
【００５４】
この半導体装置は、第一基板１１、第二基板１２および第三基板２１のそれぞれについて各面側からの分断を行った後にエキスパンド分離を行うことで、個片化されて構成されている。つまり、第一基板１１、第二基板１２および第三基板２１の貼り合わせによって構成されるものであっても、各基板１１，１２，２１についての分断がそれぞれ別個独立して行われ、これら各基板１１，１２，２１の貼り合わせ面を跨いで一括して行われることがない。したがって、各基板１１，１２，２１で結晶方位が異なっていても、その影響（例えば、各基板１１，１２，２１の貼り合せ面での亀裂の伝播方向が一様にはならないこと。）が、半導体装置の個片化に及んでしまうことがない。
【００５５】
また、第３の実施の形態で得られる半導体装置では、各基板１１，１２，２１についての分断がそれぞれ別個独立して行われることから、配線層２２が存在していても、当該配線層２２が切断されるのを未然に回避でき、当該配線層２２を適切に保護できる。
このことは、配線層２２が存在する場合のみならず、中空構造が存在する場合についても同様である。すなわち、例えばＭＥＭＳ構造を構成する中空構造が、貼り合わせ積層体の内部に形成されている場合においても、当該中空構造の構成壁を破壊することなく、チップ個片化ができるようになる。
【００５６】
さらに、第３の実施の形態で得られる半導体装置は、配線層２２の一部を露出させる構造であっても、その薄型化の実現が容易なものとなる。
例えば、従来の一般的な積層構造体については、スペーサーを介在させて複数の基板を貼り合せ、これにハーフカットダイシングを繰り返すことで、内側の電極パッドを外部に露出させることが提案されている（例えば、特開２００７−２０８２３０号公報参照。）。ただし、このような積層構造体では、スペーサーを介在させ間隔をあけて各基板を貼り合せるため、その分厚くなり、薄型化できないというおそれがある。また、スペーサーをエポキシ樹脂で貼り合せると、アウトガスの影響で素子部の腐食反応や還元反応等が発生するおそれがある。さらには、基板貼り合せ方向に変位を検出する素子の場合、エポキシ樹脂の厚みバラツキ（数十μｍオーダー）により、変位検出感度バラツキが大きくなってしまうおそれもある。
ところが、第３の実施の形態で得られる半導体装置によれば、各基板１１，１２，２１を直接的に貼り合せているため、全体の厚さが必要以上に厚くなることがない。また、各基板１１，１２，２１の貼り合わせが陽極接合、Ｓｉ接合、金属接合等によるので、アウトガスの影響がなく、気密封止状態を保てる。さらに、貼り合せ方向の厚みバラツキを、数ｎｍオーダー（基板表面ラフネスレベル）にすることも可能となる。これらのことから、第３の実施の形態で得られる半導体装置は、その薄型化を、従来に比べて容易かつ適切に実現することができる。
【００５７】
なお、第３の実施の形態においても、第一分断工程をエッチング処理もしくはレーザ加工処理を利用して行い、または第二分断工程をハーフカットダイシングによって行うと好適であることについては、上述した第１の実施の形態の場合と全く同様である。
【００５８】
＜第４の実施の形態＞
次に、本発明の第４の実施の形態を説明する。なお、ここでも、主として、上述した第１〜第３の実施の形態との相違点を説明する。
第４の実施の形態では、分割対象となる半導体基板１（図１参照。）が、第一基板、第二基板および第三基板に加えて第四基板を備えて構成されたもの、すなわち四枚の基板を貼り合わせてなるものである場合を例に挙げる。
【００５９】
［半導体装置の製造方法の説明］
図１１は、第４の実施の形態における半導体装置の製造方法の一具体例を示す説明図である。
【００６０】
第４の実施の形態においても、第３の実施の形態の場合と同様に、第一基板１１と第二基板１２とからなる貼り合わせ基板１について、第一分断工程を実行して、当該第一基板１１に対する脆弱化を行う。そして、第一分断工程の後、図１１（ａ）に示すように、第三基板貼り合せ工程を実行して、脆弱化を行った第一基板１１側の面を、配線層２２が形成された第三基板２１の配線形成面上に貼り合せる。
【００６１】
第三基板貼り合せ工程の後は、続いて、図１１（ｂ）に示すように、第二基板１２側の面に第四基板２５を貼り合わせる第四基板貼り合せ工程を実行する。
第四基板２５としては、シリコン基板、ＧａＡｓ基板、ガラス基板等のいずれかを用いることが考えられる。また、第四基板２５の貼り合わせは、公知の手法であるＡｕ−Ａｕ接合法、Ａｕ−Ｓｎ接合法の金属接合、常温接合法等による接合を利用して行うことが考えられる。また、一方がガラス基板で形成されている場合には、例えば陽極接合法による接合を利用することも可能である。
【００６２】
第四基板貼り合せ工程の後は、続いて、図１１（ｃ）に示すように、第三基板１５側の面にダイシングテープ２６を貼付した状態で、第二基板１２を分断する第二分断工程を実行する。ただし、第二基板１２側の面には、第四基板２５が貼り合わされている。したがって、第二分断工程では、第二基板１２について設定されたスクライブラインに沿って、当該第二基板１２と第四基板２５とを合わせて分断する。すなわち、第一基板１１、第二基板１２、第三基板２１および第四基板２５とを貼り合わせて構成された積層体に対して、当該第四基板２５の側から、当該第二基板１２と当該第四基板２５とを合わせて分断するのである。
【００６３】
その後は、図１１（ｄ）に示すように、分断された第四基板２５側の面にダイシングテープ２７を貼付した状態で、第三基板２１を分断する第三分断工程を実行する。第三分断工程では、第三基板２１を、当該第三基板２１の側から当該第三基板２１について設定されたスクライブラインに沿って分断する。第三基板２１についてのスクライブラインは、上述した第３の実施の形態の場合と同様に、第一基板１１、第二基板１２および第四基板２５についてのスクライブラインと異なる位置に設定されているものとする。また、このときの分断をダイシングによって行う場合には、ハーフカットダイシングではなく、第一基板１１に達する深さまでフルカットダイシングを行うものとする。
【００６４】
このような第一分断工程、第三基板貼り合せ工程、第四基板貼り合せ工程、第二分断工程および第三分断工程を経た後は、図１１（ｄ）に示すように、エキスパンド工程を実行する。すなわち、第一基板１１、第二基板１２、第三基板２１および第四基板２５からなる積層体に対して、エキスパンド分離を行う。ただし、このとき、第三基板２１についてのスクライブラインは、第一基板１１、第二基板１２および第四基板２５についてのスクライブラインと異なる位置に設定されている。そのため、エキスパンド分離を行うと、第一基板１１、第二基板１２および第四基板２５の一部が不要部分となるように（図中矢印Ｃ参照。）、第一基板１１、第二基板１２、第三基板２１および第四基板２５からなる積層体が分断されることになる。
【００６５】
以上のような各工程を経ると、第一基板１１、第二基板１２、第三基板２１および第四基板２５からなる積層体は、図１１（ｅ）に示すように、第一基板１１、第二基板１２、第三基板２１および第四基板２５についての各スクライブラインによって区分けされるデバイス（チップ）単体に、分割されて個片化される（図中矢印Ｄ参照）。
【００６６】
図１２は、第４の実施の形態におけるスクライブラインの一具体例を示す説明図である。
第４の実施の形態では、既に説明したように、第三基板２１についてのスクライブライン（図中における二点鎖線参照。）が、第一基板１１についてのスクライブライン（図中における破線参照。）並びに第二基板１２および第四基板２５についてのスクライブライン（図中における一点鎖線参照。）と異なる位置に設定されている。具体的には、第三基板２１についてのスクライブラインが形成する領域内に、第一基板１１、第二基板１２および第四基板２５についてのスクライブラインが形成する領域が包含されるように、各スクライブラインが設定されている。
なお、第一基板１１、第二基板１２および第四基板２５についてのスクライブラインは、図１２（ａ）に示すように、それぞれが互いに同一で、領域の幅が１０〜１００μｍ程度となるように設定することが考えられる。ただし、図１２（ｂ）に示すように、同一の領域を画定するものであれば、必ずしも同一である必要はない。
【００６７】
［半導体装置の説明］
図１３は、第４の実施の形態における半導体装置の一具体例を示す外観図である。
図例のように、以上に説明した手順を経て製造される半導体装置としては、第一基板１１、第二基板１２、第三基板２１および第四基板２５の貼り合わせによって構成され、エキスパンド分離によりチップ単体への個片化を行った状態である。
なお、上述したように、第三基板２１には配線層２２が形成されており、しかもエキスパンド分離の際に第一基板１１、第二基板１２および第四基板２５の一部が不要部分となる。したがって、第４の実施の形態で得られる半導体装置は、第一基板１１、第二基板１２および第四基板２５による形成部分の周囲に、第三基板２１上に形成された配線層２２の一部が露出するような構成となる。
【００６８】
この半導体装置は、第一基板１１、第二基板１２、第三基板２１および第四基板２５のそれぞれについて各面側からの分断を行った後にエキスパンド分離を行うことで、個片化されて構成されている。つまり、第一基板１１、第二基板１２、第三基板２１および第四基板２５の貼り合わせによって構成されるものであっても、少なくとも各基板１１，１２，２１についての分断がそれぞれ別個独立して行われ、これら各基板１１，１２，２１の貼り合わせ面を跨いで一括して行われることがない。したがって、各基板１１，１２，２１で結晶方位が異なっていても、その影響（例えば、各基板１１，１２，２１の貼り合せ面での亀裂の伝播方向が一様にはならないこと。）が、半導体装置の個片化に及んでしまうことがない。
【００６９】
また、第４の実施の形態で得られる半導体装置では、少なくとも各基板１１，１２，２１についての分断がそれぞれ別個独立して行われることから、配線層２２が存在していても、当該配線層２２が切断されるのを未然に回避でき、その適切な保護が図れる。
このことは、配線層２２が存在する場合のみならず、中空構造が存在する場合についても同様である。すなわち、例えばＭＥＭＳ構造を構成する中空構造が、貼り合わせ積層体の内部に形成されている場合においても、当該中空構造の構成壁を破壊することなく、チップ個片化ができるようになる。
【００７０】
さらに、第４の実施の形態で得られる半導体装置は、配線層２２の一部を露出させる構造であっても、その薄型化の実現が容易なものとなる。このことは、上述した第３の実施の形態の場合と全く同様である。
また、第４の実施の形態においても、第一分断工程をエッチング処理もしくはレーザ加工処理を利用して行い、または第二分断工程をハーフカットダイシングによって行うと好適であることについては、上述した第１の実施の形態の場合と全く同様である。
【００７１】
［半導体装置の適用例の説明］
以上のような構成の半導体装置の具体例としては、加速度や角速度等を検出する慣性センサが挙げられる。
例えば、加速度を検出する慣性センサとしては、以下に述べる基本構造および動作原理によるものが知られている。慣性センサでは、基板に形成された質量部が加速度に比例した力を受けて変位することで、弾性支持体にたわみが生じる。この弾性支持体の上面側には、各１２ヶ所（計２４ヵ所）の変位検出手段が形成されている。変位検出手段は、弾性支持体上にある２つの直行する検出軸（Ｘ軸とＹ軸）および弾性支持体に垂直な１つの検出軸（Ｚ軸）に対応して、各軸それぞれ４ヶ所のピエゾ抵抗素子または圧電素子で構成されたホイートストンブリッジ回路を用いて構成されている。したがって、弾性支持体にたわみが生じると、変位検出手段が３軸方向の加速度を検出するようになっている（例えば、特開２００３−１７２７４５号公報参照）。
図１４は、慣性力を検出する慣性センサの動作原理を示す信号ブロック図である。図例のように、慣性力の検出には、各慣性センサで得られた信号を増幅するアンプ、温度補正回路、フィルタを、各１系統ずつ設けるようにする。
図１５は、慣性力検出処理の一例を示したフローチャートである。図例の慣性力検出処理では、慣性センサが「加速度」を検出すると、「しきい値範囲」で、検出した加速度が予め慣性センサに設定された検出可能な加速度か否かを判定する。この判定部において、検出した加速度がしきい値範囲であれば「ｙｅｓ」と判定し、所定の処理を実行する。一方、判定部において、検出した加速度がしきい値範囲でない「ｎｏ」と判定した場合は、再度、慣性センサで加速度の検出を行う。
図１６は、慣性センサを含むＳＩＰ（System in a Package）の一具体例を示す概略構成斜視図である。図例のＳＩＰは、１つのパッケージ７１内に、本発明が適用された構成の慣性センサ１００、メモリチップ８１およびＡＳＩＣ（Application Specific Integrated Circuit）チップ９１を搭載してなる。なお、ここで示したＳＩＰは一具体例に過ぎず、上記チップ以外にも如何なる半導体チップも搭載することができ、それらの半導体チップと慣性センサ１００とを組み合わせて、システムが構成されていてもよい。
【００７２】
［半導体装置を備える電子機器の説明］
次に、半導体装置の一具体例である慣性センサを備えて構成された電子機器について、具体例を挙げて説明する。
【００７３】
図１７は、電子機器の一具体例であるハードディスク駆動（Hard disk drive、以下「ＨＤＤ」と略す。）の概略構成を示す説明図である。
図例のＨＤＤ装置１１０は、ベース部材１１１と、これを覆うカバー１１２と、を有している。そして、ベース部材１１１のベース基板１１３上には、磁気ディスク１１４、その駆動モータ１１５、支軸１１６を中心に回動するアクチュエータアーム１１７、その先端部にヘッドサスペンション１１８を介して形成された磁気ヘッド１１９等が設けられている。さらに、ベース基板１１３上には、慣性センサ１００が設置されている。なお、慣性センサ１００は、ベース部材１１１、カバー１１２等に設置することも可能である。
【００７４】
図１８は、電子機器の一具体例であるノート型パーソナルコンピュータの概略構成を示す説明図である。
図例では、ＨＤＤ装置を搭載したノート型パーソナルコンピュータの一例を示しており、（ａ）には表示部を開いた状態を示し、（ｂ）には表示部を閉じた状態を示している。
図例のノート型パーソナルコンピュータ１３０は、本体１３１内に、文字等を入力するとき操作されるキーボード１３２、画像を表示する表示部１３３、ＨＤＤ装置１３４等を含んで構成されている。これらのうち、ＨＤＤ装置１３４は、上述した慣性センサ１００が搭載されたものを用いることにより作製されている。また、慣性センサ１００は、ノート型パーソナルコンピュータ１３０の基板（図示せず）や本体１３１や表示部１３３を構成する筐体の内側の空いている領域に取付けてもよい。
【００７５】
図１９は、電子機器の一具体例であるビデオカメラ装置の概略構成を示す説明図である。
図例のビデオカメラ装置１７０は、本体１７１に、前方を向いた側面に被写体撮影用のレンズ１７２、撮影時のスタート／ストップスイッチ１７３、表示部１７４、ファインダー１７５、撮影した画像を記録するＨＤＤ装置１７６等を含んで構成されている。これらのうち、ＨＤＤ装置１７６は、上述した慣性センサ１００が搭載されたものを用いることにより作製されている。また、慣性センサ１００は、ビデオカメラ装置１７０の基板（図示せず）や本体１７１を構成する筐体の内部側の空いている領域に取付けてもよい。
【００７６】
図２０は、電子機器の一具体例であるゲーム機の概略構成を示す説明図である。
図例のゲーム機１５０は、本体１５１に、画面等を操作する第１操作ボタン群１５２、第２操作ボタン群１５３、画像を表示する表示部１５４、ＨＤＤ装置１５５等を含んで構成されている。これらのうち、ＨＤＤ装置１５５は、上述した慣性センサ１００が搭載されたものを用いることにより作製されている。また、慣性センサ１００は、ゲーム機１５０の基板（図示せず）や本体１５１を構成する筐体の内部側の空いている領域に取付けてもよい。
【００７７】
図２１は、電子機器の一具体例である携帯端末装置の概略構成を示す説明図である。
図例では、携帯端末装置の一例として携帯電話機を示しており、（ａ）は開いた状態での正面図、（ｂ）はその側面図、（ｃ）は閉じた状態での正面図、（ｄ）は左側面図、（ｅ）は右側面図、（ｆ）は上面図、（ｇ）は下面図である。
図例の携帯電話機１９０は、上側筐体１９１、下側筐体１９２、連結部（ここではヒンジ部）１９３、ディスプレイ１９４、サブディスプレイ１９５、ピクチャーライト１９６、カメラ１９７、加速度センサ１９８等を含んで構成されている。これらのうち、加速度センサ１９８は、上述した慣性センサ１００を用いることにより作製される。また、加速度センサ１９８は、携帯電話機１９０の上側筐体１９１の内部側の他の位置、下側筐体１９２の内部側の空いている領域に取付けてもよい。
【００７８】
なお、上述した第１〜第４の実施の形態では、本発明の好適な実施具体例を説明したが、本発明はその内容に限定されるものではなく、その要旨を逸脱しない範囲で適宜変更することが可能である。
例えば、上述した実施の形態では、半導体装置の一具体例として慣性センサを挙げたが、他の半導体装置であっても、貼り合わせ基板を用いて構成されたものであれば、本発明を適用することが可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明に係る半導体装置の製造方法の概要を模式的に示す説明図である。
【図２】本発明の第１の実施の形態における半導体装置の製造方法の一具体例を示す説明図である。
【図３】本発明の第１の実施の形態におけるスクライブラインの一具体例を示す説明図である。
【図４】本発明の第１の実施の形態における半導体装置の一具体例を示す外観図である。
【図５】本発明の第２の実施の形態における半導体装置の製造方法の一具体例を示す説明図である。
【図６】本発明の第２の実施の形態におけるスクライブラインの一具体例を示す説明図である。
【図７】本発明の第２の実施の形態における半導体装置の一具体例を示す外観図である。
【図８】本発明の第３の実施の形態における半導体装置の製造方法の一具体例を示す説明図である。
【図９】本発明の第３の実施の形態におけるスクライブラインの一具体例を示す説明図である。
【図１０】本発明の第３の実施の形態における半導体装置の一具体例を示す外観図である。
【図１１】本発明の第４の実施の形態における半導体装置の製造方法の一具体例を示す説明図である。
【図１２】本発明の第４の実施の形態におけるスクライブラインの一具体例を示す説明図である。
【図１３】本発明の第４の実施の形態における半導体装置の一具体例を示す外観図である。
【図１４】慣性力を検出する慣性センサの動作原理を示す信号ブロック図である。
【図１５】慣性力検出処理の一例を示したフローチャートである。
【図１６】慣性センサを含むＳＩＰの一具体例を示す概略構成斜視図である。
【図１７】電子機器の一具体例であるＨＤＤの概略構成を示す説明図である。
【図１８】電子機器の一具体例であるノート型パーソナルコンピュータの概略構成を示す説明図である。
【図１９】電子機器の一具体例であるビデオカメラ装置の概略構成を示す説明図である。
【図２０】電子機器の一具体例であるゲーム機の概略構成を示す説明図である。
【図２１】電子機器の一具体例である携帯端末装置の概略構成を示す説明図である。
【符号の説明】
【００８０】
１…半導体基板（貼り合わせ基板）、１１…第一基板、１２…第二基板、１５，２１…第三基板、２２…配線層、２５…第四基板、１００…慣性センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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