(57)【要約】【課題】可変抵抗素子と非オーミック素子とで構成された不揮発性メモリセルの特性の劣化を抑制できる半導体装置を提供すること。【解決手段】半導体装置は、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子７と、可変抵抗素子７に直列に接続された非オーミック素子Ｄとを含む不揮発性メモリセルとを具備し、非オーミック素子Ｄは、第１導電型不純物を含む第１導電型半導体層２と、第１導電型半導体層２上に設けられ、第１導電型不純物を含む絶縁層３と、絶縁層３上に設けられ、第２導電型不純物を含む第２導電型半導体層４とを備えている。【選択図】      図１
2010114220.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、
前記非オーミック素子は、第１導電型不純物を含む第１導電型半導体層と、前記第１導電型半導体層上に設けられ、前記第１導電型不純物を含む絶縁層と、前記絶縁層上に設けられ、第２導電型不純物を含む第２導電型半導体層とを備えていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、
前記非オーミック素子は、第１導電型不純物を含む第１の第１導電型半導体層と、前記第１の第１導電型半導体層上に設けられ、前記第１導電型不純物を含み、かつ、前記第１の第１導電型半導体層よりも前記第１導電型不純物の濃度が低い第２の第１導電型半導体層と、前記第２の第１導電型半導体層上に設けられ、第２導電型不純物を含む第２導電型半導体層と、前記第１の第１導電型半導体層と前記第２の第１導電型半導体層との間に設けられ、前記第１導電型不純物の拡散を防止するための拡散防止膜とを備えていることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、
前記非オーミック素子は、第１の導電層と、前記第１の導電層上に設けられた絶縁層と、前記絶縁層上に設けられた第２の導電層と、前記第１の導電層と前記絶縁層との間に設けられた第１の拡散防止膜と、前記絶縁層と前記第２の導電層との間に設けられた第２の拡散防止膜とを備え、前記第１および第２の導電層は、第１および第２の半導体層、または、第１および第２の金属層であり、前記第１の拡散防止膜は前記第１の導電層に含まれる元素の前記絶縁層への拡散を防止し、前記第２の拡散防止膜は前記第２の導電層に含まれる元素の前記絶縁層への拡散を防止することを特徴とする半導体装置。
【請求項４】
半導体基板上に、第１導電型不純物を含む第１の不純物拡散源を形成する工程と、
前記第１の不純物拡散源上に、第１のアンドープ半導体層を形成する工程と、
前記第１のアンドープ半導体層上に前記第１導電型不純物を含む絶縁層を形成する工程と、
前記絶縁層上に、第２のアンドープ半導体層を形成する工程と、
前記第２のアンドープ半導体層上に、第２導電型不純物を含む第２の不純物拡散源を形成する工程と、
前記第２の不純物拡散源上に、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子を形成する工程と
加熱処理により、前記第１導電型不純物および前記第２導電型不純物の拡散および活性化を行うことにより、前記第１のアンドープ半導体層を第１導電型半導体層に変え、前記第２のアンドープ半導体層を第２導電型半導体層に変える工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に、第１導電型不純物を含む第１の半導体層を形成する工程と、
前記第１の半導体層上に、前記第１導電型不純物の拡散を防止するための拡散防止膜を形成する工程と、
前記拡散防止膜上に、前記第１導電型不純物を含み、かつ、前記第１の半導体層よりも前記第１導電型不純物の濃度が低い第２の半導体層を形成する工程と、
前記第２の半導体層上に、第２導電型不純物を含む第３の半導体層を形成する工程と、
前記第２の半導体層上に、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子を形成する工程と
加熱処理により、前記第１および前記第２導電型不純物を活性化させ、前記第１の半導体層を第１の第１導電型半導体層に変え、前記第２の半導体層を第２の第１導電型半導体層に変え、前記第３の半導体層を第２導電型半導体層に変える工程と
を含むことを特徴する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子と非オーミック素子とで構成された不揮発性メモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
次世代の不揮発性メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory）やＰＣＲＡＭ（Phase Change Random Access Memory）が注目されている（特許文献１）。その理由の一つとして、クロスポイント構造とすることで、メモリセルアレイ下にその読み出し回路を形成することができ、チップ面積をほぼメモリセルアレイの面積に等しくできることがある。
【０００３】
この種の不揮発性メモリでは、不揮発性メモリ素子として、抵抗値の異なる状態を情報として記憶する可変抵抗素子が用いられる。ＦＥＴを用いずにクロスポイント構造を実現するためには、非オーミック素子（例えばダイオード）が必要となる。メモリセルは、可変抵抗素子と非オーミック素子とが積層された構造を取り、非オーミック素子は可変抵抗素子に対して直列に接続される。
【０００４】
上述した非オーミック素子としてのダイオードは、具体的には、例えば、ＰＩＮダイオードやキャパシタである。現状、このＰＩＮダイオードは、イオン注入プロセスを用いて形成されている。イオン注入プロセスを用いることで、深さ方向のＰＮジャンクションの位置を精度良くコントロールできる。
【０００５】
しかし、ＰＩＮダイオードを形成する場合、イオン注入後に行われるアニールによって、高濃度領域から低濃度領域への不純物の拡散があるため、ＰＩＮダイオードのＩ層の濃度が高くなってしまうという問題がある。上記Ｉ層の濃度上昇は、メモリセルの特性の劣化を招く
また、薄いキャパシタを形成する場合も同様に、成膜工程や他の工程の熱工程等によって、メモリセルの特性の劣化を招く。
【特許文献１】特開２００７−１６５８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、可変抵抗素子と非オーミック素子とで構成された不揮発性メモリセルの特性の劣化を抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、前記非オーミック素子は、第１導電型不純物を含む第１導電型半導体層と、前記第１導電型半導体層上に設けられ、前記第１導電型不純物を含む絶縁層と、前記絶縁層上に設けられ、第２導電型不純物を含む第２導電型半導体層とを備えていることを特徴とする。
【０００８】
本発明の他の態様による半導体装置は、半導体基板と、前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、前記非オーミック素子は、第１導電型不純物を含む第１の第１導電型半導体層と、前記第１の第１導電型半導体層上に設けられ、前記第１導電型不純物を含み、かつ、前記第１の第１導電型半導体層よりも前記第１導電型不純物の濃度が低い第２の第１導電型半導体層と、前記第２の第１導電型半導体層上に設けられ、第２導電型不純物を含む第２導電型半導体層と、前記第１の第１導電型半導体層と前記第２の第１導電型半導体層との間に設けられ、前記第１導電型不純物の拡散を防止するための拡散防止膜とを備えていることを特徴とする。
【０００９】
本発明の他の態様による半導体装置は、半導体基板と、前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、前記非オーミック素子は、第１の導電層と、前記第１の導電層上に設けられた絶縁層と、前記絶縁層上に設けられた第２の導電層と、前記第１の導電層と前記絶縁層との間に設けられた第１の拡散防止膜と、前記絶縁層と前記第２の導電層との間に設けられた第２の拡散防止膜とを備え、前記第１および第２の導電層は、第１および第２の半導体層、または、第１および第２の金属層であり、前記第１の拡散防止膜は前記第１の導電層に含まれる元素の前記絶縁層への拡散を防止し、前記第２の拡散防止膜は前記第２の導電層に含まれる元素の前記絶縁層への拡散を防止することを特徴とする。
【００１０】
本発明の一態様による半導体装置の製造方法は、半導体基板上に、第１導電型不純物を含む第１の不純物拡散源を形成する工程と、前記第１の不純物拡散源上に、第１のアンドープ半導体層を形成する工程と、前記第１のアンドープ半導体層上に前記第１導電型不純物を含む絶縁層を形成する工程と、前記絶縁層上に、第２のアンドープ半導体層を形成する工程と、前記第２のアンドープ半導体層上に、第２導電型不純物を含む第２の不純物拡散源を形成する工程と、前記第２の不純物拡散源上に、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子を形成する工程と加熱処理により、前記第１導電型不純物および前記第２導電型不純物の拡散および活性化を行うことにより、前記第１のアンドープ半導体層を第１導電型半導体層に変え、前記第２のアンドープ半導体層を第２導電型半導体層に変える工程とを含むことを特徴とする。
【００１１】
本発明の他の態様による半導体装置の製造方法は、半導体基板上に、第１導電型不純物を含む第１の半導体層を形成する工程と、前記第１の半導体層上に、前記第１導電型不純物の拡散を防止するための拡散防止膜を形成する工程と、前記拡散防止膜上に、前記第１導電型不純物を含み、かつ、前記第１の半導体層よりも前記第１導電型不純物の濃度が低い第２の半導体層を形成する工程と、前記第２の半導体層上に、第２導電型不純物を含む第３の半導体層を形成する工程と、前記第２の半導体層上に、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子を形成する工程と加熱処理により、前記第１および前記第２導電型不純物を活性化させ、前記第１の半導体層を第１の第１導電型半導体層に変え、前記第２の半導体層を第２の第１導電型半導体層に変え、前記第３の半導体層を第２導電型半導体層に変える工程とを含むことを特徴する。
【発明の効果】
【００１２】
本発明によれば、可変抵抗素子と非オーミック素子とで構成された不揮発性メモリセルの特性の劣化を抑制できる半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１４】
（第１の実施形態）
以下の実施形態では、第１導電型をＮ型、第２導電型をＰ型として説明する。
【００１５】
図１は、第１の実施形態に係る不揮発性メモリセルを示す断面図である。
【００１６】
図中、１は図示しない半導体基板上に設けられたＮ型不純物の拡散源（Ｎ型不純物拡散源）を示しており、このＮ型不純物拡散源１上には、ＰＩＮダイオード（非オーミック素子）ＤのＮ層（カソード）を構成する、高不純物濃度のＮ型シリコン層２が設けられている。Ｎ型シリコン層２中のＮ型不純物の平均濃度は、例えば、１×１０20ｃｍ-3である。Ｎ型シリコン層２中のＮ型不純物は、Ｎ型不純物拡散源１から供給されたものである。Ｎ型不純物拡散源１は、例えば、ＰＳＧ(Phosphor-silicate Glass)膜である。半導体基板は、例えば、シリコン基板またはＳＯＩ基板である。
【００１７】
Ｎ型シリコン層２上には、ＰＩＮダイオードＤのＩ層３（Ｉｎｔｒｉｎｓｉｃ層）が設けられている。Ｉ層３は、低不純物濃度のシリコン層３1 と、このシリコン層３1 上に設けられた薄い絶縁層３2 （Ｉｎｓｕｌａｔｏｒ層）と、この絶縁層３2 上に設けられた低不純物濃度のシリコン層３3 とを含む。低不純物濃度のシリコン層３1 ,３3 は、Ｎ型シリコン層またはＰ型シリコン層というよりも真性シリコン層（Ｉｎｔｒｉｎｓｉｃ層）に近い性質を持つシリコン層（低不純物濃度の真性シリコン層）である。絶縁層３2 の厚さは、例えば、数ｎｍである。絶縁層３2 はＮ型層不純物を含んでいる。絶縁層３2 中のＮ型不純物の平均濃度は、Ｎ型シリコン層２中のＮ型不純物の平均濃度よりも低い。絶縁層３2 中のＮ型不純物の平均濃度は、例えば、１×１０17ｃｍ-3である。絶縁層３2 は、具体的には、ＰＳＧ膜である。
【００１８】
従来のＰＩＮダイオードのＩ層は、低不純物濃度のシリコン層のみで構成され、絶縁層３のような不純物を含む薄い絶縁層を備えていない。
【００１９】
Ｉ層３上には、ＰＩＮダイオードＤのＰ層（アノード）を構成する、高不純物濃度のＰ型シリコン層４が設けられている。Ｐ型シリコン層４中のＰ型不純物の平均濃度は、例えば、１×１０20ｃｍ-3である。Ｐ型シリコン層４上にはＰ型不純物の拡散源（Ｐ型不純物拡散源）５が設けられている。Ｐ型シリコン層４中のＰ型不純物は、Ｐ型不純物拡散源５から供給されたものである。Ｐ型不純物拡散源１は、例えば、ＢＳＧ(Boron Silicate Glass)膜である。
【００２０】
Ｐ型不純物拡散源５上にはバリアメタル膜６が設けられている。バリアメタル膜６は、例えば、ＴｉＮ膜である。バリアメタル膜６上には、抵抗値の異なる状態を情報（データ）として記憶する不揮発性メモリ素子としての可変抵抗素子７が設けられている。
【００２１】
可変抵抗素子７は、与えられる電圧または電流によって電気抵抗が変化する膜（記憶材料膜）で構成されている。記憶材料膜が電圧（電界）によって電気抵抗が変化する材料で構成されている場合、上記の不揮発性メモリセルはＲｅＲＡＭセルとなる。記憶材料膜が電流によって相状態（結晶状態、非晶質状態）が変化し、電気抵抗が変化する材料で構成されている場合、上記の不揮発性メモリセルはＰＣＲＡＭセルとなる。
【００２２】
このように本実施形態の不揮発性メモリセルは、材料の抵抗変化を利用してデータを記憶する不揮発性メモリ素子（可変抵抗素子７）と、非オーミック素子であるＰＩＮダイオードＤ（１，２，３，４，５）とが直列に接続された構成を有する。
【００２３】
図２および図３は、本実施形態の不揮発性メモリセルの製造方法を説明するための断面図である。
【００２４】
まず、図２に示すように、図示しない半導体基板上に、Ｎ型不純物拡散源１、Ｎ型シリコン層２となるアンドープシリコン層２ａ、上述した低不純物濃度の薄い絶縁層となるＮ型層不純物を含む絶縁層３ａ、Ｐ型シリコン層となるアンドープシリコン層４ａ、Ｐ型不純物拡散源５、バリアメタル膜６、次工程（図３の工程）で可変抵抗素子の形状に加工される記憶材料膜７が順次形成される。
【００２５】
ここでは、Ｎ型不純物拡散源１および絶縁層３ａはＰＳＧ膜、Ｐ型不純物拡散源５はＢＳＧ膜である。また、アンドープシリコン層２ａ，４ａは、アモルファスシリコン層でも構わないし、あるいは、多結晶シリコン層でも構わない。
【００２６】
次に、図３に示すように、周知のリソグラフィプロセスおよびエッチングプロセスを用いて、記憶材料膜７、バリアメタル膜６、Ｐ型不純物拡散源５、アンドープシリコン層４ａ、絶縁層３ａ、アンドープシリコン層２ａおよびＮ型不純物拡散源１で構成された積層体をメモリセル状に加工する。
【００２７】
その後、例えば、７００−１１００℃のスパイクアニールにより、Ｎ型不純物拡散源１中のＮ型不純物ＮおよびＰ型不純物拡散源５中のＰ型不純物Ｐをそれぞれアンドープシリコン層２ａおよびアンドープシリコン層４ａ中に拡散させるとともに、Ｎ型不純物ＮおよびＰ型不純物Ｐを活性化させる。上記のスパイクアニールの際、絶縁層３ａ中のＮ型不純物Ｎの一部もアンドープシリコン層２ａおよびアンドープシリコン層４ａ中に拡散する。その結果、絶縁層３ａは上述した低不純物濃度の薄い絶縁層（Ｎ型シリコン層２とＰ型シリコン層４との間に電流が流れる程度の薄さＩｎｓｕｌａｔｏｒ層）に変わり、この薄い絶縁層の上下にはそれぞれ上述した低不純物濃度のシリコン層（Ｉｎｔｒｉｎｓｉｃ層）が形成される。このようにして、図１に示した不揮発性メモリセルが得られる。
【００２８】
ここでは、共通の加熱処理（スパイクアニール）により、不純物の拡散と不純物の活性化を同時に行ったが、それぞれ別の加熱処理で行っても構わない。
【００２９】
図４は、本実施形態の製造方法により得られた不揮発メモリセル中の不純物の濃度プロファイルを示す図である。図４から、シリコン層３1 ,３3 中の不純物（リン、ボロン）の平均濃度は、Ｎ型およびＰ型シリコン層２,４中の不純物（リン、ボロン）の平均濃度に比べて、十分に低いことが分かる。すなわち、シリコン層３1 ,３3 はＰＩＮダイオードのＩ層として適切な不純物濃度プロファイルを有することが分かる。絶縁層３2 の厚さは、上述した通りに、例えば、数ｎｍであるので、順方向の電圧を印加すれば、Ｎ型シリコン層２とＰ型シリコン層４との間に電流は流れる。
【００３０】
本実施形態の製造方法によれば、Ｎ型およびＰ型シリコン層２，４を形成するためのアニールの際に、図３に示したように、絶縁層３ａ中のＮ型不純物はアンドープシリコン層２ａ，４ａ内に拡散して減少するため、図４に示したように、Ｎ型不純物の濃度が低い絶縁層３2 が形成される。さらに、Ｎ型およびＰ型シリコン層２，４を形成するためのアニールの際には、シリコン層３1 ,３3 となる部分のアンドープシリコン層２ａ，４ａには少量のＮ型およびＰ型不純物が拡散するが、図４に示したように、不純物の平均濃度が低いシリコン層３1 ,３3 が形成される。
【００３１】
したがって、本実施形態によれば、従来のＰＩＮダイオードの形成方法とは異なり、ＰＩＮダイオードのＩ層３中の不純物の増加は十分に抑制される。これにより、不揮発性メモリセルの特性の劣化を抑制できるようになる。また、絶縁層３2 はもともと絶縁体なので、Ｎ型不純物が拡散してもＩ層３（Ｉｎｔｒｉｎｓｉｃ層）はその機能が損なわれにくいという効果もある。
【００３２】
かくして本実施形態によれば、ＰＩＮダイオードＤのＩ層３中の不純物濃度の増加に起因する、可変抵抗素子７とＰＩＮダイオード（オーミック素子）Ｄで構成された不揮発性メモリセルの特性の劣化を抑制できる、半導体装置およびその製造方法を実現できるようになる。
【００３３】
（第２の実施形態）
図５（ａ）は、第２の実施形態に係る不揮発性メモリセルを示す断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００３４】
本実施形態の不揮発性メモリセルは、図示しない半導体基板上に、Ｎ型シリコン層２、第１の拡散防止膜８、ＰＩＮダイオードＤのＩ層を構成する低不純物濃度のＮ型シリコン層３Ａ、Ｐ型シリコン層４、バリアメタル膜６、可変抵抗素子７が順次設けられた構成を備えている。
【００３５】
第１の拡散防止膜８は、例えば、シリコン窒化膜、シリコン酸化膜またはシリコン酸窒化膜である。第１の拡散防止膜８によって、Ｎ型シリコン層２（高濃度層）からＮ型シリコン層３Ａ（低濃度層）へのＮ型不純物の拡散は防止される。
【００３６】
図５（ｂ）は、第２の実施形態の変形例を示す断面図である。この変形例が第２の実施形態と異なる点は、Ｎ型シリコン層３ＡとＰ型シリコン層４との間に設けられた第２の拡散防止膜９をさらに備えていることにある。第２の拡散防止膜９は、例えば、シリコン窒化膜、シリコン酸化膜またはシリコン酸窒化膜である。第２の拡散防止膜９によって、Ｐ型シリコン層４（高濃度層）からＮ型シリコン層３Ａ（低濃度層）へのＰ型不純物の拡散は防止される。
【００３７】
図６−図８は、上記変形例の不揮発性メモリセルの製造方法を説明するための断面図である。本実施形態の不揮発性メモリセルの製造方法は、上記変形例の不揮発性メモリセルの製造方法から第２の拡散防止膜９の形成工程を除いたものとなる。以下、変形例も含めて実施形態という。
【００３８】
まず、図６に示すように、図示しない半導体基板上にＮ型シリコン層２（第１導電型不純物を含む第１の半導体層）を形成する。この段階では、Ｎ型シリコン層２中のＮ型不純物は活性化していない。Ｎ型シリコン層２は、例えば、次のようにして形成する。すなわち、シリコン層をＣＶＤ法で堆積し、その後、イオン注入法またはプラズマドープ法を用いて上記シリコン層にＮ型不純物を導入することで形成する。あるいは、シリコン層をＣＶＤ法で堆積している最中に、Ｎ型不純物をＣＶＤチャンバ内に流すことで（in-situドープ）で形成する。
【００３９】
次に、Ｎ型シリコン層２の表面を窒化または酸化して第１の拡散防止膜（シリコン窒化膜またはシリコン酸化膜）８を形成する。第１の拡散防止膜としてシリコン酸窒化膜を用いる場合、熱酸化法と熱窒化法を組み合わせることで、シリコン酸窒化膜は形成できる。
【００４０】
次に、図７に示すように、第１の拡散防止膜８上にＮ型シリコン層３Ａ（第１導電型不純物を含む第２の半導体層）を形成し、続いて、Ｎ型シリコン層３Ａ上に第２の拡散防止膜（シリコン窒化膜、シリコン酸化膜またはシリコン酸窒化膜）９を形成する。この段階では、Ｎ型シリコン層３Ａ中のＮ型不純物は活性化していない。Ｎ型シリコン層３Ａは、例えば、上述したＮ型シリコン層２と同じ方法で形成する。第２の拡散防止膜９は、例えば、上述した第１の拡散防止膜８と同じ方法で形成する。
【００４１】
次に、図８に示すように、第２の拡散防止膜９上に、Ｐ型シリコン層４（第２導電型不純物を含む第３の半導体層）、バリアメタル膜６、後工程で可変抵抗素子の形状に加工される記憶材料膜７を順次形成する。この段階では、Ｐ型シリコン層４中のＰ型不純物は活性化していない。
【００４２】
次に、周知のリソグラフィプロセスおよびエッチングプロセスを用いて、記憶材料膜７、バリアメタル膜６、Ｐ型シリコン層４、第２の拡散防止膜９、Ｎ型シリコン層３Ａ、第１の拡散防止膜８およびＮ型シリコン層２で構成された積層体をメモリセル状に加工し、その後、アニールにより、例えば、７００−１１００℃のスパイクアニールにより、Ｎ型シリコン層２，３Ａ中のＮ型不純物およびＰ型シリコン層４中のＰ型不純物を活性化させて、図５に示した不揮発性メモリセルが得られる。
【００４３】
ここで、上記のアニールの際、Ｎ型シリコン層２（高濃度層）からＮ型シリコン層３Ａ（低濃度層）へのＮ型不純物の拡散は、第１の拡散防止膜８によって防止される。したがって、Ｎ型シリコン層３ＡのＮ型不純物濃度の上昇は抑制される。また、Ｐ型シリコン層４とＮ型シリコン層３Ａとの間におけるＮ型不純物拡散およびＰ型不純物拡散は、第２の拡散防止膜９によって防止される。したがって、所望通りのＰ型不純物濃度を有するＰ型シリコン層４を容易に形成することができる。
【００４４】
図９は、本実施形態の製造方法により得られた不揮発メモリセル中の不純物の濃度プロファイルを示す図である。図９から、Ｎ型シリコン層３ＡのＮ型不純物の平均濃度は、Ｎ型シリコン層２中のＮ型不純物の平均濃度に比べて、十分に低いことが分かる。すなわち、Ｎ型シリコン層３Ａは、ＰＩＮダイオードＤのＩ層として適切な不純物濃度プロファイルを有することが分かる。Ｎ型シリコン層３Ａは絶縁層でなく半導体層であるので、Ｎ型シリコン層３Ａの厚さは、絶縁層３とは異なり、数ｎｍである必要ない。
【００４５】
図１０（ａ）および図１０（ｂ）に、第１または第２の実施形態の不揮発性メモリセルが適用されたクロスポイント構造の不揮発性メモリの断面図を示す。図１０（ｂ）は、図１０（ａ）の破線で囲まれた領域６０の詳細を示す断面図である。
【００４６】
図１０（ａ）および図１０（ｂ）において、２０はシリコン基板、２１は素子分離領域（ＳＴＩ）、Ｔｒは周辺回路（読み出し回路）を構成するＭＯＳトランジスタ、ＣＳ，３０，３１，３２，３３，４１，４２はプラグ、Ｍ０，Ｍ１，Ｍ２は配線、ＢＬ１，ＢＬ２，ＢＬ３はビット線、ＷＬ１，ＷＬ２はワード線、５０は電極、５１はＣＭＰストッパ、５２は層間絶縁膜を示している。
【００４７】
ビット線ＢＬ１，ＢＬ２，ＢＬ３、ワード線ＷＬ１，ＷＬ２、プラグ３１，３２，３３，４１，４２およびＣＭＰストッパ５１の材料は、例えば、タングステン（Ｗ）である。配線Ｍ２の材料は、例えば、アルミニウム（Ａｌ）である。
【００４８】
クロスポイント構造では、ワード線とビット線の交点にメモリセルを配置する。図１０（ａ）には４層のメモリセルアレイが示されている。クロスポイント構造は、メモリセルアレイを多層化でき、さらに、メモリセルアレイの下に周辺回路（読み出し回路）を配置できるので、高集積化が容易である。また、実施形態のメモリセル（ＲｅＲＡＭセル、ＰＣＲＡＭセル）は多値化できるので、大容量化も容易である。
【００４９】
（第３の実施形態）
図１１は、第３の実施形態に係る不揮発性メモリセルを示す断面図である。第１および第２の実施形態では非オーミック素子としてＰＩＮダイオードを用いたが、本実施形態では非オーミック素子としてＳＩＳキャパシタを用いている。
【００５０】
本実施形態のＳＩＳキャパシタは以下のような構成になっている。すなわち、本実施形態のＳＩＳキャパシタは、図示しない半導体基板上に設けられた、Ｎ型またはＰ型の不純物を含む第１のシリコン層１１と、この第１のシリコン層１１上に設けられた第１の拡散防止膜８と、この第１の拡散防止膜８上に設けられた絶縁層（Ｉｎｓｕｌａｔｏｒ層）１２と、この絶縁層１２上に設けられた第２の拡散防止膜９と、この第２の拡散防止膜９上に設けられた、Ｎ型またはＰ型の不純物を含む第２のシリコン層１３とを備えている。
【００５１】
本実施形態においては、第１の拡散防止膜８は、第１のシリコン層１１中の不純物（第１の導電層中に含まれる元素）が絶縁層１２中に拡散することを防止する。一方、第２の拡散防止膜９は、第２のシリコン層１３中の不純物（第２の導電層中に含まれる元素）が絶縁層１２中に拡散することを防止する。したがって、本実施形態によれば、不純物拡散による絶縁層（Ｉｎｓｕｌａｔｏｒ層）１２中の不純物の増加は十分に抑制され、これにより、不揮発性メモリセルの特性の劣化を抑制できるようになる。
【００５２】
次に、本実施形態の不揮発性メモリセルの製造方法について説明する。
【００５３】
まず、図示しない半導体基板上に第１のシリコン層１１を形成する。
【００５４】
次に、第１のシリコン層１１上に第１の拡散防止膜８を形成する。第１の拡散防止膜８は、例えば、ＡＬＤ（Atomic Layer Deposition）法により形成する。ＡＬＤ法を用いることで、薄い第１の拡散防止膜８を形成することができる。第１の拡散防止膜８は、上述したように、例えば、シリコン窒化膜、シリコン酸化膜またはシリコン酸窒化膜である。ここで、シリコン窒化膜の場合であれば、第１のシリコン層１１の表面をプラズマ窒化することで、第１の拡散防止膜８としての薄いシリコン窒化膜を形成することができる。
【００５５】
次に、第１の拡散防止膜８上に絶縁層１２、第２の拡散防止膜９、第２のシリコン層１３、記憶材料膜７を順次形成する。
【００５６】
その後、第１のシリコン層１１、第１の拡散防止膜８、絶縁層１２、第２の拡散防止膜９、第２のシリコン層１３、記憶材料膜７をメモリセル状に加工する等の工程を経て、不揮発性メモリセルが得られる。
【００５７】
絶縁層１２の形成工程や第２の拡散防止膜９の形成工程において、第１のシリコン層１１が加熱されたり、また、記憶材料膜７の形成工程においては、第１、第２のシリコン層１１,１３が加熱されたりする。このような加熱は、第１、第２のシリコン層１１,１３中の不純物の拡散を招く。
【００５８】
しかし、本実施形態によれば、第１、第２の拡散防止膜８,９によって、上記不純物が絶縁層１２中に拡散することは十分に抑制される。したがって、本実施形態によれば、製造工程における第１、第２のシリコン層１１,１３中の不純物の拡散による不揮発性メモリセルの特性の劣化を効果的に抑制できるようになる。
【００５９】
（第４の実施形態）
図１２は、第４の実施形態に係る不揮発性メモリセルを示す断面図である。第１および第２の実施形態では非オーミック素子としてＰＩＮダイオードを用いたが、本実施形態では非オーミック素子としてＭＩＭキャパシタを用いている。
【００６０】
本実施形態のＭＩＭキャパシタは以下のような構成になっている。すなわち、本実施形態のＭＩＭキャパシタは、図示しない半導体基板上に設けられた第１の金属層１４（第１の導電層）と、この第１の金属層１４上に設けられた第１の拡散防止膜８と、この第１の拡散防止膜８上に設けられた絶縁層（Ｉｎｓｕｌａｔｏｒ層）１２と、この絶縁層１２上に設けられた第２の拡散防止膜９と、この第２の拡散防止膜９上に設けられた第２の金属層１５（第２の導電層）とを備えている。
【００６１】
本実施形態においては、第１の拡散防止膜８は、第１の金属層１４中の金属元素（第１の導電層に含まれる元素）が絶縁層１２中に拡散することを防止する。一方、第２の拡散防止膜９は、第２の金属層１５中の金属元素（第２の導電層中に含まれる元素）が絶縁層１２中に拡散することを防止する。したがって、本実施形態によれば、金属拡散による絶縁層（Ｉｎｓｕｌａｔｏｒ層）１２中の金属の増加は十分に抑制され、これにより、不揮発性メモリセルの特性の劣化を抑制できるようになる。
【００６２】
次に、本実施形態の不揮発性メモリセルの製造方法について説明する。
【００６３】
まず、図示しない半導体基板上に第１の金属層１４を形成する。第１の金属層１４は、金属を含む導電層であり、例えば、Ｔｉ（チタン）層や、ＴｉＮ（チタンナイトライド）層である。
【００６４】
次に、第１の金属層１４上に第１の拡散防止膜８を形成する。第１の拡散防止膜８は、例えば、ＡＬＤ法により形成する。ＡＬＤ法を用いることで、薄い第１の拡散防止膜８を形成することができる。
【００６５】
次に、第１の拡散防止膜８上に絶縁層１２、第２の拡散防止膜９、第２の金属層１５、記憶材料膜７を順次形成する。第２の金属層１５は、金属を含む導電層であり、例えば、Ｔｉ層、ＴｉＮ層である。
【００６６】
その後、第１の金属層１４、第１の拡散防止膜８、絶縁層１２、第２の拡散防止膜９、第２の金属層１５、記憶材料膜７をメモリセル状に加工する等の工程を経て、不揮発性メモリセルが得られる。
【００６７】
絶縁層１２の形成工程や第２の拡散防止膜９の形成工程において、第１の金属層１４が加熱されたり、また、記憶材料膜７の形成工程においては、第１、第２の金属層１４,１５が加熱されたりする。このような加熱は、第１、第２の金属層１４,１５中の金属の拡散を招く。
【００６８】
しかし、本実施形態によれば、第１、第２の拡散防止膜８,９によって、上記金属が絶縁層１１中に拡散することは十分に抑制される。したがって、本実施形態によれば、製造工程における第１、第２の金属層１４,１５中の金属の拡散による不揮発性メモリセルの特性の劣化を効果的に抑制できるようになる。
【００６９】
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されるものではない。例えば、上述した実施形態では、第１導電型をＮ型、第２導電型をＰ型として説明したが、第１導電型をＰ型、第２導電型をＮ型とする実施形態も同様に実施できる。
【００７０】
また、上述した実施形態では、Ｎ型不純物としてリン、Ｐ型不純物としてボロンを用いた例を説明したが、リンの代わりに砒素、ボロンの代わりにインジウムを用いても構わない。
【００７１】
また、上述した実施形態の不揮発性メモリセルは、不揮発性メモリ自体、あるいは不揮発性メモリを備えた音楽再生装置等の電子デバイスを構成する。
【００７２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００７３】
【図１】第１の実施形態の不揮発性メモリセルを示す断面図。
【図２】第１の実施形態の不揮発性メモリセルの製造方法を説明するための断面図。
【図３】第１の実施形態の不揮発性メモリセルの製造方法を説明するための断面図。
【図４】第１の実施形態の不揮発性メモリセルの不純物濃度プロファイルを示す図。
【図５】第２の実施形態の不揮発性メモリセルを示す断面図。
【図６】第２の実施形態の不揮発性メモリセルの製造方法を説明するための断面図。
【図７】第２の実施形態の不揮発性メモリセルの製造方法を説明するための断面図。
【図８】第２の実施形態の不揮発性メモリセルの製造方法を説明するための断面図。
【図９】第２の実施形態の不揮発性メモリセル中の不純物濃度プロファイルを示す図。
【図１０】実施形態の不揮発性メモリセルが適用されたクロスポイント構造の不揮発性メモリを示す断面図。
【図１１】第３の実施形態の不揮発性メモリセルを示す断面図。
【図１２】第４の実施形態の不揮発性メモリセルを示す断面図。
【符号の説明】
【００７４】
Ｄ…ＰＩＮダイオード、１…Ｎ型不純物拡散源（第１の不純物拡散源）、２…Ｎ型シリコン層（第１導電型半導体層）、２ａ…アンドープシリコン層（第１のアンドープ半導体層）、３…ＰＩＮダイオードのＩ層（Ｉｎｔｒｉｎｓｉｃ層）、３1 …低不純物濃度のシリコン層（Ｉｎｔｒｉｎｓｉｃ層）、３2 …絶縁層（Ｉｎｓｕｌａｔｏｒ層）、３3 …低不純物濃度のシリコン層（Ｉｎｔｒｉｎｓｉｃ層）、３ａ…Ｎ型不純物を含む絶縁層、３Ａ…Ｎ型シリコン層（Ｉｎｔｒｉｎｓｉｃ層）、４…Ｐ型シリコン層（第２導電型半導体層）、４ａ…アンドープシリコン層（第２のアンドープ半導体層）、５…Ｐ型不純物拡散源（第２の不純物拡散源）、６…バリアメタル膜、７…可変抵抗素子（不揮発性メモリ素子）、８…第１の拡散防止膜、９…第２の拡散防止膜、１１…不純物を含むシリコン層（第１の導電層）、１２…絶縁層、１３…不純物を含むシリコン層（第２の半導体層）、１４…金属層（第１の導電層）、１５…金属層（第２の導電層）、２０…シリコン基板、２１…素子分離領域、Ｔｒ…ＭＯＳトランジスタ、ＣＳ，３０，３１，３２，３３，４１，４２…プラグ、Ｍ０，Ｍ１，Ｍ２…配線、ＢＬ１，ＢＬ２，ＢＬ３…ビット線、ＷＬ１，ＷＬ２…ワード線、５０…電極、５１…ＣＭＰストッパ、５２…層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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