(57)【要約】【課題】出力電圧信号の振幅を十分にとれない場合があった。【解決手段】本発明は、参照電圧を入力する第１、第２の端子と、基準電圧を入力する第３の端子と、検出すべき電圧を入力する第４の端子と、参照電圧の電位差に応じた電流をそれぞれ流す第１、第２のトランジスタ（以下、Ｔｒ）と、第１のＴｒと直列接続される第３のＴｒと、第２のＴｒと直列接続される第４のＴｒと、第３のＴｒの流す電流に応じたミラー電流を流す第５のＴｒと、第４のＴｒの流す電流に応じたミラー電流を流す第６のＴｒと、第６のＴｒと第４の端子との間に接続される第７のＴｒと、第５のＴｒと第３の端子との間に接続され、第７のＴｒの流す電流に応じたミラー電流を流す第８のＴｒと、を有し、第５、第８のＴｒの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。【選択図】図１
2010193035.tif 000002
【特許請求の範囲】
【請求項１】
しきい値電圧を決定する参照電圧を入力する第１、第２の端子と、
基準電圧を入力する第３の端子と、
前記基準電圧を基準にした、検出すべき電圧を入力する第４の端子と、
前記第１、第２の端子を制御端子に接続され、前記参照電圧の電位差に応じた電流をそれぞれ流す、第１導電型の第１、第２のトランジスタと、
前記第１のトランジスタと直列接続される第２導電型の第３のトランジスタと、
前記第２のトランジスタと直列接続される第２導電型の第４のトランジスタと、
前記第３のトランジスタの流す電流に応じたミラー電流を流す第２導電型の第５のトランジスタと、
前記第４のトランジスタの流す電流に応じたミラー電流を流す第２導電型の第６のトランジスタと、
前記第６のトランジスタと前記第４の端子との間に接続される第１導電型の第７のトランジスタと、
前記第５のトランジスタと前記第３の端子との間に接続され、前記第７のトランジスタの流す電流に応じたミラー電流を流す第１導電型の第８のトランジスタと、を有し、
前記第５、第８のトランジスタの中間ノードの電圧に応じた電圧を出力信号として出力する
コンパレータ回路。
【請求項２】
前記第１〜第８のトランジスタがＭＯＳトランジスタであり、
前記第１、第２、第７、第８のトランジスタが同様の構成であり、
前記第３、第４、第５、第６のトランジスタが同様の構成である
請求項１に記載のコンパレータ回路。
【請求項３】
前記第１、第２の端子間の電位差が前記参照電圧分となり、且つ、前記第２もしくは第３のトランジスタが飽和領域で動作するゲート−ソース間電圧を前記第２もしくは第３の端子に与える参照電圧生成回路を更に備える
請求項２に記載のコンパレータ回路。
【請求項４】
前記参照電圧生成回路は、同一種類の第１、第２の抵抗を有し、
前記参照電圧を前記第１、第２の抵抗の抵抗比により生成する
請求項３に記載のコンパレータ回路。
【請求項５】
前記参照電圧生成回路は、
第２導電型の第９、第１０のトランジスタを有し、
前記第９のトランジスタは、前記第１の抵抗と直列接続され、
前記第１０のトランジスタは、前記第２の抵抗と直列接続され、前記第９のトランジスタの流す電流に応じたミラー電流を流し、
前記第２の抵抗の両端の電圧が、前記参照電圧となる
請求項４に記載のコンパレータ回路。
【請求項６】
前記参照電圧生成回路は、第１導電型の第１１のトランジスタを更に有し、
前記第１１のトランジスタは、ゲートとドレインが接続され、前記第２の抵抗とドレインで直列接続される
請求項５に記載のコンパレータ回路。
【請求項７】
前記参照電圧生成回路は、ツェナーダイオードを更に有し、
前記ツェナーダイオードは、前記第９のトランジスタと前記第１の抵抗による第１の直列回路と、前記第１０のトランジスタと前記第２の抵抗と第１１のトランジスタによる第２の直列回路とに並列接続される
請求項６に記載のコンパレータ回路。
【請求項８】
前記参照電圧生成回路は、ツェナーダイオードと、ゲートとドレインが接続され、前記ツェナーダイオードと直列接続された第２導電型の第１２のトランジスタと、を更に有し、
前記第１２のトランジスタと前記ツェナーダイオードとによる第３の直列回路が、前記第１、第２の直列回路と並列接続される
請求項６に記載のコンパレータ回路。
【請求項９】
前記第１、第２の直列回路間に印加される電位は、前記第３の直列回路が生成する電位より、ダイオードｎ（ｎ：正の整数）段の順方向電位分異なる
請求項７もしくは請求項８に記載のコンパレータ回路。
【請求項１０】
前記第６、第７のトランジスタが第５の端子と第４の端子間に直列に接続され、
前記第５、第８のトランジスタが前記第５の端子と第３の端子間に直列に接続され、
前記第５の端子に、前記第３の端子に入力される基準電圧より高い電圧が与えられる
請求項１〜請求項９いずれか１項に記載のコンパレータ回路。
【請求項１１】
前記基準電圧が接地電圧である
請求項１０に記載のコンパレータ回路。
【請求項１２】
前記第６、第７のトランジスタが第５の端子と第４の端子間に直列に接続され、
前記第５、第８のトランジスタが前記第５の端子と第３の端子間に直列に接続され、
前記第５の端子に、前記第３の端子に入力される基準電位より低い電圧が与えられる
請求項１〜請求項９いずれか１項に記載のコンパレータ回路。
【請求項１３】
前記基準電圧が電源電圧である
請求項１２に記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ回路に関する。
【背景技術】
【０００２】
従来、微少電圧を検出するコンパレータ回路１として、例えば、特許文献１に開示されている技術がある。その構成を図７に示す。図７に示すように、コンパレータ回路１は、ＰＭＯＳトランジスタＴｒ１、Ｔｒ３と、ＮＭＯＳトランジスタＴｒ２、Ｔｒ４とを有する。ＰＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ２は、端子５と７との間に直列に接続される。また、ＰＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ２は、共通ノード１０で接続されており、更にそれぞれのゲートがこの共通ノード１０に接続される。
【０００３】
ＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４は、端子５と８との間に直列に接続される。また、ＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４は、端子９を共通ノードとして接続されている。ＰＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ２は、ゲートがそれぞれ共通ノード１０に接続される。
【０００４】
端子５には作動電圧の正電位ＶＤ、端子６には基準電圧ＧＮＤが印加されている。端子８には、参照電圧ＶＲが印加される。この参照電圧ＶＲは、コンパレータ回路１のスイッチングしきい値を決定する電圧である。端子７と６との間には検出すべき電圧Ｕｅが入力される。端子９はコンパレータ回路１の出力端子であり、出力電圧信号Ｕａが出力される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−４６１９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このようなコンパレータ回路１は以下のような問題がある。大電圧の電圧Ｕｅを検出する場合、出力電圧信号の振幅を十分にとれないという問題がある。これは、出力端子である端子９を構成する電流経路、つまりＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４で構成される電流経路に参照電圧ＶＲが入力されてしまっていることに起因する。
【課題を解決するための手段】
【０００７】
本発明は、しきい値電圧を決定する参照電圧を入力する第１、第２の端子と、基準電圧を入力する第３の端子と、前記基準電圧を基準にした、検出すべき電圧を入力する第４の端子と、前記第１、第２の端子を制御端子に接続され、前記参照電圧の電位差に応じた電流をそれぞれ流す、第１導電型の第１、第２のトランジスタと、前記第１のトランジスタと直列接続される第２導電型の第３のトランジスタと、前記第２のトランジスタと直列接続される第２導電型の第４のトランジスタと、前記第３のトランジスタの流す電流に応じたミラー電流を流す第２導電型の第５のトランジスタと、前記第４のトランジスタの流す電流に応じたミラー電流を流す第２導電型の第６のトランジスタと、前記第６のトランジスタと前記第４の端子との間に接続される第１導電型の第７のトランジスタと、前記第５のトランジスタと前記第３の端子との間に接続され、前記第７のトランジスタの流す電流に応じたミラー電流を流す第１導電型の第８のトランジスタと、を有し、前記第５、第８のトランジスタの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。
【０００８】
本発明にかかるコンパレータ回路は、参照電圧をスイッチングしきい値とし、検出すべき電圧がスイッチングしきい値を超えるか否かで、第４、第５のトランジスタ間のノードで生成される出力信号をハイレベル、もしくはロウレベルに変化させることができる。このため、出力信号を生成する電流経路に参照電圧が入力されることがない。
【発明の効果】
【０００９】
本発明にかかるコンパレータ回路によれば、大きな電圧を検出する場合、出力信号の振幅を十分大きくとれる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかるコンパレータ回路の構成である。
【図２】実施の形態２にかかるコンパレータ回路の構成である。
【図３】実施の形態３にかかるコンパレータ回路の構成である。
【図４】実施の形態４にかかるコンパレータ回路の構成である。
【図５】実施の形態５にかかるコンパレータ回路の構成である。
【図６】実施の形態６にかかるコンパレータ回路の構成である。
【図７】従来のコンパレータ回路の構成である。
【発明を実施するための形態】
【００１１】
発明の実施の形態１
【００１２】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかるコンパレータ回路１００の構成を示す。図１に示すように、コンパレータ回路１００は、比較部１１０と、バイアス部１２０とを有する。
【００１３】
比較部１１０は、ＰＭＯＳトランジスタＱＰ１１、ＱＰ１２と、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２とを有する。ＰＭＯＳトランジスタＱＰ１１（第５のトランジスタ）は、ソースが端子１１（第５の端子）、ドレインがノードＡ１、ゲートがノードＡ３に接続される。ＰＭＯＳトランジスタＱＰ１２（第６のトランジスタ）は、ソースが端子１１、ドレインがノードＡ２、ゲートがノードＡ４に接続される。ＮＭＯＳトランジスタＱＮ１１（第８のトランジスタ）は、ドレインがノードＡ１、ソースが端子１２（第３の端子）、ゲートがノードＡ２に接続される。ＮＭＯＳトランジスタＱＮ１２（第７のトランジスタ）は、ドレインとゲートがノードＡ２、ソースが端子１３（第４の端子）に接続される。ここで、ＮＭＯＳトランジスタＱＮ１２とＱＮ１１は、ＮＭＯＳトランジスタＱＮ１２を入力トランジスタとするカレントミラーの構成となっている。ノードＡ１は、出力端子１５を形成し、出力信号Ｕａを出力する。端子１１には、作動電圧の正電位ＶＤＤが供給され、端子１２には、接地電圧ＧＮＤが供給される。この端子１１、１２間の電圧がコンパレータ回路１００の電源電圧となる。また、端子１２に供給される接地電圧ＧＮＤがコンパレータ回路１００の基準電圧となる。端子１３と１２との間に検出すべき電圧Ｕｅが入力される。
【００１４】
バイアス部１２０は、ＰＭＯＳトランジスタＱＰ２１、ＱＰ２２と、ＮＭＯＳトランジスタＱＮ２１、ＱＮ２２とを有する。ＰＭＯＳトランジスタＱＰ２１（第３のトランジスタ）は、ソースが端子１１、ドレインとゲートがノードＡ３に接続される。ＰＭＯＳトランジスタＱＰ２２（第４のトランジスタ）は、ソースが端子１１、ドレインとゲートがノードＡ４に接続される。ＮＭＯＳトランジスタＱＮ２１（第１のトランジスタ）は、ドレインがノードＡ３、ソースが端子２３、ゲートが端子２１（第１の端子）に接続される。ＮＭＯＳトランジスタＱＮ２２（第２のトランジスタ）は、ドレインがノードＡ４、ソースが端子２３、ゲートが端子２２（第２の端子）に接続される。端子２１と２２との間に参照電圧ＶＲが入力される。
【００１５】
ここでノードＡ３、Ａ４は、比較部１１０とバイアス部１２０を接続する接続ノードとなっている。更に、ＰＭＯＳトランジスタＱＰ１２とＱＰ２２は、ＰＭＯＳトランジスタＱＰ２２を入力トランジスタとするカレントミラーを構成している。ＰＭＯＳトランジスタＱＰ１１とＱＰ２１は、ＰＭＯＳトランジスタＱＰ２１を入力トランジスタとするカレントミラーを構成している。
【００１６】
また、コンパレータ回路１００を構成するＰＭＯＳトランジスタ（ＱＰ１１、ＱＰ１２、ＱＰ２１、ＱＰ２２）は、トランジスタサイズ等同一構成となっている。更に、ＮＭＯＳトランジスタ（ＱＮ１１、ＱＮ１２、ＱＮ２１、ＱＮ２２）も、トランジスタサイズ等同一構成となっている。また、βｐ（ＷＱＰ／ＬＱＰ）＝βｎ（ＷＱｎ／ＬＱｎ）となるように、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが設定される。ここで、ＷＱＰ／ＬＱＰは、ＰＭＯＳトランジスタのチャンネル幅／チャンネル長である。βｐは、ＰＭＯＳトランジスタのチャンネル部の単位面積容量×移動度である。また、ＷＱＮ／ＬＱＮは、ＮＭＯＳトランジスタのチャンネル幅／チャンネル長である。βｎは、ＮＭＯＳトランジスタのチャンネル部の単位面積容量×移動度である。
【００１７】
以上のような構成のコンパレータ回路１００の動作について説明する。ここで、前提としてＰＭＯＳトランジスタＱＰ１１、ＱＰ１２、ＱＰ２１、ＱＰ２２、また、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２、ＱＮ２１、ＱＮ２２とが同じトランジスタサイズであるとする。端子２１と２２との間に参照電圧ＶＲが入力される（端子２１が高電位側）。このため、ＮＭＯＳトランジスタＱＮ２２、ＱＮ２１には、参照電圧ＶＲだけ異なるゲート−ソース間電圧が印加されている。また、端子１３に検出すべき電圧Ｕｅが入力される。このため、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２には、電圧Ｕｅだけ異なるゲート−ソース間電圧が印加されている。
【００１８】
ＰＭＯＳトランジスタＱＰ２２とＮＭＯＳトランジスタＱＮ２２は、直列接続されている。また、ＰＭＯＳトランジスタＱＰ２２とＱＰ１２がカレントミラー接続されている。更に、ＰＭＯＳトランジスタＱＰ１２とＮＭＯＳトランジスタＱＮ１２は、直列接続されている。このため、ＮＭＯＳトランジスタＱＮ２２に流れる電流と同じ電流値の電流がＮＭＯＳトランジスタＱＮ１２に流れる。また、ＮＭＯＳトランジスタＱＮ１２とＱＮ１１がカレントミラー接続されている。これにより、ＮＭＯＳトランジスタＱＮ１２に流れる電流に応じた電流がＮＭＯＳトランジスタＱＮ１１に流れる。但し、ＮＭＯＳトランジスタＱＮ１２のソースには、電圧Ｕｅが印加されている。よって、電圧Ｕｅに応じて、ノードＡ１２の電位も変化する。このため、ノードＡ１２をゲートに接続しているＮＭＯＳトランジスタＱＮ１１に流れる電流も当然この電圧Ｕｅに応じて変化する。
【００１９】
次に、ＰＭＯＳトランジスタＱＰ２１とＮＭＯＳトランジスタＱＮ２１は、直列接続されている。また、ＰＭＯＳトランジスタＱＰ２１とＱＰ１１がカレントミラー接続されている。このため、ＮＭＯＳトランジスタＱＮ２１に流れる電流と同じ電流値の電流がＰＭＯＳトランジスタＱＰ１１に流れる。
【００２０】
ここで、比較回路１２０の端子１３、１２に入力される入力信号Ｕｅの電圧が、参照電圧ＶＲと等しい場合、ＰＭＯＳトランジスタＱＰ１１に流れる電流と、ＮＭＯＳトランジスタＱＮ１１に流れる電流との電流値は等しくなる。このＮＭＯＳトランジスタＱＮ１１に流れる電流と、ＰＭＯＳトランジスタＱＰ１１に流れる電流が等しい場合、コンパレータ回路１００が平衡状態となる。このとき、コンパレータ回路１１０の休止点として、ノードＡ１の電圧１／２ＶＤＤが出力端子１５から出力される。例えば、参照電圧ＶＲ＝０．１Ｖに選ばれると、このコンパレータ回路１００のスイッチングしきい値は、０．１Ｖとなる。
【００２１】
そして、検出すべき電圧Ｕｅ（以下、入力信号Ｕｅと称す）が、このスイッチングしきい値を上回ると、ＮＭＯＳトランジスタＱＮ１２がより強く非導通性の状態となり、ノードＡ２の電位が上昇する。このため、ＮＭＯＳトランジスタＱＮ１１は、導通状態となる。よって、ノードＡ１の電位が降下し、出力端子１５にはロウレベルの出力信号Ｕａが出力される。
【００２２】
反対に、入力信号Ｕｅが、このスイッチングしきい値を下回ると、ＮＭＯＳトランジスタＱＮ１２がより強く導通性の状態となり、ノードＡ２の電位が降下する。このため、ＮＭＯＳトランジスタＱＮ１１は、非導通状態となる。よって、ノードＡ１の電位が上昇し、出力端子１５にはハイレベルの出力信号Ｕａが出力される。
【００２３】
このように、本実施の形態１のコンパレータ回路１００は、図１に示す回路構成により、参照電圧ＶＲを所定の値に選択することで、その参照電圧ＶＲの値に応じたスイッチングしきい値を決定することができる。そして、コンパレータ回路１００が備えるＰＭＯＳトランジスタＱＰ１１、ＱＰ１２、または、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２がそれぞれ同一のサイズ、製造プロセスで製造される。このため、ＰＭＯＳトランジスタＱＰ１１、ＱＰ１２、または、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２がそれぞれ同一特性を有する。よって、温度特性に対して高い不感性を有し、製造バラツキに対しても高い耐性を有する。また、従来のコンパレータ回路１とは異なり、出力端子を構成する電流経路、つまりＰＭＯＳトランジスタＱＰ１１と、ＮＭＯＳトランジスタＱＮ１１で構成される電流経路に入力信号Ｕｅが入力されない構成となっている。
【００２４】
ここで、図７に示した従来のコンパレータ回路１では、出力端子である端子９を構成する電流経路、つまりＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４で構成される電流経路上に、参照電圧ＶＲが入力されている。このため、大電圧の電圧Ｕｅを検出する場合、出力信号Ｕｅの振幅を十分にとれないという問題があった。
【００２５】
しかし、本実施の形態１のコンパレータ回路１００は、出力端子１４（ノードＡ１）を構成する電流経路、つまり、ＰＭＯＳトランジスタＱＰ１１と、ＮＭＯＳトランジスタＱＮ１１で構成される電流経路上に参照電圧ＶＲが入力されない構成となっている。このため、温度特性に対する高い不感性、製造バラツキに対する高耐性を有しつつ、大電圧の電圧Ｕｅを検出した場合に、十分な出力信号Ｕａの振幅をとることができる。
【００２６】
発明の実施の形態２
【００２７】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図２に本実施の形態２にかかるコンパレータ回路２００の構成を示す。図２に示すように、コンパレータ回路２００は、バイアス部１２０と、比較部１１０と、参照電圧生成部２１０とを有する。
【００２８】
なお、図２に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。バイアス部１２０と、比較部１１０とは、実施の形態１で説明したものと同様なため、本実施の形態２での説明は省略する。本実施の形態２のコンパレータ回路２００は、実施の形態１に新たに参照電圧生成部２３０を加えた回路構成となっている。よって、本実施の形態２では、その点を重点的に説明する。但し、ここで実施の形態１の端子２１、２２、２３は、本実施の形態２では、それぞれバイアス部１２０と参照電圧生成部２１０とを接続する接続ノードＢ２１、Ｂ２２、Ｂ２３とする。また、ノードＢ２３は、端子１２と接続される。
【００２９】
参照電圧生成部２１０は、実施の形態１で説明した参照電圧ＶＲを生成し、バイアス部１２０に供給する。参照電圧生成部２１０は、ＰＭＯＳトランジスタＱＰ３１、ＱＰ３２と、ＮＭＯＳトランジスタＱＮ３１と、抵抗Ｒ３１、Ｒ３２とを有する。ＰＭＯＳトランジスタＱＰ３１（第１０のトランジスタ）は、ソースが端子１１、ドレインがノードＢ２１、ゲートがノードＣ１に接続される。ＰＭＯＳトランジスタＱＰ３２（第９のトランジスタ）は、ソースが端子１１、ドレインとゲートがノードＣ１に接続される。ここで、ＰＭＯＳトランジスタＱＰ３１とＱＰ３２は、ＰＭＯＳトランジスタＱＰ３２を入力トランジスタとするカレントミラーの構成となっている。
【００３０】
抵抗Ｒ３１（第２の抵抗）は、一方の端子がノードＢ２１、他方の端子がノードＢ２２に接続される。抵抗Ｒ３２（第１の抵抗）は、一方の端子がノードＣ１、他方の端子がノードＢ２３に接続される。なお、便宜上、符号「Ｒ３１」「Ｒ３２」は、抵抗名を示すと同時に、それら抵抗の抵抗値を示すものとする。ＮＭＯＳトランジスタＱＮ３１（第１１のトランジスタ）は、ドレインとゲートがノードＢ２２、ソースがノードＢ２３に接続される。ここで、バイアス部１２０のＮＭＯＳトランジスタＱＮ２２と、ＮＭＯＳトランジスタＱＮ３１は、ＮＭＯＳトランジスタＱＮ３１を入力トランジスタとするカレントミラーの構成となっている。
【００３１】
以上のような構成のコンパレータ回路２００の動作について説明する。但し、バイアス部１２０と、比較部１１０の動作は実施の形態１で説明したものと同様である。このため、参照電圧生成部２１０の動作のみを以下に説明する。
【００３２】
ＰＭＯＳトランジスタＱＰ３２には、抵抗値Ｒ３２に応じた電流が流れる。ＰＭＯＳトランジスタＱＰ３２とＱＰ３１がカレントミラー接続されており、ＰＭＯＳトランジスタＱ３１にはＱ３２と同じ電流が流れる。この電流により抵抗Ｒ３１で電圧降下が発生する。抵抗Ｒ３１の一方の端子がノードＢ２１、他方の端子がノードＢ２２に接続されている。このため、抵抗Ｒ３１での電圧降下分が参照電圧ＶＲとして、バイアス部１２０に供給される。このように、参照電圧生成部２１０が生成する参照電圧ＶＲは、作動電圧ＶＤＤ、ＰＭＯＳトランジスタＱＰ３２のゲート−ソース電圧と、抵抗Ｒ３１、Ｒ３２との抵抗比により決定することができる。よって、作動電圧ＶＤＤが安定であれば、端子１１と端子１２間の電源電圧に依存しない参照電圧ＶＲを得ることができる。
【００３３】
ＰＭＯＳトランジスタＱＰ３１とＱＰ３２は同一構造である。このときＰＭＯＳトランジスタＱＰ３１とＱＰ３２とで温度特性はキャンセルすることができる。また、参照電圧ＶＲは抵抗Ｒ３１とＲ３２の比によって決まるので、抵抗Ｒ３１、Ｒ３２に、同じ種類の抵抗を使用することで、製造上の公差に対しても高耐性を有するようにすることができる。
【００３４】
発明の実施の形態３
【００３５】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図３に本実施の形態３にかかるコンパレータ回路３００の構成を示す。図３に示すように、コンパレータ回路３００は、バイアス部１２０と、比較部１１０と、参照電圧生成部２２０とを有する。
【００３６】
参照電圧生成部２２０は、ＰＭＯＳトランジスタＱＰ３１、ＱＰ３２と、ＮＭＯＳトランジスタＱＮ３１と、抵抗Ｒ３１、Ｒ３２と、ツェナーダイオードＺＤ３０と、定電流源ＣＣ３０とを有する。なお、図３に示された符号のうち、図２と同じ符号を付した構成は、図２と同じか又は類似の構成を示している。本実施の形態３のコンパレータ回路３００の構成は、実施の形態２の参照電圧生成部２１０に、新たにツェナーダイオードＺＤ３０と、定電流源ＣＣ３０とからなる直列回路を加えた回路構成となっている。よって、本実施の形態３では、その点を重点的に説明する。また、バイアス部１２０と、比較部１１０とは、実施の形態１で説明したものと同様なため、本実施の形態３での説明は省略する。
【００３７】
ツェナーダイオードＺＤ３０は、カソードが端子１１、アノードがノードＣ２に接続される。このノードＣ２は、ノードＢ２３と接続されている。なお、実施の形態２では、ノードＢ２３を端子１２と接続していたが、本実施の形態３では接続しないものとする。定電流源ＣＣ３０は、ノードＣ２と接地端子ＧＮＤ間に接続される。その他の構成は、参照電圧生成部２１０と同様である。
【００３８】
このツェナーダイオードＺＤ３０の降伏電圧により、作動電圧ＶＤＤを供給する端子１１と、ノードＣ２間に定電圧を与えることができる。特に、ツェナーダイオードは、降伏電圧が６Ｖ程度の場合に、ツェナー降伏とアバランシェ降伏が共存し、降伏電圧の温度特性および製造上の公差に感じにくい特性が得られることがわかっている。これらのことから、コンパレータ回路３００は、ツェナーダイオードＺＤ３０を利用することで、作動電圧である電源電圧ＶＤＤが変動しても、参照電圧生成部２２０が生成する参照電圧ＶＲに影響を与えない効果を得ることができる。
【００３９】
発明の実施の形態４
【００４０】
以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。図４に本実施の形態４にかかるコンパレータ回路４００の構成を示す。図４に示すように、コンパレータ回路４００は、バイアス部１２０と、比較部１１０と、参照電圧生成部２３０とを有する。
【００４１】
参照電圧生成部２３０は、ＰＭＯＳトランジスタＱＰ３１、ＱＰ３２、ＱＰ３３と、ＮＭＯＳトランジスタＱＮ３１と、抵抗Ｒ３１、Ｒ３２と、ツェナーダイオードＺＤ３０と、定電流源ＣＣ３０とを有する。なお、図４に示された符号のうち、図３と同じ符号を付した構成は、図３と同じか又は類似の構成を示している。本実施の形態４のコンパレータ回路４００の構成は、実施の形態３の参照電圧生成部２２０に、新たにＰＭＯＳトランジスタＱＰ３３を加えた回路構成となっている。よって、本実施の形態４では、その点を重点的に説明する。
【００４２】
ＰＭＯＳトランジスタＱＰ３３（第１２のトランジスタ）は、ソースが端子１１、ドレインとゲートがノードＣ３に接続される。そして、ツェナーダイオードＺＤ３０は、カソードがノードＣ３、アノードがノードＣ２に接続される。その他の構成は、参照電圧生成部２２０と同様である。
【００４３】
ここで、実施の形態２、３では、ＰＭＯＳトランジスタＱＰ３２のしきい値電圧の製造上の公差に対して、参照電圧ＶＲが影響を受ける可能性がある。しかし、参照電圧生成部２３０は、ＰＭＯＳトランジスタＱＰ３３が、ＰＭＯＳトランジスタＱＰ３２のゲート−ソース間電圧を相殺するので、しきい値電圧の製造上の公差に対して感じない参照電圧ＶＲを生成することができる。
【００４４】
発明の実施の形態５
【００４５】
以下、本発明を適用した具体的な実施の形態５について、図面を参照しながら詳細に説明する。図５に本実施の形態５にかかるコンパレータ回路５００の構成を示す。図５に示すように、コンパレータ回路５００は、バイアス部１２０と、比較部１１０と、参照電圧生成部２４０とを有する。
【００４６】
参照電圧生成部２４０は、ＰＭＯＳトランジスタＱＰ３１、ＱＰ３２、ＱＰ３３と、ＮＭＯＳトランジスタＱＮ３１と、抵抗Ｒ３１、Ｒ３２と、ツェナーダイオードＺＤ３０と、定電流源ＣＣ３０と、ダイオードＤ５１〜Ｄ５ｎ（ｎ：正の整数）とを有する。なお、図５に示された符号のうち、図４と同じ符号を付した構成は、図４と同じか又は類似の構成を示している。本実施の形態５のコンパレータ回路５００の構成は、実施の形態４の参照電圧生成部２３０に、新たにダイオードＤ５１〜Ｄ５ｎを加えた回路構成となっている。よって、本実施の形態５では、その点を重点的に説明する。
【００４７】
ダイオードＤ５１〜Ｄ５ｎは、ノードＣ２と、ノードＢ２３との間に同一方向に直列に接続される。この直列接続されたダイオードＤ５１〜Ｄ５ｎの、ダイオードＤ５ｎのアノードがノードＢ２３、ダイオードＤ５１のカソードがノードＣ２側に接続される。その他の構成は、参照電圧生成部２３０と同様である。
【００４８】
これらダイオードＤ５１〜Ｄ５ｎにより、参照電圧ＶＲに温度依存性を持たせることができる。この温度依存性を入力信号Ｕｅの温度特性と等しくすることにより、コンパレータ回路５００の検出値が温度に感じなくなる。
【００４９】
発明の実施の形態６
【００５０】
以下、本発明を適用した具体的な実施の形態６について、図面を参照しながら詳細に説明する。図６に本実施の形態６にかかるコンパレータ回路６００の構成を示す。図６に示すように、コンパレータ回路６００は、バイアス部６１０と、比較部６２０と、参照電圧生成部６４０とを有する。
【００５１】
参照電圧生成部６４０は、ＮＭＯＳトランジスタＱＮ６３１、ＱＮ６３２、ＱＮ６３３と、ＰＭＯＳトランジスタＱＰ６３１と、抵抗Ｒ６３１、Ｒ６３２と、ツェナーダイオードＺＤ６３０と、定電流源ＣＣ６３０と、ダイオードＤ６５１〜Ｄ６５ｎ（ｎ：正の整数）とを有する。
【００５２】
ＮＭＯＳトランジスタＱＮ６３１（第１０のトランジスタ）は、ソースが端子６１１、ドレインがノードＢ６２１、ゲートがノードＣ６１に接続される。ＮＭＯＳトランジスタＱＮ６３２（第９のトランジスタ）は、ソースが端子６１１、ドレインとゲートがノードＣ６１に接続される。ここで、ＮＭＯＳトランジスタＱＮ６３１とＱＮ６３２は、ＮＭＯＳトランジスタＱＮ６３２を入力トランジスタとするカレントミラーの構成となっている。
【００５３】
抵抗Ｒ６３１（第２の抵抗）は、一方の端子がノードＢ６２１、他方の端子がノードＢ６２２に接続される。抵抗Ｒ６３２（第１の抵抗）は、一方の端子がノードＣ６１、他方の端子がノードＢ６２３に接続される。ＰＭＯＳトランジスタＱＰ６３１（第１１のトランジスタ）は、ドレインとゲートがノードＢ６２２、ソースがノードＢ６２３に接続される。
【００５４】
ＮＭＯＳトランジスタＱＮ６３３（第１２のトランジスタ）は、ソースが端子６１１、ドレインとゲートがノードＣ６３に接続される。ツェナーダイオードＺＤ６３０は、カソードがノードＣ６２、アノードがノードＣ６３に接続される。ダイオードＤ６５１〜Ｄ６５ｎは、ノードＣ６２と、ノードＢ６２３との間に同一方向に直列に接続される。この直列接続されたダイオードＤ６５１〜Ｄ６５ｎでは、ダイオードＤ６５ｎのカソードがノードＢ６２３、ダイオードＤ６５１のアノードがノードＣ６２に接続される。定電流源ＣＣ６３０は、端子６１２と、ノードＣ６２間に接続される。
【００５５】
バイアス部６２０は、ＮＭＯＳトランジスタＱＮ６２１、ＱＮ６２２と、ＰＭＯＳトランジスタＱＰ６２１、ＱＰ６２２とを有する。ＮＭＯＳトランジスタＱＮ６２１（第３のトランジスタ）は、ソースが端子６１１、ドレインとゲートがノードＡ６３に接続される。ＮＭＯＳトランジスタＱＮ６２２（第４のトランジスタ）は、ソースが端子６１１、ドレインとゲートがノードＡ６４に接続される。ＰＭＯＳトランジスタＱＰ６２１（第１のトランジスタ）は、ドレインがノードＡ６３、ソースがノードＢ６２３、ゲートがノードＢ６２１（第１の端子）に接続される。ＰＭＯＳトランジスタＱＰ６２２（第２のトランジスタ）は、ドレインがノードＡ６４、ソースがノードＢ６２３、ゲートがノードＢ６２２（第２の端子）に接続される。ここで、ノードＢ６２１とＢ６２２は、バイアス部６２０と、参照電圧生成部６４０とを接続する接続ノードである。更に、ノードＢ６２１とＢ６２２には、参照電圧生成部６４０が生成した参照電圧ＶＲが印加される。また、ＰＭＯＳトランジスタＱＰ６２２と、ＱＰ６３１は、ＱＰ６３１を入力トランジスタとするカレントミラーの構成となっている。
【００５６】
比較部６１０は、ＮＭＯＳトランジスタＱＮ６１１、ＱＮ６１２と、ＰＭＯＳトランジスタＱＰ６１１、ＱＰ６１２とを有する。
【００５７】
ＮＭＯＳトランジスタＱＮ６１１（第５のトランジスタ）は、ソースが端子６１１（第５の端子）、ドレインがノードＡ６１、ゲートがノードＡ６３に接続される。ＮＭＯＳトランジスタＱＮ６１２（第６のトランジスタ）は、ソースが端子６１１、ドレインがノードＡ６２、ゲートがノードＡ６４に接続される。ＰＭＯＳトランジスタＱＰ６１１（第８のトランジスタ）は、ドレインがノードＡ６１、ソースが端子６１２（第３の端子）、ゲートがノードＡ６２に接続される。ＰＭＯＳトランジスタＱＰ６１２（第７のトランジスタ）は、ドレインとゲートがノードＡ６２、ソースが端子６１３（第４の端子）に接続される。ここで、ノードＡ６３、Ａ６４は、比較部６１０とバイアス部６２０を接続する接続ノードである。ノードＡ６１は、出力端子６１４を形成し、出力信号Ｕａを出力する。端子６１１には、接地電圧ＧＮＤが供給される。端子６１２には、作動電圧ＶＤＤが供給される。端子６１２、６１１間の電圧が、コンパレータ回路６００の電源電圧となる。この端子６１２に供給される作動電圧ＶＤＤがコンパレータ回路６００の基準電圧となる。端子６１２と６１３との間に検出すべき電圧Ｕｅが入力される。
【００５８】
以上のようなコンパレータ回路６００は、コンパレータ回路５００の各部の構成要素であるＭＯＳトランジスタの導電型を逆にした構成となっている。更に、電源端子である端子６１２、６１１に入力される電圧の正負も、コンパレータ回路５００と逆となっている。このため、基準電圧は、コンパレータ回路５００では、端子１１の接地電圧ＧＮＤであったが、コンパレータ回路６００では、端子６１２に入力されるＶＤＤとなる。よって、動作原理は、実質的に、コンパレータ回路５００と同様であり、説明は省略する。
【００５９】
よって、本実施の形態６のコンパレータ回路６００のように、構成するＭＯＳトランジスタの導電型、及び、作動電圧の正負を逆にしても実施の形態５と同様の効果を得ることができる。
【００６０】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６１】
１００〜６００  コンパレータ回路
１１０、６１０  比較部
１２０、６２０  バイアス部
２１０〜２４０、６４０  参照電圧生成部
ＱＰ１１〜ＱＰ３３、ＱＰ６１１〜ＱＰ６３１  ＰＭＯＳトランジスタ
ＱＮ１１〜ＱＮ３１、ＱＮ６１１〜ＱＰ６３３  ＮＭＯＳトランジスタ
ＣＣ３０、ＣＣ６３０  定電流源
ＺＤ３０、ＺＤ６３０  ツェナーダイオード
Ｄ５１〜Ｄ５ｎ、Ｄ６５１〜Ｄ６５ｎ  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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