(57)【要約】【課題】パラレルテストにおいて複数のメモリブロックに同時にアクセスする場合であっても、置換の有無に関わらず正しくテストを行う。【解決手段】メモリブロックＭＢ１，ＭＢ２と、メモリブロックＭＢ１，ＭＢ２の両方に同時にアクセスするパラレルテストモードにエントリ可能な冗長判定回路１００と、メモリブロックＭＢ１，ＭＢ２から読み出されたデータを検証する検証回路２２とを備える。冗長判定回路１００は、通常セル領域２００に同時にアクセスする場合、メモリブロックＭＢ１，ＭＢ２が冗長メモリセルに置換されていることに応答して、置換が行われているメモリブロックを示すパス信号Ｐ１，Ｐ２を検証回路２２に供給する。検証回路２２は、パス信号Ｐ１，Ｐ２に基づき、置換が行われているメモリブロックから読み出されたデータの検証をパスする。【選択図】図３
2010140528.tif 000002
【特許請求の範囲】
【請求項１】
複数の通常メモリセルからなる通常セル領域と、欠陥のある前記通常メモリセルを置換するための複数の冗長メモリセルからなる冗長セル領域とを有する第１及び第２のメモリブロックと、
前記第１及び第２のメモリブロックのいずれか一方にアクセスする通常動作モードと、前記第１及び第２のメモリブロックの両方に同時にアクセスするパラレルテストモードにエントリ可能な冗長判定回路と、
前記パラレルテストモードにおいて前記第１及び第２のメモリブロックから読み出されたデータを検証する検証回路と、を備え、
前記冗長判定回路は、パラレルテストモードにおいて前記第１及び第２のメモリブロックの前記通常セル領域に同時にアクセスする場合、前記第１及び第２のメモリブロックの少なくとも一方が前記冗長メモリセルに置換されていることに応答して、置換が行われているメモリブロックを示すパス信号を前記検証回路に供給し、
前記検証回路は、前記パス信号に基づき、置換が行われているメモリブロックから読み出されたデータの検証をパスし、置換が行われていないメモリブロックから読み出されたデータの検証のみを行うことを特徴とする半導体記憶装置。
【請求項２】
前記冗長判定回路は、パラレルテストモードにおいて前記第１及び第２のメモリブロックの前記冗長セル領域に同時にアクセスする場合、前記第１及び第２のメモリブロックの少なくとも一方が欠陥のある前記通常メモリセルの置換先として使用されていないことに応答して、置換先として使用されていないメモリブロックを前記パス信号によって前記検証回路に通知し、
前記検証回路は、前記パス信号に基づき、置換先として使用されていないメモリブロックから読み出されたデータの検証をパスし、置換先として使用されているメモリブロックから読み出されたデータの検証のみを行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記冗長判定回路は、パラレルテストモードにおいて前記第１及び第２のメモリブロックに対して同じ下位アドレスを同時に供給することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記冗長判定回路は、
置換された前記通常メモリセルのアドレスを記憶する第１のアドレス記憶回路と、
パラレルテストモードにおいて前記第１のメモリブロックと前記第２のメモリブロックを区別する上位アドレスを保持するアドレスラッチ回路と、
前記上位アドレスと前記下位アドレスからなるアドレスと、前記第１のアドレス記憶回路に記憶された欠陥アドレスとを比較する第１のアドレス比較回路と、を含み、
前記アドレスラッチ回路は、前記パラレルテストモードにおいては前記上位アドレスを順次変化させ、これにより、前記第１のアドレス比較回路は、前記欠陥アドレスと前記第１及び第２のメモリブロックに割り当てられたアドレスとを順次比較することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記冗長判定回路は、
置換先として使用されている前記冗長メモリセルのアドレスを記憶する第２のアドレス記憶回路と、
前記上位アドレスと前記下位アドレスからなるアドレスと、前記第２のアドレス記憶回路に記憶された置換先アドレスとを比較する第２のアドレス比較回路と、をさらに含み、
前記第２のアドレス比較回路は、前記置換先アドレスと前記第１及び第２のメモリブロックに割り当てられたアドレスとを順次比較することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
複数の通常メモリセルからなる通常セル領域と、欠陥のある前記通常メモリセルを置換するための複数の冗長メモリセルからなる冗長セル領域とを有する第１及び第２のメモリブロックを備える半導体記憶装置のテスト方法であって、
前記第１及び第２のメモリブロックの前記通常セル領域に同時にアクセスする第１のステップと、
前記第１及び第２のメモリブロックから読み出されたデータを検証する第２のステップと、を備え、
前記第１のステップにおいては、前記第１及び第２のメモリブロックの少なくとも一方が前記冗長メモリセルに置換されているか否かを判定し、
前記第２のステップにおいては、置換が行われているメモリブロックから読み出されたデータの検証をパスし、置換が行われていないメモリブロックから読み出されたデータの検証のみを行うことを特徴とする半導体記憶装置のテスト方法。
【請求項７】
前記第１及び第２のメモリブロックの前記冗長セル領域に同時にアクセスする第３のステップをさらに備え、
前記第３のステップにおいては、前記第１及び第２のメモリブロックの少なくとも一方が前記通常セル領域の置換先として使用されているか否かを判定し、
前記第２のステップにおいては、置換先として使用されていないメモリブロックから読み出されたデータの検証をパスし、置換先として使用されているメモリブロックから読み出されたデータの検証のみを行うことを特徴とする請求項６に記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びそのテスト方法に関し、特に、複数のメモリブロックに同時にアクセスするパラレルテストモードを有する半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大している。しかしながら、微細化が進むに連れて１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。
【０００３】
冗長メモリセルへの置換が行われた後においても、半導体記憶装置に対しては各種のテストが行われる。しかしながら、近年の半導体記憶装置はアドレス空間が極めて大きいことから、これらのテストを通常のＩ／Ｏ回路を介して行うと、非常に長いテスト時間を要してしまう。この問題を解決する方法として、パラレルテストが知られている（特許文献１参照）。パラレルテストとは、メモリセルアレイから読み出された複数のデータを半導体記憶装置の内部で検証することによって、選択されたワード線上の複数のメモリセルを同時にテストする方法である。これによれば、通常のＩ／Ｏ回路を介してテストを行う場合と比べて、テスト時間を大幅に短縮することが可能となる。
【０００４】
このようなパラレルテストは、通常メモリセルからなる通常セル領域と、冗長メモリセルからなる冗長セル領域の両方に対して行われる。しかしながら、通常メモリセルのうち既に冗長メモリセルに置換されたものや、冗長メモリセルのうち欠陥のある通常メモリセルの置換先として使用されていないものについては、実使用時にアクセスされないことから、テストを行う必要がない。このため、特許文献１においては、実使用時にアクセスされない上記のメモリセルに対するパラレルテストをパス（正常判定）している。
【特許文献１】特開２００８−１０８３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、テスト時間をより短縮するためには、パラレルテストにおいて同時にテストするメモリセルの数をより多くすればよい。その方法として、パラレルテストにおいて複数のメモリブロックに同時にアクセスし、これら複数のメモリブロックから読み出されたデータを検証する方法が考えられる。つまり、複数のワード線を同時に選択し、これらワード線につながる複数のメモリセルを同時にテストするのである。
【０００６】
しかしながら、この方法を特許文献１に記載されたテスト方法にそのまま適用すると、次の問題が生じる。例えば、パラレルテストにおいて２つのメモリブロックに同時にアクセスする場合を考えると、一方のメモリブロックにおいては置換されていない通常メモリセル（つまり欠陥のない通常メモリセル）にアクセスし、他方のメモリブロックにおいては置換された通常メモリセル（つまり欠陥のある通常メモリセル）にアクセスするケースが生じると、特許文献１に記載の方法ではテスト結果が強制的にパス（正常判定）となってしまう。このことは、置換されていない通常メモリセルに対するテストが行われないことを意味する。
【０００７】
この問題は、冗長セル領域に対するテストにおいても同様に生じる。つまり、一方のメモリブロックにおいては欠陥のある通常メモリセルの置換先として使用されている冗長メモリセルにアクセスし、他方のメモリブロックにおいては欠陥のある通常メモリセルの置換先として使用されていない冗長メモリセルにアクセスするケースが生じると、テスト結果が強制的にパス（正常判定）となってしまう。この場合、置換先として使用されている冗長メモリセルへのテストが行われなくなる。
【０００８】
このように、パラレルテストにおいて複数のメモリブロックに同時にアクセスする場合、置換の有無等によって、テストすべきメモリセルに対して正しくテストが行われないという問題があった。
【課題を解決するための手段】
【０００９】
本発明による半導体記憶装置は、複数の通常メモリセルからなる通常セル領域と、欠陥のある通常メモリセルを置換するための複数の冗長メモリセルからなる冗長セル領域とを有する第１及び第２のメモリブロックと、第１及び第２のメモリブロックのいずれか一方にアクセスする通常動作モードと、第１及び第２のメモリブロックの両方に同時にアクセスするパラレルテストモードにエントリ可能な冗長判定回路と、パラレルテストモードにおいて第１及び第２のメモリブロックから読み出されたデータを検証する検証回路と、を備え、冗長判定回路は、パラレルテストモードにおいて第１及び第２のメモリブロックの通常セル領域に同時にアクセスする場合、第１及び第２のメモリブロックの少なくとも一方が冗長メモリセルに置換されていることに応答して、置換が行われているメモリブロックを示すパス信号を検証回路に供給し、検証回路は、パス信号に基づき、置換が行われているメモリブロックから読み出されたデータの検証をパスし、置換が行われていないメモリブロックから読み出されたデータの検証のみを行うことを特徴とする。
【００１０】
また、本発明による半導体記憶装置のテスト方法は、複数の通常メモリセルからなる通常セル領域と、欠陥のある通常メモリセルを置換するための複数の冗長メモリセルからなる冗長セル領域とを有する第１及び第２のメモリブロックを備える半導体記憶装置のテスト方法であって、第１及び第２のメモリブロックの通常セル領域に同時にアクセスする第１のステップと、第１及び第２のメモリブロックから読み出されたデータを検証する第２のステップと、を備え、第１のステップにおいては、第１及び第２のメモリブロックの少なくとも一方が冗長メモリセルに置換されているか否かを判定し、第２のステップにおいては、置換が行われているメモリブロックから読み出されたデータの検証をパスし、置換が行われていないメモリブロックから読み出されたデータの検証のみを行うことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、パラレルテストにおいて一方のメモリブロックでは置換されていない通常メモリセルにアクセスし、他方のメモリブロックでは置換された通常メモリセルにアクセスするようなケースが生じると、上記一方のメモリブロックから読み出されたデータをパスすることなく、上記他方のメモリブロックから読み出されたデータだけがパスされる。その結果、置換されていない通常メモリセルに対するテストが行われないという問題がなくなる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体記憶装置１０の全体を示すブロック図である。
【００１４】
図１に示すように、半導体記憶装置１０に設けられたバンク＃０には、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１に含まれるワード線を選択するロウデコーダ１２と、メモリセルアレイ１１に含まれるビット線の選択を行うカラムスイッチ１３と、ロウデコーダ１２及びカラムスイッチ１３によって選択されたメモリセルに入出力するデータを増幅するデータアンプ１４とが備えられている。尚、半導体記憶装置１０にはバンク＃０と同じ構造を持つ複数のバンクが備えられているが、図１においては省略されている。
【００１５】
データアンプ１４から出力されるリードデータは、データ入出力回路２１を介して半導体記憶装置１０に出力されるとともに、後述するパラレルテスト時においては検証回路２２に供給される。検証回路２２は、データアンプ１４から出力された複数のデータ同士を比較することによって、当該メモリセルの良否を検証する回路である。比較の方式としては、データアンプ１４から出力されたデータ同士を比較する方式と、データアンプ１４から出力されたデータと図示しないレジスタに書き込まれた期待値データとの比較を行う方式があるが、どちらの方式でも構わない。検証回路２２による検証の結果は、データ入出力回路２１を介して外部に出力される。
【００１６】
また、データ入出力回路２１を介して外部から入力されるライトデータは、データアンプ１４を介してメモリセルアレイ１１に供給される。後述するように、メモリセルアレイ１１は、第１及び第２のメモリブロックに分割されており、それぞれのメモリブロックは、複数の通常メモリセルからなる通常セル領域と、欠陥のある通常メモリセルを置換するための複数の冗長メモリセルからなる冗長セル領域とを有している。
【００１７】
外部から供給されるアドレスＡは、アドレスバッファ３１、アドレスラッチ回路３２及びプリデコーダ３３を介して、ロウデコーダ１２及びカラムスイッチ１３に供給される。アドレスラッチ回路３２にラッチされたアドレスＡは、冗長判定回路１００にも供給される。冗長判定回路１００は、入力されたアドレスＡが欠陥のある通常メモリセルを示している場合に、アドレスＡを冗長アドレスＲＡに変換し、これをプリデコーダ３３に供給する回路である。
【００１８】
プリデコーダ３３は、冗長判定回路１００から冗長アドレスＲＡを受けた場合（ヒットした場合）には、これをプリデコードした信号をロウデコーダ１２及びカラムスイッチ１３に供給し、冗長アドレスＲＡを受けなかった場合（ミスヒットした場合）には、正規のアドレスＡをプリデコードした信号をロウデコーダ１２及びカラムスイッチ１３に供給する。これにより、欠陥のある通常メモリセルが冗長メモリセルに置換されるため、欠陥のある通常メモリセルを示すアドレス（欠陥アドレス）が救済される。尚、プリデコーダ３３からの出力タイミングは、制御回路４２から受ける制御信号に基づいて決定される。
【００１９】
さらに、外部から供給される各種コマンドＣは、コマンドデコーダ４１によって解読され、その結果は制御回路４２に供給される。コマンドＣには、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、ライトイネーブル（ＷＥ）信号などが含まれる。制御回路４２は、コマンドＣのデコード結果を受けて、アドレスラッチ回路３２にラッチ信号を供給するとともに、プリデコーダ３３や冗長判定回路１００に各種制御信号を供給する。これにより、半導体記憶装置１０の全体の動作が制御される。
【００２０】
本実施形態による半導体記憶装置１０は、モードレジスタ回路５０をさらに備えている。モードレジスタ回路５０は、モード選択信号Ｍを受けてその内容が設定されるレジスタであり、設定内容に応じたモード設定信号を出力する。モード設定信号は、プリデコーダ３３、冗長判定回路１００、検証回路２２などに供給される。尚、モード選択信号Ｍは、外部から直接供給される信号であっても構わないし、アドレスバッファ３１を介して供給される信号であっても構わない。
【００２１】
モードレジスタ回路５０に設定される動作モードとしては、通常動作を行う場合に設定される通常動作モードと、パラレルテストを行う場合に設定されるパラレルテストモードとが少なくとも含まれる。モードレジスタ回路５０がパラレルテストモードに設定された場合、モードレジスタ回路５０はパラレルテスト信号ＰＴを活性化させる。さらに、パラレルテストモードは、通常セル領域をテストする第１のパラレルテストモードと、冗長セル領域をテストする第２のパラレルテストモードを少なくとも含んでいる。モードレジスタ回路５０は第２のパラレルテストモードに設定された場合には、モードレジスタ回路５０は冗長テスト信号ＲＴを活性化させる。これらパラレルテスト信号ＰＴ及び冗長テスト信号ＲＴは、少なくとも冗長判定回路１００に供給される。
【００２２】
図２は、メモリセルアレイ１１の部分的な回路図である。
【００２３】
図２に示すように、メモリセルアレイ１１は、Ｘ方向に延在する複数のワード線ＷＬと、Ｙ方向に延在する複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交点に配置されたメモリセルＭＣとを有している。本実施形態においてメモリセルＭＣはＤＲＡＭセルであり、セルトランジスタとセルキャパシタの直列回路によって構成される。セルトランジスタのゲート電極は対応するワード線ＷＬに接続され、セルトランジスタのソース又はドレインは、対応するビット線ＢＬに接続される。
【００２４】
ワード線ＷＬは、Ｙ方向に延在するロウデコーダ１２に接続されており、ロウアドレスに基づいて活性化される。また、ビット線ＢＬは、Ｘ方向に配列されたセンスアンプＳＡに接続されている。センスアンプＳＡは、図１に示したカラムスイッチ１３によって選択される。
【００２５】
図３は、メモリセルアレイ１１の構造をより詳細に示すブロック図である。
【００２６】
図３に示すように、メモリセルアレイ１１は、ロウアドレスの最上位ビットであるＸ１３によって区別される第１及び第２のメモリブロックＭＢ１，ＭＢ２に分割されている。カラムスイッチ１３及びデータアンプ１４についても、第１及び第２のメモリブロックＭＢ１，ＭＢ２に対してそれぞれ設けられている。
【００２７】
ロウアドレスの下位ビットであるＸ１２〜Ｘ０は、これらメモリブロック内のワード線の選択に用いられる。したがって、通常動作モード時には、ロウアドレスＸ１３〜Ｘ０に基づき、第１及び第２のメモリブロックＭＢ１，ＭＢ２のいずれか一方に含まれるワード線が選択され、さらにカラムアドレスに基づき、いずれかのビット線が選択される。その結果、第１及び第２のメモリブロックＭＢ１，ＭＢ２のいずれか一方に含まれるメモリセルが選択され、これがデータアンプ１４に接続されることになる。
【００２８】
これに対し、パラレルテストモード時には、第１及び第２のメモリブロックＭＢ１，ＭＢ２にそれぞれ含まれるワード線が同時に選択される。その結果、第１及び第２のメモリブロックＭＢ１，ＭＢ２にそれぞれ含まれるメモリセルが同時に選択され、これらがデータアンプ１４に接続されることになる。
【００２９】
尚、本実施形態ではロウアドレスがＸ１３〜Ｘ０からなる１４ビットで構成されているが、本発明がこれに限定されるものではない。
【００３０】
第１及び第２のメモリブロックＭＢ１，ＭＢ２は、それぞれ複数の通常メモリセルからなる通常セル領域２００と、欠陥のある通常メモリセルを置換するための複数の冗長メモリセルからなる冗長セル領域２０１，２０２とを有する。このうち、冗長セル領域２０１は、通常セル領域２００に含まれるワード線を置換するための冗長ワード線からなる領域である。一方、冗長セル領域２０２は、通常セル領域２００に含まれるビット線を置換するための冗長ビット線からなる領域である。また、ロウデコーダ１２には、冗長セル領域２０１に対応する冗長ロウデコーダ１２Ｒが含まれており、カラムスイッチ１３には、冗長セル領域２０２に対応する冗長カラムスイッチ１３Ｒが含まれている。
【００３１】
第１及び第２のメモリブロックＭＢ１，ＭＢ２から読み出されたデータは、検証回路２２に供給される。検証回路２２は、第１のメモリブロックＭＢ１から読み出された複数のデータを比較する比較回路２２ａと、第２のメモリブロックＭＢ２から読み出された複数のデータを比較する比較回路２２ｂと、比較回路２２ａ，２２ｂの出力を比較する比較回路２２ｃとを有しており、比較回路２２ｃの出力が最終的な検証結果となる。但し、検証回路２２の構成がこれに限定されるものではなく、第１及び第２のメモリブロックＭＢ１，ＭＢ２から読み出されたデータをそのまま比較する構成であっても構わない。また、検証回路２２は、図１に示したように半導体記憶装置１０に一つだけ設けることによって複数のバンクでこれを共用しても構わないし、バンクごとに検証回路２２を設けても構わない。
【００３２】
また、図３に示すように、冗長判定回路１００は、ロウアドレスについての欠陥アドレス検出及び冗長アドレス生成を行うＸ冗長判定回路１００Ｘと、カラムアドレスについての欠陥アドレス検出及び冗長アドレス生成を行うＹ冗長判定回路１００Ｙとを有している。冗長判定回路１００の出力である冗長アドレスＲＡは、プリデコーダ３３に供給される。
【００３３】
プリデコーダ３３は、正規のアドレスＡ又は冗長アドレスＲＡをデコードする。このうち、ロウアドレスについてはロウデコーダ１２に供給され、カラムアドレスについてはカラムスイッチ１３に供給される。プリデコーダ３３の出力であるロウアドレスが冗長アドレスＲＡをデコードしたものである場合には、ロウデコーダ１２に含まれる冗長ロウデコーダ１２Ｒに供給され、これによって、通常セル領域２００のワード線（正規ワード線）ではなく、冗長セル領域２０１のワード線（冗長ワード線）が選択される。また、プリデコーダ３３の出力であるカラムアドレスが冗長アドレスＲＡをデコードしたものである場合には、カラムスイッチ１３に含まれる冗長カラムスイッチ１３Ｒに供給され、これによって、通常セル領域２００のビット線（正規ビット線）ではなく、冗長セル領域２０２のビット線（冗長ビット線）が選択される。
【００３４】
さらに、冗長判定回路１００は、第１のメモリブロックＭＢ１を指定するパス信号Ｐ１と、第２のメモリブロックＭＢ２を指定するパス信号Ｐ２を出力する。これらパス信号Ｐ１，Ｐ２は、それぞれ比較回路２２ａ，２２ｂに供給される。パス信号Ｐ１，Ｐ２が活性化すると、比較回路２２ａ，２２ｂはデータアンプ１４を介して読み出されたデータを無視し、強制的にパス判定（正常であるとの判定）を行う。
【００３５】
図４は、Ｘ冗長判定回路１００Ｘの回路構成を示すブロック図である。
【００３６】
図４に示すように、Ｘ冗長判定回路１００Ｘは、下位のロウアドレスＸ１２〜Ｘ０をラッチするラッチ回路１０１Ｘと、最上位のロウアドレスＸ１３をラッチするラッチ回路１０２Ｘとを有している。
【００３７】
ラッチ回路１０２Ｘには、上述したパラレルテスト信号ＰＴと、センスアンプ活性化信号ＳＡＥが供給されている。センスアンプ活性化信号ＳＡＥは、図２に示したセンスアンプＳＡを活性化させるための制御信号であり、図１に示した制御回路４２によって生成される。ラッチ回路１０２Ｘは、パラレルテスト信号ＰＴが活性化していない場合、つまり、通常動作時においては、入力されたロウアドレスＸ１３をそのままラッチする。これに対し、パラレルテスト信号ＰＴが活性化している場合、つまり、パラレルテスト時においては、入力されたロウアドレスＸ１３の論理レベルに関わらず、まずローレベル（＝０）をラッチして出力し、次に、センスアンプ活性化信号ＳＡＥの活性化に応答して論理を反転させ、ハイレベル（＝１）をラッチして出力する。
【００３８】
ラッチ回路１０１Ｘ，１０２Ｘの出力（＝Ｘ１３〜Ｘ０）は、アドレス比較回路１０３Ｘ及び冗長アドレスデコード回路１０４Ｘに供給される。アドレス比較回路１０３Ｘは、ラッチ回路１０１Ｘ，１０２Ｘの出力である入力アドレスと、第１のアドレス記憶回路１０５Ｘに記憶されたアドレスを比較する回路である。アドレス記憶回路１０５Ｘに記憶されたアドレスは、置換された通常メモリセルのロウアドレス、つまり欠陥アドレスである。欠陥アドレスは、ウェハ状態で行われる動作試験によって検出され、レーザビームの照射や大電流の印加などによってヒューズ素子を溶断することによって不可逆的且つ不揮発的に記憶される。置換先となる冗長ワード線のアドレスは、第２のアドレス記憶回路１０６Ｘに記憶される。
【００３９】
アドレス比較回路１０３Ｘは、上記のアドレスを比較した結果、両者が一致した場合（ヒットした場合）、一致信号ＨＩＴを出力するとともに、アドレス記憶回路１０６Ｘを参照することによって、対応する冗長アドレスＲＡを出力する。これにより、欠陥アドレスＡが冗長アドレスＲＡに変換されることになる。変換された冗長アドレスＲＡは、プリデコーダ３３に供給される。
【００４０】
上述の通り、プリデコーダ３３は、ヒットした場合には冗長アドレスＲＡをプリデコードし、ミスヒットした場合には正規アドレスＡをプリデコードするが、これは通常動作モードにおける動作である。パラレルテスト信号ＰＴが活性化している場合においては、ヒットの有無にかかわらず（つまり、ヒットした場合であっても）、入力された正規アドレスＡの最上位ビットＸ１３の論理を無効としたプリデコードアドレスを出力する。さらに、パラレルテスト信号ＰＴ及び冗長テスト信号ＲＴの両方が活性化している場合には、冗長アドレスＲＡの最上位ビットＸ１３の論理を無効としたプリデコードアドレスを出力する。
【００４１】
また、アドレス比較回路１０３Ｘには冗長テスト信号ＲＴが供給されており、これが活性化すると、アドレス比較回路１０３Ｘは動作を停止する。
【００４２】
一方、冗長アドレスデコード回路１０４Ｘには、パラレルテスト信号ＰＴ及び冗長テスト信号ＲＴが供給されており、これらの両方が活性化している場合、冗長アドレスデコード回路１０４Ｘは、入力されたアドレスをデコードし、第２のアドレス比較回路１０７Ｘに出力する。アドレス比較回路１０７Ｘは、冗長アドレスデコード回路１０４Ｘの出力とアドレス記憶回路１０６Ｘに記憶されているアドレス（置換先アドレス）とを比較し、これらの一致及び不一致を検出する回路である。両者が一致した場合は、当該アドレスが置換先として使用されていることを意味する。一方、両者が不一致である場合は、当該アドレスが置換先として使用されていないことを意味する。両者が不一致である場合、アドレス比較回路１０７Ｘは、不一致信号ＭＩＳを出力する。不一致信号ＭＩＳは、一致信号ＨＩＴとともにＯＲ回路１０８Ｘに入力される。
【００４３】
ＯＲ回路１０８Ｘは、一致信号ＨＩＴ及び不一致信号ＭＩＳのいずれかが活性化したことに応答してその出力であるパス信号Ｐ０を活性化させる回路である。したがって、パス信号Ｐ０が活性化するのは、パラレルテストモードにおける通常セル領域２００のテスト（第１のパラレルテストモード）において、置換されたアドレス（欠陥アドレス）のワード線にアクセスしようとした場合、又は、パラレルテストモードにおける冗長セル領域２０１のテスト（第２のパラレルテストモード）において、置換先として使用されていないアドレスの冗長ワード線にアクセスしようとした場合である。パス信号Ｐ０は、パス信号生成回路１０９Ｘ，１１０Ｘに共通に供給される。
【００４４】
パス信号生成回路１０９Ｘ，１１０Ｘは、それぞれタイミング制御回路１１１Ｘから供給されるラッチ信号Ｌ１，Ｌ２に同期してパス信号Ｐ０をラッチする回路であり、その出力はそれぞれパス信号Ｐ１，Ｐ２として用いられる。したがって、パス信号Ｐ１，Ｐ２は、それぞれラッチ信号Ｌ１，Ｌ２が活性化した時点におけるパス信号Ｐ０の論理レベル（活性／非活性）を示していることになる。そして、パス信号生成回路１０９Ｘ，１１０Ｘのラッチ内容は、タイミング制御回路１１１Ｘから供給される停止信号Ｌ０によってリセットされる。
【００４５】
タイミング制御回路１１１Ｘは、図１に示した制御回路４２より供給されるバンクアクティブ信号ＢＡと、パラレルテスト信号ＰＴ及びセンスアンプ活性化信号ＳＡＥとを受け、これらに基づいて比較タイミング信号Ｔ、ラッチ信号Ｌ１，Ｌ２及び停止信号Ｌ０を生成する。具体的には、パラレルテスト信号ＰＴが非活性である場合、つまり、通常動作モードにおいては、バンクアクティブ信号ＢＡに基づいて比較タイミング信号Ｔを出力する。比較タイミング信号Ｔは、アドレス比較回路１０３Ｘに供給されているため、アドレス比較回路１０３Ｘは正しいタイミングでアドレス比較を行うことができる。
【００４６】
一方、パラレルテスト信号ＰＴが活性化している場合、つまり、パラレルテストモード時においては、タイミング制御回路１１１Ｘは、バンクアクティブ信号ＢＡ及びセンスアンプ活性化信号ＳＡＥに基づいて比較タイミング信号Ｔを出力するとともに、バンクアクティブ信号ＢＡに基づいてラッチ信号Ｌ１を出力し、センスアンプ活性化信号ＳＡＥに基づいてラッチ信号Ｌ２を出力する。そして、バンクアクティブ信号ＢＡの非活性化に応答して、停止信号Ｌ０を出力する。
【００４７】
図５は、第１のパラレルテストモード時におけるＸ冗長判定回路１００Ｘの動作を示すタイミング図である。
【００４８】
図５に示すように、パラレルテストモード時において、外部からアクティブコマンドＡＣＴとロウアドレスが入力されると、これに応答してバンクアクティブ信号ＢＡが活性化する。バンクアクティブ信号ＢＡが活性化すると、タイミング制御回路１１１Ｘによって比較タイミング信号Ｔが出力される。これにより、アドレス比較回路１０３Ｘは入力されたアドレスとアドレス記憶回路１０５Ｘに記憶されたアドレスとの比較を行う。この時、ラッチ回路１０２Ｘから出力される最上位ビットＸ１３はローレベル（＝０）であることから、入力されたアドレスの最上位ビットＸ１３は強制的にローレベル（＝０）とされる。
【００４９】
比較の結果、両者が一致した場合は一致信号ＨＩＴが活性化し、これがラッチ信号Ｌ１に同期してパス信号生成回路１０９Ｘにラッチされる。したがって、第１のメモリブロックＭＢ１においてアドレス置換がされている場合には、パス信号Ｐ１が活性化する。
【００５０】
その後、センスアンプ活性化信号ＳＡＥが活性化すると、ラッチ回路１０２Ｘから出力される最上位ビットＸ１３がハイレベル（＝１）に反転する。これにより、入力されたアドレスの最上位ビットＸ１３は強制的にハイレベル（＝１）とされる。そして、再び出力される比較タイミング信号Ｔに同期して、アドレス比較回路１０３Ｘによる比較が行われる。
【００５１】
比較の結果、両者が一致した場合は一致信号ＨＩＴが活性化し、これがラッチ信号Ｌ２に同期してパス信号生成回路１１０Ｘにラッチされる。したがって、第２のメモリブロックＭＢ２においてアドレス置換がされている場合には、パス信号Ｐ２が活性化する。
【００５２】
そして、バンクアクティブ信号ＢＡが非活性レベルになると、タイミング制御回路１１１Ｘから停止信号Ｌ０が出力され、パス信号Ｐ１，Ｐ２は非活性レベルに戻る。
【００５３】
このように、本実施形態では、第１のパラレルテストモード時においては、メモリブロックＭＢ１、ＭＢ２の通常セル領域２００に同時にアクセスしつつ、最上位ビットＸ１３を切り替えた２種類のアドレスをアドレス比較回路１０３Ｘによって順次比較し、これに基づいてパス信号Ｐ１，Ｐ２を生成している。したがって、置換されていないワード線については正しくテストを行うことできるとともに、置換されているワード線についてはテストをパスすることができる。
【００５４】
以上は、通常セル領域２００に対するパラレルテストであるが、冗長セル領域２０１に対するテスト、すなわち、第２のパラレルテストモードにおいても上記と同様の動作により、置換先として使用されている冗長ワード線については正しくテストを行うことできるとともに、置換先として使用されていない冗長ワード線についてはテストをパスすることができる。
【００５５】
図６は、Ｙ冗長判定回路１００Ｙの回路構成を示すブロック図である。
【００５６】
図６に示すように、Ｙ冗長判定回路１００Ｙは、ロウアドレスの代わりにカラムアドレスが用いられている他は、図４に示したＸ冗長判定回路１００Ｘと同様の回路構成を有している。つまり、ロウアドレスの下位アドレスＸ１２〜Ｘ０の代わりにカラムアドレスＹ９〜Ｙ０がラッチ回路１０１Ｙに供給され、アドレス記憶回路１０５Ｙ、１０６Ｙには、それぞれ置換された通常メモリセルのカラムアドレス及び置換先となる冗長ビット線のアドレスが記憶される。但し、ラッチ回路１０２Ｙには、Ｘ冗長判定回路１００Ｘと同様、ロウアドレスの最上位ビットＸ１３が供給される。また、タイミング制御回路１１１Ｙには、バンクアクティブ信号ＢＡの代わりに、リードアクティブ信号ＲＡが供給される。さらに、ラッチ回路１０２Ｙ及びタイミング制御回路１１１Ｙには、センスアンプ活性化信号ＳＡＥの代わりに、カラム活性化信号ＹＡが供給される。
【００５７】
図７は、第１のパラレルテストモード時におけるＹ冗長判定回路１００Ｙの動作を示すタイミング図である。
【００５８】
図７に示すように、パラレルテストモード時におけるＹ冗長判定回路１００Ｙの動作は、外部からリードコマンドＲＥＡＤとカラムアドレスが入力され、これに応答してリードアクティブ信号ＲＡが活性化する他は、図５に示したＸ冗長判定回路１００Ｘの動作と同様である。これにより、通常セル領域２００のテストにおいては、置換されていないビット線については正しくテストを行うことできるとともに、置換されるビット線についてはテストをパスすることができる。また、冗長セル領域２０２のテストにおいては、置換先として使用されている冗長ビット線については正しくテストを行うことできるとともに、置換先として使用されていない冗長ビット線についてはテストをパスすることができる。
【００５９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００６０】
【図１】本発明の好ましい実施形態による半導体記憶装置１０の全体を示すブロック図である。
【図２】メモリセルアレイ１１の部分的な回路図である。
【図３】メモリセルアレイ１１の構造をより詳細に示すブロック図である。
【図４】Ｘ冗長判定回路１００Ｘの回路構成を示すブロック図である。
【図５】第１のパラレルテストモード時におけるＸ冗長判定回路１００Ｘの動作を示すタイミング図である。
【図６】Ｙ冗長判定回路１００Ｙの回路構成を示すブロック図である。
【図７】第１のパラレルテストモード時におけるＹ冗長判定回路１００Ｙの動作を示すタイミング図である。
【符号の説明】
【００６１】
１０        半導体記憶装置
１１        メモリセルアレイ
１２        ロウデコーダ
１２Ｒ      冗長ロウデコーダ
１３        カラムスイッチ
１３Ｒ      冗長カラムスイッチ
１４        データアンプ
２１        データ入出力回路
２２        検証回路
２２ａ〜２２ｃ    比較回路
３１        アドレスバッファ
３２        アドレスラッチ回路
３３        プリデコーダ
４１        コマンドデコーダ
４２        制御回路
５０        モードレジスタ回路
１００      冗長判定回路
１００Ｘ    Ｘ冗長判定回路
１００Ｙ    Ｙ冗長判定回路
１０１Ｘ，１０２Ｘ，１０１Ｙ，１０２Ｙ    ラッチ回路
１０３Ｘ，１０７Ｘ，１０３Ｙ，１０７Ｙ    アドレス比較回路
１０４Ｘ，１０４Ｙ    冗長アドレスデコード回路
１０５Ｘ，１０６Ｘ，１０５Ｙ，１０６Ｙ    アドレス記憶回路
１０８Ｘ，１０８Ｙ    ＯＲ回路
１０９Ｘ，１１０Ｘ，１０９Ｙ，１１０Ｙ    パス信号生成回路
１１１Ｘ，１１１Ｙ    タイミング制御回路
２００      通常セル領域
２０１，２０２    冗長セル領域
ＭＢ１，ＭＢ２    メモリブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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