(57)【要約】【課題】金属層にノッチ形状が形成されず、多結晶シリコン層から金属層へのシリコンの拡散を防止したＭＩＰＳゲート構造を有する半導体装置を提供する。【解決手段】ＭＩＰＳゲート構造を有する半導体装置の製造方法において、ＭＩＰＳゲートの作製工程は、半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、多結晶シリコン層の上に形成したエッチングマスクを用いて、多結晶シリコン層をエッチングする工程と、メタル層を選択的にエッチングして、下方に向かって側壁がテーパ状に張り出したメタル層を残す工程と、多結晶シリコン層の側壁を含む平面から外方に突出したメッキ層のテーパ部を酸化して、酸化テーパ部とする酸化工程と、酸化テーパ部をエッチングで除去する除去工程とを含む。【選択図】図２Ｊ
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【特許請求の範囲】
【請求項１】
ＭＩＰＳゲート構造を有する半導体装置の製造方法であって、該ＭＩＰＳゲートの作製工程は、
半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、
該多結晶シリコン層の上に形成したエッチングマスクを用いて、該多結晶シリコン層をエッチングする工程と、
該メタル層を選択的にエッチングして、下方に向かって側壁がテーパ状に張り出したメタル層を残す工程と、
該多結晶シリコン層の側壁を含む平面から外方に突出した該メッキ層のテーパ部を酸化して、酸化テーパ部とする酸化工程と、
該酸化テーパ部をエッチングで除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
ＭＩＰＳゲート構造を有する半導体装置の製造方法であって、該ＭＩＰＳゲートの作製工程は、
半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、
該多結晶シリコン層の上に形成したエッチングマスクを用いて、該多結晶シリコン層をエッチングするエッチング工程と、
該多結晶シリコン層の側壁を含む平面から外方にある該メタル層を選択的に酸化して酸化メタル層とする酸化工程と、
該酸化メタル層を除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
上記酸化工程は、酸素プラズマ中で、該メタル層の一部を選択的に酸化する工程であることを特徴とする請求項１または２に記載の製造方法。
【請求項４】
上記酸化工程は、上記半導体基板の温度が２５０℃以下で行われることを特徴とする請求項３に記載の製造方法。
【請求項５】
上記除去工程は、弗化水素酸の水溶液を用いたウエットエッチング工程であることを特徴とする請求項１または２に記載の製造方法。
【請求項６】
ＭＩＰＳゲート構造を有する半導体装置の製造方法であって、該ＭＩＰＳゲートの作製工程は、
半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、
該多結晶シリコン層の上に形成したエッチングマスクを用いて、該多結晶シリコン層をエッチングする工程と、
下方に向かって側壁がテーパ状に張り出した該メタル層が、該多結晶シリコン層の側壁を含む平面より内方にのみ残るように、該メタル層を選択的にエッチングするエッチング工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
上記エッチング工程は、Ｈ２Ｏ２とＮＨ４ＯＨの混合溶液を用いたウエットエッチング工程であることを特徴とする請求項１または６に記載の製造方法。
【請求項８】
更に、少なくとも上記多結晶シリコン層と上記メタル層の側壁を覆うように、オフセットスペーサを形成する工程を含むことを特徴とする請求項１〜７のいずれか１項に記載の製造方法。
【請求項９】
ＭＩＰＳゲート構造を有する半導体装置であって、
該ＭＩＰＳゲートは、半導体基板上に順次積層された、ゲート絶縁膜、メタル層、および多結晶シリコン層を含み、
該ゲート絶縁膜、該メタル層、および該多結晶シリコン層の、それぞれの側面は、同一平面であるゲート側面に含まれ、
該メタル層と該多結晶シリコン層との界面において、該多結晶シリコン層の端部が除去されて、該ゲート側面より内方に隙間が形成されたことを特徴とする半導体装置。
【請求項１０】
更に、上記メタル層と上記多結晶シリコン層との界面において、該メタル層の端部が除去されて、該ゲート側面より内方に隙間が形成されたことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
ＭＩＰＳゲート構造を有する半導体装置であって、
該ＭＩＰＳゲートは、半導体基板上に順次積層された、ゲート絶縁膜、メタル層、および多結晶シリコン層を含み、
該ゲート絶縁膜および該多結晶シリコン層の側面は、同一平面であるゲート側面に含まれ、
該メタル層は、該ゲート絶縁膜との界面から該多結晶シリコン層との界面に向かって、側面がテーパ状に内方に傾斜したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＰＳゲート構造を有するトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
４５ｎｍノード技術のような高集積化、小型化半導体技術では、多結晶シリコンゲートの空乏化が問題となるため、従来の多結晶シリコンのゲート電極に代えて、ＭＩＰＳ（Metal Inserted Poly-silicon Stack：メタル挿入ポリシリコン積層）構造のゲート電極の使用が検討されている。ＭＩＰＳ構造のゲート電極は、例えば、半導体基板上にゲート絶縁膜、金属層、多結晶シリコン層、さらにニッケルシリサイド層の積層構造からなる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ゲート絶縁膜、金属層、多結晶シリコン層のような、エッチング特性の異なる層が積層されているため、これらを同じようにエッチングするのが困難であった。例えば、多結晶シリコン層をエッチングマスクに用いて、その下にある金属層をエッチングする場合、ゲート絶縁膜との間のエッチング選択性の高いＨ２Ｏ２とＮＨ４ＯＨの混合溶液を用いたウエットエッチングが使用されるが、かかるウエットエッチングでは、金属層の側壁が下部に向かってテーパ状に拡がったノッチ形状となる。このため、ゲート電極の側面にオフセットスペーサ（ＯＳＳ）を形成した場合に、ノッチ部がオフセットスペーサから露出した。このようにノッチ部は、洗浄工程で洗浄液中に溶け出すとともに、他の部分に再付着するという問題があった。
また、熱処理工程で、多結晶シリコン層から金属層中にシリコンが拡散し、金属層の仕事関数（ＷＦ）を、シリコンのミッドギャップ近傍にシフトさせるという問題もあった。
【０００４】
そこで、本発明は、金属層にノッチ形状が形成されず、多結晶シリコン層から金属層へのシリコンの拡散を防止したＭＩＰＳゲート構造の半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明は、ＭＩＰＳゲート構造を有する半導体装置の製造方法であって、ＭＩＰＳゲートの作製工程は、半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、多結晶シリコン層の上に形成したエッチングマスクを用いて、多結晶シリコン層をエッチングする工程と、メタル層を選択的にエッチングして、下方に向かって側壁がテーパ状に張り出したメタル層を残す工程と、多結晶シリコン層の側壁を含む平面から外方に突出したメッキ層のテーパ部を酸化して、酸化テーパ部とする酸化工程と、酸化テーパ部をエッチングで除去する除去工程と、を含むことを特徴とする半導体装置の製造方法である。
【０００６】
また、本発明は、ＭＩＰＳゲート構造を有する半導体装置であって、ＭＩＰＳゲートは、半導体基板上に順次積層された、ゲート絶縁膜、メタル層、および多結晶シリコン層を含み、ゲート絶縁膜、メタル層、および多結晶シリコン層の、それぞれの側面は、同一平面であるゲート側面に含まれ、メタル層と多結晶シリコン層との界面において、多結晶シリコン層の端部が除去されて、ゲート側面より内方に隙間が形成されたことを特徴とする半導体装置でもある。
【発明の効果】
【０００７】
以上の説明から明らかなように、本発明にかかる半導体装置の製造方法では、メタル層の材料が溶液中に溶け出し、再付着するのを防止できる。
【０００８】
また、多結晶シリコン層からメタル層にシリコンが拡散するのを抑制し、メタル層の仕事関数の変動を防止できる。
【発明を実施するための最良の形態】
【０００９】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【００１０】
実施の形態１．
図１Ａは、本実施の形態１にかかる半導体装置を含むＣＭＯＳのレイアウト図であり、ＮＭＯＳとＰＭＯＳを含む。また、図１Ｂは、図１ＡをＩ−Ｉ方向に見た場合の断面図である。図１Ｂに示すように、半導体装置１００は、層間絶縁層３５に設けられたプラグ３６により、配線層３７に接続されている。
【００１１】
図２Ａ〜図２Ｊは、本実施の形態にかかる半導体装置１００の製造工程を表す断面図である。かかる製造工程は、以下の工程１〜１０を含む。
【００１２】
工程１：図２Ａに示すように、シリコン等の半導体基板１に、酸化シリコン等からなる素子分離構造２を形成する。素子分離構造２の間にウエル３を形成する。
次に、半導体基板１の上に、ＣＶＤ法等により、例えば酸化シリコンやｌｏｗ−ｋ材料からなるゲート絶縁膜２１を形成する。続いて、例えばＣＶＤ法を用いて、メタル層２２を形成する。メタル層２２は、金属または金属窒化物からなり、例えば、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＨｆＴｉＳｉＮ、ＴｉＡｌＮが用いられる。続いて、例えばＣＶＤ法を用いて、多結晶シリコン層２３、マスク層２４を形成する。マスク層２４は、多結晶シリコン層２３をエッチングする場合にマスクとなりうる材料からなり、例えば、シリコン窒化膜、シリコン酸化膜、またはそれらの積層膜、もしくはフォトレジストが用いられる。リソグラフィ技術やドライエッチング技術を用いてマスク層２４をパターニングした後、マスク層２４を用いて多結晶シリコン層２３をエッチングする。
【００１３】
工程２：図２Ｂに示すように、マスク層２４をエッチングマスクに用いて、メタル層２２をウエットエッチングする。メタル層２２のエッチングには、例えば、下地のゲート絶縁膜２１との間のエッチング選択性の高い、Ｈ２Ｏ２とＮＨ４ＯＨの混合溶液が用いられる。エッチングの結果、メタル層２２は、側壁が下部に向かってテーパ状に拡がったノッチ形状となる。
【００１４】
工程３：図２Ｃに示すように、メタル層２２のノッチ部（多結晶シリコン層２３の側面を含む平面（ゲート側面）より外方に突出した部分）を酸化し、ノッチ酸化部３０とする。ノッチ部の酸化は、酸素プラズマ（酸素ラジカルを含む）中で、半導体基板１を２５０℃以下、好適には約２００℃の温度に保持して行う。
【００１５】
工程４：図２Ｄに示すように、例えば希釈した弗化水素酸（希弗酸）溶液等を用いてノッチ酸化部３０を選択的に除去する。後述するように、工程３、４において、多結晶シリコン層２３の下端部も酸化され、除去されても良い。
【００１６】
工程５：図２Ｅに示すように、マスク層２４をエッチングマスクに用いてゲート絶縁膜２１をエッチングする。例えば工程４において、ノッチ酸化部３０をエッチングするとともに、ゲート絶縁膜２１をエッチングしても構わない。
【００１７】
工程６：図２Ｆに示すように、全面に、例えばＣＶＤ法を用いて、窒化シリコン膜等の絶縁膜２５を形成する。
【００１８】
工程７：図２Ｇに示すように、絶縁膜２５を、多結晶シリコン層２３等の側面上に残るようにエッチングして、オフセットスペーサ（ＯＳＳ）２５とする。メタル層２２にはノッチ部が無いため、オフセットスペーサ２５からメタル層２２が露出することはない。
【００１９】
工程８：図２Ｈに示すように、フォトレジスト等で形成した注入マスク（図示せず）を用いたイオン注入法により、エクステンション層４を形成する。
注入マスクの形成工程や除去工程において、オフセットスペーサ２５は洗浄液等に晒されるが、オフセットスペーサ２５からメタル層２２が露出していないため、メタル層２２の成分が溶け出し、他の部分に再付着することはない。
【００２０】
工程９：図２Ｉに示すように、全体に、例えばＣＶＤ法を用いて、酸化シリコン等からなる、第１サイドウォール膜（ＳＤ１）２６、第２サイドウォール膜（ＳＤ２）２７を形成する。
【００２１】
工程１０：図２Ｊに示すように、第１サイドウォール膜（ＳＤ１）２６、第２サイドウォール膜（ＳＤ２）２７をゲート電極の側壁に残るようにエッチングする。次に、イオン注入法を用いてソース／ドレイン領域５を形成する。続いて、ＣＭＰ法等によりマスク層２３を除去し、半導体装置１００が完成する。なお、第１サイドウォール（ＳＤ１）２６と第２サイドウォール（ＳＤ２）２７を形成したが、サイドウォールは１層でも構わない。以上の工程に加えて、適宜、層間絶縁層、プラグ、配線層を形成しても良い。
【００２２】
以上のように、本実施の形態１にかかる半導体装置１００の製造方法では、オフセットスペーサ２５からメタル層２２が突出せず、メタル層２２の材料が溶液中に溶け出し、再付着するのを防止できる。
【００２３】
図２Ｋは、図２Ｄのゲート部分Ａの拡大図である。図２Ｋ中のａ１に示すように、工程３（図２Ｃ）で多結晶シリコン層２３の下端部が部分的に酸化され、続く工程４（図２Ｄ）で除去される。この結果、メタル層２２と多結晶シリコン層２３との接触面積が小さくなり、例えばイオン注入工程後の熱処理工程において、多結晶シリコン層２３からメタル層２２にシリコンが拡散するのを抑制することができ、メタル層２２の仕事関数（ＷＦ）の変動（シフト）を低減または防止できる。
【００２４】
なお、図２Ｋ中のａ２に示すように、ゲート絶縁膜２１の側面と、その上のメタル層２２の側面は、略同一平面となっている。
【００２５】
実施の形態２．
図３Ａ〜図３Ｄは、本実施の形態２にかかる半導体装置２００の製造工程を表す断面図である。図３Ａ〜図３Ｄ中、図２Ａ〜図２Ｊと同一符号は、同一または相当箇所を示す。
かかる製造工程は、以下の工程１〜４を含む。
【００２６】
工程１：図３Ａに示すように、上述の実施の形態１の工程１と同じ工程で、半導体基板１の上にゲート絶縁膜２１、メタル層２２、多結晶シリコン層２３、およびマスク層２４を形成し、多結晶シリコン層２３とマスク層２４をパターニングする。
【００２７】
工程２：図３Ｂに示すように、酸素プラズマ（酸素ラジカルを含む）中で、半導体基板１を２５０℃以下、好適には約２００℃の温度に保持して、多結晶シリコン層２３の下部以外のメタル層を酸化して酸化メタル層３１とする。
【００２８】
工程３：図３Ｃに示すように、例えば希釈した弗化水素酸（希弗酸）溶液等で、酸化メタル層３１を選択的に除去する。この結果、多結晶シリコン層２３の下にメタル層２２が残される。なお、工程３、４において、多結晶シリコン層２３の下端部も部分的に酸化され、除去されても良い。
【００２９】
工程４：図３Ｄに示すように、マスク層２４をエッチングマスクに用いてゲート絶縁膜２１をエッチングする。例えば工程３において、酸化メタル層３１をエッチングするとともに、ゲート絶縁膜２１をエッチングしても構わない。
続いて、上述の実施の形態１の工程６〜１０を行うことにより、半導体装置２００が完成する。
【００３０】
以上のように、本実施の形態２にかかる半導体装置２００の製造方法では、オフセットスペーサ２５からメタル層２２が突出せず、メタル層２２の材料の溶け出し、再付着を防止できる。
【００３１】
図３Ｅは、図３Ｄのゲート部分Ｂの拡大図である。図３Ｅ中のｂ１に示すように、工程３（図３Ｂ）で多結晶シリコン層２３の下端部、およびメタル層２２の上端部が部分的に酸化され、続く工程４（図３Ｃ）で除去される。この結果、メタル層２２と多結晶シリコン層２３との接触面積が小さくなり、例えばイオン注入工程後の熱処理工程において、多結晶シリコン層２３からメタル層２２にシリコンが拡散するのを抑制することができ、メタル層２２の仕事関数の変動（シフト）を低減または防止できる。
【００３２】
なお、図３Ｅ中のｂ２に示すように、ゲート絶縁膜２１の側面と、その上のメタル層２２の側面は、略同一平面となっている。
【００３３】
実施の形態３．
図４Ａ〜図４Ｄは、本実施の形態３にかかる半導体装置３００の製造工程を表す断面図である。図４Ａ〜図４Ｄ中、図２Ａ〜図２Ｊと同一符号は、同一または相当箇所を示す。
かかる製造工程は、以下の工程１〜３を含む。
【００３４】
工程１：図４Ａに示すように、上述の実施の形態１の工程１と同じ工程で、半導体基板１の上にゲート絶縁膜２１、メタル層２２、多結晶シリコン層２３、およびマスク層２４を形成し、多結晶シリコン層２３とマスク層２４をパターニングする。
【００３５】
工程２：図４Ｂに示すように、マスク層２４をエッチングマスクに用いて、メタル層２２をウエットエッチングする。メタル層２２のエッチングには、例えば、下地のゲート絶縁膜２１との間のエッチング選択性の高い、Ｈ２Ｏ２とＮＨ４ＯＨの混合溶液が用いられる。エッチングの結果、メタル層２２は、側壁が下部に向かってテーパ状に拡がったノッチ形状となる。ノット部の先端が、多結晶シリコン層２３の側壁を含む平面と同一または内方になるまで、エッチング液に浸責してエッチングを続け、図４Ｃに示すような形状を得る。
【００３６】
工程３：図４Ｄに示すように、マスク層２４をエッチングマスクに用いてゲート絶縁膜２２をエッチングする。
続いて、上述の実施の形態１の工程６〜１０を行うことにより、半導体装置３００が完成する。
【００３７】
以上のように、本実施の形態３にかかる半導体装置３００の製造方法では、オフセットスペーサ２５からメタル層２２が突出せず、メタル層２２の材料の溶け出し、再付着を防止できる。
【００３８】
図４Ｅは、図４Ｄのゲート部分Ｃの拡大図である。図４Ｅ中のｃ１に示すように、工程２（図４Ｂ、４Ｃ）でメタル層２２がテーパ状にエッチングされるため、メタル層２２と多結晶シリコン層２３との接触面積が小さくなり、例えばイオン注入工程後の熱処理工程において、多結晶シリコン層２３からメタル層２２にシリコンが拡散するのを抑制することができ、メタル層２２の仕事関数の変動（シフト）を低減または防止できる。
【００３９】
なお、図４Ｅ中のｃ２に示すように、ゲート絶縁膜２１の側面と、その上のメタル層２２の側面は、略同一平面となっている。
【産業上の利用可能性】
【００４０】
本発明は、例えば、ＭＩＰＳゲート構造を有する半導体装置に適用可能である。
【図面の簡単な説明】
【００４１】
【図１Ａ】本発明の実施の形態１にかかる半導体装置のレイアウト図である。
【図１Ｂ】図１ＡをＩ−Ｉ方向に見た場合の断面図である。
【図２Ａ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ｂ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ｃ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ｄ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ｅ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ｆ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ｇ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ｈ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ｉ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ｊ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２Ｋ】本発明の実施の形態１にかかる半導体装置のゲート部分の拡大図である。
【図３Ａ】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図３Ｂ】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図３Ｃ】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図３Ｄ】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図３Ｅ】本発明の実施の形態２にかかる半導体装置のゲート部分の拡大図である。
【図４Ａ】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図４Ｂ】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図４Ｃ】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図４Ｄ】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図４Ｅ】本発明の実施の形態３にかかる半導体装置のゲート部分の拡大図である。
【符号の説明】
【００４２】
１  半導体基板、２  素子分離構造、３  ウエル領域、４  エクステンション領域、５  ソース／ドレイン領域、２１  ゲート絶縁膜、２２  メタル層、２３  多結晶シリコン層、２４  マスク層、２５  オフセットスペーサ（ＯＳＳ）、２６  第１スペーサ（ＳＤ１）、２７  第２スペーサ（ＳＤ２）、１００  半導体装置。
【図１Ａ】
2010114310.tif 000003
【図１Ｂ】
2010114310.tif 000004
【図２Ａ】
2010114310.tif 000005
【図２Ｂ】
2010114310.tif 000006
【図２Ｃ】
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【図２Ｄ】
2010114310.tif 000008
【図２Ｅ】
2010114310.tif 000009
【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
2010114310.tif 000012
【図２Ｉ】
2010114310.tif 000013
【図２Ｊ】
2010114310.tif 000014
【図２Ｋ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
2010114310.tif 000019
【図３Ｅ】
2010114310.tif 000020
【図４Ａ】
2010114310.tif 000021
【図４Ｂ】
2010114310.tif 000022
【図４Ｃ】
2010114310.tif 000023
【図４Ｄ】
2010114310.tif 000024
【図４Ｅ】
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