(57)【要約】【課題】使用可能なテスタチャネル数を減少させることなく、複数の半導体集積回路の出力信号の検証を倍速で同時に行うことのできる半導体試験装置およびそれを用いた試験方法を提供する。【解決手段】テスタチャンネルＴＣＨは、レベル判定部１が、入力バッファＢ２を介して入力される被試験半導体集積回路の出力信号の信号レベルが規定値を満たしているかどうかを判定してレベル判定信号ＬＳを出力し、レベル判定信号多重化部２が、倍速モード指定信号により倍速試験モードが指定されたときは、レベル判定部１から出力されたレベル判定信号ＬＳに別のチャネルのレベル判定信号ＬＳを多重化して出力し、倍速試験モードが解除されたときは、レベル判定部１から出力されるレベル判定信号ＬＳを単独で出力し、期待値比較部３が、レベル判定信号多重化部２の出力Ｔをストローブ時刻ＳＴＢで期待値と比較する。【選択図】図１
2010281797.tif 000002
【特許請求の範囲】
【請求項１】
それぞれのテスタチャンネルからピンマルチモードによる倍速テストパターンの出力が可能な半導体試験装置であって、
前記テスタチャンネルが、
被試験半導体集積回路の出力信号の信号レベルが規定値を満たしているかどうかを判定してレベル判定信号を出力するレベル判定手段と、
倍速試験モードが指定されたときは、前記レベル判定信号に別のチャネルの前記レベル判定信号を多重化して出力し、前記倍速試験モードが解除されたときは、前記レベル判定手段から出力される前記レベル判定信号を単独で出力するレベル判定信号多重化手段と、
前記レベル判定信号多重化手段の出力をストローブ時刻で期待値と比較する期待値比較手段と
を備え、
前記ストローブ時刻が、前記テスタチャンネルごとに設定可能である
ことを特徴とする半導体試験装置。
【請求項２】
前記倍速テストパターンの出力に独立して、前記倍速試験モードの指定／解除を制御することができる
ことを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
請求項１または２に記載の半導体試験装置を用いた、半導体集積回路の試験方法であって、
ピンマルチモードによる倍速テストパターンが入力される２つの被試験半導体集積回路からそれぞれ出力される同じ出力信号を２つのテスタチャンネルにそれぞれ入力する工程と、
前記２つのテスタチャンネルでそれぞれ生成されるレベル判定信号を互いに相手のテスタチャンネルへ入力する工程と、
倍速試験モードの指定を行う工程と、
前記２つのテスタチャンネルの片方のストローブ時刻をテスト周期の前半に設定し、他方のストローブ時刻をテスト周期の後半に設定する工程と、
前記２つのテスタチャンネルのそれぞれで期待値比較を行う工程と
を実行することを特徴とする試験方法。
【請求項４】
前記期待値比較で不一致が発生したときは、
前期倍速試験モードの指定を解除する工程と、
前記不一致が発生したテスト周期における前記２つのテスタチャンネルのストローブ時刻を、ともに前記不一致を検出したストローブ時刻に設定する工程と、
前記２つのテスタチャンネルのそれぞれで期待値比較を行う工程と、
前記期待値比較の結果にもとづいて前記不一致が生じる被試験半導体集積回路を特定する工程と
を実行することを特徴とする請求項３に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置およびそれを用いた試験方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高速化に対応するため、半導体集積回路の機能を試験する半導体試験装置では、ピンマルチモードによる倍速試験が多用されるようになっている。ピンマルチモードでは、１ピンのテスト波形を生成するのに半導体試験装置の２チャンネルを使用し、それぞれのチャンネルで生成される波形を半周期単位で切り替えることにより、テスタ周波数の２倍の周波数のテスト波形を生成することが行われる。そのため、単純にピンマルチモードを使用すると、被試験半導体集積回路の１ピン当り２つのテスタチャンネルを使用することになり、使用可能なテスタチャンネルが減少する。その結果、同時に試験できる半導体集積回路の数が減少する、というような問題が発生する。
【０００３】
この問題に対して、従来、２つのチャンネルの間でそれぞれのチャンネルのテスト波形を相互に入力しあって、２つのチャンネルで倍速の同じ波形を生成して、それぞれのチャンネルに接続された別々の半導体集積回路に入力することにより、同時に試験できる半導体集積回路の数を増加させることが行われている（例えば、特許文献１参照。）。
【０００４】
このように、被試験半導体集積回路へのテスト波形の入力については、２個の半導体集積回路に同時に倍速波形を入力することが可能である。
【０００５】
一方、倍速波形が入力された被試験半導体集積回路から出力される倍速の出力波形に対する検証、すなわち、倍速での期待値との比較に関しては、１個の半導体集積回路の出力を２チャンネルの比較器に同時に入力し、それぞれのチャンネルで異なるタイミングで論理比較することにより、倍速で試験することのできるＩＣ試験装置が提案されている（例えば、特許文献２参照。）。
【０００６】
この提案のＩＣ試験装置では、被試験半導体集積回路から出力される出力信号を倍速で試験することが可能である。しかし、被試験半導体集積回路の出力ピン１ピン当り２つのテスタチャンネルを使用するため、同時に試験できる半導体集積回路の数が減少する、という問題が生じる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２３２８９９号公報  （第３ページ、図１）
【特許文献２】特開２０００−１６３９８９号公報  （第４ページ、図２）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、使用可能なテスタチャネル数を減少させることなく、複数の半導体集積回路の出力信号の検証を倍速で同時に行うことのできる半導体試験装置およびそれを用いた試験方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、それぞれのテスタチャンネルからピンマルチモードによる倍速テストパターンの出力が可能な半導体試験装置であって、前記テスタチャンネルが、被試験半導体集積回路の出力信号の信号レベルが規定値を満たしているかどうかを判定してレベル判定信号を出力するレベル判定手段と、倍速試験モードが指定されたときは、前記レベル判定信号に別のチャネルの前記レベル判定信号を多重化して出力し、前記倍速試験モードが解除されたときは、前記レベル判定手段から出力される前記レベル判定信号を単独で出力するレベル判定信号多重化手段と、前記レベル判定信号多重化手段の出力をストローブ時刻で期待値と比較する期待値比較手段とを備え、前記ストローブ時刻が、前記テスタチャンネルごとに設定可能であることを特徴とする半導体試験装置が提供される。
【００１０】
また、上述の態様の半導体試験装置を用いた、半導体集積回路の試験方法であって、ピンマルチモードによる倍速テストパターンが入力される２つの被試験半導体集積回路からそれぞれ出力される同じ出力信号を２つのテスタチャンネルにそれぞれ入力する工程と、前記２つのテスタチャンネルでそれぞれ生成されるレベル判定信号を互いに相手のテスタチャンネルへ入力する工程と、倍速試験モードの指定を行う工程と、前記２つのテスタチャンネルの片方のストローブ時刻をテスト周期の前半に設定し、他方のストローブ時刻をテスト周期の後半に設定する工程と、前記２つのテスタチャンネルのそれぞれで期待値比較を行う工程とを実行することを特徴とする試験方法が提供される。
【発明の効果】
【００１１】
本発明によれば、使用可能なテスタチャネル数を減少させることなく、複数の半導体集積回路の出力信号の検証を倍速で同時に行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例に係る半導体試験装置のテスタチャンネルの構成の例を示すブロック図。
【図２】本発明の実施例のレベル判定部の動作説明図。
【図３】本発明の実施例の半導体試験装置を用いて、２つの被試験半導体集積回路の出力信号を倍速で同時に試験するときのテスタチャネルの接続例を示す図。
【図４】本発明の実施例の半導体試験装置を用いて、２つの被試験半導体集積回路の出力信号を倍速で同時に試験するときの工程フロー図。
【図５】図４に示した工程フローで試験したときの動作例を示す波形図。
【図６】図４に示した工程フローで試験したときの期待値不一致発生例を示す波形図。
【図７】図６に示した不一致が発生したときに実行する試験の工程フロー図。
【図８】図７に示した工程フローで試験したときの動作例を示す波形図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例】
【００１４】
図１は、本発明の実施例に係る半導体試験装置のテスタチャンネルの構成の例を示すブロック図である。
【００１５】
ここで、本実施例の半導体試験装置のテスタチャンネルＴＣＨは、自身のパターン発生器１０１の出力と、他チャンネルのパターン発生器１０１の出力を用いて倍速テストパターンを生成する倍速テストパターン生成部１０２を有しており、ピンマルチ指定信号によりピンマルチモードが指定されたときは、入出力切り替え信号Ｉ／Ｏにより出力状態が設定される３ステート出力バッファＢ１を介して倍速テストパターンの出力を行うことできるものとする。
【００１６】
図１に示す本実施例のテスタチャンネルＴＣＨは、入力バッファＢ２を介して入力される被試験半導体集積回路（ＤＵＴ）の出力信号の信号レベルが、規定値を満たしているかどうかを判定して、レベル判定信号ＬＳを出力するレベル判定部１と、倍速モード指定信号により倍速試験モードが指定されたときは、レベル判定部１から出力されたレベル判定信号ＬＳに別のチャネルのレベル判定信号ＬＳを多重化して出力し、倍速試験モードが解除されたときは、レベル判定部１から出力されるレベル判定信号ＬＳを単独で出力するレベル判定信号多重化部２と、レベル判定信号多重化部２の出力Ｔをストローブ時刻ＳＴＢで期待値と比較する期待値比較部３と、を備える。
【００１７】
本実施例のレベル判定部１の動作を、図２を用いて説明する。
【００１８】
レベル判定部１は、ＤＵＴの出力信号を高レベル規格値ＶＯＨおよび低レベル規格値ＶＯＬと比較し、高レベルに関するレベル判定信号ＬＳ（Ｈ側）と、低レベルに関するレベル判定信号ＬＳ（Ｌ側）とを出力する。
【００１９】
レベル判定信号ＬＳ（Ｈ側）、レベル判定信号ＬＳ（Ｌ側）ともに、ＤＵＴの出力信号が規格値を満たしている場合は、‘Ｌ’レベルの信号を出力し、ＤＵＴの出力信号が規格値を満たしていない場合は、‘Ｈ’レベルの信号を出力する。
【００２０】
なお、図１では、図の煩雑さを避けるため、レベル判定信号ＬＳ（Ｈ側）、レベル判定信号ＬＳ（Ｌ側）を１つにまとめて、レベル判定信号ＬＳと表している。
【００２１】
レベル判定信号多重化部２は、その具体的な構成例として、倍速モード指定信号と別のチャネルのレベル判定信号ＬＳが入力されるＡＮＤゲート２１と、ＡＮＤゲート２１の出力とレベル判定部１から出力されるレベル判定信号ＬＳが入力されるＯＲゲート２２と、を有する。
【００２２】
倍速モード指定信号を‘１’にすることにより倍速試験モードが指定されるものとすると、倍速試験モード時には、レベル判定信号多重化部２の出力Ｔには、レベル判定部１から出力されるレベル判定信号ＬＳと別のチャネルのレベル判定信号ＬＳのＯＲ出力が得られる。したがって、いずれかのレベル判定信号ＬＳに、ＤＵＴの出力信号が規格値を満たしていないことを示す‘Ｈ’レベルの信号が出力されると、レベル判定信号多重化部２の出力Ｔも‘Ｈ’レベルとなる。
【００２３】
一方、倍速モード指定信号が‘０’とされて、倍速試験モードが解除されたときは、ＡＮＤゲート２１により、別のチャネルのレベル判定信号ＬＳの入力が阻止されるので、レベル判定信号多重化部２の出力Ｔは、レベル判定部１から出力されるレベル判定信号ＬＳそのものとなる。
【００２４】
なお、レベル判定信号多重化部２の出力ＴとしてはＴ（Ｈ側）とＴ（Ｌ側）の２つが出力されるが、図１では、レベル判定信号ＬＳと同様、１本の信号線で表している。
【００２５】
期待値比較部３は、レベル判定信号多重化部２の出力Ｔを期待値と比較するが、具体的には、期待値‘Ｈ’とレベル判定信号多重化部２の出力Ｔ（Ｈ側）を比較し、期待値‘Ｌ’とレベル判定信号多重化部２の出力Ｔ（Ｌ側）を比較する。
【００２６】
このとき、本実施例では、期待値比較部３に設定するストローブ時刻ＳＴＢは、テスタチャンネルごとに設定可能である。
【００２７】
次に、本実施例の複数のテスタチャンネルを用いて、複数の被試験半導体集積回路の出力信号を倍速で同時に試験する方法について、図３の接続図および図４のフロー図を用いて説明する。
【００２８】
図３には、２つのテスタチャンネルＴＣＨ−１、ＴＣＨ−２を用いて、２つの被試験半導体集積回路ＤＵＴ−１、ＤＵＴ−２の出力信号倍速で同時に試験するときの、各テスタチャンネル間の接続および各テスタチャンネルと各ＤＵＴとの接続関係を示している。ここで、ＤＵＴ−１、ＤＵＴ−２へは、例えば、テスタチャンネルＴＣＨ−３、ＴＣＨ−４などを用いて、ピンマルチモードによる倍速テストパターンが入力されるものとする。
【００２９】
このＤＵＴ−１、ＤＵＴ−２の出力信号ＯＵＴ１を倍速で同時に試験するときは、図４に示すフロー図に従って、まず、ＤＵＴ−１の出力信号ＯＵＴ１をテスタチャンネルＴＣＨ−１へ入力し、ＤＵＴ−２の出力信号ＯＵＴ１をテスタチャンネルＴＣＨ−２へ入力する（工程Ｓ０１）。
【００３０】
続いて、テスタチャンネルＴＣＨ−１のレベル判定信号ＬＳ−１をテスタチャンネルＴＣＨ−２へ入力し、テスタチャンネルＴＣＨ−２のレベル判定信号ＬＳ−２をテスタチャンネルＴＣＨ−１へ入力する（工程Ｓ０２）。
【００３１】
すなわち、図３に示すように、テスタチャンネルＴＣＨ−１のレベル判定信号ＬＳ−１をテスタチャンネルＴＣＨ−２のレベル判定信号多重化部２−２のＡＮＤゲート２２−２へ入力し、テスタチャンネルＴＣＨ−２のレベル判定信号ＬＳ−２をテスタチャンネルＴＣＨ−１のレベル判定信号多重化部２−１のＡＮＤゲート２２−１へ入力する。
【００３２】
次に、倍速モード指定信号を‘１’にして、倍速試験モードを指定する（工程Ｓ０３）。
【００３３】
また、テスタチャンネルＴＣＨ−１のストローブ時刻ＳＴＢ−１をテスタ周期の前半に設定し、テスタチャンネルＴＣＨ−２のストローブ時刻ＳＴＢ−２をテスタ周期の後半に設定する（工程Ｓ０４）。
【００３４】
以上の設定終了後、テスタチャンネルＴＣＨ−３、ＴＣＨ−４などを用いて、ピンマルチモードによる倍速テストパターンを入力すると、それに応じて、ＤＵＴ−１、ＤＵＴ−２から倍速の出力信号ＯＵＴ１が出力される。
【００３５】
そこで、この出力に対して、テスタチャンネルＴＣＨ−１、ＴＣＨ−２それぞれで期待値比較を行い、その結果を判定結果として出力する（工程Ｓ０５）。
【００３６】
図５に、図４に示した工程フローで試験したときの動作例を波形図で示す。
【００３７】
図５に示す例は、ＤＵＴ−１、ＤＵＴ−２ともに正常動作したときの例である。この例では、テスタ周期前半の期待値が‘Ｈ’、テスタ周期後半の期待値が‘Ｌ’であるので、テスタ周期の前半にストローブ時刻ＳＴＢ−１が設定されているテスタチャンネルＴＣＨ−１は、レベル判定信号多重化部２−１の出力Ｔ−１（Ｈ側）を期待値と比較し、テスタ周期の後半にストローブ時刻ＳＴＢ−２が設定されているテスタチャンネルＴＣＨ−２は、レベル判定信号多重化部２−２の出力Ｔ−２（Ｌ側）を期待値と比較する。
【００３８】
この場合、総てのストローブ時刻において、期待値と「一致」との判定結果が出力される。すなわち、ＤＵＴ−１、ＤＵＴ−２から倍速で出力される出力信号ＯＵＴ１に対する期待値比較結果が、１度のテストで同時に得られたことになる。
【００３９】
一方、図６には、ＤＵＴ−２に動作不良があるときの試験結果の例を示す。
【００４０】
この例では、ＤＵＴ−２に、本来‘Ｈ’が出力される期間に、‘Ｌ’が出力される不良があるものとする。したがって、この場合、テスタチャンネルＴＣＨ−２のレベル判定信号ＬＳ−２の（Ｈ側）、（Ｌ側）が、この不良発生期間で、異常を示す。
【００４１】
このうち、レベル判定信号ＬＳ−２（Ｈ側）の異常は、テスタチャンネルＴＣＨ−１のレベル判定信号多重化部２−１にも取り込まれ、その出力Ｔ−１に反映される。
【００４２】
テスタチャンネルＴＣＨ−１は、ＤＵＴ−２の動作不良発生期間にストローブ時刻が設定されているため、レベル判定信号多重化部２−１の出力Ｔ−１に反映されたレベル判定信号ＬＳ−２（Ｈ側）の異常に対して、期待値比較部３−１が「不一致」との判定結果を出力する。
【００４３】
このように、ＤＵＴ−１、ＤＵＴ−２のいずれかに不良があった場合、テスタチャンネルＴＣＨ−１、ＴＣＨ−２のいずれかにより期待値との「不一致」が検出される。
【００４４】
ただし、この場合、ＤＵＴ−１、ＤＵＴ−２のいずれで「不一致」が発生するのかは特定できない。
【００４５】
そこで、次に、上述のような「不一致」が検出された場合に、「不一致」を生じるＤＵＴを特定する方法について説明する。
【００４６】
図７は、倍速試験モードでいずれかのテスタチャンネルで不一致が検出されたときに、その不一致を発生させるＤＵＴを特定するために実行する試験の工程フロー図である。
【００４７】
図４に示したフローの試験でいずれかのテスタチャンネルで不一致が検出されたときは、まず、倍速モード指定信号を‘０’にして、倍速試験モードを解除する（工程Ｓ１１）。
【００４８】
続いて、不一致が発生したテスト周期におけるテスタチャンネルＴＣＨ−１、ＴＣＨ−２のストローブ時刻ＳＴＢ−１、ＳＴＢ−２を、ともに、図４のフローの試験で不一致を検出したストローブ時刻に設定し、更に不一致が発生したテスト周期以外の期待値比較をマスクする（工程Ｓ１２）。
【００４９】
例えば、図６に示した例ではテスタ周期の前半に設定したストローブ時刻で不一致を検出しているので、その場合、ストローブ時刻ＳＴＢ−１、ＳＴＢ−２を、ともにテスタ周期の前半に設定する。
【００５０】
その後、テスタチャンネルＴＣＨ−３、ＴＣＨ−４などを用いて、ピンマルチモードによる倍速テストパターンを入力すると、それに応じて、ＤＵＴ−１、ＤＵＴ−２から倍速の出力信号ＯＵＴ１が出力される。
【００５１】
この出力に対して、テスタチャンネルＴＣＨ−１、ＴＣＨ−２それぞれで期待値比較を行い、その結果を判定結果として出力する（工程Ｓ１３）。
【００５２】
このとき、本フローでは、倍速試験モードが解除されているので、レベル判定信号多重化部２−１、２−２の出力には、レベル判定信号ＬＳ−１、ＬＳ−２がそのまま出力される。
【００５３】
したがって、テスタチャンネルＴＣＨ−１の期待値比較部３−１では、ＤＵＴ−１の出力信号ＯＵＴ１に対する期待値比較を行い、テスタチャンネルＴＣＨ−２の期待値比較部３−２では、ＤＵＴ−２の出力信号ＯＵＴ１に対する期待値比較を行う、ということになる。
【００５４】
そこで、テスタチャンネルＴＣＨ−１、ＴＣＨ−２の期待値比較結果にもとづいて、不一致が生じるＤＵＴを特定する（工程Ｓ１４）。
【００５５】
図８に、図７に示した工程フローで試験したときの動作例を波形図で示す。
【００５６】
図８に示した例では、テスタ周期の前半に設定されたストローブ時刻ＳＴＢ−１、ＳＴＢ−２で、レベル判定信号多重化部２−１の出力Ｔ−１（Ｈ側）、レベル判定信号多重化部２−２の出力Ｔ−２（Ｈ側）が、それぞれ期待値‘Ｈ’と比較される。
【００５７】
その結果、この場合、テスタチャンネルＴＣＨ−２から「不一致」検出の判定結果が出力される。これにより、不一致を生じるＤＵＴがＤＵＴ−２であることを特定することができる。
【００５８】
このような本実施例によれば、２個のテスタチャンネルを使用して２個の半導体集積回路の出力信号の倍速試験を同時に行なうことができる。すなわち、使用可能なテスタチャネル数を減少させることなく、２個の半導体集積回路の出力信号の検証を倍速で同時に行うことができる。
【００５９】
また、いずれかの半導体集積回路に不良がある場合、そのいずれが不良であるかを特定することができる。
【符号の説明】
【００６０】
１  レベル判定部
２  レベル判定信号多重化部
３  期待値比較部
２１  ＡＮＤゲート
２２  ＯＲゲート
ＴＣＨ  テスタチャンネル 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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