(57)【要約】【課題】ノイズの影響を低減できるともに、レイアウト効率のよいＭＩＭ型容量素子を提供する。【解決手段】半導体装置１００は、下部電極１１２と、下部電極１１２上に設けられた中間電極１１６と、中間電極１１６上に設けられた上部電極１２４と、下部電極１１２と中間電極１１６との間に設けられた第１の絶縁膜と、中間電極１１６と上部電極１２４との間に設けられた第２の絶縁膜と、中間電極１１６と同層に設けられている第１の接続配線１１８と、下部電極１１２と第１の接続配線１１８とを電気的に接続する第１のビア１１４と、第１の接続配線１１８と上部電極１２４とを電気的に接続する第２のビア１２２とを有し、第１の接続配線１１８、第１のビア１１４、および、第２のビア１２２が、中間電極１１６の第１の辺に隣接して設けられているとともに、中間電極１１６の第１の辺と対向する第２の辺に隣接して設けられている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた下部電極と、
前記下部電極上に設けられた中間電極と、
前記中間電極上に設けられた上部電極と、
前記下部電極と前記中間電極との間に設けられた第１の絶縁膜と、
前記中間電極と前記上部電極との間に設けられた第２の絶縁膜と、
前記中間電極と同層に設けられ、前記中間電極と電気的に絶縁されている第１の接続配線と、
前記下部電極と前記第１の接続配線とを電気的に接続する第１のビアと、
前記第１の接続配線と前記上部電極とを電気的に接続する第２のビアと、
を有し、
前記下部電極と、前記中間電極と、前記上部電極と、前記第１の絶縁膜と、前記第２の絶縁膜とが、ＭＩＭ型容量素子を構成していて、
前記第１の接続配線、前記第１のビア、および、前記第２のビアが、前記中間電極の第１の辺に隣接して設けられているとともに、前記中間電極の前記第１の辺と対向する第２の辺に隣接して設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記上部電極は、前記上部電極と同層に設けられた上部電極引き出し配線に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、
前記中間電極は、前記中間電極と同層に設けられた中間電極引き出し配線に電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記下部電極、前記中間電極、および、前記上部電極には、スリット状の溝が設けられていることを特徴とする半導体装置。  
【請求項５】
請求項４に記載の半導体装置において、
前記上部電極は、前記上部電極と同層に設けられた上部電極引き出し配線に電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項４または請求項５に記載の半導体装置において、
前記中間電極は、前記中間電極と同層に設けられた中間電極引き出し配線に電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項１または請求項４に記載の半導体装置において、
前記中間電極と同層に設けられ、前記中間電極と電気的に絶縁されている第２の接続配線と、
前記下部電極と前記第２の接続配線とを接続する第３のビアと、
前記第２の接続配線と前記上部電極とを接続する第４のビアと、
をさらに有し、
前記第２の接続配線、前記第３のビア、および、前記第４のビアが、前記中間電極の前記第１の辺と直交する第３の辺に隣接して設けられているとともに、前記中間電極の前記第３の辺と対向する第４の辺に隣接して設けられていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記上部電極は、前記上部電極と同層に設けられた上部電極引き出し配線に電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項７または請求項８に記載の半導体装置において、
前記中間電極は、前記中間電極と同層に設けられた中間電極引き出し配線に電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項６のいずれか一項に記載の半導体装置において、前記第１のビアおよび前記第２のビアは、スリット状のビアであることを特徴とする半導体装置。  
【請求項１１】
請求項７乃至請求項９のいずれか一項に記載の半導体装置において、
前記第１のビア、前記第２のビア、前記第３のビア、および前記第４のビアは、スリット状のビアであることを特徴とする半導体装置。  
【請求項１２】
請求項１乃至請求項１１のいずれか一項に記載の半導体装置において、複数の前記ＭＩＭ型容量素子が、マトリックス状に配置されていることを特徴とする半導体装置。  
【請求項１３】
請求項２、請求項５、請求項８のいずれか一項に記載の半導体装置において、複数の前記ＭＩＭ型容量素子が、マトリックス状に配置されているとともに、複数の前記ＭＩＭ型容量素子が、前記上部電極引き出し配線を介して電気的に接続されていることを特徴とする半導体装置。  
【請求項１４】
請求項３、請求項６、請求項９のいずれか一項に記載の半導体装置において、複数の前記ＭＩＭ型容量素子が、マトリックス状に配置されているとともに、複数の前記ＭＩＭ型容量素子が、前記上部電極引き出し配線および前記中間電極引き出し配線を介して電気的に接続されていることを特徴とする半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に高精度な容量素子を有する半導体装置に関する。
【背景技術】
【０００２】
アナログ回路を有する半導体装置には、容量素子が使用されることがある。例えば、特許文献１には、ＭＩＭ（Metal-Insulator-Metal）型容量素子の上部電極および下部電極と同層にダミー配線を形成し、上部電極の上層および下部電極の下層にさらにダミー配線を形成し、これらのダミー配線を接地することによって、容量素子へのノイズの影響を少なくすることが開示されている。
【０００３】
また、特許文献２には、ＭＩＭ型容量素子の上部電極の上層に上部シールド層を設け、下部電極の下層に下部シールド層を設け、上部シールド層と下部シールド層との間をビアで接続することによって、容量素子へのノイズの結合を防止することが開示されている。
【０００４】
さらに、特許文献３には、上部電極と中間電極と下部電極とを有し、上部電極と下部電極がビアを介して接続されているＭＩＭ型容量素子によって、容量素子の占有面積を低減させながら、容量素子の寄生容量を低減することを開示している。
【０００５】
【特許文献１】特開２００４−１４６６３２号公報
【特許文献２】特開２００３−１５２０８５号公報
【特許文献３】特開２００７−５７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１においては、ＭＩＭ型容量素子の上部電極および下部電極がビアによって囲まれていないので、ノイズの低減の点で改善の余地があった。また、上部電極の上層および下部電極の下層にさらにダミー配線を形成しているので、容量値に寄与する配線の割合が小さく、レイアウト効率の点で改善の余地があった。
【０００７】
また、特許文献２においては、ＭＩＭ型容量素子の上部電極の上層に上部シールド層を設け、ＭＩＭ型容量素子の下部電極の下層に下部シールド層を設けているので、容量値に寄与する配線の割合が小さく、レイアウト効率の点で改善の余地があった。
【０００８】
さらに、特許文献３においては、ＭＩＭ型容量素子の上部電極と下部電極を電気的に接続するビアが片側だけにしか設けられてないので、ノイズの低減の点で改善の余地があった。
【課題を解決するための手段】
【０００９】
上述した課題を鑑みて、本発明によれば、半導体基板と、半導体基板上に設けられた下部電極と、下部電極上に設けられた中間電極と、中間電極上に設けられた上部電極と、下部電極と前記中間電極との間に設けられた第１の絶縁膜と、中間電極と上部電極との間に設けられた第２の絶縁膜と、中間電極と同層に設けられ、中間電極と電気的に絶縁されている第１の接続配線と、下部電極と第１の接続配線とを電気的に接続する第１のビアと、第１の接続配線と上部電極とを電気的に接続する第２のビアとを有し、下部電極と、中間電極、上部電極と、第１の絶縁膜と、第２の絶縁膜とが、ＭＩＭ型容量素子を構成していて、第１の接続配線、第１のビア、および、第２のビアが、中間電極の第１の辺に隣接して設けられているとともに、中間電極の第１の辺と対向する第２の辺に隣接して設けられていることを特徴とする半導体装置が提供される。
【００１０】
本発明によれば、第１の接続配線、第１のビア、および、第２のビアが、中間電極を取り囲むように設けられているので、ＭＩＭ型容量素子への外部からのノイズの影響をより少なくすることができるとともに、シールド層として機能する下部電極および上部電極がＭＩＭ型容量素子の容量値に寄与するので、レイアウト効率を向上させることができる。
【発明の効果】
【００１１】
本発明によれば、ノイズの影響を低減できるともに、レイアウト効率のよいＭＩＭ型容量素子を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（第１の実施形態）
図１乃至図３は、本発明の第１の実施形態を示すための図である。図１は本発明の第１の実施形態によるＭＩＭ型容量素子１３０を有する半導体装置１００の平面図であり、図２（ａ）乃至図２（ｃ）は各配線層を表す平面図であり、図３は、図１のＡ−Ａ'断面図である。
【００１４】
図１および図３を参照すると、本発明の第１の実施形態による半導体装置１００は、半導体基板（不図示）、例えばシリコン基板上に設けられた第１の層間絶縁膜１０２と、第１の層間絶縁膜１０２上に設けられた第２の層間絶縁膜１０４と、第２の層間絶縁膜１０４上に設けられた第３の層間絶縁膜１０６と、第３の層間絶縁膜１０６上に設けられた第４の層間絶縁膜１０８と、第４の層間絶縁膜１０８上に設けられた第５の層間絶縁膜１１０と有している。
【００１５】
第１の層間絶縁膜１０２には、下部電極１１２を含む第１の配線層１２８が埋め込まれている。下部電極１１２は、例えば、銅または銅を主成分とする合金からなる。第１の層間絶縁膜１０２は、例えば、シリコン酸化膜またはＬｏｗ−ｋ膜からなる。第３の層間絶縁膜１０６には、中間電極１１６、中間電極引き出し配線１１６'、および、第１の接続配線１１８を含む第２の配線層１２０が埋め込まれている。中間電極１１６、中間電極引き出し配線１１６'、および、第１の接続配線１１８は、例えば、銅または銅を主成分とする合金からなる。第３の層間絶縁膜１０６は、例えば、シリコン酸化膜またはＬｏｗ−ｋ膜からなる。第５の層間絶縁膜１１０には、上部電極１２４および上部電極引き出し配線１２４'を含む第３の配線層１２６が埋め込まれている。上部電極１２４および上部電極引き出し配線１２４'は、例えば、銅または銅を主成分とする合金からなる。第５の層間絶縁膜１１０は、例えば、シリコン酸化膜またはＬｏｗ−ｋ膜からなる。中間電極１１６および中間電極引き出し配線１１６'は電気的に接続されていて、上部電極１２４および上部電極引き出し配線１２４'は電気的に接続されている。第１の接続配線１１８と中間電極１１６とは、第３の層間絶縁膜１０６によって、電気的に絶縁されている。第１の接続配線１１８は、中間電極１１６の両側に中間電極引き出し配線１１６'と平行な方向に延在するように設けられている。
【００１６】
第２の層間絶縁膜１０４には、下部電極１１２と第１の接続配線１１８とを電気的に接続する第１のビア１１４が埋め込まれている。第１のビア１１４は、例えば、銅または銅を主成分とする合金からなる。第２の層間絶縁膜１０４は、例えば、シリコン酸化膜またはＬｏｗ−ｋ膜からなる。第４の層間絶縁膜１０８には、上部電極１２４と第１の接続配線１１８とを電気的に接続する第２のビア１２２が埋め込まれていている。第２のビア１２２は、例えば、銅または銅を主成分とする合金からなる。第４の層間絶縁膜１０８は、例えば、シリコン酸化膜またはＬｏｗ−ｋ膜からなる。
【００１７】
下部電極１１２と、第２の層間絶縁膜１０４と、中間電極１１６と、第４の層間絶縁膜１０８と、上部電極１２４は、ＭＩＭ型容量素子１３０を構成していて、第１のビア１１４、第１の接続配線１１８、および、第２のビア１２２を介して互いに電気的に接続されている下部電極１１２および上部電極はＭＩＭ型容量素子１３０の一方の電極として機能し、中間電極１１６はＭＩＭ型容量素子の他方の電極として機能し、第２の層間絶縁膜１０４および第４の層間絶縁膜１０４は、容量絶縁膜として機能する。
【００１８】
また、上部電極１２４に電気的に接続された上部電極引き出し配線１２４'は、ＭＩＭ型容量素子１３０の一方の電極からの引き出し配線として機能し、中間電極１１６に電気的に接続された中間電極引き出し配線１１６'は、ＭＩＭ型容量素子１３０の他方の電極からの引き出し配線として機能する。
【００１９】
図２は、図１の各配線層を示す図であり、図２（ａ）は第３の配線層１２６を示しており、図２（ｂ）は第２の配線層１２０を示しており、図２（ｃ）は第１の配線層１２８を示している。図２（ａ）の第３の配線層１２６は、上部電極１２４と上部電極引き出し配線１２４'を含んでおり、図２（ｂ）の第２の配線層１２０の上層に設けられている。図２（ｂ）の第２の配線層１２０は、中間電極１１６と中間電極引き出し配線１１６'と第１の接続配線１１８を含んでおり、図２（ｃ）の第１の配線層１２８の上層に設けられている。
図２（ｃ）の第１の配線層１２０は、下部電極１１２を含んでおり、図２（ｂ）の第２の配線層１２０の下層に設けられている。
【００２０】
図１および図３に示される半導体装置１００は、既知のデュアルダマシンプロセスまたはシングルダマシンプロセスを用いて形成することができる。また、第１配線層１２８は、ＭＩＭ型容量素子形成領域以外の回路領域の配線を含んでいてもよいし、第２配線層１２０は、ＭＩＭ形成領域以外の回路領域の配線を含んでいてもよいし、第３配線層１２６は、ＭＩＭ型容量素子形成領域以外の回路領域の配線を含んでいてもよい。
【００２１】
本実施形態では、電気的に接続された第１のビア１１４、第１のビア１２２、下部電極１１２、上部電極１２４、第１の接続電極１１８が、中間電極１１６を３次元的に包囲する構成になっているので、ＭＩＭ型容量への外部のノイズからの影響をより少なくことができるとともに、シールド層として機能する上部電極１２４および下部電極１１２がＭＩＭ型容量素子の容量値に寄与することができるので、レイアウトの効率化を図ることが可能になる。
【００２２】
なお、本実施形態においては、ビア１１４，１２２を複数の矩形のビアによって形成しているけれども、図４に示すように、ビア１１４，１２２をスリット状のビアによって形成することもできる。ビア１１４，１２２をスリット状のビアにすることにより、ＭＩＭ型容量素子への外部のノイズからの影響をより一層少なくことができる。
【００２３】
（第２の実施形態）
図５乃至図７は、本発明の第２の実施形態を示すための図である。図５は本発明の第２の実施形態によるＭＩＭ型容量素子２３０を有する半導体装置２００の平面図であり、図６（ａ）乃至図６（ｃ）は各配線層を表す平面図であり、図７は、図５のＡ−Ａ'断面図である。
【００２４】
第２の実施形態が第１の実施形態と異なる点は、ＭＩＭ型容量素子２３０を構成する上部電極１２４、中間電極１１６、下部電極１１２がそれぞれスリット状の溝２０２，２０４，２０６を有していることである。第１の実施形態と異ならない点については、説明を省略する。
【００２５】
図５および図６（ａ）に示されているように、第３の配線層１２６に含まれる上部電極１２４は、スリット状の溝２０２を有しており、図７に示されるように、スリット状の溝２０２は、第５の層間絶縁膜１１０から構成されている。
【００２６】
図５および図６（ｂ）に示されているように、第２の配線層１２０に含まれる中間電極１２４は、スリット状の溝２０４を有しており、図７に示されるように、スリット状の溝２０４の箇所は、第３の層間絶縁膜１０６から構成されている。
【００２７】
図５および図６（ｃ）に示されているように、第１の配線層１２８に含まれる下部電極１１２は、スリット状の溝２０６を有しており、図７に示されるように、スリット状の溝２０６の箇所は、第１の層間絶縁膜１０２から構成されている。
【００２８】
第１の実施形態と同様に本実施形態の半導体装置２００は、既知のデュアルダマシンプロセスまたはシングルダマシンプロセスを用いて形成することができる。ダマシンプロセルにおいては、配線形成工程において、ＣＭＰ（Chemical Mechanical Polishing）による平坦化を使う。ＣＭＰ（Chemical Mechanical Polishing）による平坦化を行うプロセスを用いる場合には、大面積を有する配線パターン中にスリット状の溝を設けることにより、配線の上表面の平坦度が改善される。したがって、ＭＩＭ型容量素子を構成する各電極にスリット状の溝を設けることによって、各電極の上表面の平坦度が改善され、ＭＩＭ型容量素子の容量値の精度を向上させることができる。
【００２９】
なお、本実施形態においても、ビア１１４，１２２を複数の矩形のビアによって形成しているけれども、図８に示すように、ビア１１４，１２２をスリット状のビアによって形成することもできる。ビア１１４，１２２をスリット状のビアにすることにより、ＭＩＭ型容量素子への外部のノイズからの影響をより一層少なくことができる。
【００３０】
（第３の実施形態）
図９乃至図１２は、本発明の第３の実施形態を示すための図である。図９は本発明の第３の実施形態によるＭＩＭ型容量素子３３０を有する半導体装置３００の平面図であり、図１０（ａ）乃至図１０（ｃ）は各配線層を表す平面図であり、図１１は、図９のＡ−Ａ'断面図であり、図１２は、図９のＢ−Ｂ'断面図である。
【００３１】
第３の実施形態が第１の実施形態と異なる点は、ＭＩＭ型容量素子３３０を構成する上部電極１２４と下部電極１１２がさらに、第３のビア３０４と第２の接続配線３０２と第４のビア３０６によって電気的に接続されていることである。第１の実施形態と異ならない点については、説明を省略する。
【００３２】
図９乃至図１２に示されているように、半導体装置第３００はさらに、第２の配線層１２０に含まれる第２の接続配線３０２と、第２層間絶縁膜１０４内に埋め込まれ、下部電極１１２と第２の接続配線３０２とを電気的に接続する第３のビア３０４と、第４層間絶縁膜１０８内に埋め込まれ、第２の接続配線３０２と上部電極１２４とを電気的に接続する第４のビア３０６とを有している。第２の接続配線３０２は、例えば、銅または銅を主成分とする合金からなる。第３のビア３０４は、例えば、銅または銅を主成分とする合金からなる。第４のビア３０６は、例えば、銅または銅を主成分とする合金からなる。第２の接続配線３０２は、中間電極１１６の両側に第１の接続配線１１８と直交する方向に延在するように設けられている。すなわち、上部電極１２４は、第１のビア１１４、第１の接続配線１１８、および、第２のビア１２２を介して、下部電極１１２に電気的に接続されるとともに、第３のビア３０４、第２の接続配線３０２、および、第４のビアを介して、下部電極１１２に電気的に接続されている。
【００３３】
本実施形態においては、第１の実施形態の構成に加えて、上部電極１２４が、第３のビア３０４、第２の接続配線３０２、および、第４のビアを介して、下部電極１１２に電気的に接続されているので、中間電極１１６の四方をビアで囲むことが可能となり、ＭＩＭ型容量素子への外部のノイズからの影響をより一層少なくことができる。
【００３４】
なお、本実施形態においても、ビア１１４，１２２，３０４，３０６を複数の矩形のビアによって形成しているけれども、図１３に示すように、ビア１１４，１２２，３０４，３０６をスリット状のビアによって形成することもできる。ビア１１４，１２２，３０４，３０６をスリット状のビアにすることにより、ＭＩＭ型容量素子への外部のノイズからの影響をより一層少なくことができる。
【００３５】
（第４の実施形態）
図１４は、本発明の第４の実施形態を示すための図である。本実施形態は、第１実施形態乃至第３の実施形態のいずれかのＭＩＭ型容量素子を単位容量として用い、上記の単位容量をマトリックス状に配置したものである。
【００３６】
図１４（ａ）は本発明の第１の実施形態によるＭＩＭ型容量素子１３０（図１を参照）を単位容量としてマトリックス状に配置した半導体装置４００であり、図１４（ｂ）は本発明の第２の実施形態によるＭＩＭ型容量素子２３０（図５を参照）を単位容量としてマトリックス状に配置した半導体装置５００であり、図１４（ｃ）は本発明の第３の実施形態によるＭＩＭ型容量素子３３０（図９を参照）を単位容量としてマトリックス状に配置した半導体装置６００である。
【００３７】
図１４（ａ）において、単位容量であるＭＩＭ型容量素子１３０は、上部電極引き出し配線１２４'および中間電極引き出し配線１１６'（図１を参照）を介して、相互に接続されている。また、図１４（ｂ）において、単位容量であるＭＩＭ型容量素子２３０は、上部電極引き出し配線１２４'および中間電極引き出し配線１１６'（図５を参照）を介して、相互に接続されている。さらに、図１４（ｃ）において、単位容量であるＭＩＭ型容量素子３３０は、上部電極引き出し配線１２４'および中間電極引き出し配線１１６'（図９を参照）を介して、相互に接続されている。
【００３８】
本実施形態においては、外部のノイズからの影響をより少なくした第１実施形態乃至第３の実施形態のいずれかのＭＩＭ型容量素子を単位容量として、マトリックス状に配置することにより、ノイズレベルが場所によって異なるような場合においても、ノイズに起因する単位容量の容量値のバラつきを小さくできるので、より高精度な容量素子を得ることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態の半導体装置の平面図を示す図である。
【図２】本発明の第１の実施形態の半導体装置の各配線層の平面図を示す図である。
【図３】本発明の第１の実施形態の半導体装置の断面図を示す図である。
【図４】本発明の第１の実施形態の半導体装置の変形例を示す平面図である。
【図５】本発明の第２の実施形態の半導体装置の平面図を示す図である。
【図６】本発明の第２の実施形態の半導体装置の各配線層の平面図を示す図である。
【図７】本発明の第２の実施形態の半導体装置の断面図を示す図である。
【図８】本発明の第２の実施形態の半導体装置の変形例を示す平面図である。
【図９】本発明の第３の実施形態の半導体装置の平面図を示す図である。
【図１０】本発明の第３の実施形態の半導体装置の各配線層の平面図を示す図である。
【図１１】本発明の第３の実施形態の半導体装置の断面図を示す図である。
【図１２】本発明の第３の実施形態の半導体装置の断面図を示す図である。
【図１３】本発明の第３の実施形態の半導体装置の変形例を示す平面図である。
【図１４】本発明の第４の実施形態の半導体装置の平面図を示す図である。
【符号の説明】
【００４０】
１００  半導体装置
１０２  第１の層間絶縁膜
１０４  第２の層間絶縁膜
１０６  第３の層間絶縁膜
１０８  第４の層間絶縁膜
１１０  第５の層間絶縁膜
１１２  下部電極
１１４  第１のビア
１１６  中間電極
１１６'  中間電極引き出し配線
１１８  第１の接続配線
１２０  第２の配線層
１２２  第２のビア
１２４  上部電極
１２４'  上部電極引き出し配線
１２６  第３の配線層
１２８  第１の配線層
１３０  ＭＩＭ型容量素子
２００  半導体装置
２０２  スリット状の溝
２０４  スリット状の溝
２０６  スリット状の溝
２３０  ＭＩＭ型容量素子
３００  半導体装置
３０２  第２の接続配線
３０４  第３のビア
３０６  第４のビア
３３０  ＭＩＭ型容量素子
４００  半導体装置
５００  半導体装置
６００  半導体装置
【図１】
2010140972.tif 000003
【図２】
2010140972.tif 000004
【図３】
2010140972.tif 000005
【図４】
2010140972.tif 000006
【図５】
2010140972.tif 000007
【図６】
2010140972.tif 000008
【図７】
2010140972.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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