(57)【要約】【課題】面積を大きくすることなく遅延量が増大された遅延セルを有する半導体装置を提供する。【解決手段】Ｎウェル５に形成されたＰＭＯＳトランジスタ５０ｂと、Ｐウェル６に形成されたＮＭＯＳトランジスタ５０ａとからなるＣＭＯＳインバータ５０を有し、このＮウェル５とＰウェル６は上下方向に所定のパターンで配置されており、左右方向に沿って並ぶ、複数の遅延セル９及び通常論理セル１７と、  それぞれが、左右方向に沿って、遅延セル９及び通常論理セル１７に隣接して配置され、上下方向に所定のパターンで配置されたＮウェル５とＰウェル６とを有する、複数の空き領域セル８とを備え、  遅延セル９におけるウェルの配置パターンは、左右に隣接する空き領域セル８のパターンを反転したものであり、通常論理セル１７におけるウェルの配置パターンは、左右に隣接する空き領域セル８におけるパターンと同じである。【選択図】図３Ａ
2010114258.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ回路を構成する、論理セルＮウェルに形成されたＰＭＯＳトランジスタと、論理セルＰウェルに形成されたＮＭＯＳトランジスタとを有し、前記論理セルＮウェルと前記論理セルＰウェルは第１の方向に所定のウェル配置パターンで隣り合うように配置されており、前記第１の方向と交わる第２の方向に沿って並ぶ、複数の論理セルと、
それぞれが、前記第２の方向に沿って前記論理セルに隣接して配置され、前記第１の方向に所定のウェル配置パターンで隣り合う非論理セルＮウェルと非論理セルＰウェルとを有する、複数の非論理セルと、
を備え、
前記複数の論理セルは、前記ＣＭＯＳ回路を遅延素子として用いる遅延セルと、前記ＣＭＯＳ回路を遅延素子以外の用途に用いる通常論理セルとからなり、
前記遅延セルにおける前記ウェル配置パターンは、前記第２の方向に沿って前記遅延セルに隣接する前記非論理セルにおける前記ウェル配置パターンを反転したものであり、
前記通常論理セルにおける前記ウェル配置パターンは、前記第２の方向に沿って前記通常論理セルに隣接する前記非論理セルにおける前記ウェル配置パターンと同じである、
ことを特徴とする半導体装置。
【請求項２】
遅延素子として機能するＣＭＯＳ回路を構成する、論理セルＮウェルに形成されたＰＭＯＳトランジスタと、論理セルＰウェルに形成されたＮＭＯＳトランジスタとを有し、前記論理セルＮウェルと前記論理セルＰウェルは第１の方向に隣り合うように配置されており、前記第１の方向と交わる第２の方向に沿って隣接する、複数の遅延セルを備え、
前記複数の遅延セルにおける、前記論理セルＮウェルと前記論理セルＰウェルの前記第１の方向に沿うウェル配置パターンは、前記第２の方向に沿って交互に反転する、
ことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載された半導体装置であって、
前記遅延セルの前記論理セルＰウェルの周縁部の少なくとも一部に形成されたＮウェル、及び／又は前記遅延セルの前記論理セルＮウェルの周縁部の少なくとも一部に形成されたＰウェルを、さらに備えることを特徴とする半導体装置。
【請求項４】
ＣＭＯＳ回路を構成する、論理セルＮウェルに形成されたＰＭＯＳトランジスタと、論理セルＰウェルに形成されたＮＭＯＳトランジスタとを有し、前記論理セルＮウェルと前記論理セルＰウェルは第１の方向に所定のウェル配置パターンで隣り合うように配置されており、前記第１の方向と交わる第２の方向に並ぶ、複数の論理セルと、
それぞれが、前記第２の方向に沿って前記論理セルに隣接して配置され、前記ウェル配置パターンと同じ配置パターンで隣り合う非論理セルＮウェルと非論理セルＰウェルとを有する、複数の非論理セルと、
を備え、
前記複数の論理セルは、前記ＣＭＯＳ回路を遅延素子として用いる遅延セルと、前記ＣＭＯＳ回路を遅延素子以外の用途に用いる通常論理セルとからなり、
前記第２の方向に沿って前記遅延セルに隣接する前記非論理セルは、前記非論理セルＮウェルの少なくとも一部に形成されたＰウェル、及び／又は前記非論理セルＰウェルの少なくとも一部に形成されたＮウェルを有し、
前記Ｐウェル及び／又は前記Ｎウェルの大きさ及び配置位置は、前記遅延セルの所望の遅延量に基づいて決められる、
ことを特徴とする半導体装置。
【請求項５】
左右に隣接して第１、第２及び第３のセルが配置された、第1導電型のシリコン基板を準備し、
前記シリコン基板における、前記第１及び第３のセルの下側領域及び前記第２のセルの上側領域をレジストマスクで覆い、
前記シリコン基板に第２導電型の不純物をイオン注入することにより、前記第１及び第３のセルの上側領域、及び前記第２のセルの下側領域に前記第２導電型のウェルを形成し、
前記シリコン基板から前記レジストマスクを剥離し、
前記第２のセルの前記上側領域に、前記第２導電型のソース／ドレイン領域を有するＭＯＳトランジスタを形成し、
前記第２のセルの前記下側領域に、前記第１導電型のソース／ドレイン領域を有するＭＯＳトランジスタを形成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、例えば、遅延素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路には、信号を遅延させる遅延素子が配置されている。この遅延素子の用途の一つは、複数のフリップフロップにクロック信号を供給する際、クロック信号が各フリップフロップに到達する時間の差（いわゆるクロックスキュー）を調整することである。遅延素子としては、ＣＭＯＳインバータを用いることが一般的である。遅延量はＣＭＯＳインバータの接続段数を変えることにより制御される。そのため、大きな遅延を得るには、多段の遅延素子が必要となる。また、遅延素子が配置された遅延セルは１つのチップの中に数万個のオーダで配置されることもあり、遅延セルがチップ全体の面積に占める割合は無視できない。
【０００３】
さらに、近年、パソコンやモバイル機器などの普及に伴い、チップ面積を削減することが強く求められている。このため、遅延セルがチップ全体に占める面積を低減することが求められている。
【０００４】
ところで、ＭＯＳトランジスタとウェル境界間の距離に応じて、そのＭＯＳトランジスタの特性が変動するというウェル近接効果（Well Proximity Effect）が知られている（例えば、特許文献１）。ここで、ウェル境界とは、導電型（Ｎ型、Ｐ型）の異なるウェルの境界のことである。このウェル近接効果は、ウェーハ上のある領域にウェルを形成するためにそれ以外の領域をレジストマスクで覆った状態でイオン注入を行う際に、注入されるイオンがレジストマスク内で散乱されることに起因する。例えば、ＰＭＯＳトランジスタを作製する工程において、Ｐ型半導体基板にＮウェルを形成することを考える。Ｎウェルとなる領域以外の領域をレジストマスクで覆った状態で、リンなどのＮ型不純物のイオン注入を行う。このとき、レジストマスク内でＮ型不純物の一部が散乱される結果、Ｎウェルに所望の量を超えてＮ型不純物イオンが注入される。この結果、Ｎウェル上に形成されるＰＭＯＳトランジスタの閾値電圧（Ｖｔｈ）が所望の値よりも増加し、ＭＯＳトランジスタの遅延特性が大きくなる。このウェル近接効果は、ウェル境界とＭＯＳトランジスタとの距離が近いほど大きくなる。
【特許文献１】特開２００７−３３５５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、面積を大きくすることなく遅延量が増大された遅延セルを有する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、ＣＭＯＳ回路を構成する、論理セルＮウェルに形成されたＰＭＯＳトランジスタと、論理セルＰウェルに形成されたＮＭＯＳトランジスタとを有し、前記論理セルＮウェルと前記論理セルＰウェルは第１の方向に所定のウェル配置パターンで隣り合うように配置されており、前記第１の方向と交わる第２の方向に沿って並ぶ、複数の論理セルと、それぞれが、前記第２の方向に沿って前記論理セルに隣接して配置され、前記第１の方向に所定のウェル配置パターンで隣り合う非論理セルＮウェルと非論理セルＰウェルとを有する、複数の非論理セルと、を備え、前記複数の論理セルは、前記ＣＭＯＳ回路を遅延素子として用いる遅延セルと、前記ＣＭＯＳ回路を遅延素子以外の用途に用いる通常論理セルとからなり、前記遅延セルにおける前記ウェル配置パターンは、前記第２の方向に沿って前記遅延セルに隣接する前記非論理セルにおける前記ウェル配置パターンを反転したものであり、前記通常論理セルにおける前記ウェル配置パターンは、前記第２の方向に沿って前記通常論理セルに隣接する前記非論理セルにおける前記ウェル配置パターンと同じである、ことを特徴とする半導体装置が提供される。
【０００７】
本発明の別態様によれば、左右に隣接して第１、第２及び第３のセルが配置された、第1導電型のシリコン基板を準備し、前記シリコン基板における、前記第１及び第３のセルの下側領域及び前記第２のセルの上側領域をレジストマスクで覆い、前記シリコン基板に第２導電型の不純物をイオン注入することにより、前記第１及び第３のセルの上側領域、及び前記第２のセルの下側領域に前記第２導電型のウェルを形成し、前記シリコン基板から前記レジストマスクを剥離し、前記第２のセルの前記上側領域に、前記第２導電型のソース／ドレイン領域を有するＭＯＳトランジスタを形成し、前記第２のセルの前記下側領域に、前記第１導電型のソース／ドレイン領域を有するＭＯＳトランジスタを形成する、半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、面積を大きくすることなく遅延量が増大された遅延セルを有する半導体装置が得られる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態を説明する前に、本発明者らが本発明をなすに至った経緯について説明する。
【００１０】
遅延セルの面積を増大させずに遅延量を大きくするために、本発明者らは、まず、ＣＭＯＳインバータのゲート幅を大きくすることによって、遅延量を大きくすることを考えた。１つの遅延素子あたりの遅延量が増えれば、必要な遅延セルの数は少なくなり、その結果遅延セルの占める面積は小さくなる。
【００１１】
しかし、遅延素子となるＣＭＯＳインバータは他のＭＯＳトランジスタと同じウェーハ上に同じプロセスで作成されるところ、このＣＭＯＳインバータのゲート幅は遅延素子以外のＭＯＳトランジスタと均一であることを求められる。このため、上記の方法を採ることは困難であることがわかった。ここで、均一のゲート幅が求められる理由について説明する。近年、半導体集積回路を構成するＭＯＳトランジスタの微細化が進み、いわゆるディープ・サブミクロン世代に入ろうとしている。ディープ・サブミクロン世代のフォトリソグラフィにおいては、露光光の波としての性質が表面化してくる。このため、ウェーハ上に所望の転写パターンを得るために、光近接効果補正（OPC：Optical Proximity Correction）を行う必要がある。この光近接効果補正を行うために、ＭＯＳトランジスタのゲート幅及びゲートの配置間隔を均一にすることが要求されている。
【００１２】
次に、従来のＭＯＳトランジスタのレイアウトについて説明する。
【００１３】
図１は、ウェーハ上のセル（後述の論理セル７）に作製された複数のＣＭＯＳインバータ５０を示している。
【００１４】
ここで、セルとは、ウェーハ上の領域を区画する基本単位であり、具体的には、図１においてセル境界線ＣＢ１〜ＣＢ１０で囲まれた領域を指す。以下、半導体集積回路の動作に寄与する、半導体素子が形成されたセルを論理セルという。この論理セルのうち、遅延素子として機能する半導体素子が形成されたものを遅延セルといい、遅延素子以外として機能する半導体素子が形成されたものを通常論理セルという。また、半導体集積回路の動作に寄与しないダミーの半導体素子が形成されたセルをダミーセルといい、半導体素子が形成されないセルを空き領域セルという。ダミーセルと空き領域セルをまとめて非論理セルという。なお、１つのセルに複数の半導体素子からなる回路が形成されることもある。
【００１５】
図１からわかるように、１つの論理セル７内に１つのＣＭＯＳインバータ５０が形成されている。また、論理セル７と空き領域セル８とが、横方向に交互に配置されている。
【００１６】
また、図１では、ＣＭＯＳインバータ５０は上段、中段及び下段にそれぞれ３個ずつ配置されている。各ＣＭＯＳインバータ５０はＮＭＯＳトランジスタ５０ａとＰＭＯＳトランジスタ５０ｂからなる。ＮＭＯＳトランジスタ５０ａは、Ｐウェル６に形成されたＮ型拡散層２，２と、これらＮ型拡散層２，２の間に反転層を形成するためのゲート１とを有する。Ｎ型拡散層２，２は、ＮＭＯＳトランジスタ５０ａのソース／ドレイン領域を構成する。ＰＭＯＳトランジスタ５０ｂは、Ｎウェル５に形成されたＰ型拡散層３，３と、これらＰ型拡散層３，３の間に反転層を形成するためのゲート１とを有する。Ｐ型拡散層３は、ＰＭＯＳトランジスタ５０ｂのソース／ドレイン領域を構成する。
【００１７】
ゲート１は、ＮＭＯＳトランジスタ５０ａとＰＭＯＳトランジスタ５０ｂのゲートを兼ねており、ＣＭＯＳインバータ５０の入力端子として機能する。ウェル端子４は、ウェルの電位を固定するための電極である。
【００１８】
なお、図１からわかるように、上段の３つのＣＭＯＳインバータ５０は、セル境界線ＣＢ２を軸に、中段の３つのＣＭＯＳインバータ５０をフリップ（反転）した構成を有し、中段の３つのＣＭＯＳインバータ５０とＮウェル５を共有している。同様に、下段の３つのＣＭＯＳインバータ５０は、セル境界線ＣＢ３を軸に、中段の３つのＣＭＯＳインバータ５０をフリップした構成を有し、中段の３つのＣＭＯＳインバータ５０とＰウェル６を共有している。
【００１９】
高速動作を要求される通常論理セルのＭＯＳトランジスタにとって、遅延を増大させるウェル近接効果は好ましくないため、ウェル境界からＭＯＳトランジスタまでの距離が大きくなるように、セルを配置している。このことについて図２を用いて説明する。
【００２０】
この図２は、図１のうち、中段の中央に配置された論理セル７を中心に拡大した図である。この図２からわかるように、まず縦方向について見ると、ＣＭＯＳインバータのＰ型拡散層３からウェル境界ＷＢ１までの距離は比較的大きく、ウェル境界ＷＢ２までの距離は比較的小さい。次に、横方向についてみると、Ｎウェル５及びＰウェル６は横長に形成されているため、ウェル境界は基本的に存在しない。
【００２１】
上記のような構成は高速動作を要求される通常論理セルでは好ましいが、遅延セルにとっては好ましくない。なぜなら、ウェル近接効果が抑制される結果、遅延セル１つあたりの遅延量が小さくなってしまい、所望の遅延量を得るために必要な遅延セルの数が増えるからである。これにより、チップに占める遅延セルの面積が増大するという問題が生じる。
【００２２】
本発明は、上記の問題を解決するために、ウェル近接効果を積極的に利用して遅延素子の遅延特性を制御し、それにより、遅延セルの面積を増大させずに遅延量を増やすものである。
【００２３】
以下、本発明に係る５つの実施形態について図面を参照しながら説明する。第1及び第２の実施形態は、遅延セルのウェルの配置パターンを隣接する空き領域セルと逆にすることで、ウェル近接効果を増大させるものである。第３の実施形態は、遅延セルに隣接する空き領域セルにも遅延素子を形成したものである。第４及び第５の実施形態は、遅延セルのウェルの配置パターンを変える代わりに、遅延セルに隣接するセルのウェル構成を変えたものである。
【００２４】
なお、同等の機能を有する構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００２５】
（第１の実施形態）
第1の実施形態を説明する。図３Ａは、本実施形態に係る遅延セルのレイアウトを示す図である。この図３Ａと前述の図１を比較してわかるように、図３Ａの中央に遅延セル９が縦方向に隣接して並んでいる。また、この遅延セル９は空き領域セル８，８により左右挟まれている。
【００２６】
図３Ａの左右に配置されたＣＭＯＳインバータ５０を有するセルは、通常論理セル１７である。
【００２７】
さらに図３Ｂを用いて詳しく説明する。この図３Ｂは、図３Ａのうち、中段の中央に配置された遅延セル９を中心に拡大した図である。この図からわかるように、遅延セル９の左右に空き領域セル８，８が配置されている。遅延セル９のＮウェル５にＰＭＯＳトランジスタ、Ｐウェル６にＮＭＯＳトランジスタがそれぞれ形成されている。
【００２８】
図３Ｂからわかるように、遅延セル９のウェルの配置パターンは、左右に隣接する空き領域セル８のウェルと逆である。即ち、空き領域セル８には上側にＮウェル５（非論理セルＮウェル）、下側にＰウェル６（非論理セルＰウェル）がそれぞれ配置されているのに対し、遅延セル９には上側にＰウェル６（論理セルＰウェル）、下側にＮウェル５（論理セルＮウェル）がそれぞれ配置されている。
【００２９】
上記の構成を採ることにより、図３Ｂの矢印で示すように、横方向について遅延セル９に形成されたＭＯＳトランジスタからウェル境界までの距離が、従来（図２参照）に比べて格段に短くなる。これにより、ウェル近接効果が強まるため、遅延セル９のＭＯＳトランジスタの閾値電圧は増大し、遅延セル９の遅延量が大きくなる。よって、所望の遅延量を得るために必要な遅延セルの数を減らすことができ、チップに占める遅延セルの面積を減らすことができる。
【００３０】
次に、図３Ｂに示す本実施形態の遅延セルを製造するための２つの方法を説明する。まず、シングルウェル構造を採ったものについて図４Ａ〜図４Ｄを用いて説明し、次いで、ツインウェル構造を採ったものについて図５Ａ〜図５Ｆを用いて説明する。
【００３１】
まず、シングルウェル構造による製造方法について説明する。
【００３２】
（１）ｐ型シリコン基板１０１を準備する。図４Ａに示すように、このｐ型シリコン基板１０１の表面領域にセル６１ａ,６１ｂ,６１ｃが割り当てられている。これらのセル（６１ａ,６１ｂ,６１ｃ）は、左右に隣接して配置され、それぞれｐ型領域１０１Ａを有する。
【００３３】
（２）次に、図４Ｂに示すように、フォトリソグラフィにより、セル６１ａとセル６１ｃの下半分、及びセル６１ｂの上半分をレジストマスク６０で覆う。
【００３４】
（３）次に、ｐ型シリコン基板１０１にｎ型不純物（例えばリン）をイオン注入する。その後、レジストマスク６０を剥離する。
【００３５】
これにより、図４Ｃに示すように、レジストマスク６０で覆われていた領域はｐ型領域１０１Ａとして残り、レジストマスク６０で覆われていなかった領域にＮウェル５が形成される。前述のウェル近接効果により、レジストマスク６０内でｎ型不純物イオンの一部が散乱されるため、その分だけＮウェル５の不純物濃度が高くなっている。
【００３６】
（４）次に、従来のＭＯＳＦＥＴの作製技術を用いて、図４Ｄに示すように、セル６１ｂのｐ型領域１０１ＡにＮＭＯＳトランジスタ５０ａを、セル６１ｂのＮウェル５にＰＭＯＳトランジスタ５０ｂをそれぞれ作製する。より具体的には、ＮＭＯＳトランジスタ５０ａとＰＭＯＳトランジスタ５０ｂに共通のゲート１を形成する。その後、ＮＭＯＳトランジスタ５０ａのソース／ドレイン領域となるＮ型拡散層２,２を、セル６１ｂのｐ型領域１０１Ａに形成する。また、ＰＭＯＳトランジスタ５０ｂのソース／ドレイン領域となるＰ型拡散層３，３を、セル６１ｂのＮウェル５に形成する。そして、図４Ｄに示すように、Ｎウェル５、ｐ型領域１０１Ａの電位をそれぞれ固定させるためのウェル端子４,４を形成する。
【００３７】
上記の工程により、セル６１ｂにはＮＭＯＳトランジスタ５０ａとＰＭＯＳトランジスタ５０ｂからなるＣＭＯＳインバータが形成され、セル６１ｂは遅延セル９となる。また、セル６１ａ,６１ｃには何も形成されないので、空き領域セル８,８となる。遅延セル９のＮウェル５の不純物濃度はウェル近接効果により高くなっているため、ＰＭＯＳトランジスタ５０ｂの閾値電圧は上昇し、遅延セル９の遅延量が大きくなる。
【００３８】
次に、ツインウェル構造による製造方法について、図５Ａ〜図５Ｆを用いて説明する。
【００３９】
（１）半絶縁性シリコン基板１０２を準備する。図５Ａに示すように、この半絶縁性シリコン基板１０２の表面領域にセル６２ａ,６２ｂ,６２ｃが割り当てられている。これらのセル（６２ａ,６２ｂ,６２ｃ）は、左右に隣接して配置され、それぞれ半絶縁性領域１０２Ａを有する。
【００４０】
（２）次に、図５Ｂに示すように、フォトリソグラフィにより、セル６２ａとセル６２ｃの下半分、及びセル６２ｂの上半分をレジストマスク６０で覆う。
【００４１】
（３）次に、半絶縁性シリコン基板１０２にｎ型不純物（例えばリン）をイオン注入する。その後、レジストマスク６０を剥離する。
【００４２】
これにより、図５Ｃに示すように、レジストマスク６０で覆われていない領域にＮウェル５が形成される。前述のウェル近接効果により、レジストマスク６０内でｎ型不純物イオンの一部が散乱されるため、その分だけＮウェル５の不純物濃度が高くなる。
【００４３】
（４）次に、図５Ｄに示すように、フォトリソグラフィにより、セル６２ａとセル６２ｃの上半分、及びセル６２ｂの下半分をレジストマスク６０で覆う。
【００４４】
（５）次に、半絶縁性シリコン基板１０２にｐ型不純物（例えばボロン）をイオン注入する。その後、レジストマスク６０を剥離する。
【００４５】
これにより、図５Ｅに示すように、レジストマスク６０で覆われていない領域にＰウェル６が形成される。前述のウェル近接効果により、レジストマスク６０内でｐ型不純物イオンの一部が散乱されるため、その分だけＰウェル６の不純物濃度が高くなる。
【００４６】
（６）次に、従来のＭＯＳＦＥＴの作製技術を用いて、図５Ｆに示すように、セル６２ｂのＰウェル６にＮＭＯＳトランジスタ５０ａを、セル６２ｂのＮウェル５にＰＭＯＳトランジスタ５０ｂをそれぞれ作製する。また、図５Ｆに示すように、Ｎウェル５、Ｐウェル６の電位をそれぞれ固定させるためのウェル端子４,４を形成する。
【００４７】
上記の工程により、前述の製造方法と同様、セル６２ｂにはＮＭＯＳトランジスタ５０ａとＰＭＯＳトランジスタ５０ｂからなるＣＭＯＳインバータが形成され、セル６２ｂは遅延セル９となる。また、セル６２ａ,６２ｃには何も形成されないので、空き領域セル８,８となる。
【００４８】
前述の方法との相違点の１つは、遅延セル９のＮウェル５だけでなくＰウェル６の不純物濃度もウェル近接効果により高くなっていることである。このため、ＰＭＯＳトランジスタ５０ｂだけでなく、ＮＭＯＳトランジスタ５０ａの閾値電圧も上昇し、遅延セル９の遅延量をさらに大きくすることができる。
【００４９】
上記の２つの製造方法の他、いわゆるトリプルウェルの構造を用いて遅延セルを製造してもよい。この場合、Ｎウェル内にＰウェルを形成し、そのＰウェルにＮＭＯＳトランジスタを作製する。
【００５０】
次に、本実施形態に係る遅延セルの変形例を説明する。この変形例では、図６からわかるように、遅延セル９の上側における左右のセル境界線の近傍にＮウェル１２が形成されている。これにより、図６のＢ部に示すように、同じ導電型のウェルが図３ＢのＡ部に示すように点接触しなくなるため、ＭＯＳトランジスタをより安定に動作させることができる。遅延セル９の下側の左右のセル境界線の近傍にＰウェルを形成してもよい。
【００５１】
なお、この変形例に係る遅延セルについても、レジストマスク６０の覆う範囲を変えることで、前述の製造方法と同様の方法により製造することができる。
【００５２】
また、本実施形態の説明では、遅延セルの左右に隣接セルを空き領域セルとしたが、前述のダミーセルでもよい。
【００５３】
以上説明したように、本実施形態では、遅延セル９内のウェルの配置パターンを左右に隣接する空き領域セル８，８と逆にすることで、遅延セル９とその左右に隣接する空き領域セル８，８との境界近傍にウェル境界を設ける。このようにすることで、ウェル近接効果を強めて、遅延セルに形成されたＭＯＳトランジスタの特性を劣化させる。これにより、遅延セルの面積を大きくすることなく、遅延セルの遅延量を大きくすることができる。
【００５４】
（第２の実施形態）
次に、第２の実施形態を説明する。第１の実施形態と第２の実施形態の相違点の一つは、第２の実施形態では左右方向だけでなく上下方向にもウェル境界をセル境界線の近傍に設けることで、ウェル近接効果をさらに強めるようにした点である。
【００５５】
図７は、本実施形態に係る遅延セル１０を示している。この図からわかるように、第1の実施形態と同様、この遅延セル１０は左右の空き領域セル８，８により挟まれていており、また、遅延セル１０と空き領域セル８のウェルの配置パターンが逆であるため遅延セル１０の左右にウェル境界がある。
【００５６】
この図７からわかるように、遅延セル１０の上側のセル境界線の近傍に、左右に隣接する空き領域セル８と同じ導電型のＮウェル２２が配置されている。また、遅延セル１０の下側のセル境界線の近傍に、左右に隣接する空き領域セル８と同じ導電型のＰウェル２３が配置されている。
【００５７】
上記のように構成することにより、図７の矢印で示すように、横方向だけでなく、縦方向についても、遅延セル１０のＭＯＳトランジスタからウェル境界までの距離を短くすることできる。このため、第1の実施形態に比べてウェル近接効果をさらに強めることができる。
【００５８】
次に、図８に本実施形態に係る遅延セルの変形例を示す。この変形例は、同じ導電型のウェルが点接触することを避けるために、遅延セル１０の上側における左右のセル境界線の近傍にＮウェル１２が形成されている。これにより、ＭＯＳトランジスタをより安定に動作させることができる。遅延セル１０の下側の左右のセル境界線の近傍にＰウェルを形成してもよい。
【００５９】
なお、本実施形態の説明では、遅延セルの左右に隣接セルを空き領域セルとしたが、ダミーセルでもよい。また、Ｎウェル２２とＰウェル２３のいずれか一方のみを配置する構成でもよい。
【００６０】
また、本実施形態に係る遅延セルは、レジストマスクで覆う範囲を変えることで、第１の実施形態で説明した方法により製造することができる。
【００６１】
以上説明したように、本実施形態では、遅延セル１０の上下の境界近傍にＮウェル２２及びＰウェル２３を設けることにより、ウェル近接効果をさらに強めて、ＭＯＳトランジスタの特性を劣化させる。これにより、遅延セルの面積を大きくすることなく、遅延セルの遅延量をさらに増大させることができる。
【００６２】
（第３の実施形態）
次に、第３の実施形態について説明する。本実施形態と第1の実施形態との相違点の１つは、前述のように、本実施形態では、遅延セルに左右隣接するセルを空き領域セルではなく、遅延セルとした点である。即ち、本実施形態では、遅延セルが連続して配置されている。
【００６３】
図９は、本実施形態に係る横方向に並べて配置された３つの遅延セル９ａ、９ｂ及び９ｃを示している。この図からわかるように、中央に配置された遅延セル９ｂは、第１の実施形態に係る遅延セルと同様に、通常論理セルのウェル配置パターンとは逆のウェルの配置パターンを有している。また、遅延セル９ｂの左右に隣接する遅延セル９ａと９ｃにおけるウェルの配置パターンは通常論理セルと同じである。
【００６４】
上記の構成により、各遅延セルについて、ＭＯＳトランジスタからウェル境界までの距離を短くすることができる。これにより、ウェル近接効果が強められるため、各遅延セル９ａ、９ｂ及び９ｃの遅延量が大きくなる。また、本実施形態は第１及び第２の実施形態と異なり、空き領域セルを配置しないため、遅延量の大きい遅延セルを高密度に配置することができる。
【００６５】
次に、図１０に本実施形態に係る遅延セルの変形例を示す。この変形例では、同じ導電型のウェルが点接触することを避けるために、遅延セル９ｂの下側の左右のセル境界線の近傍にＰウェル６３が形成されている。これにより、ＭＯＳトランジスタをより安定に動作させることができる。遅延セル９ｂの上側の左右のセル境界線の近傍にＮウェルを形成してもよい。
【００６６】
なお、上記の説明では、遅延セルを３つ並べた構成について説明したが、本実施形態はこれに限定されるものではない。図９（図１０）において、横方向に沿って、ウェルの配置パターンが交互に反転する、任意の数の遅延セルを配置してもよい。
【００６７】
次に、それぞれの遅延セルに形成された複数のＣＭＯＳインバータを直列に接続する配線、並びに電源電圧（ＶＤＤ）及び接地電圧（ＶＳＳ）を供給する配線について、図１１及び図１２を用いて説明する。
【００６８】
図１１は、コンタクト３０と、入力端子３１と、ＣＭＯＳインバータ間の配線３２と、ＭＯＳトランジスタとウェル端子４間の配線３３と、出力端子３４とを、図１０に追加したものである。
【００６９】
配線３２は、コンタクト３０を介してＣＭＯＳインバータ間を接続する。即ち、図１１からわかるように、この配線３２は遅延セル９ａに作製されたＣＭＯＳインバータの出力（ＰＭＯＳ及びＮＭＯＳトランジスタのドレイン領域）と遅延セル９ｂに作製されたＣＭＯＳインバータの入力（ゲート電極）とを接続する。同様に、遅延セル９ｂに配置されたＣＭＯＳインバータの出力と遅延セル９ｃに配置されたＣＭＯＳインバータの入力とを接続する。
【００７０】
配線３３は、ＰＭＯＳトランジスタのＰ型拡散層３（ソース領域）とＮウェルのウェル端子４とを接続し、また、ＮＭＯＳトランジスタのＮ型拡散層２（ソース領域）とＰウェルのウェル端子４とを接続する。
【００７１】
入力端子３１は遅延セル９ａに形成されたＣＭＯＳインバータのゲート１に接続されている。出力端子３４は遅延セル９ｃに形成されたＣＭＯＳインバータの出力（ＰＭＯＳ及びＮＭＯＳトランジスタのドレイン領域）に接続されている。
【００７２】
図１２は、電源電圧を供給する電源配線３５，３６と、及び接地電圧を供給する接地配線３７，３８と、ビアコンタクト３９とを、図１１に追加した図である。この図からわかるように、電源配線３５は、ビアコンタクト３９を介して遅延セル９ａ及び９ｃの配線３３と接続されており、遅延セル９ａ、９ｃに配置されたＰＭＯＳトランジスタに電源電圧を供給する。同様に、電源配線３６は、ビアコンタクト３９を介して遅延セル９ｂの配線３３と接続されており、遅延セル９ｂに配置されたＰＭＯＳトランジスタに電源電圧を供給する。
【００７３】
接地配線３７は、ビアコンタクト３９を介して遅延セル９ｂの配線３３と接続されており、遅延セル９ｂに配置されたＮＭＯＳトランジスタに接地電圧を供給する。同様に、接地配線３８は、ビアコンタクト３９を介して遅延セル９ａ及び９ｃの配線３３と接続されており、遅延セル９ａ、９ｃに配置されたＮＭＯＳトランジスタに接地電圧を供給する。
【００７４】
このように、電源配線３５，３６及び接地配線３７，３８を遅延セル９ａ，９ｃ用と遅延セル９ｂ用との２ペア設けることで、電源配線及び接地配線の形状を簡易な略直線状にすることができる。
【００７５】
なお、本実施形態に係る遅延セルは、第1の実施形態で説明した方法と同様にして製造することができる。即ち、第１の実施形態で説明した方法により遅延セルを製造した後、遅延セルに左右隣接するセルにＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータを作製すればよい。
【００７６】
以上説明したように、本実施形態では、遅延セル９ａ,９ｂ,９ｃを、ウェル配置パターンを反転させながら交互に横方向に配置することで、左右に隣接するセルとの境界近傍にウェル境界を設けるようにする。これにより、遅延量が増大した遅延セルを高密度に配置することができる。
【００７７】
また、電源配線及び接地配線を２ペア設けることで、電源配線及び接地配線の形状を簡易な略直線状にすることができる。
【００７８】
（第４の実施形態）
次に、第４の実施形態について説明する。本実施形態と第１の実施形態の相違点の一つは、遅延セルのウェルの配置パターンを隣接するセルと逆にする代わりに、遅延セルの左右に隣接するセルの少なくとも一部に、その隣接するセルのウェルの導電型と逆の導電型のウェルを形成することで、隣接セル内にウェル境界を設けることである。
【００７９】
図１３は、本実施形態に係る遅延セル１１を示している。この図を図３Ａと比較してわかるように、遅延セル１１のウェルの配置パターンは通常論理セル１７と同じである。また、この図１３からわかるように、遅延セル１１を挟む空き領域セル８，８のＮウェル５（非論理セルＮウェル）の一部にＰウェル４３が形成され、Ｐウェル６（非論理セルＰウェル）の一部にＮウェル４２が形成されている。
【００８０】
上記の構成により、図１３の矢印で示すように、横方向について遅延セル１１のＭＯＳトランジスタからウェル境界までの距離を短くすることできる。これにより、ウェル近接効果によって遅延セル１１に作製されたＭＯＳトランジスタの閾値電圧は増大し、遅延セル１１の遅延量が大きくなる。このように、本実施形態では、遅延セルのウェルの配置パターンを通常の論理セルのパターンから変更せず済むという利点がある。
【００８１】
なお、図１３からわかるように、Ｎウェル４２及びＰウェル４３は同じ導電型のウェルが点接触しないように配置されているが、点接触を許容する場合には、空き領域セル８の幅を狭めることにより、空き領域セル８の面積をより小さくしてもよい。また、Ｎウェル４２及びＰウェル４３の何れか一方のみを形成してもよい。
【００８２】
次に、本実施形態の遅延セルの製造方法を、図１４Ａ〜図１４Ｄを用いて説明する。ここでは、シングルウェル構造による製造方法を説明する。
【００８３】
（１）ｐ型シリコン基板１０１を準備する。図１４Ａに示すように、このｐ型シリコン基板１０１の表面領域にセル６３ａ,６３ｂ,６３ｃが割り当てられている。これらのセル（６３ａ,６３ｂ,６３ｃ）は、左右に隣接して配置され、それぞれｐ型領域１０１Ａを有する。
【００８４】
（２）次に、図１４Ｂに示すように、フォトリソグラフィにより、セル６３ａとセル６３ｃの上半分のうち一部の領域と、下半分の一部の領域をレジストマスク６０で覆う。同様に、セル６３ｂの下半分をレジストマスク６０で覆う。
【００８５】
（３）次に、ｐ型シリコン基板１０１にｎ型不純物（例えばリン）をイオン注入する。その後、レジストマスク６０を剥離する。
【００８６】
これにより、図１４Ｃに示すように、レジストマスク６０で覆われていない領域にＮウェル５が形成される。前述のように、ウェル近接効果により、レジストマスク６０内でｎ型不純物イオンの一部が散乱されるため、その分だけＮウェル５の不純物濃度が高くなる。
【００８７】
（４）次に、従来用いられているＭＯＳＦＥＴの作製技術を用いて、セル６３ｂのＮウェル５にＰＭＯＳトランジスタ５０ｂを、セル６３ｂのＰウェル６にＮＭＯＳトランジスタ５０ａをそれぞれ作製する。また、Ｎウェル５、Ｐウェル６の電位をそれぞれ固定させるためのウェル端子４,４を形成する。
【００８８】
上記の工程により、セル６３ｂにはＮＭＯＳトランジスタ５０ａとＰＭＯＳトランジスタ５０ｂからなるＣＭＯＳインバータが形成され、セル６３ｂは遅延セル１１となる。セル６３ａ,６３ｃには何も形成されないので、空き領域セル８,８となる。図１３と図１４Ｄからわかるように、空き領域セル８における上側のｐ型領域１０１ＡがＰウェル４３に該当し、下側のＮウェル５がＮウェル４２に該当する。
【００８９】
なお、本実施形態に係る遅延セルは、上記の製造方法以外にも、第1の実施形態で説明したようなツィンウェル構造またはトリプルウェル構造を用いて製造してもよい。
【００９０】
以上、説明したように、本実施形態では、遅延セル１１の左右に隣接する空き領域セル８，８の少なくとも一部に、その隣接するセルのウェルの導電型と逆の導電型のウェル（Ｎウェル４２，Ｐウェル４３）を形成することで、遅延セル１１の左右に隣接する空き領域セル８，８内にウェル境界を設ける。これにより、ウェル近接効果を強めて、遅延セルに形成されたＭＯＳトランジスタの特性を劣化させ、遅延セルの遅延量を増大させることができる。
【００９１】
以上、本実施形態によれば、遅延セルの面積を大きくすることなく、遅延量が増大された遅延セルを得ることができる。
【００９２】
（第５の実施形態）
次に、第５の実施形態について説明する。本実施形態は、第４の実施形態におけるＮウェル４２及びＰウェル４３の幅を調整し、所望の遅延量の遅延セルを得るものである。
【００９３】
図１５は、本実施形態に係る遅延セル１１を示している。第４の実施形態と同様、遅延セル１１の左右に隣接するように空き領域セル８，８が配置されている。また、この図１５からわかるように、遅延セル１１の右側に隣接する空き領域セル８には、Ｎウェル４２とＰウェル４３が形成されており、遅延セル１１の左側に隣接する空き領域セル８には、Ｎウェル５２とＰウェル５３が形成されている。このＮウェル５２の幅（横方向の長さ）は、Ｎウェル４２に比べて小さく、Ｐウェル５３の幅もＰウェル４３に比べて小さい。このため、図１５の矢印で示すように、横方向について、遅延セル１１のＭＯＳトランジスタからウェル境界までの距離は、右側に比べて左側の方が長くなる。このようにウェル境界までの距離を一部大きくすることで、ウェル近接効果を弱めて、遅延セル１１の遅延量を小さくすることができる。
【００９４】
このように、遅延量が所望の値よりも大きい場合に、空き領域セル８に形成されるＮウェルとＰウェルの幅を小さくしてＭＯＳトランジスタとウェル境界との距離を大きくすることで、遅延セルの遅延量を小さくすることができる。
【００９５】
次に、図１５に示す遅延セルの遅延量が依然として所望の値より大きい場合について説明する。図１６は、遅延セル１１の右側に隣接する空き領域セル８にもＮウェル５２及びＰウェル５３を形成した構成を示している。図１６の矢印で示すように、横方向について遅延セル１１のＭＯＳトランジスタからウェル境界までの距離は左側についても、右側と同程度に長くなる。このため、遅延セル１１の遅延量をさらに小さくすることができる。
【００９６】
上記の説明では、ウェル近接効果を弱めることで遅延セルの遅延量を小さくしたが、これとは逆に、Ｎウェル４２及びＰウェル４３の幅をより大きくすると、ウェル近接効果が強められることにより遅延セルの遅延量を大きくすることができる。つまり、空き領域セルに形成されたＮウェル４２及びＰウェル４３の幅を調整することで、所望の遅延量の遅延セルを得ることができる。
【００９７】
なお、本実施形態では、空き領域セル８のＮウェル４２とＰウェル４３のサイズを同時に変化させたが、一方のみを変化させてもよい。
【００９８】
また、Ｎウェル５２（４２）及びＰウェル５３（４３）は、いずれか一方のみを設けるようにしてもよい。
【００９９】
また、Ｎウェル５２（４２）及びＰウェル５３（４３）の形状は、長方形に限られず、所望の遅延量を満足するように任意の形状としてもよい。
【０１００】
以上、本実施形態によれば、空き領域セル８に形成されるＮウェル５２及び／又はＰウェル５３の幅を変化させることにより、遅延セル１１の遅延量を所望の値に調整することができる。
【０１０１】
以上、５つの実施形態について説明した。上記の実施形態における導電型については、ｐ型をｎ型に、ｎ型をｐ型にそれぞれ置き換えてもよい。また、遅延セルに形成される遅延素子は、ＣＭＯＳインバータに限らず、その他のＣＭＯＳ回路で構成されてもよい。
【０１０２】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【０１０３】
例えば、遅延セルの上下のセル境界線近傍に設けられたＮウェル２２及びＰウェル２３（第２の実施形態で説明）を、第３第〜第５の実施形態に適用してもよい。
【図面の簡単な説明】
【０１０４】
【図１】従来のＭＯＳトランジスタのレイアウトを示す図である。
【図２】図１の中段中央に配置された論理セルを中心に拡大した図である。
【図３Ａ】第１の実施形態に係る遅延セルのレイアウトを示す図である。
【図３Ｂ】図３Ａの中段中央に配置された遅延セルを中心に拡大した図である。
【図４Ａ】第１の実施形態に係る遅延セルの製造工程を示す図である。
【図４Ｂ】図４Ａに続く、第１の実施形態に係る遅延セルの製造工程を示す図である。
【図４Ｃ】図４Ｂに続く、第１の実施形態に係る遅延セルの製造工程を示す図である。
【図４Ｄ】図４Ｃに続く、第１の実施形態に係る遅延セルの製造工程を示す図である。
【図５Ａ】第１の実施形態に係る遅延セルの別の製造工程を示す図である。
【図５Ｂ】図５Ａに続く、第１の実施形態に係る遅延セルの別の製造工程を示す図である。
【図５Ｃ】図５Ｂに続く、第１の実施形態に係る遅延セルの別の製造工程を示す図である。
【図５Ｄ】図５Ｃに続く、第１の実施形態に係る遅延セルの別の製造工程を示す図である。
【図５Ｅ】図５Ｄに続く、第１の実施形態に係る遅延セルの別の製造工程を示す図である。
【図５Ｆ】図５Ｅに続く、第１の実施形態に係る遅延セルの別の製造工程を示す図である。
【図６】第１の実施形態に係る遅延セルの変形例を示す図である。
【図７】第２の実施形態に係る遅延セルを示す図である。
【図８】第２の実施形態に係る遅延セルの変形例を示す図である。
【図９】第３の実施形態に係る横方向に並べられた複数の遅延セルを示す図である。
【図１０】第３の実施形態に係る遅延セルの変形例を示す図である。
【図１１】図１０にＣＭＯＳインバータの配線を追加した図である。
【図１２】図１１にＣＭＯＳインバータの電源配線及び接地配線を追加した図である。
【図１３】第４の実施形態に係る遅延セルを示す図である。
【図１４Ａ】第４の実施形態に係る遅延セルの製造工程を示す図である。
【図１４Ｂ】図１４Ａに続く、第４の実施形態に係る遅延セルの製造工程を示す図である。
【図１４Ｃ】図１４Ｂに続く、第４の実施形態に係る遅延セルの製造工程を示す図である。
【図１４Ｄ】図１４Ｃに続く、第４の実施形態に係る遅延セルの製造工程を示す図である。
【図１５】第５の実施形態に係る遅延セルを示す図である。
【図１６】第５の実施形態に係る遅延セルを示す別の図である。
【符号の説明】
【０１０５】
１・・・ゲート
２・・・Ｎ型拡散層
３・・・Ｐ型拡散層
４・・・ウェル端子
５，１２，２２，４２，５２・・・Ｎウェル
６，２３，６３，４３，５３・・・Ｐウェル
７・・・論理セル
８・・・空き領域セル
９，９ａ,９ｂ，９ｃ，１０，１１・・・遅延セル
１７・・・通常論理セル
３０・・・コンタクト
３１・・・入力端子
３２，３３・・・配線
３４・・・出力端子
３５，３６・・・電源配線
３７，３８・・・接地配線
３９・・・ビアコンタクト
５０・・・ＣＭＯＳインバータ
５０ａ・・・ＮＭＯＳトランジスタ
５０ｂ・・・ＰＭＯＳトランジスタ
６０・・・レジスト
６１ａ,６１ｂ,６１ｃ・・・セル
６２ａ,６２ｂ,６２ｃ・・・セル
１０１・・・ｐ型シリコン基板
１０１Ａ・・・ｐ型領域
１０２・・・半絶縁性シリコン基板
１０２Ａ・・・半絶縁性領域
ＣＢ１〜ＣＢ１０・・・セル境界線
ＷＢ１〜ＷＢ３・・・ウェル境界
【図１】
2010114258.tif 000003
【図２】
2010114258.tif 000004
【図３Ａ】
2010114258.tif 000005
【図３Ｂ】
2010114258.tif 000006
【図４Ａ】
2010114258.tif 000007
【図４Ｂ】
2010114258.tif 000008
【図４Ｃ】
2010114258.tif 000009
【図４Ｄ】
2010114258.tif 000010
【図５Ａ】
2010114258.tif 000011
【図５Ｂ】
2010114258.tif 000012
【図５Ｃ】
2010114258.tif 000013
【図５Ｄ】
2010114258.tif 000014
【図５Ｅ】
2010114258.tif 000015
【図５Ｆ】
2010114258.tif 000016
【図６】
2010114258.tif 000017
【図７】
2010114258.tif 000018
【図８】
2010114258.tif 000019
【図９】
2010114258.tif 000020
【図１０】
2010114258.tif 000021
【図１１】
2010114258.tif 000022
【図１２】
2010114258.tif 000023
【図１３】
2010114258.tif 000024
【図１４Ａ】
2010114258.tif 000025
【図１４Ｂ】
2010114258.tif 000026
【図１４Ｃ】
2010114258.tif 000027
【図１４Ｄ】
2010114258.tif 000028
【図１５】
2010114258.tif 000029
【図１６】
2010114258.tif 000030