(57)【要約】【課題】画素外アンプトランジスタを利用して縦筋ノイズを抑制する仕組みのＣＭＯＳセンサにおいて、画素外アンプトランジスタの特性ばらつきの影響を緩和する。【解決手段】テスト画素部３１０は、画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４の直列回路にする。画素外アンプトランジスタ３１２を基準電圧生成部３２０からのゲート制御線３１８側に配置し、テスト用画素選択トランジスタ３１４を垂直信号線１９側に配置する。各カラムの両者の接続点を、短絡線３１７で共通に接続して画素外アンプトランジスタ３１２やテスト用画素選択トランジスタ３１４を並列化することで、それらの特性ばらつきの寄与を平均化できる。ＣＤＳ抑圧残しを防止して縦筋の原因となっている要因を、本構成を適用しない場合よりも、一層正確に抽出することができ、縦筋ノイズを一層抑圧できる。【選択図】図４
2010114487.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を生成する電荷生成部、前記電荷生成部で生成された信号電荷に基づき信号電圧を生成し増幅して処理対象信号を生成する増幅トランジスタ、前記電荷生成部で生成された信号電荷を前記増幅トランジスタの入力端に転送する転送トランジスタ、前記増幅トランジスタの入力端を初期化するリセットトランジスタ、前記増幅トランジスタで生成された処理対象信号を選択して出力する選択トランジスタを具備した複数の単位画素が配置されている画素アレイ部と、
前記選択トランジスタで選択された処理対象信号を伝達する複数列の列信号線と、
前記列信号線を介して処理対象信号を読み出して信号処理を行なう複数の列信号処理部を具備した画素信号読出部と、
基準電圧を生成して制御線に供給する基準電圧生成部と、
前記制御線とそれぞれの列信号線との間において、前記制御線側に配置された前記単位画素の前記増幅トランジスタよりサイズが大きな画素外の増幅トランジスタおよび前記列信号線側に配置された画素外の選択トランジスタの直列回路と、
それぞれの前記直列回路における前記画素外の増幅トランジスタと前記選択トランジスタの接続点を共通に接続する短絡線と、
を備えた固体撮像装置。
【請求項２】
複数の前記列信号線を電気的に短絡可能なスイッチを有する
請求項１に記載の固体撮像装置。
【請求項３】
前記単位画素は、前記選択トランジスタを、前記増幅トランジスタと前記列信号線との間に有する
請求項１または２に記載の固体撮像装置。
【請求項４】
信号電荷を生成する電荷生成部、前記電荷生成部で生成された信号電荷に基づき信号電圧を生成し増幅して処理対象信号を生成する増幅トランジスタ、前記電荷生成部で生成された信号電荷を前記増幅トランジスタの入力端に転送する転送トランジスタ、前記増幅トランジスタの入力端を初期化するリセットトランジスタ、前記増幅トランジスタで生成された処理対象信号を選択して出力する選択トランジスタを具備した複数の単位画素が配置されている画素アレイ部と、
前記選択トランジスタで選択された処理対象信号を伝達する複数列の列信号線と、
前記列信号線に対して並列に設けられ、前記単位画素から前記列信号線を介して処理対象信号を読み出して信号処理を行なう複数の列信号処理部を具備した画素信号読出部と、
基準電圧を生成して制御線に供給する基準電圧生成部と、
前記制御線とそれぞれの列信号線との間において、前記制御線側に配置された前記単位画素の前記増幅トランジスタよりサイズが大きな画素外の増幅トランジスタおよび前記列信号線側に配置された画素外の選択トランジスタの直列回路と、
それぞれの前記直列回路における前記画素外の増幅トランジスタと前記選択トランジスタの接続点を共通に接続する短絡線と、
前記画素外の増幅トランジスタが前記制御線を介して前記基準電圧生成部により駆動され前記選択トランジスタがオンしているときに各列信号線に現われる信号について前記列信号処理部から出力される信号に基づき前記列信号線ごとにノイズ補正用信号を生成して保持し、前記単位画素からの処理対象信号の読み出し時に前記列信号処理部から出力される信号と前記ノイズ補正用信号に基づいてノイズを補正するノイズ補正処理部と、
を備えた撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置と撮像装置に関する。より詳細には、いわゆる４ＴＲ構成の単位画素が配列された画素アレイ部を備えた固体撮像装置や画像入力装置などを代表例とする固体撮像装置や撮像装置に関する。
【背景技術】
【０００２】
光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。
【０００３】
たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
【０００４】
撮像システム（撮像装置）の画像入力装置（撮像デバイス）として固体撮像装置が広く用いられている。たとえば、近年、ＣＭＯＳセンサは、低消費電力や高速性の優位性を生かし、携帯電話などの各種携帯端末機器、デジタルスチルカメラ（コンパクト型や高級一眼レフ型）、デジタルビデオカメラ、カムコーダー、監視カメラ、誘導装置などに広く搭載されるようになってきている。また最近では、画像処理などの機能回路ブロックも一緒にオンチップ化した、高性能・高画質のＣＭＯＳセンサも登場し始めている。
【０００５】
いわゆるＸ−Ｙアドレス型の固体撮像装置では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出すカラム読出方式（列並列出力方式）が多く用いられている。画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置（ＡＤ変換装置／ＡＤＣ：Analog Digital Converter）にてデジタルデータに変換する。
【０００６】
ところで、固体撮像装置（撮像装置の画像入力装置への適用も含む）においては、雑音特性が問題となるので、その抑圧のための仕組みが種々検討されている。たとえば、縦筋状の固定パターンノイズの要因として、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）回路のばらつき、垂直信号線ごとに設けられた電流源のばらつき、ＣＤＳ後の信号を単数または複数のバスにて転送する選択スイッチのばらつきなどの要因に着目した仕組みが特許文献１に提案されている。
【０００７】
さらに、垂直信号線ごとに設けられた電流源のばらつきを低減するためのＣＤＳ処理を行なう固体撮像装置において、縦筋状の固定パターンノイズを低減するための仕組みが特許文献２（図３、段落２９〜３１）に提案されている。この仕組みでは、同電位設定回路と各垂直信号線上のスイッチを備え、スイッチをオンしたとき、複数の垂直信号線の相互間の電位を同電位にすることにより、縦筋状の固定パターンノイズを低減するようにしている。
【０００８】
【特許文献１】特開２００５−２２３８６０号公報
【特許文献２】特開２００５−３１１６４３号公報
【０００９】
特許文献１に記載の仕組みでは、画素アレイ部の単位画素が、受光素子（フォトダイオード）の他に、電荷転送用とリセット用と増幅用の３個のトランジスタを有するいわゆる３ＴＲ構成のものを対象としている。そして、画素アレイ部とは別に、画素アレイ部の単位画素の画素内アンプトランジスタよりサイズが大きな画素外アンプトランジスタと、この画素外アンプトランジスタを駆動するためのバイアス電圧を生成するバイアス回路を設けている。バイアス回路から発生される電位を、画素外アンプトランジスタのゲートに入力することによって、画素間の固定パターンノイズ成分を抑制し、ＣＤＳ回路そのものが有するばらつき成分を持つ信号出力を補正信号として取得する手法を採っている。この補正信号は、通常撮像時の画像にて、ＣＤＳ回路そのものが有する縦筋成分を補正するための信号となる。
【００１０】
また、好ましい態様として、各垂直信号線を共通に接続する（電気的に短絡する）スイッチ（シャントトランジスタ）を設けることも開示されている。全てのスイッチがオンすることにより、画素外アンプトランジスタが並列化され、全ての垂直信号線の電位がイコライズされる。画素外アンプトランジスタを並列化することにより、その特性ばらつきの寄与を平均化でき、結果としてＣＤＳ抑圧残しを防止して縦筋の原因となっている要因をさらに正確に抽出することが可能となると説明されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
特許文献１に記載の仕組みを、画素アレイ部の単位画素が、受光素子（フォトダイオード）の他に、電荷転送用とリセット用と増幅用と垂直選択用のトランジスタを有するいわゆる４ＴＲ構成のものに適用することが考えられる。しかしながら、次のような点が問題となる。
【００１２】
特許文献１の好ましい態様では、全てのスイッチをオンさせて画素外アンプトランジスタを並列化して、その特性ばらつきの寄与を平均化しようとするが、スイッチが有するオン抵抗成分が起因し、画素外アンプトランジスタの閾値電圧のばらつきを十分に除去できず、縦筋成分が残る場合がある（第１の課題と称する）。
【００１３】
また、特許文献１の好ましい態様では、スイッチ（シャントトランジスタ）を配置するためのスペースが必要となる。スイッチを除去することで特許文献１の基本構成にすることも考えられるが、この場合当然の如く、スイッチを配置したことによる改善効果は得られず、画素外アンプトランジスタの特性ばらつきのために、好ましい態様よりも縦筋成分が残ってしまう（第２の課題と称する）。
【００１４】
特許文献２の好ましい様態では、垂直信号線上のスイッチをオンしたときにのみ同電位になり、オフの場合には、同電位にならない。このため、垂直信号線ごとにＣＤＳ処理後の値がばらつく問題や、ゲイン性のばらつきによって、縦筋補正用のデータを扱えない問題もある（纏めて第３の課題と称する）。「ゲイン性のばらつき」とは、入力信号量に応じてノイズ量を変化させるような回路などのばらつきである（特許文献１の段落２２を参照）。
【００１５】
近年においては、固体撮像装置の低ノイズ化に伴い、微小な縦筋成分が目立つ場合があり、そのため縦筋成分をさらに抑制することが要求されている。前記第１や第２の課題を改善することがその対策となり得ると考えられる。
【００１６】
また、３ＴＲ構成での引用文献１の仕組みを単純に４ＴＲ構成に適用したのでは、トランジスタ数が増えてしまう難点がある（第４の課題と称する）。
【００１７】
本発明は、上記事情に鑑みてなされたものであり、画素アレイ部が４ＴＲ構成の単位画素が配列されたものである場合において、第１〜第３の課題の少なくとも一方を改善することを目的とする。つまり、４ＴＲ構成において、画素外アンプトランジスタを利用して縦筋ノイズを抑制する仕組みにすることと、画素外アンプトランジスタの特性ばらつきの影響を緩和することのできる仕組みにすることを目的とする。好ましくはトランジスタ数の増加を抑制しつつそれらを実現する仕組み（第４の課題の解決）を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一形態においては、特許文献１の仕組みと同様に、画素アレイ部の外に、基準電圧を生成して制御線に供給する基準電圧生成部と、画素アレイ部の単位画素を構成する増幅トランジスタよりサイズが大きな画素外の増幅トランジスタ（画素外アンプトランジスタと称する）を設ける。
【００１９】
加えて、画素外アンプトランジスタを制御線（基準電圧生成部）側に配置し、これと直列に列信号線との間に選択トランジスタを設け、他の列との関係において、画素外アンプトランジスタと選択トランジスタの接続点同士を短絡線で共通に接続する。
【００２０】
いわゆるダミー画素部に代わる構成として、列信号線ごとの複数の画素外アンプトランジスタと、それを駆動する基準電圧生成部が設けられている。これらの構成から出力された信号が複数の列信号線に一斉に読み出されると、この信号が列信号処理部で並列処理され、抑圧残しが低減された信号が出力される。好ましくは、この抑圧残しが低減された信号を補正信号として保持しておく。そして、通常の画素信号の読出し動作時には、列信号処理部から出力される信号と保持しておいた補正信号に基づいて縦筋補正処理を行なうようにする。
【００２１】
画素外アンプトランジスタと直列に列信号線との間に選択トランジスタを設け、各列の画素外アンプトランジスタと選択トランジスタの接続点同士を短絡線で共通接続しているので、画素外アンプトランジスタの特性ばらつきは短絡線によって吸収される。
【００２２】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。また、本発明は、固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【発明の効果】
【００２３】
本発明の一形態によれば、本発明を適用しない場合よりも、画素外アンプトランジスタの特性ばらつきの影響を緩和することができる。その結果、縦筋をより効果的に抑制できる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，…などのように大文字の英語の参照子を付して記載することがあり、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００２５】
なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ型の固体撮像装置をデバイスとして使用した場合を例に説明する。特に断りのない限り、ＣＭＯＳ型の固体撮像装置は、全ての単位画素がＮＭＯＳ（ｎチャネル型のＭＯＳトランジスタ）よりなり、信号電荷は負電荷（電子）であるものとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らないし、単位画素がＰＭＯＳ（ｐチャネル型のＭＯＳトランジスタ）で構成されていてもよいし、信号電荷は正電荷（正孔・ホール）であってもよい。
【００２６】
光や放射線などの外部から入力される電磁波に対して感応性をする単位画素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置に、後述する各実施形態が同様に適用できる。
【００２７】
＜固体撮像装置：基本構成＞
図１は、固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。固体撮像装置も半導体装置の一例である。固体撮像装置１は、複数個の単位画素３が２次元マトリクス状に配列された画素アレイ部１０を有する。固体撮像装置１は、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。
【００２８】
画素アレイ部１０は、有効画素部１０ａと遮光画素部１０ｂ（ＯＢ）を有する。図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。後述するように、単位画素３は検知部の一例である受光素子（電荷生成部）としてのフォトダイオードの他にたとえば、電荷転送用やリセット用や増幅用などの３個あるいは４個のトランジスタを有する画素内アンプを有する。単位画素３からは、列ごとに垂直信号線１９（列信号線の一例）を介して画素信号電圧Ｖｘが出力される。
【００２９】
垂直信号線１９の画素信号電圧Ｖｘは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。信号レベルＳsig はリセットレベルＳrst に信号成分Ｖsig を加えたレベルであり、ＣＤＳ処理により、Ｓsig （＝Ｓrst ＋Ｖsig ）−Ｓrst で信号成分Ｖsig が得られる。
【００３０】
固体撮像装置１はさらに、ＣＤＳ処理機能や選択処理などをなすカラム信号処理部４５０（列信号処理部の一例）が列並列に設けられている画素信号読出部４２６を有する。“列並列”とは、垂直列の垂直信号線１９（列信号線の一例）に対して並列に複数のＣＤＳ処理機能部などのカラム信号処理部４５０が設けられていることを意味する。なお、回路構成によっては、複数系統の垂直信号線１９を１系統に纏めるセレクタ（アナログスイッチ）を画素信号読出部４２６との間に介在させることもあるが、このような場合も、実質的には、垂直信号線１９に対して並列に複数のカラム信号処理部４５０が設けられる構成となり、列並列に含まれる。これらのような読出方式をカラム読出方式と称する。固体撮像装置１はさらに、駆動制御部７、単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４を備えている。なお、読出電流制御部２４と画素信号読出部４２６を纏めて広義の画素信号読出部として扱ってもよい。
【００３１】
固体撮像装置１はまた、画素信号読出部４２６の後段に後段信号処理部４２９を備えている。アナログ信号処理部４２９ａと、ＡＤ変換部４２９ｂと、出力処理部４２９ｃを備えている。画素信号読出部４２６の出力側は水平信号線１８（１系統または複数系統のバス）に接続されており、各カラム信号処理部４５０からの画素信号が時系列でアナログフロントエンド（ＡＦＥ）と称されるアナログ信号処理部４２９ａに入力される。アナログ信号処理部４２９ａに入力される時系列の画素信号は信号レベルが無信号の基準レベルより低いので、アナログ信号処理部４２９ａ内で反転され、また、必要に応じてゲイン調整や高周波成分の除去が行なわれた後にＡＤ変換部４２９ｂに供給される。ＡＤ変換部４２９ｂは、アナログの画素信号をデジタルデータに変換し、出力処理部４２９ｃへ供給する。出力処理部４２９ｃは、各種のデジタル演算処理を行なってからさらに後段の回路へ処理済みデータを出力端５ｃから供給する。
【００３２】
また、本実施形態の固体撮像装置１は、筋状の固定パターンノイズ（縦筋ノイズ）を抑圧するための補正信号（ノイズ補正用信号）を取得する手段を構成する要素の一部として、補正信号出力部９を備えている。補正信号出力部９は、詳細は後述するが、基準電圧を生成して制御線に供給し、この基準電圧に対応する信号を各垂直信号線１９に与える機能を持つ。これに対応して、出力処理部４２９ｃはノイズ補正処理部４２９ｄを具備する。ノイズ補正処理部４２９ｄは、基準電圧に対応する信号が各垂直信号線１９に与えられているときに各垂直信号線１９に現われる信号についてカラム信号処理部４５０から出力される信号に基づき垂直信号線１９ごとにノイズ補正用信号を生成して保持しておく。さらにノイズ補正処理部４２９ｄは、単位画素３からの処理対象信号（画素信号電圧Ｖｘ）の読み出し時にカラム信号処理部４５０から出力される信号と保持しておいたノイズ補正用信号に基づいてノイズを補正する。
【００３３】
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能の実現のため水平走査部１２（列走査回路）、垂直走査部１４（行走査回路）、および通信・タイミング制御部２０を備えている。
【００３４】
水平走査部１２は、列アドレスや列走査を制御する水平アドレス設定部や水平駆動部などを有する。水平走査部１２は、画素信号転送動作時に読み出すべき画素信号のカラム位置を指示する。垂直走査部１４は、行アドレスや行走査を制御する垂直アドレス設定部や垂直駆動部などを有する。水平走査部１２や垂直走査部１４は、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答して行・列の選択動作（走査）を開始する。
【００３５】
通信・タイミング制御部２０は、端子５ａを介して入力されるマスタークロックCLK0に同期したクロック（パルス信号）をデバイス内の各部（走査部１２，１４やカラム信号処理部４５０）に供給するタイミングジェネレータ（読出アドレス制御装置の一例）の機能ブロックを備える。さらに、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。たとえば、通信・タイミング制御部２０は、内部クロックを生成するクロック変換部の機能を持つクロック変換部２０ａおよび通信機能や各部を制御する機能を持つシステム制御部２０ｂなどを有する。クロック変換部２０ａは、端子５ａを介して入力されるマスタークロックCLK0に基づき、マスタークロックCLK0よりも高速周波数のパルスを生成する逓倍回路を内蔵しており内部クロックを生成する。
【００３６】
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介して画素信号読出部４２６の垂直列ごとに設けられているカラム信号処理部４５０と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
【００３７】
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部は、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。
【００３８】
水平走査部１２や垂直走査部１４などの駆動制御部７の各要素や画素信号読出部４２６や後段信号処理部４２９の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、本実施形態の固体撮像装置１が構成される。
【００３９】
固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、画素信号読出部４２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。また、後段信号処理部４２９の全部または一部を、画素アレイ部１０などが配される半導体領域とは別体に（たとえば別の半導体領域に形成）してもよい。
【００４０】
＜ノイズ抑制機能：比較例＞
図２は、ノイズ抑制に関わる各部に着目して、比較例の固体撮像装置１Ｚを示した図である。図２Ａは、画素外アンプの駆動方法を説明するタイミングチャートである。図２Ｂは、基準電圧生成部を説明する図である。基準電圧生成部は比較例に限らず本実施形態でも使用される。
【００４１】
単位画素３は一例として、電荷生成部３２の他に、それぞれ異なる機能をなす４個のトランジスタ（読出選択トランジスタ３４、リセットトランジスタ３６、垂直選択トランジスタ４０、増幅トランジスタ４２）を基本素子として備える。この点は、図示した遮光画素部１０ｂについてだけでなく有効画素部１０ａについても同様である。読出選択トランジスタ３４、リセットトランジスタ３６、増幅トランジスタ４２（アンプトランジスタ）はフローティングディフュージョン３８とともに画素信号生成部５（信号出力部）を構成する。そして、画素信号生成部５と垂直選択トランジスタ４０により、電荷生成部３２で生成された信号電荷に対応する画素信号電圧Ｖｘを生成して出力する信号出力部６が構成される。各トランジスタ３４，３６，４０，４２を纏めて画素トランジスタとも称する。
【００４２】
転送部を構成する読出選択トランジスタ３４（転送トランジスタ・読出しトランジスタ）のゲートは、同一行の当該ゲートと共通に転送配線５４に接続され、転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ３６のゲートは、同一行の当該ゲートと共通にリセット配線５６に接続され、リセット信号RST で駆動される。垂直選択トランジスタ４０（セレクトトランジスタ）のゲートは、同一行の当該ゲートと共通に垂直選択線５８に接続され、垂直選択信号VSELで駆動される。転送配線５４、リセット配線５６、および垂直選択線５８が、図１の行制御線１５である。
【００４３】
転送信号TRG 、リセット信号RST 、および垂直選択信号VSELは、一般的には、何れもアクティブＨ（ハイ；電源電圧レベル）、インアクティブＬ（ロー：基準レベル）の２値パルスが使用される。電源電圧レベルはたとえば３Ｖ程度とする。基準レベルは、たとえば、０．４〜０．７Ｖあるいは接地レベルの０Ｖとするが、場合によっては、一部あるいは全部のパルスについては、−１Ｖ程度の負電位とする。
【００４４】
フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部３２は、受光素子DET の一端（アノード側）が低電位側の基準電位Ｖss（負電位：たとえば−１Ｖ程度）に接続され、他端（カソード側）が読出選択トランジスタ３４の入力端（典型的にはソース）に接続されている。なお、基準電位Ｖssは接地電位GND としてもよい。読出選択トランジスタ３４は、出力端（典型的にはドレイン）がリセットトランジスタ３６とフローティングディフュージョン３８と増幅トランジスタ４２とが接続される接続ノードに接続される。リセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインがリセット電源Ｖrd（通常はアナログ用の画素電源Ｖddと共通にする）にそれぞれ接続される。
【００４５】
垂直選択トランジスタ４０は、一例として、ドレインが増幅トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５８に接続されている。画素線５１は、同一列の当該画素線５１と共通に垂直信号線１９に接続される。増幅トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線１９に接続されるようになっている。
【００４６】
垂直信号線１９は、その一端が画素信号読出部４２６（カラム信号処理部４５０）側に延在するとともに、その経路において、読出電流源部２４が接続される。読出電流制御部２４は、その詳細は図示を割愛するが、各垂直列に対して負荷ＭＯＳトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源２４ａとして機能するようになっている。そして、増幅トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。
【００４７】
図示のように、有効画素部１０ａの列方向の一方に遮光画素部１０ｂが配置される。遮光画素部１０ｂは有効画素部１０ａと全ての垂直信号線１９を共有している。このため遮光画素部１０ｂから読み出された画素信号は、有効画素部１０ａから読み出された画素信号（有効画素信号）と同様に画素信号読出部４２６に固有のばらつき（ＦＰＮ：固定パターンノイズ）の影響を受けることになる。
【００４８】
なお、図２に示す配置例では、有効画素部１０ａの下側（画素信号読出部４２６側）に遮光画素部１０ｂが配置されているが、これを有効画素部１０ａの上側（画素信号読出部４２６とは反対側）に配置してもよい。遮光画素部１０ｂの１ラインのドット数（行方向の画素数）は有効画素部１０ａに合わせて決められるが、ライン数（列方向の画素数）は、少なくとも１ラインの遮光画素部１０ｂが存在すればよく、その限りにおいて任意である。図では、２ライン分で示している。
【００４９】
遮光画素部１０ｂの各単位画素３は、有効画素部１０ａの単位画素３と同じ構成であるが、その表面が遮光層１ａに覆われ外光の影響が防止されている。ただし、外光の入力がない場合でも暗電流の発生があり、その影響は免れることができない。
【００５０】
画素信号読出部４２６は、垂直信号線１９ごとにカラム信号処理部４５０が設けられている。カラム信号処理部４５０は、ＣＤＳ処理部４５２と、サンプリングスイッチを具備する水平選択部４５４を有している。ＣＤＳ処理部４５２は、有効画素部１０ａまたは遮光画素部１０ｂの画素信号に対し、その黒レベルでサンプル・ホールドした電圧と、蓄積電荷に応じた画素信号レベルでサンプル・ホールドした電圧との差分をとって、両電圧に重畳したノイズ成分をキャンセルする。このノイズ除去後の画素信号レベルはＣＤＳ処理部４５２の出力で保持された後、さらに、水平走査部１２から水平選択部４５４に供給されるパルスによって順次オンされるサンプリングスイッチにより点順次でサンプリングされる。
【００５１】
この画素信号の読み出し時中に、２次元的に配置された単位画素３に同じ光量の光が平行に入射してきたとすると、各単位画素３に発生する電荷の量は同じであり出力される信号も一定となるはずである。ところが、読出電流制御部２４の電流源２４ａのばらつき、ＣＤＳ処理部４５２内のキャパシタンスなどのばらつき、水平選択部４５４のサンプリングスイッチのフィードスルーばらつき、水平走査部１２から出力されるパルス信号の配線と水平信号線１８（出力バス）とのカップリング容量のばらつきなどと言った様々な要因によって、画素信号は列によってばらつきを持って出力されてしまう。このばらつきに起因したノイズは、ランダムノイズではなく、常に同じ量だけ列ごとに発生する固定パターンノイズであり画像に縦筋として現れる。この固定パターンノイズは、信号の発生場所が有効画素部１０ａであるか遮光画素部１０ｂであるかに関係なく同様に発生する。
【００５２】
この対策のため、固体撮像装置１Ｚは、筋状の固定パターンノイズ（縦筋ノイズ）を抑圧するための手段として、補正信号出力部９を備えている。補正信号出力部９は、有効画素部１０ａや遮光画素部１０ｂの外に、カラムごとに設けられたテスト用の単位画素３であるテスト画素部３１０と、テスト画素部３１０のバイアス電圧を制御する基準電圧生成部３２０（バイアス部）を有する。有効画素部１０ａや遮光画素部１０ｂを纏めて画素内とも称し、その外部を画素外とも称する。
【００５３】
固体撮像装置１Ｚは、さらに、画素アレイ部１０の列方向（垂直方向）の一方側に、垂直信号線短絡回路として機能するカラム列共通化処理部３４０を有する。カラム列共通化処理部３４０は、垂直信号線１９ごとに設けられ、それぞれのソースが対応する垂直信号線１９に接続されドレインが短絡線３４７に共通接続されている複数のシャントトランジスタとして機能する共通化スイッチトランジスタ３４２を有する。共通化スイッチトランジスタ３４２のゲートは共通のゲート制御線３４８に接続され、垂直走査部１４により制御される。垂直走査部１４に制御されて全ての共通化スイッチトランジスタ３４２がオンすることにより、全ての垂直信号線１９の電位が同電位に（イコライズ）される。
【００５４】
テスト画素部３１０は、増幅トランジスタの一例である画素外アンプトランジスタ３１２と、テスト用画素を選択するテスト用画素選択トランジスタ３１４の直列回路を有する。画素外アンプトランジスタ３１２との対比で、画素内の増幅トランジスタ４２を画素内アンプトランジスタとも称する。回路構成によっては、複数系統の垂直信号線１９を１系統に纏めるセレクタを画素信号読出部４２６との間に介在させることもあるが、このような場合、画素外アンプトランジスタ３１２やテスト用画素選択トランジスタ３１４は、セレクタの入力（つまり単位画素３）側に配置する構成とセレクタの出力（つまりＣＤＳ処理部４５２）側に配置する構成の何れをも採り得るが、後者の方が素子数が少なくて済む。
【００５５】
画素外アンプトランジスタ３１２は、縦筋ノイズ除去のための補正用データを取得する際に基準電圧生成部３２０によってオンされ、対応する列で選択された単位画素３の増幅トランジスタ４２とペアで動作する。縦筋補正用に追加された画素外アンプトランジスタ３１２は、そのソースがテスト用画素選択トランジスタ３１４のドレインに接続され、そのドレインが電圧供給線３１６に接続され、ゲートが他の列のものと共通にゲート制御線３１８に接続されている。ゲート制御線３１８は基準電圧生成部３２０に接続されている。電圧供給線３１６に印加される電圧は、単位画素３に供給される画素電源Ｖddと同じであってもよいし、画素電源Ｖddとは異なる正の電圧であってもよい。縦筋補正用に追加された画素外アンプトランジスタ３１２のゲート長Ｌ、ゲート幅Ｗは、水平方向の画素ピッチに収まる範囲でできるだけ大きくし、このことにより縦筋補正時に追加される画素外アンプトランジスタ３１２のサイズを有効画素部１０ａの単位画素３（有効単位画素３ａと記す）で用いる増幅トランジスタ４２のサイズより十分大きくすることが望ましい。
【００５６】
テスト用画素選択トランジスタ３１４は、ソースが対応する垂直信号線１９に接続され、各ゲートは図示しない垂直走査部１４からのSELDMYにより共通に制御されるようになっている。テスト画素部３１０のテスト用画素選択トランジスタ３１４を選択する場合の一例としては、図２Ａに示すように、有効画素部１０ａから画素信号を読み出す前に連続してテスト画素部３１０を選択するような方式がある。連続してテスト画素部３１０を選択する理由は、後段の補正回路内部にて縦方向に平均化することにより、回路部が有するランダムノイズを圧縮するためである。ただし、読み出し順やテスト画素部３１０の配置の上下などは問わないとする。
【００５７】
基準電圧生成部３２０は、補正用データを取得する際にバイアス条件を増幅トランジスタ４２と画素外アンプトランジスタ３１２で動作点が同じになるようにバイアス電圧を設定するための回路である。このため垂直信号線１９から見ると、あたかも有効単位画素３ａの増幅トランジスタ４２のサイズが見かけ上大きくなったことと等価になる。なお、基準電圧生成部３２０が生成するバイアス電圧はＤＣレベルのみでなく、パルスなど電位的に多値をとる場合であってもよい。
【００５８】
一般に、あるトランジスタのゲート長をＬ、ゲート幅をＷとすると、隣り合った２つのペアトランジスタの閾値電圧のばらつきは（１／ＬＷ）１／２に比例する。このため、増幅トランジスタ４２の閾値電圧が標準偏差σで１０ｍＶのばらつきを持つときに、たとえば、ゲート長Ｌとゲート幅Ｗがそれぞれ増幅トランジスタ４２の１０倍となるように画素外アンプトランジスタ３１２を設計すると、画素外アンプトランジスタ３１２の閾値電圧のばらつきは１ｍＶ程度の標準偏差σまで小さくなる。したがって、この場合、縦筋補正時において画素外アンプトランジスタ３１２を用いることにより、アンプトランジスタの閾値電圧のばらつきを１／１０に低減することができる。
【００５９】
このように増幅トランジスタ４２とサイズが異なる画素外アンプトランジスタ３１２を用いる場合に、増幅トランジスタ４２と画素外アンプトランジスタ３１２の動作点を基準電圧生成部３２０によって揃えることが望ましい。単純にゲート長Ｌとゲート幅Ｗを増幅トランジスタ４２のものと変えた画素外アンプトランジスタ３１２を用いるだけでは、多くの場合、増幅トランジスタ４２のソースフォロアの動作点と補正信号出力部９の画素外アンプトランジスタ３１２の動作点がずれてしまう。この場合、アンプトランジスタとソースフォロアを構成する負荷ＭＯＳトランジスタ（電流源２４ａ）のばらつきが正確に見積もれなくなってしまう。このことを防止するには、画素外アンプトランジスタ３１２のゲートバイアス電圧を、閾値差に応じて増幅トランジスタ４２のゲート電圧（ＯＢ信号電圧）とは異なる値に調整することが望ましい。
【００６０】
基準電圧生成部３２０は、そのために設けられたものであり、抵抗タップにて、Ｄ相に相当する出力レベルを切り替える構成になっている。また、黒レベルは PHASEパルスを常時Ｌ固定とすることにより得る。
【００６１】
具体的には、図２Ｂ（１）に示すように、基準電圧生成部３２０は、抵抗回路５１０と、トランジスタ５２０と、スイッチ回路５３０，５４０を有する。抵抗回路５１０は、複数（図では５個）の抵抗素子５１２を直列接続した構成であり、一方の端部（抵抗素子５１２_1側）が電源Ｖddに接続され、他方の端部（抵抗素子５１２_5側）がトランジスタ５２０を介して基準電位（たとえば接地電位）に接続されている。トランジスタ５２０は、ゲートに制御信号STBYが供給される。制御信号STBYがＨレベルのときトランジスタ５２０がオンし、抵抗回路５１０の各抵抗素子５１２に一定（≒電源電圧Ｖddを各抵抗素子５１２の合成抵抗分で除算した値）の電流が流れる。
【００６２】
スイッチ回路５３０は、抵抗回路５１０の各抵抗素子５１２の接続点（分圧点と称する）の電圧を選択して出力するスイッチ５３２を有する。各スイッチ５３２は、ＮＭＯＳとＰＭＯＳを相補型に並列接続した１対の相補スイッチ（トランスファーゲートやトランスミッションゲート）である。各スイッチ５３２は、一方の端子（入力端）が抵抗回路５１０の各分圧点に各別に接続され、他方の端子（出力端）が共通に接続されている。図示しないが、各スイッチ５３２は、Ｄ相に相当する出力レベルを切り替えるために、ＮＭＯＳとＰＭＯＳにそれぞれを同時にオン／オフさせる制御信号が入力される。何れのスイッチ５３２をオンさせるかは、Ｄ相に相当する出力レベルにするために好適なものが選択される。
【００６３】
スイッチ回路５４０は、スイッチ５４２と、インバータ５４４と、ＰＭＯＳ５４６を有する。スイッチ５４２は、スイッチ５３２と同様の相補スイッチである。ＰＭＯＳ５４６は、ソース端が電源Ｖddに接続され、ドレイン端がスイッチ５４２の出力端に接続されている。インバータ５４４の入力とＰＭＯＳ５４６のゲートとスイッチ５４２のＮＭＯＳのゲートには PHASEパルスが入力される。インバータ５４４の出力はスイッチ５４２のＰＭＯＳのゲートに入力される。
【００６４】
図２Ｂ（２）に示すように、 PHASEパルスがＬレベルのときには、スイッチ５４２はオフ、ＰＭＯＳ５４６はオンであり、電源電圧がＶddが画素外アンプトランジスタ３１２のゲートに供給される。 PHASEパルスがＨレベルのときには、スイッチ５４２はオン、ＰＭＯＳ５４６はオフであり、スイッチ回路５３０で選択された分圧点の電位が画素外アンプトランジスタ３１２のゲートに供給される。スイッチ回路５３０の何れのスイッチ５３２がオンさせるかによって（つまり抵抗タップの切替えで）、画素外アンプトランジスタ３１２のゲートに供給されるバイアス電圧FDINのレベルを調整できる。
【００６５】
基準電圧生成部３２０は特許文献１に記載の構成とは異なるが、基本的な考え方は同じである。補正用データを取得する際にバイアス条件を画素内アンプトランジスタ（増幅トランジスタ４２）と画素外アンプトランジスタ３１２で動作点が同じになるようにバイアス電圧FDINを設定するとともに、テスト用画素（テスト画素部３１０）の画素外アンプトランジスタ３１２の閾値・サイズなどは画素内部の増幅トランジスタ４２と同一構成で配置する考えである。同様に、テスト用画素選択トランジスタ３１４の閾値・サイズなどは画素内部の垂直選択トランジスタ４０と同一構成で配置する考えである。
【００６６】
たとえば、画素アレイ部１０の下部に同様にテスト画素部３１０（画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４）を配置することにより、電源やウェルを画素と共用することが可能であり、レイアウト配置が優位（楽に）になるメリットがある。
【００６７】
画素外アンプトランジスタ３１２に供給されたバイアス電圧FDINに基づいて、テスト用画素選択トランジスタ３１４がオン時に、ＤＭＹ信号として垂直信号線１９に出力される。
【００６８】
増幅トランジスタ４２と画素外アンプトランジスタ３１２の動作点が揃うことにより、遮光画素部１０ｂから出力される画素信号（ＯＢ信号）と、画素外アンプトランジスタ３１２から出力される画素信号（ＤＭＹ信号）との基準がほぼ同じになる。ただし、ＤＭＹ信号は暗電流の影響がない分、ＯＢ信号より広いレンジの信号である。
【００６９】
ＤＭＹ信号が画素信号読出部４２６のカラム信号処理部４５０にてカラム処理され、さらに図１に示したアナログ信号処理部４２９ａとＡＤ変換部４２９ｂを通って出力処理部４２９ｃに入力される。出力処理部４２９ｃ内には、縦筋ノイズを補正するノイズ補正処理部４２９ｄ（縦筋補正回路）が設けられている。ノイズ補正処理部４２９ｄの構成は、とくに図示しないが、たとえば複数回のＤＭＹ信号を出力させたときに、その加算平均をとることによりランダムノイズを除去する回路と、加算平均値を補正データとして保持するラインメモリと、有効画素信号の読み出し時に、ラインメモリから補正データを読み出して、入力されてきた有効画素信号から補正データをラインごとに減算する減算回路とを有する。これにより減算回路からは縦筋補正後の有効画素信号が出力される。
【００７０】
遮光画素部１０ｂに電荷生成部３２（フォトセンサ）がない場合に比べ、増幅トランジスタ４２と画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４のサイズ比に応じて、アンプトランジスタの閾値電圧による信号ばらつきが抑制されている。その結果、ＣＤＳ処理部４５２の入力信号のばらつきが小さくなる分、そのＣＤＳ抑圧残し量も低減される。
【００７１】
なお、この信号ばらつきの抑制の程度は、増幅トランジスタ４２と画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４のサイズ比を設計変更することで調整できる。つまり、電流源２４ａのばらつきが比較的大きな場合は、このトランジスタサイズ比を余り大きくし過ぎると、この電流源ばらつきがＣＤＳ入力信号に反映され難くなり、実際の有効画素信号の読み出し時では反映されることとなる電流源の影響をＤＭＹ信号において小さくする。そのような場合は、固定パターンノイズの原因の一部を無視することになり却って縦筋を大きくする可能性がある。増幅トランジスタ４２と画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４のサイズ比を設計時に最適化することにより、電流源起因の縦筋ノイズ増大が発生しない範囲でアンプトランジスタ起因の信号ばらつきをできるだけ抑制してＣＤＳ抑圧残しを最小限にすることができる。
【００７２】
加えて、比較例の固体撮像装置１Ｚは、カラム列共通化処理部３４０（共通化スイッチトランジスタ３４２）を有している。先にも述べたように、縦筋の原因は、電流源２４ａのばらつき、ＣＤＳ処理部４５２のばらつき、水平選択部４５４のサンプリングスイッチのばらつき、水平信号線１８のバスごとのばらつき、水平信号線１８のカップリング容量のばらつきなどが要因になると考えられる。このとき、電流源２４ａのばらつきの縦筋への影響が無視できるほど小さく別の要因が支配的な場合に、垂直信号線１９を並列に接続することで画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４を並列化する。画素外アンプトランジスタ３１２は元々比較的サイズが大きいことから特性のばらつきは小さいが、そのばらつきが気になるレベルのときは画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４を並列化することにより、その特性ばらつきの寄与を平均化でき、結果としてＣＤＳ抑圧残しを防止して縦筋の原因となっている要因をさらに正確に抽出することができる。
【００７３】
ところで、比較例の固体撮像装置１Ｚでは、図２に示すように基準電圧生成部３２０から発生されるバイアス電位を、ゲート制御線３１８を介して画素外アンプトランジスタ３１２のゲートに入力することによって、画素間のＦＰＮ成分を抑制し、ＣＤＳ処理部４５２そのものが有するばらつき成分を持つ信号出力を得る手法を採っている。この信号出力は、通常撮像時の画像にて、ＣＤＳ処理部４５２そのものが有する縦筋成分を減算するための補正用信号となる。つまり、ＣＤＳ処理部４５２に入力される信号は、ＣＤＳ処理部４５２そのものが有するばらつき成分を抽出するために、ノイズ成分やオフセット（offset）成分を含んでない状態が好ましい。これらのノイズ成分はＣＤＳ処理部４５２によって減算される場合があるが、それらの成分を完全に除去することができない。
【００７４】
そのため、各カラム列に付属する共通化スイッチトランジスタ３４２をオンにする構成を採ることによって、増幅トランジスタ４２の閾値電圧や垂直選択トランジスタ４０のオン抵抗に相当するばらつき成分を抑え、ＣＤＳ処理部４５２に入力される画素信号のばらつき成分の軽減を行なうようにしている。この結果、ＣＤＳ残りを軽減することができるため、ＣＤＳ処理部４５２そのものが有する縦筋成分を抽出することができ、補正処理を行なうことによって縦筋成分のＦＰＮを抑制することができる。
【００７５】
しかしながら、比較例の固体撮像装置１Ｚでは、各カラムが、画素外アンプトランジスタ３１２の閾値電圧やテスト用画素選択トランジスタ３１４のオン抵抗のばらつき成分を持つ。ばらつき成分を抑える（イコライズすると称する）ために共通化スイッチトランジスタ３４２が寄与するが、共通化スイッチトランジスタ３４２が有するオン抵抗成分が起因し、ばらつきを十分に除去できない。つまり、共通化スイッチトランジスタ３４２でイコライズをしても共通化スイッチトランジスタ３４２のオン抵抗成分が起因して、高い精度ではイコライズできない。
【００７６】
高い精度でイコライズを実施するには、入力のばらつき（つまりテスト画素部３１０のばらつき成分）を低減するか、共通化スイッチトランジスタ３４２のオン抵抗成分を軽減するようにサイズを大きくする必要がある。しかし、共通化スイッチトランジスタ３４２をオンにしても、収束に十分な時間を掛けられない場合や共通化スイッチトランジスタ３４２のサイズを大きくできない場合では、前記のばらつきを十分に除去できない。その結果、縦筋成分が残る場合がある。
【００７７】
さらに、共通化スイッチトランジスタ３４２を配置するためのスペースが必要となる。また、近年においては、固体撮像装置の低ノイズ化に伴い、微小な縦筋成分が目立つ場合があり、そのためＣＤＳ処理部４５２に入力されるばらつき成分をさらに除去することが求められている。
【００７８】
このように、比較例の固体撮像装置１Ｚでは、固定パターンノイズの抑制という観点では、画素外アンプトランジスタを利用する仕組みを採ったことで相当程度の改善がなされているものの、縦筋補正効果やスペースの面でさらなる改善の余地が残っている。
【００７９】
＜ノイズ抑制機能：第１実施形態＞
図３は、ノイズ抑制に関わる各部に着目して、第１実施形態の固体撮像装置１Ａを示した図である。図２に示した比較例の固体撮像装置１Ｚと比べた場合、各カラムの画素外アンプトランジスタ３１２の垂直信号線１９側の端子（ソース）を共通に接続（短絡）する短絡線３１７を備えている。その他の点は、比較例の固体撮像装置１Ｚと同じである。このような構成にすることで、テスト用画素選択トランジスタ３１４は、先ず、垂直信号線１９との関係においては、共通化スイッチトランジスタ３４２と同様の接続関係にあり、垂直信号線１９ごとに設けられ、それぞれのソースが対応する垂直信号線１９に接続されドレインが短絡線３１７により共通接続されているシャントトランジスタとして機能し得る。たとえば、全てのテスト用画素選択トランジスタ３１４のゲートにアクティブＨを供給することで、全ての垂直信号線１９の電位がイコライズされる。
【００８０】
加えて、短絡線３１７は、各画素外アンプトランジスタ３１２のソースを短絡することにもなり、等価的に画素外アンプトランジスタ３１２が並列接続された状態でテスト用画素選択トランジスタ３１４を介して各垂直信号線１９に寄与することになる。短絡線３１７によって、画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４を並列化することになり、全ての画素外アンプトランジスタ３１２のソース端の電位が同電位に（イコライズ）され、その同電位のソース電位がテスト用画素選択トランジスタ３１４を介して垂直信号線１９に伝達される。
【００８１】
全ての共通化スイッチトランジスタ３４２をオンさせて垂直信号線１９を共通接続するだけでなく、短絡線３１７により画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４の接続点を共通に接続して画素外アンプトランジスタ３１２やテスト用画素選択トランジスタ３１４を並列化することにより、それらの特性ばらつきの寄与を平均化できる。
【００８２】
画素外アンプトランジスタ３１２のソース部を低減すれば、画素外アンプトランジスタ３１２の閾値ばらつきが、ショートされなくなるため（メタルの抵抗成分は無視できるとして）、テスト用画素選択トランジスタ３１４のオン抵抗ばらつき成分のみとなり、結果としてイコライズ特性は良くなる。
【００８３】
結果として、ＣＤＳ抑圧残しを防止して縦筋の原因となっている要因を、比較例の固体撮像装置１Ｚよりも、一層正確に抽出することができ、縦筋ノイズを一層抑圧できる。本実施形態を適用しない場合よりも特性ばらつきを軽減することができ、結果的には、縦筋抑制効果が高まる。
【００８４】
本実施形態の単位画素３とテスト画素部３１０の各回路構成に着目すると、画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４の配置関係は、単位画素３側の増幅トランジスタ４２と垂直選択トランジスタ４０の配置関係と同じである。回路構成の整合がとれており、この点も、縦筋ノイズの抑圧効果を高める一因となる利点がある。
【００８５】
テスト画素部３１０の画素外アンプトランジスタ３１２の垂直信号線１９側の端子を短絡線３１７で短絡することによって、画素外アンプトランジスタ３１２の閾値電圧のばらつき成分は、画素外アンプトランジスタ３１２のソースを短絡する短絡線３１７によって吸収される。その結果、比較例よりも、ＣＤＳ処理部４５２に入力される画素信号のばらつき成分を軽減することができ、ＣＤＳ残りを軽減することができるため、補正処理を行なうことにより、ＣＤＳ処理部４５２そのもののばらつき成分、つまり縦筋状のＦＰＮを抑えた画像を得ることができる。このとき、基準電圧生成部３２０からはＤＣレベルまたはパルスを画素外アンプトランジスタ３１２のゲートへのバイアス電圧として入力することができ、暗時および明時のＦＰＮを抑制した信号レベルを得ることができる。
【００８６】
また、特許文献２に記載の仕組みとの対比では次のようなことが言える。特許文献２の仕組みでは、本実施形態のようにゲイン性の縦筋成分のノイズを補正することに関しての記載・示唆はない。特許文献２に記載の仕組みで得られる補正信号は、黒レベルに対してのみとなっている。
【００８７】
特許文献１（図４）では、縦筋ノイズ除去のための補正用データ（通常は白レベル相当のもの）を取得するために、画素外アンプトランジスタを用いており、さらに、シャント構造にするために、シャントトランジスタを用いている。これに対して、特許文献２では、黒レベルを得るだけなので、１カラムにつき１トランジスタの構成となっている。たとえば、特許文献２の図３では、装置電源の投入初期に制御パルスＰ１にＨレベルを入力することで垂直信号線の相互間の電位を同電位に設定しているに過ぎず、縦筋ノイズ除去のための補正用データを取得することはできない。換言すれば、特許文献２は、特許文献１（図４）のシャントトランジスタ部のみの構造を提案しているもので、画素外アンプやバイアス回路がない場合のことを提案しているに過ぎない。
【００８８】
＜ノイズ抑制機能：第２実施形態＞
図４は、ノイズ抑制に関わる各部に着目して、第２実施形態の固体撮像装置１Ｂを示した図である。図３に示した第１実施形態の固体撮像装置１Ａと比べた場合、カラム列共通化処理部３４０（共通化スイッチトランジスタ３４２）を取り外した形態である。その他の点は、第１実施形態の固体撮像装置１Ａと同じである。
【００８９】
テスト用画素選択トランジスタ３１４は、ソースが対応する垂直信号線１９に接続され、各ゲートは図示しない垂直走査部１４からのSELDMYにより共通に制御されるようになっている。テスト用画素選択トランジスタ３１４は、先ず、垂直信号線１９との関係においては、共通化スイッチトランジスタ３４２と同様の接続関係にあり、垂直信号線１９ごとに設けられ、それぞれのソースが対応する垂直信号線１９に接続されドレインが共通接続されているシャントトランジスタとして機能し得る。たとえば、全てのテスト用画素選択トランジスタ３１４のゲートにアクティブＨを供給することで、全ての垂直信号線１９の電位がイコライズされる。
【００９０】
このように、カラム列共通化処理部３４０（共通化スイッチトランジスタ３４２）を削除した形態の場合は、共通化スイッチトランジスタ３４２とテスト用画素選択トランジスタ３１４のサイズが同一であれば、比較例の固体撮像装置１Ｚと同等の効果が得られることとなる。
【００９１】
ＣＤＳ処理部４５２の画素アレイ部１０側においては、レイアウト的な制約が大きい場合もある。その場合、第２実施形態の仕組みのように、カラム列共通化処理部３４０（共通化スイッチトランジスタ３４２）を除去しつつ、画素外アンプトランジスタ３１２の垂直信号線１９側を短絡線３１７で短絡し、かつ各別にテスト用画素選択トランジスタ３１４を介して各カラムの垂直信号線１９に接続する構成を採ることで、レイアウト的に許容されるスペース内で効率的にＦＰＮを抑制できる。
【００９２】
図２に示した比較例との対比では、共通化スイッチトランジスタ３４２を備えずに画素外アンプトランジスタ３１２のソースを短絡することで、スペースが改善できる。因みに、イコライズ特性を同等以上に保つためには、オン抵抗分を考えると、テスト用画素選択トランジスタ３１４が共通化スイッチトランジスタ３４２より大きい必要がある。
【００９３】
固体撮像装置の高速動作化に伴い、ＣＤＳ処理部４５２に入力されるばらつき成分が高速にイコライズされる要求があるが、この点に関しては、第１・第２実施形態の何れにおいても、収束に掛かる時間に関する問題点が改善される。
【００９４】
＜ノイズ抑制機能：画素回路の変形例との組合せ＞
図５は、ノイズ抑制に関わる各部に着目して、第１・第２実施形態に対する変形例を説明する図である。第１・第２実施形態との相違は、画素アレイ部１０側の単位画素３の構成が異なる点である。図としては、テスト画素部３１０が第１実施形態の構成である例で示すが、第２実施形態のテスト画素部３１０を適用してもよい。
【００９５】
本実施形態の仕組みは、テスト用画素として、画素外アンプトランジスタ３１２のソース側を共通にし、かつカラム別にテスト用画素選択トランジスタ３１４を介在させる構成を備えていればよく、補正信号出力部９やテスト画素部３１０の基本的な目的・効果・動作としては、画素アレイ部１０の単位画素３側の構成には左右されない。
【００９６】
図５に示す変形例は、単位画素３において、垂直選択トランジスタ４０と増幅トランジスタ４２の配置を逆にしたものである。すなわち、垂直選択トランジスタ４０は、ドレインが電源Ｖddに、ソースが増幅トランジスタ４２のドレインに接続され、増幅トランジスタ４２のソースが画素線５１に接続されている。
【００９７】
このような変形例では、単位画素３の垂直選択トランジスタ４０と増幅トランジスタ４２の接続関係が、テスト画素部３１０の画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４の接続関係と逆になる。したがって、第１・第２実施形態の単位画素３の構成は、テスト画素部３１０における増幅トランジスタと選択トランジスタの配置の整合がとれており、動作のマッチング性から言えば、第１・第２実施形態の方が有利である。
【００９８】
＜ノイズ抑制機能：第３実施形態＞
図６は、ノイズ抑制に関わる各部に着目して、第３実施形態の固体撮像装置１Ｃを示した図である。第３実施形態の固体撮像装置１は、第１実施形態に対する変形例であって、画素信号読出部４２６以降の構成をいわゆるカラムＡＤ方式に変形したもので、テスト画素部３１０や基準電圧生成部３２０やカラム列共通化処理部３４０については、第１実施形態と同様である。図示を割愛するが、カラム列共通化処理部３４０（共通化スイッチトランジスタ３４２）を有しない第２実施形態をベースにしてカラムＡＤ方式に変形した態様にすることもできる。
【００９９】
いわゆるＸ−Ｙアドレス型の固体撮像装置では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出すカラム読出方式（列並列出力方式）が多く用いられている。画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置（ＡＤ変換装置／ＡＤＣ：Analog Digital Converter）にてデジタルデータに変換する。このため、種々のＡＤ変換の仕組みが提案されている。
【０１００】
ＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型のＡＤ変換方式がある。なお、参照信号比較型は、スロープ積分型あるいはランプ信号比較型などとも称される。参照信号比較型のＡＤ変換方式では、デジタルデータに変換するための電圧比較用に、漸次値の変化するいわゆるランプ状の参照信号（ランプ波：ある決められた振幅・傾きを持つもの：階段波でもよい）を使用する。そして、アナログの単位信号と参照信号を比較するとともに、比較処理結果に基づくカウント動作有効期間にカウント処理を行なうことで得られるカウント値に基づいて単位信号のデジタルデータを取得する。参照信号比較型のＡＤ変換方式と前述のカラム読出方式を組み合わせた方式（カラムＡＤ方式と称する）にすることで、画素からのアナログ出力を列並列に低帯域でＡＤ変換ができ、高画質と高速を両立するイメージセンサに適しているといえる。
【０１０１】
たとえば、近年、ＣＭＯＳセンサは、低消費電力や高速性の優位性を生かし、携帯電話、デジタルカメラ（コンパクト型や高級一眼レフ型）、カムコーダー、監視カメラ、誘導装置などに広く搭載されるようになってきている。また最近では、画像処理などの機能回路ブロックも一緒にオンチップ化した、高性能・高画質のＣＭＯＳセンサも登場し始めている。これらに、参照信号比較型のＡＤ変換方式を適用することが考えられ、第３実施形態は、そのような参照信号比較型のＡＤ変換方式との組合せにおいて、第１実施形態と同様のＦＰＮ抑制技術を適用するものである。
【０１０２】
第３実施形態の固体撮像装置１Ｃは、画素アレイ部１０、水平走査部１２、垂直走査部１４、ＰＬＬ回路２０ｘ、全体を制御するシステム制御ユニット２０ｙ、画素信号読出部の一例であるカラムＡＤ変換部２６、参照信号SLP_ADC を生成する参照信号生成部２７、センスアンプ２８ａ、信号処理・インタフェース部２８ｚなどを有する。水平走査部１２、垂直走査部１４、ＰＬＬ回路２０ｘ、システム制御ユニット２０ｙにより駆動制御部７が構成される。信号処理・インタフェース部２８ｚは、ノイズ補正処理部４２９ｄの機能を持つ。
【０１０３】
画素アレイ部１０には、単位画素３が２次元マトリクス状に配列されている。図示を割愛しているが、画素アレイ部１０には、第１実施形態と同様に有効画素部１０ａと遮光画素部１０ｂが設けられている。ＰＬＬ回路２０ｘは、外部から入力される基本クロックCKに基づき内部クロックCKX を生成して、参照信号生成部２７やカウンタ部２５４に供給する。
【０１０４】
カラムＡＤ変換部２６は、ＣＤＳ処理機能やデジタル変換機能をなすＡＤ変換部２５０（列信号処理部の一例）が列並列に設けられている。参照信号生成部２７はカラムＡＤ変換部２６にＡＤ変換用の参照信号SLP_ADC を供給する。水平走査部１２は、データ転送動作時に読み出すべきデータのカラム位置を指示する。
【０１０５】
＜カラムＡＤ方式＞
ＡＤ変換部２５０におけるＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるＡＤ変換方式を採用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間Ｔenを決定し（ここではその期間を示すカウントイネーブル信号ENとする）、その期間のクロック数に基づき処理対象信号をデジタルデータに変換する。
【０１０６】
参照信号比較型ＡＤ変換方式を採用する場合に、考え方としては、参照信号生成部２７も列並列で（画素列ごとに）設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、第３実施形態では、参照信号生成部２７を全列共通に使用する構成を採り、参照信号生成部２７から発生される参照信号SLP_ADC を各画素列のＡＤ変換部２５０が共通に使用する構成にする。
【０１０７】
垂直列（カラム）ごとのＡＤ変換部２５０は、比較部２５２とカウンタ部２５４を有する。カウンタ部２５４は一例として、１３段のラッチLT_00 〜LT_12 を直列に接続したリップルカウンタ（Ripple Counter）形式で、かつ、アップカウントとダウンカウントを切替可能に接続した、１３ビット対応の構成である。
【０１０８】
カウンタ部２５４から出力されるデータＤ０〜Ｄ１２は、小振幅レベル（たとえば数１００ｍＶp-p ）で、水平信号線１８を介してセンスアンプ２８ａへ送られる。センスアンプ２８ａは、小振幅レベルのデータＤ０〜Ｄ１２を論理レベル（たとえば２〜３Ｖp-p ）まで増幅して信号処理・インタフェース部２８ｚへ渡す。信号処理・インタフェース部２８ｚは、１３ビットのデータＤ０〜Ｄ１２に対して所定のデジタル信号処理を行ない、１２ビットの出力データＤout（Ｄ０〜Ｄ１１）にして図示しない後段回路へ渡す。
【０１０９】
ＡＤ変換動作は次の通りである。先ず、単位画素３から垂直信号線１９を介して画素信号電圧ＶｘがカラムＡＤ変換部２６側に読み出される。比較部２５２は、画素信号電圧Ｖｘを参照信号生成部２７からの参照信号SLP_ADC と比較して、比較結果を、カウンタ部２５４の初段のラッチLTに供給する。ラッチLTにはクロック変換部２０ａから内部クロックCKX も供給されている。カウンタ部２５４は、たとえばカウンタ部２５４の比較結果がＨのときにカウント動作する。このカウント結果を画素信号電圧Ｖｘのデジタルデータとして取得することで、ＡＤ変換を実現している。つまり、垂直列ごとにＡＤ変換器が設置され、選択行について各単位画素３の画素信号電圧Ｖｘ（アナログ信号）を各垂直信号線１９に一括して読み出し、画素信号電圧Ｖｘのリセットレベルと信号レベルのそれぞれについて直接にＡＤ変換する。
【０１１０】
カウンタ部２５４としてアップダウンカウンタを利用することで、このＡＤ変換処理過程で、リセットレベルＳrst と信号レベルＳsig の各ＡＤ変換結果の差分処理も同時に行なう。参照信号比較型のＡＤ変換処理を垂直列ごとに行なうことで、デジタル領域でＣＤＳ処理を行なうのである。このため、アナログ領域でＣＤＳ処理を行なうことによる欠点がなくなり、高精度のノイズ除去が実行できる。このカラムＡＤ方式では、画面の水平方向一行ごとの並列処理であるため、水平方向走査に高周波駆動する必要がなく、ＡＤ変換は垂直方向の低速走査周波数で済むため、高周波帯域で発生するノイズ成分と信号成分を容易に分離することができるなどの利点がある。
【０１１１】
なお、本出願人は、参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には第３実施形態で採用し得る。何れの処理例においても、原理的には、コンパレータ（電圧比較器）に参照信号SLP_ADC を供給し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較するとともに、カウント動作有効期間Ｔenに入るとクロック信号でのカウント（計数）を開始することによって、指定されているカウント動作有効期間Ｔenにおけるクロック数をカウントすることでＡＤ変換を行なう。
【０１１２】
ここで、画素信号電圧Ｖｘの列（カラム）によるばらつきに着目したとき、カラムＡＤ方式を採用する場合には、アナログ領域でＣＤＳ処理を行なうＣＤＳ処理部４５２を備えないので、ＣＤＳ処理部４５２内のキャパシタンスなどのばらつき、水平選択部４５４のサンプリングスイッチのフィードスルーばらつき、水平走査部１２から出力されるパルス信号の配線と水平信号線１８（出力バス）とのカップリング容量のばらつきについては解消され得る。しかしながら、読出電流制御部２４の電流源２４ａのばらつきは残るし、ＡＤ変換部２５０に備えられる比較部２５２のばらつきが新たに加わるなど、依然として、これらばらつきに起因したＦＰＮが画像に縦筋として現れる。
【０１１３】
そこで、第３実施形態の固体撮像装置１Ｃにおいても、比較例と同様にテスト画素部３１０や基準電圧生成部３２０やカラム列共通化処理部３４０を配置するとともに、さらに第１実施形態と同様に、各カラムの画素外アンプトランジスタ３１２の垂直信号線１９側の端子（ソース）を共通に接続する（短絡する）短絡線３１７を設けている。
【０１１４】
こうすることで、全ての共通化スイッチトランジスタ３４２をオンさせて垂直信号線１９を共通接続するだけでなく、短絡線３１７により画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４の接続点を共通に接続して画素外アンプトランジスタ３１２やテスト用画素選択トランジスタ３１４を並列化することにより、それらの特性ばらつきの寄与を平均化でき、第１実施形態と同様の効果を享受できる。
【０１１５】
＜撮像装置：第４実施形態＞
図７は、第４実施形態の撮像装置を説明する図である。第４実施形態は、前述の固体撮像装置１の各実施形態に採用していた縦筋ノイズ抑制処理の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図７は、その撮像装置８の概略構成図である。主要な構成要素について説明すると次の通りである（主要なもの以外は説明を割愛する）。
【０１１６】
撮像装置８は、撮影レンズ８０２、光学ローパスフィルタ８０４、色フィルタ群８１２、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６、参照信号生成部２７、カメラ信号処理部８１０を備えている。図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。カラムＡＤ変換部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００を有する。撮像信号処理部８２０は、信号分離部８２２と、色信号処理部８３０と、輝度信号処理部８４０と、エンコーダ部８６０を有する。
【０１１７】
固体撮像装置１の部分は、第３実施形態の固体撮像装置１Ｃを採用しており、補正信号出力部９の図示しないテスト画素部３１０を構成する画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４の接続点は短絡線３１７で接続されている。因みに、信号処理・インタフェース部２８ｚにはノイズ補正処理部４２９ｄの機能を設けていない。図示しないが、第１・第２実施形態の固体撮像装置１Ａ，１Ｂをベースに撮像装置８を構成してもよい。
【０１１８】
本実施形態のカメラ制御部９００は、マイクロプロセッサ（microprocessor）９０２、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、ＲＡＭ９０６（Random Access Memory）、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすものと同様のものである。ＲＡＭ９０６は、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例である。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。
【０１１９】
カメラ制御部９００は、システム全体を制御するものであり、特に本実施形態の縦筋ノイズ抑制処理との関係においては、補正データの取得や補正データを使ったノイズ抑制処理（ノイズ補正処理）を制御する機能を有している。つまり、カメラ制御部９００は、第１〜第３実施形態のノイズ補正処理部４２９ｄの機能を備え、基準電圧に対応する信号が各垂直信号線１９に与えられているときに各垂直信号線１９に現われる信号についてカラムＡＤ変換部２６（ＡＤ変換部２５０）から出力されるデータに基づき垂直信号線１９ごとにノイズ補正用データを生成して保持しておく。さらにノイズ補正処理部４２９ｄの機能を備えるカメラ制御部９００は、単位画素３からの処理対象信号（画素信号電圧Ｖｘ）の読み出し時にカラムＡＤ変換部２６（ＡＤ変換部２５０）から出力されるデータと保持しておいたノイズ補正用データに基づいて縦筋ノイズを補正する。色信号処理部８３０や輝度信号処理部８４０は、縦筋ノイズが補正されたデータを使って色信号処理や輝度信号処理を行なう。なお、カメラ制御部９００には、縦筋ノイズ抑制処理の制御機能のみを持たせ、ノイズ補正処理部４２９ｄの機能をデジタル演算処理で行なうデジタル演算部をカメラ信号処理部８１０に別途設けてもよい。こうすることで補正済みデータを高速に取得できる。
【０１２０】
ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、縦筋ノイズ抑制処理を制御するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。
【０１２１】
カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。
【０１２２】
記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）、縦筋ノイズ抑制処理のための各種の制御情報や補正データなどの様々なデータを登録するなどのために利用される。メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
【０１２３】
なお、このような撮像装置８は、駆動制御部７およびカラムＡＤ変換部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。図では、画素アレイ部１０や駆動制御部７やカラムＡＤ変換部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【０１２４】
このような構成の撮像装置８としても、補正信号出力部９のテスト画素部３１０を構成する画素外アンプトランジスタ３１２とテスト用画素選択トランジスタ３１４の接続点を短絡線３１７で接続しており、画素信号電圧Ｖｘについて縦筋ノイズ抑制処理を行なうことで、第１・第３実施形態と同様の効果を享受できる。この際、たとえば少なくとも、補正データの取得のための基準電圧生成部３２０やその他の各部の制御や、取得・保持しておいた補正データを使用しての縦筋ノイズ抑制処理に関わる制御は、外部の主制御部（カメラ制御部９００）において、制御用の指示情報を通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。
【０１２５】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１２６】
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１２７】
たとえば、前記実施形態では、ＣＭＯＳイメージセンサを代表例に説明したが、このＣＭＯＳイメージセンサを画像入力装置、たとえばデジタルスチルカメラやデジタルビデオカメラなどに搭載する場合も適用し得る。第４実施形態の撮像装置８は、その一例である。因みに、前記実施形態で設けていた画素外アンプトランジスタ３１２、テスト用画素選択トランジスタ３１４、および短絡線３１７は画素アレイ部１０と同一の半導体領域に内蔵することが好ましく、後段信号処理部４２９などのその他の回路は任意に固体撮像装置１の外部で別の集積回路にし、あるいはプリント基板などに実装された回路により実現することも可能である。ただし、ＣＭＯＳイメージセンサではＣＭＯＳプロセスが用いられることから必要な回路を内蔵させることが容易であり特性もよくなることから、必要な回路を固体撮像装置１（ＣＭＯＳイメージセンサ）内に内蔵させることが望ましい。
【図面の簡単な説明】
【０１２８】
【図１】ＣＭＯＳ型の固体撮像装置の基本構成図である。
【図２】ノイズ抑制に関わる各部に着目して、比較例の固体撮像装置を示した図である。
【図２Ａ】画素外アンプの駆動方法を説明するタイミングチャートである。
【図２Ｂ】基準電圧生成部の構成例を示す図である。
【図３】ノイズ抑制に関わる各部に着目して、第１実施形態の固体撮像装置を示した図である。
【図４】ノイズ抑制に関わる各部に着目して、第２実施形態の固体撮像装置を示した図である。
【図５】第１・第２実施形態に対する変形例を説明する図である。
【図６】ノイズ抑制に関わる各部に着目して、第３実施形態の固体撮像装置を示した図である。
【図７】第４実施形態の撮像装置を説明する図である。
【符号の説明】
【０１２９】
１…固体撮像装置、１ａ…遮光層、１０…画素アレイ部、１０ｂ…遮光画素部、１０ａ…有効画素部、１２…水平走査部、１４…垂直走査部、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、３…単位画素、３２…電荷生成部、３４…読出選択トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択トランジスタ、４２…増幅トランジスタ（画素内アンプトランジスタ）、３１０…テスト画素部、３１２…画素外アンプトランジスタ、３１４…テスト用画素選択トランジスタ、３１７…短絡線、３１８…ゲート制御線、３２０…基準電圧生成部、３４０…カラム列共通化処理部、３４２…共通化スイッチトランジスタ、４２…増幅トランジスタ、４２６…画素信号読出部、４２９…後段信号処理部、４２９ｄ…ノイズ補正処理部、４５０…カラム信号処理部、４５２…ＣＤＳ処理部、５…画素信号生成部、７…駆動制御部、８…撮像装置、９…補正信号出力部、９００…カメラ制御部
【図１】
2010114487.tif 000003
【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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