(57)【要約】【課題】トランジスタのスイッチングに伴って出力のバイアス成分が変動するのを低減し、Ｓ／Ｎ比の低減の防止が可能な低雑音増幅回路などの提供【解決手段】この発明は、入力信号ＩＮに基づいて動作するＭＯＳトランジスタＱ１と、ＭＯＳトランジスタＱ１と直列に接続されスイッチング信号ＳＷでオンオフ制御されるＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１の負荷となるインダクタＬとを備えている。そして、ＭＯＳトランジスタＱ２のオン時にはスイッチＳＷ１のみをオンにして電源電圧ＶＤＤ１を使用し、ＭＯＳトランジスタＱ２のオフ時にはスイッチＳＷ２のみをオンにして電源電圧ＶＤＤ２を使用する。電源電圧ＶＤＤ１、ＶＤＤ２は、ＶＤＤ１＞ＶＤＤ２の関係にある。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号に基づいて動作する第１のトランジスタと、
前記第１のトランジスタと直列に接続されスイッチング信号でオンオフ制御される第２のトランジスタと、
前記第１のトランジスタの負荷とを備え、
前記第２のトランジスタのオン時には電源電圧として第１の電源電圧を使用し、前記第２のトランジスタのオフ時には前記電源電圧として第２の電源電圧を使用し、前記第１の電源電圧は前記第２の電源電圧よりも高い電圧であることを特徴とする低雑音増幅回路。
【請求項２】
前記第１の電源電圧を選択する第１のスイッチと、
前記第２の電源電圧を選択する第２のスイッチと、を備え、
前記負荷は、前記第１のスイッチが前記第１の電源電圧を選択したときに、前記第１のトランジスタの負荷として動作するようになっていることを特徴とする請求項１に記載の低雑音増幅回路。
【請求項３】
前記第１のスイッチは、前記第２のトランンジスタのオンに同期してオンとなり、
前記第２のスイッチは、前記第２のトランンジスタのオフに同期してオフとなることを特徴とする請求項２に記載の低雑音増幅回路。
【請求項４】
入力信号に基づいて動作する第１のトランジスタと、
前記第１のトランジスタと直列に接続されスイッチング信号でオンオフ制御される第２のトランジスタと、
前記第１のトランジスタの負荷と、
出力端子におけるバイアスの低下を検出し、当該検出したバイアスの低下に基づいて電源電圧を制御する電源電圧制御手段と、
を備えることを特徴とする低雑音増幅回路。
【請求項５】
前記電源電圧制御手段は、
前記出力端子におけるバイアス成分を通過させるフィルタと、
前記フィルタを通過するバイアス成分の低下量を検出し、当該検出した低下量に基づいて選択信号を生成する選択信号生成回路と、
電圧の異なる複数の電源電圧を生成し、前記複数の電源電圧のうちの１つを選択して出力するスイッチを有する電源電圧生成回路と、を備え、
前記電源電圧生成回路のスイッチの選択制御は、前記選択信号生成回路で生成された選択信号に基づいて行われることを特徴とする請求項４に記載の低雑音増幅回路。
【請求項６】
前記電源電圧制御手段は、
前記出力端子におけるバイアス成分と所定の基準電圧との差を求め、この求めた差に応じた誤差信号を出力する誤差増幅器と、
前記誤差増幅からの誤差信号に基づいて電源電圧を前記基準電圧に制御するトランジスタと、
を備えることを特徴とする請求項４に記載の低雑音増幅回路。
【請求項７】
前記電源電圧制御手段は、
前記出力端子におけるバイアス成分をデジタル値にＡ／Ｄ変換するＡ／Ｄコンバータと、
前記Ａ／ＤコンバータでＡ／Ｄ変換されたデジタル値の低下量を算出する低下量算出回路と、
前記低下量算出回路が算出した前記低下量に対応する第２の電源電圧に変換するテーブルと、
前記テーブルで変換された前記第２の電源電圧を第１の電源電圧に基づいて生成する電源電圧生成回路とを備え、
前記第２のトランジスタがオンのときに前記第１の電源電圧を使用し、前記第２のトランジスタがオフのときには前記電源電圧生成回路が生成する前記第２の電源電圧を使用することを特徴とする請求項４に記載の低雑音増幅回路。
【請求項８】
低雑音増幅回路を含む受信機であって、
前記低雑音増幅回路は、請求項１乃至請求項７に記載の低雑音増幅回路のうちの何れかで構成することを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＷＢ(Ultra Wide Band) 信号などの高周波信号を増幅する低雑音増幅回路、およびその低雑音増幅回路を適用した受信機に関する。
【背景技術】
【０００２】
従来、ＵＷＢ信号を増幅する低雑音増幅回路として、特許文献１などに記載のものが知られている。
この低雑音増幅回路は、例えば図７に示すように、Ｎ型のＭＯＳトランジスタＱ１、Ｎ型のＭＯＳトランジスタＱ２、およびインダクタＬが直列接続され、インダクタＬの一端に電源電圧ＶＤＤが印加され、ＭＯＳトランジスタＱ１のソースがグランドに接続されている。また、ＭＯＳトランジスタＱ１のゲートには、バイアス電圧ＶＢが抵抗Ｒを介して印加されている。
【０００３】
このような構成の低雑音増幅回路では、ＭＯＳトランジスタＱ１のゲートに入力信号ＩＮがキャパシタＣを介して入力され、ＭＯＳトランジスタＱ２のゲートにはスイッチング信号ＳＷが入力される。このため、ＭＯＳトランジスタＱ２はオンオフ制御され、このオンオフ制御によってＭＯＳトランジスタＱ１に対する電源電圧ＶＤＤの印加が制御される。そして、電源電圧ＶＤＤがＭＯＳトランジスタＱ１に印加されるときには、入力信号ＩＮがＭＯＳトランジスタＱ１で増幅されて出力信号ＯＵＴが得られる。
【０００４】
ところで、従来の低雑音増幅回路において、ＭＯＳトランジスタＱ２がオンオフ制御されると、インダクタＬの寄生抵抗などが無視できなくなる。このため、その寄生抵抵などによって、出力端子においてバイアス成分（入力信号成分を除いたときの出力電圧）が信号成分に匹敵するような電圧降下（電圧変動）を起こす、という不具合が考えられる（図７参照）。
【０００５】
ここで、図７は、ＭＯＳトランジスタＱ２のオン時には、ＭＯＳトランジスタＱ２のオフ時に比べて出力信号におけるバイアス成分が電圧降下をしている一例を示し、出力信号ＯＵＴ中の信号成分は省略されている。
このような不具合は、ＭＯＳトランジスタＭ２のオンオフ制御の速度（スイッチング速度）が入力信号ＩＮのビットレートに近似するほど、低雑音増幅回路のＳ／Ｎ比を劣化（低下）させ、低雑音増幅回路が受信機に適用される場合には受信機全体の感度を低下させるという、不具合が考えられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３８１６０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、トランジスタのスイッチングに伴って出力のバイアス成分が変動するのを低減し、Ｓ／Ｎ比の低減の防止が可能な低雑音増幅回路などを提供することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決し本発明の目的を達成するために、本発明の各態様は、以下のように構成される。
本発明の第１の態様は、入力信号に基づいて動作する第１のトランジスタと、前記第１のトランジスタと直列に接続されスイッチング信号でオンオフ制御される第２のトランジスタと、前記第１のトランジスタの負荷とを備え、前記第２のトランジスタのオン時には電源電圧として第１の電源電圧を使用し、前記第２のトランジスタのオフ時には前記電源電圧として第２の電源電圧を使用し、前記第１の電源電圧は前記第２の電源電圧よりも高い電圧である。
【０００９】
本発明の第２の態様は、第１の態様において、前記第１の電源電圧を選択する第１のスイッチと、前記第２の電源電圧を選択する第２のスイッチと、を備え、前記負荷は、前記第１のスイッチが前記第１の電源電圧を選択したときに、前記第１のトランジスタの負荷として動作するようになっている。
本発明の第３の態様は、第２の態様において、前記第１のスイッチは、前記第２のトランンジスタのオンに同期してオンとなり、前記第２のスイッチは、前記第２のトランンジスタのオフに同期してオフとなる。
【００１０】
本発明の第４の態様は、入力信号に基づいて動作する第１のトランジスタと、前記第１のトランジスタと直列に接続されスイッチング信号でオンオフ制御される第２のトランジスタと、前記第１のトランジスタの負荷と、出力端子におけるバイアスの低下を検出し、当該検出したバイアスの低下に基づいて電源電圧を制御する電源電圧制御手段と、を備える。
【００１１】
本発明の第５の態様は、第４の態様において、前記電源電圧制御手段は、前記出力端子におけるバイアス成分を通過させるフィルタと、前記フィルタを通過するバイアス成分の低下量を検出し、当該検出した低下量に基づいて選択信号を生成する選択信号生成回路と、電圧の異なる複数の電源電圧を生成し、前記複数の電源電圧のうちの１つを選択して出力するスイッチを有する電源電圧生成回路と、を備え、前記電源電圧生成回路のスイッチの選択制御は、前記選択信号生成回路で生成された選択信号に基づいて行われる。
本発明の第６の態様は、第４の態様において、前記電源電圧制御手段は、前記出力端子におけるバイアス成分と所定の基準電圧との差を求め、この求めた差に応じた誤差信号を出力する誤差増幅器と、前記誤差増幅からの誤差信号に基づいて電源電圧を前記基準電圧に制御するトランジスタと、を備える。
【００１２】
本発明の第７の態様は、第４の態様において、前記電源電圧制御手段は、前記出力端子におけるバイアス成分をデジタル値にＡ／Ｄ変換するＡ／Ｄコンバータと、前記Ａ／ＤコンバータでＡ／Ｄ変換されたデジタル値の低下量を算出する低下量算出回路と、前記低下量算出回路が算出した前記低下量に対応する第２の電源電圧に変換するテーブルと、前記テーブルで変換された前記第２の電源電圧を第１の電源電圧に基づいて生成する電源電圧生成回路とを備え、前記第２のトランジスタがオンのときに前記第１の電源電圧を使用し、前記第２のトランジスタがオフのときには前記電源電圧生成回路が生成する前記第２の電源電圧を使用する。
【００１３】
本発明の第８の態様は、低雑音増幅回路を含む受信機であって、前記低雑音増幅回路は、第１乃至第７の低雑音増幅回路のうちの何れかで構成する。
このような構成の本発明の態様によれば、トランジスタのスイッチングに伴って出力のバイアス成分が変動するのを低減でき、Ｓ／Ｎ比の低減の防止が可能な低雑音増幅回路などを得ることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態の構成を示す図である。
【図２】第１実施形態の各部の波形例を示す波形図である。
【図３】本発明の第２実施形態の構成を示す図である。
【図４】電源電圧制御回路の変形例を示す図である。
【図５】本発明の第３実施形態の構成を示す図である。
【図６】本発明の第４実施形態の構成を示す図である。
【図７】従来技術の構成を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
図１は、本発明の低雑音増幅回路の第１実施形態の構成を示す図である。
第１実施形態は、図１に示すように、入力信号ＩＮを増幅するＭＯＳトランジスタＱ１と、スイッチング信号ＳＷでオンオフ制御されるＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１の負荷となるインダクタＬとが、直列（カスケード）に接続されている。
【００１６】
インダクタＬの一端には、電源電圧ＶＤＤ１がスイッチＳＷ１を介して印加（供給）される。また、ＭＯＳトランジスタＱ２のドレインには、電源電圧ＶＤＤ２がスイッチＳＷ２を介して印加される。ここで、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２の大きさは、ＶＤＤ１＞ＶＤＤ２の関係にある。
そして、ＭＯＳトランジスタＱ２のオン時には、これに同期してスイッチＳＷ１がオンになって電源電圧ＶＤＤ１が選択されて使用され、このときに、インダクタＬがＭＯＳトランジスタＱ１の負荷として動作する。一方、ＭＯＳトランジスタＱ２のオフ時には、これに同期してスイッチＳＷ２がオンになって電源電圧ＶＤＤ２が選択されて使用される。従って、スイッチＳＷ１はＭＯＳトランジスタＱ２のオンに同期してオンとなり、スイッチＳＷ２はＭＯＳトランジスタＱ２のオフに同期してオンとなる。
【００１７】
第１実施形態の構成の詳細について説明する。
図１に示すように、ＭＯＳトランジスタＱ１のゲートには、抵抗Ｒを介してバイアス電圧ＶＢが印加され、かつ、キャパシタＣを介して入力信号ＩＮが入力される。ＭＯＳトランジスタＱ１のソースは、グランドに接続されている。ＭＯＳトランジスタＱ１のドレインは、ＭＯＳトランジスタＱ２のソースに接続されている。
【００１８】
ＭＯＳトランジスタＱ２のゲートにはスイッチング信号ＳＷが入力され、そのスイッチング信号ＳＷによってＭＯＳトランジスタＱ２はオンオフ制御される。ＭＯＳトランジスタＱ２のドレインには、スイッチＳＷ２を介して電源電圧ＶＤＤ２が印加される。また、ＭＯＳトランジスタＱ２のドレインには、インダクタＬおよびスイッチＳＷ１を介して電源電圧ＶＤＤ１が印加される。さらに、ＭＯＳトランジスタＱ２のドレインから出力信号ＯＵＴを取り出すようになっている。
【００１９】
次に、このように構成する第１実施形態の動作例について、図１および図２を参照して説明する。
ＭＯＳトランジスタＱ１のゲートには、例えば図２（Ａ）に示すような入力信号ＩＮが入力される。また、ＭＯＳトランジスタＱ２には、例えば図２（Ｂ）に示すようなスイッチング信号ＳＷが入力される。
いま、ＭＯＳトランジスタＱ１のゲートには入力信号ＩＮが入力されておらず、ＭＯＳトランジスタＱ２のゲートにスイッチング信号ＳＷのみが入力され、スイッチング信号ＳＷによってＭＯＳトランジスタＱ２がオンオフ動作する場合について説明する。
【００２０】
この場合には、スイッチング信号ＳＷがＨレベルのときに、ＭＯＳトランジスタＱ２がオンになるとともに、スイッチＳＷ１のみがオンになる。このため、スイッチング信号ＳＷがＨレベルのときには、ＭＯＳトランジスタＱ１、Ｑ２およびインダクタＬが直列接続され、この直列回路に電源電圧ＶＤＤ１が印加されて直流回路に電流が流れる。このとき、インダクタＬの寄生抵抗（図示せず）を無視できないので、その寄生抵抗の両端に電圧降下ΔＶが発生する。したがって、スイッチＳＷ１の電圧降下を無視すると、出力端子１４におけるバイアス成分（バイアス電圧）の大きさは、（ＶＤＤ１−ΔＶ）になる。
【００２１】
一方、スイッチング信号ＳＷがＬレベルのときには、ＭＯＳトランジスタＱ２がオフになるとともに、スイッチＳＷ１がオンからオフになって、スイッチＳＷ２のみがオンになる。このため、スイッチング信号ＳＷがＬレベルのときには、電源電圧ＶＤＤ２が使用され、出力端子１４におけるバイアス成分の大きさはＶＤＤ２になる。
ここで、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２の関係は、ＶＤＤ１＞ＶＤＤ２の関係にある。このため、電源電圧ＶＤＤ１として、電源電圧ＶＤＤ２にインダクタＬの寄生抵抗による電圧降下ΔＶ分を加算した電圧（ＶＤＤ２＋ΔＶ）に設定できる。
【００２２】
このように設定すると、ＭＯＳトランジスタＱ２のオンオフ時にかかわらず、出力端子１４におけるバイアス成分の大きさをＶＤＤ２にすることが可能となる。この結果、ＭＯＳトランジスタＱ２のオンオフ動作に伴う出力端子１４におけるバイアス成分の変動を抑制できる（図３（Ｃ）参照）。
次に、このようにＭＯＳトランジスタＱ２のオンオフ動作に伴う出力端子１４におけるバイアス成分の変動が抑制された状態において、ＭＯＳトランジスタＱ１のゲートに入力信号ＩＮが入力された場合について説明する。
【００２３】
この場合には、スイッチング信号ＳＷがＨレベルの期間には、上記のようにＭＯＳトランジスタＱ１、Ｑ２およびインダクタＬが直列接続され、インダクタＬがＭＯＳトランジスタＱ１の負荷となる。このため、スイッチング信号ＳＷがＨレベルの期間には、ＭＯＳトランジスタＱ１は、入力信号ＩＮの増幅を行い、その増幅された信号はインダクタＬの両端に生成され、出力信号ＯＵＴの信号成分として出力される（図２（Ｄ）参照）。
【００２４】
一方、スイッチング信号ＳＷがＬレベルの期間には、上記のようにＭＯＳトランジスタＱ２がオフ、スイッチＳＷ１がオフ、スイッチＳＷ２がオンとなるので、インダクタＬがＭＯＳトランジスタＱ１の負荷とならない。このため、スイッチング信号ＳＷがＬレベルの期間には、ＭＯＳトランジスタＱ１は増幅動作を行わない。
以上のように、第１実施形態では、ＭＯＳトランジスタＱ２のオンオフ動作に伴う出力端子１４のバイアス成分の変動を抑制できるので（図３（Ｃ）参照）、バイアス成分の変動が無い状態において入力信号ＩＮの増幅動作ができる。このため、Ｓ／Ｎ比の低減を防止できる。
【００２５】
（第２実施形態）
図３は、本発明の低雑音増幅回路の第２実施形態の構成を示す図である。
第２実施形態は、図３に示すように、入力信号ＩＮを増幅するＭＯＳトランジスタＱ１と、スイッチング信号ＳＷでオンオフ制御されるＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１の負荷となるインダクタＬとが、直列に接続されている。
これらの基本的な構成は、図１の第１実施形態の構成と同様であるので、同一素子には同一符号を付してその説明は省略する。
【００２６】
そして、第２実施形態は、ＭＯＳトランジスタＱ２のオンオフ動作に伴う出力信号ＯＵＴのバイアス成分の変動を抑制するために、図３に示すように、電源電圧制御回路１を備えている点に特徴がある。
この電源電圧制御回路１は、出力端子１４におけるバイアス成分（入力信号成分を除いたときの出力電圧）の変化（低下）を検出し、この検出したバイアス成分の変化に基づき、低雑音増幅回路に印加する電源電圧を制御する。
【００２７】
次に、電源電圧制御回路１の具体的な構成について、図３を参照して説明する。
電源電圧制御回路１は、図３に示すように、フィルタ１１と、選択信号生成回路１２と、電源電圧生成回路１３と、を備えている。
フィルタ１１は、出力端子１４から出力される出力信号ＯＵＴ中からバイアス成分を通過させるバンドパスフィルタである。
【００２８】
選択信号生成回路１２は、フィルタ１１から出力される出力信号ＯＵＴのバイアス成分に基づいてバイアス成分の低下量を検出し、この検出した低下量に応じた選択信号ＳＥＬを生成して出力する。選択信号ＳＥＬは、スイッチング信号ＳＷに同期して出力されるようになっている。
電源電圧生成回路１３は、電源電圧ＶＤＤに基づいて電圧の異なる複数の電源電圧ＶＤＤ１、ＶＤＤ２、およびＶＤＤ３を生成するとともに、選択信号生成回路１２からの選択信号ＳＥＬに基づいて複数の電源電圧ＶＤＤ１、ＶＤＤ２、およびＶＤＤ３のうちの１つを選択し、この選択した電源電圧をインダクタＬの一端に印加する。
【００２９】
このため、電源電圧生成回路１３は、図３に示すように、抵抗Ｒ１１〜Ｒ１４、誤差増幅器１３０、１３２、Ｐ型のＭＯＳトランジスタＱ１１、Ｑ１２、およびセレクタ１３４を備えている。
抵抗Ｒ１１〜Ｒ１４は、電源電圧ＶＤＤを分圧するようになっている。電源電圧ＶＤＤ１は、電源電圧ＶＤＤを使用するようになっている。また、電源電圧ＶＤＤ２は、誤差増幅器１３０とＭＯＳトランジスタＱ１１からなるシリーズレギュレータで生成される。さらに、電源電圧ＶＤＤ３は、誤差増幅器１３２とＭＯＳトランジスタＱ１２からなるシリーズレギュレータで生成される。
【００３０】
ここで、電源電圧ＶＤＤ１、ＶＤＤ２、ＶＤＤ３は、ＶＤＤ１＞ＶＤＤ２＞ＶＤＤ３の関係にある。
セレクタ１３４は、ＭＯＳトランジスタＱ２のオンオフ制御に応じて電源電圧ＶＤＤ１、ＶＤＤ２、ＶＤＤ３のうちの１つを後述のように選択し、この選択した電源電圧はインダクタＬの一端に印加される。
【００３１】
次に、このような構成の第２実施形態の動作例について、図３を参照して説明する。
フィルタ１１は、出力端子１４から出力される出力信号ＯＵＴからバイアス成分を通過させる。選択信号生成回路１２は、フィルタ１１から出力される出力信号ＯＵＴのバイアス成分に基づき、バイアス成分の低下量を検出し、この低下量に応じた選択信号ＳＥＬをスイッチング信号ＳＷに同期して出力する。
【００３２】
ここで、出力端子１４においてバイアス成分が低下するのは、ＭＯＳトランジスタＱ２がオフからオンに切り換わるときである。このときに、第１実施形態と同様に、インダクタＬの寄生抵抗（図示せず）を無視できないので、その寄生抵抗の両端に電圧降下が発生するからである。これが発生するのは、スイッチング信号ＳＷがＬレベルからＨレベルに立ち上がるときである。
【００３３】
そこで、選択信号生成回路１２は、スイッチング信号ＳＷがＨレベルの期間には、セレクタ１３４が電源電圧ＶＤＤ１を選択するセレクト信号ＳＥＬを生成して、セレクタ１３４に出力する。一方、選択信号生成回路１２は、スイッチング信号ＳＷがＬレベルの期間には、検出した出力信号ＯＵＴのバイアス成分の低下量の大きさに応じてセレクタ１３４が電源電圧ＶＤＤ２、ＶＤＤ３のうちの一方を選択するためのセレクト信号ＳＥＬを生成して、セレクタ１３４に出力する。
【００３４】
このため、ＭＯＳトランジスタＱ２がオンのときには、電源電圧ＶＤＤ１が使用され、このときには出力端子１４においてバイアス成分が低下する。一方、ＭＯＳトランジスタＱ２がオフのときには、検出されたバイアス成分の低下量の大きさに応じて電源電圧ＶＤＤ２、ＶＤＤ３のうちの一方が選択されて使用され、このときの出力端子１４のバイアス成分の電圧値はその選択された電圧の電圧値になる。
【００３５】
従って、ＭＯＳトランジスタＱ２のオン時の出力端子１４のバイアス電圧と、ＭＯＳトランジスタＱ２のオフ時の出力端子１４のバイアス電圧との差を小さくすることが可能となる。
以上のように、第２実施形態では、ＭＯＳトランジスタＱ２のオンオフ動作に伴う出力端子１４におけるバイアス成分の変動を抑制できるので、第１実施形態と同様の効果を実現できる。
【００３６】
次に、図３の電源電圧制御回路１の変形例について、図４を参照して説明する。
図４の電源電圧制御回路１Ａは、図３の電源電圧制御回路１の構成を基本にし、図３の回路の本体に含まれるインダクタＬを含むようにしたものである。インダクタＬは、図４に示すように、電源電圧ＶＤＤが印加されるラインとセレクタ１３４との間に接続されている。
【００３７】
（第３実施形態）
図５は、本発明の低雑音増幅回路の第３実施形態の構成を示す図である。
第３実施形態は、図５に示すように、入力信号ＩＮを増幅するＭＯＳトランジスタＱ１と、スイッチング信号ＳＷでオンオフ制御されるＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１の負荷となるインダクタＬとが、直列に接続されている。
これらの基本的な構成は、図１の第１実施形態の構成と同様であるので、同一素子には同一符号を付してその説明は省略する。
【００３８】
そして、第３実施形態は、ＭＯＳトランジスタＱ２のオンオフ動作に伴う出力端子１４におけるバイアス成分の変動を抑制するために、図５に示すように、電源電圧制御回路２を備えている点に特徴がある。
この電源電圧制御回路２は、出力端子１４におけるバイアス成分（バイアス電圧）と基準値との差を求め、この求めた差に基づいて低雑音増幅回路に印加する電源電圧を基準値になるように制御する。
【００３９】
次に、電源電圧制御回路２の具体的な構成について、図５を参照して説明する。
電源電圧制御回路２は、図５に示すように、誤差増幅器（差動増幅器）２１と、Ｐ型のＭＯＳトランジスタＱ２１と、を備えている。
誤差増幅器２１は、出力端子１４に生ずるバイアス成分の値と基準電圧Ｖｒｅｆとの差を求め、この求めた差に応じた信号を誤差信号としてＭＯＳトランジスタＱ２１のゲートに印加する。ＭＯＳトランジスタＱ２１は、誤差増幅器２１からの誤差信号の大小によってオン抵抗が制御されるようになっている。
【００４０】
次に、このような構成の第３実施形態の動作例について、図５を参照して説明する。
差動増幅器２１は、出力端子１４に生ずるバイアス成分の値と所定の基準電圧Ｖｒｅｆとの差を求め、この求めた差に応じた信号を誤差信号としてＭＯＳトランジスタＱ２１のゲートに印加する。
ここで、出力端子１４にはバイアス成分の他に信号成分も生ずるが、誤差増幅器２１はバイアス成分に対して処理して出力するフィルタとしての機能も備えている。このため、誤差増幅器２１は、出力端子１４のバイアス成分の値と基準電圧Ｖｒｅｆとの差に応じた誤差信号を生成することになる。
【００４１】
ＭＯＳトランジスタＱ２１は、差動増幅器２１からの誤差信号の大小によってオン抵抗が制御される。このため、第３実施形態ではインダクタＬの一端に印加される電源電圧が制御されるので、ＭＯＳトランジスタＱ２のオンオフ動作にかかわらず、出力端子１４のバイアス電圧をほぼ基準電圧Ｖｒｅｆに制御できる。
以上のように、第３実施形態では、ＭＯＳトランジスタＱ２のオンオフ動作に伴う出力端子におけるバイアス成分の変動を抑制できるので、第１実施形態と同様の効果を実現できる。
【００４２】
（第４実施形態）
図６は、本発明の低雑音増幅回路の第４実施形態の構成を示す図である。
第４実施形態は、図６に示すように、入力信号ＩＮを増幅するＭＯＳトランジスタＱ１と、スイッチング信号ＳＷでオンオフ制御されるＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１の負荷となるインダクタＬとが、直列に接続されている。
これらの基本的な構成は、図１の第１実施形態の構成と同様であるので、同一素子には同一符号を付してその説明は省略する。
【００４３】
そして、第４実施形態は、ＭＯＳトランジスタＱ２のオンオフ動作に伴う出力端子１４におけるバイアス成分の変動を抑制するために、図６に示すように、電源電圧制御回路３を備えている点に特徴がある。
この電源電圧制御回路３は、出力端子のバイアス成分（入力信号成分を除いたときの出力電圧）の低下量を検出し、この検出したバイアス成分の低下量に応じて低雑音増幅回路に印加する電源電圧を制御する。
【００４４】
次に、電源電圧制御回路３の具体的な構成について、図６を参照して説明する。
電源電圧制御回路３は、図６に示すように、Ａ／Ｄコンバータ３１と、電圧降下算出回路３２と、メモリ３３と、Ｄ／Ａコンバータ３４と、シリーズレギュレータ３５と、切り換えスイッチ３６と、を備えている。
Ａ／Ｄコンバータ３１は、出力端子１４におけるバイアス成分をデジタル値にＡ／Ｄ変換する。電圧降下算出回路３２は、Ａ／Ｄコンバータ３４でＡ／Ｄ変換されたデジタル値の低下量を検出する。
【００４５】
メモリ３３は、電圧降下算出回路３２が検出したバイアス成分の低下量に対応する電源電圧に変換するテーブルとして機能する。すなわち、メモリ３３は、バイアス成分の低下量の値がアドレスとなり、そのアドレスにその低下量に対応する電源電圧が書き込まれている。
ここで、バイアス成分の低下量に対応する電源電圧とは、ＭＯＳトランジスタＱ２がオフのときに、シリーズレギュレータ３５から出力されてＭＯＳトランジスタＱ２のドレインに印加される電源電圧である。
【００４６】
Ｄ／Ａコンバータ３４は、メモリ３３から読み出されるデジタル値の電源電圧をアナログ電圧に変換し、このＤ／Ａ変換された電源電圧は基準電圧Ｖｒｅｆとして誤差増幅器３５０に印加される。
シリーズレギュレータ３５は、誤差増幅器３５０とＰ型のＭＯＳトランジスタＱ３１からなり、電源電圧ＶＤＤに基づいてＤ／Ａコンバータ３４でＤ／Ａ変換された電源電圧を生成して出力する。
【００４７】
切り換えスイッチ３６は、スイッチング信号ＳＷに同期して接点ａ側と接点ｂ側とに接続されるようになっている。すなわち、スイッチング信号ＳＷがＨレベルの期間には、接点ａ側に接続されて電源電圧ＶＤＤが使用される。また、スイッチング信号ＳＷがＬレベルの期間には、接点ｂ側に接続されてシリーズレギュレータ３５が生成する電源電圧が使用される。
【００４８】
次に、このような構成の第４実施形態の動作例について、図６を参照して説明する。
Ａ／Ｄコンバータ３１は、出力端子１４におけるバイアス成分（入力信号成分を除いたときの出力電圧）をデジタル値にＡ／Ｄ変換する。電圧降下算出回路３２は、Ａ／Ｄコンバータ３４でＡ／Ｄ変換されたデジタル値の低下量を算出する。
メモリ３３からは、電圧降下算出回路３２が算出するバイアス成分の低下量に対応する電源電圧が読み出され、これがＤ／Ａコンバータ３４でアナログ電圧に変換され、このＤ／Ａ変換された電源電圧が基準電圧Ｖｒｅｆとして差動増幅器３５０に印加される。シリーズレギュレータ３５は、電源電圧ＶＤＤに基づいてＤ／Ａコンバータ３４でＤ／Ａ変換された電源電圧を生成して出力する。
【００４９】
切り換えスイッチ３６は、スイッチング信号ＳＷがＨレベルでＭＯＳトランジスタＱ２がオンの期間には、接点ａ側に接続されて電源電圧ＶＤＤを選択出力する。また、スイッチング信号ＳＷがＬレベルでＭＯＳトランジスタＱ２がオフの期間には、接点ｂ側に接続されてシリーズレギュレータ３５が生成する電源電圧を選択出力する。
このため、ＭＯＳトランジスタＱ２のオン時の出力端子１４のバイアス電圧と、ＭＯＳトランジスタＱ２のオフ時の出力端子１４のバイアス電圧との差をなくすことが可能となる。
以上のように、第４実施形態では、ＭＯＳトランジスタＱ２のオンオフ動作に伴う出力端子におけるバイアス成分の変動を抑制できるので、第１実施形態と同様の効果を実現できる。
【００５０】
（その他の実施形態）
次に、本発明の受信機の実施形態について説明する。
受信機の実施形態は、上記の低雑音増幅回路の各実施形態を適用したものである。すなわち、受信機の実施形態は、上記の低雑音増幅回路の各実施形態を、携帯電話や無線ＬＡＮなどの受信機として適用できる。
このような構成の受信機の実施形態によれば、受信機のＳ／Ｎ比を向上させることができる。
【符号の説明】
【００５１】
Ｑ１、Ｑ２・・・ＭＯＳトランジスタ、Ｌ・・・インダクタ、ＳＷ１、ＳＷ２・・・スイッチ、１、１Ａ、２、３・・・電源電圧制御回路、１１・・・フィルタ、１２・・・選択信号生成回路、１３・・・電源電圧生成回路、１４・・・出力端子、３１・・・Ａ／Ｄコンバータ、３２・・・電圧降下算出回路、３３・・・メモリ（テーブル）、３４・・・Ｄ／Ａコンバータ、３５・・・シリーズレギュレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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