(57)【要約】      （修正有）【課題】複数のスイッチング素子の間で、負荷が短絡したときにおいても、スイッチング素子の制御電極の電位に現れる発振現象を抑制し、スイッチング素子およびダイオードの損傷を防止することのできる半導体装置を提供する。【解決手段】互いに並列接続された複数のＩＧＢＴ３のエミッタ電極が、導体ワイヤＷ７，Ｗ８（またはＷ９，Ｗ１０）によって、２個のダイオード４の一方のアノード電極、および配線パターン２２（または２３）へ接続されている。【選択図】図６
2010178615.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する基板と、
前記主面の上に配設された第１配線パターンと、
前記第１配線パターンの上に配置されることにより、一方主電極どうしが互いに電気的に接続された複数のスイッチング素子と、
前記第１配線パターンに対して電気的に絶縁されて前記複数のスイッチング素子の配列方向に沿って延在するように前記主面の上に配設された第２配線パターンと、
前記複数のスイッチング素子の他方主電極に一端が接続され、前記第２配線パターンへ他端が接続された複数の第１導体ワイヤと、
前記第２配線パターンに接続され、前記複数のスイッチング素子の前記他方主電極と外部とを、前記第２配線パターンを通じて電気的に接続する外部端子と、
前記複数のスイッチング素子と同数で、前記第１配線パターンの上に配置され、それによって一方電極どうしが互いに電気的に接続されており、前記複数のスイッチング素子と互いに一対一に隣接するように、前記複数のスイッチング素子と前記第２配線パターンとの間に配置された複数のダイオードと、
前記複数のダイオードの他方電極に一端が接続され、前記第２配線パターンへ他端が接続された複数の第２導体ワイヤと、
前記複数のスイッチング素子の前記他方主電極に一端が接続され、前記複数のダイオードの少なくとも一部の前記他方電極に中間部が接続され、前記第２配線パターンに他端が接続されることにより、前記複数のスイッチング素子のすべての前記他方主電極どうしを、前記第２配線パターンを中継することなく電気的に接続する複数の第３導体ワイヤと、を備える半導体装置。
【請求項２】
主面を有する基板と、
互いに電気的に絶縁されて前記主面の上に配設された第１配線パターン及び第２配線パターンと、
前記第１配線パターンの上に配置されることにより一方主電極が前記第１配線パターンへ電気的に接続され、他方主電極が制御電極配線で仕切られた複数のボンディングパッドを有するスイッチング素子と、
前記複数のボンディングパッドと一対一に対応し、当該複数のボンディングパッドに一端が接続され、前記第２配線パターンへ他端が接続された複数の第１導体ワイヤと、
前記第２配線パターンに接続され、前記スイッチング素子の前記他方主電極と外部とを、前記第２配線パターンを通じて電気的に接続する外部端子と、
前記第１配線パターンの上に配置され、それによって一方電極が前記スイッチング素子の前記一方主電極に電気的に接続され、かつ前記スイッチング素子と前記第２配線パターンとの間に配置されたダイオードと、を備え、
前記複数のボンディングパッドと前記第２配線パターンとは、前記複数の第１導体ワイヤのみで接続され、
前記複数の第１導体ワイヤの中間部が、前記ダイオードの他方電極に接続されている、半導体装置。
【請求項３】
前記複数のボンディングパッドが一方向に沿って配列しており、
前記第２配線パターンが、前記一方向に沿って延在している、請求項２に記載の半導体装置。
【請求項４】
前記複数のスイッチング素子の各々が、絶縁ゲート型のスイッチング素子である、請求項１ないし請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、大電流の制御に好適な半導体装置に関し、特に、スイッチング素子の制御電極の電位に現れる発振現象を抑制するための改良に関する。
【背景技術】
【０００２】
図２８は、この発明の背景となる従来の半導体装置のベース部分の平面断面図である。この半導体装置１５０は、複数のパワー半導体素子を備えるパワーモジュールとして形成されている。図２８が示すように、半導体装置１５０は、その底部に基板６２を備えている。基板６２の主面の上には、互いに孤立した複数の配線パターン８１〜８５が島状に配設されている。配線パターン８１の上には、上アーム７０に属する２個のＩＧＢＴ６３および２個のダイオード６４が配置されており、配線パターン８２の上には、下アーム７１に属する２個のＩＧＢＴ６３および２個のダイオード６４が配置されている。
【０００３】
４個のＩＧＢＴ６３および４個のダイオード６４は、いずれもベアチップとして形成されている。それにより、上アーム７０に属する２個のＩＧＢＴ６３のコレクタ電極および２個のダイオード６４のカソード電極は、配線パターン８１を通じて電気的に互いに接続されている。同様に、下アーム７１に属する２個のＩＧＢＴ６３のコレクタ電極および２個のダイオード６４のカソード電極は、配線パターン８２を通じて電気的に互いに接続されている。
【０００４】
上アーム７０に属する２個のＩＧＢＴ６３のエミッタ電極と配線パターン８２とが、多数の導体ワイヤ７５によって互いに接続されている。また、上アーム７０に属する２個のダイオード６４のアノード電極と配線パターン８２とが、多数の導体ワイヤ７６によって互いに接続されている。同様に、下アーム７１に属する２個のＩＧＢＴ６３のエミッタ電極と配線パターン８３とが、多数の導体ワイヤ７５によって互いに接続されている。また、下アーム７１に属する２個のダイオード６４のアノード電極と配線パターン８３とが、多数の導体ワイヤ７６によって互いに接続されている。
【０００５】
なお、図２８においては、煩雑を避けるために、上アーム７０については、導体ワイヤ７５の図示を略し、下アーム７１については、導体ワイヤ７６の図示を略している。
【０００６】
配線パターン８４と上アーム７０に属する２個のＩＧＢＴ６３のゲート電極とは、導体ワイヤ７７によって接続されている。同様に、配線パターン８５と下アーム７１に属する２個のＩＧＢＴ６３のゲート電極とは、導体ワイヤ７７によって接続されている。
【０００７】
配線パターン８１〜８５には、高電源電位が供給される外部端子ＣＣ、低電源電位が供給される外部端子ＥＥ、負荷が接続される外部端子ＯＵＴ、および駆動回路が接続される外部端子Ｇ１，Ｇ２，Ｓ１，Ｓ２が接続されている。なお、図２８では、各配線パターンと外部端子との接続部を、ハッチングを付して示している。
【０００８】
以上のように、半導体装置１５０では、直列に接続された上アーム７０と下アーム７１とが、高電源電位と低電源電位との間に介挿され、外部端子Ｇ１（およびＧ２）へ入力される駆動信号に応答して、上アーム７０（および下アーム７１）に属する２個のＩＧＢＴ６３がオン・オフする。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体装置１５０の例が示すように、定格電流が大きい（例えば、１００Ａ以上の）パワーモジュールでは、大きな電流を分担するように複数のパワースイッチング素子が並列に接続される。しかしながら、パワーモジュールでは、負荷に不測の短絡が生じたときには、定格電流の約５倍〜約１０倍の大きさの短絡電流が流れる。複数のパワースイッチング素子を備えるパワーモジュールでは、短絡電流が流れるときに、各スイッチング素子の制御電極（ＩＧＢＴではゲート電極）の電位が発振する場合がある。パワーモジュールの定格電流が大きいほど発振が生じ易いという傾向が認められる。
【００１０】
また、上アームおよび下アームのそれぞれに、１個のスイッチング素子のみが配設されている場合であっても、スイッチング素子の主電極が、互いに仕切られた複数のボンディングパッド（図２８において、ＩＧＢＴ６３の中に描かれる複数の帯状部分）を有する場合には、短絡電流が流れたときに同様の発振が生じる場合がある。
【００１１】
発振が生じると、パワーモジュールを利用した応用機器の通常動作へ影響が現れる場合も想定され、また、ノイズの発生要因ともなり得る。さらに、スイッチング素子がＩＧＢＴであれば、ゲート絶縁膜への影響も想定される。
【００１２】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、スイッチング素子の制御電極の電位に現れる発振現象を抑制することのできる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１３】
第１の発明の装置は、半導体装置であって、主面を有する基板と、前記主面の上に配設された第１配線パターンと、前記第１配線パターンの上に配置されることにより、一方主電極どうしが互いに電気的に接続された複数のスイッチング素子と、前記第１配線パターンに対して電気的に絶縁されて前記複数のスイッチング素子の配列方向に沿って延在するように前記主面の上に配設された第２配線パターンと、前記複数のスイッチング素子の他方主電極に一端が接続され、前記第２配線パターンへ他端が接続された複数の第１導体ワイヤと、前記第２配線パターンに接続され、前記複数のスイッチング素子の前記他方主電極と外部とを、前記第２配線パターンを通じて電気的に接続する外部端子と、前記複数のスイッチング素子と同数で、前記第１配線パターンの上に配置され、それによって一方電極どうしが互いに電気的に接続されており、前記複数のスイッチング素子と互いに一対一に隣接するように、前記複数のスイッチング素子と前記第２配線パターンとの間に配置された複数のダイオードと、前記複数のダイオードの他方電極に一端が接続され、前記第２配線パターンへ他端が接続された複数の第２導体ワイヤと、前記複数のスイッチング素子の前記他方主電極に一端が接続され、前記複数のダイオードの少なくとも一部の前記他方電極に中間部が接続され、前記第２配線パターンに他端が接続されることにより、前記複数のスイッチング素子のすべての前記他方主電極どうしを、前記第２配線パターンを中継することなく電気的に接続する複数の第３導体ワイヤと、を備える。
【００１４】
第２の発明の装置は、半導体装置であって、主面を有する基板と、互いに電気的に絶縁されて前記主面の上に配設された第１配線パターン及び第２配線パターンと、前記第１配線パターンの上に配置されることにより一方主電極が前記第１配線パターンへ電気的に接続され、他方主電極が制御電極配線で仕切られた複数のボンディングパッドを有するスイッチング素子と、前記複数のボンディングパッドと一対一に対応し、当該複数のボンディングパッドに一端が接続され、前記第２配線パターンへ他端が接続された複数の第１導体ワイヤと、前記第２配線パターンに接続され、前記スイッチング素子の前記他方主電極と外部とを、前記第２配線パターンを通じて電気的に接続する外部端子と、前記第１配線パターンの上に配置され、それによって一方電極が前記スイッチング素子の前記一方主電極に電気的に接続され、かつ前記スイッチング素子と前記第２配線パターンとの間に配置されたダイオードと、を備え、前記複数のボンディングパッドと前記第２配線パターンとは、前記複数の第１導体ワイヤのみで接続され、前記複数の第１導体ワイヤの中間部が、前記ダイオードの他方電極に接続されている。
【００１５】
第３の発明の装置では、第２の発明の半導体装置において、前記複数のボンディングパッドが一方向に沿って配列しており、前記第２配線パターンが、前記一方向に沿って延在している。
【００１６】
第４の発明の装置では、第１ないし第３のいずれかの発明の半導体装置において、前記複数のスイッチング素子の各々が、絶縁ゲート型のスイッチング素子である。
【発明の効果】
【００１７】
第１の発明の装置では、第２配線パターンを中継することなく、第３導体ワイヤとダイオードの他方電極とを通じて、複数のスイッチング素子の他方主電極どうしが電気的に接続される。それにより、複数のスイッチング素子の間で他方主電極の電位が均一化されるので、負荷が短絡したときにおいても、制御電極の電位における発振現象が抑制される。さらに、第３導体ワイヤの他端は第２配線パターンに接続されるので、第３導体ワイヤを配設する工程で、ワイヤカットをスイッチング素子およびダイオードの上で行う必要がない。したがって、製造工程の中で、スイッチング素子およびダイオードの損傷を防止するための手だてを必要としない。
【００１８】
第２の発明の装置では、互いに仕切られた複数のボンディングパッドの各々が、複数の第１導体ワイヤのうちの１本のみを通じて第１配線パターンへ接続されている。このため、スイッチング素子の負荷が短絡したときにおいても、スイッチング素子を流れる主電流の大きさが、複数の第１導体ワイヤの抵抗によって制限されるので、制御電極の電位における発振現象が抑制される。さらに、複数の第１導体ワイヤの中間部がダイオードの他方電極に接続されているので、スイッチング素子とダイオードとの間を接続するための導体ワイヤを別途に配設する必要がない。すなわち、装置全体における導体ワイヤの本数を低減して、製造工程数および製造コストを節減することができる。
【００１９】
第３の発明の装置では、第２配線パターンが複数のボンディングパッドの配列方向に沿って延在するので、複数の第１導体ワイヤを互いに干渉することなく、容易に配設することができる。
【００２０】
第４の発明の装置では、複数のスイッチング素子の各々が、本来において発振を起こし易い絶縁ゲート型のスイッチング素子であるにも関わらず、その発振が抑制されるので、制御が容易であるという絶縁ゲート型のスイッチング素子の利点を生かして、大電流を制御する応用装置への利用に幅広く供することができる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態１の装置の回路図である。
【図２】実施の形態１の装置の外観斜視図である。
【図３】実施の形態１の装置の平面断面図である。
【図４】実施の形態２の装置の平面断面図である。
【図５】実施の形態３の装置の平面断面図である。
【図６】実施の形態４の装置の平面断面図である。
【図７】実施の形態５の装置の平面断面図である。
【図８】実施の形態５の装置の一部の回路図である。
【図９】実施の形態６の装置の平面断面図である。
【図１０】実施の形態６の装置の一部の模式図である。
【図１１】実施の形態６の装置の一部の回路図である。
【図１２】実施の形態７の装置の平面断面図である。
【図１３】実施の形態７の装置の一部の模式図である。
【図１４】実施の形態７の装置の一部の模式図である。
【図１５】実施の形態７の装置の一部の回路図である。
【図１６】各実施の形態のＩＧＢＴの平面図である。
【図１７】実施の形態８の装置の平面断面図である。
【図１８】実施の形態９の装置の平面断面図である。
【図１９】実施の形態１０の装置の平面断面図である。
【図２０】実施の形態１１の装置の平面断面図である。
【図２１】実施の形態１１の別の例による装置の平面断面図である。
【図２２】実施の形態１２の装置の平面断面図である。
【図２３】実施の形態１３の装置の平面断面図である。
【図２４】実施の形態１４の装置の平面断面図である。
【図２５】実施の形態１５の装置の平面断面図である。
【図２６】実施の形態１６の装置の平面断面図である。
【図２７】実施の形態１７の装置の平面断面図である。
【図２８】従来の装置の平面断面図である。
【発明を実施するための形態】
【００２２】
図２８の半導体装置１５０を例とする複数のスイッチング素子を備えるパワーモジュールが、短絡電流に起因して発振を引き起こす現象を防止する技術、あるいは発振現象を緩和する技術として、本願発明者は、つぎの３通りのアプローチを想定した。(1)並列接続されたスイッチング素子の間の制御電極（ＩＧＢＴの例では、ゲート電極）の電位の基準電位、すなわち一方主電極（ＩＧＢＴの例では、エミッタ電極）の電位を均一化させる。(2)発振が生じたときに、その発振を吸収する素子を設ける。(3)短絡電流を低減する。
【００２３】
短絡電流が流れるときには主電流（ＩＧＢＴの例ではエミッタ電流）Ｉの増加率（＝ｄＩ／ｄｔ）が、通常のスイッチング動作の下での主電流Ｉの増加率よりも高くなる。この主電流の変化により、パワーモジュールの内部に寄生的に存在する内部インダクタンスＬにより誘導起電力Ｖ（＝−Ｌ×ｄＩ／ｄｔ）が発生し、この誘導起電力Ｖが制御電極の電位に重畳される。この誘導起電力Ｖは、制御電極の電位を持ち上げる方向、すなわち主電流を増大させる方向に印加される。制御電極の電位の上昇率が、ある限度を超えると、制御電極の電位に振動が発生する。
【００２４】
誘導起電力Ｖは、並列接続された複数のスイッチング素子の各々に印加されるが、各スイッチング素子は過渡状態においては独立に動作する。このため、複数のスイッチング素子の間にわずかに存在する特性上の差異のために、複数のスイッチング素子の間で、振動のやりとりが引き起こされ、それが発振を拡大する方向に作用する。したがって、発振の拡大を抑えるためには、複数のスイッチング素子の間で、基準電位が均一となるようにすることが有効となる。
【００２５】
複数のスイッチング素子の間で、基準電位を均一化するためには、複数のスイッチング素子の半導体チップに形成されている一方主電極どうしを、できるだけ近接した位置で、かつ、主電流の影響を受けない導電体で接続することが有効な手段となる。このような手段が施されたパワーモジュールでは、短絡電流が流れたときの主電流の増加率（＝ｄＩ／ｄｔ）により各スイッチング素子の間に作用する誘導起動力Ｖが自動的にバランシングされ、その結果、発振現象を抑制ないし防止することが可能となる。これが第１のアプローチである。
【００２６】
第２のアプローチでは、並列接続されている複数のスイッチング素子の制御電極と一方主電極との間に、電圧クランプ素子が介挿される。それによって、発振が生じても、制御電極の電位を、ある限度以下に抑えることができる。すなわち、発振現象の強度を緩和することができる。スイッチング素子がＩＧＢＴ等の絶縁ゲート型のスイッチング素子である場合には、発振現象の強度が緩和されることによって、ゲート絶縁膜への影響を防止することが可能となる。
【００２７】
発振現象を抑制するには、制御電極に印加される誘導起動力Ｖを低減することが有効である。しかしながら、パワーモジュール内に寄生的に存在する内部インダクタンスＬは、図２８の半導体装置１５０を含めて現在の技術においては、すでに限界レベルまで低減されている。したがって、誘導起動力Ｖを低減するには、電流の増加率（＝ｄＩ／ｄｔ）を抑えることが必要となる。電流の増加率（＝ｄＩ／ｄｔ）は、複数のスイッチング素子の制御電極の電位を低く抑えることで、低減することが可能である。
【００２８】
負荷が短絡したときには、主電流が流れる配線パターンには、大きな短絡電流が流れる。このとき、配線パターンには、その部分に固有のインダクタンスによる誘導起動力が発生する。この誘導起電力によって、一方主電極の電位が持ち上げられ、その結果、一方主電極を基準とした制御電極の電位が引き下げられ、各スイッチング素子の主電流の増加が抑制される。これが、第３のアプローチである。
【００２９】
また、すでに述べたように、上アームおよび下アームのそれぞれに、１個のスイッチング素子のみが配設されている場合であっても、スイッチング素子の主電極が、互いに仕切られた複数のボンディングパッドを有する場合には、短絡電流が流れたときに発振が生じる場合がある。この発振を抑制する上でも、複数のボンディングパッドを複数のスイッチング素子の主電極と見立てて、上記した第１ないし第３のアプローチを想定することができる。
【００３０】
以下において、これら３通りのアプローチにもとづく好ましい実施の形態を詳細に説明する。実施の形態１〜４，８〜１５は、第１のアプローチにもとづいており、実施の形態５は第１および第２のアプローチにもとづき、さらに、実施の形態６，７は第１および第３のアプローチにもとづいている。また、実施の形態１６，１７は第３のアプローチにもとづいている。
【００３１】
実施の形態１．
図１は、実施の形態１による半導体装置の回路図である。図２は、図１の半導体装置１０１の外観斜視図であり、図３は、図２のＸ−Ｘ切断線に沿った半導体装置１０１の断面図である。
【００３２】
図１が示すように、半導体装置１０１は、２個のＩＧＢＴ３および２個のダイオード４を有する上アーム１０と、同様に２個のＩＧＢＴ３および２個のダイオード４を有する下アーム１１とを備えている。ＩＧＢＴ３として、パワーＩＧＢＴが用いられ、ダイオード４としてパワーダイオードが用いられている。すなわち、半導体装置１０１は、複数のパワー半導体素子を備えるパワーモジュールとして形成されている。
【００３３】
上アーム１０および下アームのいずれにおいても、２個のＩＧＢＴ３の間では、エミッタ電極どうし、コレクタ電極どうし、およびゲート電極どうしが接続されている。すなわち、２個のＩＧＢＴ３はあたかも１個のＩＧＢＴとして機能するように、互いに並列に接続されている。２個のダイオード４は、フリーホイールダイオードとして機能するように、２個のＩＧＢＴ３とは、順電流が還流する向きに並列接続されている。すなわち、ダイオード４のアノード電極はＩＧＢＴ３のエミッタ電極に接続され、カソード電極はＩＧＢＴ３のコレクタ電極に接続されている。
【００３４】
上アーム１０と下アーム１１とは、互いに直列に接続されている。上アーム１０の２個のＩＧＢＴ３のコレクタ電極は外部端子ＣＣに接続され、ゲート電極は外部端子Ｇ１に接続され、エミッタ電極は外部端子ＯＵＴおよび外部端子Ｓ１に接続されている。下アーム１１の２個のＩＧＢＴ３のコレクタ電極は外部端子ＯＵＴに接続され、ゲート電極は外部端子Ｇ２に接続され、エミッタ電極は外部端子ＥＥおよび外部端子Ｓ２に接続されている。
【００３５】
図２が示すように、これらの外部端子は、ケース１の上面から外部へ突出しており、それによって図示しない外部装置への接続が可能となっている。図１へ戻って、外部端子ＣＣには高電源電位（図１の例では、正の電源電位）が供給され、外部端子ＥＥには低電源電位（図１の例では、接地電位）が供給される。外部端子ＯＵＴには負荷９３が接続される。
【００３６】
外部端子Ｇ１および外部端子Ｓ１には、駆動回路９０が接続される。駆動回路９０は、外部端子Ｓ１の電位を基準とした駆動信号を外部端子Ｇ１へ供給する。上アーム１０のＩＧＢＴ３は、外部端子Ｇ１を通じて入力される駆動信号に応答してオン・オフする。同様に、外部端子Ｇ２および外部端子Ｓ２には、駆動回路９１が接続される。駆動回路９１は、外部端子Ｓ２の電位を基準とした駆動信号を外部端子Ｇ２へ供給する。下アーム１１のＩＧＢＴ３は、外部端子Ｇ２を通じて入力される駆動信号に応答してオン・オフする。
【００３７】
図３が示すように、半導体装置１０１は、その底部に基板２を備えている。基板２の主面の上には、互いに孤立した複数の配線パターン２１〜２７が島状に配設されている。複数の配線パターン２１〜２７は互いに電気的に絶縁されている。そのためには、例えば基板２の主面が絶縁体であればよい。あるいは、各配線パターン２１〜２７と基板２の間に絶縁体が介挿されていてもよい。配線パターン２１の上には、上アーム１０に属する２個のＩＧＢＴ３および２個のダイオード４が配置されており、配線パターン２２の上には、下アーム１１に属する２個のＩＧＢＴ３および２個のダイオード４が配置されている。
【００３８】
４個のＩＧＢＴ３および４個のダイオード４は、いずれもベアチップとして形成されている。それにより、上アーム１０に属する２個のＩＧＢＴ３のコレクタ電極および２個のダイオード４のカソード電極は、配線パターン２１を通じて電気的に互いに接続されている。同様に、下アーム１１に属する２個のＩＧＢＴ３のコレクタ電極および２個のダイオード４のカソード電極は、配線パターン２２を通じて電気的に互いに接続されている。
【００３９】
互いに並列接続される２個のダイオード４と２個のＩＧＢＴ３とは、一対一の関係をもって互いに隣接するように配置されている。すなわち、１個のＩＧＢＴ３に１個のダイオード４が隣接するように配置がなされている。それによって、ダイオード４とＩＧＢＴ３との間の抵抗およびインダクタンスが低減され、フリーホイールダイオードとしてのダイオード４のＩＧＢＴ３に対する保護機能が高められる。
【００４０】
配線パターン２１には外部端子ＣＣが接続されている。すなわち、外部端子ＣＣは配線パターン２１を通じて、上アーム１０に属する２個のＩＧＢＴ３のコレクタ電極および２個のダイオード４のカソード電極に電気的に接続されている。同様に、配線パターン２２には外部端子ＯＵＴが接続されている。すなわち、外部端子ＯＵＴは配線パターン２２を通じて、下アーム１０に属する２個のＩＧＢＴ３のコレクタ電極および２個のダイオード４のカソード電極に電気的に接続されている。なお、図３（および、以下の各図）では、各配線パターンと外部端子との接続部を、ハッチングを付して示している。
【００４１】
上アーム１０に属する２個のＩＧＢＴ３のエミッタ電極と配線パターン２２とは、多数の導体ワイヤ１５によって互いに接続されている。また、上アーム１０に属する２個のダイオード４のアノード電極と配線パターン２２とが、多数の導体ワイヤ１６によって互いに接続されている。同様に、下アーム１１に属する２個のＩＧＢＴ３のエミッタ電極と配線パターン２３とが、多数の導体ワイヤ１５によって互いに接続されている。また、下アーム１１に属する２個のダイオード４のアノード電極と配線パターン２３とが、多数の導体ワイヤ１６によって互いに接続されている。導体ワイヤ１５，１６、および以下に述べる各導体ワイヤとして、例えばアルミニウムワイヤが用いられる。
【００４２】
なお、図３（および、以下の各図）においては、煩雑を避けるために、上アーム１０については導体ワイヤ１５の図示を略し、下アーム１１については導体ワイヤ１６の図示を略する。
【００４３】
さらに、配線パターン２２は、上アーム１０に属する２個のＩＧＢＴ３の配列方向に沿って延在し、配線パターン２３は、下アーム１１に属する２個のＩＧＢＴ３の配列方向に沿って延在している。そして、上アーム１０および下アーム１１の各々において、並列接続される２個のＩＧＢＴ３のエミッタ電極と配線パターン２２（または２３）とを接続する導体ワイヤ１５は、最短となるように２個のＩＧＢＴ３の配列方向に略直交する方向に配設されている。
【００４４】
同様に、並列接続される２個のダイオード４のアノード電極と配線パターン２２（または２３）とを接続する導体ワイヤ１６は、最短となるように２個のＩＧＢＴ３の配列方向に略直交する方向に配設されている。その結果、並列接続される２個のＩＧＢＴ３のエミッタ電極と２個のダイオード４のアノード電極とが、低い抵抗および低いインダクタンスを通じて、配線パターン２２（または２３）へ接続される。
【００４５】
配線パターン２２には、外部端子ＯＵＴに加えて、外部端子Ｓ１が接続されており、配線パターン２３には、外部端子ＥＥおよび外部端子Ｓ２が接続されている。それにより、上アーム１０に属する２個のＩＧＢＴ３のエミッタ電極および２個のダイオード４のアノード電極は、導体ワイヤ１５，１６および配線パターン２２を通じて、外部端子ＯＵＴと外部端子Ｓ１との双方に電気的に接続されている。同様に、下アーム１１に属する２個のＩＧＢＴ３のエミッタ電極および２個のダイオード４のアノード電極は、導体ワイヤ１５，１６および配線パターン２３を通じて、外部端子ＥＥと外部端子Ｓ２との双方に電気的に接続されている。
【００４６】
配線パターン２４には外部端子Ｇ１が接続されており、配線パターン２４と上アーム１０に属する２個のＩＧＢＴ３のゲート電極とは、導体ワイヤ１７によって接続されている。すなわち、外部端子Ｇ１とこれらのＩＧＢＴ３のゲート電極とは、導体ワイヤ１７および配線パターン２４を通じて互いに電気的に接続されている。同様に、配線パターン２５には外部端子Ｇ２が接続されており、配線パターン２５と下アーム１１に属する２個のＩＧＢＴ３のゲート電極とは、導体ワイヤ１７によって接続されている。すなわち、外部端子Ｇ２とこれらのＩＧＢＴ３のゲート電極とは、導体ワイヤ１７および配線パターン２５を通じて互いに電気的に接続されている。
【００４７】
配線パターン２６と上アーム１０に属する２個のＩＧＢＴ３のエミッタ電極とは、導体ワイヤＷ１，Ｗ２によって接続されている。これによって、上アーム１０に属する２個のＩＧＢＴ３のエミッタ電極どうしは、配線パターン２２を中継しない経路であり、外部端子ＯＵＴを通じて流れるエミッタ電流が流れない経路である、導体ワイヤＷ１，Ｗ２および配線パターン２６によって、互いに電気的に接続される。その結果、上アーム１０に属する２個のＩＧＢＴ３のエミッタ電位が均一化されるので、負荷９３が短絡したときにおいても、２個のＩＧＢＴ３のゲート電極の電位における発振現象が抑制される。
【００４８】
同様に、配線パターン２７と下アーム１１に属する２個のＩＧＢＴ３のエミッタ電極とは、導体ワイヤＷ３，Ｗ４によって接続されている。これによって、下アーム１１に属する２個のＩＧＢＴ３のエミッタ電極どうしは、配線パターン２３を中継しない経路であり、外部端子ＥＥを通じて流れるエミッタ電流が流れない経路である、導体ワイヤＷ３，Ｗ４および配線パターン２７によって、互いに電気的に接続される。その結果、下アーム１１に属する２個のＩＧＢＴ３のエミッタ電位が均一化されるので、負荷９３が短絡したときにおいても、２個のＩＧＢＴ３のゲート電極の電位における発振現象が抑制される。
【００４９】
また、エミッタ電位を均一化させるための２個のＩＧＢＴ３のエミッタ電極どうしの接続が、各エミッタ電極と配線パターン２６（または２７）とを導体ワイヤＷ１，Ｗ２（またはＷ３，Ｗ４）で接続することによって、簡単に実現する。すなわち、製造工程が容易であるという利点が得られる。しかも、導体ワイヤＷ１，Ｗ２（またはＷ３，Ｗ４）の一端は、配線パターン２６（または２７）に接続されるので、導体ワイヤＷ１，Ｗ２（またはＷ３，Ｗ４）を配設する工程において、ワイヤカットをＩＧＢＴ３の上で行う必要がない。このため、ＩＧＢＴ３の損傷を防止するための特別の手だてを要することなく、容易に導体ワイヤＷ１，Ｗ２（またはＷ３，Ｗ４）を配設することが可能である。
【００５０】
さらに、配線パターン２２が、上アーム１０に属する２個のＩＧＢＴ３の配列方向に沿って延在し、配線パターン２６は、これらのＩＧＢＴ３を挟んで配線パターン２２とは反対側に、同じくＩＧＢＴ３の配列方向に沿って延在している。このため、導体ワイヤ１５と干渉することなく、導体ワイヤＷ１，Ｗ２を容易に配設することが可能である。さらに、導体ワイヤ１５と、導体ワイヤＷ１，Ｗ２との間の誘導結合を低減させることができるので、発振を抑制する効果を高めることができる。
【００５１】
同様に、配線パターン２３が、下アーム１１に属する２個のＩＧＢＴ３の配列方向に沿って延在し、配線パターン２７は、これらのＩＧＢＴ３を挟んで配線パターン２３とは反対側に、同じくＩＧＢＴ３の配列方向に沿って延在している。したがって、下アーム１１についても、上アームに関する上記と同様の効果が得られる。
【００５２】
さらに、上アーム１０および下アーム１１の各々において、２個のダイオード４が２個のＩＧＢＴ３と配線パターン２２（または２３）との間に配置されているので、２個のダイオード４のアノード電極と配線パターン２２（または２３）とを接続する導体ワイヤ１６とも干渉することなく、導体ワイヤＷ１，Ｗ２（またはＷ３，Ｗ４）を容易に配設することが可能である。
【００５３】
また、配線パターン２６が、他の配線パターンを挟むことなく、上アーム１０に属する２個のＩＧＢＴ３に隣接している。このため、導体ワイヤＷ１，Ｗ２を短く設定することが可能である。それにより、上アーム１０に属する２個のＩＧＢＴ３のエミッタ電極どうしを電気的に接続する経路のインダクタンスが低減されるので、エミッタ電極の電位を均一化する効果をさらに高めることができる。同様に、配線パターン２７が、他の配線パターンを挟むことなく、下アーム１１に属する２個のＩＧＢＴ３に隣接している。したがって、下アーム１１についても、上アームに関する上記と同様の効果が得られる。
【００５４】
なお、図１〜図３には、並列接続されるＩＧＢＴ３およびダイオード４がそれぞれ２個である例を示したが、３個以上のＩＧＢＴ３およびダイオード４が並列接続されても良い。
【００５５】
実施の形態２．
図４は、実施の形態２による半導体装置の平面断面図である。この半導体装置１０２の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図４は図２の半導体装置１０１を半導体装置１０２としたときのＸ−Ｘ切断線に沿った断面図に相当する。なお、以下の各図において、図１〜図３に示した半導体装置１０１と同一部分または相当部分（同一の機能をもつ部分）については、同一符号を付してその詳細な説明を略する。
【００５６】
半導体装置１０２は、配線パターン２６，２７の各々が、反復する屈曲部を有する点において、図３の半導体装置１０１とは特徴的に異なっている。互いに並列接続される２個のＩＧＢＴ３のエミッタ電極どうしを、配線パターン２２（または２３）を中継することなく接続する経路のインダクタンスには、発振を抑制する上で最適値が存在することが、実験により確認されている。半導体装置１０２では、配線パターン２６，２７の各々が、反復する屈曲部を有するので、導体ワイヤＷ１〜Ｗ４の接続位置を変更することによって、並列接続される２個のＩＧＢＴ３のエミッタ電極どうしを電気的に接続する経路のインダクタンスを、自在に調節することができる。それにより、半導体装置１０２の製造工程の最終段階で、配線パターン２６，２７の各々のインダクタンスを、最適な値へと微調整することが可能となる。
【００５７】
なお、図４には、並列接続されるＩＧＢＴ３およびダイオード４がそれぞれ２個である例を示したが、３個以上のＩＧＢＴ３およびダイオード４が並列接続されても良い。
【００５８】
実施の形態３．
図５は、実施の形態３による半導体装置の平面断面図である。この半導体装置１０３の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図５は図２の半導体装置１０１を半導体装置１０３としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【００５９】
半導体装置１０３は、配線パターン２６，２７および導体ワイヤＷ１〜Ｗ４が設けられず、代わりに、並列接続される２個のＩＧＢＴ３のエミッタ電極どうしが、導体ワイヤＷ５（またはＷ６）によって直接に接続される点において、図３の半導体装置１０１とは特徴的に異なっている。配線パターン２６，２７を必要としないので、製造工程が容易化されるとともに、基板２の面積を縮小化し、半導体装置１０３を小型化することができる。
【００６０】
また、図５が示すように、上アーム１０および下アーム１１の各々において、導体ワイヤＷ５（またはＷ６）は、並列接続される２個のＩＧＢＴ３の配列方向に沿って配設されている。その結果、導体ワイヤＷ５（またはＷ６）は、並列接続される２個のＩＧＢＴ３と配線パターン２２（または２３）とを接続する導体ワイヤ１５とは、おおよそ直交する。それにより、導体ワイヤ１５と導体ワイヤＷ５（またはＷ６）の間の誘導結合が低く抑えられ、発振を抑制する効果がさらに高められる。
【００６１】
さらに、上アーム１０および下アーム１１の各々において、導体ワイヤＷ５（またはＷ６）は、導体ワイヤ１５の一端よりも配線パターン２２（または２３）から遠い部分において、２個のＩＧＢＴ３のエミッタ電極に接続されている。このため、導体ワイヤ１５と導体ワイヤＷ５（またはＷ６）との間の誘導結合がさらに低く抑えられ、それにより発振を抑制する効果がさらに高められる。また、導体ワイヤ１５と導体ワイヤＷ５（またはＷ６）とを、互いに干渉することなく、容易に配設することができる。
【００６２】
なお、図５には、並列接続されるＩＧＢＴ３およびダイオード４がそれぞれ２個である例を示したが、３個以上のＩＧＢＴ３およびダイオード４が並列接続されても良い。このとき、並列接続される複数のＩＧＢＴ３のうち、隣接する２個の間でエミッタ電極どうしが導体ワイヤで個別に接続されてもよく、導体ワイヤの中間部を含む３箇所以上をエミッタ電極に接続することにより、３個以上のＩＧＢＴ３のエミッタ電極が単一の導体ワイヤで接続されてもよい。
【００６３】
実施の形態４．
図６は、実施の形態４による半導体装置の平面断面図である。この半導体装置１０４の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図６は図２の半導体装置１０１を半導体装置１０４としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【００６４】
半導体装置１０４は、配線パターン２６，２７および導体ワイヤＷ１〜Ｗ４が設けられず、代わりに、並列接続される２個のＩＧＢＴ３のエミッタ電極が、導体ワイヤＷ７，Ｗ８（またはＷ９，Ｗ１０）によって、２個のダイオード４の一方のアノード電極、および配線パターン２２（または２３）へ接続される点において、図３の半導体装置１０１とは特徴的に異なっている。すなわち、導体ワイヤＷ７，Ｗ８（またはＷ９，Ｗ１０）の一端は、並列接続される２個のＩＧＢＴ３のエミッタ電極にそれぞれ接続され、中間部は２個のダイオード４の一方のアノード電極に接続され、他端は配線パターン２２（または２３）に接続されている。
【００６５】
したがって、並列接続される２個のＩＧＢＴ３のエミッタ電極どうしが、エミッタ電流が流れる配線パターン２２（または２３）を経由することなく、導体ワイヤＷ７（またはＷ９）、ダイオード４のアノード電極、および導体ワイヤＷ８（またはＷ１０）を通じて、互いに電気的に接続される。その結果、半導体装置１０１（図３）と同様に、並列接続される２個のＩＧＢＴ３のエミッタ電極の電位が均一化されるので、発振現象を抑制する効果が得られる。
【００６６】
さらに、導体ワイヤＷ７，Ｗ８（またはＷ９，Ｗ１０）の他端は第２配線パターンに接続されるので、導体ワイヤＷ７，Ｗ８（またはＷ９，Ｗ１０）を配設する工程で、ワイヤカットをＩＧＢＴ３およびダイオード４のいずれの上で行う必要もない。したがって、製造工程の中で、ＩＧＢＴ３およびダイオード４の損傷を防止するための手だてを必要としない。すなわち、製造工程を簡素化することができるという利点が得られる。
【００６７】
なお、図６には、並列接続されるＩＧＢＴ３およびダイオード４がそれぞれ２個である例を示したが、３個以上のＩＧＢＴ３およびダイオード４が並列接続されても良い。このとき、すべてのＩＧＢＴ３のエミッタ電極どうしが、配線パターン２２（または２３）を経由することなく、単一ないし複数のダイオード４のアノード電極および複数の導体ワイヤを通じて電気的に接続されるように、複数の導体ワイヤが配設される。この場合においても、各導体ワイヤの一端がＩＧＢＴ３のエミッタ電極に接続され、中間部がダイオード４のアノード電極に接続され、他端が配線パターン２２（または２３）に接続される。複数のＩＧＢＴ３のすべてに対して、少なくとも１本の導体ワイヤの一端が接続されるが、複数のダイオード４にはその一部にのみ導体ワイヤの中間部が接続される形態を採ることも可能である。
【００６８】
実施の形態５．
図７は、実施の形態５による半導体装置の平面断面図である。図８は、この半導体装置１０５の一部を示す回路図である。半導体装置１０５の外観斜視図は、実施の形態１の図２と同一であり、図７は図２の半導体装置１０１を半導体装置１０５としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【００６９】
半導体装置１０５は、配線パターン２４（または２５）と配線パターン２６（または２７）との間に、順電流の向きが逆となるように互いに直列に接続された２個のツェナーダイオード９が介挿されている点において、図３の半導体装置１０１とは特徴的に異なっている。２個のツェナーダイオード９は、基板２の上に配設された配線パターン３１を介して互いに接続されている。直列接続された２個のツェナーダイオード９は、電圧クランプ素子３０を形成する。
【００７０】
電圧クランプ素子３０は、並列接続される２個のＩＧＢＴ３のゲート電極とエミッタ電極の間の電位差が一定限度を超えて大きくなることを防止する。したがって、万一に発振が生じても、その振幅が一定限度を超えないように抑制される。
【００７１】
なお、図７には、並列接続されるＩＧＢＴ３およびダイオード４がそれぞれ２個である例を示したが、３個以上のＩＧＢＴ３およびダイオード４が並列接続されても良い。また、図７では、図３の半導体装置１０１にクランプ素子３０が設けられた例を示したが、図４の半導体装置１０２にクランプ素子３０を設けることも可能である。
【００７２】
また、図７において、配線パターン２６（または２７）および導体ワイヤＷ１，Ｗ２（またはＷ３，Ｗ４）を設けることなく、並列接続される複数のＩＧＢＴ３のエミッタ電極とゲート電極との間に、クランプ素子３０を電気的に接続してもよい。例えば、配線パターン２２（または２３）と配線パターン２４（または２５）の間に、クランプ素子３０を接続しても良い。この形態では、発振現象の発生を抑制することはできないが、発生した発振の振幅を一定限度以下に抑えることは可能である。
【００７３】
実施の形態６．
図９は、実施の形態６による半導体装置の平面断面図である。この半導体装置１０６の外観斜視図は、実施の形態１の図２と同一であり、図９は図２の半導体装置１０１を半導体装置１０６としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【００７４】
半導体装置１０６は、並列接続される２個のＩＧＢＴ３の配列方向に沿って延在する配線パターン２２（または２３）に、スリット４０（または４１）が形成されている点において、図７の半導体装置１０５とは特徴的に異なっている。スリット４０（または４１）は、上記配列方向の一端側に連結部を残し他端側に連結部を残さないように上記配列方向に沿って延びている。すなわち、スリット４０（または４１）は、一端側に連結部を残すように、上記他端側から上記一端側へ向かって延びている。
【００７５】
図１０に配線パターン２３の例を模式的に示すように、導体ワイヤ１５（および１６）は、配線パターン２２（または２３）の中で、スリット４０（または４１）よりも２個のＩＧＢＴ３に近い第１部分２３ａに接続されている。外部端子ＯＵＴ（またはＥＥ）は、配線パターン２２（または２３）の中の上記一端側の連結部に接続されている。さらに、外部端子Ｓ１（またはＳ２）は、配線パターン２２（または２３）の中で、スリット４０（または４１）よりも２個のＩＧＢＴ３から遠い第２部分２３ｂの上記他端側に接続されている。したがって、並列接続される２個のＩＧＢＴ３、外部端子ＯＵＴ（またはＥＥ）、および外部端子Ｓ１（またはＳ２）の間の関係は、図１１の回路図で表される。
【００７６】
エミッタ電流は第１部分２３ａを通過して外部端子ＯＵＴ（またはＥＥ）へ流れるので、負荷９３の短絡等によりエミッタ電流が急激に増加すると、第１部分２３ａのインダクタンスＬ１に起因して、ＩＧＢＴ３のエミッタ電極と外部端子ＯＵＴ（またはＥＥ）との間には逆起電力が発生する。すなわち、外部端子ＯＵＴ（またはＥＥ）の電位を基準としたＩＧＢＴ３のエミッタ電極の電位が上昇する。しかしながら、外部端子Ｓ１（またはＳ２）の電位は、外部端子ＯＵＴ（またはＥＥ）の電位と同等の高さを保持するので、ＩＧＢＴ３のゲート電極とエミッタ電極との間に印加されるゲート電圧は、エミッタ電極の電位が上昇した分だけ引き下げられる。その結果、エミッタ電流の増加が抑制され、発振現象の抑制効果がさらに高められる。
【００７７】
なお、図９には、並列接続されるＩＧＢＴ３およびダイオード４がそれぞれ２個である例を示したが、３個以上のＩＧＢＴ３およびダイオード４が並列接続されても良い。また、図９には、図７の半導体装置１０５にスリット４０，４１が形成された例を示したが、半導体装置１０１〜１０４に対しても、スリット４０，４１を設けることが可能であり、同様に発振現象の抑制効果を高めることができる。
【００７８】
また、配線パターン２６（または２７）および導体ワイヤＷ１，Ｗ２（またはＷ３，Ｗ４）を設けることなく、また、導体ワイヤＷ５，Ｗ６を設けることもなく、配線パターン２２（または２３）にスリット４０（または４１）を設けてもよい。この形態においても、発振現象の発生を抑制する効果は、相応に得られる。
【００７９】
実施の形態７．
図１２は、実施の形態７による半導体装置の平面断面図である。この半導体装置１０７の外観斜視図は、実施の形態１の図２と同一であり、図１２は図２の半導体装置１０１を半導体装置１０７としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【００８０】
半導体装置１０７は、配線パターン２２（または２３）に形成されたスリット４０（または４１）を挟んで対向する第１部分２３ａおよび第２部分２３ｂとが、導体ワイヤ５０（または５１）で接続されている点において、図９の半導体装置１０６とは特徴的に異なっている。図１３に配線パターン２３の例を模式的に示すように、スリット４１の開口端から距離ａの位置に導体ワイヤ５１が配設されることは、外部端子ＥＥの電位と外部端子Ｓ２の電位との間の関係において、スリット４１の深さｂが、図１４に示すように距離ａと同一の深さａへと変更されたことと略同等である。同様のことは、配線パターン２２に設置される導体ワイヤ５０についても云える。したがって、導体ワイヤ５０（または５１）が配設されるときには、並列接続される２個のＩＧＢＴ３、外部端子ＯＵＴ（またはＥＥ）、および外部端子Ｓ１（またはＳ２）の間の関係は、図１５の回路図で表される。
【００８１】
すなわち、導体ワイヤ５０（または５１）を配設する位置を変えることによって、外部端子Ｓ１（またはＳ２）の電位を、ＩＧＢＴ３のエミッタ電極の電位から外部端子ＯＵＴ（またはＥＥ）の電位の間で、自在に調節することができるという利点が得られる。それにより、量産される半導体装置１０７の個体間で、特性が均一となるように、製造工程の最終段階で微調整することが可能となる。
【００８２】
各実施の形態におけるＩＧＢＴの構造．
図１６は、上記した実施の形態１〜７による半導体装置１０１〜１０７、および以下に述べる実施の形態８〜１７による半導体装置１０８〜１１７の各々が備えるＩＧＢＴ３の平面図である。ＩＧＢＴ３は、その上面に、ゲート配線３２、ゲートパッド３３、および複数のエミッタパッド３４を備えている。ゲート配線３２はゲートパッド３３に接続されている。ゲートパッド３３には、例えば図３に示した導体ワイヤ１７が接続される。すなわちゲートパッド３３は、ゲート電極のボンディングパッドである。複数のエミッタパッド３４は、ＩＧＢＴ３の上面の大半部を覆うエミッタ電極のうち、導体ワイヤを接続可能な部分である。すなわちエミッタパッド３４は、エミッタ電極のボンディングパッドである。
【００８３】
ＩＧＢＴ３の内部（図示を略する）には、多数（例えば約１０万個）のユニットセルと称される基本単位（それ自体がＩＧＢＴとして機能する最小単位）が、互いに並列接続されている。各ユニットセルのゲート電極は、ゲート配線３２を通じてゲートパッド３３へ接続されており、ＩＧＢＴ３の上面の大半部を覆うエミッタ電極は、すべてのユニットセルに共通に接続されている。ＩＧＢＴ３では、これら多数のユニットセルをできるだけ均等に動作させるために、導体ワイヤ１７（図３）を通じてゲート電圧を受信するゲートパッド３３から分岐した形態で、ゲート配線３２が配設されている。ゲート配線３２は、その形状からゲートフィンガーとも称される。このため、ＩＧＢＴ３の上面の大半部を覆うエミッタ電極は、ゲート配線３２によって複数の領域、すなわち複数のエミッタパッド３４に仕切られている。
【００８４】
複数のエミッタパッド３４は、エミッタ電極のうち、ゲート配線３２の隙間に相当する架橋部分３５を通じて、互いに一体的に連結されている。架橋部分３５は、導体ワイヤを接続できないほどに狭い部分である点において、導体ワイヤを接続可能なエミッタパッド３４からは区別される。ＩＧＢＴ３の通常動作においては、ＩＧＢＴ３のエミッタ電流が各エミッタパッド３４を個別に流れ、架橋部分３５をほとんど流れないように、各エミッタパッド３４には導体ワイヤが均等に接続される。その結果、架橋部分３５が十分に狭いにもかかわらず、通常動作においては複数のエミッタパッド３４の間で、電位が均等に保たれる。
【００８５】
しかしながら、短絡電流が流れるときには、架橋部分３５を流れる電流の大きさが無視できず、複数のエミッタパッド３４の間で、電位の不均一が発生する場合がある。その結果、上アーム１０および下アーム１１（図１）のそれぞれに、１個のＩＧＢＴ３のみが設けられる半導体装置においても、ＩＧＢＴ３に発振現象が現れる場合がある。以下の実施の形態８〜１７では、複数のエミッタパッド３４の間での電位の不均一に由来する発振現象を抑制することのできる半導体装置について説明する。
【００８６】
実施の形態８．
図１７は、実施の形態８による半導体装置の平面断面図である。この半導体装置１０８の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図１７は図２の半導体装置１０１を半導体装置１０８としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【００８７】
配線パターン２６，２７が、対応するＩＧＢＴ３ごとに分割されており、各ＩＧＢＴ３の複数のエミッタパッド３４のすべてと、対応する配線パターン２６または２７とが、各々が複数本である導体ワイヤＷ１〜Ｗ４のいずれかによって接続されている点において、半導体装置１０８は、実施の形態１による半導体装置１０１とは特徴的に異なっている。例えば、上アーム１０に属する２個のＩＧＢＴ３のうちの１個（図１７の左端に位置するＩＧＢＴ３）に設けられた６個のエミッタパッド３４のすべてに、６本の導体ワイヤＷ１の一端が個別に接続され、それらの導体ワイヤＷ１の他端は配線パターン２６に接続されている。
【００８８】
各ＩＧＢＴ３のエミッタ電極と配線パターン２２または２３とを接続する複数の導体ワイヤ１５は、各ＩＧＢＴ３が有する複数のエミッタパッド３４のすべてに接続されている。このため、すでに述べたように半導体装置１０８の通常動作においては、図１６の架橋部分３５には電流がほとんど流れない。図１７の例では、各ＩＧＢＴ３の複数のエミッタパッド３４の各々には、２本の導体ワイヤ１５の一端が接続され、それらの他端は配線パターン２２または２３に接続されている。各ＩＧＢＴ３の複数のエミッタパッド３４の各々が、２本の導体ワイヤ１５を通じて配線パターン２２または２３に接続されている点は、実施の形態１〜７による半導体装置１０１〜１０７を例示した各図においても同様であり、実施の形態１６および１７を除く、以下の実施の形態９〜１５による半導体装置１０９〜１１５を例示する各図においても同様である。
【００８９】
半導体装置１０８では上記のように、各ＩＧＢＴ３の複数のエミッタパッド３４のすべてが、配線パターン２２，２３を中継しない導電体、すなわちエミッタ電流が流れない導電体である、導体ワイヤＷ１〜Ｗ４のいずれかと配線パターン２６，２７のいずれかとを通じて、互いに電気的に接続されている。このため、複数のエミッタパッド３４の間で電位が均一化される。その結果、半導体装置１０８の負荷が短絡したとき、すなわち各ＩＧＢＴ３に過大な短絡電流が流れるときにおいても、各ＩＧＢＴ３のゲート電極の電位における発振現象が抑制される。
【００９０】
図１７の例では、各ＩＧＢＴ３の各エミッタパッド３４には、導体ワイヤＷ１〜Ｗ４のいずれかが、１本ずつ接続されているが、一般には１本以上ずつが接続されておればよい。ただし、１本ずつ接続された図１７の形態では、導体ワイヤＷ１〜Ｗ４の本数を最小にし、かつ導体ワイヤＷ１〜Ｗ４の接続を容易にすると同時に、各ＩＧＢＴ３の発振を効果的に抑制できるという利点が得られる。
【００９１】
半導体装置１０８ではさらに、各ＩＧＢＴ３のエミッタパッド３４が一方向に沿って配列しており、対応する配線パターン２２または２３と、配線パターン２６または２７とは、対応するＩＧＢＴ３を挟んで互いに配設され、しかもエミッタパッド３４の配列方向に沿って延在している。このため、導体ワイヤ１５と導体ワイヤＷ１〜Ｗ４とを、互いに干渉することなく、容易に配設することができる。さらに、導体ワイヤ１５と導体ワイヤＷ１〜Ｗ４との間の誘導結合を低減させ、それにより発振を抑制する効果を高めることができる。
【００９２】
半導体装置１０８では、また、配線パターン２６および２７の各々が、他の配線パターンを挟むことなく、対応するＩＧＢＴ３に隣接している。このため、導体ワイヤＷ１〜Ｗ４を短く設定することが可能である。それにより、エミッタパッド３４どうしを電気的に接続する導電体のインダクタンスが低減されるので、エミッタパッド３４の間で、さらに効果的に電位を均一化することができる。また、配線パターン２６および２７の各々が、対応するＩＧＢＴ３ごとに、分割されているので、ＩＧＢＴ３のレイアウトに関する制約が少ないという利点がある。
【００９３】
なお、半導体装置１０８として、上アーム１０および下アーム１１の各々が、互いに並列に接続された２個のＩＧＢＴ３を備えた例を示したが、互いに並列に接続された３個以上のＩＧＢＴ３を備えていてもよく、また単一のＩＧＢＴ３のみを備えてもよい。いずれの場合においても、各ＩＧＢＴ３の複数のエミッタパッド３４のすべてが、配線パターン２２，２３を中継しない導電体を通じて、互いに電気的に接続されるので、ＩＧＢＴ３の発振を抑制することができる。
【００９４】
実施の形態９．
図１８は、実施の形態９による半導体装置の平面断面図である。この半導体装置１０９の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図１８は図２の半導体装置１０１を半導体装置１０９としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【００９５】
各ＩＧＢＴ３が有する複数のエミッタパッド３４の一部であって、２個以上（図１８の例では４個）のエミッタパッド３４にのみ、導体ワイヤＷ１〜Ｗ４が接続されている点において、半導体装置１０９は、実施の形態８による半導体装置１０８とは特徴的に異なっている。例えば、上アーム１０に属する２個のＩＧＢＴ３のうちの１個（図１７の左端に位置するＩＧＢＴ３）に設けられた６個のエミッタパッド３４のうち、４個のエミッタパッド３４にのみ、４本の導体ワイヤＷ１の一端が個別に接続され、それらの導体ワイヤＷ１の他端は配線パターン２６に接続されている。
【００９６】
半導体装置１０９では、各ＩＧＢＴ３が有する複数のエミッタパッド３４の一部（ただし２個以上）のエミッタパッド３４どうしが、配線パターン２２，２３を中継しない導電体（すなわち、導体ワイヤＷ１〜Ｗ４のいずれか、および配線パターン２６，２７のいずれか）によって互いに電気的に接続されるので、ＩＧＢＴ３の短絡時の発振を抑制する効果が、相応に得られる。また、導体ワイヤＷ１〜Ｗ４どうしの間隔を広く確保することができるので、これらの導体ワイヤＷ１〜Ｗ４の接続が容易であるという利点が得られる。
【００９７】
各ＩＧＢＴ３が有する複数のエミッタパッド３４のうち、導体ワイヤＷ１〜Ｗ４のいずれかが接続されるエミッタパッド３４が占める比率は、１／２以上（図１８のＩＧＢＴ３の例では、３個以上）であることが望ましい。これは、上記比率が１／２以上であれば、発振を抑制する効果が、相当顕著に現れることによる。
【００９８】
実施の形態１０．
図１９は、実施の形態１０による半導体装置の平面断面図である。この半導体装置１１０の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図１９は図２の半導体装置１０１を半導体装置１１０としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【００９９】
上アーム１０および下アーム１１の各々において、並列接続された２個以上（図１９の例では２個）のＩＧＢＴ３に対応する配線パターン２６または２７が、対応するＩＧＢＴ３ごとに分割されず、一体的に連結している点において、半導体装置１１０は、実施の形態８による半導体装置１０８とは特徴的に異なっている。このため、各ＩＧＢＴ３の中で、エミッタパッド３４どうしが、導体ワイヤＷ１〜Ｗ４のいずれか、および配線パターン２６，２７のいずれかを通じて接続されるだけでなく、並列接続されるＩＧＢＴ３の間でも、エミッタパッド３４どうしが、それらの導電体を通じて互いに接続される。その結果、各ＩＧＢＴ３の発振を抑制する効果が、実施の形態８の半導体装置１０８に比べて、さらに高められる。
【０１００】
また、半導体装置１１０では、互いに並列接続されるＩＧＢＴ３のエミッタパッド３４が一方向に沿って配列するように、各ＩＧＢＴ３が配置されており、配線パターン２６および２７は、対応するエミッタパッド３４の配列方向に沿って延在している。このため、導体ワイヤＷ１〜Ｗ４を、容易に配設することができる。
【０１０１】
実施の形態１１．
図２０は、実施の形態１１による半導体装置の平面断面図である。この半導体装置１１１の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図２０は図２の半導体装置１０１を半導体装置１１１としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【０１０２】
上アーム１０および下アーム１１の各々において、並列接続された２個以上（図１９の例では２個）のＩＧＢＴ３に対応する配線パターン２６または２７が、対応するＩＧＢＴ３ごとに分割されず、一体的に連結している点において、半導体装置１１１は、実施の形態９による半導体装置１０９とは特徴的に異なっている。このため、各ＩＧＢＴ３の中で、一部のエミッタパッド３４どうしが、導体ワイヤＷ１〜Ｗ４のいずれか、および配線パターン２６，２７のいずれかを通じて接続されるだけでなく、並列接続されるＩＧＢＴ３の間でも、一部のエミッタパッド３４どうしが、それらの導電体を通じて互いに接続される。このため、各ＩＧＢＴ３の発振を抑制する効果が、実施の形態９の半導体装置１０９に比べて、さらに高められる。また、各ＩＧＢＴ３が有する複数のエミッタパッド３４のうち、導体ワイヤＷ１〜Ｗ４のいずれかが接続されるエミッタパッド３４が占める比率が、１／２以上であることがより望ましい点については、実施の形態９の半導体装置１０９と同様である。
【０１０３】
半導体装置１１１では、各ＩＧＢＴ３が有する複数のエミッタパッド３４のうちで、導体ワイヤＷ１〜Ｗ４のいずれかが接続される２個の以上のエミッタパッド３４は、比較的均等に割り当てられている。図２０の例では、導体ワイヤＷ１〜Ｗ４のいずれかが接続される４個のエミッタパッド３４は、両端部と中央部とに割り当てられている。半導体装置１０９（図１８）についても同様である。それによって、各ＩＧＢＴ３に属する複数のエミッタパッド３４の間で、電位の均一化がより効果的に達成されるので、発振がより効果的に抑制される。
【０１０４】
これに対して、図２１が示す半導体装置１１１ａのように、互いに並列接続され、互いに隣接し合うＩＧＢＴ３の間で、互いに最近接するエミッタパッド３４に、導体ワイヤＷ１〜Ｗ４のいずれかを接続してもよい。図２１の例では、各ＩＧＢＴ３ごとに、３個のエミッタパッド３４に導体ワイヤＷ１〜Ｗ４のいずれかが接続されているが、一般には１個のエミッタパッド３４に導体ワイヤＷ１〜Ｗ４のいずれかが接続されていても良い。３個以上のＩＧＢＴ３が互いに並列接続される場合には、両端に位置するＩＧＢＴ３を除くＩＧＢＴ３については、その両端に位置するエミッタパッド３４を含む少なくとも２個のエミッタパッド３４に、導体ワイヤＷ１〜Ｗ４のいずれかが接続される。
【０１０５】
半導体装置１１１ａにおいても、各ＩＧＢＴ３の中で、一部のエミッタパッド３４どうしが、導体ワイヤＷ１〜Ｗ４のいずれか、および配線パターン２６，２７のいずれかを通じて接続されるだけでなく、並列接続されるＩＧＢＴ３の間でも、一部のエミッタパッド３４どうしが、それらの導電体を通じて互いに接続される。このため、ＩＧＢＴ３の発振を抑制する効果は、相応に得られる。特に、互いに並列接続される複数のＩＧＢＴ３の配列方向に沿った配線パターン２６または２７の長さを小さく抑えることができる。このことは、半導体装置１１１ａの小型化に寄与する。
【０１０６】
なお、半導体装置１１１ａにおいても、半導体装置１０９，１１１と同様に、各ＩＧＢＴ３が有する複数のエミッタパッド３４のうち、導体ワイヤＷ１〜Ｗ４のいずれかが接続されるエミッタパッド３４が占める比率は、１／２以上であることがより望ましい。図２１の例では、上記比率は１／２に設定されている。
【０１０７】
実施の形態１２．
図２２は、実施の形態１２による半導体装置の平面断面図である。この半導体装置１１２の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図２２は図２の半導体装置１０１を半導体装置１１２としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【０１０８】
配線パターン２６，２７が設けられず、各ＩＧＢＴ３が有する複数のエミッタパッド３４の一部であって、２個以上（図２２の例では４個）のエミッタパッド３４どうしが、導体ワイヤＷ１〜Ｗ４のいずれかによって直接に接続される点において、半導体装置１１２は実施の形態９による半導体装置１０９とは特徴的に異なっている。半導体装置１１２においても、半導体装置１０９と同様に、各ＩＧＢＴ３が有する複数のエミッタパッド３４の一部（ただし２個以上）のエミッタパッド３４どうしが、配線パターン２２，２３を中継しない導電体（すなわち、導体ワイヤＷ１〜Ｗ４のいずれか）によって互いに電気的に接続されるので、ＩＧＢＴ３の短絡時の発振を抑制する効果が、相応に得られる。実施の形態９の半導体装置１０９と同様に、各ＩＧＢＴ３が有する複数のエミッタパッド３４のうち、導体ワイヤＷ１〜Ｗ４のいずれかが接続されるエミッタパッド３４が占める比率は、１／２以上であることがより望ましい。
【０１０９】
半導体装置１１２では、配線パターン２６，２７を必要としないので、製造工程が容易化されるとともに、基板２の面積を縮小化し、半導体装置１１２を小型化することができる。さらに、導体ワイヤＷ１〜Ｗ４の各々は、各ＩＧＢＴ３が有する複数のエミッタパッド３４のうちの一部にのみ接続されるので、各エミッタパッド３４の幅が狭い場合でも、導体ワイヤＷ１〜Ｗ４をエミッタパッド３４に容易に接続することができる。
【０１１０】
また、図２２が示すように、導体ワイヤＷ１〜Ｗ４の各々は、各ＩＧＢＴ３の複数のエミッタパッド３４の配列方向に沿って配設されている。その結果、導体ワイヤＷ１〜Ｗ４は、導体ワイヤ１５とは、おおよそ直交する。それにより、導体ワイヤ１５と導体ワイヤＷ１〜Ｗ４の間の誘導結合が低く抑えられ、発振を抑制する効果がさらに高められる。
【０１１１】
さらに、各ＩＧＢＴ３に関して、導体ワイヤＷ１〜Ｗ４は、導体ワイヤ１５の一端よりも配線パターン２２または２３から遠い部分において、２個以上のエミッタパッド３４に接続されている。このため、導体ワイヤ１５と導体ワイヤＷ１〜Ｗ４との間の誘導結合がさらに低く抑えられ、それにより発振を抑制する効果がさらに高められる。さらに、導体ワイヤ１５と導体ワイヤＷ１〜Ｗ４とを、互いに干渉することなく、容易に配設することができる。
【０１１２】
なお図２２には、２個のＩＧＢＴ３が並列接続される例を示したが、３個以上のＩＧＢＴ３が並列接続されても良い。また、上アーム１０および下アーム１１の各々が、単一のＩＧＢＴ３のみを備えてもよい。いずれの場合においても、各ＩＧＢＴ３の複数のエミッタパッド３４の一部が、配線パターン２２，２３を中継しない導電体を通じて、互いに電気的に接続されるので、ＩＧＢＴ３の発振を抑制する効果が相応に得られる。
【０１１３】
実施の形態１３．
図２３は、実施の形態１３による半導体装置の平面断面図である。この半導体装置１１３の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図２３は図２の半導体装置１０１を半導体装置１１３としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【０１１４】
各ＩＧＢＴ３が有する複数のエミッタパッド３４のすべてが、導体ワイヤＷ１〜Ｗ４のいずれかによって互いに接続されている点において、半導体装置１１３は実施の形態１２による半導体装置１１２とは特徴的に異なっている。このため、半導体装置１１３では、各ＩＧＢＴ３の発振がより効果的に抑制される。
【０１１５】
実施の形態１４．
図２４は、実施の形態１４による半導体装置の平面断面図である。この半導体装置１１４の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図２４は図２の半導体装置１０１を半導体装置１１４としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【０１１６】
各ＩＧＢＴ３が有する複数のエミッタパッド３４のすべてが、導体ワイヤＷ１またはＷ３によって互いに接続されるだけでなく、互いに並列接続される２個以上（図２５の例では２個）のＩＧＢＴ３の間でも、エミッタパッド３４が導体ワイヤＷ１またはＷ３で互いに接続されている点において、半導体装置１１４は、実施の形態１３による半導体装置１１３とは特徴的に異なっている。このため、半導体装置１１４では、各ＩＧＢＴ３の発振を抑制する効果が、実施の形態１３の半導体装置１１３に比べて、さらに高められる。また、互いに並列接続される２個以上のＩＧＢＴ３の間で、すべてのエミッタパッド３４が一方向に配列するので、導体ワイヤＷ１およびＷ３を、当該一方向に沿って容易に配設することができる。
【０１１７】
実施の形態１５．
図２５は、実施の形態１５による半導体装置の平面断面図である。この半導体装置１１５の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図２５は図２の半導体装置１０１を半導体装置１１５としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【０１１８】
各ＩＧＢＴ３が有する複数のエミッタパッド３４の一部どうしが、導体ワイヤＷ１またはＷ３によって接続されるだけでなく、互いに並列接続される２個以上（図２５の例では２個）のＩＧＢＴ３の間でも、エミッタパッド３４が導体ワイヤＷ１またはＷ３で互いに接続されている点において、半導体装置１１５は、実施の形態１２による半導体装置１１２とは特徴的に異なっている。このため、各ＩＧＢＴ３の発振を抑制する効果が、実施の形態１２の半導体装置１１２に比べて、さらに高められる。
【０１１９】
実施の形態１６．
図２６は、実施の形態１６による半導体装置の平面断面図である。この半導体装置１１６の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図２６は図２の半導体装置１０１を半導体装置１１６としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【０１２０】
各ＩＧＢＴ３が有する複数のエミッタパッド３４の各々が、１本の導体ワイヤ１５のみを通じて配線パターン２２または２３へ接続されている点において、半導体装置１１６は従来技術による半導体装置１５０とは特徴的に異なっている。このため、半導体装置１１６の負荷が短絡することにより、各ＩＧＢＴ３に過大な短絡電流が流れたときにおいても、各ＩＧＢＴ３を流れるエミッタ電流の大きさが、導体ワイヤ１５の抵抗によって制限されるので、各ＩＧＢＴ３のゲート電極の電位における発振現象が抑制される。また、各ＩＧＢＴ３の複数のエミッタパッド３４が一方向に沿って配列しており、対応する配線パターン２２または２３が、上記一方向に沿って延在しているので、複数の導体ワイヤ１５を互いに干渉することなく、容易に配設することができる。
【０１２１】
実施の形態１７．
図２７は、実施の形態１７による半導体装置の平面断面図である。この半導体装置１１７の回路図および外観斜視図は、実施の形態１の図１および図２と同一であり、図２７は図２の半導体装置１０１を半導体装置１１７としたときのＸ−Ｘ切断線に沿った断面図に相当する。
【０１２２】
各ＩＧＢＴ３に接続される各導体ワイヤ１５の中間部が、対応するダイオード４のアノード電極に接続されている点において、半導体装置１１７は実施の形態１６による半導体装置１１６とは、特徴的に異なっている。このため、半導体装置１１７では、対応するＩＧＢＴ３とダイオード４との間を接続するための導体ワイヤを別途に配設する必要がない。すなわち、半導体装置１１７の全体における導体ワイヤの本数を低減して、製造工程数および製造コストを節減することができる。
【０１２３】
変形例．
(1)以上の各実施の形態では、半導体装置がＩＧＢＴ３を備える例を示したが、本発明は、主電流（例えばエミッタ電流、ドレイン電流など）が流れる一対の主電極、および駆動信号を受信しそれに応答して主電流を制御する制御電極を有するスイッチング素子を備える半導体装置に広く適用可能である。スイッチング素子は、例えば、ＭＯＳＦＥＴあるいはバイポーラトランジスタであってもよい。一般のスイッチング素子では、ゲート配線３２は、制御電極配線へ拡張され、ゲートパッド３３は、制御電極のボンディングパッドへ拡張され、エミッタパッド３４は、主電極のボンディグパッドへ拡張される。
【０１２４】
ただし、各実施の形態による半導体装置１０１〜１１７は、本来において発振を起こし易い絶縁ゲート型のスイッチング素子であるＩＧＢＴ３を用いているにも関わらず、その発振を抑制することができ、制御が容易であるという絶縁ゲート型のスイッチング素子の利点を生かして、大電流を制御する応用装置への利用に幅広く供することができる。また、絶縁ゲート型のスイッチング素子では、ゲート絶縁膜の保護の必要性が高いため、その意味でも本発明が特に有用である。
【０１２５】
(2)一般に、複数のＩＧＢＴ３（一般には複数のスイッチング素子）のエミッタ電極（一般には主電極）どうしを、エミッタ電流（一般には主電流）が流れる配線パターン２２（または２３）を中継することなく電気的に接続する何らかの導電体が設けられておれば、半導体装置１０１〜１０７と同様に、エミッタ電極（一般には主電極）の電位の均一性を高めることができ、それによって発振現象を抑制することができる。半導体装置１０１，１０２では、配線パターン２６（または２７）および導体ワイヤＷ１，Ｗ２（またはＷ３，Ｗ４）が導電体に相当し、半導体装置１０３では、導体ワイヤＷ５（またはＷ６）が導電体に相当する。
【符号の説明】
【０１２６】
２  基板、３  ＩＧＢＴ（スイッチング素子）、４  ダイオード、１５  導体ワイヤ（第１導体ワイヤ）、１７  導体ワイヤ（第４導体ワイヤ）、２１  配線パターン（第１配線パターン）、２２  配線パターン（第１配線パターン，第２配線パターン）、２３  配線パターン（第２配線パターン）、２３ａ  第１部分、２３ｂ  第２部分、２４，２５  配線パターン（第４配線パターン）、２６，２７  配線パターン（第３配線パターン）、３０  電圧クランプ素子、３２  ゲート配線（制御電極配線）、３４  エミッタパッド（ボンディングパッド）、４０，４１  スリット、５０，５１  導体ワイヤ（第５導体ワイヤ）、ＥＥ，ＯＵＴ  外部端子、Ｓ１，Ｓ２  外部端子、Ｗ１〜Ｗ４  導体ワイヤ（第２導体ワイヤ）、Ｗ５〜Ｗ１０  導体ワイヤ（第３導体ワイヤ）。
【図１】
2010178615.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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