(57)【要約】【課題】半導体ウェハの裏面研削工程において、半導体ウェハの外周部での保護テープとの密着性を向上して、裏面研削時に発生する研削くずが半導体ウェハの主面に混入することを抑制できる技術を提供する。【解決手段】ダイシング領域ＤＲ（端部）では、開口部ＯＰ２内にネガ型感光性ポリイミド樹脂膜ＥＰＩが埋め込まれているため、埋め込まれているネガ型感光性ポリイミド樹脂膜ＥＰＩと接着材ＡＤＨはしっかりと密着する。つまり、ダイシング領域ＤＲ（端部）では、開口部ＯＰ２にネガ型ポリイミド樹脂膜ＥＰＩが埋め込まれており、このネガ型感光性ポリイミド樹脂膜ＥＰＩと接着材ＡＤＨが密着する結果、ダイシング領域ＤＲ（端部）では、隙間が生じない。【選択図】図１６
2010225600.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）複数のチップ領域と、前記複数のチップ領域を分割する分割領域とを主面側に有する半導体ウェハの前記複数のチップ領域にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記複数のチップ領域に形成されている前記ＭＩＳＦＥＴ上に多層配線層を形成し、前記多層配線層の最上層にパッドを形成する工程と、
（ｃ）前記半導体ウェハの分割領域に溝を形成する工程と、
（ｄ）前記半導体ウェハの前記パッドを形成した前記複数のチップ領域および前記分割領域上に表面保護膜を形成する工程と、
（ｅ）前記複数のチップ領域では、前記パッドを露出するように前記表面保護膜を加工し、前記半導体ウェハの外周部から所定範囲内にある端部領域では、前記表面保護膜を残す工程と、
（ｆ）前記半導体ウェハの主面の全面に接着材を介して保護テープを貼り付ける工程と、
（ｇ）前記保護テープを貼り付けた前記半導体ウェハの主面とは反対側の裏面を研削する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記分割領域と前記端部領域が平面的に重なる領域では、前記溝の内部に前記表面保護膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
前記（ｅ）工程において、前記端部領域と平面的に重ならない前記分割領域では、前記溝内に形成されている前記表面保護膜を除去することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法であって、
前記分割領域は、ダイシングを行なうためのダイシング領域であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法であって、
（ｈ）前記（ｇ）工程後、前記半導体ウェハの前記主面に形成されている前記分割領域に沿ってダイシングすることにより、前記複数のチップ領域から個片化された複数の半導体チップを取得する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
（ｉ）前記（ｈ）工程後、個片化された前記半導体チップを配線基板上に搭載する工程と、
（ｊ）前記（ｉ）工程後、前記半導体チップに形成されている前記パッドと、前記配線基板に形成されている端子とをワイヤで電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法であって、
（ｋ）前記（ｈ）工程後、個片化された前記半導体チップをリードフレーム上に搭載する工程と、
（ｌ）前記（ｋ）工程後、前記半導体チップに形成されている前記パッドと、前記リードフレームに形成されているリードとをワイヤで電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法であって、
前記表面保護膜は、感光性ポリイミド樹脂膜であり、
前記（ｅ）工程は、前記感光性ポリイミド樹脂膜をパターニングすることにより、前記複数のチップ領域では、前記パッドを露出するように前記感光性ポリイミド樹脂膜を加工し、前記端部領域では、前記感光性ポリイミド樹脂膜を残すことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記感光性ポリイミド樹脂膜はネガ型感光性ポリイミド樹脂膜であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記（ｅ）工程は、
（ｅ１）回路パターンを形成したマスクを使用して前記複数のチップ領域および前記分割領域に形成されている前記感光性ポリイミド樹脂膜を露光する工程と、
（ｅ２）前記（ｅ１）工程後、前記分割領域のうち前記端部領域に露光光を照射する周辺露光を行なう工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法であって、
前記（ｅ１）工程は、１回の露光処理で２以上のチップ領域を露光することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法であって、
前記感光性ポリイミド樹脂膜はポジ型感光性ポリイミド樹脂膜であり、
前記（ｅ）工程は、回路パターンを形成したマスクを使用して１つの前記チップ領域毎に露光処理を実施し、かつ、前記半導体ウェハからはみ出る領域には露光処理を実施しないことにより、前記端部領域にパターニングされていない前記感光性ポリイミド樹脂膜を残すことを特徴とする半導体装置の製造方法。
【請求項１３】
（ａ）複数のチップ領域と、前記複数のチップ領域を分割する分割領域とを主面側に有する半導体ウェハの前記複数のチップ領域にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記複数のチップ領域に形成されている前記ＭＩＳＦＥＴ上に多層配線層を形成し、前記多層配線層の最上層にパッドを形成する工程と、
（ｃ）前記半導体ウェハの分割領域のうち、前記半導体ウェハの外周部から所定範囲内にある端部領域と平面的に重ならない領域に溝を形成し、かつ、前記分割領域と前記端部領域が平面的に重なる領域に前記溝を形成しない工程と、
（ｄ）前記半導体ウェハの前記パッドを形成した前記複数のチップ領域および前記分割領域上に表面保護膜を形成する工程と、
（ｅ）前記複数のチップ領域では、前記パッドを露出するように前記表面保護膜を加工し、前記分割領域に形成されている前記表面保護膜を除去する工程と、
（ｆ）前記半導体ウェハの主面の全面に接着材を介して保護テープを貼り付ける工程と、
（ｇ）前記保護テープを貼り付けた前記半導体ウェハの主面とは反対側の裏面を研削する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記分割領域は、ダイシングを行なうためのダイシング領域であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
（ｈ）前記（ｇ）工程後、前記半導体ウェハの前記主面に形成されている前記分割領域に沿ってダイシングすることにより、前記複数のチップ領域から個片化された複数の半導体チップを取得する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１６】
（ａ）複数のチップ領域と、前記複数のチップ領域を分割する分割領域とを主面側に有する半導体ウェハの前記複数のチップ領域にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記複数のチップ領域に形成されている前記ＭＩＳＦＥＴ上に多層配線層を形成し、前記多層配線層の最上層にパッドを形成する工程と、
（ｃ）前記半導体ウェハの分割領域のうち、前記半導体ウェハの外周部から所定範囲内にある端部領域と平面的に重ならない領域に溝を形成し、かつ、前記分割領域と前記端部領域が平面的に重なる領域に前記溝を形成しない工程と、
（ｄ）前記半導体ウェハの前記パッドを形成した前記複数のチップ領域および前記分割領域上に表面保護膜を形成する工程と、
（ｅ）前記複数のチップ領域では、前記パッドを露出するように前記表面保護膜を加工し、前記分割領域と前記端部領域が平面的に重なる領域では前記表面保護膜を残す工程と、
（ｆ）前記半導体ウェハの主面の全面に接着材を介して保護テープを貼り付ける工程と、
（ｇ）前記保護テープを貼り付けた前記半導体ウェハの主面とは反対側の裏面を研削する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記（ｅ）工程において、前記端部領域と平面的に重ならない前記分割領域では、前記溝内に形成されている前記表面保護膜を除去することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法であって、
前記分割領域は、ダイシングを行なうためのダイシング領域であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
（ｈ）前記（ｇ）工程後、前記半導体ウェハの前記主面に形成されている前記分割領域に沿ってダイシングすることにより、前記複数のチップ領域から個片化された複数の半導体チップを取得する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法であって、
前記表面保護膜は、ネガ型感光性ポリイミド樹脂膜であり、
前記（ｅ）工程は、前記ネガ型感光性ポリイミド樹脂膜をパターニングすることにより、前記複数のチップ領域では、前記パッドを露出するように前記ネガ型感光性ポリイミド樹脂膜を加工し、端部領域では、前記ネガ型感光性ポリイミド樹脂膜を残すことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、
前記（ｅ）工程は、
（ｅ１）回路パターンを形成したマスクを使用して前記複数のチップ領域および前記分割領域に形成されている前記ネガ型感光性ポリイミド樹脂膜を露光する工程と、
（ｅ２）前記（ｅ１）工程後、前記分割領域のうち前記端部領域に露光光を照射する周辺露光を行なう工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体ウェハの裏面を研削する工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−１９７７２３号公報（特許文献１）には、半導体ウェハの裏面研削時において、研削屑や研削水の進入を防ぎ電極パッド表面の変質および汚染を防止する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１９７７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の製造工程では、半導体素子や多層配線を形成した半導体ウェハの主面とは反対側の裏面を研削する工程が存在する。この裏面研削工程は、半導体ウェハの厚さを薄くするために実施される工程である。具体的に、裏面研削工程では、半導体ウェハの主面の全面に接着材を介して保護テープを貼り付け、その後、半導体ウェハを裏返し、半導体ウェハの裏面にグラインダを押し当てて半導体ウェハの裏面を研削している。このようにして、半導体ウェハの裏面を研削するが、研削する際、研磨くずが発生する。
【０００５】
ここで、半導体ウェハの主面には、複数のチップ領域と、ダイシングするための溝を形成したダイシング領域が形成されている。そして、複数のチップ領域には表面を保護するため、例えば、ポリイミド樹脂膜からなる表面保護膜が形成されている。このとき、複数のチップ領域にはパッドが形成されているので、表面保護膜はパッドを露出するように形成される。一方、複数のチップ領域を分割するダイシング領域には溝が形成されており、この溝が形成されたダイシング領域に形成されるポリイミド樹脂膜は除去されている。つまり、ダイシング領域にはポリイミド樹脂膜が形成されておらず、溝が露出している。このように構成されている半導体ウェハの主面には、裏面研削工程において、接着材を介して保護テープが貼り付けられる。しかし、半導体ウェハの主面にはポリイミド樹脂膜が形成されている複数のチップ領域と、ポリイミド樹脂膜が形成されていないとともに溝が形成されているダイシング領域が存在する。すなわち、半導体ウェハの主面には凹凸が生じている。この凹凸は半導体ウェハの外周部でも存在することになる。
【０００６】
この場合、半導体ウェハの外周部にも凹凸が存在する結果、半導体ウェハの主面に貼り付ける保護テープがしっかり密着しない事態が生じる。つまり、半導体ウェハの外周部には、ポリイミド樹脂膜が形成されたチップ領域と、ポリイミド樹脂膜が除去され、かつ、溝が形成されたダイシング領域が存在するので、溝とポリイミド樹脂膜の有無の分だけ凹凸が生じることになる。このため、半導体ウェハの主面に貼り付ける保護テープが半導体ウェハの外周部に形成されている凹凸にしっかり密着せずに隙間が生じる。すると、裏面研削工程の際に発生する研削くずが、保護テープと半導体ウェハの主面との隙間から半導体ウェハの内部に混入してくる。場合によっては、半導体ウェハの内部に入り込んだ研削くずがチップ領域に形成されているパッド上に付着することがある。
【０００７】
研削くずがパッド上に付着すると、その後のボンディング工程において、パッドとワイヤの接着強度が低下するという問題が発生する。
【０００８】
本発明の目的は、半導体ウェハの裏面研削工程において、半導体ウェハの外周部での保護テープとの密着性を向上して、裏面研削時に発生する研削くずが半導体ウェハの主面に混入することを抑制できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
代表的な実施の形態による半導体装置の製造方法は、（ａ）複数のチップ領域と、前記複数のチップ領域を分割する分割領域とを主面側に有する半導体ウェハの前記複数のチップ領域にＭＩＳＦＥＴを形成する工程と、（ｂ）前記複数のチップ領域に形成されている前記ＭＩＳＦＥＴ上に多層配線層を形成し、前記多層配線層の最上層にパッドを形成する工程とを備える。そして、（ｃ）前記半導体ウェハの分割領域に溝を形成する工程と、（ｄ）前記半導体ウェハの前記パッドを形成した前記複数のチップ領域および前記分割領域上に表面保護膜を形成する工程とを備える。さらに、（ｅ）前記複数のチップ領域では、前記パッドを露出するように前記表面保護膜を加工し、前記半導体ウェハの外周部から所定範囲内にある端部領域では、前記表面保護膜を残す工程と、（ｆ）前記半導体ウェハの主面の全面に接着材を介して保護テープを貼り付ける工程とを備える。次に、（ｇ）前記保護テープを貼り付けた前記半導体ウェハの主面とは反対側の裏面を研削する工程とを備えるものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
半導体ウェハの裏面研削工程において、半導体ウェハの外周部での保護テープとの密着性を向上することができ、裏面研削時に発生する研削くずが半導体ウェハの主面に混入することを抑制できる。
【図面の簡単な説明】
【００１４】
【図１】半導体ウェハの表面を示す平面図である。
【図２】半導体ウェハの端部領域を説明するための図である。
【図３】図１に示す半導体ウェハの一部領域を拡大した拡大図である。
【図４】図３のＡ−Ａ線で切断した図であり、従来技術の課題を説明するための断面図である。
【図５】図４に続く従来技術の課題を説明するための断面図である。
【図６】図１に示す半導体ウェハの一部領域を拡大した拡大図である。
【図７】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】半導体ウェハに第１露光処理を実施する様子を示す図である。
【図１４】半導体ウェハに第２露光処理（周辺露光）を実施する様子を示す図である。
【図１５】図１２に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す斜視図である。
【図１８】図１７に続く半導体装置の製造工程を示す斜視図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】半導体ウェハに第１露光処理を実施する変形例を示す図である。
【図２７】実施の形態２におけるリードフレームの構成を示す平面図である。
【図２８】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】半導体ウェハの一部領域を拡大した拡大図である。
【図３４】図３３のＡ−Ａ線で切断した断面に基づく断面図である。
【図３５】半導体ウェハの一部領域を拡大した拡大図である。
【図３６】図３５のＡ−Ａ線で切断した断面に基づく断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２０】
（実施の形態１）
まず、半導体ウェハの領域について説明する。図１は、半導体ウェハＷＦを示す平面図である。図１において、半導体ウェハＷＦは略円形状の形状をしており、半導体ウェハＷＦの主面に複数のチップ領域ＣＲが形成されている。チップ領域ＣＲは、矩形形状をしており、半導体ウェハＷＦの主面を埋め尽くすように形成されている。このとき、半導体ウェハＷＦの外周部では矩形形状でない不完全な形状の領域が形成されているが、この領域も本明細書ではチップ領域ＣＲと呼ぶことにする。
【００２１】
複数のチップ領域ＣＲは、それぞれのチップ領域ＣＲはダイシング領域（分割領域）ＤＲで区画されている。ダイシング領域ＤＲは、半導体ウェハＷＦに形成されたチップ領域ＣＲを個片化して半導体チップに切り分けるための領域である。具体的に、ダイシング領域ＤＲには溝が形成されている。この溝は、ダイシングを実施しやすくする機能と、ダイシング時に発生したクラックがダイシング領域ＤＲからチップ領域ＣＲへ延びることを防止する機能を有している。以上のように、半導体ウェハＷＦの主面には複数のチップ領域ＣＲと、複数のチップ領域を区画するダイシング領域ＤＲが形成されていることになる。
【００２２】
さらに、本明細書では、端部領域を半導体ウェハの一領域として定義している。この端部領域について説明する。図２は、半導体ウェハＷＦの主面を示す平面図である。図２において、半導体ウェハＷＦの外周部に沿って端部領域ＥＲが形成されている。この端部領域ＥＲは、半導体ウェハＷＦの外周部から所定範囲内にある領域として定義される。具体的に、本明細書では、半導体ウェハＷＦの外周部から３ｍｍ〜４ｍｍ内側までの領域を端部領域ＥＲとしている。
【００２３】
次に、図３は、図１の領域ＲＡを拡大した図である。図３に示すように、領域ＲＡには複数のチップ領域ＣＲが形成され、チップ領域ＣＲには複数のパッドＰＤが形成されている。そして、このチップ領域ＣＲを区画するようにダイシング領域ＤＲが形成されている。さらに、半導体ウェハの外周部から所定範囲内に端部領域ＥＲが形成されている。このとき、ダイシング領域ＤＲと端部領域ＥＲが平面的に重なる領域での断面図を用いて従来技術における課題を説明する。
【００２４】
図４は、図３のＡ−Ａ線で切断した断面図である。図４に示すように、半導体基板１Ｓにはダイシング溝ＤＩＴが形成されており、このダイシング溝ＤＩＴの形成領域以外の領域に層間絶縁膜ＭＬが形成され、この層間絶縁膜ＭＬ上に表面保護膜ＰＡＳが形成されている。すなわち、ダイシング溝ＤＩＴ上には層間絶縁膜ＭＬおよび表面保護膜ＰＡＳを開口した開口部ＯＰが形成されている。
【００２５】
ここで、半導体装置の製造工程では、半導体素子や多層配線を形成した半導体ウェハの主面とは反対側の裏面を研削する工程が存在する。この裏面研削工程は、半導体ウェハの厚さを薄くするために実施される工程である。具体的に、裏面研削工程では、半導体ウェハの主面の全面に接着材を介して保護テープを貼り付け、その後、半導体ウェハを裏返し、半導体ウェハの裏面にグラインダを押し当てて半導体ウェハの裏面を研削している。
【００２６】
図５は、図４に示すダイシング溝ＤＩＴを形成した半導体ウェハの主面に接着材ＡＤＨを介して保護テープＰＴを貼り付けた状態を示す断面図である。図５に示すように、半導体基板１Ｓには、ダイシング溝ＤＩＴによる凹部が形成されているので、接着材ＡＤＨとダイシング溝ＤＩＴとの間には隙間が存在することになる。
【００２７】
半導体ウェハの裏面研削工程では、研削くずが発生するが、この研削くずは図５に示すダイシング溝ＤＩＴと接着材ＡＤＨとの隙間から半導体ウェハの主面の内部に侵入する。半導体ウェハの主面の内部に侵入した研削くずは、図３に示すダイシング溝ＤＩＴを通ってチップ領域ＣＲに形成されているパッドＰＤ上に付着することがある。パッドＰＤは、チップ領域ＣＲを個片化して半導体チップにした後、ワイヤボンディング工程により、ワイヤと電気的に接続される。このとき、パッドＰＤ上に研削くずが付着していると、パッドＰＤとワイヤとの接続強度が低下する問題点が発生する。
【００２８】
このような問題が発生する原因は、半導体ウェハの端部領域ＥＲにまでダイシング溝ＤＩＴが存在する結果、半導体ウェハの裏面研削工程の際、半導体ウェハの端部領域ＥＲにおいて、半導体ウェハと接着材ＡＤＨを介して保護テープＰＴがしっかり密着しないことに起因する。すなわち、半導体ウェハの外周部にまでダイシング溝ＤＩＴが形成されている結果、ダイシング溝ＤＩＴと接着材ＡＤＨとの間に形成される隙間が半導体ウェハの側面に露出することに起因している。
【００２９】
そこで、本実施の形態１では、半導体ウェハの端部領域において、ダイシング溝ＤＩＴと接着材ＡＤＨとの間に形成される隙間を抑制する工夫を施している。以下に、この工夫を施した本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。
【００３０】
図６は、図１の領域ＲＡを拡大した図である。図６において、領域ＲＡには複数のチップ領域ＣＲが形成され、チップ領域ＣＲには複数のパッドＰＤが形成されている。そして、このチップ領域ＣＲを区画するようにダイシング領域ＤＲが形成されている。さらに、半導体ウェハの外周部から所定範囲内に端部領域ＥＲが形成されている。このとき、チップ領域ＣＲ内のＡ−Ａ線で切断した断面と、ダイシング領域ＤＲのうち端部領域ＥＲと平面的に重ならない領域内のＢ−Ｂ線で切断した断面と、ダイシング領域ＤＲのうち端部領域ＥＲと平面的に重なる領域内のＣ−Ｃ線で切断した断面を用いて、本実施の形態１における半導体装置の製造方法を説明する。ここで、ダイシング領域ＤＲのうち端部領域ＥＲと平面的に重ならない領域をダイシング領域ＤＲ（内部）と呼び、ダイシング領域ＤＲのうち端部領域ＥＲと平面的に重なる領域をダイシング領域ＤＲ（端部）と呼ぶことにする。
【００３１】
まず、図７に示すように、半導体基板１Ｓのチップ領域ＣＲに通常のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）形成技術を使用することにより、ｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２を形成する。
【００３２】
図７において、ｎチャネル型ＭＩＳＦＥＴＱ１は、素子分離領域で分離された活性領域に形成されており、例えば、以下に示す構成をしている。具体的には、素子分離領域で分離された活性領域にはｐ型ウェルが形成されており、このｐ型ウェル上にｎチャネル型ＭＩＳＦＥＴＱ１が形成されている。ｎチャネル型ＭＩＳＦＥＴＱ１は、半導体基板１Ｓの主面上に、例えば、酸化シリコン膜からなるゲート絶縁膜を有し、このゲート絶縁膜上にポリシリコン膜とこのポリシリコン膜上に設けられたシリサイド膜（ニッケルシリサイド膜など）の積層膜からなるゲート電極を有している。ゲート電極の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールが形成されており、このサイドウォール下の半導体基板内に浅いｎ型不純物拡散領域がゲート電極に整合して形成されている。そして、浅いｎ型不純物拡散領域の外側に深いｎ型不純物拡散領域がサイドウォールに整合して形成されている。一対の浅いｎ型不純物拡散領域と一対の深いｎ型不純物拡散領域によって、それぞれｎチャネル型ＭＩＳＦＥＴＱ１のソース領域とドレイン領域が形成されている。
【００３３】
同様に、図７において、ｐチャネル型ＭＩＳＦＥＴＱ２は、素子分離領域で分離された活性領域に形成されており、例えば、以下に示す構成をしている。具体的には、素子分離領域で分離された活性領域にはｎ型ウェルが形成されており、このｎ型ウェル上にｐチャネル型ＭＩＳＦＥＴＱ２が形成されている。ｐチャネル型ＭＩＳＦＥＴＱ２は、半導体基板１Ｓの主面上に、例えば、酸化シリコン膜からなるゲート絶縁膜を有し、このゲート絶縁膜上にポリシリコン膜とシリサイド膜（ニッケルシリサイド膜など）の積層膜からなるゲート電極を有している。ゲート電極の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールが形成されており、このサイドウォール下の半導体基板内に浅いｐ型不純物拡散領域がゲート電極に整合して形成されている。そして、浅いｐ型不純物拡散領域の外側に深いｐ型不純物拡散領域がサイドウォールに整合して形成されている。一対の浅いｐ型不純物拡散領域と一対の深いｐ型不純物拡散領域によって、それぞれｐチャネル型ＭＩＳＦＥＴＱ２のソース領域とドレイン領域が形成されている。以上のようにして半導体基板１Ｓ上にｎチャネル型ＭＩＳＦＥＴＱ１とｐチャネル型ＭＩＳＦＥＴＱ２が形成されている。
【００３４】
続いて、図８に示すように、半導体基板１Ｓ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、チップ領域ＣＲ、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）を含む半導体基板１Ｓの主面の全面に形成される。層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として酸化シリコン膜から形成されている。なお、層間絶縁膜ＩＬ１を窒化シリコン膜と酸化シリコン膜の積層膜から形成してもよい。すなわち、層間絶縁膜ＩＬ１を形成した後、この層間絶縁膜ＩＬ１にコンタクトホールを形成するが、このコンタクトホールを形成するエッチングストッパ膜として窒化シリコン膜を使用することもできる（ＳＡＣ（Self Align Contact）技術）。
【００３５】
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、チップ領域ＣＲの層間絶縁膜ＩＬ１にコンタクトホールＣＮＴ１を形成する。チップ領域ＣＲでは、層間絶縁膜ＩＬ１を貫通するようにコンタクトホールＣＮＴ１が形成され、このコンタクトホールＣＮＴ１の底部は、例えば、ｎチャネル型ＭＩＳＦＥＴＱ１やｐチャネル型ＭＩＳＦＥＴＱ２のソース領域、ドレイン領域に達するように形成される。このようにチップ領域ＣＲでは、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴ１が形成されるが、同時に、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）においても、層間絶縁膜ＩＬ１がエッチングされて、それぞれ、開口部ＯＰ１と開口部ＯＰ２が形成される。このとき、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）においては、層間絶縁膜ＩＬ１をエッチングすることにより、開口部ＯＰ１および開口部ＯＰ２が形成されるが、さらに、露出する半導体基板１Ｓの一部もエッチングされてダイシング溝ＤＩＴが形成される。
【００３６】
チップ領域ＣＲでは、層間絶縁膜ＩＬ１のエッチングによりコンタクトホールＣＮＴ１が形成されるが、このコンタクトホールＣＮＴ１の底部にシリサイド膜が露出する。このシリサイド膜がエッチングストッパの役割を果たし、チップ領域ＣＲでは、コンタクトホールＣＮＴ１を形成する工程で、半導体基板１Ｓがエッチングされることはない。これに対し、ダイシング領域ＤＲ（内部）やダイシング領域ＤＲ（端部）では、半導体基板１Ｓの表面にシリサイド膜が形成されていない。このため、層間絶縁膜ＩＬ１に開口部ＯＰ１や開口部ＯＰ２を形成する工程で、層間絶縁膜ＩＬ１の下層に露出する半導体基板１Ｓがエッチングされてダイシング溝ＤＩＴが形成されるのである。
【００３７】
その後、チップ領域ＣＲにおいては、層間絶縁膜ＩＬ１に形成したコンタクトホールＣＮＴ１に金属膜を埋め込むことによりプラグＰＬＧ１を形成する。具体的には、コンタクトホールＣＮＴ１を形成した層間絶縁膜ＩＬ１上に、例えば、スパッタリングを使用してバリア導体膜となるチタン／窒化チタン膜（ここで、チタン／窒化チタン膜はチタンとこのチタン上に設けられた窒化チタンの積層膜を表す、以下も同様）を形成する。そして、チタン／窒化チタン膜上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して、タングステン膜を形成する。これにより、コンタクトホールＣＮＴ１の内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でコンタクトホールＣＮＴ１を埋め込むようにタングステン膜が形成される。
【００３８】
ここで、ダイシング領域ＤＲ（内部）においても、開口部ＯＰ１内を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜およびタングステン膜が形成され、ダイシング領域ＤＲ（端部）においても、開口部ＯＰ２内を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜およびタングステン膜が形成される。そして、層間絶縁膜ＩＬ１上に形成されている不要なチタン／窒化チタン膜および不要なタングステン膜をエッチバック法で除去することにより、チップ領域ＣＲでは、コンタクトホールＣＮＴ１内にだけチタン／窒化チタン膜とタングステン膜が残存してプラグＰＬＧ１を形成することができる。一方、ダイシング領域ＤＲ（内部）においては、エッチバック法により、開口部ＯＰ１内を含む層間絶縁膜ＩＬ１上に形成されているすべてのチタン／窒化チタン膜およびタングステン膜が除去される。同様に、ダイシング領域ＤＲ（端部）においても、エッチバック法により、開口部ＯＰ２内を含む層間絶縁膜ＩＬ１上に形成されているすべてのチタン／窒化チタン膜およびタングステン膜が除去される。
【００３９】
このように、エッチバック法において、チップ領域ＣＲに形成されているコンタクトホールＣＮＴ１内に埋め込まれているチタン／窒化チタン膜およびタングステン膜が残存してプラグＰＬＧ１が形成される一方、ダイシング領域ＤＲ（内部）の開口部ＯＰ１およびダイシング領域ＤＲ（端部）の開口部ＯＰ２に形成されているチタン／窒化チタン膜およびタングステン膜が除去されるのは以下の理由による。すなわち、チップ領域ＣＲに形成されているコンタクトホールＣＮＴ１のサイズは小さい一方、ダイシング領域ＤＲ（内部）に形成されている開口部ＯＰ１と、ダイシング領域ＤＲ（端部）に形成されている開口部ＯＰ２のサイズは非常に大きいからである。つまり、エッチバック法では、サイズの小さなコンタクトホールＣＮＴ１ではエッチングが進行しにくく、サイズの大きな開口部ＯＰ１および開口部ＯＰ２でエッチングが進行しやすいからである。
【００４０】
続いて、プラグＰＬＧ１を形成した層間絶縁膜ＩＬ１上にチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜からなる積層膜を形成する。チタン／窒化チタン膜およびアルミニウム膜は、例えば、スパッタリング法を使用することにより形成することができる。ここで、チップ領域ＣＲだけでなく、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）においても、チタン／窒化チタン膜とアルミニウム膜からなる積層膜が形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、積層膜をパターニングする。これにより、チップ領域ＣＲにおいては、積層膜よりなる配線Ｌ１が形成される。一方、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）に形成されている積層膜は除去される。
【００４１】
次に、図９に示すように、配線Ｌ１を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜から形成されている。チップ領域ＣＲでは、配線Ｌ１を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されるが、ダイシング領域ＤＲ（内部）においては、開口部ＯＰ１内を含む層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成される。同様に、ダイシング領域ＤＲ（端部）においても、開口部ＯＰ２内を含む層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成される。
【００４２】
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、チップ領域ＣＲでは、層間絶縁膜ＩＬ２を貫通して配線Ｌ１に達するスルーホールＴＨ２を形成する。同時に、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）においても、層間絶縁膜ＩＬ２がエッチングされて、それぞれ、開口部ＯＰ１と開口部ＯＰ２が形成される。このとき、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）においては、層間絶縁膜ＩＬ２をエッチングすることにより、開口部ＯＰ１および開口部ＯＰ２が形成されるが、さらに、露出する半導体基板１Ｓの一部もエッチングされてダイシング溝ＤＩＴの深さが深くなる。
【００４３】
続いて、チップ領域ＣＲにおいては、層間絶縁膜ＩＬ２に形成したスルーホールＴＨ２に金属膜を埋め込むことによりプラグＰＬＧ２を形成する。具体的には、スルーホールＴＨ２を形成した層間絶縁膜ＩＬ２上に、例えば、スパッタリングを使用してバリア導体膜となるチタン／窒化チタン膜を形成する。そして、チタン／窒化チタン膜上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して、タングステン膜を形成する。これにより、スルーホールＴＨ２の内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でスルーホールＴＨ２を埋め込むようにタングステン膜が形成される。
【００４４】
ここで、ダイシング領域ＤＲ（内部）においても、開口部ＯＰ１内を含む層間絶縁膜ＩＬ２上にチタン／窒化チタン膜およびタングステン膜が形成され、ダイシング領域ＤＲ（端部）においても、開口部ＯＰ２内を含む層間絶縁膜ＩＬ２上にチタン／窒化チタン膜およびタングステン膜が形成される。そして、層間絶縁膜ＩＬ２上に形成されている不要なチタン／窒化チタン膜および不要なタングステン膜をエッチバック法で除去することにより、チップ領域ＣＲでは、スルーホールＴＨ２内にだけチタン／窒化チタン膜とタングステン膜が残存してプラグＰＬＧ２を形成することができる。一方、ダイシング領域ＤＲ（内部）においては、エッチバック法により、開口部ＯＰ１内を含む層間絶縁膜ＩＬ２上に形成されているすべてのチタン／窒化チタン膜およびタングステン膜が除去される。同様に、ダイシング領域ＤＲ（端部）においても、エッチバック法により、開口部ＯＰ２内を含む層間絶縁膜ＩＬ２上に形成されているすべてのチタン／窒化チタン膜およびタングステン膜が除去される。
【００４５】
そして、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上にチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜からなる積層膜を形成する。チタン／窒化チタン膜およびアルミニウム膜は、例えば、スパッタリング法を使用することにより形成することができる。ここで、チップ領域ＣＲだけでなく、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）においても、チタン／窒化チタン膜とアルミニウム膜からなる積層膜が形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、積層膜をパターニングする。これにより、チップ領域ＣＲにおいては、積層膜よりなる配線Ｌ２が形成される。一方、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）に形成されている積層膜は除去される。
【００４６】
次に、図１０に示すように、配線Ｌ２を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成する。層間絶縁膜ＩＬ３は、例えば、酸化シリコン膜から形成されている。チップ領域ＣＲでは、配線Ｌ２を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３が形成されるが、ダイシング領域ＤＲ（内部）においては、開口部ＯＰ１内を含む層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３が形成される。同様に、ダイシング領域ＤＲ（端部）においても、開口部ＯＰ２内を含む層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３が形成される。
【００４７】
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、チップ領域ＣＲでは、層間絶縁膜ＩＬ３を貫通して配線Ｌ２に達するスルーホールＴＨ３を形成する。同時に、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）においても、層間絶縁膜ＩＬ３がエッチングされて、それぞれ、開口部ＯＰ１と開口部ＯＰ２が形成される。このとき、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）においては、層間絶縁膜ＩＬ３をエッチングすることにより、開口部ＯＰ１および開口部ＯＰ２が形成されるが、さらに、露出する半導体基板１Ｓの一部もエッチングされてダイシング溝ＤＩＴの深さが深くなる。
【００４８】
続いて、チップ領域ＣＲにおいては、層間絶縁膜ＩＬ３に形成したスルーホールＴＨ２に金属膜を埋め込むことによりプラグＰＬＧ３を形成する。具体的には、スルーホールＴＨ３を形成した層間絶縁膜ＩＬ３上に、例えば、スパッタリングを使用してバリア導体膜となるチタン／窒化チタン膜を形成する。そして、チタン／窒化チタン膜上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して、タングステン膜を形成する。これにより、スルーホールＴＨ３の内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でスルーホールＴＨ３を埋め込むようにタングステン膜が形成される。
【００４９】
ここで、ダイシング領域ＤＲ（内部）においても、開口部ＯＰ１内を含む層間絶縁膜ＩＬ３上にチタン／窒化チタン膜およびタングステン膜が形成され、ダイシング領域ＤＲ（端部）においても、開口部ＯＰ２内を含む層間絶縁膜ＩＬ３上にチタン／窒化チタン膜およびタングステン膜が形成される。そして、層間絶縁膜ＩＬ３上に形成されている不要なチタン／窒化チタン膜および不要なタングステン膜をエッチバック法で除去することにより、チップ領域ＣＲでは、スルーホールＴＨ３内にだけチタン／窒化チタン膜とタングステン膜が残存してプラグＰＬＧ３を形成することができる。一方、ダイシング領域ＤＲ（内部）においては、エッチバック法により、開口部ＯＰ１内を含む層間絶縁膜ＩＬ３上に形成されているすべてのチタン／窒化チタン膜およびタングステン膜が除去される。同様に、ダイシング領域ＤＲ（端部）においても、エッチバック法により、開口部ＯＰ２内を含む層間絶縁膜ＩＬ３上に形成されているすべてのチタン／窒化チタン膜およびタングステン膜が除去される。
【００５０】
そして、プラグＰＬＧ３を形成した層間絶縁膜ＩＬ３上にチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜からなる積層膜を形成する。チタン／窒化チタン膜およびアルミニウム膜は、例えば、スパッタリング法を使用することにより形成することができる。ここで、チップ領域ＣＲだけでなく、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）においても、チタン／窒化チタン膜とアルミニウム膜からなる積層膜が形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、積層膜をパターニングする。これにより、チップ領域ＣＲにおいては、積層膜よりなる配線Ｌ３（多層配線の最上層配線）が形成される。一方、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）に形成されている積層膜は除去される。
【００５１】
次に、図１１に示すように、配線Ｌ３を形成した層間絶縁膜ＩＬ３上に窒化シリコン膜ＳＩＮを形成する。チップ領域ＣＲでは、配線Ｌ３を形成した層間絶縁膜ＩＬ３上に窒化シリコン膜ＳＩＮが形成されるが、ダイシング領域ＤＲ（内部）においては、開口部ＯＰ１内を含む層間絶縁膜ＩＬ３上に窒化シリコン膜ＳＩＮが形成される。同様に、ダイシング領域ＤＲ（端部）においても、開口部ＯＰ２内を含む層間絶縁膜ＩＬ３上に窒化シリコン膜ＳＩＮが形成される。
【００５２】
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜ＳＩＮをパターニングする。具体的に、チップ領域ＣＲでは、配線Ｌ３の一部の表面を露出してパッドＰＤを形成する。同時に、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）においても、窒化シリコン膜ＳＩＮがエッチングされて、それぞれ、開口部ＯＰ１と開口部ＯＰ２が形成される。
【００５３】
続いて、図１２に示すように、半導体基板１Ｓの主面の全面にネガ型感光性ポリイミド樹脂膜ＥＰＩ（表面保護膜ＰＡＳ）を形成する。これにより、チップ領域ＣＲでは、パッドＰＤが露出した窒化シリコン膜ＳＩＮ上にネガ型感光性ポリイミド樹脂膜ＥＰＩが形成される。一方、ダイシング領域ＤＲ（内部）では、開口部ＯＰ１およびダイシング溝ＤＩＴを埋め込むようにネガ型感光性ポリイミド樹脂膜ＥＰＩが形成され、同様に、ダイシング領域ＤＲ（端部）では、開口部ＯＰ２およびダイシング溝ＤＩＴを埋め込むようにネガ型感光性ポリイミド樹脂膜ＥＰＩが形成される。
【００５４】
そして、半導体基板１Ｓの主面の全面に形成されたネガ型感光性ポリイミド樹脂膜ＥＰＩに対して第１露光処理を行なう。図１３は、半導体ウェハＷＦに対して第１露光処理を行なう様子を示す図である。図１３において、この第１露光処理は、１ショットＥＸＲ１として隣接する複数のチップ領域ＣＲを一度に露光している。具体的には、隣接する４つのチップ領域ＣＲを１ショットＥＸＲ１として露光処理を実施する。この第１露光処理は、回路パターンが形成されたマスクを介して露光光をチップ領域ＣＲに照射することにより行なわれる。回路パターンとしては、例えば、チップ領域ＣＲに形成されているパッドＰＤを開口するパターンが用いられる。
【００５５】
第１露光処理においては、複数のチップ領域ＣＲに対して１ショットＥＸＲ１で露光しているため、ダイシング領域ＤＲのパターンも反映されている。いまの場合、感光する材料は、ネガ型感光性ポリイミド樹脂膜ＥＰＩであるため、露光処理後に現像処理を行なうと、露光光が照射された領域のネガ型感光性ポリイミド樹脂膜ＥＰＩが残存し、露光光が遮蔽された領域のネガ型感光性ポリイミド樹脂膜ＥＰＩが消失する。したがって、チップ領域ＣＲに対応したマスクのパターンは、パッドＰＤを形成する領域で露光光が遮断され、パッドＰＤを形成しない領域で露光光が透過するようなパターンとなっている。一方、ダイシング領域ＤＲに対応したマスクのパターンは、ダイシング領域ＤＲにネガ型感光性ポリイミド樹脂膜ＥＰＩが残らないようにするため、ダイシング領域ＤＲに露光光が照射されないようなパターンとなっている。
【００５６】
このとき、図１３に示すように、第１露光処理では、半導体ウェハＷＦの外周部をはみ出して露光する場合を含むことから、半導体ウェハＷＦの外周部までダイシング領域ＤＲが形成されるようにパターニングされることになる。つまり、第１露光処理では、半導体ウェハＷＦの外周部まで、ダイシング領域ＤＲにネガ型感光性ポリイミド樹脂膜ＥＰＩが残らないようなパターニングが行なわれることになる。言い換えれば、半導体ウェハＷＦの外周部まで形成されるダイシング領域ＤＲに露光光が遮蔽されるような第１露光処理が行なわれる。
【００５７】
次に、半導体基板１Ｓの主面の全面に形成されたネガ型感光性ポリイミド樹脂膜ＥＰＩに対して第２露光処理を行なう。図１４は、半導体ウェハＷＦに対して第２露光処理を行なう様子を示す図である。図１４に示すように、第２露光処理は、半導体ウェハの端部領域ＥＲにだけ露光光が照射されるように行なわれる。すなわち、第２露光処理は、半導体ウェハＷＦの端部領域だけ露光光を照射する周辺露光である。本実施の形態１の特徴は、第２露光処理を実施することにある。この第２露光処理を施すことにより、半導体ウェハＷＦの端部領域ＥＲに形成されているネガ型感光性ポリイミド樹脂膜ＥＰＩのすべてに露光光が照射されることになる。このことは半導体ウェハＷＦの端部領域ＥＲに形成されているネガ型感光性ポリイミド樹脂膜ＥＰＩが現像後にすべて残存することを意味している。つまり、第１露光処理だけを実施する場合、半導体ウェハＷＦの端部領域ＥＲ内のダイシング領域ＤＲではネガ型感光性ポリイミド樹脂膜ＥＰＩに対して露光光が遮蔽されることから、現像後、端部領域ＥＲ内にあるダイシング領域ＤＲではネガ型感光性ポリイミド樹脂膜ＥＰＩが除去される。これに対し、第１露光処理後に第２露光処理を実施すると、半導体ウェハＷＦの端部領域ＥＲに形成されているすべてのネガ型感光性ポリイミド膜ＥＰＩに対して露光光が照射される。この結果、端部領域ＥＲに形成されているネガ型感光性ポリイミド樹脂膜ＥＰＩは、ダイシング領域ＤＲ内に形成されているものも含めてすべて残存することになる。
【００５８】
具体的に、第１露光処理と第２露光処理に続いて現像処理を行なうと、図１５に示すように、ネガ型感光性ポリイミド樹脂膜ＥＰＩがパターニングされる。図１５において、チップ領域ＣＲでは、パッドＰＤの形成領域を開口し、その他の領域を覆うようにネガ型感光性ポリイミド樹脂膜ＥＰＩが形成される。つまり、第１露光処理により、パッドＰＤの形成領域では露光光が遮蔽され、かつ、パッドＰＤの形成領域以外の領域では露光光が照射される。その後の第２露光処理では露光光が遮蔽されるので、第１露光処理によるパターニングが維持される。この結果、パッドＰＤの形成領域を開口するようにネガ型感光性ポリイミド樹脂膜ＥＰＩがパターニングされる。
【００５９】
一方、ダイシング領域ＤＲ（内部）では、開口部ＯＰ１内に埋め込むように形成されていたネガ型感光性ポリイミド樹脂膜ＥＰＩが除去されるようにパターニングされる。すなわち、第１露光処理により、開口部ＯＰ１内に埋め込まれているネガ型感光性ポリイミド樹脂膜ＥＰＩには露光光が照射されず、かつ、その後の第２露光処理においても、開口部ＯＰ１内に埋め込まれているネガ型感光性ポリイミド樹脂膜ＥＰＩには露光光が照射されない。このため、現像処理後、開口部ＯＰ１内に埋め込まれていたネガ型感光性ポリイミド樹脂膜ＥＰＩは除去される。
【００６０】
これに対し、ダイシング領域ＤＲ（端部）では、開口部ＯＰ２内に埋め込むように形成されていたネガ型感光性ポリイミド樹脂膜ＥＰＩが残存するようにパターニングされる。つまり、第１露光処理により、開口部ＯＰ２内に埋め込まれているネガ型感光性ポリイミド樹脂膜ＥＰＩには露光光が照射されない。ところが、その後に行われる第２露光処理により、端部領域ＥＲ内のダイシング領域ＤＲ（端部）には、露光光が照射される。この結果、現像処理後も、開口部ＯＰ２内にネガ型感光性ポリイミド膜ＥＰＩが残存したままとなる。
【００６１】
以上のようにして、表面保護膜となるネガ型感光性ポリイミド樹脂膜ＥＰＩをパターニングすることができ、半導体ウェハＷＦの主面上の処理が終了する。続いて、本実施の形態１では、半導体ウェハＷＦの裏面研削を実施する。半導体ウェハＷＦの裏面研削を実施する前に、図１６に示すように、半導体ウェハＷＦの主面に接着材ＡＤＨを介して保護テープＰＴを貼り付ける。その後、図１７に示すように、グラインダＧＤを使用して半導体ウェハＷＦの裏面を研削する。
【００６２】
図１６において、チップ領域ＣＲでは、パッドＰＤを露出したネガ型感光性ポリイミド樹脂膜ＥＰＩ上に接着材ＡＤＨを介して保護テープＰＴが貼り付けられる。この場合、パッドＰＤが露出している領域がへこんでいるため、接着材ＡＤＨとパッドＰＤとの間には隙間が生じる。しかし、チップ領域ＣＲは、半導体ウェハＷＦの端部領域ＥＲよりも内側の領域にあるため、隙間が生じていても、研削くずの混入とは無関係である。
【００６３】
同様に、ダイシング領域ＤＲ（内部）においては、開口部ＯＰ１内を埋め込むネガ型感光性ポリイミド樹脂膜ＥＰＩが除去されているため、開口部ＯＰ１およびダイシング溝ＤＩＴと、接着材ＡＤＨとの間には隙間が生じる。この場合も、ダイシング領域ＤＲ（内部）は、半導体ウェハＷＦの端部領域ＥＲよりも内側の領域にあるため、隙間が生じていても、研削くずの混入とは無関係である。
【００６４】
これに対し、ダイシング領域ＤＲ（端部）では、接着材ＡＤＨと開口部ＯＰ２との間に隙間が生じると、半導体ウェハＷＦの外周部（側面）に隙間が露出することになるので、この露出した隙間から研削くずが入り込む。このため、ダイシング領域ＤＲ（端部）では、接着材ＡＤＨと開口部ＯＰ２との間に隙間が形成されると、半導体ウェハＷＦの主面の内部に研削くずが入り込む問題が生じる。このため、ダイシング領域ＤＲ（端部）では、研削くずの混入を防止する観点から、隙間を埋める必要があることがわかる。
【００６５】
ここで、本実施の形態１において、ダイシング領域ＤＲ（端部）では、開口部ＯＰ２内にネガ型感光性ポリイミド樹脂膜ＥＰＩが埋め込まれているため、埋め込まれているネガ型感光性ポリイミド樹脂膜ＥＰＩと接着材ＡＤＨはしっかりと密着する。つまり、ダイシング領域ＤＲ（端部）では、開口部ＯＰ２にネガ型ポリイミド樹脂膜ＥＰＩが埋め込まれており、このネガ型感光性ポリイミド樹脂膜ＥＰＩと接着材ＡＤＨが密着する結果、ダイシング領域ＤＲ（端部）では、隙間が生じない。この点が本実施の形態１の特徴である。すなわち、半導体ウェハＷＦの外周部（側面）に達する開口部ＯＰ２およびダイシング溝ＤＩＴにはネガ型感光性ポリイミド樹脂膜ＥＰＩが充填されており、このネガ型感光性ポリイミド樹脂膜ＥＰＩが接着材ＡＤＨとしっかり密着するので、開口部ＯＰ２およびダイシング溝ＤＩＴと、接着材ＡＤＨとの間に隙間は生じない。このことは、半導体ウェハＷＦの外周部（側面）に隙間が露出しないことを意味している。これにより、半導体ウェハＷＦに対して裏面研削を実施する場合、研削くずが発生するが、本実施の形態１では、ダイシング領域ＤＲ（端部）において隙間がなくなるように構成されているので、研削くずが半導体ウェハＷＦの主面に入り込むことを防止できる。したがって、研削くずが半導体ウェハＷＦの主面側に入り込んで、半導体ウェハＷＦのチップ領域ＣＲに形成されているパッドＰＤに付着することを防止できる。
【００６６】
続いて、図１８に示すように、ダイサーＤを使用して半導体ウェハＷＦをダイシングすることにより、複数の半導体チップを得る。図１９では、１つの半導体チップＣＨＰが示されており、この半導体チップＣＨＰの主面側（素子形成面側）にパッドＰＤが形成されている。
【００６７】
次に、図２０に示すように、配線基板ＷＢ上に半導体チップＣＨＰを搭載する。このとき、配線基板ＷＢのチップ搭載面側には端子ＴＥが形成されている。そして、図２１に示すように、半導体チップＣＨＰに形成されているパッドＰＤと、配線基板ＷＢに形成されている端子ＴＥとを、金線などからなるワイヤＷで接続する。ここで、本実施の形態１では、ダイシング領域ＤＲ（端部）において隙間がなくなるように構成されているので、裏面研削時に発生する研削くずが半導体ウェハＷＦの主面に入り込むことを防止できる。したがって、研削くずが半導体ウェハＷＦの主面側に入り込んで、半導体ウェハＷＦのチップ領域ＣＲに形成されているパッドＰＤに付着することを防止できる。このため、パッドＰＤとワイヤＷとの接着強度を確保することができる。その後、図２２に示すように、半導体チップＣＨＰおよびワイヤＷを覆うように樹脂ＭＲで封止する。
【００６８】
続いて、図２３に示すように、配線基板ＷＢの裏面（チップ搭載面とは反対側の面）に外部接続端子となる半田ボールＳＢを形成する。そして、図２４に示すように、配線基板ＷＢを個片化することにより、図２５に示すような本実施の形態１における半導体装置を製造することができる。
【００６９】
本実施の形態１の特徴は、図１６に示すように、ダイシング領域ＤＲ（端部）において、開口部ＯＰ２およびダイシング溝ＤＩＴを埋め込むようにネガ型感光性ポリイミド樹脂膜ＥＰＩが形成されている点である。つまり、開口部ＯＰ２およびダイシング溝ＤＩＴがネガ型感光性ポリイミド樹脂膜ＥＰＩで埋め込まれていない場合には、この開口部ＯＰ２上に接着材ＡＤＨを介して保護テープＰＴを貼り付けた場合、接着材ＡＤＨと開口部ＯＰ２の間に隙間が生じることになる。この隙間は半導体ウェハＷＦの側面に露出することとなる。したがって、半導体ウェハＷＦの裏面研削時に発生する研磨くずが半導体ウェハＷＦの側面に露出する隙間から侵入するおそれがある。これに対し、本実施の形態１では、ダイシング領域ＤＲ（端部）に形成されている開口部ＯＰ２およびダイシング溝ＤＩＴを埋め込むようにネガ型感光性ポリイミド樹脂膜ＥＰＩを形成している。このため、開口部ＯＰ２上に接着材ＡＤＨを介して保護テープＰＴを貼り付けた場合、接着材ＡＤＨと開口部ＯＰ２に埋め込まれたネガ型感光性ポリイミド樹脂膜ＥＰＩがしっかり密着するので、開口部ＯＰ２内に隙間が生じない。この結果、半導体ウェハＷＦの側面に達するダイシング溝ＤＩＴおよび開口部ＯＰ２は、ネガ型感光性ポリイミド樹脂膜ＥＰＩで埋め込まれていることになるので、半導体ウェハＷＦの裏面研削時に発生する研磨くずが半導体ウェハＷＦの主面側に混入することを抑制できるのである。
【００７０】
このように本実施の形態１では、ダイシング領域ＤＲ（端部）において、開口部ＯＰ２およびダイシング溝ＤＩＴを埋め込むようにネガ型感光性ポリイミド樹脂膜ＥＰＩが形成されている点に特徴があるが、この構成は、ネガ型感光性ポリイミド樹脂膜ＥＰＩを使用することにより実現できるのである。つまり、本実施の形態１では、まず、図１３に示すように、チップ領域ＣＲに回路パターン（パッドＰＤの開口パターン）を形成するための第１露光処理を実施する。この第１露光処理ではダイシング領域ＤＲ（内部）とダイシング領域ＤＲ（端部）に形成されるネガ型感光性樹脂膜ＥＰＩを除去するように行なわれる。すなわち、ダイシング領域ＤＲ（内部）およびダイシング領域ＤＲ（端部）に形成されているネガ型感光性ポリイミド樹脂膜ＥＰＩには露光光が遮光されるように第１露光処理が行なわれる。この状態で現像処理を行なうと、ダイシング領域ＤＲ（端部）の開口部ＯＰ２内に形成されているネガ型感光性樹脂膜ＥＰＩが除去されてしまう。そこで、本実施の形態１では、ダイシングＤＲ（端部）の開口部ＯＰ２内に形成されているネガ型感光性ポリイミド樹脂膜ＥＰＩを残存させるため、図１４に示すような第２露光処理（周辺露光）を行なっている。これにより、第１露光処理で露光光が照射されていない開口部ＯＰ２内のネガ型感光性ポリイミド樹脂膜ＥＰＩにも露光光が照射される。このとき、開口部ＯＰ２内に形成されているポリイミド樹脂膜をネガ型感光性ポリイミド樹脂膜ＥＰＩとすることにより、現像後に残存させることができるのである。
【００７１】
例えば、ポジ型感光性ポリイミド樹脂膜を使用する場合を考える。この場合、ダイシング領域ＤＲ（端部）の開口部ＯＰ２内にポジ型感光性ポリイミド樹脂膜を残存させるには、ダイシング領域ＤＲ（端部）に露光光を照射させない必要がある。しかし、チップ領域ＣＲに回路パターン（パッドＰＤの開口パターン）を形成する第１露光処理で、ダイシング領域ＤＲ（内部）の開口部ＯＰ１とダイシング領域（端部）の開口部ＯＰ２に形成されているポジ型感光性ポリイミド樹脂膜は除去するように露光処理が行なわれる。具体的には、ダイシング領域ＤＲ（内部）の開口部ＯＰ１とダイシング領域ＤＲ（端部）の開口部ＯＰ２に形成されているポジ型感光性ポリイミド樹脂膜に露光光が照射されるように行なわれる。このとき、ダイシング領域ＤＲ（端部）の開口部ＯＰ２に形成されているポジ型感光性ポリイミド樹脂膜を残存させるためには、露光光を照射しない必要があるが、第１露光処理ですでにダイシング領域ＤＲ（端部）の開口部ＯＰ２に形成されているポジ型感光性ポリイミド樹脂膜に露光光が照射されているので、ダイシング領域ＤＲ（端部）の開口部ＯＰ２内にポジ型感光性ポリイミド樹脂膜を残存させることはできないのである。
【００７２】
ここで、第１露光処理でダイシング領域ＤＲ（端部）に露光光を照射しないようにすればいいのではないかと考えることができる。しかし、第１露光処理は１ショットで複数のチップ領域ＣＲに対して露光処理を実施するので、半導体ウェハＷＦからはみ出す領域まで露光処理をしない場合（ショット数を減らすことに対応する）には、露光処理をされる正常なチップ領域ＣＲの数が減少するのである。つまり、半導体ウェハＷＦからはみ出す領域の１ショットでも、この１ショットの中には複数のチップ領域ＣＲが露光処理される。このため、１ショットの中に製品となることができる正常な矩形形状のチップ領域ＣＲも含まれている。したがって、製品となる正常な矩形形状のすべてのチップ領域ＣＲに露光処理を実施するためには、半導体ウェハＷＦからはみ出す領域を含む１ショットも実施する必要があるのである。このとき、半導体ウェハＷＦからはみ出す領域を含む１ショットの露光処理を実施するということは、半導体ウェハＷＦの端部領域ＥＲにも第１露光処理が実施されるということを意味する。したがって、ダイシング領域ＤＲ（端部）にも第１露光処理が実施されるということもできる。このことから、ダイシング領域ＤＲ（端部）の開口部ＯＰ２内に形成されるポリイミド樹脂膜を残存させるためには、ポリイミド樹脂膜をポジ型感光性ポリイミド樹脂膜から形成することでは実現できず、ネガ型感光性ポリイミド樹脂膜ＥＰＩを使用する必要性があることがわかる。
【００７３】
ただし、以下に示す場合は、ポリイミド樹脂膜としてポジ型感光性ポリイミド樹脂膜を使用しても、ダイシング領域ＤＲ（端部）の開口部ＯＰ２内にポジ型感光性ポリイミド樹脂膜を残存させることができる。図２６は、ポジ型感光性ポリイミド樹脂膜を使用する場合における第１露光処理の様子を示す図である。図２６では、１つのチップ領域ＣＲに対して１ショットＥＸＲ２を実施するのである。この場合、製品となる正常な矩形形状をしたチップ領域ＣＲに第１露光処理を実施するために、半導体ウェハＷＦの端部領域ＥＲを露光する必要がなくなる。このことは、半導体ウェハＷＦの端部領域ＥＲに形成されたポジ型感光性ポリイミド樹脂膜に露光光を照射しないようにすることができることを意味する。すなわち、ダイシング領域ＤＲ（端部）の開口部ＯＰ２に形成されるポジ型感光性ポリイミド樹脂膜に露光光を照射せず、残存させることができるのである。
【００７４】
なお、本実施の形態１では、ポリイミド樹脂膜として感光性を有する感光性ポリイミド樹脂膜を使用する場合について説明しているが、これに限らず、例えば、感光性を有さない通常のポリイミド樹脂膜を使用してもよい。この場合、ポリイミド樹脂膜のパターニングは、ポリイミド樹脂膜上に形成されたレジスト膜を使用して実施され、このレジスト膜はネガ型レジスト膜となる。
【００７５】
（実施の形態２）
前記実施の形態１では、半導体装置のパッケージとしてＢＧＡ（Ball Grid Array）タイプのパッケージについて説明したが、本実施の形態２では、ＱＦＰ（Quad Flat Package）タイプのパッケージについて説明する。
【００７６】
本実施の形態２における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様である。具体的に、図７〜図１９までは同様である。したがって、本実施の形態２でも、図１６に示すように、ダイシング領域ＤＲ（端部）に形成されている開口部ＯＰ２およびダイシング溝ＤＩＴを埋め込むようにネガ型感光性ポリイミド樹脂膜ＥＰＩが形成される。このため、開口部ＯＰ２上に接着材ＡＤＨを介して保護テープＰＴを貼り付けた場合、接着材ＡＤＨと開口部ＯＰ２に埋め込まれたネガ型感光性ポリイミド樹脂膜ＥＰＩがしっかり密着するので、開口部ＯＰ２内に隙間が生じない。この結果、半導体ウェハＷＦの側面に達するダイシング溝ＤＩＴおよび開口部ＯＰ２は、ネガ型感光性ポリイミド樹脂膜ＥＰＩで埋め込まれていることになるので、半導体ウェハＷＦの裏面研削時に発生する研磨くずが半導体ウェハＷＦの主面側に混入することを抑制できるのである。
【００７７】
図１９に示すように、半導体ウェハをダイシングすることにより、複数の半導体チップＣＨＰを得た後、図２７に示すようなリードフレームＬＦを用意する。図２７に示すように、リードフレームＬＦは、半導体チップを搭載するダイパッドＤＰと、枠部ＦＰと、インナリードＩＬと、アウタリードＯＬとを主に有している。そして、リードフレームＬＦのうち、モールドラインＭＬ１で囲まれた領域が樹脂体で封止される領域である。以下に、このように構成されているリードフレームＬＦを使用してパッケージを製造する工程について説明する。
【００７８】
図２８にリードフレームの一断面を示す。図２８に示すように、中央部にダイパッドＤＰが配置されており、このダイパッドＤＰを囲む周囲に枠部ＦＰが形成され、その外側にインナリードＩＬが形成されている。
【００７９】
続いて、図２９に示すように、ダイパッドＤＰ上に半導体チップＣＨＰを搭載する。半導体チップＣＨＰとダイパッドＤＰとは、例えば、ダイアタッチフィルム（図示せず）や接着材（図示せず）などによって固着している。
【００８０】
その後、図３０に示すように、半導体チップＣＨＰに形成されているパッドＰＤとインナリードＩＬとをワイヤＷで電気的に接続する。ここで、本実施の形態２では、ダイシング領域ＤＲ（端部）において隙間がなくなるように構成されているので、裏面研削時に発生する研削くずが半導体ウェハＷＦの主面に入り込むことを防止できる。したがって、研削くずが半導体ウェハＷＦの主面側に入り込んで、半導体ウェハＷＦのチップ領域ＣＲに形成されているパッドＰＤに付着することを防止できる。このため、パッドＰＤとワイヤＷとの接着強度を確保することができる。
【００８１】
そして、図３１に示すように、半導体チップＣＨＰ、ワイヤＷ、インナリードＩＬ、ダイパッドＤＰおよび枠部ＦＰを覆うように樹脂ＭＲで封止する。その後、図示しないアウタリードを成形して、図３２に示すような本実施の形態２における半導体装置を製造することができる。
【００８２】
（実施の形態３）
前記実施の形態１では、ダイシング領域ＤＲ（端部）にもダイシング溝ＤＩＴを形成する例について説明したが、本実施の形態３では、ダイシング領域ＤＲ（端部）にはダイシング溝ＤＩＴを形成しない例について説明する。
【００８３】
図３３は、半導体ウェハの一部を拡大した図である。図３３に示すように、拡大した領域には複数のチップ領域ＣＲが形成され、チップ領域ＣＲには複数のパッドＰＤが形成されている。そして、このチップ領域ＣＲを区画するようにダイシング領域ＤＲが形成されている。さらに、半導体ウェハの外周部から所定範囲内に端部領域ＥＲが形成されている。ここで、本実施の形態３では、端部領域ＥＲにダイシング溝が形成されていない点に特徴がある。
【００８４】
図３４は、図３３のＡ−Ａ線で切断した断面図である。図３４に示すように、半導体基板１Ｓには層間絶縁膜ＭＬが形成され、この層間絶縁膜ＭＬ上に表面保護膜ＰＡＳが形成されている。そして、層間絶縁膜ＭＬおよび表面保護膜ＰＡＳを開口するように開口部ＯＰが形成されている。本実施の形態３では、この開口部ＯＰの下層の半導体基板１Ｓ内にダイシング溝が形成されていない。このため前記実施の形態１には劣るが、開口部ＯＰを含む表面保護膜ＰＡＳ上に接着材ＡＤＨを介して保護テープＰＴを貼り付ける際、開口部ＯＰと接着材ＡＤＨの隙間を充分に減らすことができる。この結果、半導体ウェハの裏面研削時に発生する研磨くずが、隙間から半導体ウェハの主面側に混入することを抑制できる。
【００８５】
つまり、開口部ＯＰの下層にダイシング溝を形成する場合には、ダイシング溝の深さの分だけ隙間が大きくなるが、本実施の形態３では、開口部ＯＰの下層にダイシング溝を形成していないので、隙間を充分に小さくすることができるのである。このため、本実施の形態３によれば、隙間から研磨くずが半導体ウェハの主面側に入り込むことを充分抑制することができる。ただし、本実施の形態３においては、前記実施の形態１のような周辺露光が不要となるために、工程を削減できる。
【００８６】
なお、本実施の形態３のように、ダイシング領域ＤＲ（端部）にダイシング溝を形成しないようにするには、例えば、ＭＩＳＦＥＴのシリサイド膜形成工程において、ダイシング領域ＤＲ（端部）の表面にもシリサイド膜を形成することで対応することができる。すなわち、ダイシング領域ＤＲ（端部）における半導体基板１Ｓの表面にシリサイド膜を形成することにより、このシリサイド膜が層間絶縁膜のエッチングの際、エッチングストッパとして機能する。これにより、ダイシング領域ＤＲ（端部）における半導体基板１Ｓの表面にダイシング溝を形成しないようにすることができる。
【００８７】
（実施の形態４）
本実施の形態４では、前記実施の形態３と同様に端部領域ＥＲにダイシング溝が形成されていない点に加えて、開口部ＯＰ内に表面保護膜ＰＡＳを形成する例について説明する。
【００８８】
図３５は、半導体ウェハの一部を拡大した図である。図３５に示すように、拡大した領域には複数のチップ領域ＣＲが形成され、チップ領域ＣＲには複数のパッドＰＤが形成されている。そして、このチップ領域ＣＲを区画するようにダイシング領域ＤＲが形成されている。さらに、半導体ウェハの外周部から所定範囲内に端部領域ＥＲが形成されている。ここで、本実施の形態４では、端部領域ＥＲにダイシング溝が形成されていない点に特徴がある。
【００８９】
図３６は、図３５のＡ−Ａ線で切断した断面図である。図３６に示すように、半導体基板１Ｓには層間絶縁膜ＭＬが形成され、この層間絶縁膜ＭＬ上に表面保護膜ＰＡＳが形成されている。そして、層間絶縁膜ＭＬおよび表面保護膜ＰＡＳを開口するように開口部ＯＰが形成されている。本実施の形態４では、この開口部ＯＰの下層の半導体基板１Ｓ内にダイシング溝が形成されておらず、さらに、開口部ＯＰの内部にも表面保護膜ＰＡＳが埋め込まれている。このため、開口部ＯＰ内を含む表面保護膜ＰＡＳ上に接着材ＡＤＨを介して保護テープＰＴを貼り付ける際、開口部ＯＰと接着材ＡＤＨの隙間を充分に減らすことができる。この結果、半導体ウェハの裏面研削時に発生する研磨くずが、隙間から半導体ウェハの主面側に混入することを抑制できる。
【００９０】
つまり、開口部ＯＰの下層にダイシング溝を形成する場合には、ダイシング溝の深さの分だけ隙間が大きくなるが、本実施の形態４では、開口部ＯＰの下層にダイシング溝を形成していないので、隙間を充分に小さくすることができるのである。さらに、本実施の形態４では、開口部ＯＰの内部にも表面保護膜ＰＡＳを形成しているので、隙間をさらに小さくすることができる。このため、本実施の形態４によれば、隙間から研磨くずが半導体ウェハの主面側に入り込むことを充分抑制することができる。
【００９１】
なお、本実施の形態４のように、ダイシング領域ＤＲ（端部）にダイシング溝を形成しないようにするには、例えば、ＭＩＳＦＥＴのシリサイド膜形成工程において、ダイシング領域ＤＲ（端部）の表面にもシリサイド膜を形成することで対応することができる。すなわち、ダイシング領域ＤＲ（端部）における半導体基板１Ｓの表面にシリサイド膜を形成することにより、このシリサイド膜が層間絶縁膜のエッチングの際、エッチングストッパとして機能する。これにより、ダイシング領域ＤＲ（端部）における半導体基板１Ｓの表面にダイシング溝を形成しないようにすることができる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【００９４】
１Ｓ  半導体基板
ＡＤＨ  接着材
ＣＨＰ  半導体チップ
ＣＮＴ１  コンタクトホール
ＣＲ  チップ領域
Ｄ  ダイサー
ＤＩＴ  ダイシング溝
ＤＰ  ダイパッド
ＤＲ  ダイシング領域
ＥＰＩ  ネガ型感光性ポリイミド樹脂膜
ＥＲ  端部領域
ＥＸＲ１  １ショット
ＥＸＲ２  １ショット
ＦＰ  枠部
ＧＤ  グラインダ
ＩＬ  インナリード
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＬ３  層間絶縁膜
ＬＦ  リードフレーム
Ｌ１  配線
Ｌ２  配線
Ｌ３  配線
ＭＲ  樹脂
ＭＬ  層間絶縁膜
ＭＬ１  モールドライン
ＯＬ  アウタリード
ＯＰ  開口部
ＯＰ１  開口部
ＯＰ２  開口部
ＰＡＳ  表面保護膜
ＰＤ  パッド
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＬＧ３  プラグ
ＰＴ  保護テープ
Ｑ１  ｎチャネル型ＭＩＳＦＥＴ
Ｑ２  ｐチャネル型ＭＩＳＦＥＴ
ＲＡ  領域
ＳＢ  半田ボール
ＳＩＮ  窒化シリコン膜
ＴＥ  端子
ＴＨ２  スルーホール
ＴＨ３  スルーホール
Ｗ  ワイヤ
ＷＢ  配線基板
ＷＦ  半導体ウェハ
【図１】
2010225600.tif 000003
【図２】
2010225600.tif 000004
【図３】
2010225600.tif 000005
【図４】
2010225600.tif 000006
【図５】
2010225600.tif 000007
【図６】
2010225600.tif 000008
【図７】
2010225600.tif 000009
【図８】
2010225600.tif 000010
【図９】
2010225600.tif 000011
【図１０】
2010225600.tif 000012
【図１１】
2010225600.tif 000013
【図１２】
2010225600.tif 000014
【図１３】
2010225600.tif 000015
【図１４】
2010225600.tif 000016
【図１５】
2010225600.tif 000017
【図１６】
2010225600.tif 000018
【図１７】
2010225600.tif 000019
【図１８】
2010225600.tif 000020
【図１９】
2010225600.tif 000021
【図２０】
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【図２１】
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【図２２】
2010225600.tif 000024
【図２３】
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【図２４】
2010225600.tif 000026
【図２５】
2010225600.tif 000027
【図２６】
2010225600.tif 000028
【図２７】
2010225600.tif 000029
【図２８】
2010225600.tif 000030
【図２９】
2010225600.tif 000031
【図３０】
2010225600.tif 000032
【図３１】
2010225600.tif 000033
【図３２】
2010225600.tif 000034
【図３３】
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【図３４】
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【図３５】
2010225600.tif 000037
【図３６】
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