(57)【要約】【課題】メモリセル部のトランジスタのゲート構造と周辺回路部のトランジスタのゲート構造とが異なる半導体装置において、加工途中でメモリセル部の高さと周辺回路部の高さをほぼ揃える。【解決手段】半導体基板１上に周辺回路部用のゲート絶縁膜１０、１２を形成する工程と、ゲート絶縁膜１０、１２上に周辺回路部用のポリシリコン膜１１を形成する工程と、ポリシリコン膜１１及びゲート絶縁膜１０のうちのメモリセル部に対応する部分を除去する工程と、半導体基板１上にメモリセル部用のトンネル絶縁膜６、チャージトラップ膜７およびパッドシリコン酸化膜１５を積層形成する工程と、パッドシリコン酸化膜１５上にパッドアモルファスシリコン膜１６を形成する工程と、パッドアモルファスシリコン膜１６のうちの周辺回路部に対応する部分を除去する工程とを備え、パッドアモルファスシリコン膜１６を除去したときに、メモリセル部の高さと周辺回路部の高さがほぼ等しくなるように、ポリシリコン膜１１の膜厚を設定した。【選択図】図７
2010225993.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルトランジスタが形成されるメモリセル部および周辺回路トランジスタが形成される周辺回路部を有する半導体基板上に周辺回路部用のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に周辺回路部用のポリシリコン膜を形成する工程と、
前記ポリシリコン膜及び前記ゲート絶縁膜のうちの前記メモリセル部に対応する部分を除去する工程と、
前記半導体基板上にメモリセル部用のトンネル絶縁膜、チャージトラップ膜およびパッドシリコン酸化膜を積層形成する工程と、
前記パッドシリコン酸化膜上にパッドアモルファスシリコン膜を形成する工程と、
前記パッドアモルファスシリコン膜のうちの前記周辺回路部に対応する部分を除去する工程とを備え、
前記パッドアモルファスシリコン膜を除去したときに、前記メモリセル部の高さと前記周辺回路部の高さがほぼ等しくなるように、前記ポリシリコン膜の膜厚を設定したことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板上にマスクとしてのシリコン窒化膜を形成する工程と、
前記シリコン窒化膜をマスクとして素子分離溝を形成する工程と、
前記素子分離溝にシリコン酸化膜を埋め込む工程と、
前記シリコン窒化膜をストッパとしてＣＭＰにより前記シリコン酸化膜を平坦化する工程と、
前記シリコン窒化膜の下面よりも手前まで前記シリコン酸化膜をエッチングする工程と、
前記シリコン窒化膜を除去する工程と、
メモリセル部の前記素子分離溝内のシリコン酸化膜をエッチングしてこのシリコン酸化膜の上面の高さと前記パッドシリコン酸化膜の上面の高さが揃うようにする工程と、
メモリセル部の前記パッドアモルファスシリコン膜を除去する工程と、
メモリセル部の前記パッドシリコン酸化膜を除去する工程と、
前記半導体基板の全面にメモリセル部用のブロック絶縁膜膜およびメモリセル部用のメタル電極膜を形成する工程と、
前記周辺回路部のポリシリコン膜上の全ての膜を除去する工程とを備え、
前記ポリシリコン膜上の全ての膜を除去したときに、前記メモリセル部の高さと前記周辺回路部の高さがほぼ等しくなるように構成したことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
メモリセルトランジスタが形成されるメモリセル部および周辺回路トランジスタが形成される周辺回路部を有する半導体基板を備え、
前記メモリセルトランジスタのゲート電極は、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたチャージトラップ膜と、前記チャージトラップ膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたメタル電極膜とを有し、
前記周辺回路トランジスタのゲート電極は、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたポリシリコン膜とを有し、
前記メタル電極膜の上面の高さと、前記ポリシリコン膜の上面の高さとがほぼ等しくなるように構成したことを特徴とする半導体装置。
【請求項４】
前記周辺回路トランジスタの中の一部のトランジスタのゲート電極において、前記ポリシリコン膜上に形成された前記ブロック絶縁膜及びメタル電極膜を一部分残しておき、
前記ポリシリコン膜上に前記残されたブロック絶縁膜及びメタル電極膜を覆うように形成された上層のポリシリコン膜と、
前記上層のポリシリコン膜を前記残されたブロック絶縁膜及びメタル電極膜の上で分断する溝と、
前記上層のポリシリコン膜のうちの前記溝の両側部に接続された２個のコンタクトとを備えたことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記周辺回路トランジスタの中の一部のトランジスタのゲート電極において、前記ポリシリコン膜上に形成された前記ブロック絶縁膜及びメタル電極膜を一部分残しておき、
前記ポリシリコン膜上に前記残されたブロック絶縁膜及びメタル電極膜を覆うように形成された上層のポリシリコン膜と、
前記上層のポリシリコン膜を前記残されたブロック絶縁膜及びメタル電極膜の上で３個に分断する２個の溝と、
前記上層のポリシリコン膜のうちの前記２個の溝の外側部分に接続された第１のコンタクトと、
前記上層のポリシリコン膜のうちの前記２個の溝で挟まれた内側部分に接続された第２のコンタクトとを備えたことを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル部のトランジスタのゲート構造と、周辺回路部のトランジスタのゲート構造とが異なる構成を備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
例えばＭＯＮＯＳ型フラッシュメモリ装置においては、メモリセル部のトランジスタのゲート構造と、周辺回路部のトランジスタのゲート構造とが異なり、周辺回路部にポリシリコンを用いることで、メモリセル部のゲート絶縁膜と周辺回路部のゲート絶縁膜を作り分けている。このような装置の一例が、特許文献１に記載されている。
【０００３】
さて、実際に、メモリセル部のゲート絶縁膜と異なる構造のゲート絶縁膜を周辺回路部に形成しようとすると、加工途中でメモリセル部の高さと周辺回路部の高さが相違して段差が発生し、リソグラフィやＣＭＰ(chemical mechanical polish)などのユニットプロセスが難しくなるという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１３６４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、加工途中でメモリセル部の高さと周辺回路部の高さをほぼ揃えることができる半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置の製造方法は、メモリセルトランジスタが形成されるメモリセル部および周辺回路トランジスタが形成される周辺回路部を有する半導体基板上に周辺回路部用のゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に周辺回路部用のポリシリコン膜を形成する工程と、前記ポリシリコン膜及び前記ゲート絶縁膜のうちの前記メモリセル部に対応する部分を除去する工程と、前記半導体基板上にメモリセル部用のトンネル絶縁膜、チャージトラップ膜およびパッドシリコン酸化膜を積層形成する工程と、前記パッドシリコン酸化膜上にパッドアモルファスシリコン膜を形成する工程と、前記パッドアモルファスシリコン膜のうちの前記周辺回路部に対応する部分を除去する工程とを備え、前記パッドアモルファスシリコン膜を除去したときに、前記メモリセル部の高さと前記周辺回路部の高さがほぼ等しくなるように、前記ポリシリコン膜の膜厚を設定したところに特徴を有する。
【０００７】
本発明の一態様の半導体装置は、メモリセルトランジスタが形成されるメモリセル部および周辺回路トランジスタが形成される周辺回路部を有する半導体基板を備え、前記メモリセルトランジスタのゲート電極は、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたチャージトラップ膜と、前記チャージトラップ膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたメタル電極膜とを有し、前記周辺回路トランジスタのゲート電極は、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたポリシリコン膜とを有し、前記メタル電極膜の上面の高さと、前記ポリシリコン膜の上面の高さとがほぼ等しくなるように構成したところに特徴を有する。
【発明の効果】
【０００８】
本発明によれば、加工途中でメモリセル部の高さと周辺回路部の高さをほぼ揃えることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係るメモリセル領域の電気的構成を示す図
【図２】模式的に示す平面図
【図３】製造工程の一段階を模式的に示す図（その１）
【図４】製造工程の一段階を模式的に示す図（その２）
【図５】製造工程の一段階を模式的に示す図（その３）
【図６】製造工程の一段階を模式的に示す図（その４）
【図７】製造工程の一段階を模式的に示す図（その５）
【図８】製造工程の一段階を模式的に示す図（その６）
【図９】製造工程の一段階を模式的に示す図（その７）
【図１０】製造工程の一段階を模式的に示す図（その８）
【図１１】製造工程の一段階を模式的に示す図（その９）
【図１２】製造工程の一段階を模式的に示す図（その１０）
【図１３】製造工程の一段階を模式的に示す図（その１１）
【図１４】本発明の第２実施形態に係る製造工程の一段階を模式的に示す図（その１）
【図１５】製造工程の一段階を模式的に示す図（その２）
【図１６】製造工程の一段階を模式的に示す図（その３）
【図１７】製造工程の一段階を模式的に示す図（その４）
【図１８】製造工程の一段階を模式的に示す図（その５）
【図１９】本発明の第３実施形態に係る製造工程の一段階を模式的に示す図（その１）
【図２０】製造工程の一段階を模式的に示す図（その２）
【図２１】製造工程の一段階を模式的に示す図（その３）
【図２２】製造工程の一段階を模式的に示す図（その４）
【図２３】本発明の第４実施形態に係る製造工程の一段階を模式的に示す図（その１）
【図２４】製造工程の一段階を模式的に示す図（その２）
【図２５】製造工程の一段階を模式的に示す図（その３）
【図２６】製造工程の一段階を模式的に示す図（その４）
【発明を実施するための最良の形態】
【００１０】
（第１実施形態）
以下、本発明をＭＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１実施形態について、図１ないし図１３を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１２】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１３】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２はメモリセル領域の一部のレイアウトパターンを示す。この図２において、半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。上記活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。この場合、ワード線ＷＬと活性領域３は、格子状に形成されており、例えばワード線ＷＬ３２本を一組とするＮＡＮＤ列を形成している。
【００１５】
また、ＮＡＮＤ列の両端には、それぞれ一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１、ＳＧＬ２が形成されている。一対の選択ゲート線ＳＧＬ１がドレイン側であり、一対の選択ゲート線ＳＧＬ２がソース側である。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ビット線コンタクトＣＢは、ホール配置を１つおきにビット線方向にずらして２列に配置（即ち、隣接するもの同士でビット線方向に交互にずらして２列に配置）されており、これにより所謂チドリ配置される構成となっている。
【００１６】
また、一対の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳがそれぞれ形成されている。ソース線コンタクトＣＳは、ビット線コンタクトＣＢとは異なり、ライン状の１本の溝パターンから構成されたワード線方向に延びるライン状パターンである。
【００１７】
また、上記構成の場合、ＮＡＮＤ列をひとつおきにソース/ドレイン反転させて、ビット線コンタクトＣＢおよびソース線コンタクトＣＳを隣接ＮＡＮＤ列間で共用し、繰り返し配置することにより、セルアレイを形成している。また、ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが形成され、選択ゲート線ＳＧＬ１、２と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１８】
図１３は、上記したＮＡＮＤ型フラッシュメモリ装置の製造工程の途中段階における模式的な断面構造を示すもので、図２中切断線Ａ−Ａで示す部分の断面、即ち、ワード線ＷＬに沿って切断したメモリセル部（ＣＥＬＬ部）の断面と、周辺回路部（ＰＥＲＩ部）の断面とを示している。周辺回路部の中の図１３中の左部が低電圧用トランジスタ領域の断面であり、周辺回路部の中の図１３中の右部が高電圧用トランジスタ領域の断面である。
【００１９】
上記図１３において、シリコン基板１には、活性領域２で挟まれた部分にＳＴＩ（shallow trench isolation）３を形成するためのトレンチ（素子分離溝）４が形成されている。トレンチ４には、シリコン酸化膜（素子分離絶縁膜）５が埋め込み形成されている。
【００２０】
メモリセル部におけるシリコン基板１の活性領域２の上面には、シリコン酸化膜（トンネル絶縁膜）６、シリコン窒化膜（チャージトラップ膜）７が積層形成されている。シリコン窒化膜７とＳＴＩ３のシリコン酸化膜５の上には、アルミナ膜（Ａｌ２Ｏ３、ブロック絶縁膜）８、タンタル窒化膜（ＴａＮ、メタル電極膜）９が積層形成されている。
【００２１】
周辺回路部の低電圧用トランジスタ領域におけるシリコン基板１の活性領域２の上面には、膜厚が薄いシリコン酸化膜（ゲート絶縁膜）１０、ポリシリコン膜（ゲート電極）１１が積層形成されている。また、周辺回路部の高電圧用トランジスタ領域におけるシリコン基板１の活性領域２の上面には、膜厚が厚いシリコン酸化膜（ゲート絶縁膜）１２、ポリシリコン膜（ゲート電極）１１が積層形成されている。
【００２２】
上記構成の場合、メモリセル部の高さ、即ち、タンタル窒化膜９の上面の高さ（位置）と、周辺回路部の高さ、即ち、ポリシリコン膜１１の上面の高さ（位置）とがほぼ揃う（即ち、ほぼ等しくなる）ように構成されている。
【００２３】
更に、タンタル窒化膜９と、ポリシリコン膜１１と、ＳＴＩ３のシリコン酸化膜５の上には、ポリシリコン膜（ワード線ＷＬ）１４が積層形成されている。尚、この後、上記構成の状態から、コンタクトホール、電極形成などの一般的な製造工程を経てＮＡＮＤ型フラッシュメモリ装置が形成される。
【００２４】
次に、上記したＮＡＮＤ型フラッシュメモリ装置のＳＴＩ３を形成する製造工程について、図３ないし図１３を参照して説明する(前後の工程の説明は省略する)。
まず、図３に示すように、シリコン基板１上に低電圧用トランジスタ領域用のゲート絶縁膜（シリコン酸化膜）１０と、高電圧用トランジスタ領域用のゲート絶縁膜（シリコン酸化膜）１２を形成する。具体的には、シリコン基板１における高電圧用トランジスタ領域となる部分をリソグラフィ及びＲＩＥ（reactive ion etching）によりリセスさせておいた状態で、シリコン基板１全体に高電圧用トランジスタ用の膜厚が厚いシリコン酸化膜１２を形成する。
【００２５】
続いて、リソグラフィおよび希フッ酸により、膜厚が厚いシリコン酸化膜１２のうちの低電圧用トランジスタ領域（およびメモリセル部）となる部分を除去した後、その除去した部分に低電圧用トランジスタ用の膜厚が薄いシリコン酸化膜１０を形成する。このとき、先のリセス量を適切に設定しておけば、高電圧用トランジスタ用のシリコン酸化膜１２の上面の高さと低電圧用トランジスタ用のシリコン酸化膜１０の上面の高さとがほぼ揃う（ほぼ等しくなる）（図３参照）。なお、低電圧用トランジスタ用のシリコン酸化膜１０を形成するときに熱酸化法を使うと、高電圧用トランジスタ用のシリコン酸化膜１２の膜厚も若干増加する。
【００２６】
この後、図４に示すように、シリコン酸化膜１０、１２の上面に周辺ゲート電極用のポリシリコン膜（peripoly）１１をＣＶＤ（chemical vapor deposition）により堆積する。このポリシリコン膜１１の膜厚寸法は、後述するパッドアモルファスシリコンを含めたメモリセル部の高さとほぼ揃うような高さになるような膜厚寸法、例えば３５ｎｍに設定する。
【００２７】
続いて、図５に示すように、ポリシリコン膜１１のうちのメモリセル部（今の状態では低電圧用トランジスタ領域になっている）に対応する部分をリソグラフィおよびＲＩＥにより除去する。さらに、膜厚が薄いシリコン酸化膜１０のうちのメモリセル部に対応する部分を希フッ酸により除去する。この段階では、図５に示すように、メモリセル部はシリコン基板１が露出しており、周辺回路部は低電圧用トランジスタ領域用のシリコン酸化膜１０と高電圧用トランジスタ領域用のシリコン酸化膜１２とがポリシリコン膜１１で覆われている。
【００２８】
この後、図６に示すように、熱酸化でシリコン基板１を酸化してシリコン酸化膜（トンネル絶縁膜）６を形成する。このとき、周辺回路部のポリシリコン膜１１の上面も同様に酸化される。続いて、シリコン窒化膜（チャージトラップ膜）７と、パッドシリコン酸化膜１５と、パッドアモルファスシリコン膜１６とをＣＶＤにより形成する。このときも、周辺回路部のポリシリコン膜１１（シリコン酸化膜６）の上面に、これらの膜７、１５、１６が形成される。この場合、パッドシリコン酸化膜１５の膜厚は例えば５ｎｍに設定し、パッドアモルファスシリコン膜１６の膜厚は例えば２５ｎｍに設定している。
【００２９】
尚、パッドシリコン酸化膜１５の膜厚を５ｎｍよりも厚く設定すると、ＳＴＩ落とし込みの際の制御性が悪くなるので、５ｎｍ以下が望ましい。また、パッドアモルファスシリコン膜１６の膜厚は、ハーフピッチ（ＨＰ）の半分以上の値であることが望ましい（本実施形態の場合、ハーフピッチが２０ｎｍであるから、１２ｎｍ以上に設定することが好ましい。一方、ポリシリコン膜１１は後で膜減りするため、初期は３５ｎｍとやや厚めに設定している。更に、パッドアモルファスシリコン膜１６の膜厚は、上記ポリシリコン膜１１とバランスをとる必要があるため、ここでは２５ｎｍとやや厚めに設定する。
【００３０】
次いで、メモリセル部を覆い周辺回路部を開口するようにレジスト（図示しない）のリソグラフィを行い、ＲＩＥにより周辺回路部のポリシリコン膜１１上のパッドアモルファスシリコン膜１６を除去する（図７参照）。この状態では、メモリセル部の高さ（即ち、パッドアモルファスシリコン膜１６の上面の高さ）と、周辺回路部の高さ（即ち、ポリシリコン膜１１ひいてはパッドシリコン酸化膜１５の上面の高さ）とがほぼ揃っている。この場合、正確には、周辺回路部の高さの方がメモリセル部の高さよりも例えば１５ｎｍ程度高く設定されている。
【００３１】
続いて、上記状態で、シリコン基板１の上面の全面にパッドシリコン窒化膜１７をＣＶＤにより堆積し、これをマスク材としてリソグラフィおよびＲＩＥによりＳＴＩ３のトレンチ（素子分離溝）４を形成する（図８参照）。この後、ＣＶＤによりシリコン酸化膜５をＳＴＩ３のトレンチ４に埋め込む。そして、パッドシリコン窒化膜１７をストッパーとしてＣＭＰを実行することにより、余分のシリコン酸化膜５を削り平らにする。次いで、ＲＩＥによりシリコン窒化膜１７の底面よりもやや上の位置までシリコン酸化膜５をエッチバックする。そして、熱燐酸によるウェット処理によりパッドシリコン窒化膜１７を除去する（図９参照）。
【００３２】
この後、リソグラフィによりメモリセル部のレジスト１８を開口し、希フッ酸によるウェット処理によりＳＴＩ３のトレンチ４中のシリコン酸化膜５をエッチバックする。この場合、パッドアモルファスシリコン膜１６の肩からエッチングが進むため、パッドアモルファスシリコン膜１６の膜厚とウェットエッチング時間を制御することにより、トレンチ４中のシリコン酸化膜５の高さを精密に制御することができる。即ち、ＣＭＰの残膜厚やＲＩＥのエッチバック量に左右されずに、トレンチ４中のシリコン酸化膜５の高さを精密に制御することができる。この精密制御により、図１０に示すように、パッドシリコン酸化膜１５の上面の高さと、トレンチ４中のシリコン酸化膜５の上面の高さが揃う（等しくなる）ように構成することができる。
【００３３】
続いて、薬液（コリン）によりパッドアモルファスシリコン膜１６を取り去る。このとき、周辺回路部のポリシリコン膜１１上のパッドシリコン酸化膜１５がウェット薬液からポリシリコン膜１１を保護するので、ポリシリコン膜１１は薬液により取り去られない（図１１参照）。
【００３４】
次いで、セレクトゲート用絶縁膜を形成するため、リソグラフィとＲＩＥによりメモリセル部のうちのセレクトゲート領域のパッドシリコン酸化膜１５とシリコン窒化膜７を除去する（図示しない）。
【００３５】
続いて、希フッ酸によりセレクトゲート酸化膜形成の前処理を行い、セレクトゲート領域のシリコン基板１を露出させる。これは同時に、セレクトゲート領域以外のメモリセル部では、パッドシリコン酸化膜１５を取り去り、シリコン窒化膜７を露出させる。さらに同時にＳＴＩ３のトレンチ４中のシリコン酸化膜５は落とし込まれてシリコン窒化膜７の側面にトレンチ４中のシリコン酸化膜５の上面が来るように、希フッ酸の量をあらかじめ設定する。そして、セレクトゲート用絶縁膜を熱酸化により形成する。このとき、メモリセル部ではシリコン窒化膜７があるため、シリコン基板１の酸化は進まない。周辺回路部では、シリコン窒化膜７を残してある場合、酸化は進まない（図示しない）。
【００３６】
次に、ＣＶＤによりシリコン基板１の全面にアルミナ膜（Ａｌ２Ｏ３、セル用ブロック絶縁膜）８およびタンタル窒化膜（ＴａＮ、セル用メタル電極膜）９を堆積する。続いて、リソグラフィにより周辺回路部のレジスト１９を開口し、ＲＩＥにより周辺回路部のポリシリコン膜１１上の膜（下からシリコン酸化膜６、シリコン窒化膜７、アルミナ膜８、タンタル窒化膜９）をすべて除去する（図１２参照）。
【００３７】
さらに続いて、メモリセル部・周辺回路部共通の電極用ポリシリコン膜１４を堆積し（図１３参照）、そしてマスク材（図示しない）を堆積し、さらにゲート電極加工を行う。この後、引き続く工程を簡単にあげると、ＬＤＤ注入、スペーサー形成、Ｓ／Ｄ注入、ＰＭＤデポ、平坦化、コンタクト形成、配線などの工程があり、これらの工程を経て半導体装置が完成する。
【００３８】
上記構成によれば、メモリセル部のトランジスタのゲート構造と、周辺回路部のトランジスタのゲート構造とが異なる半導体装置（ＭＯＮＯＳ型フラッシュメモリ装置）の製造工程の途中において、図７に示すように、パッドアモルファスシリコン膜１５のうちの周辺回路部に対応する部分を除去したときに、メモリセル部の高さ、即ち、パッドアモルファスシリコン膜１６の上面の高さと、周辺回路部の高さ、即ち、ポリシリコン膜１１ひいてはパッドシリコン酸化膜１５の上面の高さとを、ほぼ等しくする（ほぼ揃える）ことができる。これにより、リソグラフィとＣＭＰが容易になるから、ＳＴＩ３の素子分離溝４の形成が容易になる。
【００３９】
また、 図１３に示すように、メモリセル部のタンタル窒化膜９の上面の高さ（位置）と、周辺回路部のポリシリコン膜１１の上面の高さ（位置）とがほぼ揃う（即ち、ほぼ等しくなる）ように構成され、これによりゲート電極の形成が容易になる。
【００４０】
また、上記構成によれば、図１０、図１１に示すように、パッドシリコン酸化膜１５の上面の高さと、トレンチ４中のシリコン酸化膜５の上面の高さとを揃える（等しくする）ように構成したので、セルトランジスタに高い電界を加えることができる。これは、セルトランジスタ間の電極がセルトランジスタのシリコン基板１に近づくことによりセルトランジスタのフリンジ電界が強まりセルの端部で電界が低下することを抑制できるからである。シリコン酸化膜５の高さが下がりすぎるとセルトランジスタの電極とシリコン基板１がショートしてしまうため、図１０においてシリコン窒化膜７の上面とシリコン酸化膜５の上面が一致するか、ややシリコン酸化膜５の上面のほうが高くなる程度（シリコン窒化膜上面との差は５ｎｍ以下）が望ましい。
【００４１】
（第２実施形態）
図１４ないし図１８は、本発明の第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。また、第１実施形態における図３から図６までに示す各工程は、第２実施形態においても同様に実行され、図７以降の工程が異なる。即ち、第１実施形態では、図７に示すように、ＲＩＥにより周辺回路部のポリシリコン膜１１上のパッドアモルファスシリコン膜１６を除去する工程において、シリコン酸化膜６、シリコン窒化膜７およびパッドシリコン酸化膜１５をポリシリコン膜１１上に残すように構成したが、第２実施形態では、シリコン酸化膜６、シリコン窒化膜７およびパッドシリコン酸化膜１５をポリシリコン膜１１上から除去した。以下、この第２実施形態について、具体的に説明する。
【００４２】
まず、図１４に示すように、ＲＩＥにより周辺回路部のポリシリコン膜１１上のパッドアモルファスシリコン膜１６を除去するときに、ポリシリコン膜１１上の３つの膜、即ち、シリコン酸化膜６、シリコン窒化膜７およびパッドシリコン酸化膜１５をすべて除去する。そして、後にアモルファスシリコン膜１６を剥離する工程でポリシリコン膜１１を薬液から保護するために、シリコン基板１の全面にシリコン酸化膜２０を形成（デポ）しておく。
【００４３】
この状態では、メモリセル部の高さ、即ち、パッドアモルファスシリコン膜１６（シリコン酸化膜２０）の上面の高さと、周辺回路部の高さ、即ち、ポリシリコン膜１１（シリコン酸化膜２０）の上面の高さとがほぼ揃っている（ほぼ等しい）。この場合、周辺回路部の高さの方がメモリセル部の高さよりも少しくらい（例えば数ｎｍ程度）高く構成しても良い。
【００４４】
続いて、上記状態で、シリコン基板１の上面の全面にパッドシリコン窒化膜１７をＣＶＤにより堆積し、これをマスク材としてリソグラフィおよびＲＩＥによりＳＴＩ３のトレンチ（素子分離溝）４を形成する（図１５参照）。この後、ＣＶＤによりシリコン酸化膜５をＳＴＩ３のトレンチ４に埋め込む。そして、パッドシリコン窒化膜１７をストッパーとしてＣＭＰを実行することにより、余分のシリコン酸化膜５を削り平らにする（図１５参照）。
【００４５】
次いで、ＲＩＥによりシリコン窒化膜１７の底面よりもやや上の位置までシリコン酸化膜５をエッチバックする。そして、熱燐酸によるウェット処理によりパッドシリコン窒化膜１７を除去する（図１６参照）。
【００４６】
この後、リソグラフィによりメモリセル部のレジスト１８を開口し、希フッ酸によるウェット処理によりＳＴＩ３のトレンチ４中のシリコン酸化膜５をエッチバックする。この場合、パッドアモルファスシリコン膜１６上のシリコン酸化膜２０の上面と、トレンチ４中のシリコン酸化膜５の側面との交点からエッチングが進むため、パッドアモルファスシリコン膜１６の膜厚とウェットエッチング時間を制御することにより、トレンチ４中のシリコン酸化膜５の高さを精密に制御することができる。即ち、ＣＭＰの残膜厚やＲＩＥのエッチバック量に左右されずに、トレンチ４中のシリコン酸化膜５の高さを精密に制御できる。この精密制御により、図１７に示すように、パッドシリコン酸化膜１５の上面の高さと、トレンチ４中のシリコン酸化膜５の上面の高さとが揃う（等しくなる）ように構成することができる。
【００４７】
続いて、薬液（コリン）によりパッドアモルファスシリコン膜１６を取り去る。このとき、周辺回路部のポリシリコン膜１１上のシリコン酸化膜２０がウェット薬液からポリシリコン膜１１を保護するので、ポリシリコン膜１１は薬液により取り去られない（図１８参照）。
【００４８】
次いで、セレクトゲート用絶縁膜を形成するため、リソグラフィとＲＩＥによりメモリセル部のうちのセレクトゲート領域のパッドシリコン酸化膜１５とシリコン窒化膜７を除去する（図示しない）。
【００４９】
続いて、希フッ酸によりセレクトゲート酸化膜形成の前処理を行い、セレクトゲート領域のシリコン基板１を露出させる。これは同時に、セレクトゲート領域以外のメモリセル部では、パッドシリコン酸化膜１５を取り去り、シリコン窒化膜７を露出させる。さらに同時にＳＴＩ３のトレンチ４中のシリコン酸化膜５は落とし込まれてシリコン窒化膜７の側面にトレンチ４中のシリコン酸化膜５の上面が来るように、希フッ酸の量をあらかじめ設定する。そして、セレクトゲート用絶縁膜を熱酸化により形成する。このとき、メモリセル部ではシリコン窒化膜７があるため、シリコン基板１の酸化は進まない。周辺回路部では、ポリシリコン膜１１の表面が酸化される（図示しない）。
【００５０】
次に、ＣＶＤによりシリコン基板１の全面にアルミナ膜（セル用ブロック膜）８およびタンタル窒化膜（セル用メタル電極膜）９を堆積する。続いて、リソグラフィにより周辺回路部のレジスト１９を開口し、ＲＩＥにより周辺回路部のポリシリコン膜１１上の膜（下からシリコン酸化膜２０、アルミナ膜８、タンタル窒化膜９）をすべて除去する（図１２参照）。そして、これ以降の工程は、第１実施形態と同じである。
【００５１】
ところで、第１実施形態においては、パッドシリコン窒化膜１７を熱燐酸にて除去する際に（図８、図９参照）、シリコン酸化膜のごみが出るおそれがあった。パッドシリコン窒化膜１７をストッパーとしてＣＭＰを実行した際、シリコン基板１（ウエハー）の中央部におけるパッドシリコン窒化膜１７の削れ量よりシリコン基板１（ウエハー）の周辺部におけるパッドシリコン窒化膜１７の削れ量が大きくなることにより、周辺部のパッドシリコン窒化膜１７が薄くなることがある。この状態でシリコン基板１（ウエハー）の中央部におけるパッドシリコン窒化膜１７の膜厚分だけシリコン酸化膜５をエッチングすると、シリコン基板１（ウエハー）の周辺部においてはシリコン酸化膜５の上面の高さがパッドシリコン酸化膜１５の底面の高さより低くなりシリコン窒化膜７の側面が露出することになる。この状態でパッドシリコン窒化膜１７を熱燐酸処理にてウエットエッチングすると、シリコン基板１（ウエハー）の周辺部において側面が露出したシリコン窒化膜７をもエッチングし、シリコン窒化膜７上のパッドシリコン酸化膜１５が剥がれてごみを発生することになる。
【００５２】
これに対して、上記第２実施形態によれば、シリコン酸化膜６、シリコン窒化膜７およびパッドシリコン酸化膜１５をポリシリコン膜１１上から予め除去する（図１４参照）ように構成したので、周辺回路部のポリシリコン膜１１上の膜をすべて除去するときに、シリコン酸化膜のごみが出ることを防止できる。
【００５３】
（第３実施形態）
図１９ないし図２２は、本発明の第３実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。第１実施形態では、図１２の工程においてポリシリコン膜１１上からアルミナ膜（Ａｌ２Ｏ３、セル用ブロック膜）８をすべて除去したが、第３実施形態では、上記アルミナ膜８を一部残すことにより、周辺回路部の高電圧トランジスタ領域に抵抗素子を作成する。
【００５４】
具体的には、図１９に示すように、レジストマスク（図示しない）を用いてポリシリコン膜１１上にタンタル窒化膜９、アルミナ膜８、シリコン窒化膜７、シリコン酸化膜６を残しておき、その上に電極用ポリシリコン膜（ＧＣ−Ｐｏｌｙ）１４とキャップシリコン窒化膜（ＣＡＰ−ＳｉＮ）２１を堆積する。
【００５５】
次に、ゲート電極加工の工程において、まず、図２０に示すように、キャップシリコン窒化膜２１をＲＩＥにより加工する。続いて、メモリセル部の電極用ポリシリコン膜１８をＲＩＥにより加工した後、周辺回路部の電極用ポリシリコン膜１４をＲＩＥにより加工する（図２１参照）。
【００５６】
次いで、ループカットの工程でキャップシリコン窒化膜１９、電極用ポリシリコン膜１４、タンタル窒化膜９、アルミナ膜８をＲＩＥにより加工して分断し、分断溝２２を形成する。この後、全面に層間絶縁膜２３を堆積し、上記分断溝２２を層間絶縁膜２３で埋める。続いて、分断部分の両側の電極用ポリシリコン膜１４に接続するようにコンタクト（Ｗ）２４、２５を形成する。
【００５７】
これにより、タンタル窒化膜９、アルミナ膜８、シリコン窒化膜７およびシリコン酸化膜６の下方のポリシリコン膜１１を抵抗素子として使用することができる。このような構成の第３実施形態によれば、抵抗素子を形成するための特別な工程の付加が不要となり、製造コストの増加を防止できる。
【００５８】
（第４実施形態）
図２３ないし図２６は、本発明の第４実施形態を示すものである。尚、第３実施形態と同一構成には、同一符号を付している。第４実施形態では、ポリシリコン膜１１上にアルミナ膜（Ａｌ２Ｏ３、セル用ブロック膜）８を一部残すことにより、周辺回路部の低電圧トランジスタ領域に容量素子を作成する。
【００５９】
具体的には、第３実施形態と同様にして、図２３に示すように、レジストマスクを用いてポリシリコン膜１１上にタンタル窒化膜９、アルミナ膜８、シリコン窒化膜７、シリコン酸化膜６を残しておき、その上に電極用ポリシリコン膜（ＧＣ−Ｐｏｌｙ）１４とキャップシリコン窒化膜（ＣＡＰ−ＳｉＮ）２１を堆積する。
【００６０】
次に、ゲート電極加工の工程において、まず、図２４に示すように、キャップシリコン窒化膜２１をＲＩＥにより加工する。続いて、メモリセル部の電極用ポリシリコン膜１４をＲＩＥにより加工した後、周辺回路部の電極用ポリシリコン膜１４およびポリシリコン膜１１をＲＩＥにより加工する（図２５参照）。次いで、ループカットの工程でキャップシリコン窒化膜２１、電極用ポリシリコン膜１４、タンタル窒化膜９、アルミナ膜８、シリコン窒化膜７、シリコン酸化膜６をＲＩＥにより加工して２か所で分断し、分断溝２６、２７を形成する。
【００６１】
この後、全面に層間絶縁膜２３を堆積し、上記分断溝２６、２７を層間絶縁膜２３で埋める。続いて、分断溝２６の両側の電極用ポリシリコン膜１４に接続するようにコンタクト（Ｗ）２８、２９を形成する。更に、分断溝２７の図２６中の右側において、層間絶縁膜２３およびシリコン酸化膜（ゲート絶縁膜）１０を貫通してシリコン基板１に接続するようにコンタクト（Ｗ）３０を形成する。
【００６２】
これにより、コンタクト２８とコンタクト２９の間に１個の容量素子が形成され、コンタクト２８とコンタクト３０の間に１個の容量素子が形成される。これら２個の容量素子は、コンタクト２８を共通接続点としている。このような構成の第４実施形態によれば、面積効率の良い容量素子を形成することが可能となり、チップサイズを縮小することができる。
【００６３】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００６４】
ＭＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置に適用したが、ＴＡＮＯＳ型またはＳＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置やＮＯＲ型フラッシュメモリ装置に適用しても良い。
【符号の説明】
【００６５】
図面中、１はシリコン基板（半導体基板）、２は活性領域、３はＳＴＩ、４はトレンチ（素子分離溝）、５はシリコン酸化膜、６はシリコン酸化膜（トンネル絶縁膜）、７はシリコン窒化膜（チャージトラップ膜）、７はアルミナ膜（ブロック絶縁膜）、９はタンタル窒化膜、１０はシリコン酸化膜（ゲート絶縁膜）、１１はポリシリコン膜、１２はシリコン酸化膜（ゲート絶縁膜）、１５はパッドシリコン酸化膜、１６はパッドアモルファスシリコン膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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