(57)【要約】      （修正有）【課題】光センサ内の光駆動回路の出力分解能を向上させる。【解決手段】光センサ回路は、アナログ測定データを生成する光学回路１０と、アナログ測定データを検出し、アナログ測定データをデジタル測定データに変換する検出器回路２０と、デジタル測定データを復調し、その後、復調されたデジタル測定データに基づいてセグメント化デジタル信号を生成する信号処理回路３０とを備える。光センサ回路は、セグメント化デジタル信号に基づいてアナログ駆動信号を生成する光学駆動回路４０をさらに備える。そして、アナログ駆動信号が使用されて光学回路が駆動される。【選択図】図１
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【特許請求の範囲】
【請求項１】
光センサシステムであって、
アナログ測定データを生成するように構成される光学回路（１０）と、
前記アナログ測定データを検出し、前記アナログ測定データをデジタル測定データに変換するように構成される検出器回路（２０）と、
前記デジタル測定データを復調し、前記復調されたデジタル測定データに基づいてセグメント化されたデジタル信号を生成するように構成される信号処理回路（３０）と、
前記セグメント化されたデジタル信号に基づいてアナログ駆動信号を生成するように構成される光学駆動回路（４０）であって、前記アナログ駆動信号が前記光学回路を駆動するために使用される、光学駆動回路（４０）と、
を備える、光センサシステム。
【請求項２】
閉ループである、請求項１に記載のシステム。
【請求項３】
光センサ内の光駆動回路の出力分解能を向上させる方法であって、
光回路からアナログ測定データを受信するステップ（５２）、
前記受信されたアナログ測定データをデジタル測定データに変換するステップ（５４）、
前記デジタル測定データに基づいてセグメント化されたデジタル信号を生成するステップ（５４）、及び
前記セグメント化されたデジタル信号に基づいてアナログ駆動信号を生成するステップであって、前記アナログ駆動信号が前記光回路を駆動するために使用される、生成するステップ（６０）、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的にはジャイロシステムに関し、より詳細には干渉方式光ファイバジャイロ（ＩＦＯＧ）において光信号を変調することに関する。
【背景技術】
【０００２】
回転速度又は回転軸周りの角速度における変化を測定するためにジャイロが使用されてきた。基本的な従来の光ファイバジャイロ（ＦＯＧ）は、光源と、ビーム生成装置と、感知軸の周りのエリアを取り囲むビーム生成装置に結合される光ファイバのコイルとを備える。ビーム生成装置は複数の光ビームをコイル内に送る。これらの光ビームは時計回り（ＣＷ）方向及び反時計回り（ＣＣＷ）方向に光ファイバのコアに沿って伝搬し、両方とも最終的には光検出器（たとえば、光検出システムに電気的に結合されるフォトダイオード）に入射する。多数のＦＯＧが、光をファイバの中実ガラスコアに沿って伝導するガラス系光ファイバを利用する。これらの２つの反対伝搬（counter-propagating）（たとえばＣＷ及びＣＣＷ）ビームは、１つの回転閉光路又はループを伝搬して回る間に異なる光路長を経験する。たとえば、感知軸を中心とした回転は一方の回転方向において光路長を増大し、他方の回転方向において光路長を低減する。２つの光路長における差は、両方の回転方向の光ビーム間に位相シフトを導入する（すなわちサニャック効果）。この差は、囲まれているエリアに垂直である回転速度に比例する。
【０００３】
ループにおける反対伝搬光ビーム間の位相差は典型的には、バイアス信号生成器に結合される光位相変調器を使用して、回転検出に対する感度を増大するために変調される。光位相変調器は、光検出システムからのフィードバックループにおいて動作して、感知軸を中心とした回転からもたらされる、反対伝搬光ビーム間の位相シフト差を相殺するのに十分な負のフィードバックを提供することができる。一例では、位相感知検出器が光検出器出力電流を表す信号を受信し、光検出器に入射する光ビームの相対的位相の指示を提供する。変調周波数において位相感知検出器によって復元されるあらゆる重要な信号内容は回転速度に比例する。
【０００４】
位相感知検出器からの信号を使用して、一方の光ビームを他方のビームに対して位相シフトし、互いに同位相の反対伝搬ビームをもたらすことができる。たとえば、位相感知検出器からの信号を、積分器のような累算器を有するサーボエレクトロニクスに供給することができる。回転中に生成された位相差に応じて、サーボエレクトロニクスは、一方の光ビームを他方のビームに対して位相シフトするための信号を供給する。フィードバックループのデジタル実装においては、（たとえば位相検波器による使用のために）アナログ／デジタル変換器（ＡＤＣ）が光検出器のアナログ出力をデジタルの対応するものに変換し、デジタル／アナログ変換器（ＤＡＣ）が、光位相変調器を介する位相シフトのためにサーボエレクトロニクスからのデジタル信号をアナログ信号に変換する。
【０００５】
非常に低い回転速度及びほぼゼロ度（±或る所定の値）の位相の検出においては、ジャイロスコープは概して位相検出に対する感度がより低い。この領域は「不感帯」と呼ばれ、不感帯誤差は幾つかの理由から生じ得る。不感帯の１つの原因は、サーボエレクトロニクスからのデジタル信号をＤＡＣに供給する前により低いビット値に切り捨てることから生じる。この切り捨ては、振動の存在下で調整されて速度誤差となる（rectify into rate error）可能性がある非対称性を導入する可能性もある。加えて、ループ誤差が、適切な位相シフトに収束するのに著しい量の時間を要する場合があり、この収束の時間は、ＤＡＣに供給される信号の切り捨てによってさらに延長される場合がある。
【０００６】
上記で論じた光ファイバジャイロのような閉ループ光センサは典型的には、光学集積回路（ＩＯＣ）変調構成要素を含む。この構成要素は、単一の高分解能デジタル／アナログ変換器（ＤＡＣ）から受信される、１２ビット〜１６ビットの切り捨てられる信号によって駆動される。これらのセンサの分解能計量は実質的に、該センサのＩＯＣ駆動構成要素内の１つのみの高分解能ＤＡＣの使用に関連付けられるデータ切り捨てによって制限される。高精度の用途では、これらの切り捨て信号は望ましくない不感帯誤差をもたらす可能性がある。たとえば、１２ビット分解能ＤＡＣの最下位ビットが数百度／時間のバイアス誤差にまでなる。長時間にわたって閉ループアーキテクチャはゼロに平均化するバイアス誤差を維持するが、角度白色雑音（angle white noise）に関しては量子化誤差が残る。
【０００７】
閉ループ光ファイバジャイロにおいてビット分解能を向上させるのに利用される１つの解決策は、ＩＯＣ駆動装置においてより高い分解能のＤＡＣを採用することである。残念ながら、これらの高分解能変換器は高価であり、依然として２３ビット分解能をはるかに下回る切り捨てを必要とする。光ファイバジャイロのＩＯＣ駆動回路内の単一のＤＡＣの使用に関連付けられる切り捨て誤差を低減するのに利用される別の解決策は、信号処理又は駆動構成要素に雑音及び平均化を導入する技法を実施することである。残念ながら、このような技法は不可避的に、特定の望ましくない雑音を変換器構成要素にもたらす。この望ましくない雑音は、一貫性のないセンサ出力及び低減したシステムスループットを引き起こす可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、閉ループ誤差を低減する閉ループ光センサを提供することが望ましい。さらに、本発明の他の望ましい特徴及び特性は、添付の図面及び本発明のこの背景技術と共に考慮される本発明の後続の詳細な説明及び添付の特許請求の範囲から明らかとなるであろう。
【課題を解決するための手段】
【０００９】
本発明は、光センサシステム内の光駆動回路の出力分解能を向上させるシステム及び方法を提供する。一例の光センサシステムは、アナログ測定データを生成する光学回路と、アナログ測定データを検出し、その後アナログ測定データをデジタル測定データに変換する検出器回路と、デジタル測定データを復調し、その後、復調されたデジタル測定データに基づいてセグメント化されたデジタル信号を生成する信号処理回路と、セグメント化されたデジタル信号に基づいてアナログ駆動信号を生成する光学駆動回路とを備える。アナログ駆動信号が使用されて光学回路が駆動される。
【００１０】
本発明の他の態様によれば、光学駆動構成要素は、セグメント化されたデジタル信号の第１のデジタルデータセグメントを第１のアナログデータセグメントに変換する第１の変換器と、セグメント化されたデジタル信号の第２のデジタルデータセグメントを第２のアナログデータセグメントに変換する第２の変換器とを備える。
【００１１】
本発明のさらなる態様によれば、第１のデジタルデータセグメントは第２のデジタルデータセグメントよりも上位のビットのデータに対応する。
本発明のさらなる態様によれば、光駆動回路は第１のアナログデータセグメント及び第２のアナログデータセグメントを増幅し、その後、これらの増幅されたアナログデータセグメントを合成し、単一のアナログ駆動信号にする。
【００１２】
本発明のさらに他の態様によれば、光駆動回路の生成されたアナログ駆動信号は第１の変換器よりも高い分解能を有する。
本発明のさらに別の態様によれば、生成されたデジタル測定データ及びアナログ駆動信号は、少なくとも１６ビット分解能を有するデータに対応する。
【００１３】
上記概要から容易に理解されるように、本発明は、光センサ内の光駆動構成要素の出力分解能を向上させる手段を提供する。
本発明の好ましい実施形態及び代替の実施形態を、以下の図面を参照して以下において詳細に説明する。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に従って形成される閉ループ光ファイバジャイロのブロック図を示す。
【図２】本発明の一実施形態に従って形成されるＩＯＣ駆動構成要素のブロック図を示す。
【図３】本発明の一実施形態に従って形成されるＩＯＣ駆動装置内のセグメント化されたＤＡＣ構成要素のブロック図を示す。
【図４】本発明の一実施形態に従って形成されるＩＯＣ駆動装置内の利得回路を示す。
【図５】本発明の一実施形態に従って形成されるＩＯＣ駆動装置に関連付けられるプロセスのフロー図を示す。
【発明を実施するための形態】
【００１５】
本発明は、光センサ装置内の光駆動回路の出力分解能を向上させるシステム及び方法に関する。少なくとも１つの実施形態によれば、光駆動回路の出力ビット分解能は、光駆動回路内の２つの別個の変換器構成要素間のデータ変換をセグメント化することによって大幅に増大することができる。
【００１６】
図１は、本発明の一実施形態に従って形成される光センサ８の閉ループアーキテクチャを示している。閉ループセンサ８は、光集積回路（ＩＯＣ）１０と、光検出回路（ＰＤＣ）２０と、信号処理回路（ＳＰＣ）３０と、光学駆動回路（ＯＤＣ）４０とを備える。閉ループ光センサ８は、任意の数の異なるタイプの閉ループセンサのうちの１つ、たとえば閉ループ光ファイバセンサ及びジャイロとすることができる。
【００１７】
光センサ８が閉ループ光ファイバジャイロとして実装される場合、センサ８は、ＩＯＣ１０の光ファイバコイルを反対方向（たとえば、時計回り方向及び反時計回り方向）に進んで回る２つの光のビーム間の位相差を求めることによって、角速度又は特定の回転軸周りの速度を測定する。ＩＯＣ１０のアナログ光出力はＰＤＣ２０に通信される。このＰＤＣにおいて、アナログ光出力は増幅されて、デジタル位相シフトデータに変換される。次に、ＰＤＣ２０のデジタル位相シフトデータはジャイロのＳＰＣ３０に通信される。このＳＰＣにおいて、デジタル位相シフトデータは復調及び検出されて、ＯＤＣ４０に通信される。次に、ＯＤＣ４０は、復調されたデジタル位相シフトデータをアナログ形式に変換し、アナログデータを増幅し、次いで、増幅されたアナログデータをフィードバックループを通じてＩＯＣ１０に通信する。
【００１８】
光ファイバジャイロによって測定されるビット分解能は、データ変換及び後続の信号処理の前では、２３ビットにまで高くすることができる。たとえば、従来の非セグメント化ＩＯＣ駆動装置は、位相シフトを２３ビット分解能で測定し、次いで、ＳＰＣ３０において生じる切り捨て処理ステップ中にこの分解能を１６ビット未満に低下させる。これらのシステムでは、ビットデータは、ＯＤＣ４０内の単一の高分解能ＤＡＣに通信される前に切り捨てられる。この切り捨ては、データの最下位ビット（ＬＳＢ）の２分の１もの大きさを有する誤差をもたらす可能性がある。ジャイロのループは、この２分の１ＬＳＢデータ誤差を補正しようと試みる場合、１つのＬＳＢだけビット分解能を増大又は低減することしかできない。これは誤差の符号を不正確に変更してしまう。
【００１９】
対照的に、本発明のＳＰＣ３０は、このような切り捨て処理ステップを必要とせず、従来の非セグメント化ＩＯＣ駆動装置に関連付けられる２分の１ＬＳＢデータ誤差を除去する。本発明のＳＰＣ３０は、ＯＤＣ４０内の並列デジタル／アナログ変換器（ＤＡＣ）における処理のために、２３ビットデータを最上位ビット（ＭＳＢ）データ部分（典型的には１０ビット〜１４ビットの長さの範囲を有する）及びＬＳＢデータ部分（残りのビット分解能を含む）にセグメント化する。本発明の代替の一実施形態によれば、ＭＳＢ／ＬＳＢデータセグメント化は、ＳＰＣ３０においてではなくＯＤＣ４０において生じる。次に、ＯＤＣ４０の並列ＤＡＣは、２３ビットのセグメント化されたＭＳＢ／ＬＳＢデータをアナログ信号データに変換し、次いで、ＩＯＣ１０を駆動するためにこの高精度信号データを増幅及び合成する。本発明の一実施形態によれば、アナログ信号データの合成は増幅ステップ前に生じる。
【００２０】
図２は、本発明の一実施形態に従って形成されるＯＤＣ４０を示している。ＯＤＣ４０は、セグメント化されたビデオＤＡＣ（ＳＶＤＡＣ）４２と、利得回路４６と、増幅器構成要素４８とを備える。ＳＶＤＡＣ４２は、２３ビットデジタル信号を表すデータをＳＰＣ３０から受信する。この信号は、ＭＳＢ構成部分とＬＳＢ構成部分とにセグメント化され、次いでＳＶＤＡＣ４２によってアナログ信号に変換される。変換処理後、利得回路４６を利用して、アナログのＭＳＢ信号構成部分及びＬＳＢ信号構成部分とに利得が印加される。利得処理後、アナログ信号は、増幅器４８によって合成されて、ＩＯＣ１０に出力される。本発明の代替の一実施形態によれば、アナログ信号をＩＯＣ１０に出力する前に、アナログ信号が増幅器４８によって合成された後に利得が印加される。別の実施形態によれば、利得処理は、電気利得処理又は光学利得処理のいずれかを含むことができる。
【００２１】
ＳＶＤＡＣ４２の中身を図３に示す。ＳＶＤＡＣ４２はＭＳＢ  ＤＡＣ４３及びＬＳＢ  ＤＡＣ４５を含む。ＭＳＢ  ＤＡＣ４３は、２３ビットデータ信号からセグメント化された最上位ビットのデータを受信及び変換し、ＬＳＢ  ＤＡＣ４５は、同じ２３ビット信号からセグメント化された最下位ビットのデータを受信及び変換する。本発明の一実施形態によれば、ＭＳＢ／ＬＳＢデータセグメント化はＳＰＣ３０において生じる。代替の一実施形態によれば、データセグメント化はＯＤＣ４０内で生じる。一実施形態では、ＭＳＢ  ＤＡＣ及びＬＳＢ  ＤＡＣの両方の変換処理後に、セグメント化されたアナログ信号が利得回路４６に出力される。この利得回路は図４において例示されている。代替の一実施形態によれば、セグメント化されたアナログ信号は増幅器４８に出力される。
【００２２】
図４は、本発明の一実施形態による利得回路４６を示している。利得回路は、受動回路素子Ｒ１、Ｒ２、Ｒ５、Ｒ６、及びＲ９を含むＭＳＢ受動部分と、受動回路素子Ｒ３、Ｒ４、Ｒ７、Ｒ８、及びＲ９を含むＬＳＢ受動部分とを含む。ＭＳＢ受動回路素子は、ＭＳＢ  ＤＡＣ４３のＭＳＢアナログ出力に対する大きな信号利得（たとえば利得＝３．０）を促進するために構成的に選択される。ＬＳＢ受動回路素子は、ＬＳＢ  ＤＡＣ４５からのＬＳＢアナログ出力に対するはるかにより小さい信号利得（たとえば利得＝０．００３）を促進するために構成的に選択される。ＭＳＢ信号及びＬＳＢ信号の両方が利得回路４６から増幅器４８に出力される。この増幅器において、これらの信号は合成されて、（２３ビット精度の）１つの高精度アナログ信号となる。
【００２３】
図５は、本発明の一実施形態による、ＯＤＣ４０によって実行されるプロセスのフロー図を示している。２３ビットデジタルデータ信号がＳＰＣ３０によって処理されてＭＳＢ部分及びＬＳＢ部分にセグメント化された後、プロセスはブロック５０において開始する。ブロック５２において、ＯＤＣ４０がＳＰＣ３０からセグメント化されたビット信号データを受信する。次に、ブロック５４においてＳＶＤＡＣ４２が、ブロック５６における変換処理のために、ＭＳＢデータをＭＳＢ  ＤＡＣ４３に割り当て、ＬＳＢデータをＬＳＢ  ＤＡＣ４５に割り当てる。この変換処理中、ＭＳＢ  ＤＡＣ４３及びＬＳＢ  ＤＡＣ４５は独立して、セグメント化されたデジタル信号をアナログ信号に変換する。次いでブロック５８において、利得回路４６において利得処理が実行される。これによって、ＭＳＢアナログデータの大きな利得及びＬＳＢアナログデータのより小さな利得が促進される。ブロック６０において、ＭＳＢアナログデータ及びＬＳＢアナログデータが合成されて高精度アナログ信号になり、この高精度アナログ信号がＩＯＣ１０を駆動するために使用される。ブロック６２において、駆動処理が終了する。
【図１】
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【図２】
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【図３】
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【図４】
2010038917.tif 000006
【図５】
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【外国語明細書】
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