(57)【要約】【課題】センサ回路を低消費電力化する。【解決手段】センサ回路２は、アノードが電源電位ＶＤＤに接続され、物理量に応じて静電容量が変化するセンサ素子１を構成する可変容量素子ＶＣ１にカソードが接続されたダイオードＤ１と、ゲートが可変容量素子ＶＣ１およびダイオードＤ１のカソードに接続され、ソースが電源電位ＶＤＤに接続され、ドレインが出力端子ＯＵＴに接続されたＰＭＯＳトランジスタＱ１と、第１の端子が可変容量素子ＶＣ１、ダイオードＤ１のカソードおよびＰＭＯＳトランジスタＱ１のゲートに接続され、第２の端子が接地電位に接続された電流制限部Ｉ１と、第１の端子がＰＭＯＳトランジスタＱ１のドレインおよび出力端子ＯＵＴに接続され、第２の端子が接地電位に接続された電流制限部Ｉ２とから構成される。【選択図】  図１
2010281716.tif 000002
【特許請求の範囲】
【請求項１】
入力端子が第１の共通電位に接続され、物理量に応じて静電容量が変化するセンサ素子を構成する可変容量素子に出力端子が接続されたダイオードと、
制御端子が前記可変容量素子および前記ダイオードの出力端子に接続され、入力端子が前記第１の共通電位に接続され、出力端子がセンサ回路の出力端子に接続された第１極性トランジスタと、
第１の端子が前記可変容量素子、前記ダイオードの出力端子および前記第１極性トランジスタの制御端子に接続され、第２の端子が第２の共通電位に接続された第１の電流制限部と、
第１の端子が前記第１極性トランジスタの出力端子および前記センサ回路の出力端子に接続され、第２の端子が前記第２の共通電位に接続された第２の電流制限部とを備えることを特徴とするセンサ回路。
【請求項２】
入力端子が第１の共通電位に接続され、物理量に応じて静電容量が差動で変化するセンサ素子を構成する第１、第２の可変容量素子のうち第１の可変容量素子に出力端子が接続された第１のダイオードと、
入力端子が前記第１の共通電位に接続され、出力端子が前記第２の可変容量素子に接続された第２のダイオードと、
第１の入力端子が前記第１の可変容量素子および前記第１のダイオードの出力端子に接続され、第２の入力端子が前記第２の可変容量素子および前記第２のダイオードの出力端子に接続され、出力端子がセンサ回路の出力端子に接続され、電源端子が前記第１の共通電位に接続された差動信号増幅回路と、
第１の端子が前記第１の可変容量素子、前記第１のダイオードの出力端子および前記差動信号増幅回路の第１の入力端子に接続され、第２の端子が第２の共通電位に接続された第１の電流制限部と、
第１の端子が前記第２の可変容量素子、前記第２のダイオードの出力端子および前記差動信号増幅回路の第２の入力端子に接続され、第２の端子が前記第２の共通電位に接続された第２の電流制限部と、
第１の端子が前記差動信号増幅回路の接地端子に接続され、第２の端子が前記第２の共通電位に接続された第３の電流制限部とを備えることを特徴とするセンサ回路。
【請求項３】
請求項２記載のセンサ回路において、
前記差動信号増幅回路は、
制御端子が前記差動信号増幅回路の第１の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第１極性トランジスタと、
制御端子が前記差動信号増幅回路の第２の入力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２極性トランジスタとから構成されることを特徴とするセンサ回路。
【請求項４】
請求項２記載のセンサ回路において、
前記差動信号増幅回路は、
制御端子が前記差動信号増幅回路の第１の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続された第１の第１極性トランジスタと、
制御端子が前記差動信号増幅回路の第２の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２の第１極性トランジスタと、
制御端子および出力端子が前記第１の第１極性トランジスタの出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続された第１の第２極性トランジスタと、
制御端子が前記第１の第２極性トランジスタの制御端子および出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２の第２極性トランジスタとから構成されることを特徴とするセンサ回路。
【請求項５】
請求項１乃至４のいずれか１項に記載のセンサ回路において、
前記ダイオードは、出力端子と制御端子が接続された第１極性トランジスタで構成されることを特徴とするセンサ回路。
【請求項６】
請求項１乃至５のいずれか１項に記載のセンサ回路において、
前記電流制限部は、制御端子が前記第２の共通電位から第２極性トランジスタの閾値電圧以下の範囲で設定された参照電位または前記第２の共通電位に接続された第２極性トランジスタで構成されることを特徴とするセンサ回路。
【請求項７】
請求項１乃至６のいずれか１項に記載のセンサ回路を搭載したことを特徴とするセンサノード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサノードに用いるセンサ回路に関するものであり、特にセンサ回路の低電力化技術に関するものである。
【背景技術】
【０００２】
振動検出を行う振動センサ用のセンサ回路が使用される従来のセンサノードシステムの構成を図９に示す（例えば、特許文献１参照）。センサノードシステムは、センサノードチップ５０と、受信装置６０とから構成される。センサノードチップ５０は、計測の対象となる物理量を検知するセンサ素子５１と、センサ素子５１が検知した信号を増幅するセンサ回路５２と、センサ回路５２の出力信号をＡ／Ｄ変換して検知データとして出力するＡ／Ｄ変換部５３と、例えば検知データを圧縮する処理や検知データにチップの識別情報を付加する処理等を行うＣＰＵ５４と、ＣＰＵ５４のプログラムを記憶するメモリ５５と、ＣＰＵ５４から出力される検知データを受信装置６０に無線送信する無線部５６と、センサノードチップ５０の各構成に電力を供給する電源５７とを備えている。
【０００３】
従来のセンサ素子５１とセンサ回路５２の回路図を図１０に示す。センサ素子５１の等価回路は、差動構成の可変容量素子Ｃ５１０，Ｃ５１１と２つの容量素子Ｃ５１２，Ｃ５１３とで表される。可変容量素子Ｃ５１０とＣ５１１とが接続される接点は接地電位に接続され、可変容量素子Ｃ５１０，Ｃ５１１のもう一方の接点はそれぞれ容量素子Ｃ５１２，Ｃ５１３を介して電源電位に接続されている。可変容量素子Ｃ５１０と容量素子Ｃ５１２との接点は、センサ回路５２を構成する差動増幅器Ａ５２０の非反転入力端子に接続され、可変容量素子Ｃ５１１と容量素子Ｃ５１３との接点は、差動増幅器Ａ５２０の反転入力端子に接続されている。
【０００４】
このセンサ素子５１とセンサ回路５２の動作について説明する。可変容量素子Ｃ５１０，Ｃ５１１は、ＭＥＭＳプロセスによりシリコンチップ上に微細構造で形成される。具体的には、固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。ここで、２つの可変容量素子Ｃ５１０，Ｃ５１１の静電容量は、差動で変化する。可変容量素子Ｃ５１０と容量素子Ｃ５１２との接点の電圧は、可変容量素子Ｃ５１０と容量素子Ｃ５１２のそれぞれの容量値により電源電圧が分圧された電圧となる。同様に、可変容量素子Ｃ５１１と容量素子Ｃ５１３との接点の電圧は、可変容量素子Ｃ５１１と容量素子Ｃ５１３のそれぞれの容量値により電源電圧が分圧された電圧となる。可変容量素子Ｃ５１０，Ｃ５１１の静電容量は差動で変化するため、差動信号が差動増幅器Ａ５２０に入力されることになり、増幅された信号が差動増幅器Ａ５２０から出力される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−０２４５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図９に示したセンサノードシステムに図１０に示したセンサ回路を適用すると、外部の振動などの物理量を検出している間、センサ回路に定常電流が流れ続けるため、限られたエネルギー源で動作するセンサノードチップの動作時間が短くなってしまうという問題があった。
【０００７】
本発明は、上記課題を解決するためになされたもので、センサ回路を低消費電力化することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のセンサ回路（第１、第２の実施の形態）は、入力端子が第１の共通電位に接続され、物理量に応じて静電容量が変化するセンサ素子を構成する可変容量素子に出力端子が接続されたダイオードと、制御端子が前記可変容量素子および前記ダイオードの出力端子に接続され、入力端子が前記第１の共通電位に接続され、出力端子がセンサ回路の出力端子に接続された第１極性トランジスタと、第１の端子が前記可変容量素子、前記ダイオードの出力端子および前記第１極性トランジスタの制御端子に接続され、第２の端子が第２の共通電位に接続された第１の電流制限部と、第１の端子が前記第１極性トランジスタの出力端子および前記センサ回路の出力端子に接続され、第２の端子が前記第２の共通電位に接続された第２の電流制限部とを備えることを特徴とするものである。
【０００９】
また、本発明のセンサ回路（第３の実施の形態）は、入力端子が第１の共通電位に接続され、物理量に応じて静電容量が差動で変化するセンサ素子を構成する第１、第２の可変容量素子のうち第１の可変容量素子に出力端子が接続された第１のダイオードと、入力端子が前記第１の共通電位に接続され、出力端子が前記第２の可変容量素子に接続された第２のダイオードと、第１の入力端子が前記第１の可変容量素子および前記第１のダイオードの出力端子に接続され、第２の入力端子が前記第２の可変容量素子および前記第２のダイオードの出力端子に接続され、出力端子がセンサ回路の出力端子に接続され、電源端子が前記第１の共通電位に接続された差動信号増幅回路と、第１の端子が前記第１の可変容量素子、前記第１のダイオードの出力端子および前記差動信号増幅回路の第１の入力端子に接続され、第２の端子が第２の共通電位に接続された第１の電流制限部と、第１の端子が前記第２の可変容量素子、前記第２のダイオードの出力端子および前記差動信号増幅回路の第２の入力端子に接続され、第２の端子が前記第２の共通電位に接続された第２の電流制限部と、第１の端子が前記差動信号増幅回路の接地端子に接続され、第２の端子が前記第２の共通電位に接続された第３の電流制限部とを備えることを特徴とするものである。
【００１０】
また、本発明のセンサ回路の１構成例（第４の実施の形態）において、前記差動信号増幅回路は、制御端子が前記差動信号増幅回路の第１の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第１極性トランジスタと、制御端子が前記差動信号増幅回路の第２の入力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２極性トランジスタとから構成されることを特徴とするものである。
また、本発明のセンサ回路の１構成例（第５の実施の形態）において、前記差動信号増幅回路は、制御端子が前記差動信号増幅回路の第１の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続された第１の第１極性トランジスタと、制御端子が前記差動信号増幅回路の第２の入力端子に接続され、入力端子が前記差動信号増幅回路の電源端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２の第１極性トランジスタと、制御端子および出力端子が前記第１の第１極性トランジスタの出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続された第１の第２極性トランジスタと、制御端子が前記第１の第２極性トランジスタの制御端子および出力端子に接続され、入力端子が前記差動信号増幅回路の接地端子に接続され、出力端子が前記差動信号増幅回路の出力端子に接続された第２の第２極性トランジスタとから構成されることを特徴とするものである。
【００１１】
また、本発明のセンサ回路の１構成例において、前記ダイオードは、出力端子と制御端子が接続された第１極性トランジスタで構成されることを特徴とするものである。
また、本発明のセンサ回路の１構成例（第６、第７の実施の形態）において、前記電流制限部は、制御端子が前記第２の共通電位から第２極性トランジスタの閾値電圧以下の範囲で設定された参照電位または前記第２の共通電位に接続された第２極性トランジスタで構成されることを特徴とするものである。
また、本発明のセンサノードは、センサ回路を搭載したことを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、センサ素子の可変容量素子の容量変化をダイオードにより微小な電圧信号に変換し、この電圧信号を極めて大きな出力抵抗の第１極性トランジスタで増幅する。本発明では、第１極性トランジスタを流れる直流電流の経路に第２の電流制限部を挿入することで、第１の共通電位から第２の共通電位に流れる直流電流をサブマイクロアンペア以下に低減することができる。その結果、本発明のセンサ回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。したがって、センサノードチップの電源部の発電量を大きくする必要がなく、発電機構の体積を小さくすることができる。そのため、センサノードチップの小型化が達成され、いままでサイズの制約で埋め込むことができなかった物や人の部分にもセンサノードチップを埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。
【００１３】
また、本発明では、センサ素子の第１、第２の可変容量素子の容量変化を第１、第２のダイオードにより微小な差動の電圧信号に変換し、この差動の電圧信号を差動信号増幅回路で増幅する。本発明では、差動信号増幅回路を流れる直流電流の経路に第３の電流制限部を挿入することで、第１の共通電位から第２の共通電位に流れる直流電流をサブマイクロアンペア以下に低減することができる。その結果、本発明のセンサ回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。
【００１４】
また、本発明では、差動信号増幅回路を第１、第２の第１極性トランジスタと、第１、第２の第２極性トランジスタとから構成することにより、差動信号増幅回路の出力端子に現れるオフセット電圧を制御しやすくすることができ、後段の閾値回路の閾値設定を容易にすることができる。
【００１５】
また、本発明では、電流制限部を、制御端子が第２の共通電位から第２極性トランジスタの閾値電圧以下の範囲で設定された参照電位または第２の共通電位に接続された第２極性トランジスタで構成することにより、第２極性トランジスタの制御端子を参照電位に接続する場合には、センサ回路のセンシング時間を制御することができ、第２極性トランジスタの制御端子を第２の共通電位に接続する場合には、回路面積を小さくすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係るセンサ回路における信号増幅の原理を説明する図である。
【図３】本発明の第２の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図４】本発明の第３の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図５】本発明の第４の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図６】本発明の第５の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
【図７】本発明の第６の実施の形態に係る電流制限部の構成を示す回路図である。
【図８】本発明の第７の実施の形態に係る電流制限部の構成を示す回路図である。
【図９】従来のセンサノードシステムの構成を示すブロック図である。
【図１０】従来のセンサ素子とセンサ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
図１に示す可変容量素子ＶＣ１は、センサ素子１を構成している。可変容量素子ＶＣ１の一端はセンサ素子１の出力端子１０に接続され、他端は接地電位に接続されている。可変容量素子ＶＣ１は、例えば特許文献１に開示されているように周知の素子であり、ＭＥＭＳプロセスによりシリコンチップ上に微細構造で形成され、固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。
【００１８】
センサ回路２は、アノード端子（入力端子）が電源電位ＶＤＤに接続され、カソード端子（出力端子）がセンサ素子１の出力端子１０に接続されたダイオードＤ１と、ゲート端子（制御端子）がセンサ素子１の出力端子１０およびダイオードＤ１のカソード端子に接続され、ソース端子（入力端子）が電源電位ＶＤＤに接続され、ドレイン端子（出力端子）がセンサ回路２の出力端子ＯＵＴに接続されたＰＭＯＳトランジスタＱ１と、第１の端子がセンサ素子１の出力端子１０、ダイオードＤ１のカソード端子およびＰＭＯＳトランジスタＱ１のゲート端子に接続され、第２の端子が接地電位に接続され、第１の端子から第２の端子に流れる電流を制限する第１の電流制限部Ｉ１と、第１の端子がＰＭＯＳトランジスタＱ１のドレイン端子およびセンサ回路２の出力端子ＯＵＴに接続され、第２の端子が接地電位に接続され、第１の端子から第２の端子に流れる電流を制限する第２の電流制限部Ｉ２とから構成される。電流制限部Ｉ１，Ｉ２としては、サブマイクロアンペア以下の電流を流す電流源が使用される。なお、サブマイクロアンペア以下の電流とは、１００ｎＡ以下の電流のことを意味する。
【００１９】
本実施の形態の動作について説明する。図９に示したセンサノードチップに本実施の形態のセンサ素子１およびセンサ回路２を適用する場合、外部振動が入力される前の初期状態において、ダイオードＤ１と第１の電流制限部Ｉ１との接点の電圧は、電源電位ＶＤＤからダイオードＤ１の閾値電圧分降下した電圧となる。
【００２０】
外部からセンサノードチップに振動が加えられると、センサ素子１の可変容量素子ＶＣ１の静電容量が変化する。静電容量の変化により生じた電流値が第１の電流制限部Ｉ１の電流値よりも大きい場合に、ダイオードＤ１と第１の電流制限部Ｉ１との接点において振動の周期と同じ周期の交流の微小な電圧信号が発生する。この信号をＰＭＯＳトランジスタＱ１と第２の電流制限部Ｉ２で増幅する。
【００２１】
この増幅原理について図２を用いて説明する。図２はＰＭＯＳトランジスタＱ１のソース−ドレイン間の電流と電圧の関係を示している。ＰＭＯＳトランジスタＱ１のソース−ドレイン間電流は、第２の電流制限部Ｉ２の電流値に制限される。図２において、Ｉは第２の電流制限部Ｉ２の電流値である。
【００２２】
ＰＭＯＳトランジスタＱ１のソース−ゲート間の電圧は、ダイオードの閾値電圧程度に設定されるため、ＰＭＯＳトランジスタＱ１の出力抵抗は極めて大きく、飽和領域でのドレイン電圧に対するドレイン電流の傾きは極めて小さい。したがって、外部から振動が加えられたことにより、ＰＭＯＳトランジスタＱ１のゲート電圧が例えばΔＶGだけ微小に増加して、ＰＭＯＳトランジスタＱ１のドレイン電流特性が図２の２００から２０１に変化すると、ゲート電圧の微小な変化ΔＶGがＰＭＯＳトランジスタＱ１の極めて大きな出力抵抗によりソース−ドレイン間電圧の変化ΔＶDとして増幅される。以上が、ＰＭＯＳトランジスタＱ１と第２の電流制限部Ｉ２とによる信号の増幅原理である。なお、ＰＭＯＳトランジスタＱ１を流れる直流電流の経路には第２の電流制限部Ｉ２が挿入されているため、直流電流はサブマイクロアンペア以下に抑制される。
【００２３】
以上のように、本実施の形態では、センサ素子１の容量変化をダイオードＤ１により微小な電圧信号に変換し、この電圧信号を極めて大きな出力抵抗のＰＭＯＳトランジスタＱ１で増幅する。本実施の形態では、ＰＭＯＳトランジスタＱ１を流れる直流電流の経路に第２の電流制限部Ｉ２を挿入することで、電源電位ＶＤＤから接地電位に流れる直流電流をサブマイクロアンペア以下に低減することができる。
【００２４】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第１の実施の形態のダイオードＤ１の具体例として、ゲート端子とドレイン端子を接続したＰＭＯＳトランジスタＱ２を用いたものである。ＰＭＯＳトランジスタＱ２のソース端子は電源電位ＶＤＤに接続され、ゲート端子およびドレイン端子はセンサ素子１の出力端子１０および第１の電流制限部Ｉ１の第１の端子に接続されている。その他の構成は第１の実施の形態と同じである。こうして、本実施の形態では、第１の実施の形態で説明した効果を得ることができる。
【００２５】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
図４に示す差動構成の可変容量素子ＶＣ２とＶＣ３とは、センサ素子１を構成している。可変容量素子ＶＣ２とＶＣ３とが接続される接点は接地電位に接続されている。可変容量素子ＶＣ２，ＶＣ３の他端は、それぞれセンサ素子１の第１の出力端子１１、第２の出力端子１２に接続されている。可変容量素子ＶＣ２，ＶＣ３は、ＭＥＭＳプロセスによりシリコンチップ上に微細構造で形成され、それぞれ固定電極と可動電極とを有する。外部から加えられる振動により可動電極が動いて電極間距離が変化すると、静電容量が変化する。２つの可変容量素子ＶＣ２，ＶＣ３の静電容量は、外部から加えられる振動に応じて差動で変化する。
【００２６】
本実施の形態のセンサ回路２は、ソース端子が電源電位ＶＤＤに接続され、ゲート端子およびドレイン端子がセンサ素子１の第１の出力端子１１に接続されたＰＭＯＳトランジスタＱ３と、ソース端子が電源電位ＶＤＤに接続され、ゲート端子およびドレイン端子がセンサ素子１の第２の出力端子１２に接続されたＰＭＯＳトランジスタＱ４と、非反転入力端子がセンサ素子１の第１の出力端子１１とＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子に接続され、反転入力端子がセンサ素子１の第２の出力端子１２とＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子に接続され、電源端子が電源電位ＶＤＤに接続された差動信号増幅回路Ａ１と、第１の端子がセンサ素子１の第１の出力端子１１とＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子に接続され、第２の端子が接地電位に接続され、第１の端子から第２の端子に流れる電流を制限する第１の電流制限部Ｉ３と、第１の端子がセンサ素子１の第２の出力端子１２とＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子に接続され、第２の端子が接地電位に接続され、第１の端子から第２の端子に流れる電流を制限する第２の電流制限部Ｉ４と、第１の端子が差動信号増幅回路Ａ１の接地端子に接続され、第２の端子が接地電位に接続され、第１の端子から第２の端子に流れる電流を制限する第３の電流制限部Ｉ５とから構成される。電流制限部Ｉ３〜Ｉ５としては、サブマイクロアンペア以下の電流を流す電流源が使用される。
【００２７】
本実施の形態の動作について説明する。可変容量素子ＶＣ２の可動電極は外部から加えられる振動に応じて固定電極に近づいたり固定電極から遠ざかったりするので、可変容量素子ＶＣ２の静電容量は増加と減少を交互に繰り返すことになる。ＰＭＯＳトランジスタＱ３と第１の電流制限部Ｉ３の動作、およびＰＭＯＳトランジスタＱ４と第２の電流制限部Ｉ４の動作は、第１の実施の形態におけるダイオードＤ１と第１の電流制限部Ｉ１の動作と同様である。したがって、ＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子と第１の電流制限部Ｉ３との接点に生じる電圧信号は、振動の周期と同じ周期の交流の電圧信号となる。同様に、ＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子と第２の電流制限部Ｉ４との接点に生じる電圧信号も、交流の電圧信号となる。
【００２８】
上記のとおり、可変容量素子ＶＣ２，ＶＣ３の静電容量は差動で変化するので、ＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子と第１の電流制限部Ｉ３との接点に生じる電圧信号と、ＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子と第２の電流制限部Ｉ４との接点に生じる電圧信号とは、位相が１８０°異なる。つまり、これら２つの接点に差動の電圧信号が生じる。
【００２９】
この差動の電圧信号が差動信号増幅回路Ａ１に入力されることになり、増幅された出力信号が差動信号増幅回路Ａ１から出力される。このとき、第３の電流制限部Ｉ５で差動信号増幅回路Ａ１の電流を制限することによって、回路内部のトランジスタの出力抵抗を高めることができ、微小な差動信号を増幅することができる。
本実施の形態では、センサ素子１の可変容量素子ＶＣ２，ＶＣ３を差動構成とすることにより、第１、第２の実施の形態に比べて小さい容量変化でも、振動を検出することができる。
【００３０】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第３の実施の形態において、差動信号増幅回路Ａ１をＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６で構成し、ＰＭＯＳトランジスタＱ５のドレイン端子とＮＭＯＳトランジスタＱ６のドレイン端子との接点から出力信号を取り出すものである。
【００３１】
ＰＭＯＳトランジスタＱ５のソース端子は電源電位ＶＤＤに接続され、ゲート端子はセンサ素子１の第１の出力端子１１とＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子に接続されている。ＮＭＯＳトランジスタＱ６のゲート端子はセンサ素子１の第２の出力端子１２とＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子に接続され、ソース端子は第３の電流制限部Ｉ５の第１の端子に接続されている。
【００３２】
第１の実施の形態と同様に、第３の電流制限部Ｉ５でＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６の電流を制限することによって、ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６のソース−ゲート間の電圧を閾値電圧付近に設定して出力抵抗を高めることができ、微小な差動信号を増幅することができる。
本実施の形態では、第３の実施の形態と同様に、センサ素子１の可変容量素子ＶＣ２，ＶＣ３を差動構成とすることにより、第１、第２の実施の形態に比べて小さい容量変化でも、振動を検出することができる。
【００３３】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図６は本発明の第５の実施の形態に係るセンサ素子およびセンサ回路の構成を示す回路図である。
本実施の形態は、第３の実施の形態において、差動信号増幅回路Ａ１をＰＭＯＳトランジスタＱ７，Ｑ８とＮＭＯＳトランジスタＱ９，Ｑ１０で構成したものである。
【００３４】
ＰＭＯＳトランジスタＱ７のゲート端子はセンサ素子１の第１の出力端子１１とＰＭＯＳトランジスタＱ３のゲート端子およびドレイン端子に接続され、ソース端子は電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＱ８のゲート端子はセンサ素子１の第２の出力端子１２とＰＭＯＳトランジスタＱ４のゲート端子およびドレイン端子に接続され、ソース端子は電源電位ＶＤＤに接続され、ドレイン端子はセンサ回路２の出力端子ＯＵＴに接続されている。ＮＭＯＳトランジスタＱ９のゲート端子およびドレイン端子はＰＭＯＳトランジスタＱ７のドレイン端子に接続され、ソース端子は第３の電流制限部Ｉ５の第１の端子に接続されている。ＮＭＯＳトランジスタＱ１０のゲート端子はＮＭＯＳトランジスタＱ９のゲート端子およびドレイン端子とＰＭＯＳトランジスタＱ７のドレイン端子に接続され、ドレイン端子はセンサ回路２の出力端子ＯＵＴに接続され、ソース端子は第３の電流制限部Ｉ５の第１の端子に接続されている。
【００３５】
本実施の形態では、外部から加えられた振動によって生じた差動信号がＰＭＯＳトランジスタＱ７，Ｑ８に入力され、ＰＭＯＳトランジスタＱ３の電流がＮＭＯＳトランジスタＱ１０の電流に反映されるため、第３の実施の形態に比べて出力端子ＯＵＴに現れるオフセット電圧を制御しやすく、後段の閾値回路（図９の例ではＡ／Ｄ変換部５３）の閾値設定が容易になるという効果がある。
【００３６】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図７は本発明の第６の実施の形態に係る電流制限部の構成を示す回路図である。
本実施の形態は、第１〜第５の実施の形態における電流制限部Ｉ１〜Ｉ５の構成を示すものであり、電流制限部Ｉ１〜Ｉ５の各々をそれぞれＮＭＯＳトランジスタＱ１１で構成するものである。ＮＭＯＳトランジスタＱ１１のドレイン端子が電流制限部Ｉ１〜Ｉ５の第１の端子に相当し、ソース端子が電流制限部Ｉ１〜Ｉ５の第２の端子に相当する。また、ＮＭＯＳトランジスタＱ１１のゲート端子には、参照電圧端子ＲＥＦからＮＭＯＳトランジスタＱ１１の閾値電圧以下の参照電圧が入力される。
【００３７】
本実施の形態では、図示しない参照電圧発生回路から参照電圧を制御することで、電流制限部Ｉ１〜Ｉ５の電流を変化させることができるため、センサ回路のセンシング時間を制御することができるという効果がある。
【００３８】
［第７の実施の形態］
次に、本発明の第７の実施の形態について説明する。図８は本発明の第７の実施の形態に係る電流制限部の構成を示す回路図である。
本実施の形態は、第１〜第５の実施の形態における電流制限部Ｉ１〜Ｉ５の構成を示すものであり、電流制限部Ｉ１〜Ｉ５の各々をそれぞれＮＭＯＳトランジスタＱ１２で構成するものである。ＮＭＯＳトランジスタＱ１２のドレイン端子が電流制限部Ｉ１〜Ｉ５の第１の端子に相当し、ソース端子が電流制限部Ｉ１〜Ｉ５の第２の端子に相当する。また、ＮＭＯＳトランジスタＱ１２のゲート端子は、接地されている。
本実施の形態では、第６の実施の形態に比べて参照電圧を必要としないため、参照電圧発生回路の分だけ回路面積を小さくすることができる。
【００３９】
なお、第１〜第７の実施の形態では、センサ素子１およびセンサ回路２を振動検出に用いる場合について説明しているが、これに限るものではなく、本発明を振動検出以外に適用することも可能である。
【産業上の利用可能性】
【００４０】
本発明は、センサノードに用いるセンサ回路に適用することができる。
【符号の説明】
【００４１】
１…センサ素子、２…センサ回路、ＶＣ１，ＶＣ２，ＶＣ３…可変容量素子、Ｄ１…ダイオード、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ７，Ｑ８…ＰＭＯＳトランジスタ、Ｑ６，Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２…ＮＭＯＳトランジスタ、Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５…電流制限部、Ａ１…差動信号増幅回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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