(57)【要約】【課題】  本発明は、位相比較回路に入力されるクロック信号のうち、第１クロック信号から伝播するクロック信号と、第２クロック信号（ＣＫ２）から伝播するクロック信号との間で、伝搬遅延の差異をなくし、位相差の調整にあたり誤差が抑制される半導体集積回路を提供することを目的とする。【解決手段】  本発明は、第1クロック信号に基づいて動作する第1回路と、第２クロック信号に基づいて動作する第２回路と、第１クロック信号に対応した信号の位相と第２クロック信号に対応した信号の位相とを比較する位相比較回路と、第１クロック信号が位相比較回路に至る経路に介在し、第1クロック信号の電圧レベルを変更する第1のレベルシフト回路と、第２クロック信号が位相比較回路に至る経路に介在し、第１のレベルシフト回路と同じ回路構成を有する第２のレベルシフト回路とを備え、位相比較回路による比較結果に応じて第１クロック信号と第２クロック信号との位相差を調整する。【選択図】図２
2010177786.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧が供給され、第１クロック信号に基づいて動作する第１回路と、
第２電源電圧が供給され、第２クロック信号に基づいて動作する第２回路と、
前記第２電源電圧が供給され、前記第１クロック信号に対応した信号の位相と前記第２クロック信号に対応した信号の位相とを比較する位相比較回路と、
前記第１クロック信号が前記位相比較回路に至る経路に介在し、前記第１クロック信号の電圧レベルを変更する第１のレベルシフト回路と、
前記第２クロック信号が前記位相比較回路に至る経路に介在し、前記第１のレベルシフト回路と同じ回路構成を有する第２のレベルシフト回路とを備え、
前記位相比較回路による比較結果に応じて前記第１クロック信号と前記第２クロック信号との位相差を調整することを特徴とする半導体集積回路。
【請求項２】
前記第１電源電圧に比して前記第２電源電圧が高電圧であり、前記第２クロック信号が前記第２のレベルシフト回路に至る経路に介在し、前記第２クロック信号の電圧レベルを降圧する第１の降圧レベルシフト回路を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
第１電源電圧が供給され、第１クロック信号に基づいて動作する第１回路と、
第２電源電圧が供給され、第２クロック信号に基づいて動作する第２回路と、
前記第２電源電圧が供給され、前記第１クロック信号に対応した信号の位相と前記第２クロック信号に対応した信号の位相とを比較する第１および第２位相比較回路と、
前記第１クロック信号が前記第１位相比較回路に至る経路に介在し、前記第１クロック信号の電圧レベルを昇圧する第１のレベルシフト回路と、
前記第２クロック信号が前記第１位相比較回路に至る経路に介在し、前記第１のレベルシフト回路と同じ回路構成を有する第２のレベルシフト回路と、
前記第１電源電圧に比して前記第２電源電圧が高電圧である場合に前記第１位相比較回路を選択し、前記第２電源電圧に比して前記第１電源電圧が高電圧である場合に前記第２位相比較回路を選択する選択回路とを備え、
前記選択回路に選択される第１または第２位相比較回路の何れかによる比較結果に応じて前記第１クロック信号と前記第２クロック信号との位相差を調整することを特徴とする半導体集積回路。
【請求項４】
前記第２クロック信号が前記第２のレベルシフト回路に至る経路に介在し、前記第２クロック信号の電圧レベルを降圧する第１の降圧レベルシフト回路を備えることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
第１電源電圧が供給され、第１クロック信号に基づいて動作する第１回路と、
第２電源電圧が供給され、第２クロック信号に基づいて動作する第２回路と、
第１電源電圧が供給され、前記第１クロック信号に対応した信号の位相と前記第２クロック信号に対応した信号の位相とを比較する第１位相比較回路と、
第２電源電圧が供給され、前記第１クロック信号の位相と前記第２クロック信号の位相とを比較する第２位相比較回路と、
前記第１電源電圧に比して前記第２電源電圧が高電圧である場合に前記第１位相比較回路を選択し、前記第２電源電圧に比して前記第１電源電圧が高電圧である場合に前記第２位相比較回路を選択する選択回路とを備え、
前記選択回路に選択される第１または第２位相比較回路の何れかによる比較結果に応じて前記第１クロック信号と前記第２クロック信号との位相差を調整することを特徴とする半導体集積回路。
【請求項６】
前記第２クロック信号が前記第１位相比較回路に至る経路に介在し、前記第２クロック信号の電圧レベルを降圧する第２の降圧レベルシフト回路を備えることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記第１クロック信号が前記第２位相比較回路に至る経路に介在し、前記第１クロック信号の電圧レベルを降圧する第３の降圧レベルシフト回路を備えることを特徴とする請求項３乃至６の少なくとも何れか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、一般に半導体集積回路に関し、詳しくは電源電圧が可変制御され、異なる電源電圧で動作する複数の回路ブロックを含んだ半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路を搭載する携帯電話機等の電子機器では、小型化、低消費電力化が進められている。半導体集積回路に対しても消費電力を低減することが要求されている。消費電力の低減を目的として、回路ブロックごとに異なる電源電圧を設計する（以下、「多電源設計」と記す。）ことがある。
【０００３】
図１に示す半導体集積回路１００も、多電源設計がされている半導体集積回路である。図１に示す半導体集積回路１００は、第１電源電圧（ＰＤ１）を使用している第１回路ブロック２０と第２電源電圧（ＰＤ２）を使用している第２回路ブロック３０が混在している。半導体集積回路１００では、第１電源電圧（ＰＤ１）に比して第２電源電圧（ＰＤ２）が高電圧である場合を示す。ここで、第１電源電圧（ＰＤ１）は可変の設定であり、第２電源電圧（ＰＤ２）は固定の設定である。
【０００４】
第１電源電圧（ＰＤ１）で動作している第１回路ブロック２０にはプロセッサコア４０が含まれている。プロセッサコア４０は演算処理を行うＣＰＵの中核部分であり、バッファ５０とフリップフロップ回路１を有している。
【０００５】
第２電源電圧（ＰＤ２）で動作している第２回路ブロック３０には、半導体集積回路１００内部のクロック信号を生成するＰＬＬ回路６０、機能回路７０、位相比較回路３Ａ、及び制御回路８０が含まれている。機能回路７０は、バッファ５５とフリップフロップ回路２を有している。
【０００６】
位相比較回路３Ａには、フリップフロップ回路１に入力される第１クロック信号（ＣＫ１）がレベルシフト回路６を介して遅延される第１遅延クロック信号（ＣＫ１Ｌ）と、フリップフロップ回路２に入力される第２クロック信号（ＣＫ２）とが入力される。ここで、第１電源電圧（ＰＤ１）に比して第２電源電圧（ＰＤ２）が高電圧であるため、第１回路ブロック２０にある第１クロック信号（ＣＫ１）を第２回路ブロック３０にある位相比較回路６に入力するためには、第１クロック信号（ＣＫ１）の電圧レベルを昇圧するレベルシフトが必要となる。レベルシフト回路６は、第１クロック信号（ＣＫ１）の電圧レベルを第１電源電圧（ＰＤ１）から第２電源電圧（ＰＤ２）に昇圧する回路である。位相比較回路３Ａは、入力される両信号の位相差を比較して比較結果を出力する。その比較結果に応じて、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を制御回路８０が調整する。
【０００７】
制御回路８０が位相差を調整する理由は、プロセッサコア４０に備えられているフリップフロップ回路１から機能回路７０に備えられているフリップフロップ回路２へのデータ（ＤＡＴＡ）の受け渡しをする際に、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差が調整されてなければ、データ（ＤＡＴＡ）の受け渡し時に、タイミングがずれ、受け渡しを行うことができない可能性を生じるからである。
【０００８】
【特許文献１】特開２００８−２２７３９７
【特許文献２】再表ＷＯ２００５／００８７７７
【発明の開示】
【発明が解決しようとする課題】
【０００９】
第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差の調整は、位相比較回路３Ａに入力される２つのクロック信号に基づいて行われる。ここで、位相調整を行う対象となるクロック信号は、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）とである。従って、位相比較回路３Ａに入力される２つのクロック信号は、第１クロック信号（ＣＫ1）および第２クロック信号（ＣＫ２）、それぞれのクロック信号と同位相であることが望まれる。しかし、実際に位相比較回路３Ａに入力されるクロック信号は、レベルシフト回路６を介することによって第１クロック信号（ＣＫ１）が遅延した第１遅延クロック信号（ＣＫ１Ｌ）と、第２クロック信号（ＣＫ２）との２つである。
【００１０】
第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差の調整は、レベルシフト回路６によって遅延が生じている分を含めて、制御回路８０により行われることになる。しかしながら、位相比較回路３Ａに入力されるクロック信号のうち、フリップフロップ回路１に入力される第１クロック信号（ＣＫ１）からのクロック信号と、フリップフロップ回路２に入力される第２クロック信号（ＣＫ２）からのクロック信号との間で、クロック信号の伝搬遅延の差異がある以上、位相差の調整には誤差が生じてしまう場合がある。また、その誤差によっては、プロセッサコア４０と機能回路７０との間でデータ（ＤＡＴＡ）の受け渡しに失敗するなどの支障が生じるおそれがあり問題である。
【００１１】
本発明は、上記の課題に鑑み提案されたものであり、位相比較回路３Ａに入力されるクロック信号のうち、フリップフロップ回路１に入力される第１クロック信号（ＣＫ１）から伝播するクロック信号と、フリップフロップ回路２に入力される第２クロック信号（ＣＫ２）から伝播するクロック信号との間で、クロック信号の伝搬遅延の差異をなくし、位相差の調整にあたり誤差が抑制される半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本願に開示される第１の半導体集積回路は、第１電源電圧が供給され、第1クロック信号に基づいて動作する第１回路と、第２電源電圧が供給され、第２クロック信号に基づいて動作する第２回路と、第２電源電圧が供給され、第１クロック信号に対応した信号の位相と第２クロック信号に対応した信号の位相とを比較する位相比較回路と、第１クロック信号が位相比較回路に至る経路に介在し、第1クロック信号の電圧レベルを変更する第1のレベルシフト回路と、第２クロック信号が位相比較回路に至る経路に介在し、第1のレベルシフト回路と同じ回路構成を有する第２のレベルシフト回路とを備え、位相比較回路による比較結果に応じて第１クロック信号と第２クロック信号との位相差を調整する。
【００１３】
第１電源電圧が供給され第１回路に入力される第１クロック信号に対応した信号の位相と、第２電源電圧が供給され第２回路に入力される第２クロック信号に対応した信号の位相とを位相比較回路が比較する際に、第１クロック信号の電圧レベルを第１電源電圧から第２電源電圧に昇圧する第１のレベルシフト回路を介して、第１クロック信号に対応した信号が供給される。第２クロック信号の伝播経路には第1のレベルシフト回路と同じ回路構成を有する第２のレベルシフト回路を備える。これにより、第２クロック信号に対応した信号に、第１クロック信号に対応した信号と同等の遅延を付加する。
【００１４】
これにより、位相比較回路に入力される２つの信号のうち、第１クロック信号に対応する信号については、電圧レベルのレベルシフトの必要性から第１のレベルシフト回路を介することにより、第１のレベルシフト回路による伝播遅延が付加され位相が遅延する。一方、第２クロック信号に対応する信号については、電圧レベルのレベルシフトの必要性はないものの第２のレベルシフト回路を介することにより、第２のレベルシフト回路による伝播遅延が付加されて位相が遅延する。第２のレベルシフト回路は第１のレベルシフト回路と同じ回路構成を有しているので、両信号に付加される位相の遅延は同等になる。位相比較回路に入力される２つの信号の位相差の調整による誤差が軽微なものとなる。
【００１５】
本願に開示される第２の半導体集積回路は、第１電源電圧が供給され、第１クロック信号に基づいて動作する第１回路と、第２電源電圧が供給され、第２クロック信号に基づいて動作する第２回路と、第２電源電圧が供給され、第１クロック信号に対応した信号の位相と第２クロック信号に対応した信号の位相とを比較する第１および第２位相比較回路と、第１クロック信号が第１位相比較回路に至る経路に介在し、第１クロック信号の電圧レベルを昇圧する第１のレベルシフト回路と、第２クロック信号が第１位相比較回路に至る経路に介在し、第１のレベルシフト回路と同じ回路構成を有する第２のレベルシフト回路と、第１電源電圧に比して第２電源電圧が高電圧である場合に第１位相比較回路を選択し、第２電源電圧に比して第１電源電圧が高電圧である場合に第２位相比較回路を選択する選択回路とを備え、選択回路に選択される第１または第２位相比較回路の何れかによる比較結果に応じて第１クロック信号と第２クロック信号との位相差を調整する。
【００１６】
第１電源電圧に比して第２電源電圧が高電圧である場合には、選択回路により第１位相比較回路が選択される。第１電源電圧が供給され第１回路に入力される第１クロック信号に対応した信号の位相と、第２電源電圧が供給され第２回路に入力される第２クロック信号に対応した信号の位相とを第１位相比較回路が比較する際に、第１クロック信号の電圧レベルを第１電源電圧から第２電源電圧に昇圧する第1のレベルシフト回路を介して、第１クロック信号に対応した信号が供給される。第２クロック信号の伝播経路には第１のレベルシフト回路と同じ回路構成を有する第２のレベルシフト回路を備える。これにより、第２クロック信号に対応した信号に、第１クロック信号に対応した信号と同等の遅延を付加して第１位相比較回路に入力する。また、第２電源電圧に比して第１電源電圧が高電圧である場合には、選択回路により第２位相比較回路が選択される。第１回路に入力される第１クロック信号に対応した信号と、第２回路に入力される第２クロック信号に対応した信号とが第２位相比較回路により比較される。
【００１７】
これにより、第１電源電圧に比して第２電源電圧が高電圧である場合には第１の位相比較回路により位相の比較が行われ、第２電源電圧に比して第１電源電圧が高電圧である場合には第２の位相比較回路により位相の比較が行われる。
【００１８】
第１電源電圧に比して第２電源電圧が高電圧である場合には、第１クロック信号に対応する信号については、電圧レベルのレベルシフトの必要性から第１のレベルシフト回路を介することにより、第１のレベルシフト回路による伝播遅延が付加され位相が遅延する。一方、第２クロック信号に対応する信号については、電圧レベルのレベルシフトの必要性はないものの第２のレベルシフト回路を介することにより、第２のレベルシフト回路による伝播遅延が付加されて位相が遅延する。第２のレベルシフト回路は第１のレベルシフト回路と同じ回路構成を有しているので、両信号に付加される位相の遅延は同等になる。第１位相比較回路に入力される２つの信号の位相差の調整による誤差が軽微なものとなる。
【００１９】
第２電源電圧に比して第１電源電圧が高電圧である場合には、第１クロック信号に対応する信号および第２クロック信号に対応する信号は、何れも電圧レベルのレベルシフトの必要性はない。第２位相比較回路に入力される２つの信号の位相の差はなく、位相差の調整による誤差が軽微なものとなる。
【００２０】
本願に開示される第３の半導体集積回路は、第１電源電圧が供給され、第1クロック信号に基づいて動作する第１回路と、第２電源電圧が供給され、第２クロック信号に基づいて動作する第２回路と、第１電源電圧が供給され、第１クロック信号に対応した信号の位相と第２クロック信号に対応した信号の位相とを比較する第１位相比較回路と、第２電源電圧が供給され、第１クロック信号に対応した信号の位相と第２クロック信号に対応した信号の位相とを比較する第２位相比較回路と、第１電源電圧に比して第２電源電圧が高電圧である場合に第１位相比較回路を選択し、第２電源電圧に比して第１電源電圧が高電圧である場合に第２位相比較回路を選択する選択回路とを備え、選択回路に選択される第１または第２位相比較回路の何れかによる比較結果に応じて第１クロック信号と第２クロック信号との位相差を調整する。
【００２１】
第１電源電圧に比して第２電源電圧が高電圧である場合には、選択回路により第１位相比較回路が選択される。第１電源電圧が供給され第１回路に入力される第１クロック信号に対応した信号の位相と、第２電源電圧が供給され第２回路に入力される第２クロック信号に対応した信号の位相とは、第１位相比較回路により比較される。また、第２電源電圧に比して第１電源電圧が高電圧である場合には、制御回路により第２位相比較回路が選択される。第１電源電圧が供給され第１回路に入力される第１クロック信号に対応した信号の位相と、第２電源電圧が供給され第２回路に入力される第２クロック信号に対応した信号の位相とは、第２位相比較回路により比較される。
【００２２】
これにより、第１電源電圧に比して第２電源電圧が高電圧である場合には、第１電源電圧が供給される第１位相比較回路が選択され、第２電源電圧に比して第１電源電圧が高電圧である場合には、第２電源電圧が供給される第２位相比較回路が選択されるので、いずれも場合にも、第１クロック信号に対応する信号および第２クロック信号に対応する信号の電圧レベルをレベルシフトする必要性はない。第１または第２位相比較回路に入力される２つの信号の位相遅延の差はなく、位相差の調整による誤差が軽微なものとなる。
【発明の効果】
【００２３】
本願によれば、位相比較回路に入力されるクロック信号のうち、第１回路に入力される第１クロック信号に対応する信号と、第２回路に入力される第２クロック信号に対応する信号との間で伝搬遅延の差異を抑制することができ、位相差の調整による誤差が抑制される半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２４】
本願に開示される実施形態は、動的電圧・周波数制御（Dynamic Voltage and Frequency Scaling（ＤＶＦＳ））に適用して好適なものである。動的電圧・周波数制御（ＤＶＦＳ）とは、プロセッサコア等が動作する電源電圧と供給されるクロック信号の周波数とを可変制御することである。プロセッサコアが演算処理を行う時に処理速度に応じて最適な電源電圧とクロック信号の周波数を供給することにより、不必要な電力供給を抑止し、消費電力を削減することを目的としている。
【００２５】
プロセッサコアを有する半導体集積回路において動的電圧・周波数制御（ＤＶＦＳ）を実現するため、複数の電源系統を有しておりその少なくとも一系統の電源電圧を可変制御することを可能とする設計（以下、「多電源設計」と記す。）を行うことがある。異なる電源電圧を使用している回路ブロック間の信号を送受信する際に、レベルシフト回路を使用する必要が生じる。
【００２６】
図２を参照し、第１実施形態の構成について説明する。
【００２７】
図２に示す半導体集積回路２００は多電源設計がされている半導体集積回路である。半導体集積回路２００内部にある第１および第２回路ブロック２０、３０は、各々、第１電源電圧（ＰＤ１）と第２電源電圧（ＰＤ２）とが供給される。ここで、第１電源電圧（ＰＤ１）は第２電源電圧（ＰＤ２）より低電圧の範囲で可変であり、第２電源電圧（ＰＤ２）は固定である。
【００２８】
なお、図２において、第１回路ブロック２０とは、ブロック内にある回路が第１電源電圧（ＰＤ１）を給電されて動作することを示し、第２回路ブロック３０とは、ブロック内にある回路が第２電源電圧（ＰＤ２）を給電されて動作することを示す
【００２９】
半導体集積回路２００の外部から供給される元クロック信号（ＣＫ００）が、第２電源電圧（ＰＤ２）が給電されているＰＬＬ回路６０に入力される。ＰＬＬ回路６０はクロック信号（ＣＫ０）を出力する。クロック信号（ＣＫ０）は、第２電源電圧（ＰＤ２）が給電される制御回路８０に入力される。
【００３０】
制御回路８０は、第１元クロック信号（ＣＫ０１）と第２元クロック信号（ＣＫ０２）とを出力する。第１元クロック信号（ＣＫ０１）は、第１電源電圧（ＰＤ１）が給電されるプロセッサコア４０内部にあるバッファ５０に入力される。また、第２元クロック信号（ＣＫ０２）は、第２電源電圧（ＰＤ２）が給電される機能回路７０内部にあるバッファ５５に入力される。
【００３１】
バッファ５０は第１クロック信号（ＣＫ１）を出力する。また、バッファ５５は第２クロック信号（ＣＫ２）を出力する。第１クロック信号（ＣＫ１）は、プロセッサコア４０内部にあるフリップフロップ回路１、及び降圧レベルシフト回路１２の入力端子に入力される。また、第２クロック信号（ＣＫ２）は、機能回路７０内部にあるフリップフロップ回路２、及び降圧レベルシフト回路９の入力端子に入力されている。フリップフロップ回路１はフリップフロップ回路２にデータ（ＤＡＴＡ）を転送する。
【００３２】
降圧レベルシフト回路１２の出力端子から第１中間クロック信号（ＣＫ１Ｍ）が出力される。降圧レベルシフト回路９の出力端子から第２中間クロック信号（ＣＫ２Ｍ）が出力される。第１中間クロック信号（ＣＫ１Ｍ）はレベルシフト回路６の入力端子に入力される。第２中間クロック信号（ＣＫ２Ｍ）はレベルシフト回路７の入力端子に入力される。
【００３３】
レベルシフト回路６の出力端子から第１遅延クロック信号（ＣＫ１Ｌ）が出力される。レベルシフト回路７の出力端子から第２遅延クロック信号（ＣＫ２Ｌ）が出力される。第１遅延クロック信号（ＣＫ１Ｌ）と第２遅延クロック信号（ＣＫ２Ｌ）とは、第２電源電圧（ＰＤ２）が給電される位相比較回路３Ａに入力される。位相比較回路３Ａは位相比較結果信号（ＣＫＡ）を出力する。位相比較結果信号（ＣＫＡ）は制御回路８０に入力される。
【００３４】
降圧レベルシフト回路９の構成を図３に示す。
【００３５】
降圧レベルシフト回路９の入力端子は、ＰＭＯＳトランジスタＭＰ１のゲート端子とＮＭＯＳトランジスタＭＮ１のゲート端子との接続点である。ＰＭＯＳトランジスタＭＰ１のソース端子には第２電源電圧（ＰＤ２）が入力される。ＮＭＯＳトランジスタＭＮ１のソース端子は接地されている。ＰＭＯＳトランジスタＭＰ１のドレイン端子とＮＭＯＳトランジスタＭＮ１のドレイン端子とが接続されている。
【００３６】
ＰＭＯＳトランジスタＭＰ１のドレイン端子とＮＭＯＳトランジスタＭＮ１のドレイン端子との接続点には、ＰＭＯＳトランジスタＭＰ２のゲート端子、及びＮＭＯＳトランジスタＭＮ２のゲート端子がそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ２のソース端子には第１電源電圧（ＰＤ１）が入力される。ＮＭＯＳトランジスタＭＮ２のソース端子は接地されている。ＰＭＯＳトランジスタＭＰ２のドレイン端子とＮＭＯＳトランジスタＭＮ２のドレイン端子との接続点が降圧レベルシフト回路９の出力端子である。
【００３７】
降圧レベルシフト回路９は、入力端子に入力されるクロック信号の論理状態が遷移する時に、遷移した論理状態が出力端子に出力されるまでの時間が速く、遅延は小さい。また、降圧レベルシフト回路９は降圧レベルシフト回路に入力される電圧を降圧して、出力する機能のみならず、入力される電圧の電圧値と同じ電圧値を出力するバッファ回路としての機能を有する。
【００３８】
降圧レベルシフト回路１２は、降圧レベルシフト回路９と同じ回路構成である。ただし、降圧レベルシフト回路９と異なり、ＰＮＯＳトランジスタＭＰ１のソース端子に入力される電源電圧は第１電源電圧（ＰＤ１）である。
【００３９】
レベルシフト回路６、７の構成を図４に示す。
【００４０】
レベルシフト回路６の入力端子は、ＰＭＯＳトランジスタＭＰ３のゲート端子とＮＭＯＳトランジスタＭＮ３のゲート端子との接続点である。ＰＭＯＳトランジスタＭＰ３のソース端子には第１電源電圧（ＰＤ１）が入力される。ＮＭＯＳトランジスタＭＮ３のソース端子は接地されている。ＰＭＯＳトランジスタＭＰ３のドレイン端子とＮＭＯＳトランジスタＭＮ３のドレイン端子とは接続されている。
【００４１】
ＰＭＯＳトランジスタＭＰ３のドレイン端子とＮＭＯＳトランジスタＭＮ３のドレイン端子との接続点には、ＰＭＯＳトランジスタＭＰ４のゲート端子、ＮＭＯＳトランジスタＭＮ４のゲート端子、及びＮＭＯＳトランジスタＭＮ６のゲート端子がそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ４のソース端子には、第１電源電圧（ＰＤ１）が入力される。ＮＭＯＳトランジスタＭＮ４のソース端子は接地されている。ＰＭＯＳトランジスタＭＰ４のドレイン端子とＮＭＯＳトランジスタＭＮ４のドレイン端子とは接続される。
【００４２】
ＰＭＯＳトランジスタＭＰ４のドレイン端子とＮＭＯＳトランジスタＭＮ４のドレイン端子との接続点はＮＭＯＳトランジスタＭＮ５のゲート端子に接続されている。ＮＭＯＳトランジスタＭＮ５のソース端子は接地されている。ＮＭＯＳトランジスタＭＮ５のドレイン端子はＰＭＯＳトランジスタＭＰ５のドレイン端子に接続されている。また、ＮＭＯＳトランジスタＭＮ６のドレイン端子はＰＭＯＳトランジスタＭＰ６のドレイン端子に接続されている。ＰＭＯＳトランジスタＭＰ５のソース端子およびＰＭＯＳトランジスタＭＰ６のソース端子には、第２電源電圧（ＰＤ２）が入力される。ＰＭＯＳトランジスタＭＰ５のドレイン端子とＮＭＯＳトランジスタＭＮ５のドレイン端子との接続点はＰＭＯＳトランジスタＭＰ６のゲート端子に接続されている。また、ＰＭＯＳトランジスタＭＰ６のドレイン端子とＮＭＯＳトランジスタＭＮ６のドレイン端子との接続点はＰＭＯＳトランジスタＭＰ５のゲート端子に接続されている。この接続点がレベルシフト回路６の出力端子である。
【００４３】
レベルシフト回路６、７は、第１電源電圧（ＰＤ１）と第２電源電圧（ＰＤ２）との電圧値に関係なく動作することができる。すなわち、入力される信号を昇圧側にレベルシフトすることも降圧側にレベルシフトすることも可能である。第１実施形態（図２）に示されているレベルシフト回路６は、昇圧側にレベルシフトする場合である。
【００４４】
レベルシフト回路６は、降圧レベルシフト回路９、１２と比較して、入力端子に入力されるクロック信号の論理状態が遷移する時に、遷移した論理状態が出力端子に出力されるまでの時間が遅い。言い換えれば遅延が大きい。
【００４５】
遅延が大きい主な理由は、入力端子に入力される信号の論理状態が遷移し、出力端子に出力される信号が遷移する過程において、ＰＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ５と、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタＭＮ６とで、互いに帰還された構成に置いて保持されている論理状態が反転するのに時間を要するからである。
【００４６】
論理状態が反転する際、ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５とが共にオン状態であり、あるいは、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６とが共にオン状態である期間が存在する。この期間には、論理状態を反転させようとするトランジスタの駆動能力が論理状態を維持しようとするトランジスタの駆動能力に勝るまで論理状態は反転しない。この期間に時間を要するのである。
【００４７】
具体的には、入力端子に入力される信号がハイレベルからローレベルに遷移し、出力端子に出力される信号がローレベルになる過程において、ＰＭＯＳトランジスタＭＰ６のオフに先立ってＮＭＯＳトランジスタＭＮ６がオンする。ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６とが共にオン状態である期間が存在する。この期間は、ＮＭＯＳトランジスタＭＮ６のオンと相俟ってＮＭＯＳトランジスタＭＮ５のオフにより、ＰＭＯＳトランジスタＭＰ６のゲート端子の電圧レベルが上昇してＰＭＯＳトランジスタＭＰ６がオフするまで継続する。同様に、入力端子に入力される信号がローレベルからハイレベルに遷移し、出力端子に出力される信号がハイレベルになる過程において、ＰＭＯＳトランジスタＭＰ５のオフに先立ってＮＭＯＳトランジスタＭＮ５がオンする。ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５とが共にオン状態である期間が存在する。この期間は、ＮＭＯＳトランジスタＭＮ５のオンと相俟ってＮＭＯＳトランジスタＭＮ６のオフにより、ＰＭＯＳトランジスタＭＰ５のゲート端子の電圧レベルが上昇してＰＭＯＳトランジスタＭＰ５がオフするまで継続する。
【００４８】
第１実施形態の作用について説明する。この作用は、第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より低電圧の場合において有効である。
【００４９】
外部からの元クロック信号（ＣＫ００）がＰＬＬ回路６０に入力される。ＰＬＬ回路６０は、外部からの元クロック信号（ＣＫ００）が半導体集積回路２００の定格に適合するように位相を調整して、クロック信号（ＣＫ０）を制御回路８０に出力する。制御回路８０は、クロック信号（ＣＫ０）に基づき、第１元クロック信号（ＣＫ０１）と第２元クロック信号（ＣＫ０２）とを出力する。
【００５０】
第１元クロック信号（ＣＫ０１）は、バッファ５０を介することにより、第１クロック信号（ＣＫ１）になる。また、第２元クロック信号（ＣＫ０２）は、バッファ５５を介することにより、第２クロック信号（ＣＫ２）になる。第１クロック信号（ＣＫ１）はフリップフロップ回路１に、第２クロック信号（ＣＫ２）はフリップフロップ回路２に入力される。フリップフロップ回路１は第１クロック信号（ＣＫ１）に、フリップフロップ回路２は第２クロック信号（ＣＫ２）に基づいて動作する。
【００５１】
フリップフロップ回路１は、データ（ＤＡＴＡ）をフリップフロップ回路２に転送する。この時、フリップフロップ回路１に入力される第１クロック信号（ＣＫ１）とフリップフロップ回路２に入力される第２クロック信号（ＣＫ２）との位相差が調整されていないと、フリップフロップ回路２がデータ（ＤＡＴＡ）を取り込むことができない可能性が生じる。
【００５２】
第１クロック信号（ＣＫ１）は降圧レベルシフト回路１２にも入力される。降圧レベルシフト回路１２を介することにより、第１クロック信号（ＣＫ１）は第１中間クロック信号（ＣＫ１Ｍ）として出力される。
【００５３】
第２クロック信号（ＣＫ２）は降圧レベルシフト回路９にも入力される。降圧レベルシフト回路９を介することにより、第２クロック信号（ＣＫ１）は電圧レベルが降圧されて第２中間クロック信号（ＣＫ２Ｍ）として出力される。
【００５４】
降圧レベルシフト回路１２は、第２クロック信号（ＣＫ２）の電圧レベルを降圧する降圧レベルシフト回路９により、第２中間クロック信号（ＣＫ２Ｍ）に付加されている遅延と同等の遅延を、第１クロック信号（ＣＫ１）に付加するために備えられるものである。降圧レベルシフト回路１２は、降圧レベルシフト回路９と同じ回路構成を備えている。これにより、第１クロック信号（ＣＫ１）に対する第１中間クロック信号（ＣＫ１Ｍ）の遅延と、第２クロック信号（ＣＫ２）に対する第２中間クロック信号（ＣＫ２Ｍ）の遅延とが同等とされる。第１中間クロック信号（ＣＫ１Ｍ）の位相と第２中間クロック信号（ＣＫ２Ｍ）の位相とをバランスさせ、位相差を僅少とすることができる。
【００５５】
第１中間クロック信号（ＣＫ１Ｍ）はレベルシフト回路６に入力される。レベルシフト回路６を介することにより、第1中間クロック信号（ＣＫ１Ｍ）の電圧レベルは第１電源電圧（ＰＤ１）から第２電源電圧（ＰＤ２）に昇圧されて第１遅延クロック信号（ＣＫ１Ｌ）が出力される。この場合、第１中間クロック信号（ＣＫ１Ｍ）はレベルシフト回路６による遅延が付加される。一方、第２中間クロック信号（ＣＫ２Ｍ）はレベルシフト回路７に入力される。第２中間クロック信号（ＣＫ２Ｍ）の電圧レベルは第１電源電圧（ＰＤ１）から第２電源電圧（ＰＤ２）に昇圧されて第２遅延クロック信号（ＣＫ２Ｌ）が出力される。この場合、第２中間クロック信号（ＣＫ２Ｍ）はレベルシフト回路７による遅延が付加される。第２電源電圧（ＰＤ２）に電圧レベルが昇圧された第１遅延クロック信号（ＣＫ１Ｌ）と第２遅延クロック信号（ＣＫ２Ｌ）とは、第２電源電圧（ＰＤ２）が給電されている位相比較回路３Ａに入力される。
【００５６】
なお、レベルシフト回路６を介することにより発生する遅延と、レベルシフト回路７を介することにより発生する遅延とは同等である。レベルシフト回路７の回路構成がレベルシフト回路６と同一だからである。
【００５７】
これにより、第１遅延クロック信号（ＣＫ１Ｌ）に付加される遅延と第２遅延クロック信号（ＣＫ２Ｌ）に付加される遅延とをバランスさせ、位相差を僅少とすることができる。
【００５８】
位相比較回路３Ａは、第１遅延クロック信号（ＣＫ１Ｌ）と第２遅延クロック信号（ＣＫ２Ｌ）との位相差を比較し、位相差に応じた位相比較結果信号（ＣＫＡ）を出力する。
【００５９】
なお、第１クロック信号（ＣＫ１）に対して第１遅延クロック信号（ＣＫ１Ｌ）に付加される遅延と、第２クロック信号（ＣＫ２）に対して第２遅延クロック信号（ＣＫ２Ｌ）に付加される遅延とは略同値である。このため、位相比較回路３Ａに入力される第１遅延クロック信号（ＣＫ１Ｌ）と第２遅延クロック信号（ＣＫ２Ｌ）とは、位相差を僅少とすることができ、誤差が軽微な位相比較を行うことができる。
【００６０】
位相比較結果信号（ＣＫＡ）は制御回路８０に入力される。制御回路８０は位相比較結果信号（ＣＫＡ）に基づき、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を調整する。
【００６１】
第１実施形態の効果について説明する。
【００６２】
第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より低電圧の範囲で可変する半導体集積回路２００において、第１電源電圧（ＰＤ１）により駆動される第１クロック信号（ＣＫ１）が、第１中間クロック信号（ＣＫ１Ｍ）を経て第１遅延クロック信号（ＣＫ１Ｌ）に至るまでに信号に付加される遅延と、第２電源電圧（ＰＤ２）により駆動される第２クロック信号（ＣＫ２）が、第２中間クロック信号（ＣＫ２Ｍ）を経て第２遅延クロック信号（ＣＫ２Ｌ）に至るまでに信号に付加される遅延とを、同等とすることができる。これにより、位相比較回路３Ａに入力される信号間の位相を同等にすることができる。位相比較回路３Ａから出力される位相比較結果信号（ＣＫＡ）に含まれる誤差を軽微とすることができる。第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差調整を精度良く行うことができる。フリップフロップ回路２がデータ（ＤＡＴＡ）を取り込めないといった誤動作を防止することができる。
【００６３】
なお、第１実施形態では降圧レベルシフト回路１２を含む構成とした。しかし、降圧レベルシフト回路１２はなくても良い。降圧レベルシフト９により付加される遅延はそれ自体が僅少なものだからである。従って、降圧レベルシフト回路１２を備えない場合、第２クロック信号（ＣＫ２）に降圧レベルシフト９による遅延が付加される一方で、第１クロック信号（ＣＫ１）に同等の遅延が付加されないとしても、両信号の位相差は僅少な範囲内に留まる。
【００６４】
図５を参照し、第２実施形態の半導体集積回路について説明する。３００が第２実施形態の半導体集積回路である。第１電源電圧（ＰＤ１）は第２電源電圧（ＰＤ２）より低電圧の範囲で可変であり、第２電源電圧（ＰＤ２）は固定であるとする。また図５において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００６５】
第１クロック信号（ＣＫ１）が、降圧レベルシフト回路１２の入力端子に入力されず、
降圧レベルシフト回路１３の入力端子に入力される。第２クロック信号（ＣＫ２）が、降圧レベルシフト回路９の入力端子に入力されず、降圧レベルシフト回路１０の入力端子に入力される。降圧レベルシフト回路１３は降圧レベルシフト回路１２と、降圧レベルシフト回路１０は降圧レベルシフト回路９と同一の構成である。
【００６６】
降圧レベルシフト回路１３の出力端子から第１中間クロック（ＣＫ１Ｍ）が出力される。降圧レベル回路１０の出力端子から第２中間クロック信号（ＣＫ２Ｍ）が出力される。第１中間クロック信号（ＣＫ１Ｍ）及び第２中間クロック信号（ＣＫ２Ｍ）は、第１電源電圧（ＰＤ１）が給電される位相比較回路３Ｂに入力される。
【００６７】
位相比較回路３Ｂは位相比較結果信号（ＣＫＢ）を出力する。位相比較結果信号（ＣＫＢ）は、レベルシフト回路６と同一の構成を有するレベルシフト回路１５の入力端子に入力される。レベルシフト回路１５の出力端子から位相比較結果遅延信号（ＣＫＢＬ）が出力されている。位相比較結果遅延信号（ＣＫＢＬ）は制御回路８０に入力される。
【００６８】
第２実施形態の作用について説明する。構成が第１実施形態と同一の個所については省略する。第２実施形態は、第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より低電圧の場合において有効である。
【００６９】
第１クロック信号（ＣＫ１）が降圧レベルシフト回路１３に入力される。降圧レベルシフト回路１３を介することにより、第1クロック信号（ＣＫ１）は第１中間クロック信号（ＣＫ１Ｍ）として出力される。
【００７０】
第２クロック信号（ＣＫ２）が降圧レベルシフト回路１０に入力される。降圧レベルシフト回路１０を介することにより、第２クロック信号（ＣＫ１）は電圧レベルが降圧されて第２中間クロック信号（ＣＫ２Ｍ）として出力される。
【００７１】
なお、降圧レベルシフト回路１３は、第２クロック信号（ＣＫ２）の電圧レベルを降圧する降圧レベルシフト回路１０により第２中間クロック信号（ＣＫ２Ｍ）に付加される遅延と同等の遅延を、第１中間クロック信号（ＣＫ１Ｍ）に付加するために備えられるものである。降圧レベルシフト回路１３は、降圧レベルシフト回路１０と同じ回路構成を備えている。これにより、第１クロック信号（ＣＫ１）に対する第１中間クロック信号（ＣＫ１Ｍ）の遅延と、第２クロック信号（ＣＫ２）に対する第２中間クロック信号（ＣＫ２Ｍ）の遅延とが同等とされる。第１中間クロック信号（ＣＫ１Ｍ）の位相と第２中間クロック信号（ＣＫ２Ｍ）の位相とをバランスさせ、位相差を僅少とすることができる。
【００７２】
位相比較回路３Ｂは、第１中間クロック信号（ＣＫ１Ｍ）と第２中間クロック信号（ＣＫ２Ｍ）との位相差を比較し、位相差に応じた位相比較結果信号（ＣＫＢ）を出力する。
【００７３】
位相比較結果信号（ＣＫＢ）はレベルシフト回路１５を介することによって、電圧レベルが昇圧されて、位相比較遅延信号（ＣＫＢＬ）として制御回路８０に入力される。
【００７４】
制御回路８０は位相比較結果遅延信号（ＣＫＢＬ）に基づき、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を調整する。
【００７５】
第２実施形態の効果について説明する。
【００７６】
第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より低電圧の範囲で可変する半導体集積回路３００において、位相比較回路３Ｂは、第２電源電圧（ＰＤ２）より低電圧の第１電源電圧（ＰＤ１）が供給される。このため、第２電源電圧（ＰＤ２）により駆動される第２クロック信号（ＣＫ２）を位相比較回路３Ｂに入力する場合に電圧レベルを昇圧する必要がなくなる。第２クロック信号（ＣＫ２）の伝搬経路に電圧レベルを昇圧するレベルシフト回路を介在させる必要がなく、第２クロック信号（ＣＫ２）の伝搬遅延が付加されることがない。これにより、位相比較回路３Ｂに入力される信号間の位相を同等にすることができる。位相比較回路３Ｂから出力される位相比較結果信号（ＣＫＢ）に含まれる誤差を軽微とすることができる。第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差調整を精度良く行うことができる。フリップフロップ回路２がデータ（ＤＡＴＡ）を取り込めないといった誤動作を防止することができる。
【００７７】
なお、第２クロック信号（ＣＫ２）が第２中間クロック信号（ＣＫ２Ｍ）に至る経路に介在する降圧レベルシフト回路１０による遅延は、第２クロック信号（ＣＫ２）が第１中間クロック信号（ＣＫ１Ｍ）に至る経路に介在する降圧レベルシフト回路１３による遅延でバランスされる。すなわち、第１クロック信号（ＣＫ１）が第１中間クロック信号（ＣＫ１Ｍ）に至るまでの遅延と、第２クロック信号（ＣＫ２）が第２中間クロック信号（ＣＫ２Ｍ）に至るまでの遅延とは、同等とすることができる。
【００７８】
ここで、降圧レベルシフト回路１３はなくても良い。第１実施形態における降圧レベルシフト１２の場合と同様に、降圧レベルシフト１０により付加される遅延はそれ自体が僅少なものだからである。従って、降圧レベルシフト回路１３を備えない場合、第２クロック信号（ＣＫ２）に降圧レベルシフト１０による遅延が付加される一方で、第１クロック信号（ＣＫ１）に同等の遅延が付加されないとしても、両信号の位相差は僅少な範囲内に留まる。
【００７９】
図６を参照し、第３実施形態の構成について説明する。なお、図６において、図２と同一の構成要素は同一の符号で示し、その説明を省略する。
【００８０】
第１クロック信号（ＣＫ１）は、更に降圧レベルシフト回路１１の入力端子に入力される。第２クロック信号（ＣＫ２）は、更に降圧レベルシフト回路１４の入力端子にも入力される。降圧レベルシフト回路１１と降圧レベルシフト回路１４の構成は降圧レベルシフト９と同一である。ただし、降圧レベルシフト回路１１では、ＰＭＯＳトランジスタＭＰ１のソース端子に入力されている電源電圧は第１電源電圧（ＰＤ１）である。また、ＰＭＯＳトランジスタＭＰ２のソース端子に入力されている電源電圧は第２電源電圧（ＰＤ２）である。降圧レベルシフト回路１４では、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソース端子に入力されている電源電圧は第２電源電圧（ＰＤ２）である。
【００８１】
第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より高電圧である場合には、降圧レベルシフト回路１１の出力端子から第１中間クロック信号（ＣＫ１Ｄ)が出力される。降圧レベルシフト回路１４の出力端子から第２中間クロック信号（ＣＫ２Ｄ）が出力される。第１中間クロック信号（ＣＫ１Ｄ)及び第２中間クロック信号（ＣＫ２Ｄ）は、第２電源電圧（ＰＤ２）が給電されている位相比較回路５に入力される。
【００８２】
位相比較回路５は位相比較結果信号（ＣＫＡ２）を出力する。位相比較結果信号（ＣＫＡ）は及び位相比較結果信号（ＣＫＡ２）は選択回路８に入力される。第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より低電圧の場合においては、選択回路８は位相比較結果信号（ＣＫＡ）を選択し、位相比較結果信号（ＣＫＡ）が制御回路８０に伝達される。第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より高電圧の場合においては、選択回路８は位相比較結果信号（ＣＫＡ２）を選択し、位相比較結果信号（ＣＫＡ２）が制御回路８０に伝達される。
【００８３】
第３実施形態の作用について説明する。構成が第１実施形態と同一の個所については省略する。
【００８４】
第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より低電圧の場合における作用について説明する。
【００８５】
位相比較結果信号（ＣＫＡ）は、選択回路８を介して、制御回路８０に入力される。制御回路８０は、位相比較結果信号（ＣＫＡ）に基づいて、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を調整する。
【００８６】
第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より高電圧の場合における作用について説明する。
【００８７】
第１クロック信号（ＣＫ１）が降圧レベルシフト回路１１に入力される。降圧レベルシフト回路１１を介することにより、第１クロック信号（ＣＫ１）は電圧レベルが降圧されて第１中間クロック信号（ＣＫ１Ｍ）として出力される。
【００８８】
第２クロック信号（ＣＫ２）が降圧レベルシフト回路１４に入力される。降圧レベルシフト回路１４を介することにより、第２クロック信号（ＣＫ２）は第２中間クロック信号（ＣＫ２Ｍ）として出力される。
【００８９】
降圧レベルシフト回路１４は、第１クロック信号（ＣＫ１）の電圧レベルを降圧する降圧レベルシフト回路１１により第１中間クロック信号（ＣＫ１Ｍ）に付加されている遅延と同等の遅延を、第２中間クロック信号（ＣＫ２Ｍ）に付加するために備えられるものである。降圧レベルシフト回路１４は、降圧レベルシフト回路１１と同じ回路構成を備えている。これにより、第１クロック信号（ＣＫ１）に対する第１中間クロック信号（ＣＫ１Ｍ）の遅延と、第２クロック信号（ＣＫ２）に対する第２中間クロック信号（ＣＫ２Ｍ）の遅延とが同等とされる。第１中間クロック信号（ＣＫ１Ｍ）の位相と第２中間クロック信号（ＣＫ２Ｍ）の位相とをバランスさせ、位相差を僅少とすることができる。
【００９０】
位相比較回路５は、第１中間クロック信号（ＣＫ１Ｍ）と第２中間クロック信号（ＣＫ２Ｍ）との位相差を比較し、位相差に応じた位相比較結果信号（ＣＫＡ２）を出力する。
【００９１】
制御回路８０は位相比較結果遅延信号（ＣＫＡ２）に基づき、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を調整する。
【００９２】
第３実施形態の効果について説明する。
【００９３】
第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より低電圧の場合において、選択回路８が、位相比較結果信号（ＣＫＡ１）を選択し制御回路８０に出力する。この時、位相比較回路３Ａに入力される各クロック信号の位相差は軽微である。レベルシフト回路６とレベルシフト回路７とで遅延が同等であり、更に、降圧レベルシフト回路１２と降圧レベルシフト回路９とで遅延が同等であるからである。
【００９４】
第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より高電圧の場合において、選択回路８が、位相比較結果信号（ＣＫＡ２）を選択し制御回路８０に出力する。この時、位相比較回路５に入力される各クロック信号の位相差は軽微である。降圧レベルシフト回路１１と降圧レベルシフト回路１４とで遅延が同等であるからである。
【００９５】
第１電源電圧（ＰＤ１）と第２電源電圧（ＰＤ２）との電圧値の高低に応じて、選択回路８が、位相比較結果信号（ＣＫＡ１）か位相比較結果信号（ＣＫＡ２）かの何れかを選択する。これにより、第１電源電圧（ＰＤ１）と第２電源電圧（ＰＤ２）との電圧値の高低に関係なく、クロック信号間の位相差を僅少にして回路動作させることが可能となる。
【００９６】
降圧レベルシフト回路１２及び降圧レベルシフト回路９がなくても良いことは第１実施形態において説明したとおりである。また、第１実施形態における降圧レベルシフト回路１２の場合と同様に、降圧レベルシフト回路１４もなくて良い。降圧レベルシフト９により付加される遅延はそれ自体が僅少なものだからである。従って、降圧レベルシフト回路１４を備えない場合、第２クロック信号（ＣＫ２）に降圧レベルシフト９による遅延が付加される一方で、第１クロック信号（ＣＫ１）に同等の遅延が付加されないとしても、両信号の位相差は僅少な範囲内に留まる。
【００９７】
図７を参照し、第４実施形態の構成について説明する。なお、図７において、第２実施形態（図５）及び第３実施形態（図６）と同一の構成要素は同一の符号で示し、その説明を省略する。
【００９８】
位相比較結果遅延信号（ＣＫＢＬ）は選択回路８に入力される。
【００９９】
第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より低電圧の場合において、選択回路８は位相比較結果信号（ＣＫＢＬ）を選択し、位相比較結果信号（ＣＫＢＬ）を制御回路８０に伝達する。第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より高電圧の場合において、選択回路８は位相比較結果信号（ＣＫＡ２）を選択し、位相比較結果信号（ＣＫＡ２）を制御回路８０に伝達する。
【０１００】
第４実施形態の作用について説明する。第２実施形態及び第３実施形態と同一の構成個所については省略する。また、第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より高電圧の場合の作用は、第３実施形態と同じであるため省略する。
【０１０１】
位相比較結果遅延信号（ＣＫＢＬ）は、選択回路８を介して制御回路８０に入力される。制御回路８０は、位相比較結果遅延信号（ＣＫＢＬ）に基づき、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差を調整する。
【０１０２】
第４実施形態は、第３実施形態と同様の効果を奏する。
【０１０３】
ここで、第１電源電圧（ＰＤ１）は請求項の第１電源電圧の一例である。第２電源電圧（ＰＤ２）は請求項の第２電源電圧の一例である。フリップフロップ回路１は請求項の第１回路の一例である。フリップフロップ回路２は請求項の第２回路の一例である。第１クロック信号（ＣＫ１）は請求項の第１クロック信号の一例である。第１クロック信号（ＣＫ１）、第１中間クロック信号（ＣＫ１Ｍ）（ＣＫ１Ｄ）、及び第１遅延クロック信号（ＣＫ１Ｌ）は請求項の第１クロック信号に対応した信号の一例である。第２クロック信号（ＣＫ２）は請求項の第２クロック信号の一例である。第２クロック信号（ＣＫ２）、第２中間クロック信号（ＣＫ２Ｍ）（ＣＫ２Ｄ）、及び第２遅延クロック信号（ＣＫ２Ｌ）は請求項の第２クロック信号に対応した信号の一例である。位相比較回路３Ａ、３Ｂは請求項の位相比較回路、または第１位相比較回路の一例である。位相比較回路５は請求項の第２位相比較回路の一例である。レベルシフト回路６は請求項の第１のレベルシフト回路の一例である。レベルシフト回路７は請求項の第２のレベルシフト回路の一例である。位相比較結果信号（ＣＫＡ）、（ＣＫＡ２）、（ＣＫＢ）及び位相比較結果遅延信号（ＣＫＢＬ）は請求項の比較結果の一例である。選択回路８は請求項の選択回路の一例である。降圧レベルシフト回路９は請求項の第１の降圧レベルシフト回路の一例である。降圧レベルシフト回路１０は請求項の第２の降圧レベルシフト回路の一例である。降圧レベルシフト回路１１は請求項の第３の降圧レベルシフト回路の一例である。降圧レベルシフト回路１２は請求項の第５の降圧レベルシフト回路の一例である。降圧レベルシフト回路１３は請求項の第６の降圧レベルシフト回路の一例である。降圧レベルシフト回路１４は請求項の第７の降圧レベルシフト回路の一例である。
【０１０４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば、第１電源電圧（ＰＤ１）を可変、第２電源電圧（ＰＤ２）を固定の設定としたがこれに限られない。両方が可変であっても、固定であっても本発明は実施できる。第１電源電圧（ＰＤ１）と第２電源電圧の電圧関係を考慮して設計すれば良い。
【０１０５】
また、第１実施形態および第２実施形態については、第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より低電圧であるとして説明したが、これに限定されるものではない。第１電源電圧（ＰＤ１）が第２電源電圧（ＰＤ２）より高電圧である場合でも、レベルシフト回路６、７はそのままの構成で動作する。降圧レベルシフト回路９、１０については、給電される電源電圧を第２電源電圧（ＰＤ２）とすれば動作上の問題なない。従って、降圧レベルシフト９、１０、１２、１３を備えない構成とすれば、第１実施形態および第２実施形態は、第１電源電圧（ＰＤ１）と第２電源電圧（ＰＤ２）との電圧値の高低に関わらず動作するものである。
【０１０６】
以上に述べた実施形態によれば、第１電源電圧（ＰＤ１）により駆動される第１クロック信号（ＣＫ１）が、位相比較回路３Ａ、３Ｂ、５に入力されるまでに付加される遅延と、第２電源電圧（ＰＤ２）により駆動される第２クロック信号（ＣＫ２）が、位相比較回路３Ａ、３Ｂ、５に入力されるまでに付加される遅延とを、同等とすることができる。これにより、位相比較回路３Ａ、３Ｂ、５に入力される信号間の位相を同等にすることができる。位相比較回路３Ａ、３Ｂ、５から出力される位相比較結果信号（ＣＫＡ）、（ＣＫＢ）、（ＣＫＡ２）に含まれる誤差を軽微とすることができる。第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）との位相差調整を精度良く行うことができる。フリップフロップ回路２がデータ（ＤＡＴＡ）を取り込めないといった誤動作を防止することができる。
【０１０７】
以下、本発明の諸態様を付記としてまとめる。
【０１０８】
（付記１）
第１電源電圧が供給され、第1クロック信号に基づいて動作する第1回路と、
第２電源電圧が供給され、第２クロック信号に基づいて動作する第２回路と、
前記第２電源電圧が供給され、前記第１クロック信号に対応した信号の位相と前記第２クロック信号に対応した信号の位相とを比較する位相比較回路と、
前記第１クロック信号が前記位相比較回路に至る経路に介在し、前記第1クロック信号の電圧レベルを変更する第1のレベルシフト回路と、
前記第２クロック信号が前記位相比較回路に至る経路に介在し、前記第1のレベルシフト回路と同じ回路構成を有する第２のレベルシフト回路とを備え、
前記位相比較回路による比較結果に応じて前記第１クロック信号と前記第２クロック信号との位相差を調整することを特徴とする半導体集積回路。
（付記２）
前記第１電源電圧に比して前記第２電源電圧が高電圧である場合に前記第２クロック信号が前記第２のレベルシフト回路に至る経路に介在し、前記第２クロック信号の電圧レベルを降圧する第１の降圧レベルシフト回路を備えることを特徴とする付記１に記載の半導体集積回路。
（付記３）
第１電源電圧が供給され、第１クロック信号に基づいて動作する第１回路と、
第２電源電圧が供給され、第２クロック信号に基づいて動作する第２回路と、
前記第２電源電圧が供給され、前記第１クロック信号に対応した信号の位相と前記第２クロック信号に対応した信号の位相とを比較する第１および第２位相比較回路と、
前記第１クロック信号が前記第１位相比較回路に至る経路に介在し、前記第１クロック信号の電圧レベルを昇圧する第１のレベルシフト回路と、
前記第２クロック信号が前記第１位相比較回路に至る経路に介在し、前記第１のレベルシフト回路と同じ回路構成を有する第２のレベルシフト回路と、
前記第１電源電圧に比して前記第２電源電圧が高電圧である場合に前記第１位相比較回路を選択し、前記第２電源電圧に比して前記第１電源電圧が高電圧である場合に前記第２位相比較回路を選択する選択回路とを備え、
前記選択回路に選択される第１または第２位相比較回路の何れかによる比較結果に応じて前記第１クロック信号と前記第２クロック信号との位相差を調整することを特徴とする半導体集積回路。
（付記４）
前記第２クロック信号が前記第２のレベルシフト回路に至る経路に介在し、前記第２クロック信号の電圧レベルを降圧する第１の降圧レベルシフト回路を備えることを特徴とする付記３に記載の半導体集積回路。
（付記５）
第１電源電圧が供給され、第１クロック信号に基づいて動作する第1回路と、
第２電源電圧が供給され、第２クロック信号に基づいて動作する第２回路と、
第１電源電圧が供給され、前記第１クロック信号に対応した信号の位相と前記第２クロック信号に対応した信号の位相とを比較する第１位相比較回路と、
第２電源電圧が供給され、前記第１クロック信号の位相と前記第２クロック信号の位相とを比較する第２位相比較回路と、
前記第１電源電圧に比して前記第２電源電圧が高電圧である場合に前記第１位相比較回路を選択し、前記第２電源電圧に比して前記第１電源電圧が高電圧である場合に前記第２位相比較回路を選択する選択回路とを備え、
前記選択回路に選択される第１または第２位相比較回路の何れかによる比較結果に応じて前記第１クロック信号と前記第２クロック信号との位相差を調整することを特徴とする半導体集積回路。
（付記６）
前記第２クロック信号が前記第１位相比較回路に至る経路に介在し、前記第２クロック信号の電圧レベルを降圧する第２の降圧レベルシフト回路を備えることを特徴とする付記５に記載の半導体集積回路。
（付記７）
前記第１クロック信号が前記第２位相比較回路に至る経路に介在し、前記第１クロック信号の電圧レベルを降圧する第３の降圧レベルシフト回路を備えることを特徴とする付記３乃至６の少なくとも何れか１つに記載の半導体集積回路。
（付記８）
前記第１の降圧レベルシフト回路と同じ回路構成を有し、前記第１クロック信号が前記第１のレベルシフト回路に至る経路に介在する第５の降圧レベルシフト回路を備えることを特徴とする付記２または４に記載の半導体集積回路。
（付記９）
前記第２の降圧レベルシフト回路と同じ回路構成を有し、前記第１クロック信号が前記第１位相比較回路に至る経路に介在する第６の降圧レベルシフト回路を備えることを特徴とする付記６に記載の半導体集積回路。
（付記１０）
前記第３の降圧レベルシフト回路と同じ回路構成を有し、前記第２クロック信号が前記第２位相比較回路に至る経路に介在する第７の降圧レベルシフト回路を備えることを特徴とする付記７に記載の半導体集積回路。
【図面の簡単な説明】
【０１０９】
【図１】背景技術の半導体集積回路
【図２】第１実施形態の半導体集積回路
【図３】降圧レベルシフト回路
【図４】レベルシフト回路
【図５】第２実施形態の半導体集積回路
【図６】第３実施形態の半導体集積回路
【図７】第４実施形態の半導体集積回路
【符号の説明】
【０１１０】
１、２  フリップフロップ回路
３Ａ、３Ｂ、５  位相比較回路
６、７、１５  レベルシフト回路
８  選択回路
９、１０、１１、１２、１３、１４  降圧レベルシフト回路
１００  背景技術の半導体集積回路
２００  第１実施形態の半導体集積回路
３００  第２実施形態の半導体集積回路
４００  第３実施形態の半導体集積回路
（ＣＫＡ）、（ＣＫＡ２）、（ＣＫＢ）、  位相比較結果信号
（ＣＫＢＬ）、  位相比較結果遅延信号
（ＣＫ１）  第１クロック信号
（ＣＫ１Ｄ）、（ＣＫ１Ｍ）  第１中間クロック信号
（ＣＫ１Ｌ）  第１遅延クロック信号
（ＣＫ２）  第２クロック信号
（ＣＫ２Ｄ）、（ＣＫ２Ｍ）  第２中間クロック信号
（ＣＫ２Ｌ）  第２遅延クロック信号
（ＰＤ１）  第１電源電圧
（ＰＤ２）  第２電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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