(57)【要約】【課題】短時間で精度のよいプローブ検査を実施できる技術を提供する。【解決手段】一括してプローブ検査が行われるチップ領域群において、実際にプローブ針の接触により特性が測定されるチップ領域１ＣＪは、１つのチップ領域おきに離間して配置し、プローブ針が接触しないチップ領域１ＣＨの特性については、そのチップ領域１ＣＨに最も近いチップ領域１ＣＪの実測値を基に補間計算を行うことで特性を求める。たとえば、実測値が計測されたチップ領域１ＣＪの対角線上にチップ領域１ＣＨが存在する場合には、そのチップ領域１ＣＨに最も近い補間領域ＨＫ４内の４つのチップ領域１ＣＪの実測値を基に補間計算を行う。【選択図】図９
2010032466.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体素子が形成され、主面内では所定数の前記チップ領域を含む複数の検査領域が規定された半導体ウエハを用意し、前記半導体ウエハをプローバのウエハステージ上に載置する工程、
（ｂ）前記複数の検査領域の各々において選択された所定数の前記チップ領域に対応するように配列され、前記半導体ウエハと接触させて前記半導体素子と電気的に接続させるための複数のプローブ針が備えられたプローブカードを用意する工程、
（ｃ）１つの前記検査領域における前記選択された所定数のチップ領域に対応する前記複数のプローブ針の先端を接触させ、前記複数のプローブ針が接触している前記選択された所定数のチップ領域の電気特性を測定する工程、
（ｄ）前記（ｃ）工程後、前記ウエハステージを１つの前記検査領域分だけ移動し、隣接する他の１つの前記検査領域と前記複数のプローブ針を対向させる工程、
（ｅ）前記（ｄ）工程後、前記（ｃ）工程以降の工程を繰り返す工程、
を含み、
前記複数の検査領域の各々における前記選択された所定数のチップ領域は、互いに１つの前記チップ領域分だけ離間して選択され、
前記（ｃ）工程は、さらに、
（ｃ１）前記１つの検査領域内における前記選択された所定数のチップ領域以外の前記複数のチップ領域の前記電気特性を、前記選択された所定数のチップ領域の前記電気特性結果を補間計算することにより求める工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体素子が形成され、主面内では所定数の前記チップ領域を含む複数の検査領域が規定された半導体ウエハを用意し、前記半導体ウエハをプローバのウエハステージ上に載置する工程、
（ｂ）前記複数の検査領域の各々において選択された所定数の前記チップ領域に対応するように配列され、前記半導体ウエハと接触させて前記半導体素子と電気的に接続させるための複数のプローブ針が備えられたプローブカードを用意する工程、
（ｃ）１つの前記検査領域における前記選択された所定数のチップ領域に対応する前記複数のプローブ針の先端を接触させ、前記複数のプローブ針が接触している前記選択された所定数のチップ領域の電気特性を測定する工程、
（ｄ）前記（ｃ）工程後、前記ウエハステージを１つの前記検査領域分だけ移動し、隣接する他の１つの前記検査領域と前記複数のプローブ針を対向させる工程、
（ｅ）前記（ｄ）工程後、前記（ｃ）工程以降の工程を繰り返す工程、
を含み、
前記半導体素子は、ダイオード素子であり、
前記電気特性は、容量特性または直流特性であり、
前記複数の検査領域の各々における前記選択された所定数のチップ領域は、互いに１つの前記チップ領域分だけ離間して選択され、
前記（ｃ）工程は、さらに、
（ｃ１）前記１つの検査領域内における前記選択された所定数のチップ領域以外の前記複数のチップ領域の前記電気特性を、前記選択された所定数のチップ領域の前記電気特性結果を補間計算することにより求める工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体素子が形成され、主面内では所定数の前記チップ領域を含む複数の検査領域が規定された半導体ウエハを用意し、前記半導体ウエハをプローバのウエハステージ上に載置する工程、
（ｂ）前記複数の検査領域の各々において選択された所定数の前記チップ領域に対応するように配列され、前記半導体ウエハと接触させて前記半導体素子と電気的に接続させるための複数のプローブ針が備えられたプローブカードを用意する工程、
（ｃ）１つの前記検査領域における前記選択された所定数のチップ領域に対応する前記複数のプローブ針の先端を接触させ、前記複数のプローブ針が接触している前記選択された所定数のチップ領域の電気特性を測定する工程、
（ｄ）前記（ｃ）工程後、前記ウエハステージを１つの前記検査領域分だけ移動し、隣接する他の１つの前記検査領域と前記複数のプローブ針を対向させる工程、
（ｅ）前記（ｄ）工程後、前記（ｃ）工程以降の工程を繰り返す工程、
を含み、
前記複数の検査領域の各々における前記選択された所定数のチップ領域は、互いに１つの前記チップ領域分だけ離間して選択され、
前記（ｃ）工程は、さらに、
（ｃ１）前記１つの検査領域内における前記選択された所定数のチップ領域以外の前記複数のチップ領域の前記電気特性を、前記選択された所定数のチップ領域の前記電気特性結果を補間計算することにより求める工程、
を含み、
前記（ｃ１）工程は、前記補間計算に必要な数の前記（ｃ）工程による実測値が出揃った時点で開始することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体素子が形成され、主面内では所定数の前記チップ領域を含む複数の検査領域が規定された半導体ウエハを用意し、前記半導体ウエハをプローバのウエハステージ上に載置する工程、
（ｂ）前記複数の検査領域の各々において選択された所定数の前記チップ領域に対応するように配列され、前記半導体ウエハと接触させて前記半導体素子と電気的に接続させるための複数のプローブ針が備えられたプローブカードを用意する工程、
（ｃ）１つの前記検査領域における前記選択された所定数のチップ領域に対応する前記複数のプローブ針の先端を接触させ、前記複数のプローブ針が接触している前記選択された所定数のチップ領域の電気特性を測定する工程、
（ｄ）前記（ｃ）工程後、前記ウエハステージを１つの前記検査領域分だけ移動し、隣接する他の１つの前記検査領域と前記複数のプローブ針を対向させる工程、
（ｅ）前記（ｄ）工程後、前記（ｃ）工程以降の工程を繰り返す工程、
を含み、
前記複数の検査領域の各々における前記選択された所定数のチップ領域は、互いに１つの前記チップ領域分だけ離間して選択され、
前記（ｃ）工程は、さらに、
（ｃ１）前記１つの検査領域内における前記選択された所定数のチップ領域以外の前記複数のチップ領域の各々の前記電気特性を、前記選択された所定数のチップ領域のうちの最も近接した４つまたは６つの前記電気特性結果を補間計算することにより求める工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体素子が形成され、主面内では所定数の前記チップ領域を含む複数の検査領域が規定された半導体ウエハを用意し、前記半導体ウエハをプローバのウエハステージ上に載置する工程、
（ｂ）前記複数の検査領域の各々において選択された所定数の前記チップ領域に対応するように配列され、前記半導体ウエハと接触させて前記半導体素子と電気的に接続させるための複数のプローブ針が備えられたプローブカードを用意する工程、
（ｃ）１つの前記検査領域における前記選択された所定数のチップ領域に対応する前記複数のプローブ針の先端を接触させ、前記複数のプローブ針が接触している前記選択された所定数のチップ領域の電気特性を測定する工程、
（ｄ）前記（ｃ）工程後、前記ウエハステージを１つの前記検査領域分だけ移動し、隣接する他の１つの前記検査領域と前記複数のプローブ針を対向させる工程、
（ｅ）前記（ｄ）工程後、前記（ｃ）工程以降の工程を繰り返す工程、
を含み、
前記複数の検査領域の各々における前記選択された所定数のチップ領域は、互いに１つの前記チップ領域分だけ離間して選択され、
前記（ｃ）工程は、さらに、
（ｃ１）前記１つの検査領域内における前記選択された所定数のチップ領域以外の前記複数のチップ領域の各々の前記電気特性を、前記選択された所定数のチップ領域のうちの最も近接した４つまたは６つの前記電気特性結果を補間計算することにより求める工程、
を含み、
前記（ｃ１）工程は、前記選択された所定数のチップ領域のうちの最も近接した４つまたは６つの前記電気特性結果が出揃った時点で開始することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、プローブ針を検査用電極に接触させて半導体素子の電気特性を検査する検査工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平７−２３５５７２号公報（特許文献１）は、インデックス送りの回数を軽減し、検査効率を向上させることができる半導体ウエハのプロービング方法を開示している。すなわち、プローブカードとして縦および横にそれぞれ複数個連続するチップに対応する複数の垂直プローブ針を有するプローブカードを用い、このプローブカードで検査する複数のチップ領域を一つのインデックス区域として設定し、このインデックス区域を縦横に敷き詰めて半導体ウエハ上の全チップを被った場合に形成される最小面積となる領域をコンタクト領域として半導体ウエハ上に設定する。このような状況下で、コンタクト領域内を左端の上端のインデックス区域から左端の下端のインデックス区域まで、半導体ウエハをインデックス送りするようにしたものである。
【特許文献１】特開平７−２３５５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ダイオード素子が形成された半導体チップ（以下、単にチップと記す）は、そのチップが搭載されるデバイスに対する高集積化および高密度化の要求に伴って小型化が進んでいる。また、そのチップが複数形成される半導体ウエハ（以下、単にウエハと記す）は大口径化が進み、１枚当たりのウエハに形成されるチップ数も増えている。
【０００４】
また、上記ダイオード素子が可変容量ダイオードである場合には、近年では低容量かつ狭偏差であることが求められており、プローブ検査の高精度化が求められている。
【０００５】
本発明者は、上記ダイオード素子の形成された小型チップが大口径化の進んだウエハに形成されている場合において、ウエハ当たりのプローブ検査には以下のような課題があることを見出した。
【０００６】
すなわち、ウエハの大口径化が進み、１枚当たりのウエハに形成されるチップ数も増えていることから、全チップに対してプローブ検査を実施すると、ウエハ１枚当たりではプローブ検査に要する時間が長大化することになる。そのため、プローブ検査工程へウエハが受け入れられ、プローブ検査が完了してウエハが払い出されるまでの間隔が長くなってしまい、チップ製造の工期の短縮化を妨げてしまうことが懸念される。たとえば、ウエハの径が約５インチ（約１２７ｍｍ）である場合には、１枚当たりのウエハに形成されるチップ数は約１３４４００個であり、全チップに対するプローブ検査に要する時間は約３時間４０分であった。また、ウエハの径が約６インチ（約１５２．４ｍｍ）である場合には、１枚当たりのウエハに形成されるチップ数は約２１６５１２個であり、全チップに対するプローブ検査に要する時間は約５時間３２分であった。
【０００７】
また、ダイオード素子が可変容量ダイオードである場合には、プローブ検査ではダイオード素子の容量特性が測定される。そのため、チップの小型化が進むと、隣り合うプローブ針の間隔が狭くなり、測定結果には浮遊容量の影響が現れたり、隣り合うプローブ針間のクロストークおよびリーク電流の影響が現れたりするようになり、測定結果の精度を低下させてしまうことが懸念される。
【０００８】
本発明の目的は、短時間で精度のよいプローブ検査を実施できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置の製造方法は、
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体素子が形成され、主面内では所定数の前記チップ領域を含む複数の検査領域が規定された半導体ウエハを用意し、前記半導体ウエハをプローバのウエハステージ上に載置する工程、
（ｂ）前記複数の検査領域の各々において選択された所定数の前記チップ領域に対応するように配列され、前記半導体ウエハと接触させて前記半導体素子と電気的に接続させるための複数のプローブ針が備えられたプローブカードを用意する工程、
（ｃ）１つの前記検査領域における前記選択された所定数のチップ領域に対応する前記複数のプローブ針の先端を接触させ、前記複数のプローブ針が接触している前記選択された所定数のチップ領域の電気特性を測定する工程、
（ｄ）前記（ｃ）工程後、前記ウエハステージを１つの前記検査領域分だけ移動し、隣接する他の１つの前記検査領域と前記複数のプローブ針を対向させる工程、
（ｅ）前記（ｄ）工程後、前記（ｃ）工程以降の工程を繰り返す工程、
を含み、
前記複数の検査領域の各々における前記選択された所定数のチップ領域は、互いに１つの前記チップ領域分だけ離間して選択され、
前記（ｃ）工程は、さらに、
（ｃ１）前記１つの検査領域内における前記選択された所定数のチップ領域以外の前記複数のチップ領域の前記電気特性を、前記選択された所定数のチップ領域の前記電気特性結果を補間計算することにより求める工程、
を含む。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
すなわち、短時間で精度のよいプローブ検査を実施できる。
【発明を実施するための最良の形態】
【００１４】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００１５】
ウエハとは、半導体素子および回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００１６】
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
【００１７】
プローブ針または単に針とは、その先端が伝統的なプローブ針状のものの他、先端が細くなった針状の接触端子、先端がピラミッド形状の接触端子、その他の形状のバンプ電極などを含むものとする。
【００１８】
テスタ（Test System）とは、半導体素子および回路を電気的に検査するものであり、所定の電圧および基準となるタイミング等の信号を発生するものをいう。
【００１９】
プローブカードとは、検査対象となるウエハと接触するプローブ針および多層配線基板などを有する構造体であり、信号を対象となるウエハへ送るものをいう。
【００２０】
プローバとは、プローブカードおよび検査対象となるウエハを載せるウエハステージを含む試料支持系を有する検査装置をいう。
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２６】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
本実施の形態の半導体装置は、たとえば可変容量ダイオード（半導体素子）を有するものである。この本実施の形態の半導体装置の製造工程について図１〜図１８を用いて説明する。
【００３０】
図１は、本実施の形態の半導体装置の製造工程を示したフローチャートである。
【００３１】
まず、図２に示すように、ｎ型の導電型を有する不純物（たとえばＳｂ（アンチモン））が高濃度でドープされたＳｉ（シリコン）からなるウエハ状のｎ型高濃度基板（半導体ウエハ）１を用意する。このｎ型高濃度基板１にドープされた不純物の濃度は、たとえば１×１０１９個／ｃｍ３〜１×１０２０個／ｃｍ３程度とすることを例示できる。また、ｎ型高濃度基板１は、複数のチップ領域に区画され、各々のチップ領域にそれぞれ可変容量ダイオードの素子が形成される。
【００３２】
続いて、ｎ型高濃度基板１の主面上にｎ型の導電型を有する不純物（たとえばＰ（リン））がドープされたｎ型のＳｉ層をエピタキシャル成長させることにより、ｎ型低濃度層２を形成する（工程Ｐ１）。このｎ型低濃度層２は、抵抗率が約１００Ωｃｍ以上であり、その厚さは、たとえば約１５μｍ程度とし、ドープされた不純物の濃度は、１×１０１６個／ｃｍ３〜１×１０１９個／ｃｍ３程度とすることを例示できる。
【００３３】
次に、図３に示すように、ｎ型高濃度基板１に熱酸化処理を施し、ｎ型低濃度層２の表面に膜厚０．４μｍ〜１μｍ程度の酸化シリコン膜３を形成する（工程Ｐ２）。
【００３４】
続いて、ｎ型低濃度層２の表面の酸化シリコン膜３上にフォトレジスト膜（図示は省略）を成膜し、このフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、開口部を形成する。続いて、残ったフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングし、ｎ型低濃度層２の表面の酸化シリコン膜３に次の工程において形成するｐ型拡散層を形成するための開口部６を選択的に形成する。
【００３５】
次に、開口部６内を含むｎ型低濃度層２上に、たとえばＰＢＦ（Poly Boron Film）などのドーピング材料を塗布する。続いて、約９００℃程度の雰囲気中にてｎ型高濃度基板１をアニールすることにより、そのｎ型低濃度層２にｐ型不純物であるＢ（ホウ素）をドーピングし、ｐ型拡散層７を形成する。続いて、Ｎ２（窒素）雰囲気中において、ｎ型高濃度基板１に約１０００℃程度の熱処理を施すことにより、ｐ型拡散層７とｎ型低濃度層２とによるＰＮ接合を形成し、可変容量ダイオードの素子を形成することができる（工程Ｐ３）。
【００３６】
次に、可変容量ダイオードの電気特性、すなわち容量特性、順方向電圧特性および逆方向電流特性の測定（プローブ検査）を行う（工程Ｐ４）。ここで、図４は、その容量特性、順方向電圧特性および逆方向電流特性の測定を行う検査システムを示した説明図である。
【００３７】
図４に示すように、この検査システムは、ウエハプローバＷＰ、コントローラＣＲ、および測定器（テスタ）ＤＴなどから構成されている。ウエハプローバＷＰには、ウエハ状のｎ型高濃度基板１の裏面と対向してｎ型高濃度基板１が載置されるウエハステージＷＳ、複数のプローブ針ＰＮおよび前記複数のプローブ針ＰＮを支持するプローブカードＰＣが配置されている。ウエハステージＷＳは、ｎ型高濃度基板１に裏面から基準となる電位を供給する電極としての機能も有するものであり、ｎ型高濃度基板１の裏面を真空吸着して、ｎ型高濃度基板１の裏面との電気的接続を確実にしている。また、ウエハステージＷＳは、ｎ型高濃度基板１の主面と水平な一方向であるＸ方向、ｎ型高濃度基板１の主面と水平かつ前記Ｘ方向と直行するＹ方向、およびｎ型高濃度基板１の主面に対して垂直なＺ方向へ動作し、検査対象のチップ領域とプローブ針ＰＮの先端との位置を合わせることのできる構造を有している。コントローラＣＲは、ウエハプローバＷＰおよび測定器ＤＴなどの各機器の動作を制御する機能を有する。測定器ＤＴは、コントローラＣＲからの制御信号によって前述の容量特性、順方向電圧特性および逆方向電流特性を測定し、測定結果をコントローラＣＲへ送信する機能を有する。
【００３８】
ところで、前述したように、ｎ型高濃度基板１は複数のチップ領域に区画され、各々のチップ領域にそれぞれ可変容量ダイオードの素子が形成されている。ここで、図５は、ウエハ状のｎ型高濃度基板１において、位置決め用のオリエンテーションフラット（ＯＦ）から対向するトップ（Ｔｏｐ）方向へ配列されたある一列のチップ領域群について、それぞれに形成された可変容量ダイオードに同一バイアスを印加した場合における容量特性をグラフ化して示したものである。図５に示すように、ウエハ状のｎ型高濃度基板１において区画された複数のチップ領域のうち、ある一列のチップ領域群を例にとって容量値を測定してみると、隣り合うチップ領域間では容量値の増減傾向が連続していることがわかる。また、図示は省略するが、順方向電圧値および逆方向電流値についても、隣り合うチップ領域間では増減傾向が連続している。
【００３９】
そこで、本実施の形態では、可変容量ダイオードの容量特性、順方向電圧特性および逆方向電流特性の測定（プローブ検査）を以下のように行う。
【００４０】
まず、図６は、プローブ検査が行われるウエハ状のｎ型高濃度基板１の平面と、その一部の拡大したものとを示している。
【００４１】
ｎ型高濃度基板１の主面は、複数（数万個〜数十万個程度）のチップ領域１Ｃに区画されており、それぞれに可変容量ダイオードの素子が形成されている。本実施の形態では、ｎ型高濃度基板１の主面に形成されたチップ領域１Ｃが数万個〜数十万個程度と多数であることから、プローブカードＰＣに複数のプローブ針ＰＮを備えさせ、複数のチップ領域１Ｃに一括してプローブ針ＰＮを接触させることによって、チップ領域１Ｃとプローブ針ＰＮとの接触回数を減らし、プローブ検査に要する時間を短縮することが図られている。たとえば、図４を用いて説明したＸ方向に沿って２本かつＹ方向に沿って８本の計１６本のプローブ針ＰＮをプローブカードＰＣに設け、Ｘ方向で４個かつＹ方向で１６個の計６４個のチップ領域１Ｃからなるチップ領域群（検査領域）１ＣＧに対して一括してプローブ検査を行うものであり、１６本のプローブ針ＰＮのそれぞれが１個のチップ領域１Ｃと接触する。図６において、１つのチップ領域群１ＣＧ中でハッチングを付して示してあるチップ領域１Ｃはプローブ針ＰＮが実際に接触するチップ領域１Ｃであり、１つのチップ領域１Ｃおきに離間して配置されている。このようなチップ領域群１ＣＧは、互いに離間せずにＸ方向およびＹ方向で連続して複数規定され、全チップ領域１Ｃのそれぞれが複数のチップ領域群１ＣＧのいずれかに含まれるように規定されている。１つのチップ領域群１ＣＧにおいて、実際にプローブ針ＰＮが接触するチップ領域１Ｃ（ハッチングを付して図示）については、プローブ針ＰＮの接触による実測により容量特性、順方向電圧特性および逆方向電流特性が測定される。一方、１つのチップ領域群１ＣＧにおいて、プローブ針ＰＮが接触しないチップ領域１Ｃについても容量特性、順方向電圧特性および逆方向電流特性が求められるが、詳細は図９〜図１１を用いて後述する。
【００４２】
図７および図８は、１つのチップ領域群１ＣＧに対するプローブ検査が完了した後における、次のチップ領域群１ＣＧへの移動（以降、インデックス移動と記す）方向を示している。
【００４３】
本実施の形態では、Ｘ方向で４個かつＹ方向で１６個のチップ領域１Ｃ群をチップ領域群１ＣＧ（図６も参照）とし、このようなサイズのチップ領域群１ＣＧをインデックス移動サイズとしてコントローラＣＲに登録する。それにより、Ｘ方向で次のチップ領域群１ＣＧへ移動する場合には、１個のチップ領域群１ＣＧ（４個のチップ領域１Ｃに相当）分だけＸ方向に移動し（図７参照）、Ｙ方向で次のチップ領域群１ＣＧへ移動する場合には、１個のチップ領域群１ＣＧ（１６個のチップ領域１Ｃに相当）分だけＹ方向に移動（図８参照）することになる。
【００４４】
本実施の形態では、プローブ針ＰＮの接触により容量特性、順方向電圧特性および逆方向電流特性が実測されるチップ領域１Ｃ（ハッチングを付して図示）以外のチップ領域１Ｃについては、容量特性、順方向電圧特性および逆方向電流特性が実測された周囲のチップ領域１Ｃの測定結果を基に補間計算を行うことで容量特性、順方向電圧特性および逆方向電流特性を求める。これは、図５を用いて前述したように、隣り合うチップ領域１Ｃ間では容量値、順方向電圧値および逆方向電流値の増減傾向が連続していることから、一部のチップ領域１Ｃについては、実測を省略して補間計算により容量特性、順方向電圧特性および逆方向電流特性を求めるようにしたものである。
【００４５】
ここで、図９〜図１１は、その補間計算により容量特性、順方向電圧特性および逆方向電流特性を求めるチップ領域１ＣＨ（＊マークを付して図示）と、その補間計算に用いられる実測値が計測されたチップ領域１ＣＪ（ハッチングを付して図示）の位置関係を示す説明図である。
【００４６】
実測値が計測されたチップ領域１ＣＪの対角線上にチップ領域１ＣＨが存在する場合（図９参照）には、そのチップ領域１ＣＨに最も近い補間領域ＨＫ４内の４つのチップ領域１ＣＪの実測値を基に補間計算を行い、そのチップ領域１ＣＨの容量特性、順方向電圧特性および逆方向電流特性を求める。また、実測値が計測されたチップ領域１ＣＪの配列間にチップ領域１ＣＨが存在する場合（図１０および図１１参照）には、そのチップ領域１ＣＨに最も近い補間領域ＨＫ６内の６つのチップ領域１ＣＪの実測値を基に補間計算を行い、そのチップ領域１ＣＨの容量特性、順方向電圧特性および逆方向電流特性を求める。１つのチップ領域１ＣＨの容量特性、順方向電圧特性および逆方向電流特性に関する補間計算は、補間に必要な実測値が出揃った時点で開始するものであり、プローブ針ＰＮの接触による実測中あるいは次のチップ領域群１ＣＧへの移動中のいずれの状況下で行ってもよく、補間計算に必要な実測値が出揃った時点で開始すればよい。それにより、チップ領域１Ｃの容量特性、順方向電圧特性および逆方向電流特性の測定工程のスループットを向上することができる。また、本実施の形態において、補間計算法としては、スプライン補間法またはＢスプライン補間法を例示することができる。
【００４７】
図１２は、プローブ針ＰＮ群の一度の接触によりプローブ検査が一括して行われるチップ領域群１ＣＧの大きさについて比較説明する説明図である。
【００４８】
本実施の形態のチップ領域群１ＣＧでは、含まれる全６４個のチップ領域１Ｃのうち、実際にプローブ針ＰＮが接触するのは１６個である。たとえば、同じ１６個のチップ領域１Ｃにプローブ針ＰＮを接触させ、かつ補間計算はせず全チップ領域１Ｃに対して実測で諸特性を求めるとした場合のチップ領域群１ＣＧＣは、１６個のチップ領域１Ｃから形成されることになり、面積比で本実施の形態のチップ領域群１ＣＧの１／４となる。すなわち、本実施の形態のようにチップ領域群１ＣＧを規定することにより、一度に容量特性、順方向電圧特性および逆方向電流特性が求めることのできる領域が大きく規定できるようになるので、１枚のウエハ状のｎ型高濃度基板１当たりの測定時間を大幅に向上することが可能となり、全チップ領域１Ｃを実測する場合に比べて測定時間を１／４にすることができる。
【００４９】
ところで、チップ領域１Ｃの小型化が進んだ場合には、図１２に示したチップ領域群１ＣＧＣのように連続配列されたチップ領域群に複数のプローブ針ＰＮが接触できるようにそれらプローブ針ＰＮをプローブカードＰＣに設けると、隣り合うプローブ針ＰＮの間隔が狭くなる。このように隣り合うプローブ針ＰＮの間隔が狭くなると、容量特性、順方向電圧特性および逆方向電流特性の測定結果には、浮遊容量の影響が現れたり、隣り合うプローブ針ＰＮ間のクロストークおよびリーク電流の影響が現れたりするようになり、測定結果の精度を低下させてしまうことが懸念される。このような浮遊容量、リーク電流およびクロストークは、隣接するプローブ針ＰＮおよびプローブ針ＰＮと電気的に接続する配線の間の距離に反比例して大きくなる。本実施の形態では、図６を用いて説明したように、１つのチップ領域群１ＣＧ内で、プローブ針ＰＮが実際に接触するチップ領域１Ｃ（図９〜図１１中ではチップ領域１ＣＪ）は、１つのチップ領域１Ｃおきに離間して配置されている。それにより、チップ領域１Ｃの小型化が進んだ場合でも、隣接するプローブ針ＰＮおよびプローブ針ＰＮと電気的に接続する配線の間の距離を大きく確保することが可能となる。すなわち、本実施の形態によれば、可変容量ダイオードの素子が形成されたチップ領域１Ｃの容量特性、順方向電圧特性および逆方向電流特性の測定結果に、浮遊容量の影響が現れたり、隣り合うプローブ針ＰＮ間のクロストークおよびリーク電流の影響が現れたりしてしまう不具合を防ぎ、測定結果の精度の低下を防ぐことができる。
【００５０】
図１３は、ウエハ状のｎ型高濃度基板１に形成された全チップ領域１Ｃに対して実測で容量値（容量特性）を求めた場合の容量値分布を示す鳥瞰図であり、図１４は、本実施の形態である実測および補間計算を組み合わせて全チップ領域１Ｃの容量値を求めた場合の容量値分布を示す鳥瞰図である。また、図１５は、全チップ領域１Ｃに対して実測で容量値を求めた場合と、実測および補間計算を組み合わせて全チップ領域１Ｃの容量値を求めた場合との誤差を示すヒストグラムである。これら図１３〜図１５から、実測値１４．１ｐＦ〜１５．７ｐＦの範囲において、本実施の形態である実測および補間計算を組み合わせて求めた容量値は、±１０ｆＦの精度で一致していることが確認できた。すなわち、本実施の形態によれば、容量特性の測定結果の制度の低下を防ぎつつ、容量特性の測定（プローブ検査工程）時間の大幅な短縮化が可能となる。
【００５１】
次に、図１６に示すように、ｎ型高濃度基板１上に酸化シリコン膜８を堆積する（工程Ｐ５）。続いて、ＣＶＤ法によりｎ型高濃度基板１上にＰＳＧ（Phospho Silicate Glass）膜９を堆積する。次いで、ＰＳＧ膜９上に窒化シリコン膜１０を堆積し（工程Ｐ６）、ＰＳＧ膜９および窒化シリコン膜１０からなる表面保護膜を形成する。
【００５２】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして窒化シリコン膜１０、ＰＳＧ膜９および酸化シリコン膜８をドライエッチングし、ｐ型拡散層７に達する開口部１１を形成する（工程Ｐ７）。
【００５３】
次に、開口部１１の内部を含むｎ型高濃度基板１上にＡｌ（アルミニウム）およびＳｉ（シリコン）からなる合金膜を蒸着する。続いて、フォトレジスト膜をマスクにして、そのＡｌおよびＳｉからなる合金膜をエッチングすることにより、表面電極１２を形成する（工程Ｐ８）。
【００５４】
次に、図１７に示すように、表面電極１２や表面保護膜などが形成されたｎ型高濃度基板１の主面の水素等を除去するための熱処理を施した後、ｎ型高濃度基板１の主面に、その主面を保護するためのプラスチックでできた保護テープ（図示は省略）を貼り付ける。続いて、ｎ型高濃度基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ型高濃度基板１を薄くする（工程Ｐ９）。なお、ｎ型高濃度基板１の裏面を研削した後に、さらにｎ型高濃度基板１の裏面をライトエッチングしてもよい。
【００５５】
次に、上記保護テープを剥がし、ｎ型高濃度基板１を洗浄した後、ｎ型高濃度基板１の裏面にＡｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜を堆積する。続いて、そのＡｕ／Ｓｂ／Ａｕからなる多層膜をウェットエッチングし、裏面電極１３を形成する（工程Ｐ１０）。
【００５６】
次に、図１８に示すように、ｎ型高濃度基板１をダイシングにより分割し、単位素子の可変容量ダイオードのチップ１４に分割する（工程Ｐ１１）。続いて、個々のチップ１４を封止樹脂により封止し、パッケージングする（工程Ｐ１２）。このパッケージングにおいては、リード１５にチップ１４の裏面電極１３を接続する。そして、表面電極１２を、ボンディングワイヤ１６を介してリード１７と電気的に接続する。続いて、リード１５、１７、チップ１４およびボンディングワイヤ１６を封止樹脂１８により封止することにより、リード１５、１７の一部を実装用に外部に露出させたパッケージを形成する。
【００５７】
その後、封止樹脂１８の外周面にレーザー印字等の極性識別マークを形成する。以上のように製造された本実施の形態のパッケージは、配線（実装）基板に実装（工程Ｐ１３）することで用いることができる。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５９】
前記実施の形態では、補間計算により可変容量ダイオードの素子の容量特性、順方向電圧特性および逆方向電流特性を補間計算により求めることを例示したが、容量特性、順方向電圧特性および逆方向電流特性以外の直流特性を補間計算によって求めてもよい。また、他の種類のダイオード素子の直流特性の測定に適用してもよく、たとえばショットキバリアダイオードまたはスイッチングダイオードにおける逆方向電圧特性の測定に用いてもよい。
【産業上の利用可能性】
【００６０】
本発明の半導体装置の製造方法は、たとえばプローブ針を検査用電極に接触させてダイオード素子等の半導体素子の容量特性等の電気特性を検査する検査工程に適用することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施の形態である半導体装置の製造工程を説明するフローチャートである。
【図２】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図３】図１に続く半導体装置の製造工程中の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造工程におけるプローブ検査にて用いる検査システムを示す説明図である。
【図５】本発明の一実施の形態である半導体装置の製造工程中において、ウエハ状のｎ型高濃度基板に区画された複数のチップ領域のうち、ある一列のチップ領域群を例にとって各チップ領域の容量値を示す説明図である。
【図６】本発明の一実施の形態である半導体装置の製造工程においてプローブ検査が行われるウエハ状のｎ型高濃度基板の平面と、その一部の拡大したものとを示す平面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、１つのチップ領域群に対するプローブ検査完了後の次のチップ領域群への移動方向を示す説明図である。
【図８】本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、１つのチップ領域群に対するプローブ検査完了後の次のチップ領域群への移動方向を示す説明図である。
【図９】本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、補間計算により特性が求められるチップ領域と実測により特性が求められるチップ領域との関係を示す説明図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、補間計算により特性が求められるチップ領域と実測により特性が求められるチップ領域との関係を示す説明図である。
【図１１】本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、補間計算により特性が求められるチップ領域と実測により特性が求められるチップ領域との関係を示す説明図である。
【図１２】本発明の一実施の形態である半導体装置の製造工程でのプローブ検査においてプローブ針群の一度の接触によりプローブ検査が一括して行われるチップ領域群と、全チップ領域にプローブ針が接触する場合のチップ領域群とを示す説明図である。
【図１３】全チップ領域に対して実測で容量値を求めた場合の容量値分布を示す鳥瞰図である。
【図１４】本発明の一実施の形態である半導体装置の製造工程でのプローブ検査において、実測および補間計算を組み合わせて全チップ領域の容量値を求めた場合の容量値分布を示す鳥瞰図である。
【図１５】全チップ領域に対して実測で容量値を求めた場合と、実測および補間計算を組み合わせて全チップ領域の容量値を求めた場合との誤差を示すヒストグラムである。
【図１６】図３に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００６２】
１  ｎ型高濃度基板（半導体ウエハ）
１Ｃ  チップ領域
１ＣＧ  チップ領域群（検査領域）
１ＣＧＣ  チップ領域群
１ＣＨ  チップ領域
１ＣＪ  チップ領域
２  ｎ型低濃度層
３  酸化シリコン膜
６  開口部
７  ｐ型拡散層
８  酸化シリコン膜
９  ＰＳＧ膜
１０  窒化シリコン膜
１１  開口部
１２  表面電極
１３  裏面電極
１４  チップ
１５  リード
１６  ボンディングワイヤ
１７  リード
１８  封止樹脂
ＣＲ  コントローラ
ＤＴ  測定器（テスタ）
ＨＫ４、ＨＫ６  補間領域
Ｐ１〜Ｐ１３  工程
ＰＣ  プローブカード
ＰＮ  プローブ針
ＷＰ  ウエハプローバ
ＷＳ  ウエハステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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