(57)【要約】【課題】電荷排出トランジスタを設けた画素構造を採っても、レイアウト効率が低下したり、感度が低下したりしないようにする。【解決手段】単位画素２０Ａから信号を読み出す駆動を行う際の選択パルスＳＥＬを用いて電荷排出トランジスタ２６を駆動するようにする。すなわち、選択パルスＳＥＬを電荷排出トランジスタ２６の電荷排出パルスＯＦＧとして共有することで、電荷排出パルスＯＦＧ用の専用の信号配線を設けなくても、選択パルスＳＥＬ用の選択配線１２１−３を兼用して電荷排出トランジスタ２６を駆動できるようにする。【選択図】図４
2010177321.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、当該光電変換部に蓄積された電荷を転送する転送トランジスタと、前記光電変換部に蓄積された電荷を選択的に排出する電荷排出トランジスタとを有する画素が２次元配列された画素アレイ部と、
前記画素アレイ部の各画素から信号を読み出す駆動を行うとともに、その駆動のための信号を用いて前記電荷排出トランジスタを駆動する駆動部と
を備えた固体撮像装置。
【請求項２】
前記画素は、画素選択を行うための選択トランジスタを有し、
前記駆動部は、前記選択トランジスタを駆動する信号を用いて前記電荷排出トランジスタを駆動する
請求項１記載の固体撮像装置。
【請求項３】
前記画素は、前記転送トランジスタによって前記光電変換部から転送される電荷を保持する浮遊容量と、当該浮遊容量とは別に前記蓄積電荷を保持するメモリ部とを有する
請求項２記載の固体撮像装置。
【請求項４】
前記駆動部は、行走査方向に対して先に信号読出しが行われる画素の前記電荷排出トランジスタの駆動信号と、それよりも後に信号読出しが行われる画素の前記選択トランジスタの駆動信号とを共有する
請求項２記載の固体撮像装置。
【請求項５】
前記画素は、当該画素をリセットするためのリセットトランジスタを有し、
前記駆動部は、前記リセットトランジスタを駆動する信号を用いて前記電荷排出トランジスタを駆動する
請求項１記載の固体撮像装置。
【請求項６】
前記画素は、前記転送トランジスタによって前記光電変換部から転送される電荷を保持する浮遊容量と、当該浮遊容量とは別に前記蓄積電荷を保持するメモリ部とを有し、
前記リセットトランジスタは、前記浮遊容量をリセットすることによって前記画素をリセットする
請求項５記載の固体撮像装置。
【請求項７】
前記駆動部は、前記画素からの信号読出し期間において、前記リセットトランジスタによって前記浮遊容量をリセットするよりも前に、前記光電変換部の蓄積電荷を前記メモリ部へ転送する
請求項６記載の固体撮像装置。
【請求項８】
前記駆動部は、行走査方向に対して先に信号読出しが行われる画素の前記電荷排出トランジスタの駆動信号と、それよりも後に信号読出しが行われる画素の前記リセットトランジスタの駆動信号とを共有する
請求項５記載の固体撮像装置。
【請求項９】
前記駆動部は、前記転送トランジスタを駆動する信号を用いて前記電荷排出トランジスタを駆動する
請求項１記載の固体撮像装置。
【請求項１０】
前記駆動部は、行走査方向に対して先に信号読出しが行われる画素の前記電荷排出トランジスタの駆動信号と、それよりも後に信号読出しが行われる画素の前記転送トランジスタの駆動信号とを共有する
請求項９記載の固体撮像装置。
【請求項１１】
前記画素は、前記転送トランジスタによって前記光電変換部から転送される電荷を保持する浮遊容量と、当該浮遊容量とは別に前記蓄積電荷を保持するメモリ部とを有し、
前記駆動部は、前記光電変換部の蓄積電荷を前記メモリ部に転送する信号を用いて前記電荷排出トランジスタを駆動する
請求項１記載の固体撮像装置。
【請求項１２】
前記駆動部は、行走査方向に対して先に信号読出しが行われる画素の前記電荷排出トランジスタの駆動信号と、それよりも後に信号読出しが行われる画素の前記メモリ部に転送する信号とを共有する
請求項１１記載の固体撮像装置。
【請求項１３】
前記光電変換部の蓄積電荷に対して、前記電荷排出トランジスタ側のポテンシャルバリアの方が、前記転送トランジスタのポテンシャルバリアよりも低い
請求項９または請求項１１記載の固体撮像装置。
【請求項１４】
光電変換部と、当該光電変換部に蓄積された電荷を選択的に排出する電荷排出トランジスタとを有する画素が２次元配列された画素アレイ部を備えた固体撮像装置の駆動に当たって、
前記画素アレイ部の各画素から信号を読み出す駆動を行うための信号を用いて前記電荷排出トランジスタを駆動する
固体撮像装置の駆動方法。
【請求項１５】
光電変換部と、当該光電変換部に蓄積された電荷を選択的に排出する電荷排出トランジスタとを有する画素が２次元配列された画素アレイ部と、
前記画素アレイ部の各画素から信号を読み出す駆動を行うとともに、その駆動のための信号を用いて前記電荷排出トランジスタを駆動する駆動部と
を備えた固体撮像装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法および電子機器に関し、特に電子シャッタ機能を備えたＣＭＯＳイメージセンサ等の固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を有する電子機器に関する。
【背景技術】
【０００２】
固体撮像装置、例えばＸ−Ｙアドレス方式の固体撮像装置の一種であるＣＭＯＳイメージセンサの多くは、光電変換部（受光部）に蓄積された信号電荷をリセットし、新たに信号電荷の蓄積を開始する動作を電子的に行う電子シャッタ機能を備えている。そして、一般的なＣＭＯＳイメージセンサでは、露光開始と露光終了とを画素行ごとに順次走査にて実行する、いわゆるローリングシャッタ（フォーカルプレインシャッタとも呼ばれる）方式が採用されている。
【０００３】
電子シャッタとしてローリングシャッタ方式を採用した場合、露光期間が画素行間で同時性がないために、動いている被写体や点滅している被写体を撮影すると、画像に歪みや破綻が発生する問題がある。これに対して、全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光を実現することで、動いている被写体や点滅している被写体を撮影した際の歪みを無くすことができる。
【０００４】
そのため、ＣＭＯＳイメージセンサにてグローバル露光を実現するために、光電変換部とは別に信号電荷を保持するための保持部（ＦＤやＣＣＤ）を設けた構成を採っている。そして、全画素同時に信号電荷を光電変換部から保持部に転送することで、露光終了を全画素同時に実行し、露光期間の同時性を実現するようにしている。
【０００５】
しかし、信号電荷の保持部が追加された構造を採るＣＭＯＳイメージセンサでは、露光後に信号電荷（光電荷）を読み出している期間中、即ち信号電荷を保持部に保持し続けている期間中でも、光電変換部が入射光を受光し続けるために再度電荷の蓄積が発生する。これにより、入射光が強い場合は光電変換部が再度飽和してしまう。そして、光電変換部から溢れた信号電荷が保持部へ漏れ込むと画像が破綻することになる。
【０００６】
そのため、従来は、光電変換部内の信号電荷をＦＤ部（フローティングディフュージョン部）に転送する転送トランジスタとは別に、光電変換部内の信号電荷をＦＤ部とは別の部位へ排出するための電荷排出トランジスタを画素内に設けるようにしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１４０１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、電荷排出トランジスタを画素内に新たに追加する構成を採ると、当該電荷排出トランジスタを駆動するための信号配線が増加するために、レイアウト効率が低下する。また、信号配線の増加に伴う光電変換部の上層の配線層の配線の増加により、光電変換部への入射光が上層配線によって蹴られると光電変換部に入射する光量が減少するために感度が低下する。
【０００９】
そこで、本発明は、電荷排出トランジスタを設けた画素構造を採っても、レイアウト効率が低下したり、感度が低下したりしないようにした固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、
光電変換部と、当該光電変換部に蓄積された電荷を選択的に排出する電荷排出トランジスタとを有する画素が２次元配列された画素アレイ部を備えた固体撮像装置において、
前記画素アレイ部の各画素から信号を読み出す駆動を行うための信号を用いて前記電荷排出トランジスタを駆動する。
【００１１】
上記構成の固体撮像装置において、画素から信号を読み出す駆動を行う際の駆動信号を用いて電荷排出トランジスタを駆動するということは、信号読出しのための駆動信号が電荷排出トランジスタの駆動信号として共用されるということである。したがって、電荷排出トランジスタの駆動信号を伝送する信号配線を設けなくても、信号読出しのための駆動信号を伝送する信号配線を用いて電荷排出トランジスタを駆動できることになる。すなわち、光電変換部に蓄積された電荷を選択的に排出する電荷排出トランジスタを設けた画素構造を採った場合において、電荷排出トランジスタを駆動するための専用の信号配線を追加しなくても、電荷排出トランジスタを駆動できることになる。
【発明の効果】
【００１２】
本発明によれば、電荷排出トランジスタを設けた画素構造において、当該電荷排出トランジスタを専用の信号配線を追加しなくても駆動できるために、電荷排出トランジスタの追加に伴うレイアウト効率の低下や感度の低下を招かなくて済む。
【図面の簡単な説明】
【００１３】
【図１】本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】画素内部にメモリ部を持たない画素構造の回路例１の回路構成を示す回路図である。
【図３】画素内部にメモリ部を持つ画素構造の回路例２の回路構成を示す回路図である。
【図４】本発明の第１実施形態に係るＣＭＯＳイメージセンサの要部の構成を示す回路図である。
【図５】第１実施形態に係るＣＭＯＳイメージセンサの駆動方法の一例を示すタイミングチャートである。
【図６】第１実施形態におけるローリングシャッタ動作の場合の駆動例を示すタイミングチャートである。
【図７】トランジスタと配線の配置の一例を示す画素のレイアウト図である。
【図８】本発明の第２実施形態に係るＣＭＯＳイメージセンサの要部の構成を示す回路図である。
【図９】本発明の第３実施形態に係るＣＭＯＳイメージセンサの要部の構成を示す回路図である。
【図１０】第３実施形態に係るＣＭＯＳイメージセンサの駆動方法の一例を示すタイミングチャートである。
【図１１】第３実施形態におけるローリングシャッタ動作の場合の駆動例を示すタイミングチャートである。
【図１２】本発明の第４実施形態に係るＣＭＯＳイメージセンサの要部の構成を示す回路図である。
【図１３】本発明の第５実施形態に係るＣＭＯＳイメージセンサの要部の構成を示す回路図である。
【図１４】容量Ｃｆｄや容量Ｃｍに光電荷が保持されている状態で、フォトダイオードの蓄積電荷を引き抜く必要がある場合の設計例を示すポテンシャル図である。
【図１５】フォトダイオードの蓄積電荷を排出することなく容量Ｃｆｄへ転送できることを示すポテンシャル図である。
【図１６】容量Ｃｆｄに保持電荷がある場合に当該保持電荷に過剰電荷が加わることなく排出が完了する様子を示す図である。
【図１７】水平２画素共有の画素構造に適用した場合の要部の構成を示す回路図である。
【図１８】本発明による電子機器の一例である撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される固体撮像装置（ＣＭＯＳイメージセンサの例）
１−１．システム構成
１−２．単位画素の回路構成
２．第１実施形態（選択パルスＳＥＬと共有する例）
３．第２実施形態（リセットパルスＲＳＴと共有する例１）
４．第３実施形態（リセットパルスＲＳＴと共有する例２）
５．第４実施形態（転送パルスＴＲＧと共有する例）
６．第５実施形態（転送パルスＴＲＸと共有する例）
７．適用例（複数画素共有構造の例）
８．変形例
９．電子機器（撮像装置の例）
【００１５】
＜１．本発明が適用される固体撮像装置＞
［１−１．システム構成］
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス方式の固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【００１６】
図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板（チップ）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じチップ１１上に集積された周辺回路部とを有する構成となっている。周辺回路部として、例えば、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力回路部１６およびシステム制御部１７が設けられている。
【００１７】
画素アレイ部１１には、入射する可視光を光電変換し、その光量に応じた電荷量の信号電荷（光電荷）を蓄積する光電変換部（光電変換素子）を含む図示せぬ単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
【００１８】
画素アレイ部１２にはさらに、行列状の画素配列に対して行ごとに画素駆動線１２１が図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、列ごとに垂直信号線１２２が図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。図１では、画素駆動線１２１について１本として示しているが、１本に限られるものではない。画素駆動線１２１の一端は、垂直駆動部１３の各行に対応した出力端に接続されている。
【００１９】
垂直駆動部１３は、シフトレジスタやアドレスデコーダからなる行走査回路などによって構成され、画素アレイ部１２の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００２０】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００２１】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出される（リセットされる）。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（信号電荷の蓄積を開始する）動作のことを言う。
【００２２】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積帰還（露光期間）となる。
【００２３】
垂直駆動部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１２２の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列ごとに、選択行の各単位画素から垂直信号線１２２を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００２４】
具体的には、カラム処理部１４は、各単位画素の信号を受けて当該信号に対して、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換などの信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。
【００２５】
水平駆動部１５は、シフトレジスタやアドレスデコーダからなる列走査回路などによって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この水平駆動部１５による選択走査により、カラム処理部１４で単位回路ごとに信号処理された画素信号が順番に水平バス１８に出力され、当該水平バス１８によって出力回路部１６に伝送される。
【００２６】
出力回路部１６は、水平バス１８によって伝送される信号を処理して出力する。出力回路部１６での処理としては、バッファリングだけの処理の場合もあるし、バッファリングの前に黒レベルを調整したり、列ごとのばらつきを補正したりするなど、各種のデジタル信号処理が挙げられる。
【００２７】
システム制御部１７は、チップ１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１７さらには、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１３、カラム処理部１４および水平駆動部１５などの周辺回路部の駆動制御を行う。
【００２８】
［１−２．単位画素の回路構成］
続いて、単位画素２０の回路構成の具体例について説明する。ここでは、画素内部に電荷を保持するメモリ部を持たない画素構造の場合と、当該メモリ部を持つ画素構造の場合の２つの回路構成を例に挙げて説明するものとする。そして、メモリ部を持たない画素構造の回路例を回路例１とし、メモリ部を持つ画素構造の回路例を回路例２とする。
【００２９】
（画素内部にメモリ部を持たない画素構造の例）
図２は、画素内部にメモリ部を持たない画素構造の回路例１の回路構成を示す回路図である。本回路例１に係る単位画素２０Ａは、光電変換部である例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５および電荷排出トランジスタ２６を有する構成となっている。
【００３０】
フォトダイオード２１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した可視光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換して蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。
【００３１】
以下、増幅トランジスタ２４のゲート電極と電気的に繋がったノード２７をＦＤ（フローティングディフュージョン／浮遊拡散領域）部と呼ぶ。すなわち、ＦＤ部２７は、転送トランジスタ２２のドレイン領域に相当する拡散層と、増幅トランジスタ２４のゲート電極と、それらをつなぐ配線からなるノードであり、浮遊容量Ｃｆｄを持っている。
【００３２】
転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２７との間に接続されている。転送トランジスタ２２は、そのゲート電極に転送パルスＴＲＧが与えられることによってオン状態となり、フォトダイオード２１内に蓄積されている光電荷をＦＤ部２７に転送する。
【００３３】
リセットトランジスタ２３は、ＦＤ部２７を一方の主電極とし、他方の主電極が電源Ｖｄｄの電源配線に接続されている。本例の場合、一方の主電極がソース電極となり、他方の主電極がソース電極となる。リセットトランジスタ２３は、そのゲート電極にリセットパルスＲＳＴが与えられることによってオン状態となり、浮遊容量Ｃｆｄの保持電荷を電源Ｖｄｄに捨てることによって当該浮遊容量Ｃｆｄをリセットする。このＦＤ部２７、即ち浮遊容量Ｃｆｄのリセットが単位画素２０のリセットとなる。
【００３４】
増幅トランジスタ２４は、ゲート電極がＦＤ部２７に、ドレイン電極が電源Ｖｄｄの電源配線にそれぞれ接続され、ＦＤ部２７の電位に応じたレベルの信号を出力する。選択トランジスタ２５は、例えばドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１２２にそれぞれ接続されている。
【００３５】
選択トランジスタ２５は、そのゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、単位画素２０を選択状態として増幅トランジスタ２４から与えられる信号を垂直信号線１２２に出力する。なお、選択トランジスタ２５については、電源Ｖｄｄの電源配線と増幅トランジスタ２４のドレイン電極との間に接続した回路構成を採ることも可能である。
【００３６】
電荷排出トランジスタ２６は、フォトダイオード２１と電荷排出ノード（例えば、電源Ｖｄｄの電源配線）との間に接続されている。電荷排出トランジスタ２６は、そのゲート電極に電荷排出パルスＯＦＧが与えられることによってオン状態となり、フォトダイオード２１内の光電荷を電荷排出ノードに選択的に捨てる（排出する）。
【００３７】
電荷排出トランジスタ２６は次の目的で設けられる。すなわち、前にも述べたように、光電荷の蓄積を行わない期間に電荷排出トランジスタ２６をオン状態することで、過剰な光がフォトダイオード２１に入射して光電荷で飽和し、飽和電荷量を超えた電荷がＦＤ部２７や周辺へ溢れ出すのを回避するためである。
【００３８】
上記構成の回路例１に係る単位画素２０Ａにおいて、転送トランジスタ２２または電荷排出トランジスタ２６をオン状態にし、フォトダイオード２１内の蓄積電荷を排出してから、転送トランジスタ２２および電荷排出トランジスタ２６をオン状態にする。これにより、フォトダイオード２１での光電荷の蓄積が開始する。
【００３９】
露光終了時に転送トランジスタ２２をオン状態としてフォトダイオード２１に蓄積された光電荷をＦＤ部２７の浮遊容量Ｃｆｄに転送する。この光電荷の転送に先立って、リセットトランジスタ２３をオン状態にすることで事前にＦＤ部２７をリセットしておく。そして、リセット直後のＦＤ部２７の電圧を増幅トランジスタ２４によってリセットレベルとして読み出して選択トランジスタ２５を介して垂直信号線１２２に出力する。
【００４０】
このリセットレベルを読み出した後にＦＤ部２７への電荷転送を行って、このときのＦＤ部２７の電圧を増幅トランジスタ２４によって信号レベルとして読み出して選択トランジスタ２５を介して垂直信号線１２２に出力する。なお、増幅トランジスタ２４によって読み出す信号の順番は、先にリセットレベル、後に信号レベルの順番に限られるものではない。すなわち、先にフォトダイオード２１からＦＤ部２７に光電荷を転送して信号レベルを読み出し、その後にＦＤ部２７をリセットしてリセットレベルを読み出すようにしてもよい。
【００４１】
このようにして、単位画素２０Ａから順に垂直信号線１２２に出力されるリセットレベルと信号レベルとは、当該垂直信号線１２２を通して先述したカラム処理部１４（図１参照）に供給される。そして、カラム処理部１４において、リセットレベルと信号レベルとの差分をとるＣＤＳ処理が行われることで、画素固有の固定パターンノイズが除去された本来の信号（正しい信号）が得られる。
【００４２】
本回路例１に係る単位画素２０Ａにおいては、転送パルスＴＲＧ、リセットパルスＲＳＴおよび選択パルスＳＥＬが、当該画素２０Ａから信号を読み出す駆動を行うための駆動信号となる。
【００４３】
（画素内部にメモリ部を持つ画素構造の例）
図３は、画素内部にメモリ部を持つ画素構造の回路例２の回路構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。
【００４４】
本回路例２に係る単位画素２０Ｂは、フォトダイオード２１、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５および電荷排出トランジスタ２６に加えてメモリ部２８を有する構成となっている。メモリ部２８は、フォトダイオード２１と転送トランジスタ２２との間に設けられている。
【００４５】
フォトダイオード２１、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５および電荷排出トランジスタ２６の接続関係および機能については、基本的に、回路例１に係る単位画素２０Ａの場合と同じである。したがって、これらの説明については重複するのでここでの説明は省略する。メモリ部２８は、光電荷を保持する容量Ｃｍを有するとともに、転送パルスＴＲＸに応答してフォトダイオード２１から光電荷を容量Ｃｍに転送する転送機能を持っている。
【００４６】
メモリ部２８を持つ画素構造としては、例えば、ＣＣＤ(Charge Coupled Device)と同様な埋め込みチャネル型の構造を用いることができる。ただし、埋め込みチャネル型の構造に限られるものではなく、それ以外の周知の構造（例えば、特開２００６−３１１５１５号公報や、特開２００７−５０３７２２号公報参照）であっても構わない。
【００４７】
画素内部にメモリ部２８を設ける本来の目的は、画素のリセット動作におけるｋＴＣノイズをも含めたノイズ低減処理を実現することにある（例えば、特開２００６−３１１５１５号公報や、特開２００７−５０３７２２号公報参照）。そして、画素内部にＦＤ部２７以外に電荷を保持可能なメモリ部２８を有する画素構造であれば、飽和時の光電荷の溢れを回避する効果も得られる。
【００４８】
本回路例２に係る単位画素２０Ｂにおいては、転送パルスＴＲＧ、リセットパルスＲＳＴ、選択パルスＳＥＬおよび転送パルスＴＲＸが、当該画素２０Ｂから信号を読み出す駆動を行うための駆動信号となる。
【００４９】
以上説明したように、ＣＭＯＳイメージセンサ１０において、単位画素２０（２０Ａ，２０Ｂ）に電荷排出トランジスタ２５を設けた画素構造を採る場合に、レイアウト効率が低下したり、感度が低下したりしないようにするために為されたのが本発明である。以下に、その具体的な実施形態について説明する。
【００５０】
＜２．第１実施形態＞
［システム構成］
図４は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの要部の構成を示す回路図である。ここでは、図２に示した回路例１の単位画素２０Ａが２次元配列されてなるＣＭＯＳイメージセンサの場合を例に挙げてしめしている。また、図面の簡略化のために、ある画素列の上下に隣接する２つの単位画素２０Ａ−ｉ，２０Ａ−ｉ−１を代表して示している。
【００５１】
図４に示すように、単位画素２０Ａの各々に対して、画素駆動線１２１として、例えば転送配線１２１−１、リセット配線１２１−２および選択配線１２１−３の３本の駆動配線が画素行ごとに設けられている。これらの駆動配線１２１−１，１２１−２，１２１−３は、画素行ごとに垂直駆動部１３の対応する出力端にそれぞれ接続されている。
【００５２】
そして、ｉ行目を中心に説明すると、転送配線１２１−１は、垂直駆動部１３から出力されるｉ行目の転送パルスＴＲＧｉを転送トランジスタ２２のゲート電極に対して画素行単位で与える。リセット配線１２１−２は、垂直駆動部１３から出力されるｉ行目のリセットパルスＲＳＴｉをリセットトランジスタ２３のゲート電極に対して画素行単位で与える。
【００５３】
選択配線１２１−３は、垂直駆動部１３から出力されるｉ行目の選択パルスＳＥＬｉを選択トランジスタ２５のゲート電極に対して画素行単位で与えるとともに、前の行、即ちｉ−１行目の電荷排出トランジスタ２６のゲート電極に対しても画素行単位で与える。すなわち、行走査方向に対して先に信号読出しが行われる画素２２Ａ−ｉ−１の電荷排出トランジスタ２６の電荷排出パルスＯＦＧｉ−１として、それよりも後に信号読出しが行われる画素２２Ａ−ｉの選択トランジスタ２４の選択パルスＳＥＬｉが共用されている。
【００５４】
［駆動例］
次に、第１実施形態に係るＣＭＯＳイメージセンサの駆動方法の一例について図５のタイミングチャートを用いて説明する。
【００５５】
先ず、全画素行について、時刻ｔ１１で転送パルスＴＲＧとリセットパルスＲＳＴとをアクティブ（Ｈｉｇｈレベル）状態にし、フォトダイオード２１の蓄積電荷を排出することで、グローバル露光が開始される。この蓄積電荷を排出する動作については、前述の通り、電荷排出トランジスタ２６をオン状態としても構わない場合があるため、グローバル露光では選択パルスＳＥＬをアクティブ状態とする場合もある。
【００５６】
グローバル露光期間中は、フォトダイオード２１に光電荷が蓄積される。そして、グローバル露光が終了する時刻ｔ１２で転送パルスＴＲＧをアクティブ状態にすることで、フォトダイオード２１の蓄積電荷をＦＤ部２７の浮遊容量Ｃｆｄに転送する。以上が、グローバル露光期間中の動作である。
【００５７】
単位画素２０Ａからの信号の読出しは画素行ごとに実行される。具体的には、時刻ｔ１３で選択パルスＳＥＬｉ−１がアクティブ状態となるｉ−１行目の信号読出しでは、先ずＦＤ部２７の浮遊容量Ｃｆｄに保持された光電荷を信号レベルとして読み出す。この信号レベルの読出し期間をＤ期間と呼ぶこととする。
【００５８】
次いで、時刻ｔ１４でリセットパルスＲＳＴｉ−１をアクティブ状態にすることで、ＦＤ部２７の浮遊容量Ｃｆｄをリセットする。そして、このリセット時のＦＤ部２７の電圧をリセットレベルとして読み出す。このリセットレベルの読出し期間をＰ期間と呼ぶこととする。
【００５９】
引き続いて、ｉ行目の読出し動作に入る訳であるが、ｉ−１行目の信号読出し動作とｉ行目の読出し動作との合間にフォトダイオード２１が飽和して光電荷が溢れないようにするための動作が行われる。具体的には、時刻ｔ１５−時刻ｔ１６の期間において、選択パルスＳＥＬをアクティブ状態にし、電荷排出トランジスタ２６をオン状態にすることで、フォトダイオード２１の光電荷を電源Ｖｄｄに排出する。これにより、フォトダイオード２１の飽和を回避することができる。
【００６０】
上述したように、第１実施形態に係るＣＭＯＳイメージセンサは、単位画素２０Ａから信号を読み出す駆動を行う際の選択パルスＳＥＬを用いて電荷排出トランジスタ２６を駆動することを特徴としている。そして、選択パルスＳＥＬを電荷排出トランジスタ２６の電荷排出パルスＯＦＧとして共有することで、電荷排出パルスＯＦＧ用の専用の信号配線を設けなくても、選択パルスＳＥＬ用の選択配線１２１−３を兼用して電荷排出トランジスタ２６を駆動できることになる。
【００６１】
すなわち、電荷排出トランジスタ２６を有する画素構造のＣＭＯＳイメージセンサにおいて、電荷排出トランジスタ２６を駆動するための専用の信号配線を追加しなくても、電荷排出トランジスタ２６を駆動できることになる。このように、電荷排出トランジスタ２６を駆動するための専用の信号配線が不要な構成を採ることで、電荷排出トランジスタ２６の追加に伴うレイアウト効率の低下や感度の低下を招かなくて済む。
【００６２】
なお、本実施形態では、ｉ−１行目の電荷排出トランジスタ２６の駆動信号（即ち、電荷排出パルスＯＦＧ）として、それよりも後に信号読出しが行われるｉ行目の選択トランジスタ２４の選択パルスＳＥＬｉを共有するとしたが、これに限られるものではない。すなわち、グローバル露光動作のみで、露光期間と読出し期間を分離することが前提の場合は、任意の画素行の選択パルスＳＥＬを共有して構わない。
【００６３】
ただし、選択パルスＳＥＬとの共有においては、図５の駆動例の場合のように、行走査方向（読出し走査方向）に対して先に読み出される画素の電荷排出パルスＯＦＧとして、それよりも後に読み出される画素の選択パルスＳＥＬを共有することが好ましい。その理由は次の通りである。
【００６４】
行走査方向に対して先に読み出される画素の電荷排出パルスＯＦＧとして、それよりも後に読み出される画素の選択パルスＳＥＬを共有することで、ＣＭＯＳイメージセンサの一般な駆動であるローリングシャッタ動作に対応することができる。ここで、ローリングシャッタ動作とは、グローバル露光と異なり、行走査方向に順次でフォトダイオード２１の蓄積電荷を排出して露光を開始し、露光の終了と信号の読出しとを順次実行する駆動方法である。
【００６５】
図６に、ローリングシャッタ動作の場合の駆動例を示す。ｉ−１行目に注目すると、異なる行（ｎ−１行目）の読出し期間中にフォトダイオード２１の蓄積電荷を排出して露光を開始し、ｉ−１行目の読出し期間中のＰ期間でリセットレベルを、Ｄ期間で信号レベルをそれぞれ読み出す。次のｉ行は、同様に異なる行（ｎ行目）で露光を開始する。
【００６６】
この場合、先に読み出される画素の電荷排出パルスＯＦＧとして、それよりも後に読み出される画素の選択パルスＳＥＬを用いることで、読み出す前の蓄積電荷を別の行の選択パルスＳＥＬによって電荷排出トランジスタ２６から捨ててしまわないように駆動することができる。
【００６７】
このように、共有される電荷排出パルスＯＦＧは、行走査方向に対して1行（１画素）分、選択パルスＳＥＬに先んじていれば成立する。したがって、先行する行数は任意である。ただし、２行（２画素分）以上先行した画素と共有した方が効率的な読出し順序となる場合もある。
【００６８】
例えば、ベイヤ配列など複数種類の色フィルタが画素ごとに積層されていて、かつ、同色の画素を加算する動作において、同色の画素を２行ずつ続けて読み出す場合がある。すなわち、ｉ行目の次にｉ＋２行目を読み出し、その後、ｉ＋１行目とｉ＋３行目を読み出すような動作順序が効率的な場合がある。この場合は、２行分先行した画素の選択パルスＳＥＬを電荷排出パルスＯＦＧとして共有することが好ましい。
【００６９】
図７に、トランジスタと配線の配置の一例を示す。この例では２行先行しており、ｉ行目の選択パルスＳＥＬの選択配線１２１−３で、ｉ−２行目の電荷排出トランジスタ２６のゲート電極を駆動するようになっている。図７では、図面の簡略化のために、共有した選択配線１２１−３以外の画素駆動線１２１、即ち転送配線１２１−１やリセット配線１２１−２については図示を省略している。
【００７０】
なお、本実施形態では、単位画素２０が、図２に示した回路例１の単位画素２０Ａの場合を例に挙げたが、図３に示した回路例２の単位画素２０Ｂ、即ちＦＤ部２７とは別にメモリ部２８を有する単位画素２０Ｂでも構わない。
【００７１】
＜３．第２実施形態＞
図８は、本発明の第２実施形態に係るＣＭＯＳイメージセンサの要部の構成を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。
【００７２】
本実施形態に係るＣＭＯＳイメージセンサは、図２に示した回路例１の単位画素２０Ａが２次元配列されてなるＣＭＯＳイメージセンサを前提としている。ここでも、図面の簡略化のために、ある画素列の上下に隣接する２つの単位画素２０Ａ−ｉ，２０Ａ−ｉ−１を代表して示している。
【００７３】
図８に示すように、単位画素２０Ａの各々に対して、画素駆動線１２１として、例えば転送配線１２１−１、リセット配線１２１−２および選択配線１２１−３の３本の駆動配線が画素行ごとに設けられている。これらの駆動配線１２１−１，１２１−２，１２１−３は、画素行ごとに垂直駆動部１３の対応する出力端にそれぞれ接続されている。
【００７４】
そして、ｉ行目を中心に説明すると、転送配線１２１−１は、垂直駆動部１３から出力されるｉ行目の転送パルスＴＲＧｉを転送トランジスタ２２のゲート電極に対して画素行単位で与える。選択配線１２１−３は、垂直駆動部１３から出力されるｉ行目の選択パルスＳＥＬｉを選択トランジスタ２５のゲート電極に対して画素行単位で与える。
【００７５】
一方、リセット配線１２１−２は、垂直駆動部１３から出力されるｉ行目のリセットパルスＲＳＴｉをリセットトランジスタ２３のゲート電極に対して画素行単位で与えるとともに、同じ画素行の電荷排出トランジスタ２６のゲート電極に対しても画素行単位で与える。
【００７６】
このように、第２実施形態に係るＣＭＯＳイメージセンサは、単位画素２０Ａから信号を読み出す駆動を行う際のリセットパルスＲＳＴを用いて電荷排出トランジスタ２６を駆動することを特徴としている。そして、リセットパルスＲＳＴを電荷排出トランジスタ２６の電荷排出パルスＯＦＧとして共有することで、電荷排出パルスＯＦＧ用の専用の信号配線を設けなくても、リセットパルスＲＳＴ用の選択配線１２１−２を兼用して電荷排出トランジスタ２６を駆動できることになる。
【００７７】
すなわち、第１実施形態の場合と同様に、電荷排出トランジスタ２６を有する画素構造のＣＭＯＳイメージセンサにおいて、電荷排出トランジスタ２６を駆動するための専用の信号配線を追加しなくても、電荷排出トランジスタ２６を駆動できることになる。このように、電荷排出トランジスタ２６を駆動するための専用の信号配線が不要な構成を採ることで、電荷排出トランジスタ２６の追加に伴うレイアウト効率の低下や感度の低下を招かなくて済む。
【００７８】
ただし、図２に示した回路例１の単位画素２０Ａを有するＣＭＯＳイメージセンサにおいて、リセットパルスＲＳＴと電荷排出パルスＯＦＧとを共有する場合には、電荷排出トランジスタ２６は露光開始時の電荷排出としてのみ機能する。なぜなら、浮遊容量Ｃｆｄに光電荷が保持されている読出し期間中に、電荷排出トランジスタ２６をオン状態とすべくリセットパルスＲＳＴをアクティブにすると、同時にリセットトランジスタ２３もオン状態となって浮遊容量Ｃｆｄの蓄積電荷が失われてしまうからである。
【００７９】
＜４．第３実施形態＞
［システム構成］
図９は、本発明の第３実施形態に係るＣＭＯＳイメージセンサの要部の構成を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。
【００８０】
本実施形態に係るＣＭＯＳイメージセンサは、図３に示した回路例２の単位画素、即ち画素内部に電荷を保持するメモリ部２８を有する単位画素２０Ｂが２次元配列されてなるＣＭＯＳイメージセンサを前提としている。ここでも、図面の簡略化のために、ある画素列の上下に隣接する２つの単位画素２０Ｂ−ｉ，２０Ｂ−ｉ−１を代表して示している。
【００８１】
図９に示すように、単位画素２０Ｂの各々に対して、画素駆動線１２１として、例えば転送配線１２１−１、リセット配線１２１−２、選択配線１２１−３および転送配線１２１−４の４本の駆動配線が画素行ごとに設けられている。これらの駆動配線１２１−１，１２１−２，１２１−３，１２１−４は、画素行ごとに垂直駆動部１３の対応する出力端にそれぞれ接続されている。
【００８２】
そして、ｉ行目を中心に説明すると、転送配線１２１−１は、垂直駆動部１３から出力されるｉ行目の転送パルスＴＲＧｉを転送トランジスタ２２のゲート電極に対して画素行単位で与える。選択配線１２１−３は、垂直駆動部１３から出力されるｉ行目の選択パルスＳＥＬｉを選択トランジスタ２５のゲート電極に対して画素行単位で与える。転送配線１２１−４は、垂直駆動部１３から出力されるｉ行目の転送パルスＴＲＸｉをメモリ部２８のゲート電極に対して画素行単位で与える。
【００８３】
一方、リセット配線１２１−２は、垂直駆動部１３から出力されるｉ行目のリセットパルスＲＳＴｉをリセットトランジスタ２３のゲート電極に対して画素行単位で与えるとともに、前の行、即ちｉ−１行目の電荷排出トランジスタ２６のゲート電極に対しても画素行単位で与える。すなわち、行走査方向に対して先に信号読出しが行われる画素２２Ｂ−ｉ−１の電荷排出パルスＯＦＧｉ−１として、それよりも後に信号読出しが行われる画素２２Ｂ−ｉのリセットパルスＲＳＴｉが共用されている。
【００８４】
回路例２に係るメモリ部２８を有する画素構造であれば、飽和時の電荷溢れを回避する効果も得られる。回路例２の単位画素２０Ｂを有するＣＭＯＳイメージセンサでは、周知のように、グローバル露光でフォトダイオード２１に蓄積された光電荷は、全画素同時にメモリ部２８に転送され、容量Ｃｍに保持される。そして、読出し時にメモリ部２８からＦＤ部２７へ転送される。
【００８５】
［駆動例］
次に、第３実施形態に係るＣＭＯＳイメージセンサの駆動方法の一例について図１０のタイミングチャートを用いて説明する。
【００８６】
先ず、全画素行について、時刻ｔ２１でリセットパルスＲＳＴ、転送パルスＴＲＸおよび転送パルスＴＲＧをアクティブ状態にし、フォトダイオード２１の蓄積電荷を排出することで、グローバル露光が開始される。このとき、フォトダイオード２１の蓄積電荷を電荷排出トランジスタ２６経由で完全に排出できる場合は、転送パルスＴＲＸによるメモリ部２８への転送駆動については省略できる場合がある。
【００８７】
グローバル露光期間中は、フォトダイオード２１に光電荷が蓄積される。そして、グローバル露光が終了する時刻ｔ２２で転送パルスＴＲＸをアクティブ状態にすることで、フォトダイオード２１の蓄積電荷をメモリ部２８へ転送し、容量Ｃｍに保持する。以上が、グローバル露光期間中の動作である。
【００８８】
単位画素２０Ｂからの信号の読出しは画素行ごとに実行される。具体的には、時刻ｔ２３で選択パルスＳＥＬｉ−１がアクティブ状態となることで、ｉ−１行目の信号読出し期間となる。このｉ−１行目の信号読出し期間において、先ず時刻ｔ２４でリセットパルスＲＳＴｉ−１をアクティブ状態にすることで、ＦＤ部２７の浮遊容量Ｃｆｄをリセットする。そして、このときのＦＤ部２７の電圧をリセットレベルとして読み出す（Ｐ期間）。
【００８９】
次いで、時刻ｔ２５で転送パルスＴＲＸをアクティブ状態にすることで、光電荷をメモリ部２８の容量ＣｍからＦＤ部２７の浮遊容量Ｃｆｄへ転送する。そして、この浮遊容量Ｃｆｄに保持された光電荷を信号レベルとして読み出す（Ｄ期間）。
【００９０】
引き続いて、ｉ行目の読出し動作に入る訳であるが、ｉ−１行目の信号読出し動作とｉ行目の読出し動作との合間にフォトダイオード２１が飽和して光電荷が溢れないようにするための動作が行われる。具体的には、時刻ｔ２６−時刻ｔ２７の期間において必要な頻度で、リセットパルスＲＳＴをアクティブ状態にし、電荷排出トランジスタ２６をオン状態にすることで、フォトダイオード２１の光電荷を電源Ｖｄｄに排出する。これにより、フォトダイオード２１の飽和を回避することができる。
【００９１】
上述したように、第３実施形態に係るＣＭＯＳイメージセンサにおいても、第２実施形態の場合と同様に、電荷排出トランジスタ２６を駆動するための専用の信号配線が不要な構成を採っている。これにより、第１，第２実施形態の場合と同様に、電荷排出トランジスタ２６の追加に伴うレイアウト効率の低下や感度の低下を招かなくて済む。
【００９２】
図１１に、ローリングシャッタ動作の場合の駆動例を示す。読出し期間でＦＤ部２７の浮遊容量Ｃｆｄをリセットする前に、転送パルＴＲＸをアクティブ状態にしてフォトダイオード２１の蓄積電荷をメモリ部２８へ転送することによって露光期間を終了する。そして、リセットパルスＲＳＴをアクティブ状態にしてＦＤ部２７の浮遊容量Ｃｆｄをリセットした後、リセットレベルを読み出す（Ｐ期間）。続いて、転送パルスＴＲＧをアクティブ状態にしてメモリ部２８からＦＤ部２７へ光電荷を転送し、信号レベルを読み出す（Ｄ期間）。
【００９３】
ここで、信号読出し期間において、リセットトランジスタ２３によって浮遊容量Ｃｆｄをリセットするよりも前に、フォトダイオード２１の蓄積電荷をメモリ部２８の容量Ｃｍへ転送する。すなわち、転送パルスＴＲＸをリセットパルスＲＳＴに先んじてアクティブ状態にする。これにより、フォトダイオード２１の蓄積電荷をメモリ部２８へ退避させることができるために、次のリセットパルスＲＳＴによる駆動でフォトダイオード２１から蓄積電荷を失ってしまわないような駆動を実現できる。
【００９４】
この駆動例を採る場合、同じ画素のリセットパルスＲＳＴと電荷排出パルスＯＦＧとを共有することができる。或いは、本実施形態の例のように、行走査方向に対して、先に読み出される画素の電荷排出パルスＯＦＧの配線として、それより後に読み出される画素のリセットパルスＲＳＴのリセット配線１２１−２を共有しても構わない。
【００９５】
＜５．第４実施形態＞
図１２は、本発明の第４実施形態に係るＣＭＯＳイメージセンサの要部の構成を示す回路図であり、図中、図８と同等部分には同一符号を付して示している。
【００９６】
本実施形態に係るＣＭＯＳイメージセンサは、第２実施形態の場合と同様に、図２に示した回路例１の単位画素２０Ａが２次元配列されてなるＣＭＯＳイメージセンサを前提としている。ここでも、図面の簡略化のために、ある画素列の上下に隣接する２つの単位画素２０Ａ−ｉ，２０Ａ−ｉ−１を代表して示している。
【００９７】
図１２に示すように、単位画素２０Ａの各々に対して、画素駆動線１２１として、例えば転送配線１２１−１、リセット配線１２１−２および選択配線１２１−３の３本の駆動配線が画素行ごとに設けられている。これらの駆動配線１２１−１，１２１−２，１２１−３は、画素行ごとに垂直駆動部１３の対応する出力端にそれぞれ接続されている。
【００９８】
そして、ｉ行目を中心に説明すると、転送配線１２１−１は、垂直駆動部１３から出力されるｉ行目の転送パルスＴＲＧｉを転送トランジスタ２２のゲート電極に対して画素行単位で与えるとともに、前の行、即ちｉ−１行目の電荷排出トランジスタ２６のゲート電極に対しても画素行単位で与える。すなわち、行走査方向に対して先に信号読出しが行われる画素２２Ａ−ｉ−１の電荷排出パルスＯＦＧｉ−１として、それよりも後に信号読出しが行われる画素２２Ａ−ｉの転送パルスＴＲＧｉが共用されている。
【００９９】
リセット配線１２１−２は、垂直駆動部１３から出力されるｉ行目のリセットパルスＲＳＴｉをリセットトランジスタ２３のゲート電極に対して画素行単位で与える。選択配線１２１−３は、垂直駆動部１３から出力されるｉ行目の選択パルスＳＥＬｉを選択トランジスタ２５のゲート電極に対して画素行単位で与える。
【０１００】
このように、第４実施形態に係るＣＭＯＳイメージセンサは、単位画素２０Ａから信号を読み出す駆動を行う際の転送パルスＴＲＧｉを用いて電荷排出トランジスタ２６を駆動することを特徴としている。そして、転送パルスＴＲＧｉを電荷排出パルスＯＦＧとして共有することで、電荷排出パルスＯＦＧ用の専用の信号配線を設けなくても、転送パルスＴＲＧｉ用の選択配線１２１−１を兼用して電荷排出トランジスタ２６を駆動できることになる。
【０１０１】
すなわち、第１〜第３実施形態の場合と同様に、電荷排出トランジスタ２６を駆動するための専用の信号配線を追加しなくても、電荷排出トランジスタ２６を駆動できることになる。このように、電荷排出トランジスタ２６を駆動するための専用の信号配線が不要な構成を採ることで、電荷排出トランジスタ２６の追加に伴うレイアウト効率の低下や感度の低下を招かなくて済む。
【０１０２】
特に、行走査方向に対して先に信号読出しが行われる画素２２Ａ−ｉ−１の電荷排出パルスＯＦＧｉ−１として、それよりも後に信号読出しが行われる画素２２Ａ−ｉの転送パルスＴＲＧｉを共用すると、次のような作用効果を得ることができる。すなわち、フォトダイオード２１の蓄積電荷をＦＤ部２７へ転送する前に電荷転送トランジスタ２６が駆動されることによってフォトダイオード２１の蓄積電荷が失われてしまうような駆動を回避できる。
【０１０３】
＜６．第５実施形態＞
図１３は、本発明の第５実施形態に係るＣＭＯＳイメージセンサの要部の構成を示す回路図であり、図中、図９と同等部分には同一符号を付して示している。
【０１０４】
本実施形態に係るＣＭＯＳイメージセンサは、図３に示した回路例２の単位画素、即ち画素内部に電荷を保持するメモリ部２８を有する単位画素２０Ｂが２次元配列されてなるＣＭＯＳイメージセンサを前提としている。ここでも、図面の簡略化のために、ある画素列の上下に隣接する２つの単位画素２０Ｂ−ｉ，２０Ｂ−ｉ−１を代表して示している。
【０１０５】
図１３に示すように、単位画素２０Ｂの各々に対して、画素駆動線１２１として、例えば転送配線１２１−１、リセット配線１２１−２、選択配線１２１−３および転送配線１２１−４の４本の駆動配線が画素行ごとに設けられている。これらの駆動配線１２１−１，１２１−２，１２１−３，１２１−４は、画素行ごとに垂直駆動部１３の対応する出力端にそれぞれ接続されている。
【０１０６】
そして、ｉ行目を中心に説明すると、転送配線１２１−１は、垂直駆動部１３から出力されるｉ行目の転送パルスＴＲＧｉを転送トランジスタ２２のゲート電極に対して画素行単位で与える。リセット配線１２１−２は、垂直駆動部１３から出力されるｉ行目のリセットパルスＲＳＴｉをリセットトランジスタ２３のゲート電極に対して画素行単位で与える。選択配線１２１−３は、垂直駆動部１３から出力されるｉ行目の選択パルスＳＥＬｉを選択トランジスタ２５のゲート電極に対して画素行単位で与える。
【０１０７】
転送配線１２１−４は、垂直駆動部１３から出力されるｉ行目の転送パルスＴＲＸｉをメモリ部２８のゲート電極に対して画素行単位で与えるとともに、前の行、即ちｉ−１行目の電荷排出トランジスタ２６のゲート電極に対しても画素行単位で与える。すなわち、行走査方向に対して先に信号読出しが行われる画素２２Ｂ−ｉ−１の電荷排出パルスＯＦＧｉ−１として、それよりも後に信号読出しが行われる画素２２Ｂ−ｉの転送パルスＴＲＸｉが共用されている。
【０１０８】
このように、第５実施形態に係るＣＭＯＳイメージセンサは、単位画素２０Ｂから信号を読み出す駆動を行う際の転送パルスＴＲＸｉを用いて電荷排出トランジスタ２６を駆動することを特徴としている。そして、転送パルスＴＲＸｉを電荷排出パルスＯＦＧとして共有することで、電荷排出パルスＯＦＧ用の専用の信号配線を設けなくても、転送パルスＴＲＸｉ用の選択配線１２１−４を兼用して電荷排出トランジスタ２６を駆動できることになる。
【０１０９】
すなわち、第１〜第４実施形態の場合と同様に、電荷排出トランジスタ２６を駆動するための専用の信号配線を追加しなくても、電荷排出トランジスタ２６を駆動できることになる。このように、電荷排出トランジスタ２６を駆動するための専用の信号配線が不要な構成を採ることで、電荷排出トランジスタ２６の追加に伴うレイアウト効率の低下や感度の低下を招かなくて済む。
【０１１０】
また、行走査方向に対して先に信号読出しが行われる画素２２Ｂ−ｉ−１の電荷排出パルスＯＦＧｉ−１として、それよりも後に信号読出しが行われる画素２２Ｂ−ｉの転送パルスＴＲＸｉを共用することで、第４実施形態の場合と同様の作用効果を得ることができる。すなわち、フォトダイオード２１の蓄積電荷をＦＤ部２７へ転送する前に電荷転送トランジスタ２６が駆動されることによってフォトダイオード２１の蓄積電荷が失われてしまうような駆動を回避できる。
【０１１１】
なお、第４，第５実施形態において、ＦＤ部２７の浮遊容量Ｃｆｄや、メモリ部２８の容量Ｃｍに光電荷が保持されている状態で、フォトダイオード２１の蓄積電荷を引き抜く必要がある場合は、次のように設計する必要がある。すなわち、図１４に示すように、電荷排出トランジスタ２６側のポテンシャルバリアの方が、転送トランジスタ２２側のポテンシャルバリアよりも低く設計する必要がある。
【０１１２】
このようなポテンシャル設計とした場合は、全画素同時に電荷を転送できないため、行走査方向に沿って順次露光期間を終了していくローリングシャッタ動作となる。しかし、通常のローリングシャッタ動作のように信号読出しに律速されないため、同時性が高く歪みの小さい良好な画像を得ることができる。行走査方向に電荷転送をすることで、図１５に示すように、フォトダイオード２１の蓄積電荷を排出することなくＦＤ部２７の浮遊容量Ｃｆｄへ転送できる。
【０１１３】
また、ＦＤ部２７の浮遊容量Ｃｆｄに保持電荷がある場合に、全画素同時に転送パルスＴＲＧによる駆動を行うと、図１６（ａ）に示すように、ポテンシャルバリアの低い電荷排出トランジスタ２６側から過剰電荷が排出され始め、図１６（ｂ）に示すように、保持電荷に過剰電荷が加わることなく排出が完了する。
【０１１４】
＜７．適用例＞
以上では、単位画素２０が２次元配列されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、図３に示した回路例２、即ち画素内部にメモリ部２８を有する単位画素２０Ｂの場合、本来は一画素ごとに設けられる構成要素の一部を複数の画素間で共有する複数画素共有構造を採るＣＭＯＳイメージセンサに対しても本発明の適用が可能である。
【０１１５】
［水平２画素共有の画素構造］
図１７は、例えば水平方向（横方向）に隣接する２画素間で構成要素の一部を共有する画素構造に適用した場合の要部の構成を示す回路図であり、図中、図９と同等部分には同一符号を付して示している。
【０１１６】
図１７に示すように、本適用例に係る画素共有構造は、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５およびＦＤ部２７を例えば水平方向に隣接する２画素間で共有した構造となっている。そして、この水平２画素共有の画素構造に対して、本適用例では、単位画素２０ｂから信号を読み出す駆動を行う際の選択パルスＳＥＬを、電荷排出パルスＯＦＧとして共有する構成を採っている。
【０１１７】
具体的には、図１７において、画素駆動線１２１として、例えば転送配線１２１−１、リセット配線１２１−２、選択配線１２１−３および転送配線１２１−４の４本の駆動配線が設けられている。そして、ｉ行目を中心に説明すると、転送配線１２１−１は、垂直駆動部１３から出力されるｉ行目の転送パルスＴＲＧｉを転送トランジスタ２２のゲート電極に対して画素行単位で与える。リセット配線１２１−２は、垂直駆動部１３から出力されるｉ行目のリセットパルスＲＳＴｉをリセットトランジスタ２３のゲート電極に対して画素行単位で与える。
【０１１８】
選択配線１２１−３は、垂直駆動部１３から出力されるｉ行目の選択パルスＳＥＬｉを選択トランジスタ２５のゲート電極に対して画素行単位で与えるとともに、前の行、即ちｉ−１行目の電荷排出トランジスタ２６のゲート電極に対しても画素行単位で与える。これにより、行走査方向に対して先に信号読出しが行われる画素２２Ａ−ｉ−１の電荷排出パルスＯＦＧｉ−１として、それよりも後に信号読出しが行われる画素２２Ａ−ｉの選択トランジスタ２４の選択パルスＳＥＬｉが共用されることになる。
【０１１９】
このように、本発明は、水平２画素共有の画素構造に対しても適用可能である。ここでは、選択パルスＳＥＬを電荷排出パルスＯＦＧとして共有するとしたが、選択パルスＳＥＬに限られるものではない。すなわち、第３実施形態のようにリセットパルスＲＳＴと共有してり、第４実施形態のように転送パルスＴＲＧと共有してり、第５実施形態のように転送パルスＴＲＸと共有したりすることも可能である。
【０１２０】
なお、適用する画素共有構造において、共有する構成要素としてはＦＤ部２７以降の全ての構成要素に限られるものではない。また、画素共有構造としては、水平方向での画素共有に限らず、垂直方向（縦方向）で隣接する２画素間での共有や、水平方向および垂直方向で隣接する４画素間での共有の構造などであってもよい。要は、行走査方向に対して先述した各実施形態に係る駆動法を実現できる構成であればよい。
【０１２１】
＜８．変形例＞
上記各実施形態では、単位画素２０（２０Ａ，２０Ｂ）が、電荷転送トランジスタ２６以外に４つのトランジスタを有する画素構成の場合を例に挙げたが、単位画素２０としては、４つのトランジスタからなる画素構成に限られるものではない。具体的には、電荷排出パルスＯＦＧとして選択パルスＳＥＬを共有する実施形態以外は、例えば選択トランジスタ２５を省略して増幅トランジスタ２４に画素選択の機能を持たせた３つのトランジスタからなる画素構成を採ることも可能である。
【０１２２】
また、上記各実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が２次元配列されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本発明は、電子シャッタ機能を備えたＸ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
【０１２３】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置に適用可能である。さらに、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の物理量分布検知装置を固体撮像装置とする場合もある。
【０１２４】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１２５】
＜９．電子機器＞
本発明は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１２６】
［撮像装置］
図１８は、本発明による電子機器の一例である撮像装置の構成例を示すブロック図である。図１８に示すように、本発明による撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１２７】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した第１〜第５実施形態または適用例に係るＣＭＯＳイメージセンサが用いられる。
【０１２８】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１２９】
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１３０】
このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置１００において、撮像素子１０２として先述した第１〜第５実施形態または適用例に係るＣＭＯＳイメージセンサを用いることができる。
【符号の説明】
【０１３１】
１０…ＣＭＯＳイメージセンサ、１１…半導体基板（チップ）、１２…画素アレイ部、１３…垂直駆動部、１４…カラム処理部、１５…水平駆動部、１６…出力回路部、１７…システム制御部、２０，２０Ａ，２０Ｂ…単位画素、２１…フォトダイオード、２２転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、２６…電荷排出トランジスタ、２７…ＦＤ（フローティングディフュージョン／浮遊拡散領域）部、２８…メモリ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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