(57)【要約】【課題】複数の半導体チップを搭載し、小型化且つ高密度の半導体モジュールを提供する。【解決手段】放熱性を有し、高熱伝導率をもつ銅、銅合金等で構成されるリードフレーム２上に、下層チップ１１と中間層チップ１２と上層チップ１３が積層された積層構造が一つまたは、複数搭載されている。  前記下層チップと前記中間層チップをパワー半導体素子により構成し、前記上層チップを制御回路素子または、センサ回路により構成している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子が形成された下層チップ上に、半導体素子が形成された中間層チップが積層され、中間層チップ上に半導体素子が形成された上層チップが積層された積層構造が基板上に設置された構成を具備する半導体モジュールであって、前記下層チップと前記中間層チップをパワー半導体素子により構成し、前記上層チップを制御回路素子により構成したことを特徴とする半導体モジュール。
【請求項２】
前記上層チップをセンサ回路素子により構成したことを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
１つ以上の前記積層構造が前記基板上に設置されたことを特徴とする請求項１または請求項２に記載の半導体モジュール。
【請求項４】
前記基板が放熱性を有することを特徴とする請求項１乃至請求項３に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを搭載して構成される小型化の半導体モジュールに関する。
【背景技術】
【０００２】
図６は従来のチップオンチップ方式の半導体装置を示す平面図である。支持板２１上に第１の半導体素子積層体２２と第２の半導体素子積層体２３と制御回路素子２４を構成している。第１の半導体素子積層体２２は第１のパワー半導体素子２５と第２のパワー半導体素子２６が順次積層固着されている。また、第２の半導体素子積層体２３は第３のパワー半導体素子２７と第４のパワー半導体素子２８が順次積層固着されている。これにより、例えば、冷陰極蛍光放電管、自動車のランプ等を駆動するために、Ｈ型ブリッジ回路を構成している。このような半導体装置が従来技術として知られている。
【０００３】
図６を構成する各部品（素子等）が支持板２１として、銅製のリードフレーム上に搭載され、パッケージ内に樹脂封止されて半導体モジュールが構成される。この半導体モジュールを小型化するためには、各部品を高密度に実装することが必要である。このために。例えば、特許文献１においては、リードフレーム上で部品（素子）を積層することにより高密度化をした半導体モジュールが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】再表２００５／０１８００１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術は、特許文献１に記載の構造において、パワー半導体素子は積層構造になっているが、制御回路素子は支持板の平面上に配置されているため、平面における小型化が配慮されていないという課題がある。
【０００６】
従って、平面上に適切に半導体素子を配置し小型化ができる高密度の半導体モジュールを得ることは困難であった。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明は、以下に掲げる構成とした。本発明の半導体モジュールは、半導体素子が形成された下層チップ上に、半導体素子が形成された中間層チップが積層され、中間層チップ上に半導体素子が形成された上層チップが積層された積層構造が基板上に設置された構成を具備する半導体モジュールであって、前記下層チップと前記中間層チップをパワー半導体素子により構成し、前記上層チップを制御回路素子により構成したことを特徴とする。また、上層チップをセンサ回路素子により構成したことを特徴とする。また、１つ以上の前記積層構造が前記基板上に設置されたことを特徴とする。また、基板が放熱性を有することを特徴とする。
【発明の効果】
【０００８】
本発明は、以上のように構成されているので、ハーフブリッジ回路等の制御を行うことのできる小型化で高密度の半導体モジュールを得る効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体モジュールを示す平面図である。
【図２】本発明の実施例１に係る半導体モジュールを示す断面図である。
【図３】本発明の実施例１に係る半導体モジュールの回路図である。
【図４】本発明の実施例２に係る半導体モジュールを示す平面図である。
【図５】本発明の実施例３に係る半導体モジュールを示す平面図である。
【図６】従来の半導体モジュールを示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、詳細に説明する。この半導体モジュールにおいては、パワー半導体素子が積層され、これらの積層構造の上に制御回路素子が積層され配置される。
【実施例１】
【００１１】
図１は、本発明の実施例１に係わる半導体モジュール１の構成の平面図であり、図２は、そのＩ−Ｉ方向における断面図である。実際にはこの構造の半導体モジュール１は、パッケージ内で樹脂封止されているが、図２では樹脂封止体４の記載は省略されている。
【００１２】
また、図３は本発明の実施例１に係わる半導体モジュール１の回路図である。すなわち、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）３１、３２、制御回路３３が含まれ、ＩＧＢＴ３１、３２を用いたハーフブリッジ回路が構成されている。ここでは、高熱伝導率をもつ銅、銅合金等の素材で構成されるリードフレーム（基板）２上に、ハイサイド（高電位側）のＩＧＢＴ３１を内蔵する下層チップ１１とローサイド（低電位側）のＩＧＢＴ３２を内蔵する中間層チップ１２が積層された積層構造が搭載されている。更に、この積層構造の上に、制御回路３３を内蔵する上層チップ１３が積層搭載される。なお、リードフレーム（基板）２と下層チップ１１との間、及び下層チップ１１と中間層チップ１２との間は互いにはんだ８によって接合されている。また、中間層チップ１２と上層チップ１３とは絶縁性接着材９によって接合されている。（図２参照）
【００１３】
リードフレーム２上に搭載されたこれらの各チップ間における電気的接続は、各チップの上面に形成された複数のパッド７間に接続されたボンディングワイヤ３（例えば３８μｍφの金線）によってなされ、上記の回路が構成される。ただし、図３における接続点Ａ（ＩＧＢＴ３１のエミッタとＩＧＢＴ３２のコレクタの接続点）におけるこれらの接続は、それぞれ下層チップ１１と中間層チップ１２間のはんだ８によって行われる。図３におけるＯＵＴ端子に接続されるパッドは、図１に示すリードフレーム２の一方の側面の外部リード６に接続され、ＩＧＢＴ３１のコレクタ（接続点Ｂ）はリードフレーム２の他方の側面の外部リード６に接続される。
【００１４】
また、この半導体モジュールの入出力は、チップ上のパッド７と、パッケージの外側に形成された複数の外部リード６とがボンディングワイヤ３で接続されることによって外部と接続される構成となっている。また、パッケージは図１における上下の両側に複数のリードが取り出され、図２におけるリードフレーム２の下面が露出した構成のＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）となっている。なお、リードフレーム２の四隅には、外部リード５が放熱のために放熱端子として直接接合されている。
【００１５】
このように
半導体モジュール１においては、下層チップ１１と中間層チップ１２の上面に更に上層チップ１３が搭載され、一つの積層体を構成している。
【００１６】
更に、パワー半導体素子は発熱が大きいため、この熱は、はんだ８を介して、高い熱伝導率をもつリードフレーム２の下面から放熱され、更に、リードフレーム１５の４隅の外部リード５を介して効率的に放熱される。また、モールド材を介してパッケージからも放熱される。
【００１７】
これに対し、特許文献１に記載の構造においては、パワー半導体素子のみが積層され、制御回路素子はその上に積層されていない。平面上での配置が考慮されていない。
【００１８】
従って、この半導体モジュール１においては、縦方向にチップを積層したために、平面上の配置（寸法）を小さくすることができる。また、この半導体モジュール１を高密度とすることもできる。
【実施例２】
【００１９】
また、例えば、ＩＧＢＴを４個用いる構成として、例えば、フルブリッジ回路１個の構成を用いた場合には、図４にその平面図を示すように、ハイサイド側のＩＧＢＴを内蔵する下層チップ１１、１４上にそれぞれローサイド側のＩＧＢＴを内蔵する中間層チップ１２、１５が積層され、更に、制御回路素子として上層チップ１３、１６が積層された積層構造が横１列にリードフレーム２上に搭載配列される。樹脂封止体４の記載は省略している。
【実施例３】
【００２０】
また、例えば、ＩＧＢＴを６個用いる構成として、例えば、ハーフブリッッジ回路３個とした場合や、フルブリッジ回路１個とハーフブリッジ１個の構成を用いた場合には、図５にその平面図を示すように、ハイサイド側のＩＧＢＴを内蔵する下層チップ１１、１４、１７上にそれぞれローサイド側のＩＧＢＴを内蔵する中間層チップ１２、１５、１８が積層され、更に、制御回路素子として、上層チップ１３、１６、１９が積層された積層構造が横１列にリードフレーム２上に搭載配列される。樹脂封止体４の記載は省略している。
【００２１】
また、三相モータ駆動回路としても利用することができる。
【００２２】
図４、図５の構成においても、制御回路素子が積層上端に接合されており、積層体数が可変するが、平面上に置かれる制御回路素子の面積分が小型化することができるという上記の点は同様である。
【００２３】
また、上記の例では、基板として銅製のリードフレームを用いた場合につき記載したが、これに限られるものではなく、例えば絶縁性のセラミック基板等を用いることも可能である。
【００２４】
また、上記の例では、上層チップとして制御回路素子を用いた場合につき記載したが、これに限られるものではなく、例えばセンサＩＣ、ホールＩＣ、熱検知素子等を用いることも可能である。
【００２５】
なお、上記の例では、ＩＧＢＴが形成されたチップを下層チップ及び中間層チップとした積層構造を用いた例につき記載したが、これに限られるものではない。例えば、パワーＭＯＳＦＥＴ、パワーダイオード等、他の半導体素子であって、特に大電流で駆動する素子が形成されたチップを同様に積層して用いることができることは明らかである。この場合、図３に示す回路構成以外の回路においても同様の構成とすることができる。
【符号の説明】
【００２６】
１、  半導体モジュール
２、  リードフレーム（基板）
３、  ボンディングワイヤ
４、  樹脂封止体
５、  外部リード（放熱端子）
６、  外部リード
７、  パッド
８、  はんだ
９、  絶縁接着材
１１、１４、１７、  下層チップ
１２、１５、１８、  中間層チップ
１３、１６、１９、  上層チップ
２１、  支持板
２２、  第１の半導体素子積層体
２３、  第２の半導体素子積層体
２４、  制御回路素子
２５、  第１のパワー半導体素子
２６、  第２のパワー半導体素子
２７、  第３のパワー半導体素子
２８、  第４のパワー半導体素子
３１、３２、  ＩＧＢＴ
３３、  制御回路（ＩＣ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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