(57)【要約】      （修正有）【課題】半導体集積回路そのもののパフォーマンスを維持しつつその消費電流を低く抑えることができるようにする。【解決手段】クロック伝達系回路１１への電源電圧の供給経路をなす高電位側電源線２１は電圧源ＶＤＤ＿Ｃの正極と接続され、非クロック伝達系回路１２への電源電圧の供給経路をなす高電位側電源線２２は電圧源ＶＤＤの正極と接続され、クロック伝達系回路１１および非クロック伝達系回路１２への電源電圧の供給経路をなす低電位側電源線２５は電圧源ＶＤＤ＿Ｃおよび電圧源ＶＤＤの負極と共通接続される。また、高電位側電源幹線２１を介してクロック伝達系回路１１に供給する電源電圧を、高電位側電源幹線２２を介して非クロック伝達系回路１２へ供給する電源電圧よりも低くする。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロックを伝達するクロック伝達系回路への電源電圧の供給経路となる高電位側電源線および低電位側電源線の少なくとも一方と前記クロック伝達系回路以外の回路への電源電圧の供給経路となる高電位側電源線および低電位側電源線の少なくとも一方とを互いに電気的に絶縁された個別の電源線としたことを特徴とする半導体集積回路。
【請求項２】
回路を配置し得る配置可能領域が複数行に区分されており、特定の行に前記クロック伝達系回路を構成する各セルを密集配置したことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記クロック伝達系回路に高電位側電源線または低電位側電源線を介して接続されるボンディングパッドと前記クロック伝達系回路以外の回路に高電位側電源線または低電位側電源線を介して接続されるボンディングパッドとを個別のボンディングパッドとしたことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記クロック伝達系回路におけるクロック伝達のための信号配線の側部にシールド配線を設けたことを特徴とする請求項１から３のいずれか１の請求項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話など小型端末に内蔵される半導体集積回路に関する。
【背景技術】
【０００２】
携帯電話などの小型端末に内蔵される半導体集積回路はバッテリを電力源として動作しており、その消費電流が小さいほど、長時間にわたる動作が可能である。このため、半導体集積回路の消費電流を抑えるための種々の仕組みがこれまでに提案されている。たとえば、特許文献１に開示された半導体集積回路装置は、内部回路の電源の供給経路にｐチャネルＭＯＳトランジスタがスイッチ回路として介挿されており、スタンバイ時に外部からスタンバイ制御信号が入力されると、このスイッチ回路がオフになり、内部回路に対する電源を遮断する。これにより、内部回路で消費される電流がなくなり、スタンバイ時の消費電流が有効に抑制される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３３６４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、この種の半導体集積回路を構成する各回路のうち消費電力が大きいものの一つに、クロックバッファなどのクロック伝達系回路がある。クロック伝達系回路は、クロックの立ち上がりまたは立ち下がりに合わせて高速にスイッチングするため、他の回路よりも消費電流が大きくなる。よって、このクロック伝達系回路に供給する電源電圧を下げれば、半導体集積回路自体の消費電流を大きく下げることができる。しかしながら、これまでの半導体集積回路は、クロック伝達系回路とそれ以外の回路が同じ電源幹線を介して電源電圧の供給を受ける構成になっていた。このため、クロック伝達系回路に供給する電源電圧を下げようとすると、それ以外の回路に供給する電源電圧まで下がってしまい、半導体集積回路のパフォーマンスを維持できなくなるという問題があった。
本発明は、このような背景の下に案出されたものであり、半導体集積回路そのもののパフォーマンスを維持しつつその消費電流を低く抑えることができるようにすることを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、クロックを伝達するクロック伝達系回路への電源電圧の供給経路となる高電位側電源線および低電位側電源線の少なくとも一方と前記クロック伝達系回路以外の回路への電源電圧の供給経路となる高電位側電源線および低電位側電源線の少なくとも一方とを互いに電気的に絶縁された個別の電源線としたことを特徴とする半導体集積回路を提供する。
クロック伝達系回路は、クロックの立ち上がりまたは立ち下がりに合わせて高速にスイッチングするため、それ以外の回路よりも消費電流が大きい。これに対し、本発明では、クロック伝達系回路とクロック伝達系回路以外の回路の各々への電源電圧への供給経路となる高電位側電源線および低電位側電源線の少なくとも一方が互いに電気的に絶縁された個別の電源線となっている。よって、個別の電源線を介してクロック伝達系回路とそれ以外の回路へ供給する電源電圧のうちクロック伝達系回路へ供給する電源電圧だけを低くし、半導体集積回路全体としての消費電流を大きく下げることができる。
【図面の簡単な説明】
【０００６】
【図１】この発明の一実施形態である半導体集積回路の電気的構成の一例を示す図である。
【図２】この発明の一実施形態である半導体集積回路の電気的構成の別の一例を示す図である。
【図３】図１に示す電気的構成の半導体集積回路をセルベースのＩＣチップとして実現した場合におけるレイアウトを示す図である。
【図４】図２に示す電気的構成の半導体集積回路をセルベースのＩＣチップとして実現した場合におけるレイアウトを示す図である。
【図５】図３および図４に示すＩＣチップのレイアウト設計の手順を示すフローチャートである。
【図６】図５に示すレイアウト設計において定義されるクロック伝達系回路の配置可能領域Ｃと非クロック伝達系回路の配置可能領域Ｌとを示す図である。
【図７】この発明の他の実施形態である半導体集積回路の信号配線とその側部に設けたシールド配線を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態である半導体集積回路１０の電気的構成の一例を示す図であり、図２は、この発明の一実施形態である半導体集積回路１０の電気的構成の別の一例を示す図である。本実施形態にかかる半導体集積回路１０は、クロックを同クロックの周波数を変えずに後段へと伝達する組み合わせ論理回路（「クロック伝達系回路１１」という）とクロック伝達系回路１１以外の回路（「非クロック伝達系回路１２」という）の各々への電源電圧の供給経路となる高電位側および低電位側の電源線のうち一方を個別の電源線とし、他方を共通の電源線とする。
【０００８】
より具体的に説明すると、図１に示す半導体集積回路１０において、クロック伝達系回路１１への電源電圧の供給経路をなす高電位側電源線２１は電圧源ＶＤＤ＿Ｃの正極と接続され、非クロック伝達系回路１２への電源電圧の供給経路をなす高電位側電源線２２は電圧源ＶＤＤの正極と接続され、クロック伝達系回路１１および非クロック伝達系回路１２への電源電圧の供給経路をなす低電位側電源線２５は電圧源ＶＤＤ＿Ｃおよび電圧源ＶＤＤの負極と共通接続される。
【０００９】
また、図２に示す半導体集積回路１０において、クロック伝達系回路１１および非クロック伝達系回路１２への電源電圧の供給経路をなす高電位側電源線２３は電圧源ＶＤＤ＿Ｃおよび電圧源ＶＤＤの正極と共通接続され、クロック伝達系回路１１への電源電圧の供給経路をなす低電位側電源線２６は電圧源ＶＤＤ＿Ｃの負極と接続され、非クロック伝達系回路１２への電源電圧の供給経路をなす低電位側電源線２７は電圧源ＶＤＤの負極と接続される。
【００１０】
図１および図２に示す電気的構成の半導体集積回路１０は、セルベースのＩＣチップとして実現することができる。図３は、図１に示す電気的構成の半導体集積回路１０をセルベースのＩＣチップとして実現した場合におけるレイアウトを示す図である。図４は、図２に示す電気的構成の半導体集積回路１０をセルベースのＩＣチップとして実現した場合におけるレイアウトを示す図である。
【００１１】
図３および図４に示すレイアウトでは、基板５０の上下左右の端に沿って離散的に設けられたボンディングパッド３０−ｋ（ｋ＝１〜２４）の内側に回路配置可能領域２９が確保されている。回路配置可能領域２９は複数行３１−ｍ（ｍ＝１〜６）に区分され、クロック伝達系回路１１の機能マクロを実現するセルが行３１−１をなすように密集配置されるとともに、非クロック伝達系回路１２の機能マクロを実現するセルが行３１−２，３１−３，３１−４，３１−５，３１−６をなすように密集配置される。セルは、各種の機能マクロを実現するためのトランジスタやトランジスタ間の配線のレイアウトパターンの集合体である。各行３１−ｍ（ｍ＝１〜６）の上下には、高電位側電源線２１，２２，２３や低電位側電源線２５，２６，２７が敷設されている。
【００１２】
より具体的に説明すると、図３に示す半導体集積回路１０では、行３１−１の上に高電位側電源線２１が、行３１−１と行３１−２の間、行３１−３と行３１−４の間、および行３１−５と行３１−６の間に低電位側電源線２５が、行３１−２と行３１−３の間、行３１−４と行３１−５の間、および行３１−６の下に高電位側電源線２２が敷設されており、高電位側電源線２１はボンディングパッド３０−２２と、低電位側電源線２５はボンディングパッド３０−９と、高電位側電源線２２はボンディングパッド３０−１０とそれぞれ接続されている。図４に示す半導体集積回路１０では、行３１−１の上に低電位側電源線２６が、行３１−１と行３１−２の間、行３１−３と行３１−４の間、および行３１−５と行３１−６の間に高電位側電源線２３が、行３１−２と行３１−３の間、行３１−４と行３１−５の間、および３１−６の下には低電位側電源線２７が敷設されており、低電位側電源線２６はボンディングパッド３０−２２と、高電位側電源線２３はボンディングパッド３０−９と、低電位側電源線２７はボンディングパッド３０−１０とそれぞれ接続されている。高電位側電源線２１，２２，２３、低電位側電源線２５，２６，２７の各々は電気的に絶縁された電源線である。
【００１３】
次に、本実施形態による半導体集積回路１０のレイアウト設計の手順を説明する。ここで、以下では、簡便のため、レイアウト設計対象である半導体集積回路１０におけるクロック伝達系回路１１が、クロックを伝達するバッファをツリー状に接続したクロックツリーであることを想定する。図５は、レイアウト設計の手順を示すフローチャートである。
【００１４】
半導体集積回路１０のレイアウト設計は、セルライブラリに収録されたセルを利用して行われる。セルライブラリは、組み合わせ論理回路や順序論理回路など、使用頻度が高いであろう各種の機能マクロを実現するセルに関するデータを集めたデータベースである。このセルライブラリにおいて、各種の機能マクロを実現するセルに関するデータは、当該機能マクロを実現するためのトランジスタやトランジスタ間の配線のレイアウトパターンのほか、セルそのもののサイズを指定するデータ、セルにおける入力端子や出力端子の位置を指定するデータなどを含む。
【００１５】
図５に示す一連の処理は、ネットリストに基づいて行われる。ネットリストは、レイアウト設計対象である半導体集積回路１０の各要素を構成するセルを定義するとともにそれらの要素間の接続関係を定義したデータである。
【００１６】
まず、ネットリストに基づいて、レイアウト設計対象である半導体集積回路１０のクロック伝達系回路１１の配置可能領域Ｃと、非クロック伝達系回路１２の配置可能領域Ｌとを定義する（Ｓ１００）。より詳細に説明すると、ネットリストによって定義されたセルのうちクロック伝達系回路１１を構成するセルのサイズを指定するデータをセルライブラリから取得し、それらのデータによりセルのサイズの合計を求め、その合計サイズ分のセルを配置できる矩形領域を配置可能領域Ｃとする。図６（Ａ）に示すように、この配置可能領域Ｃの上下幅ＷCELLはセル１つ分の上下幅よりも僅かに大きくし、その左右幅は上下幅よりも十分に大きくする。続いて、ネットリストによって定義されたセルのうち非クロック伝達系回路１２を構成するセルのサイズを指定するデータをセルライブラリから取得し、それらのデータによりセルのサイズの合計を求め、その合計サイズ分のセルを纏めてまたは分割して収容できる１または複数の矩形領域を配置可能領域Ｌとする。図６（Ｂ）に示すように、配置可能領域Ｌは、配置可能領域Ｃの下に隙間ＷLINEを空けて縦方向に並べ、その寸法は配置可能領域Ｃと同じにする。
【００１７】
次に、セルの配置先を配置可能領域Ｌに限定し、ネットリストによって定義されたセルのうち非クロック伝達系回路１２を構成するセルを配置する（Ｓ１１０）。このステップＳ１１０におけるセルの配置は、周知のセル配置アルゴリズムに従って行えばよい。
【００１８】
ここで、配置可能領域Ｌに配置された各セルのなかには、クロック入力端子をもったセルが存在する。そこで、ステップＳ１２０では、セルの配置先を配置可能領域Ｃに限定した上で、各セルのクロック入力端子の配置可能領域Ｌにおける配置に基づいてクロックツリーを合成し、そのクロックツリーをなすバッファを構成するセルを配置する。より詳細には、各セルのクロック入力端子に対して許容範囲内の遅延時間でクロックを伝達し、かつ、各入力端子間におけるクロックの到着タイミングのスキューが許容範囲内に収まるように、クロックツリーをなすバッファの配置先を決定する。
【００１９】
さらに、配置可能領域Ｃに配置したセルから配置可能領域Ｌに配置したセルのクロック入力端子へのクロックの到着タイミングをシミュレーションし、そのシミュレーションによって割り出した到着タイミングがタイミング制約を満足しない場合には、そのタイミング制約を満足するように配置可能領域Ｌにおけるセルの配置を変更する（Ｓ１３０）。
【００２０】
また、配置可能領域ＣおよびＬに配置したセル間における信号配線の配線パターンを決定する（Ｓ１４０）。このステップＳ１４０における配線パターンの決定は、周知の配線パターン決定アルゴリズムに従って行えばよい。
【００２１】
そして、配置可能領域Ｃに配置したセルから配置可能領域Ｌに配置したセルのクロック入力端子へのクロックの到着タイミングを、ステップＳ１４０において決定した配線パターンにおける信号配線の遅延量を加味した上で再びシミュレーションし、そのシミュレーションによって割り出した到着タイミングがタイミング制約を満足しない場合には、そのタイミング制約を満足するように配線パターンを変更する（Ｓ１５０）。
【００２２】
最後に、配置可能領域ＣおよびＬにおけるセルの配置とその配線パターンとをＧＤＳ（Graphic Design System）のフォーマットで示すデータ（「マスクデータ」という）を生成する（Ｓ１６０）。
【００２３】
以上説明した半導体集積回路１０によると、以下に示す効果が得られる。
半導体集積回路１０をなすゲートやフリップフロップなどの要素の消費電流は、それらの要素のスイッチング周波数に比例する。そして、半導体集積回路１０をなす要素のうちクロック伝達系回路１１は、クロックの立ち上がりまたは立ち下がりに合わせて高速にスイッチングするため、非クロック伝達系回路１２よりも消費電流が大きい。よって、このクロック伝達系回路１１に供給する電源電圧を下げることができれば、半導体集積回路１０自体の消費電流を大きく下げることができる。本実施形態にかかる半導体集積回路１０は、クロック伝達系回路１１と非クロック伝達系回路１２の各々への電源電圧の供給経路となる高電位側または低電位側の電源線のうち一方を、互いに電気的に絶縁された個別の電源線としており、クロック伝達系回路１１と非クロック伝達系回路１２の各々へ供給する電源電圧を個別に制御することが可能である。よって、クロック伝達系回路１１に供給する電源電圧だけを、半導体集積回路１０自体のパフォーマンスが損なわれない程度に下げることにより、その消費電流を下げることができる。
【００２４】
本実施形態にかかる半導体集積回路１０は、セルベースのＩＣチップとして実現され、クロック伝達系回路１１をなすセルを１つの行３１−１に密集配置し、非クロック伝達系回路１２をなすセルを残りの列３１−２，３１−３，３１−４，３１−５，３１−６に密集配置している。よって、特定の列のセルとして配置されたクロック伝達系回路１１の消費電流が当初の見積もりよりも大きくなることがその配線パターンの決定後のシミュレーションによって判明した場合に、その高電位側電源線または低電位側電源線の線幅を太くする、といったレイアウト変更を容易に行うことができる。また、セルの配置の決定後のシミュレーションにおいて、あるセルＡに伝達されるクロックと別のセルＢに伝達されるクロックとの間のスキューが大きいことが判明し、両セルＡ，Ｂへのクロックの供給タイミングを揃える必要が生じた場合、一方のセルへのクロック伝達経路に遅延用のバッファを挿入したり、他方のセルへのクロック伝達経路を構成するクロックバッファ６０を高速動作可能なものに置き換える、などといった遅延量調整のためのレイアウト変更が必要になる。クロック伝達系回路１１をなすセルが特定の列に密集配置されていると、このようなレイアウト変更も容易に行うことができる。
【００２５】
以上、この発明の一実施形態について説明したが、この発明には他にも実施形態があり得る。例えば、以下の通りである。
（１）上記実施形態において、図７に示すように、クロック伝達系回路１１であるクロックバッファ６０と非クロック伝達系回路１２であるフリップフロップ６１とを接続する信号配線６２の側部にシールド配線６３を設けてもよい。このようにシールド配線６３を設けることにより、いわゆるストロークの影響を受けにくい信号配線６２を実現することができる。
【００２６】
（２）上記実施形態では、セルライブラリに収録されたセルを使用して半導体集積回路１０のレイアウト設計を行った。しかし、ゲートアレイやエンベデッドセルアレイによって半導体集積回路１０を構成してもよい。この場合におけるレイアウト設計では、半導体集積回路１０を構成する全回路のうちクロック伝達用の特定のマクロを利用するゲートをクロック伝達系回路１１の一部とみなして各ゲートの配置を決定するようにするとよい。また、ゲートの配置後のシミュレーションにおいて、クロックの立ち上がりまたは立ち下がりのエッジと連動し、かつ、クロック周波数に近い周波数で動作しているゲートを探索し、このゲートをクロック伝達系回路１１に含めるようにしてもよい。
【００２７】
（３）上記実施形態では、クロック伝達系回路１１と非クロック伝達系回路１２の各々への電源電圧の供給経路となる高電位側および低電位側の電源線のうち一方を個別の電源線とし、他方を共通の電源線とした。しかし、クロック伝達系回路１１と非クロック伝達系回路１２の各々への電源電圧の供給経路となる高電位側および低電位側の電源線の各々を個別の電源線としてもよい。
【００２８】
（４）上記実施形態では、クロック伝達系回路１１には電圧源ＶＤＤ＿Ｃから、非クロック伝達系回路１２には電圧源ＶＤＤから電源電圧を各々供給した。しかし、クロック伝達系回路１１と非クロック伝達系回路１２に共通の電圧源から個別の電源線を介して電源電圧を供給してもよい。そして、半導体集積回路１０は、電圧源からクロック伝達系回路１１および非クロック伝達系回路１２へ供給する電源電圧の大きさを個別に制御する電圧制御手段を備え、たとえば、省電力モードになったときは、この電圧制御手段が、クロック伝達経路回路１１へ供給する電源電圧を非クロック伝達系回路１２へ供給する電源電圧よりも低くするような制御を行うとよい。
【符号の説明】
【００２９】
１０…半導体集積回路、１１…クロック伝達系回路、１２…非クロック伝達系回路、２１，２２，２３…高電位側電源線、２５，２６，２７…低電位側電源線、３０…ボンディングパッド、５０…基板、６０…クロックバッファ、６１…フリップフロップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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