(57)【要約】      （修正有）【課題】接続検出のための端子を設けることなく、映像信号処理回路を含む半導体集積回路と映像機器との接続を検出する。【解決手段】信号処理回路と、該信号処理回路の出力映像信号を外部に出力する出力端子と、該出力端子に接続されたプルアップ抵抗と、映像信号が該信号処理回路に入力されているか否かを検出する入力信号検出回路と、該信号処理回路から出力される電流に応じた電流が出力される模擬出力段と、該模擬出力段からの出力電流値を検出する接続電流検出回路と、制御回路とを備え、該制御回路は、映像信号が該信号処理回路に入力されていない場合には、該信号処理回路をオフし、かつ該出力端子の電圧に基づいて、該出力端子に映像機器が接続されているか否かを判定し、映像信号が入力されている場合には、該接続電流検出回路で検出される電流の値に基づいて、該出力端子に映像機器が接続されているか否かを判定する。【選択図】図１
2010114514.tif 000002
【特許請求の範囲】
【請求項１】
入力される映像信号を処理して出力段から出力する信号処理回路と、
前記信号処理回路の出力段から出力された信号処理後の映像信号を外部に出力する出力端子と、
前記出力端子に接続されたプルアップ抵抗と、
前記映像信号が前記信号処理回路に入力されているか否かを検出する入力信号検出回路と、
前記信号処理回路の出力段から出力される電流に応じた電流が出力されるよう構成された模擬出力段と、
前記模擬出力段から出力される電流の値を検出する接続電流検出回路と、
前記信号処理回路をオン及びオフする制御回路と、を備え、
前記制御回路は、前記入力信号検出回路が、前記映像信号が前記信号処理回路に入力されていないことを検出した場合には、前記信号処理回路をオフしかつ前記出力端子の電圧に基づいて、前記出力端子に映像機器が接続されているか否かを判定し、前記入力信号検出回路が、前記映像信号が前記信号処理回路に入力されていることを検出した場合には、接続電流検出回路で検出される前記模擬出力段から出力される電流の値に基づいて、前記出力端子に映像機器が接続されているか否かを判定するよう構成されている、接続検出機能を有する半導体集積回路。
【請求項２】
前記制御回路は、前記入力信号検出回路における前記映像信号が入力されているか否かの検出結果に基づいて、前記半導体集積回路の外部の回路をオン及びオフする外部用オン・オフ制御信号を出力するよう構成されている、請求項１に記載の接続検出機能を有する半導体集積回路。
【請求項３】
前記接続電流検出回路は、前記映像信号の水平同期信号に対応して前記模擬出力段から出力される電流の値を検出するよう構成されている、請求項１に記載の接続検出機能を有する半導体集積回路。
【請求項４】
前記接続電流検出回路は、前記映像信号の水平同期信号と輝度信号とにそれぞれ対応して前記模擬出力段から出力される電流の値を検出するよう構成されている、請求項３に記載の接続検出機能を有する半導体集積回路。
【請求項５】
前記信号処理回路の出力段は、一方の主端子が第１電位を付与する第１電位付与手段に接続され、制御端子が前段の映像信号出力端子に接続された第１高電位側トランジスタと、一方の主端子が前記第１電位より低い第２電位を付与する第２電位付与手段に接続され、他方の主端子が前記第１高電位側トランジスタの他方の主端子に接続され、制御端子が前段の映像信号出力端子に接続され、かつ前記第１高電位側トランジスタと相補的に動作するよう構成された第１低電位側トランジスタと、を備え、前記第１高電位側トランジスタの他方の主端子と前記第１低電位側トランジスタの他方の主端子との接続点から処理後の映像信号を出力するよう構成されており、
前記模擬出力段は、一方の主端子が前記第１電位を付与する第３電位付与手段に接続され、制御端子が前記第１高電位側トランジスタの制御端子に接続された第２高電位側トランジスタと、一方の主端子が前記第２電位を付与する第４電位付与手段に接続され、他方の主端子が前記第２高電位側トランジスタの他方の主端子に接続され、制御端子が前記第１低電位側トランジスタの制御端子に接続され、かつ前記第２高電位側トランジスタと相補的に動作するよう構成された第２低電位側トランジスタと、を備えており、
前記接続電流検出回路は、一方の主端子が前記第１電位を付与する第５電位付与手段に接続された第３高電位側トランジスタと、一方の主端子が前記第２電位を付与する第６電位付与手段に接続され、他方の主端子が前記第３高電位側トランジスタの他方の主端子に接続された第３低電位側トランジスタと、前記第３高電位側トランジスタの他方の主端子と前記第３低電位側トランジスタの他方の主端子との接続点（以下、特定接続点）を所定の電位に維持するよう前記第３高電位側トランジスタの制御端子と前記第３低電位側トランジスタの制御端子とをバイアスするバイアス手段と、前記第３高電位側トランジスタの一方の主端子と前記第５電位付与手段との間及び前記第３低電位側トランジスタの一方の主端子と前記第６電位付与手段との間の少なくともいずれかに介挿された接続電流検出抵抗と、を備え、前記特定接続点が前記第２高電位側トランジスタの他方の主端子と前記第２低電位側トランジスタの他方の主端子との接続点に接続されている、請求項１に記載の接続検出機能を有する半導体集積回路。
【請求項６】
前記第２電位がＧＮＤ電位であり、前記所定の電位がＧＮＤ電位より高い電位である、請求項５に記載の接続検出機能を有する半導体集積回路。
【請求項７】
前記第１乃至第３の高電位側トランジスタと、前記第１乃至第３の低電位側トランジスタと、前記バイアス手段を構成するトランジスタとがＭＯＳトランジスタで構成されている、請求項５に記載の接続検出機能を有する半導体集積回路。
【請求項８】
前記第１乃至第３の高電位側トランジスタと、前記第１乃至第３の低電位側トランジスタと、前記バイアス手段を構成するトランジスタとがバイポーラトランジスタで構成されている、請求項５に記載の接続検出機能を有する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は映像信号処理回路を含む半導体集積回路と映像機器との接続を検出する機能を有する半導体集積回路に関する。
【背景技術】
【０００２】
デジタルカメラ、カムコーダ、携帯電話など携帯用の電機機器に内蔵された半導体集積回路とＴＶ、ＤＶＤプレイヤ等の映像機器本体との接続を検出する接続検出回路として、例えば、特許文献１に記載された接続検出回路が知られている。この接続検出回路は、ビデオ機器本体とその周辺映像機器との接続を検出するものである。
【０００３】
図８はこの従来の接続検出回路の構成を示す回路図である。なお、図８では、特許文献１に記載された回路図に対し、説明に必要な構成要素を出願人が適宜追加している。図８において、ビデオ機器本体の信号処理回路２０１は半導体集積回路２３５に内蔵されている。映像信号はＤＣカットコンデンサ２０２を介して信号処理回路２０１に入力され、そこで増幅される。この増幅された映像信号は、ＤＣカットコンデンサ１３６及び終端抵抗２０５を通過し、コネクタ（ケーブル１３）が接続されている場合、周辺映像機器２３２に入力される。ここで、参照符号２１０はモニタ用端子を示す。
【０００４】
図８において、終端抵抗２０５の入力側の端子の電圧V1及び出力側の端子の電圧V2は、コネクタが接続されているか否かによって、以下のように変化する。
【０００５】
コネクタが接続されている場合には、電圧V1及び電圧V2は、バイアス電源２３４によるバイアス電圧Vsを、抵抗２３３の抵抗値Rs、抵抗２０５の抵抗値Rt、及び抵抗２０６の抵抗値Rrで分割したものになる。具体的には、以下のようになる。
【０００６】
V1≒Vs×(Rt+Rr)/(Rs+Rt+Rr)
V2≒Vs×Rr/(Rs+Rt+Rr) 
コネクタが接続されていない場合には、電圧V1及び電圧V2は互いに等しくなる。
【０００７】
V1=V2
ここで、とRtとRrとは同じ抵抗値（75Ω）であるので、コネクタが接続されている時は、V1=2×V2になる。換言すると、V2=V1/2になる。従って、電圧V2を、電圧V1の2/3の基準電圧と比較すれば、電圧V2が基準電圧を下回るか否かによって、コネクタが接続されているか否かを検出することができる。
【０００８】
この従来例においては、電圧V1を、抵抗２０７と抵抗２０８とで分割して基準電圧を作成し、これをコンパレータ２０４の＋入力端子に入力している。ここで、抵抗２０８の抵抗値Reは抵抗２０７の抵抗値Rdの２倍であるので、基準電圧はV1×2/3である。一方、コンパレータ２０４の−入力端子には電圧V2が入力されている。これにより、コンパレータ２０４は、コネクタが接続されているときは、電圧V2（=V1/2）が基準電圧（=V1×2/3）より小さいので正の電圧を出力し、コネクタが接続されていないときは、電圧V2（=V1）が基準電圧（=V1×2/3）より大きいので負の電圧を出力する。これにより、コンパレータ２０４で、コネクタが接続されているか否かを検出することができる。このような従来例は、電池駆動されるビデオ機器における電力削減機能を実現することができる。
【特許文献１】特許第３３９３４０９号特許掲載公報（特に図１参照）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載されている接続検出回路では、半導体集積回路２３５側の終端抵抗２０５の電圧をモニタする必要があるため、モニタ用端子２１０を設ける必要があった。
【００１０】
本発明はこのような課題を解決するためになされたものであり、接続検出のための端子を設けることなく、映像信号処理回路を含む半導体集積回路と映像機器との接続を検出することが可能な接続検出機能を有する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の接続検出機能を有する半導体集積回路は、入力される映像信号を処理して出力段から出力する信号処理回路と、前記信号処理回路の出力段から出力された信号処理後の映像信号を外部に出力する出力端子と、前記出力端子に接続されたプルアップ抵抗と、前記映像信号が前記信号処理回路に入力されているか否かを検出する入力信号検出回路と、前記信号処理回路の出力段から出力される電流に応じた電流が出力されるよう構成された模擬出力段と、前記模擬出力段から出力される電流の値を検出する接続電流検出回路と、前記信号処理回路をオン及びオフする制御回路と、を備え、前記制御回路は、前記入力信号検出回路が、前記映像信号が前記信号処理回路に入力されていないことを検出した場合には、前記信号処理回路をオフしかつ前記出力端子の電圧に基づいて、前記出力端子に映像機器が接続されているか否かを判定し、前記入力信号検出回路が、前記映像信号が前記信号処理回路に入力されていることを検出した場合には、接続電流検出回路で検出される前記模擬出力段から出力される電流の値に基づいて、前記出力端子に映像機器が接続されているか否かを判定するよう構成されている。
【００１２】
この構成によれば、信号処理回路に映像信号が入力されているか否かを判定し、信号処理回路に映像信号が入力されていない場合には、出力端子の電圧に基づいて、信号出力端子に映像機器が接続されているか否かを判定し、信号処理回路に映像信号が入力されている場合には、接続電流検出回路で検出される模擬出力段から出力される電流の値に基づいて、信号出力端子に映像機器が接続されているか否かを判定するので、信号出力端子に接続される終端抵抗の端子電圧をモニタする必要がない。よって、半導体集積回路と映像機器との接続を検出するための端子を設けることなく、信号処理回路を含む半導体集積回路と映像機器との接続を検出することができる。
【００１３】
前記制御回路は、前記入力信号検出回路における前記映像信号が入力されているか否かの検出結果に基づいて、前記半導体集積回路の外部の回路をオン及びオフする外部用オン・オフ制御信号を出力するよう構成されていてもよい。
【００１４】
この構成によれば、この半導体集積回路に関連する半導体集積回路もオフすることが可能となり、ひいては、省電力でこの半導体集積回路を含むセットを動作させることにより長時間動作させることが可能になる。
【００１５】
前記接続電流検出回路は、前記映像信号の水平同期信号に対応して前記模擬出力段から出力される電流の値を検出するよう構成されていてもよい。
【００１６】
この構成によれば、映像信号に必ず含まれる水平同期信号を利用するので、簡単な構成で模擬出力段から出力される電流の値を検出することができる。
【００１７】
前記接続電流検出回路は、前記映像信号の水平同期信号と輝度信号とにそれぞれ対応して前記模擬出力段から出力される電流の値を検出するよう構成されていてもよい。
【００１８】
この構成によれば、映像信号に含まれる水平同期信号に加えて輝度信号をも利用するので、信号出力端子に映像機器が接続されているか否かの判定精度をより向上することができる。
【００１９】
前記信号処理回路の出力段は、一方の主端子が第１電位を付与する第１電位付与手段に接続され、制御端子が前段の映像信号出力端子に接続された第１高電位側トランジスタと、一方の主端子が前記第１電位より低い第２電位を付与する第２電位付与手段に接続され、他方の主端子が前記第１高電位側トランジスタの他方の主端子に接続され、制御端子が前段の映像信号出力端子に接続され、かつ前記第１高電位側トランジスタと相補的に動作するよう構成された第１低電位側トランジスタと、を備え、前記第１高電位側トランジスタの他方の主端子と前記第１低電位側トランジスタの他方の主端子との接続点から処理後の映像信号を出力するよう構成されており、前記模擬出力段は、一方の主端子が前記第１電位を付与する第３電位付与手段に接続され、制御端子が前記第１高電位側トランジスタの制御端子に接続された第２高電位側トランジスタと、一方の主端子が前記第２電位を付与する第４電位付与手段に接続され、他方の主端子が前記第２高電位側トランジスタの他方の主端子に接続され、制御端子が前記第１低電位側トランジスタの制御端子に接続され、かつ前記第２高電位側トランジスタと相補的に動作するよう構成された第２低電位側トランジスタと、を備えており、前記接続電流検出回路は、一方の主端子が前記第１電位を付与する第５電位付与手段に接続された第３高電位側トランジスタと、一方の主端子が前記第２電位を付与する第６電位付与手段に接続され、他方の主端子が前記第３高電位側トランジスタの他方の主端子に接続された第３低電位側トランジスタと、前記第３高電位側トランジスタの他方の主端子と前記第３低電位側トランジスタの他方の主端子との接続点（以下、特定接続点）を所定の電位に維持するよう前記第３高電位側トランジスタの制御端子と前記第３低電位側トランジスタの制御端子とをバイアスするバイアス手段と、前記第３高電位側トランジスタの一方の主端子と前記第５電位付与手段との間及び前記第３低電位側トランジスタの一方の主端子と前記第６電位付与手段との間の少なくともいずれかに介挿された接続電流検出抵抗と、を備え、前記特定接続点が前記第２高電位側トランジスタの他方の主端子と前記第２低電位側トランジスタの他方の主端子との接続点に接続されていてもよい。ここで、電位付与手段には、正電源及び負電源の他、ＧＮＤ端子も含まれる。
【００２０】
この構成によれば、模擬出力段を構成する高電位側トランジスタ及び低電位側トランジスタの制御端子が出力段を構成する高電位側トランジスタ及び低電位側トランジスタの制御端子に接続されており、かつ模擬出力段の第２高電位側トランジスタの他方の主端子と第２低電位側トランジスタの他方の主端子との接続点が、接続電流検出回路１５の特定接続点に接続されていて所定の電位に維持されているので、この所定の電位をGNDに設定することにより、信号処理回路の出力段から映像機器に出力される電流に応じた電流が模擬出力段から接続電流検出回路に出力される。一方、接続電流検出抵抗の端子電圧をモニタすることにより、模擬出力段から接続電流検出回路に出力される電流を検出することができる。よって、この構成により、信号処理回路の出力段から映像機器に出力される電流を間接的に検出することができる。
【００２１】
前記第２電位がＧＮＤ電位であり、前記所定の電位がＧＮＤ電位より高い電位であってもよい。
【００２２】
この構成によれば、負電源を省略することができる。
【００２３】
前記第１乃至第３の高電位側トランジスタと、前記第１乃至第３の低電位側トランジスタと、前記バイアス手段を構成するトランジスタとがＭＯＳトランジスタで構成されていてもよい。
【００２４】
前記第１乃至第３の高電位側トランジスタと、前記第１乃至第３の低電位側トランジスタと、前記バイアス手段を構成するトランジスタとがバイポーラトランジスタで構成されていてもよい。
【発明の効果】
【００２５】
本発明は以上に説明したように構成され、接続検出のための端子を設けることなく、映像信号処理回路を含む半導体集積回路と映像機器との接続を検出することが可能な接続検出機能を有する半導体集積回路を提供できるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００２７】
（実施の形態１）
図１は本発明に係る接続検出回路を含む半導体集積回路の構成を示すブロック図である。図２は図１の半導体集積回路の詳細な構成を示す回路図である。
【００２８】
図１に示すように、本実施の形態の半導体集積回路６１は、映像信号が入力される映像信号入力端子３９と、入力された映像信号を処理する信号処理回路１と、信号処理回路１で処理された映像信号を出力する映像信号出力端子９と、映像信号出力端子９に接続されたプルアップ抵抗１４と、映像信号が入力されているか否かを検出する入力信号検出回路１７と、信号処理回路１の出力段から出力される電流に応じた電流が出力されるよう構成された模擬出力段８０と、模擬出力段８０から出力される電流の値を検出する接続電流検出回路１５と、制御回路１６と、を備えている。
【００２９】
映像信号入力端子３９には、ＤＣカット用コンデンサ２を介して映像信号が入力される。信号処理回路１は、ここでは、例えば、オペアンプ（operational amplifier）で構成されていて、映像信号入力端子３９を経由して入力される映像信号を増幅する。映像信号出力端子９には、後述するように終端抵抗５及びケーブル１３を介して映像機器３２が接続される（図２参照）。映像機器３２としては、ＴＶ、ＤＶＤプレイヤ等が挙げられる。プルアップ抵抗１４は、一方の端子が正電原Ｖｄｄに接続され他方の端子が映像信号出力端子９に接続されている。入力信号検出回路１７は、例えば、映像信号入力端子３９を経由して入力される映像信号のレベルが所定値以上であるか否かに基づいて映像信号の入力の有無（映像信号が信号処理回路１に入力されているか否か）を検出するよう構成されている。入力信号検出回路１７はこの検出結果を入力信号検出信号１０１（図２参照）として制御回路１６に入力する。模擬出力段８０及び接続電流検出回路１５の構成は後で詳しく説明する。
【００３０】
制御回路１６は、入力信号検出信号１０１に基づき、入力信号検出回路１７が、映像信号が信号処理回路１に入力されていることを検出したか否か判別する。そして、入力信号検出回路１７が、映像信号が信号処理回路１に入力されていないことを検出した場合には、信号処理回路１をオフしかつ映像信号出力端子９の電圧に基づいて、映像信号出力端子９に映像機器３２（図参照）が接続されているか否かを判定する。一方、入力信号検出回路１７が、映像信号が信号処理回路１に入力されていることを検出した場合には、接続電流検出回路１５で検出される模擬出力段８０から出力される電流の値に基づいて、映像信号出力端子９に映像機器３２が接続されているか否かを判定する。制御回路１６は、例えば、論理回路、ＣＰＵ、コンパレータ等のプロセッサ等により構成される。
【００３１】
次に、半導体集積回路６１の構成を、図２を参照してさらに詳しく説明する。
【００３２】
図２に示すように、半導体集積回路６１の映像信号出力端子９には、半導体集積回路側の終端抵抗５の一端が接続され、終端抵抗５の他端は端子（以下、半導体集積回路側出力端子という）１１に接続されている。半導体集積回路側出力端子１１にはケーブル（コネクタ）１３の一端が接続され、ケーブル（コネクタ）１３の他端は映像機器３２の入力端子（以下、映像機器側入力端子という）１２に接続されている。ケーブル１３は、半導体集積回路側出力端子１１と映像機器側入力端子１２とに着脱自在に接続されている。従って、ケーブル１３が半導体集積回路側出力端子１１と映像機器側入力端子１２とに接続されると、映像機器３２が半導体集積回路６１に接続され、ケーブル１３が半導体集積回路側出力端子１１と映像機器側入力端子１２とから取り外されると、映像機器３２が半導体集積回路６１に非接続となる（半導体集積回路６１から切り離される）。以下、ケーブル１３が半導体集積回路側出力端子１１と映像機器側入力端子１２とに接続されることを、映像機器３２が半導体集積回路６１に接続されると表現し、ケーブル１３が半導体集積回路側出力端子１１と映像機器側入力端子１２とから取り外されることを、映像機器３２が半導体集積回路６１に接続されていないと表現する場合がある。
【００３３】
映像機器３２では、映像機器側入力端子１２には映像機器側の終端抵抗６の一端が接続され、さらにＤＣカット用コンデンサ３０を介して増幅器等の主回路が接続されている。終端抵抗６の他端はＧＮＤに接続されている。なお、終端抵抗５及び終端抵抗６は、一般的な７５Ωの抵抗値を有している。
【００３４】
次に、半導体集積回路６１の構成を詳しく説明する。まず、トランジスタの端子について定義する。本明細書及び請求の範囲において、トランジスタの動作電流が出入りする一対の端子を「主端子」という。動作電流とは電界効果型トランジスタ（ＦＥＴ）ではドレイン電流又はソース電流であり、バイポーラトランジスタではコレクタ電流又はエミッタ電流である。従って、電界効果型トランジスタでは、ソース又はドレインが主端子であり、バイポーラトランジスタでは、エミッタ又はコレクタが主端子である。また、トランジスタの動作電流を制御する制御信号が入力される端子を「制御端子」という。従って、電界効果トランジスタではゲートが制御端子であり、バイポーラトランジスタではベースが制御端子である。なお、トランジスタの一対の主端子は、一般的に構造上差異はなく、使用状態に応じて、一方の主端子がソース又はエミッタとして機能し、他方の主端子がドレイン又はコレクタとして機能する。以下では、便宜上、一方の主端子を第１の主端子と呼び、他方の主端子を第２の主端子と呼ぶ。また、主要なトランジスタについてのみ上記の名称を用い、その他のトランジスタについては通常の名称を用いる。
【００３５】
次に、半導体集積回路６１における電源について説明する。本実施の形態では、半導体集積回路６１は、正電源と負電源とを備えている。本実施の形態では、正電源及び負電源の電力供給対象が電界効果トランジスタであるので、正電源及び負電源にそれぞれＶｄｄ及びＶｓｓの参照符号を付す。半導体集積回路６１における正電源Ｖｄｄと負電源Ｖｓｓとは、絶対値が同じでそれぞれ正及び負の極性を有する電圧を出力する。また、接地端子にＧＮＤの参照符号を付す。なお、正電源及び負電源の電力供給対象がバイポーラトランジスタである場合（実施の形態５参照）には、正電源及び負電源にそれぞれＶｃｃ及びＶｅｅの参照符号を付す。
【００３６】
信号処理回路１は、多段の増幅回路で構成されていて、図２にはその出力段１’が示されている。出力段１’は、ここでは、相補的に動作する高電位側のトランジスタ（以下、高電位側トランジスタという（第１高電位側トランジスタ））１８と低電位側のトランジスタ（以下、低電位側トランジスタという（第１低電位側トランジスタ））２０とで構成されている。高電位側トランジスタ１８は、ここではＰ型ＭＯＳ電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）で構成されていて、その第１の主端子（ソース）が正電源Ｖｄｄ（第１電位付与手段）に接続されている。低電位側トランジスタ２０は、ここではＮ型ＭＯＳ電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）で構成されていて、その第１の主端子（ソース）が負電源Ｖｓｓ（第２電位付与手段）に接続され、その第２の主端子（ドレイン）が高電位側トランジスタ１８の第２の主端子（ドレイン）に接続されている。この高電位側トランジスタ１８の第２の主端子と低電位側トランジスタの第２の主端子とのノード（接続点）が信号処理回路１（出力段１’）の出力部６２を構成していて、信号線７１を通じて映像信号出力端子９に接続されている。信号線７１には、一方の端子が正電源Ｖｄｄに接続されたプルアップ抵抗１４の他方の端子が接続されている。つまり、プルアップ抵抗１４は、信号線７１を通じて信号処理回路１の出力部６２と映像信号出力端子９とに接続されている。高電位側トランジスタ１８の制御端子（ゲート）及び低電位側トランジスタ２０の制御端子（ゲート）には前段の出力が入力されている。前段の出力は前段までの増幅回路により増幅された映像信号である。ここでは、高電位側トランジスタ１８と低電位側トランジスタ２０とが異なるチャネル型のトランジスタで構成されているので、双方のトランジスタの制御端子に前段の出力がそのまま入力されているが、高電位側トランジスタ１８と低電位側トランジスタとが同じチャネル型のトランジスタで構成される場合には、一方のトランジスタの制御端子には前段の出力が反転されて入力される。このような構成により、高電位側トランジスタ１８及び低電位側トランジスタ２０は一方が動作（オン）しているときは他方は動作しない（オフする）。つまり、高電位側トランジスタ１８及び低電位側トランジスタ２０は相補的に動作するよう構成されている。また、高電位側トランジスタ１８と低電位側トランジスタ２０とはチャネル型を除いて実質的に同じ特性を有するように設計される。信号処理回路１の出力段１’以外の段も出力段１’と同様に構成されている。
【００３７】
出力段１’には模擬出力段８０が接続されている。模擬出力段８０の構成は出力段１’の構成と同じである。すなわち、模擬出力段８０は、相補的に動作する高電位側トランジスタ（第２高電位側トランジスタ）１９と低電位側トランジスタ（第２低電位側トランジスタ）２１とで構成されている。高電位側トランジスタ１９は、ＰＭＯＳトランジスタで構成されていて、その第１の主端子（ソース）が正電源Ｖｄｄ（第３電位付与手段）に接続されている。低電位側トランジスタ２０は、ＮＭＯＳトランジスタで構成されていて、その第１の主端子（ソース）が負電源Ｖｓｓ（第４電位付与手段）に接続され、その第２の主端子（ドレイン）が高電位側トランジスタ１９の第２の主端子（ドレイン）に接続されている。高電位側トランジスタ１８と低電位側トランジスタ２０とはチャネル型を除いて実質的に同じ特性を有するように設計される。この高電位側トランジスタ１９の第２の主端子と低電位側トランジスタの第２の主端子とのノード６３が接続電流検出回路に接続されている。高電位側トランジスタ１９の制御端子（ゲート）及び低電位側トランジスタ２１の制御端子（ゲート）には前段の出力が入力されている。つまり、模擬出力段８０と出力段１’とは、各々を構成する一対のトランジスタの制御端子が相互に接続されている。なお、図２では、模擬出力段８０が、便宜上、信号処理回路１の中に記載されているが、模擬出力段８０は信号処理回路に含まれないことは言うまでもない。
【００３８】
接続電流検出回路１５は、正電源Ｖｄｄ（第５電位付与手段）と負電源Ｖｓｓ（第６電位付与手段）との間に直列に接続された高電位側トランジスタ（第３高電位側トランジスタ）２６と低電位側トランジスタ（第３低電位側トランジスタ）２４とを備えている。高電位側トランジスタ２６は、ＮＭＯＳトランジスタで構成されていて、その第２の主端子（ドレイン）が接続電流検出抵抗２２を介して正電源Ｖｄｄに接続されている。低電位側トランジスタ２４は、ＰＭＯＳトランジスタで構成されていて、その第２の主端子（ドレイン）が負電源Ｖｓｓに接続され、その第１の主端子（ソース）が高電位側トランジスタ２６の第１の主端子（ソース）に接続されている。高電位側トランジスタ２６と低電位側トランジスタ２４とはチャネル型を除いて実質的に同じ特性を有するように設計される。高電位側トランジスタ２６の第１の主端子と低電位側トランジスタ２４の第１の主端子とのノード６４が模擬出力段８０のノード６３と接続されている。高電位側トランジスタ２６と低電位側トランジスタ２４とは、次に述べるように、ノード６４の電位Ｖｃが所定の電位（ここではＧＮＤ電位）になるように、各々の制御端子（ゲート）の電位が制御されている。
【００３９】
高電位側トランジスタ２６の制御端子には、電流源２８の低電位側の端子とＰＭＯＳトランジスタ２７のソースとのノード６５の電位Ｖｂが入力されている。電流源２８の高電位側の端子は正電源Ｖｄｄに接続されている。ＰＭＯＳトランジスタ２７のドレインはＧＮＤに接続され、ゲートはＧＮＤに接続されている。従って、ノード６５の電位Ｖｂは電流源２８の電流に応じて定まるＧＮＤより高い電位になる。一方、低電位側トランジスタ２４の制御端子には、電流源２９の高電位側の端子とＮＭＯＳトランジスタ２５のソースとのノード６６の電位Ｖａが入力されている。電流源２９の低電源側の端子は負電源Ｖｓｓに接続されている。ＮＭＯＳトランジスタ２５のドレインは正電源Ｖｄｄに接続され、ゲートはＧＮＤに接続されている。従って、ノード６６の電位Ｖａは電流源２９の電流に応じて定まるＧＮＤより低い電位になる。そうすると、ノード６４の電位は、ノード６５の電位Ｖｂより低い電位になり、ノード６６の電位Ｖａより高い電位になるので、電流源２８及び電流源２８の電流を適宜設定することにより、ノード６４の電位ＶｃをＧＮＤ電位に設定することができる。本実施の形態ではこのようにして、ノード６４の電位がＧＮＤ電位に設定されている。なお、ＮＭＯＳトランジスタ２５、ＰＭＯＳトランジスタ２７、電流源２８、及び電流源２９が高電位側トランジスタ２６の制御端子及び低電位側トランジスタ２４の制御端子のバイアス手段を構成している。
【００４０】
制御回路１６には、既述のように、入力信号検出信号１０１が入力されている。また、制御回路１６には、映像信号出力端子９（信号線７１）の電圧１０２が入力されている。さらに、制御回路１６には、接続電流検出抵抗２２の端子電圧１０３が入力されている。接続電流検出抵抗２２の端子電圧は接続電流検出抵抗２２を流れる電流に比例するので、制御器１６は、この接続電流検出抵抗２２の端子電圧１０３によって当該接続電流検出抵抗２２に流れる電流を検出する。制御回路１６はこれらの入力に基づいて、半導体集積回路６１に映像機器３２が接続されているか否かを判定する。この動作については後で詳しく説明する。
【００４１】
一方、制御回路１６は、オン・オフ制御信号１０５を信号処理回路１及び接続電流検出回路１５に出力して、信号処理回路１及び接続電流検出回路１５をオン・オフする。すなわち、信号処理回路１の出力段１’及び模擬出力段８０では、高電位側トランジスタ１８及び高電位側トランジスタ１９の制御端子がＰＭＯＳトランジスタ４３を介して正電源Ｖｄｄに接続され、低電位側トランジスタ２０及び低電位側トランジスタ２１の制御端子がＮＭＯＳトランジスタ４４を介して負電源Ｖｓｓに接続されている。ＮＭＯＳトランジスタ４４のゲートにはオン・オフ制御信号が入力され、ＰＭＯＳトランジスタ４３のゲートにはオン・オフ制御信号をインバータ３７で反転した信号が入力される。従って、オン・オフ制御信号１０５がローレベルになるとＰＭＯＳトランジスタ４３及びＮＭＯＳトランジスタ４４がオフして出力段１’及び模擬出力段８０が動作状態となる（オンする）。一方、オン・オフ制御信号１０５がハイレベルになるとＰＭＯＳトランジスタ４３及びＮＭＯＳトランジスタ４４がオンして、高電位側トランジスタ１８及び高電位側トランジスタ１９の制御端子の電位が正電源Ｖｄｄの電位になるとともに低電位側トランジスタ２０及び低電位側トランジスタ２１の制御端子の電位が負電源Ｖｓｓの電位となり、高電位側トランジスタ１８及び高電位側トランジスタ１９並びに低電位側トランジスタ２０及び低電位側トランジスタ２１が全てオフする。これにより、出力段１’及び模擬出力段８０が不動作状態となる（オフする）。なお、出力段１’がオフすることにより、映像出力端子９の電圧が出力段１’とは無関係に定まることとなる。
【００４２】
また、接続電流検出回路１５では、高電位側トランジスタ２６の制御端子がＮＭＯＳトランジスタ４２を介して負電源Ｖｓｓに接続され、低電位側トランジスタ２４の制御端子がＰＭＯＳトランジスタ４１を介して正電源Ｖｄｄに接続されている。ＮＭＯＳトランジスタ４２のゲートにはオン・オフ制御信号が入力され、ＰＭＯＳトランジスタ４１のゲートにはオン・オフ制御信号をインバータ３７で反転した信号が入力される。従って、オン・オフ制御信号１０５がローレベルになるとＮＭＯＳトランジスタ４２及びＰＭＯＳトランジスタ４１がオフして高電位側トランジスタ２６及び低電位側トランジスタ２４がオンする。これにより、接続電流検出回路１５が動作状態となる（オンする）。一方、オン・オフ制御信号１０５がローレベルになるとＮＭＯＳトランジスタ４２及びＰＭＯＳトランジスタ４１がオンして、高電位側トランジスタ２６の制御端子の電位が負電源Ｖｓｓの電位になるとともに低電位側トランジスタ２４の制御端子の電位が正電源Ｖｄｄの電位となり、高電位側トランジスタ２６及び低電位側トランジスタ２４がオフする。これにより、接続電流検出回路１５が不動作状態となる（オフする）。
【００４３】
次に、以上のように構成された半導体集積回路６１の動作を説明する。
【００４４】
図３は本実施の形態の半導体集積回路６１の動作モードを示すタイミングチャートである。
【００４５】
図３に示すように、半導体集積回路６１は、モード１〜３の３つの動作モードを有している。
【００４６】
モード１は、信号処理回路１に映像信号が入力され、かつ半導体集積回路６１に映像機器３２が接続されている場合の動作モードである。
【００４７】
モード２は、信号処理回路１に映像信号が入力され、かつ半導体集積回路６１に映像機器３２が接続されていない場合の動作モードである。
【００４８】
モード３は、信号処理回路１に映像信号が入力されていない場合の動作モードである。
【００４９】
まず、モード１について説明する。
【００５０】
図３に示すように、映像信号は、負電圧のパルスである水平同期信号８１と正の電圧値を有する輝度信号（階調信号）とを含んでいる。水平同期信号８１は映像信号に必ず付加されている信号であり、映像機器３２との同期を取るのに必要である。
【００５１】
図１〜図３を参照して、入力信号検出回路１７は、本実施の形態では、入力される映像信号のレベルが負の所定値以下であるか否かに基づいて映像信号の入力の有無を検出するよう構成されていて、この負の所定値が水平同期信号８１を検出可能なレベルに設定されている。従って、映像信号が信号処理回路１及び入力信号検出回路１７に入力されると、入力信号検出回路１７は、映像信号が入力されたことを検出した旨（ハイレベル）の入力検出信号１０１を出力する。すると、制御回路１６は、ハイレベルのオン・オフ制御信号１０５を出力する。これにより、信号処理回路１、模擬出力段８０、及び接続電流検出回路１５がオンする。
【００５２】
すると、信号処理回路１は入力される映像信号を増幅（処理）して出力段１’の出力部６２から出力する。この出力部６２から出力された映像信号は、信号線７１、映像信号出力端子９、終端抵抗５、半導体集積回路側出力端子１１、ケーブル１３を経て映像機器３２に入力される。
【００５３】
ここで、信号処理回路１がオンしている状態では、映像信号出力端子９の電圧（電位）は信号処理回路１の出力部６２の電位に等しく、この出力部６２の電位は映像機器３２が半導体集積回路６１に接続されているか否かに関わらず、入力される映像信号によって変動する。それ故、映像信号が信号処理回路１に入力されている場合には、映像出力端子９の電位に基づいて映像機器３２が半導体集積回路６１に接続されているか否かを的確に判定することができない。そこで、本発明では、映像信号が信号処理回路１に入力されている場合には、以下に述べるように信号処理回路１の出力部６２から出力される電流を間接的に検出し、これに基づいて映像機器３２が半導体集積回路６１に接続されているか否かを判定する。
【００５４】
すなわち、半導体集積回路６１に映像機器３２が接続されている場合、出力段１’の出力部６２から映像機器３２に電流が出力される。この場合、映像信号が正の電圧値である場合には、低電位側トランジスタ２０はオフし、映像信号に応じた高電位側トランジスタ１８のドレイン電流が正電源Ｖｄｄから高電位側トランジスタ１８及び出力部６２を経て映像機器３２に流れる。一方、映像信号が負の電圧値である場合には、高電位側トランジスタ１８はオフし、映像信号に応じた低電位側トランジスタ１８のドレイン電流が映像機器３２から出力部６２及び低電位側トランジスタ１８を経て負電源Ｖｓｓに流れる。
【００５５】
ここで、模擬出力段８０を構成する高電位側トランジスタ１９及び低電位側トランジスタ２１の制御端子が出力段１’を構成する高電位側トランジスタ１８及び低電位側トランジスタ２０の制御端子に接続されており、かつ模擬出力段８０のノード６３が、接続電流検出回路１５のノード６４に接続されていてＧＮＤ電位に維持されているので、模擬出力段８０のノード６３から接続電流検出回路１５に、出力段１’の出力部６２から映像機器３２に出力される電流に応じた電流が出力される。すなわち、映像信号が正の電圧値の場合、たとえば輝度信号が入力された場合には、低電位側トランジスタ２１はオフし、出力段１’の高電位側トランジスタ１８のドレイン電流に応じた高電位側トランジスタ１９のドレイン電流が、正電源Ｖｄｄから高電位側トランジスタ１９及びノード６３を経て接続検出回路１５のノード６４に流れる。接続検出回路１５では、このノード６４に流入した電流はさらに低電位側トランジスタ２４を経て負電源Ｖｓｓに流れる。一方、映像信号が負の電圧値である場合、たとえば水平同期信号が入力された場合には、高電位側トランジスタ１９はオフし、出力段１’の低電位側トランジスタ２０のドレイン電流に応じた低電位側トランジスタ２１のドレイン電流が、接続検出回路１５において正電源Ｖｄｄから接続電流検出抵抗２２及び高電位側トランジスタ２６を経てノード６４に流れ、この電流がさらに模擬出力段１’のノード６３及び低電位側トランジスタ２１を経て負電源Ｖｓｓに流れる。
【００５６】
そして、制御回路１６が、接続電流検出抵抗２２の端子電圧１０３を検出することによって、映像信号が負の電圧値である場合に接続電流検出抵抗２２に流れる電流の値をモニタする。
【００５７】
以上のようにして、信号処理回路１の出力部６２から出力される電流が間接的に検出される。
【００５８】
この状態において、映像機器３２が半導体集積回路６１から切り離されると、半導体集積回路６１はモード２の動作モードになる。
【００５９】
映像機器３２が半導体集積回路６１から切り離されると、出力段１’における高電位側トランジスタ１８及び低電位側トランジスタ２０の制御端子−第１の主端子間電圧（本実施の形態ではゲート−ソース間電圧）が小さくなり、出力部６２から出力される電流が減少する。すると、接続電流検出抵抗２２に流れる電流が減少する。なお、逆に、映像機器３２が切り離された状態から半導体集積回路６１に接続されると、出力段１’における高電位側トランジスタ１８及び低電位側トランジスタ２０の制御端子−第１の主端子間電圧が大きくなり、出力部６２から出力される電流が増大し、ひいては、接続電流検出抵抗２２に流れる電流が増大する。一方、制御回路１６は、接続電流検出抵抗２２の端子電圧１０３を通じて検出される接続電流検出抵抗２２を流れる電流が、所定の電流閾値（負電流閾値）以下であると半導体集積回路６１に映像機器３２が接続されていないと判定し、所定の閾値を上回っていると半導体集積回路６１に映像機器３２が接続されていると判定する。従って、この所定の電流閾値を適切に設定することにより、映像機器３２が半導体集積回路６１に接続されているか否かを判別することができる。この所定の電流閾値は、計算、実験、シミュレーション等により決定される。なお、この所定の電流閾値に代えて、所定の電圧閾値（負電圧閾値）を接続電流検出抵抗２２の端子電圧１０３に対して設定してもよい。
【００６０】
このようにして、信号処理回路１の出力部６２から出力される電流を間接的に検出し、これに基づいて、映像機器３２が半導体集積回路６１に接続されているか否かが判定される。
【００６１】
そして、制御回路１６は、映像機器３２が半導体集積回路６１から切り離されると、上記のようにしてこれを判別し、ローレベルのオン・オフ制御信号１０５を出力する（図３参照）。これにより、信号処理回路１、模擬出力段８０、及び接続電流検出回路１５がオフする。
【００６２】
次に、モード３について説明する。
【００６３】
図３に示すように、モード３においては、映像信号が入力されない。従って、入力信号検出回路１７は、映像信号が入力されていないことを検出した旨（ローレベル）の入力検出信号１０１を出力する。すると、制御回路１６は、ローレベルのオン・オフ制御信号１０５を出力する。これにより、信号処理回路１、模擬出力段８０、及び接続電流検出回路１５がオフする。このように、制御回路１６は、半導体集積回路６１に映像機器３２が接続されているか否かに依らずローレベルのオン・オフ制御信号１０５を出力する。
【００６４】
信号処理回路１（正確にはその出力段１’）がオフすることにより、既述のように、映像出力端子９の電圧が出力段１’とは無関係に定まる。ここで、半導体集積回路６１に映像機器３２が接続されている場合には、映像信号出力端子９の電圧（電位）は、正電源Ｖｄｄの電圧を、プルアップ抵抗１４と、終端抵抗５及び終端抵抗６とで抵抗分割したものになる。すなわち、
映像信号出力端子９の電圧＝正電源Ｖｄｄの電圧×（終端抵抗５の抵抗値＋終端抵抗６の抵抗値）／（プルアップ抵抗１４の抵抗値＋終端抵抗５の抵抗値＋終端抵抗６の抵抗値）
となる。
【００６５】
しかし、プルアップ抵抗１４の抵抗値（例えば数１００ＫΩ）は、終端抵抗５の抵抗値と終端抵抗６の抵抗値との合計値（＝１５０Ω）より十分大きく設計されているので、映像信号出力端子９の電圧はＧＮＤ電位に近い電圧となる。
【００６６】
一方、半導体集積回路６１に映像機器３２が接続されていない場合には、映像信号出力端子９の電圧は正電源Ｖｄｄの電圧に等しくなる。そして、制御回路１６は、映像信号出力端子９の電圧１０２が、所定の閾値以上であると半導体集積回路６１に映像機器３２が接続されていないと判定し、所定の閾値を下回っていると半導体集積回路６１に映像機器３２が接続されていると判定する。従って、この所定の閾値を適切に設定することにより、映像機器３２が半導体集積回路６１に接続されているか否かを判別することができる。この所定の閾値は、計算、実験、シミュレーション等により決定される。
【００６７】
以上に説明したように、本実施の形態の半導体集積回路６１によれば、信号処理回路１に映像信号が入力されているか否か判定し、信号処理回路１に映像信号が入力されていない場合には、映像信号出力端子９の電圧に基づいて、映像信号出力端子９に映像機器３２が接続されているか否かを判定し、信号処理回路１に映像信号が入力されている場合には、接続電流検出回路１５で検出される模擬出力段８０から出力される電流の値に基づいて、映像信号出力端子９に映像機器３２が接続されているか否かを判定するよう構成されているので、映像信号出力端子９に接続される終端抵抗の端子電圧をモニタする必要がない。よって、半導体集積回路６１と映像機器３２との接続を検出するための端子を設けることなく、信号処理回路１を含む半導体集積回路６１と映像機器３２との接続を検出することができる。
【００６８】
また、本実施の形態では、必ず映像信号に重畳されている同期信号８１によって模擬出力段８０から出力される電流の値を検出することにより、映像信号出力端子９に映像機器３２が接続されているか否かを判定するので、簡単な構成で模擬出力段８０から出力される電流の値を検出することができる。
【００６９】
（実施の形態２）
図４は本発明の実施の形態２に係る半導体集積回路の詳細な構成を示す回路図である。
【００７０】
本実施の形態の半導体集積回路６１は、実施の形態１の半導体集積回路６１とは以下の点において異なり、その他は実施の形態１の半導体集積回路６１と同じである。以下、この相違点について説明する。
【００７１】
図４に示すように本実施の形態では、接続電流検出回路１５において、低電位側トランジスタ２４と負電源Ｖｓｓとの間に接続電流検出抵抗２３が挿入されており、この接続電流検出抵抗２３の端子電圧１０４が制御回路１６に入力されている。制御回路１６においては、接続電流検出抵抗２３の端子電圧１０４を通じて検出される接続電流検出抵抗２３を流れる電流に対し、所定の電流閾値（正電流閾値）が設定されている。制御回路１６は、接続電流検出抵抗２３を流れる電流が、正電流閾値以下である場合又は接続電流検出抵抗２２を流れる電流が、負電流閾値以下である場合には、半導体集積回路６１に映像機器３２が接続されていないと判定し、そうでない場合には、半導体集積回路６１に映像機器３２が接続されていると判定する。従って、この正電流閾値を適切に設定することにより、映像機器３２が半導体集積回路６１に接続されているか否かを判別することができる。この正電流閾値は、計算、実験、シミュレーション等により決定される。なお、この正電流閾値に代えて、所定の正電圧閾値を接続電流検出抵抗２３の端子電圧１０４に対して設定してもよい。
【００７２】
以上のように構成された本実施の形態の半導体集積回路６１によれば、映像信号の水平同期信号８１と輝度信号８２との双方によって模擬出力段８０から出力される電流の値を検出することにより、映像信号出力端子９に映像機器３２が接続されているか否かを判定するので、実施の形態１に比べて判定の精度を向上することができる。
【００７３】
（実施の形態３）
図５は本発明の実施の形態３に係る半導体集積回路の詳細な構成を示す回路図である。
【００７４】
本実施の形態の半導体集積回路６１は、制御回路１６が外部用オン・オフ制御信号７２を、外部制御端子３６から外部に出力するよう構成されている。その他の点は、実施の形態２の半導体集積回路６１と同じである。
【００７５】
本実施の形態の半導体集積回路６１によれば、例えば、映像信号が入力されていない場合や、映像信号は入力されているが映像機器は接続されていない場合に、外部用オン・オフ制御信号７２によりセット制御用半導体集積回路装置の動作を停止させることができる。したがって、この半導体集積回路６１を備えるセット全体のモード制御が可能になり、ひいては省電力化が可能となる。
【００７６】
（実施の形態４）
図６は本発明の実施の形態４に係る半導体集積回路の詳細な構成を示す回路図である。
【００７７】
本実施の形態の半導体集積回路６１は、実施形態３の半導体集積回路６１とは以下の点において異なり、その他は実施の形態３の半導体集積回路６１と同じである。以下、この相違点について説明する。
【００７８】
本実施の形態の半導体集積回路６１では、信号処理回路１の出力段１’において、低電位側トランジスタ２０の第１の主端子がＧＮＤに接続されている。つまり、実施の形態３における負電圧Ｖｓｓの絶対値に相当する電圧で符号が異なる直流電圧（以下、所定直流電圧という）が出力部６２から出力される映像信号に重畳されるようにしている。同様に、模擬出力段８０において、低電位側トランジスタ２１の第１の主端子がＧＮＤに接続されており、所定直流電圧がノード６３の出力に重畳されるようにしている。
【００７９】
そして、これに対応して、接続電流検出回路１５において、低電位側トランジスタ２４の第２の主端子が接続電流検出抵抗２３を介してＧＮＤに接続されている。また、ＰＭＯＳトランジスタ２７のゲートがバイアス電源Ｖｐによって所定直流電圧だけバイアスされている。また、電流源２９の低電位側の端子がＧＮＤに接続されるとともに、ＮＭＯＳトランジスタ２５のゲートがバイアス電源Ｖｐによって所定直流電圧だけバイアスされている。この構成により、ノード６４の電位ＶｃがＧＮＤ電位より所定直流電圧だけ高い電位に維持される。なお、ＮＭＯＳトランジスタ４２のソースもＧＮＤに接続される。このように構成しても、ノード６４の電位がＧＮＤ電位より所定直流電圧だけ高い電位に維持されるため、そのオンによって高電位側トランジスタ２６をオフすることができるからである。
【００８０】
このように構成された本実施の形態の半導体集積回路６１では、映像出力端子９から出力される映像信号に直流電圧が重畳される。しかし、これ以外は、本実施の形態の半導体集積回路６１は実施の形態３の半導体集積回路６１と同様に動作する。
【００８１】
そして、本実施の形態の半導体集積回路６１によれば、負電源を省略することができる。
【００８２】
（実施の形態５）
図７は本発明の実施の形態５に係る半導体集積回路の詳細な構成を示す回路図である。
【００８３】
図７に示すように、本実施の形態の半導体集積回路６１は、実施の形態３の半導体集積回路６１において、ＭＯＳトランジスタからなる高電位側トランジスタ１８，１９，２６をバイポーラトランジスタからなる高電位側トランジスタ５１，５２，５６で置換し、ＭＯＳトランジスタからなる低電位側トランジスタ２０，２１，２４をバイポーラトランジスタからなる低電位側トランジスタ５３，５４，５５で置換し、ＮＭＯＳトランジスタ２５をｎｐｎ型バイポーラトランジスタ５８で置換し、ＰＭＯＳトランジスタ２７をｐｎｐ型バイポーラトランジスタ５７で置換したものである。これに伴い、図７では、バイポーラトランジスタが接続される正電源及び負電源にそれぞれＶｃｃ及びＶｅｅの参照符号を付している。良く知られているように、ある回路のＭＯＳトランジスタをバイポーラトランジスタで置換してもその回路は同様に動作する。それ故、本実施の形態の半導体集積回路６１は、実施の形態３の半導体集積回路６１と同様に動作する。
【００８４】
なお、上記実施の形態１乃至４では正電源Ｖｄｄ及び負電源Ｖｓｓをそれぞれ１つ備えたが、これらをそれぞれ複数備えてもよい。
【産業上の利用可能性】
【００８５】
本発明の接続検出機能を有する半導体集積回路は、接続検出のための端子を設けることなく、映像信号処理回路を含む半導体集積回路と映像機器との接続を検出することが可能な接続検出機能を有する半導体集積回路として、バッテリ駆動のデジタルカメラ、カムコーダ、携帯電話などのセット等の用途において有用である。
【図面の簡単な説明】
【００８６】
【図１】本発明に係る接続検出回路を含む半導体集積回路の構成を示すブロック図である。
【図２】図１の半導体集積回路の詳細な構成を示す回路図である。
【図３】本発明の実施の形態１の半導体集積回路の動作モードを示すタイミングチャートである。
【図４】本発明の実施の形態２に係る半導体集積回路の詳細な構成を示す回路図である。
【図５】本発明の実施の形態３に係る半導体集積回路の詳細な構成を示す回路図である。
【図６】本発明の実施の形態４に係る半導体集積回路の詳細な構成を示す回路図である。
【図７】本発明の実施の形態５に係る半導体集積回路の詳細な構成を示す回路図である。
【図８】従来の半導体集積回路の構成を示す回路図である。
【符号の説明】
【００８７】
１  信号処理回路
１’  出力段
２，３０  ＤＣカット用コンデンサ
５  終端抵抗
６  終端抵抗
９  映像信号出力端子
１１  集積回路側出力端子
１２  周辺映像機器側入力端子
１３  ケーブル
１４  プルアップ抵抗
１５  接続電流検出回路
１６  制御回路
１７  入力信号検出回路
１８，１９，５１，５２  高電位側トランジスタ
２０，２１，５３，５４  低電位側トランジスタ
２２，２３  接続電流検出抵抗
２４，５５  低電位側トランジスタ
２５  ＮＭＯＳトランジスタ
２６，５６  高電位側トランジスタ
２７  ＰＭＯＳトランジスタ
２８，２９  電流源
３２  映像機器
３６  外部制御端子
３７  インバータ
３９  映像信号入力端子
４１，４３  ＰＭＯＳトランジスタ
４２，４４  ＮＭＯＳトランジスタ
５７  ｐｎｐ型バイポーラトランジスタ
５８  ｎｐｎ型バイポーラトランジスタ
６２  出力部
６３〜６６  ノード
７１  信号線
７２  外部用オン・オフ制御信号
８０  模擬出力段
８１  水平同期信号
８２  輝度信号
１０１  入力検出信号
１０２  映像信号出力端子の電圧
１０３  接続電流検出抵抗の端子電圧
１０４  接続電流検出抵抗の端子電圧
１０５  オン・オフ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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