(57)【要約】  【課題】ライトマージンを維持しつつディスターブマージンを改善した半導体記憶装置を提供する。  【解決手段】メモリセルアレイ１は、一対のインバータＩＮＶ１、ＩＮＶ２を交差接続してなるメモリセルＭＣをワード線ＷＬとビット線対ＢＬ、／ＢＬとの交点に配列してなる。ダミートランジスタＱＮＤ１〜２は、メモリセルＭＣを構成するトランジスタの閾値電圧と一定の関係を有する閾値電圧を備えている。ダミービット線ＤＢＬは、ダミートランジスタＤＢＬの一端に接続され所定の電位まで充電される。ワード線ドライバ２は、ダミービット線ＤＢＬの電圧の変化に応じてワード線ＷＬの電圧の立ち上がり速度を変化させる。【選択図】図１
2010140534.tif 000002
【特許請求の範囲】
【請求項１】
一対のインバータを交差接続してなるメモリセルをワード線とビット線との交点に配列してなるメモリセルアレイと、
前記メモリセルを構成するトランジスタの閾値電圧と一定の関係を有する閾値電圧を備えたダミートランジスタと、
前記ダミートランジスタの一端に接続され所定の電位まで充電されるダミービット線と、
前記ダミートランジスタを導通制御するダミートランジスタ制御回路と、
選択された前記メモリセルが接続されるワード線にワード線電圧を供給するワード線ドライバと
を備え、
前記ワード線ドライバは、前記ダミービット線の電圧の変化に応じて前記ワード線電圧の立ち上がりの速度を変化させることが可能なように構成された
ことを特徴とする半導体記憶装置。
【請求項２】
前記ワード線ドライバは、複数のインバータを直列接続して構成され、
前記複数のインバータのうちのいずれか１つの駆動力が、前記ダミービット線の電圧の変化に応じて変化するように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のインバータのうちのいずれか１つは、第１導電型トランジスタと、並列接続された複数の第２導電型トランジスタとを直列接続すると共にそのゲートを共通接続して構成され、
前記複数の第２導電型のトランジスタのうちの少なくとも１つは、前記ダミービット線の電圧の変化に応じて非導通状態に切り替わるようにされたことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
複数個の前記ダミートランジスタが、前記ダミービット線と接地端子との間に並列に接続され、前記ダミートランジスタ制御回路は、個数制御信号に基づき、同時に導通させる前記複数のダミートランジスタの個数を変更可能に構成された請求項１記載の半導体記憶装置。
【請求項５】
前記ダミートランジスタ制御回路は、動作のための電源電圧が所定値以下に低下した場合において前記ダミートランジスタを動作させることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に係り、より詳しくは、インバータを交差接続して形成されるメモリセルを備えたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化や電源電圧の低減に伴い、これらの集積回路内部で利用されるＳＲＡＭの動作マージン不良の増加が問題となっている。ＳＲＡＭセルのデータ読み出し時の安定性を示す指標にディスターブマージンがある。このディスターブマージンは、データ読み出し時においてメモリセルがデータを破壊することなく保持する能力を示している。高集積化によりメモリセルトランジスタの閾値電圧にバラツキが生じる一方で、電源電圧が低減されると、ワード線の電圧が立ち上がり転送トランジスタが導通するタイミングにメモリセル間でバラツキが生じ、これによりメモリセルが保持するデータが反転しデータが破壊されてしまう虞がある。
【０００３】
ディスターブマージンを改善する方法の一つとして、データ読み出し時に立ち上げるワード線信号の電位を２段階に切り換える方法が知られている（例えば非特許文献１参照）。また、別の方法としては、メモリセルアレイ中のメモリセルの閾値電圧のバラツキ（グローバルバラツキ）の度合に応じてワード線信号の電位を制御する方法などが提案されている（例えば非特許文献２参照）。
【０００４】
非特許文献１の方法では、２種類の電源電圧を必要とするため、チャージポンプ回路を２種類用意する必要が生じ、回路規模の増大が問題となる。
【０００５】
一方、非特許文献２の方法では、バラツキが大きい場合にワード線信号の電位を低く設定した場合において、ディスターブマージンは改善するが、データの書き込みやすさを示すライトマージンが悪化してしまい、ディスターブマージンの改善とライトマージンの改善の両立は困難であるという問題がある。
【非特許文献１】“A 1-V TFT-Load SRAM Using a Two-step Word-Voltage Method.” K. Ishibashi, IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL 21, NO I I , NOVEMBER 1992
【非特許文献２】”A 65nm SoC Embedded 6T-SRAM Design for Manufacturing with Read and Write Cell Stabilizing Circuits.” S. Ohbayashi, VLSI Circuits Digest of Technical Papers. 2006
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ライトマージンを維持しつつディスターブマージンを改善した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、一対のインバータを交差接続してなるメモリセルをワード線とビット線との交点に配列してなるメモリセルアレイと、前記メモリセルを構成するトランジスタの閾値電圧と一定の関係を有する閾値電圧を備えたダミートランジスタと、前記ダミートランジスタの一端に接続され所定の電位まで充電されるダミービット線と、前記ダミートランジスタを導通制御するダミートランジスタ制御回路と、選択された前記メモリセルが接続されるワード線にワード線電圧を供給するワード線ドライバとを備え、前記ワード線ドライバは、前記ダミービット線の電圧の変化に応じて前記ワード線電圧の立ち上がりの速度を変化させることが可能なように構成されたことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、ライトマージンを維持しつつディスターブマージンを改善した半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１０】
［第１の実施の形態］
まず、本発明の第１の実施の形態に係る半導体記憶装置を、図１を参照しつつ説明する。
【００１１】
（１）第１の実施の形態の構成
図１は、第１の実施の形態に係る半導体記憶装置の構成を示す概略図である。この半導体記憶装置は、メモリセルアレイ１、ワード線ドライバ２、ダミーセルアレイ３、及びダミートランジスタ制御回路４とから大略構成されている。この他、この半導体記憶装置は、ビット線の電位を検知するセンスアンプやロウデコーダ、カラムデコーダ等を備えているが、説明の簡単化のため、これらの説明は省略する。
【００１２】
メモリセルアレイ１は、ビット線対ＢＬ、／ＢＬとワード線ＷＬとの交点に配置された複数のメモリセルＭＣを配列して構成される。以下では、説明の簡単のため、１対のビット線ＢＬ、／ＢＬのみを示し、それに沿ってメモリセルＭＣ１〜ＭＣｎが配列されているものとして説明を行う。本発明がこれに限定されるという趣旨でないことは言うまでもない。
【００１３】
メモリセルＭＣは、ｐＭＯＳトランジスタＱＰ１、ｎＭＯＳトランジスタＱＮ１を直列接続してなるインバータＩＮＶ１と、ｐＭＯＳトランジスタＱＰ２、ｎＭＯＳトランジスタＱＮ２を直列接続してなるインバータＩＮＶ２とを交差接続（一方の出力端子と他方の入力端子とを接続した構造）して形成される。
【００１４】
また、このメモリセルＭＣは、インバータＩＮＶ１、ＩＮＶ２のノードＮ１，Ｎ２とビット線対ＢＬ、／ＢＬとの間に接続された転送トランジスタＱＮ３、ＱＮ４を有している。あるメモリセルＭＣが選択される場合、そのメモリセルＭＣに接続されるワード線ＷＬの電圧が立ち上がり、これにより転送トランジスタＱＮ３、ＱＮ４が導通し、ノードＮ１、Ｎ２の信号がビット線ＢＬ、／ＢＬに向けて読み出され、図示しないセンスアンプにより増幅され、外部に出力される。
【００１５】
ワード線ドライバ２は、図示しないアドレスデコーダ、ロウデコーダを介して供給される選択信号ＷＬｉｎに従い、選択されたメモリセルＭＣに接続されたワード線ＷＬを駆動するための回路である。このワード線ドライバ２は、後述するように、メモリセルＭＣを構成するトランジスタ、特にｎＭＯＳトランジスタＱＮ１〜４の閾値電圧に応じて、ワード線ＷＬの電圧の立ち上がりの速度（スルーレート）を変化させることができるように構成されている。より具体的には、ワード線ドライバ２は、ダミービット線ＤＢＬの電位の変化に応じて、ワード線ＷＬのスルーレートを変化させるように構成されている。
【００１６】
ダミーセルアレイ３は、複数（ここでは２個）のダミートランジスタＱＮＤ１、ＱＮＤ２を、ダミービット線ＤＢＬと接地端子との間に並列接続して構成される。
【００１７】
ダミートランジスタＱＮＤ１、ＱＮＤ２は、メモリセルＭＣを構成するトランジスタ（特にトランジスタＱＮ１〜４）の閾値電圧と一定の関係を有する閾値電圧を与えられたトランジスタである。たとえば、このダミートランジスタＱＮＤ１、ＱＮＤ２を、トランジスタＱＮ１、ＱＮ２と同一のゲート幅、ゲート長を有し、不純物注入等の条件も同一とすることにより、両者の閾値電圧を略等しくすることができる。
【００１８】
ダミートランジスタＱＮＤ１、ＱＮＤ２は、ダミービット線ＤＢＬと接地端子との間に並列に接続されており、そのゲートの電圧は、ダミートランジスタ制御回路４により制御される。なお、ダミービット線ＤＢＬをあらかじめ所定の電圧まで充電するための構成として、ｐＭＯＳトランジスタＱＰＣが設けられている。このｐＭＯＳトランジスタＱＰＣは、ダミートランジスタ制御回路４からの信号に従い導通し、ダミービット線ＤＢＬを所定の電位まで充電する。
【００１９】
（２）第１の実施の形態の動作
次に、この第１の実施の形態にかかる半導体記憶装置の動作を、図１及び図２を参照しつつ説明する。
【００２０】
メモリセルＭＣを構成するｐＭＯＳトランジスタ、ｎＭＯＳトランジスタは、製造工程のバラツキにより、閾値電圧にバラツキが生じる。メモリセル間で閾値電圧にバラツキがあるにも拘わらず、異なるメモリセル間で同一の立ち上がり速度（スルーレート）のワード線電圧を供給した場合、閾値電圧の低いメモリセルでは、誤書き込みが生じる虞がある。
【００２１】
そこで、本実施の形態では、図２に示すように、メモリセルＭＣを構成するトランジスタの閾値電圧を後述する方法により判定し、その閾値電圧の度合に応じて、ワード線ＷＬの電圧の立ち上がり速度を変化させる。閾値電圧が基準値（通常の場合：実線のグラフ）よりも小さい場合には、ワード線ＷＬの電圧の立ち上がり速度を緩やかにする（図２の一点鎖線のグラフ）。一方、閾値電圧が基準値よりも大である場合には、ワード線ＷＬの電圧の立ち上がり速度を大きくする（図２の点線のグラフ）。
【００２２】
メモリセルＭＣを構成するトランジスタの閾値電圧の大小は、ダミービット線ＤＢＬの電圧の大きさに基づいて判断する。ダミービット線ＤＢＬには、ダミートランジスタＱＮＤ１、ＱＮＤ２のドレインが接続されている。
【００２３】
あるメモリセルＭＣが選択され、ワード線ドライバ２が駆動を開始した場合、そのワード線ドライバ２からの駆動信号により、ダミートランジスタ制御回路４も動作を開始する。ダミートランジスタ制御回路４は、ワード線ドライバ２からの指令に基づき、トランジスタＱＰＣを導通させてダミービット線ＤＢＬの充電を開始すると共に、ダミーセルアレイ３中のダミートランジスタＱＮＤ１、ＱＮＤ２を導通させる。
【００２４】
メモリセルＭＣを構成するトランジスタＱＮ１〜４の閾値電圧が基準値よりも大きい場合には、略同一の閾値電圧を有するダミートランジスタＱＮＤ１、ＱＮＤ２は導通せず、従ってダミービット線ＤＢＬは放電されず高い電位を保つ。この場合、ワード線ドライバ２は、図２の点線で示すような、立ち上がり速度の大きいワード線信号（グラフ上、傾きが大きい）をワード線ＷＬに供給する。
【００２５】
一方、メモリセルＭＣを構成するトランジスタＱＮ１〜４の閾値電圧が基準値よりも小さい場合には、ダミートランジスタＱＮＤ１、ＱＮＤ２は導通し、従ってダミービット線ＤＢＬは放電される。この場合、ワード線ドライバ２は、このダミービット線ＤＢＬの電位を検知して、図２の一点鎖線で示すような、立ち上がり速度の小さいワード線信号をワード線ＷＬに供給する。
【００２６】
このように、本実施の形態によれば、メモリセルＭＣを構成するトランジスタＱＮ１〜４の閾値電圧の大小が、ダミービット線ＤＢＬの電位に基づいて検知される。そして、この検知結果に基づき、ワード線ドライバ２が、ワード線ＷＬの電圧の立ち上がり速度を制御する。
【００２７】
メモリセルＭＣを構成するトランジスタＱＮ１〜４の閾値電圧が小さい場合には、ワード線ＷＬの電圧の立ち上がり速度を小さくして、これにより転送トランジスタＱＮ３、ＱＮ４が導通するタイミングを遅らせることができる。これにより、閾値電圧が小さい場合ことによるライトディスターブの発生を抑止することができる。
【００２８】
逆に、閾値電圧が大きい場合には、ワード線ＷＬの電圧の立ち上がり速度を大きくしてこれにより転送トランジスタＱＮ３、ＱＮ４が導通するタイミングを早めることができる。閾値電圧が大きい場合には、転送トランジスタＱＮ３、ＱＮ４の導通するタイミングを早めてもライトディスターブが発生する虞は小さい。このようにライトディスターブの心配が無い場合に転送トランジスタＱＮ３、ＱＮ４の導通するタイミングを早めることにより、ライトマージンを向上させることができる。
【００２９】
以上説明したように、本実施の形態によれば、ワード線ＷＬの立ち上がり速度を最適化することにより、ライトマージンの向上を図りつつディスターブマージンの向上を図ることが可能になる。
【００３０】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る半導体記憶装置を、図３を参照しつつ説明する。図２において、第１の実施の形態と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
【００３１】
この第２の実施の形態では、ダミーセルアレイ３に配列されたダミートランジスタの構成が、第１の実施の形態と異なっている。すなわち、このダミーセルアレイ３では、ダミートランジスタＱＮ１、ＱＮ２のソースが、直接接地されず、ｎＭＯＳトランジスタＱＮ３、ＱＮ４を介して接地端子に接続されている点で第１の実施の形態と異なっている。このｎＭＯＳトランジスタＱＮ３、ＱＮ４は、ゲートに電源電圧を供給されて常時導通状態に保持されている。その他の点は第１の実施の形態と同様であるので、重複する説明は省略する。この実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。
【００３２】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図４を参照して説明する。図４において、第１の実施の形態と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
【００３３】
この実施の形態の半導体記憶装置は、メモリセルアレイ１、ダミーセルアレイ３の構成は略第１の実施の形態と同様である。ただし、ダミートランジスタ制御回路４、及びワード線ドライバ２が図３に示すような構成を有している点に特徴を有している。
【００３４】
ワード線ドライバ２は、複数のインバータ２１（ここでは２１ａ〜２１ｄの４個）を直列接続させたインバータチェーン回路により構成されている。このうち、インバータ２１ａ、２１ｂ、２１ｄは、１つのｐＭＯＳトランジスタと１つのｎＭＯＳトランジスタを直列接続させてゲートを共通接続させた一般的な構成を有している。一方、インバータ２１ｃ、すなわちインバータチェーン回路の最後段から１つ前のインバータは、１つのｐＭＯＳトランジスタと、並列接続させた２つのｎＭＯＳトランジスタＱＮ２１、ＱＮ２２とを直列接続して構成されている。
【００３５】
ｎＭＯＳトランジスタＱＮ２１のソースは直接接地端子に接続されているが、ｎＭＯＳトランジスタＱＮ２２は、そのソースを別のｎＭＯＳトランジスタＱＮ２３のドレインに接続されている。このｎＭＯＳトランジスタＱＮ２３のソースは接地端子に接続されており、そのゲートはダミービット線ＤＢＬに接続されている。
【００３６】
また、ダミートランジスタ制御回路４は、ｐＭＯＳトランジスタＱＰ４１、ＱＰ４２、及びｎＭＯＳトランジスタＱＮ４１、ＱＮ４２を備えている。ｐＭＯＳトランジスタＱＰ４１、及びＱＰ４２は、電源電圧端子とノードＮ３との間に直列接続されている。このノードＮ３は、ダミーセルアレイ３中のトランジスタＱＰＣ、ＱＮＤ１、及びＱＮＤ２のゲートに接続されている。また、ｎＭＯＳトランジスタＱＮ４１、及びＱＮ４２は、このノードＮ３と接地端子との間に並列に接続されている。
【００３７】
ｐＭＯＳトランジスタＱＰ４１、及びｎＭＯＳトランジスタＱＮ４１のゲートには、外部から制御信号ＰＣ＿ＡＳが入力されている。この制御信号ＰＣ＿ＡＳは、電源電圧が基準値より高く設定されている場合には”Ｈ”とされる一方、基準値よりも低く設定されている場合には”Ｌ”とされる。ｐＭＯＳトランジスタＱＰ４２、及びｎＭＯＳトランジスタＱＮ４２はワード線ドライバ２の最前段のインバータ２１ａの出力信号をゲートに供給されている。
【００３８】
電源電圧が基準値よりも高いため制御信号ＰＣ＿ＡＳが”Ｈ”である場合には、ｐＭＯＳトランジスタＱＰ４１が導通せず、逆にｎＭＯＳトランジスタＱＮ４１が導通し、ノードＮ３の電位は０Ｖとなる。従って、ダミートランジスタＱＮＤ１、ＱＮＤ２は導通せず、ダミービット線ＤＢＬも高電位に維持されたままとなる。このため、ワード線ドライバ２も、メモリセルＭＣを構成するトランジスタの閾値電圧に拘わらず、ワード線ＷＬの電圧の立ち上がり速度は均一となる。
【００３９】
他方、電源電圧が基準値よりも低いため制御信号ＰＣ＿ＡＳが”Ｌ”である場合には、ｐＭＯＳトランジスタＱＰ４１、ＱＰ４２が導通し、逆にｎＭＯＳトランジスタＱＮ４１、ＱＮ４２が非導通状態とされ、ノードＮ３の電位は電源電圧ＶＤＤまで充電される。従って、ダミートランジスタＱＮＤ１、ＱＮＤ２が導通し、その閾値電圧次第でダミービット線ＤＢＬは放電され低電位となる。このため、ワード線ドライバ２も、メモリセルＭＣを構成するトランジスタの閾値電圧の大小により、ワード線ＷＬの電圧の立ち上がり速度を変化させる。
【００４０】
このように、本実施の形態では、電源電圧の大小により、ワード線ドライバ２の動作が変化し、電源電圧が大である場合にはワード線ＷＬの電圧の立ち上がり速度の制御がされないようになっており、この点第１の実施の形態と異なっている。電源電圧が基準値より高い場合には、ライトディスターブが生じる可能性も小さいため、ワード線ＷＬの電圧の立ち上がり速度を制御する必要もないためである。
【００４１】
次に、この第３の実施の形態の不揮発性半導体装置の動作を説明する。制御信号ＰＣ＿ＡＳが”Ｌ”の場合、ダミートランジスタＱＮＤ１、ＱＮＤ２が導通し、その閾値電圧次第で（すなわち、メモリセルＭＣを構成するトランジスタの閾値電圧次第で）ダミービット線ＤＢＬの電位が低下する。この場合、ワード線ドライバ２中のインバータ２１ｃを構成するｎＭＯＳトランジスタ２３が導通状態から非導通状態に切り替わり、これによりインバータ２１ｃの駆動力が低下する。インバータ２１ｃの駆動力の低下により、ワード線ＷＬの電圧の立ち上がり速度が低下する。閾値電圧が高い場合には、ダミービット線ＤＢＬの電位が低下せず、従ってワード線ＷＬの立ち上がり速度は高くされる。本実施の形態では、このようなワード線ＷＬの立ち上がり速度の調整が、インバータ２１ｃの駆動力の変更により実行される。
【００４２】
なお、図４では、インバータ２１ｃはインバータチェーン回路の最後段から１つ前のインバータとされていたが、本発明はこれに限定されるものではなく、更に前段のインバータをインバータ２１ｃのように構成してもよい。また、インバータ２１ｃ中の並列接続されるｎＭＯＳトランジスタの数は２個に限らず、３個以上であってもよく、その場合に非導通に切り換えるｎＭＯＳトランジスタの数も１個に限らず２個以上であってもよい。さらに、ｎＭＯＳトランジスタＱＮ２２を非導通状態にする方法も、図４に示されるものに限られない。例えば、ｎＭＯＳトランジスタＱＮ２３は、インバータ２１ｃの出力端子とｎＭＯＳトランジスタＱＮ２３との間に接続されていてもよい。
【００４３】
［第４の実施の形態］
次に、本発明の第４の実施の形態を、図５を参照して説明する。この第４の実施の形態は、次に説明する相違点を除き、第３の実施の形態と同一である。図５において、第３の実施の形態と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
【００４４】
この実施の形態では、駆動力を変化可能なインバータ２１ｃが、ｎＭＯＳトランジスタＱＮ２２の代わりに、ｐＭＯＳトランジスタＱＰ２２を備えている点で第３の実施の形態と異なっている。このｐＭＯＳトランジスタＱＰ２２は、ｐＭＯＳトランジスタＱＰ２１とゲートを共通に接続され、そのソースはｐＭＯＳトランジスタＱＰ２１のドレインに接続され、そのソースは別のｐＭＯＳトランジスタＱＰ２３に接続されている。ｐＭＯＳトランジスタＱＰ２３のソースは電源電圧に接続され、そのゲートはインバータ２１ｅを介してダミービット線ＤＢＬに接続されている。
【００４５】
この実施の形態では、ダミートランジスタＱＮＤ１、ＱＮＤ２の閾値電圧が低い場合に、ｐＭＯＳトランジスタＱＰ２３が非導通状態となり、これによりインバータ２１ｃの駆動力が低下し、ワード線ＷＬの電圧の立ち上がり速度が低下する。すなわち、第３の実施の形態と同様の効果を得ることができる。
【００４６】
なお、ｐＭＯＳトランジスタＱＰ２３は、ｎＭＯＳトランジスタで置き換えることができる。その場合、インバータ２１ｅは不要であり、ｎＭＯＳトランジスタのゲートはダミービット線ＤＢＬに直接接続することができる。
【００４７】
また、インバータ２１ｃはインバータチェーン回路の最後段から１つ前のインバータに限るものでないこと、インバータ２１ｃ中の並列接続されるｎＭＯＳトランジスタの数は２個に限らず、３個以上であってもよいこと等は、第３の実施の形態と同様である。
【００４８】
［第５の実施の形態］
次に、本発明の第２の実施の形態に係る半導体記憶装置を、図６を参照しつつ説明する。図６において、第１の実施の形態（図１）と同一の構成要素に関しては同一の符号を付して、以下ではその詳細な説明は省略する。
【００４９】
この実施の形態では、図６に示すように、ダミーセルアレイ３が、多数のダミートランジスタＱＮＤｉ（ここではｉ＝１〜８の８個）を備え、しかも、同時に導通させるダミートランジスタＱＮＤｉの個数を、制御信号ＰＣ＿ＡＳｎに基づいて変更可能である点が、第１の実施の形態と異なっている。
【００５０】
同時に動作させるダミートランジスタＱＮＤｉの個数が不変の場合の動作は、第１の実施の形態と同様（図２参照）である。しかし、制御信号ＰＣ＿ＡＳｎにより、同時に動作されるダミートランジスタＱＮＤｉの個数が、例えば２個、４個、８個と変化されると、閾値電圧が同じ場合であっても、ワード線ＷＬの立ち上がり速度が図７に示すように変化する。このようにワード線ＷＬの立ち上がり速度を調整することにより、より一層ディスターブマージンの向上とライトマージンの向上との両立を図ることができる。
【００５１】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、１つのメモリセルＭＣが図１に示すような６つのトランジスタにより構成される例を示したが、本発明はこれに限定されるものでないことは言うまでもない。
【００５２】
また、ワード線ドライバ２は、図４に具体的に示された回路に限定されるものではなく、ダミービット線ＤＢＬの電位の低下の度合に従いワード線ＷＬの立ち上がり速度を調整できるものであればよい。例えば、ダミービット線ＤＢＬの電位低下に従い時定数を増加させる遅延素子を有することにより、ワード線ＷＬの立ち上がり速度を制御するようなものも可能である。或いは、ダミービット線ＤＢＬの電位低下に従い、インバータチェーン回路の段数を増加させるような回路を構成してもよい。
【００５３】
更に、ダミーセルアレイ３も、上記の実施の形態ではビット線対ＢＬ、／ＢＬに沿った複数のメモリセルＭＣに対し共通のダミーセルを用いるようにしているが、例えばメモリセル１つに対し１つのダミーセルを設けることも可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図２】本発明の第１の実施の形態の動作を示すグラフである。
【図３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図４】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図５】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図６】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図７】本発明の第５の実施の形態の動作を示すグラフである。
【符号の説明】
【００５５】
１・・・メモリセルアレイ、  ＭＣ・・・メモリセル、  ２・・・ワード線ドライバ、  ３・・・ダミーセルアレイ、  ＱＮＤ１〜８・・・ダミーセルトランジスタ、  ４・・・ダミートランジスタ制御回路、  ２１ａ〜２１ｄ・・・インバータ。
【図１】
2010140534.tif 000003
【図２】
2010140534.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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