(57)【要約】【課題】高信頼性でかつ高レイアウト密度配線と混載可能な容量素子を備えた半導体装置及びその製造方法を提供する。【解決手段】本発明は、容量素子を有する半導体装置であって、アルミニウム合金膜１０２と、高融点金属膜を含む上層バリア膜１０３とを含む金属配線２００ａおよび下部電極２００ｂと、下部電極２００ｂ上に形成された容量絶縁膜１０４と、容量絶縁膜１０４上に形成された上部電極１０５とを有する。高融点金属膜の膜厚は、４０ｎｍ以上、８０ｎｍ以下であり、容量絶縁膜１０４は、有機シランを原料としたシリコン酸化膜からなることを特徴とする。【選択図】図１
2010225907.tif 000002
【特許請求の範囲】
【請求項１】
容量素子を有する半導体装置であって、
アルミニウム合金膜と、高融点金属膜を含む上層バリア膜とを含む金属配線と、
前記金属配線と同一面に形成されかつ同一材料からなる前記容量素子の下部電極と、
前記下部電極上に形成された前記容量素子の容量絶縁膜と、
前記容量絶縁膜上に形成された前記容量素子の上部電極とを有し、
前記高融点金属膜の膜厚が、４０ｎｍ以上、８０ｎｍ以下であり、
前記容量絶縁膜が、有機シランを原料としたシリコン酸化膜からなることを特徴とする半導体装置。
【請求項２】
前記上層バリア膜が、高融点金属として窒化チタンを含む前記高融点金属膜と、チタン膜とを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記容量絶縁膜が、有機シランとしてＴＥＯＳを原料としたシリコン酸化膜からなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置の製造方法であって、前記容量絶縁膜が、３２０℃以上、４００℃以下で成膜されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至３のいずれかに記載の半導体装置の製造方法であって、前記容量絶縁膜が、３４０℃以上、３８０℃以下で成膜されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高レイアウト密度配線と混載可能な高信頼性の容量素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
アナログ回路を有するＬＳＩにおいては、インダクタ、容量素子、及び抵抗素子といった受動素子を、トランジスタと混載できるプロセスが必要とされる。特に、ＬＳＩの多機能化、低コスト化を推し進める観点では、トランジスタの微細化と、高精度かつ大容量な受動素子の混載とを両立させたプロセスを構築することが重要となる。
【０００３】
こうしたニーズの中で、近年アナログＬＳＩにおいては、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子を採用する例が増えている。ＭＩＭ容量素子は、従来のＰＩＰ（Ｐｏｌｙｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙｓｉｌｉｃｏｎ）容量素子と比べて寄生容量や寄生抵抗を小さくできるため、容量精度や高速応答性に優れるといった特徴がある。
【０００４】
例えば、ＬＳＩのアルミニウム配線と共用されたＭＩＭ容量の下部電極が、アルミニウムを主たる成分とした金属膜からなり、その下部電極をチタンと窒化チタンからなる上層バリア膜で覆い、その上層バリア膜の膜厚を１１０ｎｍ以上とすることで、高性能で高容量なＭＩＭ容量を実現できるとした半導体装置が開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１０９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＩＭ容量の下部電極をアルミニウム配線と共用した場合、容量絶縁膜を成膜する時の加熱により、アルミニウム配線を構成するアルミニウムに粒成長が発生する。そのため、アルミニウム配線と共用されるＭＩＭ容量の下部電極表面には、粒成長によるヒロックなどの構造欠陥が発生してしまう。この表面構造欠陥は、例えば、容量絶縁膜の膜厚が不均一となる原因となり、結果として、ＭＩＭ容量の絶縁耐圧が低下するといった信頼性上の問題が生じてしまう。
【０００７】
このような問題に対して、特許文献１は、ＭＩＭ容量の下部電極及び共用されるアルミニウム配線の上層バリア膜を厚くすることで、絶縁耐圧の低下しないＭＩＭ容量を製造する方法を開示している。より具体的には、上層バリア膜の膜厚を１１０ｎｍ以上、更に好ましくは１６０ｎｍ以上としている。
【０００８】
しかしながら、このような金属配線では、上層バリア膜が厚いため、ドライエッチ法による加工後の配線形状が変化して、金属配線間の空隙の幅が狭くなってしまう。そのため、上層バリア膜が厚いＭＩＭ容量の下部電極と共用されるアルミニウム配線は、微細加工性に劣り、線間耐圧不良が発生し易くなり、結果として、ＭＩＭ容量の下部電極と共用されるアルミニウム配線のレイアウト密度を上げることができない。
【０００９】
本発明は、ＭＩＭ容量の下部電極のヒロックなどによる表面構造欠陥による絶縁耐圧の低下が生じることなく、かつ微細加工が容易な下部電極を実現することで、高レイアウト密度配線と混載可能な高信頼性のＭＩＭ容量を有する半導体装置を実現することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するために、本発明は、容量素子を有する半導体装置であって、アルミニウム合金膜と、高融点金属膜を含む上層バリア膜とを含む金属配線と、金属配線と同一面に形成されかつ同一材料からなる容量素子の下部電極と、下部電極上に形成された容量素子の容量絶縁膜と、容量絶縁膜上に形成された容量素子の上部電極とを有し、高融点金属膜の膜厚が、４０ｎｍ以上、８０ｎｍ以下であり、容量絶縁膜が、有機シランを原料としたシリコン酸化膜からなることを特徴とする。
【００１１】
また、本発明では、上層バリア膜が、高融点金属として窒化チタンを含む高融点金属膜と、チタン膜とを含んでもよく、容量絶縁膜が、有機シランとしてＴＥＯＳを原料としたシリコン酸化膜からなってもよい。
【００１２】
さらに、本発明では、好ましくは、容量絶縁膜が、３２０℃以上、４００℃以下で成膜され、より好ましくは、３４０℃以上、３８０℃以下で成膜される。
【発明の効果】
【００１３】
本発明により、ＭＩＭ容量の下部電極のヒロックなどによる表面構造欠陥による絶縁耐圧の低下が生じることなく、かつ微細加工が容易な下部電極を実現することで、高レイアウト密度配線と混載可能な高信頼性のＭＩＭ容量を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施例による半導体装置の断面模式図である。
【図２】本発明の一実施例による半導体装置の製造工程の断面模式図である。
【図３】本発明の一実施例による半導体装置の製造工程の断面模式図である。
【図４】本発明の一実施例による半導体装置の製造工程の断面模式図である。
【図５】ＭＩＭ容量の絶縁耐圧不良率の、上層バリア膜に対する膜厚依存性を示す図である。
【図６】金属配線の線間耐圧不良率の、上層バリア膜に対する膜厚依存性を示す図である。
【図７】本発明の一実施例による金属配線の断面模式図である。
【図８】比較例による金属配線の断面模式図である。
【図９】ＭＩＭ容量の絶縁耐圧不良率の、容量絶縁膜成膜温度依存性を示す図である。
【図１０】容量絶縁膜膜厚バラツキの、容量絶縁膜成膜温度依存性を示す図である。
【発明を実施するための形態】
【００１５】
以下に、図面を参照しながら、本発明の実施例について詳細に説明する。なお、複数の図面において同一の符号は同一物を表し、その繰り返しの説明は省略する。
【００１６】
図１は、本発明の一実施例による半導体装置の断面模式図である。また、図２乃至図４は、本発明の一実施例による半導体装置の製造工程の断面模式図である。以下に、図１乃至図４を参照して、本発明の一実施例による半導体装置の構造とその製造方法を説明する。
【００１７】
まず、図２に示すように、半導体素子が形成された半導体素子基板１００の上に、膜厚１０ｎｍのチタン膜および膜厚３０ｎｍの窒化チタン膜からなる下層バリア膜１０１と、膜厚４００ｎｍのアルミニウム合金膜１０２と、膜厚１０ｎｍのチタン膜および膜厚６０ｎｍの窒化チタン膜からなる上層バリア膜１０３とを備える金属配線層２００をスパッタ法により成膜した。本発明においては、後述するように、上層バリア膜１０３における窒化チタン膜の膜厚を４０ｎｍ以上、８０ｎｍ以下とすることが重要である。尚、上層バリア膜１０３では、アルミニウム合金膜１０２の表面が窒化されることを避けるため、１０ｎｍの膜厚でチタン膜を成膜した後、必要な膜厚の窒化チタン膜を成膜したが、チタン膜の膜厚は１０ｎｍに限定されるものではなく、必要に応じてその膜厚を変えてもよい。
【００１８】
次に、図３に示すように、上層バリア膜１０３の上に、有機シランであるＴＥＯＳ（Ｔｅｔｒａ−ＥｔｈＯｘｙ−Ｓｉｌａｎｅ）を原料とした、膜厚２３ｎｍのシリコン酸化膜を、容量絶縁膜１０４として、プラズマＣＶＤ法により成膜温度３８０℃で成膜した。その後、さらに膜厚１００ｎｍの窒化チタン膜からなるＭＩＭ容量の上部電極１０５を、スパッタ法により成膜した。本発明においては、後述するように、容量絶縁膜１０４の成膜温度を３２０℃以上、４００℃以下とすることが好ましい。さらに好ましくは、その成膜温度は、３４０℃以上、３８０℃以下である。
【００１９】
次に、図４に示すように、リソグラフィー法とドライエッチ法を用いて、ＭＩＭ容量の上部電極１０５を所望の形状に加工した後、さらにリソグラフィー法とドライエッチ法を用いて、容量絶縁膜１０４及び金属配線層２００を所望の形状に加工した。なお、金属配線層２００は、金属配線２００ａ及びＭＩＭ容量の下部電極２００ｂとして加工した。すなわち、金属配線２００ａ及びＭＩＭ容量の下部電極２００ｂは、同一面に形成されかつ同一材料からなる。
【００２０】
次に、図１に示すように、プラズマＣＶＤ法により１４００ｎｍの酸化シリコン膜を成膜した後、化学的機械研磨法により平坦化して層間絶縁膜１０６を形成した。さらに、リソグラフィー法とドライエッチ法を用いて、金属配線２００ａ、ＭＩＭ容量の下部電極２００ｂ、及びＭＩＭ容量の上部電極１０５の上面の一部が露出するように層間絶縁膜１０６に接続孔を形成した後、その接続孔内に、主にタングステンからなる配線プラグ１０７を形成した。
【００２１】
次に、膜厚１０ｎｍのチタン膜および膜厚３０ｎｍの窒化チタン膜からなる下層バリア膜１０８と、膜厚４００ｎｍのアルミニウム合金膜１０９と、膜厚１０ｎｍのチタン膜および膜厚２０ｎｍの窒化チタン膜からなる上層バリア膜１１０とを備えた外部端子の金属配線２０１をスパッタ法により成膜した後、さらにリソグラフィー法とドライエッチ法を用いて、所望の形状に外部端子の金属配線２０１を加工した。
【００２２】
次いで、このような半導体装置において、上層バリア膜１０３の窒化チタン膜の膜厚について検討した。
【００２３】
図５は、容量絶縁膜１０４の成膜温度を３８０℃として、上層バリア膜１０３の窒化チタンの膜厚を２０ｎｍから１００ｎｍの範囲で変化させた時の、ＭＩＭ容量の絶縁耐圧不良率を調べた結果を示す。図示されるように、窒化チタンの膜厚が４０ｎｍ以上である場合に、絶縁耐圧不良率が０％となることがわかった。
【００２４】
図６は、図５と同様の条件下で、さらに、リソグラフィーで用いるマスク上の金属配線２００ａの空隙幅を２７０ｎｍとした時の金属配線２００ａの線間耐圧不良率を調べた結果を示す。図示されるように、窒化チタンの膜厚が８０ｎｍ以下である場合に、線間耐圧不良率が０％となることがわかった。
このように、図５及び図６に示されたように、上層バリア膜１０３の窒化チタンの膜厚を４０ｎｍ以上、８０ｎｍ以下とすることで、ＭＩＭ容量の絶縁耐圧不良率を下げつつ、微細な金属配線間の空隙での線間耐圧不良率を下げられることがわかった。
【００２５】
次いで、上層バリア膜１０３の窒化チタンの膜厚と、金属配線２００ａの空隙との関係について検討した。
【００２６】
図７は、リソグラフィーで用いるマスク上の金属配線２００ａの空隙幅を２７０ｎｍ、上層バリア膜１０３の窒化チタンの膜厚を６０ｎｍとした金属配線２００ａの断面模式図を示す。窒化チタンの膜厚を６０ｎｍとした場合、ドライエッチ法により加工した後の金属配線２００ａの空隙３００の幅は２５０ｎｍとなった。
【００２７】
図８は、上層バリア膜１０３の窒化チタンの膜厚が１２０ｎｍであること以外は図７と同様の構成とした金属配線２００ａの断面模式図を示す。窒化チタンの膜厚を１２０ｎｍとした場合、ドライエッチ法により加工した後の金属配線２００ａの空隙３００の幅は２００ｎｍとなった。
【００２８】
以上の結果より、上層バリア膜１０３の窒化チタンの膜厚が厚くなるにつれて、ドライエッチング法によって得られる金属配線２００ａの空隙３００の幅は狭くなることがわかった。線間耐圧不良率を下げるためには、リソグラフィーで用いるマスク上の金属配線２００ａの空隙幅を広げる必要があるので、上述の結果からも、窒化チタンの膜厚は４０ｎｍ以上、８０ｎｍ以下であることが好ましいことがわかる。
【００２９】
図９は、ＭＩＭ容量を有する半導体装置において、上層バリア膜１０３の窒化チタンの膜厚を３０ｎｍ、４０ｎｍ及び６０ｎｍとして、容量絶縁膜１０４の成膜温度を３２０℃から４００℃の範囲で変化させた時の、ＭＩＭ容量の絶縁耐圧不良率を調べた結果を示す。図示されるように、成膜温度が４００℃から下がるにつれて絶縁耐圧不良率が減少していき、窒化チタンの膜厚を３０ｎｍとした場合、３４０℃で０％となり、窒化チタンの膜厚を４０ｎｍとした場合、３８０℃で０％となり、窒化チタンの膜厚を６０ｎｍとした場合、４００℃でも０％となった。また、図１０は、図９と同様の条件下で、容量絶縁膜１０４の膜厚バラツキを調べた結果を示す。窒化チタンの膜厚によらず、図示されるように、成膜温度が４００℃から下がるにつれて膜厚バラツキが増大し、３２０℃で２．５％を超えることがわかった。
【００３０】
このように、図９及び図１０に示されたように、容量絶縁膜１０４の成膜温度を３２０℃以上、４００℃以下、さらに好ましくは、３４０℃以上、３８０℃以下とすることで、容量絶縁膜１０４の膜厚バラツキを極度に増大させることなく、ＭＩＭ容量の絶縁耐圧不良率を下げられることがわかった。
【００３１】
なお、本実施例では、上層バリア膜１０３の高融点金属膜として窒化チタンを用いているが、より高性能のＭＩＭ容量を得るためにその他の高融点金属を用いてもよい。例えば、窒化チタンの他に、タンタル、タングステン、モリブデン及びその窒化物を主たる成分とする金属を用いても良い。
【００３２】
また、本実施例では、容量絶縁膜１０４として、膜厚２３ｎｍのシリコン酸化膜を用いているが、その膜厚はこれに限定されるものではない。すなわち、より高容量のＭＩＭ容量を得るためには容量絶縁膜１０４の膜厚を薄くすれば良く、そうすることによって、金属配線２００ａの線間耐圧が損なわれることは無い。さらに、本実施例では、容量絶縁膜１０４として、有機シランであるＴＥＯＳを原料としたシリコン酸化膜用いているが、ＴＥＯＳの他にＴＲＩＥＳ（ＴＲＩ−Ｅｔｈｏｘｙ−Ｓｉｌａｎｅ）の様に低温成膜性に優れた原料を用いても良い。また、成膜方法についても、プラズマＣＶＤ法の他に、熱ＣＶＤ法やＡＬＤ法を用いても良い。
【００３３】
また、本実施例では、下層バリア膜１０１として膜厚１０ｎｍのチタン膜と膜厚３０ｎｍの窒化チタン膜とからなる積層膜を用いているが、この膜厚および材料は、これらに限定されるものではない。すなわち、金属配線に要求される微細加工性を満たす材料であれば、その他の材料を用いてもよい。
【００３４】
以上、本発明の実施例によって本発明を説明してきたが、このようにして形成した本発明に係る半導体装置およびその製造方法は、ＭＩＭ容量の下部電極のヒロックなどによる表面構造欠陥による絶縁耐圧の低下が生じることなく、かつ微細加工が容易な下部電極を実現することで、高レイアウト密度配線と混載可能な高信頼性のＭＩＭ容量を有することができる。
【符号の説明】
【００３５】
１００  半導体素子基板
１０１  下層バリア膜
１０２  アルミニウム合金膜
１０３  上層バリア膜
１０４  容量絶縁膜
１０５  ＭＩＭ容量の上部電極
１０６  層間絶縁膜
１０７  配線プラグ
１０８  下層バリア膜
１０９  アルミニウム合金膜
１１０  上層バリア膜
２００  金属配線層
２００ａ  金属配線
２００ｂ  ＭＩＭ容量の下部電極
２０１  外部端子の金属配線
３００  金属配線間の空隙
【図１】
2010225907.tif 000003
【図２】
2010225907.tif 000004
【図３】
2010225907.tif 000005
【図４】
2010225907.tif 000006
【図５】
2010225907.tif 000007
【図６】
2010225907.tif 000008
【図７】
2010225907.tif 000009
【図８】
2010225907.tif 000010
【図９】
2010225907.tif 000011
【図１０】
2010225907.tif 000012