(57)【要約】      （修正有）【課題】余分な工程を追加せずに、パターン間（例えば、ゲート電極間）の間隔を可及的に小さくすることのできる半導体装置の製造方法を提供する。【解決手段】多結晶シリコン膜からなる被加工膜Ｐ上にレジスト層Ｒを形成する。フォトリソグラフィの限界値よりも狭く、かつスリットの一部が接続されている転写パターンを有する露光マスクを用ることにより、第１および第２のパターンと、第１および第２のパターンを接続し、かつ第１および第２のパターンより膜厚が薄い第３のパターンとをレジスト層に形成する。第１および第２のパターンをエッチングマスクとして被加工膜をエッチングするとともに、第３のパターンを除去し、第３のパターンの除去により露出した被加工膜をエッチングし、間隔の小さいゲート電極パターン７ａ、７ｄ。【選択図】図４
2010225942.tif 000002
【特許請求の範囲】
【請求項１】
被加工膜上にレジスト層を形成する工程と、
第１および第２のパターンと、前記第１および第２のパターンを接続し、かつ前記第１
および第２のパターンより膜厚が薄い第３のパターンとを、前記レジスト層をフォトリソ
グラフィ技術でパターニングすることで前記被加工膜上に形成する工程と、
前記第１および第２のパターンをエッチングマスクとして前記被加工膜をエッチングす
るとともに、前記第３のパターンを除去し、前記第３のパターンの除去により露出した前
記被加工膜をエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３のパターンの除去と前記第３のパターンの除去により露出した前記被加工膜の
エッチングとを、同一のエッチングガスを使用して連続的に行うことを特徴とする請求項
１記載の半導体装置の製造方法。
【請求項３】
前記第１ないし第３のパターンが、ＳＲＡＭにおけるインバータを形成するトランジス
タのゲート電極パターンを形成するためのレジストパターンであることを特徴とする請求
項１または２記載の半導体装置の製造方法。
【請求項４】
フォトリソグラフィの限界値よりも狭いスリットを有し、かつ前記スリットの一部が接
続されている転写パターンを有するマスクを用いたフォトリソグラフィ技術によるパター
ニングによって、前記第１ないし第３のパターンが形成されることを特徴とする請求項１
または２記載の半導体装置の製造方法。
【請求項５】
前記マスクの有する前記スリットが、前記レジスト層にパターン転写されたときにフォ
トリソグラフィの限界値の０．６〜０．９倍の幅となる転写パターンを有することを特徴
とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にマスクを用いてパターニングを行う半導
体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化により、特にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃ
ｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置において、フォトリソグラフィで露光できる限
界以上に細かいパターン（例えば、ゲート電極のパターン）を形成する必要性が増してき
ている。
【０００３】
上記必要性に鑑みて、従来から、レジスト層にパターン転写されたときに、フォトリソ
グラフィの限界値であるスペース幅よりも狭い幅のパターンとなる転写パターンを備えた
レティクルを用いて、パターン寸法（例えば、ゲート電極長）をフォトリソグラフィの限
界よりも小さくすると共にパターン間（例えば、ゲート電極間）の間隔を可及的に小さく
することを目的とした技術が知られている（例えば、特許文献１。）。
【０００４】
しかし、特許文献１記載の半導体装置の製造方法においては、製造工程が余計に必要と
なってしまうという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００７／００７２１３１  Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するためになされたもので、余分な工程を追加せずに、パ
ターン間（例えば、ゲート電極間）の間隔を可及的に小さくすることのできる半導体装置
の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明による一形態の半導体装置の製造方法は、被加工膜
上にレジスト層を形成する工程と、第１および第２のパターンと、前記第１および第２の
パターンを接続し、かつ前記第１および第２のパターンより膜厚が薄い第３のパターンと
を、前記レジスト層をフォトリソグラフィ技術でパターニングすることで前記被加工膜上
に形成する工程と、前記第１および第２のパターンをエッチングマスクとして前記被加工
膜をエッチングするとともに、前記第３のパターンを除去し、前記第３のパターンの除去
により露出した前記被加工膜をエッチングする工程と、を具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、レジストをスリミングするという一工程を経ることなく、パターン間
（例えば、ゲート電極間）の間隔を可及的に小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係るＳＲＡＭセル（６トランジスタ）の回路図。
【図２】本発明の一実施形態に係るＳＲＡＭセル（６トランジスタ）の上面図。
【図３】本発明の一実施形態に係るＳＲＡＭセル（６トランジスタ）の模式的断面図。
【図４】本発明の一実施形態に係るＳＲＡＭセル（６トランジスタ）の製造工程の各段階を示す模式的断面図。
【図５】本発明の一実施形態に係るＳＲＡＭセル（６トランジスタ）の製造に用いられるマスクの上面図。
【発明を実施するための形態】
【００１０】
本発明の一実施形態による半導体装置の製造方法を、図面を参照して詳細に説明する。
【００１１】
以下の実施形態は、本発明を、例えば、６トランジスタのＳＲＡＭセルのゲート電極の
製造に適用したものである。
【実施例】
【００１２】
まず、簡単に電気的構成について説明する。
【００１３】
図１は、本実施形態の半導体装置の製造方法によって形成された６トランジスタのひと
つのＳＲＡＭセル２ａの電気的構成を示す回路図である。
【００１４】
６個のトランジスタは、２個のｐチャンネル型のトランジスタＴｐ１およびＴｐ２、４
個のｎチャンネル型のトランジスタＴｎ１〜Ｔｎ４からなる。
【００１５】
トランジスタＴｐ１およびＴｎ１によりインバータ回路Ｉｎ１が構成され、トランジス
タＴｐ２およびＴｎ２によりインバータ回路Ｉｎ２が構成される。これらインバータ回路
Ｉｎ１およびＩｎ２は、それぞれ電源端子Ｖｃｃとアース端子Ｖｓｓとの間に接続されて
いる。
【００１６】
ｎチャンネル型のトランジスタＴｎ３は、ソース／ドレイン端子がデータ線Ｄａおよび
インバータ回路Ｉｎ１の出力端子Ｎａ（ノード）との間に接続され、同様にｎチャンネル
型のトランジスタＴｎ４は、ソース／ドレイン端子がデータ線Ｄｂおよびインバータ回路
Ｉｎ２の出力端子Ｎｂ（ノード）との間に接続されている。また、トランジスタＴｎ３、
Ｔｎ４の各ゲート端子はワード線ＷＬに接続されている。
【００１７】
そして、インバータ回路Ｉｎ１の出力端子Ｎａは、インバータ回路Ｉｎ２の入力端子で
あるトランジスタＴｐ２、Ｔｎ２の共通のゲート端子に接続されており、インバータ回路
Ｉｎ２の出力端子Ｎｂは、インバータ回路Ｉｎ１の入力端子であるトランジスタＴｐ１、
Ｔｎ１の共通のゲート端子に接続されている。
【００１８】
次に、ＳＲＡＭセル２ａ、２ｂの全体の配置構成について、図２を参照して説明する。
【００１９】
図２は、半導体基板１の主表面側に形成された２個の隣接するＳＲＡＭセル２ａ、２ｂ
を示す平面図である。
【００２０】
図２では、簡略化のために２個のＳＲＡＭセルを示しているが、実際には、半導体メモ
リ装置として記憶容量に対応した個数分がチップ上に配線形成されている。また、以下の
説明では、ＳＲＡＭセル２ａを例にとって説明する。
【００２１】
ＳＲＡＭセル２ａは、シリコン単結晶からなる半導体基板１に、絶縁分離領域として埋
め込み形成されたＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）３によ
り素子形成領域が図中縦方向に区画形成されている。素子形成領域には、ｐチャンネルＭ
ＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆ
ｆｅｃｔ  Ｔｒａｎｓｉｓｔｅｒ）であるトランジスタＴｐ１、Ｔｐ２に対応してＮウェ
ル（Ｎ−ｗｅｌｌ）４ａ、４ｂが形成され、ｎチャンネルＭＯＳＦＥＴであるトランジス
タＴｎ１〜Ｔｎ４に対応してＰウェル（Ｐ−ｗｅｌｌ）５ａ、５ｂが形成されている。
【００２２】
Ｎウェル４ａ、４ｂ、Ｐウェル５ａ、５ｂ上には、それぞれゲート絶縁膜（図示略）が
形成されており、その上に多結晶シリコンからなるゲート電極パターン７ａ〜７ｄがウェ
ル形成方向と直交するように配置形成されている。各ウェル４ａ、４ｂ、５ａ、５ｂのゲ
ート電極パターン７ａ〜７ｄを挟んだ領域にはソース／ドレイン領域が形成されており、
前述のトランジスタＴｐ１、Ｔｐ２、Ｔｎ１〜Ｔｎ４が形成されている。
【００２３】
具体的には、ゲート電極パターン７ａがＮウェル４ａと交差する部分にトランジスタＴ
ｐ１が形成され、Ｐウェル５ａと交差する部分にトランジスタＴｎ１が形成されている。
また、ゲート電極パターン７ｂがＮウェル４ｂと交差する部分にトランジスタＴｐ２が形
成され、Ｐウェル５ｂと交差する部分にトランジスタＴｎ２が形成されている。また、ゲ
ート電極パターン７ｃがＰウェル５ａと交差する部分にトランジスタＴｎ３が、ゲート電
極パターン７ｄがＰウェル５ｂと交差する部分にトランジスタＴｎ４が形成されている。
【００２４】
以上のような構成により、一つのＳＲＡＭセル２ａ、２ｂは、それぞれメモリセルの対
角線が交差する点Ｆを中心として点対称になるように配置形成されている。
【００２５】
次に、ＳＲＡＭセル２ａ、２ｂの断面構成について、図３を参照して説明する。以下の
説明では、ＳＲＡＭセル２ａを例にとって説明する。
【００２６】
図３は、図２のＳＲＡＭセル２ａのＡ１−Ａ２線に沿った断面図である。
【００２７】
半導体基板１の主面を含む内部には、Ｎウェル領域およびＰウェル領域が交互に隣接し
て設けられている。それらＮウェル領域およびＰウェル領域は、半導体基板１の主面を含
む内部に、絶縁分離領域として埋め込み形成されたＳＴＩ３によって素子分離されている
。
【００２８】
そして、Ｎウェル領域、Ｐウェル領域、およびＳＴＩ３上にはゲート絶縁膜６が、ゲー
ト絶縁膜６上には多結晶シリコンからなるゲート電極パターン７ａ、７ｄが所定のゲート
間隔を有して形成されている。
【００２９】
次に、上記構造のＳＲＡＭセル２ａ、２ｂの製造方法について、図４または図５を参照
して説明する。以下の説明では、ＳＲＡＭセル２ａを例にとって説明する。
【００３０】
図４は、図２のＳＲＡＭセル２ａのＡ１−Ａ２線に沿った製造工程の段階毎の断面図で
ある。
【００３１】
第一に、図４（１）に示すように、半導体基板１の主面を含む内部に、Ｎウェル領域お
よびＰウェル領域を形成し、これらのウェル領域に絶縁分離領域としてのＳＴＩ３を形成
する。このＳＴＩ３によって、Ｎウェル領域およびＰウェル領域が素子分離されると共に
、Ｎウェル領域およびＰウェル領域に素子分離された素子領域がそれぞれ形成される。
【００３２】
第二に、図４（２）に示すように、Ｎウェル領域、Ｐウェル領域、およびＳＴＩ３上に
ゲート絶縁膜６を形成し、ゲート絶縁膜６上にゲート電極パターン７ａ、７ｄとなる多結
晶シリコン膜Ｐを、多結晶シリコン膜Ｐ上にレジスト層Ｒを形成する。
【００３３】
第三に、図５に示すマスクＭを用いて、レジスト層Ｒをフォトリソグラフィ技術でパタ
ーニングしレジストパターンを形成する。
【００３４】
ここで、マスクＭが、ゲート電極パターン７ａ、７ｄ間の加工に必要なスリットＳを有
し、スリットＳがフォトリソグラフィの限界値よりも狭く、かつスリットＳの一部が接続
されている転写パターンを有しているため、図４（３）に示すように、スリットＳ部分の
レジスト層Ｒは完全には除去されずに、一部が薄く残ったままの状態になっている。
【００３５】
第四に、上記レジストパターンをエッチングマスクとして、同一のエッチングガスを使
用して、多結晶シリコン膜Ｐと、一部残ったままになっているスリットＳ部分のレジスト
層Ｒの除去を同時に行い、かつ連続的に一部残ったままになっているスリットＳ部分のレ
ジスト層Ｒの除去と、それにより露出した多結晶シリコン膜Ｐのエッチングとを同一工程
にて行う。
【００３６】
この時、スリットＳが、フォトリソグラフィの限界値と比較して狭すぎる場合、一部残
ったままになっているスリットＳ部分のレジスト層Ｒの膜厚が厚く、レジスト層Ｒの除去
と、それにより露出した多結晶シリコン膜Ｐのエッチングとを同一工程にて行うことが不
可能であり、逆にフォトリソグラフィの限界値と比較してあまり狭くない場合、スリット
Ｓ部分のレジスト層Ｒもフォトリソグラフィにより除去されてしまい、ゲート電極パター
ン７ａ、７ｄ間の間隔も然程縮小されない。従って、スリットＳは、フォトリソグラフィ
の限界値と比較して適度な狭さ、例えば、レジスト層Ｒにパターン転写されたときにフォ
トリソグラフィの限界値の０．６〜０．９倍の幅に形成されている必要がある。
【００３７】
従って、この様な製造工程を経ることで、パターン転写されたレジスト層Ｒを特許文献
１記載の半導体装置の製造方法のようにスリミングすることなく、上記レジストパターン
を用いてポリシリコン膜Ｐのパターニングを行った場合においても、ポリシリコン層Ｐの
パターニング後レジストパターンを除去すると、図４（４）に示すようなゲート電極パタ
ーン７ａ、７ｄを得られ、ゲート電極間の間隔を可及的に小さくすることができる。
【００３８】
第五に、上記のような製造工程により得られたゲート電極パターン７ａ、７ｄをマスク
として、半導体基板１の主面を含む内部に導電型の不純物注入を行い、注入不純物の活性
化アニールを行うことでドレイン／ソース領域（図示略）を形成する。
【００３９】
この本実施形態の効果は、従来例と比較すると更に明確になる。例えば、特許文献１中
のレティクルを用いて配線をパターニングしようとする場合、所定のレティクルを用いて
レジストに転写し、当該レジストをスリミングした後、スリミングされた当該レジストを
用いて配線をパターニングすることとなる。即ち、レジストをスリミングするという一工
程が余計に必要となる。この様に、本実施形態では、従来必要であった一工程を省くこと
ができるため、経済的または時間的な効率向上が期待できる。
【００４０】
なお、本発明は、要旨を逸脱しない範囲で、種々、変更して実施してもよいことは勿論
である。
【符号の説明】
【００４１】
１  半導体基板
２ａ、２ｂ  ＳＲＡＭセル
３  ＳＴＩ
４ａ、４ｂ  Ｎウェル
５ａ、５ｂ  Ｐウェル
６  ゲート絶縁膜
７ａ〜７ｄ  ゲート電極パターン
Ｔｐ１、Ｔｐ２  ｐチャンネル型のトランジスタ
Ｔｎ１〜Ｔｎ４  ｎチャンネル型のトランジスタ
Ｉｎ１、Ｉｎ２  インバータ回路
Ｖｃｃ  電源端子
Ｖｓｓ  アース端子
Ｎａ  Ｉｎ１の出力端子
Ｎｂ  Ｉｎ２の出力端子
Ｄａ、Ｄｂ  データ線
ＷＬ  ワード線
Ｐ  多結晶シリコン膜
Ｒ  レジスト層
Ｍ  マスク
Ｓ  スリット
【図１】
2010225942.tif 000003
【図２】
2010225942.tif 000004
【図３】
2010225942.tif 000005
【図４】
2010225942.tif 000006
【図５】
2010225942.tif 000007