(57)【要約】【課題】デュアルゲート電極構造のＭＯＳトランジスタにおいて、閾値電圧シフト及びばらつきを抑えることができる半導体装置及びその製造方法を提供すること。【解決手段】半導体基板上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備える半導体装置において、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれチャネル極性と同極のポリゲート電極を備えたデュアルゲート構造のＭＯＳトランジスタであって、デュアルゲート型ＭＯＳトランジスタのポリゲート電極が、ゲルマニウムからなる第１のポリゲート電極層と、ゲルマニウムとシリコンとが混在した第２のポリゲート電極層と、シリコンからなる第３のポリゲート電極層と、を順次備えた積層構造を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、前記Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれチャネル極性と同じ導電型のポリゲート電極を備えたデュアルゲート電極構造の半導体装置において、
前記ポリゲート電極が、ゲルマニウムからなる第１のポリゲート電極層と、ゲルマニウム及びシリコンからなる第２のポリゲート電極層と、シリコンからなる第３のポリゲート電極層と、を順次備えた積層構造を有していることを特徴とする半導体装置。
【請求項２】
前記第１のポリゲート電極層と前記第２のポリゲート電極層との厚さの合計を、前記第１及び第２のポリゲート電極層がシリコンであるときの最大空乏層幅よりも大きくしてあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、前記Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれチャネル極性と同じ導電型のポリゲート電極を備えたデュアルゲート電極構造の半導体装置の製造方法において、
前記Ｐ型およびＮ型ＭＯＳトランジスタの形成領域にあるゲート酸化膜上に、ゲルマニウム多結晶膜を堆積させる工程と、
前記ゲルマニウム多結晶膜上に、シリコン多結晶膜を堆積させる工程と、
前記半導体基板を熱処理することにより、前記ゲルマニウム多結晶膜と前記シリコン多結晶膜とを相互拡散させて、シリコン及びゲルマニウムからなる多結晶合金膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記ゲルマニウム多結晶膜を堆積させる工程の後に、当該ゲルマニウム多結晶膜に対して、Ｎ型不純物ドーピングを実施する工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルゲート型のＭＯＳトランジスタを備える半導体装置に関する。特に、ＰＭＯＳにおけるボロン突き抜けと、ＮＭＯＳにおけるゲート空乏化と、をそれぞれ防止することによる、閾値電圧シフトの抑制および閾値電圧の面内均一性の向上に関する。
【背景技術】
【０００２】
現在、半導体集積回路に用いられるＭＯＳ型トランジスタでは、Ｐ型チャネルを備えたＰ型ＭＯＳトランジスタ（ＰＭＯＳ）に対してＰ型ゲート電極が設けられ、一方、Ｎ型チャネルを備えたＮ型ＭＯＳトランジスタ（ＮＭＯＳ）に対してＮ型ゲート電極が設けられた、いわゆるデュアルゲート電極構造が多く採用されている。この構造の利点は、ゲート電極側のフェルミレベルと基板表面側のフェルミレベルの差異が大きくなるため、ＰＮ両トランジスタ共に表面チャネル型トランジスタとすることができることである。その結果、オフリーク電流が抑制されて、Ｌ長の縮小に寄与することができる。
【０００３】
しかしながら、このデュアルゲート電極構造は、その形成工程において主として２つの問題点を含む。一つは、ＰＭＯＳにおけるＰ型ゲート電極を形成する際のボロン突き抜けである。Ｐ型ゲート電極は、ポリシリコンを堆積させた後に、ボロンをイオン注入することによって形成される。この際、ポリシリコンの膜内に存在している粒界においてチャネリング効果が生じ、ボロンがゲート酸化膜まで到達することで、閾値電圧を大きくシフトさせる。また、注入後の活性化熱処理の際にも、その粒界により拡散が促進され、同様の不具合を生じさせる。
【０００４】
これに対しては、フッ化ボロンを用いてイオン注入時の飛程距離を短くするという対策法がある。ただ、この方法では、高活性元素であるフッ素が、ポリシリコンの膜内のトラップサイトを優先的に終端させるという現象が生じる。その結果、実効的にボロンのトラップ確率が下がり、拡散速度が加速されて、同様に閾値電圧をシフトさせる場合がある。
【０００５】
もう一つの問題点は、ＮＭＯＳにおけるＮ型ゲート電極におけるゲート空乏化現象である。Ｎ型ゲート電極を形成する際には、ヒ素やリンをイオン注入又は熱拡散させる。しかしながら、一般的に、これらＮ型不純物はボロンに比べて拡散速度が遅い傾向にある。その結果、いくつかの熱処理工程を経た後であっても、ゲート酸化膜側まで十分に拡散されておらず、ゲート電極の酸化膜側で高抵抗領域が残存する。このようなゲート電極に対して電圧を印加した場合には、ゲート電極内でゲート酸化膜側から空乏化が始まる。このゲート空乏化現象は、実効的にゲート酸化膜を厚膜化させてしまうため、閾値電圧のシフトなどの弊害をもたらす。
【０００６】
また、ポリシリコンゲート電極へのイオン注入は、ソース・ドレイン領域もしくは高抵抗領域であるオフセット領域への注入と同時に行われるのが一般的である。その結果、短チャンネル効果抑制のため浅い接合を作りたいような場合には、同時にポリシリコンゲートへの注入も浅くなってしまい、より一層ゲート空乏化が生じやすくなる。
【０００７】
そこで、このような問題を解決する方法として、ＰＭＯＳのボロン突き抜け対策として、Ｐ型ポリシリコンゲートを形成する際に、有機系塗布拡散を用い、その後、窒素雰囲気中で熱処理する方法が開示されている。（例えば、特許文献１参照）
また、別の方法として、ゲート電極として、シリコンゲルマニウムの多結晶合金膜を用い、かつ、Ｓｉ／Ｇｅの混合比を厚さ方向に変化させる方法が開示されている。この方法は、多結晶合金膜が歪みや点欠陥を多く含む一方で、これらによってグレイン成長が遮断され、グレイン長が短くなるという特性を生かして、ボロン拡散を抑える。また、シリコンゲルマニウム膜はシリコン単膜に比べてＮ型不純物の拡散速度が速いため、ＮＭＯＳ領域におけるゲート空乏化現象も同時に抑制される。更には、ゲート電極上部がシリコン単体で形成されていることから、シリコンゲルマニウム電極をポリサイド化した場合に生じるゲート寄生抵抗の増大も防止することができる。（例えば、特許文献２参照）
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−１１０００４号公報
【特許文献２】特開２０００−１５０６６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示された方法では、チャネリング効果による拡散の加速は防げるものの、有機系塗布膜に含まれる水素やアルカリ系金属が、フラットバンド電圧をシフトさせたり、スロートラップ現象を生じさせたりして、長期信頼性を低下させる可能性がある。また、塗布拡散は、イオン注入や熱拡散に比べて、抵抗値の狙い精度が低いため、所望のデバイス特性が十分発揮されないといった不具合が生ずることが考えられる。
【００１０】
また、特許文献２に開示された方法では、確かにＳｉＧｅ膜の特性を生かして、デュアルゲート電極構造の問題点を解消している。しかしながら、ＳｉＧｅ膜内のＳｉ／Ｇｅ比を連続的もしくは段階的に変化させる手法は極めて煩雑であり、ガス流量比、分圧比、炉内温度分布、排気圧、といった様々な成膜パラメータをごく狭い範囲内で制御しなければならない。そのため、混合比にばらつきが生じやすく、所望の特性が得られない場合が考えられる。
【課題を解決するための手段】
【００１１】
そこで、本発明においては、ゲート電極構造として、Ｇｅ層とＳｉ層の積層構造を採用し、かつこれら２層の相互拡散によって形成されるＳｉＧｅ層を設けることにより、ＳｉＧｅの混合比を容易かつ正確に制御することの可能な三層から成るポリゲート電極とする。その結果、ＰＭＯＳではＳｉＧｅ層によってチャネリング効果が抑制され、ＮＭＯＳではＳｉＧｅ層によってＮ型不純物拡散が助長され、ゲート空乏化現象が抑制される。このため、ＭＯＳトランジスタの閾値電圧はシフトしたりばらついたりすることなく、均一性に優れた半導体装置とすることができる。
【００１２】
すなわち本発明の目的は、Ｓｉ及びＧｅを含むポリゲート電極を、所定の積層構造とすることで、容易かつ正確にデュアルゲート電極構造ＭＯＳの閾値電圧シフトとばらつきを抑えることができる半導体装置及びその製造方法を提供することにある。
【００１３】
本発明は、半導体基板上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備える半導体装置において、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれチャネル極性と同極のポリゲート電極を備えたデュアルゲート電極構造のＭＯＳトランジスタであって、ＭＯＳトランジスタのポリゲート電極が、ゲルマニウムからなる第１のポリゲート電極層と、ゲルマニウム及びシリコンからなる第２のポリゲート電極層と、シリコンからなる第３のポリゲート電極層と、を順次備えた積層構造を有している半導体装置が提供され、上述した問題を解決することができる。
【００１４】
すなわち、ゲート電極を、Ｇｅ／ＳｉＧｅ／Ｓｉの３層構造とすることより、ＰＭＯＳにおけるボロン突き抜けと、ＮＭＯＳにおけるゲート空乏化を改善し、閾値電圧の均一性に優れた半導体装置を提供することができる。
【００１５】
また、上述した中間層としてのＳｉＧｅ層は、Ｇｅ層とＳｉ層とが相互拡散して形成されることから、その後の熱履歴だけでＳｉＧｅ混合比を容易に制御できるようになり、ＳｉＧｅ混合層を形成する際の煩雑さを回避して、所望の混合比を有するＳｉＧｅ層を精度良く形成することができる。
【００１６】
ここで、ＰＭＯＳにおいて、ＳｉＧｅ膜がボロン突き抜けを防ぐメカニズムは、上述したとおり、ポリＳｉＧｅ膜がポリシリコン膜に比べてグレイン長が短いため、ボロンのチャネリング効果が抑えられるためである。また、ＮＭＯＳにおいて、ＳｉＧｅ膜がゲート空乏化を防止するメカニズムは、ポリＳｉＧｅ膜の方が、ポリシリコン膜に比べてＮ型不純物の拡散速度が速いためである。
【００１７】
また、本発明を構成するにあたり、第１のポリゲート電極層と、第２のポリゲート電極層と、の合計厚さを、第１及び第２のポリゲート電極層がシリコンであるときの最大空乏層幅よりも厚くしてあることが好ましい。
【００１８】
このように構成することにより、特にＮＭＯＳにおいてＮ型不純物注入が浅くなった場合でも、ゲート空乏化現象の発生を抑えて、閾値電圧シフトやバラつきの増大を抑制することができる。
また、本発明の別の態様は、半導体基板上に、Ｐ型ＭＯＳトランジスタ及びＮ型トランジスタを備える半導体装置の製造方法において、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれチャネル極性と同極性のポリゲート電極を備えたデュアルゲート電極構造のＭＯＳトランジスタであって、ＭＯＳトランジスタ形成領域にあるゲート酸化膜上に、ゲルマニウム多結晶膜を堆積させる工程と、ゲルマニウム多結晶膜上に、シリコン多結晶膜を堆積させる工程と、半導体基板を熱処理することにより、ゲルマニウム多結晶膜とシリコン多結晶膜とを相互拡散させて、多結晶合金膜を形成する工程と、を含む半導体装置の製造方法である。
【００１９】
また、本発明を実施するにあたり、ゲルマニウム多結晶膜を堆積させる工程の後に、当該ゲルマニウム多結晶膜に対して、Ｎ型不純物ドーピングを実施する工程を含むことが好ましい。このように実施することにより、ポリゲート電極内での不純物濃度プロファイルを比較的均一にすることができ、特にＮＭＯＳにおけるゲート空乏化を効果的に防止することができる。
【発明の効果】
【００２０】
本発明によれば、容易かつ正確にデュアルゲート電極構造ＭＯＳの閾値電圧シフトとばらつきを抑えることができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明におけるＭＯＳトランジスタの概略断面図である。
【図２】本発明におけるＭＯＳトランジスタのゲート電極構造の詳細断面図である。
【図３】（ａ）〜（ｄ）は、本発明におけるＭＯＳトランジスタの製造フロー図である。
【発明を実施するための形態】
【００２２】
【実施例１】
【００２３】
以下、本発明の半導体装置に関する第１の実施形態を、ＮＭＯＳ及びＰＭＯＳからなるデュアルゲート構造のＣＭＯＳトランジスタで構成されるインバータ回路を例にとって説明する。
１．基本構造
図１は、本発明の半導体装置に用いられるＣＭＯＳトランジスタ１の断面構造である。
【００２４】
このＣＭＯＳトランジスタ１は、Ｎ型ポリゲート電極４を備えたＮ型ＭＯＳトランジスタ２と、Ｐ型ポリゲート電極５を備えたＰ型ＭＯＳトランジスタ３と、からなるデュアルゲート電極構造を有している。
【００２５】
また、ＮＭＯＳトランジスタ２は、Ｎ型ポリゲート電極４の他に、Ｐ型ウェル領域１２と、Ｎ＋ソース領域６と、Ｎ＋ドレイン領域８と、チャネル領域１０と、ゲート酸化膜１４と、を備えており、基本的なＭＯＳ構造を構成している。また同様に、ＰＭＯＳトランジスタ３は、Ｐ型ポリゲート電極５の他に、Ｎ型ウェル領域１３と、Ｐ＋ソース領域７と、Ｐ＋ドレイン領域９と、チャネル領域１１と、ゲート酸化膜１５と、を備えている。また、ＮＭＯＳトランジスタ２とＰＭＯＳトランジスタ３とは、互いに分離領域１６によって電気的に分離されている。
２．Ｎ型ゲート電極構造
次いで図２は、ＮＭＯＳトランジスタ２におけるＮ型ゲート電極４の詳細断面図である。Ｎ型ゲート電極４は、ゲート酸化膜１４側から順に、ゲルマニウムからなる第１のポリゲート電極層１７と、ゲルマニウム及びシリコンからなる第２のポリゲート電極層１８とシリコンからなる第３のポリゲート電極層１９と、を順次備えた積層構造を有している。
【００２６】
このとき、第２のポリゲート電極層１８は、第１のポリゲート電極層１７のゲルマニウムと第３のポリゲート電極層１９のシリコンとが、相互拡散して得られた混合多結晶層、すなわちシリコンゲルマニウム合金層を構成している。
【００２７】
ここで、第２のポリゲート電極層１８の厚さは、５００〜２０００Åの範囲内の値とすることが好ましい。この厚さが５００Å以下となってしまった場合には、ＳｉＧｅ層が薄くなりすぎて、ボロンのゲート酸化膜方向への拡散を防止することが不可能となる。また逆に、２０００Å以上になった場合には、相互拡散領域を広げるための熱処理条件が過度に高温かつ長時間になりすぎて、生産性を低下させてしまう。
【００２８】
また、第１のポリゲート電極層１７の厚さと、第３のポリゲート電極層１９の厚さは、適宜決めることができるが、それぞれ１００〜１０００Åの範囲内の値とすることが好ましい。この厚さが１００Å以下の場合には、ゲート電極全体が薄膜化しすぎて抵抗成分が無視できなくなる。また逆に、１０００Å以上に厚膜化し過ぎると成膜時間が掛かりすぎて生産性を低下させる。
【００２９】
なお、上述した内容はＮＭＯＳに形成されたＮ型ゲート電極層を例にしているが、ＰＭＯＳに形成されたＰ型ゲート電極層も、不純物元素の種類を除いて、同一構造を採る。
３．シリコンゲルマニウム多結晶合金層
次いで、本発明におけるシリコンゲルマニウム多結晶合金層である第２のポリゲート電極について説明する。このシリコンゲルマニウム多結晶合金層は、第１のポリゲート電極を構成するゲルマニウム層と、第３のポリゲート電極を構成するシリコン層と、の境界面において相互拡散により形成されるＳｉＧｅ合金層である。
【００３０】
したがって、このＳｉＧｅ合金層の厚さは、第３のポリゲート電極１９を形成した後の、相互拡散のための熱処理条件に支配される。
【００３１】
なお、相互拡散のための熱処理は、第３のポリゲート電極１９の成膜処理に含めることもできる。この場合には、この合金層の厚さは、第３のポリゲート電極層を形成する熱処理条件のみによって決定される。
【００３２】
なお、シリコン基板中のゲルマニウムの拡散速度Ｄは、１０００℃で約１×１０-13（ｃｍ2/ｓｅｃ）程度である。ことから、例えば熱処理条件を１０００℃×１０分とすれば、拡散長Ｌは約８００Åとなる。極めてモデル的な考察として、単純に相互拡散で２倍と考え、かつ単結晶膜中とポリ膜中の拡散速度をほぼ同等とみなせば、上記熱処理条件であれば第２のポリゲート電極層１８の厚さは１６００Å程度と推定される。
【００３３】
また、第１のポリゲート電極層と、第２のポリゲート電極層と、の厚さの合計を、第１及び第２のポリゲート電極層がシリコンであるときの最大空乏層幅よりも大きくしてあることが好ましい。
【００３４】
この理由は、ゲート空乏化の生じうる可能性のある領域を、全てゲルマニウムもしくはシリコンゲルマニウムで構成することにより、特に、ＮＭＯＳにおいて生じやすいゲート空乏化を未然に防ぐことができるためである。また、ゲート空乏化は拡散速度の遅いヒ素やリンを含むＮ型ゲート電極に生じやすい傾向にあることから、当該条件は特にＮＭＯＳ側で採用することが効果的である。
【実施例２】
【００３５】
次いで、本発明における別の態様として、半導体基板上に、Ｐ型ＭＯＳトランジスタ及びＮ型トランジスタを備える半導体装置の製造方法において、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれチャネル極性と同極性のポリゲート電極を備えたデュアルゲート電極構造のＭＯＳトランジスタであって、デュアルゲート型ＭＯＳトランジスタ形成領域にあるゲート酸化膜上に、ゲルマニウム多結晶膜を堆積させる工程と、ゲルマニウム多結晶膜上に、シリコン多結晶膜を堆積させる工程と、半導体基板を熱処理することにより、ゲルマニウム多結晶膜とシリコン多結晶膜とを相互拡散させて、混合多結晶膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法について、半導体基板上にデュアルゲート電極構造のＮＭＯＳ及びＰＭＯＳを形成する場合を例に採って説明する。
１．ウェル及びＬＯＣＯＳ形成工程
まず、図３（ａ）に示すように、半導体基板上のトランジスタ形成領域にウェル領域を形成する。このウェル領域はＮ型ドーパントを注入して形成されるＮウェル領域１３、Ｐ型ドーパントを注入して形成されるＰウェル領域１２の少なくとも一方から構成される。なお、このウェルとウェルの間に、ＬＯＣＯＳ１６を形成することで、隣接素子間の絶縁性を高めることができる。さらに、通常は、ＬＯＣＯＳ１６の下となるＮウェル領域１３の表面の領域にはその不純物濃度がＮウェル領域１３と後で形成されるソースおよびドレイン領域の中間であるＮ±で表されるチャネルカット領域を設け、同様にＰウェル領域１２の表面には不純物濃度がＰ±で表されるチャネルカット領域を設ける。
２．チャネルドープ工程及びゲート酸化膜生成工程
次いで、図３（ａ）に示すように、閾値電圧調整のためのチャネルドープを行う。例えば、エンハンスメント型ＭＯＳを構成するのであれば、ＮＭＯＳチャネルドープ領域１０に対してボロンを、ＰＭＯＳチャネルドープ領域１１に対してはヒ素を注入することができる。なお、この工程は、ゲート酸化膜１４、１５を生成した後に、ゲート酸化膜１４、１５越しに実施することもできる。
３．第１のポリゲート電極形成工程
次いで、図３（ｂ）に示すように、第１のポリゲート電極を形成するためのゲルマニウムＣＶＤ成膜を行う。
【００３６】
このときの成膜条件としては、例えば、ソースガスをＧｅＨ4、基板温度８００〜１０００℃、１０〜７００Ｔｏｒｒとすることができる。
【００３７】
また、第１のポリゲート電極形成としてのゲルマニウム多結晶膜を堆積させる工程の後に、ゲルマニウム多結晶膜に対して、Ｎ型不純物ドーピングを実施する工程を実施することができる。すなわち、第１のポリゲート電極形成後、第３のポリゲート電極形成前に、Ｎ型不純物をドーピングして、ゲート電極のＮ型化を行う。これにより、特に拡散速度の遅いヒ素等のＮ型不純物濃度を、ゲート酸化膜側でも十分高めることができ、デュアルゲート構造のＮＭＯＳにおいて生じるゲート空乏化現象を効果的に抑制することができる。
４．第３のポリゲート電極形成工程
次いで、図３（ｃ）に示すように、第３のポリゲート電極を形成する。ここで、第３のポリゲート電極形成には大きく２つの方法がある。ひとつはＬＰ−ＣＶＤ法であり、比較的低温環境で成膜ができる方法である。もう一方はエピタキシャル成長法であり、比較的高温環境での成膜となる。いずれの方法であっても、下地のゲルマニウム層が非結晶であることから、成膜される第３のポリゲート電極層は多結晶膜となる。
【００３８】
第２のポリゲート電極の厚さとしての、相互拡散幅を比較的薄くしたい場合には、第３のポリゲート電極形成条件としてＬＰ−ＣＶＤ法を採用することができる。このときの条件としては、例えば、ソースガスとしてＳｉＨ4、成膜厚さ１００〜１０００Å、１０〜７００Ｔｏｒｒの減圧環境下で実施することができる。
【００３９】
また、第２のポリゲート電極の厚さを比較的厚くしたい場合には、第３のポリゲート電極形成条件としてエピタキシャル成長法を採用することが出来る。このときの条件としては、例えば、温度１０００〜１２００℃、ソースガスとしてＳｉｃｌ4、ＳｉＨｃｌ3、ＳｉＨ2ｃｌ2、水素雰囲気、成長時間１０秒〜５分で、約１５００Å〜１００００Å程度の厚さにすることができる。なお、このエピタキシャル成長法であっても、下地のゲルマニウム層は非結晶であるため、この第３のポリゲート電極は結晶化することなく多結晶のまま成長する。
５．第２のポリゲート電極形成工程
次いで、図３（ｄ）に示すように、第２のポリゲート電極を形成する。ここで、第２のポリゲート電極の形成方法としては２つの方法がある。まず一つは、上述した第３のポリゲート電極形成と同時に、不可避的に形成される相互拡散層を第２のポリゲート電極として用いる場合である。つまり、第３のポリゲート電極と、第２のポリゲート電極とは、実質的に同時形成されることになる。
【００４０】
また、もう一つの方法としては、第３のポリゲート電極形成とは別に、新たに拡散のための熱処理を施す方法である。この方法であれば、第２のポリゲート電極の厚さを制御するためだけの熱処理が独立して存在するため、比較的容易に所望の厚さに制御することが出来る。具体的には、例えば処理温度６００〜１０００℃、常圧、窒素雰囲気で処理することができる。
【００４１】
なお、この第３のポリゲート電極形成後、タングステン等の高融点金属をスパッタリングにより堆積させることで、ゲート電極が低抵抗化できる。このとき、シリコン多結晶膜に対してタングステン合金を形成するよりも、シリコンゲルマニウム多結晶膜に対してタングステン合金を形成する方が、ゲート電極抵抗は高くなる傾向にある。したがって、ゲート電極際表面はＳｉＧｅではなく、Ｓｉになるように相互拡散を制御する必要がある。
６．ソース・ドレイン形成工程
次いで、ポリゲート電極をパターニングした後に、ソース・ドレイン領域を形成する。
【００４２】
このとき、ソース・ドレイン領域は、ポリゲート電極に対して自己整合的に形成することができる。すなわち、ソース・ドレインへのイオン注入の際にポリゲート電極領域をマスキングすることなく注入する。これにより、マスクアライメント精度ずれをなくすとともに、工程削減による効率化が図ることができる。ただし、この方法を採用したときの問題点として、イオン注入条件の選択がある。ゲート空乏化を防止するためには、できるだけポリゲート電極内に深く不純物を注入することが好ましい。その一方で、ソース・ドレイン領域においては、短チャンネル効果抑制のために、できるだけ浅い接合を作ることが好ましい。この両者はトレードオフの関係にあるが、本発明においては、第１のポリゲート電極形成後にＮ型不純物ドーピングを行うことができるため、ゲート空乏化については比較的問題にならない。したがって、主に、ソース・ドレインの浅接合化を狙った低エネルギーの注入条件を採用することができる。
７．配線形成工程
ＭＯＳトランジスタの基本構造を構成した後には、メタル配線形成に関連した領域を形成する。まず、ＴＥＯＳ等の有機系酸化膜を堆積させ、平坦化のためにＢＰＳＧ膜等の流動性の高い有機絶縁膜を堆積させる。その後、焼き締めのための熱処理を実施することで、絶縁膜表面が平坦化される。
【００４３】
次いで、このＴＥＯＳ／ＢＰＳＧ絶縁膜に対してパターニングによりコンタクトホールを開口する。このコンタクトホールに対して、Ａｌ−Ｓｉ系金属合金を堆積させることで、メタル配線が形成される。このとき、ソース・ドレイン領域上に直接Ａｌ−Ｓｉ系金属を堆積させると、メタル材料に含まれるＳｉがエピタキシャル成長してスパイキング現象が生じる場合がある。その場合には、Ｔｉ系金属をバリア層として介在させることで防止できる。
【００４４】
最後に、この電極材料をパターニングして回路形成した後、チッ化膜、ポリイミド等のパッシベーション膜を堆積しパッド領域を開口する。その後、ダイシング、パッケージングすることでＭＯＳトランジスタを含む半導体装置とすることができる。
【符号の説明】
【００４５】
１  半導体装置
２  ＮＭＯＳ
３  ＰＭＯＳ
４  Ｎ型ポリゲート電極
５  Ｐ型ポリゲート電極
６  ＮＭＯＳソース領域
７  ＰＭＯＳソース領域
８  ＮＭＯＳドレイン領域
９  ＰＭＯＳドレイン領域
１０  ＮＭＯＳチャネル領域
１１  ＰＭＯＳチャネル領域
１２  Ｐｗｅｌｌ
１３  Ｎｗｅｌｌ
１４  ＮＭＯＳゲート酸化膜
１５  ＰＭＯＳゲート酸化膜
１６  ＬＯＣＯＳ
１７  第１のポリゲート電極
１８  第２のポリゲート電極
１９  第３のポリゲート電極
【図１】
2010177433.tif 000003
【図２】
2010177433.tif 000004
【図３】
2010177433.tif 000005