(57)【要約】【課題】簡単な回路構成で、メモリへの書き込み時の電流を抑圧することができ、安定した動作と高い性能を得ることができる増幅型固体撮像装置を得る。【解決手段】画素１０は、受光素子ＰＤと、受光素子ＰＤからの出力信号を増幅する第１の増幅トランジスタＳＦ１と、第１の増幅トランジスタＳＦ１の出力信号を記憶するためのメモリＣｍと、第１の増幅トランジスタＳＦ１の出力信号のメモリＣｍへの書き込み制御を行う書き込みスイッチＷｒと、メモリＣｍに書き込まれた信号を増幅する第２の増幅トランジスタＳＦ２と、メモリＣｍに書き込まれた信号を所定の電圧Ｖ１に初期化する初期化トランジスタＩＴとを備え、第１の増幅トランジスタＳＦ１は、メモリＣｍのみを負荷とし、書き込みスイッチＷｒは、初期化トランジスタＩＴによって初期化が行われた後、所定の期間、第１の増幅トランジスタＳＦ１からの出力信号をメモリＣｍへ出力する。【選択図】図１
2010178117.tif 000002
【特許請求の範囲】
【請求項１】
内部にメモリを有する単位画素が行列状に複数配置されてなる画素アレイと、該画素アレイを構成する各画素に対する動作制御を行う制御回路部とを備えた増幅型固体撮像装置において、
前記各画素は、
受光した光に応じた信号を生成して出力する光電変換部と、
該光電変換部から出力された信号がゲートに入力され、該ゲートに入力された信号を増幅して出力するＭＯＳトランジスタからなる第１の増幅トランジスタと、
該第１の増幅トランジスタから出力された信号を記憶するための前記メモリをなす第１の容量と、
前記第１の増幅トランジスタから出力された信号に対して、該第１の容量への出力制御を行って該第１の容量への書き込み制御を行う第１の書き込みスイッチ部と、
前記第１の容量に書き込まれた信号がゲートに入力され、該ゲートに入力された信号を増幅して出力するＭＯＳトランジスタからなる第２の増幅トランジスタと、
前記第１の容量に書き込まれた信号を所定の第１電圧に初期化する初期化トランジスタと、
をそれぞれ備え、
前記第１の増幅トランジスタは、前記第１の容量のみを負荷とし、前記第１の書き込みスイッチ部は、前記初期化トランジスタによって前記第１の容量に対する前記初期化が行われた後、所定の期間、前記第１の増幅トランジスタから出力された信号を前記第１の容量へ出力して前記第１の容量への書き込みを行うことを特徴とする増幅型固体撮像装置。
【請求項２】
前記第１の書き込みスイッチ部は、前記第１の増幅トランジスタが飽和領域動作からサブスレッショルド領域動作に移行して準安定状態になる期間、前記第１の増幅トランジスタから出力された信号を前記第１の容量へ出力して前記第１の容量への書き込みを行うことを特徴とする請求項１記載の増幅型固体撮像装置。
【請求項３】
前記制御回路部は、前記画素アレイを構成する前記各画素に対して、同時に作動させて該各画素内の前記第１の容量に対する書き込み動作をそれぞれ行わせた後、所定の方法で前記各画素の前記第１の容量からの読み出しを順次行うことを特徴とする請求項１又は２記載の増幅型固体撮像装置。
【請求項４】
前記画素アレイ内の各画素は、列単位で前記第１の増幅トランジスタが電源線に接続され、該電源線は列単位ごとにそれぞれ抵抗を介して所定の電源電圧に接続されることを特徴とする請求項３記載の増幅型固体撮像装置。
【請求項５】
前記画素アレイ内の各画素は、列単位で前記第１の増幅トランジスタが電源線に接続され、全列の該各電源線はそれぞれ接続され、該接続部は抵抗を介して所定の電源電圧に接続されることを特徴とする請求項３記載の増幅型固体撮像装置。
【請求項６】
前記制御回路部は、前記画素アレイから行ごとに順次読み出しを行う際、非選択行の各画素における前記初期化トランジスタに対して、前記第２の増幅トランジスタがそれぞれ不活性になるような前記第１電圧に初期化させることを特徴とする請求項１、２、３、４又は５記載の増幅型固体撮像装置。
【請求項７】
前記各画素は、
前記第１の増幅トランジスタから出力された信号を記憶するための前記メモリをなす１つ以上の第２の容量と、
前記第１の増幅トランジスタから出力された信号に対して、対応する該第２の容量への出力制御を行って該第２の容量への書き込み制御を行う１つ以上の第２の書き込みスイッチ部と、
前記第１の容量に書き込まれた信号に対して、前記第２の増幅トランジスタのゲートへの出力制御を行う第１の読み出しスイッチ部と、
対応する前記第２の容量に書き込まれた信号に対して、前記第２の増幅トランジスタのゲートへの出力制御を行う１つ以上の第２の読み出しスイッチ部と、
を備え、
前記第１の増幅トランジスタは、前記第１又は第２の容量のみを負荷とし、前記初期化トランジスタは、前記第２の容量に書き込まれた信号を前記所定の第１電圧に初期化し、前記第２の書き込みスイッチ部は、前記初期化トランジスタによって前記第２の容量に対する前記初期化が行われた後、所定の期間、前記第１の増幅トランジスタから出力された信号を前記第２の容量へ出力して前記第２の容量への書き込みを行うことを特徴とする請求項１、２、３、４、５又は６記載の増幅型固体撮像装置。
【請求項８】
前記第２の書き込みスイッチ部は、前記第１の増幅トランジスタが飽和領域動作からサブスレッショルド領域動作に移行して準安定状態になる期間、前記第１の増幅トランジスタから出力された信号を前記第２の容量へ出力して前記第２の容量への書き込みを行うことを特徴とする請求項７記載の増幅型固体撮像装置。
【請求項９】
前記各画素は、前記第１の増幅トランジスタのゲートを所定の第２電圧にリセットするリセットトランジスタをそれぞれ備え、前記第１及び第２の各書き込みスイッチ部は、前記第１及び第２の各容量に対して、ゲートが前記リセットされたときの前記第１の増幅トランジスタからの出力信号を一方の容量に書き込み、ゲートに前記光電変換部からの出力信号が入力されているときの前記第１の増幅トランジスタからの出力信号を他方の容量に書き込むことを特徴とする請求項７又は８記載の増幅型固体撮像装置。
【請求項１０】
前記各画素は、前記リセット動作時に前記第１の増幅トランジスタの出力端に所定の電圧を出力する制御スイッチ部をそれぞれ備えることを特徴とする請求項７、８又は９記載の増幅型固体撮像装置。
【請求項１１】
前記第１の増幅トランジスタは、エンハンスメント型のＭＯＳトランジスタであることを特徴とする請求項１、２、３、４、５、６、７、８、９又は１０記載の増幅型固体撮像装置。
【請求項１２】
前記第２の増幅トランジスタは、デプレッション型のＭＯＳトランジスタであることを特徴とする請求項１１記載の増幅型固体撮像装置。
【請求項１３】
前記第１の容量は、少なくともその一部にＭＯＳ型容量を含むことを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１又は１２記載の増幅型固体撮像装置。
【請求項１４】
前記ＭＯＳ型容量は、デプレッション型のＭＯＳ型容量であることを特徴とする請求項１３記載の増幅型固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素内にメモリを有する増幅型固体撮像装置に関する。
【背景技術】
【０００２】
一般に、増幅型固体撮像装置としては、増幅機能を持たせた画素部とその画素部の周辺に配置された走査回路とを有し、該走査回路によって前記画素部から画素データを読み出すものが普及している。
このような増幅型固体撮像装置の一例としては、画素部が周辺の駆動回路及び信号処理回路と一体化するのに有利なＣＭＯＳ（コンプリメンタリ・メタル・オキサイド・セミコンダクタ）によって構成されたＡＰＳ（Active Pixel Sensor）型イメージセンサが知られている。このようなＡＰＳ型イメージセンサの中でも、近年は高画質が得られる４トランジスタ型が主流になりつつある。
【０００３】
図１６は、画素１００内に４つのＮＭＯＳトランジスタを備えた、従来の４トランジスタ型の画素構成例を示した回路図である。
図１６では、受光素子ＰＤは通常埋め込みフォトダイオードで構成され、受光素子ＰＤから接続部ＦＤへは転送トランジスタＴＸによって信号電荷が転送される。接続部ＦＤは、受光素子ＰＤから信号電荷が転送される前に、リセットトランジスタＲＴによってリセットトランジスタＲＴのドレイン電圧である電源電圧Ｖｄｄにリセットされる。次に、転送トランジスタＴＸがオンして、受光素子ＰＤからの信号電荷が接続部ＦＤに転送される。前記リセット後及び前記信号電荷転送後の接続部ＦＤの電圧は、増幅トランジスタＳＦによって増幅され、選択トランジスタＳＬを介して読み出し信号線Ｖｓｉｇへ読み出される。読み出し信号線Ｖｓｉｇの一端には定電流負荷トランジスタＣＬが接続され、定電流負荷トランジスタＣＬのドレインから出力電圧Ｖｏが得られる。
【０００４】
図１７は、図１６の画素１００をマトリクス状に配置した画素アレイ２００を含む増幅型固体撮像装置をなす２次元イメージセンサの構成例を示した図である。
図１７において、１１はリセットトランジスタＲＴ及び増幅トランジスタＳＦの各ドレインに電源電圧Ｖｄｄをそれぞれ印加するための電源線であり、電源線１１は増幅型固体撮像装置全体の電源線１３に直接接続されている。また、駆動線１６は転送トランジスタ駆動線、リセットトランジスタ駆動線及び選択トランジスタ駆動線を１つにして示したものである。
各画素行では、行デコーダ回路１４により特定の行が選択され、行駆動回路１５を介して駆動線１６へ駆動信号が与えられる。読み出し信号線Ｖｓｉｇからの信号は、コラム信号処理回路１７に入力され、コラム信号処理回路１７でアナログ又はアナログとデジタルの信号処理が施される。この後、コラムデコーダ回路１８によって、コラムごとの信号が水平信号線１９へ読み出され、最終的に増幅型固体撮像装置外部に出力される。
【０００５】
図１７で示した構成では、各画素は行ごとに順次読み出され、画素１００では該読み出しが行われるときまで受光素子ＰＤに蓄積された信号を出力するため、各画素の信号は時間的に行ごとに順次ずれが生じ、動きのある被写体を撮像する場合には、動きに応じて像が歪んでいた。このような問題を解決するために、画素内にメモリを備え、すべての画素を同時に読み出して該メモリに書き込み、その後、該メモリ内の情報を順次読み出すようにした一括露光技術があった。しかし、この場合、受光素子からの信号を前記メモリに書き込んでから読み出すまでの間にノイズが増大し、Ｓ／Ｎ比が低下するという問題があった。このようなことから、受光素子の信号を増幅してからメモリに書き込む技術があり、図１８はこの一例を示した回路図である（例えば、特許文献１参照。）。
【０００６】
図１８に示した画素１１０は、図１６で示した画素１００に、第１の増幅トランジスタＳＦ１、定電流負荷ＶＢ、電流制御スイッチＳＷ、書き込みスイッチＷｒ及びメモリＣｍを追加した構成になっている。なお、図１８では、第２の増幅トランジスタＳＦ２が図１６の増幅トランジスタＳＦに相当しており、電流制御スイッチＳＷは電源側に設けるようにしてもよい。
例えば、画素１１０を使用して図１７に示した２次元イメージセンサを構成し、まず、すべての画素を一括動作させて、受光素子ＰＤからの信号をメモリＣｍに書き込むようにする。即ち、電流制御スイッチＳＷをオンさせた後、書き込みスイッチＷｒをオンさせ、第１の増幅トランジスタＳＦ１によって増幅された受光素子ＰＤからの信号をメモリＣｍに書き込む。
【０００７】
この後、書き込みスイッチＷｒをオフさせ、次に電流制御スイッチＳＷをオフさせて一括書き込み動作が終了する。読み出し動作は、行ごとに順次行われる。すなわち、メモリＣｍに保持された信号を、第２の増幅トランジスタＳＦ２及び選択トランジスタＳＬを介して読み出し信号線Ｖｓｉｇへ読み出す動作を、行ごとに順次行われる。読み出し信号線Ｖｓｉｇの一端には定電流負荷トランジスタＣＬが接続され、出力電圧Ｖｏが行ごとに順次得られる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−６５０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図１８の構成では下記（ａ）〜（ｄ）の課題が伴っていた。
（ａ）すべての画素で第１の増幅トランジスタＳＦ１が同時にオンするため、２次元イメージセンサ素子全体では過大な電流が流れる。例えば、１画素当り１μＡとしても１００万画素あれば、該素子全体で１Ａにもなる。
（ｂ）１画素当りの電流を抑圧するために、定電流負荷ＶＢのゲート電圧をしきい値Ｖｔｈ付近にすると、しきい値Ｖｔｈのばらつきによって電流値が画素ごとに大きく変動する。
（ｃ）１画素内に定電流負荷ＶＢ及び電流制御スイッチＳＷの２つのトランジスタ、並びに該各トランジスタへの制御信号線が必要になり、画素レイアウトが複雑化する。
【００１０】
（ｄ）第１の増幅トランジスタＳＦ１と定電流負荷ＶＢによって構成されたソースフォロワ回路で発生するノイズは、下記（１）式のように表される。
2010178117.tif 000003
前記（１）式では、ｋはボルツマン定数、Ｔは絶対温度、ｇｍ１及びｇｍ２は第１の増幅トランジスタＳＦ１及び定電流負荷ＶＢの相互コンダクタンスをそれぞれ示している。画素領域内では、面積の制約から相互コンダクタンスｇｍ１及びｇｍ２は同程度の値になるため、ノイズ電力は１トランジスタの場合と比較して２倍程度になる。
【００１１】
１画素当りの電流を安定して小さくする手法として、図１９のような回路が考えられる。すなわち、図１９では、定電流負荷ＶＢのソース側に高抵抗ＲＬが挿入され、ＭＯＳトランジスタのバックゲート効果によって、ゲート電圧をしきい値Ｖｔｈ以下のサブスレッショルド領域として電流を大幅に抑制しても、ソース電圧を安定して保つことができる。しかし、例えば１００万画素で素子全体の電流を１００ｍＡ以下にするためには、定電流負荷ＶＢのソース電圧を１Ｖとし、ＲＬ＝１０ＭΩとする必要があり、このような高抵抗値の抵抗を１画素内に形成するのは困難であった。
【００１２】
更に、図１８及び図１９で示したような、通常のソースフォロワ出力を容量値Ｃｍのメモリに書き込む場合、ノイズ電力で表すと下記（２）式のようなｋＴＣノイズが発生し、このようなｋＴＣノイズは、前記ソースフォロワノイズに加算され、ノイズの増大を招いていた。
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【００１３】
本発明は、このような問題を解決するためになされたものであり、簡単な回路構成で、メモリへの書き込み時における電流を抑圧することができ、安定した動作と高い性能を得ることができる増幅型固体撮像装置を得ることを目的とする。
【課題を解決するための手段】
【００１４】
この発明に係る増幅型固体撮像装置は、内部にメモリを有する単位画素が行列状に複数配置されてなる画素アレイと、該画素アレイを構成する各画素に対する動作制御を行う制御回路部とを備えた増幅型固体撮像装置において、
前記各画素は、
受光した光に応じた信号を生成して出力する光電変換部と、
該光電変換部から出力された信号がゲートに入力され、該ゲートに入力された信号を増幅して出力するＭＯＳトランジスタからなる第１の増幅トランジスタと、
該第１の増幅トランジスタから出力された信号を記憶するための前記メモリをなす第１の容量と、
前記第１の増幅トランジスタから出力された信号に対して、該第１の容量への出力制御を行って該第１の容量への書き込み制御を行う第１の書き込みスイッチ部と、
前記第１の容量に書き込まれた信号がゲートに入力され、該ゲートに入力された信号を増幅して出力するＭＯＳトランジスタからなる第２の増幅トランジスタと、
前記第１の容量に書き込まれた信号を所定の第１電圧に初期化する初期化トランジスタと、
をそれぞれ備え、
前記第１の増幅トランジスタは、前記第１の容量のみを負荷とし、前記第１の書き込みスイッチ部は、前記初期化トランジスタによって前記第１の容量に対する前記初期化が行われた後、所定の期間、前記第１の増幅トランジスタから出力された信号を前記第１の容量へ出力して前記第１の容量への書き込みを行うものである。
【００１５】
具体的には、前記第１の書き込みスイッチ部は、前記第１の増幅トランジスタが飽和領域動作からサブスレッショルド領域動作に移行して準安定状態になる期間、前記第１の増幅トランジスタから出力された信号を前記第１の容量へ出力して前記第１の容量への書き込みを行うようにした。
【００１６】
また、前記制御回路部は、前記画素アレイを構成する前記各画素に対して、同時に作動させて該各画素内の前記第１の容量に対する書き込み動作をそれぞれ行わせた後、所定の方法で前記各画素の前記第１の容量からの読み出しを順次行うようにした。
【００１７】
この場合、前記画素アレイ内の各画素は、列単位で前記第１の増幅トランジスタが電源線に接続され、該電源線は列単位ごとにそれぞれ抵抗を介して所定の電源電圧に接続されるようにした。
【００１８】
また、前記画素アレイ内の各画素は、列単位で前記第１の増幅トランジスタが電源線に接続され、全列の該各電源線はそれぞれ接続され、該接続部は抵抗を介して電源電圧に接続されるようにしてもよい。
【００１９】
また、前記制御回路部は、前記画素アレイから行ごとに順次読み出しを行う際、非選択行の各画素における前記初期化トランジスタに対して、前記第２の増幅トランジスタがそれぞれ不活性になるような前記第１電圧に初期化させるようにした。
【００２０】
更に、前記各画素は、
前記第１の増幅トランジスタから出力された信号を記憶するための前記メモリをなす１つ以上の第２の容量と、
前記第１の増幅トランジスタから出力された信号に対して、対応する該第２の容量への出力制御を行って該第２の容量への書き込み制御を行う１つ以上の第２の書き込みスイッチ部と、
前記第１の容量に書き込まれた信号に対して、前記第２の増幅トランジスタのゲートへの出力制御を行う第１の読み出しスイッチ部と、
対応する前記第２の容量に書き込まれた信号に対して、前記第２の増幅トランジスタのゲートへの出力制御を行う１つ以上の第２の読み出しスイッチ部と、
を備え、
前記第１の増幅トランジスタは、前記第１又は第２の容量のみを負荷とし、前記初期化トランジスタは、前記第２の容量に書き込まれた信号を前記所定の第１電圧に初期化し、前記第２の書き込みスイッチ部は、前記初期化トランジスタによって前記第２の容量に対する前記初期化が行われた後、所定の期間、前記第１の増幅トランジスタから出力された信号を前記第２の容量へ出力して前記第２の容量への書き込みを行うようにしてもよい。
【００２１】
この場合、前記第２の書き込みスイッチ部は、前記第１の増幅トランジスタが飽和領域動作からサブスレッショルド領域動作に移行して準安定状態になる期間、前記第１の増幅トランジスタから出力された信号を前記第２の容量へ出力して前記第２の容量への書き込みを行うようにした。
【００２２】
また、前記各画素は、前記第１の増幅トランジスタのゲートを所定の第２電圧にリセットするリセットトランジスタをそれぞれ備え、前記第１及び第２の各書き込みスイッチ部は、前記第１及び第２の各容量に対して、ゲートが前記リセットされたときの前記第１の増幅トランジスタからの出力信号を一方の容量に書き込み、ゲートに前記光電変換部からの出力信号が入力されているときの前記第１の増幅トランジスタからの出力信号を他方の容量に書き込むようにした。
【００２３】
また、前記各画素は、前記リセット動作時に前記第１の増幅トランジスタの出力端に所定の電圧を出力する制御スイッチ部をそれぞれ備えるようにしてもよい。
【００２４】
具体的には、前記第１の増幅トランジスタは、エンハンスメント型のＭＯＳトランジスタである。
【００２５】
また、前記第２の増幅トランジスタは、デプレッション型のＭＯＳトランジスタであるようにしてもよい。
【００２６】
また、前記第１の容量は、少なくともその一部にＭＯＳ型容量を含むようにしてもよい。
【００２７】
この場合、前記ＭＯＳ型容量は、デプレッション型のＭＯＳ型容量であるようにする。
【発明の効果】
【００２８】
本発明の増幅型固体撮像装置によれば、画素内に定電流負荷を有さないため、書き込み時の電流を抑圧することができる。前記第１の増幅トランジスタの負荷となる前記第１の容量への書き込み動作を行うには、まず該第１の容量を所定の電圧、例えば接地電圧のような低い電圧に初期化し、この後、該第１の容量への充電電流によって書き込み動作を行うようにして、前記第１の書き込みスイッチ部によって該書き込み時間を制御することにより、安定した動作を行うことができる。
【００２９】
また、前記第１の書き込みスイッチ部は、前記第１の増幅トランジスタが飽和領域動作からサブスレッショルド領域動作に移行して準安定状態になっている期間、前記第１の増幅トランジスタから出力された信号を前記第１の容量へ出力して前記第１の容量への書き込みを行うようにした。このことから、前記第１の増幅トランジスタがサブスレッショルド領域に移行して前記第１の容量における電圧の時間変化が極めて小さくなった時点で前記書き込み動作を完了するようにしたため、より安定した動作を行うことができる。
【００３０】
また、前記単位画素内には、前記第２の容量と前記第２の書き込みスイッチ部の組が１つ以上存在し、更に第１及び第２の各容量に対応して第１及び第２の各読み出しスイッチ部を備え、更に、前記単位画素内に、前記第１の増幅トランジスタのゲートをリセットするリセットトランジスタを備えるようにして、例えば、前記第１及び第２の各容量に対して、ゲートが前記リセットされたときの前記第１の増幅トランジスタからの出力信号を一方の容量に書き込み、ゲートに前記光電変換部からの出力信号が入力されているときの前記第１の増幅トランジスタからの出力信号を他方の容量に書き込むようにした。このことから、１画素当りに複数の情報を記憶することができるため、例えば、前記第１の増幅トランジスタにおけるゲートのリセットレベルと前記光電変換部からの信号レベルを独立して保持することができる。したがって、これらを第２の増幅トランジスタによって別々に信号線に読み出すようにすれば、その後段回路で該両レベルの電圧差を取ることにより、相関二重サンプリング（ＣＤＳ）法を適用することができ、前記第１及び第２の各増幅トランジスタにおけるしきい値Ｖｔｈのばらつきに起因する固定パターンノイズや、前記第１の増幅トランジスタにおけるゲートへのリセットノイズを抑制することができ、低ノイズの画像信号を得ることができる。
【００３１】
また、前記画素アレイを構成する前記各画素に対して、同時に作動させて該各画素内の前記第１の容量に対する書き込み動作をそれぞれ行わせた後、所定の方法で前記各画素の前記第１の容量からの読み出しを順次行うようにし、例えば、列単位で前記第１の増幅トランジスタを電源線に接続し、該電源線を列単位ごとにそれぞれ抵抗を介して電源電圧に接続するようにして、全画素を一括して同時に前記各容量に書き込む動作、及び前記各容量から順次読み出す動作を行うことができる。例えば、各列の電源線に抵抗を直列接続するようにすれば、全画素の情報を一括して書き込むときにも、前記容量を充電する過渡電流のピーク値を抑圧することができる。
【００３２】
また、前記画素アレイから行順次で信号を読み出す際に、非選択行の前記第２の増幅トランジスタが不活性になるように、該第２の増幅トランジスタのゲート電圧を前記初期化トランジスタによって制御するようにしたことから、該第２の増幅トランジスタと前記信号線との間に選択トランジスタを設ける必要がなくなり、画素内の構成要素を削減することができ、受光部の面積の増大等の性能向上を図ることができる。
【００３３】
また、前記第１の増幅トランジスタにエンハンスメント型を使用するか又は、前記リセットトランジスタのドレイン電圧が電源電圧よりも小さくなるようにすることにより、前記第１の増幅トランジスタの出力レベルが該電源電圧よりも小さい値になり、前記第１の増幅トランジスタが飽和領域動作からサブスレッショルド領域動作に移行するまでの応答時間を短縮させることができ、書き込み動作全体の応答速度を速くすることができる。
【００３４】
また、前記第２の増幅トランジスタにデプレッション型を使用することにより、前記第１の増幅トランジスタをエンハンスメント型にして、該第２の増幅トランジスタの入力電圧が小さくなっても、該第２の増幅トランジスタの動作マージンを十分に確保することができる。
【００３５】
また、前記第１の容量の少なくとも一部にＭＯＳ型容量を含むようにしたことから、限られた画素面積内で十分なメモリ容量値を確保することが容易になり、前記容量をデプレッション型にすることにより、該容量値を確保することができる動作電圧範囲を低電圧側に拡大させることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施の形態における増幅型固体撮像装置の画素構成例を示した図である。
【図２】図１の画素１０をマトリクス状に配置した画素アレイ２０を含む２次元イメージセンサの構成例を示した図である。
【図３】図１の画素１０をマトリクス状に配置した画素アレイ２０を含む２次元イメージセンサの他の構成例を示した図である。
【図４】図１〜図３で示した増幅型固体撮像装置における１列分の画素配列を抜き出した回路構成の一部を示した図である。
【図５】図４の回路構成の動作例をポテンシャルで示した図である。
【図６】図４の回路構成の動作例を電位変化及び電流変化で示した図である。
【図７】図４の回路構成の動作例を回路シミュレーションによって示した図である。
【図８】図１の画素構成における動作範囲例を示した図である。
【図９】本発明の第１の実施の形態における増幅型固体撮像装置の他の画素構成例を示した図である。
【図１０】本発明の第２の実施の形態の増幅型固体撮像装置を画素構成例により示した図である。
【図１１】図１０で示した画素５０の動作例を示したタイミングチャートである。
【図１２】本発明の第２の実施の形態の増幅型固体撮像装置を他の画素構成例を示した図である。
【図１３】図１２の画素５０における動作例を示したタイミングチャートである。
【図１４】本発明の第３の実施形態における増幅型固体撮像装置の画素構成例を示した図である。
【図１５】図１４で示した画素６０の動作例を示したタイミングチャートである。
【図１６】従来の増幅型固体撮像装置の画素構成例を示した図である。
【図１７】図１６の画素１００をマトリクス状に配置した画素アレイを含む２次元イメージセンサの構成例を示した図である。
【図１８】従来の増幅型固体撮像装置の他の画素構成例を示した図である。
【図１９】従来の増幅型固体撮像装置の他の画素構成例を示した図である。
【発明を実施するための形態】
【００３７】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における増幅型固体撮像装置の画素構成の例を示した図である。
図１において、画素１０は、埋め込みフォトダイオードで構成された受光素子ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＴ、第１の増幅トランジスタＳＦ１、選択トランジスタＳＬ、第２の増幅トランジスタＳＦ２、書き込みスイッチＷｒ、容量からなるメモリＣｍ及びメモリＣｍの端子電圧を初期化する初期化トランジスタＩＴを備えている。転送トランジスタＴＸ、リセットトランジスタＲＴ、第１の増幅トランジスタＳＦ１、選択トランジスタＳＬ、第２の増幅トランジスタＳＦ２、書き込みスイッチＷｒ及び初期化トランジスタＩＴは、それぞれＮＭＯＳトランジスタからなる。なお、受光素子ＰＤは光電変換部を、書き込みスイッチＷｒは第１の書き込みスイッチ部を、メモリＣｍは第１の容量をそれぞれなす。
【００３８】
受光素子ＰＤのアノードは接地電圧に接続され、受光素子ＰＤのカソードと第１の増幅トランジスタＳＦ１のゲートとの間に転送トランジスタＴＸが接続されている。転送トランジスタＴＸと第１の増幅トランジスタＳＦ１のゲートとの接続部をＦＤとすると、電源電圧Ｖｄｄと接続部ＦＤとの間にリセットトランジスタＲＴが接続されている。第１の増幅トランジスタＳＦ１のドレインは抵抗Ｒを介して電源電圧Ｖｄｄに接続され、第１の増幅トランジスタＳＦ１のソースは、書き込みスイッチＷｒを介してメモリＣｍの一端に接続され、メモリＣｍの他端は接地電圧に接続されている。
【００３９】
書き込みスイッチＷｒとメモリＣｍとの接続部は第２の増幅トランジスタＳＦ２のゲートに接続され、該接続部と所定の電圧Ｖ１との間に初期化トランジスタＩＴが接続されている。第２の増幅トランジスタＳＦ２のドレインは電源電圧Ｖｄｄに接続され、第２の増幅トランジスタＳＦ２のソースと読み出し信号線Ｖｓｉｇとの間に選択トランジスタＳＬが接続されている。読み出し信号線Ｖｓｉｇの一端と接地電圧との間に定電流負荷トランジスタＣＬが接続され、定電流負荷トランジスタＣＬと読み出し信号線Ｖｓｉｇとの接続部から出力電圧Ｖｏが出力される。
【００４０】
このように、第１の増幅トランジスタＳＦ１の電源は、第２の増幅トランジスタＳＦ１及びリセットトランジスタの各電源とは分離され、列単位で第１の増幅トランジスタＳＦ１のドレインが電源線１２に接続されており、電源線１２は、抵抗Ｒを介して増幅型固体撮像装置全体の電源をなす電源電圧Ｖｄｄに接続されている。初期化トランジスタＩＴは、書き込み動作前にメモリＣｍの端子電圧の初期値を低電圧、例えば接地電圧である所定の電圧Ｖ１にリセットし、書き込み動作の開始と共に書き込みスイッチＷｒをオンにするとメモリＣｍに充電電流が流れることによって、第１の増幅トランジスタＳＦ１の定電流負荷をなくしてもソースフォロワ動作を可能にしている。
【００４１】
図２は、図１の画素１０をマトリクス状に配置した画素アレイ２０を含む増幅型固体撮像装置をなす２次元イメージセンサの構成例を示した図である。
図２において、電源線１１は、リセットトランジスタＲＴ及び第２の増幅トランジスタＳＦ２の各ドレインに電源電圧Ｖｄｄをそれぞれ印加するための電源線であり、電源線１１は増幅型固体撮像装置全体の電源線１３に直接接続されている。また、各電源線１２は、それぞれ抵抗Ｒｃｏｌを介して電源線１３に接続されており、各第１の増幅トランジスタＳＦ１のドレインにそれぞれ接続されている。駆動線１６は、転送トランジスタＴＸに対する駆動線、リセットトランジスタＲＴに対する駆動線、書き込みスイッチＷｒに対する駆動線、初期化トランジスタＩＴに対する駆動線及び選択トランジスタＳＬに対する駆動線を１つにして示したものであり、該各駆動線は、対応するトランジスタのゲートにそれぞれ接続されている。
【００４２】
各画素行では、行デコーダ回路１４により特定の行が選択され、行駆動回路１５を介して駆動線１６へ駆動信号が与えられる。読み出し信号線Ｖｓｉｇからの信号は、コラム信号処理回路１７に入力され、コラム信号処理回路１７でアナログ又はアナログとデジタルの信号処理が施される。この後、コラムデコーダ回路１８によって、コラムごとの信号が水平信号線１９へ読み出され、最終的に増幅型固体撮像装置外部に出力される。なお、行デコーダ１４、行駆動回路１５、コラム信号処理回路１７及びコラムデコーダ回路１８は制御回路部をなし、行デコーダ１４に入力される制御信号、及び該制御信号を生成する回路は省略している。
第１の増幅トランジスタＳＦ１の電源を、リセットトランジスタＲＴ及び第２の増幅トランジスタＳＦ２の電源と分離し、列単位で抵抗Ｒｃｏｌを介して増幅型固体撮像装置全体の電源線１３に接続されており、抵抗Ｒｃｏｌが図１の抵抗Ｒに相当する。なお、抵抗を列単位ではなく、すべての列で共通接続した後、抵抗Ｒｆｒｍを介して増幅型固体撮像装置全体の電源電圧Ｖｄｄに接続するようにしてもよく、このようにした場合、図２は図３のようになる。
【００４３】
このような構成において、メモリＣｍへの書き込みはすべての画素が一括して同時に行われる。まず、受光素子ＰＤから接続部ＦＤへは転送トランジスタＴＸによって信号電荷が転送される。接続部ＦＤは、受光素子ＰＤから信号電荷が転送される前に、リセットトランジスタＲＴによってリセットトランジスタＲＴのドレイン電圧である電源電圧Ｖｄｄにリセットされる。次に、転送トランジスタＴＸがオンして、受光素子ＰＤからの信号電荷が接続部ＦＤに転送される。前記リセット後及び前記信号電荷転送後の接続部ＦＤの電圧は、第１の増幅トランジスタＳＦ１によって増幅される。受光素子ＰＤからの信号をメモリＣｍに書き込む際に書き込みスイッチＷｒをオンさせ、第１の増幅トランジスタＳＦ１によって増幅された受光素子ＰＤからの信号をメモリＣｍに書き込む。この後、書き込みスイッチＷｒをオフさせて書き込み動作が終了する。
【００４４】
読み出し動作は、行ごとに順次行われる。すなわち、メモリＣｍに保持された信号を、第２の増幅トランジスタＳＦ２及び選択トランジスタＳＬを介して読み出し信号線Ｖｓｉｇへ読み出す動作を、行ごとに順次行われる。読み出し信号線Ｖｓｉｇの一端には定電流負荷トランジスタＣＬが接続され、定電流負荷トランジスタＣＬのドレインから出力電圧Ｖｏが行ごとに順次得られる。
【００４５】
図４は、図１〜図３で示した増幅型固体撮像装置における１列分の画素配列を抜き出した回路構成の一部を示した図である。
図４で示すように、増幅型固体撮像装置全体の電源電圧Ｖｄｄに抵抗Ｒを介して電源線１２が接続され、電源線１２と接地電圧との間には、画素ごとに第１の増幅トランジスタＳＦ１とメモリＣｍが直列に接続されている。
ここで、各画素内の第１の増幅トランジスタＳＦ１のチャネルポテンシャルをそれぞれΦｊで表し、図４の動作を説明するために、１画素における第１の増幅トランジスタＳＦ１のポテンシャルの関係例を図５に示す。
【００４６】
図５では、第１の増幅トランジスタＳＦ１において、ゲートのチャネルポテンシャルはΦｊであり、ドレイン電圧は電源電圧Ｖｄｄであり、ソースは時刻ｔ＝０のときの初期値が初期化トランジスタＩＴによるリセット動作によって接地電圧ＧＮＤになっている。ｔ＞０においては、最初に第１の増幅トランジスタＳＦ１のゲートが飽和領域動作であるモード１になり、ソース電圧Ｖｓ,ｊは初期値の接地電圧ＧＮＤから急速にΦｊまで上昇する。該ソース電圧Ｖｓ,ｊがΦｊを超えると、第１の増幅トランジスタＳＦ１のゲートは、サブスレッショルド領域動作であるモード２になり、熱放出現象によって時間に対して対数的な変化となり、非常に緩慢な電圧変化になる。前記モード１の飽和領域動作では第１の増幅トランジスタＳＦ１から出力された電流がメモリＣｍの充電電流になり、該充電電流は、対象とする電流路での抵抗値Ｒａと負荷容量値Ｃａとで決まる時定数τＣＲ＝Ｃａ×Ｒａによって指数関数的に減衰する。このようなモード１の場合の、ソース電圧Ｖｓ,ｊの電圧変化を下記（３）式に示す。前記充電電流は開始点でピークになり、その値はＶｄｄ／Ｒａになる。
2010178117.tif 000005
【００４７】
図４の回路では、抵抗Ｒがコラムごとにある場合は、Ｒａ＝Ｒｃｏｌ，Ｃａ＝ｎ×Ｃｍになり、抵抗Ｒが増幅型固体撮像装置全体で１か所にある場合は、Ｒａ＝Ｒｆｒｍ，Ｃａ＝ｎ×ｍ×Ｃｍになる。なお、ｎは信号線１２に接続される画素数、ｍはコラム数を示している。モード２での第１の増幅トランジスタＳＦ１のソース電圧Ｖｓ,ｊの電圧変化は下記（４）式のように対数的な変化で表される。
2010178117.tif 000006
2010178117.tif 000007
なお、ｑは電子電荷を、ｉｏはモード２の開始点における前記充電電流をそれぞれ示している。
【００４８】
これらの関係を模式的に示すと、図６のようになる。
時刻ｔｏの前では前記モード１になってＲＣの時定数で決まる指数関数応答になり、時刻ｔｏの後ではモード２になって熱放出で決まる対数関数応答になる。また、時刻ｔｏでは、第１の増幅トランジスタＳＦ１のソース電圧Ｖｓ,ｊがチャネルポテンシャルΦｊとほぼ一致する。これらのことから、モード２に移行して十分時間が経過した時刻ｔｓでサンプリングを行えば、ほぼ安定したメモリＣｍの出力レベルを読み取ることができる。また、メモリＣｍに流れる電流のピーク値は、抵抗Ｒの抵抗値を適切に選ぶことによって抑制することができる。
【００４９】
ここで、図２と図３の場合についての相違点について説明する。
増幅型固体撮像装置全体での時定数τＣＲ＝Ｃａ×Ｒａを同じになるようにするには、Ｒｃｏｌ＝ｍ×Ｒｆｒｍの関係が成り立ち、抵抗Ｒｆｒｍよりも抵抗Ｒｃｏｌは大きな抵抗値になる。図６で示したように、各画素で第１の増幅トランジスタＳＦ１のソース電圧Ｖｓ,ｊがΦｊを超えると、第１の増幅トランジスタＳＦ１からの電流ｉ１Ｗは急激に低下し（すなわち第１の増幅トランジスタＳＦ１の抵抗値が非常に大きくなり）、この状態をセミオフ状態と呼ぶ。各コラムには多数の画素が接続されているため、コラム単位で見るとソース電圧Ｖｓ,ｊの変化点、すなわち第１の増幅トランジスタＳＦ１のソース電圧Ｖｓ,ｊがチャネルポテンシャルを超えたときの電圧は該チャネルポテンシャルの値に応じた異なった値になる。仮に、大多数のコラムが前記セミオフ状態になり、少数のコラムだけがオン状態であるとすると、該少数のコラムにおいてのみ第１の増幅トランジスタＳＦ１の抵抗値が小さいまま残り、信号線１２が、該少数のコラムの容量をなすメモリＣｍに直結された状態になる。
【００５０】
図３で示した場合では、直列に接続された抵抗Ｒｆｒｍの抵抗値が小さく、前記のような少数のコラムに大きな電流が流れる。これに対して、図２で示した場合では、コラムごとに比較的大きな抵抗値をなす抵抗Ｒｃｏｌが電源に対して接続されているため、前記のような少数のコラムに大きな電流が流れることを回避することができる。しかし、特定のコラムに接続された大部分の画素において、第１の増幅トランジスタＳＦ１がオン状態になり、他のコラムに接続された大部分の画素で、第１の増幅トランジスタＳＦ１がセミオフ状態になることは、多数の画素からなる一般のイメージセンサでは極めてまれである。したがって、簡易的に図３のような構成にしても、通常は問題になることはない。
【００５１】
前記（３）式及び（４）式を使用して計算した結果の例を図７に示す。図７では、画素数が１２８０×１０２４＝１３０万、電源電圧が３.３Ｖ、メモリＣｍの容量が４０ｆＦ、抵抗はコラムごとにＲｃｏｌ＝４０ｋΩである場合を例にしており、チャネルポテンシャルの値は、１〜２Ｖの範囲での結果を示している。
図７から明らかなように、サンプリング時間を５μｓ以上にすれば、ほぼ安定したメモリＣｍの電圧である容量電圧Ｖｓ,ｊ（ｔ）が得られる。また、このときの増幅型固体撮像装置全体でのピーク電流は１０５ｍＡになり、画素内に従来のような例えば１μＡの定電流負荷を持つ場合の値１２８０ｍＡと比較して、十分に小さい値になる。
【００５２】
本発明の更なる利点として、低ノイズ化に有利ということがある。前記（１）式で示したような、従来型の画素構成では避けられなかったソースフォロワ負荷側で発生するノイズが、本発明では本質的に回避されている。更に、本発明は、次のような低ノイズ化の要因がある。通常は、画素内のメモリＣｍに信号を書き込む際、前記（２）式のようなノイズが発生し、このノイズはｋＴＣノイズと言われ、避けることができない。
【００５３】
しかし、本発明においては、図５に示したように、書き込みの最終段階ではサブスレッショルド領域動作であるモード２になり、この場合にはノイズは下記（５）式で表されることが知られている。これはソフトリセットモードと呼ばれ、ノイズ電力が通常動作の１／２になる。
2010178117.tif 000008
【００５４】
図１において、第１の増幅トランジスタＳＦ１における出力レベルの最大値は、図６においてＶ（ＵＬ）で示したように、電源電圧Ｖｄｄに対してマージンを持つことが望ましい。ここで、Ｖ（ＵＬ）の値は、第１の増幅トランジスタＳＦ１のしきい値及び接続部ＦＤの電圧に依存し、接続部ＦＤの電圧はリセットトランジスタＲＴのドレイン電圧Ｖｒｄに依存する。図１に例示するように、Ｖｒｄ＝Ｖｄｄである場合には、第１の増幅トランジスタＳＦ１のしきい値をエンハンスメント型にすることにより、前記マージンを確保し易くなる。又は、図示しないが、Ｖｒｄ＜Ｖｄｄである場合には、第１の増幅トランジスタＳＦ１のしきい値がデプレッション型であっても、前記マージンを確保することが容易になる。このようにして、図６におけるモード１の期間を短縮させることができ、書き込み動作全体の応答を早めることが可能になる。
【００５５】
図１において、前記のような手法により第１の増幅トランジスタＳＦ１における出力レベル、したがって第２の増幅トランジスタＳＦ２の入力レベルの最大値を電源電圧Ｖｄｄよりも低下させた場合、第２の増幅トランジスタＳＦ２がエンハンスメント型であるとすると、図８に示すように、直線性の良い動作領域が低下する。なお、図８で示した入力とはゲート電圧を示しており、図８で示した出力とはソース電圧を示している。図８（ａ）は、第１及び第２の各増幅トランジスタＳＦ１，ＳＦ２が共にエンハンスメント型である場合の、第１及び第２の各増幅トランジスタＳＦ１，ＳＦ２における入出力電圧の関係例を示している。
【００５６】
ＳＦ１ｉで示した第１の増幅トランジスタＳＦ１の入力電圧、すなわちゲート電圧に対して、該出力電圧、すなわちソース電圧はＳＦ１ｏになり、この電圧が第２の増幅トランジスタＳＦ２のゲート電圧である入力電圧ＳＦ２ｉになる。図８（ａ）から明らかなように、第２の増幅トランジスタＳＦ２の動作領域の下限付近は直線性から外れた領域になっている。これに対して、図８（ｂ）に示すように、第２の増幅トランジスタＳＦ２をデプレッション型にすることにより、第２の増幅トランジスタＳＦ２の入力電圧ＳＦ２ｉが小さくなっても、第２の増幅トランジスタＳＦ２の動作マージンを十分に確保することができる。
【００５７】
また、図１において、メモリＣｍの少なくとも一部をＭＯＳ型容量にすることにより、容量密度（単位面積当たりの容量）を高めることが可能となり、限られた画素面積内で十分なメモリＣｍの容量値を確保し易くなる。更に、前記ＭＯＳ型容量をデプレッション型にすればメモリＣｍの容量値を確保することができる動作電圧範囲を低い側へ拡大させることができ、前記のように、第１の増幅トランジスタＳＦ１の出力電圧ＳＦ１ｏが低下しても、一定のメモリＣｍの容量値を確保しやすくすることができる。
【００５８】
なお、図１において、転送トランジスタＴＸを省略して３トランジスタ型の画素を構成するようにしてもよく、このようにした場合、図１は図９のようになる。図９のようにした場合においても、メモリＣｍへの書き込み、及びメモリＣｍからの読み出しは、図１の場合と同様である。
【００５９】
第２の実施の形態．
図１０は、本発明の第２の実施の形態における増幅型固体撮像装置の画素構成の例を示した図である。なお、図１０では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図１０における図１との相違点は、画素内のメモリをＣｍ１とＣｍ２の２個にし、これに伴って２つの書き込みスイッチＷｒ１，Ｗｒ２と、２つの読み出しスイッチＲｄ１，Ｒｄ２を備えたことにあり、これらのことから図１の画素１０を画素５０にした。
【００６０】
図１０において、画素５０は、受光素子ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＴ、第１の増幅トランジスタＳＦ１、選択トランジスタＳＬ、第２の増幅トランジスタＳＦ２、第１及び第２の各書き込みスイッチＷｒ１，Ｗｒ２、第１及び第２の各読み出しスイッチＲｄ１，Ｒｄ２、第１及び第２の各メモリＣｍ１，Ｃｍ２及び第１及び第２の各メモリＣｍ１，Ｃｍ２を初期化する初期化トランジスタＩＴを備えている。第１及び第２の各書き込みスイッチＷｒ１，Ｗｒ２、並びに第１及び第２の各読み出しスイッチＲｄ１，Ｒｄ２は、それぞれＮＭＯＳトランジスタからなる。なお、メモリＣｍ１は第１の容量を、メモリＣｍ２は第２の容量をそれぞれなし、第１の書き込みスイッチＷｒ１は第１の書き込みスイッチ部を、第２の書き込みスイッチＷｒ２は第２の書き込みスイッチ部を、第１の読み出しスイッチＲｄ１は第１の読み出しスイッチ部を、第２の読み出しスイッチＲｄ２は第２の読み出しスイッチ部をそれぞれなす。
【００６１】
第２の増幅トランジスタＳＦ２のゲートと初期化トランジスタＩＴとの接続部をＦＤ２とすると、第１の増幅トランジスタＳＦ１のソースと接続部ＦＤ２との間に、第１の書き込みトランジスタＷｒ１及び第１の読み出しトランジスタＲｄ１の直列回路と、第２の書き込みトランジスタＷｒ２及び第２の読み出しトランジスタＲｄ２の直列回路が並列に接続されている。第１の書き込みトランジスタＷｒ１と第１の読み出しトランジスタＲｄ１との接続部と接地電圧との間に第１のメモリＣｍ１が接続され、第２の書き込みトランジスタＷｒ２と第２の読み出しトランジスタＲｄ２との接続部と接地電圧との間に第２のメモリＣｍ２が接続されている。
【００６２】
なお、図１０の画素５０をマトリクス状に配置した画素アレイを含む２次元イメージセンサの構成例を示した図は、図２及び図３の画素１０の符号を５０に変える以外は同じであることから省略する。第１及び第２の各書き込みスイッチＷｒ１，Ｗｒ２、並びに第１及び第２の各読み出しスイッチＲｄ１，Ｒｄ２は、それぞれ信号線１６を介して行駆動回路１５からの制御信号がゲートに入力される。
このような構成において、図１１は、図１０で示した画素５０の動作例を示したタイミングチャートであり、図１１を用いて図１０の画素５０の動作について説明する。
【００６３】
書き込み動作は全行とも同時動作になる。図１１において、まず期間ｔ１でリセットトランジスタＲＴをオン／オフさせて接続部ＦＤの電圧をリセットし、次に、期間ｔ２において、第１の書き込みスイッチＷｒ１をオンさせ、このときの接続部ＦＤの電圧を前記図４から図７で説明した本発明の書き込み動作により、リセットレベルＦＲとして第１のメモリＣｍ１に書き込む。
次に、期間ｔ３で、転送トランジスタＴＸをオンさせて信号電荷を接続部ＦＤに転送し、期間ｔ４で、第２の書き込みスイッチＷｒ２をオンさせて該信号電荷によって変化した接続部ＦＤの電圧を信号レベルＦＳとして、前記ｔ２の場合と同様の書き込み動作により第２のメモリＣｍ２に書き込む。最後に、期間ｔ５で、リセットトランジスタＲＴを再度オン／オフさせて接続部ＦＤの信号電荷を排出して接続部ＦＤをリセットする。このようにして、各画素単位で、２つのメモリＣｍ１及びＣｍ２に、リセットレベルＦＲ及び信号レベルＦＳを独立に全行一括して書き込むことができる。
【００６４】
各メモリＣｍ１及びＣｍ２に書き込まれた信号の読み出しは行単位で順次行われる。例えば任意のｉ行目について示すと次のようになる。なお、符号において、（ｉ）はｉ行目のものであることを示し、（ｉ＋１）は（ｉ＋１）行目のものであることを示している。
まず、期間ｔ６で、初期化トランジスタＩＴ（ｉ）をオン／オフさせて、２段目のソースフォロワをなす第２の増幅トランジスタＳＦ２（ｉ）のゲート電圧になる接続部ＦＤ２（ｉ）の電圧を接地電圧等の低電圧Ｖ１に初期化する。
次に、期間ｔ７で、第２の増幅トランジスタＳＦ２（ｉ）と読み出し信号線Ｖｓｉｇとの間の選択トランジスタＳＬ（ｉ）をオンさせた後、読み出しスイッチＲｄ１（ｉ）をオンさせて、第１のメモリＣｍ１（ｉ）に保持されたリセットレベルＦＲを読み出す。
【００６５】
次に、期間ｔ８で、初期化トランジスタＩＴ（ｉ）を再度オン／オフさせて、先に読み出した信号を消去して接続部ＦＤ２の電圧をリセットする。
期間ｔ９では、第２の読み出しスイッチＲｄ２（ｉ）をオンさせて、第２のメモリＣｍ２（ｉ）に保持された信号レベルＦＳを読み出す。
期間ｔ１０では、選択トランジスタＳＬ（ｉ）をオフさせ、初期化トランジスタＩＴ（ｉ）をオンさせると共に第１及び第２の各読み出しスイッチＲｄ１（ｉ），Ｒｄ２（ｉ）をそれぞれオンさせ、２つの第１及び第２の各メモリＣｍ１，Ｃｍ２を同時に低電圧Ｖ１にリセットし、次のフレームでの書き込み動作に備える。
【００６６】
このようにして、読み出された２つの信号ＦＲ及びＦＳについて、図示しないが後段の処理回路で両者の差分を取る相関二重サンプリング（ＣＤＳ）動作を行うことにより、接続部ＦＤで発生するリセットノイズを除去することができるだけでなく、１段目ソースフォロワをなす第１の増幅トランジスタＳＦ１及び２段目ソースフォロワをなす第２の増幅トランジスタＳＦ２のそれぞれにおいて、しきい値が画素間でばらつくことによって発生する、画素ごとの固定パターンノイズをも除去することができる。
【００６７】
なお、図１０において、選択トランジスタＳＬを省略するようにしてもよく、このようにした場合、図１０は図１２のようになる。なお、図１２の画素５０をマトリクス状に配置した画素アレイを含む２次元イメージセンサの構成例を示した図においても、図２及び図３の画素１０の符号を５０に変える以外は同じであることから省略する。
このような構成において、図１３は、図１２の画素５０における動作例を示したタイミングチャートであり、図１３を用いて図１２の画素５０の動作について説明する。
【００６８】
図１３において、書き込み動作は図１１と同じであるのでその説明を省略する。なお、図１３においても、各メモリＣｍ１及びＣｍ２に書き込まれた信号の読み出しは行単位で順次行われ、例えば任意のｉ行目について示すと次のようになる。図１３の符号においても、（ｉ）はｉ行目のものであることを示し、（ｉ＋１）は（ｉ＋１）行目のものであることを示している。
図１２では、初期化トランジスタＩＴをノーマリオン（読み出し動作時以外はオン）にする。したがって、読み出し動作では、非選択行ではすべての初期化トランジスタＩＴがオンしており、これらの画素では、接続部ＦＤ２が接地電圧等の低電圧Ｖ１に固定される。このため、ソースフォロワをなしている第２の増幅トランジスタＳＦ２はオフする。
【００６９】
読み出し行ｉにおいては、期間ｔ７と期間ｔ９においてのみ、初期化トランジスタＩＴ（ｉ）がオフし、接続部ＦＤ２（ｉ）はフローティング状態になる。期間ｔ７では、この間に第１の読み出しトランジスタＲｄ１（ｉ）がオンし、第１のメモリＣｍ１（ｉ）からリセットレベルＦＲが接続部ＦＤ２（ｉ）に読み出され、接続部ＦＤ２（ｉ）の電圧がこれに対応した大きい電圧になる。このため、このような行ｉのみ第２の増幅トランジスタＳＦ２（ｉ）はオンし、行ｉのリセットレベルＦＲが選択的に読み出される。
【００７０】
同様に、期間ｔ９では、この間に第２の読み出しスイッチＲｄ２（ｉ）がオンし、第２のメモリＣｍ２（ｉ）から信号レベルＦＳが接続部ＦＤ２（ｉ）に読み出され、接続部ＦＤ２（ｉ）の電圧がこれに対応した大きい電圧になって、この行ｉの信号レベルＦＳが選択的に読み出される。動作範囲としては、ＦＲ≧ＦＳであることから、ＦＳ＞Ｖ１であれば非選択行の影響を受けずに読み出しを行うことができる。また、図示しない後段の処理回路で、リセットレベルＦＲと信号レベルＦＳの差分を取るＣＤＳ動作を行うことも、図１０及び図１１の場合と同様である。
【００７１】
第３の実施の形態．
前記第２の実施の形態で示した画素構成の場合、期間ｔ１でリセットトランジスタＲＴをオンさせて接続部ＦＤをリセットする際、第１の増幅トランジスタＳＦ１の出力側Ｖａがフローティング状態になって電圧が不定になるため、接続部ＦＤと出力側Ｖａとの間の容量Ｃａに不定電圧情報がメモリされる。これは、次にリセットトランジスタＲＴをオフさせて接続部ＦＤをフローティング状態にすると、容量Ｃａを介して接続部ＦＤの電圧が前記不定電圧情報に影響され、誤差が生じる。このような誤差をなくすようにしたものを本発明の第３の実施の形態とする。
【００７２】
図１４は、本発明の第３の実施形態における増幅型固体撮像装置の画素構成の例を示した図である。なお、図１４では、図１０と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１０との相違点のみ説明する。
図１４における図１０との相違点は、第１の増幅トランジスタＳＦ１に並列にＮＭＯＳトランジスタである制御スイッチＷｒ３を接続したことにあり、これに伴って、図１０の画素５０を画素６０にした。なお、制御スイッチＷｒ３は制御スイッチ部をなす。
図１４において、制御スイッチＷｒ３がオンしているときには、第１の増幅トランジスタＳＦ１の出力側Ｖａの電圧が電源電圧Ｖｄｄになるように、制御スイッチＷｒ３をデプレッション型のＭＯＳトランジスタにすることが望ましい。あるいは、図示しないが、制御スイッチＷｒ３のドレイン側を電源電圧Ｖｄｄとは異なる所定のＤＣ電圧としてもよい。
【００７３】
図１４において、画素６０は、受光素子ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＴ、第１の増幅トランジスタＳＦ１、選択トランジスタＳＬ、第２の増幅トランジスタＳＦ２、第１及び第２の各書き込みスイッチＷｒ１，Ｗｒ２、第１及び第２の各読み出しスイッチＲｄ１，Ｒｄ２、制御スイッチＷｒ３、第１及び第２の各メモリＣｍ１，Ｃｍ２及び第１及び第２の各メモリＣｍ１，Ｃｍ２を初期化するための初期化トランジスタＩＴを備えている。
なお、図１４の画素６０をマトリクス状に配置した画素アレイを含む２次元イメージセンサの構成例を示した図は、図２及び図３の画素１０の符号を６０に変える以外は同じであることから省略する。制御スイッチＷｒ３は、信号線１６を介して行駆動回路１５からの制御信号がゲートに入力される。
【００７４】
このような構成において、図１５は、図１４で示した画素６０の動作例を示したタイミングチャートであり、図１５を用いて図１４の画素６０の動作について説明する。
図１５において、まず最初のリセット期間ｔ１内の期間ｔａにおいて、リセットトランジスタＲＴと制御スイッチＷｒ３を同時にオンさせて、接続部ＦＤをリセットすると共に出力側Ｖａの電圧を電源電圧Ｖｄｄにすることにより、容量Ｃａには確定した電圧情報が書き込まれる。この後、期間ｔ２〜ｔ５では、図１１で示した動作が誤差を生じることなく行われる。このような動作は、全画素一括して行われ、その後の読み出し動作は、図１１の場合とまったく同じである。
【００７５】
なお、前記第１から第３の各実施形態では、画素内の各ＭＯＳトランジスタがＮＭＯＳ型である場合を例にして説明したが、これは一例であり、本発明はこれに限定するものではなく、ＰＭＯＳ型の場合についても、電圧、電流の極性を逆にすることによって同様に適用することができる。また、受光素子ＰＤの信号電荷が電子である場合を例にして説明したが、正孔である場合においても信号蓄積による極性変化が逆になることで、同様に適用することができる。
【符号の説明】
【００７６】
１０，５０，６０  画素
ＰＤ  受光素子
ＴＸ  転送トランジスタ
ＲＴ  リセットトランジスタ
ＳＦ１  第１の増幅トランジスタ
ＳＦ２  第２の増幅トランジスタ
Ｗｒ  書き込みスイッチ
ＳＬ  選択トランジスタ
ＩＴ  初期化トランジスタ
Ｃｍ  メモリ
Ｗｒ１  第１の書き込みスイッチ
Ｗｒ２  第２の書き込みスイッチ
Ｗｒ３  制御スイッチ
Ｒｄ１  第１の読み出しスイッチ
Ｒｄ２  第２の読み出しスイッチ
Ｃｍ１  第１のメモリ
Ｃｍ２  第２のメモリ
Ｒ，Ｒｃｏｌ，Ｒｆｒｍ  抵抗
ＣＬ  定電流負荷トランジスタ
１１，１２，１３  電源線
１４  行デコーダ回路
１５  行駆動回路
１６  駆動線
１７  コラム信号処理回路
１８  コラムデコーダ回路
１９  水平信号線
２０  画素アレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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