(57)【要約】【課題】プリコーダ回路において、信号のデータ容量が大きい場合にも１サイクルでプリコードを実行できることを目的とする。【解決手段】差動位相偏移変調に用いるプリコーダ回路において、複数シンボル構成のデータ信号と固定値又は前段の並列プリコーダ部からの１シンボル前の変調信号とのプリコード演算を並列的かつ同時に行って変調信号を得る複数段の並列プリコーダ部と、前記複数の並列プリコーダ部の出力する変調信号の同期を取る複数段のリタイミング部と、前回の演算における１シンボル前の変調信号と前記固定値との位相差を前記複数段のリタイミング部の出力する変調信号に対し与える複数段のオフセット部とを有する。【選択図】    図４
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【特許請求の範囲】
【請求項１】
差動位相偏移変調に用いるプリコーダ回路において、
複数シンボル構成のデータ信号と固定値又は前段の並列プリコーダ部からの１シンボル前の変調信号とのプリコード演算を並列的かつ同時に行って変調信号を得る複数段の並列プリコーダ部と、
前記複数の並列プリコーダ部の出力する変調信号の同期を取る複数段のリタイミング部と、
前回の演算における１シンボル前の変調信号と前記固定値との位相差を前記複数段のリタイミング部の出力する変調信号に対し与える複数段のオフセット部と、
を有することを特徴とするプリコーダ回路。
【請求項２】
請求項１記載のプリコーダ回路において、
前記複数段のうち所定段の並列プリコーダ部と前記所定段の直前段の並列プリコーダ部との間に設けられ、固定値又は前記直前段の並列プリコーダ部からの１シンボル前の変調信号を選択して前記所定段の並列プリコーダ部に供給する第１セレクタ部と、
前記直前段のオフセット部からの前回の演算における１シンボル前の変調信号又は最終段のオフセット部からの前回の演算における１シンボル前の変調信号を選択して初段から前記直前段までのオフセット部に供給する第２セレクタ部と、
を有することを特徴とするプリコーダ回路。
【請求項３】
請求項１又は２記載のプリコーダ回路において、
前記複数段の並列プリコーダ部のうち初段の並列プリコーダ部は、前記複数シンボル構成のデータ信号と固定値とのプリコード演算を行うことを特徴とするプリコーダ回路。
【請求項４】
請求項３記載のプリコーダ回路において、
前記並列プリコーダ部は、前記複数シンボル分のプリコーダを有し、初段のプリコーダは１シンボルのデータ信号と固定値又は前段の並列プリコーダ部からの１シンボル前の変調信号とのプリコード演算を行い、後続段のプリコーダは１シンボルのデータ信号と前段のプリコーダからの１シンボル前の変調信号とのプリコード演算を行うことを特徴とするプリコーダ回路。
【請求項５】
請求項４記載のプリコーダ回路において、
前記オフセット部は、前記複数シンボル分のオフセッタを有し、各オフセッタは前回の演算における１シンボル前の変調信号と前記固定値との位相差を前記リタイミング部の出力する各１シンボルの変調信号に対し与えることを特徴とするプリコーダ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動位相偏移変調に用いるプリコーダ回路に関する。
【背景技術】
【０００２】
近年、４０Ｇｂ／ｓ以上の高ビットレート光伝送を可能にする技術として、例えば、差動位相偏移変調（ＤＰＳＫ：Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）又は差動４値位相偏移変調（ＤＱＰＳＫ：Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）などの光変調方式が注目されている。
【０００３】
ＤＱＰＳＫ方式は、一般的な非ゼロ復帰（ＮＲＺ：Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）変調方式やＣＳ−ＲＺ（Ｃａｒｒｉｅｒ  ｓｕｐｐｒｅｓｓｅｄ  Ｒｅｔｕｒｎｔｏ  Ｚｅｒｏ）変調方式、ＲＺ−ＤＰＳＫ（Ｒｅｔｕｒｎｔｏ  Ｚｅｒｏ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調方式などの公知の光変調方式と比較して、長距離伝送、高密度多重／大容量伝送及び設計性、使い勝手などの点で優れた特性を有している。なお、本明細書中におけるＤＱＰＳＫ方式は、ＤＱＰＳＫ信号をゼロ復帰（Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）パルス化したＲＺ−ＤＱＰＳＫ方式や、キャリア抑圧（Ｃａｒｒｉｅｒ−Ｓｕｐｐｒｅｓｓｅｄ）ＲＺ−ＤＱＰＳＫ方式を含むものとする。
【０００４】
ここで、ＤＱＰＳＫ方式を適用した光送信器及び光受信器について簡単に説明する。ＤＱＰＳＫ方式を適用した光送信器としては、例えば図１に示すような基本構成を備えたものが知られている。
【０００５】
この光送信器では、分布帰還型レーザー（ＤＦＢ：Ｄｉｓｔｒｉｂｕｔｅｄ  ＦｅｅｄＢａｃｋ  ｌａｓｅｒ）等の光源３−１から出射される連続光を２つに分岐し、一方の分岐光を第１の位相変調器（ＰＭ：Ｐｈａｓｅ  Ｍｏｄｕｌａｔｏｒ）３−２に与え、他方の分岐光を第２の位相変調器（ＰＭ）３−３及び移相器３−４に与える。
【０００６】
各位相変調器（ＰＭ）３−２，３−３は、二つのデータ信号Ｉｋ，Ｑｋからプリコーダ３−５で生成した変調信号ρｋ，ηｋに従ってそれぞれ独立に駆動され、各々の入力光の位相を選択的に０又はπ［ｒａｄ］変化させる。位相変調器（ＰＭ）３−２側の光路を伝搬した光に対して、位相変調器（ＰＭ）３−３側の光路を伝搬した光は、移相器３−４によりπ／２の位相差が与えられる。
【０００７】
そのため、位相変調器（ＰＭ）３−２側の光路の出力光は、光源３−１からの光を０又はπの位相偏移によって変調した光信号となるのに対して、位相変調器（ＰＭ）３−３側の光路の出力光は、光源３−１からの光をπ／２又は３π／２の位相偏移によって変調した光信号となる。そして、各光路の出力光を合波することにより、位相がπ／４，３π／４，５π／４，７π／４の４通りに変化するＤＱＰＳＫ信号光が生成される。
【０００８】
このＤＱＰＳＫ信号光のビットレートは、プリコーダ３−５で処理されるデータ信号Ｉｋ，Ｑｋのビットレートの２倍となるので、例えば４０ギガビットレートのＤＱＰＳＫ信号光を送信するためには、２０ギガビットレートのデータ信号を用いて、各位相変調器（ＰＭ）３−２，３−３を駆動する。
【０００９】
上記のＤＱＰＳＫ信号光を、データ信号に同期した５０％のデューティ比を有するクロック信号によって駆動される強度変調器３−６に与えてＲＺ（ゼロ復帰）パルス化することにより、ＲＺ−ＤＱＰＳＫ信号光が生成され、更に、クロック信号のデューティ比を６６％等とすることで、搬送波抑圧ゼロ復帰のＣＳＲＺ−ＤＱＰＳＫ信号光が生成される。
【００１０】
プリコーダ３−５は、次の（１）式を展開及び整理した（２）式の演算を行う。
【００１１】
【数１】
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上記の論理（１），（２）式において、Ｉｋ，Ｑｋは、図１に示すプリコーダ３−５に入力されるｋ番目のクロックタイミングにおける信号の論理値（１又は０）であり、ρｋ，ηｋは、該プリコーダ３−５から出力されるｋ番目のクロックタイミングにおける信号の論理値（１又は０）である。また、添え字ｋ−１はそれぞれの１クロック前の論理値であることを示す。
【００１２】
この論理演算を実現するために、図１の構成例では、プリコーダ３−５の出力信号ρｋ，ηｋが１シンボル時間遅延τの遅延素子３−６を介してプリコーダ３−５の入力にフィードバックされる。プリコーダ３−５の具体的構成を図２に示す。なお、図２において、遅延τを与える遅延素子Ｄを介して、ρｋ，ηｋの１シンボル前の論理値をフィードバックしている。
【００１３】
また、図２に示すプリコーダ３−５の論理演算を低速の動作で行うために、例えば図３に示すような構成の並列プリコーダ回路が知られている（特許文献１参照）。
【００１４】
図３に示す並列プリコーダ回路は、前述の（２）式の論理演算を行うプリコーダを８個並列的に配設した並列プリコーダ部４を設け、順番に８個ずつ取り出したシンボル（データ信号）に対して並列的に同時に論理演算を行い、その次の周期で、再び次の順番の８個のシンボル（データ信号Ｉ，Ｑ）に対して並列的に同時に論理演算を行い、以降同様の演算処理を繰り返すように構成したものである。
【００１５】
つまり、８ｋ番目のデータ信号Ｉ８ｋ，Ｑ８ｋに対して論理演算を行う第１のプリコーダ４−１と、８ｋ＋１番目のデータ信号Ｉ８ｋ＋１，Ｑ８ｋ＋１に対して論理演算を行う第２のプリコーダ４−２と、８ｋ＋２番目のデータ信号Ｉ８ｋ＋２，Ｑ８ｋ＋２に対して論理演算を行う第３のプリコーダ（図示省略）と、８ｋ＋３番目のデータ信号Ｉ８ｋ＋３，Ｑ８ｋ＋３に対して論理演算を行う第４のプリコーダ（図示省略）と、８ｋ＋４番目のデータ信号Ｉ８ｋ＋４，Ｑ８ｋ＋４に対して論理演算を行う第５のプリコーダ（図示省略）と、８ｋ＋５番目のデータ信号Ｉ８ｋ＋５，Ｑ８ｋ＋５に対して論理演算を行う第６のプリコーダ（図示省略）と、８ｋ＋６番目のデータ信号Ｉ８ｋ＋６，Ｑ８ｋ＋６に対して論理演算を行う第７のプリコーダ４−７と、８ｋ＋７番目のデータ信号Ｉ８ｋ＋７，Ｑ８ｋ＋７に対して論理演算を行う第８のプリコーダ４−８とを設け、各プリコーダ４−１〜４−８の演算結果ρ８ｋ，η８ｋ〜ρ８ｋ＋７，η８ｋ＋７を、リタイミング部５を構成する８個のフリップフロップで同期を取り、ＤＱＰＳＫの変調信号として出力する。
【００１６】
そして、第１のプリコーダ４−１の演算結果ρ８ｋ，η８ｋを次段の第２のプリコーダ４−２に入力し、第２のプリコーダ４−２の演算結果ρ８ｋ＋１，η８ｋ＋１を次段の第３のプリコーダ（図示省略）に入力し、第３のプリコーダの演算結果ρ８ｋ＋２，η８ｋ＋２を次段の第４のプリコーダ（図示省略）に入力し、第４のプリコーダの演算結果ρ８ｋ＋３，η８ｋ＋３を次段の第５のプリコーダ（図示省略）に入力し、第５のプリコーダの演算結果ρ８ｋ＋４，η８ｋ＋４を次段の第６のプリコーダ（図示省略）に入力し、第６のプリコーダの演算結果ρ８ｋ＋５，η８ｋ＋５を次段の第７のプリコーダ４−７に入力し、第７のプリコーダ４−７の演算結果ρ８ｋ＋６，η８ｋ＋６を次段の第８のプリコーダ４−８に入力し、第８のプリコーダ４−８の演算結果ρ８ｋ＋７，η８ｋ＋７を、次段の（次回の論理演算周期において次段となる）第１のプリコーダ４−１に、リタイミング部５を介し演算結果ρ８ｋ−１，η８ｋ−１として入力するように接続する。
【００１７】
第１から第８の各プリコーダ４−１〜４−８で行われる演算の論理式は（３）式のとおりである。
【００１８】
【数２】
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【特許文献１】特開２００６−２４５６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
扱う信号のデータ容量（データのビット数）と動作クロックにより、並列プリコーダ部４を構成するプリコーダ数ｎの値が変動するが、扱うデータ容量が大きい場合、タイミングマージンが確保できない。
【００２０】
第１から第８の各プリコーダ４−１〜４−８それぞれは図２に示すように論理回路（アンド回路，オア回路）が最大で４段縦続接続されており、並列プリコーダ部４を構成するプリコーダ数ｎが大きくなると（例えばｎ＝３２など）、論理回路が最大でｎ×４段縦続接続されることになり、タイミングマージンが確保できないという問題があった。
【００２１】
タイミングマージンを確保する手法として、深い論理（縦続接続された論理回路）を分割し、フリップフロップでリタイミングしながら複数サイクルで処理するのが通例であるが、プリコーダ回路の性格上、１シンボル前の変調信号ρ８ｋ＋７，η８ｋ＋７と、現データＩ８ｋ，Ｑ８ｋの演算を１サイクルで行わなければならないため、上記の複数サイクルで処理する手法は適用できないという問題があった。
【００２２】
開示のプリコーダ回路は、信号のデータ容量が大きい場合にも１サイクルでプリコードを実行できることを目的とする。
【課題を解決するための手段】
【００２３】
開示の一実施態様によるプリコーダ回路は、差動位相偏移変調に用いるプリコーダ回路において、
複数シンボル構成のデータ信号と固定値又は前段の並列プリコーダ部からの１シンボル前の変調信号とのプリコード演算を並列的かつ同時に行って変調信号を得る複数段の並列プリコーダ部と、
前記複数の並列プリコーダ部の出力する変調信号の同期を取る複数段のリタイミング部と、
前回の演算における１シンボル前の変調信号と前記固定値との位相差を前記複数段のリタイミング部の出力する変調信号に対し与える複数段のオフセット部とを有する。
【００２４】
好ましくは、前記複数段のうち所定段の並列プリコーダ部と前記所定段の前段の並列プリコーダ部との間に設けられ、固定値又は前記前段の並列プリコーダ部からの１シンボル前の変調信号を選択して前記所定段の並列プリコーダ部に供給する第１セレクタ部と、
前記所定段の前段のオフセット部からの前回の演算における１シンボル前の変調信号又は最終段のオフセット部からの前回の演算における１シンボル前の変調信号を選択して前記複数段のオフセット部に供給する第２セレクタ部とを有する。
【発明の効果】
【００２５】
本実施形態によれば、信号のデータ容量が大きい場合にも１サイクルでプリコードを実行することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面に基づいて実施形態を説明する。
【００２７】
＜第１実施形態＞
図４は、プリコーダ回路の第１実施形態の構成図を示す。同図中、端子１０−１，１０−２，１０−３，１０−４それぞれには各チャネルが例えば８シンボルで構成されており、１チャネルのデータ信号Ｉと１チャネルのデータ信号Ｑとの２チャネル分の信号が入力される。端子１０−１の２チャネル分のデータ信号Ｉ，Ｑは並列プリコーダ部１１−１に供給され、端子１０−２，１０−３，１０−４それぞれの２チャネル分のデータ信号Ｉ，Ｑはリタイミング部１２−２，１２−３，１２−４それぞれに供給される。
【００２８】
初段の並列プリコーダ部１１−１は８個のプリコーダから構成され、１シンボル前の変調信号の代りに固定値［例えば０，０］を供給されており、固定値と端子１０−１からの２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部１１−１の出力する２チャネル分の変調信号はリタイミング部１２−１にてリタイミング部１２−２，１２−３，１２−４それぞれの出力信号と同期を取って、つまり、位相を揃えてリタイミング部１３−１，１４−１，１５−１に順に供給される。また、変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部１１−２に供給される。
【００２９】
並列プリコーダ部１１−２は８個のプリコーダから構成され、リタイミング部１２−１からの１シンボル前の変調信号ρ，ηとリタイミング部１２−２を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部１１−２の出力する２チャネル分の変調信号はリタイミング部１３−２にてリタイミング部１３−１，１３−３，１３−４それぞれの出力信号と同期を取ってリタイミング部１４−２，１５−２に順に供給される。また、変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部１１−３に供給される。
【００３０】
並列プリコーダ部１１−３は８個のプリコーダから構成され、リタイミング部１３−２からの１シンボル前の変調信号ρ，ηとリタイミング部１２−３，１３−３を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部１１−３の出力する２チャネル分の変調信号はリタイミング部１４−３にてリタイミング部１４−１，１４−２，１４−４それぞれの出力信号と同期を取ってリタイミング部１５−３に供給される。また、変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部１１−４に供給される。
【００３１】
並列プリコーダ部１１−４は８個のプリコーダから構成され、リタイミング部１４−３からの１シンボル前の変調信号ρ，ηとリタイミング部１２−４，１３−４，１４−４を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部１１−４の出力する２チャネル分の変調信号はリタイミング部１５−４にて端子１０−４のデータ信号Ｉ，Ｑと同期を取ってリタイミング部１５−４に供給される。
【００３２】
リタイミング部１５−１，１５−２，１５−３，１５−４それぞれから同期して出力される各２チャネル分の変調信号はオフセット部１６−１，１６−２，１６−３，１６−４に供給され、オフセット部１６−１，１６−２，１６−３，１６−４それぞれは最終段のリタイミング部１７−４から供給される前回の演算における１シンボル前の変調信号を用いてリタイミング部１５−１，１５−２，１５−３，１５−４それぞれからの２チャネル分の変調信号のオフセット演算を行う。
【００３３】
オフセット部１６−１，１６−２，１６−３，１６−４の出力する２チャネル分の変調信号はリタイミング部１７−１，１７−２，１７−３，１７−４それぞれで同期を取って、つまり、位相を揃えて端子１８−１，１８−２，１８−３，１８−４より出力される。
【００３４】
ところで、各リタイミング部は、同一のクロックを供給され互いに同期して動作するＤ型フリップフロップを８個並列的に配設した構成である。
【００３５】
＜並列プリコーダ部の構成＞
図５は並列プリコーダ部１１−１〜１１−４それぞれの一実施形態の構成図を示す。図５では、前述の（２）式の論理演算を行うプリコーダを８個並列的に配設し、順番に８個ずつ取り出したシンボル（データ信号Ｉ，Ｑ）に対して並列的に同時に論理演算を行うように構成している。
【００３６】
８ｋ番目のデータ信号Ｉ８ｋ，Ｑ８ｋに対して論理演算を行う第１（初段）のプリコーダ２０−１と、８ｋ＋１番目のデータ信号Ｉ８ｋ＋１，Ｑ８ｋ＋１に対して論理演算を行う第２のプリコーダ２０−２と、８ｋ＋２番目のデータ信号Ｉ８ｋ＋２，Ｑ８ｋ＋２に対して論理演算を行う第３のプリコーダ（図示省略）と、８ｋ＋３番目のデータ信号Ｉ８ｋ＋３，Ｑ８ｋ＋３に対して論理演算を行う第４のプリコーダ（図示省略）と、８ｋ＋４番目のデータ信号Ｉ８ｋ＋４，Ｑ８ｋ＋４に対して論理演算を行う第５のプリコーダ（図示省略）と、８ｋ＋５番目のデータ信号Ｉ８ｋ＋５，Ｑ８ｋ＋５に対して論理演算を行う第６のプリコーダ（図示省略）と、８ｋ＋６番目のデータ信号Ｉ８ｋ＋６，Ｑ８ｋ＋６に対して論理演算を行う第７のプリコーダ２０−７と、８ｋ＋７番目のデータ信号Ｉ８ｋ＋７，Ｑ８ｋ＋７に対して論理演算を行う第８（最終段）のプリコーダ２０−８とを設け、各プリコーダ２０−１〜２０−８の演算結果ρ８ｋ，η８ｋ〜ρ８ｋ＋７，η８ｋ＋７をＤＱＰＳＫの変調信号として出力する。
【００３７】
そして、固定値［例えば０，０］又は前段の並列プリコーダ部の演算結果ρ８ｋ−１，η８ｋ−１を第１のプリコーダ２０−１に入力し、第１のプリコーダ２０−１の演算結果ρ８ｋ，η８ｋを次段の第２のプリコーダ２０−２に入力し、第２のプリコーダ２０−２の演算結果ρ８ｋ＋１，η８ｋ＋１を次段の第３のプリコーダ（図示省略）に入力し、第３のプリコーダの演算結果ρ８ｋ＋２，η８ｋ＋２を次段の第４のプリコーダ（図示省略）に入力し、第４のプリコーダの演算結果ρ８ｋ＋３，η８ｋ＋３を次段の第５のプリコーダ（図示省略）に入力し、第５のプリコーダの演算結果ρ８ｋ＋４，η８ｋ＋４を次段の第６のプリコーダ（図示省略）に入力し、第６のプリコーダの演算結果ρ８ｋ＋５，η８ｋ＋５を次段の第７のプリコーダ２０−７に入力し、第７のプリコーダ２０−７の演算結果ρ８ｋ＋６，η８ｋ＋６を次段の第８のプリコーダ２０−８に入力するように接続する。
【００３８】
第１から第８の各プリコーダ２０−１〜２０−８で行われる演算の論理式は（３）式のとおりである。プリコーダ２０−１の具体的な回路構成を図６に示す。プリコーダ２０−２〜２０−８についても同一構成である。
【００３９】
＜オフセット部の構成＞
図７は並列プリコーダ部１１−１に固定値［０，０］を与えた場合に、リタイミング部１７−４の出力する前回の演算における１シンボル前の変調信号ρ８ｋ−１，η８ｋ−１が［０，０］，［０，１］，［１，０］，［１，１］それぞれであるときの、オフセット前の変調信号ρ８ｋ，η８ｋの値と、オフセット後の変調信号ρ８ｋ，η８ｋの値を示す。
【００４０】
すなわち、１シンボル前の変調信号が、［０，０］の場合、固定値［０，０］からの差分はないので、オフセット処理前の値がそのまま、オフセット処理後の値となる。
【００４１】
１シンボル前の変調信号が、［０，１］の場合、固定値［０，０］からの差分は、＋２７０度であり、オフセット処理前の値に、その分の位相差を与えた変調信号を、オフセット処理後の値とする。
【００４２】
１シンボル前の変調信号が、［１，０］の場合、固定値［０，０］からの差分は、＋９０度であり、オフセット処理前の値に、その分の位相差を与えた変調信号を、オフセット処理後の値とする。
【００４３】
１シンボル前の変調信号が、［１，１］の場合、固定値［０，０］からの差分は、＋１８０度であり、オフセット処理前の値に、その分の位相差を与えた変調信号を、オフセット処理後の値とする。
【００４４】
図８はオフセット部１６−１〜１６−４それぞれの一実施形態の構成図を示す。同図中、図８では図７に示す論理演算を行うオフセッタを８個並列的に配設し、順番に８個ずつ取り出したシンボル（データ信号Ｉ，Ｑ）に対して並列的に同時に論理演算を行うように構成している。
【００４５】
８ｋ番目のデータ信号Ｉ８ｋ，Ｑ８ｋに対して論理演算を行う第１のオフセッタ３０−１と、８ｋ＋１番目のデータ信号Ｉ８ｋ＋１，Ｑ８ｋ＋１に対して論理演算を行う第２のオフセッタ３０−２と、８ｋ＋２番目のデータ信号Ｉ８ｋ＋２，Ｑ８ｋ＋２に対して論理演算を行う第３のオフセッタ（図示省略）と、８ｋ＋３番目のデータ信号Ｉ８ｋ＋３，Ｑ８ｋ＋３に対して論理演算を行う第４のオフセッタ（図示省略）と、８ｋ＋４番目のデータ信号Ｉ８ｋ＋４，Ｑ８ｋ＋４に対して論理演算を行う第５のオフセッタ（図示省略）と、８ｋ＋５番目のデータ信号Ｉ８ｋ＋５，Ｑ８ｋ＋５に対して論理演算を行う第６のオフセッタ（図示省略）と、８ｋ＋６番目のデータ信号Ｉ８ｋ＋６，Ｑ８ｋ＋６に対して論理演算を行う第７のオフセッタ３０−７と、８ｋ＋７番目のデータ信号Ｉ８ｋ＋７，Ｑ８ｋ＋７に対して論理演算を行う第８のオフセッタ３０−８とを設け、各オフセッタ３０−１〜３０−８の演算結果ρ８ｋ，η８ｋ〜ρ８ｋ＋７，η８ｋ＋７をオフセット後の変調信号として出力する。
【００４６】
そして、前回の演算における１シンボル前の変調信号ρ８ｋ−１，η８ｋ−１を全てのオフセッタ３０−１〜３０−８に入力するように接続する。オフセッタ３０−１の具体的な回路構成を図９に示す。オフセッタ３０−２〜３０−８についても同一構成である。
【００４７】
このように、並列プリコーダ部１１−１〜１１−４とリタイミング部１２−１〜１５−４で、固定値と今回の８チャネル分のデータにおけるプリコード演算を行い、オフセット部１６−１〜１６−４において上記８チャネル分のデータのプリコード演算結果の位相を前回の演算における１シンボル前の変調信号に応じて変化させるために、データ容量が大きい場合にも１サイクルでプリコードを実行することができる。
【００４８】
＜第２実施形態＞
図１０は、プリコーダ回路の第２実施形態の構成図を示す。同図中、図４と同一部分には同一符号を付す。図１０において、端子４０−１，４０−２，４０−３，４０−４それぞれには各チャネルが例えば８シンボルで構成されており、１チャネルのデータ信号Ｉと１チャネルのデータ信号Ｑとの２チャネル分の信号が入力される。
【００４９】
ここで、１系統の２０Ｇｂｐｓの信号は８チャネルに分割されて端子４０−１，４０−２，４０−３，４０−４それぞれに２チャネル分の信号が入力される。このとき端子４１に例えば値１のモード信号が供給される。
【００５０】
また、２系統の１０Ｇｂｐｓの信号はそれぞれが４チャネルに分割されて、端子４０−１，４０−２それぞれに第１系統の２チャネル分の信号が入力され、端子４０−３，４０−４それぞれに第２系統の２チャネル分の信号が入力される。このとき端子４１に例えば値０のモード信号が供給される。
【００５１】
端子４０−１の２チャネル分のデータ信号Ｉ，Ｑは並列プリコーダ部１１−１に供給され、端子４０−２，４０−３，４０−４それぞれの２チャネル分のデータ信号Ｉ，Ｑはリタイミング部１２−２，１２−３，１２−４それぞれに供給される。
【００５２】
初段の並列プリコーダ部１１−１は８個のプリコーダから構成され、１シンボル前の変調信号の代りに固定値［例えば０，０］を供給されており、固定値と端子４０−１からの２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部１１−１の出力する２チャネル分の変調信号はリタイミング部１２−１にてリタイミング部１２−２，１２−３，１２−４それぞれの出力信号と同期を取ってリタイミング部１３−１，１４−１，１５−１を順に経てオフセット部１６−１に供給される。また、変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部１１−２に供給される。
【００５３】
並列プリコーダ部１１−２は８個のプリコーダから構成され、リタイミング部１２−１からの１シンボル前の変調信号とリタイミング部１２−２を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部１１−２の出力する２チャネル分の変調信号はリタイミング部１３−２にてリタイミング部１３−１，１３−３，１３−４それぞれの出力信号と同期を取ってリタイミング部１４−２，１５−２を順に経てオフセット部１６−２に供給される。また、変調信号の一部（最終段）は１シンボル前の変調信号としてセレクタ部４２の一方の入力端子に供給される。
【００５４】
セレクタ部４２は、一方の入力端子にリタイミング部１３−２からの１シンボル前の変調信号を供給され、他方の入力端子には固定値［例えば０，０］を供給されている。セレクタ部４２は端子４１からのモード信号が値１のときリタイミング部１３−２からの１シンボル前の変調信号を選択し、モード信号が値０のとき固定値を選択して並列プリコーダ部１１−３に供給する。
【００５５】
並列プリコーダ部１１−３は８個のプリコーダから構成され、セレクタ部４２からの固定値又は１シンボル前の変調信号とリタイミング部１２−３，１３−３を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部１１−３の出力する２チャネル分の変調信号はリタイミング部１４−３にてリタイミング部１４−１，１４−２，１４−４それぞれの出力信号と同期を取ってリタイミング部１５−３を経てオフセット部１６−３に供給される。また、変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部１１−４に供給される。
【００５６】
並列プリコーダ部１１−４は８個のプリコーダから構成され、リタイミング部１４−３からの１シンボル前の変調信号とリタイミング部１２−４，１３−４，１４−４を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部１１−４の出力する２チャネル分の変調信号はリタイミング部１５−４にてリタイミング部１５−１，１５−２，１５−３それぞれの出力信号と同期を取ってオフセット部１６−４に供給される。
【００５７】
リタイミング部１５−１，１５−２それぞれから同期して出力される各２チャネル分の変調信号はオフセット部１６−１，１６−２に供給され、オフセット部１６−１，１６−２それぞれはセレクタ部４３から供給される前回の演算における１シンボル前の変調信号を用いてリタイミング部１５−１，１５−２それぞれからの２チャネル分の変調信号のオフセット演算を行う。
【００５８】
セレクタ部４３は、一方の入力端子にリタイミング部１７−４からの前回の演算における１シンボル前の変調信号を供給され、他方の入力端子にリタイミング部１７−２からの前回の演算における１シンボル前の変調信号を供給されている。セレクタ部４２は端子４１からのモード信号が値１のとき最終段のリタイミング部１７−４からの前回の演算における１シンボル前の変調信号を選択し、モード信号が値０のときリタイミング部１７−２からの前回の演算における１シンボル前の変調信号を選択してオフセット部１６−１，１６−２に供給する。
【００５９】
また、リタイミング部１５−３，１５−４それぞれから同期して出力される各２チャネル分の変調信号はオフセット部１６−３，１６−４に供給され、オフセット部１６−３，１６−４それぞれはリタイミング部１７−４から供給される前回の演算における１シンボル前の変調信号を用いてリタイミング部１５−３，１５−４それぞれからの２チャネル分の変調信号のオフセット演算を行う。
【００６０】
オフセット部１６−１，１６−２，１６−３，１６−４の出力する２チャネル分の変調信号はリタイミング部１７−１，１７−２，１７−３，１７−４それぞれで同期を取って端子１８−１，１８−２，１８−３，１８−４より出力される。
【００６１】
これにより、扱う信号のデータ容量が小さい場合には複数系統の信号のプリコードを行い、扱う信号のデータ容量が大きい場合には単一の信号のプリコードを行うよう切り替えることができる。
【００６２】
＜第３実施形態＞
図１１〜図１４は、プリコーダ回路の第３実施形態の構成図を示す。
【００６３】
図１１において、端子５１には１系統の４０Ｇｂｐｓの信号が供給され、端子５２には２系統の２０Ｇｂｐｓの信号が供給される。この１系統の４０Ｇｂｐｓ信号と２系統の２０Ｇｂｐｓ信号それぞれはシリアル／パラレル変換器５３，５４で４ビットパラレルの信号に変換されてセレクタ５５に供給される。
【００６４】
セレクタ５５は端子５６から供給されるモード信号が値１のときシリアル／パラレル変換器５３出力を選択し、モード信号が値０のときシリアル／パラレル変換器５４出力を選択する。セレクタ５５で選択された信号はシリアル／パラレル変換器５７，５８で１２８ビットパラレルの信号に変換され、並び替え部５９においてモード信号が値１か値０かに応じて並び替えられ、端子６０からデータＩＮ［１２７：０］が１チャネル８シンボルで出力される。
【００６５】
データＩＮ［１２７：０］のうち、データＩＮ［１２７：１２０］，ＩＮ［１１９：１１２］は２チャネル分のデータ信号Ｉ，Ｑとして図１２に示す並列プリコーダ部６２−１に供給される。データＩＮ［１１１：１０４］，ＩＮ［１０３：９６］は２チャネル分のデータ信号Ｉ，Ｑとしてリタイミング部６３−２を経て並列プリコーダ部６２−２に供給される。データＩＮ［９５：８８］，ＩＮ［８７：８０］は２チャネル分のデータ信号Ｉ，Ｑとしてリタイミング部６３−３，６４−３を経て並列プリコーダ部６２−３に供給される。データＩＮ［７９：７２］，ＩＮ［７１：６４］は２チャネル分のデータ信号Ｉ，Ｑとしてリタイミング部６３−４，６４−４，６５−４を経て並列プリコーダ部６２−４に供給される。
【００６６】
データＩＮ［６３：５６］，ＩＮ［５５：４８］は２チャネル分のデータ信号Ｉ，Ｑとして図１２に示す並列プリコーダ部６２−５に供給される。データＩＮ［４７：４０］，ＩＮ［３９：３２］は２チャネル分のデータ信号Ｉ，Ｑとしてリタイミング部６３−６，６４−６，６５−６，６６−６，６７−６を経て図１３に示す並列プリコーダ部６２−６に供給される。データＩＮ［３１：２４］，ＩＮ［２３：１６］は２チャネル分のデータ信号Ｉ，Ｑとしてリタイミング部６３−７，６４−７，６５−７，６６−７，６７−７，図１３に示す６８−７を経て並列プリコーダ部６２−７に供給される。データＩＮ［１５：８］，ＩＮ［７：０］は２チャネル分のデータ信号Ｉ，Ｑとしてリタイミング部６３−８，６４−８，６５−８，６６−８，６７−８，図１３に示す６８−８，６９−８を経て並列プリコーダ部６２−８に供給される。
【００６７】
初段の並列プリコーダ部６２−１は図５に示すように８個のプリコーダから構成され、１シンボル前の変調信号の代りに固定値［例えば０，０］を供給されており、固定値と２チャネル分のデータＩＮ［１２７：１２０］，ＩＮ［１１９：１１２］とのプリコード演算を行う。並列プリコーダ部６２−１の出力する２チャネル分の変調信号はリタイミング部６３−１，６４−１，６５−１，６６−１，６７−１，図１３に示す６８−１，６９−１，７０−１を順に経てオフセット部７１−１に供給される。また、リタイミング部６３−１が出力する変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部６２−２に供給される。
【００６８】
並列プリコーダ部６２−２は図５に示すように８個のプリコーダから構成され、並列プリコーダ部６２−１からの１シンボル前の変調信号とリタイミング部６３−２を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部６２−２の出力する２チャネル分の変調信号はリタイミング部６４−２，６５−２，６６−２，６７−２，図１３に示す６８−２，６９−２，７０−２を順に経てオフセット部７１−２に供給される。また、リタイミング部６４−２が出力する変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部６２−３に供給される。
【００６９】
並列プリコーダ部６２−３は図５に示すように８個のプリコーダから構成され、並列プリコーダ部６２−２からの１シンボル前の変調信号とリタイミング部６３−３，６４−３を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部６２−３の出力する２チャネル分の変調信号はリタイミング部６５−３，６６−３，６７−３，図１３に示す６８−３，６９−３，７０−３を順に経てオフセット部７１−３に供給される。また、リタイミング部６５−３が出力する変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部６２−４に供給される。
【００７０】
並列プリコーダ部６２−４は図５に示すように８個のプリコーダから構成され、並列プリコーダ部６２−３からの１シンボル前の変調信号とリタイミング部６３−４，６４−４，６５−４を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部６２−４の出力する２チャネル分の変調信号はリタイミング部６６−４，６７−４，図１３に示す６８−４，６９−４，７０−４を順に経てオフセット部７１−４に供給される。また、リタイミング部６６−４が出力する変調信号の一部（最終段）は１シンボル前の変調信号としてセレクタ８１，８２に供給される。
【００７１】
セレクタ部を構成するセレクタ８１，８２は、モード信号が値１のときリタイミング部６６−４からの１シンボル前の変調信号を選択し、モード信号が値０のとき固定値［０，０］を選択して並列プリコーダ部６２−５に供給する。
【００７２】
並列プリコーダ部６２−５は図５に示すように８個のプリコーダから構成され、セレクタ８１，８２からの固定値又は１シンボル前の変調信号とリタイミング部６３−５，６４−５，６５−５，６６−５を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部６２−５の出力する２チャネル分の変調信号はリタイミング部６７−５，図１３に示す６８−５，６９−５，７０−５を順に経てオフセット部７１−５に供給される。また、リタイミング部６７−５が出力する変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部６２−６に供給される。
【００７３】
図１３において、並列プリコーダ部６２−６は図５に示すように８個のプリコーダから構成され、並列プリコーダ部６２−５からの１シンボル前の変調信号と図１２に示すリタイミング部６３−６，６４−６，６５−６，６６−６，６７−６を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部６２−６の出力する２チャネル分の変調信号はリタイミング部６８−６，６９−６，７０−６を順に経てオフセット部７１−６に供給される。また、リタイミング部６８−６が出力する変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部６２−７に供給される。
【００７４】
並列プリコーダ部６２−７は図５に示すように８個のプリコーダから構成され、並列プリコーダ部６２−６からの１シンボル前の変調信号と図１２に示すリタイミング部６３−７，６４−７，６５−７，６６−７，６７−７，図１３に示す６８−７を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部６２−７の出力する２チャネル分の変調信号はリタイミング部６９−７，７０−７を経てオフセット部７１−７に供給される。また、リタイミング部６９−７が出力する変調信号の一部（最終段）は１シンボル前の変調信号として並列プリコーダ部６２−８に供給される。
【００７５】
並列プリコーダ部６２−８は図５に示すように８個のプリコーダから構成され、並列プリコーダ部６２−７からの１シンボル前の変調信号と図１２に示すリタイミング部６３−８，６４−８，６５−８，６６−８，６７−８，図１３に示す６８−８，６９−８を経た２チャネル分のデータ信号Ｉ，Ｑとのプリコード演算を行う。並列プリコーダ部６２−８の出力する２チャネル分の変調信号はリタイミング部７０−８を経てオフセット部７１−８に供給される。
【００７６】
オフセット部７１−１〜７１−４それぞれは図８に示すように８個のオフセッタから構成され、セレクタ８３，８４から供給される１シンボル前の変調信号とリタイミング部７０−１〜７０−４それぞれからの２チャネル分の変調信号とのオフセット演算を行う。
【００７７】
セレクタ部を構成するセレクタ８３，８４は、一方の入力端子にリタイミング部７２−８からの前回の演算における１シンボル前の変調信号を供給され、他方の入力端子にリタイミング部７２−４からの前回の演算における１シンボル前の変調信号を供給されている。セレクタ８３，８４はモード信号が値１のとき最終段のリタイミング部７２−８からの前回の演算における１シンボル前の変調信号を選択し、モード信号が値０のときリタイミング部７２−４からの前回の演算における１シンボル前の変調信号を選択してオフセット部７１−１〜７１−４に供給する。
【００７８】
また、オフセット部７１−５〜７１−８それぞれは図８に示すように８個のオフセッタから構成され、リタイミング部７２−８から供給される前回の演算における１シンボル前の変調信号を用いてリタイミング部７０−５〜７０−８それぞれからの２チャネル分の変調信号のオフセット演算を行う。
【００７９】
オフセット部７１−１〜７１−８の出力する２チャネル分の変調信号はリタイミング部７２−１〜７２−８それぞれで同期を取って、リタイミング部７２−１〜７２−８から２チャネルずつ、全体ではデータＯＵＴ［１２７：０］として出力され、図１４の並び替え部９１に供給される。
【００８０】
図１４において、並び替え部９１はモード信号が値１か値０かに応じてデータの並び替えを行う。並び替え部９１の出力する１２８シンボルパラレルのデータはパラレル／シリアル変換器９２で４ビットパラレルのデータに変換され、更に、パラレル／シリアル変換器９３で２ビットパラレルのデータに変換される。この２ビットパラレルのデータは２系統の２０Ｇｂｐｓ信号として端子９５から出力される。また、パラレル／シリアル変換器９３の出力する２ビットパラレルのデータはパラレル／シリアル変換器９４でシリアルデータに変換され、１系統の４０Ｇｂｐｓ信号として端子９６から出力される。
【００８１】
なお、図１２及び図１３において、例えばリタイミング部６４−２と並列プリコーダ部６２−３との間にセレクタ部を追加し、セレクタ８３，８４代りに、リタイミング部７２−２，７２−４，７２−８のいずれかからの前回の演算における１シンボル前の変調信号を選択してオフセット部７１−１，２１−２に供給するセレクタ部と、リタイミング部７２−４，７２−８のいずれかからの前回の演算における１シンボル前の変調信号を選択してオフセット部７１−３，２１−４に供給するセレクタ部を設ける構成として、更にデータ容量を可変にすることも可能であり、上記実施形態に限定されるものではない。
（付記１）
差動位相偏移変調に用いるプリコーダ回路において、
複数シンボル構成のデータ信号と固定値又は前段の並列プリコーダ部からの１シンボル前の変調信号とのプリコード演算を並列的かつ同時に行って変調信号を得る複数段の並列プリコーダ部と、
前記複数の並列プリコーダ部の出力する変調信号の同期を取る複数段のリタイミング部と、
前回の演算における１シンボル前の変調信号と前記固定値との位相差を前記複数段のリタイミング部の出力する変調信号に対し与える複数段のオフセット部と、
を有することを特徴とするプリコーダ回路。
（付記２）
付記１記載のプリコーダ回路において、
前記複数段のうち所定段の並列プリコーダ部と前記所定段の直前段の並列プリコーダ部との間に設けられ、固定値又は前記直前段の並列プリコーダ部からの１シンボル前の変調信号を選択して前記所定段の並列プリコーダ部に供給する第１セレクタ部と、
前記直前段のオフセット部からの前回の演算における１シンボル前の変調信号又は最終段のオフセット部からの前回の演算における１シンボル前の変調信号を選択して初段から前記直前段までのオフセット部に供給する第２セレクタ部と、
を有することを特徴とするプリコーダ回路。
（付記３）
付記１又は２記載のプリコーダ回路において、
前記複数段の並列プリコーダ部のうち初段の並列プリコーダ部は、前記複数シンボル構成のデータ信号と固定値とのプリコード演算を行うことを特徴とするプリコーダ回路。
（付記４）
付記３記載のプリコーダ回路において、
前記並列プリコーダ部は、前記複数シンボル分のプリコーダを有し、初段のプリコーダは１シンボルのデータ信号と固定値又は前段の並列プリコーダ部からの１シンボル前の変調信号とのプリコード演算を行い、後続段のプリコーダは１シンボルのデータ信号と前段のプリコーダからの１シンボル前の変調信号とのプリコード演算を行うことを特徴とするプリコーダ回路。
（付記５）
付記４記載のプリコーダ回路において、
前記オフセット部は前記複数シンボル分のオフセッタを有し、各オフセッタは前回の演算における１シンボル前の変調信号と前記固定値との位相差を前記リタイミング部の出力する各１シンボルの変調信号に対し与えることを特徴とするプリコーダ回路。
（付記６）
付記２記載のプリコーダ回路において、
前記第１セレクタ部は、第１のモードで前記直前段の並列プリコーダ部からの１シンボル前の変調信号を選択し、第２のモードで固定値を選択し、
前記第２セレクタ部は、第１のモードで最終段のオフセット部からの前回の演算における１シンボル前の変調信号を選択し、第２のモードで前記直前段のオフセット部からの前回の演算における１シンボル前の変調信号を選択する
ことを特徴とするプリコーダ回路。
【図面の簡単な説明】
【００８２】
【図１】ＱＰＳＫ方式を適用した光送信器の構成を示す図である。
【図２】図１のプリコーダの具体的構成を示す図である。
【図３】並列プリコーダ回路の構成を示す図である。
【図４】プリコーダ回路の第１実施形態の構成図である。
【図５】並列プリコーダ部の一実施形態の構成図である。
【図６】図５のプリコーダの具体的な回路構成を示す図である。
【図７】オフセット前の変調信号の値と、オフセット後の変調信号の値を示す図である。
【図８】オフセット部の一実施形態の構成図である。
【図９】図８のオフセッタの具体的な回路構成を示す図である。
【図１０】プリコーダ回路の第２実施形態の構成図である。
【図１１】プリコーダ回路の第３実施形態の構成図である。
【図１２】プリコーダ回路の第３実施形態の構成図である。
【図１３】プリコーダ回路の第３実施形態の構成図である。
【図１４】プリコーダ回路の第３実施形態の構成図である。
【符号の説明】
【００８３】
１１−１〜１１−４  並列プリコーダ部
１２−１〜１５−４，１７−１〜１７−４  リタイミング部
１６−１〜１６−４  オフセット部
２０−１〜２０−８  プリコーダ
３０−１〜３０−８  オフセッタ
【図１】
2010114846.tif 000005
【図２】
2010114846.tif 000006
【図３】
2010114846.tif 000007
【図４】
2010114846.tif 000008
【図５】
2010114846.tif 000009
【図６】
2010114846.tif 000010
【図７】
2010114846.tif 000011
【図８】
2010114846.tif 000012
【図９】
2010114846.tif 000013
【図１０】
2010114846.tif 000014
【図１１】
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【図１２】
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【図１３】
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【図１４】
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