(57)【要約】【課題】高速度ＭＯＳＦＥＴを形成するための半導体デバイス技術が要請されている。【解決手段】トランジスタゲートサイドウォールスペーサ（２７）に埋め込まれた導電層（２４）を形成することによって高速ＭＯＳトランジスタ（３２）は、用意される。この埋め込まれた導電層（２４）は、トランジスタ（３２）のゲート電極（１８）とソース／ドレイン領域（２８）から電気的に絶縁している。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ソース／ドレイン領域（２８）直列抵抗を低くすることでソース／ドレイン伸長領域内に電荷を蓄積する。【選択図】      図７
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【特許請求の範囲】
【請求項１】
半導体デバイスであって、
トランジスタが形成された半導体基板を有し、前記トランジスタは、前記基板上に形成された互いに対向するサイドウォールを備えたゲート電極を含むものであり、
前記基板上に形成されたソース／ドレイン領域及び前記ソース／ドレイン領域よりも薄く形成されるソース／ドレイン伸長領域を含む活性領域を有し、
ゲート電極対向サイドウォールに沿って形成されるとともに当該ゲート電極対向サイドウォールに接している絶縁サイドウォールスペーサを有し、
前記サイドウォールスペーサに埋め込まれ、前記ソース／ドレイン伸長領域を覆うように形成される導電層を有し、前記導電層は、前記ゲート電極及び前記活性領域から電気的に絶縁されているものであり、
前記埋め込まれた導電層は、金属及び金属シリサイドのうちから選択された導電材料を含む、
半導体デバイス。
【請求項２】
前記活性領域は、ソース及びドレイン領域を含む、
請求項１記載の半導体デバイス。
【請求項３】
前記ゲート電極と前記活性領域間に挿入されたゲート絶縁層を更に含む、
請求項１記載の半導体デバイス。
【請求項４】
前記サイドウォールスペーサは、窒化シリコンを含む、
請求項１記載の半導体デバイス。
【請求項５】
前記埋め込まれた導電層の膜厚は、５０Å〜３００Åである、
請求項１記載の半導体デバイス。
【請求項６】
前記サイドウォールスペーサの幅は、３００Å〜２０００Åである、
請求項１記載の半導体デバイス。
【請求項７】
前記埋め込まれた導電層の幅は、１００Å〜１８００Åである、
請求項１記載の半導体デバイス。
【請求項８】
前記導電層は、ゲート電極側壁から、５０Å〜５００Å離間されている、
請求項１記載の半導体デバイス。
【請求項９】
前記埋め込まれた導電層は、フローティング状態である、
請求項１記載の半導体デバイス。
【請求項１０】
半導体デバイスであって、
トランジスタが形成された半導体基板を有し、前記トランジスタは、前記基板上に形成された互いに対向するサイドウォールを備えたゲート電極を含むものであり、
前記基板上に形成されたソース／ドレイン領域及び前記ソース／ドレイン領域よりも薄く形成されるソース／ドレイン伸長領域を含む活性領域を有し、
ゲート電極対向サイドウォールに沿って形成されるとともに当該ゲート電極対向サイドウォールに接している絶縁サイドウォールスペーサを有し、
前記サイドウォールスペーサに埋め込まれ、前記ソース／ドレイン伸長領域を覆うように形成される導電層を有し、前記導電層は、前記ゲート電極及び前記活性領域から電気的に絶縁されているものであり、
前記埋め込まれた導電層は、導電性ポリシリコンを含む、
半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属酸化膜半導体（ＭＯＳ：metal oxide semiconductor）トランジスタ分野、より具体的には、電気的にプログラムしたソース／ドレイン直列抵抗（source/drain series resistance）を有するＭＯＳトランジスタに関する。
【背景技術】
【０００２】
半導体業界において、進行中の研究の重要な目的は、半導体デバイスの性能を向上させることである。例えば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなプレーナトランジスタは、特に高密度の集積回路の使用に適している。ＭＯＳトランジスタには一般的に２種類の様式があり、ｐ型ウェハにｎ型ソース／ドレインが構成されているＮチャンネルＭＯＳ（ＮＭＯＳ）と、ｐ型ソース／ドレイン領域が構成されていＰチャンネルＭＯＳ（ＰＭＯＳ）である。ＮＭＯＳトランジスタは、トランジスタチャンネルを通じて電子を誘導し、一方、ＰＭＯＳトランジスタは、トランジスタチャンネルを通じて正孔（ホール）を誘導する。一般的に、ソース／ドレイン領域は、ｎ型ソース／ドレイン領域を形成するためにリン又はヒ素でドープされ、一方、ｐ型ソース／ドレイン領域を形成するために、ボロンドーピングが用いられる。
【０００３】
相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、同じ基板上にＮ及びＰチャンネルＭＯＳトランジスタを有する。高性能半導体デバイスを製造するためにＣＭＯＳデバイスの速度を改善することが要請されている。ソース／ドレイン領域の電気抵抗を削減することは、トランジスタの速度を上げる。ＣＭＯＳトランジスタを形成するために従来の方法を用いて、効果的な方法で高速トランジスタを製造することが要請されている。
【０００４】
この中で使用される半導体デバイスという用語は、特定的に開示された実施形態に制限されない。この中で使用される半導体デバイスは、フリップチップ、フリップチップ／パッケージアッセンブリ、トランジスタ、キャパシタ、マイクロプロセッサ、ランダムアクセスメモリ等を含む幅広い多様な電子デバイスを含む。一般的に、半導体デバイスは、半導体を含むあらゆる電気デバイスを示す。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高速度ＭＯＳＦＥＴを形成するための半導体デバイス技術が要請されている。この技術において、従来のトランジスタ材料から形成されている高速度ＣＭＯＳを形成するための技術が要請されている。この技術において、削減したソース／ドレイン領域直列抵抗を有するＣＭＯＳデバイスを形成するための技術が要請されている。
【課題を解決するための手段】
【０００６】
こうした要請、又は他の要請は、トランジスタを備えた半導体基板を有する半導体デバイスを形成する本発明の実施形態によって、実現される。このトランジスタは、基板上に互いに対向して形成されたサイドウォールを含むゲート電極を有する。基板上にはソース／ドレイン領域及び前記ソース／ドレイン領域よりも薄く形成されるソース／ドレイン伸長領域を含む活性領域が形成される。ゲート電極対向サイドウォールに沿って、かつこれらのゲート電極対向サイドウォールと接触して、絶縁体サイドウォールスペーサが形成される。導電層は、サイドウォールスペーサ内に埋め込まれ、前記ソース／ドレイン伸長領域を覆うように形成されている。この埋め込まれた導電層は、電気的にゲート電極と活性領域から絶縁している。
【０００７】
上述した要請は、本発明において、トランジスタを備えた半導体基板を形成する過程を有する半導体デバイスを形成する実施形態によって解決される。このトランジスタは、基板上に形成された対向サイドウォールを有するゲート電極と、基板内に形成された活性領域を含む。第１絶縁層は、ゲート電極と活性領域を覆うように形成され、導電層は、この第１導電層を覆うようにデポジットされる。前述の導電層部分は、ゲート電極と活性領域を覆う第１絶縁層部分を露光するために除去される。第２絶縁層は、導電層と第１絶縁層を覆うように形成される。第１絶縁層と第２絶縁層部分は、ゲート電極拮抗サイドウォールに沿って形成され、接し、中に導電層が埋め込まれているサイドウォールスペーサを形成するために、除去される。
【０００８】
本発明は、例えばＣＭＯＳデバイスのような改善した高速トランジスタを提供することを目的をしたものである。本発明は、電気的にプログラムされて、ソース／ドレイン領域直列抵抗が減少されたトランジスタを提供するものである。
【０００９】
本発明の上述した又は他の特性、態様、及び利点は、添付する図面を参照しながら、以下の詳細な説明において明らかになるであろう。 
【図面の簡単な説明】
【００１０】
【図１】ソース／ドレイン領域直列抵抗が小さいＭＯＳトランジスタ構造を示す概略図。
【図２】ソース／ドレイン領域直列抵抗が小さいＭＯＳトランジスタ構造を示す概略図。
【図３】ソース／ドレイン領域直列抵抗が小さいＭＯＳトランジスタ構造を示す概略図。
【図４】ソース／ドレイン領域直列抵抗が小さいＭＯＳトランジスタ構造を示す概略図。
【図５】ソース／ドレイン領域直列抵抗が小さいＭＯＳトランジスタ構造を示す概略図。
【図６】ソース／ドレイン領域直列抵抗が小さいＭＯＳトランジスタ構造を示す概略図。
【図７】ソース／ドレイン領域直列抵抗が小さいＭＯＳトランジスタ構造を示す概略図。
【図８】金属シリサイド導電層の構造の説明図。
【図９】金属シリサイド導電層の構造の説明図。
【図１０】バイアスがかけられた埋め込まれた導電層の説明図。
【図１１】矩形状のサイドウォールスペーサを有するトランジスタ構造を示す概略図。
【図１２】矩形状のサイドウォールスペーサを有するトランジスタ構造を示す概略図。
【図１３】矩形状のサイドウォールスペーサを有するトランジスタ構造を示す概略図。
【図１４】矩形状のサイドウォールスペーサを有するトランジスタ構造を示す概略図。
【図１５】矩形状のサイドウォールスペーサを有するトランジスタ構造を示す概略図。
【発明を実施するための形態】
【００１１】
本発明は、改善された高速半導体デバイスの製造を可能にする。本発明は、ソース／ドレイン領域直列抵抗が減少されたＭＯＳトランジスタの製造を可能にする。これらの利点の少なくとも一部は、ＭＯＳトランジスタゲートのサイドウォールスぺーサ内に電気的に絶縁した導電層を埋め込むことによって達成される。
【００１２】
トランジスタゲートサイドウォールスぺースペーサに埋め込まれた絶縁された導電層は、フロート状態とすることもでき、また、バイアス電源に設けられたコンタクトを介してバイアス状態とすることが可能である。埋め込まれた導電層は、埋め込まれた導電層の下方にある浅くドープされたソース／ドレイン領域内に電荷を蓄積するために使用される。この埋め込まれた導電層によって、ソース／ドレイン領域の直列／抵抗のプログラムが可能となる。この際、この埋め込まれた導電層がフロート状態である場合はトランジスタゲートによって上述のプログラム（設定）がなされる。また、埋め込まれた導電層がバイアス状態である場合、バイアス電位によって上述のプログラムがなされる。
【００１３】
本発明は、添付する図面を説明しながら、半導体デバイスの形成に関連して記載される。しかしながら、これは、本発明の請求項範囲の例示のみのためであって、図面に説明された特定的なデバイスの形成に限定されない。
【００１４】
図１に示すように、例えばシリコンウェハのような、活性領域（１４）が形成たベース層（１２）を含む半導体基板（１０）が用意される。ゲート絶縁層（１６）は、活性領域（１４）を覆うように形成される。一般的に、ゲート絶縁層（１６）は、半導体基板の熱酸化、又は例えば化学気相成長法（ＣＶＤ）のようなデポジション技術によって形成された、約１０Åから約１００Åまでの膜厚を有する酸化層である。半導体基板（１０）は、さらに、ゲート絶縁層（１６）に形成された互いに対向するサイドウォール（２０）を有するゲート電極（１８）を含む。このゲート電極（１８）は、一般的に約１００Åから約５０００Åまでの膜厚を有するポリシリコン層を含む。本発明の若干の実施形態において、ゲート電極（１８）は、約１００Åから約１００Åまでの膜厚を有する。
【００１５】
図２に示すように、第１絶縁層（２２）は、ゲート電極（１８）を覆うように形成される。ある実施形態においては、この第１絶縁層（２２）は、約５０Åから約３００Åまでの膜厚を有する窒化シリコン層である。これに代えて、第１絶縁層（２２）は、ゲート電極（１８）、活性領域（１４）、又は他の適切な絶縁層の熱酸化によって形成された酸化層としてもよい。
【００１６】
図３に示すように、約５０Åから約３００Åまでの膜厚を有する導電層（２４）は、第１絶縁層（２２）を覆うように形成される。この導電層（２４）は、例えば、ポリシリコン、金属、又は金属ケイ化物（metal silicide）である。ポリシリコン層は、一般にはＣＶＤ技術によってデポジションされる。例えばアルミニウム、チタン、タングステン、ニッケル、及びコバルトのような金属層は、ＣＶＤ又はスパッタリングのような従来の金属デポジション技術によって、デポジットされる。これに代えて、本発明のある実施形態においては、図８に示すように、導電層は、ポリシリコン層をデポジットし、その後にチタン、タングステン、ニッケル、又はコバルトのような金属層（４４）をデポジットすることによって形成される金属シリサイドである。図９に示すように、金属ケイ化物の生成は半導体基板（１０）を、金属シリサイド層（４６）が形成されるように、ポリシリコン層（４２）が金属層（４４）と反応するに十分な温度まで熱することによって行われる。
【００１７】
導電層２４は、導電層２４の一部を除去して、ゲート電極（１８）を覆う第１絶縁層と、活性領域（１４）を覆う部分と、が露出されるようにパターンが選択的に形成され、また、図４に示されるように、導電層（２４）における、互いに対向するゲート電極サイドウォール（２０）に隣接した部分が残さるようにパターン形成がなされる。
導電層（２４）における残された部分の幅は、約１００Åから約１８００Åである。導電層（２４）は、例えば等方性エッチング、異方性エッチング、又は等方性エッチングと異方性エッチングの組み合わせのような、従来のマスキングとエッチング技術によってパターン形成がされる。使用されるエッチング技術と特定のエッチング液は、導電層材料の特定的な種類の除去のために適切である、周知の技術とエッチング液から選択される。
【００１８】
本発明のある実施形態においては、導電層（２４）は、選択的マスキングと異方性エッチングによりパターン形成がなされ、その後、パターンされた導電層（２４）が得られるように第２マスキングとその後の等方性エッチングがなされる。図４に示すように、パターンした導電層（２４）を形成するために、その後の等方性エッチでは、異方性エッチングの後で第１絶縁層（２２）のサイドウォール部分（２３）に沿って残る導電層部分（２４）を除去する。実施形態によっては、第２マスキングとその後の等方性エッチを実行しない場合もある。
【００１９】
選択的に導電層（２４）を除去した後で、図５に表すように、残され導電層（２４）と第１絶縁層（２２）とを覆うように第２絶縁層（２６）がデポジットされる。第２絶縁層は、一般的に約３００Åから約２０００Åまでの膜厚を有するＣＶＤ窒化シリコン層である。第２絶縁層（２６）は、その後、図６に示すように、埋め込まれた導電層（２４）を有するサイドウォールスペーサ（２７）を形成するように、例えばプラズマエッチングのような従来の異方性エッチングを用いて、異方性エッチされる。実施形態によっては、酸化ゲート絶縁層（１６）を用いると、窒化シリコン層（２２，２６）をエッチングしてサイドウォールスペーサ（２７）を形成するためのエッチストップとして有用である。
【００２０】
ソース／ドレインを深くイオン注入している間、サイドウォールスペーサ（２７）は、浅くドープしたソース／ドレイン伸長領域（３０）をマスクする。活性領域（１４）を露出させるためのソース／ドレインへ深いイオン注入は、ゲート絶縁層（１６）をエッチングする前又は後のどちらで行ってもよい。ゲート絶縁層（１６）は、異方性エッチング又は等方性エッチングのどちらかによって、エッチされる。実施形態によっては、酸化シリコンを有するゲート絶縁層（１６）は、例えばバッファード酸化物エッチ（buffered oxide etch）又はフッ化水素酸のような、シリコン酸化物に対して選択性を有するエッチング液を用いてエッチされる。
【００２１】
図７に示すように、本発明に従って形成されたＭＯＳトランジスタの活性領域（１４）は、ソース／ドレイン領域（２８）と浅くドープされたソース／ドレイン伸長領域（３０）とを有する。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ゲート電極（１８）と活性領域（１４）から電気的に絶縁されている。
【００２２】
埋め込まれた導電層（２４）は、図７に示すように電気的にフロート状態としても、あるいは、図１０に示すようにバイアスされてもよい。例えば、埋め込まれた導電層をポテンシオスタット（potentiostat）のような電源に接続することによって、導電層（２４）をバイアスすることが可能である。トランジスタ（３２）の断面図（図１０）に示すように、電源（３６）からは、埋め込まれた導電層（２４）に対してリード線を介してバイアスがかけられる。実施形態においては、ＮＭＯＳトランジスタの埋め込まれた導電層（２４）は、負電位方向にバイアスがかけられ、ＰＭＯＳトランジスタの埋め込まれた導電層は、正電位方向にバイアスがかけられることになる。
【００２３】
ＣＭＯＳデバイスは、本発明に従って同じ基板にＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成することによって得られる。ＮＭＯＳとＰＭＯＳの埋め込まれた導電層（２４）に対してのそれぞれ異なるバイアスに加えて、本発明に係るＣＭＯＳデバイスでは、フローティング状態の埋め込まれた導電層（２４）を有するＮＭＯＳトランジスタとＰＭＯＳトランジスタを含むことができる。
【００２４】
本発明のトランジスタは、高速デバイスを形成するようＭＯＳトランジスタのソース／ドレイン領域直列抵抗をプログラムする能力を用意する。本発明のある実施形態によると、トランジスタ（３２）のソース／ドレイン領域（２８）の電気的抵抗は、埋め込まれた導電層（２４）へのバイアスを調節することによって、あるいは、埋め込まれた導電層（２４）に使用された材料の種類を選択することによって、所望の電気的直列抵抗が得られるように「プログラム」可能、つまり「設定」することが可能である。所望のソース／ドレイン領域直列抵抗の選択に影響する因子としては、チャンネル寸法、ドーパントの濃度、要求されるトランジスタ速度、及びＣＭＯＳデバイスのバランスをとることが挙げられる。ＮＭＯＳトランジスタ内の電子の移動度は、通常、ＰＭＯＳトランジスタ内の正孔（ホール）の移動度より高いため、ＣＭＯＳデバイスは、概してバランスが取れていない。埋め込まれた導電層（２４）を使用することで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの活性領域（１４）の直列抵抗が個別にプログラム可能になり、よりバランスの取れたＣＭＯＳを実現可能となる。
【００２５】
他の形態において、矩形状のサイドウォールスペーサを有する半導体デバイスが半導体基板に形成される。例えばシリコンウェハのような半導体基板（５２）を有してこの半導体基板（５２）を覆うように形成されたゲート絶縁層（５３）を備えた半導体デバイス（５０）が用意される。図１１に示すように、ゲート絶縁層（５３）を覆うようにポリシリコン層（５４）が形成され、ポリシリコン層（５４）を覆うように第１窒化シリコン層が形成される。第１窒化シリコン層（５６）を覆うように酸化シリコン層（５８）が形成され、第２窒化シリコン層（６０）は、反射防止膜（ＢＡＲＣ）として、酸化シリコン層（５８）を覆うように形成される。
【００２６】
ゲート絶縁層（５３）、ポリシリコン層（５４）、第１窒化シリコン層（５６）、酸化シリコン層（５８）、及び窒化シリコン層（６０）が形成された半導体デバイス（５０）は、互いに対向するサイドウォール（６３）を備えた積層構造（６１）を形成するためにパターンされる。その後、浅くドープされたソース／ドレイン伸長領域（６２）を形成するために半導体デバイス（５０）がイオン注入にさらされる。ソース／ドレイン伸長領域（６２）を形成した後、積層構造（６１）と半導体基板は、絶縁材料の層で覆われ、図１２に示すように、この絶縁材料は、積層構造の互いに対向するサイドウォール（６３）に沿って、サイドウォールスペーサ（６４）が形成されるように異方性エッチが行われる。
【００２７】
第２窒化シリコン層（６０）は、図１３に示すように積層構造（６１）から除去される。積層構造（６１）とサイドウォールスペーサ（６４）の高さを削減するために半導体デバイス（５０）は、化学機械研磨（ＣＭＰ）が行われ、図１４に示す矩形形状のサイドウォールスペーサ（６４）が形成される。第１窒化シリコン層（５６）は、ＣＭＰの間、ポリッシュのストッパ（polish stop）として機能する。次に、図１５に示すように、半導体デバイス（５０）のソース／ドレイン領域（６６）を形成するために、半導体デバイス（５０）は深いイオン注入にさらされる。
【００２８】
本発明の開示において明示された実施形態は、説明目的に示されたに過ぎない。これらは、請求項の範囲を制限するために解釈されてはならない。当業者にとって、明らかなように本開示は、ここに特定的に明示されたものに限定されるのではなく、幅広い多様な実施形態を含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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