(57)【要約】      （修正有）【課題】接合リーク電流を低減可能なＤＲＡＭ型半導体装置を提供する。【解決手段】メモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きくする。また、メモリセル部におけるＭＯＳトランジスタのソース／ドレインを二重拡散層構造５，６とし、周辺回路部におけるＭＯＳトランジスタのソース／ドレインを三重拡散層構造５，６，７にする。このようにメモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きく設定することにより、メモリセル部内におけるｐ型不純物領域４ａの濃度を低くすることが可能となり、接合リーク電流を低減することが可能となる。【選択図】図１
2010177683.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミックランダムアクセスメモリのメモリセル部と周辺回路部とを有した半導体装置の製造方法であって、
前記メモリセル部及び前記周辺回路部における半導体基板の主表面のそれぞれトレンチを形成する第１の工程と、
前記トレンチの中に絶縁膜を埋め込むことによりフィールド絶縁膜を形成する第２の工程と、
前記メモリセル部において前記半導体基板の主表面の前記トレンチが形成されていない部分の上に第１のゲート電極を形成し、前記周辺回路部において前記半導体基板の主表面の前記トレンチが形成されていない部分の上に第２のゲート電極を形成する第３の工程と、
前記第３の工程の後、前記第１及び第２のゲート電極が存在する状態で前記半導体基板の主表面に不純物を注入し、前記メモリセル部における前記フィールド絶縁膜と接するように前記メモリセル部には第１の不純物領域を、前記周辺回路部における前記フィールド絶縁膜と接するように前記周辺回路部には第２の不純物領域を、それぞれ形成する第４の工程と、
前記第４の工程の後、前記第１及び第２のゲート電極の側面にそれぞれ第１及び第２のサイドウォール絶縁膜を形成する第５の工程と、
前記第５の工程の後、前記第１及び第２のゲート電極並びに前記第１及び第２のサイドウォール絶縁膜が存在する状態で前記半導体基板の主表面に不純物を注入し、前記メモリセル部における前記フィールド絶縁膜と接するように前記メモリセル部には第３の不純物領域を、前記周辺回路部における前記フィールド絶縁膜と接するように前記周辺回路部には第４の不純物領域を、それぞれ形成する第６の工程と、
前記第６の工程の後、前記第３の不純物領域に電気的に接続されるキャパシタを形成する第７の工程とを含み、
前記第１のゲート電極を有する第１のトランジスタの一方のソース又はドレイン領域は、前記第１の不純物領域及び前記第３の不純物領域を含み、
前記第２のゲート電極を有する第２のトランジスタの一方のソース又はドレイン領域は、前記第２の不純物領域及び前記第４の不純物領域を含む、半導体装置の製造方法。
【請求項２】
前記第６の工程において注入される不純物のドーズ量は、前記第４の工程において注入される不純物のドーズ量よりも大きい、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第３の不純物領域の不純物濃度は、前記第１の不純物領域の不純物濃度よりも大きく、前記第４の不純物領域の不純物濃度は、前記第２の不純物領域の不純物濃度よりも大きい、請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特に、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭと称する）に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、コンピュータなどの情報機器の目ざましい普及によって、その需要が急速に拡大している。さらに、機能的には大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体装置の高集積化、高速応答性および高信頼性に関する技術開発が進められている。
【０００３】
半導体装置の中で、記憶情報のランダムな入出力が可能なものとして、ＤＲＡＭがある。一般に、ＤＲＡＭは、多数の記憶情報蓄積する記憶領域であるメモリセルアレイと、外部との入出力に必要な周辺回路とで構成されている。
【０００４】
図３７には、従来のスタックタイプのメモリセルを有するＤＲＡＭが示されている。図３７を参照して、ｐ型半導体基板１の主表面にはｐ型不純物領域３か形成される。このｐ型不純物領域３上にはフィールド絶縁膜２とｐ型不純物領域４ａ，４ｂとがそれぞれ形成される。ｐ型不純物領域４ａ，４ｂは、トランジスタのしきい値電圧を制御するための不純物領域である。
【０００５】
ｐ型不純物領域４ａの表面には、低濃度ｎ型不純物領域５が間隔をあけて形成される。また、ｐ型不純物領域４ｂの表面には、低濃度ｎ型不純物領域５と、高濃度ｎ型不純物領域７とが間隔をあけて形成される。
【０００６】
メモリセル部における半導体基板１の主表面上にはゲート絶縁膜８ｂを介してゲート電極１２が形成され、周辺回路部における半導体基板１の主表面上にゲート絶縁膜９を介してゲート電極１２が形成される。ゲート絶縁膜８，９は、等しい厚みを有する。ゲート電極１２は、ポリシリコン膜１０とＷＳｉ膜１１とで構成される。
【０００７】
ゲート電極１２上には、ＴＥＯＳ（Tetra Etyle Ortho Silicate）が形成され、ゲート電極１２の側壁上にはサイドウォール絶縁膜１４が形成される。ゲート電極１２を覆うようにメモリセル部内から周辺回路部内に延在するように層間絶縁膜１５が形成される。層間絶縁膜１５にはコンタクトホール１５ａ，１５ｂがそれぞれ形成される。
【０００８】
コンタクトホール１５ａ内から層間絶縁膜１５上に延在してビット線１６ａが形成され、コンタクトホール１５ｂ内から層間絶縁膜１５上に延在して配線層１６ｂが形成される。ビット線１６ａと配線層１６ｂとを覆うように層間絶縁膜１７が形成される。その層間絶縁膜１７と層間絶縁膜１５とを貫通して低濃度ｎ型不純物領域５に達するようにコンタクトホール１７ａが形成される。
【０００９】
コンタクトホール１７ａ内から層間絶縁膜１７上に延在するようにストレージノード１８が形成される。ストレージノード１８の表面を覆うようにキャパシタ絶縁膜１９が形成され、このキャパシタ絶縁膜１９上にセルプレート２０が形成される。このセルプレート２０と、キャパシタ絶縁膜１９と、ストレージノード１８とでキャパシタ２１が構成される。
【００１０】
上記のキャパシタ２１と層間絶縁膜１７とを覆うように層間絶縁膜２２が形成される。周辺回路部において、層間絶縁膜２２と層間絶縁膜１７とを貫通するコンタクトホール２３ａと、ゲート電極１２に達するコンタクトホール２３ｂと、高濃度ｎ型不純物領域７に達するコンタクトホール２３ｃとが形成される。コンタクトホール２３ａ内から層間絶縁膜２２上に延在するように金属配線２４ｂが形成され、コンタクトホール２３ｂ内から層間絶縁膜２２上に延在するように金属配線２４ｃが形成され、コンタクトホール２３ｃ内から層間絶縁膜２２上に延在するように金属配線２４ｄが形成される。メモリセル部内においては、層間絶縁膜２２上に金属配線２４ａが形成される。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年、素子の微細化が益々進展しつつあり、上記のゲート絶縁膜８ｂ，９の厚みも薄くなってきている。それに伴い、特にメモリセル部内のトランジスタのしきい値電圧制御用のｐ型不純物領域４ａの濃度が高くなってきている。それにより、ｐｎ接合でのリーク電流（以下単に「接合リーク電流」と称する）が増加するという問題が顕在化しつつある。
【００１２】
また、図３７に示されるようなトレンチタイプの分離構造では、領域Ａや領域Ｂのようなフィールド絶縁膜２の周縁部の近傍でストレスが集中しやすくなる。この場合に、メモリセル部内のトランジスタのソース／ドレインが低濃度ｎ型不純物領域５のみにより構成されているので、接合リーク電流を十分に抑制できない。さらに、サイドウォール絶縁膜１４のエッチング時のエッチングダメージも領域Ａに発生しやすく、これも接合リーク電流発生の原因となる。このような接合リーク電流により、ストレージノード１８に蓄積されたデータが消失することが懸念される。
【００１３】
さらに、しきい値電圧制御用のｐ型不純物領域４ａの濃度が上述のように高くなることにより、低濃度ｎ型不純物領域５のシート抵抗が高くなるという問題も生じる。
【００１４】
この発明は、上記のような課題を解決するためになされたものである。この発明の目的は、接合リーク電流を低減することにある。
【課題を解決するための手段】
【００１５】
この発明に係る半導体装置は、１つの局面では、第１の厚みのゲート絶縁膜を有する第１のトランジスタと、第１の厚みより小さい第２の厚みのゲート絶縁膜を有する第２のトランジスタとを備える。第１のトランジスタのソース／ドレインの少なくとも一方が第１の低濃度領域と第１の高濃度領域とで構成される。第２のトランジスタのソース／ドレインの少なくとも一方は、第２の低濃度領域と、上記の第１の高濃度領域よりも高濃度の第２の高濃度領域とで構成される。
【００１６】
上記のように第１のトランジスタのゲート絶縁膜を第２のトランジスタのゲート絶縁膜よりも厚くすることにより、第１のトランジスタのしきい値電圧制御用の不純物領域の濃度を低くすることができる。それにより、接合リーク電流を低減することが可能となる。また、第１のトランジスタのソース／ドレインの少なくとも一方が第１の高濃度領域を有することにより、たとえばフィールド絶縁膜がソース／ドレインと隣接して形成された場合でも従来より接合リーク電流を低減することが可能となる。さらに、上記の第１の高濃度領域を形成することにより、ソース／ドレインのシート抵抗をも低減できる。他方、第２のトランジスタは、第１の高濃度領域よりもさらに高濃度の第２の高濃度領域を有しているので、ソース／ドレインのシート抵抗を十分に低減することができる。
【００１７】
上記の第２のトランジスタのソース／ドレインの少なくとも一方は、第２の低濃度領域よりも高濃度で第２の高濃度領域よりも低濃度の中濃度領域を有してもよい。
【００１８】
上記のように中濃度領域を設けることにより、該中濃度領域により第２の高濃度領域を取囲むことが可能となる。それにより、第２の高濃度領域が導電型の異なる不純物領域と直接接することを回避でき、電界集中の発生を抑制できる。このことも、接合リーク電流低減に寄与し得る。
【００１９】
また、上記の半導体装置は、データを蓄積するためのメモリセルと、外部との入出力を行なう周辺回路とを有してもよい。この場合、メモリセルが第１のトランジスタを含み、周辺回路が第２のトランジスタを含むことが好ましい。
【００２０】
上記のようにメモリセルが第１のトランジスタを含むことにより、メモリセル部における接合リーク電流を低減することが可能となる。また、周辺回路部においては、シート抵抗の低減されたソース／ドレインを有する高性能なトランジスタが形成される。
【００２１】
上記の第２の高濃度領域の拡散深さ（ピーク濃度の深さ）は、中濃度領域の拡散深さより小さくなることが好ましい。
【００２２】
それにより、第２の高濃度領域を中濃度領域によって取囲むこことができる。それにより、上述のように接合リーク電流を低減できる。
【００２３】
また、第１の高濃度領域と接するようにフィールド絶縁膜を形成してもよい。このとき、高濃度領域とフィールド絶縁膜とに達するコンタクトホールを有する層間絶縁膜が第１と第２のトランジスタを覆うように形成され、コンタクトホール直下に位置するフィールド絶縁膜には凹部が形成される。この凹部内と高濃度領域上とにストレージノードが形成される。
【００２４】
上記のように高濃度領域と接するようにフィールド絶縁膜が形成されることにより、フィールド絶縁膜の周縁部近傍における接合リーク電流を低減することが可能となる。そればかりでなく、コンタクトホール直下に位置するフィールド絶縁膜に凹部を形成することにより、ストレスが集中しやすい部分におけるフィールド絶縁膜を除去することが可能となる。このことも、接合リーク電流低減に寄与し得る。さらに、上記の凹部を設けることにより、ストレージノードと高濃度領域との接触面積を増大させることが可能となる。それにより、コンタクト抵抗を改善することも可能となる。
【００２５】
この発明に係る半導体装置は、他の局面では、主表面を有する半導体基板と、しきい値電圧制御用の第１と第２の不純物領域と、第１と第２のトランジスタとを備える。第１の不純物領域は、主表面から第１の深さの位置にピーク濃度を有する。第２の不純物領域は、第１の不純物領域と間隔をあけて形成され、第１の深さよりも大きい第２の深さの位置にピーク濃度を有する。第１のトランジスタは、第１の不純物領域上に形成され、第１の厚みのゲート絶縁膜を有する。第２のトランジスタは、第２の不純物領域上に形成され、第１の厚みよりも小さい第２の厚みのゲート絶縁膜を有する。
【００２６】
第１のトランジスタのゲート絶縁膜の厚みを第２のトランジスタのゲート絶縁膜の厚みよりも大きくすることにより、第１の不純物領域の濃度を低くすることが可能となる。それに加え、上記のように第１の不純物領域のピーク濃度を第２の不純物領域のピーク濃度よりも浅い位置に形成することにより、さらに第１の不純物領域の濃度を低くすることが可能となる。それにより、より効果的に接合リーク電流を低減することが可能となる。
【００２７】
上記の第１の不純物領域下には、第１の不純物領域よりも低濃度の第３の不純物領域が形成されてもよい。また、第１のトランジスタは１対の第１のソース／ドレインを有し、この第１のソース／ドレインの少なくとも一方は第３の不純物領域に達することが好ましい。第２のトランジスタは１対の第２のソース／ドレインを有し、この第２のソース／ドレインの拡散深さは第２の深さよりも小さい。
【００２８】
上記のように第１のソース／ドレインの少なくとも一方が第１の不純物領域よりも深い位置にまで達することにより、第１の不純物領域とソース／ドレインとの接合面積を低減できる。それにより、さらに接合リーク電流を低減することが可能となる。
【００２９】
この発明に係る半導体装置は、さらに他の局面では、第１の厚みのゲート絶縁膜を有する第１のトランジスタと、第１の厚みよりも小さい第２の厚みのゲート絶縁膜を有する第２のトランジスタとを備える。第１のトランジスタは、相対的に大きい第１の拡散深さと相対的に小さい第２の拡散深さとをそれぞれ有しソース／ドレインとなる第１と第２の不純物領域を有する。第２のトランジスタは、第１の拡散深さより小さく第２の拡散深さ以上の拡散深さを有しソース／ドレインとなる第３と第４の不純物領域を有する。
【００３０】
上記のように第１のトランジスタのゲート絶縁膜の厚みを第２のトランジスタのゲート絶縁膜の厚みよりも大きくすることにより、接合リーク電流を低減することが可能となる。それに加え、第１の不純物領域のみ拡散深さを大きくしているので、第１と第２の不純物領域の双方の拡散深さを大きくした場合と比べて、微細化した場合のパンチスルー耐性の劣化が少ない。
【００３１】
第１の拡散深さを有する上記の第１の不純物領域の濃度は、第２の不純物領域の濃度よりも高いことが好ましい。このとき、第１の不純物領域と接するようにフィールド絶縁膜が形成されてもよい。
【００３２】
上記のように相対的に不純物濃度の高い第１の不純物領域を深く形成することにより、フィールド絶縁膜の周縁部を第１の不純物領域によって覆うことができる。それにより、フィールド絶縁膜の底部近傍における接合リーク電流をも低減することが可能となる。
【００３３】
この発明に係る半導体装置は、さらに他の局面では、第１と第２のトランジスタと、層間絶縁膜と、プラグ電極と、ビット線と、第１と第２の金属シリサイドとを備える。第１のトランジスタは、半導体基板の主表面上に形成され、第１のソース／ドレインを有する。第２のトランジスタは、第１のトランジスタと間隔をあけて主表面上に形成され、第２のソース／ドレインを有する。層間絶縁膜は、第１と第２のトランジスタを覆い、第１のソース／ドレインの一方に達するコンタクトホールを有する。プラグ電極は、コンタクトホール内に形成される。第１の金属シリサイドは、第２のソース／ドレインの表面に形成される。ビット線は、第２の金属シリサイドを介してプラグ電極上に形成される。
【００３４】
金属シリサイド形成のための金属膜は通常スパッタリング法により形成されるので、コンタクトホール底部において厚い金属シリサイドを形成するのは困難である。それに対し、上記のようにプラグ電極上に第２の金属シリサイドを形成することにより、第２の金属シリサイドを厚く形成できる。他方、第２のトランジスタの第２のソース／ドレインの表面にも、周知の方法で厚い金属シリサイド膜を形成することは可能である。このように厚い金属シリサイドを形成することにより、耐熱性を改善することができる。それにより、金属シリサイドがたとえば８００℃程度以上の熱処理により劣化することに起因する接合リーク電流特性の劣化やコンタクト抵抗増大といった事態を回避できる。
【００３５】
この発明に係る半導体装置の製造方法は、１つの局面では、下記の各工程を備える。半導体基板の主表面上に、相対的に厚い第１のゲート絶縁膜と相対的に薄い第２のゲート絶縁膜とを間隔をあけて形成する。第１のゲート絶縁膜上に第１のトランジスタの第１のゲート電極を形成し、第２のゲート絶縁膜上に第２のトランジスタの第２のゲート電極を形成する。第１と第２のゲート電極の両側に第１の濃度の第１の不純物領域を形成する。第１のゲート電極の少なくとも一方側に、第１の濃度より高い第２の濃度の第２の不純物領域を形成する。第２のゲート電極の少なくとも一方側に、第２の濃度より高い第３の濃度の第３の不純物領域を形成する。
【００３６】
上記のように第１と第２と第３の不純物領域を形成することにより、第１のトランジスタのソース／ドレインの少なくとも一方を第１と第２の不純物領域で構成し、第２のトランジスタのソース／ドレインの少なくとも一方を第１と第３の不純物領域で構成することができる。それにより、ソース／ドレインのシート抵抗の低減された第１と第２のトランジスタが得られる。また、第１のトランジスタの第１のゲート電極の厚みを第２のトランジスタの第２のゲート絶縁膜の厚みよりも大きくすることにより、前述のように、接合リーク電流を低減できる。その結果、接合リーク電流を抑制でき、かつ高性能な半導体装置が得られる。
【００３７】
この発明に係る半導体装置の製造方法は、他の局面では、次の各工程を備える。半導体基板の主表面上に間隔をあけて第１と第２のトランジスタの第１と第２のゲート電極をそれぞれ形成する。第１と第２のゲート電極を覆うように窒化膜を形成する。第１と第２のトランジスタのソース／ドレインを形成する。窒化膜を覆うように層間絶縁膜を形成する。層間絶縁膜に第１のトランジスタの一方のソース／ドレインに達する第１のコンタクトホールを形成する。層間絶縁膜に第２のトランジスタの一方のソース／ドレインに達する第２のコンタクトホールと、層間絶縁膜と窒化膜とを貫通して第２のゲート電極に達する第３のコンタクトホールとを形成する。第１のコンタクトホールを介して第１のトランジスタの一方のソース／ドレインと接続されるようにビット線を形成するとともに第２と第３のコンタクトホール内に延在するように第１と第２の配線を形成する。
【００３８】
素子がさらに微細化されビット線とソース／ドレインとを接続する上記の第１のコンタクトホールをゲート電極に対し自己整合的に形成する場合には、第１のコンタクトホールと、第２および第３のコンタクトホールとを別工程で形成することが好ましい。それは、第１のコンタクトホール形成の際には第１のゲート電極の側壁上の窒化膜で第１のコンタクトホールの一部を規定するのに対し、第３のコンタクトホールは窒化膜を貫通するように形成されるからである。上記のように第１のコンタクトホールと第２および第３のコンタクトホールとを別工程で形成することにより、各々のコンタクトホールの寸法と形状を所望のものとすることができる。そればかりでなく、第１のコンタクトホール内にのみプラグ電極を形成できる。このプラグ電極を形成することにより、表面に厚い金属シリサイドを形成でき、前述のように接合リーク電流特性の悪化を効果的に抑制できる。
【００３９】
上記の第２のトランジスタのソース／ドレインは、高濃度領域を有し、前記第２のトランジスタのソース／ドレインを形成する工程は、高濃度領域の表面に第１の金属シリサイドを形成する工程を含んでもよい。また、上記のビット線を形成する工程は、第１のコンタクトホール内にプラグ電極を形成する工程と、プラグ電極の表面に第２の金属シリサイドを形成する工程と、この第２の金属シリサイド上にビット線を形成する工程とを含んでもよい。
【００４０】
上記のように、第２のトランジスタのソース／ドレインにおける高濃度領域の表面に第１の金属シリサイドを形成することにより、第２のトランジスタのソース／ドレインのシート抵抗を低減できる。また、第１のコンタクトホール内にプラグ電極を形成することにより、上述のように接合リーク電流特性の悪化を抑制できる。
【００４１】
この発明に係る半導体装置の製造方法は、さらに他の局面では、下記の各工程を備える。半導体基板の主表面上に第１と第２のトランジスタの第１と第２のゲート電極を間隔をあけて形成する。第１と第２のゲート電極の側壁を覆うように窒化膜を形成する。第１と第２のゲート電極の両側に、第１の不純物領域を形成する。第１と第２のゲート電極を覆うように層間絶縁膜を形成する。層間絶縁膜に第１のトランジスタの一方の第１の不純物領域と窒化膜とに達するコンタクトホールを形成する。コンタクトホールを通して半導体基板内に不純物を導入することにより第１のトランジスタの一方の第１の不純物領域と重なり第１の不純物領域よりも高濃度の第２の不純物領域を形成する。コンタクトホールを介して第２の不純物領域と電気的に接続されるストレージノードを形成する。
【００４２】
上記のような第２の不純物領域を形成することにより、ストレージノードと接続される側のソース／ドレインの拡散深さを選択的に大きくすることができる。それにより、第２の不純物領域が形成される側のソース／ドレインと接するようにフィールド絶縁膜が形成された場合に、効果的に接合リーク電流を低減することができる。また、第２の不純物領域が形成されない側のソース／ドレインを浅く形成できるので、パンチスルー耐性の劣化を抑制することもできる。
【発明の効果】
【００４３】
以上説明したように、この発明によれば、接合リーク電流を低減できる。それにより、信頼性の高い半導体装置が得られる。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施の形態１におけるＤＲＡＭを示す断面図である。
【図２】図１に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図３】図１に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図４】図１に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図５】図１に示されるＤＲＡＭの製造工程の特徴的な第４工程を示す断面図である。
【図６】図１に示されるＤＲＡＭの製造工程の特徴的な第５工程を示す断面図である。
【図７】図１に示されるＤＲＡＭの製造工程の特徴的な第６工程を示す断面図である。
【図８】図１に示されるＤＲＡＭの製造工程の特徴的な第７工程を示す断面図である。
【図９】実施の形態１の変形例における特徴的な第１工程を示す断面図である。
【図１０】実施の形態１の変形例における特徴的な第２工程を示す断面図である。
【図１１】実施の形態１の他の変形例を示す断面図である。
【図１２】周辺回路部にｐチャネルＭＯＳトランジスタを形成する場合の第１工程を示す断面図である。
【図１３】周辺回路部にｐチャネルＭＯＳトランジスタを形成する場合の第２工程を示す断面図である。
【図１４】この発明の実施の形態２におけるＤＲＡＭを示す断面図である。
【図１５】図１４に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図１６】図１４に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図１７】図１４に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図１８】実施の形態２の変形例におけるＤＲＡＭを示す断面図である。
【図１９】この発明の実施の形態３におけるＤＲＡＭを示す断面図である。
【図２０】実施の形態３におけるＤＲＡＭの特徴的な製造工程を示す断面図である。
【図２１】この発明の実施の形態４におけるＤＲＡＭを示す断面図である。
【図２２】図２１に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図２３】図２１に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図２４】図２１に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図２５】この発明の実施の形態５におけるＤＲＡＭを示す断面図である。
【図２６】図２５に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図２７】図２５に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図２８】図２５に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図２９】図２５に示されるＤＲＡＭの製造工程の特徴的な第４工程を示す断面図である。
【図３０】図２５に示されるＤＲＡＭの製造工程の特徴的な第５工程を示す断面図である。
【図３１】チタンシリサイド膜の形成方法の変形例における第１工程を示す断面図である。
【図３２】チタンシリサイド膜の形成方法の変形例における第２工程を示す断面図である。
【図３３】チタンシリサイド膜の形成方法の他の変形例を示す断面図である。
【図３４】この発明の実施の形態６におけるＤＲＡＭのメモリセル部の平面図である。
【図３５】この発明の実施の形態６におけるＤＲＡＭを示す断面図である。
【図３６】図３５に示されるＤＲＡＭの変形例を示す断面図である。
【図３７】従来のＤＲＡＭの一例を示す断面図である。
【発明を実施するための形態】
【００４５】
以下、図１〜図３６を用いて、この発明の実施の形態について説明する。
（実施の形態１）
まず、図１〜図１３を用いて、この発明の実施の形態１とその変形例とについて説明する。図１は、この発明の実施の形態１におけるＤＲＡＭを示す断面図である。
【００４６】
図１を参照して、ｐ型半導体基板１の主表面にはトレンチが形成され、そのトレンチ内にフィールド絶縁膜２が形成されている。フィールド絶縁膜２下には、分離能力を高めるためのｐ型不純物領域３が形成される。ｐ型不純物領域３上には、トランジスタのしきい値電圧を制御するためのｐ型不純物領域４ａ，４ｂが形成される。メモリセル部内に位置するｐ型不純物領域４ａの不純物濃度は１０17ａｔｏｍｓ／ｃｍ3程度であり、周辺回路部内に位置するｐ型不純物領域４ｂの不純物濃度は１０18ａｔｏｍｓ／ｃｍ3程度である。
【００４７】
ｐ型不純物領域４ａの表面には低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６とで構成されるソース／ドレインが形成される。低濃度ｎ型不純物領域５の濃度は、１０16〜１０19ａｔｏｍｓ／ｃｍ3 程度であり、中濃度ｎ型不純物領域６の濃度は、１０17〜１０20ａｔｏｍｓ／ｃｍ3 程度である。より好ましくは、中濃度ｎ型不純物領域６の濃度は、低濃度ｎ型不純物領域５の濃度の３〜１０倍程度である。
【００４８】
一方、周辺回路部におけるｐ型不純物領域４ｂの表面には、３つの異なる不純物濃度の領域により構成されるソース／ドレインが形成される。具体的には、ソース／ドレインは、低濃度ｎ型不純物領域５と、中濃度ｎ型不純物領域６と、高濃度ｎ型不純物領域７とを備える。高濃度ｎ型不純物領域７の濃度は、１０20〜１０21ａｔｏｍｓ／ｃｍ3 程度である。
【００４９】
上記のソース／ドレインに挟まれるｐ型半導体基板１の主表面上に、メモリセル部内においてはゲート絶縁膜８を介してゲート電極１２が形成され、周辺回路部においてはゲート絶縁膜９を介してゲート電極１２が形成される。ゲート絶縁膜８の厚みは、たとえば１０ｎｍ程度であり、ゲート絶縁膜９の厚みは、たとえば５ｎｍ程度である。このようにメモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きく設定することにより、メモリセル部内におけるｐ型不純物領域４ａの濃度を低くすることが可能となる。それは、ゲート絶縁膜８の厚みを厚くすることによりＭＯＳトランジスタのしきい値電圧を高めることができるからである。上記のようにｐ型不純物領域４ａの濃度を低くすることにより、接合リーク電流を低減することが可能となる。
【００５０】
また、ｐ型不純物領域４ａの濃度を低くすることにより、中濃度ｎ型不純物領域６を形成したとしても接合リークを低減できる。この中濃度ｎ型不純物領域６を形成することにより、中濃度ｎ型不純物領域６とフィールド絶縁膜２との接触部近傍におけるリーク電流を低減することが可能となる。そればかりでなく、メモリセル部内におけるソース／ドレインのシート抵抗をも低減できる。それにより、メモリセル部内において高性能かつ高信頼性のＭＯＳトランジスタが形成される。
【００５１】
周辺回路部においては、ＭＯＳトランジスタのソース／ドレインが高濃度ｎ型不純物領域７を有しているので、しきい値電圧制御用のｐ型不純物領域４ｂの濃度が高濃度であっても、ソース／ドレインのシート抵抗を低減できる。そのため、ＭＯＳトランジスタのパフォーマンスの劣化を抑制できる。さらに、図１に示されるように、高濃度ｎ型不純物領域７の拡散深さが、中濃度ｎ型不純物領域６の拡散深さよりも小さくなっている。それにより、高濃度ｎ型不純物領域７を取囲むように中濃度ｎ型不純物領域６を形成できる。その結果、電界集中を抑制でき、周辺回路部における接合リーク電流をも低減できる。
【００５２】
上記のゲート電極１２上には、ＴＥＯＳ酸化膜１３が形成され、ゲート電極１２の側壁上にはサイドウォール絶縁膜１４が形成される。そして、ゲート電極１２を覆うように層間絶縁膜１５が形成される。層間絶縁膜１５にはコンタクトホール１５ａ，１５ｂが設けられ、コンタクトホール１５ａ内にはビット線１６ａが延在し、コンタクトホール１５ｂ内には配線層１６ｂが延在する。ビット線１６ａと配線層１６ｂは、たとえばＷＳｉとポリシリコンとの積層構造により構成される。
【００５３】
ビット線１６ａと配線層１６ｂとを覆うように層間絶縁膜１７が形成される。層間絶縁膜１７と層間絶縁膜１５とを貫通して中濃度ｎ型不純物領域６に達するようにコンタクトホール１７ａが形成される。コンタクトホール１７ａ内から層間絶縁膜１７上に延在するようにストレージノード１８が形成される。ストレージノード１８を覆うようにキャパシタ絶縁膜１９が形成され、キャパシタ絶縁膜１９上にセルプレート２０が形成される。このセルプレート２０とキャパシタ絶縁膜１９とストレージノード１８によってキャパシタ２１が構成される。
【００５４】
キャパシタ２１を覆うように層間絶縁膜１７上に層間絶縁膜２２が形成される。メモリセル部内に位置する層間絶縁膜２２上には金属配線２４ａが形成される。周辺回路部においては、層間絶縁膜２２と層間絶縁膜１７とを貫通するコンタクトホール２３ａと、ゲート電極１２に達するコンタクトホール２３ｂと、高濃度ｎ型不純物領域７に達するコンタクトホール２３ｃとが形成される。コンタクトホール２３ａ〜２３ｃ内から層間絶縁膜２２上に延在するように金属配線２４ｂ〜２４ｄが形成される。
【００５５】
次に、図２〜図８を用いて、図１に示されるＤＲＡＭの製造方法について説明する。図２〜図８は、図１に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第７工程を示す断面図である。
【００５６】
図２を参照して、ｐ型半導体基板１の主表面にトレンチを形成し、その中にシリコン酸化膜等の絶縁膜を埋込むことによりフィールド絶縁膜２を形成する。その後、イオン注入法等を用いてｐ型不純物領域３，４ａ，４ｂをそれぞれ形成する。その後、熱酸化法等を用いて、全面にシリコン酸化膜２５を形成する。シリコン酸化膜２５の厚みは、７〜８ｎｍ程度である。
【００５７】
次に、図３に示されるように、シリコン酸化膜２５を選択的にエッチングすることにより、周辺回路部に形成されたシリコン酸化膜２５を除去する。その後、再び熱酸化法等を用いて、５ｎｍ程度の厚みのシリコン酸化膜を形成する。それにより、図４に示されるように、メモリセル部においては１０ｎｍ程度の厚みのゲート絶縁膜８を形成し、周辺回路部においては５ｎｍ程度の厚みのゲート絶縁膜９を形成する。
【００５８】
次に、図５を参照して、ポリシリコン膜１０とＷＳｉ膜１１とＴＥＯＳ酸化膜１３とを順次堆積し、それらをパターニングする。それにより、ゲート電極１２が形成される。その後、たとえばリンイオンをドーズ量５×１０12〜５×１０13ａｔｏｍｓ／ｃｍ2 、５〜５０ｋｅＶの条件で半導体基板１中に注入する。それにより、メモリセル部内と周辺回路部内とに低濃度ｎ型不純物領域５を形成する。
【００５９】
次に、図６を参照して、ゲート電極１２の側壁上にサイドウォール絶縁膜１４を形成した後、たとえばリンイオンをドーズ量３×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2 、１０〜１００ｋｅＶの条件で半導体基板１中に注入する。それにより、中濃度ｎ型不純物領域６を、メモリセル部内と周辺回路部内とにそれぞれ形成する。それにより、従来例のように低濃度ｎ型不純物領域５のみでは不十分であったフィールド絶縁膜２の周縁部近傍の領域Ａにおける、ストレスやサイドウォール絶縁膜１４のエッチングの際のダメージに起因するリーク電流を低減することが可能となる。
【００６０】
次に、図７を参照して、周辺回路部にのみ１対の高濃度ｎ型不純物領域７を形成する。このとき、高濃度ｎ型不純物領域７の拡散深さが、中濃度ｎ型不純物領域６の拡散深さよりも小さくなるようにｎ型不純物のドーズ量あるいは注入エネルギを制御する。それにより、図７に示されるように、中濃度ｎ型不純物領域６によって取囲まれる高濃度ｎ型不純物領域７を形成できる。
【００６１】
次に、図８を参照して、半導体基板１の主表面上全面に層間絶縁膜１５を形成し、それにコンタクトホール１５ａ，１５ｂをそれぞれ形成する。その後、ビット線１６ａと配線層１６ｂとを形成する。
【００６２】
次に、ビット線１６ａおよび配線層１６ｂを覆うように層間絶縁膜１７を形成し、メモリセル部内にコンタクトホール１７ａを形成する。そして、ストレージノード１８とキャパシタ絶縁膜１９とセルプレート２０とを順次形成した後、層間絶縁膜２２を形成する。次に、周辺回路部においてコンタクトホール２３ａ〜２３ｃを形成し、金属配線２４ａ〜２４ｄを形成する。以上の工程を経て図１に示されるＤＲＡＭが形成されることとなる。
【００６３】
次に、図９〜図１３を用いて、上記の実施の形態１の変形例について説明する。まず図９と図１０を用いて、ゲート絶縁膜８，９の製造方法の変形例について説明する。上記の実施の形態１では、シリコン酸化膜を二度形成することにより厚みの異なるゲート絶縁膜８，９を形成した。しかし、図９に示されるように、シリコン酸化膜２５をパターニングした後、シリコン窒化酸化膜３３を形成してもよい。このシリコン窒化酸化膜３３は、窒素を含むガスで成膜することにより形成できる。
【００６４】
その後は上記の実施の形態１の場合と同様の工程を経て図１０に示されるように、ゲート絶縁膜８ａを有するＭＯＳトランジスタと、ゲート絶縁膜９ａを有するＭＯＳトランジスタがメモリセル部内と周辺回路部内とにそれぞれ形成される。上記のようにシリコン窒化酸化膜をゲート絶縁膜として採用することにより、信頼性の高いゲート絶縁膜８ａ，９ａが得られる。
【００６５】
次に、図１１を用いて、他の変形例について説明する。図１１に示されるように、本変形例では、しきい値電圧制御用のｐ型不純物領域４ａ１の拡散深さを、周辺回路部におけるｐ型不純物領域４ｂの拡散深さよりも浅くしている。それにより、ｐ型不純物領域４ａ１のピーク濃度をさらに低くすることが可能となる。その結果、接合リーク電流をさらに低減することが可能となる。また、ｐ型不純物領域４ａ１の濃度を低減できることにより、低濃度ｎ型不純物領域５のシート抵抗も低減できる。
【００６６】
さらに、ｐ型不純物領域４ａ１の拡散深さを、中濃度ｎ型不純物領域６の拡散深さよりも小さくすることにより、中濃度ｎ型不純物領域６は、ｐ型不純物領域４ａ１下に位置するさらなる低濃度のｐ型不純物領域内に延在することとなる。それにより、さらに接合リーク電流を低減できる。
【００６７】
なお、しきい値電圧制御用不純物は、ゲート絶縁膜８，９を形成した後や、ゲート電極１２を形成した後に注入してもよい。また、周辺回路部においてゲート絶縁膜の厚みを変えてもよい。周辺回路部においてゲート絶縁膜の厚みを変えることにより、同一チャネル注入量で異なるしきい値電圧のＭＯＳトランジスタを形成することができる。
【００６８】
また、上述の実施の形態１では、周辺回路部にｎチャネルＭＯＳトランジスタを形成する場合について説明を行なったが、周辺回路部におけるｐチャネルＭＯＳトランジスタは次のようにして形成できる。
【００６９】
図１２を参照して、ｎウェル領域２６の表面にｎ型不純物領域２７，２８をそれぞれ形成する。ｎ型不純物領域２８の表面に、上述の実施の形態１の場合と同様の方法で低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６とを形成する。
【００７０】
次に、図１３を参照して、ｐ型の不純物を半導体基板１中に注入することにより、ソース／ドレインとなる１対の高濃度ｐ型不純物領域２９を形成する。
【００７１】
上記のようにしてｐチャネルＭＯＳトランジスタを形成することにより、低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６との形成の際にｐチャネルＭＯＳトランジスタ形成領域を覆うマスクを形成する必要がなくなる。それにより、製造プロセスを簡略化できる。また、図１３に示されるように、高濃度ｐ型不純物領域２９の拡散深さを中濃度ｎ型不純物領域６の拡散深さよりも小さくすることにより、パンチスルー耐性を改善することができる。
【００７２】
（実施の形態２）
次に、図１４〜図１８を用いて、この発明の実施の形態２とその変形例とについて説明する。図１４は、この発明の実施の形態２におけるＤＲＡＭを示す断面図である。
【００７３】
図１４を参照して、本実施の形態２では、メモリセル部内におけるＭＯＳトランジスタのソース／ドレインの一方が低濃度ｎ型不純物領域５のみにより構成され、ソース／ドレインの他方が低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６ａとで構成されている。また、周辺回路部におけるＭＯＳトランジスタのソース／ドレインが、低濃度ｎ型不純物領域５と高濃度ｎ型不純物領域７とで構成されている。それ以外の構造に関しては図１に示される場合と同様である。
【００７４】
図１４に示されるように、ビット線１６ａと接続される側のソース／ドレインを低濃度ｎ型不純物領域５のみにより構成しているので、実施の形態１の場合と比べて接合容量を低減することができるばかりでなく、パンチスルー耐性をも改善できる。さらに、実施の形態１の場合と同様に、領域Ａ近傍におけるリーク電流を低減することも可能となる。
【００７５】
次に、図１５〜図１７を用いて、図１４に示されるＤＲＡＭの製造方法について説明する。図１５〜図１７は、図１４に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第３工程を示す断面図である。
【００７６】
図１５を参照して、実施の形態１と同様の工程を経て低濃度ｎ型不純物領域５までを形成する。その後、サイドウォール絶縁膜１４を形成し、周辺回路部にのみ高濃度ｎ型不純物領域７を形成する。このとき、周辺回路部の高濃度ｎ型不純物領域７は、ヒ素とリンとの両方を注入することにより形成されてもよい。それにより、サイドウォール絶縁膜１４下のソース／ドレインのシート抵抗を低減できる。
【００７７】
次に、図１６に示されるように、実施の形態１の場合と同様の方法でビット線１６ａと配線層１６ｂまでを形成する。そして、ビット線１６ａを覆うように層間絶縁膜１７を形成し、図１７に示すように、コンタクトホール１７ａを形成する。このコンタクトホール１７ａを通して、リンイオンをドーズ量３×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2 、３０〜２００ｋｅＶの条件で注入する。それにより、中濃度ｎ型不純物領域６ａを形成する。その後は実施の形態１の場合と同様の工程を経て図１４に示されるＤＲＡＭが形成されることとなる。
【００７８】
次に、図１８を用いて、本実施の形態２の変形例について説明する。図１８は、本変形例におけるＤＲＡＭを示す断面図である。
【００７９】
図１８を参照して、本変形例では、ｐ型不純物領域４ａ１が、ｐ型不純物領域４ｂよりも浅い位置に形成されている。このとき、ビット線１６ａと接続されるソース／ドレインが低濃度ｎ型不純物領域５のみにより構成されているので、図１１に示される場合よりもさらに接合リーク電流を低減することができる。
【００８０】
（実施の形態３）
次に、図１９と図２０とを用いて、この発明の実施の形態３について説明する。図１９は、この発明の実施の形態３におけるＤＲＡＭを示す断面図である。
【００８１】
図１９を参照して、本実施の形態３では、実施の形態２における中濃度ｎ型不純物領域６ａの下にまで延在するように高濃度ｎ型不純物領域７ａが形成されている。この高濃度ｎ型不純物領域７ａの濃度は、１０18〜１０20ａｔｏｍｓ／ｃｍ3 程度であり、中濃度ｎ型不純物領域６ａの濃度よりも高くなるように設定される。また、高濃度ｎ型不純物領域７ａは、フィールド絶縁膜２の底部にまで達するように形成される。
【００８２】
上記のような高濃度ｎ型不純物領域７ａを設けることにより、図１９における領域Ｂ近傍におけるリーク電流をも低減することが可能となる。それにより、上述の実施の形態２の場合よりもさらにリーク電流を低減することが可能となる。
【００８３】
次に、図２０を用いて、図１９に示されるＤＲＡＭの製造方法について説明する。図２０は、図１９に示されるＤＲＡＭの製造工程中の特徴的な工程を示す断面図である。
【００８４】
図２０を参照して、上述の実施の形態２の場合と同様の工程を経て中濃度ｎ型不純物領域６ａまでを形成する。その後、コンタクトホール１７ａを通してリンイオンをドーズ量３×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2 、３０〜２００ｋｅＶの条件で注入する。それにより、中濃度ｎ型不純物領域６ａ下に延在する高濃度ｎ型不純物領域７ａが形成される。それ以降は実施の形態１の場合と同様の工程を経て図１９に示されるＤＲＡＭが形成される。
【００８５】
（実施の形態４）
次に、図２１〜図２４を用いて、この発明の実施の形態４について説明する。図２１は、この発明の実施の形態４におけるＤＲＡＭを示す断面図である。
【００８６】
図２１を参照して、本実施の形態４では、ゲート電極１２を覆うように薄いシリコン酸化膜３１が形成され、その上にシリコン窒化膜３０が形成されている。そして、ビット線１６ａ１が、Ｗ／ＴｉＮ／Ｔｉ等のメタルにより構成されている。また、ビット線１６ａ１と中濃度ｎ型不純物領域６との間にはチタンシリサイド膜３２が形成されている。
【００８７】
周辺回路部では、ビット線１６ａ１と同様の材質からなる配線層１６ｂ１，１６ｃがそれぞれ形成される。そして、配線層１６ｂ１と高濃度ｎ型不純物領域７との間にもチタンシリサイド膜３２が形成される。また、金属配線２４ｃは、配線層１６ｃを介してゲート電極１２と接続される。それ以下の構造に関しては、図１に示される場合と同様である。
【００８８】
本実施の形態４では、図２１に示されるように、ゲート電極１２を覆うようにシリコン窒化膜３０が形成されている。このシリコン窒化膜３０は、ビット線１６ａ１と中濃度ｎ型不純物領域６との接続のためのコンタクトホール１５ａ１を自己整合的に形成するためのものである。このようなシリコン窒化膜３０を設けることにより、さらなる微細化に対応できる。
【００８９】
また、ビット線１６ａ１あるいは配線層１６ｂ１とソース／ドレインとのコンタクト部にチタンシリサイド膜３２を形成することにより、コンタクト抵抗を安定化することができる。このとき、チタンシリサイド膜３２を、中濃度ｎ型不純物領域６の表面あるいは高濃度ｎ型不純物領域７の表面上に形成することにより、低濃度不純物領域の表面にチタンシリサイド膜３２を形成する場合と比べてリーク電流を低減することが可能となる。
【００９０】
次に、図２２〜図２４を用いて、図２１に示されるＤＲＡＭの製造方法について説明する。図２２〜図２４は、図２１に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第３工程を示す断面図である。
【００９１】
図２２を参照して、実施の形態１と同様の工程を経てゲート絶縁膜８，９までを形成する。そして、ポリシリコン膜、ＷＳｉ膜、シリコン酸化膜およびシリコン窒化膜を順次堆積し、これらをパターニングする。その後、実施の形態１の場合と同様の方法で低濃度ｎ型不純物領域５を形成する。次に、ゲート電極１２の側壁上にシリコン酸化膜３１を形成し、その上にシリコン窒化膜を形成する。それにより、図２２に示されるシリコン窒化膜３０が形成される。そして、このシリコン窒化膜３０をマスクとして用いて、実施の形態１の場合と同様の方法で中濃度ｎ型不純物領域６と高濃度ｎ型不純物領域７とを形成する。その後、層間絶縁膜１５を形成し、メモリセル部内にのみコンタクトホール１５ａ１を形成する。
【００９２】
次に、図２３を参照して、周辺回路部にコンタクトホール１５ｂ，１５ｃをそれぞれ形成する。このように、メモリセル部におけるコンタクトホール１５ａ１と周辺回路部におけるコンタクトホール１５ｂ，１５ｃを別工程で形成することにより、自己整合的に形成されるコンタクトホール１５ａ１と、コンタクトホール１５ｃの寸法と形状をよりよく制御できる。
【００９３】
次に、図２４を参照して、チタン膜と、ＴｉＮ膜と、Ｗ膜とを順次形成し、熱処理を施す。それにより、半導体基板１と接する部分にチタンシリサイド膜３２が形成される。その後、上記の積層構造をパターニングする。それにより、ビット線１６ａ１と、配線層１６ｂ１，１６ｃとが形成される。それ以降は実施の形態１の場合と同様の工程を経て図２２に示されるＤＲＡＭが形成されることとなる。なお、ビット線１６ａ１直下に位置する中濃度ｎ型不純物領域６の代わりに、中濃度ｎ型不純物領域６ａを形成してもよい。
【００９４】
（実施の形態５）
図２５〜図３３を用いて、この発明の実施の形態５とその変形例とについて説明する。図２５は、この発明の実施の形態５におけるＤＲＡＭを示す断面図である。
【００９５】
図２５を参照して、本実施の形態５では、コンタクトホール１５ａ内にポリシリコンプラグ３６が形成され、このポリシリコンプラグ３６上にチタンシリサイド膜３７を介してビット線１６ａ２が形成されている。ビット線１６ａ２は、ビット線１６ａ１と同様の材質からなる。
【００９６】
他方、周辺回路部では、高濃度ｎ型不純物領域７の表面にチタンシリサイド膜３５が形成されている。そして、金属配線２４ｃが直接ゲート電極１２と接続されている。それ以外の構造に関しては図２１に示される場合と同様である。
【００９７】
上記のようにポリシリコンプラグ３６上にチタンシリサイド膜３７を形成することにより、図２１に示されるチタンシリサイド膜３２の場合よりも厚いチタンシリサイド膜を形成できる。それは、通常チタンシリサイド膜３２を形成するためのチタン膜がスパッタリング法により形成されるため、コンタクトホール１５ａ１底部において厚く形成するのが困難だからである。また、周辺回路部においても、同様の理由でチタンシリサイド膜３５の厚みを実施の形態４の場合よりも厚く形成できる。上記のようにチタンシリサイド膜３５，３７を厚く形成することにより、後の工程で８００℃程度以上の熱処理を行なった場合にチタンシリサイド膜が凝集して接合リーク電流が増大することやコンタクト抵抗が増大することを効果的に抑制することが可能となる。
【００９８】
なお、図２５において、ポリシリコンプラグ３６直下の中濃度ｎ型不純物領域６を省略してもよい。また、実施の形態４および本実施の形態５ではチタンシリサイド膜を用いたが、コバルトシリサイドのような他の金属シリサイド膜を用いてもよい。
【００９９】
次に、図２６〜図３０を用いて、図２５に示されるＤＲＡＭの製造方法について説明する。図２６〜図３０は、図２５に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第５工程を示す断面図である。
【０１００】
図２６を参照して、実施の形態４の場合と同様の工程を経て高濃度ｎ型不純物領域７までを形成する。このとき、メモリセル部内における中濃度ｎ型不純物領域６の表面を覆うようにシリコン酸化膜３１を残余させておく。それにより、シリコン窒化膜３０のエッチングの際のダメージが半導体基板１に加わるのを阻止できる。
【０１０１】
次に、図２７に示されるように、スパッタリング法等を用いて、全面にチタン膜３４を形成する。このとき、メモリセル部内においては中濃度ｎ型不純物領域６を覆うようにシリコン酸化膜３１が形成されているので、メモリセル部内における中濃度ｎ型不純物領域６とチタン膜３４とは接触しない。他方、周辺回路部においては、高濃度ｎ型不純物領域７とチタン膜３４とは接触する。この状態ではチタン膜３４にランプアニール処理が施される。
【０１０２】
次に、図２８を参照して、上記のランプアニール処理により、周辺回路部における高濃度ｎ型不純物領域７の表面に自己整合的にチタンシリサイド膜３５が形成される。
【０１０３】
次に、図２９を参照して、層間絶縁膜１５を形成した後メモリセル部内にコンタクトホール１５ａを形成する。このコンタクトホール１５ａ内にポリシリコンプラグ３６を形成する。その後、周辺回路部にコンタクトホール１５ｂを形成する。
【０１０４】
次に、ポリシリコンプラグ３６の表面にチタンシリサイド膜３７を形成し、その上に実施の形態４の場合と同様の方法でビット線１６ａ２と配線層１６ｂ１とを形成する。それ以降は実施の形態１と同様の工程を経て図２５に示されるＤＲＡＭが形成される。
【０１０５】
次に、図３１〜図３３を用いて、上記の実施の形態５の変形例について説明する。図３１〜図３３は、本変形例における特徴的な工程を示す断面図である。まず図３１を参照して、本変形例では、メモリセル部内のゲート電極１２間に位置する半導体基板１の表面上にシリコン窒化膜３０を残余させている。この状態で、中濃度ｎ型不純物領域６が形成されることとなる。それにより、周辺回路部では、メモリセル部内におけるものよりも拡散深さの大きい中濃度ｎ型不純物領域６ｂが形成される。このように深い位置に中濃度ｎ型不純物領域６ｂを設けることにより、後の工程で形成される高濃度ｎ型不純物領域７が中濃度ｎ型不純物領域６ｂを突き抜けるのを効果的に抑制できる。また、図２６に示される場合と同様に、メモリセル部内における半導体基板の表面にエッチングダメージが入るのを効果的に抑制できる。
【０１０６】
次に、図３２を参照して、高濃度ｎ型不純物領域７を周辺回路部に形成した後、全面にチタン膜３４を形成する。この状態でチタン膜３４にランプアニール処理を施す。それにより、チタンシリサイド膜３５が形成される。
【０１０７】
なお、図３３に示すように、全面にチタン膜３４を形成した後、メモリセル部におけるチタン膜３４を選択的に除去した後上記ランプアニール処理を施してもよい。この場合にも、高濃度ｎ型不純物領域７の表面上に選択的にチタンシリサイド膜３５を形成できる。
【０１０８】
（実施の形態６）
次に、図３４〜図３６を用いて、この発明の実施の形態６について説明する。図３４は、この発明の実施の形態６におけるＤＲＡＭのメモリセル部の平面図である。図３５は、本実施の形態６におけるＤＲＡＭを示す断面図である。なお、図３５のメモリセル部の断面図は、図３４のＡ−Ａ′線に沿う断面を示している。
【０１０９】
本実施の形態６では、ストレージノード１８と中濃度ｎ型不純物領域６ａとを接続するためのコンタクトホール１７ａ１が、その両側に位置するシリコン窒化膜３０に達するように形成されている。そして、ＣＦ4＋Ｏ2ガス等を用いてゲート電極１２の側壁上のシリコン窒化膜３０がエッチングされる。それに伴い、中濃度ｎ型不純物領域６ａに連なる低濃度ｎ型不純物領域５の幅Ｗを小さくできる。それにより、ソース／ドレインのシート抵抗を低減でき、トランジスタ特性劣化が抑制される。
【０１１０】
一方、コンタクトホール１７ａ１は、図３４と図３５に示すように、フィールド絶縁膜２にまで達するように形成されるが、中濃度ｎ型不純物領域６ａが形成されるので、前述の領域Ａにおけるストレスやコンタクトホール１７ａ１形成の際のエッチングダメージによるフィールド絶縁膜２の周縁部近傍におけるリーク電流を低減することが可能となる。なお、コンタクトホール１７ａ１の形成の際に半導体基板１の主表面にエッチングダメージが加わったとしても、たとえばＣＦ4＋Ｏ2ガスにより半導体基板１の主表面を薄く削ることによりエッチングダメージを低減することは可能である。
【０１１１】
次に、図３６を用いて、本実施の形態６の変形例について説明する。図３６は、実施の形態６の変形例におけるＤＲＡＭを示す断面図である。
【０１１２】
図３６を参照して、本変形例では、コンタクトホール１７ａ１の形成の際にフィールド絶縁膜２の一部をエッチングしている。それにより、フィールド絶縁膜２に凹部３８を形成している。このようにフィールド絶縁膜２の周縁部の一部を除去することにより、フィールド絶縁膜２の形成により生じるストレスに起因するリーク電流を低減することが可能となる。そればかりでなく、ストレージノードと中濃度ｎ型不純物領域６ａとの接触面積を増大させることができるので、コンタクト抵抗をも改善できる。
【０１１３】
以上のようにこの発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１４】
１  ｐ型半導体基板、２  フィールド絶縁膜、３，４ａ，４ａ１，４ｂ  ｐ型不純物領域、６，６ａ，６ｂ  中濃度ｎ型不純物領域、５  低濃度ｎ型不純物領域、７，７ａ  高濃度ｎ型不純物領域、８，９，８ａ，８ｂ，９ａ  ゲート絶縁膜、１０  ポリシリコン膜、１１  ＷＳｉ膜、１２  ゲート電極、１３  ＴＥＯＳ酸化膜、１４  サイドウォール絶縁膜、１５，１７，２２  層間絶縁膜、１５ａ，１５ｂ，１５ｃ，１５ａ１，１７ａ，２３ａ，２３ｂ，２３ｂ１，２３ｃ  コンタクトホール、１６ａ，１６ａ１，１６ａ２  ビット線、１６ｂ，１６ｂ１，１６ｃ  配線層、１８  ストレージノード、１９  キャパシタ絶縁膜、２０  セルプレート、２１  キャパシタ、２４ａ〜２４ｄ  金属配線、３０  シリコン窒化膜、３２，３５，３７  チタンシリサイド膜、３３  シリコン窒化酸化膜、３４  チタン膜、３６  ポリシリコンプラグ、３８  凹部、３９  素子形成領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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