(57)【要約】【課題】誤動作しないＥＳＤ保護回路を提供する。【解決手段】出力端と、低電圧端と、高電圧端と、前記出力端と前記低電圧端との間に接続された第１のトランジスタと、前記第１のトランジスタの制御電極と前記高電圧端との間に接続され、過電圧によりブレークダウンする第１のツェナーダイオードと、前記出力端と前記高電圧端との間に接続され、前記出力端に過電圧が印加されたとき前記高電圧端に電流を流す第１のダイオードと、を備えたことを特徴とするＥＳＤ保護回路が提供される。【選択図】図１
2010225930.tif 000002
【特許請求の範囲】
【請求項１】
出力端と、
低電圧端と、
高電圧端と、
前記出力端と前記低電圧端との間に接続された第１のトランジスタと、
前記第１のトランジスタの制御電極と前記高電圧端との間に接続され、過電圧によりブレークダウンする第１のツェナーダイオードと、
前記出力端と前記高電圧端との間に接続され、前記出力端に過電圧が印加されたとき前記高電圧端に電流を流す第１のダイオードと、
を備えたことを特徴とするＥＳＤ保護回路。
【請求項２】
前記出力端と前記高電圧端との間に接続された前記第１のトランジスタと導電型が同じ第２のトランジスタをさらに備えたことを特徴とする請求項１記載のＥＳＤ保護回路。
【請求項３】
前記第１のダイオードは前記第２のトランジスタの寄生ダイオードであることを特徴とする請求項２記載のＥＳＤ保護回路。
【請求項４】
前記出力端と前記高電圧端との間に接続された前記第１のトランジスタと導電型が異なる第３のトランジスタと、
前記第３のトランジスタの制御電極と前記低電圧端との間に接続され、過電圧によりブレークダウンする第２のツェナーダイオードと、
をさらに備えたことを特徴とする請求項１記載のＥＳＤ保護回路。
【請求項５】
前記第１のダイオードは前記第３のトランジスタの寄生ダイオードであることを特徴とする請求項４記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護回路に関し、特に出力回路のＥＳＤ保護回路に関する。
【背景技術】
【０００２】
パワーエレクトロニクス用途にＭＯＳＦＥＴやＩＧＢＴなどのデバイスが用いられている。これらのデバイスにおいては、静電気や誘導性負荷などによるサージ電圧からデバイスを保護するための保護回路が必要とされる。
例えば、サージ耐量を向上したサージ保護回路が提案されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−７７５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、誤動作しないＥＳＤ保護回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、出力端と、低電圧端と、高電圧端と、前記出力端と前記低電圧端との間に接続された第１のトランジスタと、前記第１のトランジスタの制御電極と前記高電圧端との間に接続され、過電圧によりブレークダウンする第１のツェナーダイオードと、前記出力端と前記高電圧端との間に接続され、前記出力端に過電圧が印加されたとき前記高電圧端に電流を流す第１のダイオードと、を備えたことを特徴とするＥＳＤ保護回路が提供される。
【発明の効果】
【０００６】
本発明によれば、誤動作しないＥＳＤ保護回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係るＥＳＤ保護回路の構成を例示する回路図である。
【図２】比較例のＥＳＤ保護回路の回路図である。
【図３】本発明の実施形態に係るＥＳＤ保護回路の他の構成を例示する回路図である。
【図４】本発明の実施形態に係るＥＳＤ保護回路の他の構成を例示する回路図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施形態）
図１は、本発明の実施形態に係るＥＳＤ保護回路の構成を例示する回路図である。
図１に表したように、本実施例のＥＳＤ保護回路２０ａは、第１のトランジスタ２、第１のツェナーダイオード３、ツェナーダイオード４、第１のダイオード６を備える（図中破線で囲んだ部分）。なお、ツェナーダイオード４は、第１のトランジスタ２のゲート保護用であり、ＥＳＤ保護回路に必須のものではない。
【００１０】
本実施例の保護回路２０ａは、例えば、インバータを構成するパワートランジスタをドライブする用途に使用されるフォトカプラなどに用いることができる。
また、図１に表した半導体装置９０ａは、本実施例のＥＳＤ保護回路２０ａと出力トランジスタ制御回路ブロック１０と負荷１とを、同じ半導体基板に形成して１チップ化した構造を備える。なお、本実施例においては、負荷１が半導体装置９０ａに含まれている場合を例示しているが、半導体装置９０ａの外部に負荷１を接続する構成も可能である。
【００１１】
本実施例のＥＳＤ保護回路２０ａにおいては、第１のトランジスタ２がＮＭＯＳＦＥＴであり、また高電圧端が電源ＶＣＣ、低電圧端が接地ＧＮＤの場合を例示している。
第１のトランジスタ２のソースが接地ＧＮＤ（低電圧端）に、ドレインが出力端ＶＯに接続されている。また、ドレインは、負荷１を介して電源ＶＣＣ（高電圧端）に接続されている。また第１のダイオード６のアノードが出力端ＶＯに、カソードが電源ＶＣＣに接続され、出力端ＶＯ・接地ＧＮＤ間に過電圧が印加されたとき電源ＶＣＣに電流を流す。
【００１２】
第１のトランジスタ２のゲート（第１のトランジスタの制御電極）と電源ＶＣＣとの間に、第１のツェナーダイオード３が接続されている。また、ゲートと接地ＧＮＤとの間に、ツェナーダイオード４が、接続されている。第１のツェナーダイオード３及びツェナーダイオード４は、それぞれ過電圧によりブレークダウンする。
【００１３】
また、第１のトランジスタ２のゲート（第１のトランジスタの制御電極）は、出力トランジスタ制御回路ブロック１０からの出力に接続され、出力トランジスタ制御回路ブロック１０の動作中は、その出力が第１のトランジスタ２を介して出力端ＶＯに出力される。すなわち、ＥＳＤ保護回路２０ａは、半導体装置９０ａの出力回路となっている。
【００１４】
本実施例のＥＳＤ保護回路２０ａにおいては、組み立て中または回路が動作していない場合に、例えば、静電気などにより出力端ＶＯと接地ＧＮＤとの間に過電圧がかかる場合がある。このとき、第１のダイオード６を通り、クランプ用の第１のツェナーダイオード３がブレークダウンし、第１のトランジスタ２のゲート・ソース間電圧が第１のトランジスタ２の閾値電圧を超える。そして、第１のトランジスタ２がオン状態となり、出力端ＶＯから第１のトランジスタ２を介して電流が流れＥＳＤ保護動作が行われる。
また、ツェナーダイオード４は、過電圧がかかるとブレークダウンし、第１のトランジスタ２のゲート（第１のトランジスタの制御電極）を保護する。
【００１５】
なお、本実施例においては、第１のツェナーダイオード３が、３つのツェナーダイオード３１ａ、３１ｂ、３１ｃの直列接続により構成される場合を例示している。しかし、第１のツェナーダイオード３のブレークダウンする電圧が、電源ＶＣＣの最大定格電源電圧−第１のトランジスタ２がオンするゲート・ソース間電圧より大きく、保護動作開始電圧−第１のダイオード６の順電圧−第１のトランジスタ２がオンするゲート・ソース間電圧より小さければよく、１以上任意数のツェナーダイオードを直列接続して構成することもできる。
【００１６】
また、本実施例においては、ツェナーダイオード４が、３つのツェナーダイオード４１ａ、４１ｂ、４１ｃの直列接続により構成される場合を例示している。しかし、ツェナーダイオード４のブレークダウンする電圧が、第１のトランジスタ２のゲート・ソース間の耐圧より小さければよく、１以上任意数のツェナーダイオードを有する場合も本発明に含まれる。なお、第１のトランジスタ２がｎｐｎバイポーラトランジスタの場合は、なくても良い。
【００１７】
また、本実施例においては、高電圧端が電源ＶＣＣ、低電圧端が接地ＧＮＤの場合を例示しているが、本発明はこれに限定されるものではない。すなわち、高電圧端の電位が低電圧端の電位より高ければよく、例えば、高電圧端が接地ＧＮＤ、低電圧端がマイナス電源の場合も含まれる。
【００１８】
図２は、比較例のＥＳＤ保護回路の回路図である。
図２に表したように、比較例のＥＳＤ保護回路１２０においては、第１のダイオード６が無いこと及びツェナーダイオード１３０が出力端ＶＯと第１のトランジスタ２のゲートとの間に接続されている点が本実施例のＥＳＤ保護回路２０ａと異なる。
【００１９】
比較例のＥＳＤ保護回路１２０において、出力端ＶＯと接地ＧＮＤとの間に過電圧が印加された場合、ツェナーダイオード１３０がブレークダウンし、トランジスタ２が動作することで保護動作を行う。
【００２０】
しかし、比較例のＥＳＤ保護回路１２０では、出力端ＶＯのような回路動作中に激しく電圧変動する端子を保護する場合、電圧変動の影響を受け誤って回路動作中に保護動作をしてしまう恐れがある。例えば、出力端ＶＯの電圧変動が、ツェナーダイオード１３０の寄生容量を介してトランジスタ２のゲートに伝達され、トランジスタ２が誤オンする場合がある。
【００２１】
また、出力端ＶＯに誘導性負荷が接続された場合や、出力端ＶＯの配線の寄生インダクタなどにより、回路動作中の出力端ＶＯに過電圧が印加され、ツェナーダイオード１３０がブレークダウンする恐れがある。このとき、トランジスタ２が誤オンする場合がある。このようにトランジスタ２が誤オンの状態となることにより、誤って保護動作をしてしまう恐れがある。
【００２２】
このように、比較例のＥＳＤ保護回路１２０においては、出力トランジスタ制御回路ブロック１０が動作していないときに、静電気などの過電圧から出力端ＶＯを保護するＥＳＤ保護回路が、出力トランジスタ制御回路ブロック１０の動作中に誤って保護動作をしてしまう恐れがある。
【００２３】
これに対して、本実施例のＥＳＤ保護回路２０ａにおいては、出力トランジスタ制御回路ブロック１０の動作中に出力端ＶＯの電圧が変動しても第１のトランジスタ２をオンさせるための第１のツェナーダイオード３は電源ＶＣＣに接続されており安定している。このため、出力端ＶＯの電圧変動が第１のツェナーダイオード３の寄生容量を介して第１のトランジスタ２のゲートに伝達されることはなく、回路動作中に第１のトランジスタ２が誤オンする恐れはない。
このように、本実施例のＥＳＤ保護回路２０ａによれば、誤動作しないＥＳＤ保護回路が提供される。
【００２４】
図３は、本発明の実施形態に係るＥＳＤ保護回路の他の構成を例示する回路図である。
図３に表したように、本実施例のＥＳＤ保護回路２０ｂは、第１のトランジスタ２、第１のツェナーダイオード３、ツェナーダイオード４、第１のダイオード６ａ、第２のトランジスタ１ａ、ツェナーダイオード５を備える（図中破線で囲んだ部分）。
また、図３に表した半導体装置９０ｂは、本実施例のＥＳＤ保護回路２０ｂと出力トランジスタ制御回路ブロック１０とを、同じ半導体基板に形成して１チップ化した構造を備える。
【００２５】
すなわち、本実施例のＥＳＤ保護回路２０ｂは、図１に表したＥＳＤ保護回路２０ａにおける負荷１を第２のトランジスタ１ａに変更し、さらに第２のトランジスタ１ａのゲートを保護するツェナーダイオード５を追加した構造を備える。なお、ツェナーダイオード５は、第２のトランジスタ１ａのゲート保護用であり、ＥＳＤ保護回路に必須のものではない。
【００２６】
また、本実施例のＥＳＤ保護回路２０ｂにおいては、第１のトランジスタ２及び第２のトランジスタ１ａがともにＮＭＯＳＦＥＴであり、また高電圧端が電源ＶＣＣ、低電圧端が接地ＧＮＤの場合を例示している。
【００２７】
なお、第１のダイオード６は、図１に表したＥＳＤ保護回路２０ａのように、第２のトランジスタ１ａと並列に設けてもよいが、本実施例においては、第１のダイオード６として第２のトランジスタ１ａの寄生ダイオード６ａによる構成を例示している。これにより、チップ面積を削減することができる。
【００２８】
また、本実施例においては、ツェナーダイオード５が、３つのツェナーダイオード５１ａ、５１ｂ、５１ｃの直列接続により構成される場合を例示している。しかし、ツェナーダイオード５のブレークダウンする電圧が、第２のトランジスタ１ａのゲート・ソース間の耐圧より小さければよく、１以上任意数のツェナーダイオードを直列接続して構成することもできる。なお、第２のトランジスタ１ａがｎｐｎバイポーラトランジスタの場合はなくても良い。
【００２９】
図３に表したＥＳＤ保護回路２０ｂにおいては、第１のトランジスタ２及び第２のトランジスタ１ａは、いわゆるトーテンポール形式であり、同一導電型のトランジスタを２つ直列接続した構造を備える。
本実施例のＥＳＤ保護回路２０ｂにおいて、組み立て中または回路が動作していないとき、例えば、静電気などにより出力端ＶＯと接地ＧＮＤとの間に過電圧がかかると、第１のダイオード６を通り、クランプ用の第１のツェナーダイオード３がブレークダウンする。これにより、第１のトランジスタ２がオン状態となり、出力端ＶＯから第１のトランジスタ２を介して電流が流れＥＳＤ保護動作が行われる。
【００３０】
また、ＥＳＤ保護回路２０ｂにおいては、出力トランジスタ制御回路ブロック１０の動作中に出力端ＶＯの電圧が変動しても第１のトランジスタ２をオンさせるための第１のツェナーダイオード３は電源ＶＣＣに接続されており安定している。このため、出力端ＶＯの電圧変動が第１のツェナーダイオード３の寄生容量を介して第１のトランジスタ２のゲートに伝達されることはなく、回路動作中に第１トランジスタ２が誤オンする恐れはない。
【００３１】
このように、本実施例のＥＳＤ保護回路２０ｂによれば、誤動作しないＥＳＤ保護回路が提供される。
なお、本実施例においては、第１のトランジスタ２と第２のトランジスタ１ａとがともにＮＭＯＳＦＥＴの場合を例示しているが、ともにＰＭＯＳＦＥＴとすることもできる。
【００３２】
図４は、本発明の実施形態に係るＥＳＤ保護回路の他の構成を例示する回路図である。
図４に表したように、本実施例のＥＳＤ保護回路２０ｃは、第１のトランジスタ２、第１のツェナーダイオード３、ツェナーダイオード４、第１のダイオード６ｂ、第３のトランジスタ１ｂ、ツェナーダイオード７、第２のツェナーダイオード８、ダイオード７ａを備える（図中破線で囲んだ部分）。
また、図４に表した半導体装置９０ｃは、本実施例のＥＳＤ保護回路２０ｃと出力トランジスタ制御回路ブロック１０とを、同じ半導体基板に形成して１チップ化した構造を備える。
【００３３】
すなわち、本実施例のＥＳＤ保護回路２０ｃは、図３に表したＥＳＤ保護回路２０ｂにおける第２のトランジスタ１ａを第１のトランジスタ２と導電型の異なる第３のトランジスタ１ｂに変更した構成を備える。さらに第３のトランジスタ１ｂのゲート（第３のトランジスタの制御電極）と電源ＶＣＣ（高電圧端）との間に接続され、過電圧によりブレークダウンするツェナーダイオード７と、第３のトランジスタ１ｂのゲート（第３のトランジスタの制御電極）と接地ＧＮＤ（低電圧端）との間に接続され、過電圧によりブレークダウンする第２のツェナーダイオード８とを備える。
【００３４】
なお、第１のダイオード６は、図１に表したＥＳＤ保護回路２０ａのように、第３のトランジスタ１ｂと並列に設けてもよいが、本実施例においても、第１のダイオード６として第３のトランジスタ１ｂの寄生ダイオード６ｂによる構成を例示している。これにより、チップ面積を削減することができる。
【００３５】
同様に、ダイオード７ａは、図１に表したＥＳＤ保護回路２０ａのように、第１のトランジスタ２と並列に設けてもよいが、本実施例においても、ダイオード７ａとして第１のトランジスタ２の寄生ダイオード７ａによる構成を例示している。これにより、チップ面積を削減することができる。
【００３６】
また、本実施例においては、第１のトランジスタ２がＮＭＯＳＦＥＴ、第３のトランジスタ１ｂがＰＭＯＳＦＥＴの構成を例示している。さらに、本実施例においては、ツェナーダイオード７が、３つのツェナーダイオード７１ａ、７１ｂ、７１ｃの直列接続により構成される場合を例示している。しかし、ツェナーダイオード７のブレークダウンする電圧が、第３のトランジスタ１ｂのゲート・ソース間の耐圧より小さければよく、１以上任意数のツェナーダイオードを直列接続して構成することもできる。なお、第３のトランジスタ１ｂがｐｎｐバイポーラトランジスタの場合は、なくても良い。
【００３７】
また、本実施例においては、第２のツェナーダイオード８が、３つのツェナーダイオード８１ａ、８１ｂ、８１ｃの直列接続により構成される場合を例示している。しかし、第２のツェナーダイオード８のブレークダウンする電圧が、電源ＶＣＣの最大定格電源電圧−第３のトランジスタ１ｂがオンするゲート・ソース間電圧より大きく、保護動作開始電圧−ダイオード７ａの順電圧−第３のトランジスタ１ｂがオンするゲート・ソース間電圧より小さければよく、１以上任意数のツェナーダイオードを有する場合も本発明に含まれる。
【００３８】
図４に表したＥＳＤ保護回路２０ｃにおいては、第１のトランジスタ２がＮＭＯＳＦＥＴ、第３のトランジスタ１ｂがＰＭＯＳＦＥＴのＣＭＯＳであり、異なる導電型のトランジスタを２つ直列接続した構造を備える。
【００３９】
組み立て中または回路が動作していないとき、例えば、静電気などにより出力端ＶＯと接地ＧＮＤとの間に過電圧がかかると、第１のダイオード６ｂ通り、クランプ用の第１のツェナーダイオード３がブレークダウンし、第１のトランジスタ２のゲート−ソース間電圧がトランジスタの動作閾値を超える。これにより、第１のトランジスタ２がオン状態となり、出力端ＶＯから第１のトランジスタ２を介して電流が流れＥＳＤ保護動作が行われる。また、出力端ＶＯから第３のトランジスタ１ｂを貸して電源ＶＣＣに電流が流れる。
【００４０】
また、電源ＶＣＣと接地ＧＮＤとの間に過電圧がかかる場合も、第１及び第２のツェナーダイオード３、８がそれぞれブレークダウンする。これにより、第１及び第３のトランジスタ２、１ｂがそれぞれオン状態となり、第１及び第３のトランジスタ２、１ｂを介して電流が流れＥＳＤ保護動作が行われる。
【００４１】
また、ＥＳＤ保護回路２０ｃにおいては、出力トランジスタ制御回路ブロック１０の動作中に出力端ＶＯの電圧が変動しても第１のトランジスタ２をオンさせるための第１のツェナーダイオード３は電源ＶＣＣに接続されており安定している。このため、出力端ＶＯの電圧変動が第１のツェナーダイオード３の寄生容量を介して第１のトランジスタ２のゲートに伝達されることはなく、回路動作中に第１トランジスタ２が誤オンする恐れはない。
【００４２】
同様に、ＥＳＤ保護回路２０ｃにおいては、出力トランジスタ制御回路ブロック１０の動作中に出力端ＶＯの電圧が変動しても第３のトランジスタ１ｂをオンさせるための第２のツェナーダイオード８は接地ＧＮＤに接続されており安定している。このため、出力端ＶＯの電圧変動が第２のツェナーダイオード８の寄生容量を介して第３のトランジスタ１ｂのゲートに伝達されることはなく、回路動作中に第３トランジスタ１ｂが誤オンする恐れはない。
このように、本実施例のＥＳＤ保護回路２０ｃによれば、誤動作しないＥＳＤ保護回路が提供される。
【００４３】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、ＥＳＤ保護回路を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００４４】
その他、本発明の実施形態として上述したＥＳＤ保護回路を基にして、当業者が適宜設計変更して実施し得る全てのＥＳＤ保護回路も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００４５】
１  負荷
１ａ  第２のトランジスタ
１ｂ  第３のトランジスタ
２  第１のトランジスタ
３、４、５、７  ツェナーダイオード
６、６ａ、６ｂ  第１のダイオード
７ａ  ダイオード
８  第２のツェナーダイオード
１０  出力トランジスタ制御回路ブロック
２０ａ、２０ｂ、２０ｃ、１２０  ＥＳＤ保護回路
３１ａ〜３１ｃ、４１ａ〜４１ｃ、５１ａ〜５１ｃ、７１ａ〜７１ｃ、８１ａ〜８１ｃ、１３０  ツェナーダイオード
９０ａ、９０ｂ、９０ｃ  半導体回路
ＶＯ  出力端
ＶＣＣ  電源（高電圧端）
ＧＮＤ  接地（低電圧端）
【図１】
2010225930.tif 000003
【図２】
2010225930.tif 000004
【図３】
2010225930.tif 000005
【図４】
2010225930.tif 000006