(57)【要約】【課題】銅層形成の下地となるシード層のオーバーハングが抑制された半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板の上方に、絶縁膜を形成する工程と、絶縁膜に凹部を形成する工程と、凹部の内面に、バリアメタル層を形成する工程と、バリアメタル層上に、ＲｕとＣｕを含むシード層を形成する工程と、シード層上に銅層を形成する工程とを有する。【選択図】図２−１
2010177538.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に、絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部の内面に、バリアメタル層を形成する工程と、
前記バリアメタル層上に、ＲｕとＣｕを含むシード層を形成する工程と、
前記シード層上に銅層を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記シード層を形成する工程は、Ｃｕ含有率が２％〜７０％のシード層を形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シード層を形成する工程は、スパッタリングでシード層を形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記銅層を形成する工程は、めっきで銅層を形成する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記バリアメタル層を形成する工程は、非晶質のＲｕでバリアメタル層を形成する請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、銅配線を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の銅多層配線において、配線の微細化が進んでいる。配線の微細化に伴い、信号遅延を抑制するため、層間絶縁膜に誘電率の低い低誘電率材料（いわゆるＬｏｗ−ｋ材料）が適用されている。低誘電率材料の例として、空孔を有するポーラス構造を有する絶縁膜材料も知られている。ポーラス構造を有する絶縁膜も含め、低誘電率材料の絶縁膜においては、配線材料が絶縁膜に拡散しやすくなる。特に銅は、Ｓｉ−Ｏを含む絶縁膜に拡散しやすい。
【０００３】
このような拡散を防ぐため、銅配線の下地としてバリアメタル層が形成される。バリアメタル層として、一般には、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ等が用いられているが、これらは銅よりも抵抗が高い。銅の比抵抗が１．７×１０−６Ω・ｃｍであるのに対し、例えばＴａ、Ｔｉの比抵抗はそれぞれ１５×１０−６Ω・ｃｍ、８０×１０−６Ω・ｃｍである。
【０００４】
配線の微細化が進み、配線に占めるバリアメタル層の割合が高くなると、配線全体の抵抗が上昇する。なお、ＩＴＲＳ２００６が示すテクノロジーロードマップによれば、ｈｐ３２ｎｍ世代（配線ピッチ６４ｎｍ）の配線の比抵抗は４．８３×１０−６Ω・ｃｍとされている。
【０００５】
バリアメタル層上に、銅によりシード層が形成され、シード層上に、例えばめっきにより銅層が形成される。銅シード層をスパッタリングで形成する際、配線を形成する凹部の上端で、シード層が開口を狭めるように突出するオーバーハングが生じやすい。開口が狭まると、凹部にめっき液等が侵入しにくくなり、銅層にボイドが発生しやすくなる。これに起因して、配線の導通不良が生じやすくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０７８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一目的は、銅層形成の下地となるシード層のオーバーハングが抑制された半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板の上方に、絶縁膜を形成する工程と、前記絶縁膜に凹部を形成する工程と、前記凹部の内面に、バリアメタル層を形成する工程と、前記バリアメタル層上に、ＲｕとＣｕを含むシード層を形成する工程と、前記シード層上に銅層を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
ＲｕとＣｕを含むシード層を形成することにより、シード層のオーバーハングが抑制される。これにより、銅層のボイドを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施例による半導体装置を示す概略断面図である。
【図２−１】図２Ａ〜図２Ｄは、実施例の半導体装置の銅配線の形成工程を示す断面図である。
【図２−２】図２Ｅ〜図２Ｇは、図２Ａ〜図２Ｄに引き続き、実施例の半導体装置の銅配線の形成工程を示す断面図である。
【図３】図３は、エレクトロマイグレーション試験に用いたサンプルの配線パターンを示す概略断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施例による半導体装置及びその製造方法について説明する。
【００１２】
図１は、実施例の半導体装置を示す概略断面図である。シリコン基板である半導体基板１に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜２が形成されている。素子分離絶縁膜２で囲まれた活性領域内に、ＭＯＳトランジスタ３が形成されている。ＭＯＳトランジスタ３は、ソース領域３Ｓ、ドレイン領域３Ｄ、及びゲート電極３Ｇを含んで形成される。ＭＯＳトランジスタ３は、公知の方法により形成することができる。
【００１３】
ＭＯＳトランジスタ３を覆って、半導体基板１上に、例えば、リン珪酸ガラス（ＰＳＧ）により厚さ１．５μｍの層間絶縁膜５を化学気相堆積（ＣＶＤ）で形成する。層間絶縁膜５に、ビアホール４Ｓ、４Ｄが形成され、ビアホール４Ｓ、４Ｄに、それぞれ、例えばＷプラグである導電性プラグ６Ｓ、６Ｄが充填されている。ＭＯＳトランジスタ３のソース領域３Ｓ、ドレイン領域３Ｄが、それぞれ導電性プラグ６Ｓ、６Ｄに電気的に接続される。
【００１４】
層間絶縁膜５上に、エッチングストッパ膜１１が形成されており、エッチングストッパ膜１１の上に、層間絶縁膜１２が形成されている。層間絶縁膜１２に、配線溝１３が形成されている。導電性プラグ６Ｓ、６Ｄ上で、エッチングストッパ膜１１に、ビアホールが形成されている。
【００１５】
配線溝１３及びエッチングストッパ膜１１のビアホールの内面に、バリアメタル層１４が形成され、バリアメタル層１４の上に、銅が充填されて配線１５が形成されている。下層の導電性プラグが、配線１５に電気的に接続される。
【００１６】
ここで、配線１５の製造工程について詳しく説明する。
【００１７】
図２Ａ〜図２Ｇは、配線１５の製造工程を示す概略断面図である。ただし、配線１５が上下層の配線に接続されていない部分の断面を示す。
【００１８】
図２Ａに示すように、層間絶縁膜５上に、例えば、シリコンオキシカーバイドをＣＶＤで厚さ３０ｎｍ成膜して、エッチングストッパ膜１１を形成する。エッチングストッパ膜１１のシリコンオキシカーバイドの比誘電率は、例えば３．６である。
【００１９】
エッチングストッパ膜１１の上に、例えば、比誘電率２．６以下の低誘電率材料でポーラス構造を有する層間絶縁膜１２を厚さ１００ｎｍ形成する。層間絶縁膜１２は、例えばＣＶＤで形成されるＳｉＯＣ膜である。このような絶縁材料として、例えば、ＡＭＡＴ社のＢｌａｃｋ Ｄｉａｍｏｎｄ、ノベラスシステム社のＣｏｒａｌ、ＡＳＭ社のＡｕｒｏｌａＵＬＫ（いずれも各社商品名）等が挙げられる。
【００２０】
このような低誘電率のＳｉＯＣ膜材料として、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含むＣドープ酸化物、または熱硬化性のポリアレーン・エーテルを用いることができる。
【００２１】
なお、エッチングストッパ膜１１、層間絶縁膜１２ともＳｉ、Ｏ、Ｃを含む膜を用いているが、層間絶縁膜１２はポーラス構造を取り、両者で密度が違うことにより、エッチング選択比の差等、化学的性質の違いを与えることができる。
【００２２】
次に、図２Ｂに示すように、例えば、フォトレジストマスクを用いたエッチングにより、層間絶縁膜１２に、底がエッチングストッパ膜１１上面に達する配線溝１３を形成する。配線溝１３は、幅Ｌが例えば５０ｎｍである。なお、下層の導電性プラグと接続する部分は、さらに、エッチングストッパ膜１１にビアホールを形成する。
【００２３】
次に、図２Ｃに示すように、配線溝１３の内面を覆って、例えば、非晶質のＲｕにより厚さ５ｎｍのバリアメタル層１４が形成される。バリアメタル層１４の膜厚は、配線溝１３の内面のラフネスを被覆できる厚さがあれば十分であり、例えば０．５ｎｍ〜２０ｎｍ程度が好ましい。
【００２４】
Ｒｕを用いることにより、比抵抗の抑えられたバリアメタル層が得られる。例えば、従来用いられているバリアメタル層材料Ｔａ、Ｔｉの比抵抗が１５×１０−６Ω・ｃｍ、８０×１０−６Ω・ｃｍであるのに対し、非晶質Ｒｕ、多結晶Ｒｕの比抵抗は９×１０−６Ω・ｃｍ、７×１０−６Ω・ｃｍ程度であり低い。
【００２５】
非晶質Ｒｕは、多結晶ＲｕよりもＣｕを通しにくく、バリアメタル層を薄くしやすい。多結晶Ｒｕは、非晶質Ｒｕと比べると、粒界がＣｕを通しやすい。多結晶Ｒｕをバリアメタル層とする場合は、例えば、膜厚２ｎｍ〜２０ｎｍ程度とすることが好ましい。なお、ＲｕにＴａを０．０５％〜１０％含有させた合金とすることで、Ｃｕ拡散の抑制を図ることができる。
【００２６】
非晶質Ｒｕのバリアメタル層１４は、例えば、スパッタリング、ＣＶＤ、原子層堆積（ＡＬＤ）等で成膜可能である。スパッタリングの成膜条件として、例えば、Ｒｕターゲットを用い、プロセスガスをＡｒとＮ２との混合ガスとし、ガス流量をＡｒ／Ｎ２＝１０／７０ｓｃｃｍ程度とし、スパッタリング雰囲気の圧力を３０００ｍＴｏｒｒとし、ＤＣパワーを８００Ｗとすることができる。非晶質Ｒｕを得るために、成膜時のＮ２流量を１０ｓｃｃｍ〜８０ｓｃｃｍ程度とすることが望ましい。なお、多結晶Ｒｕバリアメタル層は、例えば、非晶質Ｒｕバリアメタル層のスパッタリングによる成膜条件において、Ｎ２を抜くことにより得ることができる。
【００２７】
なお、バリアメタル層の材料は、Ｒｕに限らず、例えば、Ｔａ、Ｔｉ、ＴｉＮ等を用いることもできる。バリアメタル層の膜厚は、欠陥が生じない程度まで薄くして、バリアメタル層による抵抗上昇を抑えることが好ましい。ただし、バリアメタル層の膜厚は、配線溝内面のラフネスを被覆する程度に厚いことが好ましい。
【００２８】
次に、図２Ｄに示すように、バリアメタル層１４の上に、例えば、Ｃｕ含有率２０％のＲｕ−Ｃｕ合金により厚さ５ｎｍのシード層１５ａが形成される。シード層１５ａは、例えば、所望の組成のターゲットを用いてスパッタリングで形成することができる。
【００２９】
スパッタリングの成膜条件は、例えば、プロセスガスとしてＡｒを用い、ガス流量を１０ｓｃｃｍ程度とし、スパッタリング雰囲気の圧力を３０００ｍＴｏｒｒとし、ＤＣパワーを８００Ｗとすることができる。
【００３０】
本願発明者は、シード層として、Ｒｕを含有するＣｕを用いると、Ｒｕの付き回りの良好な性質より、オーバーハングが抑制されることを見出した。シード層として、例えばＣｕ含有率２０％のＲｕ−Ｃｕ合金を用いることができる。Ｃｕ含有率が低すぎると、銅層を成長させるシード層として良好に働かなくなり、Ｃｕ含有率が高すぎると、オーバーハングが発生しやすくなる。シード層とするＲｕ−Ｃｕ合金中のＣｕ含有率は、２％〜７０％の範囲とすることが好ましいであろう。シード層の厚さは、例えば、３ｎｍ〜３０ｎｍの範囲が好ましい。
【００３１】
バリアメタル層１４とシード層１５ａは、同一チャンバ内にそれぞれのターゲットを設置して、順番にスパッタリングで成膜することができる。なお、バリアメタル層１４とシード層１５ａのターゲットを別々のチャンバに設置して成膜することもできる。別々のチャンバを用いる場合、チャンバ間を真空搬送で移動させて、Ｒｕバリアメタル層の表面酸化を防止することが好ましい。
【００３２】
次に、図２Ｅに示すように、シード層１５ａの上に、例えばめっきにより銅層１５ｂを形成する。シード層１５ａのオーバーハングが抑制されていることにより、ボイドを抑制して、銅層１５ｂを埋め込むことができる。なお、銅層１５ｂは、めっきの他、物理気相堆積（ＰＶＤ）等で形成することも可能である。
【００３３】
なお、近年、シード層を成膜せず、バリアメタル層上に直接Ｃｕをめっきする、いわゆるダイレクトめっきが試みられており、バリアメタル層としてＲｕが提案されている。しかし、めっき前に一旦大気に曝されたＲｕ層表面が酸化されてＲｕＯ２等に変化し、抵抗が上昇する。ＲｕＯ２を還元することは大変困難であり、高温かつ長時間の還元が必要となる。
【００３４】
実施例では、シード層がＲｕを含み、Ｒｕを含むシード層が、めっき時に大気に曝される。しかし、シード層はＣｕとの合金であり、露出したＲｕは酸化するものの、Ｃｕが抵抗上昇を抑制する。なお、シード層中のＣｕも大気曝露で酸化するが、めっき液中の硫酸成分で除去され、純Ｃｕが露出し、めっきが問題なく行なわれる。
【００３５】
次に、図２Ｆに示すように、層間絶縁膜１２上の不要な銅層１５ｂ、シード層１５ａ、及びバリアメタル層１４が化学機械研磨（ＣＭＰ）で除去され、層間絶縁膜１２上面が露出する。配線溝１３内に残ったシード層１５ａと銅層１５ｂが、銅配線１５を形成する。
【００３６】
次に、図２Ｇに示すように、配線１５を覆って層間絶縁膜１２上に、例えば、シリコンオキシカーバイドをＣＶＤで厚さ３０ｎｍ成膜して、エッチングストッパ膜２１が形成される。エッチングストッパ膜２１は、配線１５から上方の層間絶縁膜に銅が拡散するのを抑制する銅拡散防止絶縁膜として機能する。
【００３７】
なお、銅配線を覆うエッチングストッパ膜（銅拡散防止絶縁膜）は、シリコンオキシカーバイド（ＳｉＯＣ）膜に限られない。その他、Ｃｕのバリア性に優れる膜として、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、ＳｉＯＣＮ膜等を使うこともできる。
【００３８】
図１に戻って説明を続ける。エッチングストッパ膜２１の上に、下から順に、層間絶縁膜２２、ミドルストッパ膜２３、及び層間絶縁膜２４が形成されている。層間絶縁膜２２、２４はそれぞれ、層間絶縁膜１２と同様に、ポーラス構造を含む低誘電率絶縁膜であり、厚さは例えば１５０ｎｍである。ミドルストッパ膜２３は、例えば、シリコンオキシカーバイド膜であり厚さ３０ｎｍである。
【００３９】
層間絶縁膜２４に配線溝２６が形成され、ミドルストッパ膜２３、層間絶縁膜２２、及びエッチングストッパ膜２１にビアホール２５が形成されている。ビアホール２５及び配線溝２６の内面に、バリアメタル層２７が形成され、バリアメタル層２７の上に、銅が充填されて配線２８が形成されている。エッチングストッパ膜２１から層間絶縁膜２４までの絶縁膜と、バリアメタル層２７、及び配線２８が、１層分の配線層を構成する。なお、配線溝２６の底にミドルストッパ膜２３を残す構造を例示しているが、ミドルストッパ膜２３を残さない構造として、さらに低誘電率化を図ることもできる。
【００４０】
ビアホール２５及び配線溝２６内のバリアメタル層２７及び配線２８は、上述した配線溝１３内のバリアメタル層１４及び配線１５と同様に形成することができる。すなわち、例えば、非晶質Ｒｕでバリアメタル層２７を形成し、Ｒｕ−Ｃｕ合金を用いたシード層の上に、めっきで銅層を形成することにより配線２８を形成する。配線１５の形成がシングルダマシン工程であるのに対し、配線２８の形成はデュアルダマシン工程となる。
【００４１】
配線２８を覆って層間絶縁膜２４上に、エッチングストッパ膜３１が形成されている。エッチングストッパ膜３１は、例えばエッチングストッパ膜２１と同様にシリコンオキシカーバイド膜である。
【００４２】
同様にして、上方にさらに配線層が形成される。最上層の配線層の上に、シリコンオキシカーバイドによりエッチングストッパ膜５１が形成され、その上にＣＶＤで形成されたＳｉＯＣにより層間絶縁膜５２が形成されている。エッチングストッパ膜５１及び層間絶縁膜５２にビアホール５３が形成され、ビアホール５３内に、例えばＷプラグである導電性プラグ５４が充填されている。下層の配線４９が、導電性プラグ５４に電気的に接続される。
【００４３】
アルミニウムで形成されたパッド５５が、層間絶縁膜５２の上に形成され、導電性プラグ５４に接続されている。層間絶縁膜５２及びパッド５５を覆って、シリコンナイトライドにより保護膜５６が形成されている。保護膜５６は、パッド５５上面に開口を有し、開口内にパッド５５が露出している。以上のようにして、実施例の半導体装置が作製される。
【００４４】
実施例と同様な方法で形成した配線のサンプルを作製し、抵抗測定を行なった。折り返し形状の蛇行パターンで、配線幅５０ｎｍ、配線間隔５０ｎｍ、総延長３ｍｍの配線パターンの抵抗を測定した。比較例として、非晶質Ｒｕバリアメタル層形成後、Ｒｕを含まないＣｕシード層を厚さ３０ｎｍ形成し、その上にめっきで銅層を形成したサンプルの抵抗測定も行った。
【００４５】
実施例のサンプルは、１００チップ中オープン不良は０個であったのに対し、比較例のサンプルは、１００チップ中３０個のオープン不良があった。
【００４６】
さらに、実施例と同様な方法で形成した他の配線のサンプルを作製し、エレクトロマイグレーション試験を行った。
【００４７】
図３は、エレクトロマイグレーション試験に用いたサンプルの配線パターンを示す概略断面図である。配線パターンは、第１層の配線部６１と第２層の配線部６２とが、端部をビア部６３で接続されて交互に並んだチェーン形状である。第１層の配線部６１、第２層の配線部６２の各々は、幅７０ｎｍ、長さ２００ｎｍ、厚さ１００ｎｍであり、各ビア部は、直径７０ｎｍ、高さ１００ｎｍである。配線パターンの両端が、それぞれパッドに接続されている。
【００４８】
このような配線パターンを有するサンプルを１００チップ用意し、温度１５０℃、電流０．２ｍＡで２００時間のエレクトロマイグレーション試験を行った。なお、比較例として、厚さ１０ｎｍのＴａバリアメタル層上に、厚さ３０ｎｍの、Ｒｕを含まないＣｕシード層を形成し、Ｃｕシード層上に銅層をめっきで形成したサンプルも用意し、同様な試験を行った。
【００４９】
実施例のサンプルは、１００チップ中オープン不良となったものが０個であったのに対し、比較例のサンプルは、１００チップ中オープン不良となったものが３０個であった。
【００５０】
このように、実施例の配線形成方法では、オープン不良を抑制することができる。以上説明したように、バリアメタル層上に、ＲｕとＣｕを含むシード層を形成することにより、シード層のオーバーハングを抑制することができ、シード層上に形成する銅層のボイドを抑制することができる。これにより、銅配線の導通不良を抑制することができる。
【００５１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５２】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）  
半導体基板の上方に、絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部の内面に、バリアメタル層を形成する工程と、
前記バリアメタル層上に、ＲｕとＣｕを含むシード層を形成する工程と、
前記シード層上に銅層を形成する工程と
を有する半導体装置の製造方法。
（付記２）
前記シード層を形成する工程は、Ｃｕ含有率が２％〜７０％のシード層を形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記シード層を形成する工程は、スパッタリングでシード層を形成する付記１または２に記載の半導体装置の製造方法。
（付記４）
前記シード層を形成する工程は、厚さ３ｎｍ〜３０ｎｍのシード層を形成する付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
前記銅層を形成する工程は、めっきで銅層を形成する付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
前記バリアメタル層を形成する工程は、非晶質のＲｕでバリアメタル層を形成する付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記バリアメタル層を形成する工程で形成したバリアメタル層を大気に曝さずに、該バリアメタル層上に、前記シード層を形成する付記６に記載の半導体装置の製造方法。
（付記８）
前記バリアメタル層を形成する工程は、スパッタリングでバリアメタル層を形成する付記１〜７のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【００５３】
５、１２  層間絶縁膜
１１、２１  エッチングストッパ膜
１３  配線溝
１４  バリアメタル層
１５ａ  シード層
１５ｂ  銅層
１５  配線
【図１】
2010177538.tif 000003
【図２−１】
2010177538.tif 000004
【図２−２】
2010177538.tif 000005
【図３】
2010177538.tif 000006