(57)【要約】      （修正有）【課題】回路規模を大きくすることなくスタンバイモード時における消費電力抑制制御を行えるような半導体集積回路を提供する。【解決手段】フリップフロップ群１１への電源電圧の供給経路、クロック伝達系回路１２への電源電圧の供給経路、および組み合わせ回路１３への電源電圧の供給経路の各々が、異なる電源線として分かれている。電源制御回路１５は、当該半導体集積回路１０の組み合わせ回路１３を駆動させる必要のないスタンバイモードになったときには、スイッチ５１，５２をオンにしたままスイッチ５３をオフにすることにより、組み合わせ回路１３への電源電圧の供給だけを遮断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
フリップフロップ群および前記フリップフロップ群へクロックを伝達するクロック伝達系回路を有するとともに、これらの他に組み合わせ回路を有し、前記フリップフロップ群および前記クロック伝達系回路への電源電圧の供給経路と前記組み合わせ回路への電源電圧の供給経路とを分けたことを特徴とする半導体集積回路。
【請求項２】
前記組み合わせ回路への電源電圧の供給経路をなす高電位側電源線または低電位側電源線にスイッチを挿入したことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記フリップフロップ群、前記クロック伝達系回路、および前記組み合わせ回路が占有領域を分けて密集配置されていることを特徴とする請求項１または２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話など小型端末に内蔵される半導体集積回路に関する。
【背景技術】
【０００２】
携帯電話などの小型端末に内蔵される半導体集積回路の多くは、スタンバイモード時における消費電流抑制のための仕組みを有している。たとえば、特許文献１に開示された半導体集積回路は、アクティブモードにおいて動作するフリップフロップやその他のゲート回路などの回路群のほかにスタンバイモードにおいてのみ動作するデータ保持型フリップフロップを設け、このデータ保持型フリップフロップへの電源電圧の供給経路をなす信号線をそれ以外の回路群への電源電圧の供給経路をなす信号線よりも細くした回路構成をとっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１６７１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された半導体集積回路の場合、一部の信号線の線幅を細くしたレイアウトになっているため、すべての信号線の線幅を同じにするよりも配線スペースは幾分小さくできる。しかしながら、この半導体集積回路の場合、本来であれば必要のないデータ保持型フリップフロップやそのデータ保持型フリップフロップへ電源電圧を供給する信号線を余分に設けねばならないという問題があった。
本発明は、このような背景の下に案出されたものであり、回路規模を大きくすることなくスタンバイモード時における消費電力抑制制御を行えるような半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、フリップフロップ群および前記フリップフロップ群へクロックを伝達するクロック伝達系回路を有するとともに、これらの他に組み合わせ回路を有し、前記フリップフロップ群および前記クロック伝達系回路への電源電圧の供給経路と前記組み合わせ回路への電源電圧の供給経路とを分けた半導体集積回路を提供する。半導体集積回路を実装した小型端末がスタンバイモードになっている間は、スタンバイモードからアクティブモードに復帰したときに取り扱うデータを記憶しておくフリップフロップ群とそれらのフリップフロップ群へクロックを伝達するクロック伝達系回路への電源電圧の供給は必要であるものの、フリップフロップ群とクロック伝達系回路のいずれでもない組み合わせ回路への電源電圧の供給は必要でない。本発明は、フリップフロップ群およびクロック伝達系回路への電源電圧の供給経路と組み合わせ回路への電源電圧の供給経路を分けたことを特徴としている。よって、スタンバイモードの間は、フリップフロップ群とクロック伝達系回路へ電源電圧を供給する一方で組み合わせ回路への電源電圧の供給は遮断する、といった消費電流抑制制御を、スイッチなどによる小さな回路規模の素子を用いて実現できる。
【図面の簡単な説明】
【０００６】
【図１】この発明の一実施形態である半導体集積回路の電気的構成の一例を示す図である。
【図２】この発明の一実施形態である半導体集積回路の電気的構成の別の一例を示す図である。
【図３】図１に示す電気的構成の半導体集積回路をセルベースのＩＣチップとして実現した場合におけるレイアウトを示す図である。
【図４】図２に示す電気的構成の半導体集積回路をセルベースのＩＣチップとして実現した場合におけるレイアウトを示す図である。
【図５】図３および図４に示すＩＣチップのレイアウト設計の手順を示すフローチャートである。
【図６】図５に示すレイアウト設計において定義されるクロック伝達系回路および電源制御回路の配置可能領域Ｃ、組み合わせ回路の配置可能領域Ｌ、フリップフロップ群の配置可能領域Ｆ、および電源制御回路の配置可能領域Ｓを示す図である。
【図７】この発明の他の実施形態である半導体集積回路の電気的構成の一例を示す図である。
【図８】この発明の他の実施形態である半導体集積回路の電気的構成の一例を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態である半導体集積回路１０の電気的構成の一例を示す図であり、図２は、この発明の一実施形態である半導体集積回路１０の電気的構成の別の一例を示す図である。本実施形態にかかる半導体集積回路１０は、携帯電話機に実装される。この半導体集積回路１０は、フリップフロップ群１１と、フリップフロップ群１１へクロックを伝達する回路であるクロック伝達系回路１２と、当該半導体集積回路１０の外部の電圧源ＶＤＤから当該半導体集積回路１０への電源電圧の供給を制御する回路である電源制御回路１５と、それらの他の組み合わせ回路１３とを有している。そして、この半導体集積回路１０では、フリップフロップ群１１への電源電圧の供給経路、クロック伝達系回路１２への電源電圧の供給経路、組み合わせ回路１３への電源電圧の供給経路、および電源制御回路１５への電源電圧の供給経路の各々が、異なる電源線として分かれている。
【０００８】
より詳細に説明すると、図１に示す半導体集積回路１０では、フリップフロップ群１１への電源電圧の供給経路をなす高電位側電源線２１、クロック伝達系回路１２への電源電圧の供給経路をなす高電位側電源線２２、および組み合わせ回路１３への電源電圧の供給経路をなす高電位側電源線２３が、スイッチ５１，５２，５３を各々介して当該半導体集積回路１０の外部の電圧源ＶＤＤの正極と接続され、電源制御回路１５への電源電圧の供給経路をなす高電位側電源線２４がスイッチ５１，５２，５３を介さずにその電圧源ＶＤＤの正極と接続される。また、フリップフロップ群１１、クロック伝達系回路１２、組み合わせ回路１３、および電源制御回路１５への電源電圧の供給経路をなす低電位側電源線３０がその電圧源ＶＤＤの負極と接続される。電源制御回路１５は、スイッチ５１，５２，５３の各々のオン／オフを切り換える制御信号を出力する。スイッチ５１がオンからオフに切り換わると、フリップフロップ群１１への電源電圧の供給が遮断され、スイッチ５２がオンからオフに切り換わると、クロック伝達系回路１２への電源電圧の供給が遮断され、スイッチ５３がオンからオフに切り換わると、組み合わせ回路１３への電源電圧の供給が遮断される。
【０００９】
図２に示す半導体集積回路１０では、フリップフロップ群１１、クロック伝達系回路１２、組み合わせ回路１３、および電源制御回路１５への電源電圧の供給経路をなす高電位側電源線２０が当該半導体集積回路１０の外部の電圧源ＶＤＤの正極に接続される。また、フリップフロップ群１１への電源電圧の供給経路をなす低電位側電源線３１、クロック伝達系回路１２への電源電圧の供給経路をなす低電位側電源線３２、および組み合わせ回路１３への電源電圧の供給経路をなす低電位側電源線３３がスイッチ５１，５２，５３を各々介してその電圧源ＶＤＤの負極と接続され、電源制御回路１５への電源電圧の供給経路をなす低電位側電源線３４がスイッチ５１，５２，５３を介さずにその電圧源ＶＤＤの負極と接続される。図１の例と同様に、電源制御回路１５は、スイッチ５１，５２，５３の各々のオン／オフを切り換える制御信号を出力する。
【００１０】
図１および図２に示す電気的構成の半導体集積回路１０は、セルベースのＩＣチップとして実現することができる。図３は、図１に示す電気的構成の半導体集積回路１０をセルベースのＩＣチップとして実現した場合におけるレイアウトを示す図である。図４は、図２に示す電気的構成の半導体集積回路１０をセルベースのＩＣチップとして実現した場合におけるレイアウトを示す図である。
【００１１】
図３および図４に示すレイアウトの半導体集積回路１０の基板５９の周辺付近は、ボンディングパッド６１−ｋ（ｋ＝１〜２２）とＩ／Ｏバッファ（不図示）が環状に設けられた周辺領域６０となっている。また、この周辺領域６０にはスイッチ５１，５２，５３が配置される。スイッチ５１，５２，５３は、大電流を流せるような大きなサイズのＮ型ＭＯＳトランジスタやＰ型ＭＯＳトランジスタ、あるいはそれらの組み合わせにより構成されたものであることが望ましい。周辺領域６０の内側は内部回路配置領域６３となっており、この内部回路配置領域６３には、フリップフロップ群１１、クロック伝達系回路１２、組み合わせ回路１３、および電源制御回路１５が占有領域を分けて配置されるとともに、電源線および信号線を含む配線パターンが形成される。
【００１２】
より詳細に説明する。図３に示すレイアウトにおいて、内部回路配置領域６３の左端の内側と右端の内側には電源幹線６４と接地幹線６５がそれぞれ敷設されており、電源幹線６４はボンディングパッド６１−２０と、接地幹線６５はボンディングパッド６１−１０と接続されている。電源幹線６４と接地幹線６５の間には、高電位側電源線２２，低電位側電源線３０ａ、高電位側電源線２３、低電位側電源線３０ｂ、高電位側電源線２１、低電位側電源線３０ｃ、高電位側電源線２４の７本の電源線が上下方向の間隔をあけて敷設されている。これらの７本の電源線のうち高電位側電源線２２，２３，２１はスイッチ５２，５３，５１を介して電源幹線６４と接続され、高電位側電源線２４はスイッチ５２，５３，５１を介さずに電源幹線６４と接続される。また、低電位側電源線３０ａ，３０ｂ，３０ｃは接地幹線６５と接続される。
【００１３】
高電位側電源線２２と低電位側電源線３０ａの間には、クロック伝達系回路１２の機能マクロを実現するセルが行７０−１をなすように密集配置され、低電位側電源線３０ａと高電位側電源線２３の間および高電位側電源線２３と低電位側電源線３０ｂの間には組み合わせ回路１３の機能マクロを実現するセルが行７０−２，７０−３をなすように密集配置されている。低電位側電源線３０ｂと高電位側電源線２１の間および高電位側電源線２１と低電位側電源線３０ｃの間には、フリップフロップ群１１の機能マクロを実現するセルが行７０−４，７０−５をなすように密集配置され、低電位側電源線３０ｃと高電位側電源線２４の間には、電源制御回路１５の機能マクロを実現するセルが行７０−６をなすように密集配置されている。ここで、セルは、各種の機能マクロを実現するためのトランジスタやトランジスタ間の配線のレイアウトパターンの集合体である。スイッチ５２，５３，５１のゲートは、信号線６６−２，６６−３，６６−１を介して電源制御回路１５と接続される。
【００１４】
図４に示すレイアウトにおいて、内部回路配置領域６３の左端の内側と右端の内側には、接地幹線６５と電源幹線６４がそれぞれ敷設されており、接地幹線６５はボンディングパッド６１−２０と、電源幹線６４はボンディングパッド６１−１０と接続されている。接地幹線６５と電源幹線６４の間には、低電位側電源線３２、高電位側電源線２０ａ、低電位側電源線３３、高電位側電源線２０ｂ、低電位側電源線３１、高電位側電源線２０ｃ、低電位側電源線３４の７本の電源線が上下方向の間隔をあけて敷設されている。これらの７本の電源線のうち低電位側電源線３２，３３，３１はスイッチ５２，５３，５１を介して接地幹線６５と接続され、低電位側電源線３４はスイッチ５２，５３，５１を介さずに接地幹線６５と接続される。また、高電位側電源線２０ａ，２０ｂ，２０ｃは電源幹線６４と接続される。
【００１５】
低電位側電源線３２と高電位側電源線２０ａの間には、クロック伝達系回路１２の機能マクロを実現するセルが行７０−１をなすように密集配置され、高電位側電源線２０ａと低電位側電源線３３の間および低電位側電源線３３と高電位側電源線２０ｂの間には組み合わせ回路１３の機能マクロを実現するセルが行７０−２，７０−３をなすように密集配置される。高電位側電源線２０ｂと低電位側電源線３１の間および低電位側電源線３１と高電位側電源線２０ｃの間にはフリップフロップ群１１の機能マクロを実現するセルが行７０−４，７０−５をなすように密集配置され、高電位側電源線２０ｃと低電位側電源線３４の間には電源制御回路１５の機能マクロを実現するセルが行７０−６をなすように密集配置されている。図４のレイアウトと同様に、スイッチ５２，５３，５１のゲートは、信号線６６−２，６６−３，６６−１を介して電源制御回路１５と接続されている。
【００１６】
図３および図４に示すレイアウトの半導体集積回路１０を小型端末に実装する際、そのボンディングパッド６１−ｋ（ｋ＝１〜２２）は、当該半導体集積回路１０のパッケージのリード線を介して外部の任意の素子と接続できる。よって、図３に示すレイアウトの半導体集積回路１０は、ボンディングパッド６１−２０が電圧源ＶＤＤの正極と接続され、ボンディングパッド６１−１０が電圧源ＶＤＤの負極と接続されるような実装の態様を採ることにより、図１と等価の電気的構成を実現できる。また、図４に示すレイアウトの半導体集積回路１０は、ボンディングパッド６１−２０が電圧源ＶＤＤの負極と接続され、ボンディングパッド６１−１０が電圧源ＶＤＤの正極と接続されるような実装の態様を採ることにより、図２と等価の電気的構成を実現できる。
【００１７】
ここで、本実施形態にかかる半導体集積回路１０は、アクティブモード、データ出力モード、スタンバイモードの３つの動作モードで動作する。
アクティブモードは、フリップフロップ群１１、クロック伝達系回路１２、組み合わせ回路１３、および電源制御回路１５のすべてを動作させておくモードである。このアクティブモードでは、半導体集積回路１０は、通話やウェブブラウジングなどに関わる各種処理を行う。半導体集積回路１０の電源制御回路１５は、当該半導体集積回路１０が実装された携帯電話機の操作などによってアクティブモードへの遷移を促すイベント（「アクティブモード起動イベント」という）が発生したとき、スイッチ５１，５２，５３をオンにする制御信号を出力する。これにより、フリップフロップ群１１、クロック伝達系回路１２、および組み合わせ回路１３へ電源電圧が供給される。
【００１８】
データ出力モードは、フリップフロップ群１１、組み合わせ回路１３、および電源制御回路１５を動作させておくモードである。このデータ出力モードでは、半導体集積回路１０は、フリップフロップ群１１に記憶されているデータを組み合わせ回路１３により加工して出力する処理を行う。半導体集積回路１０の電源制御回路１５は、当該半導体集積回路１０が実装された携帯電話機の操作などによってデータ出力モードへの遷移を促すイベント（「データ出力モード起動イベント」という）が発生したとき、スイッチ５１，５３をオンにしスイッチ５２をオフにする制御信号を出力する。これにより、フリップフロップ群１１および組み合わせ回路１３へ電源電圧が供給され、クロック伝達系回路１２への電源電圧の供給が遮断される。
【００１９】
スタンバイモードは、フリップフロップ群１１、クロック伝達系回路１２、および電源制御回路１５を動作させておくモードである。このスタンバイモードでは、半導体集積回路１０は、当該スタンバイモードに遷移する前のフリップフロップ群１１の記憶内容を保持し続ける。半導体集積回路１０の電源制御回路１５は、ある時間長の間、アクティブモード起動イベントとデータ出力モード起動イベントのいずれも発生しなかったとき、スイッチ５１，５２をオンにし，スイッチ５３をオフにする制御信号を出力する。これにより、フリップフロップ群１１およびクロック伝達系回路１２へ電源電圧が供給され、組み合わせ回路１３への電源電圧の供給が遮断される。
【００２０】
次に、本実施形態による半導体集積回路１０のレイアウト設計の手順を説明する。図５は、レイアウト設計の手順を示すフローチャートである。
半導体集積回路１０のレイアウト設計は、セルライブラリに収録されたセルを利用して行われる。セルライブラリは、組み合わせ論理回路や順序論理回路など、使用頻度が高いであろう各種の機能マクロを実現するセルに関するデータを集めたデータベースである。このセルライブラリにおいて、各種の機能マクロを実現するセルに関するデータは、当該機能マクロを実現するためのトランジスタやトランジスタ間の配線のレイアウトパターンのほか、セルそのもののサイズを指定するデータ、セルにおける入力端子や出力端子の位置を指定するデータなどを含む。
【００２１】
図５に示す一連の処理は、ネットリストに基づいて行われる。ネットリストは、レイアウト設計対象である半導体集積回路１０のフリップフロップ群１１、クロック伝達系回路１２、組み合わせ回路１３、電源制御回路１５の各々の各要素を構成するセルを定義するとともに、それらの要素間の接続関係を定義したデータである。
【００２２】
まず、ネットリストに基づいて、クロック伝達系回路１２を配置する配置可能領域Ｃ、組み合わせ回路１３を配置する配置可能領域Ｌ、フリップフロップ群１１を配置する配置可能領域Ｆ、および電源制御回路１５を配置する配置可能領域Ｓを定義する（Ｓ１００）。より詳細に説明すると、ネットリストによって定義されたセルのうち、クロック伝達系回路１２を構成するセルのサイズを指定するデータをセルライブラリから取得し、それらのデータによりセルのサイズの合計を求め、その合計サイズ分のセルを配置できる矩形領域を配置可能領域Ｃとする。図６（Ａ）に示すように、この配置可能領域Ｃの上下幅ＷCELLはセル１つ分の上下幅よりも僅かに大きくし、その左右幅は上下幅よりも十分に大きくする。続いて、ネットリストによって定義されたセルのうち組み合わせ回路１３を構成するセルのサイズを指定するデータをセルライブラリから取得し、それらのデータによりセルのサイズの合計を求め、その合計サイズ分のセルを纏めてまたは分割して収容できる１または複数の矩形領域を配置可能領域Ｌとする。図６（Ｂ）に示すように、配置可能領域Ｌは、配置可能領域Ｃの下に隙間ＷLINEを空けて縦方向に並べ、その寸法は配置可能領域Ｃと同じにする。さらに、ネットリストによって定義されたセルのうちフリップフロップ群１１を構成するセルのサイズを指定するデータをセルライブラリから取得し、それらのデータによりセルのサイズの合計を求め、その合計サイズ分のセルを纏めてまたは分割して収容できる１または複数の矩形領域を配置可能領域Ｆとする。図６（Ｃ）に示すように、配置可能領域Ｆは、配置可能領域Ｌの下に隙間ＷLINEを空けて縦方向に並べ、その寸法は配置可能領域Ｃと同じにする。最後に、ネットリストによって定義されたセルのうち電源制御回路１５を構成するセルのサイズを指定するデータをセルライブラリから取得し、それらのデータによりセルのサイズの合計を求め、その合計サイズ分のセルを纏めてまたは分割して収容できる１または複数の矩形領域を配置可能領域Ｓとする。図６（Ｄ）に示すように、配置可能領域Ｓは、配置可能領域Ｆの下に隙間ＷLINEを空けて縦方向に並べ、その寸法は配置可能領域Ｃと同じにする。
【００２３】
次に、当該半導体集積回路１０への電源電圧の供給源である電圧源ＶＤＤを定義し（Ｓ１１０）、配置可能領域Ｃ、Ｌ，Ｆ，およびＳとこの電圧源ＶＤＤを関連付ける（Ｓ１２０）。
その後、フリップフロップ群１１、組み合わせ回路１３、電源制御回路１５の機能マクロを構成するセルを配置可能領域Ｆ，Ｌ，Ｓに各々配置する（Ｓ１３０）。具体的に説明すると、このステップＳ１３０では、ネットリストによって定義されたセルのうちから、フリップフロップ群１１の機能マクロを構成するセルを選択し、これらのセルを配置可能領域Ｆに配置する。次に、同リストによって定義されたセルのうちから組み合わせ回路１３の機能マクロを構成するセルを選択し、これらのセルを配置可能領域Ｌに配置する。さらに、同リストによって定義されたセルのうちから電源制御回路１５の機能マクロを構成するセルを選択し、これらのセルを配置可能領域Ｓに配置する。このステップＳ１３０における各セルの配置は、周知のセル配置アルゴリズムに従って行えばよい。
【００２４】
続くステップＳ１４０では、セルの配置先を配置可能領域Ｃとした上で、各セルのうちクロック入力端子を有するセルの配置可能領域ＬおよびＦにおける配置に基づいてクロック伝達系回路１２であるクロックツリーを合成し、そのクロックツリーをなすバッファを構成するセルを配置する。より詳細には、各セルのクロック入力端子に対して許容範囲内の遅延時間でクロックを伝達し、かつ、各入力端子間におけるクロックの到着タイミングのスキューが許容範囲内に収まるように、クロックツリーをなすバッファの配置先を決定する。
【００２５】
さらに、配置可能領域Ｃに配置したセルから配置可能領域ＬおよびＦに配置したセルのクロック入力端子へのクロックの到着タイミングをシミュレーションし、そのシミュレーションによって割り出した到着タイミングがタイミング制約を満足しない場合には、そのタイミング制約を満足するように配置可能領域ＬおよびＦにおけるセルの配置を変更する（Ｓ１５０）。
【００２６】
また、配置可能領域Ｃ，Ｌ，Ｆ，Ｓに配置したセル間における信号配線の配線パターンを決定する（Ｓ１６０）。このステップＳ１６０における配線パターンの決定は、周知の配線パターン決定アルゴリズムに従って行えばよい。
【００２７】
さらに、配置可能領域Ｃに配置したセルから配置可能領域Ｌ，Ｆ，Ｓに配置したセルのクロック入力端子へのクロックの到着タイミングを、ステップＳ１６０において決定した配線パターンにおける信号配線の遅延量を加味した上で再びシミュレーションし、そのシミュレーションによって割り出した到着タイミングがタイミング制約を満足しない場合には、そのタイミング制約を満足するように配線パターンを変更する（Ｓ１７０）。
【００２８】
最後に、配置可能領域Ｃ，Ｌ，Ｆ，Ｓにおけるセルの配置とその配線パターンとをＧＤＳ（Graphic Design System）のフォーマットで示すデータ（「マスクデータ」という）を生成する（Ｓ１８０）。
【００２９】
以上説明した半導体集積回路１０では、フリップフロップ群１１への電源電圧の供給経路、クロック伝達系回路１２への電源電圧の供給経路、組み合わせ回路１３への電源電圧の供給経路の各々が、異なる電源線として分かれている。そして、電源制御回路１５は、フリップフロップ群１１、クロック伝達系回路１２、および組み合わせ回路１３の各々への電源電圧の供給経路をなす電源線上のスイッチ５１，５２，５３の切り換えを通じて、それらの全部または一部への電源電圧の供給を遮断する。よって、当該半導体集積回路１０の組み合わせ回路１３を動作させる必要のないスタンバイモードになったときには、スイッチ５１，５２をオンにしたままスイッチ５３をオフにすることにより、組み合わせ回路１３への電源電圧の供給だけを遮断し、当該半導体集積回路１０の消費電流を抑えることができる。
【００３０】
以上、この発明の一実施形態について説明したが、この発明には他にも実施形態があり得る。例えば、以下の通りである。
（１）上記実施形態では、フリップフロップ群１１、クロック伝達系回路１２、および組み合わせ回路１３が共通の電圧源ＶＤＤから電源電圧の供給をうけ、その電圧源ＶＤＤから各々に至る電源電圧の供給経路が、異なる電源線によって分けられていた。しかし、図７および図８に示すように、フリップフロップ群１１、クロック伝達系回路１２、および組み合わせ回路１３が、異なる電圧源ＶＤＤ＿ＦＦ，ＶＤＤ＿ＣＫ，ＶＤＤから異なる電源線を介して電源電圧の供給を受けるようにしてもよい。そして、これらの場合、図７および図８に示す半導体集積回路１０Ａのレイアウト設計においては、図５に示すステップＳ１１０が、フリップフロップ群１１への電源電圧の供給源である電圧源ＶＤＤ＿ＦＦ、クロック伝達系回路１２への電源電圧の供給源である電源電圧ＶＤＤ＿ＣＫ、組み合わせ回路１３への電源電圧の供給源である電源電圧ＶＤＤを定義するステップを有し、ステップＳ１２０が、配置可能領域Ｃと電圧源ＶＤＤ＿ＣＫ、配置可能領域Ｆと電圧源ＶＤＤ＿ＦＦ、配置可能領域Ｌと電圧源ＶＤＤを関連付けるステップを有するとよい。なお、図７および図８の例では、電源制御回路１５が、電圧源ＶＤＤ＿ＦＦから電源電圧の供給を受ける構成になっているが、電圧源ＶＤＤ＿ＣＫから電源電圧の供給を受ける構成としてもよいし、電圧源ＶＤＤから電源電圧の供給を受ける構成としてもよい。
【００３１】
（２）上記実施形態では、セルライブラリに収録されたセルを使用して半導体集積回路１０のレイアウト設計を行った。しかし、ゲートアレイやエンベデッドセルアレイによって半導体集積回路１０を構成してもよい。
【００３２】
（３）上記実施形態では、半導体集積回路１０の内部回路配置領域６３が複数行７０−ｎ（ｎ＝１〜６）に区分され、クロック伝達系回路１２の機能マクロを実現するセルが行７０−１をなし、組み合わせ回路１３の機能マクロを実現するセルが行７０−２，７０−３をなし、フリップフロップ群１１の機能マクロを実現するセルが行７０−４，７０−５をなし、電源制御回路１５の機能マクロを実現するセルが行７０−６をなすように密集配置された。しかし、半導体集積回路１０の内部回路配置領域６３が複数列に区分され、クロック伝達系回路１２、フリップフロップ群１１、組み合わせ回路１３、電源制御回路１５の各々の機能マクロを実現するセルが異なる列をなすように密集配置されてもよい。
【００３３】
（４）上記実施形態では、フリップフロップ群１１への電源電圧の供給経路、クロック伝達系回路１２への電源電圧の供給経路、および組み合わせ回路１３への電源電圧の供給経路の各々にスイッチ５１，５２，５３を挿入し、電源制御回路１５は、このスイッチ５１，５２，５３のオン／オフを切り換えることにより、フリップフロップ群１１、クロック伝達系回路１２、および組み合わせ回路１３の各々への電源電圧の供給を遮断した。しかし、組み合わせ回路１３への電源電圧の供給経路をなす高電位側電源線または低電位側電源線にだけスイッチを挿入してもよい。この実施形態によると、組み合わせ回路１３の動作を必要としないスタンバイモードと組み合わせ回路１３の動作を必要とするアクティブモードの間でのみ動作モードが遷移する場合におけるスタンバイモード時の消費電流制御を、スイッチの切り換えによって実現できる。
【符号の説明】
【００３４】
１０…半導体集積回路、１１…フリップフロップ群、１２…クロック伝達系回路、１３…組み合わせ回路、１５…電源制御回路、２０，２１，２２，２３，２４…高電位側電源線、３０，３１，３２，３４…低電位側電源線、５１，５２，５３…スイッチ、５９…基板、６１…ボンディングパッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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