(57)【要約】【課題】論理回路に向けた製造プロセスで製造できるパワーＭＯＳＦＥＴ及び論理回路を有する半導体装置を提供する【解決手段】半導体装置は、パワーＭＯＳと論理回路とを有する。第１領域が第１方向及び第１方向と直交する第２方向に並んで複数個配置され、周囲にガードリング領域が設けられて第２領域が構成され、更に第２領域が第１方向及び第２方向に並んで複数個配置されて第３領域で構成される。第１領域は、第１方向に延長され、第２方向に並んで配置された複数のゲート電極及びソース，ドレインを有する複数のＭＯＳＦＥＴ及びバックゲート領域及びそれぞれを相互に接続する第１配線層を有する。第３領域において、第２方向に延長されてそれぞれ相互に接続する第１配線層同士を接続する第２配線層、第１方向に延長されて第２配線層同士を接続する第３配線層とが設けられてパワーＭＯＳＦＥＴが形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１領域と、
第１領域が第１方向及び上記第１方向と直交する第２方向に並んで複数個配置され、周囲にガードリング領域が設けられた第２領域と、
上記第２領域が上記第１方向及び第２方向に並んで複数個配置された第３領域と、
第４領域とを有し、
上記第１領域は、
上記第１方向に延長され、上記第２方向に並んで配置された複数のゲート電極及びソース，ドレインを有する複数のＭＯＳＦＥＴと、
上記ＭＯＳＦＥＴが形成されるウェル領域にバックバイアス電圧を供給するバックゲート領域と、
上記ゲート、ソース、ドレイン及びバックゲート領域をそれぞれ相互に接続する第１配線層とを有し、
上記第３領域において、
上記第２方向に延長され、上記第１領域における上記ゲート、ソース、ドレイン及びバックゲート領域をそれぞれ相互に接続する第１配線層同士を接続し、上記第１配線層上に絶縁膜を介して形成された第２配線層と、
上記第１方向に延長され、上記ゲート、ソース、ドレイン及びバックゲート領域に対応した上記第２配線層同士を接続し、上記第２配線層上に絶縁膜を介して形成された第３配線層とが設けられ、
上記第３領域により１つのスイッチＭＯＳＦＥＴが構成され、
上記第４領域には、上記スイッチＭＯＳＦＥＴと同じ製造工程で形成され、論理回路を構成する複数のＭＯＳＦＥＴが設けられる半導体装置。
【請求項２】
請求項１において、
上記バックゲート領域は、上記第１領域を取り囲むように形成される半導体装置。
【請求項３】
請求項１において、
上記バックゲート領域は、上記第１領域のソース領域に隣接して配置される半導体装置。
【請求項４】
請求項２又は３において、
上記第３配線層で構成されたソースとドレインは、
上記第３領域における上記第１方向の一端側が共通に構成されたソース側とされ、
上記第３領域における上記第１方向の他端側が共通に構成されてドレイン側とされ、
上記ソース側とされる第３配線層は、一端側から他端側に向かうにしたがって上記第２配線層と接続され、上記第２方向に並ぶコンタクトの数が減少され、
上記ドレイン側とされる第３配線層は、上記ソース側とは逆の配置にされる半導体装置。
【請求項５】
請求項４において、
上記スイッチＭＯＳＦＥＴは、二次電池の充電／放電経路に設けられた保護用スイッチであり、
上記論理回路は、上記二次電池の電流あるいは電圧を検知し、上記保護用スイッチのスイッチ制御を行う半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば二次電池の保護回路のように比較的大きな電流を流すパワーＭＯＳＦＥＴと、その制御信号を形成する論理回路を有するものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴの例として、特開２００３−２８２６２５号公報がある。図１２には、同公報の図５に対応したパワーＭＯＳパターンが示されている。デバイス構造としてはパワー用ＭＯＳで下地が全て共通の構造でメタル層のみでソースＳ，ドレインＤの配線パターンを形成してＰＡＤに接続されている。ＰＡＤ付近に電流集中し溶断を避けるためＰＡＤ近辺ではメタル幅を太くした台形状の配線レイアウト検討されている。ＰＡＤ近辺とＰＡＤ対極側で電流密度を均一にすることができると考えられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２８２６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者においては、二次電池の保護回路としてパワーＭＯＳＦＥＴとその監視制御回路とを１つの半導体装置で構成することを検討した。例えば上記のような監視制御回路を構成する0.３５μｍ標準ＣＭＯＳ・メタル３層プロセスを用いて、上記特開２００３−２８２６２５号公報のようなパワーＭＯＳデバイスに向けた新たな素子構造を開発することなく、ＣＭＯＳ・メタル３層プロセスのうちの配線パターンの工夫によってオン抵抗を満足しかつ発熱による素子破壊が起こりにくいようにしたパワーＭＯＳデバイスを監視制御回路と同一基板上に形成することを検討した。
【０００５】
また、前記図１２のパワーＭＯＳＦＥＴの電極パターンでは、ソースとドレインの寄生抵抗成分を同等にすることにより電流の均一化・低オン抵抗化を目的としている。しかし配線抵抗によるＶgs降下分の特性変動までは考慮されていないという問題を有する。図１３には、図１２の等価回路が示されている。図１２におけるソース側ＭＯＳＦＥＴＭ１，中間部のＭＯＳＦＥＴＭ２及びドレイン側のＭＯＳＦＥＴＭ３の３つのＭＯＳＦＥＴＭ１〜Ｍ３を代表とするような等価回路が示されている。これらの３つのＭＯＳＦＥＴＭ１〜Ｍ３についてのソース側、ドレイン側の寄生抵抗成分をそれぞれＲs1, Ｒs2，Ｒs3, Ｒd1，Ｒd2，Ｒd3と考えると、これらの関係は次式（１）（２）の様に考えられる。
【０００６】
Ｍ１ドレイン側配線寄生抵抗＞Ｍ３ドレイン側配線寄生抵抗・・・（１）
ここで、Ｍ１ドレイン側配線寄生抵抗＝Ｒd1＋Ｒd2＋Ｒd3、Ｍ３ドレイン側配線寄生抵抗＝Ｒd3である。
Ｍ１ソース側配線寄生抵抗＜Ｍ３ソース側配線寄生抵抗    ・・・（２）
ここで、Ｍ１ソース側配線寄生抵抗＝Ｒs1、Ｍ３ソース側配線寄生抵抗＝Ｒs1＋Ｒs2＋Ｒs3である。
【０００７】
上記関係よりソースＰＡＤ近傍のＭＯＳＦＥＴＭ１側がＶgs降下の影響が最も小さく、ドレインＰＡＤ近傍のＭＯＳＦＥＴＭ３側がＶgs降下の影響が最も大きいことが分かる。Ｖgsが大きい程電流駆動能力が高くなるため、次式（３）の関係が成立する。
Ｉ1 ＞Ｉ2 ＞Ｉ3   ・・・（３）
ここで、図１３の等価回路に示すように、Ｉ１はＭＯＳＦＥＴＭ１に流れる電流、Ｉ２はＭＯＳＦＥＴＭ２に流れる電流、Ｍ３はＭＯＳＦＥＴＭ３に流れる電流である。
【０００８】
前記図１２の上位配線層パターンについて考えてみるとＭＯＳＦＥＴＭ１の上位配線層引出し箇所はパワーＭＯＳの下方部でＭＯＳＦＥＴＭ３の上位層引出し箇所は上方部にある。これらを併せて考えると図１４に示したような電流量の分布が予想される。よって図１２のような電極パターンでは、ＰＡＤ配列方向について電流が下方部付近に集中するため、発熱箇所が集中し破壊が起きやすいと考えられる。
【０００９】
この発明の目的は、論理回路に向けた製造プロセスで製造できるパワーＭＯＳＦＥＴ及び論理回路を有する半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される１つの実施例は、以下の通りである。半導体装置は、パワーＭＯＳＦＥＴと制御論理回路とを有する。第１領域が第１方向及び第１方向と直交する第２方向に並んで複数個配置され、周囲にガードリング領域が設けられて第２領域が構成され、更に第２領域が第１方向及び第２方向に並んで複数個配置されて第３領域で構成される。第１領域は、第１方向に延長され、第２方向に並んで配置された複数のゲート電極及びソース，ドレインを有する複数のＭＯＳＦＥＴ、ウェル領域にバックバイアス電圧を供給するバックゲート領域、上記ゲート、ソース、ドレイン及びバックゲート領域をそれぞれ相互に接続する第１配線層を有する。第３領域において、第２方向に延長されて第１領域における上記ゲート、ソース、ドレイン及びバックゲート領域をそれぞれ相互に接続する第１配線層同士を接続する第２配線層と、第１方向に延長されて上記ゲート、ソース、ドレイン及びバックゲート領域に対応した第２配線層同士を接続する第３配線層とが設けられてパワーＭＯＳＦＥＴが形成される。
【発明の効果】
【００１１】
論理回路と同じプロセスで形成されたＭＯＳＦＥＴを小さな第１領域単位で並列接続してバックゲートを与え、かつ、第１領域を複数組み合わせた比較的小さな第２領域単位でガードリングを配置してラッチアップを防止し、第２領域を複数組み合わせた大きな第３領域において、第２配線層と第３配線層の接続構成により上記ＭＯＳＦＥＴを相互に接続して低オン抵抗とし、配線寄生抵抗による電流集中を回避できる。
【図面の簡単な説明】
【００１２】
【図１】この発明に係る半導体装置に搭載されるパワーＭＯＳＦＥＴの一実施例の一部平面図である。
【図２】この発明に係る半導体装置に搭載されるパワーＭＯＳＦＥＴの一実施例の全体平面図である。
【図３】この発明に係るパワーＭＯＳＦＥＴの電流集中を考慮したソース・ドレインの第２メタル層による配線パターン図である。
【図４】この発明に係るパワーＭＯＳＦＥＴの電流集中を考慮したソース・ドレインの第３メタル層による配線パターン図である。
【図５】この発明に係るパワーＭＯＳＦＥＴの一実施例の構造説明図である。
【図６】この発明に係るパワーＭＯＳＦＥＴの他の一実施例の構造断面図である。
【図７】図４のパワーＭＯＳセルの配置を等価的に様に置き換えた説明図である。
【図８】図７に対応した電流分布図である。
【図９】図４のパワーＭＯＳセルの配置を等価的に置き替えられた他のパターン図である。
【図１０】この発明が適用された半導体装置が搭載された電池パックの一実施例のブロック図である。
【図１１】図１０の監視部の一実施例のブロック図である。
【図１２】従来のパワーＭＯＳパターン図である。
【図１３】図１２の等価回路図である。
【図１４】図１２のパワーＭＯＳの電流分布図である。
【発明を実施するための形態】
【００１３】
添付の図面に沿って、この発明の好ましい実施の形態について詳細に説明する。
【実施例】
【００１４】
図１には、この発明に係る半導体装置に搭載されるパワーＭＯＳＦＥＴの一実施例の一部平面図が示されている。図１（Ａ）は、第１領域としての最小ユニットＵＮＡが示され、図１（Ｂ）には、上記最小ユニットＵＮＡを横方向に２個、縦方向に３個並べて構成された第２領域としての中間ユニットＵＮＢが示されている。
【００１５】
図１（Ａ）において、第１方向（同図では横方向）に延長するようゲート電極Ｇが、上記第１方向と直交する第２方向（同図では縦方向）に４個並んで配置される。上記ゲートＧを挟んで上から順にソースＳ、ドレインＤ、ソースＳ、ドレインＤ、ソースＳが配置される。１つのドレインＤは、その両側にゲートＧを挟んで２つのソースＳが配置され、中間部のソースＳに対しては、その両側にゲート電極Ｇを挟んで２つのソースＳが配置される。つまり、上下両端にはソースＳが配置される。これより、同図の例では、ゲートＧが４個設けられるから、それに対応して４個のＭＯＳＦＥＴが形成されることになる。
【００１６】
特に制限されないが、上記４個のＭＯＳＦＥＴの周辺を取り囲むように矩形にされたバックゲート領域ＢＧが設けられる。上記ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴである場合には、上記ソースＳ及びドレインＤは、Ｐ＋領域により構成されてＮ型ウェル領域に形成される。上記バックゲート領域ＢＧは、上記Ｎ型ウェル領域にソースＳと同じ電位のバックゲート電圧を供給するＮ＋型領域で構成される。上記Ｎ型ウェル領域は、特に制限されないが、Ｐ型基板上に形成される。
【００１７】
上記ソースＳ及びドレインＤにそれぞれ沿って第１メタル層Ｍ１が配置され、コンタクトＣＮＴ１によって接続されている。ゲートＧは、導電性ポリシリコン層（ＰＳｉ）により構成され、同図では省略されていが、例えば第２方向に延長される第１層メタル層（Ｍ１）により共通に接続されている。更に、上記バックゲート領域ＢＧに沿って第１層メタル層（Ｍ１）が設けられ、コンタクトＣＮＴ２によって接続されている。特に制限されないが、上記ソースＳと上記バックゲート領域ＢＧに接続される第１メタル層（Ｍ１）は相互に接続されていてもよい。
【００１８】
図１（Ｂ）において、中間ユニットＵＮＢは、前記図１（Ａ）に示した最小ユニットＵＮＡが前記のように第１方向に２個、第２方向に３個並べられて合計６（２×３）個から構成される。上記最小ユニットＵＮＡのうち隣接するもの同士の境界は、共通のバックゲート領域ＢＧによって区分けされている。
【００１９】
上記中間ユニットＵＮＢの周辺を取り込むように矩形にされたガードリング領域ＧＬが設けられる。このガードリング領域ＧＬは、前記のようなＰチャネルＭＯＳＦＥＴを用いる場合には、上記Ｎ型ウェル領域を取り込むように形成されたＰ型ウェル領域と、かかるＰ型ウェル領域に形成されたＰ＋領域によって構成される。かかるガードリング領域ＧＬ上にも、第１メタル層（Ｍ１）が設けられ、コンタクトによって第１メタル層（Ｍ１）と上記ガードリング領域ＧＬとが電気的に接続されている。
【００２０】
図２には、この発明に係る半導体装置に搭載されるパワーＭＯＳＦＥＴの一実施例の全体平面図が示されている。図２（Ｂ）は、前記図１（Ｂ）と同じ中間ユニットＵＮＢが示され、図２（Ｃ）には、上記中間ユニットＵＮＢを横方向に４個、縦方向に２個並べて構成された第３領域としてのパワーＭＯＳＦＥＴ全体が示されている。図２（Ｂ）は、前記図１（Ｂ）と同じであるので説明を省略する。
【００２１】
図２（Ｃ）において、パワーＭＯＳＦＥＴ全体は、前記図１（Ｂ）に示した中間ユニットＵＮＢが前記のように第１方向に４個、第２方向に２個並べられて合計８（４×２）個から構成される。上記中間ユニットＵＮＢのうち隣接するもの同士の境界は、共通のガードリング領域ＧＬによって区分けされている。このように、この実施例のパワーＭＯＳＦＥＴ全体は、前記図１（Ａ）に示したＭＯＳＦＥＴが４×６×８＝１９２個から構成される。つまり、上記１つのＭＯＳＦＥＴが例えば論理回路の出力ＭＯＳＦＥＴとするなら、その約２００倍（２桁以上）もの大きな電流を流すことができるパワーＭＯＳとして動作させることができる。
【００２２】
この実施例では、0.３５μｍ標準ＣＭＯＳ・メタル３層プロセスで制御論理回路を構成し、かかる制御論理回路にパワーＭＯＳを組み込むようにするものである。このようにパワー専用ＭＯＳデバイスが提供されていない環境下において、そのため通常の論理回路を構成するＭＯＳＦＥＴを複数並列配列し、パワーＭＯＳセルとして起用した。その際に、ガードリングＧＬをある一定の間隔、つまりは図１（Ｂ）、図２（Ｂ）のような中間ユニットＵＮＢの単位で設けるなどしてラッチアップ対策も同時に行うものである。
【００２３】
つまり、図１（Ａ）のようにパワーＭＯＳを形成する上で最小ユニットにおいては、ある一定のＭＯＳサイズ（同図では４個のＭＯＳＦＥＴ）をバックゲートＢＧで囲む様なパターンとし、それを複数個並べて中間ユニットＵＮＢを構成してラッチアップ対策用のガードリングＧＬを設けるものである。中間ユニットＵＮＢの大きさは、最小ユニットＵＮＡの数が少なすぎるとパワーＭＯＳセルサイズを大きくしてしまい、多すぎるとラッチアップ不良を起こしてしまう恐れがあるため適度な数量を配置している。このような中間ユニットＵＮＢを回路仕様にあったサイズになる様配列しパワーＭＯＳセルを完成させる。ここでセルサイズ・デバイス自身のオン抵抗を十分検討し改善があれば最小ユニットＵＮＡ、中間ユニットＵＮＢについて再検討すればよい。
【００２４】
図３と図４には、この発明に係るパワーＭＯＳＦＥＴの電流集中を考慮したソース・ドレインの配線パターンが示されている。図３において、第２方向（縦方向）に延長される第２メタル層Ｍ２により、上記最小ユニットＵＮＡに形成されたＭＯＳＦＥＴのソースＳとドレインＤ同士が接続される。図４において、層間絶縁膜を挟んで第１方向に延長される第３メタル層Ｍ３によりソースＳとドレインＤ同士が接続される。
【００２５】
つまり、図３においては、ソースＳ及びドレインＤが第２メタル層Ｍ２にて同本数で第１方向に交互に配置されている。この第２メタル層Ｍ２にて、上記ソース同士の他に、各最小ユニットのソースＳに接続された第１メタル層（Ｍ１）同士とバックゲート領域ＢＧに接続された第１メタル層（Ｍ１）同士とを接続するものであってもよい。図４において、第２方向（縦方向）に引き出した第２メタル層Ｍ２のソース及びドレインＤを第１方向（横方向）のメタル３層にて引き出し、外周側（ＰＡＤ近傍）を太くする様なパターンにて配置していく。つまり、同図の右側にソース側パッドＳ−ＰＡＤを配置し、左側にドレイン側パッドＤ−ＰＡＤを配置する場合には、ソース側パッドＳ−ＰＡＤから左方向に向かうソース配線は、左に向かうに従って本数が少なくなるように形成される。この構成は、上記第２メタル層Ｍ２と上記第３メタル層Ｍ３との間を接続するコンタクトの数が右側から左側に向かうに従って少なくなるようにされる。
【００２６】
このことは、第３メタル層Ｍ３によりソース配線とドレイン配線とが形成されることから、ドレイン側パッドＤ−ＰＡＤから右方向に向かうドレイン配線は、ソース配線とは反対のパターンにされて右に向かうに従って本数が少なくなるように形成される。この構成は、上記第２メタル層Ｍ２と上記第３メタル層Ｍ３との間を接続するコンタクトの数が左側から右側に向かうに従って少なくなるようにされる。
【００２７】
パワーＭＯＳＦＥＴを構成する場合、ゲートＧ同士も相互に接続する必要があるので、前記図３や図４では省略されているが、適宜に上記第２メタル層を設けて縦方向に並ぶゲート同士を接続し、適宜に第３メタル層を設けて横方向に並ぶ上記ゲートＧに接続された第２メタル層同士を接続する。ただし、図４の両側には上記のようにソース，ドレインが配置されるから、ゲートは上記第２メタル層（Ｍ２）を上方向又は下方向に引き出して、上記ソース，ドレインの上又は下側にゲート電極を形成すればよい。
【００２８】
更に、上記のようなＰチャネルＭＯＳＦＥＴを構成する場合、ガードリング領域ＧＬには接地電位（０Ｖ）のようなバイアス電圧を与える必要がある。このため、上記ガードリング領域ＧＬに接続された第１メタル層（Ｍ１）同士を上記第２メタル層（Ｍ２）の一部を用いて相互に接続し、上記第３メタル層（Ｍ３）によりそれらを相互に接続して、回路の接地電位を与えるようにすればよい。接地電位が第３メタル層（Ｍ３）で与えられる場合には、例えばゲートがソース，ドレインの上側に設けた場合には、上記ゲートとは逆側の下側に接地電位を与える第３メタル層（Ｍ３）を配置すればよい。
【００２９】
図５には、この発明に係るパワーＭＯＳＦＥＴの一実施例の構造説明図が示されている。図５（Ａ）には、中間ユニットの平面図が示され、図５（Ｂ）には一部断面図が示されている。図５（Ｂ）は、図５（Ａ）におけるＡ−Ｂ線の断面図である。
【００３０】
図５（Ａ）では、同図の中間ユニットＵＮＢは、前記図１（Ａ）に対応した最小ユニットＵＮＡが６個組み合わせて構成される。同図では、図１（Ａ）に示したような１つの最小ユニットＵＮＡが代表として例示的に示され、残りの５個はブラクボックスとして示されている。
【００３１】
図５（Ｂ）において、Ｐ型半導体基板Ｐ−ＳＵＢ上に素子形成領域として形成されたＮ型ウェルＮＷに、Ｐ＋領域によるソース（Ｓ）、ドレイン（Ｄ）が配置され、かかるソース（Ｓ），ドレイン（Ｄ）に挟まれた半導体領域上にゲート絶縁膜を介してゲート（Ｇ）が配置される。上記ソース（Ｓ），ドレイン（Ｄ）とゲート（Ｇ）からなるＭＯＳＦＥＴの周囲には、Ｎ＋領域で構成されたバックゲート領域（ＢＧ）が配置される。そして、中間ユニットＵＮＢを取り込むようにＰ型ウェルＰＷと、かかるＰ型ウェルＰＷにはＰ＋領域が設けられてガードリング領域（ＧＬ）とされる。
【００３２】
上記パワーＭＯＳＦＥＴには隣接して論理回路ＬＯＧを構成するＭＯＳＦＥＴが設けられる。例えば、ＰチャネルＭＯＳＦＥＴは、上記ガードリング領域（ＧＬ）によって電気的に分離されて形成されたＮ型ウェルＰＷに、Ｐ＋領域からなるソース（Ｓ）、ドレイン（Ｄ）及びゲート（Ｇ）と、上記Ｎ型ウェルＰＷにバイアス電圧を供給するＮ＋領域からなるバックゲート（ＢＧ）が設けられる。このように、論理回路ＬＯＧを構成するＰチャネルＭＯＳＦＥＴと、上記パワーＭＯＳＦＥＴの最小ユニットとして設けられたＰチャネルＭＯＳＦＥＴとは基本的に同じ製造プロセスにより形成されたソース（Ｓ）、ドレイン（Ｄ）、ゲート（Ｇ）及びバックゲート領域（ＢＧ）で構成される。
【００３３】
図６には、この発明に係るパワーＭＯＳＦＥＴの他の一実施例の構造断面図が示されている。図６の実施例においては、ソース（Ｓ）に隣接してＮ＋領域からなるバックゲート領域（ＢＧ）が配置される。つまり、前記最小ユニットの両端に配置されるソース（Ｓ）を除いて両側にドレイン（Ｄ）が配置されるソース（Ｓ）においては、中間部に上記バックゲート領域（ＢＧ）を挟んで２つのソース（Ｓ）が配置される。これに対応して、論理回路ＬＯＧのＭＯＳＦＥＴも、上記同様にソース（Ｓ）に隣接してＮ＋領域からなるバックゲート領域（ＢＧ）が配置される。パワーＭＯＳＦＥＴにおいては、このような最小ユニットが複数個組み合わされて中間ユニットＵＮＢが構成され、それを取り込むようにＰ型ウェルＰＷと、かかるＰ型ウェルＰＷにはＰ＋領域が設けられてガードリング領域（ＧＬ）とされる。
【００３４】
この実施例では、上記第３メタル層Ｍ３にてソース−ドレイン経路を流れる電流集中を調整する。前記図１から図４で示した様に専用のパワーＭＯＳデバイスが無い場合、電流密度均一・ラッチアップ対策等を考えるとメタル３層配線以上の構造が必要である。
【００３５】
図４の配線パターンをわかり易く比較するため図４で作成したパワーＭＯＳセルの配置を等価的に図７の様に置き換えて説明する。図７の構造はソース側の配線抵抗成分の大きい箇所をパワーＭＯＳの中心部に配置し、ソース側配線抵抗成分の小さい箇所を周辺部に配置したことが特徴である。
【００３６】
従来パターンである図１２ではソース側上位配線構造とドレイン側上位配線構造は１８０°回転させれば全く同じ構造である。これに対し本発明パターンではパワーＭＯＳＦＥＴの第１方向（横方向）の中心を軸に対称とさせた構造とし、ドレイン側配線パターンを周辺部に配置していることが特徴である。
【００３７】
等価回路は、前記図１３と同様であり、前記説明したようにソースＰＡＤ近傍のＭＯＳＦＥＴＭ１側がＶgs降下の影響が最も小さく、ドレインＰＡＤ近傍のＭ３側がＶgs降下の影響が最も大きい。上位配線層パターンにおいてソース側の配線抵抗成分の大きい箇所をパワーＭＯＳの中心部に配置し、ドレイン側配線抵抗成分の大きい箇所を周辺部に配置することにより、中心箇所になるにつれてＶgs降下分が大きくなる。また、ＭＯＳＦＥＴの上位配線層引出し部が従来の図１２に示したパターンと異なり、横方向（第１方向）の中心を元に対称とさせた引出し構造となっているため、電流分布を考えると図８の様な電流量の分布が予想される。これらの効果として電流集中箇所が上下に分散化でき、発熱箇所の分散化が予想される。
【００３８】
図９には、等価的に置き替えられた他のパターン図である。同図は、前記図４のパワーＭＯＳセルの配置により忠実に対応している。つまり、ソース側からドレイン側に向かって２つの三角形状の電極パターン構造とされている。つまり、図７は、図９の上又は下半分に対応したパターンである。このような１ないし複数の三角形状の組み合わせによってソース，ドレインの電極構造が決められる。このとき、最外周個所はドレイン電極にされることが特徴となる。
【００３９】
このように前記実施例のソース，ドレインの電極パターンは、前記図４に示したような標準ＣＭＯＳプロセスで形成されたＭＯＳＦＥＴセルを組み合わせてパワーＭＯＳＦＥＴを構成する場合に限定されず、前記特許公報に示されてパワーＭＯＳプロセスにより形成されたパワーＭＯＳＦＥＴのソース，ドレイン電極パターンとしてそのまま利用することができる。つまり、この発明に係る前記等価的に置き替えられたパターンは、そのままパワーＭＯＳデバイスのソース，ドレイン電極として用い、前記図１４に示したような電流集中による素子破壊を防止する上で有益なものとなる。
【００４０】
図１０には、この発明が適用された半導体装置が搭載された電池パックの一実施例のブロック図が示されている。この実施例は、リチウムイオン二次電池等の電池パックに適用される。この実施例の電池パックは、電池セルＣＥＬＬ、ヒューズＦＳ、前記監視部と充放電制御用スイッチＭＯＳＦＥＴＱ１，Ｑ２及び付加回路として抵抗Ｒvcc 、Ｒidt 、コンデンサＣ１，Ｃ２等により構成される。上記監視部とスイッチＭＯＳＦＥＴＱ１，Ｑ２が１つの半導体装置ＬＳＩに搭載される。そして、かかる半導体装置は、標準ＣＭＯＳプロセスにより形成される。
【００４１】
上記充放電制御用スイッチＭＯＳＦＥＴＱ１，Ｑ２は、直列形態に接続された２つのパワーＭＯＳＦＥＴで構成される。この実施例では、ＮチャネルＭＯＳＦＥＴが用いられる。電池セルＣＥＬＬの正極＋は、ヒューズＦＳを介して電池パックの正極端子（＋）に接続される。電池セルＣＥＬＬの負極−は、パワーＭＯＳＦＥＴＱ１のソースと、監視用部の接地端子ＧＮＤに接続される。パワーＭＯＳＦＥＴＱ１のドレインは、パワーＭＯＳＦＥＴＱ２のドレインと接続される。パワーＭＯＳＦＥＴＱ２のソースは、電池パックの負極端子（−）に接続される。
【００４２】
上記ＭＯＳＦＥＴＱ１は、ディスチャージ（放電）電流の遮断に用いられ、ゲートには監視部で形成されたディスチャージ制御信号ＤＣＨが供給される。上記ＭＯＳＦＥＴＱ２は、チャージ（充電）電流の遮断に用いられ、ゲートには上記監視用部で形成されたチャージ制御信号ＣＨＧが供給される。上記ＭＯＳＦＥＴＱ２のソースは、抵抗Ｒidt を介して上記監視部の第２接地端子ＩＤＴに接続される。上記電池パックの正極端子（＋）は、抵抗Ｒvcc を介して上記監視用チップ３の電源端子ＶＣＣに接続される。上記監視部の電源端子ＶＣＣと接地端子ＧＮＤとの間には、電源安定化のためのコンデンサＣ１が接続される。また、監視部の接地端子ＧＮＤと、電池パックの負極端子（−）との間には、コンデンサＣ２が接続される。
【００４３】
上記電池パックの正極端子（＋）と負極端子（−）は、充電器又は負荷回路が接続される。例えば負荷回路は、携帯電話装置のような電子機器とされる。充電動作においては、充電器が接続されて、電池パックの正極端子（＋）から電池セルＣＥＬＬの正極（＋）に向けて電流が流れ、電池セルＣＥＬＬの負極（−）から負極端子（−）に向けて電流が流れる。この場合、ＭＯＳＦＥＴＱ１は、ボディーダイオードを介して常時電流が流れるので、ＭＯＳＦＥＴＱ２をオフ状態にすることにより充電動作の停止が行われる。放電動作においては、負荷回路が接続されて、電池セルＣＥＬＬの正極（＋）から電池パックの正極端子（＋）に向けて電流が流れ、電池パックの負極端子（−）から電池セルＣＥＬＬの負極（−）に向けて電流が流れる。この場合、ＭＯＳＦＥＴＱ２は、ボディーダイオードを介して常時電流が流れるので、ＭＯＳＦＥＴＱ１をオフ状態にすることにより放電動作の停止が行われる。ＭＯＳＦＥＴＱ１，Ｑ２のゲートとソース間には、保護用ダイオードが設けられる。
【００４４】
ＩＤＴ端子（検出端子）は、過電流電圧検出入力、充電過電流検出入力及びＣＨＧ出力の負極（接地電位）側電源端子であり、放電電流が増加してＩＤＴ端子の入力電圧が過電流検出電圧、又は短絡電流検知電圧を超えると、ＤＣＨ出力がロウレベル（接地側電圧）になり、ＭＯＳＦＥＴＱ１をオフ状態にする。その後、入力電圧が上記過電流検出電圧以下になるとＤＣＨ出力がハイレベル（電源電圧）になり、上記ＭＯＳＦＥＴＱ１がオン状態になって過電流状態から復帰する。
【００４５】
ＤＣＨ信号は、上記のように放電経路遮断用のゲートに供給されるＭＯＳＦＥＴＱ１の制御信号であり、電池セルＣＥＬＬの電圧が正常のときにはハイレベル（ＶＣＣ）となり、上記ＭＯＳＦＥＴＱ１をオン状態にし、過放電状態または過電流状態が検出されるとロウレベル（接地電位）になり、上記ＭＯＳＦＥＴＱ１をオフ状態にする。
【００４６】
ＣＨＧ信号は、上記のように充電経路遮断用のゲートに供給されるＭＯＳＦＥＴＱ２の制御信号であり、電池セルＣＥＬＬの電圧が正常のときにはハイレベル（ＶＣＣ）となり、上記ＭＯＳＦＥＴＱ２をオン状態にし、過充電状態または過大な充電電圧が検出されるとロウレベル（ＩＤＴ）になり、上記ＭＯＳＦＥＴＱ２をオフ状態にする。
【００４７】
図１１は、前記監視部の一実施例のブロック図が示されている。この実施例の監視部は、特に制限されないが、基準電圧発生回路、制御回路、前記ＤＣＨ信号、ＣＨＧ信号に対応した駆動回路、上限電圧検出回路、下限電圧検出回路、発振器、発振器の発振パルスで動作する過充電タイマ、過放電タイマ、過電流タイマ、充電器電圧検出回路、放電電流，充電電流検出回路などから構成される。前記基準電圧発生回路で形成された基準電圧は、上記上限電圧検出回路、下限電圧検出回路、充電器電圧、放電電流、充電電流の各電圧検出回路の検出動作の基準として用いられる。
【００４８】
前記図１〜図６等で説明したＰチャネルＭＯＳＦＥＴを用いる場合には、上記スイッチは、正極＋側の電流経路に直列に挿入される。そして、ゲートに供給される制御信号ＣＧＧとＤＣＨは、それがロウレベルのときにＰチャネルＭＯＳＦＥＴがオン状態となり、ハイレベルのときにオフ状態になる。
【００４９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記監視部３は、前記のような充放電制御を行うものであれば何であってもよい。半導体装置は、前記二次電池の監視用のものの他、制御論理回路とパワーＭＯＳＦＥＴとが搭載されたものであれば何であってもよい。
【産業上の利用可能性】
【００５０】
この発明は、比較的大きな電流を流すことができるパワーＭＯＳＦＥＴと論理回路と有する半導体装置に広く利用できる。
【符号の説明】
【００５１】
ＵＮＡ…最小ユニット（第１領域）、ＵＮＢ…中間ユニット（第２領域）、Ｓ…ソース、Ｄ…ドレイン、Ｇ…ゲート、ＢＧ…バックゲート領域、ＧＬ…ガードリング領域、Ｐ−ＳＵＢ…半導体基板、ＮＷ…Ｎ型ウェル、ＰＷ…Ｐ型ウェル、Ｑ１，Ｑ２…パワーＭＯＳＦＥＴ、ＣＥＬＬ…電池セル、ＦＳ…ヒューズ、Ｃ１，Ｃ２…コンデンサ、Ｒvcc 、Ｒidt …抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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