(57)【要約】【課題】出力電圧信号の振幅を十分にとれない場合があった。【解決手段】本発明は、しきい値電圧を決定する参照電圧を入力する第１、第２の端子と、基準電圧を入力する第３の端子と、前記基準電圧を基準とした、検出すべき電圧を入力する第４の端子と、前記第１、第２の端子を制御端子に接続され、前記参照電圧の電位差に応じた電流をそれぞれ流す、第１導電型の第１、第２のトランジスタと、前記第１のトランジスタと前記第４の端子との間に接続される第２導電型の第３のトランジスタと、前記第２のトランジスタと前記第３の端子との間に接続され、前記第３のトランジスタの流す電流に応じたミラー電流を流す第２導電型の第４のトランジスタと、を有し、前記第２、第４のトランジスタの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。【選択図】図１
2010193036.tif 000002
【特許請求の範囲】
【請求項１】
しきい値電圧を決定する参照電圧を入力する第１、第２の端子と、
基準電圧を入力する第３の端子と、
前記基準電圧を基準とした、検出すべき電圧を入力する第４の端子と、
前記第１、第２の端子を制御端子に接続し、前記参照電圧の電位差に応じた電流をそれぞれ流す、第１導電型の第１、第２のトランジスタと、
前記第１のトランジスタと前記第４の端子との間に接続される第２導電型の第３のトランジスタと、
前記第２のトランジスタと前記第３の端子との間に接続され、前記第３のトランジスタの流す電流に応じたミラー電流を流す第２導電型の第４のトランジスタと、を有し、
前記第２、第４のトランジスタの中間ノードの電圧に応じた電圧を出力信号として出力する
コンパレータ回路。
【請求項２】
前記第３、第４のトランジスタは、高電圧耐性を有するＭＯＳトランジスタであり、
前記第１のトランジスタのドレインと前記第３のトランジスタのソースが接続され、
前記第２のトランジスタのドレインと前記第４のトランジスタのソースが接続される
請求項１に記載のコンパレータ回路。
【請求項３】
前記第３のトランジスタは、ＭＯＳトランジスタであり、
前記第３のトランジスタの基板端子が、前記第３の端子に接続される
請求項１または請求項２に記載のコンパレータ回路。
【請求項４】
前記第１、第２のトランジスタが同様の構成であり、
前記第３、第４のトランジスタが同様の構成である
請求項１〜請求項３いずれか１項に記載のコンパレータ回路。
【請求項５】
前記第１、第２のトランジスタが第５の端子と第４の端子間に直列に接続され、
前記第２、第４のトランジスタが前記第５の端子と第３の端子間に直列に接続され、
前記第３、第５の端子間に、当該コンパレータ回路の作動電圧が与えられる
請求項１〜請求項４いずれか１項に記載のコンパレータ回路。
【請求項６】
前記第３のトランジスタに入力される前記基準電圧が接地電圧である
請求項５に記載のコンパレータ回路。
【請求項７】
前記第３のトランジスタに入力される前記基準電圧が電源電圧である
請求項５に記載のコンパレータ回路。
【請求項８】
前記第２、第４のトランジスタの中間ノードの電圧をバッファする１つ以上のインバータ回路を有する
請求項１〜請求項８いずれか１項に記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ回路に関する。
【背景技術】
【０００２】
従来、コンパレータ回路として、例えば、特許文献１に開示されている技術がある。その構成を図８に示す。図８に示すように、コンパレータ回路１は、ＰＭＯＳトランジスタＴｒ１、Ｔｒ３と、ＮＭＯＳトランジスタＴｒ２、Ｔｒ４とを有する。
【０００３】
ＰＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ２は、端子５と７との間に直列に接続される。また、ＰＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ２は、共通ノード１０で接続されており、更にそれぞれのゲートがこの共通ノード１０に接続される。
【０００４】
ＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４は、端子５と６との間に直列に接続される。また、ＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４は、端子９を共通ノードとして接続されている。ＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４は、ゲートがそれぞれ共通ノード１０に接続される。
【０００５】
端子５、６には作動電圧である電位ＶＤＤ、接地電圧ＧＮＤが印加されている。端子７と６との間には検出すべき電圧Ｕｅが入力される。端子９はコンパレータ回路１の出力端子であり、出力電圧信号Ｕａが出力される。
【０００６】
しかし、このコンパレータ回路１には以下のような問題がある。まず、温度変動及び製造バラツキに対して耐性が小さいことである。これは、Ｕｅ＞０でのコンパレータ回路１の定まった動作しきい値を設定するため、ＮＭＯＳトランジスタＴｒ２、Ｔｒ４の伝達特性曲線が異なるように選ばれるからである。また、回路構成上、入力段のＭＯＳトランジスタが高い耐電圧特性を有さない。
【０００７】
これらの問題に対応する技術が特許文献２に開示されている。その構成を図９に示す。図９に示すように、コンパレータ回路２は、ＰＭＯＳトランジスタＴｒ１、Ｔｒ３と、ＮＭＯＳトランジスタＴｒ２、Ｔｒ４とを有する。ＰＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ２は、端子５と７との間に直列に接続される。また、ＰＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ２は、共通ノード１０で接続されており、更にそれぞれのゲートがこの共通ノード１０に接続される。
【０００８】
ＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４は、端子５と８との間に直列に接続される。また、ＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４は、端子９を共通ノードとして接続されている。ＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４は、ゲートがそれぞれ共通ノード１０に接続される。
【０００９】
端子５には作動電圧の正電位ＶＤ、端子６には基準電圧ＧＮＤが印加されている。端子８には、参照電圧ＶＲが印加される。この参照電圧ＶＲは、コンパレータ回路１のスイッチングしきい値を決定する電圧である。端子７と６との間には検出すべき電圧Ｕｅが入力される。端子９はコンパレータ回路２の出力端子であり、出力電圧信号Ｕａが出力される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平５−２４９１４８号公報
【特許文献２】特開平９−４６１９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
このようなコンパレータ回路２は以下のような問題がある。大電圧の電圧Ｕｅを検出する場合、出力電圧信号の振幅を十分にとれないという問題がある。これは、出力端子である端子９を構成する電流経路、つまりＰＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ４で構成される電流経路に参照電圧ＶＲが入力されてしまっていることに起因する。
【課題を解決するための手段】
【００１２】
本発明は、しきい値電圧を決定する参照電圧を入力する第１、第２の端子と、基準電圧を入力する第３の端子と、前記基準電圧を基準とした、検出すべき電圧を入力する第４の端子と、前記第１、第２の端子を制御端子に接続され、前記参照電圧の電位差に応じた電流をそれぞれ流す、第１導電型の第１、第２のトランジスタと、前記第１のトランジスタと前記第４の端子との間に接続される第２導電型の第３のトランジスタと、前記第２のトランジスタと前記第３の端子との間に接続され、前記第３のトランジスタの流す電流に応じたミラー電流を流す第２導電型の第４のトランジスタと、を有し、前記第２、第４のトランジスタの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。
【００１３】
本発明にかかるコンパレータ回路は、参照電圧をスイッチングしきい値とし、検出すべき電圧がスイッチングしきい値を超えるか否かで、第２、第４のトランジスタ間のノードで生成される出力信号をハイレベル、もしくはロウレベルに変化させることができる。このため、出力信号を生成する電流経路に参照電圧が入力されることがない。
【発明の効果】
【００１４】
本発明にかかるコンパレータ回路によれば、大きな電圧を検出する場合、出力信号の振幅を十分大きくとれる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかるコンパレータ回路である。
【図２】実施の形態１にかかるコンパレータ回路の他の構成である。
【図３】実施の形態２にかかるコンパレータ回路である。
【図４】実施の形態３にかかるコンパレータ回路である。
【図５】実施の形態３にかかるＮＭＯＳトランジスタの断面図である。
【図６】実施の形態４にかかるコンパレータ回路である。
【図７】実施の形態４にかかるＮＭＯＳトランジスタの断面図である。
【図８】従来のコンパレータ回路である。
【図９】従来のコンパレータ回路である。
【発明を実施するための形態】
【００１６】
発明の実施の形態１
【００１７】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかるコンパレータ回路１００の構成を示す。図１に示すように、コンパレータ回路１００は、ＰＭＯＳトランジスタＱＰ１１、ＱＰ１２と、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２とを有する。
【００１８】
ＰＭＯＳトランジスタＱＰ１１（第２のトランジスタ）は、ソースが端子１１、ドレインがノードＡ１１、ゲートが端子１５（第２の端子）に接続される。ＰＭＯＳトランジスタＱＰ１２（第１のトランジスタ）は、ソースが端子１１（第５の端子）、ドレインがノードＡ１２、ゲートが端子１６（第１の端子）に接続される。ＮＭＯＳトランジスタＱＮ１１（第４のトランジスタ）は、ドレインがノードＡ１１、ソースが端子１２（第３の端子）、ゲートがノードＡ１２に接続される。ＮＭＯＳトランジスタＱＮ１２（第３のトランジスタ）は、ドレインとゲートがノードＡ１２、ソースが端子１３（第４の端子）に接続される。ノードＡ１１は、出力端子１４を形成し、出力信号Ｕａを出力する。端子１１には、正の作動電圧ＶＤＤが供給される。端子１２には、作動電圧ＶＤＤより低い電圧である接地電圧ＧＮＤが供給される。この端子１２に供給される電圧、本例の接地電圧ＧＮＤがコンパレータ回路１００の基準電圧となる。
【００１９】
端子１２と１３との間に検出すべき電圧Ｕｅが入力される。端子１６と１５との間に、参照電圧ＶＲが入力される。この参照電圧ＶＲは、コンパレータ回路１００のスイッチングしきい値を決定する電圧である。
【００２０】
ここで、ＮＭＯＳトランジスタＱＮ１１とＱＮ１２は、ＮＭＯＳトランジスタＱＮ１２を入力トランジスタとするカレントミラーを構成している。また、上述したＰＭＯＳトランジスタＱＰ１１、ＱＰ１２は、トランジスタサイズ等、同様の構成となっている。更に、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２も、トランジスタサイズ等、同様の構成となっている。
【００２１】
以上のような構成のコンパレータ回路１００の動作について説明する。ここで、前提としてＰＭＯＳトランジスタＱＰ１１とＱＰ１２、また、ＮＭＯＳトランジスタＱＮ１１とＱＮ１２とが同じトランジスタサイズであるとする。端子１６と１５との間に参照電圧ＶＲが入力される（端子１６が高電位側）。このため、ＰＭＯＳトランジスタＱＰ１１、ＱＰ１２には、参照電圧ＶＲだけ異なるゲート−ソース間電圧が印加されている。また、端子１３に検出すべき電圧Ｕｅが入力される。このため、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２には、電圧Ｕｅだけ異なるゲート−ソース間電圧が印加されている。
【００２２】
ＰＭＯＳトランジスタＱＰ１２とＮＭＯＳトランジスタＱＮ１２は、直列接続されている。このため、ＰＭＯＳトランジスタＱＰ１２に流れる電流は、ＮＭＯＳトランジスタＱＮ１２にも流れる。また、ＮＭＯＳトランジスタＱＮ１２は、ＮＭＯＳトランジスタＱＮ１１とカレントミラー接続されている。これにより、ＮＭＯＳトランジスタＱＮ１２に流れる電流に応じた電流がＮＭＯＳトランジスタＱＮ１１に流れる。但し、ＮＭＯＳトランジスタＱＮ１２のソースには、電圧Ｕｅが印加されている。よって、電圧Ｕｅに応じて、ノードＡ１２の電位も変化する。このため、ノードＡ１２をゲートに接続しているＮＭＯＳトランジスタＱＮ１１に流れる電流も当然この電圧Ｕｅに応じて変化する。
【００２３】
一方、上述したように、ＰＭＯＳトランジスタＱＰ１１のゲートに印加される電位は、端子１２の電位からＶＲだけ低い電位となっている。このため、このゲート電圧に応じた電流が、ＰＭＯＳトランジスタＱＰ１１に流れることになる。
【００２４】
ここで、このＮＭＯＳトランジスタＱＮ１１に流れる電流と、ＰＭＯＳトランジスタＱＰ１１に流れる電流が等しい場合、コンパレータ回路１００が平衡状態となる。このとき、コンパレータ回路１１０の休止点として、ノードＡ１１の電圧１／２ＶＤＤが出力端子１５から出力される。
【００２５】
これらのことから、一般的なＭＯＳトランジスタの飽和領域での電流式を用いて、上述した平衡状態での参照電圧ＶＲと、比較すべき電圧Ｕｅとの関係を式（１）に示す。
2010193036.tif 000003
【００２６】
なお、ＷＱＰ１２／ＬＱＰ１２は、ＰＭＯＳトランジスタＱＰ１２のチャンネル幅／チャンネル長である。βｐは、ＰＭＯＳトランジスタＱＰ１２のチャンネル部の単位面積容量×移動度である。また、ＷＱＮ１２／ＬＱＮ１２は、ＮＭＯＳトランジスタＱＮ１２のチャンネル幅／チャンネル長である。βｎは、ＮＭＯＳトランジスタＱＮ１２のチャンネル部の単位面積容量×移動度である。
【００２７】
参照電圧ＶＲと、検出すべき電圧Ｕｅが、このような式（１）の関係にある場合、出力端子１５から出力される電圧は休止点、本例では１／２ＶＤＤに位置することになる。すなわち、式（１）の右辺は、コンパレータ回路１００のスイッチングしきい値となる。
【００２８】
例えば、βｐ（ＷＱＰ１２／ＬＱＰ１２）＝βｎ（ＷＱｎ１２／ＬＱｎ１２）となるように、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１２が設定され、参照電圧ＶＲ＝０．１Ｖに選ばれると、このコンパレータ回路１００のスイッチングしきい値は、０．１Ｖとなる。
【００２９】
そして、検出すべき電圧Ｕｅ（以下、入力信号Ｕｅと称す）が、このスイッチングしきい値を下回ると、ＮＭＯＳトランジスタＱＮ１２がより強く導通状態となり、ノードＡ１２の電位が低下する。このため、ＮＭＯＳトランジスタＱＮ１１は、非導通状態となる。よって、ノードＡ１１の電位が上昇し、出力端子１５にはハイレベルの出力信号Ｕａが出力される。
【００３０】
反対に、入力信号Ｕｅが、このスイッチングしきい値を上回ると、ＮＭＯＳトランジスタＱＮ１２がより強く非導通状態となり、ノードＡ１２の電位が上昇する。このため、ＮＭＯＳトランジスタＱＮ１１は、導通状態となる。よって、ノードＡ１１の電位が降下し、出力端子１５にはロウレベルの出力信号Ｕａが出力される。
【００３１】
このように、本実施の形態１のコンパレータ回路１００は、図１に示す簡単な回路構成であっても、参照電圧ＶＲを所定の値に選択することで、その参照電圧ＶＲの値に応じたスイッチングしきい値を決定することができる。そして、コンパレータ回路１００が備えるＰＭＯＳトランジスタＱＰ１１、ＱＰ１２、または、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２がそれぞれ同一のサイズ、製造プロセス等で製造される。このため、ＰＭＯＳトランジスタＱＰ１１、ＱＰ１２、または、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２がそれぞれ同一特性を有する。よって、温度特性に対して高い不感性を有し、製造バラツキに対しても高い耐性を有する。また、コンパレータ回路２とは異なり、出力端子を構成する電流経路、つまりＰＭＯＳトランジスタＱＰ１１と、ＮＭＯＳトランジスタＱＮ１１で構成される電流経路に入力信号Ｕｅが入力されない構成となっている。
【００３２】
このため、従来のコンパレータ回路１が有していた温度変動及び製造バラツキに対して耐性が小さい問題を解決し、更に、コンパレータ回路２が有していた出力段に参照電圧ＶＲが入力されることで、大電圧の電圧Ｕｅを検出する場合、出力電圧信号の振幅を十分にとれないという問題も解決できる。
【００３３】
更に、図２に示すように、コンパレータ回路１００の出力端子１５にインバータ回路１１０を接続し、コンパレータ回路１０１を構成してもよい。インバータ回路１１０は、ＰＭＯＳトランジスタＱＰ１３と、ＮＭＯＳトランジスタＱＮ１３とを有する。
【００３４】
ＰＭＯＳトランジスタＱＰ１３は、ソースが端子１１、ドレインが端子１７、ゲートがコンパレータ回路１００の出力端子１４に接続される。ＮＭＯＳトランジスタＱＮ１３は、ドレインが端子１７、ソースが端子１２、ゲートがコンパレータ回路１００の出力端子１４に接続される。なお、端子１７は、コンパレータ回路１０１の出力端子に相当し、出力信号Ｕｂが出力される。
【００３５】
このインバータ回路１１０は、コンパレータ回路１００に対するバッファとして機能する。よって、出力信号Ｕｂの信号変化を、出力信号Ｕａに対してより急峻にすることができる。更に、同様のインバータ回路を更に複数接続することでより出力信号を急峻に変化させることができる。なお、インバータ回路を接続すると前段の出力に対して位相が反転する。つまり、出力信号Ｕｂは、入力信号Ｕｅがスイッチングしきい値を下回ると、ロウレベル、入力信号Ｕｅがスイッチングしきい値を上回ると、ハイレベルとなる。
【００３６】
発明の実施の形態２
【００３７】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図３に本実施の形態２にかかるコンパレータ回路２００の構成を示す。図３に示すように、コンパレータ回路２００は、ＰＭＯＳトランジスタＱＰ２１、ＱＰ２２と、ＮＭＯＳトランジスタＱＮ２１、ＱＮ２２とを有する。
【００３８】
ＰＭＯＳトランジスタＱＰ２１（第４のトランジスタ）は、ソースが端子２２（第３の端子）、ドレインがノードＡ２１、ゲートがノードＡ２２に接続される。ＰＭＯＳトランジスタＱＰ２２（第３のトランジスタ）は、ソースが端子２３（第４の端子）、ドレインとゲートがノードＡ２２に接続される。ＮＭＯＳトランジスタＱＮ２１（第２のトランジスタ）は、ドレインがノードＡ２１、ソースが端子２１（第５の端子）、ゲートが端子２６（第２の端子）に接続される。ＮＭＯＳトランジスタＱＮ２２（第１のトランジスタ）は、ドレインがノードＡ２２、ソースが端子２１、ゲートが端子２５（第１の端子）に接続される。ノードＡ２１は、出力端子２４を形成し、出力信号Ｕａを出力する。
【００３９】
端子２２には、正の作動電圧ＶＤＤが供給される。端子２１には、作動電圧ＶＤＤより低い電圧として接地電圧ＧＮＤが供給される。ここで、端子２２に供給される電圧ＶＤＤは、コンパレータ回路２００の基準電位となる。端子２２と２３との間に検出すべき電圧Ｕｅが入力される。端子２５と２６との間に、参照電圧ＶＲが入力される。この参照電圧ＶＲは、コンパレータ回路２００のスイッチングしきい値を決定する電圧である。
【００４０】
ＰＭＯＳトランジスタＱＰ２１、ＱＰ２２は、トランジスタサイズ等が同様の構成となっている。更に、ＮＭＯＳトランジスタＱＮ２１、ＱＮ２２も、トランジスタサイズ等が同様の構成となっている。ＰＭＯＳトランジスタＱＰ２１とＱＰ２２は、ＰＭＯＳトランジスタＱＰ２２を入力トランジスタとするカレントミラーを構成している。
【００４１】
本実施の形態２のコンパレータ回路２００の構成は、図３からもわかるように実施の形態１のコンパレータ回路１００の構成に対して、ＭＯＳトランジスタの導電性を逆となるような構成となっている。更に、基準電圧を接地電圧ＧＮＤから作動電圧ＶＤＤに変えている。このことから、コンパレータ回路２００は、正の作動電圧ＶＤＤを基準にして入力信号Ｕｅを検出するのに適している。
【００４２】
以上のような構成のコンパレータ回路２００の動作について説明する。ここで、前提としてＰＭＯＳトランジスタＱＰ２１とＱＰ２２、また、ＮＭＯＳトランジスタＱＮ２１とＱＮ２２とが同じトランジスタサイズであるとする。ここで、実施の形態１と同様の理由で、コンパレータ回路２００の平衡状態での参照電圧ＶＲと、入力信号Ｕｅの関係は、式（２）のようになる。
【００４３】
なお、ＷＱＰ２２／ＬＱＰ２２は、ＰＭＯＳトランジスタＱＰ２２のチャンネル幅／チャンネル長である。βｐは、ＰＭＯＳトランジスタＱＰ２２のチャンネル部の単位面積容量×移動度である。また、ＷＱＮ２２／ＬＱＮ２２は、ＮＭＯＳトランジスタＱＮ２２のチャンネル幅／チャンネル長である。βｎは、ＮＭＯＳトランジスタＱＮ２２のチャンネル部の単位面積容量×移動度である。
2010193036.tif 000004
【００４４】
参照電圧ＶＲと、検出すべき電圧Ｕｅが、このような式（２）の関係にある場合、出力端子２５から出力される電圧はコンパレータ回路２００の休止点、本例では１／２ＶＤＤに位置することになる。すなわち、式（２）の右辺は、コンパレータ回路２００のスイッチングしきい値となる。
【００４５】
例えば、βｐ（ＷＱＰ２２／ＬＱＰ２２）＝βｎ（ＷＱｎ２２／ＬＱｎ２２）となるように、ＰＭＯＳトランジスタＱＰ２２及びＮＭＯＳトランジスタＱＮ２２が設定され、参照電圧ＶＲ＝０．１Ｖに選ばれると、このコンパレータ回路２００のスイッチングしきい値は、０．１Ｖとなる。なお、この場合、作動電圧ＶＤＤが５Ｖであるとすると、入力信号Ｕｅの電圧が４．９Ｖのときに出力信号Ｕａが１／２ＶＤＤとなる。
【００４６】
そして、入力信号Ｕｅが、このスイッチングしきい値を下回ると、ＰＭＯＳトランジスタＱＰ２２がより強く非導通状態となり、ノードＡ２２の電位が低下する。このため、ＰＭＯＳトランジスタＱＰ２１は、導通状態となる。よって、ノードＡ２１の電位が上昇し、出力端子２５にはハイレベルの出力信号Ｕａが出力される。
【００４７】
反対に、入力信号Ｕｅが、このスイッチングしきい値を上回ると、ＰＭＯＳトランジスタＱＰ２２がより強く導通状態となり、ノードＡ２２の電位が上昇する。このため、ＰＭＯＳトランジスタＱＰ２１は、非導通状態となる。よって、ノードＡ２１の電位が降下し、出力端子２５にはロウレベルの出力信号Ｕａが出力される。
【００４８】
このように、本実施の形態２のコンパレータ回路２００は、実施の形態１と同様、端子２５、２６に印加する参照電圧ＶＲを選択することで、スイッチングしきい値を決定することができる。また、コンパレータ回路２００が備えるＰＭＯＳトランジスタＱＰ２１、ＱＰ２２、または、ＮＭＯＳトランジスタＱＮ２１、ＱＮ２２がそれぞれ同一のサイズ、製造プロセス等で製造されるため、同一特性を有する。よって、温度特性に高い不感性を有し、製造バラツキに対しても高い耐性を有する。このため、実施の形態１と同様に、温度変動及び製造バラツキに対して耐性を有し、大電圧の電圧Ｕｅを検出する場合に、出力電圧信号の振幅を十分にとることができる。
【００４９】
発明の実施の形態３
【００５０】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図４に本実施の形態３にかかるコンパレータ回路３００の構成を示す。図４に示すように、コンパレータ回路３００は、ＰＭＯＳトランジスタＱＰ１１、ＱＰ１２と、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２とを有する。なお、図４に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なる点は、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２の構成である。よって、本実施の形態３では、その相違部分を重点的に説明し、その他の部分の説明は省略する。
【００５１】
本実施の形態３において、ＮＭＯＳトランジスタＱＮ１１は、ソースがノードＡ１１、ドレインが端子１２、ゲートがノードＡ１２に接続されている。また、ＮＭＯＳトランジスタＱＮ１２は、ソースとゲートがノードＡ１２、ドレインが端子１３に接続されている。更に、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２の基板電位は、端子１２から供給される。
【００５２】
更に詳細に説明するため、図５にＮＭＯＳトランジスタＱＮ１１、ＱＮ１２の断面図を示す。なお、ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２は共に同一構成となっているため、ＮＭＯＳトランジスタＱＮ１１を例にとり、両トランジスタの説明とする。
【００５３】
ＮＭＯＳトランジスタＱＮ１１は、ｎ−基板を有し、その下側に背面接触のためのｎ＋層が設けられている。ｎ−基板には、ＮＭＯＳトランジスタＱＮ１１のＰウェルであるｐ−層が設けられている。このＰウェルにＮＭＯＳトランジスタＱＮ１１の基板電位端子が接続されている。Ｐウェル上層には、２つの相対する２つのｎドープされた拡散層が配置される。
【００５４】
この拡散層のうち一方を拡散層Ｄ１、他方を拡散層Ｓ１とする。拡散層Ｓ１は、ｎ＋ドーピングを有し、ソース端子と接触している。拡散層Ｄ１は、拡散層Ｓ１からＬの間隔をおいて配置される。拡散層Ｄ１もｎ＋ドーピングを有し、ドレイン端子と接触している。但し、拡散層Ｄ１は、ｎ＋ドープされた領域から拡散層Ｓ１側により浅い深さのｎ−ドープされた領域を有する。ここで、拡散層Ｄ１、Ｓ１の間隔Ｌは、ＮＭＯＳトランジスタＱＮ１１のチャンネル長である。チャネルの上に、酸化絶縁層を介して段付きのゲート電極が配置されている。このような構成を有するＮＭＯＳトランジスタＱＮ１１、ＱＮ１２は、高電圧耐性を有する。
【００５５】
ここで、ＮＭＯＳトランジスタを利用するとき、ドレイン、ソースを実施の形態１のように接続する構成が一般的である。しかし、本実施の形態３のように、ＮＭＯＳトランジスタのドレイン、ソースの接続関係を逆にしても基本的に動作可能である。更に、このような回路では、高い耐電圧特性を有することが判明している。但し、この接続関係では、図５のような高電圧耐性を有するＮＭＯＳトランジスタを用いなければならない。
【００５６】
よって、図５のような高電圧耐性を有するＮＭＯＳトランジスタＱＮ１１、ＱＮ１２を用い、上述したようなソース、ドレインの接続関係をとることで、コンパレータ回路３００が、より高い耐電圧性を有することができる。
【００５７】
なお、ＮＭＯＳトランジスタＱＮ１２の基板電位は、図４に示すように端子１２に接続されている。これは、入力電圧Ｕｅが、任意に大きい正の値をとり得ることを保証する。なぜならば、入力信号Ｕｅの電圧が、出力信号Ｕａの電圧を上回るとき、ＮＭＯＳトランジスタＱＮ１２がカットオフされるからである。
【００５８】
発明の実施の形態４
【００５９】
以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。図６に本実施の形態４にかかるコンパレータ回路４００の構成を示す。図６に示すように、コンパレータ回路４００は、ＰＭＯＳトランジスタＱＰ２１、ＱＰ２２と、ＮＭＯＳトランジスタＱＮ２１、ＱＮ２２とを有する。なお、図６に示された符号のうち、図３と同じ符号を付した構成は、図３と同じか又は類似の構成を示している。実施の形態２と異なる点は、ＰＭＯＳトランジスタＱＰ２１、ＱＰ２２の構成である。よって、本実施の形態４では、その相違部分を重点的に説明し、その他の部分の説明は省略する。
【００６０】
本実施の形態４において、ＰＭＯＳトランジスタＱＰ２１は、ソースがノードＡ２１、ドレインが端子２２、ゲートがノードＡ２２に接続されている。また、ＰＭＯＳトランジスタＱＰ２２は、ソースとゲートがノードＡ２２、ドレインが端子２３に接続されている。更に、ＰＭＯＳトランジスタＱＰ２１、ＱＰ２２の基板電位は、端子２２から供給される。
【００６１】
更に詳細に説明するため、図７にＰＭＯＳトランジスタＱＰ２１、ＱＰ２２の断面図を示す。なお、ＰＭＯＳトランジスタＱＰ２１、ＱＰ２２は共に同一構成となっているため、ＰＭＯＳトランジスタＱＰ２１を例にとり、両トランジスタの説明とする。
【００６２】
ＰＭＯＳトランジスタＱＰ２１は、ｎ−基板を有し、その下側に背面接触のためのｎ＋層が設けられている。ｎ−基板は、ＰＭＯＳトランジスタＱＰ２１の基板である。このｎ−基板にＰＭＯＳトランジスタＱＰ２１の基板電位端子が接続されている。ｎ−基板上層には、２つの相対する２つのｐドープされた拡散層が配置される。
【００６３】
この拡散層のうち一方を拡散層Ｄ２、他方を拡散層Ｓ２とする。拡散層Ｓ２は、ｐ＋ドーピングを有し、ソース端子と接続される。拡散層Ｄ２は、拡散層Ｓ２からＬの間隔をおいて配置される。拡散層Ｄ２もｎ＋ドーピングを有し、ドレイン端子と接続される。但し、拡散層Ｄ２は、ｐ＋ドープされた領域から拡散層Ｓ２側により浅い深さのｐ−ドープされた領域を有する。ここで、拡散層Ｄ２、Ｓ２の間隔Ｌは、ＰＭＯＳトランジスタＱＰ２１のチャンネル長である。チャネルの上に、酸化絶縁層を介して段付きのゲート電極が配置されている。このような構成を有するＰＭＯＳトランジスタＱＰ２１、ＱＰ２２は、高電圧耐性を有する。
【００６４】
ここで、ＰＭＯＳトランジスタを利用するとき、ドレイン、ソースを実施の形態２のように接続する構成が一般的である。しかし、本実施の形態４のように、ＰＭＯＳトランジスタのドレイン、ソースの接続関係を逆にしても基本的に動作可能である。更に、このような回路では、高い耐電圧特性を有することが判明している。但し、この接続関係では、図７のような高電圧耐性を有するＰＭＯＳトランジスタを用いなければならない。
【００６５】
よって、図７のような高電圧耐性を有するＰＭＯＳトランジスタＱＰ２１、ＱＰ２２を用い、上述したようなソース、ドレインの接続関係をとることで、コンパレータ回路４００が、より高い耐電圧性を有することができる。
【００６６】
なお、ＰＭＯＳトランジスタＱＰ２２の基板電位は、図６に示すように端子２２に接続されている。これは、入力電圧Ｕｅが、基準電圧である電圧ＶＤＤから非常に低い値をとり得ることを保証する。なぜならば、入力信号Ｕｅの電圧が、出力信号Ｕａの電圧を下回るとき、ＰＭＯＳトランジスタＱＰ２２がカットオフされるからである。
【００６７】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２〜４においても、実施の形態１のようにバッファとして複数のインバータ回路を出力端子に接続してもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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