(57)【要約】【課題】  高速仕様と高信頼仕様とを混在可能な半導体メモリを提供する。【解決手段】  半導体メモリの各メモリセルは、制御ゲート線に接続され、電子を蓄積するメモリトランジスタと、選択ゲート線に接続された選択トランジスタとを有する。セクタレジスタは、セクタ毎に記憶している動作モードを示すレジスタ信号を出力する。制御回路は、読み出し動作において、第１動作モードで動作するセクタの制御ゲート線をアクティブ期間中に選択レベルに設定し続け、第２動作モードで動作するセクタの制御ゲート線を読み出しコマンド毎に選択レベルに設定する。これにより、制御ゲート線の選択期間が相対的に長く、読み出しアクセス時間の短い第１動作モードと、制御ゲート線の選択期間が相対的に短く、高い信頼性を有する第２動作モードとをセクタ毎に切り替えることができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
制御ゲート線に接続され、電子を蓄積するメモリトランジスタと、選択ゲート線に接続され、前記メモリトランジスタをビット線に接続する選択トランジスタとを有する複数のメモリセルと、
所定数の前記メモリセルをそれぞれ有する複数のセクタと、
前記セクタにそれぞれ対応して第１または第２動作モードを記憶する記憶部を有し、前記各記憶部に記憶している動作モードを示すレジスタ信号を出力するセクタレジスタと、
読み出し動作において、前記第１動作モードを示すレジスタ信号に対応するセクタの制御ゲート線を半導体メモリのアクティブ期間中に選択レベルに設定し続け、前記第２動作モードを示すレジスタ信号に対応するセクタの制御ゲート線を読み出しコマンド毎に選択レベルに設定する制御回路と
を備えていることを特徴とする半導体メモリ。
【請求項２】
前記制御回路は、前記各セクタに対応して設けられ、前記制御ゲート線を駆動するための制御ゲートイネーブル信号を出力するゲート制御部を備え、
前記第１動作モードに設定されたセクタである第１セクタに対応する前記ゲート制御部は、前記第１セクタが読み出しアクセスされるか否かに拘わりなく前記アクティブ期間中に前記制御ゲートイネーブル信号を活性化し続け、
前記第２動作モードに設定されたセクタである第２セクタに対応する前記ゲート制御部は、前記第２セクタを読み出しアクセスするための前記読み出しコマンドに同期して前記制御ゲートイネーブル信号を活性化すること
を特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記各セクタの前記メモリセルに保持されているデータの論理を判定するために第１リファレンス電圧を受けるセンスアンプと、
前記セクタにそれぞれ対応して設けられ、第１論理レベルが書き込まれたインジケータメモリセルと、
前記インジケータメモリセルに保持されているデータの論理を判定するための第２リファレンス電圧を受け、第１論理レベルと異なる第２論理レベルを判定したときに読み出しエラー信号を出力するインジケータセンスアンプと、
前記第２論理レベルが読み出されたインジケータメモリセルに対応するセクタであるエラーセクタの動作モードが前記第１動作モードに設定されているときに、前記エラーセクタと、前記第２動作モードに設定され読み出しエラーが発生していない他のセクタとを、前記読み出しエラー信号に対応するセクタ切り替え信号に応答して切り替える切り替え部と
を備え、
前記第２リファレンス電圧は、前記第１論理レベルを保持する複数の前記メモリセルの閾値電圧のうち最も前記第１リファレンス電圧に近い閾値電圧と、前記第１リファレンス電圧との間に設定されること
を特徴とする請求項１または請求項２記載の半導体メモリ。
【請求項４】
前記読み出しエラー信号を半導体メモリの外部に出力する外部端子と、
半導体メモリの外部から供給される前記セクタ切り替え信号を受ける入力端子と
を備えていることを特徴とする請求項３記載の半導体メモリ。
【請求項５】
前記切り替え部は、
動作モードを示す情報を記憶する第１領域と、外部から受けるセクタアドレスと実際にアクセスするセクタを示す物理セクタアドレスとの対応関係を示す情報を記憶する第２領域と、前記読み出しエラー信号に応答してエラー情報が書き込まれる第３領域とを、前記各セクタに対応して備えた切り替えマップと、
前記セクタ切り替え信号に応答して、前記エラー情報が書き込まれた第３領域に対応する第２領域に記憶されている情報と、前記エラー情報が書き込まれていない第３領域に対応する第２領域に記憶されている情報とを入れ替える切り替え制御部と、
前記第２領域に記憶されている情報に応じて、外部から受けるセクタアドレスを前記物理セクタアドレスに変換する変換部と
を備えていることを特徴とする請求項４または請求項５記載の半導体メモリ。
【請求項６】
請求項１ないし請求項５のいずれか１項記載の半導体メモリと、
前記半導体メモリをアクセスするコントローラと
を備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリおよび半導体メモリが搭載されるシステムに関する。
【背景技術】
【０００２】
フラッシュメモリ等の半導体メモリは、電源電圧より高い電圧を用いてメモリセルのプログラム（書き込み）および消去を実施する。このため、メモリセル内のデータを保持するためのメモリトランジスタの耐圧は、通常のトランジスタの耐圧に比べて高い。高耐圧のトランジスタは、ゲート絶縁膜が厚いため、閾値電圧が高く、動作速度が遅い。読み出し動作時のアクセス速度を向上するために、フローティングゲートを有する高耐圧のメモリトランジスタと通常の耐圧の選択トランジスタを直列に配置したメモリセルが提案されている（例えば、特許文献１参照）。
【０００３】
この種の半導体メモリでは、読み出し動作において半導体メモリが選択されている期間にメモリトランジスタを常にオンし、読み出しコマンドに応答して選択トランジスタをオンする。負荷の大きいメモリトランジスタを常にオンし、負荷の小さい選択トランジスタのみを動作させて読み出し動作を実行することにより、アクセス速度は向上する。一方、メモリトランジスタの制御ゲートは、半導体メモリの選択中に読み出し電圧を常に受けている。このため、長期間の使用により、メモリトランジスタの閾値電圧が変化すると、読み出しマージンは低下する。
【０００４】
読み出しマージンの低下を防止し、半導体メモリの信頼性を確保するためには、メモリトランジスタの制御ゲートに読み出し動作毎に読み出し電圧を印加する必要がある。この場合、負荷の大きいメモリトランジスタが読み出し動作毎に駆動されるため、アクセス速度は遅くなる。実際には、市場の要求に合わせて、半導体メモリの選択中に読み出し電圧をメモリトランジスタの制御ゲートに印加し続ける高速製品と、メモリトランジスタの制御ゲートに読み出し動作毎に読み出し電圧を印加する高信頼性製品が製造されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００５−５１２２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、２種類の半導体メモリをそれぞれ設計し、製造する場合、開発コストおよび製造コストは増加する。また、システムが高速仕様と高信頼仕様の半導体メモリを必要とするとき、２種類の半導体メモリをシステム内に搭載する必要がある。近時、半導体メモリの記憶容量は増加しており、２種類の半導体メモリをシステムに搭載すると、使用されない無駄な記憶領域が生じる可能性が高い。これにより、システムコストは上昇してしまう。
【０００７】
本発明の目的は、高速仕様と高信頼仕様とを混在可能な半導体メモリを提供することである。
【０００８】
本発明の別の目的は、半導体メモリの開発コストおよび製造コストを削減することである。
【０００９】
本発明のさらなる別の目的は、半導体メモリが搭載されるシステムのコストを削減することである。
【課題を解決するための手段】
【００１０】
半導体メモリは、所定数のメモリセルをそれぞれ含む複数のセクタを有する。各メモリセルは、制御ゲート線に接続され、電子を蓄積するメモリトランジスタと、選択ゲート線に接続され、メモリトランジスタをビット線に接続する選択トランジスタとを有する。セクタレジスタは、セクタ毎に第１または第２動作モードを記憶し、記憶している動作モードを示すレジスタ信号を出力する。制御回路は、読み出し動作において、第１動作モードを示すレジスタ信号に対応するセクタの制御ゲート線を半導体メモリのアクティブ期間中に選択レベルに設定し続ける。制御回路は、第２動作モードを示すレジスタ信号に対応するセクタの制御ゲート線を読み出しコマンド毎に選択レベルに設定する。
【発明の効果】
【００１１】
制御ゲート線の選択期間が相対的に長く、読み出しアクセス時間の短い第１動作モードと、制御ゲート線の選択期間が相対的に短く、高い信頼性を有する第２動作モードとをセクタレジスタによりセクタ毎に切り替えることができる。これにより、セクタを高速仕様と高信頼仕様とを混在可能かつ切り替え可能な半導体メモリを提供できる。この結果、半導体メモリの開発コストおよび製造コストを削減でき、半導体メモリが搭載されるシステムのコストを削減できる。
【図面の簡単な説明】
【００１２】
【図１】一実施形態における半導体メモリの例を示している。
【図２】図１に示したメモリセルアレイの例を示している。
【図３】図１に示したセクタ制御回路の例を示している。
【図４】図１に示した制御ゲートデコーダおよび制御ゲートドライバの例を示している。
【図５】図１に示した半導体メモリが搭載されるシステムの例を示している。
【図６】図１に示したセクタデコーダおよびセクタレジスタの動作の例を示している。
【図７】図１に示した半導体メモリの読み出し動作における制御電圧の例を示している。
【図８】図１に示した半導体メモリの読み出し動作の例を示している。
【図９】別の実施形態におけるセクタデコーダおよびセクタレジスタの動作の例を示している。
【図１０】別の実施形態における半導体メモリの例を示している。
【図１１】図１０に示したメモリセルアレイの例を示している。
【図１２】図１１に示したリファレンス電圧の例を示している。
【図１３】図１０に示した制御ゲートデコーダの例を示している。
【図１４】別の実施形態における半導体メモリの例を示している。
【図１５】別の実施形態における半導体メモリの例を示している。
【図１６】図１５に示した制御ゲートデコーダの例を示している。
【図１７】別の実施形態におけるメモリセルアレイの例を示している。
【図１８】別の実施形態における半導体メモリの例を示している。
【発明を実施するための形態】
【００１３】
以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体メモリチップ上のパッド、あるいは半導体メモリチップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１４】
図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。図１に示した半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作する。しかし、半導体メモリＭＥＭは、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。
【００１５】
半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成される。半導体メモリＭＥＭは、コマンドバッファ１０、動作制御回路１２、セクタレジスタ１４、アドレスバッファ１６、電圧生成回路１８、データ入出力バッファ２０およびメモリコア２２を有している。
【００１６】
コマンドバッファ１０は、メモリコア２２を動作するためのコマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤを動作制御回路１２に出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥである。
【００１７】
動作制御回路１２は、コマンドバッファ１０からのコマンド信号ＣＭＤおよびアドレス信号ＲＡＤに応じて、メモリコア２２を動作するための制御信号（タイミング信号）をメモリコア２２に出力する。制御信号は、読み出し信号ＲＤ、プログラム信号ＰＧＭおよび消去信号ＥＲＳを含む。また、動作制御回路１２は、チップイネーブル信号／ＣＥと同じ論理を有するチップイネーブル信号ＣＥＸをメモリコア２２に出力する。読み出し信号ＲＤは、メモリセルＭＣからデータを読み出す読み出し動作を実行するために、読み出しコマンドに応答して生成される。プログラム信号ＰＧＭは、メモリセルＭＣに論理０をプログラムするプログラム動作（書き込み動作）を実行するために、プログラムコマンドに応答して生成される。消去信号ＥＲＳは、メモリセルＭＣを論理１の状態に消去する消去動作を実行するために、消去コマンドに応答して生成される。
【００１８】
また、動作制御回路１２は、半導体メモリＭＥＭのパワーオンシーケンス中に供給されるアドレス信号をセクタコードＳＣＯＤＥ（ＳＣＯＤＥ０−７）としてデコードするセクタデコーダＳＤＥＣを有している。例えば、セクタデコーダＳＤＥＣは、パワーオンシーケンスにおいて、レディ信号ＲＤＹが高レベル（レディ状態）に変化してから所定の期間に、アドレス端子ＡＤ０に供給されるパルス信号に応じてセクタコードＳＣＯＤＥを認識する。レディ信号ＲＤＹは、消去動作中またはプログラム動作中に、外部からのアクセスを禁止するために低レベルに設定される。このため、レディ信号ＲＤＹは、ビジー信号あるいはレディ／ビジー信号とも称される。
【００１９】
セクタデコーダＳＤＥＣは、デコードしたセクタコードＳＣＯＤＥをセクタレジスタ１４に出力する。後述するように、高レベルのセクタコードＳＣＯＤＥにより、対応するセクタＳＥＣの読み出し動作モードは高速動作モードＨＳに設定される。低レベルのセクタコードＳＣＯＤＥにより、対応するセクタＳＥＣの読み出し動作モードは高信頼動作モードＨＲに設定される。なお、セクタコードＳＣＯＤＥは、他のアドレス端子ＡＤやデータ端子Ｉ／Ｏに供給される信号を用いて認識されてもよい。
【００２０】
図２に示すように、メモリセルアレイＡＲＹは、７つのセクタＳＥＣ０−７を有している。セクタコードＳＣＯＤＥ０−７の各値は、セクタＳＥＣ０−７をそれぞれ示す。なお、セクタデコーダＳＤＥＣは、例えば、通常動作では使用されないモード設定コマンドを受けたときに、モード設定コマンドとともに供給されるアドレス信号ＡＤ０−７のビット値に応じてセクタコードＳＣＯＤＥを認識してもよい。
【００２１】
セクタレジスタ１４は、セクタコードＳＣＯＤＥ０−７を記憶する８個の記憶部ＭＵを有している。セクタレジスタ１４は、記憶部ＭＵに記憶しているセクタコードＳＣＯＤＥ０−７の論理レベルをレジスタ信号ＲＥＧ０−７として出力する。記憶部ＭＵは、セクタコードＳＣＯＤＥ０−７を記憶する揮発性または不揮発性のラッチ回路を有している。なお、セクタレジスタ１４は、メモリセルアレイＡＲＹ内のメモリセルＭＣを用いて形成されてもよく、メモリセルアレイＡＲＹの外部に設けられるメモリセルＭＣを用いて形成されてもよい。
【００２２】
アドレスバッファ１６は、例えば、アドレス端子で受けるアドレス信号ＡＤ（ＡＤ０−１７）の上位ビットＡＤ６−１７をロウアドレス信号ＲＡＤ（ＲＡＤ０−１１）として出力し、アドレス信号ＡＤの下位ビットＡＤ０−５をカラムアドレス信号ＣＡＤ（ＣＡＤ０−５）として出力する。ロウアドレス信号ＲＡＤおよびカラムアドレス信号ＣＡＤにより、アクセスされるメモリセルＭＣが選択される。
【００２３】
ロウアドレス信号ＲＡＤの上位３ビットＲＡＤ９−１１（ＡＤ１５−１７）は、セクタＳＥＣ０−７およびソース線ＳＬを選択するために使用される。ロウアドレス信号ＲＡＤの下位９ビットＲＡＤ０−８（ＡＤ６−１４）は、各セクタＳＥＣ内の制御ゲート線ＣＧおよび選択ゲート線ＳＧを選択するために使用される。制御ゲート線ＣＧおよび選択ゲート線ＳＧの数は、セクタＳＥＣ０−７毎にそれぞれ５１２本である。ソース線ＳＬの数は、各セクタＳＥＣ０−７に１本ずつ配線される。
【００２４】
カラムアドレス信号ＣＡＤ０−５（ＡＤ０−５）は、ビット線ＢＬを選択するために使用される。カラムアドレスＣＡＤ０−５により、データ端子Ｉ／Ｏ毎に６４本のビット線ＢＬの１つが選択される。各制御ゲート線ＣＧおよび各選択ゲート線ＳＧは、１０２４個のメモリセルＭＣに接続されている。なお、アドレス信号ＡＤのビット数や、ロウアドレス信号ＲＡＤおよびカラムアドレス信号ＣＡＤの割り当ては、上述に限定されるものではない。例えば、半導体メモリＭＥＭが１２８個のセクタＳＥＣを有する場合、１６ビットのロウアドレスＲＡＤ０−１５（ＡＤ６−２１）が供給される。あるいは、カラムアドレスＣＡＤを１ビット増やして、２０４８個のメモリセルＭＣを各制御ゲート線ＣＧに接続してもよい。
【００２５】
電圧生成回路１８は、電源端子に供給される電源電圧ＶＣＣ（例えば、１．８Ｖ）および接地電圧ＧＮＤ（０Ｖ）に基づいて、複数種の内部電圧を生成する。例えば、内部電圧は、１Ｖ、５Ｖ、９Ｖ、−９Ｖである。電源電圧ＶＣＣおよび接地電圧ＧＮＤは他の回路にも供給される。
【００２６】
データ入出力バッファ２０は、データバスＤＢを介してメモリコア２２から出力される読み出しデータをデータ端子Ｉ／Ｏに出力する。データ入出力バッファ２０は、データ端子Ｉ／Ｏに供給される書き込みデータを、データバスＤＢを介してメモリコア２２に出力する。特に限定されないが、データ端子Ｉ／Ｏのビット数は、例えば１６ビット（Ｉ／Ｏ０−１５）である。
【００２７】
メモリコア２２は、セクタ制御回路ＳＣＮＴ、ソースデコーダＳＬＤＥＣ、ソースドライバＳＬＤＲＶ、制御ゲートデコーダＣＧＤＥＣ、制御ゲートドライバＣＧＤＲＶ、選択ゲートデコーダＳＧＤＥＣ、選択ゲートドライバＳＧＤＲＶ、カラムデコーダＣＤＥＣ、カラムスイッチＣＳＷ、センスアンプＳＡおよびメモリセルアレイＡＲＹを有している。
【００２８】
セクタ制御回路ＳＣＮＴは、セクタレジスタ１４からのレジスタ信号ＲＥＧ（ＲＥＧ０−７）に応じて、読み出し動作時の制御ゲートイネーブル信号ＣＧＥＮ（ＣＧＥＮ０−７）の波形を変更する。セクタ制御回路ＳＣＮＴは、読み出し信号ＲＤおよびロウアドレス信号ＲＡＤ９−１１により、読み出し動作を実行するセクタＳＥＣを認識する。但し、セクタ制御回路ＳＣＮＴは、高レベルのレジスタ信号ＲＥＧに対応する制御ゲートイネーブル信号ＣＧＥＮを、読み出し信号ＲＤに拘わりなく、チップイネーブル信号ＣＥＸの活性化中に高レベルに設定する。
【００２９】
一方、セクタ制御回路ＳＣＮＴは、読み出し動作を実行するセクタＳＥＣに対応するレジスタ信号ＲＥＧが低レベルのとき、対応する制御ゲートイネーブル信号ＣＧＥＮを、読み出し信号ＲＤ（読み出しコマンド）の活性化中に高レベルに設定する。すなわち、低レベルのレジスタ信号ＲＥＧに対応する制御ゲートイネーブル信号ＣＧＥＮは、読み出し動作毎に高レベルに変化する。
【００３０】
後述するように、レジスタ信号ＲＥＧが高レベルのとき、対応するセクタＳＥＣは高速動作モードＨＳに設定される。レジスタ信号ＲＥＧが高レベルのとき、対応するセクタＳＥＣは高信頼動作モードＨＲに設定される。このように、この実施形態では、各セクタＳＥＣの読み出し動作を、レジスタ信号ＲＥＧの論理レベルに応じた動作モードで実施できる。換言すれば、半導体メモリＭＥＭのセクタＳＥＣ０−７は、高速動作モードＨＳ（高速仕様）および高信頼動作モードＨＲ（高信頼仕様）を混在可能であり、かつ切り替え可能である。プログラム動作および消去動作は、レジスタ信号ＲＥＧの論理レベルに拘わりなく実行される。
【００３１】
ソースデコーダＳＬＤＥＣは、各セクタＳＥＣ０−７のソース線ＳＬを選択するためのデコード信号をロウアドレス信号ＲＡＤ９−１１に応じて生成する。ソースドライバＳＬＤＲＶは、ソースデコーダＳＬＤＥＣからのデコード信号に応じてソース線ＳＬを選択する。
【００３２】
制御ゲートデコーダＣＧＤＥＣは、各セクタＳＥＣ０−７に対応して形成される。各セクタＳＥＣ０−７に対応する制御ゲートデコーダＣＧＤＥＣは、ロウアドレス信号ＲＡＤ９−１１に応じて選択される。制御ゲートデコーダＣＧＤＥＣは、対応するレジスタ信号ＲＥＧが低レベルのとき、制御ゲート線ＣＧを選択するためのデコード信号(図４に示す制御ゲート選択信号ＳＥＬＣＧ０−５１１）のいずれかをロウアドレス信号ＲＡＤ０−８に応じて活性化する。制御ゲートデコーダＣＧＤＥＣは、レジスタ信号ＲＥＧが高レベルのとき、ロウアドレス信号ＲＡＤ０−８を無視し、セクタＳＥＣ内の全てのデコード信号を活性化する。これにより、レジスタ信号ＲＥＧが高レベルのとき、対応するセクタＳＥＣ内の全ての制御ゲートドライバＣＧＤＲＶが駆動される。
【００３３】
制御ゲートドライバＣＧＤＲＶは、制御ゲートデコーダＣＧＤＥＣから活性化されたデコード信号を受けたときに、対応する制御ゲート線ＣＧを制御ゲートイネーブル信号ＣＧＥＮに同期して高レベルに駆動する。
【００３４】
選択ゲートデコーダＳＧＤＥＣは、各セクタＳＥＣ０−７に対応して形成される。各セクタＳＥＣ０−７に対応する選択ゲートデコーダＳＧＤＥＣは、ロウアドレス信号ＲＡＤ９−１１に応じて選択される。選択ゲートデコーダＳＧＤＥＣは、選択ゲート線ＳＧを選択するためのデコード信号をロウアドレス信号ＲＡＤ０−８に応じて生成する。選択ゲートドライバＳＧＤＲＶは、選択ゲートデコーダＳＧＤＥＣからのデコード信号に応じて選択ゲート線ＳＧを選択する。なお、ソースデコーダＳＬＤＥＣ、制御ゲートデコーダＣＧＤＥＣおよび選択ゲートデコーダＳＧＤＥＣの少なくとも一部は、共通に形成されてもよい。
【００３５】
カラムデコーダＣＤＥＣは、ビット線ＢＬを選択するためのデコード信号をカラムアドレス信号ＣＡＤ０−５に応じて生成する。カラムスイッチＣＳＷは、カラムデコーダＣＤＥＣからのデコード信号に応じて、データ端子Ｉ／Ｏ毎にビット線ＢＬをセンスアンプＳＡに接続する。
【００３６】
センスアンプＳＡは、読み出し動作時に、メモリセルＭＣを介してビット線ＢＬに流れる電流を検出し、検出した電流に応じてデータの論理を判定する。例えば、センスアンプＳＡは、ビット線ＢＬに流れる電流を電圧に変換する電流電圧変換器と、電流電圧変換器から出力される電圧をリファレンス電圧ＶＲＥＦ（図２）と比較し、データ信号の論理を判定するコンパレータとを有している。例えば、リファレンス電圧ＶＲＥＦは、電圧生成回路１８により生成される。センスアンプＳＡは、メモリセルＭＣに保持されているデータの論理に対応する読み出しデータ信号どデータバスＤＢに出力する。
【００３７】
メモリセルアレイＡＲＹは、マトリックス状に配置される複数の不揮発性のメモリセルＭＣを有している。制御ゲート線ＣＧ、ソース線ＳＬおよび選択ゲート線ＳＧは、図の横方向に並ぶメモリセルＭＣの列に共通に接続されている。ビット線ＢＬは、図の縦方向に並ぶメモリセルＭＣの列に共通に接続されている。各メモリセルＭＣは、ソース線ＳＬとビット線ＢＬとの間に直列に配置されたメモリトランジスタＭＴおよび選択トランジスタＳＴを有している。
【００３８】
メモリトランジスタＭＴは、ｎＭＯＳトランジスタの構造を有しており、電子を蓄積するフローティングゲートと、制御ゲート線ＣＧに接続された制御ゲートとを有する。なお、メモリトランジスタＭＴは、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。選択トランジスタＳＴは、ゲートが選択ゲート線ＳＧに接続されたｎＭＯＳトランジスタである。メモリトランジスタＭＴは、選択トランジスタＳＴのオンによりビット線ＢＬに接続される。
【００３９】
例えば、選択トランジスタＳＴは、耐圧が２ＶのＣＭＯＳプロセスを用いて形成されている。選択トランジスタＳＴは、ゲート絶縁膜が薄く、高速に動作する。例えば、メモリトランジスタＭＴは、耐圧が１２ＶのＣＭＯＳプロセスを用いて形成されている。メモリトランジスタＭＴは、ゲート絶縁膜が厚く、選択トランジスタＳＴより動作速度が遅い。
【００４０】
図２は、図１に示したメモリセルアレイＡＲＹの例を示している。メモリセルアレイＡＲＹは、例えば、８個のセクタＳＥＣ（ＳＥＣ０−７）を有している。セクタＳＥＣ０−７は、互いに同じ回路構成である。特に限定されないが、セクタＳＥＣの数は、１６個あるいは６４個等、２のｎ乗個（ｎは正の整数）が望ましい。上述したように、セクタＳＥＣ０−７は、ロウアドレス信号ＲＡＤ９−１１の値に応じて識別される。
【００４１】
各セクタＳＥＣ０−７内のビット線ＢＬは、セクタスイッチＳＳＷを介して共通のグローバルビット線ＧＢＬに接続される。グローバルビット線ＧＢＬは、カラムスイッチＣＳＷおよび内部データ線ＩＤＴを介して選択的にセンスアンプ部ＳＡに接続される。例えば、６４本のグローバルビット線ＧＢＬが、データ端子Ｉ／Ｏ毎に配線されている。カラムスイッチＣＳＷは、カラムアドレス信号ＣＡＤ０−５に応じて、グローバルビット線ＧＢＬの１つを選択する。図２では、１個のデータ端子Ｉ／Ｏに対応するビット線ＢＬを示している。実際には、各セクタＳＥＣ０−７は、データ端子Ｉ／Ｏ毎に図２に示した構成を有している。なお、ビット線ＢＬは、データ端子Ｉ／Ｏ毎にまとめて配置してもよく、アドレス信号ＣＡＤ毎に（すなわち、データ端子群Ｉ／Ｏ０−１５毎に）まとめて配置してもよい。
【００４２】
セクタＳＥＣ０は、センスアンプＳＡから遠く、読み出しデータがセンスアンプＳＡに伝達されるまでの時間が長いため、読み出しアクセス時間は相対的に遅い。セクタＳＥＣ７は、センスアンプＳＡに近く、読み出しデータがセンスアンプＳＡに伝達されるまでの時間が短いため、読み出しアクセス時間は相対的に短い。このように、セクタＳＥＣ００−７の読み出しアクセス時間は、この順序で短くなる。
【００４３】
図３は、図１に示したセクタ制御回路ＳＣＮＴの例を示している。セクタ制御回路ＳＣＮＴは、各セクタＳＥＣ０−７に対応してモードセレクタＭＳＥＬ（ＭＳＥＬ０−７）およびドライバＤＲＶ（ＤＲＶ０−７）を有している。モードセレクタＭＳＥＬ０−７は、互いに同じ回路である。ドライバＤＲＶ０−７は、互いに同じ回路である。図３に示した信号中の番号は、セクタＳＥＣ０−７の番号に対応する。読み出し動作において、セクタ選択信号ＳＥＬＳ０−７の１つは、ロウアドレス信号ＲＡＤ９−１１に応じて高レベルに活性化される。以下では、セクタＳＥＣ０に対応する回路についてのみ説明する。
【００４４】
モードセレクタＭＳＥＬ０は、３つのＮＡＮＤゲート（Ａ、Ｂ、Ｃ）を有している。ＮＡＮＤゲート（Ａ）は、読み出し信号ＲＤおよびセクタ選択信号ＳＥＬＳ０がともに高レベルのとき、低レベルの読み出しセクタ信号ＲＤＳ０Ｘを出力する。ＮＡＮＤゲート（Ｂ）は、ジスタ信号ＲＥＧ０が高レベルのときに、チップイネーブル信号ＣＥＸの低レベルへの活性化に同期して低レベルの高速セクタ信号ＨＳＳ０Ｘを出力する。
【００４５】
ＮＡＮＤゲート（Ｂ）は、レジスタ信号ＲＥＧ０が高レベルのときに、ＮＡＮＤゲート（Ｃ）に供給される読み出しセクタ信号ＲＤＳ０Ｘを無効にする機能を有している。このとき、ＮＡＮＤゲート（Ｃ）は、チップイネーブル信号ＣＥＸ（すなわち、／ＣＥ）の活性化中に高レベルを出力する。チップイネーブル信号ＣＥＸの活性化は、半導体メモリＭＥＭの選択期間を示し、メモリセルアレイＡＲＹのアクティブ期間を示す。
【００４６】
ＮＡＮＤゲート（Ｃ）は、負論理のＯＲ回路として動作する。ＮＡＮＤゲート（Ｃ）は、高速セクタ信号ＨＳＳ０Ｘが低レベルに活性化されているときに、読み出しセクタ信号ＲＤＳ０Ｘのレベルに関わりなく高レベルに保持される（高速動作モードＨＳ）。ＮＡＮＤゲート（Ｃ）は、高速セクタ信号ＨＳＳ０Ｘが高レベルに非活性化されているときに、読み出しセクタ信号ＲＤＳ０Ｘの活性化に同期して高レベルを出力する（高信頼動作モードＨＲ）。
【００４７】
ドライバＤＲＶ０は、チップイネーブル信号ＣＥＸが低レベルで、ＮＡＮＤゲート（Ｃ）の出力が高レベルのときに、高レベルの制御ゲートイネーブル信号ＣＧＥＮ０を出力する。レジスタ信号ＲＥＧ０が高レベルのとき（高速動作モードＨＳ）、制御ゲートイネーブル信号ＣＧＥＮ０は、チップイネーブル信号／ＣＥに同期して高レベルに活性化される。レジスタ信号ＲＥＧ０が低レベルのとき（高信頼動作モードＨＲ）、制御ゲートイネーブル信号ＣＧＥＮ０は、読み出し信号ＲＤに同期して高レベルに活性化される。セクタ制御回路ＳＣＮＴの動作は、図８でも説明する。
【００４８】
図４は、図１に示した制御ゲートデコーダＣＧＤＥＣおよび制御ゲートドライバＣＧＤＲＶの例を示している。説明を簡単にするために、図４では、読み出し動作に必要な回路のみを示している。図４は、セクタＳＥＣ０に対応する回路を示しているが、セクタＳＥＣ１−７に対応する回路も、図４と同じである。
【００４９】
制御ゲートデコーダＣＧＤＥＣは、プリデコーダＰＤＥＣおよびロウデコーダＲＤＥＣを有している。特に限定されないが、プリデコーダＰＤＥＣは、ロウアドレス信号群ＲＡＤ０−２、ＲＡＤ３−５、ＲＡＤ６−８に対応するデコード回路を有している。例えば、ロウアドレス信号群ＲＡＤ０−２に対応するデコード回路は、ロウアドレス信号ＲＡＤ０−２に応じて８本のプリデコード信号Ｒ０１２０、Ｒ０１２１Ｚ、Ｒ０１２２Ｚ、...Ｒ０１２７Ｚの何れかを高レベルに活性化する。同様に、ロウアドレス信号群ＲＡＤ３−５、ＲＡＤ６−８に対応するデコード回路の各々は、各ロウアドレス信号群ＲＡＤ３−５、ＲＡＤ６−８に応じて８本のプリデコード信号の何れかを高レベルに活性化する。
【００５０】
ロウデコーダＲＤＥＣは、ロウアドレス信号群ＲＡＤ０−２、ＲＡＤ３−５、ＲＡＤ６−８に対応する３本のプリデコード信号を受ける３入力ＮＡＮＤゲートを有している。全て高レベルの３つのプリデコード信号を受ける３入力ＮＡＮＤは高レベルを出力し、他の３入力ＮＡＮＤゲートは低レベルを出力する。３入力ＮＡＮＤゲートの出力は、２入力ＮＡＮＤゲートを介して制御ゲート選択信号ＳＥＬＣＧ０−５１１として出力される。これにより、読み出し動作において、レジスタ信号ＲＥＧ０が低レベルに設定されているとき（高信頼動作モードＨＲ）、ロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡＤ０−８に応じて制御ゲート選択信号ＳＥＬＣＧ０−５１１の１つを高レベルに活性化する。但し、読み出し動作において、レジスタ信号ＲＥＧ０が高レベルに設定されているとき（高速動作モードＨＳ）、ロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡＤ０−８に拘わりなく全ての制御ゲート選択信号ＳＥＬＣＧ０−５１１を高レベルに活性化する。
【００５１】
制御ゲートドライバＣＧＤＲＶは、制御ゲートイネーブル信号ＣＧＥＮおよび制御ゲート選択信号ＳＥＬＣＧ（ＳＥＬＣＧ０−５１１）のいずれかを受けるＡＮＤ回路を有している。ＡＮＤ回路の出力は、制御ゲート線ＣＧ（ＣＧ０−５１１）にそれぞれ接続されている。高レベルの制御ゲート選択信号ＳＥＬＣＧを受けるＡＮＤ回路は、制御ゲートイネーブル信号ＣＧＥＮの活性化に同期して、制御ゲート線ＣＧに高レベルを出力する。換言すれば、読み出し動作において、レジスタ信号ＲＥＧ０が低レベルのとき、制御ゲートドライバＣＧＤＲＶは、制御ゲートイネーブル信号ＣＧＥＮの活性化に同期して制御ゲート線ＣＧの１つに高レベルを出力する。読み出し動作において、レジスタ信号ＲＥＧ０が高レベルのとき、制御ゲートドライバＣＧＤＲＶは、制御ゲートイネーブル信号ＣＧＥＮの活性化に同期して全ての制御ゲート線ＣＧに高レベルを出力する。
【００５２】
図５は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。なお、後述する実施形態においても、半導体メモリＭＥＭは、図５と同じシステムＳＹＳに搭載される。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。
【００５３】
例えば、ＳｏＣは、ＣＰＵ（コントローラ）、図１に示した半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏを有している。ＣＰＵ、半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏは、システムバスＳＢＵＳにより互いに接続されている。なお、ＣＰＵと半導体メモリＭＥＭの間にメモリコントローラを配置してもよい。
【００５４】
ＣＰＵは、半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏをアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、読み出し動作、プログラム動作および消去動作を実行する。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。この実施形態では、半導体メモリＭＥＭの動作モードを、セクタＳＥＣ毎に高信頼動作モードＨＲまたは高速動作モードＨＳに設定できる。例えば、システムＳＹＳのパワーオン時にアクセスされるセクタＳＥＣは、高信頼動作モードＨＲに設定され、パワーオン後に通常動作時にアクセスされるセクタＳＥＣは、高速動作モードＨＳに設定される。これより、パワーオン時にシステムＳＹＳを確実に立ち上げることができ、アプリケーションを高速に実行できる。この結果、システムＳＹＳの信頼性と高速性を、１つの半導体メモリＭＥＭで同時に実現でき、システムコストを削減できる。なお、ＣＰＵが処理するデータを高信頼動作モードＨＲに設定されたセクタＳＥＣに書き込み、ＣＰＵが実行するプログラムを高速動作モードＨＳに設定されたセクタＳＥＣに書き込んでもよい。
【００５５】
図６は、図１に示したセクタデコーダＳＤＥＣおよびセクタレジスタ１４の動作の例を示している。セクタデコーダＳＤＥＣは、半導体メモリＭＥＭに電源電圧ＶＣＣが供給された後（パワーオンＰＯＮ）、設定期間ＴＳ中にアドレス端子ＡＤ０に供給される高レベルのパルス信号の数をカウントする。例えば、設定期間ＴＳは、レディ信号ＲＤＹが高レベルに変化してから２マイクロ秒の間である。
【００５６】
セクタデコーダＳＤＥＣは、パルス信号の数が２個のとき、１６進数で０３を示すセクタコードＳＣＯＤＥ７−０をセクタレジスタ１４の記憶部ＭＵにそれぞれ書き込む。セクタコードＳＣＯＤＥ７−０の数値は、セクタＳＥＣ７−０の番号を示す。セクタコードＳＣＯＤＥ７−０の高レベルは、高速動作モードＨＳを示し、セクタコードＳＣＯＤＥ７−０の低レベルは、高信頼動作モードＨＲを示す。
【００５７】
セクタレジスタ１４は、書き込まれたセクタコードＳＣＯＤＥ７−０を記憶し、１６進数で０３のレジスタ信号ＲＥＧ７−０を出力する。これにより、セクタＳＥＣ０−１は高速動作モードＨＳに設定され、残りのセクタＳＥＣ２−７は高信頼動作モードＨＲに設定される。同様に、パルス信号の数が４個のとき、セクタコードＳＣＯＤＥ７−０は１６進数で０Ｆに設定される。セクタレジスタ１４は、セクタコードＳＣＯＤＥ７−０を記憶し、１６進数で０Ｆのレジスタ信号ＲＥＧ７−０を出力する。これにより、セクタＳＥＣ０−３は高速動作モードＨＳに設定され、残りのセクタＳＥＣ４−７は高信頼動作モードＨＲに設定される。パルス信号の数が６個のとき、セクタコードＳＣＯＤＥ７−０は１６進数で３Ｆに設定される。セクタレジスタ１４は、これにより、セクタコードＳＣＯＤＥ７−０を記憶し、１６進数で３Ｆのレジスタ信号ＲＥＧ７−０を出力する。セクタＳＥＣ０−５は高速動作モードＨＳに設定され、残りのセクタＳＥＣ６−７は高信頼動作モードＨＲに設定される。
【００５８】
図７は、図１に示した半導体メモリＭＥＭの読み出し動作における制御電圧の例を示している。ここでは、説明を簡単にするために、各セクタＳＥＣ０−７は、１６本の制御ゲート線ＣＧ０−１５および１６本の選択ゲート線ＳＧ０−１５を有する例を示す。各セクタＳＥＣ０−７は、制御ゲート線ＣＧ０−１５および選択ゲート線ＳＧに接続されたメモリセルＭＣと、これ等メモリセルＭＣに共通の１本のソース線ＳＬ０とを有する。
【００５９】
この例では、読み出し動作において、セクタＳＥＣ０の制御ゲート線ＣＧ０とビット線ＢＬ０に接続されたメモリセルＭＣからデータが読み出される。このとき、セクタＳＥＣ０の制御ゲート線ＣＧ０および選択ゲート線ＳＧ０は高レベル（１．８Ｖ）に設定される。他の制御ゲート線ＣＧ１−１５は、高速動作モードＨＳでは高レベル（１．８Ｖ）に設定され、高信頼動作モードＨＲでは低レベル（０Ｖ）に設定される。セクタＳＥＣ０の他の選択ゲート線ＳＧ１−１５は低レベル（０Ｖ）に設定される。ビット線ＢＬ０は高レベル（１．０Ｖ）に設定され、他のビット線ＢＬ１−１０２３は低レベル（０Ｖ）に設定される。読み出し動作が実行されないセクタＳＥＣ１−７の制御ゲート線ＣＧ０−１５および選択ゲート線ＳＧ０−１５は低レベル（０Ｖ）に設定される。セクタＳＥＣ１−７のビット線ＢＬ１−１０２３およびソース線ＳＬ０は低レベル（０Ｖ）に設定される。
【００６０】
そして、メモリトランジスタＭＴの閾値電圧に応じてビット線ＢＬ０からソース線ＳＬ０に流れるメモリセル電流をセンスアンプＳＡにより検出し、メモリセルＭＣに保持されているデータの論理が読み出される。なお、メモリセルＭＣに論理０が書き込まれているとき（プログラム状態）、メモリトランジスタＭＴの閾値電圧は高く、メモリセル電流は少ない。メモリセルＭＣに論理１が書き込まれているとき（消去状態）、メモリトランジスタＭＴの閾値電圧は低く、メモリセル電流は多い。
【００６１】
図８は、図１に示した半導体メモリＭＥＭの読み出し動作の例を示している。図では、クロック信号ＣＬＫを示していないが、クロック同期式の場合、半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作する。読み出し動作では、ライトイネーブル信号／ＷＥは高レベルＨに設定され、アウトプットイネーブル信号／ＯＥは低レベルＬに設定される。消去動作中またはプログラム動作中でないとき、外部からの読み出しアクセスを許可するために、レディ信号ＲＤＹは高レベルＨに設定される。
【００６２】
この例では、まず、セクタＳＥＣ０の制御ゲート線ＣＧ３および選択ゲート線ＳＧ３に接続されたメモリセルＭＣからデータが読み出される。次に、セクタＳＥＣ２の制御ゲート線ＣＧ０および選択ゲート線ＳＧ０に接続されたメモリセルＭＣからデータが読み出される。さらに、セクタＳＥＣ０の制御ゲート線ＣＧ５および選択ゲート線ＳＧ５に接続されたメモリセルＭＣからデータが読み出される。アドレス信号ＡＤおよびチップイネーブル信号／ＣＥ等の信号は、例えば、図５に示したＣＰＵから半導体メモリＭＥＭに供給される。予め、セクタＳＥＣ０は高速動作モードＨＳに設定され（ＲＥＧ０＝Ｈ）、セクタＳＥＣ２は、高信頼動作モードＨＲに設定されている（ＲＥＧ２＝Ｌ）。なお、以降では、ロウアドレス信号ＲＡＤに関係する動作を説明し、カラムアドレス信号ＣＡＤに関係する動作は説明を省略する。各セクタＳＥＣ０−７は、図７に示したように、１６本の制御ゲート線ＣＧ０−１５を有する。
【００６３】
まず、チップイネーブル信号／ＣＥ（ＣＥＸ）が低レベルに活性化され、アドレス信号ＡＤが供給される（図８（ａ））。図１に示した動作制御回路１２は、低レベルのチップイネーブル信号／ＣＥ、高レベルのライトイネーブル信号／ＷＥおよび低レベルのアウトプットイネーブル信号／ＯＥを受け、読み出しコマンドを認識し、読み出し信号ＲＤを高レベルに活性化する（図８（ｂ））。なお、読み出しコマンドは、アドレス信号ＡＤの変化によっても認識される。図３に示したモードセレクタＭＳＥＬ０のＮＡＮＤゲート（Ｂ）は、レジスタ信号ＲＥＧ０が高レベルのため、チップイネーブル信号ＣＥＸの活性化期間に高速セクタ信号ＨＳＳ０Ｘを低レベルＬに活性化する（図８（ｃ））。
【００６４】
図１に示したセクタ制御回路ＳＣＮＴは、ロウアドレス信号ＲＡＤ９−１１に応じてセクタ選択信号ＳＥＬＳ０を高レベルに活性化する（図８（ｄ））。図３に示したモードセレクタＭＳＥＬ０のＮＡＮＤゲート（Ａ）は、高レベルの読み出し信号ＲＤおよび高レベルのセクタ選択信号ＳＥＬＳ０を受けて、読み出しセクタ信号ＲＤＳ０Ｘを活性化する（図８（ｅ））。しかし、高速セクタ信号ＨＳＳ０Ｘが低レベルに設定されているため、モードセレクタＭＳＥＬ０は、読み出しセクタ信号ＲＤＳ０Ｘの受け付けをマスクし、チップイネーブル信号ＣＥＸの低レベル期間に高レベルを出力する。
【００６５】
図３に示したドライバＤＲＶ０は、モードセレクタＭＳＥＬ０からの高レベルを受け、チップイネーブル信号ＣＥＸの活性化に同期して制御ゲートイネーブル信号ＣＧＥＮ０を高レベルに活性化する（図８（ｆ））。図４に示したセクタＳＥＣ０に対応する制御ゲートデコーダＣＧＤＥＣは、高レベルのレジスタ信号ＲＥＧ０を受け、ロウアドレス信号ＲＡＤに拘わりなく全ての制御ゲート選択信号ＳＥＬＣＧ０−１５を高レベルに設定している。このため、図４に示したセクタＳＥＣ０に対応する制御ゲートドライバＣＧＤＲＶは、制御ゲートイネーブル信号ＣＧＥＮ０に同期して全ての制御ゲート線ＣＧ０−１５を選択レベルである高レベルに変化する（図８（ｇ））。すなわち、高速動作モードＨＳに設定されたセクタＳＥＣ０では、チップイネーブル信号／ＣＥの活性化中に、全ての制御ゲート線ＣＧ０−１５が活性化される。なお、制御ゲート線ＣＧ０−１５は、負荷の大きいメモリトランジスタＭＴに接続されているため、緩やかに立ち上がる。
【００６６】
図１に示した選択ゲートデコーダＳＧＤＥＣは、読み出し信号ＲＤに応答して、ロウアドレス信号ＲＡＤが示す選択ゲート線ＳＧ３を高レベルに設定する（図８（ｈ））。これにより、メモリセルＭＣを介してビット線ＢＬとソース線ＳＬとが互いに接続され、メモリセルＭＣからのデータＤ０がデータ端子Ｉ／Ｏに読み出される（図８（ｉ））。読み出し信号ＲＤは、所定のクロックサイクル後または所定時間後に低レベルに非活性化される（図８（ｊ））。これにより、最初の読み出し動作が完了する。高速動作モードＨＳに設定されたセクタＳＥＣ０の制御ゲート線ＣＧ０−１５は予め活性化されるため、読み出しコマンドの供給から読み出しデータが出力されるまでの読み出しアクセス時間ｔＡＡＣ０は短い。
【００６７】
次に、動作制御回路１２は、アドレス信号ＡＤの変化によってセクタＳＥＣ２の読み出しコマンドを認識し、読み出し信号ＲＤを高レベルに活性化する（図８（ｋ））。モードセレクタＭＳＥＬ２のＮＡＮＤゲート（Ａ）は、高レベルの読み出し信号ＲＤおよび高レベルのセクタ選択信号ＳＥＬＳ２を受けて、読み出しセクタ信号ＲＤＳ２Ｘを活性化する（図８（ｌ））。セクタＳＥＣ２は、高信頼動作モードＨＲに設定されている（ＲＥＧ２＝Ｌ）。このため、モードセレクタＭＳＥＬ０のＮＡＮＤゲート（Ｂ）は、高速セクタ信号ＨＳＳ２Ｘを高レベルＨに保持している（図８（ｍ））。これにより、モードセレクタＭＳＥＬ２は、読み出しセクタ信号ＲＤＳ０Ｘに同期して高レベルを出力する。
【００６８】
ドライバＤＲＶ２は、モードセレクタＭＳＥＬ２からの高レベル（すなわち、読み出しセクタ信号ＲＤＳ２Ｘ）に同期して制御ゲートイネーブル信号ＣＧＥＮ２を高レベルに活性化する（図８（ｎ））。セクタＳＥＣ２に対応する制御ゲートデコーダＣＧＤＥＣは、低レベルのレジスタ信号ＲＥＧ２を受け、ロウアドレス信号ＲＡＤに応じて制御ゲート選択信号ＳＥＬＣＧ０−１５のいずれか（この例では、ＳＥＬＣＧ０）を高レベルに設定する。セクタＳＥＣ２に対応する制御ゲートドライバＣＧＤＲＶは、制御ゲートイネーブル信号ＣＧＥＮ２に同期して、制御ゲート選択信号ＳＥＬＣＧ０に対応する制御ゲート線ＣＧ０を選択レベルである高レベルに設定する（図８（ｏ））。すなわち、高信頼動作モードＨＲに設定されたセクタＳＥＣ２では、読み出し信号ＲＤ（すなわち、読み出しコマンド）に応答して１つの制御ゲートＣＧ０のみが選択的に活性化される。
【００６９】
一方、選択ゲートデコーダＳＧＤＥＣは、読み出し信号ＲＤに応答して、ロウアドレス信号ＲＡＤが示す選択ゲート線ＳＧ０を高レベルに設定する（図８（ｐ））。制御ゲートＣＧ０および選択ゲート線ＳＧ０は、ほぼ同じタイミングで駆動される。しかし、ゲート線ＣＧ０は、緩やかに立ち上がる。このため、ゲート線ＣＧ０の立ち上がりに応答して、メモリセルＭＣを介してビット線ＢＬとソース線ＳＬとが互いに接続される。そして、メモリセルＭＣからのデータＤ１がデータ端子Ｉ／Ｏに読み出され、読み出し動作が完了する（図８（ｑ））。高信頼動作モードＨＲに設定されたセクタＳＥＣ２では、制御ゲート線ＣＧ０は、読み出し信号ＲＤに応答して活性化される。このため、読み出しコマンドの供給から読み出しデータが出力されるまでの読み出しアクセス時間ｔＡＡＣ１は長い。しかし、読み出しアクセスされるメモリセルＭＣに接続された制御ゲート線ＣＧ０のみが、所定の期間活性化され、他の制御ゲート線ＣＧ１−１５は非活性化状態を保持する。このため、メモリトランジスタＭＴのゲート（ＣＧ）に正の電圧が印加される時間を短くでき、フローティングゲート内の電子が失われる確率を下げることができる。メモリトランジスタＭＴのゲートに高レベルが印加される頻度を低くすることで、メモリセルＭＣのディスターブ（メモリトランジスタＭＴの閾値電圧の変動）を減らすことができる。この結果、データの保持特性を向上でき、半導体メモリＭＥＭの信頼性を向上できる。
【００７０】
次に、動作制御回路１２は、アドレス信号ＡＤの変化によってセクタＳＥＣ０の読み出しコマンドを認識し、読み出し信号ＲＤを高レベルに活性化する（図８（ｒ））。チップイネーブル信号／ＣＥは、低レベルに保持されており（図８（ｓ））、セクタＳＥＣ０の全ての制御ゲート線ＣＧ０−１５は高レベルに保持されている（図８（ｔ））。このため、ロウアドレス信号ＲＡＤに対応する選択ゲート線ＳＧ５の活性化により、メモリセルＭＣを介してビット線ＢＬとソース線ＳＬとが互いに接続される（図８（ｕ））。そして、メモリセルＭＣからのデータＤ２がデータ端子Ｉ／Ｏに読み出される（図８（ｖ））。最初の読み出し動作サイクルと同様に、読み出しコマンドの供給から読み出しデータが出力されるまでの読み出しアクセス時間ｔＡＡＣ０は短い。
【００７１】
なお、セクタ制御回路ＳＣＮＴは、プログラム動作および消去動作時に、高速動作モードＨＳを無効にする機能を有している。これにより、プログラム動作中および消去動作中に全ての制御ゲート線ＣＧ０−１５が高レベルに設定されることを防止でき、誤動作を防止できる。
【００７２】
プログラム動作が始まるときに、プログラム信号ＰＧＭは高レベルに変化する。消去動作が始まるときに、消去信号ＥＲＳは高レベルに変化する。プログラム動作中および消去動作中にレディ信号ＲＤＹは低レベルに変化する。例えば、図２に示したセクタ制御回路ＳＣＮＴは、高レベルのプログラム信号ＰＧＭまたは高レベルの消去信号ＥＲＳを受けたときに、全てのレジスタ信号ＲＥＧ０−７の受け付けをマスクする。あるいは、セクタ制御回路ＳＣＮＴは、低レベルのレディ信号ＲＤＹを受けたときに、全てのレジスタ信号ＲＥＧ０−７の受け付けをマスクする。これにより、セクタ制御回路ＳＣＮＴは、レジスタ信号ＲＥＧ０−７が低レベル（高信頼動作モードＨＲ）に設定されているものとして動作する。これを実現するために、例えば、セクタ制御回路ＳＣＮＴのモードセレクタＭＳＥＬ０−７のＮＡＮＤゲート（Ｂ）を３入力とし、プログラム動作中および消去動作中に低レベルに変化する信号を入力する。
【００７３】
以上、この実施形態では、セクタＳＥＣ毎に高速動作モードＨＳまたは高信頼動作モードを設定できる。高速動作モードＨＳまたは高信頼動作モードの切り替えをセクタレジスタ１４により簡易に実施できる。１つの半導体メモリＭＥＭを複数の動作モードで動作できるため、半導体メモリＭＥＭの開発コストおよび製造コストを削減できる。システムＳＹＳに搭載される半導体メモリＭＥＭの数を少なくできるため、システムＳＹＳのコストを削減できる。
【００７４】
図９は、別の実施形態におけるセクタデコーダおよびセクタレジスタの動作の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、セクタレジスタの設定方法が図６と相違している。このため、セクタデコーダＳＤＥＣおよびセクタレジスタ１４が図１と相違している。その他の構成は、図１と同じである。
【００７５】
この実施形態では、設定期間ＴＳ中にアドレス端子ＡＤ１に複数の高レベルのパルス信号が供給される。例えば、半導体メモリＭＥＭは、図２に示した８個のセクタＳＥＣ０−７を有している。高レベルのパルス信号は、セクタＳＥＣ０−７をそれぞれ示している。アドレス端子Ａ０が低レベル中の高レベルパルスは、高速動作モードＨＳを示し、アドレス端子Ａ０が高レベル中の高レベルパルスは、高信頼動作モードＨＲを示す。
【００７６】
例えば、アドレス端子Ａ０が低レベル中に高レベルのパルス信号０−１が供給され、アドレス端子Ａ０が高レベル中に高レベルのパルス信号２−７が供給されるとき、セクタデコーダＳＤＥＣは、１６進数で０３を示すセクタコードＳＣＯＤＥ７−０をセクタレジスタ１４の記憶部ＭＵに書き込む。セクタレジスタ１４は、書き込まれたセクタコードＳＣＯＤＥ７−０を記憶し、１６進数で０３のレジスタ信号ＲＥＧ７−０を出力する。これにより、セクタＳＥＣ０−１は高速動作モードＨＳに設定され、残りのセクタＳＥＣ２−７は高信頼動作モードＨＲに設定される。
【００７７】
同様に、アドレス端子Ａ０が低レベルの期間に高レベルのパルス信号０−３が供給され、アドレス端子Ａ０が高レベルの期間に高レベルのパルス信号４−７が供給されるとき、セクタコードＳＣＯＤＥ７−０およびレジスタ信号ＲＥＧ７−０は１６進数で０Ｆに設定される。これにより、セクタＳＥＣ０−３は高速動作モードＨＳに設定され、残りのセクタＳＥＣ４−７は高信頼動作モードＨＲに設定される。アドレス端子Ａ０が高レベルの期間に高レベルパルス０−２、６−７が供給され、アドレス端子Ａ０が低レベルの期間に高レベルパルス３−５が供給されるとき、セクタコードＳＣＯＤＥ７−０およびレジスタ信号ＲＥＧ７−０は１６進数でＣ７に設定される。これにより、セクタＳＥＣ０−２、６−７は高信頼動作モードＨＲに設定され、残りのセクタＳＥＣ３−５は高速動作モードＨＳに設定される。
【００７８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、セクタデコーダＳＤＥＣに２ビットのアドレス信号Ａ０−１を供給することにより、セクタＳＥＣ０−７の動作モードを自在に設定できる。なお、図９に示したセクタレジスタの設定方法は、図１０、図１４、図１５、図１７および図１８に示す半導体メモリＭＥＭに適用してもよい。
【００７９】
図１０は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図１に示した動作制御回路１２およびメモリコア２２の代わりに、動作制御回路１２Ａおよびメモリコア２２Ａを有している。また、半導体メモリＭＥＭは、読み出しエラー端子ＲＤＥＲＲを有している。その他の構成は、図１と同じである。
【００８０】
例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。なお、システムＳＹＳ内のＣＰＵ等のコントローラは、読み出しエラー信号ＲＤＥＲＲを受け、セクタＳＥＣの動作モードを切り替えるための割り込み処理等を実施する。コントローラは、読み出しエラー信号ＲＤＥＲＲに応答してセクタ切り替えコマンドを半導体メモリＭＥＭに出力する機能を有している。
【００８１】
動作制御回路１２Ａは、図１に示した動作制御回路１２にセクタ切り替え信号ＳＥＣＳＷを出力する機能を追加している。セクタ切り替え信号ＳＥＣＳＷは、コマンド端子ＣＭＤに供給されるセクタ切り替えコマンドに応答して出力される。なお、セクタ切り替えコマンドは、コマンド信号ＣＭＤとアドレス信号ＡＤの組み合わせにより認識されてもよい。
【００８２】
メモリコア２２Ａは、図１に示したメモリコア２２に、インジケータアレイＩＡＲＹ、インジケータデコーダＩＤＥＣ、インジケータスイッチＩＳＷおよびインジケータセンスアンプＩＳＡを追加している。また、制御ゲートデコーダＣＧＤＥＣおよび選択ゲートデコーダＳＧＤＥＣが図１と相違している。メモリアレイ２２Ａの詳細は、図１１に示す。
【００８３】
図１１は、図１０に示したアレイＩＡＲＹ、ＡＲＹの例を示している。図２と同じ要素については詳細な説明は省略する。メモリセルアレイＡＲＹは、図２と同じである。インジケータアレイＩＡＲＹは、セクタＳＥＣ０−７にそれぞれ対応してインジケータセクタＩＳＥＣ０−７を有している。
【００８４】
インジケータセクタＩＳＥＣ０−７は、ビット線ＩＢＬおよびグローバルビット線ＩＧＢＬの数が少ないことを除き、セクタＳＥＣ０−７と同じである。インジケータメモリセルＩＭＣの構造は、図１に示したメモリセルＭＣと同じである。但し、インジケータメモリセルＩＭＣのメモリトランジスタＭＴ内のデータは、例えば、半導体メモリＭＥＭの製造工程で消去され、論理１を保持している。インジケータメモリセルＩＭＣおよびメモリセルＭＣの一部を丸印で示している。
【００８５】
インジケータメモリセルＩＭＣのメモリトランジスタＭＴは、読み出し動作のみ実行でき、プログラム動作および消去動作はできない。このために、セクタＩＳＥＣ０、ＳＥＣ０に例示したように、図の横方向に沿って配列されるインジケータメモリセルＩＭＣおよびメモリセルＭＣは、共通の選択ゲート線ＳＧおよび共通のソース線ＳＬに接続されている。インジケータメモリセルＩＭＣは、メモリセルＭＣに接続された制御ゲート線ＣＧとは異なるインジケータ制御ゲート線ＩＣＧに接続されている。読み出し動作時の制御電圧は、図７と同じである。インジケータ制御ゲート線ＩＣＧは、読み出し動作時に１．８Ｖに設定される。インジケータ制御ゲート線ＩＣＧは、プログラム動作時および消去動作時に低レベル（例えば、０Ｖ）に設定される。
【００８６】
例えば、インジケータアレイＩＡＲＹは、４本のインジケータグローバルビット線ＩＧＢＬをデータ端子Ｉ／Ｏ毎に有している。インジケータデコーダＩＤＥＣは、カラムアドレス信号の上位ビットＣＡＤ４−５に応じて、４つのインジケータデコード信号の何れかを出力する。インジケータスイッチＩＳＷは、インジケータデコード信号に応じて、インジケータグローバルビット線ＩＧＢＬの１つを選択し、選択したインジケータグローバルビット線ＩＧＢＬをインジケータデータ線ＩＩＤＴを介してインジケータセンスアンプＩＳＡに接続する。
【００８７】
インジケータセンスアンプＩＳＡは、センスアンプＳＡと同様に、インジケータビット線ＩＢＬに流れる電流を電圧に変換する電流電圧変換器と、電流電圧変換器から出力される電圧をリファレンス電圧ＩＶＲＥＦと比較するコンパレータとを有している。例えば、リファレンス電圧ＩＶＲＥＦは、電圧生成回路１８により生成される。インジケータセンスアンプＩＳＡは、読み出し動作時に、インジケータメモリセルＩＭＣを介してインジケータビット線ＩＢＬに流れる電流を電圧に変換する。インジケータセンスアンプＩＳＡは、変換した電圧がリファレンス電圧ＩＶＲＥＦより高いときに読み出しエラー信号ＲＤＥＲＲを高レベルに活性化する。
【００８８】
高レベルの読み出しエラー信号ＲＤＥＲＲは、メモリセルＭＣに保持されている論理１のデータが保持しにくくなったことを示す（保持特性の劣化）。ここで、保持特性の劣化は、ゲート制御線ＣＧ（すなわち、メモリトランジスタＭＴのゲート）に高レベルが印加される頻度が高いほど起こりやすい。すなわち、保持特性の劣化は、高速動作モードＨＳに設定されたセクタＳＥＣで発生しやすい。実際には、高レベルの読み出しエラー信号ＲＤＥＲＲは、高速動作モードＨＳに設定されたセクタＳＥＣのメモリセルＭＣに保持されているデータの保持特性が劣化したことを示す。なお、メモリセルＭＣのデータ保持特性の劣化は、インジケータグローバルビット線ＩＧＢＬの数が多いほど正確に検出できる。また、１本のインジケータグローバルビット線ＩＧＢＬをデータ端子Ｉ／Ｏ毎に配線される場合、インジケータデコーダＩＤＥＣおよびインジケータスイッチＳＷは不要である。
【００８９】
図１２は、図１１に示したリファレンス電圧ＶＲＥＦ、ＩＶＲＥＦの例を示している。リファレンス電圧ＶＲＥＦは、論理１（消去状態）を記憶するメモリセルＭＣの閾値電圧Ｖｔｈの分布と、論理０（プログラム状態）を記憶するメモリセルＭＣの閾値電圧Ｖｔｈの分布の中央の値に設定されている。リファレンス電圧ＩＶＲＥＦは、論理１（消去状態）を記憶するメモリセルＭＣの閾値電圧Ｖｔｈの分布の端とリファレンス電圧ＶＲＥＦの間の値に設定されている。ここで、分布の端は、リファレンス電圧ＶＲＥＦに近い側である。
【００９０】
高速動作モードＨＳに設定されたセクタＳＥＣでは、チップイネーブル信号／ＣＥが低レベルの間、メモリトランジスタＭＴのゲート（制御ゲート線ＣＧ）に常に高レベルが印加される。これにより、消去状態のメモリセルＭＣのフローティングゲート内の電子の一部が失われると、閾値電圧Ｖｔｈは高くなる。この実施形態では、インジケータメモリセルＩＭＣを用いてメモリセルＭＣの閾値電圧Ｖｔｈが高くなったことを間接的に検出し、読み出しエラー信号ＲＤＥＲＲとしてＣＰＵ等のコントローラに伝える。読み出しエラー信号ＲＤＥＲＲを受けたコントローラは、半導体メモリＭＥＭにセクタ切り替えコマンドを供給する。
【００９１】
図１３は、図９に示した制御ゲートデコーダＣＧＤＥＣの例を示している。制御ゲートデコーダＣＧＤＥＣは、図４に示した構成に、切り替えマップＳＷＭＡＰ、切り替え制御部ＳＷＣＮＴおよび変換部ＣＮＶを追加している。切り替えマップＳＷＭＡＰは、セクタＳＥＣ０−７毎に、高速フラグＨＳＦ、物理セクタ番号領域ＰＳＥＣＮおよびエラーフラグＥＲＲＦを有している。例えば、切り替えマップＳＷＭＡＰは、不揮発性のメモリセルＭＣを用いて形成される。符号ＳＥＣＮは、セクタＳＥＣの番号を示している。
【００９２】
高速フラグＨＳＦは、高速動作モードＨＳ（論理１）に設定されているか高信頼動作モードＨＲ（論理０）に設定されているかの情報をセクタＳＥＣ０−７毎に記憶する。物理セクタ番号領域ＰＳＥＣＮは、ロウアドレス信号ＲＡＤ９−１１により示されるセクタＳＥＣ（論理セクタ）と、実際にアクセスされるセクタＳＥＣ（物理セクタ）の対応関係を示す情報を記憶する。具体的には、物理セクタ番号領域ＰＳＥＣＮは、実際にアクセスされるセクタＳＥＣを示す物理セクタアドレスを記憶する。エラーフラグＥＲＲＦは、例えば、半導体メモリＭＥＭの製造工程で論理０にリセットされる。
【００９３】
切り替え制御部ＳＷＣＮＴは、読み出し動作により読み出しエラー信号ＲＤＥＲＲが出力されたときに、読み出し動作を実行したセクタＳＥＣに対応するエラーフラグＥＲＲＦにエラー情報（論理１）を書き込む。切り替え制御部ＳＷＣＮＴは、セクタ切り替え信号ＳＥＣＳＷを受けたときに、エラーフラグＥＲＲＦに応じて、物理セクタ番号領域ＰＳＥＣＮを書き換える。
【００９４】
変換部ＣＮＶは、物理セクタ番号領域ＰＳＥＣＮに保持されている情報に基づいて、セクタＳＥＣを示すロウアドレス信号ＲＡＤ９−１１、レジスタ信号ＲＥＧ（ＲＥＧ０−７）および制御ゲートイネーブル信号ＣＧＥＮ（ＣＧＥＮ０−７）を、物理ロウアドレスＰＲＡＤ（ＰＲＡＤ９−１１）、物理レジスタ信号ＰＲＥＧ（ＰＲＥＧ０−７）および物理制御ゲートイネーブル信号ＰＣＧＥＮ（ＰＣＧＥＮ０−７）にそれぞれ変換する。すなわち、半導体メモリＭＥＭの外部から供給されるセクタアドレス（ＲＡＤ９−１１）は、変換部により物理セクタアドレス（ＰＲＡＤ９−１１）に変換される。
【００９５】
図１３に示した例では、初期状態において、セクタＳＥＣ０−１は高速動作モードＨＳ（論理１）に設定され、セクタＳＥＣ２−７は高信頼動作モードＨＲ（論理０）に設定されている。物理セクタ番号領域ＰＳＥＣＮの値は、セクタ番号ＳＥＣＮと等しいため、アドレス信号ＡＤが示すセクタＳＥＣは、実際にアクセスされるセクタＳＥＣに等しい。
【００９６】
例えば、セクタＳＥＣ０の読み出し動作を実行中に読み出しエラー信号ＲＤＥＲＲが出力されると、切り替え制御部ＳＷＣＮＴは、セクタＳＥＣ０に対応するエラーフラグＥＲＲＦを論理１にセットする。この後、切り替え制御部ＳＷＣＮＴは、セクタ切り替え信号ＳＥＣＳＷに応答して物理セクタ番号領域ＰＳＥＣＮの値を書き換える。これにより、例えば、セット状態のエラーフラグＥＲＲＦに対応するセクタＳＥＣ０は、リセット状態のエラーフラグＥＲＲＦに対応し、かつ高信頼動作モードＨＲに設定されているセクタＳＥＣ７と入れ替えられる。
【００９７】
読み出しエラー信号ＲＤＥＲＲが出力されたセクタＳＥＣ（エラーセクタ）を、高信頼動作モードＨＲに設定されているセクタＳＥＣと入れ替えることで、読み出しマージンを増加でき、半導体メモリＭＥＭの信頼性を維持できる。セクタＳＥＣの切り替えにより、読み出しエラー信号ＲＤＥＲＲが出力されたセクタＳＥＣは高信頼動作モードＨＲに設定される。しかしながら、高信頼動作モードＨＲでは、制御ゲート線ＣＧへの高レベルの印加頻度は低い。このため、図１２に示した論理１の閾値電圧の変動は小さく、閾値電圧がリファレンス電圧ＶＲＥＦより高くなることはない。したがって、半導体メモリＭＥＭの信頼性を維持できる。
【００９８】
セクタＳＥＣ７は、図２および図１１に示したようにセンスアンプＳＡに最も近いセクタであり、読み出しアクセス時間は短い。読み出しエラー信号ＲＤＥＲＲが発生したときに、高速動作モードＨＳに設定されているセクタＳＥＣの物理的な位置は、よりセンスアンプＳＡに近い側に切り替えられる。これにより、高速モードＨＳに設定されたセクタＳＥＣ０（実際にはＳＥＣ７に割り当てられる）の読み出し動作を高速に実行できる。
【００９９】
一方、半導体メモリＭＥＭをアクセスするＣＰＵ等のコントローラは、セクタ切り替えコマンドを半導体メモリＭＥＭに出力し、セクタＳＥＣが切り換えられた後、セクタＳＥＣに保持されているデータの入れ替えを実施する。まず、コントローラは、マップ読み出しコマンドを半導体メモリＭＥＭに供給して、物理セクタ番号領域ＰＳＥＣＮに保持された値を読み出す。物理セクタ番号領域ＰＳＥＣＮに保持された値の読み出しは、コマンドバッファ１０および動作制御回路１２Ａにより実施される。これにより、コントローラは、例えば、セクタＳＥＣ０とＳＥＣ７が入れ替えれることを認識する。
【０１００】
次に、コントローラは、セクタＳＥＣ０、ＳＥＣ７に保持されているデータを読み出した後、セクタＳＥＣ０、ＳＥＣ７内のデータを消去する。次に、コントローラは、セクタＳＥＣ０に保持されていたデータをセクタＳＥＣ７に書き込み、セクタＳＥＣ７に保持されていたデータをセクタＳＥＣ０に書き込む。なお、セクタＳＥＣ０、ＳＥＣ７に保持されているデータが不要な場合、セクタＳＥＣ０、ＳＥＣ７内のデータの入れ替えは不要である。
【０１０１】
これ以降、変換部ＣＮＶは、物理セクタ番号領域ＰＳＥＣＮに保持された値に応じて、アクセスされるセクタＳＥＣ０、ＳＥＣ７を互いに入れ替えるために、ロウアドレス信号ＲＡＤ９−１１、レジスタ信号ＲＥＧ０−７および制御ゲートイネーブル信号ＣＧＥＮ０−７を、物理ロウアドレスＰＲＡＤ９−１１、物理レジスタ信号ＰＲＥＧ０−７および物理制御ゲートイネーブル信号ＰＣＧＥＮ０−７にそれぞれ変換する。
【０１０２】
具体的には、ロウアドレス信号ＲＡＤ９−１１が”０００”のときに物理ロウアドレスＰＲＡＤ９−１１は”１１１”に設定され、ロウアドレス信号ＲＡＤ９−１１が”１１１”のときに物理ロウアドレスＰＲＡＤ９−１１は”０００”に設定される。レジスタ信号ＲＥＧ０は物理レジスタ信号ＰＲＥＧ７として出力され、レジスタ信号ＲＥＧ７は物理レジスタ信号ＰＲＥＧ０として出力される。同様に、制御ゲートイネーブル信号ＣＧＥＮ０は物理制御ゲートイネーブル信号ＰＣＧＥＮ７として出力され、制御ゲートイネーブル信号ＣＧＥＮ７は物理制御ゲートイネーブル信号ＰＣＧＥＮ０として出力される。
【０１０３】
図４に示したセクタＳＥＣ０の制御ゲートデコーダＣＧＤＥＣは、ロウアドレス信号ＲＡＤ９−１１、レジスタ信号ＲＥＧおよび制御ゲートイネーブル信号ＣＧＥＮ０の代わりに、物理ロウアドレスＰＲＡＤ９−１１、物理レジスタ信号ＰＲＥＧ７および物理制御ゲートイネーブル信号ＰＣＧＥＮ７を受けて動作する。他のセクタＳＥＣ１−７の制御ゲートデコーダＣＧＤＥＣも、物理ロウアドレスＰＲＡＤ、物理レジスタ信号ＰＲＥＧおよび物理制御ゲートイネーブル信号ＰＣＧＥＮを受けて動作する。
【０１０４】
なお、選択ゲートデコーダＳＧＤＥＣも図１３に示した制御ゲートデコーダＣＧＤＥＣと同じ切り替えマップＳＷＭＡＰ、切り替え制御部ＳＷＣＮＴおよび変換部ＣＮＶを有している。但し、共通のロウアドレスデコーダが、制御ゲートドライバＣＧＤＲＶおよび選択ゲートドライバＳＧＤＲＶに対応して設けられるとき、図１３に示した構成は、ロウアドレスデコーダ内のみに形成される。
【０１０５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、高速動作モードＨＳに設定されたセクタＳＥＣ内のメモリトランジスタＭＴの閾値電圧がシフトしたときに、セクタＳＥＣを入れ替えることで、読み出しマージンを再び確保でき、半導体メモリＭＥＭの信頼性を維持できる。
【０１０６】
図１４は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図１０に示した動作制御回路１２Ａの代わりに、動作制御回路１２Ｂを有している。その他の構成は、図１０と同じである。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。
【０１０７】
動作制御回路１２Ｂは、図１０に示した動作制御回路１２Ａにコピーバック回路ＣＢＣを追加している。コピーバック回路ＣＢＣは、読み出しエラー信号ＲＤＥＲＲを受けたときに、切り替えられたセクタＳＥＣに保持されているデータを互いに入れ替える機能を有している。動作制御回路１２Ｂは、読み出しエラー信号ＲＤＥＲＲをセクタ切替信号ＳＥＣＳＷとして制御ゲートデコーダＣＧＤＥＣに出力する。これにより、図１３に示した切り替え制御部ＳＷＣＮＴは、読み出しエラー信号ＲＤＥＲＲに応答して物理セクタ番号領域ＰＳＥＣＮを書き換える。
【０１０８】
コピーバック回路ＣＢＣは、読み出しエラー信号ＲＤＥＲＲを受けて図１３に示した切り替えマップＳＷＭＡＰが書き換えられた後に、切り替えられたセクタＳＥＣに保持されているデータを読み出し、データを消去する。次に、コピーバック回路ＣＢＣは、一方のセクタＳＥＣに保持されていたデータを他方のセクタＳＥＣに書き込み、他方のセクタＳＥＣに保持されていたデータを一方のセクタＳＥＣに書き込む。
【０１０９】
コピーバック回路ＣＢＣが動作中にレディ信号ＲＤＹは低レベルに保持され、読み出しエラー信号ＲＤＥＲＲは高レベルに保持される。これにより、半導体メモリＭＥＭをアクセスするＣＰＵ等のコントローラは、セクタＳＥＣが切り替えられ、データが入れ替えられていることを認識する（セクタ切り替え期間）。コントローラは、セクタ切り替え期間に半導体メモリＭＥＭのアクセスを停止する。
【０１１０】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、セクタＳＥＣの切り替えとともに、切り替えられるセクタＳＥＣ内のデータを自動的に入れ替えることで、コントローラの負荷を軽減できる。これにより、コントローラを簡易することができ、システムコストを削減できる。
【０１１１】
図１５は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図１に示したメモリコア２２の代わりに、メモリコア２２Ｂを有している。メモリコア２２Ｂは、制御ゲートデコーダＣＧＤＥＣおよび選択ゲートデコーダＳＧＤＥＣが図１と相違している。この実施形態では、半導体メモリＭＥＭは、セクタレジスタ１４によって高速動作モードＨＳに設定されたセクタＳＥＣを、センスアンプＳＡに近いセクタＳＥＣに自動的に割り当てる機能を有している。半導体メモリＭＥＭのその他の構成は、図１と同じである。セクタＳＥＣ０−７の配置は、図２と同じである。
【０１１２】
図１６は、図１５に示した制御ゲートデコーダＣＧＤＥＣの例を示している。図１３と同じ要素については、詳細な説明を省略する。切り替えマップＳＷＭＡＰは、図１３からエラーフラグＥＲＲＦを削除している。切り替え制御部ＳＷＣＮＴは、レジスタ信号ＲＥＧ０−７に応じて物理セクタ番号領域ＰＳＥＣＮを設定する。図１６に示した例では、レジスタ信号ＲＥＧ０−１は、高レベルに設定され、レジスタ信号ＲＥＧ２−７は、低レベルに設定される。セクタＳＥＣ０−１が高速動作モードＨＳに設定されるため、セクタＳＥＣ０−１に対応する高速フラグＨＳＦは論理１に設定される。
【０１１３】
切り替え制御部ＳＷＣＮＴは、高レベルのレジスタ信号ＲＥＧ０−１を受け、セクタ０−１に対応する物理セクタ番号領域ＰＳＥＣＮ０−１にセクタ番号７、６をそれぞれ書き込み、物理セクタ番号領域ＰＳＥＣＮ６−７にセクタ番号１、０をそれぞれ書き込む。これにより、読み出し動作において、アドレス信号ＡＤがセクタＳＥＣ０を示すときに、セクタＳＥＣ７がアクセスされ、アドレス信号ＡＤがセクタＳＥＣ１を示すときに、セクタＳＥＣ６がアクセスされる。同様に、読み出し動作において、アドレス信号ＡＤがセクタＳＥＣ７を示すときに、セクタＳＥＣ０がアクセスされ、アドレス信号ＡＤがセクタＳＥＣ６を示すときに、セクタＳＥＣ１がアクセスされる。
【０１１４】
変換部ＣＮＶは、図１３と同じである。すなわち、物理セクタ番号領域ＰＳＥＣＮに書き込まれた値によるセクタＳＥＣの切り替えは、変換部ＣＮＶにより実施される。なお、選択ゲートデコーダＳＧＤＥＣも図１６に示した制御ゲートデコーダＣＧＤＥＣと同じ切り替えマップＳＷＭＡＰ、切り替え制御部ＳＷＣＮＴおよび変換部ＣＮＶを有している。
【０１１５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、高速動作モードＨＳに設定されたセクタＳＥＣをセンスアンプＳＡの近くに割り当てることで、読み出しアクセス時間を短縮できる。
【０１１６】
図１７は、別の実施形態におけるメモリセルアレイＡＲＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルアレイＡＲＹを除く構成は、アドレス信号ＡＤのビット数が増え、セクタコードＳＣＯＤＥおよびレジスタ信号ＲＥＧの数が増えることを除き、図１５と同じである。
【０１１７】
この実施形態では、半導体メモリＭＥＭは、セクタＳＥＣ０−７を有するメモリブロックＭＢ０と、セクタＳＥＣ８−１５を有するメモリブロックＭＢ１を有する。アドレス信号ＡＤ（ロウアドレス信号ＲＡＤ）のビット数は、１ビット増えている（ＲＡＤ１２を追加）。メモリブロックＭＢ（ＭＢ０−１）は、ロウアドレス信号ＲＡＤ１２により識別される。各メモリブロックＭＢ０−１は、カラムデコーダＣＤＥＣ、カラムスイッチＣＳＷおよびセンスアンプＳＡを有している。なお、カラムデコーダＣＤＥＣおよびセンスアンプＳＡは、メモリブロックＭＢ０−１に共通に形成してもよい。
【０１１８】
ソースデコーダＳＬＤＥＣ、制御ゲートデコーダＣＧＤＥＣおよび選択ゲートデコーダＳＧＤＥＣは、メモリブロックＭＢ０−１毎に設けられる。これにより、メモリブロックＭＢ０−１は、独立に動作可能である。この種のメモリブロックＭＢ０−１は、バンクとも称される。セクタレジスタ１４は、セクタＳＥＣ０−１５に対応する記憶部ＭＵを有し、レジスタ信号ＲＥＧ０−１５を出力する。セクタデコーダＳＤＥＣは、セクタＳＥＣ０−１５に対応するセクタコードＳＣＯＤＥ０−１５をデコードする機能を有している。セクタ制御回路ＳＣＮＴは、セクタＳＥＣ０−１５にそれぞれ対応するモードセレクタＭＳＥＬおよびドライバＤＲＶを有し、制御ゲートイネーブル信号ＣＧＥＮ０−１５を出力する。
【０１１９】
図１６に示した切り替えマップＳＷＭＡＰは、セクタＳＥＣ０−１５に対応する領域を有している。図１６に示した切り替え制御部ＳＷＣＮＴは、メモリブロックＭＢ０−１の両方を用いて、高速動作モードＨＳに設定されたセクタＳＥＣをセンスアンプＳＡの近くに割り当てる。例えば、高速動作モードＨＳに設定されたセクタＳＥＣが２つあるときは、セクタＳＥＣ７、ＳＥＣ１５が高速動作モードＨＳに設定される。高速動作モードＨＳに設定されたセクタＳＥＣが４つあるときは、セクタＳＥＣ６−７、ＳＥＣ１４−１５が高速動作モードＨＳに設定される。高速動作モードＨＳに設定されたセクタＳＥＣが３つあるときは、セクタＳＥＣ６−７、ＳＥＣ１５が高速動作モードＨＳに設定される。
【０１２０】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、複数のメモリブロックＭＢを有する半導体メモリＭＥＭにおいても、高速動作モードＨＳに設定されたセクタＳＥＣの読み出しアクセス時間を短縮できる。
【０１２１】
図１８は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図１に示したメモリコア２２の代わりに、メモリコア２２Ｃを有している。その他の構成は、図１と同じである。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。
【０１２２】
メモリコア２２Ｃは、いわゆる仮想接地タイプのメモリセルアレイＡＲＹを有している。仮想接地タイプでは、各メモリセルＭＣは、一対のビット線ＢＬに接続されている。読み出し動作では、センスアンプＳＡは、メモリセルＭＣを介して一方のビット線ＢＬから他方のビット線ＢＬに流れる電流に応じて、メモリセルＭＣに保持されているデータの論理が判定する。ソース線ＳＬがないため、メモリセルアレイＡＲＹは、ソースデコーダＳＬＤＥＣおよびソースドライバＳＬＤＲＶは持たない。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【０１２３】
なお、上述した実施形態は、ＮＯＲタイプのフラッシュメモリに適用する例について述べた。しかし、例えば、上述した実施形態を、メモリトランジスタＭＴおよび選択トランジスタＳＴを含むメモリセルＭＣを有する他の半導体メモリに適用してもよい。
【０１２４】
図１７に示したメモリセルアレイＡＲＹを、図１、図１０および図１４に示した半導体メモリＭＥＭに適用してもよい。図１８に示した仮想接地タイプのメモリセルアレイＡＲＹを、図１０、図１４、図１５および図１７に示した半導体メモリＭＥＭに適用してもよい。
【０１２５】
上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
制御ゲート線に接続され、電子を蓄積するメモリトランジスタと、選択ゲート線に接続され、前記メモリトランジスタをビット線に接続する選択トランジスタとを有する複数のメモリセルと、
所定数の前記メモリセルをそれぞれ有する複数のセクタと、
前記セクタにそれぞれ対応して第１または第２動作モードを記憶する記憶部を有し、前記各記憶部に記憶している動作モードを示すレジスタ信号を出力するセクタレジスタと、
読み出し動作において、前記第１動作モードを示すレジスタ信号に対応するセクタの制御ゲート線を半導体メモリのアクティブ期間中に選択レベルに設定し続け、前記第２動作モードを示すレジスタ信号に対応するセクタの制御ゲート線を読み出しコマンド毎に選択レベルに設定する制御回路と
を備えていることを特徴とする半導体メモリ。
（付記２）
前記制御回路は、前記各セクタに対応して設けられ、前記制御ゲート線を駆動するための制御ゲートイネーブル信号を出力するゲート制御部を備え、
前記第１動作モードに設定されたセクタである第１セクタに対応する前記ゲート制御部は、前記第１セクタが読み出しアクセスされるか否かに拘わりなく前記アクティブ期間中に前記制御ゲートイネーブル信号を活性化し続け、
前記第２動作モードに設定されたセクタである第２セクタに対応する前記ゲート制御部は、前記第２セクタを読み出しアクセスするための前記読み出しコマンドに同期して前記制御ゲートイネーブル信号を活性化すること
を特徴とする付記１記載の半導体メモリ。
（付記３）
前記ゲート制御部は、
前記読み出しコマンドに同期して読み出しセクタ信号を出力する第１論理回路と、
前記レジスタ信号が前記第１動作モードを示すときに、前記アクティブ期間を示すチップイネーブル信号に同期する同期信号を出力する第２論理回路と、
前記読み出しセクタ信号と前記同期信号とのオア論理を前記制御ゲートイネーブル信号として出力する第３論理回路とを備えていること
を特徴とする付記２記載の半導体メモリ。
（付記４）
前記制御回路は、
前記レジスタ信号が前記第１動作モードを示すときに、アドレス信号に拘わりなく全ての前記制御ゲート信号を活性化し、前記レジスタ信号が前記第２動作モードを示すときに、前記アドレス信号に応じて制御ゲート選択信号の１つを活性化する制御ゲートデコーダと、
活性化されている制御ゲート信号に対応する制御ゲート線を、前記制御ゲートイネーブル信号に同期して選択レベルに設定する制御ゲートドライバと
を備えていることを特徴とする付記１ないし付記３のいずれか１項記載の半導体メモリ。
（付記５）
前記各セクタの前記メモリセルに保持されているデータの論理を判定するために第１リファレンス電圧を受けるセンスアンプと、
前記セクタにそれぞれ対応して設けられ、第１論理レベルが書き込まれたインジケータメモリセルと、
前記インジケータメモリセルに保持されているデータの論理を判定するための第２リファレンス電圧を受け、第１論理レベルと異なる第２論理レベルを判定したときに読み出しエラー信号を出力するインジケータセンスアンプと、
前記第２論理レベルが読み出されたインジケータメモリセルに対応するセクタであるエラーセクタの動作モードが前記第１動作モードに設定されているときに、前記エラーセクタと、前記第２動作モードに設定され読み出しエラーが発生していない他のセクタとを、前記読み出しエラー信号に対応するセクタ切り替え信号に応答して切り替える切り替え部と
を備え、
前記第２リファレンス電圧は、前記第１論理レベルを保持する複数の前記メモリセルの閾値電圧のうち最も前記第１リファレンス電圧に近い閾値電圧と、前記第１リファレンス電圧との間に設定されること
を特徴とする付記１ないし付記４のいずれか１項記載の半導体メモリ。
（付記６）
前記読み出しエラー信号を半導体メモリの外部に出力する外部端子と、
半導体メモリの外部から供給される前記セクタ切り替え信号を受ける入力端子と
を備えていることを特徴とする付記５項記載の半導体メモリ。
（付記７）
前記切り替え部は、
動作モードを示す情報を記憶する第１領域と、外部から受けるセクタアドレスと実際にアクセスするセクタを示す物理セクタアドレスとの対応関係を示す情報を記憶する第２領域と、前記読み出しエラー信号に応答してエラー情報が書き込まれる第３領域とを、前記各セクタに対応して備えた切り替えマップと、
前記セクタ切り替え信号に応答して、前記エラー情報が書き込まれた第３領域に対応する第２領域に記憶されている情報と、前記エラー情報が書き込まれていない第３領域に対応する第２領域に記憶されている情報とを入れ替える切り替え制御部と、
前記第２領域に記憶されている情報に応じて、外部から受けるセクタアドレスを前記物理セクタアドレスに変換する変換部と
を備えていることを特徴とする付記５または付記６記載の半導体メモリ。
（付記８）
前記センスアンプは、一方向に沿って配置される前記セクタの配置領域の一端に配置され、
前記切り替え部は、前記セクタ切り替え信号に応答して、前記エラー情報を記憶する前記第３領域に対応するセクタの物理セクタアドレスを、前記センスアンプに近い前記他のセクタの物理セクタアドレスと入れ替えること
を特徴とする付記７記載の半導体メモリ。
（付記９）
前記セクタ切り替え信号に応答して、前記エラーセクタに保持されている第１データおよび前記他のセクタに保持されている第２データを読み出し、前記第１データを前記他のセクタに書き込み、前記第２データを前記エラーセクタに書き込むコピーバック回路を備え、
前記切り替え部は、前記コピーバック回路による前記第１および第２データの書き込み後に、前記エラーセクタと前記他のセクタとの切り替え動作を実施すること
を特徴とする付記５ないし付記８のいずれか１項記載の半導体メモリ。
（付記１０）
一方向に沿って配置される前記セクタの配置領域の一端に配置され、前記各セクタの前記メモリセルに保持されているデータの論理を判定するセンスアンプと、
動作モードを示す情報を記憶する第１領域と、外部から受けるセクタアドレスと実際にアクセスするセクタを示す物理セクタアドレスとの対応関係を示す情報を記憶する第２領域とを、前記各セクタに対応して備えた切り替えマップと、
前記第１動作モードを記憶する記憶部に対応するセクタを前記センスアンプに近いセクタに割り当てるために、前記第２領域に値を設定する切り替え制御部と、
前記第２領域に設定された値に応じて、外部から受けるセクタアドレスを前記物理セクタアドレスに変換する変換部と
を備えていることを特徴とする付記１ないし付記４のいずれか１項記載の半導体メモリ。
（付記１１）
設定期間中に、外部端子で受けるパルス信号の回数に応じて前記第１動作モードで動作させるセクタを認識し、認識したセクタに対応する記憶部に第１動作モードを示す情報を書き込み、残りの記憶部に第２動作モードを示す情報を書き込むセクタデコーダを備えていること
を特徴とする付記１ないし付記１０のいずれか１項記載の半導体メモリ。
（付記１２）
設定期間中に、前記セクタをそれぞれ示すパルス信号を第１外部端子で順次に受け、第２外部端子が第１レベルのときに受ける前記パルス信号に対応するセクタを第１動作モードで動作させることを認識し、前記第２外部端子が第２レベルのときに受ける前記パルス信号に対応するセクタを第２動作モードで動作させることを認識し、認識結果を前記記憶部にそれぞれ書き込むセクタデコーダを備えていること
を特徴とする付記１ないし付記１０のいずれか１項記載の半導体メモリ。
（付記１３）
付記１ないし付記１２のいずれか１項記載の半導体メモリと、
前記半導体メモリをアクセスするコントローラと
を備えていることを特徴とするシステム。
（付記１４）
付記６記載の半導体メモリと、
前記半導体メモリをアクセスするコントローラと
を備え、
前記コントローラは、前記読み出しエラー信号に応答して前記セクタ切り替え信号を出力する機能を有すること
を特徴とするシステム。
【０１２６】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１２７】
１０‥コマンドバッファ；１２、１２Ａ、１２Ｂ‥動作制御回路；１４‥セクタレジスタ；１６‥アドレスバッファ；１８‥電圧生成回路；２０‥データ入出力バッファ；２２、２２Ａ、２２Ｂ、２２Ｃ‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＢＬ‥ビット線；ＣＧ‥制御ゲート線；ＣＧＤＥＣ‥制御ゲートデコーダ；ＣＧＤＲＶ‥制御ゲートドライバ；ＣＤＥＣ‥カラムデコーダ；ＣＮＶ‥変換部；ＣＳＷ‥カラムスイッチ；ＥＲＲＦ‥エラーフラグ；ＨＳＦ‥高速フラグ；ＩＡＲＹ‥インジケータアレイ；ＩＤＥＣ‥インジケータデコーダ；ＩＭＣ‥インジケータメモリセル；ＩＳＡ‥インジケータセンスアンプ；ＩＳＥＣ‥インジケータセクタ；ＩＳＷ‥インジケータスイッチ；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＭＴ‥メモリトランジスタ；ＰＳＥＣＮ‥物理セクタ番号領域；ＲＤＥＲＲ‥読み出しエラー信号；ＲＥＧ‥レジスタ信号；ＳＡ‥センスアンプ；ＳＣＮＴ‥セクタ制御回路；ＳＣＯＤＥ‥セクタコード；ＳＤＥＣ‥セクタデコーダ；ＳＥＣ‥セクタ；ＳＥＣＳＷ‥セクタ切り替え信号；ＳＧ‥選択ゲート線；ＳＧＤＥＣ‥選択ゲートデコーダ；ＳＧＤＲＶ‥選択ゲートドライバ；ＳＬ‥ソース線；ＳＬＤＥＣ‥ソースデコーダ；ＳＬＤＲＶ‥ソースドライバ；ＳＴ‥選択トランジスタ；ＳＷＣＮＴ‥切り替え制御部；ＳＷＭＡＰ‥切り替えマップ；ＳＹＳ‥システム；ＶＲＥＦ、ＩＶＲＥＦ‥リファレンス電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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