(57)【要約】【課題】同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置に関する技術を提供する。【解決手段】半導体装置１０では、ＥＰＲＯＭ領域Ａにおいて、半導体基板２０上に半導体基板２０の側からゲート酸化膜４１とフローティングゲート電極４２と絶縁膜４３とコントロールゲート電極４４がこの順に積層されて構成されている。また、ＤＲＡＭ領域Ｂにおいて、半導体基板２０上に半導体基板２０の側から絶縁膜４３と金属膜（ソース電極６７、８７とドレイン電極６８、８８を含む）がこの順に積層されて構成されている。本実施例の半導体装置１０では、ＥＰＲＯＭ領域Ａの絶縁膜４３とＤＲＡＭ領域Ｂの絶縁膜４３が同一層で形成されており、ＥＰＲＯＭ領域Ａのコントロールゲート電極４４とＤＲＡＭ領域Ｂの金属膜が同一層で形成されている。そのため、半導体装置１０を形成する際に、その工程が増加することが抑制される。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置であって、
前記ＥＰＲＯＭ領域は、半導体基板上に半導体基板の側からゲート酸化膜とフローティングゲート電極とゲート間絶縁膜とコントロールゲート電極がこの順に積層されて構成されており、
前記機能デバイス領域は、半導体基板上に半導体基板の側から層間絶縁膜と金属膜がこの順に積層されて構成されており、
前記ＥＰＲＯＭ領域のゲート間絶縁膜と前記機能デバイス領域の層間絶縁膜が同一層で形成されており、前記ＥＰＲＯＭ領域のコントロールゲート電極と前記機能デバイス領域の金属膜が同一層で形成されていることを特徴とする半導体装置。
【請求項２】
同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えており、
前記ＥＰＲＯＭ領域では、半導体基板上に半導体基板の側からゲート酸化膜とフローティングゲート電極とゲート間絶縁膜とコントロールゲート電極をこの順に積層されており、
前記機能デバイス領域では、半導体基板上に半導体基板の側から層間絶縁膜と金属膜をこの順に積層されている半導体装置を製造する方法であって、
前記ＥＰＲＯＭ領域のゲート間絶縁膜と前記機能デバイス領域の層間絶縁膜を同時に同一層で形成する工程と、
前記ＥＰＲＯＭ領域のコントロールゲート電極と前記機能デバイス領域の金属膜を同時に同一層で形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
同一半導体基板に複数種類の半導体デバイスが作りこまれている半導体装置が知られている。例えば、不揮発性メモリであるＥＰＲＯＭ（erasable programmable read only memory）と揮発性メモリであるＤＲＡＭ（dynamic random access memory）が同一の半導体基板内に形成されている半導体装置が知られている。特許文献１にその一例が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２９０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図７に、同一の半導体基板内にＥＰＲＯＭとＤＲＡＭが形成されている半導体装置の断面構造を示す。半導体装置の領域Ａには、ＥＰＲＯＭが形成されている。領域Ａでは、半導体基板Ｌの表面に半導体基板の側からゲート酸化膜ａ１とフローティングゲート電極ａ２とゲート間絶縁膜ａ３とコントロールゲート電極ａ４がこの順に積層されている。また、半導体基板の領域Ｂには、ＤＲＡＭが形成されている。領域Ｂでは、半導体基板の表面に半導体基板の側からゲート酸化膜ｂ１とゲート電極ｂ２と層間絶縁膜ｂ３とドレイン電極ｂ４１とソース電極ｂ４２を備えた金属膜ｂ４がこの順に積層されている。
【０００５】
図７に示す半導体装置を製造する場合、ＥＰＲＯＭのゲート酸化膜ａ１とＤＲＡＭのゲート酸化膜ｂ１を同時に形成し、ＥＰＲＯＭのフローティングゲート電極ａ２とＤＲＡＭのゲート電極ｂ２を同時に形成することは可能である。しかし、ＤＲＡＭにはＥＰＲＯＭのゲート間絶縁膜ａ３とコントロールゲート電極ａ４に相当する層が存在しない。そのため、図７に示す半導体装置では、ＤＲＡＭを形成する工程に加えて、ＥＰＲＯＭのゲート間絶縁膜とコントロールゲート電極を形成する工程を追加する必要がある。この結果、半導体装置の製造工程数が増加してしまい、半導体装置の製造コストが増大してしまう。このように従来技術では、ＥＰＲＯＭとそれ以外の機能デバイスを同一の半導体基板に形成する場合、製造工程数が増加し、製造コストが増大するという問題があった。
【０００６】
本発明は上記の課題を解決する。すなわち本発明は、ＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスが同一の半導体基板に形成されている半導体装置を製造する場合に、製造工程数の増加を抑制することができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置に関する。ここで「ＥＰＲＯＭ以外の機能デバイス」とは、半導体基板上に層間絶縁膜と金属膜を積層して形成されるＥＰＲＯＭ以外のデバイス全てを含むものであり、例えば揮発性メモリであるＤＲＡＭや演算処置を行うロジック演算デバイスや外部機器との通信を行うＩ／Ｏデバイス等が該当する。
本発明の半導体装置では、半導体装置のうちのＥＰＲＯＭが形成されているＥＰＲＯＭ領域は、半導体基板上に半導体基板の側からゲート酸化膜とフローティングゲート電極とゲート間絶縁膜とコントロールゲート電極がこの順に積層されて構成されている。また、半導体装置のうちの機能デバイスが形成されている機能デバイス領域は、半導体基板上に半導体基板の側から層間絶縁膜と金属膜がこの順に積層されて構成されている。本発明の半導体装置では、上記の構成のうち、ＥＰＲＯＭ領域のゲート間絶縁膜と機能デバイス領域の層間絶縁膜が同一層で形成されており、ＥＰＲＯＭ領域のコントロールゲート電極と機能デバイス領域の金属膜が同一層で形成されている。
【０００８】
本発明の半導体装置では、ＥＰＲＯＭ領域のゲート間絶縁膜と機能デバイス領域の層間絶縁膜を同一層で形成する。すなわち、ＥＰＲＯＭのゲート間絶縁膜と機能デバイスの層間絶縁膜を同一の工程で形成することができ、ＥＰＲＯＭのゲート間絶縁膜を形成する工程を追加しなくてもよい。
また、本発明の半導体装置では、ＥＰＲＯＭ領域のコントロールゲート電極と機能デバイス領域の金属膜を同一層で形成する。すなわち、ＥＰＲＯＭ領域のコントロールゲート電極と機能デバイス領域の金属膜を同一の工程で形成することができ、ＥＰＲＯＭのコントロールゲート電極を形成する工程を追加しなくてもよい。
これによって、同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置を製造する際に、製造工程数が増加してしまうことを抑制することができる。
【０００９】
本発明は、同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置を製造する方法にも具現化される。この製造方法に係る半導体装置は、半導体基板のうちのＥＰＲＯＭを形成するＥＰＲＯＭ領域では、半導体基板上に半導体基板の側からゲート酸化膜とフローティングゲート電極とゲート間絶縁膜とコントロールゲート電極をこの順に積層形成されている。また、機能デバイスを形成する機能デバイス領域では、半導体基板上に半導体基板の側から層間絶縁膜と金属膜をこの順に積層形成されている。この製造方法では、上記の構造を形成する際に、以下の２つの工程を少なくとも備えている。
（１）ＥＰＲＯＭ領域のゲート間絶縁膜と機能デバイス領域の層間絶縁膜を同時に同一層で形成する工程。
（２）ＥＰＲＯＭ領域のコントロールゲート電極と機能デバイス領域の金属膜を同時に同一層で形成する工程。
この方法によれば、ＥＰＲＯＭ領域のゲート間絶縁膜と機能デバイス領域の層間絶縁膜が同一工程で形成され、ＥＰＲＯＭ領域のコントロールゲート電極と機能デバイス領域の金属膜が同一工程で形成されるため、製造工程数が増加してしまうことを抑制することができる。
【発明の効果】
【００１０】
本発明によれは、ＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスが同一の半導体基板に形成されている半導体装置を形成する場合に、製造工程数の増加を抑制することができる。この結果、半導体装置の製造コストを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施例の半導体装置１０の断面構造を模式的に示した図である。
【図２】半導体装置２を製造する過程を示した図である。
【図３】半導体装置２を製造する過程を示した図である。
【図４】半導体装置２を製造する過程を示した図である。
【図５】半導体装置２を製造する過程を示した図である。
【図６】半導体装置２を製造する過程を示した図である。
【図７】従来技術の半導体装置の断面構造を模式的に示した図である。
【発明を実施するための形態】
【００１２】
以下に説明する実施例の主要な特徴を整理する。
（特徴１）  半導体基板の機能デバイス領域に、ＤＲＡＭが形成されている。
（特徴２）  ＥＰＲＯＭのコントロールゲート電極には、車載特有の１２Ｖ電源や４２Ｖ電源が接続されている。
【実施例１】
【００１３】
本発明の実施例について図面を参照しながら説明する。図１に、半導体装置１０の断面構造を模式的に示す。半導体装置１０は、ｎ型の不純物を低濃度に含む半導体基板２０上に形成されている。半導体装置１０は、ｎ型のＥＰＲＯＭ３０が形成されているＥＰＲＯＭ領域Ａと、ｎ型のＤＲＡＭ５０とｐ型のＤＲＡＭ７０が形成されているＤＲＡＭ領域Ｂを含んでいる。本実施例の半導体装置には、上記３種類の半導体デバイスが混載されている。
【００１４】
ＥＰＲＯＭ３０の構造を説明する。ＥＰＲＯＭ３０は、半導体基板２０の表面２０ａから半導体基板２０の中程まで伸びているウェル領域３２を備えている。ウェル領域３２は、ｐ型不純物を含んでいる。ウェル領域３２の半導体基板２０の表面に臨む位置には、ｎ型不純物を高濃度に含むソース領域３４とドレイン領域３６が形成されている。また、ウェル領域３２の半導体基板２０の表面に臨む位置であり、かつソース領域３４とドレイン領域３６の間の領域には、ｐ型不純物を高濃度に含むドリフト領域３５が形成されている。
ドリフト領域３５の表面にはゲート酸化膜４１が形成されており、その表面にフローティングゲート電極４２が形成されている。ゲート酸化膜４１とフローティングゲート電極４２の側面には、サイドウォール３７が形成されている。フローティングゲート電極４２の表面を含む半導体基板２０の表面には、絶縁膜４３が形成されている。絶縁膜４３の表面のうち、フローティングゲート電極４２が形成されている領域の表面に当たる位置には、コントロールゲート電極４４が形成されている。ソース領域３４の表面に位置する絶縁膜４３には、絶縁膜４３を貫通して半導体基板２０の表面２０ａに達する貫通孔４５が形成されている。貫通孔４５の表面には、ソース電極４７が形成されている。ソース電極４７は貫通孔４５の内部に亘って形成され、これによってソース電極４７とソース領域３４が導通している。ドレイン領域３６の表面に位置する絶縁膜４３には、絶縁膜４３を貫通して半導体基板２０の表面２０ａに達する貫通孔４６が形成されている。貫通孔４６の表面には、ドレイン電極４８が形成されている。ドレイン電極４８は貫通孔４６の内部に亘って形成され、これによってドレイン電極４８とドレイン領域３６が導通している。コントロールゲート電極４４とソース電極４７とドレイン電極４８は同一の金属膜で形成されており、同一の工程で形成される。
【００１５】
ＥＰＲＯＭ３０はソース領域３４とドレイン領域３６とフローティングゲート電極４２とコントロールゲート電極４４等によって、２層ゲートを備えたＦＥＴ構造を実現している。ＥＰＲＯＭ３０では、コントロールゲート電極４４に電圧を印加することで、フローティングゲート電極４２とドリフト領域３５の間に電位差が生じ、これによって、フローティングゲート電極４２に電子が注入されている状態と、電子が注入されていない状態を変化させることができる。フローティングゲート電極４２に電子が注入されると、ＥＰＲＯＭ３０にデータが記憶されている。その一方、フローティングゲート電極４２に電子が注入されていないと、ＥＰＲＯＭ３０にデータが記憶されていない。ＥＰＲＯＭ３０では、コントロールゲート電極４４への電圧の印加によって、データが記憶されている状態と記憶されていない状態との間で変化する２層ゲートＦＥＴ構造が形成されている。
【００１６】
次に、ＤＲＡＭ５０の構造を説明する。ＤＲＡＭ５０は、半導体基板２０の表面２０ａから半導体基板２０の中程まで伸びているウェル領域５２を備えている。ウェル領域５２は、ｐ型不純物を含んでいる。ウェル領域５２の半導体基板２０の表面に臨む位置には、ｎ型不純物を高濃度に含むソース領域５４とドレイン領域５６が形成されている。また、ウェル領域５２の半導体基板２０の表面に臨む位置であり、かつソース領域５４とドレイン領域５６の間の領域には、ｐ型不純物を高濃度に含むドリフト領域５５が形成されている。
ドリフト領域５５の表面にゲート酸化膜６１が形成されており、その表面にゲート電極６２が形成されている。ゲート酸化膜６１とゲート電極６２の側面には、サイドウォール５７が形成されている。ゲート電極６２の表面を含む半導体基板２０の表面には、絶縁膜４３が形成されている。ＥＰＲＯＭ領域ＡとＤＲＡＭ領域Ｂの表面には同一の絶縁膜４３が形成されており、後述するように、絶縁膜４３はＥＰＲＯＭ領域ＡとＤＲＡＭ領域Ｂの表面に同一工程で形成される。ソース領域５４の表面に位置する絶縁膜４３には、絶縁膜４３を貫通して半導体基板２０の表面２０ａに達する貫通孔６５が形成されている。貫通孔６５の表面には、ソース電極６７が形成されている。ソース電極６７は貫通孔６５の内部に亘って形成され、これによってソース電極６７とソース領域５４が導通している。ドレイン領域５６の表面に位置する絶縁膜４３には、絶縁膜４３を貫通して半導体基板２０の表面２０ａに達する貫通孔６６が形成されている。貫通孔６６の表面には、ドレイン電極６８が形成されている。ドレイン電極６８は貫通孔６６の内部に亘って形成され、これによってドレイン電極６８とドレイン領域５６が導通している。ソース電極６７とドレイン電極６８は同一の金属膜で形成されており、同一の工程で形成される。
【００１７】
ＤＲＡＭ５０はソース領域５４とドレイン領域５６とゲート電極６２等によって、ＦＥＴ構造を実現している。ＤＲＡＭ５０では、ゲート電極６２に電圧を印加することで、ゲート電極６２とドリフト領域５５の間に電位差が生じ、これによって、ドリフト領域５５にチャネルが形成され、ソース領域５４とドレイン領域５６が導通する。ゲート電極６２への電圧の印加がなくなれば、チャネルも消失する。ゲート電極６２への電圧の印加によって、ソース領域５４とドレイン領域５６の間が導通する状態と導通しない状態との間で変化するＦＥＴ構造が形成されている。
【００１８】
ＤＲＡＭ７０は、ＤＲＡＭ５０と同一の構造を有する半導体デバイスである。ただし、ＤＲＡＭ５０に対して導電型が逆にされている。すなわち、ｎ型のウェル領域７２とｐ型のソース領域７４とｐ型のドレイン領域７６とｎ型のドリフト領域７５を含んでいる。ＤＲＡＭ５０とＤＲＡＭ７０で構造が一致している部分には、ＤＲＡＭ５０の参照番号に２０を加えた番号を付することで重複説明を省略する。
ＤＲＡＭ７０では、ソース電極８７とドレイン電極８８が同一の金属膜で形成されており、同一の工程で形成される。後述するように、ＤＲＡＭ領域Ｂのソース電極６７、８７とドレイン電極６８、８８とＥＰＲＯＭ領域Ａのコントロールゲート電極４４とソース電極４７とドレイン電極４８は全て同一の金属膜で形成されており、同一の工程で形成される。
【００１９】
ＥＰＲＯＭ３０とＤＲＡＭ５０の境界部に、酸化膜３８が形成されている。酸化膜３８を形成することによって、ウェル領域３２、５２を通してＥＰＲＯＭ３０とＤＲＡＭ５０が導通することが抑制される。同様に、ＤＲＡＭ５０とＤＲＡＭ７０の境界部に、酸化膜３８が形成されている。酸化膜３８を形成することによって、ウェル領域５２、７２を通してＤＲＡＭ５０とＤＲＡＭ７０が導通することが抑制される。
【００２０】
次に、半導体装置１０の製造方法について説明する。
図２に示すように、半導体基板２０の表面２０ａに熱酸化膜１１０（３０ｎｍ）と窒化膜１１２（１８０ｎｍ）をこの順に形成する。窒化膜１１２の表面に、所定の位置が開口しているマスク１１４を形成し、マスク１１４の開孔から窒化膜１１２のエッチングを行う。これによりマスク１１４が開孔している位置の窒化膜１１２が選択的に除去される。その後マスク１１４を除去する。
次に、半導体基板２０に酸化処理を行う。これにより、窒化膜１１２が除去された領域の熱酸化膜１１０の酸化が進行し、熱酸化膜１１０に比べて厚い酸化膜３８が形成される。酸化膜３８の形成後、エッチングを行い、マスク１１４に覆われていた部分の窒化膜１１２が除去される。
次に、半導体基板２０表面付近に残る窒化膜を完全に除去する為、半導体基板２０の表面を犠牲酸化する。これにより、窒化膜１１２が完全に除去されるとともに、半導体基板２０の表面に犠牲酸化膜１１６（２０ｎｍ）が形成される。
【００２１】
次に、図３に示すように、犠牲酸化膜１１６の表面にマスク１１８を形成し、マスク１１８の開孔からｐ型不純物を注入する。マスク１１８には、ＤＲＡＭ５０のウェル領域５２に対応する範囲に開孔が形成されている。この結果、ＤＲＡＭ５０のウェル領域５２が形成される。その後マスク１１８を除去する。
【００２２】
次に、図４に示すように、犠牲酸化膜１１６の表面にマスク１２０を形成し、マスク１２０の開孔からｐ型不純物を注入する。マスク１２０には、ＥＰＲＯＭ３０のウェル領域３２に対応する範囲に開孔が形成されている。この結果、ＥＰＲＯＭ３０のウェル領域３２が形成される。その後マスク１２０を除去する。
【００２３】
次に、図５に示すように、犠牲酸化膜１１６の表面にマスク１２２を形成し、マスク１２０の開孔からｎ型不純物を注入する。マスク１２２には、ＤＲＡＭ７０のウェル領域７２に対応する範囲に開孔が形成されている。この結果、ＤＲＡＭ７０のウェル領域７２が形成される。その後マスク１２２を除去する。
マスク１２２を除去した後、犠牲酸化膜１１６をウェットエッチングにより除去する。
【００２４】
次に、図６に示すように、犠牲酸化膜１１６を除去した半導体基板２０の表面に、酸化膜１２４（１５ｎｍ）を形成し、酸化膜１２４の表面にポリシリコン層１２６（３００ｎｍ）を成長させる。ポリシリコン層１２６の表面に、所定の位置が開口しているマスク１２８を形成し、マスク１２８の開孔から酸化膜１２４とポリシリコン層１２６のプラズマエッチングを行う。これによりマスク１２８が開孔している位置の酸化膜１２４とポリシリコン層１２６が選択的に除去される。その後マスク１２８を除去する。
上記のプラズマエッチングにより、ＥＰＲＯＭ３０の形成領域では、残存した酸化膜１２４によってゲート酸化膜４１が形成され、残存したポリシリコン層１２６によってフローティングゲート電極４２が形成される。ＤＲＡＭ５０の形成領域では、残存した酸化膜１２４によってゲート酸化膜６１が形成され、残存したポリシリコン層１２６によってゲート電極６２が形成される。また、また、ＤＲＡＭ７０の形成領域では、残存した酸化膜１２４によってゲート酸化膜８１が形成され、残存したポリシリコン層１２６によってゲート電極８２が形成される。
【００２５】
次に、半導体基板２０のＥＰＲＯＭ３０のソース領域３４とドレイン領域３６、ＤＲＡＭ５０のソース領域５４とドレイン領域５６、ＤＲＡＭ７０のドリフト領域７５に対応する位置に、比較的高濃度のｎ型不純物を注入する。これにより、上記の領域がｎ型ＬＤ（Lightly Doped）領域となる。
また、半導体基板２０のＥＰＲＯＭ３０のドリフト領域３５、ＤＲＡＭ５０のドリフト領域５５、ＤＲＡＭ７０のソース領域７４とドレイン領域７６に対応する位置に、比較的高濃度のｐ型不純物を注入する。これにより、上記の領域がｐ型ＬＤ領域となる。
【００２６】
次に、半導体基板２０の表面にＨＴＯ膜（高温酸化膜  １１０ｎｍ）を形成し、そのＨＴＯ膜をエッチバックする。次に、フローティングゲート電極４２及びゲート電極６２、８２の側面を酸化する。これによって、フローティングゲート電極４２及びゲート電極６２、８２の側面にＨＴＯ膜のサイドウォール３７、５７、７７（２５ｎｍ）が形成される。
【００２７】
次に、半導体基板２０のＥＰＲＯＭ３０とＤＲＡＭ５０の形成領域に、高濃度のｎ型不純物を注入する。これにより、ソース領域３４、５４とドレイン領域３６、５６のうちのサイドウォール３７、５７が形成されていない一部の領域に高濃度のｎ型不純物が注入される。これによって、ＥＰＲＯＭ３０とＤＲＡＭ５０では、ソース領域とドレイン領域に濃度の異なる不純物が注入された領域を有するＬＤＭＯＳ構造が形成される。本実施例では、フローティングゲート電極４２及びゲート電極６２を覆うマスクを用いる必要がなく、高濃度のｎ型不純物がＥＰＲＯＭ３０とＤＲＡＭ５０のフローティングゲート電極４２及びゲート電極６２にも注入される。
【００２８】
次に、半導体基板２０のＤＲＡＭ７０の形成領域に、高濃度のｐ型不純物を注入する。これにより、ソース領域７４とドレイン領域７６のうちのサイドウォール７７が形成されていない一部の領域に高濃度のｐ型不純物が注入される。これによって、ＤＲＡＭ７０では、ソース領域とドレイン領域に濃度の異なる不純物が注入された領域を有するＬＤＭＯＳ構造が形成される。本実施例では、ゲート電極８２を覆うマスクを用いる必要がなく、高濃度のｐ型不純物がＤＲＡＭ７０のゲート電極８２にも注入される。
【００２９】
次に、半導体基板２０の表面２０ａに、絶縁膜４３（１０００ｎｍ）を形成する。絶縁膜４３は、酸化膜と窒化膜とＢＰＳＧ（boron phosphorous silicate glass）膜がこの順に積層して構成されている。絶縁膜４３のうち、ソース領域３４、５４、７４とドレイン領域３６、５６、７６に対応する位置にフォトエッチングを行い、貫通孔４５、４６、６５、６６、８５、８６を形成する。次に、貫通孔４５、４６、６３、６６、８３、８６の内部に、半導体基板２０の表面２０ａからの導通を向上させるリンを注入する。
【００３０】
次に、絶縁膜４３の表面のうち、ソース領域３４、５４、７４とドレイン領域３６、５６、７６とフローティングゲート電極４２に対応する位置に金属膜（４００ｎｍ）を形成する。ソース領域３４に対応する位置にソース電極４７を形成する。ソース電極４７は貫通孔４５内部にも形成され、ソース電極４７とソース領域３４が導通する。ドレイン領域３６に対応する位置にドレイン電極４８を形成する。ドレイン電極４８は貫通孔４６内部にも形成され、ドレイン電極４８とドレイン領域３６が導通する。ソース領域５４、７４とソース電極６７、８７、及びドレイン領域５６，７６とドレイン電極６８、８８の関係も同様であり、重複した説明を省略する。
また、フローティングゲート電極４２に対応する位置にコントロールゲート電極４４を形成する。本実施例のＥＰＲＯＭ３０では、絶縁膜４３がフローティングゲート電極４２とコントロールゲート電極４４を絶縁するとともに、ゲート電極間の容量を保つゲート間絶縁膜として機能する。以上の工程により、図１の半導体装置１０が形成される。
【００３１】
本実施例の半導体装置１０では、ＥＰＲＯＭ３０でゲート間絶縁膜として機能する絶縁膜４３を、ＤＲＡＭ５０、７０で層間絶縁膜として機能する絶縁膜４３と同一の膜を用いて形成する。すなわち、ＥＰＲＯＭ３０のゲート間絶縁膜を、ＤＲＡＭ５０、７０の層間絶縁膜を形成する工程で形成することができる。また、ＥＰＲＯＭ３０のコントロールゲート電極４４を、ＤＲＡＭ５０、７０でソース電極６７、８７とドレイン電極６８、８８を形成する金属膜と同一の膜を用いて形成する。すなわち、ＥＰＲＯＭ３０のコントロールゲート電極４４を、ＤＲＡＭ５０、７０のソース電極６７、８７とドレイン電極６８、８８を形成する工程で形成することができる。そのため、同一の半導体基板２０にＥＰＲＯＭ３０とＤＲＡＭ５０、７０を形成する際に、製造工程が増加することを抑制することができる。これによって、半導体装置１０を製造する際の製造タクトを低減することができるとともに、製造に必要なコストを抑制することができる。
【００３２】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本実施例の半導体装置１０では、従来の半導体装置に比べてゲート間絶縁膜が厚く形成されることがある。ゲート間絶縁膜が厚く形成されると、ゲート電極間の距離が拡大され、ゲート間絶縁膜の容量が減少する。ゲート間絶縁膜の容量が減少した場合、フローティングゲート電極４２に発生する電圧が低下してしまい、フローティングゲート電極４２に電子を注入することができない。
そのような場合には、本実施例の半導体装置１０では、コントロールゲート電極４４に通常のロジック電圧５Ｖに代えて車載特有の１２Ｖ電源や４２Ｖ電源を接続する。これによって、フローティングゲート電極４２に発生する電圧を上昇させることができ、フローティングゲート電極４２に電子を注入することができる。
【００３３】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３４】
１０   半導体装置
２０   半導体基板
３０   ＥＰＲＯＭ
３２、５２、７２     ウェル領域
３４、５４、７４     ソース領域
３５、５５、７５     ドリフト領域
３６、５６、７６     ドレイン領域
３７、５７、７７     サイドウォール
３８   酸化膜
４１、６１、８１     ゲート酸化膜
４２   フローティングゲート電極
４３   絶縁膜
４４   コントロールゲート電極
４５、４６、６５、６６、８５、８６ 貫通孔
４７、６７、８７     ソース電極
４８、６８、８８     ドレイン電極
５０、７０    ＤＲＡＭ
６２、８２    ゲート電極
１１０ 熱酸化膜
１１２ 窒化膜
１１６ 犠牲酸化膜
１２４ 酸化膜
１２６ ポリシリコン層
Ａ     ＥＰＲＯＭ領域
Ｂ     ＤＲＡＭ領域
【図１】
2010177473.tif 000003
【図２】
2010177473.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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