(57)【要約】      （修正有）【課題】抵抗率が低いままで、高温での相安定性、及び高温でのモルホロジーに関する膜安定性の両方を有する、シリコンを含む基板からニッケルモノシリサイドを含む層を製造するための方法を提供する。【解決手段】ａ）シリコンを含む前記基板の厚さの一部に、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素を組み込む工程；ｂ）工程ａ）にて得られた基板上に、ニッケル層並びにＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素の層、又はニッケルとＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素との両方を含む層を堆積させる工程；ｃ）任意にニッケルモノシリサイドＮｉＳｉの形態でニッケルシリサイドを含む層を形成させるために加熱する工程；ｄ）ｃ）にて得られた前記層にフッ素を組み込む工程；及びｅ）任意に、ｄ）にて記載された層を、全体がニッケルモノシリサイドの含む層に転化するために加熱する工程。からなる。【選択図】なし【特許請求の範囲】
【請求項１】
次の工程を連続的に含む、シリコンを含む基板上にニッケルモノシリサイドＮｉＳｉを含む層を製造する方法：
ａ）シリコンを含む前記基板の厚さの一部に、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素を組み込む工程；
ｂ）工程ａ）にて得られた基板上に、ニッケル層並びにＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素の層、又はニッケルとＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素との両方を含む層を堆積させる工程；
ｃ）任意にニッケルモノシリサイドＮｉＳｉの形態でニッケルシリサイドを含む層を形成させるために十分な温度で加熱する工程；
ｄ）ｃ）にて得られた前記層にフッ素を組み込む工程；及び
ｅ）任意に、ｄ）にて記載された層を、全体がニッケルモノシリサイドＮｉＳｉの形態でニッケルシリサイドを含む層に転化するのに十分な温度に加熱する工程。
【請求項２】
前記組み込み工程ａ）がイオン注入により行なわれる、請求項１に記載の方法。
【請求項３】
前記組み込み工程が１０ｎｍ〜４０ｎｍの前記基板厚さにて行なわれる、請求項１及び２のいずれか１項に記載の方法。
【請求項４】
工程ａ）にて組み込まれる前記元素が、前記基板のシリコン原子総数の０．０５原子％〜１原子％の含量で存在する、請求項１から３のいずれか１項に記載の方法。
【請求項５】
工程ａ）にて組み込まれる前記元素がタングステンである、請求項１から４のいずれか１項に記載の方法。
【請求項６】
ニッケルが、ニッケルとＰｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素との総原子の少なくとも９０原子％を占める、請求項１から５のいずれか１項に記載の方法。
【請求項７】
工程ｂ）が１００℃未満の温度で行なわれる、請求項１から６のいずれか１項に記載の方法。
【請求項８】
前記加熱工程ｃ）が２００℃〜６００℃の温度にて行なわれる、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
フッ素の組み込み工程がイオン注入により行なわれる、請求項１から８のいずれか１項に記載の方法。
【請求項１０】
請求項１から９のいずれか１項に記載の方法によって得ることのできるシリコンを含む基板上のニッケルモノシリサイドＮｉＳｉを含む層であって、この層がさらに：
−Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素；
−Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素；及び
−フッ素
を含む、層。
【請求項１１】
Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される前記元素が、前記基板のシリコン原子総数の０．０５原子％〜１原子％の含量で存在する、請求項１０に記載の層。
【請求項１２】
１０ｎｍ〜４０ｎｍの厚さを有する請求項１０及び１１のいずれか１項に記載の層。
【請求項１３】
ニッケルモノシリサイドのニッケルが、ニッケルとＰｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される前記元素との総原子の少なくとも９０原子％を占める、請求項１０から１２のいずれか１項に記載の層。
【請求項１４】
電子デバイスを製造する方法であって：
−前記デバイスの構成エレメントを調製する工程であって、前記構成エレメントの少なくとも１つがシリコンで構成される工程と；
−各シリコン構成エレメント上に、請求項１から９のいずれか１項に記載の方法の実施によって得られるニッケルモノシリサイドＮｉＳｉを含む層を堆積させる工程と
を連続的に含む方法。
【請求項１５】
前記デバイスがＭＯＳトランジスタである、請求項１４に記載の方法。
【請求項１６】
少なくとも１つのシリコン構成エレメントを含む電子デバイスであって、前記エレメントが、請求項１から９のいずれか１項に記載の方法によって得ることができるニッケルモノシリサイドＮｉＳｉを含む層によって覆われており、前記層がさらに：
−Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素；
−Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素；及び
−フッ素
を含む、電子デバイス。
【請求項１７】
ＭＯＳトランジスタである、請求項１６に記載の電子デバイスであって、請求項１６に記載のニッケルモノシリサイドを含む層で覆われた前記シリコン構成エレメントが、ソース、ドレイン及びグリッドである、電子デバイス。
【請求項１８】
異なる導電性を有するトランジスタを含むＭＯＳタイプの三次元集積回路を製造する方法であって、前記トランジスタが、第１及び第２多層半導体層にてそれぞれ形成され、前記方法が連続的に：
−シリコン半導体層に形成された少なくとも１つのｎ−ＭＯＳタイプのトランジスタを含む第１のレベルを製造する工程と；
−前記トランジスタの前記シリコン部分にニッケルモノシリサイドを含む層を堆積させる工程であって、前記部分がソース、ドレイン及びグリッドであり、前記層が、請求項１から９のいずれか１項に記載の方法の実施によって得られるニッケルモノシリサイドＮｉＳｉを含む、工程と；
−ゲルマニウム半導体層を第１のレベルに転写して前記第１レベル上に第２レベルを構成する工程と；
−前記第２レベルにて、ゲルマニウム半導体層に少なくとも１つのｐ−ＭＯＳタイプのトランジスタを製造する工程と、
を含む、方法。
【請求項１９】
シリコン半導体層に形成される少なくとも１つのｎ−ＭＯＳタイプのトランジスタを含む第１のレベルと；
前記トランジスタの前記シリコン部分にニッケルモノシリサイドＮｉＳｉを含む層であって、この部分がソース、ドレイン及びグリッドであり、前記層が、請求項１から９のいずれか１項に記載の方法により得ることができるニッケルモノシリサイドＮｉＳｉを含み、前記層がさらに：
−Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素；
−Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素；及び
−フッ素
を含む層と；
前記第１のレベル上に、少なくとも１つのｐ−ＭＯＳタイプのトランジスタを含むゲルマニウム半導体層を含む第２のレベルと
を含むＭＯＳタイプの三次元集積回路。
【請求項２０】
Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素と、Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素との両方を含む、ニッケルモノシリサイドＮｉＳｉを含む層の膜抵抗を減少させるためのフッ素元素の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体構造の一部であるシリコンを含む基板上にニッケルモノシリサイドＮｉＳｉを含む層を調製する方法に関し、この層は高温（例えば約７００℃の温度）にて相安定性、モルホロジーに関する膜安定性、さらには低い抵抗率を有するニッケルモノシリサイドＮｉＳｉを含む。 
この方法は特に、シリコン部分を含むＭＯＳトランジスタのような電子半導体デバイスの製造に適用されるが、こうしたデバイスには、シリサイド層が、種々のシリコン部分間、例えばＭＯＳトランジスタのソース及びドレイン間の接触抵抗を低減するために、及びその部分と相互接続レベルとを接続させるために特に必要とされる。
さらにより詳細には、この方法は、本発明の方法によって得られるニッケルモノシリサイドを含む層を含む下層トランジスタレベルと、ゲルマニウム系トランジスタのような上層トランジスタレベルとを含む半導体電子デバイスの製造に適用できる。
【背景技術】
【０００２】
前述したように、シリコン系半導体デバイスの種々の部分間、例えばトランジスタのソースとドレインとの間の接触抵抗を制限するために、シリサイド層をそのシリコンデバイスに組み込むことは重要な場合がある。
こうした状況で使用される主なシリサイドは、チタンジシリサイドＴｉＳｉ２、コバルトジシリサイドＣｏＳｉ２及びニッケルシリサイドＮｉＳｉであり、他のシリサイドと比較した場合にその低い形成温度、低い抵抗率、及びそれを形成するのに必要とされるシリコン消費量が少ないことから、サブ６５ｎｍ技術にはニッケルシリサイドＮｉＳｉが特に好ましい。
しかし、ニッケルモノシリサイドＮｉＳｉは、次の欠点を有する：
−６００℃付近の温度及びそれ以上の温度にてＮｉＳｉ層と下層のシリコン区域間にデウェッティングが生じ（ＮｉＳｉ層は、凝集物に転化されることによってその膜特性を失う）、こうしてシリサイド−シリコン接触の深刻な劣化を生じるという限りにおいて、低い熱安定性；
【０００３】
−さらに、約７５０℃を超える温度では、ニッケルモノシリサイドＮｉＳｉのニッケルジシリサイドＮｉＳｉ２への相変化が生じ、後者では、新たに形成されたＮｉＳｉ２相及び下層のシリコン区域間の表面ラフネスが大きいため、その層の抵抗率、及びその層と下層のＳｉ区域との接触の質の劣化が増す。
種々のアニーリング温度（それぞれ、曲線ａでは５５０℃、曲線ｂでは６００℃、曲線ｃでは６５０℃、及び曲線ｄでは７００℃）を適用した時間ｔ（分単位）の関数としてのＮｉＳｉの膜抵抗Ｒ（Ω／ｓｑで示されるΩ／平方単位）を示すグラフである図３から明らかなように、ＮｉＳｉの膜抵抗は、アニーリング温度の上昇によって顕著に増大する。故に、シリサイドＮｉＳｉは、５５０℃で２５分間の処理後では変化しないが、６００℃では２分以内に膜抵抗が顕著に増大する。この膜抵抗の増大は、膜のモルホロジーの変化（凝集による）を反映したものであり、従って膜は６００℃を超えるいかなる温度においても、その低い抵抗率での接触という役割を果たすことができない。故に、ニッケルモノシリサイドＮｉＳｉを、６００℃を超える処理温度を必要とするアーキテクチャに使用するのは不可能である。
【０００４】
ＮｉＳｉのデウェッティングの問題を解決し、ＮｉＳｉ２の形成を遅らせるために、種々の解決策が提案されており、それは：
−ニッケル中に合金元素を添加すること（この合金元素はＮｉＳｉに可溶性である）；及び／又は
−シリサイドＮｉＳｉに不溶性の元素を添加すること
からなる。
故に、非特許文献１及び２は、Ｐｔ、Ｐｄ及びＲｈ、特に白金Ｐｔのような可溶性元素の添加が、特にＰｔについては８５０℃未満にてＮｉＳｉ２の形成を防止するために役立つことが示されている。白金Ｐｔは特に、ＮｉＳｉと下層のシリコンとの間の反応を促進し、それによってＮｉＳｉ２の核形成温度を上昇させることによって、ＮｉＳｉ２の形成を遅らせるように作用する。ＮｉＳｉ２の核形成を遅らせるその役割とは別に、白金はまた、ＮｉＳｉの凝集を遅らせるようにも作用する。層をデウェッティングし難くするために、ＰｔのＮｉＳｉへの添加によりメッシュパラメータを増大させ、シリサイドのテクスチャを改変する。
【０００５】
また、非特許文献３及び４にはまた、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒのような元素は、これらの元素が存在しない場合よりも高い温度に、ＮｉＳｉの凝集（又は換言すればＮｉＳｉ膜のデウェッティング）を遅らせるように働き、これら組み込まれた元素は、ＮｉＳｉ粒子の形成中にその境界に分配されることが示されている。
しかし、上述の元素を添加することによって、ＮｉＳｉ膜の抵抗率は一般に増大し、それは、この種の膜の目的が、特にこの膜の下層にある元素間の直列抵抗を減少するということにあるとすれば逆効果である。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｍａｎｇｅｌｉｎｃｋら、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，７５（１９９９），１７３６
【非特許文献２】Ｃｈｅｎｇら、Ｊｏｕｒｎａｌ  ｏｆ  Ｖａｃｕｕｍ  Ｓｃｉｅｎｃｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａ１８（２０００），１７７６
【非特許文献３】Ｄｅｔａｖｅｒｎｉｅｒら、Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ  Ｔｒａｎｓａｃｔｉｏｎｓ３（２００６）１３
【非特許文献４】Ｄｅｄｕｙｔｓｃｈｅら、Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ１０１（２００７）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
故に、抵抗率が低いままで、高温での相安定性（すなわちＮｉＳｉからＮｉＳｉ２への相変化がない）、及び高温でのモルホロジーに関する膜安定性（すなわち膜のデウェッティングがない）の両方を有する、シリコンを含む基板からニッケルモノシリサイドＮｉＳｉを含む層を製造するための方法が真に必要とされている。
【課題を解決するための手段】
【０００８】
特に、本発明の要旨は次の通りである：
（１）次の工程を連続的に含む、シリコンを含む基板上にニッケルモノシリサイドＮｉＳｉを含む層を製造する方法：
ａ）シリコンを含む前記基板の厚さの一部に、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素を組み込む工程；
ｂ）工程ａ）にて得られた基板上に、ニッケル層並びにＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素の層、又はニッケルとＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素との両方を含む層を堆積させる工程；
ｃ）任意にニッケルモノシリサイドＮｉＳｉの形態でニッケルシリサイドを含む層を形成させるために十分な温度での加熱工程；
ｄ）ｃ）にて得られた前記層にフッ素を組み込む工程；及び
ｅ）任意に、ｄ）に記載の層を、全体がニッケルモノシリサイドＮｉＳｉの形態でニッケルシリサイドを含む層に転化するのに十分な温度に加熱する工程。
【０００９】
（２）前記組み込み工程ａ）がイオン注入により行なわれる、上記（１）に従う方法。
（３）前記組み込み工程が１０ｎｍ〜４０ｎｍの前記基板厚さにて行なわれる、上記（１）及び（２）のいずれか１つに従う方法。
（４）工程ａ）にて組み込まれる前記元素が、前記基板のシリコン原子総数の０．０５原子％〜１原子％の含量で存在する、上記（１）から（３）のいずれか１つに従う方法。
（５）工程ａ）にて組み込まれる前記元素がタングステンである、上記（１）から（４）のいずれか１つに従う方法。
（６）ニッケルが、ニッケルとＰｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素との総原子の少なくとも９０原子％を占める、上記（１）から（５）のいずれか１つに従う方法。
【００１０】
（７）工程ｂ）が１００℃未満の温度で行なわれる、上記（１）から（６）のいずれか１つに従う方法。
（８）前記加熱工程ｃ）が２００℃〜６００℃の温度にて行なわれる、上記（１）〜（７）のいずれか１つに従う方法。
（９）フッ素の組み込み工程がイオン注入により行なわれる、上記（１）から（８）のいずれか１つに従う方法。
（１０）上記（１）から（９）のいずれか１つに従う方法によって得ることのできるシリコンを含む基板上のニッケルモノシリサイドＮｉＳｉを含む層であって、この層がさらに：
−Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素；
−Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素；及び
−フッ素
を含む、層。
【００１１】
（１１）Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される前記元素が、前記基板のシリコン原子総数の０．０５原子％〜１原子％の含量で存在する、上記（１０）に従う層。
（１２）１０ｎｍ〜４０ｎｍの厚さを有する上記（１０）及び（１１）のいずれか１つに従う層。
（１３）ニッケルモノシリサイドのニッケルが、ニッケルとＰｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される前記元素との総原子の少なくとも９０原子％を占める、上記（１０）から(１２)のいずれか１つに従う層。
（１４）電子デバイスを製造する方法であって：
−前記デバイスの構成エレメントを調製する工程であって、前記構成エレメントの少なくとも１つがシリコンで構成される工程と；
−各シリコン構成エレメント上に、上記（１）から（９）のいずれか１つに従う方法の実施によって得られるニッケルモノシリサイドＮｉＳｉを含む層を堆積させる工程と
を連続的に含む方法。
【００１２】
（１５）前記デバイスがＭＯＳトランジスタである、上記（１４）に従う方法。
（１６）少なくとも１つのシリコン構成エレメントを含む電子デバイスであって、前記エレメントが、上記（１）から（９）のいずれか１つに従って記載される方法によって得ることができるニッケルモノシリサイドＮｉＳｉを含む層によって覆われており、前記層がさらに：
−Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素；
−Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素；及び
−フッ素
を含む、電子デバイス。
（１７）ＭＯＳトランジスタである、上記（１６）に記載の電子デバイスであって、上記（１６）に記載のニッケルモノシリサイドを含む層で覆われた前記シリコン構成エレメントが、ソース、ドレイン及びグリッドである、電子デバイス。
【００１３】
（１８）異なる導電性を有するトランジスタを含むＭＯＳタイプの三次元集積回路を製造する方法であって、前記トランジスタが、第１及び第２多層半導体層にてそれぞれ形成され、前記方法が連続的に：
−シリコン半導体層に形成された少なくとも１つのｎ−ＭＯＳタイプのトランジスタを含む第１のレベルを製造する工程と；
−前記トランジスタの前記シリコン部分にニッケルモノシリサイドを含む層を堆積させる工程であって、前記部分がソース、ドレイン及びグリッドであり、前記層が、上記（１）から（９）のいずれか１つに従って記載される方法の実施によって得られるニッケルモノシリサイドＮｉＳｉを含む、工程と；
−ゲルマニウム半導体層を第１のレベルに転写することにより前記第１レベル上に第２レベルを構成する工程と；
−前記第２レベルにて、ゲルマニウム半導体層に少なくとも１つのｐ−ＭＯＳタイプのトランジスタを製造する工程と、
を含む、方法。
【００１４】
（１９）シリコン半導体層に形成される少なくとも１つのｎ−ＭＯＳタイプのトランジスタを含む第１のレベルと；
前記トランジスタの前記シリコン部分にニッケルモノシリサイドＮｉＳｉを含む層であって、この部分がソース、ドレイン及びグリッドであり、前記層が、上記（１）から（９）のいずれか１つに従って記載される方法により得ることができるニッケルモノシリサイドＮｉＳｉを含み、前記層がさらに：
−Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素；
−Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素；及び
−フッ素
を含む層と；
前記第１のレベル上に、少なくとも１つのｐ−ＭＯＳタイプのトランジスタを含むゲルマニウム半導体層を含む第２のレベルと
を含むＭＯＳタイプの三次元集積回路。
（２０）Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素と、Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素との両方を含む、ニッケルモノシリサイドＮｉＳｉを含む層の膜抵抗を減少させるためのフッ素元素の使用。
【発明の効果】
【００１５】
本発明は、抵抗率が低いままで、高温での相安定性（すなわちＮｉＳｉからＮｉＳｉ２への相変化がない）、及び高温でのモルホロジーに関する膜安定性（すなわち膜のデウェッティングがない）の両方を有する、シリコンを含む基板からニッケルモノシリサイドＮｉＳｉを含む層を製造するための方法を提供する。
【図面の簡単な説明】
【００１６】
【図１】ＭＯＳトランジスタの断面図を示し、その特定部分において、本発明の方法によって得られるニッケルモノシリサイドを含む層を含む。
【図２】ｎ−ＭＯＳトランジスタを含む第１のレベルと、ｐ−ＭＯＳトランジスタを含む第２レベルとを含む装置の断面図を示す。
【図３】種々のアニーリング温度を適用した場合（それぞれ曲線ａでは５５０℃、曲線ｂでは６００℃、曲線ｃでは６５０℃、及び曲線ｄでは７００℃）の、時間ｔ（分単位）の関数としてのＮｉＳｉの膜抵抗Ｒ（Ω／ｓｑで示されるΩ／平方単位）を示すグラフである。
【００１７】
【図４ａ】種々の膜ＮｉＳｉ（曲線ａ）、ＮｉＳｉ＋Ｆ（曲線ｂ）、ＮｉＳｉ＋Ｗ（曲線ｃ）及びＮｉＳｉ＋Ｗ＋Ｆ（曲線ｄ）について、６００℃にて、時間ｔ（分単位）の関数としての膜抵抗Ｒ（Ω／ｓｑで示されるΩ／平方単位）の変動を示すグラフである。
【図４ｂ】種々の膜ＮｉＳｉ（曲線ａ）、ＮｉＳｉ＋Ｆ（曲線ｂ）、ＮｉＳｉ＋Ｗ（曲線ｃ）及びＮｉＳｉ＋Ｗ＋Ｆ（曲線ｄ）について、６００℃にて、時間ｔ（分単位）の関数としての膜抵抗Ｒ（Ω／ｓｑで示されるΩ／平方単位）の変動を示すグラフである。
【図５ａ】種々の膜について、６５０℃にて、時間ｔ（分単位）の関数としての膜抵抗Ｒ（Ω／ｓｑで示されるΩ／平方単位）の変動を示すグラフである：
【図５ｂ】種々の膜について、６５０℃にて、時間ｔ（分単位）の関数としての膜抵抗Ｒ（Ω／ｓｑで示されるΩ／平方単位）の変動を示すグラフである：  −図５ａについては、ＮｉＳｉ（曲線ａ）、ＮｉＳｉ＋Ｆ（曲線ｂ）、ＮｉＳｉ＋Ｗ（曲線ｃ）及びＮｉＳｉ＋Ｗ＋Ｆ（曲線ｄ）；  −図５ｂについては、Ｎｉ（Ｐｔ）Ｓｉ（曲線ａ）、Ｗ＋Ｎｉ（Ｐｔ）Ｓｉ（曲線ｂ）及びＷ＋Ｎｉ（Ｐｔ）Ｓｉ＋Ｆ（曲線ｃ）。
【発明を実施するための形態】
【００１８】
故に、本発明者らは、上述の必要性を満たすように作用する一連の工程及び成分を含む方法を、思いがけず見出した。
第１の目的に従って、故に本発明は、連続的に次の工程を含む、シリコンを含む基板上にニッケルモノシリサイドＮｉＳｉを含む層を製造する方法に関する：
ａ）シリコンを含む前記基板の厚さの一部に、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素を組み込む工程；
ｂ）工程ａ）にて得られた基板上に、ニッケル層並びにＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素の層、又はニッケルとＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素との両方を含む層を堆積させる工程；
【００１９】
ｃ）任意にニッケルモノシリサイドＮｉＳｉの形態でニッケルシリサイドを含む層を形成させるために十分な温度に加熱する工程；
ｄ）ｃ）にて得られた前記層にフッ素を組み込む工程；及び
ｅ）任意に、ｄ）にて記載された層を、全体がニッケルモノシリサイドＮｉＳｉの形態でニッケルシリサイドを含む層に転化するのに十分な温度に加熱する工程。
故に、この一連の工程が、以下に関連する問題を解決する：
−ＮｉＳｉを含む層が高温（例えば約７００℃）に曝される場合に、その層の凝集体への転化を、特にＷ、Ｔｉ、Ｔａ、Ｍｏ及びＣｒから選択される元素をこの層に存在させることにより解決する；
−この層が、高温（例えば約７００℃）に曝される場合にＮｉＳｉがＮｉＳｉ２に転化するのを、特にこの層中にＰｔ、Ｐｄ及びＲｈ及びこれらの混合物から選択される元素を存在させることで、ＮｉＳｉ２核形成温度を、こうした元素が存在しない場合よりも高温にシフトさせて解決する；
−２種類の上述元素を組み込むことによる層の抵抗の増大を、こうした抵抗増大を補うように作用する元素（特にフッ素）の添加によって解決する。
【００２０】
上述の方法における一連の工程に関して、上述の元素それぞれの効果が得られるように適切に行なわれることが重要である。
上述の種をＮｉＳｉへ導入することにより上述の利点を与えることができることは、全く予期できない。実際、ある系における幾つかの種の微量での挙動は、その種の系への導入によりその熱動力学的平衡が変化するので、依然として予測が困難である。例として、こうした機構は、Ｄａｒｋｅｎの実験により非常に明確に示されており、その実験では、同量の炭素を初期にＦｅ（Ｃ）／ＦｅＳｉ（Ｃ）対の二相に存在させている。系は平衡状態にあるように見えるが、炭素は、シリコンの存在により二相間に不均一な様式で再分配される。
従って、この方法の第１の工程は、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素を、シリコンを含む基板の厚さの一部に組み込む工程からなる。
【００２１】
シリコンを含む基板はシリコン区域を含む基板を意味し、これは、この基板が二酸化ケイ素の絶縁区域のようなシリコンでない区域を含有し得るという事実を排除しない。
シリコンを含む基板は、例えばこの方法がＭＯＳトランジスタの製造のために行なわれる場合に、いずれもシリコンで構成された、トランジスタのチャンネル、ソース及び／又はドレインに対応していてもよい。
上述の元素を組み込む工程ａ）は、イオン注入によって従来通り行なうことができる。
実際には、イオン注入の場合、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素がシリコンを含む基板の厚さに浸透するように、シリコンを含む基板をそれら元素のイオンビームに供する。この技術では、加速電圧の調節によりイオン束及びこの基板厚さへの前記イオンの浸透深さを調節することによって、シリコンを含む基板の厚さに組み込まれるべき元素の量を調節できる。
【００２２】
注入エネルギーは、注入されるべき元素及び処理されるべきシリコンの厚さによって調節される。例えば、ドーズ量は、注入されるべき厚さ２０ｎｍに対して５×１０１３ａｔ／ｃｍ２〜１×１０１５ａｔ／ｃｍ２に設定される。
通常、上述の元素が組み込まれるシリコンを含む基板の厚さは、得られるべきニッケルモノシリサイドＮｉＳｉを含む層の厚さに対応し、この厚さは、通常１０ｎｍ〜４０ｎｍである。
元素含量は、通常、形成されるシリサイドのシリコンに対するデウェッティングを防ぐように選択されるが、この含量は、形成するニッケルモノシリサイドＮｉＳｉの抵抗率及び下層のシリコンとの接触抵抗の低下を妨げる程に高くはない。
第１の工程ａ）に組み込まれる元素は、基板のシリコン原子総数の０．０５原子％〜１原子％の含量で存在するのが有利である。
有利なことに、第１工程に組み込まれる元素は、タングステン元素である。
【００２３】
工程ａ）が終了したら、本発明の方法は、堆積工程ｂ）の実施の前に、基板表面の洗浄工程を含んでいてもよい。洗浄目的は、可能ならばシリコン表面を覆う二酸化ケイ素ＳｉＯ２を除去することであり、この酸化物が存在することで、シリサイド化が妨げられ易い。それは、元々の酸化物又はイオン注入工程の前に堆積した酸化物のいずれかに関連し得る。
任意の洗浄工程後又は洗浄が必要でない場合、組み込み工程ａ）の後、本発明の方法は、ａ）にて得られた前記基板上に、ニッケル層並びにＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素の層、又はニッケルとＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素との両方を含む層を堆積させる工程を含む。
ニッケル元素は、ニッケルシリサイドＮｉＳｉの構成の一部となることを目的とする元素である。
【００２４】
Ｐｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素は、ＮｉＳｉ相が形成される場合にその相を安定化して、特にＮｉＳｉを含む層が高温（例えば７００℃の温度）に供される場合に、高い抵抗率を有するとともに、大きなシリコン消費量（ＮｉＳｉの場合の１．５倍以上）を必要とするといった欠点を有するＮｉＳｉ２の形成を妨げる一方で、ＮｉＳｉの凝集も妨げることを目的とする。
堆積が２つの別個の層を用いて行なわれるか、２つの元素を含む単一の層を用いて行なわれるかに拘わらず、Ｎｉ元素は、少なくとも９０原子％（すなわち、Ｎｉ、堆積元素Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物を含む総原子の少なくとも９０％）を占めるのが有利であるが、Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素は、原子総数の１０原子％以下（すなわち、Ｎｉ、堆積元素Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物を含む総原子の１０％以下）を占めるのが有利である。
【００２５】
２つの層又は単一層（後者は２つの元素を含む）の堆積は、いずれかの種類の金属層堆積技術によって行なうことができる。
例えば、以下を挙げることができる：
−化学気相堆積法（ＣＶＤ）；
−カソードスパッタリング；
−電子ビーム蒸発；
−原子層堆積（ＡＬＤ）；
−無電解堆積（電流入力がない）。
より詳細には、例として単一層の堆積に関して、こうした堆積は、ニッケル及びその他の元素（すなわち、Ｐｄ、Ｐｔ、Ｒｈ又はこれらの混合物）を含む合金ターゲットをスパッタリングすることによって、又は２つの別個のターゲット：ニッケルターゲット及び他の元素（すなわち、Ｐｄ、Ｐｔ、Ｒｈ又はこれらの混合物）のターゲットの同時コスパッタリングによって、行なうことができる。
【００２６】
例として２つの層の堆積に関して、こうした堆積は、ニッケル層を堆積させた後、他の元素（すなわち、Ｐｄ、Ｐｔ、Ｒｈ又はこれらの混合物）の層を堆積することによって行なうことができる。
堆積工程は、特に堆積中シリサイドの早発形成を防止するために、１００℃未満の温度にて行なうのが有利である。
１又は複数の層の厚さは、１ｎｍ〜１００ｎｍ、好ましくは５ｎｍ〜２０ｎｍであってもよい。
次いで、本発明の方法は、ニッケルがシリコンと反応して、少なくとも一部がニッケルモノシリサイドであり得るニッケルシリサイドを形成するのに十分な温度に加熱する工程を含む。
【００２７】
理論に束縛されないが、この工程中、形成過程のシリサイドに不溶性のＷ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素は、シリサイドの粒子境界に放出されることによって、機械的作用によりシリサイドの良好な挙動を確実にする。この第１の熱処理工程の終了時、形成されたシリサイドは、ＮｉＳｉ及びニッケルがより豊富な他のシリサイドの混合物となり得る。
加熱工程は、急速と言われる熱プロセス（「急速熱処理」（ＲＴＰ）としても知られる）によって行なうことができる。
特定の種類の急速熱処理としては、ランプ式急速熱アニーリング（ＲＴＡ）（その処理時間は一般に数十秒から数分である）、スパイクＲＴＡ又はフラッシュＲＴＡタイプのアニーリングを挙げることができる。これらの超急速アニーリングは、スパイクアニーリングの場合の数秒から、フラッシュアニーリングの場合の数ミリ秒までの範囲の処理時間に対応する。
【００２８】
有利なことに、加熱工程は、アルゴンＡｒ又は窒素Ｎ２のような不活性ガスを含む雰囲気下で行なわれる。
この加熱工程は、例えば１ｎｍ〜１００ｎｍの金属層厚さに関して、数秒画分（特に加熱がスパイクアニーリングによって行なわれる場合）から１０分間に及ぶ期間中、２００℃〜６００℃の温度にて行なうことができる。金属層の厚さは一般に、５ｎｍ〜１５ｎｍの間で変動し、温度は３００℃〜４５０℃の間、期間は３０秒〜２分の間で変更される。
この加熱工程の終了時、こうして得られた層は、任意にニッケルモノシリサイドＮｉＳｉの形態でニッケルシリサイド、及びさらにＷ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素及びＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素を含む。
【００２９】
金属層が堆積した基板上にて、この基板がシリコン区域以外の区域、例えば金属酸化物の誘電区域を含む場合、加熱工程の終了時に、未反応金属がシリコン区域以外の区域に存在する可能性がある。
この場合、本発明の方法は、この区域から金属を除去する工程を含んでいてもよく、この除去工程は、形成されたシリサイドに対して金属だけを選択的に除去できる溶液に基板を接触させる工程で構成できる。
例えば、基板が、ニッケルシリサイドの層が形成されているシリコン区域と、未反応金属層（Ｐｄ＋Ｎｉ）で覆われたシリカ区域とを含む場合、除去工程は、シリサイドから金属を選択的にエッチングするための溶液と基板とを接触させる工程で構成されてもよい。ニッケルの場合、Ｈ２ＳＯ４／Ｈ２Ｏ２／Ｈ２Ｏ混合物が一般に使用される。
上述の加熱工程中にシリサイドが形成されたら、本発明の方法は、工程ｃ）にて得られたニッケルシリサイドを含む層にフッ素を組み込む工程を含む。
このフッ素元素は、Ｗ及びＰｔのような金属元素の添加によって生じた抵抗率及び接触抵抗の変化を補うのに重要である。
【００３０】
シリサイド層にフッ素を添加することには、二重の効果がある：
−形成されたニッケルシリサイドＮｉＳｉの抵抗率の低下；
−形成されたＮｉＳｉの安定化。
この組み込み工程は、通常、フッ素のイオン注入によって行なわれる。
有利なことに、注入されたフッ素の全量が、シリサイド層に含まれなければならない。故に、注入エネルギーは、フッ素がシリサイド層にだけ限定されるように設定される。注入ドーズ量は、１×１０１３ａｔ／ｃｍ２〜１×１０１５ａｔ／ｃｍ２の範囲であってもよい。
【００３１】
この工程ｄ）の終了時、こうして得られた層が、任意にニッケルモノシリサイドＮｉＳｉの形態でニッケルシリサイド、並びにさらにフッ素、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素及びＰｔ、Ｐｄ、Ｒｈ及びこれらの混合物から選択される元素を含む。
最後に、本発明の方法は、第１の加熱工程が、層全体に存在するニッケルシリサイドを、完全にニッケルモノシリサイドＮｉＳｉに転化するのに十分でない場合に、工程ｄ）にて得られた層に存在するニッケルシリサイドの全てをニッケルモノシリサイドＮｉＳｉに転化するのに十分な加熱温度にて第２の加熱工程を含んでいてもよい。
さらに、この加熱工程は、先の工程中でフッ素の注入によって生じた欠点（非晶質化）を排除し、シリサイド層にフッ素を均一に分配するように作用し得る。
【００３２】
第１の加熱工程について、加熱工程は、急速熱処理（ＲＴＰ）によって行なわれてよい。
特定の種類の急速熱処理としては、第１の加熱工程にて上述したような、ランプ式急速熱アニーリング（ＲＴＡ）又はスパイクアニーリングを挙げることができる。有利なことに、加熱工程は、アルゴンＡｒ又は窒素Ｎ２のような不活性ガスを含む雰囲気下で行なわれる。
この加熱工程は、例えば、１ｎｍ〜１００ｎｍの金属層厚さに関して、数秒画分（特に加熱がスパイクアニーリングによって行なわれる場合）から、１０分間に及ぶ期間中、３５０℃〜６００℃の温度にて行なうことができる。金属層の厚さは一般に、５ｎｍ〜１５ｎｍの間で変動し、温度は３００℃〜４５０℃の間、時間は３０秒〜２分の間で変動する。一般に、この第２の加熱工程中に適用される温度は、第１の工程中に適用される温度より高い。
【００３３】
本発明はまた、先に規定された方法によって得られるシリコンを含む基板上のニッケルモノシリサイドＮｉＳｉを含む層に関し、この層はさらに：
−Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素；
−Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素；及び
−フッ素；
を含み、この層は、１０ｎｍ〜４０ｎｍの厚さを有し得る。
Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素は、基板のＳｉ原子総数の０．０５原子％〜１原子％の含量で存在するのが有利である。
有利なことに、ニッケルモノシリサイドのニッケルは、ニッケルとＰｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素との総原子の少なくとも９０原子％を占める。
【００３４】
製造方法の文脈にて既に記載した層の他の特徴的要素も、この場合に有効である。
先に述べたように、本発明の方法によって得られたニッケルモノシリサイドＮｉＳｉを含む層は、シリコン区域を覆うので、ＭＯＳトランジスタのようなシリコンの半導体区域を含む電子デバイスのような電子デバイスに適用できる。
故に、本発明は電子デバイスの製造方法に関することができ、この方法は：
−デバイスの構成エレメントを調製する工程であって、この構成エレメントの少なくとも１つがシリコンで構成される工程；
−各シリコン構成エレメント上に、上記で規定された方法の実施により得られるニッケルモノシリサイドを含む層を堆積させる工程
を連続的に含む。
【００３５】
電子デバイスは、ドレイン、ソース、グリッドのようなシリコンの構成エレメントを含むＭＯＳトランジスタであってもよい。
本発明はまた、少なくとも１つのシリコン構成エレメントを含む電子デバイスに関し、このエレメントは、上記で規定された方法によって得ることのできるニッケルモノシリサイドＮｉＳｉを含む層によって覆われており、この層はさらに：
−Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素；
−Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素；及び
−フッ素
を含み、このデバイスは、上記で規定されたニッケルモノシリサイドＮｉＳｉを含む層によって覆われたシリコン構成エレメントがソース、ドレイン及びグリッドであるようなＭＯＳトランジスタであることができる。
【００３６】
トランジスタの例を図１に示すが、それぞれ：
−シリコン基板１：
−それぞれ３と５の番号が付けられたソース及びドレイン；
−グリッド７；
−スペーサ９；
−それぞれ１１、１３及び１５の番号が付けられた、それぞれソース、ドレイン及びグリッドに堆積したニッケルモノシリサイドを含む層
を含む。
本発明の方法によって得られたニッケルモノシリサイドを含む層の特徴のために、本発明の方法は、より複雑なデバイス、例えばＭＯＳトランジスタコンポーネントのような電子コンポーネントの幾つかの層を含むデバイスに関連させて実施できる。
【００３７】
故に、本発明はまた、ＭＯＳタイプの三次元集積回路に関し、この集積回路は：
シリコン半導体層に形成された少なくとも１つのｎ−ＭＯＳタイプのトランジスタを含む第１のレベル；
このトランジスタのシリコン部分上にニッケルモノシリサイドＮｉＳｉを含む層であって、この部分がソース、ドレイン及びグリッドであり、この層が、先に規定した方法によって得ることのできるニッケルモノシリサイドＮｉＳｉを含み、この層がさらに：
−Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素；
−Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素；及び
−フッ素
を含む層；
前記第１のレベル上にある、少なくとも１つのｐ−ＭＯＳタイプのトランジスタを含むゲルマニウム半導体層を含む第２のレベル
を含む。
【００３８】
こうした回路の例を図２に示すが、この回路は：
−シリコン基板１７；
−前記基板の面に堆積した埋設酸化物層１９；
−それぞれが、配向シリコン基板（００１）２３、それぞれ２５及び２７の番号が付与されたソース及びドレイン、グリッド２９、スペーサ３１、並びにソース、ドレイン及びグリッドそれぞれに堆積したニッケルモノシリサイドを含む層（それらの層はそれぞれ３３、３５、及び３７の番号が付与されている）を含む下方レベル２１；
−下方レベル２１の上にある上方レベル３９であって、この上方レベルが、それぞれ、配向（００１）したゲラニウム基板４１、それぞれ４３、４５及び４７の番号が付与されたソース、ドレイン及びグリッドを含む上方レベル；
−２つのレベルを接続する金属相互接続４９；
を含む。
【００３９】
本発明の方法に従って得られたニッケルモノシリサイドを含む層は、損傷を受けずに、第２のレベル（又は上方レベル）の製造に必要な熱量に耐えることができる。実際、第１のレベル（又は下方レベル）が終了したら、第１のレベルのシリコン部分に存在するニッケルモノシリサイドでは、第２レベルを製造するための種々の工程における全ての熱処理（例えば、少なくとも６５０℃にて少なくとも５分間のエピタキシャル型ゲルマニウム堆積）が行なわれる。先行技術の方法で得られるニッケルモノシリサイドを含む層に関しては、この後、ニッケルモノシリサイドを含む層のデウェッティング及び／又はＮｉＳｉ２の形成が生じて、抵抗率及び接触抵抗が増大し、それによってトランジスタの性能が顕著に悪化する。
【００４０】
最後に、本発明はまた、先に規定されたようなＭＯＳタイプの三次元集積回路、すなわち異なる導電率を有するトランジスタを含む回路を製造する方法に関し、このトランジスタには第１及び第２多層半導体層がそれぞれ形成され、この方法は：
−シリコン半導体層に形成された少なくとも１つのｎ−ＭＯＳタイプのトランジスタを含む第１のレベルを製造する工程；
−このトランジスタのシリコン部分にニッケルモノシリサイドを含む層を堆積させる工程であって、この部分がソース、ドレイン、及びグリッドであり、この層は、上記で規定された方法の実施によって得られるニッケルモノシリサイドを含む、工程；
−ゲルマニウム半導体層を第１のレベルに転写することにより、この第１のレベル上に第２のレベルを構成する工程；
−ゲルマニウム半導体層における少なくとも１つのｐ−ＭＯＳタイプのトランジスタを、第２のレベルに製造する工程
を連続的に含む。
【００４１】
シリサイド層の堆積工程は別として、この方法の工程は、本明細書に参考として組み込まれるＦＲ  ２  ８９６  ６２０に記載される様式と同様に行なう。
第１のレベルは、第１シリコン半導体層に形成されたｎ−ＭＯＳタイプのトランジスタを含み、この層は、好ましくはｎ−ＭＯＳタイプのトランジスタの製造に適合された配向を有する。第１のレベルは、このトランジスタに堆積した誘電体層を含んでいてもよい。
第１のレベルに堆積した第２のレベル(任意に、その間に上述の誘電体層が挿入される)は、第２の半導体層にて形成されたｐ−ＭＯＳタイプのトランジスタを含み、任意に誘電層で覆われる。第２の半導体層は、一般にｐ−ＭＯＳタイプのトランジスタの製造に適合した配向を有するゲルマニウムで構成される。
トランジスタは、ｎ−ＭＯＳトランジスタのシリコン層及びｐ−ＭＯＳトランジスタのゲルマニウム層にてそれぞれ従来通り製造される。
【００４２】
この製造は、次の工程を含む：
−トランジスタチャンネルの境界を付けるためのシリコン又はゲルマニウム層のエッチング；
−チャンネルの両側に配置され、互いに電気的に接触したソース及びドレインの調製；
−チャンネル上方に配置され、コントロール誘電体及びフローティンググリッド、並びに任意にトンネル誘電体によって少なくともチャンネルから分離されたコントロールグリッドの堆積；
−誘電体の堆積によるスペーサの調製であって、このスペーサはトンネル誘電体／フローティンググリッド／コントロール誘電体／コントロールグリッドスタックの側面にある、調製；
−ｎ−ＭＯＳトランジスタについてはｎ−ドーパント（例えばＡｓ、Ｐ）、及びｐ−ＭＯＳトランジスタではｐドーパント（例えばＢ）でのイオン注入によるドーピング。
【００４３】
ゲルマニウム半導体層を転写する工程は、分子貼り合わせ及び薄膜化によって、又はＳｍａｒｔ  Ｃｕｔ（登録商標）プロセス（水素注入、貼り合わせ及び剥離）によって行なうことができる。
レベルが幾つかのトランジスタを含む場合、これらトランジスタは、ドライエッチングによって製造可能なビアによって電気的に接続される。同様に、異なるレベルに属するトランジスタは、垂直ビアによって電気的に接続され、それは、２つの別々のトランジスタにおける接続されるべき部分を直接相互接続させるという事実に加えて、さらに、必要により回路の他のエレメントに接続させることができ、これらのビアはドライエッチングによって製造可能である。
上述したように、フッ素元素は、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素及びＰｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素の組み合わせによって増大する、ニッケルモノシリサイドＮｉＳｉを含む層の膜抵抗を低下させるのに寄与する。
【００４４】
こうした理由から、本発明はまた、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ及びこれらの混合物から選択される元素と、Ｐｄ、Ｐｔ、Ｒｈ及びこれらの混合物から選択される元素との両方を含むニッケルモノシリサイドＮｉＳｉを含む層の膜抵抗を低下させるフッ素元素の使用に関する。
ここで本発明を、例示のためであり、限定のためではない以下の実施例と合わせて説明する。 
【実施例】
【００４５】
本実施例では、次の工程を含む本発明の方法の実施形態に従ってＮｉＳｉを含む層の調製を例示し：
−厚さ２０ｎｍへのＷドーズ量におけるイオン衝撃効果を制限するための、シリコンプレート上への熱酸化物層の堆積；
−実質的に２０ｎｍに等しい厚さにタングステンを制限するために、エネルギー６０ｋｅＶにて速度５×１０１４ａｔ／ｃｍ２でのイオン注入によるシリコン基板中へのタングステンＷの組み込みであって、シリコン中にて０．５原子％未満のＷ濃度に対応する、組み込み；
−保護用熱酸化物層の除去；
−Ｎｉ及びＰｔのカソードスパッタリング（ＰＶＤ）による金属層のシリコン上への連続的堆積であって、この白金含量はニッケルに対してほぼ８原子％である、堆積；
【００４６】
−４５０℃付近の温度にて６０秒間のＲＴＡによる制御された不活性雰囲気下における熱処理工程；
−熱処理後に形成されたシリサイド中への注入によるフッ素の組み込みであって、７ｋｅＶのエネルギーにて、Ｆのドーズ量が１×１０１５ａｔ／ｃｍ２となるようにし、Ｆの総ドーズ量をニッケルシリサイドを含む層に制限する、組み込み；
−種々の温度（６５０℃及び７００℃）での熱処理工程であって、こうして処理されたサンプルを膜抵抗測定に供する、工程。
ｎ−ＭＯＳトランジスタでの条件を模倣するために、予めＡｓを注入した固体プレートにて試験を行なった。このプレ注入は、特にドーパント（Ａｓ）と追加の元素、すなわちここではＮｉ、Ｐｔ及びＦとの間に不都合な相互作用が生じるかどうかを確認するために役立つ。
比較のために、Ｎｉ中にＰｔを用いないで（図４ａ〜４ｂ及び５ａ）、及びＮｉ中にＰｔを存在させて（図５ｂ）、単一のＷ及び／又はＦだけを注入したサンプルについて同じ測定を行なった。
【００４７】
故に、図４ａ、４ｂは、種々の膜ＮｉＳｉ（曲線ａ）、ＮｉＳｉ＋Ｆ（曲線ｂ）、ＮｉＳｉ＋Ｗ（曲線ｃ）及びＮｉＳｉ＋Ｗ＋Ｆ（曲線ｄ）について、６００℃にて時間ｔ（分単位）の関数としての膜抵抗Ｒ（Ω／平方単位）における変動を示すグラフであり、図４は曲線４ａのｙ軸拡大表示である。
図５ａ及び５ｂは、以下の種々の膜について、６５０℃にて時間ｔ（分単位）の関数としての膜抵抗Ｒ（Ω／平方単位）における変動を示すグラフである：
−図５ａに関して、ＮｉＳｉ（曲線ａ）、ＮｉＳｉ＋Ｆ（曲線ｂ）、ＮｉＳｉ＋Ｗ（曲線ｃ）及びＮｉＳｉ＋Ｗ＋Ｆ（曲線ｄ）；
−Ｎｉ（Ｐｔ）Ｓｉ（曲線ａ）、Ｗ＋Ｎｉ（Ｐｔ）Ｓｉ（曲線ｂ）及びＷ＋Ｎｉ（Ｐｔ）Ｓｉ＋Ｆ（曲線ｃ）。
【００４８】
これらの曲線から、元素Ｗが組み込まれた膜を６００℃の温度に供する場合に、１時間半のアニーリングの後でさえも、元素Ｗはその膜に安定性を与えると推察できる（図４ａ及び４ｂにおける曲線ａ及びｂと比較した曲線ｃを参照のこと）。Ｗ及びＰｔの合わせて添加することにより、膜抵抗が増大する（ｔ＝０にて図５ａの曲線ａとｔ＝０での図５ｂの曲線ｂとを比べた場合）。Ｆはその膜抵抗を低下させる（図４ｂにおける曲線ｃ及びｄ、及び図５ｂの曲線ｂ及びｃを参照のこと）。
６５０℃（図５ａ）では、おそらくＮｉＳｉ膜が凝集し、ＮｉＳｉの一部がＮｉＳｉ２に転化するので、膜抵抗の悪化が観察される。
故に白金の添加は６５０℃を超える場合に必要となる（図５ｂ）。ＷとＰｔとの足し合わせ効果は、ＮｉＳｉを安定化するが（曲線ｂ）、足し合わせた存在が、膜抵抗の大きな膜を生じることになる。Ｆを存在させることで、Ｗ及びＰｔの合わせた作用によって得られる膜の安定性も保持しつつ、その膜抵抗を望ましい値に低下させる（曲線ｃ）。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【外国語明細書】
2010114449000001.pdf