(57)【要約】【課題】  データをＪＴＡＧコントローラとの間で非同期的に転送することを可能にする非同期通信機構を提供する。【解決手段】  ＩＥＥＥ１１４９．１  Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ（ＪＴＡＧ）インターフェース標準によって定義されるテスト・データ・レジスタ（ＴＤＲ）構造を適合させて、デバッグ・パスを提供する。既存のマルチコア・プロセッサ・ソリューションがカバーされるが、より一般的なソリューションのために拡張される。一般に、本装置は、テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するようにＩＥＥＥ１１４９．１  ＪＴＡＧ標準を拡張するものである。本装置は、機能レジスタとＪＴＡＧ標準ＴＤＲとを有する集積回路を含む。ＪＴＡＧ標準ＴＤＲと機能レジスタとの間でデータの直接転送を制御するようにデジタル論理が構成される。【選択図】  図１
2010032503.tif 000002
【特許請求の範囲】
【請求項１】
テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するようにＩＥＥＥ１１４９．１  Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準を拡張する装置であって、
少なくとも１つの機能レジスタと少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタとを有する集積回路と、
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタと前記少なくとも１つの機能レジスタとの間でデータの直接転送を制御するように構成されたデジタル論理と、
を含む装置。
【請求項２】
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタは、前記少なくとも１つの機能レジスタに書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビットを含む、請求項１に記載の装置。
【請求項３】
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタは、データ・フローの方向を示すためのＲＥＡＤ／ＷＲＩＴＥビットを含む、請求項２に記載の装置。
【請求項４】
前記データ・ビットによって表されるデータが安定していることを保証するのに十分なタイミング遅延を有するＤＡＴＡ  ＧＯＯＤ信号をさらに含む、請求項２に記載の装置。
【請求項５】
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタは、前記少なくとも１つの機能レジスタをアドレス指定するためのアドレス・ビットを含む、請求項１に記載の装置。
【請求項６】
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタの前記アドレス・ビットによって保持される値の正当性を示すためのＡＤＤＲＥＳＳ  ＶＡＬＩＤビットをさらに含む、請求項５に記載の装置。
【請求項７】
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタは、直列にロード可能となるように構成される、請求項１に記載の装置。
【請求項８】
直列にロード可能な前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタと通信を行う少なくとも１つの並列Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタをさらに含む、請求項７に記載の装置。
【請求項９】
テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するように、拡張可能なＩＥＥＥ１１４９．１  Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準インターフェースを用いる方法であって、
少なくとも１つの機能レジスタと、複数の直列テスト・データ・レジスタを有するＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタ・リング、並びに、データ・ビット、アドレス・ビット及びＡＤＤＲＥＳＳ  ＶＡＬＩＤビットを含む対応する並列テスト・データ・レジスタと、を有する集積回路を提供するステップと、
前記Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタ・リングと前記少なくとも１つの機能レジスタとの間でデータの直接転送を制御するように構成されたデジタル論理を提供するステップであって、前記デジタル論理はＤＡＴＡ  ＧＯＯＤ信号を含む、ステップと、
を含む方法。
【請求項１０】
前記少なくとも１つの機能レジスタからデータを読み出すための方法ステップであって、
前記テスト・データ・レジスタ・リングから所望の直列テスト・データ・レジスタを選択するためにＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ命令を発行するステップと、
読み出し可能データのアドレスを前記選択された直列テスト・データ・レジスタにシフトするステップと、
前記読み出し可能データの前記アドレスを、前記選択された直列テスト・データ・レジスタから、前記選択された直列テスト・データ・レジスタと対応する並列テスト・データ・レジスタにロードするステップと、
アドレスのローディングが完了した時点で、対応するＡＤＤＲＥＳＳ  ＶＡＬＩＤビットを設定するステップと、
前記読み出し可能データを前記少なくとも１つの機能レジスタから前記直列テスト・データ・レジスタにロードするステップと、
前記直列テスト・データ・レジスタ内の前記読み出し可能データが有効となるまで、前記対応するＤＡＴＡ  ＧＯＯＤ信号をテストするステップと、
前記データを前記選択された直列テスト・データ・レジスタからシフトするステップと、
を含む方法ステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記ＤＡＴＡ  ＧＯＯＤ信号及び前記アドレス・ビットが消去された後に、前記ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットを消去するステップと、
前記ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが消去された後に、前記ＤＡＴＡ  ＧＯＯＤ信号を停止させるステップと、
をさらに含む、請求項１０に記載の方法。
【請求項１２】
前記少なくとも１つの機能レジスタにデータを書き込むための方法ステップであって、
前記テスト・データ・レジスタ・リングから所望の直列テスト・データ・レジスタを選択するためにＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ命令を発行するステップと、
書き込み可能データのアドレスを前記選択された直列テスト・データ・レジスタにシフトするステップと、
前記書き込み可能データを前記選択された直列テスト・データ・レジスタにシフトするステップと、
アドレス及びデータのローディングが完了した時点で、対応するＡＤＤＲＥＳＳ  ＶＡＬＩＤビットをシフトするステップと、
前記書き込み可能データの前記アドレスを、前記選択された直列テスト・データ・レジスタから、前記選択された直列テスト・データ・レジスタと対応する並列テスト・データ・レジスタにロードするステップと、
前記書き込み可能データを前記選択された直列テスト・データ・レジスタから前記並列テスト・データ・レジスタにロードするステップと、
前記ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットをロードするステップと、
前記書き込み可能データを前記少なくとも１つの機能レジスタにロードするステップと、
前記並列テスト・データ・レジスタ内の前記書き込み可能データが有効となるまで、前記対応するＤＡＴＡ  ＧＯＯＤ信号をテストするステップと、
を含む方法ステップをさらに含む、請求項９に記載の方法。
【請求項１３】
テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するようにＩＥＥＥ１１４９．１  Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準を拡張する装置であって、
少なくとも１つの機能レジスタと少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタとを有する集積回路であって、前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタは、前記少なくとも１つの機能レジスタに書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビットを含む、集積回路と、
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタと前記少なくとも１つの機能レジスタとの間でデータの直接転送を制御するように構成されたデジタル論理と、
を含む装置。
【請求項１４】
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタは、データ・フローの方向を示すためのＲＥＡＤ／ＷＲＩＴＥビットを含む、請求項１３に記載の装置。
【請求項１５】
前記データ・ビットによって表されるデータが安定していることを保証するのに十分なタイミング遅延を有するＤＡＴＡ  ＧＯＯＤ信号をさらに含む、請求項１３に記載の装置。
【請求項１６】
ＤＡＴＡ  ＧＯＯＤフラグ・ビットを有する読み出しデータ・レジスタをさらに含む、請求項１３に記載の装置。
【請求項１７】
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタは、前記少なくとも１つの機能レジスタをアドレス指定するためのアドレス・ビットを含む、請求項１３に記載の装置。
【請求項１８】
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタの前記アドレス・ビットによって保持される値の正当性を示すためのＡＤＤＲＥＳＳ  ＶＡＬＩＤビットをさらに含む、請求項１７に記載の装置。
【請求項１９】
前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタは、直列にロード可能となるように構成される、請求項１３に記載の装置。
【請求項２０】
直列にロード可能な前記少なくとも１つのＪｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタと通信を行う少なくとも１つの並列Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ標準テスト・データ・レジスタをさらに含む、請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＩＥＥＥ１１４９．１  Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ（ＪＴＡＧ）標準に関し、より具体的には、ＪＴＡＧ標準を用いて集積回路コンポーネント間の通信を容易にすることに関する。
【背景技術】
【０００２】
ＩＥＥＥ１１４９．１  ＪＴＡＧインターフェースは、集積回路デバイスへの外部アクセスを容易にするために開発された。ＪＴＡＧに対応した集積回路デバイスは、典型的には、標準化されたテスト・アクセス・ポート（ＴＡＰ）を含み、これにより、デバイスのＴＡＰポートを介して外部ＴＡＰコントローラによってバウンダリ・スキャン操作を実行することができるようになる。全てのテスト結果出力は、同じＴＡＰポートを介して返信することができる。
【０００３】
標準化されたＴＡＰインターフェースは、元々、プリント回路基板をテストするために用いられていたものであり、後に個々の集積回路をテストすることに用いられるようになった。しかしながら、その複雑さのため、コアベースの集積回路設計は、トランジスタ数の増加割合がＩ／Ｏピンより多いという点で新たな複雑さが生じてきた。そこで、集積回路上に直接成長させることができる標準的なテスト・データ・レジスタ（ＴＤＲ）セルが開発されている。したがって、セルベースのＴＤＲは、一般に、それらが必要とされる集積回路の機能回路境界におけるその境界に沿った場所のいずれにも配置することができる。この開示の目的で、回路設計者は、多数の所定のセルを互いに接続することによって集積回路設計をレイアウトするセルベースの集積回路設計を実装することができる。各々のセルは、一つに統合されて所定の機能を実行する複数のトランジスタを含むものとすることができる。セルは、ライブラリとして保持することができ、その結果、設計者は、各々のトランジスタを個々にレイアウトするのではなく、トランジスタのセルを組み立てて一つにすることによって、簡単に設計を構築できることが多い。
【０００４】
従来の設計は、通信に必要なデバッグ論理を扱うための固有のプロトコルを有する完全なＳｃａｎ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ（走査通信）バスを実装するものである。しかしながら、同様のレジスタ・アドレス指定構造を有するこのＳＣｏｍによるソリューションは、クロック待ち時間のレベルが大きくなる問題と、同様の全体的な配線及びエリアの混雑問題とを有する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
結果として、ユーザが典型的にはチップ・システムの速度で固有の内部レジスタ・アドレス指定プロトコルを実装することを可能にし、データをＪＴＡＧインターフェースの速度でＪＴＡＧコントローラとの間で非同期的に転送することを可能にする、非同期通信機構が必要である。
【課題を解決するための手段】
【０００６】
本発明は、テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するようにＪＴＡＧ標準を拡張する、コンピュータにより実装される改善された方法、装置、及び該装置のためのプログラム製品を提供する。本発明と合致する実施形態は、少なくとも１つの機能レジスタと少なくとも１つのＪＴＡＧ標準ＴＤＲとを有する集積回路と、該少なくとも１つのＪＴＡＧ標準ＴＤＲと該少なくとも１つの機能レジスタとの間でデータの直接転送を制御するように構成されたデジタル論理と、を含むものとすることができる。少なくとも１つのＪＴＡＧ標準ＴＤＲは、少なくとも１つの機能レジスタに書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビットを含むことができる。
【０００７】
本発明の一つの態様によれば、少なくとも１つのＪＴＡＧ標準ＴＤＲは、データ・フローの方向を示すためのＲＥＡＤ／ＷＲＩＴＥビットと、データ・ビットによって表されるデータが安定していることを保証するのに十分なタイミング遅延を有するＤＡＴＡ  ＧＯＯＤ信号とを含むことができる。少なくとも１つのＪＴＡＧ標準ＴＤＲは、少なくとも１つの機能レジスタをアドレス指定するためのアドレス・ビットを含むことができる。少なくとも１つのＪＴＡＧ標準ＴＤＲのアドレス・ビットによって保持される値の正当性を示すためのＡＤＤＲＥＳＳ  ＶＡＬＩＤビットを含むこともできる。
【０００８】
本発明の基礎となる原理と合致する実施形態は、直列にロード可能となるように構成されたＪＴＡＧ標準ＴＤＲを含むものとすることができる。直列にロード可能な少なくとも１つのＪＴＡＧ標準ＴＤＲと通信を行う並列ＪＴＡＧ標準ＴＤＲを含むこともできる。
【０００９】
本発明の別の態様は、テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するように、拡張可能なＪＴＡＧ標準インターフェースを用いる方法であって、少なくとも１つの機能レジスタと、複数の直列ＴＤＲを有するＪＴＡＧ標準ＴＤＲリング、並びに、データ・ビット、アドレス・ビット及びＡＤＤＲＥＳＳ  ＶＡＬＩＤビットを含む対応する並列ＴＤＲと、を有する集積回路を提供するステップと、ＪＴＡＧ標準ＴＤＲリングと少なくとも１つの機能レジスタとの間でデータの直接転送を制御するように構成されたデジタル論理を提供するステップであって、デジタル論理はＤＡＴＡ  ＧＯＯＤ信号を含む、ステップとを含む方法を提供する。
【００１０】
本発明の態様は、さらに、少なくとも１つの機能レジスタからデータを読み出すための方法ステップであって、ＴＤＲリングから所望の直列ＴＤＲを選択するためにＪＴＡＧ命令を発行するステップと、読み出し可能データのアドレスを選択された直列ＴＤＲにシフトするステップと、対応するＡＤＤＲＥＳＳ  ＶＡＬＩＤビットをシフトするステップと、読み出し可能データのアドレスを、選択された直列ＴＤＲから、選択された直列ＴＤＲと対応する並列ＴＤＲにロードするステップと、読み出し可能データを少なくとも１つの機能レジスタから直列ＴＤＲにロードするステップと、ＤＡＴＡ  ＧＯＯＤビットが設定されるまで選択された直列ＴＤＲからデータを連続的にシフトすることによって、直列ＴＤＲ内の読み出し可能データが有効となるまで対応するＤＡＴＡ  ＧＯＯＤ信号をテストするステップとを含む方法を含む。
【００１１】
本発明と合致する実施形態は、ＤＡＴＡ  ＧＯＯＤ信号及びアドレス・ビットが消去された後にＡＤＤＲＥＳＳ  ＶＡＬＩＤビットを消去することと、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが消去された後にＤＡＴＡ  ＧＯＯＤ信号を停止させることとを含むものとすることができる。他のステップは、ＴＤＲリングから所望の直列ＴＤＲを選択するためにＪＴＡＧ命令を発行し、書き込み可能データのアドレスを選択された直列ＴＤＲにシフトし、書き込み可能データを選択された直列テスト・データ・レジスタにシフトし、アドレス及びデータのローディングが完了した時点で、対応するＡＤＤＲＥＳＳ  ＶＡＬＩＤビットをシフトし、書き込み可能データのアドレスを、選択された直列ＴＤＲから、選択された直列ＴＤＲと対応する並列ＴＤＲにロードし、書き込み可能データを選択された直列ＴＤＲから並列ＴＤＲにロードし、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットをロードし、書き込み可能データを少なくとも１つの機能レジスタにロードし、並列テスト・データ・レジスタ内の書き込み可能データが有効となるまで、対応するＤＡＴＡ  ＧＯＯＤ信号をテストすることを含むものとすることができる。
【００１２】
本発明の態様は、テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するようにＪＴＡＧ標準を拡張するための装置であって、少なくとも１つの機能レジスタと少なくとも１つのＪＴＡＧ標準ＴＤＲとを有する集積回路であって、少なくとも１つのＪＴＡＧ標準ＴＤＲは、少なくとも１つの機能レジスタに書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビットを含む、集積回路と、少なくとも１つのＪＴＡＧ標準ＴＤＲと少なくとも１つの機能レジスタとの間でデータの直接転送を制御するように構成されたデジタル論理とを含む装置を含むものとすることができる。
【００１３】
本発明と合致する実施形態によれば、ＪＴＡＧ標準ＴＤＲは、データ・フローの方向を示すためのＲＥＡＤ／ＷＲＩＴＥビットを含むことができる。データ・ビットによって表されるデータが安定していることを保証するのに十分なタイミング遅延を有するＤＡＴＡ  ＧＯＯＤ信号を含むこともできる。ＪＴＡＧ標準ＴＤＲは、少なくとも１つの機能レジスタをアドレス指定するためのアドレス・ビットを含むことができる。少なくとも１つのＪＴＡＧ標準ＴＤＲアドレス・ビットによって保持される値の正当性を示すためのＡＤＤＲＥＳＳ  ＶＡＬＩＤビットを含むこともできる。ＪＴＡＧ標準ＴＤＲは、直列にロード可能となるように構成することができる。直列にロード可能なＪＴＡＧ標準ＴＤＲと通信を行う並列ＪＴＡＧ標準ＴＤＲを含むことができる。
【００１４】
本発明を特徴付けるこれらの及び他の利点及び特徴は、本明細書に添付され、本明細書の別の部分を成す特許請求の範囲に示されている。しかしながら、本発明、及び、本発明を用いることによって達成される利点及び目的をより良く理解するために、図面及び本発明の例示的な実施形態が説明されている説明事項を参照されたい。
【図面の簡単な説明】
【００１５】
【図１】本発明の基礎となる原理による、集積回路の機能回路との通信を可能にするＴＤＲアーキテクチャを示すブロック図である。
【図２】本発明の基礎となる原理による、通信ハンドシェーキングを用いた読み出しデータ・シーケンスのための、図１のアーキテクチャによって実行されるステップを含むフローチャートを示す。
【図３】本発明の基礎となる原理による、通信ハンドシェーキングを用いた書き込みデータ・シーケンスのための、図１のアーキテクチャによって実行されるステップを含むフローチャートである。
【図４】本発明の基礎となる原理による、通信ハンドシェーキングを用いない書き込みデータ・シーケンスのための、図１のアーキテクチャによって実行されるステップを示すフローチャートである。
【図５】本発明の基礎となる原理による、通信ハンドシェーキングを用いない読み出しデータ・シーケンスのための、図１のアーキテクチャによって実行されるステップを示すフローチャートである。
【発明を実施するための形態】
【００１６】
本発明と合致する実施形態は、標準的なＪＴＡＧ機能を変更することなく、標準的なＪＴＡＧインターフェースを介した汎用的なＩ／Ｏ通信を可能にすることができる。本発明の態様は、ＪＴＡＧマクロと顧客の集積回路の通信論理との間における非同期通信を提供する。
【００１７】
本発明の態様は、ＪＴＡＧインターフェース標準によって定義されるＴＤＲ構造を、デバッグ・パスを提供するように適合させることができる。既存のマルチコア・プロセッサ・ソリューションを含むことができ、より一般的なソリューションのための拡張機能が提供される。一般に、実施形態は、テスト回路をバイパスして機能回路と双方向に通信するための非同期プロトコルを提供するようにＪＴＡＧ標準を拡張することができる。態様は、機能レジスタとＪＴＡＧ標準ＴＤＲとを有する集積回路を含むものとすることができる。デジタル論理は、ＪＴＡＧ標準ＴＤＲと機能レジスタとの間でデータの直接転送を制御するように構成される。
【００１８】
本発明と合致する実施形態は、非同期プロトコルを可能にするＪＴＡＧ標準を拡張したインターフェースを、ユーザの（すなわち顧客の）既存の論理に提供する。このインターフェースは、顧客のコア論理内の顧客アドレス指定レジスタと通信する幾つかのＴＤＲを追加することによって、実装することができる。特に、標準的なＪＴＡＧ機能を変更しない拡張可能なインターフェースを提供するために、追加の同期化論理と共にＩＥＥＥ１１４９．１  ＪＴＡＧ  ＴＡＰコントローラを用いる。
【００１９】
より具体的には、本発明と合致する実施形態は、１つ又は複数の適合する並列ＴＤＲと共に、直列ＴＤＲを導入する。本開示の目的のために、直列ＴＤＲは直列にデータをロードすることができ、並列ＴＤＲは並列にデータをロードすることができる。顧客論理への全てのアドレス及びデータ・フローは、これらのＴＤＲを通って、通信プロセス全体を調整するＪＴＡＧマクロに戻る。
【００２０】
提供されるＡＤＤＲＥＳＳ並列ＴＤＲは、ＲＥＡＤ／ＷＲＩＴＥ制御及びＡＤＤＲＥＳＳ  ＶＡＬＩＤビットのための２つのビットを確保することができる。データ書き込みシーケンス中に顧客論理に書き込まれるデータを保持するために、ＤＡＴＡ並列ＴＤＲを提供することができる。必要に応じて、これらの２つのＴＤＲを組み合わせて１つのより大きなレジスタにすることができる。顧客論理内の第３のレジスタを用いて、顧客論理からの読み出しデータを保持することができる。この第３のレジスタの追加ビットが、ＤＡＴＡ  ＧＯＯＤフラグとして機能する。ＤＡＴＡ  ＧＯＯＤインジケータは、読み出しデータが安定し、従って正しいことを保証するのに十分なタイミング遅延を含む。顧客の集積回路コア上の顧客論理は、典型的には、ＪＴＡＧインターフェースとは異なるクロック速度で動作する。従って、あらゆる外部ＴＤＲコンテンツを正しくキャプチャするために注意を払う必要がある。アドレス、読み出し／書き込みビット、及び（データ書き込みシーケンス中の）データは、予め設定されているため、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットのみを顧客のコア・クロックに同期させることができる。
【００２１】
本発明の実施形態によれば、典型的なデータ書き込み動作中に通信ハンドシェーキングを含む以下のステップが行われ、最初に、ＴＡＰコントローラのＵＰＤＡＴＥ−ＤＲ状態中にＲＥＡＤ／ＷＲＩＴＥビットを論理０に設定するのに加えて、データをＷＲＩＴＥ  ＤＡＴＡレジスタ、ＡＤＤＲＥＳＳレジスタにロードすることができる。第２に、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態に入ってから１ＴＣＫサイクル後に、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが論理１に設定される。第３に、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットは、ＴＡＰコントローラがＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態を終了するまでアクティブのまま維持することができ、後のＴＣＫサイクル前に顧客論理にキャプチャされなければならない。多くの場合、ＴＣＫは、顧客のコアの機能クロックより遅いため、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態におけるルーピングは、設定を大幅に長くすることができる。ＴＤＲのＤＡＴＡレジスタ、ＡＤＤＲＥＳＳレジスタ及びＲＥＡＤ／ＷＲＩＴＥビットは、新しい命令がロードされるまでそのまま維持されることがあるが、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが消えたときに無効とみなされる。ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが論理において同期的にキャプチャされると、顧客の集積回路内の適切なレジスタへの書き込みが開始される。
【００２２】
本発明の実施形態によれば、典型的なデータ読み出し動作中に通信ハンドシェーキングを含む以下のステップが行われ、最初に、ＴＡＰコントローラのＵＰＤＡＴＥ−ＤＲ状態中にＲＥＡＤ／ＷＲＩＴＥビットを論理１に設定するのに加えて、読み出される顧客のレジスタのアドレスがＡＤＤＲＥＳＳレジスタにロードされる。第２に、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態に入ってから１ＴＣＫサイクル後に、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが論理１に設定される。第３に、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットは、ＴＡＰコントローラがＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態を終了するまでアクティブのまま維持され、後のＴＣＫサイクル前に顧客論理にキャプチャされなければならない。多くの場合、ＴＣＫは、顧客のコアの機能クロックより遅いため、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態におけるルーピングは、設定を大幅に長くすることができる。ＴＤＲのＤＡＴＡレジスタ、ＡＤＤＲＥＳＳレジスタ及びＲＥＡＤ／ＷＲＩＴＥビットは、新しい命令がロードされるまでそのまま維持されることがあるが、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが消えたときに無効とみなされる。第４に、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが論理において同期的にキャプチャされると、読み出しが開始される。顧客の集積回路内のアドレス指定レジスタは、ＲＥＡＤデータを提示することもできる。第５に、ＣＡＰＴＵＲＥ−ＤＲ状態中に、ＲＥＡＤ  ＤＡＴＡをＴＤＲにロードすることができる。ＤＡＴＡ  ＧＯＯＤビットが論理１に設定されていない場合には、それが論理１に設定されるまでＣＡＰＴＵＲＥ−ＤＲを通じて繰り返しループを行うことができる。ＤＡＴＡ  ＧＯＯＤが設定されると、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビット（及び、必要に応じてＡＤＤＲＥＳＳレジスタ）は消去することができる。
【００２３】
通信ハンドシェーキングの設計及びシーケンスの変形は、限定されるものではないが、以下のステップを含むことができる。第１に、ＷＲＩＴＥ  ＤＡＴＡ及びＡＤＤＲＥＳＳは、２つの別々の動作でロードすることができるが、ＷＲＩＴＥ  ＤＡＴＡが最初にロードされるものとする。第２に、ＷＲＩＴＥ  ＤＡＴＡ及びＡＤＤＲＥＳＳは、顧客の集積回路（すなわちチップ・ドメイン）にキャプチャされて、後に所望の位置に書き込まれ、ＴＣＫへの依存性のほとんどを取り除くことができる。第３に、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットは、ＡＤＤＲＥＳＳと同時にロードすることができるが、ＡＤＤＲＥＳＳ及びＷＲＩＴＥ  ＤＡＴＡの有効なキャプチャを保証するのに十分長く（少なくとも、最長のＡＤＤＲＥＳＳ及びＷＲＩＴＥ  ＤＡＴＡ遅延パスと同じくらい長く）、顧客の集積回路論理によって遅延させられるものとする。
【００２４】
ここで図面を参照するが、図面では、幾つかの図全体を通して同じ番号が同じ要素を示す。図１は、テスト回路をバイパスして集積回路の機能回路と双方向に通信するための非同期プロトコルを提供するようにＩＥＥＥ  １１４９．１  ＪＴＡＧ標準を拡張する、本発明に係る装置を示す。装置１０は、機能レジスタ１４とＪＴＡＧ標準ＴＤＲ１６とを有する集積回路１２を含む。装置１０は、ＪＴＡＧ標準ＴＤＲ１６と機能レジスタ１４との間でデータの直接転送を制御するように構成されたデジタル論理１８をさらに含む。ＪＴＡＧ標準ＴＤＲ１６は、ロード可能な並列レジスタであることが好ましい。
【００２５】
デジタル論理１８は、ＪＴＡＧ標準ＴＤＲ１６と機能レジスタ１４との間でデータの直接転送を制御するように構成される。さらに、ＪＴＡＧ標準ＴＤＲ１６は、機能レジスタ１４に書き込まれるか又はそこから読み出されるデータを表すためのデータ・ビット２０を含む。ＪＴＡＧ標準ＴＤＲ１６は、関連する機能レジスタ１４をアドレス指定するためのアドレス・ビット２２も含む。
【００２６】
データ・フローの方向を示すためのＲＥＡＤ／ＷＲＩＴＥビット２４も、ＪＴＡＧ標準ＴＤＲ１６に含まれる。さらにまた、アドレス・ビット２２によって保持されるアドレスの正当性を確認するためのＡＤＤＲＥＳＳ  ＶＡＬＩＤビット２６も含まれる。さらに、ＤＡＴＡ  ＧＯＯＤ信号２８は、読み出しデータが安定し、従って正しいことを保証するのに十分なタイミング遅延３０を有するインジケータである。読み出しレジスタは、ＤＡＴＡ  ＧＯＯＤ信号２８を生成するのに使用可能なＤＡＴＡ  ＧＯＯＤフラグ・ビットを含む。ＪＴＡＧ標準直列ＴＤＲ３２は、ＴＤＲリング３４のメンバである。
【００２７】
ここで、図２−図５を参照すると、本発明の動作の実施形態が示されている。図２は、集積回路の機能レジスタからデータを読み出すのに用いられる典型的なデータ読み出しシーケンスを示す。フローチャート３６に示されるデータ読み出しシーケンスは、本発明の原理による通信ハンドシェーキングを含む。ブロック３８において、ＴＤＲリング３４からＴＤＲ３２を選択するために、ＪＴＡＧ命令が発行される。ブロック４０において、システム１０は、読み出し可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ３２にシフトすることができる。ブロック４２において、読み出し可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ３２からＪＴＡＧ標準並列ＴＤＲ１６にロードすることができる。
【００２８】
アドレス・ローディングが完了すると、ブロック４４において、対応するＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが設定されるまで、ラン・テスト・アイドル状態を維持することができる。ブロック４６において、読み出し可能データは、機能レジスタ１４から、図１に示されるデジタル論理インターフェースを介してインターフェース接続されたＪＴＡＧ標準直列ＴＤＲ３２にロードすることができる。直列ＴＤＲ３２内の読み出し可能データが有効となるまで、対応するＤＡＴＡ  ＧＯＯＤ信号をテストすることができる。ブロック５０において実行されるステップは、ＴＤＲリング３４から読み出し可能データをシフトすることができる。
【００２９】
通信ハンドシェーキングは、ブロック５２及びブロック５４において終了することになる。ブロック５２において、システム１０は、ＤＡＴＡ  ＧＯＯＤインジケータと共に、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットを消して、アドレス・ビットを消去することができる。最終的に、ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが消去されたことを確認した後、ＤＡＴＡ  ＧＯＯＤ信号を停止することができる。
【００３０】
図３に示されるように、フローチャート５６の書き込みデータ・シーケンスは、通信ハンドシェーキングを含む。ブロック５８において、ＴＤＲリング３４からＴＤＲ３２を選択するために、ＪＴＡＧ命令を発行することができる。ブロック６０において、書き込み可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ３２にシフトすることができる。ブロック６２において、書き込み可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ３２からＪＴＡＧ標準並列ＴＤＲ１６にロードすることができる。
【００３１】
アドレス・ローディングが完了すると、ブロック６４において、対応するＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが設定されるまで、ラン・テスト・アイドル状態を維持することができる。ブロック６６において、システム１０は、ＪＴＡＧ標準並列ＴＤＲ１６から書き込み可能データをサンプリングすることができる。並列ＴＤＲ内の書き込み可能データが有効となるまで、対応するＤＡＴＡ  ＧＯＯＤ信号２８をテストすることができる。データが有効と判断されると、ブロック７０において、書き込み可能データをＪＴＡＧ標準並列ＴＤＲ１６から機能レジスタ１４にロードすることができる。
【００３２】
通信ハンドシェーキングは、ブロック７２及びブロック７４において終了することになる。ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットは、ＤＡＴＡ  ＧＯＯＤインジケータ及びアドレス・ビットが消去された後に、停止させることができる。ＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが消去されたことを確認した後、ブロック７４において、ＤＡＴＡ  ＧＯＯＤ信号を停止することができる。
【００３３】
図４は、本発明の原理による、通信ハンドシェーキングなしの読み出しデータ・シーケンスを含むフローチャート７６を示す。ブロック７８において、ＴＤＲリング３４からＴＤＲ３２を選択するためのＪＴＡＧ命令を発行することができる。ブロック８０において、読み出し可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ３２にシフトすることができる。ブロック８２において、ＪＴＡＧ標準直列ＴＤＲ３２からの読み出し可能データのアドレスをＪＴＡＧ標準並列ＴＤＲ１６にロードすることができる。
【００３４】
アドレス・ローディングが完了すると、ブロック８４において、対応するＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが設定されるまで、ラン・テスト・アイドル状態を維持することができる。ブロック８６において、機能レジスタ１４からの読み出し可能データは、図１に示されるデジタル論理１８インターフェースを介してインターフェース接続されたＪＴＡＧ標準直列ＴＤＲ３２にロードすることができる。
【００３５】
読み出し可能データが有効となるまで、対応するＤＡＴＡ  ＧＯＯＤ信号２８が、シフトされたデータにおいてテストされる。ブロック９０において、有効データ及びＤＡＴＡ  ＧＯＯＤが設定されて動作が完了する。
【００３６】
図５は、本発明の基礎となる原理による、通信ハンドシェーキングなしの書き込みデータ・シーケンスを含むフローチャート９２を示す。ブロック９４において、ＴＤＲリング３４からＴＤＲ３２を選択するためにＪＴＡＧ命令が発行される。ブロック９６において、書き込み可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ３２にシフトすることができる。ブロック９８において、書き込み可能データのアドレスをＪＴＡＧ標準直列ＴＤＲ３２からＪＴＡＧ標準並列ＴＤＲ１６にロードすることができる。
【００３７】
アドレス・ローディングが完了すると、ブロック１０２において、対応するＡＤＤＲＥＳＳ  ＶＡＬＩＤビットが設定されるまで、ラン・テスト・アイドル状態を維持することができる。書き込み可能データは、ＪＴＡＧ標準直列ＴＤＲ３２から、図１に示されるデジタル論理１８インターフェースを介してインターフェース接続されたＪＴＡＧ標準並列ＴＤＲ１６にロードすることができる。ブロック１０２において、ＪＴＡＧ標準並列ＴＤＲ１６からの書き込み可能データを機能レジスタ１４にロードすることができる。
【００３８】
本発明は種々の実施形態の説明によって示され、これらの実施形態は極めて詳細に説明されたが、特許請求の範囲をこうした詳細に制限するか又は多少なりとも限定することは、本出願人の意図するところではない。このように、幅広い態様における本発明は、示され説明された特定の詳細、代表的な装置及び方法、並びに例示に限定されるものではない。従って、出願者の一般的な発明概念の趣旨又は範囲から逸脱することなく、こうした詳細から離れることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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