(57)【要約】【課題】周辺垂直駆動回路の規模縮小化及び駆動線の配線本数削減化が可能な表示装置を提供する。【解決手段】駆動部は、列状の信号線に映像信号を供給する水平駆動回路ＨＳＥＬと、行状の第１駆動線ＷＳ及び第２駆動線ＤＳを介して画素ＰＩＸを行単位で発光動作させる第１垂直駆動回路ＷＳＣＮ及び第２垂直駆動回路ＤＳＣＮとを備え、以って映像信号に応じた画像を画素アレイ部に表示する。第１垂直駆動回路ＷＳＣＮは、互いに隣り合う２行の画素ＰＩＸを同時に駆動し、第２垂直駆動回路ＤＳＣＮは、互いに隣り合う２行の画素ＰＩＸを同時に駆動し、第１垂直駆動回路ＷＳＣＮで同時駆動する画素行の対と、第２垂直駆動回路ＤＳＣＮで同時駆動する画素行の対とを互いに１行分づらすことにより、画素ＰＩＸが行単位で発光動作する。【選択図】図１４
2010107994.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配された画素の集合から成る画素アレイ部と、画素アレイ部を駆動する駆動部とから成り、
画素アレイ部は、画素の行に対応して配された行状の第１駆動線と、同じく画素の行に対応して配された行状の第２駆動線と、画素の列に対応して配された列状の信号線とを備え、
駆動部は、列状の信号線に映像信号を供給する水平駆動回路と、行状の第１駆動線を介して画素への映像信号の供給を制御する第１垂直駆動回路と、行状の第２駆動線を介して画素の発光期間を制御する第２垂直駆動回路とを備え、以て、画素に備えられた発光素子を点灯することで映像信号に応じた画像を画素アレイ部に表示する表示装置であって、
第１垂直駆動回路は、互いに隣り合う２行の画素を同時に駆動し、
第２垂直駆動回路は、互いに隣り合う２行の画素を同時に駆動し、
第１垂直駆動回路で同時駆動する画素行の対と、第２垂直駆動回路で同時駆動する画素行の対とを互いに１行分ずらすことにより、画素が行単位で発光動作する表示装置。
【請求項２】
行列状に配された画素の集合から成る画素アレイ部と、画素アレイ部を駆動する駆動部とから成り、
画素アレイ部は、画素の行に対応して配された行状の第１駆動線と、同じく画素の行に対応して配された行状の第２駆動線と、画素の列に対応して配された列状の信号線とを備え、
駆動部は、列状の信号線に映像信号を供給する水平駆動回路と、行状の第１駆動線を介して画素への映像信号の供給を制御する第１垂直駆動回路と、行状の第２駆動線を介して画素に備えられた発光素子に流れる電流を制御する第２垂直駆動回路とを備え、以て、発光素子を点灯することで映像信号に応じた画像を画素アレイ部に表示する表示装置であって、
第１垂直駆動回路は、互いに隣り合う２行の画素を同時に駆動し、
第２垂直駆動回路は、互いに隣り合う２行の画素を同時に駆動し、
第１垂直駆動回路で同時駆動する画素行の対と、第２垂直駆動回路で同時駆動する画素行の対とを互いに１行分ずらすことにより、画素が行単位で発光動作する表示装置。
【請求項３】
発光素子の点灯動作を含む一連の発光に必要な動作を制御するアクティブ状態に第１駆動線が順次置かれ、併せて、奇数番目の第２駆動線がアクティブ状態に順次置かれ、且つ、発光素子を非点灯動作とする非アクティブ状態に偶数番目の第２駆動線が順次置かれ、その後、再び、第１駆動線がアクティブ状態に順次置かれ、併せて、偶数番目の第２駆動線がアクティブ状態に順次置かれ、且つ、奇数番目の第２駆動線が非アクティブ状態に順次置かれる請求項１又は請求項２に記載の表示装置。
【請求項４】
駆動部は、１フレーム分の画像を前半フィールドと後半フィールドに分けて画素アレイ部に表示し、
前半フィールド及び後半フィールドの一方において、発光素子の点灯動作を含む一連の発光に必要な動作を制御するアクティブ状態に第１駆動線が順次置かれ、併せて、奇数番目の第２駆動線がアクティブ状態に順次置かれ、且つ、発光素子を非点灯動作とする非アクティブ状態に偶数番目の第２駆動線が順次置かれ、
前半フィールド及び後半フィールドの他方において、第１駆動線がアクティブ状態に順次置かれ、併せて、偶数番目の第２駆動線がアクティブ状態に順次置かれ、且つ、奇数番目の第２駆動線が非アクティブ状態に順次置かれる請求項１又は請求項２に記載の表示装置。
【請求項５】
第１垂直駆動回路は２行毎の画素の対を順次駆動する一方、第２垂直駆動回路は２行毎の画素の対を１つ置きに駆動し、以て、画素が行単位で発光動作する請求項１又は請求項２に記載の表示装置。
【請求項６】
駆動部は、１フレーム分の画像を前半フィールドと後半フィールドに分けて画素アレイ部に表示し、
前半フィールドで、第１垂直駆動回路は２行毎の画素の対を駆動する一方、第２垂直駆動回路は２行毎の画素の対を駆動し、以て、第１垂直駆動回路によって駆動される２行毎の画素対の一方を発光動作させ、
後半フィールドで、第１垂直駆動回路は２行毎の画素の対を駆動する一方、第２垂直駆動回路は２行毎の画素の対の内、前半フィールドで駆動しなかった画素を駆動し、以て、第１垂直駆動回路によって駆動される２行毎の画素対の他方を発光動作させる請求項５に記載の表示装置。
【請求項７】
駆動部は、１フレーム分の画像を前半フィールドと後半フィールドに分けて画素アレイ部に表示し、
第１垂直駆動回路は２行毎の画素の対を駆動する一方、第２垂直駆動回路は２行毎の画素の対を順次駆動し、以て、前半フィールドにおいて、第１垂直駆動回路によって駆動される２行毎の画素対の一方を発光動作させ、後半フィールドにおいて、第１垂直駆動回路によって駆動される２行毎の画素対の他方を発光動作させる請求項１又は請求項２に記載の表示装置。
【請求項８】
第１垂直駆動回路は複数行毎の画素を駆動する一方、第２垂直駆動回路は複数行毎の画素の内、１行を選択駆動し、以て、第１垂直駆動回路によって駆動される複数行毎の画素の内、１行を発光動作させる請求項１又は請求項２に記載の表示装置。
【請求項９】
第１垂直駆動回路は複数行毎の画素を駆動する一方、第２垂直駆動回路は複数行毎の画素の内、１行を選択駆動し、以て、画素が行単位で発光動作する請求項１又は請求項２に記載の表示装置。
【請求項１０】
請求項１乃至請求項９に記載の表示装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発光素子を画素に用いたアクティブマトリクス型の表示装置及びその駆動方法に関する。またこの様な表示装置をディスプレイもしくはモニタとして組み込んだ電子機器に関する。
【背景技術】
【０００２】
発光素子として有機ＥＬデバイスを用いた平面自発光型の表示装置の開発が近年盛んになっている。有機ＥＬデバイスは有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは印加電圧が１０Ｖ以下で駆動するため低消費電力である。また有機ＥＬデバイスは自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易である。さらに有機ＥＬデバイスの応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。
【０００３】
有機ＥＬデバイスを画素に用いた平面自発光型の表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。アクティブマトリクス型平面自発光表示装置は、例えば以下の特許文献１ないし５に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【特許文献３】特開２００４−１３３２４０
【特許文献４】特開２００４−０２９７９１
【特許文献５】特開２００４−０９３６８２
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の表示装置は、１枚のパネル上に、画素アレイ部と駆動部を集積形成した構成となっている。パネル中央の画素アレイ部は、行列状に配された画素の集合からなる。一方駆動部は中央の画素アレイ部を囲む周辺額縁領域に配されており、中央領域に配された画素アレイ部を周辺から駆動している。画素アレイ部は、画素の行に対応して配された行状の第１駆動線と、同じく画素の行に対応して配された行状の第２駆動線と、画素の列に対応して配された列状の信号線とを備えている。これに対応して、駆動部は、列状の信号線に映像信号を供給する水平駆動回路と、行状の第１駆動線及び第２駆動線を介して画素を行単位で発光動作させる第１垂直駆動回路及び第２垂直駆動回路とを備え、以って映像信号に応じた画像を画素アレイ部に表示する。
【０００６】
第１垂直駆動回路は行単位で各画素に映像信号を書き込むための制御を行う。第２垂直駆動回路は、同じく行単位で画素の点灯／消灯動作の制御を行う。第１垂直駆動回路及び第２垂直駆動回路の両者が共働して画素を行単位で発光させている。
【０００７】
表示装置の画素アレイ部の高精細化及び高密度化が進むと、画素の行数（ライン数）がこれに対応して増加する。一方垂直駆動回路は基本的にシフトレジスタで構成されており、外部から入力されたスタートパルスを順次転送することで、各段ごとに駆動信号を出力している。シフトレジスタの各段が画素の各行に対応している。画素の行数が増加すると、必然的にシフトレジスタの段数も増え、垂直駆動回路の複雑化及び大規模化を招いており、解決すべき課題となっている。垂直駆動回路が大規模化すると、これをパネル上にレイアウトするため、中央の画素アレイ部を囲む周辺額縁領域を広く取らねばならず、狭額縁化の流れに反することとなり好ましくない。
【０００８】
画素アレイ部の高精細化及び高密度化に伴って画素の行数（ライン数）が増大すると、これに伴って画素を行単位で駆動する駆動線の本数も増えることになる。駆動線の高密度化に伴い、その配線パターンは細くせざるを得ず、また隣り合う配線パターンの間隔も狭くしなくてはならない。この結果、画素アレイ部の短絡欠陥が多発し、歩留りの低下を招いているという課題がある。
【課題を解決するための手段】
【０００９】
上述した従来の技術の課題に鑑み、本発明は周辺垂直駆動回路の規模縮小化及び駆動線の配線本数削減化が可能な表示装置及びその駆動方法を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、行列状に配された画素の集合からなる画素アレイ部と、該画素アレイ部を駆動する駆動部とからなり、前記画素アレイ部は、画素の行に対応して配された行状の第１駆動線と、同じく画素の行に対応して配された行状の第２駆動線と、画素の列に対応して配された列状の信号線とを備え、前記駆動部は、該列状の信号線に映像信号を供給する水平駆動回路と、行状の第１駆動線及び第２駆動線を介して画素を行単位で発光動作させる第１垂直駆動回路及び第２垂直駆動回路とを備え、以って映像信号に応じた画像を該画素アレイ部に表示する表示装置であって、前記第１垂直駆動回路は、互いに隣り合う２行の画素を同時に駆動し、前記第２垂直駆動回路は、互いに隣り合う２行の画素を同時に駆動し、該第１垂直駆動回路で同時駆動する画素行の対と、該第２垂直駆動回路で同時駆動する画素行の対とを互いに１行分づらすことにより、画素が行単位で発光動作することを特徴とする。
【００１０】
具体的には前記駆動部は、１フレーム分の画像を前半フィールドと後半フィールドに分けて該画素アレイ部に表示し、前半フィールドで、前記第１垂直駆動回路は２行毎の画素の対を順次駆動する一方、前記第２垂直駆動回路は２毎行の画素の対を一つ置きに選択駆動し、以って第１垂直駆動回路によって駆動される２行毎の画素対の片方を発光動作させ、後半フィールドで、前記第１垂直駆動回路は２行毎の画素の対を順次駆動する一方、前記第２垂直駆動回路は２行毎の画素の対のうち前半フィールドで駆動しなかった対を選択駆動し、以って第１垂直駆動回路によって駆動される２行毎の画素対の他方を発光動作させる。好ましくは、前記画素アレイ部は、隣り合う２行の画素が互いに反転対称に配置されており、隣り合う２行の画素で第１駆動線が共用され、同じく隣り合う２行の画素で第２駆動線が共用されている。
【００１１】
又前記画素は少なくとも、サンプリング用トランジスタと、駆動用トランジスタと、保持容量と、発光素子とを備え、前記サンプリング用トランジスタは、その制御端が該第１駆動線及び第２駆動線の一方からなる走査線に接続し、その一対の電流端が該信号線と該駆動用トランジスタの制御端との間に接続し、前記駆動用トランジスタは、一対の電流端の一方が該発光素子に接続し、他方が該第１駆動線及び第２駆動線の他方からなる給電線に接続し、前記保持容量は、該駆動用トランジスタの制御端と電流端との間に接続しており、前記画素は、該走査線から供給された駆動信号に応じて該サンプリング用トランジスタがオンし該信号線から映像信号をサンプリングして該保持容量に書込み、且つ該給電線から供給された駆動信号に応じて該駆動用トランジスタが動作し、該保持容量に書き込まれた映像信号に応じた駆動電流を該発光素子に供給する。この場合、前記画素は、該映像信号を該保持容量に書き込む前の時点で、該走査線及び該給電線から供給される駆動信号に応じて補正動作を行い、該駆動用トランジスタの閾電圧のばらつきをキャンセルする補正量を該保持容量に足しこむ。又前記画素は、該映像信号を該保持容量に書き込む時に、該駆動用トランジスタの移動度のばらつきをキャンセルする補正量を該保持容量から差し引く。
【発明の効果】
【００１２】
本発明によれば、第１垂直駆動回路は、互いに隣り合う２行の画素を同時に駆動している。換言すると、第１垂直駆動回路はこれを構成するシフトレジスタの各段が２行分の画素（２ライン）に対応しており、シフトレジスタの規模を半減できる。同様に第２垂直駆動回路も互いに隣り合う２行の画素を同時に駆動しており、その回路規模を縮小できる。第１垂直駆動回路で同時駆動する画素行の対と、第２垂直駆動回路で同時駆動する画素行の対とを互いに一行分ずらすことにより（即ち入れ子の関係とすることにより）画素を行単位で発光動作させることが出来る。つまり周辺垂直駆動回路の規模を縮小しつつ、画素行を順次駆動することが出来る。この様に周辺垂直駆動回路を簡素化することによって、パネルの狭額縁化を達成し、さらには消費電力の削減効果も得られる。
【００１３】
互いに隣り合う２行の画素を同時に駆動する動作シーケンスとすることで、画素のレイアウトによっては駆動線を互いに隣り合う２行の画素で共用できる。即ち従来に比べ駆動線の本数を半減することが出来る。これにより画素アレイ部の高精細化、画素容量の増加、配線間の短絡欠陥の低減化を実現できる。
【図面の簡単な説明】
【００１４】
【図１】参考例にかかる表示装置の全体構成を示すブロック図である。
【図２】図１に示した表示装置に含まれる画素の構成を示す回路図である。
【図３】参考例にかかる表示装置の動作説明にかかるタイミングチャートである。
【図４】同じく動作説明に供する模式図である。
【図５】同じく駆動説明に供する模式図である。
【図６】同じく動作説明に供する模式図である。
【図７】同じく動作説明に供する模式図である。
【図８】同じく動作説明に供する模式図である。
【図９】同じく動作説明に供する模式図である。
【図１０】同じく動作説明に供する模式図である。
【図１１】同じく動作説明に供する模式図である。
【図１２】参考例にかかる表示装置の動作シーケンスを示す表図である。
【図１３】本発明にかかる表示装置の動作シーケンスを示す表図である。
【図１４】本発明にかかる表示装置の第１実施形態を示すブロック図である。
【図１５】本発明にかかる表示装置の第２実施形態を示すブロック図である。
【図１６】参考例にかかる表示装置の動作シーケンスを示すチャートである。
【図１７】同じく参考例の動作シーケンスを示すチャートである。
【図１８】同じく参考例の動作シーケンスを示すチャートである。
【図１９】同じく参考例の動作シーケンスを示すチャートである。
【図２０】同じく参考例の動作シーケンスを示すチャートである。
【図２１】同じく参考例の動作シーケンスを示すチャートである。
【図２２】同じく参考例の動作シーケンスを示すチャートである。
【図２３】本発明にかかる表示装置の動作シーケンスを示すチャートである。
【図２４】同じく本発明にかかる表示装置の動作シーケンスを示すチャートである。
【図２５】同じく本発明にかかる表示装置の動作シーケンスを示すチャートである。
【図２６】同じく本発明にかかる表示装置の動作説明に供するチャートである。
【図２７】同じく本発明にかかる表示装置の動作説明に供するチャートである。
【図２８】同じく本発明にかかる表示装置の動作説明に供するチャートである。
【図２９】同じく本発明にかかる表示装置の動作説明に供するチャートである。
【図３０】参考例にかかる表示装置の動作説明に供するタイミングチャートである。
【図３１】本発明にかかる表示装置の動作説明に供するタイミングチャートである。
【図３２】本発明にかかる表示装置のデバイス構成を示す断面図である。
【図３３】本発明にかかる表示装置のモジュール構成を示す平面図である。
【図３４】本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。
【図３５】本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図３６】本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。
【図３７】本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。
【図３８】本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。
【発明を実施するための形態】
【００１５】
以下図面を参照して本発明の実施の形態を詳細に説明する。まず最初に本発明の背景を明らかにし且理解を容易にするため、アクティブマトリクス型の表示装置の一般的な構成を、参考例として説明する。図１は、参考例にかかる表示装置の全体構成を示すブロック図である。図示する様に、本表示装置１００は、画素アレイ部１０２とこれを駆動する駆動部（１０３，１０４，１０５）とからなる。画素アレイ部１０２は、行状の走査線ＷＳＬ１０１〜１０ｍと、列状の信号線ＤＴＬ１０１〜１０ｎと、両者が交差する部分に配された行列状の画素（ＰＩＸ）１０１と、各画素１０１の各行に対応して配された給電線ＤＳＬ１０１〜１０ｍとを備えている。駆動部（１０３，１０４，１０５）は、各走査線ＷＳＬ１０１〜１０ｍに順次制御信号を供給して画素１０１を行単位で線順次走査する主スキャナ（ライトスキャナＷＳＣＮ）１０４と、この線順次走査に合わせて各給電線ＤＳＬ１０１〜１０ｍに第１電位と第２電位で切換る電源電圧を供給する電源スキャナ（ＤＳＣＮ）１０５と、この線順次走査に合わせて列状の信号線ＤＴＬ１０１〜１０ｎに映像信号となる信号電位と基準電位を供給する信号セレクタ（水平セレクタＨＳＥＬ）１０３とを備えている。
【００１６】
ライトスキャナ１０４はシフトレジスタを含んでいる。このシフトレジスタは外部から供給されたクロック信号ＷＳＣＫに応じて動作し、同じく外部から供給されたスタートパルスＷＳＳＴを順次転送することで、制御信号の元になるシフトパルスを生成している。電源スキャナ１０５もシフトレジスタを用いて構成されており、外部から供給されるクロック信号ＤＳＣＫに応じて外部から供給されるスタートパルスＤＳＳＴを順次転走することで、各給電線ＤＳＬの電位切換えを制御している。
【００１７】
本参考例では、ライトスキャナ（ＷＳＣＮ）が第１垂直駆動回路及び第２垂直駆動回路の一方であり、電源スキャナ（ＤＳＣＮ）が第１垂直駆動回路及び第２垂直駆動回路の他方となっている。また走査線ＷＳＬが第１駆動線及び第２駆動線の一方となっており、給電線ＤＳＬが第１駆動線及び第２駆動線の他方となっている。また水平セレクタ（ＨＳＥＬ）が水平駆動回路に相当している。この様にアクティブマトリクス型の表示装置は、その周辺駆動部が一般的に１個の水平駆動回路と少なくとも２個の垂直駆動回路とを含んでいる。これらの駆動回路１０３，１０４，１０５を含んだ周辺駆動部は、中央の画素アレイ部１０２と同じパネル上にレイアウトされている。
【００１８】
図２は、図１に示した表示装置１００に含まれる画素１０１の具体的な構成及び結線関係を示す回路図である。図示する様に、この画素１０１は、有機ＥＬデバイスなどで代表される発光素子３Ｄと、サンプリング用トランジスタ３Ａと、駆動用トランジスタ３Ｂと、保持容量３Ｃとを含む。サンプリング用トランジスタ３Ａは、そのゲートが対応する走査線ＷＳＬ１０１に接続し、そのソース及びドレインの一方が対応する信号線ＤＴＬ１０１に接続し、他方が駆動用トランジスタ３Ｂのゲートｇに接続する。駆動用トランジスタ３Ｂは、そのソースｓ及びドレインｄの一方が発光素子３Ｄに接続し、他方が対応する給電線ＤＳＬ１０１に接続している。本実施形態では、駆動用トランジスタ３ＢはＮチャネル型であり、そのドレインｄが給電線ＤＳＬ１０１に接続する一方、ソースｓが発光素子３Ｄのアノードに接続している。発光素子３Ｄのカソードは接地配線３Ｈに接続している。なおこの接地配線３Ｈは全ての画素１０１に対して共通に配線されている。保持容量３Ｃは、駆動用トランジスタ３Ｂのソースｓとゲートｇの間に接続している。
【００１９】
かかる構成において、サンプリング用トランジスタ３Ａは、走査線ＷＳＬ１０１から供給された制御信号に応じて導通し、信号線ＤＴＬ１０１から供給された信号電位をサンプリングして保持容量３Ｃに保持する。駆動用トランジスタ３Ｂは、第１電位（高電位）にある給電線ＤＳＬ１０１から電流の供給を受け保持容量３Ｃに保持された信号電位に応じて駆動電流を発光素子３Ｄに流す。主スキャナ（ＷＳＣＮ）１０４は、信号線ＤＴＬ１０１が信号電位にある時間帯にサンプリング用トランジスタ３Ａを導通状態にするため、所定のパルス幅の制御信号を走査線ＷＳＬ１０１に出力し、以って保持容量３Ｃに信号電位を保持すると同時に駆動用トランジスタ３Ｂの移動度μに対する補正を信号電位に加える。
【００２０】
図２に示した画素回路１０１は上述した移動度補正機能に加え閾電圧補正機能も備えている。即ち電源スキャナ（ＤＳＣＮ）１０５は、サンプリング用トランジスタ３Ａが信号電位をサンプリングする前に、第１タイミングで給電線ＤＳＬ１０１を第１電位（高電位）から第２電位（低電位）に切換える。また主スキャナ（ＷＳＣＮ）１０４は、同じくサンプリング用トランジスタ３Ａが信号電位をサンプリングする前に、第２タイミングでサンプリング用トランジスタ３Ａを導通させて信号線ＤＴＬ１０１から基準電位を駆動用トランジスタ３Ｂのゲートｇに印加すると共に駆動用トランジスタ３Ｂのソースｓを第２電位にセットする。通常上述した第１タイミングは第２タイミングの前に来るが、場合によっては第１タイミングと第２タイミングを逆にしても良い。電源スキャナ（ＤＳＣＮ）１０５は、第２タイミングの後の第３タイミングで、給電線ＤＳＬ１０１を第２電位から第１電位に切換えて、駆動用トランジスタ３Ｂの閾電圧Ｖｔｈに相当する電圧を保持容量３Ｃに保持する。かかる閾電圧補正機能により、本表示装置１００は画素毎にばらつく駆動用トランジスタ３Ｂの閾電圧の影響をキャンセルすることができる。
【００２１】
図２に示した画素回路１０１はさらにブートストラップ機能も備えている。即ち主スキャナ（ＷＳＣＮ）１０４は、保持容量３Ｃに信号電位が保持された段階で走査線ＷＳＬ１０１に対する制御信号の印加を解除し、サンプリング用トランジスタ３Ａを非導通状態にして駆動用トランジスタ３Ｂのゲートｇを信号線ＤＴＬ１０１から電気的に切り離し、以って駆動用トランジスタ３Ｂのソース電位（Ｖｓ）の変動にゲート電位（Ｖｇ）が連動しゲートｇとソースｓ間の電圧Ｖｇｓを一定に維持することができる。
【００２２】
図３は、図２に示した画素１０１の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線（ＷＳＬ１０１）の電位変化、給電線（ＤＳＬ１０１）の電位変化及び信号線（ＤＴＬ１０１）の電位変化を表してある。またこれらの電位変化と並行に、駆動用トランジスタ３Ｂのゲート電位（Ｖｇ）及びソース電位（Ｖｓ）の変化も表してある。
【００２３】
このタイミングチャートは、画素１０１の動作の遷移に合わせて期間を（Ｂ）〜（Ｉ）のように便宜的に区切ってある。発光期間（Ｂ）では発光素子３Ｄが発光状態にある。この後線順次走査の新しいフィールドに入ってまず最初の期間（Ｃ）で、電源供給線を低電位に切換える。次の期間（Ｄ）に進み、駆動用トランジスタのゲート電位Ｖｇ及びソース電位Ｖｓを初期化する。この閾値補正準備期間（Ｃ）及び（Ｄ）で駆動用トランジスタ３Ｂのゲート電位Ｖｇ及びソース電位Ｖｓをリセットすることで、閾電圧補正動作の準備が完了する。続いて閾値補正期間（Ｅ）で実際に閾電圧補正動作が行われ、駆動用トランジスタ３Ｂのゲートｇとソースｓとの間に閾電圧Ｖｔｈに相当する電圧が保持される。実際には、Ｖｔｈに相当する電圧が、駆動用トランジスタ３Ｂのゲートｇとソースｓとの間に接続された保持容量３Ｃに書き込まれることになる。
【００２４】
この後移動度補正の為の準備期間（Ｆ）及び（Ｇ）を経て、サンプリング期間／移動度補正期間（Ｈ）に進む。ここで映像信号の信号電位ＶｉｎがＶｔｈに足し込まれる形で保持容量３Ｃに書き込まれると共に、移動度補正用の電圧ΔＶが保持容量３Ｃに保持された電圧から差し引かれる。このサンプリング期間／移動度補正期間（Ｈ）では、信号線ＤＴＬ１０１が信号電位Ｖｉｎにある時間帯にサンプリグ用トランジスタ３Ａを導通状態にするため、この時間帯よりパルス幅の短い制御信号を走査線ＷＳＬ１０１に出力し、以って保持容量３Ｃに信号電位Ｖｉｎを保持すると同時に駆動用トランジスタ３Ｂの移動度μに対する補正を信号電位Ｖｉｎに加えている。
【００２５】
この後発光期間（Ｉ）に進み、信号電圧Ｖｉｎに応じた輝度で発光素子が発光する。その際信号電圧Ｖｉｎは閾電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶとによって調整されているため、発光素子３Ｄの発光輝度は駆動用トランジスタ３Ｂの閾電圧Ｖｔｈや移動度μのばらつきの影響を受けることはない。なお、発光期間（Ｉ）の最初でブートストラップ動作が行われ、駆動用トランジスタ３Ｂのゲート−ソース間電圧Ｖｇｓ＝Ｖｉｎ＋Ｖｔｈ−ΔＶを一定に維持したまま、駆動用トランジスタ３Ｂのゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。
【００２６】
引き続き図４〜図１１を参照して、図２に示した画素１０１の動作を詳細に説明する。なお、図４〜図１１の図番は、図３に示したタイミングチャートの各期間（Ｂ）〜（Ｉ）にそれぞれ対応している。理解を容易にするため、図４〜図１１は、説明の都合上発光素子３Ｄの容量成分を容量素子３Ｉとして図示してある。先ず図４に示すように発光期間（Ｂ）では、電源供給線ＤＳＬ１０１が高電位Ｖｃｃ＿Ｈ（第１電位）にあり、駆動用トランジスタ３Ｂが駆動電流Ｉｄｓを発光素子３Ｄに供給している。図示する様に、駆動電流Ｉｄｓは高電位Ｖｃｃ＿Ｈにある電源供給線ＤＳＬ１０１から駆動用トランジスタ３Ｂを介して発光素子３Ｄを通り、共通接地配線３Ｈに流れ込んでいる。
【００２７】
続いて期間（Ｃ）に入ると図５に示すように、電源供給線ＤＳＬ１０１を高電位Ｖｃｃ＿Ｈから低電位Ｖｃｃ＿Ｌに切換える。これにより電源供給線ＤＳＬ１０１はＶｃｃ＿Ｌまで放電され、さらに駆動用トランジスタ３Ｂのソース電位ＶｓはＶｃｃ＿Ｌに近い電位まで遷移する。電源供給線ＤＳＬ１０１の配線容量が大きい場合は比較的早いタイミングで電源供給線ＤＳＬ１０１を高電位Ｖｃｃ＿Ｈから低電位Ｖｃｃ＿Ｌに切換えると良い。この期間（Ｃ）を十分に確保することで、配線容量やその他の画素寄生容量の影響を受けないようにしておく。
【００２８】
次に期間（Ｄ）に進むと図６に示すように、走査線ＷＳＬ１０１を低レベルから高レベルに切換えることで、サンプリング用トランジスタ３Ａが導通状態になる。このとき映像信号線ＤＴＬ１０１は基準電位Ｖｏにある。よって駆動用トランジスタ３Ｂのゲート電位Ｖｇは導通したサンプリング用トランジスタ３Ａを通じて映像信号線ＤＴＬ１０１の基準電位Ｖｏとなる。これと同時に駆動用トランジスタ３Ｂのソース電位Ｖｓは即座に低電位Ｖｃｃ＿Ｌに固定される。以上により駆動用トランジスタ３Ｂのソース電位Ｖｓが映像信号線ＤＴＬの基準電位Ｖｏより十分低い電位Ｖｃｃ＿Ｌに初期化（リセット）される。具体的には駆動用トランジスタ３Ｂのゲート−ソース間電圧Ｖｇｓ（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動用トランジスタ３Ｂの閾電圧Ｖｔｈより大きくなるように、電源供給線ＤＳＬ１０１の低電位Ｖｃｃ＿Ｌ（第２電位）を設定する。
【００２９】
次に閾値補正期間（Ｅ）に進むと図７に示すように、電源供給線ＤＳＬ１０１が低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈに遷移し、駆動用トランジスタ３Ｂのソース電位Ｖｓが上昇を開始する。やがて駆動用トランジスタ３Ｂのゲート−ソース間電圧Ｖｇｓが閾電圧Ｖｔｈとなったところで電流がカットオフする。このようにして駆動用トランジスタ３Ｂの閾電圧Ｖｔｈに相当する電圧が保持容量３Ｃに書き込まれる。これが閾電圧補正動作である。このとき電流が専ら保持容量３Ｃ側に流れ、発光素子３Ｄ側には流れないようにするため、発光素子３Ｄがカットオフとなるように共通接地配線３Ｈの電位を設定しておく。
【００３０】
期間（Ｆ）に進むと図８に示すように、走査線ＷＳＬ１０１が低電位側に遷移し、サンプリング用トランジスタ３Ａが一旦オフ状態になる。このとき駆動用トランジスタ３Ｂのゲートｇはフローティングになるが、ゲート−ソース間電圧Ｖｇｓは駆動用トランジスタ３Ｂの閾電圧Ｖｔｈに等しいためカットオフ状態であり、ドレイン電流Ｉｄｓは流れない。
【００３１】
続いて期間（Ｇ）に進むと図９に示すように、映像信号線ＤＴＬ１０１の電位が基準電位Ｖｏからサンプリング電位（信号電位）Ｖｉｎに遷移する。これにより、次のサンプリング動作及び移動度補正動作の準備が完了する。
【００３２】
サンプリング期間／移動度補正期間（Ｈ）に入ると、図１０に示すように、走査線ＷＳＬ１０１が高電位側に遷移してサンプリング用トランジスタ３Ａがオン状態となる。したがって駆動用トランジスタ３ｂのゲート電位Ｖｇは信号電位Ｖｉｎとなる。ここで発光素子３Ｄは始めカットオフ状態（ハイインピーダンス状態）にあるため、駆動用トランジスタ３Ｂのドレイン／ソース間電流Ｉｄｓは発光素子容量３Ｉに流れ込み、充電を開始する。したがって駆動用トランジスタ３Ｂのソース電位Ｖｓは上昇を開始し、やがて駆動用トランジスタ３Ｂのゲート−ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶとなる。このようにして、信号電位Ｖｉｎのサンプリングと補正量ΔＶの調整が同時に行われる。Ｖｉｎが高いほどＩｄｓは大きくなり、ΔＶの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行われる。Ｖｉｎを一定とした場合、駆動用トランジスタ３Ｂの移動度μが大きいほどΔＶの絶対値が大きくなる。換言すると移動度μが大きいほど負帰還量ΔＶが大きくなるので、画素ごとの移動度μのばらつきを取り除くことができる。
【００３３】
最後に発光期間（Ｉ）になると、図１１に示すように、走査線ＷＳＬ１０１が低電位側に遷移し、サンプリング用トランジスタ３Ａはオフ状態となる。これにより駆動用トランジスタ３Ｂのゲートｇは信号線ＤＴＬ１０１から切り離される。同時にドレイン電流Ｉｄｓが発光素子３Ｄを流れ始める。これにより発光素子３Ｄのアノード電位は駆動電流Ｉｄｓに応じてＶｅｌ上昇する。発光素子３Ｄのアノード電位の上昇は、即ち駆動用トランジスタ３Ｂのソース電位Ｖｓの上昇に他ならない。駆動用トランジスタ３Ｂのソース電位Ｖｓが上昇すると、保持容量３Ｃのブートストラップ動作により、駆動用トランジスタ３Ｂのゲート電位Ｖｇも連動して上昇する。ゲート電位Ｖｇの上昇量Ｖｅｌはソース電位Ｖｓの上昇量Ｖｅｌに等しくなる。故に、発光期間中駆動用トランジスタ３Ｂのゲート−ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶで一定に保持される。
【００３４】
図１２は、上述した参考例にかかる表示装置の線順次走査を模式的に表した表図である。理解を容易にするため、この表図は画素アレイ部の画素の行数（ライン数）を１６本に取って単純化してある。ライトスキャナ（ＷＳＣＮ）を第１垂直駆動回路とし、その各出力段をＷＳ（１）〜ＷＳ（１６）で表してある。一方電源スキャナ（ＤＳＣＮ）を第２垂直駆動回路とし、その各出力段をＤＳ（１）〜ＤＳ（１６）で表してある。
【００３５】
図示するように参考例では、１ライン分の画素行が、垂直駆動回路の１段に対応している。例えば１ライン目の画素行は、第１垂直駆動回路の第１出力段ＷＳ（１）と第２垂直駆動回路の第１出力段ＤＳ（１）で駆動され、発光動作を行う。なお図では１行分の画素がＲＧＢの各三原色画素を含むため、Ｒ１，Ｇ１，Ｂ１の繰り返しで１行分の画素を表してある。線順次走査が１水平期間（１Ｈ）進行すると、２ライン目の画素行が第１垂直駆動回路の２段目の出力段ＷＳ（２）及び第２垂直駆動回路の２番目の出力段ＤＳ（２）によって駆動される。この様にして、参考例にかかる表示装置は画素の各ラインを１Ｈごとに線順次駆動している。したがって、各垂直駆動回路の出力段は画素のライン数と等しくなっている。画素のライン数が増加すると、垂直駆動回路側の出力段の数も増えるため、周辺駆動回路の規模を拡大せざるを得ず、解決すべき課題となっている。参考例にかかる表示装置は垂直駆動回路の各出力段がアクティブになる時間を１Ｈずつずらす方式であり、垂直駆動回路の出力段１個は、画素１ライン分の駆動にしか使われていない。
【００３６】
図１３は、本発明にかかる表示装置の基本的な原理を示す表図である。理解を容易にするため、図１２に示した参考例にかかる表図と同様の表記を採用している。表図から明らかなように、画素アレイ部は１６ライン分の画素行を含んでいる。これに対し、第１垂直駆動回路は８個の出力段となっており、画素のライン数に比べて半減している。第１垂直駆動回路の１番目の出力段ＷＳ（１）は１ライン目及び２ライン目の画素行を同時に駆動している。同様に２番目の出力段ＷＳ（２）は３ライン目及び４ライン目の画素行を同時に駆動している。以下順次同様にして最後の８番目の出力段ＷＳ（８）は最後の１５ライン目及び１６ライン目の画素行を同時に駆動している。
【００３７】
一方第２垂直駆動回路側もその出力段がＤＳ（０）〜ＤＳ（８）まで、画素行のライン数に比べほぼ半減している。最初の出力段ＤＳ（０）及び最後の出力段ＤＳ（８）を除いて、どの出力段も２ライン分の画素行を同時に駆動する構成となっている。例えば出力段ＤＳ（１）は２ライン目及び３ライン目の画素行を同時に駆動している。次の出力段ＤＳ（２）は４ライン目及び５ライン目の画素行を同時に駆動している。
【００３８】
ここで第１垂直駆動回路で同時駆動する画素行の対と、第２垂直駆動回路で同時駆動する画素行の対とが互いに１行分ずつずれており、いわゆる入れ子の関係となっている。この様に入れ子の関係とすることで参考例と同じように画素を行単位で発光動作させることが出来る。第１垂直駆動回路の出力と第２垂直駆動回路の出力は互い違いになっており、これにより１出力を２出力分使い回すことを可能にしている。例えば、２ライン目の画素行は、第１垂直駆動回路側の出力段ＷＳ（１）と第２垂直駆動回路側の出力段ＤＳ（１）によって発光動作している。次の３ライン目の画素行はＷＳ（２）とＤＳ（１）により発光動作している。４ライン目の画素行は出力段ＷＳ（２）と出力段ＤＳ（２）の組み合わせで発光動作している。この様にいずれのラインも必ずＷＳ（ｉ）とＤＳ（ｊ）の異なった組み合わせで駆動されるため、参考例と同じように出力段を半減してもラインごとに順次駆動することが可能となる。
【００３９】
但し実際の動作シーケンスでは、１フレーム分の画像を表示するため、線順次走査を前半フィールドと後半フィールドで２回繰り返すことが必要である。前半フィールドでは例えば第１垂直駆動回路側の出力段をＷＳ（１）〜ＷＳ（８）まで順次走査する。これに対して第２垂直駆動回路側は、例えば奇数番目の出力段ＤＳ（１）、ＤＳ（３）、ＤＳ（５）、ＤＳ（７）のみを選択的に駆動する。これにより前半フィールドでは、２ライン目、３ライン目、６ライン目、７ライン目、１０ライン目、１１ライン目、１４ライン目、１５ライン目の画素行を発光動作させることが出来る。続いて後半フィールドでは、ＷＳ（１）〜ＷＳ（８）を前半フィールドと同じように順次駆動する一方、第２垂直駆動回路側は偶数番目の出力段ＤＳ（０）、ＤＳ（２）、ＤＳ（４）、ＤＳ（６）、ＤＳ（８）のみを駆動する。これにより前半フィールドでは発光動作しなかった１ライン目、４ライン目、５ライン目、８ライン目、９ライン目、１２ライン目、１３ライン目、１６ライン目の画素が発光動作する。前半フィールドと後半フィールドを合わせて全ラインの線順次発光動作が完了し、１フレーム分の画像が画素アレイ部に表示される。
【００４０】
図１４は、本発明にかかる表示装置の第１実施形態を示す模式的なブロック図である。図示するように、本表示装置は、行列状に配された画素ＰＩＸの集合からなる画素アレイ部と、この画素アレイ部を駆動する駆動部とからなる。なお個々の画素ＰＩＸは、例えば図２に示した回路構成となっている。但し本発明はこれに限られるものではなく、画素回路構成は適宜変形可能である。
【００４１】
画素アレイ部は、画素ＰＩＸの行に対応して配された行状の第１駆動線と、同じく画素ＰＩＸの行に対応して配された行状の第２駆動線と、画素の列に対応して配された列状の信号線とを供えている。一方駆動部は、列状の信号線に映像信号を供給する水平駆動回路ＨＳＥＬと、行状の第１駆動線及び第２駆動線を介して画素ＰＸＬを行単位で発光動作させる第１垂直駆動回路ＷＳＣＮ及び第２垂直駆動回路ＤＳＣＮとを備え、以って映像信号に応じた画像を画素アレイ部に表示する。
【００４２】
特徴事項として、第１垂直駆動回路ＷＳＣＮは参考例に比べて半減化した出力段ＷＳ（ｉ）を備えており、互いに隣り合う２行の画素ＰＩＸを同時に駆動している。同様に第２垂直駆動回路ＤＳＣＮも出力段ＤＳ（ｊ）が参考例に比べて半減しており、互いに隣り合う２行の画素を同時に駆動する構成となっている。第１垂直駆動回路ＷＳＣＮで同時駆動する画素行の対と、第２垂直駆動回路ＤＳＣＮで同時駆動する画素行の対とを互いに１行分ずらして入れ子の関係とすることにより、画素ＰＩＸが行単位で発光動作するようになっている。
【００４３】
具体的な動作シーケンスでは、駆動部は１フレーム分の画素を前半フィールドと後半フィールドに分けて画素アレイ部に表示する。前半フィールドで、第１垂直駆動回路ＷＳＣＮは２行ごとの画素ＰＩＸの対を順次駆動する一方、第２垂直駆動回路ＤＳＣＮは２行ごとの画素ＰＩＸの対を１つおきに選択駆動し、以って第１垂直駆動回路ＷＳＣＮによって駆動される２行ごとの画素対の片方を発光動作させる。後半フィールドで、第１垂直駆駆動回路ＷＳＣＮは２行ごとの画素ＰＩＸの対を再び順次駆動する一方、第２垂直駆動回路ＤＳＣＮは２行ごとの画素ＰＩＸの対の内前半フィールドで駆動しなかった対を選択駆動し、以って第１垂直駆動回路ＷＳＣＮによって駆動される２行ごとの画素対の他方を発光動作させている。
【００４４】
ここで画素ＰＩＸは、図２に示す如くサンプリング用トランジスタ３Ａと、駆動用トランジスタ３Ｂと、保持容量３Ｃと、発光素子３Ｄとを備えている。サンプリング用トランジスタ３Ａは、その制御端が第１駆動線および第２駆動線の一方からなる走査線ＷＳＬ１０１に接続し、その一対の電流端が信号線ＤＴＬ１０１と駆動用トランジスタ３Ｂの制御端との間に接続している。駆動用トランジスタ３Ｂは、一対の電流端の一方が発光素子３Ｄに接続し、他方が第１駆動線及び第２駆動線の他方からなる給電線ＤＳＬ１０１に接続している。保持容量３Ｃは、駆動用トランジスタ３Ｂの制御端と電流端との間に接続している。
【００４５】
かかる構成において画素ＰＩＸは、走査線ＷＳＬ１０１から供給された駆動信号に応じてサンプリング用トランジスタ３Ａがオンし信号線ＤＴＬ１０１から映像信号をサンプリングして保持容量３Ｃに書込み、且給電線ＤＳＬ１０１から供給された駆動信号に応じて駆動用トランジスタ３Ｂが動作し、保持容量３Ｃに書き込まれた映像信号に応じた駆動電流を発光素子３Ｄに供給する。
【００４６】
画素ＰＩＸは、映像信号を保持容量３Ｃに書き込む前の時点で、走査線ＷＳＬ１０１及び給電線ＤＳＬ１０１から供給される駆動信号に応じて補正動作を行い、駆動用トランジスタ３Ｂの閾電圧Ｖｔｈのばらつきをキャンセルする補正量を保持容量３Ｃに足し込む。加えて画素ＰＩＸは、映像信号を保持容量３Ｃに書き込むときに、駆動用トランジスタ３Ｂの移動度μのばらつきをキャンセルする補正量を保持容量３Ｃから差し引く。
【００４７】
図１５は、本発明にかかる表示装置の第２実施形態を示すブロック図である。理解を容易にするため、図１４に示した第１実施形態と対応する部分には対応する参照番号を付してある。異なる点は、隣り合う行同士で、個々の画素ＰＩＸのレイアウトをミラー反転して、対称配置としていることである。図示するように、互いに隣り合う行の画素は、画素内部のレイアウトが上下反転しており、図ではこれを模式的に参照符号ＰＩＸを反転して表してある。この様にすることで、第１垂直駆動回路ＷＳＣＮの出力段ＷＳ（ｉ）から画素アレイ部側に伸びた第１駆動線を、対応する一対の画素行で共用することが出来る。よって参考例に比べ、第１駆動線の本数を半減できる。同様に、第２垂直駆動回路ＤＳＣＮの出力段ＤＳ（ｊ）から画素アレイ部側に伸びた第２駆動線は、対応する一対の画素行で共用されており、参考例に比べて第２駆動線の本数を半減できる。この様にして本実施形態は、画素アレイ部内の配線レイアウトを簡素化でき、十分に画素アレイ部の高精細化及び高密度化に対応できる。配線レイアウトの簡素化で短絡欠陥を抑制し、歩留りを改善することが出来る。
【００４８】
図１６は、図１及び図１２に示した参考例にかかる表示装置の１フレーム分の動作シーケンスを示すチャートである。前述したように、参考例にかかる表示装置は１６ライン分の画素を順次駆動して１フレーム分の画像を表示している。図示のチャートでは、４水平周期（４Ｈ）分のブランキング期間ＢＲと次の４水平期（４Ｈ）分のブランキング期間ＢＲとの間に、１フレーム周期が入る。この１フレーム周期は１６水平周期（１６Ｈ）からなり、この間に映像信号（ＤＡＴＡ）１〜１６が、各ラインの画素行に書き込まれる。
【００４９】
１ライン目に着目すると、第１垂直駆動回路の最初の出力段ＷＳ１と第２垂直駆動回路の最初の出力段ＤＳ１によって、１ライン目の画素行が駆動される。出力段ＷＳ１によってＶｔｈキャンセル動作（閾電圧補正動作）が行われる。本実施例では、３水平周期（３Ｈ）に渡ってＶｔｈキャンセル動作が時分割的に３回繰り返されている。１回のＶｔｈキャンセル動作で必ずしも保持容量の両端にＶｔｈが書き込まれるとは限らない。特に１水平周期（１Ｈ）が短くなると、１回のＶｔｈキャンセル動作だけで閾電圧補正動作を完了することは難しい。そこで本実施形態では、Ｖｔｈキャンセル動作を３Ｈに渡って３回繰り返している。なお３回目のＶｔｈキャンセル動作では、映像信号の書込み動作及び移動度μの補正動作も同時に行っている。チャートでは、フレーム期間の最初の水平周期で、ＤＡＴＡ１が最初のラインの画素行に書き込まれている。一方出力段ＤＳ１によって最初のラインの画素行の点灯／消灯が制御されている。図示のチャートでは、フィールド期間に入る直前のブランキング期間から第５水平周期までの間ＤＳ１がオン状態となり、画素が点灯している。
【００５０】
以下１Ｈが経過するとＷＳ２及びＤＳ２がアクティブとなり、２ライン目の画素行のＶｔｈキャンセル時分割動作、信号書込み動作、移動度補正動作及び発光素子の点灯動作を含む一連の発光に必要な動作（発光動作）が行われる。さらに動作シーケンスの位相が１Ｈ進むと、ＷＳ３及びＤＳ３がアクティブとなり、３ライン目の画素行の発光動作が行われる。この様にして順に線順次走査が行われ、最後のＷＳ１６及びＤＳ１６がアクティブとなったとき１６ライン目の画素行の発光動作が行われ、１フレーム期間が完了する。この後線順次走査が先頭のラインに戻って次のフレーム周期に入る。
【００５１】
図１７は、図１６に示した１フレーム分の動作シーケンスにおいて、特に１ライン目の動作に着目したチャートである。注目した１ライン目の動作シーケンスを、点線で囲んである。ＷＳ１がアクティブとなることで、１ライン目の画素は３回にわたってＶｔｈキャンセル動作を時分割的に行う。３回目の水平周期では、最後のＶｔｈキャンセル動作と共に信号書込み動作も行っている。これにより１ライン目に割り当てられた映像信号ＤＡＴＡ１が書き込まれる。このとき同時に駆動用トランジスタの移動度補正も行っている。一方ＷＳ１の出力に合わせて、ＤＳ１の出力もアクティブとなっている。ＤＳ１がアクティブとなることでＶｔｈキャンセル動作及び信号書込み動作が正常に行われると共に、画素が点灯状態に入る。予め決められた発光期間の経過後ＤＳ１がノンアクティブとなり、画素は消灯する。この様にして画素が点灯している期間をＤＳ１で制御することにより、画面の輝度を制御することが可能である。即ちＤＳ１のアクティブな期間を長くすることによって１フレーム周期に占める発光期間の割合（デューティ）を高く出来、画面輝度が上昇する。
【００５２】
図１８は、２ライン目の画素が動作状態に入ったことを示すチャートである。図示するようにＷＳ２及びＤＳ２がアクティブとなっている。
【００５３】
図１９は、３ライン目の画素行の動作状態を表している。ＷＳ３及びＤＳ３がアクティブになることで、３ライン目の画素が一連の動作を行っていることがわかる。
【００５４】
図２０は、最後から３番目（即ち１４ライン目）の画素行の動作状態を示すチャートである。図示のようにＷＳ１４とＤＳ１４がアクティブとなって、１４ライン目の画素行が動作している。
【００５５】
図２１は、最後から２番目のラインの動作状態を表している。ＷＳ１５及びＤＳ１５がアクティブとなっている。
【００５６】
図２２は、最後のラインの動作状態を表している。ＷＳ１６とＤＳ１６がアクティブとなって１６番目のラインが発光する。これにより１フレーム分の線順次走査が完了し、次のフレームに進む。
【００５７】
図２３は、図１３及び図１４に示した本発明にかかる表示装置の１フレーム分の動作シーケンスを示すチャートである。理解を容易にするため、図１６に示した参考例にかかるチャートと同様の表記を採用している。図示するように、本発明にかかる動作シーケンスは、前後のブランキング期間に挟まれて１フレーム周期があり、ここで１フレーム分の画像が表示される。１フレーム周期は、前半フィールドと後半フィールドに分かれており、それぞれ順次走査を行い、両者合わせて１フレーム分の表示を行っている。
【００５８】
前半フィールドでは、第１垂直駆動回路側の出力段ＷＳ１〜ＷＳ８が順次アクティブになる一方、第２垂直駆動回路側の出力段は１つ置きでＤＳ１，ＤＳ３，ＤＳ５，ＤＳ７がアクティブとなる。
【００５９】
後半フィールドでも同じく第１垂直駆動回路側の出力段ＷＳ１〜ＷＳ８が順にアクティブとなる。一方第２垂直駆動回路側の出力段は前半フィールドと異なり偶数番目のＤＳ０、ＤＳ２，ＤＳ４，ＤＳ６，ＤＳ８がアクティブとなる。
【００６０】
図２４は、最初のライン２の動作状態を表している。前半フィールドでＷＳ１及びＤＳ１がアクティブとなり、時分割Ｖｔｈキャンセル動作、信号書込み動作、移動度補正動作及び点灯動作が最初のライン２の画素行で行われる。なお、後半フィールドでもＷＳ１はアクティブとなっているが、ＤＳ１はノンアクティブのままである。したがって後半フィールドで最初のラインの画素行が点灯動作を行うことはない。このため、本発明にかかる動作シーケンスでは、１フレーム期間に占める発光期間の割合（デューティ）は最大でも５０％に限られる。即ち前半フィールド及び後半フィールドの片方を全部発光期間に割り当てても、他方はすべて非発光期間となる為、デューティは最大でも５０％である。
【００６１】
図２５は、次の行の画素の動作状態を示すチャートである。図示するように動作シーケンスが図２４に示した状態から１水平周期（１Ｈ）だけ位相が進行すると、ＷＳ２がアクティブとなる。一方ＤＳ１はアクティブの状態を維持する。この様にＤＳ１とＷＳ２がアクティブとなることで、３ライン目の画素の一連の動作が実行され、発光素子が発光する。ここでＤＳ１の出力は２ライン目と３ライン目で共用されている。一方ＷＳ１とＷＳ２は位相が１Ｈシフトしている。よって、２ライン目におけるＷＳ１とＤＳ１の位相関係と、３ライン目におけるＤＳ１とＷＳ２の位相関係は異なっている。２ライン目のＷＳ１とＤＳ１の位相関係は参考例と同様であり、問題なく時分割Ｖｔｈキャンセル動作、信号書込み動作、発光動作を行うことが出来る。一方３ライン目ではＤＳ１に比べＷＳ２が１Ｈだけ前方にシフトしている。このシフト分は丁度時分割Ｖｔｈキャンセル駆動の最初の部分に相当しており、場合によっては１回目の時分割駆動が十分に行えないことがある。本発明ではこの位相差を考慮して、Ｖｔｈキャンセルを複数回繰り返し行っている。複数回繰り返すことで、１回分のＶｔｈキャンセルが不十分であっても、全体として閾電圧補正動作が正常に完了すればよい。よって、第１垂直駆動回路の出力段ＷＳの位相と第２垂直駆動回路の出力段ＤＳの位相が１Ｈだけシフトしても、動作上はなんら問題がない。逆に言うと、ＤＳとＷＳの位相シフトを１Ｈ分は許容可能な動作シーケンスを採用することで、本発明にかかる駆動方式をなんら問題なく実施することが出来る。
【００６２】
図２６は、６ライン目の動作シーケンスを表すチャートである。図２５に示した状態から１Ｈ位相が進行すると、ＷＳ３及びＤＳ３がアクティブとなり、６ライン目の画素を発光動作させる。
【００６３】
図２７は、最後から３番目のラインの動作状態を示すチャートである。後半フィールドに進みＷＳ６及びＤＳ６がアクティブとなることで、１２ライン目の画素行が発光動作している。
【００６４】
図２８は、最後から２番目のラインの動作状態を示すチャートである。図２７に示した状態から１Ｈ位相が進行すると、引き続きＤＳ６がアクティブ状態を維持しつつ、ＷＳ７がアクティブとなる。これにより１３ライン目の画素が発光動作する。
【００６５】
図２９は、図２８に示した状態から動作シーケンスの位相が１Ｈ進行した状態を表している。ＷＳ８及びＤＳ８がアクティブとなることで対応する最後のライン１６の画素が発光動作している。これにより１フレーム期間が完了し、次のフレーム期間に進む。
【００６６】
Ｖｔｈキャンセル動作（閾電圧補正動作）は１回のみ行う場合と、複数の水平周期にわたって繰り返し時分割的に行う場合がある。図３０は分割Ｖｔｈキャンセルを行わない場合において、本発明の画素構成を用いたときの駆動用トランジスタのゲート電位Ｖｇとソース電位Ｖｓをあらわしている。ここでは２画素分のＶｇとＶｓの結果を記載しているが、１つがＷＳ（ｎ）とＤＳ（ｎ）によって駆動された駆動用トランジスタのＶｇ、Ｖｓであり、もう１つがＷＳ（ｎ＋１）とＤＳ（ｎ）によって駆動された駆動用トランジスタのＶｇ、Ｖｓである。前者の出力を見ると、初期化、Ｖｔｈキャンセル、書込み（兼移動度補正）が正常に行われており、所望の発光を得ることができる。それに対して後者はＷＳがＯＮするより先にＤＳがＶｃｃＨになるため、１フィールド前でのＶｇ、Ｖｓに再び戻り、発光が再び一瞬行われる（図２の回路ではＤＳをＶｃｃＬにおとして発光を非発光にするため、それをまたＶｃｃＨに戻せばまた同じＶｇｓで発光が始まってしまう）。これは所望の動作ではないため、好ましくない。
【００６７】
図３１は分割Ｖｔｈキャンセルを行った場合における、本発明の画素構成を用いたときの駆動用トランジスタのゲート電位Ｖｇとソース電位Ｖｓをあらわしている。同様に２画素分のＶｇとＶｓの結果を記載している。図３０とは異なり、どちらの組み合わせでもＷＳの方が先にＯＮしているため正常に初期化が行われ、どちらも所望の発光を得ることができる。図２３〜図２９及び図３１からわかるように、本発明の画素構成で駆動した場合、出力を共有した画素ライン同士では分割Ｖｔｈキャンセルの回数が１回分異なってしまうため、分割Ｖｔｈキャンセルの回数を多くする、あるいは１回分のＶｔｈキャンセル時間を長くする、などでＶｔｈキャンセルを十分にかけておくことが重要である。それが十分に行われていない場合、同じサンプリング電位でも１段ごとに輝度が異なって発光する症状が出ると予想される。
【００６８】
本発明にかかる表示装置は、図３２に示すような薄膜デバイス構成を有する。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスター部（図では１個のＴＦＴを例示）、保持容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスター部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
【００６９】
本発明にかかる表示装置は、図３３に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。
【００７０】
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。
【００７１】
図３４は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。
【００７２】
図３５は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。
【００７３】
図３６は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。
【００７４】
図３７は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。
【００７５】
図３８は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。
【符号の説明】
【００７６】
１００・・・表示装置、１０１・・・画素（ＰＩＸ）、１０２・・・画素アレイ部、１０３・・・水平セレクタ（水平駆動回路ＨＳＥＬ）、１０４・・・ライトスキャナ（第１垂直駆動回路ＷＳＣＮ）、１０５・・・電源スキャナ（第２垂直駆動回路ＤＳＣＮ）、３Ａ・・・サンプリング用トランジスタ、３Ｂ・・・駆動用トランジスタ、３Ｃ・・・保持容量、３Ｄ・・・発光素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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