(57)【要約】【課題】研磨時に発生する膜の平坦性不良を回避する。【解決手段】素子分離領域形成用の溝３を形成した凹凸のある半導体基板１上に埋込絶縁膜６を形成し、さらにその上に、埋込絶縁膜６に生じた凹凸を埋める平坦な表面を有する平坦化膜８を形成する。その後、研磨パッド７を用い、平坦化膜８及び埋込絶縁膜６の研磨を行っていく。平坦化膜８を形成することにより、研磨が面内で均一に進行していき、研磨後に平坦性の良い表面が得られるようになる。【選択図】図３
2010225638.tif 000002
【特許請求の範囲】
【請求項１】
凹凸面の上方に第１膜を形成する工程と、
前記第１膜の上方に、平坦な表面を有する第２膜を形成する工程と、
前記第２膜の形成後、研磨により前記第１膜を平坦化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１膜の上方に前記第２膜が形成されている状態で研磨を行い、前記第１膜を平坦化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２膜の形成後に、
前記第２膜をパターニングする工程と、
パターニングされた前記第２膜をマスクにして前記第１膜をエッチングする工程と、
前記第１膜のエッチング後、前記第２膜を除去する工程と、
をさらに有し、
前記第２膜の除去後、研磨により前記第１膜を平坦化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２膜の形成後に、前記第１，第２膜をパターニングする工程をさらに有し、
前記第１，第２膜のパターニング後、前記第１膜の上方に前記第２膜が形成されている状態で研磨を行い、前記第１膜を平坦化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２膜は、前記第１膜の上方に、塗布法を用いて形成することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程では、凹凸のある面上に所定の膜を形成し、形成したその膜を研磨により平坦化するプロセスが広く行われている。例えば、所定の領域に溝を設けた半導体基板上に絶縁膜を形成し、その絶縁膜を研磨により平坦化して素子分離領域を形成する技術や、配線等を覆うように形成した層間絶縁膜を研磨により平坦化する技術等が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３１４１９３８号公報
【特許文献２】特開２００４−０４８０２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
これまでの平坦化技術では、膜の下に存在する溝や配線等のパターン、即ち凹凸の形状、寸法、配置等により、研磨後に平坦な膜を得ることが難しい場合がある。膜の平坦性不良は、それ自体で、或いはその膜の形成以後のプロセスに不具合を生じさせる場合があり、それにより、デバイスの性能化や品質の低下を引き起こすおそれがある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、凹凸面の上方に第１膜を形成する工程と、前記第１膜の上方に、平坦な表面を有する第２膜を形成する工程と、前記第２膜の形成後、研磨により前記第１膜を平坦化する工程と、を有する半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
開示の方法によれば、平坦性に優れた膜を備えた、高性能で高品質の半導体装置が実現可能になる。
【図面の簡単な説明】
【０００７】
【図１】素子分離領域の形成フローの一例の説明図であって、（Ａ）はストッパ膜形成工程の要部断面模式図、（Ｂ）はエッチング工程の要部断面模式図、（Ｃ）は保護膜形成工程の要部断面模式図、（Ｄ）は埋込絶縁膜形成工程の要部断面模式図である。
【図２】ＣＭＰ後の状態の一例を示す図である。
【図３】第１の実施の形態に係る平坦化膜形成工程の要部断面模式図である。
【図４】第１の実施の形態に係るＣＭＰ工程の要部断面模式図である。
【図５】第１の実施の形態に係るＣＭＰ工程後の要部断面模式図である。
【図６】半導体装置の一例の要部平面模式図である。
【図７】図６のＰ−Ｐ断面模式図である。
【図８】図６のＱ−Ｑ断面模式図である。
【図９】図６のＲ−Ｒ断面模式図である。
【図１０】図６のＳ−Ｓ断面模式図である。
【図１１】第２の実施の形態に係るレジスト露光工程の要部断面模式図である。
【図１２】第２の実施の形態に係るレジスト現像工程の要部断面模式図である。
【図１３】第２の実施の形態に係るレジスト現像工程の要部平面模式図である。
【図１４】第２の実施の形態に係るエッチング工程の要部断面模式図である。
【図１５】第２の実施の形態に係るＣＭＰ工程の要部断面模式図である。
【図１６】第３の実施の形態に係る平坦化膜形成及びレジスト露光工程の要部断面模式図である。
【図１７】第３の実施の形態に係るレジスト現像工程の要部断面模式図である。
【図１８】第３の実施の形態に係るレジスト現像工程の要部平面模式図である。
【図１９】第３の実施の形態に係るエッチング工程の要部断面模式図である。
【図２０】第３の実施の形態に係るＣＭＰ工程の要部断面模式図である。
【図２１】第４の実施の形態に係る平坦化膜形成工程の要部断面模式図である。
【図２２】第５の実施の形態に係る埋込絶縁膜エッチング工程の要部断面模式図である。
【図２３】第６の実施の形態に係る平坦化膜形成及びエッチング工程の要部断面模式図である。
【発明を実施するための形態】
【０００８】
はじめに、素子分離領域の形成を例に、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
図１は素子分離領域の形成フローの一例の説明図であって、（Ａ）はストッパ膜形成工程の要部断面模式図、（Ｂ）はエッチング工程の要部断面模式図、（Ｃ）は保護膜形成工程の要部断面模式図、（Ｄ）は埋込絶縁膜形成工程の要部断面模式図である。
【０００９】
まず、図１（Ａ）に示すように、半導体基板１上に、素子分離領域を形成する領域に開口部を有するストッパ膜２を形成する。このようなストッパ膜２の形成は、例えば、まず、ＣＶＤ（Chemical Vapor Deposition）法を用い、窒化シリコン（ＳｉＮ）膜、又は酸化シリコン（ＳｉＯ）膜（下層）とＳｉＮ膜（上層）との積層膜等を、１００ｎｍ〜２５０ｎｍ程度の膜厚で形成する。その後、形成したそのＳｉＮ膜又はＳｉＮ／ＳｉＯ膜のエッチングを行い、素子分離領域を形成する領域に開口部を形成する。
【００１０】
次いで、図１（Ｂ）に示すように、形成したストッパ膜２をマスクにして、その開口部から露出する半導体基板１に対してエッチングを行い、所定深さの溝３、例えば深さ３５０ｎｍ〜４５０ｎｍ程度の溝３を形成する。半導体基板１には、この溝３が形成された領域に素子分離領域が形成され、溝３が形成されない領域は、トランジスタ、容量、抵抗等の素子が形成される素子領域４となる。
【００１１】
従って、予め設計されているそのような素子のレイアウトに基づき、ストッパ膜２のパターニングが行われ、半導体基板１に溝３が形成される。半導体基板１には、比較的小面積の素子領域４や比較的大面積の素子領域４が形成されたり、比較的小面積の素子領域４が密集又は孤立して形成されたり、比較的大面積の素子領域４が密集又は孤立して形成されたりする。ここでは、比較的小面積の素子領域４が密集して形成された領域、比較的大面積の素子領域４が孤立して形成された領域、及び比較的小面積の素子領域４が孤立して形成された領域を例示している。
【００１２】
溝３の形成後は、図１（Ｃ）に示すように、半導体基板１の露出表面に、所定膜厚、例えば膜厚５ｎｍ〜１５ｎｍ程度の保護膜５を形成する。保護膜５としては、例えば、温度９００℃の熱酸化を行い、半導体基板１の露出表面に熱酸化膜を形成する。
【００１３】
保護膜５の形成後は、図１（Ｄ）に示すように、全面に埋込絶縁膜６を形成する。埋込絶縁膜６として、例えば、ＣＶＤ法を用い、所定膜厚、例えば６５０ｎｍ〜７５０ｎｍ程度の膜厚のＳｉＯ膜を形成する。半導体基板１には、そこに溝３が形成されていることで、素子領域４が様々な形状や寸法で、また、様々な配置で残るようになるため、形成した埋込絶縁膜６の表面には、素子領域４の形状、寸法、配置に応じた凹凸が生じるようになる。このような凹凸が生じた埋込絶縁膜６を、所定の研磨パッド７を用いたＣＭＰ（Chemical Mechanical Polishing）によりストッパ膜２が露出するまで研磨することで、半導体基板１の溝３を埋込絶縁膜６で埋め、素子分離領域を形成する。
【００１４】
ところが、図１（Ｄ）に示したように表面に凹凸が生じている状態でそのまま埋込絶縁膜６のＣＭＰを行うと、その凹凸の形状、寸法、配置によっては、次の図２に示すように、ＣＭＰ後に平坦な表面が得られない場合がある。
【００１５】
図２はＣＭＰ後の状態の一例を示す図である。
例えば、比較的大面積の素子分離領域が形成されているような領域Ａでは、ＣＭＰ後、埋込絶縁膜６が溝３の底側に凹状に沈み込んだ凹部６ａが形成され易い。また、比較的小面積の素子領域４が孤立して形成されているような領域Ｂでは、その素子領域４上に形成されていた埋込絶縁膜６が、ＣＭＰ時に研磨パッド７の接触圧で折れてしまう場合がある。折れた埋込絶縁膜片６ｂが研磨パッド７との間に挟まった状態で研磨が進行すると、その埋込絶縁膜片６ｂによって埋込絶縁膜６や半導体基板１に損傷が発生してしまう場合もある。一方、比較的小面積の素子領域４が密集して形成されているような領域Ｃでは、ＣＭＰ後、埋込絶縁膜６が半導体基板１の上面側に凸状に盛り上がった凸部６ｃが形成され易い。同様に、比較的大面積の素子領域４が孤立して形成されている領域Ｄでも、埋込絶縁膜６に凸部６ｄが形成され易い。
【００１６】
領域Ａ，Ｃ，Ｄに見られるようなＣＭＰ後の凹凸は、ＣＭＰ前の埋込絶縁膜６の凹凸が一因となって発生する。ＣＭＰ前の埋込絶縁膜６の凹凸は、ＣＭＰを行うことで低減されはするものの、ＣＭＰ後も完全には解消されない。これには、埋込絶縁膜６と研磨パッド７との接触圧が、埋込絶縁膜６の凹凸のために、研磨の間、被研磨面内でばらつくことが原因として挙げられる。
【００１７】
但し、ＣＭＰにより凹部６ａが形成される領域Ａのみについて言えば、領域Ａ内に予めダミー素子領域を形成しておくことで、そのような凹部６ａの発生を抑えることは可能である。なお、この場合、ダミー素子領域を形成することによる周辺領域への電気的影響等を考慮することで、レイアウト設計が複雑になることがある。
【００１８】
また、ＣＭＰにより凸部６ｃ，６ｄが形成される領域Ｃ，Ｄのみについて言えば、研磨停止性能が十分に高いストッパ膜２を用いてオーバー研磨を行うことで、そのような凸部６ｃ，６ｄの発生を抑えることは可能である。また、研磨パッド７は、ある程度の柔軟性を持ったものを利用することが多いが、より高剛性の研磨パッド７を用いることで、そのような凸部６ｃ，６ｄの発生を抑えることも可能である。
【００１９】
しかしながら、領域Ｂに見られるような、小面積の孤立した素子領域４上からの折れた埋込絶縁膜片６ｂの発生については、それを回避することは難しい。例えば、その周辺領域にダミー素子領域を設けてＣＭＰ前の埋込絶縁膜６に孤立した比較的小面積の凸部が生じるのを回避しようとすると、周辺領域への電気的影響等を考慮することでレイアウト設計が複雑化する可能性がある。また、オーバー研磨や高剛性の研磨パッド７を用いると、このような折れた埋込絶縁膜片６ｂが発生し易くなる可能性がある。
【００２０】
そこで、このように凹凸の形状、寸法、配置の異なる領域Ａ〜ＤのいずれにおいてもＣＭＰ後に平坦性が良く損傷のない表面を得るために、ここでは、埋込絶縁膜６の形成後、ＣＭＰ前に、半導体基板１の埋込絶縁膜６が形成された面側を平坦化する平坦化膜を形成する。そして、そのような平坦化膜の形成後に、ＣＭＰを行い、埋込絶縁膜６の研磨を行う。
【００２１】
図３は第１の実施の形態に係る平坦化膜形成工程の要部断面模式図、図４は第１の実施の形態に係るＣＭＰ工程の要部断面模式図である。また、図５は第１の実施の形態に係るＣＭＰ工程後の要部断面模式図である。
【００２２】
まず、埋込絶縁膜６の形成後、ＣＭＰ前に、図３に示すように、凹凸のある埋込絶縁膜６上に、埋込絶縁膜６を形成した面側を平坦化する平坦化膜８を形成する。
このような平坦化膜８としては、例えば、塗布法を用いて形成可能な膜を用いることができる。塗布法を用いた平坦化膜８は、その前駆体となる塗布材料を埋込絶縁膜６上にスピンコーティングによって塗布し、所定の熱処理によってその塗布材料を乾燥及び固化することで形成することができる。塗布法を用いて形成する平坦化膜８の材料には、有機系材料を成分に含むもの、無機系材料を成分に含むもの、有機系及び無機系の混合材料を成分に含むもの等を用いることができる。平坦化膜８の材料は、例えば、埋込絶縁膜６の材質、ＣＭＰ時の研磨速度等に基づいて選択することができる。なお、この平坦化膜８の材料選択については後述する。
【００２３】
凹凸のある埋込絶縁膜６上にこのように塗布法を用いて平坦化膜８を形成すると、その凹凸が平坦化膜８で埋まり、且つ、平坦な表面を得ることができる。そして、このような平坦化膜８を形成した後、図３及び図４に示すように、研磨パッド７を用い、平坦化膜８の形成面側からＣＭＰを行っていく。
【００２４】
ＣＭＰでは、図３に示した研磨パッド７が、まず、平坦化膜８の平坦な表面に接触し、研磨が始まる。このとき、被研磨面内における研磨パッド７と平坦化膜８との接触圧が均一になるため、平坦化膜８の研磨が面内で均一に進行していく。このように平坦化膜８の研磨が進行していくと、研磨パッド７は、その後、埋込絶縁膜６の凸部に達するようになる。
【００２５】
図４に示したように、研磨パッド７が埋込絶縁膜６の凸部に達すると、被研磨面には、埋込絶縁膜６と平坦化膜８の両方が表出するようになる。このように研磨パッド７が埋込絶縁膜６の凸部に達したときでも、埋込絶縁膜６の凹部が平坦化膜８で埋められているため、被研磨面内における研磨パッド７の接触圧の均一性は保たれる。即ち、凹凸の形状、寸法、配置の異なる領域Ａ〜Ｄでも、平坦性良く研磨が進行していくようになる。さらに、埋込絶縁膜６の凹部が平坦化膜８で埋められているため、研磨パッド７の接触圧で折れてしまうことによって発生する上記の埋込絶縁膜片６ｂを効果的に抑えることが可能になる。
【００２６】
さらに研磨が進行し、埋込絶縁膜６の凸部（或いは平坦化膜８）が消失した後は、残りの埋込絶縁膜６の研磨が進行する。埋込絶縁膜６の凸部消失後は、それまで上記のように研磨が進行してきていることで、その被研磨面の平坦性が良く、そのため、被研磨面内における研磨パッド７の接触圧の均一性も保たれる。従って、被研磨面の研磨が均一に進行していき、ＣＭＰ後には、図５に示すように、折れた埋込絶縁膜片による損傷が抑えられ、且つ、平坦性の良い表面を得ることが可能になる。
【００２７】
このように、凹凸のある埋込絶縁膜６が形成された面側を平坦化する平坦化膜８を形成した後、ＣＭＰを行うことで、図２に示したような埋込絶縁膜６の凹部６ａや凸部６ｃ，６ｄの発生、折れた埋込絶縁膜片６ｂによる損傷の発生を効果的に抑えることができる。
【００２８】
なお、上記の図４に示したように、このような平坦化膜８を用いたＣＭＰでは、研磨中に埋込絶縁膜６と平坦化膜８の両方が表出する段階がある。平坦化膜８の材質によらず、平坦化膜８を形成しておくことで、研磨中の被研磨面の平坦性を一定レベルで確保することは可能である。より高いレベルで平坦性を確保するためには、平坦化膜８の材質を、埋込絶縁膜６の研磨速度に基づいて選択すればよい。平坦化膜８の研磨速度が、埋込絶縁膜６の研磨速度に近くなるほど、研磨中の被研磨面の平坦性は確保しやすくなる。このような観点から、平坦化膜８は、より好ましくは、その研磨速度が埋込絶縁膜６の研磨速度と同等になるような材料を用いて形成する。
【００２９】
埋込絶縁膜６と平坦化膜８の研磨速度を近付ける場合、例えば、上記のように埋込絶縁膜６がＣＶＤ法を用いて形成されたＳｉＯ膜であれば、平坦化膜８は、塗布法を用いて形成されるＳｉＯ膜とすることができる。その場合、例えば、埋込絶縁膜６上に無機ＳＯＧ（Spin On Glass）膜をスピンコーティングによって塗布し、温度４５０℃の熱処理によってその無機ＳＯＧ膜を固化して、膜厚４００ｎｍ〜５００ｎｍのＳｉＯ膜を形成する。
【００３０】
このように埋込絶縁膜６と平坦化膜８の研磨速度を近付けることにより、ＣＭＰ後、損傷が抑えられた、よりいっそう平坦性の良い表面を得ることが可能になる。
なお、ここでは、平坦化膜８を、塗布法を用いて形成する場合を例示したが、スパッタ法やＣＶＤ法を用いて平坦化膜８を形成することもできる。例えば、バイアス・スパッタ法を用い、膜の形成速度と、その形成された膜のスパッタ速度とを適切に調整して、最終的に、凹凸のある埋込絶縁膜６上に平坦な平坦化膜８を形成する。或いは、凹凸のある埋込絶縁膜６上にＣＶＤ法を用いてＢＰＳＧ（Boron Phospho Silicate Glass）膜やＰＳＧ（Phospho Silicate Glass）膜を堆積した後、それを温度９００℃程度でリフローすることによって、平坦な平坦化膜８を形成する。
【００３１】
また、ここでは、平坦化膜８を１層で形成した場合を例示したが、２層以上の積層膜によって平坦化膜８を形成することもできる。その場合、それらの膜の材質は、同じでも、異なっていても、いずれであってもよい。異なる材質の膜を積層する場合には、埋込絶縁膜６の凸部の高さに基づいて作り分けることもできる。例えば、埋込絶縁膜６の凸部先端より上の上層部には研磨速度の速い膜を形成し、凸部先端より下（即ち埋込絶縁膜６の凹部内）の下層部には埋込絶縁膜６の研磨速度に近い研磨速度の膜を形成する、といったことも可能である。このようにすると、埋込絶縁膜６の凸部が表出するまでは平坦性を保ちながら研磨を速く進行させ、その後も平坦性を保ちながら研磨を進行させていくことができる。
【００３２】
以上のような方法でＣＭＰを行った後は、ストッパ膜２の除去と、素子領域４への素子の形成を行う。
ストッパ膜２の除去は、例えば、所定の溶液を用いたウェット処理で行う。ストッパ膜２をＳｉＮ膜で形成している場合には、リン酸溶液を用いたウェット処理で除去することができる。また、ストッパ膜２をＳｉＮ／ＳｉＯ膜で形成している場合には、リン酸溶液を用いたウェット処理でＳｉＮ膜を除去した後、フッ酸溶液を用いたウェット処理でＳｉＯ膜を除去することができる。
【００３３】
そして、このようにしてストッパ膜２を除去した後、半導体基板１の素子領域４に所定の素子を形成する。
図６〜図１０は半導体装置の構成例を示す図である。ここで、図６は半導体装置の一例の要部平面模式図、図７は図６のＰ−Ｐ断面模式図、図８は図６のＱ−Ｑ断面模式図、図９は図６のＲ−Ｒ断面模式図、図１０は図６のＳ−Ｓ断面模式図である。なお、図６では、図７〜図１０に示す半導体基板上方の層間絶縁膜及び配線の図示は省略している。
【００３４】
図６及び図７には、半導体基板１の領域Ｃの素子領域４に、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳ）２０ａ，２０ｄ及びｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）２０ｂ，２０ｃが形成された半導体装置１０を例示している。この半導体装置１０には、さらに、領域Ｄの素子領域４に容量３０、領域Ｂの素子領域４に抵抗４０がそれぞれ形成されている。
【００３５】
半導体装置１０において、領域Ｃには、図６に示したように、平面細長形状の４つの素子領域４と、それらの長手方向にそれぞれ埋込絶縁膜６（素子分離領域）を介して存在する、より小面積の４つの素子領域４とが形成されている。図６〜図８に示したように、各素子領域４の内部には、ｐ型又はｎ型の不純物が導入されたｐウェル領域２１又はｎウェル領域２２が形成されている。隣接する２つの平面細長形状の素子領域４を跨ぐように、ゲート電極２３が形成されている。素子領域４とゲート電極２３の間には、ゲート絶縁膜２４が形成されている。各素子領域４のゲート電極２３両側の部分には、それぞれの素子領域４に形成されているｐウェル領域２１又はｎウェル領域２２の導電型と反対導電型のソース／ドレイン領域２５が形成されている。領域Ｃには、このような構成を有するｐＭＯＳ２０ａ，２０ｄ及びｎＭＯＳ２０ｂ，２０ｃが形成されている。
【００３６】
領域Ｃに形成されたこれらのｐＭＯＳ２０ａ，２０ｄ及びｎＭＯＳ２０ｂ，２０ｃの各ゲート電極２３及び各ソース／ドレイン領域２５には、コンタクト電極２６が接続されている。また、ｐＭＯＳ２０ａ，２０ｄ、ｎＭＯＳ２０ｂ，２０ｃが形成された素子領域４の長手方向に埋込絶縁膜６を介して存在する素子領域４には、各素子領域４のｐウェル領域２１又はｎウェル領域２２に接続されるウェルコンタクト（ＴＡＰ）２７が接続されている。コンタクト電極２６及びＴＡＰ２７は、半導体基板１を覆う層間絶縁膜５０を貫通して形成されており、層間絶縁膜５０上に形成された所定の配線５１にそれぞれ接続されている。
【００３７】
また、半導体装置１０において、領域Ｄには、図６に示したように、比較的大面積で平面矩形状の１つの素子領域４と、その近傍に、埋込絶縁膜６を介して存在する、平面細長形状の１つの素子領域４とが形成されている。図６，図７，図９に示したように、これら双方の素子領域４の内部には、ｐウェル領域３１が形成されている。これらの素子領域４のうち、大面積の素子領域４の方には、その上部に、ｎ型不純物が導入されたｎ型拡散層３２が形成されている。そして、このｎ型拡散層３２上には、上部電極３３が形成されている。領域Ｄには、このような構成を有する容量３０が形成されている。
【００３８】
容量３０のｎ型拡散層３２及び上部電極３３には、それぞれ層間絶縁膜５０を貫通するコンタクト電極３４が接続されており、ｐウェル領域３１には、層間絶縁膜５０を貫通するＴＡＰ３５が接続されている。コンタクト電極３４及びＴＡＰ３５は、層間絶縁膜５０上に形成された所定の配線５１にそれぞれ接続されている。
【００３９】
また、半導体装置１０において、領域Ｂには、図６に示したように、平面細長形状の１つの素子領域４と、その長手方向に埋込絶縁膜６を介して存在する、より小面積の１つの素子領域４とが形成されている。図６，図７，図１０に示したように、これら双方の素子領域４の内部には、ｐウェル領域４１が形成され、大面積の素子領域４の方には、その上部にｎ型拡散層４２が形成されている。領域Ｂには、このような構成を有するｎ型の抵抗４０が形成されている。
【００４０】
抵抗４０のｎ型拡散層４２の２箇所には、層間絶縁膜５０を貫通するコンタクト電極４４が接続されており、ｐウェル領域４１には、層間絶縁膜５０を貫通するＴＡＰ４５が接続されている。コンタクト電極４４及びＴＡＰ４５は、層間絶縁膜５０上に形成された所定の配線５１にそれぞれ接続されている。
【００４１】
このような構成を有する半導体装置１０は、例えば、まず、フォトリソグラフィ技術とイオン注入技術を利用し、所定導電型の不純物を素子領域４に導入し、領域Ｃ，Ｄ，Ｂにｐウェル領域２１，３１，４１を形成し、領域Ｃにｎウェル領域２２を形成する。その際、ｐウェル領域２１，３１，４１は、同一プロセスで形成することが可能である。次いで、同様にフォトリソグラフィ技術とイオン注入技術を利用し、同一プロセスで、領域Ｄ，Ｂにｎ型拡散層３２，４２を形成する。そして、領域Ｃに絶縁膜を形成した後、全面にポリシリコン等を形成し、フォトリソグラフィ技術とエッチング技術を利用したパターニングを行い、同一プロセスで、領域Ｃにゲート絶縁膜２４及びゲート電極２３を形成し、領域Ｄに上部電極３３を形成する。その後、フォトリソグラフィ技術とイオン注入技術を利用し、領域ＣにｐＭＯＳ２０ａ，２０ｄ及びｎＭＯＳ２０ｂ，２０ｃのソース／ドレイン領域２５をそれぞれ形成する。
【００４２】
その後は、全面に層間絶縁膜５０を形成し、フォトリソグラフィ技術とエッチング技術を利用し、所定の箇所にコンタクトホールを形成し、それらを所定の導電材料で埋め込み、コンタクト電極２６，３４，４４及びＴＡＰ２７，３５，４５を形成する。そして、全面にメタル層を形成し、同様にフォトリソグラフィ技術とエッチング技術を利用し、所定の形状にパターニングすることにより、配線５１を形成する。
【００４３】
このような半導体装置１０を形成する場合、ここでは、上記のように平坦化膜８を利用した埋込絶縁膜６のＣＭＰを行っているため、ｐＭＯＳ２０ａ，２０ｄ、ｎＭＯＳ２０ｂ，２０ｃ、容量３０及び抵抗４０の形成前に、平坦性の良い表面が得られている。そのため、ゲート電極２３等、表面に形成するパターンの膜厚のばらつきを抑えることが可能になり、さらに、フォトリソグラフィ技術を利用したパターニングを精度良く行うことが可能になる。また、ＣＭＰ後に平坦な表面が得られていることで、ｐＭＯＳ２０ａ，２０ｄ、ｎＭＯＳ２０ｂ，２０ｃ、容量３０及び抵抗４０を覆う層間絶縁膜５０についても、その平坦性の向上を図ることが可能になる。従って、層間絶縁膜５０へのコンタクトホール形成や、層間絶縁膜５０上に形成する配線５１のパターニングも精度良く行うことが可能になる。
【００４４】
次に、第２の実施の形態について説明する。
なお、この第２の実施の形態において、上記第１の実施の形態で述べた図１（Ａ）〜図１（Ｃ）の工程までは同じである。この第２の実施の形態では、埋込絶縁膜６の形成後、その加工を行うことで凹凸の面内分布を調整し、その後、ＣＭＰを行う方法を用いる。
【００４５】
図１１は第２の実施の形態に係るレジスト露光工程の要部断面模式図、図１２は第２の実施の形態に係るレジスト現像工程の要部断面模式図、図１３は第２の実施の形態に係るレジスト現像工程の要部平面模式図、図１４は第２の実施の形態に係るエッチング工程の要部断面模式図、図１５は第２の実施の形態に係るＣＭＰ工程の要部断面模式図である。
【００４６】
この第２の実施の形態では、まず、図１１に示すように、埋込絶縁膜６を形成した後、その凹凸のある埋込絶縁膜６上にレジスト６０を形成する。このレジスト６０は、塗布法により、例えば、１．２μｍ程度の膜厚で形成することができる。レジスト６０を形成することにより、埋込絶縁膜６の凹凸がレジスト６０で埋められ、半導体基板１の埋込絶縁膜６の形成面側が平坦化される。
【００４７】
そして、所定の領域が開口されたマスク６１を用いてそのレジスト６０の露光を行った後、図１２及び図１３に示すように、現像を行ってレジスト６０に開口部６０ａを形成する。開口部６０ａは、例えば、領域Ｃ，Ｄ、即ち上記図２に示したように埋込絶縁膜６の形成に続けてそのままＣＭＰを行った場合に凸部６ｃ，６ｄが形成されてしまうような領域に形成する。
【００４８】
開口部６０ａの形成後は、図１４に示すように、その開口部６０ａを形成したレジスト６０をマスクにして埋込絶縁膜６のエッチングを行い、領域Ｃ，Ｄの埋込絶縁膜６に新たに所定の深さの凹部６ｅを形成する。凹部６ｅは、例えば、深さ５５０ｎｍ程度とすることができる。
【００４９】
このようにして凹部６ｅを形成した後は、レジスト６０を除去し、図１５に示すように、埋込絶縁膜６のＣＭＰを行っていく。
この第２の実施の形態では、ＣＭＰ前に、領域Ｃ，Ｄに開口部６０ａを有するレジスト６０を用い、エッチングにより、その領域Ｃ，Ｄの埋込絶縁膜６に凹部６ｅを形成している。埋込絶縁膜６にこのような凹部６ｅを形成することにより、領域Ｃの比較的寸法の小さい、密集していた４つの凸部は、間に凹部６ｅを挟んで、概ね２つの凸部のグループに分割される。また、領域Ｄの比較的寸法の大きい、孤立していた凸部は、間に凹部６ｅを挟んで２つの凸部に分割される。このように凹部６ｅを形成することにより、埋込絶縁膜６に同程度の寸法の凸部が分散して配置された状態を得る。
【００５０】
このような状態からＣＭＰを行うと、被研磨面内における研磨パッド７と埋込絶縁膜６との接触圧が均一になるため、特定箇所の接触圧が高くなったり低くなったりするのが抑えられ、埋込絶縁膜６の研磨が面内で均一に進行していくようになる。
【００５１】
第２の実施の形態によれば、ＣＭＰ前に、埋込絶縁膜６のパターニングを行い、その凹凸の面内分布の均一化を図ることで、上記第１の実施の形態で述べたのと同様、ＣＭＰ後に図５に示したような平坦性の良い表面を得ることが可能になる。以後は、上記第１の実施の形態で述べたのと同様、ストッパ膜２を除去した後、例えば、図６〜図１０に示したようなｐＭＯＳ２０ａ，２０ｄ、ｎＭＯＳ２０ｂ，２０ｃ、容量３０及び抵抗４０を形成し、それらを備える半導体装置１０を形成することが可能である。
【００５２】
次に、第３の実施の形態について説明する。
なお、この第３の実施の形態において、上記第１の実施の形態で述べた図１（Ａ）〜図１（Ｃ）の工程までは同じである。この第３の実施の形態では、埋込絶縁膜６の形成後、平坦化膜８を形成し、それら埋込絶縁膜６と平坦化膜８の加工を行って凹凸を形成し、その後、ＣＭＰを行う方法を用いる。
【００５３】
図１６は第３の実施の形態に係る平坦化膜形成及びレジスト露光工程の要部断面模式図、図１７は第３の実施の形態に係るレジスト現像工程の要部断面模式図、図１８は第３の実施の形態に係るレジスト現像工程の要部平面模式図、図１９は第３の実施の形態に係るエッチング工程の要部断面模式図、図２０は第３の実施の形態に係るＣＭＰ工程の要部断面模式図である。
【００５４】
この第３の実施の形態では、まず、図１６に示すように、埋込絶縁膜６を形成した後、その凹凸のある埋込絶縁膜６上に、埋込絶縁膜６を形成した面側を平坦化する平坦化膜８を形成する。次いで、形成したその平坦化膜８上にレジスト７０を形成する。そして、このようにして平坦化膜８及びレジスト７０を順に形成した後、所定の領域が開口されたマスク７１を用いてそのレジスト７０の露光を行う。レジスト７０の露光後は、図１７及び図１８に示すように、現像を行ってレジスト７０に開口部７０ａを形成する。
【００５５】
レジスト７０の開口部７０ａは、所定寸法（縦ａ×横ｂ）の島状のレジスト７０が、縦横に所定間隔（縦方向にｃ、横方向にｄ）で配置されるように、格子状に形成する。例えば、同じ寸法の島状のレジスト７０が等間隔で配置されるように、開口部７０ａを形成する。例えば、縦０．２５μｍ×横０．２５μｍの島状のレジスト７０を、縦方向、横方向共に０．２５μｍの間隔で配置することができる。
【００５６】
開口部７０ａの形成後は、図１９に示すように、島状のレジスト７０をマスクにして平坦化膜８及び埋込絶縁膜６のエッチングを行い、所定深さの凹部７２を格子状に形成する。凹部７２は、平坦化膜８と埋込絶縁膜６の両方がエッチングされて形成される場合や、平坦化膜８のみがエッチングされて形成される場合がある。
【００５７】
このようにして凹部７２を形成した後、レジスト７０を除去し、図２０に示すように、平坦化膜８及び埋込絶縁膜６のＣＭＰを行っていく。
この第３の実施の形態では、ＣＭＰ前に、平坦化膜８及び埋込絶縁膜６に格子状の凹部７２を形成する。凹部７２の形成にあたっては、例えば、凹部７２を形成することによって生じる凸部の面内分布が均一になるようにする。それにより、ＣＭＰ時に研磨パッド７の被研磨面内における接触圧を均一にすることが可能になる。その結果、平坦化膜８及び埋込絶縁膜６の研磨を面内で均一に進行させていくことが可能になる。
【００５８】
なお、凹部７２を形成することによる凹凸の面内分布の均一化は、上記の例のように必ずしもその凹部７２の形成によって生じる凸部（即ち格子状の開口部７０ａを形成することによって残す島状のレジスト７０）が同じ寸法で等間隔に配置されることを要しない。凸部の配置は、ＣＭＰ時に研磨パッド７の被研磨面内における接触圧が、図１（Ｄ）に示したように凹凸のある埋込絶縁膜６をそのまま研磨する場合に比べて均一になるような配置であればよい。
【００５９】
第３の実施の形態によれば、ＣＭＰ前に、平坦化膜８及び埋込絶縁膜６に、凸部の面内分布が均一になるように凹部７２を形成することで、上記第１の実施の形態で述べたのと同様、ＣＭＰ後に図５に示したような平坦性の良い表面を得ることが可能になる。以後は、上記第１の実施の形態で述べたのと同様、ストッパ膜２を除去した後、例えば、図６〜図１０に示したようなｐＭＯＳ２０ａ，２０ｄ、ｎＭＯＳ２０ｂ，２０ｃ、容量３０及び抵抗４０を形成し、それらを備える半導体装置１０を形成することが可能である。
【００６０】
なお、ここでは、図１７及び図１８に示したような島状のレジスト７０を形成し、それをマスクにしたエッチングを行うことで、格子状の凹部７２を形成し、凸部の面内分布を均一にする場合について例示した。このほか、レジスト７０の形成領域とエッチングを行う領域との関係を反転させることも可能である。即ち、格子状のレジスト７０を形成し、そのレジスト７０で覆われない領域のエッチングを行い、格子状の凸部を形成する。このような方法によっても、凹凸の面内分布を均一にすることが可能である。
【００６１】
以上、第１〜第３の実施の形態によれば、ＣＭＰ時に研磨パッド７の被研磨面内における接触圧を均一にすることが可能になる。そのため、様々な形状、寸法、配置の凹凸がある埋込絶縁膜６の研磨を、ダミー領域を形成せずに、また、用いる研磨パッド７を特定の種類に限定せずに、均一に進行させることが可能になり、ＣＭＰ後に平坦性の良い表面を得ることが可能になる。その結果、埋込絶縁膜片６ｂによる損傷の抑制や、上層に形成するパターンの形状、寸法、配置の精度を向上させることが可能になり、高性能で高品質の半導体装置１０が実現可能になる。
【００６２】
なお、以上の説明では、半導体基板１への素子分離領域形成を例に述べたが、上記の手法は、様々な形状、寸法、配置で形成された配線を被覆する層間絶縁膜形成にも同様に適用可能である。続いて、このように層間絶縁膜形成に適用した例を、以下の第４〜第６の実施の形態として説明する。
【００６３】
まず、第４の実施の形態について説明する。
図２１は第４の実施の形態に係る平坦化膜形成工程の要部断面模式図である。
この図２１には、半導体基板１上に第１層間絶縁膜８０が形成され、その上に様々な形状、寸法、配置で配線８１が形成されている場合を例示している。このような配線８１は、例えば、第１層間絶縁膜８０上にメタル層を形成した後、フォトリソグラフィ技術とエッチング技術を利用してパターニングすることによって形成される。ここでは、領域Ｅに幅の細い４本の配線８１が密集して配置され、領域Ｆに幅の太い１本の配線８１が孤立して配置され、領域Ｇに幅の細い配線８１が孤立して配置されている断面を例示している。
【００６４】
そして、このように第１層間絶縁膜８０上に配置された配線８１を覆うように、第２層間絶縁膜８２が形成される。このとき、第２層間絶縁膜８２には、配線８１の形状、寸法、配置に応じた凹凸が生じるようになる。
【００６５】
この第４の実施の形態では、このような凹凸のある第２層間絶縁膜８２をそのままＣＭＰにより平坦化するのではなく、ＣＭＰ前に、第２層間絶縁膜８２上に、その形成面側を平坦化する平坦化膜８３を形成する。平坦化膜８３は、有機系材料や無機系材料を用いた塗布法により形成することができる。また、平坦化膜８３は、バイアス・スパッタ法を用いて形成したり、ＢＰＳＧ膜等の堆積とリフローにより形成したりすることも可能である。
【００６６】
このように平坦化膜８３を形成した後、ＣＭＰを行うようにすることにより、被研磨面内における研磨パッド８４の接触圧を均一にすることが可能になる。そのため、第２層間絶縁膜８２の研磨が面内で均一に進行していき、ＣＭＰ後には平坦性の良い第２層間絶縁膜８２を得ることが可能になる。
【００６７】
第２層間絶縁膜８２の形成後は、フォトリソグラフィ技術とエッチング技術を利用し、第２層間絶縁膜８２を貫通して配線８１に達するビアや、第２層間絶縁膜８２上に配置される上層側の配線の形成が行われる。その際、上記のようにして平坦性の良い第２層間絶縁膜８２を形成しておくことにより、そのようなビアや上層側配線の形状、寸法、配置の精度を向上させることが可能になる。その結果、高性能で高品質の半導体装置を実現することが可能になる。
【００６８】
次に、第５の実施の形態について説明する。
図２２は第５の実施の形態に係る埋込絶縁膜エッチング工程の要部断面模式図である。
この第５の実施の形態においても、上記第４の実施の形態と同様、半導体基板１上に第１層間絶縁膜８０、配線８１及び第２層間絶縁膜８２が形成された状態を想定する。そして、ここでは、ＣＭＰ前に、第２層間絶縁膜８２のエッチングを行い、その凹凸の面内分布を調整する。
【００６９】
即ち、フォトリソグラフィ技術とエッチング技術を利用し、所定の領域に凹部８２ａを形成する。ここでは、領域Ｅの比較的寸法の小さい、密集していた４つ凸部を概ね２つの凸部のグループに分割するように凹部８２ａを形成し、また、領域Ｆの比較的寸法の大きい、孤立していた凸部を２つの凸部に分割するように凹部８２ａを形成する。
【００７０】
このように凹部８２ａを形成した後、ＣＭＰを行うようにすることにより、被研磨面内における研磨パッド８４の接触圧を均一にすることが可能になる。そのため、第２層間絶縁膜８２の研磨が面内で均一に進行していき、ＣＭＰ後には平坦性の良い第２層間絶縁膜８２を得ることが可能になり、高性能で高品質の半導体装置を実現することが可能になる。
【００７１】
次に、第６の実施の形態について説明する。
図２３は第６の実施の形態に係る平坦化膜形成及びエッチング工程の要部断面模式図である。
【００７２】
この第６の実施の形態においても、上記第４の実施の形態と同様、半導体基板１上に第１層間絶縁膜８０、配線８１及び第２層間絶縁膜８２が形成された状態を想定する。そして、ここでは、ＣＭＰ前に、第２層間絶縁膜８２上に平坦化膜８３を形成し、さらにこれら平坦化膜８３及び第２層間絶縁膜８２のエッチングを行って、凹凸の面内分布を均一化する。
【００７３】
例えば、フォトリソグラフィ技術とエッチング技術を利用し、平坦化膜８３上に所定平面寸法の島状のレジストを所定間隔で形成し、平坦化膜８３及び第２層間絶縁膜８２のエッチングを行うことで、凹部８５を格子状に形成する。これにより、凹凸の面内分布を均一にする。或いは、格子状のレジストを形成し、そのレジストで覆われない領域の平坦化膜８３及び第２層間絶縁膜８２のエッチングを行い、格子状の凸部を形成することよって、凹凸の面内分布を均一にするようにしてもよい。
【００７４】
このような状態からＣＭＰを行うことにより、被研磨面内における研磨パッド８４の接触圧を均一にすることが可能になる。そのため、第２層間絶縁膜８２の研磨が面内で均一に進行していき、ＣＭＰ後には平坦性の良い第２層間絶縁膜８２を得ることが可能になり、高性能で高品質の半導体装置を実現することが可能になる。
【００７５】
以上、第４〜第６の実施の形態によれば、ＣＭＰ時に研磨パッド８４の被研磨面内における接触圧を均一にすることが可能になる。なお、第４〜第６の実施の形態では、第１層間絶縁膜８０上に形成した配線８１を覆って第２層間絶縁膜８２を形成する場合を例示した。このほか、第１層間絶縁膜８０にダマシン法等を用いて埋込配線を形成し、その上に第２層間絶縁膜８２を形成した場合にも、その第２層間絶縁膜８２のＣＭＰにあたり、第４〜第６の実施の形態で述べたような手法を適用することは可能である。
【００７６】
これまで、このように配線を覆う、凹凸のある層間絶縁膜は、そのままＣＭＰを行ったときの平坦性不良を回避するために、配線が形成されない領域にダミー配線を形成する方法等が知られている。しかしながら、このようなダミー配線は、その配置によっては、その横或いは上下の別の配線との間で容量を形成してデバイス性能を変化させてしまう可能性がある。
【００７７】
上記第４〜第６の実施の形態では、凹凸のある第２層間絶縁膜８２の研磨を、そのようなダミー領域を形成することなく、均一に進行させることができ、ＣＭＰ後に平坦性の良い表面を得ることができる。それにより、高性能で高品質の半導体装置を実現することが可能になる。
【００７８】
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１）  凹凸面の上方に第１膜を形成する工程と、
前記第１膜の上方に、平坦な表面を有する第２膜を形成する工程と、
前記第２膜の形成後、研磨により前記第１膜を平坦化する工程と、
を有することを特徴とする半導体装置の製造方法。
【００７９】
（付記２）  前記第１膜の上方に前記第２膜が形成されている状態で研磨を行い、前記第１膜を平坦化することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）  前記第２膜は、研磨速度が前記第１膜の研磨速度と同等になる材料を用いて形成することを特徴とする付記２に記載の半導体装置の製造方法。
【００８０】
（付記４）  前記第２膜の形成後に、
前記第２膜をパターニングする工程と、
パターニングされた前記第２膜をマスクにして前記第１膜をエッチングする工程と、
前記第１膜のエッチング後、前記第２膜を除去する工程と、
をさらに有し、
前記第２膜の除去後、研磨により前記第１膜を平坦化することを特徴とする付記１に記載の半導体装置の製造方法。
【００８１】
（付記５）  前記第１膜の凹凸の面内分布が均一化されるように、前記第２膜をパターニングし、パターニングされた前記第２膜をマスクにして前記第１膜をエッチングすることを特徴とする付記４に記載の半導体装置の製造方法。
【００８２】
（付記６）  前記第２膜の形成後に、前記第１，第２膜をパターニングする工程をさらに有し、
前記第１，第２膜のパターニング後、前記第１膜の上方に前記第２膜が形成されている状態で研磨を行い、前記第１膜を平坦化することを特徴とする付記１に記載の半導体装置の製造方法。
【００８３】
（付記７）  前記第１，第２膜の凹凸の面内分布が均一化されるように、前記第１，第２膜をパターニングすることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）  前記第２膜は、前記第１膜の上方に、塗布法を用いて形成することを特徴とする付記１乃至７のいずれかに記載の半導体装置の製造方法。
【００８４】
（付記９）  前記第２膜は、前記第１膜の上方に、バイアス・スパッタ法を用いて、又はＣＶＤ法による堆積後に熱処理を行うことによって、形成することを特徴とする付記１乃至８のいずれかに記載の半導体装置の製造方法。
【００８５】
（付記１０）  前記凹凸面の凸部上にストッパ膜が形成され、前記第１膜を平坦化する際には、前記ストッパ膜が露出するまで研磨を行うことを特徴とする付記１乃至９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００８６】
１  半導体基板
２  ストッパ膜
３  溝
４  素子領域
５  保護膜
６  埋込絶縁膜
６ａ，６ｅ，７２，８２ａ，８５  凹部
６ｂ  埋込絶縁膜片
６ｃ，６ｄ  凸部
７，８４  研磨パッド
８，８３  平坦化膜
１０  半導体装置
ｐＭＯＳ  ２０ａ，２０ｄ
ｎＭＯＳ  ２０ｂ，２０ｃ
２１，３１，４１  ｐウェル領域
２２  ｎウェル領域
２３  ゲート電極
２４  ゲート絶縁膜
２５  ソース／ドレイン領域
２６，３４，４４  コンタクト電極
２７，３５，４５  ＴＡＰ
３０  容量
３２，４２  ｎ型拡散層
３３  上部電極
４０  抵抗
５０  層間絶縁膜
５１，８１  配線
６０，７０  レジスト
６０ａ，７０ａ  開口部
６１，７１  マスク
８０  第１層間絶縁膜
８２  第２層間絶縁膜
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ  領域
【図１】
2010225638.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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