(57)【要約】【課題】遅延ロックループのための起動回路を提供する。【解決手段】遅延ロックループにおける初期化回路は、電源投入または他のリセットの後、クロック端縁が適切な動作のために適切な順序で位相検出器によって受取られることを確実にし、遅延ロックループのリセット後、初期化回路は、遅延線における遅延を増加（または減少）させるように位相検出器をイネーブルするより先に基準クロックの少なくとも１つの端縁が受取られることを確実にし、フィードバッククロックの少なくとも１つの端縁が受取られた後、初期化回路は位相検出器をイネーブルして、遅延線における遅延を減少（または増加）させる。【選択図】図４
2010193493.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のラッチと、
リセット信号に応答して前記第１および第２のラッチをイネーブルするように構成された回路とを備え、前記回路は、
複数の第１の段を含み、前記第１の段の各々は、第１のクロック信号によってクロックされる記憶素子を有し、前記第１の段の出力は、前記第１のラッチに電気的に接続され、前記回路は、さらに、
複数の第２の段を含み、前記第２の段の各々は、第２のクロック信号によってクロックされる記憶素子を有し、前記第２の段は、前記第１の段の出力を受け、前記第２の段の出力は、前記第２のラッチに電気的に接続される、装置。
【請求項２】
前記第１の段は、前記リセット信号に応答して、前記第１の段の数に対応する遅延後に前記第１のラッチをイネーブルする、請求項１に記載の装置。
【請求項３】
前記遅延は、少なくとも、前記第１の段の数より小さい数に対応する前記第１のクロック信号の数クロック周期の期間である、請求項２に記載の装置。
【請求項４】
前記第２の段は、前記リセット信号に応答して、前記第１および第２の段の数に対応する遅延後に前記第２のラッチをイネーブルする、請求項１に記載の装置。
【請求項５】
前記遅延は、少なくとも、１）前記第１の段の数より小さい数に対応する前記第１のクロック信号の数クロック周期、および、２）前記第２の段の数より小さい数に対応する前記第２のクロック信号の数クロック周期、の期間である、請求項４に記載の装置。
【請求項６】
前記第１および第２のクロック信号の周波数は、実質的に等しい、請求項１に記載の装置。
【請求項７】
前記記憶素子は、各々ラッチを含んでいる、請求項１に記載の装置。
【請求項８】
連続した段のラッチは、それぞれの出力およびそれぞれの入力を介して電気的に接続される、請求項７に記載の装置。
【請求項９】
前記第１のラッチは、前記第２のクロック信号によりクロックされ、前記第２のラッチは、前記第１のクロック信号によりクロックされる、請求項１に記載の装置。
【請求項１０】
前記第１のラッチは、前記第２のクロック信号に応答して制御信号を生成し、前記第２のラッチは、前記第１のクロック信号に応答して制御信号を生成する、請求項１に記載の装置。
【請求項１１】
第１および第２のラッチと、
リセット信号に応答して前記第１および第２のラッチをイネーブルするように構成された回路とを備え、前記回路は、
複数の第１の段を含み、前記第１の段の各々は、基準クロック信号によってクロックされるラッチを有し、前記第１の段の出力は、前記第１のラッチに電気的に接続され、前記回路は、さらに、
複数の第２の段を含み、前記第２の段の各々は、フィードバッククロック信号によってクロックされるラッチを有し、前記第２の段は、前記第１の段の出力を受け、前記第２の段の出力は、前記第２のラッチに電気的に接続される、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
調整可能な遅延線を有する遅延ロックループ（ＤＬＬ）は、第１のクロック信号を遅らせることによって、第１のクロック信号を第２のクロック信号と同期させるために使用される。ＤＬＬは、第１のクロック信号と第２のクロック信号との間の位相差を検出する位相検出器を含む。ＤＬＬは、検出される位相差に基づいて、第２のクロック信号が第１のクロック信号と同相になるまで第１のクロック信号に適切な遅延を加えることによって、第１のクロック信号を外部クロック信号に同期させる。
【背景技術】
【０００２】
図１は、先行技術のＤＬＬ１００のブロック図である。外部から供給されるクロック（ＣＬＫ）は、クロックバッファ１０１によって緩衝されて、電圧制御遅延線１０２および位相検出器１０４に結合される基準クロック（ＣＬＫ＿ＲＥＦ）を与える。電圧制御遅延線１０２は出力クロック（ＣＬＫ＿ＯＵＴ）を生成し、この出力クロックはＣＬＫ＿ＲＥＦの遅延したバージョンであり、装置内のさまざまな回路およびレプリカ遅延回路１０３に送られる。レプリカ遅延回路１０３は、バッファ１０１を介する遅延に似た遅延およびワイヤルーティング遅延を与える。レプリカ遅延は当業者に周知である。レプリカ遅延のさらなる説明については、フォス（Foss）らへの、共通に所有される米国特許番号第５，７９６，６７３号を参照されたい。レプリカ遅延回路１０３から出力されたフィードバッククロック信号ＣＬＫ＿ＦＢは、位相検出器１０４に結合される。他の先行技術のＤＬＬは、デジタル遅延線またはタップ付遅延線を使用する。共通に所有される米国特許番号第５，７９６，６７３号および第６，０８７，８６８号はこのようなＤＬＬを説明する。
【０００３】
位相検出器１０４は、ＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢとの間の位相差に応じて、位相制御信号（ＵＰ、ＤＯＷＮ）を発生させる。ＤＯＷＮ信号は各々のＣＬＫ＿ＲＥＦの立上り端縁で論理「１」にセットされ、ＵＰ信号は各々のＣＬＫ＿ＦＢの立上り端縁で論理「１」にセットされる。ＵＰおよびＤＯＷＮ信号はどちらも、それら２つの信号の第２の立上り端縁が受取られると論理「０」にリセットされる。したがって、ＣＬＫ＿ＲＥＦの立上り端縁がＣＬＫ＿ＦＢの立上り端縁より先に検出されるとき、ＤＯＷＮ信号は論理「０」に遷移して、ＣＬＫ＿ＦＢの次の立上り端縁が検出されるまで電圧制御遅延線（ＶＣＤＬ）１０２における遅延を減少させる。代替的に、ＣＬＫ＿ＦＢの立上り端縁がＣＬＫ＿ＲＥＦの立上り端縁より先に検出される場合には、ＵＰ信号はアサートされて（論理「１」）、ＣＬＫ＿ＲＥＦの次の立上り端縁が検出されるまで遅延を増加させる。
【０００４】
位相検出器１０４の位相制御信号（ＵＰ／ＤＯＷＮ）は電荷ポンプ１０５およびループフィルタ１０６によって統合されて、ＶＣＤＬ１１０に可変バイアス電圧ＶCTRL１１０を与える。バイアス電圧ＶCTRLは、ＣＬＫ＿ＦＢをＣＬＫ＿ＲＥＦと同期させるために、ＶＣＤＬ１０２によってＣＬＫ＿ＲＥＦに付加されるべき遅延を選択する。
【０００５】
位相検出器１００はレベルセンシティブ型または端縁トリガ型であってもよい。典型的には、レベルセンシティブ型位相検出器は誤ったロッキングの影響を受けやすいので、端縁トリガ型位相検出器が使用される。しかしながら、クロックは自走（free running）であり、リセット後にどのクロック端縁が最初に発生するかということはわからない。したがって、位相検出器への入力信号間の初期位相の関係に左右される。（つまり、システムリセットまたは電源投入後にＣＬＫ＿ＲＥＦの立上り端縁が最初に発生するか、それともＣＬＫ＿ＦＢの立上り端縁が最初に発生するかに左右される）遅延が減少（増加）されるべきであるときにＵＰ（ＤＯＷＮ）信号が最初にトリガされ得るので、端縁トリガ型位相検出器を有するＤＬＬは決してロックを達成しないであろう。
【０００６】
図２は、先行技術の端縁トリガ型位相検出器１０４の概略図である。位相検出器１０４は、ＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢとの間の位相差を検出し、遅延を増加または減少させるためにその位相差に応じてＵＰ、ＤＯＷＮ信号を論理「１」にセットする。位相検出器１０４は、２つの立上り端縁トリガ型Ｄタイプフリップフロップ（ＤＦＦ）２０１、２０３およびリセット回路２１０を含む。各々のＤＦＦ２０１、２０３の入力はＶDDに結合され、各々のＤＦＦ２０１、２０３のそれぞれの非同期リセット入力はリセット回路２１０の出力（ＲＳＴｂ）に結合される。リセット回路２１０は、ＲＥＳＥＴｂ信号が論理「０」にあるとき、またはＵＰおよびＤＯＷＮ信号が両方とも論理「１」にあるときに、ＲＳＴｂ信号上で論理「０」を発生させて、ＤＦＦ２０１、２０３をリセットする。
【０００７】
各々のＤＦＦのクロック入力は、入力信号（ＣＬＫ＿ＲＥＦ、ＣＬＫ＿ＦＢ）のそれぞれ１つに結合され、ＤＦＦ２０１のクロック入力はＣＬＫ＿ＲＥＦに結合され、ＤＦＦ２０３のクロック入力はＣＬＫ＿ＦＢに結合される。各々のＤＦＦ２０１、２０３の出力は電荷ポンプ１０５（図１）のそれぞれのＵＰ／ＤＯＷＮ入力に結合されて、クロック間で検出される位相差に基づいてＶＣＤＬ１０２の遅延を増加または減少させる。
【０００８】
ＣＬＫ＿ＲＥＦの立上り端縁（論理「０」から論理「１」への遷移）がＣＬＫ＿ＦＢの立上り端縁より先に検出される場合、遅延は減少される。たとえば、ＣＬＫ＿ＲＥＦの立上り端縁がＣＬＫ＿ＦＢの立上り端縁より先に発生する場合、ＤＯＷＮ信号は遅延を減少させるようにアサートされる（つまり、ＤＦＦ２０１の出力は論理「１」に変化する）。ＤＯＷＮ信号が論理「１」にある間、電荷ポンプおよびループフィルタはＶＣＤＬ１０２における遅延を減少させる。ＤＯＷＮ信号は、ＣＬＫ＿ＦＢの後続の立上り端縁がＤＦＦ２０３をクロックしてＤＦＦ２０３の出力におけるＵＰ信号が論理「０」から論理「１」へ遷移するまで、論理「１」に留まる。ＵＰおよびＤＯＷＮ信号が両方とも論理「１」になると、リセット回路２１０はＲＳＴｂ信号上で論理「０」パルスを発生させる。ＤＦＦ２０１、２０３の非同期リセット入力に結合されるＲＳＴｂ信号上の論理「０」パルスはＤＦＦ２０１、２０３をリセットし、ＵＰおよびＤＯＷＮ信号は論理「０」にリセットされる。
【０００９】
ＣＬＫ＿ＦＢの立上り端縁がＣＬＫ＿ＲＥＦの立上り端縁より先に検出される場合、遅延は増加され、ＵＰ信号は論理「０」から論理「１」へ遷移する。ＵＰ信号が論理「１」にある間、電荷ポンプおよびループフィルタは遅延線を介して遅延を増加させる。ＵＰ信号は、ＣＬＫ＿ＲＥＦの立上り端縁がＤＦＦ２０３をクロックしてＤＯＷＮ信号が論理「１」に遷移するまで、論理「１」に保持される。ＵＰおよびＤＯＷＮ信号が両方とも（論理「１」で）アサートされると、リセット回路２１０はＲＳＴｂ信号上で論理「０」パルスを発生させ、ＤＦＦ２０１、２０３はリセットされる。ＤＦＦ２０１、２０３がリセットされた後、ＤＦＦの出力におけるＵＰおよびＤＯＷＮ信号は論理「０」にリセットされる。
【００１０】
電源投入またはシステムリセットの後、電圧制御遅延線は典型的には最小の遅延にセットされる。リセットまたは電源投入後、ＣＬＫ＿ＲＥＦ信号の立上り端縁がＣＬＫ＿ＦＢ信号の立上り端縁より先に発生する場合、位相検出器１０４は遅延を減少させるようにＤＯＷＮ信号を論理「１」にセットすることになる。しかしながら、遅延は既に許容される最小値である。したがって、すべての後続の位相検出器サイクルはＤＬＬの遅延を減少させようとし続け、ＤＬＬは決してロックを達成しないことになる。
【００１１】
図３は、リセット後のクロック端縁の順序付け問題を示すタイミング図である。ロックの達成に関する問題は、ＣＬＫ＿ＲＥＦの立上り端縁がＣＬＫ＿ＦＢの立上り端縁より先に発生するときに生じる。示される例では、ＣＬＫ＿ＲＥＦの立上り端縁はＣＬＫ＿ＦＢの立下り端縁と同時に発生する。しかしながら、位相差は変化し得るものであり、両方の立上り端縁が同時に発生することさえあり得る。図３は、図２に示される回路に関連づけて記載される。リセットの間、ＲＥＳＥＴｂ信号は論理「０」に保持され、電圧制御遅延線における遅延は最小の遅延（１単位の遅延セル）にセットされる。信号ＵＰおよびＤＯＷＮも両方とも論理「０」に保持される。なぜなら、ＤＦＦ２０１、２０３はＲＥＳＥＴｂ信号上の論理「０」によってリセットを保持されるからである。
【００１２】
時間２００において、ＲＥＳＥＴｂ信号は論理「０」から論理「１」へ遷移する。示されるように、リセットの後、ＣＬＫ＿ＲＥＦの立上り端縁が発生し、それに続いて、ＣＬＫ＿ＦＢの立上り端縁が発生する。
【００１３】
時間２０２において、ＣＬＫ＿ＲＥＦ信号上の第１の立上り端縁（論理「０」から論理「１」へ）はＤＦＦ２０１をセットし、ＤＯＷＮ信号（ＤＦＦ２０１の出力）が論理「１」にセットされる。ＤＯＷＮ信号が論理「１」にある間、遅延線における遅延は減少される。しかしながら、ＤＬＬの遅延は既に、ＲＥＳＥＴｂが論理「０」にあった間に設定された最小値になっている。したがって、ＤＯＷＮ信号上の論理「１」はＶＣＤＬの遅延に何の影響も与えない。
【００１４】
時間２０４において、ＣＬＫ＿ＦＢ信号上で検出された立上り端縁はＤＦＦ２０３をセットし、その結果、ＵＰ信号（ＤＦＦ２０３の出力）を論理「１」にセットする。ＵＰ信号およびＤＯＷＮ信号が両方とも論理「１」になると、リセット回路２１０はＲＳＴｂ信号上で論理「０」パルスを発生させて、時間２０６においてＤＦＦ２０１、２０３をリセットし、また、ＵＰおよびＤＯＷＮ信号を論理「０」にリセットする。
【００１５】
このシーケンスは、時間２０８においてＣＬＫ＿ＲＥＦの次の立上り端縁から始まって繰返され、ＣＬＫ＿ＲＥＦおよびＣＬＫ＿ＦＢの各々の後続の立上り端縁の間続く。遅延は最小の遅延に留まったままであり、したがって、ＤＬＬは決してロックを達成しない。
【発明の概要】
【課題を解決するための手段】
【００１６】
発明の概要
リセット後に位相検出器へのクロック信号の適切な順序付けを確実にする、遅延ロックループにおける初期化回路が提示される。遅延ロックループは、フィードバッククロックを発生させるために、遅延を基準クロックに与える遅延回路を含む。遅延回路は遅延範囲を有する。遅延ロックループにおける位相検出器は、遅延回路の遅延を変化させるために、基準クロックおよびフィードバッククロックの位相を比較する。リセットの後、初期化回路は、基準クロックおよびフィードバッククロックのうちの１つを受取った後に位相検出器が遅延範囲の第１の端部から離れる方向に遅延を最初に変化させることを確実にし、基準クロックおよびフィードバッククロックのうちの一方を受取ることに続いて基準クロックおよびフィードバッククロックのうちの他方を受取った後にのみ、第１の端部に向かう逆方向への遅延の変化をイネーブルする。
【００１７】
遅延範囲の第１の端部は最小の遅延であってもよく、第１の端部から離れる方向は遅延を増加させ、第１の端部に向かう逆方向は遅延を減少させる。初期化回路は、基準クロックを受取った後に遅延を増加させ、基準クロックに続いてフィードバッククロックを受取った後にのみ遅延の減少をイネーブルする。初期化回路は第１のラッチおよび第２のラッチを含んでもよく、第２のラッチの入力は第１のラッチの出力に結合される。第１のラッチは基準クロックに応答し、基準クロックの第１の端縁を検出して、第１の端部から離れる方向への遅延の変化をイネーブルする。第２のラッチはフィードバッククロックに応答し、基準クロックの第１の端縁が第１のラッチによって検出された後にフィードバッククロックの端縁を検出して、逆方向への遅延の変化をイネーブルする。
【００１８】
代替的な実施例では、２つのラッチを初期化回路に加えることによって、クロックが安定化することを可能にするために、さらなる遅延が加えられてもよい。第３のラッチの入力は第１のラッチの出力に結合され、第４のラッチの入力は第３のラッチの出力に結合される。第３のラッチは基準クロックの次の端縁を検出して、少なくとも１つの基準クロック周期の間に第１の方向に位相検出回路をイネーブルすることを遅らせる。第４のラッチはフィードバッククロックの次の端縁を検出して、少なくとも１つのフィードバッククロック周期の間に他の方向への位相検出器の調整をイネーブルすることを遅らせる。
【００１９】
基準クロックの第１の端縁は立上り端縁であってもよく、フィードバッククロックの端縁は立上り端縁である。
【００２０】
代替的な実施例では、初期化回路は第１のラッチおよび第２のラッチを含んでもよい。第１のラッチはフィードバッククロックに応答し、フィードバッククロックの第１の端縁を検出して、第１の端部から離れる方向への遅延の変化をイネーブルする。第２のラッチは基準クロックに応答し、フィードバッククロックの第１の端縁が第１のラッチによって検出された後に基準クロックの端縁を検出して、逆方向への遅延の変化をイネーブルする。第２のラッチの入力は第１のラッチの出力に結合される。
【００２１】
位相検出器は、基準クロックに応答して第１の位相制御信号を発生させるラッチを含んでもよく、フィードバッククロックに応答して第２の位相制御信号を発生させる別のラッチを含んでもよい。
【００２２】
この発明の前述および他の目的、特徴、および利点は、同様の参照符号が異なる図面全体を通して同一の部品を指す添付の図面に示される、この発明の好ましい実施例の以下のより特定的な記載から明らかであろう。図面は必ずしも一定の比例に応じているわけではなく、この発明の原理を示す際に強調されている。
【図面の簡単な説明】
【００２３】
【図１】典型的な先行技術の遅延ロックループ（ＤＬＬ）のブロック図である。
【図２】典型的な先行技術の位相検出器の概略図である。
【図３】リセット後のクロック端縁順序付け問題を示すタイミング図である。
【図４】この発明の原理に従う、位相検出器初期化回路を含む端縁トリガ型位相検出回路の概略図である。
【図５】図４に示されるリセット回路の実施例の回路図である。
【図６】図４および図５に示される回路の動作を示すタイミング図である。
【図７】リセット後にフィードバッククロックの立上り端縁が基準クロックの立上り端縁より先に発生するときの、図４に示される回路の動作を示すタイミング図である。
【図８】リセット時に遅延が最大値にリセットされるＤＬＬにおいて使用される、図４に示される位相検出回路の代替的な実施例の概略図である。
【図９】位相検出器初期化回路の代替的な実施例の概略図である。
【図１０】位相検出器初期化回路のさらに別の実施例である。
【図１１】基準クロックの立上り端縁がフィードバッククロックの立上り端縁より先に発生するときの、図９の回路の動作を示すタイミング図である。
【発明を実施するための形態】
【００２４】
発明の詳細な説明
以下に、この発明の好ましい実施例について説明する。
【００２５】
図４は、この発明の原理に従う、位相検出器初期化回路４１０を含む端縁トリガ型位相検出回路４００の概略図である。位相検出回路４００は、図１の位相検出器１０４に代わるものであって、新規のＤＬＬをもたらす。位相検出回路４００は、基準クロック（ＣＬＫ＿ＲＥＦ）信号とフィードバッククロック（ＣＬＫ＿ＦＢ）信号との間の位相差を検出する位相検出器４１２を含む。位相検出器４１２の出力（ＵＰ、ＤＯＷＮ）は、図１に示される位相検出器１０４に関連して記載したように、電荷ポンプのそれぞれのＵＰ／ＤＯＷＮ入力に結合されて、クロック間で検出された位相差に基づいて基準クロックの遅延を増加または減少させる。
【００２６】
遅延の範囲は最小値から最大値までであり得る。電圧制御遅延線では、制御電圧は許容される値の範囲を有する。その範囲の一端はＶＣＤＬのための最小遅延値に対応し、その範囲の他端はＶＣＤＬのための最大遅延値に対応する。ＶＣＤＬの動作は当該技術分野において十分に理解されており、さらに論じられることはない。デジタル遅延線を使用する他のＤＬＬは、デジタル遅延線における１単位の遅延に通常等しい最小遅延値、およびデジタル遅延線における単位遅延の数に通常等しい最大遅延値を有する。示される実施例では、ＤＬＬの遅延はリセット時に最小値にリセットされる。ノードＡおよびノードＢにおいて位相検出器４１２に結合される位相検出器初期化回路４１０は、リセット後のクロック端縁の検出を正確に順序付けることを確実にする。
【００２７】
正確な順序付けを確実なものにするために、位相検出器初期化回路４１０は、リセット後にＣＬＫ＿ＲＥＦの第１の立上り端縁が検出されるまで位相検出器４１２の動作をディスエーブルする。位相検出器初期化回路４１０がＣＬＫ＿ＲＥＦの第１の立上り端縁を検出した後、位相検出器４１２の状態はＤＬＬの遅延の増加を可能にするようにセットされる。位相検出器初期化回路４１０は、さらに、次のＣＬＫ＿ＦＢの立上り端縁まで位相検出器４１２による遅延の減少をイネーブルすることを遅らせることによって、クロック間の初期位相差がない場合であっても、システムまたは電源投入のリセット後に遅延が必ず増加されるようにする。遅延の最初の増加の後、位相検出器４１２は、図２および図３に関連して説明した先行技術の位相検出器と関連づけて上に記載したように動作する。リセット後にＣＬＫ＿ＲＥＦの立上り端縁を最初に検出し、かつ位相検出をイネーブルするより先にＣＬＫ＿ＦＢの第１の立上り端縁の検出を遅らせることによって、遅延はリセット後に常に増加される。リセット後に常に自動的に遅延を増加させることによって、図２および図３に関連して記載した先行技術の位相検出器におけるようなロックのない状態に直面することは決してない。
【００２８】
位相検出器初期化回路４１０は、２つのＤＦＦ４０４、４０３を含む。ＤＦＦ４０４はリセット後にＣＬＫ＿ＲＥＦの第１の立上り端縁を検出し、ノードＡを論理「１」にセットすることによって遅延の増加をイネーブルする。ＤＦＦ４０３は、ＣＬＫ＿ＦＢの次の立上り端縁をむかえるまでノードＢを論理「０」に保持することによって、遅延の減少をイネーブルすることを遅らせる。
【００２９】
位相検出回路４０２は２つのＤＦＦ４０１、４０２およびリセット回路４１６を含む。ＤＦＦ４０４の出力（ノードＡ）はＤＦＦ４０２のＤ入力に結合され、ＤＦＦ４０３の出力（ノードＢ）はＤＦＦ４０１のＤ入力に結合される。各々のＤＦＦ４０１、４０２のそれぞれの非同期リセット入力は、リセット回路４１６の出力（ＲＳＴｂ）に結合される。ＲＳＴｂ信号は、ＲＥＳＥＴｂ信号が論理「０」に保持される間、またはＵＰおよびＤＯＷＮ信号が両方とも論理「１」にある間、リセット中にＤＦＦ４０１、４０２をリセットするように、論理「０」にセットされる。
【００３０】
各々のＤＦＦ４０１、４０２のクロック入力は、入力クロック信号（ＣＬＫ＿ＲＥＦ、ＣＬＫ＿ＦＢ）のうちのそれぞれ１つに結合され、ＤＦＦ４０１のクロック入力はＣＬＫ＿ＲＥＦに結合され、ＤＦＦ４０２のクロック入力はＣＬＫ＿ＦＢに結合される。各々のＤＦＦ４０１、４０２の出力は、電荷ポンプのそれぞれのＵＰ／ＤＯＷＮ入力に結合されて、クロック間で検出された位相差に基づいて遅延を増加または減少させる。
【００３１】
図５は、図４に示されるリセット回路４１６の一実施例の回路図である。リセット回路４１６は複数のインバータ２１５、２１３、２１２、２１７、ＮＡＮＤゲート２１６、およびＡＮＤ−ＯＲインバータ２１１を含む。リセット回路の動作を表す真理表が以下の表１に示される。
【００３２】
【表１】
2010193493.tif 000003
【００３３】
リセット中に、インバータ２１７の入力において、ＲＥＳＥＴｂ信号は論理「０」にセットされ、ＲＳＴｂ信号は論理「０」にセットされる。ＡＮＤ−ＯＲインバータ２１１の入力の１つに結合されるインバータ２１７の出力における論理「１」は、ＲＳＴｂ信号上に論理「０」をもたらす。
【００３４】
位相検出器回路４１２のＵＰおよびＤＯＷＮ出力が両方とも論理「１」に遷移するとき、ＲＳＴｂ信号はインバータ２１２、２１３、２１４を介する伝搬遅延に等しい長さの時間の間、論理「０」にセットされる。インバータ２１２の出力は、ＤＯＷＮおよびＵＰ信号の両方がＮＡＮＤゲート２１６の入力において論理「１」に遷移するより前は、論理「１」である。ＮＡＮＤゲート２１６の両方の入力が論理「１」になると、ＮＡＮＤゲート２１６の出力は論理「０」に遷移する。インバータ２１５の入力における論理「０」は、ＡＮＤ−ＯＲインバータ２１１の入力に結合されるインバータ２１５の出力において論理「１」をもたらす。ＡＮＤ−ＯＲインバータ２１１の両方の入力が論理「１」になると、ＲＳＴｂ信号は論理「０」に遷移する。ＲＳＴｂ信号が論理「１」に戻るのは、インバータ２１４の入力上の論理「１」がインバータ２１３、２１２を介して伝搬し、その結果、インバータ２１２の出力に結合されるＡＮＤ−ＯＲインバータ２１１の入力上に論理「０」をもたらした後である。これは、ＲＳＴｂ信号上に論理「０」パルスをもたらす。
【００３５】
図４および図５に示される回路の動作を、図６および図７に示されるタイミング図に関連して説明する。図６は、リセット後に基準クロックの立上り端縁がフィードバッククロックの立上り端縁より先に発生する場合を示し、図７は、リセット後にフィードバッククロックの立上り端縁が基準クロックの立上り端縁より先に発生する場合を示す。
【００３６】
図６は、図４および図５に示される回路の動作を図示するタイミング図である。
ＤＦＦ４０３、４０４の出力は、ノードＢおよびＡにおいてＤＦＦ４０１、４０２のそれぞれのＤ入力に結合される。図６における時間５００より前には、リセットの間、ＲＥＳＥＴｂ信号は論理「０」に保持され、電圧制御遅延線における遅延は最小の遅延にセットされる。広範な周波数帯域のＤＬＬにおいては、遅延線の最小の遅延はＣＬＫ＿ＲＥＦの周期より大きくてもよい。ＲＥＳＥＴｂ信号およびＲＳＴｂ信号が論理「０」にあり、ＤＦＦ４０１、４０２、４０３のそれぞれのＤ入力上が論理「０」である間は、ＣＬＫ＿ＦＢ信号またはＣＬＫ＿ＲＥＦ信号上の立上り端縁は出力信号（ＵＰ、ＤＯＷＮ）に何の影響も与えない。
【００３７】
ＲＳＴｂはＤＦＦ４０１、４０２のそれぞれの非同期リセット入力に結合され、ＲＥＳＥＴｂはＤＦＦ４０３、４０４のそれぞれの非同期リセット入力に結合される。ノードＡおよびＢは論理「０」信号に保持される。なぜなら、ＤＦＦ４０３、４０４はＲＥＳＥＴｂ信号によってリセットを保持されるからである。ＤＦＦ４０１、４０２の出力におけるＵＰおよびＤＯＷＮ信号も両方とも論理「０」に保持される。なぜなら、図５に関連して記載したように、ＲＥＳＥＴｂが論理「０」にある間、リセット回路４１０によって出力されるＲＳＴＢ信号は論理「０」に保持されるからである。
【００３８】
リセットサイクルの終わりに、時間５００において、ＲＥＳＥＴｂ信号は論理「１」に遷移して、ＤＦＦ４０４、４０３が状態を変化させることを可能にする。リセットの後、ＣＬＫ＿ＲＥＦの第１の立上り端縁（論理「０」から論理「１」への遷移）は、ＣＬＫ＿ＦＢ信号の第１の立上り端縁より先に発生する。
【００３９】
時間５０２において、ＣＬＫ＿ＲＥＦ信号上の第１の立上り端縁はＤＦＦ４０４をセットし、ノードＡにおける信号（ＤＦＦ４０４の出力）は論理「０」から論理「１」へ遷移する。ノードＡ上の論理「１」は、ＣＬＫ＿ＦＢの次の立上り端縁が検出された後に遅延を増加させるように、ＤＦＦ４０２がＵＰ信号をセットすることを可能にする。
【００４０】
時間５０４において、ＣＬＫ＿ＦＢの第１の立上り端縁はＤＦＦ４０２をセットし、ＵＰ信号（ＤＦＦ４０２の出力）は論理「０」から論理「１」へ遷移する。ＣＬＫ＿ＦＢの第１の立上り端縁はさらにＤＦＦ４０３をセットし、ノードＢにおける信号（ＤＦＦ４０３の出力）は論理「０」から論理「１」へ遷移して、遅延がＣＬＫ＿ＲＥＦの次の立上り端縁上で減少することを可能にする。ＵＰ信号が論理「１」にある間、遅延は増加する。
【００４１】
位相検出器初期化回路４１０におけるＤＦＦ４０３は、たとえ信号（ＣＬＫ＿ＲＥＦおよびＣＬＫ＿ＦＢ）間に初期位相差がないとしても、リセット後に常に遅延が増加することを確実なものにする。ＤＯＷＮ信号がＤＦＦ４０１によって論理「１」にセットされるより前にＵＰ信号が論理「１」に保持される時間は、ＣＬＫ＿ＦＢとＣＬＫ＿ＲＥＦとの間の初期位相差に依存する。
【００４２】
時間５０５において、ＤＦＦ４０１のＤ入力において論理「１」であると、ＣＬＫ＿ＲＥＦの立上り端縁はＤＦＦ４０１の出力において論理「１」をラッチする。ＤＦＦ４０１、４０２の両方の出力（ＤＯＷＮ、ＵＰ）が論理「１」になると、リセット回路４１６によって論理「０」パルスがＲＳＴｂ信号上で発生されて、ＤＦＦ４０１、４０２をリセットする。時間５０６において、ＤＦＦ４０１、４０２は両方リセットされ、両方の出力（ＤＯＷＮ、ＵＰ）は論理「０」にリセットされる。ＤＦＦ４０３、４０４はリセットされない。代わりに、ＤＦＦ４０３、４０４は、次のリセットが検出されるまで、ノードＡ、Ｂにおけるそれぞれの出力上で論理「１」であるセット状態に留まる。
【００４３】
したがって、遅延の最初の増加の後、位相検出器４１２は位相制御信号（ＵＰ／ＤＯＷＮ）の発生を制御して、ロックが達成されるまで遅延をさらに増加または減少させる。位相検出器４１２は、時間５１２においてＤＬＬがロック状態になるまで、時間５０８および時間５１０において示されるように、さらなるＵＰ信号の遷移を発生させることによって遅延を増加させ続ける。位相検出器４１２は、ＣＬＫ＿ＲＥＦ信号とＣＬＫ＿ＦＢ信号との間の位相差を絶えず監視し、ＵＰ／ＤＯＷＮ信号を適切にセットすることによって遅延を調整して、ロックを達成する。
【００４４】
図７は、リセット後にフィードバッククロックの第１の立上り端縁が基準クロックの第１の立上り端縁より先に発生するときの、図４に示される回路の動作を図示するタイミング図である。
【００４５】
時間７００において、ＲＥＳＥＴｂ信号は論理「０」から論理「１」へ遷移する。時間７０１において、ＣＬＫ＿ＦＢの立上り端縁はＤＦＦ４０３、４０２によって無視される。なぜなら、ＣＬＫ＿ＲＥＦの第１の立上り端縁がＤＦＦ４０４によってまだ検出されていないからである。
【００４６】
時間７０２において、ＣＬＫ＿ＲＥＦ上の第１の立上り端縁はＤＦＦ４０４をセットし、ノードＡは論理「０」から論理「１」へ遷移する。
【００４７】
時間７０３において、ＣＬＫ＿ＦＢ信号の次の立上り端縁はＤＦＦ４０２をセットし、ＵＰ信号（ＤＦＦ４０２の出力）は論理「０」から論理「１」へ遷移する。ＣＬＫ＿ＦＢ信号のその立上り端縁はさらにＤＦＦ４０３をセットし、ノードＢは論理「０」から論理「１」へ遷移する。
【００４８】
時間７０４において、ノードＢ（ＤＦＦ４０１のＤ入力）上で論理「１」であると、ＣＬＫ＿ＲＥＦの立上り端縁はＤＦＦ４０１の出力において論理「１」をラッチする。ＤＦＦ４０１、４０２の両方の出力（ＤＯＷＮ、ＵＰ）が論理「１」になると、リセット回路４１６によって論理「０」パルスがＲＳＴｂ信号上で発生されて、ＤＦＦ４０１、４０２をリセットし、両方の出力（ＤＯＷＮ、ＵＰ）は論理「０」にセットされる。
【００４９】
遅延を最初に増加させるようにＵＰ信号が論理「１」に最初に遷移した後、位相検出器４１２は出力信号（ＵＰ／ＤＯＷＮ）の発生を制御して、ロックが達成されるまで遅延をさらに増加または減少させる。位相検出回路は、時間７０５に示されるようにＵＰ信号を論理「１」にセットすることによって、遅延を増加させ続ける。
【００５０】
図８は、リセット時に遅延が最大値にリセットされるＤＬＬにおいて使用される、図４に示した位相検出回路８００の代替的な実施例の概略図である。ノードＡおよびノードＢにおいて位相検出器４１２に結合される位相検出器初期化回路８０６は、リセット後のクロック端縁の検出を正確に順序付けることを確実にする。
【００５１】
正確な順序付けを確実なものにするために、位相検出器初期化回路８０６は、リセット後にＣＬＫ＿ＦＢの第１の立上り端縁が検出されるまで、位相検出器４１２の動作をディスエーブルする。位相検出器初期化回路８０６がＣＬＫ＿ＦＢの第１の立上り端縁を検出した後、位相検出器４１２の状態はＤＬＬの遅延の減少を可能にするようにセットされる。位相検出器初期化回路８０６は、さらに、次のＣＬＫ＿ＲＥＦの立上り端縁まで位相検出器４１２による遅延の増加をイネーブルすることを遅らせて、クロック間の初期位相差がないときでさえ、システムまたは電源投入のリセット後に遅延が常に減少されることを確実にする。遅延の最初の減少の後、位相検出器４１２は、図２および図３に関連して説明した先行技術の位相検出器と関連づけて上に記載したように動作する。リセット後にＣＬＫ＿ＦＢの立上り端縁を最初に検出し、かつ位相検出をイネーブルするより先にＣＬＫ＿ＲＥＦの第１の立上り端縁の検出を遅らせることによって、遅延はリセット後に常に減少される。リセット後に常に自動的に遅延を減少させることによって、図２および図３に関連して記載した先行技術の位相検出器におけるようなロックのない状態に直面することは決してない。
【００５２】
位相検出器初期化回路８０６は、２つのＤＦＦ８０２、８０４を含む。ＤＦＦ８０２はリセット後にＣＬＫ＿ＦＢの第１の立上り端縁を検出し、ノードＡを論理「１」にセットすることによって遅延の減少をイネーブルする。ＤＦＦ８０４は、ＣＬＫ＿ＲＥＦの次の立上り端縁をむかえるまでノードＢを論理「０」に保持することによって、遅延の増加をイネーブルすることを遅らせる。
【００５３】
位相検出回路４０２は、２つのＤＦＦ４０１、４０２およびリセット回路４１６を含む。ＤＦＦ８０２の出力（ノードＡ）はＤＦＦ４０１のＤ入力に結合され、ＤＦＦ８０４の出力（ノードＢ）はＤＦＦ４０２のＤ入力に結合される。各々のＤＦＦ４０１、４０２のそれぞれの非同期リセット入力は、リセット回路４１６の出力（ＲＳＴｂ）に結合される。ＲＳＴｂ信号は、ＲＥＳＥＴｂ信号が論理「０」に保持される間、またはＵＰおよびＤＯＷＮ信号が両方とも論理「１」にある間、リセット中にＤＦＦ４０１、４０２をリセットするように、論理「０」にセットされる。
【００５４】
各々のＤＦＦ４０１、４０２のクロック入力は、入力クロック信号（ＣＬＫ＿ＲＥＦ、ＣＬＫ＿ＦＢ）のうちのそれぞれ１つに結合され、ＤＦＦ４０１のクロック入力はＣＬＫ＿ＲＥＦに結合され、ＤＦＦ４０２のクロック入力はＣＬＫ＿ＦＢに結合される。各々のＤＦＦ４０１、４０２の出力は、電荷ポンプのそれぞれのＵＰ／ＤＯＷＮ入力に結合されて、クロック間で検出された位相差に基づいて遅延を増加または減少させる。
【００５５】
図９は、位相検出器初期化回路の代替的な実施例の概略図である。この実施例では、リセット後にＣＬＫ＿ＲＥＦの第１の立上り端縁を検出する、ＤＦＦ６０４のデータ入力および非同期リセット入力に結合される信号が、図４に示される実施例とは異なる。ＤＦＦ６０４へのデータ入力はＶｄｄではなくＲＥＳＥＴｂ信号に結合され、非同期リセット入力はＲＥＳＥＴｂではなくＶｄｄに結合される。ＤＦＦ６０４は、ＲＥＳＥＴｂが論理「０」にあるときに、ＣＬＫ＿ＲＥＦの第１の立上り端縁の後リセットされる。ＤＦＦ６０４は、ＲＥＳＥＴｂが論理「０」から論理「１」へ遷移した後、ＣＬＫ＿ＲＥＦの第１の立上り端縁後に、ノードＡ上の論理「１」でセットされる。ＤＦＦ６０４がＣＬＫ＿ＲＥＦの第１の立上り端縁を検出した後は、この回路の動作は図４に示した実施例に関連して記載した動作と同様である。
【００５６】
図１０は、位相検出器初期化回路のさらに別の実施例である。クロックがリセット後または電源投入時に安定化することを可能にするために、図４に関連して記載した位相検出器初期化回路に追加のＤＦＦを加えることができ、その結果、位相検出回路をイネーブルするより先に２つ以上の立上り端縁がＣＬＫ＿ＲＥＦ上で検出されるようになる。追加のＤＦＦ７０６はＤＦＦ７０４に結合される。ＣＬＫ＿ＲＥＦは、ＤＦＦ７０６のクロック入力にも結合される。したがって、論理「０」から論理「１」へのノードＡの遷移は、ＣＬＫ＿ＲＥＦの第２の立上り端縁がＤＦＦ７０４によって検出された後、発生する。この追加の遅延（ＣＬＫ＿ＲＥＦの１周期）は、回路がリセットされた後にクロック（ＣＬＫ＿ＲＥＦおよびＣＬＫ＿ＦＢ）が安定化することを可能にする。位相検出回路をイネーブルするより先に検出されるＣＬＫ＿ＲＥＦの立上り端縁の数をさらに増加させるために、いかなる所望の数の段が加えられてもよいことを当業者は認識するであろう。
【００５７】
追加のＤＦＦ７０５もＤＦＦ７０５とＤＦＦ７０１との間に結合される。ＤＦＦ７０５のクロック入力はＣＬＫ＿ＦＢ信号に結合され、非同期リセット入力はＲＥＳＥＴｂ信号に結合される。ＤＦＦ７０５の出力はＤＦＦ７０３の入力に結合される。追加のＤＦＦ７０５はＤＯＷＮ信号の論理「０」から論理「１」への遷移を遅らせ、したがって、遅延を増加させるようにＵＰ信号が論理「１」に最初にセットされる時間を増加させる。ＵＰ信号が論理「１」に保持される時間をさらに増加させるために、いかなる所望の数の段が加えられてもよいことを当業者は認識するであろう。
【００５８】
図１１は、図１０の回路の動作を図示するタイミング図である。ＤＦＦ７０３、７０４の出力は、ノードＡおよびＢにおいてＤＦＦ４０１、４０２のそれぞれの入力に結合される。時間９００より前は、リセットの間、ＲＥＳＥＴｂ信号は論理「０」に保持され、遅延は最小の遅延にセットされる。ＲＥＳＥＴｂ信号およびＲＳＴｂ信号がＤＦＦ４０１、４０２、４０３、７０４、７０５、７０６のそれぞれのＤ入力上で論理「０」にある間は、ＣＬＫ＿ＦＢ信号またはＣＬＫ＿ＲＥＦ信号上の立上り端縁は出力信号（ＵＰ、ＤＯＷＮ）に何の影響も与えない。
【００５９】
時間９００において、ＲＥＳＥＴｂ信号は論理「１」に遷移して、ＤＦＦが状態を変化させることを可能にする。
【００６０】
時間９０１において、ＣＬＫ＿ＲＥＦ上の第１の立上り端縁はＤＦＦ７０６をセットし、ＤＦＦ７０６の出力は論理「０」から論理「１」へ遷移する。
【００６１】
時間９０２において、ＣＬＫ＿ＲＥＦ上の第２の立上り端縁はＤＦＦ７０４をセットし、ノードＡ（ＤＦＦ４０４の出力）は論理「０」から論理「１」へ遷移する。ノードＡ上の論理「１」は、位相検出回路４１２におけるＤＦＦ４０２を介した遅延の増加をイネーブルする。
【００６２】
時間９０３において、ＣＬＫ＿ＦＢ信号の後続の立上り端縁はＤＦＦ４０２をセットし、ＵＰ信号（ＤＦＦ４０２の出力）は論理「０」から論理「１」へ遷移する。ＣＬＫ＿ＦＢ信号の後続の立上り端縁は、さらに、ＤＦＦ７０５をセットする。
【００６３】
時間９０４において、ＣＬＫ＿ＦＢ信号の次の立上り端縁はＤＦＦ７０３をセットし、ノードＢにおける信号（ＤＦＦ４０３の出力）は論理「０」から論理「１」へ遷移する。ＵＰ信号が論理「１」にある間、遅延は増加される。
【００６４】
時間９０５において、ＤＦＦ４０１の入力において論理「１」であると、ＣＬＫ＿ＲＥＦの次の立上り端縁はＤＦＦ４０１の出力において論理「１」をラッチする。ＤＦＦ４０１、４０２の両方の出力（ＤＯＷＮ、ＵＰ）が論理「１」になると、リセット回路４１６によって論理「０」パルスがＲＳＴｂ信号上で発生されて、ＤＦＦ４０１、４０２をリセットし、両方の出力（ＤＯＷＮ、ＵＰ）は論理「０」にセットされる。
【００６５】
代替的な実施例では、遅延線はリセット時に最大の遅延（電圧制御遅延線における全単位セルの合計遅延）にセットされることができ、位相検出器は遅延を自動的に減少させるように構成され得る。さらに、この発明は立上り端縁トリガ型フリップフロップを使用して記載されてきたが、立下り端縁トリガ型ＤＦＦも使用され得る。さらに、この発明は電圧制御遅延線を使用して記載されてきたが、デジタルまたはタップ付遅延線も使用され得る。
【００６６】
この発明はその好ましい実施例を参照して特に示され、記載されてきたが、特許請求の範囲によって包含されるこの発明の範囲から逸脱することなく、形状および詳細においてさまざまな変更がなされ得ることが当業者によって理解されるであろう。
【符号の説明】
【００６７】
１０４  位相検出器、２１１，２１２，２１３，２１４，２１５，２１７  インバータ、２１６  ゲート、４００  端縁トリガ型位相検出回路、４０２，８００  位相検出回路、４１０  位相検出器初期化回路、４１２  位相検出器回路、４１６  リセット回路、８０６  位相検出器初期化回路。
【図１】
2010193493.tif 000004
【図２】
2010193493.tif 000005
【図３】
2010193493.tif 000006
【図４】
2010193493.tif 000007
【図５】
2010193493.tif 000008
【図６】
2010193493.tif 000009
【図７】
2010193493.tif 000010
【図８】
2010193493.tif 000011
【図９】
2010193493.tif 000012
【図１０】
2010193493.tif 000013
【図１１】
2010193493.tif 000014
【手続補正書】
【提出日】平成22年4月26日(2010.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１および第２のラッチと、
リセット信号に応答して前記第１および第２のラッチをイネーブルするように構成された回路とを備え、前記回路は、
複数の第１の段を含み、前記第１の段の各々は、第１のクロック信号によってクロックされる記憶素子を有し、前記第１の段の出力は、前記第１のラッチに電気的に接続され、前記回路は、さらに、
複数の第２の段を含み、前記第２の段の各々は、第２のクロック信号によってクロックされる記憶素子を有し、前記第２の段は、前記第１の段の出力を受け、前記第２の段の出力は、前記第２のラッチに電気的に接続される、装置。
【請求項２】
前記第１の段は、前記リセット信号に応答して、前記第１の段の数に対応する遅延後に前記第１のラッチをイネーブルする、請求項１に記載の装置。
【請求項３】
前記遅延は、少なくとも、前記第１の段の数より小さい数に対応する前記第１のクロック信号の数クロック周期の期間である、請求項２に記載の装置。
【請求項４】
前記第２の段は、前記リセット信号に応答して、前記第１および第２の段の数に対応する遅延後に前記第２のラッチをイネーブルする、請求項１に記載の装置。
【請求項５】
前記遅延は、少なくとも、１）前記第１の段の数より小さい数に対応する前記第１のクロック信号、および２）前記第２の段の数より小さい数に対応する前記第２のクロック信号、の数クロック周期の期間である、請求項４に記載の装置。
【請求項６】
前記第１および第２のクロック信号の周波数は、実質的に等しい、請求項１に記載の装置。
【請求項７】
前記記憶素子は、各々ラッチを含んでいる、請求項１に記載の装置。
【請求項８】
連続した段のラッチは、それぞれの出力およびそれぞれの入力を介して電気的に接続される、請求項７に記載の装置。
【請求項９】
前記第１のラッチは、前記第２のクロック信号によりクロックされ、前記第２のラッチは、前記第１のクロック信号によりクロックされる、請求項１に記載の装置。
【請求項１０】
前記第１のラッチは、前記第２のクロック信号に応答して制御信号を生成し、前記第２のラッチは、前記第１のクロック信号に応答して制御信号を生成する、請求項１に記載の装置。
【請求項１１】
第１および第２のラッチと、
リセット信号に応答して前記第１および第２のラッチをイネーブルするように構成された回路とを備え、前記回路は、
複数の第１の段を含み、前記第１の段の各々は、基準クロック信号によってクロックされるラッチを有し、前記第１の段の出力は、前記第１のラッチに電気的に接続され、前記回路は、さらに、
複数の第２の段を含み、前記第２の段の各々は、フィードバッククロック信号によってクロックされるラッチを有し、前記第２の段は、前記第１の段の出力を受け、前記第２の段の出力は、前記第２のラッチに電気的に接続される、装置。