(57)【要約】【課題】スキャンクロック端子の数が、クロックドメイン毎に異なる周波数の数より少なければ、ディレイテストが実施できない。特に、スキャンクロック端子を１つしか設けることが出来ない半導体集積回路装置では、上記の従来技術では、複数クロックドメインに対して実動作周波数のディレイテストが実施できない、という問題を解消する。【解決手段】複数存在するユーザモードの各クロックラインにクロック制御用のテスト回路を挿入する。こうすることで、スキャンパステストを用いてテスト回路内部に存在するレジスタの値を制御する。このレジスタの値によってテスト対象クロックドメインを制御する。【選択図】図４Ａ
2010107205.tif 000002
【特許請求の範囲】
【請求項１】
動作周波数が異なる複数のクロックドメインをそれぞれテストするための複数のスキャンチェインと、前記複数のスキャンチェインのそれぞれは、複数のフリップフロップ回路を具備し、
前記複数のクロックドメインをテストするため使用するそれぞれの動作周波数に対応するクロック信号を生成するクロック発振器と、
前記複数のスキャンチェインに供給されるスキャンクロック信号を外部から入力するためのスキャンクロック信号入力部と、
前記クロック信号と、前記スキャンクロック信号とに基づいて、前記テストで使用するクロックパルス信号を生成するパルス発生回路部と、前記パルス発生回路部は、前記それぞれの動作周波数に対応するパルス発生回路を具備し、
前記パルス発生回路部において前記パルス発生回路の一部を選択的にアクティブにするためのクロック制御回路部と、前記クロック制御回路部は、前記複数のスキャンチェインにそれぞれ対応する複数の論理回路を具備し、
前記スキャンクロック信号に基づいて、前記クロック制御回路部を制御するためのクロック制御信号を生成するクロック制御信号生成部と
を具備し、
前記スキャンクロック信号入力部の数は、前記複数のクロックドメインの数よりも少ない
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記クロック制御信号生成部は、
シフト動作に用いるために外部から供給されるスキャンデータ入力信号をデコード回路入力信号に変換するための複数のフリップフロップ回路を有するクロック制御信号生成部スキャンチェインと、
前記デコード回路入力信号に基づいて、前記クロック制御信号を生成するデコード回路と
を具備する
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記スキャンクロック信号入力部の数は、１つである
半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置において、
前記クロック制御回路部は、
前記複数の論理回路の前段にそれぞれ接続された複数のクロック制御回路
をさらに具備する
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記複数のクロック制御回路のそれぞれは、
ラッチ回路
を具備する
半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置において、
前記クロック制御回路部は、前記パルス発生回路部の前段に接続されている
半導体装置。
【請求項７】
請求項１〜５のいずれかに記載の半導体装置において、
前記クロック制御回路部は、前記パルス発生回路部の後段に接続されている
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記複数のクロックドメインのうち、２つのクロックドメインの動作周波数が同一であった場合に、前記複数のスキャンチェインのうち、前記２つのクロックドメインに対応する２つのスキャンチェインは、前記パルス発生回路部における、同一のパルス発生回路の後段に接続されている
半導体装置。
【請求項９】
動作周波数が異なる複数のクロックドメインを具備する半導体装置をテストする方法であって、
（ａ）前記複数のクロックドメインのそれぞれに対応する動作周波数のクロック信号を生成するステップと、
（ｂ）前記複数のクロックドメインのうち、テストする対象を指定するためのスキャンクロック信号を、外部から入力するステップと、
（ｃ）前記スキャンクロック信号に基づいて、前記テストに使用するクロック信号を指定するためのクロック制御信号を生成するステップと、
（ｄ）前記クロック制御信号に基づいて、クロック制御回路部を制御するステップと、
（ｅ）前記クロック制御回路部の状態に応じて、パルス発生回路の一部を選択的にアクティブにするステップと、
（ｆ）前記クロック信号と、前記スキャンクロック信号とに基づいて、前記テストで使用するクロックパルス信号を生成するステップと、
（ｇ）前記クロックパルス信号を使用して、前記アクティブなパルス発生回路に対応するクロックドメインをテストするステップと
を具備し、
前記スキャンクロック信号の数は、前記複数のクロックドメインの数よりも少ない
半導体装置テスト方法。
【請求項１０】
請求項９に記載の半導体装置テスト方法において、
前記スキャンクロック信号の数は、１つである
半導体装置テスト方法。
【請求項１１】
請求項９または１０に記載の半導体装置テスト方法において、
前記ステップ（ｇ）は、
（ｇ−１）前記複数のクロックドメインのうち、２つのクロックドメインの動作周波数が同一であった場合に、同一のクロックパルス信号を使用するステップ
を具備する
半導体装置テスト方法。
【請求項１２】
請求項９〜１１のいずれかに記載の半導体装置テスト方法において、
前記ステップ（ｃ）は、
（ｃ−１）シフト動作に用いるために外部から供給されるスキャンデータ入力信号をデコード回路入力信号に変換するステップと、
（ｃ−２）前記デコード回路入力信号に基づいて、前記クロック制御信号を生成するステップと
を具備する
半導体装置テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置のテスト方法に係り、特に、動作周波数が異なる複数のクロックドメインを有する半導体装置およびこの半導体装置のテスト方法に係る。
【背景技術】
【０００２】
半導体装置のスキャンパステストの分野において、半導体プロセスの微細化に伴い、長年使われてきた単一縮退故障だけでは十分な品質を維持することが出来なくなってきた。
【０００３】
半導体装置の十分な品質を維持するためには、遷移遅延故障やパス遅延故障をも考慮することが不可欠になっている。また、ブリッジ故障やＳＤＱＭ（Ｓｔａｔｉｓｔｉｃａｌ  Ｄｅｌａｙ  Ｑｕａｌｉｔｙ  Ｍｏｄｅｌ）など、新たな故障の考慮も必要になってきている。
【０００４】
これらの付加的なテストを用いることにより、品質の確保は出来るが、その一方で、テストコストが大幅に増大している。
【０００５】
テストコストの削減は必須の課題である。その解決手段として、多並列テストの実施に伴い、単一縮退故障テスト、および、実動作周波数のディレイテストを、より少ないテスト端子で実施する必要性が高まってきた。
【０００６】
上記に関連して、特許文献１（特開２００６−３８７４３号公報）には、半導体集積回路装置及びその試験装置に係る記載が開示されている。この従来技術について説明する。
【０００７】
図１は、特許文献１に開示された従来技術による半導体装置（ＬＳＩ：Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）２と、この半導体装置にスキャンパス法によるディレイテストを行うためのテストボード１との構造を説明するための概略図である。
【０００８】
このテストボード１は、クロック発振器３を具備する。この半導体装置２は、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路４と、パルス発生回路５と、スキャンクロック信号入力部ＳＣＫと、マルチプレクサ回路６と、スキャンパステスト回路７とを具備する。パルス発生回路５は、パルス数制御回路８と、パルス選択回路９とを具備する。
【０００９】
パルス発生回路５は、スキャンクロックＳＣＫに基づいたパルス数のディレイテスト用クロックＳＣＫ０を生成する。スキャンパステスト回路７は、ディレイテスト用クロックＳＣＫ０によって、半導体装置の集積回路をテストする。
【００１０】
図１の例では、テストボード１が周波数の低いクロック信号しか生成出来なかったとしても、ディレイテストに必要な高い周波数のクロック信号をＬＳＩ２内部で生成することが出来る。
【００１１】
スキャンテストのキャプチャ動作について説明する。スキャンクロック信号入力部ＳＣＫは、スキャンパステスト回路７のキャプチャ動作に必要な数のクロックパルスを入力する。
【００１２】
次いで、パルス発生回路５を用いて、スキャンクロックＳＣＫから入力されるクロックパルスをもとに、同じ数のパルスをＰＬＬ４によって逓倍されたＰＬＬクロックからディレイテスト用クロックＳＣＫ０を抽出する。次いで、ディレイテスト用クロックＳＣＫ０を用いてスキャンパステスト回路７のキャプチャ動作を行う。
【００１３】
したがって、スキャンクロックＳＣＫの周波数に関係なく、ＰＬＬクロック動作周波数に基づくディレイテストが可能である。
【００１４】
図１の半導体集積回路装置に用いられている各回路の機能を以下に説明する。
【００１５】
クロック発振器３は、所定の周期のテストクロック信号を生成して出力する回路である。クロック発振器３が生成するテストクロック信号は、ＬＳＩ２に向けて出力される。
【００１６】
ＰＬＬ４は、クロック発振器３によって生成されたテストクロックを入力し、周波数を逓倍したり、波形を整形したりした後、ＰＬＬクロック信号（ＰＬＬ＿ＣＬＫ）として出力する回路である。
【００１７】
図２は、パルス発生回路５の詳細な構成を説明するための回路図である。パルス発生回路５は、パルス数制御回路８と、パルス選択回路９とを具備する。パルス発生回路５の動作を、パルス数制御回路８の動作と、パルス選択回路９の動作とに分けて説明する。
【００１８】
パルス数制御回路８は、Ｃｏｎｔｒｏｌ信号と、スキャンクロック信号ＳＣＫとを入力し、パルス発生回路５が出力すべきクロックパルス数を記憶する回路である。パルス数制御回路８は、外部からの制御信号であるＣｏｎｔｒｏｌ信号に応じて、スキャンクロック信号ＳＣＫのパルス数をカウントする。
【００１９】
パルス選択回路９は、ＰＬＬ４によって逓倍されたＰＬＬクロック信号（ＰＬＬ＿ＣＬＫ）から、ディレイテスト用クロック信号ＳＣＫ０を抽出する回路である。パルス選択回路９は、外部から入力される制御信号であるＳＴＡＲＴ＿ＰＵＬＳＥに応じて、ディレイテスト用クロックＳＣＫ０の出力を開始し、パルス数制御回路８にラッチされているクロック信号を選択し出力する。例えば、ＳＴＡＲＴ＿ＰＬＵＳＥが０から１に変化した後、パルス数制御回路８に設定済みのパルス数分、ディレイテスト用クロックＳＣＫ０を出力する。
【００２０】
マルチプレクサ６は、２入力１出力の選択回路である。この図において、マルチプレクサ６は、スキャンクロックＳＣＫと、ディレイテスト用クロックＳＣＫ０とを入力し、いずれか一方を選択してスキャンパステスト回路７に向けて出力する。なお、マルチプレクサ６は、外部から入力される制御信号に応じて選択する信号を切替える。
【００２１】
図３は、パルス発生回路５において、２ＰＵＬＳＥを発生させる場合におけるタイミングチャートである。図３を用いて、ＰＬＬクロックを利用したディレイテストにおけるパルス発生回路の動作について説明する。
【００２２】
所望のディレイテスト用クロックＳＣＫ０を発生させる場合、まず、ＰＬＬ４の初期化（Ｉｎｉｔｉａｌｉｚｅ）を行う。その後、クロック発振器３から入力されたテストクロックをＰＬＬ４が逓倍して高速なクロックＰＬＬ＿ＣＬＫを生成する。
【００２３】
次いで、パルス発生回路５のＣｏｎｔｒｏｌ信号を「１」から「０」に変更し、ＬＳＩ２の動作モードをカウンタモードに切替える（図３中（ａ））。次いで、スキャンクロックＳＣＫのパルスを入力し、パルス数制御回路８でシフト動作する。
【００２４】
このことにより、入力されたパルス数がカウントされ、パルス数制御回路８に設定される（図３中（ｂ））。すなわち、スキャンクロックＳＣＫの１パルス目に従ってＰＵＬＳＥ＿ＯＮが「１」となり、スキャンクロックＳＣＫの２パルス目に従って２ＰＵＬＳＥが「１」となる。この設定されたパルスの数が、ディレイテスト用クロックＳＣＫ０のパルス数となる。
【００２５】
【特許文献１】特開２００６−３８７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
上記の従来技術では、複数のクロックドメインに対して実動作周波数のディレイテストを実施するためには、クロックドメインと同数またはそれ以上のスキャンクロック端子が必要である。言い換えれば、スキャンクロック端子の数が、クロックドメイン毎に異なる周波数の数より少なければ、ディレイテストが実施できない。特に、スキャンクロック端子を１つしか設けることが出来ない半導体集積回路装置では、上記の従来技術では、複数クロックドメインに対して実動作周波数のディレイテストが実施できない、という問題がある。
【００２７】
一般的に、この問題が発生する理由は、半導体集積回路内部には、動作周波数が異なる複数のクロックドメインが存在することにある。
【００２８】
複数のクロックドメインが存在する半導体集積回路において、実動作周波数のディレイテストを実施する場合には、クロックドメイン毎にパルス発生回路が必要である。同様に、スキャンクロック端子もクロックドメインの数だけ必要になる。このため、１つのスキャンクロック端子でディレイテストを実現出来ない。
【００２９】
もっとも、１つのスキャンクロック端子から、複数のパルス発生回路にスキャンクロックを供給することは、不可能ではない。しかし、この場合は、複数のクロックドメインが同時に動作することになる。その結果、異なるクロックドメイン間でのデータの受け渡しが発生し、セットアップ・タイム、および、ホールド・タイムの保証が出来ないパスが動作し、期待値不一致が生じてしまう。
【００３０】
このように、従来技術による半導体装置において、スキャンクロック端子が１つだけでは、ディレイテストの実施が出来ない。
【課題を解決するための手段】
【００３１】
以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３２】
本発明による半導体装置は、複数のスキャンチェイン（２７１〜２７８）と、クロック発振器（２３）と、スキャンクロック信号入力部（２１５）と、パルス発生回路部（２５）と、クロック制御回路部（２２）と、クロック制御信号生成部（２１）とを具備する。ここで、複数のスキャンチェイン（２７１〜２７８）は、動作周波数が異なる複数のクロックドメインをそれぞれテストするためのものである。複数のスキャンチェインのそれぞれは、複数のフリップフロップ回路（２７１〜２７８）を具備する。クロック発振器（２３）は、複数のクロックドメインをテストするため使用するそれぞれの動作周波数に対応するクロック信号を生成するものである。スキャンクロック信号入力部（２１５）は、複数のスキャンチェイン（２７１〜２７８）に供給されるスキャンクロック信号を外部から入力するためのものである。パルス発生回路部（２５）は、クロック信号と、スキャンクロック信号とに基づいて、テストで使用するクロックパルス信号を生成するものである。パルス発生回路部（２５）は、それぞれの動作周波数に対応するパルス発生回路（２５１〜２５４）を具備する。クロック制御回路部（２２）は、パルス発生回路部（２５）においてパルス発生回路（２５１〜２５４）の一部を選択的にアクティブにするためのものである。クロック制御回路部（２２）は、複数のスキャンチェインにそれぞれ対応する複数の論理回路（２２５〜２２８）を具備する。クロック制御信号生成部（２１）は、スキャンクロック信号に基づいて、クロック制御回路部（２２）を制御するためのクロック制御信号を生成するものである。スキャンクロック信号入力部（２１５）の数は、複数のクロックドメインの数よりも少ない。
【００３３】
本発明による半導体テスト方法は、動作周波数が異なる複数のクロックドメインを具備する半導体装置をテストする方法である。この半導体テスト方法は、（ａ）複数のクロックドメインのそれぞれに対応する動作周波数のクロック信号を生成するステップと、（ｂ）複数のクロックドメインのうち、テストする対象を指定するためのスキャンクロック信号を、外部から入力するステップと、（ｃ）スキャンクロック信号に基づいて、テストに使用するクロック信号を指定するためのクロック制御信号を生成するステップと、（ｄ）クロック制御信号に基づいて、クロック制御回路部（２２）を制御するステップと、（ｅ）クロック制御回路部（２２）の状態に応じて、パルス発生回路（２５１〜２５４）の一部を選択的にアクティブにするステップと、（ｆ）クロック信号と、スキャンクロック信号とに基づいて、テストで使用するクロックパルス信号を生成するステップと、（ｇ）クロックパルス信号を使用して、アクティブなパルス発生回路（２５１〜２５４）に対応するクロックドメインをテストするステップとを具備する。スキャンクロック信号の数は、複数のクロックドメインの数よりも少ない。
【発明の効果】
【００３４】
本発明では、複数存在するユーザモードの各クロックラインにクロック制御用のテスト回路を挿入する。こうすることで、スキャンパステストを用いてテスト回路内部に存在するレジスタの値を制御する。このレジスタの値によってテスト対象クロックドメインを制御する。
【００３５】
本発明では、スキャンパステスト用の複数のテストクロック端子を設けることが出来ない半導体集積回路において、上記のようにすることで、複数のクロックドメインをそれぞれの周波数で、個別にテストするパタン生成を可能とした。
【発明を実施するための最良の形態】
【００３６】
添付図面を参照して、本発明による半導体装置および半導体装置テスト方法を実施するための最良の形態を以下に説明する。
【００３７】
（第１の実施形態）
図４Ａは、本発明の第１の実施形態による半導体装置の、テスト回路部の構成を説明するための回路図である。
【００３８】
このテスト回路部は、クロック制御信号生成部２１と、クロック制御回路部２２と、クロック発振器２３と、パルス発生回路部２５と、マルチプレクサ部２６と、スキャンパステスト回路２７とを具備する。
【００３９】
クロック制御信号生成部２１は、デコード回路２１１と、２つのフリップフロップ２１２、２１３とを具備する。なお、フリップフロップの数はあくまでも一例であって、２つに限定されない。
【００４０】
クロック制御回路部２２は、４つのリタイミング回路２２１〜２２４と、４つのＡＮＤ回路２２５〜２２８とを具備する。ここで、４つのリタイミング回路２２１〜２２４のそれぞれは、ラッチ回路であっても良い。なお、リタイミング回路とＡＮＤ回路との数はあくまでも一例であって、４つに限定されない。
【００４１】
パルス発生回路部２５は、４つのパルス発生回路２５１〜２５４と、４つのマルチプレクサ２５５〜２５８と、クロック切替信号入力部２５９とを具備する。なお、パルス発生回路と、マルチプレクサとの数はあくまでも一例であって、４つに限定されない。
【００４２】
マルチプレクサ部２６は、４つのマルチプレクサ２６１〜２６４と、ＡＭＣ信号入力部２６５とを具備する。なお、マルチプレクサの数はあくまでも一例であって、４つに限定されない。
【００４３】
スキャンパステスト回路２７は、８つのフリップフロップ２７１〜２７８を具備する。ここで、２つのフリップフロップ２７１および２７２、２つのフリップフロップ２７３および２７４、２つのフリップフロップ２７５および２７６、２つのフリップフロップ２７７および２７８は、それぞれ対をなしている。すなわち、スキャンパステスト回路２７は、合計４つのスキャンチェインを具備している。なお、１つのスキャンチェインにおけるフリップフロップの数は、あくまでも一例であって、２つに限定されない。
【００４４】
スキャンクロック信号入力部２１５は、２つのフリップフロップ２１２、２１３のそれぞれにおける第１の入力部と、４つのリタイミング回路２２１〜２２４のそれぞれにおける第１の入力部と、４つのＡＮＤ回路２２５〜２２８のそれぞれにおける第１の入力部とに接続されている。
【００４５】
フリップフロップ２１２の第２の入力部には、マルチプレクサの出力部が接続されている。このマルチプレクサの第１の入力部には、フリップフロップ２１２の出力部が接続されている。このマルチプレクサの切替信号入力部には、ＳＭＣ（Ｓｃａｎ  Ｍｏｄｅ  Ｃｏｎｔｒｏｌ）信号入力部２１４が接続されている。
【００４６】
フリップフロップ２１３は、フリップフロップ２１２と同様に、別のマルチプレクサとループ状に接続されている。また、この別のマルチプレクサの切替信号入力部にもＳＭＣ信号入力部２１４が接続されている。
【００４７】
２つのフリップフロップ２１２、２１３のそれぞれの出力部は、デコード回路２１１の第１および第２の入力部に接続されている。デコード回路２１１の切替信号入力部には、ＳＭＣ信号入力部２１４が接続されている。デコード回路２１１の４つの出力部は、それぞれ、４つのリタイミング回路２２１〜２２４のそれぞれにおける第２の入力部に接続されている。
【００４８】
４つのリタイミング回路２２１〜２２４のそれぞれにおける出力部は、４つのＡＮＤ回路２２５〜２２８のそれぞれにおける第２の入力部に接続されている。４つのＡＮＤ回路２２５〜２２８のそれぞれにおける出力部は、４つのパルス発生回路２５１〜２５４のそれぞれにおける第１の入力部と、４つのマルチプレクサ２５５〜２５８のそれぞれにおける第１の入力部とに接続されている。
【００４９】
クロック発振器２３の各出力部は、４つのパルス発生回路２５１〜２５４のそれぞれにおける第２の入力部に接続されている。なお、図４Ａの例では、２つのパルス発生回路２５１および２５２は同じ周波数のクロック信号を用いるので、クロック発振器２３の同じ出力部に接続されている。
【００５０】
４つのパルス発生回路２５１〜２５４のそれぞれにおける出力部は、４つのマルチプレクサ２５５〜２５８における第２の入力部に接続されている。４つのマルチプレクサ２５５〜２５８における出力部は、４つのマルチプレクサ２６１〜２６４のそれぞれにおける第１の入力部に接続されている。クロック切替信号入力部２５９は、４つのマルチプレクサ２５５〜２５８のそれぞれにおける切替信号入力部に接続されている。
【００５１】
４つのマルチプレクサ２６１〜２６４のそれぞれにおける第２の入力部には、４つのユーザクロック入力部がそれぞれ接続されている。４つのマルチプレクサ２６１〜２６４のそれぞれにおける出力部は、スキャンパステスト回路２７における８つのフリップフロップ２７１〜２７８のそれぞれにおける入力部に接続されている。すなわち、マルチプレクサ２６１の出力部は、２つのフリップフロップ２７１、２７２のそれぞれにおける入力部に接続されている。マルチプレクサ２６２の出力部は、２つのフリップフロップ２７３、２７４のそれぞれにおける入力部に接続されている。マルチプレクサ２６３の出力部は、２つのフリップフロップ２７５、２７６のそれぞれにおける入力部に接続されている。マルチプレクサ２６４の出力部は、２つのフリップフロップ２７７、２７８のそれぞれにおける入力部に接続されている。４つのマルチプレクサ２６１〜２６４のそれぞれにおける切替信号入力部には、ＡＭＣ信号入力部２６５が接続されている。
【００５２】
スキャンパステスト回路２７における８つのフリップフロップ２７１〜２７８のそれぞれにおける出力部は、図示されない４つのスキャンチェインにおける入力部に接続されている。
【００５３】
図５は、本発明による半導体装置の動作、すなわち本発明による半導体装置テスト方法について説明するためのタイミングチャートである。
【００５４】
このタイミングチャートの横軸は、時間の経過を表しており、シフト期間とキャプチャ期間とが交互に配置されている。
【００５５】
このタイミングチャートの縦軸は、各信号の強度を表しており、上から順に、スキャンクロック入力部２１５が入力するスキャンクロック信号、ＳＭＣ信号入力部２１４の信号、クロック制御信号生成部２１におけるフリップフロップ２１２、２１３が出力するデコード回路入力信号、クロック制御信号生成部２１におけるデコード回路２１１が出力するクロック制御信号、クロック回路部２２における４つＡＮＤ回路２２５〜２２８のそれぞれからの出力信号、クロック発振器２３の出力信号、パルス発生回路部２５における４つのマルチプレクサ２５５〜２５８のそれぞれからの出力信号、クロック切替信号入力部２５９の信号およびＡＭＣ信号入力部２６５の信号を表す。
【００５６】
シフト期間について説明する。シフト動作として、図示されない外部端子であるスキャンデータ入力部から、フリップフロップ２１２、２１３からなるクロック制御回路部スキャンチェインに、クロック制御回路部２２を制御するためのスキャンデータ入力信号が格納される。これは、従来技術による半導体装置のテスト回路部における内部ロジックのスキャンチェインのシフト動作と同様の動作である。この例では、クロック制御信号生成部フリップフロップに対して信号「１１」が供給されている。
【００５７】
キャプチャ期間について説明する。キャプチャ動作として、まず、２つのフリップフロップ２１２、２１３が、格納された値に基づいてデコード回路入力信号を出力し、このデコード回路入力信号が、デコード回路２１１に供給される。デコード回路２１１は、デコード回路入力信号に応じて、クロック制御回路部２２に供給するためのクロック制御信号を生成する。クロック制御信号は、４つのリタイミング回路２２１〜２２４のそれぞれにおける第２の入力部に供給される。
【００５８】
デコード回路２１１は、基本的な構成として、キャプチャ期間においては、１出力のみがアクティブに、その他の出力はインアクティブになる。ただし、これは一度に１つのクロックドメインだけをテストするための設定であって、一度に複数のクロックドメインをテストすることが可能な場合は、一度に複数の出力がアクティブになっても良い。また、シフト期間においては、全ての出力がアクティブになる。
【００５９】
デコード回路２１１から供給されたクロック制御信号がアクティブ値であったクロック制御回路のみがアクティブとなり、その他のクロック制御回路はインアクティブとなる。
【００６０】
したがって、クロック制御回路がアクティブなクロックドメイン以外にクロック信号が印加されることはない。ただし、お互いに独立した、すなわちお互いを接続するパスの無い、複数のクロックドメインなら、同時にテストすることが可能である。これは、テスト時間短縮の観点から有効である。そのためには、デコード回路２１１の出力信号を共通にして、対応する複数のクロック制御回路部２２に供給し、複数のクロックドメインに同時にクロック信号を印加すれば良い。
【００６１】
パルス発生回路部２５には、外部端子であるスキャンクロック信号入力部２１５から供給されたスキャンクロック信号が、クロック制御回路部２２を介して供給される。より厳密には、パルス発生回路部２５のうち、クロック信号が印加されてアクティブになったクロック制御回路に対応するリタイミング回路およびＡＮＤ回路だけが、上記のスキャンクロック信号を入力する。
【００６２】
パルス発生回路部２５におけるパルス発生回路２５１〜２５４のそれぞれは、外部端子であるスキャンクロック信号入力部２１５から供給されたスキャンクロック信号と同数のパルス信号を、クロック発振器２３から供給されるクロックから切り出して、スキャンパステスト回路２７に向けて出力する。
【００６３】
ここで、パルス発生回路２５１〜２５４のそれぞれは、例えば、特許文献１に開示された、図２と同じ構成であっても良い。前述したように、図２のパルス発生回路５は、パルス数制御回路８と、パルス選択回路９とを具備する。パルス発生回路２５１〜２５４の動作を説明するために、パルス発生回路５の動作を、パルス数制御回路８の動作と、パルス選択回路９の動作とに分けて再度説明する。
【００６４】
パルス数制御回路８は、Ｃｏｎｔｒｏｌ信号と、スキャンクロック信号ＳＣＫとを入力し、パルス発生回路５が出力すべきクロックパルス数を記憶する回路である。パルス数制御回路８は、外部からの制御信号であるＣｏｎｔｒｏｌ信号に応じて、スキャンクロック信号ＳＣＫのパルス数をカウントする。
【００６５】
パルス選択回路９は、ＰＬＬ４によって逓倍されたＰＬＬクロック信号（ＰＬＬ＿ＣＬＫ）から、ディレイテスト用クロック信号ＳＣＫ０を抽出する回路である。パルス選択回路９は、外部から入力される制御信号であるＳＴＡＲＴ＿ＰＵＬＳＥに応じて、ディレイテスト用クロックＳＣＫ０の出力を開始し、パルス数制御回路８にラッチされているクロック信号を選択し出力する。例えば、ＳＴＡＲＴ＿ＰＬＵＳＥが０から１に変化した後、パルス数制御回路８に設定済みのパルス数分、ディレイテスト用クロックＳＣＫ０を出力する。
【００６６】
ディレイテストでは、一般的に２パルスが必要とされる。その場合、本発明では、外部端子であるスキャンクロック信号入力部２１５から供給された２パルスのスキャンクロック信号が、クロック制御回路部２２を介して、パルス発生回路部２５に供給される。
【００６７】
パルス発生回路部２５は、外部端子であるスキャンクロック信号入力部２１５から供給された２パルスクロックをもとに、クロック発振器２３から供給される高速なクロックから２パルスを抽出してスキャンパステスト回路２７に向けて出力する。
【００６８】
クロック切替信号入力部２５９に接続される４つのマルチプレクサ２５５〜２５８は、パルス発生回路部２５へ供給されるスキャンクロック信号と、パルス発生回路部２５から出力されるクロック信号とのいずれかを、切り替えて出力する機能を持つ。
【００６９】
実動作周波数のクロック信号が必要なディレイテストのキャプチャ期間では、４つのマルチプレクサ２５５〜２５８は、パルス発生回路部２５から出力されるクロックパルス信号を出力する。シフト期間、および、低速なクロックでよい単一縮退故障テストのキャプチャ期間では、４つのマルチプレクサ２５５〜２５８は、パルス発生回路部２５へ供給されるスキャンクロック信号を出力する。
【００７０】
ＡＭＣ信号入力部２６５に接続される４つのマルチプレクサ２６１〜２６４は、ユーザクロック信号と、スキャンテスト用のテストクロック信号とのいずれかを、切り替えて出力する機能を持つ。スキャンテスト時には、４つのマルチプレクサ２６１〜２６４がスキャンテスト用のテストクロックを出力するように、ＡＭＣ信号をＨｉｇｈ状態またはＬｏｗ状態に固定する。
【００７１】
図６は、本発明による半導体装置の動作、すなわち本発明による半導体装置テスト方法について説明するための別のタイミングチャートである。このタイミングチャートは、クロック制御信号生成部フリップフロップに対して信号「０１」が供給され、その結果第３のクロックドメインがアクティブになっている以外は、図５と同じであるので、詳細な説明を省略する。
【００７２】
上記に説明したように、本発明によれば、シフト動作において、各クロックドメインの動作を制御するクロック制御信号生成部２１におけるフリップフロップ２１２〜２１３に対して値を設定する。この設定された値をもとに、キャプチャ動作において、デコード回路２１１でキャプチャ動作を有効とするクロックドメインを選択する。このクロックドメインに対応するクロック制御回路がアクティブになることによって、スキャンパステスト回路２７のフリップフロップ２７１〜２７８へクロックパルス信号が供給される。なお、単一縮退故障テスト時には、スキャンクロック信号入力部２１５から供給されるスキャンクロック信号を、スキャンパステスト回路２７のフリップフロップ２７１〜２７８へ供給する。また、ディレイテスト時には、スキャンクロック信号入力部２１５端子から供給される指定のパルスクロックをトリガとして、クロック発振器２３から供給されるクロック信号から指定パルスのクロックをパルス発生回路部２５が抽出し、スキャンパステスト回路２７のフリップフロップ２７１〜２７８へ供給する。
【００７３】
図７は、従来技術による半導体装置におけるテスト回路部を、あえて本発明に合わせて表した場合の回路図である。このように、従来技術では、動作周波数が異なる複数のクロックドメインと同数のスキャンクロック入力部ＳＣＫ１〜ＳＣＫ４が必要となっている。
【００７４】
しかし、本発明によれば、スキャンクロック信号入力部２１５が１つだけであっても、複数のクロックドメインに対する実動作周波数のディレイテストが実施可能である。
【００７５】
（第２の実施形態）
図４Ｂは、本発明の第２の実施形態における半導体装置の、テスト回路部の構成を説明するための回路図である。本実施形態における半導体装置の構成は、本発明の第１の実施形態における半導体装置の構成とほぼ同じであり、違いはクロック制御回路部２２だけである。すなわち、本実施形態による半導体装置は、第１の実施形態による半導体装置から、リタイミング回路２２１〜２２４を省略したものに等しい。クロック制御回路部２２の各段の役割は、任意の入力信号を出力するかどうかを別の入力信号で制御出来れば十分であるので、この省略が可能である。
【００７６】
なお、本実施形態による半導体装置の、ＡＮＤ回路２２５〜２２８のそれぞれにおける第１の入力部には、スキャンクロック信号入力部２１５が接続されている。また、ＡＮＤ回路２２５〜２２８のそれぞれにおける第２の入力部には、デコード回路２１１の４つの出力部がそれぞれ接続されている。
【００７７】
本実施形態による半導体装置の、その他の構成および接続関係は、第１の実施形態による半導体装置と同じであるので、詳細な説明を省略する。
【００７８】
また、リタイミング回路２２１〜２２４は省略されているものの、本実施形態による半導体装置の動作は、第１の実施形態の場合と同じであるので、詳細な説明を省略する。ただし、本実施形態では、第１の実施形態とは違い、デコード回路２１１の出力するクロック制御信号がクロック制御回路部２２でラッチされない。この点においてのみ、デコード回路２１１の出力動作を第１の実施形態の場合から変更する必要がある。
【００７９】
（第３の実施形態）
図４Ｃは、本発明の第３の実施形態における半導体装置の、テスト回路部の構成を説明するための回路図である。
【００８０】
本実施形態における半導体装置の構成は、本発明の第１の実施形態における半導体装置の構成とほぼ同じであり、違いはクロック制御回路部２２とパルス発生回路部２５との位置関係だけである。すなわち、第１の実施形態においては、クロック制御回路部２２の後段にパルス発生回路部２５が接続されているが、本実施形態では反対に、パルス発生回路部２５がクロック制御回路部２２の前段に接続されている。
【００８１】
本実施形態における、パルス発生回路部２５およびクロック制御回路部２２の入出力に係る接続関係を説明する。スキャンクロック信号入力部２１５は、パルス発生回路２５１〜２５４のそれぞれにおける、第１の入力部に接続されている。クロック発振器２３の複数の出力部は、それぞれ、パルス発生回路２５１〜２５４のそれぞれにおける、第２の入力部に接続されている。
【００８２】
パルス発生回路２５１〜２５４のそれぞれにおける出力部は、マルチプレクサ２５５〜２５８のそれぞれにおける、第１の入力部に接続されている。マルチプレクサ２５５〜２５８のそれぞれにおける、第２の入力部には、スキャンクロック信号入力部２１５が接続されている。マルチプレクサ２５５〜２５８のそれぞれにおける出力部は、ＡＮＤ回路２２５〜２２８のそれぞれにおける第１の入力部と、リタイミング回路２２１〜２２４のそれぞれにおける第１の入力部とに接続されている。
【００８３】
リタイミング回路２２１〜２２４のそれぞれにおける第２の入力部は、デコード回路２１１のそれぞれの出力部に接続されている。リタイミング回路２２１〜２２４のそれぞれにおける出力部は、ＡＮＤ回路２２５〜２２８のそれぞれにおける第２の入力部に接続されている。ＡＮＤ回路２２５〜２２８のそれぞれにおける出力部は、マルチプレクサ２６１〜２６４のそれぞれにおける第１の入力部に接続されている。
【００８４】
マルチプレクサ２６１〜２６４のそれぞれにおける第２の入力部は、４つのユーザークロック信号入力部にそれぞれ接続されている。マルチプレクサ２６１〜２６４のそれぞれにおける出力部は、スキャンパステスト回路２７における８つのフリップフロップ２７１〜２７８の入力部にそれぞれ接続されている。
【００８５】
本実施形態による半導体装置の、その他の構成、接続関係および動作は、第１の実施形態による半導体装置と同じであるので、詳細な説明を省略する。
【００８６】
（第４の実施形態）
図４Ｄは、本発明の第４の実施形態における半導体装置の、テスト回路部の構成を説明するための回路図である。
【００８７】
本実施形態における半導体装置の構成は、本発明の第３の実施形態における半導体装置の構成とほぼ同じであり、違いはパルス発生回路２５１が省略されていることだけである。第３の実施形態では、２つのパルス発生回路２５１および２５２はどちらも同じ周波数のパルスを発生させている。そこで、本実施形態では、パルス発生回路２５２がパルス発生回路２５１の役割をも演じることによって、パルス発生回路２５１が省略可能となっている。なお、パルス発生回路２５２が出力するパルスがどのクロックドメインに送られるのかは、クロック制御回路部２２が制御する。
【００８８】
本実施形態における、パルス発生回路２５２の入出力に係る接続関係を説明する。パルス発生回路２５２の後段に接続されたマルチプレクサ２５６の出力部は、リタイミング回路２２２における第１の入力部およびＡＮＤ回路２２６における第１の入力部に接続されている。パルス発生回路２５２の後段に接続されたマルチプレクサ２５６の出力部は、さらに、リタイミング回路２２１における第１の入力部およびＡＮＤ回路２２６における第１の入力部にも接続されている。
【００８９】
本実施形態による半導体装置の、その他の構成、接続関係および動作は、第３の実施形態による半導体装置と同じであるので、詳細な説明を省略する。
【００９０】
以上に説明した本発明の各実施形態は、技術的に矛盾しない範囲で、自由に組み合わせることが可能である。例えば、第２の実施形態における、リタイミング回路２２１〜２２４を省略する構成は、第３または第４の実施形態にも適用可能である。
【００９１】
また、本発明の半導体装置におけるテスト回路部は、複数であっても良い。その結果、本発明の半導体装置におけるスキャンクロック信号入力部２１５の数は、必ずしも１つとは限らないが、それでもクロックドメインの数よりも少ないことに変わりは無い。
【図面の簡単な説明】
【００９２】
【図１】図１は、従来技術による半導体装置と、この半導体装置にスキャンパス法によるディレイテストを行うためのテストボードとの構造を説明するための概略図である。
【図２】図２は、従来技術によるパルス発生回路の詳細な構成を説明するための回路図である。
【図３】図３は、従来技術によるパルス発生回路において、２ＰＵＬＳＥを発生させる場合におけるタイミングチャートである。
【図４Ａ】図４Ａは、本発明の第１の実施形態による半導体装置の、テスト回路部の構成を説明するための回路図である。
【図４Ｂ】図４Ｂは、本発明の第２の実施形態における半導体装置の、テスト回路部の構成を説明するための回路図である。
【図４Ｃ】図４Ｃは、本発明の第３の実施形態における半導体装置の、テスト回路部の構成を説明するための回路図である。
【図４Ｄ】図４Ｄは、本発明の第４の実施形態における半導体装置の、テスト回路部の構成を説明するための回路図である。
【図５】図５は、本発明による半導体装置の動作、すなわち本発明による半導体装置テスト方法について説明するためのタイミングチャートである。
【図６】図６は、本発明による半導体装置の動作、すなわち本発明による半導体装置テスト方法について説明するための別のタイミングチャートである。
【図７】図７は、従来技術による半導体装置におけるテスト回路部を、あえて本発明に合わせて表した場合の回路図である。
【符号の説明】
【００９３】
１  テストボード
２  ＬＳＩ
３  クロック発振器
４  ＰＬＬ
５  パルス発生回路
６  マルチプレクサ
７  スキャンパステスト回路
８  パルス数制御回路
９  パルス選択回路
３０１  インバータ
３０２〜３０４  フリップフロップ
３１０  タイミング調整回路
３１１ａ〜３１１ｅ  フリップフロップ
３２０  出力期間検出回路
３２１〜３２４  フリップフロップ
３２５〜３２７  ＡＮＤ回路
３２８  ＯＲ回路
３２９  ＡＮＤ回路
３３０  クロック出力回路
３３１  フリップフロップ
３３２  ＡＮＤ回路
１０  テストボード
１１  クロック発振器
２０  ＬＳＩ
２１  クロック制御信号生成部
２１１  デコード回路
２１２〜２１３  フリップフロップ
２１４  ＳＭＣ（Ｓｃａｎ  Ｍｏｄｅ  Ｃｏｎｔｒｏｌ）信号入力部
２１５  スキャンクロック信号入力部
２２  クロック制御回路部
２２１〜２２４  リタイミング回路
２２５〜２２８  ＡＮＤ回路
２３  クロック発振器
２４  ＰＬＬ
２５  パルス発生回路部
２５１〜２５４  パルス発生回路
２５５〜２５８  マルチプレクサ
２５９  クロック切替信号入力部
２６  マルチプレクサ部
２６１〜２６４  マルチプレクサ
２６５  ＡＭＣ信号入力部
２７  スキャンパステスト回路
２７１〜２７８  フリップフロップ
ＳＣＫ１〜ＳＣＫ４  ユーザクロック信号入力部
【図１】
2010107205.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
2010107205.tif 000009
【図５】
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【図６】
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【図７】
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