(57)【要約】【課題】歪補償の特性更新により前置歪信号の連続性が損なわれることを抑制する歪補償回路を提供する。【解決手段】入力信号ｘに対して、ｘのＮ次べき級数の多項式で表される前置歪信号を生成して、これを増幅器に対して出力することにより歪補償を行う歪補償回路において、入力信号（ベースバンド信号）の区切り位置を表す信号としてのフレームパルス信号をトリガ入力として、係数を更新する。また、更新時点で既に多項式の一部の演算を行っていた入力信号に対しては、全ての次数についての演算が完了するまで更新前の係数を適用すべく遅延させる。【選択図】図７
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【特許請求の範囲】
【請求項１】
増幅器の歪特性を打ち消すための歪補償の特性を有する前置歪信号を、自己への入力信号に基づいて生成し、これを前記増幅器に対して出力することにより歪補償を行う歪補償回路であって、
前記入力信号の区切り位置を表す信号をトリガ入力として、前記特性を更新することを特徴とする歪補償回路。
【請求項２】
入力信号ｘに対して、ｘのＮ次べき級数の多項式で表される前置歪信号を生成し、前記トリガ入力によって各次の係数を更新する一方で、更新時点で既に多項式の一部の演算を行っていた入力信号に対しては、全ての次数についての演算が完了するまで更新前の係数を適用する請求項１記載の歪補償回路。
【請求項３】
前記更新前の係数については、各次の演算が行われるタイミングに同期するように、更新のタイミングを遅延させる請求項２記載の歪補償回路。
【請求項４】
前記多項式で表される前置歪信号はパイプライン処理によって生成され、当該パイプライン処理を実現する手段として、
入力信号ｘとＮ次の係数とを乗算し、乗算結果と（Ｎ−１）次の係数とを加算した出力信号を次段へ送る第１段演算ユニットと、
前記第１段演算ユニットに続く複数段構成の演算ユニット群として設けられ、直前の演算ユニットから送られてくる出力信号と入力信号ｘとを乗算し、乗算結果と、降順の次の次数の係数とを加算した出力信号を次の演算ユニットへ送るという処理を（Ｎ−２）段で実行する複数段演算ユニット群と、
前記複数段演算ユニット群の最後段出力信号と入力信号ｘとを乗算して出力する最終段演算ユニットと
を備えた請求項２又は３に記載の歪補償回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線送受信機等に用いられる高出力増幅器で発生する非線形歪を、当該増幅器に対して前置した歪補償部（プリディストータ）で補償する前置歪補償技術に関する。
【背景技術】
【０００２】
高出力増幅器（ＨＰＡ: High Power Amplifier）を用いて電力を増幅するとき、入出力特性の歪により、所望の出力が得られない場合がある。そこで、このような歪を補償するための歪補償方式として、増幅器の入力信号に対して、増幅器の歪特性とは逆の、逆歪特性をデジタル信号処理により生成して増幅器の入力に付加するＤＰＤ（Digital Pre-Distortion）処理を施すことにより、所望の増幅器出力を得る手法が提案されている（例えば、非特許文献１参照。）。
【０００３】
また、広帯域信号を増幅する高出力増幅器に対して精度の高い歪補償を実施すべく、多項式で表される歪補償を行うプリディストータを用いることが提案されている（例えば、特許文献１参照。）。
【０００４】
【非特許文献１】Thesis by Lei Ding, "Digital predistortion of power amplifiers for wireless application", Georgia institute of Technology, March 2004
【特許文献１】特開２００７−２８２０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のような増幅器の特性は熱によって変化するので、それに合わせて、多項式の係数も定期的に更新する必要がある。しかしながら、入力信号のひとかたまりを成す単位（例えばフレームやスロットやシンボル）の途中で係数が更新されると、前置歪信号の連続性を損なう要因となる。その結果、増幅器の出力信号は連続性を損ない、所望の出力信号が得られなくなる。
かかる従来の問題点に鑑み、本発明は、歪補償の特性更新により前置歪信号の連続性が損なわれることを抑制する歪補償回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、増幅器の歪特性を打ち消すための歪補償の特性を有する前置歪信号を、自己への入力信号に基づいて生成し、これを前記増幅器に対して出力することにより歪補償を行う歪補償回路であって、前記入力信号の区切り位置を表す信号をトリガ入力として、前記特性を更新することを特徴とするものである。
上記のように構成された歪補償回路では、入力信号の区切り位置を表す信号をトリガ入力として特性を更新するので、入力信号のひとかたまりを成す単位（例えばフレームやスロットやシンボル）の途中での特性更新を回避することができる。従って、特性更新により前置歪信号の連続性が損なわれることを、抑制することができる。
【０００７】
また、上記歪補償回路において、入力信号ｘに対して、ｘのＮ次べき級数の多項式で表される前置歪信号を生成し、前記トリガ入力によって各次の係数を更新する一方で、更新時点で既に多項式の一部の演算を行っていた入力信号に対しては、全ての次数についての演算が完了するまで更新前の係数を適用するようにしてもよい。
この場合、一つの多項式に基づいた更新前の係数を用いる演算のうち未完了分を、更新後に行うことができる。
【０００８】
また、上記歪補償回路において、更新前の係数については、各次の演算が行われるタイミングに同期するように、更新のタイミングを遅延させるようにしてもよい。
この場合、遅延によって更新前の係数を、更新後に供給することができる。
【０００９】
また、上記歪補償回路において、多項式で表される前置歪信号はパイプライン処理によって生成され、当該パイプライン処理を実現する手段として、
入力信号ｘとＮ次の係数とを乗算し、乗算結果と（Ｎ−１）次の係数とを加算した出力信号を次段へ送る第１段演算ユニットと、前記第１段演算ユニットに続く複数段構成の演算ユニット群として設けられ、直前の演算ユニットから送られてくる出力信号と入力信号ｘとを乗算し、乗算結果と、降順の次の次数の係数とを加算した出力信号を次の演算ユニットへ送るという処理を（Ｎ−２）段で実行する複数段演算ユニット群と、前記複数段演算ユニット群の最後段出力信号と入力信号ｘとを乗算して出力する最終段演算ユニットとを備えたものとすることができる。
この場合、歪補償処理をパイプライン処理によって行うことができるので、高速に動作する歪補償回路を提供することができる。
【発明の効果】
【００１０】
本発明の歪補償回路によれば、入力信号のひとかたまりを成す単位（例えばフレームやスロットやシンボル）の途中での特性更新を回避することができるので、特性更新により前置歪信号の連続性が損なわれることを、抑制することができる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の一実施形態に係る歪補償回路１の主要部を示すブロック図である。歪補償回路１は、高出力増幅器（ＨＰＡ、以下、単に増幅器という。）６の出力信号ｙ（ｔ）を入力信号ｘ（ｔ）のｎ次べき級数の多項式の形で表したモデル及び逆モデル（モデルの逆関数）を推定するモデル推定部２と、逆モデルの係数を一時的に記憶する係数テーブル３と、ベースバンド部５からの入力信号ｘ（ｔ）を逆モデルに入力し演算することにより増幅器６の入出力特性の歪を打ち消すための歪補償の特性を有する前置歪信号を生成し、これを増幅器６に対して出力することにより歪補償を行う前置歪補償部４とを備えている。モデル推定部２、係数テーブル３及び前置歪補償部４は、例えば、ＤＳＰ（Digital Signal Processor）によって構成されている。なお、モデル推定部２には、入力信号ｘ（ｔ）及び出力信号ｙ（ｔ）の両方が入力されている。
【００１２】
ベースバンド部５から前置歪補償部４に入力される信号ｘ（ｔ）すなわちベースバンド信号は、離散時間的に連続する信号である。Ｗ−ＣＤＭＡやＬＴＥ等の無線システムの場合、フレームやスロットやシンボルと呼ばれる周期時間単位ごとに区切られた信号が、連続して入力される。従って、これらの単位で見れば、入力信号には、区切り位置がある。
また、前置歪補償部４において実行される、多項式で表される歪補償は、一般化して、以下のように表現することができる。
【００１３】
【数１】
2010114759.tif 000003
【００１４】
上記の式（１）に示すように、出力信号ｕ（ｔ）は、入力信号ｘ（ｔ）のＮ次べき級数の多項式で表される。なお、係数α（α1〜αN）は、モデル推定部２及び係数テーブル３から与えられる。
式（１）は、簡略化して展開すれば、
ｕ＝α1・ｘ＋α2・ｘ2＋α3・ｘ3＋  ．．．＋αN・ｘN
の形となっており、これは、
ｕ＝（α1＋（α2＋（．．．（αN-1＋αN・ｘ）ｘ）．．．）ｘ）ｘ
と変形することができる。この式は、ｕが、ｘに対する乗算と加算の繰り返しによって構成されることを示している。
【００１５】
次に、上記多項式で表される歪補償を行う前置歪補償部４の演算ユニット構成例について、図２を参照して説明する。図２は、式（１）の演算の等価回路である。この回路は、多段（例えば１８段程度）に構成され、パイプライン処理を行うものとなっている。構成要素は、乗算器Ｍ、加算器Ａ、パイプラインレジスタＲである。パイプラインレジスタＲは、クロック（図示せず。）に同期して次段へ信号を送る。信号処理はクロックに同期して順送り的に行われ、かつ、各段の信号処理は休みなく連続して次々と行われる。パイプラインレジスタＲの存在により、演算ユニット間のタイミング調整が行われ、スループットの高速化が実現される。
【００１６】
第１段演算ユニットＳ1は、入力信号｜ｘ（ｔ）｜とＮ次の係数αNとを乗算し、乗算結果と（Ｎ−１）次の係数α(N-1)とを加算した出力をパイプラインレジスタＲに保持して次段へ送る。乗算・加算後の出力信号Ｋａ（ａはafterの意）は、パイプラインレジスタＲを介して、次段での乗算・加算前の出力信号Ｋｂ（ｂはbeforeの意）となる。
なお、図中の記号の括弧内に表示する時間は、第１段演算ユニットＳ1を基準とした場合の、後段の時間のずれを表している。また、時間の１単位は、クロックの１周期を意味している。
【００１７】
第２段演算ユニットＳ2から第（Ｎ−１）段演算ユニットＳN-1は、第１段演算ユニットＳ1に続く複数段構成の回路群として設けられ、直前の演算ユニットから送られてくる出力信号と入力信号｜ｘ｜とを乗算し、乗算結果と、降順の次の次数の係数とを加算した出力を次の演算ユニットへ送るという処理を（Ｎ−２）段で実行する。そして、最終段演算ユニットＳNは、複数段演算ユニット群（第２段演算ユニットＳ2から第（Ｎ−１）段演算ユニットＳN-1まで）の最後段出力信号と入力信号ｘ（ここではｘ（ｔ−Ｎ＋１））とを乗算する。
これを数列で表現すると、以下のようになる。
【００１８】
【数２】
2010114759.tif 000004
【００１９】
すなわち、上記数列で表される図２の回路は、式（１）の演算による歪補償を行う前置歪補償部４である。
上記のように構成された前置歪補償部４では、第１段演算ユニットＳ1及びこれに続く複数段構成の演算ユニット群（Ｓ2からＳN-1まで）並びに最終段演算ユニットＳNによって、Ｎ次べき級数の多項式で表される歪補償処理をパイプライン処理によって行うことができる。この場合、処理数（段数）は増えるが、１段あたりの演算ユニット（乗算・加算）の演算は簡単であり、演算時間が短くなることによりスループットが高速になる。従って、数百ＭＨｚ以上の高速な信号処理が可能となり、高速に動作する歪補償回路を提供することができる。
【００２０】
次に、係数αの更新及び、図２では図示を省略した係数αの遅延処理について、図３〜７を参照して説明する。図３及び図５は、以後の説明の簡略化のために、演算ユニットをＳ1〜Ｓ3の３段とし、Ｎ＝４とした場合の等価回路図である。図３は、本願発明の一実施形態に係る歪補償回路である図５と構成や作用効果の違いを対比させるための比較例として示したものであり、図３の構成では、係数αN（α4）、αN-1（α3）、αN-2（α2）、αN-3（α1）は、各演算ユニットＳ1〜Ｓ3に対して同時に与えられる。また、係数の更新は一斉に行われ、同時に全ての演算に反映される。
【００２１】
まず、図３の構成においては、係数の更新は所定時間ごとに行われ、かつ、クロックに同期して行われる。入力されるベースバンド信号は、例えば図３の左端に示すように、フレームａ、フレームｂ、・・・という形をとっている。
図４は、図３の構成における入力と演算との関係の一例を示す図である。図４において、前置歪補償部４（図１）への入力は、終始、フレームａであり、第１演算ユニットＳ1〜第３演算ユニットＳ3には、図示の係数が与えられ、演算が行われる。例えば、第２列のクロック１周期において、第１演算ユニットＳ1の演算結果Ｅ１は、
Ｅ１＝αN-1＋αN・|ｘ（ｔ）|
となる。
【００２２】
また、上記Ｅ１の演算後、第３列のクロック１周期において、第２演算ユニットＳ2の演算結果Ｅ２は、
Ｅ２＝αN-2＋（αN-1＋αN・|ｘ（ｔ）|）・|ｘ（ｔ−１）|
となる。この直後、係数更新のタイミングが訪れて、係数はαからα’に更新される。従って、上記Ｅ２の演算後、第４列のクロック１周期において、第３演算ユニットＳ3の演算結果Ｅ３は、
Ｅ３＝α’N-3＋
｛αN-2＋（αN-1＋αN・|ｘ（ｔ）|）・|ｘ（ｔ−１）|｝・|ｘ（ｔ−２）|
となる。このように、Ｅ３では、係数αと、係数α’とが互いに混在することになる。この結果、前置歪信号の連続性が損なわれる。
【００２３】
このような不具合を解消する構成が、図５〜７である。図５の構成では、第２段演算ユニットＳ2の加算器Ａに入力される係数αN-2（α2）には、遅延部Ｄ１により時間Ｔの遅延が与えられる。この時間Ｔとは、第１段演算ユニットＳ1におけるパイプラインレジスタＲの遅延時間Ｔと同じである。従って、第２段演算ユニットＳ2の加算器Ａへの２つの入力信号は共に、第１段演算ユニットＳ1と比べて時間Ｔの遅延を伴う。すなわち、一の多項式における係数αN（α4）、αN-1（α3）を用いた演算処理の対象となった入力信号が、第２段演算ユニットにおいて係数αN-2（α2）を用いた演算処理の対象となる。
【００２４】
さらに、第３段演算ユニットＳ3の加算器Ａに入力される係数αN-3（α1）には、遅延部Ｄ２により時間２Ｔ（Ｔ×２）の遅延が与えられる。この時間２Ｔとは、第１段演算ユニットＳ1におけるパイプラインレジスタＲの遅延時間Ｔと、第２段演算ユニットＳ2におけるパイプラインレジスタＲの遅延時間Ｔとを合計したものである。従って、第３段演算ユニットＳ3の加算器Ａへの２つの入力信号は共に、第１段演算ユニットＳ1と比べて時間２Ｔの遅延を伴う。すなわち、一の多項式における係数αN（α4）、αN-1（α3）を用いた演算処理の対象となった入力信号が、第３段演算ユニットにおいて係数αN-3（α1）を用いた演算処理の対象となる。
【００２５】
一方、入力されるベースバンド信号は、例えば図５の左端に示すように、フレームａ、フレームｂ、・・・という形をとっている。フレームの切り替わり（区切り位置）は、図示のフレームパルスに依存する。フレームパルスはベースバンド信号とは別の信号であり、クロックの信号周期の何倍かの周期でのパルス信号となる。このフレームパルスは係数テーブル３（図１）に入力される。モデル推定部２（図１）は、所定時間ごとに係数の更新を行う。モデル推定部２が係数の更新を行うと、係数テーブル３に新しい係数が記憶される。
【００２６】
図６は、係数テーブル３への記憶を概念的に示す図である。係数テーブルは通常、（ａ）に示すように、係数αを、二重に記憶している。モデル推定部２によって係数の更新が行われると、（ｂ）に示すように、下のメモリだけα’に更新されるが、上のメモリは係数αのままである。ここで、フレームパルスが係数更新のトリガ信号として係数テーブル３に与えられると、（ｃ）に示すように上側の記憶も係数α’に更新される。そして、この時点から係数α’が提供される。
【００２７】
図７は、図５の構成における入力と演算との関係の一例を示す図である。図７において、前置歪補償部４（図１）への入力は、フレームａから、途中で、フレームｂに変わる。第１演算ユニットＳ1〜第３演算ユニットＳ3には、図示の係数が与えられ、演算が行われる。例えば、第２列のクロック１周期において、第１演算ユニットＳ1の演算結果Ｅ１は、
Ｅ１＝αN-1＋αN・|ｘ（ｔ）|
となる。
【００２８】
また、上記Ｅ１の演算後、第３列のクロック１周期において、第２演算ユニットＳ2の演算結果Ｅ２は、
Ｅ２＝αN-2＋（αN-1＋αN・|ｘ（ｔ）|）・|ｘ（ｔ−１）|
となる。この後、ベースバンド信号がフレームａからフレームｂに変わる際の区切り位置を表す信号、すなわちフレームパルス（図５）をトリガ入力として、係数の更新が行われる。これにより、係数はαからα’に更新される。しかしながら、その次の第４列におけるクロック１周期において、例えば第３演算ユニットＳ3には、第２列の第１演算ユニットＳ1より２Ｔ遅れて更新前の係数αN-3が届く。従って、係数更新後にも関わらず、第３演算ユニットＳ3の演算結果Ｅ３は、
Ｅ３＝αN-3＋
｛αN-2＋（αN-1＋αN・|ｘ（ｔ）|）・|ｘ（ｔ−１）|｝・|ｘ（ｔ−２）|
となる。このように、上記Ｅ３では、係数αのみが存在し、係数α’は存在しない。この結果、前置歪信号の連続性が確保される。
【００２９】
同様に、第４列の第２演算ユニットＳ2には、第３列の第１演算ユニットＳ1よりＴ遅れて更新前の係数αN-2が届く。従って、係数更新後にも関わらず、第２演算ユニットＳ2の演算結果は、更新前の係数αにのみ依存する。さらに、第５列の第３演算ユニットＳ3には、第３列の第１演算ユニットＳ1より２Ｔ遅れて更新前の係数αN-3が届く。従って、係数更新後にも関わらず、第３演算ユニットＳ3の演算結果は、更新前の係数αのみに依存する。
【００３０】
一方、第４列での、第１演算ユニットＳ1の演算結果Ｅ４は、
Ｅ４＝α’N-1＋α’N・|ｘ（ｔ）|
となる。
また、上記Ｅ１の演算後、第５列における第２演算ユニットＳ2の演算結果Ｅ５は、
Ｅ５＝α’N-2＋（α’N-1＋α’N・|ｘ（ｔ）|）・|ｘ（ｔ−１）|
となる。さらに、Ｅ５の演算後、第６列における第３演算ユニットＳ3の演算結果Ｅ６は、
Ｅ６＝α’N-3＋
｛α’N-2＋（α’N-1＋α’N・|ｘ（ｔ）|）・|ｘ（ｔ−１）|｝・|ｘ（ｔ−２）|
となる。すなわち、第２演算ユニットＳ2及び第３演算ユニットＳ3の演算結果は、更新後の係数α’のみに依存し、更新前の係数αとの混在は生じない。
【００３１】
図８は、上記遅延部Ｄ１等の具体例である。係数は、クロックに合わせてフリップフロップ回路１１に保持され、次のクロックで出力される。フリップフロップ回路１２も同様である。このようにして、過去に入力された係数の信号が出力されるのを遅延させることができる。
また、図９は、他の例である。カウンタ１３は０からカウントを開始し、カウント値を出力しながら例えば３の次は０に戻るものとする。比較器１４〜１６は、カウンタ１３が出力した数値を所定値（１，２，３）と比較し、一致すればフリップフロップ１７〜１９に保持された係数を出力させる。このようにして、係数の信号が出力されるのを１〜３クロック周期、遅延させることができる。この図９の構成は、遅延部の数が多い場合にはフリップフロップの数を節約できる点で有利である。
【００３２】
なお、上記実施形態はパイプライン処理を行う多項式型の歪補償回路を例として挙げたが、フレームパルスをトリガ入力として歪補償の特性を更新することは、その他の一般的な多項式型や、いわゆるルックアップテーブル型の歪補償回路でも適用可能である。
【００３３】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係る歪補償回路の主要部を示すブロック図である。
【図２】歪補償回路における前置歪補償部の等価回路である。
【図３】比較例としての前置歪補償部の等価回路である。
【図４】図３の構成における入力と演算との関係の一例を示す図である。
【図５】遅延部を含む、前置歪補償部の等価回路である。
【図６】係数テーブルへの記憶を概念的に示す図である。
【図７】図５の構成における入力と演算との関係の一例を示す図である。
【図８】遅延部の構成の一例である。
【図９】遅延部の構成の他の例である。
【符号の説明】
【００３５】
１：歪補償回路
２：モデル推定部
３：係数テーブル
４：前置歪補償部
５：ベースバンド部
６：増幅器
１１，１２：フリップフロップ
１３：カウンタ
１４〜１６：比較器
１７〜１９：フリップフロップ
Ａ：加算器
Ｄ１，Ｄ２：遅延部
Ｍ：乗算器
Ｒ：パイプラインレジスタ
Ｓ1：第１段演算ユニット
Ｓ2〜ＳN-1：演算ユニット群
ＳN；最終段演算ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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