(57)【要約】【課題】発振バッファへの過電圧の印加を防止し、発振起動時間を短縮できる発振回路を提供する。【解決手段】発振回路１０は、ＰＴＡＴ電流源１２と、ＰＴＡＴ電流源１２と接続されると共に、共振回路４６と並列接続された発振バッファ１４と、発振バッファ１４と並列接続された帰還抵抗Ｒｆと、帰還抵抗Ｒｆよりも抵抗値が小さいバイパス抵抗Ｒｂと、帰還抵抗Ｒｆとバイパス抵抗Ｒｂとの間に接続され、帰還抵抗Ｒｆ及びバイパス抵抗Ｒｂの何れかに切り替えるためのＰＭＯＳトランジスタ４８Ａ、４８Ｂと、ＰＴＡＴ電流源１２からの電流が共振回路４６へ供給開始されてから予め定めた発振起動期間は、ＰＴＡＴ電流源１２からの電流がバイパス抵抗Ｒｂへバイパスされるように、予め定めた発振起動期間経過後は、ＰＴＡＴ電流源１２からの電流が帰還抵抗Ｒｆへ流れるようにＰＭＯＳトランジスタ４８Ａ、４８Ｂを制御するバイパスノード充電回路５８と、を備える。【選択図】図１
2010177852.tif 000002
【特許請求の範囲】
【請求項１】
電流源と、
前記電流源と接続されると共に、共振手段と並列接続された発振増幅手段と、
前記発振増幅手段と並列接続された帰還抵抗と、
前記帰還抵抗よりも抵抗値が小さいバイパス抵抗と、
前記帰還抵抗と前記バイパス抵抗との間に接続され、前記帰還抵抗及び前記バイパス抵抗の何れかに切り替えるための切替手段と、
前記電流源からの電流が前記共振手段へ供給開始されてから予め定めた発振起動期間は、前記電流源からの電流が前記バイパス抵抗へバイパスされるように、前記予め定めた発振起動期間経過後は、前記電流源からの電流が前記帰還抵抗へ流れるように前記切替手段を制御する制御手段と、
を備えた発振回路。
【請求項２】
前記電流源は、Ｉ／Ｏトランジスタを含んで構成されると共に、前記発振増幅手段は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成された
請求項１記載の発振回路。
【請求項３】
前記切替手段は、前記帰還抵抗の一端と前記バイパス抵抗の一端との間、前記帰還抵抗の他端と前記バイパス抵抗の他端との間に接続された複数のバイパス用スイッチ素子と、を含み、
前記制御手段は、前記複数のバイパス用スイッチ素子の制御端が、前記予め定めた発振起動期間を要して前記複数のバイパス用スイッチ素子がオンからオフに切り替わるように前記複数のバイパス用スイッチ素子の制御端を充電する充電手段を含む
請求項１又は請求項２記載の発振回路。
【請求項４】
前記充電手段は、
直列接続され且つ接続点が前記複数のバイパス用スイッチ素子の制御端に接続された抵抗及び容量素子を含むＲＣ回路と、
前記予め定めた発振起動期間に前記ＲＣ回路へ電源供給する電源供給手段と、
発振停止後に前記容量素子に充電された電荷を放電する放電手段と、
を含む請求項３記載の発振回路。
【請求項５】
前記電流源は、バイアス電流発生回路と、前記バイアス電流発生手段に接続されたカレントミラー回路と、を含み、
前記充電手段は、前記カレントミラー回路の一部であって、前記バイアス電流発生回路からの出力電流の１／Ｍ（Ｍは１より大きい）の電流を供給する電流供給手段と、前記電流供給手段と接続され且つ接続点が前記複数のバイパス用スイッチ素子の制御端に接続された容量素子と、発振停止後に前記容量素子に充電された電荷を放電する放電手段と、を含む
請求項３記載の発振回路。
【請求項６】
前記電流源からの電流の供給開始を許可するための許可信号がオフの場合に、前記接続点の電位が前記複数のバイパス用スイッチ素子をオンにする電位であっても、前記複数のバイパス用スイッチ素子の制御端をオフにするためのオフ信号を前記複数のバイパス用スイッチ素子の制御端に出力するオフ信号出力手段が、前記充電手段と前記複数のバイパス用スイッチ素子の制御端との間に設けられた
請求項４又は請求項５記載の発振回路。
【請求項７】
前記電流供給手段は、ＭＯＳトランジスタから成ると共に前記容量素子がコンデンサから成り、前記ＭＯＳトランジスタ及び前記コンデンサが隣接して配置されている
請求項５又は請求項６記載の発振回路。
【請求項８】
前記容量素子は、半導体集積回路上のＭＩＭコンデンサ、ＭｏＭコンデンサ、及びトランジスタのゲート容量の何れかである
請求項４〜請求項７の何れか１項に記載の発振回路。
【請求項９】
前記電流源からの電流が前記共振手段へ供給開始される場合にオンするＭＯＳトランジスタであって、前記帰還抵抗の一端と前記共振手段の一端との間に接続された第１のＭＯＳトランジスタと、前記帰還抵抗の他端と前記共振手段の他端との間に接続された第２のＭＯＳトランジスタと、をさらに備え、
前記第１のＭＯＳトランジスタのソース端子及びドレイン端子のうち前記共振手段の一端と接続される端子と、前記第１のＭＯＳトランジスタのゲート端子と、の間の距離が、前記第１のＭＯＳトランジスタのソース端子及びドレイン端子のうち前記帰還抵抗の一端と接続される端子と、前記第１のＭＯＳトランジスタのゲート端子と、の間の距離よりも長く、前記第２のＭＯＳトランジスタのソース端子及びドレイン端子のうち前記共振手段の他端と接続される端子と、前記第２のＭＯＳトランジスタのゲート端子と、の間の距離が、前記第２のＭＯＳトランジスタのソース端子及びドレイン端子のうち前記帰還抵抗の他端と接続される端子と、前記第２のＭＯＳトランジスタのゲート端子と、の間の距離よりも長い
請求項１〜請求項８の何れか１項に記載の発振回路。
【請求項１０】
前記帰還抵抗の一端と前記共振手段の一端との間に第１の保護回路を備えると共に、前記帰還抵抗と前記共振手段の他端との間に第２の保護回路を備え、前記第１の保護回路は、前記共振手段の一端が接続される第１の接続端子に隣接して配置され、前記第２の保護回路は、前記共振手段の他端が接続される第２の接続端子に隣接して配置された
請求項１〜請求項９の何れか１項に記載の発振回路。
【請求項１１】
前記帰還抵抗及び前記バイパス抵抗は、配線抵抗又はトランスファゲートから成る
請求項１〜請求項１０の何れか１項に記載の発振回路。
【請求項１２】
前記帰還抵抗及び前記バイパス抵抗は、ポリシリコンから成る配線抵抗であり、前記バイパス抵抗の配線幅が、前記帰還抵抗の配線幅よりも太い
請求項１１記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に係り、特に、半導体集積回路上に形成され、水晶振動子、セラミック振動子、ＬＣ回路等を含む共振回路に接続される発振回路に関するものである。
【背景技術】
【０００２】
従来から、半導体集積回路上に形成され、水晶振動子を接続して発振動作する発振回路が用いられている（例えば特許文献１参照）。このような発振回路において、電池利用時などの電源電圧の低電圧化、広範囲化、及び低消費電流化の要求に伴い、バンドギャップ電流などの参照電流を利用したＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）電流源とインバータ形式の発振バッファとを用いた発振回路がある。
【０００３】
このような従来における発振回路として、低電源電圧の下で所望の大きさの発振ゲインを得るために、コアトランジスタで発振反転増幅器を設計する場合がある。
【０００４】
コアトランジスタ（例えば電源電圧１．８Ｖ）は、入出力回路（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  ｃｉｒｃｕｉｔ）を構成するＩ／Ｏトランジスタ（例えば電源電圧３．３Ｖ）よりもゲート酸化膜の厚さが薄くなっており、Ｉ／Ｏトランジスタよりも耐圧が低いのが通常である。コアトランジスタとＩ／Ｏトランジスタとを比較した場合、ゲート酸化膜の大小関係により、Ｉ／Ｏトランジスタよりもコアトランジスタの方が小さい電圧で所望の電流を流すことができるため、所望の大きさの発振ゲインの確保を低電源電圧によって実現することができる。すなわちコアトランジスタの方がＩ／Ｏトランジスタよりも低消費電力化に適している。
【０００５】
このような発振回路の一例を図１２に示した。同図に示すように、発振回路１００は、ＰＴＡＴ電流源１２、発振バッファ１４、ＮＭＯＳトランジスタ１６、帰還抵抗１８、スイッチ素子２０Ａ、２０Ｂ、及び出力バッファ２２を含んで構成されている。
【０００６】
ＰＴＡＴ電流源１２は、ＰＭＯＳトランジスタ２４並びにダイオード及びバイポーラ素子で構成されたバンドギャップ電流源２６を含んで構成されたバイアス電流発生回路２８、ＰＭＯＳトランジスタ３０、３２、ＮＭＯＳトランジスタ３４、３６を含んで構成されたカレントミラー回路３８、ＰＭＯＳトランジスタ４０を含んで構成されている。
【０００７】
発振バッファ１４は、ＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４によりＣＭＯＳインバータを構成している。ＰＭＯＳトランジスタ４２のソースは、ＰＭＯＳトランジスタ４０のドレインに接続されており、ＮＭＯＳトランジスタ４４のソースはＮＭＯＳトランジスタ１６のドレインに接続されている。ＮＭＯＳトランジスタ１６のソースは接地されている。ＮＭＯＳトランジスタ１６のゲートはイネーブル端子ＥＢに接続されている。
【０００８】
帰還抵抗Ｒｆは、発振バッファ１４と並列接続されている。帰還抵抗Ｒｆの一端と発振バッファ１４の入力側との間にはスイッチ素子２０Ａが接続されており、帰還抵抗Ｒｆの他端と発振バッファ１４の出力側との間にはスイッチ素子２０Ｂが接続されている。
【０００９】
スイッチ素子２０Ａ、２０Ｂは、例えばＮＭＯＳトランジスタで構成され、そのゲートは帰還抵抗イネーブル端子ＥＢＦＢＲと接続されている。なお、スイッチ素子２０Ａ、２０Ｂは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成されたトランスファゲートを用いても良い。
【００１０】
発振バッファ１４の入力側、すなわちＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４のゲートは入力端子ＸＩに接続され、発振バッファ１４の出力側、すなわちＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４のドレインは出力端子ＸＯ及び出力バッファ２２の入力端に接続されている。
【００１１】
入力端子ＸＩ及び出力端子ＸＯには、共振回路４６が接続される。共振回路４６は、水晶振動子Ｘｔａｌ、外付コンデンサＣｇ、Ｃｄ、ダンピング抵抗Ｒｄを含んで構成されている。なお、ダンピング抵抗Ｒｄは、発振回路の励振レベル（外付コンデンサＣｄが充電される際に流れる電流Ｉｄによる電力）が、水晶振動子Ｘｔａｌ指定の電力よりも大きくなった場合に水晶振動子Ｘｔａｌが破壊される可能性を低減することを目的として抵抗値を調整するために設けられている。
【００１２】
以下、発振回路１００の通常時の発振動作について説明する。
【００１３】
発振起動時には、帰還抵抗イネーブル端子ＥＢＦＢＲに入力する制御信号を図１３（Ａ）、（Ｂ）に示すようにローレベル（以下、Ｌレベル）からハイレベル（以下、Ｈレベル）に変化させると共に、イネーブル端子ＥＢに入力する制御信号をＬレベルからＨレベルに変化させ、ＰＴＡＴ電流源１２を起動させる。
【００１４】
これにより、ＮＭＯＳトランジスタ１６がオンすると共に、スイッチ素子２０Ａ、２０Ｂがオンする。そして、ＰＴＡＴ電流源１２は、バイアス電流発生回路２８で発生されたバイアス電流Ｉｂｇとカレントミラー回路３８とにより設定された電流Ｉａｌｌを流す。
【００１５】
その後、各ノード（端子）における電位レベルは以下のように変化する。まず、出力端子ＸＯの電位が初期状態で０［Ｖ］レベルになっている場合は、外付コンデンサＣｄに向かってＰＴＡＴ電流源１２からの電流Ｉａｌｌが流れて外付コンデンサＣｄが充電され、図１３（Ｃ）の一点鎖線で示すように出力端子ＸＯの電位が上昇する。
【００１６】
出力端子ＸＯの電位が上昇すると、ＰＴＡＴ電流源１２からの電流は帰還抵抗Ｒｆ（例えば抵抗値が約１ＭΩ）を介して入力端子ＸＩ側に流れ、その結果、外付コンデンサＣｇが充電され、図１３（Ｃ）の実線で示すように入力端子ＸＩの電位が上昇する。
【００１７】
入力端子ＸＩの電位が初期状態（約０［Ｖ］）から上昇し、その後、入力端子ＸＩにおける電位が、発振バッファ１４を構成するＮＭＯＳトランジスタ４４の閾値電圧Ｖｔｈ付近まで上昇すると、発振バッファ１４がＯＮし、図１３（Ｃ）に示すように、入力端子ＸＩ及び出力端子ＸＯの電位が共にバイアスレベルＢＩＡＳとなる。そして、この状態から水晶振動子Ｘｔａｌに基づく発振周波数の信号が増幅されることにより、図１３（Ｃ）に示すように発振が開始される。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００５−３０３６３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上記のような従来の発振回路１００では、図１３（Ｃ）に示すように、ＰＴＡＴ電流源１２から流れる電流Ｉａｌｌによって出力端子ＸＯの電位が上昇する一方で、帰還抵抗Ｒｆ及び外付コンデンサＣｇの時定数により、入力端子ＸＩの電位の上昇が遅れてしまう。入力端子ＸＩの電位が、発振バッファ１４を構成するＮＭＯＳの閾値電圧Ｖｔｈ以下となっている場合は、発振バッファ１４が動作できないため、ＰＴＡＴ電流源１２からの電流Ｉａｌｌは出力端子ＸＯ側へ流れ込む。
【００２０】
そして、帰還抵抗Ｒｆの抵抗値が大きい場合、コンデンサＣｇへの充電が遅れて入力端子ＸＩの電位の上昇が遅れるため、出力端子ＸＯの電位がＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４の耐圧レベルＶａを超えるレベルまで上昇してしまう場合がある。このように出力端子ＸＯの電位がＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４の耐圧レベルを超えてしまうと、これらのトランジスタが破壊されて常時導通状態となり、発振動作が不可能となってしまう場合がある。これは、ＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４をＩ／Ｏトランジスタよりも耐圧が低いコアトランジスタで構成している場合に特に問題となる。
【００２１】
本発明は、上述した課題を解決するために提案されたものであり、発振バッファに過電圧が印加されるのを防止することができる発振回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、請求項１記載の発明は、電流源と、前記電流源と接続されると共に、共振手段と並列接続された発振増幅手段と、前記発振増幅手段と並列接続された帰還抵抗と、前記帰還抵抗よりも抵抗値が小さいバイパス抵抗と、前記帰還抵抗と前記バイパス抵抗との間に接続され、前記帰還抵抗及び前記バイパス抵抗の何れかに切り替えるための切替手段と、前記電流源からの電流が前記共振手段へ供給開始されてから予め定めた発振起動期間は、前記電流源からの電流が前記バイパス抵抗へバイパスされるように、前記予め定めた発振起動期間経過後は、前記電流源からの電流が前記帰還抵抗へ流れるように前記切替手段を制御する制御手段と、を備えたことを特徴とする。
【００２３】
請求項２記載の発明は、前記電流源は、Ｉ／Ｏトランジスタを含んで構成されると共に、前記発振増幅手段は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成されたことを特徴とする。
【００２４】
請求項３記載の発明は、前記切替手段は、前記帰還抵抗の一端と前記バイパス抵抗の一端との間、前記帰還抵抗の他端と前記バイパス抵抗の他端との間に接続された複数のバイパス用スイッチ素子と、を含み、前記制御手段は、前記複数のバイパス用スイッチ素子の制御端が、前記予め定めた発振起動期間を要して前記複数のバイパス用スイッチ素子がオンからオフに切り替わるように前記複数のバイパス用スイッチ素子の制御端を充電する充電手段を含むことを特徴とする。
【００２５】
請求項４記載の発明は、前記充電手段は、直列接続され且つ接続点が前記複数のバイパス用スイッチ素子の制御端に接続された抵抗及び容量素子を含むＲＣ回路と、前記予め定めた発振起動期間に前記ＲＣ回路へ電源供給する電源供給手段と、発振停止後に前記容量素子に充電された電荷を放電する放電手段と、を含むことを特徴とする。
【００２６】
請求項５記載の発明は、前記電流源は、バイアス電流発生回路と、前記バイアス電流発生手段に接続されたカレントミラー回路と、を含み、前記充電手段は、前記カレントミラー回路の一部であって、前記バイアス電流発生回路からの出力電流の１／Ｍ（Ｍは１より大きい）の電流を供給する電流供給手段と、前記電流供給手段と接続され且つ接続点が前記複数のバイパス用スイッチ素子の制御端に接続された容量素子と、発振停止後に前記容量素子に充電された電荷を放電する放電手段と、を含むことを特徴とする。
【００２７】
請求項６記載の発明は、前記電流源からの電流の供給開始を許可するための許可信号がオフの場合に、前記接続点の電位が前記複数のバイパス用スイッチ素子をオンにする電位であっても、前記複数のバイパス用スイッチ素子の制御端をオフにするためのオフ信号を前記複数のバイパス用スイッチ素子の制御端に出力するオフ信号出力手段が、前記充電手段と前記複数のバイパス用スイッチ素子の制御端との間に設けられたことを特徴とする。
【００２８】
請求項７記載の発明は、前記電流供給手段は、ＭＯＳトランジスタから成ると共に前記容量素子がコンデンサから成り、前記ＭＯＳトランジスタ及び前記コンデンサが隣接して配置されていることを特徴とする。
【００２９】
請求項８記載の発明は、前記容量素子は、半導体集積回路上のＭＩＭコンデンサ、ＭｏＭコンデンサ、及びトランジスタのゲート容量の何れかであることを特徴とする。
【００３０】
請求項９記載の発明は、前記電流源からの電流が前記共振手段へ供給開始される場合にオンするＭＯＳトランジスタであって、前記帰還抵抗の一端と前記共振手段の一端との間に接続された第１のＭＯＳトランジスタと、前記帰還抵抗の他端と前記共振手段の他端との間に接続された第２のＭＯＳトランジスタと、をさらに備え、前記第１のＭＯＳトランジスタのソース端子及びドレイン端子のうち前記共振手段の一端と接続される端子と、前記第１のＭＯＳトランジスタのゲート端子と、の間の距離が、前記第１のＭＯＳトランジスタのソース端子及びドレイン端子のうち前記帰還抵抗の一端と接続される端子と、前記第１のＭＯＳトランジスタのゲート端子と、の間の距離よりも長く、前記第２のＭＯＳトランジスタのソース端子及びドレイン端子のうち前記共振手段の他端と接続される端子と、前記第２のＭＯＳトランジスタのゲート端子と、の間の距離が、前記第２のＭＯＳトランジスタのソース端子及びドレイン端子のうち前記帰還抵抗の他端と接続される端子と、前記第２のＭＯＳトランジスタのゲート端子と、の間の距離よりも長いことを特徴とする。
【００３１】
請求項１０記載の発明は、前記帰還抵抗の一端と前記共振手段の一端との間に第１の保護回路を備えると共に、前記帰還抵抗と前記共振手段の他端との間に第２の保護回路を備え、前記第１の保護回路は、前記共振手段の一端が接続される第１の接続端子に隣接して配置され、前記第２の保護回路は、前記共振手段の他端が接続される第２の接続端子に隣接して配置されたことを特徴とする。
【００３２】
請求項１１記載の発明は、前記帰還抵抗及び前記バイパス抵抗は、配線抵抗又はトランスファゲートから成ることを特徴とする。
【００３３】
請求項１２記載の発明は、前記帰還抵抗及び前記バイパス抵抗は、ポリシリコンから成る配線抵抗であり、前記バイパス抵抗の配線幅が、前記帰還抵抗の配線幅よりも太いことを特徴とする。
【発明の効果】
【００３４】
本発明によれば、発振バッファに過電圧が印加されるのを防止することができる、という効果を奏する。また、発振起動時に、バイパス抵抗が選択されるようにすることにより、発振回路の入力端子及び出力端子を不安定にさせることができ、発振起動を早くすることができる、という効果を奏する。さらに、発振が安定した後は、抵抗値が高い帰還抵抗に切り替わるため、帰還抵抗を考慮した負性抵抗を求めるための理論式より、安定した負性抵抗が得られる、という効果を奏する。
【図面の簡単な説明】
【００３５】
【図１】第１実施形態に係る発振回路の回路図である。
【図２】トランスファゲートの回路図である。
【図３】入力保護回路及び出力保護回路の回路図である。
【図４】ＥＳＤ保護回路として機能するＭＯＳトランジスタについて説明するための図である。
【図５】発振回路の発振動作時の各部の波形を示す図である。
【図６】発振回路の各部の波形のシミュレーション結果を示す図である。
【図７】発振回路の各部の波形のシミュレーション結果を示す図である。
【図８】第２実施形態に係る発振回路の回路図である。
【図９】第２実施形態に係る発振回路の各部のレイアウトを示す図である。
【図１０】第２実施形態に係る発振回路のバイパスノードの電位を示す図である。
【図１１】第３実施形態に係る発振回路の回路図である。
【図１２】従来例に係る発振回路の回路図である。
【図１３】従来例に係る発振回路の発振動作時の各部の波形を示す図である。
【発明を実施するための形態】
【００３６】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００３７】
（第１実施形態）
図１は、本発明の第１実施形態に係る発振回路１０の回路構成を示した。なお、図１２に示す発振回路１００と同一部分には同一符号を付し、その詳細な説明は省略する。以下では、図１２に示す発振回路１００と異なる部分を中心に説明する。
【００３８】
図１に示すように、発振回路１０は、帰還抵抗Ｒｆよりも抵抗値が小さいバイパス抵抗Ｒｂを備えており、バイパス抵抗Ｒｂは、ＰＭＯＳトランジスタ４８Ａ、４８Ｂを介して帰還抵抗Ｒｆと並列接続されている。一例として、帰還抵抗Ｒｆの抵抗値は数ＭΩ、バイパス抵抗Ｒｂの抵抗値は数百Ωであり、バイパス抵抗Ｒｂは、発振起動時に出力端子ＸＯの電位が発振バッファ１４のＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４の耐圧レベルを越えないような値に設定される。
【００３９】
帰還抵抗Ｒｆ及びバイパス抵抗Ｒｂは、例えば、ポリシリコンを材料とする配線抵抗素子（以下、ＰＯＬＹ抵抗と言う）として形成される。また、帰還抵抗Ｒｆ及びバイパス抵抗Ｒｂを、図２に示すようにＰＭＯＳトランジスタ５０、ＮＭＯＳトランジスタ５２、及びインバータ回路５４から成るトランスファゲート５６により構成するようにしてもよい。
【００４０】
なお、帰還抵抗Ｒｆ及びバイパス抵抗ＲｂをＰＯＬＹ抵抗で形成する場合、バイパス抵抗Ｒｂ（低抵抗）の幅は、溶断防止のために、帰還抵抗Ｒｆ（高抵抗）の幅よりも太くする。また、図２に示したトランスファゲート５６は、一つのＰＭＯＳトランジスタ５０とＮＭＯＳトランジスタ５２とを並列接続した構成とされているが、これに限らず、直列接続した複数のＰＭＯＳトランジスタ５０と直列接続した複数のＮＭＯＳトランジスタ５２とを並列接続した構成としてもよい。
【００４１】
ＰＭＯＳトランジスタ４８Ａ、４８Ｂのゲート（以下、バイパスノードＢＹＰＡＳＳともいう）は、バイパスノード充電回路５８に接続されている。
【００４２】
バイパスノード充電回路５８は、図１に示すように、ＰＭＯＳトランジスタ６０、抵抗Ｒｃ、及びコンデンサＣｃが直列接続されたＲＣ充電回路と、コンデンサＣｃと並列接続された放電用のＮＭＯＳトランジスタ６２を含んで構成されている。なお、コンデンサＣｃは、半導体集積回路上で構成可能な、例えばＭＩＭコンデンサ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）、ＭｏＭコンデンサ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）、もしくはトランジスタのゲート容量等で構成することが出来る。
【００４３】
ＰＭＯＳトランジスタ６０のゲートは、ＮＡＮＤ回路６４の出力端に接続されている。ＮＡＮＤ回路６４の一方の入力端は、イネーブル端子ＥＢ及びＰＭＯＳトランジスタ６６のゲートに接続されており、ＮＡＮＤ回路６４の他方の入力端は、帰還抵抗イネーブル端子ＥＢＦＢＲに接続されている。
【００４４】
また、入力端子ＸＩ近傍には、入力保護回路６６が設けられており、出力端子ＸＯの近傍には、出力保護回路６８が設けられている。
【００４５】
具体的には、入力保護回路６６は、図３に示すように、ＰＭＯＳトランジスタ７０とＮＭＯＳトランジスタ７２が直列接続された構成である。また、出力保護回路６８も入力保護回路６６と同様に、ＰＭＯＳトランジスタ７４とＮＭＯＳトランジスタ７６が直列接続された構成である。
【００４６】
このような入力保護回路６６が入力端子ＸＩの近傍に設けられると共に、出力保護回路６８が出力端子ＸＯの近傍に設けられることにより、入力端子ＸＩ、出力端子ＸＯから入力されるノイズ等により内部回路の動作に悪影響を及ぼすのを防ぐことができる。
【００４７】
なお、図３では、入力保護回路６６として、ＰＭＯＳトランジスタ７０とＮＭＯＳトランジスタ７２が直列接続された構成の場合を示したが、ＰＭＯＳトランジスタ７０に代えてダイオードを用いてもよい。この場合、ダイオードのカソードが電源ＶＤＤに接続され、カソードがＮＭＯＳトランジスタ７２に接続されるようにすればよい。また、ＰＭＯＳトランジスタ７０及びＮＭＯＳトランジスタ７２に代えて、２つのダイオードを直列接続した構成としてもよい。この場合、２つのダイオードのカソードが電源ＶＤＤ側となるように直列接続すればよい。
【００４８】
また、本実施形態では、スイッチ素子２０Ａ、２０Ｂは、ＮＭＯＳトランジスタ２０Ａ、２０Ｂで構成されており、これらのＮＭＯＳトランジスタは、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護トランジスタとして機能する。
【００４９】
具体的には、図４に示すように、ＮＭＯＳトランジスタ２０Ａの入力端子ＸＩ側に接続される例えばソース端子Ａと、ＮＭＯＳトランジスタ２０Ｂのゲート端子Ｇと、の間の距離ａが、ＮＭＯＳトランジスタ２０Ａの帰還抵抗Ｒｆ側に接続される例えばドレイン端子Ｂと、ＮＭＯＳトランジスタ２０Ａのゲート端子Ｇと、の間の距離ｂよりも長い。
【００５０】
ＮＭＯＳトランジスタ２０Ｂについても同様に、ＮＭＯＳトランジスタ２０Ｂの出力端子ＸＯ側に接続される例えばドレイン端子Ａと、ＮＭＯＳトランジスタ２０Ｂのゲート端子と、の間の距離ａが、ＮＭＯＳトランジスタ２０Ｂの帰還抵抗Ｒｆ側に接続される例えばソース端子Ｂと、ＮＭＯＳトランジスタ２０Ｂのゲート端子Ｂと、の間の距離ｂよりも長い。
【００５１】
ＮＭＯＳトランジスタ２０Ａ、２０Ｂがこのような構成となっていることにより、静電気放電に対して内部回路を保護することができる。
【００５２】
以下、発振回路１０の通常時の発振動作について説明する。
【００５３】
発振起動時には、帰還抵抗イネーブル端子ＥＢＦＢＲに入力する制御信号を図５（Ａ）、（Ｂ）に示すようにローレベル（以下、Ｌレベル）からハイレベル（以下、Ｈレベル）に変化させると共に、イネーブル端子ＥＢに入力する制御信号をＬレベルからＨレベルに変化させ、ＰＴＡＴ電流源１２を起動させる。
【００５４】
これにより、ＮＭＯＳトランジスタ１６がオンすると共に、スイッチ素子２０Ａ、２０Ｂがオンする。そして、ＰＴＡＴ電流源１２は、バイアス電流発生回路２８で発生されたバイアス電流Ｉｂｇとカレントミラー回路３８とにより設定された電流Ｉａｌｌを流す。
【００５５】
また、帰還抵抗イネーブル端子ＥＢＦＢＲ及びイネーブル端子ＥＢがＨレベルになることにより、ＮＡＮＤ回路６４の出力がＬレベルになり、ＰＭＯＳトランジスタ６０がオンする。これにより、コンデンサＣｃへの充電が開始され、バイパスノードＢＹＰＡＳＳの電位が図５（Ｃ）の点線で示すように急激に上昇するのではなく、実線で示すように徐々に上昇する。
【００５６】
その後、各ノード（端子）における電位レベルは以下のように変化する。まず、出力端子ＸＯの電位が初期状態で０［Ｖ］レベルになっている場合は、外付コンデンサＣｄに向かってＰＴＡＴ電流源１２からの電流Ｉａｌｌが流れて外付コンデンサＣｄが充電され、図５（Ｄ）に示すように出力端子ＸＯの電位ＶＯが上昇する。
【００５７】
出力端子ＸＯの電位ＶＯが上昇すると、ＰＴＡＴ電流源１２からの電流は帰還抵抗Ｒｆよりも抵抗値が小さいバイパス抵抗Ｒｂを介して入力端子ＸＩ側に流れ、その結果、外付コンデンサＣｇが充電され、図５（Ｄ）に示すように入力端子ＸＩの電位ＶＩが上昇する。
【００５８】
このように、発振起動時には、抵抗値が低いバイパス抵抗ＲｂにＰＴＡＴ電流源１２からの電流が流れるため、入力端子ＸＩの電位ＶＩが、図１２に示した従来の発振回路１００における入力端子ＸＩの電位ＶＩ２の場合のように緩やかに上昇するのではなく、速やかに上昇する。これにより、出力端子ＸＯの電位ＶＯが、図１２に示した従来の発振回路１００における出力端子ＸＯの電位ＶＯ２のように急激に上昇するのではなく、緩やかに上昇する。これにより、従来のように出力端子ＸＯの電位ＶＯ２が発振バッファ１４のコアトランジスタであるＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４の耐圧レベルＶａを越えることがなく、これらのトランジスタが破壊されるのを防ぐことができる。
【００５９】
入力端子ＸＩの電位が初期状態（約０［Ｖ］）から上昇し、その後、入力端子ＸＩにおける電位が、発振バッファ１４を構成するＮＭＯＳトランジスタ４４の閾値電圧Ｖｔｈ付近まで上昇すると、発振バッファ１４のＮＭＯＳトランジスタ４４がＯＮし、その結果、出力端子ＸＯから、ＮＭＯＳトランジスタ４４、１６を介して、接地電位ＧＮＤに向かってバイアス電流が流れ込む。この時、ＰＴＡＴ電流源１２から発振バッファ１４のＮＭＯＳトランジスタ４４へ流れ込む電流Ｉａｌｌと、出力端子ＸＯから発振バッファのＮＭＯＳトランジスタ４４へ流れ込むバイアス電流とによって、発振バッファ１４のＰＭＯＳトランジスタ４２のソースであるノードＶＣＣにおける電位が固定される。
【００６０】
そして、入力端子ＸＩ及び出力端子ＸＯ共に、発振バッファ１４のバイアスレベル（同電位）になる。ここで、水晶振動子Ｘｔａｌによる発振起動待ち状態となる。
【００６１】
また、抵抗Ｒｃ及びコンデンサＣｃから成るＲＣ充電回路によりコンデンサＣｃの充電が完了した後、すなわち、バイパスノードＢＹＰＡＳＳの電位がＰＭＯＳトランジスタ４８Ａ、４８Ｂの閾値電圧を越えると、ＰＭＯＳトランジスタ４８Ａ、４８Ｂが非導通状態となり、出力端子ＸＯからバイパス抵抗Ｒｂを介して入力端子ＸＩへの電流経路が遮断される。この結果、入力端子ＸＩと出力端子ＸＯとの間の抵抗は、バイパス抵抗Ｒｂから帰還抵抗Ｒｆに切り替わる。
【００６２】
そして、この状態から水晶振動子Ｘｔａｌに基づく発振周波数の信号が増幅されることにより、図５（Ｄ）に示すように発振が開始される。
【００６３】
このように、小さな抵抗値のバイパス抵抗Ｒｂから大きな抵抗値の帰還抵抗Ｒｆに切り替わることにより、発振起動を安定的に開始させることができる。
【００６４】
なお、発振を終了させる場合には、イネーブル端子ＥＢ及び帰還抵抗イネーブル端子ＥＢＦＢＲをＬレベルにする。これにより、帰還抵抗Ｒｆへの電流経路が遮断され、発振が停止する。また、バイパスノード充電回路５８のＮＭＯＳトランジスタ６２がオンすることにより、コンデンサＣｃに充電されていた電荷が放電される。
【００６５】
次に、バイパス抵抗Ｒｂの抵抗値及びコンデンサＣｄの容量値Ｃｄで定まる時定数τＸＯ、バイパス抵抗Ｒｂの抵抗値及びコンデンサＣｇの容量値Ｃｇで定まる時定数τＸＩについて説明する。なお、容量値Ｃｄ、Ｃｇは一例として１６（ｐＦ）とする。
【００６６】
出力端子ＸＯの充電に必要な時間は、例えばＰＴＡＴ電流源１２から流れる電流Ｉａｌｌの電流値を２００μＡとすると、出力抵抗値Ｒは約１６．５ｋΩのため、時定数τＸＯは次式のように算出される。
【００６７】
τＸＯ＝２．２×Ｒ×Ｃｄ＝２．２×１６．５（ｋΩ）×１６（ｐＦ）≒５８０（ｎｓ）
ここで、２．２は、波形の遷移時間（１０％⇔９０％）を求める際の理論式の定数であり、ｌｏｇ０．９−ｌｏｇ０．１で求められる値である。
【００６８】
ここで、バイパス抵抗Ｒｂの抵抗値を例えば７００Ωとし、入力端子ＸＩの電位が十分上昇し、発振バッファ１４がオンするまでの時間を発振電圧の振幅の７０％以上とすると、時定数τＸＩは次式のように算出される。
【００６９】
τＸＩ＝１．９×Ｒｂ×Ｃｇ＝１．９×７００×１６（ｐＦ）＝２１ｎｓ
ここで、１．９は、時定数を求める際の理論式の定数であり、発振バッファ１４がオンするまでの時間を発振電圧の振幅の７０％以上としていることから、ｌｏｇ０．７−ｌｏｇ０．１で求められる値である。
【００７０】
以上より、出力端子ＸＯ及び入力端子ＸＩの充電に必要な期間、すなわち、バイパス抵抗ＲｂにＰＴＡＴ電流源１２からの電流をバイパスさせる期間τは、次式で算出される。
【００７１】
τ＝τＸＯ＋τＸＩ≒６００（ｎｓ）
ＰＭＯＳトランジスタ４８Ａ、４８ＢによりＰＴＡＴ電流源１２からの電流をバイパス抵抗Ｒｂへバイパスさせる場合、例えばＰＭＯＳトランジスタ４８Ａ、４８Ｂのゲートが０Ｖから０．６Ｖ程度になるまでτで表わされる期間が必要となる。この期間を確保するためのバイパスノード充電回路５８の抵抗Ｒｃの抵抗値Ｒｃは、コンデンサＣｃの容量値Ｃｃを例えば約１ｐＦ程度とすると、次式で算出される。
【００７２】
Ｒｃ≧τ／Ｃｃ＝６００（ｎｓ）／１（ｐＦ）≧６００（ｋΩ）
マージン確保として、τを２（μｓ）以上とする場合は、抵抗Ｒｃは次式で算出される。
【００７３】
Ｒｃ＝２（μｓ）／１（ｐＦ）＝２（ＭΩ）
以下、本発明者が行ったシミュレーション結果について説明する。
【００７４】
まず、Ｒｃ＝１（ｋΩ）、Ｃｃ＝１．２（ｐＦ）とした場合について説明する。
【００７５】
この場合、バイパスノードＢＹＰＡＳＳの時定数τｂは、次式で算出される。
【００７６】
τｂ＝２．２×τｂ＝Ｒｃ×Ｃｃ＝１（ｋΩ）×１．２（ｐＦ）＝１．２（ｎｓ）
図６には、この場合のシミュレーション結果を示した。同図（Ａ）は入力端子ＸＩ及び出力端子ＸＯの電位を示し、同図（Ｂ）は、バイパスノードＢＹＰＡＳＳの電位を示し、同図（Ｃ）は、ＰＴＡＴ電流源１２からの電流を示している。
【００７７】
同図（Ｂ）に示すように、バイパスノードＢＹＰＡＳＳの電位がすぐに上昇してＰＭＯＳトランジスタ４８Ａ、４８Ｂがオンしてしまうため、すぐにバイパス抵抗Ｒｂから帰還抵抗Ｒｆに切り替わってしまう。これにより、同図（Ａ）に示すように、入力端子ＸＩの充電が遅れるため、出力端子ＸＯが過電圧レベルである耐圧２．０Ｖを越えてしまっている。
【００７８】
次に、Ｒｃ＝２（ＭΩ）、Ｃｃ＝１．２（ｐＦ）とした場合について説明する。
【００７９】
この場合、バイパスノードＢＹＰＡＳＳの時定数τｂは、次式で算出される。
【００８０】
τｂ＝Ｒｃ×Ｃｃ＝２（ＭΩ）×１．２（ｐＦ）＝２．４μｓ
また、バイパスノードＢＹＰＡＳＳの立ち上がり時間ｔは、次式で算出される。
【００８１】
ｔ＝２．２×Ｒｃ×Ｃｃ≒５．３（μｓ）
ここで、２．２は上記と同様に、ｌｏｇ０．９−ｌｏｇ０．１で求められる値である。
【００８２】
図７には、この場合のシミュレーション結果を示した。同図（Ａ）は入力端子ＸＩ及び出力端子ＸＯの電位を示し、同図（Ｂ）は、バイパスノードＢＹＰＡＳＳの電位を示し、同図（Ｃ）は、ＰＴＡＴ電流源１２からの電流を示している。
【００８３】
同図（Ｂ）に示すように、バイパスノードＢＹＰＡＳＳの電位がすぐに上昇せずに、徐々に上昇してＰＭＯＳトランジスタ４８Ａ、４８Ｂがオンするため、すぐにはバイパス抵抗Ｒｂから帰還抵抗Ｒｆに切り替わることがなく、入力端子ＸＩが速やかに充電される。この入力端子ＸＩの充電中には、ＰＴＡＴ電流源１２からの電流がバイパス抵抗Ｒｂへバイパスされる状態が保持される。これにより、同図（Ａ）に示すように、出力端子ＸＯの電位が、過電圧レベルである耐圧２．０Ｖ以下となることが確認できた。
【００８４】
なお、発振起動時に、抵抗値が低いバイパス抵抗Ｒｂが選択されるようにすることにより、入力端子ＸＩ及び出力端子ＸＯを不安定にさせることができ、発振起動を早くすることができる。発振が安定した後は、抵抗値が高い帰還抵抗Ｒｆに切り替わるため、帰還抵抗Ｒｆを考慮した以下の負性抵抗Ｒを求めるための理論式より、安定した負性抵抗が得られる。
【００８５】
Ｒ＝−［ｇｍ・ω２・Ｃｇ・Ｃｄ−ｇｍ２・Ｒｆ−ω２（Ｃｇ＋Ｃｄ）２／Ｒｆ］／［（−ω２Ｃｇ・Ｃｄ＋ｇｍ／Ｒｆ）２+ω２(Ｃｇ＋Ｃｄ）２／Ｒｆ２］
ここで、ｇｍは発振バッファ１４の相互コンダクタンス、ωは発振角周波数である。
【００８６】
（第２実施形態）
次に、本発明の第２実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付してその詳細な説明は省略し、第１実施形態と異なる部分を中心に説明する。
【００８７】
図８には、本実施形態に係る発振回路１０Ａの回路構成を示した。同図に示すように、発振回路１０Ａは、図１に示した発振回路１０のバイパスノード充電回路５８に代えて、カレントミラー回路７８を設け、このカレントミラー回路７８の一部を構成するバイパスノード充電回路８０によりバイパスノードＢＹＰＡＳＳを充電する構成としている。
【００８８】
カレントミラー回路７８は、その前段のカレントミラー回路３８から出力されたバイアス電流Ｉｂｇの１／Ｎ（Ｎは１より大きい）の電流がＰＭＯＳトランジスタ８２及びＮＭＯＳトランジスタ８４に流れるように設計されている。なお、本実施形態では、Ｎは一例として５としている。また、バイパスノード充電回路８０を構成するＰＭＯＳトランジスタ８６には、バイアス電流Ｉｂｇの１／Ｍ（ＭはＮより大きい）の電流が流れるように設計されている。なお、本実施形態では、Ｍは一例として２５としている。
【００８９】
ところで、バイパスノード充電回路８０を流れる電流Ｉｂは、数μＡ程度の小さな電流である。このため、コンデンサＣｃとＰＭＯＳトランジスタ８６とが離間して配置及び配線された場合、すなわち、コンデンサＣｃとＰＭＯＳトランジスタ８６とを接続する配線が長くなった場合、発振回路の動作中に、電源電位の変動や他の回路からのノイズ等によってバイパスノード充電回路８０が誤動作してしまう可能性がある。また、ＰＭＯＳトランジスタ８６は、ＰＴＡＴ電流源を参照しているため、同一ウェル上に形成する。
【００９０】
従って、バイパスノード充電回路８０のＰＭＯＳトランジスタ８６とコンデンサＣｃとを、例えば図９に示すように半導体基板８８上において隣接して配置することが好ましい。
【００９１】
これにより、コンデンサＣｃとＰＭＯＳトランジスタ８６とを接続する配線が短くなるため、電源電位の変動やノイズ等の影響をうける領域が少なくなり、その結果、バイパスノード充電回路８０が誤動作してしまう可能性を低減することができる。
【００９２】
以下、発振回路１０Ａの通常時の発振動作について説明する。なお、各部の電位については、バイパスノードＢＹＰＡＳＳを除いて第１実施形態とほぼ同様である。
【００９３】
発振起動時には、帰還抵抗イネーブル端子ＥＢＦＢＲに入力する制御信号を図５（Ａ）、（Ｂ）に示すようにローレベル（以下、Ｌレベル）からハイレベル（以下、Ｈレベル）に変化させると共に、イネーブル端子ＥＢに入力する制御信号をＬレベルからＨレベルに変化させ、ＰＴＡＴ電流源１２を起動させる。
【００９４】
これにより、ＮＭＯＳトランジスタ１６がオンすると共に、スイッチ素子２０Ａ、２０Ｂがオンする。そして、バイアス電流発生回路２８で発生されたバイアス電流Ｉｂｇの１／Ｍ（ここでは、Ｍ＝２５）の電流ＩｂがＰＭＯＳトランジスタ８６を流れることによりコンデンサＣｃが充電される。これにより、バイパスノードＢＹＰＡＳＳの電位が図１０の点線で示すように徐々に上昇する。
【００９５】
その後、各ノード（端子）における電位レベルは以下のように変化する。まず、出力端子ＸＯの電位が初期状態で０［Ｖ］レベルになっている場合は、外付コンデンサＣｄに向かってＰＴＡＴ電流源１２からの電流Ｉａｌｌが流れて外付コンデンサＣｄが充電され、図５（Ｃ）に示すように出力端子ＸＯの電位ＶＯが上昇する。
【００９６】
出力端子ＸＯの電位が上昇すると、ＰＴＡＴ電流源１２からの電流は帰還抵抗Ｒｆよりも抵抗値が小さいバイパス抵抗Ｒｂを介して入力端子ＸＩ側に流れ、その結果、外付コンデンサＣｇが充電され、図５（Ｃ）に示すように入力端子ＸＩの電位ＶＩが上昇する。
【００９７】
入力端子ＸＩの電位が初期状態（約０［Ｖ］）から上昇し、その後、入力端子ＸＩにおける電位が、発振バッファ１４を構成するＮＭＯＳトランジスタ４４の閾値電圧Ｖｔｈ付近まで上昇すると、発振バッファ１４のＮＭＯＳトランジスタ４４がＯＮし、その結果、出力端子ＸＯから、ＮＭＯＳトランジスタ４４、１６を介して、接地電位ＧＮＤに向かってバイアス電流が流れ込む。この時、ＰＴＡＴ電流源１２から発振バッファ１４のＮＭＯＳトランジスタ４４へ流れ込む電流Ｉａｌｌと、出力端子ＸＯから発振バッファのＮＭＯＳトランジスタ４４へ流れ込むバイアス電流とによって、発振バッファ１４のＰＭＯＳトランジスタ４２のソースであるノードＶＣＣにおける電位が固定される。
【００９８】
そして、入力端子ＸＩ及び出力端子ＸＯ共に、発振バッファ１４のバイアスレベル（同電位）になる。ここで、水晶振動子Ｘｔａｌによる発振起動待ち状態となる。
【００９９】
また、バイアス電流Ｉｂｇの１／Ｍの電流である電流ＩｂによりコンデンサＣｃの充電が完了した後、すなわち、バイパスノードＢＹＰＡＳＳの電位がＰＭＯＳトランジスタ４８Ａ、４８Ｂの閾値電圧を越えると、ＰＭＯＳトランジスタ４８Ａ、４８Ｂが非導通状態となり、出力端子ＸＯからバイパス抵抗Ｒｂを介して入力端子ＸＩへの電流経路が遮断される。この結果、入力端子ＸＩと出力端子ＸＯとの間の抵抗は、バイパス抵抗Ｒｂから帰還抵抗Ｒｆに切り替わる。
【０１００】
そして、この状態から水晶振動子Ｘｔａｌに基づく発振周波数の信号が増幅されることにより、図５（Ｃ）に示すように発振が開始される。
【０１０１】
このように、小さな抵抗値のバイパス抵抗Ｒｂから大きな抵抗値の帰還抵抗Ｒｆに切り替わることにより、発振起動を安定的に開始させることができる。
【０１０２】
また、第１実施形態の発振回路１０におけるバイパスノードＢＹＰＡＳＳの電位は、図１０の実線で示すように緩やかなカーブを描くように上昇しているが、本実施形態の発振回路１０ＡにおけるバイパスノードＢＹＰＡＳＳの電位は、図１０の点線で示すように線形に変化する。これは、電流源から一定の電流ＩｂがコンデンサＣｃに流れ込むためである。これにより、第１実施形態の場合と比較して、バイパス抵抗Ｒｂと帰還抵抗Ｒｆとの切替タイミングが安定する。
【０１０３】
なお、発振を終了させる場合には、イネーブル端子ＥＢ及び帰還抵抗イネーブル端子ＥＢＦＢＲをＬレベルにする。これにより、帰還抵抗Ｒｆへの電流経路が遮断され、発振が停止する。また、バイパスノード充電回路８０のＮＭＯＳトランジスタ６２がオンすることにより、コンデンサＣｃに充電されていた電荷が放電される。
【０１０４】
（第３実施形態）
次に、本発明の第３実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付してその詳細な説明は省略し、上記各実施形態と異なる部分を中心に説明する。
【０１０５】
帰還抵抗Ｒｆは、発振動作安定の特性を示す前述した負性抵抗Ｒに対してＲ∝Ｒｆの関係を有するが、帰還抵抗Ｒｆの抵抗値が設計値よりも低くなってしまった場合、不発振又は発振不安定（周期が一定しない）等の問題が発生する場合がある。このため、製品出荷前等において帰還抵抗Ｒｆを予め測定することにより、不良品が流出するのを防止する必要がある。
【０１０６】
従って、発振動作している状態では通常動作時以外、すなわちイネーブル端子ＥＢにＬレベルが入力された状態で帰還抵抗Ｒｆを測定する必要がある。しかしながら、第１実施形態及び第２実施形態で説明した発振回路１０、１０Ａでは、イネーブル端子ＥＢがＬレベルの場合、バイパスノードＢＹＰＡＳＳがＬレベルとなるためＰＭＯＳトランジスタ４８Ａ、４８Ｂがオンとなり、バイパス抵抗Ｒｂが選択された状態となってしまい、帰還抵抗Ｒｆの抵抗値の測定ができない。
【０１０７】
そこで、本実施形態では、イネーブル端子ＥＢがＬレベルの場合であっても、バイパスノードＢＹＰＡＳＳがＨレベルとなり、ＰＭＯＳトランジスタ４８Ａ、４８Ｂがオフとなって帰還抵抗Ｒｆが選択されるような発振回路について説明する。
【０１０８】
図１１には、このような発振回路１０Ｂの回路構成を示した。発振回路１０Ｂが図８に示した発振回路１０Ａと異なる点は、ＮＡＮＤ回路９０及びインバータ９２を備えた点である。ＮＡＮＤ回路９０の一方の入力端はイネーブル端子ＥＢに接続されると共に他方の入力端がインバータ９２を介してバイパスノードＢＹＰＡＳＳに接続され、出力端はＭＯＳトランジスタ４８Ａ、４８Ｂのゲートに接続されている。
【０１０９】
このような構成となっているため、イネーブル端子ＥＢがＬレベルでバイパスノードＢＹＰＡＳＳがＬレベルであっても、ＮＡＮＤ回路９０の出力がＨレベルとなってＰＭＯＳトランジスタ４８Ａ、４８Ｂがオフするため、帰還抵抗イネーブル端子ＥＢＦＢＲをＨレベルとすればスイッチ素子２０Ａ、２０Ｂがオンして帰還抵抗Ｒｆに切り替えることができる。
【０１１０】
これにより、イネーブル端子ＥＢがＬレベルでバイパスノードＢＹＰＡＳＳがＬレベルであっても、帰還抵抗Ｒｆの抵抗値を測定することが可能となる。
【０１１１】
なお、上記各実施形態では、帰還抵抗Ｒｆが発振回路に内蔵された場合について説明したが、これに限らず、発振回路が形成された半導体集積回路の外側で帰還抵抗Ｒｆを接続するようにし、バイパス抵抗Ｒｂのみを発振回路に内蔵するようにしてもよい。この場合も、前述したのと同様の効果が得られる。
【０１１２】
このとき、バイパス抵抗Ｒｂの実効抵抗Ｒｂ’は、帰還抵抗Ｒｆが並列に接続されたままなので、Ｒｂ≪Ｒｆの場合、
Ｒｂ’＝ Ｒｆ×Ｒｂ／（Ｒｆ＋Ｒｂ）≒Ｒｆ×Ｒｂ／（Ｒｆ）≒Ｒｂ
となる。
【符号の説明】
【０１１３】
１０、１０Ａ、１０Ｂ   発振回路
１２   ＰＴＡＴ電流源
１４   発振バッファ
２０Ａ、２０Ｂ       スイッチ素子
２８   バイアス電流発生回路
３８   カレントミラー回路
４６   共振回路
４８Ａ、４８Ｂ       ＰＭＯＳトランジスタ
５８、８０    バイパスノード充電回路
６６   入力保護回路
６８   出力保護回路
Ｒｆ   帰還抵抗
Ｒｂ   バイパス抵抗
Ｃｃ   コンデンサ
Ｒｃ   抵抗
Ｒｄ   ダンピング抵抗
Ｘｔａｌ      水晶振動子
Ｃｇ、Ｃｄ    外付コンデンサ
ＶＤＤ 電源
ＧＮＤ 接地
【図１】
2010177852.tif 000003
【図２】
2010177852.tif 000004
【図３】
2010177852.tif 000005
【図４】
2010177852.tif 000006
【図５】
2010177852.tif 000007
【図６】
2010177852.tif 000008
【図７】
2010177852.tif 000009
【図８】
2010177852.tif 000010
【図９】
2010177852.tif 000011
【図１０】
2010177852.tif 000012
【図１１】
2010177852.tif 000013
【図１２】
2010177852.tif 000014
【図１３】
2010177852.tif 000015