(57)【要約】【課題】読み出す画素信号を処理するに際して高いゲインを得る場合であっても、信号のサンプリングに要する時間を増大させることなく、ゲインのばらつきを抑える。【解決手段】信号処理部１６は、画素からの信号が入力される入力容量Ｃｉと、反転入力端子に入力容量Ｃｉが接続されるとともに非反転入力端子に所定電位Ｖｒｅｆが印加される演算増幅器ＯＰと、演算増幅器ＯＰの反転入力端子と出力端子との間に接続された帰還回路ＦＢとを備える。帰還回路ＦＢは、演算増幅器ＯＰの反転入力端子と出力端子との間を、演算増幅器ＯＰの反転入力端子と出力端子との間に２つ以上の容量が直列接続された接続状態を含む複数の接続状態に切り替え得るように、複数の容量Ｃｆ１１，Ｃｆ２１，Ｃｆ３１，Ｃｆ３２及び１つ以上のスイッチＳＷ０〜ＳＷ３で構成される。【選択図】図２
2010178229.tif 000002
【特許請求の範囲】
【請求項１】
入射光を光電変換する画素と、
前記画素からの信号又はこれに応じた信号が入力される入力容量と、
第１の入力端子に前記入力容量が接続されるとともに第２の入力端子に所定電位が印加される演算増幅器と、
前記第１の入力端子と前記演算増幅器の出力端子との間を短絡する第１の個別回路と、前記第１の入力端子と前記出力端子との間で直列接続された複数の容量を有する第２の個別回路と、前記第１の個別回路内に設けられ、前記第１の入力端子と前記出力端子との間をオンオフする少なくとも１つのスイッチとを有する帰還回路と、を備えることを特徴とする固体撮像素子。
【請求項２】
前記第２の個別回路は、前記第１の入力端子と前記出力端子との間で前記複数の容量に直列接続された少なくとも１つのスイッチを有しており、
前記帰還回路は、前記第２の個別回路において直列接続された前記複数の容量によって形成される容量値よりも大きい容量値を持つ容量と、前記第１の入力端子と前記出力端子との間で前記大きい容量値を持つ容量と直列接続された少なくとも１つのスイッチとを有する第３の個別回路を備えることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記第２の個別回路内で直列接続された前記複数の容量の各容量値は、略同一であることを特徴とする請求項１又は２記載の固体撮像素子。
【請求項４】
前記第２の個別回路内で直列接続された前記複数の容量の各容量値と、前記第３の個別回路内の前記容量の容量値とは、略同一であることを特徴とする請求項２記載の固体撮像素子。
【請求項５】
前記帰還回路は、前記第２の個別回路及び前記第３の個別回路を接続して、前記第２の個別回路が前記第３の個別回路とその一部を共有するようにオンオフする接続スイッチを有しており、
前記接続スイッチがオンされて前記第２の個別回路及び前記第３の個別回路の一部が共有されたときに、前記帰還回路は、前記第１の入力端子と前記出力端子との間で前記複数の容量が直列接続された前記第２の個別回路を形成することを特徴とする請求項２記載の固体撮像素子。
【請求項６】
前記接続スイッチがオフされて、前記第２の個別回路と前記第３の個別回路とが切り離されたときに、前記帰還回路は、
前記第２の個別回路において前記直列接続された複数の容量によって形成される容量値よりも大きい容量値を持つ容量が接続された前記第３の個別回路を、前記第１の入力端子と前記出力端子との間に形成することを特徴とする請求項５記載の固体撮像素子。
【請求項７】
入射光を光電変換する画素と、
前記画素からの信号又はこれに応じた信号が入力される入力容量と、
第１の入力端子に前記入力容量が接続されるとともに第２の入力端子に所定電位が印加される演算増幅器と、
少なくとも１つのスイッチと複数の容量とを有しており、前記第１の入力端子と前記演算増幅器の出力端子との間を短絡する第１の接続状態、及び前記複数の容量のうちの所定数の容量が直列接続されて前記第１の入力端子と前記出力端子との間に所定の容量値を形成する第２の接続状態を前記少なくとも１つスイッチにより切り替える帰還回路と、
を備えたことを特徴とする固体撮像素子。
【請求項８】
前記帰還回路は、前記複数の容量のうちの少なくとも１つによって、前記所定の容量値と異なる容量値が、前記第１の入力端子と前記出力端子との間に形成される第３の接続状態を備えることを特徴とする請求項７記載の固体撮像素子。
【請求項９】
前記所定数の容量は、互いに直列接続された状態でのみ、前記帰還回路による前記第１の入力端子と前記出力端子との間の容量値の形成に寄与し得ることを特徴とする請求項７又は８記載の固体撮像素子。
【請求項１０】
前記所定数の容量は、互いに直列接続されない状態においても、前記帰還回路による前記第１の入力端子と前記出力端子との間の容量値の形成に寄与し得ることを特徴とする請求項７又は８記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関するものである。
【背景技術】
【０００２】
下記特許文献１の図８には、画素信号読み出し回路にスイッチトキャパシタ型積分回路を用いた固体撮像素子が開示されている。このスイッチトキャパシタ型積分回路については、後述する比較例による固体撮像素子で採用されている信号処理部１１６（図４参照）と同様であるので、後述する比較例の説明も参照されたい。
【０００３】
この従来の固体撮像素子で採用されているスイッチトキャパシタ型積分回路では、差動増幅器（演算増幅器）の帰還回路が複数のスイッチと複数の容量で構成されている。各スイッチのオンオフ状態によって、帰還回路全体の容量値を変えることで、ゲインを変えることができるようになっている。そして、帰還回路を構成するいずれの容量も、対応するスイッチをオンしたときには、差動増幅器の反転入力端子と出力端子との間に並列接続される。したがって、高いゲインを得る場合には、容量値の小さい容量のみが差動増幅器の反転入力端子と出力端子との間に接続される。このため、より高いゲインを得ようとすればするほど、容量値の小さい容量が必要となる。
【０００４】
ところが、容量の容量値はその容量の面積に比例し、また容量値ばらつきは容量の面積が小さいほど増加する。したがって、容量値の小さい容量は容量値ばらつきが顕著となり、結果としてゲインのばらつきを招来する。このように、特許文献１の図８に開示された固体撮像素子で採用されているスイッチトキャパシタ型積分回路では、特に高いゲインを得る場合にゲインのばらつきが増大してしまう。
【０００５】
そこで、特許文献１の図１及び図２等に開示された固体撮像素子では、画素から出力される信号を、１つの画素につき複数回サンプリングしかつ当該複数回サンプリングした信号を加算して出力する読み出し回路が採用されている。この固体撮像素子によれば、高いゲインを得る場合であっても、容量値の小さい容量を用いる必要がないため、ゲインのばらつきを抑えることができる。
【特許文献１】特開２００５−２６９４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の図１及び図２等に開示された固体撮像素子では、高いゲインを得る場合、画素から出力される信号を、１つの画素につき複数回サンプリングしなければならず、ゲインが大きくなるに従ってそのサンプリング回数を増やさなければならない。したがって、この従来の固体撮像素子によれば、高いゲインを得るためには多数回のサンプリングに比較的長い時間を要する結果、フレームレートが低下してしまうなどの不都合が生ずる。
【０００７】
本発明は、このような事情に鑑みてなされたもので、読み出す画素信号を処理するに際して高いゲインを得る場合であっても、フレームレートを低下させることなく、ゲインのばらつきを抑えることができる固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、（i）入射光を光電変換する画素と、（ii）前記画素からの信号又はこれに応じた信号が入力される入力容量と、（iii）第１の入力端子に前記入力容量が接続されるとともに第２の入力端子に所定電位が印加される演算増幅器と、（iv）前記第１の入力端子と前記演算増幅器の出力端子との間を短絡する第１の個別回路と、前記第１の入力端子と前記出力端子との間で直列接続された複数の容量を有する第２の個別回路と、前記第１の個別回路内に設けられ、前記第１の入力端子と前記出力端子との間をオンオフする少なくとも１つのスイッチとを有する帰還回路と、を備えるものである。
【０００９】
第２の態様による固体撮像素子は、前記第１の態様において、前記第２の個別回路は、前記第１の入力端子と前記出力端子との間で前記複数の容量に直列接続された少なくとも１つのスイッチを有しており、前記帰還回路は、前記第２の個別回路において直列接続された前記複数の容量によって形成される容量値よりも大きい容量値を持つ容量と、前記第１の入力端子と前記出力端子との間で前記大きい容量値を持つ容量と直列接続された少なくとも１つのスイッチとを有する第３の個別回路を備えるものである。
【００１０】
第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記第２の個別回路内で直列接続された前記複数の容量の各容量値は、略同一であるものである。
【００１１】
第４の態様による固体撮像素子は、前記第２の態様において、前記第２の個別回路内で直列接続された前記複数の容量の各容量値と、前記第３の個別回路内の前記容量の容量値とは、略同一であるものである。
【００１２】
第５の態様による固体撮像素子は、前記第２の態様において、前記帰還回路は、前記第２の個別回路及び前記第３の個別回路を接続して、前記第２の個別回路が前記第３の個別回路とその一部を共有するようにオンオフする接続スイッチを有しており、前記接続スイッチがオンされて前記第２の個別回路及び前記第３の個別回路の一部が共有されたときに、前記帰還回路は、前記第１の入力端子と前記出力端子との間で前記複数の容量が直列接続された前記第２の個別回路を形成するものである。
【００１３】
第６の態様による固体撮像素子は、前記第５の態様において、前記接続スイッチがオフされて、前記第２の個別回路と前記第３の個別回路とが切り離されたときに、前記帰還回路は、前記第２の個別回路において前記直列接続された複数の容量によって形成される容量値よりも大きい容量値を持つ容量が接続された前記第３の個別回路を、前記第１の入力端子と前記出力端子との間に形成するものである。
【００１４】
第７の態様による固体撮像素子は、（i）入射光を光電変換する画素と、（ii）前記画素からの信号又はこれに応じた信号が入力される入力容量と、（iii）第１の入力端子に前記入力容量が接続されるとともに第２の入力端子に所定電位が印加される演算増幅器と、（iv）少なくとも１つのスイッチと複数の容量とを有しており、前記第１の入力端子と前記演算増幅器の出力端子との間を短絡する第１の接続状態、及び前記複数の容量のうちの所定数の容量が直列接続されて前記第１の入力端子と前記出力端子との間に所定の容量値を形成する第２の接続状態を前記少なくとも１つスイッチにより切り替える帰還回路と、を備えたものである。
【００１５】
第８の態様による固体撮像素子は、前記第７の態様において、前記帰還回路は、前記複数の容量のうちの少なくとも１つによって、前記所定の容量値と異なる容量値が、前記第１の入力端子と前記出力端子との間に形成される第３の接続状態を備えるものである。
【００１６】
第９の態様による固体撮像素子は、前記第７又は第８の態様において、前記所定数の容量は、互いに直列接続された状態でのみ、前記帰還回路による前記第１の入力端子と前記出力端子との間の容量値の形成に寄与し得るものである。
【００１７】
第１０の態様による固体撮像素子は、前記第７又は第８の態様において、前記所定数の容量は、互いに直列接続されない状態においても、前記帰還回路による前記第１の入力端子と前記出力端子との間の容量値の形成に寄与し得るものである。
【発明の効果】
【００１８】
本発明によれば、読み出す画素信号を処理するに際して高いゲインを得る場合であっても、フレームレートを低下させることなく、ゲインのばらつきを抑えることができる固体撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明による固体撮像素子について、図面を参照して説明する。
【００２０】
［第１の実施の形態］
図１は、本発明の第１の実施の形態による固体撮像素子１を示す回路図である。本実施の形態による固体撮像素子１は、ＣＭＯＳ型固体撮像素子として構成されている。
【００２１】
図１に示すように、本実施の形態による固体撮像素子１は、一般的なＣＭＯＳ型固体撮像素子と同様に、２次元状に配置され入射光を光電変換する複数の画素１１（図１では、２×２個の画素１１のみを示す。）と、垂直走査回路１２と、水平走査回路１３と、画素１１の各列に対応して設けられ対応する列の画素１１の出力信号が供給される垂直信号線１４と、各垂直信号線１４に接続された定電流源１５とを有している。なお、画素１１の数が限定されるものではないことは、言うまでもない。図１において、Ｖｄｄは電源電位である。
【００２２】
各画素１１は、一般的なＣＭＯＳ型固体撮像素子と同様に、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、前記電荷を受け取って前記電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＡＭＰと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位をリセットするリセット部としてのリセットトランジスタＲＥＳと、当該画素１１を選択するための選択部としての選択トランジスタＳＥＬとを有し、図１に示すように接続されている。
【００２３】
転送トランジスタＴＸのゲートは行毎に共通に接続され、そこには、転送トランジスタＴＸを制御する制御信号φＴＸが垂直走査回路１２から供給される。リセットトランジスタＲＥＳのゲートは行毎に共通に接続され、そこには、リセットトランジスタＲＥＳを制御する制御信号φＲＥＳが垂直走査回路１２から供給される。選択トランジスタＳＥＬのゲートは行毎に共通に接続され、そこには、選択トランジスタＳＥＬを制御する制御信号φＳＥＬが垂直走査回路１２から供給される。
【００２４】
フォトダイオードＰＤは、入射光の光量（被写体光）に応じて電荷を生成する。転送トランジスタＴＸは、転送パルス（制御信号）φＴＸのハイレベル期間にオンし、フォトダイオードＰＤに蓄積された電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＥＳは、リセットパルス（制御信号）φＲＥＳのハイレベル期間にオンし、フローティングディフュージョンＦＤをリセットする。
【００２５】
増幅トランジスタＡＭＰは、そのドレインが電源電位Ｖｄｄに接続され、そのゲートがフローティングディフュージョンＦＤに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続され、定電流源１５を負荷とするソースフォロア回路を構成している。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して垂直信号線１４に読み出し電流を出力する。選択トランジスタＳＥＬは、選択パルス（制御信号）φＳＥＬのハイレベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線１４に接続する。
【００２６】
垂直走査回路１２は、外部からの駆動パルス（図示せず）を受けて、画素１１の行毎に、選択パルスφＳＥＬ、リセットパルスφＲＥＳ及び転送パルスφＴＸをそれぞれ出力する。また、水平走査回路１３は、外部からの駆動パルス（図示せず）を受けて、列毎に水平走査信号φＨを出力する。
【００２７】
また、本実施の形態による固体撮像素子１は、複数の信号処理部１６を備えており、信号処理部１６は各垂直信号線１４に対応して設けられる。図２は、図１中の１つの信号処理部１６を示す拡大回路図である。信号処理部１６は、入力容量Ｃｉと、演算増幅器ＯＰと、帰還回路ＦＢとを有し、演算増幅器ＯＰの出力端子から、対応する垂直信号線１４の信号に応じた信号を出力する。
【００２８】
入力容量Ｃｉには、垂直信号線１４の信号（したがって、画素１１からの信号）が入力される。必要に応じて、例えば、垂直信号線１４の信号を増幅器で増幅した後に入力容量Ｃｉに入力してもよい。入力容量Ｃｉの垂直信号線１４側とは反対側の電極が、演算増幅器ＯＰの第１の入力端子としての反転入力端子（−入力端子）に接続されている。演算増幅器ＯＰの第２の入力端子としての非反転入力端子（＋入力端子）には、所定電位Ｖｒｅｆが印加されている。演算増幅器ＯＰは、差動増幅回路等を用いて構成されている。
【００２９】
帰還回路ＦＢは、演算増幅器ＯＰの反転入力端子と演算増幅器ＯＰの出力端子との間に接続されている。帰還回路ＦＢは、演算増幅器ＯＰの反転入力端子と出力端子との間を、短絡された接続状態（以下、短絡接続状態）と、容量が接続された接続状態（以下、容量接続状態）とに切り替え得るように、複数の容量Ｃｆ１１，Ｃｆ２１，Ｃｆ３１，Ｃｆ３２及び１つ以上のスイッチＳＷ０〜ＳＷ３で構成されている。容量接続状態においては、所望のゲインを得られるように、容量Ｃｆ１１，Ｃｆ２１，Ｃｆ３１，Ｃｆ３２、及び複数のスイッチＳＷ０〜ＳＷ３が適宜切替え可能に構成される。その結果、帰還回路ＦＢは複数の容量接続状態を取り得、必要とされるゲインに応じて容量接続状態のひとつが選択される。容量接続状態のうちの少なくとも１つは、容量Ｃｆ３１，Ｃｆ３２が直列接続される。本実施の形態では、帰還回路ＦＢは、演算増幅器ＯＰの反転入力端子と出力端子との間において互いに並列接続された４つの個別回路で構成されている。具体的には、帰還回路ＦＢは、スイッチＳＷ０で構成された第１の個別回路と、スイッチＳＷ１と容量Ｃｆ１１との直列回路で構成された第２の個別回路と、スイッチＳＷ２と容量Ｃｆ２１との直列回路で構成された第３の個別回路と、スイッチＳＷ３と２つの容量Ｃｆ３１，Ｃｆ３２との直列回路で構成された第４の個別回路とから構成されている。以下の説明では、各容量もその容量値も同じ符号で表すものとする。帰還回路ＦＢの各容量の容量値は、特に限定されるものではなく適宜異なっていてもよいが、本実施の形態では、Ｃｆ１１＝Ｃｉ／２、Ｃｆ２１＝Ｃｆ３１＝Ｃｆ３２＝Ｃｉ／４に設定されているものとする。よって、前記第２の個別回路の容量値はＣｉ／２となり、前記第３の個別回路の容量値はＣｉ／４となり、前記第４の個別回路の容量値はＣｉ／８となり、これらの容量値のうち前記第４の個別回路の容量値が最も小さい。ここで、個別回路の容量値とは、当該個別回路のスイッチを閉じたときの当該個別回路全体の容量値をいう。
【００３０】
本実施の形態では、スイッチＳＷ０で構成された個別回路は、演算増幅器ＯＰの反転入力端子と出力端子との間を短絡する個別回路となっており、当該個別回路内には、演算増幅器ＯＰの反転入力端子と出力端子との間をオンオフする少なくとも１つのスイッチＳＷ０を有している。また、本実施の形態では、スイッチＳＷ３と２つの容量Ｃｆ３１，Ｃｆ３２との直列回路で構成された個別回路は、演算増幅器ＯＰの反転入力端子と出力端子との間で直列接続された複数の容量Ｃｆ３１，Ｃｆ３２を有する個別回路となっている。さらに、本実施の形態では、スイッチＳＷ１と容量Ｃｆ１１との直列回路で構成された個別回路は、複数の容量Ｃｆ３１，Ｃｆ３２を有する前記個別回路において直列接続された前記複数の容量Ｃｆ３１，Ｃｆ３２によって形成される容量値よりも大きい容量値を持つ容量Ｃｆ１１と、演算増幅器ＯＰの反転入力端子と出力端子との間でこの容量Ｃｆ１１と直列接続された少なくとも１つのスイッチＳＷ１とを有している。さらにまた、本実施の形態では、スイッチＳＷ２と容量Ｃｆ２１との直列回路で構成された個別回路は、複数の容量Ｃｆ３１，Ｃｆ３２を有する前記個別回路において直列接続された前記複数の容量Ｃｆ３１，Ｃｆ３２によって形成される容量値よりも大きい容量値を持つ容量Ｃｆ２１と、演算増幅器ＯＰの反転入力端子と出力端子との間でこの容量Ｃｆ２１と直列接続された少なくとも１つのスイッチＳＷ２とを有している。
【００３１】
帰還回路ＦＢは、スイッチＳＷ０をオンすることで、前記反転入力端子と前記出力端子との間が短絡された接続状態となる。また、帰還回路ＦＢは、スイッチＳＷ０をオフした状態で、スイッチＳＷ１〜ＳＷ３のうちのいずれの１つ以上をオンするかで、合計７通りの接続状態となる。これらの７通りの接続状態に応じて、帰還回路ＦＢにより形成される演算増幅器ＯＰの反転入力端子と出力端子との間の容量値（以下、「帰還容量値」と呼ぶ。）ＣＦは、７種類の異なる値となる。本実施の形態では、スイッチＳＷ０〜ＳＷ３は、それぞれＭＯＳトランジスタで構成されている。スイッチＳＷ０〜ＳＷ３のゲートには、それぞれ制御信号φＳＷ０〜φＳＷ３が外部から供給される。これらの制御信号φＳＷ０〜φＳＷ３が、信号処理部１６のゲインを設定するゲイン設定信号となる。本実施の形態では、スイッチＳＷ０〜ＳＷ３はそれぞれ、対応する制御信号φＳＷ０〜φＳＷ３がハイレベルの場合にオンし、対応する制御信号φＳＷ０〜φＳＷ３がローレベルの場合にオフする。
【００３２】
本実施の形態では、スイッチＳＷ０をオフした状態で、スイッチＳＷ３がオンすると、帰還回路ＦＢの接続状態は、２つの容量Ｃｆ３１，Ｃｆ３２が演算増幅器ＯＰの反転入力端子と出力端子との間で直列に接続された状態となり、容量Ｃｆ３１，Ｃｆ３２は帰還容量値ＣＦの形成に寄与する。一方、スイッチＳＷ３がオフすると、２つの容量Ｃｆ３１，Ｃｆ３２のいずれも、演算増幅器ＯＰの反転入力端子と出力端子との間から切り離され、帰還容量値ＣＦの形成に寄与しない。
【００３３】
この信号処理部１６によれば、信号φＳＷ０がハイレベルになると、スイッチＳＷ０がオンして演算増幅器ＯＰの反転入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにクランプされる。その後、信号φＳＷ０がローレベルにされてスイッチＳＷ０がオフし、スイッチＳＷ１〜ＳＷ３のうちのいずれか１つ以上がオンしている状態で、垂直信号線１４の電圧がΔＶだけ変化すると、演算増幅器ＯＰの出力端子の信号は、｛Ｖｒｅｆ−（Ｃｉ／ＣＦ）×ΔＶ｝となる。このように、スイッチＳＷ０がオフすると、信号処理部１６のゲインとして、入力容量Ｃｉの容量値と帰還容量値ＣＦの比で反転ゲイン（−Ｃｉ／ＣＦ）が得られる。本実施の形態では、前述したようにＣｆ１１＝Ｃｉ／２、Ｃｆ２１＝Ｃｆ３１＝Ｃｆ３２＝Ｃｉ／４であるので、この反転ゲインは、例えば、スイッチＳＷ１のみオンしていれば−２倍、スイッチＳＷ２のみオンしていれば−４倍、スイッチＳＷ３のみオンしていれば−８倍となる。
【００３４】
また、本実施の形態による固体撮像素子１は、各垂直信号線１４に対応して設けられたサンプルホールド部１７を備えている。各サンプルホールド部１７は、各垂直信号線１４の信号に応じた信号（本実施の形態では、信号処理部１６の各演算増幅器ＯＰの出力端子の信号）をサンプリング制御信号φＴＶＮ，φＴＶＳに従ってサンプリングして保持するとともに、当該保持された信号を水平走査信号φＨに従って水平信号線１８Ｎ，１８Ｓへ供給する。
【００３５】
本実施の形態では、サンプルホールド部１７は、各垂直信号線１４に対応して設けられた光信号用蓄積容量ＣＳ及びリセット信号用蓄積容量ＣＮと、画素１１で光電変換された光情報を含む光信号を光信号用サンプリング制御信号φＴＶＳに従って光信号用蓄積容量ＣＳに蓄積させる光信号用サンプリングスイッチＴＶＳと、前記光信号から差し引くべきノイズ成分を含むリセット信号をリセット信号用サンプリング制御信号φＴＶＮに従ってリセット信号用蓄積容量ＣＮに蓄積させるリセット信号用サンプリングスイッチＴＶＮと、光信号用蓄積容量ＣＳに蓄積された光信号を水平走査信号φＨに従って光信号用水平信号線１８Ｓに供給する光信号用水平転送スイッチＴＨＳと、リセット信号用蓄積容量ＣＮに蓄積されたリセット信号を水平走査信号φＨに従ってリセット信号用水平信号線１８Ｎに供給するリセット信号用水平転送スイッチＴＨＮとを有している。本実施の形態では、水平信号線１８Ｎ，１８Ｓをそれぞれ所定タイミングで所定電位Ｖｒｅｆにリセットするための各トランジスタＲＴＨＮ，ＲＴＨＳが設けられている。トランジスタＲＴＨＮ，ＲＴＨＳは、外部からの制御信号φＲＴＨを受けて、制御信号φＲＴＨがハイレベルの場合にオンするとともに、制御信号φＲＴＨがローレベルの場合にオフする。水平信号線１８Ｎ，１８Ｓには、出力アンプＡＰＮ，ＡＰＳがそれぞれ接続されている。本実施の形態では、スイッチＴＶＳ，ＴＶＮ，ＴＨＳ，ＴＨＮ，ＲＴＨＮ，ＲＴＨＳは、ＭＯＳトランジスタである。
【００３６】
図１に示すように、各垂直信号線１４に対応して、演算増幅器ＯＰの出力端子が、サンプルホールド部１７の光信号用サンプリングスイッチＴＶＳの一端及びリセット信号用サンプリングスイッチＴＶＮの一端に接続されている。これにより、各垂直信号線１４の信号に応じた各演算増幅器ＯＰの出力端子の信号が、サンプリングスイッチＴＶＮ，ＴＶＳにそれらがオンオフすべき信号として供給される。
【００３７】
各垂直信号線１４に対応して設けられるリセット信号用サンプリングスイッチＴＶＮの各々のゲートは共通に接続され、そこにはリセット信号用サンプリング制御信号φＴＶＮが外部から供給される。リセット信号用サンプリングスイッチＴＶＮは、リセット信号用サンプリング制御信号φＴＶＮがハイレベルの場合にオンする一方、リセット信号用サンプリング制御信号φＴＶＮがローレベルの場合にオフする。リセット信号用サンプリング制御信号φＴＶＮに応じてリセット信号用サンプリングスイッチＴＶＮがオンすると、演算増幅器ＯＰの出力端子のリセット信号が、対応するリセット信号用蓄積容量ＣＮに蓄積される。
【００３８】
また、各垂直信号線１４に対応して設けられる光信号用サンプリングスイッチＴＶＳの各々のゲートは共通に接続され、そこには光信号用サンプリング制御信号φＴＶＳが外部から供給される。光信号用サンプリングスイッチＴＶＳは、光信号用サンプリング制御信号φＴＶＳがハイレベルの場合にオンする一方、光信号用サンプリング制御信号φＴＶＳがローレベルの場合にオフする。光信号用サンプリング制御信号φＴＶＳに応じて光信号用サンプリングスイッチＴＶＳがオンすると、演算増幅器ＯＰの出力端子の光信号が、対応する光信号用蓄積容量ＣＳに蓄積される。
【００３９】
各列毎に、光信号用水平転送スイッチＴＨＳ及びリセット信号用水平転送スイッチＴＨＮのゲートが共通に接続され、そこには水平走査回路１３から対応する列の水平走査信号φＨが供給される。各列の水平走査信号φＨに応じて、各列の水平転送スイッチＴＨＳ，ＴＨＮがオンすると、対応する列の光信号用蓄積容量ＣＳ及びリセット信号用蓄積容量ＣＮにそれぞれ蓄積されていた光信号及びリセット信号が、光信号用水平信号線１８Ｓ及びリセット信号用水平信号線１８Ｎにそれぞれ出力され、それぞれ出力アンプＡＰＳ，ＡＰＮを介して、外部信号処理部（図示せず）へ出力される。図面には示していないが、この外部信号処理部は、出力アンプＡＰＳ，ＡＰＮの出力間の差分を、差動アンプ等によって得る。これにより相関２重サンプリングが実現され、この外部信号処理部から、画像信号として、固定パターンノイズ等が除去された光情報信号が得られる。なお、このような差分を得る差動アンプ等を固体撮像素子１に搭載してもよい。
【００４０】
図３は、本実施の形態による固体撮像素子１の読み出し動作の一例を示すタイミングチャートである。
【００４１】
本実施の形態では、メカニカルシャッタ（図示せず）が所定の露光期間だけ開かれて各画素１１のフォトダイオードＰＤの電荷蓄積層に電荷が蓄積された後、１行ずつ順次選択され、各１行について順次同じ動作が行われていく。図３は、主として、ｎ行目の画素１１が選択され、引き続いてｎ＋１行目の画素１１が選択された場合の動作を示している。
【００４２】
期間Ｔ１は、ｎ−１行目の画素１１の出力の水平走査期間であり、後述する期間Ｔ３に対応している。期間Ｔ１後の期間Ｔ２は、ｎ行目の画素１１の出力の水平ブランキング期間である。
【００４３】
期間Ｔ２において、垂直走査回路１２によりｎ行目の画素１１が選択され、ｎ行目のリセットパルスφＲＥＳ（ｎ）がローレベルに変化し、ｎ行目のリセットトランジスタＲＥＳがオフする。また、期間Ｔ２において、ｎ行目の選択パルスφＳＥＬ（ｎ）がハイレベルに変化し、ｎ行目の選択トランジスタＳＥＬがオンする。ｎ行目の選択トランジスタＳＥＬのオンにより、ｎ行目の増幅トランジスタＡＭＰのソースは垂直信号線１４に接続される。そして、ｎ行目の増幅トランジスタＡＭＰは、定電流源１５によってソースフォロア回路として動作する。
【００４４】
期間Ｔ２が開始した後、期間Ｔ１２が開始するまでの期間においては、ｎ行目の選択トランジスタＳＥＬがオンし、同時にｎ行目のリセットトランジスタＲＥＳがオフすることで、ｎ行目の画素１１の増幅トランジスタＡＭＰのゲート電圧が、フローティング状態となり、ｎ行目の画素１１のリセットレベルが垂直信号線１４に現われる。このとき、期間Ｔ２が開始した後の期間Ｔ１０では、制御信号φＳＷ０がハイレベルとなってスイッチＳＷ０がオンすることにより、信号処理部１６は、垂直信号線１４のリセットレベルを入力の基準とした状態で、演算増幅器ＯＰの出力端子のレベルを所定電位Ｖｒｅｆにクランプする。そして、期間Ｔ２中の期間Ｔ１１において、リセット信号用サンプリングパルス（制御信号）φＴＶＮがハイレベルに変化し、リセット信号用サンプリングスイッチＴＶＮがオンする。これにより、ｎ行目の画素１１のリセット信号が、リセット信号用蓄積容量ＣＮに蓄積される。この動作は、ｎ行目の各列の画素に対して同時並列に実行される。
【００４５】
次に、期間Ｔ２中の期間Ｔ１２において、ｎ行目の転送パルスφＴＸ（ｎ）がハイレベルに変化し、ｎ行目の転送トランジスタＴＸがオンする。ｎ行目の転送トランジスタＴＸのオンにより、ｎ行目の画素１１のフォトダイオードＰＤで光電変換され蓄積されていた信号電荷が、対応するフローティングディフュージョンＦＤに転送される。これによって、フローティングディフュージョンＦＤの電圧は転送されてきた電荷量に応じた電圧となり、この電圧が増幅トランジスタＡＭＰのゲート電極に印加される。その結果、ｎ行目の画素１１の光情報を含んだレベルが、垂直信号線１４に現れる。このとき、演算増幅器ＯＰの出力端子にはＶｒｅｆを基準として光信号による変化分がゲイン（−Ｃｉ／ＣＦ）で反転増幅された電圧として現れる。先に説明したように、このゲイン（−Ｃｉ／ＣＦ）は、制御信号φＳＷ１〜φＳＷ３によって設定される。期間Ｔ１２の後の期間Ｔ１３において、光信号用サンプリングパルス（制御信号）φＴＶＳがハイレベルに変化し、光信号用サンプリングスイッチＴＶＳがオンする。これにより、ｎ行目の画素の光信号が、光信号用蓄積容量ＣＳに蓄積される。この動作は、ｎ行目の各列の画素に対して同時並列に実行される。
【００４６】
このようにして、期間Ｔ２において、ｎ行目の画素１１の出力信号のサンプリングが行われ、各列毎に、リセット信号用蓄積容量ＣＮにはｎ行目の画素１１のリセット信号が蓄積され、光信号用蓄積容量ＣＳにはｎ行目の画素１１の光信号が蓄積される。
【００４７】
期間Ｔ２後の期間Ｔ３は、ｎ行目の画素１１の出力の水平走査期間である。期間Ｔ３において、水平走査回路１３からの水平走査信号φＨによる水平走査によってリセット信号用水平転送スイッチＴＨＮ及び光信号用水平転送スイッチＴＨＳが各垂直信号線１４に対応するもの毎に順次オンされ、蓄積容量ＣＮ，ＣＳにそれぞれ蓄積されていたリセット信号及び光信号が各垂直信号線１４に対応するもの毎に順次リセット信号用水平信号線１８Ｎ及び光信号用水平信号線１８Ｓにそれぞれ読み出され、出力アンプＡＰＮ，ＡＰＳをそれぞれ介して外部信号処理部（図示せず）へ出力される。この外部信号処理部の差動アンプ等で出力アンプＡＰＳ，ＡＰＮの出力間の差分を取ることにより、固定パターンノイズ等が除去された画像出力が得られる。
【００４８】
次に、期間Ｔ４，Ｔ５において、ｎ行目に関して期間Ｔ２，Ｔ３で行われたのと同様の動作が、ｎ＋１行目について行われ、それ以降においても同様の動作を繰り返す。
【００４９】
ここで、本実施の形態による固体撮像素子１と比較される比較例による固体撮像素子について説明する。図４は、この比較例による固体撮像素子で用いられている１つの信号処理部１１６を示す拡大回路図であり、図２に対応している。図４において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【００５０】
この比較例による固体撮像素子が本実施の形態による固体撮像素子１と異なる所は、各信号処理部１６に代えて信号処理部１１６が設けられている点のみである。信号処理部１１６が信号処理部１６と異なる所は、２つの容量Ｃｆ３１，Ｃｆ３２の直列接続部分に代えて、１つの容量Ｃｆ３３が設けられている点のみである。この比較例において採用されている信号処理部１１６は、前述した特許文献１の図８に開示された固体撮像素子で採用されているスイッチトキャパシタ型積分回路と同様の構成を有している。
【００５１】
信号処理部１６でも信号処理部１１６でもＣｆ１１＝Ｃｉ／２、Ｃｆ２１＝Ｃｉ／４であるが、信号処理部１６ではＣｆ３１＝Ｃｆ３２＝Ｃｉ／４であるのに対し、Ｃｆ３３＝Ｃｉ／８である。しかし、２つの容量Ｃｆ３１，Ｃｆ３２の直列接続部分の合成容量値はＣｉ／８であるので、信号処理部１６におけるスイッチＳＷ３と容量Ｃｆ３１と容量Ｃｆ３２との直列回路で構成された個別回路の容量値も、信号処理部１１６におけるスイッチＳＷ３と容量Ｃｆ３３との直列回路で構成された個別回路の容量値も、同じくＣｉ／８である。したがって、スイッチＳＷ３のみをオンした場合には、信号処理部１６でも信号処理部１１６でも同じく−８倍の高ゲインが得られる。
【００５２】
しかし、この比較例の信号処理部１１６では、−８倍の高ゲインを得るために、Ｃｉ／８という小さい容量値の容量Ｃｆ３３が用いられている。これに対し、本実施の形態の信号処理部１６では、−８倍の高ゲインを得るために、容量Ｃｆ３３の２倍の容量値Ｃｉ／４の２つの容量Ｃｆ３１，Ｃｆ３２が用いられている。１つの容量の容量値を小さくすると、その容量値ばらつきが増加することになる。したがって、容量Ｃｆ３３のばらつきは大きいのに対し、各容量Ｃｆ３１，Ｃｆ３２のばらつきは小さくなって容量Ｃｆ３１，Ｃｆ３２の直列接続部分の合成容量のばらつきも小さくなる。よって、高いゲインを得る場合に、この比較例の信号処理部１１６では得られるゲインのばらつきが増大するのに対し、本実施の形態の信号処理部１６では得られるゲインのばらつきが抑えられる。
【００５３】
そして、本実施の形態の信号処理部１６では、比較例による信号処理部１１６や、前述した特許文献１の図８に開示された固体撮像素子で採用されているスイッチトキャパシタ型積分回路と同じく、前述した特許文献１の図１及び図２等に開示された固体撮像素子で採用されている読み出し回路と異なり、画素の１つにつき複数回サンプリングしかつ当該複数回サンプリングした信号を加算して出力するものではないため、高いゲインを得るために何回もサンプリングしていない。したがって、本実施の形態の信号処理部１６では、比較例による信号処理部１１６と同じく、高いゲインを得る場合であっても、信号のサンプリングに要する時間を増大させずにすむ。
【００５４】
このように、本実施の形態によれば、読み出す画素信号を処理するに際して高いゲインを得る場合であっても、信号のサンプリングに要する時間を増大させることなく、ゲインのばらつきを抑えることができる。
【００５５】
［第２の実施の形態］
図５は、本発明の第２の実施の形態による固体撮像素子で用いられている１つの信号処理部２６を示す拡大回路図であり、図２に対応している。図５において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【００５６】
本実施の形態による固体撮像素子が前記第１の実施の形態による固体撮像素子１と異なる所は、各信号処理部１６に代えて信号処理部２６が設けられている点のみである。
【００５７】
本実施の形態の信号処理部２６が第１の実施の形態の信号処理部１６と異なる所は、２つの容量Ｃｆ３１，Ｃｆ３２の直列接続部分に代えて１つの容量Ｃｆ３４が設けられている点と、容量Ｃｆ２１のスイッチＳＷ２側とは反対側の電極と演算増幅器ＯＰの出力端子との間にスイッチＳＷ５が接続されている点と、容量Ｃｆ２１とスイッチＳＷ５との接続中点とスイッチＳＷ３と容量Ｃｆ３４との接続中点との間にスイッチＳＷ４が接続されている点のみである。スイッチＳＷ４，ＳＷ５もＭＯＳトランジスタで構成され、スイッチＳＷ４，ＳＷ５のゲートには、それぞれ制御信号φＳＷ４，φＳＷ５が外部から供給される。本実施の形態では、スイッチＳＷ４，ＳＷ５はそれぞれ、対応する制御信号φＳＷ４，φＳＷ５がハイレベルの場合にオンし、対応する制御信号φＳＷ４，φＳＷ５がローレベルの場合にオフする。本実施の形態では、制御信号φＳＷ４，φＳＷ５は、制御信号φＳＷ０〜φＳＷ３と共に、ゲイン設定信号となる。
【００５８】
本実施の形態の信号処理部２６でも第１の実施の形態の信号処理部１６でもＣｆ１１＝Ｃｉ／２、Ｃｆ２１＝Ｃｉ／４であるが、信号処理部１６ではＣｆ３１＝Ｃｆ３２＝Ｃｉ／４であるのに対し、信号処理部２６では、Ｃｆ３４＝Ｃｉ／４である。第１の実施の形態の信号処理部１６において得られていた−２倍、−４倍及び−８倍の各ゲインは、本実施の形態の信号処理部２６において、スイッチＳＷ１のみをオンすることによって、スイッチＳＷ３のみ（あるいは、スイッチＳＷ２，ＳＷ５のみ）をオンすることによって、及び、スイッチＳＷ２，ＳＷ４のみをオンすることによって、それぞれ得ることができる。
【００５９】
本実施の形態の信号処理部２６において、スイッチＳＷ２，ＳＷ４のみをオンすることで、２つの容量Ｃｆ２１，Ｃｆ３４が演算増幅器ＯＰの反転入力端子と出力端子との間に直列に接続された状態となり、これらの容量Ｃｆ２１，Ｃｆ３４は帰還容量値ＣＦの形成に寄与する。また、信号処理部２６において、スイッチＳＷ３のみをオンすることで、Ｃｆ３４のみが帰還容量値ＣＦの形成に寄与する。また、信号処理部２６において、スイッチＳＷ２，ＳＷ５のみをオンすることで、Ｃｆ２１のみが帰還容量値ＣＦの形成に寄与する。
【００６０】
本実施の形態によっても、前記第１の実施の形態と同様に、読み出す画素信号を処理するに際して高いゲインを得る場合であっても、信号のサンプリングに要する時間を増大させることなく、ゲインのばらつきを抑えることができる。
【００６１】
そして、本実施の形態の信号処理部２６では、第１の実施の形態の信号処理部１６に比べて、２個のスイッチＳＷ３，ＳＷ４が増えているものの、容量値Ｃｉ／４の１個の容量が減っている。容量値Ｃｉ／４が比較的大きければ、２個のスイッチＳＷ３，ＳＷ４が占める面積よりも、容量値Ｃｉ／４の１個の容量が占める面積の方が大きい。よって、本実施の形態の信号処理部２６では、第１の実施の形態による信号処理部１６に比べて、占有面積を抑えることができる。
【００６２】
なお、本実施の形態では、スイッチＳＷ２、容量Ｃ２１、スイッチＳ４及び容量Ｃｆ３４が、演算増幅器ＯＰの反転入力端子と出力端子との間で直列接続された複数の容量Ｃｆ２１，Ｃｆ３４を有する個別回路を構成している。また、本実施の形態では、スイッチＳＷ１と容量Ｃｆ１１が、複数の容量Ｃｆ２１，Ｃｆ３４を有する前記個別回路において直列接続された前記複数の容量Ｃｆ２１，Ｃｆ３４によって形成される容量値よりも大きい容量値を持つ容量Ｃｆ１１と、演算増幅器ＯＰの反転入力端子と出力端子との間でこの容量Ｃｆ１１と直列接続された少なくとも１つのスイッチＳＷ１とを有する個別回路を構成している。さらに、本実施の形態では、スイッチＳＷ２、容量Ｃｆ２１及びスイッチＳＷ５が、複数の容量Ｃｆ２１，Ｃｆ３４を有する前記個別回路において直列接続された前記複数の容量Ｃｆ２１，Ｃｆ３４によって形成される容量値よりも大きい容量値を持つ容量Ｃｆ２１と、演算増幅器ＯＰの反転入力端子と出力端子との間でこの容量Ｃｆ２１と直列接続された少なくとも１つのスイッチＳＷ２，ＳＷ５とを有する個別回路を構成している。さらにまた、本実施の形態では、スイッチＳＷ３と容量Ｃｆ３４が、複数の容量Ｃｆ２１，Ｃｆ３４を有する前記個別回路において直列接続された前記複数の容量Ｃｆ２１，Ｃｆ３４によって形成される容量値よりも大きい容量値を持つ容量Ｃｆ３４と、演算増幅器ＯＰの反転入力端子と出力端子との間でこの容量Ｃｆ３４と直列接続された少なくとも１つのスイッチＳＷ３とを有する個別回路を構成している。
【００６３】
［第３の実施の形態］
図６は、本発明の第３の実施の形態による固体撮像素子で用いられている１つの信号処理部３６を示す拡大回路図であり、図２に対応している。図６において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【００６４】
本実施の形態による固体撮像素子が前記第１の実施の形態による固体撮像素子１と異なる所は、各信号処理部１６に代えて信号処理部３６が設けられている点のみである。
【００６５】
本実施の形態の信号処理部３６が第１の実施の形態の信号処理部１６と異なる所は、スイッチＳＷ１〜ＳＷ３及び容量Ｃｆ１１，Ｃｆ２１，Ｃｆ３１，Ｃｆ３２に代えて、容量Ｃｆ４１と容量Ｃｆ４２との直列回路が、演算増幅器ＯＰの反転入力端子と出力端子との間に接続されている点のみである。
【００６６】
したがって、前記第１の実施の形態の信号処理部１６では可変ゲインが得られるのに対し、本実施の形態の信号処理部３６では固定ゲインが得られる。
【００６７】
しかしながら、本実施の形態によっても、前記第１の実施の形態と同様に、帰還回路ＦＢは、演算増幅器ＯＰの反転入力端子と出力端子との間を、前記反転入力端子と前記出力端子との間が短絡された接続状態及び前記反転入力端子と前記出力端子との間に２つ以上の容量Ｃｆ４１，Ｃｆ４２が直列接続された接続状態を含む複数の接続状態に切り替え得るように、複数の容量Ｃｆ４１，Ｃｆ４２及び１つ以上のスイッチＳＷ０で構成されている。
【００６８】
よって、本実施の形態によっても、前記第１の実施の形態と同様に、読み出す画素信号を処理するに際して高いゲインを得る場合であっても、信号のサンプリングに要する時間を増大させることなく、ゲインのばらつきを抑えることができる。
【００６９】
なお、本実施の形態では、２つの容量Ｃｆ４１，Ｃｆ４２の直列回路で構成された個別回路は、演算増幅器ＯＰの反転入力端子と出力端子との間で直列接続された複数の容量Ｃｆ４１，Ｃｆ４２を有する個別回路となっている。
【００７０】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施の形態による固体撮像素子を示す回路図である。
【図２】図１中の１つの信号処理部を示す拡大回路図である。
【図３】図１に示す固体撮像素子の読み出し動作の一例を示すタイミングチャートである。
【図４】比較例による固体撮像素子で用いられている１つの信号処理部を示す拡大回路図である。
【図５】本発明の第２の実施の形態による固体撮像素子で用いられている１つの信号処理部を示す拡大回路図である。
【図６】本発明の第３の実施の形態による固体撮像素子で用いられている１つの信号処理部を示す拡大回路図である。
【符号の説明】
【００７２】
１  固体撮像素子
１１  画素
１４  垂直信号線
１６，２６，３６  信号処理部
Ｃｉ  入力容量
ＯＰ  演算増幅器
ＦＢ  帰還回路
Ｃｆ１１，Ｃｆ２１，Ｃｆ３１，Ｃｆ３２，Ｃｆ３４，Ｃｆ４１，Ｃｆ４２  容量
ＳＷ０〜ＳＷ３  スイッチ
【図１】
2010178229.tif 000003
【図２】
2010178229.tif 000004
【図３】
2010178229.tif 000005
【図４】
2010178229.tif 000006
【図５】
2010178229.tif 000007
【図６】
2010178229.tif 000008