(57)【要約】【課題】  長波長帯域の受光感度を電気的に制御可能な固体撮像装置を提供する。【解決手段】  撮像部１０Ａは、ｐ型Ｓｉ基板の一表面を撮像面とする。そして、撮像部１０Ａは、このｐ型Ｓｉ基板の撮像面近傍に形成された第１のｎ型不純物層を各々含み、光電変換によりｐ型Ｓｉ基板内に生成され、第１のｎ型不純物層に蓄積された電荷を示す画素信号を各々出力する複数の画素１０を有する。また、撮像部１０Ａは、第１のｎ型不純物層よりも撮像面から深い位置に第２のｎ型不純物層を有する。タイミングジェネレータ５０の収集範囲制御手段５１は、第２のｎ型不純物層に与える制御電圧Ｖｓｂを制御することにより、ｐ型Ｓｉ基板内において光電変換により生じた電荷の収集範囲を制御する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板の一表面を撮像面とし、前記半導体基板の前記撮像面近傍に画素毎に形成された第２の導電型の第１の不純物層を各々含み、光電変換により前記半導体基板内に生成され、前記第１の不純物層に蓄積された電荷を示す画素信号を各々出力する撮像部であって、前記第１の不純物層よりも前記撮像面から深い位置に第２の導電型の第２の不純物層を有する撮像部と、
前記第２の不純物層に与える制御電圧を制御することにより、前記第１の不純物層と前記半導体基板との接合により生じる第１の空乏層に対して、前記第２の不純物層と前記半導体基板との接合により生じる第２の空乏層を接続させるとともに、前記第１の空乏層と前記第２の空乏層の接続部の前記半導体基板の表面からの深さ方向の位置を制御し、前記半導体基板内において光電変換により生じた電荷の収集範囲を制御する収集範囲制御手段と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記収集範囲制御手段に前記収集範囲を切り換えさせつつ、前記撮像部に画素信号を出力させるとともに前記撮像部の各画素の第１の不純物層の蓄積電荷を空にする露光制御を複数回を行い、波長特性の異なる複数種類の画像データを生成することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記収集範囲制御手段は、前記半導体基板の深部を含み、前記半導体基板の表面への入射光のうち近赤外帯域の光が光電変換により生じさせる電荷が多く存在する第１の範囲と、前記半導体基板の深部を含まず、前記半導体基板の表面への入射光のうち近赤外帯域よりも波長の短い光が光電変換により生じさせる電荷が多く存在する第２の範囲とに前記収集範囲を切り換え、近赤外帯域の成分を多く含む第１の画像データと近赤外帯域の成分の少ない第２の画像データとを生成することを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記第２の画像データから明度、彩度、色相の各成分を抽出し、前記第１の画像データと前記第２の画像データから近赤外帯域の成分を抽出し、前記第２の画像データにおける明度成分を前記近赤外帯域の成分により置換することにより高明度の色再現性のよいカラー画像データを合成することを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
第１の導電型の半導体基板の一表面を撮像面とし、前記半導体基板の前記撮像面近傍に形成された第２の導電型の第１の不純物層を各々含み、光電変換により前記半導体基板内に生成され、前記第１の不純物層に蓄積された電荷を示す画素信号を各々出力する複数の画素を有する固体撮像装置において、
前記第１の不純物層と前記半導体基板との間に通常使用時における最大の逆方向バイアスが印加された状態において前記第１の不純物層と前記半導体基板との接合により生じる空乏層の境界面における前記第１の導電型の不純物濃度を他の領域における前記第１の導電型の不純物濃度よりも高くしたことを特徴とする固体撮像装置。
【請求項６】
第１の導電型の半導体基板の一表面を撮像面とし、前記半導体基板の前記撮像面近傍に形成された第２の導電型の第１の不純物層を各々含み、光電変換により前記半導体基板内に生成され、前記第１の不純物層に蓄積された電荷を示す画素信号を各々出力する複数の画素を有する撮像部を有する固体撮像装置において、
前記半導体基板内に、前記第１の不純物層と前記半導体基板との接合により生じる第１の空乏層と繋がり、かつ、前記第１の空乏層内の電界と逆向きの電界を有する第２の空乏層を生じさせるように構成したことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、長波長帯域の受光感度の制御が可能な固体撮像装置に関する。
【背景技術】
【０００２】
カラー固体撮像装置は、一般的に画素毎にＲ、Ｇ、Ｂのいずれかのカラーフィルタを設け、カラーフィルタを通過した光を電気信号である画素信号に変換する構成となっている。また、必要な色再現性を得るため、光電変換素子がＲＧＢ以外の波長帯域を受光しないように、ＩＲ（InfraRed；赤外）カットフィルタをＲ、Ｇ、Ｂのカラーフィルタと併用するのが普通である。一方、車載・監視用途のカメラでは、暗闇等での低照度での感度を向上させる必要があるため、ＮＩＲ（Near InfraRed；近赤外）帯域の光を受光する必要があり、ＮＩＲ帯域の成分をカットしないで被写体からの光を光電変換素子に与えて撮像を行うことが多い。しかし、このようにＮＩＲ帯域をカットしないで撮像を行うと、色再現性が損なわれる。そこで、色再現性を犠牲にすることなく、低照度での撮像の感度を向上させるため、ＩＲカットフィルタを機械的に着脱することができるようにした撮像装置が提供されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−９１７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上述したＩＲカットフィルタを着脱可能にした撮像装置は、ＩＲカットフィルタを着脱するための機械的構成が複雑であり、高価なものとなるため、小型で安価なカメラには採用されていない。このため、車載や監視用途に適した大衆製品として、色再現性を犠牲にすることなく、安価にＮＩＲ帯域の受光感度を調整することができる撮像装置が望まれている。
【０００５】
この発明は、以上説明した事情に鑑みてなされたものであり、長波長帯域の受光感度を電気的に制御することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、第１の導電型の半導体基板の一表面を撮像面とし、前記半導体基板の前記撮像面近傍に画素毎に形成された第２の導電型の第１の不純物層を各々含み、光電変換により前記半導体基板内に生成され、前記第１の不純物層に蓄積された電荷を示す画素信号を各々出力する撮像部であって、前記第１の不純物層よりも前記撮像面から深い位置に第２の導電型の第２の不純物層を有する撮像部と、前記第２の不純物層に与える制御電圧を制御することにより、前記第１の不純物層と前記半導体基板との接合により生じる第１の空乏層に対して、前記第２の不純物層と前記半導体基板との接合により生じる第２の空乏層を接続させるとともに、前記第１の空乏層と前記第２の空乏層の接続部の前記半導体基板の表面からの深さ方向の位置を制御し、前記半導体基板内において光電変換により生じた電荷の収集範囲を制御する収集範囲制御手段とを具備することを特徴とする固体撮像装置を提供する。
【０００７】
かかる固体撮像装置において、半導体基板表面への入射光のうち波長の短い光は、基板深奥部に到達しないが、波長の長い光は、基板深部に到達して光電変換により電荷を生じさせる。従って、収集範囲制御手段が、第２の不純物層に与える制御電圧を制御して半導体基板内における電荷の収集範囲を制御することにより、画素信号が表す受光量のうち波長の長い帯域の成分の占める割合を制御することができる。
【０００８】
なお、特許文献１は、固体撮像装置における長波長帯域の受光感度の改善に関する技術を開示するものであるが、本発明のように電気的な制御により長波長帯域の受光感度の制御を行う技術を開示するものではない。
【０００９】
ところで、低照度における撮像では、光電変換により発生する電荷が極めて少ないため、所望の画質を得るためには、画素信号に占めるリークノイズの割合を低減することが強く望まれる。
【００１０】
そこで、この発明は、第１の導電型の半導体基板の一表面を撮像面とし、前記半導体基板の前記撮像面近傍に形成された第２の導電型の第１の不純物層を各々含み、光電変換により前記半導体基板内に生成され、前記第１の不純物層に蓄積された電荷を示す画素信号を各々出力する複数の画素を有する固体撮像装置において、前記第１の不純物層と前記半導体基板との間に通常使用時における最大の逆方向バイアスが印加された状態において前記第１の不純物層と前記半導体基板との接合により生じる空乏層の境界面における前記第１の導電型の不純物濃度を他の領域における前記第１の導電型の不純物濃度よりも高くしたことを特徴とする固体撮像装置を提供する。
【００１１】
かかる固体撮像装置によれば、空乏層の境界面における第１の導電型の不純物濃度が高いので、その境界面において熱励起によって発生する少数キャリアの電荷密度を減らし、空乏層を経由して第１の不純物層に流れるリーク電流を減らすことができる。
【００１２】
また、この発明は、第１の導電型の半導体基板の一表面を撮像面とし、前記半導体基板の前記撮像面近傍に形成された第２の導電型の第１の不純物層を各々含み、光電変換により前記半導体基板内に生成され、前記第１の不純物層に蓄積された電荷を示す画素信号を各々出力する複数の画素を有する撮像部を有する固体撮像装置において、前記半導体基板内に、前記第１の不純物層と前記半導体基板との接合により生じる第１の空乏層と繋がり、かつ、前記第１の空乏層内の電界と逆向きの電界を有する第２の空乏層を生じさせるように構成したことを特徴とする固体撮像装置を提供する。
【００１３】
かかる固体撮像装置において、第１の不純物層へのリークの原因となる電荷の移動を妨げるポテンシャル障壁が第１の空乏層と第２の空乏層との接続部に発生する。従って、第１の不純物層に流れるリーク電流を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の一実施形態であるＣＭＯＳ固体撮像装置の構成を示すブロック図である。
【図２】同ＣＭＯＳ固体撮像装置の撮像部１０Ａを構成する複数の画素１０のうちの１個の等価回路を示すとともに、この画素１０とその駆動制御を行う各回路との関係を示す図である。
【図３】一般的なＣＭＯＳ固体撮像装置の撮像部の断面構造を示す図である。
【図４】一般的なＣＭＯＳ固体撮像装置の撮像部においてＰＤ形成領域の中心を通る仮想軸上の各位置における不純物濃度、電界強度、電子のポテンシャル、エネルギーバンドを示す図である。
【図５】リーク防止対策を施したＣＭＯＳ固体撮像装置の撮像部の断面構造を例示する図である。
【図６】同撮像部においてＰＤ形成領域の中心を通る仮想軸上の各位置における不純物濃度、エネルギーバンドを示す図である。
【図７】この発明の一実施形態によるＣＭＯＳ固体撮像装置の撮像部１０Ａの断面構造を示す図である。
【図８】同撮像部１０Ａにおける転送トランジスタ１０２の形成領域の中心を通る仮想軸上の各位置における電子のポテンシャルを示す図である。
【図９】同撮像部１０ＡにおいてＰＤ形成領域の中心を通る仮想軸上の各位置における不純物濃度、エネルギーバンドを示す図である。
【図１０】同撮像部１０ＡにおいてＰＤ形成領域の中心を通る仮想軸上の各位置における不純物濃度、電子のポテンシャルを示す図である。
【図１１】同実施形態における画素の濃度プロファイルおよび基板表面からの深さ方向に沿ったポテンシャルカーブの例を示す図である。
【図１２】半導体基板における光の波長と吸収係数との関係を示す図である。
【図１３】青（λ＝４６０ｎｍ）、緑（λ＝５３０ｎｍ）、赤（λ＝７００ｎｍ）、近赤外帯域の下限波長（λ＝７８０ｎｍ）の各光について、基板表面からの深さｔを変えたときの入射光量Ｉ０に対する到達光量Ｉの比ｒ＝Ｉ／Ｉ０を算出し、深さｔと比ｒとの関係を示した図である。
【図１４】同実施形態によるＣＭＯＳ固体撮像装置の１フレーム分の動作を示すタイムチャートおよびこの１フレームのうちの１つの水平走査期間内の動作を示すタイムチャートである。
【図１５】この発明の他の実施形態によるＣＭＯＳ固体撮像装置の撮像部の断面構造を示す図である。
【図１６】この発明の他の実施形態によるＣＭＯＳ固体撮像装置の撮像部の断面構造を示す図である。
【図１７】この発明の他の実施形態によるＣＭＯＳ固体撮像装置における画像処理の内容を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照し、この発明の一実施形態について説明する。なお、以下説明する実施形態では、第１の導電型をｐ型、第２の導電型をｎ型としているが、本発明は、第１の導電型をｎ型、第２の導電型をｐ型として実施することも可能である。
【００１６】
＜Ａ：全体構成＞
図１は、この発明の一実施形態によるＣＭＯＳ固体撮像装置の構成を示すブロック図である。図２は、図１における撮像部１０Ａを構成する複数の画素１０のうちの１個の等価回路を示すとともに、この画素１０とその駆動制御を行う各回路との関係を示す図である。
【００１７】
図２に示すように、１個の画素１０は、ＰＤ（Photo Diode；フォトダイオード）１０１と、各々ＭＯＳ型トランジスタである転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４および行選択トランジスタ１０５と、カラーフィルタ１０６とにより構成されている。
【００１８】
図２において、ＰＤ１０１は、ｐ型半導体基板に低濃度のｎ型不純物の埋め込み層を形成してなるものである。このＰＤ１０１は、光電変換により半導体基板内に発生する電荷をカソード（この場合、ｎ型不純物埋め込み層）に収集し、信号電荷として蓄積する光電変換素子である。このＰＤ１０１に対する入射光の経路上にはＲ、ＧまたはＢのいずれかの色に対応したカラーフィルタ１０６が各々設けられている。ここで、ＧおよびＢ色のカラーフィルタ１０６は、ＧまたはＢ色の波長帯域の光を透過させるとともに、ＮＩＲ帯域以上の波長の光を透過させる透過特性を有している。また、Ｒ色のカラーフィルタ１０６は、ＮＩＲ帯域を含むＲ色の波長帯域以上の波長の光を透過させる透過特性を有している。
【００１９】
転送トランジスタ１０２は、ソースがＰＤ１０１のカソードとなっており、ドレインがＦＤ（Floating  Diffusion；浮遊拡散層）１０２ｄとなっている。この転送トランジスタ１０２は、ゲートに転送パルスＴＸｉが与えられることにより、ＰＤ１０１に蓄積された信号電荷をＦＤ１０２ｄに転送する。リセットトランジスタ１０３は、ソースが電源電圧ＶＤＤに固定されており、ドレインがＦＤ１０２ｄとなっている。このリセットトランジスタ１０３は、ゲートにリセットパルスＲＴｉが与えられることにより、ＦＤ１０２ｄを電源電圧ＶＤＤにリセットする。増幅トランジスタ１０４は、ドレインが電源電圧ＶＤＤに固定され、ゲートがＦＤ１０２ｄに接続されている。また、行選択トランジスタ１０５は、増幅トランジスタ１０４のソースと列信号線１１との間に介挿されており、ゲートに行選択パルスＳＬｉが与えられる。これらの増幅トランジスタ１０４および行選択トランジスタ１０５は、行選択パルスＳＬｉが与えられることにより、ＦＤ１０２ｄに蓄積された電荷に応じた電圧を列信号線１１に読み出す読出回路としての役割を果たす。
【００２０】
以上説明した構成において、カラーフィルタ１０６を透過し、ＰＤ１０１に向けて入射する光のうち波長の短い光は、運動量が大きいため、半導体基板の表面から浅いところまでしか到達しない。一方、波長の長い光は、運動量が小さいため、基板表面から深いところまで到達する。このため、基板表面から深いところになると、波長の短い光が発生させた電荷は少なくなり、波長の長い光が発生させた電荷が多数を占める。従って、光電変換により半導体基板内に発生した電荷のうち基板表面から浅いところまでの範囲の電荷をＰＤ１０１のカソ−ドに集めた場合、波長の短い光が発生させた電荷がＰＤ１０１のカソードに多く集まる。しかし、基板表面から十分に深いところまでの範囲の電荷をＰＤ１０１のカソ−ドに集めた場合には、波長の短い光が発生させた電荷だけでなく、ＮＩＲ帯域の光を含む波長の長い光が発生させた電荷が多く集まる。本実施形態の特徴は、このような基板表面からの深さ方向における電荷の収集範囲の切り換えを電気的な制御により行うようにした点にある。その目的は、電気的な制御により図２に示すようにカラーフィルタ１０６の近赤外帯域における透過率を切り換えるのと同様の効果を得ることにある。図１におけるタイミングジェネレータ５０は、この電荷の収集範囲の制御に用いる制御電圧Ｖｓｂを発生する収集範囲制御手段５１としての機能を有している。そして、本実施形態における撮像部１０Ａには、このような電荷の収集範囲の電気的な制御を可能にする新規な構成が採用されている。なお、この撮像部１０Ａの新規な構成については後述する。
【００２１】
一般的なＣＭＯＳ固体撮像装置と同様、撮像部１０Ａでは、図１に示すように、複数の画素１０が行列状に配列されている。各列をなす複数の画素１０は、列毎に設けられた列信号線１１に接続される。各列信号線１１には、図２に示すように、その列信号線１１に接続された各画素１０の増幅トランジスタ１０４の負荷となる定電流源１１ｃが接続されている。そして、各列信号線１１は、図１に示すように、カラムＣＤＳ（Correlated Double Sampling；相関２重サンプリング）部２０に接続されている。このカラムＣＤＳ部２０は、撮像部１０Ａにおける画素１０の列毎に設けられたＣＤＳ回路の集合体である。各ＣＤＳ回路は、タイミングジェネレータ５０からサンプリングパルスφｒおよびφｓが与えられる各タイミングにおいて、撮像部１０Ａの各列信号線１１に読み出される電圧を各々サンプリングして差分を検出し、アナログ画素信号を各々出力する。カラムＡＤＣ部３０は、撮像部１０Ａにおける画素１０の列毎に設けられたＡＤＣ（Analog to Digital Converter）の集合体である。各ＡＤＣは、タイミングジェネレータ５０による制御の下、各ＣＤＳ回路から出力されるアナログ画素信号をデジタル画素信号に変換する。水平走査回路４０は、撮像部１０Ａの列数と同じステージ数のシフトレジスタである。この水平走査回路４０は、タイミングジェネレータ５０による制御の下、水平走査期間毎にカラムＡＤＣ部３０から出力される１行分のデジタル画素信号を取り込み、画像処理部７０にシリアル転送する動作を繰り返す。
【００２２】
タイミングジェネレータ５０は、垂直走査回路６０、カラムＣＤＳ部２０、カラムＡＤＣ部３０、水平走査回路４０等、ＣＭＯＳ固体撮像装置の各部のタイミング制御のための信号を発生する回路である。また、タイミングジェネレータ５０は、上述した収集範囲制御手段５１としての機能を備えている。垂直走査回路６０は、タイミングジェネレータ５０による制御の下、露光のための撮像部１０Ａの駆動制御、すなわち、撮像部１０Ａの各行を選択し、選択した各行に行選択パルスＳＬｉ、リセットパルスＲＴｉおよび転送パルスＴＸｉを発生する制御を行う回路である
【００２３】
本実施形態では、タイミングジェネレータ５０による制御の下、１フレーム当たり２回の露光が行われる。第１回目の露光では、露光期間の全期間に亙り、基板表面からの深さ方向における電荷の収集範囲を広くする。また、第２回目の露光では、露光期間中の一部の期間において、基板表面からの深さ方向における電荷の収集範囲を狭くする。
【００２４】
画像処理部７０は、水平走査回路４０を介して供給されるデジタル画素信号を処理して、フレーム毎に一画面分の画像データを合成する装置である。上述の通り、本実施形態では、１フレーム期間内に２回の露光が行われる。画像処理部７０は、第１回の露光において水平走査回路４０を介して取得されるデジタル画素信号と、第２回の露光において水平走査回路４０を介して取得されるデジタル画素信号とを用いて画像データを合成する。この画像処理部７０により合成された画像データは、図示しないモニタに表示され、あるいは図示しないＨＤ（ハードディスク）等の記録媒体に記録される。Ｕ／Ｉ（ユーザインタフェース）部８０は、液晶表示パネル等の表示装置と押しボタン等の各種の操作子により構成されている。Ｕ／Ｉ部８０は、ＣＭＯＳ固体撮像装置の操作に関する各種の案内情報を表示し、操作子を介して撮像条件等に関する各種の情報をユーザから取得する役割を果たす。制御部９０は、Ｕ／Ｉ部８０を介して取得されるユーザからの指示に従い、ＣＭＯＳ固体撮像装置の各部の制御を行う装置である。
【００２５】
＜Ｂ：撮像部１０Ａの構成＞
＜Ｂ−１：一般的なＣＭＯＳ固体撮像装置における撮像部の構成＞
本実施形態における撮像部１０Ａに関する理解を容易にするため、撮像部１０Ａの構成の説明に先立ち、一般的なＣＭＯＳ固体撮像装置における撮像部の構成を説明する。図３は、一般的なＣＭＯＳ固体撮像装置における撮像部の１個の画素の断面構造を模式的に示す図である。なお、この図３では、画素を構成する各素子との対応を分かりやすくするため、図２に示した各素子と対応する素子には図２と共通な符号が使用されている。また、図３では、図面が煩雑になるのを防止するため、図２における増幅トランジスタ１０４、行選択トランジスタ１０５およびカラーフィルタ１０６に相当する部分の図示は省略されている。
【００２６】
図３に示す例では、画素を構成する各素子は、ｐ型Ｓｉ基板２００に形成されている。なお、本願明細書および図面では、説明の便宜のため、ｐ型Ｓｉ基板２００においてｐ型不純物がドープされた各領域をｐｋ層（ｋはｐ型不純物がドープされた他の領域と区別するためのインデックス）と表記し、ｎ型不純物がドープされた各領域をｎｋ層（ｋはｎ型不純物がドープされた他の領域と区別するためのインデックス）と表記する。また、高濃度の不純物がドープされた領域に関しては、例えばｎ＋層という具合に、導電型を示すｎ等に対して＋を添えた表記を用いる場合がある。
【００２７】
図３において、ｐ型Ｓｉ基板２００は、裏面側に高濃度のｐ３層があり、このｐ３層から基板表面までの区間の殆どの部分は、ｐ３層よりも低濃度のｐ２層となっている。画素の周辺の領域では、ｐ３層が基板表面から基板裏面まで延びている。そして、ｐ３層は基板表面側において接地されている。ＰＤ１０１は、ｐ２層をアノードとし、基板表面近傍に埋め込まれたｎ１層をカソードとしている。ｎ１層の直上の基板表面の領域は、ｐ２層よりも濃度の高いｐ１層となっている。
【００２８】
転送トランジスタ１０２は、ＰＤ１０１のカソードであるｎ１層をソースとし、ＦＤ１０２ｄであるｎ＋層をドレインとしている。そして、転送パルスＴＸが与えられる転送トランジスタ１０２のゲートは、ｎ１層とＦＤ１０２ｄであるｎ＋層との間のチャネル形成領域と絶縁膜を挟んで対向している。リセットトランジスタ１０３は、ＦＤ１０２ｄであるｎ＋層をドレインとし、基板表面に設けられた他のｎ＋層をソースとしている。ここで、リセットトランジスタ１０３のソースは、電源電圧ＶＤＤに固定されている。そして、リセットパルスＲＴが与えられるリセットトランジスタ１０３のゲートは、このドレインおよびソース間のチャネル形成領域と絶縁膜を挟んで対向している。
【００２９】
図４（ａ）は、ＰＤ１０１が形成されている領域の中心を貫く仮想的な軸に沿った各部の濃度プロファイルを示している。同図において、横軸は基板表面からの深さｔであり、縦軸の＋方向はアクセプタ濃度、−方向はドナー濃度である。図４（ｂ）〜（ｄ）は図４（ａ）と横軸を共通にしている。そして、図４（ｂ）は、ＰＤ１０１の形成領域の中心を貫く仮想的な軸に沿った各位置における電界強度を示している。この図４（ｂ）では、基板表面から基板裏面へ向かう電界を正の電界とし、基板裏面から基板表面に向かう電界を負の電界としている。また、図４（ｃ）は、基板表面の電子のポテンシャルを０とし、上記の仮想的に軸に沿った各部の相対的な電子のポテンシャルを示している。なお、本願明細書および図面において、「電子のポテンシャル」は、電子がポテンシャルの高いところから低いところへ移動するようにその高低を定めている。また、図４（ｄ）は上記の仮想的な軸に沿った各位置におけるエネルギーバンドを示している。この図４（ｄ）において、Ｅｖは価電子帯の上限のエネルギーレベル、Ｅｃは伝導帯の下限のエネルギーレベルである。そして、図４（ｂ）〜（ｄ）は、ｎ１層が正の電位を持ち、ｎ１層とその周囲のｐ１層およびｐ２層との間に逆バイアスが掛かった状態を想定して図示されている。
【００３０】
図４（ａ）において、ｎ１層とｐ２層との接合部では、ｎ１層の多数キャリアである電子がｐ２層に拡散し、ｐ２層の多数キャリアである正孔がｎ１層に拡散する。このため、ｎ１層におけるｐ２層との境界近傍領域は電子が抜けて正に帯電し、ｐ２層におけるｎ１層との境界近傍領域は正孔が抜けて負に帯電し、ｎ１層とｐ２層との接合部近傍は空間電荷のみが存在し、キャリアが存在しない空乏層（空間電荷領域）となっている。そして、このｎ１層とｐ２層との接合部近傍の空乏層には、図４（ｂ）に示すように、正に帯電しているｎ１層の電位と負に帯電しているｐ２層の電位との差である拡散電圧に基づく正の電界が発生する。ここで、ｎ１層とｐ２層との間に逆バイアスが掛かっている場合には、この逆バイアスが拡散電圧を広げ、拡散電圧に基づく正の電界を強めることとなる。図４（ｂ）に示すように、この正の電界は、ｎ１層とｐ２層との境界面においてピークとなり、ｎ１層およびｐ２層の各々において、ｎ１層とｐ２層との境界面から離れるに従って弱くなる。そして、ｐ２層では、ｎ１層との境界面から離れたところにおいて電界が０となる。この電界が０となる面が空乏層の境界面Ｓである。
【００３１】
ｎ１層とｐ２層との接合部近傍の空乏層では、このような電界によって生じるドリフト電流（電界方向の正孔の流れおよび電界と逆方向の電子の流れ）と、上述の拡散に基づく電流とが平衡を保ち、全体として見れば電流の流れていない状態となっている。
【００３２】
一般的にＣＭＯＳ固体撮像装置では、図示のように、ｎ１層のドナー濃度よりも高いアクセプタ濃度を持ち、かつ、浅いｐ１層をｎ１層の上層として設ける。これは、ｐ２層とｎ１層との接合により生じる空乏層が、ダングリングボンド（界面準位）の多いｐ型Ｓｉ基板２００の表面に到達しないようにするとともに、ｎ１層内に発生するポテンシャルの底を余り深いところに位置させないためである。なお、後者のポテンシャルの底については後述する。
【００３３】
ｎ１層の上層としてｐ１層を設けた場合、このｎ１層とｐ１層との接合部近傍にも空乏層が生じる。すなわち、ｎ１層とｐ１層との接合部では、ｎ１層からｐ１層への電子の拡散およびｐ１層からｎ１層への正孔の拡散があり、これらの拡散によりｎ１層とｐ１層の接合部近傍には空乏層が生じ、この空乏層には、図４（ｂ）に示すように、ｎ１層からｐ１層へ向かう負の方向の電界が発生する。図４（ｂ）に示すように、この負の方向の電界は、ｎ１層とｐ１層との境界面においてピークとなり、ｎ１層およびｐ１層の各々において、ｎ１層とｐ１層との境界面から離れるに従って弱くなる。そして、ｐ１層においてｎ１層との境界面から離れたところにある電界が０の面が空乏層の他の境界面Ｓとなる。一般的にＣＭＯＳ固体撮像装置では、基板表面から深さ方向に僅かに進んだところにこのｐ１層内の空乏層の境界面Ｓが生じるように、ｐ１層の濃度が調整される。
【００３４】
図４（ｂ）に示す電界の強度を基板の深さ方向に沿って積分すると、図４（ｃ）に示すポテンシャルカーブが得られる。ｐ１層とｎ１層との境界近傍において基板裏面側から基板表面側へと向かう負の電界が生じている領域では、図４（ｃ）に示すように、基板表面側から基板裏面側に向かうに従って電子のポテンシャルが低下する。そして、負方向の電界がピークとなるｐ１層とｎ１層の境界にはポテンシャルカーブの変曲点ｂ１が生じる。一方、ｎ１層とｐ２層との境界近傍において基板表面側から基板裏面側へと向かう正の電界が生じている領域では、図４（ｃ）に示すように、基板裏面側から基板表面側に向かうに従って電子のポテンシャルが低下する。そして、正方向の電界がピークとなるｎ１層とｐ２層の境界にはポテンシャルカーブの変曲点ｂ３が生じる。ｎ１層の内部には、電界が０となる点があり、この点において、ポテンシャルが極小値ｂ２となる。このポテンシャルｂ２が上述したポテンシャルの底である。基板内において光電効果により発生した電子は、このポテンシャルの底ｂ２に集まる。
【００３５】
ポテンシャルの底ｂ２に集まる電子が少ない場合、電子は、局所的なポテンシャルの底ｂ２の位置に溜まる。しかし、ポテンシャルの底ｂ２に集まる電子が多くなり、その電荷密度がｎ１層の不純物濃度と同じになると、電子は、それまで局所的であったポテンシャルの底ｂ２の存在領域を広げつつ、このフラットなポテンシャルの底ｂ２のある領域に溜まる。このようにポテンシャルの底ｂ２の領域が広がるのに伴い、その分だけｎ１層の周囲の空乏層は小さくなる。
【００３６】
ｎ１層内のポテンシャルの底ｂ２に溜まった電子は、図３における転送トランジスタ１０２がＯＮ状態になることにより、ＦＤ１０２ｄに転送される。そして、このＦＤ１０２ｄに転送された電子が電気信号として読み出されるのである。
【００３７】
＜Ｂ−２：リークの低減を図った撮像部の画素の構成＞
画素からの信号読み出し時に画素への入射光量が多い場合、読み出される画素信号中のノイズでは光ショットノイズが支配的となり、リークノイズは無視することができる。しかし、画素からの信号読み出し時に画素への入射光がない場合、または入射光があってもその光量が著しく低い場合、画素信号中のノイズではリークノイズが大きなウェイトを占める。このリークノイズを低減するためには、ＦＤ１０２ｄに電源電圧ＶＤＤを与えるリセット動作が行われた後、転送トランジスタ１０２がＯＮとなってＰＤ１０１のｎ１層に電源電圧ＶＤＤが与えられ、ｎ１層と周囲のｐ１層およびｐ２層との間に最大の逆バイアスが掛かったときのリーク電流を低減する必要がある。
【００３８】
ここで、ｎ１層と周辺のｐ２層またはｐ１層との接合により生じる空乏層において、入射光がない状態または極めて少ない状態では光電効果による価電子帯から伝導帯への電子の励起はない。また、空乏層の内部では、熱による価電子帯から伝導帯への電子の励起の確率も低く、この熱励起に起因したリークの発生は無視することができる。無視し得ないリークとなり得るのは、空乏層の境界面Ｓを経由したリークである。
【００３９】
図４（ｄ）において、ｐ１層内またはｐ２層内の空乏層の境界面Ｓ近傍において熱励起による伝導帯電子が発生した場合、この少数キャリアである電子が空乏層の境界面Ｓを経由してｎ１層内のポテンシャルの底ｂ２に移動することが起こり得る（すなわち、基板からｎ１層へのリーク電流が発生する）。このようにして発生するリーク電流の大きさは、ｐ１層内の空乏層の境界面Ｓ近傍およびｐ２層内の空乏層の境界面Ｓ近傍の各々における少数キャリア密度Ｎｐ１およびＮｐ２に比例する。ここで、各境界面Ｓ近傍における少数キャリア密度Ｎｐ１およびＮｐ２は、それらの各位置におけるフェルミ−ディラク分布関数と伝導帯の状態密度関数の積により与えられる。そして、温度が高くなるほど高くなる程、少数キャリア密度は高くなるが、その際に、各位置での不純物濃度が高くなる程、温度上昇に伴う少数キャリア密度の増加の程度は小さくなる。従って、リーク電流を低減するためには、リセット時においてｎ１層とｐ１層およびｐ２層との間に最大の逆方向バイアスが掛かったときの空乏層の境界面Ｓの位置を求め、基板内におけるその境界面Ｓ近傍のｐ型不純物の濃度を高くしておくことが効果的である。
【００４０】
図５は、このような考えに従ってリーク対策を施した撮像部の画素の構成例を示す断面図である。また、図６は、図５に示す画素において、ＰＤ１０１の形成領域の中心を貫く仮想的な軸に沿った濃度プロファイルおよびエネルギーバンドを示すものである。
【００４１】
この例における画素では、図３に示す画素よりもｐ３層のｐ２層との境界面をｎ１層側に近づけ、リセット時にｎ１層とｐ２層との接合により発生する空乏層の境界面Ｓがｐ３層内に発生するようにしている。そして、リセット時に空乏層の境界面Ｓが発生するｐ１層およびｐ３層のアクセプタ濃度をｐ２層よりも十分に高くし、各層内の各境界面Ｓに発生する少数キャリア密度Ｎｐ１およびＮｐ３が十分に低くなるようにしている。従って、図５に示す構成によれば、図３に示す構成よりも、リセット時のリーク電流を低減することができる。
【００４２】
なお、図６では、図示が煩雑になるのを防止するため、ｐ１層およびｐ２層の不純物濃度分布を正方形状に描いているが、リセット時における空乏層の境界面Ｓの位置において不純物濃度が最大値となるような不純物濃度プロファイルとすることが好ましい。また、ｐ２層は、ｐ型層であればよく、そのアクセプタ濃度は限りなく０に近くてもよい。
【００４３】
＜Ｂ−３：本実施形態による撮像部１０Ａの構成＞
図７は、本実施形態による撮像部１０Ａの画素１０の断面構造を示す図である。図７に示すように、本実施形態による画素１０では、ｐ３層の下層として、ｎ１層よりも高濃度のｎ２層が設けられている。このｎ２層には、前掲図１のタイミングジェネレータ５０から制御電圧Ｖｓｂが与えられる。ｎ２層は、ｐ型Ｓｉ基板２００の裏面からｎ型不純物をドーズすることにより形成したものでもよく、ｐ型Ｓｉ基板２００内の埋め込み層であってもよい。また、本実施形態による画素１０では、転送トランジスタ１０２のゲート直下の領域において、ｐ２層が転送トランジスタ１０２のゲートの方向に向けて突出している。また、ｐ２層が転送トランジスタ１０２のゲートの直下のｐ型Ｓｉ基板２００の表面領域から僅かに下方の領域には、ｐ２層よりもアクセプタ濃度の高いｐ４層が埋め込まれている。
【００４４】
このｐ４層の濃度プロファイルは、次の条件を満たすように決定される。
ａ．転送トランジスタ１０２のゲートに電源電圧ＶＤＤを与えてＯＮ状態としたとき、ＰＤ１０１からＦＤ１０２ｄへの電流パス上のポテンシャルが単調減少すること。
ｂ．ＰＤ１０１からＦＤ１０２ｄへの電流パスが転送トランジスタ１０２のゲート直下のｐ型Ｓｉ基板２００の表面に接しないこと。
ｃ．転送トランジスタ１０２をＯＦＦ状態にしたとき、ＰＤ１０１とＦＤ１０２ｄとの間に十分なポテンシャル障壁が生じること。
【００４５】
さらに転送トランジスタ１０２のフリッカノイズを抑えるために、次の条件を満たすようにｐ４層の濃度プロファイルを決定するのが好ましい。
ｄ．転送トランジスタ１０２のゲート直下の領域を垂直に貫く仮想的な軸に沿った各位置での電子のポテンシャルが図８に示すようなカーブを描くこと。
すなわち、次の条件を満たすこと。
ｄ１．ｐ型Ｓｉ基板２００の表面の界面電位よりもポテンシャルが低いポテンシャルのディップが基板表面から離れた位置に発生すること。このポテンシャルのディップの生じる領域がＰＤ１０１からＦＤ１０２ｄへの電流パスとなる。
ｄ２．ｐ型Ｓｉ基板２００の表面のポテンシャルＤは基板表面の界面準位よりも高く、基板表面近傍では、表面から深さ方向に所定距離だけ進むまでの区間にポテンシャル障壁Ｖがあること。
【００４６】
ここで、ポテンシャル障壁Ｖの大きさは次式を満たしていればよい。
Ｖ＞＞ｋＴ／ｅ＝０．０２５９（Ｖ）                      ……（１）
ただし、上記式（１）においてｋはボルツマン定数、ＴはＣＭＯＳ固体撮像装置の使用環境における絶対温度である。ここで、ポテンシャル障壁Ｖの基板深さ方向の幅が狭くなって、トンネル電流により電子がポテンシャル障壁を通過することのないようにする必要がある。こうすることで、転送トランジスタ１０２のゲート直下の基板表面において、価電子帯の電子が界面準位を通じて、ＰＤ１０１からＦＤ１０２ｄへの電流パスに流れ込むのを防止することができる。
【００４７】
図８に示すようなポテンシャルカーブが決定された場合、必要な濃度プロファイルは、例えばポテンシャルカーブ上のポテンシャルφから次式により算出することが可能である。
ρ＝εｓε０Δφ                                          ……（２）
ここで、ρは電荷密度（すなわち、不純物濃度）、εｓは比誘電率、ε０は真空の誘電率、Δはラプラシアン演算子である。すなわち、図８に示すような必要なポテンシャルカーブを描き、このカーブを深さｔにより２回微分すればよい。
【００４８】
図９（ａ）は、図７に示す構成においてＰＤ１０１の形成領域の中心を基板表面から基板裏面の方向に横切る仮想軸に沿った濃度プロファイルを示すものである。この図９（ａ）に示す濃度プロファイルは、ｐ３層の不純物濃度を前掲図５の構成と同様な濃度にした場合を想定している。また、図９（ｂ）は、図７に示す構成において、図９（ａ）に示す濃度プロファイルを採用した場合のエネルギーバンド図である。
【００４９】
図９（ａ）に示す例では、前掲図５の構成と同様、ｎ１層およびｐ２層の接合に最大の逆バイアス（画素１０のリセット直後の逆バイアス）が掛かっている状態において、ｎ１およびｐ２層の接合より生じる空乏層の界面Ｓが高濃度のｐ３層内部に到達している。この空乏層の界面Ｓには、熱励起による少数キャリアＮｐ３が発生している。ｐ３層が高濃度である場合には、この少数キャリアＮｐ３の密度は低く、これに起因したリーク電流の電流値は小さい。しかし、それでも少数キャリアＮｐ３がある以上は、それに応じたリーク電流は流れる。そこで、本実施形態では、この少数キャリアＮｐ３が発生する空乏層の界面Ｓをなくす。以下、その詳細を説明する。
【００５０】
本実施形態による画素１０では、図７に示すように、ｐ３層の下層にｎ２層があり、このｐ３層とｎ２層との接合部近傍には空乏層が発生している。ここで、ｐ３層の濃度を低くしてゆくと、図９（ａ）に示すｐ３層内の空乏層の界面Ｓはより深い方向（基板裏面のある方向）へと移動する。そして、ｐ３層の濃度を必要なだけ低下させることにより、ｐ３層内において、ｎ１層側から延びた空乏層（ｎ１層とｐ２層の接合により生じた空乏層）をｎ２層側から延びた空乏層（ｐ３層とｎ２層の接合により生じた空乏層）に繋げることができる。
【００５１】
図１０（ａ）はそのような状態における濃度プロファイルを示すものである。図１０（ｂ）〜（ｅ）は図１０（ａ）の濃度プロファイルを採用した場合における各部の電子のポテンシャルを示すものである。さらに詳述すると、図１０（ｂ）および（ｃ）は、制御電圧Ｖｓｂが０Ｖに極めて近い値である場合の各部のポテンシャルを示すものであり、図１０（ｂ）はｎ１層に電荷が蓄積されておらず、完全空乏状態にある場合のポテンシャルを、図１０（ｃ）はｎ１層に飽和状態付近まで電子が蓄積されている場合のポテンシャルを各々示している。また、図１０（ｄ）および（ｅ）は、制御電圧Ｖｓｂが０Ｖよりも十分に高い所定の値である場合の各部のポテンシャルを示すものであり、図１０（ｄ）はｎ１層に電荷が蓄積されておらず、完全空乏状態にある場合のポテンシャルを、図１０（ｅ）はｎ１層に飽和状態付近まで電子が蓄積されている場合のポテンシャルを各々示している。
【００５２】
図１０（ｂ）に示す例では、ｐ３層内のｎ２層との接合部近傍において、ｎ１層側から延びた空乏層Ｄ１とｎ２層側から延びた空乏層Ｄ２とが繋がっている。この空乏層Ｄ１と空乏層Ｄ２との接続箇所は、やはり空乏であるので、ここには熱励起による少数キャリアは発生しない。また、空乏層Ｄ１では基板表面側から基板裏面側に向かうに従ってポテンシャルが上昇し、空乏層Ｄ２では基板裏面側から基板表面側に向かうに従ってポテンシャルが上昇するため、空乏層Ｄ１およびＤ２の接続部においてポテンシャルのピークが発生する。このポテンシャルのピークは、ｎ１層およびｎ２層間の電荷の移動を妨げるポテンシャル障壁となるものであり、十分に高いことが好ましい。このような構成によれば、ＰＤ１０１の形成領域において基板深部からｎ１層へのリークを防止することができる。
【００５３】
好ましい態様では、同様な原理に基づくリーク防止策が基板表面に平行な水平方向のリークについても適用される。さらに詳述すると、隣接する画素１０間において、一方の画素１０のＰＤ１０１のｎ２層側から延びた空乏層と他方の画素１０のＰＤ１０１のｎ２層側から延びた空乏層が繋がるようにする。また、各画素１０内においてＰＤ１０１のｎ２層側から延びた空乏層とＦＤ１０２ｄ側から延びた空乏層が繋がるようにする。ただし、２つの空乏層の接続部に発生するポテンシャル障壁は十分に高くなるように各部の濃度調整をすることが必要である。
【００５４】
リーク対策を施す対象としては、以上述べた以外に、ＰＤ１０１のｎ２層からｐ型Ｓｉ基板２００の表面までの区間が考えられる。ＣＭＯＳ固体撮像装置において短波長域での受光を犠牲にしてもよい場合には、この区間のリークをなくすための構成として次のものを採用可能である。まず、ｎ１層の直上の基板表面領域の上にゲート酸化膜（ＳｉＯ２膜）を設け、その上にｎ１層の直上の基板表面領域と対向するゲート電極を設ける。そして、このゲート電極に正の電圧を与えることにより、基板表面側から深さ方向に延び、ｎ１層とｐ１層との接合により生じた空乏層と繋がる空乏層をｐ１層内に発生させる。これにより基板表面の界面準位とｎ１層内のポテンシャルの底との間の電子の移動を妨げるポテンシャル障壁が得られる。
【００５５】
以上の全てのリーク対策を施すことにより、ｎ１層の内部のポテンシャルの底の発生位置を全方位から囲むように、ポテンシャル障壁となる空乏層の接続部の包絡面を形成することができる。従って、ｐ型Ｓｉ基板２００が無欠陥な結晶であり、かつ、価電子帯から
伝導帯への電子の励起がなければリークフリーとなる。
【００５６】
次に、本実施形態による画素１０の最大の特徴である電子の収集範囲の制御機能について説明する。図１０（ｂ）において、ｎ１層側から延びた空乏層Ｄ１内には基板裏面側から基板表面側に向かう正の電界が発生している。一方、ｎ２層側から延びた空乏層Ｄ２内には基板表面側から基板裏面側に向かう負の電界が発生している。従って、光電効果により発生したｐ型Ｓｉ基板２００内に発生した電子のうち空乏層Ｄ１内の電子がｎ１層内のポテンシャルの底に集まる。すなわち、空乏層Ｄ１の範囲が光電効果によって発生した電子の収集範囲となる。
【００５７】
制御電圧Ｖｓｂが０Ｖに近く、図１０（ｂ）に示すように、空乏層Ｄ１が基板表面から深いところまで延びている場合には、波長の短い光が基板表面から浅いところにおいて発生させた電子だけでなく、波長の長い光が基板表面から深いところにおいて発生させた電子もｎ１層内のポテンシャルの底に集まる。
【００５８】
ｎ２層に与える制御電圧Ｖｓｂが０Ｖに近い値から０Ｖよりも十分に大きな所定の値に切り換えられると、ポテンシャルカーブは図１０（ｂ）に示すものから図１０（ｄ）に示すものへと変化する。図１０（ｄ）に示すように、制御電圧Ｖｓｂが大きくなると、深さ方向における空乏層Ｄ２の寸法が長くなり、その分だけ空乏層Ｄ１の寸法が短くなり、空乏層Ｄ１およびＤ２の接続部はｎ１層側に移動する。すなわち、光電効果によって発生した電子の収集範囲は、図１０（ｂ）に示すものに比べて狭くなる。これは、制御電圧Ｖｓｂが大きくなると、ｎ２層とｐ３層との接合に生じる拡散電圧がその分だけ増加し、空乏層Ｄ２が厚みを増すからである。
【００５９】
制御電圧Ｖｓｂが０Ｖよりも十分に大きく、図１０（ｄ）に示すように、空乏層Ｄ１が基板表面から浅いところまでしか延びていない場合には、波長の短い光が基板表面から浅いところにおいて発生させた電子のみがｎ１層内のポテンシャルの底に集まる。
【００６０】
以上のように、本実施形態における画素１０では、制御電圧Ｖｓｂを変化させることにより光電効果によって発生した電子の収集範囲を変化させ、長波長帯域における受光感度を制御することができる。
【００６１】
以上の効果は、暗い環境の中で撮影を行ったり、低照度の被写体の撮像を行う場合等、画素のｎ１層に蓄積される電荷の量が極めて少ない場合に顕著に現れる。画素の照度が高くなると、ｎ１層内に電荷蓄積領域ができるため、図１０（ｃ）および（ｅ）に示すように、ｎ１層とｐ２層との接合により生じる空乏層Ｄ１の厚みが減り、基板深部まで届かなくなる。このため、制御電圧Ｖｓｂが０Ｖに近い状態では、図１０（ｃ）に示すように、空乏層Ｄ１は空乏層Ｄ２から離れる。制御電圧Ｖｓｂが０Ｖよりも十分に大きい状態では、空乏層Ｄ２自体が十分に厚いため、ｎ１層への電荷の蓄積が多くなって空乏層Ｄ１の厚みが減っても空乏層Ｄ１およびＤ２は接続された状態を維持するが、図１０（ｅ）に示すように、空乏層Ｄ１およびＤ２の接続部の位置は、ｎ１層に電荷が蓄積されていない場合（図１０（ｄ）参照）に比べて、微妙に基板表面方向に移動する。この接続部の移動量は、ｐ２層とｐ３層の濃度比に依存するが、ｐ２層の濃度がｐ３層の濃度に比べて十分に高い場合には、無視できる程度の移動量にすることができる。従って、制御電圧Ｖｓｂを０Ｖよりも十分に高くした場合には、ｎ１層への電荷の蓄積量の大小に拘わらず、光電効果により生じた電荷の収集範囲をほぼ一定に保つことができる。
【００６２】
以上をまとめると、本実施形態の効果は次のようになる。すなわち、本実施形態によれば、制御電圧Ｖｓｂを０Ｖに近い値にすることにより、ｎ１層への電荷の蓄積が少ない期間、電荷の収集範囲を基板表面から深いところまで広げることができ、制御電圧Ｖｓｂを０Ｖより十分高い値にすることにより、ｎ１層における電荷の蓄積量の大小に拘わらず、電荷の収集範囲を基板表面近くの一定位置に維持することができる。従って、本実施形態によれば、制御電圧Ｖｓｂを小さくすることにより、画素信号に含まれる長波長域の成分に対応した信号成分の比率を増やし、制御電圧Ｖｓｂを大きくすることにより、画素信号に含まれる長波長域の成分に対応した信号成分の比率を減らすことができる。
【００６３】
ここで、具体例を挙げ、本実施形態の作用効果についてさらに詳しく説明する。図１１（ａ）および（ｂ）は、前掲図９の撮像部１０ＡにおいてＰＤ形成領域の中心を通る仮想軸に沿った濃度プロファイルの例を示すものである。ここで、図１１（ａ）では、ｐ型不純物の濃度を正の濃度、ｎ型不純物の濃度を負の濃度として示している。また、図１１（ｂ）は、不純物の導電型を無視し、濃度の大きさを常用対数表示している。そして、図１１（ａ）および（ｂ）では、ｐ１層、ｎ１層、ｐ２層、ｐ３層の基板表面からの深さ方向の厚さを明らかにしている。なお、これらの各図では、ｎ２層の濃度は図示が省略されている。
【００６４】
図１１（ｃ）および（ｄ）は、図１１（ａ）および（ｂ）に示す濃度プロファイルを想定して、ＰＤ形成領域の中心を通る仮想軸に沿ったポテンシャルカーブをシミュレーションにより求めた結果を示すものであり、図１１（ｃ）は制御電圧Ｖｓｂが０Ｖの場合のポテンシャルカーブ、図１１（ｄ）は制御電圧Ｖｓｂが０．３３Ｖの場合のポテンシャルカーブを各々示している。制御電圧Ｖｓｂが０Ｖの場合、図１１（ｃ）に示すように、ｎ１層内のポテンシャルの底の位置から基板深部に進むに従ってポテンシャルは勾配を漸次減少させつつ上昇する。しかし、制御電圧Ｖｓｂが０．３３Ｖの場合には、図１１（ｄ）に示すように、基板表面から約６μｍの深さの位置にポテンシャル障壁の山頂部が生じる。この位置にポテンシャル障壁の山頂部が生じると、近赤外帯域の光が光電効果により発生させた電子がｎ１層に移動するのを効果的に妨げることができる。以下、その理由を説明する。
【００６５】
図１２は、半導体基板（より具体的にはＳｉ単結晶基板）における光の波長と光の吸収率αとの関係を示している。ここで、半導体基板表面に対して垂直に光が入射した場合において、基板表面に対する入射光量をＩ０、半導体基板の表面から深さｔの位置に到達する光量をＩとした場合、入射光量Ｉ０に対する到達光量Ｉの比ｒ＝Ｉ／Ｉ０は、図１１に示す吸収率αを用い、次式に従って算出することができる。
ｒ＝Ｉ／Ｉ０＝ｅ−αｔ                              ……（３）
上記式（３）における吸収率αは、入射光の波長λに依存し、波長λが短いと吸収率αは大きくなり、波長λが長いと吸収率αは小さくなる。
【００６６】
図１３は、青（λ＝４６０ｎｍ）、緑（λ＝５３０ｎｍ）、赤（λ＝７００ｎｍ）、近赤外帯域の下限波長（λ＝７８０ｎｍ）の各光について、基板表面からの深さｔを変えたときの入射光量Ｉ０に対する到達光量Ｉの比ｒ＝Ｉ／Ｉ０を式（３）に従って算出し、深さｔと比ｒとの関係を示したものである。なお、式（３）に従って比ｒを算出するに当たり、各波長λにおける吸収率αは図１２から読み取ったものを使用しており、青（λ＝４６０ｎｍ）についてはα＝２×１０４ｃｍ−１、緑（λ＝５３０ｎｍ）についてはα＝１×１０４ｃｍ−１、赤（λ＝７００ｎｍ）についてはα＝２×１０３ｃｍ−１、近赤外帯域の下限波長（λ＝７８０ｎｍ）についてはα＝１×１０３ｃｍ−１としている。
【００６７】
図１３において、基板表面からの深さｔが６μｍである位置に着目すると、入射光量Ｉ０に対する到達光量Ｉの比ｒは、赤（λ＝７００ｎｍ）では約１／３、緑（λ＝５３０ｎｍ）および青（λ＝４６０ｎｍ）ではそれよりもさらに低い値となる。従って、基板表面から深さｔ＝６μｍの位置に辿りつくまでの間に、赤（λ＝７００ｎｍ）の光は、その約２／３が光電効果により電子を生じさせつつ半導体基板に吸収され、また、緑（λ＝５３０ｎｍ）、青（λ＝４６０ｎｍ）の入射光は、それ以上の比率のものが光電効果により電子を生じさせつつ半導体基板に吸収される。そして、図１１（ｄ）に示すように制御電圧Ｖｓｂを０．３３Ｖとして場合には基板表面から深さｔ＝６μｍの位置にポテンシャル障壁の山頂部が生じ、基板表面から深さｔ＝６μｍまでの範囲が光電効果により生じた電子の収集範囲となる。従って、この場合には、赤（λ＝７００ｎｍ）、緑（λ＝５３０ｎｍ）、青（λ＝４６０ｎｍ）の入射光が半導体基板内において光電効果に生じさせた電子を高い比率でｎ１層に収集することとなる。
【００６８】
これに対し、近赤外帯域の下限波長（λ＝７８０ｎｍ）では、入射光量Ｉ０に対する深さｔ＝６μｍの位置での到達光量Ｉの比ｒは、約１／２である。そして、近赤外帯域の下限波長よりも長い波長λでは、この比ｒはさらに低い値になる。従って、図１１（ｄ）に示すように基板表面から深さｔ＝６μｍの位置にポテンシャル障壁の山頂部を生じさせた場合、半導体基板内において近赤外帯域の光が光電効果により生じさせる電子のうち半分以下の電子しかｎ１層に集まらない。
【００６９】
一方、制御電圧Ｖｓｂを０Ｖとした場合には、図１０（ｄ）に示すようなポテンシャル障壁は基板表面近くには発生せず、図１０（ｃ）に示すように、ポテンシャルはｎ１層内のポテンシャルの底の位置から基板深部に進むに従って勾配を漸次減少させつつ上昇する。従って、青、緑、赤の入射光が光電効果により発生させた電子のみならず、近赤外帯域の入射光が光電効果により発生させた電子も、高い比率でｎ１層に集められることとなる。
【００７０】
以上のように、本実施形態によれば、制御電圧Ｖｓｂにより、近赤外帯域における受光感度を制御することができる。
【００７１】
＜Ｃ：本実施形態の動作＞
図１４（ａ）は本実施形態によるＣＭＯＳ固体撮像装置の１フレーム分の動作を示すタイムチャート、図１４（ｂ）はこの１フレームのうちの１つの水平走査期間内の動作を示すタイムチャートである。
【００７２】
ＣＭＯＳ固体撮像装置では、撮像部１０Ａを構成する画素１０の各行ｉを順次選択し、選択した行ｉの各画素１０から画素信号を読み出す水平走査が実行される。１つの行ｉに着目した場合、１フレームは、図１４（ａ）に示すように、第１サブフレームＳＦ１と第２サブフレームＳＦ２とにより構成されており、第１サブフレームＳＦ１の最後および第２サブフレームＳＦ２の最後が各々水平走査期間Ｒとなっている。
【００７３】
１つの水平走査期間Ｒにおいて、垂直走査回路６０は、１つの行ｉを選択し、その行ｉに対応した選択パルスＳＬｉを発生し、行ｉの各画素１０の行選択トランジスタ１０５をＯＮ状態にする。そして、垂直走査回路６０は、行ｉに対応した行選択パルスＳＬｉが発生している期間内に行ｉに対応したリセットパルスＲＴｉおよび転送パルスＴＸｉを順次発生し、行ｉの各画素１０のリセットトランジスタ１０３および転送トランジスタ１０２を順次ＯＮ状態にする。
【００７４】
カラムＣＤＳ部２０は、リセットパルスＲＴｉが立ち下がった後、転送パルスＴＸｉが立ち上がる前のタイミングにおいて各列読み出し線１１に読み出された電圧（リセット電圧）をサンプルホールドし（図１４（ｂ）におけるＳ／Ｈ（１））、転送パルスＴＸｉが立ち下がった後のタイミングにおいて各列読み出し線１１に読み出された電圧をサンプルホールドし（図１４（ｂ）におけるＳ／Ｈ（２））、後者の電圧から前者の電圧を差し引いた各電圧を各列のアナログ画素信号として各々出力する。カラムＡＤＣ部３０は、各列のアナログ画素信号をデジタル画素信号に変換し、水平走査回路４０は、この各列のデジタル画素信号を画像処理部７０に転送する。第１サブフレームＳＦ１の終了タイミングおよび第２サブフレームＳＦ２の終了タイミングでは、以上の水平走査が実行される。
【００７５】
本実施形態におけるタイミングジェネレータ５０は、図１４（ａ）に示すように、最後の行ｉ＝ｎの第１サブフレームＳＦ１の終期となる水平走査期間Ｒが終了するタイミングから最初の行ｉ＝１の第２サブフレームＳＦ１の終期となる水平走査期間Ｒが始まるまでの期間、制御電圧Ｖｓｂを電源電圧ＶＤＤとし、それ以外の期間は制御電圧Ｖｓｂを０Ｖとする。
【００７６】
各画素１０では、転送パルスＴＸｉが与えられてから次の転送パルスＴＸｉが与えられるまでの時間が露光時間となる。図１４（ａ）に示すように、本実施形態では、１フレーム内の第１サブフレームＳＦ１と第２サブフレームＳＦ２の両方において画素１０の露光および画素信号の読み出しが行われる。第１サブフレームＳＦ１における露光時間はｔ１である。この第１サブフィールドＳＦ１では、露光時間ｔ１の最初から最後まで制御電圧Ｖｓｂは０Ｖである。第２サブフレームＳＦ２における露光時間は、制御電圧Ｖｓｂが０Ｖよりも高い所定電圧である時間ｔ２と、制御電圧Ｖｓｂが０Ｖである時間ｔ３とからなり、全体として露光時間はｔ２＋ｔ３である。ここで、時間ｔ２内において発生する制御電圧Ｖｓｂは、基板表面から深さｔ＝６μｍの付近にポテンシャル障壁の山頂部を作ることができるように、その大きさが決定される。そして、第１サブフィールドＳＦ１での露光時間ｔ１と第２サブフィールドＳＦ２での露光時間ｔ２＋ｔ３との関係は、ｔ１＞ｔ２＋ｔ３となっている。
【００７７】
画像処理部７０は、各画素１０から得られた第１サブフィールドＳＦ１の露光結果であるデジタル画素信号により画像データ１を構成し、第２サブフィールドＳＦ２の露光結果であるデジタル画素信号により画像データ２を構成する。ここで、画像データ１は、制御電圧Ｖｓｂが０Ｖの状態で得られたものである。このため、画像データ１のおける各画素１０の画素値（上述したデジタル画素信号の信号値）は、Ｒ、ＧまたはＢの各色の帯域とＮＩＲ帯域の両方の受光量を示すものとなる。一方、画像データ２は、制御電圧Ｖｓｂが０Ｖより高い所定電圧である状態での露光（露光時間ｔ２）と制御電圧Ｖｓｂが０Ｖの状態での露光（露光時間ｔ３）を通じて得られたものである。従って、各画素値においてＲ、Ｇ、Ｂの各成分とＮＩＲ帯域の成分との比率は画像データ１と画像データ２とで異なる。本実施形態における画像処理部７０は、この画像データ１と画像データ２を用いて、指定された用途に適した画像データを得る。
【００７８】
低照度の被写体の撮像を行う場合には、Ｒ、Ｇ、Ｂの各帯域の成分だけでなくＮＩＲ帯域の成分の受光量も画素値に反映されることが好ましい。そこで、低照度の被写体の撮像では、画像処理部７０は、画像データ１を最終的な画像データとする。
【００７９】
一方、視認用途では、色再現性が重要であるため、画像データにおける各画素１０の画素値は、ＮＩＲ帯域の成分を除く、Ｒ、Ｇ、Ｂの各帯域の成分のみを示すものであることが望まれる。そこで、画像処理部７０は、画像データ１と画像データ２とを用いて、ＮＩＲ成分を除いたＲ、Ｇ、Ｂの各帯域の成分のみを示す画像データを合成する。この合成の方法には、各種の態様があり得るが、簡単なものとしては次のものが考えられる。
【００８０】
例えばＢ色のカラーフィルタ１０６を有する画素１０の場合、Ｂ色の帯域の単位時間当たりの受光量をＢ、ＮＩＲ帯域の単位時間当たりの受光量をＮＩＲとした場合、第１サブフィールドＳＦ１での露光結果である画素値ＤＰ１は、例えば次のように表すことができる。
ＤＰ１＝（Ｂ＋ＮＩＲ）・ｋ・ｔ１                        ……（４）
ここで、ｋは比例定数である。
【００８１】
一方、第２サブフィールドＳＦ２での露光結果である画素値ＤＰ２は、次のように表すことができる。
ＤＰ２＝（Ｂ＋ＮＩＲ）・ｋ・ｔ２＋Ｂ・ｋ・ｔ３          ……（５）
上記式（４）をＢ＋ＮＩＲについて解くと次のようになる。
Ｂ＋ＮＩＲ＝ＤＰ１／（ｋ・ｔ１）                        ……（６）
【００８２】
この式（６）を式（５）に適用することにより次式が得られる。
ＤＰ２＝ＤＰ１・（ｔ２／ｔ１）＋Ｂ・ｋ・ｔ３            ……（７）
上記式（７）をＢについて解くと次のようになる。
Ｂ＝｛ＤＰ２−ＤＰ１・（ｔ２／ｔ１）｝／（ｋ・ｔ３）      ……（８）
そこで、画像処理部７０は、上記式（８）に従い、画像データ１の画素値ＤＰ１と画像データ２の画素値ＤＰ２とからＢ色の帯域の単位時間当たりの受光量Ｂを算出し、Ｂ色成分のみを示す画素値を得るのである。他のＲ、Ｇの各色についても同様である。
【００８３】
＜Ｄ：本実施形態の効果＞
以上のように、本実施形態によれば、長波帯域、具体的にはＮＩＲ帯域の受光感度を電気的に制御により切り換えることができる。従って、簡単な構成により、安全およびセキュリティが要求される車両での監視用途、あるいは色再現性が要求される視認用途等、用途に適した画像データを得ることができる。また、本実施形態によれば、画素１０のＰＤ１０１へのリークを減らすことができるため、特に低照度での撮像における画像の品質を高めることができる。
【００８４】
＜Ｅ：他の実施形態＞
以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
【００８５】
（１）画素１０を図１５（ａ）および（ｂ）に示す構成としてもよい。上述した図７に示す画素では、ｐ３層はｐ２層の側方の他にｐ２層の底面の下にも設けられていたが、図１５（ａ）および（ｂ）に示す画素では、ｐ２層の底面の下のｐ３層は削除されている。また、図１５（ａ）および（ｂ）に示す画素では、ｐ３層はｐ２層よりも不純物濃度が濃くなっており、ｐ２層を接地電位に固定する役割を任っている。ｎ２層側からｎ１層側に延びる空乏層の圧さは、ｐ２層の不純物濃度に依存する。図１５（ａ）および（ｂ）において、破線Ｈは、ｎ２層側からｎ１層側に延びた空乏層Ｄ２とｎ１層側からｎ２層側に延びた空乏層Ｄ１の接続部を示すものであり、図１５（ａ）はｎ２層に対して制御電圧Ｖｂｓとして０Ｖを与えた場合を、図１５（ｂ）は電源電圧ＶＤＤを与えた場合を各々示している。この態様においても、上記実施形態と同様、制御電圧Ｖｂｓを変化させることにより、光電効果によって発生した電子の収集範囲である空乏層Ｄ１の深さを制御することができる。
【００８６】
（２）画素１０を図１６（ａ）および（ｂ）に示す構成としてもよい。この例では、ｎ２層は基板裏面側から所定距離だけ上に離れた位置にあり、画素１０の形成領域の下方に位置する領域が開口している。ＰＤ１０１やトランジスタ１０２、１０３等の背景となっているｐ２層はこの開口部を介して基板の裏面のｐ２層と繋がっている。ｎ２層は画素１０の形成領域の側方を通って基板表面まで延びている。制御電圧Ｖｂｓは、基板表面から露出したｎ２層に与えられる。ｐ３層は、画素１０の形成領域の側方のｎ２層に沿って、基板表面から所定の深さまで埋め込まれている。前掲図１５（ａ）および（ｂ）の態様と同様、このｐ３層も、ｐ２層を接地電位に固定する役割を担っている。
【００８７】
図１６（ａ）および（ｂ）において、破線Ｈは、ｎ２層側からｎ１層側に延びた空乏層Ｄ２とｎ１層側からｎ２層側に延びた空乏層Ｄ１の接続部を示すものであり、図１６（ａ）はｎ２層に対して制御電圧Ｖｂｓとして０Ｖを与えた場合を、図１６（ｂ）は０Ｖより大きな所定電圧（深さ６μｍ付近にポテンシャル障壁の山頂部を形成できる電圧）を与えた場合を各々示している。
【００８８】
この態様においても、上記実施形態と同様、制御電圧Ｖｂｓを変化させることにより、光電効果によって発生した電子の収集範囲を制御することができる。また、この態様では、制御電圧Ｖｂｓを基板表面から露出したｎ２層に与えるので、制御電圧Ｖｂｓを発生する回路を構成する各トランジスタをトランジスタ１０２等と同時に形成することができる。
【００８９】
（３）極端に低照度の被写体を撮像する場合、被写体からの入射光のＲ、Ｇ、Ｂの帯域の成分のみを画素信号に変換したのでは、画素信号のＳ／Ｎ比が悪く、かつ、階調がなくなり、画素信号の時間的変化（ノイズ）も非常に大きくなって、見難い画像になる。そこで、上記実施形態において極端に低照度の被写体を撮像する場合には、次のような画像処理を画像処理部７０に実行させてもよい。
【００９０】
まず、フレーム毎に、上記実施形態において説明した方法により、ＮＩＲ成分を含まないＲＧＢの画像データと、ＮＩＲ成分を示す近赤外強度データＶＩＲを生成する。次にＲＧＢの画像データに所定の変換行列を乗算し、図１７に示すような画素の色の明度、彩度および色相を各々示す明度データＶＡＹ、彩度データＶＡＳおよび色相データＶＡＨに変換する。なお、ＲＧＢデータの変換先のデータは、ＶＡＹ、ＶＡＳおよびＶＡＨの各データでなくてもよく、ＹＵＶ、ＹＣｂＣｒ、ＹＩＱ、Ｌａｂ、ＸＹＺ等の方式のデータでもよい。
【００９１】
そして、各画素の明度データＶＡＹを閾値ＶＡＹｔｈと比較し、ある画素の明度データＶＡＹが閾値ＶＡＹｔｈよりも低くなった場合には、その明度データＶＡＹをその画素の近赤外強度データＶＩＲに置き換える。また、彩度データＶＡＳおよび色相データＶＡＨの各々については、空間的および時間的近傍での平均化を施す。例えば、ある時刻Ｔにおいて、平面座標ｘおよびｙを有する画素については、例えばｘ座標がｘ−Δｘからｘ＋Δｙ、ｙ座標がｙ−Δｙからｙ＋Δｙの範囲内の各画素の時刻Ｔ−ΔＴから時刻Ｔまでの区間内の彩度データＶＡＳおよび色相データＶＡＨの各々の平均値を平均化後の当該画素の彩度データＶＡＳおよび色相データＶＡＨとすればよい。また、平均化された彩度データＶＡＳを増幅する。その際、彩度が強調され過ぎず、かつ、飽和しないように、Ｓ字カーブを描く増幅特性（入出力伝達特性）に従って彩度データＶＡＳを増幅する。以上の画像処理を画像処理部７０に行わせることにより、極端に低照度の環境でも、視認用として見やすい画像が得られる。
【００９２】
（４）上記実施形態では、この発明をカラー撮像を行う固体撮像装置に適用したが、この発明はモノクロ撮像を行う固体撮像装置に適用してもよい。
【００９３】
（５）上記実施形態では、この発明による固体撮像装置の一例としてＣＭＯＳ固体撮像装置を示したが、この発明はＣＣＤ固体撮像装置等の他の固体撮像装置にも適用可能である。
【符号の説明】
【００９４】
１０……画素、１０Ａ……撮像部、２０……カラムＣＤＳ部、３０……カラムＡＤＣ部、４０……水平走査回路、５０……タイミングジェネレータ、６０……垂直走査回路、７０……画像処理部、８０……Ｕ／Ｉ部、９０……制御部、１１……列信号線、１０１……ＰＤ、１０２……転送トランジスタ、１０３……リセットトランジスタ、１０４……増幅トランジスタ、１０５……行選択トランジスタ、１０２ｄ……ＦＤ、５１……収集範囲制御手段、２００……ｐ型Ｓｉ基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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