(57)【要約】【課題】オペアンプの入力キャパシターと帰還キャパシターの比を大きくすることなく、カットオフ周波数が低いスイッチトキャパシター回路を用いた積分回路等を提供する。【解決手段】ＳＣ積分回路５０は、オペアンプＯＰＡと、オペアンプＯＰＡの帰還経路に設けられる帰還キャパシターＣ３と、信号入力ノードＰ１とオペアンプＯＰＡの入力ノードとの間に設けられる入力キャパシター回路１００とを含む。入力キャパシター回路１００は、信号入力ノードと第１ノードとの間に設けられる第１のスイッチと、第１ノードと基準電位との間に設けられる第２のスイッチと、第１ノードと第２ノードとの間の容量値を変更可能に構成された第１のキャパシター部と、信号入力ノードと第３ノードとの間に設けられる第３のスイッチと、第３ノードと基準電位との間に設けられる第４のスイッチと、第３ノードと第４ノードとの間に設けられる第２のキャパシターとを含む。【選択図】  図１
2010177734.tif 000002
【特許請求の範囲】
【請求項１】
スイッチトキャパシター回路を用いた積分回路であって、
オペアンプと、
前記オペアンプの帰還経路に設けられる帰還キャパシターと、
信号入力ノードと前記オペアンプの入力ノードとの間に設けられる入力キャパシター回
路とを含み、
前記入力キャパシター回路は、
前記信号入力ノードと第１ノードとの間に設けられる第１のスイッチと、
前記第１ノードと基準電位との間に設けられる第２のスイッチと、
前記第１ノードと第２ノードとの間に設けられる第１のキャパシターと、
前記信号入力ノードと第３ノードとの間に設けられる第３のスイッチと、
前記第３ノードと前記基準電位との間に設けられる第４のスイッチと、
前記第３ノードと第４ノードとの間に設けられる第２のキャパシターと、
前記第１ノードと前記第４ノードとの間に設けられる第３のキャパシターと、
前記第２ノードと前記第４ノードとの間に設けられる第５のスイッチと、
前記第４ノードと前記基準電位との間に設けられる第６のスイッチと、
前記第２ノードと前記オペアンプの入力ノードとの間に設けられる第７のスイッチとを
含むことを特徴とするスイッチトキャパシター回路を用いた積分回路。
【請求項２】
請求項１において、
前記第２のスイッチ、前記第３のスイッチ、前記第６のスイッチ及び前記第７のスイッ
チ回路の各々は、第１のクロックによってスイッチ制御され、
前記第１のスイッチ、前記第４のスイッチ及び前記第５のスイッチの各々は、前記第１
のクロックとは逆相の第２のクロックによってスイッチ制御されることを特徴とするスイ
ッチトキャパシター回路を用いた積分回路。
【請求項３】
請求項１又は２において、
前記第１のキャパシター及び前記第２のキャパシターの面積は同一に設定されることを
特徴とするスイッチトキャパシター回路を用いた積分回路。
【請求項４】
請求項１又は２において、
前記第１のキャパシター及び前記第２のキャパシターの形状及び面積は同一に設定され
、かつ、前記第１のキャパシター及び前記第２のキャパシターは共通の製造工程により製
造されることを特徴とするスイッチトキャパシター回路を用いた積分回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１のキャパシター、前記第２のキャパシター、前記第３のキャパシター、及び前
記帰還キャパシターの各々は、基板に近い位置に設けられる第１の電極と、前記基板から
遠い位置に設けられる第２の電極とを有し、
前記第２のキャパシター及び前記第３のキャパシターの各々の前記第２の電極同士が共
通に接続され、
前記第１のキャパシター及び前記第３のキャパシターの各々の前記第１の電極同士が共
通に接続され、
前記帰還キャパシターの前記第２の電極が、前記オペアンプの前記入力ノードに接続さ
れることを特徴とするスイッチトキャパシター回路を用いた積分回路。
【請求項６】
スイッチトキャパシター回路を用いた積分回路であって、
オペアンプと、
前記オペアンプの帰還経路に設けられる帰還キャパシターと、
信号入力ノードと前記オペアンプの入力ノードとの間に設けられる入力キャパシター回
路とを含み、
前記入力キャパシター回路は、
前記信号入力ノードと第１ノードとの間に設けられる第１のスイッチと、
前記第１ノードと基準電位との間に設けられる第２のスイッチと、
前記第１ノードと第２ノードとの間の容量値を変更可能に構成された第１のキャパシタ
ー部と、
前記信号入力ノードと第３ノードとの間に設けられる第３のスイッチと、
前記第３ノードと前記基準電位との間に設けられる第４のスイッチと、
前記第３ノードと第４ノードとの間に設けられる第２のキャパシターと、
前記第２ノードと前記第４ノードとの間に設けられる第５のスイッチと、
前記第４ノードと前記基準電位との間に設けられる第６のスイッチと、
前記第２ノードと前記オペアンプの入力ノードとの間に設けられる第７のスイッチとを
含むことを特徴とするスイッチトキャパシター回路を用いた積分回路。
【請求項７】
請求項６において、
前記第１〜第７のスイッチのスイッチ動作により、前記第２のキャパシターに電荷を蓄
積し、該第２のキャパシターに蓄積された電荷を前記第１のキャパシター部に転送した後
、該第１のキャパシター部に蓄積された電荷を前記帰還キャパシターに転送することを特
徴とするスイッチトキャパシター回路を用いた積分回路。
【請求項８】
請求項６又は７において、
前記第２のキャパシターに蓄積された電荷を前記第１のキャパシター部に転送する期間
と、前記第１のキャパシター部に蓄積された電荷を前記帰還キャパシターに転送する期間
とで、前記第１のキャパシター部の容量値を異ならせることを特徴とするキャパシター回
路を用いた積分回路。
【請求項９】
請求項６乃至８のいずれかにおいて、
前記第２のスイッチ、前記第３のスイッチ、前記第６のスイッチ及び前記第７のスイッ
チ回路の各々は、第１のクロックによってスイッチ制御され、
前記第１のスイッチ、前記第４のスイッチ及び前記第５のスイッチの各々は、前記第１
のクロックとは逆相の第２のクロックによってスイッチ制御されることを特徴とするスイ
ッチトキャパシター回路を用いた積分回路。
【請求項１０】
請求項９において、
前記第２のスイッチ、前記第３のスイッチ、前記第６のスイッチ及び前記第７のスイッ
チ回路の各々が、前記第１のクロックによりオンとなる期間と、前記第１のスイッチ、前
記第４のスイッチ及び前記第５のスイッチの各々が、前記第２のクロックによりオンとな
る期間とで、前記第１のキャパシター部の容量値を異ならせることを特徴とするスイッチ
トキャパシター回路を用いた積分回路。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記第１〜第７のスイッチの各々のサイズは、同一に設定されることを特徴とするスイ
ッチトキャパシター回路を用いた積分回路。
【請求項１２】
請求項１乃至１１のいずれか記載のスイッチトキャパシター回路を用いた積分回路を用
いて構成されることを特徴とするローパスフィルター。
【請求項１３】
請求項１乃至１１のいずれか記載のスイッチトキャパシター回路を用いた積分回路を搭
載することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシター回路を用いた積分回路、ローパスフィルター及び電
子機器等に関する。
【背景技術】
【０００２】
スイッチトキャパシター（Switched Capacitor：ＳＣ）回路については、例えば、特許
文献１に記載されている。また、素子値の広がりを抑えた２次のスイッチトキャパシター
フィルター（Switched Capacitor Filter：ＳＣＦ）については、非特許文献１に記載さ
れている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−０６１７９３号公報
【非特許文献】
【０００４】
【非特許文献１】電子情報通信学会技術研究報告ＣＡＳ８９−１６３／／ＣＳ８９−１２３／／ＤＳＰ８９−６２『素子値の広がりを抑えた２次ＳＣＦ』石川、安斎、藤井
【発明の概要】
【発明が解決しようとする課題】
【０００５】
入力抵抗（Ｒ）ならびに容量（Ｃ）の時定数を利用したＲＣ積分回路（ローパスフィル
ター：ＬＰＦ）のカットオフ周波数ｆｃは、ｆｃ＝（１／（２π・Ｃｉ・Ｒ））のように
表わされる。Ｃｉは、オペアンプの帰還ループに設けられる帰還キャパシター（積分容量
）である。ここで、カットオフ周波数を極めて低周波数（例えば、１Ｈｚ程度）とする場
合を想定すると、帰還キャパシターＣｉの容量値が大きくなり、回路の占有面積が飛躍的
に増大する。よって、入力抵抗Ｒの抵抗値を大きくすることが望まれる。
【０００６】
入力抵抗Ｒをスイッチトキャパシター回路で構成したとき、その入力抵抗Ｒの抵抗値は
、Ｒ＝１／（ｆｓ・Ｃｓ）（ｆｓ：サンプリングクロック周波数、Ｃｓ：スイッチトキャ
パシターの容量）のように表わされる。ここで、サンプリングクロック周波数ｆｓを低く
すれば、スイッチトキャパシター回路で構成された入力抵抗Ｒの等価抵抗を高抵抗化する
ことができる。
【０００７】
しかし、実際は、サンプリングクロックが漏れ込むため、これを除去するために、ＳＣ
回路の前後にプリフィルターならびにポストフィルターを設けるのが通常である。サンプ
リングクロック周波数ｆｓを低くすれば、今度は、サンプリングクロックの漏れ成分を除
去するために、プリフィルターやポストフィルターの帯域を狭める若しくは次数を上げる
必要がある。そうすると、上式から、結局、帰還キャパシターＣｉを増大させる必要があ
り、プリフィルターやポストフィルターの占有面積が増大する。よって、スイッチトキャ
パシター回路と、プリフィルターならびにポストフィルターを含めた全体の回路の占有面
積を削減することはできない。
【０００８】
従って、スイッチトキャパシター回路を用いて高抵抗Ｒを実現しようとすると、スイッ
チトキャパシター回路の容量Ｃｓの容量値を小さくしなければならないが、容量Ｃｓの容
量値を小さくしていけば、充放電の電流量が減少し、ノイズの影響を直接に受けるように
なってしまうため、限界がある。
【０００９】
つまり、スイッチキャパシターを用いた積分回路（ＳＣ積分回路）において、カットオ
フ周波数ｆｃを極めて低周波数とするとき、スイッチトキャパシターＣｓの容量値と帰還
キャパシターＣｉの容量値との比（Ｃｓ／Ｃｉ）を極端に小さくする必要がある。しかし
、帰還キャパシターＣｉのサイズを増大させれば、回路の占有面積は飛躍的に増大する。
逆に、帰還キャパシターＣｉのサイズを小さくする場合、ＩＣにおける回路の最小寸法が
決まっているため、サイズの縮小には限界がある。
【００１０】
上述の非特許文献１には、スイッチトキャパシター回路の面積の広がりを抑制できる旨
が記載されているが、面積削減の効果は平方根程度であると記載されており、面積の広が
り抑制には限界がある。
【００１１】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態
様によれば、オペアンプの入力キャパシターとオペアンプの帰還キャパシターの比を大き
くすることなく、カットオフ周波数が極めて低いスイッチトキャパシター回路を用いた積
分回路、これを含むローパスフィルター及び電子機器等を提供できる。
【課題を解決するための手段】
【００１２】
（１）本発明の一態様は、スイッチトキャパシター回路を用いた積分回路であって、オ
ペアンプと、前記オペアンプの帰還経路に設けられる帰還キャパシターと、信号入力ノー
ドと前記オペアンプの入力ノードとの間に設けられる入力キャパシター回路とを含み、前
記入力キャパシター回路は、前記信号入力ノードと第１ノードとの間に設けられる第１の
スイッチと、前記第１ノードと基準電位との間に設けられる第２のスイッチと、前記第１
ノードと第２ノードとの間に設けられる第１のキャパシターと、前記信号入力ノードと第
３ノードとの間に設けられる第３のスイッチと、前記第３ノードと前記基準電位との間に
設けられる第４のスイッチと、前記第３ノードと第４ノードとの間に設けられる第２のキ
ャパシターと、前記第１ノードと前記第４ノードとの間に設けられる第３のキャパシター
と、前記第２ノードと前記第４ノードとの間に設けられる第５のスイッチと、前記第４ノ
ードと前記基準電位との間に設けられる第６のスイッチと、前記第２ノードと前記オペア
ンプの入力ノードとの間に設けられる第７のスイッチとを含む。
【００１３】
本態様においては、スイッチトキャパシター（ＳＣ）回路を用いて構成される積分回路
（ＳＣ積分回路）を構成するオペアンプの入力部において、複数のキャパシターと複数の
スイッチとを組み合わせたＳＣ回路が設けられる。このＳＣ回路では、信号入力ノードと
オペアンプの入力ノードとの間に、第１のキャパシターが挿入される信号経路と、第２の
キャパシターが挿入される信号経路とが形成される。このとき、第３のキャパシターは、
第５のスイッチの動作に応じて、第１のキャパシターと並列に接続されるように設けられ
たり、第１のキャパシターと切り離されるように設けられたりする。
【００１４】
このような構成により、まず、２つの信号伝送路を有することを利用して、寄生容量の
影響を補償することができる。つまり、寄生容量の影響を最小限に抑えることができる。
また、回路の特性が、容量素子係数（つまり入力キャパシターと帰還キャパシターの比）
のみで完結しており、そのＳＣ積分回路自体は、他の回路素子と関係がなく独立しており
、よって、例えば高次のフィルターを形成する場合でも、回路設計が容易であるという利
点もある。
【００１５】
更に、このような構成を採用することで、非特許文献１に開示されているＳＣ積分回路
の基本回路における２つの入力キャパシターをＴ型構成のキャパシター回路に置き換えた
回路と同等の伝達関数が得られる。非特許文献１に開示されているＳＣ積分回路の基本回
路における２つの入力キャパシターをＴ型構成のキャパシター回路に置き換えた回路では
、極端に小さなサイズのキャパシターを用いることなく、見かけ上、より小さな容量を高
精度に実現することができる。そのため、本態様のＳＣ積分回路によれば、カットオフ周
波数が極めて低いスイッチトキャパシター積分回路を、オペアンプの入力キャパシターと
オペアンプの帰還キャパシターの比（素子係数）を大きくすることなく、高精度に実現す
ることができる。
【００１６】
しかも、Ｔ型構成のキャパシター回路を採用する場合に比べて、キャパシターの素子数
を低減できるため、Ｔ型構成のキャパシター回路を採用する場合と同じ効果を有するＳＣ
積分回路の回路規模をより小さくできるようになる。
【００１７】
（２）本発明の他の態様では、前記第２のスイッチ、前記第３のスイッチ、前記第６の
スイッチ及び前記第７のスイッチ回路の各々は、第１のクロックによってスイッチ制御さ
れ、前記第１のスイッチ、前記第４のスイッチ及び前記第５のスイッチの各々は、前記第
１のクロックとは逆相の第２のクロックによってスイッチ制御される。
【００１８】
本態様によれば、第１〜第７のスイッチの各々を、互いに逆相の第１のクロック及び第
２のクロックのいずれかで動作させるようにしたので、簡素なクロック制御により、上記
の効果が得られるＳＣ積分回路を提供できるようになる。
【００１９】
（３）本発明の他の態様では、前記第１のキャパシター及び前記第２のキャパシターの
面積は同一に設定される。
【００２０】
本態様においては、第１のキャパシター及び第２のキャパシターのサイズ（面積）が同
じであるため、各キャパシターの電荷の移動量が同じとなり、オペアンプの帰還経路に設
けられる帰還キャパシターの容量値と合わせて、ＳＣ積分回路の特性を規定する各回路素
子の設計値を容易に特定できるようになる。また、各キャパシターの寄生容量の影響の補
償も行い易くなり、寄生容量の影響を最小限に抑制する回路構成とすることができる。
【００２１】
（４）本発明の他の態様では、前記第１のキャパシター及び前記第２のキャパシターの
形状及び面積は同一に設定され、かつ、前記第１のキャパシター及び前記第２のキャパシ
ターは共通の製造工程により製造される。
【００２２】
本態様によれば、キャパシターの面積（占有面積）のみならず、形状（例えば、電極の
形状、電極に接続される配線の形状等）を同一化し、かつ、製造工程（製造プロセス）も
共通化することによって、第１のキャパシター及び第２のキャパシターの比精度を、より
高精度に制御することが可能である。よって、より高精度な回路設計が可能となる。
【００２３】
（５）本発明の他の態様では、前記第１のキャパシター、前記第２のキャパシター、前
記第３のキャパシター、及び前記帰還キャパシターの各々は、基板に近い位置に設けられ
る第１の電極と、前記基板から遠い位置に設けられる第２の電極とを有し、前記第２のキ
ャパシター及び前記第３のキャパシターの各々の前記第２の電極同士が共通に接続され、
前記第１のキャパシター及び前記第３のキャパシターの各々の前記第１の電極同士が共通
に接続され、前記帰還キャパシターの前記第２の電極が、前記オペアンプの前記入力ノー
ドに接続される。
【００２４】
本態様においては、第２の電極は、第１の電極に比べて、基板（例えば半導体基板）か
らの距離が遠い位置にある。よって、基板や、基板上に形成される絶縁膜等に起因する寄
生容量の影響を受けにくい。従って、本態様によれば、オペアンプの入力ノードである第
５ノードに接続される可能性がある各キャパシターの寄生容量が小さくなり、これらの寄
生容量の影響を最小限に抑えて、オペアンプの入力ノードの電位を高精度に制御できるよ
うになる。また、第１の電極には、低インピーダンスのノード（例えば、オペアンプの出
力ノード、信号入力ノード等）が接続されるため、第１の電極に接続される可能性がある
キャパシターの寄生容量は、回路特性に影響を与えず、無視することができるようになる
。
【００２５】
（６）本発明の他の態様では、スイッチトキャパシター回路を用いた積分回路であって
、オペアンプと、前記オペアンプの帰還経路に設けられる帰還キャパシターと、信号入力
ノードと前記オペアンプの入力ノードとの間に設けられる入力キャパシター回路とを含み
、前記入力キャパシター回路は、前記信号入力ノードと第１ノードとの間に設けられる第
１のスイッチと、前記第１ノードと基準電位との間に設けられる第２のスイッチと、前記
第１ノードと第２ノードとの間の容量値を変更可能に構成された第１のキャパシター部と
、前記信号入力ノードと第３ノードとの間に設けられる第３のスイッチと、前記第３ノー
ドと前記基準電位との間に設けられる第４のスイッチと、前記第３ノードと第４ノードと
の間に設けられる第２のキャパシターと、前記第２ノードと前記第４ノードとの間に設け
られる第５のスイッチと、前記第４ノードと前記基準電位との間に設けられる第６のスイ
ッチと、前記第２ノードと前記オペアンプの入力ノードとの間に設けられる第７のスイッ
チとを含む。
【００２６】
本態様においては、スイッチトキャパシター（ＳＣ）回路を用いて構成される積分回路
（ＳＣ積分回路）を構成するオペアンプの入力部において、複数のキャパシターと複数の
スイッチとを組み合わせたＳＣ回路が設けられる。このＳＣ回路では、信号入力ノードと
オペアンプの入力ノードとの間に、第１のキャパシター部が挿入される信号経路と、第２
のキャパシターが挿入される信号経路とが形成される。このとき、第１のキャパシター部
は、その容量値が可変となるように構成されている。
【００２７】
このような構成により、まず、２つの信号伝送路を有することを利用して、寄生容量の
影響を補償することができる。つまり、寄生容量の影響を最小限に抑えることができる。
また、回路の特性が、容量素子係数（つまり入力キャパシターと帰還キャパシターの比）
のみで完結しており、そのＳＣ積分回路自体は、他の回路素子と関係がなく独立しており
、よって、例えば高次のフィルターを形成する場合でも、回路設計が容易であるという利
点もある。
【００２８】
更に、このような構成を採用することで、非特許文献１に開示されているＳＣ積分回路
の基本回路における２つの入力キャパシターをＴ型構成のキャパシター回路に置き換えた
回路と同等の伝達関数が得られる。非特許文献１に開示されているＳＣ積分回路の基本回
路における２つの入力キャパシターをＴ型構成のキャパシター回路に置き換えた回路では
、極端に小さなサイズのキャパシターを用いることなく、見かけ上、より小さな容量を高
精度に実現することができる。そのため、本態様のＳＣ積分回路によれば、カットオフ周
波数が極めて低いスイッチトキャパシター積分回路を、オペアンプの入力キャパシターと
オペアンプの帰還キャパシターの比（素子係数）を大きくすることなく、高精度に実現す
ることができる。
【００２９】
しかも、Ｔ型構成のキャパシター回路を採用する場合に比べて、キャパシターの素子数
を低減できるため、Ｔ型構成のキャパシター回路を採用する場合と同じ効果を有するＳＣ
積分回路の回路規模をより小さくできるようになる。
【００３０】
（７）本発明の他の態様では、前記第１〜第７のスイッチのスイッチ動作により、前記
第２のキャパシターに電荷を蓄積し、該第２のキャパシターに蓄積された電荷を前記第１
のキャパシター部に転送した後、該第１のキャパシター部に蓄積された電荷を前記帰還キ
ャパシターに転送する。
【００３１】
本態様によれば、前記第１〜第７のスイッチのスイッチ動作による上記の電荷の蓄積、
転送等によって、上記の積分回路を構成するオペアンプに流入する電荷量を減少させるこ
とができ、入力キャパシター回路の容量を小さく見せることができるようになる。
【００３２】
（８）本発明の他の態様では、前記第２のキャパシターに蓄積された電荷を前記第１の
キャパシター部に転送する期間と、前記第１のキャパシター部に蓄積された電荷を前記帰
還キャパシターに転送する期間とで、前記第１のキャパシター部の容量値を異ならせる。
【００３３】
本態様によれば、第２のキャパシターに蓄積された電荷を第１のキャパシター部に転送
する期間と、第１のキャパシター部に蓄積された電荷を帰還キャパシターに転送する期間
とで、第１のキャパシター部の容量値を異ならせるようにしたので、非特許文献１に開示
されているＳＣ積分回路の基本回路における２つの入力キャパシターをＴ型構成のキャパ
シター回路に置き換えた回路と同等の伝達関数が得られる。非特許文献１に開示されてい
るＳＣ積分回路の基本回路における２つの入力キャパシターをＴ型構成のキャパシター回
路に置き換えた回路では、極端に小さなサイズのキャパシターを用いることなく、見かけ
上、より小さな容量を高精度に実現することができる。そのため、本態様のＳＣ積分回路
によれば、カットオフ周波数が極めて低いスイッチトキャパシター積分回路を、オペアン
プの入力キャパシターとオペアンプの帰還キャパシターの比（素子係数）を大きくするこ
となく、高精度に実現することができる。
【００３４】
（９）本発明の他の態様では、前記第２のスイッチ、前記第３のスイッチ、前記第６の
スイッチ及び前記第７のスイッチ回路の各々は、第１のクロックによってスイッチ制御さ
れ、前記第１のスイッチ、前記第４のスイッチ及び前記第５のスイッチの各々は、前記第
１のクロックとは逆相の第２のクロックによってスイッチ制御される。
【００３５】
本態様によれば、第１〜第７のスイッチの各々を、互いに逆相の第１のクロック及び第
２のクロックのいずれかで動作させるようにしたので、簡素なクロック制御により、上記
の効果が得られるＳＣ積分回路を提供できるようになる。
【００３６】
（１０）本発明の他の態様では、前記第２のスイッチ、前記第３のスイッチ、前記第６
のスイッチ及び前記第７のスイッチ回路の各々が、前記第１のクロックによりオンとなる
期間と、前記第１のスイッチ、前記第４のスイッチ及び前記第５のスイッチの各々が、前
記第２のクロックによりオンとなる期間とで、前記第１のキャパシター部の容量値を異な
らせる。
【００３７】
本態様によれば、簡素なクロック制御により、第２のキャパシターに蓄積された電荷を
第１のキャパシター部に転送する期間においてＴ字形に結線されるようにして、２つの入
力キャパシターにＴ型構成のキャパシター回路を用いることなく回路規模を削減して、単
に、非特許文献１に開示されてＳＣ積分回路の基本回路の２つの入力キャパシターにＴ型
構成のキャパシター回路を用いた回路と同等の特性を得ることができるようになる。
【００３８】
（１１）本発明の他の態様では、前記第１〜第７のスイッチの各々のサイズは、同一に
設定される。
【００３９】
本態様によれば、各スイッチに接続される寄生容量の容量値を揃えることができる。従
って、例えば、各スイッチの特性が同じものとして扱って回路の伝達関数を導くことがで
きる。よって、寄生容量の影響を無視できるほど小さくする回路構成を実現し易くなる。
【００４０】
（１２）本発明の他の態様では、ローパスフィルターが、上記のいずれか記載のスイッ
チトキャパシター回路を用いた積分回路を用いて構成される。
【００４１】
本態様では、例えば、低いカットオフ周波数をもつローパスフィルターにおける、回路
面積を大幅に低減することができる。また、寄生容量の影響を受けにくい、高精度のロー
パスフィルターが実現される。
【００４２】
（１３）本発明の他の態様では、電子機器が、上記のいずれか記載のスイッチトキャパ
シター回路を用いた積分回路を搭載する。
【００４３】
本態様によれば、回路面積が大幅に低減され、高精度に素子係数が制御された小型で高
性能な電子機器を提供できるようになる。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る実施形態におけるＳＣ積分回路の構成例の回路図。
【図２】Ｔ型構成のキャパシター回路の構成例の回路図。
【図３】図１のＳＣ積分回路を構成する上での好ましい条件の一例を説明するための図。
【図４】図４（Ａ）、図４（Ｂ）は、キャパシターの構造上、大きな寄生容量の第１の電極と小さな寄生容量の第２の電極が存在することを説明するための図。
【図５】図１の入力キャパシター回路におけるキャパシターの好ましい結線の例を説明するための図。
【図６】ＳＣ積分回路の基本回路の構成例の回路図。
【図７】図７（Ａ）、図７（Ｂ）は、各クロックがアクティブレベル（オンレベル）であるときのＳＣ回路の状態を示す図。
【図８】図８（Ａ）、図８（Ｂ）は第１フェーズスイッチ「１」がオンのときの第１のキャパシターの容量値と、第２のフェーズスイッチ「２」がオンのときの第１のキャパシターの容量値とを異ならせる場合の回路の構成例を示す図。
【図９】図６のＳＣ積分回路の基本回路において図２に示すＴ型構成のキャパシター回路が採用された回路の構成例を示す図。
【図１０】本実施形態におけるＳＣ積分回路を用いて構成された２次ローパスフィルターの構成例を示す図。
【図１１】本実施形態におけるＳＣ積分回路により構成されるローパフフィルターを搭載する電子機器の構成例のブロック図。
【発明を実施するための形態】
【００４５】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する実
施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、以
下の実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限ら
ない。
【００４６】
１．  スイッチトキャパシター回路を用いた積分回路の構成
図１に、本発明に係る実施形態におけるスイッチトキャパシター（ＳＣ）回路を用いた
積分回路（以下、ＳＣ積分回路）の構成例の回路図を示す。なお、この回路構成は一例で
あり、例えば、回路の細部の構成が変形される場合もあり得る。
【００４７】
また、図１では、複数のスイッチの各々の位置及び複数のキャパシターの各々の位置を
正確に特定できるようにするために、説明の便宜上、信号伝送路上において第１ノードＮ
１〜第５ノードＮ５を設定している。
【００４８】
更に、図１のＳＣ積分回路５０では、複数のスイッチが設けられるが、各スイッチには
、「１」と表記されるスイッチと、「２」と表記されるスイッチの２種類がある。「１」
と表記されるスイッチは、第１のクロックＣＬＫ１で動作するスイッチ（第１フェーズス
イッチ）である。「２」と表記されるスイッチは、第２のクロックＣＬＫ２で動作するス
イッチ（第２フェーズスイッチ）である。
【００４９】
このＳＣ積分回路５０は、オペアンプＯＰＡと、帰還キャパシターＣ３と、入力キャパ
シター回路（広義にはＳＣ回路）１００と、入力信号Ｖｉｎが入力される信号入力ノード
Ｐ１と、出力電圧信号Ｖｏｕｔを出力する信号出力ノードＰ２とを有する。
【００５０】
入力キャパシター回路１００には、第１の信号伝送路（経路ａ）と、第２の信号伝送路
（経路ｂ）が設けられる。第１の信号伝送路（経路ａ）と第２の信号伝送路（経路ｂ）は
、第２のノードＮ２により結線される。そして、第２のノードＮ２とオペアンプＯＰＡの
反転入力端子（オペアンプの入力ノード）との間の信号伝送路が第３の信号伝送路（経路
ｃ）となる。
【００５１】
なお、図１では、スイッチの参照符号として、例えば、「Ｓａ１（１）」というような
参照符号が用いられる。「Ｓａ１（１）」の「ａ」は、経路ａに設けられることを表し、
末尾の「（１）」は第１フェーズスイッチであることを表し、「１」は、経路ａに設けら
れる第１フェーズスイッチのうち第１番目のスイッチであることを表す。他のスイッチに
ついての表記も同様である。
【００５２】
入力キャパシター回路１００に含まれるスイッチトキャパシター回路（ＳＣ回路）は、
第１のスイッチＳＷ１と、第１のキャパシターＣ１（１）と、第２のスイッチＳＷ２と、
第２のキャパシターＣ２（２）と、第３のスイッチＳＷ３と、第４のスイッチＳＷ４と、
第５のスイッチＳＷ５と、第６のスイッチＳＷ６と、第７のスイッチＳＷ７とを有する。
【００５３】
第１のスイッチＳＷ１、第２のスイッチＳＷ２及び第１のキャパシターＣ１（１）は、
第１の信号伝送路（経路ａ）に設けられるスイッチトキャパシター（ＳＣ）回路を構成す
る。第３のスイッチＳＷ３、第４のスイッチＳＷ４及び第２のキャパシターＣ２（２）は
、第２の信号伝送路（経路ｂ）に設けられるスイッチトキャパシター（ＳＣ）回路を構成
する。第５のスイッチＳＷ５及び第６のスイッチＳＷ６は、第４ノードＮ４と第２ノード
Ｎ２との接続／非接続、ならびに第４のノードと基準電位（例えばアナログ接地電位、Ａ
ＧＮＤ）との接続／非接続を制御する。第７のスイッチＳＷ７は、第２ノードＮ２と第５
ノード（オペアンプの入力ノード：反転入力端子）Ｎ５との接続／非接続を制御する。
【００５４】
より具体的には、ＳＣ積分回路５０の入力キャパシター回路１００は、信号入力ノード
Ｐ１と第１ノードＮ１との間に設けられる第１のスイッチＳＷ１（Ｓａ１（２））と、第
１ノードＮ１と基準電位（ＡＧＮＤ）との間に設けられる第２のスイッチＳＷ２（Ｓａ１
（１））と、第１ノードＮ１と第２ノードＮ２との間に設けられる第１のキャパシターＣ
１と、信号入力ノードＰ１と第３ノードＮ３との間に設けられる第３のスイッチＳＷ３（
Ｓｂ１（１））と、第３ノードＮ３と基準電位（ＡＧＮＤ）との間に設けられる第４のス
イッチＳＷ４（Ｓｂ１（２））と、第３ノードＮ３と第４ノードＮ４との間に設けられる
第２のキャパシターＣ２と、第１ノードＮ１と第４ノードＮ４との間に設けられる第３の
キャパシターＣａｄと、第２ノードＮ２と第４ノードＮ４との間に設けられる第５のスイ
ッチＳＷ５（Ｓｂ２（２））と、第４ノードＮ４と基準電位（ＡＧＮＤ）との間に設けら
れる第６のスイッチＳＷ６（Ｓｂ２（１））と、第２ノードＮ２とオペアンプＯＰＡの入
力ノードである第５ノードＮ５との間に設けられる第７のスイッチＳＷ７（Ｓｃ１（１）
）とを含む。
【００５５】
このような構成において、ＳＣ積分回路５０では、第１のスイッチＳＷ１〜ＳＷ７のス
イッチ動作を制御する動作クロックとして、第１のクロック（ＣＬＫ１）と第２のクロッ
ク（ＣＬＫ２）とが入力される。第２のクロックＣＬＫ２は、第１のクロックとは逆相の
クロックであり、第１のクロックＣＬＫ１によりスイッチ制御されるスイッチと第２のク
ロックＣＬＫ２によりスイッチ制御されるスイッチとが同時にオンしないように各クロッ
クが変化するようになっている。
【００５６】
図１において、第１のスイッチＳＷ１（Ｓａ１（２））、第４のスイッチＳＷ４（Ｓｂ
１（２））ならびに第５のスイッチＳＷ５（Ｓｂ２（２））の各々は、第２のクロック（
ＣＬＫ２）によってスイッチ制御されてオン／オフ動作する。第２のスイッチＳＷ２（Ｓ
ａ１（１））、第３のスイッチＳＷ３（Ｓｂ１（１））、第６のスイッチＳＷ６（Ｓｂ２
（１））ならびに第７のスイッチＳＷ７（Ｓｃ１（２））の各々は、第１のクロック（Ｃ
ＬＫ１）によってスイッチ制御されてオン／オフ動作する。
【００５７】
２．  スイッチトキャパシター回路を用いた積分回路の原理
従来のスイッチトキャパシター回路（ＳＣ回路）では、例えば、互いに逆相の第１のク
ロック及び第２のクロックを用いる場合、第１クロックのタイミングでキャパシターに電
荷を蓄積し、第２のクロックのタイミングで、キャパシターの蓄積電荷を放電（放出）さ
せ、その放電による電荷移動をオペアンプ及び帰還キャパシターを用いて積分するという
動作が行われる。キャパシターに蓄積される電荷と、キャパシターから放出される電荷は
同じである。
【００５８】
ここで、キャパシターに蓄積される電荷の一部のみを放出させ、残りの電荷は、放出さ
れることなくキャパシターに留まるようにできれば、オペアンプに流入する電荷量が減少
する。すなわち、スイッチトキャパシター回路を通過する電荷量が絞られたことになり、
ＳＣ積分回路の入力部全体で考えると容量を小さく見せることができる。
【００５９】
そこで、例えば、信号伝送路において直列（縦列）に接続される２つのキャパシターと
、それらのキャパシターの共通接続ノード（共通接続点）と基準電位（例えばＡＧＮＤ）
との間に１つのキャパシターを接続することにより、３つのキャパシターをＴ字形に結線
した構成（Ｔ型構成、但しＴ字形に限定されるものではない）を有するキャパシター回路
を採用することを考える。
【００６０】
図２に、Ｔ型構成のキャパシター回路の構成例の回路図を示す。
【００６１】
図２では、Ｔ型構成のキャパシター回路が、入力端子Ｔ１及び出力端子Ｔ２の間の信号
伝送路において直列（縦列）に接続されるキャパシターＣａ、Ｃｂと、キャパシターＣａ
、Ｃｂの共通接続ノードＣＮと基準電位（例えばＡＧＮＤ）との間に接続されたキャパシ
ターＣｃとを有する。
【００６２】
この場合、Ｔ型構成のキャパシター回路では、その入力端子Ｔ１及び出力端子Ｔ２に接
続されるスイッチのオン／オフ動作によって、キャパシターＣａ、Ｃｂ、Ｃｃの共通接続
ノードＣＮの電位は直接には制御することができない。しかしながら、共通接続ノードＣ
Ｎの電位が、例えば、スイッチのオン／オフの状態によらずに変化しないとすれば（この
ようにすることが望ましいが、必ずしもこの点に限定されるものではない）、共通接続ノ
ードＣＮと基準電位（例えばＡＧＮＤ）との間に接続されるキャパシターＣｃに蓄積され
る電荷は、入力端子Ｔ１及び出力端子Ｔ２に接続されるスイッチの各々のオン／オフ動作
に伴うキャパシターの放電に関与しなくなる。つまり、Ｔ型構成のキャパシター回路の各
キャパシターに蓄積された全電荷のうち、各キャパシターの共通接続ノードＣＮと基準電
位（例えばＡＧＮＤ）との間に接続されるキャパシターＣｃに蓄積される電荷（の少なく
とも一部）は、積分器（オペアンプＯＰＡと帰還キャパシターＣ３）に流入せず、保持さ
れつづける。
【００６３】
そして、Ｔ型構成のキャパシター回路に蓄積される全電荷量に対する、保持される電荷
量の割合は、入力端子Ｔ１及び出力端子Ｔ２からキャパシター回路に流入する電荷量が一
定であったとすると、各キャパシターの容量比によって自在に制御することができる。
【００６４】
この原理を用いることによって、極端に小さなサイズのキャパシターを用いることなく
（余裕のあるサイズのキャパシターを用いて）、見かけ上、より小さな容量を高精度に実
現することができる。また、回路の特性（例えば、極端に低いカットオフ周波数のＳＣ積
分回路５０を構成する場合、そのカットオフ周波数）を自在に設計することが可能となる
。
【００６５】
従って、本実施形態のＳＣ積分回路５０では、カットオフ周波数が極めて低いＳＣ積分
回路を、オペアンプＯＰＡの入力キャパシター（入力キャパシター回路１００にて用いら
れるキャパシター）とオペアンプＯＰＡの帰還キャパシターＣ３の比（素子係数）を大き
くすることなく、高精度に実現することができる。
【００６６】
但し、Ｔ型構成に限らず、複数のキャパシターが接続されている分、寄生容量の影響を
受けやすい。よって、より高精度の設計を行うためには、各キャパシターの寄生容量の影
響を十分に考慮する必要がある。つまり、正規の容量に寄生容量が付加されることによっ
て、キャパシターの全電荷の電荷量が変化するため、寄生容量の影響を受けにくくするこ
とが重要となる。例えば、単純なＳＣ積分回路の回路構成（１つのオペアンプの入力キャ
パシター回路に１つのＳＣ回路を設ける回路構成）では、寄生容量の影響を最小限に抑制
する構成を実現する上で限界がある。
【００６７】
そこで、ＳＣ積分回路５０の回路構成として、信号入力ノードＰ１とオペアンプＯＰＡ
の入力ノードである第５ノードＮ５との間に、例えば２本の信号伝送路（経路ａ，経路ｂ
）を設け、各信号伝送路（経路ａ，経路ｂ）にスイッチトキャパシター（ＳＣ）回路を設
けると共に、各信号伝送路間の接続／非接続を第５のスイッチＳＷ５及び第６のスイッチ
ＳＷ６により制御し、また、いずれか一方の信号伝送路（図１では第２ノードＮ２）とオ
ペアンプ（ＯＰＡ）の入力ノードである第５ノードＮ５との接続／非接続を第７のスイッ
チＳＷ７により制御する構成を採用するものとする。
【００６８】
この回路構成によれば、２つの信号伝送路（経路ａ，経路ｂ）を有することを利用して
、寄生容量の影響を補償することができる。つまり、寄生容量の影響を最小限に抑えるこ
とができる。
【００６９】
また、回路の特性が、容量素子係数（つまり、入力キャパシターをＣｓとし、帰還キャ
パシターをＣ３とした場合、各容量の比（Ｃｓ／Ｃ３））のみで完結しており、そのＳＣ
積分回路５０自体は、他の回路素子と関係がなく独立しており、よって、例えば高次のフ
ィルターを形成する場合でも、回路設計が容易であるという利点もある。
【００７０】
例えば、ＳＣバイカッド型２次ローパスフィルターを、本実施形態を適用して構成する
場合、Ａ部分やＧ部分の回路構成を、Ｔ型構成のキャパシターを用いる構成に変更する必
要がある。回路の構成が変更になるということは、全体の回路で考えると、スイッチや容
量が従来回路に追加されていることになる。例えば、ＳＣバイカッド型２次ローパスフィ
ルターでは、例えば、Ｇ部分の回路は、素子Ｄ、素子Ｃ、素子Ｅと接続されているため、
従来なら、設計変更に伴い、素子Ｄ、素子Ｃ、素子Ｅに影響を与えてしまう可能性がある
。つまり、伝達関数が変わってしまう恐れがある。
【００７１】
しかし、本実施形態のＳＣ積分回路５０の場合、従来のＧ部分の係数をＧとし、本実施
形態のＧ部分の係数をＧ’とした場合、Ｇ’＝Ｇ・ｋ（ｋは任意の整数）で決まるため、
従来回路の伝達関数において、係数をＧからＧ’に置き換えれば、本実施形態のＳＣ積分
回路を用いて構成される高次のローパスフィルターの伝達関数が得られる。つまり、ＳＣ
積分回路の特性が、容量素子係数のみで完結していて、独立していることから、回路設計
が容易化される。
【００７２】
そして、このような２本の信号伝送路（広義には少なくとも２本の信号伝送路）をもつ
ＳＣ積分回路５０の入力キャパシター回路１００のＳＣ回路に、Ｔ型構成のキャパシター
を採用することによって、上述のとおり、キャパシターに蓄積される全電荷のうちの一部
を移動させない（保持しつづける）という電荷の移動制御が可能となり、見かけ上、より
小さな容量を高精度に実現することができる。よって、ＳＣ積分回路のカットオフ周波数
を極端に低くする（例えば１Ｈｚ程度）にする場合でも、回路の占有面積を大幅に抑制す
ることができる。
【００７３】
また、２本の信号伝送路（広義には少なくとも２本の信号伝送路）をもつＳＣ積分回路
５０を用いれば、Ｔ型構成のキャパシターを用いた場合でも、寄生容量の影響を最小限に
抑制することができる。
【００７４】
その一方、上記のＴ型構成のキャパシター回路では、キャパシターの素子数が多くなる
。特に、集積回路装置では、面内の容量ばらつきによって、キャパシターの素子数の増加
は、電荷の高精度な移動制御を困難にする。従って、キャパシターの素子数をできるだけ
減らし、かつ、上記のＴ型構成のキャパシター回路を採用したときと同等の特性を実現で
きることが望ましい。
【００７５】
そこで、本実施形態のＳＣ積分回路５０は、第１ノードＮ１と第２ノードＮ２との間の
容量値を変更可能に構成された第１のキャパシター部を有する。そして、第１〜第７のス
イッチＳＷ１〜ＳＷ７のスイッチ動作により、第２のキャパシターＣ２に電荷を蓄積し、
該第２のキャパシターＣ２に蓄積された電荷を第１のキャパシター部に転送した後、該第
１のキャパシター部に蓄積された電荷を帰還キャパシターＣ３に転送している。より具体
的には、第２のスイッチＳＷ２、第３のスイッチＳＷ３、第６のスイッチＳＷ６及び第７
のスイッチ回路ＳＷ７の各々は、第１のクロックＣＬＫ１によってスイッチ制御され、第
１のスイッチＳＷ１、第４のスイッチＳＷ４及び第５のスイッチＳＷ５の各々は、第１の
クロックＣＬＫ１とは逆相の第２のクロックＣＬＫ２によってスイッチ制御される。
【００７６】
このとき、第２のキャパシターＣ２に蓄積された電荷を第１のキャパシター部に転送す
る期間と、第１のキャパシター部に蓄積された電荷を帰還キャパシターＣ３に転送する期
間とで、第１のキャパシター部の容量値を異ならせる。そこで、図１のＳＣ積分回路５０
では、この第１のキャパシター部として、第１ノードＮ１と第４ノードＮ４との間に設け
られた第３のキャパシターＣａｄを備える。すなわち、第１のキャパシター部は、第２の
キャパシターＣ２に蓄積された電荷を第１のキャパシター部に転送する期間においてＴ字
形に結線される複数のキャパシター（図１では、第１のキャパシターＣ１と第３のキャパ
シターＣａｄ）を備えることにより、第２のスイッチＳＷ２と第５のスイッチＳＷ５とに
より、第３のキャパシターＣａｄが第１のキャパシターＣ１と並列接続されたり切り離さ
れたりして、２つの信号伝送路にＴ型構成のキャパシター回路を用いることなく、信号伝
送路（経路ａ）において、各スイッチを動作させるクロックの位相に応じてキャパシター
の構成を変更できるようになる。
【００７７】
このように本実施形態では、クロックの位相に応じて、第１ノードＮ１と第２ノードと
の間の容量値を変更可能な構成を採用することで、見かけ上、より小さな容量を高精度に
実現している。その結果、本実施形態では、入力キャパシター回路１００を構成するキャ
パシターの素子数を削減して、電荷の高精度な移動制御がより容易となり、回路の占有面
積をより一層大幅に抑制することができるようになる。
【００７８】
以上のように、各回路の特徴が効果的に発揮されることにより、より小さな容量を高精
度に実現し、オペアンプの入力キャパシターとオペアンプの帰還キャパシターの比（素子
係数）の広がりを、より効果的に抑制することができる。更に、Ｔ型構成のように基準電
位に常時接続されるキャパシターがなくなるため、基準電位からのノイズを低減し、寄生
容量の影響を最小限に抑制する回路構成を実現することができる。しかも、回路特性が素
子係数で完結していることによって、高次のフィルターを実現する場合でも容易に回路設
計が可能であるという効果も得ることができる。
【００７９】
３．回路を構成する上での好ましい条件
以下、図１のＳＣ積分回路を構成する上での好ましい条件について説明する。
【００８０】
３．１  キャパシター及びスイッチのサイズ
図３に、図１のＳＣ積分回路を構成する上での好ましい条件の一例を説明するための図
を示す。図３において、図１と同一部分には同一符号を付し、適宜説明を省略する。
【００８１】
図３において、第１のキャパシターＣ１及び第２のキャパシターＣ２の面積（サイズ）
は同一に設定されることが好ましい。第１のキャパシターＣ１及び第２のキャパシターＣ
２は、スイッチの状態により、蓄積した電荷を別のキャパシターに転送する機能を果たす
。このようなキャパシターに寄生し、特性に影響を与える可能性がある寄生容量を考慮し
たとき、集積回路装置内に形成されたキャパシターとその寄生容量の大きさの比はほぼ一
定と見なすことができる。そして、非特許文献１に開示されているように、スイッチの寄
生容量Ｃｇ１〜Ｃｇ３を無視することで、上記のキャパシターの寄生容量の影響を補償で
きることが知られている。
【００８２】
そこで、本実施形態では、第１〜第７のスイッチＳＷ１〜ＳＷ７（Ｓａ１（１）〜Ｓｃ
１（２））の各々のサイズは同一に設定されるのが好ましい。これによって、各スイッチ
（Ｓａ１（１）〜Ｓｃ１（２））に接続される寄生容量の容量値を揃えることができる。
スイッチの寄生容量Ｃｇ１〜Ｃｇ３を無視できなくても、例えば、各スイッチの特性が同
じものとして扱って回路の伝達関数を導くことができる。
【００８３】
そして、本実施形態では、各スイッチの寄生容量Ｃｇ１〜Ｃｇ３を考慮して、第１のキ
ャパシターＣ１及び第２のキャパシターＣ２の面積（サイズ）は同一に設定することで、
各キャパシターの寄生容量の影響を補償し、かつ、電荷の移動制御を高精度に実現できる
ようになる。
【００８４】
そのため、本実施形態では、第１のキャパシターＣ１及び第２のキャパシターＣ２の形
状及び面積は同一に設定され、かつ、第１のキャパシターＣ１及び第２のキャパシターＣ
２は共通の製造工程により製造されるのがよい。
【００８５】
キャパシターの面積（占有面積）のみならず、形状（例えば、電極の形状、電極に接続
される配線の形状等）を同一化し、かつ、製造工程（製造プロセス）も共通化することに
よって、キャパシターとその寄生容量の大きさの比の精度を、より高精度に制御すること
が可能である。その結果、より高精度な回路設計が可能となる。
【００８６】
また、２つの信号伝送路に挿入されるキャパシターのバランスがとれ、例えば、各ＳＣ
回路の特性が同じものとして扱って回路の伝達関数を導くことができ、回路の設計が容易
化される。
【００８７】
以上のように、第１のキャパシターＣ１及び第２のキャパシターＣ２の面積（サイズ）
が同一に設定され、かつ、第１〜第７のスイッチＳＷ１〜ＳＷ７の各々のサイズが同一に
設定されることで、寄生容量の影響を無視できるほど小さくする回路構成を実現し易くな
る。
【００８８】
３．２  キャパシターの方向性
更に、本実施形態では、図１に示すように、集積回路装置内に形成されるキャパシター
の寄生容量を考慮して、その方向性を設けることが好ましい。
【００８９】
図４（Ａ）、図４（Ｂ）に、キャパシターの構造上、大きな寄生容量の第１の電極と小
さな寄生容量の第２の電極が存在することを説明するための図を示す。図４（Ａ）は、集
積回路装置内に形成されるキャパシターの断面構造を模式的に表す。図４（Ｂ）は、図１
に示すキャパシターの説明図を表す。
【００９０】
図４（Ａ）、図４（Ｂ）において、第１の電極ＭＥ１は大きな寄生容量が接続される電
極であり、第２の電極ＭＥ２は、寄生容量がより小さい電極である。すなわち、第２の電
極ＭＥ２は、第１の電極ＭＥ１に比べて、基板（例えば半導体基板）２００からの距離が
遠い位置にある。よって、基板２００や、基板上に形成される絶縁膜（フィールド酸化膜
等）２０２などに起因する寄生容量（Ｃｐｐａ，Ｃｐｐｂ，Ｃｐｃｃ）の影響を受けにく
い。なお、図４（Ａ）のＣｘは、正規の容量を示す。
【００９１】
そこで、第１の電極ＭＥ１と第２の電極ＭＥ２とを区別するために、１つのキャパシタ
ーを図４（Ｂ）のように表記し、図４（Ｂ）では第１の電極ＭＥ１に接続される端子Ｙ１
の信号が寄生容量Ｃｐｐｎの影響を受けやすいことを表している。
【００９２】
図５に、図１の入力キャパシター回路１００におけるキャパシターの好ましい結線の例
を説明するための図を示す。図５において、図１と同一部分には同一符号を付し、適宜説
明を省略する。
【００９３】
第１のキャパシターＣ１、第２のキャパシターＣ２、第３のキャパシターＣａｄ、及び
帰還キャパシターＣ３の各々には、仮想的に寄生容量Ｃｐ１〜Ｃｐ８が接続される。ここ
で、オペアンプＯＰＡの入力ノードである第５ノードＮ５の電位は、帰還キャパシターＣ
３に転送される電荷量に大きく影響するため、回路特性を高精度に実現しようとする場合
、できるだけ寄生容量の影響を受けないようにするのが好ましい。
【００９４】
そこで、図５に示すように、第１のキャパシターＣ１、第２のキャパシターＣ２、第３
のキャパシターＣａｄ、及び帰還キャパシターＣ３の各々は、基板に近い位置に設けられ
る第１の電極ＭＥ１と、基板から遠い位置に設けられる第２の電極ＭＥ２とを有する場合
に、第２のキャパシターＣ２及び第３のキャパシターＣａｄの各々の第２の電極ＭＥ２同
士が共通に接続され、第１のキャパシターＣ１及び第３のキャパシターＣａｄの各々の第
１の電極ＭＥ１同士が共通に接続され、帰還キャパシターＣ３の第２の電極ＭＥ２が、オ
ペアンプＯＰＡの入力ノードである第５ノードＮ５に接続されることが好ましい。こうす
ることで、オペアンプＯＰＡの入力ノードである第５ノードＮ５に接続される可能性があ
る寄生容量Ｃｐ２、Ｃｐ４、Ｃｐ６、Ｃｐ７が小さくなり、これらの寄生容量の影響を最
小限に抑えて、オペアンプＯＰＡの入力ノードの電位を高精度に制御できるようになる。
【００９５】
一方、第１の電極ＭＥ１には、低インピーダンスのノード（例えば、オペアンプＯＰＡ
の出力ノード、信号入力ノードＰ１等）が接続されるため、第１の電極ＭＥ１に接続され
る可能性がある寄生容量Ｃｐ１、Ｃｐ３、Ｃｐ５、Ｃｐ８は、回路特性に影響を与えず、
無視することができるようになる。
【００９６】
４．  伝達関数
次に、図６〜図８を用いて、図１のＳＣ積分回路５０の伝達関数について説明する。寄
生容量の影響を考慮した上で、高精度の回路設計を行おうとすると、設計しようとする回
路の正確な伝達関数を求める必要がある。伝達関数を求めるためには、サンプル値解析（
キャパシター間の電荷の移動の解析）が必要である。
【００９７】
図６に、ＳＣ積分回路の基本回路の構成例の回路図を示す。図６は、非特許文献１に開
示されたＳＣ積分回路であり、本実施形態の経路ａに第１のキャパシターＣ１、経路ｂに
第２のキャパシターＣ２が設けられた構成を有している。図６においても、図１と同様に
、スイッチを表記するものとする。
【００９８】
図６の第１のキャパシターＣ１と第２のキャパシターＣ２の容量値がＣであるものとす
ると、図６の基本回路の伝達関数は、非特許文献１に開示されているように、次式で表さ
れる。
【数１】
2010177734.tif 000003
【００９９】
ここで、例えば、Ｖｘ（１）というような表記が用いられる場合、右肩の（１）は、第
１フェーズスイッチ「１」がオンした状態における電圧であることを示している。
【０１００】
この式（１）は、以下のように導出できる。
【０１０１】
図７（Ａ）、図７（Ｂ）に、各クロックがアクティブレベル（オンレベル）であるとき
のＳＣ回路の状態を示す。図７（Ａ）は、第１のクロックＣＬＫ１がアクティブレベルで
あるときのＳＣ回路の状態を表す。図７（Ｂ）は、第２のクロックＣＬＫ２がアクティブ
レベルであるときのＳＣ回路の状態を表す。図７（Ａ）、図７（Ｂ）において、図６と同
一部分には同一符号を付し、適宜説明を省略する。
【０１０２】
図７（Ａ）に示すように、第１のクロックＣＬＫ１がアクティブレベルであるとき、第
１のキャパシターＣ１に蓄積される電荷量をＱ１、第２のキャパシターＣ２に蓄積される
電荷量をＱ２とすると、Ｑ１、Ｑ２は次式のようになる。
【数２】
2010177734.tif 000004
【０１０３】
式（２）において、第１フェーズスイッチ「１」がオンしたときの第２のキャパシター
Ｃ２の容量値をＣ２（１）と表記している。
【０１０４】
一方、図７（Ｂ）に示すように、第２のクロックＣＬＫ２がアクティブレベルであると
き、第１のキャパシターＣ１に蓄積される電荷量をＱ１、第２のキャパシターＣ２に蓄積
される電荷量をＱ２とすると、Ｑ１、Ｑ２は次式のようになる。
【数３】
2010177734.tif 000005
【０１０５】
式（３）において、第２フェーズスイッチ「２」がオンしたときの第１のキャパシター
Ｃ１の容量値をＣ１（２）、第２フェーズスイッチ「２」がオンしたときの第２のキャパ
シターＣ２の容量値をＣ２（２）、第２フェーズスイッチ「２」がオンしたときに第２の
キャパシターＣ２から第１のキャパシターＣ１に電荷が移動した後の第１のキャパシター
Ｃ１及び第２のキャパシターＣ２の接続ノードの電位をＶｘとする。
【０１０６】
ここで、第２フェーズスイッチ「２」がオンした時刻をｎ、第１フェーズスイッチ「１
」がオンした時刻を（ｎ−１／２）とすると、電荷の保存の法則から次式が成り立つ。
【数４】
2010177734.tif 000006
ここで、式（２）、式（３）より、次式が成り立つ。
【数５】
2010177734.tif 000007
【０１０７】
なお、式（５）において、第１のキャパシターＣ１及び第２のキャパシターＣ２の信号
入力ノードＰ１に近い方の電極に蓄えられる電荷の符号が正、第１のキャパシターＣ１及
び第２のキャパシターＣ２の信号出力ノードＰ２に近い方の電極に蓄えられる電荷の符号
が負であるものとする。ここで、式（４）、式（５）を解くと、Ｖｘ、Ｑ１（ｎ）、Ｑ２
（ｎ）が次式のように求まる。
【数６】
2010177734.tif 000008
【数７】
2010177734.tif 000009
【０１０８】
次に、第１フェーズスイッチ「１」がオンすると、第１のキャパシターＣ１に蓄積され
た電荷が、帰還キャパシターＣ３に移動する。このとき、電荷の保存の法則から、次式が
成り立つ。
【数８】
2010177734.tif 000010
【０１０９】
式（８）において、帰還キャパシターＣ３に蓄積される電荷量をＱ３とする。すなわち
、帰還キャパシターＣ３に蓄積される電荷量の変化分が、第２フェーズスイッチ「２」が
オンした後に第１フェーズスイッチ「１」がオンに切り替わったときの第１のキャパシタ
ーＣ１に蓄積される電荷量の変化分に相当する。
【０１１０】
なお、式（８）において、Ｑ３（ｎ）、Ｑ３（ｎ−１）、Ｑ１（ｎ）、Ｑ１（ｎ−１／
２）は、次式のように表される。
【数９】
2010177734.tif 000011
【０１１１】
式（９）において、Ｑ１（ｎ−１／２）は、第２フェーズスイッチ「２」がオンのとき
のＱ１（ｎ）にｚ−１／２を掛け合わせることで得られる。第２フェーズスイッチ「２」
がオンのときのＱ１（ｎ）を求めるために、まず、式（５）、式（６）より、Ｖｉｎ（２
）−Ｖｘを求める。
【数１０】
2010177734.tif 000012
【０１１２】
式（１０）を式（５）に代入して求められるＱ１（ｎ）が、第１のキャパシターＣ１に
蓄積される電荷となる。このＱ１（ｎ）は、第１のフェーズスイッチ「１」がオンしたと
き、第１のキャパシターＣ１の容量値がＣ１（１）となるので、次式のように表される。
【数１１】
2010177734.tif 000013
【０１１３】
Ｑ１（ｎ−１／２）は、式（１１）より半クロック前で、第２フェーズスイッチ「２」
がオンしている状態の電荷なので、式（９）のように求められる。
【０１１４】
次に、式（９）を式（８）に代入すると、次式のようになる。
【数１２】
2010177734.tif 000014
【０１１５】
式（１２）から、Ｖｏｕｔを求めると、次のように求められる。
【数１３】
2010177734.tif 000015
【０１１６】
ここで、第２のキャパシターＣ２の容量値について、次式のように考える。
【数１４】
2010177734.tif 000016
【０１１７】
すなわち、第１フェーズスイッチ「１」がオンしたときの第２のキャパシターＣ２の容
量値Ｃ２（１）と、第２のフェーズスイッチ「２」がオンしたときの第２のキャパシター
Ｃ２の容量値Ｃ２（２）とが等しいと考える。これは、第２のキャパシターＣ２の容量値
が、第１のフェーズスイッチ「１」のオン・オフ状態や第２のフェーズスイッチ「２」の
オン・オフ状態にかかわらず、第２のキャパシターＣ２の容量値が一定であることに相当
し、第２のキャパシターＣ２の素子数を「１」とすることができるので、ＳＣ積分回路５
０の素子数を削減することができることを意味する。
【０１１８】
式（１４）が成立するとき、式（１３）は、次の式のようになる。
【数１５】
2010177734.tif 000017
【０１１９】
従って、式（１５）において、Ｃ１（１）＝Ｃ１（２）＝Ｃ２＝Ｃのとき、式（１）が
成立する。
【０１２０】
ここで、第１フェーズスイッチ「１」がオンのときの第１のキャパシターＣ１の容量値
Ｃ１（１）と、第２のフェーズスイッチ「２」がオンのときの第１のキャパシターＣ１の
容量値Ｃ１（２）とを異ならせることを考える。例えば、第１フェーズスイッチ「１」が
オンしている期間における第１のキャパシターＣ１に対し、第２フェーズスイッチ「２」
がオンしている期間における第１のキャパシターＣ１に並列に第３のキャパシターＣａｄ
に接続することで実現できる。
【０１２１】
図８（Ａ）、図８（Ｂ）に、第１フェーズスイッチ「１」がオンのときの第１のキャパ
シターＣ１の容量値Ｃ１（１）と、第２のフェーズスイッチ「２」がオンのときの第１の
キャパシターＣ１の容量値Ｃ１（２）とを異ならせる場合の回路の構成例を示す。図８（
Ａ）は、第１フェーズスイッチ「１」がオンしている期間の構成例を表す。図８（Ｂ）は
、第２フェーズスイッチ「２」がオンしている期間の構成例を表す。図８（Ａ）、図８（
Ｂ）において、図７（Ａ）、図７（Ｂ）と同一部分には同一符号を付し、適宜説明を省略
する。
【０１２２】
第１のフェーズスイッチ「１」がオンしている期間では、図８（Ａ）に示すように、図
７（Ａ）に示す構成と同等である。これに対し、第２フェーズスイッチ「２」がオンして
いる期間では、図８（Ｂ）に示すように、図８（Ａ）の第１のキャパシターＣ１に対して
、第３のキャパシターＣａｄが並列に接続される構成を有している。すなわち、第１のキ
ャパシターＣ１の容量値について、式（１６）のように置き換えることができる。
【数１６】
2010177734.tif 000018
【０１２３】
従って、図１の入力キャパシター回路１００は、第１フェーズスイッチ「１」がオンの
とき図８（Ａ）に示す構成を有し、第２フェーズスイッチ「２」がオンのとき図８（Ｂ）
に示す構成を有することになる。これにより、式（１６）を式（１５）に代入した伝達関
数は、図１のＳＣ積分回路５０の伝達関数であり、この伝達関数は、式（１７）のように
表すことができる。
【数１７】
2010177734.tif 000019
【０１２４】
なお、式（１６）に示すように、第２のフェーズスイッチ「２」がオンしている期間に
おける第１のキャパシターＣ１の容量値Ｃ１（２）を、第１フェーズスイッチ「１」がオ
ンしている期間における第１のキャパシターＣ１の容量値Ｃ１（１）より大きくする（Ｃ
１（２）＞Ｃ１（１））ことが好ましい。こうすることで、式（１５）又は式（１７）に
示すように、積分器の帰還キャパシターと入力キャパシターの比を小さくすることができ
、見かけ上、より小さな容量を実現できることを意味するからである。
【０１２５】
ここで、図６のＳＣ積分回路の基本回路において、第１のキャパシターＣ１及び第２の
キャパシターＣ２が図２に示すＴ型構成のキャパシター回路に置き換えられる構成を考え
る。
【０１２６】
図９に、図６のＳＣ積分回路の基本回路において図２に示すＴ型構成のキャパシター回
路が採用された回路の構成例を示す。図９において、図６と同一部分には同一符号を付し
、適宜説明を省略する。
【０１２７】
図９において、図６の第１のキャパシターＣ１が、キャパシターＣ１０、Ｃ１１、Ｃ１
２からなるＴ型構成のキャパシター回路に置き換えられている。また、図６の第２のキャ
パシターＣ２が、キャパシターＣ２０、Ｃ２１、Ｃ２２からなるＴ型構成のキャパシター
回路に置き換えられている。
【０１２８】
キャパシターＣ１０、Ｃ１１、Ｃ１２からなるＴ型構成のキャパシター回路の合成容量
Ｃｔ１は、次のように表すことができる。
【数１８】
2010177734.tif 000020
【０１２９】
同様に、キャパシターＣ２０、Ｃ２１、Ｃ２２からなるＴ型構成のキャパシター回路の
合成容量Ｃｔ２は、次のように表すことができる。
【数１９】
2010177734.tif 000021
【０１３０】
ここで、Ｃｔ１＝Ｃｔ２＝Ｃとなるように、キャパシターＣ１０、Ｃ１１、Ｃ１２、Ｃ
２０、Ｃ２１、Ｃ２２の容量値を選択したとき、式（１）に示す伝達関数が得られる。一
方、図８（Ａ）、図８（Ｂ）の構成において、第１のキャパシターＣ１、第２のキャパシ
ターＣ２、第３のキャパシターＣａｄの容量値を、それぞれ次のように選択すると、式（
１）に示す伝達関数が得られる。
【数２０】
2010177734.tif 000022
【０１３１】
すなわち、図１に示す本実施形態の構成は、第１のキャパシターＣ１及び第２のキャパ
シターＣ２にＴ型構成のキャパシター回路を採用した図９に示す構成と同等の効果が得ら
れることを意味する。従って、本実施形態によれば、見かけ上、より小さな容量を高精度
に実現することができ、ＳＣ積分回路のカットオフ周波数を極端に低くする場合でも、回
路の占有面積を大幅に抑制することができる。
【０１３２】
更に、図１と図９とを比較すると、キャパシターの素子数を６個から３個に削減できる
ので、回路規模をより小さくできるようになる。
【０１３３】
５．  ローパスフィルターへの適用例
上記のＳＣ積分回路は、例えば、次のような２次のローパスフィルターに適用すること
ができる。
【０１３４】
図１０に、本実施形態におけるＳＣ積分回路を用いて構成された２次のローパスフィル
ターの構成例を示す。図１０において、スイッチの表記は図１と同様である。
【０１３５】
ローパスフィルター３００は、第１の積分回路３１０と、第２の積分回路３２０とを含
む。第１の積分回路３１０と第２の積分回路３２０の構成は、図１のＳＣ積分回路５０と
同様の構成を有している。更に、ローパスフィルター３００は、第１の積分回路３１０の
入力キャパシター回路の出力と、第２の積分回路３２０の出力との間に、キャパシターＤ
１が設けられると共に、第１のフェーズスイッチ「１」がオンする期間においてキャパシ
ターＤ１と並列に接続され、第２のフェーズスイッチ「２」がオンする期間に蓄積された
電荷が放電されるキャパシターＤ２とを含む。
【０１３６】
第１の積分回路３１０及び第２の積分回路３２０は、互いに逆の位相で動作するため、
第１の積分回路３１０を構成するフェーズスイッチの表記と第２の積分回路３２０を構成
するフェーズスイッチの表記とが逆になっている。
【０１３７】
なお、図１０においても、第１の積分回路３１０では、第１のキャパシターＣ１１、第
２のキャパシターＣ２１、第３のキャパシターＣａｄ１、及び帰還キャパシターＣ３１の
各々は、基板に近い位置に設けられる第１の電極ＭＥ１と、基板から遠い位置に設けられ
る第２の電極ＭＥ２とを有する場合に、第２のキャパシターＣ２１及び第３のキャパシタ
ーＣａｄ１の各々の第２の電極ＭＥ２同士が共通に接続され、第１のキャパシターＣ１１
及び第３のキャパシターＣａｄ１の各々の第１の電極ＭＥ１同士が共通に接続され、帰還
キャパシターＣ３１の第２の電極ＭＥ２が、オペアンプＯＰＡ１の入力ノードである第５
ノードＮ５１に接続されることが好ましい。こうすることで、オペアンプＯＰＡ１の入力
ノードに接続される寄生容量が小さくなり、これらの寄生容量の影響を最小限に抑えて、
入力ノードの電位を高精度に制御できるようになる。
【０１３８】
同様に、第２の積分回路３２０では、第１のキャパシターＣ１２、第２のキャパシター
Ｃ２２、第３のキャパシターＣａｄ２、及び帰還キャパシターＣ３２の各々は、基板に近
い位置に設けられる第１の電極ＭＥ１と、基板から遠い位置に設けられる第２の電極ＭＥ
２とを有する場合に、第２のキャパシターＣ２２及び第３のキャパシターＣａｄ２の各々
の第２の電極ＭＥ２同士が共通に接続され、第１のキャパシターＣ１２及び第３のキャパ
シターＣａｄ２の各々の第１の電極ＭＥ１同士が共通に接続され、帰還キャパシターＣ３
２の第２の電極ＭＥ２が、オペアンプＯＰＡ２の入力ノードである第５ノードＮ５２に接
続されることが好ましい。こうすることで、オペアンプＯＰＡ２の入力ノードに接続され
る寄生容量が小さくなり、これらの寄生容量の影響を最小限に抑えて、入力ノードの電位
を高精度に制御できるようになる。
【０１３９】
６．  電子機器への適用例
上記のＳＣ積分回路又はローパスフィルターは、電子機器に搭載することができる。
【０１４０】
図１１に、本実施形態におけるＳＣ積分回路により構成されるローパフフィルターを搭
載する電子機器の構成例のブロック図を示す。
【０１４１】
電子機器１０００は、センサー回路４００と、表示部５５０と、クロック生成回路５１
０と、ＣＰＵ等の処理部５２０と、メモリー５３０と、操作部５４０とを有する。センサ
ー回路４００は、センサー素子４０２と、図１０の回路構成を有するローパスフィルター
（Low Pass Filter：ＬＰＦ）３００と、Ａ／Ｄ変換器４０６とを有する。電子機器１０
００を構成する各部は、バス（ＢＵＳ）によって相互に接続されている。
【０１４２】
ローパスフィルター（ＬＰＦ）３００の占有面積は抑制されており、かつ、上述のとお
り、高精度のフィルター特性を実現することができる。例えば、カットオフ周波数を極端
に低い周波数（例えば１Ｈｚ）に設定する場合であっても、小型かつ高性能なＩＣを実現
することができる。よって、そのＩＣ（つまり、図１のＳＣ積分回路）を搭載する電子機
器１０００は、小型で高性能な電子機器となる。
【０１４３】
このように、本発明の幾つかの実施形態によれば、例えば、以下の効果が得られる。但
し、以下の効果は、同時に得られるとは限らず、以下の効果の列挙が、本発明の技術的範
囲を不当に限定する根拠とされてはならない。
【０１４４】
（１）本実施形態によれば、従来に比べてＳＣ積分回路の容量の比（素子係数）を小さ
くすることが可能である。容量の最小寸法が決まっているとすると、最大の容量値を小さ
くすることができる。よって、総面積を小さくすることができる。
【０１４５】
（２）クロック周波数を小さくするとＳＣＦの前後に必要なポストフィルターもしくは
プリフィルターが大きくなるが、本実施形態の場合、クロック周波数を変えないため周辺
回路の面積を含んでも面積を低減することが可能である。
【０１４６】
（３）本実施形態によれば、容量素子係数のみで完結しているため、他の回路素子との
関係がなく独立しており、回路設計（伝達関数の導出等）が容易である。
【０１４７】
（４）本実施形態によれば、カットオフ周波数が極めて低いＳＣ積分回路を、オペアン
プに入力される入力キャパシターとオペアンプの出力から帰還される帰還キャパシターの
比を大きくすることなく、高精度に実現することができる。
【０１４８】
（５）本実施形態によれば、極端に小さなサイズのキャパシターを用いることなく（余
裕のあるサイズのキャパシターを用いて）、見掛け上、より小さな容量値のキャパシター
を実現することができる。
【０１４９】
（６）本実施形態によれば、ＳＣ積分回路にＴ型構成のキャパシター回路を採用する場
合に比べて、キャパシターの素子数を大幅に削減できる上に、Ｔ型構成のキャパシター回
路を採用した場合と同等の効果を得ることができる。
【０１５０】
（７）本実施形態によれば、極端に低いカットオフ周波数をもつＳＣ積分回路を、高精
度に実現することができる。
【０１５１】
以上、本発明に係るスイッチトキャパシター回路を用いた積分回路、ローパスフィルタ
ー及び電子機器等を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限
定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施する
ことが可能であり、例えば次のような変形も可能である。
【０１５２】
（１）例えば、信号伝達経路に設けられるスイッチの種類を入れ替えたり、素子の配置
を若干、変更したりするといった回路構成の微調整は、適宜、なし得る。スイッチとして
、ＭＯＳトランジスタスイッチを使用したり、他の種類のスイッチを使用したりすること
も、適宜、なし得る。したがって、このような変形例は、すべて本発明に含まれるものと
する。
【０１５３】
（２）上記の実施形態では、ローパスフィルターとして２次のローパスフィルターを例
に説明したが、本発明はローパスフィルターの次数に限定されるものではなく、３次以上
のローパルフィルターに適用できることはいうまでもない。
【０１５４】
（３）上記の実施形態では、センサー回路４００を含む電子機器を例に説明したが、本
発明はこれに限定されるものではない。
【符号の説明】
【０１５５】
５０…ＳＣ積分回路、  １００…入力キャパシター回路、
３００…ローパスフィルター、  ３１０…第１の積分回路、  ３２０…第２の積分回路、
４００…センサー回路、  ４０２…センサー素子、  ４０６…Ａ／Ｄ変換器、
５１０…クロック生成回路、  ５２０…処理部、  ５３０…メモリー、
５４０…操作部、  ５５０…表示部、  １０００…電子機器、
Ｃ１，Ｃ１１，Ｃ１２…第１のキャパシター、
Ｃ２，Ｃ２１，Ｃ２２…第２のキャパシター、
Ｃ３，Ｃ３１，Ｃ３２…帰還キャパシター、
Ｃａｄ，Ｃａｄ１，Ｃａｄ２…第３のキャパシター、
ＭＥ１…第１の電極、  ＭＥ２…第２の電極、  Ｎ１…第１ノード、
Ｎ２…第２ノード、  Ｎ３…第３ノード、  Ｎ４…第４ノード、  Ｎ５…第５ノード、
ＯＰＡ，ＯＰＡ１，ＯＰＡ２…オペアンプ、  Ｐ１…信号入力ノード、
Ｐ２…信号出力ノード、  ＳＷ１…第１のスイッチ、  ＳＷ２…第２のスイッチ、
ＳＷ３…第３のスイッチ、  ＳＷ４…第４のスイッチ、  ＳＷ５…第５のスイッチ、
ＳＷ６…第６のスイッチ、  ＳＷ７…第７のスイッチ
【図１】
2010177734.tif 000023
【図２】
2010177734.tif 000024
【図３】
2010177734.tif 000025
【図４】
2010177734.tif 000026
【図５】
2010177734.tif 000027
【図６】
2010177734.tif 000028
【図７】
2010177734.tif 000029
【図８】
2010177734.tif 000030
【図９】
2010177734.tif 000031
【図１０】
2010177734.tif 000032
【図１１】
2010177734.tif 000033