(57)【要約】【課題】ＥＣＣによる訂正可能なビット数以上のエラー訂正を行うことを可能にする。【解決手段】本発明によるエラー訂正方法は、記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行い、また、前記ビットエラー検出ステップにより検出されたビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込む。次に前記記憶領域からデータを読み込んだ際（ステップＳ１０１）、前記代替領域を検索して前記ビットエラー情報があると判断する場合に（ステップＳ１０２／ある）前記ビットエラー情報に基づきデータを修正する（ステップＳ１０４）。【選択図】図１
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【特許請求の範囲】
【請求項１】
記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行うビットエラー検出手段と、
前記ビットエラー検出手段が検出したビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込むビットエラー情報書込手段と、
次に前記記憶領域からデータを読み込んだ際、前記代替領域を検索して前記ビットエラー情報があると判断する場合に前記ビットエラー情報に基づきデータを修正するデータ修正手段と、
を有することを特徴とする、情報処理装置。
【請求項２】
前記記憶領域が読み込み単位毎に冗長領域を備え、
前記エラー情報書込手段は、前記代替領域として前記冗長領域を使用することを特徴とする、請求項１記載の情報処理装置。
【請求項３】
前記ビットエラー検出手段は、前記データ修正手段によるデータの修正後に、誤り訂正符号を用いてビットエラーの検出及び訂正を行うことを特徴とする、請求項１又は２記載の情報処理装置。
【請求項４】
前記ビットエラー情報書込手段は、前記ビットエラー検出手段が、前記データ修正手段に夜データの修正後に、ビットエラーの検出をした場合に、当該ビットエラーに係るビットエラー情報を前記代替領域に追加書き込みすることを特徴とする、請求項３記載の情報処理装置。
【請求項５】
前記記憶領域のデータを消去する際に、前記ビットエラー情報書込手段により前記代替領域に書き込まれた前記ビットエラー情報を削除する消去処理手段を有することを特徴とする、請求項１から４のいずれか１項記載の情報処理装置。
【請求項６】
前記消去処理手段は、前記ビットエラー情報を削除したという情報を、データの消去対象である読み込み単位とは異なる読み込み単位の代替領域に、追加書き込みすることを特徴とする、請求項５記載の情報処理装置。
【請求項７】
前記ビットエラー情報書込手段は、前記ビットエラー情報を２個所以上の代替領域に書き込むことを特徴とする、請求項１から６のいずれか１項記載の情報処理装置。
【請求項８】
前記ビットエラー情報書込手段は、前記ビットエラー情報について誤り訂正符号を付与し、付与された誤り訂正符号を前記代替領域に書き込むことを特徴とする、請求項１から７のいずれか１項記載の情報処理装置。
【請求項９】
記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行うビットエラー検出ステップと、
前記ビットエラー検出ステップにより検出されたビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込むビットエラー情報書込ステップと、
次に前記記憶領域からデータを読み込んだ際、前記代替領域を検索して前記ビットエラー情報があると判断する場合に前記ビットエラー情報に基づきデータを修正するデータ修正ステップと、
を含むことを特徴とする、エラー訂正方法。
【請求項１０】
情報処理装置を、
記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行うビットエラー検出手段と、
前記ビットエラー検出手段が検出したビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込むビットエラー情報書込手段と、
次に前記記憶領域からデータを読み込んだ際、前記代替領域を検索して前記ビットエラー情報があると判断する場合に前記ビットエラー情報に基づきデータを修正するデータ修正手段として機能させることを特徴とする、エラー訂正プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、エラー訂正方法及びプログラムに関し、特に、誤り訂正符号（ＥＣＣ）を用いたビットエラーの検出及び訂正技術に関する。
【背景技術】
【０００２】
本発明に関連する技術としては、特許文献１に記載のものがある。しかしながら、特許文献１は、段落０００８等の記載からも明らかなように、処理の対象が「エラー訂正では対応できない欠損ビットに対して」、すなわち不良ブロックに含まれるページである。一方で、本発明が対象とするのは「エラー訂正可能な欠損ではない正常な領域」であり、この点に関して本発明と特許文献１は全く異なる。
【特許文献１】特開２００５−１９６６５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電気的にデータの書き込み及び消去が可能なフラッシュメモリの技術分野においては、誤り訂正符号（以下、ＥＣＣ（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｎｇ  ｃｏｄｅ）という）を用いてエラー訂正を行う方法がある。そのような一般的なエラー訂正方法（本発明の関連技術）について、図１１を参照して説明する。
【０００４】
図１１において、ＣＰＵなどの演算装置は、ＥＣＣ機能を有するメモリにデータを読み込んだのち（ステップＳ１１０１）、ＥＣＣ計算を行い（ステップＳ１１０２）、訂正可能なエラーか否かを判断する（ステップＳ１１０３）。エラーの訂正が可能であれば、読み込んだデータをエラー訂正し（ステップＳ１１０５）、不可能であれば、異常処理を実行する（ステップＳ１１０４）。
【０００５】
しかしながら、上述のようなエラー訂正においては、次のような課題がある。
【０００６】
第１の課題は、エラー訂正のビット数を増やすと計算が重くなるため、性能を考慮すると容易にビット数を増やすことはできないということである。
【０００７】
第２の課題は、規定数内のビット化けは仕様のため、ページ毎、若しくはブロック毎に置換処理などを行うと多数のビット化けが発生していた場合には効率が悪くなるということである。
【０００８】
本発明は、上記実情に鑑みて、ＥＣＣによる訂正可能なビット数以上のエラー訂正を行う情報処理装置、エラー訂正方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために下記の構成の情報処理装置、エラー訂正方法及びプログラムを提供する。
【００１０】
記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行うビットエラー検出手段と、前記ビットエラー検出手段が検出したビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込むビットエラー情報書込手段と、次に前記記憶領域からデータを読み込んだ際、前記代替領域を検索して前記ビットエラー情報があると判断する場合に前記ビットエラー情報に基づきデータを修正するデータ修正手段と、を有することを特徴とする、情報処理装置。
【００１１】
記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行うビットエラー検出ステップと、前記ビットエラー検出ステップにより検出されたビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込むビットエラー情報書込ステップと、次に前記記憶領域からデータを読み込んだ際、前記代替領域を検索して前記ビットエラー情報があると判断する場合に前記ビットエラー情報に基づきデータを修正するデータ修正ステップと、を含むことを特徴とする、エラー訂正方法。
【００１２】
情報処理装置を、記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行うビットエラー検出手段と、前記ビットエラー検出手段が検出したビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込むビットエラー情報書込手段と、次に前記記憶領域からデータを読み込んだ際、前記代替領域を検索して前記ビットエラー情報があると判断する場合に前記ビットエラー情報に基づきデータを修正するデータ修正手段として機能させることを特徴とする、エラー訂正プログラム。
【発明の効果】
【００１３】
本発明によれば、ＥＣＣによる訂正可能なビット数以上のエラー訂正を行う情報処理装置、エラー訂正方法及びプログラムを提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施形態により詳細に説明する。
従来、ＮＡＮＤ型フラッシュメモリのように、読み出しを繰り返す事により発生するビットエラー（リードディスターブエラー）や、ＦＧから電子の抜けが起こることで、データが変わってしまうこと（データリテンション）によるビットエラーなど、データの信頼性に問題があった。これらは欠陥ではなくフラッシュメモリのデータリテンション特性であり、消去後に正常な領域として再び使用可能である。通常ＥＣＣによるエラー訂正を用いてビット化けを訂正し、信頼性を向上させている。
【００１５】
しかしながら、ＥＣＣのエラー訂正能力を超える、前述のビットエラーが発生する可能性は０ではなかった。例えば、１ビットエラー訂正可能、２ビット誤り検出が可能なＥＣＣを用いた場合、１ビットまでの変更は訂正可能であるが、さらにもう１ビットエラーが発生した場合は、データが失われてしまう。重要なデータはあらかじめ１ビットエラーのうちに他の領域へ退避するなどの処理が必要であった。一方で、２ビット以上のエラー訂正能力を持つＥＣＣを搭載することも可能であるが、エラー訂正のための計算量の増加、冗長領域の増加などの課題があり、性能及び価格に影響することが考えられる。
【００１６】
そこで、同時に２ビット以上のビットエラーが発生する確率が極めて低いことに着目し、ＥＣＣにより訂正可能な範囲内でビットエラーが発生していた場合に、ビットエラー発生箇所及び訂正後のデータをあらかじめ冗長領域若しくは他の領域にあらかじめ記録する。フラッシュメモリからデータを読み込みを行った後、当該アドレスの訂正情報がある場合には、その情報を読み込みデータを修正する。この時点で、エラーは訂正されているので、さらにビットエラーが発生した場合でもＥＣＣによるエラー訂正が可能となる。１ビット訂正可能なＥＣＣである場合には、２ビット以上の訂正が可能となり、ＥＣＣの訂正能力を超えたビットエラーを訂正可能とする。１ビットもエラーが無い場合には、演算量は従来のままとなり、極めて効率が良い。
【００１７】
本実施形態は、電気的に一括消去及び再書き込み可能なメモリであるフラッシュメモリにおいて、わずかな冗長領域を用いることにより、ＥＣＣによる訂正可能なビット数以上のエラー訂正を行えることを特徴としている。
【００１８】
図１を用いて、本実施形態の特徴を簡単に説明する。ＥＣＣにおいては、ハミング符号などを用い、１ビットのエラー訂正、２ビット以上の誤り検出ができるとする。また、１ビットエラーが発生しており、当該ビットエラー訂正情報が事前に書き込まれているとする。
【００１９】
図１において、データをフラッシュメモリから読み込み（ステップＳ１０１）、次に訂正情報があるかどうかフラッシュメモリ内を検索する（ステップＳ１０２）。訂正情報があれば、前述のフラッシュから読み出したデータを訂正情報を元に修整する（ステップＳ１０３，Ｓ１０４）。次に、ＥＣＣ計算を行う（ステップＳ１０５）。前述のデータはすでに誤りが訂正されているので、ＥＣＣではビットエラーは検出されない。つまり本方式を適用し、事前にエラー訂正情報を書き込んでおくことにより、この１ビットのエラーがある状態において、さらにもう１ビットのエラービットが発生しても、正しくデータを訂正することが可能となる。
【００２０】
図２を参照すると、本実施形態の最小構成が示されている。図２において、ＣＰＵ２０１は、ＲＡＭ２０２、ＲＯＭ２０４及びＮＡＮＤ型フラッシュメモリ２０３と接続されている。ＣＰＵ２０１では、ＲＯＭ２０４に格納されている各種プログラムを実行し、ＥＣＣ計算などの処理が可能である。
【００２１】
図３にスモールページと呼ばれる種類のＮＡＮＤのページ構造を記す。図３を参照するとＮＡＮＤ型フラッシュメモリ２０３の読み込み単位であるページの使用方法を示している。データを格納するメインエリアの他、ＮＡＮＤ型フラッシュメモリの特徴である冗長領域（スペアエリア）がある。
【００２２】
図３を参照すると、１ページは、５１２バイトのデータ格納領域（メインエリア）及び１６バイトの冗長領域（スペアエリア）からなり、冗長領域には、ＥＣＣ符号の結果を書き込む場所、不良ブロックのマークを書き込む場所、及び本実施形態による訂正情報を格納する場所を含む。不良ブロックとは、欠損ビットを含むブロックや、消去エラーが発生したブロックを指す。不良ブロックマークは、不良ブロックと認められる事象が発見・発生した場合に書き込まれる識別子であり、以後当該ブロックを使用しないように識別するためのものである。
【００２３】
通常、スペアエリアには、メインエリアのＥＣＣ符号及び不良ブロックの場合にはそのマークが保存されている。訂正情報を格納する場所は、同一デバイスの他のページや他のブロックでも良いし、あるいは別のデバイスでも構わない。本実施形態では、特徴を活かすため当該スペアエリアに訂正情報も保存する場合を説明する。訂正情報の実施例を図４へ記載する。
【００２４】
図４には訂正情報フォーマットとして、位置情報２バイト、訂正値１バイトからなる実施例を示している。データ領域が５１２バイトであることから、位置情報として意味のある値は、０から５１１である。よって、消去直後の値である１６進数で、０ｘＦＦＦＦ（１０進数で６５５３５）の場合には、消去情報が無いものとする。
【００２５】
次に図２ないし４に示す装置の動作を、具体例（図５）及びフローチャート（図６）を使用して説明する。図５には、動作の一例を示すため、図３及び図４に具体的な数値を記入してある。図６には詳細なフローチャートを示している。
【００２６】
図６を用いて、動作を説明する。正常なページの場合の読み込み動作、１ビット化けが発生した場合の読み込み動作、１ビット化けがある場合の読み込み動作、２ビット化けが発生した場合の読み込み動作、２ビット化けがある場合の読み込み動作、３ビット化けが発生した場合の読み込み動作について順に説明する。本実施形態において、定数Ｍは、ＥＣＣ符号により訂正範囲を超えて何ビット訂正可能か示す定数値であり、訂正情報の実施方法により可変である。本実施形態では、１ビットを余計に訂正可能であるので、定数Ｍは１である。
【００２７】
＜正常なページ（ビット化け無し）の場合の読み込み動作＞
ステップＳ６０２にてＮを０に初期化する。正常動作の場合は、以降Ｎの値を用いることは無い。ステップＳ６０３において、ＮＡＮＤ型フラッシュメモリ２０３よりデータを読み込む。ステップＳ６０４において訂正情報があるかないか確認を行い、無い場合には、ステップＳ６０５でＥＣＣを計算する。今回はビット化けはないので、ステップＳ６０６、６０７ともＮＯとなり、そのまま終了する。
【００２８】
＜１ビット化けが発生した場合の読み込み動作＞
ステップＳ６０２にてＮを０に初期化する。ステップＳ６０３において、ＮＡＮＤ型フラッシュメモリ２０３よりデータを読み込む。ステップＳ６０４において訂正情報があるかないか確認を行い、無い場合には、ステップＳ６０５でＥＣＣを計算する。ステップＳ６０６において２ビットのエラーは無いため、ＮＯとなりステップＳ６０７に進む。今回、初めてＥＣＣエラーが発生したので、ＹＥＳとなり、ステップＳ６１２でＮとＭを比較する。Ｎは０、Ｍは１のため、ステップＳ６１３にて訂正情報を追加書き込みする。具体例として、１００バイト目の値が０ｘ３８と化けていた場合に、訂正後の０ｘ３９という情報を書き込むことを、図５で示す。訂正情報を書き込み後、ステップＳ６１５にて終了する。
【００２９】
＜１ビット化けがある場合の読み込み動作＞
ステップＳ６０２にてＮを０に初期化する。ステップＳ６０３において、ＮＡＮＤ型フラッシュメモリ２０３よりデータを読み込む。ステップＳ６０４において訂正情報があるかないか確認を行う。位置情報が０ｘＦＦＦＦではなく、０ｘ００６４であるため、訂正情報があると判断する。ステップＳ６０８にて訂正情報を読み込み、ステップＳ６０９において、ステップＳ６０３で読み込んだデータを修正する。修整したことを示すため、ステップＳ６１０でＮに１を追加する。ステップＳ６１１ではさらに訂正情報があるかどうかの確認を行うが、本実施例の説明ではひとつだけであるため、そのままＹＥＳとなり、ステップＳ６０５でＥＣＣを計算する。訂正後の情報であるので、ステップＳ６０６、６０７においてＥＣＣエラーが無いためにＮＯとなり、そのまま終了する。
【００３０】
＜２ビット化けが発生した場合の読み込み動作＞
ステップＳ６０２にてＮを０に初期化する。ステップＳ６０３において、ＮＡＮＤ型フラッシュメモリ２０３よりデータを読み込む。ステップＳ６０４において訂正情報があるかないか確認を行う。位置情報が０ｘＦＦＦＦではなく、０ｘ００６４であるため、訂正情報があると判断する。ステップＳ６０８にて訂正情報を読み込み、ステップＳ６０９において、ステップＳ６０３で読み込んだデータを修正する。修整したことを示すため、ステップＳ６１０でＮに１を追加する。ステップＳ６１１ではさらに訂正情報があるかどうかの確認を行うが、本実施例の説明ではひとつだけであるため、そのままＹＥＳとなり、ステップＳ６０５でＥＣＣを計算する。２ビット化けしているが、１ビットは修整済みのため、ステップＳ６０６で２ビットエラーの判断はＮＯとなり、ステップＳ６０７へ進む。ステップＳ６０７では、２ビット目のエラーが訂正した同１バイトに無い場合には、１ビットエラーが検出され、ステップＳ６１２に進む。本実施例では、１ビットの追加訂正が許されているので、ステップＳ６１２では、Ｎ＝１、Ｍ＝１と比較して、ＮはＭより小さくないため、ＮＯへ進み、そのまま終了する。
【００３１】
＜２ビット化けがある場合の読み込み動作＞
Ｍ＝１である本説明では、２ビット化けが発生した場合と同様である。なお、Ｍが１以上の場合は、１ビット化けが発生した読み込み動作と同様な処理となる。
【００３２】
＜３ビット化けが発生した場合の読み込み動作＞
ステップＳ６０２にてＮを０に初期化する。ステップＳ６０３において、ＮＡＮＤ型フラッシュメモリ２０３よりデータを読み込む。ステップＳ６０４において訂正情報があるかないか確認を行う。位置情報が０ｘＦＦＦＦではなく、０ｘ００６４であるため、訂正情報があると判断する。ステップＳ６０８にて訂正情報を読み込み、ステップＳ６０９において、ステップＳ６０３で読み込んだデータを修正する。修整したことを示すため、ステップＳ６１０でＮに１を追加する。ステップＳ６１１ではさらに訂正情報があるかどうかの確認を行うが、本実施例の説明ではひとつだけであるため、そのままＹＥＳとなり、ステップＳ６０５でＥＣＣを計算する。ステップＳ６０６にて２ビット化けのチェックを行う。本実施例においては、３ビットのうち、１ビットは訂正済みであるが、残り２ビットが訂正したバイト領域以外の場合に該当するため、ステップＳ６０６０の判断はＹＥＳとなり、訂正不可能なためステップＳ６１４へ進み、異常処理を行う。異常処理とは、例えばアプリケーションに訂正できないエラーが発生した旨通知する、返すデータとしてオール０にするなどが例として挙げられる。
【００３３】
上述した本実施形態の構成は、以下に記載するような効果を奏する。
【００３４】
第１の効果は、訂正情報を追加書き込みすることにより、ＥＣＣのエラー訂正能力以上のエラー訂正が可能になることである。
【００３５】
第２の効果は、ＥＣＣには手を加えなくともエラー訂正能力が強化できることである。ＥＣＣの訂正能力を増やす場合は、計算量の増加や、ＥＣＣコード量の増加が見込まれるが、本実施形態においては、特に訂正情報を同１ページの冗長領域に書き込んだ場合は、１ビットエラーが発生してない正常領域の読み込み及び書き込み性能にほとんど影響を及ぼさない。したがって、上記実施形態によれば、フラッシュメモリを記憶領域として搭載した電子機器の性能を損なわず、また既存の処理を大幅に変更することなく信頼性の高めるエラー訂正が可能になる。
【００３６】
＜本発明による他の実施形態＞
さらに本発明による他の実施形態を説明する。エラー訂正における基本的構成は上記の通りであるが、上記実施形態においては訂正情報の持ち方及び消去時の処理にについてさらに工夫の余地がある。
【００３７】
消去時の処理の流れを図７に示す。本発明の各実施形態における訂正情報は、正常なページ・ブロックに対するものであるからして、訂正を行っているブロック消去時にはエラー訂正情報も同時に削除する必要がある点も、本発明の関連技術として引用した特許文献１とは異なる。
【００３８】
図７が示すようにブロック消去時の処理としては、まず代替領域を検索し、当該ブロックの訂正情報があるかないかを検索する。無い場合には、ステップＳ７０４のブロック消去処理を行い終了であるが、ある場合には、ステップＳ７０３にて訂正情報の消去を行う必要がある。
【００３９】
先の実施形態では、訂正情報を当該ページのスペアエリアに格納していたが、その場合は当該ブロックの消去とともに訂正情報も削除されるため図７におけるステップＳ７０３相当の特別な処理が不要であるという特筆すべき特徴がある。ＮＡＮＤの他のブロックに訂正情報を格納した場合、一括消去しかできないため、消去対象以外の訂正情報を別ブロックにコピーして削除しなければならない。
【００４０】
ここで、訂正情報の削除例として、“消去した情報”を追加書き込みする例を示す。格納先として同一デバイスかつ同１ページではない場合には、ページ番号を示す情報を付与する点と、有効性を示す有効フラグを付与する点が先の実施形態と異なる。図８の符号８０１には、そのフォーマットを示している。符号８０２は、４００ページの１００バイト目にエラーが発生した場合の実施例を示している。その後、４００ページを含むブロックを消去した場合は、符号８０３に示すように有効フラグに「無効」を表す０を指定する。このようなフォーマットは、訂正情報の格納先として追加書き込み特性に優れる別デバイス、例えばＮＯＲフラッシュを選択した場合には特に有効である。
【００４１】
本実施形態では、デバイスがひとつと仮定しているが、実際の実施形態ではひとつに限らない。複数のデバイスがある場合には、ページ番号の他さらにデバイス番号を付与する必要もあることは容易に推測でき、本発明の範囲内である。
【００４２】
訂正情報のフォーマットについて他の実施形態をさらに示す。図９は訂正情報を二重に記録する例である。訂正情報そのものが後にビット化けを起こした場合、どちらかの訂正情報でＥＣＣ訂正可能な範囲に収まれば、当該ページのデータを失うことを防ぐことが可能となる。図１０は訂正情報にさらにその訂正情報に関するエラー訂正符号を付与したものである。やはり、訂正情報そのものが後にビット化けを起こした場合に、当該ページのデータを失うことが防ぐことが可能となる。
【００４３】
このように、本実施形態では、正常なエリアに対してエラー訂正をしているので、当該ブロックを消去する場合には訂正情報も削除する必要がある。しかしながら、消去後はまたビット化けの無い正常なエリアとして使用できるという効果が得られる。
【００４４】
以上、本発明の好適な実施の形態について説明したが、本発明はこれに限定されるものではなく、要旨を逸脱しない範囲内で種々の変形実施が可能である。
【００４５】
なお、本発明は、携帯電話などフラッシュメモリを使用する電子機器で、特に保存するデータの信頼性が求められる物、例えば、有償の音楽、画像などのデータが保存される機器などに実施すると有効である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態に係るエラー訂正方法の流れを示すフローチャートである。
【図２】本発明の実施形態に係るエラー訂正方法が適用されるエラー訂正装置の構成を示すブロック図である。
【図３】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの１読み込み単位（ページ）毎の構造を示す概念図である。
【図４】本発明の実施形態に係る訂正情報フォーマットの構造を示す概念図である。
【図５】本発明の実施形態に基づく具体例を説明するための概念図である。
【図６】本発明の実施形態に基づく具体例を説明するためのフローチャートである。
【図７】本発明の他の実施形態に係るエラー訂正方法の流れを示すフローチャートである。
【図８】本発明の他の実施形態
【図９】本発明の他の実施形態（訂正情報を二重に記録するもの）に係るページ構造を示す概念図である。
【図１０】本発明の他の実施形態（訂正情報にエラー訂正符号を付与するもの）に係るページ構造を示す概念図である。
【図１１】本発明に関連する技術に係るエラー訂正方法の流れを示すフローチャートである。
【符号の説明】
【００４７】
２０１    ＣＰＵ
２０２    ＲＡＭ
２０３    ＮＡＮＤ型フラッシュメモリ
２０４    ＲＯＭ
【図１】
2010140261.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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