(57)【要約】【課題】ナノアンペアオーダーの微小電流領域で動作する電源回路において、温度や電源電圧などの周囲環境が変化しても一定の基準電流を出力することができる基準電流源回路を提供する。【解決手段】基準電流源回路は、電流生成用ｎＭＯＳＦＥＴを備え電子移動度に依存する出力電流の温度特性を有して第１の電流を生成するｎＭＯＳ構成電源回路１１，２１と、電流生成用ｐＭＯＳＦＥＴを備えホール移動度に依存する出力電流の温度特性を有して第２の電流を生成するｐＭＯＳ構成電源回路１２，２２と、上記第１の電流から上記第２の電流を減算することにより一定の基準電流を生成する電流減算回路１３とを備えて構成される。【選択図】図１５
2010231774.tif 000002
【特許請求の範囲】
【請求項１】
電流生成用ｎＭＯＳＦＥＴを備え、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路と、
電流生成用ｐＭＯＳＦＥＴを備え、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路と、
上記第１の電流から上記第２の電流を減算することにより一定の基準電流を生成する電流減算回路とを備えたことを特徴とする基準電流源回路。
【請求項２】
上記第１の電源回路は複数の第１の電流を発生し、上記第２の電源回路は複数の第２の電流を発生し、上記減算回路は上記複数の第１の電流及び上記複数の第２の電流に基づいて一定の基準電流を生成することを特徴とする請求項１記載の基準電流源回路。
【請求項３】
上記第１の電源回路は、
上記電流生成用ｎＭＯＳＦＥＴを強反転領域で動作させるためにゲートバイアス電圧を生成する第１のゲートバイアス電圧生成回路と、
上記電流生成用ｎＭＯＳＦＥＴのドレインバイアスを生成する第１のドレインバイアス生成回路とをさらに備え、
上記第２の電源回路は、
上記電流生成用ｐＭＯＳＦＥＴを強反転領域で動作させるためにゲートバイアス電圧を生成する第２のゲートバイアス電圧生成回路と、
上記電流生成用ｐＭＯＳＦＥＴのドレインバイアスを生成する第２のドレインバイアス生成回路とをさらに備えたことを特徴とする請求項１又は２記載の基準電流源回路。
【請求項４】
上記第１のゲートバイアス電圧生成回路は複数の差動対又は複数の差動対回路を用いて構成され、上記第２のゲートバイアス電圧生成回路は複数の差動対又は複数の差動対回路を用いて構成されたことを特徴とする請求項３記載の基準電流源回路。
【請求項５】
上記第１の電源回路は、上記電流生成用ｎＭＯＳＦＥＴと、上記第１のドレインバイアス生成回路と、上記第１のゲートバイアス電圧生成回路とに対し、電源電流を供給する第１のカレントミラー回路をさらに備え、
上記第２の電源回路は、上記電流生成用ｐＭＯＳＦＥＴと、上記第２のドレインバイアス生成回路と、上記第２のゲートバイアス電圧生成回路とに対し、電源電流を供給する第２のカレントミラー回路をさらに備えたことを特徴とする請求項３又は４記載の基準電流源回路。
【請求項６】
上記第１のカレントミラー回路は電源電圧の変動に伴う電源電流の変動を抑制する第１のオペアンプを備え、
上記第２のカレントミラー回路は電源電圧の変動に伴う電源電流の変動を抑制する第２のオペアンプを備えたことを特徴とする請求項５記載の基準電流源回路。
【請求項７】
上記第１の電源回路と上記第２の電源回路はそれぞれスタートアップ回路をさらに備え、
上記スタートアップ回路は、
上記第１の電源回路と上記第２の電源回路の非動作時を検出する検出回路と、
上記検出回路により上記第１の電源回路と上記第２の電源回路の非動作時が検出されたとき、上記第１の電源回路と上記第２の電源回路に所定の電流を流すことにより上記第１の電源回路と上記第２の電源回路を起動する起動トランジスタ回路とを備えたことを特徴とする請求項１乃至６のうちのいずれか１つに記載の基準電流源回路。
【請求項８】
上記第１の電源回路と上記第２の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する電流供給回路を備え、
上記電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第３のカレントミラー回路とを備えたことを特徴とする請求項７記載の基準電流源回路。
【請求項９】
上記第１の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第１の電流供給回路を備え、
上記第１の電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第３のカレントミラー回路とを備え、
上記第２の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第２の電流供給回路を備え、
上記第２の電流供給回路は、
上記第２の電源回路の起動後の動作電流に対応する電流をバイアス動作電流として発生する第４のカレントミラー回路とを備えたことを特徴とする請求項７記載の基準電流源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度や電源電圧などの周囲環境が変化しても一定の電流を出力することができる基準電流源回路に関する。
【背景技術】
【０００２】
ネットワーク環境の急速な発展や情報通信機器の小型化等により、近い将来、ユビキタスネットワーク社会の実現が期待されている。ユビキタスネットワーク社会では、身の回りのあらゆる場所に埋め込まれたセンサデバイスから我々が必要としている様々な情報を得ることができる。このような社会を実現するためには、我々の周囲の情報をセンシングするスマートセンサＬＳＩの開発が不可欠となっている。このようなスマートセンサＬＳＩは、超低消費電力で長時間に渡り連続動作しなければならないため、周囲の環境エネルギーから電力を取得する、もしくは超小型電池を電源とするなど、いずれにしても極めて限られた電力供給のもとで動作させる必要がある。
【０００３】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ＬＳＩの消費電力は、これまで素子の微細化やこれに伴う電源電圧の低減により削減されてきた。しかし、金属酸化半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）という。））の強反転領域での動作を前提とした現行の回路設計では、消費電力を大幅に削減することは困難となってきている。なお、当該明細書等において、ｐチャネルＭＯＳＦＥＴをｐＭＯＳＦＥＴ又はｐＭＯＳといい、ｎチャネルＭＯＳＦＥＴをｎＭＯＳＦＥＴ又はｎＭＯＳという。
【０００４】
そこで、このような回路システムの消費電力を格段に低減する手法として、ＭＯＳＦＥＴのサブスレッショルド領域での動作を前提とした回路設計を行うことが挙げられる。ＭＯＳＦＥＴをサブスレッショルド領域で動作させた時の電流はナノアンペア（ｎＡ）オーダであるため、回路システムの消費電力をマイクロワット（μＷ）オーダ以下に抑えることが可能となる。これは、ボタン電池等の微小エネルギー源のもとで回路を動作させた場合を想定すると、数年間に渡る長期の連続動作が可能な回路システムを構築することができる。
【０００５】
本発明に関連する先行技術文献は以下の通りである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２３１９５５号公報。
【特許文献２】特開２００１−３４４０２８号公報。
【特許文献３】特開２００５−３０１４１０号公報。
【非特許文献】
【０００７】
【非特許文献１】R. Jacob Baker et al., “CMOS CIRCUIT DESIGN, LAYOUT, AND SIMULATION”, IEEE Press Series on Microelectronic Systems, 2004.
【非特許文献２】H. J. Oguey et al., “CMOS Current Reference Without Resistance”, IEEE Journal of Solid-State Circuits, Vol.32, No.7, pp.1132-1135, July 1997.
【非特許文献３】T. Hirose et al., “"Temperature-compensated CMOS current reference circuit for ultralow-power subthreshold LSIs”, IEICE Electronics Express, Vol.5, No.6, pp.204-210, June 2008.
【非特許文献４】K. Ueno et al., “A 0.3-μW, 7 ppm/°C CMOS voltage reference circuit for on-chip process monitoring in analog circuits”, Proceedings of the 34th European Solid-State Circuits Conference, pp. 398-401, September 2008.
【非特許文献５】上野憲一ほか，「ＭＯＳＦＥＴのしきい値電圧を参照した基準電圧源回路」，ＶＤＥＣデザイナーフォーラム２００８，Ｐ−０９，２００８年６月。
【非特許文献６】吉井一馬ほか，「サブスレッショルドＬＳＩのための基準電流源回路」，電子情報通信学会総合大会講演論文集，エレクトロニクス，Ｃ−１２−２９，電子情報通信学会発行，２００７年３月．
【非特許文献７】K. Ueno et al., “Current reference circuit for subthreshold CMOS LSIs”, 2008 International Conference on Solid State Devices and Materials, Ibaraki, Japan, September 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
サブスレッショルド領域での動作を前提とした回路設計により低消費電力化が可能となる一方、このような動作領域でのＭＯＳＦＥＴの特性は、温度変化やプロセスバラツキに対して敏感に変動する問題がある。スマートセンサＬＳＩは、様々な環境の下で使用されることが予測されるため、これらの特性の変動を無視することはできない。このような回路システムを安定動作させるためには、あらゆる環境において常に一定の電流を供給する必要があり、そのためにはまず超低消費電力で、温度や電源電圧の変動に対して安定に動作する基準電流源回路の構築が必要となる。
【０００９】
まず、従来技術に係る基準電流源回路について以下に説明する。以下、ＭＯＳＦＥＴのキャリア移動度、電圧電流特性、及び電流源回路において重要な役割を果たすカレントミラー回路について説明する。また既存の基準電流源回路の動作原理について説明する。
【００１０】
最初に、ＭＯＳＦＥＴのキャリア移動度について以下に説明する。ＭＯＳＦＥＴは一種類のキャリア（ｎＭＯＳは電子、ｐＭＯＳはホール）で動作するユニポーラデバイスである。シリコン中のキャリアは電界の存在下で起きるドリフトと電子あるいはホールの濃度勾配によって生じる拡散によって運動する。ここではドリフト電流について議論する。自由キャリアと導電性をもつ媒体に電界が加えられたとき、キャリアは加速され、熱的なランダム運動に重ね合わされたドリフト速度を得る。低電界の下では、ドリフト速度ｖｄは電界強度εに比例する。その比例係数は移動度と呼ばれ、以下の関係を得る。
【００１１】
【数１】
2010231774.tif 000003
【００１２】
ここで、移動度μはキャリアの有効質量に反比例する。電子の質量はホールの質量よりも小さいため、電子の移動度はホールの移動度よりも大きい。キャリアの散乱機構には、フォノン散乱（熱振動）、不純物散乱、キャリア間のクーロン散乱、及び中性不純物原子による散乱がある。高温ではフォノン散乱が支配的となり移動度μ（Ｔ）は次式で表される。
【００１３】
【数２】
2010231774.tif 000004
【００１４】
すなわち、移動度μ（Ｔ）は温度Ｔが上昇するとともに小さくなる特性を持つ。ここで、Ｔ０は室温を示し、ｍはＣＭＯＳテクノロジに依存した移動度の温度係数を示す。電子とホールの移動度の温度係数ｍの値は異なる。従って、電子をキャリアとするｎＭＯＳとホールをキャリアとするｐＭＯＳの温度依存性は異なる。
【００１５】
図１は従来技術に係るＭＯＳＦＥＴのゲート・ソース間電圧ＶＧＳ対ドレイン電流（線形スケール）ＩＤ特性を示すグラフであり、図２は従来技術に係るＭＯＳＦＥＴのゲート・ソース間電圧ＶＧＳ対ドレイン電流（対数スケール）ＩＤ特性を示すグラフである。図１及び図２において、ゲート・ソース間電圧ＶＧＳがしきい値電圧ＶＴＨよりも大きい領域を強反転領域と呼び、ゲート・ソース間電圧ＶＧＳがしきい値電圧ＶＴＨよりも小さい領域をサブスレッショルド領域（弱反転領域）と呼ぶ。図１から、強反転領域ではドレイン電流ＩＤが電圧（ＶＧＳ−ＶＴＨ）に依存して増加しているが、サブスレッショルド領域では電流が流れていないように見える。しかし、図２に示すようにドレイン電流ＩＤを対数スケールで表すとサブスレッショルド領域での電流は０ではなく、微小の電流が流れていることがわかる。
【００１６】
図３は従来技術に係るＭＯＳＦＥＴのドレイン・ソース間電圧ＶＤＳ対ドレイン電流ＩＤ特性を示すグラフである。すなわち、強反転領域のドレイン・ソース間電圧ＶＤＳとドレイン電流ＩＤの関係を図３に示す。図３の点線の左側（ＶＤＳ＜ＶＧＳ−ＶＴＨ）を線形特性領域（非飽和特性領域）、図３の右側（ＶＤＳ＞ＶＧＳ−ＶＴＨ）を飽和特性領域と呼ぶ。線形特性領域では、ドレイン電流ＩＤはドレイン・ソース間電圧ＶＤＳに依存しており、次式で表される。
【００１７】
【数３】
2010231774.tif 000005
【００１８】
ここで、β＝μＣＯＸＫであり、μはキャリア移動度、ＣＯＸは単位面積当たりの酸化膜容量、Ｋはアスペクト比（＝Ｗ／Ｌ）、Ｗはゲート幅、Ｌはゲート長である。ドレイン・ソース間電圧ＶＤＳが十分に小さいとき、式（３）は次式で近似することができる。
【００１９】
【数４】
2010231774.tif 000006
【００２０】
式（４）から、この領域で動作するＭＯＳＦＥＴは、ＶＤＳが十分に小さい時、大きな抵抗として扱うことができる。一方、飽和特性領域では、次式で表される。
【００２１】
【数５】
2010231774.tif 000007
【００２２】
上記式（５）で表せるため、ドレイン電流ＩＤはドレイン・ソース間電圧ＶＤＳに依存せず、ゲート・ソース間電圧ＶＧＳによって決定される。
【００２３】
サブスレッショルド領域でのＭＯＳＦＥＴには微小の電流が流れているため、この領域を前提とした回路設計の採用により、回路システムの消費電力を大幅に削減することが可能となる。このときのＭＯＳＦＥＴのドレイン電流ＩＤは、ドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以下（サブスレッショルド線形領域）の場合、次式で表される。
【００２４】
【数６】
2010231774.tif 000008
【００２５】
ここで、Ｉ０＝μＣＯＸＶＴ２（η−１）であり、ＶＴ（＝ｋＴ／ｑ）は熱電圧、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷素量、ηはサブスレッショルドスイング係数である。また、ドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以上の場合、次式で近似できる。
【００２６】
【数７】
2010231774.tif 000009
【００２７】
上記式（７）で近似できるため、ドレイン電流ＩＤはドレイン・ソース間電圧ＶＤＳに依存せず、ゲート・ソース間電圧ＶＧＳによって決定される。
【００２８】
図４は従来技術に係るカレントミラー回路を示す回路図である。上述したように、飽和特性領域では、ドレイン電流ＩＤはドレイン・ソース間電圧ＶＤＳに依存せず、ゲート・ソース間電圧ＶＧＳによって決定される。このような特性領域で動作するＭＯＳＦＥＴを図４のように接続すると、２個のＭＯＳＦＥＴＭ１，Ｍ２のゲート・ソース間電圧ＶＧＳが等しくなるため、式（５）から出力電流Ｉｏｕｔは次式で表される。
【００２９】
【数８】
2010231774.tif 000010
【００３０】
従って、ＭＯＳＦＥＴＭ１とＭＯＳＦＥＴＭ２のアスペクト比Ｋ１、Ｋ２によって様々な電流値を得ることができ、ＭＯＳＦＥＴＭ１とＭＯＳＦＥＴＭ２が同サイズであれば、ドレイン電圧に依存せず等しい電流をコピーすることができる。これは、サブスレッショルド領域でドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以上の場合でも同様のことがいえる。しかし、実際のＭＯＳＦＥＴのドレイン電流ＩＤはチャネル長変調効果により、ドレイン・ソース間電圧ＶＤＳに依存する。強反転領域の場合，これは次式で表される。
【００３１】
【数９】
2010231774.tif 000011
【００３２】
ここで、βはＭＯＳＦＥＴの設計パラメータで決まる定数であり、ドレイン・ソース間電圧ＶＤＳに依存するため、ＭＯＳＦＥＴＭ１とＭ２のドレイン・ソース間電圧ＶＤＳの相違により、基準出力電流Ｉｒｅｆと出力電流Ｉｏｕｔとの間にわずかな誤差が生じる。ここで、λはチャネル長変調係数であり、１／Ｌに比例するためゲート長Ｌが長いほど誤差は小さくなる。
【００３３】
図４のカレントミラー回路では出力電圧がΔＶｏｕｔだけ変動すると、ＭＯＳＦＥＴＭ２の出力抵抗ｒｏ２を介して出力電流が変化する。この電流の変化量をΔＩｏｕｔとすると、次式で表される。
【００３４】
【数１０】
2010231774.tif 000012
【００３５】
従って、出力抵抗ｒｏ２が大きいほど出力電流の変化量ΔＩｏｕｔは小さくなり、カレントミラー回路の精度が向上する。
【００３６】
図５は従来技術に係るカスコードカレントミラー回路を示す回路図である。出力抵抗を大きくする方法として、図５に示すカスコード接続が挙げられる。カスコード接続によりＭＯＳＦＥＴＭ２のドレイン抵抗ｒｏ２が、ＭＯＳＦＥＴＭ４の真性利得ｇｍ４ｒｏ４倍された（ｇｍ４ｒｏ４）ｒｏ２となる。従って、出力電流の変化量ΔＩｏｕｔは、次式で表される。
【００３７】
【数１１】
2010231774.tif 000013
【００３８】
式（１０）よりさらにＭＯＳＦＥＴＭ４の真性利得ｇｍ４ｒｏ４だけ小さく抑えることができる。ただし、カスコード接続を用いた場合、ＭＯＳＦＥＴ対を一段多く接続するためＭＯＳＦＥＴが動作するのに要する電圧（オーバードライブ電圧）が余分に必要となり、電源電圧の下限値の増大を招くという問題点がある。
【００３９】
図６は従来技術に係る帰還型オペアンプ回路を示す回路図である。オペアンプ５３は、図６のように、帰還回路５４により出力信号の一部を入力側に負帰還すると、帰還回路の働きにより入力信号の差がなくなるように出力端子電圧が変化する。このように、フィードバックをかけたオペアンプ５３の２つの入力端子の電圧は等しくなり、これを仮想短絡と呼ぶ。上述したように、カレントミラー回路の精度は２つのＭＯＳＦＥＴ対のドレイン・ソース間電圧ＶＤＳの差が小さいほど向上する。従って、オペアンプ５３の仮想短絡を利用することで２つのＭＯＳＦＥＴ対のＶＤＳが一致し、カレントミラー回路の精度を向上させることができる。
【００４０】
図７は従来技術に係るベータ乗算型自己参照バイアス回路を示す回路図である（例えば、非特許文献１参照。）。ＭＯＳＦＥＴＭｐ１とＭｐ２はゲート・ソース間電圧が共通であり、カレントミラー回路を構成しているため、両者には等しい電流が流れる。従って、ＭＯＳＦＥＴＭｎ１とＭｎ２にも等しい電流が流れ、これらのＭＯＳトランジスタをサブスレッショルド領域で動作させた場合、電流はともに式（７）で表せる。しかし、ＭＯＳＦＥＴＭｎ１のソースに抵抗Ｒが接続されているため、ＭＯＳＦＥＴＭｎ１のゲート・ソース間電圧ＶＧＳｎ１はＭＯＳＦＥＴＭｎ２のゲート・ソース間電圧ＶＧＳｎ２よりも小さくなる。従って、ＭＯＳＦＥＴＭｎ１とＭＯＳＦＥＴＭｎ２を次式を満たす。
【００４１】
【数１２】
2010231774.tif 000014
【００４２】
ここで、ＶＲは抵抗Ｒにかかる電圧を示している。図７の回路構成から、この回路全体には等しい電流が流れ、流れる電流は抵抗Ｒの大きさによって決定される。しかし、ベータ乗算型自己参照バイアス回路をサブスレッショルド領域で動作させるためには、回路を流れる電流を数ｎＡオーダにする必要がある。そのためには抵抗Ｒを非常に大きな抵抗値にする必要があり、チップ面積の増大を招くという問題が生じる。
【００４３】
図８は、非特許文献２において開示された第１の従来例に係る基準電流源回路の構成を示す回路図である。この回路では、ＭＯＳＦＥＴＭＲを強反転線形領域で動作させ、ＭＯＳＦＥＴＭＢはＭＯＳＦＥＴＭＲに十分大きなバイアス電圧を与えるために強反転飽和領域で動作させる。上述したように、強反転線形領域で動作させたＭＯＳトランジスタは抵抗として扱うことができるため、ベータ乗算型自己参照バイアス回路で問題となっていた抵抗によるチップ面積の増大を改善することができる。この回路の動作原理を以下に説明する。
【００４４】
当該回路で生成される電流は、強反転線形領域で動作するＭＯＳＦＥＴＭＲ（電流生成トランジスタ）により決定される。すなわち、当該回路を流れる電流Ｉは式（４）から、次式で表される。
【００４５】
【数１３】
2010231774.tif 000015
【００４６】
ここで、βＲはＭＯＳＦＥＴＭＲの設計パラメータ、ＶＢはＭＯＳＦＥＴＭＲのゲートに印加されるバイアス電圧、ＶＤＳＲはＭＯＳＦＥＴＭＲのドレイン・ソース間電圧である。図８のＭＯＳＦＥＴＭｎ１とＭＯＳＦＥＴＭｎ２はサブスレッショルド領域で動作するため式（７）から、次式で表される。
【００４７】
【数１４】
2010231774.tif 000016
【００４８】
このことから、図８のＭＯＳＦＥＴＭＲの設計パラメータβＲとドレイン・ソース間電圧ＶＤＳＲを制御することにより、微小電流を生成することができる。上記式（１３）及び（１４）で表される電流の温度依存性を考える。キャリア移動度μとしきい値電圧ＶＴＨの温度依存性はそれぞれ次式で表される。
【００４９】
【数１５】
2010231774.tif 000017
【数１６】
2010231774.tif 000018
【００５０】
ここでＴ０は室温、μ（Ｔ０）は室温での移動度、ｍはＣＭＯＳテクノロジに依存した移動度の温度係数、ＶＴＨ０は絶対零度でのしきい値電圧、κはしきい値電圧の温度係数である。このとき、出力電流Ｉの温度係数ＴＣＩは、次式で表される。
【００５１】
【数１７】
2010231774.tif 000019
【００５２】
また、図８のＭＯＳＦＥＴＭＢは飽和領域で動作しているため、式（５）から、ＭＯＳＦＥＴＭＢのゲートに印加されるバイアス電圧ＶＢは次式で表される。
【００５３】
【数１８】
2010231774.tif 000020
【００５４】
従って、式（１７）は、次式で表される。
【００５５】
【数１９】
2010231774.tif 000021
【００５６】
一般的なＭＯＳＦＥＴのパラメータｍの値は約１．５であるため、出力電流の温度係数は常に正となる。すなわち、温度上昇とともに電流値が増大する特性を持つ。このことから、以下ではこの電流源回路をＰＴＣ（Positive Temperature Coefficient）電流源回路と呼ぶ。動作温度が変動する環境において使用した場合、この電流源回路の出力電流は温度とともに電流値が増加し、一定電流を供給できない問題が生じる。
【００５７】
図９は、非特許文献４，５において開示された、第２の従来例に係る基準電圧源回路の構成を示す回路図である。当該回路は、電圧源としての使用が報告されており、電流源としての使用方法は想定されていない。しかし、当該回路を流れる電流に特徴的な性質、すなわちしきい値電圧のバラツキに対して安定に電流を生成できる特徴を持つ。当該回路は、図９に示すように、電流源サブ回路５１と、電圧源サブ回路５２とから構成される。電圧源サブ回路５２から生成される出力電圧Ｖｒｅｆの温度係数が０になるように各ＭＯＳトランジスタのサイズを設定することにより、出力電圧Ｖｒｅｆは、次式で表される。
【００５８】
【数２０】
2010231774.tif 000022
【００５９】
この出力電圧Ｖｒｅｆが電流生成トランジスタＭＲにバイアスされるため、この回路の出力電流Ｉは、式（７）、式（１３）及び式（１６）より、次式で表される。
【００６０】
【数２１】
2010231774.tif 000023
【数２２】
2010231774.tif 000024
【００６１】
この回路の出力電流Ｉの温度係数ＴＣＩは式（１７）から、次式で表される。
【００６２】
【数２３】
2010231774.tif 000025
【００６３】
従って、当該回路の出力電流Ｉの温度係数ＴＣＩは常に正となる。すなわち、温度上昇とともに電流量が増大する。第１の従来例に係る基準電流源回路では、電流生成トランジスタＭＲに式（１８）で示される強反転飽和領域で動作するＭＯＳＦＥＴＭＲのゲート・ソース間電圧ＶＧＳがバイアスされるため出力電流は次式で表される。
【００６４】
【数２４】
2010231774.tif 000026
【００６５】
これに対し、この回路では絶対零度におけるＭＯＳＦＥＴのしきい値電圧がバイアスされるため、出力電流Ｉは式（２１）で示す式となる。式（２４）の
【数２５】
2010231774.tif 000027
は製造プロセスにおけるバラツキによって値が変動する。それに対し、式（２１）のκＴはプロセスバラツキに対して安定であるため、この回路の出力電流はプロセスバラツキに対する影響が小さいことが予測できる。
【００６６】
図１０は、例えば非特許文献６において開示された、第３の従来例に係る基準電流源回路の構成を示す回路図である。上述の第１及び第２の従来例に係る基準電流源回路は温度に比例して電流が増大するという問題点がある。そこで、温度に比例して電流が減少する特性を持つ電流源回路、すなわちＮＴＣ（Negative Temperature Coefficient）電流源回路を別途構成し、これらの電流を加算して電流の温度特性の改善を図ることが例えば非特許文献６において開示されている。
【００６７】
図１０の回路は、ＰＴＣ電流源回路６１と、ＮＴＣ電流源回路６２と、電流加算回路６３とを備えて構成され、カレントミラーの精度を上げるためカスコード接続を採用している。ＮＴＣ電流源回路６２は、ＰＴＣ電流源回路６１のＭＯＳＦＥＴＭＢ１の代わりにサブスレッショルド領域で動作するＭＯＳＦＥＴＭＢ２と飽和領域で動作するＭＯＳＦＥＴＭＢ３を接続したものである。このときＮＴＣ電流源回路６２の電流生成トランジスタＭＲ２のゲート・ソース間電圧ＶＢ２は、次式で表される。
【００６８】
【数２６】
2010231774.tif 000028
【００６９】
出力電流Ｉｒｅｆの温度係数ＴＣＩは式（１７）及び（２５）から、次式で表される。
【００７０】
【数２７】
2010231774.tif 000029
【００７１】
ここで、Ｔは温度、ＶＴＨ０は絶対零度でのしきい値電圧、κはしきい値電圧の温度係数であり、電圧ＶＡは次式で表される。
【００７２】
【数２８】
2010231774.tif 000030
【００７３】
ここで、パラメータκＴは絶対零度でのしきい値電圧ＶＴＨ０に比べて非常に小さな値となるため、式（２６）は、次式で表される。
【００７４】
【数２９】
2010231774.tif 000031
【００７５】
従って、ＮＴＣ電流源回路６２の出力電流Ｉの温度係数ＴＣＩは常に負となる。以上のことから、ＰＴＣ電流源回路６１から生成される温度係数が正である電流と、ＮＴＣ電流源回路６２から生成される温度係数が負である電流とを、電流加算回路６３に入力することで、温度係数が０である電流を出力する基準電流源回路（図１０）を構成することができる。ただし、ＮＴＣ電流源回路６２の電流生成トランジスタＭＲ２には式（２５）に示す電圧ＶＢ２が印加されてバイアスされるため、ＮＴＣ電流源回路６２の出力電流ＩＮＴＣは式（１３）及び式（２５）から、次式で表される。
【００７６】
【数３０】
2010231774.tif 000032
【００７７】
ここで、式（２８）及び式（２９）に着目すると両式ともにしきい値電圧ＶＴＨ（∝ＶＴＨ０）を含む。絶対零度でのしきい値電圧ＶＴＨ０はプロセスバラツキに対して大きく変動し、電流特性が大きく変動する。従って、このようなＮＴＣ電流源回路６２を用いて一定電流を生成する手法では、プロセスバラツキによって電流特性が大きく変動する可能性がある。以上の従来例に係る問題点を整理すると以下のようになる。
【００７８】
従来は、シリコンのバンドギャップを参照した電圧源回路を利用して一定電流を生成する手法がとられていた（例えば、特許文献１参照。）。図１１（ａ）は従来技術に係る定電流を生成する方法を示す図であって、温度とともに電流が増大するＰＴＡＴ（Proportional To Absolute Temperature）電流７１と、温度とともに電流が減少ＣＴＡＴ（Conversely Proportional To Absolute Temperature）電流７２の温度変化を示すグラフであり、図１１（ｂ）は図１１（ａ）のＰＴＡＴ電流７１とＣＴＡＴ電流７２とを加算して一定の電流を得ることを示すグラフである。すなわち、図１１（ａ）及び図１１（ｂ）に示すように、ＰＴＡＴ電流７１とＣＴＡＴ電流７２とを加算することにより、温度が変化しても一定の電流を得ることができる。
【００７９】
しかしながら、バンドギャップ電圧源回路は電力が大きい問題点があること、また抵抗を使用するため低電流で動作させたときに実装面積が増加する問題点がある。これらの電流源回路では、回路的に温度とともに上昇する電流と減少する電流を生成し、これを加算することで温度に対して変化しない定電流を生成していた。
【００８０】
上述の第１及び第２の従来例では、ナノアンペアオーダーの微小電流領域で動作する電源回路が提案されている。これらの回路を流れる電流は温度とともに上昇する特性をもつ。第３の従来例では、温度が変化しても一定の電流を得ることができるが、しきい値電圧のバラツキの影響を強く受け、電流量が大きく変化する特性をもつ。第１及び第２の従来例では、プロセスバラツキに対して安定に動作するが、次の問題がある。図１２（ａ）従来技術に係る微小電流生成回路の場合においてＣＴＡＴ電流７２を生成できないことを示すグラフであり、図１２（ｂ）は図１２（ａ）の結果、温度依存性のない基準電流出力が得られないことを示すグラフである。図１２（ａ）及び図１２（ｂ）に示すように、従来技術に係るバンドギャップを参照した基準電圧源回路のように温度とともに減少する電流を生成できないため、温度に対して一定の基準電流源回路を構築することができなかった。
【００８１】
本発明の目的は以上の問題点を解決し、ナノアンペアオーダーの微小電流領域で動作する電源回路において、温度や電源電圧などの周囲環境が変化しても一定の基準電流を出力することができる基準電流源回路を提供することにある。
【課題を解決するための手段】
【００８２】
本発明に係る基準電流源回路は、
電流生成用ｎＭＯＳＦＥＴを備え、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路と、
電流生成用ｐＭＯＳＦＥＴを備え、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路と、
上記第１の電流から上記第２の電流を減算することにより一定の基準電流を生成する電流減算回路とを備えたことを特徴とする。
【００８３】
上記基準電流源回路において、上記第１の電源回路は複数の第１の電流を発生し、上記第２の電源回路は複数の第２の電流を発生し、上記減算回路は上記複数の第１の電流及び上記複数の第２の電流に基づいて一定の基準電流を生成することを特徴とする。
【００８４】
また、上記基準電流源回路において、上記第１の電源回路は、
上記電流生成用ｎＭＯＳＦＥＴを強反転領域で動作させるためにゲートバイアス電圧を生成する第１のゲートバイアス電圧生成回路と、
上記電流生成用ｎＭＯＳＦＥＴのドレインバイアスを生成する第１のドレインバイアス生成回路とをさらに備え、
上記第２の電源回路は、
上記電流生成用ｐＭＯＳＦＥＴを強反転領域で動作させるためにゲートバイアス電圧を生成する第２のゲートバイアス電圧生成回路と、
上記電流生成用ｐＭＯＳＦＥＴのドレインバイアスを生成する第２のドレインバイアス生成回路とをさらに備えたことを特徴とする。
【００８５】
さらに、上記基準電流源回路において、上記第１のゲートバイアス電圧生成回路は複数の差動対又は複数の差動対回路を用いて構成され、上記第２のゲートバイアス電圧生成回路は複数の差動対又は複数の差動対回路を用いて構成されたことを特徴とする。
【００８６】
またさらに、上記基準電流源回路において、
上記第１の電源回路は、上記電流生成用ｎＭＯＳＦＥＴと、上記第１のドレインバイアス生成回路と、上記第１のゲートバイアス電圧生成回路とに対し、電源電流を供給する第１のカレントミラー回路をさらに備え、
上記第２の電源回路は、上記電流生成用ｐＭＯＳＦＥＴと、上記第２のドレインバイアス生成回路と、上記第２のゲートバイアス電圧生成回路とに対し、電源電流を供給する第２のカレントミラー回路をさらに備えたことを特徴とする。
【００８７】
さらに、上記基準電流源回路において、
上記第１のカレントミラー回路は電源電圧の変動に伴う電源電流の変動を抑制する第１のオペアンプを備え、
上記第２のカレントミラー回路は電源電圧の変動に伴う電源電流の変動を抑制する第２のオペアンプを備えたことを特徴とする。
【００８８】
上記基準電流源回路において、上記第１の電源回路と上記第２の電源回路はそれぞれスタートアップ回路をさらに備え、
上記スタートアップ回路は、
上記第１の電源回路と上記第２の電源回路の非動作時を検出する検出回路と、
上記検出回路により上記第１の電源回路と上記第２の電源回路の非動作時が検出されたとき、上記第１の電源回路と上記第２の電源回路に所定の電流を流すことにより上記第１の電源回路と上記第２の電源回路を起動する起動トランジスタ回路とを備えたことを特徴とする。
【００８９】
また、上記基準電流源回路において、上記第１の電源回路と上記第２の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する電流供給回路を備え、
上記電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第３のカレントミラー回路とを備えたことを特徴とする。
【００９０】
さらに、上記基準電流源回路において、上記第１の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第１の電流供給回路を備え、
上記第１の電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第３のカレントミラー回路とを備え、
上記第２の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第２の電流供給回路を備え、
上記第２の電流供給回路は、
上記第２の電源回路の起動後の動作電流に対応する電流をバイアス動作電流として発生する第４のカレントミラー回路とを備えたことを特徴とする。
【発明の効果】
【００９１】
本発明に係る基準電流源回路によれば、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路と、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路と、上記第１の電流から上記第２の電流を減算することにより一定の基準電流を生成する電流減算回路とを備えることにより、電子移動度とホール移動度における生成電流の温度特性の違いに基づいて、互いに相補的な回路構成で当該温度依存性をキャンセルして、温度依存性のない一定の基準電流を得ることができる。
【図面の簡単な説明】
【００９２】
【図１】従来技術に係るＭＯＳＦＥＴのゲート・ソース間電圧ＶＧＳ対ドレイン電流（線形スケール）ＩＤ特性を示すグラフである。
【図２】従来技術に係るＭＯＳＦＥＴのゲート・ソース間電圧ＶＧＳ対ドレイン電流（対数スケール）ＩＤ特性を示すグラフである。
【図３】従来技術に係るＭＯＳＦＥＴのドレイン・ソース間電圧ＶＤＳ対ドレイン電流ＩＤ特性を示すグラフである。
【図４】従来技術に係るカレントミラー回路を示す回路図である。
【図５】従来技術に係るカスコードカレントミラー回路を示す回路図である。
【図６】従来技術に係る帰還型オペアンプ回路を示す回路図である。
【図７】従来技術に係るベータ乗算型自己参照バイアス回路を示す回路図である。
【図８】第１の従来例に係る基準電流源回路の構成を示す回路図である。
【図９】第２の従来例に係る基準電圧源回路の構成を示す回路図である。
【図１０】第３の従来例に係る基準電流源回路の構成を示す回路図である。
【図１１】（ａ）は従来技術に係る定電流を生成する方法を示す図であって、ＰＴＡＴ（Proportional To Absolute Temperature）電流７１とＣＴＡＴ（Conversely Proportional To Absolute Temperature）電流７２の温度変化を示すグラフであり、（ｂ）は（ａ）のＰＴＡＴ電流７１とＣＴＡＴ電流７２とを加算して一定の電流を得ることを示すグラフである。
【図１２】（ａ）従来技術に係る微小電流生成回路の場合においてＣＴＡＴ電流７２を生成できないことを示すグラフであり、（ｂ）は（ａ）の結果、温度依存性のない基準電流出力が得られないことを示すグラフである。
【図１３】本発明の実施形態に係る電子移動度の温度依存係数ｍに依存するＰＴＡＴ電流７５の温度変化を示すグラフである。
【図１４】（ａ）は本発明の実施形態に係る電子移動度の温度依存係数ｍｎに依存するＰＴＡＴ電流７６及びホール移動度の温度依存係数ｍｐに依存するＰＴＡＴ電流７７の温度変化を示すグラフであり、（ｂ）は（ａ）の２つのＰＴＡＴ電流７６，７７に基づいて温度依存性のない電流出力７８を得ることを示すグラフである。
【図１５】本発明の実施形態に係る基準電流源回路の構成を示すブロック図である。
【図１６】（ａ）はサブスレッショルド領域で動作するダイオード接続されたＭＯＳＦＥＴの回路図であり、（ｂ）は（ａ）のＭＯＳＦＥＴのゲート・ソース間電圧ＶＧＳの温度特性を示すグラフである。
【図１７】（ａ）はカレントミラー回路の第１の例を示す回路図であり、（ｂ）はカレントミラー回路の第２の例を示す回路図である。
【図１８】（ａ）は本発明の実施形態に係る温度コントロールのために用いる２個のＭＯＳＦＥＴＱ１１，Ｑ１２からなる差動対回路の第１の例を示す回路図であり、（ｂ）は本発明の実施形態に係る温度コントロールのために用いる２個のＭＯＳＦＥＴＱ１３，Ｑ１４からなる差動対回路の第２の例を示す回路図である。
【図１９】本発明の実施形態に係る温度コントロール方法の第１の例を示す回路図である。
【図２０】本発明の実施形態に係る温度コントロール方法の第２の例を示す回路図である。
【図２１】本発明の第１の実施形態に係る基準電流源回路３０１の構成を示す回路図である。
【図２２】本発明の第２の実施形態に係る基準電流源回路３０２の構成を示す回路図である。
【図２３】図２１の基準電流源回路３０１の出力電流Ｉの温度依存特性を示すグラフである。
【図２４】図２２の基準電流源回路３０２の出力電流Ｉの温度依存特性を示すグラフである。
【図２５】本発明の実施例１に係る基準電流源回路１０１の構成を示す回路図である。
【図２６】本発明の実施例２に係る基準電流源回路１０２の構成を示す回路図である。
【図２７】本発明の実施例３に係る基準電流源回路１０３の構成を示す回路図である。
【図２８】本発明の実施例４に係る基準電流源回路１０４の構成を示す回路図である。
【図２９】本発明の実施例５に係る基準電流源回路１０５の構成を示す回路図である。
【図３０】本発明の実施例６に係る基準電流源回路１０６の構成を示す回路図である。
【図３１】実施例１、４及び６に係る基準電流源回路１０１，１０４，１０６について本発明者らが実行したモンテカルロシミュレーションにおけるグローバルバラツキパラメータセット（０．３５μｍＣＭＯＳパラメータの典型値とバラツキ量）の一例を示す表である。
【図３２】上記モンテカルロシミュレーションのおけるしきい値電圧及び移動度のパラメータセットを示す表である。
【図３３】（ａ）は実施例１に係る基準電流源回路１０１のシミュレーション（典型値１回）の結果であって、当該基準電流源回路１０１におけるｎＭＯＳ構成電源回路１０１Ｎの出力電流Ｉｎの温度特性を示すグラフであり、（ｂ）は当該基準電流源回路１０１におけるｐＭＯＳ構成電源回路１０１Ｐの出力電流Ｉｐの温度特性を示すグラフであり、（ｃ）は当該基準電流源回路１０１の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【図３４】（ａ）は実施例１に係る基準電流源回路１０１のモンテカルロシミュレーション（５００回）の結果であって、当該基準電流源回路１０１におけるｎＭＯＳ構成電源回路１０１Ｎの出力電流Ｉｎの温度特性を示すグラフであり、（ｂ）は当該基準電流源回路１０１におけるｐＭＯＳ構成電源回路１０１Ｐの出力電流Ｉｐの温度特性を示すグラフであり、（ｃ）は当該基準電流源回路１０１の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【図３５】（ａ）は実施例４に係る基準電流源回路１０４のシミュレーション（典型値１回）の結果であって、当該基準電流源回路１０４におけるｎＭＯＳ構成電源回路１０４Ｎの出力電流Ｉｎの温度特性を示すグラフであり、（ｂ）は当該基準電流源回路１０４におけるｐＭＯＳ構成電源回路１０４Ｐの出力電流Ｉｐの温度特性を示すグラフであり、（ｃ）は当該基準電流源回路１０４の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【図３６】（ａ）は実施例４に係る基準電流源回路１０４のモンテカルロシミュレーション（５００回）の結果であって、当該基準電流源回路１０４におけるｎＭＯＳ構成電源回路１０４Ｎの出力電流Ｉｎの温度特性を示すグラフであり、（ｂ）は当該基準電流源回路１０４におけるｐＭＯＳ構成電源回路１０４Ｐの出力電流Ｉｐの温度特性を示すグラフであり、（ｃ）は当該基準電流源回路１０４の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【図３７】（ａ）は実施例６に係る基準電流源回路１０６のシミュレーション（典型値１回）の結果であって、当該基準電流源回路１０６におけるｎＭＯＳ構成電源回路１０６Ｎの出力電流Ｉｎの温度特性を示すグラフであり、（ｂ）は当該基準電流源回路１０６におけるｐＭＯＳ構成電源回路１０６Ｐの出力電流Ｉｐの温度特性を示すグラフであり、（ｃ）は当該基準電流源回路１０６の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【図３８】（ａ）は実施例６に係る基準電流源回路１０６のモンテカルロシミュレーション（５００回）の結果であって、当該基準電流源回路１０６におけるｎＭＯＳ構成電源回路１０６Ｎの出力電流Ｉｎの温度特性を示すグラフであり、（ｂ）は当該基準電流源回路１０６におけるｐＭＯＳ構成電源回路１０６Ｐの出力電流Ｉｐの温度特性を示すグラフであり、（ｃ）は当該基準電流源回路１０６の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【図３９】（ａ）は実施例６に係る基準電流源回路１０６のシミュレーション（典型値１回）の結果であって基準電流源回路１０６の基準出力電流Ｉｒｅｆの温度特性を示すグラフであり、（ｂ）は実施例４の基準電流源回路１０４のシミュレーション（典型値１回）の結果であって基準電流源回路１０４の基準出力電流Ｉｒｅｆの温度特性を示すグラフであり、（ｃ）は実施例１の基準電流源回路１０１のシミュレーション（典型値１回）の結果であって基準電流源回路１０１の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【図４０】（ａ）は図３９（ａ）の拡大図であり、（ｂ）は図３９（ｂ）の拡大図であり、（ｃ）は図３９（ｃ）の拡大図である。
【図４１】（ａ）は実施例６に係る基準電流源回路１０６のモンテカルロシミュレーション（５００回）の結果であって基準電流源回路１０６の基準出力電流Ｉｒｅｆの温度特性を示すグラフであり、（ｂ）は実施例４の基準電流源回路１０４のモンテカルロシミュレーション（５００回）の結果であって基準電流源回路１０４の基準出力電流Ｉｒｅｆの温度特性を示すグラフであり、（ｃ）は実施例１の基準電流源回路１０１のモンテカルロシミュレーション（５００回）の結果であって基準電流源回路１０１の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【図４２】（ａ）は図４１（ａ）の各基準出力電流Ｉｒｅｆを各試行回の温度平均電流で規格化してなる規格化基準出力電流ＩＮの温度特性を示すグラフであり、（ｂ）は図４１（ｂ）の各基準出力電流Ｉｒｅｆを各試行回の温度平均電流で規格化してなる規格化基準出力電流ＩＮの温度特性を示すグラフであり、（ｃ）は図４１（ｃ）の各基準出力電流Ｉｒｅｆを各試行回の温度平均電流で規格化してなる規格化基準出力電流ＩＮの温度特性を示すグラフである。
【図４３】（ａ）は図４１（ａ）の基準出力電流Ｉｒｅｆ（温度平均）の頻度を示すヒストグラムであり、（ｂ）は図４１（ｂ）の基準出力電流Ｉｒｅｆ（温度平均）の頻度を示すヒストグラムであり、（ｃ）は図４１（ｃ）の基準出力電流Ｉｒｅｆ（温度平均）の頻度を示すヒストグラムである。
【図４４】実施例１、４及び６に係る各基準電流源回路１０１，１０４，１０６、並びに、実施例６に係る基準電流源回路１０６のｎＭＯＳ構成電源回路１０６Ｎについての特性評価結果を示す表である。
【図４５】本発明の第３の実施形態に係る基準電流源回路１０１Ａの構成を示す回路図である。
【図４６】本発明の第３の実施形態の変形例に係る基準電流源回路１０１Ｂの構成を示す回路図である。
【図４７】本発明の第４の実施形態に係る基準電流源回路１０７Ａの構成を示す回路図である。
【図４８】本発明の第４の実施形態の変形例に係る基準電流源回路１０７Ｂの構成を示す回路図である。
【図４９】本発明の試作例に係る基準電流源回路１０８の構成を示す回路図である。
【図５０】（ａ）は図４９の試作例に係る基準電流源回路１０８の測定結果であって基準出力電流Ｉｒｅｆの温度依存性を示すグラフであり、（ｂ）は図４９の試作例に係る基準電流源回路１０８の測定結果であって基準出力電流Ｉｒｅｆの電源電圧依存性を示すグラフである。
【図５１】（ａ）は図４９の試作例に係る基準電流源回路１０８の測定結果であって出力電流Ｉｎの温度依存性を示すグラフであり、（ｂ）は図４９の試作例に係る基準電流源回路１０８の測定結果であって出力電流Ｉｐの温度依存性を示すグラフであり、（ｃ）は図４９の試作例に係る基準電流源回路１０８の測定結果であって基準出力電流Ｉｒｅｆの温度依存性を示すグラフである。
【符号の説明】
【００９３】
１，１１，２１，１０１Ｎ〜１０８Ｎ…ｎＭＯＳ構成電源回路、
２，１２，２２，１０１Ｐ〜１０８Ｐ…ｐＭＯＳ構成電源回路、
３，１３，２３，１０８ＳＢ…電流減算回路、
８１…バイアス電圧生成回路、
８２，８３…温度コントロール回路、
９１，９２…オペアンプ、
９３，９４…インバータ、
１０１〜１０６，３０１，３０２，１０１Ａ，１０１Ｂ，１０７Ａ，１０７Ｂ，１０７ＢＡ…基準電流源回路、
１０１ＳＮ，１０１ＳＰ，１０１ＳＰＡ…スタートアップ回路、
ＣＭ１，ＣＭ２，ＣＭ１１，ＣＭ１２，ＣＭ２１，ＣＭ２２，ＣＭ２１ａ，ＣＭ２２ａ，ＣＭ３１，ＣＭ３２…カレントミラー回路、
Ｄ１〜Ｄ４…差動対、
ＤＢ１，ＤＢ２，ＤＢ１１，ＤＢ１２…ドレインバイアス生成回路、
ＧＢ１，ＧＢ２，ＧＢ１１，ＧＢ１２，ＧＢ２１，ＧＢ２２…ゲートバイアス電圧生成回路、
Ｑ１〜Ｑ４２０…ＭＯＳＦＥＴ、
Ｔｐ，Ｔｎ，Ｔ１ｐ，Ｔ２ｐ，Ｔ１ｎ，Ｔ２ｐ…接続点。
【発明を実施するための形態】
【００９４】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００９５】
実施形態．
上述のように、これまでに様々な基準電流源回路が提案されている。しかし、これらの多くが製造プロセスにおけるバラツキに弱いという問題点があり、特にしきい値電圧のバラツキに対して敏感に特性が変化する。そこで、本発明の実施形態では、サブスレッショルド領域で動作し、温度変化やプロセスバラツキに対し安定な電流を供給することのできる基準電流源回路を提案する。
【００９６】
上記のナノアンペアオーダーの微小電流を生成する電源回路の電流は移動度の温度特性に依存する。この特徴を利用することで、すなわち上記の電源回路と、これに相補型の電源回路を構成することで、電子移動度に依存する電流とホール移動度に依存する電流を生成できる。２つの物理パラメータに依存する電流を用いることで回路を流れる温度特性を変化させることができる。具体的には、電子移動度に依存する電流とホール移動度に依存する電流を減算することで、温度に依存しない電流を生成することができる。本発明では、上記の理論に基づく回路設計を行い、安定に動作することを確認した。また、バラツキに関する検討を行った。ＭＯＳＦＥＴの絶対零度におけるしきい値電圧を出力する電圧源回路は、バラツキに強い特性を有する。この電圧源回路と相補型の電圧源回路を用いて、電流を減算することにより、いわゆるＰＶＴ（Process Voltage Temperature）バラツキと呼ばれる温度変化やプロセスによるバラツキに強いナノアンペアオーダーの微小電流を生成することができる。
【００９７】
図１３は、本発明の実施形態に係る電子移動度の温度依存係数ｍに依存するＰＴＡＴ電流７５の温度変化を示すグラフである。図１３において、ＰＴＡＴ電流７５は上述のように、温度が高くなると、電子移動度の温度係数ｍに依存して電流が増大する。本発明者らは、ＭＯＳＦＥＴのキャリアは電子のみではなく、ホールもキャリアであることを注目し、電子移動度に依存する電流のみならず、ホール移動度に依存する電流を生成することを考えた。
【００９８】
図１４（ａ）は本発明の実施形態に係る電子移動度の温度依存係数ｍｎに依存するＰＴＡＴ電流７６及びホール移動度の温度依存係数ｍｐに依存するＰＴＡＴ電流７７の温度変化を示すグラフであり、図１４（ｂ）は図１４（ａ）の２つのＰＴＡＴ電流７６，７７に基づいて温度依存性のない電流出力７８を得ることを示すグラフである。ここで、電子移動度に依存するＰＴＡＴ電流の温度係数ＴＣ及びホール移動度に依存するＰＴＡＴ電流の温度係数ＴＣｎ，ＴＣｐはそれぞれ次式で表される。
【００９９】
【数３１】
2010231774.tif 000033
【数３２】
2010231774.tif 000034
【０１００】
これらの２つの電流のうち一方の電流から他方の電流を減算し、もしくは線形結合で重み付け減算すること（具体的には、構成する各ＭＯＳＦＥＴでの設計パラメータを変化させることより、重み付け係数を所定の定数に設定することができる。）により、図１４（ｂ）に示すような一定の電流出力７８を得ることができると考えられる。すなわち、上述した従来技術に係る基準電流源回路は、出力電流の温度係数が常に正であるため、温度上昇とともに電流値が増大するという問題点がある。そこで、ｎＭＯＳとｐＭＯＳの移動度の温度特性、すなわち電子とホールの移動度の温度特性を利用して、温度変化に対して一定の電流を生成する基準電流源回路を提案する。
【０１０１】
図１４を参照して説明したように、基準電流源回路の出力電流の温度依存性は、電流生成トランジスタＭＲの移動度の温度係数ｍに依存している。上述したように、これらの出力電流の温度係数は常に正であるため、温度上昇とともに電流値が増大する。ここで、これらの回路の相補的な回路構成を考える。相補的な回路構成により、ｐＭＯＳのキャリア移動度を参照した回路を構成できる。これにより、電子とホールのキャリア移動度の温度特性に基づく電流がそれぞれ生成できる。電子とホールのキャリア移動度の温度係数は異なるため、これらの生成する電流の温度依存性も異なる。そこで、図１５のように回路を構成することにより、温度変化に対して一定の電流を生成する基準電流源回路を提案する。
【０１０２】
図１５は本発明の実施形態に係る基準電流源回路の構成を示すブロック図である。図１５において、本実施形態に係る基準電流源回路は、
（１）出力電流の温度特性が電子移動度によって決定されるｎＭＯＳ構成電源回路１と、
（２）出力電流の温度特性がホール移動度によって決定されるｐＭＯＳ構成電源回路２と、
（３）ｎＭＯＳ構成電源回路１からの出力電圧に基づいて出力電流Ｉｎを生成し、ｐＭＯＳ構成電源回路２からの出力電圧に基づいて出力電流Ｉｐを生成し、これらを減算してなる出力電流Ｉｒｅｆ＝Ｉｎ−Ｉｐを出力する電流減算回路３とを備えたことを特徴としている。
【０１０３】
ここで、ｎＭＯＳ構成電源回路１の出力電流Ｉｎの温度係数ＴＣＩｎと、ｐＭＯＳ構成電源回路２の出力電流Ｉｐの温度係数ＴＣＩｐとは、式（１９）から、次式で表される。
【０１０４】
【数３３】
2010231774.tif 000035
【数３４】
2010231774.tif 000036
【０１０５】
ここで、ｍｎはそれぞれｎＭＯＳＦＥＴの移動度の温度係数であり、ｍｐはｐＭＯＳＦＥＴの移動度の温度係数を示す。式（３０）及び式（３１）から出力電流の温度変化に対する傾きはそれぞれ次式で表される。
【０１０６】
【数３５】
2010231774.tif 000037
【数３６】
2010231774.tif 000038
【０１０７】
上記式（３２）及び式（３３）から明らかなように、電流値Ｉｎ，Ｉｐによって変化する。電流減算回路によってこれら電流値の差をとることによって得られる出力電流Ｉｒｅｆの温度変化に対する傾きは、次式で表される。
【０１０８】
【数３７】
2010231774.tif 000039
【０１０９】
ここで、ｆ（Ｔ）は次式で表される。
【数３８】
2010231774.tif 000040
【０１１０】
次いで、本実施形態に係る定電流発生方法について以下に説明する。
【０１１１】
図１６（ａ）はサブスレッショルド領域で動作するダイオード接続されたＭＯＳＦＥＴの回路図であり、図１６（ｂ）は（ａ）のＭＯＳＦＥＴのゲート・ソース間電圧ＶＧＳの温度特性を示すグラフである。図１６（ａ）に示すように、ダイオード接続構成のＭＯＳＦＥＴＱ１に電流バイアスＩＩＮを行うと、そのゲート・ソース間電圧ＶＧＳが決定される。この電圧ＶＧＳは次式で表される。
【０１１２】
【数３９】
2010231774.tif 000041
【０１１３】
ここで、しきい値電圧ＶＴＨは温度ともに電圧値が減少する特性を持つ。また、対数項は内包する関数（ＩＤＳ／ＫＩ０）が１より小さいため、負の値になる。従って、図１６（ｂ）に示すように、ゲート・ソース間電圧ＶＧＳは温度ともに減少する。
【０１１４】
図１７（ａ）はカレントミラー回路の第１の例を示す回路図であり、図１７（ｂ）はカレントミラー回路の第２の例を示す回路図である。例えば図１７のカレントミラー回路において、各ＭＯＳＦＥＴ（Ｑ１，Ｑ２）（Ｑ３，Ｑ４）の電流特性はゲート・ソース間電圧ＶＧＳで決定され、各対でのＭＯＳＦＥＴ（Ｑ１，Ｑ２）（Ｑ３，Ｑ４）は同じゲート・ソース間電圧ＶＧＳとなるので、各回路において同じ入力電流ＩＩＮに対して同じ出力電流ＩＯＵＴが出力される。
【０１１５】
図１８（ａ）は本発明の実施形態に係る温度コントロールのために用いる２個のＭＯＳＦＥＴＱ１１，Ｑ１２からなる差動対回路の第１の例を示す回路図であり、図１８（ｂ）は本発明の実施形態に係る温度コントロールのために用いる２個のＭＯＳＦＥＴＱ１３，Ｑ１４からなる差動対回路の第２の例を示す回路図である。図１８に示すように、各２つのＭＯＳＦＥＴ（Ｑ１１，Ｑ１２）（Ｑ１３，Ｑ１４）からなる差動対を用いることで電圧の温度特性をコントロールすることができる。ここで、各差動対の一方を信号検出端子とし、他方をダイオード接続とした出力端子とする。この差動対を流れる電流を等しくすると、入力端子から出力端子にかけて温度に比例した電圧を出力することができる。この電圧は差動対トランジスタのサイズを制御することで、次式のように、温度に比例する電圧を生成することができる。
【０１１６】
【数４０】
2010231774.tif 000042
【０１１７】
温度に対する電圧変動の傾きはトランジスタサイズの比を変化させることでコントロールすることができる。
【０１１８】
図１９は本発明の実施形態に係る温度コントロール方法の第１の例を示す回路図である。図１９に示すように、ダイオード接続してなるＭＯＳＦＥＴＱ２１からなるバイアス電圧生成回路８１の後段に差動対Ｄ１（Ｑ２３，Ｑ２４），Ｄ２（Ｑ２５，Ｑ２６）を従属接続した構成とすることで、温度コントロール回路８２により、温度に対する電圧変動の傾きをコントロールすることができる。すなわち、温度コントロール回路８２はトランジスタのサイズで制御する。しかし、サイズは対数項に含まれるため、トランジスタサイズを大きくしてもその効果は対数関数で制限される。これを解決するために、バイアス電圧生成回路８１の後段に、差動対Ｄ１（Ｑ２３，Ｑ２４），Ｄ２（Ｑ２５，Ｑ２６）を従属接続させる構成とする。こうすると、対数項の足し算となるため、実質、べき乗の効果を得ることができ、温度制御を小さなサイズ比で実現することができる。ここで、差動対Ｄ１の１つのサイズパラメータを２Ｋ１で、差動対Ｄ１のみで実現した場合、出力電圧Ｖ０＝Ｖ２−Ｖ１は次式で表される。
【０１１９】
【数４１】
2010231774.tif 000043
【０１２０】
また、差動対Ｄ１，Ｄ２の１つのサイズパラメータをＫ１で実現し、これを２段従属接続とした場合、出力電圧Ｖ０＝Ｖ２−Ｖ１は次式で表される。
【０１２１】
【数４２】
2010231774.tif 000044
【０１２２】
上記式（３６）から明らかなように、出力電圧Ｖ０に対する温度制御を増大できる。
【０１２３】
図２０は本発明の実施形態に係る温度コントロール方法の第２の例を示す回路図である。図２０の回路は、図１９の温度コントロール方法の変形バージョンである。すなわち、図１９の回路では、差動対Ｄ１，Ｄ２を横方向に縦続接続していたが、図２０の回路では、ダイオード接続されたＭＯＳＦＥＴＱ２１にてなるバイアス電圧生成回路８１の後段において、２個の差動対Ｄ３（Ｑ２７，Ｑ２８），Ｄ４（Ｑ２９，Ｑ３０）を縦積みにして簡略化したものである。ここで、Ｑ２７，Ｑ２９はダイオード接続されたＭＯＳＦＥＴのゲート・ソース間電圧ＶＧＳを検出するために設けられ、Ｑ２８，Ｑ３０はダイオード接続されたＭＯＳＦＥＴ構成により電圧を出力するために設けられる。
【０１２４】
以下では、上記の種々の回路を用いて基準電流源回路を構成する方法について詳述する。
【０１２５】
第１の実施形態．
図２１は本発明の第１の実施形態に係る基準電流源回路３０１の構成を示す回路図である。第１の実施形態に係る基準電流源回路３０１は、図２１に示すように、ｎＭＯＳ構成電源回路１１と、ｐＭＯＳ構成電源回路１２と、電流減算回路１３とを備えて構成される。ここで、ｎＭＯＳ構成電源回路１１は、出力電流の温度特性が電子移動度に依存するｎＭＯＳＦＥＴＱ３１を用いて電流を生成する回路であって、
（ａ）電流を生成するｎＭＯＳＦＥＴＱ３１と、
（ｂ）ダイオード接続されたｎＭＯＳＦＥＴＱ３２を備え、上記ｎＭＯＳＦＥＴＱ３１を強反転領域で動作させるためのゲートバイアス電圧を生成してｎＭＯＳＦＥＴＱ３１のゲートに印加するゲートバイアス電圧生成回路ＧＢ１と、
（ｃ）２対のｎＭＯＳＦＥＴ（Ｑ３３，Ｑ３４）（Ｑ３５，Ｑ３６）を備え、上記ｎＭＯＳＦＥＴＱ３１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１と、
（ｄ）３個のｐＭＯＳＦＥＴＱ３７〜Ｑ３９及びＣＭＯＳ回路で構成されたオペアンプ９１を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ１１とを備えて構成される。当該ｎＭＯＳ構成電源回路１１において、ｎＭＯＳＦＥＴＱ３５，Ｑ３６のゲート電圧は第１の電圧となり、接続点Ｔ１ｎを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７３のゲートに印加され、また、ｎＭＯＳＦＥＴＱ３３，Ｑ３４のゲート電圧は第２の電圧となり、接続点Ｔ２ｎを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７４のゲートに印加され、そして、直列接続された２個のｎＭＯＳＦＥＴＱ７３，Ｑ７４において、ｎＭＯＳ構成電源回路１１による電流Ｉｎを生成する。
【０１２６】
また、ｐＭＯＳ構成電源回路１２は、ｎＭＯＳ構成電源回路１１とは相補的な回路で形成され、出力電流の温度特性がホール移動度に依存するｐＭＯＳＦＥＴＱ５１を用いて電流を生成する回路であって、
（ａ）電流を生成するｐＭＯＳＦＥＴＱ５１と、
（ｂ）ダイオード接続されたｐＭＯＳＦＥＴＱ５２を備え、上記ｐＭＯＳＦＥＴＱ５１を強反転領域で動作させるためのゲートバイアス電圧を生成してｐＭＯＳＦＥＴＱ５１のゲートに印加するゲートバイアス電圧生成回路ＧＢ２と、
（ｃ）２対のｐＭＯＳＦＥＴ（Ｑ５３，Ｑ５４）（Ｑ５５，Ｑ５６）を備え、上記ｐＭＯＳＦＥＴＱ５１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ２と、
（ｄ）３個のｎＭＯＳＦＥＴＱ５７〜Ｑ５９及びＣＭＯＳ回路で構成されたオペアンプ９２を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ１２とを備えて構成される。当該ｐＭＯＳ構成電源回路１２において、ｐＭＯＳＦＥＴＱ５３，Ｑ５４のゲート電圧は第３の電圧となり、接続点Ｔ１ｐを介して電流減算回路１３のｐＭＯＳＦＥＴＱ７１のゲートに印加され、また、ｐＭＯＳＦＥＴＱ５５，Ｑ５６のゲート電圧は第４の電圧となり、接続点Ｔ２ｐを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７２のゲートに印加され、そして、直列接続された２個のｐＭＯＳＦＥＴＱ７１，Ｑ７２において、ｐＭＯＳ構成電源回路１２による電流Ｉｐを生成する。
【０１２７】
さらに、電流減算回路１３は、電圧源ＶＤＤと接地との間で互いに直列に接続された４個のＭＯＳＦＥＴＱ７１〜Ｑ７４と、４個のｐＭＯＳＦＥＴＱ７５〜Ｑ７８にて構成されたカレントミラー回路ＣＭ５１とを備えて構成され、カレントミラー回路ＣＭ５１のｐＭＯＳＦＥＴＱ７７のドレインを、２個のＭＯＳＦＥＴＱ７２，Ｑ７３間の接続点に接続することにより、減算電流（Ｉｎ−Ｉｐ）を得る一方、当該減算電流（Ｉｎ−Ｉｐ）に対応しかつ温度変化に対して一定の基準出力電流Ｉｒｅｆをカレントミラー回路ＣＭ５１のｐＭＯＳＦＥＴＱ７８のソースにおいて得る。
【０１２８】
以上のように構成された基準電流源回路３０１の出力電流Ｉは上記式（１３）〜（１５）及び式（１８）から次式で表される。
【数４３】
2010231774.tif 000045
【０１２９】
ここで、
【数４４】
2010231774.tif 000046
【０１３０】
従って、式（６）は、次式で表される。
【０１３１】
【数４５】
2010231774.tif 000047
【０１３２】
温度の関数ｆ（Ｔ）＝０を満たすように各ＭＯＳＦＥＴのサイズＫｎ、Ｋｐを設定することで、温度変化に対して一定の電流を生成することができる。
【０１３３】
第２の実施形態．
図２２は本発明の第２の実施形態に係る基準電流源回路３０２の構成を示す回路図である。第２の実施形態に係る基準電流源回路３０２は、図２２に示すように、ｎＭＯＳ構成電源回路２１と、ｐＭＯＳ構成電源回路２２と、電流減算回路１３とを備えて構成される。ここで、ｎＭＯＳ構成電源回路２１は、出力電流の温度特性が電子移動度に依存するｎＭＯＳＦＥＴＱ３１を用いて電流を生成する回路であって、
（ａ）電流を生成するｎＭＯＳＦＥＴＱ３１と、
（ｂ）４個のｎＭＯＳＦＥＴＱ４２，Ｑ４４〜Ｑ４６を用いて２対の差動対を構成し、さらにｎＭＯＳＦＥＴＱ４３を備え、上記ｎＭＯＳＦＥＴＱ３１を強反転領域で動作させるためのゲートバイアス電圧を生成してｎＭＯＳＦＥＴＱ３１のゲートに印加するゲートバイアス電圧生成回路ＧＢ１１と、
（ｃ）２対のｎＭＯＳＦＥＴ（Ｑ３３，Ｑ３４）（Ｑ３５，Ｑ３６）を備え、上記ｎＭＯＳＦＥＴＱ３１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１と、
（ｄ）５個のｐＭＯＳＦＥＴＱ３７〜Ｑ４１及びＣＭＯＳ回路で構成されたオペアンプ９１を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ２１とを備えて構成される。当該ｎＭＯＳ構成電源回路２１において、ｎＭＯＳＦＥＴＱ３５，Ｑ３６のゲート電圧は第１の電圧となり、接続点Ｔ１ｎを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７３のゲートに印加され、また、ｎＭＯＳＦＥＴＱ３３，Ｑ３４のゲート電圧は第２の電圧となり、接続点Ｔ２ｎを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７４のゲートに印加され、そして、直列接続された２個のｎＭＯＳＦＥＴＱ７３，Ｑ７４において、ｎＭＯＳ構成電源回路２１による電流Ｉｎを生成する。
【０１３４】
また、ｐＭＯＳ構成電源回路２２は、ｎＭＯＳ構成電源回路２１とは相補的な回路で形成され、出力電流の温度特性がホール移動度に依存するｐＭＯＳＦＥＴＱ５１を用いて電流を生成する回路であって、
（ａ）電流を生成するｐＭＯＳＦＥＴＱ５１と、
（ｂ）４個のｐＭＯＳＦＥＴＱ６２，Ｑ６４〜Ｑ６６を用いて２対の差動対を構成し、さらにｐＭＯＳＦＥＴＱ６３を備え、上記ｐＭＯＳＦＥＴＱ５１を強反転領域で動作させるためのゲートバイアス電圧を生成してｐＭＯＳＦＥＴＱ５１のゲートに印加するゲートバイアス電圧生成回路ＧＢ１２と、
（ｃ）２対のｐＭＯＳＦＥＴ（Ｑ５３，Ｑ５４）（Ｑ５５，Ｑ５６）を備え、上記ｐＭＯＳＦＥＴＱ５１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ２と、
（ｄ）５個のｎＭＯＳＦＥＴＱ５７〜Ｑ６１及びＣＭＯＳ回路で構成されたオペアンプ９２を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ２２とを備えて構成される。当該ｐＭＯＳ構成電源回路２２において、ｐＭＯＳＦＥＴＱ５３，Ｑ５４のゲート電圧は第３の電圧となり、接続点Ｔ１ｐを介して電流減算回路１３のｐＭＯＳＦＥＴＱ７１のゲートに印加され、また、ｐＭＯＳＦＥＴＱ５５，Ｑ５６のゲート電圧は第４の電圧となり、接続点Ｔ２ｐを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７２のゲートに印加され、そして、直列接続された２個のｐＭＯＳＦＥＴＱ７１，Ｑ７２において、ｐＭＯＳ構成電源回路１２による電流Ｉｐを生成する。
【０１３５】
さらに、電流減算回路１３は図２１の回路と同様に構成され、減算電流（Ｉｎ−Ｉｐ）を得る一方、当該減算電流（Ｉｎ−Ｉｐ）に対応しかつ温度変化に対して一定の基準出力電流Ｉｒｅｆをカレントミラー回路ＣＭ５１のｐＭＯＳＦＥＴＱ７８のソースにおいて得る。
【０１３６】
以上のように構成された基準電流源回路３０２の温度特性について以下考察する。式（１９）及び式（２３）に示すように図２１の基準電流源回路３０１と図２２の基準電流源回路３０２の出力電流Ｉの温度係数は等しい。
【０１３７】
従って、図２２のように構成された基準電流源回路３０２の場合でも、図２１の基準電流源回路３０１を用いた場合と同様に出力電流の温度変化に対する傾きを式（５）及び式（６）で表すことができる。すなわち、図２２の基準電流源回路３０２の出力電流Ｉは式（２１）及び式（２２）から次式で表される。
【０１３８】
【数４６】
2010231774.tif 000048
【数４７】
2010231774.tif 000049
【０１３９】
従って、式（６）は次式で表される。
【０１４０】
【数４８】
2010231774.tif 000050
【０１４１】
ここで、温度の関数ｆ（Ｔ）＝０を満たすように各ＭＯＳＦＥＴのサイズＫｎ、Ｋｐを設定することで、温度変化に対して一定の電流を生成することができる。また、図２２の基準電流源回路３０２の出力電流は、図２１の基準電流源回路３０１の出力電流よりもプロセスバラツキに対し安定であるため、この回路の出力電流は図２１の基準電流源回路３０１を電源回路として用いた場合よりもプロセスバラツキの影響が小さくなる。
【０１４２】
本発明者らは、上記各基準電流源回路３０１，３０２の出力電流の特性を評価するためにＳＰＩＣＥによる回路シミュレーションを行った。使用するプロセスは０．３５μｍＣＭＯＳプロセスを用いて、電源電圧は２．５Ｖである。ここで、出力電流の温度依存性の評価では、回路の温度を−２０°Ｃから１００°Ｃまで変化させ、このときの出力電流の変動幅を平均電流値で割ったものを温度変動率として算出し、評価を行った。
【０１４３】
図２３は図２１の基準電流源回路３０１の出力電流Ｉの温度依存特性を示すグラフである。図２３において、図２１の基準電流源回路３０１を−２０°Ｃから１００°Ｃまで変化させたときの出力電流の変化を示す。図２３のＩｎ、ＩｐはそれぞれｎＭＯＳ構成電源回路１１の生成電流、ｐＭＯＳ構成電源回路１２の生成電流であり、温度上昇とともに電流量が増大している。これらの差をとったものが回路全体の出力電流Ｉｒｅｆであり、温度変化に対しほぼ一定値であることがわかる。シミュレーション結果から出力電流Ｉｒｅｆの変動幅が０．１４ｎＡ、平均値が２９．７ｎＡであり、これらから温度変動率を算出すると０．４７％となる。これは温度依存性を考慮していない第１の従来例に係る基準電流源回路の出力電流の温度変動率が８．６２％であることと比較すると約９４．５％の改善を実現している。このことから、温度特性の異なるｎＭＯＳ構成電源回路１１とｐＭＯＳ電源回路１２のそれぞれの出力電流Ｉｎ，Ｉｐの差（Ｉｎ−Ｉｐ）をとることで、温度変化に対して一定の電流を生成することが可能であることを確認した。
【０１４４】
図２４は図２２の基準電流源回路３０２の出力電流Ｉの温度依存特性を示すグラフである。図２４において、基準電圧源回路３０２の温度を−２０°Ｃから１００°Ｃまで変化させたときの出力電流の変化を示す。図２４から出力電流Ｉｒｅｆは温度変化に対してほぼ一定の値を取り、変動幅は０．１０ｎＡ、平均値は２９．１ｎＡである。これらから温度変動率を算出すると０．３４％となり、第１の従来例に係る基準電流源回路と比較すると約９６％の改善を実現している。従って、この基準電流源回路３０２の出力電流が温度変化に対して安定であることを確認した。
【０１４５】
以下の実施例においては、６個の基準電流源回路１０１〜１０６を設計してシミュレーションした結果を示す。
【実施例１】
【０１４６】
図２５は本発明の実施例１に係る基準電流源回路１０１の構成を示す回路図である。実施例１に係る基準電流源回路１０１は、図２５に示すように、ｎＭＯＳ構成電源回路１０１Ｎと、ｐＭＯＳ構成電源回路１０１Ｐと、電流減算回路２３とを備えて構成される。ここで、ｎＭＯＳ構成電源回路１０１Ｎは、出力電流の温度特性が電子移動度に依存するｎＭＯＳＦＥＴＱ３１を用いて電流を生成する回路であって、
（ａ）電流を生成するｎＭＯＳＦＥＴＱ３１と、
（ｂ）ダイオード接続されたｎＭＯＳＦＥＴＱ３２を備え、上記ｎＭＯＳＦＥＴＱ３１を強反転領域で動作させるためのゲートバイアス電圧を生成してｎＭＯＳＦＥＴＱ３１のゲートに印加するゲートバイアス電圧生成回路ＧＢ１と、
（ｃ）１対のｎＭＯＳＦＥＴ（Ｑ３３，Ｑ３４）を備え、上記ｎＭＯＳＦＥＴＱ３１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１１と、
（ｄ）３個のｐＭＯＳＦＥＴＱ４７〜Ｑ４９を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ３１とを備えて構成される。当該ｎＭＯＳ構成電源回路１０１Ｎにおいて、ｎＭＯＳＦＥＴＱ４７，Ｑ４８のゲート電圧は第１の電圧となり、接続点Ｔｎを介して電流減算回路２３のｎＭＯＳＦＥＴＱ８１のゲートに印加され、ｎＭＯＳＦＥＴＱ８１において、ｎＭＯＳ構成電源回路１０１Ｎによる電流Ｉｎを生成する。
【０１４７】
また、ｐＭＯＳ構成電源回路１０１Ｐは、ｎＭＯＳ構成電源回路１０１Ｎとは相補的な回路で形成され、出力電流の温度特性がホール移動度に依存するｐＭＯＳＦＥＴＱ５１を用いて電流を生成する回路であって、
（ａ）電流を生成するｐＭＯＳＦＥＴＱ５１と、
（ｂ）ダイオード接続されたｐＭＯＳＦＥＴＱ５２を備え、上記ｐＭＯＳＦＥＴＱ５１を強反転領域で動作させるためのゲートバイアス電圧を生成してｐＭＯＳＦＥＴＱ５１のゲートに印加するゲートバイアス電圧生成回路ＧＢ２と、
（ｃ）１対のｐＭＯＳＦＥＴ（Ｑ５５，Ｑ５６）を備え、上記ｐＭＯＳＦＥＴＱ５１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１２と、
（ｄ）３個のｎＭＯＳＦＥＴＱ６０〜Ｑ６２を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ３２とを備えて構成される。当該ｐＭＯＳ構成電源回路１０１Ｐにおいて、ｐＭＯＳＦＥＴＱ６０，Ｑ６１のゲート電圧は第２の電圧となり、接続点Ｔｐを介して電流減算回路２３のｐＭＯＳＦＥＴＱ８２のゲートに印加され、ｐＭＯＳＦＥＴＱ８２においてｐＭＯＳ構成電源回路１０１Ｐによる電流Ｉｐを生成する。
【０１４８】
さらに、電流減算回路２３は、電圧源ＶＤＤと接地との間で互いに直列に接続された２個のＭＯＳＦＥＴＱ８１〜Ｑ８２と、２個のｎＭＯＳＦＥＴＱ８３，Ｑ８４にて構成されたカレントミラー回路ＣＭ５２とを備えて構成され、カレントミラー回路ＣＭ５２のｎＭＯＳＦＥＴＱ８３のドレインを、２個のＭＯＳＦＥＴＱ８１，Ｑ８２間の接続点に接続することにより、減算電流（Ｉｎ−Ｉｐ）を得る一方、当該減算電流（Ｉｎ−Ｉｐ）に対応しかつ温度変化に対して一定の基準出力電流Ｉｒｅｆをカレントミラー回路ＣＭ５２のｎＭＯＳＦＥＴＱ８４のソースにおいて得る。
【実施例２】
【０１４９】
図２６は本発明の実施例２に係る基準電流源回路１０２の構成を示す回路図である。実施例２に係る基準電流源回路１０２は、図２６に示すように、ｎＭＯＳ構成電源回路１０２Ｎと、ｐＭＯＳ構成電源回路１０２Ｐと、図２１の電流減算回路１３とを備えて構成される。ここで、ｎＭＯＳ構成電源回路１０２Ｎは、出力電流の温度特性が電子移動度に依存するｎＭＯＳＦＥＴＱ３１を用いて電流を生成する回路であって、
（ａ）電流を生成するｎＭＯＳＦＥＴＱ３１と、
（ｂ）ダイオード接続されたｎＭＯＳＦＥＴＱ３２を備え、上記ｎＭＯＳＦＥＴＱ３１を強反転領域で動作させるためのゲートバイアス電圧を生成してｎＭＯＳＦＥＴＱ３１のゲートに印加するゲートバイアス電圧生成回路ＧＢ１と、
（ｃ）２対のｎＭＯＳＦＥＴ（Ｑ３３，Ｑ３４）（Ｑ３５，Ｑ３６）を備え、上記ｎＭＯＳＦＥＴＱ３１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１と、
（ｄ）３個のｐＭＯＳＦＥＴＱ３７〜Ｑ３９及びＣＭＯＳ回路で構成されたオペアンプ９１を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ１１とを備えて構成される。当該ｎＭＯＳ構成電源回路１０２Ｎにおいて、ｎＭＯＳＦＥＴＱ３５，Ｑ３６のゲート電圧は第１の電圧となり、接続点Ｔ１ｎを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７３のゲートに印加され、また、ｎＭＯＳＦＥＴＱ３３，Ｑ３４のゲート電圧は第２の電圧となり、接続点Ｔ２ｎを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７４のゲートに印加され、そして、直列接続された２個のｎＭＯＳＦＥＴＱ７３，Ｑ７４において、ｎＭＯＳ構成電源回路１０２Ｎによる電流Ｉｎを生成する。
【０１５０】
また、ｐＭＯＳ構成電源回路１０２Ｐは、ｎＭＯＳ構成電源回路１０１Ｎとは相補的な回路で形成され、出力電流の温度特性がホール移動度に依存するｐＭＯＳＦＥＴＱ５１を用いて電流を生成する回路であって、
（ａ）電流を生成するｐＭＯＳＦＥＴＱ５１と、
（ｂ）ダイオード接続されたｐＭＯＳＦＥＴＱ５２を備え、上記ｐＭＯＳＦＥＴＱ５１を強反転領域で動作させるためのゲートバイアス電圧を生成してｐＭＯＳＦＥＴＱ５１のゲートに印加するゲートバイアス電圧生成回路ＧＢ２と、
（ｃ）２対のｐＭＯＳＦＥＴ（Ｑ５５，Ｑ５６）（Ｑ６０，Ｑ６１）を備え、上記ｐＭＯＳＦＥＴＱ５１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ２と、
（ｄ）３個のｎＭＯＳＦＥＴＱ５７〜Ｑ５９及びＣＭＯＳ回路で構成されたオペアンプ９２を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ１２とを備えて構成される。当該ｐＭＯＳ構成電源回路１０２Ｐにおいて、ｐＭＯＳＦＥＴＱ５５，Ｑ５６のゲート電圧は第３の電圧となり、接続点Ｔ１ｐを介して電流減算回路１３のｐＭＯＳＦＥＴＱ７１のゲートに印加され、また、ｐＭＯＳＦＥＴＱ６０，Ｑ６１のゲート電圧は第４の電圧となり、接続点Ｔ２ｐを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７２のゲートに印加され、そして、直列接続された２個のｐＭＯＳＦＥＴＱ７１，Ｑ７２において、ｐＭＯＳ構成電源回路１０２Ｐによる電流Ｉｐを生成する。
【０１５１】
さらに、電流減算回路１３は図２１及び図２２と同様に構成され、減算電流（Ｉｎ−Ｉｐ）を得る一方、当該減算電流（Ｉｎ−Ｉｐ）に対応しかつ温度変化に対して一定の基準出力電流Ｉｒｅｆを得る。
【０１５２】
特に、実施例２においては、カレントミラー回路ＣＭ１１，ＣＭ１２においてオペアンプ９１，９２を用いることで、電源電圧ＶＤＤの変動があっても、回路を流れる電流の特性変動を抑えることができる。オペアンプ９１，９２がない場合、例えばｐＭＯＳカレントミラー回路ＣＭ１１のドレイン電圧が変動することがある。このドレイン電圧の変動は電流値の変動につながるため、オペアンプ９１を用いてドレイン電圧を２つのトランジスタで同一とし、電流量を同じにする効果がある。
【０１５３】
ここで、ダイオード接続されたｐＭＯＳＦＥＴとこの電圧を受け電流を生成しているカレントミラー回路を考えると、ダイオード接続されたｐＭＯＳＦＥＴのドレイン電圧はほぼ固定されるが、もう一方は固定されない。このＭＯＳＦＥＴのドレイン電圧は電源が変化すると大きく変化する可能性があり、その場合、カレントミラーの精度が悪化することがあり、これを回避するためにオペアンプ９１，９２を用いている。なお、ゲートバイアス電圧生成回路ＧＢ１，ＧＢ２に電流を供給するｐＭＯＳトランジスタＱ３９，Ｑ５９はそれほど精度が必要でないので、多少電流量が変わっても影響は少ないと考えられる。
【０１５４】
なお、上記のオペアンプ９１，９２の作用効果については実施例４及び６、並びに第１の及び第２の実施形態に適用できる。
【実施例３】
【０１５５】
図２７は本発明の実施例３に係る基準電流源回路１０３の構成を示す回路図である。実施例３に係る基準電流源回路１０３は、図２７に示すように、ｎＭＯＳ構成電源回路１０３Ｎと、ｐＭＯＳ構成電源回路１０３Ｐと、図２５の電流減算回路２３とを備えて構成される。ここで、ｎＭＯＳ構成電源回路１０３Ｎは、出力電流の温度特性が電子移動度に依存するｎＭＯＳＦＥＴＱ３１を用いて電流を生成する回路であって、
（ａ）電流を生成するｎＭＯＳＦＥＴＱ３１と、
（ｂ）４個のｎＭＯＳＦＥＴＱ４２、Ｑ４４〜Ｑ４６を用いて２対の差動対を構成し、さらにｎＭＯＳＦＥＴＱ４３を備え、上記ｎＭＯＳＦＥＴＱ３１を強反転領域で動作させるためのゲートバイアス電圧を生成してｎＭＯＳＦＥＴＱ３１のゲートに印加するゲートバイアス電圧生成回路ＧＢ１１と、
（ｃ）１対のｎＭＯＳＦＥＴ（Ｑ３３，Ｑ３４）を備え、上記ｎＭＯＳＦＥＴＱ３１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１１と、
（ｄ）５個のｐＭＯＳＦＥＴＱ３７〜Ｑ４１を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ２１ａとを備えて構成される。当該ｎＭＯＳ構成電源回路１０３Ｎにおいて、ｎＭＯＳＦＥＴＱ３７，Ｑ３８のゲート電圧は第１の電圧となり、接続点Ｔｎを介して電流減算回路２３に印加され、ｎＭＯＳ構成電源回路１０３Ｎによる電流Ｉｎを生成する。
【０１５６】
また、ｐＭＯＳ構成電源回路１０３Ｐは、ｎＭＯＳ構成電源回路１０３Ｎとは相補的な回路で形成され、出力電流の温度特性がホール移動度に依存するｐＭＯＳＦＥＴＱ５１を用いて電流を生成する回路であって、
（ａ）電流を生成するｐＭＯＳＦＥＴＱ５１と、
（ｂ）４個のｐＭＯＳＦＥＴＱ６２，Ｑ６４〜Ｑ６６を用いて２対の差動対を構成し、さらにｐＭＯＳＦＥＴＱ６３を備え、上記ｐＭＯＳＦＥＴＱ５１を強反転領域で動作させるためのゲートバイアス電圧を生成してｐＭＯＳＦＥＴＱ５１のゲートに印加するゲートバイアス電圧生成回路ＧＢ１２と、
（ｃ）１対のｐＭＯＳＦＥＴ（Ｑ５３，Ｑ５４）を備え、上記ｐＭＯＳＦＥＴＱ５１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１２と、
（ｄ）５個のｎＭＯＳＦＥＴＱ５７〜Ｑ６１を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ２２ａとを備えて構成される。当該ｐＭＯＳ構成電源回路１０３Ｐにおいて、ｐＭＯＳＦＥＴＱ５７，Ｑ５８のゲート電圧は第２の電圧となり、接続点Ｔｐを介して電流減算回路１３に印加され、ｐＭＯＳ構成電源回路１０３Ｐによる電流Ｉｐを生成する。
【０１５７】
さらに、電流減算回路２３は図２５の回路と同様に構成され、減算電流（Ｉｎ−Ｉｐ）を得る一方、当該減算電流（Ｉｎ−Ｉｐ）に対応しかつ温度変化に対して一定の基準出力電流Ｉｒｅｆを得る。特に、実施例３においては、ゲートバイアス電圧生成回路ＧＢ１１，ＧＢ１２では、上述の図９を参照した考察から、２対の差動対を用いて電圧源回路を構成したので、式（２１）及び式（２２）に示すように、プロセスバラツキに対して安定であるため、当該基準電流源回路１０３の出力電流は、実施例１及び２に比較して、プロセスバラツキに対する影響を小さくすることができるという特有の効果を有する。
【実施例４】
【０１５８】
図２８は本発明の実施例４に係る基準電流源回路１０４の構成を示す回路図である。実施例４に係る基準電流源回路１０４は、図２８に示すように、ｎＭＯＳ構成電源回路１０４Ｎと、ｐＭＯＳ構成電源回路１０４Ｐと、図２１の電流減算回路１３とを備えて構成される。ここで、ｎＭＯＳ構成電源回路１０４Ｎは、出力電流の温度特性が電子移動度に依存するｎＭＯＳＦＥＴＱ３１を用いて電流を生成する回路であって、
（ａ）電流を生成するｎＭＯＳＦＥＴＱ３１と、
（ｂ）４個のｎＭＯＳＦＥＴＱ４２、Ｑ４４〜Ｑ４６を用いて２対の差動対を構成し、さらにｎＭＯＳＦＥＴＱ４３を備え、上記ｎＭＯＳＦＥＴＱ３１を強反転領域で動作させるためのゲートバイアス電圧を生成してｎＭＯＳＦＥＴＱ３１のゲートに印加するゲートバイアス電圧生成回路ＧＢ１１と、
（ｃ）２対のｎＭＯＳＦＥＴ（Ｑ３３，Ｑ３４）（Ｑ３５，Ｑ３６）を備え、上記ｎＭＯＳＦＥＴＱ３１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１と、
（ｄ）５個のｐＭＯＳＦＥＴＱ３７〜Ｑ４１及びＣＭＯＳ回路で構成されたオペアンプ９１を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ２１とを備えて構成される。当該ｎＭＯＳ構成電源回路１０４Ｎにおいて、ｎＭＯＳＦＥＴＱ３５，Ｑ３６のゲート電圧は第１の電圧となり、接続点Ｔ１ｎを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７３のゲートに印加され、また、ｎＭＯＳＦＥＴＱ３３，Ｑ３４のゲート電圧は第２の電圧となり、接続点Ｔ２ｎを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７４のゲートに印加され、そして、直列接続された２個のｎＭＯＳＦＥＴＱ７３，Ｑ７４において、ｎＭＯＳ構成電源回路１０４Ｎによる電流Ｉｎを生成する。
【０１５９】
また、ｐＭＯＳ構成電源回路１０４Ｐは、ｎＭＯＳ構成電源回路１０４Ｎとは相補的な回路で形成され、出力電流の温度特性がホール移動度に依存するｐＭＯＳＦＥＴＱ５１を用いて電流を生成する回路であって、
（ａ）電流を生成するｐＭＯＳＦＥＴＱ５１と、
（ｂ）４個のｐＭＯＳＦＥＴＱ６２，Ｑ６４〜Ｑ６６を用いて２対の差動対を構成し、さらにｐＭＯＳＦＥＴＱ６３を備え、上記ｐＭＯＳＦＥＴＱ５１を強反転領域で動作させるためのゲートバイアス電圧を生成してｐＭＯＳＦＥＴＱ５１のゲートに印加するゲートバイアス電圧生成回路ＧＢ１２と、
（ｃ）２対のｐＭＯＳＦＥＴ（Ｑ５３，Ｑ５４）（Ｑ５５，Ｑ５６）を備え、上記ｐＭＯＳＦＥＴＱ５１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ２と、
（ｄ）５個のｎＭＯＳＦＥＴＱ５７〜Ｑ６１及びＣＭＯＳ回路で構成されたオペアンプ９２を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ２２とを備えて構成される。当該ｐＭＯＳ構成電源回路１０４Ｐにおいて、ｐＭＯＳＦＥＴＱ５３，Ｑ５４のゲート電圧は第３の電圧となり、接続点Ｔ１ｐを介して電流減算回路１３のｐＭＯＳＦＥＴＱ７１のゲートに印加され、また、ｐＭＯＳＦＥＴＱ５５，Ｑ５６のゲート電圧は第４の電圧となり、接続点Ｔ２ｐを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７２のゲートに印加され、そして、直列接続された２個のｐＭＯＳＦＥＴＱ７１，Ｑ７２において、ｐＭＯＳ構成電源回路１０４Ｐによる電流Ｉｐを生成する。
【０１６０】
さらに、電流減算回路１３は図２１の回路と同様に構成され、減算電流（Ｉｎ−Ｉｐ）を得る一方、当該減算電流（Ｉｎ−Ｉｐ）に対応しかつ温度変化に対して一定の基準出力電流Ｉｒｅｆを得る。特に、実施例４においては、ゲートバイアス電圧生成回路ＧＢ１１，ＧＢ１２では、上述の図９を参照した考察から、２対の差動対を用いて電圧源回路を構成したので、式（２１）及び式（２２）に示すように、プロセスバラツキに対して安定であるため、当該基準電流源回路１０４の出力電流は、実施例１及び２に比較して、プロセスバラツキに対する影響を小さくすることができるという特有の効果を有する。
【実施例５】
【０１６１】
図２９は本発明の実施例５に係る基準電流源回路１０５の構成を示す回路図である。実施例５に係る基準電流源回路１０５は、図２９に示すように、ｎＭＯＳ構成電源回路１０５Ｎと、ｐＭＯＳ構成電源回路１０５Ｐと、図２５の電流減算回路２３とを備えて構成される。ここで、ｎＭＯＳ構成電源回路１０５Ｎは、出力電流の温度特性が電子移動度に依存するｎＭＯＳＦＥＴＱ３１を用いて電流を生成する回路であって、
（ａ）電流を生成するｎＭＯＳＦＥＴＱ３１と、
（ｂ）ダイオード接続されたｎＭＯＳＦＥＴＱ１００と２個の差動対回路（Ｑ１０１〜Ｑ１０３）（Ｑ１０４〜Ｑ１０６）を備え、上記ｎＭＯＳＦＥＴＱ３１を強反転領域で動作させるためのゲートバイアス電圧を生成してｎＭＯＳＦＥＴＱ３１のゲートに印加するゲートバイアス電圧生成回路ＧＢ２１と、
（ｃ）１対のｎＭＯＳＦＥＴ（Ｑ３３，Ｑ３４）を備え、上記ｎＭＯＳＦＥＴＱ３１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１１と、
（ｄ）５個のｐＭＯＳＦＥＴＱ３７〜Ｑ４１を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ２１ａとを備えて構成される。当該ｎＭＯＳ構成電源回路１０５Ｎにおいて、ｎＭＯＳＦＥＴＱ３７，Ｑ３８のゲート電圧は第１の電圧となり、接続点Ｔｎを介して電流減算回路２３に印加され、ｎＭＯＳ構成電源回路１０５Ｎによる電流Ｉｎを生成する。
【０１６２】
また、ｐＭＯＳ構成電源回路１０５Ｐは、ｎＭＯＳ構成電源回路１０５Ｎとは相補的な回路で形成され、出力電流の温度特性がホール移動度に依存するｐＭＯＳＦＥＴＱ５１を用いて電流を生成する回路であって、
（ａ）電流を生成するｐＭＯＳＦＥＴＱ５１と、
（ｂ）ダイオード接続されたｎＭＯＳＦＥＴＱ２００と４個の差動対回路（Ｑ２０１〜Ｑ２０３）（Ｑ２０４〜Ｑ２０６）（Ｑ２０７〜Ｑ２０９）（Ｑ２１０〜Ｑ２１２）を備え、上記ｎＭＯＳＦＥＴＱ５１を強反転領域で動作させるためのゲートバイアス電圧を生成してｎＭＯＳＦＥＴＱ５１のゲートに印加するゲートバイアス電圧生成回路ＧＢ２２と、
（ｃ）１対のｐＭＯＳＦＥＴ（Ｑ５３，Ｑ５４）を備え、上記ｐＭＯＳＦＥＴＱ５１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１２と、
（ｄ）７個のｎＭＯＳＦＥＴＱ５７〜Ｑ６１，Ｑ６７，Ｑ６８を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ２２ａとを備えて構成される。当該ｐＭＯＳ構成電源回路１０５Ｐにおいて、ｐＭＯＳＦＥＴＱ５３，Ｑ５４のゲート電圧は第２の電圧となり、接続点Ｔｐを介して電流減算回路２３に印加され、ｐＭＯＳ構成電源回路１０５Ｐによる電流Ｉｐを生成する。
【０１６３】
さらに、電流減算回路２３は図２５の回路と同様に構成され、減算電流（Ｉｎ−Ｉｐ）を得る一方、当該減算電流（Ｉｎ−Ｉｐ）に対応しかつ温度変化に対して一定の基準出力電流Ｉｒｅｆを得る。特に、実施例５においては、ゲートバイアス電圧生成回路ＧＢ１１，ＧＢ１２では、上述の図９を参照した考察から、２対の差動対回路を用いて電圧源回路を構成したので、式（２１）及び式（２２）に示すように、プロセスバラツキに対して安定であるため、当該基準電流源回路１０５の出力電流は、実施例１及び２に比較して、プロセスバラツキに対する影響を小さくすることができるという特有の効果を有する。
【実施例６】
【０１６４】
図３０は本発明の実施例６に係る基準電流源回路１０６の構成を示す回路図である。実施例６に係る基準電流源回路１０６は、図３０に示すように、ｎＭＯＳ構成電源回路１０６Ｎと、ｐＭＯＳ構成電源回路１０６Ｐと、電流減算回路１３とを備えて構成される。ここで、ｎＭＯＳ構成電源回路１０６Ｎは、出力電流の温度特性が電子移動度に依存するｎＭＯＳＦＥＴＱ３１を用いて電流を生成する回路であって、
（ａ）電流を生成するｎＭＯＳＦＥＴＱ３１と、
（ｂ）ダイオード接続されたｎＭＯＳＦＥＴＱ１００と２個の差動対回路（Ｑ１０１〜Ｑ１０３）（Ｑ１０４〜Ｑ１０６）を備え、上記ｎＭＯＳＦＥＴＱ３１を強反転領域で動作させるためのゲートバイアス電圧を生成してｎＭＯＳＦＥＴＱ３１のゲートに印加するゲートバイアス電圧生成回路ＧＢ２１と、
（ｃ）２対のｎＭＯＳＦＥＴ（Ｑ３３，Ｑ３４）（Ｑ３５，Ｑ３６）を備え、上記ｎＭＯＳＦＥＴＱ３１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ１と、
（ｄ）５個のｐＭＯＳＦＥＴＱ３７〜Ｑ４１及びＣＭＯＳ回路で構成されたオペアンプ９１を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ３１とを備えて構成される。当該ｎＭＯＳ構成電源回路１０６Ｎにおいて、ｎＭＯＳＦＥＴＱ３５，Ｑ３６のゲート電圧は第１の電圧となり、接続点Ｔ１ｎを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７３のゲートに印加され、また、ｎＭＯＳＦＥＴＱ３３，Ｑ３４のゲート電圧は第２の電圧となり、接続点Ｔ２ｎを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７４のゲートに印加され、そして、直列接続された２個のｎＭＯＳＦＥＴＱ７３，Ｑ７４において、ｎＭＯＳ構成電源回路１０６Ｎによる電流Ｉｎを生成する。
【０１６５】
また、ｐＭＯＳ構成電源回路１０６Ｐは、ｎＭＯＳ構成電源回路１０６Ｎとは相補的な回路で形成され、出力電流の温度特性がホール移動度に依存するｐＭＯＳＦＥＴＱ５１を用いて電流を生成する回路であって、
（ａ）電流を生成するｐＭＯＳＦＥＴＱ５１と、
（ｂ）ダイオード接続されたｎＭＯＳＦＥＴＱ２００と４個の差動対回路（Ｑ２０１〜Ｑ２０３）（Ｑ２０４〜Ｑ２０６）（Ｑ２０７〜Ｑ２０９）（Ｑ２１０〜Ｑ２１２）を備え、上記ｎＭＯＳＦＥＴＱ５１を強反転領域で動作させるためのゲートバイアス電圧を生成してｎＭＯＳＦＥＴＱ５１のゲートに印加するゲートバイアス電圧生成回路ＧＢ２２と、
（ｃ）２対のｐＭＯＳＦＥＴ（Ｑ５３，Ｑ５４）（Ｑ５５，Ｑ５６）を備え、上記ｐＭＯＳＦＥＴＱ５１のドレインバイアスを生成するドレインバイアス生成回路ＤＢ２と、
（ｄ）７個のｎＭＯＳＦＥＴＱ５７〜Ｑ６１，Ｑ６７，Ｑ６８及びＣＭＯＳ回路で構成されたオペアンプ９２を備え、安定した電源電流供給を行うカレントミラー回路ＣＭ３２とを備えて構成される。当該ｐＭＯＳ構成電源回路１０６Ｐにおいて、ｐＭＯＳＦＥＴＱ５３，Ｑ５４のゲート電圧は第３の電圧となり、接続点Ｔ１ｐを介して電流減算回路１３のｐＭＯＳＦＥＴＱ７１のゲートに印加され、また、ｐＭＯＳＦＥＴＱ５５，Ｑ５６のゲート電圧は第４の電圧となり、接続点Ｔ２ｐを介して電流減算回路１３のｎＭＯＳＦＥＴＱ７２のゲートに印加され、そして、直列接続された２個のｐＭＯＳＦＥＴＱ７１，Ｑ７２において、ｐＭＯＳ構成電源回路１０６Ｐによる電流Ｉｐを生成する。
【０１６６】
さらに、電流減算回路１３は図２１の回路と同様に構成され、減算電流（Ｉｎ−Ｉｐ）を得る一方、当該減算電流（Ｉｎ−Ｉｐ）に対応しかつ温度変化に対して一定の基準出力電流Ｉｒｅｆを得る。特に、実施例６においては、ゲートバイアス電圧生成回路ＧＢ２１，ＧＢ２２では、上述の図９を参照した考察から、複数の差動対回路を用いて電圧源回路を構成したので、式（２１）及び式（２２）に示すように、プロセスバラツキに対して安定であるため、当該基準電流源回路１０６の出力電流は、実施例１及び２に比較して、プロセスバラツキに対する影響を小さくすることができるという特有の効果を有する。
【０１６７】
以上の実施例６においては、ゲートバイアス電圧生成回路ＧＢ２１，ＧＢ２２で差動対回路の個数が異なるが、これは電流生成用ＭＯＳＦＥＴＱ３１，Ｑ５１のゲートに印加するバイアス電圧の精度を向上させるためである。
【０１６８】
シミュレーション結果．
本発明者らは、以上のように構成された各実施例について、
（１）理想状態における動作確認をするために、典型値のパラメータセットを用いたシミュレーションを行い、
（２）モンテカルロシミュレーション法を用いて以下に示すようにパラメータを変化させてシミュレーションを行った。
【０１６９】
後者のモンテカルロシミュレーションでは、ＬＳＩ製造ベンダの提供する製造プロセスバラツキデータセットを利用して、グローバルバラツキ（ＬＳＩチップ毎に異なるパラメータ）とランダムバラツキ（ＬＳＩチップ内で異なるパラメータ）を想定してパラメータを統計的確率に基づいてばらつかせ、回路の安定動作を確認した。グローバルバラツキパラメータセットを図３１に示す。すなわち、図３１は実施例１、４及び６に係る基準電流源回路１０１，１０４，１０６について本発明者らが実行したモンテカルロシミュレーションにおけるグローバルバラツキパラメータセット（０．３５μｍＣＭＯＳパラメータの典型値とバラツキ量）の一例を示す表である。ここで、各パラメータは、典型値を中心にしてバラツキ量分だけ分布してばらつくように設定され、分布の形態は、ガウス分布を想定することが一般的だが、今回は均一分布を想定した。一般に、均一分布を用いることを製造ベンダが推奨しているが、均一分布の方が厳しい条件なので今回採用した。
【０１７０】
ランダムバラツキパラメータセットとして、０．３５μｍＣＭＯＳパラメータσＰは次式で表される。
【０１７１】
【数４９】
2010231774.tif 000051
【０１７２】
上記式から明らかなように、ＬＳＩチップ内のバラツキの分散は、デバイス素子面積（ＬＷ）の平方根に反比例する。当該バラツキのパラメータを図３２に示す。すなわち、図３２は上記モンテカルロシミュレーションのおけるしきい値電圧及び移動度のパラメータセットを示す表である。ここで、ランダムバラツキは、しきい値電圧と移動度のみ考慮し、分布の形態はガウス分布を想定し、先のグローバルバラツキの変動値に上記のランダムバラツキ成分を追加した。
【０１７３】
図３３（ａ）は実施例１に係る基準電流源回路１０１のシミュレーション（典型値１回）の結果であって、当該基準電流源回路１０１におけるｎＭＯＳ構成電源回路１０１Ｎの出力電流Ｉｎの温度特性を示すグラフであり、図３３（ｂ）は当該基準電流源回路１０１におけるｐＭＯＳ構成電源回路１０１Ｐの出力電流Ｉｐの温度特性を示すグラフであり、図３３（ｃ）は当該基準電流源回路１０１の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【０１７４】
図３４（ａ）は実施例１に係る基準電流源回路１０１のモンテカルロシミュレーション（５００回）の結果であって、当該基準電流源回路１０１におけるｎＭＯＳ構成電源回路１０１Ｎの出力電流Ｉｎの温度特性を示すグラフであり、図３４（ｂ）は当該基準電流源回路１０１におけるｐＭＯＳ構成電源回路１０１Ｐの出力電流Ｉｐの温度特性を示すグラフであり、図３４（ｃ）は当該基準電流源回路１０１の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【０１７５】
図３５（ａ）は実施例４に係る基準電流源回路１０４のシミュレーション（典型値１回）の結果であって、当該基準電流源回路１０４におけるｎＭＯＳ構成電源回路１０４Ｎの出力電流Ｉｎの温度特性を示すグラフであり、図３５（ｂ）は当該基準電流源回路１０４におけるｐＭＯＳ構成電源回路１０４Ｐの出力電流Ｉｐの温度特性を示すグラフであり、図３５（ｃ）は当該基準電流源回路１０４の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【０１７６】
図３６（ａ）は実施例４に係る基準電流源回路１０４のモンテカルロシミュレーション（５００回）の結果であって、当該基準電流源回路１０４におけるｎＭＯＳ構成電源回路１０４Ｎの出力電流Ｉｎの温度特性を示すグラフであり、図３６（ｂ）は当該基準電流源回路１０４におけるｐＭＯＳ構成電源回路１０４Ｐの出力電流Ｉｐの温度特性を示すグラフであり、図３６（ｃ）は当該基準電流源回路１０４の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【０１７７】
図３７（ａ）は実施例６に係る基準電流源回路１０６のシミュレーション（典型値１回）の結果であって、当該基準電流源回路１０６におけるｎＭＯＳ構成電源回路１０６Ｎの出力電流Ｉｎの温度特性を示すグラフであり、図３７（ｂ）は当該基準電流源回路１０６におけるｐＭＯＳ構成電源回路１０６Ｐの出力電流Ｉｐの温度特性を示すグラフであり、図３７（ｃ）は当該基準電流源回路１０６の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【０１７８】
図３８（ａ）は実施例６に係る基準電流源回路１０６のモンテカルロシミュレーション（５００回）の結果であって、当該基準電流源回路１０６におけるｎＭＯＳ構成電源回路１０６Ｎの出力電流Ｉｎの温度特性を示すグラフであり、図３８（ｂ）は当該基準電流源回路１０６におけるｐＭＯＳ構成電源回路１０６Ｐの出力電流Ｉｐの温度特性を示すグラフであり、図３８（ｃ）は当該基準電流源回路１０６の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【０１７９】
図３９（ａ）は実施例６に係る基準電流源回路１０６のシミュレーション（典型値１回）の結果であって基準電流源回路１０６の基準出力電流Ｉｒｅｆの温度特性を示すグラフであり、図３９（ｂ）は実施例４の基準電流源回路１０４のシミュレーション（典型値１回）の結果であって基準電流源回路１０４の基準出力電流Ｉｒｅｆの温度特性を示すグラフであり、図３９（ｃ）は実施例１の基準電流源回路１０１のシミュレーション（典型値１回）の結果であって基準電流源回路１０１の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。また、図４０（ａ）は図３９（ａ）の拡大図であり、図４０（ｂ）は図３９（ｂ）の拡大図であり、図４０（ｃ）は図３９（ｃ）の拡大図である。
【０１８０】
図４１（ａ）は実施例６に係る基準電流源回路１０６のモンテカルロシミュレーション（５００回）の結果であって基準電流源回路１０６の基準出力電流Ｉｒｅｆの温度特性を示すグラフであり、図４１（ｂ）は実施例４の基準電流源回路１０４のモンテカルロシミュレーション（５００回）の結果であって基準電流源回路１０４の基準出力電流Ｉｒｅｆの温度特性を示すグラフであり、図４１（ｃ）は実施例１の基準電流源回路１０１のモンテカルロシミュレーション（５００回）の結果であって基準電流源回路１０１の基準出力電流Ｉｒｅｆの温度特性を示すグラフである。
【０１８１】
図４２（ａ）は図４１（ａ）の各基準出力電流Ｉｒｅｆを各試行回の温度平均電流で規格化してなる規格化基準出力電流ＩＮの温度特性を示すグラフであり、図４２（ｂ）は図４１（ｂ）の各基準出力電流Ｉｒｅｆを各試行回の温度平均電流で規格化してなる規格化基準出力電流ＩＮの温度特性を示すグラフであり、図４２（ｃ）は図４１（ｃ）の各基準出力電流Ｉｒｅｆを各試行回の温度平均電流で規格化してなる規格化基準出力電流ＩＮの温度特性を示すグラフである。
【０１８２】
図４３（ａ）は図４１（ａ）の基準出力電流Ｉｒｅｆ（温度平均）の頻度を示すヒストグラムであり、図４３（ｂ）は図４１（ｂ）の基準出力電流Ｉｒｅｆ（温度平均）の頻度を示すヒストグラムであり、図４３（ｃ）は図４１（ｃ）の基準出力電流Ｉｒｅｆ（温度平均）の頻度を示すヒストグラムである。
【０１８３】
図４４は実施例１、４及び６に係る各基準電流源回路１０１，１０４，１０６、並びに、実施例６に係る基準電流源回路１０６のｎＭＯＳ構成電源回路１０６Ｎについての特性評価結果を示す表である。
【０１８４】
図３３乃至図４４の結果から明らかなように、すべての回路で、電子移動度とホール移動度の相違を利用して出力電流の温度依存性をキャンセルできた。ここで、実施例１及び２に係る基準電流源回路１０１、１０２では、パラメータのバラツキに弱いが、最も省面積であるという利点を有する。また、実施例３及び４に係る基準電流源回路１０３，１０４では、パラメータのバラツキに強いが、占有面積は中間程度であり、電流パスが少ないので最も省電力であると考えられる。さらに、実施例５及び６に係る基準電流源回路１０５，１０６では、パラメータのバラツキに最も強いが、大きな面積を占有し、電流パスが多いので消費電力が大きくなる。
【０１８５】
図４５は本発明の第３の実施形態に係る基準電流源回路１０１Ａの構成を示す回路図である。第３の実施形態に係る基準電流源回路１０１Ａは、図２５の実施例１に係る基準電流源回路１０１（本実施形態において、回路構成の説明を省略する。）において、スタートアップ回路１０１ＳＮ，１０１ＳＰをさらに備えたことを特徴としている。スタートアップ回路１０１ＳＮ，１０１ＳＰを設ける理由は以下の通りである。基準電流源回路１０１において、ｎＭＯＳＦＥＴのゲートがすべて０Ｖであり、ｐＭＯＳＦＥＴのゲートがすべて電源電圧ＶＤＤとなる場合があり、この場合において、当該回路１０１には動作電流が流れず動作しない、当該回路１０１の非動作時の場合（以下、ゼロ電流状態時という。）がある。これを回避するためにスタートアップ回路１０１ＳＮ，１０１ＳＰを用いる。
【０１８６】
図４５において、スタートアップ回路１０１ＳＮは、複数段のダイオード接続のｐＭＯＳＦＥＴＱ３０１〜Ｑ３０６と、カレントミラー回路を構成するｐＭＯＳＦＥＴＱ３０７と、インバータ９３を構成するｐＭＯＳＦＥＴＱ３０８及びｎＭＯＳＦＥＴＱ３０９と、動作電流を引き抜いて流すｎＭＯＳＦＥＴＱ３１０とを備えて構成される。また、スタートアップ回路１０１ＳＰは、複数段のダイオード接続のｎＭＯＳＦＥＴＱ４０１〜Ｑ４０６と、カレントミラー回路を構成するｎＭＯＳＦＥＴＱ４０７と、インバータ９４を構成するｐＭＯＳＦＥＴＱ４０８及びｎＭＯＳＦＥＴＱ４０９と、動作電流を強制的に流すｐＭＯＳＦＥＴＱ４１０とを備えて構成される。ここで、スタートアップ回路１０１ＳＮ，１０１ＳＰは上記ゼロ電流状態時のみ動作し、正常な動作点で動作している場合、動作しない。
【０１８７】
スタートアップ回路１０１ＳＮにおいて、ｎＭＯＳＦＥＴＱ３２のソース電圧を、インバータ９３によりモニタすることによりｎＭＯＳ構成電源回路１０１Ｎの非動作時を検出し、当該ソース電圧が０Ｖであるとき（非動作時）、インバータ９３の出力信号はハイレベルになり、当該ハイレベルの出力信号がｎＭＯＳＦＥＴＱ３１０のゲートに印加されて当該ｎＭＯＳＦＥＴＱ３１０がオンされる。これにより、ｎＭＯＳＦＥＴＱ３１０はｐＭＯＳＦＥＴＱ４８からの電流を引き抜き、これがｎＭＯＳ構成電源回路１０１Ｎの起動電流となって回路１０１Ｎを起動させて安定に動作させる。一方、インバータ９３によるモニタ電圧が動作電圧ならば、インバータ９３の出力信号はローレベル（０Ｖ）になって、当該ローレベルの出力信号がｎＭＯＳＦＥＴＱ３１０のゲートに印加されて当該ｎＭＯＳＦＥＴＱ３１０はオフのままである。従って、ｎＭＯＳＦＥＴＱ３１０は電流を流さない。すなわち、正常動作時に回路動作に影響を与えない。なお、複数段のダイオード接続のｐＭＯＳＦＥＴＱ３０１〜Ｑ３０６により一定の微小電流を発生し、そのカレントミラー回路であるｐＭＯＳＦＥＴＱ３０７は上記微小電流に対応する微小電流をインバータ９３にバイアス動作電流として供給し、消費電力の低減のためにインバータ９３を流れる電流が大きくならないように制御している。
【０１８８】
スタートアップ回路１０１ＳＰはスタートアップ回路１０１ＳＮと以下のように同様に動作する。スタートアップ回路１０１ＳＮにおいて、ｐＭＯＳＦＥＴＱ５２のソース電圧を、インバータ９４によりモニタすることによりｐＭＯＳ構成電源回路１０１Ｐの非動作時を検出し、当該ソース電圧がハイレベル（電源電圧ＶＤＤ）であるとき（非動作時）、インバータ９４の出力信号はローレベルになり、当該ローレベルの出力信号がｐＭＯＳＦＥＴＱ４１０のゲートに印加されて当該ｐＭＯＳＦＥＴＱ４１０がオンされる。これにより、ｐＭＯＳＦＥＴＱ４１０はｎＭＯＳＦＥＴＱ６１に対して強制的に電流を流し、これがｐＭＯＳ構成電源回路１０１Ｐの起動電流となって回路１０１Ｐを起動させて安定に動作させる。一方、インバータ９４によるモニタ電圧が０Ｖならば、インバータ９４の出力信号はハイレベルになって、当該ハイレベルの出力信号がｐＭＯＳＦＥＴＱ４１０のゲートに印加されて当該ｐＭＯＳＦＥＴＱ４１０はオフのままである。従って、ｐＭＯＳＦＥＴＱ４１０は電流を流さない。すなわち、正常動作時に回路動作に影響を与えない。なお、複数段のダイオード接続のｎＭＯＳＦＥＴＱ４０１〜Ｑ４０６により一定の微小電流を発生し、そのカレントミラー回路であるｎＭＯＳＦＥＴＱ４０７は上記微小電流に対応する微小電流をインバータ９４にバイアス動作電流として供給し、消費電力の低減のためにインバータ９４を流れる電流が大きくならないように制御している。
【０１８９】
図４６は本発明の第３の実施形態の変形例に係る基準電流源回路１０１Ｂの構成を示す回路図である。第３の実施形態の変形例に係る基準電流源回路１０１Ｂは、図４５の基準電流源回路１０１Ａと比較して以下の点が異なる。
（１）スタートアップ回路１０１ＳＰに代えて、スタートアップ回路１０１ＳＰＡとしたこと。ここで、スタートアップ回路１０１ＳＰＡは、スタートアップ回路１０１ＳＰに比較して、複数段のダイオード接続のｎＭＯＳＦＥＴＱ４０１〜Ｑ４０６を用いず、基準電流源回路１０１Ｎの電流（具体的には、例えば、ｎＭＯＳＦＥＴＱ３４のソース電流）に対応する電流をカレントミラー回路のｎＭＯＳＦＥＴＱ４０７により発生して当該電流をインバータ９４のバイアス電流として用いたことを特徴とする。これにより、複数段のダイオード接続のｎＭＯＳＦＥＴＱ４０１〜Ｑ４０６を用いないので、回路規模を削減できるという効果を有する。
【０１９０】
図４７は本発明の第４の実施形態に係る基準電流源回路１０７Ａの構成を示す回路図である。第４の実施形態に係る基準電流源回路１０７Ａは、ｎＭＯＳ構成電源回路１０７Ｎと、ｐＭＯＳ構成電源回路１０７Ｐと、電流減算回路３と、スタートアップ回路１０１ＳＮ，１０１ＳＰとを備えて構成され、以下のことを特徴としている。
（１）ｐＭＯＳＦＥＴＱ３１１〜Ｑ３１４及びｎＭＯＳＦＥＴＱ３１５〜Ｑ３２０を用いてｎＭＯＳ構成電源回路１０７Ｎを構成し、当該ｎＭＯＳ構成電源回路１０７Ｎに図４５のスタートアップ回路１０１ＳＮを付加した。
（２）ｎＭＯＳＦＥＴＱ４１１〜Ｑ４１４及びｐＭＯＳＦＥＴＱ４１５〜Ｑ４２０を用いてｐＭＯＳ構成電源回路１０７Ｐを構成し、当該ｎＭＯＳ構成電源回路１０７Ｎに図４５のスタートアップ回路１０１ＳＮを付加した。
【０１９１】
以上のように構成された基準電流源回路１０７Ａは図４５の基準電流源回路１０１Ａと同様に動作し、同様の作用効果を有する。
【０１９２】
図４８は本発明の第４の実施形態の変形例に係る基準電流源回路１０７Ｂの構成を示す回路図である。第４の実施形態の変形例に係る基準電流源回路１０７Ｂは、ｎＭＯＳ構成電源回路１０７Ｎと、ｐＭＯＳ構成電源回路１０７Ｐと、電流減算回路３と、スタートアップ回路１０１ＳＮ，１０１ＳＰＡとを備えて構成され、図４７の第４の実施形態と比較して、スタートアップ回路１０１ＳＰに代えて、スタートアップ回路ＳＰＡを備えたことを特徴としている。
【０１９３】
以上のように構成された基準電流源回路１０７Ｂは図４６の基準電流源回路１０１Ｂと同様に動作し、同様の作用効果を有する。
【０１９４】
図４９は本発明の試作例に係る基準電流源回路１０８の構成を示す回路図である。試作例に係る基準電流源回路１０８は、ｎＭＯＳ構成電源回路１０８Ｎと、ｐＭＯＳ構成電源回路１０８Ｐと、電流減算回路１０８ＳＢと、スタートアップ回路１０１ＳＮ，１０１ＳＰＡとを備えて構成される。ここで、電流減算回路１０８ＳＢは、ｐＭＯＳＦＥＴＱ５０１，Ｑ５０２と、ｎＭＯＳＦＥＴＱ５０３〜Ｑ５０８とを備えて構成される。以上のように構成された基準電流源回路１０８において、電流減算回路１０８ＳＢは、ｎＭＯＳ構成電源回路１０８Ｎにより発生される出力電流Ｉｎに対応する電流αＩｎから、ｐＭＯＳ構成電源回路１０８Ｐにより発生される出力電流Ｉｐを減算してなる基準出力電流Ｉｒｅｆを発生して出力する。すなわち、基準電流源回路１０８は図４６の基準電流源回路１０１Ｂ及び図４８の基準電流源回路１０７Ｂと同様に動作し、同様の作用効果を有する。
【０１９５】
図５０（ａ）は図４９の試作例に係る基準電流源回路１０８の測定結果であって基準出力電流Ｉｒｅｆの温度依存性を示すグラフである。図５０（ａ）から明らかなように、温度変化は、−２０°Ｃから１００°Ｃまでの範囲において０．４％／°Ｃ以内に抑圧されていることがわかる。
【０１９６】
図５０（ｂ）は図４９の試作例に係る基準電流源回路１０８の測定結果であって基準出力電流Ｉｒｅｆの電源電圧依存性を示すグラフである。当該基準電流源回路１０８は１．５Ｖ以上の電源電圧で正常に動作し、基準出力電流Ｉｒｅｆの当該依存性は０．５ｎＡ／Ｖである。
【０１９７】
図５１（ａ），（ｂ）及び（ｃ）は図４９の試作例に係る基準電流源回路１０８の測定結果であって１０個の測定サンプルの温度依存性を示しており、図５１（ａ）は出力電流Ｉｎの温度依存性を示すグラフであり、図５１（ｂ）は出力電流Ｉｐの温度依存性を示すグラフであり、図５１（ｃ）は基準出力電流Ｉｒｅｆの温度依存性を示すグラフである。図５１（ａ），（ｂ）及び（ｃ）から明らかなように、すべての電流Ｉｎ，Ｉｐ，Ｉｒｅｆは同一の傾斜を有して変化して、当該回路１０８は設計通りに正常に動作していることがわかる。ここで、基準出力電流Ｉｒｅｆの平均値は６３ｎＡであり、その標準偏差は４．３ｎＡである。また、変化係数は６．８％である。
【０１９８】
変形例等．
以上の実施形態及び実施例において、電流減算回路１３，２３において、各電源回路からの電圧に基づいて電流を発生している（例えば図２１及び図２２においてＭＯＳＦＥＴＱ７１〜Ｑ７４）が、本発明はこれに限らず、各電源回路において当該機能を有してもよい。
【０１９９】
以上の実施形態及び実施例（一部の実施例を除く。）において、各電源回路から２つの電圧を発生して当該２つの電圧を電流減算回路１３，２３に印加しているが、本発明はこれに限らず、３つ以上の複数の電圧を発生して当該３つ以上の複数の電圧を電流減算回路１３，２３に印加して各電流Ｉｎ，Ｉｐを発生してもよい。複数の電圧に基づいて各電流Ｉｎ，Ｉｐを発生することにより、プロセスバラツキに対して安定な電流を得る場合の精度を大幅に向上できる。
【０２００】
以上の実施形態及び実施例（一部の実施例を除く。）のゲートバイアス電圧生成回路ＧＢ１１，ＧＢ１２，ＧＢ２１，ＧＢ２２においては、複数の差動対又は複数の差動対回路を用いてゲートバイアス電圧生成回路ＧＢ１１，ＧＢ１２，ＧＢ２１，ＧＢ２２を構成しており、これにより、温度に対するゲートバイアス電圧の変動の傾きを、１個の差動対又は１個の差動対回路を用いて構成する場合に比較してより正確に制御することができ、これにより、プロセスバラツキに対して安定な電流を得る場合の精度を大幅に向上できる。
【産業上の利用可能性】
【０２０１】
以上詳述したように、本発明に係る基準電流源回路によれば、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路と、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路と、上記第１の電流から上記第２の電流を減算することにより一定の基準電流を生成する電流減算回路とを備えることにより、電子移動度とホール移動度における生成電流の温度特性の違いに基づいて、互いに相補的な回路構成で当該温度依存性をキャンセルして、温度依存性のない一定の基準電流を得ることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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