(57)【要約】【課題】  ドリフト領域を自己整合的に決定することができ、オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置の製造方法を提供することを目的とする。【解決手段】    ドレイン領域２４側のサイドウォール３２が、ソース領域２２側の前記サイドウォール３１に比べ水平方向の厚さが厚く、かつ、ドレイン領域２４が形成されたＰ−型半導体層２表面及びソース領域２２が形成されたＰ−型半導体層２の表面が、ゲート酸化膜１０底部のＰ−型半導体層２表面及びサイドウォール３１、３２底部のＰ−型半導体層２表面より低い位置に形成され、さらにシリサイド層３５ａがゲート電極１１上面のドレイン領域２４側端まで形成されている。【選択図】  図１
2010177562.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層上に絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面に、前記ゲート電極に隣接して形成された第２導電型のソース領域
と、
前記半導体層の表面に、前記ソース領域と共に前記ゲート電極を挟むように形成された
第２導電型のドリフト領域と、
前記半導体層の表面で、前記ドリフト領域に隣接し、前記ソース領域と共に前記ゲート
電極を挟むように形成された第２導電型のドレイン領域と、
前記ゲート電極のドレイン領域側及びソース領域側の側壁に形成されたサイドウォール
と、
前記ゲート電極上面に形成されたシリサイド層とを備え、
前記ドレイン領域側の前記サイドウォールが、前記ソース領域側の前記サイドウォール
に比べ水平方向の厚さが厚く、
かつ、前記ドレイン領域が形成された前記半導体層表面及び前記ソース領域が形成され
た前記半導体層の表面が、前記絶縁膜底部の前記半導体層表面及び前記サイドウォール底
部の前記半導体層表面より低い位置に形成され、
さらに前記シリサイド層が前記ゲート電極上面の前記ドレイン領域側端まで形成されて
いることを特徴とする半導体装置。
【請求項２】
前記ドレイン領域が形成された前記半導体層表面及び前記ソース領域が形成された前記
半導体層表面が、前記絶縁膜底部の前記半導体層表面及び前記サイドウォール底部の前記
半導体層表面より低い位置に形成されることにより、前記半導体層が表面に段差を備え、
前記段差が傾斜を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記段差の傾斜角度が、垂直方向に対して１０°以上であることを特徴とする請求項２
記載の半導体装置。
【請求項４】
半導体層上に絶縁膜を介してゲート電極を形成する工程と、
前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する
工程と、
前記ゲート電極のドレインが形成される側に第１サイドウォールを形成し、前記ゲート
電極のソースが形成される側に第２サイドウォールを形成する工程と、
第２サイドウォールをエッチングすることにより、前記第２サイドウォールの水平方向
の厚さを所望の厚さにする工程と、
前記ゲート電極をエッチングすることにより、前記ゲート電極の垂直方向の高さを所望
の高さにする工程と、
前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側にドレイン
領域を形成し、前記第１サイドウォールの下部にドリフト領域を形成し、前記半導体層の
ソースが形成される側にソース領域を形成する工程と、
前記ゲート電極上部にそれぞれシリサイド層を形成する工程とを備え、
前記ゲート電極を形成する工程において、前記ゲート電極と前記絶縁膜を合わせた垂直
方向の高さが、前記ドリフト領域の所望の水平方向の長さより大きく形成することを特徴
とする半導体装置の製造方法。
【請求項５】
前記ゲート電極をエッチングする工程において、ドレインが形成される側及びソースが
形成される側の前記半導体層の上部もエッチングすることを特徴とする請求項４記載の半
導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にDMOSトランジスタ及びその製造方
法に関する。
【背景技術】
【０００２】
近年、コンピュータ等のＣＰＵに使用される電源の低電圧化に伴い、同期整流方式によ
るスイッチング電源回路が多用されている。この電源回路には、入力電圧に応じて数Ｖか
ら数十Ｖの耐圧を持つＤＭＯＳトランジスタが用いられている。電源回路用のＤＭＯＳト
ランジスタとしては高速且つ低抵抗の素子が適している。
【０００３】
このようなＤＭＯＳトランジスタでは、高耐圧化のためにドレイン領域にドリフト領域
が設けられている。（例えば、特許文献１）。ドリフト領域は、ドレイン層より低濃度に
不純物導入され、ドレイン層のコンタクト領域の周囲を取り囲むようにレイアウトされる
。このようなＤＭＯＳトランジスタでは、素子の耐圧はオフセット層の水平方向の長さに
比例する。
【０００４】
このオフセット層の長さは通常マスク合わせにより決定される。ゲート電極のドレイン
側にマスクを形成し、このマスクに対して自己整合的にイオン注入を行う。これにより、
イオン注入された領域がドレイン層となり、マスクの底部でイオン注入がされない不純物
が低濃度の領域がドリフト領域となる。しかし、この方法では、マスクのずれを考慮して
、マージンとしてマスクをゲート電極上部まで形成する必要がある。これにより、ゲート
電極上でマスクが形成された領域には、シリサイド層が形成されず、その分オン抵抗が大
きくなってしまうという問題がある。また、マスクずれにより、耐圧にばらつきが生じる
という問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３４９３７７号公報。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、オン抵抗の小さいＤＭＯＳトランジスタ及びその製造方法を提供す
ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、第１導電型の半導体層上に絶縁膜を介して形成された
ゲート電極と、前記半導体層の表面に、前記ゲート電極に隣接して形成された第２導電型
のソース領域と、前記半導体層の表面に、前記ソース領域と共に前記ゲート電極を挟むよ
うに形成された第２導電型のドリフト領域と、前記半導体層の表面で、前記ドリフト領域
に隣接し、前記ソース領域と共に前記ゲート電極を挟むように形成された第２導電型のド
レイン領域と、前記ゲート電極のドレイン領域側及びソース領域側の側壁に形成されたサ
イドウォールと、前記ゲート電極上面に形成されたシリサイド層とを備え、前記ドレイン
領域側の前記サイドウォールが、前記ソース領域側の前記サイドウォールに比べ水平方向
の厚さが厚く、かつ、前記ドレイン領域が形成された前記半導体層表面及び前記ソース領
域が形成された前記半導体層の表面が、前記絶縁膜底部の前記半導体層表面及び前記サイ
ドウォール底部の前記半導体層表面より低い位置に形成され、さらに前記シリサイド層が
前記ゲート電極上面の前記ドレイン領域側端まで形成されていることを特徴とする。
【０００８】
本発明の別態様の半導体装置の製造方法は、半導体層上に絶縁膜を介してゲート電極を
形成する工程と、前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡
散層を形成する工程と、前記ゲート電極のドレインが形成される側に第１サイドウォール
を形成し、前記ゲート電極のソースが形成される側に第２サイドウォールを形成する工程
と、第２サイドウォールをエッチングすることにより、前記第２サイドウォールの水平方
向の厚さを所望の厚さにする工程と、前記ゲート電極をエッチングすることにより、前記
ゲート電極の垂直方向の高さを所望の高さにする工程と、前記半導体層にイオン注入を行
い、前記半導体層のドレインが形成される側にドレイン領域を形成し、前記第１サイドウ
ォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側にソース領
域を形成する工程と、前記ゲート電極上部にそれぞれシリサイド層を形成する工程とを備
え、前記ゲート電極を形成する工程において、前記ゲート電極と前記絶縁膜を合わせた垂
直方向の高さが、前記ドリフト領域の所望の水平方向の長さより大きく形成することを特
徴とする。
【発明の効果】
【０００９】
本発明は、オン抵抗の小さいＤＭＯＳトランジスタ及びその製造方法を提供することが
できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係る半導体装置の装置断面図である。
【図２】本発明の実施例に係る半導体装置の装置断面図である。
【図３Ａ】本発明の実施例に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｂ】本発明の実施例に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｃ】本発明の実施例に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｄ】本発明の実施例に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｅ】本発明の実施例に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｆ】本発明の実施例に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｇ】本発明の実施例に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｈ】本発明の実施例に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｉ】本発明の実施例に係る半導体装置を製造するプロセスを説明する装置断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
図１、図２を参照して、本発明の実施例に係るＤＭＯＳトランジスタについて説明する
。図１は、本発明の実施例に係るＤＭＯＳトランジスタの装置断面図である。図２は、図
１に示した半導体装置の装置断面図のゲート電極とソース領域の一部を示した断面の拡大
図である。図２では、ハッチングは省略してある。
【００１３】
本実施例では、Ｎ型ＭＯＳトランジスタの場合を例にとって説明する。しかし、これに
限定されず、Ｐ型ＭＯＳトランジスタであってもよい。また、以下、特に明記しない限り
、ＤＭＯＳトランジスタ１は、例えば耐圧が５〜１５Ｖ程度のＤＭＯＳトランジスタを意
味するものとして説明する。
【００１４】
まず、本実施例に係るＤＭＯＳトランジスタ１の構造について図１を参照しながら説明
する。ＤＭＯＳトランジスタ１は、Ｐ−型半導体層２に形成される。ここで、Ｐ−型半導
体層２は、Ｐ−型半導体基板であってもよいし、また半導体基板上に形成されたＰ−型ウ
ェル領域であってもよい。
【００１５】
ＤＭＯＳトランジスタ１は、Ｐ−型半導体層２上にゲート酸化膜１０を介して選択的に
形成されたゲート電極１１を有する。ゲート電極１１の下方のＰ−型半導体層２内には、
Ｐ型半導体領域であるチャネル領域１２を備える。チャネル領域１２は、ゲート電極１１
に閾値電圧以上の駆動電圧が印加されたときに反転層を形成する。ゲート酸化膜１０は、
例えば、シリコン酸化膜により形成される。ゲート酸化膜１０は、ゲート駆動電圧に応じ
て所望の厚さに形成される。ゲート電極１１は、例えば、導電性ポリシリコンからなる。
【００１６】
チャネル領域１２の左側（ソース側）には、Ｎ型ＬＤＤ領域２１が形成されている。Ｌ
ＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域２１は、後述するソース領域２２
より低濃度にＮ型不純物がドープされている。チャネル領域１２の右側（ドレイン側）、
すなわちＬＤＤ領域２１と共にゲート電極１１を挟む領域には、ドリフト領域２３が形成
されている。ＤＭＯＳトランジスタ１の耐圧は、ドリフト領域２３の不純物濃度に逆比例
する。このため、ＤＭＯＳトランジスタ１の高耐圧化のため、ドリフト領域２３は、ＬＤ
Ｄ領域２１より低濃度に不純物がドープされている。また、ＤＭＯＳトランジスタ１の耐
圧は、ドリフト領域２３の水平方向の長さ（ドリフト領域長Ｌｄ）に比例する。このため
、ＤＭＯＳトランジスタ１の高耐圧化のため、ドリフト領域長Ｌｄは、ＬＤＤ領域２１の
水平方向の長さ（ＬＤＤ領域長Ｌl）より長く形成される。ここで、ドリフト領域長Ｌｄ
とは、チャネル領域１２のドレイン領域２４側端とドレイン領域２４のチャネル領域１２
側端の間の長さを指す。また、ＬＤＤ領域長Ｌｌとは、チャネル領域１２のソース領域２
２側端とソース領域２２のチャネル領域１２側端の間の長さを指す。ここで、ドリフト領
域長Ｌｄは、例えば、０．２５μｍ程度である。また、ＬＤＤ領域長Ｌｌは、例えば、０
．７μｍ程度である。このように、ＬＤＤ領域２１とドリフト領域２３の不純物濃度、及
び水平方向の長さは、チャネル領域１２を挟んで左右非対称に形成されている。
【００１７】
ＬＤＤ領域２１の水平方向で、ゲート電極１１から遠い側には、ＬＤＤ領域２１より高
濃度にＮ型不純物がドープされたソース領域２２が形成されている。また、ドリフト領域
２３の水平方向で、ゲート電極１１から遠い側には、ドリフト領域２３より高濃度にＮ型
不純物がドープされたドレイン領域２４が形成されている。
【００１８】
ソース領域２２、及びドレイン領域２４が形成されたＰ−型半導体層２の表面は、ゲー
ト絶縁膜１０、サイドウォール３１、及びサイドウォール３２の下部のＰ−型半導体層２
の表面より、高さＨだけ低い位置に形成されている。これにより、Ｐ−型半導体層２は表
面に段差４０を備える。さらに、段差４０は、角度θだけ傾いた傾斜を備えていてもよい
。ここで、段差４０と、段差４０の傾斜の角度θについて、図２を参照して説明する。図
２に示すように、ドレイン領域２４が形成されたＰ−型半導体層２の表面は、ゲート絶縁
膜１０及びサイドウォール３２の下部のＰ−型半導体層２の表面より、高さＨだけ低い位
置に形成されることにより、Ｐ−型半導体層２は表面に段差４０を備える。段差４０を備
えることにより、ゲート電極１１とドレイン領域２４の実効的な距離が長くなり、ドリフ
ト領域長Ｌｄの実効的な長さが長く。これにより、ＤＭＯＳトランジスタ１の高耐圧化が
図れる。さらに、この段差４０は、傾斜を有していてもよい。傾斜の角度θは、図２に示
すように、傾斜面６０が垂直方向に対してなす角で定義される。角度θが大きくなること
により、段差部分での電界集中が緩和される。このため、角度θは１０°以上であること
が好ましい。これにより、段差部分での電界集中が緩和され、ＤＭＯＳトランジスタ１の
さらなる高耐圧化が図れる。
【００１９】
ゲート電極１１のソース領域２２側の側壁には、絶縁膜１３を介してサイドウォール３
１が形成されている。また、ゲート電極１１のドレイン領域２４側の側壁には、絶縁膜１
３を介してサイドウォール３２が形成されている。サイドウォール３２の水平方向の厚さ
Ｗｄは、サイドウォール３１の水平方向の厚さＷｓに比べ、厚く形成されている。また、
サイドウォール３２は、サイドウォール３１に比べ、垂直方向の厚さが厚く形成されてい
る。ここで、サイドウォール３２の水平方向の厚さＷｓは、例えば、０．２５μｍ程度で
ある。また、サイドウォール３１の水平方向の厚さＷｄは、例えば、０．０７μｍ程度で
ある。
【００２０】
後述するように、ドリフト領域長ＬｄとＬＤＤ領域長Ｌｌは、それぞれサイドウォール
３２とサイドウォール３１に対して自己整合的に決定される。このため、ドリフト領域長
Ｌｄは、サイドウォール３２の水平方向の厚さＷｄと略同一となる。また、ＬＤＤ領域長
Ｌｌは、サイドウォール３１の水平方向の厚さＬｌと略同一となる。
【００２１】
さらに、ゲート電極１１上、ソース領域２２上、及びドレイン領域２４上には、それぞ
れシリサイド層３５ａ、３５ｂ、３５ｃが形成されている。ゲート電極１１上のシリサイ
ド層３５ａは、後述する製造方法により形成されることにより、ゲート電極１１上面のド
レイン領域２４側端まで形成される。ここで、ゲート電極１１上面のドレイン領域２４側
端とは、ゲート電極１１の上面で、ゲート電極１１がドレイン領域２４側の絶縁間１３に
接する端部を意味する。このため、従来の製造方法により形成されたＤＭＯＳトランジス
タのように、ゲート電極上面のドレイン領域側端までシリサイド層が形成されない場合に
比べ、ゲート電極上面のより広い面積にシリサイド層が形成されている。これにより、Ｄ
ＭＯＳトランジスタ１のオン抵抗の低減が図れる。
【００２２】
以上のように、本実施例の半導体装置としての特徴は、ドレイン領域２４側のサイドウ
ォール３２の水平方向の厚さＷｄが、ソース領域２２側のサイドウォール３１の水平方向
の厚さＷｓより厚く形成されていることである。これにより、サイドウォール３２に自己
整合的に決定されるドリフト領域２３の水平方向の長さＬｄを長く形成することができ、
ＤＭＯＳトランジスタ１の高耐圧化が可能となる。
【００２３】
さらに、サイドウォール３２の水平方向の厚さＷｄを厚く形成するのに、後述する製造
方法を用いることにより、ゲート電極１１上面のシリサイド層３５ａはドレイン領域２４
側端まで形成される。これにより、ＤＭＯＳトランジスタ１のオン抵抗の低減が図れる。
【００２４】
さらに、本実施例の半導体層としての特徴は、ソース領域２２、及びドレイン領域２４
が形成されたＰ−型半導体層２の表面が、ゲート絶縁膜１０、サイドウォール３１、及び
サイドウォール３２の下部のＰ−型半導体層２の表面より、高さＨだけ低い位置に形成さ
れていることである。これにより、Ｐ−型半導体層２は表面に段差４０を備える。この高
さＨの差により、ゲート電極１１とドレイン領域２４の実効的な距離が長くなる。これに
より、ドリフト領域長Ｌｄの実効的な長さが長くなり、ＤＭＯＳトランジスタ１の高耐圧
化が図れる。また、段差４０は傾斜を有している。この傾斜により、傾斜がない場合に比
べ、段差部分での電界集中が緩和され、ＤＭＯＳトランジスタ１のさらなる高耐圧化が図
れる。
【００２５】
次に、本実施例に係るＤＭＯＳトランジスタの製造方法について図３を参照しながら説
明する。図３Ａから図３Ｈは、本実施例に係るＤＭＯＳトランジスタの製造方法の一部を
示したものである。説明の都合上アニールプロセスについては省略する。
【００２６】
まず、図３Ａに示すように、Ｐ−型半導体層２上部に、所望の条件によりＰ型不純物を
イオン注入し、チャネル領域１２となるＰ−拡散層４１を形成する。次いで、Ｐ−型半導
体層２上にゲート酸化膜１０となる絶縁膜（例えば、シリコン酸化膜）を形成し、さらに
この絶縁膜上にゲート電極１１となるポリシリコンを堆積させる。次いで、リソグラフィ
技術により、この絶縁膜とポリシリコンをパターニングすることにより、ゲート酸化膜１
０、及びゲート電極１１を形成する。このとき、ゲート電極１１とゲート酸化膜１０を合
わせた垂直方向の高さｈは、図１のサイドウォール３２の所望の水平方向の厚さＷｄより
大きくなるように設計する。ここでは、サイドウォール３２の水平方向の厚さＷｄを０．
２５μｍ程度とするため、ゲート電極１１とゲート酸化膜１０を合わせた垂直方向の高さ
ｈが、０．３μｍ程度となるように形成する。
【００２７】
次に、図３Ｂに示すように、ゲート電極１１の左側（ソース側）に開口部を有するマス
ク５１を形成する。次いで、マスク５１を用いて、Ｐ−型半導体層２に、ゲート電極１１
に自己整合的にＮ型不純物をイオン注入する。これにより、Ｎ型拡散４２が形成される。
Ｎ型拡散層４２は、後述する工程により、一部がＬＤＤ領域２１となり、一部がソース領
域２２となる。ソース領域２２となるＮ型拡散層４２の一部は、後述する工程により、上
部がＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりエッチングされる。こ
のため、Ｎ型拡散層４２はその分だけ深く形成されるようにイオン注入条件を選択する。
次いで、マスク５１を除去する。
【００２８】
次に、図３Ｃに示すように、ゲート電極１１の右側（ドレイン側）に開口部を有するマ
スク５２を形成する。次いで、マスク５２を用いて、ドレイン側のＰ−型半導体層２に、
ゲート電極１１に自己整合的にＮ型不純物をイオン注入する。これにより、ドレイン側に
Ｎ−型拡散層４３が形成される。Ｎ−拡散層４３は、後述する工程により、一部がドリフ
ト領域２３となり、一部がドレイン領域２４となる。ドレイン領域２４となるＮ−拡散層
４３の一部は、後述する工程により、上部がＲＩＥによりエッチングされる。このため、
Ｎ−拡散層４３はその分だけ深く形成されるようにイオン注入条件を選択する。また、Ｎ
−型拡散層４３は、Ｎ型拡散層４２より低濃度にＮ型不純物がドープされる。次いで、マ
スク５２を除去する。
【００２９】
次に、図３Ｄに示すように、ゲート電極１１上を含む、Ｐ−半導体層２上面に、例えば
、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により絶縁膜１３（
例えば、ＴＥＯＳ膜）を形成する。
【００３０】
次に、図３Ｅに示すように、絶縁膜１３上に、例えば、減圧ＣＶＤ法により、絶縁膜４
４（例えば、ＴＥＯＳ膜）を形成する。絶縁膜４４の膜厚は、例えば、０．２５μｍとす
る。
【００３１】
次に、図３Ｆに示すように、ＲＩＥ等の異方性エッチングにより、絶縁膜４４をエッチ
バックする。これにより、ゲート電極１１のソース側の側壁にサイドウォール３１、ドレ
イン側の側壁にサイドウォール３２をそれぞれ形成す。このとき形成されたソース側のサ
イドウォール３１とドレイン側のサイドウォール３２の水平方向の厚さは略同一であり、
水平方向の厚さは、例えば、０．２５μｍ程度である。
【００３２】
次に、図３Ｇに示すように、ゲート電極１１の左側（ソース側）に開口部を有するマス
ク５３を形成する。ここで用いるマスク５３は、サイドウォール３２を包含する事が目的
であるため、それを達成する寸法精度、及び位置合わせ精度があれば十分である。このた
め、高精度のリソグラフィ装置を必要としない。次いで、マスク５３を用いて、ソース側
のサイドウォール３１及び、絶縁膜１３の一部をＲＩＥ等の異方性エッチングによりエッ
チングする。これにより、ソース側のサイドウォール３１は、ドレイン側のサイドウォー
ル３２に比べ、水平方向の厚さと垂直方向の厚さがそれぞれ薄くなる。これにより、サイ
ドウォール３１の水平方向の厚さを、例えば、０．１μｍ程度とする。次いで、マスク５
３を除去する。
【００３３】
次に、図３Ｈに示すように、ウェットエッチングにより、ゲート電極１１上に形成され
ている絶縁膜１３を除去する。また、このウェットエッチングにより、サイドウォール３
１の底部、及びサイドウォール３１とゲート電極１１との間に形成されている絶縁膜１３
の一部も除去される。同様に、サイドウォール３２の底部、及びサイドウォール３２とゲ
ート電極１１との間に形成されている絶縁膜１３の一部も除去される。
【００３４】
次いで、ＲＩＥ等のドライエッチングにより、ゲート電極１１の上部と、Ｎ型拡散層４
２の上部と、Ｎ−拡散層４３の上部をエッチングする。これにより、ゲート電極１１の垂
直方向の高さを０．１μｍ程度とする。ゲート電極１１には、後述の工程により、ゲート
電極１１の空乏化を抑制するため不純物がイオン注入される。ゲート電極１１の垂直方向
の高さが０．１μｍ程度より高い場合、注入された不純物がゲート電極中で十分拡散せず
、ゲート電極の空乏化の抑制が図れない可能性がある。このため、ゲート電極１１の垂直
方向の高さを０．１μｍ程度までエッチングする。また、Ｎ型拡散層４２の上部と、Ｎ−
型拡散層４３の上部は、０．０５μｍ程度エッチングされる。これにより、Ｐ−型半導体
層２の表面に段差４０が形成される。また、段差４０に傾斜を与えるようにエッチング条
件を選択することも可能である。段差４０の傾斜の傾斜角度は、例えば、垂直方向に対し
て１０°程度とする。また、傾斜角度が垂直方向に対して１０°以上とすることも可能で
ある。このエッチング条件は、主にＦを含むガスもしくは、Ｃｌを含むガスもしくは、Ｂ
ｒを含むガスを用い、さらに、Ｎ２、Ｏ２、Ｈｒ、Ａｒ等の添加ガスを用いて行う。傾斜
を与えるには、エッチング生成物やガス分解物の側壁吸着を抑制するガスを選択し、かつ
、イオンの方向性を減少させる為、真空度の高圧化及び低パワー化を行う事で実現可能で
ある。
【００３５】
次に、図３Ｉに示すように、ゲート電極１１と、Ｐ−型半導体層２に所望の条件でＮ型
不純物をイオン注入する。ゲート電極１１に不純物を導入することにより、ゲート電極１
１の空乏化を抑制する。さらに、Ｎ型拡散層４２内にソース領域２２が形成され、Ｎ−拡
散層４３内にドレイン領域２４が形成される。このとき、サイドウォール３１、サイドウ
ォール３２の下部に位置する領域にはＮ型不純物が注入されない。この領域が、それぞれ
ＬＤＤ領域２１、ドリフト領域２３となる。このため、ＬＤＤ領域２１の水平方向の長さ
Ｌｌは、サイドウォール３１に対して自己整合的に決定される。同様に、ドリフト領域２
３の水平方向の長さＬｄは、サイドウォール３２に対して自己整合的に決定される。
【００３６】
次に、ゲート電極１１上部、ソース領域２２上部、ドレイン領域２４上部に、それぞれ
シリサイド層３５ａ、３５ｂ、３５ｃを形成する。シリサイド層３５ａ、３５ｂ、３５ｃ
は、サイドウォール３２及びサイドウォール３１に自己整合的に形成される。ゲート電極
１１上面は全面が露出された状態であるので、シリサイド層３５ａはゲート電極１１上面
のドレイン領域２４側端まで形成される。以上の工程により、図１に示すＤＭＯＳトラン
ジスタ１が形成される。
【００３７】
本実施例の製造方法によれば、ＤＭＯＳトランジスタ１のドリフト領域２３の水平方向
の長さを、サイドウォール３２を用いて決定することができる。このため、ＤＭＯＳトラ
ンジスタ１の高耐圧化のため、ドレイン領域２４側のサイドウォール３２は水平方向の厚
さを厚く形成する。従来、ドリフト領域の水平方向を長く形成するには、マスクを用いて
ドレイン側のサイドウォールの水平方向の厚さを決定していた。この場合、マスクのずれ
を考慮してマージンとしてマスクをゲート電極上部まで形成する必要があった。このため
、ゲート電極上部で、マスクが形成された領域にはシリサイド層が形成されずオン抵抗が
大きくなってしまうという問題があった。本実施例では、ドレイン領域２４側のサイドウ
ォールは予め水平方向の厚さが厚くなるように形成しているため、マスクを用いずにドレ
イン領域２４側のサイドウォール３２を厚く形成できる。これにより、ゲート電極１１上
面のドレイン領域２４側端までシリサイド層３５ａが形成され、より広い面積にシリサイ
ド層が形成される。これにより、ＤＭＯＳトランジスタのオン抵抗の低減が図れる。また
、従来のマスクを用いてドリフト領域を形成する場合に生じる、マスクのズレによる耐圧
のバラつきを抑制することができる。
【００３８】
さらに、サイドウォール３１とサイドウォール３２の水平方向の厚さに差を与える際に
用いたマスク５３は、サイドウォール３２を包含する事が目的である。このため、それを
達成する寸法精度、及び位置合わせ精度があれば十分であり、高精度のリソグラフィ装置
を必要としない。これにより、製造コストを抑えることができる。
【００３９】
さらに、ソース領域２２、及びドレイン領域２４が形成されたＰ−型半導体層２の表面
が、ゲート絶縁膜１０、サイドウォール３１、及びサイドウォール３２の下部のＰ−型半
導体層２の表面より、高さＨだけ低い位置に形成されている。これにより、Ｐ−型半導体
層２は表面に段差４０を備える。この高さＨの差により、ゲート電極１１とドレイン領域
２４の実効的な距離が長くなる。これにより、ドリフト領域長Ｌｄの実効的な長さが長く
なり、ＤＭＯＳトランジスタ１の高耐圧化が図れる。また、段差４０は傾斜を有している
。この傾斜により、傾斜がない場合に比べ、段差部分での電界集中が緩和され、ＤＭＯＳ
トランジスタ１のさらなる高耐圧化が図れる。
【００４０】
なお、前述した各実施例は、本発明の理解を容易にするためのものであり、本発明を限
定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改
良されうると共に、本発明にはその等価物も含まれる。
【符号の説明】
【００４１】
１  ＤＭＯＳトランジスタ
２  Pー型半導体層
１０  ゲート酸化膜
１１  ゲート電極
１２  チャネル領域
１３、４４  絶縁膜
２１  ＬＤＤ領域
２２  ソース領域
２３  ドリフト領域
２４  ドレイン領域
３１、３２  サイドウォール
３５ａ、３５ｂ、３５ｃ  シリサイド層
４０  段差
４１  Ｐ−拡散層
４２  Ｎ型拡散層
４３  Ｎ−型拡散層
５１、５２、５３  マスク
６０  傾斜面
Ｌｄ  ドリフト領域長
Ｌｌ  ＬＤＤ領域長
Ｗｄ、Ｗｓ  サイドウォールの厚さ
Ｈ、ｈ  高さ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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