(57)【要約】【課題】消費電力を低下させ、画質を向上させたダイナミックメモリ内蔵の液晶表示装置を提供する。【解決手段】複数のソース線と複数のゲート線の交点に設けられた、周期的にリフレッシュが行われて出力状態が反転する少なくとも一つのダイナミックメモリセル（ＤＲＡＭ）と、このダイナミックメモリセルのディジタル出力により透過率が制御される液晶素子（ＬＱ）とを画素単位として、該画素単位がマトリクス状に配設されたアクティブマトリクス型液晶表示装置において、前記ダイナミックメモリセルの出力と前記液晶素子との間に、これらの接続を制御信号（ＥＮＡＢＬＥ）により制御可能なスイッチ素子（５）を備えたことを特徴とするアクティブマトリクス型液晶表示装置が提供される。【選択図】図３
2010107590.tif 000002
【特許請求の範囲】
【請求項１】
複数のソース線と複数のゲート線の交点に設けられた、周期的にリフレッシュが行われて出力状態が反転する少なくとも一つのダイナミックメモリセルと、このダイナミックメモリセルのディジタル出力により透過率が制御される液晶素子とを画素単位として、該画素単位がマトリクス状に配設されたアクティブマトリクス型液晶表示装置において、  
前記ダイナミックメモリセルの出力と前記液晶素子との間に、これらの接続を制御信号により制御可能なスイッチ素子を備えたことを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
前記スイッチ素子には、前記リフレッシュが周期的に１回または短期間で２回行われる時点の直前にディスエーブル状態となり、リフレッシュ直後にイネーブル状態となるように制御信号が与えられ、
前記短期間で２回行われるリフレッシュのリフレッシュ周波数は、前記１回のリフレッシュにより液晶素子に印加される電圧極性を反転させる交番周波数よりも高いことを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
【請求項３】
前記２回のリフレッシュが行われる期間はリフレッシュが行われない期間の５０パーセント未満であることを特徴とする請求項２に記載のアクティブマトリクス型液晶表示装置。
【請求項４】
前記ダイナミックメモリセルとスイッチ素子との間に、前記ダイナミックメモリセルのディジタル出力を制御信号としてアナログ電圧を出力するＤ／Ａ変換器をさらに備えたことを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
【請求項５】
前記画素単位には、複数のダイナミックメモリセルと、この複数のダイナミックメモリセルに対して多ビットデータを前記ソース線より供給するデマルチプレクサをさらに備えたことを特徴とする請求項４に記載のアクティブマトリクス型液晶表示装置。
【請求項６】
前記Ｄ／Ａ変換器は前記多ビットにより複数の階調電圧を前記液晶素子に送出するものであることを特徴とする請求項５に記載のアクティブマトリクス型液晶表示装置。
【請求項７】
ディジタルデータを転送するソース線と、
前記ソース線に接続され、記憶されたディジタルデータをある周波数でリフレッシュし、その出力状態はデータリフレッシュごとに反転されるダイナミックメモリセルと、
液晶素子に接続される画素電極と
前記ダイナミックメモリセル前記画素電極との間に設けられ、前記リフレッシュのタイミングで遮断されるイネーブルスイッチとを備え、
前記ダイナミックメモリセルのリフレッシュは通常時は短期間で２回行われ、液晶素子に印加される前記アナログ電圧の極性交番時には１回のみ行われ、ダイナミックメモリセルのリフレッシュ周波数より前記アナログ電圧の極性交番の周波数は低いことを特徴とするアクティブマトリクス型液晶表示装置。
【請求項８】
前記ダイナミックメモリセルと前記イネーブルスイッチとの間に設けられ、前記ダイナミックメモリの出力をアナログ電圧に変換して、前記画素電極に対して出力するＤ／Ａ変換器をさらに備えたことを特徴とする請求項７に記載のアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブマトリクス型表示装置にかかり、特にメモリを画素内に有する表示装置に関する。
【従来の技術】
【０００２】
アクティブマトリクス型表示装置には、ソース線とゲート線の交点にマトリクス状に配設された画素内に表示素子と、この表示素子に供給されるデータを保持するメモリを有するものがある。
【０００３】
このメモリとしてはスタティック型もダイナミック型のものも使用することができるが、メモリ部の占有面積が少なくてすむことから、ダイナミック型が多く使用されている。
【０００４】
また、画素内のメモリは従来１ビットであったものが、多階調に対応してグレースケールを美しく表示するため多ビット化、例えば４ビット化が進んでおり、４ビット化するには後述するようにメモリが４つ必要であるが、以下の説明では、まず、メモリが１ビットの単純な形態のものから説明する。
【０００５】
図１は、従来のダイナミックメモリを備えた液晶表示装置の単純な例の１画素分を示す回路図であり、特許文献１に記載された構成を簡略化したものである。
【０００６】
ゲート線ＧＬにより制御される制御トランジスタＴＲを介してソース線ＳＬからデータが液晶素子ＬＱに供給され、液晶素子ＬＱの他端は共通電極Ｃｏｍｍｏｎに接続されている。制御トランジスタＴＲと液晶素子との接続点にはＤＲＡＭセル１が接続されており、このＤＲＡＭセルは液晶素子に与えられるデータを記憶する。このため、画像が変化しないような場合にはこの記憶データを用いて液晶の透過率を同じ状態に維持することができる。
【０００７】
ＤＲＡＭについては、良く知られているように、記憶データを維持するために、リフレッシュを定期的に行う必要があるが、占有面積が少なく開口部を十分に確保することができ、全体的な消費電力も少ないという利点があるため、液晶等のアクティブマトリクス表示装置に使用するのには最適である。
【０００８】
ところで、液晶の場合には、液晶の電気化学的な理由により、同じ電圧が印加された状態が続くと液晶分子の動きが悪くなり、いわゆる画像の焼き付き現象が生じることから、液晶に印加される電圧の周期的な極性反転が必要である。
【０００９】
図２はリフレッシュによるＤＲＡＭ出力を利用して液晶の極性を交番させることを可能にした従来の構成を示す概略回路図である。
【００１０】
この構成では、図１と同様にソース線ＳＬから制御トランジスタを介してＤＲＡＭセル１にデータが供給され、ＤＲＡＭセル１の出力点２に現れた信号は、２つのｎチャネルＴＦＴおよびｐチャネルＴＦＴのゲートに与えられ、それぞれドレインが共通接続されて液晶表示素子に接続され、それぞれのソースには参照電圧VrefAおよびその反転電圧である参照電圧VrefBが印加されるようになっている。これらの２つのトランジスタはＤ／Ａ変換器３を構成する。
【００１１】
このような構成では、ＤＲＡＭセル１へのリフレッシュ信号の入力によりＤＲＡＭ出力電圧が変化するとｎチャネル型トランジスタｎＴＦＴおよびｐチャネル型トランジスタｐＴＦＴが参照電圧VrefAと参照電圧VrefBとの関係で決まる電圧が画素電極４に現れ、液晶表示素子がその電圧に応じた透過率を示すとともに、リフレッシュ毎に反転するＤＲＡＭ出力により、液晶に印加される電圧極性も反転される。
【００１２】
すなわち、ＤＲＡＭ出力がハイであり、ｎＴＦＴがオンとなっているときには、画素電極電圧はVrefAとなるが、ＤＲＡＭのリフレッシュが行われると、ＤＲＡＭセルの出力状態はロウレベルに変化するが、同時にｎＴＦＴはオフとなり、ｐＴＦＴはオンとなるため、画素電極の電圧はVrefBとなる。
【特許文献１】国際公開ＷＯ０４０９０８５４号公報（特表２００６−５２３３２３号公報）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、ＤＲＡＭのリフレッシュ周波数は記憶内容を維持するためのものであるのに対し、画素が必要とするリフレッシュ、すなわち極性反転は、焼き付きを防止するためのものであるから、ＤＲＡＭのリフレッシュほど頻繁に行う必要はなく、両者に必要な周波数とは一致しない。  
このため、ＤＲＡＭのリフレッシュと同じタイミングで液晶の極性反転を行えば画素回路は不必要な電力を消費し、ＤＲＡＭを用いて低消費電力化を図ったメリットが生かせないという問題がある。
【００１４】
そこで、本発明は、リフレッシュの必要なメモリ素子を回路内に有した場合に、全体としての消費電力を低減させることのできるアクティブマトリクス型表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明によれば、
複数のソース線と複数のゲート線の交点に設けられた、周期的にリフレッシュが行われて出力状態が反転する少なくとも一つのダイナミックメモリセルと、このダイナミックメモリセルのディジタル出力により透過率が制御される液晶素子とを画素単位として、該画素単位がマトリクス状に配設されたアクティブマトリクス型液晶表示装置において、  
前記ダイナミックメモリセルの出力と前記液晶素子との間に、これらの接続を制御信号により制御可能なスイッチ素子を備えたことを特徴とするアクティブマトリクス型液晶表示装置が提供される。
【００１６】
前記スイッチ素子には、前記リフレッシュが周期的に１回または短期間で２回行われる時点の直前にディスエーブル状態となり、直後にイネーブル状態となるように制御信号が与えられ、前記短期間で２回行われるリフレッシュのリフレッシュ周波数は、前記１回のリフレッシュにより液晶素子に印加される電圧極性を反転させる交番周波数よりも高いことが好ましい。
【００１７】
また、ダイナミックメモリセルとスイッチ素子との間に、ダイナミックメモリセルのディジタル出力を制御信号としてアナログ電圧を出力するＤ／Ａ変換器をさらに備えることが好ましい。
【発明の効果】
【００１８】
本発明にかかるアクティブマトリクス型表示装置では、内蔵ＤＲＡＭ出力と液晶表示素子との間にスイッチを設け、ＤＲＡＭのリフレッシュを利用して、それより低い周波数で液晶表示素子への印加電圧極性の交番を行っているので、消費電力を削減できる。
【発明の実施の形態】
【００１９】
以下、図面を参照して本発明の実施例を説明するが、本発明はこれらに限定されるものではない。
【００２０】
図３は本発明の一実施例にかかるアクティブマトリクス型液晶表示装置の１画素分の構成を示すブロック図であり、図１に対応する。
【００２１】
この実施例では、ＤＲＡＭ１の出力と液晶素子ＬＱの間に制御信号ＥＮＡＢＬＥで開閉制御されるスイッチ５が設けられている。
【００２２】
ＥＮＡＢＬＥ信号はハイレベルではイネーブル状態でトランジスタスイッチ５は導通し、ロウレベルではディスエーブル状態でトランジスタスイッチ５は非道通である。
【００２３】
このため、ディスエーブル状態ではＤＲＡＭ出力が液晶素子に印加されることを阻止できる。
【００２４】
また、リフレッシュタイミングに同期させてＤＲＡＭ１の出力自体の極性を変化させることにより、液晶表示素子への印加電圧極性の交番を行うことができる。
【００２５】
図４は本発明の他の実施例にかかるアクティブマトリクス型液晶表示装置の１画素分の構成を示すブロック図であり、対応する図２と同じ部分には同じ参照番号を付している。
【００２６】
図２の場合と同様に、ＤＲＡＭセル１の出力点２に現れた信号が、ソースに参照電圧VrefAおよびその反転電圧である参照電圧VrefBがそれぞれ印加されるようになっている２つのｎチャネルＴＦＴおよびｐチャネルＴＦＴのゲートに与えられ、ドレイン共通接続点であるＤＡＣ出力点６と液晶表示素子ＬＱ間にはＥＮＡＢＬＥ信号がゲートに接続されたトランジスタスイッチ５が接続されている。ｎチャネルＴＦＴおよびｐチャネルＴＦＴはＤ／Ａ変換器を構成する。
【００２７】
ＥＮＡＢＬＥ信号はハイレベルではイネーブル状態でトランジスタスイッチ５は導通し、ロウレベルではディスエーブル状態でトランジスタスイッチ５は非道通である。したがって、ＥＮＡＢＬＥ信号をロウレベルとしておけば、ＤＲＡＭセル１へのリフレッシュ信号の入力によりＤＲＡＭ出力電圧が変化し、ｎチャネル型トランジスタｎＴＦＴおよびｐチャネル型トランジスタｐＴＦＴが参照電圧VrefAと参照電圧VrefBとの関係で決まる電圧がＤＡＣ出力点６に現れても、液晶表示素子ＬＱには印加されない。
【００２８】
一方、ＥＮＡＢＬＥ信号をハイレベルにすると、イネーブル状態であり、トランジスタスイッチ５は導通してドレイン共通接続点６における電位が画素電極４を通じて液晶表示素子ＬＱに印加され、液晶表示素子ＬＱはその電圧に応じた透過率を示す。
【００２９】
以上のような構成で、ＤＲＡＭのリフレッシュとイネーブルとの関係について、まず比較例を示す。
【００３０】
図５はこのような比較例を示すタイミングチャートであり、図２の従来例の動作を示している。この例ではＤＲＡＭのリフレッシュによるＤＲＡＭ出力の変化がＤＡ変換器の出力変化となり、これにより画素電極のレベル変化は大きく、最終的な画素電極レベルと共通電極レベルの差にもレベル変化が現れてしまう。
【００３１】
図６は、このような従来の問題を解決した、図３の構成を用いて液晶表示素子へ印加される電圧極性の反転を可能にした動作を説明するタイミングチャートである。
【００３２】
最上段に示すＤＲＡＭのリフレッシュは非常に短い間隔、例えば１０μｓで２回行われてもとの電位に戻るようにしたものが周期的、例えば１００ｍｓの周期で繰り返されるが、液晶の極性反転を行うときだけ１回のみリフレッシュが行われる。
【００３３】
２段目のＤＡＣ出力はほぼＤＲＡＭ出力信号の反転信号である。
【００３４】
３段目のＥＮＡＢＬＥ信号はＤＲＡＭリフレッシュに連動しているが、１回目のリフレッシュに先だってロウレベル、すなわちディスエーブルとなり、２回目のリフレッシュの後にハイレベル、すなわちイネーブルの状態に戻るように変化する。
【００３５】
４段目の画素電極の電位を見ると、本来／ＥＮＡＢＬＥ信号がロウレベルのときにＤＡＣ出力に変化があれば、画素電極に伝達され、電位の変化が生ずるのであるが、上述したように２回のリフレッシュが非常に短い間隔、例えば１０μｓで行われているので、ごくわずかな変動が見られるだけで全体としては変化がない。液晶の極性反転を行うためにリフレッシュが１回のみ行われたタイミングでは、ＤＡＣ出力が変化して持続するため、画素電極での電位は大きく変化する。
【００３６】
５段目の共通電極電位もリフレッシュが１回のみのときに同期させて交番される。
【００３７】
この結果、６段目の（画素電極電位−共通電極電位）は接地電位（ＧＮＤ）に対して極性が反転する電位変化が得られている。
【００３８】
また、従来は、ＤＲＡＭのリフレッシュは一般にほぼデューティ比５０パーセントのパルスにより行われるが、本願発明においては、通常のリフレッシュは非常に短い間隔で２回行い、極性反転のためにはリフレッシュパルスを１つだけ与えるようにしている。
【００３９】
そして、イネーブルスイッチはリフレッシュのためのパルスがハイレベルに変化する前後にディスエーブル状態となり、短い時間の間に２回のＤＲＡＭリフレッシュを行ってリフレッシュパルスがロウレベルに戻った後にイネーブル状態になるようにしており、液晶の極性反転を行うときにはリフレッシュパルスがロウレベルになる前にディスエーブル状態としている。
【００４０】
したがって、リフレッシュの後すぐにＤＲＡＭ出力の出力極性は同じ状態に戻るので、リフレッシュ信号はほとんどの期間の間、同じレベルに保持され、この期間内ではスイッチはディスエーブル状態であるので、画素電極のレベル変動をほとんど招かない。また、わずかな変動があったとしても、グレースケールの中央部の場合はほとんど視認できない程度であり、画質が向上する。
【００４１】
このように、本実施例によれば、イネーブルスイッチを設けることにより、リフレッシュと液晶の電位制御とを切り離し、イネーブル時にのみリフレッシュのための信号を液晶の極性反転にも用いている。すなわち、リフレッシュタイミング時に画素電極電位の変動を招かない程度にリフレッシュを短期間で２回行い、液晶極性を変化させるときにはリフレッシュを１回のみ行うようして、リフレッシュ信号を液晶極性の反転にも用いている。
【００４２】
液晶の極性反転は例えば１秒ごとに行えば十分であるので、この例の場合、極性反転はリフレッシュの１０回に１回のみ行われることになる。したがって、液晶のリフレッシュである極性反転をＤＲＡＭのリフレッシュよりもりはるかに低い周波数で行うことが可能となり、電力消費を大きく減少させることが可能となる。
【００４３】
なお、Ｄ／Ａ変換器を備えない図３に示した実施例でもリフレッシュバルスとエネーブル信号との関係は同じである。ただし、Ｄ／Ａ変換器によって画素電極のレベル変化を出力することができないため、ＤＲＡＭ出力自体のレベル変化（図６の１段目）を利用して極性反転を行うことになる。
【００４４】
図７はＤＲＡＭを用いた多階調に対応できるアクティブマトリクス型液晶表示装置の一実施例の概略構成を示すブロック図である。
【００４５】
ソース線ＳＬにはデマルチプレクサが接続されている。ソース線に送出されるデータが４ビット情報である場合、デマルチプレクサは１：４型のものであるので、４つのデータを取り出し、それぞれ対応するＤＲＡＭ１２に記憶される。すなわち、このＤＲＡＭ１２は４ビットのものである。
【００４６】
この４ビットをＬＳＢ２ビットとＭＳＢ２ビットずつに分けて処理を行うことになる。
【００４７】
図８は２ビットのデータで４つの階調電圧Ｖ１−Ｖ４を取り出すためのＤＡＣの構成を説明する回路図である。各階調電圧に対してそれぞれ２つずつのトランジスタが直列接続され、上側のトランジスタのゲートはデータＤ１により、下側トランジスタのゲートはデータＤ２により組み合わせによって一つのみが選択されるようになっている。そしてこのようにして選択された階調電圧が液晶素子に印加されることになる。実際にはこのような電圧の階調と面積階調の組み合わせにより所望の階調を得ることができる。
【００４８】
以上の説明は一例であって、当業者が通常行う変形、置換などは本発明の範囲である。
【図面の簡単な説明】
【００４９】
【図１】従来のダイナミックメモリを備えた液晶表示装置の１画素分の構成を示す概略回路図である。
【図２】リフレッシュによるＤＲＡＭ出力を利用して液晶の極性を交番させることを可能にした従来の構成を示す概略回路図である。
【図３】本発明にかかるアクティブマトリクス型液晶表示装置の一実施例の１画素分の構成を示すブロック図である。
【図４】本発明にかかるアクティブマトリクス型液晶表示装置の他の実施例の１画素分の構成を示すブロック図である。
【図５】ＤＲＡＭのリフレッシュとイネーブルスイッチとの関係について、図２にかかる比較例を示す動作波形図である。
【図６】図４の構成を用いて液晶表示素子へ印加される電圧極性の反転を可能にした動作を説明する動作波形図である。
【図７】ＤＲＡＭを用いた多階調に対応できるアクティブマトリクス型液晶表示装置の一実施例の概略構成を示すブロック図である。
【図８】２ビットのデータで４つの階調電圧Ｖ１−Ｖ４を取り出すためのＤＡＣの構成を説明する回路図である。
【符号の説明】
【００５０】
１  ＤＲＡＭ
２  ＤＲＡＭ出力点
３  Ｄ／Ａ変換器
４  画素電極
５  イネーブルスイッチ
１１  デマルチプレクサ
１２  ＤＲＡＭ
ＬＱ  液晶素子
ＳＬ  ソース線
【図１】
2010107590.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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