(57)【要約】【課題】ＦＩＲ型のデジタルフィルタにおいて、タップ数の増減に係らず回路規模を小さく一定にし、低価格化を図る。【解決手段】デジタルフィルタは、符号化したデータを構成するサンプル数の整数倍のタップ数を有するＦＩＲ型デジタルフィルタの各タップに係るタップ係数と符号化したデータとの積和演算結果を示すＦＩＲ出力データを記憶するメモリ４３と、符号化したデータを時系列に並べて送信符号パターンを生成する送信符号パターン生成部４１とを有する。アドレス選択部４２は、送信符号パターン生成部４１で生成された送信符号パターンに応じたＦＩＲ出力データを、サンプリングクロックに同期してメモリ４３から読み出す。【選択図】      図２
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【特許請求の範囲】
【請求項１】
符号化したデータを構成するサンプル数の整数倍のタップ数を有するＦＩＲ型デジタルフィルタの各タップに係るタップ係数と前記符号化したデータとの積和演算結果を示すＦＩＲ出力データを記憶するメモリと、
前記符号化したデータを時系列に並べて送信符号パターンを生成する送信符号パターン生成部と、
前記送信符号パターン生成部で生成された送信符号パターンに応じた前記ＦＩＲ出力データを、サンプリングクロックに同期して前記メモリから読み出す読出手段と、
を具備したことを特徴とするデジタルフィルタ。
【請求項２】
前記メモリに記憶するＦＩＲ出力データは、後段のデジタル・アナログコンバータの入力ビット数に応じて量子化することを特徴とする請求項１記載のデジタルフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル無線通信装置の送信部において、ベースバンド信号の帯域制限に用いるＦＩＲ（Finite Impulse Response）型のデジタルフィルタに関する。
【背景技術】
【０００２】
直交変調によりデータを伝送するデジタル無線通信装置の送信部においては、通常、ベースバンド信号の帯域を制限するために、ＦＩＲ型のデジタルフィルタを使用する。
【０００３】
従来のＦＩＲ型デジタルフィルタは、タップ数をＮとすると、それぞれ１サンプリング期間の遅延を生じさせるＮ個の遅延器と、入力データ及び各遅延器の出力に対してそれぞれタップ係数を乗算する（Ｎ＋１）個の乗算器と、各乗算器の出力を順次加算してＲＦＩ出力を得るＮ個の加算器とから構成される。１タップは、１つの遅延器と、それに対応する乗算器及び加算器とで構成される（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−０６０４４７号公報（［０００３］、［図５］を参照）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＦＩＲ型デジタルフィルタにおいて、タップ数は、必要とするフィルタ特性を満足する最小のタップ数以上で、かつ、符号化したデータを構成するサンプル数の整数倍とする必要がある。例えば、通過域が４０［ＫＨｚ］で減衰量が１００［ＫＨｚ］に対して−７０［ｄＢ］以下となるロー・パス・フィルタを設計する場合、最低でも百以上のタップ数を必要とする。
【０００６】
従来のＦＩＲ型デジタルフィルタは、タップ数が増えるに従い、遅延器、乗算器及び加算器の個数が増えるため、フィルタ全体の回路規模が大きくならざるを得ない。
【０００７】
本発明はこのような事情に基づいてなされたもので、その目的とするところは、タップ数の増減に係らず回路規模を小さく一定にでき、安価なＦＩＲ型のデジタルフィルタを提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明のデジタルフィルタは、符号化したデータを構成するサンプル数の整数倍のタップ数を有するＦＩＲ型デジタルフィルタの各タップに係るタップ係数と符号化したデータとの積和演算結果を示すＦＩＲ出力データを記憶するメモリと、符号化したデータを時系列に並べて送信符号パターンを生成する送信符号パターン生成部と、送信符号パターン生成部で生成された送信符号パターンに応じたＦＩＲ出力データを、サンプリングクロックに同期してメモリから読み出す読出手段とを備える。
【発明の効果】
【０００９】
かかる手段を講じた本発明によれば、タップ数の増減に係らず回路規模を小さく一定にでき、安価なＦＩＲ型のデジタルフィルタを提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施の形態である送信部の回路構成を示すブロック図。
【図２】同実施の形態におけるＦＩＲフィルタの回路構成を示すブロック図。
【図３】同実施の形態において、ＦＩＲフィルタを構成する送信符号パターン生成部が有するシフトレジスタを示す模式図。
【図４】同実施の形態において、符号化部で行われる符号化を説明するための模式図。
【図５】同実施の形態において、ＦＩＲフィルタの特性を示す波形図。
【図６】同実施の形態において、ＦＩＲフィルタを構成するＦＩＲ出力メモリに格納するデータの一例を示す図。
【図７】同実施の形態において、ＦＩＲフィルタを構成するアドレス選択部が有するデータテーブルであって、図６に示すデータがＦＩＲ出力メモリに格納されるときのデータの一例を示す図。
【図８】同実施の形態におけるＦＩＲフィルタの動作を示す流れ図。
【図９】同実施の形態のＦＩＲフィルタに入力される帯域制限前の信号と帯域制限後の信号の対比例を示す波形図。
【発明を実施するための形態】
【００１１】
以下、本発明に係る一実施形態を、図面を用いて説明する。  
本実施形態は、直交変調によりデータを伝送するデジタル無線通信装置の送信部において、ベースバンド信号の帯域を制限するためのＦＩＲ型のデジタルフィルタ（本実施形態では、説明の便宜上、ＦＩＲフィルタと称する）に、本発明を適用した場合である。
【００１２】
前記送信部の回路構成を、図１のブロック図にて示す。制御部１は、インターフェイス２を介して接続されるホスト機器からデータ送信指令を受けると、送信データを符号化部３に出力する。
【００１３】
符号化部３は、所定の通信速度に応じて、制御部１から出力される送信データ“０”または“１”を符号化する。符号化方式は、標準的なＮＲＺ（non return to zero）符号化方式であり、送信データの“０”を“Ｌｏｗ”、“１”を“Ｈｉｇｈ”に割り当てる。符号化されたデータシンボル、いわゆる送信符号データは、ベースバンド信号として本発明に係るＦＩＲフィルタ４に供給される。
【００１４】
ＦＩＲフィルタ４は、不要な周波数帯域の電波が放出されないように、ベースバンド信号の帯域を制限する。帯域が制限されたベースバンド信号は、ベースバンド信号Ｉとベースバンド信号Ｑとに分けられ、サンプリングクロック発生部５から発生されるサンプリングクロックに同期して、Ｉ系統のデジタル・アナログコンバータ６-1とＱ系統のデジタル・アナログコンバータ６-2とにそれぞれ供給される。
【００１５】
デジタル・アナログコンバータ６-1．６-2は、ベースバンド信号Ｉまたはベースバンド信号Ｑをアナログ信号に変換する。アナログ信号に変換されたベースバンド信号Ｉまたはベースバンド信号Ｑは、それぞれアンチエイリングフィルタの役割を果たすロー・パス・フィルタ７-1，７-2で，サンプリング周波数の１／２を超える周波数成分が除去される。さらに、ベースバンド信号Ｉ，Ｑは、アンプ８-1，８-2で増幅された後、変調器９に供給される。
【００１６】
変調器９は、ベースバンド信号Ｉと搬送波信号とを乗算器９１で乗算して、同相成分Ｉを生成する。また、ベースバンドＱ信号と９０度移相器９３で位相が９０度ずれた搬送波信号とを乗算器９１で乗算して、直交成分Ｑを生成する。さらに、同相成分Ｉと直交成分Ｑとをミキサ９４で合成して、変調信号を生成する。変調信号は、パワーアンプ１０で所定の出力に増幅され、ロー・パス・フィルタ１１でさらに低周波成分が除去された後、アンテナ１２から電波として放射される。
【００１７】
上記ＦＩＲフィルタ４の回路構成を、図２のブロック図にて示す。送信符号パターン生成部４１は、符号化部３から供給される送信符号データを時系列に並べることで、送信符号パターンを生成する。送信符号パターン生成部４１は、図２に示すように、送信符号データを時系列に並べるためのシフトレジスタで構成する。
【００１８】
アドレス選択部４２は、送信符号パターン生成部４１で生成される送信符号パターンに基づいて、ＦＩＲ出力メモリ４３からデータを読み出すためのアドレスを選択する。そして、サンプリングクロック発生部５から発生されるサンプリングクロックに同期して、ＦＩＲ出力メモリ４３からその選択したアドレスのデータを読み出す（読出手段）。ＦＩＲ出力メモリ４３から読み出されたデータは、デジタル・アナログコンバータ６-1．６-2に出力される。
【００１９】
ＦＩＲ出力メモリ４３は、ＦＩＲ出力データを記憶する。ＦＩＲ出力データは、所望のフィルタ特性を有するＦＩＲフィルタ４のタップ係数に基づいて作成される。以下、ＦＩＲ出力データの作成手順について説明する。
【００２０】
先ず、ＦＩＲフィルタ４のタップ数の決め方について説明する。ＦＩＲフィルタは、最小二乗平均法等の公知のアルゴリズムに基づいて設計する。この際、最小のタップ数は、必要とするフィルタ特性に応じて決まる。本実施の形態では、必要とするフィルタ特性を満足する最小タップ数以上で、かつ、送信符号データを構成するサンプル数の整数倍となるタップ数のＦＩＲフィルタ４を設計する。
【００２１】
ここで、説明の便宜上、送信部は、データ通信速度を８０kbps、サンプリングクロックの周波数fsを２MHzとする。この場合、符号化部３は、図４に示すように、送信データの“０”または“１”を２５個のサンプルポイントでサンプリングし、データシンボル“Ｌｏｗ”または“Ｈｉｇｈ”へ符号化する。この符号化されたデータシンボル、すなわち送信符号データ“Ｌｏｗ”または“Ｈｉｇｈ”の長さは、それぞれ１２．５μsecである。
【００２２】
また、ＦＩＲフィルタ４は、図５に示すように、通過域が４０KHz、減衰量が１００KHzで−７０dB以下となるロー・パス・フィルタとする。このようなフィルタ特性を有するＦＩＲフィルタ４の場合、最低でも１００個以上のタップ数を必要とする。そこで本実施の形態では、図４で説明した送信符号データのサンプル数「２５」の５倍となる「１２５」をタップ数とし、このタップ数「１２５」を有するＦＩＲフィルタ４を設計する。
【００２３】
次に、ＦＩＲ出力メモリ４３に格納するＦＩＲ出力データの演算方法について説明する。タップ数「１２５」を有するＦＩＲフィルタ４の各タップ係数をａ(k)（ただしｋは、０≦ｋ≦１２４の整数）とする。この場合、送信符号データを構成するｉ番目の入力サンプルＸ(i)に対するＦＩＲフィルタ４の出力Ｙ(i)は、次の式［数１］で算出される。
【数１】
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【００２４】
そこで、ｉ番目から(i+24)番目までの２５個の入力サンプルＸ(i)〜Ｘ(i+24)について、式［数１］により、ＦＩＲフィルタ４の出力Ｙ(i)〜Y(i+24)を算出する。
【００２５】
本実施の形態では、ＦＩＲフィルタ４のタップ数が「１２５」であり、１つの送信符号データのサンプル数が「２５」である。このため、ＦＩＲフィルタ４には、符号化部３から順次供給され、転送される送信符号データ（“Ｈｉｇｈ”→“１”または“Ｌｏｗ”→“０”）が５データ分、履歴として保持される。この状態で、次の１データＸ(i)〜(i+24)が供給されると、サンプリングクロックに同期してＦＩＲフィルタ４からデータＹ(i)〜Y(i+24)が出力される。
【００２６】
ＦＩＲフィルタ４内に履歴として保持される５つの送信符号データを発生順に［Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１］とする。このとき、次の送信符号データＤ０がＦＩＲフィルタ４に入力されたときのＦＩＲ出力データＹ(i)〜Y(i+24)は、“１”または“０”である６つの送信符号データ［Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０］の組合せパターン数、すなわち［００００００］，［０００００１］，…，［１１１１１１］の６４通りある。そこで、式［数１］を用いて、これら６４通りの送信符号パターン毎にＦＩＲ出力データＹ(i)〜Y(i+24)を算出する。そして、パターン毎に算出されたＦＩＲ出力データＹ(i)〜Y(i+24)を、ＦＩＲ出力メモリ４３に格納する。このように、ＦＩＲ出力データＹ(i)〜Y(i+24)は、送信符号パターンに基づいて一義的に決定される。
【００２７】
ＦＩＲ出力メモリ４３の一例を、図６に示す。また、このＦＩＲ出力メモリ４３に対してアドレス選択部４２が有するデータテーブル４２Ｔの一例を、図７に示す。  
図６及び図７において、Ｐ０〜Ｐ６３は、送信符号パターンの識別子を示す。識別子Ｐ０は、送信符号データ［Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０］が［００００００］の送信符号パターンに対応し、識別子Ｐ１は、［０００００１］の送信符号パターンに対応する。識別子Ｐ６３は、［１１１１１１］に対応する。以下では、識別子Ｐ０〜Ｐ６３を、送信符号パターンＰ０〜Ｐ６３と称する。
【００２８】
また、ＦＩＲ出力データＹ（ｐ，ｉ）のｐは、送信符号パターンＰ０〜Ｐ６３の添え字０〜６３を示す。ＦＩＲ出力データＹ（０，０）は、送信符号パターンＰ０のＦＩＲ出力データＹ（０）を示し、ＦＩＲ出力データＹ（０，１）は、送信符号パターンＰ０のＦＩＲ出力データＹ（１）を示す。他のＦＩＲ出力データＹ（０，２）〜Ｙ（６３，２４）についても同様である。
【００２９】
１つの送信符号パターンＰｎ（ｎは０≦ｎ≦６３）に対応するＦＩＲ出力データは、サンプル数「２５」のデータＹ(ｎ，０)〜Y(ｎ，２４)からなる。ＦＩＲ出力メモリ４３は、１つの送信符号パターンＰｎに対応したサンプル数「２５」のＦＩＲ出力データＹ(ｎ，０)〜Y(ｎ，２４)を、連続するアドレス領域に記憶する。データテーブル４２Ｔでは、送信符号パターンＰｎ毎に、そのパターンＰｎに対応した先頭のＦＩＲ出力データＹ(ｎ，０)が格納されたメモリ４３のアドレスと、最終のＦＩＲ出力データY(ｎ，２４)が格納されたメモリ４３のアドレスとを記憶する。
【００３０】
上述したように、送信符号パターンは、６ビットの組合せである。したがって、送信符号パターン生成部４１は、図３に示すように、６つの送信符号データ［Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０］を時系列に記憶可能な６段のシフトレジスタで構成すればよい。以下、シフトレジスタにおいて、送信符号データＤ５を記憶するエリアをセルＳ５、送信符号データＤ４を記憶するエリアをセルＳ４、送信符号データＤ３を記憶するエリアをセルＳ３、送信符号データＤ２を記憶するエリアをセルＳ２、送信符号データＤ１を記憶するエリアをセルＳ１、送信符号データＤ０を記憶するエリアをセルＳ０と称する。
【００３１】
次に、ＦＩＲフィルタ４の動作を、図８の流れ図を用いて説明する。符号化部３にて符号化された１ビットの送信符号データＤ０がＦＩＲフィルタ４に入力されると（ＳＴ１）、送信符号パターン生成部４１は、この送信符号データＤ０をシフトレジスタのセルＳ０に記憶する（ＳＴ２）。なお、シフトレジスタの各セルＳ５〜Ｓ０は、初期状態では全て“０”が格納されている。
【００３２】
シフトレジスタのセルＳ０に送信符号データＤ０がセットされると、アドレス選択部４２は、シフトレジスタの各セルＳ５〜Ｓ０のデータＤ５〜Ｄ０を送信符号パターンＰｎとして読み出す（ＳＴ３）。アドレス選択部４２は、データテーブル４２Ｔを検索し、送信符号パターンＰｎに対応した先頭アドレスと最終アドレスを選択する（ＳＴ４）。そして、先頭アドレスをデータＡに代入し、最終アドレスをデータＢに代入する（ＳＴ５）。
【００３３】
アドレス選択部４２は、サンプリングクロック発生部５からサンプリングクロックが入力されるのを待機する（ＳＴ６）。サンプリングクロックが入力されると（ＳＴ６のＹＥＳ）、アドレス選択部４２は、ＦＩＲ出力メモリ４３からデータＡに一致するアドレスＡのＦＩＲ出力データＹ（ｐ，ｉ）を読み出す（ＳＴ７）。そして、このＦＩＲ出力データＹ（ｐ，ｉ）を、デジタル・アナログコンバータ６-1，６-2に出力させる（ＳＴ８：読出手段）。
【００３４】
ＦＩＲ出力データＹ（ｐ，ｉ）が出力されたならば、アドレス選択部４２は、データＡに“１”を加算する（ＳＴ９）。そして、データＡがデータＢを超えたか否かを判断する（ＳＴ１０）。越えていない場合（ＳＴ１０のＮＯ）、すなわち、読み出したＦＩＲ出力データＹ（ｐ，ｉ）が格納されているアドレスの次のアドレスが最終アドレスを越えていない場合には、アドレス選択部４２は、次のサンプリンググクロックが入力されるのを待機する（ＳＴ６）。サンプリングクロックが入力されると（ＳＴ６のＹＥＳ）、アドレス選択部４２は、上記ＳＴ７〜ＳＴ１０の処理を繰り返す。
【００３５】
データＡがデータＢを超えた場合（ＳＴ１０のＹＥＳ）、すなわち、直前に読み出したＦＩＲ出力データＹ（ｐ，ｉ）が格納されているアドレスが最終アドレスであった場合には、送信符号パターン生成部４１は、シフトレジスタの各セルＳ０〜Ｓ４のデータＤ０〜Ｄ４を、それぞれ上位のセルＳ１〜Ｓ５に順次シフトする（ＳＴ１１）。
【００３６】
以後、符号化部３にて符号化された１ビットの送信符号データＤ０がＦＩＲフィルタ４に入力される毎に、ＦＩＲフィルタ４は、ＳＴ１〜ＳＴ１１の動作を繰り返す。
【００３７】
今、制御部１から送信データ“０１１１０１０１１１１”が出力された場合を想定する。この場合、符号化部３では、上記送信データが符号化されて、“０”，“１”，“１”，“１”，“０”，“１”，“０”，“１”，“１”，“１”，“１”の計１１ビットの送信符号データがＦＩＲフィルタ４に順次入力される。
【００３８】
先頭ビットの送信符号データ“０”がＦＩＲフィルタ４に入力されると、送信符号パターン生成部４１は、シフトレジスタの初期値をすべて“０”としているので、［００００００］の送信符号パターンＰ０を生成する。図６及び図７を参照すると、送信符号パターンＰ０の先頭アドレスは［００００］であり、最終アドレスは［００２４］である。したがって、アドレス選択部４２は、ＦＩＲ出力メモリ４３からアドレス［００００］〜［００２４］までのＦＩＲ出力データＹ（０，０）〜Ｙ（０，２４）を順次読み出す。ＦＩＲ出力メモリ４３から読み出されたＦＩＲ出力データＹ（０，０）〜Ｙ（０，２４）は、デジタル・アナログコンバータ６-1，６-2に順次出力される。
【００３９】
次ビットの送信符号データ“１”がＦＩＲフィルタ４に入力されると、送信符号パターン生成部４１は、［０００００１］の送信符号パターンＰ１を生成する。図６及び図７を参照すると、送信符号パターンＰ１の先頭アドレスは［００２５］であり、最終アドレスは［００４９］である。したがって、アドレス選択部４２は、ＦＩＲ出力メモリ４３からアドレス［００２５］〜［００４９］までのＦＩＲ出力データＹ（１，０）〜Ｙ（１，２４）を順次読み出す。ＦＩＲ出力メモリ４３から読み出されたＦＩＲ出力データＹ（１，０）〜Ｙ（１，２４）は、デジタル・アナログコンバータ６-1，６-2に順次出力される。
【００４０】
以後の送信符号データ“１”，“１”，“０”，“１”，“０”，“１”，“１”，“１” ，“１”についても、ＦＩＲフィルタ４は、同様に処理する。なお、最終ビットの送信符号データ“１”がＦＩＲフィルタ４に入力され、［１０１１１１］の送信符号パターンＰ４７が生成されると、送信符号データの入力は完了するが、帯域制限のために、それ以降は、データ“０”を送信符号パターン生成部４１のシフトレジスタに格納する。
【００４１】
図９は、制御部１から送信データＤ“０１１１０１０１１１１”が出力された場合のＦＩＲフィルタ４の出力信号Ｅを示す。送信データＤが帯域制限前であり、出力信号ＦがＦＩＲフィルタ４によって帯域制限された信号である。
【００４２】
このように本実施の形態によれば、予め記憶しておいたＦＩＲフィルタ４の出力演算結果を、符号化したデータを時系列に並べて生成される送信符号パターンに応じてメモリ４３から読み出すことにより、ＦＩＲフィルタ４としての処理を行うので、乗算器及び加算器の必要がなくなる。したがって、タップ数の増減に係らず回路規模を小さく一定にすることができ、安価なＦＩＲ型のデジタルフィルタを提供することができる。
【００４３】
なお、この発明は前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００４４】
例えば、前記実施形態では、送信部のデータ通信速度を８０kbps、サンプリングクロックの周波数fsを２MHzとした場合を例示したが、本発明はこれに限定されるものではない。また、異なる通信速度や変調方式毎にそれぞれＦＩＲ出力データを算出してＦＩＲ出力メモリ４３に格納してもよい。この際、ＦＩＲ出力メモリ４３の領域を、異なる通信速度や変調方式毎に区分し、アドレス選択部４２は、通信速度や変調方式を判別して領域を選択し、その領域内のアドレスを指定するようにしてもよい。
【００４５】
この他、前記実施形態に開示されている複数の構成要素の適宜な組合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を組合わせてもよい。
【符号の説明】
【００４６】
１…制御部、３…符号化部、４…ＦＩＲフィルタ、５…サンプリングクロック発生部、６-1、６-2…デジタル・アナログコンバータ、４１…送信符号パターン生成部、４２…アドレス選択部、４３…ＦＩＲ出力メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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