(57)【要約】【課題】回路構成が簡単で、省電力化および小面積化を図りながら、確実に周波数を検出することが可能な周波数検出回路を提供する。【解決手段】入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と抵抗素子とを直列に接続し、電源電圧を前記スイッチトキャパシタ回路の等価抵抗と抵抗素子の抵抗とで分圧し、その分圧された電圧をシュミット回路に入力する。シュミット回路は、入力された分圧電位がしきい値電位を超えると高電位信号を出力し、しきい値電位未満であると低電位信号を出力する。これにより、入力クロック信号の周波数に応じて高電位信号または低電位信号が出力され、周波数を検出することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
一端に電源電圧が印加され、入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と、
一端が前記スイッチトキャパシタ回路の他端に接続され、他端が接地された抵抗素子と、
前記スイッチトキャパシタ回路と前記抵抗素子とで分圧された前記電源電圧の分圧電位を検出し、入力された分圧電位がしきい値電位を超えると高電位信号を出力し、しきい値電位未満であると低電位信号を出力するようになされた分圧電位検出回路と
を備え、
前記入力クロック信号の周波数がしきい値周波数を超えると前記分圧電位検出回路が高電位信号を出力し、しきい値周波数未満であると前記分圧電位検出回路が低電位信号を出力するように構成されていることを特徴とする周波数検出回路。
【請求項２】
前記分圧電位検出回路は、シュミット回路である、請求項１に記載の周波数検出回路。
【請求項３】
更に、一端が前記スイッチトキャパシタ回路と前記抵抗素子との接続点に接続され、他端が接地された、平滑コンデンサを備えている、請求項１又は２に記載の周波数検出回路。
【請求項４】
更に、前記入力クロック信号が入力され、その入力クロック信号から互いに逆相であり非オーバーラップ期間をもつ２種類の制御信号を生成し、該制御信号を前記スイッチトキャパシタ回路に出力するものとなされたクロックジェネレータを備えている、請求項１ないし３のいずれか１に記載の周波数検出回路。
【請求項５】
前記スイッチトキャパシタ回路は、
前記電源電圧がソース端子に入力され、前記２種類のクロック信号の一方がゲート端子に入力されるものとなされた第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのドレイン端子がソース端子に接続され、前記２種類の制御信号の他方がゲート端子に入力されるものとなされた第２ＭＯＳトランジスタと、
前記１ＭＯＳトランジスタのドレイン端子と第２ＭＯＳトランジスタのソース端子との接続点に一端が接続され、他端が接地されたコンデンサと
を備えている、請求項１ないし４のいずれか１に記載の周波数検出回路。
【請求項６】
入力クロック信号が入力され、該入力クロック信号の周波数に応じて等価抵抗が変更するように制御されるスイッチトキャパシタ回路ユニットと、
前記スイッチトキャパシタ回路ユニットと接地端との間に接続され、前記スイッチトキャパシタ回路ユニットの等価抵抗とで基準電位を分圧するようになされた抵抗素子と、
前記抵抗素子に並列に接続された平滑コンデンサと、
前記スイッチトキャパシタ回路の等価抵抗と前記抵抗素子の抵抗とで分圧された基準電圧の分圧電位が入力され、入力された分圧電位に応じて高電位信号又は低電位信号を出力するようになされたシュミット回路と、
を備え、
前記入力クロック信号の周波数が所定のしきい値周波数を超えると前記シュミット回路が高電位信号を出力し、しきい値周波数未満であると前記シュミット回路が低電位信号が出力するように構成されていることを特徴とする周波数検出回路。
【請求項７】
前記スイッチトキャパシタ回路ユニットは、
前記入力クロック信号が入力され、その入力クロック信号から互いに逆相となる２種類の制御信号を生成するクロックジェネレータと、
前記制御信号により、前記入力クロック信号の周波数に応じて等価抵抗が変更するように制御されるスイッチトキャパシタ回路と
を備えたものである、請求項６に記載の周波数検出回路。
【請求項８】
前記スイッチトキャパシタ回路は、
前記基準電圧がソース端子に入力され、前記２種類の制御信号の一方がゲート端子に入力されるものとなされた第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのドレイン端子がソース端子に接続され、前記２種類の制御信号の他方がゲート端子に入力されるものとなされた第２ＭＯＳトランジスタと、
一端が前記１ＭＯＳトランジスタのドレイン端子と第２ＭＯＳトランジスタのソース端子との接続点に接続され、他端が接地されたコンデンサと
を備えたものである、請求項７に記載の周波数検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、周波数検出回路、例えばスタンバイ端子の無いＬＳＩのスリーブ回路等に好適に使用されるものであって、入力クロック信号の周波数が予め設定された周波数より高い場合にハイレベル信号、低い場合にローレベル信号を出力するように構成された周波数検出回路に関する。
【背景技術】
【０００２】
例えばスタンバイ端子の無いＬＳＩのスリーブ回路では、入力クロック信号が所定の低周波数（例えば１ＫＨｚ）の場合にはローレベル信号を出力し、所定の高周波数（例えば２ＭＨｚ）の場合にはハイレベル信号を出力して、電子回路のスタンバイ制御を行うことがある。従来、このように入力クロック信号の周波数を検出する方法として、Ｆ-Ｖコンバータ(F requency to Voltage Converter)を用いてその出力をコンパレートする方法が既知である。
【０００３】
この種の従来のＦ-Ｖコンバータを用いて周波数を検出する回路としては、演算増幅器を用いたものが既知である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、この種の従来のＦ-Ｖコンバータを用いて周波数を検出する回路は、上述のとおり、演算増幅器を用いたものであり、回路構成が複雑なものとなり、消費電力も大きく、装置の大型化を招くという難を有するものであった。
【０００５】
本願発明は、上記従来技術の問題点に鑑み、比較的簡単な構成で小型化を図ることが出来ると共に省電力化を図ることができ、しかも確実に入力クロック信号の周波数を検出することが可能な周波数検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
而して、本願発明に係る周波数検出回路は、入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と、通常の抵抗素子とを用いて、基準電圧としての電源電圧を分圧し、その分圧電位に応じて高電位信号または低電位信号を出力させることにより、前記入力クロック信号が所定のしきい値周波数を超えるか否かを検出するようにしたものである。
本願発明の一実施形態に係る周波数検出回路によれば、
一端に電源電圧が印加され、入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と、
一端が前記スイッチトキャパシタ回路の他端に接続され、他端が接地された抵抗素子と、
前記スイッチトキャパシタ回路と前記抵抗素子とで分圧された前記電源電圧の分圧電位を検出し、入力された分圧電位がしきい値電位を超えると高電位信号を出力し、しきい値電位未満であると低電位信号を出力するようになされた分圧電位検出回路と
を備え、
前記入力クロック信号の周波数がしきい値周波数を超えると前記分圧電位検出回路が高電位信号を出力し、しきい値周波数未満であると前記分圧電位検出回路が低電位信号を出力するように構成されている。
上記回路において、検出すべき入力クロック信号の周波数がしきい値周波数付近にある場合においては、出力のばたつきを防止するために前記分圧電位検出回路としてシュミット回路を採用することが望ましい。また、一端が前記スイッチトキャパシタ回路と前記抵抗素子との接続点に接続され、他端が接地された、平滑コンデンサを備えていることが望ましい。
前記スイッチトキャパシタ回路としては、
前記電源電圧がソース端子に入力され、前記クロックジェネレータにより生成された２種類のクロック信号の一方がゲート端子に入力されるものとなされた第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのドレイン端子がソース端子に接続され、前記２種類の制御信号の他方がゲート端子に入力されるものとなされた第２ＭＯＳトランジスタと、
前記１ＭＯＳトランジスタのドレイン端子と第２ＭＯＳトランジスタのソース端子との接続点に一端が接続され、他端が接地されたコンデンサと
を備えたものが好適に使用しうる。
【発明の効果】
【０００７】
本願発明に係る周波数検出回路よれば、従来のように演算増幅器を使用することなく、スイッチトキャパシタ回路、抵抗素子及び分圧電位検出回路とで構成することができるため、構成の簡素化を図ることができ、ひいては小面積化を図ることが可能となる。またスイッチトキャパシタ抵抗を高抵抗に設定することで消費電流を少なくすることができる。また、分圧電位検出回路としてシュミット回路を用いると、検出すべき入力クロック信号の周波数が、しきい値周波数付近であっても出力にばたつきが生ずることなく、入力信号の周波数に応じてハイレベルまたはローレベルの出力信号を安定して出力することができる。
【発明を実施するための最良の形態】
【０００８】
図１に、本発明の一実施形態に係る周波数検出回路１０の概略ブロック図を示す。この周波数検出回路１０は、クロックジェネレータ１と、スイッチトキャパシタ回路２と、抵抗素子３と、コンデンサ４と、シュミット回路５とで構成されている。もとより、この発明は、ここに記載の実施形態に限定されるものではなく、本発明の趣旨の範囲内であれば、任意に構成を変更することができるものである。
【０００９】
前記スイッチトキャパシタ回路２の一端には電源端子が接続され、基準電位としての電源電圧ＡＶＤＤが印加され、他端には前記抵抗素子３の一端が接続されている。同抵抗素子３の他端は接地されている。従って、スイッチトキャパシタ回路２の等価抵抗Ｒｓと抵抗素子３の抵抗Ｒは直列に接続されて、電源電圧ＡＶＤＤがスイッチトキャパシタ回路２の等価抵抗Ｒｓと抵抗素子３の抵抗Ｒとで分圧されるようになされている。
【００１０】
前記スイッチトキャパシタ回路２には、クロックジェネレータ１が接続されている。このクロックジェネレータ１は、その入力端子ＩＮに入力されたクロック信号Ｓから、周期が互いに逆相であり非オーバーラップ期間を持つ所定の制御信号ＣＫ１ＢおよびＣＫ２Ｂを生成し、これら両制御信号ＣＫ１ＢおよびＣＫ２Ｂを前記スイッチトキャパシタ回路２に出力するようになされている。
【００１１】
前記抵抗素子３の両端には、平滑コンデンサ４が接続されている。このコンデンサ４は、抵抗素子３の両端に表れる分圧された電圧を平滑化するためのものである。
【００１２】
前記スイッチトキャパシタ回路２と前記抵抗素子３との接続点Ａには、前記シュミット回路５の入力端子が接続され、シュミット回路５に前記分圧電圧が印加されるようになされている。このシュミット回路５は、図４および図５に示すように、前記分圧電圧が所定のしきい値電圧Ｖｔｈを越えた場合には（図４の（１）ご参照）、ハイレベル信号Ｈを出力し（図５の（１）ご参照）、逆にしきい値電圧Ｖｔｈを下回る場合には（図４の（２）ご参照）、ローレベル信号Ｌを出力する（図５の（２）ご参照）ものである。
【００１３】
ここで、前記スイッチトキャパシタ回路２は、コンデンサと電子スイッチ（ＭＯＳトランジスタ）とで構成され、制御信号により擬似的に抵抗器の性質を実現する電子回路であり、原理的には電力を消費しないものである。図６にスイッチトキャパシタ回路の原理図を示す。同図に示されているとおり、スイッチトキャパシタ回路は、コンデンサＣｓの左側の充電側（入力側）に電子スイッチＳＷ１（例えばＭＯＳトランジスタ）が接続され、右側の放電側（出力側）に電子スイッチＳＷ２（例えばＭＯＳトランジスタ）が接続されたものであり、図７に示すような周期が互いに逆相であり非オーバーラップ期間を持つ制御信号ＣＫ１ＢおよびＣＫ２Ｂによって、充電側スイッチＳＷ１および放電側スイッチＳＷ２のオン・オフが制御されるものである。例えば図７に示すタイミングＡでは、充電側スイッチＳＷ１がオン、放電側スイッチＳＷ２がオフとなってコンデンサＣｓが充電され、タイミングＢでは、充電側スイッチＳＷ１がオフ、放電側スイッチＳＷ２がオンとなってコンデンサＣｓが放電される。このときのスイッチング周波数、すなわち入力クロック信号の周波数をｆとすると、このスイッチトキャパシタ回路２の等価抵抗値Ｒｓは、Ｒｓ＝１／ｆＣｓで求められる。このようにスイッチトキャパシタ回路２は、入力クロック信号Ｓの周波数ｆに応じた抵抗値Ｒｓを生成する抵抗器として機能する。
【００１４】
而して、図１に示す周波数検出回路１０において、クロックジェネレータ１に所定周波数のクロック信号Ｓが入力されると、クロックジェネレータ１は、その入力クロック信号Ｓから、周期が互いに逆相であり非オーバーラップ期間を持つ制御信号ＣＫ１ＢおよびＣＫ２Ｂを生成する。そしてこれら制御信号ＣＫ１ＢおよびＣＫ２Ｂは、スイッチトキャパシタ回路２に入力される。するとスイッチトキャパシタ回路２は、入力された制御信号ＣＫ１ＢおよびＣＫ２Ｂの周波数ｆに応じた等価抵抗値Ｒｓを示す。従って、スイッチトキャパシタ回路２と抵抗素子３との接続点Ａには、スイッチトキャパシタ回路２の等価抵抗Ｒｓと抵抗素子３の抵抗値Ｒとで分圧された分圧電圧ＶＡが表れ、コンデンサ４で平滑化される。もしこの分圧電圧ＶＡが、シュミット回路５のしきい値電圧Ｖｔｈよりも高いと（図４の電圧波形（１）参照）、シュミット回路５は、ハイレベル信号Ｈ（図５の信号（１）参照）を出力する。一方、前記分圧電圧ＶＡが、シュミット回路５のしきい値電圧Ｖｔｈよりも低いと（図４の電圧波形（２）参照）、シュミット回路５は、ローレベル信号Ｌ（図５の信号（２）参照）を出力する。
【００１５】
このようにこの実施例に係る周波数検出回路１０では、入力クロック信号Ｓの周波数ｆが所定値を超える場合には、ハイレベル信号Ｈが出力され、所定値を下回る場合にはローレベル信号Ｌが出力される。従って、この周波数検出回路１０によれば、入力クロック信号の周波数を検出することができる。
【００１６】
ところで、入力クロック信号Ｓの周波数ｆがしきい値周波数に近い場合には、前記スイッチトキャパシタ回路２と抵抗素子３との接続点における分圧電圧ＶＡがノコギリ波形であるためしきい値電圧Ｖｔｈ付近で上下してしまい、そのために例えばインバータを用いた検出回路では、出力にばたつきが発生するという問題がある。そこで、この発明に係る実施例においては、その検出回路として、上述したとおり、シュミット回路５を採用することにより、そのヒステリシス特性によりしきい値電圧Ｖｔｈ付近での不安定な動作を防止するようにしたものである。
【００１７】
ここで、前記シュミット回路５のしきい値電圧Ｖｔｓｈが決まっている場合、しきい値電圧Ｖｔｓｈは、以下の式（１）で表される。
Ｖｔｓｈ＝Ｒ・（Ｒｓ＋Ｒ）・ＡＶＤＤ  ・・・（１）
但し、Ｒは抵抗素子３の抵抗値、Ｒｓはスイッチトキャパシタ回路の等価抵抗値、ＡＶＣＣは電源電圧である。
【００１８】
従って、前記スイッチドキャパシタ回路２の等価抵抗Ｒｓは、上記式（１）を変形することにより、以下の式（２）で表される。
【００１９】
Ｒｓ＝（ＡＶＤＤ／Ｖｔｓｈ―１）・Ｒ    ・・・（２）
また、前記シュミット回路５のしきい値周波数ｆｔは、以下の式（３）で定まる。
【００２０】
ｆｔ＝１／Ｒｓ・Ｃｓ
但し、Ｃｓは、スイッチトキャパシタ回路の容量である。
【００２１】
次に、本件実施形態に係る周波数検出回路１０の具体的例を図８に示す。図８に示す回路において、参照符号１はクロックジェネレータ、２はスイッチトキャパシタ回路、３は抵抗素子、４は平滑コンデンサ、５はシュミット回路を示し、符号６はバッファ回路を示す。
【００２２】
このスイッチトキャパシタ回路２は、同図に示すように、第１ＭＯＳトランジスタ２Ａと第２ＭＯＳトランジスタ２Ｂとが直列に接続されると共に、両トランジスタ２Ａ、２Ｂの接続点にコンデンサＣｓの一端が接続されている。第１ＭＯＳトランジスタ２Ａのソース端子には電源端子ＡＶＣＣが接続され、前記コンデンサＣｓの他端は接地端子ＡＶＳＳに接続されている。一方、前記クロックジェネレータ１には、所定周波数のクロック信号ＣＬＫが入力される。このクロックジェネレータ１は、入力クロック信号ＣＬＫから周期が互いに逆相であり非オーバーラップ期間を持つ第１制御信号ＣＫ１Ｂおよび第２制御信号ＣＫ２Ｂを出力するように構成されている。前記第１制御信号ＣＫ１Ｂは、前記第１ＭＯＳトランジスタ２Ａのゲートに入力される一方、前記第２制御信号ＣＫ２Ｂは前記第２制御ＭＯＳトランジスタ２Ｂのゲートに入力されるものとなされている。従って、前記第１ＭＯＳトランジスタ２Ａおよび前記第２ＭＯＳトランジスタ２Ｂは、前記第１制御信号ＣＫ１Ｂおよび第２制御信号ＣＫ２Ｂによりそれぞれ制御される。
前記第２ＭＯＳトランジスタ２Ｂのドレインと、前記コンデンサＣｓの他端すなわち接地端子ＡＶＳＳとの間には平滑コンデンサ（ＣＨ）４が接続されている。
【００２３】
上記平滑コンデンサ（ＣＨ）４の両端には、抵抗素子（ＲＨ）３が接続されている。この抵抗素子３とスイッチトキャパシタ回路２の等価抵抗Ｒｓとが電源電圧を分圧するようになされている。分圧された電源電圧はシュミット回路５に入力される。シュミット回路５の出力端には、既知のバッファ回路６が接続されている。  
【００２４】
而して、この回路においては、前記クロックジェネレータ１に入力された人力クロック信号ＣＬＫの周波数に応じてスイッチトキャパシタ回路２の等価抵抗値Ｒｓが定まる。従って、電源電圧は、入力クロック信号ＣＬＫの周波数で定まるスイッチトキャパシタ回路２の等価抵抗値Ｒｓと抵抗素子３の抵抗値ＲＨとで分圧される。そして、その分圧電圧はコンデンサ４で平滑されてシュミット回路５に入力される。シュミット回路５では、その入力された分圧電圧が所定のしきい値電圧よりも高いとハイレベル信号Ｈを出力し、しきい値電圧よりも低いとローレベル信号Ｌを出力するものとなされている。従って、この回路によれば、非常に簡単な構成でありながら、入力クロック信号ＣＬＫの周波数が所定値よりも高いか低いかを容易かつ確実に検出することができる。
【００２５】
上記実施例に係る回路において電源電圧を１．８Ｖとして作動させた場合、作動電流は約２５μＡであり、従って消費電力は４５μＷであった。電源電圧１２Ｖ、作動電流３．５ｍＡ、消費電力４２ｍＷの従来汎用されている周波数検出器と較べて、非常に省電力化が図られていることが確認できた。また回路占有面積についても、従来品の３０％弱に抑えることができた。
【００２６】
上記実施例に係る回路において、シュミット回路５のしきい値周波数を４７０ｋＨｚに設定し、入力クロック信号ＣＬＫの周波数を２００ｋＨｚおよび１ＭＨｚとしたときにおける、分圧電圧の波形（ＴＥＳＴＳＣＯＵＴ端子から取り出した波形）および出力電圧の波形（ＳＴＯＵＴ端子から取り出した波形）を調べた。その結果を、図９および図１０にそれぞれ示す。いずれの周波数の場合も、分圧電圧の波形はノコギリ歯状であったが、入力クロック信号ＣＬＫが２００ｋＨｚの場合には出力はほぼ０Ｖで一定値のローレベル信号Ｌとなり、１ＭＨｚの場合には出力はほぼ１．８Ｖで一定値のハイレベル信号Ｈとなった。
【００２７】
次ぎに、シュミット回路５の効果を確認するために実験を行った。シュミット回路が無い場合、前述したとおり、しきい値周波数付近で出力が不安定となり出力信号がハイレベルＨとローレベルＬとを交互に繰り返すばたつき現象が発生する。このばたつき現象はシュミット回路により解消することができる。上記実施例に係る回路において、シュミット回路５のしきい値周波数が４７０ｋＨｚの場合において、周波数が４６０ｋＨｚおよび４７０ｋＨｚ入力クロック信号ＣＬＫを入力して出力を調べた。その結果を図１１および図１２にそれぞれ示す。この結果から明らかなとおり、入力クロック信号ＣＬＫが４６０ｋＨｚの場合には出力はほぼ０Ｖで一定値のローレベル信号Ｌとなり、４７０ｋＨｚの場合には出力はほぼ１．８Ｖで一定値のハイレベル信号Ｈとなり、出力のばたつきがないことが確認できた。従って、検出すべき入力クロック信号の周波数がしきい値周波数に近い場合には、シュミット回路を採用することにより、安定して周波数を検出することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る実施形態の周波数検出回路の概略ブロック図である。
【図２】入力クロック信号（高周波）の波形図である。
【図３】入力クロック信号（低周波）の波形図である。
【図４】シュミット回路の入力端の信号の波形図である。
【図５】シュミット回路の出力端の信号の波形図である。
【図６】スイッチトキャパシタ回路の原理説明図である。
【図７】クロックジェネレータの出力信号（制御信号）の波形図である。
【図８】本発明の具体的な実施例に係る周波数検出回路の回路図である
【図９】入力信号の周波数が２００ｋＨｚである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【図１０】入力信号の周波数が１ＭＨｚである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【図１１】シュミット回路のしきい値周波数が４７０ｋＨｚである場合において入力信号の周波数が４６０ｋＨｚである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【図１２】シュミット回路のしきい値周波数が４７０ｋＨｚである場合において入力信号の周波数が４７０ｋＨｚである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【符号の説明】
【００２９】
１  クロックジェネレータ、２  スイッチトキャパシタ回路、  ３  抵抗素子、４  平滑コンデンサ、５  シュミット回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010038780.tif 000009
【図８】
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【図９】
2010038780.tif 000011
【図１０】
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【図１１】
2010038780.tif 000013
【図１２】
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