(57)【要約】【課題】群遅延特性の入力光パワー依存性を低減し、かつ、ＥＳＤ耐性を有するトランスインピーダンスアンプを提供する。【解決手段】入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプＴＩＡとして第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとを有し、第一の電源端子ＶＣＣＴＩＡには第二の電源端子ＶＥＥＴＩＡよりも高い電圧が印加され、かつ、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に、トランスインピーダンスアンプＴＩＡと並列の電流パスを形成する第一の回路素子が接続されている。該第一の回路素子は、第一の抵抗ｒ１、第一のキャパシタ、第一のダイオードもしくはダイオード列、あるいは、それらのいずれか複数の素子の組み合わせを用いた回路等からなっている。【選択図】図１
2010193229.tif 000002
【特許請求の範囲】
【請求項１】
入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプにおいて、第一の電源端子および第二の電源端子を有し、前記第一の電源端子には前記第二の電源端子よりも高い電圧が印加され、かつ、前記第一の電源端子と前記第二の電源端子との間に、当該トランスインピーダンスアンプと並列の電流パスを形成する第一の回路素子が接続されることを特徴とするトランスインピーダンスアンプ。
【請求項２】
請求項１に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が第一の抵抗であることを特徴とするトランスインピーダンスアンプ。
【請求項３】
請求項１に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が第一のキャパシタであることを特徴とするトランスインピーダンスアンプ。
【請求項４】
請求項１に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が第一のダイオードもしくは複数のダイオードからなるダイオード列であることを特徴とするトランスインピーダンスアンプ。
【請求項５】
請求項１に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が、単一の素子ではなく、前記第一の抵抗、前記第一のキャパシタ、前記第一のダイオードもしくは複数のダイオードからなるダイオード列のうちいずれか複数の素子の組み合わせを用いて直接および／または並列に接続した回路からなることを特徴とするトランスインピーダンスアンプ。
【請求項６】
入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプの後段に可変利得増幅器を少なくとも含む後段回路を接続してなるトランスインピーダンスアンプ接続回路において、前記トランスインピーダンスアンプが、請求項１ないし５のいずれかに記載のトランスインピーダンスアンプであることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項７】
請求項６に記載のトランスインピーダンスアンプ接続回路において、前記後段回路は、第三の電源端子および第四の電源端子を有し、前記第三の電源端子には前記第四の電源端子よりも高い電圧が印加され、かつ、前記第三の電源端子と前記第四の電源端子との間に、当該後段回路と並列の電流パスを形成する第二の回路素子が接続されることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項８】
請求項７に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二の抵抗であることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項９】
請求項７に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のキャパシタであることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項１０】
請求項７に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のダイオードもしくは複数のダイオードからなるダイオード列であることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項１１】
請求項７に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が、単一の素子ではなく、前記第二の抵抗、前記第二のキャパシタ、前記第二のダイオードもしくは複数のダイオードからなるダイオード列のうちいずれか複数の素子の組み合わせを用いて直接および／または並列に接続した回路からなることを特徴とするトランスインピーダンスアンプ接続回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスインピーダンスアンプ（ＴＩＡ：Trans-Impedance  Amplifier）およびトランスインピーダンスアンプ接続回路に関し、特に、群遅延特性の入力光パワー依存性を低減し、かつ、高いＥＳＤ（Electro-Static-Discharge）耐性を有するトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路に関するものである。
【背景技術】
【０００２】
光パワーを光電変換した入力電流のインピーダンス変換を行うためのトランスインピーダンスアンプおよび後段回路（利得可変増幅器（ＶＧＡ：Variable  Gain  Amplifier）等を含む回路）からなるトランスインピーダンスアンプ接続回路の例として、図１３に示す回路構成が知られている。図１３は、従来のトランスインピーダンスアンプ接続回路の接続構成を示す回路図であり、非特許文献１に示すKimikazu  Sanoらによる“A  Wideband  Low-distorted  ROSA  for  Video  Distribution  Service  based  on  FM  Conversion  Scheme”，33ｒｄ  European  Conference  and  Exhibition  on  Optical  Communication，proceedings，vol．3，pp．167-168（2007）のＦｉｇ．２に記載されている。
【０００３】
図１３のトランスインピーダンスアンプ接続回路１０において、前段のＴＩＡ  CoreおよびＡＯＣによって構成されている部分がトランスインピーダンスアンプ１であり、後段のＡＣ‐coupling  capacitor、ＶＧＡ、ＡＧＣおよびOutput  Driverによって構成されている部分が後段回路２である。前段のトランスインピーダンスアンプ１と後段の後段回路２とを接続した回路がトランスインピーダンスアンプ接続回路１０である。
【０００４】
トランスインピーダンスアンプ１において、ＴＩＡ  Coreはトランスインピーダンスアンプコア回路（Trans-Impedance  Amplifier  Core）、ＡＯＣはオフセット補正回路（Auto  Offset  Cancellation）であり、オフセット補正回路ＡＯＣを構成する回路のうち、Opampはオペアンプ回路（Operational  Amplifier）、Replica  ＴＩＡ  Coreはトランスインピーダンスアンプコア回路ＴＩＡ  Coreと同じ回路構成のダミー回路である。
【０００５】
また、後段回路２において、ＶＧＡは可変利得増幅器（Variable  Gain  Amplifier）、ＡＧＣは自動利得制御回路（Automatic  Gain  Controller）であり、Output  Driverは出力バッファ回路である。また、ＡＣ‐coupling  capacitorは、トランスインピーダンスアンプ１と後段回路２とをＡＣ結合するためのＡＣ結合用キャパシタである。
【０００６】
自動利得制御回路ＡＧＣを構成する回路のうち、Averageは平均値を検出する平均値検出回路、Top  Holdは最大値を検出する最大値検出回路、Amp．Setはあらかじめ定めた所定の値の振幅値を設定する所定振幅値設定回路であり、Opampはオペアンプ回路である。ＩＮは入力端子、ＯＵＴ−Ｔは出力正端子、ＯＵＴ−Ｃは出力補端子である。
【０００７】
次に、図１３に示すトランスインピーダンスアンプ接続回路１０の回路動作について説明する。トランスインピーダンスアンプコア回路ＴＩＡ  Coreにおいて、入力端子ＩＮから入力される電流信号は電圧信号に変換されると同時に増幅される。オフセット補正回路ＡＯＣでは、トランスインピーダンスアンプコア回路ＴＩＡ  Coreの線形動作領域を拡大するために、トランスインピーダンスアンプコア回路ＴＩＡ  Coreと同じ回路をダミー回路Replica  ＴＩＡ  Coreとして用意し、光電流が入力されないダミー回路Replica  ＴＩＡ  Coreの出力電圧とトランスインピーダンスアンプコア回路ＴＩＡ  Coreの平均電圧とが等しくなるように、入力端子ＩＮからＤＣオフセット光電流を引き抜いている。
【０００８】
また、自動利得制御回路ＡＧＣは、可変利得増幅器ＶＧＡの利得を調節するための制御回路である。その動作原理は、可変利得増幅器ＶＧＡの出力電圧の平均値と出力電圧の最大値とを、それぞれ、平均値検出回路Averageと最大値検出回路Top  Holdとによって検出し、両者の差が所定振幅値設定回路Amp．Setで与えられる値と等しくなるように、自動利得制御回路ＡＧＣの制御信号が出力される。かかる自動利得制御回路ＡＧＣの動作により、可変利得増幅器ＶＧＡの利得を調節している。なお、出力バッファ回路Output  Driverは、トランスインピーダンスアンプ接続回路１０の外部の終端抵抗５０Ωとインピーダンス整合を取るためのアンプである。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Kimikazu  Sano，et  al；“A  Wideband  Low-distorted  ROSA  for  Video  Distribution  Service  based  on  FM  Conversion  Scheme”，33ｒｄ  European  Conference  and  Exhibition  on  Optical  Communication，proceedings，vol．3，pp．167-168（2007）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１３に示すようなトランスインピーダンスアンプ１と後段回路２とからなるトランスインピーダンスアンプ接続回路１０の回路構成の場合、当該回路における群遅延特性の入力光パワー依存性が増大してしまうという問題がある。
【００１１】
以下に、群遅延特性の入力光パワー依存性が発生する様子を、図１４のシミュレーション結果の特性図を用いながら説明する。図１４は、従来のトランスインピーダンスアンプ接続回路１０の群遅延特性の入力光パワー依存性を説明するための特性図であり、群遅延特性に関するシミュレーション結果を示している。
【００１２】
図１４の特性図において、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン（Ｚｔ）の群遅延値を示している。点線が入力電流（Ｉ０）を無限小（０ｍＡ）に、また、実線が入力電流（Ｉ０）＝２ｍＡｐｐに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のＤＣオフセット（平均値）はピークツーピーク（ＰＰ）値の半分と仮定している。
【００１３】
図１４に示すように、入力光パワーの変動により入力電流（Ｉ０）が例えば無限小（０ｍＡ）から２ｍｍＡｐｐに変動した場合、トランスインピーダンスアンプ接続回路１０の群遅延特性が大きく変動している。
【００１４】
本発明は、かかる事情に鑑みてなされたものであり、群遅延特性の入力光パワー依存性を低減し、かつ、ＥＳＤ耐性を有するトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路を提供することを、その目的としている。
【課題を解決するための手段】
【００１５】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【００１６】
第１の技術手段は、入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプにおいて、第一の電源端子および第二の電源端子を有し、前記第一の電源端子には前記第一の電源端子よりも高い電圧が印加され、かつ、前記第一の電源端子と前記第二の電源端子との間に、当該トランスインピーダンスアンプと並列の電流パスを形成する第一の回路素子が接続されることを特徴とする。
【００１７】
第２の技術手段は、前記第１の技術手段に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が第一の抵抗であることを特徴とする。
【００１８】
第３の技術手段は、前記第１の技術手段に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が第一のキャパシタであることを特徴とする。
【００１９】
第４の技術手段は、前記第１の技術手段に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が第一のダイオードもしくは複数のダイオードからなるダイオード列であることを特徴とする。
【００２０】
第５の技術手段は、前記第１の技術手段に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が、単一の素子ではなく、前記第一の抵抗、前記第一のキャパシタ、前記第一のダイオードもしくは複数のダイオードからなるダイオード列のうちいずれか複数の素子の組み合わせを用いて直接および／または並列に接続した回路からなることを特徴とする。
【００２１】
第６の技術手段は、入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプの後段に可変利得増幅器を少なくとも含む後段回路を接続してなるトランスインピーダンスアンプ接続回路において、前記トランスインピーダンスアンプが、前記第１ないし第５の技術手段のいずれかに記載のトランスインピーダンスアンプであることを特徴とする。
【００２２】
第７の技術手段は、前記第６の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記後段回路は、第三の電源端子および第四の電源端子を有し、前記第三の電源端子には前記第四の電源端子よりも高い電圧が印加され、かつ、前記第三の電源端子と前記第四の電源端子との間に、当該後段回路と並列の電流パスを形成する第二の回路素子が接続されることを特徴とする。
【００２３】
第８の技術手段は、前記第７の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二の抵抗であることを特徴とする。
【００２４】
第９の技術手段は、前記第７の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のキャパシタであることを特徴とする。
【００２５】
第１０の技術手段は、前記第７の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のダイオードもしくは複数のダイオードからなるダイオード列であることを特徴とする。
【００２６】
第１１の技術手段は、前記第７の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が、単一の素子ではなく、前記第二の抵抗、前記第二のキャパシタ、前記第二のダイオードもしくは複数のダイオードからなるダイオード列のうちいずれか複数の素子の組み合わせを用いて直接および／または並列に接続した回路からなることを特徴とする。
【発明の効果】
【００２７】
本発明のトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路によれば、以下のごとき効果を奏することができる。
【００２８】
トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間に、または、トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間および後段回路の第三の電源端子と第四の電源端子との間に、抵抗、コンデンサ、ダイオード、もしくは、それらの回路素子のうちいずれか複数の回路素子の組み合わせ等を挿入することにより、群遅延特性の入力光パワー依存性を大幅に低減すると同時に、高いＥＳＤ耐圧を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明に係るトランスインピーダンスアンプＴＩＡの第一の実施形態を示す回路図である。
【図２】図１に示すトランスインピーダンスアンプＴＩＡの電源端子ＶＣＣＴＩＡの出力振幅特性に関する評価結果を示す特性図である。
【図３】図１に示すトランスインピーダンスアンプＴＩＡの群遅延特性に関する評価結果を示す特性図である。
【図４】本発明に係るトランスインピーダンスアンプＴＩＡの第二の実施形態を示す回路図である。
【図５】図４に示すトランスインピーダンスアンプＴＩＡの電源端子ＶＣＣＴＩＡの出力振幅特性に関する評価結果を示す特性図である。
【図６】図４に示すトランスインピーダンスアンプＴＩＡの群遅延特性に関する評価結果を示す特性図である。
【図７】本発明に係るトランスインピーダンスアンプＴＩＡの第三の実施形態を示す回路図である。
【図８】図７に示すトランスインピーダンスアンプＴＩＡの電源端子ＶＣＣＴＩＡの出力振幅特性に関する評価結果を示す特性図である。
【図９】図７に示すトランスインピーダンスアンプＴＩＡの群遅延特性に関する評価結果を示す特性図である。
【図１０】本発明に係るトランスインピーダンスアンプ接続回路の接続構成例を第四の実施形態として示すブロック図である。
【図１１】図１０に示すトランスインピーダンスアンプ接続回路の電源端子ＶＣＣＴＩＡの出力振幅特性に関する評価結果を示す特性図である。
【図１２】図１０に示すトランスインピーダンスアンプ接続回路の群遅延特性に関する評価結果を示す特性図である
【図１３】従来のトランスインピーダンスアンプ接続回路の接続構成を示す回路図である。
【図１４】従来のトランスインピーダンスアンプ接続回路の群遅延特性の入力光パワー依存性を説明するための特性図である
【図１５】従来のトランスインピーダンスアンプＴＩＡの外部の電源ＶＣＣと接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振を説明するための回路図である。
【図１６】図１５のトランスインピーダンスアンプＴＩＡの外部の電源ＶＣＣをＡＣ信号源とした時の、第一の電源端子ＶＣＣＴＩＡの出力振幅特性を示す特性図である。
【図１７】図１５のトランスインピーダンスアンプＴＩＡの出力振幅特性に関する評価結果を示す特性図である。
【発明を実施するための形態】
【００３０】
以下に、本発明に係るトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路の好適な実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００３１】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、光通信用受信モジュール等に用いるために、光パワーを光電変換した入力電流のインピーダンス変換を行うトランスインピーダンスＴＩＡ（Trans-Impedance  Amplifier）の特性を改善するための回路構成に関するものである。なお、本発明に係るトランスインピーダンスアンプＴＩＡとは、背景技術において説明した図１３の場合と同様の回路構成からなるものであり、トランスインピーダンスアンプＴＩＡのコア回路（ＴＩＡ  Ｃｏｒｅ：Trans-Impedance  Amplifier  Core）にオフセット補正回路（ＡＯＣ：Auto  Offset  Cancellation）などが組み合わされた構成のものを意味している。
【００３２】
該トランスインピーダンスアンプＴＩＡは、発明が解決しようとする課題において前述したように、入力電流の変動つまり入力光パワーの変動によって群遅延特性が大きく変化してしまうという問題があるが、その原因は、電源から見たトランスインピーダンスアンプＴＩＡのインピーダンスが高いために、トランスインピーダンスアンプＴＩＡとトランスインピーダンスアンプＴＩＡの電源端子を接続しているワイヤとの間で共振を起こし易いことにある。
【００３３】
このため、本発明におけるトランスインピーダンスアンプＴＩＡは、電源から見てトランスインピーダンスアンプＴＩＡと並列に電流パスを形成する回路構成とすることを特徴としており、かくのごとき回路構成によって、電源から見たトランスインピーダンスアンプＴＩＡの見掛け上のインピーダンスを低減することにより、トランスインピーダンスアンプＴＩＡとトランスインピーダンスアンプＴＩＡの電源端子を接続しているワイヤとの間で共振を起こり難くすることが可能になる。ここで、トランスインピーダンスアンプＴＩＡと並列の電流パスを形成する回路素子としては、抵抗、コンデンサ、ダイオード、もしくは、それらの組み合わせを用いれば良い。
【００３４】
さらに説明すると、次の通りである。
【００３５】
図１３に示したような従来のトランスインピーダンスアンプＴＩＡを実際に使用する場合は、図１５に示すように、トランスインピーダンスアンプＴＩＡの第一の電源端子ＶＣＣＴＩＡは、トランスインピーダンスアンプＴＩＡの外部の電源ＶＣＣ（正の電圧値を出力する電源）とワイヤで接続され、第二の電源端子ＶＥＥＴＩＡはグランドに接続される。ここで、電源ＶＣＣに接続するためのワイヤとトランスインピーダンスアンプＴＩＡとの間で共振が起き、群遅延特性の入力光パワー依存性が増大する原因となっている。図１５は、従来のトランスインピーダンスアンプＴＩＡの外部の電源ＶＣＣと接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振を説明するための回路図である。
【００３６】
図１５に示すトランスインピーダンスアンプＴＩＡの群遅延特性の入力電流依存性つまり入力光パワー依存性を低減するために重要な点は、トランスインピーダンスアンプＴＩＡの帯域内において、第一の電源端子ＶＣＣＴＩＡと外部の電源ＶＣＣとを接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振を抑えることである。該ワイヤとトランスインピーダンスアンプＴＩＡとの間の共振を抑えるためには、第一の電源端子ＶＣＣＴＩＡから見たトランスインピーダンスアンプＴＩＡのインピーダンスを低減することがポイントである。
【００３７】
第一の電源端子ＶＣＣＴＩＡから見たトランスインピーダンスアンプＴＩＡのインピーダンスは、トランスインピーダンスアンプＴＩＡの外部の電源ＶＣＣをＡＣ信号源とした時の、第一の電源端子ＶＣＣＴＩＡの出力振幅特性を見れば良い。つまり、該第一の電源端子ＶＣＣＴＩＡの出力振幅特性を低減することが、電源端子ＶＣＣＴＩＡから見たトランスインピーダンスアンプＴＩＡのインピーダンスを低減することと等価である。
【００３８】
図１５に示すように、外部の電源ＶＣＣとの接続を行っている従来のトランスインピーダンスアンプＴＩＡにおいて共振が起こる様子を、図１６を用いて説明する。図１６は、図１５のトランスインピーダンスアンプＴＩＡの外部の電源ＶＣＣをＡＣ信号源とした時の、第一の電源端子ＶＣＣＴＩＡの出力振幅特性を示す特性図である。図１６において、横軸が周波数、縦軸が第一の電源端子ＶＣＣＴＩＡの出力振幅電圧（デシベル表示）である。図１６の特性図を参照すると、第一の電源端子ＶＣＣＴＩＡの出力振幅電圧は大きい状態にあるが、１５ＧＨｚ付近に共振点があり、第一の電源端子ＶＣＣＴＩＡの出力振幅電圧が急激に上昇していることが分かる。
【００３９】
この結果、トランスインピーダンスアンプＴＩＡの出力振幅特性は、図１７のように帯域が狭くなってしまうことになる。図１７は、図１５のトランスインピーダンスアンプＴＩＡの出力振幅特性に関する評価結果を示す特性図である。図１７において、横軸が周波数であり、縦軸がトランスインピーダンスゲイン（Ｚｔ）であり、デシベル表示で示している。図１７の特性図を参照すると、ｆＬＯＷ＝１１．９８７ＧＨｚに示すように、図１５のトランスインピーダンスアンプＴＩＡの周波数帯域は、１２ＧＨｚ程度である。
【００４０】
本発明においては、図１５のような回路構成からなるトランスインピーダンスアンプＴＩＡの第一の電源端子ＶＣＣＴＩＡ（外部の電源ＶＣＣ（例えば正の電圧を出力する電源）に接続する電源端子）と第二の電源ＶＥＥＴＩＡ（第一の電源端子ＶＣＣＴＩＡに印加される電圧値よりも低い電圧の電源（例えばグランド）に接続する電源端子）との間に、当該トランスインピーダンスアンプＴＩＡの直近において、当該トランスインピーダンスアンプＴＩＡと並列に、第一の抵抗、第一のコンデンサ、第一のダイオードもしくはダイオード列、あるいは、それらのいずれか複数の組み合わせ等の回路素子を第一の回路素子として挿入することにより、電源端子ＶＣＣＴＩＡから見たトランスインピーダンスアンプＴＩＡ回路のインピーダンスを低減し、電源ＶＣＣ接続用のワイヤとトランスインピーダンスアンプＴＩＡとの間の共振を抑圧することにより、トランスインピーダンスアンプＴＩＡにおける群遅延特性の入力光パワー依存性を低減すると同時に、高いＥＳＤ耐圧を実現することを特徴としている。
【００４１】
また、トランスインピーダンスアンプＴＩＡの後段に、リミッタアンプつまり可変利得増幅器（ＶＧＡ：Variable  Gain  Amplifier）を少なくとも含む後段回路ＰＰを接続したトランスインピーダンスアンプ接続回路においても、同様に、トランスインピーダンスアンプＴＩＡの第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に、当該トランスインピーダンスアンプＴＩＡの直近において、当該トランスインピーダンスアンプＴＩＡと並列に、第一の抵抗、第一のコンデンサ、第一のダイオードもしくはダイオード列、あるいは、それらのいずれか複数の組み合わせ等の回路素子を第一の回路素子として挿入することにより、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減すると同時に、高いＥＳＤ耐圧を実現することを特徴としている。
【００４２】
さらには、トランスインピーダンスアンプＴＩＡと後段回路ＰＰとを接続したトランスインピーダンスアンプ接続回路の場合、トランスインピーダンスアンプＴＩＡの第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に、前述のような第一の回路素子を挿入するとともに、さらに、後段回路ＰＰの第三の電源端子ＶＣＣＰＰと第四の電源端子ＶＥＥＰＰとの間に、当該後段回路ＰＰの直近において、当該後段回路ＰＰと並列に、第二の抵抗、第二のコンデンサ、第二のダイオードもしくはダイオード列、あるいは、それらのいずれか複数の組み合わせ等の回路素子を第二の回路素子として挿入することにより、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性をより低減すると同時に、より高いＥＳＤ耐圧を実現することを特徴としている。
【００４３】
（第一の実施形態）
まず、本発明に係るトランスインピーダンスアンプの第一の実施形態について図１を用いて説明する。図１は、本発明に係るトランスインピーダンスアンプＴＩＡの第一の実施形態を示す回路図である。図１のトランスインピーダンスアンプＴＩＡの特徴は、トランスインピーダンスアンプＴＩＡの第一の電源端子ＶＣＣＴＩＡ（外部の電源ＶＣＣと接続する電源端子）と第二の電源端子ＶＥＥＴＩＡとが、トランスインピーダンスアンプＴＩＡの直近において、トランスインピーダンスアンプＴＩＡとは並列に、第一の抵抗ｒ１によって接続されていることにある。
【００４４】
なお、第一の電源端子ＶＣＣＴＩＡに印加される電圧は、第二の電源端子ＶＥＥＴＩＡに印加される電圧よりも高い電圧値であるものとする。例えば、図１に示すように、第二の電源端子ＶＥＥＴＩＡをグランドと接続するグランド端子とする場合は、第一の電源端子ＶＣＣＴＩＡに印加される電源ＶＣＣの電圧値は正の電圧値とする。
【００４５】
トランスインピーダンスアンプＴＩＡを実際に使用する場合は、図１に示すように、第一の電源端子ＶＣＣＴＩＡは、トランスインピーダンスアンプＴＩＡの外部の電源ＶＣＣとワイヤで接続される。このワイヤとトランスインピーダンスアンプＴＩＡとの間で共振が起きると、トランスインピーダンスアンプＴＩＡにおける群遅延特性の入力光パワー依存性が増大する原因となる。
【００４６】
かくのごとき入力光パワー依存性を低減するためには、電源ＶＣＣ（例えば正の電圧値の電圧を出力する電源）と接続する第一の電源端子ＶＣＣＴＴＩＡと、該電源ＶＣＣよりも低い電圧値の電源（例えばグランド）と接続する第二の電源端子ＶＥＥＴＩＡとの間に、第一の回路素子を挿入して、電源ＶＣＣから見てトランスインピーダンスアンプＴＩＡと並列になる電流パスを形成する回路構成とすることによって、第一の電源端子ＶＣＣＴＴＩＡと外部の電源ＶＣＣとを接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振を抑圧することがポイントとなる。
【００４７】
そこで、本第一の実施形態においては、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に、トランスインピーダンスアンプＴＩＡとは並列に、第一の回路素子として第一の抵抗ｒ１を挿入することにより、前述した共振を抑圧しており、その結果として、トランスインピーダンスアンプＴＩＡにおける群遅延特性の入力光パワー依存性を抑圧することを可能としている。
【００４８】
図１に示すトランスインピーダンスアンプＴＩＡの回路構成において、共振が抑圧される様子を、図２を用いて説明する。図２は、図１のトランスインピーダンスアンプＴＩＡの外部の電源ＶＣＣをＡＣ信号源とした時の、第一の電源端子ＶＣＣＴＩＡの出力振幅特性に関する評価結果を示す特性図である。図２において、横軸が周波数、縦軸が第一の電源端子ＶＣＣＴＩＡの出力振幅電圧（デシベル表示）である。また、図２において、実線が、本発明の第一の実施形態として図１に示すトランスインピーダンスアンプＴＩＡの場合を示し、点線が、図１５に示した従来のトランスインピーダンスアンプＴＩＡの場合を示している。
【００４９】
図２の特性図を参照すると、図１のように第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一の抵抗ｒ１が接続されている本発明の第一の実施形態の場合（実線）は、図１５に示した第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に抵抗等の回路素子が接続されていない従来の場合（点線）よりも、特に、２ＧＨｚ〜１２ＧＨｚ付近において、第一の電源端子ＶＣＣＴＩＡの出力振幅が小さくなっている。これは、第一の電源端子ＶＣＣＴＴＩＡと外部の電源ＶＣＣとを接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振が抑圧されている証拠である。
【００５０】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一の抵抗ｒ１が接続されている図１に示す第一の実施形態のトランスインピーダンスアンプＴＩＡの群遅延特性の変動を、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に抵抗等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡの場合よりも、少ない変動に抑えることを可能としている。
【００５１】
図１に示す第一の実施形態のトランスインピーダンスアンプＴＩＡにおける群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図３に示している。図３は、図１に示すトランスインピーダンスアンプＴＩＡの群遅延特性に関する評価結果を示す特性図であり、図３（ａ）は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に抵抗等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡの場合における群遅延特性（シミュレーション）を示し、図３（ｂ）は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一の抵抗ｒ１が接続されている図１に示す第一の実施形態のトランスインピーダンスアンプＴＩＡの場合における群遅延特性（シミュレーション）を示している。
【００５２】
図３（ａ）、図３（ｂ）のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン（Ｚｔ）の群遅延値を示している。点線が入力電流（Ｉ０）を無限小（０ｍＡ）に、また、実線が入力電流（Ｉ０）＝２ｍＡｐｐに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のＤＣオフセット（平均値）はピークツーピーク（ｐｐ）値の半分と仮定している。
【００５３】
図３（ａ）および図３（ｂ）に示すように、入力光パワーが変動し、入力電流（Ｉ０）が無限小（０ｍＡ）から２ｍＡｐｐへ変動した場合であっても、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一の抵抗ｒ１が接続されている図１に示す第一の実施形態のトランスインピーダンスアンプＴＩＡの場合における群遅延特性の変動は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に抵抗等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡの場合よりも低く抑えられている。
【００５４】
また、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一の抵抗ｒ１が接続されている図１に示す第一の実施形態のトランスインピーダンスアンプＴＩＡの場合、ＥＳＤ（Electro-Static-Discharge）発生時には、トランスインピーダンスアンプＴＩＡのＩＣ内に流れ込むＥＳＤ電流のほとんどは、インピーダンスが低い第一の抵抗ｒ１側を流れてグランドに抜けていくため、トランスインピーダンスアンプＴＩＡの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプＴＩＡの回路内のトランジスタの破壊を回避することができる。したがって、第一の抵抗ｒ１の挿入によってＥＳＤ耐性を向上させることも可能である。
【００５５】
（第二の実施形態）
次に、本発明に係るトランスインピーダンスアンプの第二の実施形態について図４を用いて説明する。図４は、本発明に係るトランスインピーダンスアンプＴＩＡの第二の実施形態を示す回路図である。図４のトランスインピーダンスアンプＴＩＡの特徴は、トランスインピーダンスアンプＴＩＡの第一の電源端子ＶＣＣＴＩＡ（外部の電源ＶＣＣと接続する電源端子）と第二の電源端子ＶＥＥＴＩＡとが、トランスインピーダンスアンプＴＩＡの直近において、トランスインピーダンスアンプＴＩＡとは並列に、第一のキャパシタｃ１によって接続されていることにある。
【００５６】
なお、第一の電源端子ＶＣＣＴＩＡに印加される電圧は、第二の電源端子ＶＥＥＴＩＡに印加される電圧よりも高い電圧値であるものとする。例えば、図４に示すように、第二の電源端子ＶＥＥＴＩＡをグランドと接続するグランド端子とする場合は、第一の電源端子ＶＣＣＴＩＡに印加される電源ＶＣＣの電圧値は正の電圧値とする。
【００５７】
本第二の実施形態においては、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に、トランスインピーダンスアンプＴＩＡとは並列に、第一の回路素子として第一のキャパシタｃ１を挿入することにより、第一の電源端子ＶＣＣＴＴＩＡと外部の電源ＶＣＣとを接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振が抑圧され、その結果として、トランスインピーダンスアンプＴＩＡにおける群遅延特性の入力光パワー依存性も抑圧することができる。つまり、第一のキャパシタｃ１は、バイパスコンデンサやデカップリングコンデンサとは異なり、本第二の実施形態においては、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間のインピーダンスを減少させ、かつ、安定化させるという目的で、インピーダンス特性を変化させるために挿入されている。
【００５８】
図４に示すトランスインピーダンスアンプＴＩＡの回路構成において、共振が抑圧される様子を、図５を用いて説明する。図５は、図４のトランスインピーダンスアンプＴＩＡの外部の電源ＶＣＣをＡＣ信号源とした時の、第一の電源端子ＶＣＣＴＩＡの出力振幅特性に関する評価結果を示す特性図である。図５において、横軸が周波数、縦軸が第一の電源端子ＶＣＣＴＩＡの出力振幅電圧（デシベル表示）である。また、図５において、実線が、本発明の第二の実施形態として図４に示すトランスインピーダンスアンプＴＩＡの場合を示し、点線が、図１５に示した従来のトランスインピーダンスアンプＴＩＡの場合を示している。
【００５９】
図５の特性図を参照すると、図４のように第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のキャパシタｃ１が接続されている本発明の第二の実施形態の場合（実線）は、図１５に示した第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にキャパシタ等の回路素子が接続されていない従来の場合（点線）よりも、特に、１ＧＨｚ〜１２ＧＨｚ付近において、第一の電源端子ＶＣＣＴＩＡの出力振幅が小さくなっている。これは、第一の電源端子ＶＣＣＴＴＩＡと外部の電源ＶＣＣとを接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振が抑圧されている証拠である。
【００６０】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のキャパシタｃ１が接続されている図４に示す第二の実施形態のトランスインピーダンスアンプＴＩＡの群遅延特性の変動を、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にキャパシタ等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡの場合よりも、少ない変動に抑えることを可能としている。特に、第一の回路素子として、第一のキャパシタｃ１のようなキャパシタの挿入時においては、第一の実施形態のように第一の抵抗ｒ１を挿入する場合に比し、低域においても、第一の電源端子ＶＣＣＴＩＡの出力振幅の減少が著しく、低域における群遅延特性の変動抑圧効果を高くすることができる。
【００６１】
図４に示す第二の実施形態のトランスインピーダンスアンプＴＩＡにおける群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図６に示している。図６は、図４に示すトランスインピーダンスアンプＴＩＡの群遅延特性に関する評価結果を示す特性図であり、図６（ａ）は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にキャパシタ等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡの場合における群遅延特性（シミュレーション）を示し、図６（ｂ）は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のキャパシタｃ１が接続されている図４に示す第二の実施形態のトランスインピーダンスアンプＴＩＡの場合における群遅延特性（シミュレーション）を示している。
【００６２】
図６（ａ）、図６（ｂ）のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン（Ｚｔ）の群遅延値を示している。点線が入力電流（Ｉ０）を無限小（０ｍＡ）に、また、実線が入力電流（Ｉ０）＝２ｍＡｐｐに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のＤＣオフセット（平均値）はピークツーピーク（ｐｐ）値の半分と仮定している。
【００６３】
図６（ａ）および図６（ｂ）に示すように、入力光パワーが変動し、入力電流（Ｉ０）が無限小（０ｍＡ）から２ｍＡｐｐへ変動した場合であっても、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のキャパシタｃ１が接続されている図４に示す第二の実施形態のトランスインピーダンスアンプＴＩＡの場合における群遅延特性の変動は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にキャパシタ等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡの場合よりも低く抑えられている。特に、１ＧＨｚ程度の低域においても、第一のキャパシタｃ１による変動抑圧効果が得られていることを確認することができる。
【００６４】
また、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のキャパシタｃ１が接続されている図４に示す第二の実施形態のトランスインピーダンスアンプＴＩＡの場合、ＥＳＤ発生時には、トランスインピーダンスアンプＴＩＡのＩＣ内に流れ込むＥＳＤ電流のほとんどは、インピーダンスが低い第一のキャパシタｃ１側を流れてグランドに抜けていくため、トランスインピーダンスアンプＴＩＡの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプＴＩＡの回路内のトランジスタの破壊を回避することができる。したがって、第一のキャパシタｃ１の挿入によってＥＳＤ耐性を向上させることも可能である。
【００６５】
（第三の実施形態）
次に、本発明に係るトランスインピーダンスアンプの第三の実施形態について図７を用いて説明する。図７は、本発明に係るトランスインピーダンスアンプＴＩＡの第三の実施形態を示す回路図である。図７のトランスインピーダンスアンプＴＩＡの特徴は、トランスインピーダンスアンプＴＩＡの第一の電源端子ＶＣＣＴＩＡ（外部の電源ＶＣＣと接続する電源端子）と第二の電源端子ＶＥＥＴＩＡとが、トランスインピーダンスアンプＴＩＡの直近において、トランスインピーダンスアンプＴＩＡとは並列に、ＥＳＤ保護ダイオードとしても機能する第一のダイオードｄ１（単一のダイオードもしくはダイオード列）によって接続されていることにある。
【００６６】
ここで、第一のダイオードｄ１は、図示するような単一のダイオードではなく、複数のダイオードを接続したダイオード列として構成しても良い。第一のダイオードｄ１をダイオード列として構成する場合、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間の電圧値に応じて、ダイオード列の直列接続数を調節することによって、過剰に電流が流れないように調整することができる。
【００６７】
なお、第一の電源端子ＶＣＣＴＩＡに印加される電圧は、第二の電源端子ＶＥＥＴＩＡに印加される電圧よりも高い電圧値であるものとする。例えば、図７に示すように、第二の電源端子ＶＥＥＴＩＡをグランドと接続するグランド端子とする場合は、第一の電源端子ＶＣＣＴＩＡに印加される電源ＶＣＣの電圧値は正の電圧値とする。
【００６８】
本第三の実施形態においては、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に、トランスインピーダンスアンプＴＩＡとは並列に、第一の回路素子として第一のダイオードｄ１を挿入することにより、第一の電源端子ＶＣＣＴＴＩＡと外部の電源ＶＣＣとを接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振が抑圧され、その結果として、トランスインピーダンスアンプＴＩＡにおける群遅延特性の入力光パワー依存性も抑圧することができる。
【００６９】
図７に示すトランスインピーダンスアンプＴＩＡの回路構成において、共振が抑圧される様子を、図８を用いて説明する。図８は、図７のトランスインピーダンスアンプＴＩＡの外部の電源ＶＣＣをＡＣ信号源とした時の、第一の電源端子ＶＣＣＴＩＡの出力振幅特性に関する評価結果を示す特性図である。図７において、横軸が周波数、縦軸が第一の電源端子ＶＣＣＴＩＡの出力振幅電圧（デシベル表示）である。また、図８において、実線が、本発明の第三の実施形態として図７に示すトランスインピーダンスアンプＴＩＡの場合を示し、点線が、図１５に示した従来のトランスインピーダンスアンプＴＩＡの場合を示している。
【００７０】
図８の特性図を参照すると、図７のように第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のダイオードｄ１が接続されている本発明の第三の実施形態の場合（実線）は、図１５に示した第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にダイオード等の回路素子が接続されていない従来の場合（点線）よりも、特に、１ＧＨｚ〜１２ＧＨｚ付近において、第一の電源端子ＶＣＣＴＩＡの出力振幅が小さくなっている。これは、第一の電源端子ＶＣＣＴＴＩＡと外部の電源ＶＣＣとを接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振が抑圧されている証拠である。
【００７１】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のダイオードｄ１が接続されている図７に示す第三の実施形態のトランスインピーダンスアンプＴＩＡの群遅延特性の変動を、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にダイオード等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡの場合よりも、少ない変動に抑えることを可能としている。
【００７２】
図７に示す第三の実施形態のトランスインピーダンスアンプＴＩＡにおける群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図９に示している。図９は、図７に示すトランスインピーダンスアンプＴＩＡの群遅延特性に関する評価結果を示す特性図であり、図９（ａ）は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にダイオード等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡの場合における群遅延特性（シミュレーション）を示し、図９（ｂ）は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のダイオードｄ１が接続されている図７に示す第三の実施形態のトランスインピーダンスアンプＴＩＡの場合における群遅延特性（シミュレーション）を示している。
【００７３】
図９（ａ）、図９（ｂ）のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン（Ｚｔ）の群遅延値を示している。点線が入力電流（Ｉ０）を無限小（０ｍＡ）に、また、実線が入力電流（Ｉ０）＝２ｍＡｐｐに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のＤＣオフセット（平均値）はピークツーピーク（ｐｐ）値の半分と仮定している。
【００７４】
図９（ａ）および図９（ｂ）に示すように、入力光パワーが変動し、入力電流（Ｉ０）が無限小（０ｍＡ）から２ｍＡｐｐへ変動した場合であっても、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のダイオードｄ１が接続されている図７に示す第三の実施形態のトランスインピーダンスアンプＴＩＡの場合における群遅延特性の変動は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にダイオード等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡの場合よりも低く抑えられている。
【００７５】
また、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のダイオードｄ１が接続されている図７に示す第三の実施形態のトランスインピーダンスアンプＴＩＡの場合、ＥＳＤ発生時には、トランスインピーダンスアンプＴＩＡのＩＣ内に流れ込むＥＳＤ電流のほとんどは、インピーダンスが低い第一のダイオードｄ１側を流れてグランドに抜けていくため、トランスインピーダンスアンプＴＩＡの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプＴＩＡの回路内のトランジスタの破壊を回避することができる。したがって、第一のダイオードｄ１の挿入によってＥＳＤ耐性を向上させることも可能である。
【００７６】
（第四の実施形態）
次に、本発明に係るトランスインピーダンスアンプ接続回路の実施形態について本発明の第四の実施形態として図１０を用いて説明する。図１０は、本発明に係るトランスインピーダンスアンプ接続回路の接続構成例を第四の実施形態として示すブロック図であり、図７に示した第三の実施形態のトランスインピーダンスアンプＴＩＡの後段には、図１３において説明した後段回路２と同様に、可変利得増幅器（ＶＧＡ：Variable  Gain  Amplifier）を少なくとも含む回路構成からなる後段回路ＰＰが接続されていることにある。
【００７７】
つまり、図１０に示すトランスインピーダンスアンプ接続回路は、第一の電源端子ＶＣＣＴＩＡ（外部の電源ＶＣＣと接続する電源端子）と第二の電源端子ＶＥＥＴＩＡとの間を、トランスインピーダンスアンプＴＩＡの直近において、トランスインピーダンスアンプＴＩＡとは並列に、第一のダイオードｄ１（単一のダイオードもしくはダイオード列）によって接続したトランスインピーダンスアンプＴＩＡの後段に、自動利得制御回路（ＡＧＣ：Automatic  Gain  Controller）やリミッタアンプ（可変利得増幅器ＶＧＡ：Variable  Gain  Amplifier）などからなる後段回路ＰＰが接続された構成としている。
【００７８】
ここで、第一のダイオードｄ１は、第三の実施形態の場合と同様、図示するような単一のダイオードではなく、複数のダイオードを接続したダイオード列として構成しても良い。第一のダイオードｄ１をダイオード列として構成する場合、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間の電圧値に応じて、ダイオード列の直列接続数を調節することによって、過剰に電流が流れないように調整することができる。
【００７９】
なお、第一の電源端子ＶＣＣＴＩＡに印加される電圧は、第二の電源端子ＶＥＥＴＩＡに印加される電圧よりも高い電圧値であり、第三の電源端子ＶＣＣＰＰに印加される電圧は、第四の電源端子ＶＥＥＰＰに印加される電圧よりも高い電圧値であるものとする。例えば、図１０に示すように、第二の電源端子ＶＥＥＴＩＡおよび第四の電源端子ＶＥＥＰＰをグランドと接続するグランド端子とする場合は、第一の電源端子ＶＣＣＴＩＡに印加される電源ＶＣＣの電圧値および第四の電源端子ＶＥＥＰＰに印加される電圧の電圧値は正の電圧値とする。
【００８０】
トランスインピーダンスアンプ接続回路を実際に使用する場合は、図１０に示すように、トランスインピーダンスアンプＴＩＡの第一の電源端子ＶＣＣＴＩＡや後段回路ＰＰの第三の電源端子ＶＣＣＰＰは、トランスインピーダンスアンプＴＩＡや後段回路ＰＰの外部に存在する電源ＶＣＣとワイヤで接続される。このワイヤとトランスインピーダンスアンプＴＩＡとの間で共振が起きると、群遅延特性の入力光パワー依存性が増大する原因となる。
【００８１】
トランスインピーダンスアンプ接続回路において、かくのごとき入力光パワー依存性を低減するためには、第一ないし第三の実施形態において説明した場合と同様に、電源ＶＣＣ（例えば正の電圧値の電圧を出力する電源）と接続する第一の電源端子ＶＣＣＴＴＩＡと、該電源ＶＣＣよりも低い電圧値の電源（例えばグランド）と接続する第二の電源端子ＶＥＥＴＩＡとの間に、第一の回路素子を挿入して、電源ＶＣＣから見てトランスインピーダンスアンプＴＩＡと並列になる電流パスを設ける回路構成とすることによって、第一の電源端子ＶＣＣＴＴＩＡと外部の電源ＶＣＣとを接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振を抑圧することがポイントとなる。
【００８２】
そこで、本第四の実施形態においては、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に、第三の実施形態の場合と同様に、トランスインピーダンスアンプＴＩＡとは並列に、第一の回路素子として第一のダイオードｄ１（ダイオードもしくはダイオード列）を挿入することにより、前述した共振を抑圧しており、その結果として、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を抑圧することを可能としている。
【００８３】
図１０に示すトランスインピーダンスアンプ接続回路の回路構成において、共振が抑圧される様子を、図１１を用いて説明する。図１１は、図１０のトランスインピーダンスアンプ接続回路の外部の電源ＶＣＣをＡＣ信号源とした時の、第一の電源端子ＶＣＣＴＩＡの出力振幅特性に関する評価結果を示す特性図である。図１１において、横軸が周波数、縦軸が第一の電源端子ＶＣＣＴＩＡの出力振幅電圧（デシベル表示）である。また、図１１において、実線が、本発明の第四の実施形態として図１０に示すトランスインピーダンスアンプ接続回路の場合を示し、点線が、図１５に示した従来のトランスインピーダンスアンプＴＩＡを用いたトランスインピーダンスアンプ接続回路の場合を示している。
【００８４】
図１１の特性図を参照すると、図１０のように第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のダイオードｄ１が接続されている本発明の第四の実施形態の場合（実線）は、図１５に示した第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にダイオード等の回路素子が接続されていない従来のトランスインピーダンスアンプＴＩＡを用いたトランスインピーダンスアンプ接続回路の場合（点線）よりも、特に、１ＧＨｚ〜１２ＧＨｚ付近において、第一の電源端子ＶＣＣＴＩＡの出力振幅が小さくなっている。これは、第一の電源端子ＶＣＣＴＴＩＡと外部の電源ＶＣＣとを接続するワイヤと、トランスインピーダンスアンプＴＩＡと、の間の共振が抑圧されている証拠である。
【００８５】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のダイオードｄ１が接続されている図１０に示す第四の実施形態のトランスインピーダンスアンプ接続回路の群遅延特性の変動を、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にダイオード等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡを用いたトランスインピーダンスアンプ接続回路の場合よりも、少ない変動に抑えることを可能としている。
【００８６】
図１０に示す第四の実施形態のトランスインピーダンスアンプ接続回路における群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図１２に示している。図１２は、図１０に示すトランスインピーダンスアンプ接続回路の群遅延特性に関する評価結果を示す特性図であり、図１２（ａ）は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にダイオード等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡを用いたトランスインピーダンスアンプ接続回路の場合における群遅延特性（シミュレーション）を示し、図９（ｂ）は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のダイオードｄ１が接続されている図１０に示す第四の実施形態のトランスインピーダンスアンプ接続回路の場合における群遅延特性（シミュレーション）を示している。
【００８７】
図１２（ａ）、図１２（ｂ）のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン（Ｚｔ）の群遅延値を示している。点線が入力電流（Ｉ０）を無限小（０ｍＡ）に、また、実線が入力電流（Ｉ０）＝２ｍＡｐｐに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のＤＣオフセット（平均値）はピークツーピーク（ｐｐ）値の半分と仮定している。
【００８８】
図１２（ａ）および図１２（ｂ）に示すように、入力光パワーが変動し、入力電流（Ｉ０）が無限小（０ｍＡ）から２ｍＡｐｐへ変動した場合であっても、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のダイオードｄ１が接続されている図１０に示す第四の実施形態のトランスインピーダンスアンプ接続回路の場合における群遅延特性の変動は、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間にダイオード等の回路素子が接続されていない図１５に示す従来のトランスインピーダンスアンプＴＩＡを用いたトランスインピーダンスアンプ接続回路の場合よりも低く抑えられている。
【００８９】
つまり、第一のダイオードｄ１が接続されたトランスインピーダンスアンプＴＩＡの後段に、自動利得制御回路（ＡＧＣ）やリミッタアンプ（可変利得増幅器ＶＧＡ）などからなる後段回路ＰＰが接続された回路構成の場合であっても、第三の実施形態として前述したトランスインピーダンスアンプＴＩＡの場合と同様に、第一のダイオードｄ１を挿入することにより、トランスインピーダンスアンプ接続回路における群遅延特性に関する入力光パワー依存性の低減効果が発揮されていることが分かる。
【００９０】
さらに、後段回路ＰＰの電源端子間に（つまり、第三の電源端子ＶＣＣＰＰと第四の電源端子ＶＥＥＰＰとの間に）、後段回路ＰＰの直近において、後段回路ＰＰとは並列に、第二の回路素子として第二のダイオードｄ２（単一のダイオードもしくは複数のダイオードからなるダイオード列：ＥＳＤ保護ダイオードとしても機能する回路素子）を挿入することによっても、電源ＶＣＣから見て後段回路ＰＰと並列になる電流パスを形成する回路構成とし、トランスインピーダンスアンプ接続回路における群遅延特性に関する入力光パワー依存性を低減することが可能である。
【００９１】
また、第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間に第一のダイオードｄ１が接続されている図１０に示す第四の実施形態のトランスインピーダンスアンプ接続回路の場合、ＥＳＤ発生時には、トランスインピーダンスアンプＴＩＡのＩＣ内に流れ込むＥＳＤ電流のほとんどは、インピーダンスが低い第一のダイオードｄ１側を流れてグランドに抜けていくため、トランスインピーダンスアンプＴＩＡの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプＴＩＡの回路内のトランジスタの破壊を回避することができる。したがって、第一のダイオードｄ１の挿入によってＥＳＤ耐性を向上させることも可能である。
【００９２】
なお、後段回路ＰＰの第三の電源端子ＶＣＣＰＰと第四の電源端子ＶＥＥＰＰとの間に第二のダイオードｄ２を第二の回路素子として挿入することにより、後段回路ＰＰに関するＥＳＤ耐性の向上効果を得ることができる。
【００９３】
（その他の実施形態）
第四の実施形態においては、トランスインピーダンスアンプＴＩＡの第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間を接続する第一の回路素子として、第一のダイオードｄ１もしくはダイオード列を用いる場合について説明したが、本発明は、かかる素子に限るものではなく、第一の抵抗ｒ１あるいは第一のキャパシタｃ１を用いるようにしても、第四の実施形態と同様に、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【００９４】
また、第四の実施形態にて説明したように、トランスインピーダンスアンプ接続回路としてトランスインピーダンスアンプＴＩＡの後段に接続される後段回路ＰＰの第三の電源端子ＶＣＣＰＰと第四の電源端子ＶＥＥＰＰとの間を、後段回路ＰＰとは並列に、第二の回路素子として第二のダイオードｄ２もしくはダイオード列によって接続するようにしても、群遅延特性の入力光パワー依存性を低減させる効果が得られるが、さらには、第二のダイオードｄ２もしくはダイオード列の代わりに、第二の抵抗ｒ２あるいは第二のキャパシタｃ２によって接続するようにしても、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【００９５】
また、第一ないし第三の実施形態においては、トランスインピーダンスアンプＴＩＡの第一の電源端子ＶＣＣＴＩＡと第二の電源端子ＶＥＥＴＩＡとの間を接続する第一の回路素子として、第一の抵抗ｒ１、第一のキャパシタｃ１、第一のダイオードｄ１もしくはダイオード列のいずれかを単独に用いる場合を示したが、単一の素子ではなく、該第一の回路素子として、第一の抵抗ｒ１、第一のキャパシタｃ１、第一のダイオードｄ１もしくはダイオード列のうち、いずれか複数の素子の組み合わせを用いて直列および／または並列に接続した回路からなるようにしても、第一ないし第三の実施形態の場合と同様に、トランスインピーダンスアンプＴＩＡにおける群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【００９６】
例えば、第一の抵抗ｒ１と第一のキャパシタｃ１とを直列および／または並列に接続したり、あるいは、第一のキャパシタｃ１と第一のダイオードｄ１（もしくはダイオード列）とを直列および／または並列に接続したり、あるいは、第一の抵抗ｒ１と第一のダイオードｄ１もしくはダイオード列とを直列および／または並列に接続したり、あるいは、第一の抵抗ｒ１と第一のキャパシタｃ１と第一のダイオードｄ１もしくはダイオード列とを適宜定めた組み合わせで直列および／または並列に接続したりしても、トランスインピーダンスアンプＴＩＡにおける群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【００９７】
さらには、トランスインピーダンスアンプ接続回路としてトランスインピーダンスアンプＴＩＡの後段に接続される後段回路ＰＰの第三の電源端子ＶＣＣＰＰと第四の電源端子ＶＥＥＰＰとの間を接続する第二の回路素子として、第二の抵抗ｒ２、第二のキャパシタｃ２、第二のダイオードｄ２もしくはダイオード列のうち、いずれか複数の素子の組み合わせを用いて直列および／または並列に接続した回路からなるようにしても、第四の実施形態の場合と同様に、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【００９８】
例えば、第二の抵抗ｒ２と第二のキャパシタｃ２とを直列および／または並列に接続したり、あるいは、第二のキャパシタｃ２と第二のダイオードｄ２もしくはダイオード列とを直列および／または並列に接続したり、あるいは、第二の抵抗ｒ２と第二のダイオードｄ２もしくはダイオード列とを直列および／または並列に接続したり、あるいは、第二の抵抗ｒ２と第二のキャパシタｃ２と第二のダイオードｄ２もしくはダイオード列とを適宜定めた組み合わせで直列および／または並列に接続したりしても、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【００９９】
（第１ないし第４およびその他の実施形態の効果）
以上に、本発明に係るトランスインピーダンスアンプＴＩＡおよびトランスインピーダンスアンプ接続回路の回路構成について詳細に説明したように、トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間に、または、トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間および後段回路の第三の電源端子と第四の電源端子との間に、抵抗、コンデンサ、ダイオード、もしくは、それらの回路素子のうちいずれか複数の回路素子の組み合わせ等を挿入することにより、群遅延特性の入力光パワー依存性を大幅に低減すると同時に、高いＥＳＤ耐圧を実現することができる。
【符号の説明】
【０１００】
１…トランスインピーダンスアンプ、２…後段回路、１０…トランスインピーダンスアンプ接続回路、ＡＣ‐coupling  capacitor…ＡＣ結合用キャパシタ、ＡＧＣ…自動利得制御回路、Amp．Set…所定振幅値設定回路、ＡＯＣ…オフセット補正回路、Average…平均値検出回路、ｃ１…第一のコンデンサ、ｄ１…第一のダイオードもしくはダイオード列（ＥＳＤ保護ダイオードもしくはＥＳＤ保護ダイオード列）、ＩＮ…入力端子、Opamp…オペアンプ回路、ＯＵＴ…出力端子、ＯＵＴ−Ｔ…出力正端子、ＯＵＴ−Ｃ…出力補端子、Output  Driver…出力バッファ回路、ＰＰ…後段回路、ｒ１…第一の抵抗、Replica  ＴＩＡ  Core…ダミー回路、ＴＩＡ…トランスインピーダンスアンプ、ＴＩＡ  Core…トランスインピーダンスアンプコア回路、Top  Hold…最大値検出回路、ＶＣＡ…可変利得増幅器、ＶＣＣ…電源、ＶＣＣＰＰ…第三の電源端子、ＶＣＣＴＩＡ…第一の電源端子、ＶＥＥＰＰ…第四の電源端子、ＶＥＥＴＩＡ…第二の電源端子、ＶＧＡ…可変利得増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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