(57)【要約】【課題】積層された記憶セルのそれぞれを周辺回路と接続可能とする不揮発性半導体記憶装置を提供する。【解決手段】メモリセル領域と、前記メモリセル領域に隣接して設けられた周辺回路領域と、を有する半導体基板と、前記メモリセル領域において前記半導体基板の主面に対して垂直方向に直列に接続された複数のメモリセルを有するメモリセルストリングと、前記周辺回路領域において前記半導体基板に設けられた転送ゲートトランジスタと、前記メモリセルの制御ゲートとなる第１の導電層の前記周辺回路領域への延在部であって、前記半導体基板からみて前記転送ゲートトランジスタのゲート電極の上方を通過する第１配線と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。【選択図】図１
2010114153.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域と、前記メモリセル領域に隣接して設けられた周辺回路領域と、を有する半導体基板と、
前記メモリセル領域において前記半導体基板の主面に対して垂直方向に直列に接続された複数のメモリセルを有するメモリセルストリングと、
前記周辺回路領域において前記半導体基板に設けられた転送ゲートトランジスタと、
前記メモリセルの制御ゲートとなる第１の導電層の前記周辺回路領域への延在部であって、前記半導体基板からみて前記転送ゲートトランジスタのゲート電極の上方を通過する第１配線と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルの制御ゲートとなる第２の導電層の前記周辺回路領域への延在部であって、前記周辺回路領域における前記第１配線との間隔が、前記ゲート電極の上方における前記第１配線どうしの間隔よりも広い第２配線と、
前記第１配線と前記第２配線との間に設けられ、前記主面に対して非平行な方向に延在し、前記第１配線及び前記第２配線の少なくともいずれかと接続された層間接続体と、
をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ゲート電極の上方における第１配線どうしの間隔は、前記メモリセル領域における前記第１の導電層どうしの間隔よりも狭いことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセル領域における前記導電層は、前記メモリセルとは反対側の側面に設けられたシリサイド部を有し、
前記周辺回路領域における前記第１配線は、両方の側面に設けられたシリサイド部を有することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
メモリセル領域と、前記メモリセル領域に隣接して設けられた周辺回路領域と、を有する半導体基板と、
前記メモリセル領域において前記半導体基板の主面に対して垂直方向に直列に接続された複数のメモリセルを有するメモリセルストリングと、
前記周辺回路領域において前記半導体基板に設けられた転送ゲートトランジスタと、
前記周辺回路領域において前記半導体基板上に設けられ、前記主面に対して非平行な方向に延在し、前記転送ゲートトランジスタの拡散層に電気的に接続された層間接続体と、
前記メモリセルの制御ゲートとなる導電層の前記周辺回路領域への延在部であって、前記周辺回路領域において前記半導体基板の主面に対して平行な第１の方向に延在して設けられ、前記主面に対して平行であり前記第１の方向に対して非平行な第２の方向に突出し、前記層間接続体と電気的に接続された接続部を有する周辺回路領域配線と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
記憶層として浮遊ゲートを用いる例えばＮＡＮＤ型フラッシュメモリや、記憶層として窒化珪素等を用いるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor)型不揮発性半導体記憶装置において、記憶密度を高めるために記憶セル部を積層することが考えられる。特許文献１には、柱状半導体を半導体基板に垂直に形成し、複数のメモリセルが直列に接続された複数のメモリセルストリングを有する積層型の不揮発性半導体記憶装置に関する技術が開示されている。
【０００３】
不揮発性半導体記憶装置において、メモリセルの制御ゲートはワード線に接続され、このワード線は周辺回路領域に引き出され、所定の動作が行われる。そして、ワード線は、メモリセルの配置密度に応じた密度で設けられる。一方、周辺回路領域には、転送ゲートトランジスタが設けられるが、一般に、転送ゲートトランジスタのサイズは、ワード線どうし間の距離よりも大きい。多層型のメモリセルを有する積層型の不揮発性半導体記憶装置においては、それぞれのセルの制御ゲートに接続されるワード線も多層型の配線となるが、このような多層に積層されたワード線のそれぞれを周辺回路領域の転送トランジスタに接続する技術は知られていない。このため、従来の技術では、積層されたワード線どうし間を広げなければならず、不揮発性半導体記憶装置の小型・高密度化の妨げの一因となっていた。
【特許文献１】特開２００７−１８０３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、積層された記憶セルのそれぞれを周辺回路と接続可能とする不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、メモリセル領域と、前記メモリセル領域に隣接して設けられた周辺回路領域と、を有する半導体基板と、前記メモリセル領域において前記半導体基板の主面に対して垂直方向に直列に接続された複数のメモリセルを有するメモリセルストリングと、前記周辺回路領域において前記半導体基板に設けられた転送ゲートトランジスタと、前記メモリセルの制御ゲートとなる第１の導電層の前記周辺回路領域への延在部であって、前記半導体基板からみて前記転送ゲートトランジスタのゲート電極の上方を通過する第１配線と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００６】
本発明の別の一態様によれば、メモリセル領域と、前記メモリセル領域に隣接して設けられた周辺回路領域と、を有する半導体基板と、前記メモリセル領域において前記半導体基板の主面に対して垂直方向に直列に接続された複数のメモリセルを有するメモリセルストリングと、前記周辺回路領域において前記半導体基板に設けられた転送ゲートトランジスタと、前記周辺回路領域において前記半導体基板上に設けられ、前記主面に対して非平行な方向に延在し、前記転送ゲートトランジスタの拡散層に電気的に接続された層間接続体と、前記メモリセルの制御ゲートとなる導電層の前記周辺回路領域への延在部であって、前記周辺回路領域において前記半導体基板の主面に対して平行な第１の方向に延在して設けられ、前記主面に対して平行であり前記第１の方向に対して非平行な第２の方向に突出し、前記層間接続体と電気的に接続された接続部を有する周辺回路領域配線と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００７】
本発明によれば、積層された記憶セルのそれぞれを周辺回路と接続可能とする不揮発性半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
図２、図３、図４、図５、図６は、それぞれ、図１のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線断面図、Ｄ−Ｄ’線断面図、Ｅ−Ｅ’線断面図である。  
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的斜視図である。  
図１に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１０においては、半導体基板１１０は、メモリセル領域１２０とメモリセル領域１２０に隣接する周辺回路領域１３０とを有する。  
ここで、図１に表したように、半導体基板１１０の主面１１１に対して垂直な方向をＺ軸とし、Ｚ軸に対して垂直な平面内にあり、メモリセル領域１２０において、後述するように共通のワード線ＷＬで接続されたメモリセル２１０が並ぶ方向をＸ軸とし、Ｚ軸及びＸ軸に垂直な方向をＹ軸とする。すなわち、Ｘ軸とＹ軸とは、主面１１１に平行である。
【００１０】
そして、図２に表したように、このメモリセル領域１２０の半導体基板１１０の上には、半導体基板１１０の主面１１１に対して垂直方向（Ｚ軸方向）に並んだ複数のメモリセル２１０が設けられている。このメモリセル２１０は主面１１１に対して垂直方向に直列に接続され、メモリセルストリング２１２を構成する。メモリセル２１０は、半導体基板１１０の主面１１１に設けられ、主面１１１に対して垂直方向に延在する半導体層２５０と、半導体層２５０に隣接する絶縁層２６０と、を有している。そして、１つのメモリセル２１０においては、絶縁層２６０の半導体層２５０と逆側の面には、制御ゲート２２０が設けられている。すなわち、半導体層２５０と制御ゲート２２０との間に、絶縁層２６０が設けられている。
【００１１】
制御ゲート２２０は、主面１１１に対して垂直方向に、図示しない絶縁層を介して複数積層されている。  
このように、メモリセル２１０は、主面１１１に対して垂直方向に直列に接続されて形成される。  
なお、制御ゲート２２０は主面１１１に垂直方向（Ｚ軸方向）に４層積層されているが、積層数は任意である。すなわち、制御ゲート２２０は、２層以上の複数層積層される。
【００１２】
半導体層２５０には、例えばｎ−型のＳＯＩ（Silicon On Insulator）を用いることができ、絶縁層２６０には、例えば、ＳｉＯ２−ＳｉＮ−ＡｌＯの３層の積層膜を用いることができる。そして、制御ゲート２２０には、例えば、ｎ型ポリシリコンを用いることができる。ただし、これらの材料は一例であり、種々の変形が可能である。
【００１３】
なお、メモリセルストリング２１２の最上部には、ドレイン側選択ゲート線３７０が設けられ、そして、半導体層２５０の最上部は、ビット線３８０に接続されている。ドレイン側選択ゲート線３７０には、例えばｎ型ポリシリコンを用いることができ、ビット線３８０には例えばＣｕを用いることができる。ただし、これらの材料は一例であり、種々の変形が可能である。なお、図１においては、ビット線３８０は省略されている。  
また、メモリセル２１２の最下部には、メモリセル領域内の拡散層３３１が設けられている。
【００１４】
そして、図１で既に説明したように、メモリセル２１０、すなわち、メモリセルストリング２１２は、Ｘ軸方向に複数並置されている。そして、図２に表したように、並置されたメモリセルストリング２１２において、主面１１１から同じ距離のメモリセル２１０の制御ゲート２２０を構成する導電層２３０は、同一の層によって形成されている。そして、図１に表したように、各メモリセル２１０の各制御ゲート２２０を構成する導電層２３０は、Ｘ軸方向に延在し、主面１１１から同じ距離に並置された制御ゲート２２０を相互に接続している。
【００１５】
この導電層２３０は、ワード線ＷＬとしての機能を有する。すなわち、導電層２３０を含むワード線ＷＬは、半導体基板１１０の主面１１１からの高さが同じ位置に形成されているメモリセル２１０を、Ｘ軸方向に共通接続している。
【００１６】
すなわち、制御ゲート２２０となる導電層２３０を含みＸ軸方向（第１の方向）に延在するワード線ＷＬは、半導体基板１１０の主面１１１に対して平行な平面内で、Ｙ軸方向（第２の方向）に複数、配置されている。そして、ワード線ＷＬは、半導体基板１１０からの高さが同じ位置に形成されているメモリセル２１０を共通接続する。そして、メモリセルストリング２１２は、Ｘ軸方向に、複数配置されている。そして、共通のワード線ＷＬで共通接続され、Ｘ軸方向に複数配置されたメモリセルストリング２１２の群が、Ｙ軸方向の異なる位置に複数並置されている。
【００１７】
さらに、制御ゲート２２０を構成する導電層２３０は、周辺回路領域１３０に延在している。すなわち、各メモリセル２１０に接続されたワード線ＷＬは、周辺回路領域１３０にまで延びている。
【００１８】
一方、図１及び図３〜図６に表したように、周辺回路領域１３０の半導体基板１１０の主面１１１には、転送ゲートトランジスタ３１０が設けられている。転送ゲートトランジスタ３１０は、ゲート電極３２０及び、ゲート電極３２０を挟むように形成された拡散層３３０を有している。
【００１９】
図３〜図６に表したように、この転送ゲートトランジスタ３１０のゲート電極３２０は、メモリセル２１０の制御ゲート２２０となる導電層２３０よりも半導体基板１１０側に設けられている。そして、このゲート電極３２０の上方を、メモリセル２１０の制御ゲート２２０となる導電層（第１の導電層）２３０の周辺回路領域１３０への延在部である第１配線３５０が通過している。なお、この第１配線３５０は、ワード線ＷＬである。
【００２０】
すなわち、不揮発性半導体記憶装置１０は、メモリセル領域１２０と、メモリセル領域１２０に隣接して設けられた周辺回路領域１３０と、を有する半導体基板１１０を備える。  
そして、不揮発性半導体記憶装置１０は、半導体基板１１０のメモリセル領域１２０に設けられ、半導体基板１１０の主面１１１に対して垂直方向に直列に接続された複数のメモリセル２１０を有するメモリセルストリング２１２と、半導体基板１１０の周辺回路領域１３０に設けられた転送ゲートトランジスタ３１０と、をさらに備える。  
そして、不揮発性半導体記憶装置１０は、メモリセル２１０の制御ゲート２２０となる導電層２３０が周辺回路領域１３０に延在してなり、半導体基板１１０からみて転送ゲートトランジスタ３１０のゲート電極３２０の上方を通過する第１配線３５０をさらに備える。
【００２１】
すなわち、メモリセル２１０の制御ゲート２２０となる導電層２３０は、ワード線ＷＬであり、ワード線ＷＬの一部は、半導体基板１１０からみて転送ゲートトランジスタ３１０のゲート電極３２０の上方を通過する第１配線３５０となる。  
なお、メモリセル２１０の制御ゲート２２０となる導電層（第２の導電層）２３０、すなわち、ワード線ＷＬのうちの他の一部は、ゲート電極３２０の上方を通過しない。このように、ワード線ＷＬの他の一部（第２の導電層）は、周辺回路領域１３０に延在し、その延在部は転送ゲートトランジスタ３１０のゲート電極３２０の上方を通過しない第２配線３５２となる。
【００２２】
この時、図１、図３〜図６に表したように、周辺回路領域１３０において、転送ゲートトランジスタ３１０のゲート電極３２０の上部においては、ワード線ＷＬ（第１配線３５０）どうしの間の間隔を狭く設定することができる。
【００２３】
すなわち、ゲート電極３２０の上方における半導体基板１１０の主面１１１と平行な面内における第１配線３５０どうしの間隔は、メモリセル領域１２０における主面１１１と平行な面内における導電層２３０どうしの間隔よりも狭く設定することができる。
【００２４】
そして、ゲート電極３２０と同じＸ軸上のゲート電極３２０以外の上方においては、第２配線３５２と第１配線３５０との間隔は、第１配線３５０どうしの間の間隔よりも広く設定することができる。
【００２５】
これにより、ゲート電極３２０の上部以外の領域の、ワード線ＷＬどうしの間、すなわち、第１配線３５０と第２配線３５２との間に、コンタクト電極（層間接続体）３６０やコンタクト電極３６１を設け、積層されたメモリセル２１０の制御ゲート２２０となる積層された導電層２３０のそれぞれを周辺回路（例えば転送ゲートトランジスタ３１０）と接続することが容易となる。
【００２６】
すなわち、図３に表したように、積層された第１配線３５０と積層された第２配線３５２との間には、転送ゲートトランジスタ３１０の拡散層３３０に接続されたコンタクト電極３６１が設けられ、このコンタクト電極３６１は、例えば上層電極３９０の一部と接続される。そして、この上層電極３９０の他の一部は、別のコンタクト電極（層間接続体）３６０によって、積層されたワード線ＷＬ（第１配線３５０）のうち、一番下のワード線ＷＬに設けられた接続部３９２と接続される。この接続部３９２は、例えば、導電層２３０がＹ軸方向に突出してなる。
【００２７】
そして、図４に表したように、転送ゲートトランジスタ３１０の拡散層３３０に接続された上層電極３９０の一部は、コンタクト電極３６０によって、下から２番目のワード線ＷＬ（第１配線３５０）に設けられた接続部３９２と接続される。
【００２８】
そして、図５に表したように、転送ゲートトランジスタ３１０の拡散層３３０に接続された上層電極３９０の一部は、コンタクト電極３６０によって、下から３番目のワード線ＷＬ（第１配線３５０）に設けられた接続部３９２と接続される。
【００２９】
そして、図６に表したように、転送ゲートトランジスタ３１０の拡散層３３０に接続された上層電極３９０の一部は、コンタクト電極３６０によって、下から４番目（この例では１番上）のワード線ＷＬ（第１配線３５０）に設けられた接続部３９２と接続される。
【００３０】
このように、積層されたワード線ＷＬ（第１配線３５０）のそれぞれが、拡散層３３０と導通される。すなわち、積層されたワード線ＷＬ（第１配線３５０）のそれぞれが周辺回路に接続される。  
このように、半導体基板１１０の主面に平行な平面内の異なる位置に、複数のコンタクト電極３６０が設けられ、積層された全て層のワード線ＷＬ（第１配線３５０）が、周辺回路に接続される。すなわち、積層されたワード線ＷＬ（第１配線３５０）のそれぞれが、異なる平面位置に設けられた接続部３９２（導電層２３０がＹ軸方向に突出した突出部）を有し、この接続部３９２に、上層電極３９０と接続されたコンタクト電極３６０が接続される。
【００３１】
なお、上記において、コンタクト電極３６０は、第１配線３５０と接続されているが、後述するように、コンタクト電極３６０は、第２配線３５２と接続されても良い。すなわち、コンタクト電極３６０は、第１配線３５０及び第２配線３５２の少なくともいずれかと接続される。
【００３２】
このように、不揮発性半導体記憶装置１０は、メモリセル２１０の制御ゲート２２０となる導電層２３０が前記周辺回路領域１３０に延在してなり、ゲート電極３２０の上方の第１配線３５０との主面１１１に平行な面内における間隔が、ゲート電極３２０の上方の前記面内における第１配線３５０どうしの間隔よりも広い第２配線３５２と、第１配線３５０と第２配線３５２との間に設けられ、主面１１１に対して非平行な方向に延在し、第１配線３５０及び第２配線３５２の少なくともいずれかと接続された層間接続体（コンタクト電極３６０）と、をさらに備えている。
【００３３】
このような構造を有するワード線ＷＬを、Ｙ軸方向に繰り返し配置することにより、積層型メモリセルを有する不揮発性半導体記憶装置１０において、積層されたワード線ＷＬを周辺回路領域に一本ずつ引き出すことができ、かつ、全てのワード線ＷＬを転送ゲートトランジスタ３１０に接続することを可能となる。
【００３４】
このように、本実施形態に係る不揮発性半導体記憶装置１０によって、積層された記憶セルのそれぞれを周辺回路と接続可能とする高記憶密度の不揮発性半導体記憶装置が提供できる。
【００３５】
なお、不揮発性半導体記憶装置１０においては、メモリセル領域１２０と周辺回路領域１３０の境界において、ワード線ＷＬ（第１配線３５０及び第２配線３５２）の延在方向を曲げる（Ｙ軸方向に湾曲させて曲げる）ことで、ワード線ＷＬをコンタクト電極３６０を迂回して、Ｘ軸方向に延在させることができる。
【００３６】
そして、ワード線ＷＬの一部である第１配線３５０は、転送ゲートトランジスタ３１０のゲート電極３２０の上方を通過し、ワード線ＷＬの別の一部である第２配線３５２は、ゲート電極３２０の上方を通過しない。
【００３７】
また、不揮発性半導体記憶装置１０においては、メモリセル２１０の制御ゲート２２０となる導電層２３０が周辺回路領域１３０に延在してなるワード線ＷＬ（この場合は、例えば第１配線３５０）は、半導体基板１１０の層間接続体（この場合は、例えばコンタクト電極３６０）どうしの間を通過する。
【００３８】
すなわち、この例では、コンタクト電極３６０が、ワード線ＷＬである、第１配線３５０及び第２配線３５２のいずれの上にも配置されない。  
ただし、コンタクト電極３６０が、第１配線３５０及び第２配線３５２の全ての上に配置されないだけでなく、コンタクト電極３６０が、積層された第１配線３５０及び積層された第２配線３５２の少なくとも一部の上に配置されても良い。そして、第１配線３５０及び第２配線３５２の別の一部が、コンタクト電極３６０どうしの間を通過しても良い。
【００３９】
図７に表したように、本実施形態に係る不揮発性半導体記憶装置１０は、メモリセル領域１２０と、メモリセル領域１２０に隣接して設けられた周辺回路領域１３０と、を有する半導体基板１１０と、半導体基板１１０のメモリセル領域１２０に設けられ、半導体基板１１０の主面１１１に対して垂直方向に直列に接続された複数のメモリセル２１０を有するメモリセルストリング２１２と、半導体基板１１０の周辺回路領域１３０に設けられ、主面１１１に対して非平行な方向に延在し、転送ゲートトランジスタ３１０の拡散層３３０に電気的に接続された層間接続体（コンタクト電極３６０）と、メモリセル２１０の制御ゲート２２０となる導電層２３０からなり、第１の方向（Ｘ軸方向）に延在して設けられ、半導体基板１１０の主面１１１に平行な平面内で第１の方向に対して非平行な第２の方向（例えばＹ軸方向）に突出し、層間接続体と電気的に接続された接続部３９２を有する周辺回路領域配線（ワード線ＷＬ、すなわち、第１配線３５０及び第２配線３５２の少なくともいずれか）と、を有している。
【００４０】
上記の層間接続体（コンタクト電極３６０）は、既に説明したように、上層電極３９０及びコンタクト電極３６１によって、半導体基板１１０の周辺回路領域１３０に設けられた転送ゲートトランジスタ３１０の拡散層３３０に接続されている。
【００４１】
このような構造を有するワード線ＷＬを、Ｙ軸方向に繰り返し配置することにより、積層型メモリセルを有する不揮発性半導体記憶装置１０において、積層されたワード線ＷＬを周辺回路領域に一本ずつ引き出すことができ、かつ、全てワード線ＷＬを転送ゲートトランジスタ３１０に接続することを可能となる。
【００４２】
このように、本実施形態に係る不揮発性半導体記憶装置１０によって、積層された記憶セルのそれぞれを周辺回路と接続可能とする不揮発性半導体記憶装置が提供できる。
【００４３】
なお、転送ゲートトランジスタ３１０に接続されるコンタクト電極３６１は、さらに、図示しないロウデコーダへ接続されるが、図３〜図６に例示したように、不揮発性半導体記憶装置１０の構造によれば、ワード線ＷＬよりも高い（ワード線ＷＬよりも半導体基板１１０の主面１１１から遠い）上層電極３９０に、コンタクト電極３６１を接続することができ、配線抵抗が低減できる。
【００４４】
さらに、図１、図２に表したように、不揮発性半導体記憶装置１０のメモリセル領域１２０においては、制御ゲート２２０となる導電層２３０は、導電層２３０の延在方向に沿い、制御ゲート２２０側に対して逆側の側面に設けられたシリサイド部２４０を有する。
【００４５】
そして、図１、図３〜図６に表したように、周辺回路領域１３０においては、制御ゲート２２０となる導電層２３０は、第１配線３５０の延在方向（Ｘ軸方向）に沿った両方の側面に設けられたシリサイド部２４０を有する。
【００４６】
これらのシリサイド部２４０には、例えば、ＮｉＳｉｘを用いることができる。この他、ＭｏＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＶＳｉｘ、ＷＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ、ＰｄＳｉｘ等も用いることができる。
【００４７】
これにより、制御ゲート２２０となる導電層２３０からなるワード線ＷＬ（第１配線３５０及び第２配線３５２の少なくともいずれか）の抵抗を下げることができる。
【００４８】
なお、メモリセル領域１２０において、シリサイド部２４０は、制御ゲート２２０となる導電層２３０の制御ゲート２２０と逆側の側面に設けられ、周辺回路領域１３０においては、シリサイド部２４０は、制御ゲート２２０となる導電層２３０のＸ軸方向に延在する両方の側面に設けられているが、このような構造のシリサイド部２４０は、導電層２３０の制御ゲート２２０側にメモリセル２１０を形成した後、メモリセル２１０を覆うように絶縁層を設け、その後、導電層２３０をＸ軸方向に延在する帯状にパターニングし、その後に導電層２３０の側面をシリサイド化することによって形成することができる。これにより、メモリセル２１０に信頼性等の悪影響を与えないでシリサイド部２４０を設けることができる。
【００４９】
このように、メモリセル領域１２０においては、制御ゲート２２０となる導電層２３０は、制御ゲート２２０と逆側の側面に設けられたシリサイド部２４０を有し、周辺回路領域１３０においては、制御ゲート２２０となる導電層２３０は、Ｘ軸方向に延在する両方の側面にシリサイド部２４０を有す構造を採用することで、メモリセル２１０の信頼性が高く、簡単な方法により製造でき、低抵抗のワード線ＷＬを有する不揮発性半導体記憶装置を実現できる。
【００５０】
ただし、場合によっては、メモリセル領域１２０におけるシリサイド部２４０は、導電層２３０の制御ゲート２２０と逆側の側面に限らず、導電層２３０の制御ゲート２２０と同じ側の側面に設けても良く、さらに、導電層２３０の両側の側面にシリサイド部２４０を設けても良い。これらの場合も、制御ゲート２２０となる導電層２３０からなるワード線ＷＬの抵抗を低下させることができる。
【００５１】
また、周辺回路領域１３０においては、制御ゲート２２０となる導電層２３０は、Ｘ軸方向に延在する両方の側面にシリサイド部２４０を有しているが、Ｘ軸方向に延在する片方の側面にシリサイド部２４０を有しても良い。例えば、周辺回路領域１３０における導電層２３０は、制御ゲート２２０となる導電層２３０の制御ゲート２２０と逆側の側面に設けられても良く、また、制御ゲート２２０となる導電層２３０の制御ゲート２２０と同じ側の側面に設けられても良い。この場合も、制御ゲート２２０となる導電層２３０からなるワード線ＷＬの抵抗を低下させることができる。
【００５２】
なお、図７に表したように、本実施形態に係る不揮発性半導体記憶装置１０においては、回路領域配線（ワード線ＷＬ、すなわち、第１配線３５０及び第２配線３５２の少なくともいずれか）は、半導体基板１１０の主面１１１に平行な平面内で第１の方向（Ｘ軸方向）に対して非平行な第２の方向（例えばＹ軸方向）に突出し、層間接続体（コンタクト電極３６０）のそれぞれに対応して独立した形状の接続部３９２を有しているが、接続部３９２の形状は任意である。
【００５３】
図８は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的斜視図である。  
図８に表したように、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置においては、接続部３９２は、回路領域配線（ワード線ＷＬ、すなわち、第１配線３５０及び第２配線３５２の少なくともいずれか）の側面に延在して設けられ、層間接続体（コンタクト電極３６０）に対応しつつ、Ｘ軸方向に延在する連続的な形状を有している。  
この場合も、積層された記憶セルのそれぞれを周辺回路と接続可能とする不揮発性半導体記憶装置が提供できる。
【００５４】
（第２の実施の形態）
図９、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
図１０、図１１、図１２、図１３は、それぞれ、図９のＢ−Ｂ’線断面図、Ｃ−Ｃ’線断面図、Ｄ−Ｄ’線断面図、Ｅ−Ｅ’線断面図である。  
図９〜図１３に表したように、本発明の第２の実施形態に係る不揮発性半導体記憶装置２０においては、周辺回路領域１３０において、転送ゲートトランジスタ３１０のゲート電極３２０の上部においては、ワード線ＷＬ（第１配線３５０）どうしの間の間隔を狭く設定し、第２配線３５２と第１配線３５０との間隔は、第１配線３５０どうしの間の間隔よりも広く設定し、ゲート電極３２０の上部以外の領域の、ワード線ＷＬどうしの間、すなわち、第１配線３５０と第２配線３５２との間に、コンタクト電極（層間接続体）３６０を設け、第２配線３５２を周辺回路に接続する。
【００５５】
すなわち、不揮発性半導体記憶装置１０は、コンタクト電極（層間接続体）３６０は、第１配線３５０と接続されており、第１配線３５０を周辺回路に接続する構造を有していたが、不揮発性半導体記憶装置２０は、コンタクト電極（層間接続体）３６０は、第２配線３５２と接続されており、第２配線３５２を周辺回路に接続する構造を有する。これ以外は、不揮発性半導体記憶装置１０と同様なので説明を省略する。
【００５６】
すなわち、図１０に表したように、積層された第１配線３５０と積層された第２配線３５２との間に、転送ゲートトランジスタ３１０の拡散層３３０に接続されたコンタクト電極（層間接続体）３６１が設けられ、このコンタクト電極３６１は、例えば上層電極３９０の一部と接続される。そして、この上層電極３９０の他の一部は、別のコンタクト電極（層間接続体）３６０によって、積層されたワード線ＷＬ（第２配線３５２）のうち、一番下のワード線ＷＬに設けられた接続部３９２と接続される。
【００５７】
そして、図１１に表したように、転送ゲートトランジスタ３１０の拡散層３３０に接続された上層電極３９０の一部は、コンタクト電極３６０によって、下から２番目のワード線ＷＬ（第２配線３５２）に設けられた接続部３９２と接続される。
【００５８】
そして、図１２に表したように、転送ゲートトランジスタ３１０の拡散層３３０に接続された上層電極３９０の一部は、コンタクト電極３６０によって、下から３番目のワード線ＷＬ（第２配線３５２）に設けられた接続部３９２と接続される。
【００５９】
そして、図１３に表したように、転送ゲートトランジスタ３１０の拡散層３３０に接続された上層電極３９０の一部は、コンタクト電極３６０によって、下から４番目（この例では１番上）のワード線ＷＬ（第２配線３５２）に設けられた接続部３９２と接続される。
【００６０】
このように、積層されたワード線ＷＬ（第２配線３５２）のそれぞれが、拡散層３３０と導通される。すなわち、積層されたワード線ＷＬ（第２配線３５２）のそれぞれが周辺回路に接続される。  
このように、半導体基板１１０の主面に平行な平面内の異なる位置に、複数のコンタクト電極３６０が設けられ、積層された各層の全てのワード線ＷＬ（第２配線３５２）が、周辺回路に接続される。すなわち、積層されたワード線ＷＬ（第２配線３５２）のそれぞれが、異なる平面位置に設けられた接続部３９２（導電層２３０が例えばＹ軸方向に突出した突出部）を有し、この接続部３９２に、上層電極３９０と接続されたコンタクト電極３６０が接続される。
【００６１】
なお、上記の第２配線３５２の接続部３９２は、図７及び図８に例示した構造、すなわち、半導体基板１１０の主面１１１に平行な平面内で第１の方向（Ｘ軸方向）に対して非平行な第２の方向（例えばＹ軸方向）に突出し、層間接続体（コンタクト電極３６０）のそれぞれに対応して独立した形状や、ワード線ＷＬ（第２配線３５２）の側面に延在し、層間接続体（コンタクト電極３６０）に対応しつつＸ軸方向に延在する連続的な形状を有することができる。
【００６２】
このように、本実施形態に係る不揮発性半導体記憶装置２０によれば、積層された記憶セルのそれぞれを周辺回路と接続可能とする不揮発性半導体記憶装置が提供できる。
【００６３】
（第３の実施の形態）
図１４は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
図１４に表したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置３０においては、周辺回路領域１３０において、転送ゲートトランジスタ３１０のゲート電極３２０の上部においては、ワード線ＷＬ（第１配線３５０）どうしの間の間隔を狭く設定し、第２配線３５２と第１配線３５０との間隔は、第１配線３５０どうしの間の間隔よりも広く設定されている。そして、ゲート電極３２０に対してＸ軸上で同じ領域にあるゲート電極３２０の上部以外の領域の、第１配線３５０と第２配線３５２との間に、層間接続体（コンタクト電極３６０）が設けられている。  
そして、コンタクト電極３６０は、第２配線３５２の接続部３９２と上層電極３９０とに接続され、上層電極３９０は別のコンタクト電極３６１によって、転送ゲートトランジスタ３１０の拡散層３３０に接続されている。これにより、第２配線３５２は、周辺回路（転送ゲートトランジスタ３１０）に接続される。
【００６４】
すなわち、積層された第２配線３５２のそれぞれが、異なる平面位置に設けられた接続部３９２（導電層２３０が例えばＹ軸方向に突出した突出部）を有し、この接続部３９２に、上層電極３９０と接続されたコンタクト電極３６０が接続され、積層された各層の全ての第２配線３５２が、周辺回路に接続される。
【００６５】
さらに、周辺回路領域１３０において、転送ゲートトランジスタ３１０よりもＸ軸方向の周辺領域側（転送ゲートトランジスタ３１０からみてメモリセル領域１２０と逆方向側）では、第１配線３５０どうしの間の間隔は広く設定され、そして、第２配線３５２と第１配線３５０との間隔は、第１配線３５０どうしの間の間隔よりも狭く設定されている。そして、互いの間隔が広い第１配線３５０どうしの間に、層間接続体（コンタクト電極３６０）が設けられている。そしてコンタクト電極３６０は、第１配線３５０の接続部３９２と上層電極３９０とに接続され、上層電極３９０は別のコンタクト電極３６１によって、転送ゲートトランジスタ３１０の拡散層３３０に接続されている。これにより、積層された第１配線３５０のそれぞれは、周辺回路（転送ゲートトランジスタ３１０）に接続される。
【００６６】
すなわち、積層された第１配線３５０のそれぞれが、異なる平面位置に設けられた接続部３９２（導電層２３０が例えばＹ軸方向に突出した突出部）を有し、この接続部３９２に、上層電極３９０と接続されたコンタクト電極３６０が接続され、積層された各層の全ての第１配線３５０が、周辺回路に接続される。
【００６７】
このように、不揮発性半導体記憶装置３０においては、第１配線３５０どうしの間隔が狭い部分を有し、この部分においては、第１配線３５０と第２配線との間の間隔が広く、この第１配線３５０と第２配線３５２との間に、層間接続体（コンタクト電極３６０）が設けられる。そして、互いの間隔が狭い部分を有する第１配線３５０のＸ軸方向の別の部分においては、第１配線３５０どうしの間隔が広い部分があり、この第１配線３５０どうしの間に、層間接続体（コンタクト電極３６０）が設けられている。
【００６８】
この層間接続体は、接続された第１配線３５０及び第２配線３５２のそれぞれを周辺回路に接続する。なお、上記の第１配線３５０どうしの間隔が狭い部分が、転送ゲートトランジスタ３１０のゲート電極３２０の上方を通過する。
【００６９】
このように、不揮発性半導体記憶装置３０においては、積層された第１配線３５０及び第２配線３５２のそれぞれを周辺回路に接続することができる。本実施形態に係る不揮発性半導体記憶装置３０によれば、積層された記憶セルのそれぞれを周辺回路と接続可能とする不揮発性半導体記憶装置が提供できる。
【００７０】
図１５は、本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
図１５に表したように、本発明の第３の実施形態に係る別の不揮発性半導体記憶装置３１においては、周辺回路領域１３０において、転送ゲートトランジスタ３１０のゲート電極３２０の上部においては、ワード線ＷＬ（第１配線３５０）どうしの間の間隔を狭く設定し、第２配線３５２と第１配線３５０との間隔は、第１配線３５０どうしの間の間隔よりも広く設定されている。そして、ゲート電極３２０に対してＸ軸上で同じ領域にあるゲート電極３２０の上部以外の領域の、第１配線３５０と第２配線３５２との間に、層間接続体（コンタクト電極３６０）が設けられている。  
そして、コンタクト電極３６０は、第１配線３５０の接続部３９２と上層電極３９０とに接続され、上層電極３９０は別のコンタクト電極３６１によって、転送ゲートトランジスタ３１０の拡散層３３０に接続されている。これにより、積層された第１配線３５０のそれぞれは、周辺回路（転送ゲートトランジスタ３１０）に接続される。
【００７１】
すなわち、積層された第１配線３５０のそれぞれが、異なる平面位置に設けられた接続部３９２（導電層２３０が例えばＹ軸方向に突出した突出部）を有し、この接続部３９２に、上層電極３９０と接続されたコンタクト電極３６０が接続され、積層された各層の全ての第１配線３５０が、周辺回路に接続される。
【００７２】
さらに、周辺回路領域１３０において、転送ゲートトランジスタ３１０よりもＸ軸方向の周辺領域側（転送ゲートトランジスタ３１０からみてメモリセル領域１２０と逆方向側）では、第２配線３５２と別の配線３５３との間の間隔が広く設定されている。そして、別の配線３５３との間隔が広い部分に、層間接続体（コンタクト電極３６０）が設けられている。そしてコンタクト電極３６０は、第２配線３５２の接続部３９２と上層電極３９０とに接続され、上層電極３９０は別のコンタクト電極３６１によって、転送ゲートトランジスタ３１０の拡散層３３０に接続されている。これにより、積層された第２配線３５２のそれぞれは、周辺回路（転送ゲートトランジスタ３１０）に接続される。  
すなわち、積層された第２配線３５２のそれぞれが、異なる平面位置に設けられた接続部３９２（導電層２３０が例えばＹ軸方向に突出した突出部）を有し、この接続部３９２に、上層電極３９０と接続されたコンタクト電極３６０が接続され、積層された各層の全ての第２配線３５２が、周辺回路に接続される。
【００７３】
このように、不揮発性半導体記憶装置３１においては、第１配線３５０と第２配線３５２との間の間隔が広い部分を有し、この部分の第１配線３５０と第２配線３５２との間に、層間接続体が設けられ、一方、第２配線３５２と別の配線３５３との間隔が広い部分があり、この部分に、層間接続体が設けられている。
【００７４】
この層間接続体は、接続された第１配線３５０及び第２配線３５２のそれぞれを周辺回路に接続する。なお、上記の第１配線３５０と第２配線３５２との間の間隔が広い部分は、第１配線３５０どうしの間隔が狭い部分を設けることによって形成され、第１配線３５０どうしの間隔が狭い部分が、転送ゲートトランジスタ３１０のゲート電極３２０の上方を通過する。
【００７５】
このように、不揮発性半導体記憶装置３１においては、積層された第１配線３５０及び第２配線３５２のそれぞれを周辺回路に接続することができる。本実施形態に係る不揮発性半導体記憶装置３１によれば、積層された記憶セルのそれぞれを周辺回路と接続可能とする不揮発性半導体記憶装置が提供できる。
【００７６】
図１６は、本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
図１６に表したように、本発明の第３の実施形態に係る別の不揮発性半導体記憶装置３２においては、周辺回路領域１３０において、転送ゲートトランジスタ３１０のゲート電極３２０の上部を４本の第１配線３５０が通過している。
【００７７】
すなわち、図１４に例示した不揮発性半導体記憶装置３０では、転送ゲートトランジスタ３１０のゲート電極３２０の上部を２本の第１配線３５０が通過していたが、不揮発性半導体記憶装置３２では、ゲート電極３２０の上部を４本の第１配線３５０が通過する。このように、本実施形態において、ゲート電極３２０の上部を通過するワード線ＷＬ（第１配線３５０）の数は任意である。
【００７８】
そして、不揮発性半導体記憶装置３２においては、転送ゲートトランジスタ３１０のゲート電極３２０の上部において、ワード線ＷＬ（第１配線３５０）どうしの間の間隔を狭く設定し、第２配線３５２と第１配線３５０との間隔は、第１配線３５０どうしの間の間隔よりも広く設定されている。そして、ゲート電極３２０に対してＸ軸上で同じ領域にあるゲート電極３２０の上部以外の領域の、第１配線３５０と第２配線３５２との間に、層間接続体（コンタクト電極３６０）が設けられている。  
そして、コンタクト電極３６０は、第１配線３５０のうちの第２配線３５２側の２本の接続部３５２と、上層電極３９０と、に接続され、上層電極３９０は別のコンタクト電極３６１によって、転送ゲートトランジスタ３１０の拡散層３３０に接続されている。  
これにより、第１配線３５０のうちの第２配線３５２側の２本となる積層された導電層２３０のそれぞれは、周辺回路（転送ゲートトランジスタ３１０）に接続される。
【００７９】
すなわち、第１配線３５０のうちの第２配線３５２側の２本に関し、積層された第１配線３５０のそれぞれが、異なる平面位置に設けられた接続部３９２（導電層２３０が例えばＹ軸方向に突出した突出部）を有し、この接続部３９２に、上層電極３９０と接続されたコンタクト電極３６０が接続され、積層された各層の全ての第１配線３５０が、周辺回路に接続される。
【００８０】
さらに、周辺回路領域１３０において、転送ゲートトランジスタ３１０よりもＸ軸方向の周辺領域側（転送ゲートトランジスタ３１０からみてメモリセル領域１２０と逆方向側）では、第２配線３５２からみて遠い側の２本の第１配線３５０どうしの間の間隔は広く設定されている。そして、互いの間隔が広い第１配線３５０どうしの間に、コンタクト電極（層間接続体）３６０が設けられている。そしてコンタクト電極３６０は、第２配線３５２からみて遠い側の２本の第１配線３５０の接続部３９２と、上層電極３９０と、に接続され、上層電極３９０は別のコンタクト電極３６１によって、転送ゲートトランジスタ３１０の拡散層３３０に接続されている。  
これにより、第２配線３５２からみて遠い側の２本の第１配線３５０となる積層された導電層２３０のそれぞれは、周辺回路（転送ゲートトランジスタ３１０）に接続される。
【００８１】
すなわち、第２配線３５２からみて遠い側の２本の第１配線３５０に関し、積層された第１配線３５０のそれぞれが、異なる平面位置に設けられた接続部３９２（導電層２３０が例えばＹ軸方向に突出した突出部）を有し、この接続部３９２に、上層電極３９０と接続されたコンタクト電極３６０が接続され、積層された各層の全ての第１配線３５０が、周辺回路に接続される。
【００８２】
このように、不揮発性半導体記憶装置３２においては、第１配線３５０どうしの間隔が狭い部分を有し、この部分にＹ軸方向で隣接する部分においては、第１配線３５０と第２配線３５２との間の間隔が広く、この第１配線３５０と第２配線３５２との間に、層間接続体が設けられる。この層間接続体は、第２配線３５２を周辺回路に接続する。
【００８３】
一方、転送ゲートトランジスタ３１０のゲート電極３２０とＸ軸上で異なる位置においては、第１配線３５０どうしの間隔が広い部分があり、この第１配線３５０どうしの間に、層間接続体が設けられている。この層間接続体は、第１配線３５０を周辺回路に接続する。
【００８４】
なお、上記の第１配線３５０どうしの間隔が狭い部分が、転送ゲートトランジスタ３１０のゲート電極３２０の上方を通過する。
【００８５】
このように、不揮発性半導体記憶装置３２においては、積層された第１配線３５０のそれぞれを周辺回路に接続することができる。本実施形態に係る不揮発性半導体記憶装置３２によれば、積層された記憶セルのそれぞれを周辺回路と接続可能とする不揮発性半導体記憶装置が提供できる。
【００８６】
図１７は、本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
図１７に表したように、本発明の第３の実施形態に係る別の不揮発性半導体記憶装置３３においては、周辺回路領域１３０において、転送ゲートトランジスタ３１０のゲート電極３２０の上部を４本の第１配線３５０が通過している。
【００８７】
そして、不揮発性半導体記憶装置３３においては、転送ゲートトランジスタ３１０のゲート電極３２０の上部において、ワード線ＷＬ（第１配線３５０）どうしの間の間隔を狭く設定し、第２配線３５２と第１配線３５０との間隔は、第１配線３５０どうしの間の間隔よりも広く設定されている。そして、ゲート電極３２０に対してＸ軸上で同じ領域にあるゲート電極３２０の上部以外の領域の、第１配線３５０と第２配線３５２との間に、層間接続体（コンタクト電極３６０）が設けられている。
【００８８】
そして、コンタクト電極３６０は、第１配線３５０のうちの第２配線３５２側の２本の接続部３９２と、上層電極３９０と、に接続され、上層電極３９０は別のコンタクト電極３６１によって、転送ゲートトランジスタ３１０の拡散層３３０に接続されている。これにより、第１配線３５０のうちの第２配線３５２側の２本となる積層された導電層２３０のそれぞれは、周辺回路（転送ゲートトランジスタ３１０）に接続される。
【００８９】
さらに、周辺回路領域１３０において、転送ゲートトランジスタ３１０よりもＹ軸方向の周辺領域側（転送ゲートトランジスタ３１０からみてメモリセル領域１２０と逆方向側）では、第２配線３５２からみて遠い側の２本の第１配線３５０どうしの間の間隔は広く設定されている。そして、互いの間隔が広い第１配線３５０どうしの間に、コンタクト電極（層間接続体）３６０が設けられている。そしてコンタクト電極３６０は、第２配線３５２からみて遠い側の２本の第１配線３５０の接続部３９２と、上層電極３９０と、に接続され、上層電極３９０は別のコンタクト電極３６１によって、転送ゲートトランジスタ３１０の拡散層３３０に接続されている。  
これにより、第２配線３５２からみて遠い側の２本の第１配線３５０となる積層された導電層２３０のそれぞれは、周辺回路（転送ゲートトランジスタ３１０）に接続される。
【００９０】
さらに、上記の第２配線３５２からみて遠い側の２本の第１配線３５０を周辺回路と接続するコンタクト電極３６０に対してＹ方向の異なる位置における、第１配線３５０と第２配線３５２との間に別のコンタクト電極３６０が設けられ、この別のコンタクト電極３６０が第２配線３５２と接続されている。すなわち、積層された第２配線３５２のそれぞれを周辺回路に接続することできる。
【００９１】
このように、不揮発性半導体記憶装置３３においては、積層された第１配線３５０及び第２配線３５２のそれぞれを周辺回路に接続することができる。本実施形態に係る不揮発性半導体記憶装置３３によれば、積層された記憶セルのそれぞれを周辺回路と接続可能とする不揮発性半導体記憶装置が提供できる。
【００９２】
このように、本発明の実施形態に係る不揮発性半導体記憶装置は、積層型不揮発性半導体記憶装置の構造に関し、転送ゲートトランジスタ３１０の上のワード線ＷＬのレイアウトに特徴を有し、これにより、積層型メモリセルを有する不揮発性半導体記憶装置において、積層されたワード線ＷＬを周辺回路領域に一本ずつ引き出すことができ、かつ、全てワード線ＷＬを転送ゲートトランジスタ３１０に接続することを可能とする。
【００９３】
なお、上記の不揮発性半導体記憶装置１０、２０、３０、３１、３２、３３においては、説明を簡単にするため、全てのＷＬが、同じ転送ゲートトランジスタ３１０に接続されているが、通常は、それぞれのＷＬは、それぞれのＷＬに対応する個別の転送ゲートトランジスタに接続される。
【００９４】
図１８は、本発明の実施形態に係る不揮発性半導体記憶装置３４の構成を例示する模式的平面図である。  
図１８に表したように、本発明の実施形態に係る不揮発性半導体記憶装置３４では、ＷＬの一部は、同図に表した転送ゲートトランジスタ３２０と接続され、ＷＬの別の一部は、例えば、転送ゲートトランジスタ３２０よりもＸ軸の正の方向に配置される図示しない別の転送ゲートトランジスタに、接続される。このように、上記の不揮発性半導体記憶装置１０、２０、３０、３１、３２、３３においては、それぞれのＷＬは、それぞれのＷＬに対応するそれぞれ別の転送ゲートトランジスタに接続されることができる。
【００９５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【００９６】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００９７】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００９８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図２】図１のＡ−Ａ’線断面図である。
【図３】図１のＢ−Ｂ’線断面図である。
【図４】図１のＣ−Ｃ’線断面図である。
【図５】図１のＤ−Ｄ’線断面図である。
【図６】図１のＥ−Ｅ’線断面図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的斜視図である。
【図８】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的斜視図である。
【図９】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図１０】図９のＢ−Ｂ’線断面図である。
【図１１】図９のＣ−Ｃ’線断面図である。
【図１２】図９のＤ−Ｄ’線断面図である。
【図１３】図９のＥ−Ｅ’線断面図である。
【図１４】本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図１５】本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図１６】本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図１７】本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図１８】本発明の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【符号の説明】
【０１００】
１０、２０、３０、３１、３２、３３、３４  不揮発性半導体記憶装置
１１０  半導体基板
１１１  主面
１２０  メモリセル領域
１３０  周辺回路領域
２１０  メモリセル
２１２  メモリセルストリング
２２０  制御ゲート
２３０  導電層
２４０  シリサイド部
２５０  半導体層
２６０  絶縁層
３１０  転送ゲートトランジスタ
３２０  ゲート電極
３３０、３３１  拡散層
３５０  第１配線
３５２  第２配線
３５３  配線
３６０  コンタクト電極（層間接続体）
３６１  コンタクト電極
３７０  ドレイン側選択ゲート線
３８０  ビット線
３９０  上層電極
３９２  接続部
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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