(57)【要約】【課題】画像表示用の駆動回路を画素検査に利用することで、コストアップを抑制すると共に、画素単位での検査も可能になることから画素の不良解析も容易にでき、信頼性・生産性を向上する。【解決手段】制御回路４０は、一画素分であり、水平方向の画素数に対応した数だけ設けられている。コンパレータにより互いに異なる１ラインの画素の値と１Ｈ内で変化するカウンタ値とを比較して供給される信号５８が、比較結果が一致であることを示すときは、ＦＦ４０３の出力信号がハイレベルとなり、スイッチ４８をオンとする。スイッチ４８がオンとなると、スイッチ４８に接続されているデータ線と当該スイッチ４８とを通して、画素部内の対応する１画素の画素データが、Ｖｉｄｅｏ信号５７の伝送線である水平信号線に読み出されるので、１画素単位で画素検査ができる。【選択図】図１
2010107830.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ線と複数のゲート線とがそれぞれ交差する交差部に設けられ、画素選択トランジスタと、この画素選択トランジスタに接続された保持容量と、この保持容量に接続された液晶を駆動する駆動電極とを備えた各画素が複数配列された画素部と、
前記各駆動電極に対向する対向電極と、
前記駆動電極と前記対向電極との間に配置された前記液晶を含む液晶層と、
前記複数のデータ線に対応して設けられ、前記複数のデータ線に水平信号線からのアナログ信号を順次切り換えて供給する複数のビデオスイッチと、
前記複数のゲート線を順次選択する垂直方向駆動回路と、
デジタル映像信号における１ライン分の各画素の画素データ又は予め設定された１ライン分の各画素の画素データを保持する保持手段と、
前記保持手段で保持された１ラインの各画素の画素データと１水平走査期間で値が順次変化するカウント値とを比較して両者が一致するか否かを検出する比較手段と、
画像表示モードと画素検査モードのうち選択された一方のモードで動作し、前記画像表示モードが選択されたときには、前記比較手段からの比較結果に基づき前記１水平走査期間の最初に前記複数のビデオスイッチを同時にオンに制御して、所定のレベルの信号を前記ビデオスイッチを通して前記データ線へ出力した後、前記保持手段に保持されている前記デジタル映像信号の１ラインの各画素のうち前記比較結果が一致とされた画素に対応した前記ビデオスイッチをオフに制御して、そのオフ直前の画素の画素データに対応した前記アナログ信号の値を、前記画素部の前記オフに制御した前記ビデオスイッチに接続され、かつ、前記垂直方向駆動回路により選択された前記ゲート線に接続された前記画素の前記保持容量に保持させる動作を行い、前記画素検査モードが選択されたときには、前記保持手段に互いに異なる値の画素データを１ラインの各画素分保持させた後、前記比較結果に基づき前記１ラインの各画素に対応した前記複数のビデオスイッチのうちいずれか一つをオンに制御し、かつ、そのオンとなるビデオスイッチを順次に切り替えることを１水平走査期間内で行うことにより、前記画素部の１ラインの各画素の値を、オンに制御した前記ビデオスイッチを通して前記水平信号線へ出力させる制御回路手段と
を有することを特徴とする液晶表示装置。
【請求項２】
前記水平信号線はＭ本（Ｍは２以上の自然数）の水平信号線からなり、
前記複数のビデオスイッチは、前記Ｍ本の水平信号線にそれぞれ接続されたＭ個のビデオスイッチをそれぞれ備え、
前記制御回路手段は、前記画素検査モードが選択されたときには、前記保持手段に保持されている１ラインの複数の画素分の画素データを、隣接するＭ個の画素分の画素データを一組として複数の組に分割し、同じ組のＭ個の画素分の画素データの値は同一で、異なる組の画素分の画素データの値は異なる値として前記各画素に予め保持させた後、前記比較結果に基づき前記一組のＭ個の画素に対応した前記複数のビデオスイッチのうち一組のＭ個の前記ビデオスイッチを同時にオンに制御し、かつ、そのオンとなるビデオスイッチの組を順次に切り替えることを１水平走査期間内で行うことにより、前記画素部の１ラインの複数の画素のうち前記Ｍ個の画素毎にそれらの画素値を、オンに制御した前記Ｍ個のビデオスイッチを通して前記Ｍ本の水平信号線へ同時に出力させることを特徴とする請求項１記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に入力されたデジタル映像信号をアナログ映像信号に変換してから駆動される、反射型液晶プロジェクタ装置等に用いる液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには、画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon)型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射電極、およびシリコン基板上に液晶駆動回路が形成された液晶表示装置などが重なった構造を有している。
【０００３】
図５は、従来の液晶表示装置に用いられる液晶駆動素子の一例の基本構成図を示す。同図において、液晶駆動素子は、水平方向駆動回路１０、垂直方向駆動回路２０、端子７１からの入力映像信号を各ビデオスイッチ１−１，１−２，１−３，・・・に供給する水平信号線５、画素部３０、複数のデータ線６−１，６−２，６−３，・・・、および複数のゲート線８−１，８−２，８−３，・・・などから構成されている。なお、図中で、各符号のハイフン後のサフィックス番号は、同一種類の構成要素で異なった位置にあることを示している。また、この図５は構成要素全体の一部を示したものである。
【０００４】
画素部３０は、各データ線（６−１，６−２，・・・）と各ゲート線（８−１，８−２，・・・）の交差部にマトリクス状に配置された画素１１〜１３，２１〜２３，３１〜３３等からなる。画素１１〜１３，２１〜２３，３１〜３３等は同一構成であり、画素３３の拡大図に示すように、画素選択トランジスタ２、信号保持容量３、および反射電極４を備えている。
【０００５】
図５において、コントローラ６０は、端子７１からの入力映像信号に同期するように生成した各種クロック信号を水平方向駆動回路１０と垂直方向駆動回路２０とにそれぞれ供給し（経路は図示せず）、入力映像信号と同期した形でデータ線（６−１，６−２，・・・）、ゲート線（８−１，８−２，・・・）をそれぞれ駆動することで、水平と垂直の各走査を伴った画素選択を行う。
【０００６】
こうしてデータ線（６−１，６−２，・・・）とゲート線（８−１，８−２，・・・）の交差部の画素が選択されると、外部から端子７１を介して入力された映像信号は、ビデオスイッチ（１−１，１−２，１−３，・・・）とデータ線（６−１，６−２，・・・）および各画素内にある垂直方向の画素選択トランジスタ２を経由して信号保持容量３に書き込まれる。そして、書き込まれた各画素の映像信号は、その画素の信号保持容量３に接続されている反射電極４を介して液晶を駆動し、映像として表示される。
【０００７】
このような構成の液晶駆動素子では、端子７１にアナログ映像信号を入力して液晶を駆動するため、連続して光の透過率を制御でき、良好な階調特性が得られる。一方、デジタル信号処理技術の進展とともに液晶駆動素子の外部回路のデジタル化が進んでいる。それに伴い、映像信号としてデジタル信号を素子に入力する方がシステム全体としては好都合になってきており、デジタル映像信号をアナログ映像信号に変換して液晶を駆動する液晶駆動回路なども提案されている（例えば、特許文献１参照）。
【０００８】
この特許文献１記載の液晶駆動回路は、アクティブマトリックス方式の液晶パネルの駆動回路であり、図６（Ａ）に示す黒から白までの全映像信号の成分を持った単純な１Ｈ周期のランプ波形をビデオスイッチに供給すると共に、そのランプ波形に同期した同図（Ｂ）に示すクロックでカウンタをカウントアップしていく。そして、このカウント値とラインバッファにラッチされている水平方向の各画素値とをコンパレータで画素単位で比較し、カウント値が上記のラインバッファにラッチされた画素値と同じ値になったら、その画素に対応するビデオスイッチをオフとし、このときのランプ波形の電圧をオフとされたビデオスイッチに接続された画素に保持することでアナログ映像信号への変換が行われる。
【０００９】
ビデオスイッチは、図６（Ｃ）に示すラッチクロック信号によって一斉にオンして、寄生容量あるいは保持容量に対してサンプル動作を開始する。そして、前記コンパレータから図６（Ｄ）に示す前記カウンタ値と一致したときの信号が出力されると、ビデオスイッチをオフにしてその直前のランプ波形の電圧のホールド動作に入り、画素内の保持容量にもこの電圧値が書き込まれて液晶を駆動する。図６（Ｆ）はランプ波形に応じて電圧が上昇し、ｔの期間ホールドされるビデオスイッチの出力信号（画素値でもある）の様子を示している。
【００１０】
この動作は１ライン分の画素に対して並列に行われるが、通常は各画素毎に映像信号は異なるため、ビデオスイッチのオン時間やホールドされる電圧値は各画素毎に異なる。このようにして、デジタル映像信号をアナログ映像信号に変換できるが、特許文献１には画素検査などへの応用例は特に開示されていない。
【００１１】
【特許文献１】特公平７−５０３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の特許文献１記載の従来の液晶駆動回路では、最初に全てのビデオスイッチをオンしてから徐々に寄生容量などを充放電していって、所定のタイミングでオフにすることで、ホールド時の充放電不足などによる電圧の誤差を出にくくしている。
【００１３】
しかしながら、上記の従来の液晶駆動回路では、特にカウントがスタートした最初の方では複数のビデオスイッチが同時にオンしているため、この駆動回路を画素検査に利用しようとすると、画素単位での選択ができないために不良画素を特定できない等の不都合を生じる。
【００１４】
本発明は上記の点に鑑みなされたもので、画像表示用の駆動回路を画素検査に利用できるため、コストアップを抑制できると共に、画素単位での検査も可能になることから画素の不良解析も容易にでき、信頼性・生産性を向上し得るデジタル信号入力型の液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は上記の目的を達成するため、複数のデータ線と複数のゲート線とがそれぞれ交差する交差部に設けられ、画素選択トランジスタと、この画素選択トランジスタに接続された保持容量と、この保持容量に接続された液晶を駆動する駆動電極とを備えた各画素が複数配列された画素部と、各駆動電極に対向する対向電極と、駆動電極と対向電極との間に配置された液晶を含む液晶層と、複数のデータ線に対応して設けられ、複数のデータ線に水平信号線からのアナログ信号を順次切り換えて供給する複数のビデオスイッチと、複数のゲート線を順次選択する垂直方向駆動回路と、デジタル映像信号における１ライン分の各画素の画素データ又は予め設定された１ライン分の各画素の画素データを保持する保持手段と、保持手段で保持された１ラインの各画素の画素データと１水平走査期間で値が順次変化するカウント値とを比較して両者が一致するか否かを検出する比較手段と、画像表示モードと画素検査モードのうち選択された一方のモードで動作し、画像表示モードが選択されたときには、比較手段からの比較結果に基づき１水平走査期間の最初に複数のビデオスイッチを同時にオンに制御して、所定のレベルの信号をビデオスイッチを通してデータ線へ出力した後、保持手段に保持されているデジタル映像信号の１ラインの各画素のうち比較結果が一致とされた画素に対応したビデオスイッチをオフに制御して、そのオフ直前の画素の画素データに対応したアナログ信号の値を、画素部のオフに制御したビデオスイッチに接続され、かつ、垂直方向駆動回路により選択されたゲート線に接続された画素の保持容量に保持させる動作を行い、画素検査モードが選択されたときには、保持手段に互いに異なる値の画素データを１ラインの各画素分保持させた後、比較結果に基づき１ラインの各画素に対応した複数のビデオスイッチのうちいずれか一つをオンに制御し、かつ、そのオンとなるビデオスイッチを順次に切り替えることを１水平走査期間内で行うことにより、画素部の１ラインの各画素の値を、オンに制御したビデオスイッチを通して水平信号線へ出力させる制御回路手段とを有することを特徴とする。
【００１６】
また、上記の目的を達成するため、本発明は、水平信号線はＭ本（Ｍは２以上の自然数）の水平信号線からなり、複数のビデオスイッチは、Ｍ本の水平信号線にそれぞれ接続されたＭ個のビデオスイッチをそれぞれ備え、制御回路手段は、画素検査モードが選択されたときには、保持手段に保持されている１ラインの複数の画素分の画素データを、隣接するＭ個の画素分の画素データを一組として複数の組に分割し、同じ組のＭ個の画素分の画素データの値は同一で、異なる組の画素分の画素データの値は異なる値として各画素に予め保持させた後、比較結果に基づき一組のＭ個の画素に対応した複数のビデオスイッチのうち一組のＭ個のビデオスイッチを同時にオンに制御し、かつ、そのオンとなるビデオスイッチの組を順次に切り替えることを１水平走査期間内で行うことにより、画素部の１ラインの複数の画素のうちＭ個の画素毎にそれらの画素値を、オンに制御したＭ個のビデオスイッチを通してＭ本の水平信号線へ同時に出力させることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、画像表示用の駆動回路を画素検査に利用できるため、コストアップを抑制できると共に、画素単位での検査も可能になることから画素の不良解析も容易にでき、信頼性・生産性の向上を図れる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の各実施の形態について、図面を参照して詳細に説明する。
【００１９】
（第１の実施の形態）
図１は、本発明になる液晶表示装置のビデオスイッチ制御部の第１の実施の形態の回路系統図、図２は、本発明になる液晶表示装置の水平方向駆動回路及びビデオスイッチ制御部の一実施の形態の構成図を示す。両図中、同一構成部分には同一符号を付してある。
【００２０】
本実施の形態の液晶表示装置は、図５に示したように複数のデータ線(6-1〜6-3・・・)と複数のゲート線(8-1〜8-3・・・)とがそれぞれ交差する交差部に画素がそれぞれ設けられている。画素は、画素選択トランジスタ２と、この画素選択トランジスタ２に接続された信号保持容量３と、この信号保持容量３に接続されて液晶を駆動する反射電極（駆動電極）４とを備えている。また、液晶表示装置は、その各画素が複数規則的に配列された画素部３０と、各画素の反射電極４に対向する対向電極（共通電極）と、反射電極４と対向電極との間に配置された液晶を含む液晶層とを備え、入力されたデジタル映像信号をアナログ映像信号に変換してから液晶を駆動して表示を行う液晶表示装置であり、図５に示した液晶表示装置中の水平方向駆動回路１０及びビデオスイッチ（１−１，１−２，１−３，・・・）の回路部を図２の回路部とすると共に、図２中の制御回路４６を図１に４０で示す回路構成とした点に特徴がある。
【００２１】
ここで、図２に示す水平方向駆動回路及びビデオスイッチ制御部の回路部の構成は、前述した特許文献１記載の発明における液晶駆動回路中の水平方向駆動回路及びビデオスイッチ制御部とほぼ同様である。ただし、図２において、制御回路４６の構成が特許文献１では単純な１個のＤ型フリップフロップであったのに対し、本実施の形態では、図１に４０で示す回路構成としたものである。
【００２２】
図１において、ビデオスイッチ制御部は、図２の制御回路４６に相当する制御回路４０とレベルシフタ（ＬＶＬ）４７とを備え、レベルシフタ４７の出力信号によりスイッチ４８を制御する。スイッチ４８は、図５のビデオスイッチ（１−１、１−２、１−３、・・・）の中の一つのビデオスイッチに相当する。
【００２３】
図１に示すように、制御回路４０は、２入力排他的論理和（ＥＸＯＲ）回路４０１と、セレクタ４０２と、フリップフロップ（ＦＦ）４０３とを備える。ＥＸＯＲ回路４０１は、図２のコンパレータ４４の比較出力信号５８とフリップフロップ４０３のＱ出力信号との排他的論理和演算を行う。
【００２４】
セレクタ４０２は、モード（ＭＯＤＥ）信号５９が通常の画像表示モードを示すハイレベルのときは、端子Ｗに供給されるＥＸＯＲ回路４０１の出力信号を選択する。また、セレクタ４０２は、モード信号５９が画素検査モードを示すローレベルのときは、端子Ｒに供給されるコンパレータ４４の比較出力信号５８を選択する。
【００２５】
ＦＦ４０３は、セレクタ４０２の出力信号がＤ端子に供給され、セット端子Ｓに第１のクロック信号（ＬＣＬ）５４が供給され、クロック端子に第２のクロック信号（ＣＬＫ）５５が供給され、リセット端子Ｒにストップ（ＳＴＯＰ）信号５６が供給され、Ｑ端子の出力信号をＥＸＯＲ回路４０１とレベルシフタ４７に供給するセット・リセット端子付きＤ型フリップフロップである。
【００２６】
レベルシフタ４７は、図１の制御回路４０（図２の制御回路４６）から供給される信号を必要なレベルに増幅し、その増幅後の信号によりスイッチ４８をオン又はオフにスイッチング制御する。スイッチ４８は、オンの期間はビデオ（Ｖｉｄｅｏ）信号５７をそのまま画素部へ出力し、オフの期間は、Ｖｉｄｅｏ信号５７の画素部への出力を遮断するスイッチである。
【００２７】
図１に示すビデオスイッチ制御部（４０、４７）とスイッチ４８とは、水平及び垂直の各方向に二次元マトリクス状に複数個の画素が配列されている画素部（図５の画素部３０）において、水平方向（列方向）に配列されている複数個の各画素に１対１に対応して設けられている。従って、例えば、画素部が水平方向に１９２０画素ある構成であれば、図１に示すビデオスイッチ制御部（４０、４７）及びスイッチ４８も１９２０個ある。
【００２８】
次に、図２の水平方向駆動回路及びビデオスイッチ制御部の回路部の構成について説明する。Ｍ段（Ｍは２以上の自然数で、画素部の水平方向の画素数に相当）のシフトレジスタ４１は、クロック信号（ＸＣＬ）５２に同期して、シフトデータであるスタートパルス（ＸＳＰ）５１を右方向に順次シフトする。
【００２９】
ラッチ回路４２は、それぞれシフトレジスタ４１のＭ個の出力端子Ｑ1〜ＱMに１対１に対応してＭ個設けられている。これらＭ個のラッチ回路４２は、端子５３に４ビット並列に入力されるデジタル映像信号の各ビットデータＰＤ１〜ＰＤ４が共通に供給され、出力端子Ｑ1〜ＱMから出力されるデータのうち対応するデータが所定値（ＸＳＰ５１の論理値）のときにビットデータＰＤ１〜ＰＤ４をラッチする（一時保持する）。ここで、シフトレジスタ４１のＭ個の出力端子Ｑ1〜ＱMからは、１水平走査期間（１Ｈ）内で順次、上記の所定値のデータが出力されるので、Ｍ個のラッチ回路４２は１Ｈ内で左から右方向へ順次にビットデータＰＤ１〜ＰＤ４のラッチ動作を行う。
【００３０】
ラッチ回路４３は、Ｍ個のラッチ回路４２に対応してＭ個設けられており、第１のクロック信号（ＬＣＬ）５４が共通に供給され、ＬＣＬ信号５４が所定論理値となった時に同時にラッチ動作を行う。なお、Ｍ個のラッチ回路４３は、一つのラインバッファであってもよい。
【００３１】
コンパレータ４４は、Ｍ個のラッチ回路４３に対応してＭ個設けられており、各ラッチ回路４３から並列出力される４ビットデータの値と、カウンタ４５から出力される４ビットのカウント値とを一致するか否か比較動作する。
【００３２】
カウンタ４５は、第２のクロック信号（ＣＬＫ）５５を計数して４ビットのカウント値を出力する。
【００３３】
制御回路４６は、本実施の形態では図１に示す制御回路４０の構成とされており、コンパレータ４４からの比較出力信号５８と、モード信号５９と、ＬＣＬ信号５４と、ＣＬＫ信号５５と、ストップ（ＳＴＯＰ）信号５６とが入力される。
【００３４】
レベルシフタ４７は、アナログスイッチであるスイッチ４８をスイッチング制御する。
【００３５】
次に、図１の実施の形態のスイッチ制御部と、図２の水平方向駆動回路及びビデオスイッチ制御部の回路部の動作について、図３のタイミングチャートを併せ参照して説明する。
【００３６】
シフトレジスタ４１のシフト動作に従い、Ｍ個のラッチ回路４２にデジタル映像信号の１ライン上の各画素の４ビットデータＰＤ１〜ＰＤ４がラッチされることが順次に行われて、Ｍ個のラッチ回路４２に１ライン分の画素データがラッチされる。１ライン分の画素データのラッチ終了直後に、図３（Ａ）に示す１Ｈ周期のＬＣＬ信号５４が所定論理値（ここでは、ハイレベル）となり、Ｍ個のラッチ回路４２のそれぞれにラッチされている４ビットの各画素データが、対応して設けられているラッチ回路４３に転送されてラッチされる。続いて、シフトレジスタ４１のシフト動作に従い、ラッチ回路４２は次のラインのデジタル映像信号の各画素データの取り込み動作に移る。
【００３７】
一方、カウンタ４５は、図３（Ｃ）に示すＣＬＫ信号５５を計数して、順次カウントアップする４ビットのカウント値を出力する。デジタル映像信号５３の画素データが４ビットの場合は、カウンタ４５は通常、１０進数で「０」〜「１５」の値を示す４ビットカウンタ値を出力する２進カウンタである。
【００３８】
コンパレータ４４は、各ラッチ回路４３から並列出力される４ビットの画素データの値と、カウンタ４５から並列出力される４ビットのカウント値とが一致するか否か画素単位で比較動作を行い、例えば一致したときはハイレベル、不一致のときはローレベルの比較出力信号５８を出力する。コンパレータ４４は、カウンタ４５の一巡するカウンタ値（例えば「０」〜「１５」）のうちのどれかのカウンタ値のときに、ハイレベルの一致信号を出力する。コンパレータ４４は、その比較出力信号５８を制御回路４６（図１の制御回路４０）に供給する。
【００３９】
図１において、制御回路４０（図２の４６）は、ＥＸＯＲ回路４０１においてコンパレータ４４からの比較出力信号５８とフリップフロップ（ＦＦ）４０３からのＱ出力信号との排他的論理和演算を行う。通常の画像表示モードのとき、すなわち、各画素の値を信号保持容量に書き込んで表示するモードのときには、モード信号５９がハイレベルとされ、セレクタ４０２が端子Ｗに供給されるＥＸＯＲ４０１から出力された信号を選択し、ＦＦ４０３のデータ端子Ｄに供給する。
【００４０】
ここで、まず、図３（Ａ）に示すようにＬＣＬ信号５４が所定論理値（ここでは、ハイレベル）となり、Ｍ個のラッチ回路４２のそれぞれにラッチされている各画素データが、対応して設けられているラッチ回路４３に転送されてラッチされる時に、ＬＣＬ信号５４によりＭ個あるすべての制御回路４０内のＦＦ４０３が同時にセット状態とされ、ＦＦ４０３のＱ出力信号がハイレベルとなる。レベルシフタ４７は、ハイレベルのＦＦ４０３のＱ出力信号が供給されると、スイッチ４８をオンとする。
【００４１】
これにより、まず、Ｍ個のスイッチ４８が同時に強制的にオンとされ、図３（Ｂ）に示すランプ波形のビデオ（Ｖｉｄｅｏ）信号５７が、黒レベルの時にＭ個のスイッチ４８からそれぞれ出力される。このスイッチ４８から出力された黒レベルのＶｉｄｅｏ信号５７は、図５に示した画素部３０のデータ線６−１〜６−３等へ出力され、画素部３０のゲート線８−１〜８−３等でセレクトされている１ラインの画素に対して書き込まれる。なお、Ｖｉｄｅｏ信号５７は、予め定められた液晶のオフレベルからオンレベルまで連続的に変化する１Ｈ周期のランプ波形である。
【００４２】
次に、カウンタ４５が図３（Ｃ）に示す一定周期のＣＬＫ信号５５のカウントを開始する。これにより、カウンタ４５の４ビットのカウント値は、図３（Ｄ）に模式的に示すように増加して行く。コンパレータ４４は、カウンタ４５からの４ビットのカウンタ値とラッチ回路４３からの４ビットの画素データ値とを比較し、比較結果が不一致のときにはローレベル、一致のときにはハイレベルの比較出力信号５８を出力して、制御回路４６（図１の制御回路４０）に供給する。
【００４３】
図１において、制御回路４０は、比較結果が不一致のときには比較出力信号５８がローレベル、ＦＦ４０３のＱ出力信号がハイレベルであるので、ＥＸＯＲ回路４０１の出力信号がハイレベルとなり、このハイレベルの信号がセレクタ４０２を通してＦＦ４０３のＤ端子に入力される。従って、ＦＦ４０３はＱ出力信号がハイレベルの状態を保持する。この結果、ＦＦ４０３のＱ出力信号がレベルシフタ４７を通してスイッチング信号として供給されるスイッチ４８は、上記の不一致期間は、オン状態のままとされる。これにより、オン状態のスイッチ４８を通して、Ｖｉｄｅｏ信号５７が画素部３０へ出力される。
【００４４】
図２のカウンタ４５の計数動作が進んでカウンタ値が増加していき、コンパレータ４４が比較結果が一致したことを示すハイレベルの比較出力信号５８を出力すると、図１のＦＦ４０３のＱ出力信号がハイレベルであるので、ＥＸＯＲ回路４０１の出力信号がローレベルとなり、このローレベルの信号がセレクタ４０２を通してＦＦ４０３のＤ端子に入力される。従って、この状態でＦＦ４０３のクロック端子にＣＬＫ信号５５が入力されると、ＦＦ４０３のＱ出力信号がローレベルになる。この結果、ＦＦ４０３のＱ出力信号がレベルシフタ４７を通してスイッチング信号として供給されるスイッチ４８はオフとなる。
【００４５】
このオフとなったスイッチ４８にデータ線を介して接続された画素部３０内の垂直方向に配列された各画素のうち、そのときのゲート線８−１〜８−３等でセレクトされている画素の信号保持容量３に、オフとなったスイッチ４８のオフ直前に出力されていたＶｉｄｅｏ信号５７の電圧が保持される。この時保持されるＶｉｄｅｏ信号５７の電圧は、その画素のデジタル映像信号の画素値に対応している。すなわち、入力されたデジタル映像信号の４ビットの画素データＰＤ１〜ＰＤ４は、アナログ映像信号に変換されて画素に蓄積される。
【００４６】
更に、図２のカウンタ４５の計数動作が進んでカウンタ値が増加していくと、コンパレータ４４からまた比較結果が不一致であることを示すローレベルの比較出力信号５８が出力される。このときは、図１のＦＦ４０３のＱ出力信号がローレベルであるので、ＥＸＯＲ回路４０１の出力信号が引き続きローレベルとなり、このローレベルの信号がセレクタ４０２を通してＦＦ４０３のＤ端子に入力される。従って、ＦＦ４０３のＱ出力信号はローレベルの状態が保持され、この結果、スイッチ４８はオフ状態を保持する。
【００４７】
他のスイッチ４８も同様に制御される。その結果、スイッチ４８がオフになる時の直前のＶｉｄｅｏ信号５７の電圧が、それぞれの画素の信号保持容量で次のフレームまで保持されて液晶を駆動する。図３（Ｅ）は、例えば図５のビデオスイッチ１−１に相当するスイッチ４８がカウント値「２」でオフとなったことを模式的に示し、このときＶｉｄｅｏ信号５７の電圧Ｖ２がビデオスイッチ１−１に接続されている画素に保持される。また、図３（Ｆ）は、例えば図５のビデオスイッチ１−３に相当するスイッチ４８がカウント値「ｎ」でオフとなったことを模式的に示し、このときＶｉｄｅｏ信号５７の電圧Ｖｎがビデオスイッチ１−３に接続されている画素に保持される。
【００４８】
スイッチ４８（図５のビデオスイッチ１−１〜１−３等）のオフ動作は、各画素のデータ（明るさ）に応じて行われるため、横方向の複数の画素が同時にオフになることもあるし、カウント値によってはオフになる画素がゼロの場合もある。
【００４９】
このように、Ｖｉｄｅｏ信号５７が低いレベルのときからスイッチ４８（図５のビデオスイッチ１−１〜１−３等）がオンしていて、画素に対してはＶｉｄｅｏ信号５７の信号レベルの変化に合わせて徐々に信号が蓄積されるため、十分な充放電時間を確保し易い反面、カウント値が低い（０、１、２など）期間は多くのスイッチ４８（図５のビデオスイッチ１−１〜１−３等）がオンしていることが多い。
【００５０】
このように、本実施の形態では、各画素の値を信号保持容量３に書き込む通常の画像表示モードのときには、ハイレベルのモード信号５９によりセレクタ４０２をＥＸＯＲ回路４０１の出力信号を選択するよう制御することで、ＬＣＬ信号５４による初期化（全スイッチ４８のオン）と、デジタル映像信号の各画素の値とカウンタ値との不一致期間は、対応する画素のスイッチ４８のオンを継続し、一致した時には、対応する画素のスイッチ４８をオフとして、対応する画素の信号保持容量へのＶｉｄｅｏ信号５７の書き込みを行い、この後の不一致期間はスイッチ４８をオフに継続して、信号保持容量に書き込んだ画素値を保持するという一連の書き込み制御が可能になる。
【００５１】
次に、検査などで画素部の信号を読み出す画素検査モード時の図１及び図２の実施の形態の動作について説明する。このときは、予め図２のＭ個のラッチ回路４２に保持される１ライン上の各画素データを、すべて異なる値にして保持した後、Ｍ個のラッチ回路４３にそれらの各画素データを転送して保持しておく。その後、モード信号５９をローレベルとすることで、セレクタ４０２は、図２のコンパレータ４４の比較出力信号５８を選択する状態に設定される。
【００５２】
また、このときは、Ｖｉｄｅｏ信号５７を入力しない。更に、ＬＣＬ信号５４をローレベルのままにして、書き込み動作のときのように強制的に全てのスイッチ４８をオンさせることもしない。つまり、ＦＦ４０３は単なるＤ型フリップフロップとして動作させる。
【００５３】
上記の状態で、カウンタ４５は、書き込み動作の時と同様に、ＣＬＫ信号５５を計数してカウント値が増加していく。図１の制御回路４０は、コンパレータ４４から供給される比較出力信号５８が、比較結果が不一致であることを示すローレベルのときは、ＦＦ４０３のデータ入力端子Ｄがローレベルであるので、ＦＦ４０３のＱ出力信号がローレベルとなる。このため、スイッチ４８はオフである。
【００５４】
一方、制御回路４０において、コンパレータ４４から供給される比較出力信号５８が、比較結果が一致であることを示すハイレベルのときは、ＦＦ４０３のデータ入力端子Ｄもハイレベルとなる。従って、この状態でＦＦ４０３のクロック端子にＣＬＫ信号５５が入力されると、ＦＦ４０３のＱ出力信号がハイレベルになる。このため、スイッチ４８はこのときオンとなる。
【００５５】
スイッチ４８がオンとなると、図５に示した画素部３０のゲート線８−１〜８−３等でセレクトされている１ラインの画素のうち、そのスイッチ４８（図５に示したビデオスイッチ１−１〜１−３その他のビデオスイッチのいずれか）に接続されているデータ線（図５に示したデータ線６−１〜６−３その他のデータ線のいずれか）と、当該スイッチ４８とをそれぞれ通して対応する１画素の画素値がＶｉｄｅｏ信号５７の伝送線である水平信号線に読み出される。
【００５６】
その後、次のクロックのカウント値で再びコンパレータ４４から供給される比較出力信号５８が、比較結果が不一致であることを示すローレベルとなるので、スイッチ４８は再びオフとなる。
【００５７】
図３（Ｇ）は、例えば図５のビデオスイッチ１−１に相当するスイッチ４８がカウント値「２」でオンとなり、次のカウント値「３」となるまでオンを継続することを模式的に示し、このときビデオスイッチ１−１に接続されている画素の画素値がＶｉｄｅｏ信号５７の伝送線である水平信号線に読み出される。また、図３（Ｈ）は、例えば図５のビデオスイッチ１−３に相当するスイッチ４８がカウント値「ｎ」でオンとなり、次のカウント値「ｎ＋１」となるまでオンを継続することを模式的に示し、このときビデオスイッチ１−３に接続されている画素の画素値がＶｉｄｅｏ信号５７の伝送線である水平信号線に読み出される。
【００５８】
このように、本実施の形態では、検査などで画素部の信号を読み出す画素検査モード時には、水平方向の画素数Ｍと同じ数Ｍだけ設けられている制御回路４０（図２のＭ個の制御回路４６）は、強制的にＭ個のスイッチ４８のすべてを同時にオンにしたり、コンパレータ４４の比較結果の不一致期間にスイッチ４８をオン状態に保持したりという動作はさせない。また、ラッチ回路４３に保持されている１ラインの各画素データは、すべて異なる値とされているため、Ｍ個の制御回路４０は、カウンタ４５のクロックであるＣＬＫ信号５５の１パルス毎に、Ｍ個のスイッチ４８のうち１つしかオンさせず、かつ、そのオンとなるスイッチ４８も順次に切り替える。
【００５９】
例えば、図２のＭ個のラッチ回路４３の左側の画素から順に「１」、「２」、「３」、「４」・・・のような順次値が増加する画素データを書込んでおくと、カウンタ４５のカウント開始とともに、Ｍ個のスイッチ４８は、左側の画素に対応するスイッチから順に右方向へ１つずつオンしていく。この場合は、図５に示した画素部３０の１ライン上の最左端の画素から１画素ずつ右方向へ順次に選択しながら、各画素値を１画素ずつスイッチ４８を通してＶｉｄｅｏ信号５７の伝送線である水平信号線に読み出すことができるので、その水平信号線に読み出した画素値を１画素ずつ検査できる。
【００６０】
このように、本実施の形態によれば、通常の画像表示モードとしたときは、画素部３０の各画素にデジタル映像信号をアナログ映像信号に変換した画素値を書き込んで表示させることができる駆動回路を、画素検査モードとしたときは、画素部３０から１画素ずつ画素値を水平信号線に読み出して、１画素ずつ検査することができるため、特別に画素検査回路を独立して設けなくても、異常画素の特定や解析を行う画素検査に好適な回路として動作させることができる。
【００６１】
また、本実施の形態によれば、画像表示用の駆動回路を画素検査に利用できるため、コストアップを抑制できると共に、画素単位での検査も可能になることから不良解析も容易になり、信頼性・生産性の向上を図れるなどの効果が得られる。
【００６２】
なお、スイッチの制御回路４０は図１の構成に限定するものではなく、正論理・負論理などを含めて等価な論理機能を有する他の回路に置き換えることも可能である。
【００６３】
（第２の実施の形態）
図４は、本発明になる液晶表示装置のビデオスイッチ制御部の第２の実施の形態の回路系統図を示す。同図中、図１と同一構成部分には同一符号を付してある。本実施の形態の液晶表示装置は、入力されたデジタル映像信号をアナログ映像信号に変換してから液晶を駆動して表示を行う液晶表示装置であって、図５に示した液晶表示装置中の水平方向駆動回路１０及びビデオスイッチ（１−１，１−２，１−３，・・・）の回路部を図４の回路部とした点に特徴がある。
【００６４】
前述した図２の水平方向駆動回路及びビデオスイッチ制御部の構成では、入力されるデジタル映像信号がＰＤ１〜ＰＤ４の４ビットであり、カウンタ４５も４ビットカウンタであるので、１６階調の画像を表示する液晶表示装置に対応した構成である。例えば、横方向（１ライン）の画素数が６４である画素部３０に対して１６階調まで表示させるような構成をとった場合に、上記のように画素検査モード時に１画素ずつ順に選択しようとすると１Ｈ期間で１６画素までしか選択できない。
【００６５】
そこで、画素検査時間短縮のために、例えば４画素ずつ同時に選択できるように画素データを書き込めば（例えば、図２のＭ個のラッチ回路４３の左側の４個の画素に「１」、次の４個の画素に「２」、次の４個の画素に「３」、・・・の画素データを書込めば）、全画素の検査時間の短縮が可能になる。ただし４画素同時の検査になるため、異常が検出されても４画素のうちのどれかは特定できない。また４画素の信号が重畳されて読み出されるので、精度低下などの懸念もある。
【００６６】
図４に示した実施の形態は、上記の問題を解決して画素検査時間短縮に対応した実施の形態である。図４において、ビデオスイッチ制御部は、図１と同一の構成の制御回路４０1〜４０9等と、制御回路４０1〜４０9等に１対１に対応して設けられたレベルシフタ（ＬＶＬ）４７1〜４７9等とを備えている。また、Ｖｉｄｅｏ信号５７を伝送する４本の水平信号線６１−１〜６１−４が設けられている。スイッチ４８11〜４８31等は、隣接する４個のスイッチが水平信号線６１−１〜６１−４に別々に接続された、４系統に分けた構成とされている（例えば、隣接する４個のスイッチ４８11、４８12、４８13、４８14は、水平信号線６１−１、６１−２、６１−３、６１−４に接続されている。他も同様）。本実施の形態によれば、このような構成により、上記の識別できなかった４画素を独立に検査できるようになる。
【００６７】
例えば、図２のＭ個のラッチ回路４３の最も左側の４個の画素に「１」、次の右側４個の画素に「２」、次の右側の４個の画素に「３」、・・・というように、隣接する４画素の組の画素データは同じ値で、異なる組の画素データ同士は異なる値を予め書き込んでおく。この状態でカウンタ４５のカウント動作を開始させると、カウンタ値が「１」のときには、制御回路４０1〜４０4に入力される図２の対応する４個のコンパレータ４４からの比較入力信号５８１〜５８４が一致を示すので、レベルシフタ４７1〜４７4を通して隣接する４個のスイッチ４８11〜４８14のみが同時にオンとされる。これにより、画素部３０の選択された同じライン上の最も左側の４個の画素からそれらの画素値がスイッチ４８11〜４８14をそれぞれ通して水平信号線６１−１〜６１−４へ同時に、かつ、別々に出力される。
【００６８】
次に、カウンタ４５のカウンタ値が「２」になると、制御回路４０5〜４０8に入力される比較入力信号５８５〜５８８が一致を示すので、レベルシフタ４７5〜４７8を通して隣接する４個のスイッチ４８21〜４８24のみが同時にオンとされる。これにより、画素部３０の選択された同じライン上の左側から２番目の組の４個の画素からそれらの画素値がスイッチ４８21〜４８24をそれぞれ通して水平信号線６１−１〜６１−４へ同時に、かつ、別々に出力される。
【００６９】
以下、同様にして、カウンタ値が１ずつ増加するにつれて、画素部３０の選択された同じライン上の４個の画素からなる組が順次右へ選択されていき、選択された組の４個の画素値が４つのスイッチをそれぞれ通して水平信号線６１−１〜６１−４へ同時に、かつ、別々に出力される。
【００７０】
従って、本実施の形態によれば、水平信号線６１−１〜６１−４にそれぞれ同時に出力される画素値に基づいて、隣接する４つの画素の異常の有無を区別して検査することができると共に、全体の画素検査時間も短縮することができる。
【００７１】
なお、Ｖｉｄｅｏ信号５７を伝送する水平信号線は６１−１〜６１−４の４本に限定するものではなく、本発明では、１ラインの画素数と画像の階調数の関係、あるいは検査時の読出し時間短縮のために本数を増やすなど、最適な数に設定して構わない。例えば、横１９２０画素に対して１０ビット（１０２４）階調の画像を表示するような液晶表示装置においては、最低２本のＶｉｄｅｏ信号の伝送線があれば２画素ずつ独立に読み出して検査できることになる。この信号線を４本に増やしたとすれば４画素ずつ読み出せるので、全画素の読出し時間を１／２に減らせる。あるいは読出しクロックの周波数を下げるための効用も考えられる。
【００７２】
なお、各画素に画像を表示する画素データを書き込む時は４本の水平信号線６１−１〜６１−４に同じＶｉｄｅｏ信号５７を供給しておくことにより、第１の実施の形態と同じシーケンスで各画素毎にそれぞれの画素データを書き込むことができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の液晶表示装置のビデオスイッチ制御部の第１の実施の形態の回路系統図である。
【図２】本発明の液晶表示装置の水平方向駆動回路及びビデオスイッチ制御部の一実施の形態の構成図である。
【図３】図１及び図２の動作説明用タイミングチャートである。
【図４】本発明の液晶表示装置のビデオスイッチ制御部の第２の実施の形態の回路系統図である。
【図５】従来のアナログ駆動型の液晶表示装置の一例の構成図である。
【図６】デジタル信号入力型の液晶表示装置の一例の動作タイミングチャートである。
【符号の説明】
【００７４】
１−１〜１−３、４８、４８11〜４８31  ビデオスイッチ
２  画素選択トランジスタ
３  信号保持容量
４  反射電極
５  水平信号線
６−１〜６−３  データ線
１０  水平方向駆動回路
２０  垂直方向駆動回路
３０  画素部
４０、４０1〜４０9、４６  制御回路
４１  シフトレジスタ
４２、４３  ラッチ回路（ラインバッファ）
４４  コンパレータ
４５  カウンタ
４７、４７1〜４７9  レベルシフタ
５３  デジタル映像信号
５４  第１のクロック信号（ＬＣＬ）
５５  第２のクロック信号（ＣＬＫ）
５６  ストップ信号（ＳＴＯＰ）
５７  ビデオ信号（Ｖｉｄｅｏ）
５８  比較出力信号
５９  モード信号（ＭＯＤＥ）
６１−１〜６１−４  水平信号線
５８１〜５８９  比較入力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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