(57)【要約】【課題】記憶容量が大きく、かつ、信頼性の高い半導体記憶装置３および半導体記憶装置３の製造方法を実現する。【解決手段】２Ｎ値（ただしＮは２以上の自然数）のデータが記憶される複数の第１のメモリセルと、２Ｍ値（ただしＭはＮ未満の自然数）のデータが記憶される複数の第２のメモリセルと、第１のコマンドに従い、複数の第２のメモリセルにデータを記憶する制御と、第２のコマンドに従い２Ｍ値のデータが記憶された各２（Ｎ−Ｍ）個の前記第２のメモリセルのデータを各１個の第１のメモリセルに記憶する制御と、第２のメモリセルに記憶されていたデータを消去する制御と、を行うＣＰＵ１１と、を具備する。【選択図】図３
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【特許請求の範囲】
【請求項１】
所定のコマンドを発行するホストに接続可能であり、半導体メモリ部にデータを記憶する半導体記憶装置であって、
２Ｎ値（ただしＮは２以上の自然数）のデータが記憶される複数の第１のメモリセルと、
２Ｍ値（ただしＭはＮ未満の自然数）のデータが記憶される複数の第２のメモリセルと、
第１のコマンドに従い、前記複数の第２のメモリセルにデータを記憶する制御と、第２のコマンドに従い２Ｍ値のデータが記憶された各２（Ｎ−Ｍ）個の前記第２のメモリセルのデータを各１個の前記第１のメモリセルに記憶する制御と、前記第２のメモリセルに記憶されていたデータを消去する制御と、を行う制御部と、を具備することを特徴とする半導体記憶装置。
【請求項２】
前記制御部が、前記第１のメモリセルに記憶するときの書き込み電圧で、前記第２のメモリセルにデータを記憶することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
所定のコマンドを発行するホストに接続可能であり、複数のメモリセルを有する半導体メモリ部にデータを記憶した半導体記憶装置の製造方法であって、
前記複数のメモリセルは、２Ｎ値（ただしＮは２以上の自然数）のデータが記憶される複数の第１のメモリセルと、２Ｍ値（ただしＭはＮ未満の自然数）のデータが記憶される複数の第２のメモリセルとからなり、
第１のコマンドに従い、前記第２のメモリセルに２Ｍ値のデータを記憶する第１の書き込み工程と、
第２のコマンドに従い、２Ｍ値のデータが記憶された２（Ｎ−Ｍ）個（ただしＮはＭを超える自然数）の前記第２のメモリセルのデータを、前記複数の第１のメモリセルのうちの１個のメモリセルに記憶し、前記第１の記憶工程において前記２（Ｎ−Ｍ）個の第２のメモリセルに記憶したデータを消去する、書き換え工程と、を具備することを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記第１の書き込み工程と前記書き換え工程との間に、配線板に前記半導体記憶装置をはんだ付けするリフロー工程を、さらに具備することを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記書き換え工程でデータを記憶するときの書き込み電圧で、前記第１の書き込み工程のデータを記憶することを特徴とする請求項３または請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接続されたホストからのコマンドに従い半導体メモリ部にデータを記憶する半導体記憶装置および半導体記憶装置の製造方法に関し、特に、１個のメモリセルに四値以上のデータを記憶する多値記憶に対応した半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ部を有する半導体記憶装置は、メモリセル（以下、単に「セル」ともいう。）のフローティングゲートに注入した電子の電荷量をデジタルビット情報として用いる。そして、１個のメモリセルに２ビット以上、すなわち四値以上の多値データを記憶可能な多値メモリセルの登場が半導体記憶装置の記憶密度の向上に大きく寄与している。
【０００３】
ここで、半導体記憶装置を携帯電話等のプリント配線板に搭載する場合には、ソルダーペーストを用いて半導体記憶装置をプリント配線板に仮固定した後に、リフロー炉で加熱しソルダーペーストを固着させてはんだ付けを行う方法が一般的に用いられる。
【０００４】
一方、ホストには、出荷時に半導体記憶装置に対してあらかじめ記憶しておきたいデータがある。例えば、ホストが使用するファームウェアのデータである。また、ホストが携帯電話等の場合には、音楽サンプルまたは映像サンプル等のデータである。しかし、ホストの完成後出荷前にホストにデータを記憶するにはＵＳＢ等のホストの外部インターフェイスを介して１台ごとに行う必要がある。
【０００５】
このため、半導体記憶装置をプリント配線板に搭載する前にギャングライタ−を用いて複数の半導体記憶装置にデータを記憶する方法が用いられることがある。この場合、データが記憶された半導体記憶装置はリフロー炉で加熱される工程において高温、例えば２２０℃から２６０℃にまで加熱される。
【０００６】
データを記憶した半導体記憶装置は、高温加熱されると、メモリセルのフローティングゲートに注入した電子が熱エネルギーによりフローティングゲートから排出されてしまうことがある。すると、記憶されたデータを読み出すときに誤りが生じることがある。
【０００７】
特に、多値メモリセルにデータを記憶した半導体記憶装置は１個のメモリセルに１ビットのデータを記憶する二値メモリの半導体記憶装置に比べると、記憶容量は大きいが、記憶したデータを読み出すときに誤りが生じることが多くなること、すなわち、半導体記憶装置の信頼性が低下することがあった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１０８３０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は記憶容量が大きく、かつ信頼性の高い半導体記憶装置および半導体記憶装置の製造方法を実現することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば所定のコマンドを発行するホストに接続可能であり、半導体メモリ部にデータを記憶する半導体記憶装置であって、２Ｎ値（ただしＮは２以上の自然数）のデータが記憶される複数の第１のメモリセルと、２Ｍ値（ただしＭはＮ未満の自然数）のデータが記憶される複数の第２のメモリセルと、第１のコマンドに従い、複数の第２のメモリセルにデータを記憶する制御と、第２のコマンドに従い２Ｍ値のデータが記憶された各２（Ｎ−Ｍ）個の第２のメモリセルのデータを各１個の第１のメモリセルに記憶する制御と、第２のメモリセルに記憶されていたデータを消去する制御と、を行う制御部と、を具備することを特徴とする半導体記憶装置が提供される。
【００１１】
また、本発明の別の一態様によれば、所定のコマンドを発行するホストに接続可能であり、複数のメモリセルを有する半導体メモリ部にデータを記憶した半導体記憶装置の製造方法であって、複数のメモリセルは、２Ｎ値（ただしＮは２以上の自然数）のデータが記憶される複数の第１のメモリセルと、２Ｍ値（ただしＭはＮ未満の自然数）のデータが記憶される複数の第２のメモリセルとからなり、第１のコマンドに従い、第２のメモリセルに２Ｍ値のデータを記憶する第１の書き込み工程と、第２のコマンドに従い、２Ｍ値のデータが記憶された２（Ｎ−Ｍ）個（ただしＮはＭを超える自然数）の第２のメモリセルのデータを、複数の第１のメモリセルのうちの１個のメモリセルに記憶し、第１の記憶工程において２（Ｎ−Ｍ）個の第２のメモリセルに記憶したデータを消去する、書き換え工程と、を具備することを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、記憶容量が大きく、かつ信頼性の高い半導体記憶装置および半導体記憶装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態の半導体記憶装置の構成を示した構成図である。
【図２】多値記憶を説明するためのメモリセルの閾値電圧分布の模式図である。
【図３】第１の実施の形態の半導体記憶装置の製造方法の流れについて説明するためのフローチャートである。
【図４】第１の実施の形態の半導体記憶装置のメモリ部の記憶状態を説明するための模式図であり、図４（Ａ）は４値記憶状態を、図４（Ｂ）は２値記憶状態を示している。
【図５】第１の実施の形態の半導体記憶装置が実装されたプリント配線板を横から観察したときの模式図である。
【図６】第１の実施の形態の半導体記憶装置における第２の書き込み工程（書き換え工程）を説明するための模式図である。
【図７】第２の実施の形態の半導体記憶装置における２値記憶の閾値電圧分布変化を示す模式図である。
【発明を実施するための形態】
【００１４】
＜第１の実施の形態＞
以下、図面を参照して本発明の第１の実施の形態の半導体記憶装置３およびその製造方法について説明する。  
最初に、図１を用いて本発明の第１の実施形態の半導体記憶装置３の概略構成を説明する。
【００１５】
図１に示すように、本実施の形態の半導体記憶装置３はホスト４から受信したデータを記憶し、記憶したデータをホスト４に送信する。半導体記憶装置３は、半導体メモリ部（以下、単に「メモリ部」ともいう。）１３と、制御部であるＣＰＵ１１を有するメモリコントローラ２とを具備する。そして半導体記憶装置３とホスト４とでメモリシステム５を構成している。メモリシステム５は例えば半導体記憶装置３を具備した携帯電話等である。メモリ部１３は、ＮＡＮＤ型フラッシュメモリとワード線制御部１３Ａ等から構成されており、単位セルである多数のメモリセル１３Ｄが、書き込みに用いるビット線（不図示）および読み出しに用いるワード線１３Ｅ等で接続された構造を有している。ワード線制御部１３Ａは、データ読み出しのときにワード線１３Ｅに所定の読み出し電圧を印加する。
【００１６】
ここでＮＡＮＤ型フラッシュメモリからなるメモリ部１３の最小の書き込み単位はページである。ページの容量は例えば８ｋバイトである。そして、１２８ページ単位をブロックと定義する。すなわち１つのブロックには８ｋバイト×１２８＝１０２４ｋバイト＝１ＭＢのデータを記憶できる。なお、ブロックは消去が可能な最小単位である。このため半導体記憶装置３のメモリ部１３はページ単位の書き換えはできず、ブロック全体を消去してから書き込みを行わなければならない。よって記憶されているデータを書き換える場合、消去済みのブロックを用意し、そこに書き換えたいページのデータとをコピーする、いわゆる引越しを行うことになる。
【００１７】
本実施の形態の半導体記憶装置３のメモリ部１３のメモリセル１３Ｄは、１個のメモリセルにＮビット（Ｎは２以上の自然数）のデータを記憶可能な多値メモリセルである。以下、Ｎ＝２の四値メモリセルを例に説明する。
【００１８】
メモリコントローラ２は、バス１７を介して接続された、ＲＯＭ１０と、ＣＰＵ１１と、ＲＡＭ１８と、ホスト  Ｉ／Ｆ（インターフェイス）１４と、誤り訂正（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）部１５と、ＮＡＮＤ  Ｉ／Ｆ（インターフェイス）１６とを有する。
【００１９】
メモリコントローラ２は、ＣＰＵ１１を用いて、ホストＩ／Ｆ１４を介してホスト４とのデータ送受信を、ＮＡＮＤ  Ｉ／Ｆ１６を介してメモリ部１３とのデータ送受信を行う。またメモリコントローラ２は、メモリ部１３のアドレス管理をＣＰＵ１１で実行されるＦＷ（Ｆｉｒｍ  Ｗａｒｅ）で実現している。また、ホスト４からのコマンド入力に応じた半導体記憶装置３全体の制御もＣＰＵ１１がＦＷで実行するＲＯＭ１０には、半導体記憶装置３の制御プログラム等が格納されており、ＲＡＭ１８には、アドレス管理で必要となるアドレス変換デーブル等が記憶される。
【００２０】
ＥＣＣ部１５は、データ記憶時に誤り訂正符号を生成し付与する符号化器１５Ａと、データ読み出し時に、読み出された符号化データを復号する復号器１５Ｂとを有する。
【００２１】
なお、半導体記憶装置３では記憶したデータに誤りが生じたときにはＥＣＣ部１５によってエラー訂正を行っている。しかし、ＥＣＣ部１５の訂正能力は、半導体記憶装置３の通常の使用温度、すなわち室温での使用状態を考慮して決定されており、リフロー工程のような通常使用される温度からかけ離れた高温までは考慮はして決定されてはいない。これは、高温にも対応するようにＥＣＣ部１５の訂正能力を上げるにはＥＣＣ部１５の規模が大きくなり半導体記憶装置３のコストが増大するからである。
【００２２】
次に図２を用いて、本実施の形態の半導体記憶装置３のデータ記憶処理について説明する。図２は多値記憶を説明するためのメモリセルの閾値電圧分布の模式図であり、横軸は閾値電圧Ｖｔｈ、縦軸は頻度、言い換えればメモリセルの個数ｎを示している。図２（Ａ）は消去状態のメモリセルのＶｔｈ分布を、図２（Ｂ）は第１ページ記憶時のメモリセルのＶｔｈ分布を、図２（Ｃ）は第２ページ記憶時メモリセルのＶｔｈ分布を、示している。
【００２３】
四値記憶では、先ず、第１ページ（以下「ＬｏｗｅｒｒＰａｇｅ」ともいう。）のデータが、それぞれのメモリセルに書き込まれ、次に、第２ページ（以下「ＵｐｐｅｒＰａｇｅ」ともいう。）のデータが同じメモリセルに書き込まれる。なお、ここでは、書き込みデータが「１」である場合には、書き込み動作によりメモリセル１３Ｄの閾値電圧は変化せずメモリセル１３Ｄのデータは変化しないものとする。そして、書き込みデータが「０」である場合、ワード線１３Ｅに書き込み電圧を印加する書き込み動作によりフローティングゲートに電子が注入されメモリセルの閾値電圧が変化する。
【００２４】
図２（Ａ）に示すように、消去状態のメモリセルのデータは状態０である。最初に図２（Ｂ）に示すように、第１ページのデータが書き込み電圧Ｖｐ１でメモリセルに書き込まれる。書き込みデータが「１」の場合、メモリセルは状態０のままである。また、書き込みデータが「０」の場合、メモリセルは状態１になる。
【００２５】
次に、図２（Ｃ）に示すように、第２ページのデータが書き込まれる。このとき、第１ページの書き込み動作により、状態１になっているメモリセルに対して、書き込みデータ「０」が供給された場合、書き込み電圧Ｖｐ３によりメモリセルは状態３となる。また、第１ページの書き込み動作により、データが状態０のままのメモリセルに対して、書き込みデータ「０」が供給された場合、書き込み電圧Ｖｐ２によりメモリセルは状態２となる。さらに、第１ページの書き込み動作により、状態１、または状態０になったメモリセルに対して、書き込みデータ「１」が供給された場合、メモリセルは状態１、または状態０のままである。
【００２６】
なお、書き込み電圧Ｖｐ１〜Ｖｐ３は、書き込むデータに対応する閾値電圧の範囲に収まるように、例えば１４Ｖ〜２０Ｖ程度の電圧で、パルス方式でステップアップしながらワード線１３Ｅに印加される。
【００２７】
そして、データの読み出し工程では、メモリセルの閾値電圧Ｖｔｈの違いにより記憶されているデータを判別する。ここで、４つの状態で四値のデータを記憶している状態のメモリセル１３Ｄは、２つの状態で二値を記憶している状態のメモリセルに比べると、閾値電圧分布が複雑なため誤りが発生しやすい。
【００２８】
次に図３から図６を用いて、本実施の形態の半導体記憶装置３の製造方法の流れについて説明する。図３は本実施の形態の半導体記憶装置の製造方法の流れについて説明するためのフローチャートである。
【００２９】
＜ステップＳ１０＞  半導体記憶装置準備
最初に半導体記憶装置３が準備される。この段階では半導体記憶装置３のメモリ部１３には何も記憶されていない。なお半導体記憶装置３は、プリント配線板上に実装可能な例えば１チップに集積化されているチップ型半導体記憶装置である。
【００３０】
＜ステップＳ１１＞  二値書き込み（第１のコマンド受信、第１の書き込み工程）
複数の半導体記憶装置に同時に書き込み可能なギャングライタ４Ａを用いて、半導体記憶装置３にあらかじめ記憶するデータである音楽サンプル等を書き込む。すなわち、このときには半導体記憶装置３が接続されたギャングライタ４Ａがホストとして機能する。
【００３１】
そして、第１のホストであるギャングライタ４Ａは第１のコマンドである二値書き込みコマンドを半導体記憶装置３に送信する。ギャングライタ４Ａから二値書き込みコマンドを受信した半導体記憶装置３は、ギャングライタ４Ａから受信するデータを、構造上は四値記憶が可能なメモリセル１３Ｄに二値記憶する。すなわち、図４（Ｂ）に示すように、ギャングライタ４Ａが二値書き込みコマンドを発行した後の書き込み命令に対して、メモリコントローラ２はメモリセル１３ＤのＬｏｗｅｒ Ｐａｇｅのみにデータを記憶する。なお、第１の書き込み工程において、データが記憶されたメモリセル１３Ｄを第２のメモリセルとよぶ。なお図４（Ｂ）に示すように、第１の書き込み工程、すなわち二値記憶では、Ｐａｇｅ０、Ｐａｇｅ２、・・・Ｐａｇｅ１２６という順序でメモリ部１３にデータを書き込む。なお、書き込みコマンドに二値で書き込むというフラグを設けて、このコマンドを第１のコマンドとしてもよい。
【００３２】
第１の書き込み工程では、四値記憶可能なメモリ部１３に対して、二値記憶を行うので、半導体記憶装置３のメモリ部１３の記憶容量は半分になる。例えば、物理ブロックサイズを１ＭＢｙｔｅとすると、図４（Ａ）に示した四値記憶では、メモリ部１３には１ＭＢの容量のデータの記憶が可能であるが、図４（Ｂ）に示した二値記憶では、半分の５１２ｋバイトのデータしか記憶できない。すなわち二値記憶では、メモリ部１３に記憶可能な容量は減るが、一般的に出荷時に半導体記憶装置３に対してあらかじめ記憶しておきたいデータは、半導体記憶装置３のメモリ部１３の全容量に対して小さいため問題とはならない。
【００３３】
＜ステップＳ１２＞  実装工程（リフロー工程）
図５に示すように、第１のコマンドに従い第２のメモリセルに二値のデータが記憶された半導体記憶装置３が、ホスト４を構成するプリント配線板２０の表面にはんだ付けされる。
【００３４】
実装工程では、最初に、プリント配線板２０の所定のパッドと半導体記憶装置３の外部接続用パッドとの間に、はんだペースト、または、はんだボール等の低融点金属合金、すなわち接合金属２３が配置される。図５では、半導体記憶装置３に加えて、他の電子部品２１Ａ、２１Ｂ、２２Ａ〜２２Ｄがプリント配線板２０上に実装される例を示している。
【００３５】
半導体記憶装置３を含む各種の電子部品が表面に配置されたプリント配線板２０は、リフロー炉にて、接合金属２３が溶融する温度まで加熱された後に冷却される。リフロー温度は、例えば２２０℃から２６０℃である。
【００３６】
リフロー工程により、半導体記憶装置３のメモリセル１３Ｄのフローティングゲートに注入されていた電子の一部は、熱エネルギーによりフローティングゲートから排出されてしまう。しかし、半導体記憶装置３ではデータが記憶されている第２のメモリセルには二値データしか記憶されていない。このため、たとえ状態１のメモリセル１３Ｄのフローティングゲートから一部の電子が排出されても、図２（Ｂ）に示すようにフローティングゲートに電子が注入されていない状態０との相違は大きく、読み出しのときに誤りが発生しにくい。
【００３７】
なお、図５に示したプリント配線板２０では両面に部品が実装されているが、この場合には部品の配線板表面への配置とリフロー処理とが、面ごとに行われる。すなわち、半導体記憶装置３が実装される面が最初にリフロー処理が行われる面の場合には、半導体記憶装置３は２回の加熱処理を受ける。なお１回目にリフロー処理する接合金属の融点は２回目にリフロー処理する接合金属の融点よりも高温である。
【００３８】
＜ステップＳ１３＞ブロック消去（第２のコマンド受信）
半導体記憶装置３が搭載されたプリント配線板２０は他の部品とともに筐体に収納されて製品としてのホストは完成する。ここで、データを二値記憶した第２のメモリセル１３Ｄは、構造上は四値記憶が可能である。このため、半導体記憶装置３ではユーザーが使用できるメモリ領域を大きくするために、ＣＰＵ１１は、ホスト４からのコマンドに従い第２のメモリセルに二値記憶されているデータを、第１のメモリセルに四値記憶する制御を行う。ここでホスト４が発行する第２のコマンドが多値書き換えコマンドである。
【００３９】
第２のホストであるホスト４からの多値書き換えコマンドを受信したＣＰＵ１１は、最初に、空きブロック、すなわちデータが記憶可能な状態のブロックがない場合には、使用されていないブロックを消去処理して空きブロックを作成する。空きブロックがある場合にはブロックを消去処理は不要である。なお、説明の便宜上、第１のメモリセルと第２のメモリセルとを区別しているが、両者は同じ構造のメモリセルである。
【００４０】
＜ステップＳ１４＞多値書き換え工程（第２の書き込み工程／消去工程：書き換え工程）
多値書き換えコマンドを受信した半導体記憶装置３のＣＰＵ１１は、第２のメモリセルに二値記憶されているデータを、空きブロック中の第１のメモリセルに四値記憶する第２の書き込み工程の制御を行う。
【００４１】
そして、さらにＣＰＵ１１は、ユーザーが使用できるメモリ領域を大きくするために、第２のメモリセルに記憶されていたデータを消去、すなわち、第２のメモリセルが属するブロックを空きブロック化する消去工程の制御を行う。空きブロック中の第２のメモリセルに、ユーザーはデータを四値記憶可能である。
【００４２】
以上のように、ＣＰＵ１１は、２個の第２のメモリセルに記憶されているデータを１個の第１のメモリセルに記憶し、第２のメモリセルのデータを消去する多値書き換え工程を制御する。
【００４３】
ここで、図６は、Ｂｌｏｃｋ０とＢｌｏｃｋ１とのＬｏｗｅｒ Ｐａｇｅのみに書き込まれたデータを、Ｂｌｏｃｋ２のＬｏｗｅｒ Ｐａｇｅ／Ｕｐｐｅｒ Ｐａｇｅにコピーをする状態を示している。
【００４４】
本実施の形態の半導体記憶装置３は、複数の第１のメモリセルに所定のデータを多値記憶した半導体記憶装置であって、はんだ付け前には、第１のコマンドに従い第２のメモリセルに二値で書き込みを行う機能を用いデータの書き込みを行い、はんだ付け工程後に、第２のコマンドに従い多値に書き戻すために、熱による記憶データ劣化の影響を低減し、データ保持特性を向上することができる。
【００４５】
このため、本実施の形態の半導体記憶装置３は記憶容量が大きく、かつ信頼性が高い。また本実施の形態の半導体記憶装置の製造方法は記憶容量が大きく、かつ信頼性の高い半導体記憶装置を製造できる。
【００４６】
＜第２の実施の形態＞
以下、図面を参照して本発明の第２の実施の形態の半導体記憶装置について説明する。第２の実施の形態の半導体記憶装置３Ａは、第１の実施の形態の半導体記憶装置３と類似しているため同じ構成要素には同じ符号を付し説明は省略する。
【００４７】
すでに説明したように、リフロー工程前には半導体記憶装置３Ａの第１のメモリセルには、ＬｏｗｅｒＰａｇｅのみにデータを書き込まれ、二値のデータを記憶する。しかし、第１のメモリセルは四値データを記憶可能な構造を有している。
【００４８】
このため、第１のメモリセルは、図２（Ｂ）に示した書き込み電圧Ｖｐ１だけでなく、書き込み電圧Ｖｐ２、およびＶｐ３をメモリセル１３Ｄに印加することができる。本実施の形態の半導体記憶装置３Ａでは、二値データを第２のメモリセルに書き込むときの書き込み電圧を、通常の二値書き込みのときの書き込み電圧Ｖｐ１よりも高電圧のＶｐ４とし、データ「０」を状態３で記憶する。書き込み電圧Ｖｐ４は、例えば四値データを記憶するときの書き込み電圧Ｖｐ３である。すなわち、半導体記憶装置３Ａの制御部であるＣＰＵ１１は、第１の書き込み工程で第２のメモリセルに二値データを記憶するときに、通常の二値記憶時の書き込み電圧Ｖｐ１よりも高電圧の第２の書き込み工程の書き込み電圧を、ワード線１３Ｅに印加する。
【００４９】
図７に示すように、状態３は、状態１よりも多くの電子がフローティングゲートに注入されているため、リフロー工程の熱エネルギーによりフローティングゲートから一部の電子が排出されても、状態０との相違が顕著である。なお、書き込み電圧Ｖｐ４を書き込み電圧Ｖｐ２とし、メモリセルの状態を状態２としてもよい。
【００５０】
本実施の形態の半導体記憶装置３Ａは、第１の実施の形態の半導体記憶装置３が有する効果を有し、さらに半導体記憶装置３と比べてリフロー工程後の誤り発生がさらに少なく信頼性が高い。また、半導体記憶装置３Ａは、第１の実施の形態の半導体記憶装置３よりも高温でリフロー工程が可能であるため、高融点はんだを用いて配線板に接合することができる。
【００５１】
以上の説明は、四値記憶可能なメモリセルに二値記憶する半導体記憶装置を例に説明したが、八値記憶可能なメモリセルに四値記憶してもよい。すなわち２Ｎ値（ただしＮは２以上の自然数）のデータが記憶可能なメモリセルに２Ｍ（ただしＭはＮ未満の自然数）値のデータを記憶し、リフロー工程の後に２Ｎ値記憶に書き換えても良い。Ｎの上限は特に定まるものではないが、メモリセルの製造工程上の制約からは、５以下である。
【００５２】
上記のように、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【符号の説明】
【００５３】
１…メモリシステム
２…メモリコントローラ
３、３Ａ…半導体記憶装置
４…ホスト
１０…ＲＯＭ
１１…ＣＰＵ
１３…メモリ部
１３Ａ…ワード線制御部
１３Ｄ…メモリセル
１３Ｅ…ワード線
１４…ホスト  Ｉ／Ｆ
１５…ＥＣＣ
１６…ＮＡＮＤ  Ｉ／Ｆ
１７…バス
１８…ＲＡＭ
２０…プリント配線板
２１Ａ…チップ部品
２２Ａ〜２２Ｄ…チップ部品
２３…接合金属
【図１】
2010225200.tif 000003
【図２】
2010225200.tif 000004
【図３】
2010225200.tif 000005
【図４】
2010225200.tif 000006
【図５】
2010225200.tif 000007
【図６】
2010225200.tif 000008
【図７】
2010225200.tif 000009