(57)【要約】      （修正有）【課題】リセット可能多段シグマデルタＡ／Ｄ変換器を提供する。【解決手段】リセット可能多段シグマデルタＡ／Ｄ変換器は、総数の積分器及び遅延の割当てを有する少なくとも２つのリセット可能シグマデルタループから成るカスケードと、デジタルデシメーションフィルタであって、該デジタルデシメーションフィルタは少なくとも２つのリセット可能シグマデルタループに結合され、複数の積分器から成るカスケードであって、カスケード内の積分器の数は、少なくとも２つのリセット可能シグマデルタループから成るカスケード内の積分器の総数に等しく、低い分解能を有する複数のＡ／Ｄ変換器と、複数のＤ／Ａ変換器は少なくとも２つのリセット可能シグマデルタループから成るカスケードをデジタルデシメーションフィルタに結合し、複数の積分器から成るカスケード内の積分器に結合されるリセットラインとを備える。【選択図】図１
2010114894.tif 000002
【特許請求の範囲】
【請求項１】
リセット可能多段シグマデルタアナログ／デジタル（Ａ／Ｄ）変換器であって、
総数の積分器及び遅延の割当てを有する少なくとも２つのリセット可能シグマデルタループから成るカスケードと、
デジタルデシメーションフィルタであって、該デジタルデシメーションフィルタは前記少なくとも２つのリセット可能シグマデルタループに結合され、該デジタルデシメーションフィルタは、
複数の積分器から成るカスケードであって、該デジタルデシメーションフィルタのための、該複数の積分器から成るカスケード内の前記積分器の数は、前記少なくとも２つのリセット可能シグマデルタループから成るカスケード内の前記積分器の総数に等しく、該複数の積分器から成るカスケード内の遅延の割当ては、前記少なくとも２つのリセット可能シグマデルタループから成るカスケード内の前記遅延の割当てに等しい、複数の積分器から成るカスケードを備える、デジタルデシメーションフィルタと、
該リセット可能多段シグマデルタＡ／Ｄ変換器の分解能よりも低い分解能を有する複数のＡ／Ｄ変換器と、
複数のデジタル／アナログ（Ｄ／Ａ）変換器であって、前記複数のＡ／Ｄ変換器及び該複数のＤ／Ａ変換器は前記少なくとも２つのリセット可能シグマデルタループから成るカスケードを前記デジタルデシメーションフィルタに結合する、複数のＤ／Ａ変換器と、
前記少なくとも２つのリセット可能シグマデルタループのための、前記複数の積分器から成るカスケード内の前記積分器に結合されると共に、前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の前記積分器に結合されるリセットラインと、
を備える、リセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項２】
前記少なくとも２つのリセット可能シグマデルタループから成るカスケードは、前記少なくとも２つのリセット可能シグマデルタループの間に複数のフィードフォワードループを含み、
前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケードは、前記少なくとも２つのリセット可能シグマデルタループの間の前記フィードフォワードループの数に対応する複数の非遅延積分器を含む、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項３】
前記フィードフォワードループは、前記少なくとも２つのリセット可能シグマデルタループの最後のループ内にあり、前記非遅延積分器は、前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の最後から２番目の積分器である、請求項２に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項４】
前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の前記遅延の割当ては、前記少なくとも２つのリセット可能シグマデルタループから成るカスケード内の前記遅延の割当てのうちの、前記遅延に対応するデジタルスケーリングを含む、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項５】
前記少なくとも２つのリセット可能シグマデルタループから成るカスケードは、前記少なくとも２つのリセット可能シグマデルタループの各リセット可能シグマデルタループ内にフィードフォワードループを含む、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項６】
前記複数のＡ／Ｄ変換器のうちの最後のＡ／Ｄ変換器の出力を、前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の最後の積分器の出力に加算して、前記リセット可能多段シグマデルタＡ／Ｄ変換器によって出力されるビット数を増大させる加算器をさらに備える、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項７】
前記最後のＡ／Ｄ変換器の前記出力は、前記加算器のみに提供される、請求項６に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項８】
前記最後のＡ／Ｄ変換器の前記出力は、前記加算器、及び前記複数のＤ／Ａ変換器のうちの最後のＤ／Ａ変換器に提供される、請求項６に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項９】
前記少なくとも２つのリセット可能シグマデルタループのうちの１つはリセット可能二次シグマデルタループである、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項１０】
前記少なくとも２つのリセット可能シグマデルタループは、リセット可能二次シグマデルタループと、リセット可能一次シグマデルタループとを含む、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項１１】
前記少なくとも２つのリセット可能シグマデルタループから成る前記カスケードにおいて、前記リセット可能一次シグマデルタループは前記リセット可能二次シグマデルタループに後続する、請求項１０に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項１２】
アナログ信号をデジタル値に変換する方法であって、
第１の数の遅延積分器を有するカスケード多段シグマデルタ変換器にアナログ信号を結合すること、
前記多段シグマデルタ変換器の各段の出力を、最終出力よりも少ないビットを有するデジタル値に変換すること、
変換された各出力をデジタルフィルタリングすることであって、該デジタルフィルタリングは、第２の数の遅延積分器を用いて実施され、該遅延積分器の第２の数は前記遅延積分器の第１の数に等しい、デジタルフィルタリングすること、及び
前記デジタルフィルタリングにおいて最後の遅延積分器に関するデジタル出力値が整定された後に、前記第１の数及び前記第２の数の前記遅延積分器のすべてをリセットすること、
を含む、方法。
【請求項１３】
前記デジタルフィルタリングはデシメーションフィルタを用いて実施される、請求項１２に記載の方法。
【請求項１４】
前記多段シグマデルタ変換器の各段は、デジタル／アナログ（Ｄ／Ａ）変換器によって前記カスケード内の次の段に結合される、請求項１２に記載の方法。
【請求項１５】
前記多段シグマデルタ変換器の各段は、フォワードループによって前記カスケード内の次の段に結合される、請求項１２に記載の方法。
【請求項１６】
最後のＤ／Ａ変換器の出力をスケーリングすること、及び
前記スケーリングされた出力を、前記デジタルフィルタリングに使用される前記最後の遅延積分器の出力に加算することであって、最終デジタル出力を生成する、加算すること、
をさらに含む、請求項１５に記載の方法。
【請求項１７】
前記カスケードシグマデルタ変換器内の前記最後の遅延積分器の出力をデジタル値に変換すること、
前記デジタル値をスケーリングすること、及び
前記スケーリングされた出力を、前記デジタルフィルタリングに使用される前記最後の遅延積分器の出力に加算することであって、最終デジタル出力を生成する、加算すること、
をさらに含む、請求項１５に記載の方法。
【請求項１８】
前記多段シグマデルタ変換器の前記段は１−１構成に配列される、請求項１２に記載の方法。
【請求項１９】
前記多段シグマデルタ変換器の前記段は２−１−１構成に配列される、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、包括的には低電力アナログ／デジタル変換器に関し、より詳細には、シグマデルタ変換器を用いて実施される低電力アナログ／デジタル変換器に関する。
【背景技術】
【０００２】
インクリメンタルアナログ／デジタル変換器と呼ばれることもあるリセット可能シグマデルタアナログ／デジタル（Ａ／Ｄ）変換器が既知である。このタイプのＡ／Ｄ変換器は通常、ＤＣ測定のような低周波数測定又はセンサ用途に使用される。この設計の変換器は通常、特定数のサンプルに関して入力信号をサンプリングして、所定のビット数を有するデジタル出力を生成する。アナログサンプル数とデジタル出力におけるビット数との比はオーバーサンプリング率として知られている。このような変換器に対する達成可能な分解能は、オーバーサンプリング率の関数であるが、この比率のみに依存するわけではない。概して、オーバーサンプリング率が低くなると変換時間が短くなる。変換時間はほとんどの低電力用途にとって重要なパラメータである。
【０００３】
リセット可能シグマデルタＡ／Ｄ変換器の一例を図７に示す。この変換器構成は一次リセット可能シグマデルタＡ／Ｄ変換器７００と呼ばれる。Ａ／Ｄ変換器７０８及びデジタル／アナログ（Ｄ／Ａ）変換器７１０がこの変換器構成を２つの領域に分割している。該変換器の左のエリアはアナログ領域であり、該変換器の右のエリアはデジタル領域である。これらの２つの変換器は、回路７００の出力７１４よりも低い分解能を有し、たった１ビットの分解能を有することすらできる。Ａ／Ｄ変換器７０８の出力はＤ／Ａ変換器７１０によって加算ノード７１８にフィードバックされて、フィードバック関数が提供される。変換器回路７００の次数レベルは、変換器のアナログ側の積分器の総数を指す。図７に示す変換器の場合、単一の積分器７０４が設けられている。単一の積分器の場合、Ｎビットを分解するのに２Ｎ個のサンプルが必要とされる。リセット信号が双方の領域における積分器を再初期化する。
【０００４】
回路７００の動作において、アナログ信号がサンプリングされて積分器７２０に提供される。積分器７２０の出力は変換器７０８によってデジタル値に変換される。この変換器はサンプルを量子化する。変換器７０８の出力はデジタル積分器７２４に提供され、該デジタル積分器７２４はデシメーションフィルタとして動作して、変換器７００に関する出力を生成する。変換器７０８の出力は変換器７１０によってアナログ信号にも変換される。アナログ信号は加算ノード７１８において入力信号に加算される。積分器７２０によるこの復号信号に対する積分によって、変換器７０８の出力におけるノイズが積分器の出力の高周波成分に変わる。変換器７０８による積分器の出力の変換の後、デシメーションフィルタがローパスフィルタとして動作し、ノイズを含む高周波成分を除去する。適切な整定時間によって、出力７１４がサンプリングされたアナログ信号に対するデジタル値に安定化することが可能となる。リセット信号によって、回路内の能動部品がオフに切り替わることが可能となり、電気エネルギーが節約される。
【０００５】
図７のシグマデルタＡ／Ｄ変換器設計を、単一ループ内に第２の積分器を含めることによって増強することができる。このような変換器を図８に示す。この回路８００では、一対の積分器８０４及び８０８がアナログ領域内に設けられ、一対のデジタル積分器８１２及び８１６がデジタル領域内に設けられる。ここでも、積分されたアナログサンプリング信号を量子化すると共に、アナログフィードバックを加算ノード８２８及び８３０を通じて双方の積分器に提供するＡ／Ｄ変換器８２０及びＤ／Ａ変換器が設けられる。この回路の動作は図７を参照して上述した回路の動作と類似であるが、アナログ積分器が追加されることによって、アナログ信号をＮビットに対して２Ｎ／２個のサンプルを用いて分解することが可能となっている。さらなる積分器をアナログ側及びデジタル側に追加して、Ｎビット分解能に必要なサンプル数を低減することができる。残念ながら、サンプル積分の回数が増大するにつれて信号も増大し、最終的には信号レベルが許容可能なレベルを超えてしまう。特に、フィードバック構成によって過負荷が生じ、所望のノイズ転送機能を実施するのに複雑な回路が必要とされる場合がある。
【発明の概要】
【０００６】
２つ以上のアナログ積分器を有する単一ループのシグマデルタ変換器の限界に対処するために、リセット可能多段シグマデルタＡ／Ｄ変換器が開発された。このリセット可能多段シグマデルタＡ／Ｄ変換器は、総数の積分器及び遅延の割当てを有する少なくとも２つのリセット可能シグマデルタループから成るカスケードと、デジタルデシメーションフィルタであって、該デジタルデシメーションフィルタは少なくとも２つのリセット可能シグマデルタループに結合され、該デジタルデシメーションフィルタは、複数の積分器から成るカスケードであって、該デジタルデシメーションフィルタのための、該複数の積分器から成るカスケード内の積分器の数は、少なくとも２つのリセット可能シグマデルタループから成るカスケード内の積分器の総数に等しく、該複数の積分器から成るカスケード内の遅延の割当ては、少なくとも２つのリセット可能シグマデルタループから成るカスケード内の遅延の割当てに等しい、複数の積分器から成るカスケードを備える、デジタルデシメーションフィルタと、該リセット可能多段シグマデルタＡ／Ｄ変換器の分解能よりも低い分解能を有する複数のＡ／Ｄ変換器と、複数のデジタル／アナログ（Ｄ／Ａ）変換器であって、複数のＡ／Ｄ変換器及び該複数のＤ／Ａ変換器は少なくとも２つのリセット可能シグマデルタループから成るカスケードをデジタルデシメーションフィルタに結合する、複数のＤ／Ａ変換器と、少なくとも２つのリセット可能シグマデルタループのための、複数の積分器から成るカスケード内の積分器に結合されると共に、デジタルデシメーションフィルタのための、複数の積分器から成るカスケード内の積分器に結合されるリセットラインとを備える。
【０００７】
リセット可能多段シグマデルタＡ／Ｄ変換器の上記の態様及び他の特徴を、添付図面と併せて解釈される以下の記載において説明する。
【図面の簡単な説明】
【０００８】
【図１】２つの一次ループを有する、量子化誤差を直接計算するリセット可能多段シグマデルタＡ／Ｄ変換器の概略図である。
【図２】１つの二次ループ及び２つの一次ループを有する、量子化誤差を直接計算するリセット可能多段シグマデルタＡ／Ｄ変換器の概略図である。
【図３】１つの二次ループ及び２つの一次ループを有する、量子化誤差を直接計算すると共に量子化ビットを自身の出力に加算するリセット可能多段シグマデルタＡ／Ｄ変換器の概略図である。
【図４】１つの二次ループ及び２つの一次ループを有する、量子化誤差を直接計算すると共に自身の最後のループ内にフィードフォワードループを有するリセット可能多段シグマデルタＡ／Ｄ変換器の概略図である。
【図５】１つの二次ループ及び２つの一次ループを有する、フィードフォワードループを用いて量子化誤差を暗黙的に計算するリセット可能多段シグマデルタＡ／Ｄ変換器の概略図である。
【図６】１つの二次ループ及び２つの一次ループを有する、フィードフォワードループを用いて量子化誤差を暗黙的に計算すると共に、量子化ビットを自身の出力に加算するリセット可能多段シグマデルタＡ／Ｄ変換器の概略図である。
【図７】リセット可能単段一次シグマデルタＡ／Ｄ変換器の概略図である。
【図８】リセット可能単段二次シグマデルタＡ／Ｄ変換器の概略図である。
【発明を実施するための形態】
【０００９】
量子化誤差を直接計算する多段シグマデルタＡ／Ｄ変換器のリセット可能な動作を可能にする回路１０を図１に示す。回路１０は、第１の段１４と、第２の段１８と、デシメーションフィルタ２０と、複数のＡ／Ｄ変換器２４と、複数のＤ／Ａ変換器２８と、リセットライン３０とを含む。第１の段は、ただ１つの積分器３４を有するため一次段である。第２の段も、同じくただ１つの積分器３８を有するため一次段である。これらの２つの段はＤ／Ａ変換器４０によって互いに結合され、それによって、Ａ／Ｄ変換器４４によって生成される第１の段１４の出力が第２の段１８の入力に提供される。複数の段から成るこの構成は１−１構成として既知である。同様に、他の段を多段シグマデルタ変換器に結合することができる。その結果、多段シグマデルタ変換器は、先行する段の出力が次の段の入力に結合される、少なくとも２つの段を含む。この構成では、Ａ／Ｄ変換器はその段の量子化誤差を直接計算し、Ｄ／Ａ変換器はこの誤差を入力として次の段に提供する。
【００１０】
デシメーションフィルタ２０は、同様に複数の積分器を含む。デシメーションフィルタ２０内の積分器５０及び５４はカスケードに構成されている。デシメーションフィルタ２０内の積分器の数は多段シグマデルタ変換器内の積分器の数と同じである。回路１０内の積分器のすべてがリセットライン３０に接続される。シグマデルタ変換器及びデシメーションフィルタの中の積分器のすべては単位遅延積分器である。多段シグマデルタ変換器内にある遅延積分器と同数の遅延積分器をデシメーションフィルタ内で使用することによって、該変換器及び該フィルタによってサンプリング信号を同期して処理することが可能となる。リセット信号によって、回路１０の能動部品がオフに切り替わることが可能となり、電気エネルギーが節約される。回路１０のような回路のこの態様は、電池式の用途において特に有用である。
【００１１】
第１の段１４の出力はＡ／Ｄ変換器４４によって生成され、量子化誤差を含む。この出力はデシメーションフィルタ２０の第１の積分器５０及びＤ／Ａ変換器４０に提供される。Ｄ／Ａ変換器４０はアナログ信号を生成し、該アナログ信号はフィードバックとして加算ノード６０において第１の段に提供される。ここで、該アナログ信号はサンプリングされている入力信号と組み合わされる。Ｄ／Ａ変換器４０からのアナログ信号は、加算ノード６２において積分器３４の積分出力にも組み合され、入力として第２の段１８の積分器３８に提供される。積分器３８の出力は、Ａ／Ｄ変換器７０によって量子化誤差を含むデジタルデータに変換される。Ａ／Ｄ変換器７０のデジタル出力は、加算ノード６４によってデシメーションフィルタ内の第１の積分器５０の出力と組み合わされ、入力としてデシメーションフィルタの第２の積分器５４に提供される。Ａ／Ｄ変換器７０の出力はＤ／Ａ変換器７４にも提供され、該Ｄ／Ａ変換器７４はアナログフィードバック信号を生成し、該アナログフィードバック信号は加算ノード６８によって加算ノード６２の出力と組み合わされる。したがって、Ａ／Ｄ変換器４４及び７０並びにＤ／Ａ変換器４０及び７４は、回路１０をアナログ領域８０とデジタル領域８４とに分割する。回路１０は積分器５４の出力においてデジタル出力を生成するが、該デジタル出力は該回路の量子化誤差を含む。積分器５４によって生成されるビット数はＡ／Ｄ変換器４４及び７０によって生成されるビット数よりも大きい。回路１０は、デジタル出力を生成するのに適切なクロックサイクル数にわたって動作することが可能となる。一実施形態では、回路１０は４ＭＨｚのクロックレートにおいて最小の４０９６クロックサイクルにわたって動作する。
【００１２】
量子化誤差を直接計算することによって多段シグマデルタＡ／Ｄ変換器のリセット可能な動作を可能にする別の回路２００を図２に示す。回路２００は、第１の段２１４と、第２の段２１８と、第３の段２２２と、デシメーションフィルタ２２０と、複数のＡ／Ｄ変換器２２４と、複数のＤ／Ａ変換器２２８と、リセットライン２３０とを含む。第１の段は、２つの積分器２３４及び２３６を有するため二次段である。第２の段は、ただ１つの積分器２３８を有するため一次段であり、第３の段も、同じくただ１つの積分器２４２を有するため一次段である。これらの３つの段はＤ／Ａ変換器２４０、２４８、及び２７８によって互いに結合される。Ｄ／Ａ変換器２４０は、Ａ／Ｄ変換器２４４によって生成される第１の段２１４の出力を第２の段２１８の入力に提供する。Ｄ／Ａ変換器２４８は、Ａ／Ｄ変換器２５２によって生成される第２の段２１８の出力を第３の段２２２の入力に提供する。複数の段から成るこの構成は２−１−１構成として既知である。同様に、異なる次数の他の段を多段シグマデルタ変換器に結合することができる。その結果、多段シグマデルタ変換器は、先行する段の出力が次の段の入力に結合される、少なくとも２つの段を含み、これらの段の次数は異なることができる。ここでも、Ａ／Ｄ変換器は段の量子化誤差を直接計算し、Ｄ／Ａ変換器はこの誤差を入力として次の段に提供する。
【００１３】
デシメーションフィルタ２２０は、同様に複数の積分器を含む。デシメーションフィルタ２２０内の積分器２５０、２５４、２５６、及び２５８はカスケードに構成されている。デシメーションフィルタ２２０内の積分器の数は多段シグマデルタ変換器内の積分器の数と同じである。回路２００内の積分器のすべてがリセットライン２３０に結合される。シグマデルタ変換器及びデシメーションフィルタの中の積分器のすべては単位遅延積分器である。多段シグマデルタ変換器内にある遅延積分器と同数の遅延積分器をデシメーションフィルタ内で使用することによって、該変換器及び該フィルタによってサンプリング信号を同期して処理することが可能となる。リセット信号によって、回路２００の能動部品がオフに切り替わることが可能となり、電気エネルギーが節約される。回路２００のような回路のこの態様は、電池式の用途において特に有用である。
【００１４】
第１の段２１４の出力はＡ／Ｄ変換器２４４によって生成され、量子化誤差を含む。この出力はデシメーションフィルタ２２０の第１の積分器２５０、Ｄ／Ａ変換器２４０、及び、フィードフォワードの様態で加算ノード２６２に提供される。Ｄ／Ａ変換器２４０はアナログ信号を生成し、該アナログ信号はフィードバックとして加算ノード２６０及び２６６において第１の段に提供される。加算ノード２６０において、アナログフィードバック信号はサンプリングされている入力信号と組み合わされ、一方で積分器２３４の出力は、積分器２３６に対する入力のために加算ノード２６６においてアナログフィードバック信号と組み合わされる。Ｄ／Ａ変換器２４０からのアナログ信号は、加算ノード２６４において積分器２３６の積分出力にも組み合わされ、入力として第２の段２１８の積分器２３８に提供される。
【００１５】
積分器２３８の出力は、Ａ／Ｄ変換器２５２によって量子化誤差を含むデジタルデータに変換され、スケーラ２７２によってスケーリングされた後、加算ノード２６８においてデシメーションフィルタ内の第２の積分器２５４の出力と合計され、入力としてデシメーションフィルタの第３の積分器２５６に提供される。Ａ／Ｄ変換器２５２の出力はＤ／Ａ変換器２４８にも提供され、該Ｄ／Ａ変換器２４８はアナログフィードバック信号を生成し、該アナログフィードバック信号は、加算ノード２８２によって積分器２３８の出力と組み合わされる。該アナログフィードバック信号は、加算ノード２８０によって加算ノード２６４の出力とも組み合わされ、入力として多段シグマデルタ変換器の第３の積分器２３８に提供される。
【００１６】
同様に、積分器２４２の出力は、Ａ／Ｄ変換器２７０によって量子化誤差を含むデジタルデータに変換され、スケーラ２７４によってスケーリングされた後、加算ノード２８４においてデシメーションフィルタ内の第３の積分器２５６の出力と合計され、入力としてデシメーションフィルタ２２０の第４の積分器２５８に提供される。Ａ／Ｄ変換器２７０の出力はＤ／Ａ変換器２７８にも提供され、該Ｄ／Ａ変換器２７８はアナログフィードバック信号を生成し、該アナログフィードバック信号は、加算ノード２８８によって加算ノード２８２の出力と組み合わされ、入力として多段シグマデルタ変換器の第４の積分器２４２に提供される。したがって、Ａ／Ｄ変換器２４４、２５２、及び２７０並びにＤ／Ａ変換器２４０、２４８、及び２７８は、回路２００をアナログ領域２９０とデジタル領域２９４とに分割する。回路２００は積分器２５８の出力においてデジタル出力を生成するが、該デジタル出力は該回路に関する量子化誤差の計算値を含む。積分器２５８によって生成されるビット数はＡ／Ｄ変換器２４４、２５２、及び２７０によって生成されるビット数よりも大きい。上記のように、リセット可能シグマデルタＡ／Ｄ変換器は、デジタル出力を生成するのに適切なクロックサイクル数にわたって動作することが可能となる。
【００１７】
量子化誤差を直接計算することによって多段シグマデルタＡ／Ｄ変換器のリセット可能な動作を可能にする別の回路３００を図３に示す。回路３００は、第１の段３１４と、第２の段３１８と、第３の段３２２と、デシメーションフィルタ３２０と、複数のＡ／Ｄ変換器３２４と、複数のＤ／Ａ変換器３２８と、リセットライン３３０とを含む。第１の段は、２つの積分器３３４及び３３６を有するため二次段である。第２の段は、ただ１つの積分器３３８を有するため一次段であり、第３の段も、同じくただ１つの積分器３４２を有するため一次段である。これらの３つの段はＤ／Ａ変換器３４０及び３４８によって互いに結合される。Ｄ／Ａ変換器３４０は、Ａ／Ｄ変換器３４４によって生成される第１の段３１４の出力を第２の段３１８の入力に提供する。Ｄ／Ａ変換器３４８は、Ａ／Ｄ変換器３５２によって生成される第２の段３１８の出力を第３の段３２２の入力に提供する。複数の段から成るこの構成は、図２を参照して上記に記載したように２−１−１構成である。
【００１８】
デシメーションフィルタ３２０は、同様に複数の積分器を含む。デシメーションフィルタ３２０内の積分器３５０、３５４、３５６、及び３５８はカスケードに構成されている。デシメーションフィルタ３２０内の積分器の数は多段シグマデルタ変換器内の積分器の数と同じである。回路３００内の積分器のすべてがリセットライン３３０に結合される。シグマデルタ変換器及びデシメーションフィルタの中の積分器のすべては単位遅延積分器である。多段シグマデルタ変換器内にある遅延積分器と同数の遅延積分器をデシメーションフィルタ内で使用することによって、該変換器及び該フィルタによってサンプリング信号を同期して処理することが可能となる。リセット信号によって、回路３００の能動部品がオフに切り替わることが可能となり、電気エネルギーが節約される。回路３００のような回路のこの態様は、電池式の用途において特に有用である。
【００１９】
第１の段３１４の出力はＡ／Ｄ変換器３４４によって生成され、量子化誤差を含む。この出力はデシメーションフィルタ３２０の第１の積分器３５０、Ｄ／Ａ変換器３４０、及び、フィードフォワードの様態で加算ノード３６２に提供される。Ｄ／Ａ変換器３４０はアナログ信号を生成し、該アナログ信号はフィードバックとして加算ノード３６０及び３６６において第１の段に提供される。加算ノード３６０において、アナログフィードバック信号はサンプリングされている入力信号と組み合わされ、一方で積分器３３４の出力は、積分器３３６に対する入力のために加算ノード３６６においてアナログフィードバック信号と組み合わされる。Ｄ／Ａ変換器３４０からのアナログ信号は、加算ノード３６４において積分器３３６の積分出力にも組み合わされ、入力として第２の段３１８の積分器３３８に提供される。
【００２０】
積分器３３８の出力は、Ａ／Ｄ変換器３５２によって量子化誤差を含むデジタルデータに変換され、スケーラ３７２によってスケーリングされた後、加算ノード３６８においてデシメーションフィルタ内の第２の積分器３５４の出力と合計され、入力としてデシメーションフィルタの第３の積分器３５６に提供される。Ａ／Ｄ変換器３５２の出力はＤ／Ａ変換器３４８にも提供され、該Ｄ／Ａ変換器３４８はアナログフィードバック信号を生成し、該アナログフィードバック信号は、加算ノード３８２によって積分器３３８の出力と組み合わされる。該アナログフィードバック信号は、加算ノード３８０によって加算ノード３６４の出力とも組み合わされ、入力として多段シグマデルタ変換器の第３の積分器３３８に提供される。
【００２１】
同様に、積分器３４２の出力は、Ａ／Ｄ変換器３７０によって量子化誤差を含むデジタルデータに変換され、スケーラ３７４によってスケーリングされた後、加算ノード３８４においてデシメーションフィルタ内の第３の積分器３５６の出力と合計され、入力としてデシメーションフィルタ３２０の第４の積分器３５８に提供される。Ａ／Ｄ変換器３７０の出力はＤ／Ａ変換器３７８にも提供され、該Ｄ／Ａ変換器３７８はアナログフィードバック信号を生成し、該アナログフィードバック信号は、加算ノード３８８によって加算ノード３８２の出力と組み合わされ、入力として多段シグマデルタ変換器の第４の積分器３４２に提供される。したがって、Ａ／Ｄ変換器３４４、３５２、及び３７０並びにＤ／Ａ変換器３４０、３４８、及び３７８は、回路３００をアナログ領域３９０とデジタル領域３９４とに分割する。
【００２２】
回路３００は、スケーラ３９８及び加算ノード３９６も含む。スケーラ３９８はＡ／Ｄ変換器３７０からデジタル信号を受信し、該デジタル信号を、加算ノード３９６において積分器３５８の出力と組み合わされる前にスケーリングする。この加算によって、変換器３００のデジタル出力における量子化ビット数が増大する。積分器３５８によって生成されるビット数はＡ／Ｄ変換器３４４、３５２、及び３７０によって生成されるビット数よりも大きい。上記のように、リセット可能シグマデルタＡ／Ｄ変換器は、デジタル出力を生成するのに適切なクロックサイクル数にわたって動作することが可能となる。
【００２３】
量子化誤差を直接計算することによって多段シグマデルタＡ／Ｄ変換器のリセット可能な動作を可能にする別の回路を図４に示す。同様の符号を使用して、上述した同様の要素を参照すると、回路４００は図３を参照して上述したものと非常に類似した様態で動作する。しかしながら、回路４００は、最後のアナログループ３２２内にフィードフォワードループを含む。該フィードフォワードループは、加算ノード４８８において加算ノード３８２の出力と積分器３４２の出力とを合計する。フィードフォワードループは、図３に示す単位遅延積分器３５６ではなく、非遅延積分器４５６を含むことを必要とする。この置き換えによって、デジタル側に対する遅延の割当てをアナログ側に対する遅延の割当てと同じにすることが可能となる。これは本明細書において説明されるリセット可能多段シグマデルタＡ／Ｄ変換器に対する要件である。回路４００は、変換器の出力における量子化ビット数を増大させるスケーラ３９８及び加算ノード３９６を含まないが、これらの構成要素を含んでもよい。
【００２４】
フィードフォワードループを使用して量子化誤差を暗黙的に計算することによって多段シグマデルタＡ／Ｄ変換器のリセット可能な動作を可能にする別の回路５００を図５に示す。回路５００は、第１の段５１４と、第２の段５１８と、第３の段５２２と、デシメーションフィルタ５２０と、複数のＡ／Ｄ変換器５２４と、複数のＤ／Ａ変換器５２８と、リセットライン５３０とを含む。第１の段は、２つの積分器５３４及び５３６を有するため二次段である。第２の段は、ただ１つの積分器５３８を有するため一次段であり、第３の段も、同じくただ１つの積分器５４２を有するため一次段である。これらの３つの段は、上述した回路においてはそうであったようなＤ／Ａ変換器５４０及び５４８ではなく、後に説明するようにフォワードループによって互いに結合される。第１の段５１４に対する入力信号は加算ノード５６０及び加算ノード５０４に提供される。第１の積分器５３４の出力も加算ノード５０４に提供され、ここで、サンプリングされているアナログ信号、積分器５３４の出力、及び積分器５３６の出力が合計されてＡ／Ｄ変換器５４４に提供される。Ｄ／Ａ変換器５４０はＡ／Ｄ変換器５４４の出力を用いてアナログフィードバック信号を生成し、該アナログフィードバック信号は第１の段５１４の加算ノード５６０に提供される。Ａ／Ｄ変換器５４４の出力はデシメーションフィルタの２つの積分器５５０及び５５４にも提供される。積分器５５４の出力は加算ノード５６８に提供される。
【００２５】
上述した回路内の積分器５３６によって計算された量子化誤差はここで、フィードフォワードループによって加算ノード５６４及び５８０に提供される。加算ノード５８０は、第２の段の積分器５３８に入力を提供する。この積分器の出力は別のフィードフォワードループによって加算ノード５８８及び５８６に提供される。加算ノード５８８は、積分器５３８の出力と、Ｄ／Ａ変換器５７８からのアナログフィードバック信号とを組み合わせ、この合計を入力として積分器５４２に提供する。したがって、アナログ段はフィードフォワードループによってカスケード接続され、複数の段から成るこの構成は、図２を参照して上記に記載した理由と同様の理由から、依然として２−１−１構成と呼ばれる。
【００２６】
加算ノード５６４はＡ／Ｄ変換器５５２に入力を提供し、加算ノード５８６はＡ／Ｄ変換器５７０に入力を提供する。Ａ／Ｄ変換器５５２はＤ／Ａ変換器５４８に提供されるデジタル信号を生成し、Ａ／Ｄ変換器５７０はＤ／Ａ変換器５７８に提供されるデジタル信号を生成する。Ｄ／Ａ変換器５４８は積分器５３８に対する入力のために加算ノードに送信されるアナログフィードバック信号を生成し、Ｄ／Ａ変換器５７８は積分器５４２に対する入力のために加算ノードに送信されるアナログフィードバック信号を生成する。Ａ／Ｄ変換器５５２の出力はスケーラ５７２にも提供され、Ａ／Ｄ変換器５７０の出力はスケーラ５７４にも提供される。積分器５５８の出力が変換器５００の出力である。
【００２７】
図５の回路では、デシメーションフィルタ５２０内の積分器５５０、５５４、５５６、及び５５８はカスケードに構成されている。デシメーションフィルタ５２０内の積分器の数は多段シグマデルタ変換器内の積分器の数と同じである。回路５００内の積分器のすべてがリセットライン５３０に結合され、これらの積分器のすべてが単位遅延積分器である。多段シグマデルタ変換器内にある遅延積分器と同数の遅延積分器をデシメーションフィルタ内で使用することによって、該変換器及び該フィルタによってサンプリング信号を同期して処理することが可能となる。リセット信号によって、回路５００内の能動部品がオフに切り替わることが可能となり、電気エネルギーが節約される。回路５００のような回路のこの態様は、電池式の用途において特に有用である。
【００２８】
フィードフォワードループを使用して量子化誤差を暗黙的に計算することによって多段シグマデルタＡ／Ｄ変換器のリセット可能な動作を可能にする別の回路を図６に示す。同様の符号を使用して上述した同様の要素を参照すると、回路６００は図５を参照して上述したものと非常に類似した様態で動作する。しかしながら、回路６００は、上述したスケーラ３９８及びノード３９６と同様に動作する、Ａ／Ｄ変換器６０４と、スケーラ６９８と、加算ノード６９６とを含む。Ａ／Ｄ変換器６０４は、積分器５４２の出力を受信し、変換器６００に関する量子化誤差のデジタル表現を生成する。スケーラ６９８は、Ａ／Ｄ変換器６０４からデジタル信号を受信し、該デジタル信号を、加算ノード６９６において積分器５５８の出力に加算される前にスケーリングする。この加算によって、変換器６００のデジタル出力における量子化ビット数が増大する。積分器５５８によって生成されるビット数はＡ／Ｄ変換器５４４、５５２、及び５７０によって生成されるビット数よりも大きい。上記のように、リセット可能シグマデルタＡ／Ｄ変換器は、デジタル出力を生成するのに適切なクロックサイクル数にわたって動作することが可能となる。回路６００は追加の量子化ビットを提供する追加のＡ／Ｄ変換器を含むが、入力信号の変換が整定されており、且つ積分器５４２の出力がＡ／Ｄ変換器５７８に切り替えられる前に積分器がリセットされていないことを条件として、Ａ／Ｄ変換器５７８を使用してもよい。
【００２９】
上述した具体的な実施態様に多数の変更を行うことができることを当業者は認識しよう。したがって、以下の特許請求の範囲は上記で例示及び説明した具体的な実施形態には限定されるものではない。原出願において提示されているものとしての、及び補正されている場合があるものとしての特許請求の範囲は、本明細書において開示されている実施形態及び教示の変形形態、代替形態、変更形態、改良形態、均等物、及び実質的な均等物を包含し、これらは現時点では予期されていないか又は真価を認められていないもの、及び、たとえば出願人／特許権者等から提起され得るものを含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
2010114894000001.pdf