(57)【要約】【課題】不揮発性記憶装置の記憶セル間のショートを抑制し、その特性のばらつきを抑制する。【解決手段】基板上に配置させた第１の配線層の上層に、記憶セル層を形成し、記憶セル層を第２の方向に分離すると共に、第１の方向に延在する第１の配線を基板上に形成するために、第１の方向に連通する第１のトレンチを形成し、第１のトレンチ内に第１の素子分離層を埋設し、記憶セル層及び第１の素子分離層の上層に、第２の配線層を形成し、第２の配線層を加工し、第２の方向に延在する第２の配線を形成し、第１の素子分離層をエッチングして、第１の素子分離層の上面を所定の位置まで降下させて、記憶セル層を第１の方向に分離するために、第２の方向に連通する第２のトレンチを形成する。【選択図】図１０
2010225888.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する、少なくとも一つの第１の配線と、
前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に記憶素子を有した記憶セルを配置した半導体装置の製造方法であって、
基板上に配置させた第１の配線層の上層に、記憶セル層を形成する工程と、
前記記憶セル層を第２の方向に分離すると共に、前記第１の方向に延在する第１の配線を前記基板上に形成するために、第１の方向に連通する第１のトレンチを形成する工程と、
前記第１のトレンチ内に第１の素子分離層を埋設する工程と、
前記記憶セル層及び前記第１の素子分離層の上層に、第２の配線層を形成する工程と、
前記第２の配線層を加工し、前記第２の方向に延在する前記第２の配線を形成する工程と、
前記第１の素子分離層をエッチングして、前記第１の素子分離層の上面を所定の位置まで降下させる工程と、
前記記憶セル層を第１の方向に分離するために、第２の方向に連通する第２のトレンチを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のトレンチを形成後、前記第２のトレンチ内に第２の素子分離層を埋設すると共に、前記第１の素子分離層をエッチングして形成された前記第１のトレンチ内に第１の素子分離層を埋設することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の素子分離層の上面を所定の位置まで降下させる際には、前記第１の素子分離層により分離された前記記憶セル層の上層に、２層以上のマスク部材を配置させて、前記第１の素子分離層のエッチングをすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記マスク部材の最上層に、前記第１の素子分離層とは組成の異なる被膜を配置して、前記第１の素子分離層のエッチングをすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記マスク部材の最下層に、前記第１の素子分離層もしくは第２の素子分離層と同成分の被膜を配置して、前記第１の素子分離層のエッチングをすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第１の素子分離層の形成においては、前記第１の素子分離層の原材料を含んだ溶液を用い、塗布法により前記第１のトレンチ内に埋設することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記記憶セル層に整流素子層を介設することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１の素子分離層をエッチングして、前記第１の素子分離層の上面を所定の位置まで降下させる際には、前記記憶セル層の記憶素子部が露出するまで前記第１の素子分離層をエッチングすること特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。
【０００３】
特にＮＡＮＤ型フラッシュメモリは、複数のアクティブエリア（「ＡＡ」）がゲートコンダクタ（「ＧＣ」）を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年ＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも６０ｎｍ以下に達している。
【０００４】
しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記憶するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性メモリの開発が望まれている。
【０００５】
その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化及び高密度化を実現するものとして期待されている。そして、不揮発性メモリの記憶部の記憶セル（記憶用単位要素）においては、クロスポイントセルであるために（例えば、特許文献１参照）、不揮発性メモリの平面において、第１の方向に第１の配線を加工した後、第１の方向から略直角に回転させた第２の方向に第２の配線を加工する必要がある。また、各セル間を絶縁するために、セル間に素子分離層を配置する必要もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２３５６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、素子分離層を形成するために、第１の方向にセル材のエッチング加工を施すと、エッチングにより形成されるトレンチは通常、逆テーパ型となるために、当該トレンチに埋設される素子分離層も逆テーパ型となってしまう。そして、第２の方向にセル材のエッチング加工を施すと、すでに埋め込まれた素子分離層が逆テーパ型であるために、当該素子分離層が庇となって、セル材（例えば、半導体、金属等）の残渣成分が被加工部分に残ってしまう。そして、このような残渣があると、セル間にショート（電気的短絡）が発生したり、不揮発性記憶装置の特性にばらつきが発生するという問題が生じている。
【０００８】
本発明は、このような点に鑑みてなされたものであり、セル材の残渣発生を抑え、セル間のショート、不揮発性記憶装置の特性ばらつきを抑制する製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に記憶素子を有した記憶セルを配置した半導体装置の製造方法であって、基板上に配置させた第１の配線層の上層に、記憶セル層を形成する工程と、前記記憶セル層を第２の方向に分離すると共に、前記基板上に前記第１の方向に延在する第１の配線を形成するために、第１の方向に連通する第１のトレンチを形成する工程と、前記第１のトレンチ内に第１の素子分離層を埋設する工程と、前記第１の素子分離層により分離された前記記憶セル層及び前記第１の素子分離層の上層に、第２の配線層を形成する工程と、前記第２の配線層を加工し、前記第２の方向に延在する前記第２の配線を形成する工程と、前記第１の素子分離層をエッチングして、前記第１の素子分離層の上面を所定の位置まで降下させる工程と、前記記憶セル層を第１の方向に分離するために、第２の方向に連通する第２のトレンチを形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
不揮発性記憶装置の記憶セル間のショート（電気的短絡）が抑制され、その特性のばらつきが抑制される。
【図面の簡単な説明】
【００１１】
【図１】不揮発性記憶装置の記憶セル部の要部断面模式図である（その１）。
【図２】不揮発性記憶装置の記憶セル部の要部断面模式図である（その２）。
【図３】ReRAMメモリセルを形成する製造工程の要部図である（その１）。
【図４】ReRAMメモリセルを形成する製造工程の要部図である（その２）。
【図５】ReRAMメモリセルを形成する製造工程の要部図である（その３）。
【図６】ReRAMメモリセルを形成する製造工程の要部図である（その４）。
【図７】ReRAMメモリセルを形成する製造工程の要部図である（その５）。
【図８】ReRAMメモリセルを形成する製造工程の要部図である（その６）。
【図９】ReRAMメモリセルを形成する製造工程の要部図である（その７）。
【図１０】ReRAMメモリセルを形成する製造工程の要部図である（その８）。
【図１１】ReRAMメモリセルを形成する製造工程の要部図である（その９）。
【図１２】比較例を説明するための要部模式立体図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施の形態について説明する。
【実施例１】
【００１３】
図１は、不揮発性記憶装置の記憶セル部の要部断面模式図である。図１（ａ）及び図１（ｂ）には、不揮発性記憶装置の一例として、クロスポイント構造のReRAM（Resistance Random Access Memory）メモリのReRAMメモリセルアレイ１ａ，１ｂが例示されている。また、図１（ａ）及び図１（ｂ）では、ReRAMメモリセルが複数段に積層された構造が示されている。
【００１４】
図１（ａ）に示すように、ReRAMメモリセルアレイ１ａの各記憶セル（単位メモリセル）８０においては、第１のビッドラインである配線層BL1（下部配線）を下地とし、下層から上層に向かって、第１のメタル膜１０、第１の整流素子であるダイオード層２０、オーミックコンタクト用の第２のメタル膜３０、第１の記憶素子である抵抗変化膜４０、第３のメタル膜５０を配置している。そして、メタル膜５０上には、ＣＭＰ（Chemical Mechanical Polishing）用のストッパ配線膜６０を配置し、各記憶セル８０におけるストッパ配線膜６０同士を第１のワードラインである配線層WL1（上部配線）で接続している。
【００１５】
ここで、配線層WL1は、第１の方向（図中のＸ軸方向）に延在し、配線層BL1は、前記第１の方向に対して非平行な第２の方向（図中のＹ軸方向）に延在している。すなわち、抵抗変化膜４０は、互いにクロスした配線層BL1と配線層WL1との間に配置されている。そして、各記憶セル８０においては、第１のダイオード層２０と抵抗変化膜４０とが直列に接続されて、記憶セル８０の一方向に電流が流れる構成となっている。
【００１６】
さらに、ReRAMメモリセルアレイ１ａにおいては、配線層WL1上に層間絶縁膜９０が配置され、層間絶縁膜９０上に、第２のビッドラインである配線層BL2が配置されている。また、配線層BL2上に、上述した記憶セル８０が配置されている。
【００１７】
すなわち、配線層BL2上に、第４のメタル膜１０、第２の整流素子であるダイオード層２０、オーミックコンタクト用の第５のメタル膜３０、第２の記憶素子である抵抗変化膜４０、第６のメタル膜５０を配置している。そして、メタル膜５０上にストッパ配線膜６０を配置して、各記憶セル８０におけるストッパ配線膜６０同士が第２のワードラインである配線層WL2により接続されている。
【００１８】
このように、ReRAMメモリセルアレイ１ａにおいては、記憶セル８０が配線を介し、複数段に積層された構造になっている。また、隣接するセル間には、各セル間の絶縁を確保するために、素子分離層７０が周期的に配置されている。  
そして、ワードラインとビッドラインとを介して、それぞれの抵抗変化膜４０に電流が供給されると、抵抗変化膜４０は、第１の状態と第２の状態との間を可逆的に遷移することができる。
【００１９】
また、このようなReRAMメモリセルアレイは、図１（ａ）に示すReRAMメモリセルアレイ１ａのほか、図１（ｂ）に示すReRAMメモリセルアレイ１ｂであってもよい。  
ReRAMメモリセルアレイ１ｂの構造においては、ワード線である配線層WL1を各段毎に独立にして配置するのではなく、配線層WL1を共通化して、記憶セル８０を複数段に積層している。
【００２０】
すなわち、配線層WL1から下方の記憶セル８０並びに配線層BL1については、図１（ａ）と同様の配置をしているが、配線層WL1上には、その下層からメタル膜５０、記憶素子である抵抗変化膜４０、メタル膜３０、ダイオード層２０、メタル膜１０が配置している。そして、メタル膜１０上に、ビッドラインである配線層BL2を配置している。
【００２１】
このような構造によれば、記憶密度の向上のほか、配線層WL1の共通化により、当該配線層WL1への印加電圧遅延の抑制、書き込み動作及び消去動作の迅速化、素子面積の低減等が期待される。
【００２２】
なお、配線層WL1，WL2，BL1、ストッパ配線膜６０の材質は、例えば、高温熱耐性に優れ、抵抗率の低いタングステン（Ｗ）が適用される。また、窒化タングステン（ＷＮ）、炭化タングステン（ＷＣ）を用いてもよい。  
また、メタル膜１０，３０，５０の材質は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等が適用される。  
また、本実施の形態では、記憶素子の一例として、抵抗変化型素子を用いた場合を例示しているが、抵抗変化膜４０の代わりに相変化膜を用いて相変化型記憶素子としてもよい。
【００２３】
次に、上述した記憶セル８０の構造についてより詳細に説明する。  
図２は、不揮発性記憶装置の記憶セル部の要部断面模式図である。図２では、配線層BL1，WL1を含めた記憶セル８０の拡大図が示されている。  
図２に示すように、記憶セル８０は、抵抗変化膜４０の上層と下層に、電極であるメタル膜３０，５０を備えている。当該メタル膜３０，５０を配置することにより、メタル膜３０，５０を介しての抵抗変化膜４０との電気的な接続を図ることができる。  
また、メタル膜３０とダイオード層２０との安定したオーミックコンタクトを確保するために、メタル膜３０とダイオード層２０との界面にメタル膜３０とは成分の異なる層を形成させてもよい。当該層としては、例えば、金属シリサイド膜が挙げられる。このような金属シリサイド膜は、メタル膜３０及びダイオード層２０にアニール処理（例えば、５５０℃）を施すことにより形成される。  
また、メタル膜３０，５０においては、抵抗変化膜４０への不純物の拡散を防止するバリア層としての機能を持たしてもよい。
【００２４】
そして、抵抗変化膜４０は、配線層WL1と配線層BL1とに与える電位の組み合わせによって、抵抗変化膜４０の主面間に印加される電圧が変化し、抵抗変化膜４０の特性（例えば、抵抗値）によって、情報を記憶したり消去したりすることができる。このため、抵抗変化膜４０には、印加される電圧によって特性が変化する任意の材料を用いることができる。
【００２５】
例えば、抵抗変化膜４０の材質としては、印加される電圧によって抵抗値が可逆的に遷移可能な可変抵抗層、あるいは結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などが適用される。  
具体的な抵抗変化膜４０の材質としては、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＨｆＡｌＯｘ、Ｃ（炭素）、ＣＮ（窒化炭素）、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等から選択された少なくとも１つを含む材料が適用される。
【００２６】
さらに、抵抗変化膜４０の構成としては、それ自体をＭＩＭ（Metal-Insulator-Metal）構造としてもよい。  
例えば、上述した酸化膜またはカルコゲナイド系材料を中間に配置し、その上下に、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＡｌＴｉＮ）、窒化タンタル（ＴａＮ）、窒化チタンシリサイド（ＴｉＮＳｉ）、炭化タンタル（ＴａＣ）、チタンシリサイド（ＴｉＳｉ）、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケル白金シリサイド（ＮｉＰｔＳｉ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、白金ロジウム（ＰｔＲｈ）、イリジウム（Ｉｎ）等から選択された少なくとも１つを含む材料を配置した構造であってもよい。
【００２７】
また、記憶セル８０は、整流素子としてのダイオード層２０を備えている。これにより、配線層WL1及び配線層BL1の組み合わせによって、任意の記憶セル８０が選択されても、当該記憶セル８０内に流れる電流の方向が規制される。
【００２８】
ダイオード層２０の材質は、例えば、ポリシリコン（poly-Ｓｉ）を主成分としている。また、ダイオード層２０としては、例えば、ＰＩＮ型ダイオード、ＰＮ接合ダイオード、ショットキーダイオード、ツェナーダイオード等が適用される。  
なお、ダイオード層２０としては、シリコン（Ｓｉ）の他、ゲルマニウム（Ｇｅ）等の半導体材料、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物の半導体材料を組み合わせて用いてもよい。  
また、リセット（消去）動作において抵抗変化膜４０の加熱を効率よく行うために、抵抗変化膜４０の近傍にヒートシンク層を介設してもよい（図示しない）。
【００２９】
次に、ReRAMメモリセルアレイを形成する製造工程について説明する。  
図３〜図１１は、ReRAMメモリセルを形成する製造工程の要部図である。  
まず、図３に示すように、記憶セル８０の形態に加工される前の被膜の積層体が形成される。図３では、図中のＹ軸方向（第２の方向）に略垂直に上記積層体を切断した断面が例示されている。
【００３０】
すなわち、基板ｓｕｂ上に、平面状（べた状）の配線層BL1、メタル膜１０、ダイオード層２０、メタル膜３０、抵抗変化膜４０、メタル膜５０、ストッパ配線膜６０、マスク部材１００がスパッタリング法またはＣＶＤ（Chemical Vapor Deposition）法で成膜される。  
ここで、基板ｓｕｂとは、例えば、半導体基板の上層に形成された層間絶縁膜であり、当該層間絶縁膜の下層にＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路等が配置されている。  
また、マスク部材１００の材質は、例えば、酸化シリコン（ＳｉＯ２）が適用される。
【００３１】
次に、図４に示すように、上記積層体にＲＩＥ（Reactive Ion etching）による処理が施されて、上記積層体にＹ軸方向に連通するトレンチＴＲ１が形成される。  
ここで、図４（ａ）には、図中のＹ軸方向に略垂直に積層体を切断した断面が例示され、図４（ｂ）には、図４（ａ）のマスク部材１００から基板ｓｕｂの方向に眺めた前記積層体の上面図が例示されている。なお、図４（ａ）は、図４（ｂ）のＸ−Ｙ断面に対応している。
【００３２】
すなわち、平面状のマスク部材１００がマスクとしてパターニングされた後、当該パターニングされたマスク部材１００により、平面状のストッパ配線膜６０、メタル膜５０、抵抗変化膜４０、メタル膜３０、ダイオード層２０、メタル膜１０、配線層BL1がエッチングされる。これにより、上記積層体はＸ軸方向（第１の方向）にトレンチＴＲ１を隔てて分離される。
【００３３】
また、この段階でのエッチング加工は、積層体のそれぞれの被膜毎にエッチング条件を変えて処理される。例えば、エッチング用ガス、放電条件等がそれぞれの被膜毎に変えられて処理される。
【００３４】
また、トレンチＴＲ１を形成することにより、基板ｓｕｂの表面の一部が露出して、Ｙ軸方向に延在する、ストライプ状の配線層BL1が基板ｓｕｂ上に形成される。  
また、トレンチＴＲ１は、高アスペクト比（例えば、エッチング深さ／エッチング幅 ≧１０）で加工される。このため、図４（ａ）に示すごとく、Ｙ軸方向に略垂直に切断する断面において逆テーパ型になる。
【００３５】
次に、図５に示すように、トレンチＴＲ１内に素子分離層７０が埋設される。ここで、図５（ａ）には、図中のＹ軸方向に略垂直に積層体を切断した断面が例示され、図５（ｂ）には、図５（ａ）のストッパ配線膜６０から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。なお、図５（ａ）は、図５（ｂ）のＸ−Ｙ断面に対応している。
【００３６】
この段階では、高アスペクト比のトレンチＴＲ１内に絶縁層を埋め込むために、塗布法を用いて、素子分離層７０が形成される。  
例えば、素子分離層７０の原材料を含んだ溶液を用いて塗布する。具体的には、ポリシラザン系材料であるペルヒドロポリシラザン（ＰＨＰＳ）溶液を用いて、スピンコート等の塗布法により、トレンチＴＲ１内に酸化シリコン（ＳｉＯ２）を主成分とする素子分離層７０が埋設される。
【００３７】
続いて、図６に示すように、ＣＭＰにより、ストッパ配線膜６０が露出するまでマスク部材１００、及び素子分離層７０の上面が研磨され、ストッパ配線膜６０及び素子分離層７０の表面が平坦化される。  
ここで、図６（ａ）には、図中のＹ軸方向に略垂直に積層体を切断した断面が例示され、図６（ｂ）には、図６（ａ）のストッパ配線膜６０から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。また、図６（ａ）には、図６（ｂ）のＸ−Ｙ断面が例示されている。
【００３８】
また、図６（ｃ）には、図中のＸ軸方向に略垂直に積層体を切断した断面が例示され、図６（ｄ）には、図６（ｃ）のストッパ配線膜６０から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。また、図６（ｃ）には、図６（ｄ）のＸ’−Ｙ’断面が例示されている。  
また、図６（ａ）には、図６（ｃ）のＸ−Ｙ断面が例示され、図６（ｃ）には、図６（ａ）のＸ’−Ｙ’断面が例示されている。
【００３９】
そして、トレンチＴＲ１内に埋設した素子分離層７０については、４００℃以下の低温アニールが施されて、素子分離層７０の膜質が改善される。ただし、素子分離層７０は、スパッタリング法またはプラズマＣＶＤ法により形成した酸化シリコン（ＳｉＯ２）膜よりも、エッチング速度が速い（例えば、２〜３倍の速度）程度の材料に調整される。例えば、素子分離層７０を多孔質体としてもよい。  
また、このような素子分離層７０は、トレンチＴＲ１が逆テーパ型であるために、Ｙ軸方向に略垂直に切断する断面において逆テーパ型になる。
【００４０】
次に、図７に示すように、ストッパ配線膜６０及び素子分離層７０上に、平面状の配線層WL1がスパッタリング法またはＣＶＤ法で形成される。さらに、配線層WL1上には、平面状のマスク部材１０１、並びにマスク部材１０２がスパッタリング法またはＣＶＤ法で形成される。
【００４１】
ここで、図７（ａ）においては、Ｙ軸方向に略垂直に積層体を切断した断面が例示され、図７（ｂ）においては、Ｘ軸方向に略垂直に積層体を切断した断面が例示されている。また、図７（ａ）には、図７（ｂ）のＸ−Ｙ断面が例示され、図７（ｂ）には、図７（ａ）のＸ’−Ｙ’断面が例示されている。  
この段階では、基板ｓｕｂの表面から配線層WL1の表面までの厚みが３００ｎｍ以上になる。
【００４２】
また、マスク部材１０１の材質は、例えば、素子分離層７０と同成分である酸化シリコン（ＳｉＯ２）が適用され、マスク部材１０２の材質は、例えば、素子分離層７０とは異なる成分である窒化シリコン（Ｓｉ３Ｎ４）が適用される。
【００４３】
次に、図８に示すように、マスク部材１０１並びにマスク部材１０２がエッチングにより加工されて、パターニングがなされる。  
ここで、図８（ａ）においては、Ｙ軸方向に略垂直に積層体を切断した断面が例示され、図８（ｂ）には、図８（ａ）の配線層WL1から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。また、図８（ａ）には、図８（ｂ）のＸ−Ｙ断面が例示されている。また、図８（ｃ）においては、Ｘ軸方向に略垂直に積層体を切断した断面が例示され、図８（ｄ）には、図８（ｃ）のマスク部材１０２から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。また、図８（ｃ）には、図８（ｄ）のＸ’−Ｙ’断面が例示されている。
【００４４】
また、図８（ａ）には、図８（ｃ）のＸ−Ｙ断面が例示され、図８（ｃ）には、図８（ａ）のＸ’−Ｙ’断面が例示されている。  
例えば、ストライプ状のマスク部材１０１及びマスク部材１０２がＸ軸方向に延在するように、配線層WL1上に形成される。また、この段階において、配線層WL1の表面の一部が露出される。
【００４５】
次に、図９に示すように、配線層WL1がストライプ状に加工される。  
ここで、図９（ａ）においては、Ｙ軸方向に略垂直に積層体を切断した断面が例示され、図９（ｂ）には、図９（ａ）のストッパ配線膜６０から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。また、図９（ａ）には、図９（ｂ）のＸ−Ｙ断面が例示されている。
【００４６】
また、図９（ｃ）においては、Ｘ軸方向に略垂直に積層体を切断した断面が例示され、図９（ｄ）には、図９（ｃ）のマスク部材１０２から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。また、図９（ｃ）には、図９（ｄ）のＸ’−Ｙ’断面が例示されている。  
また、図９（ａ）には、図９（ｃ）のＸ−Ｙ断面が例示され、図９（ｃ）には、図９（ａ）のＸ’−Ｙ’断面が例示されている。
【００４７】
例えば、配線層WL1がパターニングされたマスク部材１０２をマスクとして、エッチングにより加工される。そして、配線層WL1は、Ｙ軸方向にストライプ状に延在した構成になる。すなわち、この段階において、配線層BL1と配線層WL1とが互いにクロス（交差）した構成が形成される。また、この段階において、トレンチＴＲ１内に埋設した素子分離層７０の上面が露出する。
【００４８】
次に、図１０に示すように、前工程で上面を露出させた素子分離層７０が選択的にエッチング（エッチバック）される。  
ここで、図１０（ａ）においては、Ｙ軸方向に略垂直に積層体を切断した断面が例示され、図１０（ｂ）には、図１０（ａ）のストッパ配線膜６０から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。また、図１０（ａ）には、図１０（ｂ）のＸ−Ｙ断面が例示されている。
【００４９】
また、図１０（ｃ）においては、Ｘ軸方向に略垂直に積層体を切断した断面が例示され、図１０（ｄ）には、図１０（ｃ）のマスク部材１０２から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。  
また、図１０（ａ）には、図１０（ｃ）のＸ−Ｙ断面が例示され、図１０（ｃ）には、図１０（ａ）のＸ’−Ｙ’断面が例示されている。  
例えば、フッ酸溶液を用いた化学エッチング（ウェットエッチング）により、パターニングされたマスク部材１０２をマスクとして、素子分離層７０が選択的にエッチングされる。これにより、素子分離層７０の上面が所定の位置まで降下する。
【００５０】
ここで、マスク部材１０２の材質は、素子分離層７０とは異なる材質としている。また、素子分離層７０自体は塗布法によって形成されている。従って、素子分離層７０はエッチングされ易い。  
また、マスク部材１０２は、この段階でのエッチング処理による膜減りが進行し、その膜厚が薄くなっている。  
また、この工程でのエッチングについては、化学エッチングに依らず、ドライエッチングにより処理してもよい。  
また、素子分離層７０をエッチバックした後には、マスク部材１０２を除去してもよい。
【００５１】
また、図１０では、トレンチＴＲ１の中途の深さまでに素子分離層７０がエッチバックされた形態が例示されているが、素子分離層７０においては、基板ｓｕｂが露出するまでエッチングしてもよい。
【００５２】
ただし、ReRAMメモリセルアレイの狭ピッチ化が進行すると、記憶セル８０自体をより細くする必要があり、製造プロセス中に、分離した積層体の強度が維持できない場合もある。このような場合には、素子分離層７０を所定の高さに残存させてもよい。このような方法によれば、素子分離層７０によって分離した積層体が素子分離層７０で支持（挟持）されて、プロセスを進行させることができる。具体的には、図１０に示すごとく、素子分離層７０の高さがダイオード層２０の厚み方向の中途に位置するように素子分離層７０を残存させて、プロセスを進行させてもよい。  
ただし、抵抗変化膜４０から発生する残渣については除去し難いことから、抵抗変化膜４０の側面は、エッチバックにより露出させておくことが望ましい。
【００５３】
次に、図１１に示すように、積層体にＲＩＥによる処理が施されて、積層体にトレンチＴＲ２が形成される。  
ここで、図１１（ａ）においては、Ｙ軸方向に略垂直に積層体を切断した断面が例示され、図１１（ｂ）には、図１１（ａ）のマスク部材１０１から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。また、図１１（ａ）には、図１１（ｂ）のＸ−Ｙ断面が例示されている。
【００５４】
また、図１１（ｃ）においては、Ｘ軸方向に略垂直に積層体を切断した断面が例示され、図１１（ｄ）には、図１１（ｃ）のマスク部材１０１から基板ｓｕｂの方向に眺めた積層体の上面図が例示されている。また、図１１（ｃ）には、図１１（ｄ）のＸ’−Ｙ’断面が例示されている。  
また、図１１（ａ）には、図１１（ｃ）のＸ−Ｙ断面が例示され、図１１（ｃ）には、図１１（ａ）のＸ’−Ｙ’断面が例示されている。
【００５５】
例えば、パターニングされたマスク部材１０１をマスクとして、ストッパ配線膜６０、メタル膜５０、抵抗変化膜４０、メタル膜３０、ダイオード層２０及びメタル膜１０がエッチングされて、これらの積層体がトレンチＴＲ２を隔てて分離される。ここで、トレンチＴＲ２を形成するためのエッチング条件は、トレンチＴＲ１を形成する場合と同じ条件とすることができる。
【００５６】
そして、トレンチＴＲ２が連通する方向は、Ｘ軸方向であり、トレンチＴＲ１が連通する方向と略垂直に形成される。  
また、トレンチＴＲ２は、高アスペクト比（例えば、エッチング深さ／エッチング幅 ≧１０）で加工される。このため、トレンチＴＲ２は、Ｘ軸方向に略垂直に切断する断面において逆テーパ型になる。
【００５７】
ところで、本実施の形態においては、トレンチＴＲ２を形成する前に、予めトレンチＴＲ１内に埋設した素子分離層７０がエッチバックされている。従って、トレンチＴＲ２を形成する際に、トレンチＴＲ１内に埋設した素子分離層７０の側壁が庇となる影響が少ない。その結果、トレンチＴＲ２内に残渣が発生し難くなる（理由は後述）。
【００５８】
そして、この後においては、上述した塗布法あるいはＣＶＤ法により、エッチバックにより再度形成したトレンチＴＲ１、並びにトレンチＴＲ２内に素子分離層が埋設される（図示しない）。また、マスク部材１０１についてはＣＭＰにより除去される。
【００５９】
なお、マスク部材１０１は、トレンチＴＲ１並びにトレンチＴＲ２内に埋設した素子分離層と同じ成分であることから、研磨レートがほぼ同じとなり、ＣＭＰによる平坦化が容易になる。  
このような製造方法により、図１に示すようなReRAMメモリセルアレイが形成される。
【００６０】
ここで、比較のために、上述したエッチバック工程を経ない製造プロセスを説明する。
【００６１】
図１２は、比較例を説明するための要部模式立体図である。  
ここで、図１２（ａ）では、Ｙ軸方向に、素子分離層７０が延在した状態が例示されている。すなわち、上述した図９（ａ）と同じ状態にある。また、図１２（ｂ）では、エッチング加工後の状態が示されている。  
なお、図１２（ａ）及び図１２（ｂ）では、マスク部材１０１については表示していない。
【００６２】
まず、図１２（ａ）に示すように、逆テーパ型の素子分離層７０が配線層BL1、メタル膜１０、ダイオード層２０、メタル膜３０、抵抗変化膜４０、メタル膜５０及びストッパ配線６０膜内に形成したトレンチＴＲ１内に埋設されている。そして、この段階での素子分離層７０は、Ｙ軸方向に延在している。  
そして、図１２（ａ）の波線Ａで囲う部分がトレンチＴＲ２を形成するための被エッチング部分であり、実際に波線Ａで囲う部分をエッチングにより除去すると、図１２（ｂ）のようになる。
【００６３】
すなわち、Ｙ軸方向とは直交するＸ軸方向に連通するトレンチＴＲ２を形成すると、素子分離層７０のエッチング速度が積層体よりも遅いことから、素子分離層７０が充分に除去されずに、図１２（ｂ）に示すごとくトレンチＴＲ２内に素子分離層７０が残存してしまう。
【００６４】
そして、この状態でエッチング加工を続けると、素子分離層７０が逆テーパ型であることから、素子分離層７０の側壁７０ａが庇となって、トレンチＴＲ２の形成を阻害してしまう。  
すなわち、図１２に示すエッチング加工では、素子分離層７０の側壁７０ａによる阻害を受けて、Ａで囲う部分が充分に除去されない。その結果、トレンチＴＲ２内に図示するような残渣２００が発生し易くなる。
【００６５】
ここで、残渣２００とは、例えば、メタル膜１０、ダイオード層２０、メタル膜３０、抵抗変化膜４０、メタル膜５０及びストッパ配線膜６０の何れかの構成元素を少なくとも一つ含む異物である。すなわち、残渣２００は、半導体材、金属で構成されたりする。このような残渣２００がトレンチＴＲ２内に残存した状態で、ReRAMメモリセルアレイを形成すると、上述したように、記憶セル８０間のショート（電気的短絡）、または、不揮発性記憶装置の特性ばらつきを招来してしまう。
【００６６】
然るに、本実施の形態においては、Ａで囲う部分をエッチングする前に、素子分離層７０をエッチバックして、その高さを所定の位置まで降下させている（図１０参照）。  
従って、図１１に例示する工程では、素子分離層７０の側壁７０ａによる庇の影響がなくなり、残渣２００が残存しないトレンチＴＲ２が形成される。
【００６７】
なお、残渣２００の成分は、特定し難いことから、残渣２００を取り除くための適当なエッチング条件を選択し難い。従って、一度、残渣２００が発生してしまうと、プロセス上、その除去が困難になる。すなわち、本実施の形態のように、庇の影響をなくし、残渣２００を予め発生させないことが望ましい。  
このように、本実施の形態による不揮発性記憶装置の製造方法では、記憶セル８０間のショート（電気的短絡）が発生し難くなり、さらに、その特性にばらつきが生じることもない。  これにより、歩留まりがよく、動作性能が安定した不揮発性記憶装置が形成する。
【００６８】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。  
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。  
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。  
たとえば、本実施の形態のエッチバック工程においては、ＭＲＡＭ（Magnetoresistive Random Access Memory）のクロスポイント形成にも転用できる。
【符号の説明】
【００６９】
１ａ，１ｂ  メモリセルアレイ、１０，３０，５０  メタル膜、２０  ダイオード層、４０  抵抗変化膜、６０  ストッパ配線膜、７０  素子分離層、７０ａ  側壁、８０  記憶セル、９０  層間絶縁膜、１００，１０１，１０２  マスク部材、２００  残渣、BL1，BL2，WL1，WL2  配線層、ＴＲ１，ＴＲ２  トレンチ、ｓｕｂ  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010225888.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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