(57)【要約】【課題】被試験素子の端子に印加される試験信号の信号波形を改善する。【解決手段】半導体試験装置１のピンエレクトロニクス１７には、サブドライバ制御回路２０、メインドライバＭＤＲ１、サブドライバＳＤＲ１、コンパレータＣＯＭＰ１、制御トランジスタＳＴＲ１、スイッチＳＷ１、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。サブドライバ制御回路２０は、制御信号に基づいて、波形フォーマッタ１２から出力されるテストパターン信号の修正制御を行い、修正されたテストパターン信号をサブドライバＳＤＲ１に出力する。メインドライバＭＤＲ１でドライブされた信号とサブドライバＳＤＲ１でドライブされた信号がノードＮ３で合成され、合成された信号が被試験素子（ＤＵＴ）２の試験信号となる。【選択図】図３
2010038581.tif 000002
【特許請求の範囲】
【請求項１】
被試験素子のテストに使用されるテストパターン信号が入力され、前記テストパターン信号をドライブして第１のドライブ信号を出力するメインドライバと、
前記テストパターン信号が入力され、前記テストパターン信号を信号処理し、信号処理されたパターン信号を出力するサブドライバ制御回路と、
前記パターン信号が入力され、前記パターン信号をドライブして第２のドライブ信号を出力するサブドライバと、
を具備し、前記第１及び第２のドライブ信号により合成された試験信号を伝送線路部を介して前記被試験素子の端子に印加することを特徴とする半導体試験装置。
【請求項２】
被試験素子のテストに使用されるテストパターン信号が入力され、前記テストパターン信号をドライブして第１のドライブ信号を出力するメインドライバと、
一端が前記メインドライバの出力側に接続される第１の抵抗と、
前記テストパターン信号が入力され、前記テストパターン信号を信号処理し、信号処理されたパターン信号を出力するサブドライバ制御回路と、
前記パターン信号が入力され、前記パターン信号をドライブして第２のドライブ信号を出力するサブドライバと、
一端が前記サブドライバの出力側に接続され、他端が前記第１の抵抗の他端に接続される第２の抵抗と、
を具備し、前記第１及び第２のドライブ信号が前記第１の抵抗の他端で合成され、合成された試験信号を伝送線路部を介して前記被試験素子の端子に印加することを特徴とする半導体試験装置。
【請求項３】
前記サブドライバ制御回路は、前記テストパターン信号の遅延、前記テストパターン信号の信号レベルの変更、或いは前記テストパターン信号のデューティー比の変更を行うことを特徴とする請求項１又は２に記載の半導体試験装置。
【請求項４】
前記被試験素子の端子での前記試験信号の信号波形を観測する波形観測装置と、前記波形観測装置から出力される前記試験信号の波形情報が入力され、前記テストパターン信号の遅延、前記テストパターン信号の信号レベルの変更、或いは前記テストパターン信号のデューティー比の変更に必要な制御信号を前記サブドライバ制御回路に出力する波形解析装置とを具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体試験装置。
【請求項５】
前記伝送線路から前記被試験素子の端子までの間で生じる反射信号を捕らえるために、所定の値と比較するコンパレータと、前記コンパレータから出力される比較情報が入力され、前記テストパターン信号の遅延、前記テストパターン信号の信号レベルの変更、或いは前記テストパターン信号のデューティー比の変更に必要な制御信号を前記サブドライバ制御回路に出力するＴＤＲ波形解析装置とを具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴い、半導体集積回路（ＬＳＩ）の高速化が進展している。高速化された半導体集積回路（ＬＳＩ）をウェハ状態でテストを実行する場合、試験信号の周波数が上昇しているので試験信号の品質の低下が発生しやすい（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるメインドライバを有する半導体試験装置では、メインドライバの出力側での信号波形にリンギングなどの乱れが発生しにくい。ところが、試験信号の周波数が高くなると、プローブなどの伝送線路部の影響により、被試験素子（ＤＵＴ  Device  Under  Test）である半導体集積回路（ＬＳＩ）の端子での試験信号の信号波形にリンギングなどの乱れが発生するという問題点がある。
【特許文献１】国際公開第０３／０４４５５０号パンフレット（頁１３、図９）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、被試験素子の端子に印加される試験信号の信号波形を改善することができる半導体試験装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体試験装置は、被試験素子のテストに使用されるテストパターン信号が入力され、前記テストパターン信号をドライブして第１のドライブ信号を出力するメインドライバと、前記テストパターン信号が入力され、前記テストパターン信号を信号処理し、信号処理されたパターン信号を出力するサブドライバ制御回路と、前記パターン信号が入力され、前記パターン信号をドライブして第２のドライブ信号を出力するサブドライバとを具備し、前記第１及び第２のドライブ信号により合成された試験信号を伝送線路部を介して前記被試験素子の端子に印加することを特徴とする。
【０００６】
更に、本発明の他態様の半導体試験装置は、被試験素子のテストに使用されるテストパターン信号が入力され、前記テストパターン信号をドライブして第１のドライブ信号を出力するメインドライバと、一端が前記メインドライバの出力側に接続される第１の抵抗と、前記テストパターン信号が入力され、前記テストパターン信号を信号処理し、信号処理されたパターン信号を出力するサブドライバ制御回路と、前記パターン信号が入力され、前記パターン信号をドライブして第２のドライブ信号を出力するサブドライバと、一端が前記サブドライバの出力側に接続され、他端が前記第１の抵抗の他端に接続される第２の抵抗とを具備し、前記第１及び第２のドライブ信号が前記第１の抵抗の他端で合成され、合成された試験信号を伝送線路部を介して前記被試験素子の端子に印加することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、被試験素子の端子に印加される試験信号の信号波形を改善することができる半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体試験装置について、図面を参照して説明する。図１は半導体試験装置を示す概略構成図、図２はピンエレクトロニクスと被試験素子間の信号の流れを説明する図、図３は本実施例のピンエレクトロニクスを示す回路図、図４は比較例のピンエレクトロニクスを示す回路図である。本実施例では、メインドライバとサブドライバを並列配置している。
【００１０】
図１に示すように、半導体試験装置１には、テスト制御部１０、パターン発生器１１、波形フォーマッタ１２、タイミング発生器１３、デジタルコンパレータ１４、判定部１５、データメモリ１６、ピンエレクトロニクス１７、パラメトリック測定ユニット１８、及びパワーサプライ１９が設けられる。
【００１１】
半導体試験装置１は、被試験素子（ＤＵＴ  Device  Under  Test）２をウェハ状態でテストを実行する、例えばロジックテスタである。ここで、被試験素子（ＤＵＴ）２にはロジックＬＳＩを用いているが、システムＬＳＩやＳｏＣ（System  on  a  Chip）を用いてもよい。
【００１２】
テスト制御部１０は、半導体試験装置１を統括制御し、例えば、ＬＡＮ（Local  Area  Network）に接続され、ＬＡＮ経由で被試験素子（ＤＵＴ）２の情報やテスト関連情報などを取り込み、被試験素子（ＤＵＴ）２の測定結果情報などをＬＡＮ経由で出力する。
【００１３】
パターン発生器１１は、一般に図示しないパターンメモリ、シーケンスメモリ、シーケンス制御装置が内臓されており、シーケンスメモリに記された情報を基に試験パターン、タイミングデータ、期待値を生成する。
【００１４】
タイミング発生器１３は、パターン発生器１１から出力されるタイミングデータが入力され、タイミング信号を生成する。
【００１５】
波形フォーマッタ１２は、パターン発生器１１から出力される試験パターンとタイミング発生器１３から出力されるタイミング信号が入力され、試験パターンとタイミング信号が合成され、合成された信号がテストパターン信号として出力される。
【００１６】
ピンエレクトロニクス１７は、波形フォーマッタ１２から出力されるテストパターン信号が入力され、この信号をドライブし、ドライブされた試験信号を出力する。また、被試験素子（ＤＵＴ）２の端子から出力される試験結果信号などを入力する。このため、半導体試験装置１内には複数のピンエレクトロニクスが設けられるが、図１ではピンエレクトロニクス１７で代表表記している。ピンエレクトロニクス１７の構成については後述する。
【００１７】
ここで、ピンエレクトロニクス１７と被試験素子（ＤＵＴ）２の関係について詳述する。図２に示すように、ピンエレクトロニクス１７と被試験素子（ＤＵＴ）２の間には、テストボード３、ポゴピンリング４、プローブカード５、及びプローブ６が設けられる。ポゴピンリング４、プローブカード５、及びプローブ６は伝送線路部として機能する。
【００１８】
テストボード３は、ピンエレクトロニクス１７とポゴピンリング４の間に設けられ、ピンエレクトロニクス１７から出力される試験信号をポゴピンリング４側に伝送し、ポゴピンリング４から出力される信号をピンエレクトロニクス１７側に伝送する。
【００１９】
ポゴピンリング４は、テストボード３とプローブカード５の間に設けられ、複数のポゴピンが設けられる。ポゴピンリング４は、テストボード３から出力される試験信号をポゴピンを介してプローブカード５側に伝送し、プローブカード５から出力される信号をポゴピンを介してテストボード３側に伝送する。
【００２０】
プローブカード５は、ポゴピンリング４とプローブ６の間に設けられ、ポゴピンリング４から出力される試験信号をプローブ６側に伝送し、プローブ６から出力される信号をポゴピンリング４側に伝送する。
【００２１】
プローブ６は、プローブカード５と被試験素子（ＤＵＴ）２の間に設けられ、プローブカード５から出力される試験信号を被試験素子（ＤＵＴ）２のＩ／Ｏ端子側に伝送し、試験信号がＩ／Ｏ端子に印加される。プローブ６は、被試験素子（ＤＵＴ）２のＩ／Ｏ端子から出力される試験結果信号などをプローブカード５側に伝送する。
【００２２】
被試験素子（ＤＵＴ）２は高集積化されたＬＳＩであり、信号本数や端子数が増大し、端子間ピッチが狭小化しているので、ここでは、特性インピーダンスを整合しやすい同軸化プローブを使用することが困難のため、プローブ６には単軸プローブを使用している。
【００２３】
パラメトリック測定ユニットは、ピンエレクトロニクス１７に接続される。パワーサプライ１９は、試験時に必要な電圧や電流などを被試験素子（ＤＵＴ）２に供給する。
【００２４】
デジタルコンパレータ１４は、パターン発生器１１から出力される期待値、タイミング発生器１３から出力されるタイミング信号、及びピンエレクトロニクス１７から出力される信号が入力され、タイミング信号の示す時刻での期待値とピンエレクトロニクス１７の出力信号の比較試験を行う。
【００２５】
判定部１５は、デジタルコンパレータ１４から出力される比較試験情報が入力され、比較試験情報の良否判定を行う。
【００２６】
データメモリ１６は、判定部１５から出力される良否判定情報を格納する。このとき、アドレス情報なども同時に格納される。
【００２７】
ここでは、被試験素子（ＤＵＴ）２の信号本数や端子数を削減するために、Ｉ／Ｏ端子を用いているが、入力端子と出力端子を別々に設ける場合がある。その場合、ピンエレクトロニクス１７の構成が異なる。即ち、入力端子に接続されるピンエレクトロニクスは、メインドライバＭＤＲ１、サブドライバＳＤＲ１、サブドライバ制御回路２０、抵抗Ｒ１、抵抗Ｒ２、及び制御トランジスタＳＴＲ１などから構成される。出力端子に接続されるピンエレクトロニクスはコンパレータＣＯＭＰ１、制御トランジスタなどから構成される。
【００２８】
また、被試験素子（ＤＵＴ）２にメモリが設けられる場合、半導体試験装置１内にアルゴリズミックパターン発生器（ALPG  Algorithmic  Pattern  Generator）を設ける。被試験素子（ＤＵＴ）２にスキャンチェーンなどが構成される場合、半導体試験装置１内にスキャンパターン発生器（SCPG  Scan    Pattern  Generator）を設ける。
【００２９】
図３に示すように、本実施例のピンエレクトロニクス１７には、サブドライバ制御回路２０、メインドライバＭＤＲ１、サブドライバＳＤＲ１、コンパレータＣＯＭＰ１、制御トランジスタＳＴＲ１、スイッチＳＷ１、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。
【００３０】
メインドライバＭＤＲ１は、ノードＮ１とノードＮ２の間に設けられ、ハイ側入力電圧Ｖｉｈが入力され、ロー側入力電圧Ｖｉｌが入力され、波形フォーマッタ１２から出力されるテストパターン信号が入力され、この信号をドライブし、ドライブされた信号を出力する。抵抗Ｒ１は、ノードＮ２とノードＮ３の間に設けられ、メインドライバＭＤＲ１でドライブされた信号が入力される。
【００３１】
サブドライバ制御回路２０は、ノードＮ１とノードＮ５の間に設けられ、波形フォーマッタ１２から出力されるテストパターン信号が入力され、制御信号に基づいて、テストパターン信号の遅延、テストパターン信号の信号レベルの変更、或いはテストパターン信号のデューティー比の変更などテストパターン信号の修正を行う。
【００３２】
サブドライバＳＤＲ１は、ノードＮ５とノードＮ６の間に設けられ、サブドライバ制御回路２０から出力される修正されたテストパターン信号が入力され、この信号をドライブし、ドライブされた信号を出力する。抵抗Ｒ２は、ノードＮ６とノードＮ３の間に設けられ、サブドライバＳＤＲ１でドライブされた信号が入力される。
【００３３】
ノードＮ３では、メインドライバＭＤＲ１でドライブされた信号とサブドライバＳＤＲ１でドライブされた信号が合成され、合成された信号が被試験素子（ＤＵＴ）２の試験信号となる。
【００３４】
ノードＮ３側からメインドライバＭＤＲ１及びサブドライバＳＤＲ１をみたとき、抵抗Ｒ１はメインドライバ出力抵抗とみなせ、抵抗Ｒ２がサブドライバ出力抵抗とみなせる。この２つの出力抵抗は、テスト信号ラインの特性インピーダンスと同じになるように値が設定される。例えば、メインドライバ出力抵抗としての抵抗Ｒ１の値を７５Ω、サブドライバ出力抵抗としての抵抗Ｒ２の値を１５０Ωとすると、合成された抵抗は５０Ωとなり、通常使用されるインピーダンス値の５０Ωと同一にすることができる。
【００３５】
制御トランジスタＳＴＲ１は、ノードＮ３とノードＮ４の間に設けられ、ゲートに制御信号ＳＧ２が入力される。被試験素子（ＤＵＴ）２の端子が入力状態であるときは、制御信号ＳＧ２はイネーブル状態に設定され、制御トランジスタＳＴＲ１がオンして試験信号がノードＮ４側に伝送される。
【００３６】
スイッチＳＷ１は、ノードＮ４とテストボード３の間に設けられ、制御信号ＳＧ１に基づいてオン・オフ動作する。被試験素子（ＤＵＴ）２が試験状態である時は、制御信号ＳＧ１はイネーブル状態に設定され、スイッチＳＷ１がオンし、ノードＮ４の試験信号が伝送線路部を介して被試験素子（ＤＵＴ）２のＩ／Ｏ端子に伝送され、被試験素子（ＤＵＴ）２のＩ／Ｏ端子の試験結果信号が伝送線路部を介してノードＮ４側に伝送される。
【００３７】
コンパレータＣＯＭＰ１は、アナログコンパレータであり、ノードＮ４とデジタルコンパレータ１４の間に設けられ、ノードＮ４の試験結果信号が入力され、ハイ側出力電圧Ｖｏｈが入力され、ロー側出力電圧Ｖｏｌが入力され、試験結果信号の電圧比較を行い、“０（ゼロ）”或いは“１”のデジタル値に変換する。
【００３８】
図４に示すように、比較例のピンエレクトロニクス１７ａには、メインドライバＭＤＲ１、コンパレータＣＯＭＰ１、制御トランジスタＳＴＲ１、スイッチＳＷ１、及び抵抗Ｒ１が設けられる。
【００３９】
次に、半導体試験装置の動作について、図５及び図６を参照して説明する。図５はピンエレクトロニクスの動作を示すタイミングチャート、図５（ａ）は本実施例のタイミングチャート、図５（ｂ）は比較例のタイミングチャート。図６は被試験素子のＩ／Ｏ端子に入力される試験信号の信号波形を示す図、図６（ａ）は本実施例の信号波形を示す図、図６（ｂ）は比較例の信号波形を示す図である。
【００４０】
図５（ａ）に示すように、本実施例のピンエレクトロニクス１７では、波形フォーマッタ１２から出力されるテストパターン信号がメインドライバＭＤＲ１でドライブされる。テストパターン信号は、期間ｔ１１の間、ＨｉｇｈレベルがＬｏｗレベルよりも電位差ΔＶ１分高い信号である。
【００４１】
並行してサブドライバ制御回路２０に波形フォーマッタ１２から出力されるテストパターン信号が入力される。制御信号に基づいてサブドライバ制御回路２０で、テストパターン信号は信号の立ち上がりが遅延時間ｔｄ１分だけ遅延され、ＨｉｇｈレベルがＬｏｗレベルよりも電位差ΔＶ２分高く設定され、デューティー比が変更（期間ｔ１１から期間ｔ１に変更）される。また、信号の立ち下がりよりも遅延時間ｔｄ２分だけ遅延され、Ｌｏｗレベルよりも電位差ΔＶ３分低いＬＬレベルが期間ｔ２の間設定される。
【００４２】
メインドライバＭＤＲ１でドライブされた信号とサブドライバＳＤＲ１でドライブされた信号が合成されたノードＮ３の信号は、信号の立ち上がりから遅延時間ｔｄ１の間がＨｉｇｈレベル（Ｌｏｗレベルよりも電位差ΔＶ１分高い）となり、期間ｔ１の間はＨＨレベル（Ｈｉｇｈレベルよりも電位差ΔＶ４分高い）となり、期間ｔ１後信号レベルがＬｏｗレベルになるまでがＨｉｇｈレベルとなり、遅延時間ｔｄ２の間がＬｏｗレベルとなり、期間ｔ２の間がＬＬレベル（Ｌｏｗレベルよりも電位差ΔＶ５分低い）となり、期間ｔ２以降がＬｏｗレベルとなる。
【００４３】
つまり、サブドライバ制御回路２０により、ノードＮ３の信号の立ち上がりエッジから遅延時間ｔｄ１後にＨＨレベル（期間ｔ１の間）が付加され、ノードＮ３の信号の立ち下がりエッジから遅延時間ｔｄ２後にＬＬレベル（期間ｔ２の間）が付加される。
【００４４】
一方、図５（ｂ）に示すように、比較例のピンエレクトロニクス１７ａでは、波形フォーマッタ１２から出力されるテストパターン信号がメインドライバＭＤＲ１によりドライブされ、ドライブされた信号がノードＮ３に出力される。
【００４５】
図６（ａ）に示すように、本実施例では、ピンエレクトロニクス１７でテスト信号ラインの特性インピーダンスと同一となるように特性インピーダンスが調整され、ノードＮ３の信号にＨＨレベル（期間ｔ１の間）とＬＬレベル（期間ｔ２の間）が付加されているので、被試験素子（ＤＵＴ）２のＩ／Ｏ端子での信号の波形の乱れが小さく、信号のオーバーシュート及びアンダーシュートが大幅に抑制される（リンギングが大幅に低減される）。
【００４６】
一方、図６（ｂ）に示すように、比較例では、波形フォーマッタ１２から出力されるテストパターン信号がメインドライバＭＤＲ１によりドライブされているだけなので、被試験素子（ＤＵＴ）２のＩ／Ｏ端子での信号の波形の乱れが大きく、信号に大きなオーバーシュート及びアンダーシュートが付加される（大きなリンギングが発生する）。
【００４７】
上述したように、本実施例の半導体試験装置では、ピンエレクトロニクス１７には、サブドライバ制御回路２０、メインドライバＭＤＲ１、サブドライバＳＤＲ１、コンパレータＣＯＭＰ１、制御トランジスタＳＴＲ１、スイッチＳＷ１、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。サブドライバ制御回路２０は、制御信号に基づいて、テストパターン信号の遅延、テストパターン信号の信号レベルの変更、或いはテストパターン信号のデューティー比の変更などの修正制御を行い、修正されたテストパターン信号をサブドライバＳＤＲ１に出力する。メインドライバ出力抵抗である抵抗Ｒ１とサブドライバ出力抵抗である抵抗Ｒ２は、テスト信号ラインの特性インピーダンスと同じになるように値が設定される。メインドライバＭＤＲ１でドライブされた信号とサブドライバＳＤＲ１でドライブされた信号がノードＮ３で合成され、合成された信号が被試験素子（ＤＵＴ）２の試験信号となる。
【００４８】
このため、被試験素子（ＤＵＴ）２のＩ／Ｏ端子での試験信号の波形の乱れを小さくでき、リンギングが大幅に低減することができる。したがって、高精度に被試験素子（ＤＵＴ）２の試験を実行することができる。
【実施例２】
【００４９】
次に、本発明の実施例２に係る半導体試験装置について、図面を参照して説明する。図７はピンエレクトロニクスを示す回路図である。本実施例では、メインドライバ、第１のサブドライバ、及び第２のサブドライバを並列配置している。
【００５０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５１】
図７に示すように、ピンエレクトロニクス３０には、サブドライバ制御回路２１、メインドライバＭＤＲ１、サブドライバＳＤＲ１、サブドライバＳＤＲ２、コンパレータＣＯＭＰ１、制御トランジスタＳＴＲ１、スイッチＳＷ１、抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒ３が設けられる。
【００５２】
サブドライバ制御回路２１は、ノードＮ１とノードＮ５及びＮ１１の間に設けられ、波形フォーマッタ１２から出力されるテストパターン信号が入力され、制御信号に基づいて、テストパターン信号の遅延、テストパターン信号の信号レベルの変更、或いはテストパターン信号のデューティー比の変更などテストパターン信号の修正を行う。
【００５３】
サブドライバＳＤＲ２は、ノードＮ１１とノードＮ１２の間に設けられ、サブドライバ制御回路２１から出力される修正されたテストパターン信号が入力され、この信号をドライブし、ドライブされた信号を出力する。抵抗Ｒ３は、ノードＮ１２とノードＮ３の間に設けられ、サブドライバＳＤＲ２でドライブされた信号が入力される。
【００５４】
ノードＮ３では、ノードＮ１の信号（波形フォーマッタ１２から出力されるテストパターン信号）の立ち上がり領域においてメインドライバＭＤＲ１でドライブされた信号とサブドライバＳＤＲ１でドライブされた信号が合成され、ノードＮ１の信号（波形フォーマッタ１２から出力されるテストパターン信号）の立ち下がり領域においてメインドライバＭＤＲ１でドライブされた信号とサブドライバＳＤＲ２でドライブされた信号が合成され、合成された信号が被試験素子（ＤＵＴ）２の試験信号となる。
【００５５】
ノードＮ３側からメインドライバＭＤＲ１、サブドライバＳＤＲ１、及びサブドライバＳＤＲ２をみたとき、抵抗Ｒ１はメインドライバ出力抵抗とみなせ、抵抗Ｒ２が第１のサブドライバ出力抵抗とみなせ、抵抗Ｒ３が第２のサブドライバ出力抵抗とみなせる。
【００５６】
ノードＮ１の信号の立ち上がり領域において、メインドライバ出力抵抗と第１のサブドライバ出力抵抗はテスト信号ラインの特性インピーダンスと同じになるように値が設定される。また、ノードＮ１の信号の立ち下がり領域において、メインドライバ出力抵抗と第２のサブドライバ出力抵抗はテスト信号ラインの特性インピーダンスと同じになるように値が設定される。
【００５７】
次に、ピンエレクトロニクスの動作について図８を参照して説明する。図８はピンエレクトロニクスの動作を示すタイミングチャートである。
【００５８】
図８に示すように、ピンエレクトロニクス３０では、波形フォーマッタ１２から出力されるテストパターン信号がメインドライバＭＤＲ１でドライブされる。テストパターン信号は、期間ｔ１１の間、ＨｉｇｈレベルがＬｏｗレベルよりも電位差ΔＶ１分高い信号である。
【００５９】
並行してサブドライバ制御回路２１に波形フォーマッタ１２から出力されるテストパターン信号が入力される。制御信号に基づいてサブドライバ制御回路２１で、テストパターン信号は信号の立ち上がりが遅延時間ｔｄ１分だけ遅延され、ＨｉｇｈレベルがＬｏｗレベルよりも電位差ΔＶ２分高く設定され、デューティー比が変更（期間ｔ１１から期間ｔ１に変更）され、修正された信号がノードＮ５から出力される。また、制御信号に基づいてサブドライバ制御回路２１で、テストパターン信号は信号の立ち下がりよりも遅延時間ｔｄ２分だけ遅延され、Ｌｏｗレベルよりも電位差ΔＶ３分低いＬＬレベルが期間ｔ２の間設定され、修正された信号がノードＮ１１から出力される。
【００６０】
ノードＮ１の信号の立ち上がり領域において、メインドライバＭＤＲ１でドライブされた信号とサブドライバＳＤＲ１でドライブされた信号が合成されたノードＮ３の信号は、信号の立ち上がりから遅延時間ｔｄ１の間がＨｉｇｈレベル（Ｌｏｗレベルよりも電位差ΔＶ１分高い）となり、期間ｔ１の間はＨＨレベル（Ｈｉｇｈレベルよりも電位差ΔＶ４分高い）となり、期間ｔ１後信号レベルがＬｏｗレベルになるまでがＨｉｇｈレベルとなる。
【００６１】
ノードＮ１の信号の立ち下がり領域において、メインドライバＭＤＲ１でドライブされた信号とサブドライバＳＤＲ２でドライブされた信号が合成されたノードＮ３の信号は、遅延時間ｔｄ２の間がＬｏｗレベルとなり、期間ｔ２の間がＬＬレベル（Ｌｏｗレベルよりも電位差ΔＶ５分低い）となり、期間ｔ２以降がＬｏｗレベルとなる。
【００６２】
つまり、サブドライバ制御回路２１により、ノードＮ３の信号の立ち上がりエッジから遅延時間ｔｄ１後にＨＨレベル（期間ｔ１の間）が付加され、ノードＮ３の信号の立ち下がりエッジから遅延時間ｔｄ２後にＬＬレベル（期間ｔ２の間）が付加される。
【００６３】
上述したように、本実施例の半導体試験装置では、ピンエレクトロニクス３０には、サブドライバ制御回路２１、メインドライバＭＤＲ１、サブドライバＳＤＲ１、サブドライバＳＤＲ２、コンパレータＣＯＭＰ１、制御トランジスタＳＴＲ１、スイッチＳＷ１、抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒ３が設けられる。サブドライバ制御回路２１は、制御信号に基づいて、テストパターン信号の遅延、テストパターン信号の信号レベルの変更、或いはテストパターン信号のデューティー比の変更などの修正制御を行い、修正されたテストパターン信号をサブドライバＳＤＲ１及びサブドライバＳＤＲ２に出力する。
【００６４】
ノードＮ１の信号の立ち上がり領域において、メインドライバ出力抵抗である抵抗Ｒ１とサブドライバ出力抵抗である抵抗Ｒ２は、テスト信号ラインの特性インピーダンスと同じになるように値が設定される。ノードＮ１の信号の立ち下がり領域において、メインドライバ出力抵抗である抵抗Ｒ１とサブドライバ出力抵抗である抵抗Ｒ３は、テスト信号ラインの特性インピーダンスと同じになるように値が設定される。ノードＮ１の信号の立ち上がり領域において、メインドライバＭＤＲ１でドライブされた信号とサブドライバＳＤＲ１でドライブされた信号がノードＮ３で合成され、ノードＮ１の信号の立ち下がり領域において、メインドライバＭＤＲ１でドライブされた信号とサブドライバＳＤＲ２でドライブされた信号がノードＮ３で合成され、合成された信号が被試験素子（ＤＵＴ）２の試験信号となる。
【００６５】
このため、実施例１の効果の他に、被試験素子（ＤＵＴ）２のＩ／Ｏ端子での試験信号の立ち上がり時でのオーバーシュートの改善と立ち下がり時でのアンダーシュートの改善を別々に実行することができる。
【実施例３】
【００６６】
次に、本発明の実施例３に係る半導体試験装置について、図面を参照して説明する。図９は半導体試験装置を示す概略構成図である。本実施例では、被試験装置の端子部の信号波形を観測する波形観測装置、波形解析装置を設けている。
【００６７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６８】
図９に示すように、半導体試験装置では、波形観測装置４１及び波形解析装置４２が設けられる。
【００６９】
波形観測装置４１は、例えばアクティブ差動プローブを備えたリアルタイム・オシロスコープからなり、インピーダンス整合されたアクティブ差動プローブを用いて、被試験素子（ＤＵＴ）２のＩ／Ｏ端子での試験信号の波形を観測する。波形観測された信号は、例えばトリガ処理などを行い雑音成分を除去し、試験信号にリンギング成分がどの程度付加されているかを明瞭にする。ここでは、リアルタイム・オシロスコープを用いているが、代わりにリアルタイム・スペクトラム・アナライザなどを用いてもよい。
【００７０】
波形解析装置４２は、波形観測装置４１から出力される波形情報（アナログ情報）をデジタル処理し、所定の試験信号（パターン発生器から出力される期待値をベースにした試験信号）との差異を解析し、この差異に応じて被試験素子（ＤＵＴ）２のＩ／Ｏ端子での試験信号の波形を修正するための制御信号を生成する。
【００７１】
波形解析装置４２から出力される制御信号がピンエレクトロニクス３１のサブドライバ制御回路２２に入力され、サブドライバ制御回路２２でテストパターン信号の遅延、テストパターン信号の信号レベルの変更、或いはテストパターン信号のデューティー比の変更などテストパターン信号の修正が行われる。
【００７２】
上述したように、本実施例の半導体試験装置では、波形観測装置４１及び波形解析装置４２が設けられる。波形観測装置４１は、被試験素子（ＤＵＴ）２のＩ／Ｏ端子での試験信号の波形を観測する。波形解析装置４２は、波形観測装置４１から出力される波形情報（アナログ情報）をデジタル処理し、所定の試験信号との差異を解析し、この差異に応じて被試験素子（ＤＵＴ）２のＩ／Ｏ端子での試験信号の波形を修正するための制御信号を生成する。
【００７３】
このため、被試験素子（ＤＵＴ）２のＩ／Ｏ端子での試験信号を観測しながら、その場で（ｉｎ  ｓｉｔｕ）波形修正を実行することができる。したがって、実施例１よりも高精度に被試験素子（ＤＵＴ）２の試験を実行することができる。
【実施例４】
【００７４】
次に、本発明の実施例４に係る半導体試験装置について、図面を参照して説明する。図１０は半導体試験装置を示す概略構成図である。本実施例では、被試験装置の端子部の信号波形を観測するＴＤＲ波形解析装置を設けている。
【００７５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７６】
図１０に示すように、ピンエレクトロニクス３２には、サブドライバ制御回路２３、メインドライバＭＤＲ１、サブドライバＳＤＲ１、コンパレータＣＯＭＰ１１、コンパレータＣＯＭＰ１２、制御トランジスタＳＴＲ１、スイッチＳＷ１、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。
【００７７】
サブドライバ制御回路２３は、ノードＮ１とノードＮ５の間に設けられ、波形フォーマッタ１２から出力されるテストパターン信号が入力され、ＴＤＲ（Time  Domain  Reflectometry）波形解析装置４３から出力される制御信号に基づいて、テストパターン信号の遅延、テストパターン信号の信号レベルの変更、或いはテストパターン信号のデューティー比の変更などテストパターン信号の修正を行う。
【００７８】
被試験素子（ＤＵＴ）の試験開始前に、制御信号ＳＧ２がイネーブル状態にされ、メインドライバＭＤＲ１にて生成された信号が制御トランジスタＳＴＲ１を介して、被試験素子（ＤＵＴ）の端子に向けて送出される。また、伝送線路部から、被試験素子（ＤＵＴ）の端子間にて反射した反射波形がスイッチＳＷ１などを介して折り返し返送され、この信号がコンパレータＣＯＭＰ１１及びＣＯＭＰ１２側に伝送される。
【００７９】
コンパレータＣＯＭＰ１１は、アナログコンパレータであり、ノードＮ４とＴＤＲ波形解析装置４３の間に設けられ、ノードＮ４の信号が入力され、ハイ側出力電圧Ｖｏｈが入力され、ノードＮ４の信号の電圧比較を行い、比較結果信号を出力する。
【００８０】
コンパレータＣＯＭＰ１２は、アナログコンパレータであり、ノードＮ４とＴＤＲ波形解析装置４３の間に設けられ、ノードＮ４の信号が入力され、ロー側出力電圧Ｖｏｌが入力され、ノードＮ４の信号の電圧比較を行い、比較結果信号を出力する。
【００８１】
ＴＤＲ波形解析装置４３は、ピンエレクトロニクス３２の外部に設けられ、コンパレータＣＯＭＰ１１から出力される比較結果信号とコンパレータＣＯＭＰ１２から出力される比較結果信号が入力され、この２つの信号を解析して被試験素子（ＤＵＴ）２の入力端子での試験信号の波形を修正するための制御信号を生成する。
【００８２】
ＴＤＲ波形解析装置４３から出力される制御信号がピンエレクトロニクス３２のサブドライバ制御回路２３に入力され、ドライバ制御回路２３でテストパターン信号の遅延、テストパターン信号の信号レベルの変更、或いはテストパターン信号のデューティー比の変更などテストパターン信号の修正が行われる。
【００８３】
上述したように、本実施例の半導体試験装置では、ピンエレクトロニクス３２には、サブドライバ制御回路２３、メインドライバＭＤＲ１、サブドライバＳＤＲ１、コンパレータＣＯＭＰ１１、コンパレータＣＯＭＰ１２、制御トランジスタＳＴＲ１、スイッチＳＷ１、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。ＴＤＲ波形解析装置４３は、コンパレータＣＯＭＰ１１から出力される比較結果信号とコンパレータＣＯＭＰ１２から出力される比較結果信号を解析して被試験素子（ＤＵＴ）２の入力端子での試験信号の波形を修正するための制御信号を生成する。サブドライバ制御回路２３は、ＴＤＲ波形解析装置４３から出力される制御信号に基づいて、テストパターン信号の遅延、テストパターン信号の信号レベルの変更、或いはテストパターン信号のデューティー比の変更などテストパターン信号の修正制御を行う。
【００８４】
このため、波形観測装置を用いずに被試験素子（ＤＵＴ）２の入力端子での試験信号を観測しながら、その場で（ｉｎ  ｓｉｔｕ）波形修正を実行することができる。したがって、実施例１よりも高精度に被試験素子（ＤＵＴ）２の試験を実行することができる。
【００８５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  被試験素子のテストに使用されるテストパターン信号が入力され、前記テストパターン信号をドライブして第１のドライブ信号を出力するメインドライバと、前記テストパターン信号が入力され、前記テストパターン信号を信号処理し、信号処理された第１及び第２のパターン信号を出力するサブドライバ制御回路と、前記第１のパターン信号が入力され、前記第１のパターン信号をドライブして第２のドライブ信号を出力する第１のサブドライバと、前記第２のパターン信号が入力され、前記第２のパターン信号をドライブして第３のドライブ信号を出力する第２のサブドライバとを具備し、信号の立ち上がり時には前記第１及び第２のドライブ信号により合成され、且つ信号の立ち下がり時には前記第１及び第３のドライブ信号により合成された試験信号を伝送線路部を介して前記被試験素子の端子に印加する半導体試験装置。
【００８７】
（付記２）  被試験素子のテストに使用されるテストパターン信号が入力され、前記テストパターン信号をドライブして第１のドライブ信号を出力するメインドライバと、一端が前記メインドライバの出力側に接続される第１の抵抗と、前記テストパターン信号が入力され、前記テストパターン信号を信号処理し、信号処理された第１及び第２のパターン信号を出力するサブドライバ制御回路と、前記第１のパターン信号が入力され、前記第１のパターン信号をドライブして第２のドライブ信号を出力する第１のサブドライバと、一端が前記第１のサブドライバの出力側に接続され、他端が前記第１の抵抗の他端に接続される第２の抵抗と、前記第２のパターン信号が入力され、前記第２のパターン信号をドライブして第３のドライブ信号を出力する第２のサブドライバと、一端が前記第２のサブドライバの出力側に接続され、他端が前記第１の抵抗の他端に接続される第３の抵抗とを具備し、信号の立ち上がり時には前記第１及び第２のドライブ信号により合成され、且つ信号の立ち下がり時には前記第１及び第３のドライブ信号により合成された試験信号を伝送線路部を介して前記被試験素子の端子に印加する半導体試験装置。
【００８８】
（付記３）  前記サブドライバ制御回路は、前記テストパターン信号の遅延、前記テストパターン信号の信号レベルの変更、或いは前記テストパターン信号のデューティー比の変更を行う付記１又は２に記載の半導体試験装置。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施例１に係る半導体試験装置を示す概略構成図。
【図２】本発明の実施例１に係るピンエレクトロニクスと被試験素子間の信号の流れを説明する図。
【図３】本発明の実施例１に係る本実施例のピンエレクトロニクスを示す回路図。
【図４】本発明の実施例１に係る比較例のピンエレクトロニクスを示す回路図。
【図５】本発明の実施例１に係るピンエレクトロニクスの動作を示すタイミングチャート、図５（ａ）は本実施例のタイミングチャート、図５（ｂ）は比較例のタイミングチャート。
【図６】本発明の実施例１に係る被試験素子のＩ／Ｏ端子に入力される試験信号の信号波形を示す図、図６（ａ）は本実施例の信号波形を示す図、図６（ｂ）は比較例の信号波形を示す図。
【図７】本発明の実施例２に係る半導体試験装置を示す概略構成図。
【図８】本発明の実施例２に係るピンエレクトロニクスの動作を示すタイミングチャート
【図９】本発明の実施例３に係る半導体試験装置を示す概略構成図。
【図１０】本発明の実施例４に係る半導体試験装置を示す概略構成図。
【符号の説明】
【００９０】
１  半導体試験装置
２  被試験素子（ＤＵＴ）
３  テストボード
４  ポゴピンリング
５  プローブカード
６  プローブ
１０  テスト制御部
１１  パターン発生部
１２  波形フォーマッタ
１３  タイミング発生部
１４  デジタルコンパレータ
１５  判定部
１６  データメモリ
１７、３０、３１、３２  ピンエレクトロニクス
１８  パラメトリック測定ユニット
１９  パワーサプライ
２０、２１、２２、２３  サブドライバ制御回路
４１  波形観測装置
４２  波形解析装置
４３  ＴＤＲ波形解析装置
ＣＯＭＰ１、ＣＯＭＰ１１、ＣＯＭＰ１２  コンパレータ
ＭＤＲ１  メインドライバ
Ｎ１〜６、Ｎ１１、Ｎ１２  ノード
Ｒ１〜３  抵抗
ＳＤＲ１、ＳＤＲ２  サブドライバ
ＳＧ１、ＳＧ２  制御信号
ＳＴＲ１  制御トランジスタ
ＳＷ１  スイッチ
ｔｄ１、ｔｄ２  遅延時間
ｔ１、ｔ２、ｔ１１  期間
Ｖｉｈ  ハイ側入力電圧
Ｖｉｌ  ロー側入力電圧
Ｖｏｈ  ハイ側出力電圧
Ｖｏｌ  ロー側出力電圧
ΔＶ１〜５  電位差
【図１】
2010038581.tif 000003
【図２】
2010038581.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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