(57)【要約】【課題】異なる電源電圧を使用する領域間での信号を授受する場合において、互いの電源電圧の影響を受けないメモリ装置を提案する。【解決手段】本発明の例に係わる半導体集積回路は、定められた第１の電圧で動作する第１の領域１２と、可変する第２の電圧で動作する第２の領域１３と、前記第１の領域及び第２の領域との間に跨って形成されるメモリ装置１４とを具備し、メモリ装置１４は、前記第１の電圧によって駆動し、前記第１の領域からの入出力信号を授受する第１のポートと、前記第２の電圧によって駆動し、前記第２の領域からの入出力信号を授受する第２のポートと、前記第１及び第２のポートによってアクセスされるメモリセルを有する。【選択図】図１
2010225208.tif 000002
【特許請求の範囲】
【請求項１】
定められた第１の電圧で動作する第１の領域と、可変する第２の電圧で動作する第２の領域と、前記第１の領域及び第２の領域との間に跨って形成されるメモリ装置とを具備し、
前記メモリ装置は、前記第１の電圧によって駆動し、前記第１の領域からの入出力信号を授受する第１のポートと、前記第２の電圧によって駆動し、前記第２の領域からの入出力信号を授受する第２のポートと、前記第１及び第２のポートによってアクセスされるメモリセルを有することを特徴とする半導体集積回路。
【請求項２】
前記第１及び第２の電圧の一方が前記メモリセルの電源電圧として使用されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１の電圧と前記第２の電圧の大きさを比較し、電圧の大きな方を選択して前記メモリセルの電源電圧としてメモリセルに接続する電圧レベル比較器を更に具備することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記第１の電圧及び第２の電圧とは異なる第３の電圧をメモリセルの電源電圧として使用することを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記第３の電圧は、前記第１の電圧と第２の電圧との間の値であることを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に搭載されるメモリ装置に関する。
【背景技術】
【０００２】
近年、システムＬＳＩは、消費電流の低減とＬＳＩ性能の向上のため、チップの性能に応じて供給する電源電圧を調節するＶｏｌｔａｇｅ  ＩＤ（ＶＩＤ）が採用されている。
【０００３】
ＶＩＤが採用されている領域として、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）コアがある。しかしながら、チップ内には、Ｉ／Ｏ（Input/Output）回路などのアナログブロックのように電源電圧規格が定められているため、ＶＩＤによって電源電圧を調整しない領域も存在する。そのため、チップ内には、ＶＩＤによる電源電圧の調整を受け、様々な電圧の値を電源電圧として用いる領域と、ＶＩＤによる電源電圧の調整を受けず、電圧の値が固定された電源電圧を用いる領域とが混在している。
【０００４】
また、使用される電源電圧が異なる領域において、クロックの位相や動作周波数が同一でない場合がある。そのため、使用される電源電圧が異なる領域でデータのやり取りを行う際、クロックの位相ずれや動作周波数の違いを補正し、使用される電源電圧が異なる領域それぞれで使用するクロックや動作周波数でデータを授受させるため、互いに非同期な複数ポートのメモリ装置が用いられる（例えば、特許文献１参照）。つまり、一方の領域からデータを送信する際、一度メモリ装置にデータを格納し、他方の領域でメモリ装置からデータを読み出している。
【０００５】
従来、メモリ装置は、単一の電源電圧によって動作するため、どちらか一方の領域にメモリ装置を配置し、異なる電源電圧を使用する領域の境界は、レベル変換回路やバッファ回路で接続される必要がある。
【０００６】
このとき、固定された電源電圧を用いる領域に入力されるセットアップタイムやホールドタイム等の信号を授受するタイミングは、電源電圧が変化する領域の電源電圧の影響を受けて変化する。そのため、固定した電源電圧を用いる領域に各信号を授受するタイミングは、電源電圧が変化する領域の電源電圧を考慮する必要がある。
【０００７】
上記のように、各信号を授受する際のタイミング解析は、互いの領域の電源電圧を考慮する必要があるため、その解析が煩雑になってしまうという問題がある。
【０００８】
更に、ＶＩＤによる電源電圧の調節を受ける領域で取りうる全ての電源電圧を考慮する必要があるため、それぞれの領域が各信号を授受するタイミングのマージンは、少なくなってしまうという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−４７１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、異なる電源電圧を使用する領域間で信号を授受する場合において、互いの電源電圧の影響を受けないメモリ装置を提案する。
【課題を解決するための手段】
【００１１】
本発明の例に係る半導体集積回路は、定められた第１の電圧で動作する第１の領域と、可変する第２の電圧で動作する第２の領域と、前記第１の領域及び第２の領域との間に跨って形成されるメモリ装置とを具備し、前記メモリ装置は、前記第１の電圧によって駆動し、前記第１の領域からの入出力信号を授受する第１のポートと、前記第２の電圧によって駆動し、前記第２の領域からの入出力信号を授受する第２のポートと、前記第１及び第２のポートによってアクセスされるメモリセルとを有する。
【発明の効果】
【００１２】
本発明によれば、異なる電源電圧を使用する領域間で信号を授受する場合において、互いの電源電圧の影響を受けないことを可能にする。
【図面の簡単な説明】
【００１３】
【図１】本発明の構成を示す図。
【図２】メモリ装置の構成を示す図。
【図３】メモリセルの構成の一例を示す図。
【図４】メモリセルの構成の一例を示す図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明を実施するための形態について詳細に説明する。
【００１５】
１．  概要  
本発明の例において、ＶＩＤによる電源電圧の調整を受けず、固定した値の電源電圧を使用するＩ／Ｏ回路とＶＩＤによる電源電圧の調整を受け、様々な値の電源電圧を使用するＡＳＩＣコアとの間にメモリ装置を形成する。
【００１６】
更に、Ｉ／Ｏ回路とＡＳＩＣコアとの間に形成されたメモリ装置は、互いに非同期な２つのポートを有している。２つのポートは、アドレスデコーダ、読み出し／書き込み回路及び制御回路など、メモリセルアレイを除く他の回路をそれぞれ独立に有している。更に、１つのポートは、Ｉ／Ｏ回路で使用する電源電圧に接続され、他方のポートは、ＡＳＩＣコアで使用する電源電圧に接続される。そのため、メモリ装置は、Ｉ／Ｏ回路の電源電圧及びＡＳＩＣコアの電源電圧それぞれで動作することできる。
【００１７】
従って、例えば、Ｉ／Ｏ回路からのメモリ装置にアクセスする時の各信号の送受信のタイミングは、メモリ装置内もＩ／Ｏ回路の電源電圧を用いているため、ＡＳＩＣコアの電源電圧の影響を受けない。その結果、異なる電源電圧を跨ぐ信号を授受するタイミングは、それぞれの領域から見た際、互いの電源電圧の影響を受けず、常に一定になる。そのため、異なる電源電圧の間の信号を授受する際のタイミング解析が容易になる。
【００１８】
２．  実施形態  
図１は、本発明の実施形態に係るチップの一部を示している。
【００１９】
本発明に係るチップ１１は、例えば、Ｉ／Ｏ回路１２、ＡＳＩＣコア１３及びメモリ装置１４で構成される。
【００２０】
Ｉ／Ｏ回路１２は、ＶＩＤによる電源電圧の調整を行わない領域に形成され、電圧の値が固定された電源電圧Ｖｄｄ１に接続される。
【００２１】
ＡＳＩＣコア１３は、上記のように、消費電流の低減とＬＳＩ性能の向上などのため、チップの性能に応じて供給される電圧がＶＩＤを用いて調整される。その結果、ＡＳＩＣコアに接続される電源電圧Ｖｄｄ２は固定されず、適宜変化する。
【００２２】
メモリ装置１４は、Ｉ／Ｏ回路１２とＡＳＩＣコア１３とのデータのやり取りを行う際、クロックの位相ずれや動作周波数の違いを補正し、Ｉ／Ｏ回路１２とＡＳＩＣコア１３それぞれで使用するクロックや動作周波数でデータを授受させるために用いられる。
【００２３】
また、本発明の実施形態において、メモリ装置１４は、Ｉ／Ｏ回路１２とＡＳＩＣコア１３に跨って形成される。
【００２４】
図２は、メモリ装置の構成を示している。
【００２５】
メモリ装置１４は、メモリセルアレイ１５と、互いに非同期なポートＡ１６及びポートＢ１７の２つのポートを有する。
【００２６】
メモリセルアレイ１５内は、複数のメモリセルＭＣがマトリクス状に形成される。また、メモリセルＭＣは、例えば、ＳＲＡＭで構成される。
【００２７】
ポートＡ１６及びポートＢ１７は、メモリセルアレイ１５を除く全ての回路が分離されて形成される。つまり、アドレスデコーダ１８、ビット線プリチャージ回路１９、読み出し回路及び書き込み回路２０がそれぞれのポートに形成される。また、ポートＡ１６は、Ｉ／Ｏ回路で使用される電源電圧Ｖｄｄ１に接続され、ポートＢ１７は、ＡＳＩＣコアで使用される電源電圧Ｖｄｄ２に接続される。
【００２８】
また、メモリセルＭＣ行それぞれに対応して、メモリセルＭＣは、ポートＡ１６のアドレスデコーダ１８から延びるワード線ＷＬＡに接続されると共に、ポートＢ１７のアドレスデコーダ１８から延びるワード線ＷＬＢに接続される。
【００２９】
更に、メモリセルＭＣ列それぞれに対応して、メモリセルＭＣは、ポートＡ１６の読み出し回路及び書き込み回路２０から延びるビット線対ＢＬＡと接続されると共に、ポートＢ１７の読み出し回路及び書き込み回路２０から延びるビット線対ＢＬＢと接続される。
【００３０】
ポートＡ１６のアドレスデコーダ１８は、Ｉ／Ｏ回路からのアドレス信号に従ってワード線ＷＬＡを選択し、駆動する。
【００３１】
ポートＢ１７のアドレスデコーダ１８は、ＡＳＩＣ回路からのアドレス信号に従ってワード線ＷＬＢを選択し、駆動する。
【００３２】
ビット線プリチャージ回路１９は、各ビット線対に対応してビット線を所定の電圧にプリチャージする。
【００３３】
ポートＡ１６の書き込み回路は、Ｉ／Ｏ回路から受け取ったデータに従ってメモリセルに書き込みを行う書き込みデータを生成する。更に、ポートＡ１６の読み出し回路は、センスアンプにより検知、増幅されたデータをバッファ処理して読み出しデータを生成する。
【００３４】
ポートＢ１７の書き込み回路は、ＡＳＩＣコアから受け取ったデータに従ってメモリセルに書き込みを行う書き込みデータを生成する。更に、ポートＢ１７の読み出し回路は、センスアンプにより検知、増幅されたデータをバッファ処理して読み出しデータを生成する。
【００３５】
この様に、ポートＡ１６とポートＢ１７は、異なる電源電圧に接続されており、メモリ装置は、電源電圧Ｖｄｄ１及びＶｄｄ２それぞれの電圧で独立して駆動することが可能である。
【００３６】
図３は、メモリセルＭＣの構成の一例を示す図である。
【００３７】
メモリセルＭＣは、インバータＩＮ１及びＩＮ２とから構成される。インバータＩＮ１は、メモリセルの電源線ＶＭと記憶ノードＮＤ１との間に接続されたＰチャネルＭＯＳトランジスタＰＱ１と記憶ノードＮＤ１と接地線ＧＮＤとの間に接続されたＮチャネルＭＯＳトランジスタＮＱ１とを有する。インバータＩＮ２は、メモリセルの電源線ＶＭと記憶ノードＮＤ２との間に接続されたＰチャネルＭＯＳトランジスタＰＱ２と、記憶ノードＮＤ２と接地線ＧＮＤとの間に接続されたＮチャネルＭＯＳトランジスタＮＱ２とを有する。
【００３８】
ＰチャネルＭＯＳトランジスタＰＱ１及びＮチャネルＭＯＳトランジスタＮＱ１のゲートは、共に、記憶ノードＮＤ２に接続される。ＰチャネルＭＯＳトランジスタＰＱ２及びＮチャネルＭＯＳトランジスタＮＱ２のゲートは、共に、記憶ノードＮＤ１に接続される。
【００３９】
記憶ノードＮＤ１とビット線ＢＬＡとの間に接続されたＮチャネルＭＯＳトランジスタＮＱ３Ａ及びＮＱ４Ａのゲートは、それぞれワード線ＷＬＡに接続される。記憶ノードＮＤ２とビット線ＢＬＢとの間に接続されたＮチャネルＭＯＳトランジスタＮＱ３Ｂ及びＮＱ４Ｂのゲートは、それぞれワード線ＷＬＢに接続される。
【００４０】
このようなメモリセルの構成において、インバータＩＮ１とＩＮ２の入力及び出力が交差結合され、インバータラッチを構成する。従って、記憶ノードＮＤ１及びＮＤ２には、互いに相補的なデータが保持される。
【００４１】
メモリセルの電源電圧Ｖｄｄは、Ｉ／Ｏ回路で使用される電源電圧Ｖｄｄ１又はＡＳＩＣコアで使用される電源電圧Ｖｄｄ２のどちらか一方と接続しても良いし、電源電圧Ｖｄｄ１及びＶｄｄ２とは異なる電圧を新たに生成し、メモリセルの電源電圧Ｖｄｄとしても良い。また、電源電圧Ｖｄｄ１及びＶｄｄ２の中間程度の電圧を新たに生成し、メモリセルの電源電圧Ｖｄｄとしても良い。
【００４２】
上記のように、２つのポートを有したメモリ装置をＩ／Ｏ回路とＡＳＩＣコアとの間に設けると共に、この２つのポートそれぞれにアドレスデコーダ、読み出し／書き込み回路及び制御回路など、メモリセルアレイを除いた他の回路を形成する。更に、ポートＡは、Ｉ／Ｏ回路の電源電圧に接続し、ポートＢは、ＡＳＩＣコアの電源電圧に接続する。従って、メモリ装置は、電源電圧Ｖｄｄ１及びＶｄｄ２それぞれの電圧で独立して駆動できる。その結果、Ｉ／Ｏ回路からのメモリ装置にアクセスする時の各信号を授受するタイミングは、メモリ装置内も電源電圧Ｖｄｄ１を用いているため、ＡＳＩＣコアの電源電圧Ｖｄｄ２の影響を受けない。逆に、ＡＳＩＣコアからメモリ装置にアクセスする時の各信号を授受するタイミングは、メモリ装置内も電源電圧Ｖｄｄ２を用いているため、Ｉ／Ｏ回路の電源電圧Ｖｄｄ１の影響を受けない。
【００４３】
そのため、異なる電源電圧を跨ぐ信号を授受するタイミングは、それぞれの領域から見れば互いの電源電圧の影響を受けず、常に一定になる。その結果、異なる電源間の信号を授受する際のタイミング解析が容易になる。
【００４４】
本発明の実施形態において、信号を授受するタイミングのマージンを考える必要があるのは、メモリセルのデータの読み出し及び書き込み時である。
【００４５】
ここで、ＡＳＩＣコアは、チップの性能に応じて供給される電圧がＶＩＤを用いて調整されるため、ＡＳＩＣコアに接続される電源電圧Ｖｄｄ２は固定されず、適宜変化する。そのため、Ｉ／Ｏ回路の電源電圧Ｖｄｄ１が大きくなる場合と、ＡＳＩＣコアの電源電圧Ｖｄｄ２が大きくなる場合とがある。
【００４６】
そのため、電源電圧Ｖｄｄ１又はＶｄｄ２のどちらか一方をメモリセルの電源電圧として接続する場合や電源電圧Ｖｄｄ１とＶｄｄ２とは異なる電源電圧をメモリセルの電源電圧Ｖｄｄとして接続する場合、メモリセルの電源電圧Ｖｄｄが各ポートの電源電圧より低い場合がある。この場合、ビット線対の振幅が小さくなるため、データの読み出しのタイミングに十分なマージンを得られず、十分なマージンを得るため読み出しのタイミングを遅らせる必要がある。
【００４７】
勿論、メモリセルの電源電圧Ｖｄｄが各ポートの電源電圧より低い場合でも読み出しのタイミングに十分なマージンが得られれば問題ない。しかしながら、メモリセルの電源電圧が各ポートの電源電圧以上である場合、ビット線の振幅が十分に大きくなるため、読み出しのタイミングに十分なマージンを得ることができるため、図４で示すように、メモリセルに接続される電源電圧Ｖｄｄを決める際、電圧レベル比較器２１を用いて電源電圧Ｖｄｄ１及びＶｄｄ２の大きさを比較し、電圧の大きな方をメモリセルの電源電圧Ｖｄｄとして使用しても良い。
【００４８】
電圧レベル比較器２１を用いることで、メモリセルに接続される電源電圧Ｖｄｄが常に各ポートに使用される電源電圧以上になる。そのため、読み出しのタイミングの速度の劣化がないという特徴を有する。
【００４９】
また、常にメモリセルの電源電圧が各ポートの電源電圧以上である場合、データの書き込み時、書き込みのタイミングのマージンが少なくなってしまうが、予め動作電圧範囲で回路調整しておけば良く、データの書き込みに関しては、データの入出力のタイミングには影響しない。
【００５０】
従って、電圧レベル比較器２１によってメモリセルの電源電圧をどちらのポートの電源電圧に接続するかを決めることにより、常にメモリセルの電源電圧が各ポートの電源電圧以上に設定することができる。その結果、それぞれのポートの電源電圧をどのように設定しても、データを読み出すタイミングに十分なマージンを確保することができる。そのため、メモリセルのデータを入出力する際、各ポートの電源電圧に依存しないタイミングを得ることが可能になる。
【００５１】
３．  適用例  
本発明の実施形態は、Ｉ／Ｏ回路とＡＳＩＣコアとの間に設置されたメモリ装置を例に説明したが、電源電圧の異なる領域でデータをやり取りする際、バッファとしてメモリ装置を使用するチップであれば適用することが可能である。
【００５２】
４．  むすび  
本発明によれば、異なる電源電圧を使用する領域間での信号を授受する場合において、互いの電源電圧の影響を受けないメモリ装置を提案する。
【００５３】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５４】
１１：  チップ、  １２：  アナログ回路、  １３：  ＡＳＩＣコア、  １４：  メモリ装置、  １５：  メモリセルアレイ、  １６：  ポートＡ、  １７：  ポートＢ、  １８：  アドレスバッファ、  １９：  ビット線プリチャージ回路、  ２０：  読み出し回路及び書き込み回路、  ２１：  電圧レベル比較器。
【図１】
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【図２】
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【図３】
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【図４】
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