(57)【要約】【課題】電極の接触抵抗の低減を図るようにした高周波特性の良い電界効果トランジスタ及びその製造方法を提供すること。【解決手段】III−Ｖ族化合物半導体薄膜をエピタキシャル結晶成長させてなる多層膜半導体構造を有しており、多層膜半導体構造は、基板１と、基板１上に形成されたバッファ層２と、バッファ層２上に形成された電子走行層３と、電子走行層３上に形成されたスペーサ層４と、スペーサ層４上に形成された電子供給層５と、電子供給層５上に形成されたバリア層６と、バリア層６上に形成された高電子濃度キャップ層７とを備え、さらに、高電子濃度キャップ層７上に形成されたソース電極１０１及びドレイン電極１０３と、バリア層６の表面に形成されたゲート電極１０２とを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
III−V族化合物半導体薄膜をエピタキシャル結晶成長させてなる多層膜半導体構造を有する電界効果トランジスタにおいて、前記多層膜半導体構造が、
基板と、
該基板上に形成されたバッファ層と、
該バッファ層上に形成された電子走行層と、
該電子走行層上に形成されたスペーサ層と、
該スペーサ層上に形成された電子供給層と、
該電子供給層上に形成されたバリア層と、
該バリア層上に形成された高電子濃度キャップ層とを備え、さらに、前記多層膜半導体構造上に、
該高電子濃度キャップ層上に形成されたオーミック接続するソース電極及びドレイン電極と、
該ソース電極及び該ドレイン電極の間の前記高電子濃度キャップ層を選択的に除去してリセス構造を形成し、該リセス構造の露出した前記バリア層の表面にショットキー接続するように形成されたゲート電極を備えており、前記高電子濃度キャップ層が、Ｓｎでドーピングされていることを特徴とする電界効果トランジスタ。
【請求項２】
前記高電子濃度キャップ層の電子密度が、５×１０１８／ｃｍ３以上、１×１０２０／ｃｍ３以下であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記高電子濃度キャップ層の厚さが、５ｎｍ以上、１００ｎｍ以下であることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記基板がＧａＡｓで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＩｎＡｌＡｓで、前記バリア層がＩｎＡｌＡｓで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする請求項１，２又は３に記載の電界効果トランジスタ。
【請求項５】
前記基板がＧａＡｓで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＡｌＧａＡｓＳｂで、前記バリア層がＡｌＧａＡｓＳｂで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする請求項１，２又は３に記載の電界効果トランジスタ。
【請求項６】
前記基板がＩｎＰで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＩｎＡｌＡｓで、前記バリア層がＩｎＡｌＡｓで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする請求項１，２又は３に記載の電界効果トランジスタ。
【請求項７】
III−V族化合物半導体薄膜をエピタキシャル結晶成長させてなる多層膜半導体構造を形成する電界効果トランジスタの製造方法において、前記多層膜半導体構造の製造工程が、
基板上にバッファ層を形成する工程と、
該バッファ層上に電子走行層を形成する工程と、
該電子走行層上にスペーサ層を形成する工程と、
該スペーサ層上に電子供給層を形成する工程と、
該電子供給層上にバリア層を形成する工程と、
該バリア層上に高電子濃度キャップ層を形成する工程とを有し、さらに、
該高電子濃度キャップ層上にオーミック接続するソース電極及びドレイン電極を形成するためのメタルを形成する工程と、
該ソース電極及び該ドレイン電極の間の前記高電子濃度キャップ層を選択的に除去してリセス構造を形成する工程と、
該リセス構造の露出した前記バリア層の表面にショットキー接続するゲート電極を形成する工程を有しており、前記高電子濃度キャップ層のドーピングにＳｎを用いたことを特徴とする電界効果トランジスタの製造方法。
【請求項８】
前記高電子濃度キャップ層の電子密度が、５×１０１８／ｃｍ３以上、１×１０２０／ｃｍ３以下であることを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【請求項９】
前記高電子濃度キャップ層の厚さが、５ｎｍ以上、１００ｎｍ以下であることを特徴とする請求項７又は８に記載の電界効果トランジスタの製造方法。
【請求項１０】
前記基板がＧａＡｓで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＩｎＡｌＡｓで、前記バリア層がＩｎＡｌＡｓで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする請求項７，８又は９に記載の電界効果トランジスタの製造方法。
【請求項１１】
前記基板がＧａＡｓで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＡｌＧａＡｓＳｂで、前記バリア層がＡｌＧａＡｓＳｂで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする請求項７，８又は９に記載の電界効果トランジスタの製造方法。
【請求項１２】
前記基板がＩｎＰで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＩｎＡｌＡｓで、前記バリア層がＩｎＡｌＡｓで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする請求項７，８又は９に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及びその製造方法に関し、より詳細には、携帯電話や無線ＬＡＮの送受信用増幅素子や高速データ転送用素子として好適な、電界効果トランジスタの一種である高電子移動度トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
一般に、携帯電話や無線ＬＡＮの送受信用増幅素子等に代表されるＧＨｚ帯の高周波素子として、高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ）が知られている。代表的なものには、ＧａＡｓ基板上のＧａＡｓ層やＩｎＰ基板上のＩｎ0.53Ｇａ0.47Ａｓ層を電子走行層として用いたものなどがあり、これらはいずれも、ＧａＡｓとＡｌＧａＡｓ、ＩｎＧａＡｓとＩｎＡｌＡｓのヘテロ構造界面に蓄積する２次元電子ガス層を利用したものである。
【０００３】
つまり、これらの素子を用いて、十数ＧＨｚ帯の電波の送受信が可能な素子を得るためには、０．２μｍ以下の極めて短いゲート長を有するＨＥＭＴが必要になる。このような長さのゲート電極を形成するには、光リソグラフィーや電子線リソグラフィーが用いられることもあるが、高度の技術が必要になり、安定的に生産するのは容易ではない。しかもゲート長を短くすると、ゲート抵抗の増大によるノイズの増大、さらにはゲインの低下などの原因にもなるなどトランジスタの特性としても問題が生じてくる。このため、微細化技術が容易で、量産性があり、かつ、従来以上に高い周波数帯に対応できる新しい構造の高周波素子が求められている。
【０００４】
ところで、電界効果トランジスタの場合、高周波特性を劣化させる原因のひとつに寄生抵抗成分が挙げられる。実際のトランジスタでは、真性のトランジスタ以外に様々な抵抗成分が付加された形になるが、特にソース及びドレイン電極の接触抵抗の増加は、トランジスタの総合コンダクタンスＧｍを劣化させるのはもとより、それに伴って最大有能電流利得周波数ｆＴなどを劣化させる。したがって、この電極の接触抵抗を低下させるために、電極が接する最表面のキャップ層にドーピングを行い、電子密度を上げて接触抵抗を下げる様々な試みがなされている。
【０００５】
一方で、ＩｎＧａＡｓチャネルを有する電界効果トランジスタのための多層膜を成膜する手法としては様々な手法が実施されているが、なかでもＭＢＥ（分子線エピタキシー）は、比較的低温成長が可能であり、熱膨張係数の違いによる欠陥の生成が少ないなど多くの利点を有しており、本件にかかる多層膜の成膜には好適に用いることができる。
【０００６】
ＭＢＥを用いてＧａＡｓ基板やＩｎＰ基板上に、ＩｎＧａＡｓチャネルを有する電界効果トランジスタのための多層膜を形成する際、最表面を酸化から保護するためのキャップ層として様々な材料を用いることは可能であるが、格子定数のミスマッチが少ないことや比較的低抵抗な電極コンタクトを形成しやすいことから、ＩｎＧａＡｓを採用することが多い。このＩｎＧａＡｓキャップ層と電極の接触抵抗を下げるために、従来はｎ型ドーピング材料としてＳｉ（シリコン）を用いてきた。ＭＢＥを用いてドーピング濃度を上げようとすると、ドーピング材料の蒸気圧を上げるために坩堝（るつぼ）温度を上げることになる。
【０００７】
ところが、ＭＢＥでＳｉを高濃度にドーピングしようとするとＳｉ坩堝のヒーター温度が非常に高くなり、ヒーターや坩堝からの輻射熱で基板が熱せられるため所望の温度での成膜が困難となり、実質５×１０１８／ｃｍ３程度の電子密度が上限となってしまう。このため、ＩｎＧａＡｓキャップ層のＳｉドーピング濃度には限界があり、ソース電極及びドレイン電極の接触抵抗の低減にも限界があることになる。
【０００８】
また、特許文献１に開示されるように、ＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙにＳｎをドーピング材料として用いることにより、温度依存性の低い磁気抵抗素子を形成する方法については開示されているが、電界効果トランジスタの電極の接触抵抗の低減を図る方法については、これまで開示されていなかった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】再公表ＷＯ００／００８６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のドーピング材料では、高濃度ドーピングに限界があり、より低いメタルと半導体との接触抵抗を実現することが困難であった。したがって、より高周波特性に優れた電界効果トランジスタを作成することも困難であった。
【００１１】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、電極の接触抵抗の低減を図るようにした高周波特性の良い電界効果トランジスタ及びその製造方法に関する。
【課題を解決するための手段】
【００１２】
本発明者は、上記課題を解決するために鋭意研究を重ねた結果、特定の製造方法を用いて電界効果トランジスタを作成することにより、上記目的に適合することを見いだし、この知見に基づいて本発明をなすに至った。
【００１３】
つまり、本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、III−Ｖ族化合物半導体薄膜をエピタキシャル結晶成長させてなる多層膜半導体構造を有する電界効果トランジスタにおいて、前記多層膜半導体構造が、基板と、該基板上に形成されたバッファ層と、該バッファ層上に形成された電子走行層と、該電子走行層上に形成されたスペーサ層と、該スペーサ層上に形成された電子供給層と、該電子供給層上に形成されたバリア層と、該バリア層上に形成された高電子濃度キャップ層とを備え、さらに、前記多層膜半導体構造上に、該高電子濃度キャップ層上に形成されたオーミック接続するソース電極及びドレイン電極と、該ソース電極及び該ドレイン電極の間の前記高電子濃度キャップ層を選択的に除去してリセス構造を形成し、該リセス構造の露出した前記バリア層の表面にショットキー接続するように形成されたゲート電極を備えており、前記高電子濃度キャップ層が、Ｓｎでドーピングされていることを特徴とする。
【００１４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記高電子濃度キャップ層の電子密度が、５×１０１８／ｃｍ３以上、１×１０２０／ｃｍ３以下であることを特徴とする。
【００１５】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記高電子濃度キャップ層の厚さが、５ｎｍ以上、１００ｎｍ以下であることを特徴とする。
【００１６】
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記基板がＧａＡｓで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＩｎＡｌＡｓで、前記バリア層がＩｎＡｌＡｓで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする。
【００１７】
また、請求項５に記載の発明は、請求項１，２又は３に記載の発明において、前記基板がＧａＡｓで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＡｌＧａＡｓＳｂで、前記バリア層がＡｌＧａＡｓＳｂで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする。
【００１８】
また、請求項６に記載の発明は、請求項１，２又は３に記載の発明において、前記基板がＩｎＰで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＩｎＡｌＡｓで、前記バリア層がＩｎＡｌＡｓで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする。
【００１９】
また、請求項７に記載の発明は、III−Ｖ族化合物半導体薄膜をエピタキシャル結晶成長させてなる多層膜半導体構造を形成する電界効果トランジスタの製造方法において、前記多層膜半導体構造の製造工程が、基板上にバッファ層を形成する工程と、該バッファ層上に電子走行層を形成する工程と、該電子走行層上にスペーサ層を形成する工程と、該スペーサ層上に電子供給層を形成する工程と、該電子供給層上にバリア層を形成する工程と、該バリア層上に高電子濃度キャップ層を形成する工程とを有し、さらに、該高電子濃度キャップ層上にオーミック接続するソース電極及びドレイン電極を形成するためのメタルを形成する工程と、該ソース電極及び該ドレイン電極の間の前記高電子濃度キャップ層を選択的に除去してリセス構造を形成する工程と、該リセス構造の露出した前記バリア層の表面にショットキー接続するゲート電極を形成する工程を有しており、前記高電子濃度キャップ層のドーピングにＳｎを用いたことを特徴とする。
【００２０】
また、請求項８に記載の発明は、請求項７に記載の発明において、前記高電子濃度キャップ層の電子密度が、５×１０１８／ｃｍ３以上、１×１０２０／ｃｍ３以下であることを特徴とする。
【００２１】
また、請求項９に記載の発明は、請求項７又は８に記載の発明において、前記高電子濃度キャップ層の厚さが、５ｎｍ以上、１００ｎｍ以下であることを特徴とする。
【００２２】
また、請求項１０に記載の発明は、請求項７，８又は９に記載の発明において、前記基板がＧａＡｓで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＩｎＡｌＡｓで、前記バリア層がＩｎＡｌＡｓで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする。
【００２３】
また、請求項１１に記載の発明は、請求項７，８又は９に記載の発明において、前記基板がＧａＡｓで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＡｌＧａＡｓＳｂで、前記バリア層がＡｌＧａＡｓＳｂで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする。
【００２４】
また、請求項１２に記載の発明は、請求項７，８又は９に記載の発明において、前記基板がＩｎＰで、前記電子走行層がＩｎＧａＡｓで、前記スペーサ層がＩｎＡｌＡｓで、前記バリア層がＩｎＡｌＡｓで、前記高電子濃度キャップ層がＩｎＧａＡｓであることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、従来はより低抵抗化が困難であったソース及びドレイン電極の接触抵抗を、さらに低抵抗化することが可能となり、これを元により高周波特性の良好な電界効果トランジスタを製造することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る電界効果トランジスタの製造に用いられる多層膜半導体構造の断面図である。
【図２】図１に示した多層膜半導体構造を用いた本発明に係る電界効果トランジスタを説明するための断面構成図である。
【図３】本発明に係る電界効果トランジスタの製造方法を説明するための断面工程図（その１）である。
【図４】本発明に係る電界効果トランジスタの製造方法を説明するための断面工程図（その２）である。
【図５】本発明に係る電界効果トランジスタの製造方法を説明するための断面工程図（その３）である。
【図６】本発明に係る電界効果トランジスタの製造方法を説明するための断面工程図（その４）である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して本発明の実施形態について説明する。  
図１は、本発明に係る電界効果トランジスタの製造に用いられる多層膜半導体構造の断面図である。基板１は、基板であれば何でも良いが、ＧａＡｓ基板，もしくはＩｎＰ基板，表面に単結晶のＧａＡｓを成長させたＳｉ基板，サファイア基板などが好適である。なかでも半絶縁性で良質の単結晶基板が得られるＧａＡｓ基板やＩｎＰ基板は、特に好ましい。
【００２８】
ここで言う半絶縁性とは、抵抗率が１０７Ω・ｃｍ以上のものを指す。単結晶基板を用いる場合、基板の面方位は（１００）、（１１１）、（１１０）等が好ましい。これらの面方位から１°から５°ずらした面方位を用いることもある。なかでも（１００）は、良質の薄膜を成長させる上で最適である。
【００２９】
通常行われるように、基板の表面を平坦化させ、清浄化させる目的で、基板と同じ材質の半導体を成長させたものを本発明の基板として使用しても良い。ＧａＡｓ基板上にＧａＡｓを成長させるのは、この最も代表的な一例である。
【００３０】
バッファ層２としては、（ａ）ＩｎＧａＡｓ電子走行層３と格子定数が近く、（ｂ）ＩｎＧａＡｓ電子走行層３と比べて抵抗率が十分高く、（ｃ）ＩｎＧａＡｓ電子走行層３と大きく格子定数の異なるＧａＡｓなどの基板上に直接積層した場合でも、欠陥の少ない平坦な表面を有していることが好ましい。この目的で、ＡｌＧａＡｓ，ＩｎＡｌＡｓ，ＡｌＧａＡｓ／ＩｎＡｌＡｓグレーデッド層，ＡｌＧａＡｓＳｂなどが好適に用いられる。
【００３１】
このバッファ層２上に直接ＩｎＧａＡｓ電子走行層３が形成されてもよいが、ＩｎＧａＡｓ電子走行層３の格子定数に最も近い層をバッファ層２上に設けることもできる。この方法により、格子欠陥の少ないＩｎＧａＡｓ電子走行層３を形成することができる。バッファ層２の表面の平坦性は、膜厚が厚いほど良好であるが、工業上はなるべく薄くすることが望ましい。すなわち、バッファ層２の膜厚は、５ｎｍ以上３０００ｎｍ以下の範囲が好ましく、より好ましくは１０ｎｍ以上１０００ｎｍである。
【００３２】
また、バッファ層２をＩｎＧａＡｓ電子走行層３への電子供給層５として用いるのも好ましい態様のひとつである。その場合、ドーパントは厚さ方向に均一にドープされていても、分布があっても良く、局所的にデルタドープされていても良い。ここでデルタドープとは、ＭＢＥを用いたIII−Ｖ族化合物半導体の薄膜成長において、ドーパントとＶ族元素を同時に照射して行なうドーピングの手法である。電子供給層５のドーパントとしては、ＳｎやＳｉが本発明では好適に用いられる。
【００３３】
ＩｎＧａＡｓ電子走行層３は、ゲート電極１０２などの制御電極にかかる電圧によって電子密度を変化させ、その電気伝導を制御させるものである。ＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）電子走行層３は、Ｉｎ組成ｘが大きいほど高い電子移動度が得られるので好ましく、特に、Ｉｎ組成ｘは０．５３以上１以下であることが好ましい。
【００３４】
ＩｎＧａＡｓ電子走行層３はその厚みが薄すぎると、界面の平坦度や欠陥の影響を受けやすくなり、また厚すぎると制御電極による制御性に影響がでるため、膜厚として、好ましくは２０００ｎｍ以下であり、より好ましくは２ｎｍ以上１００ｎｍ以下、更に好ましくは５ｎｍ以上６０ｎｍ以下である。
【００３５】
また、ＩｎｘＧａ１−ｘＡｓ電子走行層３の電子濃度は、３×１０１７ｃｍ−３以上２×１０１８ｃｍ−３以下のとき、高い電子移動度を有し好ましい。しかしながら、その電子濃度は半導体デバイスのシート抵抗や高速応答性などデバイス特性上適宜決められるので、この濃度に限るものではない。
【００３６】
スペーサ層４は、（ａ）ＩｎＧａＡｓ電子走行層３との格子定数が近く、（ｂ）ＩｎＧａＡｓ電子走行層３と比べて抵抗率が十分高いことが好ましい。スペーサ層４とＩｎＧａＡｓ電子走行層３の格子定数は、ＩｎＧａＡｓ電子走行層３の膜厚が臨界膜厚を超えない程度に近ければ良い。この目的で、ＡｌＧａＡｓ，ＩｎＡｌＡｓ，ＡｌＧａＡｓＳｂが好適に用いられる。
【００３７】
スペーサ層４の膜厚は、薄すぎると界面散乱の影響を受けるようになり厚すぎるとゲート電極１０２からの制御性に影響がでるため１ｎｍ以上２０ｎｍ以下の範囲が好ましい。更に好ましくは３ｎｍ以上１０ｎｍ以下である。
【００３８】
次に、本発明に用いられる電子供給層５は、（ａ）ＩｎＧａＡｓ電子走行層３との格子定数が近く、（ｂ）ＩｎＧａＡｓ電子走行層３に所望の濃度の電子を与える。この目的で、スペーサ層４と同じ材料であるＡｌＧａＡｓ，ＩｎＡｌＡｓ，ＡｌＧａＡｓＳｂが好適に用いられ、所望の濃度の電子を供給するためにドーピングを実施される。ドーピングは、電子供給層５の厚み方向に均一でも、分布があっても、また所望の厚みのところにデルタドープを行っても良い。電子供給層５のドーパントとしては、ＳｎやＳｉが本発明では好適に用いられる。
【００３９】
電子供給層５の膜厚は、好ましくは１ｎｍ以上１０ｎｍ以下、更に好ましくは２ｎｍ以上５ｎｍ以下である。また、電子供給層５をデルタドープ層のみとする場合は、膜厚は限りなくゼロに近く、厳密には数原子層程度の膜厚である。
【００４０】
バリア層６は、（ａ）電子供給層５との格子定数が近く、（ｂ）ゲートなどの制御電極と電子供給層５の絶縁性を確保するためのものであり、この目的に合致すれば材料は特に限定されない。また、後に成膜する高電子濃度キャップ層７が、上述した目的に適合し、酸化に対する耐性が高いものを選択する場合は、バリア層６と高電子濃度キャップ層７は兼用して１層としても構わない。
【００４１】
つまり、通常はＩｎ１−ｙＡｌｙＡｓを使ってスペーサ層４や電子供給層５と同じ元素組成としたり、それら以上にＡｌ濃度が高いＩｎ１−ｙＡｌｙＡｓとすることも可能である。ただし、スペーサ層４と同様素子化プロセス中に酸化しやすいという懸念があるため、Ａｌ濃度ｙとしては０．５から０．８５が好ましい。
【００４２】
バリア層６の膜厚は、薄すぎると絶縁性に問題があり、厚すぎるとゲート電極１０２によるＩｎＧａＡｓ電子走行層３の制御に影響を及ぼすため、好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは２ｎｍ以上２０ｎｍ以下である。
【００４３】
高電子濃度キャップ層７は、バリア層６上に形成されるものであり、その目的は、（ａ）バリア層６との格子定数が近く、（ｂ）その下の層の酸化による変質を抑制し、（ｃ）デバイス作成時のプラズマ加工によるダメージを軽減し、（ｄ）メタルと半導体の間の接触抵抗を低減し、かつ（ｅ）高周波特性上問題となるソース抵抗の低減に寄与するものである。これらの目的に適合すれば、任意の材料を選択することができる。しかし、電子供給層５やバリア層６と同一の成膜装置内で順次成膜を行った方が、その下にある層の酸素への暴露を防止できるため、通常は半導体膜を用いる。
【００４４】
さらに、後のゲート電極１０２を形成する工程においては、このゲート電極１０２を形成する領域のみ選択的に高電子濃度キャップ層７を除去する必要が生じることから、高電子濃度キャップ層７として用いることができる半導体膜としては、ＩｎＧａＡｓが好適である。また、上述したように、高電子濃度キャップ層７自身がメタルと半導体との接触抵抗の低抵抗化やソース抵抗の低減化の機能を持つことが求められることから、通常はｎ型ドーピングを実施する。
【００４５】
ｎ型ドーパントとしては、通常Ｓｉを用いることが多いが、本発明においてはＳｎを用いる。かかる理由は、ＭＢＥ法にてＳｉをドーパントとして用いると必要な蒸気圧を確保するためには、Ｓｉ坩堝の温度を上げなければならないが、坩堝ヒーターの温度が１３００℃を超え、ヒーターからの輻射熱が成長基板に伝播するため、目的とする成膜温度に影響を与えてしまい、実質５×１０１８／ｃｍ３の電子濃度がＳｉによるドーピング濃度の上限となる。
【００４６】
これに対して、Ｓｎの場合は蒸気圧が高いため、ヒーター温度による上限は緩和される。ただし、高電子濃度キャップ層７としてのＩｎＧａＡｓ結晶の健全性を確保するには、ドーピング濃度の上限が存在する。このため、本発明のＳｎを用いたドーピングにおける電子密度は、好ましくは５×１０１８／ｃｍ３以上、１×１０２０／ｃｍ３以下である。さらに好ましくは、１×１０１９／ｃｍ３以上、４×１０１９／ｃｍ３以下である。
【００４７】
また、本発明の高電子濃度キャップ層７の膜厚は、薄すぎる場合は高電子濃度キャップ層７下の半導体層の酸化や加工時のプラズマダメージを抑制するのに不十分である。また、厚すぎる場合はメタルとＩｎＧａＡｓ電子走行層３の距離が増加することによる接触抵抗の増加を招いたり、ゲート工程の高電子濃度キャップ層７の除去の際に横方向へ幅広く除去されてしまい、ソース電極１０１及びドレイン電極１０３からゲート電極１０２へ横方向に伸びるＩｎＧａＡｓ電子走行層３をオーバーラップする領域が少なくなるため、ソース抵抗の増加を招くことになり好ましくない。したがって、本発明の高電子濃度キャップ層７としては、好ましくは５ｎｍ以上、１００ｎｍ以下である。さらに好ましくは７ｎｍ以上、３０ｎｍ以下である。
【００４８】
以上の手順を経て、本発明に用いられる多層膜半導体構造が形成される。  
図２は、図１に示した多層膜半導体構造を用いた本発明に係る電界効果トランジスタを説明するための断面構成図である。
【００４９】
本発明の電界効果トランジスタは、III−Ｖ族化合物半導体薄膜をエピタキシャル結晶成長させてなる多層膜半導体構造を有している。この多層膜半導体構造は、基板１と、基板１上に形成されたバッファ層２と、バッファ層２上に形成された電子走行層３と、電子走行層３上に形成されたスペーサ層４と、スペーサ層４上に形成された電子供給層５と、電子供給層５上に形成されたバリア層６と、バリア層６上に形成された高電子濃度キャップ層７とを備えている。
【００５０】
さらに、多層膜半導体構造上に、高電子濃度キャップ層７上に形成されたオーミック接続するソース電極１０１及びドレイン電極１０３と、ソース電極１０１及びドレイン電極１０３の間の高電子濃度キャップ層７を選択的に除去してリセス構造を形成し、このリセス構造の露出したバリア層６の表面にショットキー接続するように形成されたゲート電極１０２とを備えている。
【００５１】
また、高電子濃度キャップ層７は、Ｓｎでドーピングされている。また、高電子濃度キャップ層７の電子密度は、５×１０１８／ｃｍ３以上、１×１０２０／ｃｍ３以下であることが好ましい。また、高電子濃度キャップ層７の厚さは、５ｎｍ以上、１００ｎｍ以下であることが好ましい。
【００５２】
また、基板１がＧａＡｓで、電子走行層３がＩｎＧａＡｓで、スペーサ層４がＩｎＡｌＡｓで、バリア層６がＩｎＡｌＡｓで、高電子濃度キャップ層７がＩｎＧａＡｓである。
【００５３】
また、基板１がＧａＡｓで、電子走行層３がＩｎＧａＡｓで、スペーサ層４がＡｌＧａＡｓＳｂで、バリア層６がＡｌＧａＡｓＳｂで、高電子濃度キャップ層７がＩｎＧａＡｓであってもよい。
【００５４】
また、基板１がＩｎＰで、電子走行層３がＩｎＧａＡｓで、スペーサ層４がＩｎＡｌＡｓで、バリア層６がＩｎＡｌＡｓで、高電子濃度キャップ層７がＩｎＧａＡｓであってもよい。
【００５５】
次に、上述した多層膜半導体構造を用いた本発明に係る電界効果トランジスタの製造方法について説明する。図３乃至図６は、本発明に係る電界効果トランジスタの製造方法を説明するための断面工程図である。
【００５６】
まず、図３に示されるように、電界効果トランジスタ素子の各々を電気的に分離するためウェットエッチングにより、多層膜半導体構造の高電子濃度キャップ層７とバッファ層６と電子供給層５とスペーサ層４と電子走行層３の側面が露出するまでエッチングを行う。特に、バッファ層６が露出する又はバッファ層６の一部を除去するまでエッチングを行う。
【００５７】
次に、図４に示されるように、素子分離された領域の高電子濃度キャップ層７の表面に、蒸着法によりメタルを蒸着して、それぞれオーミック接続するためのソース電極１０１とドレイン電極１０３を形成する。その後、より低い接触抵抗を実現するためアニールを実施してメタルを電子走行層３まで拡散させる。続いて、ゲート電極１０２を形成するため、ソース電極１０１とドレイン電極１０３の間にレジストを用いた溝を形成する。
【００５８】
この溝を通じてエッチング液を供給し、図５に示されるようなＩｎＧａＡｓキャップ層７の選択的エッチングを行い、その下のバリア層６を露出させたリセス構造を形成する。この状態で、蒸着法でメタルを蒸着し、レジスト上に付着したメタルをレジストと共に除去するリフトオフ法により、図６に示されるような所望のゲート電極１０２のみを残す。以上の製造プロセスを経て、図２に示したような電界効果トランジスタが形成される。
【００５９】
以上の製造方法は、本発明の電界効果トランジスタの製造方法の一例であり、その他の手法や手順を用いても、電界効果トランジスタを製造することは可能である。
【実施例１】
【００６０】
本発明の実施例１について、電界効果トランジスタの一種である高電子移動度トランジスタ（ＨＥＭＴ）を例として説明する。
【００６１】
本実施例１の電界効果トランジスタを製造するための多層膜半導体基板は、図１に示されている。ＭＢＥ装置を用いて、ＧａＡｓ基板１上に、Ｉｎ０．５３Ｇａ０．４７Ａｓ電子走行層３と格子整合するようにＡｌＧａＡｓ／ＩｎＡｌＡｓグレーデッド層及びＩｎ０．５２Ａｌ０．４８Ａｓバッファ層２を順に成膜する。次に、Ｉｎ０．５３Ｇａ０．４７Ａｓ電子走行層３を膜厚が２０ｎｍになるように成膜し、その上に膜厚が４ｎｍのＩｎ０．５２Ａｌ０．４８Ａｓスペーサ層４を成膜し、Ｓｉをドーパントとするデルタドーピング層を形成した後、膜厚が１２ｎｍのＩｎ０．５２Ａｌ０．４８Ａｓバリア層６を成膜し、最後に膜厚が１０ｎｍのＩｎ０．５３Ｇａ０．４７Ａｓキャップ層７を、電子密度が２×１０１９／ｃｍ３となるようにＳｎをドーピングしながら成膜を行った。
【００６２】
この多層膜半導体基板を使い、ウェットエッチング法により素子分離を行った後、Ａｕ／Ｇｅ／Ａｕの３層構造メタルを蒸着してソース電極１０１及びドレイン電極１０３を形成し、アニールにより８×１０−７Ω・ｃｍ２の接触抵抗を得た。さらに、ソース電極とドレイン電極との間に、選択エッチングでリセス構造を形成し、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕの４層構造メタルを蒸着してＬｇ＝０．１μｍのゲート電極１０２を形成した。この構造のトランジスタの電流利得遮断周波数ｆＴは２５０ＧＨｚであった。
【実施例２】
【００６３】
本実施例２の電界効果トランジスタを製造するための多層膜半導体基板、図１に示されている。ＭＢＥ装置を用いて、ＧａＡｓ基板１上に、Ｉｎ０．５３Ｇａ０．４７Ａｓ電子走行層３と格子整合するようにＡｌＧａＡｓＳｂバッファ層２を成膜する。次に、Ｉｎ０．５３Ｇａ０．４７Ａｓ電子走行層３を膜厚が２０ｎｍになるように成膜し、その上に膜厚が４ｎｍのＡｌＧａＡｓＳｂスペーサ層４を成膜し、Ｓｎをドーパントとするデルタドーピング層を形成した後、膜厚が１２ｎｍのＡｌＧａＡｓＳｂバリア層６を成膜し、最後に膜厚が１０ｎｍのＩｎ０．５３Ｇａ０．４７Ａｓキャップ層７を、電子密度が２×１０１９／ｃｍ３となるようにＳｎをドーピングしながら成膜を行った。
【００６４】
この多層膜半導体基板を使い、ウェットエッチング法により素子分離を行った後、Ａｕ／Ｇｅ／Ａｕの３層構造メタルを蒸着してソース電極１０１及びドレイン電極１０３を形成し、アニールにより９×１０−７Ω・ｃｍ２の接触抵抗を得た。さらに、ソース電極とドレイン電極との間に、選択エッチングでリセス構造を形成し、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕの４層構造メタルを蒸着してＬｇ＝０．１μｍのゲート電極１０２を形成した。この構造のトランジスタの電流利得遮断周波数ｆＴは２５０ＧＨｚであった。
【実施例３】
【００６５】
本実施例３の電界効果トランジスタを製造するための多層膜半導体基板、図１に示されている。ＭＢＥ装置を用いて、ＩｎＰ基板１上に、ＩｎＰバッファ層２をホモ成膜する。次に、Ｉｎ０．５３Ｇａ０．４７Ａｓ電子走行層３を膜厚が２０ｎｍになるように成膜し、その上に膜厚が４ｎｍのＩｎ０．５２Ａｌ０．４８Ａｓスペーサ層４を成膜し、Ｓｉをドーパントとするデルタドーピング層を形成した後、膜厚が１２ｎｍのＩｎ０．５２Ａｌ０．４８Ａｓバリア層６を成膜し、最後に膜厚が１０ｎｍのＩｎ０．５３Ｇａ０．４７Ａｓキャップ層７を、電子密度が２×１０１９／ｃｍ３となるようにＳｎをドーピングしながら成膜を行った。
【００６６】
この多層膜半導体基板を使い、ウェットエッチング法により素子分離を行った後、Ａｕ／Ｇｅ／Ａｕの３層構造メタルを蒸着してソース電極１０１及びドレイン電極１０３を形成し、アニールにより８×１０−７Ω・ｃｍ２の接触抵抗を得た。さらに、ソース電極とドレイン電極との間に、選択エッチングでリセス構造を形成し、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕの４層構造メタルを蒸着してＬｇ＝０．１μｍのゲート電極１０２を形成した。この構造のトランジスタの電流利得遮断周波数ｆＴは２５０ＧＨｚであった。
【符号の説明】
【００６７】
１  基板
２  バッファ層
３  電子走行層（ＩｎＧａＡｓ）
４  スペーサ層
５  電子供給層
６  バリア層
７  高電子濃度キャップ層
１０１  ソース電極
１０２  ゲート電極
１０３  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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