(57)【要約】      （修正有）【課題】Ｊ−ＦＥＴでは、ゲート領域およびバックゲート領域からのｐ型不純物拡散により、ゲート領域直下のチャネル領域のｎ型不純物濃度が低下し、ＩＤＳＳばらつきや、順伝達アドミタンスｇｍ、電圧利得Ｇｖの劣化やノイズ電圧Ｖｎｏが増加する問題があった。【解決手段】バックゲート領域となるｐ型半導体基板表面にソース領域５、ドレイン領域６を設け、これらの間のｐ型半導体基板表面にチャネル領域４を設ける。チャネル領域４下方のｐ型半導体基板に、ゲート領域７を設け、ゲート領域７の上面は、チャネル領域４下面と接触する。これにより、チャネル領域４の不純物拡散ばらつきを防止し、チャネル深さばらつきを抑制できる。従って電流経路の抵抗値を略均一にでき、ＤＳＳを安定化させ、順伝達アドミタンスｇｍ、電圧利得Ｇｖを向上させ、ノイズ電圧Ｖｎｏを低減できる。更に同一ウエハ内でのＩＤＳＳばらつきも抑制できる。【選択図】図２
2010225915.tif 000002
【特許請求の範囲】
【請求項１】
バックゲート領域となる一導電型半導体基板と、
前記一導電型半導体基板表面に設けられた逆導電型のソース領域およびドレイン領域と、
前記一導電型半導体基板表面で前記ソース領域および前記ドレイン領域間に設けられた逆導電型のチャネル領域と、
該チャネル領域下方の前記一導電型半導体基板に設けられ前記チャネル領域と接する一導電型のゲート領域と、
を具備することを特徴とする接合型電界効果トランジスタ。
【請求項２】
前記ゲート領域は、前記ソース領域及び前記ドレイン領域と接してこれらの間に設けられることを特徴とする請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記一導電型半導体基板の表面に前記チャネル領域を覆う絶縁膜が設けられることを特徴とする請求項２に記載の接合型電界効果トランジスタ。
【請求項４】
前記ソース領域、ドレイン領域、およびゲート領域の周囲に高濃度の一導電型不純物領域が設けられ、前記ゲート領域は前記一導電型不純物領域と接することを特徴とする請求項３に記載の接合型電界効果トランジスタ。
【請求項５】
前記一導電型半導体基板は、高濃度一導電型半導体基板に低濃度の一導電型半導体層を積層してなることを特徴とする請求項４に記載の接合型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタに関し、特にＩＤＳＳのばらつきおよびノイズを低減した接合型電界効果トランジスタに関する。
【背景技術】
【０００２】
図３は、従来の、高周波デバイスに採用される接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）：以下Ｊ−ＦＥＴ）２００の一例を示す断面図である。
【０００３】
Ｊ−ＦＥＴ２００は、例えばｐ型のシリコン半導体基板２１上にｐ型半導体層２２を積層してなり、半導体基板２０の表面には、ｎ型半導体層を高濃度のｐ型不純物領域である分離領域２３で区画したチャネル領域２４が設けられる。ｎ型チャネル領域２４にはｎ＋型ソース領域２５およびドレイン領域２６を設け、ソース領域２５およびドレイン領域２６間にゲート領域２７が形成される。
【０００４】
ソース領域２５、ドレイン領域２６およびゲート領域２７は例えば平面パターンにおいてストライプ状に設けられる。
【０００５】
またソース領域およびドレイン領域上にはこれらと接続するソース電極２９およびドレイン電極３０が設けられ、バックゲート領域となる半導体基板２１の裏面にはゲート領域と接続するゲート電極３１が設けられる（例えば特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０８−２２７９００号公報  （第２頁  第６図）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図３を参照して、Ｊ−ＦＥＴ２００がオン状態の場合、ドレイン領域２６からゲート領域２７下方を通ってソース領域２５に至るチャネル領域２４が電流経路（破線矢印）となる。そして、ドレイン−ソース間飽和電流（以下ＩＤＳＳ）は、ゲート領域２７直下のチャネル領域２４の幅（以下、チャネル深さ）と不純物濃度で決定する。
【０００８】
ゲート領域２７は不純物濃度が１Ｅ１８ｃｍ-3程度の高濃度ｐ型不純物の拡散領域であり、チャネル領域２４は不純物濃度が１Ｅ１５ｃｍ-3程度である。このため、ゲート領域２７のｐ型不純物が不純物濃度の低いチャネル領域２４内に拡散し、ゲート領域２７直下のチャネル領域２４（一点鎖線丸印）のｎ型不純物濃度が低下する。またバックゲート領域であるｐ型半導体層２２からも、チャネル領域２４にｐ型不純物が這い上がり、ｎ型不純物濃度が低下する。
【０００９】
図４は、図３のｘ−ｘ’線およびｙ−ｙ’線の断面における不純物濃度プロファイルを示す図である。
【００１０】
実線が、ｐ型不純物が過剰に拡散した場合のゲート領域２７、チャネル領域２４、ｐ型半導体層２２の不純物濃度プロファイルを示し、破線がｐ型不純物が過剰に拡散しない場合を示す。また細線が、ドレイン領域２６下方のチャネル領域２４およびｐ型半導体層２２の不純物濃度プロファイルである。
【００１１】
すなわち、過剰に拡散しない場合（破線）には、所定の不純物濃度を有するゲート領域２７直下のチャネル領域２４としてチャネル深さｄ１が確保されていても、ｐ型不純物の過剰な拡散（実線）により、実質的にはゲート領域２７直下のチャネル領域２４は、チャネル深さｄ２に減少してしまう。
【００１２】
細実線の如く、図３のｙ−ｙ’線においては不純物濃度プロファイルが変わらないため、ｐ型不純物が過剰に拡散した場合には、過剰拡散しない場合と比較して特にゲート領域２７直下において電流経路が狭まることになり、ゲート領域２７直下のチャネル領域２４の抵抗値を増加させてしまう。
【００１３】
このような不純物の拡散ばらつきの程度は、同一ウエハ内であっても異なるため、過剰に拡散するチップと、それほど拡散しないチップが発生し、同一ウエハ内のＪ−ＦＥＴ２００間でＩＤＳＳばらつきが発生する問題となる。特にチャネル領域２４を不純物注入及び拡散により形成した場合には、それ自体拡散ばらつきが発生するため、同一ウエハ内のＩＤＳＳばらつきが顕著となり、良品規格から外れるチップが多発するなどの問題があった。
【００１４】
また、ゲート領域直下で電流経路の抵抗値が急激に増加することにより、順伝達アドミタンスｇｍや電圧利得Ｇｖの劣化や、ノイズ電圧Ｖｎｏの増加など、特性が劣化する問題もあった。
【課題を解決するための手段】
【００１５】
本発明はかかる課題に鑑みてなされバックゲート領域となる一導電型半導体基板と、前記一導電型半導体基板表面に設けられた逆導電型のソース領域およびドレイン領域と、前記一導電型半導体基板表面で前記ソース領域および前記ドレイン領域間に設けられた逆導電型のチャネル領域と、該チャネル領域下方の前記一導電型半導体基板に設けられ前記チャネル領域と接する一導電型のゲート領域と、を具備することにより解決するものである。
【発明の効果】
【００１６】
本発明に依れば以下の数々の効果が得られる。
【００１７】
第１に、チャネル領域を、ゲート領域より深く拡散して形成する必要がないので、チャネル深さのばらつきを低減し、電流経路の抵抗値の変動のばらつきを抑制できる。従って、同一ウエハ内でのＪ−ＦＥＴのＩＤＳＳばらつきを低減できる。
【００１８】
第２に、ゲート領域をソース領域およびドレイン領域の間でこれらと接して設けることにより、従来構造と比較して、１組のセル（ソース領域、ドレイン領域およびゲート領域）の幅を大幅に低減できる。これにより、Ｊ−ＦＥＴのチップサイズの小型化に寄与できる。
【図面の簡単な説明】
【００１９】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための断面図である。
【図３】従来構造を説明するための断面図である。
【図４】従来構造を説明するための特性図である。
【発明を実施するための形態】
【００２０】
以下に本発明の実施の形態について、図１および図２を参照して説明する。
【００２１】
図１は、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）１００の一部を示す平面図であり、図１（Ａ）は電極層を省略した図であり、図１（Ｂ）は電極層を配置した図である。
【００２２】
本実施形態のＪ−ＦＥＴ１００は、一導電型半導体基板１と、チャネル領域４と、ゲート領域７と、ソース領域５と、ドレイン領域６とから構成される。
【００２３】
図１（Ａ）を参照して、Ｊ−ＦＥＴ１００は、１つのチップを構成しバックゲート領域となるｐ型の半導体基板１に、分離領域３で区画された動作領域Ｅを有する。半導体基板１は、高濃度（例えば１Ｅ１８ｃｍ-3程度）のｐ＋型シリコン半導体基板に、低濃度（例えば１Ｅ１５ｃｍ-3程度）のｐ型半導体層（例えばエピタキシャル層）を積層してなる。分離領域３は、高濃度のｐ型不純物領域である。
【００２４】
動作領域Ｅには、１組のソース領域５、ドレイン領域６、チャネル領域４、ゲート領域７からなるセルが、複数組配置される。ソース領域５、ドレイン領域６、チャネル領域４、ゲート領域７は、それぞれ半導体基板１表面において、例えば格子状、または図示の如くストライプ状に配置される。
【００２５】
ソース領域５およびドレイン領域６は、半導体基板１表面に設けられた高濃度（例えば１Ｅ１６ｃｍ-3程度）のｎ型不純物領域である。
【００２６】
チャネル領域４は、半導体基板１表面で、ソース領域５およびドレイン領域６間に設けられたｎ型不純物領域である。チャネル領域４の両側は、隣り合うソース領域５およびドレイン領域６と接している。
【００２７】
チャネル領域４下方には、ｐ型のゲート領域７が配置される。ゲート領域７は、チャネル領域４と完全に重畳する。ゲート領域７およびチャネル領域４は動作領域Ｅ外まで延在し、分離領域３と接触する。
【００２８】
図１（Ｂ）を参照して、ソース電極１１およびドレイン電極１２は、それぞれソース領域５およびドレイン領域６と重畳し例えばストライプ状に設けられ、チャネル領域４表面を覆う絶縁膜（不図示）に設けられたコンタクトホールを介して、ソース領域５およびドレイン領域６と接続する。
【００２９】
図示は省略するが、ソース電極１１およびドレイン電極１２はそれぞれが配線によって束ねられて櫛歯形状となる。ソース電極１１およびドレイン電極１２は、それぞれの櫛歯をかみ合わせた形状に配置され、ソースパッド電極およびドレインパッド電極（不図示）とそれぞれ接続する。
【００３０】
図２は、図１のａ−ａ線断面図であり、動作領域Ｅ上の１組のソース領域５、ゲート領域７、チャネル領域４およびドレイン領域６で構成された１つのセルＣについて示す。
【００３１】
図２（Ａ）を参照して、バックゲート領域となるｐ型半導体基板１は、既述の如く、ｐ＋型シリコン半導体基板１ａに、ｐ型半導体層１ｂを積層してなる。ｐ型半導体層１ｂの厚みｄ１は例えば２μｍ程度である。
【００３２】
分離領域３は、ｐ型半導体層１ｂを貫通してｐ＋型シリコン半導体基板１ａに達し、動作領域Ｅを島状に区画する。
【００３３】
ソース領域５およびドレイン領域６は、半導体基板１（ｐ型半導体層１ｂ）表面に設けられ、それぞれ、深さｄ２は１．５μｍ程度、幅ｗ１は６μｍ程度、不純物濃度は例えば１Ｅ１６ｃｍ-3程度である。
【００３４】
チャネル領域４は、半導体基板１（ｐ型半導体層１ｂ）表面で、ソース領域５およびドレイン領域６間に設けられ、チャネル領域４の両端は、隣り合うソース領域５およびドレイン領域６と接している。チャネル領域４の不純物濃度は５Ｅ１５ｃｍ-3程度、深さｄ３は０．５μｍ程度であり、チャネル領域４の幅ｗ２は５μｍ程度である。
【００３５】
ゲート領域７は、チャネル領域４下方のｐ型半導体層１ｂに設けられ、上面がチャネル領域４下面と接触し、両端がソース領域５及びドレイン領域６と接してこれらの間に設けられる。ゲート領域７の不純物濃度は１Ｅ１９ｃｍ-3程度、厚みｄ４は０．５μｍ程度であり、チャネル領域４と同等の幅ｗ２を有する。
【００３６】
ゲート領域７の下面は、ソース領域５およびドレイン領域６の下面より上方に位置する。
【００３７】
半導体基板１表面には絶縁膜９が設けられ、ソース領域５およびドレイン領域６が露出する開口部が設けられる。すなわち、チャネル領域４表面は、絶縁膜９で覆われている。ソース領域５およびドレイン領域６と重畳して例えばストライプ状のソース電極１１およびドレイン電極１２が設けられ、絶縁膜９に設けられたコンタクトホールを介してソース領域５およびドレイン領域６とそれぞれコンタクトする。
【００３８】
半導体基板１（ｐ＋型シリコン半導体基板１ａ）裏面には、ゲート電極１３が設けられる。ゲート領域７は、バックゲート領域となるｐ型半導体層１ｂと直接コンタクトし、ｐ＋型シリコン半導体基板１ａおよびゲート電極と接続するが、動作領域Ｅ外の分離領域３を介してもｐ＋型シリコン半導体基板１ａおよびゲート電極と接続している。
【００３９】
図２（Ｂ）を参照して、Ｊ−ＦＥＴ１００がオンのときは、矢印の如くソース領域５とドレイン領域６間に電流が流れる。一方、ゲート領域７にバックゲート領域からゲート電圧が印加され、Ｊ−ＦＥＴ１００がオフのときは、チャネル領域４下方から空乏層が広がり、ピンチオフする。
【００４０】
従来構造（図３）において、チャネル領域２４は、不純物濃度が低く（例えば１Ｅ１５ｃｍ-3程度）、ゲート領域２７は、不純物濃度が高い（１Ｅ１８ｃｍ-3程度）ため、ゲート領域２７直下ではゲート領域２７のｐ型不純物がチャネル領域２４に拡散し、チャネル領域２４中のｎ型不純物濃度が低下してしまう。
【００４１】
既述の如く、Ｊ−ＦＥＴのオン状態では、ドレイン領域２６からゲート領域２７下方を通り、ソース領域２５に達する電流経路が形成される（図３：破線矢印）。しかし、ゲート領域２７直下のチャネル領域２４のｎ型不純物濃度が低下することにより、ゲート領域２７直下で電流経路の抵抗値が増加してしまう。つまり、電流経路において、抵抗値の低い領域と高い領域が発生し、ＩＤＳＳがばらつき、電子の流れが不均一となり、ノイズ電圧Ｖｎｏの悪化の一因となる。
【００４２】
また、ゲート領域２７直下のチャネル領域２４に及ぼすｐ型不純物の影響は、ゲート領域２７自身の拡散ばらつきおよびｐ型不純物のチャネル領域２４への拡散ばらつきによって、同一ウエハ内であっても同様に発生するとは限らない。
【００４３】
つまり従来構造では、電流経路が狭まることによる抵抗値増加が問題であるだけでなく、同一ウエハ内でのＩＤＳＳばらつきも問題であった。
【００４４】
更に、抵抗値の増加は、ノイズ電圧Ｖｎｏの増加や、順伝達アドミタンスｇｍの低減、電圧利得Ｇｖの低減を引き起こす問題がある。
【００４５】
本実施形態では、チャネル領域４およびゲート領域７は、例えば同一のマスクを用いて、ｎ型不純物（例えばリン）、およびｐ型不純物（例えばボロン）を、それぞれ異なる加速電圧で連続してイオン注入し、同時に拡散することで形成される。イオン注入条件は、一例として、ボロン（Ｂ＋）の場合は、ドーズ量１Ｅ１５ｃｍ-2、加速電圧１００ＫｅＶであり、リン（Ｐ＋）の場合は、ドーズ量５Ｅ１１ｃｍ-2、加速電圧２０ＫｅＶである。
【００４６】
ｎ型不純物より拡散係数の大きいｐ型不純物を採用し、加速電圧を適宜選択することで、１度の拡散工程でチャネル領域４と、チャネル領域４下方のゲート領域７を同時に形成できる。これにより、チャネル領域４の不純物拡散のばらつきを防止できる。また、チャネル領域４は、ゲート領域７上に設けられ、バックゲート領域（ｐ型半導体基板１）からのｐ型不純物の這い上がりの影響を受けることがない。これにより、同一ウエハ内での、チャネル領域４の不純物濃度ばらつきおよびチャネル深さｄ３のばらつきを低減できる。
【００４７】
これにより、Ｊ−ＦＥＴ１００内での電流経路の抵抗値変動を少なくできるので、安定したＩＤＳＳを得ることができる。また、同一ウエハ内でｐ型不純物の過剰な拡散が進むチップとそうではないチップとが発生した場合であっても、ＩＤＳＳは略均一な値が得られ、複数のＪ−ＦＥＴ１００間でのＩＤＳＳばらつきを低減できる。
【００４８】
また、ソース領域５下方からドレイン領域６下方までの電流経路として、不純物濃度が略均一でチャネル深さｄ３が均一のチャネル領域４が実現できるので、Ｊ−ＦＥＴの大部分の電流経路の抵抗値を略均一にすることができる。これにより、電子の流れが略均一となるため、ノイズ電圧Ｖｎｏを低減することができる。更にＩＤＳＳが安定し、順伝達アドミタンスｇｍおよび電圧利得Ｇｖを向上させることができる。
【００４９】
更に、ゲート領域７は、両端がソース領域５およびドレイン領域６と接触しているので、従来構造（図３）と比較して、１組のソース領域５端部からドレイン領域６端部までの幅を大幅に低減できる。これにより、チップサイズの大幅な小型化が実現する。具体的には、ソース領域５端部からドレイン領域６端部までの幅を従来の２分の１程度まで縮小できる。
【００５０】
半導体基板１は、ｐ型半導体層１ｂを設けず、所望の不純物濃度のｐ型半導体基板１ａのみとし、その表面に、動作領域Ｅを設ける構成であってもよい。しかし、例えばｐ型半導体基板１ａがチョクラルスキー法で形成されたウエハの場合、ウエハ面内の渦巻状の不純物濃度ばらつきが、Ｊ−ＦＥＴ１００の特性に影響を及ぼすおそれがある。また、当該Ｊ−ＦＥＴ１００をフレームに実装した際のフレームとチップの接触抵抗は低い方が望ましい。このため、上記の如く、高濃度のｐ＋型シリコン半導体基板１ａに、低濃度のｐ型半導体層（エピタキシャル層）１ｂを積層する構成が好適である。
【００５１】
以上、本実施形態ではｎチャネル型のＪ−ＦＥＴを例示したが、導電型を逆にしたＪ―ＦＥＴであっても同様に実施でき、同様の効果が得られる。
【符号の説明】
【００５２】
１    ｐ型半導体基板
１ａ  ｐ＋型シリコン半導体基板
１ｂ  ｐ型半導体層
３    分離領域
４    チャネル領域
５    ソース領域
６    ドレイン領域
７    ゲート領域
９    絶縁膜
１１    ソース電極
１２    ドレイン電極
１３  ゲート電極
２１    ｐ＋型半導体基板
２２    ｐ型半導体層
２３    分離領域
２４    チャネル領域
２５    ソース領域
２６    ドレイン領域
２７    ゲート領域
２９    ソース電極
３０  ドレイン電極
３１  ゲート電極
４０  絶縁膜
１００、２００  接合型ＦＥＴ（Ｊ−ＦＥＴ）
【図１】
2010225915.tif 000003
【図２】
2010225915.tif 000004
【図３】
2010225915.tif 000005
【図４】
2010225915.tif 000006