(57)【要約】      （修正有）【課題】画質の劣化と回路規模の増大を防止しつつ、階調豊かな表示を行うことが可能な表示制御回路を提供する。【解決手段】表示制御回路は、液晶パネル３のライン方向に沿って配置される複数の時空間ディザ制御回路４と、各時空間ディザ制御回路４に対応して設けられる加算器５と、各加算器５に対応して設けられる複数のデコーダ６と、補間アンプ７と、フレーム番号生成器８と、３次元ベイヤパターンのライン番号ＬＮを生成するライン番号生成器９とを備えている。３次元ベイヤパターンの一部パターンを１８０度回転させた新たな３次元ベイヤパターンを生成し、このパターンを用いて時空間ディザを行うため、輝度ばらつきを抑制できる。３次元ベイヤパターンに１〜６４までのパターン位置識別番号を付与するため、画素点灯位置の異なる６４種類のパターンを生成でき、画素データの階調レベルを複数通りに切替えることができる。【選択図】図１
2010038968.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが４×４画素の画素サイズを持ち、全部で４フレーム分あり、各フレームの各画素にそれぞれ異なるパターン位置識別番号が付与される３次元パターンであり、前記３次元パターンは、４フレーム分の３次元ベイヤパターンのうち一部フレームのベイヤパターンを回転させた３次元パターンであるか、または、前記３次元パターンは、４フレーム分の立体魔方陣パターンであるか、あるいは前記４フレーム分の立体魔方陣パターンのうち一部フレームのパターンを回転させた３次元パターンであり、
前記画素データの下位側ビット列の値に基づいて、各フレームごとに選択した前記３次元パターン中の特定画素または特定画素群を第１の基準値に設定し、前記特定画素または特定画素群以外の画素を第２の基準値に設定したディザパターンを生成するディザパターン生成手段と、
前記画素データの下位側ビット列の値と、フレーム番号と、前記ディザパターン内の行番号および列番号とに基づいて、前記ディザパターンの特定画素の値を選択するディザパターン値選択手段と、を備えることを特徴とする表示制御装置。
【請求項２】
複数ビットからなる画素データの上位側ビット列に基づいて、連続する２階調レベルを選択する階調レベル選択手段と、
前記画素データの上位側ビット列中の下位側ビットと前記ディザパターン値選択手段で選択した値とに基づいて、前記階調レベル選択手段で選択した前記２階調レベルを細分化した階調レベルのいずれかをフレームごとに選択して表示パネルに供給する階調レベル補間手段と、を備えることを特徴とする請求項１に記載の表示制御装置。
【請求項３】
前記ディザパターン生成手段は、前記画素データの下位側ビット列のビット長に応じて、各フレームごとに選択する特定画素または特定画素群の種類を切替えることが可能で、かつビット長に応じてサイズが変化する前記ディザパターンを生成することを特徴とする請求項１または２に記載の表示制御装置。
【請求項４】
前記ディザパターン生成手段は、前記画素データに関する特定の階調値について４フレーム分の前記ディザパターン内で前記第１の基準値を取る画素位置が均等にばらつくように前記ディザパターンを生成することを特徴とする請求項１乃至３のいずれかに記載の表示制御装置。
【請求項５】
それぞれが４×４画素の画素サイズを持ち、全部で４フレーム分あり、各フレームの各画素にそれぞれ異なるパターン位置識別番号が付与される３次元パターンであり、前記３次元パターンは、４フレーム分の３次元ベイヤパターンのうち一部フレームのベイヤパターンを回転させた３次元パターンであるか、または、前記３次元パターンは、４フレーム分の立体魔方陣パターンであるか、あるいは前記４フレーム分の立体魔方陣パターンのうち一部フレームのパターンを回転させた３次元パターンであり、
前記画素データの下位側ビット列の値に基づいて、各フレームごとに選択した前記３次元パターン中の特定画素または特定画素群を第１の基準値に設定し、前記特定画素または特定画素群以外の画素を第２の基準値に設定したディザパターンを生成するステップと、
前記画素データの下位側ビット列の値と、フレーム番号と、前記ディザパターン内の行番号および列番号とに基づいて、前記ディザパターンの特定画素の値を選択するステップと、を備えることを特徴とする表示制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時空間ディザを行う表示制御装置に関する。
【背景技術】
【０００２】
大型ＴＶでは、画質向上のために、画素データのビット数（ビット深さ）を増やして階調豊かな画像表示を実現すべく、種々の開発が行われている。ところが、画素データのビット数を増やすと、画素データを階調電圧に変換するためのＤ／Ａコンバータの内部構成が複雑になって、回路規模と消費電力が増大してしまう。このため、時空間ディザを利用して、見かけ上ビット数を増やす技術や、２つの階調電圧を補間して新たな階調電圧を生成する技術が提案されている。
【０００３】
時空間ディザを行って見かけのビット数を増やす際、表示品質の低下を防止するためには、魔方陣パターンなどのランダム性の高いパターンを用いるのが望ましい。時空間ディザに用いることが可能なパターンとして、非特許文献１や２に開示された３次元のパターンを用いることが考えられる。
【０００４】
しかしながら、従来の時空間ディザ用の３次元のパターンは、画素データのビット数を十分に拡張できないという問題がある。また、ランダム性の高いパターンを用いたとしても、輝度ばらつきの均一化については十分な検討がされていない。
【非特許文献１】Jeffrey B Mulligan, “Methods for Spatiotemporal Dithering”, SID 2003. pp. 155-158. (補足： Henry R Kang, “Digital Color Halftoning”, SPIE/IEEE Press 1999, pp. 280-282).
【非特許文献２】擬似１２ビットまで引き上げた「魔方陣」、図Ａ−２、ｐ.１１１、日経エレクトロニクス、２００６年７月３日号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、画質の劣化と回路規模の増大を防止しつつ、階調豊かな表示を行うことが可能な表示制御回路を提供するものである。
【課題を解決するための手段】
【０００６】
それぞれが４×４画素の画素サイズを持ち、全部で４フレーム分あり、各フレームの各画素にそれぞれ異なるパターン位置識別番号が付与される３次元パターンであり、前記３次元パターンは、４フレーム分の３次元ベイヤパターンのうち一部フレームのベイヤパターンを回転させた３次元パターンであるか、または、前記３次元パターンは、４フレーム分の立体魔方陣パターンであるか、あるいは前記４フレーム分の立体魔方陣パターンのうち一部フレームのパターンを回転させた３次元パターンであり、
前記画素データの下位側ビット列の値に基づいて、各フレームごとに選択した前記３次元パターン中の特定画素または特定画素群を第１の基準値に設定し、前記特定画素または特定画素群以外の画素を第２の基準値に設定したディザパターンを生成するディザパターン生成手段と、
前記画素データの下位側ビット列の値と、フレーム番号と、前記ディザパターン内の行番号および列番号とに基づいて、前記ディザパターンの特定画素の値を選択するディザパターン値選択手段と、を備えることを特徴とする表示制御装置が提供される。
【発明の効果】
【０００７】
本発明によれば、画質の劣化と回路規模の増大を防止しつつ、階調豊かな表示を行うことができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の一態様について説明する。
【０００９】
（第１の実施形態）
図１は本発明の第１の実施形態に係る表示制御装置の内部構成を示すブロック図である。以下では、表示制御装置として液晶パネルを駆動する表示制御回路について説明する。
【００１０】
図１の表示制御回路は、基準階調電圧生成回路１と、画素データラッチ回路２と、液晶パネル３のライン方向に沿って配置される複数の時空間ディザ制御回路４と、各時空間ディザ制御回路４に対応して設けられる加算器５と、各加算器５に対応して設けられる複数のデコーダ（階調電圧選択手段）６と、これらデコーダ６に対応して設けられる複数の補間アンプ（電圧補間手段）７と、後述する３次元ベイヤパターンのフレーム番号ＦＮを生成するフレーム番号生成器８と、３次元ベイヤパターンのライン番号ＬＮを生成するライン番号生成器９とを備えている。
【００１１】
画素データラッチ回路２は、例えば１１ビットの画素データＬＤ［１０：０］を出力する。本実施形態では、１１ビットの画素データの上位側８ビット分については、基準階調電圧生成回路１およびデコーダ６からなるＤＡＣにより階調を表現し、下位側３ビット分については時空間ディザを用いて階調を表現する。
【００１２】
また、本実施形態では、時空間ディザを用いて階調を表現するビット数を１〜６ビットの範囲で任意に変更できることを特徴とする。
【００１３】
図１の表示制御回路は、ソースドライバに内蔵されることがある。図２はこの種のソースドライバを備えた液晶表示装置の概略構成を示すブロック図である。図２の液晶表示装置は、アプリケーションプロセッサ（ＡＰ）１１と、タイミングコントローラ（ＴＣ）１２と、液晶パネル３と、液晶パネル３の近くに配置される複数のソースドライバ（ＳＤ）１３とを備えている。
【００１４】
アプリケーションプロセッサ１１により生成された画素データは、タイミングコントローラ１２によって複数のソースドライバ１３に振り分けられる。各ソースドライバ１３は、液晶パネル３内の信号線を複数本ずつ駆動する。
【００１５】
図１の表示制御回路は、必ずしもソースドライバ１３内に設ける必要はなく、アプリケーションプロセッサ１１やタイミングコントローラ１２の内部に設けてもよい。
【００１６】
図３は本実施形態で用いられる３次元ベイヤパターンの一例を示す図であり、奥行き方向に４フレーム分のパターンを持つ例を示している。以下では、これら４フレームを第１〜第４フレームパターンと呼ぶ。図３の左側は典型的な３次元ベイヤパターンの一例を示している。この３次元ベイヤパターンは、４×４画素サイズに関して、４ｘ４ｘ４のパターンサイズを持ち、各画素に関しては複数個のパターン位置識別番号を付与している。例えば、４個の識別番号３７、１３、３４、１０は、ひとつの左上画素に関して付与されている。３次元ベイヤパターンは、縦方向Ｘ、横方向Ｙおよび奥行き方向Ｚにおける各パターン位置の座標値の距離の差分の和が最大となるパターンのことである。差分の和に関して以下説明する：  パターン位置識別番号ｋの位置座標を縦方向でＸｋ，横方向でＹｋ、奥行き方向でＺｋとする。例えば、識別番号１７の位置座標はＸ＝２、Ｙ＝１、Ｚ＝０である。Σ（（Ｘi−Ｘｊ）*（Ｘi−Ｘｊ）＋（Ｙi−Ｙｊ）*（Ｙi−Ｙｊ）＋（Ｚi−Ｚｊ）*（Ｚi−Ｚｊ））がこの差分の和である。それぞれの方向に関して、４の剰余系で差を考えている。例えばＸ１＝０、Ｘ２＝３とすると、（Ｘ２−Ｘ１）＝３＝−１となり、（Ｘ２−Ｘ１）*（Ｘ２−Ｘ１）＝１となる。総和Σは、対象とする点灯させるパターン位置のすべてについての組み合わせに関しての和である。消灯しているパターン位置については、この和の対象外である。「点灯」、「消灯」に関しては後で説明する。
【００１７】
本実施形態では、３次元ベイヤパターンをそのまま用いるのではなく、３次元ベイヤパターンの奥行き方向における一部パターンを図４に示すように１８０度回転したパターンを用いる。図４の例では、４フレーム中の後ろ側２フレームのパターンを１８０度回転している。これにより、図３の左側のパターンから右側のような３次元ベイヤパターンが生成される。本実施形態では、図３の右側の３次元ベイヤパターンを用いて時空間ディザを行う。
【００１８】
このように、一部のフレームパターンを１８０度回転させることにより、３次元ベイヤパターンを構成する４×４画素に均一な輝度情報を与えることができる。
【００１９】
なお、１８０度回転させるフレームパターンは、４フレーム中の任意のフレームパターンでよく、図４のように後ろ側２フレームでなくてもよい。また、ここでは奥行き方向に関してパターンを取り出して説明したが、他の縦方向、横方向に関しても、立体的に回転させることで奥行き方向とすることができるので、同様に考えることもできる。
【００２０】
図５は図３の右側の３次元ベイヤパターンを用いて４×４画素中の４画素のみを点灯させる例を示す図である。図５では、点灯させる画素を白抜きパターンで、消灯させる画素を黒抜きパターンで図示している。なお、後述するように、「点灯」という概念は、多レベル時空間ディザでの意味で用いられる。ここでは、そのパターンを示すために、「点灯」と「消灯」の２つの値を用いている。
【００２１】
図５の例では、各フレームごとに１６画素のうち４画素のみを点灯させる。こうすることで、時間的に平均すると、全画素点灯時の輝度の１／４の輝度が得られる。（例えば、左上の画素に関する識別番号３７、１３、５２、２８に関して、１３だけが点灯しており、３７、５２、２８が消灯しているので、１／４となっている。また、例えば、第一フレームでは、識別番号１、３、５、７が点灯しており、１／４になっている。）図５から明らかなように、点灯画素位置は４フレームともに異なっており、点灯画素位置が均一に分布している。これにより、図２の右側の３次元ベイヤパターンを用いることにより、各画素ごとの輝度ばらつきを抑制できる。また、これはフリッカ抑制にも効果がある。
【００２２】
同様に、各フレームごとに１６画素のうち８画素を点灯させると、全画素点灯時の輝度の１／２の輝度が得られる。この場合、同じ画素が２度ずつ点灯することになる。また、各フレームごとに１６画素のうち１２画素を点灯させると、全画素点灯時の輝度の３／４の輝度が得られる。この場合、同じ画素が３度ずつ点灯することになる。いずれの場合も、各画素が均等に点灯するため、輝度ばらつきを抑制することができる。
【００２３】
本実施形態では、図３に示すように、パターン位置に１〜６４のパターン位置識別番号を付与しており、各４フレーム分のパターン位置識別番号はすべて異なっている。すなわち、同じパターン位置識別番号は１回しか出現しない。このような３次元ベイヤパターンを用いることで、後述するように、実現目的とする階調ビット数が異なる場合でも、同じ３次元ベイヤパターンが利用可能になる。
【００２４】
図６はＩＮＬ（Integrated Non Linearity）特性が改善する様子を示す図である。ＩＮＬとは、階調値と階調輝度が線形な関係である場合とのずれを示す指標である。この指標は、直線に近いほど理想的であることを示す。
【００２５】
例えば、８ビット階調の画素データを想定して説明する。隣接する２つの階調値（Level JとLevel J+1）はいずれも８ビット精度を持っている。８ビット精度とは、階調値と階調輝度の関係を表す直線のずれが１／５１２以下であることを意味する。図６のプロットΔ１は、時空間ディザに用いる３次元パターンを特に工夫しない場合の時空間ディザにより得られた階調輝度値を示している。一方、図６のプロットΔ２は、図２の右側の３次元ベイヤパターンを用いた時空間ディザにより得られた階調輝度値を示している。プロットΔ２の場合、隣接２つの階調値の間の１／４ごとに線形な階調輝度値に合わせ込まれるため、全体的に線形な特性に近づく。
【００２６】
図７Ａおよび図７Ｂは図２の右側の３次元ベイヤパターンを用いて時空間ディザを行うことにより得られる階調数を示す図である。図７Ａ（ａ）は時空間ディザにより１ビット（２階調）表現を行う例を示す。この場合、ＤＡＣにより８ビットの階調表現を行うことと合わせて、計９ビットの階調表現が可能となる。
【００２７】
図７Ａ（ｂ）は時空間ディザにより２ビット（４階調）表現を行う例を示す図である。この場合、ＤＡＣにより８ビットの階調表現を実現することと合わせて、計１０ビットの階調表現が可能となる。
【００２８】
同様に、図７Ａ（ｃ）、図７Ａ（ｄ）、図７Ｂ（ａ）、図７Ｂ（ｂ）、図７Ｂ（ｃ）はそれぞれ、時空間ディザにより８、１６、３２、６４階調表現を実現し、計１１、１２、１３、１４ビットの階調表現が可能となる例を示している。
【００２９】
図８〜図１１は時空間ディザにより６４階調表現を実現する場合の３次元ベイヤパターン内の具体的な画素点灯位置の一例を示す図である。図８〜図１１では、左端に階調値を表し、その右側に４フレーム分のフレームパターンを示し、画素点灯位置を白抜きで表示している。例えば、階調値が１６の場合、図９に示すように、各フレームパターンごとに４つの画素が点灯し、点灯する画素のパターン位置識別番号は１〜１６である。
【００３０】
このように、図８〜図１１では、階調値がｎであれば、パターン位置識別番号が１〜ｎまでの画素が１回ずつ点灯し、各フレームごとの点灯位置が均等に分布される。
【００３１】
図７Ａ、図７Ｂおよび図８〜図１１を対応づけて説明する。図７Ａ（ａ）の９ビット階調表現の場合は、図８の階調値０と図１０の階調値３２におけるフレームパターンが用いられる。図７Ａ（ｂ）の１０ビット階調表現の場合は、図８の階調値０、図９の階調値１６、図１０の階調値３２、図１１の階調値４８におけるフレームパターンが用いられる。同様に、図７Ａ（ｃ）〜図７Ｂ（ｃ）の１１〜１４ビット階調表現の場合はそれぞれ、図８〜図１１の８、４、２、１階調値おきのフレームパターンが用いられる。
【００３２】
図８〜図１１に示した３次元ベイヤパターンは、階調値に応じてパターン位置識別番号１〜６４の一部の画素が点灯するようにしている。同じパターン位置識別番号は４フレームで１つしか用いられないため、最大で６４種類の異なる点灯方法を選択でき、これにより、時空間ディザにて１〜６ビット（ＤＡＣによる８ビット階調を加えると、９〜１４ビット）の階調表現が可能となる。
【００３３】
また、図８の階調値０、図９の階調値１６、図１０の階調値３２、図１１の階調値４８におけるフレームパターンは、図６で説明したように、点灯画素位置が４フレームで均等にばらついており、輝度のばらつきを抑制できる。すなわち、本実施形態によれば、１６階調ごとに輝度ばらつきを調整できるため、全体的な輝度ばらつきを軽減できる。
【００３４】
また、図１０の階調値３２のフレームパターンでは、隣り合うフレームパターンの画素点灯位置をすべて逆にしている。これにより、フリッカの発生を抑制できる。
【００３５】
本実施形態による３次元ベイヤパターンは、図１の時空間ディザ制御回路４により用いられる。図１２は図１の時空間ディザ制御回路４の動作を説明する図である。以下、図１２を用いて図１の表示制御回路の動作を説明する。
【００３６】
図１２では、図１の画素データラッチ回路２から１１ビットの画素データＬＤ［１０：０］が出力される例を示している。この１１ビットのうち、上位側８ビットＬＤ［１０：３］は加算器５に送られ、下位側３ビットＬＤ［２：０］は時空間ディザ制御回路４に送られる。
【００３７】
時空間ディザ制御回路４は、ＬＤ［２：０］の値に応じて、図８〜図１１に示すフレームパターンの中から８階調値おきにフレームパターンを選択する。より具体的には、ＬＤ［２：０］＝０のときは図８の階調値０のフレームパターン（４フレーム分のフレームパターン）を選択する。同様に、ＬＤ［２：０］＝１〜７のときはそれぞれ、図８の階調値８、図９の階調値１６、図９の階調値２４、図１０の階調値３２、図１０の階調値４０、図１１の階調値４８、図１１の階調値５６の各フレームパターンを選択する。
【００３８】
図１３はＬＤ［２：０］の値に応じて選択されるフレームパターンをまとめて表示した図である。上位側８ビットＬＤ［１０：３］では２５６種類の階調値を選択できるため、ＬＤ［２：０］では２５６種類の階調値の中の隣り合う階調値（例えば１２７と１２８）の間をさらに８等分した階調値を生成する。
【００３９】
時空間ディザ制御回路４は、ＬＤ［２：０］により選択された８種類のフレームパターンに基づいて、例えば点灯画素位置を「１」、消灯画素位置を「０」とするディザパターンを生成する。図１４は図１３のフレームパターンに対応するディザパターンの一例を示す図である。図１４（ａ）は図１３に示したフレームパターン、図１４（ｂ）は図１４（ａ）に対応するディザパターンである。図１４（ｂ）では、図１４（ａ）の点灯画素位置（白抜き部分）を「１」に、その他を「０」にしている。
【００４０】
図１５は時空間ディザ制御回路４の入出力信号を示す図である。時空間ディザ制御回路４には、画素データの下位側３ビットＬＤ［２：０］のビット値と、フレーム番号ＦＲと、画素ライン番号ＬＮとが入力される。これら入力信号に基づいて、図１４（ｂ）に示すディザパターンの中から特定画素の値ＦＲＣを選択する。選択される値は「０」か「１」である。より具体的には、ＬＤ［２：０］のビット値により図１４（ｂ）の８種類のうちいずれか１種類を選択し、選択した種類の４パターンのいずれかをフレーム番号により選択し、選択したパターン中の特定のライン番号および列番号に対応する画素位置の値を最終的に選択する。
【００４１】
図１４（ｂ）のディザパターンの各列に対応して、加算器５、デコーダ６および補間アンプ７が設けられている。したがって、ディザパターン中の同一列から読み出した時空間ディザ値は、同じ加算器５、デコーダ６および補間アンプ７にて処理される。
【００４２】
図１６は、図１４（ｂ）のディザパターンの中から、図１の左端（カラム番号０）の加算器５、デコーダ６および補間アンプ７が処理するディザパターンを抜き出した図である。図１６のディザパターン中の特定画素の値（時空間ディザ値ＦＲＣ）が、ＬＤ［２：０］、ライン番号ＬＮ［３：０］、フレーム番号ＦＲ［３：０］により選択される。
【００４３】
加算器５は、画素データの上位側８ビットＬＤ［１０：３］に時空間ディザ制御回路４の出力値を加算して、９ビットのビット列ＤＯＵＴ［８：０］を生成する。時空間ディザ制御回路４の出力値は「０」か「１」であり、ＬＤ［１０：３］の最下位ビットと加算される。この結果、桁上がりが生じる可能性があるため、加算結果は８ビットから９ビットに拡張されている。
【００４４】
加算器５の出力ＤＯＵＴ［８：０］のうち下位２ビットＤＯＵＴ［１：０］は補間アンプ７に送られて制御信号ＣＴＲＬ［１：０］として用いられ、上位側７ビットＤＯＵＴ［８：２］はデコーダ６に送られる。
【００４５】
画素データＤＯＵＴ［８：２］のビット値に基づいて、デコーダ６は、基準階調電圧生成回路１１から出力された２５６個の階調電圧Ｖ０、Ｖ４、…、Ｖ１０２４の中から、連続する２レベルの階調電圧ＶＨ，ＶＬを選択する。ＤＯＵＴ［８：２］のビット値は、０〜２５５の値を取りうる。ＶＬ＝Ｖ１０２３の場合には、ＶＨ＝Ｖ１０２４とする必要がある。そこで、デコーダ６は、図１２に示すように、階調電圧ＶＬを７ビットで表現し、階調電圧ＶＨを８ビットで表現する。
【００４６】
図１７はデコーダ６の内部構成の一例を示すブロック図である。図１７のデコーダ６は、レベルシフタ（ＬＳ）２１と、ラッチ回路２２と、デコード部２３とを有する。レベルシフタ２１は、時空間ディザ制御回路４の出力信号ＤＯＵＴ［８：２］の電圧レベルを変換する。レベルシフタ２１の出力信号はラッチ回路２２でラッチされる。デコード部２３は、基準階調電圧生成回路１で生成された階調電圧の中から、ラッチ回路２２の出力信号のビット値に応じた階調電圧を選択する。
【００４７】
図１８はデコード部２３の入出力信号を説明する図である。図示のように、階調電圧ＶＨ，ＶＬは、基準階調電圧生成回路１１の出力レベルでは１階調レベル隔てた電圧であり、細分化した階調レベルでは４階調レベル隔てた電圧になる。
【００４８】
補間アンプ７は、ＤＯＵＴ［１：０］のビット値に基づいて、階調電圧ＶＨ，ＶＬを４レベルの階調電圧に細分化する。図１９は補間アンプ７の入出力信号を示す図である。補間アンプ７には、加算器５の出力信号のうち下位２ビットＤＯＵＴ［１：０］が供給される。図１９では、このＤＯＵＴ［１：０］をＣＴＲＬ［１：０］と表している。補間アンプ７は、ＣＴＲＬ［１：０］のビット値に基づいて、階調電圧ＶＨ，ＶＬを４レベルに細分化した電圧ＶＯＵＴを出力する。
【００４９】
図２０は補間アンプ７の動作を説明する図である。補間アンプ７の出力ＶＯＵＴは、ＣＴＲＬ［１：０］が「００」のときはＶＬ、「０１」のときは（ＶＨ＋ＶＬ×３）／４、「１０」のときは（ＶＨ＋ＶＬ）／２、「１１」のときは（ＶＨ×３＋ＶＬ）／４になる。
【００５０】
図１９および図２０では、加算器５の出力信号のうち下位２ビットＤＯＵＴ［１：０］のビットに基づいて、階調電圧ＶＨ，ＶＬを４レベルに細分化した電圧ＶＯＵＴを生成している。加算器５の出力信号の下位３ビット以上のビット値に基づいて階調電圧ＶＨ，ＶＬを細分化してもよい。これにより、さらに細かく階調電圧を細分化することができる。
【００５１】
このように、第１の実施形態では、既存の３次元ベイヤパターンの一部パターンを１８０度回転させた新たな３次元ベイヤパターンを生成し、このパターンを用いて時空間ディザを行う。これにより、輝度ばらつきを抑制できる。
【００５２】
本実施形態の時空間ディザでは、３次元ベイヤパターンに１〜６４までのパターン位置識別番号を付与する。これにより、画素点灯位置の異なる６４種類のパターンを生成でき、画素データの階調レベルを複数通りに切替えることができる。例えば、８ビットのＤＡＣを用いる場合には、時空間ディザを用いることで、９〜１４ビットの階調表現を任意に切替えることができる。したがって、画像の種類等により階調レベルを変更でき、画像の種類により最適な階調表現が可能となる。
【００５３】
また、時空間ディザにより階調レベルを拡張できるため、ＤＡＣのビット数を増やす必要がなくなり、回路規模を増大することなく、階調数を増やすことができる。
【００５４】
さらに、本実施形態の時空間ディザでは、８階調レベルごとに、輝度バラツキの合わせ込みを行うため、全体的な輝度バラツキを減少でき、表示品質の向上が図れる。
【００５５】
図１の各部はハードウェアで構成してもよいし、少なくとも一部をソフトウェアで実現してもよい。例えば図２１は図１の時空間ディザ制御回路４と加算器５の処理動作をソフトウェアで実現する場合の処理手順の一例を示すフローチャートである。
【００５６】
図２１において、まず、画素データＬＤ［１０：０］の下位３ビットＬＤ［２：０］のビット値に基づいて、６４種類のディザパターンの中の１種類を選択する（ステップＳ１）。次に、フレーム番号ｉｄと、４×４画素のディザパターン内のライン番号ｘｄおよび列番号ｙｄとに基づいて、選択したディザパターンの中の特定画素の値Ｔ（ｘｄ，ｙｄ，ｉｄ）を検出する（ステップＳ２）。
【００５７】
次に、下記の（１）式に基づいて、画素データの上位側ビットＬＤ［１０：３］の下位２ビットにＴ（ｘｄ，ｙｄ，ｉｄ）を加算する処理を行う（ステップＳ３）。
【００５８】
ＤＯＵＴ［８：０］＝ＬＤ［１０：３］＋Ｔ（ｘｄ，ｙｄ，ｉｄ）    …（１）
次に、ＤＯＵＴ［８：０］の下位２ビットをＣＴＲＬ［１：０］として補間アンプ７に供給し、上位７ビットにより、階調値ＬＬとＬＨを生成して補間アンプ７に供給する（ステップＳ４）。
【００５９】
このように、図１の表示制御回路の少なくとも一部は、ハードウェアによってもソフトウェアによっても実現可能である。
【００６０】
（第２の実施形態）
上述した第１の実施形態では、３次元ベイヤパターンを用いて時空間ディザを行う例を示した。しかし、時空間ディザで用いられるパターンは必ずしも３次元ベイヤパターンに限らない。第２の実施形態は、立体魔方陣パターンを用いて時空間ディザを行うものである。
【００６１】
第２の実施形態は、パターンの種類が異なるだけで、表示制御回路の構成は図１と同様である。以下では、第１の実施形態との相違点を中心に説明する。
【００６２】
図２２の左側は立体魔方陣パターンの一例を示す図であり、縦横４画素ずつのパターンを奥行き方向に４つ（４フレーム分）並べたものである。各パターン位置に関してパターン位置識別番号が付与され、縦方向のパターン位置識別番号の総和と、横方向の総和と、奥行き方向の総和はいずれも等しいことを特徴とする。（縦方向）１＋６０＋３２＋３７＝６３＋６＋３４＋２７＝…＝３８＋３１＋５９＋２＝（横方向）１＋６３＋１８＋４８＝６０＋６＋４３＋２１＝…＝４７＋１７＋６４＋２＝（奥行き方向）１＋６２＋５６＋１１＝…＝１２＋５５＋６１＋２という具合に、すべて総和が等しい。この条件を満たすパターンは１種類だけではない。したがって、図２２の立体魔方陣パターンは一例にすぎない。
【００６３】
本実施形態では、立体魔方陣パターンについても、一部のフレームパターンを図２３のように９０度回転させる。これにより、図２２の右側に示す立体魔方陣パターンが得られる。
【００６４】
なお、９０度回転させない立体魔方陣パターンを用いて時空間ディザを行ってもよい。
【００６５】
図２２の立体魔方陣パターンは、１６画素に対して４フレーム分で計６４のパターン位置を有し、各パターン位置にはすべて異なるパターン位置識別番号１〜６４が付与されている。例えば、左上の画素に関しては、４フレーム分で、複数個のパターン位置識別番号１、６２、２５、３８が付与されている。
【００６６】
図２４は立体魔方陣パターンを用いた場合に図５と同様に輝度バラツキを抑制可能な画素点灯位置の一例を示す図である。図２４のパターンは、全点灯時の１／４の輝度値を得るものであり、パターン位置識別番号が１〜１６の画素が各フレームで４画素ずつ点灯する。
【００６７】
立体魔方陣パターンを用いた場合も、時空間ディザにより階調数を切替えることができる。例えば８ビットＤＡＣを用いる場合は、時空間ディザを併用することで、９〜１４ビットの階調表現が可能となる。
【００６８】
図２５は立体魔方陣パターンを用いた場合の階調表現の一例を示す図である。図２２の立体魔方陣パターンを用いれば、図８〜図１１と同様に６４種類のパターンを得ることができ、そのうちの２つのパターンを用いることで計９ビットの階調表現が可能となる。同様に、４つのパターンを用いることで計１０ビットの階調表現が可能となり、８つのパターンを用いることで計１１ビットの階調表現が可能となる。
【００６９】
図２６は図２２とは異なる立体魔方陣パターンの一例を示す図である。図２６の立体魔方陣パターンは、本来の立体魔方陣パターンの奥行き方向の後ろ２つのパターンを９０度回転させたものである。
【００７０】
図２７は図２６の立体魔方陣パターンを用いた場合の画素点灯位置を示す図であり、階調値１６、３２、４８の画素点灯位置を示している。図２７の場合も、画素点灯位置が４フレームで均等にばらついており、輝度バラツキを抑制できる。
【００７１】
図２８は他の立体魔方陣パターンの一例を示す図、図２９は図２８の立体魔方陣パターンを用いた場合の画素点灯位置を示す図である。同様に、図３０は他の立体魔方陣パターンの一例を示す図、図３１は図３０の立体魔方陣パターンを用いた場合の画素点灯位置を示す図、図３２は他の立体魔方陣パターンの一例を示す図、図３３は図３２の立体魔方陣パターンを用いた場合の画素点灯位置を示す図、図３４は他の立体魔方陣パターンの一例を示す図、図３５は図３４の立体魔方陣パターンを用いた場合の画素点灯位置を示す図、図３６は他の立体魔方陣パターンの一例を示す図、図３７は図３６の立体魔方陣パターンを用いた場合の画素点灯位置を示す図である。
【００７２】
このように、立体魔方陣パターンは１種類だけではなく複数種類が考えられ、どのパターンを用いてもよい。また、画素点灯位置も複数種類が考えられる。
【００７３】
立体魔方陣パターンを用いた場合でも、時空間ディザ制御回路４は、図１４（ｂ）に示すようなディザパターンを生成して、ＬＤ［２：０］、ライン番号ＬＮ［３：０］、フレーム番号ＦＲ［３：０］の値により、特定画素の時空間ディザ値を選択する。その後の処理は、第１の実施形態と同様である。
【００７４】
このように、第２の実施形態では、立体魔方陣パターンを用いて時空間ディザを行うため、第１の実施形態と同様に、輝度バラツキを抑制しつつ、小さい回路規模で豊かな階調表現を実現できる。
【００７５】
図１４（ｂ）に示したディザパターンに関して、同一画素のＦＲＣ値が隣接フレームで異なる場合と同じ場合がある。同じ場合、フリッカは生じやすくなるので、一般的には望ましくない。しかし、近年、動画画質改善を目的として、画像の表示更新周波数を６０Ｈｚから１２０Ｈｚや１８０Ｈｚまで上げる技術が進んでいる。このようなより高周波数の駆動技術を利用する場合、同じＦＲＣ値であったとしても、フリッカの感じ方は少なくなる。したがって、同じ場合のディザパターンであっても利用可能となるので、排除すべきでない。
【００７６】
上述した第１および第２の実施形態において、時空間ディザに用いられる３次元パターンは、３次元ベイヤパターンや立体魔方陣パターン以外のパターンであってもよい。
【００７７】
上述した第１および第２の実施形態では、ＤＡＣと時空間ディザを組合せて階調表示を行う例を説明した。ＤＡＣのビット数と時空間ディザのビット数は特に制限されない。また、時空間ディザにおけるフレーム数も特に制限されない。フレーム数増加に応じて、その分画素の総数を増やせるため、時空間ディザで階調表現可能なビット数も増やすことができる。
【００７８】
上述した実施形態で説明した表示制御回路の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、表示制御回路の少なくとも一部の機能を実現するプログラムをフロッピーディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の携帯可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
【００７９】
また、表示制御回路の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態に係る表示制御回路の内部構成を示すブロック図。
【図２】ソースドライバを備えた液晶表示装置の概略構成を示すブロック図。
【図３】本実施形態で用いられる３次元ベイヤパターンの一例を示す図。
【図４】３次元ベイヤパターンの奥行き方向における一部パターンを１８０度回転させたパターンの一例を示す図。
【図５】図３の右側の３次元ベイヤパターンを用いて４×４画素中の４画素のみを点灯させる例を示す図。
【図６】ＩＮＬ（Integrated Non Linearity）特性が改善する様子を示す図。
【図７Ａ】図２の右側の３次元ベイヤパターンを用いて時空間ディザを行うことにより得られる階調数を示す図。
【図７Ｂ】図２の右側の３次元ベイヤパターンを用いて時空間ディザを行うことにより得られる階調数を示す図。
【図８】時空間ディザにより６４階調表現を行う場合の３次元ベイヤパターン内の具体的な画素点灯位置の一例を示す図。
【図９】図８に続く図。
【図１０】図９に続く図。
【図１１】図１０に続く図。
【図１２】図１の時空間ディザ制御回路４の動作を説明する図。
【図１３】ＬＤ［２：０］の値に応じて選択されるフレームパターンをまとめて表示した図。
【図１４】（ａ）は図１３に示したフレームパターン、（ｂ）は（ａ）に対応するディザパターンを示す図。
【図１５】時空間ディザ制御回路４の入出力信号を示す図。
【図１６】図１の左端の加算器５、デコーダ６および補間アンプ７が処理するディザパターンを抜き出した図。
【図１７】デコーダ６の内部構成の一例を示すブロック図。
【図１８】デコード部２３の入出力信号を説明する図。
【図１９】補間アンプ７の入出力信号を示す図。
【図２０】補間アンプ７の動作を説明する図。
【図２１】図１の時空間ディザ制御回路４と加算器５の処理動作をソフトウェアで実現する場合の処理手順の一例を示すフローチャート。
【図２２】立体魔方陣パターンの一例を示す図。
【図２３】立体魔方陣パターンの奥行き方向における一部パターンを１８０度回転させたパターンの一例を示す図。
【図２４】立体魔方陣パターンを用いた場合に図５と同様に輝度バラツキを抑制可能な画素点灯位置の一例を示す図。
【図２５】立体魔方陣パターンを用いた場合の階調表現の一例を示す図。
【図２６】図２２とは異なる立体魔方陣パターンの一例を示す図。
【図２７】図２６の立体魔方陣パターンを用いた場合の画素点灯位置を示す図。
【図２８】他の立体魔方陣パターンの一例を示す図。
【図２９】図２８の立体魔方陣パターンを用いた場合の画素点灯位置を示す図。
【図３０】他の立体魔方陣パターンの一例を示す図。
【図３１】図３０の立体魔方陣パターンを用いた場合の画素点灯位置を示す図。
【図３２】他の立体魔方陣パターンの一例を示す図。
【図３３】図３２の立体魔方陣パターンを用いた場合の画素点灯位置を示す図。
【図３４】他の立体魔方陣パターンの一例を示す図。
【図３５】図３４の立体魔方陣パターンを用いた場合の画素点灯位置を示す図。
【図３６】他の立体魔方陣パターンの一例を示す図。
【図３７】図３６の立体魔方陣パターンを用いた場合の画素点灯位置を示す図。
【符号の説明】
【００８１】
１  基準階調電圧生成回路
２  画素データラッチ回路
４  時空間ディザ制御回路
５  加算器
６  デコーダ
７  補間アンプ
８  フレーム番号生成器
９  ライン番号生成器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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