(57)【要約】【課題】スイッチのオン／オフ状態の検出精度を低下させることなく、処理回路を低電力動作状態へ移行させることができ、消費電力を低減することができる処理装置を提供する。【解決手段】４つのスイッチ５１〜５４をプルアップ回路２０によりプルアップするタイミングの制御を行うタイミング制御回路３０を設ける。タイミング制御回路３０は、ＣＰＵ１０がスリープモードの場合、ＣＰＵ１０からの接続信号より短い周期の接続信号を生成し、プルアップ回路２０へ出力する。またＣＰＵ１０がスリープモードの場合、パラレル／シリアル変換回路４０がスイッチ５１〜５４の状態変化を検出し、割り込みによりＣＰＵ１０へ状態変化を通知する。通知を受けたＣＰＵ１０は、スリープモードから通常モードへ移行し、スイッチ５１〜５４の状態に応じた演算処理を開始する。【選択図】図１
2010140364.tif 000002
【特許請求の範囲】
【請求項１】
複数のスイッチのオン／オフの状態に応じて演算処理を行う処理装置において、
前記複数のスイッチにそれぞれ抵抗を介して接続され、前記複数のスイッチを電源電位又は該電源電位より絶対値の小さい固定電位へ接続する電位接続回路と、
該電位接続回路に接続を間欠的に行わせるように、接続のタイミングを規定するパルス信号を出力するタイミング制御回路と、
前記電位接続回路が接続を行った場合に、前記スイッチ及び前記抵抗の間の電位に基づいて前記スイッチの状態をそれぞれ取得し、取得した複数の状態に係る情報をシリアル信号に変換して出力する変換回路と、
消費電力が少ない低電力動作状態又は消費電力が多い高電力動作状態で動作し、該高電力動作状態の場合に、前記変換回路が出力するシリアル信号に基づいて前記演算処理を行う処理回路と
を備え、
前記処理回路は、前記高電力動作状態の場合に前記パルス信号を生成する生成手段を有し、該生成手段が生成したパルス信号を前記タイミング制御回路へ与えるようにしてあり、
前記タイミング制御回路は、前記処理回路が前記低電力動作状態の場合に前記パルス信号を生成する生成手段を有し、
前記変換回路は、
前記処理回路が前記低電力状態の場合に、前記スイッチの状態変化を検出する検出手段と、
該検出手段が状態変化を検出した場合に、前記処理回路へ通知を行う通知手段と
を有すること
を特徴とする処理装置。
【請求項２】
前記処理回路が前記低電力動作状態の場合、
前記処理回路の生成手段は、前記高電力動作状態にて生成するパルス信号より接続の周期が長いパルス信号を生成するようにしてあり、
前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号に応じて、該パルス信号より周期が短いパルス信号を生成するようにしてあること
を特徴とする請求項１に記載の処理装置。
【請求項３】
前記処理回路が前記低電力動作状態の場合、
前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号のパルス幅に応じて、生成するパルス信号の周期を決定するようにしてあること
を特徴とする請求項２に記載の処理装置。
【請求項４】
前記処理回路が前記低電力動作状態の場合、
前記処理回路の生成手段は、前記パルス信号の生成を行わないようにしてあること
を特徴とする請求項１に記載の処理装置。
【請求項５】
前記処理回路及び前記変換回路は、双方向にシリアル通信を行うことができ、
前記処理回路は、前記パルス信号の周期に係る設定情報をシリアル通信により前記変換回路へ与えるようにしてあり、
前記処理回路が前記低電力動作状態の場合、
前記変換回路は、前記処理回路からの設定情報を前記タイミング制御回路へ与え、
前記タイミング制御回路の生成手段は、前記変換回路からの設定情報に応じて、生成するパルス信号の周期を決定するようにしてあること
を特徴とする請求項４に記載の処理装置。
【請求項６】
前記処理回路は、前記変換回路の通知手段から前記スイッチの状態変化を通知された場合に、前記低電力動作状態から前記高電力動作状態へ移行するようにしてあること
を特徴とする請求項１乃至請求項５のいずれか１つに記載の処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のスイッチのオン／オフ状態に応じて処理を行う処理装置に関し、詳しくはスイッチの状態に変化がない場合には消費電力を低減することができる処理装置に関する。
【背景技術】
【０００２】
従来、電子機器にはユーザの操作を受け付けるためのプッシュスイッチ又はダイヤルスイッチ等の種々のスイッチが複数設けられている。電子機器に搭載されたＣＰＵ（Central Processing Unit）又はＭＰＵ（Micro Processing Unit）等の処理回路は、ユーザの操作に応じた処理を行う必要があるため、スイッチの状態を検出してその変化の有無を監視する必要がある。
【０００３】
図１１は、従来の処理装置の構成を示すブロック図である。図において１０１は、複数（図１１においては４つ）のスイッチ５１〜５４のオン／オフの状態に応じて種々の演算処理を行う処理装置である。４つのスイッチ５１〜５４は、例えばプッシュスイッチのようにオン／オフの２つの状態に切り替わるスイッチであり、処理装置１０１の４つの端子部３１〜３４に一端が接続され、他端が接地電位に接続されている。
【０００４】
処理装置１０１は、演算処理を行うＣＰＵ１１０と、電源電位へのプルアップを行うプルアップ回路２０と、抵抗Ｒ１〜Ｒ４、抵抗Ｒ１１〜Ｒ１４、コンデンサＣ１〜Ｃ４及びダイオードＤ１〜Ｄ４等の回路素子とを備えて構成されている。スイッチ５１〜５４がそれぞれ接続される端子部３１〜３４は、それぞれコンデンサＣ１〜Ｃ４を介して接地電位に接続されると共に、それぞれダイオードＤ１〜Ｄ４のカソードに接続されている。ダイオードＤ１〜Ｄ４のアノードは、それぞれ抵抗Ｒ１１〜Ｒ１４を介してＣＰＵ１１０の入力端子ＳＷ１〜ＳＷ４に接続されていると共に、それぞれ抵抗Ｒ１〜Ｒ４を介してプルアップ回路２０の出力に共通して接続されている。プルアップ回路２０はＣＰＵ１１０により電源電位への接続を制御されており、ＣＰＵ１１０からの制御信号に応じて抵抗Ｒ１〜Ｒ４を電源電位に接続する（プルアップする）。
【０００５】
スイッチ５１〜５４がすべてオフの状態において、ＣＰＵ１１０からの制御信号によりプルアップ回路２０がプルアップを行った場合、ＣＰＵ１１０の４つの入力端子ＳＷ１〜ＳＷ４への入力電位は電源電位（”Ｈ”）となる。これに対していずれかのスイッチ５１〜５４がオン状態となった場合、このスイッチ５１〜５４に対応するＣＰＵ１１０の入力端子ＳＷ１〜ＳＷ４の入力電位は接地電位（”Ｌ”）となる。よってＣＰＵ１１０は、入力端子ＳＷ１〜ＳＷ４の電位を監視することによって、スイッチ５１〜５４のオン／オフの状態を検出でき、スイッチ５１〜５２の状態に応じた演算処理を行うことができる。
【０００６】
また、特許文献１においては、マトリクススイッチ回路内の複数のスイッチに、逆流防止ダイオードなどの半導体部品より安価な抵抗をそれぞれ接続することによって、マトリクススイッチ回路内で信号が逆流して制御部の入力ポートに誤って信号が入力された場合に、誤って入力されて信号を制御部にて所定のスレッシュレベル未満と判断して無視し、誤って入力された信号に基づくスイッチのオン状態の誤認識を防ぐことができるスイッチ操作装置が提案されている。
【特許文献１】特開２００１−１７６３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の処理装置（図１１参照）１０１においては、ＣＰＵ１１０はスイッチ５１〜５４の状態に応じて演算処理を行うが、演算処理の終了後にスイッチ５１〜５４の状態が長期に亘って変化しない場合、処理を停止して消費電力を低減することが望ましい。そこでＣＰＵ１１０は、処理を停止して消費電力を低減できる低電力動作状態（以下、スリープモードという）と、処理を行って諸費電力が高い高電力動作状態（以下、通常モードという）とを切り換えることができるようにしてあり、スイッチ５１〜５４の状態が変化しない場合には通常モードからスリープモードへ移行する。また、いずれかのスイッチ５１〜５４がオンされた場合、プルアップ回路２０から抵抗Ｒ１〜Ｒ４、ダイオードＤ１〜Ｄ４及びスイッチ５１〜５４を介して接地電位へ電流が流れるため、ＣＰＵ１１０がスリープモードへ移行した後は、プルアップ回路２０によるプルアップを停止することが望ましい。
【０００８】
しかし、プルアップ回路２０によるプルアップを停止するとスイッチ５１〜５４の状態検知を行うことができないため、ＣＰＵ１１０は定期的にプルアップ回路２０がプルアップを行うように制御信号を出力する必要がある。このために、ＣＰＵ１１０はスリープモードであっても定期的にプルアップ回路２０を動作させてプルアップを行う必要があるが、定期的にプルアップ回路２０の制御を行うためにはＣＰＵ１１０が動作しなければならないため、ＣＰＵ１１０のスリープモードにおける平均消費電流が増大するという問題がある。
【０００９】
この問題を改善するために、スリープモードでのスイッチ５１〜５４の状態検知を行う周期を長くし、ＣＰＵ１１０の動作頻度を低減することによって、平均消費電流を低減することができる。しかしながら、スイッチ５１〜５４の状態検知を行う頻度が低下すると、ユーザが行うスイッチ操作に対するレスポンスが悪化し、処理装置の操作性が低下するという問題がある。
【００１０】
また、特許文献１に記載のスイッチ操作装置は、制御部からマトリクススイッチ回路に対してパルス状のハイアクティブの出力信号を間欠的に出力し、その時の入力ポートの電圧状態を認識することで、いずれのスイッチがオン状態になっているかを判断する構成である。よって、スイッチの状態を判断するためには制御部がパルス信号の出力及び電圧状態の認識等の動作を行う必要があり、図１１に示した従来の処理装置と同様の問題を有している。
【００１１】
本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、スイッチのオン／オフ状態の検出精度を低下させることなく、ＣＰＵなどの処理回路を低電力動作状態へ移行させることができ、消費電力を低減することができる処理装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る処理装置は、複数のスイッチのオン／オフの状態に応じて演算処理を行う処理装置において、前記複数のスイッチにそれぞれ抵抗を介して接続され、前記複数のスイッチを電源電位又は該電源電位より絶対値の小さい固定電位へ接続する電位接続回路と、該電位接続回路に接続を間欠的に行わせるように、接続のタイミングを規定するパルス信号を出力するタイミング制御回路と、前記電位接続回路が接続を行った場合に、前記スイッチ及び前記抵抗の間の電位に基づいて前記スイッチの状態をそれぞれ取得し、取得した複数の状態に係る情報をシリアル信号に変換して出力する変換回路と、消費電力が少ない低電力動作状態又は消費電力が多い高電力動作状態で動作し、該高電力動作状態の場合に、前記変換回路が出力するシリアル信号に基づいて前記演算処理を行う処理回路とを備え、前記処理回路は、前記高電力動作状態の場合に前記パルス信号を生成する生成手段を有し、該生成手段が生成したパルス信号を前記タイミング制御回路へ与えるようにしてあり、前記タイミング制御回路は、前記処理回路が前記低電力動作状態の場合に前記パルス信号を生成する生成手段を有し、前記変換回路は、前記処理回路が前記低電力状態の場合に、前記スイッチの状態変化を検出する検出手段と、該検出手段が状態変化を検出した場合に、前記処理回路へ通知を行う通知手段とを有することを特徴とする。
【００１３】
また、本発明に係る処理装置は、前記処理回路が前記低電力動作状態の場合、前記処理回路の生成手段は、前記高電力動作状態にて生成するパルス信号より接続の周期が長いパルス信号を生成するようにしてあり、前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号に応じて、該パルス信号より周期が短いパルス信号を生成するようにしてあることを特徴とする。
【００１４】
また、本発明に係る処理装置は、前記処理回路が前記低電力動作状態の場合、前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号のパルス幅に応じて、生成するパルス信号の周期を決定するようにしてあることを特徴とする。
【００１５】
また、本発明に係る処理装置は、前記処理回路が前記低電力動作状態の場合、前記処理回路の生成手段は、前記パルス信号の生成を行わないようにしてあることを特徴とする。
【００１６】
また、本発明に係る処理装置は、前記処理回路及び前記変換回路が、双方向にシリアル通信を行うことができ、前記処理回路は、前記パルス信号の周期に係る設定情報をシリアル通信により前記変換回路へ与えるようにしてあり、前記処理回路が前記低電力動作状態の場合、前記変換回路は、前記処理回路からの設定情報を前記タイミング制御回路へ与え、前記タイミング制御回路の生成手段は、前記変換回路からの設定情報に応じて、生成するパルス信号の周期を決定するようにしてあることを特徴とする。
【００１７】
また、本発明に係る処理装置は、前記処理回路が、前記変換回路の通知手段から前記スイッチの状態変化を通知された場合に、前記低電力動作状態から前記高電力動作状態へ移行するようにしてあることを特徴とする。
【００１８】
本発明においては、抵抗を介して複数のスイッチを電源電位又は固定電位（接地電位）に接続する電位接続回路（所謂、プルアップ回路又はプルダウン回路）へ、接続を行うタイミングを規定するパルス信号を出力するタイミング制御回路をＣＰＵなどの処理回路とは別に設ける。また、複数のスイッチのオン／オフ状態を示す電位を取得し、この情報をシリアル信号に変換して処理回路へ出力する変換回路を処理装置とは別に設ける。処理回路は、低電力動作状態又は高電力動作状態で動作し、高電力動作状態時にスイッチのオン／オフ状態に応じた演算処理を行う。
この構成において、処理回路が高電力動作状態で動作している場合には、処理回路が電位接続回路による接続タイミングを決定し、電位接続回路に接続を間欠的に行わせる制御信号としてパルス信号を生成し、生成したパルス信号をタイミング制御回路へ与える。タイミング制御回路は、処理回路が生成したパルス信号を電位接続回路へ出力する。これにより、演算処理を行う場合には処理回路が電位接続回路の動作を制御することができる。変換回路は、このタイミングにてスイッチ状態を取得してシリアル信号に変換し、処理回路へ出力する。
また、処理回路が低電力動作状態で動作している場合には、タイミング制御回路が電位接続回路による接続タイミングを決定し、パルス信号を生成して電位接続回路へ出力する。よって、低電力動作状態にて処理回路が動作する頻度を低減できる。この場合、変換回路は、スイッチ状態の検出を行い、割り込みなどを用いて処理回路へスイッチ状態の変化を通知する。これにより、処理回路は低電力動作状態から高電力動作状態へ復帰して、スイッチ状態に応じた演算処理を行うことができる。
【００１９】
また、本発明においては、低電力動作状態で動作している場合、処理回路は、高電力動作状態で生成するパルス信号の接続の周期より長い周期のパルス信号を生成してタイミング制御回路へ出力する。これにより処理回路は、低電力動作状態での動作頻度を減少させることができ、平均消費電流を低減することができると共に、電位接続回路へのパルス信号を出力し、電位接続回路による接続タイミングを制御することができる。
ただし、低電力動作状態で処理回路が出力するパルス信号に従って電位接続回路を動作させた場合、高電力動作状態時と比較してスイッチの状態検出の頻度が低下する。そこでタイミング制御回路は、処理回路からのパルス信号に基づいて、より周期が短いパルス信号を生成し、電位接続回路へ与える。これにより、スイッチの状態検出の頻度の低下を回避できる。
【００２０】
また、本発明においては、上記のようにタイミング制御回路が処理回路からのパルス信号に基づいて周期が短いパルス信号を生成する構成とした場合に、タイミング制御回路は処理回路からのパルス信号のパルス幅に応じて、生成するパルス信号の周期を決定する。処理回路はパルス幅を増減することによって、電位接続回路による接続動作を間接的に制御することができ、スイッチの状態検出の周期を間接的に制御できる。
【００２１】
また、本発明においては、低電力動作状態で動作している場合、処理回路はパルス信号の生成を行わない。この場合、タイミング制御回路は、電位接続回路による接続の周期を自ら決定してパルス信号を生成する。これにより、処理回路はパルス信号の生成を行う必要がないため、低電力動作状態で動作する必要がなく、平均消費電流を低減できる。
【００２２】
また、本発明においては、低電力動作状態で処理回路がパルス信号の生成を行わない構成とした場合に、処理回路は周期の設定情報をシリアル通信により変換回路へ送信し、変換回路はこの設定情報をタイミング制御回路へ与える。これにより、タイミング制御回路は処理回路が設定した周期のパルス信号を生成することができ、処理回路は高電力動作状態時にシリアル通信による設定の送信を行っておくことで、低電力動作状態時の電位接続回路の接続を間接的に制御することができ、スイッチの状態検出の周期を間接的に制御できる。
【００２３】
また、本発明においては、変換回路からスイッチの状態変化を通知された場合、処理回路は低電力動作状態から高電力動作状態へ移行して演算処理を開始する。これにより処理回路は、低電力動作状態の期間にスイッチの状態変化が発生した場合であっても、変換回路からの通知により変化したスイッチの状態に応じた演算処理を行うことができる。
【発明の効果】
【００２４】
本発明による場合は、処理回路が低電力動作状態で動作している場合に、タイミング制御回路が電位接続回路による接続タイミングを決定し、パルス信号を生成して電位接続回路へ出力すると共に、変換回路がスイッチ状態の検出を行い、割り込みなどを用いて処理回路へスイッチ状態の変化を通知する構成とすることにより、従来は低電力動作状態において処理回路が行っていた動作を削減することができるため、処理回路の平均消費電流を低減することができると共に、低電力動作状態におけるスイッチの状態検出の頻度を低下させることなく、変換回路から処理回路への通知によって、処理回路はスイッチ状態に応じた演算処理を行うことができる。
【発明を実施するための最良の形態】
【００２５】
（実施の形態１）
以下、本発明をその実施の形態を示す図面に基づき具体的に説明する。図１は、本発明の実施の形態１に係る処理装置の構成を示すブロック図である。図において１は、４つのスイッチ５１〜５４のオン／オフ状態に応じて種々の演算処理を行う処理装置である。処理装置１は、例えば車輌に搭載されたランプ、ワイパー又はパワーウインドウ等の車載機器を制御するＥＣＵ（Electronic Control Unit）として用いることができ、この場合には、車内の運転席近傍に設けられた複数のスイッチに対するユーザの操作に応じて演算処理を行い、処理結果に基づいて車載機器を制御することができる。
【００２６】
スイッチ５１〜５４は、例えばプッシュスイッチのようにオン／オフの２つの状態に切り替わるスイッチであり、オン状態で通電し、オフ状態で遮断する。４つのスイッチ５１〜５４は、その一端が処理装置１の４つの端子部３１〜３４に接続され、他端が接地電位に接続されており、スイッチ５１〜５４がオン状態の場合に端子部３１〜３４が接地電位に接続される。例えば、処理装置１が車輌のＥＣＵとして利用される場合、スイッチ５１〜５４はランプのオン／オフスイッチ、ワイパーを作動させるスイッチ又はパワーウインドウの開閉スイッチ等である。
【００２７】
処理装置１は、種々の演算処理を行うＣＰＵ（Central Processing Unit）１０と、各スイッチ５１〜５４を電源電位へ接続（プルアップ）するプルアップ回路２０と、このプルアップ回路２０がプルアップを行うタイミングを規定する接続信号（パルス信号）を出力するタイミング制御回路３０と、各スイッチ５１〜５４のオン／オフ状態を取得し、取得した複数のスイッチ状態の情報をシリアル信号に変換してＣＰＵ１０へ出力するパラレル／シリアル変換回路４０と、抵抗Ｒ１〜Ｒ４、抵抗Ｒ１１〜Ｒ１４、コンデンサＣ１〜Ｃ４及びダイオードＤ１〜Ｄ４等の回路素子とを備えて構成されている。
【００２８】
スイッチ５１〜５４がそれぞれ接続される処理装置１の端子部３１〜３４は、それぞれコンデンサＣ１〜Ｃ４を介して接地電位に接続されると共に、それぞれダイオードＤ１〜Ｄ４のカソードに接続されている。ダイオードＤ１〜Ｄ４のアノードは、それぞれ抵抗Ｒ１１〜Ｒ１４を介してパラレル／シリアル変換回路４０のパラレルの入力端子ＳＷ１〜ＳＷ４に接続されていると共に、プルアップ用の抵抗Ｒ１〜Ｒ４を介してプルアップ回路２０に接続されている。
【００２９】
コンデンサＣ１〜Ｃ４は、スイッチ５１〜５４のオン／オフによって生じる電圧の急峻な変化を鈍らせることによって、高周波の電圧変化（ノイズ）を除去するためのものである。ダイオードＤ１〜Ｄ４は逆流防止、即ち処理装置１の端子部３１〜３４から内部への電流の流入を防止するためのものである。抵抗Ｒ１１〜Ｒ１４は、パラレル／シリアル変換回路４０の入力端子ＳＷ１〜ＳＷ４を保護するためのものである。
【００３０】
プルアップ回路２０は、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いて構成することができ、ＭＯＳトランジスタのソースを電源電位に接続し、ドレインを抵抗Ｒ１〜Ｒ４に接続し、ゲートに印加する電圧をタイミング制御回路３０からの接続信号に応じて変化させ、ＭＯＳトランジスタのオン／オフを切り替えることにより、電源電位及び抵抗Ｒ１〜Ｒ４の接続／遮断を行うことができる。プルアップ回路２０は、処理装置１の端子部３１〜３４に接続されたスイッチ５１〜５４を、タイミング制御回路３０からの接続信号に応じて、周期的（間欠的）にプルアップする回路である。
【００３１】
タイミング制御回路３０は、プルアップ回路２０がプルアップを行うタイミングを規定するパルス信号がＣＰＵ１０から接続信号として与えられており、与えられた接続信号に基づいて新たな接続信号を生成してプルアップ回路２０へ出力することによって、プルアップ回路２０の動作を制御する。タイミング制御回路３０は、詳細は後述するがＣＰＵ１０が通常モードで動作している場合には、ＣＰＵ１０から与えられた接続信号をそのままプルアップ回路２０へ出力する。またＣＰＵ１０がスリープモードで動作している場合には、タイミング制御回路３０はプルアップ回路２０によるプルアップの頻度を増すために、ＣＰＵ１０から与えられた接続信号の周期より短い周期でプルアップを行う接続信号を生成して出力するようにしてある。
【００３２】
パラレル／シリアル変換回路４０は、４つの入力端子ＳＷ１〜ＳＷ４を有する、即ちパラレルの入力端子ＳＷ１〜ＳＷ４を有する回路であり、各入力端子ＳＷ１〜ＳＷ４への入力電位が閾値を超えるか否か、即ち入力電位が”Ｈ”であるか”Ｌ”であるかを判定することで、各スイッチ５１〜５４のオン／オフ状態をデジタル値の”０”又は”１”のパラレルデータとして取得する。またパラレル／シリアル変換回路４０は、ＣＰＵ１０と双方向のシリアル通信を行う機能を有しており、取得したスイッチ５１〜５４の状態に関するパラレルデータをシリアルデータに変換し、変換したデータをシリアル信号としてＣＰＵ１０へ送信する。なお、パラレル／シリアル変換回路４０によるスイッチ５１〜５４の状態の取得は、プルアップ回路２０によりスイッチ５１〜５４が電源電位へプルアップされている期間に行われる。
【００３３】
また、詳細は後述するが、パラレル／シリアル変換回路４０は、ＣＰＵ１０がスリープモードの場合に、入力端子ＳＷ１〜ＳＷ４への入力電位の変化、即ちスイッチ５１〜５４の状態変化を検出する機能を有している。スイッチ５１〜５４の状態変化を検出した場合、パラレル／シリアル変換回路４０は、ＣＰＵ１０へ割り込みをかける信号を出力することによって状態変化を通知することができるようにしてある。
【００３４】
ＣＰＵ１０は、タイミング制御回路３０へプルアップ回路２０のプルアップを行わせるための接続信号を周期的に出力する機能、パラレル／シリアル変換回路４０との間でシリアル通信を行う機能、及びシリアル通信により受信したデータに含まれるスイッチ５１〜５４のオン／オフの状態に応じて種々の演算処理を行う機能等を有している。
【００３５】
例えばユーザの操作によりスイッチ５１〜５４のオン／オフ状態が変化した場合、ＣＰＵ１０は変化したスイッチ５１〜５４に応じて予め定められた機器の動作などを行うための演算処理を開始する。このとき、ＣＰＵ１０は内部の演算回路などが動作するため電力消費量が増加する。その後、スイッチの状態変化に応じた演算処理が終了した場合、ＣＰＵ１０は次のスイッチ５１〜５４の状態変化が発生するまでの間は演算処理を行う必要がないため、動作を最小限に抑えることによって電力消費量を減少させるスリープモードで動作する。即ち、ＣＰＵ１０は、スイッチ５１〜５４の状態に応じた演算処理を行い、電力消費量の多い通常モード（高電力動作状態）と、演算処理を行わずに、電力消費量の少ないスリープモード（低電力動作状態）とを切り替えながら動作するようにしてある。
【００３６】
図２は、本発明の実施の形態１に係る処理装置１の動作を説明するためのタイミングチャートであり、入力端子ＳＷ１〜ＳＷ４の１つに入力される電位の変化と、ＣＰＵ１０がタイミング制御回路３０へ出力する接続信号と、タイミング制御回路３０がプルアップ回路２０へ出力する接続信号と、パラレル／シリアル変換回路４０がＣＰＵ１０へ出力する割り込み信号と、ＣＰＵ１０の動作モードとの一例を図示してある。
【００３７】
スリープモードにおいてＣＰＵ１０は、１００ｍｓ周期の”Ｈ”レベルのパルスを有するパルス信号を接続信号としてタイミング制御回路３０へ出力する。タイミング制御回路３０は、ＣＰＵ１０がスリープモードの場合、ＣＰＵ１０から与えられた接続信号の約半分の周期（５０ｍｓ周期）の”Ｈ”レベルのパルスを有する接続信号を生成し、プルアップ回路２０へ出力する。プルアップ回路２０は、ＣＰＵ１０の動作モードに関係なく、タイミング制御回路３０から与えられる接続信号が”Ｈ”レベルの場合にスイッチ５１〜５４を電源電位に接続する（プルアップする）。
【００３８】
パラレル／シリアル変換回路４０は、プルアップ回路２０にてプルアップが行われている期間に入力端子ＳＷ１〜ＳＷ４の入力電位に応じた各スイッチ５１〜５４のオン／オフ状態を取得して、取得した状態が前回取得の状態に対して変化したか否かを判定することにより、スイッチ５１〜５４の状態変化を検出する。例えば図２に示すように、入力端子ＳＷ１〜ＳＷ４の入力電圧が”Ｈ”レベルから”Ｌ”レベルに変化した場合、プルアップ回路２０がプルアップを行うタイミング（即ち、タイミング制御回路３０が出力する接続信号が”Ｈ”レベルのタイミング）にてパラレル／シリアル変換回路４０がスイッチ５１〜５４の状態変化を検出する。
【００３９】
スイッチ５１〜５４の状態変化を検出したパラレル／シリアル変換回路４０は、所定期間”Ｈ”レベルのパルス信号を割り込み信号としてＣＰＵ１０へ出力する。ＣＰＵ１０は、パラレル／シリアル変換回路４０からの割り込み信号によって、スリープモードから通常モードへ移行し、パラレル／シリアル変換回路４０とのシリアル通信により各スイッチ５１〜５４の状態を取得し、状態変化に応じた演算処理を行う。
【００４０】
通常モードにおいてＣＰＵ１０は、スイッチ５１〜５４の状態に応じた演算処理を行うと共に、５０ｍｓ周期の”Ｈ”レベルのパルスを有するパルス信号を接続信号としてタイミング制御回路３０へ与える。タイミング制御回路３０は、ＣＰＵ１０から与えられた接続信号をそのままプルアップ回路２０へ出力し、プルアップ回路２０は与えられた接続信号に応じてプルアップを行う。
【００４１】
パラレル／シリアル変換回路４０は、プルアップ回路２０にてプルアップが行われている期間に入力端子ＳＷ１〜ＳＷ４の入力電位に応じた各スイッチ５１〜５４のオン／オフ状態を取得し、取得した各スイッチ５１〜５４の状態情報をシリアル信号に変換してＣＰＵ１０へシリアル通信により送信する。ＣＰＵ１０は、パラレル／シリアル変換回路４０からシリアル通信により受信した各スイッチ５１〜５４の状態に応じた演算処理を行う。その後、ＣＰＵ１０は各スイッチ５１〜５４の状態に応じて行うべき演算処理の全てを終了した場合に、通常モードからスリープモードへ移行する。
【００４２】
図３は、本発明の実施の形態１に係る処理装置１のＣＰＵ１０が行う処理の手順を示すフローチャートである。処理装置１の起動後、まずＣＰＵ１０はスリープモードで動作し（ステップＳ１）、パラレル／シリアル変換回路４０からの割り込みが与えられたか否かを判定する（ステップＳ２）。割り込みが与えられていない場合（Ｓ２：ＮＯ）、更にＣＰＵ１０は、所定時間（１００ｍｓ）が経過したか否かを判定する（ステップＳ３）。所定時間が経過した場合（Ｓ３：ＹＥＳ）、ＣＰＵ１０は、接続信号としてタイミング制御回路３０へ”Ｈ”レベルのパルス信号を出力し（ステップＳ４）、ステップＳ１へ戻る。所定時間が経過していない場合（Ｓ３：ＮＯ）、ＣＰＵ１０は所定時間が経過するまで待機する。
【００４３】
パラレル／シリアル変換回路４０から割り込みが与えられた場合（Ｓ２：ＹＥＳ）、ＣＰＵ１０は、スリープモードから通常モードへ移行し（ステップＳ５）、パラレル／シリアル変換回路４０とのシリアル通信によりスイッチ５１〜５４の状態を取得して（ステップＳ６）、スイッチ５１〜５４の状態に応じた演算処理を行う（ステップＳ７）。次いでＣＰＵ１０は、スイッチ５１〜５４の状態に応じて行うべき全ての演算処理を終了し、スリープモードへの遷移が可能な状態となったか否かを判定する（ステップＳ８）。全ての演算処理を終了しておらず、スリープモードへの遷移が可能な状態になっていない場合には（Ｓ８：ＮＯ）、更に所定時間（５０ｍｓ）が経過したか否かを調べる（ステップＳ９）。
【００４４】
所定時間が経過していない場合（Ｓ９：ＮＯ）、ＣＰＵ１０は、ステップＳ７へ戻り、演算処理を継続して行う。所定時間が経過した場合（Ｓ９：ＹＥＳ）、ＣＰＵ１０は、接続信号としてタイミング制御回路３０へ”Ｈ”レベルのパルス信号を出力し（ステップＳ１０）、ステップＳ６へ戻る。また、スイッチ５１〜５４の状態に応じた演算処理を全て終了し、スリープモードへの遷移が可能な状態になった場合（Ｓ８：ＹＥＳ）、ＣＰＵ１０は、通常モードからスリープモードへ移行し（ステップＳ１１）、処理を終了する。なおＣＰＵ１０は、処理の終了後、ステップＳ１の処理を開始する、即ち図３に示したフローチャートの処理を繰り返し行うものとする。
【００４５】
図４は、本発明の実施の形態１に係る処理装置１のタイミング制御回路３０が行う処理の手順を示すフローチャートである。タイミング制御回路３０は、まず、ＣＰＵ１０の動作がスリープモードであるか否かを判定する（ステップＳ２１）。なおタイミング制御回路３０が行うＣＰＵ１０がスリープモードであるか否かは、例えばＣＰＵ１０から与えられる接続信号の変化を基に判定してもよく、ＣＰＵ１０から動作モードの変化がタイミング制御回路３０へ直接又は間接に通知される構成であってもよい。
【００４６】
ＣＰＵ１０がスリープモードの場合（Ｓ２１：ＹＥＳ）、タイミング制御回路３０は、ＣＰＵ１０から与えられる接続信号の周期（１００ｍｓ）に対して、半分の周期（５０ｍｓ）の接続信号を生成する（ステップＳ２２）。またＣＰＵ１０がスリープモードでなく（Ｓ２１：ＮＯ）、通常モードの場合には、タイミング制御回路３０は、ＣＰＵ１０から与えられる接続信号をプルアップ回路２０への接続信号とする（ステップＳ２３）。タイミング制御回路３０は、ステップＳ２２にて生成した接続信号又はステップＳ２３にて得られた接続信号をプルアップ回路２０へ出力し（ステップＳ２４）、処理を終了する。なおタイミング制御回路３０は、ＣＰＵ１０の場合と同様に、図４に示したフローチャートの処理を繰り返し行っている。
【００４７】
図５は、本発明の実施の形態１に係る処理装置１のパラレル／シリアル変換回路４０が行う処理の手順を示すフローチャートである。パラレル／シリアル変換回路４０は、まず、プルアップ回路２０によるプルアップが行われたか否かを判定する（ステップＳ３１）。なおプルアップ回路２０によるプルアップが行われたか否かは、例えばパラレル／シリアル変換回路４０がタイミング制御回路３０が出力する接続信号を取得して判断してもよく、入力端子ＳＷ１〜ＳＷ４の入力電位に基づいて判断してもよい。プルアップ回路２０によるプルアップが行われていない場合（Ｓ３１：ＮＯ）、パラレル／シリアル変換回路４０はプルアップが行われるまで待機する。
【００４８】
プルアップ回路２０によるプルアップが行われた場合（Ｓ３１：ＹＥＳ）、更にパラレル／シリアル変換回路４０は、ＣＰＵ１０の動作モードがスリープモードであるか否かを判定する（ステップＳ３２）。ＣＰＵ１０がスリープモードの場合（Ｓ３２：ＹＥＳ）、パラレル／シリアル変換回路４０は、入力端子ＳＷ１〜ＳＷ４の入力電位を取得し（ステップＳ３３）、例えば前回取得した入力電位と比較することによって、入力電位の変化、即ちスイッチ５１〜５４の状態変化の有無を判定する（ステップＳ３４）。
【００４９】
スイッチ５１〜５４の状態変化がある場合（Ｓ３４：ＹＥＳ）、パラレル／シリアル変換回路４０は、ＣＰＵ１０に対する割り込みを行って状態変化を通知し（ステップＳ３５）、処理を終了する。スイッチ５１〜５４の状態変化がない場合（Ｓ３４：ＮＯ）、パラレル／シリアル変換回路４０は、処理を終了する。
【００５０】
また、ＣＰＵ１０がスリープモードでなく（Ｓ３２：ＮＯ）、通常モードの場合、パラレル／シリアル変換回路４０は、入力端子ＳＷ１〜ＳＷ４の入力電位を取得し（ステップＳ３６）、取得した入力電位に基づいて判定される各スイッチ５１〜５４の状態を示すパラレル情報をシリアル信号に変換するパラレル／シリアル変換を行って（ステップＳ３７）、シリアル信号をＣＰＵ１０へ送信し（ステップＳ３８）、処理を終了する。なおパラレル／シリアル変換回路４０は、ＣＰＵ１０及びタイミング制御回路３０の場合と同様に、図５に示したフローチャートの処理を繰り返し行っている。
【００５１】
以上の構成の実施の形態１に係る処理装置１は、プルアップ回路２０が４つのスイッチ５１〜５４をプルアップするタイミングを制御するタイミング制御回路３０を設け、ＣＰＵ１０がスリープモードの場合には、ＣＰＵ１０から与えられた接続信号の周期より短い周期でプルアップを行わせる接続信号をタイミング制御回路３０が生成してプルアップ回路２０へ出力する構成とすることにより、ＣＰＵ１０はスリープモードにおいて接続信号の生成及び出力のために動作する頻度を通常モード時より減少させることができる。よって、スリープモード時のＣＰＵ１０の動作に伴う消費電流を低減することができる。
【００５２】
また、ＣＰＵ１０がスリープモードの場合には、パラレル／シリアル変換回路４０がスイッチ５１〜５４の状態変化を検出し、割り込みによりＣＰＵ１０へ状態変化を通知すると共に、通知を受けたＣＰＵ１０がスリープモードから通常モードへ移行して演算処理を開始する構成とすることにより、スリープモードにおけるＣＰＵ１０の動作頻度を低下させた場合であっても、スイッチ５１〜５４の状態検出の頻度を低下させることなく、処理装置１がスイッチ５１〜５４の状態に応じた演算処理を行うことができる。
【００５３】
また、パラレル／シリアル変換回路４０が複数のスイッチ５１〜５４からの複数の入力をシリアル信号に変換してＣＰＵ１０へ送信する構成とすることにより、スイッチの搭載数を増減する場合であっても、ＣＰＵ１０のハードウェア構成を変更する必要はなく、パラレル／シリアル変換回路４０の構成を変更すればよい。よって、回路規模の大きいＣＰＵ１０はソフトウェアの修正を行い、回路規模の小さいパラレル／シリアル変換回路４０の構成を変更することで、状態検出できるスイッチの数を変更できるため、処理装置１の拡張性を高めることができる。
【００５４】
なお、本実施の形態においては、ＣＰＵ１０が出力する接続信号の半分の周期を有する接続信号をタイミング制御回路３０が生成してプルアップ回路２０へ出力する構成としたが、これに限るものではなく、タイミング制御回路３０はＣＰＵ１０の接続信号の１／３又は１／４等のその他の周期の接続信号を生成して出力してもよい。例えば図２において、スリープモードでＣＰＵ１０が２００ｍｓ周期の接続信号を出力し、タイミング制御回路３０が５０ｍｓ周期の接続信号を生成する構成としてもよい。
【００５５】
また、処理装置１は４つのスイッチ５１〜５４の状態を検出する構成としたが、これに限るものではなく、３つ以下又は５つ以上のスイッチの状態を検出する構成としてもよい。また、処理装置１はスイッチ５１〜５４を電源電位にプルアップするプルアップ回路２０を備える構成としたが、これに限るものではなく、スイッチ５１〜５４を接地電位（又は電源電位より低い固定電位）にプルダウンするプルダウン回路を備える構成であってもよい。また、プルアップ回路２０はＭＯＳトランジスタによりプルアップを行う構成としたが、これに限るものではなく、バイポーラトランジスタ又はリレー等のその他のスイッチング素子によりプルアップを行う構成としてもよい。
【００５６】
（変形例）
上述の実施の形態１に係る処理装置１においては、タイミング制御回路３０がスリープモードの場合にＣＰＵ１０の接続信号の周期に対して予め定められた周期（半分の周期）の接続信号を生成する構成としたが、これに限るものではない。スリープモード時にタイミング制御回路３０が生成する接続信号の周期をＣＰＵ１０が制御する構成とすることができる。
【００５７】
図６は、本発明の実施の形態１の変形例に係る処理装置１のＣＰＵ１０が行うタイミング制御回路３０の接続信号の周期の制御方法を説明するための模式図であり、ＣＰＵ１０が出力する接続信号の”Ｈ”レベルのパルス幅と、タイミング制御回路３０が出力する接続信号の周期との対応を表として示してある。変形例に係る処理装置１のＣＰＵ１０は、スリープモードにおいて出力する接続信号の”Ｈ”レベルのパルス幅を例えば１０ｍｓ、８ｍｓ又は６ｍｓのいずれかに変更することができる。またタイミング制御回路３０は、ＣＰＵ１０から与えられた接続信号の”Ｈ”レベルのパルス幅に応じて、プルアップ回路２０へ出力する接続信号の周期を例えば５０ｍｓ、４０ｍｓ又は３０ｍｓのように変更することができる。
【００５８】
これにより変形例に係る処理装置１は、スリープモードにおけるスイッチ５１〜５４の状態検出の頻度を、タイミング制御回路３０へ出力する接続信号のパルス幅を変更することでＣＰＵ１０が制御することができる。
【００５９】
（実施の形態２）
図７は、本発明の実施の形態２に係る処理装置２０１の構成を示すブロック図である。また図８は、本発明の実施の形態２に係る処理装置２０１の動作を説明するためのタイミングチャートである。上述の実施の形態１に係る処理装置１は、スリープモードであってもＣＰＵ１０が接続信号を生成してタイミング制御回路３０へ出力する構成である。これに対して実施の形態２に係る処理装置２０１は、スリープモードの場合にはＣＰＵ２１０が接続信号の生成を全く行わない構成である。
【００６０】
通常モードにおいてＣＰＵ２１０は約５０ｍｓ周期の接続信号をタイミング制御回路２３０へ出力する。タイミング制御回路２３０は、ＣＰＵ２１０から与えられた接続信号をそのままプルアップ回路２０へ出力する。パラレル／シリアル変換回路２４０は、プルアップ回路２０によるプルアップが行われている期間にスイッチ５１〜５４の状態を取得し、シリアル信号に変換してＣＰＵ２１０へシリアル通信により送信する。
【００６１】
これに対してスリープモードにおいては、ＣＰＵ２１０は接続信号を生成しない（”Ｌ”レベル一定で変化しない接続信号を出力する）。タイミング制御回路２３０は、ＣＰＵ２１０からの接続信号に関係なく、約５０ｍｓ周期の接続信号を自ら生成してプルアップ回路２０へ出力する。パラレル／シリアル変換回路２４０は、プルアップ回路２０によるプルアップが行われている期間にスイッチ５１〜５４の状態変化を検出し、スイッチ５１〜５４の状態が変化していればＣＰＵ２１０へ割り込みによりこの旨を通知する。
【００６２】
また、ＣＰＵ２１０及びパラレル／シリアル変換回路２４０は双方向のシリアル通信を行うことができ、ＣＰＵ２１０はスリープモード時にタイミング制御回路２３０が生成する接続信号の周期を規定する周期設定をシリアル通信によりパラレル／シリアル変換回路２４０へ送信することができる。パラレル／シリアル変換回路２４０はＣＰＵ２１０から与えられた周期設定をタイミング制御回路２３０へ与え、タイミング制御回路２３０は与えられた周期設定に応じた接続信号を生成して出力する。これによりＣＰＵ２１０は、予め通常モード時にパラレル／シリアル変換回路２４０へ周期設定を与えることにより、スリープモード時のスイッチ５１〜５４の状態検出の頻度を間接的に制御することができる。
【００６３】
以上の構成の実施の形態２に係る処理装置２０１においては、ＣＰＵ２１０がスリープモードの場合に、タイミング制御回路２３０が自ら接続信号を生成してプルアップ回路２０へ出力する構成とすることにより、ＣＰＵ２１０が接続信号を生成するためにスリープモード時に動作する必要がなく、スリープモード時にＣＰＵ２１０の動作を完全に停止させることができるため、スリープモード時のＣＰＵ２１０の消費電流を低減することができる。
【００６４】
なお、本実施の形態においては、ＣＰＵ２１０がシリアル通信によりパラレル／シリアル変換回路２４０へ周期設定を送信し、パラレル／シリアル変換回路２４０がタイミング制御回路２３０へ周期設定を与え、与えられた周期設定の接続信号をタイミング制御回路２３０が生成して出力する構成としたが、これに限るものではなく、ＣＰＵ２１０が周期設定を直接的にタイミング制御回路２３０へ与える構成としてもよい。また、ＣＰＵ２１０が周期設定をパラレル／シリアル変換回路２３０へ与えるのではなく、タイミング制御回路２３０が予め定められた周期の接続信号を生成して出力する構成としてもよい。
【００６５】
なお、実施の形態２に係る処理装置２０１のその他の構成は、実施の形態１に係る処理装置１の構成と同様であるため、同様の箇所には同じ符号を付して詳細な説明を省略する。
【００６６】
（変形例）
図９及び図１０は、本発明の実施の形態２の変形例に係る処理装置２０１ａの構成を示すブロック図である。変形例に係る処理装置２０１ａは、図７に示した実施の形態２に係る処理装置２０１のプルアップ回路２０、タイミング制御回路２３０及びパラレル／シリアル変換回路２４０を１チップ化したＡＳＩＣ（Application Specific Integrated Circuit）２７０を備える構成である。なお、処理装置２０１ａの各回路の構成及び動作等は図７に示した処理装置２０１と同様である。
【００６７】
ＡＳＩＣ２７０は、プルアップ用の抵抗Ｒ１〜Ｒ４が接続されてプルアップ回路２０によるプルアップを行うための端子２７１と、スイッチ５１〜５４に抵抗Ｒ１１〜Ｒ１４及びダイオードＤ１〜Ｄ４等を介して接続され、パラレル／シリアル変換回路２４０の入力端子ＳＷ１〜ＳＷ４へ入力電位を与えるための端子２７２〜２７５と、ＣＰＵ２１０からタイミング制御回路２３０への接続信号が入力される端子２７６と、ＣＰＵ２１０及びパラレル／シリアル変換回路２４０が双方向のシリアル通信を行うための端子２７７と、パラレル／シリアル変換回路２４０からＣＰＵ２１０への割り込み信号が出力される端子２７８とを備えている。
【００６８】
この構成において、ＣＰＵ２１０からＡＳＩＣ２７０のパラレル／シリアル変換回路２４０へシリアル通信により周期設定を送信し、パラレル／シリアル変換回路２４０がタイミング制御回路２３０へ周期設定を与えることによって、スリープモードでのスイッチ５１〜５４の状態検出の周期をＣＰＵ２１０が間接的に制御することができる。
【００６９】
これに対してＣＰＵ２１０からタイミング制御回路２３０へ直接的に周期設定を与える構成とした場合、ＣＰＵ２１０及びタイミング制御回路２３０がデータの送受信を行うために、ＡＳＩＣ２７０にはタイミング制御回路２３０へ周期設定を入力するための端子を更に設ける必要があり、この端子とＣＰＵ２１０とを信号線で接続する必要がある。しかしながら、上述のようにＣＰＵ２１０からパラレル／シリアル変換回路２４０を介してタイミング制御回路２３０へ周期設定を与える構成とすることにより、ＡＳＩＣ２７０の端子数を削減することができ、ＣＰＵ２１０及びＡＳＩＣ２７０の間の配線数を削減することができるという効果が得られる。
【００７０】
なお、実施の形態１に係る処理装置１についても同様に、プルアップ回路２０、タイミング制御回路３０及びパラレル／シリアル変換回路４０をＡＳＩＣ化することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態１に係る処理装置の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る処理装置の動作を説明するためのタイミングチャートである。
【図３】本発明の実施の形態１に係る処理装置のＣＰＵが行う処理の手順を示すフローチャートである。
【図４】本発明の実施の形態１に係る処理装置のタイミング制御回路が行う処理の手順を示すフローチャートである。
【図５】本発明の実施の形態１に係る処理装置のパラレル／シリアル変換回路が行う処理の手順を示すフローチャートである。
【図６】本発明の実施の形態１の変形例に係る処理装置のＣＰＵが行うタイミング制御回路の接続信号の周期の制御方法を説明するための模式図である。
【図７】本発明の実施の形態２に係る処理装置の構成を示すブロック図である。
【図８】本発明の実施の形態２に係る処理装置の動作を説明するためのタイミングチャートである。
【図９】本発明の実施の形態２の変形例に係る処理装置の構成を示すブロック図である。
【図１０】本発明の実施の形態２の変形例に係る処理装置の構成を示すブロック図である。
【図１１】従来の処理装置の構成を示すブロック図である。
【符号の説明】
【００７２】
１  処理装置
１０  ＣＰＵ（処理回路、生成手段）
２０  プルアップ回路（電位接続回路）
３０  タイミング制御回路（生成手段）
３１〜３４  端子
４０  パラレル／シリアル変換回路（変換回路、検出手段、通知手段）
５１〜５４  スイッチ
Ｃ１〜Ｃ４  コンデンサ
Ｄ１〜Ｄ４  ダイオード
Ｒ１〜Ｒ４、Ｒ１１〜Ｒ１４  抵抗
２０１、２０１ａ  処理装置
２１０  ＣＰＵ（処理回路、生成手段）
２３０  タイミング制御回路（生成手段）
２４０  パラレル／シリアル変換回路（変換回路、検出手段、通知手段）
２７０  ＡＳＩＣ
２７１〜２７８  端子
【図１】
2010140364.tif 000003
【図２】
2010140364.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2010140364.tif 000008
【図７】
2010140364.tif 000009
【図８】
2010140364.tif 000010
【図９】
2010140364.tif 000011
【図１０】
2010140364.tif 000012
【図１１】
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