(57)【要約】【課題】  特別に複雑な製造工程を必要とせず、面積をより低減可能なバイパス回路を備えるＬＥＤ照明装置を提供する。【解決手段】  ＬＥＤ１ｉ（ｉ＝１〜ｎ）と並列に接続されたＭＯＳトランジスタで構成されたバイパス用素子を備えるバイパス回路２０，７０と、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を制御する電圧制御回路３０，６０とを、夫々ＬＥＤ１ｉ毎に各別に備え、電圧制御回路３０，６０が、ＬＥＤ１ｉと並列に接続された第１導電型のＭＯＳトランジスタで構成された第１電圧制御用素子と、第２導電型のＭＯＳトランジスタで構成された第２電圧制御用素子と、第１導電型のＭＯＳトランジスタまたは抵抗素子で構成された第３電圧制御用素子とを備え、第２電圧制御用素子と第３電圧制御用素子の直列接続がＬＥＤ１ｉと並列に接続され、接続点が第１電圧制御用素子のゲート端子と接続されて構成されている。【選択図】        図１
2010114216.tif 000002
【特許請求の範囲】
【請求項１】
所定数のＬＥＤを直列接続してなるＬＥＤ列を備えるＬＥＤ照明装置であって、
ゲート端子に制御信号が入力され、前記ＬＥＤのアノード端子にドレイン端子が、前記ＬＥＤのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成されたバイパス用素子を備えるバイパス回路と、
前記ＬＥＤのアノード端子とカソード端子の間の電圧を制御する電圧制御回路とを、夫々前記ＬＥＤ毎に各別に備え、
前記電圧制御回路は、
ソース端子が前記ＬＥＤのカソード端子に、ドレイン端子が前記ＬＥＤのアノード端子に夫々接続されたＮ型ＭＯＳトランジスタで構成された第１電圧制御用素子と、
ゲート端子が前記ＬＥＤのカソード端子に、ソース端子が前記ＬＥＤのアノード端子に、ドレイン端子が前記第１電圧制御用素子のゲート端子に夫々接続されたＰ型ＭＯＳトランジスタで構成された第２電圧制御用素子と、
ゲート端子及びソース端子が前記ＬＥＤのカソード端子に、ドレイン端子が前記第１電圧制御用素子のゲート端子に夫々接続されたデプレッション型のＮ型ＭＯＳトランジスタ、または、一端が前記第１電圧制御用素子のゲート端子に、他端が前記ＬＥＤのカソード端子に夫々接続された抵抗素子の何れか一方を備えて構成された第３電圧制御用素子と、を備えて構成されることを特徴とするＬＥＤ照明装置。
【請求項２】
所定数のＬＥＤを直列接続してなるＬＥＤ列を備えるＬＥＤ照明装置であって、
ゲート端子に制御信号が入力され、前記ＬＥＤのアノード端子にドレイン端子が、前記ＬＥＤのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成されたバイパス用素子を備えるバイパス回路と、
前記ＬＥＤのアノード端子とカソード端子の間の電圧を制御する電圧制御回路とを、夫々前記ＬＥＤ毎に各別に備え、
前記電圧制御回路は、
ソース端子が前記ＬＥＤのアノード端子に、ドレイン端子が前記ＬＥＤのカソード端子に夫々接続されたＰ型ＭＯＳトランジスタで構成された第１電圧制御用素子と、
ゲート端子及びソース端子が前記ＬＥＤのアノード端子に、ドレイン端子が前記第１電圧制御用素子のゲート端子に夫々接続されたデプレッション型のＰ型ＭＯＳトランジスタ、または、一端が前記第１電圧制御用素子のゲート端子に、他端が前記ＬＥＤのアノード端子に夫々接続された抵抗素子の何れか一方を備えて構成された第２電圧制御用素子と、
ゲート端子が前記ＬＥＤのアノード端子に、ソース端子が前記ＬＥＤのカソード端子に、ドレイン端子が前記第１電圧制御用素子のゲート端子に夫々接続されたＮ型ＭＯＳトランジスタで構成された第３電圧制御用素子と、を備えて構成されることを特徴とするＬＥＤ照明装置。
【請求項３】
第１導電型の半導体基板内に形成された第２導電型の第２導電型拡散層と、
前記第２導電型拡散層内に前記半導体基板とは分離して形成された前記第１導電型の第１導電型拡散層と、を備え、
前記バイパス用素子、前記第１電圧制御用素子、前記第２電圧制御用素子及び前記第３電圧制御用素子の内、前記第２導電型の素子を前記第１導電型拡散層に、前記第１導電型の素子を前記第２導電型拡散層に形成することを特徴とする請求項１または２に記載のＬＥＤ照明装置。
【請求項４】
前記第１電圧制御用素子のゲート端子のゲート電圧と、ソース端子のソース電圧を比較して、前記第１電圧制御用素子のＯＮ状態を検知する検知回路と、
前記検知回路において前記第１電圧制御用素子のＯＮ状態が検知されている場合に、前記バイパス用素子をＯＮ状態にする前記制御信号を生成する制御信号生成回路と、を備えることを特徴とする請求項１〜３の何れか１項に記載のＬＥＤ照明装置。
【請求項５】
前記バイパス用素子のゲート酸化膜の膜厚より、前記電圧制御回路を構成する各トランジスタのゲート酸化膜の膜厚を薄く形成することを特徴とする請求項１〜４の何れか１項に記載のＬＥＤ照明装置。
【請求項６】
前記バイパス回路及び前記電圧制御回路を構成する各トランジスタのゲート酸化膜の膜厚が全て等しくなるように形成することを特徴とする請求項１〜４の何れか１項に記載のＬＥＤ照明装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定数のＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）を直列接続してなるＬＥＤ列を備えるＬＥＤ照明装置に関する。
【背景技術】
【０００２】
ＬＥＤを用いたＬＥＤ照明装置には、例えば、液晶パネルに背面から光を照射して表示を行うバックライト光源がある。ところで、特に、ＬＥＤの個数が比較的多いバックライト光源等のＬＥＤ照明装置の場合には、個々のＬＥＤに対し個別に駆動回路を設けると、コストや回路面積等の観点から実用的ではない。このため、ＬＥＤ照明装置では、複数のＬＥＤを直列に接続したＬＥＤ列毎に駆動回路を設ける構成が一般的となっている。
【０００３】
尚、複数のＬＥＤを直列に接続したＬＥＤ列を備えるＬＥＤ照明装置では、ＬＥＤ列を構成するＬＥＤの内、何れか１つのＬＥＤにオープン不良や高抵抗状態化等の不良が発生すると、ＬＥＤ列全体が消灯することとなる。このような不具合に対応するため、ＬＥＤ列の個々のＬＥＤに対し、不良が発生した不良ＬＥＤの電流をバイパスさせるバイパス回路を設けることにより、ＬＥＤ列中の他の不良が発生していないＬＥＤを点灯可能に構成したＬＥＤ照明装置がある。
【０００４】
バイパス回路を備えるＬＥＤ照明装置としては、例えば、ＬＥＤに並列に接続されたサイリスタで構成されたバイパス回路を備え、不良が発生したＬＥＤに対して設けられたサイリスタをＯＮ状態にするＬＥＤ照明装置がある（例えば、特許文献１参照）。
【０００５】
また、他のバイパス回路を備えるＬＥＤ照明装置としては、例えば、ＬＥＤに並列に接続されたＦＥＴスイッチで構成されたバイパス回路を備え、不良が発生したＬＥＤに対して設けられたＦＥＴスイッチをＯＮ状態にするＬＥＤ照明装置がある（例えば、特許文献２参照）。
【０００６】
ここで、図１９は、ＦＥＴスイッチで構成されたバイパス回路を備えるＬＥＤ照明装置の概略部分回路構成例を示している。図１９に示すＬＥＤ照明装置は、ｎ個のＬＥＤ１１〜ＬＥＤ１ｎを直列に接続してなるＬＥＤ列ＬＢと、ＬＥＤ列ＬＢを構成するＬＥＤ１１〜ＬＥＤ１ｎの夫々に各別に設けられたバイパス回路２０００で構成されている。バイパス回路２０００は、ゲート端子に制御信号Ｓｃｉ（ｉ＝１〜ｎ）が入力され、ドレイン端子がＬＥＤ１ｉのアノード端子に、ソース端子がＬＥＤ１ｉのカソード端子に夫々接続されたＰ型ＭＯＳトランジスタで構成されたバイパス用素子２００ｉを備えている。
【０００７】
図２０は、図１９に示すＬＥＤ照明装置のバイパス用素子２０００の断面例を示している。図２０に示すように、ＬＥＤ照明装置は、Ｐ型半導体基板１００１内に形成されたＮ型拡散層１００２と、Ｎ型拡散層１００２内にＰ型半導体基板１００１とは分離して形成されたＰ型拡散層１００３を備える２重ウェル構造となっている。そして、バイパス用素子２０００は、Ｐ型拡散層１００３内に設けられたソース領域１００４及びドレイン領域１００５、ソース領域１００４とドレイン領域１００５の間の領域上に設けられたゲート酸化膜１００６、ゲート電極１００７を含んで構成されている。
【０００８】
図１９に示すＬＥＤ照明装置では、ＬＥＤｉにオープン不良等の不良が発生すると、バイパス用素子２００ｉのソース・ドレイン間に、ＬＥＤｉに印加されていた電圧と同じ値の電圧が印加されるため、バイパス用素子２００ｉの耐圧を確保するために、Ｐ型半導体基板１００１内のドレイン領域の周囲に、電界緩和用のドリフト層１００８が設けられている。
【０００９】
尚、バイパス用素子２０００は、ゲート端子Ｃ１１に４０Ｖの電圧が印加されるため、ゲート酸化膜１００６の膜厚が１２０ｎｍ、回路面積が２３４００μｍ２となっている。また、オン抵抗は１２．５Ω（＝０．５Ｖ／４０ｍＡ）である。
【００１０】
【特許文献１】特開２００５−３１０９９９号公報
【特許文献２】特開２００７−３０５９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１に記載のＬＥＤ照明装置では、バイパス回路としてサイリスタを用いているため、ＬＥＤの制御回路が形成された半導体基板と同じ半導体基板上に、電気的に独立してサイリスタを形成する必要が生じる。サイリスタを電気的に独立して形成するためには、製造工程において、絶縁体分離技術による複雑な工程を実行する必要が生じ、コストが増大するという問題があった。
【００１２】
これに対し、上記特許文献２に記載のＬＥＤ照明装置では、バイパス回路を、例えば、Ｐ型ＭＯＳトランジスタ等のＦＥＴスイッチで構成するので、サイリスタのように、絶縁体分離技術による複雑な工程を必要としない。しかし、上述したように、不良が発生したＬＥＤのバイパス用素子のソース・ドレイン間に、ＬＥＤに印加されていた電圧と同じ値の電圧が印加されるため、バイパス用素子の耐圧を確保するために、ドリフト層を設ける必要が生じる。この場合には、ドリフト層が抵抗となるため、より大きい駆動能力を確保する必要が生じ、バイパス用素子の面積縮小が困難になるという問題があった。
【００１３】
本発明は上記の問題に鑑みてなされたものであり、その目的は、特別に複雑な製造工程を必要とせず、面積をより低減可能なバイパス回路を備えるＬＥＤ照明装置を提供する点にある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係るＬＥＤ照明装置は、所定数のＬＥＤを直列接続してなるＬＥＤ列を備えるＬＥＤ照明装置であって、ゲート端子に制御信号が入力され、前記ＬＥＤのアノード端子にドレイン端子が、前記ＬＥＤのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成されたバイパス用素子を備えるバイパス回路と、前記ＬＥＤのアノード端子とカソード端子の間の電圧を制御する電圧制御回路とを、夫々前記ＬＥＤ毎に各別に備え、前記電圧制御回路は、ソース端子が前記ＬＥＤのカソード端子に、ドレイン端子が前記ＬＥＤのアノード端子に夫々接続されたＮ型ＭＯＳトランジスタで構成された第１電圧制御用素子と、ゲート端子が前記ＬＥＤのカソード端子に、ソース端子が前記ＬＥＤのアノード端子に、ドレイン端子が前記第１電圧制御用素子のゲート端子に夫々接続されたＰ型ＭＯＳトランジスタで構成された第２電圧制御用素子と、ゲート端子及びソース端子が前記ＬＥＤのカソード端子に、ドレイン端子が前記第１電圧制御用素子のゲート端子に夫々接続されたデプレッション型のＮ型ＭＯＳトランジスタ、または、一端が前記第１電圧制御用素子のゲート端子に、他端が前記ＬＥＤのカソード端子に夫々接続された抵抗素子の何れか一方を備えて構成された第３電圧制御用素子と、を備えて構成されることを第１の特徴とする。
【００１５】
上記目的を達成するための本発明に係るＬＥＤ照明装置は、所定数のＬＥＤを直列接続してなるＬＥＤ列を備えるＬＥＤ照明装置であって、ゲート端子に制御信号が入力され、前記ＬＥＤのアノード端子にドレイン端子が、前記ＬＥＤのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成されたバイパス用素子を備えるバイパス回路と、前記ＬＥＤのアノード端子とカソード端子の間の電圧を制御する電圧制御回路とを、夫々前記ＬＥＤ毎に各別に備え、前記電圧制御回路は、ソース端子が前記ＬＥＤのアノード端子に、ドレイン端子が前記ＬＥＤのカソード端子に夫々接続されたＰ型ＭＯＳトランジスタで構成された第１電圧制御用素子と、ゲート端子及びソース端子が前記ＬＥＤのアノード端子に、ドレイン端子が前記第１電圧制御用素子のゲート端子に夫々接続されたデプレッション型のＰ型ＭＯＳトランジスタ、または、一端が前記第１電圧制御用素子のゲート端子に、他端が前記ＬＥＤのアノード端子に夫々接続された抵抗素子の何れか一方を備えて構成された第２電圧制御用素子と、ゲート端子が前記ＬＥＤのアノード端子に、ソース端子が前記ＬＥＤのカソード端子に、ドレイン端子が前記第１電圧制御用素子のゲート端子に夫々接続されたＮ型ＭＯＳトランジスタで構成された第３電圧制御用素子と、を備えて構成されることを第２の特徴とする。
【００１６】
上記何れかの特徴の本発明に係るＬＥＤ照明装置は、第１導電型の半導体基板内に形成された第２導電型の第２導電型拡散層と、前記第２導電型拡散層内に前記半導体基板とは分離して形成された前記第１導電型の第１導電型拡散層と、を備え、前記バイパス用素子、前記第１電圧制御用素子、前記第２電圧制御用素子及び前記第３電圧制御用素子の内、前記第２導電型の素子を前記第１導電型拡散層に、前記第１導電型の素子を前記第２導電型拡散層に形成することを第３の特徴とする。
【００１７】
上記何れかの特徴の本発明に係るＬＥＤ照明装置は、前記第１電圧制御用素子のゲート端子のゲート電圧と、ソース端子のソース電圧を比較して、前記第１電圧制御用素子のＯＮ状態を検知する検知回路と、前記検知回路において前記第１電圧制御用素子のＯＮ状態が検知されている場合に、前記バイパス用素子をＯＮ状態にする前記制御信号を生成する制御信号生成回路と、を備えることを第４の特徴とする。
【００１８】
上記何れかの特徴の本発明に係るＬＥＤ照明装置は、前記バイパス用素子のゲート酸化膜の膜厚より、前記電圧制御回路を構成する各トランジスタのゲート酸化膜の膜厚を薄く形成することを第５の特徴とする。
【００１９】
上記第１〜第４の特徴の本発明に係るＬＥＤ照明装置は、前記バイパス回路及び前記電圧制御回路を構成する各トランジスタのゲート酸化膜の膜厚が全て等しくなるように形成することを第６の特徴とする。
【発明の効果】
【００２０】
上記特徴のＬＥＤ照明装置によれば、ＬＥＤ毎に、バイパス回路と、ＬＥＤのアノード端子とカソード端子の間の電圧を制御する電圧制御回路を設け、電圧制御回路の第１電圧制御用素子がＬＥＤのアノード端子・カソード端子間の電圧値が所定の電圧値以上となった場合にオン状態となるように構成したので、ＬＥＤのアノード端子・カソード端子間の電圧値が所定の電圧値以上となるのを抑制することができる。即ち、上記特徴のＬＥＤ照明装置によれば、電圧制御回路により、ＬＥＤのアノード端子・カソード端子間の電圧上昇を抑制して、バイパス用素子のソース・ドレイン間にかかる電圧を低減することができ、バイパス用素子の耐圧を大きく設定する必要がなくなる。これにより、上記特許文献２に記載のＬＥＤ照明装置のように、バイパス用素子のドレイン領域の周辺にドリフト層を設ける必要がなくなる。上記特徴のＬＥＤ照明装置によれば、ドリフト層を設ける構成の場合に比べ、バイパス用素子のＯＮ抵抗が増大するのを防止でき、バイパス用素子の駆動能力を大きく設定する必要がなくなる。この場合には、ドリフト層を設ける構成の場合に比べ、バイパス用素子の面積の低減を図ることが可能になるとともに、電力損失による発熱が低減されるので、放熱設計の負荷を軽減できる。
【００２１】
更に、上記特徴のＬＥＤ照明装置によれば、バイパス回路及び電圧制御回路を、ＭＯＳトランジスタで、または、ＭＯＳトランジスタと抵抗素子で構成できるので、絶縁体分離技術による特別な工程を必要とせず、製造工程の複雑化及び製造工程の複雑化に伴う製造コストの増大を抑制することが可能になる。
【００２２】
上記第３の特徴のＬＥＤ照明装置によれば、第２導電型拡散層と第１導電型拡散層で構成される２重ウェル構造を利用して、バイパス用素子及び電圧制御回路を構成するＭＯＳトランジスタを形成するように構成したので、第１の特徴のＬＥＤ照明装置に適用した場合、電圧制御回路毎に独立して、電圧制御回路を構成する第１電圧制御用素子のソース端子とバックゲート端子を同電位に、第２電圧制御用素子のソース端子とバックゲート端子を同電位にすることができる。これにより、ＬＥＤの接続個数により、電圧制御回路の動作電圧にばらつきが生じるのを抑制することができる。
【００２３】
同様に、上記第３の特徴のＬＥＤ照明装置によれば、２重ウェル構造を利用してバイパス用素子及び電圧制御回路を構成するＭＯＳトランジスタを形成するように構成したので、第２の特徴のＬＥＤ照明装置に適用した場合、電圧制御回路毎に独立して、電圧制御回路を構成する第１電圧制御用素子のソース端子とバックゲート端子を同電位に、第３電圧制御用素子のソース端子とバックゲート端子を同電位にすることができる。これにより、ＬＥＤの接続個数により、電圧制御回路の動作電圧にばらつきが生じるのを抑制することができる。
【００２４】
上記第４の特徴のＬＥＤ照明装置によれば、第１電圧制御用素子のＯＮ状態を検知する検知回路と、第１電圧制御用素子のＯＮ状態が検知されている場合に、バイパス用素子をＯＮ状態にする制御信号を生成する制御信号生成回路を備える構成にすることにより、第１電圧制御用素子がＯＮ状態のときにバイパス用素子をＯＮ状態にすることができる。これにより、第１電圧制御用素子のドレイン・ソース間に印加される電圧の上昇も促成されて、電圧制御回路における電力損失を低減することが可能になる。
【００２５】
上記第５の特徴のＬＥＤ照明装置によれば、バイパス用素子のゲート酸化膜より電圧制御回路を構成するＭＯＳトランジスタのゲート酸化膜を薄く設定し、バイパス用素子の駆動能力が電圧制御回路を構成するＭＯＳトランジスタより大きくなるように構成したので、電圧制御回路を構成するＭＯＳトランジスタの回路面積を低減することが可能になる。
【００２６】
上記第６の特徴のＬＥＤ照明装置によれば、バイパス用素子と電圧制御回路を構成するＭＯＳトランジスタのゲート酸化膜を同じ厚さに設定するので、バイパス用素子のゲート酸化膜の形成工程と、電圧制御回路を構成するＭＯＳトランジスタのゲート酸化膜の形成工程とを、同じ工程で同時に行うことができ、製造工程数を削減することが可能になる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係るＬＥＤ照明装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００２８】
〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図３を基に説明する。ここで、図１は、本実施形態における本発明装置の概略部分回路構成を示している。
【００２９】
本実施形態における本発明装置１Ａは、図１に示すように、所定数のＬＥＤ１１〜１ｎを直列接続してなるＬＥＤ列ＬＢを備えるＬＥＤ照明装置であって、ゲート端子に第１制御信号Ｓｃｉ（ｉ＝１〜ｎ）（制御信号に相当）が入力され、ＬＥＤ１ｉのアノード端子にドレイン端子が、ＬＥＤ１ｉのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成された第１バイパス用素子２ｉ（バイパス素子に相当）を備える第１バイパス回路２０（バイパス回路に相当）と、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を制御する第１電圧制御回路３０（電圧制御回路に相当）とを、夫々ＬＥＤ１ｉ毎に各別に備えて構成されている。
【００３０】
ＬＥＤ列ＬＢは、本実施形態では、ｎ個のＬＥＤ１１〜１ｎを直列接続して構成されている。また、ＬＥＤ列ＬＢを構成するＬＥＤ１１のアノード端子が４０ＶのＬＥＤ駆動用電源ＰＤに、ＬＥＤ１ｎのカソード端子が接地電圧に夫々接続されており、ＬＥＤ１１〜ＬＥＤ１ｎが、４０ｍＡで定電流駆動される構成となっている。
【００３１】
第１バイパス回路２０は、本実施形態では、第１バイパス用素子２ｉとして、Ｎ型ＭＯＳトランジスタを想定している。また、本実施形態の本発明装置１Ａは、図示しないが、ＬＥＤ列ＬＢに不良が発生した場合に、不良が発生した不良ＬＥＤを特定する不良検出回路を備えている。本実施形態では、不良検出回路によって生成された不良検出信号Ｓｅｉを第１制御信号Ｓｃｉとして第１バイパス用素子２ｉのゲート端子に入力する構成となっている。これにより、第１バイパス用素子２ｉのＯＮ状態・ＯＦＦ状態の切り替え制御が行われる。尚、本実施形態では、第１バイパス回路２０を、不良ＬＥＤをバイパスさせるために用いているが、第１バイパス回路２０は、正常なＬＥＤ１ｉの点灯・消灯を制御するために用いても良い。
【００３２】
第１電圧制御回路３ｉ（第１電圧制御回路３０）は、本実施形態では、ソース端子及びバックゲート端子がＬＥＤ１ｉのカソード端子に、ドレイン端子がＬＥＤ１ｉのアノード端子に夫々接続されたＮ型ＭＯＳトランジスタで構成された第１電圧制御用素子３０ａと、ゲート端子がＬＥＤ１ｉのカソード端子に、ソース端子及びバックゲート端子がＬＥＤ１ｉのアノード端子に、ドレイン端子が第１電圧制御用素子３０ａのゲート端子に夫々接続されたＰ型ＭＯＳトランジスタで構成された第２電圧制御用素子３０ｂと、ゲート端子及びソース端子及びバックゲート端子がＬＥＤ１ｉのカソード端子に、ドレイン端子が第１電圧制御用素子３０ａのゲート端子に夫々接続されたデプレッション型のＮ型ＭＯＳトランジスタで構成された第３電圧制御用素子３０ｃと、を備えて構成されている。
【００３３】
より具体的には、第１電圧制御回路３ｉは、本実施形態では、第１電圧制御用素子３０ａが、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を調整するように機能する。第２電圧制御用素子３０ｂが、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を検出して第１電圧制御用素子３０ａのＯＮ状態・ＯＦＦ状態を制御するように機能する。第２電圧制御用素子３０ｂは、本実施形態では、閾値電圧が５Ｖに設定されており、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧が第２電圧制御用素子３０ｂの閾値電圧までに押さえられる構成となっている。尚、第２電圧制御用素子３０ｂの閾値電圧は、製造プロセスやＬＥＤ列ＬＢを構成するＬＥＤ１ｉの接続個数等に応じて適切に設定する。また、第３電圧制御用素子３０ｃは、プルダウン用のデプレッション型のＮ型ＭＯＳトランジスタであり、本実施形態では、ゲート・ソース間電圧が０Ｖの時に１０μＡの最大ドレイン電流が流れるように構成されている。
【００３４】
ここで、図２は、第１電圧制御回路３０の第１電圧制御用素子３０ａの電流電圧特性を示している。尚、図２のＷｎは、第１電圧制御用素子３０ａの本発明装置１Ａにおける電流電圧波形を示しており、Ｗｎ’は、第１電圧制御用素子３０ａ単体での電流電圧波形を示している。
【００３５】
図２に示すように、第２電圧制御用素子３０ｂであるＰ型ＭＯＳトランジスタの閾値電圧が５Ｖに設定されていることから、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧が５Ｖになったときに第２電圧制御用素子３０ｂがＯＮ状態となる。これにより、第１電圧制御用素子３０ａのゲート端子のゲート電圧が引き上げられて、第１電圧制御用素子３０ａがＯＮ状態になり、第１電圧制御用素子３０ａのソース・ドレイン間に４０ｍＡの電流が流れる。従って、本発明装置１Ａでは、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧（第１バイパス用素子２ｉのソース・ドレイン間電圧）が５Ｖ以下に押さえられ、第１バイパス用素子２ｉの耐圧を低く設定することが可能になる。
【００３６】
以下、本実施形態における本発明装置１Ａの第１バイパス回路２０及び第１電圧制御回路３０の構造について、図３を基に説明する。ここで、図３（ａ）は、第１バイパス回路２０の構造を、図３（ｂ）は、第１電圧制御回路３０の構造を示している。尚、図３は説明のための断面図であり、実際のＬＥＤ照明装置とは寸法比が異なっている。
【００３７】
尚、本実施形態では、本発明装置１Ａの第１バイパス回路２０を構成する第１バイパス用素子２ｉと、第１電圧制御回路３０を構成する第１電圧制御用素子３０ａ、第２電圧制御用素子３０ｂ及び第３電圧制御用素子３０ｃが同一半導体基板上に形成されている。また、図３に示すように、本実施形態の本発明装置１Ａは、Ｐ型の半導体基板内に形成されたＮ型拡散層１０２と、Ｎ型拡散層１０２内に半導体基板とは分離して形成されたＰ型拡散層１０３を備える２重ウェル構造となっている。
【００３８】
第１バイパス回路２０は、図３（ａ）に示すように、第１バイパス用素子２ｉであるＮ型ＭＯＳトランジスタが、Ｐ型拡散層１０３内に形成されている。第１バイパス用素子２ｉは、ゲート端子に４０Ｖの電圧が印加されるため、ゲート酸化膜１０６の膜厚が１２０ｎｍとなっている。第１バイパス回路２０の回路面積は、ここでは、約１２００μｍ２となっている。また、第１バイパス用素子２ｉのオン抵抗は、１２．５Ω（＝０．５Ｖ／４０ｍＡ）である。
【００３９】
第１電圧制御回路３０は、図３（ｂ）に示すように、第１電圧制御用素子３０ａであるＮ型ＭＯＳトランジスタと第３電圧制御用素子３０ｃであるＮ型ＭＯＳトランジスタがＰ型拡散層１０３内に、第２電圧制御用素子３０ｂであるＰ型ＭＯＳトランジスタがＮ型拡散層１０２内に、夫々形成されている。尚、本実施形態では、上述したように、第２電圧制御用素子３０ｂの閾値電圧が５Ｖに設定されており、第１電圧制御用素子３０ａ、第２電圧制御用素子３０ｂ及び第３電圧制御用素子３０ｃのゲート電極１０７に印加される電圧は５Ｖ程度であることから、ゲート酸化膜１０６の膜厚を薄く設定可能である。具体的には、第１電圧制御用素子３０ａ、第２電圧制御用素子３０ｂ及び第３電圧制御用素子３０ｃのゲート酸化膜１０６の膜厚は１４ｎｍに設定されており、第１バイパス用素子２ｉのゲート酸化膜１０６の膜厚１２０ｎｍより薄くなっている。また、第１電圧制御回路３０の回路面積は、ここでは、約３００μｍ２となっている。
【００４０】
上述したように、図１９に示す従来のＬＥＤ照明装置では、ドリフト層１００８が必要であり、ドリフト層１００８を含むバイパス用素子２０００の回路面積が２３４００μｍ２である。従って、本実施形態の第１バイパス回路２０及び第１電圧制御回路３０の回路面積は、従来のバイパス用素子２０００と比較して、約（１２００μｍ２＋３００μｍ２）／２３４００μｍ２＝約１／１５．６となっている。即ち、この場合には、従来のＬＥＤ照明装置に比べ、第１バイパス回路２０に係る回路面積を約１／１５．６に縮小可能である。従って、本発明装置１Ａは、特に、回路面積の低減が望まれる装置に有用である。
【００４１】
尚、本実施形態では、第１バイパス用素子２ｉのゲート酸化膜１０６の膜厚を１２０ｎｍに、第１電圧制御用素子３０ａ、第２電圧制御用素子３０ｂ及び第３電圧制御用素子３０ｃのゲート酸化膜１０６の膜厚を１４ｎｍに設定したが、各トランジスタのゲート酸化膜１０６の膜厚は、ＬＥＤの特性やＬＥＤ列ＬＢのＬＥＤ個数、製造プロセス等を考慮して適切に設定する。
【００４２】
本実施形態では、第１電圧制御回路３０を、２重ウェル構造を利用して、図３（ｂ）に示すように、第１電圧制御用素子３０ａであるＮ型ＭＯＳトランジスタをＰ型拡散層１０３内に、第２電圧制御用素子３０ｂであるＰ型ＭＯＳトランジスタをＮ型拡散層１０２内に夫々形成したことにより、第１電圧制御回路３１〜３ｎ毎に、第１電圧制御用素子３０ａのソース端子とバックゲート端子を同電位に、第２電圧制御用素子３０ｂのソース端子とバックゲート端子を同電位にすることができる。これにより、ＬＥＤの接続個数ｎにより、第１電圧制御回路３０の動作電圧にばらつきが生じるのを抑制できる。
【００４３】
また、上述したように、本実施形態では、第１バイパス用素子２ｉのゲート酸化膜１０６の膜厚（例えば、１２０ｎｍ）より、第１電圧制御用素子３０ａ、第２電圧制御用素子３０ｂ及び第３電圧制御用素子３０ｃのゲート酸化膜１０６の膜厚（例えば、１４ｎｍ）が薄くなるように設定したが、回路面積に余裕がある装置の場合には、図４に示すように、第１バイパス用素子２ｉ、第１電圧制御用素子３０ａ、第２電圧制御用素子３０ｂ及び第３電圧制御用素子３０ｃのゲート酸化膜１０６を同じ厚さに設定しても良い。この場合には、第１バイパス用素子２ｉのゲート酸化膜１０６の形成と、第１電圧制御用素子３０ａ、第２電圧制御用素子３０ｂ及び第３電圧制御用素子３０ｃのゲート酸化膜１０６の形成を同一の工程で行うことができるので、製造工程を簡素化し、コスト増大を抑制することが可能になる。
【００４４】
〈第２実施形態〉
本発明装置の第２実施形態について、図５を基に説明する。尚、本実施形態では、上記第１実施形態とは、バイパス用素子に入力される制御信号の構成が異なる場合について説明する。
【００４５】
先ず、本実施形態の本発明装置の回路構成について、図５を基に説明する。ここで、図５は、本実施形態における本発明装置１Ｂの概略部分回路構成を示している。
【００４６】
本実施形態の本発明装置１Ｂは、上記第１実施形態と同様に、所定数のＬＥＤ１１〜１ｎを直列接続してなるＬＥＤ列ＬＢを備えるＬＥＤ照明装置であって、ゲート端子に第２制御信号Ｓｃｉ’（ｉ＝１〜ｎ）（制御信号に相当）が入力され、ＬＥＤ１ｉのアノード端子にドレイン端子が、ＬＥＤ１ｉのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成された第１バイパス用素子２ｉを備える第１バイパス回路２０と、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を制御する第１電圧制御回路３０とを、夫々ＬＥＤ１ｉ毎に各別に備えて構成されている。尚、ＬＥＤ列ＬＢ、第１バイパス回路２０及び第１電圧制御回路３０の構成は、上記第１実施形態と同じである。
【００４７】
本実施形態の本発明装置１Ｂは、図５に示すように、更に、第１電圧制御用素子３０ａのゲート端子のゲート電圧と、ソース端子のソース電圧を比較して、第１電圧制御用素子３０ａのＯＮ状態を検知する検知回路と、検知回路において第１電圧制御用素子３０ａのＯＮ状態が検知されている場合に、第１バイパス用素子２ｉをＯＮ状態にする第２制御信号Ｓｃｉ’を生成する制御信号生成回路と、を備えて構成されている。
【００４８】
検知回路は、本実施形態では、図５に示すように、差動アンプ４０で構成されている。差動アンプ４０の＋側端子に第１電圧制御用素子３０ａのゲート端子が、−側端子に第１電圧制御用素子３０ａのソース端子が夫々接続されている。差動アンプ４０は、入力オフセット電圧が＋０．６Ｖに設定されている。
【００４９】
制御信号生成回路は、本実施形態では、図５に示すように、ＯＲゲート５０で構成されている。ＯＲゲート５０は、一方の入力端子には不良検出回路（図示せず）によって生成された不良検出信号Ｓｅｉが、他方の入力端子には差動アンプ４０の出力信号が夫々入力されている。更に、ＯＲゲート５０の出力端子が第１バイパス用素子２ｉのゲート端子に接続されている、即ち、ＯＲゲート５０の出力信号が第２制御信号Ｓｃｉ’として第１バイパス用素子２ｉのゲート端子に入力されている。
【００５０】
以下、本実施形態の本発明装置１Ｂにおける検知回路及び制御信号生成回路の動作について簡単に説明する。
【００５１】
ＬＥＤ１ｉに不良が発生すると、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧が上昇する。そうすると、上記第１実施形態で説明したように（図２等参照）、第１電圧制御回路３０の第１電圧制御用素子３０ａがＯＮ状態となる。差動アンプ４０は、第１電圧制御用素子３０ａのゲート電圧とソース電圧を比較して、第１電圧制御用素子３０ａがＯＮ状態となったことを検出する。差動アンプ４０により第１電圧制御用素子３０ａがＯＮ状態となったことが検出されると、ＯＲゲート５０の入力信号の一方がＨレベルとなるため、ＯＲゲート５０からＨレベルの出力信号が出力される。これにより、第１バイパス用素子２ｉは、第１電圧制御用素子３０ａがＯＮ状態のとき、即ち、ＬＥＤ１ｉに不良が発生した場合に、ＯＮ状態となる。本実施形態では、第２制御信号Ｓｃｉ’を差動アンプ４０とＯＲゲート５０で生成するように構成したので、電力損失を低減できる。
【００５２】
〈第３実施形態〉
本発明装置の第３実施形態について、図６〜図８を基に説明する。尚、本実施形態では、上記第１実施形態とは、電圧制御回路の構成が異なる場合について説明する。
【００５３】
先ず、本実施形態の本発明装置の回路構成について、図６を基に説明する。ここで、図６は、本実施形態における本発明装置１Ｃの概略部分回路構成を示している。
【００５４】
本実施形態の本発明装置１Ｃは、上記第１及び第２実施形態と同様に、所定数のＬＥＤ１１〜１ｎを直列接続してなるＬＥＤ列ＬＢを備えるＬＥＤ照明装置であって、ゲート端子に第１制御信号Ｓｃｉ（ｉ＝１〜ｎ）が入力され、ＬＥＤ１ｉのアノード端子にドレイン端子が、ＬＥＤ１ｉのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成された第１バイパス用素子２ｉを備える第１バイパス回路２０と、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を制御する第２電圧制御回路３０’（電圧制御回路に相当）とを、夫々ＬＥＤ１ｉ毎に各別に備えて構成されている。尚、ＬＥＤ列ＬＢ及び第１バイパス回路２０の構成は、上記第１及び第２実施形態と同じである。
【００５５】
第２電圧制御回路３ｉ’（第２電圧制御回路３０’）は、本実施形態では、図６に示すように、ソース端子及びバックゲート端子がＬＥＤ１ｉのカソード端子に、ドレイン端子がＬＥＤ１ｉのアノード端子に夫々接続されたＮ型ＭＯＳトランジスタで構成された第１電圧制御用素子３０ａと、ゲート端子がＬＥＤ１ｉのカソード端子に、ソース端子及びバックゲート端子がＬＥＤ１ｉのアノード端子に、ドレイン端子が第１電圧制御用素子３０ａのゲート端子に夫々接続されたＰ型ＭＯＳトランジスタで構成された第２電圧制御用素子３０ｂと、一端が第１電圧制御用素子３０ａのゲート端子に、他端がＬＥＤ１ｉのカソード端子に夫々接続された抵抗素子で構成された第３電圧制御用素子３０ｄと、を備えて構成されている。尚、抵抗素子は、本実施形態では、プルダウン用のポリシリコン抵抗であり、抵抗値が１００ｋΩに設定されている。
【００５６】
ここで、図７（ａ）は、本実施形態における第２電圧制御回路３０’の概略構成を、図７（ｂ）は本実施形態における第２電圧制御回路３０’の第１電圧制御用素子３０ａの電流電圧特性を示している。尚、図７（ｂ）のＷｎは、第１電圧制御用素子３０ａの本発明装置１Ｃにおける電流電圧波形を示しており、Ｗｎ’は、第１電圧制御用素子３０ａ単体での電流電圧波形を示している。尚、第２電圧制御回路３０’の第１電圧制御用素子３０ａ及び第２電圧制御用素子３０ｂの動作は、上記第１及び第２実施形態と同じである。
【００５７】
以下、本実施形態における本発明装置１Ｃの第１バイパス回路２０及び第２電圧制御回路３０’の構造について、図８を基に説明する。ここで、図８（ａ）は、第１バイパス回路２０の構造を、図８（ｂ）は、第２電圧制御回路３０’の構造を示している。尚、図８は説明のための断面図であり、実際のＬＥＤ照明装置とは寸法比が異なっている。
【００５８】
尚、本実施形態では、上記第１及び第２実施形態と同様に、本発明装置１Ｃの第１バイパス回路２０を構成する第１バイパス用素子２ｉと、第２電圧制御回路３０’を構成する第１電圧制御用素子３０ａ、第２電圧制御用素子３０ｂ及び第３電圧制御用素子３０ｄが同一半導体基板上に形成されている。また、上記第１及び第２実施形態と同様に、本実施形態の本発明装置１Ｃは、Ｐ型の半導体基板内に形成されたＮ型拡散層１０２と、Ｎ型拡散層１０２内に半導体基板とは分離して形成されたＰ型拡散層１０３を備える２重ウェル構造となっている。更に、本実施形態では、第１バイパス回路２０の構造及び回路面積は、図３に示す上記第１実施形態の第１バイパス回路２０と同じである。
【００５９】
第２電圧制御回路３０’は、図８（ｂ）に示すように、第１電圧制御用素子３０ａであるＮ型ＭＯＳトランジスタがＰ型拡散層１０３内に、第２電圧制御用素子３０ｂであるＰ型ＭＯＳトランジスタがＮ型拡散層１０２内に、夫々形成されている。尚、第１電圧制御用素子３０ａと第２電圧制御用素子３０ｂのゲート酸化膜１０６の膜厚や閾値電圧等は、上記第１実施形態と同じである。また、第３電圧制御用素子３０ｄである抵抗素子が、第１電圧制御用素子３０ａと第２電圧制御用素子３０ｂの間、Ｐ型拡散層１０３上の領域及びＮ型拡散層１０２上の領域に形成されている。第２電圧制御回路３０’の回路面積は、ここでは、約３００μｍ２となっている。
【００６０】
図８（ｂ）から分かるように、上記第１実施形態と同様に、本実施形態の本発明装置１Ｃはドリフト層を必要とせず、従来のＬＥＤ照明装置に比べ、第１バイパス回路２０に係る回路面積を約１／１５．６に縮小可能である。
【００６１】
尚、本実施形態では、説明のために、図６において、検知回路と制御信号生成回路を備えない構成について図示したが、上記第２実施形態と同様に、検知回路と制御信号生成回路を備えて構成しても良い。
【００６２】
〈第４実施形態〉
本発明装置の第４実施形態について、図９〜図１１を基に説明する。尚、本実施形態では、上記第１〜第３実施形態とは、電圧制御回路の構成が異なる場合について説明する。
【００６３】
先ず、本実施形態の本発明装置の回路構成について、図９を基に説明する。ここで、図９は、本実施形態における本発明装置１Ｄの概略部分回路構成を示している。
【００６４】
本実施形態の本発明装置１Ｄは、上記第１〜第３実施形態と同様に、所定数のＬＥＤ１１〜１ｎを直列接続してなるＬＥＤ列ＬＢを備えるＬＥＤ照明装置であって、ゲート端子に第１制御信号Ｓｃｉ（ｉ＝１〜ｎ）が入力され、ＬＥＤ１ｉのアノード端子にドレイン端子が、ＬＥＤ１ｉのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成された第１バイパス用素子２ｉを備える第１バイパス回路２０と、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を制御する第３電圧制御回路６０（電圧制御回路に相当）とを、夫々ＬＥＤ１ｉ毎に各別に備えて構成されている。尚、ＬＥＤ列ＬＢ及び第１バイパス回路２０の構成は、上記第１〜第３実施形態と同じである。
【００６５】
第３電圧制御回路６ｉ（第３電圧制御回路６０）は、本実施形態では、図９に示すように、ソース端子及びバックゲート端子がＬＥＤ１ｉのアノード端子に、ドレイン端子がＬＥＤ１ｉのカソード端子に夫々接続されたＰ型ＭＯＳトランジスタで構成された第１電圧制御用素子６０ａと、ゲート端子及びソース端子及びバックゲート端子がＬＥＤ１ｉのアノード端子に、ドレイン端子が第１電圧制御用素子６０ａのゲート端子に夫々接続されたデプレッション型のＰ型ＭＯＳトランジスタで構成された第２電圧制御用素子６０ｂと、ゲート端子がＬＥＤ１ｉのアノード端子に、ソース端子及びバックゲート端子がＬＥＤ１ｉのカソード端子に、ドレイン端子が第１電圧制御用素子６０ａのゲート端子に夫々接続されたＮ型ＭＯＳトランジスタで構成された第３電圧制御用素子６０ｃと、を備えて構成されている。
【００６６】
より具体的には、第３電圧制御回路６ｉは、本実施形態では、第１電圧制御用素子６０ａが、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を調整するように機能する。第３電圧制御用素子６０ｃが、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を検出して第１電圧制御用素子６０ａのＯＮ状態・ＯＦＦ状態を制御するように機能する。第３電圧制御用素子６０ｃは、本実施形態では、閾値電圧が５Ｖに設定されており、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧が第３電圧制御用素子６０ｃの閾値電圧までに押さえられる構成となっている。尚、第３電圧制御用素子６０ｃの閾値電圧は、製造プロセスやＬＥＤ列ＬＢを構成するＬＥＤの接続個数等に応じて適切に設定する。また、第２電圧制御用素子６０ｂは、プルアップ用のデプレッション型のＰ型ＭＯＳトランジスタであり、本実施形態では、ゲート・ソース間電圧が０Ｖの時に１０μＡの最大ドレイン電流が流れるように構成されている。
【００６７】
ここで、図１０（ａ）は、本実施形態における第３電圧制御回路６０の概略構成を、図１０（ｂ）は本実施形態における第３電圧制御回路６０の第１電圧制御用素子６０ａの電流電圧特性を示している。尚、図１０（ｂ）のＷｐは、第１電圧制御用素子６０ａの本発明装置１Ｄにおける電流電圧波形を示しており、Ｗｐ’は、第１電圧制御用素子６０ａ単体での電流電圧波形を示している。
【００６８】
図１０に示すように、第３電圧制御用素子６０ｃであるＮ型ＭＯＳトランジスタの閾値電圧が５Ｖに設定されていることから、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧が５Ｖになったときに第３電圧制御用素子６０ｃがＯＮ状態となる。これにより、第１電圧制御用素子６０ａのゲート端子のゲート電圧が引き下げられて、第１電圧制御用素子６０ａがＯＮ状態になり、第１電圧制御用素子６０ａのソース・ドレイン間に４０ｍＡの電流が流れる。従って、本実施形態の本発明装置１Ｄにおいても、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧（第１バイパス用素子２ｉのソース・ドレイン間電圧）が５Ｖ以下に押さえられ、第１バイパス用素子２ｉの耐圧を低く設定することが可能になる。
【００６９】
以下、本実施形態における本発明装置１Ｄの第１バイパス回路２０及び第３電圧制御回路６０の構造について、図１１を基に説明する。ここで、図１１（ａ）は、第１バイパス回路２０の構造を、図１１（ｂ）は、第３電圧制御回路６０の構造を示している。尚、図１１は説明のための断面図であり、実際のＬＥＤ照明装置とは寸法比が異なっている。
【００７０】
尚、本実施形態では、上記第１〜第３実施形態と同様に、本発明装置１Ｄの第１バイパス回路２０を構成する第１バイパス用素子２ｉと、第３電圧制御回路６０を構成する第１電圧制御用素子６０ａ、第２電圧制御用素子６０ｂ及び第３電圧制御用素子６０ｃが同一半導体基板上に形成されている。また、上記第１〜第３実施形態と同様に、本実施形態の本発明装置１Ｄは、Ｐ型の半導体基板内に形成されたＮ型拡散層１０２と、Ｎ型拡散層１０２内に半導体基板とは分離して形成されたＰ型拡散層１０３を備える２重ウェル構造となっている。更に、本実施形態では、第１バイパス回路２０の構造及び回路面積は、図３に示す上記第１実施形態の第１バイパス回路２０と同じである。
【００７１】
第３電圧制御回路６０は、図１１（ｂ）に示すように、第１電圧制御用素子６０ａであるＰ型ＭＯＳトランジスタと第２電圧制御用素子６０ｂであるデプレッション型のＰ型ＭＯＳトランジスタがＮ型拡散層１０２内に、第３電圧制御用素子６０ｃであるＮ型ＭＯＳトランジスタがＰ型拡散層１０３内に、夫々形成されている。第１電圧制御用素子６０ａ、第２電圧制御用素子６０ｂ及び第３電圧制御用素子６０ｃのゲート酸化膜１０６の膜厚は、ここでは、１４ｎｍであり、第１バイパス用素子２ｉのゲート酸化膜１０６１２０ｎｍより薄く設定されている。第３電圧制御回路６０の回路面積は、ここでは、約４００μｍ２となっている。
【００７２】
図１１から分かるように、本実施形態の本発明装置１Ｄはドリフト層を必要としないため、第１バイパス回路２０に係る回路面積が、約（１２００μｍ２＋４００μｍ２）となり、従来のＬＥＤ照明装置と比較すると、（１２００μｍ２＋４００μｍ２）／２３４００μｍ２＝１／１４．６２５、約１／１５まで縮小されている。
【００７３】
尚、本実施形態では、第１バイパス用素子２ｉのゲート酸化膜１０６の膜厚を１２０ｎｍに、第１電圧制御用素子６０ａ、第２電圧制御用素子６０ｂ及び第３電圧制御用素子６０ｃのゲート酸化膜１０６の膜厚を１４ｎｍに設定したが、各トランジスタのゲート酸化膜１０６の膜厚は、ＬＥＤの特性やＬＥＤ列ＬＢのＬＥＤ個数、製造プロセス等を考慮して適切に設定する。
【００７４】
本実施形態では、第３電圧制御回路６０を、２重ウェル構造を利用して、図１１（ｂ）に示すように、第１電圧制御用素子６０ａであるＰ型ＭＯＳトランジスタをＮ型拡散層１０２内に、第３電圧制御用素子６０ｃであるＮ型ＭＯＳトランジスタをＰ型拡散層１０３内に夫々形成したことにより、第１電圧制御回路６１〜６ｎ毎に、第１電圧制御用素子６０ａのソース端子とバックゲート端子を同電位に、第３電圧制御用素子６０ｃのソース端子とバックゲート端子を同電位にすることができる。これにより、ＬＥＤの接続個数ｎにより、第３電圧制御回路６０の動作電圧にばらつきが生じるのを抑制できる。
【００７５】
また、上述したように、本実施形態では、第１バイパス用素子２ｉのゲート酸化膜１０６の膜厚（例えば、１２０ｎｍ）より、第１電圧制御用素子６０ａ、第２電圧制御用素子６０ｂ及び第３電圧制御用素子６０ｃのゲート酸化膜１０６の膜厚（例えば、１４ｎｍ）が薄くなるように設定したが、回路面積に余裕がある装置の場合には、図１２に示すように、第１バイパス用素子２ｉ、第１電圧制御用素子６０ａ、第２電圧制御用素子６０ｂ及び第３電圧制御用素子６０ｃのゲート酸化膜１０６を同じ厚さに設定しても良い。この場合には、第１バイパス用素子２ｉのゲート酸化膜１０６の形成と、第１電圧制御用素子６０ａ、第２電圧制御用素子６０ｂ及び第３電圧制御用素子６０ｃのゲート酸化膜１０６の形成を同一の工程で行うことができるので、製造工程を簡素化し、コスト増大を抑制することが可能になる。
【００７６】
〈第５実施形態〉
本発明装置の第５実施形態について、図１３を基に説明する。尚、本実施形態では、上記第４実施形態とは、バイパス用素子に入力される制御信号の構成が異なる場合について説明する。
【００７７】
先ず、本実施形態の本発明装置の回路構成について、図１３を基に説明する。ここで、図１３は、本実施形態における本発明装置１Ｅの概略部分回路構成を示している。
【００７８】
本実施形態の本発明装置１Ｅは、上記第１〜第４実施形態と同様に、所定数のＬＥＤ１１〜１ｎを直列接続してなるＬＥＤ列ＬＢを備えるＬＥＤ照明装置であって、ゲート端子に第２制御信号Ｓｃｉ’（ｉ＝１〜ｎ）（制御信号に相当）が入力され、ＬＥＤ１ｉのアノード端子にドレイン端子が、ＬＥＤ１ｉのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成された第１バイパス用素子２ｉを備える第１バイパス回路２０と、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を制御する第３電圧制御回路６０とを、夫々ＬＥＤ１ｉ毎に各別に備えて構成されている。尚、ＬＥＤ列ＬＢ、第１バイパス回路２０及び第３電圧制御回路６０の構成は、上記第４実施形態と同じである。
【００７９】
本実施形態の本発明装置１Ｅは、図１３に示すように、更に、第１電圧制御用素子６０ａのゲート端子のゲート電圧と、ソース端子のソース電圧を比較して、第１電圧制御用素子６０ａのＯＮ状態を検知する検知回路と、検知回路において第１電圧制御用素子６０ａのＯＮ状態が検知されている場合に、第１バイパス用素子２ｉをＯＮ状態にする第２制御信号Ｓｃｉ’を生成する制御信号生成回路と、を備えて構成されている。
【００８０】
検知回路は、本実施形態では、図５に示すように、差動アンプ４０で構成されている。差動アンプ４０の＋側端子に第１電圧制御用素子６０ａのソース端子が、−側端子に第１電圧制御用素子６０ａのゲート端子が夫々接続されている。差動アンプ４０は、入力オフセット電圧が＋０．６Ｖに設定されている。
【００８１】
制御信号生成回路は、本実施形態では、図１３に示すように、ＯＲゲート５０で構成されている。ＯＲゲート５０は、一方の入力端子には不良検出回路（図示せず）によって生成された不良検出信号Ｓｅｉが、他方の入力端子には差動アンプ４０の出力信号が夫々入力されている。更に、ＯＲゲート５０の出力端子が第１バイパス用素子２ｉのゲート端子に接続されている、即ち、ＯＲゲート５０の出力信号が第２制御信号Ｓｃｉ’として第１バイパス用素子２ｉのゲート端子に入力されている。
【００８２】
以下、本実施形態の本発明装置１Ｅにおける検知回路及び制御信号生成回路の動作について簡単に説明する。
【００８３】
ＬＥＤ１ｉに不良が発生すると、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧が上昇する。そうすると、上記第４実施形態で説明したように（図１０等参照）、第３電圧制御回路６０の第１電圧制御用素子６０ａがＯＮ状態となる。差動アンプ４０は、第１電圧制御用素子６０ａのゲート電圧とソース電圧を比較して、第１電圧制御用素子６０ａがＯＮ状態となったことを検出する。差動アンプ４０により第１電圧制御用素子６０ａがＯＮ状態となったことが検出されると、ＯＲゲート５０の入力信号の一方がＨレベルとなるため、ＯＲゲート５０からＨレベルの出力信号が出力される。これにより、第１バイパス用素子２ｉは、第１電圧制御用素子６０ａがＯＮ状態のとき、即ち、ＬＥＤ１ｉに不良が発生した場合に、ＯＮ状態となる。本実施形態では、第２制御信号Ｓｃｉ’を差動アンプ４０とＯＲゲート５０で生成するように構成したので、電力損失を低減できる。
【００８４】
〈第６実施形態〉
本発明装置の第３実施形態について、図１４〜図１６を基に説明する。尚、本実施形態では、上記第４実施形態とは、電圧制御回路の構成が異なる場合について説明する。
【００８５】
先ず、本実施形態の本発明装置の回路構成について、図１４を基に説明する。ここで、図１４は、本実施形態における本発明装置１Ｆの概略部分回路構成を示している。
【００８６】
本実施形態の本発明装置１Ｆは、上記第１〜第５実施形態と同様に、所定数のＬＥＤ１１〜１ｎを直列接続してなるＬＥＤ列ＬＢを備えるＬＥＤ照明装置であって、ゲート端子に第１制御信号Ｓｃｉ（ｉ＝１〜ｎ）が入力され、ＬＥＤ１ｉのアノード端子にドレイン端子が、ＬＥＤ１ｉのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成された第１バイパス用素子２ｉを備える第１バイパス回路２０と、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を制御する第４電圧制御回路６０’（電圧制御回路に相当）とを、夫々ＬＥＤ１ｉ毎に各別に備えて構成されている。尚、ＬＥＤ列ＬＢ及び第１バイパス回路２０の構成は、上記第１〜第５実施形態と同じである。
【００８７】
第４電圧制御回路６ｉ’（第４電圧制御回路６０’）は、本実施形態では、図１４に示すように、ソース端子及びバックゲート端子がＬＥＤ１ｉのアノード端子に、ドレイン端子がＬＥＤ１ｉのカソード端子に夫々接続されたＰ型ＭＯＳトランジスタで構成された第１電圧制御用素子６０ａと、一端が第１電圧制御用素子６０ａのゲート端子に、他端がＬＥＤ１ｉのアノード端子に夫々接続された抵抗素子で構成された第２電圧制御用素子６０ｄと、ゲート端子がＬＥＤ１ｉのアノード端子に、ソース端子及びバックゲート端子がＬＥＤ１ｉのカソード端子に、ドレイン端子が第１電圧制御用素子６０ａのゲート端子に夫々接続されたＮ型ＭＯＳトランジスタで構成された第３電圧制御用素子６０ｃと、を備えて構成されている。尚、抵抗素子は、本実施形態では、プルダウン用のポリシリコン抵抗であり、抵抗値が１００ｋΩに設定されている。
【００８８】
ここで、図１５（ａ）は、本実施形態における第４電圧制御回路６０’の概略構成を、図１５（ｂ）は本実施形態における第４電圧制御回路６０’の第１電圧制御用素子６０ａの電流電圧特性を示している。尚、図１５（ｂ）のＷｐは、第１電圧制御用素子６０ａの本発明装置１Ｆにおける電流電圧波形を示しており、Ｗｐ’は、第１電圧制御用素子６０ａ単体での電流電圧波形を示している。尚、第４電圧制御回路６０’の第１電圧制御用素子６０ａ及び第２電圧制御用素子６０ｄの動作は、上記第４及び第５実施形態と同じである。
【００８９】
以下、本実施形態における本発明装置１Ｆの第１バイパス回路２０及び第４電圧制御回路６０’の構造について、図１６を基に説明する。ここで、図１６（ａ）は、第１バイパス回路２０の構造を、図１６（ｂ）は、第４電圧制御回路６０’の構造を示している。尚、図８は説明のための断面図であり、実際のＬＥＤ照明装置とは寸法比が異なっている。
【００９０】
尚、本実施形態では、上記第１〜第５実施形態と同様に、本発明装置１Ｆの第１バイパス回路２０を構成する第１バイパス用素子２ｉと、第４電圧制御回路６０’を構成する第１電圧制御用素子６０ａ、第２電圧制御用素子６０ｄ及び第３電圧制御用素子６０ｃが同一半導体基板上に形成されている。また、上記第１〜第５実施形態と同様に、本実施形態の本発明装置１Ｆは、Ｐ型の半導体基板内に形成されたＮ型拡散層１０２と、Ｎ型拡散層１０２内に半導体基板とは分離して形成されたＰ型拡散層１０３を備える２重ウェル構造となっている。更に、本実施形態では、第１バイパス回路２０の構造及び回路面積は、図３に示す上記第１実施形態の第１バイパス回路２０と同じである。
【００９１】
第４電圧制御回路６０’は、図１６（ｂ）に示すように、第１電圧制御用素子６０ａであるＮ型ＭＯＳトランジスタがＰ型拡散層１０３内に、第３電圧制御用素子６０ｃであるＰ型ＭＯＳトランジスタがＮ型拡散層１０２内に、夫々形成されている。尚、第１電圧制御用素子６０ａと第３電圧制御用素子６０ｃのゲート酸化膜１０６の膜厚や閾値電圧等は、上記第４実施形態と同じである。また、第２電圧制御用素子６０ｄである抵抗素子が、第１電圧制御用素子６０ａと第３電圧制御用素子６０ｃの間、Ｐ型拡散層１０３上の領域及びＮ型拡散層１０２上の領域に形成されている。第４電圧制御回路６０’の回路面積は、ここでは、約４００μｍ２となっている。
【００９２】
図１６（ｂ）から分かるように、上記第４実施形態と同様に、本実施形態の本発明装置１Ｆはドリフト層を必要とせず、従来のＬＥＤ照明装置に比べ、第１バイパス回路２０に係る回路面積を約１／１５に縮小可能である。
【００９３】
尚、本実施形態では、説明のために、図１４において、検知回路と制御信号生成回路を備えない構成について図示したが、上記第５実施形態と同様に、検知回路と制御信号生成回路を備えて構成しても良い。
【００９４】
〈第７実施形態〉
本発明装置の第７実施形態について、図１７を基に説明する。尚、本実施形態では、上記第１〜第６実施形態とは、バイパス回路の構成が異なる場合について説明する。
【００９５】
本発明装置１Ｇは、上記第１〜第６実施形態と同様に、所定数のＬＥＤ１１〜１ｎを直列接続してなるＬＥＤ列ＬＢを備えるＬＥＤ照明装置であって、ゲート端子に第１制御信号Ｓｃｉ（ｉ＝１〜ｎ）が入力され、ＬＥＤ１ｉのアノード端子にドレイン端子が、ＬＥＤ１ｉのカソード端子にソース端子が夫々接続されたＭＯＳトランジスタで構成された第２バイパス用素子７ｉ（バイパス素子に相当）を備える第２バイパス回路７０（バイパス回路に相当）と、ＬＥＤ１ｉのアノード端子とカソード端子の間の電圧を制御する第１電圧制御回路３０とを、夫々ＬＥＤ１ｉ毎に各別に備えて構成されている。尚、ＬＥＤ列ＬＢの構成は、上記第１〜第６実施形態と同じであり、第１電圧制御回路３０の構成は、上記第１実施形態と同じである。
【００９６】
第２バイパス回路７０は、本実施形態では、第２バイパス用素子７ｉとして、Ｐ型ＭＯＳトランジスタを想定している。また、本実施形態の本発明装置１Ｇは、図示しないが、上記第１〜第６実施形態と同様に、不良検出回路を備え、不良検出回路によって生成された不良検出信号Ｓｅｉにより、第２バイパス用素子７ｉのＯＮ状態・ＯＦＦ状態の切り替え制御を行う構成となっている。
【００９７】
以下、本実施形態における本発明装置１Ｇの第２バイパス回路７０及び第１電圧制御回路３０の構造について、図１８を基に説明する。ここで、図１８（ａ）は、本実施形態のバイパス回路の構造を、図１８（ｂ）は、第１電圧制御回路３０の構造を示している。尚、図１８は説明のための断面図であり、実際のＬＥＤ照明装置とは寸法比が異なっている。
【００９８】
尚、本実施形態では、上記第１〜第６実施形態と同様に、本発明装置１Ｇの第２バイパス回路７０を構成する第２バイパス素子と、第１電圧制御回路３０を構成する第１電圧制御用素子３０ａ、第２電圧制御用素子３０ｂ及び第３電圧制御用素子３０ｃが同一半導体基板上に形成されている。また、上記第１〜第６実施形態と同様に、本実施形態の本発明装置１Ｇは、Ｐ型の半導体基板内に形成されたＮ型拡散層１０２と、Ｎ型拡散層１０２内に半導体基板とは分離して形成されたＰ型拡散層１０３を備える２重ウェル構造となっている。更に、本実施形態では、第１電圧制御回路３０の構造及び回路面積は、図３に示す上記第１実施形態の第１電圧制御回路３０と同じである。
【００９９】
第２バイパス回路７０は、図１８（ａ）に示すように、第２バイパス用素子７ｉであるＰ型ＭＯＳトランジスタが、Ｎ型拡散層１０２内に形成されている。第２バイパス用素子７ｉは、ゲート端子に４０Ｖの電圧が印加されるため、ゲート酸化膜１０６の膜厚が１２０ｎｍとなっている。第２バイパス回路７０の回路面積は、ここでは、約４２００μｍ２となっている。
【０１００】
上述したように、図１９に示す従来のＬＥＤ照明装置では、ドリフト層１００８を含むバイパス用素子２０００の回路面積が２３４００μｍ２となっている。従って、本実施形態の第２バイパス回路７０及び第１電圧制御回路３０の回路面積は、従来のバイパス用素子２０００と比較して、約（４２００μｍ２＋３００μｍ２）／２３４００μｍ２＝約１／５．２となっている。即ち、この場合には、従来のＬＥＤ照明装置に比べ、第２バイパス回路７０に係る回路面積を約１／５．２に縮小可能である。従って、本発明装置１Ｇは、特に、回路面積の低減が望まれる装置に有用である。
【０１０１】
尚、本実施形態では、第１電圧制御回路３０を備える場合について説明したが、第１電圧制御回路３０に代えて、第２電圧制御回路３０’、第３電圧制御回路６０、第４電圧制御回路６０’の何れかを備える構成にしても良い。
【０１０２】
〈別実施形態〉
〈１〉上記第１〜第７実施形態では、本発明装置１が２重ウェル構造である場合について説明したが、これに限るものではない。
【０１０３】
〈２〉上記第１〜第７実施形態では、説明のために、１つのＬＥＤ列ＬＢを備える場合について説明したが、複数のＬＥＤ列を備えていても良い。
【図面の簡単な説明】
【０１０４】
【図１】本発明に係るＬＥＤ照明装置の第１実施形態における概略構成を示す概略部分回路図
【図２】本発明に係るＬＥＤ照明装置の第１実施形態における電流電圧特性を示すグラフ
【図３】本発明に係るＬＥＤ照明装置の第１実施形態における構造を示す概略部分断面図
【図４】本発明に係るＬＥＤ照明装置の第１実施形態における他の構造例を示す概略部分断面図
【図５】本発明に係るＬＥＤ照明装置の第２実施形態における概略構成を示す概略部分回路図
【図６】本発明に係るＬＥＤ照明装置の第３実施形態における概略構成を示す概略部分回路図
【図７】本発明に係るＬＥＤ照明装置の第３実施形態における電圧制御回路の概略構成を示す概略部分回路図
【図８】本発明に係るＬＥＤ照明装置の第３実施形態における構造を示す概略部分断面図
【図９】本発明に係るＬＥＤ照明装置の第４実施形態における概略構成を示す概略部分回路図
【図１０】本発明に係るＬＥＤ照明装置の第４実施形態における電流電圧特性を示すグラフ
【図１１】本発明に係るＬＥＤ照明装置の第４実施形態における構造を示す概略部分断面図
【図１２】本発明に係るＬＥＤ照明装置の第４実施形態における他の構造例を示す概略部分断面図
【図１３】本発明に係るＬＥＤ照明装置の第５実施形態における概略構成を示す概略部分回路図
【図１４】本発明に係るＬＥＤ照明装置の第６実施形態における概略構成を示す概略部分回路図
【図１５】本発明に係るＬＥＤ照明装置の第６実施形態における電圧制御回路の概略構成を示す概略部分回路図
【図１６】本発明に係るＬＥＤ照明装置の第６実施形態における構造を示す概略部分断面図
【図１７】本発明に係るＬＥＤ照明装置の第７実施形態における概略構成を示す概略部分回路図
【図１８】本発明に係るＬＥＤ照明装置の第７実施形態における構造を示す概略部分断面図
【図１９】従来技術に係るＬＥＤ照明装置の概略構成例を示す概略部分回路図
【図２０】従来技術に係るＬＥＤ照明装置の構造例を示す概略部分断面図
【符号の説明】
【０１０５】
１        本発明に係るＬＥＤ照明装置
１０      ＬＥＤ
２０      第１バイパス回路（バイパス回路）
３０      第１電圧制御回路（電圧制御回路）
３０’    第２電圧制御回路（電圧制御回路）
３０ａ    第１電圧制御用素子（Ｎ型ＭＯＳトランジスタ）
３０ｂ    第２電圧制御用素子（Ｐ型ＭＯＳトランジスタ）
３０ｃ    第３電圧制御用素子（Ｎ型ＭＯＳトランジスタ）
３０ｄ    第３電圧制御用素子（抵抗素子）
４０      差動アンプ（検知回路）
５０      ＯＲゲート（制御信号生成回路）
６０      第３電圧制御回路（電圧制御回路）
６０’    第４電圧制御回路（電圧制御回路）
６０ａ    第１電圧制御用素子（Ｐ型ＭＯＳトランジスタ）
６０ｂ    第２電圧制御用素子（Ｐ型ＭＯＳトランジスタ）
６０ｃ    第３電圧制御用素子（Ｎ型ＭＯＳトランジスタ）
６０ｄ    第２電圧制御用素子（抵抗素子）
７０      第２バイパス回路（バイパス回路）
１０１    Ｐ型半導体基板
１０２    Ｎ型拡散層
１０３    Ｐ型拡散層
１０４    ソース領域
１０５    ドレイン領域
１０６    ゲート酸化膜
１０７    ゲート電極
１０００  従来技術に係るＬＥＤ照明装置
１００１  Ｐ型半導体基板
１００２  Ｎ型拡散層
１００３  Ｐ型拡散層
１００４  ソース領域
１００５  ドレイン領域
１００６  ゲート酸化膜
１００７  ゲート電極
１００８  ドリフト層
２０００  バイパス用素子
３０００  抵抗素子
Ｃ１      ゲート端子
Ｃ２      ソース端子
Ｃ３      ドレイン端子
Ｃ４      Ｐウェル端子
Ｃ５      Ｎウェル端子
ＬＢ      ＬＥＤ列
Ｓｃ      第１制御信号
Ｓｃ’    第２制御信号
Ｓｅ      不良検出信号
ＰＤ      ＬＥＤ駆動用電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010114216.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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