(57)【要約】【課題】  入力画素データにディザリングを施して表示装置に表示させる場合に、ディザ行列の配列を反映した固定ノイズが表示画面に現れるのを防止する。【解決手段】  ディザ処理部１は、各画素の入力画素データに対し、当該画素に対応して生成されたディザ値を用いてディザ処理を施し、出力画素データを生成する。ディザ値生成部２は、表示画面をｋ×ｋ画素（ｋは２以上の整数）の基本単位に区切るとともに、２×２個の基本単位からなる制御単位に区切り、各制御単位の左上および右下の各基本単位からなる第１の基本単位グループについては、ｋ×ｋ要素のディザ行列の周期的な時系列パターンである第１のディザパターンに従ってディザ値を生成し、各制御単位の左下および右上の各基本単位からなる第２の基本単位グループについては、第１のディザパターンと異なる第２のディザパターンに従ってディザ値を生成する。【選択図】図１
2010107734.tif 000002
【特許請求の範囲】
【請求項１】
表示画面を構成する各画素の表示階調を示す入力画素データを受け取り、前記入力画素データよりもビット数の少ない出力画素データに変換する階調制御装置において、
前記各画素の入力画素データに対し、当該画素に対応して生成されたディザ値を用いてディザ処理を施し、出力画素データを生成するディザ処理手段と、
前記表示画面をｋ×ｋ画素（ｋは２以上の整数）の基本単位に区切り、前記表示画面を２×２個の基本単位からなる制御単位に区切り、各制御単位において左上に位置する基本単位と右下に位置する基本単位からなる第１の基本単位グループについては、ｋ×ｋ個のディザ値を要素とするディザ行列の周期的な時系列パターンである第１のディザパターンに従って前記ディザ値を生成し、前記各制御単位において左下に位置する基本単位と右上に位置する基本単位からなる第２の基本単位グループについては、前記第１のディザパターンと異なる第２のディザパターンに従って前記ディザ値を生成するディザ値生成手段と
を具備することを特徴とする階調制御装置。
【請求項２】
前記ディザ値生成手段は、
前記基本単位内のｋ×ｋ画素の各々に対応付けられた時系列パターンであるｋ×ｋ個の基本ディザパターンを記憶するパターンメモリと、
前記第１の基本単位グループについては、前記パターンメモリに記憶されたｋ×ｋ個の基本ディザパターンから第１の変換ルールに従って前記第１のディザパターンを生成し、前記第２の基本単位グループについては、前記パターンメモリに記憶されたｋ×ｋ個の基本ディザパターンから第２の変換ルールに従って前記第２のディザパターンを生成する変換手段と
を具備することを特徴とする請求項１に記載の階調制御装置。
【請求項３】
前記パターンメモリに記憶された各基本ディザパターンは、序列化された所定個数の２値のパターン値からなる列であり、
前記変換手段は、前記各基本ディザパターンにおいて、現フレームのフレーム番号を２で割り算した値により定まる位置の各パターン値を、前記第１の変換ルールに従って前記第１の基本単位グループのディザ処理のためのディザ値に変換するとともに、前記第２の変換ルールに従って前記第２の基本単位グループのディザ処理のためのディザ値に変換するものであり、
前記第１の変換ルールでは、現フレームが偶数フレームであるとき、パターン値０ｂを第１のディザ値に、パターン値１ｂを第２のディザ値に各々変換し、現フレームが奇数フレームであるとき、パターン値０ｂを第３のディザ値に、パターン値１ｂを第４のディザ値に各々変換し、
前記第２の変換ルールでは、現フレームが偶数フレームであるとき、パターン値０ｂを第３のディザ値に、パターン値１ｂを第４のディザ値に各々変換し、現フレームが奇数フレームであるとき、パターン値０ｂを第１のディザ値に、パターン値１ｂを第２のディザ値に各々変換することを特徴とする請求項２に記載の階調制御装置。
【請求項４】
前記ディザ値生成手段が各フレームにおいて生成する各基本単位に対応した各ディザ行列は、水平方向の要素の平均および垂直方向の要素の平均がディザ行列内の全要素の平均と等しいことを特徴とする請求項１〜３のいずれか１の請求項に記載の階調制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ビット数の多い画素データをビット数の少ない画素データに変換する階調制御装置に関する。
【背景技術】
【０００２】
最近では、携帯電話やＰＤＡ（Personal Digital Assistant）などの携帯端末装置に、ＬＣＤ（Liquid Crystal Display；液晶表示装置）などの軽量、薄型の表示装置が搭載されている。この種の表示装置は、表示可能な階調数が一般的に低い。このため、表示対象である画像の画素データの階調数に対して、表示装置が表示可能な階調数が低いという状況が起こり得る。このため、画素データに対し、いわゆるディザリングを施し、表示装置の駆動に用いる、ということが一般的に行われている。ここで、ディザリングでは、例えば、表示画面をｋ×ｋ画素（ｋは２以上の整数）の基本単位に区切り、基本単位毎にｋ×ｋ要素のディザ行列を発生し、画素データにディザ行列の要素を加算した上で、下位ビットの削除を行う。このディザリングによれば、表示装置が表現することのできない階調を実質的に補間し、高階調の画像を再生することができる。なお、ディザリングを利用した階調制御に関しては例えば特許文献１に開示されている。
【特許文献１】特開２００５−８４５１６号公報
【特許文献２】特開平１１−３５２９３６号公報
【特許文献３】特開平７−１２０７２５号公報
【特許文献４】特許第３０９４０１４号
【特許文献５】特開平２−１８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ディザリングでは、各画素データにディザ行列の要素である固定値が加算されるため、入力画像の内容によっては、ディザ行列の配列を反映した特定方向の固定ノイズパターンが表示装置に表示され、滑らかな階調が得られない場合があるという問題があった。
【０００４】
この発明は、以上説明した事情に鑑みてなされたものであり、入力画素データにディザリングを施して表示装置に表示させる場合に、ディザ行列の配列を反映した固定ノイズが表示画面に現れるのを防止する技術的手段を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この発明は、表示画面を構成する各画素の表示階調を示す入力画素データを受け取り、前記入力画素データよりもビット数の少ない出力画素データに変換する階調制御装置において、前記各画素の入力画素データに対し、当該画素に対応して生成されたディザ値を用いてディザ処理を施し、出力画素データを生成するディザ処理手段と、前記表示画面をｋ×ｋ画素（ｋは２以上の整数）の基本単位に区切り、前記表示画面を２×２個の基本単位からなる制御単位に区切り、各制御単位において左上に位置する基本単位と右下に位置する基本単位からなる第１の基本単位グループについては、ｋ×ｋ個のディザ値を要素とするディザ行列の周期的な時系列パターンである第１のディザパターンに従って前記ディザ値を生成し、前記各制御単位において左下に位置する基本単位と右上に位置する基本単位からなる第２の基本単位グループについては、前記第１のディザパターンと異なる第２のディザパターンに従って前記ディザ値を生成するディザ値生成手段とを具備することを特徴とする階調制御装置を提供する。
【０００６】
かかる発明によれば、表示画面の各制御単位内の水平方向に隣接する基本単位間および垂直方向に隣接する基本単位間では、異なるディザパターンに従ってディザ処理のためのディザ値が生成される。従って、ある長さの期間を通じてみた場合に、制御単位内の各画素に適用される各ディザ値を偏りの少ないランダムに近い状態にすることができ、ディザ処理後の出力画素データが表す表示画面に固定パターンノイズが現れるのを防止することができる。
【０００７】
なお、階調制御のための技術として、ディザリングの他、フレームレートコントロールを利用するものがある（例えば特許文献２〜５参照）。このフレームレートコントロールは、各画素の点灯時間を表示階調に合わせて制御し、残像効果を利用して擬似的に階調を増加させる技術である。そして、このフレームレートコントロールに関する文献の中には、表示品質を向上させるために、点灯時間を制御するための変調信号波形の位相を隣接する各画素間で異ならせる点を開示したものもある（例えば特許文献５参照）。しかしながら、この技術は、本発明のように、ディザ行列の時系列パターンの内容を隣接する基本単位間で異ならせるものではない。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し、この発明の実施の形態を説明する。
図１はこの発明の一実施形態である階調制御装置の構成を示すブロック図である。この階調制御装置は、表示画面を構成する各画素について、Ｒ、Ｇ、Ｂの各色成分の表示階調を示す入力画素データを前段の装置（図示略）から受け取り、入力画素データよりもビット数の少ない出力画素データに変換して後段の表示装置（図示略）に供給する装置である。図示の通り、階調制御装置は、ディザ処理部１と、ディザ値生成部２とにより構成されている。ディザ処理部１には、フレーム毎に、１つの表示画面の各画素の表示階調を示す入力画素データが順次供給される。ディザ処理部１は、Ｒ、Ｇ、Ｂの各色成分毎に、各画素の入力画素データに対し、当該画素に対応して生成されるディザ値を用いてディザ処理を施し、出力画素データを生成する装置である。
【０００９】
このディザ処理の内容は次の通りである。まず、本実施形態においてディザ値は２ビットのデータであり、００ｂ（＝０ｄ）、０１ｂ（＝１ｄ）、１０ｂ（＝２ｄ）、１１ｂ（＝３ｄ）の４通りの値をとり得る。ディザ処理部１は、入力画素データとディザ値との加算を行う。そして、入力画素データが例えば８ビットであるとすると、加算結果が１１１１１１１１ｂ（＝２５５ｄ）を越えない場合には、加算結果の下位２ビットを切り捨てて、残った上位６ビットを出力画素データとする。一方、加算結果が２５５ｄを越える場合には、１１１１１１ｂ（＝６３ｄ）を出力画素データとする。
【００１０】
ディザ値生成部２は、以上のようなディザ処理に用いられるディザ値を生成する装置である。本実施形態におけるディザ値生成部２は、表示画面をｋ×ｋ画素（ｋは２以上の整数）の基本単位に区切るとともに、表示画面を水平方向に２個、垂直方向に２個並んだ２×２個の基本単位からなる制御単位に区切り、各画素の入力画素データのディザ処理に用いられるディザ値を、各画素が属する基本単位が占める制御単位内の位置に応じた態様で生成する装置である。
【００１１】
図２は、ｋ＝４である場合について、ｋ×ｋ画素の基本単位および２×２個の基本単位からなる制御単位を例示するものである。表示画面における各画素の水平方向の位置は水平アドレスＸ＿ＣＮＴにより特定され、垂直方向の位置は垂直アドレスＹ＿ＣＮＴにより特定される。各フレームにおいてディザ処理部１に１つの画素の入力画素データが供給されるとき、これに同期してディザ値生成部２には、現フレームのフレーム番号ＦＮＵＭと、当該画素の水平アドレスＸ＿ＣＮＴの下位２ビットＸ＿ＣＮＴ［１：０］と、当該画素の垂直アドレスＹ＿ＣＮＴの下位２ビットＹ＿ＣＮＴ［１：０］が供給される。また、図示しない制御手段により、当該画素の水平アドレスの２２の位のビットＸ＿ＣＮＴ［２］と垂直アドレスの２２の位のビットＹ＿ＣＮＴ［２］とから当該画素が属する基本単位の制御単位内での位置を示すユニットインデックスＵＮＩＴ＿ＣＮＴ［１：０］が求められ、このユニットインデックスＵＮＩＴ＿ＣＮＴ［１：０］がディザ値生成部２に供給される。ここで、ユニットインデックスＵＮＩＴ＿ＣＮＴ［１：０］は、当該画素が属する基本単位が制御単位の左上にある場合は００ｂ、右上にある場合は０１ｂ、左下にある場合は１０ｂ、右下にある場合は１１ｂとされる。
【００１２】
図２に示す例のように、表示画面を４×４画素の基本単位に区切る場合、各画素の水平アドレスＸ＿ＣＮＴにおいて２２以上の各桁からなるデータは、表示画面内において当該画素が属する基本単位の水平方向の位置を示す水平アドレスとなる。また、各画素の垂直アドレスＹ＿ＣＮＴの２２以上の各桁からなるデータは、表示画面内において当該画素が属する基本単位の垂直方向の位置を示す垂直アドレスとなる。そして、本実施形態において各基本単位のユニットインデックスＵＮＩＴ＿ＣＮＴ［１：０］は、この基本単位の水平アドレスの奇／偶、垂直アドレスの奇／偶により決定される。例えば、図２に示す左上の基本単位は、基本単位内の４×４画素の水平アドレスＸ＿ＣＮＴの２２の桁のビットＸ［２］が０ｂ、垂直アドレスＹ＿ＣＮＴの２２の桁のビットＹ［２］が０ｂとなっている。すなわち、この基本単位は、表示画面内の水平アドレスが偶数であり、かつ、垂直アドレスも偶数である。このような基本単位は、ユニットインデックスＵＮＩＴ＿ＣＮＴ［１：０］が００ｂとされる。他の基本単位も同様である。図２に示す右上の基本単位は、水平アドレスが奇数であり、かつ、垂直アドレスが偶数であり、このような基本単位はユニットインデックスＵＮＩＴ＿ＣＮＴ［１：０］が０１ｂとされる。また、左下の基本単位は、水平アドレスが偶数であり、かつ、垂直アドレスが奇数であり、このような基本単位はユニットインデックスＵＮＩＴ＿ＣＮＴ［１：０］が１０ｂとされる。また、右下の基本単位は、水平アドレスが奇数であり、かつ、垂直アドレスが奇数であり、このような基本単位はユニットインデックスＵＮＩＴ＿ＣＮＴ［１：０］が１１ｂとされる。
【００１３】
各画素の水平アドレスの下位２ビットＸ＿ＣＮＴ［１：０］および垂直アドレスの下位２ビットＹ＿ＣＮＴ［１：０］は、当該画素が属する基本単位内における当該画素の相対位置を示すものとなる。すなわち、各画素の水平アドレスの下位２ビットＸ＿ＣＮＴ［１：０］は、その画素が基本単位の左端から何番目に位置しているかを示し、垂直アドレスの下位２ビットＹ＿ＣＮＴ［１：０］は、その画素が基本単位の上端から何番目に位置しているかを示す。
【００１４】
ディザ値生成部２は、以上のようなデータＦＮＵＭ、Ｘ＿ＣＮＴ［１：０］、Ｙ＿ＣＮＴ［１：０］およびＵＮＩＴ＿ＣＮＴ［１：０］を受け取り、これらのデータに基づいて、ディザ処理部１が各基本単位のディザ処理に用いるディザ値を生成する。表示画面を構成する各基本単位に着目した場合、本実施形態におけるディザ値生成部２は、所定数フレームを１周期とする時系列パターンに従って、各基本単位のディザ処理に用いられるディザ行列を生成する。この場合、ディザ値生成部２は、表示画面内において制御単位の左上に位置する基本単位（ＵＮＩＴ＿ＣＮＴ［１：０］＝００ｂである基本単位）と右下に位置する基本単位（ＵＮＩＴ＿ＣＮＴ［１：０］＝１１ｂである基本単位）からなる第１の基本単位グループについては、所定数フレーム分のｋ×ｋ要素のディザ行列の時系列パターンである第１のディザパターンに従って基本単位のディザ処理に用いられるディザ値を生成し、表示画面内における制御単位の左下に位置する基本単位（ＵＮＩＴ＿ＣＮＴ［１：０］＝１０ｂである基本単位と右上に位置する基本単位（ＵＮＩＴ＿ＣＮＴ［１：０］＝０１ｂである基本単位）からなる第２の基本単位グループについては、第１のディザパターンと異なる第２のディザパターンに従って基本単位のディザ処理に用いられるディザ値を生成する。
【００１５】
次に、このようなディザ値の生成を行うための具体的な構成を説明する。本実施形態におけるディザ値生成部２は、図１に示すように、パターンメモリ２１と、変換部２２とを有している。ここで、パターンメモリ２１は、例えばＲＯＭ（Read Only Memory；読み出し専用メモリ）により構成されており、１周期分のｋ×ｋ要素のディザ行列の生成に使用するｋ×ｋ個の基本ディザパターンを記憶している。
【００１６】
図３および図４は、ｋ＝４とした場合において、パターンメモリ２１に記憶された４×４個の基本ディザパターンの例を各々示すものである。図３および図４に示す各例において、１個の基本ディザパターンは１バイト＝８ビットの長さを有する２値パターンである。図３および図４において、Ｘ＿ＣＮＴ［１：０］＝００ｂ、Ｙ＿ＣＮＴ［１：０］＝００ｂに対応付けられた１バイトの基本ディザパターンは、基本単位内においてＸ＿ＣＮＴ［１：０］＝００ｂ、Ｙ＿ＣＮＴ［１：０］＝００ｂに相当する位置の画素、すなわち、最も左上に位置する画素に対応したディザ値の生成に用いる１６フレーム分の基本ディザパターンである。他の１５個の基本ディザパターンも同様である。ディザ処理部１に供給される入力画素データに対応した画素の水平アドレスの下位２ビットＸ＿ＣＮＴ［１：０］がｊ、垂直アドレスの下位２ビットＹ＿ＣＮＴ［１：０］がｉである場合、図３または図４に示す１６個の基本ディザパターンのうちＸ＿ＣＮＴ［１：０］＝ｊ、Ｙ＿ＣＮＴ［１：０］＝ｉに対応した１バイトの基本ディザパターンがパターンメモリ２１から読み出されて変換部２２に供給される。
【００１７】
変換部２２は、パターンメモリ２１から与えられる基本ディザパターンをディザ値に変換する装置である。本実施形態における変換部２２は、１バイトの長さを有する基本ディザパターンから１６フレーム分のディザ値を生成する。その際、変換部２２は、基本ディザパターンにおける１パターン値（１ビット）を、連続した偶数フレームと奇数フレームにおいて利用し、各フレームにおけるディザ値を生成する。さらに詳述すると、現フレームのフレーム番号ＦＮＵＭを１６で割って余りを求め、この余りをさらに２で割った結果（あるいはフレーム番号ＦＮＵＭを示す２値データの２３〜２１の各桁により定まる数値）をＭＦとした場合、現フレームにおいて、変換部２２は、パターンメモリ２１から与えられた基本ディザパターンの先頭からＭＦ番目のパターン値をディザ値の生成に利用する。
【００１８】
変換部２２が基本ディザパターンをディザ値に変換する態様は、ディザ処理の対象となっている画素の属する基本単位の制御単位内における位置により異なったものとなる。すなわち、変換部２２は、ディザ処理の対象となっている画素が第１の基本単位グループ（ＵＮＩＴ＿ＣＮＴ［１：０］＝００ｂまたは１１ｂ）の基本単位に属する場合は、基本ディザパターンを第１の変換ルールに従って第１のディザパターンに変換し、第２の基本単位グループ（ＵＮＩＴ＿ＣＮＴ［１：０］＝１０ｂまたは０１ｂ）の基本単位に属する場合は、基本ディザパターンを第２の変換ルールに従って第２のディザパターンに変換する。
【００１９】
図５は、変換部２２が実行する基本ディザパターンからディザパターンへの変換ルールを示している。まず、ディザ処理の対象である画素が第１の基本単位グループに属する場合、変換部２２は同画素に対応した基本ディザパターンの現フレームに対応したパターン値を次のようにディザ値に変換する。すなわち、現フレームのフレーム番号ＦＮＵＭが偶数であるときは、パターン値０ｂをディザ値１０ｂ＝２ｄに、パターン値１ｂをディザ値０１ｂ＝１ｄに変換し、現フレームのフレーム番号ＦＮＵＭが奇数であるときは、パターン値０ｂをディザ値００ｂ＝０ｄに、パターン値１ｂをディザ値１１ｂ＝３ｄに変換する（第１の変換ルール）。また、ディザ処理の対象である画素が第２の基本単位グループに属する場合、変換部２２は同画素に対応した基本ディザパターンの現フレームに対応したパターン値を次のようにディザ値に変換する。すなわち、現フレームのフレーム番号ＦＮＵＭが偶数であるときは、パターン値０ｂをディザ値００ｂ＝０ｄに、パターン値１ｂをディザ値１１ｂ＝３ｄに変換し、現フレームのフレーム番号ＦＮＵＭが奇数であるときは、パターン値０ｂをディザ値１０ｂ＝２ｄに、パターン値１ｂをディザ値０１ｂ＝１ｄに変換する（第２の変換ルール）。
【００２０】
図６および図７は、表示画面における第１の基本単位グループの基本単位および第２の基本単位グループの基本単位について、各基本単位のディザ処理に用いられるディザ値が１６フレームの周期の間にどのように変化するかを示したものである。ここで、図６は図３に示す例１の基本ディザパターンに従ってディザ値を生成した場合のディザ値の変化の様子を、図７は図４に示す例２の基本ディザパターンに従ってディザ値を生成した場合のディザ値の変化の様子を示している。図６および図７において、原パターンは、４×４個の基本ディザパターンの各々における現フレームに対応した各パターン値（すなわち、原パターン値）を４×４要素の行列として表現したものである。図６および図７では、図３および図４との関係を分かりやすくするため、原パターンが図３または図４に示す４×４個の基本ディザパターンのどのパターン値により構成されているかを明示した。例えば図６において、フレーム番号ＦＮＵＭ＝０に対応した原パターンには［２７］なる付記があるが、これはこの原パターンが図３に示す４×４個の基本ディザパターンの２７の位の各パターン値により構成されていることを示している。図６および図７において、パターンＡは、原パターンに第１の変換ルールによる変換を施すことにより生成され、第１の基本単位グループの基本単位のディザ処理に用いられるディザ値の行列である。また、パターンＢは、原パターンに第２の変換ルールによる変換を施すことにより生成され、第２の基本単位グループの基本単位のディザ処理に用いられるディザ値の行列である。
【００２１】
本実施形態では、図６および図７並びに前掲図３および図４に示されるように、各フレームの原パターンにおいて水平方向に並んだ４個のパターン値が必ず２個の１ｂと２個の０ｂの組み合わせになり、垂直方向に並んだ４個のパターン値も必ず２個の１ｂと２個の０ｂの組み合わせになるように、４×４個の基本ディザパターンが作成されている。また、変換部２２は、第１の基本単位グループに関しては、原パターンのパターン値０ｂおよび１ｂを上述した第１の変換ルールに従ってディザ値２ｄおよび１ｄに、またはディザ値０ｄおよび３ｄに変換し、第２の基本単位グループに関しては、原パターンのパターン値０ｂおよび１ｂを上述した第２の変換ルールに従ってディザ値０ｄおよび３ｄに、またはディザ値２ｄおよび１ｄに変換する。従って、各フレームにおいて、基本単位のディザ処理に用いられる４×４個のディザ値の行列の内容は、次のいずれかとなる。
ａ．水平方向に並んだ４個のディザ値はいずれも２個の２ｄと２個の１ｄの組み合わせであり、垂直方向に並んだ４個のディザ値はいずれも２個の２ｄと２個の１ｄの組み合わせである行列
ｂ．水平方向に並んだ４個のディザ値はいずれも２個の０ｄと２個の３ｄの組み合わせであり、垂直方向に並んだ４個のディザ値はいずれも２個の０ｄと２個の３ｄの組み合わせである行列
【００２２】
また、本実施形態では、４×４個の基本ディザパターンの各々は、前掲図３および図４に示されるように、いずれも４個の１ｂと４個の０ｂの組み合わせとなっている。また、基本ディザパターンの１個のパターン値は、連続した偶数フレームと奇数フレームのペアにおいて使用され、同パターン値は偶数フレームと奇数フレームとで異なる変換ルールによりディザ値に変換される。このため、４×４個の基本ディザパターンの各々から発生される１６フレーム分のディザ値は、いずれも、４個の０ｄ、４個の１ｄ、４個の２ｄおよび４個の３ｄの組み合わせとなる。例えば図６に示す例では、基本単位の最も左上に位置する画素に適用されるディザ値は、パターンＡでは、１６フレームの間に、１ｄ→３ｄ→２ｄ→０ｄ→１ｄ→３ｄ→２ｄ→０ｄ→１ｄ→３ｄ→２ｄ→０ｄ→１ｄ→３ｄ→２ｄ→０ｄと変化し、パターンＢでは、３ｄ→１ｄ→０ｄ→２ｄ→３ｄ→１ｄ→０ｄ→２ｄ→３ｄ→１ｄ→０ｄ→２ｄ→３ｄ→１ｄ→０ｄ→２ｄと変化する。１６フレームの間に他の画素に適用されるディザ値も同様であり、０ｄ〜３ｄを各々４個ずつ含んだパターンとなる。
【００２３】
図８は、前掲図３の例１の基本ディザパターンを使用した場合に実行されるディザ処理の例を示すものである。ここで、図８（ａ）は、ある基本単位に対応した４×４個の入力画素データの内容を例示している。この例において、水平方向に並んだ各画素の入力画素データの値は互いに等しく、各画素の入力画素データは上の行から順に０ｄ→１ｄ→２ｄ→３ｄとなっている。すなわち、図示の入力画素データは、非常に細かな刻みで上下方向に濃淡が変化するグラデーション領域の入力画素データである。また、基本単位内の画素の入力画素データは、０ｄ〜３ｄ（００ｂ〜１１ｂ）の範囲内のものなので、仮にディザリングを行わなかった場合には切り捨てられて、画像表示に用いられない。このような基本単位の入力画素データが本実施形態による階調制御装置に与えられた場合、次のような処理が行われる。まず、図示の基本単位が第１の基本単位グループに属する場合、各フレームでは、図６のパターンＡに示す各ディザ値が変換部２２からディザ処理部１に出力される。ディザ処理部１は、このディザ値を入力画素データに加算する。図８（ｂ）は、この加算結果を基本単位の各画素について示したものである。また、図８（ｃ）は、基本単位の各画素についてのディザ処理の結果、より具体的には、入力画素データとディザ値との加算を行った場合の２２の位への桁上げの有無（１が桁上げ有り）を示している。
【００２４】
既に述べたように、各画素に適用されるディザ値は、いずれの画素においても、１６フレームの間に各々４回ずつ０ｄ、１ｄ、２ｄ、３ｄとなる。従って、入力画素データが０ｄである画素の場合、入力画素データとディザ値の加算結果は、１６フレームの間に各々４回ずつ０ｄ、１ｄ、２ｄ、３ｄとなり、加算において２２の位への桁上げは１回も発生しない。
【００２５】
また、入力画素データが１ｄである画素の場合、入力画素データとディザ値の加算結果は、１６フレームの間に各々４回ずつ１ｄ、２ｄ、３ｄ、４ｄとなり、加算において２２の位への桁上げは４回発生する。そして、２２の位への桁上げの１周期（＝１６フレーム）を通じての平均値は、０×１２／１６＋１×４／１６＝０．２５となる。従って、ディザ値加算後の８ビットの入力画素データの下位２ビットを切り捨てて出力画素データとした場合に、この出力画素データの最下位ビット（入力画素データの２２の位のビット）の重みの０．２５に相当する中間階調の表現が可能である。
【００２６】
また、入力画素データが２ｄである画素の場合、入力画素データとディザ値の加算結果は、１６フレームの間に各々４回ずつ２ｄ、３ｄ、４ｄ、５ｄとなり、加算において２２の位への桁上げは８回発生する。この場合、２２の位への桁上げの１周期を通じての平均値は、０×８／１６＋１×８／１６＝０．５０となる。従って、出力画素データの最下位ビットの重みの０．５０に相当する中間階調の表現が可能である。
【００２７】
また、入力画素データが３ｄである画素の場合、入力画素データとディザ値の加算結果は、１６フレームの間に各々４回ずつ３ｄ、４ｄ、５ｄ、６ｄとなり、加算において２２の位への桁上げは１２回発生する。この場合、２２の位への桁上げの１周期を通じての平均値は、０×４／１６＋１×１２／１６＝０．７５となる。従って、出力画素データの最下位ビットの重みの０．７５に相当する中間階調の表現が可能である。
【００２８】
以上、入力画素データの上位６ビットが０である場合を例に説明したが、上位６ビットが０でない場合についても同様のことが成り立つ。例えば８ビットの入力画素データの上位６ビットがｎ、下位２ビットがｋである場合、入力画素データは４ｎ＋ｋと表すことができる。そして、本実施形態によれば、ｋ＝０である場合には６ビットの出力画素データにより４ｎに相当する階調を表現することができ、ｋ＝１である場合には４ｎ＋０．２５に相当する階調を、ｋ＝２である場合には４ｎ＋０．５０に相当する階調を、ｋ＝３である場合には４ｎ＋０．７５に相当する階調を各々表現することができる。従って、６ビットの出力画素データにより２５３階調の表現をすることができ、ＲＧＢ全てでは、各６ビットの出力画素データにより２５３×２５３×２５３＝１６１９４２７７色相当の表示をすることが可能である。
以上が本実施形態の詳細である。
【００２９】
本実施形態の効果は次の通りである。
（１）本実施形態では、以上のような中間階調を可能にするためのディザ処理におけるディザ値の生成制御において、表示画面を区分した各制御単位の左上に位置する基本単位と右下に位置する基本単位からなる第１の基本単位グループについては、第１のディザパターンに従ってディザ値の生成を行い、各制御単位の左下に位置する基本単位と右上に位置する基本単位からなる第２の基本単位グループについては、第１のディザパターンと異なる第２のディザパターンに従ってディザ値の生成を行っている。このため、ある長さの期間を通じてみた場合に、制御単位内の各画素に適用される各ディザ値を偏りの少ないランダムに近い状態にすることができ、ディザ処理後の出力画素データが表す表示画面に固定パターンノイズが現れるのを防止することができる。
【００３０】
（２）本実施形態によれば、共通の基本ディザパターンから第１の基本単位グループのための第１のディザパターンと第２の基本単位グループのための第２のディザパターンを生成している。従って、発生する全てのディザパターンをメモリに記憶させる場合に比べて、ディザパターンの記憶（本実施形態では基本ディザパターンの記憶のみ）に必要なメモリの容量を少なくすることができる。
【００３１】
（３）本実施形態によれば、いずれのフレームにおいても、ｋ×ｋ個の基本ディザパターンのパターン値として、ｋ×ｋ／２個の０ｂと、ｋ×ｋ／２個の１ｂとを生成する（図３および図４参照）。そして、１つの制御単位内の第１の基本単位グループについては、基本ディザパターンの原パターン値が第１の変換ルールにより基本単位の各画素に適用するディザ値に変換され、第２の基本単位グループについては、基本ディザパターンの原パターン値が第２の変換ルールにより基本単位の各画素に適用するディザ値に変換される（図５参照）。
【００３２】
ここで、偶数フレームでは、原パターン値０ｂおよび０１ｂは第１の変換ルールによりディザ値２ｄおよび１ｄに変換される一方、第２の変換ルールによりディザ値０ｄおよび３ｄに変換される。また、奇数フレームでは、原パターン値０ｂおよび０１ｂは第１の変換ルールによりディザ値０ｄおよび３ｄに変換される一方、第２の変換ルールによりディザ値２ｄおよび１ｄに変換される。従って、いずれのフレームにおいても、１つの制御単位内の各画素に適用されるディザ値は、０ｄ、１ｄ、２ｄ、３ｄの各々をｋ×ｋ個ずつ組み合わせたものとなる。また、偶数フレームか奇数フレームかの相違により、原パターン値０ｂおよび１ｂから生成する各ディザ値をディザ値０ｄおよび３ｄに、またはディザ値２ｄおよび１ｄに切り換えることができる。従って、１個の画素に着目した場合に、基本ディザパターンの各位置のパターン値０ｂ／１ｂを変化させることにより、その画素のディザ処理に使用するディザ値を０ｄ、１ｄ、２ｄ、３ｄの４種類に変化させることができる。
【００３３】
このように本実施形態によれば、１つの基本単位に対応したｋ×ｋ画素分の基本ディザパターンを定義しておくことにより、その４倍の広さを持った制御単位の各画素のディザ処理のために４種類のディザ値を生成し、制御単位内の各画素に使用するディザ値を４通りの値に変化させ、かつ、１つの画素に適用するディザ値を時間軸に沿って４通りの値に変化させることができる。従って、装置規模や演算量の増加を招くことなく、ディザリングの空間的・時間的な幅を拡張することができる。
【００３４】
（４）図６および図７に例示するように、各フレームにおいてディザ値生成部２が生成する各基本単位に対応した各ディザ行列は、各行の水平方向のディザ値の平均値がいずれも１．５であり、各列の垂直方向のディザ値の平均値がいずれも１．５であり、ディザ行列の全要素の平均値が１．５である。このように本実施形態において、ディザ値生成部２が各フレームにおいて生成する各基本単位に対応した各ディザ行列は、水平方向の要素の平均および垂直方向の要素の平均がディザ行列内の全要素の平均と等しい。すなわち、本実施形態において発生されるディザ行列は、ディザ値の分布が偏っていない。従って、ディザ処理後の出力画素データを画像として表示した場合に、ディザ行列を反映した模様が表示画面に現れるのを防止することができる。また、本実施形態では、図６および図７に例示するように、いずれのフレームにおいても、ディザ行列の全要素の平均値が１．５となる。従って、表示画像のちらつきを低減することができる。
【００３５】
＜他の実施形態＞
以上、この発明の一実施形態について説明したが、この発明にはこれ以外にも他の実施形態が考えられる。例えば次の通りである。
【００３６】
（１）上記実施形態では、第１の基本単位グループについては、基本ディザパターンから第１の変換ルールにより第１のディザパターンを生成し、第２の基本単位グループについては、基本ディザパターンから第２の変換ルールにより第２のディザパターンを生成した。しかし、このように第１の基本単位グループと第２の基本単位グループとで変換ルールを異ならせるのではなく、変換ルールは同じにし、ディザパターンを生成するのに用いる基本ディザパターンにおけるパターン値の位相を第１の基本単位グループと第２の基本単位グループとでずらしてもよい。例えば、１バイトの基本ディザパターンの先頭ビット（２７ビット）を第１のディザパターンへの変換に使用するとき、同基本ディザパターンの先頭から５ビット目（２３ビット）を第２のディザパターンへの変換に使用するのである。このようにすることで、第１の基本単位グループに適用されるディザパターンと第２の基本単位グループに適用されるディザパターンは半周期（８フレーム）ずれたものとなる。従って、上記実施形態と同様な効果が得られる。
【００３７】
（２）パターンメモリ２１に複数種類のｋ×ｋ個の基本ディザパターン（例えば前掲図３の例１と前掲図４の例２）を記憶させ、例えば階調制御装置の外部からの指示に従って、いずれか１種類のｋ×ｋ個の基本ディザパターンをパターンメモリ２１から読み出し、ディザ値の生成に使用するように構成してもよい。
【００３８】
（３）ディザ処理部１の入力側の入力画素データの経路やディザ処理部１の出力側の出力画素データの経路にタイミング調整のためのレジスタを挿入してもよい。この態様によれば、入力画素データを供給する前段の装置との非同期化、出力画素データを処理する後段の表示装置との非同期化が可能になり、階調制御装置内のタイミング制御が容易になる。
【００３９】
（４）上記実施形態における階調制御装置は、入力画素データを１個ずつ受け取り、これにディザ処理を施して、出力画素データを出力した。しかし、ディザ処理は、必ずしもこのような態様で行う必要はなく、複数画素（例えば１つの基本単位に属するｋ×ｋ個の画素）の入力画素データのディザ処理を並列実行するように構成してもよい。
【図面の簡単な説明】
【００４０】
【図１】この発明の一実施形態である階調制御装置の構成を示すブロック図である。
【図２】同実施形態において取り扱うｋ×ｋ画素の基本単位および２×２個の基本単位からなる制御単位を示す図である。
【図３】同実施形態において使用する基本ディザパターンの例１を示す図である。
【図４】同実施形態において使用する基本ディザパターンの例２を示す図である。
【図５】同実施形態における基本ディザパターンの原パターン値からディザ値への変換ルールを示す図である。
【図６】同実施形態において、例１の基本ディザパターンを使用した場合に、第１の基本単位グループの基本単位および第２の基本単位グループの基本単位のディザ処理に用いられる各ディザ値の変化の様子を示す図である。
【図７】同実施形態において、例１の基本ディザパターンを使用した場合に、第１の基本単位グループの基本単位および第２の基本単位グループの基本単位のディザ処理に用いられる各ディザ値の変化の様子を示す図である。
【図８】同実施形態において、例１の基本ディザパターンを使用した場合に実行されるディザ処理の内容を例示する図である。
【符号の説明】
【００４１】
１……ディザ処理部、２……ディザ値生成部、２１……パターンメモリ、２２……変換部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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