(57)【要約】【課題】非直線性誤差が少なく広帯域であって、自在にゲインの切り替えを行うことができる差動増幅器を提供する。【解決手段】差動増幅器１は一対の入力信号が入力されて、その差分に応じた差分を有する一対の信号を出力する入力回路（Ｑ１，Ｑ２、Ｑ５，Ｑ６、ＲＥ１，ＲＥ２）と、入力回路から出力される一対の信号を用いて入力回路で生ずる歪みを補償する補償回路（Ｑ３，Ｑ４）とを含む入力部１１と、入力回路に対して行われる補償回路の歪み補償によって歪みが補償されるとともに入力回路から出力される一対の信号を増幅する複数の増幅回路１２ａ，１２ｂを含む出力部１２と、複数の増幅回路１２ａ，１２ｂのうち、動作状態にする増幅回路と非動作状態にする増幅回路との切り替え制御を行う制御回路２０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対の入力信号の差分を増幅する差動増幅器において、
前記一対の入力信号が入力されて、前記一対の入力信号の差分に応じた差分を有する一対の信号を出力する入力回路と、当該入力回路から出力される一対の信号を用いて当該入力回路で生ずる歪みを補償する補償回路とを含む入力部と、
前記入力回路に対して行われる前記補償回路の歪み補償によって歪みが補償されるとともに前記入力回路から出力される一対の信号を増幅する複数の増幅回路を含む出力部と、
前記複数の増幅回路のうち、動作状態にする増幅回路と非動作状態にする増幅回路との切り替え制御を行う制御部と
を備えることを特徴とする差動増幅器。
【請求項２】
前記複数の増幅回路に対して並列に接続されており、前記出力部の出力バイアス電流が一定となるように前記制御部によって切り替え制御される複数の定電流源を備えることを特徴とする請求項１記載の差動増幅器。
【請求項３】
前記補償回路及び前記複数の増幅回路の各々に接続されており、前記出力部の出力バイアス電流が一定となるように前記制御部によって切り替え制御される複数の定電流源を備えることを特徴とする請求項１記載の差動増幅器。
【請求項４】
前記入力回路は、ベース端子に前記一対の入力信号が印加される一対の第１エミッタフォロワ・トランジスタと、ベース端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタとを含み、
前記補償回路は、前記一対の第１エミッタフォロワ・トランジスタを介した電流が流れる一対の第１エミッタ抵抗と、ベース端子が前記一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されるとともに、コレクタ端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続され、エミッタ端子が前記一対の第１エミッタ抵抗の一端にそれぞれ接続される一対の第１増幅トランジスタを含み、
前記複数の増幅回路の各々は、ベース端子が前記一対の第１増幅トランジスタのベース端子にそれぞれ接続されて、コレクタ端子が出力端とされた一対の第２増幅トランジスタと、一端が前記一対の第２増幅トランジスタのエミッタ端子にそれぞれ接続された一対の第２エミッタ抵抗とを含む
ことを特徴とする請求項１から請求項３の何れか一項に記載の差動増幅器。
【請求項５】
前記複数の増幅回路のうち、電流振幅が前記補償回路の電流振幅のｋ倍（ｋは任意定数）である増幅回路は、前記第２増幅トランジスタの大きさが前記第１増幅トランジスタの大きさのｋ倍であり、且つ前記第２エミッタ抵抗の抵抗値が前記第１エミッタ抵抗の抵抗値の１／ｋ倍であることを特徴とする請求項４記載の差動増幅器。
【請求項６】
前記第１エミッタフォロワ・トランジスタ及び前記第１，第２増幅トランジスタ、並びに、前記第２エミッタフォロワ・トランジスタの少なくとも一方についてバイポーラトランジスタに代えてＭＯＳ−ＦＥＴを用いることを特徴とする請求項４又は請求項５記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の入力信号の差分を増幅する差動増幅器に関する。
【背景技術】
【０００２】
差動増幅回路は、信号の差分を増幅するために様々な回路で用いられており、他の電子回路とともにＩＣ（Integrated Circuit：集積回路）として集積化されることも多い。例えば、アナログ信号をディジタル信号に変換するアナログ／ディジタル変換器とともに集積化されて、入力される信号をアナログ／ディジタル変換器に適した電圧に増幅するために用いられる。
【０００３】
差動増幅器には様々な性能が要求されるが、主に広い周波数帯域に亘って所定の増幅率を有し（広帯域であること）、非直線性誤差が少ないことが要求される。また、低ノイズであることや、集積するために小型であることも要求されることが多い。とりわけ、未知の信号波形を測定するディジタルオシロスコープ等の波形測定装置で用いられる差動増幅器は、広帯域であって非直線性誤差が少ないことが重要とされる。以下の特許文献１〜３には、広い入力レンジに亘って大きな線形ゲインを得ることが可能な差動増幅器が開示されている
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５１８４０８６号明細書
【特許文献２】米国特許第６１８８２８０号明細書
【特許文献３】特表２００２−５２４９００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記の特許文献１〜３に開示された差動増幅器は、何れもゲイン（増幅率）が固定であるため単独の差動増幅器のみではゲインの切り替えを行うことはできない。ここで、上記の特許文献１〜３に開示された構成の差動増幅器であって、互いに異なるゲインに設定された複数の差動増幅器を並列して設けるとともに、信号を入力させるべき差動増幅器を切り替える切替回路を設ければ、ゲインの切り替えを実現することができると考えられる。
【０００６】
しかしながら、上記の構成では複数の差動増幅器に加えて切替回路を設ける必要があるため、回路規模が大きくなるとともに高周波帯域が制限されたりノイズが増加する虞があるという問題がある。特に、複数の差動増幅器と切替回路とを集積する場合には、切替回路として電子式のリレーを用いる必要があることから、周波数帯域が電子式のリレーによって大幅に制限される可能性が考えられる。
【０００７】
本発明は上記事情に鑑みてなされたものであり、非直線性誤差が少なく広帯域であって、自在にゲインの切り替えを行うことができる差動増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の差動増幅器は、一対の入力信号の差分を増幅する差動増幅器（１〜４）において、前記一対の入力信号が入力されて、前記一対の入力信号の差分に応じた差分を有する一対の信号を出力する入力回路（Ｑ１、Ｑ２、Ｑ５、Ｑ６、ＲＥ１、ＲＥ２）と、当該入力回路から出力される一対の信号を用いて当該入力回路で生ずる歪みを補償する補償回路（Ｑ３、Ｑ４）とを含む入力部（１１）と、前記入力回路に対して行われる前記補償回路の歪み補償によって歪みが補償されるとともに前記入力回路から出力される一対の信号を増幅する複数の増幅回路（１２ａ、１２ｂ）を含む出力部（１２）と、前記複数の増幅回路のうち、動作状態にする増幅回路と非動作状態にする増幅回路との切り替え制御を行う制御部（２０）とを備えることを特徴としている。
この発明によると、入力回路から出力される一対の信号（一対の入力信号の差分に応じた差分を有する一対の信号）を用いて入力回路で生ずる歪みが補償回路により補償され、この歪み補償が行われることによって増幅回路における歪みが補償されるとともに入力回路から出力される一対の信号が増幅回路によって増幅され、動作状態にする増幅回路と非動作状態にする増幅回路との切り替え制御が制御部によって行われる。
また、本発明の差動増幅器は、前記複数の増幅回路に対して並列に接続されており、前記出力部の出力バイアス電流が一定となるように前記制御部によって切り替え制御される複数の定電流源（ＣＳ５、ＣＳ６）を備えることを特徴とする請求項１記載の差動増幅器。
また、本発明の差動増幅器は、前記補償回路及び前記複数の増幅回路の各々に接続されており、前記出力部の出力バイアス電流が一定となるように前記制御部によって切り替え制御される複数の定電流源（ＣＳ７、ＣＳ８、ＣＳ９）を備えることを特徴としている。
また、本発明の差動増幅器は、前記入力回路が、ベース端子に前記一対の入力信号が印加される一対の第１エミッタフォロワ・トランジスタ（Ｑ１、Ｑ２）と、ベース端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタ（Ｑ５、Ｑ６）とを含み、前記補償回路が、前記一対の第１エミッタフォロワ・トランジスタを介した電流が流れる一対の第１エミッタ抵抗（ＲＥ１、ＲＥ２）と、ベース端子が前記一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されるとともに、コレクタ端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続され、エミッタ端子が前記一対の第１エミッタ抵抗の一端にそれぞれ接続される一対の第１増幅トランジスタ（Ｑ３、Ｑ４）を含み、前記複数の増幅回路の各々が、ベース端子が前記一対の第１増幅トランジスタのベース端子にそれぞれ接続されて、コレクタ端子が出力端（Ｔ２１、Ｔ２２）とされた一対の第２増幅トランジスタ（Ｑ７〜Ｑ１０）と、一端が前記一対の第２増幅トランジスタのエミッタ端子にそれぞれ接続された一対の第２エミッタ抵抗（ＲＥ３〜ＲＥ６）とを含むことを特徴としている。
また、本発明の差動増幅器は、前記複数の増幅回路のうち、電流振幅が前記補償回路の電流振幅のｋ倍（ｋは任意定数）である増幅回路が、前記第２増幅トランジスタの大きさが前記第１増幅トランジスタの大きさのｋ倍であり、且つ前記第２エミッタ抵抗の抵抗値が前記第１エミッタ抵抗の抵抗値の１／ｋ倍であることを特徴としている。
更に、本発明の差動増幅器は、前記第１エミッタフォロワ・トランジスタ及び前記第１，第２増幅トランジスタ、並びに、前記第２エミッタフォロワ・トランジスタの少なくとも一方についてバイポーラトランジスタに代えてＭＯＳ−ＦＥＴを用いることを特徴としている。
【発明の効果】
【０００９】
本発明によれば、入力回路から出力される一対の信号（一対の入力信号の差分に応じた差分を有する一対の信号）を用いて入力回路で生ずる歪みを補償回路により補償し、この歪み補償によって歪みが補償される増幅回路で入力回路から出力される一対の信号を増幅し、動作状態にする増幅回路と非動作状態にする増幅回路との切り替え制御を制御部で行っている。このため、非直線性誤差が少なく広帯域であって、自在にゲインの切り替えを行うことができるという効果がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態による差動増幅器の要部構成を示す回路図である。
【図２】本発明の第２実施形態による差動増幅器の要部構成を示す回路図である。
【図３】本発明の第３実施形態による差動増幅器の要部構成を示す回路図である。
【図４】本発明の第４実施形態による差動増幅器の要部構成を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態による差動増幅器について詳細に説明する。
【００１２】
〔第１実施形態〕
図１は、本発明の第１実施形態による差動増幅器の要部構成を示す回路図である。図１に示す通り、本実施形態の差動増幅器１は、トランスコンダクタンス・アンプ１０と制御回路２０（制御部）とを備える。トランスコンダクタンス・アンプ１０は、入力端Ｔ１１，Ｔ１２に印加される入力電圧（Ｖ１，Ｖ２）の差分に応じた差分を有する出力電流（ＩＯ１，ＩＯ２）を出力端Ｔ２１，Ｔ２２から出力する。制御回路２０は、トランスコンダクタンス・アンプ１０のゲイン（増幅率）を切り替える制御を行う。尚、説明を簡単にするために、図１ではトランスコンダクタンス・アンプ１０に付随するバイアス回路の図示は省略している。
【００１３】
トランスコンダクタンス・アンプ１０は、入力部１１と出力部１２とに大別される。入力部１１は、一対の第１エミッタフォロワ・トランジスタＱ１，Ｑ２（入力回路）、一対の第１増幅トランジスタＱ３，Ｑ４（補償回路）、一対の第２エミッタフォロワ・トランジスタＱ５，Ｑ６（入力回路）、一対の第１エミッタ抵抗ＲＥ１，ＲＥ２（補償回路）、第１定電流源ＣＳ０、及び一対の第２定電流源ＣＳ１，ＣＳ２を備える。
【００１４】
第１エミッタフォロワ・トランジスタＱ１，Ｑ２は、ベース端子が入力端Ｔ１１，Ｔ１２にそれぞれ接続されており、コレクタ端子が電源（Ｖｃｃ）に接続されている。また、第１エミッタフォロワ・トランジスタＱ１のエミッタ端子には、第１増幅トランジスタＱ４のコレクタ端子及び第２エミッタフォロワ・トランジスタＱ５のベース端子が接続されており、第１エミッタフォロワ・トランジスタＱ２のエミッタ端子には、第１増幅トランジスタＱ３のコレクタ端子及び第２エミッタフォロワ・トランジスタＱ６のベース端子が接続されている。
【００１５】
第１増幅トランジスタＱ３のベース端子には、第２エミッタフォロワ・トランジスタＱ５のエミッタ端子及び第２定電流源ＣＳ１の正極端が接続され、第１増幅トランジスタＱ４のベース端子には、第２エミッタフォロワ・トランジスタＱ６のエミッタ端子及び第２定電流源ＣＳ２の正極端が接続されている。また、第１増幅トランジスタＱ３のエミッタ端子には第１エミッタ抵抗ＲＥ１の一端が接続され、第１増幅トランジスタＱ４のエミッタ端子には第１エミッタ抵抗ＲＥ２の一端が接続されている。
【００１６】
また、第１エミッタ抵抗ＲＥ１，ＲＥ２の他端には、第１定電流源ＣＳ０の正極端が共通接続されている。この第１定電流源ＣＳ０は、第１エミッタフォロワ・トランジスタＱ１，Ｑ２及び第１増幅トランジスタＱ３，Ｑ４に対するバイアス電流Ｉ０を設定する定電流源である。第１定電流源ＣＳ０及び第２定電流源ＣＳ１，ＣＳ２の負極端はそれぞれ接地され、第２エミッタフォロワ・トランジスタＱ５，Ｑ６のコレクタ端子は共に電源（Ｖｃｃ）に接続されている。第２定電流源ＣＳ１は第２エミッタフォロワ・トランジスタＱ５のバイアス電流Ｉ１を設定する定電流源であり、第２定電流源ＣＳ２は第２エミッタフォロワ・トランジスタＱ６のバイアス電流Ｉ２を設定する定電流源である。
【００１７】
出力部１２は、入力部１１から出力される信号を互いに異なるゲインで増幅する増幅回路１２ａ，１２ｂを備える。増幅回路１２ａは、一対の第２増幅トランジスタＱ７，Ｑ８、一対の第２エミッタ抵抗ＲＥ３，ＲＥ４、及び第３定電流源ＣＳ３を備える。同様に、増幅回路１２ｂは、一対の第２増幅トランジスタＱ９，Ｑ１０、一対の第２エミッタ抵抗ＲＥ５，ＲＥ６、及び第３定電流源ＣＳ４を備える。
【００１８】
増幅回路１２ａに設けられた第２増幅トランジスタＱ７，Ｑ８は、ベース端子が第１増幅トランジスタＱ３，Ｑ４のベース端子にそれぞれ接続されており、コレクタ端子が出力端Ｔ２１，Ｔ２２にそれぞれ接続されている。また、第２増幅トランジスタＱ７のエミッタ端子には第２エミッタ抵抗ＲＥ３の一端が接続されており、第２増幅トランジスタＱ８のエミッタ端子には第２エミッタ抵抗ＲＥ４の一端が接続されている。これらエミッタ抵抗ＲＥ３，ＲＥ４の他端には、負極端が接地された第３定電流源ＣＳ３の正極端が共通接続されている。
【００１９】
増幅回路１２ｂに設けられた第２増幅トランジスタＱ９，Ｑ１０も、増幅回路１２ａに設けられた第２増幅トランジスタＱ７，Ｑ８と同様に、ベース端子が第１増幅トランジスタＱ３，Ｑ４のベース端子にそれぞれ接続されるとともに、コレクタ端子が出力端Ｔ２１，Ｔ２２にそれぞれ接続されている。また、第２増幅トランジスタＱ９のエミッタ端子には第２エミッタ抵抗ＲＥ５の一端が接続されており、第２増幅トランジスタＱ１０のエミッタ端子には第２エミッタ抵抗ＲＥ６の一端が接続されている。これらエミッタ抵抗ＲＥ５，ＲＥ６の他端には、負極端が接地された第３定電流源ＣＳ４の正極端が共通接続されている。
【００２０】
ここで、増幅回路１２ａ，１２ｂに設けられる第２増幅トランジスタＱ７〜Ｑ１０の素子サイズ（エミッタ長）及び第２エミッタ抵抗ＲＥ３〜ＲＥ６の抵抗値、並びにバイアス電流Ｉ３，Ｉ４の電流値は、増幅回路１２ａ，１２ｂのゲインに応じて設定される。
【００２１】
補償回路（第１増幅トランジスタＱ３，Ｑ４、第１エミッタ抵抗ＲＥ１，ＲＥ２）と同じゲインを持つ増幅回路１２ａについては、第２増幅トランジスタＱ７，Ｑ８の素子サイズが第１増幅トランジスタＱ３，Ｑ４と同じ素子サイズに設定され、第２エミッタ抵抗ＲＥ３，ＲＥ４の抵抗値が第１エミッタ抵抗ＲＥ１，ＲＥ２と同じ抵抗値に設定され、バイアス電流Ｉ３の電流値がバイアス電流Ｉ０と同じ電流値に設定される。尚、トランジスタや抵抗は、素子サイズや抵抗値に多少バラツキが生じ、物理的に完全に同一なものを製造するのは困難である。また、バイアス電流の電流値も完全に同じにすることは困難である。このため、コンダクタンス・アンプ１０に許容されるゲインの誤差の範囲内であれば、上記の素子サイズ、抵抗値、及び電流値に多少のバラツキがあっても良い。
【００２２】
これに対し、補償回路のｋ倍のゲインを持つ増幅回路１２ｂについては、第２増幅トランジスタＱ９，Ｑ１０の素子サイズが第１増幅トランジスタＱ３，Ｑ４のｋ倍の素子サイズに設定され、第２エミッタ抵抗ＲＥ５，ＲＥ６の抵抗値が第１エミッタ抵抗ＲＥ１，ＲＥ２の１／ｋ倍の抵抗値に設定され、バイアス電流Ｉ４の電流値がバイアス電流Ｉ０のｋ倍の電流値に設定される。尚、上記の素子サイズ、抵抗値、及び電流値に多少のバラツキがあっても良いのは、上記の増幅回路１２ａの場合と同様である。
【００２３】
制御回路２０は、出力部１２に設けられる増幅回路１２ａ，１２ｂの動作状態又は非動作状態を切り替える制御を行うことにより、トランスコンダクタンス・アンプ１０のゲインを切り替える。具体的には、増幅回路１２ａの第３定電流源ＣＳ３に対してバイアス電流Ｉ３のオン／オフ制御を行って増幅回路１２ａの動作状態又は非動作状態を切り替え、増幅回路１２ｂに設けられる第３定電流源ＣＳ４に対してバイアス電流Ｉ４のオン／オフ制御を行って増幅回路１２ｂの動作状態又は非動作状態を切り替える。
【００２４】
以上の差動増幅器１は、例えばシリコン基板上に集積回路として作成される。上述した第１エミッタフォロワ・トランジスタＱ１，Ｑ２、第１増幅トランジスタＱ３，Ｑ４、第２エミッタフォロワ・トランジスタＱ５，Ｑ６、第２増幅トランジスタＱ３〜Ｑ６は、図示の通り、全てＮＰＮトランジスタ（バイポーラトランジスタ）としてシリコン基板上に形成される。尚、トランスコンダクタンス・アンプ１０と不図示のバイアス回路とがシリコン基板上に集積回路として作成され、制御回路２０が別回路とされることもある。
【００２５】
次に、上記構成における差動増幅器１の動作について詳細に説明する。尚、差動増幅器１に設けられた第１エミッタフォロワ・トランジスタＱ１，Ｑ２は、不図示のバイアス回路によってベースバイアス電圧が適宜設定されているものとする。また、初期状態では、第３定電流源ＣＳ３，ＣＳ４に対する制御回路２０の制御によって、バイアス電流Ｉ３がオンに設定され、バイアス電流Ｉ４がオフに設定されているとする。
【００２６】
トランスコンダクタンス・アンプ１０の入力端Ｔ１１，Ｔ１２に入力電圧Ｖ１，Ｖ２が印加されると、これらの入力電圧Ｖ１，Ｖ２は、第１エミッタフォロワ・トランジスタＱ１，Ｑ２のベース端子にそれぞれ入力され、第１エミッタフォロワ・トランジスタＱ１，Ｑ２でそれぞれバッファリングされてエミッタ端子に出力される。第１エミッタフォロワ・トランジスタＱ１，Ｑ２の出力信号は、第２エミッタフォロワ・トランジスタＱ５，Ｑ６のベース端子にそれぞれ入力され、第２エミッタフォロワ・トランジスタＱ５，Ｑ６で再度バッファリングされて、第２エミッタフォロワ・トランジスタＱ５，Ｑ６のエミッタ端子に出力される。第２エミッタフォロワ・トランジスタＱ５，Ｑ６の出力信号は、第１増幅トランジスタＱ３，Ｑ４のベース端子にそれぞれ入力されるとともに、増幅回路１２ａに設けられた第２増幅トランジスタＱ７，Ｑ８のベース端子にそれぞれ入力される。
【００２７】
つまり、入力電圧Ｖ１は、第１エミッタフォロワ・トランジスタＱ１及び第２エミッタフォロワ・トランジスタＱ５で順にバッファリングされた後に、第１増幅トランジスタＱ３のベース端子に入力される。ここで、第１増幅トランジスタＱ３のコレクタ端子には、ベース端子に入力電圧Ｖ２が入力される第１エミッタフォロワ・トランジスタＱ２のエミッタ端子が接続されている。このため、第１増幅トランジスタＱ３は、第１エミッタフォロワ・トランジスタＱ２に対してコレクタ電流を動作電流として与えることになり、第１エミッタフォロワ・トランジスタＱ２に第１増幅トランジスタＱ３と同様の歪みを生じさせる。
【００２８】
また、入力電圧Ｖ２は、第１エミッタフォロワ・トランジスタＱ２及び第２エミッタフォロワ・トランジスタＱ６で順にバッファリングされた後に、第１増幅トランジスタＱ４のベース端子に入力される。ここで、第１増幅トランジスタＱ４のコレクタ端子には、ベース端子に入力電圧Ｖ１が入力される第１エミッタフォロワ・トランジスタＱ１のエミッタ端子が接続されている。このため、第１増幅トランジスタＱ４は、第１エミッタフォロワ・トランジスタＱ１に対してコレクタ電流を動作電流として与えることになり、第１エミッタフォロワ・トランジスタＱ１に第１増幅トランジスタＱ４と同様の歪みを生じさせる。但し、第１エミッタフォロワ・トランジスタＱ１，Ｑ２に生じる歪みは、増幅トランジスタＱ３，Ｑ４で生じる歪みを補償して打ち消す向きに働く。
【００２９】
また、増幅回路１２ａに設けられた第２増幅トランジスタＱ７，Ｑ８は、第１増幅トランジスタＱ３，Ｑ４と同様に、ベース端子が第２エミッタフォロワ・トランジスタＱ５，Ｑ６のエミッタ端子にそれぞれ接続されている。また、第２増幅トランジスタＱ７，Ｑ８で生ずる歪みは、第１増幅トランジスタＱ３，Ｑ４で生ずる歪みと同様である。このため、第２増幅トランジスタＱ７，Ｑ８で生ずる歪みも、第１エミッタフォロワ・トランジスタＱ１，Ｑ２で生じる歪みによって打ち消される。
【００３０】
ここで、第１エミッタフォロワ・トランジスタＱ１，Ｑ２、第１増幅トランジスタＱ３，Ｑ４、第２エミッタフォロワ・トランジスタＱ５，Ｑ６、第２増幅トランジスタＱ７,Ｑ８のエミッタ端子の電圧をそれぞれＶｅ１〜Ｖｅ８とし、ベース−エミッタ間の電圧をそれぞれＶｂｅ１〜Ｖｂｅ８とすると、以下の（１）式に示す関係が成り立つ。
Ｖｅ１＝Ｖ１−Ｖｂｅ１
Ｖｅ２＝Ｖ２−Ｖｂｅ２
Ｖｅ３＝Ｖｅ１−Ｖｂｅ５−Ｖｂｅ３
Ｖｅ４＝Ｖｅ２−Ｖｂｅ６−Ｖｂｅ４
Ｖｅ７＝Ｖｅ１−Ｖｂｅ５−Ｖｂｅ７
Ｖｅ８＝Ｖｅ２−Ｖｂｅ６−Ｖｂｅ８    …（１）
【００３１】
各トランジスタのベース−エミッタ間の電圧が、エミッタ電流のみによって定まるとすると、Ｖｂｅ１＝Ｖｂｅ４、Ｖｂｅ２＝Ｖｂｅ３、Ｖｂｅ５＝Ｖｂｅ６が成り立つ。また、第１増幅トランジスタＱ３及び第２増幅トランジスタＱ７のベース端子に入力される信号が同一であるからＶｂｅ３＝Ｖｂｅ７が成り立ち、第１増幅トランジスタＱ４及び第２増幅トランジスタＱ８のベース端子に入力される信号が同一であるからＶｂｅ４＝Ｖｂｅ８が成り立つ。
【００３２】
以上の関係を上記の（１）式に代入すると、出力端Ｔ２１，Ｔ２２から出力される出力電流の差分（ＩＯ１−ＩＯ２）が求められ、以下の（２）式で表される。但し、以下の（２）式中のｒ１は、第２エミッタ抵抗ＲＥ３，ＲＥ４の抵抗値の和である。
（Ｖ１−Ｖ２）／ｒ１    …（２）
上記の（２）式を参照すると、歪みの原因となる各トランジスタのベース−エミッタ間の電圧を示すＶｂｅ１〜Ｖｂｅ８の項が含まれていない。このため、本実施形態の差動増幅器１において、広い周波数帯域に亘って非直線性誤差が少ない差動増幅器が実現されるのが分かる。
【００３３】
ここで、第３定電流源ＣＳ３，ＣＳ４に対する制御回路２０の制御によって、バイアス電流Ｉ３がオフに設定され、バイアス電流Ｉ４がオンに設定されたとする。増幅回路１２ｂに設けられた第２増幅トランジスタＱ９，Ｑ１０は、増幅回路１２ａに設けられた第２増幅トランジスタＱ７，Ｑ８と同様に、ベース端子が第２エミッタフォロワ・トランジスタＱ５，Ｑ６のエミッタ端子にそれぞれ接続されている。また、第２増幅トランジスタＱ９，Ｑ１０で生ずる歪みは、第１増幅トランジスタＱ３，Ｑ４で生ずる歪みと同様であるため、第２増幅トランジスタＱ９，Ｑ１０で生ずる歪みも、第１エミッタフォロワ・トランジスタＱ１，Ｑ２で生じる歪みによって打ち消される。
【００３４】
また、出力端Ｔ２１，Ｔ２２から出力される出力電流の差分（ＩＯ１−ＩＯ２）は以下の（３）式で表される。但し、以下の（３）式中のｒ２は、第２エミッタ抵抗ＲＥ５，ＲＥ６の抵抗値の和である。
（Ｖ１−Ｖ２）／ｒ２    …（３）
前述した通り、第２エミッタ抵抗ＲＥ３，ＲＥ４の抵抗値は第１エミッタ抵抗ＲＥ１，ＲＥ２と同じ抵抗値に設定され、第２エミッタ抵抗ＲＥ５，ＲＥ６の抵抗値は第１エミッタ抵抗ＲＥ１，ＲＥ２の１／ｋ倍の抵抗値に設定されており、第２エミッタ抵抗ＲＥ５，ＲＥ６の抵抗値の和ｒ２も第２エミッタ抵抗ＲＥ３，ＲＥ４の抵抗値の和ｒ１の１／ｋになる。すると、上記（３）式で示される値は上記（２）式で示される値のｋ倍になり、トランスコンダクタンス・アンプ１０のゲインがｋ倍になる。
【００３５】
また、本実施形態では、上述の通り第３定電流源ＣＳ３，ＣＳ４に対する制御回路２０の制御によって、バイアス電流Ｉ３及びバイアス電流Ｉ４の何れか一方をオンに設定し、何れか他方をオフに設定するのみならず、バイアス電流Ｉ３及びバイアス電流Ｉ４の双方をオンに設定することも可能である。かかる設定を行った場合には、トランスコンダクタンス・アンプ１０のゲインを（ｋ＋１）倍にすることができる。
【００３６】
以上説明した通り、本実施形態では、第１エミッタフォロワ・トランジスタＱ１，Ｑ２で生ずる歪みによって補償され得る歪みを生じさせる第１増幅トランジスタＱ３，Ｑ４と同様の歪みを生じさせつつ第１エミッタフォロワ・トランジスタＱ１，Ｑ２からの信号を増幅する複数の増幅回路１２ａ，１２ｂを設け、これらの動作状態・非動作状態を制御回路２０によって切り替えている。このため、非直線性誤差が少なく広帯域であるという優れた特性を有するとともに自在にゲインの切り替えを行うことができる。
【００３７】
〔第２実施形態〕
図２は、本発明の第２実施形態による差動増幅器の要部構成を示す回路図である。図２に示す通り、本実施形態の差動増幅器２は、図１に示す第１実施形態の差動増幅器１に設けられるトランスコンダクタンス・アンプ１０の出力部１２に第４定電流源ＣＳ５，ＣＳ６を追加した構成である。これら第４定電流源ＣＳ５，ＣＳ６は、出力部１２に設けられる複数の増幅回路１２ａ，１２ｂに対して並列に接続されており、出力部１２の出力バイアス電流が一定となるように、制御回路２０によって切り替え制御される。
【００３８】
前述した第１実施形態では、制御回路２０が第３定電流源ＣＳ３，ＣＳ４に対してバイアス電流Ｉ３及びバイアス電流Ｉ４のオン／オフ制御を行うことにより、トランスコンダクタンス・アンプ１０のゲインを切り替えることができるものの、切り替えを行う度に出力部１２の出力バイアス電流が変化する。具体的に、トランスコンダクタンス・アンプ１０のゲインをｋ倍にした場合には、出力部１２の出力バイアス電流もｋ倍になる。
【００３９】
このように出力部１２の出力バイアス電流が変化すると、トランスコンダクタンス・アンプ１０の出力端Ｔ２１，Ｔ２２に接続される後段の回路設計が困難になる。これを防止するために、本実施形態では、新たに第４定電流源ＣＳ５，ＣＳ６を設けて制御回路２０によりこれらの切り替え制御を行うことで、出力部１２の出力バイアス電流を一定にしている。
【００４０】
本実施形態では、トランスコンダクタンス・アンプ１０のゲインをｋ倍にした場合であっても、出力部１２の出力バイアス電流が変化しないように第４定電流源ＣＳ５，ＣＳ６のバイアス電流Ｉ５，Ｉ６の電流値が設定されている。具体的には、第２エミッタ抵抗ＲＥ３，ＲＥ４に流れるバイアス電流はバイアス電流Ｉ３の半分（即ち、バイアス電流Ｉ０の半分）であるため、バイアス電流Ｉ５，Ｉ６の電流値はバイアス電流Ｉ０の（ｋ−１）／２倍の電流値にそれぞれ設定される。
【００４１】
つまり、バイアス電流Ｉ５の電流値は、第２エミッタ抵抗ＲＥ４に流れるバイアス電流を加えた値がバイアス電流Ｉ４の半分の電流値になるように設定され、バイアス電流Ｉ６の電流値は、第２エミッタ抵抗ＲＥ３に流れるバイアス電流を加えた値がバイアス電流Ｉ４の半分の電流値になるように設定される。つまり、バイアス電流Ｉ５，Ｉ６の電流値及び第２エミッタ抵抗ＲＥ３，ＲＥ４に流れるバイアス電流の電流値の総和が、バイアス電流Ｉ４の電流値（バイアス電流Ｉ０のｋ倍の電流値）に等しくなるように設定される。
【００４２】
ここで、第３定電流源ＣＳ３，ＣＳ４及び第４定電流源ＣＳ５，ＣＳ６に対する制御回路２０の制御によって、バイアス電流Ｉ３，Ｉ５，Ｉ６がオンに設定され、バイアス電流Ｉ４がオフに設定されたとする。すると、出力端Ｔ２１を介する出力バイアス電流は、第２エミッタ抵抗ＲＥ３に流れる電流とバイアス電流Ｉ６とに分岐される。また、出力端Ｔ２２を介する出力バイアス電流は、第２エミッタ抵抗ＲＥ４に流れる電流とバイアス電流Ｉ５とに分岐される。前述の通り、バイアス電流Ｉ５，Ｉ６の電流値は、これらの分岐される電流の総和がバイアス電流Ｉ４の電流値と等しくなるよう設定されているため、出力部１２の出力バイアス電流の電流値はバイアス電流Ｉ０のｋ倍の電流値になる。
【００４３】
これに対し、第３定電流源ＣＳ３，ＣＳ４及び第４定電流源ＣＳ５，ＣＳ６に対する制御回路２０の制御によって、バイアス電流Ｉ３，Ｉ５，Ｉ６がオフに設定され、バイアス電流Ｉ４がオンに設定されたとする。すると、出力端Ｔ２１を介する出力バイアス電流は、第２増幅トランジスタＱ９及び第２エミッタ抵抗ＲＥ５を介して第３定電流源ＣＳ４に流れ、出力端Ｔ２２を介する出力バイアス電流は、第２増幅トランジスタＱ１０及び第２エミッタ抵抗ＲＥ６を介して第３定電流源ＣＳ４に流れる。このため、出力部１２の出力バイアス電流の電流値は、第３定電流源ＣＳ４に流れるバイアス電流Ｉ４の電流値、即ちバイアス電流Ｉ０のｋ倍の電流値になる。
【００４４】
以上の通り、本実施形態では、出力部１２の複数の増幅回路１２ａ，１２ｂに対して並列に第４定電流源ＣＳ５，ＣＳ６を接続し、これらの切り替え制御を制御回路２０によって行っているため、出力部１２の出力バイアス電流を一定にすることができる。この結果として、出力端Ｔ２１，Ｔ２２の後段に接続される回路設計を容易に行うことができ、これにより回路設計のコスト低減等に資することができる。
【００４５】
〔第３実施形態〕
図３は、本発明の第３実施形態による差動増幅器の要部構成を示す回路図である。図３に示す通り、本実施形態の差動増幅器３は、図１に示す第１実施形態の差動増幅器１に設けられるトランスコンダクタンス・アンプ１０の第１定電流源ＣＳ０及び第３定電流源ＣＳ３に対して並列に第５定電流源ＣＳ７，ＣＳ８をそれぞれ接続するとともに、第３定電流源ＣＳ４に代えて第６定電流源ＣＳ９を設けた構成である。
【００４６】
本実施形態の差動増幅器３は、入力部１１に設けられた第５定電流源ＣＳ７と出力部１２に設けられた第５定電流源ＣＳ８及び第６定電流源ＣＳ９とを制御回路２０によって切り替え制御することで、出力部１２の出力バイアス電流を一定するものである。尚、図１に示す差動増幅器１では、制御回路２０によって第３定電流源ＣＳ３の切り替え制御が行われていたが、本実施形態では第３定電流源ＣＳ３の切り替え制御は行われない。このため、第３定電流源ＣＳ３には常時バイアス電流Ｉ３が流れる。
【００４７】
第５定電流源ＣＳ７，ＣＳ８及び第６定電流源ＣＳ９のバイアス電流Ｉ７〜Ｉ９の電流値は何れもバイアス電流Ｉ０の（ｋ−１）倍の電流値にそれぞれ設定される。つまり、バイアス電流Ｉ７の電流値は、バイアス電流Ｉ０の電流値を加えた値がバイアス電流Ｉ０のｋ倍の電流値になるよう設定され、バイアス電流Ｉ８，Ｉ９の電流値は、バイアス電流Ｉ３の電流値（バイアス電流Ｉ０の電流値）を加えた値がバイアス電流Ｉ０のｋ倍の電流値になるよう設定される。
【００４８】
ここで、第５定電流源ＣＳ７，ＣＳ８及び第６定電流源ＣＳ９に対する制御回路２０の制御によって、バイアス電流Ｉ７，Ｉ８がオンに設定され、バイアス電流Ｉ９がオフに設定されたとする。すると、第１エミッタ抵抗ＲＥ１，ＲＥ２を流れるバイアス電流の電流値の和はバイアス電流Ｉ０及びバイアス電流Ｉ７の電流値の和（バイアス電流Ｉ０のｋ倍の電流値）になる。また、第２エミッタ抵抗ＲＥ３，ＲＥ４を流れるバイアス電流の電流値の和は、バイアス電流Ｉ３及びバイアス電流Ｉ８の電流値の和（バイアス電流Ｉ０のｋ倍の電流値）になる。このため、出力部１２の出力バイアス電流の電流値はバイアス電流Ｉ０のｋ倍の電流値になる。
【００４９】
これに対し、第５定電流源ＣＳ７，ＣＳ８及び第６定電流源ＣＳ９に対する制御回路２０の制御によって、バイアス電流Ｉ７，Ｉ８がオフに設定され、バイアス電流Ｉ９がオンに設定されたとする。すると、第１エミッタ抵抗ＲＥ１，ＲＥ２を流れるバイアス電流の電流値の和はバイアス電流Ｉ０の電流値になる。また、第２エミッタ抵抗ＲＥ３，ＲＥ４を流れるバイアス電流の電流値の和はバイアス電流Ｉ３の電流値（バイアス電流Ｉ０の電流値）になる。更に、第２エミッタ抵抗ＲＥ５，ＲＥ６を流れる電流値の和は、バイアス電流Ｉ９の電流値（バイアス電流Ｉ０の（ｋ−１）倍の電流値）である。このため、出力部１２の出力バイアス電流の電流値はバイアス電流Ｉ３，Ｉ９の和の電流値、即ちバイアス電流Ｉ０のｋ倍の電流値になる。
【００５０】
以上の通り、本実施形態では、入力部１１に第５定電流源ＣＳ７を設けるとともに出力部１２に第５定電流源ＣＳ８及び第６定電流源ＣＳ９を設け、これのの切り替え制御を制御回路２０によって行っている。このため、出力部１２の出力バイアス電流を一定にすることができる。この結果として、出力端Ｔ２１，Ｔ２２の後段に接続される回路設計を容易に行うことができ、これにより回路設計のコスト低減等に資することができる。
【００５１】
また、本実施形態の差動増幅器３は、図２に示す第２実施形態の差動増幅器２と比較して、第１エミッタフォロワ・トランジスタＱ１，Ｑ２について、流れる電流の最大振幅が小さくなるものの、バイアス電流が小さくなるため消費電力を低減することができる。尚、図３に示す例では、理解を容易にするために、第５定電流源ＣＳ７，ＣＳ８を第１定電流源ＣＳ０及び第３定電流源ＣＳ３に対してそれぞれ並列に接続した形態について説明した。しかしながら、第１定電流源ＣＳ０と第５定電流源ＣＳ７とを１つの定電流源にまとめるとともに、第３定電流源ＣＳ３と第５定電流源ＣＳ８とを１つの定電流源にまとめて、これらに流れる電流を制御する形態であっても良い。
【００５２】
〔第４実施形態〕
図４は、本発明の第４実施形態による差動増幅器の要部構成を示す回路図である。図４に示す通り、本実施形態の差動増幅器４は、図１に示す第１実施形態の差動増幅器１に設けられるトランスコンダクタンス・アンプ１０に、一対の第１電圧シフトダイオードＤ１，Ｄ２、一対の第１ベース接地トランジスタＱ１１，Ｑ１２、一対の第２ベース接地トランジスタＱ１３，Ｑ１４、一対の第１コレクタ抵抗ＲＣ１，ＲＣ２、一対の第２コレクタ抵抗ＲＣ３，ＲＣ４、一対の第３エミッタフォロワ・トランジスタＱ１５，Ｑ１６、バイアス抵抗Ｒ１、バイアス・トランジスタＱ１７、第２電圧シフトダイオードＤ３、及び第７定電流源ＣＳ１０を追加した構成である。
【００５３】
第１電圧シフトダイオードＤ１，Ｄ２は、第２エミッタフォロワ・トランジスタＱ５，Ｑ６のエミッタ端子側に介挿されている。具体的に、第１電圧シフトダイオードＤ１は、アノード端子が第２エミッタフォロワ・トランジスタＱ５のエミッタ端子に接続され、カソード端子が第１増幅トランジスタＱ３及び第２増幅トランジスタＱ７，Ｑ９のベース端子並びに第２定電流源ＣＳ１の正極端に接続されている。また、第１電圧シフトダイオードＤ２は、アノード端子が第２エミッタフォロワ・トランジスタＱ６のエミッタ端子に接続され、カソード端子が第１増幅トランジスタＱ４及び第２増幅トランジスタＱ８，Ｑ１０のベース端子並びに第２定電流源ＣＳ２の正極端に接続されている。
【００５４】
これら第１電圧シフトダイオードＤ１，Ｄ２は、第１増幅トランジスタＱ３，Ｑ４のベース電位を降下させるために設けられる。第１増幅トランジスタＱ３，Ｑ４のベース電位を降下させることで、第１増幅トランジスタＱ３，Ｑ４及び第２増幅トランジスタＱ７〜Ｑ１０のコレクタ−エミッタ間の電圧を大きくすることができるため、これらのトランジスタを飽和し難くすることができる。尚、第１電圧シフトダイオードＤ１，Ｄ２としては、ダイオード、ショットキーダイオード、抵抗等を用いることができる。また、第１電圧シフトダイオードＤ１，Ｄ２は、前述した第１〜第３実施形態の何れにも適用することができる。
【００５５】
第１ベース接地トランジスタＱ１１，Ｑ１２は第１増幅トランジスタＱ３，Ｑ４のコレクタ端子側に介挿されており、第２ベース接地トランジスタＱ１３，Ｑ１４、第２増幅トランジスタＱ７〜Ｑ９のコレクタ端子側に介挿されている。具体的に、第１ベース接地トランジスタＱ１１は、コレクタ端子が第１エミッタフォロワ・トランジスタＱ１のエミッタ端子及び第２エミッタフォロワ・トランジスタＱ５のベース端子に接続され、エミッタ端子が第１増幅トランジスタＱ４のコレクタ端子に接続されている。
【００５６】
また、第１ベース接地トランジスタＱ１２は、コレクタ端子が第１エミッタフォロワ・トランジスタＱ２のエミッタ端子及び第２エミッタフォロワ・トランジスタＱ６のベース端子に接続され、エミッタ端子が第１増幅トランジスタＱ３のコレクタ端子に接続されている。尚、第１ベース接地トランジスタＱ１１，Ｑ１２のベース端子は、第２電圧シフトダイオードＤ３のカソード端子及び第７定電流源ＣＳ１０の正極端に接続されている。
【００５７】
第２ベース接地トランジスタＱ１３は、コレクタ端子が出力端Ｔ２２に接続され、エミッタ端子が第２増幅トランジスタＱ８，Ｑ１０のコレクタ端子に接続されている。また、第２ベース接地トランジスタＱ１４は、コレクタ端子が出力端Ｔ２１に接続され、エミッタ端子が第２増幅トランジスタＱ７，Ｑ９のコレクタ端子に接続されている。これら２ベース接地トランジスタＱ１３，Ｑ１４のベース端子は、第１ベース接地トランジスタＱ１１，Ｑ１２のベース端子と同様に、第２電圧シフトダイオードＤ３のカソード端子及び第７定電流源ＣＳ１０の正極端に接続されている。
【００５８】
尚、バイアス抵抗Ｒ１、バイアス・トランジスタＱ１７、第２電圧シフトダイオードＤ３、及び第７定電流源ＣＳ１０が直列接続されてなる回路は、第１ベース接地トランジスタＱ１１，Ｑ１２のベース端子及び第２ベース接地トランジスタＱ１３，Ｑ１４のベース端子にバイアス電圧を供給するバイアス回路を構成する。尚、このバイアス回路をなす、バイアス抵抗Ｒ１、バイアス・トランジスタＱ１７、及び第２電圧シフトダイオードＤ３の接続順序は図１に示すものに限られない。
【００５９】
第１コレクタ抵抗ＲＣ１，ＲＣ２及び第２コレクタ抵抗ＲＣ３，ＲＣ４は、第１エミッタフォロワ・トランジスタＱ１，Ｑ２のコレクタ端子側に介挿されている。具体的には、第１エミッタフォロワ・トランジスタＱ１のコレクタ端子と電源（Ｖｃｃ）との間に、直列接続された第１コレクタ抵抗ＲＣ１及び第２コレクタ抵抗ＲＣ３が介挿されている。また、第１エミッタフォロワ・トランジスタＱ２のコレクタ端子と電源（Ｖｃｃ）との間に、直列接続された第１コレクタ抵抗ＲＣ２及び第２コレクタ抵抗ＲＣ４が介挿されている。
【００６０】
ここで、第１コレクタ抵抗ＲＣ１，ＲＣ２及び第２コレクタ抵抗ＲＣ３，ＲＣ４の抵抗値は（ｒ０＋１／ｇｍ）に設定される。但し、ｒ０は第１エミッタ抵抗ＲＥ１，ＲＥ２の抵抗値である。また、第１エミッタフォロワ・トランジスタＱ１，Ｑ２の熱電圧をＶＴとすると、ｇｍ＝Ｉ０／（２・ＶＴ）である。即ち、ｇｍはバイアス電流Ｉ０の半分の値を熱電圧ＶＴで除算して得られる値である。
【００６１】
以上の第１ベース接地トランジスタＱ１１，Ｑ１２、第２ベース接地トランジスタＱ１３，Ｑ１４、第１コレクタ抵抗ＲＣ１，ＲＣ２、及び第２コレクタ抵抗ＲＣ３，ＲＣ４を設けることで、対をなす第１エミッタフォロワ・トランジスタＱ１，Ｑ２、第１増幅トランジスタＱ３，Ｑ４、第２増幅トランジスタＱ７，Ｑ８、第２増幅トランジスタＱ９，Ｑ１０のうちの動作しているトランジスタ対のコレクタ−エミッタ間の電圧の変化を等しくすることができる。すると、動作しているトランジスタ対の消費電力が等しくなるため、局所的な温度変化に起因する非線形性を打ち消すことができ、トランジスタの自己発熱に起因する波形の歪みを抑制することができる。
【００６２】
また、以上の第１ベース接地トランジスタＱ１１，Ｑ１２、第２ベース接地トランジスタＱ１３，Ｑ１４は、ミラー容量を減らす効果もあるため、更なる広帯域化を実現することができる。以上説明した第１ベース接地トランジスタＱ１１，Ｑ１２、第２ベース接地トランジスタＱ１３，Ｑ１４、第１コレクタ抵抗ＲＣ１，ＲＣ２、及び第２コレクタ抵抗ＲＣ３，ＲＣ４は、前述した第１〜第３実施形態の何れにも適用することができる。
【００６３】
第３エミッタフォロワ・トランジスタＱ１５，Ｑ１６は、第２エミッタフォロワ・トランジスタＱ５，Ｑ６のコレクタ端子側に介挿されている。具体的に、第３エミッタフォロワ・トランジスタＱ１５は、ベース電極が第１コレクタ抵抗ＲＣ１と第２コレクタ抵抗ＲＣ３との接続点に接続され、エミッタ電極が第２エミッタフォロワ・トランジスタＱ５のコレクタ端子に接続され、コレクタ端子が電源（Ｖｃｃ）に接続されている。また、第３エミッタフォロワ・トランジスタＱ１６は、ベース電極が第１コレクタ抵抗ＲＣ２と第２コレクタ抵抗ＲＣ４との接続点に接続され、エミッタ電極が第２エミッタフォロワ・トランジスタＱ６のコレクタ端子に接続され、コレクタ端子が電源（Ｖｃｃ）に接続されている。
【００６４】
以上の第３エミッタフォロワ・トランジスタＱ１５，Ｑ１６を設けると、第２エミッタフォロワ・トランジスタＱ５，Ｑ６のコレクタ−エミッタ間の電圧を一定にすることができる。すると、第２エミッタフォロワ・トランジスタＱ５，Ｑ６の消費電力の変化が無くなり、局所的な温度変化に起因する非線形性の発生を防止することができる。以上説明した第３エミッタフォロワ・トランジスタＱ１５，Ｑ１６は、前述した第１〜第３実施形態の何れにも適用することができる。尚、本実施形態の差動増幅器４におけるゲインの切り替え動作は、前述した第１〜第３実施形態の差動増幅器１〜３で行われる動作と同様であるため説明を省略する。
【００６５】
以上、本発明の実施形態による差動増幅器について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、出力部１２に２つの増幅回路１２ａ，１２ｂが設けられている構成を例に挙げて説明したが、出力部１２に設けられる増幅回路の数が制限されることはなく、任意の数だけ設けることができる。
【００６６】
更に、上記実施形態では、各トランジスタをＮＰＮトランジスタ（バイポーラトランジスタ）として構成したが、これらをＰＮＰトランジスタ或いはＭＯＳ−ＦＥＴとして構成しても良い。但し、第１エミッタフォロワ・トランジスタＱ１，Ｑ２、第１増幅トランジスタＱ３，Ｑ４、及び第２増幅トランジスタＱ７〜Ｑ１０は、同様の歪み特性を有する必要があるため、これらについては同種のトランジスタにする必要がある。
【符号の説明】
【００６７】
１〜４            差動増幅器
１１              入力部
１２              出力部
１２ａ，１２ｂ    増幅回路
２０              制御部
ＣＳ０            第１定電流源
ＣＳ１，ＣＳ２    第２定電流源
ＣＳ３，ＣＳ４    第３定電流源
ＣＳ５，ＣＳ６    第４定電流源
ＣＳ７，ＣＳ８    第５定電流源
ＣＳ９            第６定電流源
ＣＳ１０          第７定電流源
Ｄ１，Ｄ２        第１電圧シフトダイオード
Ｄ３              第２電圧シフトダイオード
Ｉ０〜Ｉ９        バイアス電流
ＩＯ１〜ＩＯ９    出力電流
Ｑ１，Ｑ２        第１エミッタフォロワ・トランジスタ
Ｑ３，Ｑ４        第１増幅トランジスタ
Ｑ５，Ｑ６        第２エミッタフォロワ・トランジスタ
Ｑ７〜Ｑ１０      第２増幅トランジスタ
Ｑ１１，Ｑ１２    第１ベース接地トランジスタ
Ｑ１３，Ｑ１４    第２ベース接地トランジスタ
Ｑ１５，Ｑ１６    第３エミッタフォロワ・トランジスタ
Ｑ１７            バイアス・トランジスタ
Ｒ１              バイアス抵抗
ＲＣ１，ＲＣ２    第１コレクタ抵抗
ＲＣ３，ＲＣ４    第２コレクタ抵抗
ＲＥ１，ＲＥ２    第１エミッタ抵抗
ＲＥ３〜ＲＥ６    第２エミッタ抵抗
Ｔ１１，Ｔ１２    入力端
Ｔ２１，Ｔ２２    出力端
Ｖ１，Ｖ２        入力電圧
【図１】
2010177878.tif 000003
【図２】
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【図３】
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【図４】
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