(57)【要約】【課題】抵抗変化型メモリセル電流印加を高精度に実現でき、多値化が容易に実現することが可能な半導体装置を提供する。【解決手段】ワードラインＷＬと、ビットラインと、ワードラインと上記ビットラインに接続されるメモリセルと、ビットライン電位を制御する制御系と、を有し、メモリセルは、第１の電極と第２の電極との間に記憶層が挟まれて形成され、第１の電極と第２の電極との間に電圧印加されることによって抵抗値が変化する記憶素子１１２と、上記記憶素子とビットラインとの間に接続され、ゲートが対応する行に配線されたワードラインに接続されたアクセストランジスタ１１３と、を含み、制御系は、ビットラインを含む電流パスに電界効果トランジスタが配置され、メモリセルの第１の電極に印加する電圧を設定するために、上記電界効果トランジスタのゲート電圧を制御する。【選択図】図９
2010140529.tif 000002
【特許請求の範囲】
【請求項１】
ワードラインと、
ビットラインと、
上記ワードラインと上記ビットラインに接続されるメモリセルと、
上記ビットライン電位を制御する制御系と、を有し、
上記メモリセルは、
第１の電極と第２の電極との間に記憶層が挟まれて形成され、上記第１の電極と第２の電極との間に電圧印加されることによって抵抗値が変化する記憶素子と、
上記記憶素子と上記ビットラインとの間に接続され、ゲートが対応する行に配線された上記ワードラインに接続されたアクセストランジスタと、を含み、
上記制御系は、
上記ビットラインを含む電流パスに電界効果トランジスタが配置され、上記メモリセルに印加する電圧を設定するために、上記電界効果トランジスタのゲート電圧を制御する
半導体装置。
【請求項２】
上記制御系は、
上記メモリセルと等価なリファレンスメモリセルを含み、
上記リファレンスメモリセルに基準電流を供給したときのリファレンス印加電圧を上記電界効果トランジスタのゲートに印加してミラー機能により上記メモリセルの印加電圧を制御する
請求項１記載の半導体装置。
【請求項３】
上記制御系は、
上記リファレンスメモリセルに印加する電圧は、ミラー比を調節することによって、メモリセルへの印加電流を制御する
請求項２記載の半導体装置。
【請求項４】
上記制御系は、
上記メモリセルに印加する電流方向を双方向に制御可能である
請求項２または３記載の半導体装置。
【請求項５】
上記制御系は、
抵抗値の違う複数のリファレンスメモリセルを有し、任意のリファレンスメモリセル電流を参照可能である
請求項２から４のいずれか一に記載の半導体装置。
【請求項６】
上記制御系は、
上記メモリセルに書き込みをしない程度の電流印加を実施し、電流パスにダイオード接続された素子により、そのときメモリセルに印加する電圧を自己整合的にダイナミックに保持し、当該電圧を基準に書き込み電流を制御する
請求項１記載の半導体装置。
【請求項７】
上記制御系は、
ダイナミックに保持した電圧を参照するサイズの違う電界効果トランジスタが並列に複数配置され、任意のサイズを選択することで、電流値を制御する
請求項６記載の半導体装置。
【請求項８】
上記制御系は、
上記メモリセルに印加する電流方向を双方向に制御可能である
請求項６または７記載の半導体装置。
【請求項９】
複数のメモリセルがマトリクス状に配列され、
当該マトリクス配列の各列に対応してビットラインがそれぞれ配線され、
上記マトリクス配列の各行に対応してワードラインがそれぞれ配線されている
請求項１から８のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型メモリ素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
抵抗変化型メモリを有する半導体装置は、たとえば特許文献１に提案されている。
以下、非特許文献１を参照して抵抗変化型メモリセルの構成について説明する。
【０００３】
図１は、抵抗変化型メモリセルの構成について説明するための図である。
【０００４】
１つのメモリセルＭＣは、図１に示すように、選択トランジスタを形成する１つのトランジスタＴ１と記憶素子を形成する１つの抵抗Ｒ１により構成される。すなわち、１メモリセルは１トランジスタ１抵抗（１Ｔ１Ｒ）により構成される。
下部電極（図１では第４メタル層）１１と上部電極１２間に抵抗変化層１３とイオン源層１４を挟み、抵抗変化層１３に伝導経路があるか、ないかで記憶素子として機能する。抵抗変化層はたとえばＳｉ０２等の絶縁体であり、イオン源層はたとえばＳ，Ｓｅ，Ｔｅの内少なくとも１種のカルコゲン元素とＣｕ、Ａｇ、Ｚｎの内少なくとも１種の金属元素とを含む導電層である。伝導経路はこの金属元素を含んで形成される。
【０００５】
抵抗Ｒ１は、書き込み（Ｗｒｉｔｅ、以下ライトという場合もある）時には低抵抗化され、消去（Ｅｒａｓｅ、以下イレーズという場合もある）時には高抵抗化される。
【０００６】
図２（Ａ），（Ｂ）は、抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の電位関係を示す図である。図３（Ａ），（Ｂ）は、抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の等価回路である。図４は、Write電流値とCell抵抗との関係を示す図である。
【０００７】
図２に示すように、電流印加極性を変えることでライト（Write）・イレーズ（Erase）を切り替えている。抵抗変化型メモリセルの低抵抗化（Write）時には、図２（Ａ）に示すように、上部電極１２に３Ｖを印加し、下部電極１１に０Ｖを印加する。これにより、イオン源層１４内でイオン化した金属元素が抵抗変化層１３内に拡散して伝導経路が形成されて、メモリセルは低抵抗化される。
抵抗変化型メモリセルの高抵抗化（Erase）時には、図２（Ｂ）に示すように、上部電極１２に０Ｖを印加し、下部電極１１に１．７Ｖを印加する。これにより、抵抗変化層１３内に拡散した金属元素がイオン源層１４内に戻り、メモリセルは高抵抗化される。
図３（Ａ），（Ｂ）において、低抵抗化（Write）、高抵抗化（Erase）時の電流の方向は抵抗体に記述した矢印で判断する。
また、図４に示すように、ライト（Write）電流値によってメモリセルの抵抗が変化する。
【０００８】
非特許文献１には、ライト（Write）電流を制御することで多値記憶を達成する例が記載されている。
【０００９】
抵抗変化型メモリセルは、上述したように、ライト（Write）電流を制御することで、ライトストレス（Write Stress）を緩和し、書き換え特性を向上させるため、ライト電流を制御する必要がある。
【００１０】
一般的な電流制御方式として、基準電流をミラー回路で折り返すことでライト電流を制御する方法がある。
【００１１】
図５は、基準電流をミラー回路で折り返すことでライト電流を制御する方式を示す回路図である。図６（Ａ）〜（Ｄ）は、図５の回路の動作波形を示す図である。なお、図５および図６は、ライト動作についてのみ記述しているが、イレーズ動作についても同様の回路構成で制御される。
【００１２】
図５の回路は、基準電流源Ｉ１、カンレトミラー回路ＭＲ１、スイッチングトランジスタＳＴＲ１を有している。カンレトミラー回路ＭＲ１の出力ラインは、スイッチングトランジスタＳＴＲ１を介してビットラインＢＬに接続される。
【００１３】
基準電流をライトドライバへ折り返し供給することで、セル電流を制御可能である。
しかし、図６の波形図のように、抵抗変化が急峻で、ビットラインＢＬの負荷が大きい場合、ライトドライバによるＢＬ電位制御遅延が発生するため、過渡的にライト電流が増加する。これにより、ライト電流精度が低下する。
図４に示したとおり、多値化を狙った場合、ライト電流精度が抵抗分布精度に反映するため、大きな課題となる。
【００１４】
この抵抗変化型メモリセルのライト電流を制御する技術が非特許文献２に開示されている。
この技術は、メモリセルの選択トランジスタのゲート電圧（ワードラインＷＬの電圧）を制御することで電流制御する方法である。
【００１５】
【非特許文献１】<A Novel Resistance Memory with High Scalability and Nanosecond Switching> K. Aratani, K. Ohba, T. Mizuguchi, S. Yasuda, T. Shiimoto, T. Tsushima, T. Sone, K. Endo, A. Kouchiyama, S. Sasaki, A. Maesaka, N. Yamada, and H. Narisawa , Technical Digest IEDM 2007, pp.783-786
【非特許文献２】< Low Power and High Speed Switching of Ti-doped NiO ReRAM K. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Jizuka, Y. Ito, A. Takahashi, A. Okano,Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama , Technical Digest IEDM 2007, pp.767-770
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図７は、メモリセルの選択トランジスタのゲート電圧（ワードラインＷＬの電圧）を制御することで電流制御する回路を示す図である。
図８（Ａ）〜（Ｄ）は、図７の回路の動作波形を示す図である。
図７において、図５と同様の構成部分は同一符号をもって表している。
なお、図７および図８は、ライト方向についてのみ記述しているが、イレーズ方向についても同様の回路構成で制御される。
【００１７】
この回路では、ワードラインＷＬ電位のメモリセルの閾値Ｖｔｈ落ちにビットラインＢＬの電位が制御される。
【００１８】
しかし、この方式では、ワードラインドライバ回路ＷＬＤＲＶが複雑になるという不利益がある。
ワードラインＷＬ用電源を別電源とし、さらにその電源電位はイレーズ（Erase）、ライト（Write）それぞれ最適な電圧が違うため、動作に応じて電源電位を変える必要がある。
【００１９】
本発明は、抵抗変化型メモリセル電流印加を高精度に実現でき、多値化が容易に実現することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、ワードラインと、ビットラインと、上記ワードラインと上記ビットラインに接続されるメモリセルと、上記ビットライン電位を制御する制御系と、を有し、上記メモリセルは、第１の電極と第２の電極との間に記憶層が挟まれて形成され、上記第１の電極と第２の電極との間に電圧印加されることによって抵抗値が変化する記憶素子と、上記記憶素子とビットラインとの間に接続され、ゲートが対応する行に配線された上記ワードラインに接続されたアクセストランジスタと、を含み、上記制御系は、上記ビットラインを含む電流パスに電界効果トランジスタが配置され、上記メモリセルに印加する電圧を設定するために、上記電界効果トランジスタのゲート電圧を制御する。
【発明の効果】
【００２１】
本発明によれば、抵抗変化型メモリセル電流印加を高精度に実現でき、多値化が容易に実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
【００２３】
＜１．第１の実施形態＞
図９は、本発明の実施形態に係る半導体装置の全体構成を示すブロック図である。
【００２４】
半導体装置１００は、図９に示すように、メモリアレイ部１１０、プリデコーダ１２０、Ｘアドレス（ロウアドレス）デコーダ１３０、ワードラインドライバ１４０、カラムスイッチ（ＣＳＷ）ドライバ１５０、およびカラムスイッチ１６０を有する。
半導体装置１００は、リード・ライト・イレーズ制御部（以下、制御部）１７０、スワップ回路１８０、ライト・イレーズドライバ（以下、ライトドライバ）１９０、センスアンプ２００、および入出力バッファ（Input/Output Buffer）２１０を有している。
【００２５】
メモリアレイ部１１０は、複数の抵抗変化型ＲＡＭセル（メモリセル）１１１がｍ行ｎ列（ｍ×ｎ）のマトリクス状に配置されている。ただし、図９においては、図面の簡単化のために２×２のマトリクスとして示している。
【００２６】
例としてメモリセル１１１が図１のデバイス構造を有するものとする。
メモリセル１１１は、第１の電極と第２の電極との間に記憶層が挟まれて形成され、第１の電極と第２の電極との間に印加される電圧によって抵抗値が変化する記憶素子（抵抗）１１２と、ワードラインＷＬによって制御されるアクセストランジスタ１１３を有する。
【００２７】
メモリアレイ部１１０においては、メモリセル１１１の行配列にそれぞれ対応した、各行に、アクセストランジスタ用のワードラインＷＬ＜０＞〜ＷＬ＜ｍ＞が配線されている。
また、メモリアレイ部１１０においては、メモリセル１１１の列配列にそれぞれ対応した、各列に、ビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞、が、ワードラインＷＬ＜０＞〜ＷＬ＜ｍ＞と直交するように配線されている。
【００２８】
そして、同一行に配置されたメモリセル１１１のアクセストランジスタ１１３のゲート電極は、対応する行に配線されたワードラインＷＬ＜０＞〜ＷＬ＜ｍ＞に共通に接続されている。
また、同一列に配置されたメモリセル１１１のアクセストランジスタ１１３の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線されたビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞に共通に接続されている。
また、各メモリセル１１１において、記憶素子（抵抗）１１２の一端がプレート電圧供給ラインＶＰＬＡＴＥに接続され、他端がアクセストランジスタ１１３の他方の拡散層（他方のソース・ドレイン領域）に接続されている。
【００２９】
メモリセル１１１は、１トランジスタ１抵抗素子（１Ｔ１Ｒ）のメモリセルに対して、第１電極に印加する電圧を、電流パスにＮＭＯＳ（ＰＭＯＳ）を配置しＮＭＯＳ（ＰＭＯＳ）のゲート電圧を制御することによって印加電流（電圧）を実現する方式が採用される。
このライト（書き込み）電流制御方式には、リファレンスメモリセルに電流印加し、そのときのリファレンスセル印加電圧をミラーする（折り返す）ことでメモリセルへの印加電圧を制御する方式を含む。
【００３０】
［ライト電流制御系の基本構成］
図１０は、ライト電流制御方式を採用したライト電流制御系の要部の基本構成を示す図である。
【００３１】
この半導体装置１００Ａは、ライトドライバ１９０にリファレンス電流に基づく電圧をミラーさせるための基準電流ミラー部２２０を有する。
【００３２】
ライトドライバ１９０は、電圧ミラー用のＰＭＯＳトランジスタＰＴ１９０、およびライトイネーブル用のＮＭＯＳトランジスタＮＴ１９０がカラムビットラインＣＢＬの一端と基準電位（たとえば接地電位ＧＮＤ）との間に直列に接続されている。
【００３３】
基準電流ミラー部２２０は、メモリセル１１１と同様に、第１の電極と第２の電極との間に記憶層が挟まれて形成され、第１の電極と第２の電極との間に印加される電圧によって抵抗値が変化するリファレンス記憶素子（抵抗）１１２ＲＥＦを有する。
さらに、基準電流ミラー部２２０は、ゲートが電源電圧源ＶＤＤに接続されたリファレンスアクセストランジスタ１１３ＲＥＦを有する。
さらに、基準電流ミラー部２２０は、ダイオード接続されたＰＭＯＳトランジスタＰＴ２２０、および基準電流Ｉｒｅｆの基準電流源Ｉ２２０を有する。
【００３４】
リファレンス記憶素子（抵抗）１１２ＲＥＦの一端がプレート電圧供給ラインＶＰＬＡＴＥに接続され、他端がリファレンスアクセストランジスタ１１３ＲＥＦのソースに接続されている。
リファレンスアクセストランジスタ１１３ＲＥＦのドレインがＰＭＯＳトランジスタＰＴ２１０のドレインおよびゲートに接続され、その接続ノードＮＤ２２０が、ライトドライバ１９０のＰＭＯＳトランジスタＰＴ１９０のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ２２０のソースが基準電流源Ｉ２２０に接続され、基準電流源Ｉ２２０は接地電位ＧＮＤに接続されている。
【００３５】
このライト電流制御系は、リファレンスメモリセル１１１ＲＥＦに電流印加し、そのときのリファレンスセル印加電圧をＰＭＯＳトランジスタＰＴ１９０によりミラーする（折り返す）ことでメモリセル１１１への印加電圧を制御する。
さらに具体的な動作については、後で述べる。
【００３６】
プリデコーダ１２０は、入力アドレスをプリデコードして、Ｘアドレス系とＹアドレス系に分け、Ｘアドレスデコーダ１３０およびカラムスイッチドライバ１５０に供給する。
プリデコーダ１２０は、たとえばＹアドレスデコーダを含んで構成される。
【００３７】
図１１は、本実施形態に係るＹアドレスデコーダの基本的な構成例を示す回路図である。
図１１のＹアドレスデコーダ１２０Ａは、基本的な構成として２アドレスＹ０，Ｙ１の入力に対応した構成を有している。
【００３８】
このＹアドレスデコーダ１２０Ａは、２入力のＮＡＮＤ回路ＮＡ１２１〜ＮＡ１２４、インバータＩＶ１２１〜１２４、およびノット回路ＮＯＴ１２１〜１２４を有する。
ＮＡＮＤ回路ＮＡ１２１，ＮＡ１２３の第１入力、並びに、インバータＩＶ１２１、ＩＶ１２３の入力がＹアドレスＹ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１２１の第２入力、ＮＡＮＤ回路ＮＡ１２２の第２入力、並びに、インバータＩＶ１２２，ＩＶ１２４の入力がＹアドレスＹ１の入力ラインに接続されている。そして、インバータＩＶ１２１の出力がＮＡＮＤ回路ＮＡ１２２の第１入力に接続され、インバータＩＶ１２２の出力がＮＡＮＤ回路ＮＡ１２３の第２入力に接続されている。インバータＩＶ１２３の出力がＮＡＮＤ回路ＮＡ１２４の第１入力に接続され、インバータＩＶ１２４の出力がＮＡＮＤ回路ＮＡ１２４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１２１の出力がノット回路ＮＯＴ１２１の入力に接続され、ＮＡＮＤ回路ＮＡ１２２の出力がノット回路ＮＯＴ１２２の入力に接続されている。ＮＡＮＤ回路ＮＡ１２３の出力がノット回路ＮＯＴ１２３の入力に接続され、ＮＡＮＤ回路ＮＡ１２４の出力がノット回路ＮＯＴ１２４の入力に接続されている。
【００３９】
このプリデコーダ１２０においては、Ｙアドレス（Ｙ１，Ｙ０）が（０，０）の場合、ノット回路ＮＯＴ１２４からＹセレクト信号Ｙ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（０，１）の場合、ノット回路ＮＯＴ１２３からＹセレクト信号Ｙ ＳＥＬ２が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，０）の場合、ノット回路ＮＯＴ１２２からＹセレクト信号Ｙ ＳＥＬ１が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，１）の場合、ノット回路ＮＯＴ１２１からＹセレクト信号Ｙ ＳＥＬ０が活性化されたアクティブのハイレベルで出力される。
【００４０】
Ｘアドレスデコーダ１３０は、ＸアドレスＸ０、Ｘ１、・・を受けて選択するワードラインを指定するＸセレクト信号Ｘ ＳＥＬ０，１，・・・をアクティブ（たとえばハイレベル）にしてワードラインデコーダ１４０に出力する。
【００４１】
図１２は、本実施形態に係るＸアドレスデコーダの基本的な構成例を示す回路図である。
図１２のＸアドレスデコーダ１３０は、基本的な構成として２アドレスＸ０，Ｘ１の入力に対応した構成を有している。
【００４２】
このＸアドレスデコーダ１３０は、２入力のＮＡＮＤ回路ＮＡ１３１〜ＮＡ１３４、インバータＩＶ１３１〜１３４、およびノット回路ＮＯＴ１３１〜１３４を有する。
ＮＡＮＤ回路ＮＡ１３１，ＮＡ１３３の第１入力、並びに、インバータＩＶ１３１、ＩＶ１３３の入力がＸアドレスＸ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１３１の第２入力、ＮＡＮＤ回路ＮＡ１３２の第２入力、並びに、インバータＩＶ１３２，ＩＶ１３４の入力がＸアドレスＸ１の入力ラインに接続されている。そして、インバータＩＶ１３１の出力がＮＡＮＤ回路ＮＡ１３２の第１入力に接続され、インバータＩＶ１３２の出力がＮＡＮＤ回路ＮＡ１３３の第２入力に接続されている。インバータＩＶ１３３の出力がＮＡＮＤ回路ＮＡ１３４の第１入力に接続され、インバータＩＶ１３４の出力がＮＡＮＤ回路ＮＡ１３４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１３１の出力がノット回路ＮＯＴ１３１の入力に接続され、ＮＡＮＤ回路ＮＡ１３２の出力がノット回路ＮＯＴ１３２の入力に接続されている。ＮＡＮＤ回路ＮＡ１３３の出力がノット回路ＮＯＴ１３３の入力に接続され、ＮＡＮＤ回路ＮＡ１３４の出力がノット回路ＮＯＴ１３４の入力に接続されている。
【００４３】
このＸアドレスデコーダ１３０においては、Ｘアドレス（Ｘ１，Ｘ０）が（０，０）の場合、ノット回路ＮＯＴ１３４からＸセレクト信号Ｘ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（０，１）の場合、ノット回路ＮＯＴ１３３からＸセレクト信号Ｘ ＳＥＬ２がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，０）の場合、ノット回路ＮＯＴ１３２からＸセレクト信号Ｘ ＳＥＬ１がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，１）の場合、ノット回路ＮＯＴ１３１からＸセレクト信号Ｘ ＳＥＬ０がアクティブのハイレベルで出力される。
【００４４】
ワードラインドライバ１４０は、Ｘアドレスデコーダ１２０によるＸセレクト信号Ｘ ＳＥＬ、制御部１７０によるワードラインイネーブル信号ＷＬＥＮに応答して、Ｘアドレスで指定されたワードラインＷＬを駆動する（ハイレベルに設定する）。
【００４５】
図１３は、本実施形態に係るワードラインデコーダの構成例を示す図である。
【００４６】
図１３のワードラインドライバ１４０は、２入力のＮＡＮＤ回路ＮＡ１４１，ＮＡ１４２、およびノット回路ＮＯＴ１４１，ＮＯＴ１４２を有する。
ＮＡＮＤ回路ＮＡ１４１にはＸアドレスデコーダ１３０で生成されたＸセレクト信号Ｘ ＳＥＬ０および制御部１７０によるワードラインイネーブル信号ＷＬＥＮが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４１に出力される。
このノット回路ＮＯＴ１４１を介した駆動信号によりＸアドレスにより指定された行のワードラインＷＬが駆動される。
【００４７】
同様に、ＮＡＮＤ回路ＮＡ１４２にはＸアドレスデコーダ１３０で生成されたＸセレクト信号Ｘ ＳＥＬ１および制御部１７０によるワードラインイネーブル信号ＷＬＥＮが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４２に出力される。
このノット回路ＮＯＴ１４２を介した駆動信号によりＸアドレスにより指定された行のワードラインＷＬが駆動される。
【００４８】
カラムスイッチドライバ１５０は、ＹアドレスデコーダよるＹセレクト信号Ｙ ＳＥＬ、制御部１７０によるカラムスイッチイネーブル信号ＹＳＷＥＮに応答して、カラムスイッチ信号ＳＣＳＷを生成する。
カラムスイッチドライバ１５０は、このカラムスイッチ信号ＳＣＳＷによりＹアドレスで指定されたカラムスイッチを駆動する（オン状態にする）。
【００４９】
図１４は、本実施形態に係るカラムスイッチデコーダの構成例を示す図である。
【００５０】
図１４のカラムスイッチドライバ１５０は、２入力のＮＡＮＤ回路ＮＡ１５１，ＮＡ１５２、およびノット回路ＮＯＴ１５１，ＮＯＴ１５２を有する。
ＮＡＮＤ回路ＮＡ１５１にはＹアドレスデコーダ１２０Ａで生成されたＹセレクト信号Ｙ ＳＥＬ０および制御部１７０によるカラムスイッチイネーブル信号ＹＳＷＥＮが入力され、その否定的論理積の結果がノット回路ＮＯＴ１５１に出力される。
このノット回路ＮＯＴ１５１を介した駆動信号によりＸアドレスにより指定された列のカラムスイッチが駆動される。
【００５１】
同様に、ＮＡＮＤ回路ＮＡ１５２にはＹアドレスデコーダ１２０Ａで生成されたＹセレクト信号Ｙ ＳＥＬ１および制御部１７０によるカラムスイッチイネーブル信号ＹＳＷＥＮが入力され、その否定的論理積の結果がノット回路ＮＯＴ１５２に出力される。
このノット回路ＮＯＴ１５２を介した駆動信号によりＸアドレスにより指定された列のカラムスイッチが駆動される。
【００５２】
カラムスイッチ１６０は、各ビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞とカラムビットラインＣＢＬとを選択的に接続する複数のカラムスイッチが各ビットライン単位で配置されている。
カラムスイッチ１６０は、カラムスイッチドライバ１５０によりＹアドレスで指定されたカラムスイッチが駆動する（オン状態にする）。
【００５３】
制御部１７０は、リード信号ＲＤをアクティブで受けると、リードイネーブル信号ＲＤＷをアクティブにして、センスアンプ２００に出力する。
制御部１７０は、ライト信号ＷＲＴを受けると、ライトイネーブル信号ＷＥ、ライトドライブ信号ＷＤＲＶＥをライトドライバ１９０およびスワップ回路１８０に出力する。
制御部１７０は、イレーズ信号ＥＲＳを受けると、イレーズイネーブル信号ＥＲＳＥ、ライトドライブ信号ＷＤＲＶＥをライトドライバ１９０およびスワップ回路１８０に出力する。
【００５４】
スワップ回路１８０は、リードイネーブル信号ＲＤＷをアクティブで受けると、カラムビットラインＣＢＬおよびプレート電圧ラインをセンスアンプ２００に接続する。
スワップ回路１８０は、ライトイネーブル信号ＷＥまたはイレーズイネーブル信号ＥＲＳＥをアクティブで受けると、カラムビットラインＣＢＬおよびプレート電圧ラインをライトドライバ１９０に接続する。
【００５５】
ライトドライバ１９０は、図１０に示したように、リファレンスメモリセル１１１ＲＥＦに電流印加し、そのときのリファレンスセル印加電圧をＰＭＯＳトランジスタＰＴ１９０によりミラーする（折り返す）ことでメモリセル１１１への印加電圧を制御する。
【００５６】
センスアンプ２００は、リードデータを増幅して入出力バッファ２１０に出力する。
【００５７】
次に、本第１の実施形態に係るライト電流制御系の具体的な動作について、図１５および図１６（Ａ）〜（Ｇ）に関連つけて説明する。
【００５８】
図１５は、本第１の実施形態に係るライト電流制御系の具体的な構成例を示す回路図である。
図１６（Ａ）〜（Ｇ）は、図１５の回路の動作波形を示す図である。
図１６（Ａ）はライトイネーブル信号ＷＥを、図１６（Ｂ）はライトドライブ信号ＷＤＲＶＥを、図１６（Ｃ）はワードライン電圧を、図１６（Ｄ）はカラムスイッチＣＳＷのオン、オフ状態を、それぞれ示している。図１６（Ｅ）はＲｃｅｌｌ（記憶素子）１１２のレベル変化を、図１６（Ｆ）はビットラインＢＬの電位を、図１６（Ｇ）はメモリセル１１１のセル電流Ｉｃｅｌｌを、それぞれ示している。
【００５９】
図１５のライト電流制御系は、図１０の回路の構成に加えて、ライトイネーブル信号ＷＥによる駆動制御部およびカラムスイッチ部が具体的に示されている。
なお、図１５のライト電流制御系は、理解を容易にするために１カラム分のみ示している。また、図１５においては、スワップ回路は省略してある。
【００６０】
すなわち、ライトドライバ１９０は、図１０の構成に加えて、インバータＩＶ１９０およびスイッチとしてのＰＭＯＳトランジスタＰＴ１９１を有する。
インバータＩＶ１９０は、その入力にライトイネーブル信号ＷＥが供給され、出力がＰＭＯＳトランジスタＰＴ１９１のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１９１のソースが電源電圧源ＶＤＤに接続され、ドレインがプレート電圧供給ラインＶＰＬＡＴＥに接続されている。
【００６１】
カラムスイッチ１６０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース・ドレイン同士を接続した転送ゲートスイッチ１６１，１６２、およびノット回路ＮＯＴ１６１を有する。
【００６２】
ＮＯＴ回路ＮＯＴ１６１は、その入力にカラムスイッチ信号ＳＣＳＷの供給ラインに接続されている。
転送ゲートスイッチ１６１は、その一方の入出力端子がビットラインＢＬに接続され、他方の入出力端子がカラムビットラインＣＢＬに接続されている。
転送ゲートスイッチ１６１を形成するＮＭＯＳトランジスタのゲートがカラムスイッチ信号ＳＣＳＷの供給ラインに接続され、ＰＭＯＳトランジスタのゲートがカラムスイッチ信号ＳＣＳＷの反転信号の供給ラインに接続されている。
転送ゲートスイッチ１６２は、その一方の入出力端子がビットラインＢＬに接続され、他方の入出力端子がプレート電圧供給ラインＬＶＰＬＡＴＥに接続されている。
転送ゲートスイッチ１６２を形成するＰＭＯＳトランジスタのゲートがカラムスイッチ信号ＳＣＳＷの供給ラインに接続され、ＮＭＯＳトランジスタのゲートがノット回路ＮＯＴ１６１の出力（信号ＳＣＳＷの反転信号）の供給ラインに接続されている。
【００６３】
［書き込み動作の説明］
始めは、ライトイネーブル信号ＷＥはハイレベルで、ＰＭＯＳトランジスタＰＴ１９１がオンし、プレート電圧供給ラインＬＶＰＬＡＴＥがＶＤＤレベルとなっている。
そして、図１６（Ｄ）に示すように、カラムスイッチ信号ＳＣＳＷはローレベル（CSW=L）のため、転送ゲートスイッチ１６２ビットラインＢＬはプレート電圧ＶＰＬＡＴＥ（=ＶＤＤ）にリセットされている。
この状態でワードラインＷＬ、カラムスイッチ信号ＣＳＷ、ライトドライブ信号ＷＤＲＶＥが活性化される。すると記憶素子（Ｒｒｅｆ）１１２に基準電流Ｉｒｅｆを印加するビットラインＢＬ電位を下限としてビットラインＢＬ電位が低下する。
始めは、セル（Cell）抵抗が高いためビットラインＢＬ電位はビットラインＢＬ電位下限値よりも高めである。
次に、ライト電流によりセル（Cell）抵抗が低下すると、ビットラインＢＬ電位下限値までビットラインＢＬ電位が低下し、ライト電流にリミットが掛かる。このため、記憶素子１１２の抵抗値Ｒｃｅｌｌはリファレンスセル１１２ＲＥＦの抵抗値ＲＲＥＦと等しくなった時点で書き込みが飽和する。
【００６４】
本第１の実施形態によれば、ワードラインＷＬを駆動するワードラインドライバ１４０を０Ｖ〜ＶＤＤの振幅にしたまま、ライト電流を高精度に制御することができる。
【００６５】
＜第２の実施形態＞
図１７は、本第２の実施形態に係るライト電流制御系の具体的な構成例を示す回路図である。
【００６６】
本第２の実施形態に係るライト電流制御系が図１５のライト電流制御系と異なる点は、多値記憶に対応した構成を有することにある。
【００６７】
図１７のライト電流制御系において、ライトドライバ１９０Ａは、抵抗値の違うリファレンスメモリセル２２０−１，２２０−２，２２０−３を配置し、任意のリファレンスメモリセル電流を参照することができる方式を含む。
リファレンスメモリセル２２０−１，２２０−２，２２０−３の出力用のノードＮＤ２２０−１〜ＮＤ２２０−３は、転送ゲート１９１〜１９３を介してＰＭＯＳトランジスタＰＴ１９０のゲートに選択的に接続される。
【００６８】
カラムスイッチ１６０Ｂは、図１５の転送ゲートスイッチ１６２の代わりにＮＭＯＳトランジスタＮＴ１６１が接続され、ＮＯＴ回路ＮＯＴ１６１の出力側に２入力ＮＯＲ回路ＮＲ１６１が接続されている。
ＮＭＯＳトランジスタＮＴ１６１は、ソースが接地され、ドレインがビットラインＢＬに接続され、ゲートがＮＯＲ回路ＮＲ１６１の出力に接続されている。
ＮＯＲ回路ＮＲ１６１は第１入力がＮＯＴ回路ＮＯＴ１６１の出力に接続され、第２入力がイレーズイネーブル信号ＥＲＳＥの供給ラインに接続されている。
【００６９】
動作は、図１６に関連付けて説明した図１５の回路と同様に行われる。所望するライト抵抗値に応じて接続するリファレンス抵抗を切り替える点が追加される。
本方式により、図１５の回路と同様の効果を得つつ、多値化に対応できる効果がある。
【００７０】
＜第３の実施形態＞
図１８は、本第３の実施形態に係るライト（イレーズ）電流制御系の具体的な構成例を示す回路図である。
図１９（Ａ）〜（Ｇ）は、図１８の回路の動作波形を示す図である。
図１９（Ａ）はイレーズイネーブル信号ＥＲＳＥを、図１９（Ｂ）はライトドライブ信号ＷＤＲＶＥを、図１９（Ｃ）はワードライン電圧を、図１９（Ｄ）はカラムスイッチＣＳＷのオン、オフ状態を、それぞれ示している。図１９（Ｅ）はＲｃｅｌｌ（記憶素子）１１２のレベル変化を、図１９（Ｆ）はビットラインＢＬの電位を、図１９（Ｇ）はメモリセル１１１のセル電流Ｉｃｅｌｌを、それぞれ示している。
【００７１】
本第３の実施形態に係るライト電流制御系が図１５のライト電流制御系と異なる点は、イレーズ制御に対応した構成を有することにある。
【００７２】
図１８の回路が図１５の回路と異なる構成は、インバータＩＶ１９０およびＰＭＯＳトランジスタＰＴ１９１の代わりにＮＭＯＳトランジスタＮＴ１９１が配置されている構成にある。
ＮＭＯＳトランジスタＮＴ１９１のソースが接地され、ドレインがプレート電圧供給ラインＬＶＰＬＡＴＥに接続され、ゲートがイレーズイネーブル信号ＥＲＳＥの供給ラインに接続されている。
また、ミラー用のＰＭＯＳトランジスタＰＴ１９０の代わりにＮＭＯＳトランジスタＮＴ１９２を適用し、スイッチトランジスタＮＴ１９０の代わりにＰＭＯＳトランジスタＰＴ１９２を適用している。そして、ＰＭＯＳトランジスタＰＴ１９２のゲートには、インバータＩＶ１９２を介してドライブイネーブル信号ＷＤＲＶＥが供給される。
そして、基準電流ミラー部２２０Ｂにおいても、ダイオード接続をＰＭＯＳトランジスタＰＴ２２０の代わりにＮＭＯＳトランジスタＮＴ２２０を適用している。
【００７３】
［イレーズ動作の説明］
始めは、イレーズイネーブル信号ＥＲＳＥはローレベルで、ＮＭＯＳトランジスタＮＴ１９１がオンし、プレート電圧供給ラインＬＶＰＬＡＴＥが０Ｖレベルとなっている。
そして、図１９（Ｄ）に示すように、カラムスイッチ信号ＣＳＷはローレベル（CSW=L）のため、転送ゲートスイッチ１６２ビットラインＢＬはプレート電圧ＶＰＬＡＴＥ（=０Ｖ）にリセットされている。
この状態でワードラインＷＬ、カラムスイッチ信号ＣＳＷ、ライトドライブ信号ＷＤＲＶＥが活性化される。すると記憶素子（Ｒｒｅｆ）１１２に基準電流Ｉｒｅｆを印加するビットラインＢＬ電位を上限としてビットラインＢＬ電位が上昇する。
始めは、セル（Cell）抵抗が低いためビットラインＢＬ電位はビットラインＢＬ電位上限値よりも低めである。
次に、イレーズ電流によりセル（Cell）抵抗が上昇すると、ビットラインＢＬ電位下限値までビットラインＢＬ電位が上昇し、イレーズ電流にリミットが掛かる。このため、記憶素子１１２の抵抗値Ｒｃｅｌｌはリファレンスセル１１２ＲＥＦの抵抗値ＲＲＥＦと等しくなった時点で書き込みが飽和する。
【００７４】
本第３の実施形態によれば、ワードラインＷＬを駆動するワードラインドライバ１４０を０Ｖ〜ＶＤＤの振幅にしたまま、イレーズ電流を高精度に制御することができる。
また、図１７で示した回路と同様の構成をとることで、多値化も可能である。
【００７５】
＜第４の実施形態＞
図２０は、本第４の実施形態に係るライト電流制御系の具体的な構成例を示す回路図である。
図２１（Ａ）〜（Ｊ）は、図２０の回路の動作波形を示す図である。
図２１（Ａ）はライトイネーブル信号ＷＥを、図２１（Ｂ）はライトドライブ信号ＷＤＲＶＥを、図２１（Ｃ）はプリライト信号ＩＷＥ ＰＲＧを、図２１（Ｄ）はプリライト信号ＩＷＥ ＰＲＤを、それぞれ示している。
図２１（Ｅ）は保持信号ＶＣＥＮを、図２１（Ｆ）はクランプ信号ＣＬＭＰ＜３：０＞を、図２１（Ｇ）はクランプ電圧ＶＣＬＡＭＰを、図２１（Ｈ）はＲｃｅｌｌ（記憶素子）１１２のレベル変化を、それぞれ示している。
図２１（Ｉ）はビットラインＢＬの電位を、図２１（Ｊ）はメモリセル１１１のセル電流Ｉｃｅｌｌを、それぞれ示している。
【００７６】
本第４の実施形態に係るライト電流制御系が図１５のライト電流制御系と異なる点は、以下の点にある。
【００７７】
抵抗変化がある程度低速な場合、図１５の回路構成ではライト初期（Cell抵抗高抵抗）に印加する電流が基準電流Ｉｒｅｆに制限されるため、ライト動作が低速になる場合がある。
そこで、本第４の実施形態においては、抵抗変化が低速であることを利用して、短いライト電流パルスを印加することで、ライト動作の高速化と電流高精度を両立する回路構成が採用されている。
【００７８】
本第４の実施形態においては、基準電流Ｉｒｅｆはプリリード電流Ｉｐｒｅ（プリリード動作用）とプリライト電流Ｉｐｒｇ（Write電流制御用）を両方持つ構成である。Ｉｐｒｇは省略することが可能である。プリリード電流Ｉｐｒｅはライト・イレーズ動作が発生しないような電流値に設定する。
プリリードにより抵抗値に、プリリード電流Ｉｐｒｅを印加したときのビットラインＢＬの電位を設定し、ダイオード接続されたゲート電位としてダイナミックに保持し、ライト時にミラー比を変えることで電流を印加する。
【００７９】
このような構成を実現するために、図２０の回路は、ライトドライバ１９０および電流制御部３００を有する。
【００８０】
ライトドライバ１９０Ｃは、インバータＩＶ１９０、ＰＭＯＳトランジスタＰＴ１９０，ＰＴ１９１に加えて以下の構成を有する。
電流源Ｉ１９１，Ｉ１９２、インバータＩＶ１９２、ＩＶ１９３、ＰＭＯＳトランジスタＰＴ１９２、ＰＴ１９３、ＮＭＯＳトランジスタＮＴ１９２、ＮＴ１９３、およびノードＮＤ１９０を有する。
【００８１】
電流源Ｉ１９１はプリライト電流Ｉｐｒｇを生成し、電流源Ｉ１９２はプリリード電流Ｉｐｒｅ−ｒｄを生成する。電流源Ｉ１９１，Ｉ１９２は電源電圧源ＶＤＤに接続されている。
インバータＩＶ１９２は、その入力にプリライト信号ＩＷＥ ＰＲＧが供給され、出力がＰＭＯＳトランジスタＰＴ１９２のゲートに接続されている。
インバータＩＶ１９３は、その入力にプリライト信号ＩＷＥ ＰＲＤが供給され、出力がＰＭＯＳトランジスタＰＴ１９３のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１９２は、ソースが電流源Ｉ１９１に接続され、ドレインがノードＮＤ１９０に接続されている。
ＰＭＯＳトランジスタＰＴ１９３は、ソースが電流源Ｉ１９２に接続され、ドレインがノードＮＤ１９０に接続されている。
ＮＭＯＳトランジスタＮＴ１９２は、ソースが接地され、ドレインがノードＮＤ１９０に接続され、ゲートがノードＮＤ１９０およびＮＭＯＳトランジスタＮＴ１９３のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ１９３は、ソースが接地され、ドレインがＮＭＯＳトランジスタＮＴ１９０のソースに接続されている。
【００８２】
このように、ライトドライバ１９０Ｃは、カレントミラー回路ＭＲ１９０が形成され、プリリード電流Ｉｐｒｅ−ｒｄおよびプリライト電流ＩｐｒｇをカラムビットラインＣＢＬ側に供給する。
【００８３】
電流制御部３００は、ＰＭＯＳトランジスタＰＴ３０１〜ＰＴ３０３、ＮＭＯＳトランジスタＮＴ３０１〜ＮＴ３０４、転送ゲートＴＭ３０１、インバータＩＶ３０１、キャパシタＣ３０１、およびノードＮＤ３０１〜ＮＤ３０３を有する。
ＰＭＯＳトランジスタＰＴ３０１〜ＰＴ３０３により並列電界効果トランジスタが形成される。
また、ＮＭＯＳトランジスタＮＴ３０１〜ＮＴ３０４によりクランプ制御用電界効果トランジスタ（クランプ制御用スイッチ）が形成される。
【００８４】
ノードＮＤ３０１がライトドライバ１９０ＣのＰＭＯＳトランジスタＰＴ１９０のドレインに接続されている。
ＮＭＯＳトランジスタＮ３０１のドレインがライトドライバ１９０ＣのＰＭＯＳトランジスタＰＴ１９０のソースに接続されている。ＮＭＯＳトランジスタＮＴ３０１のソースがノードＮＤ３０２に接続されている。
ノードＮＤ３０２はライトドライバ１９０ＣのＮＭＯＳトランジスタＮＴ１９０のドレインに接続されている。
ＰＭＯＳトランジスタＰＴ３０１〜ＰＴ３０３のソースがノードＮＤ３０１に接続され、ＮＭＯＳトランジスタＮＴ３０１〜ＮＴ３０４のソースがノードＮＤ３０２に接続されている。
ＰＭＯＳトランジスタＰＴ３０１のドレインがＮＭＯＳトランジスタＮＴ３０２のドレインに接続されている。
ＰＭＯＳトランジスタＰＴ３０２のドレインがＮＭＯＳトランジスタＮＴ３０３のドレインに接続されている。
ＰＭＯＳトランジスタＰＴ３０３のドレインがＮＭＯＳトランジスタＮＴ３０４のドレインに接続されている。
【００８５】
ＰＭＯＳトランジスタＰＴ３０１〜ＰＴ３０３のゲートがクランプ電圧ＶＣＬＡＭＰの供給ラインおよびノードＮＤ３０３に接続されている。
ノードＮＤ３０３はライトドライバ１９０ＣのＰＭＯＳトランジスタＰＴ１９０のゲート、キャパシタＣ３０１、および転送ゲートＴＭ３０１の一方の入出力端子に接続されている。
転送ゲートＴＭ３０１の他の入出力端子はノードＮＤ３０１に接続されている。
転送ゲートＴＭ３０１を形成するＰＭＯＳトランジスタのゲートがインバータＩＶ３０１の出力に接続され、ＮＭＯＳトランジスタのゲートおよびインバータＩＶ３０１の入力が信号ＶＣＥＮの供給ラインに接続されている。
【００８６】
ＮＭＯＳトランジスタＮＴ３０１のゲートがクランプ信号ＣＬＭＰ＜０＞の供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３０２のゲートがクランプ信号ＣＬＭＰ＜１＞の供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３０３のゲートがクランプ信号ＣＬＭＰ＜２＞の供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３０４のゲートがクランプ信号ＣＬＭＰ＜３＞の供給ラインに接続されている。
【００８７】
次に、図２１の回路の動作を、図２２（Ａ）〜（Ｊ）に関連付けて説明する。
【００８８】
ライトイネーブル信号ＷＥがローレベルに設定され、プリライト信号ＩＷＥ_ＰＲＧ、および保持信号ＶＣＥＮがハイレベルに設定される。これにより、ライト・イレーズが発生しないプリリード電流Ｉｐｒｅをメモリセルに印加する。このとき、転送ゲートＴＭ３０１がオンし、ＰＭＯＳトランジスタＰＴ１９０がダイオード接続となる。
このとき、クランプ信号ＣＬＭＰ<3:0>を１としておく。
このとき、プリリード電流Ｉｐｒｅと記憶素子１１２の抵抗ＲｃｅｌｌによりビットラインＢＬの電位が決まるため、この電位をダイオード接続されたＰＭＯＳトランジスタＰＴ１９０のゲート電圧にダイナミックに保持する。保持動作は信号ＶＣＥＮをローレベル（Ｌ）として、転送ゲートＴＭ３０１をオフにすることで実施する。
この後、電流Ｉｐｒｅによる電流制限を解除し（Ｉｐｒｇ=Ｈとしているが、ＶＤＤ接続のままでも良い）、ライト電流を印加する。
信号ＶＣＥＮがローレベル（Ｌ）のままなので、ビットラインＢＬの電位はプリリードで決めた値に制限される。
ライト電流はダイナミックに保持しているゲート電圧をミラーしているＮＭＯＳサイズをクランプ信号ＣＬＭＰＭ＜3:0＞によって切り替えることで制御する。
【００８９】
本方式により、ビットラインＢＬの抵抗によらず所望のライト電流を印加できるため高速にライト動作可能である。さらに高精度なライト電流制御が可能である。
【００９０】
実際は、電圧ＶＣＬＡＭＰを保持しているＰＭＯＳトランジスタＰＴ１９０のサイズ次第ではソース電位（=BL電位）はＩｐｒｅとＩｗｒｉｔｅ電位差が大きくなると差分が大きくなるため、ミラー制度が落ちてくる。
そのため、ある程度ライト動作が完了してきたらＩｐｒｇによる電流制御に切り替えることも可能である。
Ｉｐｒｇによる電流制御の場合、ビットラインＢＬの電位追随遅延による制度劣化が懸念されるが、プリリード動作による書き込みでほぼ狙いのライト抵抗になっているため、問題とはならない。
または、ソース電位の変動も考慮してミラー比をあらかじめ設定しておく手法も可能である。
【００９１】
＜第５の実施形態＞
図２２は、本第５の実施形態に係るライト（イレーズ）電流制御系の具体的な構成例を示す回路図である。
図２３（Ａ）〜（Ｊ）は、図２２の回路の動作波形を示す図である。
図２３（Ａ）はイレーズイネーブル信号ＥＲＳＥを、図２３（Ｂ）はライトドライブ信号ＷＤＲＶＥを、図２３（Ｃ）はプリライト信号ＩＷＥ ＰＲＧを、図２３（Ｄ）はプリライト信号ＩＷＥ ＰＲＤを、それぞれ示している。
図２３（Ｅ）は保持信号ＶＣＥＮを、図２３（Ｆ）はクランプ信号ＣＬＭＰ＜３：０＞を、図２３（Ｇ）はクランプ電圧ＶＣＬＡＭＰを、図２３（Ｈ）はＲｃｅｌｌ（記憶素子）１１２のレベル変化を、それぞれ示している。
図２３（Ｉ）はビットラインＢＬの電位を、図２３（Ｊ）はメモリセル１１１のセル電流Ｉｃｅｌｌを、それぞれ示している。
【００９２】
本第５の実施形態に係るライト電流制御系が図２０のライト電流制御系と異なる点は、イレーズ制御に対応した構成を有することにある。
【００９３】
図２２の回路が図２０の回路と異なる構成は、インバータＩＶ１９０およびＰＭＯＳトランジスタＰＴ１９１の代わりにＮＭＯＳトランジスタＮＴ１９１が配置されている構成にある。
ＮＭＯＳトランジスタＮＴ１９１のソースが接地され、ドレインがプレート電圧供給ラインＬＶＰＬＡＴＥに接続され、ゲートがイレーズイネーブル信号ＥＲＳＥの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１９２、ＰＴ１９３の代わりに、ＮＭＯＳトランジスタＮＴ１９４，ＮＴ１９５が接続されている。そして、ＮＭＯＳトランジスタＮＴ１９４，ＮＴ１９５のゲートに、プリライト信号ＩＷＥ ＰＲＧおよびプリリード信号ＩＷＥ ＰＲＤがインバータを介さずに直接供給される。
また、ＮＭＯＳトランジスタＮＴ１９２，ＮＴ１９３の代わりに、ＰＭＯＳトランジスタＰＴ１９４，ＰＴ１９５が接続されている。そして、ＰＭＯＳトランジスタＰＴ１９４，ＰＴ１９５のソースは電源電圧源ＶＤＤに接続されている。
さらに、ＮＭＯＳトランジスタＮＴ１９０の代わりにＰＭＯＳトランジスタＰＴ１９６が接続され、ＰＭＯＳトランジスタＰＴ１９０の代わりにＮＭＯＳトランジスタＮＴ１９７が接続されている。
そして、ＰＭＯＳトランジスタＰＴ１９６のゲートにはインバータＩＶ１９３を介してライトイネーブル信号ＷＥが供給される。
【００９４】
電流制御部３００Ｄにおいては、ＰＭＯＳトランジスタＰＴ３０１〜ＰＴ３０３の代わりにＮＭＯＳトランジスタＮＴ３０５〜ＮＴ３０７が接続されている。
また、ＮＭＯＳトランジスタＮＴ３０１〜ＮＴ３０４の代わりにＰＭＯＳトランジスタＰＴ３０４〜ＰＴ３０７が接続されている。
そして、ＰＭＯＳトランジスタＰＴ３０４〜ＰＴ３０７のゲートにはインバータＩＶ３０２〜ＩＶ３０５を介してクランプ信号ＣＬＭＰ＜０＞〜ＣＬＭＰ＜３＞が供給される。
【００９５】
動作は、基本的に上述した図２０の回路の場合と同様であることから、ここではその詳細は省略する。
【００９６】
本方式により、ビットラインＢＬの抵抗によらず所望のイレーズ電流を印加できるため高速にイレーズ動作可能である。さらに高精度なイレーズ電流制御が可能である。
【図面の簡単な説明】
【００９７】
【図１】抵抗変化型メモリセルの構成について説明するための図である。
【図２】抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の電位関係を示す図である。
【図３】抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の等価回路である。
【図４】Write電流値とCell抵抗との関係を示す図である。
【図５】基準電流をミラー回路で折り返すことでライト電流を制御する方式を示す回路図である。
【図６】図５の回路の動作波形を示す図である。
【図７】メモリセルの選択トランジスタのゲート電圧（ワードラインＷＬの電圧）を制御することで電流制御する回路を示す図である。
【図８】図７の回路の動作波形を示す図である。
【図９】本発明の実施形態に係る半導体装置の全体構成を示すブロック図である。
【図１０】ライト電流制御方式を採用したライト電流制御系の要部の基本構成を示す図である。
【図１１】Ｙアドレスデコーダの基本的な構成例を示す回路図である。
【図１２】Ｘアドレスデコーダの基本的な構成例を示す回路図である。
【図１３】本実施形態に係るワードラインデコーダの構成例を示す図である。
【図１４】本実施形態に係るカラムスイッチドライバの構成例を示す図である。
【図１５】本第１の実施形態に係るライト電流制御系の具体的な構成例を示す回路図である。
【図１６】図１５の回路の動作波形を示す図である。
【図１７】本第２の実施形態に係るライト電流制御系の具体的な構成例を示す回路図である。
【図１８】本第３の実施形態に係るライト（イレーズ）電流制御系の具体的な構成例を示す回路図である。
【図１９】図１８の回路の動作波形を示す図である。
【図２０】本第４の実施形態に係るライト電流制御系の具体的な構成例を示す回路図である。
【図２１】図２０の回路の動作波形を示す図である。
【図２２】本第５の実施形態に係るライト（イレーズ）電流制御系の具体的な構成例を示す回路図である。
【図２３】図２２の回路の動作波形を示す図である。
【符号の説明】
【００９８】
１００・・・半導体装置、１１０・・・メモリアレイ部、１２０・・・プリデコーダ、１３０・・・Ｘアドレス（ロウアドレス）デコーダ、１４０・・・ワードラインドライバ、１５０・・・カラムスイッチ（ＣＳＷ）ドライバ、１６０・・・カラムスイッチ、１７０・・・リード・ライト・イレーズ制御部、１８０・・・スワップ回路、１９０・・・ライト・イレーズドライバ、２００・・・センスアンプ、２１０・・・入出力バッファ（Input/Output Buffer）、２２０・・・基準電流ミラー部、３００・・・電流制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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