(57)【要約】【課題】ＳｉＧｅのチャネルを有する半導体装置の高性能化及び高信頼化をはかる。【解決手段】シリコンを主成分とする半導体基板１０１の一主面に設けられ、素子分離絶縁膜１０２によって区画された素子形成領域１０３と、チャネル領域となるＳｉ及びＧｅを主成分とし素子形成領域１０３上に設けられた半導体膜１０４と、半導体膜１０４上にゲート絶縁膜１０５を介して設けられたゲート電極１０６と、チャネル領域を挟んで半導体膜１０４及び基板１０１に形成されＳ／Ｄ領域１１０と、ゲート電極１０６の両側面に設けられた側壁絶縁膜１０９と、Ｓ／Ｄ領域１１０上の側壁絶縁膜１０９で区画されたＳ／Ｄコンタクト領域上に半導体膜１０４と金属との反応により形成され、且つＳ／Ｄコンタクト領域以外の半導体膜１０４よりも薄い膜厚に形成された金属化合物膜１１１とを備えた。【選択図】      図１
2010225686.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを主成分とする半導体基板の一主面に設けられ、素子分離絶縁膜によって区画された素子形成領域と、
前記素子形成領域上に設けられた、電界効果トランジスタのチャネル領域となるＳｉ及びＧｅを主成分とする半導体膜と、
前記半導体膜上の一部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極下のチャネル領域を挟んで前記半導体膜及び前記基板に形成されたソース／ドレイン領域と、
前記ゲート電極の両側面に設けられた側壁絶縁膜と、
前記ソース／ドレイン領域上の前記側壁絶縁膜で区画されたソース／ドレイン・コンタクト領域上に、前記半導体膜と金属との反応により形成され、且つ前記ソース／ドレイン・コンタクト領域以外の前記半導体膜よりも薄い膜厚に形成された金属化合物膜と、
を具備してなることを特徴とする半導体装置。
【請求項２】
前記半導体膜は、格子歪みを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属化合物膜中の金属は、Ｎｉ又はＮｉＰｔ合金であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
シリコンを主成分とする半導体基板の一主面に、素子形成領域を区画するように素子分離領域を形成する工程と、
前記素子形成領域上に、電界効果トランジスタのチャネル領域となるＳｉ及びＧｅを主成分とする半導体膜をエピタキシャル成長する工程と、
前記半導体膜上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側面に側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜を挟んで前記半導体膜及び前記基板にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域の前記半導体膜上に金属膜を形成する工程と、
前記金属膜と前記半導体膜との反応により、前記金属膜を構成する金属と前記Ｓｉ，Ｇｅを含む金属化合物膜を形成する工程と、
を有し、
前記半導体膜の膜厚を、前記金属化合物膜の形成におけるＳｉ消費量に相当する膜厚よりも厚くしたことを特徴とする半導体装置の製造方法。
【請求項５】
前記金属膜を構成する金属はＮｉ又はＮｉＰｔであり、前記半導体膜の膜厚を前記金属膜の膜厚の１．８倍以上に設定したことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ等の半導体装置に係わり、特にＳｉＧｅのチャネルを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ等の半導体装置の微細化が進んでおり、６５ｎｍを切るゲート長を有する超微細化・超高速ＦＥＴが実現されている。このような超微細化・超高速ＦＥＴでは、ゲート電極直下のチャネル領域の面積が、従来のＦＥＴと比較して非常に小さくなっている。このため、チャネル領域を走行する電子或いはホールの移動度は、チャネル領域に印加される応力により大きな影響を受ける。
【０００３】
そこで最近、チャネル領域に印加される応力を最適化して、ＦＥＴの動作速度を向上させる試みが数多くなされている。例えば、Ｓｉ基板のチャネル領域に二軸圧縮歪みＳｉＧｅ薄膜を形成する技術では、歪みＳｉＧｅチャネルにおける正孔の移動度が増加され、ｐ型ＦＥＴの性能を向上させることができる。
【０００４】
しかしながら、本発明者らが、歪みＳｉＧｅチャネルを有するＭＯＳＦＥＴにおいて、更なる高性能化をはかるためにソース／ドレイン・コンタクト領域にＮｉシリサイド若しくはＮｉＰｔアロイシリサイドを形成したところ、特性劣化や動作不良を招き、良好な素子特性が得られないのが分かった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１１９０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ＳｉＧｅチャネルを有するＭＯＳＦＥＴ等の高性能化及び高信頼化をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係わる半導体装置は、シリコンを主成分とする半導体基板の一主面上に設けられ、素子分離絶縁膜によって区画された素子形成領域と、前記素子形成領域上に形成された、電界効果トランジスタのチャネル領域となるＳｉ及びＧｅを主成分とする半導体膜と、前記半導体膜上の一部にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記半導体膜及び前記基板に設けられたソース／ドレイン領域と、前記ゲート電極の両側面に設けられた側壁絶縁膜と、前記ソース／ドレイン領域上の前記側壁絶縁膜で区画されたソース／ドレイン・コンタクト領域上に、前記半導体膜と金属との反応により形成され、且つ前記ソース／ドレイン・コンタクト領域以外の前記半導体膜よりも薄い膜厚に形成された金属化合物膜と、を具備してなることを特徴とする。
【０００８】
また、本発明の別の一態様に係わる半導体装置の製造方法は、シリコンを主成分とする半導体基板の一主面に、素子形成領域を区画するように素子分離領域を形成する工程と、前記素子形成領域上に、電界効果トランジスタのチャネル領域となるＳｉ及びＧｅを主成分とする半導体膜をエピタキシャル成長する工程と、前記半導体膜上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側面に側壁絶縁膜を形成する工程と、前記ゲート電極及び側壁絶縁膜を挟んで前記半導体膜及び前記基板にソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域上の前記半導体膜上に金属膜を形成する工程と、前記金属膜と前記半導体膜との反応により、前記金属膜を構成する金属と前記Ｓｉ，Ｇｅを含む金属化合物膜を形成する工程と、を有し、前記半導体膜の膜厚を、前記金属化合物膜の形成におけるＳｉ消費量に相当する膜厚よりも厚くしたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ソース／ドレイン・コンタクト領域上に形成するＳｉ，Ｇｅを含む金属化合物膜を半導体膜の膜厚よりも薄く形成することにより、ＳｉＧｅチャネルを有するＭＯＳＦＥＴ等の高性能化及び高信頼化をはかることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係わるｐチャネルＭＯＳＦＥＴの素子構造を示す断面図。
【図２】第１の実施形態に係わるｐチャネルＭＯＳＦＥＴの製造工程を示す断面図。
【図３】第１の実施形態に係わるｐチャネルＭＯＳＦＥＴの製造工程を示す断面図。
【図４】第２の実施形態に係わるｐチャネルＭＯＳＦＥＴの素子構造工程を示す断面図。
【図５】第２の実施形態に係わるｐチャネルＭＯＳＦＥＴの製造工程を示す断面図。
【図６】ＳｉＧｅチャネルを有するＭＯＳＦＥＴのソース／ドレイン・コンタクト領域上に金属シリサイドを形成した場合の問題点を説明するための断面図。
【発明を実施するための形態】
【００１１】
先に説明したように本発明者らは、ＳｉＧｅチャネルを有するＭＯＳＦＥＴにおいて、ソース／ドレイン領域の低抵抗化をはかる目的でソース／ドレイン・コンタクト領域にＮｉシリサイド若しくはＮｉＰｔアロイシリサイドを形成した。シリサイドの形成には、ソース／ドレイン・コンタクト領域の膜厚５〜１０ｎｍ程度のＳｉＧｅ薄膜上に膜厚８〜１２ｎｍ程度の金属膜（Ｎｉ又はＮｉＰｔ）を形成した後、金属膜とＳｉの反応により、Ｎｉシリサイド若しくはＮｉＰｔアロイシリサイドを形成した。
【００１２】
なお、金属膜としてＮｉを用いた場合、実際にはシリサイド（ＮｉＳｉ）以外に、ジャーマノイド（ＮｉＧｅ）や混晶膜（ＮｉＳｉＧｅ）が形成されるが、大部分はシリサイドであるため、金属膜とＳｉＧｅ膜との反応により形成される金属化合物膜は実質的に金属シリサイドと見なすことができる。
【００１３】
図６は、上記のようにして作製したＭＯＳＦＥＴの素子構造を示す断面図である。図中の１０１はＳｉ基板、１０２は素子分離絶縁膜、１０３はｐ型のウェル拡散層領域（素子形成領域）、１０４はＳｉＧｅ薄膜、１０５はゲート絶縁膜１０５、１０６はゲート電極、１０７は第１の側壁絶縁膜、１０８はソース／ドレイン・エクステンション層、１０９は第２の側壁絶縁膜、１１０はソース／ドレイン領域、１１１は金属シリサイド（金属化合物膜である。
【００１４】
図６に示すように、Ｎｉ若しくはＮｉＰｔアロイとＧｅ及びＳｉの反応速度・安定性の違いから、凹凸を有したシリサイド界面のモフォロジー荒れ（破線Ａ部分）、Ｎｉシリサイド若しくはＮｉＰｔアロイシリサイドのゲート側壁下への異常成長（破線Ｂ部分）、更にはデシリサイド形成が発生した。このような構造では、微細ＦＥＴ特性劣化や動作不良が懸念される。
【００１５】
本実施形態は上記事情を考慮してなされたもので、金属化合物膜１１１が形成されても金属化合物膜１１１の底部がウェル拡散層領域１０３に達しないように、ＳｉＧｅ薄膜１０４の膜厚を十分厚くしたことを特徴としている。但し、ＳｉＧｅ薄膜１０４は厚くなると、結晶性が低下するため、３０％のＧｅ組成で上限は５０ｎｍ程度である。従って、この膜厚を超えない範囲で、金属化合物膜１１１が形成されても、金属化合物膜１１１の底部がウェル拡散層領域１０３に達しないように、ＳｉＧｅ薄膜１０４の膜厚を、金属化合物膜１１１の形成におけるＳｉ消費量に相当する膜厚よりも厚くすればよい。
【００１６】
以下、本発明の実施形態を図面を参照して説明する。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるｐチャネルＭＯＳＦＥＴの素子構造を示す断面図である。
【００１８】
図中の１０１はシリコン基板であり、この基板１０１の表面部に、素子形成領域となるｐ型のウェル拡散層領域（素子形成領域）１０３を囲むように、シリコン酸化膜による素子分離絶縁膜１０２が形成されている。素子形成領域１０３上に、ＭＯＳＦＥＴのチャネルとなる膜厚２０ｎｍのＳｉＧｅ薄膜１０４が形成されている。このＳｉＧｅ薄膜１０４は、Ｇｅの組成比が３０％のＳｉ0.7Ｇｅ0.3 膜であり、二軸の格子歪みを有している。
【００１９】
ＳｉＧｅ薄膜１０４上の一部に、ＳｉＯ2 等のゲート絶縁膜１０５を介して多結晶シリコン膜からなるゲート電極１０６が形成され、ゲート電極１０６の側部に側壁絶縁膜１０７，１０９が形成されている。
【００２０】
側壁絶縁膜１０７，１０９下のＳｉＧｅ薄膜１０４及び素子形成領域１０３には、ソース／ドレイン・エクステンション層１０８が形成され、その外側にはソース／ドレイン領域１１０が形成されている。
【００２１】
ゲート電極１０６上には、金属化合物膜１１１としてニッケルシリサイド膜（ＮｉｘＳｉ（１≦ｘ≦２））が形成されている。また、露出したＳｉＧｅ薄膜１０４の表面には、金属化合物膜１１１として、ニッケルシリサイド膜（ＮｉｘＳｉ（１≦ｘ≦２））、ニッケルジャーマナイド膜（ＮｉｘＧｅ（１≦ｘ≦２））及びその混晶膜（ＮｉxＳｉyＧｅ1-y（１≦ｘ≦２））が形成されている。
【００２２】
図２及び図３は、本実施形態のｐチャネルＭＯＳＦＥＴ１００の製造工程を示す断面図である。
【００２３】
まず、図２（ａ）に示すように、シリコン基板１０１の表面部に、シリコン酸化膜による素子分離絶縁膜１０２を形成する。続いて、素子分離絶縁膜に１０２に囲まれたシリコン領域にｐ型のウェル拡散層領域（素子形成領域）１０３を形成する。その後、ウェル拡散層領域１０３上に、ＭＯＳＦＥＴのチャネルとなる膜厚２０ｎｍのＳｉＧｅ薄膜１０４をエピタキシャルに成長させる。ここで、ＳｉＧｅ薄膜１０４は厚くなると、結晶性が低下するため、３０％のＧｅ組成のＳｉ0.7Ｇｅ0.3 の上限は５０ｎｍ程度である。また、ＳｉＧｅ薄膜１０４は、下地Ｓｉとの格子定数の違いにより、二軸の歪みを有するものとなる。
【００２４】
次いで、図２（ｂ）に示すように、全面にシリコン酸化膜及び多結晶シリコン膜を順に堆積した後、この積層構造膜をパターニングすることによりゲート電極構造を形成する。即ち、ゲート絶縁膜１０５及びゲート電極１０６を形成する。続いて、薄い（２〜１０ｎｍ程度）シリコン酸化膜を堆積しＲＩＥ等の異方性エッチングを行うことによりオフセットスペーサー（第１の側壁絶縁膜）１０７を形成する。そして、ボロン等の不純物をイオン注入技術により打ち込み、ＲＴＡ等の高温短時間熱処理を行うことで、露出したＳｉＧｅ薄膜１０４の表面及び素子形成領域１０３、若しくはＳｉＧｅ薄膜１０４の表面のみに、ｐ型の拡散層（ソース／ドレイン・エクステンション領域）１０８を形成する。
【００２５】
次いで、図２（ｃ）に示すように、全面にシリコン窒化膜を堆積した後、ＲＩＥ等の異方性エッチングを行うことにより、シリコン窒化膜側壁（第２の側壁絶縁膜）１０９を形成する。
【００２６】
次いで、図３（ｄ）に示すように、ゲート電極構造部及び側壁絶縁膜１０７，１０９をマスクに用い、ボロン等のｐ型不純物をイオン注入技術により露出したＳｉＧｅ薄膜１０４表面及び素子形成領域１０３に打ち込む。続いて、ＲＴＡ等の高温短時間熱処理を行うことで、露出したＳｉＧｅ薄膜膜１０４表面及び素子形成領域１０３に、ｐ型の拡散層（ソース／ドレイン領域）１１０を形成する。
【００２７】
次いで、図３（ｅ）に示すように、全面にシリサイド形成用の金属として、例えばニッケル（Ｎｉ）膜１１２をスパッタにより８ｎｍ程度堆積する。
【００２８】
ここで、Ｎｉ膜１１２が薄いと、島状のように不均一に形成されて電気的特性の劣化を招くため、Ｎｉ膜１１２としては６ｎｍ以上の厚さが必要である。Ｎｉ膜１１２は、シリサイド化により約１．８倍の厚みとなり、８ｎｍでは８×１．８＝１４．４ｎｍとなる。従って、後述するＮｉ膜１１２のシリサイド化によりシリサイド部分が素子形成領域１０３に達しないように、ＳｉＧｅ薄膜１０４の膜厚は１５ｎｍ以上が必要となる。
【００２９】
次いで、ハロゲンランプを用いた３５０℃程度のＲＴＡ処理を行い、Ｎｉ膜１１２のシリサイド化を行う。具体的には、多結晶ゲート電極１０６及び露出したＳｉＧｅ薄膜１０４の表面に接した部分のＮｉ膜をＳｉ及びＧｅと反応させる。これにより、図３（ｆ）に示すように、多結晶ゲート電極１０６上には、ニッケルシリサイド膜（ＮｉxＳｉ（１≦ｘ≦２））が形成される。一方、露出したＳｉＧｅ薄膜１０４の表面には、ニッケルシリサイド膜（ＮｉxＳｉ（１≦ｘ≦２））と共に、ニッケルジャーマナイド膜（ＮｉxＧｅ（１≦ｘ≦２））及びその混晶膜（ＮｉxＳｉyＧｅ1-y（１≦ｘ≦２））が形成される。このとき、素子分離絶縁膜１０２上や、膜側絶縁膜１０９上に堆積したＮｉ膜１１２はシリサイド、ジャーマナイド及びその混晶膜には変化しない。
【００３０】
なお、金属膜としてＮｉを用いた場合、上記したようにＮｉＳｉ以外に、ＮｉＧｅやＮｉＳｉＧｅが形成されるが、大部分はＮｉＳｉであるため、Ｎｉ膜とＳｉＧｅ膜との反応により形成される金属化合物膜は実質的にＮｉＳｉ膜と見なすことができる。
【００３１】
次いで、硫酸過水液やアンモニア過水液等のエッチング液を用いて未反応のＮｉ膜１１２をエッチング除去する。このとき、ニッケルシリサイド膜（ＮｉxＳｉ）、ニッケルジャーマナイド膜（ＮｉxＧｅ）及びその混晶膜（ＮｉxＳｉyＧｅ1-y）はこれらのエッチング液ではエッチングされないためそのまま残る。
【００３２】
続いて、５００℃程度のＲＴＡ処理を行い、ニッケルシリサイド膜（ＮｉxＳｉ）、ニッケルジャーマナイド膜（ＮｉxＧｅ）膜及びその混晶膜（ＮｉxＳｉyＧｅ1-y）と、Ｓｉ及びＧｅの反応をさらに進め、ニッケルモノシリサイド（ＮｉＳｉ）、ニッケルモノジャーマナイド（ＮｉＧｅ）膜及びその混晶膜（ＮｉＳｉyＧｅ1-y）を形成する。これにより、ゲート電極１０６上及びＳｉＧｅ薄膜１０４上に金属化合物膜１１１が形成される。
【００３３】
これ以降は、多結晶ゲート電極１０６の表面及びソース／ドレイン・コンタクト領域１１０表面に形成したニッケルモノシリサイド（ＮｉＳｉ）、ニッケルモノジャーマナイド（ＮｉＧｅ）膜及びその混晶膜（ＮｉＳｉyＧｅ1-y）に接続する配線層を形成することにより、トランジスタ素子が完成することになる。
【００３４】
このように本実施形態によれば、ｐチャネルＭＯＳＦＥＴのソース／ドレイン領域上にシリサイド膜，ジャーマナイド膜，及びその混晶膜等の金属化合物膜１１１を形成する際に、シリコン基板１０１を含まずＳｉＧｅ薄膜１０４中のみでシリサイデーション，ジャーマナイデーションを行うことで、安定したシリサイデーション，ジャーマナイデーションを達成することができる。即ち、チャネル領域にエピタキシャル成長させたＳｉＧｅ薄膜１０４の膜厚を、金属化合物膜１１１の形成におけるＳｉ消費量に相当する膜厚よりも厚くすることにより、金属化合物膜１１１の形成の際に、シリコン基板を含まずＳｉＧｅ薄膜１０４中のみでシリサイデーション、ジャーマナイデーションを行うことが可能となる。
【００３５】
このため、安定したシリサイデーション，ジャーマナイデーションを達成でき、シリサイド膜，ジャーマナイド膜及びその混晶膜とＳｉＧｅ薄膜１０４との界面モフォロジーを平滑にし、側壁下へのシリサイド膜、ジャーマナイド膜およびその混晶膜の潜りこみ成長を抑制することができる。これにより、高性能かつ高信頼な微細ｐ型ＭＯＳＦＥＴを実現することが可能となる。
【００３６】
また、シリサイド膜，ジャーマナイド膜及びその混晶膜と基板の界面にドーパントの活性化率が高いＳｉ0.7Ｇｅ0.3 膜が配置されることにより、コンタクト抵抗の低減が可能となり、高信頼な微細ｐ型ＭＯＳＦＥＴを実現することが可能となる。
【００３７】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わるｐチャネルＭＯＳＦＥＴの素子構造工程を示す断面図である。なお、図２中の２０１〜２１１は図１中の１０１〜１１１に相当している。
【００３８】
本実施形態が先に説明した第１の実施形態と異なる点は、ゲート側壁絶縁膜を３層にしたことにある。即ち、ゲート構造部の側面には、シリコン酸化膜からなるオフセットスペーサー（第１の側壁絶縁膜）２０７、シリコン窒化膜からなる側壁膜（第２の側壁絶縁膜）２０９、及びシリコン酸化膜からなる側壁膜（第３の側壁絶縁膜）２１５が形成されている。
【００３９】
図５（ａ）〜（ｃ）は、本発明の第２の実施形態に係わるｐチャネルＦＥＴの製造工程を示す断面図である。
【００４０】
ゲート電極構造部を作製するまでは、第１の実施形態の図２（ａ）〜（ｃ）の工程と同じである。
【００４１】
即ち、前記図２（ａ）と同様にして、シリコン基板２０１の表面部に、素子分離絶縁膜２０２で囲まれたｐ型のウェル拡散層領域（素子形成領域）２０３を形成した後、ウェル拡散層領域２０３の表面にチャネルとなる膜厚２０ｎｍのＳｉＧｅ薄膜２０４をエピタキシャルに成長させる。
【００４２】
次いで、前記図２（ｂ）と同様にして、ゲート絶縁膜２０５を介して多結晶シリコンゲート電極２０６を形成する。続いて、前記図２（ｃ）と同様にして、ゲート構造部の側面にオフセットスペーサー（第１の側壁絶縁膜）２０７を形成した後、ｐ型の拡散層（ソース／ドレイン・エクステンション領域）１０８を形成し、更にシリコン窒化膜側壁（第２の側壁絶縁膜）２０９を形成する。
【００４３】
次いで、図５（ａ）に示すように、全面にシリコン窒化膜を堆積したのち、ＲＩＥ等の異方性エッチングを行うことにより、ゲート部の側面のみにシリコン酸化膜側壁（第３の側壁絶縁膜）２１５を形成する。これにより、側壁絶縁膜全体としてのゲート長方向長さが長くなる。続いて、ボロン等のｐ型不純物をイオン注入技術により露出したＳｉＧｅ薄膜の表面及び素子形成領域２０３に打ち込み、ＲＴＡ等の高温短時間熱処理を行うことで、露出したＳｉＧｅ薄膜２０４の表面及び素子形成領域２０３にｐ型の拡散層（ソース／ドレイン領域）２１０を形成する。
【００４４】
次いで、図５（ｂ）に示すように、全面にシリサイド形成用の金属として例えばニッケル（Ｎｉ）膜２１２を８ｎｍ程度の厚さに堆積する。そして、ハロゲンランプを用いた３５０℃程度のＲＴＡ処理を行い、Ｎｉ膜２１２のシリサイド化を行う。具体的には、多結晶ゲート電極２０６及び露出したＳｉＧｅ薄膜２０４の表面に接した部分のＮｉ膜をＳｉ及びＧｅと反応させる。
【００４５】
これにより、図５（ｃ）に示すように、多結晶ゲート電極２０６上にはニッケルシリサイド膜（ＮｉxＳｉ（１≦ｘ≦２））が形成される。露出したＳｉＧｅ薄膜２０４の表面には、ニッケルシリサイド膜（ＮｉxＳｉ（１≦ｘ≦２））と共に、ニッケルジャーマナイド膜（ＮｉxＧｅ（１≦ｘ≦２））及びその混晶膜（ＮｉxＳｉyＧｅ1-y（１≦ｘ≦２））が形成される。一方、素子分離絶縁膜２０２上や、側壁絶縁膜２１５上に堆積したニッケル膜はシリサイド、ジャーマナイドおよびその混晶膜には変化しない。
【００４６】
次いで、硫酸過水液やアンモニア過水液等のエッチング液を用いて未反応のＮｉ膜をエッチング除去する。このとき、ニッケルシリサイド膜（ＮｉxＳｉ）、ニッケルジャーマナイド膜（ＮｉxＧｅ）及びその混晶膜（ＮｉxＳｉyＧｅ1-y）はこれらのエッチング液ではエッチングされないためそのまま残る。
【００４７】
続いて、５００℃程度のＲＴＡ処理を行い、ニッケルシリサイド膜（ＮｉxＳｉ）、ニッケルジャーマナイド膜（ＮｉxＧｅ）膜及びその混晶膜（ＮｉxＳｉyＧｅ1-y）と、Ｓｉ及びＧｅの反応をさらに進め、ニッケルモノシリサイド（ＮｉＳｉ）、ニッケルモノジャーマナイド（ＮｉＧｅ）膜及びその混晶膜（ＮｉＳｉyＧｅ1-y）を形成する。
【００４８】
これ以降は、多結晶ゲート電極２０６の表面及びソース／ドレイン・コンタクト領域２１０の表面に形成したニッケルモノシリサイド（ＮｉＳｉ）、ニッケルモノジャーマナイド（ＮｉＧｅ）膜及びその混晶膜（ＮｉＳｉyＧｅ1-y）に接続する配線層を形成することにより、トランジスタ素子が完成することになる。
【００４９】
このように本実施形態においても、先の第１の実施形態と同様に、チャネル領域にエピタキシャル成長させたＳｉＧｅ薄膜２０４の膜厚を、金属化合物膜２１１の形成におけるＳｉ消費量に相当する膜厚よりも厚くすることにより、金属化合物膜２１１の形成の際に、シリコン基板を含まずＳｉＧｅ薄膜２０４中のみでシリサイデーション、ジャーマナイデーションを行うことが可能となる。従って、第１の実施形態と同様の効果が得られる。
【００５０】
また、本実施形態では、第３の側壁絶縁膜２１５の形成により、ソース／ドレイン領域上に形成する金属化合物膜２１１のゲート側の境界の位置を調節することができる。即ち、金属化合物膜２１１のゲート側の境界をソース／ドレイン領域のチャネル側の境界からより遠ざけることができる。
【００５１】
（変形例）
なお、本発明は上述した実施形態に限定されるものではない。実施形態においては、チャネルとなるＳｉＧｅ薄膜として、Ｇｅ組成が３０％のＳｉ0.7Ｇｅ0.3 を用いているが、Ｇｅ組成は仕様に応じて適宜変更可能である。また、必ずしもＳｉＧｅに限らず、ＳｉとＧｅを主成分とする半導体膜であればよい。例えば、Ｃ（カーボン）が混じったＳｉ1-xＧｅx を用いることも可能である。Ｓｉ1-xＧｅx チャネルにＣを添加することで、ゲート絶縁膜界面への不純物の拡散抑制、Ｓｉ1-xＧｅx 結晶性向上(臨界膜厚増加、転位成長の抑制)、及び更なる安定したシリサイデーション／ジャーマナイデーションが達成され電気的特性が改善する。また、Ｓｉ0.7Ｇｅ0.3 上にゲート絶縁膜の界面特性を改善するため薄いＳｉ膜をエピタキシャル成長させても良い。
【００５２】
また、実施形態においては、シリサイドメタル膜としてニッケル膜（Ｎｉ）を用いたが、ニッケルプラチナ合金膜（Ｎｉ1-xＰｔx（０．０２＜ｘ＜０．３）を用いることも可能である。ここで、Ｐｔの添加によりＮｉシリサイドの熱的安定性及び結晶性が改善する。但し、ＰｔシリサイドはＮｉシリサイドに比べて比抵抗が高いので、Ｐｔを添加し過ぎると、Ｎｉシリサイドの比抵抗が高くなりデバイス性能を劣化させる。このため、デバイス設計に応じた最適な濃度を設定する必要がある。Ｎｉ1-xＰｔx のＰｔ組成ｘが０．０２＜ｘ＜０．３の範囲であれば、熱的安定性及び結晶性の改善をはかりながら、物性値上顕著なデバイス特性劣化が生じるのを避けることができる。
【００５３】
また、実施形態においては、ｐ型のＭＯＳＦＥＴを例に挙げたが、実施形態とは逆の導電型の不純物種を用いることによりｎ型のＭＯＳＦＥＴに適用することも可能であり、フォトリソグラフィープロセスを用いて同一の基板上にｎ型のＭＯＳＦＥＴとｐ型のＭＯＳＦＥＴを同時に形成することも可能である。
【００５４】
また、実施形態では、チャネルを構成する半導体膜の格子歪みを有するものを用いたが、歪みのない、若しくは歪みが緩和された半導体膜を用いることも可能である。また、本発明は必ずしもＭＯＳＦＥＴに限るものではなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたＭＩＳＦＥＴに適用することも可能である。
【００５５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【符号の説明】
【００５６】
１０１，２０１…シリコン基板
１０２，２０２…シリコン酸化膜
１０３，２０３…ｎ型のウェル拡散層領域（素子形成領域）
１０４，２０４…歪みＳｉＧｅ薄膜
１０５，２０５…ゲート絶縁膜
１０６，２０６…多結晶ポリシリコンゲート電極
１０７，２０７…シリコン酸化膜側壁（第１の側壁絶縁膜）
１０８，２０８…ｐ型のソース／ドレイン・エクステンション領域
１０９，２０９，２１１…シリコン窒化膜側壁（第２の側壁絶縁膜）
１１０，２１０…ｐ型のソース／ドレイン領域
１１１，２１２…金属化合物膜
２１５…シリコン酸化膜側壁（第３の側壁絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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