(57)【要約】【課題】複数のＯＴＰを備え、アクセス速度を改善した擬似ＭＴＰの機能を有する不揮発性半導体メモリ装置を提供する。【解決手段】不揮発性半導体メモリ装置１００ｓは、データ記憶部であるＭＴＰブロック部１２ｓと、セレクトアドレスを記憶するメモリ制御部１２１ｓとを備え、ＭＴＰブロック部１２ｓが、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍを含み構成される。不揮発性半導体メモリ装置１００ｓは、データを読み出す場合、セレクトアドレスによりＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍからいずれか１つを選択し、当該ＯＴＰアレイが記憶するデータを出力し、データを書き込む場合、セレクトアドレスを更新し、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍのうちまだデータが書き込まれていないＯＴＰアレイを選択して、当該ＯＴＰアレイにデータを記憶させる。【選択図】図１
2010231872.tif 000002
【特許請求の範囲】
【請求項１】
複数ビット幅のデータを記憶するｍ（ｍ＞１の整数）個の記憶素子群を有するデータ記憶部と、
前記ｍ個の記憶素子群のうちいずれか１つを選択するセレクトアドレスを記憶するセレクトアドレス記憶部と、
を備え、
前記データ記憶部に記憶されているデータを読み出す場合、前記セレクトアドレス記憶部に記憶されている前記セレクトアドレスにより選択された前記記憶素子群に記憶されているデータを出力し、
前記データ記憶部にデータを書き込む場合、前記セレクトアドレス記憶部に記憶されている前記セレクトアドレスに応じて該セレクトアドレスを更新し、前記ｍ個の記憶素子群のうちデータが書き込まれていない前記記憶素子を選択して、該記憶素子群にデータを記憶させる
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記セレクトアドレスは、
少なくともｍビット幅のデータを記憶し、該ｍビットそれぞれが、前記ｍ個の記憶素子それぞれに対応し、前記記憶素子それぞれにデータが書き込まれたか否かを記憶する
ことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記セレクトアドレスは、
前記データ記憶部にデータを書き込む度に下位のビットから順に、前記記憶素子にデータが書き込まれたことを示す情報が書き込まれる
ことを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記ｍ個の記憶素子群、及び、前記ｍビット幅の記憶素子を構成する１ビット幅の複数のメモリ素子それぞれは、
ｐ型半導体基板上に形成されるＭＯＳトランジスタであり、
ドレインを形成する第１のｎ型拡散層と、チャネル領域と、ソースを形成する第２のｎ型拡散層とが順に直列方向に配置されたトランジスタ形成領域と、
前記第１のｎ型拡散層とコンタクトを介して接続され、前記直列方向に配置される第１のメタル配線と、
前記第２のｎ型拡散層とコンタクトを介して接続され、前記直列方向と直交する水平方向に配置される第２のメタル配線と、
前記トランジスタ形成領域と前記水平方向に一定間隔をあけて配置されるｎ型ウエルと、
前記ｎ型ウエル上に形成される第３のｎ型拡散層と、
前記ｎ型ウエル上に形成される第１のｐ型拡散層と、
前記第３のｎ型拡散層と前記第１のｐ型拡散層それぞれとコンタクトを介して接続され、前記水平方向に配置されたコントロールゲートを形成する第３のメタル配線と、
前記第３のメタル配線と平行に、かつ、前記ｎ型ウエル、前記第１のｐ型拡散層及び前記チャネル領域の一部を覆うように配置されたポリシリコンと
を有することを特徴とする請求項１から請求項３のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項５】
前記メモリ素子にデータを書き込む場合、
前記ドレインに第１の電圧を印加し、前記コントロールゲートに前記第１の電圧より高い第２の電圧を印加し、前記ソースに接地電位を印加することで、前記ドレイン近傍に空乏層を形成すると共にホットエレクトロンを発生させ、前記ホットエレクトロンをフローティングゲートを形成する前記ポリシリコンに注入して閾値電圧を高く変化させ、
前記メモリ素子からデータを読み出す場合、
前記ドレインに第３の電圧を印加し、前記コントロールゲートに前記第３の電圧より低く、前記メモリ素子の書き込みを行う前の初期状態の閾値より高い電圧を印加し、前記ソースに接地電位を印加して、前記ドレインと前記ソースとの間に電流が流れるか否かによりデータを読み出す
ことを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記データ記憶部は、
前記複数のメモリ素子がマトリックス状に配置され、
前記配置されたメモリ素子それぞれは、行方向に隣接するメモリ素子と行方向に対して対称に配置され、かつ、列方向に隣接するメモリ素子と列方向に対して対称に配置され、
前記複数のメモリ素子それぞれは、
前記行方向に対して隣接する一方の前記メモリ素子と前記第４のｎ型拡散層を共用し、
前記列方向に対して隣接する一方の前記メモリ素子と前記第１のｎ型拡散層を共用し、前記列方向に対して隣接する他方の前記メモリ素子と前記第２のｎ型拡散層及び前記第２のメタル配線を共用し、
同一の行方向に配置される前記メモリ素子は、前記第２のメタル配線と、前記３のメタル配線とを共用し、
同一の列方向に配置される前記メモリ素子は、前記第１のメタル配線を共用する
ことを特徴とする請求項４又は請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
複数ビット幅のデータを記憶するｍ（ｍ＞１を満たす整数）個の記憶素子群を有するデータ記憶部と、
各ビットが前記ｍ個の記憶素子群のそれぞれに対応し、少なくともｍビット幅のセレクトアドレスを記憶するメモリ制御部と、
前記メモリ制御部に記憶されている前記セレクトアドレスをデコードして、前記データ記憶部が有する前記ｍ個の記憶素子群から１つの記憶素子群を選択するセレクトデコーダと、
前記セレクトデコーダにより選択された前記記憶素子群から出力された前記複数ビット幅のデータを増幅して、データ入出力部を介して入出力端子に出力するセンスアンプ部と、
前記データ入出力部を介して前記入出力端子から入力される前記複数ビット幅のデータを増幅して、前記セレクトデコーダにより選択された前記記憶素子群に書き込み記憶させる第１のライトアンプ部と、
外部から読み出し命令が入力されると、前記セレクトデコーダにより選択された前記記憶素子群に記憶されている前記複数ビット幅のデータを前記センスアンプ部及び前記データ入出力部を介して入出力端子から出力する制御をし、外部から書き込み命令が入力されると、前記入出力端子から入力される前記複数ビット幅のデータを前記データ入出力部及び前記第１のライトアンプ部を介して前記セレクトデコーダにより選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、を備える
ことを特徴とする不揮発性半導体メモリ装置。
【請求項８】
データの書き込みは、前記セレクトアドレスの最上位ビットに対応する前記記憶素子群から最下位ビットに対応する前記記憶素子群の順にデータを書き込むか、あるいは、前記セレクトアドレスの最下位ビットに対応する前記記憶素子群から最上位ビットに対応する前記記憶素子群の順にデータを書き込み、
前記記憶素子にデータがまだ書き込まれていないことを「０」と「１」とのいずれか一方により示し、前記記憶素子にデータが書き込まれたことを「０」と「１」とのいずれか他方により示す
ことを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
外部から前記書き込み命令が入力されると、
前記アクセス制御部は、
前記メモリ制御部が記憶している前記セレクトアドレスを更新して前記セレクトデコーダに出力し、前記セレクトデコーダが前記更新されたセレクトアドレスに応じて前記データ記憶部に含まれる前記ｍ個の記憶素子群から１つの記憶素子群を選択し、前記第１のライトアンプ部が前記入出力端子及び前記データ入出力部を介して入力された前記複数ビット幅のデータを増幅して、前記セレクトデコーダにより選択された前記記憶素子群に出力して記憶させる制御をし、
外部から前記読み出し命令が入力されると、
前記アクセス制御部は、
前記メモリ制御部が記憶している前記セレクトアドレスを前記セレクトデコーダに出力し、前記セレクトデコーダが前記データ記憶部に含まれる前記ｍ個の記憶素子群から１つの記憶素子群を選択し、選択された前記記憶素子群から出力されたデータを前記センスアンプ部及び前記データ入出力部とを介して前記入出力端子に出力する制御をする
ことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記メモリ制御部は、
前記セレクトアドレスを記憶する複数の１ビット幅のメモリ素子と、
前記複数の１ビット幅のメモリ素子ごとに設けられ、対応する前記１ビット幅のメモリ素子から出力された信号を増幅して出力する複数のセンスアンプと、
前記複数のセンスアンプから出力された信号それぞれを記憶するシフトレジスタと、
を備えるセレクトアドレス処理部と、
前記シフトレジスタが記憶している信号を増幅して前記複数の１ビット幅のメモリ素子に出力する第２のライトアンプ部と、
を備え、
前記セレクトデコーダは、更に、前記アクセス制御部から前記セレクトアドレスの更新を示す更新信号が入力されると、前記複数の１ビット幅のメモリ素子に対して、前記第２のライトアンプ部が出力する信号を記憶することを指示する信号を出力する
ことを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記メモリ制御部は、
前記セレクトアドレスを記憶する複数の１ビット幅のメモリ素子と、
前記複数の１ビット幅のメモリ素子ごとに設けられ、対応する前記１ビット幅のメモリ素子から読み出した信号を増幅すると共にラッチして出力する複数のセンスアンプと、
前記複数のセンスアンプが出力する信号をセレクトデコーダに出力するか、あるいは、前記複数のセンスアンプが出力する信号を１ビットシフトしてセレクトデコーダに出力するかを選択するセレクトアドレス出力部と
を備え、
前記セレクトデコーダは、更に、前記アクセス制御部から前記セレクトアドレスの更新を示す更新信号が入力されると、前記複数の１ビット幅のメモリ素子に対して、前記第２のライトアンプ部が出力する信号を記憶することを指示する信号を出力する
ことを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１２】
複数ビット幅のデータを記憶するｍ（ｍ＞１を満たす整数）個の記憶素子群を有するデータ記憶部と、
各ビットが前記ｍ個の記憶素子群それぞれに対応し、少なくともｍビット幅のセレクトアドレスを記憶するセレクトアドレス処理部と、
前記セレクトアドレスをデコードして、前記ｍ個の記憶素子群から１つの記憶素子群を選択するセレクトデコーダと、
前記セレクトアドレスを更新する際に、前記セレクトアドレス処理部から出力される更新された前記セレクトアドレスを増幅して前記セレクトアドレス処理部に出力する第２のライトアンプ部と、
を有する記憶ブロック部を複数具備するデータ記憶部と、
外部から入力される行アドレス信号をデコードして、前記データ記憶部が具備する前記複数の記憶ブロック部から１つの記憶ブロック部を選択する行デコーダと、
前記行デコーダにより選択された前記記憶ブロック部が有する前記ｍ個の記憶素子群のうち、前記セレクトデコーダにより選択された前記記憶素子群から出力された信号を増幅して、外部とデータの入出力を行う入出力端子と接続するデータ入出力部に出力するセンスアンプ部と、
前記行デコーダにより選択された前記記憶ブロック部が有する前記ｍ個の記憶素子群のうち、前記セレクトデコーダにより選択された前記記憶素子群に、前記データ入出力部を介して入力されたデータを増幅して出力して記憶させる第１のライトアンプ部と、
外部から読み出し命令が入力されると、前記行デコーダに前記行アドレスを出力して、前記データ記憶部が具備する前記複数の記憶ブロック部のうちの１つの記憶ブロック部を選択させ、選択された前記記憶ブロック部が有するセレクトアドレス処理部に前記セレクトアドレスを前記セレクトデコーダに出力させて、該記憶ブロック部が有する前記ｍ個の記憶素子群から１つの記憶素子群を選択し、選択された前記記憶素子群が記憶するデータを前記センスアンプ部及び前記データ入出力部を介して前記入出力端子に出力する制御をし、外部から書き込み命令が入力されると、前記行デコーダに前記行アドレスを出力して、前記データ記憶部が具備する前記複数の記憶ブロック部のうちの１つの記憶ブロック部を選択させ、選択された前記記憶ブロック部が有するセレクトアドレス処理部に前記セレクトアドレスを前記セレクトデコーダに出力させて、該記憶ブロック部が有する前記ｍ個の記憶素子群から１つの記憶素子群を選択し、前記入出力端子から前記データ入出力部及び前記第１のライトアンプ部とを介して入力されたデータを、選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、
を備える
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１３】
ｉ（ｉ＞１）本のデータ線ごとに設けられたｉ個のセンスアンプと、
複数の選択信号線と、複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記ｉ本のデータ線ごとに対応付けられて前記列方向に分割されたｉ個のメモリブロックからなるメモリセルアレイと、
前記記憶素子を選択するセレクトアドレスを記憶するセレクトアドレス処理部と、
前記ｉ個のメモリブロックが有する前記記憶素子に対応する前記複数のビット線と、前記ｉ個のメモリブロックそれぞれに対応する前記データ線との接続を切り替える複数のスイッチ素子と、
前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて、前記複数の選択信号線のうち１つの選択信号線を活性化させる複数のセレクトデコーダと、
前記セレクトアドレス処理部に記憶されている前記セレクトアドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える複数の列デコーダと、
外部から入力されるデータに応じた電圧を前記ｉ本のデータ線に印加するデータ入力変換回路と
を備え、
前記記憶素子それぞれは、
半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続される
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１４】
ｉ（ｉ＞１）本のデータ線ごとに設けられたｉ個のセンスアンプと、
複数の選択信号線と、複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記ｉ本のデータ線ごとに前記列方向にｉ個に分割され、更に、該ｉ個に分割されたそれぞれが前記行方向にｋ（ｋ＞１）個に分割されたｉ×ｋ個のメモリブロックからなるメモリセルアレイと、
前記ｉ本のデータ線それぞれと、該データ線に対応して前記列方向に分割された前記メモリブロックが有する前記記憶素子に対応する前記複数のビット線との接続を切り替える複数のスイッチ素子と、
前記行方向に分割されたｉ個のメモリブロックからなるメモリブロック群が有する前記記憶素子を選択するセレクトアドレスを記憶するセレクトアドレス処理部と、前記セレクトアドレスをデコードして、該メモリブロック群が有する前記記憶素子に対応する複数の前記選択信号線のうちの１つの選択信号線を選択するセレクトデコーダとを備え、前記メモリブロック群ごとに設けられたｋ個のセレクト部と、
前記ｋ個のセレクト部それぞれに対応して設けられ、外部から入力される行アドレスに応じて前記ｋ個のセレクト部のいずれか１つを選択して動作させるｋ個の行デコーダと、
前記ｋ個の行デコーダにより選択された前記セレクト部から出力される前記セレクトアドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える複数の列デコーダと、
外部から入力されるデータに応じた電圧を前記ｉ本のデータ線に印加するデータ入力変換回路と
を備え、
前記記憶素子それぞれは、
半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続される
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１５】
前記複数の列デコーダは、
前記セレクト部から出力される前記セレクトアドレスに替えて、外部から入力される列アドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える
ことを特徴とする請求項１３又は請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記記憶素子である前記トランジスタのドレインに第１の電圧を印加し、該トランジスタのコントロールゲートに前記第１の電圧より高い第２の電圧を印加し、該トランジスタのソースを接地電位にすることにより書き込み動作を行い、
また、前記トランジスタのドレインに前記第２の電圧より高い第４の電圧を印加し、該トランジスタのコントロールゲートを接地電位にし、該トランジスタのソースをオープン状態か接地電位より高く前記第１の電圧より低い電圧を印加することにより消去動作を行い、
また、前記トランジスタのドレインに前記接地電位か第４の電圧を印加し、該トランジスタのコントロールゲートに接地電位か第３の電圧を印加し、該トランジスタのソースに接地電位を印加するか、あるいは、前記トランジスタのドレインに前記第１の電圧を印加し、該トランジスタのソースに接地電位を印加し、該トランジスタのコントロールゲートに印加する電圧を前記第３の電圧から予め定められた電位まで徐々に高くすることにより書き戻し動作を行う
ことを特徴とする請求項１３から請求項１５のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記記憶素子に対して書き込み動作を行って閾値が予め定めた書き込み基準値を超えたことを確認するテストを行った後に、消去動作を少なくとも１回以上行い、前記記憶素子である前記トランジスタの閾値が初期の閾値以下に変更されたか否かを検証し、更に、前記トランジスタの閾値が予め定められた判定基準値より低いとき書き戻し動作を少なくとも１回以上行い、閾値が、前記初期の閾値以下、かつ、前記判定基準値以上となるか否かにより前記記憶素子の動作検証を行い、
予め定めた回数の前記消去動作を行っても前記トランジスタの閾値が前記初期の閾値以下にならないとき、前記記憶素子を不良と判断し、
また、予め定めた回数の前記書き戻し動作を行っても、前記トランジスタの閾値が前記判定基準以上とならないとき、前記記憶素子を不良と判断する
ことを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項１８】
前記消去制御回路は、前記複数の記憶素子のソースそれぞれに対して接地電位のみを印加する
ことを特徴とする請求項１３又は請求項１４に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＴＰ（One Time Programmable ROM）の不揮発性メモリ素子を用いたメモリ装置に関する。
【背景技術】
【０００２】
ＥＰＲＯＭ（Electrically Programmable Read Only Memory）に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、ＥＰＲＯＭの代表的な用途としては、中容量のマスクＲＯＭマイコン内のマスクＲＯＭの置き換えとして使われている。また、ＥＰＲＯＭは、紫外線で情報を消去可能であり複数回書き換えができるが、透明ガラスを使用したパッケージが高価なため、安価なプラスチックパッケージに封入し、消去はできないが安価な不揮発性メモリとして、ＯＴＰ（One Time Programmable ROM）が普及してきた。更に、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(Embedded Memory)の需要が高まってきている。特に、一回の書き込みのみを必要とするＯＴＰは、書き込んだデータを消去するための消去回路を必要とせず、書き込み回路及び読出し回路のみで十分であり、回路構成を簡単化できるのでＭＴＰ（Multi Time Programmable ROM）より、製造コストが低くできる。また、ＯＴＰは、実装面積を小さくできるため需要が拡大している。
【０００３】
ところで、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性メモリも必要になっており、調整用スイッチ用途では複数回のデータの書き換えが可能なＭＴＰの需要も拡大している。このような需要に対して、複数のＯＴＰを含む構成を用いた擬似ＭＴＰを構成する技術がある（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３２３９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、擬似ＭＴＰであるメモリ装置が備える複数のＯＴＰのうちのいずれのデータを読み出せばよいのかを判定するため、及び、新たなデータを書き込む際に複数のＯＴＰのうちのいずれにデータを書き込めばよいのかを判定するために、複数のＯＴＰそれぞれが記憶している書き込みを示す情報を読み出す必要がある。そのため、上述の判定を行うために、複数のＯＴＰ各々に記憶されている書き込みを示す情報を読み出す時間が必要となり、アクセス速度を高速化できないという問題がある。
【０００６】
本発明は、上記問題を解決すべくなされたもので、その目的は、複数のＯＴＰを備え、アクセス速度を改善した擬似ＭＴＰの機能を有する不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００７】
（１）上記問題を解決するために、本発明は、複数ビット幅のデータを記憶するｍ（ｍ＞１の整数）個の記憶素子群を有するデータ記憶部と、前記ｍ個の記憶素子群のうちいずれか１つを選択するセレクトアドレスを記憶するセレクトアドレス記憶部と、を備え、前記データ記憶部に記憶されているデータを読み出す場合、前記セレクトアドレス記憶部に記憶されている前記セレクトアドレスにより選択された前記記憶素子群に記憶されているデータを出力し、前記データ記憶部にデータを書き込む場合、前記セレクトアドレス記憶部に記憶されている前記セレクトアドレスに応じて該セレクトアドレスを更新し、前記ｍ個の記憶素子群のうちまだデータが書き込まれていない前記記憶素子群を選択して、該記憶素子にデータを記憶させることを特徴とする不揮発性半導体メモリ装置である。
【０００８】
（２）また、本発明は、上記に記載の発明において、前記セレクトアドレスは、少なくともｍビット幅のデータを記憶し、該ｍビットそれぞれが、前記ｍ個の記憶素子それぞれに対応し、前記記憶素子それぞれにデータが書き込まれたか否かを記憶することを特徴とする。
【０００９】
（３）また、本発明は、上記に記載の発明において、前記セレクトアドレスは、前記データ記憶部にデータを書き込む度に下位のビットから順に、前記記憶素子にデータが書き込まれたことを示す情報が書き込まれることを特徴とする。
【００１０】
（４）また、本発明は、上記に記載の発明において、前記ｍ個の記憶素子群、及び、前記ｍビット幅の記憶素子を構成する１ビット幅の複数のメモリ素子それぞれは、ｐ型半導体基板上に形成されるＭＯＳトランジスタであり、ドレインを形成する第１のｎ型拡散層と、チャネル領域と、ソースを形成する第２のｎ型拡散層とが順に直列方向に配置されたトランジスタ形成領域と、前記第１のｎ型拡散層とコンタクトを介して接続され、前記直列方向に配置される第１のメタル配線と、前記第２のｎ型拡散層とコンタクトを介して接続され、前記直列方向と直交する水平方向に配置される第２のメタル配線と、前記トランジスタ形成領域と前記水平方向に一定間隔をあけて配置されるｎ型ウエルと、前記ｎ型ウエル上に形成される第３のｎ型拡散層と、前記ｎ型ウエル上に形成される第１のｐ型拡散層と、前記第３のｎ型拡散層と前記第１のｐ型拡散層それぞれとコンタクトを介して接続され、前記水平方向に配置されたコントロールゲートを形成する第３のメタル配線と、前記第３のメタル配線と平行に、かつ、前記ｎ型ウエル、第１のｐ型拡散層及び前記チャネル領域の一部を覆うように配置されたポリシリコンとを有することを特徴とする。
【００１１】
（５）また、本発明は、上記に記載の発明において、前記メモリ素子にデータを書き込む場合、前記ドレインに第１の電圧を印加し、前記コントロールゲートに前記第１の電圧より高い第２の電圧を印加し、前記ソースに接地電位を印加することで、前記ドレイン近傍に空乏層を形成すると共にホットエレクトロンを発生させ、前記ホットエレクトロンをフローティングゲートを形成する前記ポリシリコンに注入して閾値電圧を高く変化させ、前記メモリ素子からデータを読み出す場合、前記ドレインに第３の電圧を印加し、前記コントロールゲートに前記第３の電圧より低く、前記メモリ素子の書き込みを行う前の初期状態の閾値より高い電圧を印加し、前記ソースに接地電位を印加して、前記ドレインと前記ソースとの間に電流が流れるか否かによりデータを読み出すことを特徴とする。
【００１２】
（６）また、本発明は、上記に記載の発明において、前記データ記憶部は、前記複数のメモリ素子がマトリックス状に配置され、前記配置されたメモリ素子それぞれは、行方向に隣接するメモリ素子と行方向に対して対称に配置され、かつ、列方向に隣接するメモリ素子と列方向に対して対称に配置され、前記複数のメモリ素子それぞれは、前記行方向に対して隣接する一方の前記メモリ素子と前記第４のｎ型拡散層を共用し、前記列方向に対して隣接する一方の前記メモリ素子と前記第１のｎ型拡散層を共用し、前記列方向に対して隣接する他方の前記メモリ素子と前記第２のｎ型拡散層及び前記第２のメタル配線を共用し、同一の行方向に配置される前記メモリ素子は、前記第２のメタル配線と、前記３のメタル配線とを共用し、同一の列方向に配置される前記メモリ素子は、前記第１のメタル配線を共用することを特徴とする。
【００１３】
（７）また、本発明は、複数ビット幅のデータを記憶するｍ（ｍ＞１を満たす整数）個の記憶素子群を有するデータ記憶部と、各ビットが前記ｍ個の記憶素子群のそれぞれに対応し、少なくともｍビット幅のセレクトアドレスを記憶するメモリ制御部と、前記メモリ制御部に記憶されている前記セレクトアドレスをデコードして、前記データ記憶部が有する前記ｍ個の記憶素子群から１つの記憶素子群を選択するセレクトデコーダと、前記セレクトデコーダにより選択された前記記憶素子群から出力された前記複数ビット幅のデータを増幅して、データ入出力部を介して入出力端子に出力するセンスアンプ部と、前記データ入出力部を介して前記入出力端子から入力される前記複数ビット幅のデータを増幅して、前記セレクトデコーダにより選択された前記記憶素子群に書き込み記憶させる第１のライトアンプ部と、外部から読み出し命令が入力されると、前記セレクトデコーダにより選択された前記記憶素子群に記憶されている前記複数ビット幅のデータを前記センスアンプ部及び前記データ入出力部を介して入出力端子から出力する制御をし、外部から書き込み命令が入力されると、前記入出力端子から入力される前記複数ビット幅のデータを前記データ入出力部及び前記第１のライトアンプ部を介して前記セレクトデコーダにより選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、を備えることを特徴とする不揮発性半導体メモリ装置である。
【００１４】
（８）また、本発明は、上記に記載の発明において、データの書き込みは、前記セレクトアドレスの最上位ビットに対応する前記記憶素子群から最下位ビットに対応する前記記憶素子群の順にデータを書き込むか、あるいは、前記セレクトアドレスの最下位ビットに対応する前記記憶素子群から最上位ビットに対応する前記記憶素子群の順にデータを書き込み、前記記憶素子にデータがまだ書き込まれていないことを「０」と「１」とのいずれか一方により示し、前記記憶素子にデータが書き込まれたことを「０」と「１」とのいずれか他方により示すことを特徴とする。
【００１５】
（９）また、本発明は、上記に記載の発明において、外部から前記書き込み命令が入力されると、前記アクセス制御部は、前記メモリ制御部が記憶している前記セレクトアドレスを更新して前記セレクトデコーダに出力し、前記セレクトデコーダが前記更新されたセレクトアドレスに応じて前記データ記憶部に含まれる前記ｍ個の記憶素子群から１つの記憶素子群を選択し、前記第１のライトアンプ部が前記入出力端子及び前記データ入出力部を介して入力された前記複数ビット幅のデータを増幅して、前記セレクトデコーダにより選択された前記記憶素子群に出力して記憶させる制御をし、外部から前記読み出し命令が入力されると、前記アクセス制御部は、前記メモリ制御部が記憶している前記セレクトアドレスを前記セレクトデコーダに出力し、前記セレクトデコーダが前記データ記憶部に含まれる前記ｍ個の記憶素子群から１つの記憶素子群を選択し、選択された前記記憶素子群から出力されたデータを前記センスアンプ部及び前記データ入出力部とを介して前記入出力端子に出力する制御をすることを特徴とする。
【００１６】
（１０）また、本発明は、上記に記載の発明において、前記メモリ制御部は、前記セレクトアドレスを記憶する複数の１ビット幅のメモリ素子と、前記複数の１ビット幅のメモリ素子ごとに設けられ、対応する前記１ビット幅のメモリ素子から出力された信号を増幅して出力する複数のセンスアンプと、前記複数のセンスアンプから出力された信号それぞれを記憶するシフトレジスタと、を備えるセレクトアドレス処理部と、前記シフトレジスタが記憶している信号を増幅して前記複数の１ビット幅のメモリ素子に出力する第２のライトアンプ部と、を備え、前記セレクトデコーダは、更に、前記アクセス制御部から前記セレクトアドレスの更新を示す更新信号が入力されると、前記複数の１ビット幅のメモリ素子に対して、前記第２のライトアンプ部が出力する信号を記憶することを指示する信号を出力することを特徴とする。
【００１７】
（１１）また、本発明は、前記メモリ制御部は、前記セレクトアドレスを記憶する複数の１ビット幅のメモリ素子と、前記複数の１ビット幅のメモリ素子ごとに設けられ、対応する前記１ビット幅のメモリ素子から読み出した信号を増幅すると共にラッチして出力する複数のセンスアンプと、前記複数のセンスアンプが出力する信号をセレクトデコーダに出力するか、あるいは、前記複数のセンスアンプが出力する信号を１ビットシフトしてセレクトデコーダに出力するかを選択するセレクトアドレス出力部とを備え、前記セレクトデコーダは、更に、前記アクセス制御部から前記セレクトアドレスの更新を示す更新信号が入力されると、前記複数の１ビット幅のメモリ素子に対して、前記第２のライトアンプ部が出力する信号を記憶することを指示する信号を出力することを特徴とする。
【００１８】
（１２）また、本発明は、複数ビット幅のデータを記憶するｍ（ｍ＞１を満たす整数）個の記憶素子群を有するデータ記憶部と、各ビットが前記ｍ個の記憶素子群それぞれに対応し、少なくともｍビット幅のセレクトアドレスを記憶するセレクトアドレス処理部と、前記セレクトアドレスをデコードして、前記ｍ個の記憶素子群から１つの記憶素子群を選択するセレクトデコーダと、前記セレクトアドレスを更新する際に、前記セレクトアドレス処理部から出力される更新された前記セレクトアドレスを増幅して前記セレクトアドレス処理部に出力する第２のライトアンプ部と、を有する記憶ブロック部を複数具備するデータ記憶部と、外部から入力される行アドレス信号をデコードして、前記データ記憶部が具備する前記複数の記憶ブロック部から１つの記憶ブロック部を選択する行デコーダと、前記行デコーダにより選択された前記記憶ブロック部が有する前記ｍ個の記憶素子群のうち、前記セレクトデコーダにより選択された前記記憶素子群から出力された信号を増幅して、外部とデータの入出力を行う入出力端子と接続するデータ入出力部に出力するセンスアンプ部と、前記行デコーダにより選択された前記記憶ブロック部が有する前記ｍ個の記憶素子群のうち、前記セレクトデコーダにより選択された前記記憶素子群に、前記データ入出力部を介して入力されたデータを増幅して出力して記憶させる第１のライトアンプ部と、外部から読み出し命令が入力されると、前記行デコーダに前記行アドレスを出力して、前記データ記憶部が具備する前記複数の記憶ブロック部のうちの１つの記憶ブロック部を選択させ、選択された前記記憶ブロック部が有するセレクトアドレス処理部に前記セレクトアドレスを前記セレクトデコーダに出力させて、該記憶ブロック部が有する前記ｍ個の記憶素子群から１つの記憶素子群を選択し、選択された前記記憶素子群が記憶するデータを前記センスアンプ部及び前記データ入出力部を介して前記入出力端子に出力する制御をし、外部から書き込み命令が入力されると、前記行デコーダに前記行アドレスを出力して、前記データ記憶部が具備する前記複数の記憶ブロック部のうちの１つの記憶ブロック部を選択させ、選択された前記記憶ブロック部が有するセレクトアドレス処理部に前記セレクトアドレスを前記セレクトデコーダに出力させて、該記憶ブロック部が有する前記ｍ個の記憶素子群から１つの記憶素子群を選択し、前記入出力端子から前記データ入出力部及び前記第１のライトアンプ部とを介して入力されたデータを、選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、を備えることを特徴とする不揮発性半導体メモリ装置である。
【００１９】
（１３）また、本発明は、ｉ（ｉ＞１）本のデータ線ごとに設けられたｉ個のセンスアンプと、複数の選択信号線と、複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記ｉ本のデータ線ごとに対応付けられて前記列方向に分割されたｉ個のメモリブロックからなるメモリセルアレイと、前記記憶素子を選択するセレクトアドレスを記憶するセレクトアドレス処理部と、前記ｉ個のメモリブロックが有する前記記憶素子に対応する前記複数のビット線と、前記ｉ個のメモリブロックそれぞれに対応する前記データ線との接続を切り替える複数のスイッチ素子と、前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて、前記複数の選択信号線のうち１つの選択信号線を活性化させる複数のセレクトデコーダと、前記セレクトアドレス処理部に記憶されている前記セレクトアドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える複数の列デコーダと、外部から入力されるデータに応じた電圧を前記ｉ本のデータ線に印加するデータ入力変換回路とを備え、前記記憶素子それぞれは、半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続されることを特徴とする不揮発性半導体メモリ装置である。
【００２０】
（１４）また、本発明は、ｉ（ｉ＞１）本のデータ線ごとに設けられたｉ個のセンスアンプと、複数の選択信号線と、複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記ｉ本のデータ線ごとに前記列方向にｉ個に分割され、更に、該ｉ個に分割されたそれぞれが前記行方向にｋ（ｋ＞１）個に分割されたｉ×ｋ個のメモリブロックからなるメモリセルアレイと、前記ｉ本のデータ線それぞれと、該データ線に対応して前記列方向に分割された前記メモリブロックが有する前記記憶素子に対応する前記複数のビット線との接続を切り替える複数のスイッチ素子と、前記行方向に分割されたｉ個のメモリブロックからなるメモリブロック群が有する前記記憶素子を選択するセレクトアドレスを記憶するセレクトアドレス処理部と、前記セレクトアドレスをデコードして、該メモリブロック群が有する前記記憶素子に対応する複数の前記選択信号線のうちの１つの選択信号線を選択するセレクトデコーダとを備え、前記メモリブロック群ごとに設けられたｋ個のセレクト部と、前記ｋ個のセレクト部それぞれに対応して設けられ、外部から入力される行アドレスに応じて前記ｋ個のセレクト部のいずれか１つを選択して動作させるｋ個の行デコーダと、前記ｋ個の行デコーダにより選択された前記セレクト部から出力される前記セレクトアドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える複数の列デコーダと、外部から入力されるデータに応じた電圧を前記ｉ本のデータ線に印加するデータ入力変換回路とを備え、前記記憶素子それぞれは、半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続されることを特徴とする不揮発性半導体メモリ装置である。
【００２１】
（１５）また、本発明は、上記に記載の発明において、前記複数の列デコーダは、
前記セレクト部から出力される前記セレクトアドレスに替えて、外部から入力される列アドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える
ことを特徴とする。
【００２２】
（１６）また、本発明は、上記に記載の発明において、前記記憶素子である前記トランジスタのドレインに第１の電圧を印加し、該トランジスタのコントロールゲートに前記第１の電圧より高い第２の電圧を印加し、該トランジスタのソースを接地電位にすることにより書き込み動作を行い、また、前記トランジスタのドレインに前記第２の電圧より高い第４の電圧を印加し、該トランジスタのコントロールゲートを接地電位にし、該トランジスタのソースをオープン状態か接地電位より高く前記第１の電圧より低い電圧を印加することにより消去動作を行い、また、前記トランジスタのドレインに前記接地電位か第４の電圧を印加し、該トランジスタのコントロールゲートに接地電位か第３の電圧を印加し、該トランジスタのソースに接地電位を印加するか、あるいは、前記トランジスタのドレインに前記第１の電圧を印加し、該トランジスタのソースに接地電位を印加し、該トランジスタのコントロールゲートに印加する電圧を前記第３の電圧から予め定められた電位まで徐々に高くすることにより書き戻し動作を行うことを特徴とする。
【００２３】
（１７）また、本発明は、上記に記載の発明において、前記記憶素子に対して書き込み動作を行って閾値が予め定めた書き込み基準値を超えたことを確認するテストを行った後に、消去動作を少なくとも１回以上行い、前記記憶素子である前記トランジスタの閾値が初期の閾値以下に変更されたか否かを検証し、更に、前記トランジスタの閾値が予め定められた判定基準値より低いとき書き戻し動作を少なくとも１回以上行い、閾値が、前記初期の閾値以下、かつ、前記判定基準値以上となるか否かにより前記記憶素子の動作検証を行い、予め定めた回数の前記消去動作を行っても前記トランジスタの閾値が前記初期の閾値以下にならないとき、前記記憶素子を不良と判断し、また、予め定めた回数の前記書き戻し動作を行っても、前記トランジスタの閾値が前記判定基準以上とならないとき、前記記憶素子を不良と判断することを特徴とする請求項１６に記載の不揮発性半導体メモリ装置である。
【００２４】
（１８）また、本発明は、上記に記載の発明において、前記消去制御回路は、前記複数の記憶素子のソースそれぞれに対して接地電位のみを印加することを特徴とする。
【発明の効果】
【００２５】
この発明によれば、不揮発性半導体メモリ装置は、データ記憶部が有する記憶素子（ＯＴＰアレイ）を選択するセレクトアドレスを記憶するセレクトアドレス記憶部を備えるようにしたので、データを読み出すとき、セレクトアドレスによりｎ個の記憶素子から一意に記憶素子を選択することができ、また、データを書き込むとき、セレクトアドレスを更新し、データを書き込む記憶素子を選択するようにしたので、常に最後にデータが書き込まれた記憶素子を選択することができる。これにより、データの読み出し及びデータの書き込みにおいて、最後にデータが書き込まれた記憶素子を選択するために、データ記憶部が有する記憶素子を順に読み出すことなく、アクセス回数を減らすことができるので、アクセス速度を改善することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】第１実施形態における不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図２】同実施形態におけるセレクトデコーダとセレクトアドレス処理部との構成例を示す回路図である。
【図３】同実施形態におけるデータＤ＜７：０＞とＳＥＬ＜７：０＞との関係を示す表である。
【図４】第２実施形態におけるセレクトアドレス処理部とセレクトデコーダの構成を示す回路図である。
【図５】第３実施形態の不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図６】ＯＴＰアレイに用いるメモリ素子を構成するトランジスタの構成図である。
【図７】メモリ素子の動作表を示すテーブルである。
【図８】メモリ素子の書き込み、消去、及び、書き戻しそれぞれの動作による特性の変化を示すグラフである。
【図９】メモリ素子の弱書き込みの特性を示すグラフである。
【図１０】メモリ素子のカップリング系の等価回路を示す図である。
【図１１】第４実施形態におけるメモリ素子を用いたマトリックスアレイ（メモリアレイ）を有するＯＴＰとしての図１に示した第１実施形態の不揮発性半導体メモリ装置の構成例を示す概略図である。
【図１２】第５実施形態におけるメモリ素子を用いたマトリックスアレイ（メモリアレイ）を有するＭＴＰとしての図５に示した第３実施形態の不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図１３】第６実施形態における不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図１４】第７実施形態における不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図１５】図１３に示した第６実施形態における不揮発性半導体メモリ装置の変形例である不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図１６】図１４に示した第７実施形態における不揮発性半導体メモリ装置の変形例である不揮発性半導体メモリ装置の構成を示す概略ブロック図である。
【図１７】第８実施形態におけるメモリ素子によるメモリブロックの構成例を示したレイアウト図である。
【図１８】第９実施形態における不揮発性半導体メモリ装置が有するメモリ素子の消去動作及び書き戻し動作に対する検証シーケンスのフローチャートである。
【図１９】第９実施形態における不揮発性半導体メモリ装置が有するメモリ素子の消去動作及び書き戻し動作に対する検証シーケンスのフローチャートである。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態による不揮発性半導体メモリ装置を図面を参照して説明する。
【００２８】
（第１実施形態）
図１は、第１実施形態における不揮発性半導体メモリ装置１００ｓの構成を示す概略ブロック図である。不揮発性半導体メモリ装置１００ｓは、アクセス制御部１１ｓ、ＭＴＰブロック部１２ｓ、ライトアンプ部１３ｓ、センスアンプ部１４ｓ、データ入出力部１５ｓ、及び、入出力端子１６ｓを備える。
アクセス制御部１１ｓは、外部から入力されるデータの読み出し命令と、外部から入力されるデータの書き込み命令とに応じて、ＭＴＰブロック部１２ｓ、ライトアンプ部１３ｓ（第１のライトアンプ部）、センスアンプ部１４ｓ、及び、データ入出力部１５ｓそれぞれの動作順序を制御する。
【００２９】
ＭＴＰブロック部１２ｓは、メモリ制御部１２１ｓ、セレクトデコーダ１２４ｓ、及び、データ記憶部１２５ｓを備え、メモリ制御部１２１ｓが、ライトアンプ部１２２ｓ（第２のライトアンプ部）と、セレクトアドレス処理部１２３ｓとを備え、データ記憶部１２５ｓが、ｍ個（ｍは、ｍ＞１を満たす整数である。）のＯＴＰアレイ（記憶素子群）１２６ｓ−１〜１２６ｓ−ｍを有する。ここで、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍは、同じ構成をしており、それぞれｎビット（ｎは、ｎ＞１を満たす整数である。）幅のデータを記憶する。また、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍのうちのいずれか１つ、あるいは、全てを代表して示す場合には、ＯＴＰアレイ１２６ｓという。
【００３０】
ライトアンプ部１２２ｓは、セレクトアドレスを更新するとき、新たなセレクトアドレスをセレクトアドレス処理部１２３ｓに出力する。
また、セレクトアドレス処理部１２３ｓは、図２に示すように、セレクトアドレス出力部１２３１ｓと、セレクトアドレス記憶部１２３２ｓとを含み構成される。セレクトアドレス記憶部１２３２ｓは、少なくともｍビット幅のデータを記憶し、当該データがＭＴＰブロック部１２ｓの使用状態を示す情報であり、セレクトアドレスである。セレクトアドレスが有するｍビットそれぞれのビットは、ＭＴＰブロック部１２ｓが備えるｍ個のＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍに対応し、既にデータを書き込まれているか否かの情報を示し、「０」のとき、当該ビットに対応するＯＴＰアレイ１２６ｓがデータを書き込まれていないことを示し、「１」のとき、当該ビットに該当するＯＴＰアレイ１２６ｓがデータを書き込まれたことを示す。セレクトアドレスは、下位のビットから順に「０」が「１」に更新され、「１」を示す最も上位のビットに対応するＯＴＰアレイ１２６ｓが最後にデータを書き込まれたＯＴＰアレイ１２６ｓ、すなわち、最新のデータを記憶するＯＴＰアレイ１２６ｓを示す。なお、図２は、ｍ＝８の場合の例を示す。
【００３１】
図１及び図２において、セレクトアドレス記憶部１２３２ｓは、初期状態、すなわち、不揮発性半導体メモリ装置１００ｓにデータが書き込まれていないとき、全てのビットが「０」であり、ＯＴＰアレイ１２６ｓ−１からＯＴＰアレイ１２６ｓ−ｍの順にデータが書き込まれるのに応じて、１ビット目（１２３３ｓ−０）から順に「１」が書き込まれる。例えば、セレクトアドレス記憶部１２３２ｓが記憶するセレクトアドレスの１ビット目（１２３３ｓ−０）から７ビット目（１２３３ｓ−６）まで「１」であり、８ビット目（１２３３ｓ−７）より上位のビットが「０」であるとき、ＯＴＰアレイ１２６ｓ−１からＯＴＰアレイ１２６ｓ−７までには、既にデータが書き込まれ、ＯＴＰアレイ１２６ｓ−７が最新のデータを記憶していることを示す。セレクトアドレスの全てのビットが「１」のとき、不揮発性半導体メモリ装置１００ｓが有する全てのＯＴＰアレイ１２６ｓには全てデータが書き込まれていることを示し、新たにデータを記憶するＯＴＰアレイ１２６ｓがない状態であることを示す。このとき、データ書き込み命令が入力されると、アクセス制御部１１ｓは、データの書き込みが行えないことを外部に出力する。
【００３２】
セレクトアドレス出力部１２３１ｓは、セレクトアドレス記憶部１２３２ｓが記憶するセレクトアドレスに応じて、データ記憶部１２５ｓに含まれるＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍのいずれか１つを選択する選択信号をデータ記憶部１２５ｓに出力する。
セレクトデコーダ１２４ｓは、メモリ制御部１２１ｓのセレクトアドレス処理部１２３ｓが出力するセレクトアドレスをデコードして、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍのうちのいずれか１つのＯＴＰアレイ１２６ｓを選択する信号を出力すると共に、アクセス制御部１１ｓからセレクトアドレスの更新を要求されると、セレクトアドレス記憶部１２３２ｓが記憶するセレクトアドレスの更新を示す更新信号をセレクトアドレス記憶部１２３２ｓに出力してセレクトアドレスを更新させる。
ＯＴＰアレイ１２６ｓは、読み出し動作のとき、記憶するｎビット幅のデータをセンスアンプ部１４ｓに出力し、書き込み動作のとき、ライトアンプ部１３ｓが出力するデータを読み込んで記憶する。
【００３３】
ライトアンプ部１３ｓは、アクセス制御部１１ｓが書き込み動作を示す信号を出力すると、データ入出力部１５ｓが出力するデータを読み込んで、読み込んだデータを増幅してＯＴＰアレイ１２６ｓに書き込み記憶させる。センスアンプ部１４ｓは、アクセス制御部１１ｓが読み出し動作を示す信号を出力すると、ＯＴＰアレイ１２６ｓが出力するデータを読み取り、読み取ったデータを増幅してデータ入出力部１５ｓに出力する。
データ入出力部１５ｓは、アクセス制御部１１ｓが書き込み動作を示す信号を出力すると、入出力端子１６ｓを介して外部から入力されるデータを読み取り、読み取ったデータをライトアンプ部１３ｓに出力し、アクセス制御部１１ｓが読み出し動作を示す信号を出力すると、センスアンプ部１４ｓが出力するデータを読み取り、入出力端子１６ｓを介して外部に読み取ったデータを出力する。
【００３４】
次に、不揮発性半導体メモリ装置１００ｓの動作について説明する。
（データ書き込み動作）
最初に、不揮発性半導体メモリ装置１００ｓにデータを記憶させる書き込み動作について説明する。
まず、不揮発性半導体メモリ装置１００ｓは、外部からデータの書き込み命令が入力されると、アクセス制御部１１ｓが、メモリ制御部１２１ｓのセレクトアドレス記憶部１２３２ｓに記憶されているセレクトアドレスの出力及び更新をメモリ制御部１２１ｓに要求する。メモリ制御部１２１ｓは、セレクトアドレスの出力の要求に応じて、セレクトアドレス記憶部１２３２ｓが記憶しているセレクトアドレスをセレクトアドレス出力部１２３１ｓに出力し、セレクトアドレス出力部１２３１ｓが、出力されたセレクトアドレスに基づいて、新たにデータを記憶するＯＴＰアレイ１２６ｓを選択するセレクトアドレス、すなわち、更新されたセレクトアドレスを出力する。ここで、セレクトアドレスの更新は、現在のセレクトアドレスを上位ビット方向に１ビットシフトし、最下位ビットに１を入力する演算により行われる。
【００３５】
ライトアンプ部１３ｓは、ＯＴＰアレイ１２６ｓに対して、書き込むデータを出力する。ここで、ライトアンプ部１３ｓが出力するデータは、入出力端子１６ｓとデータ入出力部１５ｓとを介して外部から入力されたｎビット幅のデータである。このとき、セレクトデコーダ１２４ｓは、セレクトアドレス出力部１２３１ｓが出力するセレクトアドレスをデコードして、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍのうちいずれか１つを選択する選択信号を出力する。選択信号により選択されたＯＴＰアレイ１２６ｓは、ライトアンプ部１３ｓが出力するデータを記憶する。
【００３６】
このとき、ライトアンプ部１２２ｓは、アクセス制御部１１ｓがセレクトアドレスの更新の要求に応じて、セレクトアドレス出力部１２３１ｓが出力するセレクトアドレスをセレクトアドレス記憶部１２３２ｓに出力して記憶させることで、セレクトアドレスを更新する。
上述の動作により、不揮発性半導体メモリ装置１００ｓは、セレクトアドレス記憶部１２３２ｓが記憶するセレクトアドレスより新たなデータを書き込むＯＴＰアレイ１２６ｓを選択して、当該ＯＴＰアレイ１２６ｓにデータを書き込むと共に、セレクトアドレス記憶部１２３２ｓが記憶するセレクトアドレスを更新することにより、データの書き込み動作を行う。このとき、不揮発性半導体メモリ装置１００ｓが有する全てのＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍに対して既にデータが書き込まれている場合、すなわち、新たなデータを書き込むことができない場合、セレクトアドレス処理部１２３ｓは、新たなデータ書き込み動作を行わない。また、このとき、セレクトアドレス処理部１２３ｓは、外部に対してこれ以上のデータ書き込み動作が行えない旨を通知する信号を出力してもよい。
【００３７】
（データ読み出し動作）
次に、不揮発性半導体メモリ装置１００ｓのデータ読み出し動作について説明する。
まず、不揮発性半導体メモリ装置１００ｓは、外部からデータの読み出し命令が入力されると、アクセス制御部１１ｓが、メモリ制御部１２１ｓのセレクトアドレス記憶部１２３２ｓに記憶されているセレクトアドレスを出力することをメモリ制御部１２１ｓに要求をすると共に、アクセス制御部１１ｓが、センスアンプ部１４ｓ及びデータ入出力部１５ｓにＯＴＰアレイ１２６ｓが出力するデータを入出力端子１６ｓに出力する制御を行う。
【００３８】
メモリ制御部１２１ｓは、セレクトアドレスの出力を要求されると、セレクトアドレス記憶部１２３２ｓが記憶しているセレクトアドレスをセレクトアドレス出力部１２３１ｓに出力し、セレクトアドレス出力部１２３１ｓが、セレクトアドレス記憶部１２３２ｓから出力されたセレクトアドレスをセレクトデコーダ１２４ｓに出力する。セレクトデコーダ１２４ｓは、セレクトアドレス出力部１２３１ｓが出力したセレクトアドレスをデコードして、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍのうちいずれか１つを選択する選択信号を出力する。
【００３９】
選択信号により選択されたＯＴＰアレイ１２６ｓは、記憶しているデータをセンスアンプ部１４ｓに出力する。センスアンプ部１４ｓは、選択されたＯＴＰアレイ１２６ｓが出力するデータを読み込んで増幅し、増幅したデータをデータ入出力部１５ｓに出力する。データ入出力部１５ｓは、センスアンプ部１４ｓが出力したデータを入出力端子１６ｓを介して外部に出力する。
上述の動作により、不揮発性半導体メモリ装置１００ｓは、セレクトアドレス記憶部１２３２ｓが記憶するセレクトアドレスにより選択されたＯＴＰアレイ１２６ｓが記憶するデータを外部に出力する。
【００４０】
不揮発性半導体メモリ装置１００ｓは、上述の構成を備えることにより、ｎビット幅のデータをｍ回書き換えることができると共に、最後に記憶したデータを読み出すことができる擬似ＭＴＰをＯＴＰを用いて構成することができる。
また、不揮発性半導体メモリ装置１００ｓは、セレクトアドレスを記憶するセレクトアドレス記憶部１２３２ｓを備えることにより、最後にデータが書き込まれたＯＴＰアレイ１２６ｓ、すなわち、最新のデータを記憶するＯＴＰアレイ１２６ｓを一意に特定することができるので、ＯＴＰアレイ１２６ｓ各々の記憶状態を読み出し、読み出した記憶状態に応じてデータを出力する不揮発性半導体メモリ装置に比べ、高速にデータの読み出しを行うことができ、アクセス速度を改善することが可能である。
更に、不揮発性半導体メモリ装置１００ｓは、データの書き込み動作についても同様に、セレクトアドレス記憶部１２３２ｓが記憶するセレクトアドレスに応じて、セレクトアドレス出力部１２３１ｓが、データを記憶するＯＴＰアレイ１２６ｓを一意に選択するセレクトアドレスを出力するので、ＯＴＰアレイ１２６ｓ各々の記憶状態を読み出さずとも、データの書き込みを行うことができ、アクセス速度を改善することが可能である。
【００４１】
次に、図２は、セレクトデコーダ１２４ｓ、セレクトアドレス処理部１２３ｓ、及び、ライトアンプ部１２２ｓの接続関係と、それぞれの構成例を示す概略ブロック図である。図２においては、不揮発性半導体メモリ装置１００ｓが有するＯＴＰアレイ１２６ｓの数を８個（ｍ＝８）とした場合について説明する。また、データＤ＜７：０＞は、セレクトアドレスである。
セレクトアドレス記憶部１２３２ｓは、記憶部１２３３ｓ−０〜１２３３ｓ−７を備える。記憶部１２３３ｓ−０〜１２３３ｓ−７それぞれは、同じ構成であり、プリチャージ用のＭＯＳトランジスタＴ、不揮発性のメモリ素子ＭＥＭ、及び、メモリ素子ＭＥＭの記憶するデータを読み出すセンスアンプＳＡを含み構成される。また、記憶部１２３３ｓ−０〜１２３３ｓ−７それぞれは、アクセス制御部１１ｓから「セレクトアドレスの更新」又は「セレクトアドレスの出力」を要求されると、トランジスタＴをオンにして、メモリ素子ＭＥＭが記憶するデータをセンスアンプＳＡに出力して、センスアンプＳＡが出力されたデータを増幅してデータＤ＜７：０＞をセレクトアドレスとしてセレクトアドレス出力部１２３１ｓに出力する。また、各メモリ素子ＭＥＭは、セレクトデコーダ１２４ｓから選択信号ＳＥＬ＜８＞が入力されると、ライトアンプ部１２２ｓが出力するデータが書き込まれ、記憶する。
【００４２】
セレクトアドレス出力部１２３１ｓは、２入力１出力の選択回路ＭＵＸ０〜ＭＵＸ７と、フリップフロップＦＦ０〜ＦＦ７とを含み構成される。フリップフロップＦＦ０〜ＦＦ７には、アクセス制御部１１ｓから出力されるクロック信号ＣＬＫが入力される。
選択回路ＭＵＸ０は、入力Ａに電源電位の「Ｈ（Ｈｉｇｈ）」レベルの信号が入力され、入力Ｂに記憶部１２３３ｓ−０が出力するデータＤ＜０＞が入力され、セレクトアドレスの更新の要求に応じて、入力Ａに入力される「Ｈ」レベルの信号をフリップフロップＦＦ０に出力し、セレクトアドレスの出力の要求に応じて、入力Ｂに入力されるデータＤ＜０＞をフリップフロップＦＦ０に出力する。
【００４３】
選択回路ＭＵＸ１は、入力ＡにフリップフロップＦＦ０の出力データＤＴ＜０＞が入力され、入力Ｂに記憶部１２３３ｓ−１が出力するデータＤ＜１＞が入力され、セレクトアドレスの更新の要求に応じて、入力Ａに入力される出力データＤＴ＜０＞をフリップフロップＦＦ１に出力し、セレクトアドレスの出力の要求に応じて、入力Ｂに入力されるデータＤ＜１＞をフリップフロップＦＦ１に出力する。
選択回路ＭＵＸ２〜７は、選択回路ＭＵＸ１と同様に、入力ＡにフリップフロップＦＦ１〜６の出力データＤＴ＜１＞〜ＤＴ＜６＞が入力され、入力Ｂに記憶部１２３３ｓ−２〜１２３３ｓ−７が出力するデータＤ＜２＞〜Ｄ＜７＞が入力され、セレクトアドレスの更新の要求に応じて、入力Ａに入力される出力データＤＴ＜１＞〜ＤＴ＜６＞をフリップフロップＦＦ２〜ＦＦ７に出力し、セレクトアドレスの出力の要求に応じて、入力Ｂに入力されるデータＤ＜２＞〜Ｄ＜７＞をフリップフロップＦＦ２〜ＦＦ７に出力する。
【００４４】
すなわち、フリップフロップＦＦ０〜ＦＦ７は、８ビット幅のシフトレジスタを構成し、セレクトアドレスの更新の要求に応じて、下位ビットのフリップフロップＦＦ０から上位ビットのフリップフロップＦＦ７に向かって記憶するデータを１ビットシフトすると共に、最下位ビットを記憶するフリップフロップＦＦ０に「１」をシフトインする動作を行う。また、セレクトアドレスの出力の要求に応じて、セレクトアドレス記憶部１２３２ｓが出力するデータＤ＜７：０＞を記憶する動作を行う。
【００４５】
セレクトデコーダ１２４ｓは、２入力の論理積ゲートＡＮＤ０〜ＡＮＤ８を含み構成され、セレクトアドレス出力部１２３１ｓが出力するデータＤＴ＜７：０＞（セレクトアドレス）に応じて、ＯＴＰアレイ１２６ｓを選択する選択信号ＳＥＬ＜７：０＞を出力すると共に、アクセス制御部１１ｓから更新信号が入力されると、選択信号ＳＥＬ＜８＞をセレクトアドレス記憶部１２３２ｓに出力して、セレクトアドレス記憶部１２３２ｓが備えるメモリ素子ＭＥＭそれぞれにライトアンプ部１２２ｓから入力されたセレクトアドレスを記憶することを示す信号を出力する。メモリ素子ＭＥＭそれぞれは、ライトアンプ部１２２ｓから入力されたセレクトアドレスを記憶して、セレクトアドレスを更新する。
論理積ゲートＡＮＤ０は、一方の入力端にデータＤＴ＜０＞が入力され、他方の入力端にデータＤＴ＜１＞の反転された信号が入力され、データＤＴ＜０：１＞＝（Ｈ，Ｌ）（左から順に、ＤＴ＜０＞、ＤＴ＜１＞の値を示す）のとき、ＯＴＰアレイ１２６ｓ−１を選択する「Ｈ」レベルの信号を出力し、それ以外のとき、ＯＴＰアレイ１２６ｓ−１の非選択を示す「Ｌ（Ｌｏｗ）」レベルの信号を出力する。
【００４６】
論理積ゲートＡＮＤｉ（ｉ＝１，２，…，６）は、論理ゲートＡＮＤ０と同様に、一方の入力端にデータＤＴ＜ｉ＞が入力され、他方の入力端にデータＤＴ＜ｉ＋１＞の反転された信号が入力され、データＤＴ＜ｉ：ｉ＋１＞＝（Ｈ，Ｌ）のとき、ＯＴＰアレイ１２６ｓ−（ｉ＋１）を選択する「Ｈ」レベルの信号を出力し、それ以外のとき、ＯＴＰアレイ１２６ｓ−（ｉ＋１）の非選択を示す「Ｌ」レベルの信号を出力する。
論理積ゲートＡＮＤ７は、一方の入力端にＤＴ＜７＞が入力され、他方の入力端に接地電位を反転した電位、すなわち、電源電位の信号が入力され、ＤＴ＜７＞が「Ｈ」レベルのときＯＴＰアレイ１２６ｓ−８を選択する「Ｈ」レベルの信号を出力し、それ以外のとき、ＯＴＰアレイ１２６ｓ−８の非選択を示す「Ｌ」レベルの信号を出力する。
上述の構成により、アクセス制御部１１ｓが出力するクロック信号ＣＬＫに同期して、セレクトアドレスを更新することができると共に、セレクトアドレスの値に応じたＯＴＰアレイ１２６ｓの選択を行うことが可能となる。
【００４７】
次に、図３は、データＤ＜７：０＞（セレクトアドレス）と、選択信号ＳＥＬ＜７：０＞との関係を示す表である。図示するように、データＤ＜７：０＞は、ＯＴＰアレイ１２６ｓにデータを書き込むたびに、０ビットから順に「０」が「１」に書き換えられる。セレクトデコーダ１２４ｓは、入力されたデータＤ＜７：０＞をデコードして、対応した選択信号ＳＥＬ＜７：０＞をデータ記憶部１２５ｓに出力する。
不揮発性半導体メモリ装置１００ｓは、上述のような、メモリ制御部１２１ｓ、セレクトデコーダ１２４ｓ、及び、データ記憶部１２５ｓを備えることにより、書き込み回数に応じたＯＴＰアレイ１２６ｓを選択することができる。
【００４８】
（第２実施形態）
次に、第２実施形態において、セレクトアドレス処理部１２３ｓが有するセレクトアドレス出力部及びセレクトアドレス記憶部の異なる構成例について説明する。以下、上述の第１実施形態と同様に、不揮発性半導体メモリ装置１００ｓが有するＯＴＰアレイ１２６ｓの数を８個とした場合について説明する。
図４は、第２実施形態におけるセレクトデコーダ１２４ｓ、セレクトアドレス処理部１２３ｓ、及び、ライトアンプ部１２２ｓの接続関係と、それぞれの構成例を示す概略ブロック図である。第２実施形態において、セレクトアドレス処理部１２３ｓが有するセレクトアドレス出力部２２３１ｓの構成と、セレクトアドレス記憶部２２３２ｓの構成とが異なり、他の同じ構成には第１実施形態と同じ符号（１２４ｓ、ＡＮＤ０〜ＡＮＤ８、１２２ｓ）を付して、その説明を省略する。
【００４９】
セレクトアドレス記憶部２２３２ｓは、記憶部２２３３ｓ−０〜２２３３ｓ−７を備える。記憶部２２３３ｓ−０〜２２３３ｓ−７それぞれは、同じ構成であり、プリチャージ用のＭＯＳトランジスタＴ２、不揮発性のメモリ素子ＭＥＭ２、及び、メモリ素子ＭＥＭ２の記憶するデータを読み出すラッチ型センスアンプＳＡ２を含み構成される。また、記憶部２２３３ｓ−０〜２２３３ｓ−７それぞれは、アクセス制御部１１ｓから「セレクトアドレスの更新」又は「セレクトアドレスの出力」を要求されると、トランジスタＴ２をオンにして、メモリ素子ＭＥＭ２が記憶するデータをセンスアンプＳＡ２に読み出して、読み出したデータＤ＜７：０＞をセレクトアドレスとしてセレクトアドレス出力部２２３１ｓに出力する。また、メモリ素子ＭＥＭ２は、セレクトデコーダ１２４ｓから選択信号ＳＥＬ＜８＞が入力されると、ライトアンプ部１２２ｓが出力するデータを書き込んで記憶する。ここで、ラッチ型のセンスアンプＳＡ２とは、入力される信号を増幅して出力する機能に加え、増幅した信号をラッチする機能を備えたセンスアンプである。
【００５０】
セレクトアドレス出力部２２３１ｓは、選択回路ＭＵＸ２０〜ＭＵＸ２７を含み構成される。選択回路ＭＵＸ２０は、入力Ａに電源電位の「Ｈ」レベルの信号が入力され、入力Ｂに記憶部２２３３ｓ−０が出力するデータＤ＜０＞が入力され、セレクトアドレスの更新の要求に応じて、入力Ａに入力される「Ｈ」レベルの信号をセレクトデコーダ１２４ｓにデータＤＴ＜０＞として出力し、セレクトアドレスの出力の要求に応じて、入力Ｂに入力されるデータＤ＜０＞をセレクトデコーダ１２４ｓに出力する。
選択回路ＭＵＸ２１は、入力Ａに記憶部２２３３ｓ−０から読み出されるデータＤ＜０＞が入力され、入力Ｂに記憶部２２３３ｓ−１が出力するデータＤ＜１＞が入力され、セレクトアドレスの更新要求に応じて、入力Ａに入力されるデータＤ＜０＞をセレクトデコーダ１２４ｓに出力し、セレクトアドレスの出力要求に応じて、入力Ｂに入力されるデータＤ＜１＞をセレクトデコーダ１２４ｓに出力する。
選択回路ＭＵＸ２２〜ＭＵＸ２７は、選択回路ＭＵＸ１と同様に、入力Ａに記憶部２２３３ｓ−１〜２２３３ｓ−６の出力データＤ＜１＞〜Ｄ＜６＞が入力され、入力Ｂに記憶部２２３３ｓ−２〜２２３３ｓ−７が出力する出力データＤ＜２＞〜Ｄ＜７＞が入力され、セレクトアドレスの更新の要求に応じて、入力Ａに入力される出力データＤ＜１＞〜Ｄ＜６＞をセレクトデコーダ１２４ｓに出力し、セレクトアドレスの出力の要求に応じて、入力Ｂに入力されるデータＤ＜２＞〜Ｄ＜７＞をセレクトデコーダ１２４ｓに出力する。
【００５１】
すなわち、セレクトアドレス出力部２２３１ｓは、選択回路ＭＵＸ２０〜ＭＵＸ２７によりシフト回路を構成し、セレクトアドレスの更新の要求に応じて、セレクトアドレス記憶部２２３２ｓから入力されるＤ＜７：０＞（セレクトアドレス）を上位ビット側に１ビットシフトし、最下位ビットに「１」をシフトインしたデータＤＴ＜７：０＞を更新したセレクトアドレスとしてセレクトデコーダ１２４ｓに出力する。また、セレクトアドレス出力部２２３１ｓは、セレクトアドレスの出力の要求に応じて、セレクトアドレス記憶部２２３２ｓが出力したデータＤ＜７：０＞をデータＤＴ＜７：０＞（セレクトアドレス）としてセレクトデコーダ１２４ｓに出力する。
上述のように、第２実施形態のセレクトアドレス出力部２２３１ｓと、セレクトアドレス記憶部２２３２ｓとは、第１実施形態のセレクトアドレス出力部１２３１ｓ及びセレクトアドレス記憶部１２３２ｓよりも少ない論理素子で構成することができる。
【００５２】
（第３実施形態）
図５は、第３実施形態の不揮発性半導体メモリ装置３００ｓの構成を示す概略ブロック図である。不揮発性半導体メモリ装置３００ｓは、アクセス制御部３１ｓ、行デコーダ３２ｓ、データ記憶部３３ｓ、ライトアンプ部１３ｓ、センスアンプ部１４ｓ、データ入出力部１５ｓ、及び、入出力端子１６ｓを備える。
データ記憶部３３ｓは、ｋ個（ｋ＞１を満たす整数である。）のＭＴＰブロック部１２ｓ−１〜１２ｓ−ｋを含み構成される。ＭＴＰブロック部１２ｓ−１〜１２ｓ−ｋは、図１に図示した第１実施形態のＭＴＰブロック部１２ｓと同じ構成を有しており、以下、いずれか１つ、あるいは、全てを代表して示す場合に、ＭＴＰブロック部１２ｓという。
不揮発性半導体メモリ装置３００ｓにおいて、アクセス制御部３１ｓ、行デコーダ３２ｓ、データ記憶部３３ｓ以外は、第１実施形態の対応する構成と同じであるため、同じ符号（１３ｓ〜１６ｓ）を付して、その説明を省略する。
【００５３】
アクセス制御部３１ｓは、第１実施形態のアクセス制御部１１ｓと同様に、外部から入力されるデータの読み出し命令と、外部から入力されるデータの書き込み命令とに応じて、ライトアンプ部１３ｓ、センスアンプ部１４ｓ、及び、データ入出力部１５ｓそれぞれの動作順序を制御し、更に、行アドレス信号が入力され、データの読み出し及びデータの書き込みに合わせて、当該行アドレスを行デコーダ３２ｓに出力する。行デコーダ３２ｓは、入力された行アドレス信号をデコードして、当該行アドレス信号に対応するＭＴＰブロック部１２ｓのいずれか１つを選択する。
【００５４】
読み出し動作において、アクセス制御部３１ｓは、読み出し命令と共に入力された行アドレスを行デコーダ３２ｓに出力し、行デコーダ３２ｓにデータ記憶部３３ｓに含まれるＭＴＰブロック部１２ｓ−１〜１２ｓ−ｋから１つのＭＴＰブロック部１２ｓを選択させる。行デコーダ３２ｓにより選択されたＭＴＰブロック部１２ｓでは、図１に示す第１実施形態における読み出し動作においてＭＴＰブロック部１２ｓ内で行われる動作と同様に、セレクトアドレス処理部１２３ｓが記憶しているセレクトアドレスをセレクトデコーダ１２４ｓに出力して、セレクトデコーダ１２４ｓによりデータ記憶部１２５ｓが有するＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍから１つのＯＴＰアレイ１２６ｓを選択させる。アクセス制御部３１ｓは、選択されたＯＴＰアレイ１２６ｓが記憶しているデータをセンスアンプ部１４ｓに出力し、センスアンプ部１４ｓにより出力したデータが増幅され、データ入出力部１５ｓを介して入出力端子１６ｓに出力する制御を行う。
【００５５】
また、書き込み動作において、アクセス制御部３１ｓは、書き込み命令と共に入力された行アドレスを行デコーダ３２ｓに出力し、行デコーダ３２ｓにデータ記憶部３３ｓに含まれるＭＴＰブロック部１２ｓ−１〜１２ｓ−ｋから１つのＭＴＰブロック部１２ｓを選択させる。行デコーダ３２により選択されたＭＴＰブロック部１２ｓでは、図１に示す第１実施形態における書き込み動作においてＭＴＰブロック部１２ｓ内で行われる動作と同様に、セレクトアドレス処理部１２３ｓが記憶しているセレクトアドレスを更新し、更新したセレクトアドレスをセレクトデコーダ１２４ｓに出力する。セレクトデコーダ１２４ｓは、更新されたセレクトアドレスによりデータ記憶部１２５ｓが有するＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍから１つのＯＴＰアレイ１２６ｓを選択する。アクセス制御部３１ｓは、ライトアンプ部１３ｓが、入出力端子１６ｓからデータ入出力部１５ｓを介して入力されたデータを増幅し、選択されたＯＴＰアレイ１２６ｓに増幅したデータを出力して記憶させる制御を行う。
【００５６】
上述のように構成された、不揮発性半導体メモリ装置３００ｓは、第１実施形態の不揮発性半導体メモリ装置１００ｓの動作に比べ、行アドレス信号が入力され、行デコーダ３２ｓが入力された行アドレス信号に対応したＭＴＰブロック部１２ｓを選択して動作する点のみが異なる。選択されたＭＴＰブロック部１２ｓに対しては、第１実施形態と同様の動作により、データの読み出し及び書き込みを行う。これにより、不揮発性半導体メモリ装置３００ｓは、不揮発性半導体メモリ装置１００ｓが１個のｎビット幅のデータを記憶するのに対して、ｋ個のｎビット幅のデータを記憶することができ、各々別にデータを読み出し、及び、書き換えを行うことができる。このとき、行デコーダ３２ｓが、外部から入力される行アドレスに応じて、ｋ個のＭＴＰブロック部１２ｓ−１〜１２ｓ−ｋのうちいずれか１つのＭＴＰブロック部１２ｓを選択する。
【００５７】
次に、不揮発性半導体メモリ装置１００ｓ、３００ｓに用いる不揮発性のメモリ素子（記憶素子）３０について説明する。
図６は、上述の第１実施形態から第３実施形態のＯＴＰアレイ１２６ｓに用いるメモリ素子３０の構成図である。図６（ａ）は、メモリ素子３０を構成するトランジスタＴ１のレイアウトを示す平面図である。図６（ｂ）は、図６（ａ）の等価回路を示す図である。図示するように、メモリ素子３０は、フローティングゲートＦＧを有するトランジスタＴ１である。図６（ｃ）は、図６（ａ）におけるＡ−Ａ’に沿った断面図を示し、図６（ｄ）は、図６（ａ）におけるＢ−Ｂ’に沿った断面図を示す。
【００５８】
構造的には、図６において、トランジスタＴ１は、ｐ型半導体基板１上に形成（配置）される。トランジスタＴ１は、ドレインを形成するｎ型拡散層５（第１のｎ型拡散層）、チャネル領域４、ソースを形成するｎ型拡散層７（第２のｎ型拡散層）が、順に直列方向（第１の方向）に配置され、ｎ型拡散層５とｎ型拡散層７とが、チャネル領域４を挟んで対向して配置され、トランジスタＴ１のトランジスタ形成領域８を形成する。
ｎ型拡散層５は、コンタクト１０を介して直列方向に配置されるドレイン配線であるメタル配線１２（第１のメタル配線）と接続する。ｎ型拡散層７は、コンタクト１１を介して直列方向と直交する同一平面上の水平方向に配置されるソース線であるメタル配線１３（第２のメタル配線）と接続する。
【００５９】
トランジスタ形成領域８に対して水平方向に一定の間隔をあけて、ｐ型半導体基板１上にｎ型ウエル２が形成され、ｎ型ウエル２上にｎ型拡散層１７（第３のｎ型拡散層）とｐ型拡散層１５（第１のｐ型拡散層）とが形成される。ｎ型拡散層１７は、コンタクト１８を介して水平方向(第２の方向)に配置されるコントロールゲート線であるメタル配線１９（第３のメタル配線）と接続される。ｐ型拡散層１５は、ｎ型拡散層１７と同様に、コンタクト１６を介してメタル配線１９と接続される。
メタル配線１９と平行に配置されるポリシリコン９は、フローティングゲートＦＧを形成し、ｎ型ウエル２の領域の一部と、ｐ型拡散層１５の領域の一部と、チャネル領域４の一部とを覆うように配置され、ｎ型ウエル２及びｐ型拡散層１５との間に容量を形成すると共に、チャネル領域４との間に容量を形成する。
なお、２０と２１とで示される領域は、分離用絶縁酸化膜である。
【００６０】
次に、図７は、メモリ素子３０の動作表を示すテーブルである。図７（ａ）は、メモリ素子３０をＯＴＰとして用いる場合の動作表である。メモリ素子３０に対する書き込み動作は、コントロールゲートＣＧに６Ｖ（第２の電圧）の電圧を印加し、ドレインＤに５Ｖ（第１の電圧）の電圧を印加し、ソースＳに０Ｖの電圧を印加する。これにより、高電圧が印加されたドレインＤ近傍に空乏層が形成されてホットエレクトロンが発生し、発生したホットエレクトロンがフローティングゲートＦＧに注入されて蓄積する。その結果、メモリ素子３０のフローティングゲートトランジスタＴ１の閾値電圧が初期状態より高い電圧に変化し、書き込み状態となる。
【００６１】
次に、メモリ素子３０に対する読み出し動作は、コントロールゲートＣＧに３Ｖの電圧を印加し、ドレインＤに１Ｖ（第３の電圧）の電圧を印加し、ソースＳに０Ｖの電圧を印加する。このとき、メモリ素子３０のドレインＤとソースＳとの間に電流が流れるか否かにより、消去状態であるか、あるいは、書き込み状態であるかを判断し、情報を読み出す。メモリ素子３０の初期状態における閾値電圧は、１Ｖ程度であり、コントロールゲートＣＧに３Ｖを印加するとオン状態となり通電する。一方、書き込み状態では、メモリ素子３０の閾値電圧は、フローティングゲートＦＧに電子が注入されて５Ｖ程度であり、コントロールゲートＣＧに３Ｖを印加してもオフ状態であり、通電しない。
【００６２】
続いて、図７（ｂ）は、メモリ素子３０をＭＴＰとして用いる場合の動作表である。メモリ素子３０に対する書き込み及び読み出し動作は、図７（ａ）に図示した動作と同じなので、その説明を省略する。
メモリ素子３０に対する消去動作は、コントロールゲートＣＧに０Ｖの電圧を印加し、ドレインＤに８Ｖの電圧（第４の電圧）を印加し、ソースＳをオープン状態にするか、あるいは、ソースＳに２Ｖの電圧（第５の電圧）を印加する。これにより、コントロールゲートＣＧとドレインＤ（ｎ型拡散層５）との間に高電界が加わり、ＦＮ電流が流れると共に、フローティングゲートＦＧから電子がドレインＤに放出される。これにより、メモリ素子３０の閾値電圧が初期状態より低い電圧に変化した状態、データが消去された状態である消去状態になる。
【００６３】
次に、メモリ素子３０の消去動作により閾値電圧が初期状態の閾値電圧より低くなった状態（過消去状態）において、閾値電圧が負になってしまう場合がある。この場合、メモリ素子３０は、コントロールゲートＣＧが０Ｖでも常にオン状態となるので、ドレインＤとソースＳとに電圧を印加するとドレインＤとソースＳとの間に常に電流が流れる状態となり、コントロールゲートＣＧに印加する電圧による選択性がなくなるため、メモリアレイに組み込んだ場合に、不良となる。そこで、低くなりすぎた閾値電圧を初期状態の閾値電圧近傍に戻すために、書き戻し動作を行う。書き戻し動作には、以下に示すように２通りある。
【００６４】
１つ目の書き戻し動作（第１の書き戻し動作）は、図示するように、コントロールゲートＣＧに０Ｖ又は１Ｖの電圧（第３の電圧）を印加し、ドレインＤに８Ｖの電圧（第４の電圧）を印加し、ソースＳに０Ｖの電圧を印加する。このとき、メモリ素子３０が過消去状態であれば、オン状態となりドレインＤとソースＳとの間には、チャネル電流が流れると共に、ドレインＤに高電圧を印加しているので、ドレインＤ近傍にホットエレクトロンが発生し、フローティングゲートＦＧにホットエレクトロンが注入される書き込みが行われる。これにより、メモリ素子３０の閾値電圧は上昇して、正の閾値電圧となる。このとき、コントロールゲートＣＧには、書き込み動作に比べ低い電圧が印加されているので、書き込み動作に比べフローティングゲートＦＧに注入されるホットエレクトロンの量は少ない。この書き込みを、弱書き込み（ドレインストレス）という。
【００６５】
２つ目の書き戻し動作（第２の書き戻し動作）は、基本的に書き込み動作であるが、時間をかけて徐々に書き込みを行う必要があるので、コントロールゲートＣＧに印加する電圧を１Ｖ程度から３Ｖ程度まで、電圧を徐々に上げて複数回書き込みを行うことにより、閾値電圧を正の値、１Ｖ程度に変化させる。このとき、コントロールゲートＣＧに印加する電圧は、予め定められたステップで電圧を徐々に高くしてもよいし、電圧を印加する時間に応じて線形的に増加させてもよい。
【００６６】
次に、図８は、メモリ素子３０の書き込み、消去、及び、書き戻しそれぞれの動作による特性の変化を示すグラフ及びメモリ素子３０の等価回路であるトランジスタＴ１を示す図である。縦軸方向は、ドレイン電流を示し、横軸方向は、コントロールゲート電圧を示す。メモリ素子３０は、初期状態において閾値電圧は１Ｖであるが、書き込み動作により閾値電圧は５Ｖに変化する。その後に、メモリ素子３０の閾値電圧は、消去動作により−１Ｖに変化し、書き戻し動作により１Ｖに変化させることができる。このように、メモリ素子３０の閾値電圧を変化させることにより、メモリ素子３０に情報を記憶させることができる。
【００６７】
次に、図９は、メモリ素子３０の弱書き込みの特性を示すグラフ、及び、メモリ素子３０の等価回路であるトランジスタＴ１と印加する電圧とを示す図である。縦軸方向は、メモリ素子３０の閾値電圧であり、横軸方向は、弱書き込みを行う時間である。例えば、コントロールゲートＣＧに０Ｖの電圧を印加する弱書き込みを行うと、ドレイン近傍の高電界により高エネルギーを有するホットエレクトロンが発生し、その一部のホットエレクトロンがフローティングゲートＦＧに注入されて弱書き込みとなり、メモリ素子３０の閾値電圧は、最終的には初期状態の閾値電圧に自己収束する。ここで、コントロールゲートＣＧに１Ｖの電圧を印加すると、コントロールゲートＣＧに印加した電圧に応じて収束する閾値電圧がシフトするので、収束する閾値電圧を制御することができる。この特性を用いて、消去動作により過消去状態となったメモリ素子３０に対して書き戻しを行うことにより、メモリ素子３０の閾値電圧を正の閾値電圧に自己収束させることができ、過消去状態を解消することができる。
【００６８】
図１０は、メモリ素子３０のカップリング系の等価回路を示す図である。コントロールゲートＣＧに印加される電位をＶＣＧ、コントロールゲートＣＧとフローティングゲートＦＧの静電容量をＣ（ＦＣ）、ソースＳに印加される電位をＶＳ、ソースＳとフローティングゲートＦＧとの間の静電容量をＣ（ＦＳ）、半導体基板Ｓｕｂに印加される電位をＶｓｕｂ、半導体基板ＳｕｂとフローティングゲートＦＧとの間の静電容量をＣ（ＦＢ）、ドレインＤに印加される電位をＶＤ、ドレインＤとフローティングゲートＦＧとの間の静電容量をＣ（ＦＤ）、フローティングゲートの電位をＶＦＧとする。
フローティングゲートＦＧの状態が初期状態（中性状態）のとき、この系のトータルチャージは、ゼロであるから次式（１）が成り立つ。
【００６９】
【数１】
2010231872.tif 000003
【００７０】
この系の総静電容量をＣＴとすると、ＣＴは次式（２）で表される。
【００７１】
【数２】
2010231872.tif 000004
【００７２】
式（２）を用いて、式（１）をＶＦＧについて変形すると次式（３）と表せる。
【００７３】
【数３】
2010231872.tif 000005
【００７４】
ここで、Ｃ（ＦＤ）＝Ｃ（ＦＳ）≒０，Ｖｓｕｂ＝ＶＳ＝０とすると、式（３）は次式（４）のように表される。
【００７５】
【数４】
2010231872.tif 000006
【００７６】
ここで、Ｃ（ＦＧ）／｛Ｃ（ＦＣ）＋Ｃ（ＦＢ）｝＝α（カップリング比）とすると、式（４）は、次式（５）で表される。
【００７７】
【数５】
2010231872.tif 000007
【００７８】
通常α≒０．６に設定し、フローティングゲートＦＧなどの静電容量を定めて、メモリ素子３０の設計を行う。
【００７９】
上述のメモリ素子３０は、標準的なＣＭＯＳプロセスで製造可能な記憶素子である。メモリ素子３０を記憶素子として用いた第１実施形態の不揮発性半導体メモリ装置１００ｓ及び第３実施形態の不揮発性半導体メモリ装置３００ｓは、製造工程を増やさずにシステムＬＳＩなどに混載することができる。
【００８０】
（第４実施形態）
図１１は、第４実施形態におけるメモリ素子３０（記憶素子）を用いたマトリックスアレイ（メモリアレイ）を有するＯＴＰとしての図１に示した第１実施形態の不揮発性半導体メモリ装置１００ｓの構成例を示す概略図である。
メモリセルアレイを構成するメモリセルは、図示するように、セレクト信号線（選択信号線）ＳＥＬ１〜ＳＥＬｍと、ビット線ＢＩＴ１−０、…、ＢＩＴｊ−０、…、ＢＩＴ１−７、…、ＢＩＴｊ−７との交点それぞれにメモリ素子３０がマトリックス状に配置され構成される。また、メモリアレイは、読み出し及び書き込みを８ビット単位で行う構成である。
また、不揮発性半導体メモリ装置１００ｓは、メモリ素子３０であるメモリセルＭ１１−０〜Ｍ１１−７、…、Ｍｍｊ−０〜Ｍｍｊ−７からなるメモリアレイ、セレクト部２０００、列デコーダ３００−１〜３００−ｊ、ライトアンプ部１３ｓに相当するデータ入力変換回路４００、センスアンプ部１４ｓに相当するセンスアンプ５００−０〜５００−７、列デコーダ３００−１〜３００−ｊの出力に応じてオン／オフを切り替えるスイッチ素子ＣＧ１−０〜ＣＧｊ−０、…、ＣＧ１−７〜ＣＧｊ−７を含み構成される。
【００８１】
メモリセルは、データ線Ｄ０〜Ｄ７それぞれに対応付けられて８個のメモリブロック１００−０〜１００−７に分割される。８ビット単位のデータの１ビット目に相当するデータを記憶するｍ×ｊ個のメモリセルＭ１１−０〜Ｍｍｊ−０は、メモリブロック１００−０を構成する。２〜８ビット目それぞれのデータを記憶するメモリセルＭ１１−１〜Ｍｍｊ−１、…、Ｍ１１−７〜Ｍｍｊ−７は、１ビット目と同様に、メモリブロック１００−１、…、１００−７を構成する。
メモリブロック１００−０において、メモリセルＭ１１−０〜Ｍｍ１−０のドレインＤは、ビット線ＢＩＴ１−０に接続される。メモリセルＭ１２−０〜Ｍｍ２−０、メモリセルＭ１ｊ−０〜Ｍｍｊ−０のドレインＤは、メモリセルＭ１１−０〜Ｍｍ１−０と同様に、それぞれビット線ＢＩＴ２−０〜ＢＩＴｊ−０に接続される。メモリブロック１００−１〜１００−７においても、メモリブロック１００−０と同様に、それぞれのメモリセルＭ１１−１〜Ｍｍｊ−１、…、Ｍ１１−７〜Ｍｍｊ−７のドレインＤは、それぞれビット線ＢＩＴ１−１〜ＢＩＴ１−ｊ、…、ＢＩＴ１−７〜ＢＩＴｊ−７に接続される。ビット線ＢＩＴ１−０〜ＢＩＴ１−ｊ、…、ＢＩＴ１−７〜ＢＩＴｊ−７は、スイッチ素子ＣＧ１−０〜ＣＧｊ−０、…、ＣＧ１−７〜ＣＧｊ−７を介してデータ線Ｄ０〜Ｄ７に接続される。
【００８２】
セレクト部２０００は、メモリ制御部１２１ｓに相当するメモリ制御部６００と、列デコーダ選択部６０１と、ｍ個のセレクトデコーダ回路２００−１〜２００−ｍと、を含み構成される。メモリ制御部６００は、アクセス制御部（図示せず）から入力される制御信号ＳＥＬに応じて、データの読み出しと、データの書き込みとを切り替えて行う。セレクトデコーダ回路２００−１〜２００−ｍは、メモリ制御部６００が有するセレクトアドレス処理部（図示せず）が記憶しているセレクトアドレスをデコードして、セレクト信号線ＳＥＬ１〜ＳＥＬｍのいずれか１つのセレクト信号線を活性化する。セレクト線ＳＥＬ１は、各メモリブロック１００−０〜１００−７に含まれるメモリセルＭ１１−０〜Ｍ１ｊ−０、…、Ｍ１１−７〜Ｍ１ｊ−７のコントロールゲートＣＧに接続され、データの読み出し又は書き込みをするメモリセルを選択する。セレクト信号線ＳＥＬ２〜ＳＥＬｍは、セレクト信号線ＳＥＬ１と同様に、各メモリブロック１００−０〜１００−７に含まれるメモリセルのコントロールゲートＣＧに接続され、データの読み出し又は書き込みをするメモリセルを選択する。
【００８３】
セレクトデコーダ回路２００−１〜２００−ｍは、それぞれアドレスデコード回路２０１、インバータ２０２、レベルシフト回路２０３を含み構成され、入力されるセレクトアドレスに応じたセレクト信号線ＳＥＬ１〜ＳＥＬｍのいずれか１つを活性化させて、メモリセルのコントロールゲートＣＧに電圧を印加する。
本実施形態においては、ｎビット幅のデータをｊ回（ｊ＝ｎ／８）に分けて８ビットずつ順に出力（入力）する構成にしたので、列デコーダ選択部６０１は、列デコーダ３００−１〜３００−ｊに列アドレスを切り替えて出力し、列デコーダ３００−１〜３００−ｊにカラム線ＣＯＬ１〜ＣＯＬｊを順に１つずつ活性化させて８ビット幅のデータをｊ回選択し、ｎビット幅のデータを出力（入力）する制御を行う。なお、列デコーダ選択部６０１は、メモリ制御部６００がセレクトアドレスをセレクトデコーダに出力することに応じて動作する。
【００８４】
列デコーダ３００−１〜３００−ｊは、それぞれ列デコーダ回路３０１、インバータ３０２、レベルシフト回路３０３を含み構成され、列デコーダ選択部６０１が出力する列アドレスをデコードして、カラム線ＣＯＬ１〜ＣＯＬｊのいずれか１つのカラム線を活性化してビット線を選択し、スイッチ素子ＣＧ１−０〜ＣＧｊ−０、…、ＣＧ１−７〜ＣＧｊ−７のオン／オフを切り替える。
データ入力変換回路４００は、入力データＤｉｎ０〜Ｄｉｎ７が入力され、書き込み動作に応じた高電圧Ｖｐ３（５Ｖ）を、データ線Ｄ０〜Ｄ７に出力してカラム線ＣＯＬ１〜ＣＯＬｊ、及び、セレクト信号線ＳＥＬ１〜ＳＥＬｍにより選択されるメモリセルに印加する。センスアンプ５００−０〜５００−７は、データ線Ｄ０〜Ｄ７ごとに設けられ、セレクト信号線ＳＥＬ１〜ＳＥＬｍにより選択されるメモリセルからカラム線ＣＯＬ１〜ＣＯＬｊ、及び、データ線Ｄ０〜Ｄ７を介して入力されるデータを増幅して出力データＤｏｕｔ０〜Ｄｏｕｔ７として出力する。全てのメモリセルＭ１１−０〜Ｍｍｊ−７のソースＳは、共通接続され接地される。
【００８５】
次に、本実施形態の不揮発性半導体メモリ装置１００ｓの動作を説明する。
書き込み動作において、例えば、セレクトデコーダ回路２００−１は、メモリ制御部６００が出力するセレクトアドレスに応じてセレクト信号線ＳＥＬ１を活性化し、列デコーダ選択部６０１が出力する列アドレスによりカラム線ＣＯＬ１を活性化する。このとき、セレクト線ＳＥＬ１には、電圧Ｖｐ１（６Ｖ）が印加され、メモリセルＭ１１−０〜Ｍ１ｊ−０、…、Ｍ１１−７〜Ｍ１ｊ−７のコントロールゲートＣＧに電圧Ｖｐ１（６Ｖ）が印加される。データ入力変換回路４００は、入力データＤｉｎ０〜Ｄｉｎ７に応じてデータ線Ｄ０〜Ｄ７に電圧Ｖｐ３（５Ｖ）を印加する。また、列デコーダ３００−１は、カラム線ＣＯＬ１に電圧Ｖｐ３より高い電圧Ｖｐ２を列デコーダ３００−１のレベルシフト回路３０３により印加し、スイッチ素子ＣＧ１−０、ＣＧ１−１、…、ＣＧ１−７をオンにすることで、データ線Ｄ０〜Ｄ７とビット線ＢＩＴ１−０、ＢＩＴ１−１、…、ＢＩＴ１−７とを接続し、メモリセルのドレインＤに電圧Ｖｐ３を印加する。
【００８６】
例えば、外部から書き込みデータＤｉｎ０＝Ｄｉｎ２＝Ｄｉｎ４＝Ｄｉｎ６＝「０」データ（書き込みをする）、Ｄｉｎ１＝Ｄｉｎ３＝Ｄｉｎ５＝Ｄｉｎ７＝「１」（書き込みをしない）が入力された場合、データ線Ｄ０，Ｄ２，Ｄ４，Ｄ６には、データ入力変換回路４００により電圧Ｖｐ３が印加され、データ線Ｄ１，Ｄ３，Ｄ５，Ｄ７には、０Ｖの電圧が印加される。列デコーダ３００−１によりカラム線ＣＯＬ１が選択されているので、ビット線ＢＩＴ１−０、ＢＩＴ１−２、ＢＩＴ１−４、ＢＩＴ１−６には電圧Ｖｐ３（５Ｖ）が印加され、ビット線ＢＩＴ１−１、ＢＩＴ１−３、ＢＩＴ１−５、ＢＩＴ１−７には、０Ｖの電圧が印加される。これにより、メモリセルＭ１１−０、Ｍ１１−２、Ｍ１１−４、Ｍ１１−６には、書き込みが行われ、メモリセルＭ１１−１、Ｍ１１−３、Ｍ１１−５、Ｍ１１−７には書き込みが行われない。
上述のように、セレクトアドレスに応じてメモリセルが選択され、選択されたメモリセルにデータが記憶される。
【００８７】
読み出し動作は、上述のようにセレクトアドレスに応じてメモリセルが選択され、選択されたメモリセルに流れる電流をセンスアンプ５００−０〜５００−７が検出し、検出した電流を増幅してデータを検出して「０」又は「１」に対応する電圧を出力データＤｏｕｔ０〜Ｄｏｕｔ７として出力する。このとき、メモリセルが消去状態（「１」；オン）であればメモリセルに電流が流れ、選択されたメモリセルが書き込み状態（「０」；オフ）であればメモリセルに電流が流れない。
上述のように、メモリ素子３０を用いて構成された不揮発性半導体メモリ装置１００ｓは、構成され、データの書き込み及び読み出しを行うことができる。
【００８８】
（第５実施形態）
図１２は、第５実施形態におけるメモリ素子３０を用いたマトリックスアレイ（メモリアレイ）を有するＭＴＰとしての図５に示した第３実施形態の不揮発性半導体メモリ装置３００ｓの構成を示す概略ブロック図である。不揮発性半導体メモリ装置３００ｓは、図１１に示した第４実施形態が１個のｎビット幅のデータ（実施例ではｎ＝８）をｍ回書き換え可能なＯＴＰであるのに対して、ｋ個のｎビット幅のデータそれぞれをｍ回書き換え可能なＯＴＰである。
不揮発性半導体メモリ装置３００ｓは、不揮発性半導体メモリ装置１００ｓと比べ、ｋ個の行デコーダ７００−１〜７００−ｋと、ｋ個のセレクト部２０００−１〜２０００−ｋと、ｋ×８個のメモリブロック１００−１０〜１００−ｋ０、…、１００−１７〜１００−ｋ７を有する点が異なり、メモリブロック１００−１０〜１００〜ｋ０、…、１００−１７〜１００−ｋ７と、セレクト部２０００−１〜２０００−ｋと、列デコーダ３００−１〜３００−ｊと、データ入力変換回路４００と、センスアンプ５００−０〜５００−７と、行デコーダ７００−１〜７００−ｋとを備える。不揮発性半導体メモリ装置１００ｓと同じ構成については、対応する構成と同じ符号（３００−１〜３００−ｊ、４００、５００−０〜５００−７）を付して、その説明を省略する。
【００８９】
行デコーダ７００−１〜７００−ｋそれぞれは、セレクト部２０００−１〜２０００−ｋが対応付けられて接続される。セレクト部２０００−１〜２０００−ｋは、同じ構成を有しており、図１１に示した第４実施形態のセレクト部２０００と同じ構成である。
また、行デコーダ７００−１〜７００−ｋは、外部から入力される行アドレスにより、行デコーダ７００−１〜７００−ｋのうち１つが活性化され、活性化された行デコーダに対応したセレクトデコーダとメモリブロックとを選択して、第４実施形態で説明した動作（書き込み、及び、読み出し）を選択したメモリブロックに対して行わせる。不揮発性半導体メモリ装置３００ｓは、行デコーダ７００−１〜７００−ｋを備えることにより、ｎビット幅のｋ個のデータを選択して、ｋ個のデータに対して読み出し及び書き込みを行うことができる。これにより、不揮発性半導体メモリ装置３００ｓは、異なるｋ個のデータを記憶することができ複数のデータが要求される擬似ＭＴＰに用いることが可能となる。
【００９０】
（第６実施形態）
図１３は、第６実施形態における不揮発性半導体メモリ装置１０１ｓの構成を示す概略ブロック図である。不揮発性半導体メモリ装置１０１ｓは、第４実施形態の不揮発性半導体メモリ装置１００ｓが有するメモリ素子３０それぞれをＯＴＰとしてではなく、ＭＴＰとして使用する構成が特徴である。メモリ素子３０をＭＴＰとして使用するために、不揮発性半導体メモリ装置１０１ｓは、メモリ素子３０のソースＳに消去動作用の電圧を印加する消去制御回路８００を備えること以外、図１１に示した第４実施形態の不揮発性半導体メモリ装置１００ｓと同じ構成であり、対応する構成には同じ符号を付して、その説明を省略する。
【００９１】
消去制御回路８００は、レベルシフト回路により構成され、不揮発性半導体メモリ装置１０１ｓが有する全てのメモリ素子３０のソースＳと接続され、消去動作に用いられる電圧Ｖｐ４をメモリ素子３０のソースＳに印加する。消去回路８００は、書き込み、書き戻し、及び、消去の動作の場合、接地電位である０Ｖをメモリ素子３０のソースＳに印加し、消去動作の場合、電圧Ｖｐ４（２Ｖ）をメモリ素子３０のソースＳに印加する。この印加する電位の切り替えは、外部から入力される非消去信号ＥＢにより切り替えられる。ここで、不揮発性半導体メモリ装置３０１ｓにおける、書き込み、消去、第１の書き戻し、読み出し、及び、第２の書き戻しそれぞれの動作によりメモリセル（メモリ素子３０）に印加される電圧は、図７に示す電圧である。
【００９２】
この構成により、不揮発性半導体メモリ装置１０１ｓは、ＯＴＰである複数のメモリ素子３０を切り替えて使用する擬似ＭＴＰとして用いるだけでなく、ＯＴＰである複数のメモリ素子３０をＭＴＰとして用いることができる。このとき、ＯＴＰであるメモリ素子３０の記憶するデータを正しく保持できるか否かの信頼性に応じて、メモリ素子３０に記憶するデータを数回書き換えた後に、セレクトアドレスを更新して、異なるメモリ素子３０を用いてデータの読み出し及び書き込みを行うことができる。
あるいは、擬似ＭＴＰとして、ＳＥＬ１〜ＳＥＬｍまでを全て使い切った後に、全ビットを消去して、再度、擬似ＭＴＰとしてＳＥＬ１から使用することも可能である。さらには、出荷時のテスト工程で、メモリセルに対して書き込みテストを行った後に、消去動作を行い出荷することにより、高信頼性の擬似ＭＴＰを提供することが可能となる。なお、図１１の第４実施形態の不揮発性半導体メモリ装置１００ｓは、不揮発性半導体メモリ装置１０１ｓにおいて、接地電位のみをメモリ素子３０のソースに印加する消去回路８００を備えた構成ともいえる。
【００９３】
（第７実施形態）
図１４は、第７実施形態における不揮発性半導体メモリ装置３０１ｓの構成を示す概略ブロック図である。不揮発性半導体メモリ装置３０１ｓは、第６実施形態の不揮発性半導体メモリ装置１０１ｓ（図１３）と同様に、第５実施形態の不揮発性半導体メモリ装置３００ｓが有するメモリ素子３０それぞれをＯＴＰとしてではなく、ＭＴＰとして使用する構成が特徴である。メモリ素子３０をＭＴＰとして使用するために、不揮発性半導体メモリ装置３０１ｓは、メモリ素子３０のソースＳに消去動作用の電圧を印加する消去制御回路８００−１〜８００−ｋを備えること以外、図１２に示した第５実施形態の不揮発性半導体メモリ装置３００ｓと同じ構成であり、対応する構成には同じ符号を付して、その説明を省略する。
【００９４】
消去制御回路８００−１〜８００−ｋは、レベルシフト回路により構成され、行デコーダ７００−１〜７００−ｋそれぞれに対応して設けられ、行デコーダ７００−１〜７００−ｋそれぞれに対応して接続されるメモリブロック１００−１０〜１００−ｋ７それぞれに含まれるメモリ素子３０のソースＳに共通接続される。消去制御回路８００−１〜８００−ｋは、同じ構成を有し、それぞれには、メモリ素子３０のソースＳに印加する電位を切り替える非消去信号ＥＢ１〜ＥＢｋが入力される。ここで、不揮発性半導体メモリ装置３０１ｓにおける、書き込み、消去、第１の書き戻し、読み出し、及び、第２の書き戻しそれぞれの動作によりメモリセル（メモリ素子３０）に印加される電圧は、図７に示す電圧である。
【００９５】
この構成により、不揮発性半導体メモリ装置３０１ｓは、ＯＴＰである複数のメモリ素子３０を切り替えて使用する擬似ＭＴＰとして用いるだけでなく、ＯＴＰである複数のメモリ素子３０をＭＴＰとして用いることができる。このとき、ＯＴＰであるメモリ素子３０の記憶するデータを正しく保持できるか否かの信頼性に応じて、メモリ素子３０を切り替えて用いることができる。
なお、図１２の第５実施形態の不揮発性半導体メモリ装置３００ｓは、不揮発性半導体メモリ装置３０１ｓにおいて、接地電位のみをメモリ素子３０に印加する消去回路８００を備えた構成ともいえる。
【００９６】
（第６実施形態及び第７実施形態の変形例）
図１５は、図１３に示した第６実施形態の不揮発性半導体メモリ装置１０１ｓの変形例である不揮発性半導体メモリ装置１０２ｓの構成を示す概略ブロック図である。図１６は、図１４に示した第７実施形態の不揮発性半導体メモリ装置３０１ｓの変形例である不揮発性半導体メモリ装置３０２ｓの構成を示す概略ブロック図である。
第６実施形態の不揮発性半導体メモリ装置１０１ｓ（図１３）、及び、第７実施形態の不揮発性半導体メモリ装置３０１ｓ（図１４）では、セレクト部２０００内に列デコーダ選択部６０１を設けて、列デコーダ選択部６０１が列アドレスを列デコーダ３００−１〜３００−ｊに出力する構成としたが、図１５に示す不揮発性半導体メモリ装置１０２ｓ、及び、図１６に示す不揮発性半導体メモリ装置３０２ｓのように、列デコーダ選択部６０１を設けずに外部から入力される列アドレスを列デコーダ３００−１〜３００ｊに出力する構成としてもよい。このようにすれば、任意の列アドレスを入力して、読み出すデータを記憶するメモリセル、又は、データを書き込み記憶させるメモリセルを選択することができる。
【００９７】
（第８実施形態）
図１７は、第８実施形態として、上述の第４実施形態から第７実施形態におけるメモリ素子３０によるメモリブロック１００−０の構成例を示したレイアウト図である。
メモリブロック１００−０において、メモリ素子３０であるメモリセルＭ１１、…、Ｍｍｊは、行方向及び列方向にマトリックス状に配置される。
また、メモリセルＭ１１、…、Ｍｍｊそれぞれは、図の上下方向（列方向、トランジスタ形成領域の直列方向）に隣接するメモリセルと、互いに直列方向に対して対称に配置され、直列方向に隣接するメモリセルの一方と、ｎ型拡散層７、コンタクト１１及びメタル配線１９を共用し、直列方向に隣接する他方のメモリセルと、ｎ型拡散層５及びコンタクト１０を共用する。
【００９８】
更に、メモリセルＭ１１、…、Ｍｍｊそれぞれは、図の左右方向（行方向、トランジスタ形成領域の直列方向に対して水平方向）に隣接するメモリセルと、互いに水平方向に対して対称に配置され、水平方向に対して隣接するメモリセルの一方と、ｎ型拡散層１７及びコンタクト１８を共用し、互いのｎ型ウエルの間に境界を設けることなく接続して配置される。
また、メモリセルＭ１１、…、Ｍｍｊの行方向を同じにするメモリセルは、コントロールゲート線（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４）であるメタル配線１９を共用し、ソース線（Ｓ１、Ｓ２）であるメタル配線１３を共用する。更に、メモリセルＭ１１、…、Ｍｍｊの列方向を同じにするメモリセルは、ビット線（ＢＩＴ１、ＢＩＴ２、ＢＩＴ３）であるメタル配線１２を共有する。
【００９９】
このようにして、メモリセルＭ１１、…、Ｍｍｊを配置することで配置面積を削減することが可能となる。
なお、他のメモリブロック１００−１〜１００−７、１００−１０〜１００−ｋ７についても、メモリブロック１００−０と同様に、メモリ素子３０が配置される。
【０１００】
（第９実施形態）
第９実施形態として、上述の第６実施形態の不揮発性半導体メモリ装置１０１ｓが内部あるいは外部に閾値検証回路を有する不揮発性半導体メモリ装置１０１ｓにおける、メモリ素子３０に対する消去動作及び第１の書き戻し動作の２通りの検証シーケンスについて説明する。図１８は、第９実施形態として、不揮発性半導体メモリ装置１０１ｓが有するメモリ素子３０の消去動作及び書き戻し動作に対する検証シーケンスのフローチャートである。なお、閾値検証回路（不図示）は、以下の動作を制御する。
【０１０１】
まず、消去動作において、列デコーダ３００−１〜３００−ｊは、メモリ制御部６００が出力するセレクトアドレスに応じたカラム線を選択する。データ入力変換回路４００は、データ線Ｄ０〜Ｄ７を介して、選択されたメモリ素子３０のドレインＤに電圧Ｖｐ３（８Ｖ）を印加する。また、セレクト部２０００において、メモリ制御部６００が出力するセレクトアドレスに応じたセレクト線を活性化してメモリ素子３０のコントロールゲートＣＧに０Ｖの電圧を印加する。消去制御回路８００は、メモリ素子３０のソースが共通接続されたソース線Ｓに電圧Ｖｐ４（２Ｖ）を印加する。これにより、選択されたメモリ素子３０のそれぞれの端子には、消去状態の電圧が印加され消去が行われる（ステップＳ１０１）。
【０１０２】
ステップＳ１０１における消去動作により、閾値検証回路は、正しく消去が行われたか否かの確認として閾値電圧が初期状態の閾値電圧である１Ｖより高いか否かを判定する（ステップＳ１０２）。
ステップＳ１０２において、閾値電圧が初期状態の閾値電圧以上の場合（ステップＳ１０２：Ｙｅｓ）、閾値検証回路は、ステップＳ１０１における消去回数Ｎを「１」カウントアップし、消去回数Ｎが１００回以下か否かを判定する（ステップＳ１０３）。
なお、消去回数Ｎは、当該シーケンス開始時において「０」に初期化される。
【０１０３】
消去回数が１００回以下の場合（ステップＳ１０３；Ｎ≦１００）、閾値検証回路は、ステップＳ１０１を実行する制御を行う。
一方、一方消去回数が１００回を越える場合(ステップＳ１０３；Ｎ＞１００)、閾値検証回路は、テスト対象であるメモリ素子３０が、消去が正しく行えなかったとして不良判定を行い外部に通知する（ステップＳ１０８）。
また、ステップＳ１０２において、閾値電圧が初期状態の閾値電圧未満の場合（ステップＳ１０２；Ｎｏ）、閾値検証回路は、メモリ素子３０の閾値電圧が０．５Ｖ以上か否かを判定する（ステップＳ１０４）。
なお、ステップＳ１０４における判定は非選択状態において、コントロールゲートＣＧに印加する電圧（０Ｖ）に対してメモリ素子３０がオフ状態であるためのマージンがあるか否かを判定するステップである。
【０１０４】
ステップＳ１０４において、閾値電圧が０．５Ｖ未満の場合（ステップＳ１０４；Ｎｏ）、閾値検証回路は、データ入力変換回路４００が、データ線Ｄ０〜Ｄ７を介して、選択されたメモリ素子３０のドレインＤに電圧Ｖｐ３（８Ｖ）を印加し、セレクト部２０００において、メモリ制御部６００が出力するセレクトアドレスに応じたメモリ素子３０のコントロールゲートＣＧに１Ｖの電圧を印加し、消去制御回路８００が、メモリ素子３０のソースが共通接続されたソース線Ｓに電圧Ｖｐ４（０Ｖ）を印加する制御を行う。これにより、検証対象のメモリ素子３０が有するそれぞれの端子には、第１の書き戻し動作に対応する電圧が１００ｍｓの間印加され、書き戻しが行われる（ステップＳ１０５）。
閾値検証回路は、ステップＳ１０５における書き戻し回数をカウントするＭを「１」カウントアップし、書き戻し回数が１０回以下であるか否かを判定する（ステップＳ１０６）。
【０１０５】
ステップＳ１０６において、書き戻し回数が１０回以下の場合（ステップＳ１０６；Ｍ≦１０）、閾値検証回路は、再度ステップＳ１０４を実行する制御をし、メモリ素子３０の閾値電圧を判定する。
一方、ステップＳ１０６において書き戻し回数が１０回を越える場合（ステップＳ１０６；Ｍ＞１０）、閾値検証回路は、テスト対象であるメモリ素子３０が、消去が正しく行えなかったとして不良判定を行い外部に通知する（ステップＳ１０８）。
なお、書き戻し回数をカウントするＭは、当該シーケンス開始時において「０」に初期化される。
ステップＳ１０４において、閾値電圧が０．５Ｖ以上の場合（ステップＳ１０４；Ｙｅｓ）、閾値検証回路は、メモリ素子３０が正しく消去動作を行えるとして外部に通知する（ステップＳ１０７）。
以上の処理により、閾値検証回路は、メモリ素子３０が正しく動作することを検証することができる。
【０１０６】
次に、異なる検証シーケンスとして、図１９は、本実施形態の不揮発性半導体メモリ装置１０１ｓが有するメモリ素子３０の消去動作及び書き戻し動作に対する検証シーケンスのフローチャートである。
まず、消去動作において、列デコーダ３００−１〜３００−ｊは、列デコーダ選択部６０１が出力する列アドレスに応じたカラム線を選択する。データ入力変換回路４００は、データ線Ｄ０〜Ｄ７を介して、選択されたメモリ素子３０のドレインＤに電圧Ｖｐ３（８Ｖ）を印加する。また、セレクト部２０００において、メモリ制御部６００が出力するセレクトアドレスに応じたセレクト線を活性化してメモリ素子３０のコントロールゲートＣＧに０Ｖの電圧を印加する。閾値検証回路は、データ入力変換回路４００、セレクト部２０００、及び、消去制御回路８００が上述の電圧を印加する制御を行い、選択されたメモリ素子３０に１０ｍｓの間電圧を印加して消去を行う（ステップＳ２０１）。
【０１０７】
ステップＳ２０１における消去動作により、閾値検証回路は、正しく消去が行われたか否かの確認として閾値電圧が初期状態の閾値電圧である１Ｖより高いか否かを判定する（ステップＳ２０２）。
ステップＳ２０２において、閾値電圧が初期状態の閾値電圧以上の場合（ステップＳ２０２：Ｙｅｓ）、閾値検証回路は、ステップＳ２０１における消去回数Ｎを「１」カウントアップし、消去回数Ｎが１０００回以下か否かを判定する（ステップＳ１０３）。
なお、消去回数Ｎは、当該シーケンス開始時において「０」に初期化される。
【０１０８】
消去回数が１０００回以下の場合（ステップＳ２０３；Ｎ≦１０００）、閾値検証回路は、ステップＳ２０１を実行する制御を行う。
一方、消去回数が１０００回を越える場合(ステップＳ２０３；Ｎ＞１０００)、閾値検証回路は、テスト対象であるメモリ素子３０が、消去が正しく行えなかったとして不良判定を行い外部に通知する（ステップＳ２０８）。
また、ステップＳ２０２において、閾値電圧が初期状態の閾値電圧未満の場合（ステップＳ２０２；Ｎｏ）、閾値検証回路は、メモリ素子３０の閾値電圧が０．５Ｖ以上か否かを判定する（ステップＳ２０４）。
なお、ステップＳ２０４における判定は、非選択状態において、コントロールゲートＣＧに印加する電圧（０Ｖ）に対してメモリ素子３０がオフ状態であるためのマージンがあるか否かを判定するステップである。
【０１０９】
ステップＳ２０４において、閾値電圧が０．５Ｖ未満の場合（ステップＳ２０４；Ｎｏ）、閾値検証回路は、データ入力変換回路４００が、データ線Ｄ０〜Ｄ７を介して、選択されたメモリ素子３０のドレインＤに電圧Ｖｐ３（８Ｖ）を印加し、セレクト部２０００が、メモリ制御部６００が出力するセレクトアドレスに応じたメモリ素子３０のコントロールゲートＣＧに（１＋０．５Ｍ）Ｖの電圧を印加し、消去制御回路８００が、メモリ素子３０のソースが共通接続されたソース線Ｓに電圧Ｖｐ４（０Ｖ）を印加する制御を行う。これにより、検証対象のメモリ素子３０が有するそれぞれの端子には、第１の書き戻し動作に対応する電圧が１ｍｓの間印加され、書き戻しが行われる（ステップＳ２０５）。
ここで、Ｍは、書き戻し回数のカウント値であり、書き戻し動作（ステップＳ２０５）を行うごとに、セレクト部２０００は、コントロールゲートＣＧに印加する電圧を高くして、書き戻し動作を行う。
閾値検証回路は、ステップＳ２０５における書き戻し回数をカウントするＭを「１」カウントアップし、書き戻し回数が５回以下であるか否かを判定する（ステップＳ２０６）。
【０１１０】
ステップＳ２０６において、書き戻し回数が５回以下の場合（ステップＳ２０６；Ｎ≦５）、閾値検証回路は、再度ステップＳ２０４を実行する制御をし、メモリ素子３０の閾値電圧を判定する。
一方、ステップＳ２０６において書き戻し回数が５回を越える場合（ステップＳ２０６；Ｎ＞５）、閾値検証回路は、テスト対象であるメモリ素子３０が、消去が正しく行えなかったとして不良判定を行い外部に通知する（ステップＳ２０８）。
ステップＳ２０４において、閾値電圧が０．５Ｖ以上の場合（ステップＳ２０４；Ｙｅｓ）、閾値検証回路は、メモリ素子３０が正しく消去動作を行えるとして外部に通知する（ステップＳ２０７）。
【０１１１】
以上の処理により、閾値検証回路は、メモリ素子３０が正しく動作することを検証することができる。当該シーケンスは、図１８の検証シーケンスに比べ、書き戻し動作の時間を長く設定することにより、過消去により閾値電圧が負の電圧になり常にオン状態となる不良を防ぐ動作を行うことで、不良発生を削減することができる。
なお、上述の２つの検証シーケンスは、図１４に図示する第７実施形態の不揮発性半導体メモリ装置３０１ｓにおいても同様に行われる。
また、図１８および図１９のシーケンスは、組み合わせても良い。特に、ステップＳ１０５、ステップＳ２０５は、組み合わせて最適化することも可能である。
【０１１２】
上述の図１８及び図１９で行った検証シーケンスは、本実施形態の不揮発性半導体メモリ装置が行うものであるが、テスト装置などを使って、閾値検証回路及び消去制御回路を備えず、メモリ素子３０をＯＴＰとして用いる不揮発性半導体メモリ装置１００ｓ、２００ｓに対しても行うことができる。これにより、メモリ素子３０の信頼性を十分に保証した不揮発性半導体メモリ装置１００ｓ、２００ｓの製品を出荷することができる。また、上述のシーケンスを処理する閾値検証回路と、消去制御回路８００とを備える不揮発性半導体メモリ装置１０１ｓ、３０１ｓは、回路規模が大きくなり製造コストが高くなるため、数回程度の書き換えを要するシステムなどには、メモリ素子３０をＯＴＰとして用い、擬似ＭＴＰを実現する不揮発性半導体メモリ装置１００ｓ、２００ｓが好適である。
また、不揮発性半導体メモリ装置１００ｓ、２００ｓは、アンチヒューズ型のＣＭＯＳプロセスを用いたＯＴＰ用のメモリ素子と異なり、キャパシタを形成する酸化膜に高電圧を印加して非可逆的な破壊を用いないので、上述のような閾値の検証を行うことができ、製品の信頼性を向上させることが可能である。
【符号の説明】
【０１１３】
１００ｓ、３００ｓ、１０１ｓ、３０１ｓ…不揮発性半導体メモリ装置
１１ｓ…アクセス制御部、１２ｓ、１２ｓ−１、１２ｓ−ｋ…ＭＴＰブロック部
１３ｓ…ライトアンプ部、１４ｓ…センスアンプ部
１５ｓ…データ入出力部、１６ｓ…入出力端子
１２１ｓ…メモリ制御部、１２２ｓ…ライトアンプ部、
１２３ｓ…セレクトアドレス処理部
１２３１ｓ…セレクトアドレス出力部、１２３２ｓ…セレクトアドレス記憶部
２２３１ｓ…セレクトアドレス出力部、２２３２ｓ…セレクトアドレス記憶部
１２４ｓ…セレクトデコーダ、１２５ｓ…データ記憶部
１２６ｓ、１２６ｓ−１、１２６ｓ−８、１２６ｓ−ｍ…ＯＴＰアレイ
３１ｓ…アクセス制御部、３２ｓ…行デコーダ
３３ｓ…データ記憶部
１…ｐ型半導体基板、２…ｎ型ウエル、４…チャネル領域
５、７、１７…ｎ型拡散層、１５…ｐ型拡散層、９…ポリシリコン
１０、１１、１６、１８…コンタクト
１２、１３、１９…メタル配線
３０…メモリ素子
１００−０、１００−１、１００−７、１００−１０…メモリブロック
２００−１、２００−ｍ…セレクトデコーダ回路
２０００、２０００−１、２０００−ｋ…セレクト部
３００−１、３００−ｊ…列デコーダ、４００…データ入力変換回路
５００−０、５００−７…センスアンプ、６００…メモリ制御部
６０１…列デコーダ選択部
７００−１、７００−ｋ…行デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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