(57)【要約】【課題】ＮＭＩＳＦＥＴにおいて、最も高移動度化可能である（１１１）面をチャネル面に持ち、同時に、＜１１０＞方向を電流方向に持つ半導体装置およびその製造方法を提供すること。【解決手段】チャネル電流が流れる方向に対して垂直方向の断面が三角形状をしており、その２面が（１１１）面で、残りの１面が（１００）面であるＧＯＩ層６またはＧｅ層８と、前記（１００）面上に形成されたＳｉ層７と、を備えたＮＭＩＳＦＥＴ領域３を備えたこと、を特徴とする半導体装置１。【選択図】        図２
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【特許請求の範囲】
【請求項１】
チャネル電流が流れる方向に対して垂直方向の断面が三角形状をしており、その２面が（１１１）面で、残りの１面が（１００）面である細線型Ｇｅと、
前記（１００）面上に形成されたＳｉ層またはＳｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）と、を備えたＮＭＩＳＦＥＴ領域を備えたこと、
を特徴とする半導体装置。
【請求項２】
前記細線型Ｇｅを２つ備え、
前記Ｓｉ層もしくは前記Ｓｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）の両面に前記細線型Ｇｅが備えられていること、
を特徴とする請求項１に記載の半導体装置。
【請求項３】
チャネル電流が流れる方向に対して垂直方向の断面が四角形状をしており、対向する２面が（１１０）面で、残りの２面が（１００）面であるＦｉｎ型Ｇｅと、
前記（１００）面の少なくとも１面上に形成されたＳｉ層もしくはＳｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）と、を備えたＰＭＩＳＦＥＴ領域をさらに備えたこと、
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
断面が三角形状をしており、その２面が（１１１）面で、残りの１面が（１００）面である細線型Ｇｅと、
前記（１００）面上に形成されたＳｉ層またはＳｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）と、を備えたＰＭＩＳＦＥＴ領域をさらに備えたこと、
を特徴とする請求項１または２に記載の半導体装置。
【請求項５】
Ｇｅ層またはＧＯＩ層上に、Ｓｉ層またはＳｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）を形成する第１の形成工程と、
前記Ｇｅ層または前記ＧＯＩ層、および、前記Ｓｉ層または前記Ｓｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）をエッチングしてＦｉｎ構造を形成する第１のエッチング工程と、
前記Ｓｉ層または前記Ｓｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）をマスクとして、前記Ｇｅ層または前記ＧＯＩ層を異方性エッチングする第２のエッチング工程と、を含むこと、
を特徴とする半導体装置の製造方法。
【請求項６】
前記第１の形成工程後に、前記Ｓｉ層または前記Ｓｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）上に前記Ｇｅ層または前記ＧＯＩ層を形成する第２の形成工程と、前記第１の形成工程とを少なくとも１回繰り返すこと、
を特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２のエッチング工程の前後に、ＨＦで洗浄する洗浄工程をさらに含むこと、を特徴とする請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｇｅチャネルを有する細線型ＭＩＳＦＥＴである半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
Ｇｅ（ゲルマニウム）のキャリア移動度は、電子移動度の場合は（１１１）面＞（１１０）面（＜−１１０＞方向）＞（１００）面＞（１１０）面（＜００−１＞方向）の順に移動度が高く（非特許文献１）、正孔移動度の場合は（１１０面）＞（１１１）面＞（１００）面の順に移動度が高いことが知られている（非特許文献２）。また、Ｐ型およびＮ型両方のＧｅチャネルＭＩＳＦＥＴにおいて、電流方向を＜１１０＞方向にとると最も移動度が高くなることもよく知られている。
【０００３】
そして、酸化濃縮法を利用して製造され、断面が対称な多角形であり、そのうち４面以上が（１１１）面であることを特徴とする高駆動力Ｇｅ細線型ＭＩＳＦＥＴが提案されている（特許文献１）。これは、（１１１）面チャネル、かつ、電流方向が最も高移動度である＜１１０＞方向とした細線型ＭＩＳＦＥＴであるが、チャネルに（１１１）面より移動度の低い（１００）面も有するという問題がある。
【０００４】
一方、（１１１）面チャネルの形成方法として、エッチング保護層を用いた溶液による異方性選択エッチングを利用した方法が提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２２０８０９号公報
【特許文献２】特開平５−２２６６３６号公報
【非特許文献】
【０００６】
【非特許文献１】Y.-J. Yang他、Appl. Phys. Lett. vol.91, P.102103-1-3
【非特許文献２】T. Low他、IEEE Trans. Electron Devices vol.52, P.2430-9
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に示されているのは、アルカリ溶液を用いた異方性エッチングにより、Ｓｉ（１００）基板からＳｉ（１１１）チャネル領域を形成する方法であるが、Ｇｅの異方性エッチングや細線型構造などのチャネル形状に関する記述は見当たらない。
【０００８】
そして、ＲＩＥ（反応性イオンエッチング）などの基板に対し、おおよそ垂直方向のエッチングを利用する製造技術だけでは、ＦｉｎＦＥＴや細線ＭＩＳＦＥＴなどの立体構造チャネルをもつＧｅチャネルＭＩＳＦＥＴ、特にＮＭＩＳＦＥＴにおいて、最も高移動度化可能である（１１１）面をチャネル面に持ち、同時に＜１１０＞方向を電流方向に持つ立体構造ＭＩＳＦＥＴの製造は、どの面方位の基板を用いても不可能であった。
【０００９】
当然のことながら、上記の構造を持つ、１本の細線型ＭＩＳＦＥＴを製造するのが不可能であったので、それを積層した構造である積層マルチワイヤー構造を製造することも同様に不可能であった。
【００１０】
本発明は、上記に鑑みてなされたものであって、ＮＭＩＳＦＥＴにおいて最も高移動度化可能である（１１１）面をチャネル面に持ち、同時に、＜１１０＞方向を電流方向に持つ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、本発明は、チャネル電流が流れる方向に対して垂直方向の断面が三角形状をしており、その２面が（１１１）面で、残りの１面が（１００）面である細線型Ｇｅと、前記（１００）面上に形成されたＳｉ層またはＳｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）と、を備えたＮＭＩＳＦＥＴ領域を備えたこと、を特徴とする。
【００１２】
また、本発明は、Ｇｅ層またはＧＯＩ層上に、Ｓｉ層またはＳｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）を形成する形成工程と、Ｆｉｎ構造を形成するため、前記Ｇｅ層または前記ＧＯＩ層、および、前記Ｓｉ層または前記Ｓｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）をＲＩＥエッチングする第１のエッチング工程と、前記Ｓｉ層または前記Ｓｉ１−ｘＧｅｘ層（０＜ｘ＜０．５）をマスクとして、前記Ｇｅ層または前記ＧＯＩ層を異方性エッチングする第２のエッチング工程と、を含むこと、を特徴とする。
【発明の効果】
【００１３】
本発明によれば、Ｇｅチャネルを有するＮＭＩＳＦＥＴを高移動度化できる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の第１の実施の形態にかかる半導体装置の上面図である。
【図２】図２は、図１のＡ−Ａ矢視断面図である。
【図３】図３は、図１のＢ−Ｂ断面図である。
【図４】図４は、図１のＣ−Ｃ断面図である。
【図５−１】図５−１は、ＧＯＩ層を形成した後の半導体装置の工程断面図である。
【図５−２】図５−２は、ハードマスク層を堆積した後の半導体装置の工程断面図である。
【図５−３】図５−３は、Ｆｉｎ構造を形成した後の半導体装置の工程断面図である。
【図５−４】図５−４は、Ｓｉ窒化膜を形成した後の半導体装置の工程断面図である。
【図５−５】図５−５は、異方性エッチングを行った後の半導体装置の工程断面図である。
【図５−６】図５−６は、Ｓｉ窒化膜を除去した後の半導体装置の工程断面図である。
【図５−７】図５−７は、ゲート絶縁膜を形成した後の半導体装置の工程断面図である。
【図５−８】図５−８は、ゲート電極を形成した後の半導体装置の工程断面図である。
【図６】図６は、本発明の第２の実施の形態にかかる半導体装置の上面図である。
【図７】図７は、図６のＡ−Ａ矢視断面図である。
【図８−１】図８−１は、Ｓｉ窒化膜を形成した後の半導体装置の工程断面図である。
【図８−２】図８−２は、ＨＦ洗浄を行った後の半導体装置の工程断面図である。
【図８−３】図８−３は、異方性エッチングを行った後の半導体装置の工程断面図である。
【図８−４】図８−４は、ゲート絶縁膜を形成した後の半導体装置の工程断面図である。
【図８−５】図８−５は、ゲート電極を形成した後の半導体装置の工程断面図である。
【図９】図９は、本発明の第３の実施の形態にかかる半導体装置の上面図である。
【図１０】図１０は、図９のＡ−Ａ矢視断面図である。
【図１１−１】図１１−１は、Ｆｉｎ構造を形成した後の半導体装置の工程断面図である。
【図１１−２】図１１−２は、異方性エッチングを行った後の半導体装置の工程断面図である。
【図１１−３】図１１−３は、ゲート絶縁膜を形成した後の半導体装置の工程断面図である。
【図１１−４】図１１−４は、ゲート電極を形成した後の半導体装置の工程断面図である。
【図１２】図１２は、本発明の第４の実施の形態にかかる半導体装置の上面図である。
【図１３】図１３は、図１２のＡ−Ａ矢視断面図である。
【図１４−１】図１４−１は、Ｆｉｎ構造を形成した後の半導体装置の工程断面図である。
【図１４−２】図１４−２は、ＨＦ洗浄を行った後の半導体装置の工程断面図である。
【図１４−３】図１４−３は、異方性エッチングを行った後の半導体装置の工程断面図である。
【図１４−４】図１４−４は、ゲート絶縁膜を形成した後の半導体装置の工程断面図である。
【図１４−５】図１４−５は、ゲート電極を形成した後の半導体装置の工程断面図である。
【発明を実施するための形態】
【００１５】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の最良な実施の形態を詳細に説明する。
【００１６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体装置の上面図である。また、図２は、図１のＡ−Ａ矢視断面図であり、図３は、図１のＢ−Ｂ断面図であり、図４は、図１のＣ−Ｃ断面図である。ここで、電流方向は＜１１０＞方向である。
【００１７】
半導体装置１は、Ｇｅ細線（Ｗｉｒｅ）ＮＭＩＳＦＥＴとＧｅフィン（Ｆｉｎ）ＰＭＩＳＦＥＴを具備するＧｅ−ＣＭＩＳＦＥＴ（相補型ＭＩＳＦＥＴ）であり、ＰＭＩＳＦＥＴ領域２およびＮＭＩＳＦＥＴ領域３を備えて構成されている。ＰＭＩＳＦＥＴ領域２は、（１１０）面チャネル領域を有し、ＮＭＩＳＦＥＴ領域３は、（１１１）面チャネル領域を有する。
【００１８】
また、半導体装置１は、その構造上、シリコン基板４、ＢＯＸ（埋め込み酸化膜）層（以下同様）５、ＧＯＩ（ゲルマニウム・オン・インシュレータ）層６、Ｓｉ層７、Ｇｅ層８、ハードマスク層９、ゲート絶縁膜１０、ゲート電極１１、ゲート側壁１２、ＰＭＩＳＦＥＴソース・ドレイン部１３、および、ＮＭＩＳＦＥＴソース・ドレイン部１４を備えて構成されている。
【００１９】
ここで、ＰＭＩＳＦＥＴ領域２は、（１１０）表面を有するＧｅ−Ｆｉｎを構成し、ＧＯＩ層６およびＧｅ層８の両側面には、ＰチャネルとなるＧｅ（１１０）面が形成されている。
【００２０】
また、ＮＭＩＳＦＥＴ領域３は、（１１１）表面を有するＧｅ−Ｗｉｒｅを構成し、ＢＯＸ５の上面に存在するＧＯＩ層６の２つの斜面、ハードマスク層９の下面に存在するＧｅ層８の２つの斜面、および、Ｓｉ層７の上面または下面に存在するＧＯＩ層６またはＧｅ層８の２つの斜面には、ＮチャネルとなるＧｅ（１１１）面が形成されている。
【００２１】
このような構造を有することにより、Ｇｅを用いたＣＭＩＳＦＥＴにおいて、正孔で最も高移動度化可能な（１１０）面をチャネル面に持つＰＭＩＳＦＥＴと、電子で最も高移動度化可能な（１１１）面をチャネル面に持つＮＭＩＳＦＥＴとを備え、同時に＜１１０＞方向を電流方向に持つＣＭＩＳＦＥＴを実現することができる。
【００２２】
（半導体装置の製造方法）
次に、本実施の形態にかかる半導体装置の製造方法について説明する。図５−１〜図５−８は、本実施の形態にかかる半導体装置１の工程断面図である。
【００２３】
初めに、貼りあわせＧＯＩ基板を用意するか、一般的に良く知られている、酸化濃縮法で作製したＧＯＩ基板を用意する。一般的な酸化濃縮法では、ＳＯＩ基板上にＳｉＧｅ層をＣＶＤ（化学気相成長）もしくはＭＢＥ（分子線エピタキシー）で堆積し、そのＳｉＧｅ層を酸化し、Ｇｅ濃度を濃くすることで、ＧＯＩ基板を得ることが可能となる。
【００２４】
次に、ＧＯＩ層６上に、Ｓｉ層７を１〜５ｎｍ程度の厚さ堆積する。Ｓｉ層７の厚さは、できる限り薄いことが望ましいが、上下のＧｅ層８（ＧＯＩ層６）との相互拡散の兼ね合いから、最適値を決定する。なお、Ｓｉの代わりに低Ｇｅ組成のＳｉＧｅ（Ｓｉ１−ｘＧｅｘ，０＜ｘ＜０．５）を用いても良い。さらに、Ｓｉ層７上にＧｅ層８をＧＯＩ層６の厚さとほぼ同じ厚さだけ堆積する。そして、Ｓｉ層７を堆積する工程とＧｅ層８を堆積する工程とを複数回繰り返す。なお、本例では、２回繰り返す。その後、最上層のＧｅ層８上に、ハードマスク層９をＣＶＤ法などで堆積する。図５−２は、ハードマスク層９を堆積した後の半導体装置１の工程断面図である。ハードマスク層９は、本例では、Ｓｉ酸化膜層である。
【００２５】
次に、通常のリソグラフィー工程を経て、Ｆｉｎ構造を製造するため通常よく用いられるＲＩＥ工程を行うことで、Ｆｉｎ構造を形成する。図５−３は、Ｆｉｎ構造を形成した後の半導体装置１の工程断面図である。この工程で、後にＰＭＩＳＦＥＴ領域２となるＦｉｎ構造のＧｅ部分（ＧＯＩ層６およびＧｅ層８）にＰチャネルとなるＧｅ（１１０）面が形成される。このとき、Ｆｉｎ幅をＷ、ＧＯＩ層６およびＧｅ層８の厚さをＨ、後に形成するゲート絶縁膜１０の厚さをｄとすると、Ｈ＞Ｗ×ｔａｎ（５４．７４°）＋２ｄを満たすようにＦｉｎの形成を行う。ここで、５４．７４°は（１００）面と（１１１）面のなす角である。本例では、Ｆｉｎ幅Ｗの範囲を、５ｎｍを越えて２０ｎｍ未満とし、ゲート絶縁膜厚さｄの範囲を、本例では１ｎｍを越えて１０ｎｍ未満とする。
【００２６】
次に、ＰＭＩＳＦＥＴ領域２となるＦｉｎ構造に、例えば、Ｓｉ窒化膜１５でマスクを形成する。図５−４は、Ｓｉ窒化膜１５を形成した後の半導体装置１の工程断面図である。
【００２７】
次に、ＮＭＩＳＦＥＴ領域３となるＦｉｎ構造のＧｅ部分（ＧＯＩ層６およびＧｅ層８）に対し、Ｈ２Ｏ２（過酸化水素水）やＴＭＡＨ（水酸化テトラメチルアンモニウム）などの薬液により異方性エッチングを行うことで、後にＮチャネルとなるＧｅ（１１１）面を形成する。図５−５は、異方性エッチングを行った後の半導体装置１の工程断面図である。このときの薬液の濃度は、原液を用いても構わないし、純水で薄めたものでも構わない。薬液の濃度が高いときにはエッチング時間を短くし、薬液の濃度が低いときにはエッチング時間を短くすれば良い。
【００２８】
Ｇｅをエッチングする場合は、Ｓｉをエッチングする場合と比較すると、アルカリエッチャントだけでなく、Ｈ２Ｏ２でも異方性エッチングが可能であることが特徴的である。このとき、ＧＯＩ層６とＧｅ層８の間に挟まれたＳｉ層７、および、Ｇｅ層８間に挟まれたＳｉ層７は、ＧＯＩ層６およびＧｅ層８と比較し、エッチングレートが著しく小さいため、ハードマスク材として利用できる。特に、エッチャントとしてＨ２Ｏ２を使用する場合は、Ｓｉのエッチングが進まないため、より選択性の高い異方性エッチングが可能となる。
【００２９】
また、Ｓｉ層７は、ＧＯＩ層６およびＧｅ層８に比べてキャリア移動度が低いことから、本工程でのハードマスク材としてのみ用いるため、その膜厚は極力薄くすることが望ましい。そして、Ｈ＞Ｗ×ｔａｎ（５４．７４°）＋２ｄを満たすようにＦｉｎ構造の形成を行っているため、ＢＯＸ層５の上面に存在するＧＯＩ層６、および、ハードマスク層９の下面に存在するＧｅ層８から（１１１）表面を有する１本のＧｅ細線、Ｓｉ層７の上面または下面に存在するＧＯＩ層６またはＧｅ層８から（１１１）表面を有する２本のＧｅ細線を構成することが可能となる。
【００３０】
次に、ＰＭＩＳＦＥＴ領域２のＳｉ窒化膜１５を除去する。図５−６は、Ｓｉ窒化膜１５を除去した後の半導体装置１の工程断面図である。この際、ＰＭＩＳＦＥＴ領域２のＦｉｎ最上部のハードマスク層９は、（１１０）面に比べ、正孔移動度の低い（１００）面にチャネルを形成しないように除去しないで残したままにする。同様に、ＮＭＩＳＦＥＴ領域３のＧｅ細線最上部のハードマスク層９は、（１１１）面に比べ、電子移動度の低い（１００）面にチャネルを形成しないように除去しないで残したままにする。
【００３１】
次に、ＰＭＩＳＦＥＴ領域２およびＮＭＩＳＦＥＴ領域３に対して、ゲート絶縁膜１０を形成する。図５−７は、ゲート絶縁膜１０を形成した後の半導体装置１の工程断面図である。前述したように、ゲート絶縁膜の厚さは、１ｎｍを越えて１０ｎｍ未満の範囲とする。ゲート絶縁膜１０は、Ｓｉ酸化膜、Ｓｉ窒化膜、または、Ｈｉｇｈ−ｋ絶縁膜を用いる。なお、ゲート絶縁膜１０の形成方法としては、ＣＶＤやＡＬＤ（原子層成長）などの表面反応を利用した堆積方法、または、ＣＶＤでＧｅ表面をＳｉパッシベーションした後に膜を堆積する方法のいずれを用いても構わない。
【００３２】
次に、ゲート電極１１を形成する。図５−８は、ゲート電極１１を形成した後の半導体装置１の工程断面図である。ゲート電極１１は、ポリＳｉ、ポリＳｉＧｅ、シリサイド、ジャーマナイド、ジャーマノシリサイド、各種金属等、各世代のトランジスタに必要な材料を用いる。
【００３３】
次に、ゲート側壁１２を形成する。ゲート側壁１２は、通常よく用いられるゲート加工プロセスにより形成される。
【００３４】
次に、ＰＭＩＳＦＥＴソース・ドレイン部１３を堆積する。ＰＭＩＳＦＥＴソース・ドレイン部１３には、更なる高移動度化を求める場合には、Ｐチャネル部分に圧縮ひずみを印加するために、Ｇｅより格子定数の大きい材料であるＧｅＳｎなどを堆積させると良い。製造法としては一般的に良く用いられるＣＶＤ、ＭＯＣＶＤ、または、ＭＢＥなどを用いても良いし、Ｇｅのみ堆積した後に、Ｓｎをイオン注入および活性化アニールすることで形成しても構わない。また、ＰＭＩＳＦＥＴソース・ドレイン部１３のドーピングは、ＰＭＩＳＦＥＴソース・ドレイン部１３の形成後、イオン注入で実施しても良いし、ＰＭＩＳＦＥＴソース・ドレイン部１３の形成中に、例えばＣＶＤ法で作成する場合は、ジボラン等を使用して、エピ・ドーピングを行っても構わない。
【００３５】
次に、ＮＭＩＳＦＥＴソース・ドレイン部１４を堆積する。ＮＭＩＳＦＥＴのソース・ドレイン部１４には、更なる高移動度化を求める場合には、Ｎチャネル部分に引張りひずみを印加するため、Ｇｅより格子定数の小さい材料であるＳｉＧｅ、ＳｉＧｅＣ、Ｓｉ、ＳｉＣなどを堆積させると良い。製造法としてはＰＭＩＳＦＥＴソース・ドレイン部１３の場合と同様、一般的に良く用いられるＣＶＤ、ＭＯＣＶＤ、または、ＭＢＥなどを用いても良いし、特にＣを含む材料を用いる場合は、ＳｉＧｅまたはＳｉのみを堆積した後に、Ｃをイオン注入および活性化アニールすることで形成しても構わない。また、ＮＭＩＳＦＥＴソース・ドレイン部１４のドーピングは、ＮＭＩＳＦＥＴソース・ドレイン部１４の形成後、イオン注入で実施しても良いし、ＮＭＩＳＦＥＴソース・ドレイン部１４の形成中に、例えば、ＣＶＤ法で作成する場合は、アルシンやホスフィン等を使用して、エピ・ドーピングを行っても構わない。
【００３６】
ここで、ＰＭＩＳＦＥＴソース・ドレイン部１３およびＮＭＩＳＦＥＴソース・ドレイン部１４を形成する際には、チャネル領域に効果的にひずみを印加させること、および、寄生抵抗低減ができるように、エンベッデッド（埋め込み）・ソース・ドレイン構造にすることが望ましい。これは、もともと表面に構成されていたソース・ドレイン部を、ＲＩＥなどのエッチング方法で基板深さ方向に掘り込み、その空いたスペースに元の材料と格子定数の違う材料を例えばＣＶＤを用いた選択成長法などで埋め込み、ひずみ誘起のためのストレッサーとして用いる技術である。そのときに、堆積部分の高さを元の基板表面より高く設定し、エレベーテッド（せり上げ）・ソース・ドレイン構造とすることで、寄生抵抗低減を実現できる。また、このエンベッデッド・ソース・ドレイン領域形成後、ソース・ドレイン上部に金属を堆積し、その後のアニール処理によりシリサイド化、ジャーマナイド化、ジャーマノシリサイド化を行うことで、更なる寄生抵抗低減が可能となる。
【００３７】
その後は、通常のＣＭＩＳＦＥＴ製造工程を用いて、半導体装置１を完成させる。
【００３８】
本実施の形態にかかる半導体装置では、Ｇｅをエッチングする際のハードマスク材として、Ｇｅと同じ結晶構造を持ち、かつ、Ｇｅ用のエッチング溶液では溶け難いＳｉ（低Ｇｅ濃度のＳｉＧｅ）を使用している。このため、ＣＶＤ等の成長炉内で、Ｇｅ層／Ｓｉ層／Ｇｅ層の積層構造を容易に製造でき、基板垂直方向への集積化が容易となる。
【００３９】
このように、第１の実施の形態にかかる半導体装置によれば、この構造により、ＧｅチャネルＭＩＳＦＥＴとして最も高速なＣＭＩＳＦＥＴの一つを実現できるという効果を奏する。
【００４０】
（第２の実施の形態）
第２の実施の形態にかかる半導体装置は、第１の実施の形態にかかる半導体装置と構造が一部異なる。第２の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる半導体装置の構成について、第１の実施の形態と異なる部分を説明する。他の部分については第１の実施の形態と同様であるので、同一の符号が付された箇所については、上述した説明を参照し、ここでの説明を省略する。
【００４１】
図６は、本発明の第２の実施の形態にかかる半導体装置の上面図であり、図７は、図６のＡ−Ａ矢視断面図である。ここで、電流方向は＜１１０＞方向である。半導体装置２１は、Ｇｅ細線ＣＭＩＳＦＥＴであり、ＰＭＩＳＦＥＴ領域２２およびＮＭＩＳＦＥＴ領域２３を備えて構成されている。
【００４２】
ここで、ＰＭＩＳＦＥＴ領域２２は、（１１０）表面を有するＧｅ−Ｆｉｎを構成し、ＧＯＩ層６およびＧｅ層８の両側面には、ＰチャネルとなるＧｅ（１１０）面が形成されている。
【００４３】
また、ＮＭＩＳＦＥＴ領域２３は、（１１１）表面を有するＧｅｗｉｒｅを構成し、Ｓｉ層７の上面または下面に存在するＧＯＩ層６またはＧｅ層８の２つの斜面には、ＮチャネルとなるＧｅ（１１１）面が形成されている。
【００４４】
このような構造を有することにより、Ｇｅを用いたＣＭＩＳＦＥＴにおいて、正孔で最も高移動度化可能な（１１０）面をチャネル面に持つＰＭＩＳＦＥＴと、電子で最も高移動度化可能な（１１１）面をチャネル面に持つＮＭＩＳＦＥＴとを備え、同時に＜１１０＞方向を電流方向に持つＣＭＩＳＦＥＴを実現することができる。
【００４５】
また、半導体装置２１は、その構造上、シリコン基板４、ＢＯＸ層５、ＧＯＩ層６、Ｓｉ層７、Ｇｅ層８、ハードマスク層９、ゲート絶縁膜１０、ゲート電極１１、ゲート側壁１２、ＰＭＩＳＦＥＴソース・ドレイン部１３、および、ＮＭＩＳＦＥＴソース・ドレイン部１４を備えて構成されている。
【００４６】
（半導体装置の製造方法）
次に、本実施の形態にかかる半導体装置の製造方法について説明する。図８−１〜図８−５は、本実施の形態にかかる半導体装置２１の工程断面図である。
【００４７】
初めに、貼りあわせＧＯＩ基板を用意するか、一般的に良く知られている、酸化濃縮法で作製したＧＯＩ基板を用意する。一般的な酸化濃縮法では、ＳＯＩ基板上にＳｉＧｅ層をＣＶＤ（化学気相成長）もしくはＭＢＥ（分子線エピタキシー）で堆積し、そのＳｉＧｅ層を酸化し、Ｇｅ濃度を濃くすることで、ＧＯＩ基板を得ることが可能となる。
【００４８】
次に、ＧＯＩ層６上に、Ｓｉ層７を１〜５ｎｍ程度の厚さ堆積する。Ｓｉ層７の厚さは、できる限り薄いことが望ましいが、上下のＧｅ層８（ＧＯＩ層６）との相互拡散の兼ね合いから、最適値を決定する。なお、Ｓｉの代わりに低Ｇｅ組成のＳｉＧｅ（Ｓｉ１−ｘＧｅｘ，０＜ｘ＜０．５）を用いても良い。さらに、Ｓｉ層７上にＧｅ層８をＧＯＩ層６より厚く堆積する。そして、Ｓｉ層７を堆積する工程とＧｅ層８を堆積する工程とを複数回繰り返すが、最上層のＧｅ層８の厚さはＧＯＩ層６と同じにする。なお、本例では、２回繰り返す。その後、最上層のＧｅ層８上に、ハードマスク層９をＣＶＤ法などで堆積する。ハードマスク層９は、本例では、Ｓｉ酸化膜層である。従って、ＧＯＩ層６の厚さをＨ０、次に堆積したＧｅ層８の厚さをＨ、最後に堆積したＧｅ層厚さをＨＬとすると、Ｈ＞Ｈ０＝ＨＬとなるように設計する。
【００４９】
次に、通常のリソグラフィー工程を経て、Ｆｉｎ構造を製造するため通常よく用いられるＲＩＥ工程を行うことで、Ｆｉｎ構造を形成する。この工程で、後にＰＭＩＳＦＥＴ領域２２となるＦｉｎ構造のＧｅ部分（ＧＯＩ層６およびＧｅ層８）にＰチャネルとなるＧｅ（１１０）面が形成される。このとき、Ｆｉｎ幅をＷ、ゲート絶縁膜１０の厚さをｄとすると、Ｈ０＝ＨＬ＜Ｗ×ｔａｎ（５４．７４°）＋２ｄ、Ｈ＞Ｗ×ｔａｎ（５４．７４°）＋２ｄを満たすようにＦｉｎの形成を行う。本例では、Ｆｉｎ幅Ｗの範囲を、５ｎｍを越えて２０ｎｍ未満とし、ゲート絶縁膜厚さｄの範囲を、１ｎｍを越えて１０ｎｍ未満とする。
【００５０】
次に、ＰＭＩＳＦＥＴ領域２２となるＦｉｎ構造に、例えば、Ｓｉ窒化膜１５でマスクを形成する。図８−１は、Ｓｉ窒化膜１５を形成した後の半導体装置２１の工程断面図である。なお、この工程までは、第１の実施の形態にかかる半導体装置の製造方法と同様の工程で製造される。
【００５１】
次に、ＢＯＸ層５のくりぬき、および、ハードマスク層９のスリミングを行うため、ＨＦ洗浄（希フッ酸処理）を行う。図８−２は、ＨＦ洗浄を行った後の半導体装置２１の工程断面図である。実際にＢＯＸ層５を完全にくりぬく必要は無く、ＮＭＩＳＦＥＴ領域２３となるＦｉｎ最上部の両方の角、および、Ｆｉｎ最下部の両方の角が露出するくらいのエッチングで充分である。
【００５２】
次に、ＮＭＩＳＦＥＴ領域２３となるＦｉｎ構造のＧｅ部分（ＧＯＩ層６およびＧｅ層８）に対し、Ｈ２Ｏ２（過酸化水素水）やＴＭＡＨ（水酸化テトラメチルアンモニウム）などの薬液により異方性エッチングを行うことで、後にＮチャネルとなるＧｅ（１１１）面を形成する。図８−３は、異方性エッチングを行った後の半導体装置２１の工程断面図である。このとき、前のＨＦ洗浄工程により露出したＧｅ部分からエッチングが進むことから、図のような構造となる。このときの薬液の濃度は、原液を用いても構わないし、純水で薄めたものでも構わない。薬液の濃度が高いときにはエッチング時間を短くし、薬液の濃度が低いときにはエッチング時間を短くすれば良い。
【００５３】
Ｇｅをエッチングする場合は、Ｓｉをエッチングする場合と比較すると、アルカリエッチャントだけでなく、Ｈ２Ｏ２でも異方性エッチングが可能であることが特徴的である。このとき、ＧＯＩ層６とＧｅ層８の間に挟まれたＳｉ層７、および、Ｇｅ層８間に挟まれたＳｉ層７は、ＧＯＩ層６およびＧｅ層８と比較し、エッチングレートが著しく小さいため、ハードマスク材として利用できる。特に、エッチャントとしてＨ２Ｏ２を使用する場合は、Ｓｉのエッチングが進まないため、より選択性の高い異方性エッチングが可能となる。
【００５４】
また、Ｓｉ層７は、ＧＯＩ層６およびＧｅ層８に比べてキャリア移動度が低いことから、本工程でのハードマスク材としてのみ用いるため、その膜厚は極力薄くすることが望ましい。そして、Ｈ０＝ＨＬ＜Ｗ×ｔａｎ（５４．７４°）＋２ｄ、Ｈ＞Ｗ×ｔａｎ（５４．７４°）＋２ｄを満たすようにＦｉｎ構造の形成を行っているため、Ｓｉ層７の上面または下面に存在するＧＯＩ層６またはＧｅ層８から（１１１）表面を有する２本のＧｅ細線を構成することが可能となる。
【００５５】
次に、もう一度ＨＦ洗浄を行い、ＮＭＩＳＦＥＴ領域２３にあるＢＯＸ層５を完全にくりぬくと同時に、ＮＭＩＳＦＥＴ領域２３に残った最上部のハードマスク層９を除去する。
【００５６】
次に、ＰＭＩＳＦＥＴ領域２２のＳｉ窒化膜１５を除去する。この際、ＰＭＩＳＦＥＴ領域２２のＦｉｎ最上部のハードマスク層９は、正孔移動度の低い（１００）面にチャネルを形成しないように除去しないで残したままにする。
【００５７】
次に、ＰＭＩＳＦＥＴ領域２２およびＮＭＩＳＦＥＴ領域２３に対して、ゲート絶縁膜１０を形成する。図８−４は、ゲート絶縁膜１０を形成した後の半導体装置２１の工程断面図である。前述したように、ゲート絶縁膜の厚さは、１ｎｍを越えて１０ｎｍ未満の範囲とする。ゲート絶縁膜１０は、Ｓｉ酸化膜、Ｓｉ窒化膜、または、Ｈｉｇｈ−ｋ絶縁膜を用いる。なお、ゲート絶縁膜１０の形成方法としては、ＣＶＤやＡＬＤ（原子層蒸着）などの表面反応を利用した堆積方法、または、ＣＶＤでＧｅ表面をＳｉパッシベーションした後に膜を堆積する方法のいずれを用いても構わない。
【００５８】
次に、ゲート電極１１を形成する。図８−５は、ゲート電極１１を形成した後の半導体装置２１の工程断面図である。ゲート電極１１は、ポリＳｉ、ポリＳｉＧｅ、シリサイド、ジャーマナイド、ジャーマノシリサイド、各種金属等、各世代のトランジスタに必要な材料を用いる。
【００５９】
その後、ゲート側壁１２を形成し、ＰＭＩＳＦＥＴソース・ドレイン部１３およびＮＭＩＳＦＥＴソース・ドレイン部１４を堆積するが、第１の実施の形態と同様であるので、詳細は省略する。
【００６０】
さらに、その後、通常のＣＭＩＳＦＥＴ製造工程を用いて、半導体装置２１を完成させる。
【００６１】
このように、第２の実施の形態にかかる半導体装置によれば、この構造により、ＧｅチャネルＭＩＳＦＥＴとして最も高速なＣＭＩＳＦＥＴの他の一つを実現できるという効果を奏する。
【００６２】
（第３の実施の形態）
第３の実施の形態にかかる半導体装置は、第１の実施の形態にかかる半導体装置においてＰＭＩＳＦＥＴの構造をＮＭＩＳＦＥＴと同じｗｉｒｅ構造で形成している。第３の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる半導体装置の構成について、第１の実施の形態と異なる部分を説明する。他の部分については第１の実施の形態と同様であるので、同一の符号が付された箇所については、上述した説明を参照し、ここでの説明を省略する。
【００６３】
図９は、本発明の第３の実施の形態にかかる半導体装置の上面図であり、図１０は、図９のＡ−Ａ矢視断面図である。ここで、電流方向は＜１１０＞方向である。半導体装置３１は、Ｇｅ細線ＣＭＩＳＦＥＴであり、ＰＭＩＳＦＥＴ領域３２およびＮＭＩＳＦＥＴ領域３を備えて構成されている。
【００６４】
ここで、ＰＭＩＳＦＥＴ領域３２は、ＮＭＩＳＦＥＴ領域３と同様、（１１１）表面を有するＧｅ細線を構成し、ＢＯＸ層５の上面に存在するＧＯＩ層６の２つの斜面、ハードマスク層９の下面に存在するＧｅ層８の２つの斜面、および、Ｓｉ層７の上面または下面に存在するＧＯＩ層６またはＧｅ層８の２つの斜面には、ＰチャネルとなるＧｅ（１１１）面が形成されている。
【００６５】
このような構造を有することにより、Ｇｅを用いたＣＭＩＳＦＥＴにおいて、ＮＭＩＳＦＥＴは、ＧｅチャネルＭＩＳＦＥＴとして最も高い移動度を実現することができる。一方、ＰＭＩＳＦＥＴは、（１１０）面ほど高い移動度ではないが（１００）に比べ移動度の高い（１１１）面チャネルを有するＣＭＩＳＦＥＴを実現できる。第１の実施の形態にかかる半導体装置と比べると、ＰＭＩＳＦＥＴ領域３２の移動度が低くなるが、Ｐ型とＮ型の両方のＭＩＳＦＥＴの細線部分の加工を同時に行え、製造の工程数を減らせるというメリットがある。
【００６６】
また、半導体装置３１は、その構造上、シリコン基板４、ＢＯＸ層５、ＧＯＩ層６、Ｓｉ層７、Ｇｅ層８、ハードマスク層９、ゲート絶縁膜１０、ゲート電極１１、ゲート側壁１２、ＰＭＩＳＦＥＴソース・ドレイン部１３、および、ＮＭＩＳＦＥＴソース・ドレイン部１４を備えて構成されている。
【００６７】
（半導体装置の製造方法）
次に、本実施の形態にかかる半導体装置の製造方法について説明する。図１１−１〜図１１−４は、本実施の形態にかかる半導体装置３１の工程断面図である。
【００６８】
初めに、貼りあわせＧＯＩ基板を用意するか、一般的に良く知られている、酸化濃縮法で作製したＧＯＩ基板を用意する。一般的な酸化濃縮法では、ＳＯＩ基板上にＳｉＧｅ層をＣＶＤ（化学気相成長）もしくはＭＢＥ（分子線エピタキシー）で堆積し、そのＳｉＧｅ層を酸化し、Ｇｅ濃度を濃くすることで、ＧＯＩ基板を得ることが可能となる。
【００６９】
次に、ＧＯＩ層６上に、Ｓｉ層７を１〜５ｎｍ程度の厚さ堆積する。Ｓｉ層７の厚さは、できる限り薄いことが望ましいが、上下のＧｅ層８（ＧＯＩ層６）との相互拡散の兼ね合いから、最適値を決定する。なお、Ｓｉの代わりに低Ｇｅ組成のＳｉＧｅ（Ｓｉ１−ｘＧｅｘ，０＜ｘ＜０．５）を用いても良い。さらに、Ｓｉ層７上にＧｅ層８をＧＯＩ層６の厚さとほぼ同じ厚さだけ堆積する。そして、Ｓｉ層７を堆積する工程とＧｅ層８を堆積する工程とを複数回繰り返す。なお、本例では、２回繰り返す。その後、最上層のＧｅ層８上に、ハードマスク層９をＣＶＤ法などで堆積する。ハードマスク層９は、本例では、Ｓｉ酸化膜層である。
【００７０】
次に、通常のリソグラフィー工程を経て、Ｆｉｎ構造を製造するため通常よく用いられるＲＩＥ工程を行うことで、Ｆｉｎ構造を形成する。図１１−１は、Ｆｉｎ構造を形成した後の半導体装置３１の工程断面図である。このとき、Ｆｉｎ幅をＷ、ＧＯＩ層６およびＧｅ層８の厚さをＨ、ゲート絶縁膜１０の厚さをｄとすると、Ｈ＞Ｗ×ｔａｎ（５４．７４°）＋２ｄを満たすようにＦｉｎの形成を行う。本例では、Ｆｉｎ幅Ｗの範囲を、５ｎｍを越えて２０ｎｍ未満とし、ゲート絶縁膜厚さｄの範囲を、１ｎｍを越えて１０ｎｍ未満とする。なお、この工程までは、第１の実施の形態にかかる半導体装置の製造方法と同様の工程で製造される。
【００７１】
次に、ＰＭＩＳＦＥＴ領域３２およびＮＭＩＳＦＥＴ領域３となるＦｉｎ構造のＧｅ部分（ＧＯＩ層６およびＧｅ層８）に対し、Ｈ２Ｏ２（過酸化水素水）やＴＭＡＨ（水酸化テトラメチルアンモニウム）などの薬液により異方性エッチングを行うことで、後にＰチャネルまたはＮチャネルとなるＧｅ（１１１）面を形成する。図１１−２は、異方性エッチングを行った後の半導体装置３１の工程断面図である。このときの薬液の濃度は、原液を用いても構わないし、純水で薄めたものでも構わない。薬液の濃度が高いときにはエッチング時間を短くし、薬液の濃度が低いときにはエッチング時間を短くすれば良い。
【００７２】
Ｇｅをエッチングする場合は、Ｓｉをエッチングする場合と比較すると、アルカリエッチャントだけでなく、Ｈ２Ｏ２でも異方性エッチングが可能であることが特徴的である。このとき、ＧＯＩ層６とＧｅ層８の間に挟まれたＳｉ層７、および、Ｇｅ層８間に挟まれたＳｉ層７は、ＧＯＩ層６およびＧｅ層８と比較し、エッチングレートが著しく小さいため、ハードマスク材として利用できる。特に、エッチャントとしてＨ２Ｏ２を使用する場合は、Ｓｉのエッチングが進まないため、より選択性の高い異方性エッチングが可能となる。
【００７３】
また、Ｓｉ層７は、ＧＯＩ層６およびＧｅ層８に比べてキャリア移動度が低いことから、本工程でのハードマスク材としてのみ用いるため、その膜厚は極力薄くすることが望ましい。そして、Ｈ＞Ｗ×ｔａｎ（５４．７４°）＋２ｄを満たすようにＦｉｎ構造の形成を行っているため、ＢＯＸ層５の上面に存在するＧＯＩ層６、および、ハードマスク層９の下面に存在するＧｅ層８から（１１１）表面を有する１本のＧｅ細線、Ｓｉ層７の上面または下面に存在するＧＯＩ層６またはＧｅ層８から（１１１）表面を有する２本のＧｅ細線を構成することが可能となる。このとき、ＰＭＩＳＦＥＴ領域３２およびＮＭＩＳＦＥＴ領域３を同じ工程で製造しているため、別々に製造する場合に比べ工程数を減らすことが可能となる。
【００７４】
次に、ＰＭＩＳＦＥＴ領域３２およびＮＭＩＳＦＥＴ領域３に対して、ゲート絶縁膜１０を形成する。図１１−３は、ゲート絶縁膜１０を形成した後の半導体装置３１の工程断面図である。前述したように、ゲート絶縁膜の厚さは、１ｎｍを越えて１０ｎｍ未満の範囲とする。ゲート絶縁膜１０は、Ｓｉ酸化膜、Ｓｉ窒化膜、または、Ｈｉｇｈ−ｋ絶縁膜を用いる。なお、ゲート絶縁膜１０の形成方法としては、ＣＶＤやＡＬＤ（原子層蒸着）などの表面反応を利用した堆積方法、または、ＣＶＤでＧｅ表面をＳｉパッシベーションした後に膜を堆積する方法のいずれを用いても構わない。
【００７５】
次に、ゲート電極１１を形成する。図１１−４は、ゲート電極１１を形成した後の半導体装置３１の工程断面図である。ゲート電極１１は、ポリＳｉ、ポリＳｉＧｅ、シリサイド、ジャーマナイド、ジャーマノシリサイド、各種金属等、各世代のトランジスタに必要な材料を用いる。
【００７６】
その後、ゲート側壁１２を形成し、ＰＭＩＳＦＥＴソース・ドレイン部１３およびＮＭＩＳＦＥＴソース・ドレイン部１４を堆積するが、第１の実施の形態と同様であるので、詳細は省略する。
【００７７】
さらに、その後、通常のＣＭＩＳＦＥＴ製造工程を用いて、半導体装置３１を完成させる。
【００７８】
このように、第３の実施の形態にかかる半導体装置によれば、この構造により、Ｐ型とＮ型の両方のＭＩＳＦＥＴの細線部分の加工を同時に行うことができるので、製造の工程数を減らすことができるという効果を奏する。
【００７９】
（第４の実施の形態）
第４の実施の形態にかかる半導体装置は、第２の実施の形態にかかる半導体装置においてＰＭＩＳＦＥＴの構造をＮＭＩＳＦＥＴと同じｗｉｒｅ構造で形成している。第４の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる半導体装置の構成について、第２の実施の形態と異なる部分を説明する。他の部分については第２の実施の形態と同様であるので、同一の符号が付された箇所については、上述した説明を参照し、ここでの説明を省略する。
【００８０】
図１２は、本発明の第４の実施の形態にかかる半導体装置の上面図であり、図１３は、図１２のＡ−Ａ矢視断面図である。ここで、電流方向は＜１１０＞方向である。半導体装置４１は、Ｇｅ細線ＣＭＩＳＦＥＴであり、ＰＭＩＳＦＥＴ領域４２およびＮＭＩＳＦＥＴ領域２３を備えて構成されている。
【００８１】
ＰＭＩＳＦＥＴ領域４２は、（１１１）表面を有するＧｅｗｉｒｅを構成し、Ｓｉ層７の上面または下面に存在するＧＯＩ層６またはＧｅ層８の２つの斜面には、ＰチャネルとなるＧｅ（１１１）面が形成されている。
【００８２】
このような構造を有することにより、Ｇｅを用いたＣＭＩＳＦＥＴにおいて、ＮＭＩＳＦＥＴは、ＧｅチャネルＭＩＳＦＥＴとして最も高い移動度を実現することができる。一方、ＰＭＩＳＦＥＴは、（１１０）面ほど高い移動度ではないが（１００）に比べ移動度の高い（１１１）面チャネルを有するＣＭＩＳＦＥＴを実現できる。第２の実施の形態にかかる半導体装置と比べると、ＰＭＩＳＦＥＴ領域４２の移動度が低くなるが、Ｐ型とＮ型の両方のＭＩＳＦＥＴの細線部分の加工を同時に行え、製造の工程数を減らせるというメリットがある。
【００８３】
また、半導体装置４１は、その構造上、シリコン基板４、ＢＯＸ層５、ＧＯＩ層６、Ｓｉ層７、Ｇｅ層８、ゲート絶縁膜１０、ゲート電極１１、ゲート側壁１２、ＰＭＩＳＦＥＴソース・ドレイン部１３、および、ＮＭＩＳＦＥＴソース・ドレイン部１４を備えて構成されている。
【００８４】
（半導体装置の製造方法）
次に、本実施の形態にかかる半導体装置の製造方法について説明する。図１４−１〜図１４−５は、本実施の形態にかかる半導体装置４１の工程断面図である。
【００８５】
初めに、貼りあわせＧＯＩ基板を用意するか、一般的に良く知られている、酸化濃縮法で作製したＧＯＩ基板を用意する。一般的な酸化濃縮法では、ＳＯＩ基板上にＳｉＧｅ層をＣＶＤ（化学気相成長）もしくはＭＢＥ（分子線エピタキシー）で堆積し、そのＳｉＧｅ層を酸化し、Ｇｅ濃度を濃くすることで、ＧＯＩ基板を得ることが可能となる。
【００８６】
次に、ＧＯＩ層６上に、Ｓｉ層７を１〜５ｎｍ程度の厚さ堆積する。Ｓｉ層７の厚さは、できる限り薄いことが望ましいが、上下のＧｅ層８（ＧＯＩ層６）との相互拡散の兼ね合いから、最適値を決定する。なお、Ｓｉの代わりに低Ｇｅ組成のＳｉＧｅ（Ｓｉ１−ｘＧｅｘ，０＜ｘ＜０．５）を用いても良い。さらに、Ｓｉ層７上にＧｅ層８をＧＯＩ層６より厚く堆積する。そして、Ｓｉ層７を堆積する工程とＧｅ層８を堆積する工程とを複数回繰り返すが、最上層のＧｅ層８の厚さはＧＯＩ層６と同じにする。なお、本例では、２回繰り返す。その後、最上層のＧｅ層８上に、ハードマスク層９をＣＶＤ法などで堆積する。ハードマスク層９は、本例では、Ｓｉ酸化膜層である。従って、ＧＯＩ層６の厚さをＨ０、次に堆積したＧｅ層８の厚さをＨ、最後に堆積したＧｅ層厚さをＨＬとすると、Ｈ＞Ｈ０＝ＨＬとなるように設計する。
【００８７】
次に、通常のリソグラフィー工程を経て、Ｆｉｎ構造を製造するため通常よく用いられるＲＩＥ工程を行うことで、Ｆｉｎ構造を形成する。図１４−１は、Ｆｉｎ構造を形成した後の半導体装置４１の工程断面図である。このとき、Ｆｉｎ幅をＷ、ゲート絶縁膜１０の厚さをｄとすると、Ｈ０＝ＨＬ＜Ｗ×ｔａｎ（５４．７４°）＋２ｄ、Ｈ＞Ｗ×ｔａｎ（５４．７４°）＋２ｄを満たすようにＦｉｎの形成を行う。本例では、Ｆｉｎ幅Ｗの範囲を、５ｎｍを越えて２０ｎｍ未満とし、ゲート絶縁膜厚さｄの範囲を、１ｎｍを越えて１０ｎｍ未満とする。なお、この工程までは、第２の実施の形態にかかる半導体装置の製造方法と同様の工程で製造される。
【００８８】
次に、ＢＯＸ層５のくりぬき、および、ハードマスク層９のスリミングを行うため、ＨＦ洗浄（希フッ酸処理）を行う。図１４−２は、ＨＦ洗浄を行った後の半導体装置４１の工程断面図である。実際にＢＯＸ層５を完全にくりぬく必要は無く、ＰＭＩＳＦＥＴ領域４２およびＮＭＩＳＦＥＴ領域２３となるＦｉｎ最上部の両方の角、および、Ｆｉｎ最下部の両方の角が露出するくらいのエッチングで充分である。
【００８９】
次に、ＰＭＩＳＦＥＴ領域４２およびＮＭＩＳＦＥＴ領域２３となるＦｉｎ構造のＧｅ部分（ＧＯＩ層６およびＧｅ層８）に対し、Ｈ２Ｏ２（過酸化水素水）やＴＭＡＨ（水酸化テトラメチルアンモニウム）などの薬液により異方性エッチングを行うことで、後にＰチャネルおよびＮチャネルとなるＧｅ（１１１）面を形成する。図１４−３は、異方性エッチングを行った後の半導体装置４１の工程断面図である。このとき、前のＨＦ洗浄工程により露出したＧｅ部分からエッチングが進むことから、図のような構造となる。このときの薬液の濃度は、原液を用いても構わないし、純水で薄めたものでも構わない。薬液の濃度が高いときにはエッチング時間を短くし、薬液の濃度が低いときにはエッチング時間を短くすれば良い。
【００９０】
Ｇｅをエッチングする場合は、Ｓｉをエッチングする場合と比較すると、アルカリエッチャントだけでなく、Ｈ２Ｏ２でも異方性エッチングが可能であることが特徴的である。このとき、ＧＯＩ層６とＧｅ層８の間に挟まれたＳｉ層７、および、Ｇｅ層８間に挟まれたＳｉ層７は、ＧＯＩ層６およびＧｅ層８と比較し、エッチングレートが著しく小さいため、ハードマスク材として利用できる。特に、エッチャントとしてＨ２Ｏ２を使用する場合は、Ｓｉのエッチングが進まないため、より選択性の高い異方性エッチングが可能となる。
【００９１】
また、Ｓｉ層７は、ＧＯＩ層６およびＧｅ層８に比べてキャリア移動度が低いことから、本工程でのハードマスク材としてのみ用いるため、その膜厚は極力薄くすることが望ましい。そして、Ｈ０＝ＨＬ＜Ｗ×ｔａｎ（５４．７４°）＋２ｄ、Ｈ＞Ｗ×ｔａｎ（５４．７４°）＋２ｄを満たすようにＦｉｎ構造の形成を行っているため、Ｓｉ層７の上面または下面に存在するＧＯＩ層６またはＧｅ層８から（１１１）表面を有する２本のＧｅ細線を構成することが可能となる。このとき、ＰＭＩＳＦＥＴ領域４２およびＮＭＩＳＦＥＴ領域２３を同じ工程で製造しているため、別々に製造する場合に比べ工程数を減らすことが可能となる。
【００９２】
次に、もう一度ＨＦ洗浄を行い、ＰＭＩＳＦＥＴ領域４２およびＮＭＩＳＦＥＴ領域２３にあるＢＯＸ層５を完全にくりぬくと同時に、ＰＭＩＳＦＥＴ領域４２およびＮＭＩＳＦＥＴ領域２３に残った最上部のハードマスク層９を除去する。
【００９３】
次に、ＰＭＩＳＦＥＴ領域４２およびＮＭＩＳＦＥＴ領域２３に対して、ゲート絶縁膜１０を形成する。図１４−４は、ゲート絶縁膜１０を形成した後の半導体装置４１の工程断面図である。前述したように、ゲート絶縁膜の厚さは、１ｎｍを越えて１０ｎｍ未満の範囲とする。ゲート絶縁膜１０は、Ｓｉ酸化膜、Ｓｉ窒化膜、または、Ｈｉｇｈ−ｋ絶縁膜を用いる。なお、ゲート絶縁膜１０の形成方法としては、ＣＶＤやＡＬＤ（原子層蒸着）などの表面反応を利用した堆積方法、または、ＣＶＤでＧｅ表面をＳｉパッシベーションした後に膜を堆積する方法のいずれを用いても構わない。
【００９４】
次に、ゲート電極１１を形成する。図１４−５は、ゲート電極１１を形成した後の半導体装置４１の工程断面図である。ゲート電極１１は、ポリＳｉ、ポリＳｉＧｅ、シリサイド、ジャーマナイド、ジャーマノシリサイド、各種金属等、各世代のトランジスタに必要な材料を用いる。
【００９５】
その後、ゲート側壁１２を形成し、ＰＭＩＳＦＥＴソース・ドレイン部１３およびＮＭＩＳＦＥＴソース・ドレイン部１４を堆積するが、第１の実施の形態と同様であるので、詳細は省略する。
【００９６】
さらに、その後、通常のＣＭＩＳＦＥＴ製造工程を用いて、半導体装置４１を完成させる。
【００９７】
このように、第４の実施の形態にかかる半導体装置によれば、この構造により、Ｐ型とＮ型の両方のＭＩＳＦＥＴの細線部分の加工を同時に行うことができるので、製造の工程数を減らすことができるという効果を奏する。
【００９８】
なお、第１から第４の実施の形態で説明した半導体装置では、ＰＭＩＳＦＥＴ領域とＮＭＩＳＦＥＴ領域がそれぞれ１つしかないが、それぞれ複数備えていてもよく、ＮＭＩＳＦＥＴ領域の方がＰＭＩＳＦＥＴ領域より多くてもよい。
【００９９】
なお、本発明は、上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することができる。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成することができる。例えば、実施の形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施の形態にわたる構成要素を適宜組み合わせても良い。
【産業上の利用可能性】
【０１００】
本発明は、ゲルマニウムを用いた全ての半導体装置に有用である。
【符号の説明】
【０１０１】
１、２１、３１、４１  半導体装置
２、２２、３２、４２  ＰＭＩＳＦＥＴ領域
３、２３  ＮＭＩＳＦＥＴ領域
４  シリコン基板
５  ＢＯＸ層
６  ＧＯＩ層
７  Ｓｉ層
８  Ｇｅ層
９  ハードマスク層
１０  ゲート絶縁膜
１１  ゲート電極
１２  ゲート側壁
１３  ＰＭＩＳＦＥＴソース・ドレイン部
１４  ＮＭＩＳＦＥＴソース・ドレイン部
１５  Ｓｉ窒化膜
【図１】
2010177451.tif 000003
【図２】
2010177451.tif 000004
【図３】
2010177451.tif 000005
【図４】
2010177451.tif 000006
【図５−１】
2010177451.tif 000007
【図５−２】
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【図５−３】
2010177451.tif 000009
【図５−４】
2010177451.tif 000010
【図５−５】
2010177451.tif 000011
【図５−６】
2010177451.tif 000012
【図５−７】
2010177451.tif 000013
【図５−８】
2010177451.tif 000014
【図６】
2010177451.tif 000015
【図７】
2010177451.tif 000016
【図８−１】
2010177451.tif 000017
【図８−２】
2010177451.tif 000018
【図８−３】
2010177451.tif 000019
【図８−４】
2010177451.tif 000020
【図８−５】
2010177451.tif 000021
【図９】
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【図１０】
2010177451.tif 000023
【図１１−１】
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【図１１−２】
2010177451.tif 000025
【図１１−３】
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【図１１−４】
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【図１２】
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【図１３】
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【図１４−１】
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【図１４−２】
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【図１４−３】
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【図１４−４】
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【図１４−５】
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