(57)【要約】      （修正有）【課題】半導体評価装置でデバイスを評価する際に、周囲の環境の変化などに影響されずに正確にデバイス評価が出来る回路を提供する。【解決手段】被測定デバイスへ入力させる１の評価用パタン信号を９のスキュー回路１と同じ回路で構成された１１のスキュー回路３を通して１６のピンエレクトロニクス用ＬＳＩ２の１２のＤＬＬ１（遅延ロックループ）回路にフィードバックさせている。ＤＬＬ回路とはＬＳＩ内部に搭載されている機能でＬＳＩから出力された信号の遅延量をモニターして、遅延量が大きいならば基本の信号を早めてやり、また遅延量が少ない場合は基本信号を遅らせる働きをするものである。従い、周囲環境などの変化によりＬＳＩ自身の温度変化が発生してＬＳＩ内部の信号の伝播速度に変化が生じてもタイミングの変化は発生しない。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＦＰＧＡのＤＬＬ（遅延・ロック・ループ）機能を半導体評価装置から被測定デバイス
へ与える試験用パタン信号と被測定デバイスから出力された信号を半導体評価装置で判
定するために発生させる判定信号の各タイミングの安定動作に利用する回路構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本考案は半導体評価装置などで多数の信号を同一のタイミングで入出力調整する回路
に関するものである。
【背景技術】
【０００２】
図１は従来の半導体評価装置のピンエレクトロニクス概略回路である。  ７の波形発
生回路から１の被測定デバイスの評価用パタン信号を発生させ、被測定デバイスへ入
力している。  図１の回路はある特定ピンのみを示しているが、デバイスの評価には
極めて多くのピンが必要であり、通常１２８ピンから千ピンのものまで存在する。  
実際に評価を行う場合は、多くのピンから被測定デバイスへ同時に信号が与えられる
ことが普通である。  その際に各ピンから出力される１の被測定デバイスの評価用
パタン信号の夫々のタイミングが合わない場合は被測定デバイスの正確な評価ができ
ない場合が多い。  そのために、図１で示した９のスキュー回路１が半導体評価装置
に実装されている。  この回路は７の波形発生回路から発生された１の被測定デバイ
スの評価用パタン信号を遅らせる機能を有している。  通常半導体評価装置に内蔵さ
れている専用プログラムでこの機能を動作させて、タイミングの補正を行っている。  
従い半導体評価装置の各ピンから出力される評価用パタン信号が同一のタイミングで
被測定デバイスへ入力できることになる。
【０００３】
先にのべた９のスキュー回路１は被測定デバイスへ入力される信号のみでなく、２の
被測定デバイスから出力される信号に対しても必要となる。  半導体評価装置には２
の被測定デバイスから出力される信号のパタンが期待したパタンであるのか、もしく
は期待したパタンと異なったパタンなのかを判定する回路を有している。  その判定
に使用される３の判定信号は７の波形発生回路から出力されている。  通常は３の判
定信号のタイミングで２の被測定デバイスから出力された信号を判定している。  
図１の回路はある特定ピンのみを示しているが、デバイスの評価には極めて多くのピ
ンが必要であり、１２８ピンから千ピンのものまで存在する。  判定する際に３の
判定信号のタイミングがずれていると被測定デバイスの正確な評価が出来ない。  
そのために判定信号にも１０のスキュー回路２が搭載されている。
【０００４】
しかしながら、周囲の環境に変化が発生した場合、たとえば周囲温度が変化した場合、
もしくは半導体評価装置を連続稼動した場合には図１で示した６のピンエレクトロニ
クス用ＬＳＩ１自身の温度変化を招き、折角合わせた各信号のタイミングがずれてし
まい正確なデバイス評価が出来ない事も発生する。  通常は温度が上昇すると信号は
遅れ、冷えると早くなる。
【特許文献１】実開平７−７２２２１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体評価装置でデバイスを評価する際に、周囲の環境の変化などに影響されずに正
確にデバイス評価が出来る回路を構築することである。
【課題を解決するための手段】
【０００６】
図２は今回考案した半導体評価装置のピンエレクトロニクスの概略回路である。  
既存の回路と異なるのは、被測定デバイスへ入力させる１の評価用パタン信号を９の
スキュー回路１と同じ回路で構成された１１のスキュー回路３を通して１６のピンエ
レクトロニクス用ＬＳＩ２の１２のＤＬＬ１（遅延ロックループ）回路にフィードバ
ックさせていることである。  ＤＬＬ回路とはＬＳＩ内部に搭載されている機能でＬ
ＳＩから出力された信号の遅延量をモニターして、遅延量が大きいならば基本の信号
を早めてやり、また遅延量が少ない場合は基本信号を遅らせる働きをするものである。
従い、周囲環境などの変化によりＬＳＩ自身の温度変化が発生してしまい、ＬＳＩ内
部の信号の伝播速度に変化が生じてもＬＳＩ自身で検地して調整するため、タイミン
グの変化は発生しない。
【０００７】
他の問題としてＤＬＬ回路にはテスト波形と同じものを入力するとランダムな波形に
なってしまうためロックが働かない。  そのため、実際には回路を２重化して一方に
単一周波数を通してＤＬＬのロックが容易に掛かる仕組みが必要である。
【０００８】
３の判定信号も１の評価用パタン信号と同様に１６のピンエレクトロニクス用ＬＳＩ
２の１３のＤＬＬ２（遅延ロックループ）回路にフィードバックさせるため、先に述
べたＤＬＬ回路にて安定タイミングとなる。
【発明の効果】
【０００９】
周囲の環境変化などに影響されずに正確にデバイスの評価をすることが可能となった。
【発明を実施するための最良の形態】
【００１０】
特に多くのピンを必要とするＬＣＤドライバ用の評価装置などに使用することが最
良の形態である。
【実施例１】
【００１１】
図３は今回考案した回路を半導体評価装置に応用した実施概略回路である。  ７の
波形発生回路から１の被測定デバイスの評価用パタン信号を発生させ、９のスキュ
ー回路１を通過したあとに４のドライバで所定の電圧に昇圧して１４の被測定デバ
イスへ入力している。  又、２の被測定デバイスから出力された信号は５のコンパ
レータで期待した値より大きいか、あるいは小さいかを判別されたあとに７の波形
発生回路から発生させた１０のスキュー回路２を通過した３の判定信号のタイミン
グで判定される。  尚且つ被測定デバイスへ入力される１のパタン信号を１１のス
キュー回路３を通して１６のピンエレクトロニクス用ＬＳＩ２の１２のＤＬＬ１
（遅延ロックループ）回路にフィードバックさせており、又３の判定信号も同様に
１６のピンエレクトロニクス用ＬＳＩ２の１３のＤＬＬ２（遅延ロックループ）回
路にフィードバックされている。  従い周囲環境などの変化によりＬＳＩ自身の温
度変化が発生してしまい、ＬＳＩ内部の信号の伝播速度に変化が生じてもＬＳＩ自
身で検地して調整するため、タイミングの変化は発生しない。  従い上記各スキュ
ー回路で折角合わせた各信号のタイミングが環境の変化などによって変化すること
が抑えられる。
【産業上の利用可能性】
【００１２】
半導体評価装置に限らず、一度に多くの信号を同一タイミングで取り扱わなければな
らない機器に利用可能である。
【図面の簡単な説明】
【００１３】
【図１】既存評価装置の波形タイミング概略回路
【図２】今回考案した半導体評価装置の波形タイミング概略回路
【図３】今回考案した回路を半導体評装置に応用した実施概略回路
【符号の説明】
【００１４】
１  評価用パタン回路
２  被測定デバイスからの出力信号
３  判定信号
４  ドライバ
５  コンパレータ
６  ピンエレクトロニクス用ＬＳＩ１
７  波形発生回路
８  判定回路
９  スキュー回路１
１０  スキュー回路２
１１  スキュー回路３
１２  ＤＬＬ回路１
１３  ＤＬＬ回路２
１４  被測定デバイス
１５  基本信号
１６  ピンエレクトロニクス用ＬＳＩ２
【図１】
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【図２】
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【図３】
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