(57)【要約】【課題】フローティングゲート電極としての導電膜を素子分離絶縁膜を利用して自己整合的に形成すると同時に、半導体素子としての導電膜を形成することが可能な技術を提供する。【解決手段】半導体装置では、複数の素子分離部分３６の間の半導体基板１上に絶縁膜８を介してフローティングゲート電極としての導電膜９が形成されている。そして、フローティングゲート電極としての導電膜９と同一材料の、半導体素子としての導電膜９が素子分離部分６に埋め込まれている。【選択図】図５１
2010177694.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面内に互いに離れて設けられた第１乃至第３の分離溝と、
前記第１及び第２の分離溝に充填された第１の絶縁膜であって、上部に前記半導体基板の上面から突出する第１の突出部分を有する第１及び第２の分離絶縁膜と、
前記第１及び第２の分離絶縁膜の前記第１の突出部分に挟まれ、前記半導体基板の上面上に形成された第２の絶縁膜と、
前記第１及び第２の分離絶縁膜の前記第１の突出部分に挟まれ、前記第２の絶縁膜上に形成された導電材料からなる第１の導電膜と、
前記第３の分離溝に充填され、上部に前記半導体基板の上面から突出する第２の突出部分を有する前記第１の絶縁膜であって、前記第２の突出部分に囲まれるように上面に凹部を有する第３の分離絶縁膜と、
前記凹部に少なくとも部分的に埋め込まれた前記導電材料からなる第２の導電膜と
を備え、
前記第１の導電膜は、メモリセル領域に形成されたフローティングゲート電極であって、
前記第２の導電膜は、周辺回路領域に形成された半導体素子である、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１の導電膜の上面と、前記第２の導電膜の上面とは同一平面上に位置する、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記半導体基板の上面内に互いに離れて設けられた第４乃至第６の分離絶縁膜と、
前記第４及び第５の分離絶縁膜の間の前記半導体基板の上面上及び前記第５及び第６の分離絶縁膜の間の前記半導体基板の上面上に、ぞれぞれ設けられた第３及び第４の絶縁膜と、
前記第４乃至第６の分離絶縁膜上と、前記第３及び第４の絶縁膜上とに連続して設けられ、前記導電材料からなる第３の導電膜と
を更に備え、
前記第３の導電膜は、メモリセル領域に形成されたフローティングゲート電極である、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１乃至第３の導電膜の上面は同一平面上に位置している、半導体装置。
【請求項５】
請求項１乃至４のいずれか一つに記載の半導体装置であって、
前記半導体素子は、ダイオードまたは抵抗素子である、半導体装置。
【請求項６】
請求項１乃至５のいずれか一つに記載の半導体装置であって、
前記凹部は、前記第３の分離絶縁膜と前記半導体基板の上面との境界からの距離が０．３μｍ以上であり、
前記凹部は、前記第３の分離溝の底面からの距離が１００ｎｍ以上である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置におけるトランジスタのゲート電極として使用できる導電膜を、素子分離絶縁膜を利用して自己整合的に形成する技術に関する。
【背景技術】
【０００２】
フローティングゲート電極を有するメモリセルと、センスアンプ回路やサブデコーダ回路などを含む周辺回路とを備える不揮発性半導体記憶装置に関して、従来から様々な技術が提案されている。例えば、非特許文献１〜３では、半導体基板に形成された素子分離絶縁膜を利用して、メモリセルトランジスタが有するフローティングゲート電極を自己整合的に形成する方法が提案されている。
【０００３】
また特許文献１には、周辺回路が形成される領域において、ポリシリコンから成るダイオード素子を素子分離絶縁膜上に形成する技術が提案されている。このように素子分離絶縁膜上に形成されたダイオード素子は、半導体基板に形成されたウェル領域の電位の影響を受けにくいことから良好な特性が得られる。
【０００４】
また特許文献２，３には、その他の不揮発性半導体記憶装置に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２２４９３９号公報
【特許文献２】特開平７−１３０８９２号公報
【特許文献３】特開平７−１１１３１９号公報
【非特許文献】
【０００６】
【非特許文献１】Al Fazio, et. al.,“ETOXTM Flash Memory Technoligy: Scaling and Integration Challenges,”Intel Technology Journal, May 16, 2002, pp.23-30.
【非特許文献２】Albert Fazio,“A High Density High Performance 180nm Generation EtoxTM Flash Memory Technology,”IEEE IEDM Tech. Digest, 1999, pp.267-270．
【非特許文献３】Stephen N. Keeney,“A 130nm Generation High Density EtoxTM Flash Memory Technology,”IEEE IEDM Tech. Digest, 2001, pp.41-44.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
さて、メモリセルと周辺回路とを備える不揮発性半導体記憶装置を非特許文献１〜３に記載の技術を用いて形成する際、周辺回路が形成される領域では、素子分離絶縁膜上にフローティングゲート電極の導電膜材料が残らなくなる。従って、周辺回路が形成される領域において、ポリシリコン等の導電膜から成るダイオード素子や抵抗素子などを素子分離絶縁膜上に形成する際には、フローティングゲート電極の導電膜材料を利用することができず、別途導電膜を形成する工程が必要となる。
【０００８】
そこで、本発明は上記点に鑑みて成されたものであり、フローティングゲート電極としての導電膜を素子分離絶縁膜に対して自己整合的に形成すると同時に、半導体素子としての導電膜を形成することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る半導体装置は、半導体基板と、前記半導体基板の上面内に互いに離れて設けられた第１乃至第３の分離溝と、前記第１及び第２の分離溝に充填された第１の絶縁膜であって、上部に前記半導体基板の上面から突出する第１の突出部分を有する第１及び第２の分離絶縁膜と、前記第１及び第２の分離絶縁膜の前記第１の突出部分に挟まれ、前記半導体基板の上面上に形成された第２の絶縁膜と、前記第１及び第２の分離絶縁膜の前記第１の突出部分に挟まれ、前記第２の絶縁膜上に形成された導電材料からなる第１の導電膜と、前記第３の分離溝に充填され、上部に前記半導体基板の上面から突出する第２の突出部分を有する前記第１の絶縁膜であって、前記第２の突出部分に囲まれるように上面に凹部を有する第３の分離絶縁膜と、前記凹部に少なくとも部分的に埋め込まれた前記導電材料からなる第２の導電膜とを備え、前記第１の導電膜は、メモリセル領域に形成されたフローティングゲート電極であって、前記第２の導電膜は、周辺回路領域に形成された半導体素子である。
【発明の効果】
【００１０】
この発明によれば、第１及び第２の分離絶縁膜の間の半導体基板上に第２の絶縁膜を介して形成された第１の導電膜と同一材料の第２の導電膜が第３の分離絶縁膜に埋め込まれていることから、フローティングゲート電極としての第１の導電膜を第１及び第２の分離絶縁膜に対して自己整合的に形成するのと同時に、第３の分離絶縁膜上に半導体素子としての第２の導電膜を形成することができる。その結果、工程数をそれほど追加することなく、半導体基板の活性領域における電位の影響を受けにくい素子を形成することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図５３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図５４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図５５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図５６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図５７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図５８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図５９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図６０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図６１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図６２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図６３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
図１〜５１は本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１に係る半導体装置は、フラッシュメモリ等の不揮発性半導体記憶装置であって、複数のメモリセルが形成される領域（以後、「メモリセル領域」と呼ぶ）と、センスアンプ回路やサブデコーダ回路を含む周辺回路が形成される領域（以後、「周辺回路領域」と呼ぶ）とを備えている。図１〜５０において、奇数番号の図と図３６とは、周辺回路領域及びメモリセル領域の両方を示しており、周辺回路が備えるＭＯＳトランジスタとメモリセルトランジスタのゲート幅方向に沿った断面図であって、それら以外の図はメモリセル領域のみを示しており、メモリセルトランジスタのゲート長方向に沿った断面図である。また図５１は、周辺回路領域のゲート幅方向に沿った断面構造と、メモリセル領域のゲート長方向に沿った断面構造とを示している。
【００１３】
なお、フラッシュメモリなどのメモリセルトランジスタとは異なり、ロジック回路に使用されるＭＯＳトランジスタのように、ゲート電極に関して、周囲から絶縁されたフローティングゲート電極を備えておらず、外部から電位が印加されるゲート電極だけを備えるＭＯＳトランジスタを本明細書では「通常ＭＯＳトランジスタ」と呼ぶ。
【００１４】
図１，２に示されるように、まず、例えばシリコン基板から成る半導体基板１の上面を熱酸化して、半導体基板１上に膜厚１０ｎｍ程度のシリコン酸化膜２を形成する。そして、シリコン酸化膜２上に膜厚１００ｎｍ程度のシリコン窒化膜３を形成する。次に、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト１００をシリコン窒化膜３上に形成する。
【００１５】
次に、フォトレジスト１００をマスクに用いて、シリコン窒化膜３及びシリコン酸化膜２を順次ドライエッチングして、その後フォトレジスト１００を除去する。そして、パターニングされたシリコン窒化膜３をマスクに用いて、半導体基板１をドライエッチングする。これにより、図３，４に示されるように、周辺回路領域及びメモリセル領域における半導体基板１の上面内には、深さ２００〜３００ｎｍ程度のトレンチ（分離溝）４，３４がそれぞれ形成される。なお、図３，４に示されるように、トレンチ４，３４のそれぞれは、互いに離れて存在する複数の部分領域を備えている。
【００１６】
次に、トレンチ４，３４によって露出した半導体基板１の内面を熱酸化してから、図５，６に示されるように、例えば膜厚５００ｎｍ程度のシリコン酸化膜５を全面に形成する。これにより、トレンチ４，３４はシリコン酸化膜５で充填される。そして、ＣＭＰ法を用いてシリコン酸化膜５をその上面から平坦化して、シリコン窒化膜３の上面上のシリコン酸化膜５を除去する。これにより、図７．８に示されるように、シリコン酸化膜から成り、複数の素子分離部分６と複数の素子分離部分３６とを有する素子分離絶縁膜が半導体基板１の上面内に形成される。
【００１７】
複数の素子分離部分６は周辺回路領域における半導体基板１の上面内に互いに離れて形成されており、複数の素子分離部分３６はメモリセル領域における半導体基板１の上面内に互いに離れて形成されている。複数の素子分離部分６と複数の素子分離部分３６とは、図示しない素子分離部分によって相互に接続されている。また、素子分離部分３６のそれぞれは、図８に示されるように、上部に半導体基板１の上面から突出する突出部分３６ａを有している。そして、素子分離部分３６が互いに離れて設けられていることから、互いに隣り合う素子分離部分３６の突出部分３６ａとそれらに挟まれる半導体基板１の上面とで凹部３７が形成される。そして、シリコン酸化膜２及びシリコン窒化膜３は当該凹部３７を充填している。また、素子分離部分６のそれぞれも、図７に示されるように、上部に半導体基板１の上面から突出する突出部分６ａを有している。
【００１８】
次に、図９，１０に示されるように、複数の素子分離部分６のうち、一部の素子分離部分６の上面を部分的に露出するフォトレジスト１０１を周辺回路領域及びメモリセル領域に形成し、当該フォトレジスト１０１をマスクに用いて露出する素子分離部分６をフッ酸等でエッチングする。そして、フォトレジスト１０１を除去する。これにより、図１１，１２に示されるように、一部の素子分離部分６の上面内には、突出部分６ａに囲まれるように凹部７が形成される。ここで、後述するように凹部７を利用してポリシリコンダイオードや抵抗素子などの半導体素子を形成する場合には、凹部７と半導体基板１の活性領域との距離を少なくとも０．３μｍ程度とし、凹部７とトレンチ３４の底面との距離を少なくとも１００ｎｍ程度とすることが望ましい。これにより、例えば、幅十数μｍ、深さ３００ｎｍのトレンチ３４では、縦５μｍ×横１０μｍ×厚さ１００ｎｍ程度の素子が形成される。
【００１９】
次に、図１３，１４に示されるように、例えば熱リン酸を用いてシリコン窒化膜３を除去する。そして、図１５，１６に示されるように、例えばフッ酸を用いてシリコン酸化膜２を除去する。このとき、素子分離部分６，３６も若干エッチングされる。これにより、互いに隣り合う素子分離部分６の間の半導体基板１の上面と、互いに隣り合う素子分離部分３６における突出部分３６ａの間の半導体基板１の上面とは露出する。
【００２０】
次に、図１７，１８に示されるように、半導体基板１の上面を熱酸化して、厚さ１０ｎｍ程度のシリコン酸化膜から成る絶縁膜８を周辺回路領域及びメモリセル領域の半導体基板１上に形成する。これにより、メモリセル領域では、凹部３７によって露出された半導体基板１の上面上に絶縁膜８が形成される。この絶縁膜８は、メモリセル領域に形成されるメモリセルトランジスタのトンネル絶縁膜と成る。
【００２１】
次に、図１９，２０に示されるように、例えばポリシリコン膜等の導電材料から成る導電膜９を厚さ１５０ｎｍ程度で全面に形成する。これにより、凹部７，３７は導電膜９で充填される。この導電膜９は、メモリセル領域に形成されるメモリトランジスタのフローティングゲート電極と成る。
【００２２】
次に、素子分離部分６，３６をストッパ層とするＣＭＰ法を用いて、導電膜９を上面から研磨して平坦化し、凹部７，３７よりも上方の導電膜９を除去する。これにより、図２１に示されるように、周辺回路領域では凹部７内に導電膜９が残存する。これと同時に、メモリセル領域では、図２２に示されるように、複数の凹部３７を充填する導電膜９が互いに分離し、複数のメモリセルトランジスタのフローティングゲート電極となる複数の導電膜９が素子分離部分３６に対して自己整合的に位置決めされる。このように、フローティングゲート電極となる複数の導電膜９は素子分離部分３６に対して自己整合的に形成されるため、写真製版工程が不要となる。なお、導電膜９の除去にはドライエッチングによるエッチバック法を用いても良いが、平坦度はＣＭＰ法よりも劣ることになる。
【００２３】
次に、図２３，２４に示されるように、フッ酸等を用いて素子分離部分６，３６を部分的に除去して導電膜９の側面を露出させる。これにより、メモリセル領域では、フローティングゲート電極と、後に形成する、それと対向するコントロールゲート電極との対向面積を増加させることができ、それらの間のカップリング比を向上させることができる。その結果、コントロールゲート電極に印加する書き込み電圧の値を低減できる。
【００２４】
ここで、周辺回路領域では、図２３に示されるように、導電膜９の側面が完全には露出しないように素子分離部分６の突出部分６ａが部分的に除去される。その結果、導電膜９は突出部分６ａに囲まれて素子分離部分６内に部分的に埋め込まれるようになる。また、メモリセル領域においても、導電膜９の側面が完全には露出しないように素子分離部分３６の突出部分３６ａが部分的に除去される。このように導電膜９の側面を部分的に露出させるのは、完全に露出すると、導電膜９が素子分離部分６や半導体基板１から剥がれてしまうからである。
【００２５】
次に、図２５，２６に示されるように、膜厚２０ｎｍ程度のＯＮＯ膜１０を全面に形成する。ＯＮＯ膜１０は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層膜である。そして図２７，２８に示されるように、メモリセル領域と、素子分離部分６上の導電膜９及びＯＮＯ膜１０とを覆うフォトレジスト１０２をＯＮＯ膜１０上に形成する。そして、フォトレジスト１０２をマスクに用いてＯＮＯ膜１０及び導電膜９を順次ドライエッチングし、絶縁膜８をフッ酸で除去して、その後フォトレジスト１０２を除去する。これにより、図２９，３０に示されるように、メモリセル領域ではＯＮＯ膜１０、導電膜９及び絶縁膜８が除去されず、周辺回路領域においては、素子分離部分６間の半導体基板１上の絶縁膜８、導電膜９及びＯＮＯ膜１０が除去されるとともに、素子分離部分６のうち導電膜９が形成されていない部分とその上のＯＮＯ膜１０とが導電膜９の側面が露出することが無いように部分的に除去される。
【００２６】
次に、図３１，３２に示されるように、周辺回路領域における半導体基板１の上面を熱酸化して、かかる半導体基板１上に膜厚１５ｎｍ程度の絶縁膜１１を形成する。そして、ポリシリコン膜１２、タングステンシリサイド膜（ＷＳｉ）１３、及びシリコン窒化膜１４を順に全面に形成する。そして、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト１０４をシリコン窒化膜１４上に形成する。
【００２７】
次に、フォトレジスト１０４をマスクに用いて、シリコン窒化膜１４をドライエッチングして部分的に除去し、フォトレジスト１０４を除去する。そして、パターンニング後のシリコン窒化膜１４をマスクに用いて、タングステンシリサイド膜１３及びポリシリコン膜１２を順次ドライエッチングして部分的に除去する。これにより、図３３，３４に示されるように、周辺回路領域ではポリシリコン膜１２及びタングステンシリサイド膜１３から成る通常ＭＯＳトランジスタのゲート電極２６が完成し、メモリセル領域ではポリシリコン膜１２及びタングステンシリサイド膜１３から成るメモリセルトランジスタのコントロールゲート電極５６が完成する。そして、これらのゲート電極２６及びコントロールゲート電極５６上にはシリコン窒化膜１４が形成されている。
【００２８】
次に、図３５に示されるように、写真製版技術を使用して、周辺回路領域をフォトレジスト１０５で覆う。そして、図３６に示されるように、フォトレジスト１０５とメモリセル領域におけるシリコン窒化膜１４とをマスクに用いて、ＯＮＯ膜１０及び導電膜９を順次ドライエッチングする。これにより、絶縁膜８が露出して導電膜９から成るメモリセルトランジスタのフローティングゲート電極が完成する。次に、メモリセル領域における半導体基板１の上面内に不純物をイオン注入して、メモリセルトランジスタのソース・ドレイン領域４５を形成し、その後フォトレジスト１０５を除去する。
【００２９】
次に、図３７，３８に示されるように、全面にシリコン窒化膜１５を形成する。そして、半導体基板１の厚さ方向にエッチングレートが高い異方性エッチング法を用いて、シリコン窒化膜１５をドライエッチングする。これにより、図３９，４０に示されるように、周辺回路領域では、ゲート電極２６及びシリコン窒化膜１４の側面上にシリコン窒化膜１５から成るサイドウォール１６が形成され、メモリセル領域では、シリコン窒化膜１４、コントロールゲート電極５６、ＯＮＯ膜１０及びフローティングゲート電極として機能する導電膜９の側面上にシリコン窒化膜１５から成るサイドウォール４６が形成される。
【００３０】
このようにして、周辺回路領域には、ゲート絶縁膜として機能する絶縁膜１１と、ゲート電極２６と、シリコン窒化膜１４と、サイドウォール１６とを備える通常ＭＯＳトランジスタのゲート構造２８が完成し、メモリセル領域には、トンネル絶縁膜として機能する絶縁膜８と、フローティングゲート電極として機能する導電膜９と、ＯＮＯ膜１０と、コントロールゲート電極５６と、シリコン窒化膜１４と、サイドウォール４６とを備えるメモリセルトランジスタのゲート構造５８が完成する。
【００３１】
次に、メモリセル領域を覆うフォトレジスト（図示せず）を形成して、周辺回路領域における半導体基板１内に不純物をイオン注入し、通常ＭＯＳトランジスタのソース・ドレイン領域２５を形成する。このとき、素子分離部分６に部分的に埋め込まれている導電膜９にも不純物をイオン注入し、当該導電膜９を所定の電気抵抗を有する抵抗素子として利用する。その後、使用したフォトレジストを除去する。
【００３２】
なお、素子分離部分６に部分的に埋め込まれた導電膜９をダイオード素子として利用する場合には、写真製版工程を２回実行して、当該導電膜９にｐ型不純物とｎ型不純物とを導入しｐｎ接合を形成する。
【００３３】
次に、図４１，４２に示されるように、ゲート構造２８，５８を覆って全面に層間絶縁膜１７を形成する。そして、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト１０６を層間絶縁膜１７上に形成する。なお図４２と後述の図４４，４６，４８，５０は、図４１中の矢視Ａ−Ａにおける断面図であって、上述の図２，４等は図４１中の矢視Ｂ−Ｂに相当する位置での断面図である。
【００３４】
図４２では、素子分離部分３６内に形成されたシリコン窒化膜１５が示されている。上述のＯＮＯ膜１０のエッチングの際には素子分離部分３６の上端部も部分的にエッチングされて、それによって生じた凹み部分には、サイドウォールとなるシリコン窒化膜１５が形成される。図４２ではこのシリコン窒化膜１５が示されている。
【００３５】
次に、フォトレジスト１０６をマスクに用いて層間絶縁膜１７及び絶縁膜８をドライエッチングし、フォトレジスト１０６を除去する。これにより、図４３，４４に示されるように、メモリセル領域における層間絶縁膜１７内及び絶縁膜８内には、それらの厚さ方向に貫通して互いに隣り合う一対のソース・ドレイン領域４５の一方に達するコンタクトホール４８ａが形成される。
【００３６】
次に、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜１７上に形成し、当該フォトレジストをマスクに用いて層間絶縁膜１７、絶縁膜８，１１をドライエッチングする。そして、使用したフォトレジストを除去する。これにより、図４５，４６に示されるように、メモリセル領域における層間絶縁膜１７内及び絶縁膜８内には、それらの厚さ方向に貫通して互いに隣り合う一対のソース・ドレイン領域４５の他方に達するコンタクトホール４８ａが形成され、周辺回路領域における層間絶縁膜１７内及び絶縁膜１１内には、それらの厚さ方向に貫通して各ソース・ドレイン領域２５に達するコンタクトホール１８ａが形成される。
【００３７】
なお、本実施の形態１に係るコンタクトホール４８ａは、ゲート構造５８間の層間絶縁膜１７内に、シリコン窒化膜から成るサイドウォール４６に対して自己整合的に形成される。従って、フォトレジストの形成位置が多少ずれた場合であっても、ソース・ドレイン領域４５に達するコンタクトホール１８ａを確実に形成することができる。また、コントロールゲート電極５６上にはシリコン窒化膜１４が形成されているため、コンタクトホール４８ａの形成位置が設計値から多少ずれたとしても、コントロールゲート電極５６が露出することが無い。
【００３８】
次に、各コンタクトホール１８ａ，４８ａを充填するタングステン膜を全面に形成する。そして、各コンタクトホール１８ａ，４８ａよりも上方のタングステン膜をＣＭＰ法等で除去する。これにより、図４７，４８に示されるように、各コンタクトホール１８ａを充填する、タングステンから成るコンタクトプラグ１８と、各コンタクトホール４８ａを充填する、タングステンから成るコンタクトプラグ４８とが形成される。
【００３９】
次に、層間絶縁膜１７の上面上とコンタクトプラグ１８，４８の上面上とに層間絶縁膜１９を形成する。そして、コンタクトプラグ１８に達するコンタクトプラグ２０と、コンタクトプラグ４８に達するコンタクトプラグ５０とを層間絶縁膜１９内に形成する。その後、層間絶縁膜１９上に、コンタクトプラグ２０に接続されたアルミニウム配線２１と、コンタクトプラグ５０に接続されたアルミ配線５１とを形成する。これにより、図４９〜５１に示されるような、メモリセルとその周辺回路とを備える半導体装置が完成する。なお図５１では、図４９に示される周辺回路領域の断面構造と、図４９のメモリセル領域における図４１中の矢視Ｂ−Ｂに相当する位置での断面構造とが示されている。
【００４０】
以上のように、本実施の形態１に係る半導体装置の製造方法では、凹部７，３７よりも上方の導電膜９を除去して、複数の凹部３７内を充填する導電膜９を分離するとともに、凹部７内に導電膜９を残存させている。そして、複数の凹部３７を充填する導電膜９は、絶縁膜８を介して半導体基板１上に形成されていることから、当該導電膜９はメモリセルトランジスタのフローティングゲート電極として利用できる。従って、本実施の形態１に係る製造方法によれば、フローティングゲート電極として利用できる複数の導電膜９が素子分離部分３６に対して自己整合的に形成されると同時に、素子分離部分６上には導電膜９が形成される。その結果、素子分離部分６上の導電膜９を利用してダイオード素子や抵抗素子などの半導体素子を形成することによって、工程数をそれほど追加することなく、半導体基板１の活性領域における電位の影響を受けにくい素子を形成することができる。また、有効に素子分離領域を活用できる。
【００４１】
また、本実施の形態１に係る製造方法で製造された半導体装置では、図４０，４９に示されるように、半導体基板１の上面内には、互いに離れて設けられた複数の素子分離部分６と、互いに離れて設けられた素子分離部分３６が形成されている。そして、複数の素子分離部分３６においては、互いに隣り合う素子分離部分３６の間の半導体基板１上に絶縁膜８が形成されており、当該絶縁膜８上には導電膜９が形成されている。
【００４２】
上述のように、メモリセル領域における導電膜９を自己整合的に分離する際に、複数の凹部３７を充填する導電膜９をＣＭＰ法でその上面から研磨する場合には（図２２参照）、分離後の導電膜９の上面は平坦となり、周辺回路領域における素子分離部分６上の導電膜９の上面と、メモリセル領域におけるフローティングゲート電極として利用できる導電膜９の上面とは、同一平面上に位置するようになる。従って、エッチバック法を用いた場合よりも平坦度が向上し、以降の工程での写真製版におけるフォーカスマージンが向上し、また、段差部に残る不要な残渣による不具合を防ぐことができる。なお、通常のＣＭＰプロセスによる研磨量のばらつきにより導電膜９の膜厚は２０％程度ばらつく場合があるが、好ましくは１０％以下、さらに好ましくは５％以下に落ち着くように、導電膜９と素子分離部分６，３６との選択比が高くなる研磨条件に調整することが望ましい。
【００４３】
また、上述のように、素子分離部分６からの導電膜９の剥離を防止するためには当該導電膜９の側面は部分的にしか露出させることができないことから、図４９に示される本実施の形態１の半導体装置では、周辺回路領域における導電膜９は、その下端部において突出部分６ａに取り囲まれており、素子分離部分６内に部分的に埋め込まれている。
【００４４】
以上の説明からも理解できるように、本実施の形態１に係る半導体装置では、素子分離部分３６間の半導体基板１上に絶縁膜８を介して形成された導電膜９と同一材料の導電膜９が素子分離部分６に部分的に埋め込まれていることから、フローティングゲート電極として利用できる導電膜９を素子分離部分３６に対して自己整合的に形成するのと同時に、素子分離部分６上に導電膜９を形成することができる。その結果、素子分離部分６上の導電膜９をダイオード素子や抵抗素子として利用することによって、工程数をそれほど追加することなく、半導体基板１の活性領域における電位の影響を受けにくい素子を形成することができる。
【００４５】
実施の形態２．
図５２〜６３は本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。上述の実施の形態１に係る半導体装置では、図４０に示されるように、ゲート長方向に沿って並ぶ複数のメモリセルトランジスタの間において、フローティングゲート電極が分離されている。本実施の形態２に係る半導体装置では、それらの一部において、フローティングゲート電極が互いに接続されている。つまり、本実施の形態２に係る半導体装置は、フローティングゲート電極が互いに分離された複数のメモリセルトランジスタと、フローティングゲート電極が互いに接続された複数のメモリセルトランジスタとを備えている。
【００４６】
このようなフローティングゲート電極が互いに接続された複数のメモリセルトランジスタは、チャネル領域での不純物濃度の管理に使用することができる。通常のメモリセルトランジスタでは、フローティングゲート電極が分離されており、周囲から絶縁されているため、直接フローティングゲート電極に電圧を印加することができない。従って、メモリセルトランジスタに動作不良が発生した場合には、その原因がコントロールゲート電極とフローティングゲート電極間の絶縁膜にあるのか、フローティングゲート電極にあるのか、それともチャネル領域の不純物濃度にあるのか判断できない。また、直接電圧が印加できるようにフローティングゲート電極を半導体チップの外周まで引き出そうしたとしても、複数のフローティングゲート電極を個別に引き出すことは配線レイアウト上困難であり、現実的でない。
【００４７】
本実施の形態２に係る半導体装置のように、複数のメモリセルトランジスタにおいて、フローティングゲート電極が互いに接続されていると、半導体チップの外周付近に存在するメモリセルトランジスタのフローティングゲート電極だけを引き出すことによってすべてのメモリセルトランジスタのフローティングゲート電極に同時に直接電圧を印加することができる。従って、複数のメモリセルトランジスタについてチャネル領域の不純物濃度を直接的に評価することができ、デバイスの解析が容易になる。
【００４８】
以下に本実施の形態２に係る半導体装置の製造方法を説明する。なお、図５２〜６３のうち、図５２，５４はゲート幅方向に沿った断面図を示しており、その他の図はゲート長方向に沿った断面図であって、図４１の矢視Ｂ−Ｂに相当する位置での断面図を示している。また、フローティングゲート電極が接続されている複数のメモリセルトランジスタが形成される領域を「フローティングゲート接続領域」と呼び、フローティングゲート電極が分離されている複数のメモリセルトランジスタが形成される領域を「フローティングゲート分離領域」と呼ぶ。
【００４９】
まず、実施の形態１に係る製造方法を使用して、上述の図７，８に示される構造までを製造する。そして、図５２，５３に示されるように、周辺回路領域の複数の素子分離部分６のうち、一部の素子分離部分６の上面を部分的に露出し、かつフローティングゲート接続領域を露出するフォトレジスト２０１を周辺回路領域及びメモリセル領域に形成する。
【００５０】
次に、フォトレジスト２０１をマスクに用いて、露出している素子分離部分６と、フローティングゲート接続領域における素子分離部分３６をフッ酸等でエッチングする。そして、フォトレジスト２０１を除去する。これにより、図５４に示されるように、素子分離部分６の上面内に凹部７が形成される。それと同時に、図５５に示されるように、フローティングゲート接続領域では、シリコン窒化膜３の側面が完全に露出することが無いように、複数の素子分離部分３６の突出部分３６ａが大部分除去される。
【００５１】
次に、図５６に示されるように、例えば熱リン酸を用いてシリコン窒化膜３を除去し、続いて図５７に示されるように、例えばフッ酸を用いてシリコン酸化膜２を除去する。
【００５２】
次に、図５８に示されるように、半導体基板１の上面を熱酸化して、厚さ１０ｎｍ程度のシリコン酸化膜から成る絶縁膜８を周辺回路領域及びメモリセル領域の半導体基板１上に形成する。これにより、フローティングゲート接続領域では、互いに隣り合う素子分離部分３６間の半導体基板１上に絶縁膜８が形成され、これと同時に、フローティングゲート分離領域では、凹部３７によって露出された半導体基板１の上面上に絶縁膜８が形成される。
【００５３】
次に、図５９に示されるように、メモリセルトランジスタのフローティングゲート電極となる導電膜９を厚さ１５０ｎｍ程度で全面に形成する。これにより、凹部７が導電膜９で充填されるとともに、フローティングゲート分離領域の凹部３７も導電膜９で充填される。
【００５４】
次に、素子分離部分３６をストッパ層とするＣＭＰ法を用いて、導電膜９を上面から研磨して平坦化し、凹部７，３７よりも上方の導電膜９を除去する。これにより、図６０に示されるように、フローティングゲート分離領域では、複数の凹部３７を充填する導電膜９が互いに分離し、複数のメモリセルトランジスタのフローティングゲート電極となる複数の導電膜９が素子分離部分３６に対して自己整合的に形成される。このとき、フローティングゲート接続領域における素子分離部分３６の上面が、フローティングゲート分離領域における素子分離部分３６の上面よりも低い位置に存在することから、フローティングゲート接続領域では、素子分離部分３６の上面上の導電膜９は除去されず、当該導電膜９は、各素子分離部分３６上と絶縁膜８上とに連続して存在することになる。なお、導電膜９の除去にはドライエッチングによるエッチバック法を用いていも良いが、平坦度はＣＭＰ法よりも劣ることになる。
【００５５】
次に、図６１に示されるように、素子分離部分６の突出部分６ａと、フローティングゲート分離領域における素子分離部分３６の突出部分３６ａとをフッ酸等を用いて部分的に除去して、周辺回路領域とフローティングゲート分離領域の導電膜９の側面を露出させる。そして、図６２に示されるように、膜厚２０ｎｍ程度のＯＮＯ膜１０を全面に形成する。
【００５６】
その後、上述の図２７〜５１までを参照して説明した製造方法を用いて、実施の形態１と同様にしてアルミ配線２１，５１までを製造する。これにより、メモリセル領域におけるゲート長方向に沿った断面構造のうちゲート構造５８の上面よりも下方の構造として図６３に示されるような構造を有する本実施の形態２に係る半導体装置が完成する。なお、本実施の形態２に係る半導体装置のゲート幅方向に沿った断面構造は、上述の図４９に示される構造と同様である。
【００５７】
以上のように、本実施の形態２に係る半導体装置の製造方法では、フローティングゲート接続領域における素子分離部分３６の突出部分３６ａを除去しているため、当該素子分離部分３６の上面は、フローティングゲート分離領域における素子分離部分３６の上面よりも低くなる。従って、凹部７，３７よりも上方の導電膜９を除去して、複数の導電膜９を素子分離部分３６に対して自己整合的に形成する際に、フローティングゲート接続領域における素子分離部分３６上とそれらの間の絶縁膜８上に存在する導電膜９は除去されない。その結果、凹部７，３７よりも上方の導電膜９を除去する工程を実行した後では、素子分離部分３６を介して隣り合う絶縁膜８上の導電膜９は、素子分離部分３６上の導電膜９によって互いに接続された状態となる。そのため、本実施の形態２のように、これらの導電膜９をフローティングゲート電極として利用することによって、複数のメモリセルトランジスタ間でフローティングゲート電極が互いに接続されたメモリセルを得ることができる。
【００５８】
更に、ダイオード素子や抵抗素子として利用できる導電膜９が形成される凹部７と一緒に、フローティングゲート接続領域における素子分離部分３６の突出部分３６ａは除去されるため、特別な工程を追加することなく、複数のメモリセルトランジスタ間でフローティングゲート電極が互いに接続されたメモリセルを得ることができる。
【００５９】
また、本実施の形態２に係る製造方法で製造された半導体装置では、図６３に示されるように、フローティングゲート接続領域における半導体基板１の上面内には、互いに離れて設けられた複数の素子分離部分３６が形成されている。そして、フローティングゲート接続領域における互いに隣り合う素子分離部分３６の間の半導体基板１上には絶縁膜８が形成されており、当該絶縁膜８上と、各素子分離部分３６上には分離されていない連続する導電膜９が形成されている。
【００６０】
上述のように、フローティングゲート分離領域における導電膜９を自己整合的に分離する際に、導電膜９はＣＭＰ法でその上面から研磨する場合には（図６０参照）、フローティングゲート分離領域における導電膜９のみならず、フローティングゲート接続領域における導電膜９の上面も平坦となり、両者の上面は同一平面上に位置するようになる。従って、エッチバック法を用いた場合よりも平坦度が向上し、以降の工程での写真製版におけるフォーカスマージンが向上し、また、段差部に残る不要な残渣による不具合を防ぐことができる。なお、実施の形態１と同様に、通常のＣＭＰプロセスによる研磨量のばらつきにより導電膜９の膜厚は２０％程度ばらつく場合があるが、好ましくは１０％以下、さらに好ましくは５％以下に落ち着くように、導電膜９と素子分離部分６，３６との選択比が高くなる研磨条件に調整することが望ましい。
【００６１】
以上の説明からも理解できるように、本実施の形態２に係る半導体装置では、フローティングゲート分離領域における導電膜９と、フローティングゲート接続領域における導電膜９とは同一材料であるため、フローティングゲート分離領域において素子分離部分３６を利用して自己整合的に複数の導電膜９を形成する際に、同時にフローティングゲート接続領域における導電膜９も形成することができる。従って、本実施の形態２のように、フローティングゲート接続領域における導電膜９をフローティングゲート電極として使用することによって、特別な工程を追加することなく、複数のメモリセルトランジスタ間でフローティングゲート電極が互いに接続されたメモリセルを得ることができる。
【００６２】
なお、実施の形態１，２では本発明をフラッシュメモリに適用する場合について説明したが、本発明は他のメモリ等にも適用することができる。
【符号の説明】
【００６３】
１  半導体基板、４，３４  トレンチ、５  シリコン酸化膜、６,３６  素子分離部分、７,３７  凹部、８  絶縁膜、９  導電膜、６ａ，３６ａ  突出部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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