(57)【要約】【課題】温度に対する依存性と、電源電圧に対する依存性を有する参照電位発生回路を備えた不揮発性半導体記憶装置を提供する。【解決手段】メモリセルブロック１２と同一で、セルトランジスタ２１と強誘電体キャパシタ２２が並列接続されたメモリセル２３を複数個直列接続したメモリセルブロック２４を有し、メモリセルブロック２４の一端が第１ダミープレート線ＤＰＬ１に接続され、他端がブロックセレクタ２５を介して参照ビット線／ＢＬに接続された第１ダミーセル２６と、常誘電体キャパシタ２７を有し、常誘電体キャパシタ２７の一端がアレイ電圧に応じた第２ダミープレート電圧ＶＤＣＡを有する第２ダミープレート線ＤＰＬ２に接続され、他端が選択トランジスタ２８を介して参照ビット線／ＢＬに接続された第２ダミーセル２９と、を備えた参照電位発生回路１４を具備する。【選択図】図２
2010140557.tif 000002
【特許請求の範囲】
【請求項１】
セルトランジスタと、前記セルトランジスタのソース・ドレイン間に並列接続された強誘電体キャパシタとを有するメモリセルを複数個直列接続した複数のメモリセルブロックと、前記セルトランジスタのゲートに接続される複数のワード線と、前記メモリセルブロックに接続されるビット線対とを備えたメモリセルアレイと、
前記ビット線対に接続され、前記ビット線対の信号差を増幅する増幅回路と、
前記メモリセルブロックと同一のメモリセルブロックを有し、前記メモリセルブロックの一端が第１ダミープレート線に接続され、他端がブロックセレクタを介して前記ビット線対の内、前記メモリセルのデータが読み出されない参照ビット線に接続された第１ダミーセルと、常誘電体キャパシタを有し、前記常誘電体キャパシタの一端がアレイ電圧に依存した第２ダミープレート電圧を有する第２ダミープレート線に接続され、他端が選択トランジスタを介して前記参照ビット線に接続された第２ダミーセルとを備えた参照電位発生回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１ダミーセルは、参照電位に読み出された後、常に“０”データが書き込まれる事を特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項３】
セルトランジスタと、前記セルトランジスタのソース・ドレイン間に並列接続された強誘電体キャパシタとを有するメモリセルを複数個直列接続した複数のメモリセルブロックと、前記セルトランジスタのゲートに接続される複数のワード線と、前記メモリセルブロックに接続されるビット線対とを備えたメモリセルアレイと、
前記ビット線対に接続され、前記ビット線対の信号差を増幅する複数の増幅回路と、
第１の常誘電体キャパシタを有し、前記第１の常誘電体キャパシタの一端が半導体チップの第１の領域の温度と前記第１の領域と離間した第２の領域の温度の両方に依存した第１ダミープレート電圧を有する第１ダミープレート線に接続され、他端がトランジスタを介して前記ビット線対の内、前記メモリセルのデータが読み出されない参照ビット線に接続された第１ダミーセルと、第２の常誘電体キャパシタを有し、前記第２の常誘電体キャパシタの一端がアレイ電圧に依存した第２ダミープレート電圧を有する第２ダミープレート線に接続され、他端が選択トランジスタを介して前記参照ビット線に接続された第２ダミーセルとを備えた参照電位発生回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第１ダミープレート電圧は、前記メモリセルから読み出した“０”データと“１”データの中点の温度依存性を有する事を特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２ダミープレート電圧は、前記アレイ電圧のｋ倍（０＜ｋ＜１）である事を特徴とする請求項1または請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体メモリ(Ferro Electric Random Access Memory)においてメモリ容量の大容量化の実現に適した１Ｔ１Ｃタイプメモリセル(１Ｔ１Ｃ型)の開発が進められている。  
このタイプは、１ビットデータを１つのトランジスタと１つのキャパシタを用いて記憶するため、データ読み出しはメモリセルの読み出し電位と参照電位との比較により行う必要がある。
【０００３】
メモリセルの読み出し電位はビット線に読み出され、参照電位はこれと対をなす相補的なビット線に読み出され、センスアンプにおいて増幅され比較される。  
この参照電位を発生させるために、データを記憶するための通常のメモリセルとは別に、参照電位を発生させるための選択トランジスタとダミーキャパシタとからなるダミーセルが設けられる。
【０００４】
ダミーキャパシタの両電極間に印加される電圧は、正の温度依存性を有すると同時にアレイ電圧（チップ内部で電源電圧を降圧して得た内部電圧で、センスアンプの動作電圧）ＶＡＡに依存するように設定される必要が指摘されている（たとえば特許文献１参照。）。
【０００５】
特許文献１に開示された温度依存性とアレイ電圧依存性を共に有する基準電圧発生回路は、温度が一定の場合には電源電圧に拘らず一定である第１電流を発生させ、温度が変化する場合にはその変化に従って第１電流の大きさが変化する第１電流発生回路と、電源電圧に依存する第２電流を発生させる第２電流発生回路と、第１電流と第２電流とを加算して生成される第３電流を流すための抵抗素子を有し、この抵抗素子の電圧降下により生じる出力電圧を出力する出力回路と、を具備している。
【０００６】
これにより、アレイ電圧ＶＡＡに対する依存性と、温度Ｔに対する依存性とを独立に制御し、ダミーキャパシタの両電極間に印加される電圧を常に適正な値に維持して、センスマージンの増大を図っている。
【０００７】
然しながら、特許文献１に開示された基準電圧発生回路は、回路が複雑であり、ダミーキャパシタの両電極間に印加される電圧の温度依存性を強誘電体キャパシタの温度依存性に合わせる調整が繁雑であるという問題がある。
【０００８】
また、基準電圧発生回路が配置された場所とダミーキャパシタが配置された場所が離間していると、半導体チップの場所による温度ムラが生じた場合に、ダミーキャパシタの両電極間に印加される電圧が適正値からズレ、センスマージンが低下する問題がある。
【特許文献１】特開２００７−２８０４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、温度に対する依存性と、電源電圧に対する依存性を有する参照電圧発生回路を備えた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様の不揮発性半導体記憶装置は、セルトランジスタと、前記セルトランジスタのソース・ドレイン間に並列接続された強誘電体キャパシタとを有するメモリセルを複数個直列接続した複数のメモリセルブロックと、前記セルトランジスタのゲートに接続される複数のワード線と、前記メモリセルブロックに接続されるビット線対とを備えたメモリセルアレイと、前記ビット線対に接続され、前記ビット線対の信号差を増幅する増幅回路と、前記メモリセルブロックと同一のメモリセルブロックを有し、前記メモリセルブロックの一端が第１ダミープレート線に接続され、他端がブロックセレクタを介して前記ビット線対の内、前記メモリセルのデータが読み出されない参照ビット線に接続された第１ダミーセルと、常誘電体キャパシタを有し、前記常誘電体キャパシタの一端がアレイ電圧に依存した第２ダミープレート電圧を有する第２ダミープレート線に接続され、他端が選択トランジスタを介して前記参照ビット線に接続された第２ダミーセルとを備えた参照電位発生回路と、を具備することを特徴している。
【００１１】
本発明の別態様の不揮発性半導体記憶装置は、セルトランジスタと、前記セルトランジスタのソース・ドレイン間に並列接続された強誘電体キャパシタとを有するメモリセルを複数個直列接続した複数のメモリセルブロックと、前記セルトランジスタのゲートに接続される複数のワード線と、前記メモリセルブロックに接続されるビット線対とを備えたメモリセルアレイと、前記ビット線対に接続され、前記ビット線対の信号差を増幅する複数の増幅回路と、第１の常誘電体キャパシタを有し、前記第１の常誘電体キャパシタの一端が半導体チップの第１の領域の温度と前記第１の領域と離間した第２の領域の温度の両方に依存した第１ダミープレート電圧を有する第１ダミープレート線に接続され、他端がトランジスタを介して前記ビット線対の内、前記メモリセルのデータが読み出されない参照ビット線に接続された第１ダミーセルと、第２の常誘電体キャパシタを有し、前記第２の常誘電体キャパシタの一端がアレイ電圧に依存した第２ダミープレート電圧を有する第２ダミープレート線に接続され、他端が選択トランジスタを介して前記参照ビット線に接続された第２ダミーセルとを備えた参照電位発生回路と、を具備することを特徴としている。
【発明の効果】
【００１２】
本発明によれば、電源電圧に対する依存性と、温度に対する依存性を有する参照電圧発生回路を備えた不揮発性半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本発明の実施例１に係る不揮発性半導体記憶装置について、図１および図２を用いて説明する。図１は本実施例の不揮発性半導体記憶装置を示す回路図、図２は不揮発性半導体記憶装置の参照電位発生回路を示す回路図である。
【００１５】
始めに、不揮発性半導体記憶装置１０の構成およびその動作例について説明する。  
図１に示すように、１個のメモリセル１１は、セルトランジスタと強誘電体キャパシタの並列接続で構成される。１つのメモリセルブロック１２は、この並列接続のメモリセル１１を複数（ここでは８個）直列接続して構成され、一端はブロックセレクタ１３のブロック選択トランジスタを介してビット線ＢＬに接続され、他端はプレート線ＰＬ０に接続されている。
【００１６】
ブロック選択トランジスタ、ブロック選択信号ＢＳ０、ＢＳ１をビット線ＢＬと参照ビット線／ＢＬ用に２種類設けて、ブロック選択信号ＢＳ０、ＢＳ１の一方を“Ｈ”レベルにすると、２つのメモリセルブロックの一方のデータしか、ビット線ＢＬに読み出されず、ビット線対の他方をリファレンスビット線として、１個のセルトランジスタと１個の強誘電体ャパシタで１ビットのデータを記憶する１Ｔ／１Ｃセルが構成されている。  
さらに、２種類のプレート線ＰＬ０、ＰＬ１を用意して、選択したビット線側のプレート線のみを駆動することにより、リファレンス側の非選択のセルに電圧が印加されるのを阻止している。
【００１７】
スタンバイ時には、全てのサブワード線ＷＬ０〜ＷＬ７を“Ｈ”レベルにして、メモリセルトランジスタをオンにしておき、ブロック選択信号ＢＳ０、ＢＳ１を“Ｌ”レベルにして、ブロック選択トランジスタをオフにしておく。  
これにより、強誘電体キャパシタの両端は、オンしているセルトランジスタにより電気的にショートされるため、両端の電位差は発生せず、記憶分極は安定に保持される。
【００１８】
アクティブ時は、Ｖｓｓにプリチャージしておいたビット線対をフローティングにする。次に読出したい強誘電体キャパシタに並列に接続されたセルトランジスタのみオフにして、ブロック選択トランジスタをオンにする。
【００１９】
例えば、メモリセル１１の強誘電体キャパシタを選択する場合、ＷＬ２を“Ｌ”レベルにする。その後、プレート線ＰＬ０をハイ、ブロック選択信号ＢＳ０を“Ｈ”レベルにすることにより、プレート線ＰＬ０とビット線ＢＬ間の電位差が、オフしたセルトランジスタに並列接続した強誘電体キャパシタの両端にのみ印可され、Ｖｓｓにフローティングにしてあったビット線ＢＬに、強誘電体キャパシタの分極情報が読み出される。
【００２０】
“１”データ時、強誘電体キャパシタが分極反転し、ビット線ＢＬは高い電位となる。また、“０”データ時、分極反転は起こらないが、強誘電体キャパシタの常誘電体成分と、ビット線容量の容量比分だけ、ビット線ＢＬの電位が上昇する。
【００２１】
この様に、“１”、“０”データ共にビット線ＢＬの電位はＶｓｓから上昇するが、その電位に差があるため、参照電位発生回路１４を用いて、参照ビット線／ＢＬ側をこれら電位の中間電位に設定し、センスアンプ１５でビット線ＢＬと参照ビット線／ＢＬの差を増幅することにより、セルデータが“１”、“０”であるかを判断する。
【００２２】
参照電位発生回路１４は、後述するように、参照電位を発生させるためのキャパシタを有するダミーセルを備え、参照電位発生回路１４の一方が参照ビット線／ＢＬに接続され、他方がダミーワード線およびダミープレート線に接続されている。
【００２３】
センスアンプ１５は、２つのＰ−ＭＯＳトランジスタからなるＰ型センスアンプと、２つのＮ−ＭＯＳトランジスタからなるＮ型センスアンプとから構成され、制御信号／ＳＡＰおよび制御信号ＳＡＮでＯＮ／ＯＦＦ制御される。
【００２４】
次に、ダミーキャパシタの両電極間に印加される電圧（以後、参照電圧ＶＤＣという）が正の温度依存性を有すると同時にアレイ電圧ＶＡＡに依存するように設定される必要がある理由について説明する。  
図３は強誘電体キャパシタの分極特性の温度依存性を示す図で、図３（ａ）は低温での分極特性を示す図、図３（ｂ）は高温での分極特性を示す図、図４は参照電圧ＶＤＣの温度依存性を示す図、図５は参照電圧ＶＤＣのアレイ電圧ＶＡＡ依存性を示す図である。
【００２５】
図３に示すように、強誘電体キャパシタは分極していない初期状態から電圧ＶＰＬ−ＶＢＬ（プレート線電圧ＶＰＬとビット線電圧ＶＢＬとの差）が印加されると、分極を生じる。周知のように、分極は印加電圧に応じてヒステリシスを示すが、温度が高くなると残留分極がＰａからＰｂに、抗電圧がＶａからＶｂに減少する。
【００２６】
データが“１”である場合、即ち強誘電体の分極が反転した状態では、強誘電体キャパシタの容量値が大きいので、強誘電体キャパシタの電極間の電位差は小さい。そのため、接続部の電位高く、“１”読み出し電位が高くなる。  
データが“０”である場合、即ち強誘電体の分極が非反転した状態では、強誘電体キャパシタの容量値が小さいので、強誘電体キャパシタの電極間の電位差は大きい。そのため、接続部の電位低く、“０”読み出し電位が低くなる。
【００２７】
図４に示すように、“０”読み出し電位は温度の上昇に応じて増加する。“１”読み出し電位は、始めは温度の上昇に応じて増加し、途中から減少する特性を示す。  
“０”読み出し電位が温度の上昇に応じて増加すること、および“１”読み出し電位が温度の上昇に応じて途中から減少するのは、温度の上昇に伴い強誘電体キャパシタの残留分極量が減少することに起因している。  
“１”読み出し電位が始めは温度の上昇に応じて増加するのは、温度の上昇に伴い強誘電体キャパシタの抗電圧が減少することに起因している。
【００２８】
従って、センスアンプ１５を用いてビット線対間の電位差を増幅するに当たって、ビット線対の一方に与える参照電位を発生させるための参照電圧ＶＤＣに温度依存性を持たせる。  
例えば、参照電圧ＶＤＣは低温においては低い値とし、高温においては高い値とする。ここでは、ある特定の温度範囲において、センスアンプ参照電位と、“Ｌ”／“Ｈ”レベルの信号量分布とのマージンを最大に確保するために、センスアンプ参照電位の温度依存性として、センスアンプ参照電位が、最も低温である温度Ｔ１における“０”読み出し電位Ｖ１と、“１”読み出し電位Ｖ３との中間値（Ｖ１＋Ｖ３）／２と、最も高温である温度Ｔ２における“０”読み出し電位Ｖ２と“１”読み出し電位Ｖ４の中間値（Ｖ２＋Ｖ４）／２とを結ぶ直線上を変化するように設定する。
【００２９】
更に、図５に示すように、“０”読み出し電位および“１”読み出し電位はアレイ電圧ＶＡＡに応じて増減するので、アレイ電圧ＶＡＡの変動による影響を抑制するために参照電圧ＶＤＣにアレイ電圧依存性を持たせる。  
例えば、温度依存性と同様に、参照電圧ＶＤＣは、低電圧においては低い値とし、高電圧においては高い値とする。ある特定の電圧範囲において、最も低電圧である“０”読み出し電位および“１”読み出し電位の平均値と、最も高電圧である“０”読み出し電位および“１”読み出し電位の平均値とを結ぶ直線上を変化するように設定する。
【００３０】
このように、センスアンプ１５のセンスマージンを安定して確保するためには、参照電圧ＶＤＣを温度に依存して増減するとともに、アレイ電圧に応じて増減するように設定することが必要である。
【００３１】
次に、参照電位発生回路１４について説明する。  
図２に示すように、参照電位発生回路１４は、メモリセルブロック１２と同一で、セルトランジスタと２１、セルトランジスタ２１のソース・ドレイン間に並列接続された強誘電体キャパシタ２２とを有するメモリセル２３を複数個直列接続したメモリセルブロック２４を有し、メモリセルブロック２４の一端が第１ダミープレート電圧ＶＤＣＴを有する第１ダミープレート線ＤＰＬ１に接続され、他端がブロックセレクタ２５を介して参照ビット線／ＢＬに接続された第１ダミーセル２６を具備している。
【００３２】
更に、参照電位発生回路１４は、常誘電体キャパシタ２７を有し、常誘電体キャパシタ２７の一端がアレイ電圧ＶＡＡに応じた第２ダミープレート電圧ＶＤＣＡを有する第２ダミープレート線ＤＰＬ２に接続され、他端が選択トランジスタ２８を介して参照ビット線／ＢＬに接続された第２ダミーセル２９を具備している。
【００３３】
第１ダミーセル２６のメモリセル２３には、読み出し前に常に“０”データを書き込んでおく。具体的には、第１ダミープレート電圧ＶＤＣＴをアレイ電圧ＶＡＡとしたまま、ΦｔＤＣ信号を“Ｌ”レベルにしてトランジスタをオフにし、イコライズ信号ＥＱＬＤＣを“Ｈ”レベルにしてトランジスタをオンにすることにより、強誘電体キャパシタ２２に“０”データをプリチャージする。
【００３４】
第１ダミープレート電圧ＶＤＣＴは、第１ダミーセル２６自体がメモリセルブロック１２と同じ温度依存性を有しているので、温度依存性が不要であり、アレイ電圧ＶＡＡと等しくするのが適当である。  
第２ダミープレート電圧ＶＤＣＡは、アレイ電圧ＶＡＡのｋ倍（０＜ｋ＜１）のアレイ電圧ＶＡＡ依存性を持たせる。ｋは参照電位の温度依存性とアレイ電圧ＶＡＡ依存性のバランスを種々検討した結果、０．９程度が適当である。
【００３５】
図６は第２ダミープレート電圧ＶＤＣＡを発生させるＶＤＣＡ発生回路を示す図である。図６に示すように、ＶＤＣＡ発生回路４０は、アレイ電圧ＶＡＡを抵抗Ｒ１、Ｒ２で分割して参照電圧を作り、オペアンプＯＰ１とＰ−ＭＯＳトランジスタＰＴ１による負帰還回路を通して第２ダミープレート電圧ＶＤＣＡを発生させる。
【００３６】
ノードＮ１の電圧Ｖ１とノードＮ２の電圧Ｖ２が等しくなるように制御されるので、アレイ電圧ＶＡＡを抵抗Ｒ１、Ｒ２で分圧した第２ダミープレート電圧ＶＤＣＡが安定して得られる。抵抗Ｒ１、Ｒ２の分圧比を変えることにより、第２ダミープレート電圧ＶＤＣＡを容易に変更することができる。
【００３７】
本実施例では、参照ビット線／ＢＬに対して、温度に依存する参照電荷と、アレイ電圧ＶＡＡの例えば０．９倍の参照電荷の和を供給することができる。  
第１ダミーセル２６のメモリセル２３は情報記憶用のメモリセル１１と全く同一の構成なので、“０”データを読み込んだときに全く同一の電位が得られる。これにより、参照電圧ＶＤＣにメモリセル１１と同じ温度依存性を与えることが可能である。  
第２ダミーセル２９の常誘電体キャパシタ２７は、アレイ電圧ＶＡＡに比例した第２ダミープレート電圧ＶＤＣＡでプリチャージされているので、第２ダミーセル２９のデータを読み込めば、参照電圧ＶＤＣにアレイ電圧ＶＡＡ依存性を与えることが可能である。
【００３８】
次に、参照電位発生回路１４の動作を具体的に説明する。  
第１ダミーセル２６においては、スタンバイ時には、全ての第１ワード線ＤＷＬ０〜ＤＷＬ７を“Ｈ”レベルにして、セルトランジスタ２１をオンにしておき、ブロックセレクタ２５をオフにしておく。  
これにより、強誘電体キャパシタ２２の両端は、オンしているセルトランジスタ２１により電気的にショートされるため、両端の電位差は発生せず、“０”データは安定に保持される。
【００３９】
アクティブ時は、Ｖｓｓにプリチャージしておいたビット線対ＢＬ、／ＢＬをフローティングにする。次に読出したい強誘電体キャパシタ２２に並列に接続されたセルトランジスタ２１のみオフにして、ブロックセレクタ２５をオンにする。
【００４０】
例えば、メモリセル２３の強誘電体キャパシタ２２を選択する場合、ＤＷＬＴ７を“Ｌ”レベルにする。その後、第１ダミープレート線ＤＰＬ１を“Ｈ”レベル、ブロック選択信号（図示せず）を“Ｈ”レベルにすることにより、第１ダミープレート線ＤＰＬ１と参照ビット線／ＢＬ間の電位差が、オフしたセルトランジスタ２１に並列接続した強誘電体キャパシタ２３の両端にのみ印可され、Ｖｓｓにフローティングにしてあった参照ビット線／ＢＬに、強誘電体キャパシタ２２の分極情報が読み出される。
【００４１】
第２ダミーセル２９においては、スタンバイ時、第２ダミーワード線ＤＷＬＡを“Ｌ”レベルにして選択トランジスタ２８をオフにし、常誘電体キャパシタ２７（容量Ｃ２）を第２ダミープレート電圧ＶＤＣＡの電位にプリチャージしておく。即ち、常誘電体キャパシタ２８にＣ２×ＶＤＣＡの電荷を保持させる。
【００４２】
アクティブ時は、第２ダミーワード線ＤＷＬＡを“Ｈ”レベルにして選択トランジスタ２８をオンにし、常誘電体キャパシタ２７を参照ビット線／ＢＬに接続し、常誘電体キャパシタ２７に蓄えておいた電荷を参照ビット線／ＢＬ側に放出する。
【００４３】
これにより、強誘電体ルキャパシタ２２からの電荷と常誘電体キャパシタ２７からの電荷との和を、参照ビット線／ＢＬと、強誘電体キャパシタ２２と、常誘電体キャパシタ２７とで分配する動作となる。  
具体的には、参照ビット線／ＢＬの電位は、強誘電体ルキャパシタ２２と常誘電体キャパシタ２７との総電荷を負荷容量（参照ビット線容量、強誘電体ルキャパシタ２２と常誘電体キャパシタ２７の容量）で割った値となり、“１”、“０”データの中間電位にまで上げることが出来る。
【００４４】
以上説明したように、本実施例の不揮発性半導体記憶装置１０の参照電位発生回路１４は、メモリセルブロック１２と同一のメモリセルブロック２４を有し、メモリセルブロック２４の一端が第１ダミープレート電圧ＶＤＣＴを有する第１ダミープレート線ＤＰＬ１に接続され、他端がブロックセレクタ２５を介して参照ビット線／ＢＬに接続された第１ダミーセル２６と、常誘電体キャパシタ２７を有し、常誘電体キャパシタ２７の一端がアレイ電圧ＶＡＡに応じた第２ダミープレート電圧ＶＤＣＡを有する第２ダミープレート線ＤＰＬ２に接続され、他端が選択トランジス２８を介して参照ビット線／ＢＬに接続された第２ダミーセル２９と、を具備している。
【００４５】
その結果、参照ビット線／ＢＬに対して、第１ダミーセル２６から温度に依存する参照電荷と、第２ダミーセル２９からアレイ電圧ＶＡＡに比例した参照電荷の和を供給することができる。  
従って、電源電圧に対する依存性と、温度に対する依存性を有する参照電位発生回路を備えた不揮発性半導体記憶装置が得られる。
【実施例２】
【００４６】
本発明の実施例２に係る不揮発性半導体記憶装置について、図７および図８を用いて説明する。図７は本実施例の不揮発性半導体記憶装置の参照電位発生回路を示す回路図、図８は不揮発性半導体記憶装置が形成された半導体チップを示す図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００４７】
本実施例が実施例１と異なる点は、温度に依存する参照電荷を常誘電体キャパシタにより発生させるとともに、半導体チップ内に温度分布が発生した場合に、場所ごとに自動的に参照電圧ＶＤＣが調整されるようにしたことにある。
【００４８】
即ち、図７に示すように本実施例の不揮発性半導体記憶装置の参照電位発生回路５０は、常誘電体キャパシタ（第１の常誘電体キャパシタ）５１を有し、常誘電体キャパシタ５１の一端が半導体チップの第１の領域の温度と第１の領域と離間した第２の領域の温度の両方に依存した第１ダミープレート電圧ＶＤＣ１を有する第１ダミープレート線ＤＰＬ１に接続され、他端が選択トランジスタ５２を介してビット線対の内、メモリセルのデータが読み出されない参照ビット線／ＢＬに接続された第１ダミーセル５３と、上述した第２ダミーセル２９と、を具備している。
【００４９】
図８に示すように、不揮発性半導体記憶装置６０が形成されている半導体チップ６１は、セルトランジスタと、セルトランジスタのソース・ドレイン間に並列接続された強誘電体キャパシタとを有するメモリセル１１を複数個直列接続した複数のメモリセルブロック１２と、セルトランジスタのゲートに接続される複数のワード線ＷＬ１〜ＷＬ７と、メモリセルブロック１２に接続されるビット線対ＢＬ、／ＢＬとを備えたメモリセルアレイ６２が、半導体チップ６０の４箇所に配置されている。
【００５０】
半導体チップ６１の第１の領域６１ａ、例えば中央部に、中央部６１ａの温度に依存する第１電圧を発生させる第１電圧発生回路６３が配置され、半導体チップ６１の第２の領域６１ｂ、例えば周辺部にメモリセルアレイ６２に隣接して、第１電圧に周辺部６１ｂの温度依存性を持たせた第２電圧を発生させる第２電圧発生回路６４と、第２電圧に応じた第１ダミープレート電圧ＶＤＣ１を発生させる第３電圧発生回路６５とが配置されている。  
周辺部６１ｂは半導体チップ６１の四隅および各辺を含んでおり、ここでは四隅および対向する２辺の中間部に、それぞれ第２電圧発生回路６４および第３電圧発生回路６５が配置されている。
【００５１】
第１電圧発生回路６３は、温度が一定の場合にはアレイ電圧ＶＡＡに拘らず一定の電流を発生させ、一方温度が変化する場合にはその変化に従って電流の大きさが変化するＢＧＲ発生回路である。  
半導体チップ６１の中央部６１ａにおいて、温度に依存するＢＧＲ発生回路６３から、温度に依存するＢＧＲ電位が発生し、ＶＧＴＥＭＰ電圧（第１電圧）が半導体チップ６１の周辺部６１ｂに配置された第２電圧発生回路６４に供給される。
【００５２】
第２電圧発生回路６４は、半導体チップ６１の周辺部６１ｂの温度が中央部６１ａの温度より高くなると、ＶＧＴＥＭＰ電位を受けるＰ―ＭＯＳトランジスタのしきい値が低くなり、Ｐ―ＭＯＳトランジスタの電流が大きくなることを利用して、ＶＧＴＥＭＰ電圧（第１電圧）に周辺部６１ｂの温度依存性を持たせたＶＲＥＦＤＣ電圧（第２電圧）を出力するＶＲＥＦＤＣ発生回路である。
【００５３】
第３電圧発生回路６５は、ＶＲＥＦＤＣ電圧（第２電圧）を受けて、バッファとして第１ダミープレート電圧ＶＤＣ１に調整されたＶＤＣ電圧を安定して低インピーダンスで出力するＶＤＣ発生回路である。
【００５４】
本実施例により、半導体チップ６１の各所において温度分布が発生しても、少ないエリアペナルティーでそれを補正するように温度に依存したＶＲＥＦＤＣ電圧が得られるので、センスマージンの減少を防ぐ事が可能である。
【００５５】
次に、ＢＧＲ発生回路６３、ＶＲＥＦＤＣ発生回路６４、およびＶＤＣ発生回路６５の具体例について、図９乃至図１１を用いて説明する。  
図９はＢＧＲ発生回路６３を示す回路図、図１０はＶＲＥＦＤＣ発生回路６４を示す回路図、図１１はＶＤＣ発生回路６５を示す回路図である。
【００５６】
図９に示すように、ＢＧＲ発生回路６３は、オペアンプＯＰ２を備えている。また、高位側電源電圧ＶＣＣが入力される入力端子１１Ａと接地電位ＶＳＳとの間に、Ｐ−ＭＯＳトランジスタＰＴ２、ダイオードＤ１、およびダイオードＤ１と並列接続された抵抗Ｒ４からなる第１電流経路Ｐ１が形成されている。
【００５７】
また、この第１電流経路Ｐ１と並列に、Ｐ−ＭＯＳトランジスタＰＴ３および抵抗Ｒ５を直列接続すると共に、この抵抗Ｒ５と並列接続される形で、抵抗Ｒ６および並列接続されたＮ個のダイオードＤ２を直列接続することにより、第２電流経路Ｐ２が形成されている。
【００５８】
同様に、第１電流経路Ｐ１および第２電流経路Ｐ２と並列に、Ｐ−ＭＯＳトランジスタＰＴ４からなる第３電流経路Ｐ３が形成されている。抵抗Ｒ７は出力電圧ＶＲＥＦＤＣ１の絶対値の調整のため、可変抵抗とされている。
【００５９】
Ｐ−ＭＯＳトランジスタＰＴ２、ＰＴ３およびＰＴ４は同一のサイズのトランジスタであり、それらのゲートはいずれもオペアンプＯＰ２の出力端子に共通接続されてカレントミラー回路が形成され、これにより、第１乃至第３の電流経路Ｐ１〜Ｐ３には、Ｐ−ＭＯＳトランジスタＰＴ２とダイオードＤ１との間のノードＮ３の電圧Ｖ−と、Ｐ−ＭＯＳトランジスタＲＴ３と抵抗Ｒ５との間のノードＮ４の電圧Ｖ＋が等しくするような同一の大きさの電流Ｉ１、Ｉ２、Ｉ３（Ｉ１＝Ｉ２＝Ｉ３）が流れる。  
また、ノードＮ３の電圧Ｖ−がオペアンプＯＰ２の反転入力端子に入力され、ノードＮ２の電圧Ｖ＋がオペアンプＯＰ２の非反転入力端子に入力されている。
【００６０】
ここで、ダイオードＤ１に流れる電流をＩ１ａ、抵抗Ｒ４に流れる電流をＩ１ｂとし（Ｉ１＝Ｉ１ａ＋Ｉ１ｂ）、抵抗Ｒ６に流れる電流をＩ２ａ、抵抗Ｒ５に流れる電流をＩ２ｂとし（Ｉ２＝Ｉ２ａ＋Ｉ２ｂ）、Ｒ４＝Ｒ５と設定した場合、
Ｉ１ａ＝Ｉ２ａ、Ｉ１ｂ＝Ｉ２ｂ
Ｖ−＝Ｖｆ１、Ｖ＋＝Ｖｆ２＋ｄＶｆ、ｄＶｆ＝Ｖｆ１−Ｖｆ２
となる。ただし、Ｖｆ１とＶｆ２はダイオードＤ１、Ｄ２の順方向電圧である。
【００６１】
また、抵抗Ｒ６の両端間の電圧はｄＶｆであり、Ｉ２ａ、Ｉ２ｂは下記のようになる。Ｉ２ａ＝ｄＶｆ／Ｒ６、Ｉ２ｂ＝Ｖｆ１／Ｒ５
従って、出力電流Ｉ２、Ｉ３は、下記のようになる。  
Ｉ２＝Ｉ３＝Ｉ２ａ＋Ｉ２ｂ＝Ｖｆ１／Ｒ２＋ｄＶｆ／Ｒ３
このＩ３が抵抗Ｒ７に流れるので、出力電圧ＶＲＥＦＤＣ１は、次式であらわされる。ＶＲＥＦＤＣ１＝Ｒ７×（Ｖｆ１／Ｒ５＋ｄＶｆ／Ｒ６）
＝Ｒ４×（Ｖｆ１／Ｒ５＋ＶＴ／Ｒ６×ｌｏｇＮ）
この電流Ｉ３、ひいては出力電圧ＶＲＥＦＤＣ１は、温度Ｔが一定の場合には電源電圧（アレイ電圧ＶＡＡ）に拘らず一定である。  
温度Ｔが変化する場合にも、Ｖｆ１の温度特性は−２［ｍＶ／℃］、ＶＴの温度特性は＋０．０８６［ｍＶ／℃］であるので、抵抗値Ｒ５、Ｒ６を適当に選択することにより、温度Ｔにかかわらず（また、電源電圧（アレイ電圧ＶＡＡ）の大きさに関係なく電流Ｉ３及び出力電圧ＶＲＥＦＤＣ１を一定にすることもでき、また、正、負いずれの温度依存性を与えることもできる。
【００６２】
出力電圧ＶＲＥＦＤＣ１を第１ダミープレート電圧ＶＤＣ１用として発生させる場合、ＶＲＥＦＤＣ１が正の温度特性、すなわち温度が上がるほど電圧ＶＲＥＦＤＣ１が大きくなる特性を有するよう、抵抗値Ｒ５、Ｒ６を選べば良い。
【００６３】
このように、ＶＲＥＦＤＣ発生回路６３は、その内部の抵抗を適当に調整することにより、温度Ｔが一定の場合には電源電圧（アレイ電圧ＶＡＡ）に拘らず一定である出力電流（Ｉ３）を発生させる一方、温度Ｔが変化する場合にはその変化に従って出力電流（Ｉ３）の大きさを変化させることができる。
【００６４】
図１０に示すように、ＶＲＥＦＤＣ発生回路６４は、Ｐ-ＭＯＳトランジスタＰＴ６と抵抗Ｒ８の直列回路を有し、ソースが高電圧側電源Ｖｃｃに接続され、ゲートにＢＧＲ発生回路６３のＶＧＴＥＭＰ電圧（第１電圧）が供給されている。
【００６５】
半導体チップ６１のＰ-ＭＯＳトランジスタＰＴ６が形成されている周辺部６１ｂの温度が、ＢＧＲ発生回路６３が形成されている中央部６１ａの温度より高くなると、Ｐ-ＭＯＳトランジスタＰＴ６のしきい値が低くなるので、抵抗Ｒ８を流れる電流が増加し、ＶＲＥＦＤＣ電圧が増加する。抵抗Ｒ８はＶＲＥＦＤＣ電圧のレベルを調整できるように可変抵抗とされている。  
このように、中央部６１ａの温度依存性を有するＶＧＴＥＭＰ電圧（第１電圧）に周辺部６１ｂの温度依存性を持たせたＶＲＥＦＤＣ電圧（第２電圧）を得ることができる。
【００６６】
図１１に示すように、ＶＤＣ発生回路６５は、差動増幅回路ＯＰ４、Ｎ−ＭＯＳトランジスタＮＴ１a、Ｎ−ＭＯＳトランジスタＮＴ２a、Ｎ−ＭＯＳトランジスタＮＴＴ１、Ｎ−ＭＯＳトランジスタＮＴＴ２、Ｎ−ＭＯＳトランジスタＮＴ１１乃至ＮＴ１３、Ｐ−ＭＯＳトランジスタＰＴＴ１、Ｐ−ＭＯＳトランジスタＰＴＴ２、Ｐ−ＭＯＳトランジスタＰＴ１１乃至ＰＴ１３、抵抗Ｒａ１乃至Ｒａ４、および抵抗Ｒｓ１乃至Ｒｓ４を有している。
【００６７】
ＶＤＣ発生回路６５は、外部電源電圧としての高電位側電源ＶＤＤ電圧をＰ−ＭＯＳトランジスタＰＰＴ２のソース及びＮ−ＭＯＳトランジスタＮＴＴ２のドレインに入力し、例えばワード線昇圧用電源電圧としての高電位側電源ＶＰＰ電圧をＰ−ＭＯＳトランジスタＰＰＴ１のソースに入力し、降圧された内部電源電圧としての出力電圧ＶＤＣを、第１ダミープレート電圧ＣＤＶ２として第１ダミープレート線ＤＰＬ１に出力する。
【００６８】
差動増幅回路ＯＰ４は、入力側の（＋）ポートに帰還電圧ＭＯＮＤＣを入力し、入力側の（−）ポートに基準電圧ＶＲＥＦＤＣを入力し、差動増幅された信号を制御信号ＰＧＭＯＮとして出力する。
【００６９】
ここで、帰還電圧ＭＯＮＤＣが基準電圧ＶＲＥＦＤＣよりも低い場合、制御信号ＰＧＭＯＮは“Ｌ”レベルとなり、帰還電圧ＭＯＮＤＣが基準電圧ＶＲＥＦＤＣよりも高い場合、制御信号ＰＧＭＯＮは“Ｈ”レベルとなる。
【００７０】
Ｐ−ＭＯＳトランジスタＰＴＴ１は、ソースに高電位側電源ＶＰＰ電圧が入力され、ゲートに差動増幅回路ＯＰ４から出力される制御信号ＰＧＭＯＮが入力される。Ｐ−ＭＯＳトランジスタＰＴＴ１は、高電位側電源ＶＰＰが“Ｌ”レベルのときに“ＯＮ”してドレイン側から出力電圧（ゲート電圧）ＮＧＤＣを出力する。Ｐ−ＭＯＳトランジスタＰＴＴ２は、ソースに高電位側電源ＶＤＤ電圧が入力され、ゲートに制御信号ＶＰＧが入力される。
【００７１】
Ｎ−ＭＯＳトランジスタＮＴ１ａは、ドレインに出力電圧（ゲート電圧）ＮＧＤＣが入力され、ゲートがドレインに接続される。Ｎ−ＭＯＳトランジスタＮＴ１ａは、ダイオード接続されたミラートランジスタとして機能する。  
Ｎ−ＭＯＳトランジスタＮＴ２ａは、ドレインに出力電圧（ゲート電圧）ＮＧＤＣが入力され、ゲートがドレインに接続される。Ｎ−ＭＯＳトランジスタＮＴ２ａは、ダイオード接続されたミラートランジスタとして機能する。
【００７２】
Ｎ−ＭＯＳトランジスタＮＴＴ１は、ドレインがＰ−ＭＯＳトランジスタＰＰＴ２のドレインに接続され、ゲートに出力電圧（ゲート電圧）ＮＧＤＣが入力され、制御信号ＶＰＧがアクティブのときに降圧された内部電源電圧としての出力電圧ＶＤＣを出力するソースフォロア型の出力トランジスタである。
【００７３】
Ｎ−ＭＯＳトランジスタＮＴＴ２は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに出力電圧（ゲート電圧）ＮＧＤＣが入力され、スタンバイのとき及びアクティブのときに降圧された内部電源電圧としての出力電圧ＶＤＣを出力するソースフォロア型の出力トランジスタである。
【００７４】
ここで、Ｎ−ＭＯＳトランジスタＮＴ２ａ側は常に低電位側電源ＶＳＳ側に電流が流れ、Ｎ−ＭＯＳトランジスタＮＴ１ａ側は、アクティブ時（制御信号ＡＣＴが“Ｈ”レベル（制御信号／ＡＣＴが“Ｌ”レベル）のとき）に低電位側電源ＶＳＳに電流が流れる。ノードＮ６およびＮ８から抵抗分割された電圧である帰還電圧ＭＯＮＤＣが差動増幅回路ＯＰ４の入力側の（＋）ポートに入力される。
【００７５】
ＶＤＣ発生回路６５は、電源電圧を降圧するソースフォロア型の出力段トランジスタ（Ｎ−ＭＯＳトランジスタＮＴＴ１及びＮＴＴ２）のソース電圧は、ダイオード接続されるミラートランジスタ（Ｎ−ＭＯＳトランジスタＮＴ１ａ及びＮＴ２ａ）のソース電圧が一致するという前提で、ミラートランジスタ（Ｎ−ＭＯＳトランジスタＮＴ１ａ及びＮＴ２ａ）のゲート及びソース電圧を制御することにより、降圧された内部電源電圧としての電圧ＶＤＣを出力している。
【００７６】
以上説明したように、本実施例の不揮発性半導体記憶装置６０の参照電位発生回路５０は、常誘電体キャパシタ５１を有し、常誘電体キャパシタ５１の一端が半導体チップの第１の領域の温度と第１の領域と離間した第２の領域の温度の両方に依存した第１ダミープレート電圧ＶＤＣ１を有する第１ダミープレート線ＤＰＬ１に接続され、他端がトランジスタ５２を介してビット線対の内、メモリセルのデータが読み出されない参照ビット線／ＢＬに接続された第１ダミーセル５３を具備している。
【００７７】
更に、不揮発性半導体記憶装置６０が形成されている半導体チップ６１は、半導体チップ６０の４箇所にメモリセルアレイ６２が配置され、半導体チップ６１の中央部６１ａに、中央部６１ａの温度に依存するＶＧＴＥＭＰ電圧を発生させるＢＧＲ発生回路６３が配置され、半導体チップ６１の周辺部６１ｂに、ＶＧＴＥＭＰ電圧に周辺部６１ｂの温度依存性を持たせたＶＲＥＦＤＣ電圧を発生させるＶＲＥＦＤＣ発生回路６４と、ＶＲＥＦＤＣ電圧に応じた第１ダミープレート電圧ＶＤＣ１を発生させるＶＤＣ発生回路６５とが配置されている。
【００７８】
その結果、温度に依存する参照電荷を常誘電体キャパシタ５１により発生させることができるとともに、半導体チップ６１内に温度分布が発生した場合に、場所ごとに自動的に参照電圧ＶＤＣが調整される利点がある。
【００７９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  請求項３において、前記第１領域が前記半導体チップの中央部に位置し、前記第２領域が前記半導体チップの周辺部に位置している不揮発性半導体記憶装置。
【００８０】
（付記２）  請求項３において、前記第１の領域に前記第１の領域の温度に依存する第１電圧を発生させる第１電圧発生回路が配置され、前記第２の領域に前記第１電圧に前記第２領域の温度依存性を持たせた第２電圧を発生させる第２電圧発生回路および前記第２電圧に応じた第１ダミープレート電圧を発生させる第３電圧発生回路が配置されている不揮発性半導体記憶装置。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置の構成を示す回路図。
【図２】本発明の実施例１に係る不揮発性半導体記憶装置の参照電位発生回路を示す回路図。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置の強誘電体キャパシタの分極特性を示す図で、図３（ａ）は高温での分極特性を示す図、図３（ｂ）は低温での分極特性を示す図。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置の参照電圧ＶＤＣの温度依存性を示す図。
【図５】本発明の実施例１に係る不揮発性半導体記憶装置の参照電圧ＶＤＣのアレイ電圧依存性を示す図。
【図６】本発明の実施例１に係る不揮発性半導体記憶装置のＶＤＣＡ発生回路を示す回路図。
【図７】本発明の実施例２に係る不揮発性半導体記憶装置の参照電位発生回路を示す回路図。
【図８】本発明の実施例２に係る不揮発性半導体記憶装置が形成された半導体チップを示す図。
【図９】本発明の実施例２に係る不揮発性半導体記憶装置のＢＧＲ発生回路を示す回路図。
【図１０】本発明の実施例２に係る不揮発性半導体記憶装置のＶＲＥＦＤＣ発生回路を示す回路図。
【図１１】本発明の実施例２に係る不揮発性半導体記憶装置のＶＤＣ発生回路を示す回路図。
【符号の説明】
【００８２】
１０、６０  不揮発性半導体記憶装置
１１、２３  メモリセル
１２、２４  メモリセルブロック
１３、２５  ブロックセレクタ
１４、５０  参照電位発生回路
１５  センスアンプ
２１  セルトランジスタ
２２  強誘電体キャパシタ
２６、５３  第１ダミーセル
２７、５１  常誘電体キャパシタ
２８、５２  選択トランジスタ
２９  第２ダミーセル
４０  ＶＤＣＡ発生回路
６１  半導体チップ
６２  メモリセルアレイ
６３  ＢＧＲ回路
６４  ＶＲＥＦＤＣ発生回路
６５  ＶＤＣ発生回路
ＢＬ  ビット線
／ＢＬ  参照ビット線
ＢＳ０、ＢＳ１  ブロック選択信号
ＰＬ０、ＰＬ１  プレート線
ＷＬ０〜ＷＬ７  ワード線
ＤＰＬ１  第１ダミープレート線
ＤＰＬ２  第２ダミープレート線
ＶＤＣＴ、ＶＤＣ１  第１ダミープレート電圧
ＶＤＣＡ  第２ダミープレート電圧
ＤＷＬＴ０〜ＤＷＬＴ７、ＤＷＬ１  第１ダミーワード線
ＤＷＬＡ  第２ダミーワード線
ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４  オペアンプ
ＰＴ１〜ＰＴ６、ＰＴＴ１、ＰＴＴ２  Ｐ−ＭＯＳトランジスタ
ＮＴ１ａ、ＮＴ２ａ、ＮＴＴ１、ＮＴＴ２  Ｎ−ＭＯＳトランジスタ
Ｒ１〜Ｒ９、Ｒａ１〜Ｒａ４、Ｒｓ１〜Ｒｓ４  抵抗
Ｄ１、Ｄ２  ダイオード
Ｎ１〜Ｎ８  ノード
ＶＡＡ  アレイ電圧
【図１】
2010140557.tif 000003
【図２】
2010140557.tif 000004
【図３】
2010140557.tif 000005
【図４】
2010140557.tif 000006
【図５】
2010140557.tif 000007
【図６】
2010140557.tif 000008
【図７】
2010140557.tif 000009
【図８】
2010140557.tif 000010
【図９】
2010140557.tif 000011
【図１０】
2010140557.tif 000012
【図１１】
2010140557.tif 000013