(57)【要約】【課題】可変抵抗素子をエッチングすることなく、残渣を除去できる半導体装置の製造方法及び半導体装置を提供する。【解決手段】ワード線ＷＬ上に、バリアメタル膜２１、ポリシリコン膜２２、下部電極膜２３、金属酸化物からなる可変抵抗膜２４、上部電極膜２５を堆積させる。次に、上部電極膜２５、可変抵抗膜２４、下部電極膜２３をドライエッチングして選択的に除去する。このとき、金属系の残渣が発生する。次に、ＡＰＭを用いて金属系の残渣を除去する。次に、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５の端面を覆う保護膜２６を形成する。次に、ポリシリコン膜２２及びバリアメタル膜２１をドライエッチングして選択的に除去する。このとき、シリコン系の残渣が発生する。次に、ＤＨＦを用いてシリコン系の残渣を除去する。このとき、保護膜２６が可変抵抗膜２４をＤＨＦから保護する。【選択図】図２
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【特許請求の範囲】
【請求項１】
電極上にシリコンを含有するシリコン含有膜を堆積させる工程と、
前記シリコン含有膜上に金属を含有する金属含有膜を堆積させる工程と、
前記金属含有膜をエッチングして選択的に除去する工程と、
前記金属含有膜のエッチングにより発生した残渣を除去する工程と、
前記金属含有膜の端面を覆う保護膜を形成する工程と、
前記シリコン含有膜をエッチングして選択的に除去する工程と、
前記シリコン含有膜のエッチングにより発生した残渣を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン含有膜のエッチングにより発生した残渣の除去は、第１の薬液を用いたウェット処理により行い、
前記保護膜は前記第１の薬液に対して耐性を持つように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記金属含有膜のエッチングにより発生した残渣の除去は、第２の薬液を用いたウェット処理により行い、
前記第１の薬液には、前記シリコン含有膜のエッチングにより発生した残渣を溶解し、前記シリコン含有膜を溶解しない薬液を使用し、
前記第２の薬液には、前記金属含有膜のエッチングにより発生した残渣を溶解し、前記金属含有膜を溶解しない薬液を使用する
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記シリコン含有膜のエッチングにより発生した残渣の除去は、酸を含有する薬液を用いたウェット処理により行い、
前記金属含有膜のエッチングにより発生した残渣の除去は、アルカリ及び酸化剤を含有する薬液を用いたウェット処理により行う
ことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
電極と、
前記電極上に設けられ、シリコンを含有するシリコン含有膜と、
前記シリコン含有膜上に設けられ、金属を含有する金属含有膜と、
前記金属含有膜の端面を覆う保護膜と、
前記シリコン含有膜、前記金属含有膜及び前記保護膜を埋め込む絶縁材料と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、金属含有膜及びシリコン含有膜をエッチングして製造する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、印加される電圧等により抵抗率が大きく変化する金属酸化物系材料が発見され、これを用いた新しい不揮発性メモリ（ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化型メモリ））のアイデアが提案されている。ＲｅＲＡＭを実際に製品化する際のデバイス構造としては、メモリセルの集積度を向上させるために、メモリセルを動作させる周辺回路の上に、複数本のワード線が相互に平行に設けられた配線層と、複数本のビット線が相互に平行に設けられた配線層とを交互に積層し、各ワード線と各ビット線との間にメモリセルを接続した３次元型クロスポイント構造が提案されている（例えば、特許文献１参照。）。
【０００３】
３次元型クロスポイント構造のＲｅＲＡＭにおいては、１本のワード線と１本のビット線を選択することによって、これらの間に接続された１つのメモリセルに選択的に電圧を印加し、そのメモリセルに設けられた可変抵抗素子の抵抗状態を制御して、データを書き込むことができる。そして、各メモリセルに一定の電圧を印加し、流れる電流量を測定することにより、可変抵抗素子の抵抗状態を検出し、書き込まれたデータを読み出すことができる。
【０００４】
この場合、書込動作においては、例えば、選択した１本のワード線に＋５Ｖの電位を印加し、選択した１本のビット線に０Ｖの電位を印加することにより、これらの間に接続されたメモリセルに＋５Ｖの電圧を印加する。このとき、選択したワード線と非選択のビット線との間のメモリセル、及び選択したビット線と非選択のワード線との間のメモリセルには電圧が印加されないように、非選択のワード線には選択ビット線と同じ０Ｖの電位を印加し、非選択のビット線には選択ワード線と同じ＋５Ｖの電位を印加する。しかしながら、そうすると、非選択のワード線と非選択のビット線との間に接続されたメモリセルには、−５Ｖの電圧が印加されてしまう。
【０００５】
そこで、各メモリセルに、ワード線からビット線に向かう方向を順方向とするダイオード等の非オーミック素子を設ける。これにより、選択したメモリセルにおいては、ダイオードに順方向の電圧がかかり、可変抵抗素子に電圧が印加されるが、非選択のワード線と非選択のビット線との間に接続された非選択のメモリセルにおいては、ダイオードに逆方向の電圧が印加されるため、可変抵抗素子には電圧が印加されない。
【０００６】
しかしながら、このようなＲｅＲＡＭを実際に製造しようとすると、以下のような問題がある。上述の非オーミック素子は、例えばシリコンダイオードであり、例えば、ｐｎダイオードである。一方、上述の可変抵抗素子は、特定の組成の金属酸化膜によって構成することができる。そして、これらのシリコンダイオード及び金属酸化膜は所定のパターンに加工される必要があり、この加工は通常、ドライエッチングによって行われる（例えば、特許文献２参照。）。
【０００７】
一般に、ある部材に対してドライエッチングを行うと残渣が発生するが、残渣をそのままにしておくと、その後のプロセスに支障をきたしたり、完成後のデバイス中に残渣が残留してデバイスの特性が劣化したりする可能性がある。このため、残渣はその都度除去しておくことが好ましい。しかしながら、ＲｅＲＡＭの製造プロセスにおいては、金属酸化膜のエッチングにより発生した残渣と、シリコンダイオードのエッチングにより発生した残渣とでは、その組成が異なり、除去するための最適な薬液が異なる。このため、シリコンダイオードのエッチングにより発生した残渣を除去するための薬液処理により、金属酸化膜がサイドエッチングされてしまうという問題が発生する。
【０００８】
金属酸化膜がサイドエッチングされると、ＲｅＲＡＭの特性が劣化し、著しい場合には金属酸化膜よりも上方の部分が脱落してしまい、ＲｅＲＡＭの製造自体が不可能となる。また、サイドエッチングを防止するために、残渣を除去せずに次工程に進むと、上述の如くＲｅＲＡＭの特性が劣化する。更に、特許文献２において提案されているように、エッチングを抑えるような薬液と金属酸化膜との組み合わせを選択することも考えられるが、そうすると、ＲｅＲＡＭの構成及び製造プロセスが大幅に制約されてしまう。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２００５−５２２０４５号公報
【特許文献２】特開２００６−１９７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、可変抵抗素子をエッチングすることなく、残渣を除去できる半導体装置の製造方法及び半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、電極上にシリコンを含有するシリコン含有膜を堆積させる工程と、前記シリコン含有膜上に金属を含有する金属含有膜を堆積させる工程と、前記金属含有膜をエッチングして選択的に除去する工程と、前記金属含有膜のエッチングにより発生した残渣を除去する工程と、前記金属含有膜の端面を覆う保護膜を形成する工程と、前記シリコン含有膜をエッチングして選択的に除去する工程と、前記シリコン含有膜のエッチングにより発生した残渣を除去する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１２】
本発明の他の一態様によれば、電極と、前記電極上に設けられ、シリコンを含有するシリコン含有膜と、前記シリコン含有膜上に設けられ、金属を含有する金属含有膜と、前記金属含有膜の端面を覆う保護膜と、前記シリコン含有膜、前記金属含有膜及び前記保護膜を埋め込む絶縁材料と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、可変抵抗素子をエッチングすることなく、残渣を除去できる半導体装置の製造方法及び半導体装置を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る半導体装置を例示する斜視図である。
【図２】第１の実施形態に係る半導体装置における１つのメモリセルを例示する断面図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）及び（ｂ）は、第２の実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】（ａ）及び（ｂ）は、第２の実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】（ａ）及び（ｂ）は、第２の実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】（ａ）及び（ｂ）は、第２の実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する斜視図であり、
図２は、本実施形態に係る半導体装置における１つのメモリセルを例示する断面図である。
本実施形態に係る半導体装置は、ＲｅＲＡＭ（抵抗変化型メモリ）である。
【００１６】
図１に示すように、本実施形態に係る半導体装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、半導体装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１７】
メモリセル部１３においては、シリコン基板１１の上面に平行な方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬからなるワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬからなるビット線配線層１５とが、絶縁層を介して交互に積層されている。ワード線ＷＬ及びビット線ＢＬは電極として機能し、導電体、例えば金属、例えばタングステン（Ｗ）により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１８】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接部分には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ワード線ＷＬ、ビット線ＢＬ及びピラー１６は、絶縁材料１７（図２参照）によって埋め込まれている。絶縁材料１７は、例えば、シリコン酸化物（ＳｉＯ２）により形成されている。
【００１９】
図２に示すように、ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に配置されており、ワード線ＷＬ又はビット線ＢＬの直上域における少なくとも一部の領域に設けられている。ピラー１６の形状は、例えば、略四角柱状である。各ピラー１６においては、下層側、例えばワード線ＷＬ側から順に、バリアメタル膜２１、ポリシリコン膜２２、下部電極膜２３、可変抵抗膜２４、上部電極膜２５が設けられており、上部電極膜２５がビット線ＢＬに接している。
【００２０】
バリアメタル膜２１は、ワード線ＷＬを形成する金属、例えばタングステンの拡散を防止する膜であり、例えば、金属窒化物、例えば、チタン窒化物（ＴｉＮ）又はタングステン窒化物（ＷＮ）により形成されている。ポリシリコン膜２２においては、ｐ型層及びｎ型層（図示せず）が上下方向に積層されており、非オーミック素子としてのｐｎダイオードを構成している。なお、ポリシリコン膜２２はシリコンを含有するシリコン含有膜である。
【００２１】
下部電極膜２３及び上部電極膜２５は、導電性材料、例えば、金属又は金属窒化物により形成されており、例えば、チタン窒化物（ＴｉＮ）により形成されている。可変抵抗膜２４は、印加される電圧及びその変化の経緯によって抵抗値が２つの水準を持つ膜であり、例えば金属酸化物により形成されており、例えば、ニッケル酸化物により形成されている。下部電極膜２３、可変抵抗膜２４及び上部電極膜２５によって可変抵抗素子が構成されている。なお、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５は、金属を含有する金属含有膜である。
【００２２】
そして、半導体装置１においては、ポリシリコン膜２２の上部、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５の端面を覆うように、保護膜２６が設けられている。なお、可変抵抗膜２４等の「端面」とは、ピラー１６の側面を構成する面であり、後述する半導体装置１の製造プロセスにおいて、ドライエッチングにより加工される加工面である。保護膜２６は、例えば、シリコン酸化物（ＳｉＯ２）又はシリコン窒化物（Ｓｉ３Ｎ４）等の絶縁材料によって形成されており、膜厚は例えば１０ｎｍ（ナノメートル）である。保護膜２６の膜厚は、１０ｎｍ程度以下であることが好ましい。なお、絶縁材料１７は、バリアメタル膜２１、ポリシリコン膜２２、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５の他に、保護膜２６も埋め込んでおり、層間絶縁膜を形成している。
【００２３】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
なお、図３〜図６においては、ワード線ＷＬの下方に設けられたピラーは、図示を省略している。後述する他の工程断面図においても同様である。
【００２４】
先ず、図１に示すように、シリコン基板１１を用意する。そして、シリコン基板１１の上層部分及び上面上に駆動回路（図示せず）を形成する。次に、シリコン基板１１上に例えばシリコン酸化物を堆積させて、駆動回路を埋め込むように層間絶縁膜１２を形成する。次に、層間絶縁膜１２上にメモリセル部１３を作製する。メモリセル部１３は、ワード線配線層１４又はビット線配線層１５と、複数本のピラー１６を含む絶縁層とを、交互に形成することにより作製する。
【００２５】
以下、ピラー１６の形成方法について説明する。
先ず、図３（ａ）に示すように、ダマシン法により絶縁材料１７内にワード線ＷＬを形成し、ワード線ＷＬの上面を露出させる。次に、メモリセル部１３（図１参照）を形成する予定の領域の全域において、絶縁材料１７及びワード線ＷＬの上方に、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法により、バリアメタル膜２１、ポリシリコン膜２２、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５をこの順に堆積させる。次に、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法によってシリコン酸化物を堆積させて、上部電極膜２５上にハードマスク３１を成膜する。ハードマスク３１の膜厚は、後述する上部電極膜２５からバリアメタル膜２１までの２回のエッチングの間に消失しないような膜厚とする。
【００２６】
次に、図３（ｂ）に示すように、リソグラフィ法によりハードマスク３１を加工し、ピラー１６を形成する予定の領域のみに残留させる。例えば、上方から見て、正方形状のハードマスク３１をマトリクス状に配列させる。
【００２７】
次に、図４（ａ）に示すように、ハードマスク３１をマスクとしてドライエッチング、例えば、ＲＩＥ（reactive ion etching：反応性イオンエッチング）を施す。これにより、上部電極膜２５、可変抵抗膜２４及び下部電極膜２３を選択的に除去して、ピラー状に加工する。このドライエッチングはポリシリコン膜２２に到達した時点で停止させるが、ポリシリコン膜２２の上層部分を多少エッチングしても構わない。また、エッチングが終了した時点では、ハードマスク３１はまだ残留している。このとき、エッチングにより残渣ＤＭｅｔａｌが発生し、加工面等に付着する。残渣ＤＭｅｔａｌは、上部電極膜２５、可変抵抗膜２４及び下部電極膜２３を形成する元素が含まれる残渣であり、具体的には、金属又はその化合物、例えば金属酸化物が含まれる金属系の残渣である。
【００２８】
次に、図４（ｂ）に示すように、ウェット洗浄処理を行い、残渣ＤＭｅｔａｌを除去する。このウェット洗浄の薬液には、残渣ＤＭｅｔａｌを溶解し、金属含有膜、すなわち、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５を実質的に溶解しない薬液を使用する。このような薬液には、アルカリ及び酸化剤を含有する薬液があり、例えば、アンモニアと過酸化水素水の混合液（ＡＰＭ）、コリンと過酸化水素水との混合液、市販の有機系の残渣剥離剤等が挙げられる。本実施形態においては、ＡＰＭにより残渣ＤＭｅｔａｌを洗浄する。
【００２９】
次に、図５（ａ）に示すように、例えばＡＬＤ（atomic layer deposition：原子層堆積）法により、例えばシリコン酸化物又はシリコン窒化物等の絶縁材料を、例えば１０ｎｍ以下、例えば１０ｎｍの厚さに堆積させる。これにより、メモリセル部１３を形成する予定の領域の全域に、保護膜２６を形成する。保護膜２６は、ポリシリコン膜２２の上面上及びハードマスク３１の上面上の他に、ピラー状に加工された下部電極膜２３、可変抵抗膜２４及び上部電極膜２５の側面上にも形成される。なお、保護膜２６の堆積方法はＡＬＤ法には限定されず、カバレッジが良好な堆積方法であればよい。
【００３０】
次に、図５（ｂ）に示すように、ハードマスク３１をマスクとしてドライエッチング、例えば、ＲＩＥを施す。このドライエッチングは絶縁材料１７及びワード線ＷＬに到達した時点で停止させる。これにより、ポリシリコン膜２２及びバリアメタル膜２１を選択的に除去し、ピラー状に加工する。この結果、ピラー１６が形成される。
【００３１】
なお、このドライエッチングが終了した時点では、ハードマスク３１はまだ残留している。また、保護膜２６のうち、ハードマスク３１の上面上及びポリシリコン膜２２の上面上に形成された部分は、ハードマスク３１及びポリシリコン膜２２の消失に伴って消失するが、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５の側面上に形成された部分は残留する。そして、このドライエッチングにより、残渣ＤＳｉが発生し、加工面等に付着する。残渣ＤＳｉは、ポリシリコン膜２２を形成する元素が含まれる残渣であり、具体的には、シリコン又はその化合物、例えばシリコン酸化物を含むシリコン系の残渣である。
【００３２】
次に、図６（ａ）に示すように、ウェット洗浄処理を行い、残渣ＤＳｉを除去する。このウェット洗浄用の薬液には、残渣ＤＳｉを溶解し、ポリシリコン膜２２を実質的に溶解しない薬液を使用する。また、この薬液に対して、保護膜２６が耐性を持つことが必要である。すなわち、保護膜２６は、この薬液に晒されてもほとんど溶解しないか、溶解するとしても、残渣ＤＳｉを除去するまでの間、消失せずに持ちこたえることが必要である。このような薬液には、酸を含有する薬液があり、例えば、ＤＨＦ（diluted hydrofluoric acid：希フッ酸）、ＢＨＦ（バッファードフッ酸）、有機溶剤とフッ酸との混合液等がある。本実施形態においては、ＤＨＦを用いて残渣ＤＳｉを洗浄する。
【００３３】
次に、図６（ｂ）に示すように、ピラー１６を絶縁材料１７により埋め込み、上面を平坦化する。これにより、上部電極膜２５上に残留していたハードマスク３１も除去される。次に、ダマシン法により、ピラー１６及び絶縁材料１７の上方に、ビット線ＢＬを形成する。
【００３４】
次に、図１に示すように、上述と同様な工程により、ビット線ＢＬ上にピラー１６を形成する。以後、これらの工程を繰り返す。これにより、メモリセル部１３が形成され、半導体装置１が製造される。
【００３５】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図４（ｂ）に示す工程において、金属系の残渣ＤＭｅｔａｌを除去する際に、洗浄液としてアルカリ及び酸化剤を含有する薬液、例えばＡＰＭを使用している。ＡＰＭは金属含有膜を実質的に溶解しない薬液であるため、この洗浄処理によって、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５が溶解されることがなく、これらの膜の端面がエッチングされることがない。
【００３６】
また、本実施形態においては、図６（ａ）に示す工程において、シリコン系の残渣ＤＳｉを除去する際に、洗浄液として酸を含有する薬液、例えばＤＨＦ（希フッ酸）を使用している。ＤＨＦは、シリコンは溶解しないが金属を溶解するため、仮にＤＨＦが可変抵抗膜２４に直接接触すれば可変抵抗膜２４の端面をエッチングしてしまう。
【００３７】
しかしながら、本実施形態においては、図５（ａ）に示すように、この洗浄処理に先立ち、可変抵抗膜２４の端面を覆うように、ＤＨＦに対して耐性を持つ保護膜２６を形成している。このため、可変抵抗膜２４がＤＨＦに晒されることがなく、ＤＨＦによってエッチングされることがない。同様に、下部電極膜２３及び上部電極膜２５もエッチングされることがない。このように、本実施形態によれば、可変抵抗膜２４等をエッチングすることなく、残渣を除去することができる。
【００３８】
更に、本実施形態によれば、保護膜２６を絶縁材料によって形成することにより、残渣を除去した後、保護膜２６を除去する必要がなく、絶縁材料１７に埋め込むことができる。これにより、半導体装置の製造工程を簡略化できる。なお、上述の如く、保護膜２６の材料には、例えばシリコン酸化物及びシリコン窒化物が考えられる。シリコン酸化物にはある程度の薬液耐性があり、また、絶縁材料１７と同じ材料なので、絶縁材料１７内に埋め込んでもメモリセルの動作に影響を与えないという利点がある。シリコン酸化膜の薬液耐性は成膜方法を工夫することによって向上させることができ、例えば、熱処理により薬液耐性が向上する。一方、シリコン窒化物は一般に薬液耐性がシリコン酸化物よりも高い。
【００３９】
次に、本発明の第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態と比較して、非オーミック素子及び可変抵抗素子を含む積層体が、その上の電極、すなわち、ワード線ＷＬ又はビット線ＢＬの直下域全体にライン状に設けられている点が異なっている。このような構成とすることで、非オーミック素子及び可変抵抗素子を含む積層体を、その上方に配置された電極と同時に加工することができる。
【００４０】
図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）、図９（ａ）及び（ｂ）、図１０（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
以下、本実施形態に係る半導体装置の製造方法を、前述の第１の実施形態との相違点を中心に説明する。
【００４１】
先ず、図７（ａ）に示すように、メモリセル部１３（図１参照）を形成する予定の領域の全域において、絶縁材料１７及びワード線ＷＬの上方に、バリアメタル膜２１、ポリシリコン膜２２、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５を堆積させた後、金属、例えばタングステンを堆積させて、金属膜３６を成膜する。金属膜３６は、後の工程において加工され、ビット線ＢＬとなる膜である。そして、金属膜３６上に、ハードマスク３１を成膜する。ハードマスク３１の膜厚は、後述する金属膜３６からバリアメタル膜２１までをエッチングする期間の大部分において消失しないような膜厚とする。
【００４２】
次に、図７（ｂ）に示すように、リソグラフィ法によりハードマスク３１を加工し、ビット線ＢＬを形成する予定の領域のみに残留させる。例えば、上方から見て、ハードマスク３１を、ビット線方向に延びるラインアンドスペース状に残留させる。
【００４３】
次に、図８（ａ）に示すように、ハードマスク３１をマスクとし、ポリシリコン膜２２をストッパとして、ドライエッチング、例えば、ＲＩＥを施す。これにより、金属膜３６、上部電極膜２５、可変抵抗膜２４及び下部電極膜２３を選択的に除去して、ライン状に加工する。この結果、金属膜３６が加工されてビット線ＢＬとなる。このエッチングが終了した時点では、ハードマスク３１はまだ残留している。また、このエッチングにより、金属系の残渣ＤＭｅｔａｌが発生し、加工面等に付着する。
【００４４】
次に、図８（ｂ）に示すように、ウェット洗浄処理を行い、残渣ＤＭｅｔａｌを除去する。前述の第１の実施形態と同様に、このウェット洗浄処理においては、残渣ＤＭｅｔａｌを溶解し、可変抵抗膜２４を実質的に溶解しない薬液を使用し、例えばＡＰＭを使用する。
【００４５】
次に、図９（ａ）に示すように、メモリセル部１３を形成する予定の領域の全域に、保護膜２６を形成する。
次に、図９（ｂ）に示すように、ハードマスク３１をマスクとしてドライエッチング、例えば、ＲＩＥを施す。これにより、ポリシリコン膜２２及びバリアメタル膜２１を選択的に除去し、ライン状に加工する。この結果、ビット線ＢＬの直下域の全体に、バリアメタル膜２１、ポリシリコン膜２２、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５がこの順に積層されたライン状の積層体３７が形成される。このドライエッチングの途中でハードマスク３１が消失し、その後はビット線ＢＬがマスクとして機能する。なお、ハードマスク３１は最後まで残留させてもよい。
【００４６】
エッチング終了後においては、保護膜２６のうち、ハードマスク３１の上面上及びポリシリコン膜２２の上面上に形成された部分は、ハードマスク３１及びポリシリコン膜２２の消失に伴って消失するが、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５の側面上に形成された部分は残留する。また、このエッチングにより、シリコン系の残渣ＤＳｉが発生し、加工面等に付着する。
【００４７】
次に、図１０（ａ）に示すように、ウェット洗浄処理を行い、残渣ＤＳｉを除去する。このとき、前述の第１の実施形態と同様に、ウェット洗浄用の薬液には、残渣ＤＳｉを溶解し、ポリシリコン膜２２を実質的に溶解しない薬液であって、保護膜２６が耐性を持つ薬液、例えば、ＤＨＦを使用する。
【００４８】
次に、図１０（ｂ）に示すように、積層体３７及びビット線ＢＬを絶縁材料１７により埋め込み、上面を平坦化する。次に、上述の工程と同様な工程により、ビット線ＢＬ上に積層体３７を形成する。以後、この工程を繰り返す。これにより、メモリセル部１３が形成され、本実施形態に係る半導体装置２が製造される。本実施形態における上記以外の構成及び製造方法は、前述の第１の実施形態と同様である。
【００４９】
次に、本実施形態の作用効果について説明する。
本実施形態においても、前述の第１の実施形態と同様に、シリコン系の残渣ＤＳｉを除去する前に、可変抵抗膜２４の端面を覆う保護膜２６を形成しているため、ＤＨＦにより可変抵抗膜２４がエッチングされることがない。すなわち、本実施形態によっても、可変抵抗膜２４をエッチングすることなく、残渣を除去することができる。
【００５０】
また、これに加えて、本実施形態においては、非オーミック素子及び可変抵抗素子を含む積層体３７を配線の直下域全体にライン状に形成しているため、積層体３７をその上方に配置された電極と同時に加工することができる。これにより、半導体装置２の製造工程を簡略化することができる。
【００５１】
次に、本第２の実施形態の変形例について説明する。
本変形例は、前述の第２の実施形態と比較して、ハードマスクを薄く形成しておき、ビット線を加工した後、１回目のエッチングの途中でハードマスクを消失させ、その後はビット線をマスクとしてエッチングを行う点が異なっている。
【００５２】
図１１（ａ）及び（ｂ）、図１２（ａ）及び（ｂ）、図１３（ａ）及び（ｂ）、図１４（ａ）及び（ｂ）は、本変形例に係る半導体装置の製造方法を例示する工程断面図である。
以下、本変形例に係る半導体装置の製造方法を、前述の第２の実施形態との相違点を中心に説明する。
【００５３】
先ず、図１１（ａ）に示すように、絶縁材料１７及びワード線ＷＬの上方に、バリアメタル膜２１、ポリシリコン膜２２、下部電極膜２３、可変抵抗膜２４、上部電極膜２５及び金属膜３６を堆積させた後、ハードマスク３２を成膜する。ハードマスク３２の膜厚は、少なくとも金属膜３６をエッチングしてビット線ＢＬを形成するまでは存在し、上部電極膜２５から下部電極膜２３までをエッチングする間に消失するような膜厚とする。
次に、図１１（ｂ）に示すように、リソグラフィ法によりハードマスク３２を加工し、ビット線ＢＬを形成する予定の領域のみに残留させる。
【００５４】
次に、図１２（ａ）に示すように、ハードマスク３２（図１１参照）をマスクとしてドライエッチングを行い、金属膜３６、上部電極膜２５、可変抵抗膜２４及び下部電極膜２３を選択的に除去して、ライン状に加工する。このエッチングにおいては、金属膜３６を加工した後、ハードマスク３２が消失し、その後はビット線ＢＬがマスクとして機能する。また、このエッチングにより、金属系の残渣ＤＭｅｔａｌが発生し、加工面等に付着する。
次に、図１２（ｂ）に示すように、例えばＡＰＭを用いてウェット洗浄処理を行い、残渣ＤＭｅｔａｌを除去する。ＡＰＭは金属酸化物を溶解しないため、このウェット処理により可変抵抗膜２４がエッチングされることはない。
【００５５】
次に、図１３（ａ）に示すように、メモリセル部１３を形成する予定の領域の全域に、保護膜２６を形成する。
次に、図１３（ｂ）に示すように、ビット線ＢＬをマスクとしてドライエッチングを施し、ポリシリコン膜２２及びバリアメタル膜２１を選択的に除去し、ライン状に加工する。これにより、ビット線ＢＬの直下域の全体に積層体３７が形成される。このとき、積層体３７の側面上のうち、下部電極層２３、可変抵抗膜２４及び上部電極膜２５の端面上には保護膜２６が残留する。また、このエッチングにより、シリコン系の残渣ＤＳｉが発生し、加工面等に付着する。
【００５６】
次に、図１４（ａ）に示すように、例えばＤＨＦを用いてウェット洗浄処理を行い、残渣ＤＳｉ（図１３参照）を除去する。このとき、可変抵抗膜２４の端面は保護膜２６によって覆われているため、可変抵抗膜２４がエッチングされることはない。
次に、図１４（ｂ）に示すように、積層体３７及びビット線ＢＬを絶縁材料１７により埋め込み、上面を平坦化する。以上の工程を繰り返すことにより、メモリセル部１３が形成され、本変形例に係る半導体装置２ａが製造される。
【００５７】
本変形例によれば、ハードマスク３２を薄く形成することができるため、製造コストを低減することができる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第２の実施形態と同様である。
【００５８】
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００５９】
例えば、前述の各実施形態においては、金属系の残渣を除去する際にはＡＰＭを使用し、シリコン系の残渣を除去する際にはＤＨＦを使用する例を示したが、本発明はこれに限定されず、前述の機能を発揮する薬液であればよい。また、シリコン系の残渣ＤＳｉを除去した後、保護膜２６を部分的に除去してもよい。更に、前述の各実施形態においては、ピラー１６の形状が略四角柱状である例を示したが、本発明はこれに限定されず、任意の形状とすることができる。例えば、ピラーの形状は円柱状であってもよい。更にまた、前述の各実施形態においては、半導体装置がＲｅＲＡＭである例を示したが、本発明はこれに限定されず、シリコン含有膜と金属含有膜をエッチングすることにより製造される半導体装置であれば、広く適用することができる。例えば、メタルゲート構造を持つ半導体装置にも適用することが可能である。
【符号の説明】
【００６０】
１、２、２ａ  半導体装置、１１  シリコン基板、１２  層間絶縁膜、１３  メモリセル部、１４  ワード線配線層、１５  ビット線配線層、１６  ピラー、１７  絶縁材料、２１  バリアメタル膜、２２  ポリシリコン膜、２３  下部電極膜、２４  可変抵抗膜、２５  上部電極膜、２６  保護膜、３１、３２  ハードマスク、３６  金属膜、３７  積層体、ＢＬ  ビット線、ＤＭｅｔａｌ、ＤＳｉ  残渣、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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