(57)【要約】【課題】パワーＭＯＳＦＥＴの耐圧性向上を目的として設けられた電界緩和リング（ＦＬＲ）の側面に、エッチングの際に残るＰｏｌｙ−Ｓｉ膜によって、ＦＬＲパターンの配線間の寸法差にばらつきが発生することを防止する。また、その寸法差のばらつきによるＶＤＳＳ耐圧特性の不具合の発生を防止し、歩留まりを向上させる。【解決手段】半導体基板３上のＰｏｌｙ−Ｓｉ膜をドライエッチングにより加工し、ゲート電極８Ｇを形成する際、エッチングガスに使用するＣｌ２及びＯ２ガスに加え、ＳＦ６ガスを添加してエッチングすることにより、等方性エッチングを可能にし、ＦＬＲ５の側面のエッチング残り９の量を低減させる。【選択図】図１４
2010114250.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上に電界緩和リングを形成する工程、
（ｂ）前記電界緩和リングが形成された前記半導体基板の主面上に、ゲート電極材料であるＰｏｌｙ−Ｓｉ膜を形成する工程、
（ｃ）前記Ｐｏｌｙ−Ｓｉ膜をドライエッチングでパターニングし、ゲート電極を形成する工程、
（ｄ）前記ゲート電極および前記電界緩和リングが形成された前記半導体基板にソース領域およびドレイン電極を形成し、パワーＭＯＳＦＥＴを形成する工程、
を含む半導体装置の製造方法であって、
前記（ｃ）工程では、エッチングガスに使用するＣｌ２及びＯ２ガスにＳＦ６ガスを添加し、等方性をもたせたエッチングをすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電界緩和リング（ＦＬＲ：Field Limiting Ring）パターンを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス分野においては、装置の小型化に伴い高耐圧半導体装置が多用されるようになってきており、そのため高耐圧半導体装置に対して、より高耐圧化・大電流化が望まれている。そこで、半導体装置を高耐圧化するための構造の一つとして、電界緩和リング（以下、ＦＬＲという）が用いられている。ＦＬＲは半導体素子を囲むように形成された配線パターンであり、環状に繋がっているものと、途中で途切れているものがある。
【０００３】
一般的に、ＦＬＲがゲート電極のある層に形成される場合は、ゲート電極を形成する前にＦＬＲを形成し、その後にゲート電極の材料からなる薄膜を半導体基板上に成膜し、ドライエッチングによってゲート電極を完成し、ＦＬＲ上に成膜されたゲート電極材料を除去する。
【０００４】
特開平６−１５１８６７号公報（特許文献１）には、ゲートＰｏｌｙ―Ｓｉ層の加工をＣＣｌ４とＳＦ６の混合ガスを用いた反応性イオンエッチングで行う工程を有するパワーＭＯＳＦＥＴの製造技術が開示されている。
【０００５】
特開２００６−５４２７８号公報（特許文献２）には、ゲートＰｏｌｙ―Ｓｉ層の加工をＳＦ６とＦ２２の混合ガスを用いたドライエッチングで行う工程を有するパワーＭＯＳＦＥＴの製造技術が開示されている。
【０００６】
特開２００７−１１５９３５号公報（特許文献３）には、セル領域のトランジスタと同様な構造の柱状領域を用いたＦＬＲを形成し、素子外周領域における電界集中を緩和する高耐圧半導体装置及びその製造方法を提供する技術が開示されている。
【特許文献１】特開平６−１５１８６７号公報
【特許文献２】特開２００６−５４２７８号公報
【特許文献３】特開２００７−１１５９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のパワーＭＯＳＦＥＴのゲート加工の際のエッチングには、異方性の強いマイクロ波エッチャーを使用し、エッチングガスとしてＣｌ２およびＯ２ガスを使用している。
【０００８】
上記した従来の技術で製造されたパワーＭＯＳＦＥＴには、ＶＤＳＳ耐圧レベルが展開元の製造ラインと差があり、この差によりＩＤＳＳマージンが無くなり、歩留まり低下の要因になっているという問題がある。この対策として、本発明者らはＶＤＳＳ耐圧向上を検討した。上記の問題の原因は、ＶＤＳＳ耐圧がＦＬＲ部の配線間寸法に影響することにある。当該製品は展開元製品に比べＦＬＲパターン側面のＰｏｌｙ―Ｓｉ膜の残り量が多く、それにより配線間の寸法に差がでていたため、製品によって特性不具合が生じ、プローブ検査の際に不良があるとみなされ、歩留まり低下の原因になっている。
【０００９】
本発明の目的は、ＦＬＲパターンの配線間の寸法差を無くし、歩留まり向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明の一実施の形態による半導体装置の製造方法は、
（ａ）半導体基板の主面上にＦＬＲを形成する工程、
（ｂ）前記ＦＬＲが形成された前記半導体基板の主面上に、ゲート電極となるＰｏｌｙ−Ｓｉ膜を形成する工程、
（ｃ）前記Ｐｏｌｙ−Ｓｉ膜をドライエッチングでパターニングし、前記ゲート電極を形成する工程、
（ｄ）前記ゲート電極およびＦＬＲが形成された前記半導体基板にソース領域およびドレイン電極を形成し、パワーＭＯＳＦＥＴを形成する工程、
を含む半導体装置の製造方法であって、
前記（ｃ）工程では、エッチングガスに使用するＣｌ２及びＯ２ガスにＳＦ６ガスを添加し、等方性をもたせたエッチングをするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
パワーＭＯＳＦＥＴのゲート電極の加工の際、エッチングガスにＳＦ６ガスを添加し、等方性のあるエッチングによってゲート電極およびＦＬＲを加工することにより、ＦＬＲパターン脇のエッチング残りを少なくし、歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２０】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。本実施の形態は、プレーナゲート型ｎチャネルパワーＭＯＳＦＥＴの製造方法に適用したものであり、図１〜図１４を用いて説明する。
【００２３】
まず、図１に示すように、ｎ＋型（第１導電型）の導電型を有する不純物（たとえばＡｓ（ヒ素））が高濃度でドープされたｎ＋型単結晶シリコン基板（半導体ウエハ）１の主面上に、ＣＶＤ法によりｎ−型（第２導電型）エピタキシャル層２を形成した半導体基板３を用意する。
【００２４】
次に、図２に示すように半導体基板３の表面を酸化し、酸化膜４を形成する。
【００２５】
次に、図３に示すように、フォトレジストをマスクとして酸化膜４をドライエッチングし、ＦＬＲ５を形成する。
【００２６】
次に、図４に示すように、半導体基板３にｎ型のドーパント（たとえばＰ（リン））を注入し、チャネル濃度調整領域６を形成する。なお、図面上では他の領域と区別するため、チャネル濃度調整領域６は点線で示す。
【００２７】
次に、図５に示すように、半導体基板３の表面を酸化し、ゲート酸化膜７を形成した後、その上にＣＶＤ法によりＰｏｌｙ―Ｓｉ膜８を形成する。
【００２８】
次に、図６に示すように、ドライエッチングによりＰｏｌｙ―Ｓｉ膜８およびゲート酸化膜７を加工し、ゲート電極８Ｇを形成するが、このとき、使用するエッチングガスＣｌ２およびＯ２ガスにＳＦ６ガスを微量添加してエッチングを行い、ゲート電極８Ｇを形成した後、ライト酸化をする。
【００２９】
ここで、ＦＬＲ５のように段差となっている箇所やパターン脇には、エッチング残り９が発生することがある。従来のように異方性の強いエッチングガスを使うだけでは、図７に示すように段差部およびパターン脇のエッチング残り１０の量が多くなってしまい、製品によってはエッチング残り１０によりＦＬＲ５の配線間隔寸法が確保できず、ＶＤＳＳ耐圧が低下するという特性不具合が生じるため、歩留まり低下の原因となることがあった。本実施の形態では、このエッチングガスにＳＦ６ガスを微量添加することによりエッチングに等方性を持たせ、段差部脇およびパターン脇のエッチング残り９の低減を可能としている。
【００３０】
次に、図８に示すように、半導体基板３にｐ型のドーパント（たとえばＢ（ホウ素））を注入し、ｐ−型チャネル領域１１を形成する。
【００３１】
次に、図９に示すように、フォトレジスト膜１２をマスクとして半導体基板３にｎ型のドーパント（たとえばＡｓ）を注入し、ｎ＋型ソース領域１３を形成した後、イオン注入を行った領域を活性化させるためにアニールを行う。
【００３２】
次に、図１０に示すように、フォトレジスト膜１２を除去した後、半導体基板３上にＣＶＤ法によりＰＳＧ（Phospho Silicate Glass）膜１４を形成する。
【００３３】
次に、図１１に示すように、フォトレジストをマスクとしてＰＳＧ膜１４をエッチングした後、半導体基板３にｐ型のドーパント（たとえばＢ）を注入し、ｐ＋型のコンタクト領域１５を形成する。このコンタクト領域１５は、パワーＭＯＳＦＥＴのソース電極となる。
【００３４】
次に、図１２に示すように、スパッタリングにより半導体基板３上にＡｌ配線層１６を蒸着する。
【００３５】
次に、図１３に示すように、フォトレジストをマスクとしてＡｌ配線層１６の一部をドライエッチングした後、半導体基板３上にパッシベーション膜としてＰＩＱ（ポリイミド樹脂）膜１７を塗布する。
【００３６】
次に、図１４に示すように、半導体基板３の裏面をスピンエッチなどで研削した後、裏面にＡｕを主体とする裏面電極１８を蒸着させ、本実施の形態の半導体装置を完成する。なお、この裏面電極１８は、パワーＭＯＳＦＥＴのドレイン電極となる。
【００３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３８】
なお、前記実施の形態ではＦＬＲを有するパワーＭＯＳＦＥＴについて説明したが、本発明はこれに限らず、ダイオードやバイポーラトランジスタなど、ＦＬＲを有する半導体装置の製造工程に適用することも可能である。
【産業上の利用可能性】
【００３９】
本発明の半導体装置の製造方法は、ＦＬＲを有する半導体素子の製造に幅広く利用されるものである。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施の形態である半導体装置に含まれるパワーＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】従来の半導体装置に含まれるパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図８】図６に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００４１】
１  ｎ＋型単結晶シリコン基板（半導体ウエハ）
２  ｎ−型エピタキシャル層
３  半導体基板
４  酸化膜
５  ＦＬＲ
６  チャネル濃度調整領域
７  ゲート酸化膜
８  Ｐｏｌｙ−Ｓｉ膜
８Ｇ  ゲート電極
９  エッチング残り
１０  エッチング残り
１１  ｐ−型チャネル領域
１２  フォトレジスト膜
１３  ｎ＋型ソース領域
１４  ＰＳＧ膜
１５  コンタクト領域
１６  Ａｌ配線層
１７  ＰＩＱ膜
１８  裏面電極
【図１】
2010114250.tif 000003
【図２】
2010114250.tif 000004
【図３】
2010114250.tif 000005
【図４】
2010114250.tif 000006
【図５】
2010114250.tif 000007
【図６】
2010114250.tif 000008
【図７】
2010114250.tif 000009
【図８】
2010114250.tif 000010
【図９】
2010114250.tif 000011
【図１０】
2010114250.tif 000012
【図１１】
2010114250.tif 000013
【図１２】
2010114250.tif 000014
【図１３】
2010114250.tif 000015
【図１４】
2010114250.tif 000016