(57)【要約】【課題】  半導体記憶装置のセルフリフレッシュ時にもＷＲＩＴＥ動作を可能にし、これをセルフリフレッシュモードのテストに有効に利用できるようにする。【解決手段】  セルフリフレッシュ機能を有する半導体記憶装置に、セルフリフレッシュ時にメモリセルへのデータ書き込み動作を可能にさせる回路手段を備えた。これにより、セルフリフレッシュ時に、前記回路手段によって前記メモリセルへのデータ書き込みを可能にさせた状態にてリフレッシュカウンタにより決められるロウアドレス上のメモリセルにデータ書き込みを行なうことにより、セルフリフレッシュ周期が規格内であるかをテスト可能にした。【選択図】      図２
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【特許請求の範囲】
【請求項１】
セルフリフレッシュ機能を有する半導体記憶装置において、セルフリフレッシュ時にメモリセルへのデータ書き込み動作を可能にさせる回路手段を備えたことを特徴とする半導体記憶装置。
【請求項２】
セルフリフレッシュ時に、前記回路手段によって前記メモリセルへのデータ書き込みを可能にさせた状態にてリフレッシュカウンタにより決められるロウアドレス上のメモリセルにデータ書き込みを行なうことにより、セルフリフレッシュ周期が規格内であるかをテスト可能にしたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記回路手段は、セルフリフレッシュ時に、メモリセルアレイの列選択用デコーダーを含むＣＡＳ系回路に入力されるカラムアドレス取り込み信号を活性化させることで前記ＣＡＳ系回路を活性化させてメモリセルへのデータ書き込み動作を可能にさせることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
当該半導体記憶装置は、内部回路として、前記カラムアドレス取り込み信号を発生するカラムアドレス取り込み開始信号発生部と、ＣＡＳ系非活性化信号を発生し前記カラムアドレス取り込み開始信号発生部に出力するＣＡＳ系非活性化信号発生部を備え、該ＣＡＳ系非活性化信号発生部に前記回路手段を備えることにより、該ＣＡＳ系非活性化信号発生部が、セルフリフレッシュ時に前記ＣＡＳ系非活性化信号を非活性化すると、前記カラムアドレス取り込み開始信号発生部からの前記カラムアドレス取り込み信号が活性化されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記カラムアドレス取り込み開始信号発生部は、内部ロウアドレス発生及びラッチ終了を示す信号φＹＳＴＡを入力とする第１のインバータと、該第１のインバータの出力を一方の入力とし前記ＣＡＳ系非活性化信号を他方の入力とするＮＯＲゲートと、該ＮＯＲゲートの出力を一方の入力とし内部ＲＡＳ起動信号φＲＡＳを他方の入力とする第１のＮＡＮＤゲートと、該第１のＮＡＮＤゲートの出力に接続されて前記カラムアドレス取り込み信号を出力する第２のインバータを含み、
前記ＣＡＳ系非活性化信号発生部は、テストモードエントリ信号φＴＥＳＴを入力とする第３のインバータと該第３のインバータの出力を一方の入力としセルフリフレッシュエントリ信号φＳＲを他方の入力とする第２のＮＡＮＤゲートとを前記回路手段として備えると共に、前記セルフリフレッシュエントリ信号φＳＲを一方の入力としＣＢＲリフレッシュ制御信号φＣＢＲＢを他方の入力とするＯＲゲートと、前記第２のＮＡＮＤゲートの出力を一方の入力とし前記ＯＲゲートの出力を他方の入力として前記ＣＡＳ系非活性化信号を出力する第３のＮＡＮＤゲートを含むことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
セルフリフレッシュ機能を有する半導体記憶装置のテスト方法において、
該半導体記憶装置にセルフリフレッシュ時にメモリセルへのデータ書き込み動作を可能にさせる回路手段を備え、
ノーマル動作モードにてメモリセルへ一方の論理レベルのデータを書き込み、
続いて、テストモードにてセルフリフレッシュと同時にメモリセルへ一定時間、他方の論理レベルのデータを書き込み、
更に、ノーマル動作モードでメモリセルの書き込みデータを読み出してＰＡＳＳデータの数によりセルフリフレッシュの周期をテストする、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項７】
前記一定時間は、リフレッシュカウンタの１周期分の規格時間で与えられることを特徴とする請求項６に記載の半導体記憶装置のテスト方法。
【請求項８】
全ての読み出しデータがＰＡＳＳであればセルフリフレッシュ周期は前記規格時間内であると判定することを特徴とする請求項７に記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリセルに書き込まれたデータを保持するためにリフレッシュ動作が必要な半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
近年、携帯電話機等のモバイル機器では、サービス機能が多岐にわたり、しかも高度になってきており、扱うデータ量も増加の一途をたどっている。このため、モバイル機器に搭載されるメモリには大容量化が要求される。メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が提供されている。ＤＲＡＭはメモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作を必要とする。ＳＲＡＭはリフレッシュ動作を必要としないことから低消費電力という利点を有しているが、記憶容量当たりの単価が高い。このため、大容量化が要求される近年のモバイル機器用のメモリとしては、ＤＲＡＭが多用されている。
【０００３】
ＤＲＡＭに対してリフレッシュ動作を行う方法としてセルフリフレッシュモードが知られている。セルフリフレッシュモードを有するＤＲＡＭは、メモリセルに書き込まれたデータを保持するために、内部回路によりメモリセルを定期的にリフレッシュする。内部回路には、通常、リフレッシュ間隔を決めるためのリフレッシュタイマ、リフレッシュタイマからのタイマ信号をカウントアップしてリフレッシュするメモリセルのアドレス信号を生成するリフレッシュカウンタを含む（特許文献１参照）。
【０００４】
ところで、ＤＲＡＭにおいては、リフレッシュ間隔が適切でなく、例えばリフレッシュ間隔が長いとリフレッシュ動作が実行される前にメモリセル内のデータが消失するおそれがある。一方、リフレッシュ間隔が短いと消費電力が大きくなる。メモリセル内のデータ消失は、リフレッシュカウンタが正常動作していない場合にも起こり得る。
【０００５】
このため、ＤＲＡＭの製造工程においては、デバイスとしての動作テストだけでなく、セルフリフレッシュモードのテストも実行されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３５１０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
セルフリフレッシュモードにおけるリフレッシュ周期に関するテスト方法として、以下のような方法が提案されている。
【０００８】
ＤＲＡＭに対して下記の手順１−３を実行し、手順３においてメモリセルにあらかじめ書き込んでおいたデータが破壊されていないかを確認する。そして、データが破壊されていなければリフレッシュカウンタが正常動作しているものと判定するようにしている。
【０００９】
１．ノーマル動作モード：”１”ＷＲＩＴＥ（書き込み）
２．セルフリフレッシュモード：測定対象メモリセルのｔＲＥＦ規格以上待ち、リフレッシュ
３．ノーマル動作モード：”１”ＲＥＡＤ（読み出し）
しかし、上記のテスト方法では、リフレッシュカウンタの動作周期は不明であるため、製品のｔＲＥＦ規格に対しリフレッシュカウンタの周期が十分短いかどうかは判らない。
【００１０】
この結果、ｔＲＥＦ実力に対しリフレッシュカウンタの周期が十分短くないと、温度が少しでも高くなった場合に、メモリセルのリーク電流が増加してｔＲＥＦ実力が短くなり、メモリセルに書き込まれている保持データが破壊されて不良となる可能性がある。このため、十分な程度の温度マージンを設定して、つまり、より高温の厳しい温度条件で、テストを実行する必要があり、量産時の歩留りに影響が出る等の問題がある。
【００１１】
ところで、セルフリフレッシュ時には、通常、消費電力削減のためにＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｒｅｓｓ  Ｓｔｒｏｂｅ）系回路を非活性にしている。
【００１２】
図４は、ＤＲＡＭにおいてセルフリフレッシュ時に消費電力削減のためにＣＡＳ系回路を非活性にする回路構成を示している。この回路は、カラムアドレス取り込み信号φＹＥを出力するカラムアドレス取り込み開始信号発生部４１と、ＣＡＳ系非活性化信号φＣＤを出力するＣＡＳ系非活性化信号発生部４２を含み、ＤＲＡＭの内部回路、例えば制御部に含まれる。ＤＲＡＭ全体の主要構成については後述する。
【００１３】
カラムアドレス取り込み開始信号発生部４１は、内部ロウアドレス発生及びラッチ終了を示す信号φＹＳＴＡを入力とするインバータ４１−１と、インバータ４１−１の出力を一方の入力としＣＡＳ系非活性化信号発生部４２の出力であるＣＡＳ系非活性化信号φＣＤを他方の入力とするＮＯＲゲート４１−２を含む。カラムアドレス取り込み開始信号発生部４１はまた、ＮＯＲゲート４１−２の出力を一方の入力とし内部ＲＡＳ（Ｒｅａｄ  Ａｄｒｅｓｓ  Ｓｔｒｏｂｅ）起動信号φＲＡＳを他方の入力とするＮＡＮＤゲート４１−３、ＮＡＮＤゲート４１−３の出力に接続されたインバータ４１−４を含む。
【００１４】
ＣＡＳ系非活性化信号発生部４２は、セルフリフレッシュエントリ信号φＳＲを入力とするインバータ４２−１と、セルフリフレッシュエントリ信号φＳＲを一方の入力としＣＢＲ（ＣＡＳ  Ｂｅｆｏｒｅ  ＲＡＳ）リフレッシュ制御信号φＣＢＲＢを他方の入力とするＯＲゲート４２−２と、インバータ４２−１の出力を一方の入力としＯＲゲート４２−２の出力を他方の入力とするＮＡＮＤゲート４２−３を含む。
【００１５】
信号φＹＳＴＡはＣＢＲリフレッシュ制御信号φＣＢＲＢに同期している。また、カラムアドレス取り込み信号φＹＥはＣＡＳ系初段部５１に入力される。ＣＡＳ系初段部５１は、ＣＡＳ系回路制御信号φＣＡＳＢをＣＡＳ系回路５２（例えばカラムデコーダー）に出力する。なお、／の付いている信号は負論理を示している。
【００１６】
以上のような回路構成において、セルフリフレッシュエントリ信号φＳＲとＣＢＲリフレッシュ制御信号φＣＢＲＢを”Ｈ”（ハイレベル）としてＣＡＳ系非活性化信号φＣＤを”Ｈ”にし、カラムアドレス取り込み信号φＹＥを”Ｌ”（ローレベル）にすることによりＣＡＳ系回路５２が非活性にされる。
【００１７】
このため、図４の回路では、セルフリフレッシュ時にＹ（カラム）アドレス取り込みが出来ず、ＷＲＩＴＥ／ＲＥＡＤ動作を行うことができない。
【００１８】
本発明の企図するところは、セルフリフレッシュ時にもＷＲＩＴＥ動作を可能にし、これをセルフリフレッシュモードのテストに有効に利用できるようにすることにある。
【課題を解決するための手段】
【００１９】
本発明の態様によれば、セルフリフレッシュ機能を有する半導体記憶装置において、セルフリフレッシュ時にメモリセルへのデータ書き込み動作を可能にさせる回路手段を備えたことを特徴とする半導体記憶装置が提供される。
【００２０】
具体的には、セルフリフレッシュ時に、前記回路手段によって前記メモリセルへのデータ書き込みを可能にさせた状態にてリフレッシュカウンタにより決められるロウアドレス上のメモリセルにデータ書き込みを行なうことにより、セルフリフレッシュ周期が規格内であるかをテスト可能にしている。
【００２１】
本発明の他の態様によれば、セルフリフレッシュ機能を有する半導体記憶装置のテスト方法において、該半導体記憶装置にセルフリフレッシュ時にメモリセルへのデータ書き込み動作を可能にさせる回路手段を備え、ノーマル動作モードにてメモリセルへ一方の論理レベルのデータを書き込み、続いて、テストモードにてセルフリフレッシュと同時にメモリセルへ一定時間、他方の論理レベルのデータを書き込み、更に、ノーマル動作モードでメモリセルの書き込みデータを読み出してＰＡＳＳデータの数によりセルフリフレッシュの周期をテストする、ことを特徴とする半導体記憶装置のテスト方法が提供される。
【発明の効果】
【００２２】
本発明によれば、製品のｔＲＥＦ規格に対する過剰なマージン設定をなくすことができるので、量産時の歩留まり低下を防ぐことができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施例によるＤＲＡＭの主要構成を示したブロック図である。
【図２】図１のＤＲＡＭにおいてセルフリフレッシュ時にＷＲＩＴＥ動作を可能にさせる回路構成を示した図である。
【図３】本発明の第１の実施例の動作を説明するために、セルフリフレッシュモードのテストに適用されるテストパターンの一例を示した図である。
【図４】本発明の関連技術として、ＤＲＡＭにおいてセルフリフレッシュ時に消費電力削減のためにＣＡＳ系回路を非活性にする回路構成を示した図である。
【発明を実施するための形態】
【００２４】
図１は、本発明の第１の実施例によるＤＲＡＭの主要構成を示す。図１において、太い線で示す信号線は複数ビットで構成されていることを意味する。
【００２５】
クロックジェネレータ２１は、クロック信号ＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥを受け、クロック信号を後述するコントロールロジック部１０、カラムデコーダー２２、メモリセルアレイ１００における列選択用のカラムデコーダー２３、入出力データ保持用のラッチ回路２４に与える。メモリセルアレイ１００は、メモリセルをｍ行×ｎ列に配列したマトリクスである。
【００２６】
カラムデコーダー２２は、外部信号／ＣＳ、内部ＲＡＳ起動信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及び書き込みイネーブル信号／ＷＥに加えてクロックジェネレータ２１からクロック信号を受け、コントロールロジック部１０に出力を与える。
【００２７】
コントロールロジック部１０は、本発明の要部を構成しており、セルフリフレッシュエントリ信号φＳＲ、ＣＢＲリフレッシュ制御信号φＣＢＲＢを出力するコントロールロジック１３と、カラムアドレス取り込み信号φＹＥを出力するカラムアドレス取り込み開始信号発生部１１と、ＣＡＳ系非活性化信号φＣＤを出力するＣＡＳ系非活性化信号発生部１２を含む。
【００２８】
コントロールロジック部１０のＣＡＳ系非活性化信号発生部１２には、図４で説明した回路と同様、セルフリフレッシュエントリ信号φＳＲと、ＣＢＲリフレッシュ制御信号φＣＢＲＢが与えられる。本実施例では、ＣＡＳ系非活性化信号発生部１２に更に、アドレス信号Ａｄｒｅｓｓを入力とするモードレジスタ２５、モードレジスタ２５の出力を入力とするテストモード信号発生回路２６を経由して、セルフリフレッシュのためのテストモードエントリ信号φＴＥＳＴが入力される。
【００２９】
カラムアドレス取り込み開始信号発生部１１と、ＣＡＳ系非活性化信号発生部１２の詳細については後述する。
【００３０】
本実施例におけるＤＲＡＭはまた、ＲＡＳ系回路として、アドレス信号Ａｄｒｅｓｓを入力とするロウアドレスバッファ２７及び行選択用のロウデコーダー２８を含む。ロウアドレスバッファ２７はリフレッシュカウンタを含み、このリフレッシュカウンタにはリフレッシュタイマ２９が接続されている。
【００３１】
ＤＲＡＭは更に、ＣＡＳ系回路として、アドレス信号Ａｄｒｅｓｓ及びカラムアドレス取り込み信号φＹＥを入力とするカラムアドレスバッファ３０及びカラムデコーダー２３を含む。カラムアドレスバッファ３０はバーストカウンタを含む。
【００３２】
メモリセルアレイ１００とカラムデコーダー２３との間にはメモリセルアレイ１００におけるビット線の電位を検出、増幅するためのセンスアンプ３１が接続され、カラムデコーダー２３に接続されたラッチ回路２４にはデータ入出力用の入出力バッファ３２が接続されている。入出力バッファ３２にはまた、クロック信号ＣＫ、／ＣＫを入力とするＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路３３からクロック信号が与えられる。
【００３３】
次に、図２を参照して本発明の要部をなす、カラムアドレス取り込み開始信号発生部１１及びＣＡＳ系非活性化信号発生部１２について説明する。
【００３４】
カラムアドレス取り込み開始信号発生部１１は、内部ロウアドレス発生及びラッチ終了を示す信号φＹＳＴＡを入力とするインバータ（第１のインバータ）１１−１と、インバータ１１−１の出力を一方の入力としＣＡＳ系非活性化信号発生部１２の出力であるＣＡＳ系非活性化信号φＣＤを他方の入力とするＮＯＲゲート１１−２を含む。カラムアドレス取り込み開始信号発生部１１はまた、ＮＯＲゲート１１−２の出力を一方の入力とし内部ＲＡＳ起動信号φＲＡＳを他方の入力とするＮＡＮＤゲート（第１のＮＡＮＤゲート）１１−３、ＮＡＮＤゲート１１−３の出力に接続されたインバータ（第２のインバータ）１１−４を含む。
【００３５】
ＣＡＳ系非活性化信号発生部１２は、図１で説明したテストモード信号発生回路２６からのテストモードエントリ信号φＴＥＳＴを入力とするインバータ（第３のインバータ）１２−１と、セルフリフレッシュエントリ信号φＳＲを一方の入力としＣＢＲリフレッシュ制御信号φＣＢＲＢを他方の入力とするＯＲゲート１２−２と、インバータ１２−１の出力を一方の入力としセルフリフレッシュエントリ信号φＳＲを他方の入力とするＮＡＮＤゲート（第２のＮＡＮＤゲート）１２−３と、ＮＡＮＤゲート１２−３の出力を一方の入力としＯＲゲート１２−２の出力を他方の入力とするＮＡＮＤゲート（第３のＮＡＮＤゲート）１２−４を含む。
【００３６】
信号φＹＳＴＡはＣＢＲリフレッシュ制御信号φＣＢＲＢに同期している。また、カラムアドレス取り込み開始信号発生部１１からのカラムアドレス取り込み信号φＹＥはＣＡＳ系初段部３５（例えば図１のカラムアドレスバッファ３０）に入力される。ＣＡＳ系初段部３５は、ＣＡＳ系回路制御信号φＣＡＳＢをＣＡＳ系回路３６（例えば図１のカラムデコーダー２３）に出力する。
【００３７】
本実施例ではセルフリフレッシュ時にもＷＲＩＴＥ（書き込み）動作を行うことができるようにする手段として、図２に示すように、ＣＡＳ系非活性化信号発生部１２への入力としてテストモードエントリ信号φＴＥＳＴを追加すると共に、このテストモードエントリ信号φＴＥＳＴを入力とするインバータ１２−１と、ＮＡＮＤゲート１２−３を追加している。
【００３８】
このような追加手段によって、セルフリフレッシュエントリ信号φＳＲとＣＢＲリフレッシュ制御信号φＣＢＲＢを”Ｈ”（ハイレベル）にすると共に、テストモードエントリ信号φＴＥＳＴを”Ｈ”（ハイレベル）としてテストモードにエントリした状態でセルフリフレッシュを行うとＣＡＳ系非活性化信号φＣＤが”Ｌ”（ローレベル）となる。その結果、カラムアドレス取り込み信号φＹＥは”Ｈ”になり、ＣＡＳ系回路３６が活性化されてＷＲＩＴＥ動作が可能となる。このこととロウアドレスバッファ２７のリフレッシュカウンタにおいて自動カウントアップされるロウアドレスを利用し、セルフリフレッシュテストが行われる。
【００３９】
［実施例の動作］
本発明を適用したＤＲＡＭの動作例（テストパターン例）を図３に示す。本発明にかかるセルフリフレッシュのテストにおいては以下の手順１−３が実行される。
【００４０】
図３において、
１．ノーマル動作モードで、１Ｄｉｇｉｔ（ディジット）分のメモリセルにデータ”０”をＷＲＩＴＥした後、
２．セルフリフレッシュとデータ”１”のＷＲＩＴＥ動作を同時に行うテストモードを用い、リフレッシュカウンタが一回りするのに必要な時間だけ繰り返す。具体的には、セルフリフレッシュモード時に、リフレッシュカウンタが１周するのに必要な規格時間（例えば、７．８μｓｅｃ×８Ｋワード＝６４ｍｓｅｃ）に、各ワード線のメモリセルにデータ”１”を書き込む。その結果、ｔＲＥＦ規格内の周期でリフレッシュカウンタが動作している場合、上記のＤｉｇｉｔ線上のメモリセルに記憶されているデータは”１”に変わっている。このため、
３．ノーマル動作で期待値”１”をＲＥＡＤした場合のテスト結果はＰＡＳＳ、逆にセルフリフレッシュの周期がｔＲＥＦ規格より長い場合、上記のＤｉｇｉｔ線上のメモリセルの一部に”０”が残っているためテスト結果はＦＡＩＬ（フェイル）、すなわちセルフリフレッシュ周期がｔＲＥＦ規格外であると判定される。
【００４１】
［実施例の効果］
本実施例によるＤＲＡＭは、ＤＲＡＭデバイス内に、セルフリフレッシュとＷＲＩＴＥ動作を同時に行えるようにするための回路手段を追加したことにより、ｔＲＥＦ規格内の周期でリフレッシュカウンタが動作しているかどうかを確認することが可能となる。この結果、セルフリフレッシュ周期のＲＥＦ規格に対し、適切なマージンを設けた条件で直接試験できるので、過剰に温度を高くした試験を実施して歩留まりを悪くすることがなくなる。
【符号の説明】
【００４２】
１０    コントロールロジック部
１１、４１    カラムアドレス取り込み開始信号発生部
１２、４２    ＣＡＳ系非活性化信号発生部
３２    入出力バッファ
３３    ＤＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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