(57)【要約】【課題】メモリセルの微細化を図ることが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリのメモリセルは、素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、素子領域のうち浮遊ゲート電極の両側に位置する領域に形成された拡散層と、浮遊ゲート電極の上面から第１の方向に直交する第２の方向に浮遊ゲート電極の側面に亘って形成されたＩＰＤ膜と、浮遊ゲート電極上および隣接する浮遊ゲート電極間に、ＩＰＤ膜を介して、第２の方向に連続して形成された制御ゲート電極と、を有する。ＩＰＤ膜は、Ｌｏｗ−ｋ膜である。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子領域と素子分離領域とが第１の方向に延びるラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第１の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第２の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、
前記素子領域のうち前記浮遊ゲート電極の両側に位置する領域に形成された拡散層と、
前記浮遊ゲート電極の上面から前記第１の方向に直交する第２の方向の前記浮遊ゲート電極の側面に亘って形成されたＩＰＤ膜と、
前記浮遊ゲート電極上および隣接する前記浮遊ゲート電極間に、前記ＩＰＤ膜を介して、前記第２の方向に連続して形成された制御ゲート電極と、を有し、
前記ＩＰＤ膜は、Ｌｏｗ−ｋ膜である
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記Ｌｏｗ−ｋ膜は、多孔質なＳｉＯ２膜、または、ＳｉＣＯＨ膜
ことを特徴とする１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
素子領域と素子分離領域とが第１の方向に延びるラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第１の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第２の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、
前記素子領域のうち前記浮遊ゲート電極の両側に位置する領域に形成された拡散層と、
前記浮遊ゲート電極の上面から前記第１の方向に直交する第２の方向の前記浮遊ゲート電極の側面に亘って形成されたエアギャップと、
前記浮遊ゲート電極上および隣接する前記浮遊ゲート電極間に、前記エアギャップを介して、前記第２の方向に連続して形成された制御ゲート電極と、を有する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記素子分離領域の素子分離絶縁膜の上面の位置が、前記ゲート絶縁膜の上面の位置よりも高い
ことを特徴とする請求項１ないし３の何れかに記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
浮遊ゲート電極の上面および側壁にＩＰＤ膜を介して制御ゲート電極が設けられたメモリセルを備えたＮＡＮＤ型フラッシュメモリの製造方法であって、
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記浮遊ゲート電極となる第１の導電体膜を形成し、
前記ゲート絶縁膜、前記第１の導電体膜、および、前記半導体基板を第１のレジストパターンをマスクとしてエッチングすることにより、第１の方向に延びる第１の溝を形成し、
前記第１の溝内に、素子分離絶縁膜を、この素子分離絶縁膜の上面の位置が、前記第１の導電体膜の上面の位置よりも低く、且つ、前記第１の導電体膜の下面の位置よりも高くなるように、形成し、
前記第１の導電体膜上および前記素子分離絶縁膜上に、前記ＩＰＤ膜となるＬｏｗ−ｋ膜を堆積し、
前記Ｌｏｗ−ｋ膜上に、第２の導電体膜を堆積し、
第２のレジストパターンをマスクとして、前記第２の導電体膜、前記Ｌｏｗ−ｋ膜、および前記第１の導電体膜をエッチングすることにより、前記第１の方向と直交する第２の方向に延び前記半導体基板に繋がる第２の溝を形成し、
前記第２の溝内に、層間絶縁膜を形成する
ことを特徴とするＮＡＮＤ型フラッシュメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極の両側にＩＰＤ（Ｉｎｔｅｒ−ｐｏｌｙ  ｄｉｅｌｅｃｔｒｉｃｓ）膜を介して制御ゲート電極が設けられたメモリセルを備えたＮＡＮＤ型フラッシュメモリおよびその製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの微細化が進んでいる。
【０００３】
このように微細化が進むと、ＮＡＮＤ型フラッシュメモリのメモリセルでは、以下の式（１）〜（３）で表されるように、寄生容量の効果により所望のカップリング比の確保が困難になる。
【０００４】
ここで、メモリセルのトンネル酸化膜の容量Ｃｏｘと膜厚ｔｏｘ、および面積Ｓｏｘの関係は、式（１）のように表される。なお、εはトンネル酸化膜の誘電率である。
Ｃｏｘ=εＳｏｘ／ｔｏｘ・・・（１）
【０００５】
また、隣接するポリシリコン間の絶縁膜（ＩＰＤ膜）の容量Ｃｉｐｄ、容量膜厚ｔｉｐｄ（ＳｉＯ２換算）、および面積Ｓｉｐｄの関係は、式（２）のように表される。
Ｃｉｐｄ＝εＳｉｐｄ／ｔｉｐｄ・・・（２）
【０００６】
したがって、カップリング比Ｃｒは、式（３）のように表される。
Ｃｒ＝Ｃｉｐｄ／（Ｃｏｘ＋Ｃｉｐｄ）・・・（３）
【０００７】
ここで、近年、浮遊ゲート電極ＦＧの両側に制御ゲート電極ＣＧが配置されるセル構造を有するＮＡＮＤ型フラッシュメモリが提案されている（例えば、特許文献１参照。）。
【０００８】
この従来のＮＡＮＤ型フラッシュメモリの隣接する浮遊ゲート電極間をシュリンク（ｓｈｒｉｎｋ）する際には、メモリセルの所望の特性を得るために、上記（３）式で表される書き込みの際の効率の因子になるカップリング比Ｃｒを、所定値以上に維持する必要がある。
【０００９】
さらに、ポリシリコンや金属などの導電層で形成される制御ゲート電極の膜厚を、電気的に有効な膜厚以上に確保する必要がある。
【００１０】
したがって、隣接する浮遊ゲート電極間をシュリンクすると、この隣接する浮遊ゲート電極間の隙間に制御ゲート電極とＩＰＤ膜を形成することが困難になる。
【００１１】
一方、微細化に応じてＩＰＤ膜の薄膜化が要求される。そして、ＩＰＤ膜を薄膜化すると、ＩＰＤ膜としてのリーク電流のスペックを満たすことが困難になり、さらには、メモリセルの動作マージンの確保が困難になる。
【００１２】
したがって、ＩＰＤ膜の薄膜化は、メモリセルの微細化の重要な因子と考えられている。
【００１３】
このように、ＮＡＮＤ型フラッシュメモリのメモリセルの微細化においての問題点は、隣接する浮遊ゲート電極間を、如何にシュリンクするかにある。
【００１４】
従来は、メモリセルのカップリング比Ｃｒを確保するために、例えば、浮遊ゲート電極の側面をＩＰＤ膜で覆ってトンネル絶縁膜よりも面積を大きくするものがある。そして、該ＩＰＤ膜は例えばＳｉＯ２−ＳｉＮ−ＳｉＯ２の３層からなる高誘電膜（ＯＮＯ膜）で構成されていた。
【００１５】
したがって、従来から適用される該ＩＰＤ膜は、物理的には厚く、一方、等化酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｒｅｎｔ  Ｏｘｉｄｅ  Ｔｉｃｋｎｅｓｓ）が薄い膜である。
【００１６】
しかし、隣接する浮遊ゲート電極間をシュリンクするためには、ＩＰＤ膜を薄膜化しなければならない。
【００１７】
すなわち、上記従来のＮＡＮＤ型フラッシュメモリの構成では、メモリセルの微細化が困難であるという問題があった。
【特許文献１】特開２００７−２９４５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、メモリセルの微細化を図ることが可能なＮＡＮＤ型フラッシュメモリおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリは、
素子領域と素子分離領域とが第１の方向に延びるラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第１の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第２の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、
前記素子領域のうち前記浮遊ゲート電極の両側に位置する領域に形成された拡散層と、
前記浮遊ゲート電極の上面から前記第１の方向に直交する第２の方向の前記浮遊ゲート電極の側面に亘って形成されたＩＰＤ膜と、
前記浮遊ゲート電極上および隣接する前記浮遊ゲート電極間に、前記ＩＰＤ膜を介して、前記第２の方向に連続して形成された制御ゲート電極と、を有し、
前記ＩＰＤ膜は、Ｌｏｗ−ｋ膜であることを特徴とする。
【００２０】
本発明の他の態様に係るＮＡＮＤ型フラッシュメモリは、
素子領域と素子分離領域とが第１の方向に延びるラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第１の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第２の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、
前記素子領域のうち前記浮遊ゲート電極の両側に位置する領域に形成された拡散層と、
前記浮遊ゲート電極の上面から前記第１の方向に直交する第２の方向の前記浮遊ゲート電極の側面に亘って形成されたエアギャップと、
前記浮遊ゲート電極上および隣接する前記浮遊ゲート電極間に、前記エアギャップを介して、前記第２の方向に連続して形成された制御ゲート電極と、を有することを特徴とする。
【００２１】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリの製造方法は、
浮遊ゲート電極の上面および側壁にＩＰＤ膜を介して制御ゲート電極が設けられたメモリセルを備えたＮＡＮＤ型フラッシュメモリの製造方法であって、
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記浮遊ゲート電極となる第１の導電体膜を形成し、
前記ゲート絶縁膜、前記第１の導電体膜、および、前記半導体基板を第１のレジストパターンをマスクとしてエッチングすることにより、第１の方向に延びる第１の溝を形成し、
前記第１の溝内に、素子分離絶縁膜を、この素子分離絶縁膜の上面の位置が、前記第１の導電体膜の上面の位置よりも低く、且つ、前記第１の導電体膜の下面の位置よりも高くなるように、形成し、  
前記第１の導電体膜上および前記素子分離絶縁膜上に、前記ＩＰＤ膜となるＬｏｗ−ｋ膜を堆積し、
前記Ｌｏｗ−ｋ膜上に、第２の導電体膜を堆積し、
第２のレジストパターンをマスクとして、前記第２の導電体膜、前記Ｌｏｗ−ｋ膜、および前記第１の導電体膜をエッチングすることにより、前記第１の方向と直交する第２の方向に延び前記半導体基板に繋がる第２の溝を形成し、
前記第２の溝内に、層間絶縁膜を形成することを特徴とする。
【発明の効果】
【００２２】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルの微細化を図ることができる。
【発明を実施するための最良の形態】
【００２３】
本発明では、例えば、このＮＡＮＤ型フラッシュメモリのＩＰＤ膜として、Ｌｏｗ−ｋ膜を用いるか、もしくは、さらに誘電率の低いエアギャップを用いる。
【００２４】
これにより、物理的に薄く、且つ、厚い等化酸化膜厚を有するＩＰＤ膜が得られる。
【００２５】
したがって、隣接する浮遊ゲート電極間のＩＰＤ膜を薄膜化し、この浮遊ゲート電極間をシュリンクすることができる。
【００２６】
すなわち、ＮＡＮＤ型フラッシュメモリのメモリセルのさらなる微細化が可能になる。
【００２７】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００２８】
図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。また、図２Ａは、図１に示すＮＡＮＤ型フラッシュメモリ１００のＸ−Ｘ線に沿った断面の断面図である。また、図２Ｂは、図１に示すＮＡＮＤ型フラッシュメモリ１００のＹ−Ｙ線に沿った断面の断面図である。
【００２９】
図１、図２Ａ、図２Ｂに示すように、ＮＡＮＤ型フラッシュメモリ１００のメモリセル領域では、半導体基板であるシリコン基板１上に、図中縦方向に延びる素子領域ＡＡと素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）とが第１の方向（ビット線ＢＬ方向）に延びるラインアンドスペースパターンで形成されている。
【００３０】
ＮＡＮＤ型フラッシュメモリ１００は、選択ゲートトランジスタＳＧＤＴｒ、ＳＧＳＴｒと、メモリセルＭＣと、を備える。
【００３１】
選択ゲートトランジスタＳＧＤＴｒは、素子領域ＡＡ上に形成され、ビット線ＢＬに一端（ドレイン）が接続されている。
【００３２】
選択ゲートトランジスタＳＧＳＴｒは、素子領域ＡＡ上に形成され、ソース線に一端（ソース）が接続されている。
【００３３】
ＮＡＮＤ型フラッシュメモリ１００には、第２の方向（ワード線ＷＬ方向）に延び、第１の方向（ビット線ＢＬ方向）に所定の間隔を置いて配置される制御ゲート電極ＣＧ及び選択ゲート電極ＳＧＤ、ＳＧＳが形成されている。例えば、制御ゲート電極ＣＧ（ワード線ＷＬ）の３２本おきに２個の選択ゲート電極（ＳＧＤ、ＳＧＳ）が形成されている。
【００３４】
選択ゲート電極ＳＧＤは、素子領域ＡＡ上に形成された拡散層と、ゲート絶縁膜３とともに、選択ゲートトランジスタＳＧＤＴｒを構成する。
【００３５】
選択ゲート電極ＳＧＳは、素子領域ＡＡ上に形成された拡散層と、ゲート絶縁膜３とともに、選択ゲートトランジスタＳＧＳＴｒを構成する。
【００３６】
メモリセルＭＣは、素子領域ＡＡ上に形成され、選択ゲートトランジスタＳＧＤＴｒの他端（ソース）と選択ゲートトランジスタＳＧＳＴｒの他端（ドレイン）との間で、複数個直列に接続されている。
【００３７】
このメモリセルＭＣは、拡散層２と、ゲート絶縁膜（トンネル酸化膜）３と、浮遊ゲート電極ＦＧと、ＩＰＤ膜４と、制御ゲート電極ＣＧ（ワード線ＷＬ）と、を有する。
【００３８】
拡散層２は、素子領域ＡＡのうち浮遊ゲート電極ＦＧの両側に位置する領域に形成されている。すなわち、メモリセルＭＣは第１の方向に所定の間隔を置いて、互いに拡散層２を共有するように複数個直列に配置されることによりメモリセルストリングを構成し、このメモリセルストリングが第２の方向に所定の間隔を置いて配置されていると言える。
【００３９】
浮遊ゲート電極ＦＧは、素子領域ＡＡ上にゲート絶縁膜３を介して形成された柱状の形状を有する。
【００４０】
ＩＰＤ膜４は、浮遊ゲート電極ＦＧの上面から該第１の方向（ビット線方向）に直交する第２の方向（ワード線方向）の浮遊ゲート電極ＦＧの側面に亘って形成されている。このＩＰＤ膜４は、素子分離絶縁膜６上にも連続して形成されている。
【００４１】
制御ゲート電極ＣＧは、浮遊ゲート電極ＦＧ上および隣接する浮遊ゲート電極ＦＧ間に、ＩＰＤ膜４を介して、該第２の方向（ワード線方向）に連続して形成されている。これにより、メモリセルＭＣの既述のカップリング比を増加することができるようになっている。
【００４２】
このように、制御ゲート電極ＣＧは、隣接する素子領域ＡＡ上に亘って（すなわち、素子分離領域の素子分離絶縁膜６を跨ぐように）、形成されている。この制御ゲート電極ＣＧと素子分離絶縁膜６との間にも、ＩＰＤ膜４が形成されている。
【００４３】
なお、ＩＰＤ膜４は、比誘電率ε＝２．５程度の多孔質なＳｉＯ２膜や、ＳｉＣＯＨ膜等のＬｏｗ−ｋ膜である（以下、ＩＰＤ膜４をＬｏｗ−ｋ膜４とも記載する）。なお、このＬｏｗ−ｋ膜に代えて、比誘電率ε＝１．０のエアギャップ（空隙）をＩＰＤ膜４に適用してもよい。
【００４４】
また、素子分離絶縁膜６の上面６１の位置が、ゲート絶縁膜３の上面３１の位置よりも高くなるように設定されている。すなわち、素子分離絶縁膜６の上面６１の位置が、浮遊ゲート電極ＦＧの上面ＦＧ１よりも低く、且つ、浮遊ゲート電極ＦＧの下面ＦＧ２の位置よりも低くなるように設定されている。
【００４５】
また、ビット線コンタクトＣＢは、ビット線ＢＬと素子領域ＡＡ（選択ゲート電極ＳＧＤのトランジスタのドレイン）との間に接続されている。
【００４６】
また、ソース線コンタクトＣＳは、ソース線ＢＬと素子領域ＡＡ（選択ゲート電極ＳＧＳのトランジスタのソース）との間に接続されている。
【００４７】
また、第１の方向に隣接するメモリセルＭＣの制御ゲート電極ＣＧ、ＩＰＤ膜４及び浮遊ゲート電極ＦＧ間は、層間絶縁膜９により分離されている。
【００４８】
ここで、以上のような構成を有する実施例１に係るＮＡＮＤ型フラッシュメモリ１００の製造方法について説明する。
【００４９】
図３ないし図１２は、実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の各工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【００５０】
また、図１３は、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の図９と同じ工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。また、図１４は、図１３に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。また、図１５は、図１４に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。また、図１６は、図１５に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【００５１】
先ず、シリコン基板１にドーピングを行うことにより、ウェル（Ｗｅｌｌ）／チャネル（ｃｈａｎｎｅｌ）を形成する。
【００５２】
さらに、シリコン基板１上に、ゲート絶縁膜３となる熱酸化膜（ＳｉＯ２）を形成する。なお、プログラム（ｐｒｏｇｒａｍ）／消去（Ｅｒａｓｅ）時に使用する高電圧が印加される領域の熱酸化膜の膜厚は、例えば、３５ｎｍ程度である。一方、該高電圧が印加されない領域の熱酸化膜の膜厚は、例えば、８ｎｍ程度である。
【００５３】
その後、浮遊ゲート電極ＦＧとなる導電体膜であるポリシリコンを、例えば、８０ｎｍ程度堆積する。これにより、熱酸化膜３上にポリシリコン膜７を形成する。
【００５４】
さらに、ポリシリコン膜７上全面にＳｉＮ膜８を、例えば、１００ｎｍ程度堆積する（図３）。このＳｉＮ膜８は、後述のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）のストッパ膜になる。
【００５５】
次に、素子領域ＡＡを形成するための所望のレジストパターン（図示せず）をＳｉＮ膜８上に形成する。そして、該レジストパターンをマスクとして、ＲＩＥ法により、ＳｉＮ膜８、ポリシリコン膜７、ゲート絶縁膜３、シリコン基板１を、順次エッチングすることにより、ビット線方向に延びる所望の深さ（例えば、２００ｎｍ）の溝１ａを形成する。その後、シリコン基板１上に残存する該レジストパターンを除去する（図４）。
【００５６】
次に、プラズマ（ｐｌａｓｍａ）法により、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜を例えば４００ｎｍ程度堆積する。これにより、ＳｉＮ膜８が埋没するまでシリコン基板１に形成された溝１ａをＳｉＯ２で埋め込む。
【００５７】
次に、シリコン基板１上に残存するＳｉＮ膜８が露出するように、ＳｉＮ膜８をストッパとして、ＣＭＰ法により平坦化を行う。これにより、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）となる素子分離絶縁膜６を形成する（図５）。
【００５８】
次に、素子分離絶縁膜６を形成した後に、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、残存するＳｉＮ膜８をマスクとして、溝１ａに埋め込んだＳｉＯ２膜をポリシリコン膜７の側面の一部が露出するまで、エッチング除去する。
【００５９】
これにより、素子分離絶縁膜６の上面６１の位置が、ポリシリコン膜７（すなわち、浮遊ゲート電極ＦＧ）の上面７１の位置よりも低く、且つ、ポリシリコン膜７の下面７２の位置よりも高くなる。
【００６０】
さらに、残存するＳｉＮ膜８を、例えば、Ｈ３ＰＯ４液等の薬液を用いて除去する（図６）。
【００６１】
次に、Ｌｏｗ−ｋ膜(ここでは、例えば、比誘電率ε＝２．５程度の多孔質なＳｉＯ２膜や、ＳｉＣＯＨ等)４を、シリコン基板１上（ポリシリコン膜７上および素子分離絶縁膜６上）に、例えば、５ｎｍ程度堆積する。これにより、ポリシリコン膜７（浮遊ゲート電極ＦＧ）の表面上および素子分離絶縁膜６の表面上に、Ｌｏｗ−ｋ膜４を形成する（図７）。
【００６２】
これにより、ワード線方向に隣接する浮遊ゲート電極ＦＧ間は、Ｌｏｗ−ｋ膜４で、１０ｎｍ程度、充填されることになる。
【００６３】
ここで、Ｌｏｗ−ｋ膜４の物理的な膜厚は、既述の従来のＮＡＮＤ型フラッシュメモリに用いられた高誘電膜の物理的な膜厚よりも、薄くなる。
【００６４】
したがって、この工程において、Ｌｏｗ−ｋ膜４が成膜されたワード線方向に隣接する浮遊ゲート電極ＦＧ間のスペース４１を、従来と比較して、より広くすることができる。
【００６５】
次に、Ｌｏｗ−ｋ膜４上、および、このＬｏｗ−ｋ膜４が成膜された隣接する浮遊ゲート電極ＦＧ間のスペース４１に、ポリシリコン膜を、例えば、１２０ｎｍ程度堆積する。
【００６６】
これにより、Ｌｏｗ−ｋ膜４の表面上に、制御ゲート電極ＣＧとなるポリシリコン膜１０を、形成する。さらに、このポリシリコン膜１０上に、後のＣＭＰのストッパ膜となるＳｉＮ膜１１を、例えば、１００ｎｍ程度堆積する（図８）。
【００６７】
次に、制御ゲート電極ＣＧを形成するためのレジストパターン１２をマスクとして、ＲＩＥ法により、ＳｉＮ膜１１、ポリシリコン膜１０、Ｌｏｗ−ｋ膜４、ポリシリコン膜７を、エッチングし選択的に除去する（図９、図１３）。これにより、制御ゲート電極ＣＧが形成されるとともに、ワード線方向に延びる溝１０ａが形成される。
【００６８】
次に、残存する該レジストパターン１２を除去した後に、シリコン基板１全面に、シリコン酸化膜として、例えば、３ｎｍ程度のＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜（図示せず）を堆積する。これにより、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧの露出した表面をシリコン酸化膜（図示せず）で覆う。
【００６９】
次に、例えば、不純物としてＡｓ等のイオンを、ゲート絶縁膜３を介して、シリコン基板１にイオン注入する。さらに、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法等により、該不純物を活性化させる。これにより、シリコン基板１に拡散層２を形成する（図１４）。
【００７０】
次に、シリコン基板１の全面に、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜９１を、例えば、５００ｎｍ堆積する。そして、例えば、水蒸気雰囲気の酸化法により、ＢＰＳＧ膜９１を熱処理（例えば、８５０℃、１０ｍｉｎ）する。その後、ＣＭＰ法により、ＳｉＮ膜１１が露出するまで、ＢＰＳＧ膜９１を平坦化する（図１０、図１５）。
【００７１】
これにより、ビット線方向（Ｙ−Ｙ方向）で隣接する浮遊ゲート電極ＦＧ間および制御ゲート電極ＣＧ間を絶縁する層間絶縁膜９（図２Ｂ）が溝１０ａ内に形成される。
【００７２】
次に、露出したＳｉＮ膜１１を、例えば、ＲＩＥ法により選択的に除去する。そして、例えば、Ｃｏ膜１４をポリシリコン膜１０上およびＢＰＳＧ膜９１上に堆積する。そして、シリサイドの形成のために必要な熱処理により、ポリシリコン膜１０の上部をシリサイド化する。すなわち、ポリシリコン膜１０の上部にシリサイド層１３を形成する（図１１、図１６）。これにより、制御ゲート電極ＣＧが低抵抗化される。
【００７３】
その後、一般的なＮＡＮＤ型フラッシュメモリの製造工程により、層間絶縁膜１９や、ＢＬ線等の配線をシリコン基板１上に形成する（図１２）。これにより、図１、図２Ａ、図２Ｂに示すＮＡＮＤ型フラッシュメモリ１００が完成する。
【００７４】
ここで、図１７Ａは、実施例１に係るＮＡＮＤ型フラッシュメモリ１００の隣接する浮遊ゲート電極間に注目したワード線方向に沿った断面を示す断面図である。また、図１７Ｂは、従来のＮＡＮＤ型フラッシュメモリの隣接する浮遊ゲート電極間に注目したワード線方向に沿った断面を示す断面図である。
【００７５】
本実施例では、ＮＡＮＤ型フラッシュメモリのＩＰＤ膜として、Ｌｏｗ−ｋ膜を用いる。これにより、メモリセルに要求される特性を満たしつつ、隣接する浮遊ゲート電極間のＩＰＤ膜を薄膜化することができる。すなわち、図１７Ａに示すように、スペースＳ１を広くできる。これにより、浮遊ゲート電極間をシュリンクすることができる。
【００７６】
したがって、本実施例では、ＮＡＮＤ型フラッシュメモリのメモリセルのさらなる微細化が可能になる。
【００７７】
一方、既述の従来例では、ＮＡＮＤ型フラッシュメモリのＩＰＤ膜として、例えばＳｉＯ２−ＳｉＮ−ＳｉＯ２の３層からなる高誘電膜を用いている。これにより、メモリセルに要求される特性を満たしつつ、隣接する浮遊ゲート電極間のＩＰＤ膜を薄膜化することができない。すなわち、図１７Ｂに示すように、スペースＳ２が狭くなる。これにより、浮遊ゲート電極間をシュリンクすることができない。
【００７８】
ここで、Ｌｏｗ−ｋ膜、ＯＮＯ膜、およびシリコン酸化膜のリーク電流の特性について説明する。
【００７９】
図１８は、同じ膜厚を有するＬｏｗ−ｋ膜、ＯＮＯ膜、およびシリコン酸化膜に印加される電界と、それらのリーク電流との関係を示す図である。
【００８０】
図１８に示すように、メモリセルトランジスタの閾値電圧によらずメモリセルトランジスタを確実にオンさせる中電界領域および浮遊ゲート電極ＦＧに電荷注入が起こる高電界領域において、Ｌｏｗ−ｋ膜は、シリコン酸化膜よりもリーク電流が小さく、ＯＮＯ膜とほぼ同様の特性を有する。このように、Ｌｏｗ−ｋ膜は、ＮＡＮＤ型フラッシュメモリのＩＰＤ膜として十分適用可能である。なお、ＩＰＤ膜にエアギャップ（空隙）を用いた場合も、ＯＮＯ膜よりも絶縁性が高く、十分なリーク特性を実現し、ＮＡＮＤ型フラッシュメモリに同様に適用可能である。
【００８１】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルの微細化を図ることができる。
【実施例２】
【００８２】
実施例１では、ワード線ＷＬ（制御ゲート電極ＣＧ）と浮遊ゲート電極ＦＧとの間をＬｏｗ−ｋ膜で絶縁する構成の一例およびその製造方法について説明した。
【００８３】
本実施例２では、ワード線ＷＬ（制御ゲート電極ＣＧ）と浮遊ゲート電極ＦＧとの間をエアギャップ（空隙）で絶縁する構成の一例およびその製造方法について説明する。
【００８４】
なお、実施例２のＮＡＮＤ型フラッシュメモリの構成は、上記点以外に関して、実施例１の図１に示すＮＡＮＤ型フラッシュメモリ１００と同様である。
【００８５】
ここで、図１９Ａは、本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。図１９Ｂは、図１９Ａに示すＮＡＮＤ型フラッシュメモリ１００のＸ−Ｘ線に沿った断面の断面図である。また、図１９Ｃは、図１９Ａに示すＮＡＮＤ型フラッシュメモリ１００のＹ−Ｙ線に沿った断面の断面図である。
【００８６】
なお、図中、実施例１の図と同じ符号は、実施例１の図で該符号が付された構成と同様の構成を示す。
【００８７】
図１９Ａ、図１９Ｂ、図１９Ｃに示すように、ＮＡＮＤ型フラッシュメモリ１００のメモリセル領域では、半導体基板であるシリコン基板１上に、図中縦方向に延びる素子領域ＡＡと素子分離領域ＳＴＩとが第１の方向（ビット線ＢＬ方向）に延びるラインアンドスペースパターンで形成されている。
【００８８】
実施例１と同様に、ＮＡＮＤ型フラッシュメモリ１００は、選択ゲートトランジスタＳＧＤＴｒ、ＳＧＳＴｒと、メモリセルＭＣと、を備える。
【００８９】
さらに実施例２では図１９Ａに示すように、図中縦方向に延びるダミー素子領域ＤＡＡが素子領域ＡＡ間に素子分離領域ＳＴＩを介して１本形成されている。このダミー素子領域ＤＡＡのワード線WLと交差する部分にはメモリセルとして機能しない複数のダミーメモリセルＭＣ′が形成されている。
【００９０】
メモリセルＭＣは、拡散層２と、ゲート絶縁膜（トンネル酸化膜）３と、浮遊ゲート電極ＦＧと、エアギャップ２０４と、制御ゲート電極ＣＧ（ワード線ＷＬ）と、を有する。
【００９１】
拡散層２は、素子領域ＡＡのうち浮遊ゲート電極ＦＧの両側に位置する領域に形成されている。
【００９２】
浮遊ゲート電極ＦＧは、素子領域ＡＡ上にゲート絶縁膜３を介して形成された柱状の形状を有する。
【００９３】
エアギャップ２０４は、浮遊ゲート電極ＦＧの上面から該第１の方向（ビット線方向）の浮遊ゲート電極ＦＧの側面に亘って形成されている。このエアギャップ２０４は、素子分離絶縁膜６上にも形成されている。
【００９４】
制御ゲート電極ＣＧは、浮遊ゲート電極ＦＧ上および隣接する浮遊ゲート電極ＦＧ間に、エアギャップ２０４を介して、該第１の方向（ビット線方向）に直交する第２の方向（ワード線方向）に連続して形成されている。これにより、メモリセルＭＣの既述のカップリング比を増加することができるようになっている。
【００９５】
このように、制御ゲート電極ＣＧは、隣接する素子領域ＡＡ上に亘って（すなわち、素子分離領域の素子分離絶縁膜６を跨ぐように）、形成されている。この制御ゲート電極ＣＧと素子分離絶縁膜６との間にも、エアギャップ２０４が形成されている。
【００９６】
ダミーメモリセルＭＣ‘は、ゲート絶縁膜（トンネル酸化膜）３と、浮遊ゲート電極ＦＧと、エアギャップ２０４と、制御ゲート電極ＣＧ（ワード線ＷＬ）とを有し、図１９Ａの支持部ＥＩ‘の部分で浮遊ゲート電極ＦＧと制御ゲート電極ＣＧが接続されている。
【００９７】
このダミーメモリセルＭＣ′は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧを短絡させることにより、ワード線ＷＬ方向に延びる制御ゲート電極ＣＧを支持しているので、自重により制御ゲート電極ＣＧが浮遊ゲート電極ＦＧに落ちることはない。すなわち、この支持部ＥＩ‘を中心としてエアブリッジを形成している。なお、この支持部ＥＩ’は制御ゲート電極ＣＧと同じ材料で形成されている。
【００９８】
また、浮遊ゲート電極ＦＧは、その上部が細くなる凸型をしている。この構造により隣接する浮遊ゲート電極ＦＧ間を広くすることができる。その結果、メモリセルの微細化をさらに図ることができる。
【００９９】
上記以外は、実施例２のＮＡＮＤ型フラッシュメモリの他の構成は、実施例１のＮＡＮＤ型フラッシュメモリの構成と同様である。
【０１００】
ここで、以上のような構成を有する実施例２に係るＮＡＮＤ型フラッシュメモリ１００の製造方法について説明する。
【０１０１】
図２０ないし図２６は、実施例２に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の各工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【０１０２】
また、図２７は、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の図２３と同じ工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。また、図２８は、図２７に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。また、図２９は、図２８に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。また、図３０は、図２９に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。また、図３１は、図３０に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【０１０３】
なお、本実施例２の半導体装置の製造方法は、実施例１で説明した図６までの工程は同様である。
【０１０４】
実施例１の図６までと同様の工程により、シリコン基板１上に素子分離絶縁膜６、ゲート絶縁膜３、ポリシリコン７を形成する（図６）。
【０１０５】
次に、犠牲膜となる窒化膜（ＳｉＮ膜）である犠牲ＳｉＮ膜２０４ｘを、シリコン基板１上に、例えば、５ｎｍ程度堆積する。これにより、ポリシリコン膜７（浮遊ゲート電極ＦＧ）の表面上および素子分離絶縁膜６の表面上に、犠牲ＳｉＮ膜２０４ｘを形成する。なお、この工程によりポリシリコン膜７の露出部分が犠牲ＳｉＮ膜２０４ｘにより浸食される。その結果、ポリシリコン膜７は、その上部が細い凸型になる（図２０）。すなわち、ワード線方向の断面において、ポリシリコン膜７の素子分離絶縁膜６と接する部分は太く、ポリシリコン膜７の素子分離絶縁膜６より上の部分は細い形状となる。
【０１０６】
これにより、隣接する浮遊ゲート電極ＦＧ間は、犠牲ＳｉＮ膜２０４ｘで、１０ｎｍ程度、充填されることになる。
【０１０７】
ここで、犠牲ＳｉＮ膜２０４ｘの物理的な膜厚は、既述の従来のＮＡＮＤ型フラッシュメモリに用いられた高誘電膜の物理的な膜厚よりも、薄くする。
【０１０８】
したがって、この工程において、犠牲ＳｉＮ膜２０４ｘが成膜されたワード線方向に隣接する浮遊ゲート電極ＦＧ間のスペース４１を、従来と比較して、より広くすることができる。さらに、ポリシリコン膜７を凸型にすることにより、浮遊ゲート電極ＦＧ間のスペース４１をさらに広くすることができる。
【０１０９】
次に、犠牲ＳｉＮ膜２０４ｘ上、および、この犠牲ＳｉＮ膜２０４ｘが成膜された隣接する浮遊ゲート電極ＦＧ間のスペース４１に、ポリシリコンを、例えば、１２０ｎｍ程度堆積する。
【０１１０】
次に、ダミーメモリセルＭＣ‘が形成される部分において、犠牲ＳｉＮ膜２０４ｘの一部（図１９Ａの支持部ＥＩ‘に相当する部分）を除去する。この支持部ＥＩ’は、選択ゲート電極ＳＧＤ、ＳＧＳに形成する浮遊ゲート電極ＦＧと制御ゲート電極ＣＧの接続部ＥＩと同時に形成することができる。その結果、工程を省略することができる。また、保護膜として制御ゲート電極ＣＧの一部を堆積した後に支持部ＥＩ‘を形成しても良い（図２１）。
【０１１１】
これにより、犠牲ＳｉＮ膜２０４ｘの表面上に、制御ゲート電極ＣＧとなるポリシリコン膜１０を形成する。この工程により支持部ＥＩ‘もポリシリコン膜１０で埋められる。さらに、このポリシリコン膜１０上に、後のＣＭＰのストッパ膜となるＳｉＮ膜１１を、例えば、１００ｎｍ程度堆積する（図２２）。次に、制御ゲート電極ＣＧを形成するためのレジストパターン１２をマスクとして、ＲＩＥ法により、ＳｉＮ膜１１、ポリシリコン膜１０、犠牲ＳｉＮ膜２０４ｘ、ポリシリコン膜７を、エッチングし選択的に除去する（図２３、図２７）。これにより、制御ゲート電極ＣＧが形成されるとともに、ワード線方向に延びシリコン基板１に繋がる溝１０ａが形成される。
【０１１２】
次に、残存する該レジストパターン１２を除去した後に、シリコン基板１全面に、シリコン酸化膜として、例えば、３ｎｍ程度のＨＴＯ膜（図示せず）を堆積する。これにより、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧの露出した表面をシリコン酸化膜で覆う。
【０１１３】
次に、例えば、不純物としてＡｓ等のイオンを、ゲート絶縁膜３を介して、シリコン基板１にイオン注入する。さらに、ＲＴＡ法等により、該不純物を活性化させる。これにより、シリコン基板１に拡散層２を形成する（図２８）。
【０１１４】
次に、シリコン基板１全面に、ＮＳＧ（Ｎｏｎ  Ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を堆積する（図示せず）。そして、ＣＭＰ法により、ＳｉＮ膜１１の表面が露出するまで、該ＮＳＧを平坦化する。その後、ＲＩＥ法により、該ＮＳＧをエッチバック（ｅｔｃｈ  ｂａｃｋ）する。さらに、シリコン基板１を洗浄処理する。これにより、犠牲ＳｉＮ膜２０４ｘの側面を露出させる。
【０１１５】
次に、例えば、Ｈ３ＰＯ４液等の薬液により、犠牲ＳｉＮ膜２０４ｘを選択的に除去する。これにより、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間を絶縁するアギャップ２０４を形成する（図２９）。なお、制御ゲート電極ＣＧは支持部ＥＩ‘により支えられているので自重により浮遊ゲート電極ＦＧに落ちることはない。
【０１１６】
その後、例えば、被覆性（Ｃｏｖｅｒｇａｅ）の低いＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により、層間絶縁膜９となるＳｉＯ２膜を制御ゲート電極ＣＧ間に堆積する。
【０１１７】
なお、浮遊ゲート電極ＦＧや制御ゲート電極ＣＧのポリシリコンの表面を保護するために、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、ＳｉＮ膜を１ｎｍ程度、該表面上に堆積してもよい。
【０１１８】
次に、ＣＭＰ法により、ＳｉＮ膜１１が露出するまで該ＳｉＯ２膜を平坦化する（図２４、図３０）。
【０１１９】
これにより、ビット線方向（Ｙ−Ｙ方向）で隣接する浮遊ゲート電極ＦＧ間および制御ゲート電極ＣＧ間を絶縁する層間絶縁膜９（図１９Ｃ）が溝１０ａ内に形成される。
【０１２０】
次に、実施例１と同様に、露出したＳｉＮ膜１１を、例えば、ＲＩＥ法により選択的に除去する。そして、例えば、Ｃｏ膜１４をポリシリコン膜１０上および層間絶縁膜９上に堆積する。そして、シリサイドの形成のために必要な熱処理により、ポリシリコン膜１０の上部をシリサイド化する。すなわち、ポリシリコン膜１０の上部にシリサイド層１３を形成する（図２５、図３１）。これにより、制御ゲート電極ＣＧが低抵抗化される。
【０１２１】
その後、実施例１と同様に、一般的なＮＡＮＤ型フラッシュメモリの製造工程により、層間絶縁膜１９や、ＢＬ線等の配線をシリコン基板１上に形成する（図２６）。これにより、図１９Ａ、図１９Ｂ、図１９Ｃに示すＮＡＮＤ型フラッシュメモリ１００が完成する。
【０１２２】
このように、実施例２では、ＮＡＮＤ型フラッシュメモリのＩＰＤ膜として、エアギャップを用いる。これにより、メモリセルに要求される特性を満たしつつ、隣接する浮遊ゲート電極間のＩＰＤ膜に相当する領域を狭くすることができる。すなわち、実施例１と同様に、図１７Ａに示すように、スペースＳ１を広くできる。これにより、浮遊ゲート電極間をシュリンクすることができる。
【０１２３】
また、既述のように、エアギャップは、絶縁性が高く、十分なリーク特性を実現し、ＮＡＮＤ型フラッシュメモリに同様に適用可能である。
【０１２４】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、実施例１と同様に、メモリセルの微細化を図ることができる。
【図面の簡単な説明】
【０１２５】
【図１】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。
【図２Ａ】図１に示すＮＡＮＤ型フラッシュメモリ１００のＸ−Ｘ線に沿った断面の断面図である。
【図２Ｂ】図１に示すＮＡＮＤ型フラッシュメモリ１００のＹ−Ｙ線に沿った断面の断面図である。
【図３】実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図４】実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の、図３に続く、工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図５】実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の、図４に続く、工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図６】実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の、図５に続く、工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図７】実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の、図６に続く、工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図８】実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の、図７に続く、工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図９】実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の、図８に続く、工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図１０】実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の、図９に続く、工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図１１】実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の、図１０に続く、工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図１２】実施例１に係る図１に示すＮＡＮＤ型フラッシュメモリの製造方法の、図１１に続く、工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図１３】図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の図９と同じ工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【図１４】図１３に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【図１５】図１４に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【図１６】図１５に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【図１７Ａ】実施例１に係るＮＡＮＤ型フラッシュメモリ１００の隣接する浮遊ゲート電極間に注目したワード線方向に沿った断面を示す断面図である。
【図１７Ｂ】従来のＮＡＮＤ型フラッシュメモリの隣接する浮遊ゲート電極間に注目したワード線方向に沿った断面を示す断面図である。
【図１８】同じ膜厚を有するＬｏｗ−ｋ膜、ＯＮＯ膜、およびシリコン酸化膜に印加される電界と、それらのリーク電流との関係を示す図である。
【図１９Ａ】本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。
【図１９Ｂ】図１９Ａに示すＮＡＮＤ型フラッシュメモリ１００のＸ−Ｘ線に沿った断面の断面図である。
【図１９Ｃ】図１９Ａに示すＮＡＮＤ型フラッシュメモリ１００のＹ−Ｙ線に沿った断面の断面図である。
【図２０】実施例２に係る図１９Ａに示すＮＡＮＤ型フラッシュメモリの製造方法の工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図２１】実施例２に係る図１９Ａに示すＮＡＮＤ型フラッシュメモリの製造方法の、図２０に続く工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図２２】実施例２に係る図１９Ａに示すＮＡＮＤ型フラッシュメモリの製造方法の、図２１に続く工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図２３】実施例２に係る図１９Ａに示すＮＡＮＤ型フラッシュメモリの製造方法の、図２２に続く工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図２４】実施例２に係る図１９Ａに示すＮＡＮＤ型フラッシュメモリの製造方法の、図２３に続く工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図２５】実施例２に係る図１９Ａに示すＮＡＮＤ型フラッシュメモリの製造方法の、図２４に続く工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図２６】実施例２に係る図１９Ａに示すＮＡＮＤ型フラッシュメモリの製造方法の、図２５に続く工程におけるメモリセルアレイのＸ−Ｘ線に沿った断面を示す断面図である。
【図２７】図１９Ａに示すＮＡＮＤ型フラッシュメモリ１００の製造方法の図２３と同じ工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【図２８】図２７に続く、図１９Ａに示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【図２９】図２８に続く、図１９Ａに示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【図３０】図２９に続く、図１９Ａに示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【図３１】図３０に続く、図１９Ａに示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイのＹ−Ｙ線に沿った断面を示す断面図である。
【符号の説明】
【０１２６】
１  シリコン基板（半導体基板）
１ａ  溝
２  拡散層
３  ゲート絶縁膜（トンネル酸化膜）
４  ＩＰＤ膜（Ｌｏｗ−ｋ膜）
４１  スペース
５  酸化膜（絶縁膜）
６  素子分離絶縁膜
６１  素子分離絶縁膜６の上面
７  ポリシリコン膜
７１  ポリシリコン膜７の上面
７２  ポリシリコン膜７の下面
８  ＳｉＮ膜
９  層間絶縁膜
９１  ＢＰＳＧ膜
１１  ＳｉＮ膜  
１０  ポリシリコン膜
１０ａ  溝
１００  ＮＡＮＤ型フラッシュメモリ
２０４  ＩＰＤ膜（エアギャップ）
２０４ｘ  犠牲ＳｉＮ膜
ＡＡ  素子領域
ＢＬ  ビット線
ＣＢ  ビット線コンタクト
ＣＧ  制御ゲート電極
ＣＳ  ソース線コンタクト
ＥＩ  配線
ＦＧ  浮遊ゲート電極
ＦＧ１  浮遊ゲート電極の上面
ＦＧ２  浮遊ゲート電極の下面
ＰｅｒｉＴｒ  周辺トランジスタ
ＳＧ  選択ゲート電極
ＳＧＴｒ  選択トランジスタ
ＳＬ  ソース線
ＷＬ０〜ＷＬ３１  ワード線
【図１】
2010177279.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010177279.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2010177279.tif 000019
【図１７Ａ】
2010177279.tif 000020
【図１７Ｂ】
2010177279.tif 000021
【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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