(57)【要約】【課題】  異なる周波数で動作する二つの装置間で同期転送を可能するとともに、夫々の装置が独立して並列に処理を実行できる高処理効率の非同期転送システムを提供する。【解決手段】  装置１と装置２の通信系路上に、装置１の内部クロックで動作する第１インタフェース回路４と装置２の内部クロックで動作する第２インタフェース回路５を備え、第１及び第２インタフェース回路は、夫々、自身側のレディ信号を相手側インタフェース回路に送信する一方、相手側インタフェースから送信された相手側のレディ信号を受け取ると応答信号を生成して自身側の装置に伝え、相手側の装置が通信可能状態にないか、或いは自身側の装置が通信可能状態にない場合には双方の装置が通信可能状態になるまで待機状態とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
動作周波数の異なる互いに非同期で動作する第１の装置と第２の装置、及び、前記第１の装置と前記第２の装置の間の通信を制御するインタフェース回路とを有し、前記第１の装置及び前記第２の装置の間で、前記第１の装置が通信可能状態にあることを表す第１レディ信号と、前記第２の装置が通信可能状態にあることを表す第２レディ信号と、を用いるハンドシェイク方式により通信を行う非同期転送システムにおいて、
前記インタフェース回路は、第１及び第２インタフェース回路を備えてなり、
前記第１インタフェース回路は、前記第１の装置の第１内部クロックで動作し、前記第１の装置から前記第１レディ信号を受け取ると前記第１レディ信号を前記第２インタフェース回路に送信し、前記第２インタフェース回路が前記第２レディ信号を受け取った状態である場合に、前記第２の装置が通信可能状態であることを前記第１の装置へ伝えるための第１応答信号を生成し、
前記第２インタフェース回路は、前記第２の装置の第２内部クロックで動作し、前記第２の装置から前記第２レディ信号を受け取ると前記第２レディ信号を前記第１インタフェース回路に送信し、前記第１インタフェース回路が前記第１レディ信号を受け取った状態である場合に、前記第１の装置が通信可能状態であることを前記第２の装置へ伝えるための第２応答信号を生成することを特徴とする非同期転送システム。
【請求項２】
前記第１インタフェース回路は、前記第１レディ信号、及び、前記第１内部クロックで同期化された前記第２レディ信号を入力として、前記第１の装置の状態を調停する第１状態遷移マシンを備え、
前記第２インタフェース回路は、前記第２レディ信号、及び、前記第２内部クロックで同期化された前記第１レディ信号を入力として、前記第２の装置の状態を調停する第２状態遷移マシンを備えることを特徴とする請求項１に記載の非同期転送システム。
【請求項３】
前記インタフェース回路は、前記第１の装置及び前記第２の装置とは別に外付けで用いられることを特徴とする請求項１又は２に記載の非同期転送システム。
【請求項４】
前記インタフェース回路は、前記第１の装置又は前記第２の装置の何れかに内蔵されて用いられることを特徴とする請求項１又は２に記載の非同期転送システム。
【請求項５】
前記第１インタフェース回路が前記第１の装置に、前記第２インタフェース回路が前記第２の装置に内蔵されて用いられることを特徴とする請求項１又は２に記載の非同期転送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックが可変で互いに非同期で動作する二装置間でハンドシェイク方式を用いた通信を行う非同期転送システムに関する。
【背景技術】
【０００２】
独立して動作する二装置間で同期を取る手法としてハンドシェイク方式が広く知られているが、互いに非同期で動作する二装置間でハンドシェイクを行う場合、ハンドシェイク信号がクロックに同期した信号でないために誤動作が発生してしまうなどの問題があり、これらを解決する方法として特許文献１に開示された方法などがある。
【０００３】
図９、図１０は上記特許文献１に開示されている、従来手法である非同期インタフェース回路の回路構成図およびタイミングチャートである。
【０００４】
ここで、非同期インタフェース回路とは、異なるクロックで動作する二つの装置を接続する回路のことをいう。非同期とは、夫々の装置が夫々のクロックに同期して動作し、二つのクロックに依存性がなく、あるクロックに同期した信号は別のクロックの回路にとって同期した信号でないことをいう。クロックが可変とは、動作時にクロックが変化するのではなく、リセット時などにクロック周波数や位相を切り替えることが出来ることをいう。
【０００５】
上記特許文献１に示される構成では、装置１制御部及び装置２制御部に夫々、状態遷移マシンＦＳＭ１及びＦＳＭ２を備え、装置１と装置２間の通信の制御を行っている。以下、当該構成について詳しく説明する。
【０００６】
図１０において、装置１側のクロック３（ＣＬＫ１の第３サイクル目）にて、装置１の演算が終了した若しくはデータの準備ができたなどの基本動作が完了し、装置１が通信可能状態になると、状態遷移マシンＦＳＭ１の状態がＳＴ１３からＳＴ１１に遷移し、レディ（Ｒｅａｄｙ）信号ＲＤ１１が装置１制御部から出力される。
【０００７】
装置２側のクロック５（ＣＬＫ２の第５サイクル目）にて、同期化回路ＳＹ１１は、レディ信号ＲＤ１１を装置２側のクロックで同期化し、状態遷移マシンＦＳＭ２及び遅延回路ＤＬ１１にレディ信号ＲＤ１２を出力する。
【０００８】
装置２側のクロック６にて、ＦＳＭ２はレディ信号ＲＤ１２を受け取ることにより装置１が通信可能状態であることを認識し、ＦＳＭ２の状態がＳＴ２２からＳＴ２３に遷移する。この時点で装置２は演算等の処理を開始することができる。
【０００９】
遅延回路ＤＬ１１は、同期化回路ＳＹ１１から出力されたレディ信号ＲＤ１２を少なくとも一クロック遅延させ、装置２側のクロック７にて、装置１制御部が生成したレディ信号が装置２制御部で受け取られたかを回答し、若しくはレディ信号をインアクティブにすることを要求する応答（Ａｃｋｎｏｗｌｅｄｇｅ）信号ＡＣ１１を同期化回路ＳＹ１２に出力する。
【００１０】
装置１側のクロック５にて、同期化回路ＳＹ１２は、応答信号ＡＣ１１を装置１側のクロックで同期化し、応答信号ＡＣ１３をパルス発生回路Ｐ１１に出力する。パルス発生回路Ｐ１１は、応答信号ＡＣ１３を一クロックパルスにしてＦＳＭ１に応答信号ＡＣ１２を出力する。
【００１１】
装置１側のクロック６にて、ＦＳＭ１は、応答信号ＡＣ１２を受け取ることにより、レディ信号ＲＤ１１がＦＳＭ２に伝わったと判断してＳＴ１１からＳＴ１２に状態遷移し、ＲＤ１１を下げＦＳＭ２からのレディ信号を受け取るまで待機状態となる。
【００１２】
装置２制御部のＦＳＭ２から装置１制御部のＦＳＭ１に制御権を移行する場合のシーケンスも同様であり省略する。以上のような非同期インタフェース回路により非同期で動作する装置１と装置２の間での同期を実現している。
【００１３】
図１１、図１２に装置１と装置２が同一クロックで動作している場合の同期通信を行うための構成図およびタイミングチャートを示す。
【００１４】
装置１はデータが準備できるとデータパスｄａｔ１にデータをセットし、レディ信号（ｒｄｙ１）をアクティブ（ここでは‘１’とする）にする。装置２はデータ受信可能な状態になるとレディ信号（ｒｄｙ２）をアクティブにする。ｄａｔ１の値はｒｄｙ１信号がアクティブの間保持される。装置１はｒｄｙ１信号がアクティブでかつａｃｋ１（ｒｄｙ２）信号がアクティブであると、データが装置２に受け取られたと判断でき、装置２はｒｄｙ２信号がアクティブでかつａｃｋ２信号がアクティブのときに装置１からのデータを受け取ることでハンドシェイクが完了する。
【００１５】
図１２のタイミングチャートにおいて、クロック３で装置１はデータ送信準備できたことを表すｒｄｙ１信号をアクティブにし、ｄａｔ１にデータ‘１’をセットする。
【００１６】
クロック５で装置２はデータを受け取れる状態であることを示すｒｄｙ２信号をアクティブにする。
【００１７】
クロック６で装置１はａｃｋ１信号がアクティブであるので、装置２にデータが渡ったと判断できｒｄｙ１信号をアクティブにする。この時点でｄａｔ１の値‘１’も保持する必要はなくなる。装置２もａｃｋ２信号がアクティブであるので、装置１がデータ準備を完了したと判断でき、ｄａｔ２の値‘１’を受信するとともにｒｄｙ２信号をインアクティブ（ここでは‘０’）にする。このようにして一回目のハンドシェイクが完了する。
【００１８】
次にクロック７で装置２はデータ受信可能状態になりｒｄｙ２信号をアクティブにする。
【００１９】
クロック９で装置１はデータ送信可能状態になりｒｄｙ１信号をアクティブにするとともに、ｄａｔ１にデータ‘２’をセットする。クロック１０で二回目のハンドシェイクが完了する。
【００２０】
続いて二回目のハンドシェイクが完了したときに装置１は次のデータ送信が可能な状態であるためｒｄｙ１信号をアクティブに保ったまま、ｄａｔ１にデータ‘３’をセットする。
【００２１】
クロック１１で装置２はデータ受信可能状態になりｒｄｙ２信号をアクティブにする。クロック１２で三回目のハンドシェイクが完了する。このとき、装置２は次のデータを受信可能な状態であるためｒｄｙ２信号をアクティブに保っている。
【００２２】
クロック１４で装置１はデータ送信可能状態になりｒｄｙ１信号をアクティブにするとともにｄａｔ１にデータ‘４’をセットする。クロック１５で四回目のハンドシェイクが完了する。このとき、装置１と装置２の双方が次のハンドシェイクが可能な状態にあるため、それぞれｒｄｙ１信号、ｒｄｙ２信号をアクティブに保っている。クロック１６で五回目のハンドシェイクが完了する。
【００２３】
次に、回路の動作記述から動作合成を行う動作合成装置(または高位合成装置)について述べる。動作合成の処理手順を大まかに分類すると、データフローグラフ生成処理と、スケジューリング処理と、アロケーション処理とに分けることができる。
【００２４】
まず、データフローグラフ生成処理では、回路の動作記述からデータフローグラフが生成される。データフローグラフは、CDFG(Control Data Flow Graph)とも呼ばれ、データの流れを枝、演算や通信を節点として、グラフにより表したものである。
【００２５】
次に、スケジューリング処理では、データフローグラフ中の演算や通信をどの実行サイクルで実行するかが決定される。
【００２６】
さらに、アロケーション処理では、演算や通信が演算器や通信器などの回路素子にそれぞれ割り付けられ、また、処理途中のデータを記憶させるためにそのデータがレジスタに割り付けられる。
【００２７】
これらのスケジューリング処理とアロケーション処理との結果に従って、データパスとコントローラを生成することにより、動作記述と同一の動作を行なうハードウェア（回路構成）が自動合成されて動作合成装置（または高位合成装置）の表示画面上に得られる。このハードウェア（回路構成）は、一般に、回路構成を示すレジスタトランスファレベル(RTL：Register Transfer Level)記述として外部に出力される。
【００２８】
図１３は二つの回路１と回路２が並列に同期通信を行う場合の当該回路の動作記述の一例である。Ｓｅｎｄ命令およびＲｅｃｅｉｖｅ命令は二つの回路間で同期通信を行うことを表した動作記述であり、ｓｅｎｄ（ｃｈ１，ｄ）は同期チャネルｃｈ１に対してデータｄを送信し、ｄ１＝ｒｅｃｉｅｖｅ（ｃｈ１）は同期チャネルｃｈ１からデータｄ１を受信することを表している。またｃｉｒｃ１（ｃｈ１）｛｝、ｃｉｒｃ２（ｃｈ１）｛｝のような同期チャネルｃｈ１を介して動作する回路１と回路２があり、ｐａｒ｛｝文はこれらの回路１と回路２が並列で動作を行うことを表している。
【００２９】
図１１で示されたような、回路１と回路２が同一クロックで動作する回路では、図１４のようなシステム構成となり、図１５のようなスケジューリングが行われる。ここで、ｃｈ１＿ｄａｔ１（ｄａｔ２），ｃｈ１＿ｒｄｙ１（ｒｄｙ２），ｃｈ１＿ａｃｋ１（ａｃｋ２）は同期チャネルｃｈ１に対するデータパス、レディ信号、応答信号を表している。
【００３０】
【特許文献１】特許第３１６１４２０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上述した従来手法では、装置１と装置２が排他的に動作することが前提となっている。換言すると、装置１が処理中の場合、装置２は必ず、装置１の処理完了を待つ待機状態になっている。
【００３２】
装置１と装置２を並列に処理させようとすると、装置１が処理を完了した（通信可能状態である）ことを装置２に知らせる際、装置２が待機状態にない（処理中である）場合も当然起こり得る。このとき、従来手法によると、装置２の状態に関係なく、装置１が通信可能状態であることを示すレディ信号が装置２のクロックで同期化が完了した時点で、装置２がレディ信号を受け取ったものとして、応答信号が装置１へ返されるため、装置２が処理を完了した頃には既にレディ信号がインアクティブになっている場合が有り、装置１が通信可能状態であることが装置２に伝わらない場合が有り得る。
【００３３】
また、装置２からの応答信号を受け取ってから装置２からのレディ信号を受け取るまでの間、装置１は待機状態となっており、連続的に処理を実行することができない。
【００３４】
このため、従来技術では並列して処理を実行することができず、二装置間で関連性の無い処理であっても逐次的にしか処理を実行することができない。
【００３５】
また、動作合成装置において、同期チャネルｃｈ１に対するｓｅｎｄ（ｃｈ１，ｄ）とｒｅｃｅｉｖｅ（ｃｈ１）が異なる周波数で動作する回路で実行されている場合には、クロックの乗せ換えやハンドシェイク信号の誤検出を防ぐために必要な期間をクロック周期の差から考慮して、図１６のようなスケジューリングを行う必要があり、回路１のステップｍと回路２のステップｎを求めるのは複雑になってしまう。
【００３６】
この発明の目的は、異なる周波数で動作する二つの装置間で同期転送を可能するとともに、それぞれの装置が独立して並列に処理を実行することで処理効率を上げる非同期転送システムを提供することにある。
【課題を解決するための手段】
【００３７】
本発明に係る非同期転送システムは、動作周波数の異なる互いに非同期で動作する第１の装置と第２の装置、及び、前記第１の装置と前記第２の装置の間の通信を制御するインタフェース回路とを有し、前記第１の装置及び前記第２の装置の間で、前記第１の装置が通信可能状態にあることを表す第１レディ信号と、前記第２の装置が通信可能状態にあることを表す第２レディ信号と、を用いるハンドシェイク方式により通信を行う非同期転送システムにおいて、前記インタフェース回路は、第１及び第２インタフェース回路を備えてなり、前記第１インタフェース回路は、前記第１の装置の第１内部クロックで動作し、前記第１の装置から前記第１レディ信号を受け取ると前記第１レディ信号を前記第２インタフェース回路に送信し、前記第２インタフェース回路が前記第２レディ信号を受け取った状態である場合に、前記第２の装置が通信可能状態であることを前記第１の装置へ伝えるための第１応答信号を生成し、前記第２インタフェース回路は、前記第２の装置の第２内部クロックで動作し、前記第２の装置から前記第２レディ信号を受け取ると前記第２レディ信号を前記第１インタフェース回路に送信し、前記第１インタフェース回路が前記第１レディ信号を受け取った状態である場合に、前記第１の装置が通信可能状態であることを前記第２の装置へ伝えるための第２応答信号を生成することを第１の特徴とする。
【００３８】
更に、本発明に係る非同期転送システムは、上記第１の特徴に加えて、前記第１インタフェース回路は、前記第１レディ信号、及び、前記第１内部クロックで同期化された前記第２レディ信号を入力として、前記第１の装置の状態を調停する第１状態遷移マシンを備え、前記第２インタフェース回路は、前記第２レディ信号、及び、前記第２内部クロックで同期化された前記第１レディ信号を入力として、前記第２の装置の状態を調停する第２状態遷移マシンを備えることを第２の特徴とする。
【００３９】
更に、本発明に係る非同期転送システムは、上記第１又は第２の何れかの特徴に加えて、前記インタフェース回路は、前記第１の装置及び前記第２の装置とは別に外付けで用いられることを第３の特徴とする。
【００４０】
更に、本発明に係る非同期転送システムは、上記第１又は第２の何れかの特徴に加えて、前記インタフェース回路は、前記第１の装置又は前記第２の装置の何れかに内蔵されて用いられることを第４の特徴とする。
【００４１】
更に、本発明に係る非同期転送システムは、上記第１又は第２の何れかの特徴に加えて、前記第１インタフェース回路が前記第１の装置に、前記第２インタフェース回路が前記第２の装置に内蔵されて用いられることを第５の特徴とする。
【発明の効果】
【００４２】
本発明の第１乃至第５の何れかの特徴の非同期転送システムに依れば、第１と第２の装置間の通信を制御するインタフェース回路は、第１の装置の内部クロックで動作する第１インタフェース回路と、第２の装置の内部クロックで動作する第２インタフェース回路とを備えている。第１の装置及び第２の装置は、夫々、自身が相手と通信可能状態にあることを通知するレディ信号と、相手が通信可能状態にあるか否かを判断する応答信号に基づき、相手の装置が通信可能状態にないと判断したか、或いは自身が通信可能状態にない場合には双方の装置が通信可能状態になるまで待機状態とする。
【００４３】
これにより、二装置間で関連性の無い処理であれば、二つの装置が並列して処理を実行していても確実に通信を行うことができる。
【００４４】
更に、動作合成装置において、この場合のシステム構成は図１７のようになり、図１４と比較すると同期チャネルｃｈ１の間に本発明のインタフェース回路を挟んだ形になる。従って、この構成を動作合成すると、図１４に示す同期チャネルの間に本発明のインタフェース回路が自動生成され、異なる周波数の場合でも同一クロックの時と同じ図１５のスケジューリングで同期転送を行うことが可能となる。
【００４５】
具体的には、本発明の第２の特徴の非同期転送システムに依れば、第１の装置及び第２の装置は、自信と相手の通信状態を調停するための状態遷移マシンを、夫々、第１及び第２インタフェース回路内部に備えている。各状態遷移マシンは、自身側のレディ信号、及び、自身側の動作クロックで同期化された相手側のレディ信号を入力として、自身側と相手側の双方の装置が通信可能状態になるまで双方の装置を待機させる。各第１及び第２インタフェース回路は、当該同期化された相手側のレディ信号と自身の状態遷移マシンの状態に基づき、所定の条件を満足すると応答信号を生成して自身側の装置へ伝える。
【００４６】
尚、当該インタフェース回路は、第１及び第２の装置とは別に外付けで用いても良いし、第１或いは第２の装置に内蔵して用いても良い。或いは、第１インタフェース回路を第１の装置側に、第２インタフェース回路を第２の装置側に内蔵して用いても良い。
【００４７】
従って、ハンドシェイク方式によって同期を取りデータ通信を行う第１の装置及び第２の装置間において本発明のインタフェース回路を用いることにより、第１の装置及び第２の装置が互いに非同期で動作している場合においても、第１の装置及び第２の装置は並列に処理を実行することが可能となり、また同一クロックで同期通信を行う回路の場合と全く同じ制御方法で同期転送を行うことが可能となる。
【発明を実施するための最良の形態】
【００４８】
以下において、本発明に係る非同期転送システムにつき、図面を参照して説明する。尚、特に断らない限り、各信号が‘１’の場合をアクティブとし、‘０’の場合をインアクティブとして説明する。
【００４９】
〈第１実施形態〉
図１は、本発明の一実施形態である、データパスを有する非同期転送システム１０１の構成図である。図１において、非同期転送システム１０１は、内部クロックＣＬＫ１で動作する装置１（第１の装置）と、ＣＬＫ１とは異なる内部クロックＣＬＫ２で動作する装置２（第２の装置）と、装置１と装置２との間の非同期通信を制御する非同期インタフェース回路（ＡＳＩＦ）３と、データパス上の同期化回路６を備え、当該非同期インタフェース回路３は、装置１側の内部クロックで動作する第１インタフェース回路（ＡＳＩＦ１）４と、装置２側の内部クロックで動作する第２インタフェース回路（ＡＳＩＦ２）５から構成されている。尚、非同期インタフェース回路３は装置１及び装置２とは別に外付けで用いられている。
【００５０】
以下に、非同期インタフェース回路３の構成及び動作について詳しく説明する。
【００５１】
第１インタフェース回路４は、装置１からデータの準備が完了したことを示すｒｄｙ１信号を受け取り、当該ｒｄｙ１信号（ＲＤ１１信号）を第２インタフェース回路５へ送信する一方、装置２からｒｄｙ２信号として送信され、第２インタフェース回路５を介して送信されたＲＤ２１信号を受け取り、装置１側の内部クロックで同期化する。第１インタフェース回路４は、当該同期化されたＲＤ２１信号に基づき、装置２が装置１のデータの準備が完了するのを待っている状態（通信可能状態）にあることを判断でき、ＲＤ２１信号がアクティブな場合に限り応答信号（ａｃｋ１）を生成して装置１へ伝える。
【００５２】
第２インタフェース回路５は、装置２からデータの処理が完了したことを示すｒｄｙ２信号を受け取り、当該ｒｄｙ２信号（ＲＤ２１信号）を第１インタフェース回路４へ送信する一方、装置１からｒｄｙ１信号として送信され、第１インタフェース回路４を介して送信されたＲＤ１１信号を受け取り、装置２側の内部クロックで同期化する。第２インタフェース回路５は、当該同期化されたＲＤ１１信号に基づき、装置１が装置２の処理が完了するのを待っている状態（通信可能状態）にあることを判断でき、ＲＤ１１信号がアクティブな場合に限り応答信号（ａｃｋ２）を生成して装置２へ伝える。
【００５３】
装置１は、データの準備が完了し、装置２の処理が完了するのを待っている状態になると、データｄａｔ１をセットし、レディ信号（ｒｄｙ１）をアクティブにし、第１及び第２インタフェース回路３，４を介して装置２へ当該ｒｄｙ１信号を送信する。ｒｄｙ１信号がアクティブでかつ装置２が通信可能状態であることを示す応答信号（ａｃｋ１）を第１インタフェース回路４から受け取ると、装置１はデータが装置２に受け取られたと判断できる。
【００５４】
装置２は、装置１のデータの準備が完了するのを待っている状態になると、レディ信号（ｒｄｙ２）をアクティブにし、第１及び第２インタフェース回路３，４を介して装置１へ当該ｒｄｙ２信号を送信する。装置２は、ｒｄｙ２信号がアクティブでかつ装置１が通信可能であることを示す応答信号（ａｃｋ２）を受け取ると、データパス上の同期化回路６により装置２側の内部クロックで同期化されたデータｄａｔ２を受け取り、ハンドシェイクによる通信が完了する。
【００５５】
図２は図１に示す非同期インタフェース回路３の回路構成図である。非同期インタフェース回路３は、第１インタフェース回路４内部に第１の状態遷移マシンＦＳＭ１、組み合わせ論理回路ｆ１１、ｆ１２、及び、同期化回路ＳＹ１を備え、第２インタフェース回路５内部に第２の状態遷移マシンＦＳＭ２、組み合わせ論理回路ｆ２１、ｆ２２、及び、同期化回路ＳＹ２を備えて構成される。
【００５６】
同期化回路ＳＹ１、ＳＹ２、ＳＹ３は入力信号がクロックに同期した信号でないために発生するメタステーブル状態(クロックとデータ信号の同時変化によりレジスタの出力が発振している状態)を回避するためのものであり、一般的には図１８のようにフリップフロップ回路を二段で用いることによりメタステーブル状態を回避できる。
【００５７】
同期化回路ＳＹ１は、第２インタフェース回路５で生成されたＲＤ２１信号が装置１側にとって非同期な信号であるため、装置１側のクロックに同期したＲＤ２２信号を出力し、組み合わせ論理回路ｆ１１、ｆ１２、及び、状態遷移マシンＦＳＭ１へ送信する。
【００５８】
同期化回路ＳＹ２は、第１インタフェース回路４で生成されたＲＤ１１信号が装置２側にとって非同期な信号であるため、装置２側のクロックに同期したＲＤ１２信号を出力し、組み合わせ論理回路ｆ２１、ｆ２２、及び、状態遷移マシンＦＳＭ２へ送信する。
【００５９】
同期化回路ＳＹ３は、データパス上に備えられた同期化回路６を構成し、装置１から送信されるデータ信号が装置２にとって非同期な信号であるため、装置２側のクロックに同期したデータ信号ｄａｔ２に変換して装置２に渡す。尚、クロック周波数の低い装置からクロック周波数の高い装置へデータの送信を行う場合には、動作に影響しないので当該同期化回路ＳＹ３を省略しても構わない。
【００６０】
組み合わせ論理回路ｆ１１は、状態遷移マシンＦＳＭ１の状態が後述するＳＴ１０以外で、ＲＤ２２信号がインアクティブで、かつｒｄｙ１信号がアクティブであるときＲＤ１１信号をアクティブにする回路である。
【００６１】
組み合わせ論理回路ｆ１２は、状態遷移マシンＦＳＭ１の状態が後述するＳＴ１１で、かつＲＤ２２信号がアクティブであるときａｃｋ１信号をアクティブにする回路である。
【００６２】
組み合わせ論理回路ｆ２１は、状態遷移マシンＦＳＭ２の状態が後述するＳＴ２０以外で、かつＲＤ１２信号がアクティブであるときＲＤ２１信号をアクティブにする回路である。
【００６３】
組み合わせ論理回路ｆ２２は、状態遷移マシンＦＳＭ２の状態が後述するＳＴ２２以外で、かつＲＤ１２信号がアクティブであるときａｃｋ２信号をアクティブにする回路である。
【００６４】
図３は装置１側（データ送信側）の状態遷移マシンＦＳＭ１の状態遷移図、図４は装置２側（データ受信側）の状態遷移マシンＦＳＭ２の状態遷移図である。ＦＳＭ１はｒｄｙ１信号、及び、ＲＤ２２信号を入力として、装置１が通信可能状態の場合、装置２が通信可能状態になるまで装置１を待機状態（ＳＴ１０またはＳＴ１１）とし、ＦＳＭ２はｒｄｙ２信号、及び、ＲＤ１２信号を入力として、装置２が通信可能状態の場合、装置１が通信可能状態になるまで装置２を待機状態（ＳＴ２０またはＳＴ２１）とする。
【００６５】
ＦＳＭ１はリセット後、第１待機状態ＳＴ１０になり、ｒｄｙ1信号がアクティブになるまでＳＴ１０の状態を保持する。ｒｄｙ１信号がアクティブになるとＳＴ１０から第２待機状態ＳＴ１１へ遷移し、ＲＤ２２信号がアクティブになるまでＳＴ１１の状態を保持する。ＲＤ２２信号がアクティブになるとＳＴ１１から非待機状態ＳＴ１２へ遷移し、ＲＤ２２信号がインアクティブになるまでＳＴ１２状態を保持する。ＲＤ２２信号がインアクティブになると、ｒｄｙ１信号がインアクティブの場合はＳＴ１２からＳＴ１０へ遷移し、ｒｄｙ１信号がアクティブの場合はＳＴ１０をスキップしＳＴ１１へ遷移する。
【００６６】
ＦＳＭ２はリセット後、第１待機状態ＳＴ２０になり、ｒｄｙ２信号がアクティブになるまでＳＴ２０の状態を保持する。ｒｄｙ２信号がアクティブになると、ＲＤ１２信号がインアクティブの場合はＳＴ２０から第２待機状態ＳＴ２１へ遷移した後、ＲＤ１２信号がアクティブになると非待機状態ＳＴ２２へ遷移する一方、既にＲＤ１２信号がアクティブの場合はＳＴ２０からＳＴ２１をスキップしＳＴ２２へ遷移する。その後、ＲＤ１２信号がインアクティブになるまでＳＴ２２の状態を保持し、ＲＤ１２信号がインアクティブになるとＳＴ２２からＳＴ２０へ遷移する。
【００６７】
次に、データパスを伴う通信の実際の動作について、装置１から装置２にデータを二回転送する場合について、図１〜図５を参照して説明する。
【００６８】
図５は装置１がデータの準備が完了したことを装置２に対して通知する際、既に装置２がデータを受け取れる状態にあり、１回目と２回目のデータ転送に間隔が開いている場合のタイミングチャートである。
【００６９】
まず、十分なリセット期間後、非同期インタフェース回路の状態遷移マシンＦＳＭ１とＦＳＭ２の状態はそれぞれＳＴ１０、ＳＴ２０となる。
【００７０】
装置２側のクロック２（ＣＬＫ２の第２サイクル目）にて、装置２は装置１のデータ準備が完了するのを待っている状態であることを表すｒｄｙ２信号をアクティブにする。
【００７１】
装置２側のクロック３にて、ＦＳＭ２は、ｒｄｙ２信号がアクティブになったことを受け、ＲＤ１２信号がインアクティブであるのでＳＴ２０からＳＴ２１へ状態遷移する。
【００７２】
装置１側のクロック３（ＣＬＫ１の第３サイクル目）にて、装置１は一回目のデータ転送を開始し、データをｄａｔ１に出力し、データ準備完了を表すｒｄｙ１信号をアクティブにする。
【００７３】
装置１側のクロック４にて、ＦＳＭ１はｒｄｙ１信号がアクティブになったことを受け、ＳＴ１０からＳＴ１１へ状態遷移する。同時に、ＳＴ１１に遷移したことにより組み合わせ論理回路ｆ１１の出力ＲＤ１１信号がアクティブになる。
【００７４】
同期化回路ＳＹ２は、装置２側のクロック６の立ち下がりでＲＤ１１信号をラッチし、クロック７の立ち上がりで再度ラッチすることにより、装置２側のクロックに同期したＲＤ１２信号を得る。同時に、ＲＤ１２信号がアクティブになったことを受け組み合わせ論理回路ｆ２１の出力ＲＤ２１がアクティブに、組み合わせ論理回路ｆ２２の出力ａｃｋ２信号がアクティブになる。
【００７５】
装置２側のクロック８にて、装置２はａｃｋ２信号がアクティブであることを認識し、装置１からのデータｄａｔ２を受信することができる。ここで、装置２はクロック８の１サイクル内で既に処理が完了し、次のデータの受信準備を完了している状態であるため、ｒｄｙ２信号をインアクティブにすることなくアクティブを出力している。同時に、ＦＳＭ２はＲＤ１２信号がアクティブになったことを受け、ＳＴ２１からＳＴ２２へ状態遷移する。ＳＴ２２に遷移したことにより組み合わせ論理回路ｆ２２の出力ａｃｋ２信号がインアクティブになる。
【００７６】
同期化回路ＳＹ１は、装置１側のクロック５の立ち下がりでＲＤ２１信号をラッチし、クロック６の立ち上がりで再度ラッチすることにより、装置１側のクロックに同期したＲＤ２２信号を得る。同時に、ＲＤ２２信号がアクティブになったことを受け組み合わせ論理回路ｆ１１の出力ＲＤ１１がインアクティブに、組み合わせ論理回路ｆ１２の出力ａｃｋ１信号がアクティブになる。
【００７７】
装置１側のクロック７にて、装置１はａｃｋ１信号がアクティブであることを認識し、データ転送が完了したと判断してｒｄｙ１信号をインアクティブにする。同時に、ＦＳＭ１はＲＤ２２信号がアクティブになったことを受け、ＳＴ１１からＳＴ１２へ状態遷移する。ＳＴ１２へ遷移したことにより組み合わせ論理回路ｆ１２の出力ａｃｋ１信号がインアクティブになる。このようにして一回目のデータ転送が完了する。
【００７８】
装置２側のクロック１０にて、同期化回路ＳＹ２によって同期化されたＲＤ１２信号がインアクティブになる。同時に、ＲＤ１２信号がインアクティブになったことを受け組み合わせ論理回路ｆ２１の出力ＲＤ２１信号がインアクティブになる。
【００７９】
装置２側のクロック１１にて、ＦＳＭ２はＲＤ１２信号がインアクティブになったことを受け、ＳＴ２２からＳＴ２０へ状態遷移する。
【００８０】
装置２側のクロック１２にて、ＦＳＭ２はｒｄｙ２信号がアクティブであることを受け、ＲＤ１２信号がインアクティブであるのでＳＴ２０からＳＴ２１へ状態遷移する。
【００８１】
装置１側のクロック８にて、同期化回路ＳＹ１によって同期化されたＲＤ２２信号がインアクティブになる。この結果、装置１側のクロック９にて、ＦＳＭ１はＳＴ１２からＳＴ１０へ状態遷移する。
【００８２】
続いて、装置１側のクロック９にて、二回目のデータ転送が開始される。ｄａｔ１に‘２’をセットし、ｒｄｙ１信号をアクティブにする。
【００８３】
装置１側のクロック１０にて、ＦＳＭ１はｒｄｙ１信号がアクティブになったことを受け、ＳＴ１０からＳＴ１１へ状態遷移する。同時に、ＳＴ１１に遷移したことにより組み合わせ論理回路の出力ＲＤ１１信号がアクティブになる。
【００８４】
装置２側のクロック１６にて、ＲＤ１１信号がアクティブになったことを受け同期化回路ＳＹ２に出力されるＲＤ１２信号がアクティブになる。同時に、ＲＤ１２信号がアクティブになったことを受け組み合わせ論理回路ｆ２１の出力ＲＤ２１がアクティブに、組み合わせ論理回路ｆ２２の出力ａｃｋ２信号がアクティブになる。
【００８５】
装置２側のクロック１７にて、装置２はａｃｋ２信号がアクティブであることを認識し、装置１からのデータｄａｔ２を受信することができる。受信が完了するとｒｄｙ２信号をインアクティブにする。同時に、ＦＳＭ２はＲＤ１２信号がアクティブになったことを受け、ＳＴ２１からＳＴ２２へ状態遷移する。ＳＴ２２に遷移したことにより組み合わせ論理回路ｆ２２の出力ａｃｋ２信号がインアクティブになる。
【００８６】
装置１側のクロック１２にて、同期化回路ＳＹ１によって同期化されたＲＤ２２信号がアクティブになる。同時に、ＲＤ２２信号がアクティブになったことを受け組み合わせ論理回路ｆ１１の出力ＲＤ１１がインアクティブに、組み合わせ論理回路ｆ１２の出力ａｃｋ１信号がアクティブになる。
【００８７】
装置１側のクロック１３にて、装置１はａｃｋ１信号がアクティブであることを認識し、データ転送が完了したと判断してｒｄｙ１信号をインアクティブにする。同時に、ＦＳＭ１はＲＤ２２信号がアクティブになったことを受け、ＳＴ１１からＳＴ１２へ状態遷移する。ＳＴ１２へ遷移したことにより組み合わせ論理回路ｆ１２の出力ａｃｋ１信号がインアクティブになる。
【００８８】
装置２側のクロック１８で、同期化回路ＳＹ２によって同期化されたＲＤ１２信号がインアクティブになる。同時に、ＲＤ１２信号がインアクティブになったことを受け組み合わせ論理回路ｆ２１の出力ＲＤ２１信号がインアクティブになる。
【００８９】
装置２側のクロック１９にて、ＦＳＭ２はＲＤ１２信号がインアクティブになったことを受け、ＳＴ２２からＳＴ２０へ状態遷移する。
【００９０】
装置１側のクロック１４にて、同期化回路ＳＹ１によって同期化されたＲＤ２２信号がインアクティブになる。この結果、装置１側のクロック１５にて、ＦＳＭ１はＳＴ１２からＳＴ１０へ状態遷移する。
【００９１】
次に、装置１から装置２にデータを連続して二回転送する場合の動作について、図１〜図４及び図６を参照して説明する。図６は装置１がデータの準備が完了したことを装置２に対して通知する際、既に装置２がデータを受け取れる状態にあり、装置１が連続して二回データ転送を実行した場合のタイミングチャートである。尚、一回目のデータ転送については前述した図５と同じなので説明を省略する。
【００９２】
装置１側のクロック７にて、装置１の一回目のデータ転送が完了し、続いて二回目の転送が開始される。このとき、装置１は一回目の転送が完了した時点で既に二回目のデータの準備が完了している状態であるため、ｄａｔ１に‘２’をセットし、ｒｄｙ１信号をインアクティブにすることなくアクティブを出力している。
【００９３】
同期化回路ＳＹ１は、装置１側のクロック７の立ち下がりでＲＤ２１信号を受け取ると、装置１側のクロック８にて、同期化されたＲＤ２２信号がインアクティブになる。ＲＤ２２信号がインアクティブになったことにより、組み合わせ論理回路ｆ１１の出力ＲＤ１１信号はアクティブになる。
【００９４】
装置１側のクロック９にて、ＦＳＭ１はＲＤ２２信号がインアクティブになったことを受け、ＳＴ１２からＳＴ１１へ状態遷移する。このとき、ＦＳＭ１はｒｄｙ１信号がアクティブであるためＳＴ１０をスキップしてＳＴ１１に状態遷移することで一サイクル短縮している。
【００９５】
装置２側のクロック１２にて、ＦＳＭ２はｒｄｙ２信号がアクティブであることを受け、ＲＤ１２信号がインアクティブであるのでＳＴ２０からＳＴ２１へ状態遷移する。
【００９６】
同期化回路ＳＹ２は、装置２側のクロック１２の立ち下がりでＲＤ１１信号を受け取り、装置２側のクロック１３にて、同期化されたＲＤ１２信号がアクティブになる。ＲＤ１２信号がアクティブになったことにより、組み合わせ論理回路ｆ２１の出力ＲＤ２１はアクティブに、組み合わせ論理回路ｆ２２の出力ａｃｋ２信号はアクティブになる。
【００９７】
装置２側のクロック１４にて、装置２はａｃｋ２信号がアクティブであることを受け、データｄａｔ２を受信しｒｄｙ２信号をインアクティブにする。同時に、ＦＳＭ２はＲＤ１２信号がアクティブであることを受け、ＳＴ２１からＳＴ２２へ状態遷移する。ＳＴ２２へ状態遷移したことにより、組み合わせ回路ｆ２２の出力ａｃｋ２信号はインアクティブになる。
【００９８】
同期化回路ＳＹ１は、装置１側のクロック９の立ち下がりでＲＤ２１信号を受け取り、装置１側のクロック１０にて、同期化されたＲＤ２２信号がアクティブになる。ＲＤ２２信号がアクティブになったことにより、組み合わせ論理回路ｆ１１の出力ＲＤ１１信号はインアクティブに、組み合わせ論理回路ｆ１２の出力ａｃｋ１信号はアクティブになる。
【００９９】
装置１側のクロック１１にて、装置１はａｃｋ１信号がアクティブであることを受け、データｄａｔ１の送信が完了したと判断しｒｄｙ１信号をインアクティブにする。同時に、ＦＳＭ１はＲＤ２２信号がアクティブであることを受け、ＳＴ１１からＳＴ１２へ状態遷移する。ＳＴ１２へ状態遷移したことにより、組み合わせ回路ｆ１２の出力ａｃｋ１はインアクティブになる。
【０１００】
同期化回路ＳＹ２は、装置２側のクロック１５の立ち下がりでＲＤ１１信号を受け取り、装置２側のクロック１６にて、同期化されたＲＤ１２信号がインアクティブになる。ＲＤ１２信号がインアクティブになったことにより、組み合わせ論理回路ｆ２１の出力ＲＤ２１はインアクティブになる。
【０１０１】
装置２側のクロック１７にて、ＦＳＭ２はＲＤ２１信号がインアクティブになったことを受け、ＳＴ２２からＳＴ２０へ遷移する。
【０１０２】
同期化回路ＳＹ１は、装置１側のクロック１１の立ち下がりでＲＤ２１信号を受け取り、装置１側のクロック１２にて、同期化されたＲＤ２２信号がインアクティブになる。
【０１０３】
装置１側のクロック１３にて、ＦＳＭ１はＲＤ２２信号がインアクティブになったことを受け、ＳＴ１２からＳＴ１０へ遷移する。
【０１０４】
このように、装置1及び装置２がそれぞれｒｄｙ１信号、或いはｒｄｙ２信号を連続して出し続ける場合でも誤検出することなく確実に通信することが可能である。
【０１０５】
次に、装置１から装置２にデータ転送を開始する時点において装置２が受信可能状態にない場合の動作について、図１〜図４及び図７を参照して説明する。図７は装置１がデータの準備が完了したことを装置２に対して通知する際、装置２が受信可能状態にない場合のタイミングチャートである。
【０１０６】
装置１側のクロック３にて、装置１のデータの準備が完了したことを通知するｒｄｙ１信号がアクティブになる。この時点で装置２は装置１のデータ準備完了通知を受信することができない状態である。
【０１０７】
装置１側のクロック４にて、ＦＳＭ１はｒｄｙ１信号がアクティブであることを受け、ＳＴ１０からＳＴ１１へ状態遷移する。ＳＴ１１へ状態遷移したことにより、組み合わせ回路ｆ１１の出力ＲＤ１１信号がアクティブになる。
【０１０８】
装置２側のクロック７にて、同期化回路ＳＹ２の出力ＲＤ１２信号がアクティブになる。ＲＤ１２信号がアクティブになったことを受け、組み合わせ論理回路ｆ２２の出力ａｃｋ２信号がアクティブになる。
【０１０９】
装置２側のクロック８にて、装置２はデータが受信できる状態になり、ｒｄｙ２信号をアクティブにする。
【０１１０】
装置２側のクロック９にて、装置２はａｃｋ２信号がアクティブであるので、データｄａｔ２を受信し、ｒｄｙ２信号をインアクティブにする。同時に、ＦＳＭ２はｒｄｙ２信号がアクティブであることを受け、ＳＴ２０からＳＴ２２に状態遷移する。このとき、ＲＤ１２信号が既にアクティブであるためＳＴ２１をスキップしてＳＴ２２に状態遷移することで一サイクル短縮している。ＳＴ２２へ状態遷移したことにより、組み合わせ論理回路ｆ２１の出力ＲＤ２１信号がアクティブとなる。
【０１１１】
ＲＤ２１信号がアクティブになったことを受け、装置１側のクロック７にて、同期化回路ＳＹ１の出力ＲＤ２２信号がアクティブになる。ＲＤ２２信号がアクティブになったことを受け、組み合わせ論理回路ｆ１１の出力ＲＤ１１信号はインアクティブに、組み合わせ論理回路ｆ１２の出力ａｃｋ１信号はアクティブになる。
【０１１２】
装置１側のクロック８にて、装置１はａｃｋ１信号がアクティブであることを認識し、データ転送が完了したと判断できる。このとき、装置１は一回目の転送が完了した時点で既に二回目のデータの準備が完了している状態であるため、ｄａｔ１に‘２’をセットし、ｒｄｙ１信号をインアクティブにすることなくアクティブを出力する。同時に、ＦＳＭ１はＲＤ２２信号がアクティブであることを受け、ＳＴ１１からＳＴ１２へ状態遷移する。
【０１１３】
装置２側のクロック１１にて、ＲＤ１１信号がインアクティブであることを受け、同期化回路ＳＹ２の出力ＲＤ１２信号がインアクティブになる。ＲＤ１２信号がインアクティブになったことを受け、組み合わせ論理回路ｆ２１の出力ＲＤ２１信号はインアクティブになる。
【０１１４】
装置２側のクロック１２にて、ＦＳＭ２はＲＤ１２信号がインアクティブであることを受け、ＳＴ２２からＳＴ２０へ状態遷移する。
【０１１５】
ＲＤ２１信号がインアクティブになったことを受け、装置１側のクロック９にて、同期化回路ＳＹ１の出力ＲＤ２２信号がインアクティブになる。ＲＤ２２信号がインアクティブになったことを受け、組み合わせ論理回路ｆ１１の出力ＲＤ１１信号はアクティブになる。
【０１１６】
装置１側のクロック１０にて、ＦＳＭ１はＲＤ２２信号がインアクティブになったことを受け、ｒｄｙ１信号がアクティブであるので、ＳＴ１２からＳＴ１１へ状態遷移する。
【０１１７】
ＲＤ１１信号がアクティブになったことを受け、装置２側のクロック１４にて、同期化回路ＳＹ２の出力ＲＤ１２信号がアクティブになる。ＲＤ１２信号がアクティブになったことを受け、組み合わせ論理回路ｆ２２の出力ａｃｋ２信号はアクティブになる。
【０１１８】
装置２側のクロック１５にて、装置２はデータが受信できる状態になり、ｒｄｙ２信号をアクティブにする。
【０１１９】
装置２側のクロック１６にて、装置２はａｃｋ２信号がアクティブであることを認識し、データｄａｔ２を受信しｒｄｙ２信号をインアクティブにする。同時に、ＦＳＭ２はＲＤ１２信号がアクティブであることを受け、ＳＴ２１からＳＴ２２へ状態遷移する。ＳＴ２２へ状態遷移したことにより、組み合わせ論理回路ｆ２１の出力ＲＤ２１信号がアクティブに、組み合わせ論理回路ｆ２２の出力ａｃｋ２はインアクティブになる。
【０１２０】
ＲＤ２１信号がアクティブになったことを受け、装置１側のクロック１２にて、同期化回路ＳＹ１の出力ＲＤ２２信号がアクティブになる。ＲＤ２２信号がアクティブになったことを受け、組み合わせ論理回路ｆ１１の出力ＲＤ１１信号はインアクティブになる。
【０１２１】
装置１側のクロック１３にて、ＦＳＭ１はＲＤ２２信号がアクティブであることを受け、ＳＴ１１からＳＴ１２へ状態遷移する。
【０１２２】
装置２側のクロック１９にて、ＲＤ１１信号がインアクティブになったことにより、同期化回路ＳＹ２の出力ＲＤ１２信号がインアクティブになる。ＲＤ１２信号がインアクティブになったことを受け、組み合わせ論理回路ｆ２１の出力ＲＤ２１信号はインアクティブになる。
【０１２３】
装置２側のクロック２０にて、ＦＳＭ２はＲＤ１２信号がインアクティブであることを受け、ＳＴ２２からＳＴ２０へ状態遷移する。
【０１２４】
装置１側のクロック１４にて、ＲＤ２１信号がインアクティブになったことにより、同期化回路ＳＹ１の出力ＲＤ２２信号がインアクティブになる。
【０１２５】
装置１側のクロック１５にて、ＦＳＭ１はＲＤ２２信号がインアクティブであることを受け、ＳＴ１２からＳＴ１０へ状態遷移する。
【０１２６】
このように、データ転送を開始する時点で受信側が受信可能状態にない場合であっても、受信可能状態になるまで待ち続けることにより確実に通信することができる。
【０１２７】
〈第２実施形態〉
図８は、本発明の一実施形態である、データパスを有しない非同期転送システム１０２の構成図である。図８において、非同期転送システム１０２は、内部クロックＣＬＫ１で動作する装置１（第１の装置）と、ＣＬＫ１とは異なる内部クロックＣＬＫ２で動作する装置２（第２の装置）と、装置１と装置２との間の非同期通信を制御する非同期インタフェース回路（ＡＳＩＦ）３を備え、外部記憶装置（例えば、ＲＡＭ、レジスタなど）７を介してデータの受け渡しを行う。非同期インタフェース回路３の構成及び動作については、データパスを有する場合と同様であるので説明を割愛する。この場合、第１インタフェース回路４、第２インタフェース回路５のどちらが送信側、受信側となっても通信を行うことができる。
【０１２８】
以上、詳細に本発明に係る非同期転送システムの動作について説明したが、本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。例えば、上述の実施形態では本発明の第１インタフェース回路４及び第２インタフェース回路５から構成される非同期インタフェース回路３は装置１及び装置２とは別に外付けで用いられている場合を例示したが、装置１側に内蔵して、或いは装置２に内蔵して用いても良いし、第１インタフェース回路４を装置１に、第２インタフェース回路を装置２に内蔵して用いる構成も可能である。
【産業上の利用可能性】
【０１２９】
本発明は、互いに非同期で動作する二装置間においてハンドシェイク方式により同期を取りデータ転送を行う非同期転送システムに利用可能である。
【図面の簡単な説明】
【０１３０】
【図１】本発明の第１実施形態に係る非同期転送システムの構成図。
【図２】本発明の非同期インタフェース回路の回路構成図。
【図３】本発明の非同期インタフェース回路の送信側の状態遷移図。
【図４】本発明の非同期インタフェース回路の受信側の状態遷移図。
【図５】本発明の非同期インタフェース回路のタイミングチャート。
【図６】本発明の非同期インタフェース回路のタイミングチャート。
【図７】本発明の非同期インタフェース回路のタイミングチャート。
【図８】本発明の第２実施形態に係る非同期転送システムの構成図。
【図９】従来の非同期インタフェース回路の回路構成図。
【図１０】従来の非同期インタフェース回路のタイミングチャート。
【図１１】同一クロック間でハンドシェイク方式により同期通信を行う場合のシステム構成図。
【図１２】同一クロック間でハンドシェイク方式により同期通信を行う場合のタイミングチャート。
【図１３】同期通信を行う場合の動作合成装置における回路の動作記述の一例。
【図１４】同期通信を行う場合の同期チャネルの構成図。
【図１５】同一クロック間で同期通信を行う場合のスケジューリングを示す図。
【図１６】異なるクロック間で同期通信を行う場合のスケジューリングを示す図。
【図１７】本発明の同期チャネルの構成図。
【図１８】クロックの異なる信号を当該クロックに同期した信号に変換する同期化回路の具体例。
【符号の説明】
【０１３１】
１：      第１の装置（送信側）
２：      第２の装置（受信側）
３：      非同期インタフェース回路
４：      第１インタフェース回路
５：      第２インタフェース回路
６：      同期化回路
７：      外部記憶装置
１０１，１０２：  本発明の非同期転送システム
ａｃｋ１，ａｃｋ２：  応答信号
ＡＣ１１〜ＡＣ１３，ＡＣ２１〜ＡＣ２３：  応答信号
ＣＬＫ１：  クロック信号（送信側）
ＣＬＫ２：  クロック信号（受信側）
ＤＬ１１，ＤＬ２１：  遅延回路
ＦＳＭ１，ＦＳＭ２：  状態遷移マシン
ｆ１１，ｆ１２，ｆ２１，ｆ２２：  組み合わせ論理回路
Ｐ１１，Ｐ２２：  パルス発生回路
ＳＹ１，ＳＹ２，ＳＹ３：  同期化回路
ＳＹ１１，ＳＹ１２，ＳＹ２１，ＳＹ２２：  同期化回路
ＳＲ１１，ＳＲ２１：  状態レジスタ
ｒｄｙ１，ＲＤ１１，ＲＤ１２：  レディ信号（送信側）
ｒｄｙ２，ＲＤ２１，ＲＤ２２：  レディ信号（受信側）
【図１】
2010140401.tif 000003
【図２】
2010140401.tif 000004
【図３】
2010140401.tif 000005
【図４】
2010140401.tif 000006
【図５】
2010140401.tif 000007
【図６】
2010140401.tif 000008
【図７】
2010140401.tif 000009
【図８】
2010140401.tif 000010
【図９】
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【図１０】
2010140401.tif 000012
【図１１】
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【図１２】
2010140401.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
2010140401.tif 000018
【図１７】
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【図１８】
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