(57)【要約】【課題】トランジスタの電圧転送能力の低下を抑制出来る半導体記憶装置を提供すること。【解決手段】電荷蓄積層８４を有する（Ｎ＋１）個のメモリセルＭＴが直列接続されたメモリセルユニット１１と、前記メモリセルＭＴの制御ゲート８６に接続された（Ｎ＋１）本のワード線ＷＬと、電圧をワード線ＷＬに転送する（Ｎ＋１）個の転送トランジスタ４３とを具備し、ｉ番目の前記ワード線ＷＬｉに近接するＭ本の前記ワード線は、前記ｉ番目のワード線ＷＬｉに前記電圧を転送する前記転送トランジスタ４３−ｉ上において、不純物拡散層１１２上を通過することなく、ゲート電極１００上の領域を、第１層目の金属配線１０１によって通過する。【選択図】図５
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【特許請求の範囲】
【請求項１】
電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する（Ｎ＋１）個（（Ｎ＋１）は２以上の自然数）のメモリセルが直列接続されたメモリセルユニットと、
前記直列接続における０〜Ｎ番目の前記メモリセルの前記制御ゲートにそれぞれ接続された（Ｎ＋１）本のワード線と、
前記メモリセルにデータのプログラム、読み出し、及び消去を行うために必要な電圧を供給するドライバ回路と、
前記電圧を前記ワード線にそれぞれ転送する、（Ｎ＋１）個の転送トランジスタと
を具備し、前記転送トランジスタの各々は、半導体基板中に設けられた素子領域と、
前記素子領域上にゲート絶縁膜を介在して形成されたゲート電極と、
前記素子領域の表面内に形成され、一方が前記ドライバ回路に接続され、他方が前記ワード線に接続された２つの不純物拡散層と
を備え、前記（Ｎ＋１）個の前記素子領域は、互いに電気的に分離され、且つ前記ゲート電極は共通接続され、
ｉ番目（ｉは０〜Ｎの自然数）の前記ワード線に前記電圧を転送する前記転送トランジスタ上において、ｉ番目の前記ワード線に近接するＭ本（Ｍ＜Ｎ）の前記ワード線は、
前記不純物拡散層上を通過することなく、前記ゲート電極上の領域を、第１層目の金属配線によって通過する
ことを特徴とする半導体記憶装置。
【請求項２】
電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する（Ｎ＋１）個（（Ｎ＋１）は２以上の自然数）のメモリセルが直列接続されたメモリセルユニットと、
前記直列接続における０〜Ｎ番目の前記メモリセルの前記制御ゲートにそれぞれ接続された（Ｎ＋１）本のワード線と、
前記メモリセルにデータのプログラム、読み出し、及び消去を行うために必要な電圧を供給するドライバ回路と、
前記電圧を前記ワード線にそれぞれ転送する、（Ｎ＋１）個の転送トランジスタと
を具備し、前記転送トランジスタの各々は、半導体基板中に設けられた素子領域と、
前記素子領域上にゲート絶縁膜を介在して形成されたゲート電極と、
前記素子領域の表面内に形成され、一方が前記ドライバ回路に接続され、他方が前記ワード線に接続された２つの不純物拡散層と、
前記不純物拡散層のうちのいずれか一方上に形成され、前記ワード線に接続される第１コンタクトプラグと、
前記不純物拡散層のうちのいずれか他方上に形成され、前記ドライバ回路に接続される第２コンタクトプラグと
を備え、前記（Ｎ＋１）個の前記素子領域は、互いに電気的に分離され、且つ前記ゲート電極は共通接続され、
ｉ番目（ｉは０〜Ｎの自然数）の前記ワード線に前記電圧を転送する前記転送トランジスタ上において、ｉ番目の前記ワード線に近接するＭ本（Ｍ＜Ｎ）の前記ワード線のうちの一部は、
前記不純物拡散層上を通過することなく、前記ゲート電極上の領域を、第１層目の金属配線によって通過し、
前記Ｍ本のうちの残りは、前記不純物拡散層上であって、且つ前記第１、第２コンタクトプラグのいずれかを挟んで前記ゲート電極に相対する領域上を、前記第１層目の金属配線によって通過する
ことを特徴とする半導体記憶装置。
【請求項３】
電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する（Ｎ＋１）個（（Ｎ＋１）は２以上の自然数）のメモリセルが直列接続されたメモリセルユニットと、
前記直列接続における０〜Ｎ番目の前記メモリセルの前記制御ゲートにそれぞれ接続された（Ｎ＋１）本のワード線と、
前記メモリセルにデータのプログラム、読み出し、及び消去を行うために必要な電圧を供給するドライバ回路と、
前記電圧を前記ワード線にそれぞれ転送する、（Ｎ＋１）個の転送トランジスタと
を具備し、前記転送トランジスタの各々は、半導体基板中に設けられた素子領域と、
前記素子領域上にゲート絶縁膜を介在して形成されたゲート電極と、
前記素子領域の表面内に形成され、一方が前記ドライバ回路に接続され、他方が前記ワード線に接続された２つの不純物拡散層と
を備え、前記（Ｎ＋１）個の前記素子領域は、互いに電気的に分離され、且つ前記ゲート電極は共通接続され、
ｉ番目（ｉは０〜Ｎの自然数）の前記ワード線に前記電圧を転送する前記転送トランジスタ上において、前記ｉ番目の前記ワード線に近接するＭ本（Ｍ＜Ｎ）の前記ワード線のうちの一部は、
前記不純物拡散層上を通過することなく、前記ゲート電極上の領域を、第１層目の金属配線によって通過し、
前記Ｍ本のうちの残りは、前記第１層目の金属配線の上層に位置する第２層目以上の金属配線によって、前記転送トランジスタ上を通過する
ことを特徴とする半導体記憶装置。
【請求項４】
前記ｉ番目の前記ワード線に前記電圧を転送する前記転送トランジスタ上を通過する前記ワード線のうち、前記Ｍ本以外の前記ワード線は、
前記第１層目の金属配線層によって、前記ｉ番目の前記ワード線に前記電圧を転送する前記転送トランジスタの前記不純物拡散層上の領域を通過する
ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
前記メモリセルに前記データを書き込む際、書き込み対象となる前記メモリセルに接続された前記ワード線には、正の第１電圧が印加され、
前記書き込み対象とならない前記メモリセルに接続された前記ワード線のいずれかには、前記メモリセルをカットオフするための第２電圧が印加され、
その他の前記ワード線には、前記第１電圧よりも低く、且つ前記第２電圧よりも高い正の第３電圧が印加され、
前記ｉ番目の前記ワード線に接続された前記メモリセルが書き込み対象となる場合、前記第２電圧は、前記Ｍ本の前記ワード線のいずれかに対して印加される
ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。例えば、電荷蓄積層と制御ゲートとを有するメモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、電気的にデータの書き換えが可能な不揮発性半導体メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）が知られている。また、大容量化及び高集積化可能なＥＥＰＲＯＭとして、ＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、データの書き込み時及び消去時には、ワード線に高電圧を印加する必要がある。そのためＮＡＮＤ型フラッシュメモリは、高電圧をワード線に転送するための転送トランジスタを含むロウデコーダを備えている（例えば特許文献１参照）。
【０００４】
しかし、従来のＮＡＮＤ型フラッシュメモリであると、転送トランジスタが電圧を十分に転送することが出来ず、その結果、誤動作が生じるという問題があった。
【特許文献１】特開２００２−６３７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、トランジスタの電圧転送能力の低下を抑制出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体記憶装置は、電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する（Ｎ＋１）個（（Ｎ＋１）は２以上の自然数）のメモリセルが直列接続されたメモリセルユニットと、前記直列接続における０〜Ｎ番目の前記メモリセルの前記制御ゲートにそれぞれ接続された（Ｎ＋１）本のワード線と、前記メモリセルにデータのプログラム、読み出し、及び消去を行うために必要な電圧を供給するドライバ回路と、前記電圧を前記ワード線にそれぞれ転送する、（Ｎ＋１）個の転送トランジスタとを具備し、前記転送トランジスタの各々は、半導体基板中に設けられた素子領域と、前記素子領域上にゲート絶縁膜を介在して形成されたゲート電極と、前記素子領域の表面内に形成され、一方が前記ドライバ回路に接続され、他方が前記ワード線に接続された２つの不純物拡散層とを備え、前記（Ｎ＋１）個の前記素子領域は、互いに電気的に分離され、且つ前記ゲート電極は共通接続され、ｉ番目（ｉは０〜Ｎの自然数）の前記ワード線に前記電圧を転送する前記転送トランジスタ上において、ｉ番目の前記ワード線に近接するＭ本（Ｍ＜Ｎ）の前記ワード線は、前記不純物拡散層上を通過することなく、前記ゲート電極上の領域を、第１層目の金属配線によって通過する。
【発明の効果】
【０００７】
この発明によれば、トランジスタの電圧転送能力の低下を抑制出来る半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置について説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【００１０】
＜ＮＡＮＤ型フラッシュメモリの全体構成について＞  
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、センスアンプ２０、ソース線ドライバ３０、ロウデコーダ４０、ドライバ回路５０、電圧発生回路６０、及び制御回路７０を備えている。
【００１１】
メモリセルアレイ１０は、複数のメモリセルユニット１１を備えている。メモリセルユニット１１の各々は、（ｎ＋１）個（（ｎ＋１）は２以上の自然数）のメモリセルトランジスタＭＴ０〜ＭＴｎと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴｎを区別しない場合には、一括してメモリセルトランジスタＭＴと呼ぶ。メモリセルトランジスタＭＴの数は、８個、１６個、３２個、６４個、１２８個、２５６個などであり、その数は限定されるものではない。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側（メモリセルトランジスタＭＴ０）のドレインは選択トランジスタＳＴ１のソースに接続され、他端側（メモリセルトランジスタＭＴｎ）のソースは選択トランジスタＳＴ２のドレインに接続されている。
【００１２】
同一行にあるメモリセルトランジスタＭＴ０〜ＭＴｎの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬｎに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬｎを、単にワード線ＷＬと呼ぶことがある。
【００１３】
同一のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに接続された複数のメモリセルユニット１１により、メモリブロックが構成される。そしてデータは、メモリブロック単位で一括して消去される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには、一括してデータが書き込まれ、この単位をページと呼ぶ。
【００１４】
図１では図示を省略しているが、ワード線ＷＬに直交する方向に複数のメモリブロックが配置される。そして、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ〜ＢＬｍ（ｍは自然数）に共通接続される。ビット線ＢＬ０〜ＢＬｍについても、単にビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット１１を選択出来るのであればいずれか一方のみが設けられていても良い。
【００１５】
センスアンプ２０は、データの読み出し時において、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。また、データの書き込み時において、書き込みデータをビット線ＢＬに転送する。より具体的には、書き込みデータに応じた電圧を、ビット線ＢＬに印加する。
【００１６】
ソース線ドライバ３０は、ソース線ＳＬに電圧を与える。
【００１７】
ロウデコーダ４０は、セレクトゲート線ＳＧＤ、ＳＧＳ毎に設けられたＭＯＳトランジスタ４１、４２、ワード線ＷＬ０〜ＷＬｎ毎に設けられたＭＯＳトランジスタ４３−０〜４３−ｎ、及びブロックデコーダ４４を備えている。
【００１８】
ＭＯＳトランジスタ４１、４２の電流経路の一端は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続され、他端はそれぞれ信号線ＳＧＤＤ、ＳＧＳＤに接続される。
【００１９】
ＭＯＳトランジスタ４３−０〜４３−ｎの電流経路の一端は、それぞれワード線ＷＬ０〜ＷＬｎに接続され、他端はそれぞれ信号線ＣＧ０〜ＣＧｎに接続される。すなわちＭＯＳトランジスタ４１、４２は、信号線ＳＧＤＤ、ＳＧＳＤの電位をセレクトゲート線ＳＧＤ、ＳＧＳへそれぞれ転送し、ＭＯＳトランジスタ４３−０〜４３−ｎは、信号線ＣＧ０〜ＣＧｎの電位をワード線ＷＬ０〜ＷＬｎへそれぞれ転送する、転送トランジスタとして機能する。以下、ＭＯＳトランジスタ４３−０〜４３−ｎ及び信号線ＣＧ０〜ＣＧｎを区別しない場合には、単にＭＯＳトランジスタ４３及び信号線ＣＧと呼ぶ。そして、同一のメモリブロック内の選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに接続されたＭＯＳトランジスタ４１〜４３のゲートは、同一の信号線ＴＧに接続される。
【００２０】
ブロックデコーダ４４は、外部からブロックアドレスを受け取りデコードする。そして、データの書き込み、読み出し、または消去すべき選択メモリセルトランジスタが含まれるメモリセルユニット１１に対応するＭＯＳトランジスタ４３が接続された信号線ＴＧを選択して、ＭＯＳトランジスタ４１〜４３をオン状態とする。
【００２１】
ドライバ回路５０は、ページアドレスのデコード結果に応じて、データの書き込み、読み出し、及び消去の際に必要な電圧を、信号線ＳＧＤＤ、ＳＧＳＤ、ＣＧに供給する。これらの電圧は、電圧発生回路６０で発生された電圧である。各信号線ＳＧＤＤ、ＳＧＳＤ、ＣＧに電圧を印加される電圧については、後に詳述する。
【００２２】
制御回路７０は、外部からコマンドを受け取り、コマンドに応じて電圧発生回路６０の動作を制御する。すなわち制御回路７０は、データの書き込み時、読み出し時、消去時等において、適切な電圧を発生するよう、電圧発生回路６０に対して命令する。
【００２３】
電圧発生回路６０は、チャージポンプ回路を備える。そして制御回路７０の命令に従って、データの書き込み、読み出し、及び消去の際に必要な電圧を発生し、これをドライバ回路５０に供給する。
【００２４】
＜メモリセルアレイ１０の構成の詳細について＞  
次に、上記構成のメモリセルアレイ１０の構成の詳細について説明する。
【００２５】
＜平面構成について＞  
まず、メモリセルアレイ１０の平面構成について図２を用いて説明する。図２は、メモリセルアレイ１０の平面図である。
【００２６】
図示するように、半導体基板８０中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは互いに電気的に分離されている。半導体基板８０上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、浮遊ゲートＦＧが設けられている。なお、図２では浮遊ゲートＦＧの幅が素子領域ＡＡの幅より狭く描かれているが、素子領域ＡＡの幅と同一か、それより大きくされても良い。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００２７】
第１方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬに接続される。また、第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線に接続される。
【００２８】
＜断面構成について＞  
次に、上記構成のメモリセルユニット１１の断面構成について図３及び図４を用いて説明する。図３は図２におけるＹ１−Ｙ１’線に沿った断面図であり、図４は図２におけるＸ１−Ｘ１’線に沿った断面図である。
【００２９】
図示するように、ｐ型半導体基板８０の表面領域内にｎ型ウェル領域８１が形成され、ｎ型ウェル領域８１の表面領域内にｐ型ウェル領域８２が形成されている。ｐ型ウェル領域８２の表面内には、第１方向に沿ったストライプ形状の素子分離領域ＳＴＩが、第２方向に沿って複数形成されている。これにより、素子分離領域ＳＴＩに周囲を囲まれ、且つ第１方向に沿ったストライプ形状の素子領域ＡＡが形成されている。
【００３０】
素子領域ＡＡ上にはゲート絶縁膜８３が形成され、ゲート絶縁膜８３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜８３上に形成された多結晶シリコン層８４、多結晶シリコン層８４上に形成されたゲート間絶縁膜８５、及びゲート間絶縁膜８５上に形成された多結晶シリコン層８６を有している。ゲート間絶縁膜８５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。
【００３１】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層８４は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層８６は、第２方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層８４、８６は第２方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層８４、８６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層８４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層８６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板８０表面内には、ｎ＋型不純物拡散層８７が形成されている。不純物拡散層８７は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層８７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
【００３２】
半導体基板８０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜８８が形成されている。層間絶縁膜８８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソースＳ）８７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜８８上には、コンタクトプラグＣＰ２に接続される金属配線層８９が形成されている。金属配線層８９はソース線ＳＬとして機能する。また層間絶縁膜８８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレインＤ）８７に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜８８上に、コンタクトプラグＣＰ３に接続される金属配線層９０が形成されている。
【００３３】
層間絶縁膜８８上には、金属配線層８９、９０を被覆するようにして、層間絶縁膜９１が形成されている。そして層間絶縁膜９１中に、金属配線層９０に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜９１上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層９２が形成されている。金属配線層９２はビット線ＢＬとして機能する。また、コンタクトプラグＣＰ３、ＣＰ４及び金属配線層９０が、図２におけるコンタクトプラグＣＰ１に相当する。
【００３４】
＜ロウデコーダ４０の構成の詳細について＞  
次に、上記構成のロウデコーダ４０の構成の詳細について、特にＭＯＳトランジスタ４３に着目して説明する。
【００３５】
＜平面構成について＞  
まず、平面構成について図５を用いて説明する。図５は、ロウデコーダ４０におけるＭＯＳトランジスタ４３形成領域の平面図である。
【００３６】
図示するように、半導体基板８０内には、第１方向に沿ったストライプ形状の（ｎ＋１）個の素子領域ＡＡが、第２方向に沿って設けられている。素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって、素子領域ＡＡは互いに電気的に分離されている。そして各素子領域ＡＡ上に、ＭＯＳトランジスタ４３の各々が形成されている。
【００３７】
すなわち、各素子領域ＡＡ上には、各素子領域ＡＡを第２方向に沿って跨ぐようにして、ＭＯＳトランジスタ４３のゲート電極１００が形成されている。また、各素子領域ＡＡ内には、ＭＯＳトランジスタ４３の電流経路の一端及び他端となる不純物拡散層が形成されている。なお、図中のｉは、０〜ｎのいずれかである。同一のメモリブロックに接続されるＭＯＳトランジスタ４３−０〜４３−ｎは、第２方向に沿って一列に配置される。そして、これらのゲート電極１００は、互いに共通接続され、信号線ＴＧとして機能する。従ってゲート電極１００は、第２方向に沿ったストライプ形状となる。図５の例であると、メモリセルアレイ１０に近い順に、ＭＯＳトランジスタ４３−０〜４３−ｎが配置される。すなわち、ＭＯＳトランジスタ４３−０がメモリセルアレイ１０に最も近く、ＭＯＳトランジスタ４３−ｎがメモリセルアレイ１０に最も遠く配置される。
【００３８】
上記ＭＯＳトランジスタ３４の電流経路の一端上には、コンタクトプラグＣＰ１０が形成されている。そしてＭＯＳトランジスタ３４の電流経路の一端は、コンタクトプラグＣＰ１０を介して、第１層目の金属配線層（Ｍ０）１０１に接続される。第１層目の金属配線層（Ｍ０）は、ＮＡＮＤ型フラッシュメモリ１内において、最下層の金属配線層である。そして金属配線層１０１は、ロウデコーダ４０とメモリセルアレイ１０との境界部分まで引き出され、ワード線ＷＬに接続される。以下、ＭＯＳトランジスタ４３−０〜４３−ｎに接続される金属配線層１０１を区別する場合には、それぞれ金属配線層１０１−０〜１０１−ｎと呼ぶ。すなわち、金属配線層１０１−０〜１０１−ｎはそれぞれ、ワード線ＷＬ０〜ＷＬｎに接続される。言い換えれば、金属配線層１０１−０〜１０１−ｎはそれぞれ、ワード線ＷＬ０〜ＷＬｎの一部として機能する、と言うことも出来る。
【００３９】
ＭＯＳトランジスタ３４の電流経路の他端は、コンタクトプラグＣＰ１１を介して、第１層目の金属配線層１０２に接続される。金属配線層１０２は、コンタクトプラグＣＰ１２を介して、第１層目の金属配線層（Ｍ０）より上層の第２層目の金属配線層（Ｍ１）１０３に接続され、金属配線層１０３は、コンタクトプラグＣＰ１３を介して、第２層目の金属配線層より上層の第３層目の金属配線層（Ｍ２）１０４に接続される。金属配線層１０４は、信号線ＣＧとして機能し、第１方向に沿ったストライプ形状を有し、隣接する素子領域ＡＡ間の領域を通過する。ゲート電極１００は、コンタクトプラグＣＰ１４によって第１層目の金属配線層１０５に接続され、金属配線層１０５によってブロックデコーダ４４に接続される。
【００４０】
本実施形態では、セレクトゲート線ＳＧＤに近いワード線ＷＬに接続されるＭＯＳトランジスタ４３ほど、ロウデコーダ４０内においてメモリセルアレイ１０の近くに配置される。従って、あるワード線ＷＬｉよりもセレクトゲート線ＳＧＳ側に位置するワード線ＷＬ（ｉ＋１）〜ＷＬｎに電圧を転送するＭＯＳトランジスタ４３−（ｉ＋１）〜４３−ｎに接続される金属配線層１０１−（ｉ＋１）〜１０１−ｎは、ワード線ＷＬｉ及びこれよりもセレクトゲート線ＳＧＤ側に位置するワード線ＷＬ０〜ＷＬ（ｉ−１）に電圧を転送するＭＯＳトランジスタ４３−０〜４３−ｉ上を通過する。
【００４１】
この際、ＭＯＳトランジスタ４３−ｉが形成された素子領域ＡＡ上においては、金属配線層１０１−（ｉ＋１）〜１０１−ｎのうち、ワード線ＷＬｉに隣接するＭ本（Ｍは１以上の自然数）のワード線ＷＬ（ｉ＋１）〜ＷＬ（ｉ＋Ｍ）に接続される金属配線層１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）は、ゲート電極１００上を通過する。そしてその他のワード線ＷＬ（ｉ＋Ｍ）〜ＷＬｎに接続される金属配線層１０１−（ｉ＋Ｍ）〜１０１−ｎは、コンタクトプラグＣＰ１１（またはＣＰ１０）とゲート電極１００との間の領域上を通過する。
【００４２】
従って、図５に示すように、各ＭＯＳトランジスタ４３のゲート電極１００上を通過する金属配線層１０１は、ＭＯＳトランジスタ４３毎に１本ずつずれていく。
【００４３】
＜断面構成について＞  
次に、上記構成のロウデコーダ４０におけるＭＯＳトランジスタ４３の断面構成について図６を用いて説明する。図６は、図５におけるＹ２−Ｙ２’線に沿った断面図である。
【００４４】
図示するように、ｐ型半導体基板８０の表面領域内に素子分離領域ＳＴＩが形成され、これにより、素子分離領域ＳＴＩに周囲を囲まれた素子領域ＡＡが形成されている。素子領域ＡＡの表面領域内にはｎ型ウェル領域１１０が形成され、ｎ型ウェル領域１１０の表面領域内にｐ型ウェル領域１１１が形成されている。ｐ型ウェル領域１１１の表面領域内には、互いに離隔した２つの不純物拡散層１１２が形成されている。不純物拡散層１１２は、ＭＯＳトランジスタ４３のソースまたはドレインとして機能する。
【００４５】
不純物拡散層１１２間におけるｐ型ウェル領域１１１上には、ゲート絶縁膜１１３を介在して、ＭＯＳトランジスタ４３のゲート電極１００が形成されている。ゲート電極１００は、例えば多結晶シリコン層等により形成される。しかし、ゲート電極１００の断面構成は、選択トランジスタＳＴ１、ＳＴ２のゲート電極と同じ積層構造であっても良い。またゲート絶縁膜１１３は、ゲート絶縁膜８３よりも大きい。これによりＭＯＳトランジスタ４３は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２よりも高耐圧のトランジスタとされる。
【００４６】
半導体基板８０上には、上記構成のＭＯＳトランジスタ４３を被覆するようにして、層間絶縁膜１１４が形成されている。そして層間絶縁膜１１４中には、不純物拡散層１１２のいずれか一方に達するコンタクトプラグＣＰ１０、及びいずれか他方に達するコンタクトプラグＣＰ１１が形成されている。また層間絶縁膜１１４上には、コンタクトプラグＣＰ１０、ＣＰ１１に接する金属配線層１０１−ｉ、１０２が形成されている。
【００４７】
更に層間絶縁膜１１４上には、金属配線層１０１−ｉと１０２との間に挟まれるようにして、金属配線層１０１−（ｉ＋１）〜１０１−ｎが形成されている。このうち、金属配線層１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）は、ゲート電極１００の直上の領域に配置され、その他の金属配線層１０１−（ｉ＋Ｍ）〜１０１−ｎは、コンタクトプラグＣＰ１１に接する不純物拡散層１１２の直上の領域に配置される。
【００４８】
＜ＮＡＮＤ型フラッシュメモリの書き込み動作について＞  
次に、上記構成のＮＡＮＤ型フラッシュメモリ１における、データの書き込み動作について説明する。以下では、電荷蓄積層８４に電荷を注入してメモリセルトランジスタＭＴの閾値電圧を上昇させる場合を“０”プログラムと呼ぶ。他方、電荷蓄積層８４に電荷を注入せず、閾値電圧を変化させない場合（換言すれば、保持データが別のレベルに遷移しない程度の電荷注入に抑える場合）を“１”プログラムと呼ぶことにする。図７は、データの書き込み時における、メモリセルユニット１１とロウデコーダ４０の回路図である。
【００４９】
データの書き込み時に電圧発生回路６０は、制御回路７０の制御に従って、正の高電圧ＶＰＧＭ及び中間電圧ＶＰＡＳＳ（＜ＶＰＧＭ）を発生する。電圧ＶＰＧＭは、ＦＮトンネリングにより電子を電荷蓄積層に注入するための高電圧であり、電圧ＶＰＡＳＳは、保持するデータに関わらずメモリセルトランジスタＭＴをオンさせる電圧である。
【００５０】
またブロックデコーダ４４は、ブロックアドレスをデコードして、データを書き込むべきメモリセルトランジスタＭＴ（これを選択セルと呼ぶ）が含まれるメモリブロックに接続されたＭＯＳトランジスタ４１〜４３の信号線ＴＧに“Ｈ”レベルを与える。その結果、ＭＯＳトランジスタ４１〜４３はオン状態となる。
【００５１】
更にドライバ回路５０は、ページアドレスをデコードして、信号線ＣＧｉを選択し、信号線ＣＧｉに電圧ＶＰＧＭを印加する。また、信号線ＣＧｉよりもセレクトゲート線ＳＧＤ側の信号線ＣＧ０〜ＣＧ（ｉ−１）に電圧ＶＰＡＳＳを印加する。更に、信号線ＣＧｉに隣接するＭ本の信号線ＣＧ（ｉ＋１）〜ＣＧ（ｉ＋Ｍ）のいずれかに電圧ＶＩＳＯを印加し、残りには電圧ＶＰＡＳＳを印加する。また、残りの信号線ＣＧ（ｉ＋Ｍ）〜ＣＧｎにも電圧ＶＰＡＳＳを印加する。電圧ＶＩＳＯは、保持するデータに関わらずメモリセルトランジスタＭＴをオフさせる電圧であり、例えば０Ｖである。以下では、一例として、信号線ＣＧ（ｉ＋１）に電圧ＶＩＳＯが印加される場合を例に説明する。
【００５２】
更にドライバ回路５０は、信号線ＳＧＤＤ、ＳＧＳＤに電圧ＶＤＤ、０Ｖを印加する。電圧ＶＤＤは、選択トランジスタＳＴ１に対して“０”プログラムデータを転送させ、“１”プログラムデータを転送させない電圧である。言い換えれば、“０”プログラム時には選択トランジスタＳＴ１がオン状態となり、“１”プログラム時には選択トランジスタＳＴ１がカットオフとなる電圧である。
【００５３】
以上の結果、ＭＯＳトランジスタ４１、４２によって、セレクトゲート線ＳＧＤ、ＳＧＳにはそれぞれＶＤＤ、０Ｖが転送される。また、ＭＯＳトランジスタ４３−ｉによってワード線ＷＬｉ（選択ワード線）には電圧ＶＰＧＭが転送され、ＭＯＳトランジスタ４３−（ｉ＋１）によってワード線ＷＬ（ｉ＋１）（非選択ワード線）には電圧ＶＩＳＯが転送される。更に、ＭＯＳトランジスタ４３−０〜４３−（ｉ−１）、４３−（ｉ＋２）〜４３−ｎによって、ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｉ＋２）〜ＷＬｎ（非選択ワード線）には、電圧ＶＰＡＳＳが転送される。
【００５４】
以上のようにワード線ＷＬに電圧が転送されることにより、メモリセルトランジスタＭＴ０〜ＭＴｉ、ＭＴ（ｉ＋２）〜ＭＴｎはオン状態となり、チャネルが形成される。他方、メモリセルトランジスタＭＴ（ｉ＋１）はカットオフ状態となり、チャネルは形成されない。すなわち、メモリセルトランジスタＭＴ０〜ＭＴｉ及びメモリセルトランジスタＭＴ（ｉ＋２）〜ＭＴｎのチャネルはそれぞれ導通するが、両者はメモリセルトランジスタＭＴ（ｉ＋１）により分離される。また、セレクトゲート線ＳＧＳには０Ｖが印加されているため、選択トランジスタＳＴ２はカットオフ状態となる。これに対して選択トランジスタＳＴ１は、プログラムデータに応じてオン状態、またはカットオフ状態となる。
【００５５】
“０”プログラムが行われる場合には、センスアンプ２０によってビット線ＢＬに書き込み電圧（例えば０Ｖ）が印加される。従って、選択トランジスタＳＴ１はオン状態となり、ビット線に与えられた０ＶをメモリセルトランジスタＭＴ０〜ＭＴｉのチャネルへ転送する。すると、選択ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉでは、ゲートとチャネルとの間の電位差がほぼＶＰＧＭとなり、電荷が電荷蓄積層８４に注入される。その結果、メモリセルトランジスタＭＴｉの閾値電圧が上昇し、“０”プログラムが行われる。
【００５６】
他方、“１”プログラムが行われる場合には、ビット線には書き込み禁止電圧（例えばＶＤＤ）が印加され、選択トランジスタＳＴ１はカットオフ状態となる。従って、メモリセルユニット１１内のメモリセルトランジスタＭＴ０〜ＭＴｉのチャネルは電気的にフローティングの状態となる。すると、メモリセルトランジスタＭＴ０〜ＭＴｉのチャネル電位は、ゲート電位（ＶＰＧＭ、ＶＰＡＳＳ）とのカップリングにより上昇する。そのため、選択ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉでは、ゲートとチャネルとの間の電位差が十分ではなく、電荷蓄積層８４に電荷が（保持データが遷移するほどには）注入されない。その結果、メモリセルトランジスタＭＴｉの閾値電圧は変わらず、“１”プログラムが行われる。
【００５７】
＜効果＞  
上記のように、この発明の第１の実施形態に係る半導体記憶装置であると、ＭＯＳトランジスタ４３の電圧転送能力の低下を抑制し、ＮＡＮＤ型フラッシュメモリ１の動作信頼性を向上出来る。本効果につき、以下、順を追って説明する。
【００５８】
（１）ローカルセルフブースト方式について
ＮＡＮＤ型フラッシュメモリでは、セルフブースト（self-boost）方式を用いたデータの書き込み方法が知られている。セルフブースト方式とは、“１”プログラムを行うメモリセルトランジスタＭＴを含むメモリセルユニット１１の選択トランジスタＳＴ１、ＳＴ２をカットオフ状態とすることで、このメモリセルユニット１１に含まれるメモリセルトランジスタＭＴのチャネルを電気的にフローティングとし、チャネルの電位をワード線ＷＬとのカップリングにより上昇させる技術である。その結果、選択ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉでは、ゲートとチャネルとの電位差が小さくなり、電荷が電荷蓄積層へ注入されず、結果として“１”プログラムが実行される。
【００５９】
セルフブースト方式では、チャネル電位を如何に効率よくブーストするかが重要である。なぜなら、ブーストが十分でないと、“１”プログラムすべきメモリセルトランジスタＭＴに対して誤って“０”プログラムされてしまう恐れがあるからである。この点、書き込み済みのメモリセルトランジスタＭＴを用いてセルフブーストを行うと、その保持するデータによってはブースト効率が低下する場合がある。
【００６０】
そこで図７で説明したように、選択ワード線ＷＬｉよりもソース線ＳＬ寄りの非選択ワード線（例えばワード線ＷＬ（ｉ＋１））に電圧ＶＩＳＯを印加することで、メモリセルトランジスタＭＴ（ｉ＋１）をカットオフとする技術も知られている。これにより、メモリセルトランジスタＭＴ（ｉ＋１）よりもソース側に位置し、且つ既にプログラム済みのメモリセルトランジスタＭＴ（ｉ＋２）〜ＭＴｎは、セルフブーストに寄与しない。従って、メモリセルトランジスタＭＴ０〜ＭＴｉのチャネルのブースト効率を向上出来る。本方法は、ローカルセルフブースト（local self-boost）として知られている。
【００６１】
（２）微細化について
また、近年のＮＡＮＤ型フラッシュメモリでは、微細化が非常に進展しており、１つのメモリブロックのサイズも縮小されてきている。その結果、ビット線に沿った方向におけるメモリブロックのサイズ（第１方向の長さ）は、ＭＯＳトランジスタ４３が形成される素子領域ＡＡの、ゲート長方向のサイズ（第１方向の長さ）とほぼ等しい。
【００６２】
（３）問題点
上記のように微細化の進展したＮＡＮＤ型フラッシュメモリにおいてローカルセルフブースト方式を採用した場合、ＭＯＳトランジスタ４３の転送能力が低下する、という問題があった。
【００６３】
すなわち、ＭＯＳトランジスタ４３は、図５では図示を省略したが、第１方向に沿った方向にも、複数配置されている。メモリブロックサイズがＭＯＳトランジスタ４３のサイズとほぼ等しくなることで、第１方向におけるＭＯＳトランジスタ４３の隣接間隔も小さくなる。
【００６４】
すると、メモリセルアレイ１０から遠くに位置するＭＯＳトランジスタ４３とワード線ＷＬとを接続する金属配線層１０１を、上記第１方向におけるＭＯＳトランジスタ４３間のスペースに配置することが困難となる。そのため、これらの金属配線層１０１は、メモリセルアレイ１０から近くに位置するＭＯＳトランジスタ４３上を通過させる必要がある。
【００６５】
この点、前述のローカルセルフブースト方式を採用した場合、データの書き込み時においては、いずれかの金属配線層１０１は電圧ＶＩＳＯを転送する。電圧ＶＩＳＯは低い電圧であり、例えば０Ｖである。このような電圧を転送する金属配線層１０１が、ＭＯＳトランジスタ４３の不純物拡散層１１２上を通過すると、不純物拡散層１１２を空乏化させる場合がある。空乏化が生じると、不純物拡散層１１２の抵抗値が上昇する。その結果、ＭＯＳトランジスタ４３の電圧転送能力が低下する。
【００６６】
この問題は、特に電圧ＶＰＧＭを転送するＭＯＳトランジスタ４３において重大であり、電圧ＶＰＧＭが十分にワード線ＷＬに転送されないと、誤書き込みが発生する（“０”プログラムが出来ない）、という問題があった。
【００６７】
（４）本実施形態について
この点、本実施形態に係る構成であると、あるワード線ＷＬｉに着目した際、ワード線ＷＬｉにソース側（ＳＧＳ側）で近接するＭ本のワード線ＷＬ（ｉ＋１）〜ＷＬ（ｉ＋Ｍ）に接続された第１層目の金属配線層１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）を、次のようにして配置している。すなわち、ワード線ＷＬｉに電圧を転送するＭＯＳトランジスタ４３−ｉ上を通過する際には、不純物拡散層１１２上を通過することなく、ゲート電極１００上の領域を通過するように、配置している。
【００６８】
従って、ワード線ＷＬｉに電圧ＶＰＧＭが印加される場合、電圧ＶＩＳＯを転送する金属配線層１０１は、ＭＯＳトランジスタ４３−ｉ上において不純物拡散層１１２上を通過せずにゲート電極１００上を通過する。そのため、電圧ＶＩＳＯを転送する金属配線層１０１が、ＭＯＳトランジスタ４３−ｉの不純物拡散層１１２に悪影響を及ぼすことを防止出来る。すなわち、不純物拡散層１１２が空乏化することを防止し、ＭＯＳトランジスタ４３−ｉの電圧転送能力の低下を防止出来る。
【００６９】
この点を、図８を用いて具体的に説明する。図８は、ＭＯＳトランジスタ４３−ｉ〜４３−（ｉ＋Ｍ）の平面図である。
【００７０】
図示するように、ＭＯＳトランジスタ４３−ｉが電圧ＶＰＧＭをワード線ＷＬｉに転送する。この場合、電圧ＶＩＳＯが印加されるワード線ＷＬは、ワード線ＷＬ（ｉ＋１）〜ＷＬ（ｉ＋Ｍ）のいずれかであり、金属配線層１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）のいずれかが電圧ＶＩＳＯを転送する。図８では、ワード線ＷＬ（ｉ＋１）に電圧ＶＩＳＯが印加される例を示している。そして本実施形態に係るレイアウトであると、金属配線層１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）は、ＭＯＳトランジスタ４３−ｉ上を通過する。
【００７１】
しかし本実施形態であると、金属配線層１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）は、ＭＯＳトランジスタ４３−ｉ上を通過する際、不純物拡散層１１２上を通過せずにゲート電極１００上を通過する。従って、金属配線層１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）のいずれが電圧ＶＩＳＯを転送する場合であっても、電圧ＶＰＧＭを転送するＭＯＳトランジスタ４３−ｉの不純物拡散層１１２が空乏化することを防止出来る。
【００７２】
［第１の実施形態の第１変形例］  
なおＮＡＮＤ型フラッシュメモリでは、仕様によっては、選択ワード線ＷＬよりもソース側（ＳＧＳ側）のＭ本の非選択ワード線だけでなく、ドレイン側（ＳＧＤ側）のＭ本の非選択ワード線にもＶＩＳＯを印加できるようにしている。
【００７３】
図５のレイアウトであると、選択ワード線ＷＬｉよりもドレイン側のワード線ＷＬ０〜ＷＬ（ｉ−１）に接続される金属配線層１０１−０〜１０１−（ｉ−１）は、ＭＯＳトランジスタ４３−ｉ上を通過しない。従って、これらの配線についての配慮は不要である。
【００７４】
しかし、金属配線層１０１−０〜１０１−（ｉ−１）が、ＭＯＳトランジスタ４３−ｉ上を通過するような場合には、これらの配線についても第１の実施形態と同様のレイアウトとすることが出来る。この例を図９に示す。図９は、第１の実施形態の第１変形例に係るＭＯＳトランジスタ４３−ｉ〜４３−（ｉ−Ｍ）の平面図であり、ＭＯＳトランジスタ４３−ｉが電圧ＶＰＧＭを転送し、ＭＯＳトランジスタ４３−（ｉ−Ｍ）が電圧ＶＩＳＯを転送する場合を示している。また、図中において斜線を付した領域は、電圧ＶＰＧＭまたは電圧ＶＩＳＯを転送する金属配線である。
【００７５】
図示するように、メモリセルアレイ１０に遠い順に、ＭＯＳトランジスタ４３−０〜４３−ｎが順次配置される。すなわち、ＭＯＳトランジスタ４３−ｎがメモリセルアレイ１０に最も近く、ＭＯＳトランジスタ４３−０がメモリセルアレイ１０に最も遠く配置される。つまり本レイアウトであると、金属配線層１０１−０〜１０１−（ｉ−１）は、ＭＯＳトランジスタ４３−ｉ上を通過する。
【００７６】
従ってこの場合には、ワード線ＷＬｉにドレイン側で近接するＭ本のワード線ＷＬ（ｉ−Ｍ）〜ＷＬ（ｉ−１）に接続された第１層目の金属配線層１０１−（ｉ−Ｍ）〜１０１−（ｉ−１）を、次のようにして配置する。すなわち、ＭＯＳトランジスタ４３−ｉ上を通過する際には、不純物拡散層１１２上を通過することなく、ゲート電極１００上の領域を通過するように、配置する。これにより、金属配線層１０１−（ｉ−Ｍ）〜１０１−（ｉ−１）のいずれが電圧ＶＩＳＯを転送する場合であっても、これらは電圧ＶＰＧＭを転送するＭＯＳトランジスタ４３−ｉの不純物拡散層１１２上を通過せず、不純物拡散層１１２が空乏化することを防止出来る。
【００７７】
また図９のレイアウトであると、選択ワード線ＷＬｉよりもソース側のワード線ＷＬ（ｉ＋１）〜ＷＬｎに接続される金属配線層１０１−（ｉ＋１）〜１０１−ｎは、ＭＯＳトランジスタ４３−ｉ上を通過しない。従って、これらの配線についての配慮は不要である。
【００７８】
［第１の実施形態の第２変形例］  
また、図５及び図９の例では、ＭＯＳトランジスタ４３−０〜４３−ｎが、ロウデコーダ４０内において第２方向に沿って順番に配置される場合について説明した。しかし、ＭＯＳトランジスタ４３−０〜４３−ｎは、必ずしも順番に配置される必要は無い。
【００７９】
このような場合のレイアウトにつき、図１０を用いて説明する。図１０は、第１の実施形態の第２変形例に係るＭＯＳトランジスタ４３−（ｉ−Ｍ）〜４３−（ｉ＋Ｍ）の平面図であり、ＭＯＳトランジスタ４３−ｉが電圧ＶＰＧＭを転送し、ＭＯＳトランジスタ４３−（ｉ＋Ｍ）が電圧ＶＩＳＯを転送する場合を示している。また、図中において斜線を付した領域は、電圧ＶＰＧＭまたは電圧ＶＩＳＯを転送する金属配線である。
【００８０】
図示するように、ＭＯＳトランジスタ４３−０〜４３−（ｉ−１）、４３−（ｉ＋１）〜４３−（ｉ＋Ｍ）は、ＭＯＳトランジスタ４３−ｉよりも、メモリセルアレイ１０に遠い位置に配置される。つまり、金属配線層１０１−（ｉ−Ｍ）〜１０１−（ｉ−１）、１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）が、ＭＯＳトランジスタ４３−ｉ上を通過する。
【００８１】
このような場合には、金属配線層１０１−（ｉ−Ｍ）〜１０１−（ｉ−１）、１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）の全てにつき、第１の実施形態と同様なレイアウトとする。すなわち、これらの金属配線層１０１−（ｉ−Ｍ）〜１０１−（ｉ−１）、１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）がＭＯＳトランジスタ４３−ｉ上を通過する際には、不純物拡散層１１２上を通過することなく、ゲート電極１００上の領域を通過するように、配置する。これにより、金属配線層１０１−（ｉ−Ｍ）〜１０１−（ｉ−１）、１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）のいずれが電圧ＶＩＳＯを転送する場合であっても、これらは、電圧ＶＰＧＭを転送するＭＯＳトランジスタ４３−ｉの不純物拡散層１１２上を通過せず、不純物拡散層１１２が空乏化することを防止出来る。
【００８２】
言い換えるならば、選択ワード線ＷＬｉに隣接するＭ本の非選択ワード線ＷＬに電圧ＶＩＳＯを印加可能な構成において、このＭ本の非選択ワード線ＷＬのうちのＪ本（Ｊは自然数）が、選択ワード線ＷＬｉよりもソース線側に位置し、残りのＫ本（Ｋ＝Ｍ−Ｊ）がビット線側に位置する構成であっても、第１の実施形態は適用可能である。
【００８３】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、Ｍ本の金属配線層１０１のいずれかを、不純物拡散層１１２上において、空乏化しても問題の生じない領域上に配置したものである。以下では、第１の実施形態と異なる点についてのみ説明する。
【００８４】
本実施形態に係るロウデコーダ４０は、第１の実施形態で説明した図５の構成において、あるワード線ＷＬｉに着目した際、ワード線ＷＬｉにソース側（ＳＧＳ側）で近接するＭ本のワード線ＷＬ（ｉ＋１）〜ＷＬ（ｉ＋Ｍ）に接続された第１層目の金属配線層１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）のうちの少なくともいずれかを、次のようにして配置している。すなわち、ワード線ＷＬｉに電圧を転送するＭＯＳトランジスタ４３−ｉ上を通過する際には、不純物拡散層１１２上であって、且つ素子領域ＡＡにおいてコンタクトプラグＣＰ１０の外側を通過するように、配置している。つまり、金属配線層１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）のうちのいずれかは、ＭＯＳトランジスタ４３−ｉの不純物拡散層１１２上であって、コンタクトプラグＣＰ１０を挟んでゲート電極１００と対向するようにして、配置される。
【００８５】
図１１は、本実施形態に係るロウデコーダ４０における、ＭＯＳトランジスタ４３形成領域の平面図であり、一例として、金属配線層１０１−（ｉ＋１）が、上記のレイアウトとされた場合について示している。また図１２は、図１１におけるＹ３−Ｙ３’線における断面図である。図示するように、金属配線層１０１−（ｉ＋１）が、ＭＯＳトランジスタ４３−ｉの不純物拡散層１１２上であって、且つコンタクトプラグＣＰ１０の外側の領域を通過している。
【００８６】
＜効果＞  
本実施形態に係る構成であっても、ＭＯＳトランジスタ４３の電圧転送能力の低下を防止し、上記第１の実施形態と同様の効果が得られる。本効果につき、以下説明する。
【００８７】
電圧ＶＩＳＯを転送する金属配線層１０１が、ＭＯＳトランジスタ４３上であって、且つコンタクトプラグＣＰ１０（またはＣＰ１１）とゲート電極１００との間の領域を通過した場合の、ＭＯＳトランジスタ４３の等価回路を図１３に示す。
【００８８】
図示するように、コンタクトプラグＣＰ１０（またはＣＰ１１）とゲート電極１００との間の領域は、信号線ＣＧからワード線ＷＬまでの間の電流経路に相当する。従って、この領域上を、電圧ＶＩＳＯを転送する金属配線層１０１が通過することにより空乏化が生じると、上記電流経路における抵抗値が増大する。つまり、図中におけるノードＮ１とノードＮ２との間で大きな電圧降下が発生し、ワード線ＷＬに電圧を十分に転送出来ない。
【００８９】
しかし、本実施形態に係る構成であると、電圧ＶＩＳＯを転送する金属配線層１０１は、ＭＯＳトランジスタ４３上であって、且つコンタクトプラグＣＰ１０（またはＣＰ１１）の外側を通過する。この場合のＭＯＳトランジスタ４３の等価回路を図１４に示す。図示するように、コンタクトプラグＣＰ１０（またはＣＰ１１）よりも外側の領域は、信号線ＣＧからワード線ＷＬまでの間の電流経路としては、実質的に機能しない。従って、この領域の抵抗値が増大したとしても、電圧転送に与える影響は無視出来る。そのため、ＭＯＳトランジスタ４３の転送能力を十分に確保出来る。
【００９０】
なお本実施形態は、上記第１の実施形態の第１、第２変形例で説明した図９及び図１０に適用することも可能である。すなわち図９において、金属配線層１０１−（ｉ−Ｍ）〜１０１−（ｉ−１）のうちのいずれかを、ＭＯＳトランジスタ４３−ｉの不純物拡散層１１２上であって、且つコンタクトプラグＣＰ１０（またはＣＰ１１）の外側を通過させても良い。また図１０において、金属配線層１０１−（ｉ−Ｍ）〜１０１−（ｉ−１）、１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）のうちのいずれかを、ＭＯＳトランジスタ４３−ｉの不純物拡散層１１２上であって、且つコンタクトプラグＣＰ１０（またはＣＰ１１）の外側を通過させても良い。
【００９１】
［第３の実施形態］  
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、Ｍ本の金属配線層１０１のいずれかを、第２層目の金属配線によって形成したものである。以下では、第１の実施形態と異なる点についてのみ説明する。
【００９２】
本実施形態に係るロウデコーダ４０は、第１の実施形態で説明した図５の構成において、あるワード線ＷＬｉに着目した際、ワード線ＷＬｉにソース側（ＳＧＳ側）で近接するＭ本のワード線ＷＬ（ｉ＋１）〜ＷＬ（ｉ＋Ｍ）に接続された金属配線層１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）のうちの少なくともいずれかを、第２層目の金属配線層１２０によって、ワード線ＷＬｉに電圧を転送するＭＯＳトランジスタ４３−ｉ上を通過させたものである。この際、金属配線層１２０は、ＭＯＳトランジスタ４３−ｉの不純物拡散層１１２上を通過する。
【００９３】
図１５は、本実施形態に係るロウデコーダ４０における、ＭＯＳトランジスタ４３形成領域の平面図であり、一例として、金属配線層１０１−（ｉ＋１）が、上記のレイアウトとされた場合について示している。また図１６は、図１５におけるＹ４−Ｙ４’線における断面図である。
【００９４】
図示するように、金属配線層１０１−（ｉ＋１）は、素子領域ＡＡ上から素子分離領域ＳＴＩ上に引き出された後、コンタクトプラグＣＰ１５を介して、第２層目の金属配線層１２０に接続されている。金属配線層１２０は、第２方向に沿ったストライプ形状を有しており、ＭＯＳトランジスタ４３−ｉ〜４３−０上を通過して、メモリセルアレイ１０とロウデコーダ４０との境界まで引き出される。そして、ワード線ＷＬ（ｉ＋１）に接続される。この際、金属配線層１２０は、ＭＯＳトランジスタ４３−ｉ〜４３−０の不純物拡散層１１２上を通過する。
【００９５】
＜効果＞  
本実施形態に係る構成であっても、ＭＯＳトランジスタ４３の電圧転送能力の低下を防止し、上記第１の実施形態と同様の効果が得られる。本効果につき、以下説明する。
【００９６】
本実施形態であると、電圧ＶＩＳＯを転送する金属配線層１２０は、第２層目の配線によって形成される。従って図１６に示すように、金属配線層１２０は、層間絶縁膜１１４の膜厚分だけでなく、層間絶縁膜１２１の膜厚分も、不純物拡散層１１２表面から離隔する。よって、例え金属配線層１２０が電圧ＶＩＳＯを転送する場合であっても、不純物拡散層１１２が空乏化されることは抑制される。そのため、ＭＯＳトランジスタ４３の転送能力を十分に確保出来る。
【００９７】
なお本実施形態は、上記第１の実施形態の第１、第２変形例で説明した図９及び図１０に適用することも可能である。すなわち図９において、金属配線層１０１−（ｉ−Ｍ）〜１０１−（ｉ−１）のうちのいずれかを、金属配線層１２０によって、ＭＯＳトランジスタ４３−ｉの不純物拡散層１１２上を通過させても良い。また図１０において、金属配線層１０１−（ｉ−Ｍ）〜１０１−（ｉ−１）、１０１−（ｉ＋１）〜１０１−（ｉ＋Ｍ）のうちのいずれかを、金属配線層１２０によって通過させても良い。
【００９８】
以上のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置であると、ロウデコーダ４０内におけるＭＯＳトランジスタ４３を、次のようにして配置している。すなわち、ｉ番目のワード線ＷＬｉに近接するＭ本（Ｍ＜Ｎ）のワード線を、ワード線ＷＬｉに電圧を転送する転送トランジスタ４３−ｉ上の領域において、  
（１）不純物拡散層１１２上を通過することなく、ゲート電極１００上の領域を、第１層目の金属配線１０１によって通過させる。または、  
（２）不純物拡散層１１２上であって、且つ第１、第２コンタクトプラグＣＰ１０、ＣＰ１１のいずれかを挟んでゲート電極１００に相対する領域上を、第１層目の金属配線１０１によって通過させる。または、  
（３）第１層目の金属配線１０１の上層に位置する第２層目以上の金属配線１２０によって、転送トランジスタ４３−ｉ上を通過させる。  
これにより、電圧ＶＰＧＭを転送するＭＯＳトランジスタ４３の不純物拡散層１１２が高抵抗化することを防止し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
【００９９】
なお上記第２の実施形態においては、金属配線層１０１−（ｉ−１）は、ＭＯＳトランジスタ４３−ｉ上において、コンタクトプラグＣＰ１０の外側を通過する例について説明した（図１１参照）。しかしレイアウトによっては、コンタクトプラグＣＰ１１の外側を通過しても良い。
【０１００】
また上記第３の実施形態においては、金属配線層１２０は、必ずしも不純物拡散層１１２上を通過させる必要は無く、ゲート電極１００上を通過させても良い。また、金属配線層１２０は、第２層目以上であれば良く、例えば第３層目以上の配線であっても良い。
【０１０１】
更に上記第２、第３の実施形態においては、ワード線ＷＬｉに隣接するＭ本のワード線のうちの１本が、コンタクトプラグＣＰ１０の外側を通過、または金属配線層１２０により通過する場合を例に説明した。しかし、Ｍ本の全てが、コンタクトプラグＣＰ１０の外側を通過、または金属配線層１２０により通過しても良い。
【０１０２】
更に、上記第１乃至第３の実施形態は、適宜組み合わせることが出来る。すなわち、第２、第３の実施形態を組み合わせることにより、ワード線ＷＬｉに隣接するＭ本のワード線のうちの一部がコンタクトプラグＣＰ１０の外側を通過し、残りが金属配線層１２０によって通過しても良い。また第１乃至第３の実施形態を組み合わせることにより、ワード線ＷＬｉに隣接するＭ本のワード線のうちの一部がゲート電極１００上を通過し、別の一部がコンタクトプラグＣＰ１０の外側を通過し、残りが金属配線層１２０によって通過しても良い。更に、ワード線ＷＬｉに隣接するＭ本だけでなく、ＭＯＳトランジスタ３４−ｉ上を通過するワード線ＷＬの全てを、第１乃至第３の実施形態で説明したレイアウトとしても良い。
【０１０３】
また、上記実施形態においては、電圧ＶＩＳＯが０Ｖの場合を例に説明したが、０Ｖに限らず、メモリセルトランジスタＭＴをカットオフ出来る電圧であれば良く、正電圧、または負電圧であっても良い。更に、メモリセルトランジスタＭＴは、電荷蓄積層８４が導電膜では無く絶縁膜によって形成されたＭＯＮＯＳ構造とされても良い。
【０１０４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１０５】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るメモリセルアレイの平面図。
【図３】図２におけるＹ１−Ｙ１’線に沿った断面図。
【図４】図２におけるＸ１−Ｘ１’線に沿った断面図。
【図５】この発明の第１の実施形態に係るロウデコーダの平面図。
【図６】図５におけるＹ２−Ｙ２’線に沿った断面図。
【図７】この発明の第１の実施形態に係るメモリセルユニットとロウデコーダの回路図。
【図８】この発明の第１の実施形態に係るロウデコーダの平面図。
【図９】この発明の第１の実施形態の第１変形例に係るロウデコーダの平面図。
【図１０】この発明の第１の実施形態の第２変形例に係るロウデコーダの平面図。
【図１１】この発明の第２の実施形態に係るロウデコーダの平面図。
【図１２】図１１におけるＹ３−Ｙ３’線に沿った断面図。
【図１３】ＭＯＳトランジスタの等価回路図。
【図１４】この発明の第２の実施形態に係るＭＯＳトランジスタの等価回路図。
【図１５】この発明の第３の実施形態に係るロウデコーダの平面図。
【図１６】図１５におけるＹ４−Ｙ４’線に沿った断面図。
【符号の説明】
【０１０６】
１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…メモリセルユニット、２０…センスアンプ、３０…ソース線ドライバ、４０…ロウデコーダ、４１〜４３…ＭＯＳトランジスタ、４４…ブロックデコーダ、５０…ドライバ回路、６０…電圧発生回路、７０…制御回路、８０…半導体基板、８１、８２、１１０、１１１…ウェル領域、８３…ゲート絶縁膜、８４、８６…多結晶シリコン層、８５…ゲート間絶縁膜、８７、１１２…不純物拡散層、８８、９１、１１４、１２１…層間絶縁膜、８９、９０、９１、１０１〜１０５、１２０…金属配線層、１００…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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