(57)【要約】【課題】セクタ単位の消去動作を効率よく行うことが可能であり、かつ、メモリ領域のセクタ数が増加しても回路規模の増大を防ぐことが可能なフラッシュメモリのセクタ消去制御回路を提供する。【解決手段】複数のブロック（１１〜１ｎ）に区分けされたメモリ領域（１）と、複数のブロック（１〜１ｎ）に対応して設けられた複数のフリップフロップ（以下、ＦＦ）（４１〜４ｎ）と、複数のＦＦ（４１〜４ｎ）の各々からセクタ指定信号（７１〜７ｎ）を入力して、セクタ指定信号（７１〜７ｎ）に基づいて、複数のブロックの各々（１１〜１ｎ）に記憶された記憶内容を消去する消去実行信号（２１〜２ｎ）を、各ＦＦ（４１〜４ｎ）に対応する各ブロック（１１〜１ｎ）へ出力する消去パルス印加回路（２）とを備える。【選択図】図１
2010231851.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロックに区分けされたメモリ領域と、
前記複数のブロックに対応して設けられた複数のフリップフロップ（以下、ＦＦ）と、
前記複数のＦＦの各々からセクタ指定信号を入力して、前記セクタ指定信号に基づいて、前記複数のブロックの各々に記憶された記憶内容を消去する消去実行信号を、前記各ＦＦに対応する前記各ブロックへ出力する消去パルス印加回路と
を備えるフラッシュメモリのセクタ消去制御回路。
【請求項２】
請求項１に記載のフラッシュメモリのセクタ消去制御回路であって、
前記セクタ指定信号は、前記複数のブロックと同数のビットを具備して、前記各ビットにより前記複数のブロックのうち前記記憶内容の消去を行うブロックを指定するシリアル信号であり、
前記各ＦＦは、前記セクタ指定信号の前記ビットのうちで前記各ＦＦと対応する前記セクタを示すビットをそれぞれ設定して、当該ビットを前記消去パルス印加回路へ出力する
フラッシュメモリのセクタ消去制御回路。
【請求項３】
請求項２に記載のフラッシュメモリのセクタ消去制御回路であって、
前記複数のＦＦは、チェーン状に接続される
フラッシュメモリのセクタ消去制御回路。
【請求項４】
請求項３に記載のフラッシュメモリのセクタ消去制御回路であって、
前記各ブロックは、少なくとも一つ以上のセクタを備える
フラッシュメモリのセクタ消去制御回路。
【請求項５】
請求項２から請求項４までのいずれかに記載のフラッシュメモリのセクタ消去制御回路であって、
前記各ブロックに対応して設けられる複数のセレクタをさらに備え、
前記複数のセレクタの各々は、前記各ＦＦから前記セクタ指定信号と、選択信号とを入力して、
前記選択信号は、前記セクタ選択信号を前記各セレクタの出力とするか否かを決定し、
前記各ＦＦの全てに前記各ＦＦに対応する前記各ブロックを示す前記セクタ指定信号のビットが設定されると、前記選択信号により、それぞれ前記セクタ指定信号を出力として選択して、各ビットを前記消去パルス印加回路へ出力する
フラッシュメモリのセクタ消去制御回路。
【請求項６】
請求項２から請求項４までのいずれかに記載のフラッシュメモリのセクタ消去制御回路であって、
前記各ブロックに対応して設けられる複数のセレクタをさらに備え、
前記各セレクタは、前記各ＦＦから前記セクタ指定信号と、選択信号とを入力して、
前記セクタ指定信号は、前記選択信号を前記各セレクタの出力とするか否かを決定し、
前記各ＦＦの全てに前記各ブロックに対応する前記セクタ指定信号のビットが設定されると、前記セクタ選択信号により前記選択信号を出力として選択して、前記消去パルス印加回路へ前記セクタ指定信号のビットを出力する
フラッシュメモリのセクタ消去制御回路。
【請求項７】
複数のブロックに区分けされたメモリ領域と、
前記複数のブロックに対応して設けられた複数のフリップフロップ（以下、ＦＦ）と、
消去パルス印加回路と
を備えるフラッシュメモリのセクタ消去制御回路において、
前記複数のＦＦの各々からセクタ指定信号を入力するステップと、
前記セクタ指定信号に基づいて、前記複数のブロックの各々に記憶された記憶内容を消去する消去実行信号を、前記各ＦＦに対応する前記各ブロックへ出力するステップと
を備えるフラッシュメモリのセクタ消去制御方法。
【請求項８】
請求項７に記載のフラッシュメモリのセクタ消去制御方法であって、
前記セクタ指定信号は、前記複数のブロックと同数のビットを具備して、前記各ビットにより前記複数のブロックのうち前記記憶内容の消去を行うブロックを指定するシリアル信号であり、
前記セクタ指定信号の前記ビットのうちで前記各ＦＦと対応する前記セクタを示すビットをそれぞれ設定するステップと、
当該ビットを前記消去パルス印加回路へ出力するステップと
をさらに備えるフラッシュメモリのセクタ消去制御方法。
【請求項９】
請求項８に記載のフラッシュメモリのセクタ消去制御方法であって、
フラッシュメモリのセクタ消去制御回路は、前記各ブロックに対応して設けられる複数のセレクタをさらに備え、
前記各ＦＦから前記セクタ指定信号と、選択信号とを入力するステップと、
前記選択信号は、前記セクタ選択信号を前記各セレクタの出力とするか否かを決定し、
前記各ＦＦの全てに前記各ＦＦに対応する前記各ブロックを示す前記セクタ指定信号のビットが設定されると、前記選択信号により前記セクタ指定信号を出力としてそれぞれ選択して、各ビットを前記消去パルス印加回路へ出力するステップと
をさらに備えるフラッシュメモリのセクタ消去制御方法。
【請求項１０】
請求項８に記載のフラッシュメモリのセクタ消去制御方法であって、
フラッシュメモリのセクタ消去制御回路は、前記各ブロックに対応して設けられる複数のセレクタをさらに備え、
前記各ＦＦから前記セクタ指定信号と、選択信号とを入力するステップと、
前記セクタ指定信号は、前記選択信号を前記各セレクタの出力とするか否かを決定し、
前記各ＦＦの全てに前記各ブロックに対応する前記セクタ指定信号のビットが設定されると、前記セクタ選択信号により前記選択信号を出力として選択して、前記消去パルス印加回路へ前記セクタ指定信号のビットを出力するステップと
をさらに備えるフラッシュメモリのセクタ消去制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリのセクタ消去制御回路に関する。
【背景技術】
【０００２】
フラッシュメモリは、繰り返し書き込みが可能な不揮発性の半導体メモリである。フラッシュメモリは、各セクタのワード線に高電圧を印加することで、各セクタに記憶された記憶内容（データ）の消去を行う。フラッシュメモリは、全てのメモリ領域を一括で消去する場合、全セクタを選択することで一括消去を行うことができる。一方、複数のセクタに記憶されたデータの消去は、アドレスデコーダによって各セクタを１セクタ単位で選択して、セクタ毎のデータの消去を行う動作を繰り返して行う必要がある。そのため、複数のセクタに記憶されたデータの消去は、動作の繰り返しが多くなり時間がかかる。フラッシュメモリの容量は、年々増加傾向にあり、処理時間の短縮が課題となっている。このような、課題を解決するための関連技術が、以下のとおり開示されている。
【０００３】
特許文献１は、電気的に書き換え可能な不揮発性メモリのメモリセルを有する半導体メモリにおいて、データを消去する最小単位である複数のメモリ領域を効率よく選択して、半導体メモリを制御するシステムの負荷を軽減し、制御プログラムを簡素にする半導体メモリを開示している。
【０００４】
特許文献１の半導体メモリは、複数のメモリ領域と、複数のメモリブロックと、消去選択回路と、消去制御回路を備える。複数のメモリ領域は、電気的に書き換え可能な不揮発性のメモリセルを有し、該メモリセルに書き込まれたデータを消去するための最小の消去単位である。複数のメモリブロックは、複数のメモリ領域で構成される。消去選択回路は、消去コマンドに対応して供給される消去制御信号が第１消去モードを示すとき、消去制御信号とともに供給される第１アドレス信号に応じて、メモリブロック内の全てのメモリ領域を選択する。消去制御回路は、消去選択回路により選択されたメモリ領域のデータを消去する。また、消去選択回路は、消去制御信号が第２消去モードを示すとき、消去制御信号とともに供給される第２アドレス信号に応じて、複数のメモリ領域のいずれかを選択する。
【０００５】
特許文献１の半導体メモリによれば、１回の消去コマンドでデータを消去する複数のメモリ領域を一度に選択でき、消去コマンドの入力回数を削減できる。従って、半導体メモリを制御するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等が実行するシステムプログラムを簡素にすることができる。また、データを消去するメモリ領域を指定するためのサイクル数（消去コマンドの入力期間）が短縮されるため、半導体メモリの消去動作に伴うシステムの負荷を軽減できる。さらに、消去制御信号により第１または第２消去モードを識別することで、消去制御信号に応じて、消去するメモリ領域をメモリブロック単位またはメモリ領域単位で選択できるため、データを消去するメモリ領域を少ないサイクルで効率よく選択できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１５１２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の関連技術には、フラッシュメモリのメモリ容量が大きくなった場合、回路規模が増大するという課題がある。上記の関連技術は、コマンドレジスタと、消去選択回路と、消去制御回路を追加することで、フラッシュメモリの消去動作時の消去パルスの印加回数が１回で済む様に構成している。そのため、メモリ容量が増加するにつれ、コマンドレジスタや、消去選択回路への入力信号の数が増加し、制御も複雑となってしまう。
【課題を解決するための手段】
【０００８】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明のフラッシュメモリのセクタ消去制御回路は、複数のブロック（１１〜１ｎ）に区分けされたメモリ領域（１）と、複数のブロック（１〜１ｎ）に対応して設けられた複数のフリップフロップ（以下、ＦＦ）（４１〜４ｎ）と、複数のＦＦ（４１〜４ｎ）の各々からセクタ指定信号（７１〜７ｎ）を入力して、セクタ指定信号（７１〜７ｎ）に基づいて、複数のブロックの各々（１１〜１ｎ）に記憶された記憶内容を消去する消去実行信号（２１〜２ｎ）を、各ＦＦ（４１〜４ｎ）に対応する各ブロック（１１〜１ｎ）へ出力する消去パルス印加回路（２）と、を備える。
【００１０】
本発明のフラッシュメモリのセクタ消去制御方法は、複数のブロック（１１〜１ｎ）に区分けされたメモリ領域（１）と、複数のブロック（１１〜１ｎ）に対応して設けられた複数のフリップフロップ（以下、ＦＦ）（４１〜４ｎ）と、消去パルス印加回路（２）とを備えるフラッシュメモリのセクタ消去制御回路において、複数のＦＦ（４１〜４ｎ）の各々からセクタ指定信号（７１〜７ｎ）を入力するステップ（Ｓ７０）と、セクタ指定信号（７１〜７ｎ）に基づいて、各ブロック（１１〜１ｎ）に記憶された記憶内容を消去する消去実行信号（２１〜２ｎ）を、各Ｆ（４１〜４ｎ）Ｆに対応する各ブロック（１１〜１ｎ）へ出力するステップ（Ｓ８０）と、を備える。
【発明の効果】
【００１１】
本発明によれば、セクタ単位の消去動作を効率よく行うことが可能であり、かつ、メモリ領域のセクタ数が増加しても回路規模の増大を防ぐことが可能なフラッシュメモリのセクタ消去制御回路を提供できる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態のフラッシュメモリのセクタ消去制御回路における構成を示す図である。
【図２】第１実施形態のフラッシュメモリのセクタ消去制御回路における動作フローである。
【図３】第２実施形態のフラッシュメモリのセクタ消去制御回路における構成を示す図である。
【図４】第２実施形態のフラッシュメモリのセクタ消去制御回路における動作フローである。
【発明を実施するための形態】
【００１３】
添付図面を参照して、本発明の実施形態によるフラッシュメモリのセクタ消去制御回路を以下に説明する。
【００１４】
（第１実施形態）
はじめに、本発明の第１実施形態によるフラッシュメモリのセクタ消去制御回路を以下に説明する。
【００１５】
［構成の説明］
まず、本実施形態のフラッシュメモリのセクタ消去制御回路における構成の説明を行う。図１は、本実施形態のフラッシュメモリのセクタ消去制御回路における構成を示す図である。
【００１６】
本実施形態におけるフラッシュメモリのセクタ消去制御回路は、メモリ領域１と、消去パルス印加回路２と、セレクタ３１〜３ｎと、フリップフロップ（以下ＦＦ）４１〜４ｎと、Ｘデコーダ回路５と、を備える。
【００１７】
メモリ領域１は、ｎ個のセクタ１１〜１ｎを備える。セクタ１１〜１ｎは、フラッシュメモリに記憶された記憶内容を消去する最小単位である。セクタ１１〜１ｎは、消去パルス印加回路２と接続されている。セクタ１１〜１ｎは、消去パルス印加回路２から出力される消去実行信号２１〜２ｎにより、記憶内容を消去される。消去実行信号２１〜２ｎは、高電圧のパルス信号である。セクタ１１〜１ｎの記憶内容が、消去実行信号２１〜２ｎによって消去される原理は、周知であるため詳細な説明を省略する。
【００１８】
ＦＦ４１〜４ｎは、セクタ選択信号７を入力して、セレクタ３１〜３ｎへ出力する。
ＦＦ４１〜４ｎは、セクタ１１〜１ｎに対応して設けられている。すなわち、ＦＦ４１は、セクタ１１と対応する。また、ＦＦ４２は、セクタ１２と対応する。以下、同様に、ＦＦ４３〜４ｎとセクタ１３〜１ｎとは、それぞれ対応している。また、ＦＦ４１〜４ｎは、セレクタ３１〜３ｎと対応している。すなわち、ＦＦ４１は、セレクタ３１と対応する。また、ＦＦ４２は、セレクタ３２と対応する。同様に、ＦＦ４３〜４ｎとセレクタ３３〜３ｎとは、それぞれ対応している。
【００１９】
ＦＦ４１〜４ｎは、それぞれ、チェーン状に接続されている。すなわち、ＦＦ４１は、ＦＦ４２と接続されており、ＦＦ４１の出力は、ＦＦ４２の入力となる。また、ＦＦ４２は、ＦＦ４３と接続されており、ＦＦ４２の出力は、ＦＦ４３の入力となる。以下、同様にＦＦ４３からＦＦ４ｎまでが接続される。また、ＦＦ４１〜４ｎの出力は、それぞれ分岐されて、対応するセレクタ３１〜３ｎの入力の一方となる。すなわち、ＦＦ４１の出力は、分岐されてセレクタ３１の入力の一方となる。また、ＦＦ４１の出力は、分岐されてセレクタ３２の入力の一方となる。以下、同様に、ＦＦ４３〜４ｎの出力は、それぞれ分岐されて、対応するセレクタ３３〜３ｎの入力の一方となる。
【００２０】
ＦＦ４１は、セクタ選択信号７を入力する。セクタ選択信号７は、セクタ１１〜１ｎを選択するためのシリアル信号である。セクタ選択信号７は、図示されない前段の回路から入力される。セクタ選択信号７によって、選択されたセクタ１１〜１ｎが、記憶内容を消去される対象となる。ＦＦ４１〜４ｎは、前述の通り、チェーン状に接続されているため、ＦＦ４１の入力するセクタ選択信号７は、ＦＦ４２からＦＦ４ｎへ、順にシフトして入力される。セクタ選択信号７は、メモリ領域１のセクタ数（セクタ１１〜１ｎ）に対応した数のビットを有している。例えば、「ｎ＝８」の場合で考えてみると、セクタ数は、８個（セクタ１１〜１８）となる。そのため、セクタ選択信号７は、８個のビットを備える。ここで、本実施形態において、ビット「１」を選択（記憶内容の消去対象セクタ）、ビット「０」を非選択（記憶内容の消去非対象セクタ）とすると、セクタ選択信号７「１１１１１１１１」は、セクタ１１〜１８の全てのセクタを消去対象（全セクタ消去）として選択している。一方、セクタ選択信号７「００００１１１１」は、セクタ１１〜１４を消去対象（部分セクタ消去）として選択している。なお、この場合、ＦＦ４１〜４８は、セクタ選択信号７「００００１１１１」をシフトしながら入力するため、全てのビットがＦＦ４１〜４８へ設定されると、ＦＦ４５〜ＦＦ４８は、それぞれビット「１」を設定し、ＦＦ４１〜ＦＦ４４は、それぞれビット「０」を設定することになる。このように、セクタ選択信号７は、メモリ領域１のセクタ数のビットを持つシリアル信号である。そして、セクタ選択信号７の各ビットは、ＦＦ４１〜４ｎへシフトして入力される。そのため、セクタ選択信号７のビットを操作することによって、メモリ領域１のセクタを任意に選択することが可能である。なお、以下の説明において、区別のために、ＦＦ４１〜４ｎから出力されるセクタ選択信号７を、それぞれ、セクタ選択信号７１〜７ｎと呼ぶ。
【００２１】
Ｘデコーダ回路５は、図示されない前段の回路から入力するコマンド信号、あるいはアドレス信号に基づいて、メモリ領域１のセクタ１１〜１ｎを選択するための出力信号５１〜５ｎを出力する。出力信号５１〜５ｎは、それぞれ、セレクタ３１〜３ｎと対応している。すなわち、出力信号５１は、セレクタ３１へ出力され、また、出力信号５２は、セレクタ３２へ出力される。同様に出力信号５３〜ｎは、それぞれ、セレクタ３３〜３ｎへ出力される。Ｘデコーダ回路５は、従来技術によるため、詳細な説明を省略する。
【００２２】
セレクタ３１〜３ｎは、それぞれ、Ｘデコーダ回路５からの出力信号５１〜５ｎとＦＦ４１〜４ｎからのセクタ選択信号７１〜７ｎ消去指定信号とを入力して、選択信号８に基づいて、出力信号５１〜５ｎとセクタ選択信号７１〜７ｎとのうちのいずれかを出力として選択して、消去パルス印加回路２へ出力する。前述のとおり、セレクタ３１〜３ｎは、ＦＦ４１〜４ｎと対応して接続されており、それぞれ、ＦＦ４１〜４ｎの出力を、セレクタ３１〜３ｎの入力の一方としている。また、前述の通り、セレクタ３１〜３ｎは、それぞれ、Ｘデコーダ回路５と接続されており、それぞれ、Ｘデコーダ回路５の出力信号５１〜５ｎを、セレクタ３１〜３ｎの入力のもう一方としている。
【００２３】
セレクタ３１〜３ｎは、それぞれ、選択信号８を入力する。選択信号８は、セレクタ３１〜３ｎにおいて、出力信号５１〜５ｎとセクタ選択信号７１〜７ｎとのうち、いずれの信号を出力として選択するかを決定するための信号である。選択信号８は、図示されない前段の回路から入力される。セレクタ３１〜３ｎは、選択信号８に基づいて、出力信号５１〜５ｎとセクタ選択信号７１〜７ｎとのうちから、出力とする信号を選択する。本実施形態において、セレクタ３１〜３ｎは、選択信号８のビット「１」でセクタ選択信号７１〜７ｎを出力として選択し、選択信号８のビット「０」で出力信号５１〜５ｎを出力として選択する。セレクタ３１〜３ｎは、選択信号８に基づいて選択した、セクタ選択信号７１〜７ｎ、あるいは出力信号５１〜５ｎを、消去パルス印加回路２へ、それぞれ出力する。
【００２４】
消去パルス印加回路２は、セレクタ３１〜３ｎの出力するセクタ選択信号７１〜７ｎを入力して、メモリ領域１のセクタ１１〜１ｎの記憶内容を消去するための消去実行信号２１〜２ｎを出力する。消去パルス印加回路２は、前述の通り、メモリ領域のセクタ１１〜１ｎと、セレクタ３１〜３ｎと、それぞれ接続されている。また、消去パルス印加回路２は、消去許可信号６を入力する。消去許可信号は、図示されない前段の回路から入力される。消去許可信号６は、消去パルス印加回路２が、セクタ選択信号７１〜７ｎによって選択されたセクタに対して消去実行信号２１〜２ｎの出力を行うか否かを決定する。本実施形態において、消去許可信号６は、ビット「１」で消去パルス印加回路２による消去実行信号２１〜２ｎの出力を許可し、ビット「０」で消去パルス印加回路２による消去実行信号２１〜２ｎの出力を許可しない。すなわち、消去パルス印加回路２は、消去許可信号６のビット「１」を入力したときに、セレクタ３１〜３ｎから入力するセクタ選択信号７１〜７ｎで選択されたセクタ（セクタ選択信号７１〜７ｎのビットが「１」）に対して、消去実行信号２１〜２ｎの出力を行う。一方、消去パルス印加回路２は、消去許可信号６のビット「０」を入力したときには、セレクタ３１〜３ｎからセクタ選択信号７１〜７ｎを入力しても、セクタ選択信号７１〜７ｎで選択されたセクタに対する消去実行信号２１〜２ｎの出力を行わない。
【００２５】
以上が、本実施形態のフラッシュメモリのセクタ消去制御回路における構成の説明である。
【００２６】
［動作方法の説明］
次に、本実施形態のフラッシュメモリのセクタ消去制御回路における動作方法の説明を行う。図２は、本実施形態のフラッシュメモリのセクタ消去制御回路における動作フローを示している。
【００２７】
（ステップＳ１０）
はじめに、セレクタ３１〜３ｎは、それぞれ、選択信号８により、セクタ選択信号７１〜７ｎを出力として選択しないように設定される。本実施形態において、選択信号８のビットが「０」の場合、セレクタ３１〜３ｎは、セクタ選択信号７１〜７ｎを選択しない。つまり、セレクタ３１〜３ｎは、前段の回路から、ビット「０」に設定された選択信号８を、それぞれ入力している。
【００２８】
（ステップＳ２０）
ＦＦ４１〜４ｎのチェーンの先頭に配置されたＦＦ４１は、前段の回路から、シリアル信号のセクタ選択信号７を入力する。セクタ選択信号７は、記憶内容の消去を行うセクタに対応するビットを「１」、記憶内容の消去を行わないセクタに対応するビットを「０」としている。
【００２９】
（ステップＳ３０）
ＦＦ４１〜４ｎは、それぞれ、セクタ選択信号７（７１〜７ｎ）をシフトしながら入力する。
【００３０】
（ステップＳ４０）
ＦＦ４１〜４ｎにセクタ選択信号７（７１〜７ｎ）の設定が完了する。記憶内容の消去を行うセクタに対応するＦＦ４１〜４ｎは、ビット「１」を設定している。一方、記憶内容の消去を行わないセクタに対応するＦＦ４１〜４ｎは、ビット「０」を設定している。
【００３１】
（ステップＳ５０）
セレクタ３１〜３ｎは、選択信号８により、セクタ選択信号７１〜７ｎを消去パルス印加回路２への出力として選択するように設定される。本実施形態において、選択信号８のビットが「１」の場合、セレクタ３１〜３ｎは、セクタ選択信号７１〜７ｎを選択する。つまり、セレクタ３１〜３ｎは、前段の回路から、ビット「１」に設定された選択信号８を、それぞれ入力する。セレクタ３１〜３ｎは、セクタ選択信号７１〜７ｎを選択して、消去パルス印加回路２へ出力する。
【００３２】
（ステップＳ６０）
消去パルス印加回路２は、セレクタ３１〜３ｎから、セクタ選択信号７１〜７ｎを入力する。
【００３３】
（ステップＳ７０）
消去パルス印加回路２は、消去許可（ビット「１」）に設定された消去許可信号６を、前段の回路から入力する。
【００３４】
（ステップＳ８０）
消去パルス印加回路２は、セクタ選択信号７１〜７ｎにおいて、記憶内容の消去を行うよう指定されたセクタ１１〜１ｎに対して、消去実行信号２１〜２ｎを出力する。消去パルス印加回路２は、消去許可信号６により消去実行信号２１〜２ｎを出力可能となる。消去パルス印加回路２は、セクタ選択信号７１〜７ｎにおいて、ビット「１」により記憶内容の消去を行うよう指定されるセクタ１１〜１ｎへ、消去実行信号２１〜２ｎを出力する。一方、消去パルス印加回路２は、セクタ選択信号７１〜７ｎにおいて、ビット「０」であるセクタ選択信号７１〜７ｎに対応するセクタ１１〜１ｎには、消去実行信号２１〜２ｎを出力しない。
【００３５】
（ステップＳ９０）
メモリ領域１のセクタ１１〜１ｎのうち、セクタ選択信号７１〜７ｎで記憶内容の消去を指定されたセクタは、消去実行信号２１〜２ｎを入力して、消去実行信号２１〜２ｎにより記憶内容を削除される。
【００３６】
以上が、本実施形態のフラッシュメモリのセクタ消去制御回路における動作方法の説明である。
【００３７】
以上が、本実施形態におけるフラッシュメモリのセクタ消去制御回路の説明である。このように、ＦＦ４１〜４ｎは、記憶内容を消去するセクタに対応して設定されたセクタ選択信号７１〜７ｎを、セレクタ３１〜３ｎを介して、消去パルス印加回路２へ出力する。消去パルス印加回路２は、消去実行信号２１〜２ｎの出力を許可する消去許可信号６を入力したときに、セクタ選択信号７１〜７ｎにより選択されたセクタ１１〜１ｎに対して、消去実行信号２１〜２ｎを出力して、対応するセクタ１１〜１ｎの記憶内容の消去を行う。そのため、セクタ選択信号７のシリアルのビットにより記憶内容の消去を行うセクタ１１〜１ｎを指定することで、任意のセクタ１１〜１ｎの消去処理を行うことができる。また、メモリ領域１のセクタ数が増加した場合にも、構成としてはＦＦとセレクタとの組をセクタ数に対応させて増加させ、信号としてはセクタ選択信号７のビットを調整するのみで対応できるため、回路規模の増大を防ぎつつ、任意のセクタの消去動作を効率的に行うことができる。
【００３８】
（第２実施形態）
次に、本発明の第２実施形態によるフラッシュメモリのセクタ消去制御回路を以下に説明する。
【００３９】
［構成の説明］
図３は、本実施形態のフラッシュメモリのセクタ消去制御回路における構成を示す図である。本実施形態のフラッシュメモリのセクタ消去制御回路の構成は、基本的に第１実施形態と同様である。そのため、同様の部分についての説明は省略して、違いのある部分を中心に説明を行う。
【００４０】
本実施形態におけるフラッシュメモリのセクタ消去制御回路は、第１実施形態と同様に、メモリ領域１と、消去パルス印加回路２と、セレクタ３１〜３ｎと、フリップフロップ（以下ＦＦ）４１〜４ｎと、Ｘデコーダ回路５とを備える。メモリ領域１と、消去パルス印加回路２と、ＦＦ４１〜４ｎと、Ｘデコーダ回路５とは、第１実施形態と同様であるので、説明を省略する。
【００４１】
本実施形態におけるフラッシュメモリのセクタ消去制御回路は、セレクタ３１〜３ｎの信号の入力が異なる。本実施形態のセレクタ３１〜３ｎは、選択信号８を、それぞれ、２つの入力のうちの一方へ入力する。なお、セレクタ３１〜３ｎは、第１実施形態と同様に、Ｘデコーダ回路５の出力信号５１〜５ｎを、２つの入力のうちの他方へ入力する。また、セレクタ３１〜３ｎは、それぞれ対応するＦＦ４１〜４ｎの出力するセクタ選択信号７１〜７ｎを、選択信号８と出力信号５１〜５ｎのいずれかを出力として選択するための信号として入力する。すなわち、本実施形態においてセレクタ３１〜３ｎは、セクタ選択信号７１〜７ｎに基づいて、出力する信号を選択する。本実施形態において、セレクタ３１〜３ｎは、セクタ選択信号７１〜７ｎのビット「１」で選択信号８を出力として選択し、セクタ選択信号７１〜７ｎのビット「０」で出力信号５１〜５ｎを出力として選択する。セレクタ３１〜３ｎは、セクタ選択信号７１〜７ｎに基づいて選択した選択信号８、あるいは出力信号５１〜５ｎを、消去パルス印加回路２へ、それぞれ出力する。
【００４２】
このように構成することで、以下のような違いとなる。記憶内容を消去するセクタ１１〜１ｎに対応するＦＦ４１〜４ｎは、セクタ選択信号７により、第１実施形態と同様にビット「１」をセットされる。また、記憶内容を消去しないセクタ１１〜１ｎに対応するＦＦ４１〜４ｎは、セクタ選択信号７により、第１実施形態と同様にビット「０」をセットされる。すなわち、セレクタ３１〜３ｎは、ＦＦ４１〜４ｎの出力するセクタ選択信号７１〜７ｎを、２つの入力を選択する信号として入力するため、記憶内容を消去するセクタ１１〜１ｎに対応するセレクタ３１〜３ｎは、選択信号８を出力として選択するように設定される。一方、記憶内容を消去しないセクタ１１〜１ｎに対応するセレクタ３１〜３ｎは、選択信号８を出力として選択しない（出力信号５１〜５ｎを出力として選択する）ように設定される。この状態において、セレクタ３１〜３ｎが、選択信号８のビット「１」を入力すると、セレクタ３１〜３ｎのうちで、記憶内容を消去するセクタに対応するセレクタ３１〜３ｎのみが、消去パルス印加回路２へ、ビット「１」である選択信号８を出力することとなる。消去パルス印加回路２は、ビット「１」である選択信号８を入力したセレクタ３１〜３ｎに対応するセクタ１１〜１ｎへ消去実行信号を出力する。
【００４３】
以上が、本実施形態のフラッシュメモリのセクタ消去制御回路における構成の説明である。
【００４４】
［動作方法の説明］
次に、本実施形態のフラッシュメモリのセクタ消去制御回路における動作方法の説明を行う。図４は、本実施形態のフラッシュメモリのセクタ消去制御回路における動作フローを示している。本実施形態のフラッシュメモリのセクタ消去制御回路の動作方法は、基本的に第１実施形態と同様である。そのため、同様の部分についての説明は省略して、違いのある部分を中心に説明を行う。
【００４５】
（ステップＳ１１０）
はじめに、セレクタ３１〜３ｎは、セクタ選択信号７１〜７ｎにより、選択信号８を出力として選択しないように設定される。本実施形態において、セクタ選択信号７１〜７ｎのビットが「０」の場合、セレクタ３１〜３ｎは、選択信号８を選択しない。つまり、セレクタ３１〜３ｎは、ＦＦ４１〜４ｎから、ビット「０」に設定されたセクタ選択信号７１〜７ｎを、それぞれ入力しているとする。
【００４６】
（ステップＳ１２０〜ステップＳ１４０）
ステップＳ１２０〜ステップＳ１４０は、第１実施形態におけるステップＳ２０〜ステップＳ５０と同様であるので説明を省略する。すなわち、ＦＦ４１は、前段の回路から、シリアル信号のセクタ選択信号７を入力する。ＦＦ４１〜４ｎは、セクタ選択信号７（７１〜７ｎ）をシフトしながら入力して、セクタ選択信号７（７１〜７ｎ）の設定を完了する。
【００４７】
（ステップＳ１５０）
記憶内容を消去するセクタ１１〜１ｎに対応するセレクタ３１〜３ｎは、セクタ選択信号７１〜７ｎにより、選択信号８を出力として選択するように設定される。本実施形態において、セレクタ３１〜３ｎは、セクタ選択信号７１〜７ｎのビットが「１」の場合、選択信号８を出力として選択する。また、セレクタ３１〜３ｎは、前段の回路から、ビット「１」の選択信号８を入力する。セレクタ３１〜３ｎは、セクタ選択信号７１〜７ｎによって、記憶内容を消去するセクタ１１〜１ｎに対応するセレクタ３１〜３ｎのみが、選択信号８を出力として選択するように設定されている。そのため、記憶内容を消去するセクタ１１〜１ｎに対応するセレクタ３１〜３ｎのみが、ビット「１」の選択信号８を出力として選択して、消去パルス印加回路２へ出力する。
【００４８】
（ステップＳ１６０）
消去パルス印加回路２は、記憶内容を消去するセクタ１１〜１ｎに対応するセレクタ３１〜３ｎから、選択信号８を入力する。
【００４９】
（ステップＳ１７０）
消去パルス印加回路２は、消去許可（ビット「１」）に設定された消去許可信号６を、前段の回路から入力する。
【００５０】
（ステップＳ１８０）
消去パルス印加回路２は、選択信号８により記憶内容の消去を行うよう指定されたセクタ１１〜１ｎに対して、消去実行信号２１〜２ｎを出力する。消去パルス印加回路２は、消去許可信号６により消去実行信号２１〜２ｎを出力可能となる。消去パルス印加回路２は、選択信号８によって記憶内容の消去を行うよう指定されたセクタ１１〜１ｎに対して、消去実行信号２１〜２ｎを出力する。一方、消去パルス印加回路２は、選択信号８を入力せず、記憶内容の消去を行うよう指定されないセクタ１１〜１ｎに対しては、消去実行信号２１〜２を出力しない。
【００５１】
（ステップＳ１９０）
メモリ領域１のセクタ１１〜１ｎのうち、選択信号８により記憶内容の消去を指定されたセクタは、消去実行信号２１〜２ｎを入力して、消去実行信号２１〜２ｎにより記憶内容を削除される。
【００５２】
以上が、本実施形態のフラッシュメモリのセクタ消去制御回路における動作方法の説明である。
【００５３】
以上が、本実施形態におけるフラッシュメモリのセクタ消去制御回路の説明である。このように、セレクタ３１〜３ｎは、それぞれ、セクタ選択信号７を、２つ入力のうちから出力を切り替えるための信号として入力する。そのため、セレクタ３１〜３ｎのうちで、記憶内容を消去するセクタ１１〜１ｎに対応するセレクタ３１〜３ｎのみが、２つの入力のうち、選択信号８を出力として選択するように設定される。この状態で、消去パルス印加回路２は、消去許可（ビット「１」）を示す消去許可信号６を入力し、また、セレクタ３１〜３ｎは、ビット「１」の選択信号８を入力する。消去パルス印加回路２は、記憶内容を消去するセクタ１１〜１ｎに対応するセレクタ３１〜３ｎのみから、ビット「１」の選択信号８を入力して、対応するセクタ１１〜１ｎへ消去実行信号２１〜２ｎを出力して、対応するセクタ１１〜１ｎの記憶内容を消去する。そのため、セクタ選択信号７のシリアルのビットにより記憶内容の消去を行うセクタ１１〜１ｎを指定することで、任意のセクタ１１〜１ｎの消去処理を行うことができる、また、メモリ領域１のセクタ数が増加した場合にも、構成としてはＦＦとセレクタとの組をセクタ数に対応させて増加させ、信号としてはセクタ選択信号７のビットを調整するのみで対応できるため、回路規模の増大を防ぎつつ、任意のセクタの消去動作を効率的に行うことができる。
【００５４】
ここまで、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の範囲内で当業者が理解しえる様々な変更をすることができる。
【００５５】
例えば、第１実施形態、及び第２実施形態を通じて、ＦＦ４１〜４ｎは、外部装置からシリアル信号のセクタ選択信号７を入力している。これを、ＦＦ４１〜４ｎは、セクタ選択信号７を、外部装置からパラレルに入力してもよい。この場合においても、セクタ選択信号７により、記憶内容の消去を行う各セクタ１１〜１ｎに対応する各ＦＦ４１〜４ｎへ、ビット「１」を設定することで、任意に選択されたセクタの記憶内容を消去することができる。このようにすることで、ＦＦ４１〜４ｎをチェーン接続しない構成とすることも可能である。
【００５６】
また、消去パルス印加回路２は、セクタ１１〜１ｎの各々へ消去実行信号２１〜２ｎを出力している。これを、一つ以上のセクタ１１〜１ｎを備えるセクタブロック毎に消去実行信号２１〜２ｎを出力しても良い。これによって、複数のセクタ単位で、記憶内容の消去を行うことができる。ここで、各ブロックに１セクタずつが対応するよう配置する構成が、第１実施形態、及び第２実施形態で説明を行った構成とも対応する。
【符号の説明】
【００５７】
１  メモリ領域
２  消去パルス印加回路
５  Ｘデコーダ回路
６  消去許可信号
７  セクタ選択信号
８  選択信号
１１〜１ｎ  セクタ
２１〜２ｎ  消去実行信号
３１〜３ｎ  セレクタ
４１〜４ｎ  フリップフロップ
５１〜５ｎ  出力信号
７１〜７ｎ  セクタ選択信号
【図１】
2010231851.tif 000003
【図２】
2010231851.tif 000004
【図３】
2010231851.tif 000005
【図４】
2010231851.tif 000006