(57)【要約】【課題】ＰＴＶばらつきによる出力バッファ回路の出力電圧のばらつきを小さく抑えることができる半導体集積回路装置を提供する。【解決手段】ＮＭＯＳトランジスタ２３に対応してレプリカ回路３２と差動アンプ４１とを設ける。レプリカ回路３２は、テブナン終端回路５と外部信号配線４とＮＭＯＳトランジスタ２１、２３とからなる回路の複製であり、基準電圧ＶＲＥＦ１を生成する。差動アンプ４１は、ＮＭＯＳトランジスタ２１と共にノードＮ２６の電圧を制御する負帰還回路を構成する。ＰＴＶばらつきによりＮＭＯＳトランジスタ２３のしきい値が高くなると、ＮＭＯＳトランジスタ３７のしきい値も高くなり、ＮＭＯＳトランジスタ３７の能力も下がり、基準電圧ＶＲＥＦ１が低下し、ノード２６の電圧が低下し、Ｌ側出力電圧ＶＯＬが低下する。これにより、Ｌ側出力電圧ＶＯＬのばらつきを小さく抑える。【選択図】図１
2010178094.tif 000002
【特許請求の範囲】
【請求項１】
ドレインを外部出力端子に接続し、ゲートに内部信号が与えられる出力トランジスタと、ドレインを前記出力トランジスタのソースに接続し、ソースを電源に接続した電流源トランジスタとを有する出力バッファ回路を有し、テブナン終端回路が接続された外部信号配線に前記外部出力端子が接続される半導体集積回路装置であって、
前記テブナン終端回路と、前記外部信号配線と、前記出力トランジスタと、前記電流源トランジスタとからなる回路のレプリカ回路と、
第１入力端子を前記出力トランジスタのソースに接続し、第２入力端子を前記出力トランジスタに対応する前記レプリカ回路内のトランジスタのソースに接続し、出力端子を前記電流源トランジスタのゲートに接続した差動アンプとを有すること
を特徴とする半導体集積回路装置。
【請求項２】
テブナン終端回路が接続された外部信号配線に外部出力端子を介して接続される出力バッファ回路を有する半導体集積回路装置において、
前記出力バッファ回路は、
ソースを第１電源に接続し、ゲートに第１バイアス電圧が印加される第１導電形の第１電流源トランジスタと、
ソースを前記第１電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第１内部信号が印加される第１導電形の第１出力トランジスタと、
ソースを第２電源に接続した第２導電形の第２電流源トランジスタと、
ソースを前記第２電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第１内部信号と逆相の第２内部信号が印加される第２導電形の第２出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第２出力トランジスタと、前記第２電流源トランジスタとからなる回路の複製である第１レプリカ回路と、
第１入力端子を前記第２出力トランジスタのソースに接続し、第２入力端子を前記第２出力トランジスタに対応する前記第１レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第２電流源トランジスタのゲートに接続した第１差動アンプとを有すること
を特徴とする半導体集積回路装置。
【請求項３】
前記テブナン終端回路は、
一端を前記第１電源に接続し、他端を前記外部信号配線に接続した第１抵抗と、
一端を前記外部信号配線に接続し、他端を前記第２電源に接続した第２抵抗とを有し、
前記第１レプリカ回路は、
一端を前記第１電源に接続した第３抵抗と、
一端を前記第３抵抗の他端に接続し、他端を前記第２電源に接続した第４抵抗と、
ドレインを前記第３抵抗と前記第４抵抗の接続点に接続し、ゲートを前記第１電源に接続した前記第２出力トランジスタのレプリカトランジスタと、
前記第２出力トランジスタのレプリカトランジスタのソースと前記第２電源との間に接続された第５抵抗とを有することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
テブナン終端回路が接続された外部信号配線に外部出力端子を介して接続される出力バッファ回路を有する半導体集積回路装置において、
前記出力バッファ回路は、
ソースを第１電源に接続した第１導電形の第１電流源トランジスタと、
ソースを前記第１電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第１内部信号が印加される第１導電形の第１出力トランジスタと、
ソースを第２電源に接続し、ゲートに第２バイアス電圧が印加される第２導電形の第２電流源トランジスタと、
ソースを前記第２電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第１内部信号と逆相の第２内部信号が印加される第２導電形の第２出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第１出力トランジスタと、前記第１電流源トランジスタとからなる回路の複製である第２レプリカ回路と、
第１入力端子を前記第１出力トランジスタのソースに接続し、第２入力端子を前記第１出力トランジスタに対応する前記第２レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第１電流源トランジスタのゲートに接続した第２差動アンプとを有すること
を特徴とする半導体集積回路装置。
【請求項５】
テブナン終端回路が接続された外部信号配線に外部出力端子を介して接続される出力バッファ回路を有する半導体集積回路装置において、
前記出力バッファ回路は、
ソースを第１電源に接続した第１導電形の第１電流源トランジスタと、
ソースを前記第１電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第１内部信号が印加される第１導電形の第１出力トランジスタと、
ソースを第２電源に接続した第２導電形の第２電流源トランジスタと、
ソースを前記第２電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第１内部信号と逆相の第２内部信号が印加される第２導電形の第２出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第２出力トランジスタと、前記第２電流源トランジスタとからなる回路の複製である第１レプリカ回路と、
第１入力端子を前記第２出力トランジスタのソースに接続し、第２入力端子を前記第２出力トランジスタに対応する前記第１レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第２電流源トランジスタのゲートに接続した第１差動アンプと、
前記テブナン終端回路と、前記外部信号配線と、前記第１出力トランジスタと、前記第１電流源トランジスタとからなる回路の複製である第２レプリカ回路と、
第１入力端子を前記第１出力トランジスタのソースに接続し、第２入力端子を前記第１出力トランジスタに対応する前記第２レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第１電流源トランジスタのゲートに接続した第２差動アンプとを有すること
を特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テブナン終端された外部信号配線に接続される出力バッファ回路を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
テブナン終端された外部信号配線に接続される出力バッファ回路を有する半導体集積回路装置においては、プロセス、温度、電源電圧のばらつき（以下、「ＰＴＶばらつき」と言う）による出力電圧のばらつきを小さく抑えることが要請される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−１５４４３１号公報
【特許文献２】特開平７−２８８４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、テブナン終端された外部信号配線に接続される出力バッファ回路の出力電圧のＰＴＶばらつきによるばらつきを小さく抑えることができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本出願で開示する半導体集積回路装置は、ドレインを外部出力端子に接続し、ゲートに内部信号が与えられる出力トランジスタと、ドレインを前記出力トランジスタのソースに接続し、ソースを電源に接続した電流源トランジスタとを有する出力バッファ回路を有し、テブナン終端回路が接続された外部信号配線に前記外部出力端子が接続されるものであり、レプリカ回路と、差動アンプとを有するものである。
【０００６】
前記レプリカ回路は、前記テブナン終端回路と、前記外部信号配線と、前記出力トランジスタと、前記電流源トランジスタとからなる回路の複製回路である。前記差動アンプは、第１入力端子を前記出力トランジスタのソースに接続し、第２入力端子を前記出力トランジスタに対応する前記レプリカ回路内のトランジスタのソースに接続し、出力端子を前記電流源トランジスタのゲートに接続したものである。
【発明の効果】
【０００７】
開示した半導体集積回路装置においては、前記差動アンプは、前記出力トランジスタのソース電圧と、前記出力トランジスタに対応する前記レプリカ回路内のトランジスタ、即ち、前記出力トランジスタのレプリカトランジスタのソース電圧とを入力し、前記電流源トランジスタのゲート電圧を制御し、前記出力トランジスタのソース電圧が前記レプリカトランジスタのソース電圧と同一電圧となるようにする。ここで、前記出力トランジスタがプルダウン用トランジスタの場合には、ＰＴＶばらつきによる低電位側出力電圧（以下、Ｌ側出力電圧と言う）のばらつきを抑制することができる。また、前記出力トランジスタがプルアップ用トランジスタの場合には、ＰＴＶばらつきによる高電位側出力電圧（以下、Ｈ側出力電圧と言う）のばらつきを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。
【図２】参考例の半導体集積回路装置を含むデータ伝送システムの一例の一部分を示す回路図である。
【図３】本発明の第１実施形態の効果を説明するための図である。
【図４】本発明の第２実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。
【図５】本発明の第３実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。
【図６】本発明の第４実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、図１〜図６を参照して、本発明の第１実施形態〜第４実施形態について説明する。本発明は、これら第１実施形態〜第４実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。
【００１０】
（第１実施形態）
図１は本発明の第１実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。図１中、１は本発明の第１実施形態、２は本発明の第１実施形態１が有する出力バッファ回路、３は本発明の第１実施形態１が有する外部出力端子である。外部出力端子３には出力バッファ回路２からの出力信号が与えられる。４は本発明の第１実施形態１が搭載されるプリント基板に形成された外部信号配線である。外部信号配線４は本発明の第１実施形態１の外部出力端子３に接続される。
【００１１】
５はテブナン終端回路であり、６は正の電源電圧ＶＤＥを供給するＶＤＥ電源線（第１電源）、７は接地電圧ＶＳＳを供給するＶＳＳ電源線（第２電源）、８、９は抵抗である。抵抗８、９は、ＶＤＥ電源線６とＶＳＳ電源線７との間に直列接続され、抵抗８と抵抗９との接続点は外部信号配線４に接続されている。テブナン終端回路５は、電源電圧ＶＤＥを抵抗８、９で分圧してなるＤＣ（直流）電圧を発生し、外部信号配線４をＤＣバイアスするものである。
【００１２】
出力バッファ回路２において、１０はインバータであり、１１はＶＤＥ電源線、１２はＶＳＳ電源線、１３はプルアップ素子をなすＰＭＯＳトランジスタ、１４はプルダウン素子をなすＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ１３は、ソースをＶＤＥ電源線１１に接続し、ゲートを入力ノード１５に接続し、ドレインを出力ノード１６に接続している。ＮＭＯＳトランジスタ１４は、ソースをＶＳＳ電源線１２に接続し、ゲートを入力ノード１５に接続し、ドレインを出力ノード１６に接続している。入力ノード１５には、図示しない内部回路から内部信号ＳＡが与えられる。
【００１３】
１７はインバータ１０に縦列接続されたインバータであり、１８はＶＤＥ電源線、１９はＶＳＳ電源線、２０は電流源トランジスタであるＰＭＯＳトランジスタ、２１は電流源トランジスタであるＮＭＯＳトランジスタ、２２はプルアップ用の出力トランジスタであるＰＭＯＳトランジスタ、２３はプルダウン用の出力トランジスタであるＮＭＯＳトランジスタである。
【００１４】
ＰＭＯＳトランジスタ２０は、ソースをＶＤＥ電源線１８に接続している。ＰＭＯＳトランジスタ２２は、ソースをＰＭＯＳトランジスタ２０のドレインに接続し、ゲートを入力ノード２４に接続し、ドレインを出力ノード２５に接続している。ＮＭＯＳトランジスタ２１は、ソースをＶＳＳ電源線１９に接続し、ドレインをノード２６に接続している。ＮＭＯＳトランジスタ２３は、ソースをノード２６に接続し、ゲートを入力ノード２４に接続し、ドレインを出力ノード２５に接続している。インバータ１０の出力ノード１６はインバータ１７の入力ノード２４に接続されている。インバータ１７の出力ノード２５は外部出力端子３に接続されている。
【００１５】
２７はバイアス回路である。バイアス回路２７は、ＰＭＯＳトランジスタ２０のゲートに、ＰＭＯＳトランジスタ２０が飽和領域で動作するようなバイアス電圧ＶbiasＰを与えるものである。バイアス回路２７において、２８はＶＤＥ電源線、２９はＶＳＳ電源線、３０はＰＭＯＳトランジスタ、３１は抵抗である。ＰＭＯＳトランジスタ３０は、ソースをＶＤＥ電源線２８に接続し、ゲートをドレイン及びＰＭＯＳトランジスタ２０のゲートに接続している。抵抗３１は、ＰＭＯＳトランジスタ３０のドレインとＶＳＳ電源線２９との間に接続されている。
【００１６】
３２はレプリカ回路である。レプリカ回路３２は、テブナン終端回路５と、外部信号配線４と、ＮＭＯＳトランジスタ２１、２３とからなる回路の複製回路であり、基準電圧ＶＲＥＦ１を生成する基準電圧生成回路として機能するものである。レプリカ回路３２において、３３はＶＤＥ電源線、３４はＶＳＳ電源線、３５は抵抗８の複製である抵抗、３６は抵抗９の複製である抵抗、３７はＮＭＯＳトランジスタ２３の複製であるＮＭＯＳトランジスタ、３８はＮＭＯＳトランジスタ２１の複製である抵抗である。
【００１７】
抵抗３５、３６は、ＶＤＥ電源線３３とＶＳＳ電源線３４との間に直列接続されている。ＮＭＯＳトランジスタ３７は、ドレインを抵抗３５と抵抗３６との接続点３９に接続し、ゲートをＶＤＥ電源線３３に接続し、ソースを基準電圧出力ノード４０に接続している。抵抗３８は、基準電圧出力ノード４０とＶＳＳ電源線３４との間に接続されている。
【００１８】
レプリカ回路３２は、テブナン終端回路５と、外部信号配線４と、ＮＭＯＳトランジスタ２１、２３とからなる回路と同様の電圧特性を持つものであれば、レプリカ回路３２を構成する素子の種類、素子サイズ、素子定数は異なっても良い。例えば、抵抗３５、３６は、抵抗３５の抵抗値と抵抗３６の抵抗値の比が抵抗８の抵抗値と抵抗９の抵抗値の比と同一であれば足り、抵抗３５の抵抗値＝抵抗８の抵抗値、かつ、抵抗３６の抵抗値＝抵抗９の抵抗値である必要はない。そこで、消費電力の低減を図る場合には、抵抗３５、３６の抵抗値を抵抗８、９の抵抗値よりも大きくすることができる。
【００１９】
４１は差動アンプである。差動アンプ４１は、非反転入力端子をノード２６に接続し、反転入力端子をレプリカ回路３２の基準電圧出力ノード４０に接続し、出力端子をＮＭＯＳトランジスタ２１のゲートに接続している。即ち、差動アンプ４１は、ノード２６の電圧（ＮＭＯＳトランジスタ２３のソース電圧）と、ノード２６に対応するレプリカ回路３２内の基準電圧出力ノード４０の電圧（ＮＭＯＳトランジスタ３７のソース電圧）とを入力し、基準電圧出力ノード４０の電圧を基準電圧ＶＲＥＦ１としてＮＭＯＳトランジスタ２１のゲート電圧を制御し、ノード２６の電圧が基準電圧ＶＲＥＦ１と同一電圧となるように動作するものである。
【００２０】
本発明の第１実施形態１においては、内部信号ＳＡがＨレベルの場合、インバータ１０においては、ＰＭＯＳトランジスタ１３がＯＦＦ、ＮＭＯＳトランジスタ１４がＯＮとなり、出力ノード１６はＬレベルとなる。この結果、インバータ１７においては、ＰＭＯＳトランジスタ２２がＯＮ、ＮＭＯＳトランジスタ２３がＯＦＦとなり、ＰＭＯＳトランジスタ２２は、テブナン終端回路５により外部信号配線４に設定されたＤＣ電圧をＶＤＥ側に引き上げ、外部出力端子３の電圧は、Ｈ側出力電圧ＶＯＨとなる。
【００２１】
これに対して、内部信号ＳＡがＬレベルの場合、インバータ１０においては、ＰＭＯＳトランジスタ１３がＯＮ、ＮＭＯＳトランジスタ１４がＯＦＦとなり、出力ノード１６はＨレベルとなる。この結果、インバータ１７においては、ＰＭＯＳトランジスタ２２がＯＦＦ、ＮＭＯＳトランジスタ２３がＯＮとなり、ＮＭＯＳトランジスタ２３は、テブナン終端回路５により外部信号配線４に設定されたＤＣ電圧をＶＳＳ側に引き下げ、外部出力端子３の電圧は、Ｌ側出力電圧ＶＯＬとなる。
【００２２】
図２は参考例の半導体集積回路装置を含むデータ伝送システムの一例の一部分を示す回路図である。図２に示すデータ伝送システムは、本発明の第１実施形態１の代わりに参考例の半導体集積回路装置４４を備えるようにし、その他については、図１に示すデータ伝送システムと同様に構成したものである。参考例の半導体集積回路装置４４は、本発明の第１実施形態１が搭載する出力バッファ回路２と回路構成の異なる出力バッファ回路４５を搭載し、その他については、本発明の第１実施形態１と同様に構成したものである。
【００２３】
出力バッファ回路４５は、レプリカ回路３２及び差動アンプ４１を設けず、ＮＭＯＳトランジスタ２１のゲートに一定電圧のバイアス電圧ＶbiasＮを与えるようにし、その他については、出力バッファ回路２と同様に構成したものである。バイアス電圧ＶbiasＮは、ＮＭＯＳトランジスタ２１が飽和領域で動作するような電圧である。
【００２４】
図３は本発明の第１実施形態１の効果を説明するための図である。（Ａ）は図２に示すデータ伝送システムの場合に参考例の半導体集積回路装置４４の外部出力端子３に出力されるＬ側出力電圧ＶＯＬのＤＣ特性の代表的なコーナー条件におけるシミュレーション結果を、仕様上要求されるＬ側出力電圧ＶＯＬの最大値及び最小値と共に示しており、横軸に電源電圧ＶＤＥ、縦軸にＬ側出力電圧ＶＯＬを取っている。（Ｂ）は図１に示すデータ伝送システムの場合に本発明の第１実施形態１の外部出力端子３に出力されるＬ側出力電圧ＶＯＬのＤＣ特性の代表的なコーナー条件におけるシミュレーション結果を、仕様上要求されるＬ側出力電圧ＶＯＬの最大値及び最小値と共に示しており、横軸に電源電圧ＶＤＥ、縦軸にＬ側出力電圧ＶＯＬを取っている。
【００２５】
図３中、Ｐ１は仕様上要求されるＬ側出力電圧ＶＯＬの最大値ＶＯＬmax、Ｐ２は仕様上要求されるＬ側出力電圧ＶＯＬの最小値ＶＯＬmin、Ｐ３は図２に示すデータ伝送システムの場合に参考例の半導体集積回路装置４４の外部出力端子３に出力されるＬ側出力電圧ＶＯＬ、Ｐ４は図１に示すデータ伝送システムの場合に本発明の第１実施形態１の外部出力端子３に出力されるＬ側出力電圧ＶＯＬを示している。
【００２６】
図３に示すように、シミュレーション結果によれば、参考例の半導体集積回路装置４４を使用した場合には、Ｌ側出力電圧ＶＯＬのばらつきが大きく、電源電圧ＶＤＥが、概ね３.１３〜３.１７５［Ｖ］の範囲及び３.２７５〜３.４７［Ｖ］の範囲でＬ側出力電圧ＶＯＬのＤＣ仕様を満たしていない場合が発生している。これに対して、本発明の第１実施形態１を使用した場合には、Ｌ側出力電圧ＶＯＬのばらつきは、参考例の半導体集積回路装置４４を使用した場合のＬ側出力電圧ＶＯＬのばらつきよりも小さくなっており、電源電圧ＶＤＥが、概ね３.１３〜３.４７［Ｖ］の範囲でＬ側出力電圧ＶＯＬのＤＣ仕様を満たしている。
【００２７】
ここで、電流源をなすＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２１は、電源ノイズや信号ノイズの影響を低減するために設けられている。しかしながら、参考例の半導体集積回路装置４４においては、ＰＴＶばらつきにより、例えば、ＮＭＯＳトランジスタのしきい値電圧VthNが高くなると、ＮＭＯＳトランジスタ２３の相互コンダクタンスｇｍが低下し（ＯＮ抵抗が増加し）、ＮＭＯＳトランジスタ２３の能力が下がり、Ｌ側出力電圧ＶＯＬは、テブナン終端回路５によって決まるＤＣ電圧に近づいてしまい、上方にばらついてしまう。したがって、Ｌ側出力電圧ＶＯＬについて、ＤＣ仕様を満足することが困難となる場合がある。
【００２８】
これに対して、本発明の第１実施形態１においては、ＰＴＶばらつきによってＮＭＯＳトランジスタのしきい値電圧VthNが高くなると、ＮＭＯＳトランジスタ３７のしきい値電圧も高くなり、ＮＭＯＳトランジスタ３７の相互コンダクタンスｇｍが低下し（ＯＮ抵抗が増加し）、ＮＭＯＳトランジスタ３７の能力が下がり、基準電圧ＶＲＥＦ１が低下し、差動アンプ４１とＮＭＯＳトランジスタ２１とからなる負帰還回路がノード２６の電圧を低下させる。この結果、Ｌ側出力電圧ＶＯＬも低下する。即ち、差動アンプ４１とＮＭＯＳトランジスタ２１からなる負帰還回路は、ノード２６の電圧が基準電圧ＶＲＥＦ１と同一電圧となるように動作し、ＰＴＶばらつきによるＬ側出力電圧ＶＯＬのばらつきを小さく抑える。
【００２９】
以上のように、本発明の第１実施形態１によれば、ＰＴＶばらつきによりＮＭＯＳトランジスタのしきい値電圧がばらつくことによるＬ側出力電圧ＶＯＬへの影響が、ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ３７とで相反することになるので、Ｌ側出力電圧ＶＯＬのばらつきを小さく抑えることができる。なお、テブナン終端回路５によるＤＣ電圧及びレプリカ回路３２によるＤＣ電圧（ノード３９の電圧）は、相対精度によってのみ影響を受けるので、ＰＴＶばらつきに対するばらつきは十分に小さい。
【００３０】
（第２実施形態）
図４は本発明の第２実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。図４に示すデータ伝送システムは、本発明の第１実施形態１の代わりに本発明の第２実施形態４８を備えるようにし、その他については、図１に示すデータ伝送システムと同様に構成したものである。本発明の第２実施形態４８は、本発明の第１実施形態１が設ける出力バッファ回路２と回路構成の異なる出力バッファ回路４９を設け、その他については、本発明の第１実施形態１と同様に構成したものである。
【００３１】
出力バッファ回路４９は、ＮＭＯＳトランジスタ２１に対応してレプリカ回路３２と差動アンプ４１を設ける代わりにバイアス回路５０を設けると共に、ＰＭＯＳトランジスタ２０に対応してバイアス回路２７を設ける代わりにレプリカ回路５１と差動アンプ５２とを設け、その他については、本発明の第１実施形態１が設ける出力バッファ回路２と同様に構成したものである。
【００３２】
バイアス回路５０は、ＮＭＯＳトランジスタ２１のゲートに、ＮＭＯＳトランジスタ２１が飽和領域で動作するようなバイアス電圧ＶbiasＮを与えるものである。バイアス回路５０において、５３はＶＤＥ電源線、５４はＶＳＳ電源線、５５は抵抗、５６はＮＭＯＳトランジスタである。抵抗５５は、ＶＤＥ電源線５３とＮＭＯＳトランジスタ５６のドレインとの間に接続されている。ＮＭＯＳトランジスタ５６は、ゲートをドレイン及びＮＭＯＳトランジスタ２１のゲートに接続し、ソースをＶＳＳ電源線５４に接続している。
【００３３】
レプリカ回路５１は、テブナン終端回路５と、外部信号配線４と、ＰＭＯＳトランジスタ２０、２２とからなる回路の複製回路であり、基準電圧ＶＲＥＦ２を生成する基準電圧生成回路をなすものである。レプリカ回路５１において、５７はＶＤＥ電源線、５８はＶＳＳ電源線、５９は抵抗８の複製である抵抗、６０は抵抗９の複製である抵抗、６１はＰＭＯＳトランジスタ２２の複製であるＰＭＯＳトランジスタ、６２はＰＭＯＳトランジスタ２０の複製である抵抗である。
【００３４】
抵抗５９、６０は、ＶＤＥ電源線５７とＶＳＳ電源線５８との間に直列接続されている。ＰＭＯＳトランジスタ６１は、ドレインを抵抗５９と抵抗６０との接続点６３に接続し、ゲートをＶＳＳ電源線５８に接続し、ソースを基準電圧出力ノード６４に接続している。抵抗６２は、ＶＤＥ電源線５７と基準電圧出力ノード６４との間に接続されている。
【００３５】
レプリカ回路５１は、テブナン終端回路５と、外部信号配線４と、ＰＭＯＳトランジスタ２０、２２とからなる回路と同様の電圧特性を持つものであれば、レプリカ回路５１を構成する素子の種類、素子サイズ、素子定数は異なっても良い。例えば、抵抗５９、６０は、抵抗５９の抵抗値と抵抗６０の抵抗値の比が抵抗８の抵抗値と抵抗９の抵抗値の比と同一であれば足り、抵抗５９の抵抗値＝抵抗８の抵抗値、かつ、抵抗６０の抵抗値＝抵抗９の抵抗値である必要はない。そこで、消費電力の低減を図る場合には、抵抗５９、６０の抵抗値を抵抗８、９の抵抗値よりも大きくすることができる。
【００３６】
差動アンプ５２は、非反転入力端子をノード６５に接続し、反転入力端子をレプリカ回路５１の基準電圧出力ノード６４に接続し、出力端子をＰＭＯＳトランジスタ２０のゲートに接続している。即ち、差動アンプ５２は、ノード６５の電圧（ＰＭＯＳトランジスタ２２のソース電圧）と、ノード６５に対応するレプリカ回路５１内の基準電圧出力ノード６４の電圧（ＰＭＯＳトランジスタ６１のソース電圧）とを入力し、基準電圧出力ノード６４の電圧を基準電圧ＶＲＥＦ２としてＰＭＯＳトランジスタ２０のゲート電圧を制御し、ノード６５の電圧が基準電圧ＶＲＥＦ２と同一電圧となるように動作するものである。
【００３７】
ここで、参考例の半導体集積回路装置４４においては、ＰＴＶばらつきによりＰＭＯＳトランジスタのしきい値電圧VthPが高くなると、ＰＭＯＳトランジスタ２２の相互コンダクタンスｇｍが低下し（ＯＮ抵抗が増加し）、ＰＭＯＳトランジスタ２２の能力が下がり、Ｈ側出力電圧ＶＯＨは、テブナン終端回路５によって決まるＤＣ電圧に近づいてしまい、下方にばらついてしまう。したがって、Ｈ側出力電圧ＶＯＨについて、ＤＣ仕様を満足することが困難となる場合がある。
【００３８】
これに対して、本発明の第２実施形態４８においては、ＰＴＶばらつきによりＰＭＯＳトランジスタのしきい値電圧VthPが高くなると、ＰＭＯＳトランジスタ６１のしきい値電圧も高くなり、ＰＭＯＳトランジスタ６１の相互コンダクタンスｇｍが低下し（ＯＮ抵抗が増加し）、ＰＭＯＳトランジスタ６１の能力が下がり、基準電圧ＶＲＥＦ２が上昇し、差動アンプ５２とＰＭＯＳトランジスタ２０からなる負帰還回路がノード６５の電圧を上昇させる。この結果、Ｈ側出力電圧ＶＯＨも上昇する。
【００３９】
以上のように、本発明の第２実施形態４８によれば、ＰＴＶばらつきによりＰＭＯＳトランジスタのしきい値電圧がばらつくことによるＨ側出力電圧ＶＯＨへの影響が、ＰＭＯＳトランジスタ２２とＰＭＯＳトランジスタ６１とで相反することになるので、Ｈ側出力電圧ＶＯＨのばらつきを小さく抑えることができる。なお、テブナン終端回路５によるＤＣ電圧及びレプリカ回路５１によるＤＣ電圧（ノード６３の電圧）は、相対精度によってのみ影響を受けるので、ＰＴＶばらつきに対するばらつきは十分に小さい。
【００４０】
（第３実施形態）
図５は本発明の第３実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。図５に示すデータ伝送システムは、本発明の第１実施形態１の代わりに本発明の第３実施形態６８を備えるようにし、その他については、図１に示すデータ伝送システムと同様に構成したものである。本発明の第３実施形態６８は、本発明の第１実施形態１が設ける出力バッファ回路２と回路構成の異なる出力バッファ回路６９を設け、その他については、本発明の第１実施形態１と同様に構成したものである。
【００４１】
出力バッファ回路６９は、本発明の第２実施形態４８と同様に、ＰＭＯＳトランジスタ２０に対応してバイアス回路２７の代わりにレプリカ回路５１と差動アンプ５２とを設け、その他については、本発明の第１実施形態１が設ける出力バッファ回路２と同様に構成したものである。
【００４２】
本発明の第３実施形態６８によれば、本発明の第１実施形態１と同様に、ＰＴＶばらつきによりＮＭＯＳトランジスタのしきい値電圧がばらつくことによるＬ側出力電圧ＶＯＬへの影響が、ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ３７とで相反することになるので、Ｌ側出力電圧ＶＯＬのばらつきを小さく抑えることができる。また、ＰＴＶばらつきによりＰＭＯＳトランジスタのしきい値電圧がばらつくことによるＨ側出力電圧ＶＯＨへの影響が、ＰＭＯＳトランジスタ２２とＰＭＯＳトランジスタ６１とで相反することになるので、Ｈ側出力電圧ＶＯＨのばらつきを小さく抑えることができる。
【００４３】
（第４実施形態）
図６は本発明の第４実施形態を含むデータ伝送システムの一例の一部分を示す回路図である。図６中、７２は本発明の第４実施形態、７３は本発明の第４実施形態７２が有する出力バッファ回路、７４、７５は本発明の第４実施形態７２が有する外部出力端子である。外部出力端子７４には出力バッファ回路７３からの正相出力信号が与えられ、外部出力端子７５には出力バッファ回路７３からの逆相出力信号が与えられる。
【００４４】
７６、７７は本発明の第４実施形態７２が搭載されるプリント基板に形成された外部信号配線である。外部信号配線７６は、テブナン終端回路５で終端され、本発明の第４実施形態７２の外部出力端子７４に接続される。出力ノード２５は、外部出力端子７４に接続されている。
【００４５】
外部信号配線７７は、テブナン終端回路５と同一構成のテブナン終端回路７８で終端され、本発明の第４実施形態７２の外部出力端子７５に接続される。テブナン終端回路７８において、７９はＶＤＥ電源線、８０はＶＳＳ電源線、８１、８２は抵抗である。抵抗８１、８２は、ＶＤＥ電源線７９とＶＳＳ電源線８０との間に直列接続され、抵抗８１と抵抗８２との接続点は外部信号配線７７に接続されている。抵抗８１の抵抗値＝抵抗８の抵抗値、抵抗８２の抵抗値＝抵抗９の抵抗値である。
【００４６】
出力バッファ回路７３は、内部信号ＳＡと逆相の内部信号／ＳＡが与えられる１段目のインバータ８３と、２番目のインバータを構成するＰＭＯＳトランジスタ８４及びＮＭＯＳトランジスタ８５を設け、その他については、本発明の第１実施形態が設ける出力バッファ回路２と同様に構成したものである。
【００４７】
インバータ８３において、８６はＶＤＥ電源線、８７はＶＳＳ電源線、８８はプルアップ素子をなすＰＭＯＳトランジスタ、８９はプルダウン素子をなすＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ８８は、ソースをＶＤＥ電源線８６に接続し、ゲートを入力ノード９０に接続し、ドレインを出力ノード９１に接続している。ＮＭＯＳトランジスタ８９は、ソースをＶＳＳ電源線８７に接続し、ゲートを入力ノード９０に接続し、ドレインを出力ノード９１に接続している。入力ノード９０には、内部信号／ＳＡが与えられる。
【００４８】
ＰＭＯＳトランジスタ８４は、ソースをＰＭＯＳトランジスタ２０のドレインに接続し、ゲートを入力ノード９２に接続し、ドレインを出力ノード９３に接続している。ＮＭＯＳトランジスタ８５は、ソースをノード２６に接続し、ゲートを入力ノード９２に接続し、ドレインを出力ノード９３に接続している。入力ノード９２は、インバータ８３の出力ノード９１に接続されている。出力ノード９３は外部出力端子７５に接続されている。
【００４９】
本発明の第４実施形態７２においては、内部信号ＳＡがＨレベル、内部信号／ＳＡがＬレベルの場合、インバータ１０においては、ＰＭＯＳトランジスタ１３がＯＦＦ、ＮＭＯＳトランジスタ１４がＯＮとなり、出力ノード１６はＬレベルとなる。この結果、ＰＭＯＳトランジスタ２２がＯＮ、ＮＭＯＳトランジスタ２３がＯＦＦとなり、ＰＭＯＳトランジスタ２２は、テブナン終端回路５により外部信号配線７６に設定されたＤＣ電圧をＶＤＥ側に引き上げ、外部出力端子７４の電圧は、Ｈ側出力電圧ＶＯＨとなる。
【００５０】
また、インバータ８３においては、ＰＭＯＳトランジスタ８８がＯＮ、ＮＭＯＳトランジスタ８９がＯＦＦとなり、出力ノード９１はＨレベルとなる。この結果、ＰＭＯＳトランジスタ８４がＯＦＦ、ＮＭＯＳトランジスタ８５がＯＮとなり、ＮＭＯＳトランジスタ８５は、テブナン終端回路７８により外部信号配線７７に設定されたＤＣ電圧をＶＳＳ側に引き下げ、外部出力端子７５の電圧は、Ｌ側出力電圧ＶＯＬとなる。
【００５１】
これに対して、内部信号ＳＡがＬレベル、内部信号／ＳＡがＨレベルの場合、インバータ１０においては、ＰＭＯＳトランジスタ１３がＯＮ、ＮＭＯＳトランジスタ１４がＯＦＦとなり、出力ノード１６はＨレベルとなる。この結果、ＰＭＯＳトランジスタ２２がＯＦＦ、ＮＭＯＳトランジスタ２３がＯＮとなり、ＮＭＯＳトランジスタ２３は、テブナン終端回路５により外部信号配線７６に設定されたＤＣ電圧をＶＳＳ側に引き下げ、外部出力端子７４の電圧は、Ｌ側出力電圧ＶＯＬとなる。
【００５２】
また、インバータ８３においては、ＰＭＯＳトランジスタ８８がＯＦＦ、ＮＭＯＳトランジスタ８９がＯＮとなり、出力ノード９１はＬレベルとなる。この結果、ＰＭＯＳトランジスタ８４がＯＮ、ＮＭＯＳトランジスタ８５がＯＦＦとなり、ＰＭＯＳトランジスタ８４は、テブナン終端回路７８により外部信号配線７７に設定されたＤＣ電圧をＶＤＥ側に引き上げ、外部出力端子７５の電圧は、Ｈ側出力電圧ＶＯＨとなる。
【００５３】
本発明の第４実施形態７２においては、差動アンプ４１とＮＭＯＳトランジスタ２１とからなる負帰還回路は、ＮＭＯＳトランジスタ２３、８５に共通に設けられているので、ＰＴＶばらつきによりＮＭＯＳトランジスタのしきい値電圧がばらつくことによる外部出力端子７４、７５に出力されるＬ側出力電圧ＶＯＬへの影響が、ＮＭＯＳトランジスタ２３、８５とＮＭＯＳトランジスタ３７とで相反することになるので、外部出力端子７４、７５に出力されるＬ側出力電圧ＶＯＬのばらつきを小さく抑えることができる。
【００５４】
本発明の第４実施形態７２においては、ＮＭＯＳトランジスタ２１に対応してレプリカ回路３２と差動アンプ４１とを設けると共に、ＰＭＯＳトランジスタ２０に対応してバイアス回路２７を設けるようにしたが、本発明の第２実施形態４８と同様に、ＮＭＯＳトランジスタ２１に対応してバイアス回路５０を設けると共に、ＰＭＯＳトランジスタ２０に対応してレプリカ回路５１と差動アンプ５２とを設けるようにしても良い。また、本発明の第３実施形態６８と同様に、ＮＭＯＳトランジスタ２１に対応してレプリカ回路３２と差動アンプ４１とを設けると共に、ＰＭＯＳトランジスタ２０に対応してレプリカ回路５１と差動アンプ５２とを設けるようにしても良い。
【００５５】
ここで、本発明の半導体集積回路装置を整理すると、本発明の半導体集積回路装置には、少なくとも、以下の半導体集積回路装置が含まれる。
【００５６】
（付記１）ドレインを外部出力端子に接続し、ゲートに内部信号が与えられる出力トランジスタと、ドレインを前記出力トランジスタのソースに接続し、ソースを電源に接続した電流源トランジスタとを有する出力バッファ回路を有し、テブナン終端回路が接続された外部信号配線に前記外部出力端子が接続される半導体集積回路装置であって、
前記テブナン終端回路と、前記外部信号配線と、前記出力トランジスタと、前記電流源トランジスタとからなる回路のレプリカ回路と、
第１入力端子を前記出力トランジスタのソースに接続し、第２入力端子を前記出力トランジスタに対応する前記レプリカ回路内のトランジスタのソースに接続し、出力端子を前記電流源トランジスタのゲートに接続した差動アンプとを有することを特徴とする半導体集積回路装置。
【００５７】
（付記２）テブナン終端回路が接続された外部信号配線に外部出力端子を介して接続される出力バッファ回路を有する半導体集積回路装置において、
前記出力バッファ回路は、
ソースを第１電源に接続し、ゲートに第１バイアス電圧が印加される第１導電形の第１電流源トランジスタと、
ソースを前記第１電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第１内部信号が印加される第１導電形の第１出力トランジスタと、
ソースを第２電源に接続した第２導電形の第２電流源トランジスタと、
ソースを前記第２電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第１内部信号と逆相の第２内部信号が印加される第２導電形の第２出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第２出力トランジスタと、前記第２電流源トランジスタとからなる回路の複製である第１レプリカ回路と、
第１入力端子を前記第２出力トランジスタのソースに接続し、第２入力端子を前記第２出力トランジスタに対応する前記第１レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第２電流源トランジスタのゲートに接続した第１差動アンプとを有することを特徴とする半導体集積回路装置。
【００５８】
（付記３）前記テブナン終端回路は、
一端を前記第１電源に接続し、他端を前記外部信号配線に接続した第１抵抗と、
一端を前記外部信号配線に接続し、他端を前記第２電源に接続した第２抵抗とを有し、
前記第１レプリカ回路は、
一端を前記第１電源に接続した第３抵抗と、
一端を前記第３抵抗の他端に接続し、他端を前記第２電源に接続した第４抵抗と、
ドレインを前記第３抵抗と前記第４抵抗の接続点に接続し、ゲートを前記第１電源に接続した前記第２出力トランジスタのレプリカトランジスタと、
前記第２出力トランジスタのレプリカトランジスタのソースと前記第２電源との間に接続された第５抵抗とを有することを特徴とする付記２に記載の半導体集積回路装置。
【００５９】
（付記４）前記第３抵抗の抵抗値と前記第４抵抗の抵抗値の比は、前記第１抵抗の抵抗値と前記第２抵抗の抵抗値の比と同一であることを特徴とする付記３に記載の半導体集積回路装置。
【００６０】
（付記５）テブナン終端回路が接続された外部信号配線に外部出力端子を介して接続される出力バッファ回路を有する半導体集積回路装置において、
前記出力バッファ回路は、
ソースを第１電源に接続した第１導電形の第１電流源トランジスタと、
ソースを前記第１電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第１内部信号が印加される第１導電形の第１出力トランジスタと、
ソースを第２電源に接続し、ゲートに第２バイアス電圧が印加される第２導電形の第２電流源トランジスタと、
ソースを前記第２電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第１内部信号と逆相の第２内部信号が印加される第２導電形の第２出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第１出力トランジスタと、前記第１電流源トランジスタとからなる回路の複製である第２レプリカ回路と、
第１入力端子を前記第１出力トランジスタのソースに接続し、第２入力端子を前記第１出力トランジスタに対応する前記第２レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第１電流源トランジスタのゲートに接続した第２差動アンプとを有することを特徴とする半導体集積回路装置。
【００６１】
（付記６）前記テブナン終端回路は、
一端を前記第１電源に接続し、他端を前記外部信号配線に接続した第１抵抗と、
一端を前記外部信号配線に接続し、他端を前記第２電源に接続した第２抵抗とを有し、
前記第２レプリカ回路は、
一端を前記第１電源に接続した第６抵抗と、
一端を前記第６抵抗の他端に接続し、他端を前記第２電源に接続した第７抵抗と、
ドレインを前記第６抵抗と前記第７抵抗の接続点に接続し、ゲートを前記第２電源に接続した前記第１出力トランジスタのレプリカトランジスタと、
前記第１出力トランジスタのレプリカトランジスタのソースと前記第１電源との間に接続された第８抵抗とを有することを特徴とする付記５に記載の半導体集積回路装置。
【００６２】
（付記７）前記第６抵抗の抵抗値と前記第７抵抗の抵抗値の比は、前記第１抵抗の抵抗値と前記第２抵抗の抵抗値の比と同一であることを特徴とする付記６に記載の半導体集積回路装置。
【００６３】
（付記８）テブナン終端回路が接続された外部信号配線に外部出力端子を介して接続される出力バッファ回路を有する半導体集積回路装置において、
前記出力バッファ回路は、
ソースを第１電源に接続した第１導電形の第１電流源トランジスタと、
ソースを前記第１電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに第１内部信号が印加される第１導電形の第１出力トランジスタと、
ソースを第２電源に接続した第２導電形の第２電流源トランジスタと、
ソースを前記第２電流源トランジスタのドレインに接続し、ドレインを前記外部出力端子に接続し、ゲートに前記第１内部信号と逆相の第２内部信号が印加される第２導電形の第２出力トランジスタと、
前記テブナン終端回路と、前記外部信号配線と、前記第２出力トランジスタと、前記第２電流源トランジスタとからなる回路の複製である第１レプリカ回路と、
第１入力端子を前記第２出力トランジスタのソースに接続し、第２入力端子を前記第２出力トランジスタに対応する前記第１レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第２電流源トランジスタのゲートに接続した第１差動アンプと、
前記テブナン終端回路と、前記外部信号配線と、前記第１出力トランジスタと、前記第１電流源トランジスタとからなる回路の複製である第２レプリカ回路と、
第１入力端子を前記第１出力トランジスタのソースに接続し、第２入力端子を前記第１出力トランジスタに対応する前記第２レプリカ回路内のトランジスタのソースに接続し、出力端子を前記第１電流源トランジスタのゲートに接続した第２差動アンプとを有することを特徴とする半導体集積回路装置。
【００６４】
（付記９）前記テブナン終端回路は、
一端を前記第１電源に接続し、他端を前記外部信号配線に接続した第１抵抗と、
一端を前記外部信号配線に接続し、他端を前記第２電源に接続した第２抵抗とを有し、
前記第１レプリカ回路は、
一端を前記第１電源に接続した第３抵抗と、
一端を前記第３抵抗の他端に接続し、他端を前記第２電源に接続した第４抵抗と、
ドレインを前記第３抵抗と前記第４抵抗の接続点に接続し、ゲートを前記第１電源に接続した前記第２出力トランジスタのレプリカトランジスタと、
前記第２出力トランジスタのレプリカトランジスタのソースと前記第２電源との間に接続された第５抵抗とを有し、
前記第２レプリカ回路は、
一端を前記第１電源に接続した第６抵抗と、
一端を前記第６抵抗の他端に接続し、他端を前記第２電源に接続した第７抵抗と、
ドレインを前記第６抵抗と前記第７抵抗の接続点に接続し、ゲートを前記第２電源に接続した前記第１出力トランジスタのレプリカトランジスタと、
前記第１出力トランジスタのレプリカトランジスタと前記第１電源との間に接続された第８抵抗とを有することを特徴とする付記８に記載の半導体集積回路装置。
【００６５】
（付記１０）前記第３抵抗の抵抗値と前記第４抵抗の抵抗値の比と、前記第６抵抗の抵抗値と前記第７抵抗の抵抗値の比は、前記第１抵抗の抵抗値と前記第２抵抗の抵抗値の比と同一であることを特徴とする付記９に記載の半導体集積回路装置。
【符号の説明】
【００６６】
１…本発明の第１実施形態
２…出力バッファ回路
３…外部出力端子
４…外部信号配線
５…テブナン終端回路
６…ＶＤＥ電源線
７…ＶＳＳ電源線
８、９…抵抗
１０…インバータ
１１…ＶＤＥ電源線
１２…ＶＳＳ電源線
１３…ＰＭＯＳトランジスタ
１４…ＮＭＯＳトランジスタ
１５…入力ノード
１６…出力ノード
１７…インバータ
１８…ＶＤＥ電源線
１９…ＶＳＳ電源線
２０…ＰＭＯＳトランジスタ
２１…ＮＭＯＳトランジスタ
２２…ＰＭＯＳトランジスタ
２３…ＮＭＯＳトランジスタ
２４…入力ノード
２５…出力ノード
２６…ノード
２７…バイアス回路
２８…ＶＤＥ電源線
２９…ＶＳＳ電源線
３０…ＰＭＯＳトランジスタ
３１…抵抗
３２…レプリカ回路
３３…ＶＤＥ電源線
３４…ＶＳＳ電源線
３５、３６…抵抗
３７…ＮＭＯＳトランジスタ
３８…抵抗
３９…ノード
４０…基準電圧出力ノード
４１…差動アンプ
４４…参考例の半導体集積回路装置
４５…出力バッファ回路
４８…本発明の第２実施形態
４９…出力バッファ回路
５０…バイアス回路
５１…レプリカ回路
５２…差動アンプ
５３…ＶＤＥ電源線
５４…ＶＳＳ電源線
５５…抵抗
５６…ＮＭＯＳトランジスタ
５７…ＶＤＥ電源線
５８…ＶＳＳ電源線
５９、６０…抵抗
６１…ＰＭＯＳトランジスタ
６２…抵抗
６３…ノード
６４…基準電圧出力ノード
６５…ノード
６８…本発明の第３実施形態
６９…出力バッファ回路
７２…本発明の第４実施形態
７３…出力バッファ回路
７４、７５…外部出力端子
７６、７７…外部信号配線
７８…テブナン終端回路
７９…ＶＤＥ電源線
８０…ＶＳＳ電源線
８１、８２…抵抗
８３…インバータ
８４…ＰＭＯＳトランジスタ
８５…ＮＭＯＳトランジスタ
８６…ＶＤＥ電源線
８７…ＶＳＳ電源線
８８…ＰＭＯＳトランジスタ
８９…ＮＭＯＳトランジスタ
９０…入力ノード
９１…出力ノード
９２…入力ノード
９３…出力ノード
【図１】
2010178094.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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