(57)【要約】【課題】抵抗変化素子に対して効率のよい高抵抗化用の電圧印加ができる不揮発性記憶装置を提供する。【解決手段】下部電極３０９ａと上部電極３０９ｃと両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に変化する抵抗変化層３０９ｂとからなる抵抗変化素子３０９と、トランジスタ３１７とを直列に接続してなるメモリセル３００を備え、基板からＮウェルとＰ型拡散層３０２ｂからなるダイオードを介して下部電極３０９ａに電位を与え、ビット線ＢＬ０から上部電極３０９ｃに電位を与えることでデータの書き込みを行う。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成された第１導電型の不純物拡散層ウェルと、前記第１導電型の不純物拡散層ウェル内に形成された第２導電型の第１の不純物拡散層、ゲート電極、および前記ゲート電極を挟んで前記第２導電型の第１の不純物拡散層と反対側に形成された第２導電型の第２の不純物拡散層からなるトランジスタと、前記第２導電型の第１の不純物拡散層に接続された第１電極、第２電極、および前記第１電極と前記第２電極との間に印加される電気信号に基づいて可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、前記第１導電型の不純物拡散層ウェルに接続された基板端子とを備え、前記トランジスタと前記不揮発性記憶素子とでメモリセルを構成した不揮発性記憶装置の駆動方法であって、
前記基板端子と前記第２電極との間に、前記第１導電型の前記不純物拡散層ウェルと前記第２導電型の前記第１の不純物拡散層との接合によってできる寄生ダイオードの順方向となる第１の書き込み用電圧を印加するステップ
を含む駆動方法。
【請求項２】
さらに、
前記第２導電型の第２の不純物拡散層と前記第２電極との間に、第２の書き込み用電圧を印加するステップと、
前記第２の書き込み用電圧が印加されているときに、前記ゲート電極に、前記トランジスタをオンする制御電圧を印加するステップと
を含む請求項１に記載の駆動方法。
【請求項３】
前記第１の書き込み用電圧の印加に応じて、前記抵抗変化層の抵抗値が増加する
ことを特徴とする請求項１または請求項２に記載の駆動方法。
【請求項４】
前記不揮発性記憶装置は、前記第１導電型の前記不純物拡散層ウェル内に複数の前記メモリセルを備えており、
前記駆動方法は、さらに、
前記基板端子と各メモリセルの前記第２電極との間に、前記第１の書き込み用電圧を一斉に印加するステップ
を含む請求項１から請求項３のいずれか１項に記載の駆動方法。
【請求項５】
前記抵抗変化層の抵抗値が初期抵抗値にある場合において、前記基板端子と前記第２電極との間に、前記第１の電圧を印加する
請求項１から請求項４のいずれか１項に記載の駆動方法。
【請求項６】
前記不揮発性記憶素子に対する書き込みの回数が所定の回数に達した場合において、前記基板端子と前記第２電極との間に、前記第１の電圧を印加する
請求項１から請求項４のいずれか１項に記載の駆動方法。
【請求項７】
半導体基板と、
前記半導体基板上に形成された第１導電型の不純物拡散層ウェルと、
前記第１導電型の不純物拡散層ウェル内に形成された第２導電型の第１の不純物拡散層、ゲート、および前記ゲートを挟んで前記第２導電型の第１の不純物拡散層と反対側に形成された第２導電型の第２の不純物拡散層からなるトランジスタと、
前記第２導電型の第１の不純物拡散層に接続された第１電極、第２電極、および前記第１電極と前記第２電極との間に印加される電気信号に基づいて可逆的に抵抗値が変化する第１の抵抗変化層からなる不揮発性記憶素子と、
前記第１導電型の不純物拡散層ウェルに接続された基板端子と
を備える不揮発性記憶装置。
【請求項８】
前記不揮発性記憶装置は、前記第１導電型の前記不純物拡散層ウェル内に複数の前記メモリセルを備えており、
前記基板端子が、前記第１導電型の前記不純物拡散層ウェル内に、前記メモリセルよりも少数設けられている
請求項７に記載の不揮発性記憶装置。
【請求項９】
前記抵抗変化層は遷移金属の酸素不足型の酸化物を含み、
前記第１電極と前記第２電極は、異なる元素からなる材料によって構成され、
前記第１電極の標準電極電位Ｖ1と、前記第２電極の標準電極電位Ｖ2と、前記遷移金属の標準電極電位Ｖtとが、Ｖt＜Ｖ1かつＶ2＜Ｖ1を満足し、
前記第１導電型はＰ型であり、前記第２導電型はＮ型である
請求項７または請求項８に記載の不揮発性記憶装置。
【請求項１０】
前記抵抗変化層は遷移金属の酸素不足型の酸化物を含み、
前記第１電極と前記第２電極は、異なる元素からなる材料によって構成され、
前記第１電極の標準電極電位Ｖ1と、前記第２電極の標準電極電位Ｖ2と、前記遷移金属の標準電極電位Ｖtとが、Ｖt＜Ｖ2かつＶ1＜Ｖ2を満足し、
前記第１導電型はＮ型であり、前記第２導電型はＰ型である
請求項７または請求項８に記載の不揮発性記憶装置。
【請求項１１】
前記抵抗変化層は、ＭＯxで表される組成を有する第１の酸素不足型の遷移金属酸化物層と、ＭＯy（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物層とが積層されてなり、
前記第１の酸素不足型の遷移金属酸化物層が前記第２電極と接し、前記第２の酸素不足型の遷移金属酸化物層が前記第１電極と接しており、
前記第１導電型はＰ型であり、前記第２導電型はＮ型である
請求項７または請求項８に記載の不揮発性記憶装置。
【請求項１２】
前記抵抗変化層は、ＭＯxで表される組成を有する第１の酸素不足型の遷移金属酸化物層と、ＭＯy（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物層とが積層されてなり、
前記第１の酸素不足型の遷移金属酸化物層が前記第１電極と接し、前記第２の酸素不足型の遷移金属酸化物層が前記第２電極と接しており、
前記第１導電型はＮ型であり、前記第２導電型はＰ型である
請求項７または請求項８に記載の不揮発性記憶装置。
【請求項１３】
さらに、
前記基板端子を介して、前記第１導電型の前記不純物拡散層ウェルと前記第２導電型の前記第１の不純物拡散層との接合によってできる寄生ダイオードに順方向電圧を印加する基板バイアス回路を備える
請求項７から請求項１２の何れか１項に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタとで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
【０００３】
抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線、ソース線との交点の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリクス状にアレイ配置した不揮発性記憶装置が一般的に知られている。
【０００４】
特許文献１では、ペロブスカイト型結晶構造の酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。
【０００５】
図３３は、その中で示されているメモリセルの断面の模式図である。
メモリセル１０１１は、トランジスタ１００６と抵抗変化素子１０１０とを電気的に直列に接続して形成されている。
【０００６】
トランジスタ１００６は、半導体基板１００１上に作製した第１の拡散層領域であるソース領域１００２、第２の拡散層領域であるドレイン領域１００３、およびゲート酸化膜１００４上に形成されたゲート電極１００５からなる。
【０００７】
抵抗変化素子１０１０は、電圧印加によって抵抗値が変化する可変抵抗層１００８を、下部電極１００７と上部電極１００９との間に挟持してなる。
【０００８】
ドレイン領域１００３と下部電極１００７とは電気的に接続されている。
上部電極１００９は、ビット線１０１２となる金属配線に接続され、ゲート電極１００５はワード線に接続され、ソース領域１００２はソース線１０１３となる金属配線に接続される。
【０００９】
ここでは、可変抵抗層１００８に用いる材料としては、Ｐｒ1-xＣａxＭｎＯ3、Ｌａ1-xＣａxＭｎＯ3（ＰＣＭＯ）などが開示されているが、電極材料に関しては特に言及されていない。
【００１０】
また、メモリセル１０１１への書き込み方法については、上部電極１００９にＶｐｐ、ソース領域１００２にＶｓｓ、ゲート電極に所定の電圧振幅Ｖｗｐのパルス電圧を印加すると、低抵抗状態から高抵抗状態に変化し、逆に、上部電極１００９にＶｓｓ、ソース領域１００２にＶｐｐ、ゲート電極に所定のＶｗｅのパルス電圧を印加すると、高抵抗状態から低抵抗状態に変化できることが開示されている。
【００１１】
特許文献２では、前述の電気的信号により抵抗変化が生じる抵抗変化素子とは抵抗変化の原理が異なる抵抗変化素子を用いた、１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。この記憶装置は、相変化メモリと呼ばれている。
【００１２】
図３４は、特許文献２に開示される、相変化メモリの断面図である。
メモリセル１０２１は、記憶部１０２２とＮＭＯＳトランジスタ１０２７とを用いて、１Ｔ１Ｒ型で構成されている。ＮＭＯＳトランジスタ１０２７は、ソースおよびドレインに対応するＮ型拡散層領域１０２９およびＮ型拡散層領域１０３０、ならびにそれらに挟まれたゲート電極１０３１からなる。
【００１３】
記憶部１０２２は、相変化素子１０２４を挟んで、上部側を第２メタル配線層１０２３、下部側をコンタクトビア１０２５、第１メタル配線層１０２６で形成され、ＮＭＯＳトランジスタ１０２７のＮ型拡散層領域１０２９に繋がる。
【００１４】
ＮＭＯＳトランジスタ１０２７の反対側のＮ型拡散層領域１０３０は、各配線層を介して第３メタル配線層１０２８に接続される。
【００１５】
ここでは第２メタル配線層１０２３がソース線、第３メタル配線層１０２８がビット線、ＮＭＯＳトランジスタ１０２７のゲート電極１０３１がワード線に対応している。
【特許文献１】特開２００５−２５９１４号公報（図２）
【特許文献２】特開２００５−２６７８３７号公報（図６、図７）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本願発明者らは、抵抗変化型の不揮発性記憶装置の１つとして、遷移金属の酸素不足型の酸化物を抵抗変化層とする１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置を検討している。
【００１７】
ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。遷移金属の１つであるＴａ（タンタル）の例で言えば、化学量論的な組成を有する酸化物としてＴａ2Ｏ5がある。このＴａ2Ｏ5では、Ｏ（酸素）がタンタルの２．５倍含まれており、酸素含有率で表現すると、７１．４％である。この酸素含有率７１．４％よりも酸素含有率が低くなった状態の酸化物、すなわちＴａＯxと表現したとき、０＜ｘ＜２．５を満足する非化学量論的な組成を有するタンタル酸化物を、酸素不足型のタンタル酸化物と呼ぶ。
【００１８】
このような不揮発性記憶装置では、製造直後の抵抗変化素子に対して通常の使用時にデータを書き込む（抵抗状態を変化させる）ための電圧よりも高い電圧を印加することにより、抵抗変化素子を高抵抗化する初期化処理が行われることがある。
【００１９】
このとき、プロセス中のチャージングダメージなどにより、抵抗変化素子の製造直後の抵抗値が異常に低い場合、初期化処理のために特に高い電圧を印加する必要が生じる。
【００２０】
また、通常の使用において抵抗変化素子が低抵抗化と高抵抗化を繰り返すサイクリングと呼ばれる動作をするうちに、高抵抗状態での抵抗変化素子の抵抗値が下がっていくことがある。
【００２１】
この場合も、抵抗変化素子に対して、通常の使用において高抵抗化のために印加する電圧よりも高い電圧を印加することにより、所望の抵抗値を回復することができる。
【００２２】
このように、製造直後の抵抗変化素子の抵抗値を確実に初期化し、また通常の使用時に所望の抵抗値を回復するために、データの書き込みに通常用いられる電圧よりも高い電圧を、抵抗変化素子に対して一時的に印加することが有効である。
【００２３】
しかしながら、そのような高い電圧をトランジスタを介して抵抗変化素子（特に、低抵抗状態にある抵抗変化素子）に印加しようとすると、常時は必要のない大きな電流駆動能力をトランジスタに持たせなくてはならず、トランジスタが大型化し、高密度なメモリセルアレイを実現できないという問題が生じる。
【００２４】
本発明は、このような事情に鑑みてなされたものであり、抵抗変化素子を用いた１Ｔ１Ｒ型の不揮発性記憶装置において、トランジスタを大型化することなく、通常のデータの書き込みに用いられる電圧よりも高い電圧を抵抗変化素子に対して印加できる不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上述した課題を解決するために、本発明の駆動方法は、半導体基板と、前記半導体基板上に形成された第１導電型の不純物拡散層ウェルと、前記第１導電型の不純物拡散層ウェル内に形成された第２導電型の第１の不純物拡散層、ゲート電極、および前記ゲート電極を挟んで前記第２導電型の第１の不純物拡散層と反対側に形成された第２導電型の第２の不純物拡散層からなるトランジスタと、前記第２導電型の第１の不純物拡散層に接続された第１電極、第２電極、および前記第１電極と前記第２電極との間に印加される電気信号に基づいて可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、前記第１導電型の不純物拡散層ウェルに接続された基板端子とを備え、前記トランジスタと前記不揮発性記憶素子とでメモリセルを構成した不揮発性記憶装置の駆動方法であって、前記基板端子と前記第２電極との間に、前記第１導電型の前記不純物拡散層ウェルと前記第２導電型の前記第１の不純物拡散層との接合によってできる寄生ダイオードの順方向となる第１の電圧を印加するステップを含む。
【００２６】
この方法によれば、前記第１の電圧に応じた電流を前記基板端子から前記寄生ダイオードを介して前記抵抗変化素子に流すことができる。これにより、前記抵抗変化素子の抵抗状態を安定的に変化させるために用いられる、前記トランジスタの駆動能力を超えるような大電流を、前記トランジスタを大型化することなく供給可能となるので、メモリセルのサイズを最適化するために役立つ。
【００２７】
ここで、前記第１の電圧の印加に応じて、前記抵抗変化層の抵抗値が増加することが望ましい。
【００２８】
特に、前記抵抗変化素子の抵抗状態を初期化し、また所望の状態に回復させるために、前記抵抗変化素子に対して、通常の高抵抗化に用いられる電圧よりも大きな電圧を一時的に印加するとよいことが分かっている。前記抵抗変化素子に対して前記寄生ダイオードを介してそのような電圧を印加することにより、前記トランジスタに要求される駆動能力が必要最小限に抑えられる結果、前記トランジスタのサイズを最小限に設計できる。
【００２９】
また、前記駆動方法は、さらに、前記第２導電型の第２の不純物拡散層と前記第２電極との間に、第２の電圧を印加するステップと、前記第２の電圧が印加されているときに、前記ゲート電極に、前記トランジスタをオンする制御電圧を印加するステップとを含んでもよい。
【００３０】
また、前記駆動方法において、前記抵抗変化層の抵抗値が初期抵抗値にある場合において、前記基板端子と前記第２電極との間に、前記第１の電圧を印加してもよく、前記不揮発性記憶素子に対する書き込みの回数が所定の回数に達した場合において、前記基板端子と前記第２電極との間に、前記第１の電圧を印加してもよい。
【００３１】
この方法によれば、前記寄生ダイオードを介して一時的に大電流を供給することで、例えば、前記抵抗変化素子の抵抗状態を安定に初期化および回復させ、その後は、前記トランジスタを使用する前記第２の電圧の印加による通常の動作が可能となる。そのため、前記抵抗変化素子の抵抗状態の初期化および回復のために一時的に必要となる駆動能力を前記トランジスタに持たせなくてもよいので、前記トランジスタのサイズを最小限に設計できる。
【００３２】
また、前記不揮発性記憶装置は、前記第１導電型の前記不純物拡散層ウェル内に複数の前記メモリセルを備えており、前記駆動方法は、さらに、前記基板端子と各メモリセルの前記第２電極との間に、前記第１の書き込み用電圧を一斉に印加するステップを含んでもよい。
【００３３】
この方法によれば、複数のメモリセルの抵抗状態を一括して変更できるため、不揮発性記憶装置の製品に要求されるデータ書き換えの高速性を実現するために有利である。
【００３４】
上述した課題を解決するために、本発明の不揮発性記憶装置は、半導体基板と、前記半導体基板上に形成された第１導電型の不純物拡散層ウェルと、前記第１導電型の不純物拡散層ウェル内に形成された第２導電型の第１の不純物拡散層、ゲート、および前記ゲートを挟んで前記第２導電型の第１の不純物拡散層と反対側に形成された第２導電型の第２の不純物拡散層からなるトランジスタと、前記第２導電型の第１の不純物拡散層に接続された第１電極、第２電極、および前記第１電極と前記第２電極との間に印加される電気信号に基づいて可逆的に抵抗値が変化する第１の抵抗変化層からなる不揮発性記憶素子と、前記第１導電型の不純物拡散層ウェルに接続された基板端子とを備える。
【００３５】
この構成によれば、電流を前記基板端子から前記寄生ダイオードを介して前記抵抗変化素子に対し、前記寄生ダイオードの順方向電流を流すことができる。これにより、前記抵抗変化素子の抵抗状態を安定的に変化させるために用いられる、前記トランジスタの駆動能力を超えるような大電流を、前記トランジスタを大型化することなく供給可能となるので、メモリセルのサイズを最適化するために役立つ。
【００３６】
また、前記不揮発性記憶装置は、前記第１導電型の前記不純物拡散層ウェル内に複数の前記メモリセルを備えており、前記基板端子が、前記第１導電型の前記不純物拡散層ウェル内に、前記メモリセルよりも少数設けられているとしてもよい。
【００３７】
この構成によれば、前記複数のメモリセルよりも少数（例えばただ１つ）の前記基板端子から、前記不純物拡散層ウェルに電圧を印加できるので、個々のメモリセルに個別に前記基板端子を設ける場合と比べて、基板端子の設置に必要な面積を削減できる。そのため、メモリセルアレイの実装密度を高める上で有利である。
【００３８】
また、前記不揮発性記憶装置において、前記抵抗変化層は遷移金属の酸素不足型の酸化物を含み、前記第１電極と前記第２電極は、異なる元素からなる材料によって構成され、前記第１電極の標準電極電位Ｖ1と、前記第２電極の標準電極電位Ｖ2と、前記遷移金属の標準電極電位Ｖtとが、Ｖt＜Ｖ1かつＶ2＜Ｖ1を満足し、前記第１導電型はＰ型であり、前記第２導電型はＮ型であるとしてもよい。
【００３９】
また、前記不揮発性記憶装置において、前記抵抗変化層は遷移金属の酸素不足型の酸化物を含み、前記第１電極と前記第２電極は、異なる元素からなる材料によって構成され、前記第１電極の標準電極電位Ｖ1と、前記第２電極の標準電極電位Ｖ2と、前記遷移金属の標準電極電位Ｖtとが、Ｖt＜Ｖ2かつＶ1＜Ｖ2を満足し、前記第１導電型はＮ型であり、前記第２導電型はＰ型であるとしてもよい。
【００４０】
前述したように、前記抵抗変化素子の抵抗状態を初期化し、また所望の状態に回復させるために、前記抵抗変化素子に対して、通常の高抵抗化に用いられる電圧よりも大きな電圧を一時的に印加するとよいことが分かっている。
【００４１】
これらの構成によれば、前記第１電極の材料と前記第２電極の材料とが異なるために、前記抵抗変化素子は、前記寄生ダイオードの順方向電流で高抵抗化するように一義的に構成される。
【００４２】
そのため、前記寄生ダイオードを介して、前記抵抗変化素子を高抵抗化させる方向の大電流を流すことが可能となるので、前記トランジスタに要求される駆動能力が必要最小限に抑えられる結果、前記トランジスタのサイズを最小限に設計できる。
【００４３】
また、前記不揮発性記憶装置において、前記抵抗変化層は、ＭＯxで表される組成を有する第１の酸素不足型の遷移金属酸化物層と、ＭＯy（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物層とが積層されてなり、前記第１の酸素不足型の遷移金属酸化物層が前記第２電極と接し、前記第２の酸素不足型の遷移金属酸化物層が前記第１電極と接しており、前記第１導電型はＰ型であり、前記第２導電型はＮ型であるとしてもよい。
【００４４】
また、前記不揮発性記憶装置において、前記抵抗変化層は、ＭＯxで表される組成を有する第１の酸素不足型の遷移金属酸化物層と、ＭＯy（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物層とが積層されてなり、前記第１の酸素不足型の遷移金属酸化物層が前記第１電極と接し、前記第２の酸素不足型の遷移金属酸化物層が前記第２電極と接しており、前記第１導電型はＮ型であり、前記第２導電型はＰ型であるとしてもよい。
【００４５】
これらの構成によれば、前記第１の酸素不足型の遷移金属酸化物層と前記第２の酸素不足型の遷移金属酸化物層との積層構造のために、前記抵抗変化素子は、前記寄生ダイオードの順方向電流で高抵抗化するように一義的に構成される。
【００４６】
そのため、前記寄生ダイオードを介して、前記抵抗変化素子を高抵抗化させる方向の大電流を流すことが可能となるので、前記トランジスタに要求される駆動能力が必要最小限に抑えられる結果、前記トランジスタのサイズを最小限に設計できる。
【発明の効果】
【００４７】
本発明に係る不揮発性記憶装置によれば、基板上に形成された基板端子により大電流を流すことができるので、初期抵抗が低い場合や、サイクリングの途中で高抵抗値の値が徐々に下がって行った場合に、抵抗変化素子の抵抗値を確実に変化させることができる。特に、効率的で安定な高抵抗化の書き込み動作が可能となるため、不揮発性記憶装置の安定した動作を実現することができる。
【発明を実施するための最良の形態】
【００４８】
本発明の不揮発性記憶装置は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子およびトランジスタで構成された抵抗変化型不揮発性記憶装置であって、トランジスタのドレイン領域と基板（ウェル）との接合によってできる寄生ダイオードに対し、基板（ウェル）から電圧を印加するための基板端子を備えることを特徴とする。
【００４９】
本発明の不揮発性記憶装置では、従来の１Ｔ１Ｒ型のメモリセルと同様、通常の使用時における書き込み用電圧（抵抗変化素子の抵抗状態を変化させるための電圧）を、トランジスタを介して抵抗変化素子に印加できる。また、従来の１Ｔ１Ｒ型のメモリセルとは異なり、通常の書き込み用電圧とは独立した（好ましくはより高い）書き込み用電圧を、基板端子から寄生ダイオードを介して抵抗変化素子に印加できる。
【００５０】
以下、本発明の実施の形態における不揮発性記憶装置の構成および駆動方法について、図面を参照して詳しく説明する。なお、図中で同一または相当部分には同一の符号を付し、説明は省略する場合がある。
【００５１】
（第１の実施の形態）
本発明の第１の実施の形態における不揮発性記憶装置について説明する。第１の実施の形態では、まず、不揮発性記憶装置に用いられる抵抗変化素子の構成および製造方法、ならびに抵抗変化特性について説明し、その後、抵抗変化素子、トランジスタ、および基板端子を備える不揮発性記憶装置について説明する。
【００５２】
［抵抗変化素子の構成］
図１は、評価用に作製した抵抗変化素子１００の構成の一例を示す断面模式図である。第１の実施の形態における不揮発性記憶装置には、抵抗変化素子１００と同一の製造方法および材料で作製される抵抗変化素子が用いられる。
【００５３】
抵抗変化素子１００は、基板１０１上に、酸化物層１０２、下部電極１０３、抵抗変化層１０４、および上部電極１０５を積層してなる。
【００５４】
基板１０１は例えば単結晶シリコン基板または半導体基板であり、抵抗変化層１０４は酸素不足型のタンタル酸化物からなり、下部電極１０３および上部電極１０５はＰｔからなる。
【００５５】
基板１０１には、単結晶シリコン基板または半導体基板に限られるものではなく、樹脂材料からなる基板を用いてもよい。抵抗変化層１０４は、比較的低い基板温度で形成できるため、樹脂材料からなる基板１０１上に形成することも可能である。
【００５６】
また、下部電極１０３および上部電極１０５には、Ｐｔの他にも、例えば、Ａｕ（金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）及びＣｕ（銅）のうちの１つまたは複数の材料を用いることができる。
【００５７】
［抵抗変化素子の製造方法］
図２（ａ）〜図２（ｃ）を参照しながら、抵抗変化素子１００の製造方法について説明する。
【００５８】
まず、図２（ａ）に示したように、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、酸化物層１０２上に、下部電極１０３としての厚さ１００ｎｍのＰｔ薄膜をスパッタリング法により形成する。
【００５９】
次に、図２（ｂ）のように、下部電極１０３上に抵抗変化層１０４としてのタンタル酸化物層を、Ｔａターゲットを用いた反応性スパッタリング法で形成する。
【００６０】
一実施例として、Ｔａをターゲットとして、パワーを１．６ｋＷ、Ａｒガスを３４ｓｃｃｍ、Ｏ2ガスを２１ｓｃｃｍ流して、スパッタリング装置内の圧力を０．１７Ｐａに保ち、１８秒間スパッタリングを行った。これにより、抵抗率が６ｍΩｃｍで酸素含有率が約６１ａｔ％（ＴａＯ1.6）のタンタル酸化物層が３０ｎｍの膜厚で形成された。
【００６１】
その後、抵抗変化層１０４上に、上部電極１０５としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。
【００６２】
最後に、図２（ｃ）のように、フォトレジスト工程によってフォトレジストによるパターン１０６を形成し、ドライエッチングによって素子領域１０７を形成する。ここで、素子領域１０７は、一辺が０．５μｍの正方形状である。
【００６３】
［抵抗変化特性］
図３は、抵抗変化素子１００の抵抗変化の様子の一例を示す電流−電圧のヒステリシス特性を示すグラフである。下部電極１０３を基準に上部電極１０５に印加する電圧値を横軸に示し、抵抗変化素子１００に流れる電流値を縦軸に示している。
【００６４】
図３において、下部電極１０３を基準に上部電極１０５に正電圧を印加していくと、電流はほぼ電圧に比例して増加し、Ａ点で示す正電圧を超えると急激に電流は減少する。すなわち低抵抗状態から高抵抗状態への抵抗変化（高抵抗化）が生じる。
【００６５】
一方、高抵抗状態において、下部電極１０３を基準に上部電極１０５に負電圧（上部電極１０５を基準に下部電極１０３に正電圧を印加することと等価）を印加していくと、Ｂ点で示す負電圧を超えると急激に電流は増加する。すなわち高抵抗状態から低抵抗状態への抵抗変化（低抵抗化）が生じる。
【００６６】
図３の特性を示す抵抗変化素子と、特許文献１に開示される抵抗変化素子とは、抵抗変化層の材料は異なるものの、いずれも、双方向的な印加電圧によって高抵抗状態と低抵抗状態が切り換わる、いわゆるバイポーラ動作をし、かつ、上部電極に対し、下部電極を基準に正電圧の印加で高抵抗化し、下部電極を基準に負電圧の印加で低抵抗化するという点で共通している。
【００６７】
なお、下部電極１０３および上部電極１０５が同一の材料（例えばＰｔ）からなる、上下対称に構成された抵抗変化素子では、１つの方向の抵抗変化（低抵抗化または高抵抗化）を安定的に引き起こす電圧印加方向（駆動極性）は必ずしも一意には定まらず、駆動極性が異なる２つの動作モードが存在することが知られている。
【００６８】
後の説明で参照するため、ここで２つの動作モードを定義する。
【００６９】
図４（ａ）、図４（ｂ）は、動作モードが異なる抵抗変化素子について、低抵抗化を引き起こすパルス電圧と高抵抗化を引き起こすパルス電圧とを交互に印加し続けたときの、その都度の抵抗値を表したグラフである。横軸は加えた電気的なパルスの数を表し、縦軸は抵抗値を表している。
【００７０】
ある抵抗変化素子は、図４（ａ）に示されるように、最初、約３３ｋΩの高抵抗状態にあり、＋２．０Ｖのパルス電圧の印加で約５００Ωの低抵抗状態に変化し、次に−２．６Ｖのパルス電圧の印加で約４０ｋΩの高抵抗状態に変化した後、上部電極１０５に対し下部電極１０３を基準に正のパルス電圧の印加による低抵抗化と、上部電極１０５に対し下部電極１０３を基準に負のパルス電圧の印加による高抵抗化とを繰り返した。
【００７１】
このように、上部電極に対し下部電極を基準に負電圧を加えたときに高抵抗化し、上部電極に対し下部電極を基準に正電圧を加えたときに低抵抗化する動作モードを、Ａモードと定義する。
【００７２】
また、他の抵抗変化素子は、図４（ｂ）に示されるように、最初、約４２ｋΩの高抵抗状態にあり、−２．０Ｖのパルス電圧の印加で約６００Ωの低抵抗状態に変化し、次に＋２．７Ｖのパルス電圧の印加で約４０ｋΩの高抵抗状態に変化した後、上部電極１０５に対し下部電極１０３を基準に負のパルス電圧の印加による低抵抗化と、上部電極１０５に対し下部電極１０３を基準に正のパルス電圧の印加による高抵抗化とを繰り返した。
【００７３】
このように、上部電極に対し下部電極を基準に正電圧を加えたときに高抵抗化し、上部電極に対し下部電極を基準に負電圧を加えたときに低抵抗化する動作モードを、Ｂモードと定義する。
【００７４】
抵抗変化素子の動作モードは、意図的に固定することが可能である。
【００７５】
例えば、抵抗変化素子１００のような上下対称の構造を持つ抵抗変化素子に対し、実際の使用に先立って所定の極性および大きさのパルス電圧を印加するフォーミングと呼ばれる処理を行うことで、ＡモードおよびＢモードのうちの意図した一方の動作モードにくせ付けることができることが知られている。
【００７６】
また、本願発明者らは、関連する特許出願において、上下非対称の構造を有し、意図した動作モードで固定的に動作する抵抗変化素子を提案している。そのような抵抗変化素子を用いた不揮発性記憶装置について、第４の実施の形態および第５の実施の形態で説明する。
【００７７】
［メモリセルの構成］
次に、本発明の第１の実施の形態の不揮発性記憶装置として、抵抗変化素子、トランジスタ、および基板端子を有する１Ｔ１Ｒ型のメモリセルについて説明する。トランジスタはメモリセルを選択するための選択トランジスタとして機能し、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのいずれを用いることもできる。
【００７８】
図５は、抵抗変化素子、ＰＭＯＳトランジスタ、および基板端子を備えるメモリセル３００の構成の一例を示す断面図である。
【００７９】
図５に示されるように、メモリセル３００は、Ｐ型シリコン基板３１５上に、Ｎウェル３１６、第１のＰ型拡散層領域３０２ｂ、第２のＰ型拡散層領域３０２ａ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ、第１ビア３０４、第１配線層３０５、第２ビア３０６、第２配線層３０７、第３ビア３０８、抵抗変化素子３０９、第４ビア３１０、および第３配線層３１１を順に形成して構成される。
【００８０】
メモリセル３００における抵抗変化素子３０９は、前述のフォーミング処理を施すなどして、Ｂモードで動作させる。
【００８１】
第１のＰ型拡散層領域３０２ｂ、第２のＰ型拡散層領域３０２ａ、ゲート絶縁膜３０３ａ、およびゲート電極３０３ｂは、Ｎウェル３１６内において、ＰＭＯＳトランジスタ３１７を構成する。第１のＰ型拡散層領域３０２ｂおよびＮウェル３１６は、寄生ダイオード３１８を構成する。
【００８２】
Ｎウェル３１６には、基板端子３１９が接続される。基板端子３１９は、図外の基板バイアス回路に接続される。
【００８３】
図５の拡大部分に示されるように、抵抗変化素子３０９は、第３ビア３０８上に下部電極３０９ａ、抵抗変化層３０９ｂ、および上部電極３０９ｃを積層して構成される。
【００８４】
下部電極３０９ａ、抵抗変化層３０９ｂ、および上部電極３０９ｃは、前述した抵抗変化素子１００の下部電極１０３、抵抗変化層１０４、および上部電極１０５と同様に構成される。すなわち、下部電極３０９ａおよび上部電極３０９ｃはＰｔで構成され、例えば、抵抗変化層３０９ｂは酸素不足型のタンタル酸化物で構成される。抵抗変化層３０９ｂの抵抗率は６ｍΩｃｍ、酸素含有率は約６１ａｔ％（ＴａＯ1.6）、膜厚は３０ｎｍである。
【００８５】
下部電極３０９ａは、ビアおよび配線層を介して、ＰＭＯＳトランジスタ３１７の第１のＰ型拡散層領域３０２ｂと接続され、上部電極３０９ｃは、ビアを介して第３配線層３１１と接続される。
【００８６】
周知のように、Ｐ型シリコン基板３１５上に複数のビット線、複数のワード線、および複数のソース線を設け、ビット線とソース線との各交点にメモリセル３００を複数配置することにより、メモリセルアレイ（図示せず）を構成することができる。メモリセルアレイにおいて、所望のメモリセル３００は、対応するビット線、ワード線、ソース線、および基板端子を介してアクセスされる。
【００８７】
メモリセルアレイを構成する１つのメモリセル３００について、一例として、第４ビア３１０と接続された第３配線層３１１がビット線ＢＬ０に対応し、ＰＭＯＳトランジスタ３１７のゲート電極３０３ｂがワード線ＷＬ０に対応し、ＰＭＯＳトランジスタ３１７の第２のＰ型拡散層領域３０２ａと電気的に接続された第１配線層３０５および第２配線層３０７がソース線ＳＬ０に対応する。また、基板端子３１９が基板端子ＢＢ０に対応する。
【００８８】
図６は、抵抗変化素子、ＮＭＯＳトランジスタ、および基板端子を備えるメモリセル４００の構成の一例を示す断面図である。
【００８９】
メモリセル４００における抵抗変化素子３０９は、前述のフォーミング処理を施すなどして、Ａモードで動作させる。
【００９０】
メモリセル４００では、メモリセル３００におけるＰ型シリコン基板３１５、Ｎウェル３１６、第１のＰ型拡散層領域３０２ｂ、第２のＰ型拡散層領域３０２ａの代わりに、Ｎ型シリコン基板４１５、Ｐウェル４１６、第１のＮ型拡散層領域４０２ｂ、第２のＮ型拡散層領域４０２ａが用いられる。
【００９１】
第１のＮ型拡散層領域４０２ｂ、第２のＮ型拡散層領域４０２ａ、ゲート絶縁膜３０３ａ、およびゲート電極３０３ｂは、Ｐウェル４１６内において、ＮＭＯＳトランジスタ４１７を構成する。第１のＮ型拡散層領域４０２ｂおよびＰウェル４１６は、寄生ダイオード４１８を構成する。
【００９２】
メモリセル４００のその他の構成はメモリセル３００と同一であるため、対応部分に同一の符号を付して説明を省略する。
【００９３】
［メモリセルの動作］
前述のように構成されたメモリセル３００およびメモリセル４００の動作について、詳細に説明する。以下では、抵抗変化素子３０９の高抵抗状態および低抵抗状態を、それぞれメモリセル３００およびメモリセル４００にデータ“１”およびデータ“０”が書き込まれている状態と定義して説明する。
【００９４】
まず、メモリセル３００にデータを書き込む動作について説明する。前述したように、メモリセル３００における抵抗変化素子３０９は、フォーミング処理を施すなどしてＢモードで動作させる。
【００９５】
図７（ａ）は、メモリセル３００にデータ“１”を書き込む（抵抗変化素子３０９を高抵抗化させる）際に関係する、メモリセル３００の部分の等価回路図である。
【００９６】
データ“１”の書き込みにおいて、図示しない駆動回路から、ビット線ＢＬ０およびワード線ＷＬ０に電圧Ｖ０（例えば０Ｖ）を印加し、基板端子ＢＢ０に電圧ＶＢ１（例えば−２．２Ｖ）を印加し、ソース線ＳＬ０に電圧Ｖ１（例えば−２．２Ｖ）を印加する。この際、基板端子ＢＢ０に印加する電圧ＶＢ１が、データ“１”の書き込み用の電圧である。
【００９７】
このような電圧の印加によって、ＰＭＯＳトランジスタ３１７はオフとなり、寄生ダイオード３１８はオンとなる。
【００９８】
図５を参照すれば、Ｎウェル３１６と第２のＰ型拡散層領域３０２ａとの接合によって、寄生ダイオード３１８とは別にもう１つの寄生ダイオードが構成されるが、ソース線ＳＬ０に印加する電圧Ｖ１を、基板端子ＢＢ０に印加する電圧ＶＢ１以下にすることで、この寄生ダイオードはオンせず、ソース線ＳＬ０からＮウェル３１６へ電流は流れない。
【００９９】
その結果、メモリセル３００は、図７（ａ）に示す等価回路で動作する。
寄生ダイオード３１８の順方向電流である高抵抗化書き込み電流３２０は、電圧ＶＢ１に応じた大きさで、抵抗変化素子３０９から基板端子ＢＢ０へ流れる。
【０１００】
これにより、抵抗変化素子３０９において、上部電極３０９ｃに対し下部電極３０９ａを基準に正の電圧が印加される。その結果、Ｂモードで動作する抵抗変化素子３０９の抵抗値は増加（高抵抗化）する。つまり、メモリセル３００にデータ“１”が書き込まれる。
【０１０１】
なお、メモリセル３００にデータ“１”を書き込むための電圧は、上述の例に限られない。
【０１０２】
例えば、ＰＭＯＳトランジスタ３１７をオフにするため、ワード線ＷＬ０をオープン（フローティング）状態にしてもよい。
【０１０３】
また、ソース線ＳＬ０からＮウェル３１６へ電流が流れないようにするため、ソース線ＳＬ０をオープン（フローティング）状態にしてもよい。
【０１０４】
さらにまた、抵抗変化素子３０９を高抵抗化させるために、電圧ＶＢ１は電圧Ｖ０を基準に負の電圧であればよいので、例えば、ビット線に印加する電圧Ｖ０を＋２．２Ｖ、基板端子３１９に印加する電圧ＶＢ１を０Ｖ、ワード線ＷＬ０を＋２．２Ｖまたはオープン（フローティング）状態、ソース線ＳＬ０を０Ｖまたはオープン（フローティング）状態としてもよい。
【０１０５】
図７（ｂ）は、メモリセル３００にデータ“０”を書き込む（抵抗変化素子３０９を低抵抗化させる）際に関係する、メモリセル３００の部分の等価回路図である。
【０１０６】
データ“０”の書き込みにおいて、図示しない駆動回路から、ソース線ＳＬ０および基板端子ＢＢ０に電圧Ｖ０（例えば０Ｖ）を印加し、ワード線ＷＬ０に電圧ＶＤＤ（例えば−２．２Ｖ）を印加し、ビット線ＢＬ０に電圧Ｖ２を印加する。この際、ビット線ＢＬ０に印加する電圧Ｖ２が、データ“０”の書き込み用の電圧である。基板端子ＢＢ０はオープン（フローティング）状態にしてもよい。
【０１０７】
このような電圧の印加によって、ＰＭＯＳトランジスタ３１７はオンとなり、寄生ダイオード３１８はオフとなる。
【０１０８】
その結果、メモリセル３００は、図７（ｂ）に示す等価回路で動作する。
ＰＭＯＳトランジスタ３１７のドレイン電流である低抵抗化書き込み電流３２１は、電圧Ｖ２に応じた大きさで、ソース線ＳＬ０から抵抗変化素子３０９へ流れる。
【０１０９】
これにより、抵抗変化素子３０９において、上部電極３０９ｃに対し下部電極３０９ａを基準に負の電圧が印加される。その結果、Ｂモードで動作する抵抗変化素子３０９の抵抗値は減少（低抵抗化）する。つまり、メモリセル３００にデータ“０”が書き込まれる。
【０１１０】
次に、メモリセル４００にデータ“１”およびデータ“０”を書き込む動作について説明する。前述したように、メモリセル４００における抵抗変化素子３０９は、フォーミング処理を施すなどしてＡモードで動作させる。
【０１１１】
図８（ａ）は、メモリセル４００にデータ“１”を書き込む（抵抗変化素子３０９を高抵抗化させる）際に関係する、メモリセル４００の部分の等価回路図である。
【０１１２】
データ“１”の書き込みにおいて、図示しない駆動回路から、ビット線ＢＬ０およびワード線ＷＬ０に電圧Ｖ０（例えば０Ｖ）を印加し、基板端子ＢＢ０に電圧ＶＢ１（例えば＋２．２Ｖ）を印加し、ソース線ＳＬ０に電圧Ｖ１（例えば＋２．２Ｖ）を印加する。この際、基板端子ＢＢ０に印加する電圧ＶＢ１が、データ“１”の書き込み用の電圧である。
【０１１３】
このような電圧の印加によって、ＮＭＯＳトランジスタ４１７はオフとなり、寄生ダイオード４１８はオンとなる。
【０１１４】
図６を参照すれば、Ｐウェル４１６と第２のＮ型拡散層領域４０２ａとの接合によって、寄生ダイオード４１８とは別にもう１つの寄生ダイオードが構成されるが、ソース線ＳＬ０に印加する電圧Ｖ１を、基板端子ＢＢ０に印加する電圧ＶＢ１以上にすることで、この寄生ダイオードはオンせず、Ｐウェル４１６からソース線ＳＬ０へ電流は流れない。
【０１１５】
その結果、メモリセル４００は、図８（ａ）に示す等価回路で動作する。
寄生ダイオード４１８の順方向電流である高抵抗化書き込み電流４２０は、電圧ＶＢ１に応じた大きさで、基板端子ＢＢ０から抵抗変化素子３０９へ流れる。
【０１１６】
これにより、抵抗変化素子３０９において、上部電極３０９ｃに対し下部電極３０９ａを基準に負の電圧が印加される。その結果、Ａモードで動作する抵抗変化素子３０９の抵抗値は増加（高抵抗化）する。つまり、メモリセル４００にデータ“１”が書き込まれる。
【０１１７】
なお、メモリセル４００にデータ“１”を書き込むための電圧の値は、上述の例に限られない。
【０１１８】
例えば、ＮＭＯＳトランジスタ４１７をオフにするため、ワード線ＷＬ０はオープン（フローティング）状態にしてもよい。
【０１１９】
また、Ｐウェル４１６からソース線ＳＬ０へ電流が流れないようにするため、ソース線ＳＬ０をオープン（フローティング）状態にしてもよい。
【０１２０】
さらにまた、抵抗変化素子３０９を高抵抗化させるために、電圧ＶＢ１は電圧Ｖ０を基準に正の電圧であればよいので、例えば、ビット線に印加する電圧Ｖ０を−２．２Ｖ、基板端子ＢＢ０に印加する電圧ＶＢ１を０Ｖ、ワード線ＷＬ０を−２．２Ｖまたはオープン（フローティング）状態、ソース線ＳＬ０を０Ｖまたはオープン（フローティング）状態としてもよい。
【０１２１】
図８（ｂ）は、メモリセル４００にデータ“０”を書き込む（抵抗変化素子３０９を低抵抗化させる）際に関係する、メモリセル４００の部分の等価回路図である。
【０１２２】
データ“０”の書き込みにおいて、図示しない駆動回路から、ソース線ＳＬ０および基板端子ＢＢ０に電圧Ｖ０（例えば０Ｖ）を印加し、ワード線ＷＬ０に電圧ＶＤＤ（例えば＋２．２Ｖ）を印加し、ビット線ＢＬ０に電圧Ｖ２を印加する。この際、ビット線ＢＬ０に印加する電圧Ｖ２が、データ“０”の書き込み用の電圧である。基板端子ＢＢ０はオープン（フローティング）状態にしてもよい。
【０１２３】
このような電圧の印加によって、ＮＭＯＳトランジスタ４１７はオンとなり、寄生ダイオード４１８はオフとなる。
【０１２４】
その結果、メモリセル４００は、図８（ｂ）に示す等価回路で動作する。
ＮＭＯＳトランジスタ４１７のドレイン電流である低抵抗化書き込み電流４２１は、電圧Ｖ２に応じた大きさで、抵抗変化素子３０９からソース線ＳＬ０へ流れる。
【０１２５】
これにより、抵抗変化素子３０９において、上部電極３０９ｃに対し下部電極３０９ａを基準に正の電圧が印加される。その結果、Ａモードで動作する抵抗変化素子３０９の抵抗値は減少（低抵抗化）する。つまり、メモリセル４００にデータ“０”が書き込まれる。
【０１２６】
［基板端子の有効性］
メモリセルの抵抗変化素子に対し基板端子から寄生ダイオードを介して電圧を印加する有効性について説明する。
【０１２７】
課題の項で述べたように、メモリセルは、例えば抵抗値の初期化および回復のために、通常のデータの書き込みに用いられる電圧よりも高い電圧を、抵抗変化素子に印加できるように構成されることが望ましい。従来のメモリセルでは、通常よりも高い電圧も通常の電圧と同様にトランジスタを介した電流供給によって抵抗変化素子に印加することになるため、トランジスタに十分な電流供給能力を持たせなくてはならず、トランジスタが大型化する課題がある。
【０１２８】
この課題に対し、本発明のメモリセルでは、基板端子から寄生ダイオードに順方向バイアスをかけることで、寄生ダイオードを介した電流供給によって抵抗変化素子に電圧を印加することができる。
【０１２９】
バイアス電圧によっては、トランジスタのオン抵抗よりも、寄生ダイオードのオン抵抗が小さくなるため、トランジスタを介するよりも、寄生ダイオードを介したほうが、抵抗変化素子に対して実効的により高い電圧を印加できる。
【０１３０】
また、基板端子から寄生ダイオードを介して、トランジスタの定格を超えるような高い電圧を抵抗変化素子に対して印加することも可能となる。
【０１３１】
本願発明者らは、トランジスタのオン抵抗と、そのトランジスタの寄生ダイオードのオン抵抗とを実証的に比較するため、評価用のＮＭＯＳトランジスタを作製し、実際に抵抗値を測定した。
【０１３２】
評価用のＮＭＯＳトランジスタは、Ｎ型シリコン基板上に設けたＰウェル内に作製され、ゲート幅が５．０μｍ、ゲート長が０．１８μｍであり、ソース領域およびドレイン領域にはそれぞれ８個の０．２４μｍ正方のコンタクトを設けた。
【０１３３】
ＮＭＯＳトランジスタのソースおよびＰウェルに０Ｖを印加し、ゲートに＋２Ｖまたは＋３Ｖを印加し、ドレインに印加する電圧を０Ｖから＋３Ｖまで変化させながら、トランジスタのドレイン電流であるソース−ドレイン間の電流を測定した。測定された電流値を印加したドレイン電圧値で除してトランジスタの抵抗値を求めた。
【０１３４】
また、ＮＭＯＳトランジスタのソースおよびゲートをオープン（フローティング）状態とし、ドレインに０Ｖを印加し、Ｐウェルに印加する電圧を０Ｖから＋３Ｖまで変化させながら、寄生ダイオードの順方向電流であるＰウェル−ドレイン間の電流を測定した。ここで、Ｐウェル−ドレイン間の電流は、８個のコンタクトに流れる電流である。測定された電流値をＰウェル電圧値で除して寄生ダイオードの抵抗値を求めた。
【０１３５】
図９は、印加したドレイン電圧およびＰウェル電圧をそれぞれトランジスタおよびダイオードのバイアス電圧とし、バイアス電圧に対応する寄生ダイオードの抵抗値（図９のＡ）およびトランジスタの抵抗値（図９のＢ１、Ｂ２）を表したグラフである。
【０１３６】
バイアス電圧が２Ｖの場合、寄生ダイオードの抵抗値は３４Ωであり、ゲート電圧を＋３Ｖとしたトランジスタの抵抗値３５２Ωよりも十分に小さい。
【０１３７】
なお、＋３Ｖのゲート電圧はこのトランジスタの定格を超えているため、実際に使用できる電圧ではない。つまり、トランジスタとしての電流駆動能力を実用的に上昇させるには、ゲート幅をさらに大きくするなどしてメモリセルの小型化を犠牲にせざるを得ない。
【０１３８】
上記説明したように、実際の測定結果から、寄生ダイオードの電流駆動能力はトランジスタの電流駆動能力よりも大きいことを確認した。
【０１３９】
本発明のメモリセルでは、通常のデータの書き込みに用いられる電圧をトランジスタを介して抵抗変化素子に印加し、また、抵抗変化素子の抵抗値の初期化や回復を行うための通常よりも高い電圧を、基板端子から寄生ダイオードを介して抵抗変化素子に対して印加できる。その結果、トランジスタを大型化することなく、通常のデータの書き込みに用いられる電圧よりも高い電圧を抵抗変化素子に対して印加できる不揮発性記憶装置が実現される。
【０１４０】
なお、複数のメモリセルを１つのウェル内に設けてもよい。
その場合、ウェルに対して設けられる基板端子を複数のメモリセルで共有できるので、基板端子の設置に必要な面積を削減できる。この構成は、メモリセルアレイの実装密度を高める上で有利である。そのような構成の一具体例であるデュアルメモリセルについて、第２の実施の形態で詳細に述べる。
【０１４１】
また、抵抗変化素子１００の抵抗変化におけるヒステリシス特性（図３を参照）の説明で述べたように、抵抗変化素子の高抵抗化に必要な電流は、低抵抗化に必要な電流よりも大きいので、抵抗変化素子の抵抗値の初期化や回復のみならず、通常の高抵抗化も、基板端子から寄生ダイオードを介した電圧印加によって行ってもよい。
【０１４２】
その場合、トランジスタには、通常の低抵抗化に必要な電流駆動能力のみを持たせればよいので、トランジスタのサイズを最小限に抑えることができる。この構成は、メモリセルを小型化し、メモリセルアレイを高密度に実装する上で有利である。
【０１４３】
（第２の実施の形態）
本発明の第２の実施の形態として、第１の実施の形態で説明したメモリセルを複数用いて構成される不揮発性記憶装置について説明する。
【０１４４】
［不揮発性記憶装置の構成］
図１０は、本発明の第２の実施の形態に係る不揮発性記憶装置２００の構成の一例を示す機能ブロック図である。
【０１４５】
図１０に示すように、不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１、アドレス入力回路２０９、制御回路２１０、および書き込み用電源２１１を備えている。
【０１４６】
メモリ本体部２０１は、マトリクス状に配置された複数の１Ｔ１Ｒ型のメモリセルを有するメモリセルアレイ２０２と、行選択回路２０８、ワード線ドライバＷＬＤ、ソース線ドライバＳＬＤから構成される行ドライバ２０７と、列選択回路２０３と、データの書き込みを行うための書き込み回路２０６と、ビット線に流れる電流量を検出することによりメモリセルに記憶されているデータが“１”か“０”かを判別するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５と、寄生ダイオードに順方向バイアスを与えるための基板バイアス回路２２０とを有している。
【０１４７】
書き込み用電源２１１は、低抵抗化（ＬＲ化）用電源２１２と、高抵抗化（ＨＲ化）用電源２１３とを有している。
【０１４８】
ＬＲ化用電源２１２の出力Ｖ２は書き込み回路２０６に供給され、ＨＲ化用電源２１３の出力Ｖ１は行ドライバ２０７に供給される。
【０１４９】
アドレス入力回路２０９および制御回路２１０は、不揮発性記憶装置２００を使用する外部回路（図示せず）からアドレス信号およびコントロール信号をそれぞれ受け取り、受け取ったアドレス信号およびコントロール信号に基づいて、メモリ本体部２０１の動作を制御する。
【０１５０】
メモリセルアレイ２０２は、半導体基板の上に形成された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・、２本のワード線ごとに１本設けられたソース線ＳＬ０、ＳＬ２、・・・、ワード線およびソース線と交差するように設けられた複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・、ワード線およびビット線の各交点に対応して設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、・・・、およびトランジスタＮ１１、Ｎ１２、Ｎ１３、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・を備えている。
【０１５１】
ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・、ソース線ＳＬ０、ＳＬ０２、・・・、トランジスタＮ１１、Ｎ１２、・・・、及び抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・によって、マトリクス状に配置された複数の１Ｔ１Ｒ型のメモリセルＭ１１、Ｍ１２、Ｍ１３、・・・が構成されている。
【０１５２】
図１０に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
【０１５３】
また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。
【０１５４】
また、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・はビット線ＢＬ０に接続され、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・はビット線ＢＬ２に接続されている。
【０１５５】
また、説明のため、図１０に、ウェルＷ０、Ｗ２、・・・、寄生ダイオードＤ１１、Ｄ１２、・・・、基板端子ＢＢ０、ＢＢ２、・・・の等価回路を示す。寄生ダイオードＤ１１、Ｄ１２、・・・の向きは、トランジスタＮ１１、Ｎ１２、・・・がＰＭＯＳトランジスタである場合に対応している。
【０１５６】
共通のソース線ＳＬ０、ＳＬ２、・・・に接続される複数のトランジスタは、１つのウェルＷ０、Ｗ２、・・・内に形成される。トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のドレイン領域とウェルとの接合によって、寄生ダイオードＤ１１、Ｄ２２、Ｄ３１、・・・が形成される。ウェルＷ０、Ｗ２、・・・は、基板端子ＢＢ０、ＢＢ２、・・・を介して、基板バイアス回路２２０に接続される。
【０１５７】
図１０において、ウェルＷ０、Ｗ２、・・・は等価的に配線で表しているが、実際のウェルは周知のように所定の導電型の拡散層領域である。基板端子ＢＢ０、ＢＢ２、・・・は、例えば、基板バイアス回路２２０とウェルＷ０、Ｗ２、・・・とを接続する金属配線であってもよく、また、基板バイアス回路２２０に含まれる駆動トランジスタのドレイン領域の延長部でもよい。
【０１５８】
アドレス入力回路２０９は、外部回路からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路２０８へ出力するとともに、列アドレス信号を列選択回路２０３へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、Ｍ１３、・・・の中から選択されるべきメモリセルを指定する信号である。また、行アドレス信号および列アドレス信号は、選択されるべきメモリセルのマトリクスにおける行および列を指定する信号である。
【０１５９】
制御回路２１０は、データの書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を基板バイアス回路２２０および書き込み回路２０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
【０１６０】
行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・の中から行アドレス信号で指定された１つを選択する。行ドライバ２０７は、行選択回路２０８の出力信号に基づいて、行選択回路２０８によって選択されたワード線に対して、所定の電圧を印加する。
【０１６１】
同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、複数のソース線ＳＬ０、ＳＬ２、・・・の中から行アドレス信号で指定された１つを選択する。行ドライバ２０７は、行選択回路２０８の出力信号に基づいて、行選択回路２０８によって選択されたソース線に対して、所定の電圧を印加する。
【０１６２】
また、列選択回路２０３は、アドレス入力回路２０９から出力された列アドレス信号を受け取り、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の中からこの列アドレス信号で指定された１つを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１６３】
書き込み回路２０６は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【０１６４】
基板バイアス回路２２０は、制御回路２１０から出力された書き込み信号を受け取った場合、基板端子からウェルに対する所定の電圧を供給する。
【０１６５】
また、センスアンプ２０４は、データの読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータが“１”か“０”かを判別する。その結果得られた出力データＤＯは、データ入出力回路２０５を介して、外部回路へ出力される。
【０１６６】
［メモリセルの構成］
次に、図１０の不揮発性記憶装置において２つのメモリセルを含むＣ部の構成について説明する。Ｃ部に含まれる２つのメモリセルは、ソース線およびウェルを共用する。以下では、Ｃ部を単一のメモリセルと区別するために、デュアルメモリセルと呼ぶ。
【０１６７】
図１１は、ＰＭＯＳトランジスタおよびＢモードで動作させる抵抗変化素子を用いて構成されたデュアルメモリセル３３０の一例を示す断面図である。
【０１６８】
図１２は、ＮＭＯＳトランジスタおよびＡモードで動作させる抵抗変化素子を用いて構成されたデュアルメモリセル４３０の一例を示す断面図である。
【０１６９】
デュアルメモリセル３３０とデュアルメモリセル４３０との違いは拡散層の導電型のみであるため、以下ではデュアルメモリセル３３０について代表的に説明する。
【０１７０】
図１１に示されるように、デュアルメモリセル３３０は、Ｐ型シリコン基板３１５上に、Ｎウェル３１６、第２のＰ型拡散層領域３０２ａ、第１のＰ型拡散層領域３０２ｂ、３２２ｂ、ゲート絶縁膜３０３ａ、３２３ａ、ゲート電極３０３ｂ、３２３ｂ、第１ビア３０４、第１配線層３０５、第２ビア３０６、第２配線層３０７、第３ビア３０８、抵抗変化素子３０９、３２９、第４ビア３１０、および第３配線層３１１を順に形成して構成される。
【０１７１】
第２のＰ型拡散層領域３０２ａ、第１のＰ型拡散層領域３０２ｂ、ゲート絶縁膜３０３ａ、およびゲート電極３０３ｂは、Ｎウェル３１６内において、ＰＭＯＳトランジスタ３１７を構成する。第１のＰ型拡散層領域３０２ｂおよびＮウェル３１６は、寄生ダイオード３１８を構成する。
【０１７２】
第２のＰ型拡散層領域３０２ａ、第１のＰ型拡散層領域３２２ｂ、ゲート絶縁膜３２３ａ、およびゲート電極３２３ｂは、Ｎウェル３１６内において、ＰＭＯＳトランジスタ３２７を構成する。第１のＰ型拡散層領域３２２ｂおよびＮウェル３１６は、寄生ダイオード３２８を構成する。
【０１７３】
Ｎウェル３１６には、基板端子３１９が接続される。基板端子３１９は、基板バイアス回路２２０に接続される。
【０１７４】
ＰＭＯＳトランジスタ３１７、３２７、寄生ダイオード３１８、３２８、抵抗変化素子３０９、３２９、基板端子３１９が、それぞれ図１０におけるトランジスタＮ１１、Ｎ１２、ダイオードＤ１１、Ｄ１２、抵抗変化素子Ｒ１１、Ｒ１２、基板端子ＢＢ０に対応している。
【０１７５】
また、第４ビア３１０と接続された第３配線層３１１が、図１０におけるビット線ＢＬ０に対応し、ゲート電極３０３ｂ、３２３ｂが、図１０におけるワード線ＷＬ０、ＷＬ１に対応し、第２のＰ型拡散層領域３０２ａと接続された第１配線層３０５および第２配線層３０７が、図１０におけるソース線ＳＬ０に対応している。
【０１７６】
図１１の拡大部に示されるように、抵抗変化素子３０９は、第３ビア３０８上に下部電極３０９ａ、抵抗変化層３０９ｂ、および上部電極３０９ｃを積層して構成される。抵抗変化素子３２９も同様である。
【０１７７】
下部電極３０９ａ、抵抗変化層３０９ｂ、および上部電極３０９ｃは、前述した抵抗変化素子１００の下部電極１０３、抵抗変化層１０４、および上部電極１０５と同様に構成される。すなわち、下部電極３０９ａおよび上部電極３０９ｃはＰｔで構成され、抵抗変化層３０９ｂは酸素不足型のタンタル酸化物で構成される。抵抗変化層３０９ｂの抵抗率は６ｍΩｃｍ、酸素含有率は約６１ａｔ％（ＴａＯ1.6）、膜厚は３０ｎｍである。
【０１７８】
抵抗変化素子３０９、３２９の下部電極３０９ａは、ビアおよび配線層を介して、ＰＭＯＳトランジスタ３１７、３２７の第１のＰ型拡散層領域３０２ｂ、３２２ｂとそれぞれ接続され、抵抗変化素子３０９、３２９の上部電極３０９ｃは、ビアを介して第３配線層３１１と接続される。
【０１７９】
デュアルメモリセル３３０では、２つのメモリセルが同一のＮウェル３１６内に形成されているので、１つの基板端子３１９を用いて、寄生ダイオード３１８、３２８に順方向バイアスをかけることができる。
【０１８０】
さらに、デュアルメモリセル３３０の基板端子３１９を用いて、デュアルメモリセル３３０と同一のＮウェル３１６内に形成される他のデュアルメモリセルの寄生ダイオードに一斉に順方向バイアスをかけることもできる。
【０１８１】
このような構成は、１つのウェル内に、複数のメモリセルと、そのメモリセルの個数よりも少数の基板端子が設けられた構成の一例である。
【０１８２】
このような構成によれば、個々のメモリセルに対応して個別に基板端子を設ける必要がなくなるため、基板端子の設置に必要な面積が削減される。この構成は、メモリセルアレイを高密度に実装する上で有利である。
【０１８３】
［不揮発性記憶装置の動作］
上述したように構成された不揮発性記憶装置２００の動作について説明する。
【０１８４】
以下では、不揮発性記憶装置２００のメモリセルＭ１１が選択されたとして、メモリセルＭ１１へのデータ書き込み動作およびデータ読み出し動作について説明する。抵抗変化層の高抵抗状態および低抵抗状態を、メモリセルにそれぞれデータ“１”およびデータ“０”が書き込まれている状態と定義する。
【０１８５】
図１３（ａ）〜図１３（ｃ）は、メモリセルＭ１１に、ダイオードＤ１１を介した電圧印加によりデータ“１”を書き込む書き込みサイクル、トランジスタＮ１１を介した電圧印加によりデータ“０”を書き込む書き込みサイクル、およびデータを読み出す読み出しサイクルにおいて、ソース線ＳＬ０、ワード線ＷＬ０、ビット線ＢＬ０、および基板端子ＢＢ０に印加される電圧の一例を示すタイミングチャートである。
【０１８６】
タイミングチャートに示される電圧ＶＢ１は基板バイアス回路２２０で発生されるバイアス電圧である。電圧Ｖ１、Ｖ２はそれぞれＨＲ化用電源２１３、ＬＲ化用電源２１２で発生される通常の書き込み用電圧である。電圧Ｖｒｅａｄはセンスアンプ２０４で発生される読み出し用電圧である。電圧ＶＤＤは不揮発性記憶装置２００に供給される電源電圧である。
【０１８７】
メモリセルのトランジスタがＰＭＯＳトランジスタで構成される場合とＮＭＯＳトランジスタで構成される場合とでは、書き込み用電圧Ｖ１、Ｖ２、バイアス電圧ＶＢ１、電源電圧ＶＤＤ、読み出し用電圧Ｖｒｅａｄの符号が逆になる点のみが異なるので、以下ではメモリセルのトランジスタがＰＭＯＳトランジスタで構成される場合について説明する。
【０１８８】
図１３（ａ）に示すように、データ“１”の書き込みサイクルにおいては、最初にビット線ＢＬ０およびワード線ＷＬ０を電圧０Ｖに設定し、トランジスタＮ１１をオフし、続いてソース線ＳＬ０を電圧Ｖ１（例えば−２Ｖ）に設定する。
【０１８９】
次に、基板バイアス回路２２０によって基板端子ＢＢ０をバイアス電圧ＶＢ１（例えば−２．２Ｖ）に所定時間だけ設定し、再度電圧０Ｖに設定する。
【０１９０】
この段階で、抵抗変化素子Ｒ１１に対して寄生ダイオードＤ１１を介して書き込み用電圧が印加され、抵抗変化素子Ｒ１１は低抵抗状態から高抵抗状態へ移行する。その後、ソース線ＳＬ０を電圧０Ｖに設定し、データ“１”の書込みが完了する。
【０１９１】
なお、この書き込みサイクル中、トランジスタＮ１１をオフにするため、ワード線ＷＬ０をオープン（フローティング）状態にしてもよい。
【０１９２】
また、この書き込みサイクル中、ウェルＷ０からソース線ＳＬ０に電流が流れないようにするため、ソース線ＳＬ０をオープン（フローティング）状態にしてもよい。
【０１９３】
図１３（ｂ）に示すように、データ“０”の書き込みサイクルにおいては、最初にソース線ＳＬ０を電圧０Ｖに設定し、ワード線ＷＬ０を電圧ＶＤＤ（例えば−２．２Ｖ）に設定し、トランジスタＮ１１をオンする。
【０１９４】
次に、ビット線ＢＬ０を所定期間だけ電圧Ｖ２（例えば−２Ｖ）に設定する。この段階で、抵抗変化素子Ｒ１１に対してトランジスタＮ１１を介して書き込み用電圧が印加され、抵抗変化素子Ｒ１１は高抵抗状態から低抵抗状態へ移行する。その後、ビット線ＢＬ０とワード線ＷＬ０とを電圧０Ｖに設定し、トランジスタＮ１１をオフして、データ“０”の書込みが完了する。
【０１９５】
図１３（ｃ）に示すように、データの読み出しサイクルにおいては、最初にビット線ＢＬ０およびソース線ＳＬ０を電圧０Ｖに設定する。次に、ワード線ＷＬ０を電圧ＶＤＤに設定し、トランジスタＮ１１をオンする。
【０１９６】
次に、ビット線ＢＬ０を所定期間だけ読出し用電圧Ｖｒｅａｄに設定し、センスアンプ２０４により、メモリセルＭ１１に流れる電流値を検出することで、抵抗変化素子Ｒ１１の抵抗状態（つまり、メモリセルＭ１１にデータ“１”および“０”のいずれが記憶されているか）の判別を行う。その後ワード線ＷＬ０を電圧０Ｖに設定し、トランジスタＮ１１をオフして、データの読み出し動作を完了する。
【０１９７】
上記では、メモリセルＭ１１が選択された場合の不揮発性記憶装置２００動作を説明した。同様の動作は、不揮発性記憶装置２００のいずれのメモリセルが選択された場合でも、選択されたメモリセルに対応するワード線、ソース線、ビット線、基板端子を用いて行うことができる。
【０１９８】
（第３の実施の形態）
本発明の第３の実施の形態として、不揮発性記憶装置の応用的な駆動方法について説明する。
【０１９９】
［複数の抵抗変化素子の一括高抵抗化］
第２の実施の形態では、同一のウェル内に形成される全てのメモリセルの寄生ダイオードに対して、ウェルに接続される１つの基板端子から一斉に順方向バイアス電圧を印加できることを述べた。
【０２００】
ここでは、そのような電圧印加によって複数のメモリセルを一括して高抵抗化する方法について、より詳しく説明する。
【０２０１】
なお、説明の便宜のため、図１０の構成とは異なり、１つのビット線に共通に接続される複数のメモリセルが１つのウェル内に形成される構成の例を用いる。すなわち、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４が１つのウェル内に形成されている変形例を用いて説明する。
【０２０２】
図１４および図１５は、ビット線ＢＬ０に共通に接続される複数のメモリセルの抵抗変化素子を一括して高抵抗化させる際に関係する、メモリセルの部分の等価回路図である。
【０２０３】
図１４は、メモリセルに含まれるトランジスタがＰＭＯＳトランジスタであり、抵抗変化素子がＢモードで動作する場合の等価回路の一例を示している。
【０２０４】
図１５は、メモリセルに含まれるトランジスタがＮＭＯＳトランジスタであり、抵抗変化素子がＡモードで動作する場合の等価回路の一例を示している。
【０２０５】
図１４には、抵抗変化素子が高抵抗状態にある（データ“１”を記憶している）メモリセルと抵抗変化素子が低抵抗状態にある（データ“０”を記憶している）メモリセルとが１つのＮウェル内に混在しているときに、全てのメモリセルに対して抵抗変化素子を高抵抗化させるためのバイアス電圧を印加する様子が模式的に表される。
【０２０６】
バイアス電圧として、例えば、Ｎウェルに−２Ｖ、ビット線ＢＬ０に０Ｖを印加する。このとき、それぞれの抵抗変化素子の抵抗値の違いから、電流は、低抵抗状態にある抵抗変化素子Ｒ１１、Ｒ１３に集中的に流れ、高抵抗状態にある抵抗変化素子Ｒ１２、Ｒ１４にはほとんど流れない。
【０２０７】
やがて、抵抗変化素子Ｒ１１、Ｒ１３に流れる電流が、データ“１”の書き込みに必要な電流値に達すると、抵抗変化素子Ｒ１１、Ｒ１３は高抵抗状態に移行する。抵抗変化素子Ｒ１２、Ｒ１４は、高抵抗状態に維持されるため、結果として、１つのＮウェル内に形成された全てのメモリセルに、一括してデータ“１”が書き込まれる。
【０２０８】
図１５の例では、バイアス電圧として、例えば、Ｐウェルに＋２Ｖ、ビット線ＢＬ０に０Ｖを印加することで、図１４で説明した動作と同様の動作によって、１つのＰウェル内に形成された全てのメモリセルに、一括してデータ“１”が書き込まれる。
【０２０９】
なお、複数のメモリセルを一括して高抵抗化させる場合、既に高抵抗状態にあるメモリセルにも高抵抗化のための電圧が印加されるが、これには次の理由から支障はないと考えられる。
【０２１０】
図３で説明したように、抵抗変化素子に高抵抗化のための電圧を印加する際、電流は電圧にほぼ比例して増加し、印加する電圧がＡ点で示す正電圧を超えると電流は急激に減少するが、Ａ点を通過後にさらに正電圧を印加しても電流が減少し続ける挙動は見られない。つまり、抵抗変化素子の抵抗値の上昇は、正電圧の印加に対してＡ点で収束する（変化しなくなる）特性を持っている。
【０２１１】
従って、既に高抵抗状態にある抵抗変化素子にさらに高抵抗化のための電圧を印加しても、抵抗値を過度に上昇させる懸念はない。複数のメモリセルの一括高抵抗化は、抵抗変化素子のこのような特性を利用して安全に行い得る。
【０２１２】
不揮発性記憶装置の製品には、データ書き換えの高速性が要求される。そのような要求に対して、複数の抵抗変化素子を一括して高抵抗化できる上述の構成は有効である。
【０２１３】
例えば、書き込むべきデータの多くが“１”である場合には、全ての抵抗変化素子を高抵抗化（データ“１”）させた後、必要な抵抗変化素子のみ低抵抗化（データ“０”）させてもよい。
【０２１４】
また例えば、抵抗変化素子の抵抗値を初期化および回復する際に、個々の抵抗変化素子を順次高抵抗化させるよりも、複数の抵抗変化素子を一括して高抵抗化させるほうが、処理時間が短縮されることは明らかである。
【０２１５】
しかも、上述の構成では、寄生ダイオードを介した電流供給によって抵抗変化素子に電圧を印加するので、トランジスタを大型化することなく、抵抗値の初期化および回復のために必要な、通常のデータの書き込みに用いられる電圧よりも高い電圧を抵抗変化素子に対して印加できる効果も得られる。
【０２１６】
［トランジスタを介した電圧印加による高抵抗化との併用］
基板端子から寄生ダイオードを介した電圧印加によって抵抗変化素子を高抵抗化させるデータ書き込み方法は、トランジスタを介した電圧印加によって抵抗変化素子を高抵抗化させる従来のデータ書き込み方法との併用や目的に応じた使い分けが可能である。
【０２１７】
従来のデータ書き込み方法は、上述したメモリセル３００、４００、および不揮発性記憶装置２００のデュアルメモリセル３３０、４３０のいずれにおいても、構成を変更することなく、印加する電圧を変更することで実行できる。
【０２１８】
以下では、不揮発性記憶装置２００（図１０）のメモリセルＭ１１にトランジスタＮ１１を介した電圧印加によりデータ“１”を書き込む場合について、トランジスタＮ１１がＰＭＯＳトランジスタで構成されているとして説明する。
【０２１９】
図１６は、トランジスタＮ１１を介した電圧印加によりメモリセルＭ１１にデータ“１”を書き込む際に関係する、メモリセルＭ１１の部分の等価回路図である。図１６は、ダイオードを介した電圧印加によりデータ“１”が書き込まれる場合のメモリセル３００の等価回路図（図７）と対応している。
【０２２０】
図１７は、メモリセルＭ１１に、トランジスタＮ１１を介した電圧印加によりデータ“１”を書き込む書き込みサイクルにおいて、ソース線ＳＬ０、ワード線ＷＬ０、ビット線ＢＬ０、および基板端子ＢＢ０に印加される電圧の一例を示すタイミングチャートである。図１７は、ダイオードＤ１１を介した電圧印加によりメモリセルＭ１１にデータ“１”を書き込む書き込みサイクルのタイミングチャート（図１３（ａ））と対応している。
【０２２１】
図１７に示すように、データ“１”の従来の書き込みサイクルにおいては、最初に選択ビット線ＢＬ０及びソース線ＳＬ０を電圧Ｖ１（例えば−２．２Ｖ）に設定する。そして、ワード線ＷＬ０を電圧ＶＤＤ（例えば−２．２Ｖ）に設定し、トランジスタＮ１１をオンする。
【０２２２】
この段階では、トランジスタＮ１１のソースおよびドレインのいずれも電圧Ｖ１が印加されているので、トランジスタＮ１１のドレイン電流は流れない。
【０２２３】
次に、ビット線ＢＬ０を所定期間だけ電圧０Ｖに設定し、その後再度電圧Ｖ２に設定する。
【０２２４】
この段階で、抵抗変化素子Ｒ１１に対してトランジスタＮ１１を介して書き込み用電圧が印加され、抵抗変化素子Ｒ１１は低抵抗状態から高抵抗状態へ移行する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、トランジスタＮ１１をオフして、データ“１”の書き込みが完了する。
【０２２５】
課題の項で説明したように、抵抗変化素子を用いた不揮発性記憶装置では、抵抗変化素子の抵抗値を安定して繰り返し変化させるために、抵抗変化素子の抵抗値が初期抵抗値にある場合において、通常の書き込みの際に印加される電圧よりも高い電圧を印加する初期化処理が行われることがある。
【０２２６】
特に、プロセス工程中のチャージングダメージ等の理由により、初期抵抗が異常に低いメモリセルが存在したときなど、図１６に示したような、トランジスタを使用する従来の書き込み方法では高抵抗化できない場合がある。
【０２２７】
たとえば、図１８に示すように、通常の高抵抗化電圧（例えば＋１．３Ｖ）では、高抵抗化を実現することができず、より高い電圧（例えば＋２．０Ｖ）が必要となる。
【０２２８】
また、図１９に示すように、低抵抗化と高抵抗化を繰り返すサイクリングの途中で、高抵抗の抵抗値が徐々に下がっていくことがある。このような状態を放置すると、通常の高抵抗化用の電圧（例えば＋１．３Ｖ）では高抵抗化できなくなり、より高い電圧（例えば＋２．０Ｖ）が必要となる。
【０２２９】
トランジスタを介した電圧印加によって抵抗変化素子を高抵抗化させる方法では、メモリセルに実効的に高い電圧を印加するために、トランジスタに分圧される電圧を減らすことが有効である。しかしながら、図９で説明したように、トランジスタのオン抵抗の低減とメモリセルの小型化にはトレードオフがある。
【０２３０】
そこで、図１８、図１９に示されるような場合には、基板端子からダイオードを介した電圧印加によって抵抗変化素子を高抵抗化させる方法を用いて、抵抗変化素子に通常の書き込み電圧より高い電圧（例えば＋２．０Ｖ）を印加することで、抵抗状態を安定に初期化および回復させる。その後は、従来のトランジスタを使用する書き込み方法で、通常の書き込み電圧（例えば＋１．３Ｖ、−１．１Ｖ）での安定動作が可能となる。
【０２３１】
特に、サイクリングによる抵抗値の低下を放置すると、抵抗値が回復不可能な値にまで低下することがある。そのような事態を未然に防ぐために、書き込み処理が所定の回数行われるたびに通常の書き込みの際に印加される電圧よりも高い電圧を印加することで抵抗値を回復させる、リフレッシュ処理を行うことが望ましい。
【０２３２】
そのために、例えば図１０の不揮発性記憶装置内に、書き込み処理が行われた回数をカウントし、書き込み処理が所定の回数（例えば１０００回または１万回など）行われるたびに、基板バイアス回路に電圧の印加を指令する制御回路を設けておき（図示せず）、その制御回路の制御下でリフレッシュ処理が行われるようにしてもよい。
【０２３３】
このように、基板端子から寄生ダイオードを介した電圧印加によって抵抗変化素子の高抵抗化を行うことで、プロセス中のチャージングダメージやサイクリング劣化などで、抵抗素子が通常よりも低抵抗化した場合でも、安定に高抵抗状態に復帰させることが可能となる。これにより、トランジスタを大型化することなく、安定動作が可能な不揮発性記憶装置を実現することができる。
【０２３４】
（第４の実施の形態）
本発明の第４の実施の形態として、異種の材料からなる上下の電極で、酸素不足型のタンタル酸化物からなる抵抗変化層または酸素不足型のハフニウム酸化物からなる抵抗変化層を挟んで構成される抵抗変化素子を用いたメモリセルについて説明する。
【０２３５】
この抵抗変化素子は、可逆的に安定した書き換え特性を有する不揮発性記憶素子を得ることを目的として本願発明者らにより発明されたものであり、関連する特許出願である特願２００７−２６７５８３号で詳細に説明されている。
【０２３６】
この抵抗変化素子が有している、抵抗変化特性を前述のＡモードおよびＢモードのいずれか意図した一方に固定できるという特徴を、本発明の不揮発性記憶装置に利用する。以下では説明のために、特願２００７−２６７５８３号の内容の一部を引用する。
【０２３７】
第４の実施の形態では、まず、不揮発性記憶装置に用いられる抵抗変化素子の構成および製造方法、ならびに抵抗変化特性について説明し、その後、抵抗変化素子、トランジスタ、および基板端子を備える不揮発性記憶装置について説明する。
【０２３８】
［抵抗変化層に酸素不足型のタンタル酸化物を用いた抵抗変化素子］
図２０は、評価用に作製した抵抗変化素子５００の構成の一例を示す断面図である。第４の実施の形態における不揮発性記憶装置には、抵抗変化素子５００と同一の製造方法および材料で作製される抵抗変化素子が用いられる。
【０２３９】
抵抗変化素子５００は、基板５０１上に、酸化物層５０２、下部電極５０３、抵抗変化層５０４、および上部電極５０５を積層してなる。
【０２４０】
基板５０１は例えば単結晶シリコン基板または半導体基板であり、抵抗変化層５０４は酸素不足型のタンタル酸化物からなり、下部電極５０３はＷからなり、上部電極５０５はＰｔからなる。
【０２４１】
抵抗変化素子５００は、次のようにして作製される。
まず、単結晶シリコンである基板５０１上に、厚さ２００ｎｍの酸化物層５０２を熱酸化法により形成する。そして、酸化物層５０２上に、下部電極５０３としての厚さ１００ｎｍのＷ薄膜をスパッタリング法により形成する。
【０２４２】
次に、下部電極５０３上に抵抗変化層５０４としてのタンタル酸化物層を、Ｔａターゲットを用いた反応性スパッタリング法で形成する。
【０２４３】
一実施例として、まずスパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０-4Ｐａ程度まで真空引きする。Ｔａをターゲットとして、パワーを２５０Ｗ、ＡｒガスとＯ2ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行った。これにより、酸素含有率が約５８ａｔ％（ＴａＯxと表現した時、ｘは１．３８）で厚さ３０ｎｍのＴａ酸化物層が形成された。
【０２４４】
その後、抵抗変化層５０４上に、上部電極５０５としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。
【０２４５】
最後に、フォトレジスト工程によってフォトレジストによるパターンを形成し、ドライエッチングによって素子領域５０６を形成する。ここで、素子領域５０６は、直径が３μｍの円形パターンである。
【０２４６】
なお、詳細な引用は省略するが、特願２００７−２６７５８３号には、実験の結果として、酸素含有率が４５〜６５ａｔ％（ＴａＯxと表現したとき、０．８≦ｘ≦１．９）の範囲のタンタル酸化物で抵抗変化層５０４を構成することで高抵抗値と低抵抗値の比が５倍以上となる良好な抵抗変化特性を持つ抵抗変化素子が得られること、および、酸素含有率が４５〜６５ａｔ％の範囲のタンタル酸化物は、スパッタリングの際のＡｒガスに対するＯ2ガスの流量比を１．７〜５％の範囲とすることで形成されることが報告されている。
【０２４７】
この実験の結果から、好適な範囲の中央値である約５８ａｔ％が、実施例のＴａ酸化物層の酸素含有率として採用された。
【０２４８】
［ＷとＰｔを電極に用いた抵抗変化素子の抵抗変化特性］
以上のようにして作製した抵抗変化素子５００の抵抗変化特性について説明する。
【０２４９】
図２１（ａ）は、抵抗変化素子５００をＢモードで動作させることを目的に、上部電極５０５に対し下部電極５０３を基準に、高抵抗化用の＋２．５Ｖと、低抵抗化用の−１．５Ｖを交互に印加した時の抵抗値の変化を示すグラフである。この場合、抵抗値は、＋２．５Ｖの電気パルスを印加した時に約６００Ωとなり、−１．５Ｖの電気パルスを印加した時に約６０Ωとなって、意図した通りＢモードの抵抗変化が起こっている。
【０２５０】
図２１（ｂ）は、抵抗変化素子５００をＡモードで動作させることを目的に、下部電極５０３を基準にして上部電極５０５に、低抵抗化用の＋１．５Ｖと、高抵抗化用の−２．５Ｖを交互に印加した時の抵抗値の変化を示すグラフである。この場合、抵抗値は、６０Ωと１００Ωとの間で変化しているだけであり、Ｂモードの抵抗変化を起こさせるための電圧印加と比較して、無視できる程度の抵抗変化しか起こっていない。
【０２５１】
図２１（ａ）、図２１（ｂ）は、抵抗変化素子５００がＢモードで固定的に動作することを示している。
【０２５２】
また、図２２は、同一基板上に製作された別の抵抗変化素子５００に１０００回程度電気パルスを加えた結果を示すグラフである。図２２は、Ｂモードの動作が長期的に安定して持続することを示している。
【０２５３】
このように抵抗変化素子の下部電極をＷで構成し上部電極をＰｔで構成することによって、動作モードがＢモードに固定された抵抗変化素子を作製することができる。
【０２５４】
異なる材料の電極で抵抗変化層を挟んだ構造の抵抗変化素子において動作モードが固定される現象は、特願２００７−２６７５８３号で詳細に説明されているように、上部電極および下部電極の標準電極電位の違いによって起こると考えられている。
【０２５５】
［抵抗変化素子の電極材料に応じた抵抗変化特性］
特願２００７−２６７５８３号では、さらに、下部電極をＷに固定し、上部電極をＩｒ、Ａｇ、Ｃｕ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌ、およびＴａＮのうちの１つで構成した複数の抵抗変化素子を作製し、作製したそれぞれの抵抗変化素子にＢモードで動作させるための電圧を印加して抵抗変化特性を測定した実験の結果が報告されている。
【０２５６】
その報告によれば、上部電極をＩｒ、Ａｇ、Ｃｕで構成した抵抗変化素子では良好な抵抗変化が観測され、上部電極をＮｉ、ＴａＮで構成した抵抗変化素子では変化の割合は小さいものの抵抗変化が観測され、上部電極をＴａ、Ｔｉ、Ａｌで構成した抵抗変化素子では抵抗変化は観測されなかった。
【０２５７】
図２３は、実験で用いられた材料の標準電極電位を示すグラフである。プロットの記号は、電極にその材料を用いた抵抗変化素子において、抵抗変化が起こりやすかったこと（○）、変化の割合が小さいものの抵抗変化が起こったこと（△）、抵抗変化が起こらなかったこと（×）を表している。なお、ＴｉＮ（チッ化チタン）は実験では用いなかった電極材料であり、参考のために標準電極電位を・で示している。
【０２５８】
図２３を見れば、電極材料の標準電極電位が抵抗変化層の構成元素であるＴａの標準電極電位よりも高い場合には抵抗変化が起こっており、低い場合には抵抗変化が起こっていないことが分かる。また、電極材料の標準電極電位とＴａの標準電極電位との差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて抵抗変化が起こりにくくなっていることが分かる。
【０２５９】
なお、特願２００７−２６７５８３号には、このような傾向と整合する抵抗変化素子の抵抗変化のメカニズムが詳細に説明されているが、ここでは引用を省略する。
【０２６０】
以上の実験の結果から結論されるように、抵抗変化素子の動作モードを固定するために、上部電極および下部電極を異なる材料で構成すればよい。
【０２６１】
上部電極および下部電極を異なる材料で構成した抵抗変化素子は、上部電極および下部電極のうち標準電極電位がより大きい一方に対し他方を基準に正電圧を印加することで高抵抗化し、負電圧を印加することで低抵抗化する動作モードで固定的に動作することが分かっている。
【０２６２】
ここで、一方の電極には、標準電極電位がＴａの標準電極電位よりも大きく、かつ差の大きな電極材料を用い、もう一方の電極には、標準電極電位がＴａの標準電極電位よりも大きく、かつ差の小さな電極材料を用いてもよい。
【０２６３】
また、一方の電極には、標準電極電位がＴａの標準電極電位よりも大きな電極材料を用い、もう一方の電極には、標準電極電位がＴａの標準電極電位よりも小さな材料を用いてもよい。
【０２６４】
［抵抗変化層に酸素不足型のハフニウム酸化物を用いた抵抗変化素子］
他の同様な例として、酸素不足型のハフニウム酸化物を抵抗変化層に用い、上部電極および下部電極を異なる材料で構成した抵抗変化素子で、動作モードを固定できることを示す実験の結果が得られている。
【０２６５】
酸素不足型のハフニウム酸化物を抵抗変化層に用いた抵抗変化素子では、Ｈｆの標準電極電位を基準にして電極材料を選択することにより、動作モードが固定された抵抗変化素子が形成できる。
【０２６６】
Ｈｆの標準電極電位は−１．５５ｅＶであるので、例えば、上部電極を標準電極電位が＋１．１８ｅＶのＰｔで構成し、下部電極を標準電極電位が−１．６３ｅＶのＴｉで構成すれば、Ｂモードで動作する抵抗変化素子が作製できる。
【０２６７】
なお、抵抗変化層には、前述した酸素不足型のタンタル酸化物およびハフニウム酸化物以外にも、他の遷移金属の酸素不足型の酸化物層を用いてもよい。
【０２６８】
他の遷移金属の酸素不足型の酸化物層を抵抗変化層に用いた場合も、用いる遷移金属材料の標準電極電位を基準にして電極材料を選択すれば、動作モードが固定された抵抗変化素子が作製できる。
【０２６９】
また、抵抗変化層としてのタンタル酸化物やハフニウム酸化物に、抵抗変化特性を大きく変化させない程度に微量のドーパントを添加してもよい。
【０２７０】
［不揮発性記憶装置の構成］
次に、本発明の第４の実施の形態の不揮発性記憶装置として、上部電極および下部電極が異なる材料で構成された抵抗変化素子、トランジスタ、および基板端子を有する１Ｔ１Ｒ型のメモリセルについて説明する。
【０２７１】
図２４は、ＰＭＯＳトランジスタを用いたメモリセル３４０の構成の一例を示す断面図であり、第１の実施の形態の図５と対応している。
【０２７２】
図２５は、ＮＭＯＳトランジスタを用いたメモリセル４４０の構成の一例を示す断面図であり、第１の実施の形態の図６と対応している。
【０２７３】
メモリセル３４０、４４０に関して、第１の実施の形態の図７、図８、および第２の実施の形態の図１０に相当する説明は、既に述べた内容と同様であるので省略する。
【０２７４】
メモリセル３４０では、図２４の拡大部分に示されるように、抵抗変化層３０９ｂは酸素不足型のＴａ酸化物よりなり、下部電極３０９ａと上部電極３０９ｃは異なる材料で構成され、下部電極３０９ａが抵抗変化を起こしにくい電極材料であるＴａＮで構成され、ビアを介してトランジスタの第１のＰ型拡散層領域３０２ｂに接続され、上部電極３０９ｃは抵抗変化を起こしやすいＰｔ（白金）で構成し、ビアを介して第３配線層３１１で形成のビット線ＢＬ０に接続される構造となっている。
【０２７５】
メモリセル４４０では、図２５の拡大部分に示されるように、抵抗変化層３０９ｂは酸素不足型のＴａ酸化物よりなり、上部電極３０９ｃと下部電極３０９ａは異なる材料で構成され、上部電極３０９ｃが抵抗変化を起こしにくい電極材料であるＴａＮで構成され、ビアを介して第３配線層３１１で形成のビット線ＢＬ０に接続され、下部電極３０９ａは抵抗変化を起こしやすいＰｔ（白金）で構成し、ビアを介してトランジスタの第１のＮ型拡散層領域４０２ｂに接続される構造となっている。
【０２７６】
上記で説明したように、メモリセル３４０では、抵抗変化を起こしやすい電極材料で上部電極を形成し、抵抗変化を起こしにくい電極材料で下部電極を形成してなる抵抗変化素子を用いるので、動作モードがＢモードに一義的に決まる。
【０２７７】
そして、この下部電極側とメモリセルを構成するＰＭＯＳトランジスタのドレインを接続するので、Ｎウェルと上記ドレインからなる寄生ダイオードの順方向電流を、より大きな電流が必要な低抵抗から高抵抗への抵抗変化のための電流方向と確実に一致させることができ、その結果、最適なトランジスタ寸法でメモリセルを設計することができる。
【０２７８】
また同様に、メモリセル４４０では、抵抗変化を起こしやすい電極材料で下部電極を形成し、抵抗変化を起こしにくい電極材料で上部電極を形成してなる抵抗変化素子を用いるので、動作モードがＡモードに一義的に決まる。
【０２７９】
そして、この下部電極側とメモリセルを構成するＮＭＯＳトランジスタのドレインを接続するので、Ｐウェルと上記ドレインからなる寄生ダイオードの順方向電流を、より大きな電流が必要な低抵抗から高抵抗への抵抗変化のための電流方向と確実に一致させることができ、その結果、最適なトランジスタ寸法でメモリセルを設計することができる。
【０２８０】
なお、抵抗変化を起こしやすい電極材料には、Ｐｔの他に、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕを用いてもよい。
【０２８１】
同様に、抵抗変化を起こしにくい電極材料には、ＴａＮの他に、Ｗ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌを用いてもよい。
【０２８２】
（第５の実施の形態）
以下は、第５の実施の形態として、抵抗変化特性を前述のＡモードおよびＢモードのいずれか意図した一方に固定する別の抵抗変化素子を説明し、その特徴を利用した不揮発性記憶装置について説明する。
【０２８３】
第５の実施の形態で用いる抵抗変化素子は、第１の実施の形態の抵抗変化素子と比べて、上下の電極で、酸素不足型のタンタル酸化物からなる抵抗変化層を挟んで構成される点で共通しているが、抵抗変化層の一方の電極に接した領域に、他の領域に比べて酸素含有率が高いタンタル酸化物層を設ける点で異なっている。また、第５の実施の形態における抵抗変化素子では、上下の電極の材料は、同種でもよく、異種であってもよい。
【０２８４】
この抵抗変化素子もまた、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性記憶素子を得ることを目的として本願発明者らにより発明されたものであり、関連する特許出願である特願２００７−１４９０３２号で詳細に説明されている。
【０２８５】
以下では説明のために、特願２００７−１４９０３２号の内容の一部を引用する。
【０２８６】
第５の実施の形態では、まず、不揮発性記憶装置に用いられる抵抗変化素子の構成および製造方法、ならびに抵抗変化特性について説明し、その後、抵抗変化素子、トランジスタ、および基板端子を備える不揮発性記憶装置について説明する。
【０２８７】
［抵抗変化素子の構成］
図２６は、評価用に作製した抵抗変化素子６００の構成の一例を示す断面図である。第５の実施の形態における不揮発性記憶装置には、抵抗変化素子６００と同一の製造方法および材料で作製される抵抗変化素子が用いられる。
【０２８８】
図２６に示すように、抵抗変化素子６００は、基板６０１と、基板６０１上に形成された酸化物層６０２と、酸化物層６０２上に形成された下部電極６０３と、上部電極６０５と、下部電極６０３および上部電極６０５に挟まれた抵抗変化層６０４とを備えている。
【０２８９】
ここで、抵抗変化層６０４は、酸素含有率が低い第１のタンタル含有層（以下、「第１のタンタル酸化物層」という）６０４ａと、その第１のタンタル酸化物層６０４ａ上に形成された酸素含有率が高い第２のタンタル含有層（以下、「第２のタンタル酸化物層」という）６０４ｂとで構成されている。
【０２９０】
下部電極６０３および上部電極６０５の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｃｕ（銅）などが挙げられる。
【０２９１】
なお、基板６０１としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層６０４は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層６０４を形成することができる。
【０２９２】
［抵抗変化素子の製造方法］
次に、図２７（ａ）〜図２７（ｃ）を参照しながら、本実験で用いた抵抗変化素子６００の製造方法について説明する。
【０２９３】
まず、図２７（ａ）に示したように、単結晶シリコンである基板６０１上に、厚さ２００ｎｍの酸化物層６０２を熱酸化法により形成する。そして、下部電極６０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層６０２上に形成する。その後、下部電極６０３上に、第１のタンタル酸化物層６０４ａを、Ｔａターゲットを用いた反応性スパッタリング法で形成する。
【０２９４】
次に、図２７（ｂ）のように、第１のタンタル酸化物層６０４ａの最表面を酸化してその表面を改質する。これにより、第１のタンタル酸化物層６０４ａの表面に、当該第１のタンタル酸化物層６０４ａよりも酸素含有率の高い第２のタンタル酸化物層６０４ｂが形成される。これら第１のタンタル酸化物層６０４ａと第２のタンタル酸化物層６０４ｂとが積層された積層構造により抵抗変化層６０４が構成される。
【０２９５】
その後、第２のタンタル酸化物層６０４ｂ上に、上部電極６０５としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。
【０２９６】
最後に、フォトレジスト工程によって、フォトレジストによるパターン６０６を形成し、図２７（ｃ）のように、ドライエッチングによって、素子領域６０７を形成する。
【０２９７】
上述した製造方法に従って、素子Ａ〜素子Ｃを作製した。以下、詳細について説明する。
【０２９８】
まず、上述したようにして、基板６０１、酸化物層６０２及び、Ｐｔからなる下部電極６０３の積層構造を形成した。その後、下部電極６０３上に、第１のタンタル酸化物層６０４ａを、Ｔａターゲットをアルゴンガスと酸素ガス中でスパッタリングするいわゆる反応性スパッタリングで形成した。
【０２９９】
このときの成膜条件は、スパッタリングを開始する前のスパッタリング装置内の真空度（背圧）が７×１０-4Ｐａ程度であり、スパッタ時のパワーは２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力は３．３Ｐａ、酸素ガスの流量比は３．４％、基板の設定温度は３０℃、成膜時間は７分とした。これにより、酸素含有率が約５８ａｔ％、すなわち、ＴａＯ1.4と表すことができる第１のタンタル酸化物層６０４ａが３０ｎｍ堆積された。
【０３００】
素子Ａ〜素子Ｃの製造時には、第１のタンタル酸化物層６０４ａ及び第２のタンタル酸化物層６０４ｂの形成と、上部電極６０５の形成とは、スパッタリング装置内で連続的に行った。すなわち、第１のタンタル酸化物層６０４ａを堆積した後、ガス圧力の条件およびパワー等のスパッタリングの条件はそのままにして、Ｔａターゲットとそれに対向して設置されている基板６０１との間にシャッターを挿入し、その状態を所定時間保持した。
【０３０１】
これにより、第１のタンタル酸化物層６０４ａの最表面が酸素プラズマによって酸化された。その結果、第１のタンタル酸化物層６０４ａの表面に、当該第１のタンタル酸化物層６０４ａよりも酸素含有率の高い第２のタンタル酸化物層６０４ｂが形成された。
【０３０２】
その後、上述したようにして、第２のタンタル酸化物層６０４ｂ上に、Ｐｔから成る上部電極６０５を形成した。
【０３０３】
その後、フォトレジスト工程によって、素子領域６０７を形成した。なお、素子Ａ〜素子Ｃの素子領域６０７は、直径が３μｍの円形パターンとした。
【０３０４】
本実験においては、上記の酸素プラズマによる酸化処理時間（酸素プラズマ暴露時間）を変化させることにより、素子Ａ〜素子Ｃを作製している。作製した各素子の初期抵抗値と、Ｘ線反射率測定から求めた第１のタンタル酸化物層（ＴａＯx層）の膜厚および酸素含有量ｘおよび第２のタンタル酸化物層（ＴａＯy層）の膜厚および酸素含有量ｙを表１にまとめる。
【０３０５】
なお、素子Ａの酸素プラズマ暴露時間が０分となっているのは、第１のタンタル酸化物層６０４ａの堆積後、酸素プラズマに暴露せず、直ちに上部電極６０５としてＰｔを堆積したことを意味している。
【０３０６】
【表１】
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【０３０７】
以下では、このようにして作製された抵抗変化素子の特性等について説明する。
【０３０８】
［抵抗変化層の初期抵抗］
まず、素子Ａ〜素子Ｃの抵抗変化層６０４の初期抵抗を測定し、その結果について検討する。ここでは、各素子における下部電極６０３と上部電極６０５との間に、閾値電圧（例えば、１Ｖ程度）よりも低い５０ｍＶの微弱な電圧を印加し、流れる電流を測定して各実施例の抵抗変化層６０４の初期の抵抗率を求めた。
【０３０９】
表１を参照すると、素子Ａ（酸素プラズマ暴露時間０分）では１．７Ω、素子Ｂ（同０．５分）では６５０Ω、素子Ｃでは１８９０Ωとなっており、酸化プラズマ暴露時間が長くなるにしたがって抵抗変化層６０４の初期の抵抗値が上昇しているのが分かる。
【０３１０】
これは、酸素プラズマ処理によって形成された第２のタンタル酸化物層６０４ｂに起因すると考えられる。
【０３１１】
［抵抗変化特性］
次に、素子Ａ〜素子Ｃに対して電気的パルスを印加して、抵抗変化を起こさせたときの特性について説明する。
【０３１２】
図２８（ａ）〜図２８（ｃ）は、第３の実験に係る不揮発性記憶素子が備える抵抗変化層の抵抗値と印加した電気的パルスとの関係を示す図であり、それぞれ素子Ａ〜素子Ｃにおける結果を示している。ここでは、下部電極６０３と上部電極６０５との間に、パルス幅が１００ｎｓｅｃで、下部電極６０３に対して上部電極６０５に負電圧−２．０Ｖ、正電圧３．０Ｖの２種類の電気的パルスを交互に繰り返し印加した場合の抵抗変化層６０４の抵抗値を測定した。
【０３１３】
まず、酸素プラズマを０．５分照射して得られた素子Ｂの抵抗変化特性を示す図２８（ｂ）を見ると、測定直後の初期状態の試料に負電圧−２．０Ｖの電気的パルスを加えると、抵抗値が６５０Ωから約５０Ωに低下しているのが分かる。その後、正電圧３．０Ｖの電気的パルスで抵抗値が５０００Ωに増加しており、その後、５０Ωと５０００Ωの間で、非常に安定した、図４（ｂ）に示した特性と同様のＢモードの可逆的抵抗変化が起こっていることを確認することができる。
【０３１４】
また、図２８（ｃ）から分かるように、酸素プラズマを１分間照射して得られた素子Ｃでも測定した範囲内で安定的に可逆的抵抗変化が起こっており、初期抵抗が１８９０Ωであった素子に、−２Ｖの電気的パルスを加えると抵抗値が約２００Ωに減少し、次に＋３Ｖの電気的パルスを加えると抵抗値が２０００Ωに増加している。この場合も安定なＢモードの抵抗変化が起こっている。
【０３１５】
さらに、素子Ｂおよび素子Ｃでは図４（ａ）に示した特性と同様のＡモードの可逆的抵抗変化は観測されず、Ｂモードのみの抵抗変化を示すことが確認された。
【０３１６】
しかしながら、素子Ａの抵抗変化特性を示す図２８（ａ）を見ると、−２．０Ｖ及び３．０Ｖの２種類の電気的パルスを加えても、抵抗変化が起こっていないことが分かる。素子Ａは、酸素プラズマ暴露時間が０分、すなわち、第１のタンタル酸化物層６０４ａを堆積直後に上部電極６０５を堆積して作製しており、第２のタンタル酸化物層６０４ｂが存在しないか、したとしても非常に薄い状態であると考えられる。
【０３１７】
これらの結果から、第２のタンタル酸化物層６０４ｂの膜厚の増加により、抵抗変化を可能とするとともに、Ｂモードの可逆的な抵抗変化を確認することができる。
【０３１８】
なお、詳細な引用は省略するが、特願２００７−１４９０３２号には、実験の結果として、酸素含有率が４５〜６５ａｔ％（ＴａＯxと表現したとき、０．８≦ｘ≦１．９）の範囲のタンタル酸化物で第１のタンタル酸化物層６０４ａを構成することで高抵抗値と低抵抗値の比が５倍以上となる良好な抵抗変化特性を持つ抵抗変化素子が得られること、および、酸素含有率が４５〜６５ａｔ％の範囲の第１のタンタル酸化物層６０４ａは、スパッタリングの際のＡｒガスに対するＯ2ガスの流量比を１．７〜５％の範囲とすることで形成されることが報告されている。
【０３１９】
以上の結果から、図２６で示す抵抗変化素子において、下部電極６０３に接して配置されたＴａＯx（０．８≦ｘ≦１．９）の組成式で表される第１のタンタル酸化物層６０４ａと、上部電極６０５に接して配置されたＴａＯy（２．１≦ｙ＜２．５）の組成式で表される第２のタンタル酸化物層６０４ｂの積層構造からなる抵抗変化層６０４は、上部電極６０５に対し下部電極６０３を基準に負の電圧パルス印加で低抵抗状態へ変化し、上部電極６０５に対し下部電極６０３を基準に正の電圧パルス印加で高抵抗状態への変化を繰り返すＢモードの安定した抵抗変化を示すことがわかった。
【０３２０】
［動作モードが逆の抵抗変化素子］
次に、ここまでの説明とは逆のＡモードの抵抗変化を安定して生じる抵抗変化素子について説明する。そのような抵抗変化素子は、第１のタンタル酸化物層６０４ａおよび第２のタンタル酸化物層６０４ｂの積層順序を入れ替えることで作製することができる。
【０３２１】
［抵抗変化素子の構成］
図２９は、Ａモードで動作する抵抗変化素子６０１の構成の一例を示した断面図である。図２９に示すように、Ａモードで動作する抵抗変化素子６０１は、Ｂモードで動作する抵抗変化素子６００（図２６）と比べて、第２のタンタル酸化物層６０４ｂが下部電極６０３と接するように配置され、第１のタンタル酸化物層６０４ａが上部電極６０５と接するように配置されている点のみが異なる。
【０３２２】
［抵抗変化素子の製造方法］
次に、抵抗変化素子６１０の製造方法で、抵抗変化素子６００の製造方法と異なる点について説明する。
【０３２３】
まず、抵抗変化素子６００と同様にして、単結晶シリコンである基板６０１上に酸化物層６０２を形成し、さらに下部電極６０３としてのＰｔ薄膜を形成する。
【０３２４】
その後、下部電極６０３上に、第２のタンタル酸化物層６０４ｂを、Ｔａ2Ｏ5ターゲットを用いたスパッタリング法で約３ｎｍ形成する。第２のタンタル酸化物層６０４ｂの組成は、スパッタ時のプラズマの影響で、Ｔａ2Ｏ5そのものではなく、若干酸素の欠損した組成になると考えられる。従って、ターゲット組成より若干酸素が少ないタンタル酸化物ＴａＯy（ｙ＝２．３〜２．４）が第２のタンタル酸化物層６０４ｂとして形成されていると推察される。
【０３２５】
次に、第２のタンタル酸化物層６０４ｂ上に第１のタンタル酸化物層６０４ａをＴａターゲットを用いた反応性スパッタリング法で形成する。第１のタンタル酸化物層６０４ａはタンタルをターゲットとして、パワーを１．６ｋＷ、アルゴンガスを３４ｓｃｃｍ、酸素ガスを２１ｓｃｃｍ流して、スパッタリング装置内の圧力を０．１７Ｐａに保ち、１８秒間スパッタリングを行う。これにより、抵抗率が６ｍΩｃｍで酸素含有率が約６１ａｔ％（ＴａＯ1.6）の第１のタンタル酸化物層６０４ａが２７ｎｍ堆積した。
【０３２６】
これにより、第２のタンタル酸化物層６０４ｂの表面に、第２のタンタル酸化物層６０４ｂよりも酸素含有率の低い第１のタンタル酸化物層６０４ａが形成される。このようにして第２のタンタル酸化物層６０４ｂと第１のタンタル酸化物層６０４ａとが積層された積層構造により抵抗変化層６１４が構成される。
【０３２７】
その後、抵抗変化素子６００と同様にして、第１のタンタル酸化物層６０４ａ上に、上部電極６０５としてのＰｔ薄膜を形成し、最後に、フォトレジスト工程によって、フォトレジストによるパターンを形成し、ドライエッチングによって、素子領域６１７を形成する。
【０３２８】
上述した製造方法に従って、素子Ｄを作製した。ここで素子領域６１７は、一辺が０．５μｍの四角の形状とした。
【０３２９】
［抵抗変化素子の抵抗変化特性］
次に、実際に作製した素子Ｄに対して電気的パルスを印加して、抵抗変化を起こさせた時の特性について説明する。
【０３３０】
図３０は、素子Ｄに対し、上部電極６０５に対し下部電極６０３を基準に正電圧１．５Ｖおよび負電圧−１．８Ｖのパルスを交互に印加し続けた場合の、その都度の抵抗変化素子の抵抗値を表したグラフである。パルス幅は１００ｎｓｅｃとした。
【０３３１】
最初に上部電極６０５に正電圧１．５Ｖを加えると抵抗値が約２００Ωに低下し、次に負電圧−１．８Ｖを加えると抵抗値は２００００Ω程度に増加している。その後、正電圧１．５Ｖと負電圧−１．８Ｖの電気的パルスを交互に加えることで抵抗値は約１００Ωと約８０００Ωの間を往復する安定したＡモードの抵抗変化が起こっている。
【０３３２】
以上の結果から、図２９に示される抵抗変化素子６０１において、下部電極６０３に接して配置されたＴａＯy（ｙ＝２．３〜２．４）の組成式で表される第２のタンタル酸化物層６０４ｂと、上部電極６０５に接して配置されたＴａＯx（ｘ＝１．６）の組成式で表される第１のタンタル酸化物層６０４ａの積層構造からなる抵抗変化層６１４は、上部電極に６０５に対し下部電極６０３を基準に正の電圧パルス印加で低抵抗状態へ変化し、上部電極６０５に対し下部電極６０３を基準に負の電圧パルス印加で高抵抗状態への変化を繰り返すＡモードの安定した抵抗変化を示すことがわかった。
【０３３３】
なお、抵抗変化素子６００について確かめられた組成の好適範囲に基づいて、ＴａＯy（２．１≦ｙ＜２．５）の組成式で表される第２のタンタル酸化物層６０４ｂと、上部電極６０５に接して配置されたＴａＯx（０．８≦ｘ≦１．９）の組成式で表される第１のタンタル酸化物層６０４ａの積層構造からなる抵抗変化層６１４も、Ａモードの安定した抵抗変化を示すことが十分に推測できる。
【０３３４】
［不揮発性記憶装置の構成］
次に、本発明の第５の実施の形態の不揮発性記憶装置として、抵抗変化層が酸素含有率が異なる２種類のタンタル酸化物で構成された抵抗変化素子、トランジスタ、および基板端子を有する１Ｔ１Ｒ型のメモリセルについて説明する。
【０３３５】
図３１は、ＰＭＯＳトランジスタを用いたメモリセル３５０の構成の一例を示す断面図であり、第１の実施の形態の図５と対応している。
【０３３６】
図３２は、ＮＭＯＳトランジスタを用いたメモリセル４５０の構成の一例を示す断面図であり、第１の実施の形態の図６と対応している。
【０３３７】
メモリセル３５０では、図３１の拡大部分に示されるように、抵抗変化素子３０９は、第３ビア３０８上に下部電極３０９ａ、抵抗変化層３０９ｂ、上部電極３０９ｃがサンドイッチ状に形成され、さらには第３配線層３１１と接続される第４ビア３１０につながっている。
【０３３８】
ここで、下部電極３０９ａおよび上部電極３０９ｃとも抵抗変化を起こしやすいＰｔ（白金）で構成されている。
【０３３９】
また、抵抗変化層３０９ｂは、下部電極３０９ａに接する第１のタンタル酸化物層３０９ｂ−１、および上部電極３０９ｃに接する第２のタンタル酸化物層３０９ｂ−２を有している。
【０３４０】
第２のタンタル酸化物層３０９ｂ−２は、上部電極３０９ｃ製造工程前に、第１のタンタル酸化物層３０９ｂ−１の表面に酸化処理を施して作られ、そのため、第１のタンタル酸化物層３０９ｂ−１と比べて酸素含有率が高く、つまり、抵抗値が高くなっている。
【０３４１】
本実施の形態に従うと、図３１に示すように、抵抗変化素子３０９は、上部電極３０９ｃ側に、より抵抗変化をしやすい第２の酸素不足型のタンタル酸化物層３０９ｂ−２が設けられており、上部電極３０９ｃに対し下部電極３０９ａを基準に正電圧を印加することで、第２の酸素不足型のタンタル酸化物層３０９ｂ−２における酸化現象が進行し高抵抗状態に変化し、逆方向の電圧で還元現象が進行し低抵抗状態に変化すると考えられ、電圧印加方向に対する抵抗変化の状態が一義的に限定（Ｂモード動作）できる。
【０３４２】
このように、抵抗変化を起こしやすい第２の酸素不足型のタンタル酸化物層３０９ｂ−２を上部電極３０９ｃに接して形成し、下部電極３０９ａとメモリセルを構成するＰＭＯＳトランジスタのドレインを接続する本実施の形態によると、Ｎウェルと上記ドレインからなる寄生ダイオードの順方向電流を、より大きな電流が必要な低抵抗から高抵抗への抵抗変化のための電流方向に確実に一致させることができ、最適なトランジスタ寸法でメモリセルを設計することができる。
【０３４３】
メモリセル４５０では、図３２の拡大部分に示されるように、抵抗変化層３０９ｅは、抵抗変化層３０９ｂと同じく酸素不足型のタンタル酸化物よりなり、下部電極３０９ｄおよび上部電極３０９ｆは、下部電極３０９ａおよび上部電極３０９ｃと同様に抵抗変化を起こしやすいＰｔ（白金）で構成されている。
【０３４４】
また、第２のタンタル酸化物層３０９ｅ−２は、第１のタンタル酸化物層３０９ｅ−１と比べて、酸素含有率が高い、つまり、抵抗値が高いタンタル酸化物から構成される。
【０３４５】
ここで、ＮＭＯＳトランジスタで構成した１Ｔ１Ｒ型メモリセル（図３２）の場合、ＰＭＯＳトランジスタで構成した１Ｔ１Ｒ型メモリセル（図３１）の場合とは逆に、ＮＭＯＳトランジスタの拡散層領域と接続される下部電極３０９ｄに接して抵抗変化をより起こしやすい第２のタンタル酸化物層３０９ｅ−２を設けている。
【０３４６】
つまり、上部電極３０９ｆに対し下部電極３０９ｄに正の電圧が印加される負極性バイアス印加で書換え時に低抵抗状態から高抵抗状態に遷移する抵抗変化特性（Ａモード）に確実に限定されるため、Ｐウェルと上記ドレインからなる寄生ダイオードの順方向電流を、より大きな電流が必要な低抵抗から高抵抗への抵抗変化のための電流方向に確実に一致させることができ、最適なトランジスタ寸法でメモリセルを設計することができる。
【０３４７】
以上、本発明の抵抗変化型不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものも本発明の範囲内に含まれる。本実施の形態は上記実施の形態１〜４との組み合わせも可能である。
【０３４８】
また、同様の効果が得られる不揮発性記憶装置は、実施の形態の抵抗変化素子に限らず、抵抗変化のモードが一義的に決まる特徴を有する他の抵抗変化素子を用いて構成することができる。
【産業上の利用可能性】
【０３４９】
本発明の不揮発性記憶装置は、例えばパーソナルコンピュータおよび携帯情報端末装置などの、あらゆる電子機器に用いられる記憶装置として有用である。
【図面の簡単な説明】
【０３５０】
【図１】本発明の実施の形態１に係る不揮発性記憶装置が備える抵抗変化素子の構成を示す断面図。
【図２】本発明の実施の形態１に係る不揮発性記憶装置が備える抵抗変化素子の製造工程を示す断面図。
【図３】本発明の不揮発性記憶素子の抵抗変化における電流−電圧のヒステリシス特性の一例を示す図。
【図４】（ａ）、（ｂ）本発明の不揮発性記憶素子の抵抗値と電気パルス印加回数との関係の一例を示す図。
【図５】本発明の実施の形態１に係る不揮発性記憶装置の断面図。
【図６】本発明の実施の形態１に係る不揮発性記憶装置の断面図。
【図７】本発明の実施の形態１に係る不揮発性記憶装置の書き込み動作の説明図（ＰＭＯＳ／Ｂ−ｍｏｄｅ）。
【図８】本発明の実施の形態１に係る不揮発性記憶装置の書き込み動作の説明図（ＮＭＯＳ／Ａ−ｍｏｄｅ）。
【図９】トランジスタと寄生ダイオードのオン抵抗を比較するグラフ。
【図１０】本発明の実施の形態１に係る不揮発性記憶装置の構成を示すブロック図。
【図１１】図１０におけるＣ部の構成（２ビット分の構成）を示す断面図。
【図１２】図１０におけるＣ部の構成（２ビット分の構成）を示す断面図。
【図１３】（ａ）（ｂ）（ｃ）本発明の実施の形態１の変形例に係る不揮発性記憶装置の動作例を示すタイミングチャート。
【図１４】本発明の実施の形態２に係るメモリセルの一括高抵抗化書き込みの説明図（ＰＭＯＳ／Ｂ−ｍｏｄｅ）。
【図１５】本発明の実施の形態２に係るメモリセルの一括高抵抗化書き込みの説明図（ＮＭＯＳ／Ａ−ｍｏｄｅ）。
【図１６】本発明の実施の形態３に係るメモリセルの書き込み動作の説明図（ＰＭＯＳ／Ｂ−ｍｏｄｅ）。
【図１７】本発明の実施の形態３に係る不揮発性記憶装置の動作例を示すタイミングチャート。
【図１８】抵抗変化素子単体の初期化の書き込みによる抵抗状態の変化を示すグラフ。
【図１９】抵抗変化素子単体のサイクリング劣化後の追加書き込みによる抵抗状態の変化を示すグラフ。
【図２０】本発明の基礎データとしての不揮発性記憶素子の構成を示す断面図。
【図２１】（ａ）、（ｂ）本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図。
【図２２】本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図。
【図２３】本発明の基礎データとしての不揮発性記憶素子の電極材料と標準電極電位の関係を示す図。
【図２４】本発明の実施の形態４に係る不揮発性記憶装置の断面図。
【図２５】本発明の実施の形態４に係る不揮発性記憶装置の断面図。
【図２６】本発明の基礎データとしての不揮発性記憶素子の構成を示す断面図。
【図２７】（ａ）〜（ｃ）本発明の基礎データとしての不揮発性記憶素子の製造工程を説明する図。
【図２８】（ａ）〜（ｃ）本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図。
【図２９】本発明の基礎データとしての不揮発性記憶素子の構成を示す断面図。
【図３０】本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図。
【図３１】本発明の実施の形態５に係る不揮発性記憶装置の断面図。
【図３２】本発明の実施の形態５に係る不揮発性記憶装置の断面図。
【図３３】従来例１のメモリセルの断面を示す模式図。
【図３４】従来例２のメモリセルの断面を示す模式図。
【符号の説明】
【０３５１】
１００    抵抗変化素子
１０１    基板
１０２    酸化物層
１０３    下部電極
１０４    抵抗変化層
１０５    上部電極
１０６    パターン
１０７    素子領域
２００    不揮発性記憶装置
２０１    メモリ本体部
２０２    メモリセルアレイ
２０３    列選択回路
２０４    センスアンプ
２０５    データ入出力回路
２０６    書き込み回路
２０７    行ドライバ
２０８    行選択回路
２０９    アドレス入力回路
２１０    制御回路
２１１    書き込み用電源
２１２    ＬＲ化用電源
２１３    ＨＲ化用電源
２２０    基板バイアス回路
３００，３４０，３５０  メモリセル
３０２ａ  第２のＰ型拡散層領域
３０２ｂ，３２２ｂ  第１のＰ型拡散層領域
３０３ａ，３２３ａ  ゲート絶縁膜
３０３ｂ，３２３ｂ  ゲート電極
３０４    第１ビア
３０５    第１配線層
３０６    第２ビア
３０７    第２配線層
３０８    第３ビア
３０９，３２９  抵抗変化素子
３０９ａ  下部電極
３０９ｂ  抵抗変化層
３０９ｂ−１  第１のタンタル酸化物層
３０９ｂ−２  第２のタンタル酸化物層
３０９ｃ  上部電極
３１０    第４ビア
３１１    第３配線層
３１５    Ｐ型シリコン基板
３１６    Ｎウェル
３１７，３２７，４１７，４２７  トランジスタ
３１８，３２８，４１８，４２８  寄生ダイオード
３１９    基板端子
３２０，４２０  高抵抗化書き込み電流
３２１，４２１  低抵抗化書き込み電流
３３０，４３０  デュアルメモリセル
４００，４４０，４５０  メモリセル
４０２ａ  第２のＮ型拡散層領域
４０２ｂ，４２２ｂ  第１のＮ型拡散層領域
４１５    Ｎ型シリコン基板
４１６    Ｐウェル
５００    抵抗変化素子
５０１    基板
５０２    酸化物層
５０３    下部電極
５０４    抵抗変化層
５０５    上部電極
５０６    素子領域
ＢＬ０、ＢＬ１、…  ビット線
Ｎ１１、Ｎ１２、…  トランジスタ
Ｍ１１、Ｍ１２、…  メモリセル
ＳＬ０、ＳＬ２、…  ソース線
Ｒ１１、Ｒ１２、…  抵抗変化素子
ＷＬ０、ＷＬ１、…  ワード線
Ｄ１１、Ｄ１２、…  寄生ダイオード
Ｗ０、Ｗ２、…  ウェル
【図１】
2010177387.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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