(57)【要約】【課題】高温時にリフレッシュ間隔を狭めることによってＤＲＡＭをより広い温度範囲で使用する。【解決手段】温度計測モジュールＴＭＰは温度を検出し、検出した温度に応じた信号をリフレッシュカウンタＲＣとアクセスコントローラＡ＿ＣＯＮＴに出力する。リフレッシュカウンタＲＣは、温度計測モジュールＴＭＰの出力信号によって温度に応じたリフレッシュ間隔の変更を行い、ＤＲＡＭのリフレッシュ間隔にあわせてリフレッシュを行うアドレスを生成する。アクセスコントローラＡ＿ＣＯＮＴはＣＨＩＰ２全体動作の制御と、ＤＲＡＭへアクセスを行うためのアドレスを発生する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ダイナミック・ランダム・アクセス・メモリを有する第１メモリアレイと、
前記第１メモリアレイにアクセスするメモリコントローラとを有し、
前記メモリコントローラは、温度計測モジュールを有し、前記温度計測モジュールによって測定された温度に基づいて前記第１メモリアレイのリフレッシュ間隔を変更することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記メモリコントローラは、リフレッシュカウンタをさらに有し、
前記リフレッシュカウンタは、前記第１メモリアレイの前記リフレッシュ間隔にあわせてリフレッシュアドレスを生成し、前記温度計測モジュールからの出力信号に応じて前記リフレッシュ間隔を変更することを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記メモリコントローラと前記第１メモリアレイとは、同一のチップ上に形成されることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記メモリコントローラは、前記メモリコントローラへ入力するアドレス信号及びコマンド信号の変化を検出し前記アドレス信号の変化を示す信号を出力するトランジションディテクタ回路と、受信したアドレスを第１メモリアレイのアドレスに変換し前記第１メモリアレイに出力するアクセスコントローラとをさらに有することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
スタティック・ランダム・アクセス・メモリを有する第２メモリアレイをさらに有し、
前記第１メモリアレイ、前記第２メモリアレイ、及び前記メモリコントローラは、同一のパッケージに組み込まれることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２メモリアレイと前記メモリコントローラは、同一のチップ上に形成されることを特徴とする半導体装置。
【請求項７】
第１バンクと第２バンクとを含むダイナミック・ランダム・アクセス・メモリを有する第１メモリアレイと、
スタティック・ランダム・アクセス・メモリを有する第２メモリアレイと、
前記第２メモリアレイが使用する信号を受信し、前記信号を変換して前記第１のメモリアレイにアクセスするメモリコントローラとを有し、
前記メモリコントローラは、温度計測モジュールを有し、前記温度測定モジュールによって測定された温度に基づいて、前記第１メモリアレイのリフレッシュ間隔を変更し、
前記第１バンクがリフレッシュ動作をしている間に前記メモリコントローラが前記第１メモリアレイへの書き込みアクセスを受ける場合は、前記メモリコントローラは前記書き込みアクセスに対応して前記第２バンクへアクセスすることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭを含む複合型メモリ半導体装置に関し、更にはＤＲＡＭのリフレッシュ方法に関する。
【背景技術】
【０００２】
この明細書で参照される文献のリストは以下の通りであり、文献の参照は文献番号をもってすることとする。[文献１]：LRS1337 Stacked Chip 32M Flash Memory and 4M SRAM Data Sheet（[平成１２年４月２１日検索]、インターネット＜URL:http://www.sharpsma.com/index.html＞）、［文献２］： 特開平11-219984号公報、[文献３]：特開平5-299616号公報（対応欧州特許公開公報５６６，３０６号、１９９３年１０月２０日）、[文献４]：特開平8-305680号公報、[文献５]：特開平11-204721号公報、［文献６］： 特開平10-11348号公報。
【０００３】
[文献１]には、フラッシュメモリとＳＲＡＭとがスタックチップでＢＧＡ型パッケージに一体封止された複合型半導体メモリが記載される。フラッシュメモリとＳＲＡＭとはＦＢＧＡ型パッケージの入出力電極に対してアドレス入力端子とデータ入出力端子が共通化されているが、各々の制御端子はそれぞれ独立とされている。
【０００４】
［文献２］には、フラッシュメモリとＳＲＡＭとがＢＧＡ型パッケージに一体封止された複合型半導体メモリが記載される。フラッシュメモリはＢＧＡパッケージの回路基板に対して半田バンプを介して信号パッドがフェースダウンボンデイングされる。フラッシュメモリの上に搭載されたＳＲＡＭはワイヤボンディングにより基板に信号パッドが接続される。
【０００５】
[文献３]の図１７には、フラッシュメモリチップとＤＲＡＭチップとがリードフレーム型パッケージに一体封止された複合型半導体メモリが記載される。また、図１にはフラッシュメモリとＤＲＡＭとはパッケージの入出力電極に対してアドレス入力端子、データ入出力端子、及び制御端子が共通化されて入出力されるものが記載されている。
【０００６】
［文献４］には、ダイパッド上にＳＲＡＭチップが搭載され、そのＳＲＡＭチップ上にバンプ電極を介して接続されたフラッシュメモリチップとマイコンチップとが搭載され、それらのチップがリード端子型のパッケージに一体封止された半導体装置が記載される。
【０００７】
［文献５］の図１５には、１つの大型チップの裏面に絶縁プレートを介してそれよりも小型の２個のチップ搭載された、リードフレーム型のパッケージに一体封止された半導体装置が記載されている。搭載しうるチップの組合せとしてフラッシュメモリチップ、ＤＲＡＭチップ、及びＡＳＩＣ（Application Specific IC）があり、これによりメモリ−ロジック混載ＬＳＩが１つのパッケージで実現されると記載される。
【０００８】
［文献６］には、２つのＤＲＡＭブロックを有し、同じデータを２重化して記憶し、２つのＤＲＡＭブロック間でリフレッシュタイミングをずらし、外部からのアクセスとＤＲＡＭのリフレッシュの衝突を回避する技術が記載される。この制御はＤＲＡＭコントローラによって行われるが、このＤＲＡＭコントローラは２つのＤＲＡＭブロックに対して物理的に各々独立したアドレス信号や制御信号が発する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−２１９９８４号公報
【特許文献２】特開平５−２９９６１６号公報（対応欧州特許公開公報５６６，３０６号、１９９３年１０月２０日）
【特許文献３】特開平８−３０５６８０号公報
【特許文献４】特開平１１−２０４７２１号公報
【特許文献５】特開平１０−１１３４８号公報
【非特許文献】
【００１０】
【非特許文献１】ＬＲＳ１３３７  Ｓｔａｃｋｅｄ  Ｃｈｉｐ  ３２Ｍ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ａｎｄ  ４Ｍ  ＳＲＡＭ  Ｄａｔａ  Ｓｈｅｅｔ（［平成１２年４月２１日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｓｈａｒｐｓｍａ．ｃｏｍ／ｉｎｄｅｘ．ｈｔｍｌ＞）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本願発明者等は、本願に先立って携帯電話及びそれに使用されるフラッシュメモリとSRAMが1パッケージに実装された複合型メモリについて検討を行った。フラッシュメモリには携帯電話システムのOS(オペレーションシステム)の他、通信やアプリケーションのプログラムが格納されている。一方、SRAMには電話番号、住所録、着信音等が記憶されているほか、アプリケーションの実行時に一時的に使用されるワークエリアが確保されている。
【００１２】
電話番号や住所録等、記憶しておくべきデータを保持するため、携帯電話の電源がオフになっている場合でもSRAMにはデータを保持するための電源が接続されている。長期にわたってデータを保持するためにはSRAMのデータ保持電流が小さい事が望ましい。しかしながら、アプリケーションが使用するワークエリアは携帯電話に付加される機能（音楽やゲーム等配信等）が増えるにつれて大きくなり、より大きな記憶容量のSRAMが必要となることが予想される。特に最近の携帯電話は高機能化が目覚しく、SRAMの大容量化で対応することがしだいに困難になってくることが判明した。即ちSRAMの大容量化には以下のような課題がある。大容量SRAMの課題は、記憶容量の増大分だけ、データ保持電流が増加してしまう他に、ゲートリーク電流の増大によるデータ保持電流が増加する点にある。これは大容量SRAMを実現するために微細加工を導入してMOSトランジスタの酸化絶縁膜を薄膜化するとゲートから基盤へトンネル電流が流れてしまいデータ保持電流が増えてしまうという理由による。
【００１３】
そこで本願発明の目的の一つは、記憶容量が大きくかつデータ保持電流の少ないメモリを実現にある。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１６】
本発明の代表的な手段を示せば以下の通りである。フラッシュメモリと、スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）と、複数のメモリバンクから構成される、クロックに同期したコマンドにより読出し／書込みを行うダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）を一つの封止体に実装し、封止体に半導体チップとの配線を行うための電極と封止体と封止体外部との接続を行うための電極を設ける。
【００１７】
この際に、半導体装置外からＤＲＡＭのリフレッシュを隠蔽するために、2つ以上のバンクを１チップに含むDRAMにメモリコントローラを接続してDRAMへのメモリアクセスを制御させる。前記メモリコントローラによって第１の期間にメモリアクセスが行われた場合には第１のバンクへアクセスを行い第２の期間にメモリアクセスが行われた場合には第２のバンクへアクセスを行うとよい。
【００１８】
更に、複数のメモリバンクから構成される、クロックに同期したコマンドにより読出し／書込みを行うダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）を使用して、複数のメモリバンクを同じメモリ容量を持つ第１メモリブロックと第２メモリブロックとに割り当てて、メモリへのアクセスを第１期間と第２期間が交互に行う。前記第１期間では、前記ＤＲＡＭに対する読み出し／書き込みコマンドは前記第１メモリブロックに対して実行し、前記第２メモリブロックはリフレッシュを優先して実行する。また、前記第２期間において、前記ＤＲＡＭに対する読み出し／書き込みコマンドは前記第２メモリブロックに対して実行するとともに、前記第１メモリブロックはリフレッシュを優先して実行すると良い。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、本発明によって得られる効果は以下の通りである。第一にDRAMへのアクセスをコントローラで制御することによって外部からリフレッシュを行う必要の無い大容量メモリが実現される。第二にデータ保持領域とワークエリアを設定してそれぞれ電源制御を行うことによってデータ保持電流の少ないメモリモジュールが実現される。第三に複数の半導体チップを一つの封止体に実装することによって実装面積の小さなメモリモジュールを提供できる。
【図面の簡単な説明】
【００２１】
【図１】本発明を適用したメモリモジュールの構成図である。
【図２】図1のCHIP2の一例を示すブロック図である。
【図３】本発明を適用したメモリモジュールのアドレスマップの一例を示す説明図である。
【図４】本発明を適用したメモリモジュールのアドレスマップの一例を示す説明図である。
【図５】図2のATD回路又はDTD回路の構成例である。
【図６】DRAMのリフレッシュ方式の一例を示す説明図である。
【図７】DRAMへアクセスを行った場合の処理の流れを示すフローチャートである。
【図８】REF期間中のDRAMのバンクにおける動作の流れを示すフローチャートである。
【図９】DRAMへのアクセスとリフレッシュを両立して行う様子を説明する説明図である。
【図１０】フラッシュメモリの一構成例を示すブロック図である。
【図１１】SRAMの一構成例を示すブロック図である。
【図１２】DRAMの一構成例を示すブロック図である。
【図１３】本発明を適用したメモリモジュールのタイミングチャートの一例である。
【図１４】図1におけるCHIP2の一構成例を示すブロック図である。
【図１５】本発明によるDRAMを利用した非同期SRAMインターフェイス方式の大容量メモリの実施例である。
【図１６】本発明によるメモリモジュールの実装形態の一例である。
【図１７】本発明によるメモリモジュールの実装形態の一例である。
【図１８】本発明によるメモリモジュールの実装形態の一例である。
【図１９】本発明によるメモリモジュールの実装形態の一例である。
【図２０】本発明によるメモリモジュールの実装形態の一例である。
【図２１】本発明によるメモリモジュールの実装形態の一例である。
【図２２】本発明によるメモリモジュールの実装形態の一例である。
【図２３】本発明によるメモリモジュールの実装形態の一例である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【００２３】
＜実施例１＞
図１は本発明を適用した半導体集積回路装置の一例であるメモリモジュールの第一の実施例を示したものである。本メモリモジュールは3つのチップによって構成されている。以下に夫々のチップについて説明する。
【００２４】
まず、CHIP1(FLASH) は不揮発性メモリである。不揮発性メモリにはROM(リードオンリーメモリ)、EEPROM(エレクトリカリイレーサブルアンドプログラマブルROM)、フラッシュメモリ等を用いることが出来る。本実施例ではフラッシュメモリを例に説明する。CHIP2(SRAM+CTL_LOGIC)にはスタティックランダムアクセスメモリ(SRAM)と制御回路(CTL_LOGIC)が集積されている。制御回路はCHIP2に集積されたSRAMとCHIP3の制御を行う。CHIP3(DRAM)はダイナミックランダムアクセスメモリ(DRAM)である。DRAMは内部構成やインターフェイスの違いからEDO、SDRAM、DDR等様々な種類がある。本メモリモジュールにはいずれのDRAMでも用いることが出来るが、本実施例ではSDRAMを例に説明する。
【００２５】
このメモリモジュールには外部からアドレス(A0〜A20)とコマンド信号(S-/CE1, S-CE2, S-/OE, S-/WE, S-/LB, S-/UB, F-/WE, F-/RP, F-/WP, F-RDY/BUSY, F-/CE, F-/OE)が入力される。電源はS-VCC, S-VSS, F-VCC, F-VSS, L-VCC, L-VSSを通して供給され、データの入出力にはI/O0〜I/O15が用いられる。アドレス信号線及びデータ入出力線はCHIP1(FLASH)とCHIP2(SRAM)に共通して接続される。CHIP2はCHIP3の動作に必要となるクロック(D-CLK)、アドレス(D-A0〜D-A13)、コマンド(D-CKE, D-/CS, D-/RAS, D-/CAS, D-/WE, D-DQMU/DQML)、DRAM用データ(D-DQ0〜D-DQ15)、電源(D-VCC, D-VSS, D-VCCQ, D-VSSQ)を供給する。このメモリモジュールと外部との入手力ノードはＤＲＡＭのインタフェースのための信号端子は直接には見えなくしているところが特徴の一つである。従って、後の実施例の図１６等で本発明のＢＧＡ（ボールグリッドアレイ）型パッケージについて説明するが、このパッケージで外部端子として利用される端子には、ＤＲＡＭを制御するための信号端子は通常設けられない。これにより、ユーザはＤＲＡＭの存在が外部からはリフレッシュ隠蔽され記憶容量の増大のメリットを享受できるようになる。もっとも、ＢＧＡ型パッケージの信号端子数が非常に多く余裕がある場合には、主に製造業者の製造時のテストの目的のためＤＲＡＭの制御端子を並列して外部に引き出すようにしてもよい。こうすることにより、製造業者は不良解析等が迅速に行えるようになる。もちろんこの機能は、通常はユーザには開放されない。
【００２６】
ここで各コマンド信号について簡単に説明する。 CHIP2に入力されるS-/CE1, S-CE2はチップイネーブル信号、 S-/OEはアウトプットイネーブル信号、 S-/WEはライトイネーブル信号、 S-/LBはロアーバイト選択信号、S-/UBはアッパーバイト選択信号である。CHIP1に入力されるF-/WEはライトイネーブル信号、F-/RPはリセット/ディープパワーダウン信号、F-/WPはライトプロテクト信号、F-RDY/BUSYはレディ/ビジィアウトプット信号、F-/CEチップイネーブル信号、F-/OEはアウトプットイネーブル信号でフラッシュメモリの制御に用いられる。
【００２７】
本メモリモジュールは共通したアドレス線(A0〜A20)、データ入出力線(I/O0〜I/O15)を用いてフラッシュメモリ、SRAM、DRAMへアクセスすることが出来る。
【００２８】
フラッシュメモリ(CHIP1)へアクセスする場合はアドレス線(A0〜A20)の他、コマンド信号F-/WE, F-/RP, F-/WP, F-RDY/BUSY, F-/CE, F-/OEのうち必要な信号をアクティブにする。SRAM(CHIP2)又はDRAM(CHIP3)へアクセスする場合はアドレス線(A0〜A20)の他、コマンド信号S-/CE1, S-CE2, S-/OE, S-/WE, S-/LB, S-/UBのうち必要な信号をアクティブにする。いずれのアクセスもいわゆるSRAMインターフェイス方式によって行われる。
【００２９】
SRAMへのアクセスとDRAMへのアクセスは入力されるアドレスの値によって区別される、入力されたアドレスの値によって制御回路(CTL_LOGIC)がアクセス先を判定する。SRAMへのアクセスとなるアドレスの範囲とDRAMへのアクセスとなるアドレスの範囲は制御回路(CTL_LOGIC)に設けられたレジスタにあらかじめ値を設定しておくことによって決められる。
【００３０】
DRAMへアクセスする場合にはDRAMへのアクセスに必要なアドレス信号やコマンド信号類を制御回路(CTL_LOGIC)が生成し、DRAMへのアクセスを行う。リードアクセスの場合にはDRAMからの読み出しデータはDRAM用データI/O(D-DQ0〜D-DQ15)から一旦制御回路(CTL_LOGIC)に読み出され、その後メモリモジュールのデータ入出力線(I/O0〜I/O15)へ出力される。ライトアクセスの場合は書込みデータはメモリモジュールのデータ入出力線(I/O0〜I/O15)から入力され、その後DRAM用データI/O(D-DQ0〜D-DQ15)を通してDRAMに入力される。
【００３１】
DRAMへの電源はL-VCC、L-VSSから供給され、制御回路(CTL_LOGIC)を通してD-VCC, D-VSS, D-VCCQ, D-VSSQへ接続される。DRAMへの電源供給はコマンド信号PSによって制御され、必要に応じて切断することが出来る。切断したDRAMの電源を再投入する場合にはDRAMの初期化を行う必要がある。DRAMの初期化に必要な信号生成やタイミング制御は制御回路(CTL_LOGIC)が行う。
【００３２】
また、DRAMのリフレッシュを行う場合には制御回路(CTL_LOGIC)が定期的にリフレッシュコマンドを投入して行うことが出来る。一般にDRAMのリフレッシュ特性は高温時に悪化するが、制御回路(CTL_LOGIC)に温度計を設けて高温時にリフレッシュコマンドの投入間隔を狭めることによってDRAMをより広い温度範囲で使用することが出来る。
【００３３】
さらに、制御回路(CTL_LOGIC)によって１つのデータをDRAMの異なった２個所のアドレスに保持させた上で、リフレッシュを行うタイミングを調整することによってメモリモジュール外部からはリフレッシュ動作によってアクセスに制限が生じないようリフレッシュを隠蔽する。
【００３４】
以上説明した実施例によれば、SRAMインターフェイス方式を踏襲しながら安価な汎用DRAMを用いた大容量メモリモジュールが実現出来る。本発明によるメモリモジュールではDRAMが使用されているがDRAMに必要なリフレッシュはモジュール内部で実行されるためSRAMと同様にリフレッシュを考慮せずに使用することが出来る。また、モジュール内部で実行されるリフレッシュの間隔を温度によって変えることによってDRAMの使用温度範囲を広げることが可能となり、使用温度範囲の広い大容量メモリモジュールが実現できる。
【００３５】
さらに、DRAMにおけるデータ保持の二重化とリフレッシュを行うタイミングを調整することによりDRAMのリフレッシュをメモリモジュール外部から隠蔽することが出来るため、本メモリモジュールにアクセスする場合にリフレッシュを考慮してタイミングを調整する必要は無い。従って従来のSRAMだけを用いたメモリモジュールと同様に使用することが出来るため、従来システムを変更せずに大容量メモリモジュールを使用することが出来る。
【００３６】
本発明の別の目的はデータ保持電流の少ないメモリモジュールを実現することである。この目的のためにはDRAMへ供給する電源を切断し、SRAMに記憶されたデータだけを保持すればよい。保持すべきデータだけをSRAMに記憶して、保持する必要の無いデータが記憶されたメモリへの電源供給を停止することによって最小限のデータ保持電流で必要なデータだけを保持することが可能である。
【００３７】
図２はCHIP2(SRAM+CTL_LOGIC)を示したものである。CHIP2(SRAM+CTL_LOGIC)はSRAMと制御回路(CTL_LOGIC)から構成されており、集積されるSRAMは従来より一般的に使用されている非同期SRAMである。制御回路(CTL_LOGIC)はCHIP2のSRAM以外の部分で、図2では破線に囲まれた領域として示されており、AS、MMU、ATD、DTD、FIFO、R/W BUFFER、A_CONT、INT、TMP、RC、PM、CLK_GEN、COM_GENによって構成される。
【００３８】
外部よりアドレスが入力されるとメモリマネージメントユニットMMUは設定された値に従って入力されたアドレスを変換し、アクセスを行うメモリを選択する。SRAMが選択された場合にはアクセススイッチ(AS)によってSRAMへコマンド信号が送られ、SRAMへのアクセスが行われる。アドレストランジションディテクタ回路(ATD)はアドレス信号とコマンド信号の変化を検出してパルスを出力する。データトランジションディテクタ回路(DTD)はデータ信号とコマンド信号の変化を検出してパルスを出力する。R/W BUFFERはDRAMの読み出し、書込みの為にデータを一時的に保持する。ファーストインファーストアウトメモリFIFOは先入れ先出しのバッファ回路でDRAMへ書込みデータとそのアドレスを一時的に保持する。初期化回路INTはDRAMへの電源供給開始時にDRAMの初期化を行う。温度計測モジュール(TMP)は温度を検出し、検出した温度に応じた信号をRCとA_CONTに出力する。RCはリフレッシュカウンタで、DRAMのリフレッシュ間隔にあわせてリフレッシュを行うアドレスを生成する。また、温度計測モジュール(TMP)の出力信号によって温度に応じたリフレッシュ間隔の変更を行う。パワーモジュール(PM)はCHIP2の制御回路(CTL_LOGIC)と DRAMへの電源供給及び電源の制御を行う。クロックジェネレータ(CLK_GEN)はクロックを生成し、DRAMと制御回路(CTL_LOGIC)へ供給する。コマンドジェネレータ(COM_GEN)はDRAMへのアクセスに必要なコマンドを生成する。アクセスコントローラ(A_CONT)はCHIP2 (SRAM+CTL_LOGIC)全体動作の制御と、DRAMへアクセスを行うためのアドレスを発生する。
【００３９】
CHIP2(SRAM+CTL_LOGIC)へメモリアクセスを行うには従来より一般に使用されている非同期SRAM方式でインターフェイスする。外部からアドレス(A0〜A21)がCHIP2 (SRAM+CTL_LOGIC)に入力されるとまずMMUによってアドレスの値が変換される。変換のパターンはあらかじめMMU内部のレジスタに入力した値によって決められる。変換されたアドレスによってアクセス先がSRAMなのかDRAMなのかが決定する。
【００４０】
SRAMへアクセスが行われる場合にはMMUは変換したアドレスをSRAMへ送ると同時に、アドレスアクセススイッチ(AS)にコマンド転送を指示する。アドレスアクセススイッチ(AS)はコマンドをSRAMへ転送し、SRAMへのアクセスが開始される。これ以降の動作はいわゆる非同期SRAMへのアクセスが行われる。
【００４１】
DRAMへリードアクセスを行う場合について制御回路の各ブロックの動作を以下に説明する。まず、外部から入力されてMMUによって変換されたアドレスとATDで検知されたコマンドがA_CONTに送られる。A_CONTは送られたアドレスとコマンドからDRAMへのアクセスの実行を判断し、COM_GENにDRAMへのコマンド発行を指示する。また、 A_CONTはMMUから受け取ったアドレスをDRAM用に変換してDRAMへ出力する。 COM_GENはCLK_GENが生成したクロックに同期してDRAMにコマンドを発行する。コマンドとアドレスを受け取ったDRAMはデータを出力し、出力されたデータはR/W BUFFERを介してI/O0〜I/O15へ転送されてリードアクセスが終了する。
【００４２】
DRAMへライトアクセスを行う場合は、外部から入力されMMUによって変換されたアドレスとATDで検知されたコマンド及びDTDで検知されたコマンドとデータがA_CONTに送られる。 A_CONTは送られたアドレスとコマンドからDRAMへのアクセスの実行を判断し、COM_GENにDRAMへのコマンド発行を指示する。また、 A_CONTはMMUから受け取ったアドレスをDRAM用に変換してDRAMへ出力する。 COM_GENはCLK_GENが生成したクロックに同期してDRAMにコマンドを発行する。書込まれるデータはI/O0〜I/O15から入力されR/W BUFFERに一旦保持された後、DRAMに送られて書込みが行われる。この他、このように書込みが行われたデータとアドレスはFIFOにも保持され、後でDRAMの別のバンクにも書込みが行われる。
【００４３】
DRAMへ供給される電源はパワーモジュール(PM)によって制御される。メモリモジュールが実装された機器は動作状態に応じて消費電流を削減したい場合がある。そのような場合にはパワーモジュールは、例えばコマンド信号PSに従ってリフレッシュカウンタが行うリフレッシュを停止させてDRAMのリフレッシュに必要な電力を削減することが出来る。さらに消費電力を削減したい場合にはメモリモジュール内部においてDRAMへ供給する電源を切断すればよい。この場合にはパワーモジュールは機器が出力するコマンド信号PSにしたがってDRAMへ供給されるD-VCCへの電力供給を停止する。
【００４４】
この上、一段と消費電力を削減したい場合はパワーモジュールがコマンド信号PSにしたがってCHIP2(SRAM+CTL_LOGIC)のうちDRAMへのメモリアクセスに関与する部分への電源供給を停止すれば良い。この状態では例えばCHIP2(SRAM+CTL_LOGIC)のうちSRAMの他にはMMUとASだけに電源を接続して動作状態とし、SRAMへのアクセスだけを実行するモードとすることが可能である。
【００４５】
さらにコマンドPSによってSRAMのデータ保持だけを行う動作状態とすることも可能である。この様な場合にはSRAMへ接続される電源(S-VCC, S-VSS)以外を切断し、メモリへのアクセスは禁止される。この状態でメモリモジュールはSRAMに記憶されたデータの保持を行う。
【００４６】
一旦電源供給を停止して動作を停止したDRAMを再び動作させるためには電源供給の再開の他、DRAMの初期化を行う必要がある。初期化方法は一般的なものだが本メモリモジュールではイニシャル回路(INT)が初期化の手順をアクセスコントローラ(A_CONT)に指示して初期化が実行される。
【００４７】
なお、DRAMのリフレッシュを停止した場合にもDRAMを再び動作させるためにはDRAMの初期化が必要であるが、やはりイニシャル回路(INT)が初期化の手順をアクセスコントローラ(A_CONT)に指示して初期化が実行される。
【００４８】
リフレッシュカウンタRCはDRAMのリフレッシュ間隔に従ってリフレッシュ用アドレスを出力し、アクセスコントローラにリフレッシュの実行を要求する。アクセスコントローラはリフレッシュカウンタの要求に従って、外部から行われるDRAMへのアクセスと調停を取りながらリフレッシュコマンドを発行し、DRAMのリフレッシュを行う。
【００４９】
メモリーモジュールを高温で使用する場合にはDRAMのリフレッシュ間隔を短くして頻繁にリフレッシュを行うことが必要となる。この様な場合には温度計測モジュール(TMP)が温度を検出してリフレッシュカウンタとアクセスコントローラに通知する。高温になればリフレッシュカウンタはリフレッシュ間隔を短く変更してリフレッシュ用アドレスを出力する。
【００５０】
DRAMの動作に必要なクロック(D-CLK)はクロックジェネレータ(CLK_GEN)で生成される。クロックジェネレータはDRAMの他、制御回路内の各ブロックにクロックを供給する。DRAMがクロックに同期して動作する場合はコマンドジェネレータ(COM_GEN)のコマンド発行はクロックに同期して行われる。
【００５１】
DRAMのリフレッシュを停止することによって消費電力を削減することが出来る。DRAMの電源を遮断しSRAMだけにアクセスをおこなった場合には小記憶容量ながらより低電力で動作をおこなうことが可能である。この場合にはさらにDRAMへのアクセスに必要な制御回路への電源供給も停止し、より低電力で動作させることも出来る。さらにSRAMだけに電力を供給してSRAMに記憶されたデータだけを保持することによってより低消費電力なデータ保持モードが実現できる。DRAMに電源を再投入する場合にもDRAMの初期化を制御回路によっておこなえるため、外部からモジュールに対して初期化のための手続きを実行する必要は無い。従って簡易に消費電力を削減するメモリモジュールが実現出来る。
【００５２】
図３はMMUによって変換されるメモリマップの一例を示したものである。本実施例では特に限定されないが、不揮発メモリの記憶領域が32Mb、SRAMによるデータ保持領域が2Mb、DRAMの記憶領域が32Mbあるメモリモジュールを例に説明する。外部から入力されたアドレスA0〜A20はフラッシュメモリ(CHIP1)とCHIP2で共用されている。アクセス先の選択にはチップ選択のための信号S-CS,F-CSを使用する。F-CSがアクティブとなった場合はCHIP1が選択されてアクセスが行われ、S-CSがアクティブとなった場合はCHIP2が選択されてアクセスが行われる。F-CSはCHIP1のアクセスに使用するコマンド信号F-/WE, F-/RP, F-/WP, F-RDY/BUSY, F-/CE, F-/OEの総称であり、S-CSはCHIP2のアクセスに使用するコマンド信号S-/CE1, S-CE2, S-/OE, S-/WE, S-/LB, S-/UBの総称である。アクセス先にCHIP2が選択された場合はMMUがアドレスに応じてアクセスするメモリを選択する。
【００５３】
図3(A)に示したメモリマップの例ではアドレス空間の一部に集中してSRAM領域が設定されている。SRAMのアドレス空間はDRAMのアドレス空間に重なっており、重なったアドレス空間へのアクセスはSRAMに対して行われる。同じアドレス空間にあるDRAMはシャドー領域となりアクセスが行われない。
【００５４】
これに対して、図3(B)に示したメモリマップの例では複数のアドレス空間に分散してSRAM領域が設定されている。やはりSRAMのアドレス空間はDRAMのアドレス空間に重なっており、重なったアドレス空間へのアクセスはSRAMに対して行われる。この例ではSRAM領域が512Kb単位で設定してあるが、これはFLASHメモリの書込み消去単位に合わせており、アドレス空間の管理単位をFLASHメモリとそろえておくことによってOSやプログラムによって扱いやすくするためである。
【００５５】
このようにMMUは指定したアドレス空間にSRAM領域やDRAM領域をわりあてることが出来る。特にデータ保持電流を少なくしたい場合には保持したいデータを格納するアドレス空間をSRAM領域に割り当て、DRAMへの電源供給を停止すればよい。この方法によってデータ保持電流の少ないメモリモジュールを実現することができる。
【００５６】
図４はMMUによって変換されるメモリマップの別の一例を示したものである。
【００５７】
図4(A)に示したメモリマップの例ではアドレス空間の一部に集中してSRAM領域が設定されている。図3(A)に示したメモリマップの例との違いはSRAMのアドレス空間とDRAMのアドレス空間に重なりがないことである。DRAMにシャドー領域が発生しないためDRAMのメモリ空間を有効に利用することが出来る。図4(B)も同様に図3(B)に示したメモリマップの例とはSRAMのアドレス空間とDRAMのアドレス空間に重なりが無い。 DRAMにシャドー領域が発生しないためDRAMのメモリ空間を有効に利用することが出来る。図4(A)、図4(B)に示したメモリマップを行うとアドレス空間が2Mbほど増加する。これに対応するにはアドレス線A21を追加すれば良い。このように図4(A)、図4(B)に示したメモリマップではDRAMの記憶領域をより有効に使用することが出来る。
【００５８】
図５はATD回路の構成例と動作波形を示したものである。アドレストランジションディテクション回路(ATD)はアドレス信号線の値が変化したことを検知してパルスを発生するものである。回路図面で使用されているD1、D2の記号はそれぞれ遅延を発生するためのディレイエレメントを表している。ATDはアドレス線(A0〜AN)に変化が生じるとディレイエレメントD1とディレイエレメントD2による遅延を足し合わせた幅のパルス(/φA0〜/φAN)を出力する。さらに個々のアドレス線の動作ばらつきを勘案し、これらのパルスを足し合わせた信号/φATDを生成することによってアドレス線に現れるアドレス値が変化したことが検知される。図2に示されているようにATDにはアドレス線だけではなくコマンド信号も接続して新たなコマンドが入力されたことを検出する。データトランジションディテクシン回路(DTD)の構成はATDと同様である。DTDはデータ線と書き込みのためのコマンド信号の変化を検出して書き込み用データと書込みコマンドを認識する。
【００５９】
このようにATDとDTDによって非同期に変化するSRAMインターフェイス信号を検出してメモリモジュールの動作を開始する。これらの回路によって非同期SRAMインターフェイスによって動作するメモリモジュールが実現できる。非同期に変化する信号をパルス化して検知するため、メモリモジュール内部で同期式の動作をするメモリデバイスを使用することも可能である。
【００６０】
図６はDRAMのリフレッシュを隠蔽することを目的にDRAMを時間分割して動作させる様子を示した。ここでは1チップが4つのバンクで構成されているDRAMを例に説明する。4つのバンクBANK-A0, BANK-A1, BANK-B0, BANK-B1をBANK-A0, BANK-A1とBANK-B0, BANK-B1の2つの組に分けて2つの組は同じアドレス空間にマッピングする。つまり、一つのアドレスで指定されるメモリセルが2つの組に夫々存在し、データが2倍冗長に記憶されている。
【００６１】
図6(A)にはDRAMの通常使用温度範囲である75℃以下での動作をしめした。通常DRAMのメモリセルは64msに1回リフレッシュを行う必要があるが、その64msを8msづつ8期間に分割してBANK-A0、A1の組とBANK-B0、B1の組で交互に動作させる。図面でWORKと表示されたWORK期間はそのバンクの組が動作する期間を表しており、最初のWORK期間中はBANK-A0、A1の組が動作している。
【００６２】
DRAMへのリードアクセスが行われた場合にはWORK期間中であるBANK-A0、A1の組から読み出しが行われる。ライトアクセスが行われた場合はWORK期間中のBANK-A0、A1の組へ書込みが行われるほか、書込まれるデータとアドレスがFIFOに一時保管される。保管されたデータは期間T2においてBANK-B0、B1の組へも書込まれる。期間T2については後述する。  BANK-A0、A1がWORK期間中はBANK-B0、B1はREF期間である。REF期間中にBANK-B0、B1の組のバンクの半分の領域にリフレッシュが行われる。REF期間は連続してリフレッシュを行うT1期間とREF期間中に行われた書込みをFIFOから書き戻すT2期間に分けられる。
【００６３】
リフレッシュに要する時間を一回あたり70nsとするとリフレッシュに必要な時間は70ns X 2048回で0.144msとなる。従ってT2期間は7.856ns(8ms - 0.144ms)となる。ここで、メモリモジュールには75nsに一回アクセスが行われると仮定する。REF期間中に行われたアクセスが全てライトアクセスだとするとその最大回数は106667回(8ms/75ns)である。これをDRAMに書込むのに必要な時間は7.47ms(106667回 X 70ns)でありT2期間(7.856ms)以下であるためREF期間中に行われるライトアクセスはT1期間においてリフレッシュを行ってもT2期間内に全て書き戻すことが出来る。
【００６４】
また、リフレッシュはREF期間中の2つのバンクで同時に実行することも出来る。この場合にはT1期間に1つのバンクで実行されるリフレッシュの回数は半分の1024回になるのでT1期間を半分に短縮出来る。T1期間が短縮されればFIFOの記憶容量を減らすことが出来るほか、外部からアクセスされる間隔をより短くして高速なメモリが実現できる。
【００６５】
図6(B)はDRAMのリフレッシュ間隔を半分にした場合について示した。一般にDRAMのリフレッシュ特性は高温時に悪化する。従って例えば75℃以上の高温時には図示したようにリフレッシュ間隔を短くすることによってデータを保持することが可能である。本実施例では温度検出回路TMPによって温度を検出し、リフレッシュカウンタとアクセス制御回路(A_CONT)によってリフレッシュ間隔を変更する。
【００６６】
この例では64msのリフレッシュ間隔を半分の32nsに短縮しており、一回のWORK期間とREF期間は夫々4msである。ここでも同様に、REF期間中に行われたアクセスが全てライトアクセスだとするとその最大回数は53334回(4ms/75ns)である。これをDRAMに書込むのに必要な時間は3.74ms(53334回 X 70ns)でありT2期間(3.856ms)以下であるためREF期間中に行われるライトアクセスはT1期間においてにリフレッシュを行ってもT2期間内に全て書き戻すことが出来る。
【００６７】
このようにしてDRAMのリフレッシュを隠蔽することが出来る。本実施例により汎用のDRAMを使用しながらそのリフレッシュを隠蔽して非同期SRAMと同様に扱うことが出来るため、非同期SRAMインターフェイスでアクセス出来る大容量メモリモジュールを実現することが出来る。また、高温時にもDRAMを使用する場合にも本実施例のようにリフレッシュ間隔を短縮させるだけで簡単に実現することが出来る。本実施例ではDRAMの動作単位を2バンク毎としたが、メモリモジュールやメモリチップの構成に応じて変更しても良い。また、リフレッシュ間隔である64msを8つの期間に分割してWORK期間とREF期間にしたが、さらに細かく分割すればデータとアドレスを保持するFIFOの記憶容量を少なくすることが出来る。逆に大きく分割すればWORK期間とREF期間の切り換え回数を減らせるため、切り換えに伴う制御回路が簡単に構成出来る。
【００６８】
図７はCHIP3(DRAM)へのアクセスを説明するフローチャートである。STEP1ではアドレスが入力されて動作が開始する。STEP2ではコマンドからアクセスの種類が判定される。以降の動作はアクセスの種類によって異なる。アクセスが読み出しの場合はSTEP3に進む。STEP3ではWORK期間中のバンクからデータが読み出されて動作が終了する。アクセスが書込みの場合はSTEP4及びSTEP5に進む。STEP4ではWORK期間中のバンクに書込みが行われる。一方STEP5では書込まれるデータとアドレスがFIFOに保持される。ここでREF期間中のバンクがT1期間からT2期間へ移行したらSTEP6に進みREF期間中のバンクにFIFOに保持されていたデータの書込みを行う。
【００６９】
この様にしてDRAMへの読み書きを行うことによって、リフレッシュの影響を排除することができるため大容量DRAMを用いて非同期SRAMインターフェイスのメモリモジュールを構成することが出来る。
【００７０】
図８はCHIP3(DRAM)のREF期間中のバンクの動作を説明するフローチャートである。SETP1からSTEP3までがT1期間、STEP4からSTEP6まではT2期間である。STEP1でREF期間が開始しSTEP2で集中してリフレッシュが実行される。STEP3ではリフレッシュ回数が管理されており、決められた領域のリフレッシュが終了したらSTEP4に進み、FIFOに蓄積されたデータがバンクに書込まれる。STEP5でFIFOに保持されたデータの書込みが終了したと判断された場合はSTEP6に進みライトアクセスを受け付けることも出来る。但し、STEP4の状態のままFIFOへのデータ入力を待ってからライトアクセスを実行してもよい。
【００７１】
以上説明したようにREF期間中のバンクを動作させれば、リフレッシュ動作とライトアクセスの実行をREF期間内に両立させることができる。これによりリフレッシュの影響を排除することができるため大容量DRAMを用いて非同期SRAMインターフェイスのメモリモジュールを構成することが出来る。
【００７２】
図９はDRAMへのアクセスに優先順位を付けた様子を示したものである。本発明にあるDRAMの動作はREF期間中のバンクへのアクセスに優先順位を付けて実行するという考え方で説明出来る。
【００７３】
図9(A)はその優先順位を模式的に表したものである。この図に示したように、WORK期間中のBANK−A0、A1では外部からのアクセス(3)だけが行われる。これはREF期間中のBANK-B0,B1に対して優先的に実行される。一方、REF期間中のＢANK-B0,B1ではリフレッシュ(1)、FIFOに保持されたデータの書込み(2)、外部からのライトアクセス(3)が行われる。これらの実行にはアクセス制御回路(A_CONT)によって優先順位が付けられて上記(1)、(2)、(3)の優先順位で実行される。
【００７４】
図9(B)はこれらのアクセスが優先順位に従って実行される様子を示したものである。ここではBANK-A0,A1がWORK期間中になっておりBANK-B0、B1がREF期間中である。 BANK-A0,A1では外部アクセス(3)だけが実行されている。一方、 BANK-B0、B1はちょうどT1期間からT2期間へ移り変わる所で、T1期間で実行されていたリフレッシュ(1)が終了してT2期間へ移行し、FIFOで保持されていたデータの書込み(2)が実行されている。また、外部アクセスが75nsで行われるのに対して内部動作は70nsで実行されるのでFIFOで保持されていたデータの処理が外部アクセスより高速に進んでいる。
【００７５】
以上説明したようにWORK期間中及びREF期間中のバンクを動作させれば、REF期間中のバンクにリフレッシュ動作とFIFOに保持されたデータの書込みを実行しながらWORK期間中のバンクが外部からのアクセスを実行することが出来る。この動作方法によってリフレッシュの影響を排除することができるため大容量DRAMを用いて非同期SRAMインターフェイスのメモリモジュールを構成することが出来る。
【００７６】
図１０は本実施例におけるCHIP1(FLASH)の構成例である。ＸアドレスバッファX-ADB, ＸデコーダX-DEC, メモリアレイMA, ＹアドレスバッファY-ADB, ＹデコーダY-DEC, Ｙゲート（カラムスイッチ）＆センスアンプ回路Y-GATE/SENS AMP., 状態/ＩＤ保持レジスタSTATUS/ID REG, マルチプレクサMULTIPLEXER, データ入出力バッファI/O BUF, 書き込み及び消去の制御回路であるライトステートマシンWSM, コマンドのデコード及び実行のためのコマンドユーザインターフェイスCUIより構成されている。CHIP1の動作は従来から一般的に使用されているFLASHメモリと同様である。このCHIP1(FLASH)によって本実施例であるメモリモジュールが構成出来る。
【００７７】
図１１は本実施例におけるSRAMの構成例を示したものである。Ｘデコーダ X-DEC, メモリアレイMA, ＹゲートY-GATE, ＹデコーダY-DEC, 入力データ制御回路D_CTL, 制御回路CONTROL LOGICと各信号線の入出力バッファから構成されている。このSRAMは一般的ないわゆる非同期SRAMである。このSRAMによって本実施例であるメモリモジュールが構成出来る。
【００７８】
図１２は本実施例におけるDRAMの構成例を示したものである。ＸアドレスバッファX-ADB, リフレッシュカウンタREF. COUNTER, ＸデコーダX-DEC, メモリアレイMA, ＹアドレスバッファY-ADB, ＹアドレスカウンタY-AD COUNTER, ＹデコーダY-DEC, メモリアレイMA, センスアンプ回路＆Ｙゲート（カラムスイッチ）SENS AMP.& I/O BUS, 入力データバッファ回路INPUT BUFFER, 出力データバッファ回路OUTPUT BUFFER, 制御回路＆タイミング発生回路CONTROL LOGIC & TGで構成されている。DRAMは従来より用いられている汎用SDRAMである。特に制限されないが具体的には４個の独立動作可能なメモリバンクを含み、それらに対するアドレス入力端子及びデータ入出力端子は共通化されバンク毎に時分割で利用される。このDRAMによって本実施例であるメモリモジュールが構成出来る。
【００７９】
図１３は本発明のメモリモジュールの動作波形の一例を示したものである。A0〜A20, S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WEはメモリモジュールへ入力される信号で、いわゆる非同期SRAMのインターフェイス信号である。データ入出力信号I/O0〜I/O15はデータの入力と出力を分けて夫々DIN、DOUTとして表した。MMU, ATD, DTDは夫々MMU回路、ATD回路、DTD回路の出力信号を表している。D-CLKはDRAMへ供給されるクロック、D-COMはDRAMへ供給されるコマンド信号の総称、 D-A0〜D-A15はDRAMのアドレス線、D-DQ0〜D-DQ15はDRAMのI/O線である。
【００８０】
まず、最初に行われているリードアクセスについて説明する。アドレスA0〜A20が入力されるとMMU回路は変換したアドレスを出力する。 ATD回路はアドレスA0〜A20とコマンド類(S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE)の変化を検知し、アドレスとコマンドが確定するとパルスを出力する。このパルスをきっかけにDRAMへバンクアクティブコマンドAが発行され、DRAMはバンクアクティブ状態にされる。次に制御回路はS-/OE信号の立ち下がりをきっかけにリードコマンドRを発行する。DRAMから読み出されたデータはD-DQ0〜D-DQ15に出力され、一旦R/W BUFFERを通してからI/O0〜I/O15へ出力される。
【００８１】
次のサイクルではライトアクセスの実行例を示した。ライトアクセスの場合もリードアクセスと同様にATD信号の立ち下がりをきっかけにバンクアクティブコマンドAが発行される。その後、DTD回路がI/O0〜I/O15とコマンド類(S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE)の変化を検知してパルスを出力し、このパルスをきっかけにライトコマンドが実行される。書き込まれるデータはライトアクセスの終了を示すS-/WEの立ち上がりで確定するため、ライトコマンドはS-/WEが立ち上がるまで連続して発行される。これはライトサイクル開始後に書込まれるデータが変化した場合にも対応するためである。図13に示した動作例では2回のライトコマンドが連続して発行され、その後S-/WE信号の立ち上がりにしたがってライトが終了し、プリチャージコマンドが発行されている。
【００８２】
以上説明した実施例によれば、SRAMインターフェイス方式を踏襲しながら安価な汎用DRAMを用いた大容量メモリモジュールが実現出来る。本発明による制御回路(CTL_LOGIC)ではDRAMが使用されているがDRAMに必要なリフレッシュは制御回路(CTL_LOGIC)によって実行されるためSRAMと同様にリフレッシュを考慮せずに使用することが出来る。さらに、DRAMにおけるデータ保持の二重化とリフレッシュを行うタイミングを調整することによりDRAMのリフレッシュをメモリモジュール外部から隠蔽することが出来るため、本メモリモジュールにアクセスする場合にリフレッシュを考慮してタイミングを調整する必要は無い。従って従来のSRAMだけを用いたメモリモジュールと同様に使用することが出来るため、従来システムを変更せずに大容量メモリモジュールを使用することが出来る。
【００８３】
<実施例2>
図１４は本発明におけるメモリモジュールを構成するCHIP2の別の実施例を示したものである。
【００８４】
本実施例におけるCHIP2(CTL_LOGIC)は制御回路(CTL_LOGIC)から構成されており、 ATD、DTD、FIFO、R/W BUFFER、A_CONT、INT、TMP、RC、PM、CLK_GEN、COM_GENによって構成される。図２に示したCHIP2とはSRAM、アクセススイッチAS、MMUが内蔵されていない点が異なる。したがって、全てのアクセスはDRAMに対して実行される。以下でその動作を説明する。
【００８５】
アドレストランジションディテクタ回路(ATD)はアドレス信号とコマンド信号の変化を検出してパルスを出力する。データトランジションディテクタ回路(DTD)はデータ信号とコマンド信号の変化を検出してパルスを出力する。R/W BUFFERはDRAMの読み出し、書込みの為にデータを一時的に保持する。FIFOは先入れ先出しのバッファ回路でDRAMへ書込みデータとそのアドレスを一時的に保持する。INTはDRAMへの電源供給開始時にDRAMの初期化を行う。温度計測モジュール(TMP)は温度を検出し、検出した温度に応じた信号をRCとA_CONTに出力する。RCはリフレッシュカウンタで、DRAMのリフレッシュ間隔にあわせてリフレッシュを行うアドレスを生成する。また、温度計測モジュール(TMP)の出力信号によって温度に応じたリフレッシュ間隔の変更を行う。パワーモジュール(PM)はCHIP2の制御回路(CTL_LOGIC)と DRAMへの電源供給及び電源の制御を行う。クロックジェネレータ(CLK_GEN)はクロックを生成し、DRAMと制御回路(CTL_LOGIC)へ供給する。コマンドジェネレータ(COM_GEN)はDRAMへのアクセスに必要なコマンドを生成する。アクセスコントローラ(A_CONT)はCHIP2(CTL_LOGIC)全体動作の制御と、DRAMへアクセスを行うためのアドレスを発生する。
【００８６】
CHIP2(CTL_LOGIC)には非同期SRAM方式でインターフェイスされる。外部から非同期SRAM方式で信号が送られるとCHIP2はこれを変換してDRAMへアクセスを行う。データ入出力やリフレッシュ動作をCHIP2が制御する。
【００８７】
DRAMへリードアクセスを行う場合について制御回路の各ブロックの動作を以下に説明する。まず、外部から入力されたアドレスとATDで検知されたコマンドがA_CONTに送られる。A_CONTは送られたアドレスとコマンドからDRAMへのアクセスの実行を判断し、COM_GENにDRAMへのコマンド発行を指示する。また、 A_CONTは受け取ったアドレスをDRAM用に変換してDRAMへ出力する。 COM_GENはCLK_GENが生成したクロックに同期してDRAMにコマンドを発行する。コマンドとアドレスを受け取ったDRAMはデータを出力し、出力されたデータはR/W BUFFERを介してI/O0〜I/O15へ転送されてリードアクセスが終了する。
【００８８】
DRAMへライトアクセスを行う場合は、外部から入力されたアドレスとATDで検知されたコマンド及びDTDで検知されたコマンドとデータがA_CONTに送られる。 A_CONTは送られたアドレスとコマンドからDRAMへのアクセスの実行を判断し、COM_GENにDRAMへのコマンド発行を指示する。やはり、 A_CONTは受け取ったアドレスをDRAM用に変換してDRAMへ出力する。 COM_GENはCLK_GENが生成したクロックに同期してDRAMにコマンドを発行する。書込まれるデータはI/O0〜I/O15から入力されR/W BUFFERに一旦保持された後、DRAMに送られて書込みが行われる。この他、書込みが行われたデータとアドレスはFIFOにも保持され、後でDRAMの別のバンクにも書込みが行われる。なお、メモリへのアクセス以外の動作は実施例1で説明したものと同様である。
【００８９】
以上説明した実施例によれば、SRAM、アクセススイッチASとMMUを内蔵せずより小さな面積でCHIP2が構成できるため、安価に大容量メモリモジュールを実現することが出来る。また、アクセススイッチASとMMUの動作を介せずDRAMへアクセスを行うことが出来るためより高速な大容量メモリモジュールが実現出来る。なお、本実施例によるその他の効果は実施例1で既に説明したものと同様である。
【００９０】
＜実施例３＞
図１５は本発明におけるメモリモジュールを構成するCHIP2及びCHIP3の第三の実施例を示したものである。本実施例におけるCHIP4(DRAM+CTL_LOGIC)は制御回路(CTL_LOGIC)とDRAMから構成されており、 制御回路を構成するATD、DTD、FIFO、R/W BUFFER、A_CONT、INT、TMP、RC、PM、CLK_GEN、COM_GENとDRAMとが1チップに集積されている。図14に示したCHIP2にDRAMを混載した構成となっている。以下でその動作を説明する。
【００９１】
アドレストランジションディテクタ回路(ATD)はアドレス信号とコマンド信号の変化を検出してパルスを出力する。データトランジションディテクタ回路(DTD)はデータ信号とコマンド信号の変化を検出してパルスを出力する。R/W BUFFERはDRAMの読み出し、書込みの為にデータを一時的に保持する。FIFOは先入れ先出しのバッファ回路でDRAMへ書込みデータとそのアドレスを一時的に保持する。イニシャル回路(INT)はDRAMへの電源供給開始時にDRAMの初期化を行う。温度計測モジュール(TMP)は温度を検出し、検出した温度に応じた信号をリフレッシュカウンタ(RC)とアクセスコントローラ(A_CONT)に出力する。リフレッシュカウンタはDRAMのリフレッシュ間隔にあわせてリフレッシュを行うアドレスを生成する。また、温度計測モジュール(TMP)の出力信号によって温度に応じたリフレッシュ間隔の変更を行う。パワーモジュール(PM)はCHIP４の制御回路(CTL_LOGIC)と DRAMへの電源供給及び電源の制御を行う。クロックジェネレータ(CLK_GEN)はクロックを生成し、DRAMと制御回路(CTL_LOGIC)へ供給する。コマンドジェネレータ(COM_GEN)はDRAMへのアクセスに必要なコマンドを生成する。アクセスコントローラ(A_CONT)はCHIP4 (DRAM+CTL_LOGIC)全体動作の制御と、DRAMへアクセスを行うためのアドレスを発生する。CHIP４(DRAM+CTL_LOGIC)へメモリアクセスを行うにはいわゆる非同期SRAM方式でインターフェイスする。外部から非同期SRAM方式で信号が送られると制御回路はこれを変換してDRAMへアクセスを行う。
【００９２】
DRAMへリードアクセスを行う場合について制御回路の各ブロックの動作を以下に説明する。まず、外部から入力されたアドレスがA_CONTに送られる。アドレスの変化とコマンド信号がATDで検知され、ATDはパルスをA_CONTへ出力する。A_CONTは送られたアドレスとコマンドからDRAMへのアクセスの実行を判断し、COM_GENにDRAMへのコマンド発行を指示する。また、A_CONTは受け取ったアドレスをDRAM用に変換してDRAMへ出力する。COM_GENはCLK_GENが生成したクロックに同期してDRAMにコマンドを発行する。コマンドとアドレスを受け取ったDRAMはデータを出力し、出力されたデータはR/W BUFFERを介してI/O0〜I/O15へ転送されてリードアクセスが終了する。
【００９３】
次にDRAMへライトアクセスを行う場合について説明する。外部から入力されたアドレスとATDで検知されたコマンド及びDTDで検知されたコマンドとデータがA_CONTに送られる。 A_CONTは送られたアドレスとコマンドからDRAMへのアクセスの実行を判断し、COM_GENにDRAMへのコマンド発行を指示する。また、 A_CONTは受け取ったアドレスをDRAM用に変換してDRAMへ出力する。 COM_GENはCLK_GENが生成したクロックに同期してDRAMにコマンドを発行する。書込まれるデータはI/O0〜I/O15から入力されR/W BUFFERに一旦保持された後、DRAMに送られて書込みが行われる。この他、このように書込みが行われたデータとアドレスはFIFOにも保持され、後でDRAMの別のバンクにも書込みが行われる。
【００９４】
DRAMへ供給される電源はパワーモジュール(PM)によって制御される。メモリモジュールが実装された機器は動作状態に応じて消費電流を削減したい場合がある。そのような場合にはパワーモジュールはコマンド信号PSに従ってリフレッシュカウンタが行うリフレッシュを停止させてDRAMのリフレッシュに必要な電力を削減することが出来る。
【００９５】
さらに消費電力を削減したい場合にはCHIP4内部においてDRAMへ供給する電源を切断すればよい。この場合にはパワーモジュールは機器が出力するコマンド信号PSにしたがってDRAMへ供給されるD-VCCへの電力供給を停止する。
【００９６】
この上、一段と消費電力を削減したい場合はパワーモジュールがコマンド信号PSにしたがってCHIP4(DRAM+CTL_LOGIC)のうちDRAMへのメモリアクセスに関与する部分への電源供給を停止すれば良い。この状態では例えば、CHIP4(DRAM+CTL_LOGIC)のうちATDだけに電源を接続して待機状態とすることが可能である。なお、これ以外の動作は実施例1で説明したものと同様である。
【００９７】
以上説明した実施例によれば、SRAMインターフェイス方式を踏襲しながらDRAMを用いた大容量メモリモジュールが実現出来る。本発明による効果は既に実施例1で説明したものに加えて次のようなものがある。
【００９８】
本実施例によれば、メモリモジュールの部品点数を削減してモジュールの組立工程を簡略化しコストを低減することが出来る。さらに、本実施例はメモリモジュールとして用いる他に、単体で大容量SRAMとして使用することも出来る。SRAMインターフェイス方式を踏襲しながら安価なDRAMを用いることによってより小さな面積で大容量SRAM互換チップが実現出来る。
【００９９】
＜実施例４＞
図１６は本発明におけるメモリモジュールの第四の実施例を示したものである。図１６(A)には上面図、図１６(B)には断面図を示した。本メモリモジュールはボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボードPCB)上にCHIP1(FLASH)とCHIP3(DRAM)が搭載されている。とくに制限されないが、CHIP3にはいわゆるチップの中央に信号及び電源パッド列が１列に並ぶ汎用DRAMのベアチップが使用されている。CHIP1(FLASH)の上面にはさらに CHIP2  (SRAM+CTL_LOGIC)が搭載されている。CHIP1と基盤上のボンディングパットはボンディングワイヤ(PATH1)で接続され、CHIP2と基盤上のボンディングパットはボンディングワイヤ(PATH2)で接続されている。CHIP3は基盤上のボンディングパッドとボンディングワイヤ(PATH3)で接続される他、CHIP2とボンディングワイヤ(PATH4)でも接続される。チップの搭載された基盤上面は封止物となるレジン樹脂によりモールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー(COVER)を使用しても良い。
【０１００】
本発明による実施例ではCHIP1上にCHIP2を搭載することができるため実装面積の小さなメモリモジュールを構成することが出来る。また、各チップを近接して配置することが出来るため、チップ間配線長を短くすることが出来る。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することが出来る。さらにチップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することが出来る。大量に量産される汎用DRAMのベアチップを用いることができるため、メモリモジュールを安価に安定供給することが出来る。樹脂のカバーを使用した場合にはより強靭なメモリモジュールを構成することが出来る。セラミックや金属のカバーを使用した場合には強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することが出来る。
【０１０１】
図１７は本発明におけるメモリモジュールの図１６の変形例である。図１７(A)には上面図、図１７(B)には断面図を示した。この例ではCHIP3  (DRAM)の基盤への実装及び配線にボールグリッドアレイ(BGA)が用いられている。この半導体チップの回路形成面を下にして半田バンプに代表される金属バンプを介して接続する方法はフェースダウンとも呼ばれる。この実装方法によってCHIP3と基盤間及びCHIP2とのボンディングが不要となりボンディング配線の本数を削減することが出来るため組立工数を削減出来る上、より信頼性の高いメモリモジュールが実現できる。
【０１０２】
図１８は本発明におけるメモリモジュールの図１６の変形例である。図１８(A)には上面図、図１８(B)には断面図を示した。この例ではCHIP1  (FLASH)の基盤への実装及び配線にボールグリッドアレイ(BGA)が用いられている。さらにCHIP1上に搭載されたCHIP2と基盤間の配線にはPATH5が用いられ、CHIP2とCHIP3との配線にはPATH6が用いられている。この実装方法によってCHIP1と基盤間のボンディングが不要となり配線本数を削減することが出来るため組立工数を削減出来る上、より信頼性の高いメモリモジュールが実現できる。また、CHIP1から基盤への配線が無いため高低差の大きなCHIP2から基盤への配線PATH5を低い配線密度で容易に行うことが出来る。PATH6も同様に配線の密度が下がる他、CHIP3の上面への配線のため高低差が緩和され、ボンディングを容易に行うことが出来る。
【０１０３】
図１９は本発明におけるメモリモジュールの図１６変形例である。図１９(A)には上面図、図１９(B)には断面図を示した。この例ではCHIP1とCHIP3の基盤への実装にボールグリッドアレイが用いられている。ボンディング配線はCHIP２と基盤間だけ行えば良いので配線本数を削減することにより信頼性の高いメモリモジュールが実現できる。また、CHIP1から基盤への配線が無いためCHIP2への配線であるPATH5は配線の密度を下げることが可能となりボンディング工程を容易化することが出来る。
【０１０４】
図２０は本発明におけるメモリモジュールの図１６の変形例である。図２０(A)には上面図、図２０(B)には断面図を示した。この例ではボールグリッドアレイで基盤に実装されたCHIP3の上にCHIP1が搭載され、さらにその上にCHIP2が搭載されている。最上位に搭載されたCHIP2とCHIP1との配線はPATH7によって行われる。またCHIP2と基盤との配線にはPATH8が用いられる。この実装方法によって3チップを積層することが出来るため、メモリモジュールの実装面積を小さくすることが出来る。CHIP2と基盤間の接続は配線PATH8を用いるほかに配線PATH5と配線PATH7を用いて信号を中継して接続することも出来る。中継して配線する方法を特にCHIP1とCHIP2に共通に使用される信号の配線に用いた場合には配線本数が削減できるためボンディング工程を簡略化できる。
【０１０５】
図２１は本発明におけるメモリモジュールの図１６の変形例である。図２１(A)には上面図、図２１(B)には断面図を示した。この例ではCHIP3がボールグリッドアレイによって基盤上に搭載されて、さらにその上にCHIP1とCHIP2が搭載されている。CHIP1とCHIP2の間の配線にはPATH9が用いられている。また、CHIP1及びCHIP2上にあってモジュールの中心側に配置されたボンディングパットから基盤への配線にはPATH10が用いられている。
【０１０６】
本実装方法は特にCHIP3の面積が大きい場合にはモジュールの実装面積を小さくする上で有効である。CHIP3をBGAで接続しているためボンディングによる配線の密度を下げられるため配線工程を簡易にすることが出来る。また、同じCHIP3上に搭載されたCHIP1とCHIP2はボンディングパットの高さをそろえやすく、CHIP1とCHIP2の間の配線PATH9は簡易に行えるため配線工程を簡易に行うことが出来る。配線PATH10によってCHIP1及びCHIP2上でモジュールの中心側に配置された配線パットと基盤間の配線を行うことが出来る。また、CHIP3の同一面上にCHIP１とCHIP2を配置することによってモジュールの高さが均一になるためより強固な封止体とすることが出来る。
【０１０７】
図２２は本発明におけるメモリモジュールの図１６の変形例である。図２２(A)には上面図、図２２(B)には断面図を示した。この例ではCHIP1がボールグリッドアレイによって基盤上に搭載されて、さらにその上にCHIP2とCHIP3が搭載されている。配線PATH11によってLOC形式のCHIP3とCHIP2の間の配線を行うことが出来る。本実装方法は特にCHIP1の面積が大きい場合にモジュールの実装面積を小さくする上で有効である。CHIP1をBGAで接続しているためボンディングによる配線の密度を下げられるため配線工程を簡易にすることが出来る。また、同じCHIP1上に搭載されたCHIP3とCHIP2はボンディングパットの高さをそろえやすく、LOC形式のCHIP3とCHIP2の間の配線PATH11は簡易に行える。配線PATH11によってCHIP2上でモジュールの中心側に配置された配線パットとCHIP3の間の配線を行うことが出来る。また、CHIP3の同一面上にCHIP１とCHIP2を配置することによってモジュールの高さが均一になるためより強固な封止体とすることが出来る。
【０１０８】
図２３は本発明におけるメモリモジュールの第四の実施例を示したものである。図２３(A)には上面図、図２３(B)には断面図を示した。この例ではまずCHIP1が基盤上に搭載されて、さらにその上にCHIP2とCHIP3が搭載されている。配線PATH12によってCHIP1とCHIP2の間の配線を行うことが出来る。
【０１０９】
本実装方法は特にCHIP1の面積が大きい場合にモジュールの実装面積を小さくする上で有効である。 配線はすべてボンディングに統一されており、基盤の製作工程が簡易になる。また、同じCHIP1上に搭載されたCHIP3とCHIP2はボンディングパットの高さをそろえやすく、CHIP3とCHIP2の間の配線は簡易に行える。配線PATH12によってCHIP1とCHIP2の間の配線を行うことが出来る。特にCHIP1とCHIP2に共通に使用される信号の配線に用いた場合にはそれぞれの配線を基盤から接続する場合に比べて配線本数が削減できるためボンディング工程を簡略化できる。また、CHIP3の同一面上にCHIP１とCHIP2を配置することによってモジュールの高さが均一になるためより強固な封止体とすることが出来る。
【符号の説明】
【０１１０】
CHIP1…不揮発性メモリ
CHIP2…制御回路(CTL_LOGIC)またはスタティックランダムアクセスメモリ(SRAM)と制御回路(CTL_LOGIC)が集積された半導体チップ
CHIP3…ダイナミックランダムアクセスメモリ(DRAM)
CHIP4…ダイナミックランダムアクセスメモリ(DRAM)と制御回路(CTL_LOGIC)が集積された半導体チップ
A0〜A20…アドレス信号
S-/CE1…CHIP2のチップイネーブル信号
S-CE2…CHIP2のチップイネーブル信号
S-/E…CHIP2のアウトプットイネーブル信号
S-/WE…CHIP2のライトイネーブル信号
S-/LB…CHIP2のロアーバイト選択信号
S-/UB…CHIP2のアッパーバイト選択信号
F-/WE…CHIP1のライトイネーブル信号
F-/RP…CHIP1リセット/ディープパワーダウン信号
F-/WP…CHIP1ライトプロテクト信号
F-RDY/BUSY…CHIP1レディ/ビジィアウトプット信号
F-/CE…CHIP1チップイネーブル信号
F-/OE…CHIP1アウトプットイネーブル信号
F-VCC…CHIP1の電源
F-VSS…CHIP1グラウンド
S-VCC…CHIP2の電源
S-VSS…CHIP2のグラウンド
L-VCC…CHIP2の電源
L-VSS…CHIP2グラウンド
PS…パワー制御信号
I/O0〜I/O15…データ入出力
D-CLK…CHIP3のクロック
D-A0〜D-A13…CHIP3のアドレス信号
D-CKE…CHIP3のクロックイネーブル信号
D-/CS…CHIP3のチップセレクト信号
D-/RAS…CHIP3のロウアドレスストローブ信号
D-/CAS…CHIP3のカラムアドレスストローブ信号
D-/WE…CHIP3のライトイネーブル信号
D-DQMU/DQML…CHIP3のインプット/アウトプットマスク信号
D-DQ0〜D-DQ15…CHIP3のデータ入出力
D-VCC…CHIP3の電源
D-VSS…CHIP3のグラウンド
D-VCCQ…CHIP3のI/O用電源
D-VSSQ…CHIP3のI/O用グラウンド
AS…アクセススイッチ回路
SRAM…スタティックランダムアクセスメモリ
ATD…アドレストランジションディテクタ
DTD…データトランジションディテクタ
MMU…メモリマネージメントユニット
FIFO…ファーストインファーストアウト(メモリ)
R/W BUFFER リード/ライトバッファ
INT…初期化回路、  TMP…温度測定モジュール
RC…リフレッシュカウンタ
PM…パワーマネージメントモジュール
A_CONTアクセスコントローラ
CLK_GEN…クロックジェネレータ
COM_GEN…コマンドジェネレータ
S-CS…SRAM用チップセレクト信号の総称
F-CS…不揮発メモリ用チップセレクト信号の総称
SHADOW…シャドウ領域
/ΦA0…ATD回路によるアドレス変化検出信号
/ΦAN ATD回路によるアドレス変化検出信号
/ΦATD…ATD回路出力信号
D1…ディレイエレメント
D2…ディレイエレメント
WORK…ワーク期間
REF…リフレッシュ期間
PCB…プリント回路基板
COVER…モジュールの封止カバー
PATH1…PCBとCHIP1を接続するボンディング配線
PATH2…PCBとCHIP1上に搭載されたCHIP2とを接続するボンディング配線
PATH3…PCBとCHIP3を接続するボンディング配線
PATH4…CHIP3とCHIP1上に搭載されたCHIP2とを接続するボンディング配線
PATH5…PCBとBGAによって配置されたCHIP1上に搭載されたCHIP2とを接続するボンディング配線
PATH6…CHIP3とBGAによって配置されたCHIP1上に搭載されたCHIP2とを接続するボンディング配線
PATH7…BGAによって配置されたCHIP3上に搭載されたCHIP1とさらにその上に搭載されたCHIP2とを接続するボンディング配線
PATH8…BGAによって配置されたCHIP3上に搭載されたCHIP1の上に搭載されたCHIP2とPCBとを接続するボンディング配線 
PATH9…BGAによって配置されたCHIP3上に搭載されたCHIP1と同じくCHIP2とを接続するボンディング配線
PATH10…BGAによって配置されたCHIP3上に搭載されたCHIP2において、モジュールの中心側に配置されたボンディングパットとPCBとを接続するボンディング配線
PATH11…BGAによって配置されたCHIP1上に搭載されたCHIP2と同じくCHIP3とを接続するボンディング配線でCHIP3がLOC形式のボンディングパット配置のもの
PATH12…CHIP1とCHIP1上に搭載されたCHIP2を接続するボンディング配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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