(57)【要約】【課題】半導体装置の信頼性の低下を抑制する。【解決手段】封止体２の平面形状は、一対の第１辺２ａと、第１辺２ａと交差する一対の第２辺２ｂを有する四角形から成る。また、ダイパッド３、ダイパッド３上に搭載されるコントローラチップ（第１半導体チップ）６、センサチップ（第２半導体チップ）１、および封止体２の第１辺２ａに沿って配置された複数のリード５を有している。コントローラチップ６とリード５はワイヤ（第１ワイヤ）８ａを介して、また、センサチップ１とコントローラチップ６はワイヤ（第２ワイヤ）８ｂを介して電気的に接続される。ここで、ダイパッド３は、ダイパッド３と一体に形成され、ダイパッド３から封止体２の第１辺２ａに向かって延在する複数の吊リード４に支持され、吊リード４のそれぞれは、オフセット部４ａを有している。【選択図】図８
2010177510.tif 000002
【特許請求の範囲】
【請求項１】
平面形状が、一対の第１辺と、前記第１辺と交差する一対の第２辺を有する四角形から成る封止体と、
ダイパッドと、
前記ダイパッドと一体に形成され、前記ダイパッドから前記封止体の前記第１辺に向かって延在する複数の吊リードと、
前記ダイパッドの周囲に配置され、前記封止体の前記第１辺に沿って配置された複数のリードと、
第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記ダイパッド上に搭載された第１半導体チップと、
第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記ダイパッド上に搭載された第２半導体チップと、
前記複数のリードと前記第１半導体チップの前記複数の第１電極パッドをそれぞれ電気的に接続する複数の第１ワイヤと、
前記第１半導体チップの前記複数の第１電極パッドと前記第２半導体チップの前記複数の第２電極パッドをそれぞれ電気的に接続する複数の第２ワイヤと、を含み、
前記ダイパッド、前記複数の吊リード、前記複数のリード、前記第１半導体チップ、前記第２半導体チップ、前記複数の第１ワイヤ、および前記複数の第２ワイヤは、前記封止体で覆われており、
前記複数の吊リードのそれぞれは、オフセット部を有していることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２半導体チップは、前記第１半導体チップよりも厚さが厚いことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第２半導体チップは、前記第２主面と前記第２裏面との間に形成された中空部、および前記中空部内に配置された可動部を有するセンサチップであることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記ダイパッドの上面の面積は、前記第１半導体チップの前記第１裏面、および第２半導体チップの前記第２裏面の面積の合計よりも小さいことを特徴とする半導体装置。
【請求項５】
請求項３において、
前記第２半導体チップと前記ダイパッドとの間には、前記第２半導体チップの前記第２裏面よりも面積が大きい上面を有するシリコンチップが配置され、前記第２半導体チップの前記第２裏面は、前記シリコンチップに全体が覆われた状態で接着していることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記複数のリードは、前記封止体から露出した領域の表面に金属層が形成され、
前記複数のリード、前記複数の吊リード、および前記ダイパッドは、Ｃｕ（銅）からなることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記シリコンチップの前記上面には、前記第１半導体チップの前記第１裏面も接着されていることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記シリコンチップは、前記ダイパッド、および前記複数の吊リードに接着され、
前記ダイパッドの上面は、前記シリコンチップの下面に覆われていることを特徴とする半導体装置。
【請求項９】
請求項１において、
前記オフセット部は、傾斜部、前記傾斜部の両端に位置する屈曲部を有し、前記傾斜部の前記ダイパッドの上面に対する傾斜角度は４５度以下であることを特徴とする半導体装置。
【請求項１０】
請求項１において、
前記第１半導体チップの平面配置は、前記半導体装置の中央に配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記第２半導体チップの横に配置される前記リードの数は、前記第１半導体チップの横に配置される前記リードの数よりも少ないことを特徴とする半導体装置。
【請求項１２】
請求項１において、
前記ダイパッドは、前記封止体の前記第１辺に向かう第１方向に沿って延在する複数の第１吊リード、および第１方向と交差する第２方向に沿って延在する第２吊リードと一体に形成され、
前記オフセット部は、前記複数の第１吊リードに形成され、前記第２吊リードには形成されていないことを特徴とする半導体装置。
【請求項１３】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）一対の第１辺と、前記第１辺と交差する一対の第２辺を有する四角形の平面形状を成す製品形成領域、ダイパッド、前記ダイパッドから前記製品形成領域の前記第１辺に向かって延在し、それぞれオフセット部を有する複数の吊リード、前記ダイパッドの周囲であって、前記製品形成領域の前記第１辺に沿って、前記ダイパッドとは異なる高さで配置される複数のリード、および前記複数の吊リードおよび前記複数のリードと一体に形成され、前記製品形成領域を支持する枠体とを備えたリードフレームを準備する工程；
（ｂ）前記ダイパッド上に、第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを搭載する工程、
（ｃ）前記ダイパッド上に、第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有する第２半導体チップを搭載する工程；
（ｄ）前記複数のリードと前記第１半導体チップの前記複数の第１電極パッドの間を、それぞれ第１ワイヤを介して電気的に接続する工程；
（ｅ）前記第１半導体チップの前記複数の第１電極パッドと前記第２半導体チップの前記複数の第２電極パッドの間を、それぞれ第２ワイヤを介して電気的に接続する工程；
（ｆ）前記ダイパッド、前記第１および第２半導体チップ、および前記第１および第２ワイヤを樹脂で封止し、封止体を形成する工程；
（ｇ）前記複数の吊リードおよび前記複数のリードのそれぞれと前記枠体との間をそれぞれ切断する工程。
【請求項１４】
請求項１３において、
前記第２半導体チップは、前記第１半導体チップよりも厚さが厚いことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４において、
前記第２半導体チップは、前記第２主面と前記第２裏面との間に形成された中空部、および前記中空部内に配置された可動部を有するセンサチップであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５において、
前記（ｃ）工程は、前記（ｂ）工程の後で行うことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６において、
前記（ａ）工程の後、かつ、前記（ｃ）工程の前に、前記ダイパッド上に、前記第２半導体チップの前記第２裏面よりも面積が大きい上面を有するシリコンチップを接着する工程を有し、
前記（ｃ）工程は、
前記第２半導体チップの前記第２裏面の全体が前記シリコンチップの上面に覆われるように前記第２半導体チップの前記第２裏面を前記シリコンチップの上面に接着することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６において、
前記（ａ）工程の後、かつ、前記（ｂ）工程の前に、前記ダイパッド上に、前記第２半導体チップの前記第２裏面よりも面積が大きい上面を有するシリコンチップを接着する工程を有し、
前記（ｂ）工程は、前記第１半導体チップの前記第１裏面を前記シリコンチップの上面に接着して搭載し、
前記（ｃ）工程は、
前記第２半導体チップの前記第２裏面の全体が前記シリコンチップの上面に覆われるように前記第２半導体チップの前記第２裏面を前記シリコンチップの上面に接着することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４において、
前記（ｆ）工程では、前記（ｅ）工程の後、キャビティを有する成型金型内に前記リードフレームを配置した状態で、封止用の樹脂を前記第２半導体チップから前記第１半導体チップの方向に流すことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１４において、
前記（ｇ）工程には、前記第１ワイヤが接続されていない前記リードを切断する工程が含まれていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造技術に関し、特に１つのパッケージ内に複数の半導体チップを並べて配置する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の品種として、ＳＯＰ（Small Outline Package）と呼ばれるリードフレームを用いた半導体装置がある。
【０００３】
ＳＯＰの構成は、例えば、特開２００１−２４１３９号公報（特許文献１）の図２に示すように、ペレットを搭載するためのタブ（ダイパッド）と、このタブの両隣（図２で言う左右方向）にそれぞれ配置された複数のリードと、タブと一体に形成され、複数のリードが配置されていない方向（図２で言う上下方向）に引き出されているタブ吊リードから成る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２４１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、加速度や角速度などの力学量を検出するセンサ系の半導体チップ（以下、センサチップと呼ぶ）と、このセンサチップを制御し、かつ外部機器との信号入出力を行うためのコントローラ系の半導体チップ（以下、コントローラチップと呼ぶ）を混載する半導体装置を、リードフレームを用いて製造することを検討した。
【０００６】
まず、複数の半導体チップを１つの半導体装置内に混載する場合、ダイパッド上に並べて搭載する方法と、一方の半導体チップ上に他方の半導体チップを積層する方法が考えられる。
【０００７】
センサチップは、例えば、加速度や角速度などの力学量を検出し、これを電気信号として出力する半導体チップであり、その厚さは、一般にコントローラチップよりも厚くなる。したがって、半導体装置全体の厚さを薄型化する観点からは、コントローラチップとセンサチップを並べて配置することが好ましい。そこで今回、本願発明者は、複数の半導体チップ（センサチップ、コントローラチップ）をダイパッド上に並べて搭載する方法について検討し、以下の課題を見出した。
【０００８】
ダイパッド上にセンサチップとコントローラチップを並べて搭載する場合、それぞれの間が半導体装置（または、ダイパッド）の中心部付近に位置するように搭載することが考えられる。
【０００９】
しかしながら、センサチップは、外部機器と直接信号の入出力は行わない。これに対し、コントローラ系チップはセンサチップ用のインタフェース（内部インタフェース）と、外部機器用のインタフェース（外部インタフェース）を有している。
【００１０】
そのため、コントローラチップから離れて配置されるリードがあると、当該リードに接合されるワイヤの長さが長くなるので、外部機器と直接接続されるコントローラチップのパッドと、外部接続端子である複数のリードとを電気的に接続するワイヤのインダクタンスが揃わない。また、ワイヤの長さが長くなると、半導体チップを樹脂で封止する工程（封止工程）において、コントローラチップとリードとを接続するワイヤの形状が崩れ、隣り合うワイヤ同士、あるいは、センサチップとワイヤがショートする懸念がある。特に、センサチップはコントローラチップよりも厚さが厚いため、センサチップに最も近い位置に配置されるワイヤのワイヤループが、センサチップの上方を通る場合、センサチップとショートする懸念が増大する。上記観点からは、コントローラチップと電気的に接続される複数のリードをコントローラチップ側に近づけて（集約して）配置することが好ましい。
【００１１】
一方、半導体装置を実装基板に実装した際の実装信頼性向上の観点からは、複数のリードをコントローラチップに近づけて配置する場合であっても、複数のリード群が半導体装置の中央部に配置されていることが好ましい。半導体装置を実装する際の支持部材としての機能も有する複数のリードを偏って配置すると、バランスが崩れ、安定性が悪くなるためである。
【００１２】
したがって、上記２つの観点からは、センサチップとコントローラチップを並べて搭載する場合であっても、コントローラチップは、半導体装置の略中央に配置することが好ましい。
【００１３】
ところが、前記の通り、センサチップの厚さはコントローラチップよりも厚くなる。このように厚さの異なる複数の半導体チップを並べて配置する場合、樹脂封止工程において、充填される樹脂の流動方向が不安定となり易く、半導体装置の信頼性が低下する原因となる。
【００１４】
例えば、樹脂封止工程では、モールド成形金型により形成されるキャビティ内に、複数の半導体チップが搭載されたリードフレームを載置した状態で封止用樹脂を注入するが、注入時の金型内の圧力がばらつくと、キャビティ内の一部に封止用樹脂が完全には充填されない欠陥が発生する場合がある。
【００１５】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性の低下を抑制することができる技術を提供することにある。
【００１６】
また、本願発明の他の目的は、半導体装置の製造コストを低減することを目的とする。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、本発明の一つの実施の形態における半導体装置は、
平面形状が、一対の第１辺と、前記第１辺と交差する一対の第２辺を有する四角形から成る封止体と、
ダイパッドと、
前記ダイパッドと一体に形成され、前記ダイパッドから前記封止体の前記第１辺に向かって延在する複数の吊リードと、
前記ダイパッドの周囲に配置され、前記封止体の前記第１辺に沿って配置された複数のリードと、
第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記ダイパッド上に搭載された第１半導体チップと、
第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記ダイパッド上に搭載された第２半導体チップと、
前記複数のリードと前記第１半導体チップの前記複数の第１電極パッドをそれぞれ電気的に接続する複数の第１ワイヤと、
前記第１半導体チップの前記複数の第１電極パッドと前記第２半導体チップの前記複数の第２電極パッドをそれぞれ電気的に接続する複数の第２ワイヤと、を含み、
前記ダイパッド、前記複数の吊リード、前記複数のリード、前記第１半導体チップ、前記第２半導体チップ、前記複数の第１ワイヤ、および前記複数の第２ワイヤは、前記封止体で覆われており、
前記複数の吊リードのそれぞれは、オフセット部を有しているものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
すなわち、半導体装置の信頼性の低下を抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施の形態である半導体装置が有するセンサチップの上面側を示す平面図である。
【図２】図１に示すセンサチップの本体部の上面側を示す平面図である。
【図３】図１に示すＡ−Ａ線に沿った断面図である。
【図４】図１に示すＢ−Ｂ線に沿った断面図である。
【図５】本発明の一実施の形態である半導体装置の上面側を示す平面図である。
【図６】図５に示すＣ−Ｃ線に沿った断面図である。
【図７】図５に示すＤ−Ｄ線に沿った断面図である。
【図８】図５に示す半導体装置の封止体内部における平面構造を示す平面図である。
【図９】図５〜図８に示す半導体装置における回路動作を説明する回路ブロック図である。
【図１０】図５〜図８に示すＳＯＰを実装基板に実装した状態を示す要部拡大透視平面図である。
【図１１】図１０に示すＤ−Ｄ線に沿った要部拡大断面図である。
【図１２】図８に示すＥ−Ｅ線に沿った要部拡大断面図である。
【図１３】本発明の一実施の形態である半導体装置の製造に用いるリードフレームの全体構造の概要を示す平面図である。
【図１４】図１３に示す製品形成領域の一部を拡大して示す拡大平面図である。
【図１５】図１４に示すＦ−Ｆ線に沿った拡大断面図である。
【図１６】図１４に示すリードフレームにシリコンチップを搭載した状態を示す拡大平面図である。
【図１７】図１６に示すリードフレームにコントローラチップを搭載した状態を示す拡大平面図である。
【図１８】図１７に示すパッド間あるいはパッドとリード間をそれぞれワイヤを介して電気的に接続した状態を示す拡大平面図である。
【図１９】図１８に示すＣ−Ｃ線に沿った拡大断面図である。
【図２０】図１８に示すＤ−Ｄ線に沿った拡大断面図である。
【図２１】図１８に示すセンサチップ、コントローラチップ、シリコンチップ、および複数のワイヤを樹脂で封止し、封止体を形成した状態を示す拡大平面図である。
【図２２】本発明の一実施の形態である半導体装置の封止体の形成に用いる成形金型の短辺方向の断面を示す拡大断面図である。
【図２３】図２２に示す成形金型内に図１９に示すリードフレームを配置した状態を示す拡大断面図である。
【図２４】封止工程において、注入する樹脂の流れ方向を示す拡大平面図である。
【図２５】図２３に示す成形金型内に樹脂を注入している途中の状態を示す拡大断面図である。
【図２６】本発明の変形例であるＳＯＰの内部構造を示す透視平面図である。
【図２７】本発明の一実施の形態に対する比較例である半導体装置の内部構造を示す透視平面図である。
【発明を実施するための形態】
【００２３】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２４】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００２５】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００２６】
（実施の形態）
＜センサチップの構造＞
まず、図１〜図４を用いて本実施の形態の半導体装置が有するセンサチップの構造について説明する。図１は、本実施の形態の半導体装置が有するセンサチップの上面側を示す平面図、図２は図１に示すセンサチップの本体部の上面側を示す平面図、図３は図１に示すＡ−Ａ線に沿った断面図、図４は図１に示すＢ−Ｂ線に沿った断面図である。
【００２７】
本実施の形態のセンサチップは、ＭＥＭＳと呼ばれる半導体微細加工技術を用いて形成されたセンサチップである。このセンサチップは、例えば、加速度や角速度などの力学量を検出して、これを電気信号として外部に出力する機構を有している。本実施の形態では、力学量を検出するセンサチップの例として、振動子型の角速度センサを取り上げて説明する。
【００２８】
本実施の形態のセンサチップ（第２半導体チップ）１は、本体部１ｋ、および本体部１ｋの主面１ｋａおよび裏面１ｋｂにそれぞれ接着し、本体部１ｋを挟むように配置される蓋部（第１蓋材１ｍおよび第２蓋材１ｎ）を有している。つまり、センサチップ１は、本体部１ｋ、第１蓋材１ｍ、および第２蓋材１ｎの組立体である。
【００２９】
センサチップ１を構成する本体部１ｋは、例えば、Ｓｉ（シリコン）で構成されている。また、第１および第２蓋材１ｍ、１ｎは、例えば硼珪酸ガラスなどのガラス材料からなる。なお、センサチップ１の第１および第２蓋材１ｍ、１ｎとしてガラス材料を用いる場合であっても、硼珪酸ガラスなどのガラス材料は、主たる成分がＳｉＯ２で構成されるため、線膨張係数、あるいは、後述するレジンとの密着性などの特性が、Ｓｉ材料と略同様の特性を有している。したがって、センサチップ１の線膨張係数、あるいは、レジンとの密着性などを考慮する場合には、センサチップ１がＳｉで構成されているものと、みなすことができる。
【００３０】
本体部１ｋの主面１ｋａ側に接着される第１蓋材１ｍは、本体部１ｋとの接着面の反対側にセンサチップ１の主面（第２主面）１ａを有している。主面１ａにはセンサチップ１の外部電極であるパッド（第２電極パッド）１ｈが複数形成され、パッド１ｈは第１蓋材１ｍを厚さ方向に貫通する複数の導電路であるビア１ｐを介して、本体部１ｋと電気的に接続されている。一方、本体部１ｋの裏面１ｋｂ側に接着される第２蓋材１ｎは、本体部１ｋとの接着面の反対側にセンサチップ１の裏面（第２裏面）１ｂを有している。つまり、センサチップ１は複数のパッド１ｈが形成される主面１ａと、主面１ａの反対側に位置する裏面１ｂとを有している。
【００３１】
また、第１および第２蓋材１ｍ、１ｎには、本体部１ｋと対向する面（内面）側にそれぞれキャビティ（窪み部）１ｒを有している。第１および第２蓋材１ｍ、１ｎにそれぞれ形成されたキャビティ１ｒは、対向する位置に配置され、センサチップ１内部の中空部（空洞）１ｓを形成している。つまり、センサチップ１は、その内部に中空部１ｓを有している。なお、中空部１ｓは、密封された空間であり、中空部１ｓ内の気圧は、センサチップ１の外部の気圧と比較して減圧されている。
【００３２】
センサチップ１の本体部１ｋは、主面１ｋａ、主面１ｋａの反対側に位置する裏面１ｋｂ、および主面１ｋａと裏面１ｋｂの間に位置する側面１ｋｃを有している。また、センサチップ１の本体部１ｋは、主面１ｋａから裏面１ｋｂに向かって貫通するように形成された開口部（空洞、貫通孔）１ｄ、開口部１ｄの周囲に配置される支持体１ｅ、および開口部１ｄ内に配置され、複数の梁（ビーム）１ｆを介して支持体１ｅに支持される振動部（可動部）１ｇを有している。
【００３３】
センサチップ１の本体部１ｋは、例えばＳｉ（シリコン）からなり、支持体１ｅ、梁１ｆ、および振動部１ｇは一体に形成されている。振動部１ｇは、センサチップ１内部の中空部１ｓ内に配置され、梁１ｆによって支持されている。すなわち、振動部１ｇは、センサチップ１内で機械的に動作可能な状態で配置されている。なお、中空部１ｓ内を減圧状態とする理由として、振動部１ｇが振動する際の抵抗を低減するという目的がある。
【００３４】
振動部１ｇは、例えば、図２に示すように振動電極１ｇａ、振動電極１ｇａにＸ軸、あるいはＹ軸に沿った基準振動を付与する励振部１ｇｂ、および梁１ｆを介して支持体１ｅに直接支持される固定電極１ｇｃを有している。振動電極１ｇａおよび固定電極１ｇｃは、それぞれ櫛歯形状をなし、一方の櫛歯が他方の櫛歯の間に配置されるように対向配置されている。
【００３５】
また、振動電極１ｇａには、励振部１ｇｂにより基準振動が付与され、Ｘ軸、あるいはＹ軸に沿って基準振動をしている。図２では、Ｙ軸に沿って基準振動する例を示している。この状態で図２に示すＺ軸を回転軸とする方向にセンサチップ１が回転運動をすると、基準振動をする軸と垂直な方向（図２ではＸ軸方向）に、回転運動の角速度に応じたコリオリ力（慣性力）が発生する。このコリオリ力によるトルクが振動電極１ｇａに作用すると、振動電極１ｇａの振動方向が変化する。振動電極１ｇａの振動方向が変化すると、振動電極１ｇａと固定電極１ｇｃの間の静電容量がこれに伴って変化する。したがって、この静電容量の変化を電気信号に変換し、例えば本体部１ｋの主面１ｋａに形成された回路を経由して主面１ａのパッド１ｈから取り出すことができる。
【００３６】
つまり、センサチップ１では、振動電極１ｇａの振動方向が基準振動から変化することにより、固定電極１ｇｃとの間の静電容量が変化するので、これを利用して電気信号に変換し、パッド１ｈから電気信号を取り出す角速度センサである。
【００３７】
センサチップ１は、例えば、フォトリソグラフィ技術やエッチング技術など半導体集積回路装置を製造する際に用いる微細加工技術（ＭＥＭＳと呼ばれる）を利用して形成することができるので、小型化できるという利点がある。例えば、本実施の形態のセンサチップ１は、厚さ方向と交差する面の平面形状が四角形から成り、例えば各辺の長さが数ｍｍ程度の長方形である。
【００３８】
なお、本実施の形態では、角速度センサであるセンサチップ１の角速度を検出する機構を簡単に説明するため、振動部１ｇの構造を簡略化して示している。したがって、振動部１ｇの構造については、種々の変形例を適用することができる。
【００３９】
このように、センサチップ１は、主面１ａと裏面１ｂとの間に形成された中空部１ｓ、および中空部１ｓ内に配置された振動部（可動部）１ｇを有している。ここで、センサチップ１は、可動部の動作を電気信号として検出するので、センサとしての信頼性という観点から、感知対象である外力を印加しない状態において、可動部である振動部１ｇ（詳しくは振動電極１ｇａ）が所定の方向に基準振動をしていること、および固定電極１ｇｃとの間に所定の距離が確保されていることが重要である。この観点から、センサチップ１を組み込む半導体パッケージにおいては、センサチップ１の本体部１ｋに印加される感知対象以外の外力を極力低減することが好ましい。また、センサチップ１はノイズや熱などの影響により特性が劣化し易い。したがって、この観点から、センサチップ１を組み込む半導体パッケージにおいては、ノイズや熱などの影響を排除する構成とすることが好ましい。
【００４０】
＜半導体装置の構造＞
次に、図５〜図８を用いて、本実施の形態の半導体装置の構成例を説明する。図５は本実施の形態の半導体装置の上面側を示す平面図、図６は図５に示すＣ−Ｃ線に沿った断面図、図７は図５に示すＤ−Ｄ線に沿った断面図である。また、図８は、図５に示す半導体装置の封止体内部における平面構造を示す平面図である。このため、図８では、内部の構成が分かるように、封止体を透過して内部構造を示す平面図としている。
【００４１】
本実施の形態の半導体装置は、基材であるリードフレーム（基板）のダイパッド（タブ、チップ搭載部）上に半導体チップが搭載されたリードフレームタイプの半導体パッケージであり、本実施の形態ではその一例として、図５に示すようなリードフレームタイプの半導体装置であるＳＯＰ（Small Outline Package）１０を取り上げて説明する。ＳＯＰは、四角形（一般には長方形）の外形形状をなし、その外形を構成する４辺のうち、対向する一対の辺（一般には長辺）に沿って複数のリードが並べて配置された半導体装置である。
【００４２】
リードフレームタイプの半導体装置は、長年に亘って蓄積されたコスト低減技術を活用することができる。また、既に構築された製造設備等のインフラストラクチャーを活用することができるので、配線基板上に半導体チップを搭載する基板タイプの半導体装置と比較して製造コストを低減することができる。
【００４３】
図５〜図８において、本実施の形態のＳＯＰ１０は、以下の構成を含んでいる。まず、平面形状が四角形から成る封止体２を有している。本実施の形態では長方形であるが、角部が面取りされていてもよい。封止体２は、対向配置される一対の第１辺２ａと、第１辺２ａと交差し、対向配置される一対の第２辺２ｂを外縁に有している。また、ＳＯＰ１０は、封止体２に封止されるダイパッド３と、ダイパッド３と一体に形成され、ダイパッド３から封止体２の第１辺２ａに向かって延在する複数の吊リード４を有している。また、ＳＯＰ１０は、ダイパッド３の周囲において、複数の吊リード４の間に配置され、封止体２の第１辺２ａに沿って配置された複数のリード５を有している。複数のリード５は、それぞれ、封止体２によって封止されるインナリード５ａ、およびインナリード５ａと一体に形成され、封止体２の側面から導出されるアウタリード５ｂを有している。
【００４４】
また、ＳＯＰ１０は、主面（第１主面）６ａ、主面６ａに形成された複数のパッド（第１電極パッド）６ｃ、および主面６ａとは反対側の裏面（第１裏面）６ｂを有し、ダイパッド３上に搭載されたコントローラチップ（第１半導体チップ）６を有している。
【００４５】
また、ＳＯＰ１０は、主面（第２主面）１ａ、主面１ａに形成された複数のパッド（第２電極パッド）１ｈ、および主面１ａとは反対側の裏面（第２裏面）１ｂを有し、ダイパッド３上に搭載されたセンサチップ（第２半導体チップ）１を有している。コントローラチップ６とセンサチップ１は、第１辺２ａに沿って並べて配置されている。
【００４６】
また、本実施の形態では、センサチップ１およびコントローラチップ６とダイパッド３との間に、シリコンチップ７を配置して、センサチップ１およびコントローラチップ６をシリコンチップ７上に接着材（図示は省略）を介して搭載する例を示している。
【００４７】
また、コントローラチップ６の複数のパッド６ｃは、複数のワイヤ（第１導電性部材、第１ワイヤ）８ａを介して複数のリード５とそれぞれ電気的に接続されている。また、センサチップ１の複数のパッド１ｈは、複数のワイヤ（第２導電性部材、第２ワイヤ）８ｂを介してコントローラチップ６のパッド６ｃと電気的に接続されている。また、ダイパッド３、複数の吊リード４、複数のリード５、コントローラチップ６、センサチップ１、複数のワイヤ８ａ、８ｂは、封止体２で覆われている。
【００４８】
また、複数の吊リード４のそれぞれは、オフセット部４ａを有している。これにより、ダイパッド３の高さは、複数のリード５の高さと異なる位置に配置されている。本実施の形態では、ダイパッド３の高さが、複数のリード５の高さよりも低い位置に配置される、所謂、ダウンセットと呼ばれる構造となっている。
【００４９】
なお、封止体２の上面には窪み部２ｃが、下面には窪み部２ｄが形成されている。窪み部２ｃは、インデックスピンの跡、窪み部２ｄは成型金型からリードフレームを取り出す際のエジェクタピンの跡である。
【００５０】
ＳＯＰ１０は、１つのパッケージ内に、センサチップ１と、センサチップ１を制御するコントローラチップ６とを混載している。このように、１つのパッケージ内にセンサチップ１とコントローラチップ６とを混載することにより、センサチップ１とコントローラチップ６とを別々のパッケージとする場合と比較して実装面積を小さくすることができる。
【００５１】
ここで、ＳＯＰ１０が有する各構成の詳細を説明する前に、ＳＯＰ１０の回路動作について、図９に示す回路ブロック図を用いて説明する。図９は図５〜図８に示す半導体装置における回路動作の一例を説明する回路ブロック図である。
【００５２】
センサチップ１は、例えば図２に示す振動電極１ｇａと固定電極１ｇｃとの間の静電容量の変化を感知して、Ｚ軸を中心軸とする回転運動の角速度を検出する角速度センサである。したがって、静電容量の変化を検出する検出回路ＤＣを有している。検出回路ＤＣには、電源電位を供給する電源電位供給回路、基準電位を供給する基準電位供給回路、および検出回路ＤＣからの信号電流が流れる出力信号回路が接続されている。また、基準振動を発生させるための励振回路ＥＣを有している。
【００５３】
一方、コントローラチップ６は、コントローラチップ６およびセンサチップ１に電源電位を供給する電源電位供給回路ＰＳＣ、センサチップ１を駆動するセンサ駆動回路ＳＤＣを有している。また、コントローラチップ６はセンサチップ１の検出回路ＤＣからの出力信号を処理する信号処理回路ＳＰＣを有している。また、コントローラチップ６は、コントローラチップ６およびセンサチップ１の各回路を制御する制御回路ＣＮＴＣ、メモリ回路ＭＥＭＣ、温度補償回路ＴＣＣを有している。
【００５４】
図９に示すように、本実施の形態ではセンサチップ１は、外部機器との信号の入出力はコントローラチップ６を介して行い、直接的な入出力は行わない。一方、コントローラチップ６はセンサチップ１との信号の入出力の他、外部機器との信号の入出力を行う。このため、コントローラチップ６はセンサチップ１用のインタフェース（内部インタフェース）と、外部機器用のインタフェース（外部インタフェース）を有している。
【００５５】
次に、各構成の詳細について、以下に説明する。図５〜図８に示すＳＯＰ１０はリードフレームタイプの半導体装置であるため、ダイパッド３、吊リード４、およびリード５は、それぞれ同じ材料で構成される。リードフレームの材料としては、Ｃｕ（銅あるいは銅合金、以下特にいずれかに限定する記載をした場合を除き、Ｃｕと記載した場合には銅あるいは銅合金を指す）あるいは４２アロイ（鉄−ニッケル合金）などを用いることができるが、本実施の形態では、以下の観点からＣｕを用いている。
【００５６】
図７に示すように、アウタリード５ｂの表面には外装めっき層５ｃが形成されている。外装めっき層５ｃは、ＳＯＰ１０を実装基板に搭載する際の接合特性を向上させるために形成される。したがって、半導体装置を実装基板に搭載する際に用いられる接合材料、例えば、半田などの金属材料で構成される。本実施の形態では外装めっき層５ｃは、Ｐｂ（鉛）を実質的に含まない、所謂、鉛フリー半田であり、例えばＳｎ（錫）のみ、Ｓｎ（錫）‐Ｂｉ（ビスマス）、またはＳｎ（錫）‐Ａｇ（銀）‐Ｃｕ（Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。
【００５７】
ＳＯＰ１０の信頼性を確保する観点からは、外装めっき層５ｃにおいて、ウィスカ（針状の結晶）などの不具合を抑制することが好ましい。ところが、リード５の基材として、４２アロイを用いると、Ｃｕを用いた場合と比較してウィスカが発生し易い。そこで、本実施の形態では、４２アロイと比較して、ウィスカなど外装めっき層５ｃの不具合の発生を抑制することができるＣｕをリードフレームの材料、すなわち、ダイパッド３、吊リード４、およびリード５の材料として用いている。
【００５８】
ダイパッド３は、上面、および上面の反対側の下面を有している。また、ダイパッド３の平面形状（厚さ方向と交差する面の平面形状）は四角形からなり、本実施の形態では、長方形である。また、ダイパッド３の上面の面積は搭載されるコントローラチップ６の裏面６ｂ、およびセンサチップ１の裏面１ｂの面積の合計よりも小さい。ダイパッド３の面積は、コントローラチップ６、センサチップ１、およびシリコンチップ７を支持する上で必要最小限の寸法となっている。これは以下の理由による。
【００５９】
前記の通り、本実施の形態ではダイパッド３がＣｕからなる。一方、センサチップ１、コントローラチップ６、およびシリコンチップ７は、Ｓｉからなる。ダイパッド３、センサチップ１、コントローラチップ６、およびシリコンチップ７は封止体２に封止される。しかし、ダイパッド３に用いるＣｕは、Ｓｉと比較して封止体２を構成するレジンとの密着性が低い。このためＳＯＰ１０の製造工程中、あるいは完成後に、ＳＯＰ１０が加熱されると、熱膨張、あるいは熱収縮によりダイパッド３と封止体２との密着界面が剥離する懸念がある。ダイパッド３の面積を搭載されるコントローラチップ６の裏面６ｂ、およびセンサチップ１の裏面１ｂの面積の合計よりも大きくすると、コントローラチップ６の裏面６ｂ、およびセンサチップ１の裏面１ｂはダイパッド３の上面に完全に被覆された状態となる。この状態で、ダイパッド３と封止体２との密着界面が剥離すると、ＳＯＰ１０のパッケージ内で、ダイパッド３およびこれに搭載されるセンサチップ１、コントローラチップ６の位置が不安定となり、ＳＯＰ１０の信頼性低下を招く原因となる。例えば、センサチップ１がＳＯＰ１０内で僅かに移動すれば、これに伴って応力が発生するので、センサチップ１によって正しい力学量を検出できなくなる懸念がある。なお、ダイパッド３を４２アロイで形成した場合には、Ｃｕと比較すると密着性を向上させることができるが、Ｓｉと封止体２との密着性は、４２アロイと封止体２との密着性よりも高いため、この場合でもダイパッド３の面積を小さくすることが好ましい。
【００６０】
そこで、本実施の形態では、ダイパッド３の面積をコントローラチップ６およびセンサチップ１の面積の合計よりも小さくしている。言い換えると、ダイパッド３を、シリコンチップ７の裏面が封止体２と接触するような形状とすることにより、Ｃｕと、封止体２との密着面積を低減し、ＳＯＰ１０のパッケージ内におけるセンサチップ１、コントローラチップ６の位置の安定性を向上させている。
【００６１】
また、ＣｕとＳｉでは線膨張係数が大きく異なるため、ＳＯＰ１０の製造工程中、あるいは完成後に、ＳＯＰ１０が加熱されると、各構成材料の線膨張係数の相違に起因して応力が発生する。特に、センサチップ１を直接、ダイパッド３上に搭載した場合、センサチップ１に応力が発生しやすく、信頼性を低下させる要因となる。
【００６２】
そこで、本実施の形態では、センサチップ１とダイパッド３の間にシリコンチップ７を配置（接着）して、センサチップ１をシリコンチップ７上に接着した。つまり、シリコンチップ７はセンサチップ１と線膨張係数を揃えるための線膨張係数調整部材として機能し、ダイパッド３との線膨張係数の違いにより発生する応力が、センサチップ１に伝達することを防止ないしは抑制する。
【００６３】
シリコンチップ７は、ダイパッド３との間で発生した応力をセンサチップ１に伝達し難くする観点から、その厚さは、ダイパッド３の厚さ以上とすることが好ましい。また、シリコンチップ７は、前記の通り、線膨張係数調整部材としての機能を有するので、線膨張係数が、センサチップ１と近似する材料、特に好ましくはセンサチップ１を構成する半導体材料と同じ材料を用いることが好ましい。例えば、本実施の形態では、センサチップ１がＳｉからなるので、シリコンチップ７をＳｉで構成したが、センサチップ１がＳｉ以外の半導体材料からなる場合には、シリコンチップ７の材料もこれと同じ半導体材料とすれば、より線膨張係数を揃えることができる。ただし、センサチップ１とシリコンチップ７がそれぞれ異なる半導体材料で構成される場合であっても、線膨張係数が、ダイパッド３よりは線膨張係数が近いので、ダイパッド３にセンサチップ１に直接接着する場合と比較すれば、センサチップ１への応力の伝達を抑制することはできる。したがって、比較的安価に入手することができるＳｉは、ＳＯＰ１０の原料コストを低減する観点からはシリコンチップ７の材料として好ましい。
【００６４】
また、シリコンチップ７の上面の面積は、センサチップ１の裏面１ｂの面積よりも広く、裏面１ｂは全体がシリコンチップ７に被覆されている。このようにセンサチップ１の裏面１ｂをシリコンチップ７で被覆することにより、センサチップ１への応力の伝達をより確実に抑制することができる。
【００６５】
なお、ダイパッド３を４２アロイで形成した場合には、Ｃｕと比較すると線膨張係数がセンサチップ１に近いので、例えば、シリコンチップ７を介さずに、センサチップ１を直接、ダイパッド３に接着することもできる。ただし、４２アロイでダイパッド３を形成した場合でもシリコンチップ７を介してダイパッド３上に搭載した方が、より応力の伝達を抑制することができるので好ましい。
【００６６】
また、シリコンチップ７は封止体２からセンサチップ１に印加される応力を軽減する観点からも好ましい。すなわち、封止体２とセンサチップ１とは、線膨張係数が大きく異なるため、前記したようにＳＯＰ１０が加熱されると、線膨張係数に起因して、封止体２に収縮応力が発生する。ここで、シリコンチップ７はセンサチップ１の裏面１ｂ全体を被覆し、センサチップ１はシリコンチップ７に接着されている。したがって、シリコンチップ７は、封止体２の収縮応力が発生した場合に、センサチップ１の変形を抑制する補強部材として機能する。この補強部材としての観点からもシリコンチップ７の厚さを厚くすることが好ましいが、本実施の形態では、シリコンチップ７をダイパッド３の厚さよりも厚くしているため、センサチップ１の強度を補強することができる。
【００６７】
ところで、本実施の形態では、シリコンチップ７上には、センサチップ１およびコントローラチップ６が接着されている。また、コントローラチップ６の裏面６ｂもシリコンチップ７の上面に全体が覆われている。このため、シリコンチップ７の上面の面積は、センサチップ１の裏面１ｂおよびコントローラチップ６の裏面６ｂの面積の合計よりも大きい。このように、センサチップ１に加えて、コントローラチップ６もシリコンチップ７上に配置することにより、コントローラチップ６のパッド６ｃとセンサチップ１のパッド１ｈの高さを近づけることができる。この結果、センサチップ１とコントローラチップ６とを接続するワイヤ８ｂの距離を短くすることができる。
【００６８】
コントローラチップ６は、制御用の半導体チップであり、センサチップ１のように内部に中空部１ｓや、可動部（振動部１ｇ）を有していない。したがって、センサチップ１の厚さは、コントローラチップ６の厚さよりも厚い。したがって、センサチップ１をシリコンチップ７上に接着し、コントローラチップ６はダイパッド３に直接接着した場合には、センサチップ１の主面１ａの高さと、コントローラチップ６の主面６ａの高低差が大きくなる。この結果、各主面１ａ、６ａにそれぞれ形成されたパッド１ｈ、６ｃの高低差も大きくなるので、このパッド１ｈ、６ｃ間を電気的に接続するワイヤ８ｂの長さが長くなる。ワイヤ８ｂの長さが長くなると、封止体２を形成する工程（詳細は後述する）において、注入される封止用樹脂の注入圧力によって、ワイヤ８ｂが変形し、パッド１ｈ、６ｃとの接合部の破損、あるいは隣り合って配置されるワイヤ８ｂ同士の短絡などの接続不良が発生するリスクが増大する。そこで、本実施の形態では、コントローラチップ６もシリコンチップ７上に接着することにより、コントローラチップ６のパッド６ｃとセンサチップ１のパッド１ｈの高さを近づけて、ワイヤ８ｂの長さを短縮化している。
【００６９】
コントローラチップ６は、厚さ方向と交差する面の平面形状が四角形から成り、本実施の形態では、例えば各辺の長さが数ｍｍ程度の正方形である。コントローラチップ６の材料には、シリコン（Ｓｉ）が使用されている。
【００７０】
また、コントローラチップ６の主面６ａには、センサチップ１およびコントローラチップを制御、駆動する各種回路が形成されている。また、主面６ａには各種回路と電気的に接続される複数のパッド６ｃが形成されている。複数のパッド６ｃは、それぞれ導電性部材であるワイヤ８ａを介して複数のリード５と電気的に接続されている。
【００７１】
ここで、前記の通り本実施の形態ではセンサチップ１における外部機器との信号の入出力はコントローラチップ６を介して行うので、複数のパッド１ｈに接合されるワイヤ８ｂは全てコントローラチップ６のパッド６ｃと接合されている。また、センサチップ１は、端子数（パッド１ｈの数）を比較的少なくすることができる。このため、複数のパッド１ｈは、四角形の形状を有する主面１ａの外縁において、コントローラチップ６に最も近い辺に沿って並べて配置している。また、コントローラチップ６の複数のパッド６ｃのうち、センサチップ１用の内部インタフェースとなるパッド６ｃは、四角形の形状を有する主面６ａの外縁において、センサチップ１に最も近い辺に沿って並べて配置している。換言すれば、センサチップ１の複数のパッド１ｈとコントローラチップ６の複数の内部インタフェース用のパッド６ｃは対向配置されている。これにより、ワイヤ８ｂの距離を短縮化することができるので、ワイヤ８ｂのインダクタンスを低減することができる。また、各ワイヤ８ｂの長さを一様にすることができるので、インダクタンスを揃えることができる。
【００７２】
また、コントローラチップ６の複数のパッド６ｃのうち、外部インタフェースとなるパッド６ｃは、四角形の形状を有する主面６ａの外縁において、それぞれワイヤ８ａを介して接続されるリード５に最も近い辺に沿って並べて配置している。ＳＯＰ１０では、リード５が、一対の第１辺２ａ側の側面からそれぞれ複数本ずつ導出されるので、外部インタフェース用の複数のパッド６ｃは、一対の第１辺２ａに最も近い辺に沿って並べて配置している。これにより、ワイヤ８ａの距離を短縮化することができるので、ワイヤ８ａのインダクタンスを低減することができる。
【００７３】
また、本実施の形態では、複数のリード５が、コントローラチップ６と接続され、センサチップ１とは直接には接続されないため、リード５の配置をコントローラチップ６に近づけて配置している。つまり、複数のリード５を封止体２の第１辺２ａ側の両側面に沿って、分散して配置するのではなく、コントローラチップ６の近くに集約して配置している。これにより、ワイヤ８ａの長さを揃えることができるので、インダクタンスを揃えることができる。また、ワイヤ８ａの長さを短縮化することができるのでワイヤ８ａのインダクタンスを低減することができる。また、ワイヤ８ａの長さを短くすると、後述する封止工程において、コントローラチップ６とリード５とを接続するワイヤ８ｂの形状（ワイヤループ形状）が崩れ、隣り合うワイヤ同士、あるいは、センサチップ１とワイヤ８ａが短絡することを防止ないしは抑制することができる。
【００７４】
ＳＯＰ１０は、リード５をコントローラチップ６の近くに集約する手段として以下の方法を用いている。すなわち、本実施の形態のＳＯＰ１０は外部接続端子である複数のリード５の配置ピッチ（隣り合うリード５の中心間距離）が一般的なＳＯＰと比較して狭い。例えば、一般的なＳＯＰのリードの配置ピッチが、１．２７ｍｍであるのに対し、ＳＯＰ１０では、１ｍｍよりも狭く、０．６５ｍｍとなっている。このように外部端子である複数のリード５の配置ピッチを狭めたパッケージは、特にＳＳＯＰ（Shrink Small Outline Package）と呼ばれる。
【００７５】
ＳＳＯＰは、リードの配置ピッチを狭めることにより配置可能なリードの数が増加するので、一般に多くの外部端子が必要な半導体装置に適用される。しかし、本発明者は、リード５をコントローラチップ６の近くに集約する目的でＳＳＯＰを採用している。例えば、本実施の形態のＳＯＰ１０では、必要な外部端子の数を１４本としているが、ＳＯＰ１０の製造に用いたリードフレームは、必要な外部端子数よりも多い２２本のリードを形成することが可能な寸法のリードフレーム（２２ピン用のリードフレーム）を用いている。
【００７６】
このように、必要な外部端子数よりも多くのリードを形成することが可能な寸法を有するリードフレームを用いることにより、リード５をコントローラチップ６の周辺に集約することができる。詳しくは、不要なリード（コントローラチップ６と接続されないリード）を除去する（あるいは、リードを形成する際に不要なリードを形成しない）ことで、図８に示すように、（コントローラチップ６よりも）センサチップ１の近くに配置されるリード５の数は、（センサチップ１よりも）コントローラチップ６の近くに配置されるリード５の数よりも少なくなる。
【００７７】
また、ＳＳＯＰを用いることにより、隣り合うリード５の配置ピッチを狭めることができるので、パッケージ全体としての寸法が増大することを抑制することができる。
【００７８】
また、センサチップ１の近くに配置されるリード５の数をコントローラチップ６の近くに配置されるリード５の数よりも少なくすることにより、ＳＯＰ１０を実装基板に実装した場合に、リード５からセンサチップ１に伝達される応力を軽減することができる。以下図１０および図１１を用いて説明する。図１０は、図５〜図８に示すＳＯＰを実装基板に実装した状態を示す要部拡大透視平面図、図１１は、図１０に示すＤ−Ｄ線に沿った要部拡大断面図である。なお、図１０では、内部の構成が分かるように、封止体を透過して内部構造を示す平面図としている。
【００７９】
図１０および図１１において、ＳＯＰ１０は実装基板１１に搭載されている。詳しくは、ＳＯＰ１０の有する複数のリード５が、それぞれ半田などの接合材１２によって、実装基板１１の主面１１ａに形成されたランド１１ｂに接合されることにより実装基板１１上に固定されている。したがって、複数のリード５は、実装基板１１とＳＯＰ１０とを電気的に接続する導電路としての機能に加え、実装基板１１上にＳＯＰ１０を固定する支持部材としての機能も有している。
【００８０】
したがって、実装基板１１に所謂、反り、などの変形が生じた場合、この変形により発生した応力が、複数のリード５、封止体２を介してＳＯＰ１０の内部に伝達されることとなる。伝達される応力による影響は、リード５との距離が近い程大きくなる。また、周辺に配置されるリード５の数が多いほど大きくなる。
【００８１】
このため、ＳＯＰ１０のように、センサチップ１の近くに配置されるリード５の数をコントローラチップ６の近くに配置されるリード５の数よりも少なくすれば、リード５からセンサチップ１に伝達される応力を軽減することができる。
【００８２】
ところで、センサチップ１とコントローラチップ６とを並べて配置する場合、各チップ（センサチップ１とコントローラチップ６）の配置バランスを考慮すれば、各チップの間がＳＯＰ１０の中心部付近に位置するように搭載することが考えられる。例えば、本実施の形態に対する比較例である図２７に示すＳＯＰ３０のように、センサチップ１とコントローラチップ６の間の隙間が、一対の第１辺２ａのそれぞれ中心を結ぶ線上に位置するように配置する構造が考えられる。
【００８３】
しかし、本実施の形態では、実装基板１１上に搭載する上で支持部材としての機能を有するリード５をコントローラチップ６の周辺に集約する構成としている。また、実装基板１１からの応力の伝達を軽減する観点からは、センサチップ１周辺のリードは少ない方が好ましい。このため、ＳＯＰ３０のような構造では、リード５の位置が片側に偏ることとなるため、実装基板１１上でのＳＯＰ３０の安定性が悪くなる。この結果、実装基板１１に実装する際、あるいは実装後に、リード５が配置されていない側に力が加わると、リード５とランド１１ｂの接合部が剥離してしまう懸念がある。つまり、実装信頼性が低下する。
【００８４】
そこで、本実施の形態では、コントローラチップ６の平面配置を、ＳＯＰ１０の中央（平面座標における中央）に配置している。これにより、コントローラチップ６に近づけて配置する複数のリード５は、ＳＯＰ１０の中央に集約して配置することとなる。この結果、実装基板１１上におけるＳＯＰ１０の安定性を向上させることができるので、図２７に示すＳＯＰ３０と比較して実装信頼性を向上させることができる。
【００８５】
また、センサチップ１は、前記の通り、コントローラチップ６よりも厚さが厚い。このように、厚さが厚い半導体チップ（センサチップ１）を封止体２で封止する場合には、封止体２を形成する工程において、封止用樹脂が全体に行き渡るようにするため、ダイパッド３の高さが、リード５の高さと異なる位置となるように、吊リード４の一部を折り曲げることが好ましい。特に、本実施の形態では、ダイパッド３とセンサチップ１の間に、シリコンチップ７を配置するので、ダイパッド３上にセンサチップ１を直接接着する場合と比較してダイパッド３上に配置される部材の総厚が厚くなる。したがって、封止体２を形成する工程において、封止用の樹脂が完全に充填されないことによる欠陥の発生を防止する観点から、ダイパッド３の高さとリード５の高さの差を大きくとることが好ましい。
【００８６】
図１２は、図８に示すＥ−Ｅ線に沿った要部拡大断面図である。本実施の形態では、ダイパッド３の高さがリード５の高さよりも低くなるように、吊リード４の一部に曲げ（ダウンセット）加工を施している。そして、この曲げ加工により、ダイパッド３を支持する複数の吊リード４のそれぞれの一部に、オフセット部４ａが形成される。オフセット部４ａは、傾斜部４ａａと、傾斜部４ａａの両端に位置する２箇所の屈曲部４ａｂを有している。吊リード４において、オフセット部４ａよりもダイパッド３に近い側の領域は、リード５よりも高さが低く、オフセット部４ａよりもダイパッド３から遠い側の領域は、リード５と同じ高さとなっている。
【００８７】
また、ＳＯＰ１０は、ダイパッド３を支持する吊リード４として、封止体２の第１辺２ａに向かう第１方向に沿って延在する第１吊リード４ｂと、第１方向と交差する第２方向に沿って延在する第２吊リード４ｃを有し、第１および第２吊リード４ｂ、４ｃは一体に形成されている。オフセット部４ａは、第１吊リード４ｂに形成され、第２吊リード４ｃには形成されていない。このため、第２吊リード４ｃはダイパッド３と同じ高さに位置し、第２吊リード４ｃ上にもシリコンチップ７が接着されている。第１吊リード４ｂは、この第２吊リード４ｃを介してダイパッド３と接続されている。
【００８８】
本実施の形態では、封止体２との密着性向上の観点から、ダイパッド３の面積を必要最小限に留めるため、ダイパッド３よりも幅の狭い、第２吊リード４ｃを介してダイパッド３と、第１吊リード４ｂとを接続している。また、シリコンチップ７を吊リード４上にも接着することにより、シリコンチップ７をダイパッド３上に搭載する際の安定性を向上させることができる。
【００８９】
ここで、一般に、長方形の平面形状を成すＳＯＰにおいては、本実施の形態の比較例である図２７に示すＳＯＰ３０のように、吊リード４は、複数のリード５が配置されていない短辺（第２辺２ｂ）に向かって延在するように配置する。リード５が配置されていない第２辺２ｂの方向に吊リード４を延在させることにより、リード５の配置スペースを広くするためである。
【００９０】
しかしながら、本発明者が検討した結果、ＳＯＰ１０において、オフセット部４ａを有する第１吊リード４ｂを第２辺２ｂに向かって延在させると、以下の新たな課題が生じることを見出した。すなわち、オフセット部４ａを形成するスペースを確保することができないという課題である。
【００９１】
オフセット部４ａは、前記の通り、吊リード４に曲げ加工を施すことにより形成されるが、吊リード４に曲げ加工を施すと、オフセット部４ａの屈曲部４ａｂ周辺の材料が伸びることとなる。このため、オフセット部４ａの傾斜部４ａａの傾斜角度を急峻にすると、吊リード４が破断してしまう場合がある。
【００９２】
本発明者が検討した所、ダイパッド３の上面に対する傾斜部４ａａの傾斜角度が４５度を超えると、吊リード４が破断してしまうことが判った。したがって、吊リード４の破断を防止しつつ、ダイパッド３の高さを低くするためには、オフセット部４ａを配置するスペースとして、少なくとも、ダイパッド３とリード５の高低差以上のスペースが必要となる。
【００９３】
ところが、ＳＯＰ１０は、コントローラチップ６を略中央に配置し、その横にセンサチップ１を配置するので、長手方向、すなわち、第１辺２ａに沿った方向にオフセット部４ａを形成するためのスペースを確保することが難しい。また、ＳＯＰ１０では、コントローラチップ６よりも厚いセンサチップ１をシリコンチップ７上に配置するので、ダイパッド３とリード５の高低差は大きくなる。したがって、オフセット部４ａを配置するスペースを広く取る必要がある。このため、例えば、図８に示す第２吊リード４ｃにオフセット部４ａを形成するには、ＳＯＰ１０の長手方向の長さを更に延長する必要があるため、ＳＯＰ１０の全体寸法が大きくなってしまう。
【００９４】
そこで、本実施の形態では、オフセット部４ａを形成する複数の第１吊リード４ｂをそれぞれ、第１辺２ａに向かって延在するように配置した。つまり、ＳＯＰ１０が有する複数の第１吊リード４ｂは、それぞれ、複数の半導体チップ（センサチップ１およびコントローラチップ６）の配列方向と交差する方向に向かって延在している。この結果、ＳＯＰ１０のパッケージ寸法を必要最小限に留め、かつ、吊リード４の破断防止の観点から必要なオフセット部４ａのスペースを確保することができる。
【００９５】
また、ＳＯＰ１０では、一対の第１辺２ａのそれぞれに向かって、それぞれ複数（図８では２本）の吊リード４が延在するように配置されている。このため、一対の第１辺２ａのそれぞれに向かって、それぞれ１本ずつの吊リード４を延在して配置する場合と比較して、ダイパッド３をしっかりと保持することができる。
【００９６】
＜半導体装置の製造方法＞
次に図５〜図８に示すＳＯＰ１０の製造方法について説明する。まず、図１３〜図１５に示すリードフレーム１５を準備する（リードフレーム準備工程）。図１３は本実施の形態の半導体装置の製造に用いるリードフレームの全体構造の概要を示す平面図、図１４は図１３に示す製品形成領域の一部を拡大して示す拡大平面図、図１５は図１４に示すＦ−Ｆ線に沿った拡大断面図である。
【００９７】
本実施の形態のＳＯＰ１０は、例えば、カーナビゲーション装置、ＤＶＣ（Digital Video Camera）、携帯電話、およびゲームなどに組み込まれる加速度センサであり、外部接続端子の数が比較的少ない。例えば、図５〜図８に示すＳＯＰ１０では、リード５の数は１４個である。このように端子数が少ない半導体装置の場合、製造コスト低減の観点からリードフレームを用いることが好ましい。
【００９８】
例えば、図１３〜図１５に示すリードフレーム１５はプレス加工により形成することができる。詳しくは、リードフレーム１５の基材となる金属板を金型でプレスすることにより、ダイパッド３、リード５、吊リード４などの形状を図１４に示すように成形することができる。このプレス加工は金型を用いて大量に生産することができるので、リードフレーム１５の製造コストを低減することができる。なお、半導体装置の微細化が進むと、機械的な成形手段であるプレス加工では、加工精度にも限界が生じる。そこで、より精細な加工を行う方法として、化学的な成形手段であるエッチング方式を使用しても良い。
【００９９】
本工程で準備するリードフレーム１５は、複数の製品形成領域（デバイス形成領域）１５ａ（図１３において２点鎖線で囲まれる各領域）を有し、各製品形成領域１５ａは図５〜図８に示す半導体装置（ＳＯＰ１０）１個分に相当する。また、各製品形成領域１５ａは、それぞれ一対の第１辺１５ｃと、第１辺１５ｃと交差し、一対の第２辺１５ｄを有する四角形の平面形状を成す。各製品形成領域１５ａは枠体１５ｂによって連結され、支持されている。また、図１３に示すように各製品形成領域１５ａはマトリクス状に配置されている。図１３では列方向に４個、行方向に１４個の製品形成領域１５ａがマトリクス状に配置された構造を示している。
【０１００】
また、図１４に示すように、リードフレーム１５が有する複数の製品形成領域１５ａは、それぞれダイパッド（チップ搭載部）３を有している。また、ダイパッド３から製品形成領域（図１３参照）の第１辺１５ｃ（図１３参照）に向かって延在し、それぞれオフセット部４ａを有する複数の吊リード４を有している。また、ダイパッド３の周囲であって、製品形成領域１５ａの第１辺１５ｃに沿って、ダイパッド３とは異なる高さで配置される複数のリード５を有している。また、リードフレーム１５が有する枠体１５ｂは、複数の吊リード４および複数のリード５と一体に形成されている。
【０１０１】
図１３〜図１５に示すリードフレーム１５は例えば、以下のようにして得られる。まず、銅系（例えば、銅合金、あるいは銅の表面にＮｉなどのめっき層を形成したものなど）あるいは鉄系（例えば４２アロイなど）、の薄板を用意してプレス加工、あるいはエッチング加工によりインナリード５ａ、アウタリード５ｂ、ダイパッド３、吊リード４などを形成する。
【０１０２】
本実施の形態では、前記の通り、ＳＳＯＰ用のリードフレーム１５を用いている。したがって、複数のリード５は、ダイパッド３の外形を構成する４辺のうち、対向する一対の辺に沿ったライン（リード配列ライン）にそってそれぞれ複数並べて配置される。
【０１０３】
また、リードフレーム１５は、図５〜図８に示すＳＯＰ１０に、必要な外部端子数（１４本）よりも多い２２本のリードを形成することが可能な寸法となっている。つまり、２２ピン用のリードフレーム１５を用いている。このため、図１４に示すようにアウタリード５ｂは、片側１１本ずつ、計２２本形成されている。なお、不要な（外部端子として用いない）アウタリード５ｂは、後述する個片化工程において、切断して取り除く。
【０１０４】
また、吊リード４は、複数のリード５が配列されるリード配列ラインに向かう第１方向に沿って（図１３に示す第１辺１５ｃに向かって）延在する第１吊リード４ｂと、第１方向と交差する第２方向に沿って（図１３に示す第２辺１５ｄに向かって）延在する第２吊リード４ｃを有し、第１および第２吊リード４ｂ、４ｃは一体に形成されている。オフセット部４ａは、第１吊リード４ｂに形成され、第２吊リード４ｃには形成されていない。このため、第２吊リード４ｃはダイパッド３と同じ高さに位置している。これにより、図１２に示すように、シリコンチップ７を第２吊リード４ｃ、および第１吊リード４ｂ上に搭載することができる。
【０１０５】
また、本実施の形態では、一対の第１辺１５ｃに対してそれぞれ２個ずつの第１吊リード４ｂを配置している。これにより、ダイパッド３の支持強度を向上させることができる。
【０１０６】
次に、めっき層形成工程としてインナリード５ａの一部にワイヤ８（図８参照）との接合強度を向上させるためのめっき層（例えば、銀のめっき層）を形成する。
【０１０７】
次に、オフセット工程としてダイパッド３の平面の位置をインナリード５ａの平面位置からオフセット（本実施の形態ではダウンセットの例を示しているがアップセットでも良い）する。本工程では、複数の吊リード４（詳しくは、第１吊リード４ｂ）にそれぞれ傾斜部４ａａおよび屈曲部４ａｂを形成することにより、ダイパッド３の平面位置をインナリード５ａの平面位置と異なる位置にオフセットする。オフセットの方法としては例えば、ポンチとダイを用いて、第１吊リード４ｂの所定の位置に曲げ加工を施すことにより行うことができる。
【０１０８】
ここで、本工程では、シリコンチップ７（図１２参照）を配置する高さを確保するため、ダイパッド３の上面の位置とインナリード５ａの上面の位置の高低差を、例えばコントローラチップ６の厚さ以上に大きくとっている。しかし、オフセット部４ａの傾斜部４ａａの傾斜角度が、４５度を超えると、本工程で第１吊リード４ｂが破断してしまう。
【０１０９】
そこで、本実施の形態では、オフセット部４ａを、リード配列ラインに向かって延在する第１吊リード４ｂのみに形成することにより、傾斜部４ａａの傾斜角度を４５度以下とするためのスペースを確保している。
【０１１０】
オフセット工程が終わると、ダイパッド３の平面上の位置がインナリード５ａの平面位置からオフセットされた状態のリードフレーム１５が得られる。
【０１１１】
次に、図１６に示すようにシリコンチップ７を準備して、ダイパッド３の上面上に接着材を介して搭載する（シリコンチップ搭載工程）。図１６は、図１４に示すリードフレームにシリコンチップを搭載した状態を示す拡大平面図である。
【０１１２】
本工程では、まず、前記したシリコンチップ７を準備する。シリコンウエハ（半導体ウエハ）から、個片化して形成する。１枚のシリコンウエハから複数個のシリコンチップ７を取得することができる。なお、個片化の方法は、一般に半導体チップの製造工程で用いられるダイシング技術を用いることができる。
【０１１３】
なお、シリコンチップ７をボンディングする接着材としては、ペースト状の熱硬化性樹脂を用いることもできるが、ＤＡＦ（Die Attach Film）と呼ばれる両面接着テープを用いることもできる。ＤＡＦを用いる場合には、個片化前のウエハの段階で、裏面にＤＡＦを予め貼り付けておき、これをシリコンチップ７とともに切断、個片化する。また、ペースト状の熱硬化性樹脂を用いる場合には、シリコンチップ７をダイパッド３上に配置する前に、予めペースト状の接着材を塗布しておく。なお、接着材の材料コストの観点からは、ペースト状の接着材の方が安価に入手することができる点で好ましい。
【０１１４】
次に、シリコンチップ７を、裏面がダイパッド３の上面と対向した状態で、ダイパッド３の上面全体を覆うように配置する。ここで、前記した通り、封止体２（図６、図７参照）との密着性向上の観点から、ダイパッド３の露出面積はできる限り小さくすることが好ましい。同様に、吊リード４もダイパッド３と同じＣｕからなる場合には、吊リード４の露出面積も小さくすることが好ましい。
【０１１５】
したがって、本工程では、シリコンチップ７をダイパッド３周辺に配置される第２吊リード４ｃおよび第１吊リード４ｂ上にも接着する。これにより、ダイパッド３および吊リード４の露出面積を低減することができる。シリコンチップ７を接着した後、必要に応じ、接着材を加熱硬化させてシリコンチップ７をダイパッド３上に固着してシリコンチップ搭載工程が完了する。
【０１１６】
次に、図１７に示すようにセンサチップ１およびコントローラチップ６を準備して、それぞれシリコンチップ７の上面上に接着材を介して搭載する（ダイボンディング工程）。図１７は、図１６に示すリードフレームにコントローラチップを搭載した状態を示す拡大平面図である。
【０１１７】
本工程では、まず、コントローラチップ６を準備する。コントローラチップ６はウエハ（半導体ウエハ）に複数個ずつ形成する。ウエハが有する複数のチップ形成領域のそれぞれにコントローラチップ６が有する各種回路、複数のパッド６ｃなどを形成し、その後、ダイシングラインに沿ってダイシングブレードなどの切断治具を走らせてコントローラチップ６に個片化する。
【０１１８】
また、センサチップ１を準備する。センサチップ１は、例えば、ウエハの状態で、図３および図４に示す本体部１ｋに第１蓋材１ｍおよび第２蓋材１ｎが接着された３層構造とし、これを個片化することにより得られる。
【０１１９】
本体部１ｋはフォトリソグラフィ、フォトエッチングなど、所謂、ＭＥＭＳと呼ばれる微細加工技術により、図１〜図４を用いて説明した形状に形成される。また、本体部１ｋには、図９を用いて説明した検出回路ＤＣや励振回路ＥＣの他、センサチップ１の外部との信号の入出力を行うインタフェース回路も形成される。
【０１２０】
また、第１蓋材１ｍおよび第２蓋材１ｎは、それぞれ複数の蓋材形成領域を有する基材となるガラス板材を準備して、各蓋材形成領域に図３および図４に示すキャビティ１ｒを形成する。また、第１蓋材１ｍには、パッド１ｈを形成する。
【０１２１】
次に、本体部１ｋ、第１蓋材１ｍ、第２蓋材１ｎの位置合わせを行った上で、接着し、３層構造のウエハ状のセンサチップ１の集合体とする。その後、第１蓋材１ｍの主面１ａから本体部１ｋの主面１ｋａまで到達する貫通孔を形成し、ビア１ｐを形成する。
【０１２２】
次に、上記３層構造のウエハ状のセンサチップ１の集合体をチップ形成領域毎に切断し、個片化する。この個片化工程では、コントローラチップ６の個片化工程と同様に、ダイシングラインに沿ってダイシングブレードなどの切断治具を走らせる方法を用いることができる。個片化工程が終わると、図１〜図４に示すセンサチップ１が得られる。
【０１２３】
次に、センサチップ１およびコントローラチップ６を順次図１７に示すシリコンチップ７上に接着材を介して押し付けて搭載する。
【０１２４】
本工程では、例えばコレットと呼ばれる搭載治具を用いて、センサチップ１の（コントローラチップ６）の裏面１ｂ（裏面６ｂ）をシリコンチップ７の上面と対向させた状態で、シリコンチップ７上に配置する。シリコンチップ７の上面の面積は、センサチップ１の裏面１ｂおよびコントローラチップ６の裏面６ｂの面積の合計よりも大きく、裏面１ｂ、６ｂは、シリコンチップ７に完全に覆われる。次に、センサチップ１（コントローラチップ６）の裏面１ｂ（裏面６ｂ）をシリコンチップ７に押し付けてセンサチップ１（コントローラチップ６）を接着する。その後、必要に応じ、センサチップ１（コントローラチップ６）を接着している接着材を加熱硬化させてセンサチップ１（コントローラチップ６）をシリコンチップ７上に固着する。
【０１２５】
本工程での搭載の順番は、コントローラチップ６を搭載した後、センサチップ１を搭載することが好ましい。前記の通りセンサチップ１はコントローラチップ６よりも厚い。このため、厚さが薄いコントローラチップ６を先に搭載することにより、搭載時に用いる搭載治具がセンサチップ１に衝突してセンサチップ１が破損することを防止することができる。
【０１２６】
なお、センサチップ１およびコントローラチップ６をシリコンチップ７上に接着する接着材は、前記したシリコンチップ搭載工程と同様に、ペースト状の接着材、あるいは、ＤＡＦを用いることができる。
【０１２７】
次に、図１８〜図２０に示すようにワイヤ８（８ａ、８ｂ）を介して、コントローラチップ６の複数のパッド６ｃ、センサチップ１の複数のパッド１ｈおよび複数のリード５を相互に電気的に接続する（ワイヤボンディング工程）。図１８は、図１７に示すパッド間あるいはパッドとリード間をそれぞれワイヤを介して電気的に接続した状態を示す拡大平面図、図１９は、図１８に示すＣ−Ｃ線に沿った拡大断面図、図２０は図１８に示すＤ−Ｄ線に沿った拡大断面図である。
【０１２８】
本実施の形態では、ワイヤ８の接合方法として超音波および熱圧着を併用して行っており、ワイヤボンディングの順序としては、例えば、センサチップ１のパッド１ｈとコントローラチップ６のパッド６ｃを先に接続し、次にコントローラチップ６のパッド６ｃとリード５を接続する。
【０１２９】
また、パッド１ｈ、６ｃ間の接続においては、センサチップ１のパッド１ｈに先にワイヤ８ｂの一端部を接続してからコントローラチップ６のパッド６ｃに他端部を接続する、所謂正ボンディング方式でボンディングすることが好ましい。キャピラリを用いたワイヤボンディングにおいては、１ｓｔ側（先にワイヤ８ｂをボンディングする側）の方が、接合時に必要な荷重を小さくすることができるので、センサチップ１に加える荷重を低減することができる。また、図２０に示すパッド６ｃとインナリード５ａ間の接続においては、パッド６ｃを１ｓｔ側としている。
【０１３０】
また、図１９および図２０に示すように、１ｓｔ側となっているパッド１ｈ、６ｃ上には、キャピラリ（図示は省略）の先端部から突出したワイヤ８の一端部を放電させることで形成されたボール部が、キャピラリの荷重により接合されている。このボール部をワイヤ８の一端部に形成しておくことで、１ｓｔ側であるパッド１ｈ、６ｃとワイヤ８との接合強度をより向上することができる。
【０１３１】
また、ワイヤ８ａのワイヤループ形状が崩れることを抑制する観点からは、ワイヤ８ａの長さを短くすることが好ましい。このため、本実施の形態では、ワイヤ８ａのワイヤループの頂点の高さは、センサチップ１の主面１ａの高さよりも低くなっている。
【０１３２】
次に、図２１に示すようにセンサチップ１、コントローラチップ６、ダイパッド３、シリコンチップ７、および複数のワイヤ８を樹脂で封止し、封止体２を形成する（封止工程）。図２１は、図１８に示すセンサチップ、コントローラチップ、シリコンチップ、および複数のワイヤを樹脂で封止し、封止体を形成した状態を示す拡大平面図である。
【０１３３】
本実施の形態では、複数の製品形成領域１５ａのそれぞれに対応して複数のキャビティが形成された金型を用いて一括して封止する、所謂、一括モールド方式（一括トランスファモールド方式）により、複数の封止体２を一括して形成し、後述する個片化工程で、図５〜図８に示す各ＳＯＰ１０に分割する。このような製造方式は、一回の封止工程でマトリクス状に配置された多数の製品形成領域１５ａを封止することができるので、生産効率が向上し、製造コストを低減させる観点から好ましい。
【０１３４】
本工程では、まず、図２２に示すように、上型１７ａおよび上型１７ａと対向する下型１７ｂを有する成形金型１７を準備して、成形金型１７内にワイヤボンディング後のリードフレーム１５を配置する。図２２は本実施の形態の半導体装置の封止体の形成に用いる成形金型の短辺方向の断面を示す拡大断面図、図２３は、図２２に示す成形金型内に図１９に示すリードフレームを配置した状態を示す拡大断面図である。なお、図２３では、見易さのため、図１３に示す製品形成領域１個分に対応する領域を拡大して示している。
【０１３５】
上型１７ａは、上型面１７ｃと、この上型面１７ｃに形成されたキャビティ１７ｄと、このキャビティ１７ｄに連通するように上型１７ａに形成され、樹脂を供給するためのゲート部１７ｅと、このゲート部１７ｅとキャビティ１７ｄを介して対向する位置であり、上型１７ａに形成されたエアベント部１７ｆとを有している。また、キャビティ１７ｄの側面は外側から内側に向かって傾斜しており、これにより、成形金型１７から、封止体２が形成されたリードフレーム１５を取り出す際の離型性を向上させている。
【０１３６】
一方、下型１７ｂは、上型１７ａの上型面１７ｃと対向する下型面１７ｇを有している。また、下型面１７ｇにも、キャビティ１７ｄが形成され、リードフレーム１５の製品形成領域１５ａ（図１３参照）は、この上下のキャビティ１７ｄを型合わせすることにより形成される空間内に配置される。なお、成形金型１７は、上型１７ａと下型１７ｂとで、リードフレーム１５の枠体１５ｂ（図１３参照）などを挟みこんで支持している。これにより、センサチップ１の上方、およびダイパッド３の下方には、空間が形成され、この空間内に封止用の樹脂が流れ込んで、これらを封止する。また、下型面１７ｇのキャビティ１７ｄには、それぞれ、封止体形成後のリードフレーム１５を成形金型１７から取り出すための押し出し治具であるエジェクタピン１７ｋが配置されている。
【０１３７】
また、成形金型１７は、上型１７ａと下型１７ｂとを型合わせすることにより形成されるポット部１７ｈを有している。ポット部１７ｈは、ゲート部１７ｅやエアベント部１７ｆなどの樹脂流路を介してキャビティ１７ｄと連通されている。また、ポット部１７ｈには、封止体２を形成するための樹脂を充填するためのプランジャ１７ｊが配置されている。
【０１３８】
次に、上型１７ａおよび下型１７ｂの距離を近づけて、型合わせを行う。この時、上型１７ａと下型１７ｂで、リードフレーム１５を挟むことにより、リードフレーム１５は成形金型内で固定される。
【０１３９】
次に、上型１７ａと下型１７ｂの間（成形金型１７内）に図２２に示す封止用の樹脂２ｅを供給し、封止体２を形成する。本工程では、封止用の樹脂２ｅをキャビティ１７ｄ内に供給し、これを熱硬化させて封止体２とする。封止用の樹脂２ｅは、図２２に示すようにタブレット状に形成されたものを、予め加熱することにより、粘度を低下させてポット部１７ｈに投入しておく。また、成形金型１７をあらかじめ加熱しておくことにより樹脂２ｅはポット部１７ｈ内でさらに粘度が低下する。次に、プランジャ１７ｊにより樹脂２ｅを押し出してゲート部１７ｅを介してキャビティ１７ｄ内に供給（注入）する。注入された樹脂２ｅは、キャビティ１７ｄ内の隙間を順次埋めながら充填される。
【０１４０】
ここで、本実施の形態では、成形金型１７内におけるリードフレーム１５の配置をセンサチップ１がコントローラチップ６よりもゲート部１７ｅに近くなるように配置している。このため、封止用の樹脂２ｅを注入する際の樹脂２ｅの流路は、図２４および図２５に示すようにセンサチップ１からコントローラチップ６の方向に流れることとなる。図２４は、本実施の形態の封止工程において、注入する樹脂の流れ方向を示す拡大平面図である。また、図２５は、図２３に示す成形金型内に樹脂を注入している途中の状態を示す拡大断面図である。
【０１４１】
本実施の形態では、コントローラチップ６を製品形成領域１５ａ（図１３参照）の中央に配置する。したがって、図１８に示すようにパッド６ｃとリード５とを接続するワイヤ８ａのうち、最もセンサチップ１の近くに配置されるワイヤ８ａはセンサチップ１との距離が非常に近い。また、センサチップ１は、コントローラチップ６よりも厚いので、封止工程において、封止用の樹脂２ｅを注入する際の圧力によって、ワイヤ８ａのワイヤループ形状がセンサチップ１側に変形すると、ワイヤ８ａとセンサチップ１とが短絡してしまう場合がある。
【０１４２】
特に、センサチップ１は、コントローラチップ６よりも厚いので、コントローラチップ６側からセンサチップ１に向かって封止用の樹脂２ｅを流す場合、センサチップ１の近傍で注入抵抗が大きくなるため、これに応じて注入圧力が大きくなる。この結果、ワイヤ８ａのワイヤループ形状がセンサチップ１側に変形するリスクが増大する。
【０１４３】
そこで、本実施の形態では、注入する樹脂２ｅをセンサチップ１側からコントローラチップ６に向かって流している。これにより、例え、樹脂２ｅ注入時の圧力によって、ワイヤ８ａの形状が変形した場合であっても、ワイヤ８ａは、センサチップ１と反対方向に変形することとなるので、センサチップ１との短絡を防止することができる。
【０１４４】
また、図２５に示すように、シリコンチップ７上に厚さの厚いセンサチップ１を搭載しているため、シリコンチップ７とセンサチップ１の総厚さは非常に厚くなる。したがって、ダイパッド３の高さを十分に下げなければ注入する樹脂２ｅは注入抵抗の少ないダイパッド３の下面側に優先的に流れ、センサチップ１の上方を確実に封止できない場合がある。しかし、本実施の形態によれば、図１８に示すようにオフセット部４ａを複数のリード５が配列される方向に向かって延在する第１吊リード４ｂに形成することにより、ダイパッド３とリード５との高低差を大きくすることができる。つまり、ダイパッド３の高さを十分に下げることができる。したがって、キャビティ１７ｄ内における空間のバランスを調整することができるので、図２５に示すようにセンサチップ１の上方にも樹脂２ｅを確実に流すことができる。この結果、センサチップ１を確実に封止することができる。
【０１４５】
なお、成形金型１７は、ゲート部１７ｅの反対側にエアベント部１７ｆを有しているので、たとえ供給された樹脂２ｅに空気（気泡）が巻き込まれていたとしても、この空気（気泡）はキャビティ１７ｄ内に残留することなく、エアベント部１７ｆを介して外部に抜けるため、形成される封止体２にボイドの問題が発生することはない。
【０１４６】
樹脂２ｅが充填された状態で、成形金型１７を介して樹脂２ｅを加熱した状態で保持すると、樹脂２ｅが硬化して封止体２が形成される。
【０１４７】
次に、上型１７ａおよび下型１７ｂを型開きし、エジェクタピン１７ｋにより封止体２を下面側から押し上げることにより、リードフレーム１５を成形金型１７から取り出す。これにより、複数の封止体２が形成されたリードフレーム１５が得られる。
【０１４８】
次に、封止体２から露出した複数のリード５に外装めっき層（金属層）５ｃを形成する（外装めっき層形成工程）。本工程では、例えば、図２１に示す封止体２が形成されたリードフレーム１５を図示しないめっき槽に投入し、リードフレーム１５をめっき液に浸した状態で、電気めっきを施すことによりリード５の表面にめっき層を成長させることにより外装めっき層５ｃを形成する。
【０１４９】
次に、複数の吊リードおよび複数のリード５のそれぞれと枠体１５ｂとの間をそれぞれ切断する（個片化工程）。本工程は、例えば、ポンチとダイからなるプレス加工用の金型でリードフレーム１５を挟みこんで、リードフレーム１５の不要な部分を切断する。また、この際、封止体２から露出した複数のリード５（アウタリード５ｂ）に曲げ加工を行い、例えば、図７に示すようなガルウィング状に形成する。この工程により、複数のＳＯＰ１０（図５〜図８参照）を取得する。
【０１５０】
最後に、個片化されたＳＯＰ１０の外観を検査し、外装めっき層５ｃの剥離や、封止体２とリード５との間に隙間やクラックが生じていないことを確認し、半導体装置の製造が完了する。
【０１５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１５２】
例えば、本実施の形態では、第１吊リード４ｂにのみオフセット部４ａを形成し、第２吊リード４ｃには、オフセット部４ａを形成しない例について説明した。しかし、図２６に示す変形例であるＳＯＰ２０のように、第１吊リード４ｂおよび第２吊リード４ｃの双方にオフセット部４ａを形成することもできる。図２６は、本実施の形態の変形例であるＳＯＰの内部構造を示す透視平面図である。
【０１５３】
図２６に示すＳＯＰ２０と図５〜図８に示すＳＯＰ１０との相違点は、オフセット部４ａの配置、これに伴う吊リード４、リード５の配置、ダイパッド３の大きさである。
【０１５４】
まず、ＳＯＰ２０では、ダイパッド３は、ダイパッド３から複数のリードが配置される第１辺２ａに向かって延在する２本の第１吊リード４ｂと、第１辺２ａと交差する第２辺２ｂに向かって延在する１本の第２吊リード４ｃとで支持される。つまり、３本の吊リード４で支持されている。ＳＯＰ２０においても、ＳＯＰ１０と同様に、コントローラチップ６は、中央に配置されているため、コントローラチップ６に対して、センサチップ１を配置するサイドの反対側は、ＳＯＰ２０の平面スペースにある程度余裕がある。したがって、２つの第２辺２ｂのうち、コントローラチップ６よりもセンサチップ１から遠くに位置する第２辺（コントローラチップ６側の第２辺）２ｂに向かって延在する第２吊リード４ｃにオフセット部４ａを形成した場合には曲げ加工を施す量（オフセット量）を大きくすることができる。この場合、２つの第１辺２ａに向かって延在する第１吊リード４ｂは、各第１辺２ａについて、それぞれ１本ずつ形成することとなるので、図８に示すＳＯＰ１０と比較すると、第１吊リード４ｂを引き出すスペースを小さくすることができる。したがって、ＳＯＰ２０では、第１辺２ａの長さを短くすることができるので、長辺方向のパッケージ寸法の大型化を抑制することができる。
【０１５５】
ただし、ＳＯＰ２０では、ダイパッド３を３本の吊リード４で支持するため、ダイパッド３の支持強度を向上する必要があり、ＳＯＰ１０のダイパッド３の面積よりもＳＯＰ２０のダイパッド３の面積を大きくすることで、複数の吊リード４のそれぞれの長さを短くするか、第２吊リード４ｃの幅を太くしなければならない。しかし、ダイパッド３の面積を大きくすると、封止体２との密着性が低下してしまうことは既に述べた通りである。したがって、ダイパッド３の面積を小さくするという観点からは、ＳＯＰ１０のように、第１吊リード４ｂのみにオフセット部４ａを形成することが好ましい。
【０１５６】
また、上記実施の形態では、複数の第１吊リード４ｂのそれぞれの一部に曲げ加工を施すことで、複数の第１吊リード４ｂのそれぞれの一部にオフセット部４ａを形成することについて説明したが、複数の第１吊リード４ｂのそれぞれにおいて複数個所（又は、第２吊リード４ｃにおける複数個所）に曲げ加工を施してもよい。この理由は、上記したように、センサチップ１及びコントローラチップ６はシリコンチップ７上に搭載されている。また、センサチップ１の厚さはコントローラチップ６の厚さよりも厚い。そのため、一つのオフセット部４ａでダイパッド３の高さとリード５の高さの差を大きくとろうとすると、曲げ加工を施す量（オフセット量、曲げ量）も大きくする必要がある。そこで、ダイパッド３と封止体２の辺までの距離が大きい場合には、複数の吊リード４のそれぞれにおける複数個所に曲げ加工を施すことで、一つあたりのオフセット量を低減することができ、各オフセット部に生じる曲げ応力を低減することができる。
【０１５７】
また、上記実施の形態では、ダイパッド３の形状として、シリコンチップ７の裏面の一部が封止体２と接触するような形状とすることについて説明したが、ＳＯＰ１０の外形寸法を大きくでき、ダイパッド３と封止体２との界面で生じる剥離量も低減できれば、ダイパッド３の面積がコントローラチップ６およびセンサチップ１の面積の合計よりも大きいダイパッド３を使用してもよい。
【産業上の利用可能性】
【０１５８】
本発明は、センサチップおよびコントローラチップを封止体で樹脂封止した樹脂封止型の半導体装置に利用可能である。
【符号の説明】
【０１５９】
１  センサチップ（第２半導体チップ）
１ａ  主面
１ｂ  裏面
１ｄ  開口部（空洞、貫通孔）
１ｅ  支持体
１ｆ  梁
１ｇ  振動部（可動部）
１ｇａ  振動電極
１ｇｂ  励振部
１ｇｃ  固定電極
１ｈ  パッド
１ｋ  本体部
１ｋａ  主面
１ｋｂ  裏面
１ｋｃ  側面
１ｍ  第１蓋材
１ｎ  第２蓋材
１ｐ  ビア
１ｒ  キャビティ
１ｓ  中空部
２  封止体
２ａ  第１辺
２ｂ  第２辺
２ｃ、２ｄ  窪み部
２ｅ  樹脂
３  ダイパッド
４  吊リード
４ａ  オフセット部
４ａａ  傾斜部
４ａｂ  屈曲部
４ｂ  第１吊リード
４ｃ  第２吊リード
５  リード
５ａ  インナリード
５ｂ  アウタリード
５ｃ  外装めっき層（金属層）
６  コントローラチップ（第１半導体チップ）
６ａ  主面
６ｂ  裏面
６ｃ  パッド
７  シリコンチップ
８  ワイヤ
８ａ  ワイヤ（第１ワイヤ）
８ｂ  ワイヤ（第２ワイヤ）
１０、２０、３０  ＳＯＰ（半導体装置）
１１  実装基板
１１ａ  主面
１１ｂ  ランド
１２  接合材
１５  リードフレーム
１５ａ  製品形成領域
１５ｂ  枠体
１５ｃ  第１辺
１５ｄ  第２辺
１７  成形金型
１７ａ  上型
１７ｂ  下型
１７ｃ  上型面
１７ｄ  キャビティ
１７ｅ  ゲート部
１７ｆ  エアベント部
１７ｇ  下型面
１７ｈ  ポット部
１７ｊ  プランジャ
１７ｋ  エジェクタピン
ＣＮＴＣ  制御回路
ＤＣ  検出回路
ＥＣ  励振回路
ＭＥＭＣ  メモリ回路
ＰＳＣ  電源電位供給回路
ＳＰＣ  信号処理回路
ＳＤＣ  センサ駆動回路
ＳＯＰ  外形形状
ＴＣＣ  温度補償回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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