(57)【要約】【課題】従来に比べてより多くの置換情報を保持することができ、不揮発性半導体記憶装置の不良救済率が改善され、歩留り向上につながる置換情報記憶素子アレイおよびそれを用いた置換情報読出し装置を提供する。【解決手段】置換情報記憶素子アレイは、不揮発性半導体記憶装置の各バンクに対応するＮ本のワード線と、複数のビット線と、複数の記憶素子とを具備し、前記記憶素子は、ワード線毎にビット線を変えてビット線とワード線の交点に対角線上に配置される。ワード線ドライバ、ゲート回路、センスアンプおよび制御回路は、前記置換情報記憶素子アレイを用いて不揮発性半導体記憶装置の書込み・消去動作と読出し動作の両方で置換情報を同時に読出すことを可能とするために２組設けられる。【選択図】      図１
2010140553.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置の冗長回路の置換情報読出し装置に用いられる置換情報記憶素子アレイであって、
不揮発性半導体記憶装置の各バンクに対応するＮ本のワード線と、
前記ワード線と交差して設けられ、置換情報を出力する複数のビット線と、
前記ビット線と前記ワード線とに接続して前記各ワード線上に設けられ、置換情報を記憶する複数の記憶素子とを具備し、
前記記憶素子は、ワード線毎にビット線を変えてビット線とワード線の交点に対角線上に配置されることを特徴とする置換情報記憶素子アレイ。
【請求項２】
各ワード線上には記憶素子が複数ビット設けられ、
ワード線毎にビット線を変えてビット線とワード線の交点に対角線上に記憶素子を配置する構成は、前記複数ビットの各ビット単位で繰返されることを特徴とする請求項１に記載の置換情報記憶素子アレイ。
【請求項３】
不揮発性半導体記憶装置の冗長回路に用いられる置換情報読出し装置であって、
請求項１または２に記載の置換情報記憶素子アレイと、
前記置換情報記憶素子アレイのワード線一端側に配置され、ワード線を駆動する第１ワード線ドライバと、
前記置換情報記憶素子アレイのビット線一端側に配置され、ビット線に出力された置換情報を読出す第１ゲート回路および第１センスアンプと、
前記第１ワード線ドライバ、第１ゲート回路および第１センスアンプを制御する第１制御回路と、
前記置換情報記憶素子アレイのワード線他端側に配置され、ワード線を駆動する第２ワード線ドライバと、
前記置換情報記憶素子アレイのビット線他端側に配置され、ビット線に出力された置換情報を読出す第２ゲート回路および第２センスアンプと、
前記第２ワード線ドライバ、第２ゲート回路および第２センスアンプを制御する第２制御回路とを具備し、
前記第１ワード線ドライバ、第１ゲート回路、第１センスアンプおよび第１制御回路は、不揮発性半導体記憶装置読出し動作時の置換情報読出し用の回路であり、前記第２ワード線ドライバ、第２ゲート回路、第２センスアンプおよび第２制御回路は、不揮発性半導体記憶装置書込み・消去動作時の置換情報読出し用の回路であることを特徴とする置換情報読出し装置。
【請求項４】
前記第１制御回路は、不揮発性半導体記憶装置の読出し動作時に前記第１ワード線ドライバ、第１ゲート回路および第１センスアンプを制御して置換情報を読出し、
前記第２制御回路は、不揮発性半導体記憶装置の書込み・消去動作時に前記第２ワード線ドライバ、第２ゲート回路および第２センスアンプを制御して置換情報を読出すことを特徴とする請求項３に記載の置換情報読出し装置。
【請求項５】
前記２つの置換情報の読出しは、同時であることを特徴とする請求項４に記載の置換情報読出し装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の冗長回路の置換情報読出し装置に用いられる置換情報記憶素子アレイおよびそれを用いた置換情報読出し装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置においては、例えば特許文献１に開示されるように、不良セルを冗長セルと置換するための冗長回路が設けられる。この冗長回路においては、どのセルを置換するかという置換情報を置換情報記憶素子アレイに記憶しておき、この置換情報記憶素子アレイから読出された置換情報を、選択されたアドレスと比較し、不良セルが含まれるアドレスに対して置換動作を行う。
【０００３】
したがって、冗長回路においては、置換情報記憶素子アレイを有して置換情報を読出す置換情報読出し装置が必要で、図５に従来の置換情報読出し装置を具体的に示す。この装置は、ワード線ＷＬ、ビット線ＢＬ、置換情報記憶素子ＭＣからなる置換情報記憶素子アレイ１１と、ワード線ドライバ１２と、ゲート回路１３と、センスアンプ１４と、ラッチ回路１５と、制御回路１６とから構成される。
【０００４】
この装置においては、図６の動作波形図に示すように、電源ＶＣＣの投入時、ワード線ＷＬを駆動し、かつゲート回路１３を制御して、置換情報記憶素子アレイ１１に記憶された置換情報を読出し、センスアンプ１４を介してラッチ回路１５に取込む。
【特許文献１】特開平１１−２３８３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のような従来の置換情報読出し装置では、電源投入時に全ての置換情報をラッチする必要があるため、その回路・レイアウトの関係上充分な置換情報を保持することが不可能な場合があり、置換効率を低下させる問題点があった。
【０００６】
本発明は上記の点に鑑みなされたもので、従来に比べてより多くの置換情報を保持することができるようになるため、不揮発性半導体記憶装置の不良救済率が改善され、歩留り向上につながる置換情報記憶素子アレイおよびそれを用いた置換情報読出し装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の置換情報記憶素子アレイは、不揮発性半導体記憶装置の冗長回路の置換情報読出し装置に用いられる置換情報記憶素子アレイであって、不揮発性半導体記憶装置の各バンクに対応するＮ本のワード線と、前記ワード線と交差して設けられ、置換情報を出力する複数のビット線と、前記ビット線と前記ワード線とに接続して前記各ワード線上に設けられ、置換情報を記憶する複数の記憶素子とを具備し、前記記憶素子は、ワード線毎にビット線を変えてビット線とワード線の交点に対角線上に配置されることを特徴とする。
【０００８】
より具体的な例として、各ワード線上には記憶素子が複数ビット設けられ、ワード線毎にビット線を変えてビット線とワード線の交点に対角線上に記憶素子を配置する構成は、前記複数ビットの各ビット単位で繰返される。
【０００９】
本発明の置換情報読出し装置は、不揮発性半導体記憶装置の冗長回路に用いられる置換情報読出し装置であって、前記置換情報記憶素子アレイと、前記置換情報記憶素子アレイのワード線一端側に配置され、ワード線を駆動する第１ワード線ドライバと、前記置換情報記憶素子アレイのビット線一端側に配置され、ビット線に出力された置換情報を読出す第１ゲート回路および第１センスアンプと、前記第１ワード線ドライバ、第１ゲート回路および第１センスアンプを制御する第１制御回路と、前記置換情報記憶素子アレイのワード線他端側に配置され、ワード線を駆動する第２ワード線ドライバと、前記置換情報記憶素子アレイのビット線他端側に配置され、ビット線に出力された置換情報を読出す第２ゲート回路および第２センスアンプと、前記第２ワード線ドライバ、第２ゲート回路および第２センスアンプを制御する第２制御回路とを具備し、前記第１ワード線ドライバ、第１ゲート回路、第１センスアンプおよび第１制御回路は、不揮発性半導体記憶装置読出し動作時の置換情報読出し用の回路であり、前記第２ワード線ドライバ、第２ゲート回路、第２センスアンプおよび第２制御回路は、不揮発性半導体記憶装置書込み・消去動作時の置換情報読出し用の回路であることを特徴とする。
【００１０】
前記第１制御回路は、不揮発性半導体記憶装置の読出し動作時に前記第１ワード線ドライバ、第１ゲート回路および第１センスアンプを制御して置換情報を読出し、前記第２制御回路は、不揮発性半導体記憶装置の書込み・消去動作時に前記第２ワード線ドライバ、第２ゲート回路および第２センスアンプを制御して置換情報を読出す。この２つの置換情報の読出しは、同時とすることができる。
【発明の効果】
【００１１】
上記のような本発明によれば、１つの置換情報記憶素子アレイを使用して、不揮発性半導体記憶装置の読出し動作時および書込み・消去動作時の置換情報を同時に読出すことが可能となり、従来に比べてより多くの置換情報を置換情報記憶素子アレイに保持できるようになるため、不揮発性半導体記憶装置の不良救済率が改善され、歩留り向上につながる。また、不揮発性半導体記憶装置の読出し動作および書込み・消去動作に合わせて置換情報を読出すことによりラッチ回路が不要で、ラッチ回路による制約がなくなるから、置換情報記憶素子アレイに一層多くの置換情報を保持させて不良救済率を改善でき、歩留り向上を図ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明の置換情報読出し装置の実施の形態を示す回路構成図、図２はその装置の置換情報記憶素子アレイ２１を取出して示す回路構成図、図３は置換情報記憶素子アレイの１ビット部分を詳細に示す回路構成図である。
【００１３】
これらの図において、２１は置換情報記憶素子アレイである。この置換情報記憶素子アレイ２１は、不揮発性半導体記憶装置の内部バンク構成をＮバンク、各バンク内で置換が可能な系統数をＭ系統、各系統の置換情報としてＫビットの情報を必要とすると、図２に示すように、不揮発性半導体記憶装置の各バンクに対応するＮ本のワード線ＷＬと、このワード線ＷＬと交差して設けられ、置換情報を出力する複数（Ｋ×Ｍ×Ｎ）のビット線ＢＬと、このビット線ＢＬとワード線ＷＬとに接続されて各ワード線ＷＬ上に設けられ、置換情報を記憶する複数（Ｋ×Ｍ×Ｎ）の記憶素子ＭＣとからなる。
【００１４】
記憶素子ＭＣは、各ワード線ＷＬ上に複数（Ｋ×Ｍ）ビット設けられる。各ワード線ＷＬ上のＫ×Ｍビットの記憶素子ＭＣが１つのバンクの全ての系統の置換情報を記憶する。この記憶素子ＭＣは、ワード線ＷＬ（バンク）毎に置換情報を区別して出力できるように、ワード線ＷＬ毎にビット線ＢＬを変えてビット線ＢＬとワード線ＷＬの交点に対角線上に配置される。すなわち、図３に示すように、ワード線ＷＬ０上の記憶素子ＭＣは、ビット線ＢＬ０＿０との交点に、ワード線ＷＬ１上の記憶素子ＭＣは、ビット線ＢＬ１＿０との交点に、ワード線ＷＬ２上の記憶素子ＭＣは、ビット線ＢＬ２＿０との交点にそれぞれ設けられ、以下ワード線ＷＬｎ上の記憶素子ＭＣまで同様である。また、記憶素子ＭＣが上記のように各ワード線ＷＬ上に複数ビット設けられるから、ビット線ＢＬを変えて対角線上に配置される構成は、図１および図２に示すように、各ビット単位で繰返し設けられる。図２において、ＭＣ０は１ビット目の対角線上に配置された構成、ＭＣ１は２ビット目の対角線上に配置された構成、ＭＣｍ×ｋは最終ビットの対角線上に配置された構成である。
【００１５】
また、記憶素子ＭＣとしては、図３に示すように不揮発性半導体メモリセルが使用され、ワード線ＷＬとビット線ＢＬの全交点に配置されるが、置換情報記憶素子ＭＣとして用いられる不揮発性半導体メモリセル以外は、ドレインがビット線から切離されて、非動作セルとなっている。置換情報記憶素子ＭＣとして用いられる不揮発性半導体メモリセルは、ゲートがワード線ＷＬに接続され、ソースが共通ソースラインＣＳＬに接続され、ドレインがビット線ＢＬに接続される。
【００１６】
不揮発性半導体記憶装置では、ある特定のバンクに書込み・消去動作を実行中に、別のバンクのメモリセルの情報を読出すことができる。そこで、不揮発性半導体記憶装置の書込み・消去動作と読出し動作の両方で、その置換情報を同時に読出すことを可能とするために、図１の装置では、ワード線ドライバ、ゲート回路、センスアンプおよび制御回路が２組設けられる。
【００１７】
第１ワード線ドライバ２２１、第１ゲート回路２３１、第１センスアンプ２４１および第１制御回路２５１は、不揮発性半導体記憶装置読出し動作時の置換情報読出し用で、ワード線を駆動する第１ドライバ２２１は、置換情報記憶素子アレイ２１のワード線一端側（図では左側）に、ワード線ＷＬに接続して配置される。また、ビット線に出力された置換情報を読出す第１ゲート回路２３１および第１センスアンプ２４１は、置換情報記憶素子アレイ２１のビット線一端側（図では上側）に、ビット線ＢＬに接続して配置される。第１制御回路２５１は、第１ドライバ２２１、第１ゲート回路２３１および第１センスアンプ２４１を制御するため、それらの側方に配置される。
【００１８】
第２ワード線ドライバ２２２、第２ゲート回路２３２、第２センスアンプ２４２および第２制御回路２５２は、不揮発性半導体記憶装置書込み・消去動作時の置換情報読出し用で、ワード線を駆動する第２ドライバ２２２は、置換情報記憶素子アレイ２１のワード線他端側（図では右側）に、ワード線ＷＬに接続して配置される。また、ビット線に出力された置換情報を読出す第２ゲート回路２３２および第２センスアンプ２４２は、置換情報記憶素子アレイ２１のビット線他端側（図では下側）に、ビット線ＢＬに接続して配置される。第２制御回路２５２は、第２ドライバ２２２、第２ゲート回路２３２および第２センスアンプ２４２を制御するため、それらの側方に配置される。
【００１９】
このように構成された図１の装置においては、不揮発性半導体記憶装置のある特定のバンクに対して書込み・消去動作が実行されると、置換情報記憶素子アレイ２１の前記特定のバンクに対応するワード線ＷＬが第２制御回路２５２の制御の下、第２ワード線ドライバ２２２により駆動され、さらに第２ゲート回路２３２および第２センスアンプ２４２が第２制御回路２５２により制御される。したがって、前記ワード線ＷＬ上に接続された記憶素子ＭＣによって、前記特定のバンクの置換情報がビット線ＢＬに出力され、さらに第２ゲート回路２３２および第２センスアンプ２４２を介して読出される。
【００２０】
また、不揮発性半導体記憶装置の別のバンクのメモリセルに対して読出し動作が実行されると、置換情報記憶素子アレイ２１の前記別のバンクに対応するワード線ＷＬが第１制御回路２５１の制御の下、第１ワード線ドライバ２２１により駆動され、さらに第１ゲート回路２３１および第１センスアンプ２４１が第１制御回路２５１により制御される。したがって、前記ワード線ＷＬ上に接続された記憶素子ＭＣによって、前記別のバンクの置換情報がビット線ＢＬに出力され、さらに第１ゲート回路２３１および第１センスアンプ２４１を介して読出される。
【００２１】
ここで、置換情報記憶素子アレイ２１においては、ワード線ＷＬ（バンク）毎に記憶素子ＭＣが接続されるビット線ＢＬを変えて、ワード線ＷＬ（バンク）毎に置換情報を区別して出力できる。したがって、２本のワード線ＷＬを同時に駆動して、不揮発性半導体記憶装置の読出し動作時および書込み・消去動作時の置換情報を同時に読出せる。このとき、書込み・消去動作中のバンクから同時に読出し動作を実行することは仕様で禁止されているため、同一バンクのワード線ＷＬが書込み・消去と読出しとで同時に駆動されることはない。
【００２２】
図４は、上記のような動作に関する波形図で、読出しアドレスで不揮発性半導体記憶装置のバンク０が選択されると、該バンク０に対応する置換情報記憶素子アレイ２１のワード線ＷＬ０が駆動され、該ワード線ＷＬ０上の置換情報が読出されることが示され、読出しアドレスでバンク１が選択されると、該バンク１に対応するワード線ＷＬ１が駆動され、該ワード線ＷＬ１上の置換情報が読出されることが示される。さらに、このような動作と同時に、書込み・消去アドレスで不揮発性半導体記憶装置のバンクｎが選択されると、該バンクｎに対応する置換情報記憶素子アレイ２１のワード線ＷＬｎが駆動され、該ワード線ＷＬｎ上の置換情報が読出されることが示される。
【００２３】
このように、図１の装置によれば、１つの置換情報記憶素子アレイ２１を使用して、不揮発性半導体記憶装置の読出し動作時および書込み・消去動作時の置換情報を同時に読出すことが可能となり、従来に比べてより多くの置換情報を置換情報記憶素子アレイ２１に保持できるようになるため、不揮発性半導体記憶装置の不良救済率が改善され、歩留り向上につながる。また、不揮発性半導体記憶装置の読出し動作および書込み・消去動作に合わせて置換情報を読出すことによりラッチ回路が不要で、ラッチ回路による制約がなくなるから、置換情報記憶素子アレイ２１に一層多くの置換情報を保持させて不良救済率を改善でき、歩留り向上を図ることができる。
【００２４】
なお、図１の装置において、読出された置換情報をラッチ回路に保持してもよい。しかし、図１の装置においては、バンク単位の読出しとなり２バンク分の置換情報数のラッチ回路を用意すればよいので、従来に比較すればやはりラッチ回路による制約がなくなる。図１の装置では、ワード線ドライバ等を２組必要とするが、それによる回路・レイアウトの増大は、従来のラッチ回路に比較すれば格段に少ない。
【００２５】
さらに、図１の装置においては、従来と同様に電源投入時に置換情報記憶素子アレイ２１に記憶された一部の置換情報を読出し、内部回路にラッチすることで、ブロック冗長方式に対しても容易に対応できる構成をとることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の置換情報読出し装置の実施の形態を示す回路構成図。
【図２】図１の装置の置換情報記憶素子アレイを取出して示す回路構成図。
【図３】置換情報記憶素子アレイの１ビット部分を詳細に示す回路構成図。
【図４】本発明の実施の形態の動作波形図。
【図５】従来の置換情報読出し装置を具体的に示す回路構成図。
【図６】従来の装置の動作波形図。
【符号の説明】
【００２７】
２１  置換情報記憶素子アレイ
ＷＬ  ワード線
ＢＬ  ビット線
ＭＣ  記憶素子
２２１  第１ワード線ドライバ
２３１  第１ゲート回路
２４１  第１センスアンプ
２５１  第１制御回路
２２２  第２ワード線ドライバ
２３２  第２ゲート回路
２４２  第２センスアンプ
２５２  第２制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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