(57)【要約】【課題】工程間の制限時間の管理が必要な製品のロットに対して、容易に制限時間の監視および制限時間の超過の検出ができる技術を提供する。【解決手段】工程Ａの着工ではＥＣ−Ｔａｂｌｅから情報を引き出し、工程Ａに着工できる処理パスが存在しない場合にはそこでウエハロットへの着工を凍結する。着工を凍結した場合でもＱ−Ｔｉｍｅ区間における処理パスの有無を定期的に監視することによってＱ−Ｔｉｍｅ区間における処理パスができた時点で凍結解除し、工程Ａに着工する。工程Ｂおよび工程Ｃの着工ではＥＣ−Ｔａｂｌｅから情報を引き出し、工程Ｂおよび工程Ｃに着工できる処理パスが存在しない場合には、そこでウエハロットへの着工を凍結した上で、ウエハロットをＮ２パージステーションへ搬送し、不活性ガスである窒素雰囲気中にて保管する。着工の凍結後はＱ−Ｔｉｍｅ区間における処理パスができた時点で凍結解除する。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体ウエハに対して複数のウエハ処理工程を行う半導体装置の製造方法であって、
前記半導体ウエハは、前記半導体ウエハを１枚以上でまとめたロットとして搬送し、前記ロット毎に各前記ウエハ処理工程を実施し、
前記複数のウエハ処理工程は、前工程完了後から着工前までの制限時間が設けられた第１のウエハ処理工程と、前記第１のウエハ処理工程前に行う第２のウエハ処理工程とを含み、
前記第２のウエハ処理工程の完了後、前記ロットが前記第２のウエハ処理工程から前記第１のウエハ処理工程へ搬送され着工するまでの時間が前記制限時間を超過した場合には、前記ロットへの前記ウエハ処理工程の実施を凍結することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２のウエハ処理工程の完了後、前記ロットが前記第２のウエハ処理工程から前記第１のウエハ処理工程へ搬送され着工するまでの時間が前記制限時間を超過した場合における、前記ロットへの前記ウエハ処理工程の実施の凍結は、前記ロットが前記第１の処理工程へ搬送され、前記第１のウエハ処理工程が着工される前に行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
（ａ）前記半導体ウエハ上に導電性膜を形成する工程、
（ｂ）前記導電性膜上にレジスト層を形成し、前記レジスト層をパターニングする工程、
（ｃ）前記（ｂ）工程後、前記レジスト層をマスクとして前記導電性膜をエッチングする工程、
（ｄ）前記（ｃ）工程後、前記レジスト層に灰化処理を施す工程、
（ｅ）前記（ｄ）工程後、前記半導体ウエハを洗浄し、前記灰化処理が施された前記レジスト層を除去する工程、
を含み、
前記（ｄ）工程は、前記第２のウエハ処理工程であり、
前記（ｅ）工程は、前記第１のウエハ処理工程であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記複数のウエハ処理工程に前記第１のウエハ処理工程は複数かつ連続して含まれ、
複数の前記第１のウエハ処理工程のいずれか１つ以上において、着工前の前記制限時間を超過した場合には、複数の前記第１のウエハ処理工程が完了した後で、前記ロットへの前記ウエハ処理工程の実施の凍結を行うことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
（ａ）前記半導体ウエハ上にアルミニウムを主導電層とする導電性膜を形成する工程、
（ｂ）前記導電性膜上にレジスト層を形成し、前記レジスト層をパターニングする工程、
（ｃ）前記（ｂ）工程後、前記レジスト層をマスクとして前記導電性膜をエッチングする工程、
（ｄ）前記（ｃ）工程後、前記レジスト層に灰化処理を施す工程、
（ｅ）前記（ｄ）工程後、前記半導体ウエハを洗浄し、前記灰化処理が施された前記レジスト層を除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体ウエハ上に前記導電性膜を覆う第１の絶縁層を形成する工程、
（ｇ）前記第１の絶縁層上に第２の絶縁層を形成する工程、
を含み、
前記（ｃ）工程は、前記第２のウエハ処理工程であり、
前記（ｅ）工程、前記（ｆ）工程および前記（ｇ）工程は、それぞれ前記第１のウエハ処理工程であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｅ）工程完了時に前記ウエハ処理工程の実施の凍結が行われた前記ロットに含まれる前記半導体ウエハに対しては、品質検査を行い、前記ウエハ処理工程を実施できる品質の場合には、前記ウエハ処理工程の実施の凍結を解除することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記ウエハ処理工程の実施が凍結された前記ロットは、不活性ガス雰囲気中にて保管することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
（ａ）前記半導体ウエハを洗浄する工程、
（ｂ）前記（ａ）工程後、前記半導体ウエハに熱処理を施し、前記半導体ウエハの主面にＭＩＳＦＥＴのゲート絶縁膜となる酸化膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記ゲート絶縁膜上に前記ＭＩＳＦＥＴのゲート電極となる導電性膜を形成する工程、
を含み、
前記（ａ）工程は、前記第２のウエハ処理工程であり、
前記（ｂ）工程および前記（ｃ）工程は、前記第１のウエハ処理工程であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記ウエハ処理工程の実施が凍結された前記ロットに含まれる前記半導体ウエハに対しては、品質検査を行い、前記ウエハ処理工程を実施できる品質の場合には、前記ウエハ処理工程の実施の凍結を解除することを特徴とする半導体装置の製造方法。
【請求項１０】
半導体ウエハに対して複数のウエハ処理工程を行う半導体装置の製造方法であって、
前記半導体ウエハは、前記半導体ウエハを１枚以上でまとめたロットとして搬送し、前記ロット毎に各前記ウエハ処理工程を実施し、
前記複数のウエハ処理工程は、前工程完了後から着工前までの制限時間が設けられた第１のウエハ処理工程と、前記第１のウエハ処理工程前に行う第２のウエハ処理工程とを含み、
前記第２のウエハ処理工程の完了後、前記ロットへの前記ウエハ処理工程の実施を凍結することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記ウエハ処理工程の実施が凍結された前記ロットに対し、前記第１のウエハ処理工程を前記制限時間内に着工できる処理パスが存在する場合には、前記ウエハ処理工程の実施の凍結を解除することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１のウエハ処理工程は、１台以上の第１のウエハ処理装置によって行い、
前記第１のウエハ処理装置の稼働状況は、装置管理手段によって管理し、
前記処理パスの有無については、前記装置管理手段によって検知することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記ウエハ処理工程の実施が凍結された前記ロットは、不活性ガス雰囲気中にて保管することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
（ａ）前記半導体ウエハを洗浄する工程、
（ｂ）前記（ａ）工程後、前記半導体ウエハに熱処理を施し、前記半導体ウエハの主面にＭＩＳＦＥＴのゲート絶縁膜となる酸化膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記ゲート絶縁膜上に前記ＭＩＳＦＥＴのゲート電極となる導電性膜を形成する工程、
を含み、
前記（ａ）工程は、前記第２のウエハ処理工程であり、
前記（ｂ）工程および前記（ｃ）工程は、前記第１のウエハ処理工程であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記ウエハ処理工程の実施が凍結された前記ロットに含まれる前記半導体ウエハに対しては、品質検査を行い、前記ウエハ処理工程を実施できる品質の場合には、前記ウエハ処理工程の実施の凍結を解除することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０記載の半導体装置の製造方法において、
前記複数のウエハ処理工程に前記第１のウエハ処理工程は複数かつ連続して含まれ、
前記第１のウエハ処理工程は、１台以上の第１のウエハ処理装置によって行い、
前記第１のウエハ処理装置の稼働状況は、装置管理手段によって管理し、
前記装置管理手段は、１台の前記第１のウエハ処理装置の処理能力と前記ロットにおける前記半導体ウエハの枚数とを比較して、前記ロットに対して前記第１のウエハ処理工程に取り掛かる前記第１のウエハ処理装置の台数が最小となるように着工計画を作成することを特徴とする半導体装置の製造方法。
【請求項１７】
半導体ウエハに対して複数のウエハ処理工程を行う半導体装置の製造方法であって、
前記半導体ウエハは、前記半導体ウエハを１枚以上でまとめたロットとして搬送し、前記ロット毎に各前記ウエハ処理工程を実施し、
前記複数のウエハ処理工程は、前工程完了後から着工前までの制限時間が設けられた第１のウエハ処理工程と、前記第１のウエハ処理工程前に行う第２のウエハ処理工程とを含み、
前記第１のウエハ処理工程は、１台以上の第１のウエハ処理装置によって行い、
前記第１のウエハ処理装置の稼働状況は、装置管理手段によって管理し、
前記ロットへの前記第２のウエハ処理工程後、前記第１のウエハ処理装置による処理が可能な処理パスが存在しないことを前記装置管理手段が検知している場合には、前記ロットへの前記ウエハ処理工程の実施を凍結し、
前記第２のウエハ処理工程の完了後、前記ロットが前記第２のウエハ処理工程から前記第１のウエハ処理工程へ搬送され着工するまでの時間が前記制限時間を超過した場合には、前記ロットへの前記ウエハ処理工程の実施を凍結することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第２のウエハ処理工程の完了後、前記ロットが前記第２のウエハ処理工程から前記第１のウエハ処理工程へ搬送され着工するまでの時間が前記制限時間を超過した場合における、前記ロットへの前記ウエハ処理工程の実施の凍結は、前記ロットが前記第１のウエハ処理工程へ搬送され、前記第１のウエハ処理工程が着工される前に行うことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
（ａ）前記半導体ウエハ上に導電性膜を形成する工程、
（ｂ）前記導電性膜上にレジスト層を形成し、前記レジスト層をパターニングする工程、
（ｃ）前記（ｂ）工程後、前記レジスト層をマスクとして前記導電性膜をエッチングする工程、
（ｄ）前記（ｃ）工程後、前記レジスト層に灰化処理を施す工程、
（ｅ）前記（ｄ）工程後、前記半導体ウエハを洗浄し、前記灰化処理が施された前記レジスト層を除去する工程、
を含み、
前記（ｄ）工程は、前記第２のウエハ処理工程であり、
前記（ｅ）工程は、前記第１のウエハ処理工程であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、
前記複数のウエハ処理工程に前記第１のウエハ処理工程は複数かつ連続して含まれ、
複数の前記第１のウエハ処理工程のいずれか１つ以上において、着工前の前記制限時間を超過した場合には、複数の前記第１のウエハ処理工程が完了した後で、前記ロットへの前記ウエハ処理工程の実施の凍結を行うことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
（ａ）前記半導体ウエハ上にアルミニウムを主導電層とする導電性膜を形成する工程、
（ｂ）前記導電性膜上にレジスト層を形成し、前記レジスト層をパターニングする工程、
（ｃ）前記（ｂ）工程後、前記レジスト層をマスクとして前記導電性膜をエッチングする工程、
（ｄ）前記（ｃ）工程後、前記レジスト層に灰化処理を施す工程、
（ｅ）前記（ｄ）工程後、前記半導体ウエハを洗浄し、前記灰化処理が施された前記レジスト層を除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体ウエハ上に前記導電性膜を覆う第１の絶縁層を形成する工程、
（ｇ）前記第１の絶縁層上に第２の絶縁層を形成する工程、
を含み、
前記（ｃ）工程は、前記第２のウエハ処理工程であり、
前記（ｅ）工程、前記（ｆ）工程および前記（ｇ）工程は、それぞれ前記第１のウエハ処理工程であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｅ）工程完了時に前記ウエハ処理工程の実施の凍結が行われた前記ロットに含まれる前記半導体ウエハに対しては、品質検査を行い、前記ウエハ処理工程を実施できる品質の場合には、前記ウエハ処理工程の実施の凍結を解除することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１７記載の半導体装置の製造方法において、
前記ウエハ処理工程の実施が凍結された前記ロットは、不活性ガス雰囲気中にて保管することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
（ａ）前記半導体ウエハを洗浄する工程、
（ｂ）前記（ａ）工程後、前記半導体ウエハに熱処理を施し、前記半導体ウエハの主面にＭＩＳＦＥＴのゲート絶縁膜となる酸化膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記ゲート絶縁膜上に前記ＭＩＳＦＥＴのゲート電極となる導電性膜を形成する工程、
を含み、
前記（ａ）工程は、前記第２のウエハ処理工程であり、
前記（ｂ）工程および前記（ｃ）工程は、前記第１のウエハ処理工程であることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１７記載の半導体装置の製造方法において、
前記ウエハ処理工程の実施が凍結された前記ロットに含まれる前記半導体ウエハに対しては、品質検査を行い、前記ウエハ処理工程を実施できる品質の場合には、前記ウエハ処理工程の実施の凍結を解除することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造工程における工程間の時間管理および工程間の物流制御に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平９−７９１２号公報（特許文献１）は、加工工程間に放置時間制限が要求されているロットが混在している生産システムにおいても、品質を低下させることなく製造効率を向上させるために、連続工程の工程間時間制限を考慮し、処理の予約を確保した後に製造を行う生産システムの技術を開示している。
【０００３】
特開２００５−５１００１号公報（特許文献２）は、検査工程の工程数および作業員の削減と、製品出荷までのサイクルタイム工場および製品の品質向上とを実現するために、レジスト除去工程の終了からの経過時間を監視し、この経過時間が工程間制限時間となった時に、以降に行うべき外観検査工程を省略するように製造工程フローを自動的に書き換える技術を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−７９１２号公報
【特許文献２】特開２００５−５１００１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、半導体集積回路のパターン微細化が進み、自然酸化等により半導体ウエハ（以下、単にウエハと記す）の表面の品質の変化が、デバイスの特性に多大な影響を及ぼす不具合が懸念されている。そのため、ウエハ処理における各工程間の制限時間を細かく管理して、ウエハの品質保持がなされている。ウエハ処理における各工程間において、制限時間を超過してしまったロットについては、製品の歩留りの低下が懸念されることから、即時そのロットの着工を凍結する。凍結後は、そのロットの歩留りの低下具合によって廃棄処分もしくは一部着工続行等の処置がとられる。
【０００６】
上記のようなウエハ処理における各工程間の制限時間の管理工程が増加すると、製造指示書を用いた人手による作業では、製造指示書の発行および伝達に要する時間もかかることから、その制限時間の超過を検知し難く、制限時間を超過してしまったロットの着工を凍結するといった対応を早期に行うことが困難となっている。また、全自動化生産ラインでは、そのような人手が介在することによってウエハ処理装置の稼働時間に空きができてしまう場合があり、半導体装置の生産性を低下させてしまうことも懸念される。
【０００７】
本発明の目的は、工程間の制限時間の管理が必要な製品のロットに対して、容易に制限時間の監視および制限時間の超過の検出ができる技術を提供することにある。
【０００８】
また、本発明の他の目的は、ウエハ処理装置の稼働率を向上できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
（１）本発明による半導体装置の製造方法は、半導体ウエハに対して複数のウエハ処理工程を行う半導体装置の製造方法であって、
前記半導体ウエハは、前記半導体ウエハを１枚以上でまとめたロットとして搬送し、前記ロット毎に各前記ウエハ処理工程を実施し、
前記複数のウエハ処理工程は、前工程完了後から着工前までの制限時間が設けられた第１のウエハ処理工程と、前記第１のウエハ処理工程前に行う第２のウエハ処理工程とを含み、
前記第２のウエハ処理工程の完了後、前記ロットが前記第２のウエハ処理工程から前記第１のウエハ処理工程へ搬送され着工するまでの時間が前記制限時間を超過した場合には、前記ロットへの前記ウエハ処理工程の実施を凍結するものである。
【００１２】
（２）また、本発明による半導体装置の製造方法は、半導体ウエハに対して複数のウエハ処理工程を行う半導体装置の製造方法であって、
前記半導体ウエハは、前記半導体ウエハを１枚以上でまとめたロットとして搬送し、前記ロット毎に各前記ウエハ処理工程を実施し、
前記複数のウエハ処理工程は、前工程完了後から着工前までの制限時間が設けられた第１のウエハ処理工程と、前記第１のウエハ処理工程前に行う第２のウエハ処理工程とを含み、
前記第２のウエハ処理工程の完了後、前記ロットへの前記ウエハ処理工程の実施を凍結するものである。
【００１３】
（３）また、本発明による半導体装置の製造方法は、半導体ウエハに対して複数のウエハ処理工程を行う半導体装置の製造方法であって、
前記半導体ウエハは、前記半導体ウエハを１枚以上でまとめたロットとして搬送し、前記ロット毎に各前記ウエハ処理工程を実施し、
前記複数のウエハ処理工程は、前工程完了後から着工前までの制限時間が設けられた第１のウエハ処理工程と、前記第１のウエハ処理工程前に行う第２のウエハ処理工程とを含み、
前記第１のウエハ処理工程は、１台以上の第１のウエハ処理装置によって行い、
前記第１のウエハ処理装置の稼働状況は、装置管理手段によって管理し、
前記ロットへの前記第２のウエハ処理工程後、前記第１のウエハ処理装置による処理が可能な処理パスが存在しないことを前記装置管理手段が検知している場合には、前記ロットへの前記ウエハ処理工程の実施を凍結し、
前記第２のウエハ処理工程の完了後、前記ロットが前記第２のウエハ処理工程から前記第１のウエハ処理工程へ搬送され着工するまでの時間が前記制限時間を超過した場合には、前記ロットへの前記ウエハ処理工程の実施を凍結するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
工程間の制限時間の管理が必要な製品のロットに対して、容易に制限時間の監視および制限時間の超過の検出ができる。
【００１６】
また、ウエハ処理装置の稼働率を向上できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態である半導体装置の製造工程における、各工程間の制限時間の管理方法の基本例を示す説明図である。
【図２】本発明の一実施の形態である半導体装置の製造工程における、各工程間の制限時間の管理方法の基本例を示す説明図である。
【図３】本発明の一実施の形態である半導体装置の製造工程における、各工程間の制限時間の管理方法の基本例を示す説明図である。
【図４】本発明の一実施の形態である半導体装置の製造工程における、各工程間の制限時間の管理方法の基本例を示す説明図である。
【図５】本発明の一実施の形態である半導体装置の製造工程における、各工程間の制限時間の管理方法の基本例を示す説明図である。
【図６】本発明の一実施の形態である半導体装置の製造工程における、各工程間の制限時間の管理方法の基本例を示す説明図である。
【図７】本発明の一実施の形態である半導体装置の製造工程における、各工程間の制限時間の管理方法の基本例を適用したシステムについて示す説明図である。
【図８】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の一実施の形態である半導体装置の製造工程における、工程間の制限時間の管理方法の例を示す説明図である。
【図１２】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】本発明の一実施の形態である半導体装置の製造工程における、工程間の制限時間の管理方法の例を示す説明図である。
【図１６】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１７】本発明の一実施の形態である半導体装置の製造工程における、工程間の制限時間の管理方法の例を示す説明図である。
【図１８】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】本発明の一実施の形態である半導体装置の製造工程における、工程間の制限時間の管理方法の例を示す説明図である。
【図２４】本発明の他の実施の形態である半導体装置の製造工程における、制限時間で管理された各工程間でのウエハロットの流通について示す説明図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２３】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
本実施の形態１では、半導体装置の製造工程中において、制限時間で管理される工程の管理方法について説明する。図１〜図６は、その管理方法の基本例（６例）を示す説明図である。なお、以降の本実施の形態において、Ｑ−Ｔｉｍｅとは、技術的理由で決まる前工程から次工程までの制限時間を言い、Ｑ−Ｔｉｍｅ区間とは、Ｑ−Ｔｉｍｅで管理される工程の区間を言うものとする。
【００２６】
まず、１つ目の管理方法の基本例は、工程Ｂ（第１のウエハ処理）がＱ−Ｔｉｍｅで管理される工程である場合のものであり、工程Ａ（第２のウエハ処理）完了後から工程Ｂ開始前までがＱ−Ｔｉｍｅ区間となるものである（図１参照）。この場合、工程Ａが完了したウエハロットが、工程Ｂに着工するまでにＱ−Ｔｉｍｅを超過してしまった場合には、そのウエハロットは工程Ｂに着工せずに着工凍結（Hold）するものである。
【００２７】
２つ目の管理方法の基本例は、工程ＣがＱ−Ｔｉｍｅで管理される工程である場合のものであり、工程Ａ完了後から工程Ｃ開始前までがＱ−Ｔｉｍｅ区間となるものである（図２参照）。ここで、工程Ａ完了後から工程Ｃ開始前までのＱ−Ｔｉｍｅ区間で、他の工程Ｂの有無は問わないものとする。この場合、工程Ａが完了したウエハロットが、工程Ｃに着工するまでにＱ−Ｔｉｍｅを超過してしまった場合には、そのウエハロットは、Ｑ−Ｔｉｍｅ超過時点で即時着工凍結（Hold）するものである。
【００２８】
３つ目の管理方法の基本例は、図３に示すように、Ｑ−Ｔｉｍｅで管理される工程（工程Ｂおよび工程Ｃ）を含む工程が連続する、いわゆる連続モジュール工程の場合である。図３に示す例では、工程Ａ（第２のウエハ処理）完了後から工程Ｂ（第１のウエハ処理）開始前まで、および工程Ｂ（第２のウエハ処理）完了後から工程Ｃ（第１のウエハ処理）開始前までの２区間がＱ−Ｔｉｍｅ区間となっている。この場合、工程Ａが完了したウエハロットが、工程Ａ完了後から工程Ｂ開始前までのＱ−Ｔｉｍｅ区間、もしくは工程Ｂ完了後から工程Ｃ開始前までのＱ−Ｔｉｍｅ区間でＱ−Ｔｉｍｅを超過してしまった場合には、そのウエハロットへの着工は、連続工程の最終工程である工程Ｄが完了した時点で着工凍結（Hold）するものである。
【００２９】
４つ目の管理方法の基本例は、１つ目の管理方法とほぼ同様であるが、工程Ｂに着工せずに凍結（Hold）となったウエハロットを窒素（不活性ガス）パージステーションへ搬送し、窒素ガス雰囲気中にて保管するものである（図４参照）。
【００３０】
５つ目の管理方法の基本例は、工程ＣがＱ−Ｔｉｍｅで管理される工程である場合のもので、工程Ａ完了後から工程Ｃ開始前までがＱ−Ｔｉｍｅ区間となるものであり、工程Ａ完了後から工程Ｃ開始前までのＱ−Ｔｉｍｅ区間で、他の工程Ｂの有無は問わない点は図２に示した２つ目の基本例と同様である（図５参照）。この場合、工程Ａが完了したウエハロットが、工程Ｃに着工するまでにＱ−Ｔｉｍｅを超過してしまった場合には、そのウエハロットに対して、工程Ｂ、工程Ｃもしくはそれら両方の工程への来歴情報を付与して管理するものである。
【００３１】
６つ目の管理方法の基本例は、工程ＣがＱ−Ｔｉｍｅで管理される工程である場合のもので、工程Ａ完了後から工程Ｃ開始前までがＱ−Ｔｉｍｅ区間となるものであり、工程Ａ（第２のウエハ処理）完了後から工程Ｃ（第１のウエハ処理）開始前までのＱ−Ｔｉｍｅ区間で、他の工程Ｂの有無は問わない点は図２に示した２つ目の基本例および図５に示した５つ目の基本例と同様である（図６参照）。この場合、工程Ａが完了したウエハロットは、工程Ａが完了した時点で着工凍結（Hold）するものである。
【００３２】
次に、上記管理方法の基本例を適用したシステム例について、図７を用いて説明する。
【００３３】
図７に示すシステム例は、前述の管理方法の基本例のうち、４つ目の基本例（図４参照）および６つ目の基本例（図６参照）が含まれている。図７に示される工程Ａ、工程Ｂおよび工程Ｃの着工状況と、これらの工程に関わるウエハ処理装置である装置Ａ〜装置Ｆの稼働状況については、装置制御情報であるＥＣ（Equipment Chamber）−Ｔａｂｌｅ（装置管理手段）によって管理されている。また、そのＥＣ−Ｔａｂｌｅから情報を引き出すことによって、装置Ａ〜装置Ｆの稼働状況を監視し、Ｑ−Ｔｉｍｅ区間における処理パスの有無、すなわちＱ−Ｔｉｍｅ内で着工可能な装置の有無を定期的もしくは任意のタイミングで判定することができる。
【００３４】
図７において、工程Ａに着工するに当たっては、ＥＣ−Ｔａｂｌｅから情報を引き出し、工程Ａに着工できる処理パスが存在しない場合には、そこでウエハロットへの着工を凍結（Hold）する。すなわち、６つ目の基本例（図６参照）の状態となる。着工を凍結した場合でも、Ｑ−Ｔｉｍｅ区間における処理パスの有無を定期的に監視することによって、Ｑ−Ｔｉｍｅ区間における処理パスができた時点で凍結解除し、工程Ａに着工することができる。
【００３５】
工程Ｂおよび工程Ｃは、Ｑ−Ｔｉｍｅで管理されるが、着工時にウエハの表面に自然酸化膜が形成されている等のウエハの改質を避けなければならない工程である。そこで、工程Ｂおよび工程Ｃに着工するに当たっては、ＥＣ−Ｔａｂｌｅから情報を引き出し、工程Ｂおよび工程Ｃに着工できる処理パスが存在しない場合には、そこでウエハロットへの着工を凍結（Hold）した上で、ウエハロットをＮ２（窒素）パージステーションへ搬送し、不活性ガスである窒素雰囲気中にて保管することで、ウエハロットを救済することが可能となる。すなわち、４つ目の基本例（図４参照）の状態となる。着工の凍結後は、前述のようにＱ−Ｔｉｍｅ区間における処理パスができた時点で凍結解除し、工程Ｂもしくは工程Ｃに着工することができる。
【００３６】
上記のようにＱ−Ｔｉｍｅによる管理を実施する工程において、ＥＣ−Ｔａｂｌｅを用いて装置Ａ〜装置Ｆの稼働状況を監視し、ウエハロットの着工凍結もしくは着工凍結解除を行うことにより、Ｑ−Ｔｉｍｅで管理しなければならないウエハロットの監視およびＱ−Ｔｉｍｅの超過の検出を容易に行えるようになる。それにより、Ｑ−Ｔｉｍｅ超過に起因する製造歩留り低下の発生頻度を大幅に低減することが可能となる。
【００３７】
次に、具体的な半導体装置の製造工程中における上記管理方法の適用例について、図８〜図２３を用いて工程順に説明する。本実施の形態１の半導体装置は、たとえばｎチャネル型ＭＩＳＦＥＴを有するものである。
【００３８】
まず、図８に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる基板１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。次いでこの酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００３９】
続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０ｎｍ程度の溝を形成した後、エッチングで溝の内壁に生じたダメージ層を除去するために、基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
【００４０】
続いて、ＣＶＤ法にて基板１上に酸化シリコン膜を堆積した後、この酸化シリコン膜の膜質を改善するために、基板１を熱処理して酸化シリコン膜をデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いた化学機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）法でその酸化シリコン膜を研磨して溝の内部に残すことにより、表面が平坦化された素子分離溝２を形成する。
【００４１】
続いて、熱リン酸を用いたウェットエッチングで基板１の活性領域上に残った窒化シリコン膜を除去した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｎチャネルＭＩＳＦＥＴが形成される領域にＢ（ホウ素）をイオン注入してｐ型ウエル４を形成する。
【００４２】
次に、図９に示すように、たとえばフッ酸系の洗浄液を用いて基板１（ｐ型ウエル４）の主面をウェット洗浄（前洗浄）した後、約８００℃の熱酸化によりｐ型ウエル４の表面（主面）に清浄な酸化膜からなるゲート絶縁膜５を形成する。
【００４３】
次に、図１０に示すように、ゲート絶縁膜５の上部に、ＣＶＤ法にてｎ型の導電型を有する不純物（たとえばＡｓ（ヒ素）またはＰ（リン））がドープされた膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜（導電性膜）６を堆積する。次いで、基板１に洗浄処理（後洗浄）を施す。
【００４４】
ここで、上記のフッ酸系の洗浄液を用いて基板１（ｐ型ウエル４）の主面をウェット洗浄した工程からゲート絶縁膜５を形成する工程までと、ゲート絶縁膜５を形成した工程から低抵抗多結晶シリコン膜６を堆積する工程までとがＱ−Ｔｉｍｅ区間となり、前述の４つ目の管理方法の基本例（図４参照）を適用することができる（図１１参照）。すなわち、ゲート絶縁膜５を形成する工程およびその前後では、時間の経過と共に基板１（ｐ型ウエル４）の表面には自然酸化膜が形成されていくことから、Ｑ−Ｔｉｍｅを超過するとゲート絶縁膜５の膜厚および膜質に変動が生じ、ｎチャネル型ＭＩＳＦＥＴの特性に影響を与え、半導体装置の歩留りを低下させてしまう不具合が懸念される。
【００４５】
そこで、上記のようなゲート絶縁膜５の膜厚および膜質の変動を防ぐためには、Ｑ−Ｔｉｍｅ区間を可能な限り短くするか、もしくは自然酸化膜の形成自体を防ぐ必要がある。ここでは、自然酸化膜の形成自体を防ぐことを選択し、前述の４つ目の管理方法の基本例（図４参照）を適用する。すなわち、ゲート絶縁膜５を形成する前のフッ酸系の洗浄液を用いた基板１の洗浄工程が完了したら、ＥＣ−Ｔａｂｌｅから情報を引き出し、ゲート絶縁膜５を形成する工程に着工できる処理パスの有無を確認する。その処理パスが存在しない場合には、１枚以上の基板１（ウエハ状）からなるウエハロットは、着工を凍結（Hold）した上で、Ｎ２パージステーションへ搬送し、不活性ガスである窒素雰囲気中にて保管することで、自然酸化膜の形成（発生）を防ぐことが可能となる。ゲート絶縁膜５の形成工程が完了した後の低抵抗多結晶シリコン膜６を堆積する工程までのＱ−Ｔｉｍｅ区間でも同様のウエハロットの管理を行う。なお、Ｎ２パージステーションは、必要に応じて複数配置され、それぞれ予め該当する工程毎に割り当てられており、ウエハロットは該当するＮ２パージステーションへ搬送される。
【００４６】
次に、図１２に示すように、低抵抗多結晶シリコン膜６上にフォトレジスト膜（レジスト層）７を塗布した後、そのフォトレジスト膜７をフォトリソグラフィ技術によりパターニングする。
【００４７】
次に、図１３に示すように、パターニングされたフォトレジスト膜７をマスクにしたドライエッチングにより低抵抗多結晶シリコン膜６をパターニングすることにより、ゲート電極８を形成する。
【００４８】
次に、図１４に示すように、フォトレジスト膜７に対してアッシング（灰化）処理を施す。続いて、基板１を洗浄することにより、アッシングされたフォトレジスト膜７を除去する。
【００４９】
ここで、上記のフォトレジスト膜７に対してアッシング処理を施した工程から基板１の洗浄によりフォトレジスト膜７を除去する工程までがＱ−Ｔｉｍｅ区間となり、前述の１つ目の管理方法の基本例（図１参照）を適用することができる（図１５参照）。すなわち、フォトレジスト膜７のアッシング処理後は、時間の経過と共に異物の発生量が増加し、この異物が基板１に付着することによって半導体装置の歩留りを低下させてしまう不具合が懸念される。
【００５０】
そこで、上記のような異物の発生に起因する半導体装置の歩留りの低下を防ぐためには、フォトレジスト膜７に対してアッシング処理を施した工程から基板１の洗浄によりフォトレジスト膜７を除去するまでをＱ−Ｔｉｍｅ区間とし、Ｑ−Ｔｉｍｅを超過してしまった場合には、該当する基板１が含まれるウエハロットについては、基板１の洗浄によるフォトレジスト膜７を除去する工程に着工せず、着工凍結（Hold）するものである。それにより、異物の付着した基板１が次工程以降へ流通してしまうことを防ぐことが可能となる。
【００５１】
次に、図１６に示すように、基板１上に、たとえば酸化シリコン膜を堆積した後、その酸化シリコン膜を異方的にエッチングすることにより、ゲート電極８の側壁にサイドウォールスペーサを形成する。次いで、基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にＰまたはＡｓをイオン注入することよって、そのサイドウォールスペーサに対してｎ型半導体領域を自己整合的に形成し、ＬＤＤ構造のｎ型半導体領域（ソース、ドレイン）９を形成することができる。ここまでの工程により、ｎチャネル型ＭＩＳＦＥＴＱｎを形成することができる。なお、サイドウォールスペーサを形成する前に、ｐ型ウエル４にＰまたはＡｓをイオン注入することよってｎ−型半導体領域を形成しておくことによって、ｎ型半導体領域９と併せてＬＤＤ（Lightly Doped Drain）構造としてもよい。
【００５２】
次に、基板１上に金属膜としてＣｏ（コバルト）膜を堆積する。続いて、基板１に熱処理を施すことによってＣｏ膜とＳｉ（シリコン）とを反応させることにより、ゲート電極８およびｎ型半導体領域９の表面にシリサイド膜１３としてＣｏＳｉ２膜を形成する。これらのシリサイド膜１３を形成することで、ゲート電極８の表面およびｎ型半導体領域９の表面の接触抵抗を低減することができる。また、本実施の形態１では、シリサイド膜としてＣｏを用いたＣｏＳｉ２膜を例示したが、他の材料としてＮｉ(ニッケル)、Ｍｏ（モリブデン）およびＴｉ等を用いても同様の効果を得ることができる。
【００５３】
続いて、基板１上に層間絶縁膜１０となる酸化シリコン膜を形成した後、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその層間絶縁膜１０をエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）９の上部にコンタクトホール１１を形成する。次いで、そのコンタクトホール１１内を含む基板１上に、バリアメタル膜（ＴｉＮ（窒化チタン）膜、Ｔｉ（チタン）膜もしくはそれらの積層膜）を形成した後、さらにＷ（タングステン）膜を堆積し、そのコンタクトホール１１をＷ膜で埋め込む。その後、コンタクトホール１１以外の層間絶縁膜１０上のバリアメタル膜およびＷ膜を、たとえばＣＭＰ法により除去し、プラグ１２を形成する。
【００５４】
次に、層間絶縁膜１０上に、たとえば窒化シリコン膜からなるエッチングストッパ膜１４Ａおよび酸化シリコン膜１４Ｂを順次堆積することにより、層間絶縁膜１４を形成する。エッチングストッパ膜１４Ａは、その上層の絶縁膜に配線形成用の溝や孔を形成する際に、その掘り過ぎによって下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。本実施の形態１では、このエッチングストッパ膜１４Ａとして窒化シリコン膜を用いることを例示するが、窒化シリコン膜の代わりにプラズマＣＶＤ法で堆積したＳｉＣ（炭化シリコン）膜またはＳｉＣ膜の成分中にＮを所定量含むＳｉＣＮ（炭窒化シリコン）膜を用いてもよい。ＳｉＣ膜およびＳｉＣＮ膜は、窒化シリコン膜より相対的に比誘電率が低いので、エッチングストッパ膜１４ＡとしてＳｉＣ膜またはＳｉＣＮ膜を用いることにより、本実施の形態１の半導体装置における配線遅延を改善することができる。また、酸化シリコン膜１４Ｂを形成する際に、Ｆ（フッ素）を添加してもよい。Ｆを添加することにより、酸化シリコン膜１４Ｂの誘電率を下げることができるので、本実施の形態１の半導体装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００５５】
続いて、層間絶縁膜１４を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、埋め込み配線形成用の配線溝１５を形成する。次いで、配線溝１５の底部に露出したプラグ１２の表面の反応層を除去するために、Ａｒ（アルゴン）雰囲気中にてスパッタエッチングによる基板１の表面処理を行う。
【００５６】
続いて、基板１の全面に、バリア導体膜となる、たとえば窒化タンタル膜を、タンタルターゲットをアルゴン／窒素混合雰囲気中にて反応性スパッタリングを行なうことで堆積する。この窒化タンタル膜の堆積は、この後の工程において堆積するＣｕ（銅）膜の密着性の向上およびＣｕの拡散防止のために行うもので、その膜厚は約３０ｎｍとすることを例示できる。なお、本実施の形態１においては、そのバリア導体膜として窒化タンタル膜を例示するが、タンタル等の金属膜、窒化タンタルとタンタルとの積層膜、窒化チタン膜あるいは金属膜と窒化チタン膜との積層膜等であってもよい。バリア導体膜がタンタルまたは窒化タンタルの場合には、窒化チタンを用いた場合よりＣｕ膜との密着性がよい。また、バリア導体膜が窒化チタン膜の場合、この後の工程であるＣｕ膜の堆積直前に窒化チタン膜の表面をスパッタエッチングすることも可能である。このようなスパッタエッチングにより、窒化チタン膜の表面に吸着した水、酸素分子等を除去し、Ｃｕ膜の接着性を改善することができる。この技術は、特に、窒化チタン膜の堆積後、真空破壊して表面を大気に曝し、Ｃｕ膜を堆積する場合に効果が大きい。なお、この技術は窒化チタン膜に限られず、窒化タンタル膜においても、効果の差こそあるが有効である。
【００５７】
続いて、上記バリア導体膜が堆積された基板１の全面に、シード膜となる、たとえばＣｕ膜またはＣｕ合金膜を堆積する。このシード膜をＣｕ合金膜とする場合には、その合金中にＣｕを８０重量パーセント程度以上含むようにする。シード膜は、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法によって堆積し、その膜厚は、配線溝１５の内部を除いたバリア導体膜の表面において１００ｎｍ〜２００ｎｍ程度、好ましくは１５０ｎｍ程度となるようにする。本実施の形態１においては、シード膜の堆積にイオン化スパッタリング法を用いる場合を例示するが、長距離スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよく、ＣＶＤ成膜ユニットがバリア導体膜の形成室と結合していれば高真空状態を維持できるので、堆積したバリア導体膜の表面が酸化してしまうことを防ぐことができる。
【００５８】
次に、シード膜が堆積された基板１の全面に、Ｃｕ膜を配線溝１５を埋め込むように堆積する。この配線溝１５を埋め込むＣｕ膜は、たとえば電解めっき法にて形成し、めっき液としては、たとえばＨ２ＳＯ４（硫酸）に１０％のＣｕＳＯ４（硫酸銅）およびＣｕ膜のカバレージ向上用の添加剤を加えたものを用いる。配線溝１５を埋め込むＣｕ膜の形成に電解めっき法を用いた場合、そのＣｕ膜の成長速度を電気的に制御できるので、配線溝１５の内部におけるそのＣｕ膜のカバレージを向上することができる。なお、本実施の形態１においては、配線溝１５を埋め込むＣｕ膜の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電圧印加を必要としないので、電圧印加に起因する基板１のダメージを、電解めっき法を用いた場合よりも低減することができる。
【００５９】
続いて、アニール処理によってＣｕ膜の歪みを緩和させることにより、良質なＣｕ膜を得ることができる。
【００６０】
次に、層間絶縁膜１４上の余分なバリア導体膜およびＣｕ膜を除去し、配線溝１５内にバリア導体膜およびＣｕ膜を残すことにより、配線溝１５の底部にてプラグ１２と電気的に接続する埋め込み配線１６を形成する。バリア導体膜およびＣｕ膜の除去は、ＣＭＰ法を用いた研磨により行う。
【００６１】
次に、層間絶縁膜１４の上部に、窒化シリコン膜を堆積する。次いで、その窒化シリコン膜上に窒化シリコン膜、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次堆積することにより、層間絶縁膜１７を形成する。なお、この層間絶縁膜１７を形成するに当たり、酸化シリコン膜の代わりに誘電率が約４．３以下の低誘電率絶縁膜（たとえばＳｉＯＦ）を形成してもよい。
【００６２】
続いて、その層間絶縁膜１７をエッチングして、その底部が埋め込み配線１６と接するコンタクトホール１８を形成した後、さらに層間絶縁膜１７のうち上層の酸化シリコン膜および窒化シリコン膜をエッチングすることにより、配線溝１９を形成する。次いで、基板１に対して洗浄処理を施す。
【００６３】
ここで、上記の層間絶縁膜１４を形成した工程から、コンタクトホール１８および配線溝１９を形成する工程を経て、基板１を洗浄する工程までがＱ−Ｔｉｍｅ区間となり、前述の２つ目の管理方法の基本例（図２参照）を適用することができる（図１７参照）。すなわち、コンタクトホール１８および配線溝１９を形成する工程において、時間の経過と共にコンタクトホール１８の底部に露出する埋め込み配線１６を形成するＣｕ膜も消失（エッチング）が進んでしまう不具合が懸念される。
【００６４】
そこで、上記のような埋め込み配線１６（Ｃｕ膜）の消失を防ぐためには、Ｑ−Ｔｉｍｅ区間でＱ−Ｔｉｍｅを超過してしまった場合には、該当する基板１が含まれるウエハロットについては、Ｑ−Ｔｉｍｅを超過した時点で即時着工凍結（Hold）する。それにより、コンタクトホール１８下の埋め込み配線１６を形成するＣｕ膜が一部消失してしまった基板１が次工程以降へ流通してしまうことを防ぐことが可能となる。
【００６５】
次に、図１８に示すように、配線溝１９およびコンタクトホール１８の内部を含む層間絶縁膜１７の上部に、たとえば窒化チタン膜からなるバリアメタル膜およびＣｕ膜を順次堆積した後、ＣＭＰ法により層間絶縁膜１７上のバリアメタル膜およびＣｕ膜を除去することにより埋め込み配線２０を形成する。
【００６６】
次に、図１９に示すように、層間絶縁膜１７、コンタクトホール１８、配線溝１９および埋め込み配線２０を形成した工程と同様の工程を繰り返すことにより、層間絶縁膜２１、コンタクトホール２２、配線溝２３、埋め込み配線２４、層間絶縁膜２５、コンタクトホール２６、配線溝２７および埋め込み配線２８を形成し、多層配線構造を形成する。層間絶縁膜１７、コンタクトホール１８、配線溝１９および埋め込み配線２０を形成した工程と同様の工程をさらに繰り返し、さらに多層な配線構造としてもよい。
【００６７】
次に、層間絶縁膜２５の上部に、窒化シリコン膜および酸化シリコン膜を順次堆積することにより、層間絶縁膜２９を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその層間絶縁膜２９をエッチングし、その底部が埋め込み配線２８と接するコンタクトホール３０を形成する。次いで、そのコンタクトホール３０の内部を含む層間絶縁膜２９の上部にバリアメタル膜（ＴｉＮ膜、Ｔｉ膜もしくはこれらの積層膜）およびＷ膜を順次堆積した後、層間絶縁膜２９の上部のバリアメタル膜およびＷ膜をＣＭＰ法により除去し、プラグ３１を形成する。なお、この時、Ｗ膜の代わりにＣｕ膜を用いてもよい。
【００６８】
次に、層間絶縁膜２９上にてプラグ３１と接続する配線３２を形成する。配線３２は、層間絶縁膜２９の上部にＴｉ膜３２Ａ、主導電層となるＡｌ（アルミニウム）合金膜３２ＢおよびＴｉＮ膜３２Ｃを順次堆積した後、これらの薄膜をフォトリソグラフィ技術によりパターニングされたフォトレジスト膜３３をマスクとしてエッチングすることにより形成する。
【００６９】
次に、図２０に示すように、フォトレジスト膜３３に対してアッシング（灰化）処理を施す。続いて、基板１を洗浄することにより、アッシングされたフォトレジスト膜３３を除去する。
【００７０】
次に、図２１に示すように、基板１上に配線３２を覆う窒化シリコン膜を堆積することで、表面保護膜（第１の絶縁層）３４を形成する。続いて、図２２に示すように、たとえば表面保護膜３４上に酸化シリコン膜（第２の絶縁層）３５を堆積する。続いて、基板１に洗浄処理を施す。
【００７１】
ここで、上記の配線３２を形成（エッチングによるパターニング）した工程から基板１の洗浄によるアッシングされたフォトレジスト膜３３の除去工程までと、基板１の洗浄によるアッシングされたフォトレジスト膜３３の除去工程から表面保護膜３４を形成する工程までと、表面保護膜３４を形成する工程から酸化シリコン膜３５を形成する工程までとのそれぞれは、Ｑ−Ｔｉｍｅ区間となる。すなわち、前述の３つ目の管理方法の基本例（図３参照）を適用することができるようになる（図２３参照）。これらのＱ−Ｔｉｍｅが適用される工程においては、Ｑ−Ｔｉｍｅを超過すると、配線３２を形成するアルミニウムの自然腐食が進行して導電性に悪影響を与え、品質低下を招く不具合が懸念される。
【００７２】
上記の一連の工程（図２３参照）では、各々のＱ−Ｔｉｍｅ区間でＱ−Ｔｉｍｅを超過してしまった場合には、品質低下が発生してしまうことが懸念されることから、可能な限り早期のウエハロットの流通が求められる。そのため、いずれかのＱ−Ｔｉｍｅ区間でＱ−Ｔｉｍｅ超過が発生した場合でも、連続するＱ−Ｔｉｍｅ区間の最後、すなわち酸化シリコン膜３５を形成する工程が完了してから着工凍結（Hold）を行う。これら一連の工程では、いずれかのＱ−Ｔｉｍｅ区間でＱ−Ｔｉｍｅを超過しても、最後のＱ−Ｔｉｍｅで管理される酸化シリコン膜３５を形成する工程が完了するまでウエハロットの流通を行う。従って、ウエハロットに対する着工凍結（Hold）を行うのは、酸化シリコン膜３５の形成後における基板１の洗浄工程に仕掛かる直前となる。
【００７３】
上記のように、酸化シリコン膜３５の形成後における基板１の洗浄工程に仕掛かる直前に着工凍結（Hold）がなされたウエハロットに対しては、品質チェックを実施するために、そのウエハロットに含まれる各基板１に対して必要な検査（測定）が行われる。検査（測定）結果が満足いくものであれば、そのウエハロットに対する着工凍結（Hold）は解除し、流通を再開する。その結果、着工凍結（Hold）されたウエハロットに含まれる基板１についても、可能な限り救済することができるようになる。また、ウエハロット中に満足いく結果の基板１と、満足しない結果の基板１が混在している場合には、満足いく結果の基板１のみ救済する。
【００７４】
上記配線３２の一部は、チップ外部との電気的接続をとるためのボンディングパッドとなり、たとえばＡｕ（金）からなるボンディングワイヤが接続される。すなわち、図示は省略するが、酸化シリコン膜３５および表面保護膜３４に配線３２に達する開口部を形成し、ボンディングワイヤ接続部を形成する。次いで、基板１を各々のチップに個片化し、各々のチップを配線基板もしくはリードフレーム等の実装基板に搭載（ダイボンディング）する。その後、チップのボンディングワイヤ接続部と実装基板のボンディングパッドとをボンディングワイヤによって接続し、本実施の形態の半導体装置を製造する。
【００７５】
（実施の形態２）
本実施の形態２では、Ｑ−Ｔｉｍｅで管理される工程における、ウエハ処理装置の割り当て方法について説明する。
【００７６】
図２４は、本実施の形態２における、Ｑ−Ｔｉｍｅで管理された各工程間でのウエハロットの流通について示す説明図である。図２４に示す例では、前記実施の形態１で説明したＱ−Ｔｉｍｅによる管理方法の６つの基本例のうち、６つ目の基本例（図６参照）が含まれている。
【００７７】
本実施の形態２では、前記実施の形態１において図７を用いて説明したＥＣ−ＴａｂｌｅがＱ−Ｔｉｍｅ区間に含まれる工程で用いられるウエハ処理装置（第１のウエハ処理装置）の能力情報も管理する。すなわち、ＥＣ−Ｔａｂｌｅによって、Ｑ−Ｔｉｍｅ区間に含まれる最初の工程で用いられる装置Ａ１、装置Ａ２および装置Ａ３からなる装置Ａ群、Ｑ−Ｔｉｍｅ区間での２番目の工程で用いられる装置Ｂ１、装置Ｂ２および装置Ｂ３からなる装置Ｂ群、およびＱ−Ｔｉｍｅ区間での最後の工程で用いられる装置Ｃ１および装置Ｃ２からなる装置Ｃ群の稼働状況および任意の時点での処理能力を管理するものである。それにより、それら装置群のうちで、最小能力数でウエハロットの処理に当たれるように自動的にスケジューリング（着工計画）を実施するものである。
【００７８】
たとえば、１つのウエハロットに含まれる基板１の枚数が１２枚であるとすると、２ロット分の着工凍結を解除して、Ｑ−Ｔｉｍｅ区間が開始する工程への流し込みをスケジューリングすることができる。図２４においては、各ウエハ処理装置の処理能力を１２とし、使用不可のウエハ処理装置（装置Ａ２）へのウエハロットの割り付けはできないもの（処理能力は０）として装置群毎の能力情報を表記している。また、図２４に示す例では、ウエハロットの受け入れ準備が整って「待機中」となっているウエハ処理装置への割り付けを優先的に行い、次いで、他のウエハロットに対して着工中となっているウエハ処理装置への割り付けを行うスケジューリングを行っている。
【００７９】
上記のような本実施の形態２によれば、ウエハ処理装置の能力情報および稼動情報を考慮したウエハロットの物流制御ができるようになる。それにより、Ｑ−Ｔｉｍｅで管理される工程でのウエハロットに対するＴＡＴ（Turn Around Time）を改善できるようになる。また、ウエハ処理装置の能力情報および稼動情報を考慮して、Ｑ−Ｔｉｍｅで管理される工程へのウエハロットの流し込みを自動的にスケジューリングできるようになるので、Ｑ−Ｔｉｍｅで管理される工程におけるウエハ処理装置の稼働率を向上することができるようになる。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８１】
本発明の半導体装置の製造方法は、制限時間による工程および工程間の管理が必要な半導体装置の製造工程に広く適用することができる。
【符号の説明】
【００８２】
１  基板
２  素子分離溝
４  ｐ型ウエル
５  ゲート絶縁膜
６  低抵抗多結晶シリコン膜（導電性膜）
７  フォトレジスト膜（レジスト層）
８  ゲート電極
９  ｎ型半導体領域（ソース、ドレイン）
１０  層間絶縁膜
１１  コンタクトホール
１２  プラグ
１３  シリサイド膜
１４  層間絶縁膜
１４Ａ  エッチングストッパ膜
１４Ｂ  酸化シリコン膜
１５  配線溝
１６  埋め込み配線
１７  層間絶縁膜
１８  コンタクトホール
１９  配線溝
２０  埋め込み配線
２１  層間絶縁膜
２２  コンタクトホール
２３  配線溝
２４  埋め込み配線
２５  層間絶縁膜
２６  コンタクトホール
２７  配線溝
２８  埋め込み配線
２９  層間絶縁膜
３０  コンタクトホール
３１  プラグ
３２  配線
３２Ａ  Ｔｉ膜
３２Ｂ  Ａｌ合金膜
３２Ｃ  ＴｉＮ膜
３３  フォトレジスト膜
３４  表面保護膜（第１の絶縁層）
３５  酸化シリコン膜（第２の絶縁層）
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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