(57)【要約】【課題】 ナノチューブまたはナノワイヤを用いて垂直選択ダイオードを形成することにより、従来技術に比べてダイオードを介した電流密度の増加及び整流特性の向上を可能にし、それとともに素子の集積度を更に増加させることのできる抵抗性メモリ素子及びその製造方法を提供する。【解決手段】本発明の抵抗性メモリ素子は、基板上の第１導電配線１１と、該第１導電配線１１上に位置し、ナノワイヤまたはナノチューブからなる垂直選択ダイオード１２と、該垂直選択ダイオード１２上に位置し、抵抗層１３Ｂを備える抵抗要素１３と、該抵抗要素１３上の第２導電配線１４とを備える。【選択図】図１Ａ
2010114422.tif 000002
【特許請求の範囲】
【請求項１】
基板上の第１導電配線と、
該第１導電配線上に位置し、ナノワイヤまたはナノチューブからなる垂直選択ダイオードと、
該垂直選択ダイオード上に位置し、抵抗層を備える抵抗要素と、
該抵抗要素上に位置する第２導電配線と、
を備えることを特徴とする抵抗性メモリセル。
【請求項２】
前記第１導電配線または前記第２導電配線は、金属からなることを特徴とする請求項１に記載の抵抗性メモリセル。
【請求項３】
前記ナノワイヤは、半導体ナノワイヤであることを特徴とする請求項１に記載の抵抗性メモリセル。
【請求項４】
前記ナノチューブは、炭素ナノチューブであることを特徴とする請求項１に記載の抵抗性メモリセル。
【請求項５】
前記垂直選択ダイオードは、ｎ型不純物領域の下部とｐ型不純物領域の上部からなるか、またはｐ型不純物領域の下部とｎ型不純物領域の上部からなることを特徴とする請求項１に記載の抵抗性メモリセル。
【請求項６】
前記抵抗要素は、
前記垂直選択ダイオードと電気的に接続し、前記垂直選択ダイオードの上方に位置する下部電極と、
該下部電極上に位置する前記抵抗層と、
前記第２導電配線と電気的に接続し、前記抵抗層上に位置する上部電極と、
を備えることを特徴とする請求項１に記載の抵抗性メモリセル。
【請求項７】
前記抵抗要素は、
前記垂直選択ダイオードと電気的に直接接続し、前記垂直選択ダイオードの上方に位置する前記抵抗層と、
前記第２導電配線と電気的に接続し、前記抵抗層上に位置する上部電極と、
を備えることを特徴とする請求項１に記載の抵抗性メモリセル。
【請求項８】
基板上に位置する互いに平行した複数の第１導電配線と、
該第１導電配線と離隔し、前記第１導電配線と交差する方向に延長された互いに平行した複数の第２導電配線と、
前記第１導電配線と前記第２導電配線とが交差する部分の間ごとに介在する複数の第１抵抗性メモリセルと、
を備え、
該第１抵抗性メモリセルの各々は、第１垂直選択ダイオード及び第１抵抗要素の積層された構造からなり、
前記第１垂直選択ダイオードは、ナノワイヤまたはナノチューブからなり、
前記第１抵抗要素は、第１抵抗層を備えることを特徴とするクロスポイント構造を有する抵抗性メモリ素子。
【請求項９】
前記第１導電配線または前記第２導電配線は、金属からなることを特徴とする請求項８に記載の抵抗性メモリ素子。
【請求項１０】
前記ナノワイヤは、半導体ナノワイヤであることを特徴とする請求項８に記載の抵抗性メモリ素子。
【請求項１１】
前記ナノチューブは、炭素ナノチューブであることを特徴とする請求項８に記載の抵抗性メモリ素子。
【請求項１２】
前記第１垂直選択ダイオードは、ｎ型不純物領域の下部とｐ型不純物領域の上部からなるか、またはｐ型不純物領域の下部とｎ型不純物領域の上部からなることを特徴とする請求項８に記載の抵抗性メモリ素子。
【請求項１３】
前記第１抵抗要素は、
前記第１垂直選択ダイオードと電気的に接続し、前記第１垂直選択ダイオードの上方に位置する第１下部電極と、
該第１下部電極上に位置する前記第１抵抗層と、
前記第２導電配線と各々電気的に接続し、前記第１抵抗層上に位置する第１上部電極と、
を備えることを特徴とする請求項８に記載の抵抗性メモリ素子。
【請求項１４】
前記第１抵抗要素は、
前記第１垂直選択ダイオードと電気的に接続し、前記第１垂直選択ダイオードの上方に位置する第１抵抗層と、
前記第２導電配線と各々電気的に接続し、前記第１抵抗層上に位置する第１上部電極と、
を備えることを特徴とする請求項８に記載の抵抗性メモリ素子。
【請求項１５】
前記第２導電配線と離隔し、前記第２導電配線と交差する方向に延長された互いに平行した複数の第３導電配線と、
前記第２導電配線と前記第３導電配線とが交差する部分の間ごとに介在する複数の第２抵抗性メモリセルと、
を更に備え、
該第２抵抗性メモリセルの各々は、第２垂直選択ダイオード及び第２抵抗要素の積層された構造からなり、
前記第２垂直選択ダイオードは、ナノワイヤまたはナノチューブからなり、
前記第２抵抗要素は、第２抵抗層を備えることを特徴とする請求項８に記載の抵抗性メモリ素子。
【請求項１６】
基板上に第１導電配線を形成する第１導電配線形成ステップと、
該第１導電配線上にナノワイヤまたはナノチューブを成長させて垂直選択ダイオードを形成する垂直選択ダイオード形成ステップと、
該垂直選択ダイオード上に、抵抗層を備える抵抗要素を形成する抵抗要素形成ステップと、
該抵抗要素上に第２導電配線を形成する第２導電配線形成ステップと、
を含むことを特徴とする抵抗性メモリ素子の製造方法。
【請求項１７】
前記第１導電配線形成ステップまたは前記第２導電配線形成ステップは、金属物質の蒸着及びパターニング工程によって行なわれることを特徴とする請求項１６に記載の抵抗性メモリ素子の製造方法。
【請求項１８】
前記垂直選択ダイオード形成ステップは、成長する前記ナノワイヤまたは前記ナノチューブの下部及び上部を、相異なる導電型のドーパントでドーピングし、かつ前記ナノワイヤまたは前記ナノチューブを成長させることを特徴とする請求項１６に記載の抵抗性メモリ素子の製造方法。
【請求項１９】
前記垂直選択ダイオード形成ステップは、
前記第１導電配線を備える前記基板上に、前記ナノワイヤまたは前記ナノチューブが形成される領域の前記第１導電配線を露出させる、パターニングされた第１絶縁膜を形成する第ａステップと、
前記第１導電配線の前記露出した領域上に金属触媒層を形成する第ｂステップと、
前記金属触媒層を基にして前記ナノワイヤまたは前記ナノチューブを成長させる第ｃステップと、
を含むことを特徴とする請求項１６に記載の抵抗性メモリ素子の製造方法。
【請求項２０】
前記抵抗要素形成ステップは、
前記ナノワイヤまたは前記ナノチューブを備える前記基板上に第２絶縁膜を形成する第ｄステップと、
前記ナノワイヤまたは前記ナノチューブの上部が露出するまで前記第２絶縁膜を平坦化する第ｅステップと、
前記抵抗要素を形成するために、前記ナノワイヤまたは前記ナノチューブの前記露出した上部に少なくとも前記抵抗層及び上部電極用の導電膜を積層する第ｆステップと、
を含むことを特徴とする請求項１９に記載の抵抗性メモリ素子の製造方法。
【請求項２１】
前記第ｆステップは、前記抵抗層及び上部電極用の導電膜を積層する前に、前記ナノワイヤまたは前記ナノチューブの前記露出した上部に下部電極用の導電膜を積層するステップを更に含むことを特徴とする請求項２０に記載の抵抗性メモリ素子の製造方法。
【請求項２２】
前記第２導電配線上に追加的なナノワイヤまたはナノチューブを成長させることによって、追加的な垂直選択ダイオードを形成する第ｇステップと、
該追加的な垂直選択ダイオード上に追加的な抵抗層を備える追加的な抵抗要素を形成する第ｈステップと、
該追加的な抵抗要素上に第３導電配線を形成する第ｉステップと、
をさらに含むことを特徴とする請求項１６に記載の抵抗性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子の製造技術に関し、特に不揮発性のＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような抵抗性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、ＤＲＡＭ及びフラッシュメモリに代替することのできる次世代メモリ素子に対する研究が盛んに行なわれている。
【０００３】
このような次世代メモリ素子のうちの１つは、印加されるバイアスに応じて抵抗が急激に変化し、少なくとも相異なる２つの抵抗状態の間をスイッチできる物質（以下、抵抗層）を用いた抵抗性メモリ素子である。このような特性を有する抵抗層物質として、転移金属酸化物を含む２元酸化物またはぺロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）系の物質が利用されている。
【０００４】
一般的に、抵抗性メモリ素子の単位セルは、該当セルを選択するための１つの選択要素（ｓｅｌｅｃｔｉｏｎ  ｅｌｅｍｅｎｔ）と、この選択要素に電気的に接続されかつ抵抗が変化する抵抗要素とを備える。ここで、選択要素としては、選択トランジスタ（ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）または選択ダイオード（ｓｅｌｅｃｔｉｏｎ  ｄｉｏｄｅ）が利用される。また、抵抗要素は、上下部電極及びこの上下部電極との間に介在した抵抗層を備える。
【０００５】
最近、抵抗性メモリ素子の集積度を増加させるため選択要素として、垂直ダイオードの上部に抵抗要素を積層させる構造が開示された。ここで、ＴｉＯ２のようなｎ型酸化膜とＮｉＯのようなｐ型酸化膜とが順次に積層された２元酸化物の構造を有する垂直選択ダイオード（ｖｅｒｔｉｃａｌ  ｓｅｌｅｃｔｉｏｎ  ｄｉｏｄｅ）が開示された。
【０００６】
しかし、このように垂直選択ダイオード物質として２元酸化物を用いるのは、ダイオードを介した電流密度が充分に大きくなく、かつ整流特性が充分によくないという短所を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した従来技術の問題点を解決するために提案されたもので、ナノチューブ（ｎａｎｏ  ｔｕｂｅ）またはナノワイヤ（ｎａｎｏ  ｗｉｒｅ）を用いて垂直選択ダイオードを形成することにより、従来技術に比べてダイオードを介した電流密度の増加及び整流特性の向上を可能にし、それとともに素子の集積度を更に増加させることのできる抵抗性メモリ素子及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
上記の課題を解決するための本発明の抵抗性メモリ素子は、基板上の第１導電配線と、該第１導電配線上に位置し、ナノワイヤまたはナノチューブからなる垂直選択ダイオードと、該垂直選択ダイオード上に位置し、抵抗層を備える抵抗要素と、該抵抗要素上の第２導電配線とを備える。
【０００９】
また、上記の課題を解決するための本発明の他の抵抗性メモリ素子は、基板上の互いに平行した複数の第１導電配線と、該第１導電配線と離隔し、前記第１導電配線と交差する方向に延長された互いに平行した複数の第２導電配線と、前記第１導電配線と前記第２導電配線とが交差する部分の間ごとに介在する複数の第１抵抗性メモリセルとを備え、該第１抵抗性メモリセルの各々が、第１垂直選択ダイオード及び第１抵抗要素の積層された構造からなり、前記第１垂直選択ダイオードが、ナノワイヤまたはナノチューブからなり、前記第１抵抗要素が、第１抵抗層を備える。
【００１０】
また、上記の課題を解決するための本発明の抵抗性メモリ素子の製造方法は、 基板上に第１導電配線を形成するステップと、該第１導電配線上にナノワイヤまたはナノチューブを成長させて垂直選択ダイオードを形成するステップと、該垂直選択ダイオード上に抵抗層を備える抵抗要素を形成するステップと、該抵抗要素上に第２導電配線を形成するステップとを含む。
【発明の効果】
【００１１】
前述した本発明に係る抵抗性メモリ素子及びその製造方法は、ナノチューブまたはナノワイヤを用いて垂直選択ダイオードを形成することによって、従来技術に比べてダイオードを介した電流密度の増加及び整流特性の向上を可能にし、それとともに素子の集積度を更に増加させることができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】本発明の一実施形態に係る抵抗性メモリ素子を示す斜視図である。
【図１Ｂ】図１ＡにおけるＡ−Ａ’の断面図である。
【図２Ａ】本発明の他の一実施形態に係る抵抗性メモリ素子を示す斜視図である。
【図２Ｂ】図２ＡにおけるＢ−Ｂ’の断面図である。
【図３Ａ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を示す図面である。
【図３Ｂ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を示す図面である。
【図３Ｃ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を示す図面である。
【図３Ｄ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を示す図面である。
【図３Ｅ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を示す図面である。
【図３Ｆ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を示す図面である。
【図４Ａ】本発明の垂直選択ダイオードの特性を示すための電圧−電流のグラフである。
【図４Ｂ】本発明の垂直選択ダイオードの特性を示すための電圧−電流のグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳説するために、本発明の最も好ましい実施形態を添付の図面を参照して説明する。
【００１４】
図１Ａは、本発明の一実施形態に係る抵抗性メモリ素子を示す斜視図であり、図１Ｂは、図１ＡにおけるＡ−Ａ’の断面図である。特に、本図面は、クロスポイント（ｃｒｏｓｓ―ｐｏｉｎｔ）構造の抵抗性メモリ素子を示している。クロスポイント構造とは、互いに平行した複数の第１導電配線と、前記第１導電配線と交差しかつ互いに平行な複数の第２導電配線との交差点ごとに、第１導電配線と第２導電配線との間に単位セルを構成する垂直選択ダイオード及び抵抗要素が介在する構造であって、素子の高集積化に極めて有利である。
【００１５】
図１Ａ及び図１Ｂに示すように、所定の下部構造物が形成された基板（図示せず）上に第１導電配線１１が備えられる。ここで、第１導電配線１１は、Ａｌ、Ｗ、またはＣｕのような金属からなることが好ましく、互いに平行するよう複数が形成される。
【００１６】
第１導電配線１１の上方には、第１導電配線１１と所定の間隔離隔され、かつ第１導電配線１１と交差する方向（好ましくは、直交する方向）の第２導電配線１４が備えられる。ここで、第２導電配線１４は、Ａｌ、Ｗ、またはＣｕのような金属からなることが好ましく、互いに平行するよう複数が形成される。
【００１７】
第１導電配線１１と第２導電配線１４との交差点ごとに、第１導電配線１１と第２導電配線１４との間に選択要素としての垂直選択ダイオード１２、及びデータ保存要素としての抵抗要素１３が積層された単位セル構造が介在する。
【００１８】
ここで、垂直選択ダイオード１２は、ナノワイヤまたはナノチューブからなる。特に、ナノワイヤは、Ｓｉ、ＳｉＧｅ、Ｇｅ、３−５族の化合物半導体または２−６族の化合物半導体のような半導体ナノワイヤであることが好ましく、ナノチューブは、炭素ナノチューブであることが好ましい。また、垂直選択ダイオード１２は、下部のｎ型不純物領域１２Ａ及び上部のｐ型不純物領域１２Ｂからなることが好ましいが、下部にｐ型不純物領域が備えられ、上部にｎ型不純物領域が備えられても構わない。
【００１９】
垂直選択ダイオード１２上方の抵抗要素１３は、下部電極１３Ａ、抵抗層１３Ｂ、及び上部電極１３Ｃが積層された構造を有する。ここで、下部電極１３Ａまたは上部電極１３Ｃを形成する物質は、Ｐｔ、Ｎｉ、Ｗ、Ａｕ、Ｃｕ、Ｔｉ、Ｚｎ、Ａｌ、ＴａまたはＩｒのような金属物質からなり得る。抵抗層１３Ｂは、２元酸化物か、２元酸化物にＴｉ、Ｎｉ、Ａｌ、Ａｕ、Ｐｔ、ＺｎまたはＣｏのような金属がドーピングされた物質からなり得る。ナノワイヤまたはナノチューブからなる垂直選択ダイオード１２とは異なり、抵抗要素１３は、パターニング工程によって形成されるため、垂直選択ダイオード１２の幅より更に大きい幅を有し得る。
【００２０】
かかる抵抗性メモリ素子において、選択要素をなすナノワイヤまたはナノチューブの直径は数ｎｍないし数十ｎｍであって、そのサイズが小さいことから、素子の高集積化に有利である。また、半導体ナノワイヤまたは炭素ナノチューブからなるダイオードは、従来の酸化膜からなるダイオードに比べて電流密度が高く、かつ整流特性が向上するという長所がある。
【００２１】
図１ＢにおいてＩＬＤ１及びＩＬＤ２は、層間の絶縁膜を示すものである。図１Ａにおいては、図面の単純化のため、このような層間の絶縁膜は図示されていない。
【００２２】
また、図示されていないが、本発明の他の実施形態として、図１Ａ及び図１Ｂに図示された抵抗性メモリ素子において、下部電極１３Ａを省略することも可能である。この場合、垂直選択ダイオード１２は、選択要素としての役割と下部電極としての役割とを共に行い、抵抗層１３Ｂは、ナノワイヤまたはナノチューブからなる垂直選択ダイオード１２と直接に接触する。
【００２３】
このように下部電極１３Ａを省略する場合には、次のような利点がある。前述したように、ナノワイヤまたはナノチューブからなる垂直選択ダイオード１２の直径は数ｎｍないし数十ｎｍであって、極めて小さい。したがって、抵抗層１３Ｂと垂直選択ダイオード１２との接触面積が減少し、抵抗性メモリ素子のリセット電流が減少する効果がある。
【００２４】
前述したクロスポイント構造の抵抗性メモリ素子を用いると、多層で積層されたマルチスタック（ｍｕｌｔｉ−ｓｔａｃｋ）構造の具現がし易く、それによって素子を更に高集積化することができる。以下、図２Ａ及び図２Ｂを参照して更に詳説する。
【００２５】
図２Ａは、本発明の他の一実施形態に係る抵抗性メモリ素子を示す斜視図であり、図２Ｂは、図２ＡにおけるＢ−Ｂ’の断面図である。特に、本図面は、マルチスタック構造の抵抗性メモリ素子を示している。
【００２６】
図２Ａ及び図２Ｂに示すように、第１導電配線２１と、第１ｎ型（またはｐ型）不純物領域２２Ａ及び第１ｐ型（またはｎ型）不純物領域２２Ｂからなる第１垂直選択ダイオード２２と、第１下部電極２３Ａと、第１抵抗層２３Ｂと、第１上部電極２３Ｃが積層された第１抵抗要素２３と、第１導電配線２１と交差する第２導電配線２４と、が積層された構造（以下、第１スタック２１０と称する）は、図１Ａ及び図１Ｂで説明した抵抗性メモリ素子の構造と同じである。
【００２７】
このとき、抵抗性メモリ素子は、前記第１スタック２１０と同じ構造を少なくとも１つ備えることができる。例えば、本図面では２つのスタックを有する抵抗性メモリ素子を示している。
【００２８】
すなわち、第１スタック２１０の上には、第２導電配線２４と、第２ｎ型（またはｐ型）不純物領域２５Ａ及び第２ｐ型（またはｎ型）不純物領域２５Ｂからなる第２垂直選択ダイオード２５と、第２下部電極２６Ａと、第２抵抗層２６Ｂと、第２上部電極２６Ｃが積層された第２抵抗要素２６と、第２導電配線２４と交差する第３導電配線２７と、が積層された構造（以下、第２スタック２２０と称する）が備えられ得る。ここで、第２導電配線２４は、第１スタック２１０及び第２スタック２２０において共通の導電配線を利用する。
【００２９】
本図面では、２つのスタックを有する抵抗性メモリ素子を示しているが、これに限定されるのではなく、上記のスタック構造は、繰り返し形成して３つ以上になり得る。
【００３０】
図２ＢにおいてＩＬＤ１、ＩＬＤ２、ＩＬＤ３及びＩＬＤ４は層間の絶縁膜を示し、図面の単純化のため、このような層間の絶縁膜は図２Ａには図示されていない。
【００３１】
図３Ａないし図３Ｆは、本発明の一実施形態に係る抵抗性メモリ素子の製造方法を示す図面であって、図１ＡのＡ−Ａ’の断面を基にして示している。
【００３２】
図３Ａに示すように、所定の下部構造物が形成された基板（図示せず）上に金属物質を蒸着してパターニングすることで、第１導電配線３１を形成する。第１導線配線３１として他の導電物質が利用され得るが、第１導線配線３１として金属を利用する場合、ナノワイヤまたはナノチューブの成長がさらに容易になる長所がある。
【００３３】
それから、第１導電配線３１が形成された結果物の全体構造上に第１絶縁膜３２Ａを形成する。
【００３４】
図３Ｂに示すように、垂直選択ダイオードが形成される領域の第１絶縁膜３２Ａを選択的にエッチングし、第１導電配線３１を露出させるホール（「Ｈ」参照）を有する第１絶縁膜パターン３２Ａ’を形成する。
【００３５】
それから、ホールＨ内部の第１導電配線３１上に垂直選択ダイオード３３としてナノワイヤまたはナノチューブを成長させる。このとき、ナノワイヤまたはナノチューブを成長させる方法は、例えば、次のように行なわれる。すなわち、ホールＨ内部の第１導電配線３１上に触媒層としてＮｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｍｏ、Ｗ、Ｙｔ、Ａｕ、Ｐｄ、ＲｕまたはＭｎのうち、少なくとも１つからなる金属（図示せず）を３ｎｍ〜５０ｎｍの範囲の厚さで蒸着し、この触媒層を熱処理してｎｍサイズの量子点を形成する。この量子点上に希望の物質のソースガスを注入することで、ホールＨ内部の第１導電配線３１上にナノワイヤまたはナノチューブを成長させる。
【００３６】
このように、ナノワイヤまたはナノチューブを成長させる過程において、第１導電配線３１から所定の高さまではｎ型不純物をドーピングし、それ以上の高さまではｐ型不純物をドーピングすることによって、下部のｎ型不純物領域３３Ａ及び上部のｐ型不純物領域３３Ｂからなる垂直選択ダイオード３３を形成することができる。
【００３７】
続いて、図３Ｃに示すように、垂直選択ダイオード３３が形成された結果物の全体構造上に第２絶縁膜３２Ｂを形成してホールＨ内部を絶縁膜で満たす。
【００３８】
続いて、図３Ｄに示すように、第１絶縁膜パターン３２Ａ’が露出するまで第２絶縁膜３２Ｂ及び垂直選択ダイオード３３を備える結果物について平坦化工程を行なう。
【００３９】
図面の符号の３２Ｂ’、３３Ｂ’、３３’は、各々平坦化された前記第２絶縁膜、前記上部のｐ型不純物領域及び垂直選択ダイオードを示す。
【００４０】
続いて、図３Ｅに示すように、平坦化された結果物上に下部電極用の導電膜、抵抗層用の物質膜、及び上部電極用の導電膜を順次に形成した後、これをパターニングして下部電極３４Ａ、抵抗層３４Ｂ、及び上部電極３４Ｃの積層された抵抗要素３４を形成する。
【００４１】
続いて、結果物の全体の構造上に第３絶縁膜３５を形成した後、上部電極３４ｃが現れるまで平坦化工程を行う。
【００４２】
続いて、図３Ｆに示すように、平坦化された結果物上に金属物質を蒸着してパターニングし、第１導電配線３１と交差する方向の第２導電配線３６を形成する。
【００４３】
続いて、結果物の全体の構造上に第４絶縁膜３７を形成した後、第２導電配線３６が現れるまで平坦化工程を行う。
【００４４】
前述したマルチスタック構造における抵抗性メモリ素子の形成は、図３Ａないし図３Ｆの過程を繰り返すことによって行なうことができる。
【００４５】
図４Ａ及び図４Ｂは、本発明の垂直選択ダイオードの特性を表すための電圧−電流のグラフである。特に、Ｓｉナノワイヤダイオードの特性を示している。
【００４６】
同図を参照すると、Ｓｉナノワイヤダイオードの順方向電流（ｆｏｒｗａｒｄ  ｃｕｒｒｅｎｔ）及び逆方向電流（ｒｅｖｅｒｓｅ  ｃｕｒｒｅｎｔ）の各々の値が分かる。
【００４７】
このように、本実施形態の抵抗性メモリセルによれば、ダイオードを介した電流密度の増加及び整流特性の向上を可能にし、それとともに素子の集積度を更に増加させることができる。
【００４８】
本発明の技術的な思想は、前述した好ましい実施形態によって具体的に記述されたが、上記の実施形態はその説明のためのものであって、その制限のためのものでないことを注意すべきである。また、本発明の技術分野における通常の専門家ならば本発明の技術的な思想の範囲内で多様な実施形態が可能であることは理解できるであろう。
【符号の説明】
【００４９】
１１  第１導電配線
１２  垂直選択ダイオード
１３  抵抗要素
１４  第２導電配線
【図１Ａ】
2010114422.tif 000003
【図１Ｂ】
2010114422.tif 000004
【図２Ａ】
2010114422.tif 000005
【図２Ｂ】
2010114422.tif 000006
【図３Ａ】
2010114422.tif 000007
【図３Ｂ】
2010114422.tif 000008
【図３Ｃ】
2010114422.tif 000009
【図３Ｄ】
2010114422.tif 000010
【図３Ｅ】
2010114422.tif 000011
【図３Ｆ】
2010114422.tif 000012
【図４Ａ】
2010114422.tif 000013
【図４Ｂ】
2010114422.tif 000014