(57)【要約】【課題】簡単な構成で所望のシーケンスの制御を実現することができるようにする。【解決手段】立ち上がりエッジ検出回路１０１は、入力端子Ａに供給されたデジタル信号Ａの立ち上がりエッジが検出された時にパルス信号を、ＲＳフリップフロップ１０３のＳ端子に出力する。立ち下がりエッジ検出回路１０２は、入力端子Ｂに供給されたデジタル信号Ｂの立ち下がりエッジが検出された時にパルス信号を、ＲＳフリップフロップ１０３のＲ端子に出力する。ＲＳフリップフロップ１０３は、立ち上がりエッジ検出回路１０１のパルス信号によりセットされ、立ち下がりエッジ検出回路１０２のパルス信号によりリセットされる。遅延回路１０４は、ＲＳフリップフロップ１０３のＱ端子から出力される信号の立ち上がりの時刻および立ち下がりの時刻をそれぞれ予め設定された時間だけ遅延させる。【選択図】図２
2010140131.tif 000002
【特許請求の範囲】
【請求項１】
第１のデジタル信号の立ち上がりエッジを検出し、前記立ち上がりエッジが検出された時、第１のエッジ検出信号を出力する第１のエッジ検出手段と、
前記第１のデジタル信号の立ち上がり時刻から所定の時間経過後に立ち上がり、前記第１の信号の立ち下がり時刻から所定の時間だけ前に立ち下がる第２のデジタル信号の立ち下がりエッジを検出し、前記立ち下がりエッジが検出された時、第２のエッジ検出信号を出力する第２のエッジ検出手段と、
前記第１のエッジ検出信号によりセットされ、前記第２のエッジ検出信号によりリセットされるＲＳフリップフロップと、
前記ＲＳフリップフロップから出力されるデジタル信号の立ち上がり時刻および立ち下がり時刻を、予め設定された時間だけ遅延させる遅延回路とを備え、
前記第１のデジタル信号が立ち上がる時刻後であって、前記第２のデジタル信号が立ち上がる時刻前の時刻で立ち上がり、かつ、前記第２のデジタル信号が立ち下がる時刻後であって、前記第１のデジタル信号が立ち下がる時刻前の時刻で立ち下がる第３のデジタル信号を生成する
信号生成装置。
【請求項２】
前記第１のエッジ検出手段は、
前記第１のデジタル信号が入力され、抵抗およびコンデンサにより構成されるフィルタと、
前記フィルタを通過した信号を反転させるインバータと、
前記第１のデジタル信号、および、前記インバータから出力されるデジタル信号のそれぞれを入力信号として動作するANDゲートとを備え、
前記ANDゲートが出力するデジタル信号を前記第１のエッジ検出信号として出力する
請求項１に記載の信号生成装置。
【請求項３】
前記第２のエッジ検出手段は、
前記第２のデジタル信号が入力され、抵抗およびコンデンサにより構成されるフィルタと、
前記第２のデジタル信号を反転させるインバータと、
前記フィルタを通過した信号、および、前記インバータから出力されるデジタル信号のそれぞれを入力信号として動作するANDゲートとを備え、
前記ANDゲートが出力するデジタル信号を前記第２のエッジ検出信号として出力する
請求項１に記載の信号生成装置。
【請求項４】
前記遅延回路は、
前記ＲＳフリップフロップから出力されるデジタル信号が入力され、抵抗およびコンデンサにより構成されるフィルタと、
前記フィルタを通過した信号が入力されるバッファとを備え、
前記バッファが出力するデジタル信号が第３のデジタル信号とされる
請求項１に記載の信号生成装置。
【請求項５】
前記第１のデジタル信号、前記第２のデジタル信号、および前記第３のデジタル信号のそれぞれが、ＣＰＵに電力を供給する複数の異なる電圧の電源のそれぞれに対する制御信号として出力される
請求項１に記載の信号生成装置。
【請求項６】
前記第１のデジタル信号および前記第２のデジタル信号が、マイクロコントローラにより生成される
請求項１に記載の信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号生成装置に関し、特に、簡単な構成で所望のシーケンスの制御を実現することができるようにする信号生成装置に関する。
【背景技術】
【０００２】
近年、集積回路の高密度化が進んでおり、ＣＰＵも高密度集積回路により構成されるものが多く、またその構成も複雑化している。
【０００３】
また、これらのＣＰＵの中には、消費電力を抑制するために、複数の電圧の電源からそれぞれ電力の供給を受けて稼動するものも多い。ＣＰＵの内部の各部位が必要とする最低電源電圧がそれぞれ異なるため、１つの電源からまとめて電力を供給するよりも、複数の電圧の電源から各部位に電力を供給する方がトータルでの消費電力を抑制できるからである。
【０００４】
複数の電圧の電源からそれぞれ電力の供給を受けて稼動するＣＰＵは、それぞれの電圧の電源からの電力の供給の開始および終了のタイミングがそれぞれ指定されている。従って、このようなＣＰＵを用いた電子機器においては、複数の電源のそれぞれがＣＰＵに対して電力の供給を開始または終了するシーケンスの制御が必要となる。
【０００５】
例えば３種類の電圧の電源からそれぞれ電力の供給を受けて稼動するＣＰＵにおいては、通常、電圧の高低によりそれぞれの電源から順番に電力の供給が開始または終了されるように指定されている。例えば、最も電圧の高い電源から順番に電力の供給が開始され、最も電圧の低い電源から順番に電力の供給が終了されることが指定されている。または、最も電圧の低い電源から順番に電力の供給が開始され、最も電圧の高い電源から順番に電力の供給が終了されることが指定されている。
【０００６】
このような、電力の供給を開始または終了するシーケンスの制御は、例えば、次のようなデジタル信号を生成することができれば簡単に実現することができる。
【０００７】
例えば、次のような、デジタル信号１とデジタル信号２が与えられているものとする。デジタル信号１がある時刻で立ち上がる（“Ｌ”から“Ｈ”へ変化する）と、その後、所定の時間が経過した時、デジタル信号２が立ち上がる。そして、デジタル信号２がある時刻で立ち下がる（“Ｈ”から“Ｌ”へ変化する）と、その後、所定の時間が経過したとき、デジタル信号１が立ち下がる。
【０００８】
このような、デジタル信号１とデジタル信号２に基づいて、次のようなデジタル信号３を生成できれば、３種類の電圧の電源からそれぞれ電力の供給を受けて稼動するＣＰＵの電力の供給を開始または終了するシーケンスを簡単に制御できる。すなわち、デジタル信号３は、デジタル信号１が立ち上がる時刻後であって、デジタル信号２が立ち上がる時刻前の時刻で立ち上がるようにする。そして、デジタル信号３は、デジタル信号２が立ち下がる時刻後であって、デジタル信号１が立ち下がる時刻前の時刻で立ち下がるようにする。
【０００９】
このような、デジタル信号３を生成するために、例えば、デジタル信号１とデジタル信号２をマイクロコントローラに入力し、マイクロコントローラでの演算処理を経てデジタル信号３を生成することが考えられる。
【００１０】
また、制御信号Ｓ１を原信号として、制御信号Ｓ１と同じ時刻に立ち上がり、制御信号Ｓ１の立ち下がり時刻の遅延時間ＴＤ２後に立ち下がる信号Ａと、制御信号Ｓ１の立ち上がり時刻の遅延時間ＴＤ１後に立ち上がり、制御信号Ｓ１の立ち下りと同じ時刻に立ち下がる信号Ｂを生成することができるシーケンス回路も提案されている（例えば、特許文献１参照）。
【００１１】
【特許文献１】特開２００１−３３９８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１の技術を用いても、デジタル信号１、デジタル信号３、デジタル信号２の順に立ち上がり、デジタル信号２、デジタル信号３、デジタル信号１の順で立ち下がるシーケンスの制御は実現できない。
【００１３】
また、マイクロコントローラでの演算処理を経てデジタル信号３を生成する場合、マイクロコントローラの増設、またはマイクロコントローラのファームウェアの変更などが必要となり、コスト増につながったり、装置の小型化の障害となる。
【００１４】
本発明はこのような状況に鑑みてなされたものであり、簡単な構成で所望のシーケンスの制御を実現することができるようにするものである。
【課題を解決するための手段】
【００１５】
本発明の一側面は、第１のデジタル信号の立ち上がりエッジを検出し、前記立ち上がりエッジが検出された時、第１のエッジ検出信号を出力する第１のエッジ検出手段と、前記第１のデジタル信号の立ち上がり時刻から所定の時間経過後に立ち上がり、前記第１の信号の立ち下がり時刻から所定の時間だけ前に立ち下がる第２のデジタル信号の立ち下がりエッジを検出し、前記立ち下がりエッジが検出された時、第２のエッジ検出信号を出力する第２のエッジ検出手段と、前記第１のエッジ検出信号によりセットされ、前記第２のエッジ検出信号によりリセットされるＲＳフリップフロップと、前記ＲＳフリップフロップから出力されるデジタル信号の立ち上がり時刻および立ち下がり時刻を、予め設定された時間だけ遅延させる遅延回路とを備え、前記第１のデジタル信号が立ち上がる時刻後であって、前記第２のデジタル信号が立ち上がる時刻前の時刻で立ち上がり、かつ、前記第２のデジタル信号が立ち下がる時刻後であって、前記第１のデジタル信号が立ち下がる時刻前の時刻で立ち下がる第３のデジタル信号を生成する信号生成装置である。
【００１６】
前記第１のエッジ検出手段は、前記第１のデジタル信号が入力され、抵抗およびコンデンサにより構成されるフィルタと、前記フィルタを通過した信号を反転させるインバータと、前記第１のデジタル信号、および、前記インバータから出力されるデジタル信号のそれぞれを入力信号として動作するANDゲートとを備え、前記ANDゲートが出力するデジタル信号を前記第１のエッジ検出信号として出力するようにすることができる。
【００１７】
前記第２のエッジ検出手段は、前記第２のデジタル信号が入力され、抵抗およびコンデンサにより構成されるフィルタと、前記第２のデジタル信号を反転させるインバータと、前記フィルタを通過した信号、および、前記インバータから出力されるデジタル信号のそれぞれを入力信号として動作するANDゲートとを備え、前記ANDゲートが出力するデジタル信号を前記第２のエッジ検出信号として出力するようにすることができる。
【００１８】
前記遅延回路は、前記ＲＳフリップフロップから出力されるデジタル信号が入力され、抵抗およびコンデンサにより構成されるフィルタと、前記フィルタを通過した信号が入力されるバッファとを備え、前記バッファが出力するデジタル信号が第３のデジタル信号とされるようにすることができる。
【００１９】
前記第１のデジタル信号、前記第２のデジタル信号、および前記第３のデジタル信号のそれぞれが、ＣＰＵに電力を供給する複数の異なる電圧の電源のそれぞれに対する制御信号として出力されるようにすることができる。
【００２０】
前記第１のデジタル信号および前記第２のデジタル信号が、マイクロコントローラにより生成されるようにすることができる。
【００２１】
本発明の一側面においては、第１のデジタル信号の立ち上がりエッジが検出され、前記立ち上がりエッジが検出された時、第１のエッジ検出信号が出力され、前記第１のデジタル信号の立ち上がり時刻から所定の時間経過後に立ち上がり、前記第１の信号の立ち下がり時刻から所定の時間だけ前に立ち下がる第２のデジタル信号の立ち下がりエッジが検出され、前記立ち下がりエッジが検出された時、第２のエッジ検出信号が出力され、ＲＳフリップフロップが、前記第１のエッジ検出信号によりセットされ、前記第２のエッジ検出信号によりリセットされ、前記ＲＳフリップフロップから出力されるデジタル信号の立ち上がり時刻および立ち下がり時刻が、予め設定された時間だけ遅延させられ、前記第１のデジタル信号が立ち上がる時刻後であって、前記第２のデジタル信号が立ち上がる時刻前の時刻で立ち上がり、かつ、前記第２のデジタル信号が立ち下がる時刻後であって、前記第１のデジタル信号が立ち下がる時刻前の時刻で立ち下がる第３のデジタル信号が生成される。
【発明の効果】
【００２２】
本発明によれば、簡単な構成で所望のシーケンスの制御を実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して、本発明の実施の形態について説明する。
【００２４】
図１は、本発明の一実施の形態に係るデジタル信号シーケンス制御装置の構成例を示すブロック図である。同図において、デジタル信号シーケンス制御装置１０は、マイクロコントローラ２１とデジタル信号生成装置２２により構成されている。この例では、デジタル信号シーケンス制御装置１０が、それぞれ異なるタイミングで立ち上がり、または立ち下がる、３つのデジタル信号を出力するようになされている。すなわち、デジタル信号シーケンス制御装置１０は、後述するデジタル信号Ａ、デジタル信号Ｂ、およびデジタル信号Ｘを出力する。
【００２５】
図１におけるマイクロコントローラ２１は、例えば、予め記憶されているソフトウェアなどに基づく演算処理を行って、予め設定されたタイミングで立ち上がり、また、立ち下がる２つのデジタル信号を発生する。マイクロコントローラ２１は、例えば、次のような、第１のデジタル信号と第２のデジタル信号とを発生されるようになされている。なお、ここでは、デジタル信号のレベルが“Ｌ”から“Ｈ”へ変化するとき、そのデジタル信号が立ち上がるものとし、デジタル信号のレベルが“Ｈ”から“Ｌ”へ変化するとき、そのデジタル信号が立ち下がるものとして説明する。
【００２６】
第１のデジタル信号がある時刻で立ち上がる（信号のレベルが“Ｌ”から“Ｈ”へ変化する）と、その後、所定の時間が経過した時、第２のデジタル信号が立ち上がる。そして、第２のデジタル信号がある時刻で立ち下がる（信号のレベルが“Ｈ”から“Ｌ”へ変化する）と、その後、所定の時間が経過したとき、第１のデジタル信号が立ち下がる。ここで、第１のデジタル信号をデジタル信号Ａと称し、第２のデジタル信号をデジタル信号Ｂと称することにする。
【００２７】
マイクロコントローラ２１から出力されたデジタル信号Ａおよびデジタル信号Ｂは、それぞれデジタル信号生成装置２２の入力端子Ａおよび入力端子Ｂに供給されるようになされている。
【００２８】
デジタル信号生成装置２２は、後述する構成を有する電子回路であり、入力端子Ａと入力端子Ｂに入力されたデジタル信号に基づいて、次のような第３のデジタル信号を生成するようになされている。
【００２９】
第３のデジタル信号は、デジタル信号Ａが立ち上がる時刻後であって、デジタル信号Ｂが立ち上がる時刻前の時刻で立ち上がる。そして、第３のデジタル信号は、デジタル信号Ｂが立ち下がる時刻後であって、デジタル信号Ａが立ち下がる時刻前の時刻で立ち下がる。ここで、第３のデジタル信号をデジタル信号Ｘと称することにする。
【００３０】
デジタル信号Ｘは、デジタル信号生成装置２２の出力端子Ｘから出力されるようになされている。
【００３１】
次に、図２を参照してデジタル信号生成装置２２の構成について説明する。図２は、図１のデジタル信号生成装置２２の内部構成例を示すブロック図である。同図に示されるように、デジタル信号生成装置２２は、立ち上がりエッジ検出回路１０１、立ち下がりエッジ検出回路１０２、ＲＳフリップフロップ１０３、および遅延回路１０４により構成されている。
【００３２】
立ち上がりエッジ検出回路１０１は、入力端子Ａに供給されたデジタル信号Ａの立ち上がりエッジを検出し、立ち上がりエッジが検出された時にパルス信号を、ＲＳフリップフロップ１０３のＳ（セット）端子に出力するようになされている。立ち下がりエッジ検出回路１０２は、入力端子Ｂに供給されたデジタル信号Ｂの立ち下がりエッジを検出し、立ち下がりエッジが検出された時にパルス信号を、ＲＳフリップフロップ１０３のＲ（リセット）端子に出力するようになされている。
【００３３】
ＲＳフリップフロップ１０３は、Ｓ端子にパルス信号が供給されると、Ｑ端子から出力される信号のレベルを“Ｌ”から“Ｈ”へ変化させる。そして、その後、Ｒ端子にパルス信号が供給されるまでの間、Ｑ端子から出力される信号のレベルを“Ｈ”とするようになされている。ＲＳフリップフロップ１０３は、Ｒ端子にパルス信号が供給されると、Ｑ端子から出力される信号のレベルを“Ｈ”から“Ｌ”へ変化させる。
【００３４】
従って、上述したように、ＲＳフリップフロップ１０３は、立ち上がりエッジ検出回路１０１から出力されるパルス信号によりセットされ、立ち下がりエッジ検出回路１０２から出力されるパルス信号によりリセットされることになる。
【００３５】
すなわち、ＲＳフリップフロップ１０３のＱ端子から出力される信号は、デジタル信号Ａの立ち上がり時刻とほぼ同時刻に立ち上がり、デジタル信号Ｂの立ち下がり時刻とほぼ同時刻に立ち下がることになる。
【００３６】
遅延回路１０４は、ＲＳフリップフロップ１０３のＱ端子から出力される信号の立ち上がりの時刻および立ち下がりの時刻をそれぞれ予め設定された時間だけ遅延させるようになされている。そして、遅延させられた信号がデジタル信号生成装置２２の出力端子Ｘから出力されるのである。
【００３７】
遅延回路１０４の遅延時間を適切に設定することにより、図３に示されるようなデジタル信号Ｘの立ち上がりおよび立ち下がりのシーケンス制御が可能となる。図３において、横軸は時間とされ、縦軸は信号のレベルとされる。また、同図において、デジタル信号Ａ、デジタル信号Bおよびデジタル信号Ｘの３つの信号の波形のそれぞれが、図中縦方向に一列に並べられて示されている。なお、同図の波形において、Ｌと示されている部分は、信号のレベルが“Ｌ”であることを表しており、Ｈと示されている部分は、信号のレベルが“Ｈ”であることを表している。
【００３８】
図３に示されるように、デジタル信号Ｘは、デジタル信号Ａが立ち上がる時刻後であって、デジタル信号Ｂが立ち上がる時刻前の時刻で立ち上がっている。そして、デジタル信号Ｘは、デジタル信号Ｂが立ち下がる時刻後であって、デジタル信号Ａが立ち下がる時刻前の時刻で立ち下がっている。なお、デジタル信号Ａとデジタル信号Ｂのそれぞれの立ち上がりおよび立ち下がりのシーケンス制御は、上述したように、マイクロコントローラ２１により行なわれるものである。
【００３９】
ところで、近年、集積回路の高密度化が進んでおり、ＣＰＵも高密度集積回路により構成されるものが多く、またその構成も複雑化している。
【００４０】
また、これらのＣＰＵの中には、消費電力を抑制するために、複数の電圧の電源からそれぞれ電力の供給を受けて稼動するものも多い。ＣＰＵの内部の各部位が必要とする最低電源電圧がそれぞれ異なるため、１つの電源からまとめて電力を供給するよりも、複数の電圧の電源から各部位に電力を供給する方がトータルでの消費電力を抑制できるからである。
【００４１】
複数の電圧の電源からそれぞれ電力の供給を受けて稼動するＣＰＵは、それぞれの電圧の電源からの電力の供給の開始および終了のタイミングがそれぞれ指定されている。従って、このようなＣＰＵを用いた電子機器においては、複数の電源のそれぞれがＣＰＵに対して電力の供給を開始または終了するシーケンスの制御が必要となる。
【００４２】
例えば３種類の電圧の電源からそれぞれ電力の供給を受けて稼動するＣＰＵにおいては、通常、電圧の高低によりそれぞれの電源から順番に電力の供給が開始または終了されるように指定されている。当該ＣＰＵが安定的に稼動できるようにするためである。例えば、最も電圧の高い電源から順番に電力の供給が開始され、最も電圧の低い電源から順番に電力の供給が終了されることが指定されている。または、最も電圧の低い電源から順番に電力の供給が開始され、最も電圧の高い電源から順番に電力の供給が終了されることが指定されている。
【００４３】
いま、図３に示されるようなデジタル信号Ａ、デジタル信号Ｂ、およびデジタル信号Ｘを生成することができれば、複数の電源のそれぞれがＣＰＵに対して電力の供給を開始または終了するシーケンスの制御を簡単に行なうことができる。
【００４４】
例えば、あるＣＰＵが３.３Ｖの電圧、２.５Ｖの電圧、および１Ｖの電圧の３種類の電圧の電源からそれぞれ電力の供給を受けて稼動するものとする。この場合、図３のデジタル信号Ａを、３.３Ｖの電圧の電源の制御信号として用い、デジタル信号Ｘを、２.５Ｖの電圧の電源の制御信号として用い、デジタル信号Ｂを、１Ｖの電圧の電源の制御信号として用いるようにすればよい。すなわち、例えば、それぞれのデジタル信号のレベルが“Ｈ”であるときだけ、各電源から電力が供給されるようにすればよいのである。
【００４５】
このようにすることで、例えば、ＣＰＵに、最初に３.３Ｖの電圧の電源からの電力の供給が開始され、次に、２.５Ｖの電圧の電源からの電力の供給が開始され、最後に１Ｖの電圧の電源からの電力の供給が開始されることになる。その後、最初に１Ｖの電圧の電源からの電力の供給が終了され、次に、２.５Ｖの電圧の電源からの電力の供給が終了され、最後に３.３Ｖの電圧の電源からの電力の供給が終了されることになる。
【００４６】
次に、図４と図５を参照して、図２に示したデジタル信号生成装置２２のさらに詳細な構成例と動作について説明する。
【００４７】
図４は、図２に示されるデジタル信号生成装置２２のさらに詳細な構成例を示す回路図である。
【００４８】
図５は、図４のデジタル信号生成装置２２の各部に供給され、または各部から出力される信号のそれぞれを説明するタイミングチャートである。なお、図５において、横軸は時間とされ、縦軸は信号のレベルとされる。この例では、信号Ｓ１乃至信号Ｓ１１の１１の信号のそれぞれの波形が、図中縦方向に一列に並べられて示されている。なお、同図の波形において、Ｌと示されている部分は、信号のレベルが“Ｌ”であることを表しており、Ｈと示されている部分は、信号のレベルが“Ｈ”であることを表している。
【００４９】
例えば、同図の信号Ｓ１は、時刻ｔ１以前はレベルが“Ｌ”であり、時刻ｔ１から時刻ｔ９までの間レベルが“Ｈ”であり、時刻ｔ９以後は、レベルが“Ｌ”となる信号であることを表している。また、例えば、同図の信号Ｓ５は、時刻ｔ４以前はレベルが“Ｌ”であり、時刻ｔ４から時刻ｔ６までの間レベルが“Ｈ”であり、時刻ｔ６以後は、レベルが“Ｌ”となる信号であることを表している。
【００５０】
図４に示されるように、立ち上がりエッジ検出回路１０１では、入力された信号が抵抗２０２とコンデンサ２０３により構成されるフィルタ回路に供給されるようになされている。このフィルタ回路は、いわゆるRCローパスフィルタであり、低い周波数の信号を通過させ、周波数の高い信号をカットするものである。
【００５１】
そして、抵抗２０２とコンデンサ２０３により構成されるフィルタ回路を通過した信号Ｓ２がインバータ２０４に供給され、インバータ２０４の出力である信号Ｓ３が、ANDゲート２０１の入力の一端に供給されるようになされている。さらに、ANDゲート２０１の入力の他端には、立ち上がりエッジ検出回路１０１に入力されたデジタル信号Ａがそのまま供給されるようになされている。なお、インバータは、入力されるデジタル信号のレベルを反転させる論理素子であり、ANDゲートは、入力される２つのデジタル信号の論理和を出力する論理素子である。
【００５２】
図５を参照してさらに説明する。立ち上がりエッジ検出回路１０１に入力される信号は、上述したようにデジタル信号Ａであるが、ここでは、信号Ｓ１として説明する。
【００５３】
信号Ｓ１は、時刻ｔ１に立ち上がり、時刻ｔ９に立ち下がっている。信号Ｓ１が立ち上がると、抵抗２０２とコンデンサ２０３により構成されるフィルタ回路を通過してインバータ２０４に供給される信号Ｓ２の波形が図５に示されるように変化する。
【００５４】
すなわち、抵抗２０２とコンデンサ２０３により構成されるフィルタ回路の効果により、本来急峻に変化する信号のエッジが図５に示されるようになめらかな変化となるのである。換言すれば、抵抗２０２とコンデンサ２０３により構成されるフィルタ回路の効果により、信号Ｓ１の立ち上がり（および立ち下がり）エッジがなまった波形とされた信号が信号Ｓ２なのである。このため、信号Ｓ１が立ち上がる時刻ｔ１から、信号Ｓ２のレベルがインバータ２０４のスレッショルド電圧（レベル）に達する時刻ｔ２までには所定の時間がかかることになる。従って、インバータ２０４の出力である信号Ｓ３は、信号Ｓ１の立ち上がり時刻ｔ１より遅れて、時刻ｔ２において立ち下がることになる。
【００５５】
これにより、インバータ２０４の出力である信号Ｓ３と信号Ｓ１のそれぞれを入力とするANDゲート２０１は、時刻ｔ１から時刻ｔ２までの時間だけレベルが“Ｈ”となる信号Ｓ４を出力するのである。ANDゲート２０１から出力される信号Ｓ４が、上述した立ち上がりエッジ検出回路１０１のデジタル信号Ａの立ち上がりエッジの検出時に出力されるパルス信号となるのである。
【００５６】
一方、信号Ｓ１が立ち下がるときも、抵抗２０２とコンデンサ２０３により構成されるフィルタ回路の効果により、信号Ｓ２の波形がなめらかに変化する。従って、インバータ２０４の出力である信号Ｓ３は、信号Ｓ１の立ち下がり時刻ｔ９より遅れて、時刻ｔ１０において立ち上がることになるが、この場合、ANDゲート２０１から出力される信号Ｓ４のレベルは変化せず、“Ｌ”のままである。
【００５７】
図４に戻って、立ち下がりエッジ検出回路１０２では、入力されたデジタル信号Ｂが抵抗２２２とコンデンサ２２３により構成されるフィルタ回路に供給されるようになされている。そして、抵抗２２２とコンデンサ２２３により構成されるフィルタ回路を通過した信号Ｓ６がANDゲート２２１の入力の一端に供給されるようになされている。また、立ち下がりエッジ検出回路１０２に入力されたデジタル信号Ｂは、インバータ２２４にも供給され、インバータ２２４の出力である信号Ｓ７がANDゲート２０１の入力の他端に供給されるようになされている。
【００５８】
図５を参照してさらに説明する。立ち下がりエッジ検出回路１０２に入力される信号は、上述したようにデジタル信号Ｂであるが、ここでは、信号Ｓ５として説明する。
【００５９】
信号Ｓ５は、時刻ｔ４に立ち上がり、時刻ｔ６に立ち下がっている。信号Ｓ５が立ち上がると、それと同時にインバータ２２４から出力される信号Ｓ７も時刻ｔ４において立ち下がる。一方、信号Ｓ５が立ち上がると、抵抗２２２とコンデンサ２２３により構成されるフィルタ回路を通過してインバータ２２４に供給される信号Ｓ６の波形が図５に示されるように変化する。
【００６０】
すなわち、抵抗２２２とコンデンサ２２３により構成されるフィルタ回路の効果により、本来急峻に変化する信号のエッジが図５に示されるようになめらかな変化となるのである。換言すれば、抵抗２２２とコンデンサ２２３により構成されるフィルタ回路の効果により、信号Ｓ５の立ち上がり（および立ち下がり）エッジがなまった波形とされた信号が信号Ｓ６なのである。このとき、ANDゲート２２１から出力される信号Ｓ８のレベルは変化せず、“Ｌ”のままである。
【００６１】
信号Ｓ５が立ち下がると、それと同時にインバータ２２４から出力される信号Ｓ７も時刻ｔ６において立ち上がる。一方、信号Ｓ５が立ち下がるときも、抵抗２２２とコンデンサ２２３により構成されるフィルタ回路の効果により、信号Ｓ６の波形がなめらかに変化する。従って、信号Ｓ５が立ち上がる時刻ｔ６から、信号Ｓ６のレベルがANDゲート２２１のスレッショルド電圧（レベル）に達する時刻ｔ７までには所定の時間がかかることになる。すなわち、ANDゲート２２１の入力である信号Ｓ６は、そのレベルがANDゲート２２１のスレッショルド電圧を超えた時刻ｔ５から、そのレベルがANDゲート２２１のスレッショルド電圧を下回った時刻ｔ７までの間レベルが“Ｈ”であるものと認識される。
【００６２】
これにより、インバータ２２４の出力である信号Ｓ７と信号Ｓ６のそれぞれを入力とするANDゲート２２１は、時刻ｔ６から時刻ｔ７までの時間だけレベルが“Ｈ”となる信号Ｓ８を出力するのである。ANDゲート２２１から出力される信号Ｓ８が、上述した立ち下がりエッジ検出回路１０２のデジタル信号Ｂの立ち下がりエッジの検出時に出力されるパルス信号となるのである。
【００６３】
図４に戻って、ANDゲート２０１から出力される信号Ｓ４は、ＲＳフリップフロップ１０３のＳ端子に供給され、ANDゲート２２１から出力される信号Ｓ８は、ＲＳフリップフロップ１０３のＲ端子に供給される。上述したように、ＲＳフリップフロップ１０３は、Ｓ端子にパルス信号が供給されると、Ｑ端子から出力される信号のレベルを“Ｌ”から“Ｈ”へ変化させる。そして、その後、Ｒ端子にパルス信号が供給されるまでの間、Ｑ端子から出力される信号のレベルを“Ｈ”とするようになされている。ＲＳフリップフロップ１０３は、Ｒ端子にパルス信号が供給されると、Ｑ端子から出力される信号のレベルを“Ｈ”から“Ｌ”へ変化させる。
【００６４】
従って、ＲＳフリップフロップ１０３のＱ端子から出力される信号Ｓ９の波形は、図５に示されるようなものとなる。同図にしめされるように、信号Ｓ９は、信号Ｓ４が立ち上がった時刻ｔ１に立ち上がり、信号Ｓ８が立ち上がった時刻ｔ６に立ち下がっている。
【００６５】
信号Ｓ９は、レベルが“Ｈ”である時間が信号Ｓ１より短く、信号Ｓ５より長いものとなっており、信号Ｓ１の立ち上がりと同時に立ち上がり、信号Ｓ５の立ち下がりと同時に立ち下がっている。この信号Ｓ９の立ち上がりと立ち下がりを適切に遅延させることができれば、図３に示される信号Ｘを生成することができるのである。
【００６６】
図４に戻って、ＲＳフリップフロップ１０３のＱ端子から出力される信号Ｓ９は、遅延回路１０４の抵抗２４０に供給されるようになされている。遅延回路１０４においては、抵抗２４０とコンデンサ２４１によりフィルタ回路が形成されており、当該フィルタ回路を通過した信号Ｓ１０がバッファ２４２に供給されるようになされている。そして、バッファ２４２からデジタル信号Ｘが出力されるのである。
【００６７】
図５を参照してさらに説明する。遅延回路１０４から出力される信号は、上述したようにデジタル信号Ｘであるが、ここでは、信号Ｓ１１として説明する。信号Ｓ１１は、時刻ｔ３に立ち上がり、時刻ｔ８に立ち下がっている。
【００６８】
信号Ｓ９が立ち上がると、抵抗２４０とコンデンサ２４１により構成されるフィルタ回路を通過してバッファ２４２に供給される信号Ｓ１０の波形が図５に示されるように変化する。すなわち、抵抗２４０とコンデンサ２４１により構成されるフィルタ回路の効果により、本来急峻に変化する信号のエッジが図５に示されるようになめらかな変化となるのである。換言すれば、抵抗２４０とコンデンサ２４１により構成されるフィルタ回路の効果により、信号Ｓ９の立ち上がり（および立ち下がり）エッジがなまった波形とされた信号が信号Ｓ１０なのである。従って、信号Ｓ９が立ち上がる時刻ｔ１から、信号Ｓ１０のレベルがバッファ２４２のスレッショルド電圧（レベル）に達する時刻ｔ３までには所定の時間ＴＤ１がかかることになる。
【００６９】
一方、信号Ｓ９が立ち下がると、抵抗２４０とコンデンサ２４１により構成されるフィルタ回路を通過してバッファ２４２に供給される信号Ｓ１０の波形が図５に示されるように変化する。すなわち、抵抗２４０とコンデンサ２４１により構成されるフィルタ回路の効果により、本来急峻に変化する信号のエッジがなまり、図５に示されるようになめらかな変化となるのである。従って、信号Ｓ９が立ち下がる時刻ｔ６から、信号Ｓ１０のレベルがバッファ２４２のスレッショルド電圧（レベル）に達する時刻ｔ８までには所定の時間ＴＤ２がかかることになる。
【００７０】
これにより、バッファ２４２から出力される信号Ｓ１１は、信号Ｓ９の立ち上がりを時間ＴＤ１だけ遅延させ、信号Ｓ９の立ち下がりを時間ＴＤ２だけ遅延させたものとなる。この信号Ｓ１１は、図３を参照して上述したデジタル信号Ｘと同様の信号である。
【００７１】
なお、図５においては、立ち上がりの遅延時間をＴＤ１、立ち下がりの遅延時間をＴＤ２として説明したが、通常ＴＤ１とＴＤ２はほぼ同一となる。遅延回路１０４の抵抗２４０の抵抗値をＲ、コンデンサ２４１の容量値をＣとし、バッファ２４２の電源電圧がＶｄｄ、バッファ２４２のスレッショルド電圧がＶｄｄ／２である場合、遅延時間ＴＤ（≒ＴＤ１≒ＴＤ２）は、次式で表すことができる。
【００７２】
ＴＤ≒０．６９３ＲＣ［s］
【００７３】
従って、遅延回路１０４の抵抗２４０の抵抗値とコンデンサ２４１の容量値を適切に設定することにより、所望の遅延時間を設定することが可能となる。
【００７４】
このように、本発明によれば、デジタル信号Ａとデジタル信号Ｂに基づいて、簡単にデジタル信号Ｘを生成することができるのである。上述したように、デジタル信号Ａ、デジタル信号Ｂ、およびデジタル信号Ｘを制御信号として用いることで、３種類の電圧の電源からそれぞれ電力の供給を受けて稼動するＣＰＵに対する電力の供給を開始または終了するシーケンスの制御を行なうことができる。すなわち、例えば、それぞれのデジタル信号のレベルが“Ｈ”であるときだけ、各電源から電力が供給されるようにすればよいのである。
【００７５】
例えば、あるＣＰＵが３.３Ｖの電圧、２.５Ｖの電圧、および１Ｖの電圧の３種類の電圧の電源からそれぞれ電力の供給を受けて稼動するものとする。
【００７６】
例えば、デジタル信号Ａ（図５の信号Ｓ１）を、３.３Ｖの電圧の電源の制御信号として用いる。また、デジタル信号Ｘ（図５の信号Ｓ１１）を、２.５Ｖの電圧の電源の制御信号として用いる。さらに、デジタル信号Ｂ（図５の信号Ｓ５）を、１Ｖの電圧の電源の制御信号として用いる。
【００７７】
このようにすることで、例えば、ＣＰＵに、最初に３.３Ｖの電圧の電源からの電力の供給が開始され、次に、２.５Ｖの電圧の電源からの電力の供給が開始され、最後に１Ｖの電圧の電源からの電力の供給が開始されることになる。その後、最初に１Ｖの電圧の電源からの電力の供給が終了され、次に、２.５Ｖの電圧の電源からの電力の供給が終了され、最後に３.３Ｖの電圧の電源からの電力の供給が終了されることになる。
【００７８】
また、例えば、デジタル信号Ａ（図５の信号Ｓ１）を、１Ｖの電圧の電源の制御信号として用いる。また、デジタル信号Ｘ（図５の信号Ｓ１１）を、２.５Ｖの電圧の電源の制御信号として用いる。さらに、デジタル信号Ｂ（図５の信号Ｓ５）を、３.３Ｖの電圧の電源の制御信号として用いる。
【００７９】
このようにすることで、例えば、ＣＰＵに、最初に１Ｖの電圧の電源からの電力の供給が開始され、次に、２.５Ｖの電圧の電源からの電力の供給が開始され、最後に３.３Ｖの電圧の電源からの電力の供給が開始されることになる。その後、最初に３.３Ｖの電圧の電源からの電力の供給が終了され、次に、２.５Ｖの電圧の電源からの電力の供給が終了され、最後に１Ｖの電圧の電源からの電力の供給が終了されることになる。
【００８０】
あるいはまた、例えば、それぞれのデジタル信号のレベルが“Ｌ”であるときだけ、各電源から電力が供給されるようにしてもよい。
【００８１】
このように、本発明を適用したデジタル信号生成装置を用いれば、例えば、３種類の電圧の電源からそれぞれ電力の供給を受けて稼動するＣＰＵに対する電力の供給を開始または終了するシーケンスの制御を簡単に行なうことができる。
【００８２】
従来、例えば、AV（Audio Visual）機器などのデジタル機器において、図３に示されるようなデジタル信号Ｘが必要となった場合、マイクロコントローラによりデジタル信号Ｘを生成していた。しかしながら、例えば、製品の設計途中などでＣＰＵの電源仕様が変更された場合などは、従来の方式で対処することが難しい。例えば、このような場合、デジタル信号Xの生成のためにマイクロコントローラのファームウェアの変更が必要となったり、または、デジタル信号Xの生成のためにマイクロコントローラの増設が必要となったりする。マイクロコントローラのファームウェアの変更、マイクロコントローラの増設などは、製品の仕様や価格などに多大な影響を与えることになる。
【００８３】
これに対して、本発明では、マイクロコントローラ２１の演算処理により新たにデジタル信号Ｘを生成する必要がないので、マイクロコントローラ２１のファームウェアの変更などが不要である。従って、例えば、マイクロコントローラ２１の製造後に、ＣＰＵの電源仕様の詳細が確定した場合であっても、簡単に所望のシーケンスで各電源を制御することが可能となる。
【００８４】
また、勿論、デジタル信号Ｘを生成するためにマイクロコントローラを新たに設ける必要もないので、マイクロコントローラに係るコストを抑制することができる。さらに、マイクロコントローラの増設による回路面積の増加なども抑制することができるので、装置の小型化も容易となる。
【００８５】
以上においては、デジタル信号Ｘを生成する場合の例について説明した。デジタル信号Ｘは、デジタル信号Ａが立ち上がる時刻後であって、デジタル信号Ｂが立ち上がる時刻前の時刻で立ち上がり、かつ、デジタル信号Ｂが立ち下がる時刻後であって、デジタル信号Ａが立ち下がる時刻前の時刻で立ち下がる信号である。しかし、例えば、本発明を適用したデジタル信号生成装置をさらに設けて次のようなデジタル信号Ｙ、デジタル信号Ｚを生成することも可能である。
【００８６】
例えば、本発明を適用したデジタル信号生成装置にデジタル信号Ａとデジタル信号Ｘを入力することでデジタル信号Ｙが生成される。デジタル信号Ｙは、デジタル信号Ａが立ち上がる時刻後であって、デジタル信号Ｘが立ち上がる時刻前の時刻で立ち上がり、かつ、デジタル信号Ｘが立ち下がる時刻後であって、デジタル信号Ａが立ち下がる時刻前の時刻で立ち下がる信号となる。
【００８７】
また、例えば、本発明を適用したデジタル信号生成装置にデジタル信号Ｂとデジタル信号Ｘを入力することでデジタル信号Ｚが生成される。デジタル信号Ｚは、デジタル信号Ｘが立ち上がる時刻後であって、デジタル信号Ｂが立ち上がる時刻前の時刻で立ち上がり、かつ、デジタル信号Ｂが立ち下がる時刻後であって、デジタル信号Ｘが立ち下がる時刻前の時刻で立ち下がる信号となる。
【００８８】
このように本発明によれば、簡単な構成で多様なシーケンスの制御を実現することができるのである。
【００８９】
また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【００９０】
例えば、以上においては、本発明をＣＰＵに対する電力の供給を開始または終了するシーケンスの制御に用いる場合の例について説明したが、その他のシーケンスの制御に用いることも勿論可能である。
【図面の簡単な説明】
【００９１】
【図１】本発明の一実施の形態に係るデジタル信号シーケンス制御装置の構成例を示すブロック図である。
【図２】図１のデジタル信号生成装置の内部構成例を示すブロック図である。
【図３】デジタル信号Ａ、デジタル信号Ｂ、およびデジタル信号Ｘの例を示す図である。
【図４】図２のデジタル信号生成装置の構成例を示す回路図である。
【図５】図４のデジタル信号生成装置の各部に供給される、または各部から出力される信号のそれぞれを説明するタイミングチャートである。
【符号の説明】
【００９２】
１０  デジタル信号シーケンス制御装置，  ２１  マイクロコントローラ，  ２２  デジタル信号生成装置，  １０１  立ち上がりエッジ検出回路，  １０２  立ち下がりエッジ検出回路，  １０３  ＲＳフリップフロップ，  １０４  遅延回路，  ２０１  ANDゲート，  ２０２  抵抗，  ２０３  コンデンサ，  ２０４  インバータ，  ２２１  ANDゲート，  ２２２  抵抗，  ２２３  コンデンサ，  ２２４  インバータ，  ２４０  抵抗，  ２４１  コンデンサ，  ２４２  バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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