(57)【要約】【課題】所定方向に等ピッチではないピッチで並ぶ複数のサブ画素を有する表示パネルに、あたかも等ピッチで並ぶ理想のサブ画素を有する表示パネルによって映像が表示されたかのような品質の高い映像表示を実行させるための信号処理を行う。【解決手段】映像信号処理回路１１の信号処理回路１１ａ，１１ｂ，１１ｃは、サブ画素の所定方向の位置と所定方向に等ピッチで並ぶ２つの理想のサブ画素の所定方向の位置との距離に基づいて算出された係数を保持する係数保持手段と、同色のサブ画素であって所定方向に最も近い３個のサブ画素についての入力画素信号から、補正対象のサブ画素の画素信号を含む２つの画素信号を選択する画素信号選択手段と、選択された２つの画素信号の画素値と前記係数とを用いる線形補間により、補正対象のサブ画素についての補正された画素信号を生成する演算手段とを備える。【選択図】図５
2010276640.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配列された各色のサブ画素を有する表示パネルと、供給される画素信号の画素値に基づく輝度で前記サブ画素を表示させる駆動手段と、を有する表示部に、前記画素信号を供給する映像信号処理回路であって、
前記サブ画素の所定方向の位置と前記所定方向に等ピッチで並ぶ理想のサブ画素の前記所定方向の位置との距離に基づいて算出された係数を、保持する係数保持手段と、
外部から入力画素信号を受け取り、同色のサブ画素であって前記所定方向に最も近い３個のサブ画素についての前記入力画素信号から、前記補正対象のサブ画素の画素信号を含む２つの画素信号を選択する画素信号選択手段と、
前記選択された２つの入力画素信号の画素値と前記係数とを用いる線形補間により、前記補正対象のサブ画素についての補正された画素信号を生成し、該補正された画素信号を前記駆動手段に供給する演算手段と
を備えたことを特徴とする映像信号処理回路。
【請求項２】
前記所定方向に等ピッチで並ぶ理想のサブ画素は、前記補正対象のサブ画素を前記所定方向に挟み、前記補正対象のサブ画素に前記所定方向に最も近い２つの理想のサブ画素であり、
前記係数は、前記２つの理想のサブ画素のそれぞれについて算出される２つの係数である
ことを特徴とする請求項１に記載の映像信号処理回路。
【請求項３】
前記係数保持手段は、
前記サブ画素の所定方向の位置と前記所定方向に等ピッチで並ぶ２つの理想のサブ画素の前記所定方向の位置とのそれぞれの距離に基づいて前記係数を算出する係数演算部と、
前記係数演算部で算出された前記係数を保持するラッチ回路と
を有することを特徴とする請求項２に記載の映像信号処理回路。
【請求項４】
前記画素信号選択手段は、
前記入力画素信号を、同色のサブ画素の入力時間間隔に相当する時間遅延させる第１の遅延回路と、
前記第１の遅延回路から出力された画素信号を、同色のサブ画素の入力時間間隔に相当する時間遅延させる第２の遅延回路と、
前記入力画素信号と前記第１の遅延回路から出力される画素信号と前記第２の遅延回路から出力される画素信号とから、前記補正対象のサブ画素の入力画素信号を含む２つの入力画素信号を選択する選択回路と
を有することを特徴とする請求項２又は３に記載の映像信号処理回路。
【請求項５】
前記演算手段は、
前記選択手段によって選択された画素信号の一方の画素信号の画素値に前記係数保持手段からの前記係数の一方を乗算する第１の乗算回路と、
前記選択手段によって選択された画素信号の他方の画素信号の画素値に前記係数保持手段からの前記係数の他方を乗算する第２の乗算回路と、
前記第１の乗算回路の出力と前記第２の乗算回路の出力とを加算する加算回路と
を有することを特徴とする請求項２乃至４のいずれか１項に記載の映像信号処理回路。
【請求項６】
マトリクス状に配列された各色のサブ画素を有する表示パネルと、
供給される画素信号の画素値に基づく輝度で前記サブ画素を表示させる駆動手段と、
外部から入力画素信号を受け取り、前記入力画素信号を補正して前記駆動手段に供給する前記画素信号を生成する信号処理回路とを備え、
前記信号処理回路は、
前記サブ画素の所定方向の位置と前記所定方向に等ピッチで並ぶ理想のサブ画素の前記所定方向の位置との距離に基づいて算出された係数を、保持する係数保持手段と、
同色のサブ画素であって前記所定方向に最も近い３個のサブ画素についての前記入力画素信号から、前記補正対象のサブ画素の画素信号を含む２つの画素信号を選択する画素信号選択手段と、
前記選択された２つの入力画素信号の画素値と前記係数とを用いる線形補間により、前記補正対象のサブ画素についての補正された画素信号を生成し、該補正された画素信号を前記駆動手段に供給する演算手段と
を備えたことを特徴とする映像表示装置。
【請求項７】
前記所定方向に等ピッチで並ぶ理想のサブ画素は、前記補正対象のサブ画素を前記所定方向に挟み、前記補正対象のサブ画素に前記所定方向に最も近い２つの理想のサブ画素であり、
前記係数は、前記２つの理想のサブ画素のそれぞれについて算出される２つの係数である
ことを特徴とする請求項６に記載の映像表示装置。
【請求項８】
前記係数保持手段は、
前記サブ画素の所定方向の位置と前記所定方向に等ピッチで並ぶ２つの理想のサブ画素の前記所定方向の位置とのそれぞれの距離に基づいて前記係数を算出する係数演算部と、
前記係数演算部で算出された前記係数を保持するラッチ回路と
を有することを特徴とする請求項７に記載の映像表示装置。
【請求項９】
前記画素信号選択手段は、
前記入力画素信号を、同色のサブ画素の入力時間間隔に相当する時間遅延させる第１の遅延回路と、
前記第１の遅延回路から出力された画素信号を、同色のサブ画素の入力時間間隔に相当する時間遅延させる第２の遅延回路と、
前記入力画素信号と前記第１の遅延回路から出力される画素信号と前記第２の遅延回路から出力される画素信号とから、前記補正対象のサブ画素の入力画素信号を含む２つの入力画素信号を選択する選択回路と
を有することを特徴とする請求項７又は８に記載の映像表示装置。
【請求項１０】
前記演算手段は、
前記選択手段によって選択された画素信号の一方の画素信号の画素値に前記係数保持手段からの前記係数の一方を乗算する第１の乗算回路と、
前記選択手段によって選択された画素信号の他方の画素信号の画素値に前記係数保持手段からの前記係数の他方を乗算する第２の乗算回路と、
前記第１の乗算回路の出力と前記第２の乗算回路の出力とを加算する加算回路と
を有することを特徴とする請求項７乃至９のいずれか１項に記載の映像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水平走査方向及び／又は垂直走査方向に等ピッチではないピッチで並ぶ複数のサブ画素を有する表示パネルに供給される画素信号を補正する映像信号処理回路及びこれを備えた映像表示装置に関するものである。
【背景技術】
【０００２】
図１は、従来の液晶パネルユニットの構成の一例を概略的に示すブロック図である。図１に示される液晶パネルユニット１２は、ゲートドライバ１２１と、ソースドライバ１２２と、液晶パネル１２３と、映像信号を受けてゲートドライバ１２１及びソースドライバ１２２を制御するコントローラ１２４と、ソースドライバ１２１に供給される基準電圧を作成する基準電圧作成部１２５とを有している。ゲートドライバ１２１は、ゲートラインＧ１，…，Ｇｎを介して液晶パネル１２３の薄膜トランジスタ（ＴＦＴ）のゲートに接続された集積回路ＧＤ１＿１，…，ＧＤ１＿ｎ（ｎは自然数）を有しており、ＴＦＴをオン又はオフに切り替える。ソースドライバ１２２は、ソースラインＳ１，…，Ｓｍ及びオン状態のＴＦＴを介して液晶キャパシタ（電極）に画素信号に基づく電圧を印加して電荷を蓄積させる集積回路ＳＤ１＿１，…，ＳＤ１＿ｍ（ｍは自然数）を有している。
【０００３】
図２は、図１に示される液晶パネル１２３における等ピッチに並ぶサブ画素Ｒ１１，Ｇ１１，…及びＴＦＴ１２６を示す回路図である。液晶パネル１２３は、液晶キャパシタを構成するｎ×ｍ個のマトリックス状に配列されたサブ画素Ｒ１１，Ｇ１１，…と、ｎ×ｍ個のＴＦＴと、ＴＦＴのゲートに接続されたゲートラインＧ１，…，Ｇｎと、ＴＦＴのソースに接続されたソースラインＳ１，…，Ｓｍとを有している。画素１２７は、隣接する赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３個のサブ画素（例えば、サブ画素Ｒ１１，Ｇ１１，Ｂ１１）から構成されるので、液晶パネル１２３は、｛（ｎ／３）画素｝×｛ｍライン｝（＝（ｎ×ｍ）／３個）の画素で画像を表示する（例えば、特許文献１の図６参照）。
【０００４】
図３は、図１及び図２に示される液晶パネル１２３における等ピッチに並ぶサブ画素Ｒ１１，Ｇ１１，…を概略的に示す平面図である。図３に示される液晶パネル１２３においては、サブ画素Ｒ１１，Ｇ１１，…は、各サブ画素の水平中心位置が水平走査方向（図３の横方向）に一定のピッチｐｈになるように配列されており、各サブ画素の垂直中心位置が垂直走査方向（図３の縦方向）に一定のピッチｐｖになるように配列されている。
【０００５】
図１乃至図３に示される液晶パネル１２３は、サブ画素Ｒ１１，Ｇ１１，…が等ピッチに配列されているが、ソースラインＳ１，…，Ｓｍ及びゲートラインＧ１，…，Ｇｎの数が多いので、製品コストが高くなる。このため、ソースライン及び／又はゲートラインの数を減らすことによって、低コスト化を図った液晶パネルも提案されている（例えば、特許文献１の図７参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３０９２５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ソースライン及び／又はゲートラインの数を減らした液晶パネルでは、サブ画素が水平走査方向及び／又は垂直走査方向に等ピッチに配列されておらず、実際のサブ画素の位置が、等ピッチに配列された理想のサブ画素の位置からずれているので、液晶パネルに表示された映像の品質が低下するという問題がある。
【０００８】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、水平走査方向及び／又は垂直走査方向に等ピッチではないピッチで並ぶ複数のサブ画素を有する表示パネルに、あたかも水平走査方向及び／又は垂直走査方向に等ピッチで並ぶ複数の理想のサブ画素を有する表示パネルによって映像が表示されたかのような品質の高い映像表示を実行させるための信号処理を行う映像信号処理回路及びこれを備えた映像表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る映像信号処理回路は、マトリクス状に配列された各色のサブ画素を有する表示パネルと、供給される画素信号の画素値に基づく輝度で前記サブ画素を表示させる駆動手段と、を有する表示部に、前記画素信号を供給する映像信号処理回路であって、前記サブ画素の所定方向の位置と前記所定方向に等ピッチで並ぶ理想のサブ画素の前記所定方向の位置との距離に基づいて算出された係数を、保持する係数保持手段と、外部から入力画素信号を受け取り、同色のサブ画素であって前記所定方向に最も近い３個のサブ画素についての前記入力画素信号から、前記補正対象のサブ画素の入力画素信号を含む２つの入力画素信号を選択する画素信号選択手段と、前記選択された２つの入力画素信号の画素値と前記係数とを用いる内挿補間により、前記補正対象のサブ画素についての補正された画素信号を生成し、該補正された画素信号を前記駆動手段に供給する演算手段とを備えたことを特徴とする。
【００１０】
また、本発明に係る映像表示装置は、マトリクス状に配列された各色のサブ画素を有する表示パネルと、供給される画素信号の画素値に基づく輝度で前記サブ画素を表示させる駆動手段と、外部から入力画素信号を受け取り、前記入力画素信号を補正して前記駆動手段に供給する前記画素信号を生成する信号処理回路とを備え、前記信号処理回路は、前記サブ画素の所定方向の位置と前記所定方向に等ピッチで並ぶ理想のサブ画素の前記所定方向の位置との距離に基づいて算出された係数を、保持する係数保持手段と、同色のサブ画素であって前記所定方向に最も近い３個のサブ画素についての前記入力画素信号から、前記補正対象のサブ画素の入力画素信号を含む２つの入力画素信号を選択する画素信号選択手段と、前記選択された２つの入力画素信号の画素値と前記係数とを用いる内挿補間により、前記補正対象のサブ画素についての補正された画素信号を生成し、該補正された画素信号を前記駆動手段に供給する演算手段とを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、水平走査方向及び／又は垂直走査方向に等ピッチではないピッチで並ぶ複数のサブ画素を有する表示パネルに、あたかも水平走査方向及び／又は垂直走査方向に等ピッチで並ぶ複数の理想のサブ画素を有する表示パネルによって映像が表示されたかのような映像表示を実行させるための信号処理を行うことができ、表示映像の品質を向上させることができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】従来の液晶パネルユニットの構成の一例を概略的に示すブロック図である。
【図２】図１に示される液晶パネルにおける等ピッチに並ぶサブ画素及びＴＦＴを示す回路図である。
【図３】図１に示される液晶パネルにおける等ピッチに並ぶサブ画素を概略的に示す平面図である。
【図４】本発明の実施の形態１及び２に係る映像表示装置の構成を概略的に示すブロック図である。
【図５】図４の信号処理回路の一例の構成を概略的に示すブロック図である。
【図６】実施の形態１に係る映像表示装置における液晶パネルユニットの構成を概略的に示すブロック図である。
【図７】図６に示される液晶パネルにおける水平走査方向に等ピッチではないピッチに並ぶサブ画素及びＴＦＴを示す回路図である。
【図８】図６に示される液晶パネルにおける水平走査方向に等ピッチではないピッチに並ぶサブ画素を概略的に示す平面図である。
【図９】（ａ）及び（ｂ）は、実施の形態１に係る映像表示装置の映像信号処理回路の動作を説明するための図である。
【図１０】実施の形態２に係る映像表示装置における液晶パネルユニットの構成を概略的にブロック図である。
【図１１】図１０に示される液晶パネルにおける垂直走査方向に等ピッチではないピッチに並ぶサブ画素及びＴＦＴを示す回路図である。
【図１２】図１０に示される液晶パネルにおける垂直走査方向に等ピッチではないピッチに並ぶサブ画素を概略的に示す平面図である。
【図１３】実施の形態２に係る映像表示装置の映像信号処理回路の動作を説明するための図である。
【図１４】実施の形態２に係る映像表示装置の映像信号処理回路の動作を説明するための図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図４は、本発明の実施の形態１に係る映像表示装置１の構成を概略的に示すブロック図である。図４に示されるように、実施の形態１に係る映像表示装置１は、信号処理回路１１ａ，１１ｂ，１１ｃを有する映像信号処理回路１１と、液晶パネルユニット１２ａとを主要な構成としている。
【００１４】
液晶パネルユニット１２ａは、マトリクス状に配列された各色のサブ画素を有する表示パネルの一例としての液晶パネル１２３ａと、供給される画素信号の画素値に基づく輝度でサブ画素を表示させる駆動手段を構成する回路（後述する図６で詳細に説明する）とを有している。液晶パネル１２３ａは、所定方向（実施の形態１においては、水平走査方向）に等ピッチではないピッチで並ぶ複数のサブ画素を有する（後述する図７で詳細に説明する）。
【００１５】
映像信号処理回路１１の信号処理回路１１ａ，１１ｂ，１１ｃは、ポート２，３，４からそれぞれ入力された３系統（Ｒ，Ｇ，Ｂ各色）の入力画素信号を受け取り、入力画素信号を補正して、補正された画素信号を液晶パネルユニット１２ａに供給する。また、映像信号処理回路１１の信号処理回路１１ａ，１１ｂ，１１ｃのそれぞれには、ポート６を介して液晶パネル１２３ａのサブ画素の所定方向（実施の形態１においては、水平走査方向）の位置、前記所定方向に等ピッチで並ぶ理想のサブ画素の前記所定方向の位置、又はこれらの位置の距離に関する情報である設定値が入力される。また、映像信号処理回路１１の信号処理回路１１ａ，１１ｂ，１１ｃのそれぞれには、ポート５を介して係数リセット信号が入力される。実施の形態１においては、映像信号処理回路１１の信号処理回路１１ａ，１１ｂ，１１ｃは、水平走査方向に等ピッチではないピッチで並ぶ複数のサブ画素を有する液晶パネル１２３ａに、あたかも水平走査方向に等ピッチで並ぶ複数の理想のサブ画素を有する液晶パネルによって映像が表示されたかのような映像表示を実行させるための信号処理（補正）を行う。
【００１６】
図５は、図４の信号処理回路１１ａ（又は１１ｂ又は１１ｃ）の一例の構成を概略的に示すブロック図である。信号処理回路１１ａ，１１ｂ，１１ｃは同じ構成を有しているので、信号処理回路１１ａについて説明する。図５に示されるように、信号処理回路１１ａは、ポート６からの設定値が入力される係数演算部１１１と、係数演算部１１１の出力とポート５からの係数リセット信号が入力されるラッチ回路１１２とを有している。係数演算部１１１及びラッチ回路１１２は、入力された設定値に基づいて係数を演算して記憶する係数保持手段を構成する。設定値は、液晶パネル１２３ａのサブ画素の位置と、理想のサブ画素の位置との距離であり、実測で得ることができる。実施の形態１においては、理想のサブ画素は、実際のサブ画素を所定方向に挟む２つの理想のサブ画素であり、設定値は、実際のサブ画素の位置と一方の理想のサブ画素の位置との間の第１の距離と、実際のサブ画素の位置と他方の理想のサブ画素の位置との間の第２の距離とを含む。また、実施の形態１においては、係数は、２つの理想のサブ画素の画素値のそれぞれに対応して２つ算出される。なお、係数を導出するための演算を外部で行い、ラッチ回路１１２に直接係数を入力する構成を採用することも可能であり、その場合には、係数演算部１１１は省略可能である。
【００１７】
また、信号処理回路１１ａは、ポート２から入力された入力画素信号を遅延させる遅延回路１１３ａと、遅延回路１１３ａにより遅延した画素信号を遅延させる遅延回路１１３ｂと、ポート２からの入力画素信号と遅延回路１１３ａが出力する画素信号と遅延回路１１３ｂが出力する画素信号の３つの画素信号から２つの画素信号を選択する選択回路１１４と、入力画素信号の個数を係数する計数回路１１５とを有している。遅延回路１１３ａと遅延回路１１３ｂと選択回路１１４とは、同色のサブ画素であって所定方向（実施の形態１においては、水平走査方向）に最も近い３個のサブ画素についての入力画素信号から、補正対象のサブ画素の入力画素信号を含む２つの画素信号を選択する画素信号選択手段を構成する。
【００１８】
また、信号処理回路１１ａは、選択回路１１４で選択された一方の画素信号に一方の係数を乗算する乗算回路１１６ａと、選択回路１１４で選択された他方の画素信号に他方の係数を乗算する乗算回路１１６ｂと、乗算回路１１６ａ及び乗算回路１１６ｂの出力を加算する加算回路１１７とを有している。乗算回路１１６ａと乗算回路１１６ｂと加算回路１１７とは、選択回路１１４で選択された２つの画素信号の画素値とラッチ回路１１２からの２つの係数とを用いる内挿補間により、補正対象のサブ画素についての補正された画素信号を生成し、該補正された画素信号を液晶パネルユニット１２の駆動手段を構成する回路（後述する図６で詳細に説明する）に供給する演算手段を構成する。乗算回路１１６ａは、計数回路１１５によって計数された計数値に同期して、ラッチ回路１１２において保持された一方の係数と選択回路１１４からの一方の画素信号との乗算を行う。同様に、乗算回路１１６ｂ、計数回路１１５によって計数された計数値に同期して、ラッチ回路１１２において保持された他方の係数と選択回路１１４からの他方の画素信号との乗算を行う。乗算回路１１６ａ及び乗算回路１１６ｂの出力はともに加算回路１１７に入力され、加算されて、補正された画素信号として出力される。
【００１９】
図６は、実施の形態１に係る映像表示装置における液晶パネルユニット１２ａの構成を概略的に示すブロック図である。液晶パネルユニット１２ａは、ゲートドライバ１２１ａと、ソースドライバ１２２ａと、液晶パネル１２３ａと、コントローラ１２４と、基準電圧作成部１２５とを主要な構成としている。液晶パネル１２３ａは、（ｍ／２）本のソースラインＳ１，…，Ｓ（ｍ／２）と（２＊ｎ）本のゲートラインＧ１，…，Ｇ（２＊ｎ）とを有している。ゲートドライバ１２１ａは、液晶パネル１２３ａのＴＦＴ（後述する図７に示す）のゲートに接続される（２＊ｎ）個の集積回路ＧＤ２＿１，…，ＧＤ２＿（２＊ｎ）を備えている。また、ソースドライバ１２２ａは、液晶パネル１２３ａのＴＦＴのソースに接続される（ｍ／２）個の集積回路ＳＤ１，…，ＳＤ＿（ｍ／２）を備えている。液晶パネル１２３ａは、解像度（ｎ／３）×ｍの画像を出力する。ソースドライバ１２２ａは、ゲートドライバ１２１ａによってＴＦＴがオンのときに、ソースラインＳ１，…，Ｓ（ｍ／２）及びオン状態のＴＦＴを介して液晶キャパシタ（電極）に画素信号に基づく電圧を印加して電荷を蓄積させる。
【００２０】
図７は、図６に示される液晶パネル１２３ａにおける水平走査方向に等ピッチではないピッチに並ぶサブ画素及びＴＦＴを示す回路図である。液晶パネル１２３ａは、液晶キャパシタを構成するマトリックス状に配列されたサブ画素Ｒ１１ａ，Ｇ１１ａ，…と、各サブ画素Ｒ１１ａ，Ｇ１１ａ，…に接続されたＴＦＴ１２６と、ＴＦＴ１２６のゲートに接続されたゲートラインＧ１，…，Ｇ（２＊ｎ）と、ＴＦＴ１２６のソースに接続されたソースラインＳ１，…，Ｓ（ｍ／２）とを有している。画素１２７ａは、隣接する赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３個のサブ画素（例えば、サブ画素Ｒ１１ａ，Ｇ１１ａ，Ｂ１１ａ）から構成される。
【００２１】
図８は、図６に示される液晶パネル１２３ａにおける水平走査方向に等ピッチではないピッチに並ぶサブ画素Ｒ１１ａ，Ｇ１１ａ，…を概略的に示す平面図である。図８に示される液晶パネル１２３ａにおいては、サブ画素Ｒ１１ａ，Ｇ１１ａ，Ｂ１１ａ，Ｒ２１ａ，…は、各サブ画素の水平中心位置が水平走査方向（図８の横方向）に等ピッチではなく、水平走査方向に広いピッチｐｈ１と狭いピッチｐｈ０とが交互に繰り返すように、サブ画素Ｒ１１ａ，Ｇ１１ａ，Ｂ１１ａ，Ｒ２１ａ，…を配列している。図８に示されるようにサブ画素間に広いピッチｐｈ１が存在する理由は、図７に示されるように、水平走査方向に隣接する２つのサブ画素（例えば、サブ画素Ｒ１１ａとＧ１１ａ）毎にソースライン及びＴＦＴ１２６が設けられているからであり、図８に示されるようにサブ画素間に狭いピッチｐｈ０が存在する理由は、図７に示されるように、水平走査方向に隣接する２つのサブ画素（例えば、サブ画素Ｇ１１ａとＢ１１ａ）毎にソースライン及びＴＦＴが設けられていないからである。このように、ソースラインの数を減らした液晶パネル１２３ａでは、サブ画素Ｒ１１ａ，Ｇ１１ａ，…が水平走査方向に等ピッチに配列されておらず、実際のサブ画素Ｒ１１ａ，Ｇ１１ａ，…の位置が、等ピッチに配列された理想のサブ画素（後述する図９（ａ）の上側の破線の長方形のサブ画素）の位置からずれている。
【００２２】
図９（ａ）及び（ｂ）は、実施の形態１に係る映像表示装置の映像信号処理回路１１（信号処理回路１１ａ，１１ｂ，１１ｃ）の動作を説明するための図である。図９（ａ）及び（ｂ）のそれぞれにおいて、上側に破線の長方形で示すサブ画素Ｒ３１，Ｇ３１，Ｂ３１，…は、サブ画素が水平走査方向に等ピッチで理想の位置に配列された理想のサブ画素配列を示し、下側に実線の長方形で示すサブ画素Ｒ３１ａ，Ｇ３１ａ，Ｂ３１ａ，…は、水平走査方向に広いピッチｐｈ１と狭いピッチｐｈ０とが交互に繰り返すように、サブ画素Ｒ３１ａ，Ｇ３１ａ，Ｂ３１ａ，Ｒ４１ａ，…を配列している。図９（ａ）に矢印で示されるように、例えば、サブ画素Ｒ４１ａに最も近い同色の理想のサブ画素は、理想のサブ画素Ｒ４１とＲ５１である。この２つの理想のサブ画素Ｒ４１とＲ５１の画素信号を用いて、実際のサブ画素Ｒ４１ａの水平走査方向の位置ずれに起因する映像品質上の影響を軽減するために、上記２つの理想のサブ画素Ｒ４１とＲ５１の位置（実施の形態１においては、それぞれの理想のサブ画素の水平中心位置）と、補正対象の実際のサブ画素Ｒ４１ａの位置（実施の形態１においては、水平中心位置）との距離（ピッチ）に応じた線形補間演算をすることで、補正対象の実際のサブ画素Ｒ４１ａの補正値を作成する。他の実際のサブ画素と、理想のサブ画素との対応関係も、図９（ａ）において矢印で示されている。なお、実施の形態１においては、符号Ｒ１１ａ，Ｇ１１ａ，Ｂ１１ａ，…は、実際のサブ画素を示すが、サブ画素Ｒ１１ａ，Ｇ１１ａ，Ｂ１１ａ，…によって表示される画素値（輝度レベル）を、（Ｒ１１ａ），（Ｇ１１ａ），（Ｂ１１ａ），…で表す。また、実施の形態１においては、符号Ｒ１１，Ｇ１１，Ｂ１１，…は、理想の位置に配置された理想のサブ画素を示すが、理想のサブ画素Ｒ１１，Ｇ１１，Ｂ１１，…の入力画素信号の画素値（輝度レベル）を、（Ｒ１１），（Ｇ１１），（Ｂ１１），…で表す。
【００２３】
図９（ｂ）のように、実際のサブ画素Ｒ４１ａの水平中心位置と理想のサブ画素Ｒ４１の水平中心位置との距離をＸＲ４１ａと表し、実施のサブ画素Ｒ４１ａの水平中心位置と理想のサブ画素Ｒ５１の水平中心位置との距離をＹＲ４１ａと表す。このとき、実際のサブ画素Ｒ４１ａを表示させるための補正された画素信号の画素値（画素値を（Ｒ４１ａ）と表す。）を、理想のサブ画素Ｒ４１の画素値（入力画素信号の画素値であり（Ｒ４１）と表す。）及び理想のサブ画素Ｒ５１の画素値（入力画素信号の画素値であり（Ｒ５１）と表す。）の線形補間により作成する。実際のサブ画素Ｒ４１ａの補正後の画素値（Ｒ４１ａ）は、理想のサブ画素Ｒ４１，Ｒ５１の画素値（Ｒ４１），（Ｒ５１）を用いて次式のように計算する。
（Ｒ４１ａ）
＝｛ＹＲ４１ａ＊（Ｒ４１）＋ＸＲ４１ａ＊（Ｒ５１）｝／（ＸＲ４１ａ＋ＹＲ４１ａ）
【００２４】
同様に、図９（ｂ）のように、実際のサブ画素Ｇ４１ａの水平中心位置と理想のサブ画素Ｇ３１の水平中心位置との距離をＸＧ４１ａと表し、実施のサブ画素Ｇ４１ａの水平中心位置と理想のサブ画素Ｇ４１の水平中心位置との距離をＹＧ４１ａと表す。このとき、実際のサブ画素Ｇ４１ａを表示させるための補正された画素信号の画素値（画素値を（Ｇ４１ａ）と表す。）を、理想のサブ画素Ｇ３１の画素値（入力画素信号の画素値であり（Ｇ３１）と表す。）及び理想のサブ画素Ｇ４１の画素値（入力画素信号の画素値であり（Ｇ４１）と表す。）の線形補間により作成する。実際のサブ画素Ｇ４１ａの補正後の画素値（Ｇ４１ａ）は、理想のサブ画素Ｇ３１，Ｇ４１の画素値（Ｇ３１），（Ｇ４１）を用いて次式のように計算する。
（Ｇ４１ａ）
＝｛ＹＧ４１ａ＊（Ｇ３１）＋ＸＧ４１ａ＊（Ｇ４１）｝／（ＸＧ４１ａ＋ＹＧ４１ａ）
【００２５】
同様に、実際のサブ画素Ｂ４１ａの補正後の画素値は、理想のサブ画素Ｂ４１，Ｂ５１（図９に示さず）の画素値（Ｂ４１），（Ｂ５１）を用いて次式のように計算する。
（Ｂ４１ａ）
＝｛ＹＢ４１ａ＊（Ｂ４１）＋ＸＢ４１ａ＊（Ｂ５１）｝／（ＸＢ４１ａ＋ＹＢ４１ａ）
【００２６】
実施の形態１においては、実際のサブ画素の水平中心位置と理想のサブ画素の水平中心位置との間の距離「Ｘ・・・・」（例えば、ＸＲ４１ａ）と「Ｙ・・・・」（例えば、ＹＲ４１ａ）は、規則性を持つ。例えば、サブ画素のピッチが等ピッチになる理想のサブ画素の配置においては、図９（ｂ）に示されるように、破線の長方形で示す理想のサブ画素において、４サブ画素離れたサブ画素の中心位置の距離（ピッチ）、例えば、理想のサブ画素Ｇ３１の中心位置から理想のサブ画素Ｂ４１の中心位置までの距離をｐ０と表す。また、理想のサブ画素Ｇ３１の中心位置から実際のサブ画素Ｇ３１ａの中心位置までの距離をｄ１と表す。この距離ｄ１は、実際の画素位置と理想の画素位置との差、すなわち、ずれ量である。また、実際のサブ画素において４サブ画素離れたサブ画素の中心位置の距離（ピッチ）、例えば、実際のサブ画素Ｇ３１ａの中心位置から実際のサブ画素Ｂ４１ａの中心位置までの距離をｐ１と表す。ただし、理想のサブ画素における４サブ画素離れたサブ画素の距離ｐ０と、実際のサブ画素における４サブ画素離れたサブ画素の距離ｐ１とは等しいものとする。このとき、実際のサブ画素位置と理想のサブ画素位置との距離ＸＲ４１ａ，ＹＲ４１ａ，ＸＧ４１ａ，ＹＧ４１ａ，ＸＧ４１ａ，ＹＧ４１ａ，…は、距離ｐ０，距離ｄ１を用いて表すことができる。例えば、ＸＲ４１ａ，ＹＲ４１ａ，ＸＧ４１ａ，ＹＧ４１ａは以下のように表される。
ＸＲ４１ａ＝ｄ１
ＹＲ４１ａ＝（３ｐ０−４ｄ１）／４
ＸＧ４１ａ＝（３ｐ０−４ｄ１）／４
ＹＧ４１ａ＝ｄ１
【００２７】
したがって、
（Ｇ４１ａ）
＝｛ＹＧ４１ａ＊（Ｇ３１）＋ＸＧ４１ａ＊（Ｇ４１）｝／（ＸＧ４１ａ＋ＹＧ４１ａ）
＝（４ｄ１／３ｐ０）＊（Ｇ３１）＋｛（３ｐ０−４ｄ１）／３ｐ０｝＊（Ｇ４１）
となる。また、
（Ｂ４１ａ）
＝｛ＹＢ４１ａ＊（Ｂ４１）＋ＸＢ４１ａ＊（Ｂ５１）｝／（ＸＢ４１ａ＋ＹＢ４１ａ）
＝｛（３ｐ０−４ｄ１）／３ｐ０｝＊（Ｒ４１）＋（４ｄ１／３ｐ０）＊（Ｒ５１）
となる。
【００２８】
上記のように、実際のサブ画素に最も近い２個の同色のサブ画素の画素値を用いた線形補間演算を周期的に繰り返すことによって、画素信号の補正を行うことができる。係数ＸＲ４１ａ，ＹＲ４１ａ，ＸＧ４１ａ，ＹＧ４１ａ，ＸＧ４１ａ，ＹＧ４１ａ，…は、理想のサブ画素の水平走査方向の中心位置と実際のサブ画素の水平走査方向の中心位置との間の距離（ピッチ）の計測値から、算出することができる。４サブ画素離れたサブ画素間の距離ｐ０と、ずれ量ｄ１とにより、線形補間演算に用いる係数ＸＲ４１ａ，ＹＲ４１ａ，ＸＧ４１ａ，ＹＧ４１ａ，ＸＧ４１ａ，ＹＧ４１ａ，…は、一意に決まる。よって、４サブ画素離れたサブ画素間の距離ｐ０と、ずれ量ｄ１とを設定値として係数演算部１１１（図５）に入力することにより、線形補間演算した補正された画素信号を出力する処理を行うことができる。
【００２９】
なお、信号処理回路１１ａ，１１ｂ，１１ｃを構成するデジタル回路では、理想のサブ画素の画素信号の画素値（Ｒ４１），（Ｒ５１），…は、動作クロックの周期で毎回値が変わるが、距離ｐ０及びずれ量ｄ１などの値は、液晶パネルに固有の値であるから、液晶パネルから実測した距離ｐ０及びずれ量ｄ１を係数演算部１１１に入力される設定値とする。距離ｐ０及びずれ量ｄ１をデジタル値として入力する際、例えば、それぞれを１０ビットで表現すると、値３ｐ０及び値４ｄ１はそれぞれ１２ビットで表され、値（３ｐ０−４ｄ１）は正負（＋又は−）の符号を含む１３ビットで表される。１３ビットの値（３ｐ０−４ｄ１）を１２ビットの値３ｐ０で除算した値である（（３ｐ０−４ｄ１）／３ｐ０）は、その整数部を（１３−１２）＋１＝２ビットで表し、小数部が８ビットで表すと、整数部と小数部とを合わせて１０ビットで表される。例えば、（（３ｐ０−４ｄ１）／３ｐ０）＊（Ｒ４１）のように、１０ビットの値と１０ビットの値との乗算演算を、１クロックの動作クロック内で処理することは、一般的には、不可能ではない。ただし、除算演算を含む（（３ｐ０−４ｄ１）／３ｐ０）の演算においては除算値のビット数のクロックを要するため、１０クロックの期間を必要とする。したがって、除算演算を含む演算を画素クロック内に終えることは不可能である。このため、実施の形態１においては、除算を含む演算（例えば、Ｒ４１ａの算出においては、（３ｐ０−４ｄ１）／３ｐ０）と（４ｄ１／３ｐ０）を求める演算）は液晶パネルのサブ画素間の距離を入力することで予め演算しておき、乗算と加算からなる演算については、入力信号を処理しながら出力する構成を採用している。
【００３０】
上記処理を行う信号処理回路１１ａ，１１ｂ，１１ｃの動作を図５に基づいて説明する。まず、係数演算部１１１に、距離ｐ０及びずれ量ｄ１を設定値として入力する。係数演算部１１１は、入力された値ｐ０及びｄ１を用いて、係数（（３ｐ０−４ｄ１）／３ｐ０）と係数（４ｄ１／３ｐ０）を求め、この値をラッチ回路１１２に出力する。この演算は、映像信号の前に設けられる垂直同期信号の期間など映像信号の期間より前の時間に行う。ラッチ回路１１２は、係数リセット信号によりリセットされるまで係数（（３ｐ０−４ｄ１）／３ｐ０）と係数（４ｄ１／３ｐ０）の値を保持し、乗算回路１１６ａ，１１６ｂへ出力する。
【００３１】
図９（ａ）に矢印で示されるように、実際のサブ画素Ｒ４１ａの補正された画素信号（Ｒ４１ａ）を生成する際には、入力画素信号（Ｒ４１）及び（Ｒ５１）を用いる。また、実際のサブ画素Ｇ４１ａの補正された画素信号（Ｇ４１ａ）を生成する際には、入力画素信号（Ｇ３１）及び（Ｇ４１）を用いる。また、補正された画素信号（Ｂ４１ａ）を生成する際には、入力画素信号（Ｂ４１）及び（Ｂ５１）を用いる。また、実際のサブ画素Ｒ５１ａの補正された画素信号（Ｒ５１ａ）を生成する際には、入力画素信号（Ｒ４１）及び（Ｒ５１）を用いる。Ｒ，Ｇ，Ｂのサブ画素ごとに、参照する２サブ画素の規則性はそれぞれで異なるが、補正対象のサブ画素（現サブ画素）と、同色の１サブ画素前のサブ画素と、同色の１サブ画素後のサブ画素との３つの画素信号のうちの、連続する２つ信号を参照することについては共通する。選択回路１１４は、入力画素信号と、遅延回路１１３ａにおいて１画素遅延した同色のサブ画素の画素信号と、遅延回路１１３ｂにおいてさらに１画素遅延した同色のサブ画素の画素信号との中から、２つの画素信号を選択して出力する。補正された画素信号（Ｒ４１ａ）を生成する場合は、選択回路１１４に画素信号（Ｒ３１）と（Ｒ４１）と（Ｒ５１）が入力され、画素信号（Ｒ４１）と（Ｒ５１）が出力される。補正された画素信号（Ｇ４１ａ）を生成する場合は、選択回路１１４に画素信号（Ｇ３１）と（Ｇ４１）と（Ｇ５１）が入力され、画素信号（Ｇ３１）と（Ｇ４１）が出力される。選択回路１１４は、計数回路１１５から出力される画素信号の計数値を基に、上記選択方式の切り替えを行う。
【００３２】
以上に説明したように、実施の形態１に係る映像信号処理回路１１及び映像表示装置１によれば、所定方向（実施の形態１においては、水平走査方向）に等ピッチではないピッチで並ぶ複数のサブ画素を有する液晶パネル１２３ａに、あたかも水平走査方向に等ピッチで並ぶ複数の理想のサブ画素を有する液晶パネルによって映像が表示されたかのような映像表示を実行させるための信号処理を行うことができ、表示映像の品質を向上させることができる。
【００３３】
実施の形態２．
実施の形態２に係る映像信号処理回路及び映像表示装置は、サブ画素が垂直走査方向に等ピッチではないピッチで並ぶ液晶パネル１２３ｂを用いる場合の画素信号の補正を行う点が、サブ画素が水平走査方向に等ピッチではないピッチで並ぶ液晶パネル１２３ａを用いる場合を説明した実施の形態１と相違する。この点以外は、実施の形態２は実施の形態１と共通であるので、実施の形態２の説明に際しては、図４及び図５をも参照する。
【００３４】
図１０は、本発明の実施の形態２に係る映像表示装置における液晶パネルユニット１２ｂの構成を概略的にブロック図である。液晶パネルユニット１２ｂは、ゲートドライバ１２１ｂと、ソースドライバ１２２ｂと、液晶パネル１２３ｂと、コントローラ１２４と、基準電圧作成部１２５とを主要な構成としている。液晶パネル１２３ｂは、（２＊ｍ／３）本のソースラインＳ１，…，Ｓ（２＊ｍ／３）と、（３＊ｎ／２）本のゲートラインＧ１，…，Ｇ（３＊ｎ／２）とを有している。ゲートドライバ１２１ｂは、液晶パネル１２３ｂのＴＦＴ（後述する図１１に示す）のゲートに接続される（３＊ｎ／２）個の集積回路ＧＤ２＿１，…，ＧＤ２＿（２＊ｎ）を備えている。また、ソースドライバ１２２ａは、液晶パネル１２３ｂのＴＦＴのソースに接続される（２＊ｍ／３）個の集積回路ＳＤ１，…，ＳＤ＿（２＊ｍ／３）を備えている。液晶パネル１２３ｂは、解像度（ｎ／３）×ｍの画像を出力する。ソースドライバ１２２ｂは、ゲートドライバ１２１ｂによってＴＦＴがオンのときに、ソースラインＳ１，…，Ｓ（２＊ｍ／３）及びオン状態のＴＦＴを介して液晶キャパシタ（電極）に画素信号に基づく電圧を印加して電荷を蓄積させる集積回路ＳＤ１＿１，…，ＳＤ１＿（２＊ｍ／３）を有している。このように、図１０における液晶パネル１２３ｂでは、１つのゲートドライバで２つの走査線分に対応するＴＦＴを制御する。
【００３５】
図１１は、図１０に示される液晶パネル１２３ｂにおける垂直走査方向に等ピッチではないピッチに並ぶサブ画素及びＴＦＴ１２６を示す回路図である。液晶パネル１２３ｂは、液晶キャパシタを構成するマトリックス状に配列されたサブ画素Ｒ１１ｂ，Ｇ１１ｂ，…と、各サブ画素に接続されたＴＦＴ１２６と、ＴＦＴ１２６のゲートに接続されたゲートラインＧ１，…，Ｇ（３＊ｎ／２）と、ＴＦＴ１２６のソースに接続されたソースラインＳ１，…，Ｓ（２＊ｍ／３）とを有している。画素１２７ｂは、隣接する赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３個のサブ画素（例えば、サブ画素Ｒ１１ｂ，Ｇ１１ｂ，Ｂ１１ｂ）から構成される。
【００３６】
図１２は、図１０に示される液晶パネル１２３ｂにおける垂直走査方向に等ピッチではないピッチに並ぶサブ画素Ｒ１１ｂ，Ｇ１１ｂ，Ｂ１１ｂを概略的に示す平面図である。図１２に示される液晶パネル１２３ｂにおいては、サブ画素Ｒ１１ｂ，Ｇ１１ｂ，Ｂ１１ｂ，Ｒ２１ｂ，…は、各サブ画素の垂直中心位置が垂直走査方向（図１２の縦方向）に等ピッチではなく、垂直走査方向に広いピッチｐｖ１と狭いピッチｐｖ０とが交互に繰り返すように、サブ画素Ｒ１１ａ，Ｇ１１ａ，Ｂ１１ａ，Ｒ２１ａ，…を配列している。図１２に示されるようにサブ画素間に広いピッチｐｖ１が存在する理由は、図１１に示されるように、垂直走査方向に隣接する２つのサブ画素（例えば、サブ画素Ｒ１１ｂとＧ１１ｂ）毎にゲートライン及びＴＦＴが設けられているからであり、図１１に示されるようにサブ画素間に狭いピッチｐｖ０が存在する理由は、図１１に示されるように、垂直走査方向に隣接する２つのサブ画素（例えば、サブ画素Ｇ１１ｂとＢ１１ｂ）毎にゲートライン及びＴＦＴが設けられていないからである。このように、ゲートラインの数を減らした液晶パネル１２３ｂでは、サブ画素が垂直走査方向に等ピッチに配列されておらず、実際のサブ画素の位置が、垂直走査方向に等ピッチに配列された理想のサブ画素の位置からずれている。
【００３７】
図１３及び図１４は、実施の形態２に係る映像表示装置の映像信号処理回路１１（信号処理回路１１ａ，１１ｂ，１１ｃ）の動作を説明するための図である。図１３及び図１４のそれぞれにおいて、左側に破線の長方形で示すサブ画素Ｒ１１，Ｇ１１，Ｂ１１，…は、サブ画素が垂直走査方向に等ピッチで理想の位置に配列された理想のサブ画素を示し、右側に実線の長方形で示すサブ画素Ｒ１１ｂ，Ｇ１１ｂ，Ｂ１１ｂ，…は、垂直走査方向に広いピッチｐｈ１と狭いピッチｐｈ０とが交互に繰り返すサブ画素Ｒ１１ｂ，Ｇ１１ｂ，Ｂ１１ｂ，Ｒ１２ａ，…の配列を示している。図１３に矢印で示されるように、例えば、サブ画素Ｒ１２ｂに最も近い同色の理想のサブ画素（すなわち、理想の位置に配置されたサブ画素）は、理想のサブ画素Ｒ１１とＲ１２である。この２つの理想のサブ画素Ｒ１１とＲ１２での画素信号を用いて、実際のサブ画素Ｒ１１ｂの水平走査方向の位置ずれに起因する映像品質上の影響を軽減するためには、上記２つの理想のサブ画素Ｒ１１とＲ１２の位置（それぞれの理想のサブ画素の垂直中心位置）と、補正対象の実際のサブ画素Ｒ１２ｂの位置（垂直中心位置）との距離（ピッチ）に応じた線形補間演算をすることで、補正対象の実際のサブ画素Ｒ１２ｂの補正された画素信号を作成する。他の実際のサブ画素と、理想のサブ画素との対応関係も、図１３において矢印で示されている。なお、実施の形態２においては、符号Ｒ１１ｂ，Ｇ１１ｂ，Ｂ１１ｂ，…は、実際のサブ画素を示すが、サブ画素Ｒ１１ｂ，Ｇ１１ｂ，Ｂ１１ｂ，…によって表示される画素値（輝度レベル）を、記号（Ｒ１１ｂ），（Ｇ１１ｂ），（Ｂ１１ｂ），…で表す。また、実施の形態２においては、符号Ｒ１１，Ｇ１１，Ｂ１１，…は、理想の位置に配置された理想のサブ画素を示すが、理想のサブ画素Ｒ１１，Ｇ１１，Ｂ１１，…の入力画素信号の画素値（輝度レベル）を、記号（Ｒ１１），（Ｇ１１），（Ｂ１１），…で表す。
【００３８】
図１４に示されるように、実際のサブ画素Ｂ１１ｂの垂直中心位置と理想のサブ画素Ｂ１１の垂直中心位置との距離をＸＢ１１ｂと表し、実施のサブ画素Ｒ１１ｂの垂直中心位置と理想のサブ画素Ｂ１２の垂直中心位置との距離をＹＢ１１ｂと表す。このとき、実際のサブ画素Ｂ１１を表示させるための補正された画素信号の画素値（画素値を（Ｂ１１ｂ）と表す。）を、理想のサブ画素Ｂ１１の画素値（入力画素信号の画素値であり（Ｂ１１）と表す。）及び理想のサブ画素Ｂ１２の画素値（入力画素信号の画素値であり（Ｂ１２）と表す。）の線形補間により作成する。実際のサブ画素Ｂ１１ｂの画素値（Ｂ１１ｂ）は、理想のサブ画素Ｂ１１，Ｂ１２の画素値（Ｂ１１），（Ｂ１２）を用いて次式のように、線形補間で計算する。
（Ｂ１１ｂ）
＝｛ＹＢ１１ｂ＊（Ｂ１１）＋ＸＢ１１ｂ＊（Ｂ１２）｝／（ＸＢ１１ｂ＋ＹＢ１１ｂ）
【００３９】
同様に、図１４のように、実際のサブ画素Ｒ１２ｂの垂直中心位置と理想のサブ画素Ｒ１１の垂直中心位置との距離をＸＲ１２ｂと表し、実施のサブ画素Ｒ１２ｂの垂直中心位置と理想のサブ画素Ｒ１２の垂直中心位置との距離をＹＲ１２ｂと表す。このとき、実際のサブ画素Ｒ１２ｂを表示させるための補正された画素信号の画素値（画素値を（Ｒ１２ｂ）と表す。）を、理想のサブ画素Ｒ１１の画素値（入力画素信号の画素値であり（Ｒ１１）と表す。）及び理想のサブ画素Ｒ１２の画素値（入力画素信号の画素値であり（Ｒ１２）と表す。）の線形補間により作成する。実際のサブ画素Ｒ１２ｂの補正後の画素値（Ｒ１２ｂ）は、理想のサブ画素Ｒ１１，Ｒ１２の画素値（Ｒ１１），（Ｒ１２）を用いて次式のように、線形補間で計算する。
（Ｒ１２ｂ）
＝｛ＹＲ１２ｂ＊（Ｒ１１）＋ＸＲ１２ｂ＊（Ｒ１２）｝／（ＸＲ１２ｂ＋ＹＲ１２ｂ）
【００４０】
同様に、実際のサブ画素Ｇ１２ｂの垂直中心位置と理想のサブ画素Ｇ１２の垂直中心位置との距離を、ＸＧ１２ｂと表し、実際のサブ画素Ｇ１２ｂの垂直中心位置と理想のサブ画素Ｇ１３の垂直中心位置との距離を、ＹＧ１２ｂと表すと、実際のサブ画素Ｇ１２ｂの補正後の画素値（Ｇ１２ｂ）は、理想のサブ画素Ｂ１２，Ｇ１３の画素値（Ｂ１２），（Ｇ１３）を用いて次式のように、線形補間で計算できる。
（Ｇ１２ｂ）
＝｛ＹＧ１２ｂ＊（Ｇ１２）＋ＸＧ１２ｂ＊（Ｇ１３）｝／（ＸＧ１２ｂ＋ＹＧ１２ｂ）
【００４１】
また、実際のサブ画素Ｂ１２ｂの垂直中心位置と理想のサブ画素Ｂ１１の垂直中心位置との距離を、ＸＢ１２ｂと表し、実際のサブ画素Ｂ１２ｂの垂直中心位置と理想のサブ画素Ｇ１２の垂直中心位置との距離を、ＹＢ１２ｂと表すと、実際のサブ画素Ｂ１２ｂの補正後の画素値（Ｂ１２ｂ）は、理想のサブ画素Ｂ１１，Ｂ１２の画素値（Ｂ１２），（Ｇ１３）を用いて次式のように、線形補間で計算できる。
（Ｂ１２ｂ）
＝｛ＹＢ１２ｂ＊（Ｂ１１）＋ＸＢ１２ｂ＊（Ｂ１２）｝／（ＸＢ１２ｂ＋ＹＢ１２ｂ）
となる。
【００４２】
実施の形態２においては、実際のサブ画素の垂直中心位置と理想のサブ画素の垂直中心位置との間の距離「Ｘ・・・・」（例えば、ＸＢ１１ｂ）と「Ｙ・・・・」（例えば、ＹＢ１１ｂ）は、規則性を持つ。例えば、サブ画素のピッチが等ピッチになる理想のサブ画素の配置においては、図１４に示されるように、破線の長方形で示す理想のサブ画素において、４サブ画素離れたサブ画素の垂直中心位置の距離（ピッチ）、例えば、理想のサブ画素Ｒ１１の垂直中心位置から理想のサブ画素Ｇ１２の垂直中心位置までの距離をｐ１０と表す。また、理想のサブ画素Ｒ１１の垂直中心位置から実際のサブ画素Ｒ１１ｂの垂直中心位置までの距離をｄ１１と表す。この距離ｄ１１は、実際の画素位置と理想の画素位置との差、すなわち、ずれ量である。また、実際のサブ画素において４サブ画素離れたサブ画素の垂直中心位置の距離（ピッチ）、例えば、実際のサブ画素Ｒ１１ｂの垂直中心位置から実際のサブ画素Ｇ１２ｂの垂直中心位置までの距離をｐ１１と表す。ただし、理想のサブ画素における４サブ画素離れたサブ画素の距離ｐ１０と、実際のサブ画素における４サブ画素離れたサブ画素の距離ｐ１１とは等しいものとする。このとき、実際のサブ画素位置と理想のサブ画素位置との距離ＸＢ１１ｂ，ＹＢ１１ｂ，ＸＲ１２ｂ，ＹＲ１２ｂ，ＸＧ１２ｂ，ＹＧ１２ｂ，ＸＢ１２ｂ，ＹＢ１２ｂは、距離ｐ１０，距離ｄ１１を用いて以下のように表すことができる。
ＸＢ１１ｂ＝ｄ１１
ＹＢ１１ｂ＝（３ｐ１０−４ｄ１１）／４
ＸＲ１２ｂ＝（３ｐ１０−４ｄ１１）／４
ＹＲ１２ｂ＝ｄ１１
ＸＧ１２ｂ＝ｄ１１
ＹＧ１２ｂ＝（３ｐ１０−４ｄ１１）／４
ＸＢ１２ｂ＝（３ｐ１０−４ｄ１１）／４
ＹＢ１２ｂ＝ｄ１１
【００４３】
したがって、次式が成立する。
（Ｂ１１ｂ）
＝｛(３ｐ１０−４ｄ１１)／３ｐ１０｝＊(Ｂ１１)＋(４ｄ１１／３ｐ１０)＊(Ｂ１２)
（Ｒ１２ｂ）
＝(４ｄ１１／３ｐ１０)＊(Ｒ１１)＋｛(３ｐ１０−４ｄ１１)／３ｐ１０｝＊(Ｒ１２)
（Ｇ１２ｂ）
＝(４ｄ１１／３ｐ１０)＊(Ｇ１２)＋｛(３ｐ１０−４ｄ１１)／３ｐ１０｝＊(Ｇ１３)
（Ｂ１２ｂ）
＝｛(３ｐ１０−４ｄ１１)／３ｐ１０｝＊(Ｂ１１)＋(４ｄ１１／３ｐ１０)＊(Ｂ１２)
【００４４】
上記のように、実際のサブ画素に最も近い２個の同色のサブ画素の画素値を用いた線形補間演算を周期的に繰り返すことによって、画素信号の補正を行うことができる。係数ＸＢ１１ｂ，ＹＢ１１ｂ，ＸＲ１２ｂ，ＹＲ１２ｂ，ＸＧ１２ｂ，ＹＧ１２ｂ，ＸＢ１２ｂ，ＹＢ１２ｂ，…は、理想のサブ画素の中心位置と実際のサブ画素の中心位置との間の距離（ピッチ）の計測値から、算出することができる。４サブ画素離れたサブ画素間の距離ｐ１０と、ずれ量ｄ１１とにより、線形補間演算に用いる係数は一意に決まる。よって、４サブ画素離れたサブ画素間の距離ｐ１０と、ずれ量ｄ１１とを設定値として係数演算部１１１（図５）に入力することにより、信号処理回路１１ａ，１１ｂ，１１ｃは、線形補間演算した補正された画素信号を出力する処理を行うことができる。
【００４５】
なお、信号処理回路１１ａ，１１ｂ，１１ｃを構成するデジタル回路では、画素信号の画素値（Ｂ１１），（Ｂ１２），…は、動作クロックの周期で毎回値が変わるが、距離ｐ１０、ずれ量ｄ１１などの値は、液晶パネルに固有の値であるから、液晶パネルから実測した距離ｐ１０、ずれ量ｄ１１を係数演算部１１１に入力される設定値とする。距離ｐ１０及びずれ量ｄ１１をデジタル値として入力する際、例えば、それぞれを１０ビットで表現すると、値３ｐ１０及び値４ｄ１１はそれぞれ１２ビットで表され、値（３ｐ１０−４ｄ１１）は正負（＋又は−）の符号を含む１３ビットで表される。１３ビットの値（３ｐ１０−４ｄ１１）を１２ビットの値３ｐ１０で除算した値である（（３ｐ１０−４ｄ１１）／３ｐ１０）は、その整数部を（１３−１２）＋１＝２ビットで表し、小数部が８ビットで表すと、整数部と小数部とを合わせて１０ビットで表される。例えば、（（３ｐ１０−４ｄ１１）／３ｐ１０）＊（Ｂ１１）のように、１０ビットの値と１０ビットの値との乗算演算を、１クロックの動作クロック内で処理することは、一般的には、不可能ではない。ただし、除算演算を含む（（３ｐ１０−４ｄ１１）／３ｐ１０）の演算においては除算値のビット数のクロックを要するため、１０クロックの期間を必要とする。したがって、除算演算を含む演算を画素クロック内に終えることは不可能である。このため、実施の形態２においては、除算を含む演算（例えば、補正された画素信号（Ｂ１１ｂ）の算出においては、（３ｐ１０−４ｄ１１）／３ｐ１０）と（４ｄ１１／３ｐ１０）を求める演算）は液晶パネルのサブ画素間の距離を入力することで予め演算しておき、乗算と加算からなる演算については、入力信号を処理しながら出力する構成を採用している。
【００４６】
上記処理を行う信号処理回路１１ａ，１１ｂ，１１ｃの動作を図５に基づいて説明する。まず、係数演算部１１１に、距離ｐ１０及びずれ量ｄ１１を設定値として入力する。係数演算部１１１は、入力された値ｐ１０及びｄ１１を用いて、係数（（３ｐ１０−４ｄ１０）／３ｐ１０）と係数（４ｄ１１／３ｐ１０）を求め、この値をラッチ回路１１２に出力する。この演算は、映像信号の前に設けられる垂直同期信号の期間など映像信号の期間より前の時間に行う。ラッチ回路１１２は、係数リセット信号によりリセットされるまで係数（（３ｐ０−４ｄ１）／３ｐ０）と係数（４ｄ１／３ｐ０）の値を保持し、乗算回路１１６ａ，１１６ｂへ出力する。
【００４７】
図１３に矢印で示されるように、補正された画素信号（Ｂ１１ｂ）を生成する際には、入力画素信号（Ｂ１１）及び（Ｂ１２）を用いる。また、補正された画素信号（Ｂ１２ｂ）を生成する際にも、入力画素信号（Ｂ１１）及び（Ｂ１２）を用いる。また、補正された画素信号（Ｒ１２ｂ）を生成する際には、入力画素信号（Ｒ１１）及び（Ｒ１２）を用いる。また、補正された画素信号（Ｒ１３ｂ）を生成する際には、入力画素信号（Ｒ１３）及び（Ｒ１４）を用いる。また、補正された画素信号（Ｒ１４ｂ）を生成する際にも、入力画素信号（Ｒ１３）及び（Ｒ１４）を用いる。Ｒ，Ｇ，Ｂのサブ画素ごとに、参照する２サブ画素の規則性はそれぞれで異なるが、補正対象のサブ画素（現サブ画素）と、同色の１サブ画素前のサブ画素と、同色の１サブ画素後のサブ画素との３つの画素信号のうちの、連続する２つ信号を参照することについては共通する。選択回路１１４は、入力画素信号と、遅延回路１１３ａにおいて１ライン遅延した画素信号と、遅延回路１１３ｂにおいてさらに１ライン遅延した画素信号との中から、２つの画素信号を選択して出力する。補正された画素信号（Ｂ１１ｂ）を生成する場合は、選択回路１１４に画素信号（Ｂ１０）と（Ｂ１１）と（Ｂ１２）が入力され、画素信号（Ｂ１１）と（Ｂ１２）が出力される。補正された画素信号（Ｂ１２ｂ）を生成する場合は、選択回路１１４に画素信号（Ｂ１１）と（Ｂ１２）と（Ｂ１３）が入力され、画素信号（Ｂ１１）と（Ｂ１２）が出力される。選択回路１１４は、計数回路１１５から出力される画素信号の計数値を基に、上記選択方式の切り替えを行う。
【００４８】
以上に説明したように、実施の形態２に係る映像信号処理回路及び映像表示装置によれば、所定方向（実施の形態２においては、垂直走査方向）に等ピッチではないピッチで並ぶ複数のサブ画素を有する液晶パネル１２３ｂに、あたかも垂直走査方向に等ピッチで並ぶ複数の理想のサブ画素を有する液晶パネルによって映像が表示されたかのような映像表示を実行させるための信号処理を行うことができ、表示映像の品質を向上させることができる。
【符号の説明】
【００４９】
１  映像表示装置、  １１ａ，１１ｂ，１１ｃ  信号処理回路、  １２ａ，１２ｂ  液晶パネルユニット、  １１１  係数演算部、  １１２  ラッチ回路、  １１３ａ，１１３ｂ  遅延回路、  １１４  選択回路、  １１５  計数回路、  １１６ａ，１１６ｂ  乗算回路、  １１７  加算回路、  １２１ａ，１２１ｂ  ゲートドライバ、  １２２ａ，１２２ｂ  ソースドライバ、  １２３ａ，１２３ｂ  液晶パネル、  １２４  コントローラ、  １２５  基準電圧作成部、  １２６  ＴＦＴ、  １２７ａ，１２７ｂ  画素、  Ｒ１１ａ，Ｇ１１ａ，…，Ｒ１１ｂ，Ｇ１１ｂ，…  サブ画素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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