(57)【要約】      （修正有）【課題】Ｎ型トランジスタ、Ｐ型トランジスタともに低い閾値電圧が得られる半導体装置及びその製造方法を提供する。【解決手段】基板上の第１領域２０１にＮ型トランジスタが形成され、前記基板上の第２領域２０２にＰ型トランジスタが形成された半導体装置１０１であって、前記基板１１１と、シリコンを含有する第１のゲート絶縁膜１２１と、第１の金属と酸素とを含有する第２のゲート絶縁膜１２２と、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜１２３と、ハフニウムを含有する第４のゲート絶縁膜１２４と、金属と窒素とを含有するゲート電極層１３１とを備え、前記第２領域に形成された前記ゲート電極層の厚さは、前記第１領域に形成された前記ゲート電極層の厚さよりも厚くなっている。【選択図】図１
2010177240.tif 000002
【特許請求の範囲】
【請求項１】
基板上の第１領域にＮ型トランジスタを形成し、前記基板上の第２領域にＰ型トランジスタを形成する半導体装置の製造方法であって、
前記第１及び第２領域において、前記基板上に、シリコンを含有する第１のゲート絶縁膜を形成し、
前記第１領域において、前記第１のゲート絶縁膜上に、第１の金属と酸素とを含有する第２のゲート絶縁膜を形成し、
前記第２領域において、前記第１のゲート絶縁膜上に、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜を形成し、
前記第１及び第２領域において、前記第２及び第３のゲート絶縁膜上に、ハフニウムを含有する第４のゲート絶縁膜を形成し、
前記第１及び第２領域において、前記第４のゲート絶縁膜上に、金属と窒素とを含有する第１の導電膜を堆積し、
前記第１領域において、前記第４のゲート絶縁膜上から、前記第１の導電膜を除去し、
前記第１及び第２領域において、前記第４のゲート絶縁膜及び前記第１の導電膜上に、金属と窒素とを含有する第２の導電膜を堆積し、
前記第１及び第２の導電膜中の余剰窒素を前記第４のゲート絶縁膜中に導入し、
前記第１及び第２領域において、前記第１及び第２の導電膜を加工して、前記第２の導電膜を含む前記Ｎ型トランジスタ用のゲート電極と、前記第１及び第２の導電膜を含む前記Ｐ型トランジスタ用のゲート電極とを形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の導電膜における余剰窒素の体積密度は、前記第２の導電膜のおける余剰窒素の体積密度よりも高いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
基板上の第１領域にＮ型トランジスタを形成し、前記基板上の第２領域にＰ型トランジスタを形成する半導体装置の製造方法であって、
前記第１及び第２領域において、前記基板上に、シリコンを含有する第１のゲート絶縁膜を形成し、
前記第１領域において、前記第１のゲート絶縁膜上に、第１の金属と酸素とを含有する第２のゲート絶縁膜を形成し、
前記第２領域において、前記第１のゲート絶縁膜上に、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜を形成し、
前記第１及び第２領域において、前記第２及び第３のゲート絶縁膜上に、ハフニウムを含有する第４のゲート絶縁膜を形成し、
前記第１及び第２領域において、前記第４のゲート絶縁膜上に、金属と窒素とを含有するゲート電極層を堆積し、
前記第１領域において、前記ゲート電極層をエッチングして、前記第２領域における前記ゲート電極層の厚さを、前記第１領域における前記ゲート電極層の厚さよりも厚くし、
前記ゲート電極層中の余剰窒素を前記第４のゲート絶縁膜中に導入し、
前記第１及び第２領域において、前記ゲート電極層を加工して、前記ゲート電極層を含む前記Ｎ型トランジスタ用のゲート電極と、前記ゲート電極層を含む前記Ｐ型トランジスタ用のゲート電極とを形成する、
ことを特徴とする半導体装置の製造方法。
【請求項４】
基板上の第１領域にＮ型トランジスタが形成され、前記基板上の第２領域にＰ型トランジスタが形成された半導体装置であって、
前記基板と、
前記第１及び第２領域において前記基板上に形成され、シリコンを含有する第１のゲート絶縁膜と、
前記第１領域において前記第１のゲート絶縁膜上に形成され、第１の金属と酸素とを含有する第２のゲート絶縁膜と、
前記第２領域において前記第１のゲート絶縁膜上に形成され、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜と、
前記第１及び第２領域において前記第２及び第３のゲート絶縁膜上に形成され、ハフニウムを含有する第４のゲート絶縁膜と、
前記第１及び第２領域において前記第４のゲート絶縁膜上に形成され、金属と窒素とを含有するゲート電極層とを備え、
前記第２領域に形成された前記ゲート電極層の厚さは、前記第１領域に形成された前記ゲート電極層の厚さよりも厚いことを特徴とする半導体装置。
【請求項５】
前記第１及び第２領域に形成された前記ゲート電極層は、
前記第２領域において前記第４のゲート絶縁膜上に形成され、金属と窒素とを含有する第１の導電膜と、
前記第１及び第２領域において前記第４のゲート絶縁膜及び前記第１の導電膜上に形成され、金属と窒素とを含有する第２の導電膜とを含み、
前記第１の導電膜における余剰窒素の体積密度は、前記第２の導電膜における余剰窒素の体積密度よりも高いことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、メタルゲート電極とｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）とを有するＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）に使用されるものである。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）の微細化に伴い、ゲート絶縁膜の薄膜化が求められている。３２ｎｍノード以降のＣＭＯＳでは、ゲート絶縁膜にＳｉＯ２換算膜厚で０．９ｎｍ以下の性能が必要となる。しかしながら、従来ゲート電極として用いられてきたポリシリコン電極では、その半導体特性により電極内に空乏化が生じる。このことが、ゲート絶縁膜の実効的な膜厚を０．３ｎｍ程度増加させ、ゲート絶縁膜の薄膜化を阻害する。
【０００３】
そこで、ゲート電極における空乏化を抑制するために、メタルゲート電極の導入が求められている。メタルゲート電極には、トランジスタの閾値電圧（Ｖth）の低減のために、Ｓｉバンド端近傍の実効仕事関数（ＥＷＦ）を持つことが求められている。具体的には、ＮＭＯＳＦＥＴ（N channel MOSFET）では、Ｓｉ伝導帯端（４．０５ｅＶ）近傍のＥＷＦが求められ、ＰＭＯＳＦＥＴ（P channel MOSFET）では、Ｓｉ価電子帯端（５．１７ｅＶ）近傍のＥＷＦが求められている。メタルゲート電極に、Ｓｉバンド端近傍のＥＷＦを持たせることで、Ｖthを低減し、所望の駆動力を持つＣＭＯＳを得ることができる。
【０００４】
現在、メタルゲート電極材料の候補として、熱的に安定であることや、ゲートの加工が容易であることから、金属窒化物（metal nitride）の採用が広く検討されている。しかしながら、金属窒化物は、Ｓｉバンドギャップのミッドギャップ（約４．６ｅＶ）近傍のＥＷＦを持つことが知られており、単に金属窒化物を採用するだけでは、Ｖthの低減は実現できない。
【０００５】
そこで、金属窒化物を採用する場合には、ＮＭＯＳにはＬａ２Ｏ３（酸化ランタン）膜、ＰＭＯＳにはチャネルＳｉＧｅ（シリコンゲルマニウム）層及びＡｌ２Ｏ３（酸化アルミニウム）膜を用いて、Ｖthを低減させる技術が採用されている（例えば、特許文献１参照）。この場合、Ｌａ２Ｏ３膜をＳｉ基板と金属窒化物との間に形成することで、０．５ｅＶ程度のＥＦＷの低減が生じると共に、ＳｉＧｅ層をチャネル部に、Ａｌ２Ｏ３膜をＳｉ基板と金属窒化物との間に形成することで、０．５ｅＶ程度のＥＷＦの増加が生じる。よって、金属窒化物電極とこの技術とを組み合わせることで、Ｖthの低減が可能となる。
【０００６】
しかしながら、金属窒化物電極を実際にｈｉｇｈ−ｋ絶縁膜上に形成すると、製造時における高温の熱工程により、金属窒化物電極のＥＷＦがミッドギャップよりも０．２ｅＶ程度低くなってしまう。この場合、ＰＭＯＳにチャネルＳｉＧｅ層及びＡｌ２Ｏ３膜を用いても、Ｓｉ価電子帯端近傍のＥＷＦが得られず、所望のＶthの低減を実現することができない。
【０００７】
なお、特許文献２及び３には、ｈｉｇｈ−ｋ絶縁膜とメタルゲート電極とを有するトランジスタの例が記載されている。例えば、特許文献２には、ハフニウム又はジルコニウムを含有するｈｉｇｈ−ｋ絶縁膜と、窒化チタン膜とを有するｐチャネル型電界効果トランジスタが記載されている。また、特許文献３には、酸化ハフニウム膜と、酸化アルミニウム膜と、窒化チタン膜とを有するｐチャネル型ＭＩＳＦＥＴが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２８３２０８号公報
【特許文献２】特開２００７−８８１２２号公報
【特許文献３】特開２００７−２４３００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、Ｎ型トランジスタ、Ｐ型トランジスタともに低い閾値電圧が得られる半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様は例えば、基板上の第１領域にＮ型トランジスタを形成し、前記基板上の第２領域にＰ型トランジスタを形成する半導体装置の製造方法であって、前記第１及び第２領域において、前記基板上に、シリコンを含有する第１のゲート絶縁膜を形成し、前記第１領域において、前記第１のゲート絶縁膜上に、第１の金属と酸素とを含有する第２のゲート絶縁膜を形成し、前記第２領域において、前記第１のゲート絶縁膜上に、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜を形成し、前記第１及び第２領域において、前記第２及び第３のゲート絶縁膜上に、ハフニウムを含有する第４のゲート絶縁膜を形成し、前記第１及び第２領域において、前記第４のゲート絶縁膜上に、金属と窒素とを含有する第１の導電膜を堆積し、前記第１領域において、前記第４のゲート絶縁膜上から、前記第１の導電膜を除去し、前記第１及び第２領域において、前記第４のゲート絶縁膜及び前記第１の導電膜上に、金属と窒素とを含有する第２の導電膜を堆積し、前記第１及び第２の導電膜中の余剰窒素を前記第４のゲート絶縁膜中に導入し、前記第１及び第２領域において、前記第１及び第２の導電膜を加工して、前記第２の導電膜を含む前記Ｎ型トランジスタ用のゲート電極と、前記第１及び第２の導電膜を含む前記Ｐ型トランジスタ用のゲート電極とを形成する、ことを特徴とする半導体装置の製造方法である。
【００１１】
本発明の別の態様は例えば、基板上の第１領域にＮ型トランジスタを形成し、前記基板上の第２領域にＰ型トランジスタを形成する半導体装置の製造方法であって、前記第１及び第２領域において、前記基板上に、シリコンを含有する第１のゲート絶縁膜を形成し、前記第１領域において、前記第１のゲート絶縁膜上に、第１の金属と酸素とを含有する第２のゲート絶縁膜を形成し、前記第２領域において、前記第１のゲート絶縁膜上に、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜を形成し、前記第１及び第２領域において、前記第２及び第３のゲート絶縁膜上に、ハフニウムを含有する第４のゲート絶縁膜を形成し、前記第１及び第２領域において、前記第４のゲート絶縁膜上に、金属と窒素とを含有するゲート電極層を堆積し、前記第１領域において、前記ゲート電極層をエッチングして、前記第２領域における前記ゲート電極層の厚さを、前記第１領域における前記ゲート電極層の厚さよりも厚くし、前記ゲート電極層中の余剰窒素を前記第４のゲート絶縁膜中に導入し、前記第１及び第２領域において、前記ゲート電極層を加工して、前記ゲート電極層を含む前記Ｎ型トランジスタ用のゲート電極と、前記ゲート電極層を含む前記Ｐ型トランジスタ用のゲート電極とを形成する、ことを特徴とする半導体装置の製造方法である。
【００１２】
本発明の別の態様は例えば、基板上の第１領域にＮ型トランジスタが形成され、前記基板上の第２領域にＰ型トランジスタが形成された半導体装置であって、前記基板と、前記第１及び第２領域において前記基板上に形成され、シリコンを含有する第１のゲート絶縁膜と、前記第１領域において前記第１のゲート絶縁膜上に形成され、第１の金属と酸素とを含有する第２のゲート絶縁膜と、前記第２領域において前記第１のゲート絶縁膜上に形成され、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜と、前記第１及び第２領域において前記第２及び第３のゲート絶縁膜上に形成され、ハフニウムを含有する第４のゲート絶縁膜と、前記第１及び第２領域において前記第４のゲート絶縁膜上に形成され、金属と窒素とを含有するゲート電極層とを備え、前記第２領域に形成された前記ゲート電極層の厚さは、前記第１領域に形成された前記ゲート電極層の厚さよりも厚いことを特徴とする半導体装置である。
【発明の効果】
【００１３】
本発明によれば、Ｎ型トランジスタ、Ｐ型トランジスタともに低い閾値電圧が得られる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態の半導体装置の側方断面図である。
【図２】ＴｉＮ膜の膜厚と、ＴｉＮ膜内の余剰窒素の面密度に関し、膜厚差と密度差との関係を示したグラフである。
【図３】第１実施形態の半導体装置の製造方法を示す工程図（１／８）である。
【図４】第１実施形態の半導体装置の製造方法を示す工程図（２／８）である。
【図５】第１実施形態の半導体装置の製造方法を示す工程図（３／８）である。
【図６】第１実施形態の半導体装置の製造方法を示す工程図（４／８）である。
【図７】第１実施形態の半導体装置の製造方法を示す工程図（５／８）である。
【図８】第１実施形態の半導体装置の製造方法を示す工程図（６／８）である。
【図９】第１実施形態の半導体装置の製造方法を示す工程図（７／８）である。
【図１０】第１実施形態の半導体装置の製造方法を示す工程図（８／８）である。
【図１１】第２実施形態の半導体装置の製造方法を示す工程図（１／２）である。
【図１２】第２実施形態の半導体装置の製造方法を示す工程図（２／２）である。
【図１３】第２実施形態の半導体装置の製造方法の変形例を示す工程図（１／２）である。
【図１４】第２実施形態の半導体装置の製造方法の変形例を示す工程図（２／２）である。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態を、図面に基づいて説明する。
【００１６】
（第１実施形態）
図１は、第１実施形態の半導体装置１０１の側方断面図である。
【００１７】
図１の半導体装置１０１は、基板１１１上のＮＭＯＳ領域２０１に形成されたＮＭＯＳＦＥＴ３０１と、基板１１１上のＰＭＯＳ領域２０２に形成されたＰＭＯＳＦＥＴ３０２を備える。ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２は、本発明の第１及び第２領域の例である。また、ＮＭＯＳＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２は、本発明のＮ型及びＰ型トランジスタの例である。
【００１８】
図１の半導体装置１０１は、ＮＭＯＳＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２の構成要素として、基板１１１と、チャネルＳｉＧｅ（シリコンゲルマニウム）層１１２と、第１のゲート絶縁膜の例であるＳｉＯ２膜（シリコン酸化膜）１２１と、第２のゲート絶縁膜の例であるＬａ２Ｏ３（酸化ランタン）膜１２２と、第３のゲート絶縁膜の例であるＡｌ２Ｏ３（酸化アルミニウム）膜１２３と、第４のゲート絶縁膜の例であるＨｆＳｉＯＮ膜（ハフニウム珪酸窒化膜）１２４と、ゲート電極層の例であり、第１のゲート電極層の例であるＴｉＮ（窒化チタン）膜１３１と、第２のゲート電極層の例であるポリシリコン（Ｐｏｌｙ−Ｓｉ）膜１３２とを備える。
【００１９】
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は例えば、ＳＯＩ（Silicon On Insulator）基板でも構わない。基板１１１には、ＳＴＩ構造の素子分離層１４１と、Ｐ型拡散層１５１と、Ｎ型拡散層１６１が設けられている。ＮＭＯＳＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２はそれぞれ、Ｐ型拡散層１５１及びＮ型拡散層１６１上に形成されている。Ｐ型拡散層１５１の表面には、Ｎ型ソース・ドレイン拡散層１５２とＮ型エクステンション拡散層１５３が形成されており、Ｎ型拡散層１６１の表面には、Ｐ型ソース・ドレイン拡散層１６２とＰ型エクステンション拡散層１６３が形成されている。
【００２０】
チャネルＳｉＧｅ層１１２は、Ｓｉ（シリコン）及びＧｅ（ゲルマニウム）を含有するエピタキシャル半導体層であり、ＰＭＯＳ領域２０２において、基板１１１の表面に形成されている。
【００２１】
ＳｉＯ２膜１２１は、Ｓｉ（シリコン）を含有する酸化膜であり、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、基板１１１上に形成されている。ＮＭＯＳ領域２０１内のＳｉＯ２膜１２１は、基板１１１上にダイレクトに形成されており、ＰＭＯＳ領域２０２内のＳｉＯ２膜１２１は、基板１１１上にチャネルＳｉＧｅ層１１２を介して形成されている。本実施形態では、第１のゲート絶縁膜として、Ｓｉを含有するその他の絶縁膜を採用しても構わない。
【００２２】
Ｌａ２Ｏ３膜１２２は、Ｌａ（ランタン）を含有する酸化膜であり、ＮＭＯＳ領域２０１において、ＳｉＯ２膜１２１上に形成されている。Ｌａ２Ｏ３膜１２２中のＬａは、本発明の第１の金属の例である。
【００２３】
Ａｌ２Ｏ３膜１２３は、Ａｌ（アルミニウム）を含有する酸化膜であり、ＰＭＯＳ領域２０２において、ＳｉＯ２膜１２１上に形成されている。Ａｌ２Ｏ３膜１２３中のＡｌは、本発明の第２の金属の例である。
【００２４】
ＨｆＳｉＯＮ膜１２４は、Ｈｆ（ハフニウム）を含有する珪酸窒化膜であり、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、Ｌａ２Ｏ３膜１２２及びＡｌ２Ｏ３膜１２３上に形成されている。ＨｆＳｉＯＮ膜１２４は、ｈｉｇｈ−ｋ絶縁膜に相当する。本実施形態では、第４のゲート絶縁膜として、Ｈｆを含有するその他の絶縁膜を採用しても構わない。
【００２５】
ＴｉＮ膜１３１は、Ｔｉ（チタン）及びＮ（窒素）を含有する金属窒化膜であり、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、ＨｆＳｉＯＮ膜１２４上に形成されている。本実施形態では、図１のように、ＰＭＯＳ領域２０２に形成されたＴｉＮ膜１３１の膜厚（Ｔp）が、ＮＭＯＳ領域２０１に形成されたＴｉＮ膜１３１の膜厚（Ｔn）よりも厚くなっている。ＴｉＮ膜１３１の膜厚の詳細については後述する。なお、本実施形態では、ゲート電極層（第１のゲート電極層）として、その他の金属窒化膜を採用しても構わない。このような金属窒化膜の例として、ＴａＮ（窒化タンタル）膜、ＷＮ（窒化タングステン）膜、ＭｏＮ（窒化モリブテン）膜等が挙げられる。
【００２６】
ポリシリコン膜１３２は、多結晶シリコンからなる膜であり、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、ＴｉＮ膜１３１上に形成されている。ポリシリコン膜１３２は、部分的にシリサイド化されていてもよいし、フルシリサイド化されていてもよい。
【００２７】
図１の半導体装置１０１では、ＮＭＯＳ領域２０１内のＴｉＮ膜１３１とポリシリコン膜１３２により、ＮＭＯＳＦＥＴ３０１用のゲート電極が形成されており、ＰＭＯＳ領域２０２内のＴｉＮ膜１３１とポリシリコン膜１３２により、ＰＭＯＳＦＥＴ３０２用のゲート電極が形成されている。
【００２８】
図１の半導体装置１０１は更に、オフセットスペーサー１７１と、サイドウォールスペーサー１７２とを備える。オフセットスペーサー１７１は、ＮＭＯＮＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２の側面に形成されている。オフセットスペーサー１７１はここでは、シリコン酸化膜又はシリコン窒化膜である。サイドウォールスペーサー１７２は、ＮＭＯＮＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２の側面にオフセットスペーサー１７１を介して形成されている。サイドウォールスペーサー１７２はここでは、シリコン酸化膜（１７２Ａ）とシリコン窒化膜（１７２Ｂ）とを含む積層膜である。
【００２９】
以上のように、図１のＮＭＯＳＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２は共に、メタルゲート電極として、金属窒化膜であるＴｉＮ膜１３１を有する。金属窒化物は、Ｓｉバンドギャップのミッドギャップ（約４．６ｅＶ）近傍の実効仕事関数（ＥＷＦ）を持つことが知られている。
【００３０】
また、図１のＮＭＯＳＦＥＴ３０１は、Ｌａ２Ｏ３膜１２２を有し、図１のＰＭＯＳＦＥＴ３０２は、Ａｌ２Ｏ３膜１２３及びチャネルＳｉＧｅ層１１２を有する。Ｌａ２Ｏ３膜１２２は、ＥＷＦを０．５ｅＶ程度低減させることが可能であり、Ａｌ２Ｏ３膜１２３及びチャネルＳｉＧｅ層１１２は、ＥＷＦを０．５ｅＶ程度増加させることが可能である。
【００３１】
よって、本来であれば、以上の構成により、ＮＭＯＳＦＥＴ３０１用のメタルゲート電極に、Ｓｉ伝導帯端（４．０５ｅＶ）近傍のＥＷＦを持たせ、ＰＭＯＳＦＥＴ３０２用のメタルゲート電極に、Ｓｉ価電子帯端（５．１７ｅＶ）近傍のＥＷＦを持たせることが可能である。しかしながら、ｈｉｇｈ−ｋ絶縁膜上の金属窒化物電極には、製造時における高温の熱工程により、ＥＷＦがミッドギャップよりも０．２ｅＶ程度低くなるという問題がある。
【００３２】
そこで、本実施形態では、ＰＭＯＳ領域２０２におけるＴｉＮ膜１３１の膜厚（Ｔp）を、ＮＭＯＳ領域２０１におけるＴｉＮ膜１３１の膜厚（Ｔn）よりも厚くすることで、この問題に対処している。
【００３３】
以下、ＴｉＮ膜１３１の膜厚の詳細について説明する。
【００３４】
図２は、ＴｉＮ膜１３１の膜厚と、ＴｉＮ膜１３１内の余剰窒素の面密度に関し、膜厚差と密度差との関係を示したグラフである。
【００３５】
横軸のΔＴは、ＰＭＯＳ領域２０２に形成されたＴｉＮ膜１３１の膜厚（Ｔp）と、ＮＭＯＳ領域２０１に形成されたＴｉＮ膜１３１の膜厚（Ｔn）との膜厚差を表す。即ち、ΔＴ＝Ｔp−Ｔnである。なお、横軸の単位はｎｍである。
【００３６】
また、縦軸のΔＮは、ＰＭＯＳ領域２０２に形成されたＴｉＮ膜１３１内の余剰窒素の面密度（Ｎp）と、ＮＭＯＳ領域２０１に形成されたＴｉＮ膜１３１内の余剰窒素の面密度（Ｎn）との密度差を表す。即ち、ΔＮ＝Ｎp−Ｎnである。なお、縦軸の単位はｃｍ−２である。
【００３７】
本実施形態では、ＴｉＮ膜１３１内の余剰窒素の体積密度（ｃｍ−３）は、一様であると想定されている。よって、図２では、余剰窒素の面密度の密度差ΔＮは、膜厚差ΔＴに比例している。また、図２では、ＴｉＮ膜１３１におけるＴｉとＮの組成比は、Ｔｉ：Ｎ＝４：６と想定されている。
【００３８】
ＴｉＮ膜１３１内の余剰窒素は、製造時における種々の熱工程により、ＨｆＳｉＯＮ膜１２４中に拡散する。本発明者らの知見によれば、ＴｉＮ膜１３１内の余剰窒素がＨｆＳｉＯＮ膜１２４中に拡散すると、ＴｉＮ膜１３１のＥＷＦは増大する。更には、ＰＭＯＳ領域２０２内のＨｆＳｉＯＮ膜１２４への余剰窒素の拡散量が、ＮＭＯＳ領域２０１内のＨｆＳｉＯＮ膜１２４への余剰窒素の拡散量よりも多いと、ＰＭＯＳＦＥＴ３０２側のＥＷＦが、ＮＭＯＳＦＥＴ３０１側のＥＷＦよりも高くなる。本実施形態では、この現象を利用して、上述のＥＷＦの低下の問題に対処する。
【００３９】
図２では、点Ｐ1に示すように、膜厚差ΔＴが５ｎｍのときに、余剰窒素の面密度の密度差ΔＮが２×１０１２ｃｍ−２となる。この場合、ＴｉＮ膜１３１内の余剰窒素がすべてＨｆＳｉＯＮ膜１２４中に拡散すると、計算上、ＰＭＯＳＦＥＴ３０２側のＥＷＦは、ＮＭＯＳＦＥＴ３０１側のＥＷＦよりも０．２ｅＶ高くなる。よって、Ｔｉ：Ｎ＝４：６のＴｉＮ膜１３１を用いた場合、膜厚差ΔＴを５ｎｍとすることにより、ＰＭＯＳＦＥＴ３０２側でミッドギャップ（４．６ｅＶ）のＥＷＦを実現することが可能になる。
【００４０】
なお、Ｔｉ：Ｎ≠４：６のＴｉＮ膜１３１を用いる場合には、膜厚差ΔＴと密度差ΔＮとの比例定数が、図２とは異なるものになる。しかしながら、この場合においても、膜厚差ΔＴを所定の値にすることにより、ＰＭＯＳＦＥＴ３０２側でミッドギャップ（４．６ｅＶ）のＥＷＦを実現することができる。
【００４１】
このように、本実施形態では、ＰＭＯＳ領域２０２におけるＴｉＮ膜１３１の膜厚を、ＮＭＯＳ領域２０１におけるＴｉＮ膜１３１の膜厚よりも厚くする。これにより、本実施形態では、ＰＭＯＳＦＥＴ３０２側でミッドギャップ（４．６ｅＶ）のＥＷＦを実現することができる。より詳細には、本実施形態によれば、ＴｉＮ膜１３１の堆積時において、ＰＭＯＳ領域２０２内のＴｉＮ膜１３１のＥＷＦを、４．６ｅＶ以上にすることが可能になり、その結果、半導体装置１０１の完成時において、ＰＭＯＳ領域２０２内のＴｉＮ膜１３１のＥＷＦを、４．６ｅＶ近傍にすることが可能になる。
【００４２】
更に、本実施形態のＮＭＯＳＦＥＴ３０１側では、ＳｉＯ２膜１２１とＨｆＳｉＯＮ膜１２４との間に、Ｌａ２Ｏ３膜１２２が形成される。これにより、本実施形態では、ＮＭＯＳＦＥＴ３０１用のメタルゲート電極に、Ｓｉ伝導帯端（４．０５ｅＶ）近傍のＥＷＦを持たせることができ、ＮＭＯＳＦＥＴ３０１の閾値電圧を十分低くすることができる。
【００４３】
更に、本実施形態のＰＭＯＳＦＥＴ３０２側では、ＳｉＯ２膜１２１とＨｆＳｉＯＮ膜１２４との間に、Ａｌ２Ｏ３膜１２３が形成され、基板１１１の表面に、チャネルＳｉＧｅ層１１２が形成される。これにより、本実施形態では、ＰＭＯＳＦＥＴ３０２用のメタルゲート電極に、Ｓｉ価電子帯端（５．１７ｅＶ）近傍のＥＷＦを持たせることができ、ＰＭＯＳＦＥＴ３０２の閾値電圧を十分低くすることができる。
【００４４】
このように、本実施形態では、ＰＭＯＳ領域２０２におけるＴｉＮ膜１３１の膜厚を、ＮＭＯＳ領域２０１におけるＴｉＮ膜１３１の膜厚よりも厚くすること、及び、Ｌａ２Ｏ３膜１２２、Ａｌ２Ｏ３膜１２３、チャネルＳｉＧｅ層１１２を設けることにより、ＮＭＯＳＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２の閾値電圧を、共に十分低くすることができる。これにより、本実施形態では、良好なＮＭＯＳＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２を得ることができ、高性能のＣＭＯＳＦＥＴを実現することができる。
【００４５】
なお、ＨｆＳｉＯＮ膜１２４中に拡散した余剰窒素は、基板１１１とＴｉＮ膜１３１との間にシート状に配列した負電荷と考えることができる。この場合、余剰窒素の面密度の密度差ΔＮを、１×１０１２〜５×１０１２ｃｍ−２とすることで、ＰＭＯＳＦＥＴ３０２側のＥＷＦを、ＮＭＯＳＦＥＴ３０１側のＥＷＦよりも、０．１〜０．５ｅＶ高くすることができる。本発明者らの知見によれば、多くの場合、０．１〜０．５ｅＶのＥＷＦ差を設定すれば、上述のＥＷＦの低下に対処することが可能である。そこで、余剰窒素の面密度の密度差ΔＮは、１×１０１２〜５×１０１２ｃｍ−２とすることが望ましい。
【００４６】
また、本実施形態では、メタルゲート電極として、ＴｉＮ膜を用いたが、代わりにＴａＮ膜やＷＮ膜やＭｏＮ膜等のその他の金属窒化膜を用いても構わない。この場合、ΔＴとΔＮとの関係は、膜種や組成によって図２とは異なるものとなる。しかしながら、多くの金属窒化膜では、ΔＮを１×１０１２〜５×１０１２ｃｍ−２とすることで、０．１〜０．５ｅＶのＥＷＦ差を実現することができる。
【００４７】
また、図２の説明中で、ＴｉＮ膜１３１内の余剰窒素がすべてＨｆＳｉＯＮ膜１２４中に拡散すると想定したが、これらの余剰窒素がすべてＨｆＳｉＯＮ膜１２４中に拡散するとは限らない。しかしながら、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２のそれぞれにおいて、ＨｆＳｉＯＮ膜１２４への余剰窒素の拡散量は、ＴｉＮ膜１３１の膜厚に応じて増加すると考えられる。そのため、上記の説明は、これらの余剰窒素がすべて拡散しない場合であっても成立する。なお、余剰窒素の拡散量が少ない場合も想定すると、ΔＮは、１×１０１２〜１×１０１３ｃｍ−２の範囲内で設定されることが想定される。
【００４８】
また、膜厚差ΔＴは５ｎｍ以外でも構わない。膜厚差ΔＴは例えば、２ｎｍ以上とすることが望ましい。理由は、現在の製造技術から見て、２ｎｍ以下の膜厚差の設定は困難であるからである。また、膜厚差ΔＴは例えば、１０ｎｍ以下とすることが望ましい。理由は、膜厚差を１０ｎｍ以上にすると、ＮＭＯＳ領域２０１とＰＭＯＳ領域２０２で同時にゲートＲＩＥ加工を行うのが困難になるからである。よって、本実施形態では、膜厚差ΔＴは、２〜１０ｎｍとすることが望ましい。なお、膜厚差ΔＴは更に、好適な密度差ΔＮを実現するという観点からいうと、１×１０１２〜１×１０１３ｃｍ−２の密度差ΔＮが得られるような膜厚差とすることが望ましい。
【００４９】
図３から図１０は、図１の半導体装置１０１の製造方法を示す工程図である。
【００５０】
まず、従来の手法により、シリコン基板１１１の表面に、ＳＴＩ構造の素子分離層１４１を形成する（図３）。更に、従来の手法により、シリコン基板１１１内に、Ｐ型拡散層１５１と、Ｎ型拡散層１６１を形成する（図３）。更に、従来の手法により、Ｐ型拡散層１５１及びＮ型拡散層１６１の表面に、犠牲酸化膜４０１を形成する（図３）。
【００５１】
次に、レジストをマスクとして、ＮＨ４Ｆ水溶液又は希フッ酸を用いて、Ｎ型拡散層１６１上の犠牲酸化膜４０１を除去する。次に、Ｎ型拡散層１６１の表面に、ＳｉＧｅ層１１２を選択的にエピタキシャル成長させる（図４）。これにより、ＰＭＯＳ領域２０２において、基板１１１上にチャネルＳｉＧｅ層１１２が形成される。次に、基板１１１上にＳｉを堆積する。
【００５２】
次に、ＮＨ４Ｆ水溶液又は希フッ酸を用いて、Ｐ型拡散層１５１上の犠牲酸化膜４０１を剥離する。次に、Ｐ型拡散層１５１及びＮ型拡散層１６１上に、ケミカルＳｉＯ２膜１２１を形成する（図４）。これにより、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、基板１１１上にＳｉＯ２膜１２１が形成される。ＮＭＯＳ領域２０１では、ＳｉＯ２膜１２１が、基板１１１上にダイレクトに形成され、ＰＭＯＳ領域２０２では、ＳｉＯ２膜１２１が、基板１１１上にチャネルＳｉＧｅ層１１２を介して形成される。
【００５３】
次に、ＡＬＤ（Atomic Layer Deposition）又はＰＶＤ（Physical Vapor Deposition）により、Ａｌ２Ｏ３膜１２３を全面に堆積し、レジストをマスクとして、Ｐ型拡散層１５１側のＡｌ２Ｏ３膜１２３をエッチング除去する（図５）。これにより、ＰＭＯＳ領域２０２において、ＳｉＯ２膜１２１上にＡｌ２Ｏ３膜１２３が形成される。次に、上記レジストを剥離する。
【００５４】
次に、ＰＶＤにより、Ｌａ２Ｏ３膜１２２を全面に堆積し、レジストをマスクとして、Ｎ型拡散層１６１側のＬａ２Ｏ３膜１２２をエッチング除去する（図５）。これにより、ＮＭＯＳ領域２０１において、ＳｉＯ２膜１２１上にＬａ２Ｏ３膜１２２が形成される。次に、上記レジストを剥離する。
【００５５】
次に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により、膜厚１．５〜３．０ｎｍ程度のＨｆＳｉＯ膜（ハフニウム珪酸化膜）を全面に堆積する。次に、基板１１１を窒素プラズマ雰囲気中で処理した後、基板１１１の熱処理を行う。これにより、ＨｆＳｉＯ膜がＨｆＳｉＯＮ膜１２４に改質される（図５）。これにより、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、Ｌａ２Ｏ３膜１２２及びＡｌ２Ｏ３膜１２３上に、ＨｆＳｉＯＮ膜１２４が形成される。
【００５６】
次に、ＰＶＤにより、第１のＴｉＮ膜１３１Ａを全面に堆積する（図６）。これにより、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、ＨｆＳｉＯＮ膜１２４上に第１のＴｉＮ膜１３１Ａが堆積される。第１のＴｉＮ膜１３１Ａは、第１のゲート電極層を構成する第１の導電膜の例である。第１のＴｉＮ膜１３１ＡにおけるＴｉとＮの組成比は、例えばＴｉ：Ｎ＝４：６とする。
【００５７】
次に、レジストをマスクとして、Ｐ型拡散層１５１側の第１のＴｉＮ膜１３１Ａをエッチング除去する（図７）。これにより、ＮＭＯＳ領域２０１において、ＨｆＳｉＯＮ膜１２４上から第１のＴｉＮ膜１３１Ａが除去される。
【００５８】
次に、ＰＶＤにより、第２のＴｉＮ膜１３１Ｂを全面に堆積する（図８）。これにより、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、ＨｆＳｉＯＮ膜１２４及び第１のＴｉＮ膜１３１Ａ上に、第２のＴｉＮ膜１３１Ｂが堆積される。第２のＴｉＮ膜１３１Ｂは、第１のゲート電極層を構成する第２の導電膜の例である。第２のＴｉＮ膜１３１ＢにおけるＴｉとＮの組成比は、例えばＴｉ：Ｎ＝４：６とする。
【００５９】
図６から図８の工程により、第１，第２のＴｉＮ膜１３１Ａ，Ｂを含むＴｉＮ膜１３１が形成される。図６から図８の工程により、ＰＭＯＳ領域２０２におけるＴｉＮ膜１３１の膜厚（Ｔp）は、ＮＭＯＳ領域２０１におけるＴｉＮ膜１３１の膜厚（Ｔn）よりも厚くなる。
【００６０】
次に、ポリシリコン膜１３２を全面に堆積する（図９）。これにより、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、ＴｉＮ膜１３１上にポリシリコン膜１３２が堆積される。
【００６１】
次に、ハードマスクを用いて、ＲＩＥ（Reactive Ion Etching）により、ポリシリコン膜１３２及びＴｉＮ膜１３１を加工し、ＨｆＳｉＯＮ膜１２４、Ａｌ２Ｏ３膜１２３、Ｌａ２Ｏ３膜１２２、及びＳｉＯ２膜１２１をエッチングする（図９）。これにより、ＴｉＮ膜１３１（１３１Ｂ）とポリシリコン膜１３２とを含むＮＭＯＳＦＥＴ３０１用のゲート電極と、ＴｉＮ膜１３１（１３１Ａ及びＢ）とポリシリコン膜１３２とを含むＰＭＯＳＦＥＴ３０２用のゲート電極が形成される。
【００６２】
次に、ＣＶＤにより、シリコン酸化膜又はシリコン窒化膜を全面に堆積し、ＲＩＥにより、当該シリコン酸化膜又はシリコン窒化膜を加工する。これにより、ＮＭＯＳＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２の側面に、オフセットスペーサー１７１が形成される（図１０）。
【００６３】
次に、ＣＶＤにより、シリコン酸化膜又はシリコン窒化膜を全面に堆積し、ＲＩＥにより、当該シリコン酸化膜又はシリコン窒化膜を加工する。これにより、ＮＭＯＳＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２の側面に、オフセットスペーサー１７１を介してサイドウォールスペーサーが形成される。
【００６４】
次に、レジストマスクを用いて、Ｎ型拡散層１６１にＢ（ボロン）を注入する。次に、レジストマスクを用いて、Ｐ型拡散層１５１にＰ（リン）又はＡｓ（砒素）を注入する。次に、基板１１１の熱処理を行う。これにより、Ｐ型拡散層１５１の表面にて、ＮＭＯＳＦＥＴ３０１を挟む位置にＮ型ソース・ドレイン拡散層１５２が形成され、Ｎ型拡散層１６１の表面にて、ＰＭＯＳＦＥＴ３０２を挟む位置にＰ型ソース・ドレイン拡散層１６２が形成される（図１０）。次に、上記サイドウォールスペーサーを除去する。
【００６５】
次に、レジストマスクを用いて、Ｎ型拡散層１６１にＢ（ボロン）を注入する。次に、レジストマスクを用いて、Ｐ型拡散層１５１にＰ（リン）又はＡｓ（砒素）を注入する。次に、基板１１１の熱処理を行う。これにより、Ｐ型拡散層１５１の表面にて、ＮＭＯＳＦＥＴ３０１を挟む位置にＮ型エクステンション拡散層１５３が形成され、Ｎ型拡散層１６１の表面にて、ＰＭＯＳＦＥＴ３０２を挟む位置にＰ型エクステンション拡散層１６３が形成される（図１０）。
【００６６】
次に、ＣＶＤにより、シリコン酸化膜１７２Ａ及びシリコン窒化膜１７２Ｂを全面に堆積し、ＲＩＥにより、シリコン酸化膜１７２Ａ及びシリコン窒化膜１７２Ｂを加工する。これにより、ＮＭＯＳＦＥＴ３０１及びＰＭＯＳＦＥＴ３０２の側面に、オフセットスペーサー１７１を介して、シリコン酸化膜１７２Ａ及びシリコン窒化膜１７２Ｂを含むサイドウォールスペーサー１７２が形成される（図１０）。
【００６７】
次に、ポリシリコン膜１３２、Ｎ型ソース・ドレイン拡散層１５２、及びＰ型ソース・ドレイン拡散層１６２の表面に、自己整合的にシリサイド膜４１１を形成する（図１０）。
【００６８】
その後、従来の方法により、層間絶縁膜の形成、コンタクトホールの開口、コンタクトプラグの形成、配線層の形成等を行う。このようにして、ＮＭＯＳ領域２０１に形成されたＮＭＯＳＦＥＴ３０１と、ＰＭＯＳ領域２０２に形成されたＰＭＯＳＦＥＴ３０２とを有する半導体装置１０１が製造される。
【００６９】
なお、上述のように、ＴｉＮ膜１３１のＥＷＦは、製造時における熱工程により影響を受ける。また、上述のように、ＴｉＮ膜１３１内の余剰窒素は、製造時における熱工程により、ＨｆＳｉＯＮ膜１２４中に拡散する。本実施形態の製造方法では、図１０の工程において、ソース・ドレイン拡散層１５２及び１６２の形成時と、エクステンション拡散層１５３及び１６２の形成時に、基板１１１の熱処理が行われる。これらは、ＥＷＦの変化や余剰窒素の拡散に影響を与える熱工程の例であり、ＴｉＮ膜１３１（１３１Ａ及びＢ）中の余剰窒素をＨｆＳｉＯＮ膜１２４中に導入する処理の例である。
【００７０】
また、本実施形態では、ソース・ドレイン拡散層１５２及び１６２の形成後に、エクステンション拡散層１５３及び１６３を形成するが、逆にエクステンション拡散層１５３及び１６３の形成後に、ソース・ドレイン拡散層１５２及び１６２を形成しても構わない。この場合、これらの拡散層は、オフセットスペーサー１７１を形成し、次にエクステンション拡散層１５３及び１６３を形成し、次にサイドウォールスペーサー１７２を形成し、次にソース・ドレイン拡散層１５２及び１６２を形成することで形成可能である。
【００７１】
ここで、第１のＴｉＮ膜（第１の導電膜）１３１Ａと第２のＴｉＮ膜（第２の導電膜）１３１Ｂについて説明する。
【００７２】
本実施形態では、第１のＴｉＮ膜１３１ＡにおけるＴｉとＮの組成比と、第２のＴｉＮ膜１３１ＢにおけるＴｉとＮの組成比は、同じ比になっている。しかしながら、これらの組成比は、異なる比にしても構わない。この場合、第１のＴｉＮ膜１３１Ａ内の余剰窒素の体積密度と、第２のＴｉＮ膜１３１Ｂ内の余剰窒素の体積密度は、異なる値となる。
【００７３】
上記の場合には、第１のＴｉＮ膜１３１Ａ内の余剰窒素の体積密度は、第２のＴｉＮ膜１３１Ｂ内の余剰窒素の体積密度よりも高くすることが望ましい。理由は、比較的小さい膜厚差ΔＴで、大きな密度差ΔＮを設定することが可能となるからである。
【００７４】
また、第１の導電膜と第２の導電膜は、互いに異なる膜種としても構わない。例えば、第１の導電膜をＴｉＮ膜とし、第２の導電膜をＴｉＮ膜以外の金属窒化膜としても構わない。この場合にも、第１の導電膜内の余剰窒素の体積密度は、第２の導電膜内の余剰窒素の体積密度よりも高くすることが望ましい。
【００７５】
以上のように、本実施形態では、ＰＭＯＳ領域２０２におけるＴｉＮ膜１３１の膜厚を、ＮＭＯＳ領域２０１におけるＴｉＮ膜１３１の膜厚よりも厚くする。これにより、本実施形態によれば、ＮＭＯＳＦＥＴ３０１、ＰＭＯＳＦＥＴ３０２ともに低い閾値電圧を得ることができる。
【００７６】
以下、第２実施形態の半導体装置１０１を説明する。第２実施形態は、第１実施形態の変形例であり、第２実施形態については、第１実施形態との相違点を中心に説明する。
【００７７】
（第２実施形態）
図１１及び図１２は、第２実施形態の半導体装置１０１の製造方法を示す工程図である。第２実施形態の製造方法によれば、第１実施形態の製造方法と同様に、図１に示す半導体装置１０１が製造される。ただし、第２実施形態の製造方法は、第１実施形態の製造方法と一部の工程が異なる。
【００７８】
第２実施形態ではまず、図３から図５の工程を、第１実施形態と同様に行う。
【００７９】
次に、ＰＶＤにより、ＴｉＮ膜１３１を全面に堆積する（図１１）。これにより、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、ＨｆＳｉＯＮ膜１２４上にＴｉＮ膜１３１が堆積される。ＴｉＮ膜１３１におけるＴｉとＮの組成比は、例えばＴｉ：Ｎ＝４：６とする。
【００８０】
次に、ウェット加工又はドライ加工により、Ｐ型拡散層１５１側のＴｉＮ膜１３１をエッチングする（図１２）。これにより、ＮＭＯＳ領域２０１内のＴｉＮ膜１３１が薄膜化され、ＰＭＯＳ領域２０２におけるＴｉＮ膜１３１の膜厚（Ｔp）が、ＮＭＯＳ領域２０１におけるＴｉＮ膜１３１の膜厚（Ｔn）よりも厚くなる。
【００８１】
以降は、図９及び図１０の工程を、第１実施形態と同様に行う。このようにして、ＮＭＯＳ領域２０１に形成されたＮＭＯＳＦＥＴ３０１と、ＰＭＯＳ領域２０２に形成されたＰＭＯＳＦＥＴ３０２とを有する半導体装置１０１が製造される。第２実施形態の製造方法には、第１実施形態の製造方法よりも工程数が少ないという利点がある。
【００８２】
なお、第１実施形態では、第１のＴｉＮ膜１３１Ａと第２のＴｉＮ膜１３１Ｂの合計膜厚が、膜厚Ｔpを規定する。これに対し、第２実施形態では、図１１の工程で堆積されるＴｉＮ膜１３１の膜厚が、膜厚Ｔpを規定する。そのため、第１実施形態と第２実施形態で同じ半導体装置１０１を製造することを想定する場合、図１１の工程で堆積されるＴｉＮ膜１３１の膜厚は、図６の工程で堆積される第１のＴｉＮ膜１３１Ａの膜厚よりも厚くする必要がある。
【００８３】
また、図１１及び図１２の工程は、図１３及び図１４の工程に置き換えても構わない。図１３及び図１４は、第２実施形態の半導体装置１０１の製造方法の変形例を示す工程図である。
【００８４】
図１３では、ＰＶＤにより、第１のＴｉＮ膜（第１の導電膜）１３１Ｘと、第２のＴｉＮ膜（第２の導電膜）１３１Ｙを順に全面に堆積する。これにより、ＮＭＯＳ領域２０１及びＰＭＯＳ領域２０２において、ＨｆＳｉＯＮ膜１２４上に第１のＴｉＮ膜１３１Ｘと第２のＴｉＮ膜１３１Ｙが順に堆積され、第１，第２のＴｉＮ膜１３１Ｘ，Ｙを含むＴｉＮ膜１３１が形成される。第１，第２のＴｉＮ膜１３１Ｘ，ＹにおけるＴｉとＮの組成比は、例えばＴｉ：Ｎ＝４：６とする。
【００８５】
図１４では、ウェット加工又はドライ加工により、Ｐ型拡散層１５１側の第２のＴｉＮ膜１３１Ｙをエッチング除去する。これにより、ＮＭＯＳ領域２０１内のＴｉＮ膜１３１が薄膜化され、ＰＭＯＳ領域２０２におけるＴｉＮ膜１３１の膜厚（Ｔp）が、ＮＭＯＳ領域２０１におけるＴｉＮ膜１３１の膜厚（Ｔn）よりも厚くなる。
【００８６】
なお、第１のＴｉＮ膜１３１ＸにおけるＴｉとＮの組成比と、第２のＴｉＮ膜１３１ＹにおけるＴｉとＮの組成比は、異なる比にしても構わない。第１実施形態と同様である。この場合、第２のＴｉＮ膜１３１Ｙ内の余剰窒素の体積密度は、第１のＴｉＮ膜１３１Ｘ内の余剰窒素の体積密度よりも高くすることが望ましい。理由は、比較的小さい膜厚差ΔＴで、大きな密度差ΔＮを設定することが可能となるからである。
【００８７】
また、第１の導電膜と第２の導電膜は、互いに異なる膜種としても構わない。第１実施形態と同様である。この場合にも、第２の導電膜内の余剰窒素の体積密度は、第１の導電膜内の余剰窒素の体積密度よりも高くすることが望ましい。
【００８８】
以上のように、本実施形態では、第１実施形態と同様に、ＰＭＯＳ領域２０２におけるＴｉＮ膜１３１の膜厚を、ＮＭＯＳ領域２０１におけるＴｉＮ膜１３１の膜厚よりも厚くする。これにより、本実施形態によれば、第１実施形態と同様に、ＮＭＯＳＦＥＴ３０１、ＰＭＯＳＦＥＴ３０２ともに低い閾値電圧を得ることができる。
【００８９】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００９０】
１０１  半導体装置
１１１  基板
１１２  チャネルＳｉＧｅ層
１２１  ＳｉＯ２膜
１２２  Ｌａ２Ｏ３膜
１２３  Ａｌ２Ｏ３膜
１２４  ＨｆＳｉＯＮ膜
１３１  ＴｉＮ膜
１３２  ポリシリコン膜
１４１  素子分離層
１５１  Ｐ型拡散層
１５２  Ｎ型ソース・ドレイン拡散層
１５３  Ｎ型エクステンション拡散層
１６１  Ｎ型拡散層
１６２  Ｐ型ソース・ドレイン拡散層
１６３  Ｐ型エクステンション拡散層
１７１  オフセットスペーサー
１７２  サイドウォールスペーサー
２０１  ＮＭＯＳ領域
２０２  ＰＭＯＳ領域
３０１  ＮＭＯＳＦＥＴ
３０２  ＰＭＯＳＦＥＴ
４０１  犠牲酸化膜
４１１  シリサイド膜
【図１】
2010177240.tif 000003
【図２】
2010177240.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010177240.tif 000009
【図８】
2010177240.tif 000010
【図９】
2010177240.tif 000011
【図１０】
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【図１１】
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【図１２】
2010177240.tif 000014
【図１３】
2010177240.tif 000015
【図１４】
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