(57)【要約】【課題】電流特性の低下を防ぐ半導体装置を提供する。【解決手段】ｎチャネル型の横型ＩＧＢＴ１０では、Ｎ-エピタキシャル層４とはｐベース１１を介在させて隔てられているＰ+拡散層１２と、エミッタ領域としてのＮ+拡散層１３とには、金属シリサイド層９ａが形成されている。一方、Ｎ-エピタキシャル層４との接合面がｐｎ接合面となるコレクタ領域としてのＰ+拡散層１４には、金属シリサイド層は形成されていない。【選択図】図２
2010225848.tif 000002
【特許請求の範囲】
【請求項１】
所定の基板の主表面上に形成された第１導電型の半導体層と、
前記半導体層を区画することにより形成された第１素子形成領域と、
前記第１素子形成領域内の前記半導体層の表面から所定の深さにわたり形成された第２導電型のコレクタ領域と、
前記第１素子形成領域内の前記半導体層の表面から所定の深さにわたり形成された第１導電型のエミッタ領域と、
前記エミッタ領域を周方向と下方から取り囲むように、前記半導体層に形成された第２導電型のベース領域と、
前記第１素子形成領域内の前記半導体層と前記エミッタ領域の間に位置する前記ベース領域の上に形成されたゲート電極と
を備え、
前記第１素子形成領域内の前記半導体層との接合面がｐｎ接合面となる前記コレクタ領域では金属シリサイド層が形成されず、前記エミッタ領域および前記ベース領域では金属シリサイド層が形成されている、半導体装置。
【請求項２】
前記半導体層を区画することにより形成され、第１素子形成領域とは電気的に絶縁された第２素子形成領域と、
前記第２素子形成領域内の前記半導体層の表面から所定の深さにわたりそれぞれ形成された第１導電型の第１不純物領域および第２導電型の第２不純物領域と、
前記第１不純物領域に形成された第２導電型の１対の第１ソース・ドレイン領域と、
１対の前記第１ソース・ドレイン領域に形成された第１金属シリサイド層と、
１対の前記第１ソース・ドレイン領域によって挟まれた領域上に形成された第１ゲート電極と、
前記第２不純物領域に形成された第１導電型の１対の第２ソース・ドレイン領域と、
１対の前記第２ソース・ドレイン領域に形成された第２金属シリサイド層と、
１対の前記第２ソース・ドレイン領域によって挟まれた領域上に形成された第２ゲート電極と
を備えた、請求項１記載の半導体装置。
【請求項３】
前記半導体層は、所定の前記基板の上に埋め込み酸化膜を介在させて形成された、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層はトレンチ分離絶縁膜によって区画された、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
所定の基板の主表面上に形成された、第１導電型および第２導電型のいずれかの導電型の半導体層と、
前記半導体層の表面から所定の深さにわたり形成された第２導電型のアノード領域と、
前記半導体層の表面から所定の深さにわたり形成された第１導電型のカソード領域と
を備え、
前記カソード領域および前記アノード領域のうち、前記半導体層との接合面がｐｎ接合面となる一方の領域では金属シリサイド層が形成されず、前記半導体層との接合面がｐｎ接合面とはならない他方の領域では金属シリサイド層が形成された、半導体装置。
【請求項６】
前記半導体層を区画することにより形成され、第１素子形成領域とは電気的に絶縁された第２素子形成領域と、
前記第２素子形成領域内の前記半導体層の表面から所定の深さにわたりそれぞれ形成された第１導電型の第１不純物領域および第２導電型の第２不純物領域と、
前記第１不純物領域に形成された第２導電型の１対の第１ソース・ドレイン領域と、
１対の前記第１ソース・ドレイン領域に形成された第１金属シリサイド層と、
１対の前記第１ソース・ドレイン領域によって挟まれた領域上に形成された第１ゲート電極と、
前記第２不純物領域に形成された第１導電型の１対の第２ソース・ドレイン領域と、
１対の前記第２ソース・ドレイン領域に形成された第２金属シリサイド層と、
１対の前記第２ソース・ドレイン領域によって挟まれた領域上に形成された第２ゲート電極と
を備えた、請求項５記載の半導体装置。
【請求項７】
前記半導体層は、所定の前記基板の上に埋め込み酸化膜を介在させて形成された、請求項５または６に記載の半導体装置。
【請求項８】
前記半導体層はトレンチ分離絶縁膜によって区画された、請求項５〜７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＩＧＢＴやダイオードなどキャリアの注入が行われる半導体素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置として、一つの基板に、バイポーラ素子、横型ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）トランジスタ、ダイオード、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ、抵抗素子、容量素子等を搭載したＢｉＣ（Bipolar Complementary）−ＤＭＯＳ半導体装置がある。このようなＢｉＣ−ＤＭＯＳ半導体装置では、バイポーラトランジスタ、抵抗素子、および容量素子等によってアナログ回路が構成され、横型ＩＧＢＴ、ＤＭＯＳトランジスタおよびダイオードによって、高電圧で大電流を扱うパワーエレクトロニクス回路が構成される。また、ＣＭＯＳトランジスタ等によって、パワーエレクトロニクス回路を制御するロジック回路が構成される。
【０００３】
このようなＢｉＣ−ＤＭＯＳ半導体装置は、たとえば、プラズマディスプレイパネル等を駆動させるドライバＩＣとして使用される他に、自動車用ＩＣや電源ＩＣ等としても広く使用されている。
【０００４】
ＢｉＣ−ＤＭＯＳ半導体装置では、各半導体素子を構成する拡散層の抵抗を低減するために、拡散層の表面に金属シリサイド層を形成することが一般的に行われている。たとえば、ＤＭＯＳトランジスタなどのパワーＭＯＳトランジスタでは、ドレイン領域とソース領域をなす拡散層に金属シリサイド層を形成することで、ソース領域とドレイン領域の抵抗が下がって、ＤＭＯＳトランジスタがオン状態での抵抗（オン抵抗）を下げることができる。また、ＭＯＳトランジスタでは、ソース・バックゲートをなす拡散層に金属シリサイド層を形成することで、寄生バイポーラのベース抵抗、エミッタ抵抗が下がり、オン耐圧を上げることができる。
【０００５】
なお、そのようなＢｉＣ−ＤＭＯＳ半導体装置に適用される横型ＩＧＢＴを開示した文献の一つとして特許文献１がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−２２３８８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置では、次のような問題点があった。半導体素子の拡散層に金属シリサイド層を形成する際には、拡散層を覆うように金属層を形成し、その金属層とその直下の拡散層のシリコンとを反応させることによって金属シリサイド層が形成される。このとき、金属シリサイド層の応力に起因して結晶欠陥等が生じることがある。
【０００８】
一方、ＢｉＣ−ＤＭＯＳ半導体装置に搭載される半導体素子には、キャリアの注入によって動作する横型ＩＧＢＴとダイオード等の半導体素子と、キャリアの注入によらないで動作をするＣＭＯＳトランジスタやＤＭＯＳトランジスタ等の半導体素子とがある。
【０００９】
そうすると、特に、キャリアの注入によって動作が行われる半導体素子において結晶欠陥等が存在すると、注入されるキャリアのライフタイムを短くしてしまうことがあった。そのため、横型ＩＧＢＴでは電流駆動能力が低下し、また、ダイオードでは順方向電流が低下してしまい、その結果、ＢｉＣ−ＤＭＯＳ半導体装置としての回路特性が悪くなるという問題があった。
【００１０】
本発明は、上記問題点を解決するためになされたものであり、その目的は、電流特性の低下を防ぐ半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、第１導電型の半導体層と第１素子形成領域と第２導電型のコレクタ領域と第１導電型のエミッタ領域と第２導電型のベース領域とゲート電極とを備えている。第１導電型の半導体層は、所定の基板の主表面上に形成されている。第１素子形成領域は、半導体層を区画することにより形成されている。第２導電型のコレクタ領域は、第１素子形成領域内の半導体層の表面から所定の深さにわたり形成されている。第１導電型のエミッタ領域は、第１素子形成領域内の半導体層の表面から所定の深さにわたり形成されている。第２導電型のベース領域は、エミッタ領域を周方向と下方から取り囲むように、半導体層に形成されている。ゲート電極は、第１素子形成領域内の半導体層とエミッタ領域の間に位置するベース領域の上に形成されている。第１素子形成領域内の半導体層との接合面がｐｎ接合面となるコレクタ領域では金属シリサイド層が形成されず、エミッタ領域およびベース領域では金属シリサイド層が形成されている。
【００１２】
本発明に係る他の半導体装置は、第１導電型および第２導電型のいずれかの導電型の半導体層と第２導電型のアノード領域と第１導電型のカソード領域とを備えている。第１導電型および第２導電型のいずれかの導電型の半導体層は、所定の基板の主表面上に形成されている。第２導電型のアノード領域は、半導体層の表面から所定の深さにわたり形成されている。第１導電型のカソード領域は、半導体層の表面から所定の深さにわたり形成されている。カソード領域およびアノード領域のうち、半導体層との接合面がｐｎ接合面となる一方の領域では金属シリサイド層が形成されず、半導体層との接合面がｐｎ接合面とはならない他方の領域では金属シリサイド層が形成されている。
【発明の効果】
【００１３】
本発明に係る半導体装置によれば、第１導電型の半導体層、第１素子形成領域、第２導電型のコレクタ領域、第１導電型のエミッタ領域、第２導電型のベース領域およびゲート電極を備えたＩＧＢＴにおいて、第１素子形成領域内の半導体層との接合面がｐｎ接合面となるコレクタ領域では金属シリサイド層が形成されないことで、ｐｎ接合面の近傍の半導体層の領域に結晶欠陥が発生することはない。また、エミッタ領域およびベース領域では金属シリサイド層が形成されていることで、エミッタ領域およびベース領域の抵抗が低く抑えられる。これにより、コレクタ領域に金属シリサイド層を形成した半導体装置と比較して、コレクタ電流が増加し、電流駆動能力を向上させることができる。
【００１４】
本発明に係る他の半導体装置によれば、第１導電型および第２導電型のいずれかの導電型の半導体層と第２導電型のアノード領域と第１導電型のカソード領域とを備えたダイオードにおいて、カソード領域およびアノード領域のうち、半導体層との接合面がｐｎ接合面となる一方の領域では金属シリサイド層が形成されないことで、ｐｎ接合面の近傍の半導体層の領域に結晶欠陥が発生することはない。また、半導体層との接合面がｐｎ接合面とはならない他方の領域では金属シリサイド層が形成されていることで、他の領域の抵抗が低く抑えられる。これにより、半導体層との接合面がｐｎ接合面となる一方の領域に金属シリサイド層を形成した半導体装置と比較して、順方向電流が増加し、順方向特性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係る横型ＩＧＢＴの平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】本発明の実施の形態２に係る横型ＩＧＢＴの平面図である。
【図４】同実施の形態において、図３に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】本発明の実施の形態３に係る高圧ダイオードの平面図である。
【図６】同実施の形態において、図５に示す断面線ＶＩ−ＶＩにおける断面図である。
【図７】同実施の形態において、高圧ダイオードの作用効果を説明するための第１図である。
【図８】同実施の形態において、高圧ダイオードの作用効果を説明するための第２図である。
【図９】同実施の形態において、高圧ダイオードの電流−電圧特性を示すグラフである。
【図１０】同実施の形態において、変形例に係る高圧ダイオードの断面図である。
【図１１】本発明の実施の形態４に係る高圧ダイオードの平面図である。
【図１２】同実施の形態において、図１１に示す断面線ＸＩＩ−ＸＩＩにおける断面図である。
【図１３】本発明の実施の形態５に係るＣＭＯＳダイオードの平面図である。
【図１４】同実施の形態において、図１３に示す断面線ＸＩＶ−ＸＩＶにおける断面図である。
【図１５】本発明の実施の形態６に係るツェナーダイオードの平面図である。
【図１６】同実施の形態において、図１５に示す断面線ＸＶＩ−ＸＶＩにおける断面図である。
【図１７】本発明の実施の形態７に係るドライバＩＣと、プラズマディスプレイパネルとの関係を示すブロック図である。
【図１８】同実施の形態において、ドライバＩＣの回路構成を示すブロック図である。
【図１９】同実施の形態において、ドライバＩＣの主な素子を含む断面図である。
【図２０】同実施の形態において、ドライバＩＣの製造方法の一工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【発明を実施するための形態】
【００１６】
実施の形態１
ここでは、ＳＯＩ（Silicon On Insulator）構造のｎチャネル型の横型ＩＧＢＴについて説明する。図１および図２に示すように、シリコンの支持基板２の上に埋め込み酸化膜３を介在させてＮ-エピタキシャル層４が形成されている。そのＮ-エピタキシャル層４の所定の領域（素子形成領域）を取り囲むように、トレンチ分離絶縁膜５ａが形成されている。トレンチ分離絶縁膜５ａは、Ｎ-エピタキシャル層４の表面から埋め込み酸化膜３にまで達するように形成されている。
【００１７】
その素子形成領域にｎチャネル型の横型ＩＧＢＴ１０が形成されている。素子形成領域の中央付近には、Ｎ-エピタキシャル層４の表面から所定の深さにわたり、横型ＩＧＢＴ１０のコレクタ領域としてのＰ+拡散層１４が形成されている。Ｐ+拡散層１４とＮ-エピタキシャル層４との接合面はｐｎ接合面となる。そのＰ+拡散層１４を周方向から取り囲むように、Ｎ-エピタキシャル層４の表面にＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜５ｂが形成されている。
【００１８】
素子形成領域の外周には、Ｎ-エピタキシャル層４の表面から所定の深さにわたり、横型ＩＧＢＴのエミッタ領域としてのＮ+拡散層１３が形成されている。また、Ｎ+拡散層１３と隣接するように、Ｎ-エピタキシャル層４の表面から所定の深さにわたりＰ+拡散層１２が形成されている。Ｎ+拡散層１３とＰ+拡散層１２は、Ｐ+拡散層１４およびＬＯＣＯＳ酸化膜５ｂを周方向から取り囲むように形成されている。
【００１９】
そのＮ+拡散層１３とＰ+拡散層１２を側方と下方から取り囲むように、Ｎ-エピタキシャル層４の表面から所定の深さにわたりｐベース１１が形成されている。ｐベース１１は、ＬＯＣＯＳ酸化膜５ｂとの間にＮ-エピタキシャル層４の表面が露出するように、トレンチ分離絶縁膜５ａの内壁面に沿って形成されている。こうして、Ｐ+拡散層１２とエミッタ領域としてのＮ+拡散層１３は、ｐベース１１を介在させてＮ-エピタキシャル層４とは隔てられている。
【００２０】
Ｎ+拡散層１３とＮ-エピタキシャル層４とによって挟まれたｐベース１１の領域上に、ゲート絶縁膜（図示せず）を介在させてゲート電極１５が形成されている。ゲート電極１５は、そのｐベース１１の領域からＮ-エピタキシャル層４の領域を経てＬＯＣＯＳ酸化膜５ｂの外周部分を覆うように形成されている。
【００２１】
素子形成領域のＮ-エピタキシャル層４およびフィールド絶縁膜５ｂを覆うように、層間絶縁膜１１０が形成されている。その層間絶縁膜１１０の上には、Ｐ+拡散層１４と電気的に接続されるコレクタ電極１７が形成されている。また、Ｎ+拡散層１３およびＰ+拡散層１４と電気的に接続されるエミッタ電極１６が形成されている。
【００２２】
そして、このｎチャネル型の横型ＩＧＢＴ１０では、Ｎ-エピタキシャル層４とはｐベース１１を介在させて隔てられているＰ+拡散層１２と、エミッタ領域としてのＮ+拡散層１３とには、金属シリサイド層９ａが形成されている。一方、Ｎ-エピタキシャル層４との接合面がｐｎ接合面となるコレクタ領域としてのＰ+拡散層１４には、金属シリサイド層は形成されていない。本実施の形態に係る横型ＩＧＢＴ１０は、以上のように構成される。
【００２３】
この横型ＩＧＢＴ１０では、ゲート電極１５に所定のしきい値電圧以上の電圧を印加することにより、ゲート電極１５の直下に位置するｐベース１１の領域にチャネルが形成されて、エミッタ領域としてのＮ+拡散層１３からチャネルを経て、Ｎ-エピタキシャル層４へ電子が注入される。Ｎ-エピタキシャル層４に電子が注入されて蓄積されると、コレクタ領域としてのＰ+拡散層１４とＮ-エピタキシャル層４とのｐｎ接合面に順方向にバイアスが作用して、Ｐ+拡散層１４からＮ-エピタキシャル層４へ、少数キャリアとしてのホール（正孔）が注入される。これにより、Ｎ-エピタキシャル層４では、電導度変調と称される現象が生じてＮ-エピタキシャル層４の抵抗値が下がり、Ｎ+拡散層（エミッタ領域）１３とＰ+拡散層（コレクタ領域）１４との間の導通が可能なオン状態になる。
【００２４】
上述した横型ＩＧＢＴ１０では、Ｐ+拡散層（コレクタ領域）１４に金属シリサイド層が形成されていない。これにより、コレクタ領域に金属シリサイド層が形成されている場合と比較して次のような効果が得られる。
【００２５】
まず、Ｐ+拡散層１４からｐｎ接合面を介してＮ-エピタキシャル層４に注入される正孔（少数キャリア）は、ライフタイムに応じて減衰する。Ｎ-エピタキシャル層４では、正孔が減衰するまで少数キャリアと多数キャリア（電子）が存在して電気的に中和状態となり、電導度変調が発現してＮ-エピタキシャル層４の抵抗が極めて低い状態となる。
【００２６】
横型ＩＧＢＴにおいて、Ｐ+拡散層（コレクタ領域）に金属シリサイド層が形成されると、金属シリサイド層の応力に起因して、ｐｎ接合面の近傍のＮ-エピタキシャル層の領域に結晶欠陥が発生しやすくなる。このような結晶欠陥等が存在すると、ｐｎ接合面を介してＮ-エピタキシャル層に注入される正孔のライフタイムが短くなって、正孔はより早く減衰することになる。
【００２７】
このため、Ｎ-エピタキシャル層において、電導度変調が発現する領域の割合が低くなる一方で、Ｎ-エピタキシャル層が抵抗として作用する領域の割合が高くなる。その結果、Ｐ+拡散層（コレクタ領域）を流れるコレクタ電流が下がり、横型ＩＧＢＴとしての電流駆動能力が低下することになる。
【００２８】
これに対して、上述した横型ＩＧＢＴでは、Ｐ+拡散層（コレクタ領域）１４に金属シリサイド層を形成しないため、ｐｎ接合面の近傍のＮ-エピタキシャル層の領域に結晶欠陥が発生することはなく、ｐｎ接合面を介して注入された少数キャリアのライフタイムが短くなるのが阻止される。また、Ｎ+拡散層（エミッタ領域）１３とＰ+拡散層（ｐベース領域）１２では、金属シリサイド層９ａを形成することで、Ｎ+拡散層の抵抗とＰ+拡散層の抵抗が低く抑えられる。
【００２９】
これにより、Ｐ+拡散層（コレクタ領域）に金属シリサイド層を形成した横型ＩＧＢＴと比較して、コレクタ電流を増やすことができる。その結果、横型ＩＧＢＴとしての電流駆動能力を向上させることができ、ひいては、横型ＩＧＢＴを適用した回路の性能を向上させることができる。
【００３０】
このように、本横型ＩＧＢＴ１０では、少数キャリア（正孔）が注入されるＮ-エピタキシャル層４とｐｎ接合面が形成されるＰ+拡散層１４には金属シリサイド層を形成せず、Ｎ+拡散層１３とＰ+拡散層１２には金属シリサイド層９ａを形成することで、コレクタ電流を増やして、横型ＩＧＢＴとしての電流駆動能力を向上させることができる。
【００３１】
なお、上述したＳＯＩ構造の横型ＩＧＢＴでは、ｎチャネル型の横型ＩＧＢＴを例に挙げて説明したが、ｐチャネル型の横型ＩＧＢＴにも適用することができる。
【００３２】
実施の形態２
ここでは、埋め込み拡散構造のｎチャネル型の横型ＩＧＢＴについて説明する。図３および図４に示すように、Ｐ型のシリコン基板１０１上にＮ-エピタキシャル層４が形成されている。そのＮ-エピタキシャル層４の所定の領域（素子形成領域）を取り囲むように、Ｐ+埋め込み層５１およびＰ+分離拡散層５２が形成されている。Ｐ+埋め込み層５１およびＰ+分離拡散層５２は、Ｎ-エピタキシャル層４の表面から、シリコン基板１０１にまで達するように形成されている。なお、これ以外の構成については、図１および図２に示す横型ＩＧＢＴの構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【００３３】
この横型ＩＧＢＴ５０においても、Ｐ+拡散層（コレクタ領域）１４には金属シリサイド層は形成されず、Ｎ+拡散層（エミッタ領域）１３には金属シリサイド層９ａが形成されている。Ｐ+拡散層（コレクタ領域）１４に金属シリサイド層を形成しないことで、ｐｎ接合面の近傍のＮ-エピタキシャル層４の領域に結晶欠陥が発生することはなく、ｐｎ接合面を介して注入された少数キャリアのライフタイムが短くなるのが阻止される。また、Ｎ+拡散層（エミッタ領域）１３とＰ+拡散層（ｐベース領域）１２に金属シリサイド層９ａを形成することで、Ｎ+拡散層１３の抵抗とＰ+拡散層１２の抵抗が低く抑えられる。
【００３４】
これにより、Ｐ+拡散層（コレクタ領域）に金属シリサイド層を形成した横型ＩＧＢＴと比較して、コレクタ電流を増やすことができる。その結果、横型ＩＧＢＴとしての電流駆動能力を向上させることができ、ひいては、横型ＩＧＢＴを適用した回路の性能を向上させることができる。
【００３５】
なお、上述した埋め込み拡散構造の横型ＩＧＢＴでは、ｎチャネル型の横型ＩＧＢＴを例に挙げて説明したが、ｐチャネル型の横型ＩＧＢＴにも適用することができる。
【００３６】
実施の形態３
ここでは、ＳＯＩ構造の高圧ダイオードについて説明する。図５および図６に示すように、シリコンの支持基板２の上に埋め込み酸化膜３を介在させてＮ-エピタキシャル層４が形成されている。そのＮ-エピタキシャル層４の所定の領域（素子形成領域）を取り囲むように、トレンチ分離絶縁膜５ａが形成されている。トレンチ分離絶縁膜５ａは、Ｎ-エピタキシャル層４の表面から埋め込み酸化膜３にまで達するように形成されている。
【００３７】
その素子形成領域に高圧ダイオード２０が形成されている。素子形成領域の中央付近には、Ｎ-エピタキシャル層４の表面から所定の深さにわたり、高圧ダイオード２０のカソード領域としてのＮ+拡散層２２が形成されている。そのＮ+拡散層２２を周方向から取り囲むように、Ｎ-エピタキシャル層４の表面にＬＯＣＯＳ酸化膜５ｂが形成されている。
【００３８】
素子形成領域の外周には、Ｎ-エピタキシャル層４の表面から所定の深さにわたり、高圧ダイオードのアノード領域としてのＰ+拡散層２１が形成されている。Ｐ+拡散層２１とＮ-エピタキシャル層４との接合面はｐｎ接合面となる。Ｐ+拡散層２１は、Ｎ+拡散層２２およびＬＯＣＯＳ酸化膜５ｂを周方向から取り囲むように形成されている。
【００３９】
素子形成領域のＮ-エピタキシャル層４およびフィールド絶縁膜５ｂを覆うように、層間絶縁膜１１０が形成されている。その層間絶縁膜１１０の上には、Ｐ+拡散層２１と電気的に接続されるアノード電極２４が形成されている。また、Ｎ+拡散層２２と電気的に接続されるカソード電極２３が形成されている。
【００４０】
そして、この高圧ダイオード２０では、Ｎ-エピタキシャル層４との接合面がｐｎ接合面とはならないカソード領域としてのＮ+拡散層２２には、金属シリサイド層９ｂが形成されている。一方、Ｎ-エピタキシャル層４との接合面がｐｎ接合面となるアノード領域としてのＰ+拡散層２１には、金属シリサイド層は形成されていない。また、Ｐ+拡散層２１の不純物濃度は、Ｎ-エピタキシャル層４の不純物濃度よりも高く設定されている。本実施の形態に係る高圧ダイオード２０は、以上のように構成される。
【００４１】
この高圧ダイオード２０では、順方向に電圧を印加すると、Ｐ+拡散層２１からＮ-エピタキシャル層４へ、少数キャリアとしてのホール（正孔）が注入される。一方、Ｎ+拡散層２２からＮ-エピタキシャル層４へ電子が注入される。これにより、Ｎ-エピタキシャル層４では、電導度変調と称される現象が生じてＮ-エピタキシャル層４の抵抗値が下がり、Ｎ+拡散層（カソード領域）２２とＰ+拡散層（アノード領域）２１との間の導通が可能なオン状態になる。
【００４２】
上述した高圧ダイオード２０では、Ｐ+拡散層（アノード領域）２１に金属シリサイド層が形成されていない。これにより、アノード領域に金属シリサイド層が形成されている場合と比較して次のような効果が得られる。
【００４３】
Ｐ+拡散層２１からｐｎ接合面を介してＮ-エピタキシャル層４に注入される正孔（少数キャリア）は、ライフタイムに応じて減衰する。Ｎ-エピタキシャル層４では、正孔が減衰するまで少数キャリアと多数キャリア（電子）が存在して電気的に中和状態となり、電導度変調が発現してＮ-エピタキシャル層４の抵抗が極めて低い状態となる。
【００４４】
このとき、図７に示すように、高圧ダイオードにおいて、Ｐ+拡散層（アノード領域）２０２に金属シリサイド層２０４が形成されると、金属シリサイド層２０４の応力に起因して、ｐｎ接合面の近傍のＮ-エピタキシャル層２０１の領域に結晶欠陥２０５等が発生しやすくなる。このような結晶欠陥２０５等が存在すると、ｐｎ接合面を介してＮ-エピタキシャル層２０１に注入される正孔のライフタイムが短くなって、正孔はより早く減衰することになる。
【００４５】
このため、少数キャリアの密度分布のグラフに示されるように、Ｎ-エピタキシャル層２０１において、電導度変調が発現する領域の割合が低くなる一方で、Ｎ-エピタキシャル層２０１が抵抗として作用する領域（高抵抗層領域）の割合が高くなる。その結果、高圧ダイオードを順方向に流れる順方向電流が下がり、高圧ダイオードとしての順方向特性が低下することになる。
【００４６】
これに対して、上述した高圧ダイオード２０では、図８に示すように、Ｐ+拡散層（アノード領域）２０２に金属シリサイド層を形成しないため、ｐｎ接合面の近傍のＮ-エピタキシャル層２０１の領域に結晶欠陥が発生することはない。このため、少数キャリアの密度分布のグラフに示されるように、Ｐ+拡散層（アノード領域）に金属シリサイド層を形成した高圧ダイオードと比較して、Ｎ-エピタキシャル層２０１が抵抗として作用する領域（高抵抗層領域）に対して、電導度変調が発現する領域の割合が高くなる。これにより、高圧ダイオードを順方向に流れる順方向電流を増やすことができる。
【００４７】
また、図６に示すように、上述した高圧ダイオード２０では、Ｎ-エピタキシャル層４とはｐｎ接合面が形成されないＮ+拡散層（カソード領域）２２では、金属シリサイド層９ｂを形成することで、Ｎ+拡散層２２の抵抗が低く抑えられる。
【００４８】
ここで、高圧ダイオードの順方向電流の順方向電圧の依存性について説明する。図９に、高圧ダイオードの電流-電圧特性として、グラフＡとグラフＢを示す。グラフＡは、カソード領域とアノード領域の双方の領域に金属シリサイド層を形成した高圧ダイオードの電流-電圧特性である。グラフＢは、その双方の領域に金属シリサイド層を形成しない高圧ダイオードの電流-電圧特性である。
【００４９】
図９に示すように、グラフＡでは、グラフＢに対して、アノード領域に形成される金属シリサイド層に起因する結晶欠陥等によって、同じ順方向電圧に対して順方向電流が低いことがわかる。
【００５０】
グラフＡでは、カソード領域とアノード領域の双方の領域に金属シリサイド層が形成され、グラフＢでは、その双方の領域に金属シリサイド層が形成されていないことから、Ｐ+拡散層（アノード領域）に金属シリサイド層を形成せず、Ｎ+拡散層（カソード領域）に金属シリサイド層を形成した上述した高圧ダイオード２０では、グラフＡとグラフＢによって挟まれた領域に電流-電圧特性を有すると考えられる。したがって、上述した高圧ダイオードでは、双方の領域に金属シリサイド層を形成した高圧ダイオードと比較して、同じ順方向電圧に対して順方向電流が増えて、高圧ダイオードとしての順方向特性を向上することができる。
【００５１】
変形例
上述した高圧ダイオードでは、基板２の上に埋め込み酸化膜３を介在させてＮ-エピタキシャル層４が形成され、アノード領域としてのＰ+拡散層２１の不純物濃度が、Ｎ-エピタキシャル層４の不純物濃度よりも高く設定されている場合を例に挙げて説明した。ここでは、その変形例に係る高圧ダイオードについて説明する。
【００５２】
図１０に示すように、基板２の上に埋め込み酸化膜３を介在させてＰ-エピタキシャル層７１が形成されている。素子形成領域には、高圧ダイオード７０のＮ+拡散層（カソード領域）７３と、Ｐ+拡散層（アノード領域）７２とがそれぞれ形成されている。Ｎ+拡散層７３とＰ-エピタキシャル層７１との接合面はｐｎ接合面となる。Ｎ+拡散層７３の不純物濃度は、Ｐ-エピタキシャル層７１の不純物濃度よりも高く設定されている。
【００５３】
この高圧ダイオード７０では、Ｐ-エピタキシャル層７１との接合面がｐｎ接合面とはならないＰ+拡散層（アノード領域）７２には、金属シリサイド層９ｂが形成されている。一方、Ｐ-エピタキシャル層７１との接合面がｐｎ接合面となるＮ+拡散層（カソード領域）７３には、金属シリサイド層は形成されていない。
【００５４】
上述した変形例に係る高圧ダイオードにおいても、Ｎ+拡散層（カソード領域）７３に金属シリサイド層を形成しないことで、ｐｎ接合面の近傍のＰ-エピタキシャル層７１の領域に結晶欠陥が発生することはなく、ｐｎ接合面を介して注入された少数キャリアのライフタイムが短くなるのが阻止される。また、Ｐ+拡散層（アノード領域）７２に金属シリサイド層９ｂを形成することで、Ｐ+拡散層７２の抵抗が低く抑えられる。
【００５５】
これにより、Ｎ+拡散層（カソード領域）に金属シリサイド層を形成した高圧ダイオードと比較して、順方向電流を増やすことができる。その結果、高圧ダイオードとしての順方向特性を向上させることができ、ひいては、高圧ダイオードを適用した回路の性能を向上させることができる。
【００５６】
実施の形態４
ここでは、埋め込み拡散構造の高圧ダイオードについて説明する。図１１および図１２に示すように、Ｐ型のシリコン基板１０１上にＮ-エピタキシャル層４が形成されている。そのＮ-エピタキシャル層４の所定の領域（素子形成領域）を取り囲むように、Ｐ+埋め込み層６１およびＰ+分離拡散層６３が形成されている。Ｐ+埋め込み層６１およびＰ+分離拡散層６２は、Ｎ-エピタキシャル層４の表面から、シリコン基板１０１にまで達するように形成されている。
【００５７】
また、シリコン基板１０１とＮ-エピタキシャル層４との間に、Ｎ+埋め込み層６２が形成されている。さらに、Ｐ+拡散層２１の直下のＮ-エピタキシャル層４の表面から所定の深さにわたりｐ-層６４が形成されている。ｐ-層６４は、トレンチ分離絶縁膜５ａの内壁面に沿って形成されている。なお、これ以外の構成については、図５および図６に示す高圧ダイオードの構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【００５８】
この高圧ダイオード６０においても、Ｐ+拡散層（アノード領域）２１には金属シリサイド層は形成されず、Ｎ+拡散層（カソード領域）２２には金属シリサイド層９ｂが形成されている。Ｐ+拡散層（アノード領域）２１に金属シリサイド層を形成しないことで、ｐｎ接合面の近傍のＮ-エピタキシャル層４の領域に結晶欠陥が発生することはなく、ｐｎ接合面を介して注入された少数キャリアのライフタイムが短くなるのが阻止される。また、Ｎ+拡散層（カソード領域）２２に金属シリサイド層９ｂを形成することで、Ｎ+拡散層２２の抵抗が低く抑えられる。
【００５９】
これにより、Ｐ+拡散層（アノード領域）に金属シリサイド層を形成した高圧ダイオードと比較して、順方向電流を増やすことができる。その結果、高圧ダイオードとしての順方向特性を向上させることができ、ひいては、高圧ダイオードを適用した回路の性能を向上させることができる。
【００６０】
実施の形態５
ここでは、ＳＯＩ構造のＣＭＯＳダイオードについて説明する。図１３および図１４に示すように、素子形成領域に位置するＮ-エピタキシャル層４の表面から所定の深さにわたりＰウェル９１が形成されている。その素子形成領域にＣＭＯＳダイオード９０が形成されている。
【００６１】
素子形成領域の中央付近には、Ｐウェル９１の表面から所定の深さにわたり、ＣＭＯＳダイオード９０のカソード領域としてのＮ+拡散層２２が形成されている。そのＮ+拡散層２２と距離を隔てて、Ｐウェル９１の表面から所定の深さにわたり、アノード領域としてのＰ+拡散層２１が形成されている。
【００６２】
そして、このＣＭＯＳダイオード９０では、Ｐウェル９１との接合面がｐｎ接合面とはならないアノード領域としてのＰ+拡散層２１には、金属シリサイド層９ｂが形成されている。一方、Ｐウェル９１との接合面がｐｎ接合面となるカソード領域としてのＮ+拡散層２２には、金属シリサイド層は形成されていない。
【００６３】
また、Ｎ+拡散層２２の不純物濃度は、Ｐウェル９１の不純物濃度よりも高く設定されている。なお、これ以外の構成については、図５および図６に示す高圧ダイオードと同様なので、同一部材には同一符号を付しその説明を省略する。本実施の形態に係るＣＭＯＳダイオード９０は、以上のように構成される。
【００６４】
上述したＣＭＯＳダイオード９０においても、Ｎ+拡散層（カソード領域）２２に金属シリサイド層を形成しないことで、ｐｎ接合面の近傍のＰウェル９１の領域に結晶欠陥が発生することはなく、ｐｎ接合面を介して注入された少数キャリアのライフタイムが短くなるのが阻止される。また、Ｐ+拡散層（アノード領域）２１に金属シリサイド層９ｂを形成することで、Ｐ+拡散層２１の抵抗が低く抑えられる。
【００６５】
これにより、Ｎ+拡散層（カソード領域）に金属シリサイド層を形成したＣＭＯＳダイオードと比較して、順方向電流を増やすことができる。その結果、ＣＭＯＳダイオードとしての順方向特性を向上させることができ、ひいては、ＣＭＯＳダイオードを適用した回路の性能を向上させることができる。
【００６６】
実施の形態６
ここでは、ＳＯＩ構造のツェナーダイオードについて説明する。図１５および図１６に示すように、素子形成領域に位置するＮ-エピタキシャル層４の表面から所定の深さにわたりＰ-拡散層８１が形成されている。その素子形成領域にＣＭＯＳダイオード９０が形成されている。
【００６７】
素子形成領域の中央付近には、Ｐ-拡散層８１の表面から所定の深さにわたり、ツェナーダイオード８０のカソード領域としてのＮ+拡散層２２が形成されている。また、そのＮ+拡散層２２の直下にｐ型のベース層８２が形成されている。Ｎ+拡散層２２と距離を隔てて、Ｐ-拡散層８１の表面から所定の深さにわたり、アノード領域としてのＰ+拡散層２１が形成されている。
【００６８】
そして、このツェナーダイオード８０では、Ｐ-拡散層８１との接合面がｐｎ接合面とはならないアノード領域としてのＰ+拡散層２１には、金属シリサイド層９ｂが形成されている。一方、Ｐ-拡散層８１との接合面がｐｎ接合面となるカソード領域としてのＮ+拡散層２２には、金属シリサイド層は形成されていない。
【００６９】
また、Ｎ+拡散層２２の不純物濃度は、ｐ型のベース層８２の不純物濃度よりも高く設定されている。なお、これ以外の構成については、図５および図６に示す高圧ダイオードと同様なので、同一部材には同一符号を付しその説明を省略する。本実施の形態に係るツェナーダイオード８０は、以上のように構成される。
【００７０】
上述したツェナーダイオード８０においても、Ｎ+拡散層（カソード領域）２２に金属シリサイド層を形成しないことで、ｐｎ接合面の近傍のＰ-拡散層８１の領域に結晶欠陥が発生することはなく、ｐｎ接合面を介して注入された少数キャリアのライフタイムが短くなるのが阻止される。また、Ｐ+拡散層（アノード領域）２１に金属シリサイド層９ｂを形成することで、Ｐ+拡散層２１の抵抗が低く抑えられる。
【００７１】
これにより、Ｎ+拡散層（カソード領域）に金属シリサイド層を形成したツェナーダイオードと比較して、順方向電流を増やすことができる。その結果、ツェナーダイオードとしての順方向特性を向上させることができ、ひいては、ツェナーダイオードを適用した回路の性能を向上させることができる。
【００７２】
実施の形態７
ここでは、上述したＩＧＢＴやダイオードを適用した、プラズマディスプレイパネルを駆動させるドライバＩＣについて説明する。
【００７３】
図１７に示すように、ドライバＩＣには、スキャンドライバＩＣ３０２とアドレスドライバＩＣ３０３がある。スキャンドライバＩＣ３０２はプラズマディスプレイパネル３０１の水平方向の電極に接続されて走査線を選択する機能を有し、パネル内部の放電セルを一括して制御する。一方、アドレスドライバＩＣ３０３は、プラズマディスプレイパネル３０１の縦方向の電極に接続されて、データを選択する機能を有している。
【００７４】
図１８に示すように、ドライバＩＣは高電圧の出力回路を備えたＩＣであり、高圧電源（ＶＨ）の電圧を出力端子へ出力するためのスイッチング素子として、たとえば、横型ＩＧＢＴ１０とＤＭＯＳトランジスタ３０とが形成されている。ＤＭＯＳトランジスタ３０のドレインに高圧電源が接続され、ＤＭＯＳトランジスタ３０のソースに横型ＩＧＢＴ１０のコレクタが接続されている。ＤＭＯＳトランジスタ３０のソースと横型ＩＧＢＴ１０のコレクタとの接続点に出力端子が接続されている。横型ＩＧＢＴ１０のエミッタは接地電位（ＧＮＤ）に接続されている。また、接地電位（ＧＮＤ）と出力端子との間にはダイオード２０が接続されている。
【００７５】
ＤＭＯＳトランジスタ３０と横型ＩＧＢＴ１０とは交互にオンオフされ、ＤＭＯＳトランジスタ３０がオンで横型ＩＧＢＴ１０がオフの状態で、出力端子から高圧電源の電圧が出力される。一方、ＤＭＯＳトランジスタ３０がオフで横型ＩＧＢＴ１０がオンの状態で、出力端子は接地電位となる。また、ドライバＩＣでは、ＤＭＯＳトランジスタ３０のスイッチング動作を制御する高圧側ゲート駆動回路４０１と、横型ＩＧＢＴ１０のスイッチング動作を制御する低圧側ゲート駆動回路４０２とが設けられている。さらに、ドライバＩＣでは、この高圧側ゲート駆動回路４０１と低圧側ゲート駆動回路４０２の動作を制御するロジック回路４０３が設けられている。
【００７６】
高圧側ゲート駆動回路４０１、低圧側ゲート駆動回路４０２およびロジック回路４０３には、高圧ダイオード、ツェナーダイオード、ＣＭＯＳトランジスタ等の素子が形成されている。ドライバＩＣでは、ＤＭＯＳトランジスタ３０と横型ＩＧＢＴ１０のスイッチング動作を繰り返すことによって、プラズマディスプレイパネルの駆動が行われる。
【００７７】
次に、このドライバＩＣの構造について具体的に説明する。図１９に示すように、シリコンの支持基板２の上に埋め込み酸化膜３を介在させてＮ-エピタキシャル層４が形成されている。そのＮ-エピタキシャル層４には、トレンチ分離領域５ａによって区画された複数の素子形成領域が形成されている。トレンチ分離絶縁膜５ａは、Ｎ-エピタキシャル層４の表面から埋め込み酸化膜３にまで達するように形成されている。
【００７８】
スイッチングを行なう横型ＤＭＯＳトランジスタ３０、ｎチャネル型の横型ＩＧＢＴ１０および高圧ダイオード２０が、それぞれ所定の素子形成領域に形成されている。また、スイッチング動作を制御するロジック回路のＣＭＯＳトランジスタ４０が所定の素子形成領域に形成されている。
【００７９】
これらの素子のうち、まず、横型ＩＧＢＴ１０として、図１および図２に示す横型ＩＧＢＴ１０と同じ素子が形成されている。横型ＩＧＢＴ１０では、特に、Ｎ-エピタキシャル層４とはｐｎ接合面が形成されるＰ+拡散層１４には金属シリサイド層は形成されていない。一方、Ｎ+拡散層（エミッタ領域）１３とＰ+拡散層（ｐベース領域）１２には金属シリサイド層９ａが形成されている。これ以外の構成については、同一部材には同一符号を付しその説明を省略する。
【００８０】
また、高圧ダイオード２０として、図５および図６に示す高圧ダイオード２０と同じ素子が形成されている。高圧ダイオード２０では、特に、Ｎ-エピタキシャル層４とはｐｎ接合面が形成されるＰ+拡散層２１には、金属シリサイド層は形成されていない。一方、Ｎ-エピタキシャル層４とはｐｎ接合面が形成されるＮ+拡散層２２には、金属シリサイド層９ｂが形成されている。これ以外の構成については、同一部材には同一符号を付しその説明を省略する。
【００８１】
横型ＤＭＯＳトランジスタ３０が形成される素子形成領域では、Ｎ-エピタキシャル層４の表面から所定の深さにわたり、横型ＤＭＯＳトランジスタ３０のドレイン領域としてのＮ+拡散層３４が形成されている。そのＮ+拡散層１４を取り囲むように、Ｎ-エピタキシャル層４の表面にＬＯＣＯＳ酸化膜５ｂが形成されている。Ｎ+拡散層１４から距離を隔てられた素子形成領域の部分に、Ｎ-エピタキシャル層４の表面から所定の深さにわたり、横型ＤＭＯＳトランジスタ３０のソース領域としてのＮ+拡散層３３が形成されている。また、Ｎ+拡散層３３と隣接するように、Ｎ-エピタキシャル層４の表面から所定の深さにわたりＰ+拡散層３２が形成されている。
【００８２】
Ｎ+拡散層３３とＰ+拡散層３２を側方と下方から取り囲むように、Ｎ-エピタキシャル層４の表面から所定の深さにわたりｐベース３１が形成されている。ｐベース３１は、ＬＯＣＯＳ酸化膜５ｂとの間にＮ-エピタキシャル層４の表面が露出するように形成されている。Ｎ+拡散層３３とＮ-エピタキシャル層４とによって挟まれたｐベース３１の領域上に、ゲート絶縁膜（図示せず）を介在させてゲート電極３５が形成されている。ゲート電極３５は、そのｐベース３１の領域からＮ-エピタキシャル層４の領域を経てＬＯＣＯＳ酸化膜５ｂの外周部分を覆うように形成されている。
【００８３】
素子形成領域を覆う層間絶縁膜１１０の上には、Ｎ+拡散層３４と電気的に接続されるドレイン電極３７が形成されている。また、Ｎ+拡散層３３およびＰ+拡散層３４と電気的に接続されるソース電極３６が形成されている。そして、横型ＤＭＯＳトランジスタ３０では、ドレイン領域としてのＮ+拡散層３４とソース領域としてのＮ+拡散層３３には、いずれも金属シリサイド層９ｃ、９ｄが形成されている。ドライバＩＣにおける横型ＤＭＯＳトランジスタ３０は、以上のように構成される。
【００８４】
ＣＭＯＳトランジスタ４０が形成される素子形成領域では、Ｎ-エピタキシャル層４の表面から所定の深さにわたり、Ｎウェル４１とＰウェル４２が形成されている。Ｎウェル４１には、Ｎウェル４１の表面から所定の深さにわたり、ソース・ドレイン領域としての１対のＰ+拡散層４３ａ，４３ｂが形成されている。その１対のＰ+拡散層４３ａ，４３ｂによって挟まれたＮウェル４１の領域上に、ゲート絶縁膜（図示せず）を介在させてゲート電極４５が形成されている。ゲート電極４５および１対のＰ+拡散層４３ａ，４３ｂによって、ｐチャネル型のＭＯＳトランジスタが構成される。
【００８５】
一方、Ｐウェル４２には、Ｐウェル４２の表面から所定の深さにわたり、ソース・ドレイン領域としての１対のＮ+拡散層４４ａ，４４ｂが形成されている。その１対のＮ+拡散層４４ａ，４４ｂによって挟まれたＰウェル４２の領域上に、ゲート絶縁膜（図示せず）を介在させてゲート電極４６が形成されている。ゲート電極４６および１対のＮ+拡散層４４ａ，４４ｂによって、ｎチャネル型のＭＯＳトランジスタが構成される。こうして、ｐチャネル型のＭＯＳトランジスタとｎチャネル型のＭＯＳトランジスタによって、ＣＭＯＳトランジスタ４０が構成される。
【００８６】
素子形成領域を覆う層間絶縁膜１１０の上には、Ｐ+拡散層４３ａ，４３ｂのそれぞれと電気的に接続されるソース・ドレイン電極４８が形成されている。また、Ｎ+拡散層４４ａ，４４ｂのそれぞれと電気的に接続されるソース・ドレイン電極４９が形成されている。
【００８７】
そして、ＣＭＯＳトランジスタ４０では、ｐチャネル型のＭＯＳトランジスタのＰ+拡散層（ソース・ドレイン領域）４３ａ，４３ｂには、金属シリサイド層９ｆが形成され、また、ｎチャネル型のＭＯＳトランジスタのＮ+拡散層（ソース・ドレイン領域）４４ａ，４４ｂにも、金属シリサイド層９ｅが形成されている。ドライバＩＣにおけるＣＭＯＳトランジスタ４０は、以上のように構成される。
【００８８】
次に、上述したドライバＩＣの製造方法の一例について簡単に説明する。まず、貼り合せによるＳＯＩプロセスにより、支持基板の上に埋め込み酸化膜を介在させてＮ-エピタキシャル層が形成される。次に、図２０に示すように、Ｎ-エピタキシャル層４に埋め込み酸化膜３を露出するトレンチが形成され、そのトレンチ内に所定のトレンチ分離絶縁膜５ａが形成される。こうして、Ｎ−エピタキシャル層４では、トレンチ分離絶縁膜５ａによって区画された素子形成領域が形成される。
【００８９】
また、Ｎ-エピタキシャル層４の所定の領域に、ＬＯＣＯＳ酸化膜５ｂが形成される。次に、横型ＩＧＢＴが形成される素子形成領域ではｐベース１１が形成される。また、横型ＤＭＯＳトランジスタが形成される素子形成領域ではｐベース３１が形成される。そして、ＣＭＯＳトランジスタ４０が形成される素子形成領域では、Ｎウェル４１およびＰウェル４２が形成される。
【００９０】
次に、横型ＩＧＢＴが形成される素子形成領域では、所定のｐベース１１の領域上にゲート絶縁膜（図示せず）を介在させてゲート電極１５が形成される。また、横型ＤＭＯＳトランジスタが形成される素子形成領域では、所定のｐベース３１の領域上にゲート絶縁膜（図示せず）を介在させてゲート電極３５が形成される。
【００９１】
そして、ＣＭＯＳトランジスタが形成される素子形成領域では、所定のＮウェル４１の領域上に、ゲート絶縁膜（図示せず）を介在させてゲート電極４５が形成される。また、所定のＰウェル４２の領域上に、ゲート絶縁膜（図示せず）を介在させてゲート電極４６が形成される。さらに、Ｎウェル４１には、ソース・ドレイン領域となるＰ-拡散層（図示せず）およびＰ+拡散層４３ａ，４３ｂが形成される。Ｐウェル４２には、ソース・ドレイン領域となるＮ-拡散層（図示せず）およびＮ+拡散層４４ａ，４４ｂが形成される。
【００９２】
横型ＩＧＢＴが形成される素子形成領域では、ｐベース１１に、Ｎ+拡散層（エミッタ領域）１３とＰ+拡散層１２が形成される。また、Ｎ-エピタキシャル層４にＰ+拡散層（コレクタ領域）１４が形成される。横型ＤＭＯＳトランジスタが形成される素子形成領域では、ｐベース３１に、Ｎ+拡散層３３とＰ+拡散層３２が形成される。高圧ダイオード２０が形成される素子形成領域では、Ｎ+拡散層（カソード領域）２２とＰ+拡散層（アノード領域）２１が形成される。
【００９３】
次に、所定の拡散層の表面に金属シリサイド層が形成される。まず、各素子形成領域に形成された素子を覆うように、マスク絶縁膜となる絶縁膜（図示せず）が形成される。その絶縁膜の上にレジストが塗布される。そのレジストに所定の写真製版処理を施すことにより、所定のレジストマスクが形成される。
【００９４】
横型ＩＧＢＴが形成される素子形成領域では、Ｎ-エピタキシャル層４との接合面がｐｎ接合面となるＰ+拡散層（コレクタ領域）１４を覆うように、レジストマスク７ｂが形成される。また、高圧ダイオードが形成される素子形成領域では、Ｎ-エピタキシャル層４との接合面がｐｎ接合面となるＰ+拡散層（アノード領域）２１を覆うように、レジストマスク７ａが形成される（図２１参照）。
【００９５】
次に、図２１に示すように、レジストマスク７ａ，７ｂをマスクとして、絶縁膜に異方性エッチングを施すことにより、横型ＩＧＢＴのＰ+拡散層（コレクタ領域）１４を覆う絶縁膜の部分６ｂと、高圧ダイオードのＰ+拡散層（アノード領域）２１を覆う絶縁膜の部分６ａを残して、絶縁膜の他の部分が除去されて、横型ＩＧＢＴが形成される素子形成領域では、Ｎ+拡散層（エミッタ領域）１３およびＰ+拡散層（ｐベース領域）１２が露出する。
【００９６】
また、高圧ダイオード２０が形成される素子形成領域では、Ｎ+拡散層（カソード領域）２２が露出する。横型ＤＭＯＳトランジスタが形成される素子形成領域では、Ｎ+拡散層（ソース領域）、Ｐ+拡散層３２およびＮ+拡散層（ドレイン領域）３４が露出する。ＣＭＯＳトランジスタが形成される素子形成領域では、Ｐ+拡散層（ソース・ドレイン領域）４３ａ，４３ｂと、Ｎ+拡散層（ソース・ドレイン領域）４４ａ，４４ｂが露出する。その後、レジストマスク７ａ，７ｂが除去することにより、絶縁膜マスク６ａ，６ｂが形成される。
【００９７】
次に、図２２に示すように、スパッタ法によって、絶縁膜マスク６ａ，６ｂ、露出したＮ+拡散層１３，２２，３３，３４，４４ａ，４４ｂおよびＰ+拡散層１２，３２，４３ａ，４３ｂを覆うように、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）またはコバルト（Ｃｏ）等の金属膜８が形成される。次に、たとえば、ランプアニールにより、温度数百度のもとで熱処理を施して金属膜８とシリコンとを反応させることにより、金属シリサイド層が形成される。
【００９８】
横型ＩＧＢＴが形成される素子形成領域では、Ｎ+拡散層（エミッタ領域）１３とＰ+拡散層１２の表面に金属シリサイド層９ａが形成される。高圧ダイオードが形成される素子形成領域では、Ｎ+拡散層（カソード領域）２２の表面に金属シリサイド層９ｂが形成される。
【００９９】
横型ＤＭＯＳトランジスタが形成される素子形成領域では、Ｎ+拡散層３３とＰ+拡散層３２の表面に金属シリサイド層９ｃが形成され、Ｎ+拡散層３４の表面に金属シリサイド層９ｄが形成される。ＣＭＯＳトランジスタが形成される素子形成領域では、Ｐ+拡散層４３ａ，４３ｂの表面に金属シリサイド層９ｆが形成され、Ｎ+拡散層４４ａ，４４ｂの表面に金属シリサイド層９ｅが形成される。
【０１００】
次に、図２３に示すように、所定のウェットエッチングを施すことにより、未反応の金属膜８が除去される。その後、絶縁膜マスク６ａ，６ｂが除去され、各素子形成領域を覆うように層間絶縁膜１１０が形成される。その層間絶縁膜１１０に所定のコンタクトホールとプラグ等が形成され、そして、横型ＩＧＢＴが形成される素子形成領域では、エミッタ電極１６およびコレクタ電極１７が形成される。
【０１０１】
高圧ダイオードが形成される素子形成領域では、カソード電極２３およびアノード電極２４が形成される。横型ＤＭＯＳトランジスタが形成される素子形成領域では、ソース電極３６およびドレイン電極３７が形成される。ＣＭＯＳトランジスタが形成される素子形成領域では、ソース・ドレイン電極４８，４９が形成される。こうして、図１９に示すドライバＩＣの主要部分が完成する。
【０１０２】
上述したドライバＩＣでは、まず、横型ＩＧＢＴにおいて、Ｎ-エピタキシャル層４との接合面がｐｎ接合面となるＰ+拡散層１４には金属シリサイド層を形成せず、Ｎ+拡散層１３とＰ+拡散層１２には金属シリサイド層９ａを形成することで、ｐｎ接合面の近傍のＮ-エピタキシャル層４の領域に結晶欠陥が発生せず、しかも、Ｎ+拡散層１３の抵抗とＰ+拡散層１２の抵抗が低く抑えられる。これにより、コレクタ電流が増加して、横型ＩＧＢＴとしての電流駆動能力が向上する。
【０１０３】
また、高圧ダイオードにおいて、Ｐ+拡散層（アノード領域）２１に金属シリサイド層を形成せず、Ｎ+拡散層（カソード領域）２２に金属シリサイド層９ｂを形成することで、ｐｎ接合面の近傍のＮ-エピタキシャル層４の領域に結晶欠陥が発生せず、しかも、Ｎ+拡散層２２の抵抗が低く抑えられる。これにより、高圧ダイオードの順方向電流が増加する。これらの結果、ドライバＩＣでは、回路として性能を向上させることができる。
【０１０４】
このように、上述したドライバＩＣでは、Ｎ-エピタキシャル層４へのキャリアの注入によって動作が行われる素子（横型ＩＧＢＴ、高圧ダイオード）において、Ｎ-エピタキシャル層との接合面がｐｎ接合面となる所定の拡散層には金属シリサイド層を形成せず、Ｎ-エピタキシャル層との接合面がｐｎ接合面とはならない拡散層には金属シリサイド層を形成し、他の、キャリアの注入によらないで動作をするＣＭＯＳトランジスタやＤＭＯＳトランジスタについては各所定の拡散層に金属シリサイド層を形成することで、ドライバＩＣとしての回路特性を向上させることができる。
【０１０５】
なお、上述した各半導体装置は、プラズマディスプレイパネルのドライバＩＣの他に、自動車用ＩＣや電源ＩＣ等としても広く適用することができる。
【０１０６】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０７】
本発明は、横型ＩＧＢＴ、ダイオード、ＣＭＯＳトランジスタ、ＤＭＯＳトランジスタ、バイポーラ素子等が同一基板に形成されたＢｉＣ−ＤＭＯＳ半導体装置に有効に利用される。
【符号の説明】
【０１０８】
２  支持基板、３  埋め込み酸化膜、４  Ｎ-エピタキシャル層、５ａ  トレンチ分離絶縁膜、５ｂ  ＬＯＣＯＳ酸化膜、６ａ，６ｂ，６ｃ  マスク絶縁膜、７ａ，７ｂ，７ｃ  レジスト、８  金属膜、９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ  金属シリサイド層、１０  ＮｃｈＩＧＢＴ、１１  ｐベース、１２  Ｐ+拡散層、１３  Ｎ+拡散層、１４  Ｐ+拡散層、１５  ゲート電極、１６  エミッタ電極、１７  コレクタ電極、９ａ  金属シリサイド、２０  高圧ダイオード、２１  Ｐ+拡散層、２２  Ｎ+拡散層、２３  カソード電極、２４  アノード電極、９ｂ  金属シリサイド層、３０  ＤＭＯＳトランジスタ、３１  ｐベース、３２  Ｐ+拡散層、３３  Ｎ+拡散層、３４  Ｎ+拡散層、３５  ゲート電極、３６  ソース電極、３７  ドレイン電極、９ｃ、９ｄ  金属シリサイド層、４０  ＣＭＯＳトランジスタ、４１  Ｎウェル、４２  Ｐウェル、４３ａ  Ｐ+拡散層、４３ｂ  Ｐ+拡散層、４４ａ  Ｎ+拡散層、４４ｂ  Ｎ+拡散層、４５  ゲート電極、４６  ゲート電極、９ｅ  金属シリサイド層、９ｆ  金属シリサイド層、４８  ソース・ドレイン電極、４９  ソース・ドレイン電極、５０  ＮｃｈＩＧＢＴ、５１  Ｐ+埋め込み層、５２  Ｐ+分離拡散層、６０  高圧ダイオード、６１  Ｐ+埋め込み層、６２  Ｎ+埋め込み層、６３  Ｐ+拡散層、６４  Ｐ-拡散層、７０  高圧ダイオード、７１  Ｐ-エピタキシャル層、７２  Ｐ-拡散層、７３  Ｎ+拡散層、８０  ツェナーダイオード、８１  Ｐ-拡散層、８２  ベース層、９０  ＣＭＯＳダイオード素子、９１  Ｐウェル、１０１  半導体基板、１１０  層間絶縁膜、２０１  Ｎ-層、２０２  Ｐ+拡散層、２０３  Ｎ+拡散層、２０４  金属シリサイド層、２０５  欠陥、３０１  プラズマディスプレイパネル、３０２  スキャンドライバＩＣ、３０３  アドレスドライバＩＣ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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