(57)【要約】【課題】ゲート絶縁膜内に金属原子を拡散させるための膜の除去を容易にする。【解決手段】半導体装置の製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で半導体基板、下地膜、ゲート絶縁膜及び金属膜を熱処理する工程と、ゲート絶縁膜上に残存する金属膜を除去する工程と、ゲート絶縁膜上に、ゲート電極膜を形成する工程とを備える。【選択図】図８
2010177265.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に下地膜を形成する工程と、
前記下地膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属膜を形成する工程と、
窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で前記半導体基板、前記下地膜、前記ゲート絶縁膜及び前記金属膜を熱処理する工程と、
前記ゲート絶縁膜上に残存する前記金属膜を除去する工程と、
前記ゲート絶縁膜上に、ゲート電極膜を形成する工程と
を備える半導体装置の製造方法。
【請求項２】
前記熱処理する工程を行う際、前記下地膜、前記ゲート絶縁膜及び前記金属膜が形成された前記半導体基板を、真空搬送、窒素ガス雰囲気中の搬送及び不活性ガス雰囲気中の搬送の何れか一つを用いて熱処理チャンバに搬送する工程を更に備える請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に下地膜を形成する工程と、
前記下地膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属膜を形成する工程と、
前記金属膜上に保護膜を形成する工程と、
窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で前記半導体基板、前記下地膜、前記ゲート絶縁膜、前記金属膜及び前記保護膜を熱処理する工程と、
前記ゲート絶縁膜上に残存する前記金属膜および前記保護膜を除去する工程と、
前記ゲート絶縁膜上に、ゲート電極膜を形成する工程と
を備える半導体装置の製造方法。
【請求項４】
前記熱処理する工程を行う際、前記下地膜、前記ゲート絶縁膜、前記金属膜及び前記保護膜が形成された前記半導体基板を、真空搬送、窒素ガス雰囲気中の搬送及び不活性ガス雰囲気中の搬送の何れか一つを用いて熱処理チャンバに搬送する工程を更に備える請求項３に記載の半導体装置の製造方法。
【請求項５】
前記金属膜の膜厚は、０．２ｎｍ以上０．５ｎｍ以下である請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化によるMetal Oxide Semiconductor電解効果型トランジスタ（MOSFET）の微細化に伴い、ゲート絶縁膜の薄膜化が進んでいる。ゲート絶縁膜の薄膜化に伴い、ゲートリーク電流が増加する。そのため、ゲート絶縁膜に誘電率の高い高誘電率（High-k）膜を用いることにより、電気的膜厚を薄くしつつ、物理的膜厚を厚くすることでゲートリーク電流の小さいトランジスタの作成が行われている。
【０００３】
ゲート絶縁膜に高誘電率膜を用い、ゲート電極にポリシリコンを用いる場合、フェルミレベルピニングによりゲート電極の閾値電圧（Ｖｔｈ）が深くなる。また、ゲート絶縁膜に高誘電率膜を用い、ゲート電極に金属材料を用いる場合、ソース・ドレイン活性化熱処理等の高温熱処理により閾値電圧が深くなる。ゲート電極の閾値電圧を制御するため、ゲート絶縁膜上に金属酸化膜を形成する構造が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５１５１９０号公報
【特許文献２】特開２００７−１４２１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来方法では、ゲート絶縁膜上に金属酸化膜を形成し、ゲート絶縁膜内に金属原子を拡散させることにより、ゲート電極の閾値電圧を制御する。しかし、金属酸化膜の種類によっては、ゲート絶縁膜上の金属酸化膜の除去が困難な場合がある。
【０００６】
本件の方法は、ゲート絶縁膜内に金属原子を拡散させるための膜の除去を容易にする技術を提供する。
【課題を解決するための手段】
【０００７】
本発明の一観点による半導体装置の製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で半導体基板、下地膜、ゲート絶縁膜及び金属膜を熱処理する工程と、を備える。
【発明の効果】
【０００８】
本件の方法によれば、ゲート絶縁膜内に金属原子を拡散させるための膜の除去を容易にすることができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の断面図である。
【図３】第１実施形態に係る半導体装置の断面図である。
【図４】第１実施形態に係る半導体装置の断面図である。
【図５】第１実施形態に係る半導体装置の断面図である。
【図６】第１実施形態に係る半導体製造装置の構造図である。
【図７】第１実施形態に係る半導体装置の断面図である。
【図８】第１実施形態に係る半導体装置の断面図である。
【図９】第１実施形態に係る半導体装置の断面図である。
【図１０】第１実施形態に係る半導体装置の断面図である。
【図１１】第１実施形態に係る半導体装置の断面図である。
【図１２】第１実施形態に係る半導体装置の断面図である。
【図１３】第１実施形態に係る半導体装置の断面図である。
【図１４】第１実施形態に係る半導体装置の断面図である。
【図１５】第１実施形態に係る半導体装置の断面図である。
【図１６】第１実施形態に係る半導体装置の断面図である。
【図１７】第１実施形態に係る半導体装置の断面図である。
【図１８】第１実施形態に係る半導体装置の断面図である。
【図１９】第２実施形態に係る半導体装置の断面図である。
【図２０】第２実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明を実施するための形態に係る半導体装置及びその製造方法について説明する。以下の実施形態の構成は例示であり、本案の半導体装置及びその製造方法は実施形態の構成に限定されない。
【００１１】
〈第１実施形態〉
図１から図１８を参照して、第１実施形態に係る半導体装置及びその製造方法について説明する。第１実施形態に係る半導体装置の製造方法においては、まず、半導体基板１上の全面に、例えば、熱酸化法により膜厚５ｎｍのシリコン酸化膜２を形成する。半導体基板１として、例えば、ｐ型のシリコン基板を用いる。次に、例えば、Chemical Vapor Deposition（ＣＶＤ、化学気相成長）法により、シリコン酸化膜２上に膜厚８０ｎｍのシリコン窒化膜３を形成する。
【００１２】
次に、例えば、スピンコート法により、シリコン窒化膜３上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、図１に示すように、シリコン窒化膜３上にレジストパターン４を形成する。レジストパターン４をマスクとして、シリコン酸化膜２及びシリコン窒化膜３をエッチングする。次に、レジストパターン４を除去する。そして、シリコン酸化膜２及びシリコン窒化膜３をハードマスクとして、半導体基板１をエッチングすることにより、半導体基板１に溝を形成する。
【００１３】
次に、図２に示すように、半導体基板１上の全面に、例えば、プラズマＣＶＤ法により、膜厚４５０ｎｍのシリコン酸化膜５を形成する。そして、例えば、Chemical Mechanical Polishing（ＣＭＰ、化学機械研磨）法により、シリコン窒化膜３の表面が露出するまでシリコン酸化膜５の表面を研磨する。シリコン窒化膜３は、研磨を行う際におけるストッパ膜として機能する。シリコン酸化膜５の表面を研磨することにより、図３に示すように、半導体基板１の溝に素子分離絶縁膜６が形成される。半導体基板１に素子分離絶縁膜６を形成することにより、半導体基板１にｎ型のMOSFETが形成される領域（ｎＭＯＳ領域）及びｐ型のMOSFETが形成される領域（ｐＭＯＳ領域）が画定される。
【００１４】
そして、例えば、熱リン酸（Ｈ3ＰＯ4）を用いたウェットエッチングにより、半導体基板１上方に残っているシリコン窒化膜３を除去する。次に、例えば、スピンコート法により、半導体基板１上の全面にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、ｎＭＯＳ領域を覆うレジストパターンを形成する。
【００１５】
そして、ｎＭＯＳ領域を覆うレジストパターンをマスクとして、半導体基板１内にｎ型不純物を注入することにより、半導体基板１にｎ型ウェル７が形成される。ｎ型不純物として、例えば、リン（Ｐ）を用いる。その後、ｎＭＯＳ領域を覆うレジストパターンを除去する。
【００１６】
次に、例えば、フッ酸（ＨＦ）を用いたウェットエッチングにより、半導体基板１上方に残っているシリコン酸化膜２を除去する。そして、Rapid Thermal Oxidation（ＲＴＯ、瞬時熱酸化）法により、図４に示すように、半導体基板１上に膜厚０．５ｎｍ以上１ｎｍ以下の下地膜８を成膜する。下地膜８は、例えば、ＳｉＯ2膜又はＳｉＯＮ膜である。例えば、酸素ガスの雰囲気中において、半導体基板１の温度を約８００℃、成膜チャンバ内の圧力を約６６７Ｐａ、処理時間を約５秒の条件で、半導体基板１上に膜厚約０．５ｎｍのＳｉＯ2膜を成膜する。
【００１７】
次に、図５に示すように、下地膜８上に膜厚１ｎｍ以上３ｎｍ以下のゲート絶縁膜９を成膜する。ゲート絶縁膜９の成膜は、例えば、Chemical Vapor Deposition（ＣＶＤ、化学気相蒸着）法、Atomic Layer Deposition（ＡＬＤ、原子層蒸着）法又はPhysical Vapor Deposition（ＰＶＤ、物理気相蒸着）法を用いてもよい。ゲート絶縁膜９の膜厚を薄くすることにより、電気的膜厚を薄くすることができる。ゲート絶縁膜９の誘電率を大きくすることで膜厚を厚くすることができる。
【００１８】
ゲート絶縁膜９は、Ｈｆ、Ｓｉ及びＺｒのうちの少なくとも１種類を含む金属酸化物又は金属酸窒化物である。このような金属酸化物又は金属酸窒化物として、例えば、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＺｒＯ、ＨｆＯ2（Ｎ）、ＺｒＯ2（Ｎ）、ＨｆＳｉＯ（Ｎ）及びＨｆＺｒＯ（Ｎ）がある。すなわち、ゲート絶縁膜９は、High-K材料を含む高誘電率絶縁膜である。
【００１９】
ゲート絶縁膜９の膜厚１ｎｍは、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法で膜厚制御できる最小値である。すなわち、ゲート絶縁膜９の膜厚が１ｎｍより小さい場合は、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法による膜厚制御が難しくなる。ゲート絶縁膜９の膜厚が厚すぎると、ゲート絶縁膜９内に金属原子を拡散させる際に、下地膜８とゲート絶縁膜９との界面まで金属原子が拡散しづらくなる。ゲート絶縁膜９内への金属原子の拡散が十分に行われるゲート絶縁膜９の膜厚としては３ｎｍ以下が好ましい。
【００２０】
ここで、ゲート絶縁膜９としてＨｆＳｉＯ膜を用いる場合の成膜条件について説明する。図６は、第１実施形態に係る半導体装置を製造するために使用される半導体製造装置１００の構造の一例を示す図である。半導体製造装置１００は、真空排気を行うためのロードロック室１０１、成膜処理を行うための成膜チャンバ１０２、１０３、熱処理を行うための熱処理チャンバ１０４、搬送ロボット１０５及び搬送室１０６を有する。成膜チャンバ１０２又は１０３に半導体基板１が搬送され、成膜チャンバ１０２又は１０３内で成膜処理が行われる。熱処理チャンバ１０４に半導体基板１が搬送され、熱処理チャンバ１０４内で熱処理が行われる。搬送ロボット１０５は、半導体基板１の搬送を行う。搬送室１０６には、搬送ロボット１０５が設置される。
【００２１】
例えば、シリコン基板１の温度を約５００℃、成膜チャンバ１０２内の圧力を約６６７Ｐａにしながら、TDEAH（テトラキスジエチルアミノハフニウム）ガス、TDMAS（トリスジメチルアミノシラン）ガス、Ｏ2ガス及びＮ2ガスを成膜チャンバ１０２内に導入する。
【００２２】
TDEAHガスは、原料であるTDEAHを流量５ｍｇ／ｍｉｎ、キャリアガスであるＮ2ガスを流量５００ｃｃ／ｍｉｎで成膜チャンバ１０２内に導入する。TDMASガスは、原料であるTDMASを流量５０ｍｇ／ｍｉｎ、キャリアガスであるＮ2ガスを流量５００ｃｃ／ｍｉｎで
成膜チャンバ１０２内に導入する。Ｏ2ガスは、流量１５００ｃｃ／ｍｉｎで成膜チャンバ１０２内に導入する。Ｎ2ガスは、流量２０００ｃｃ／ｍｉｎで成膜チャンバ１０２内に導入する。成膜時間を約３００秒とすることにより、シリコン基板１上に膜厚約２．０ｎｍのＨｆＳｉＯ膜が成膜される。
【００２３】
そして、ゲート絶縁膜９上に膜厚１０ｎｍ以上２０ｎｍ以下の窒化ケイ素（ＳｉＮ）膜を成膜する。窒化ケイ素膜の成膜は、例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法を用いてもよい。次に、例えば、スピンコート法により、窒化ケイ素膜上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、ｐＭＯＳ領域を覆うレジストパターンを形成する。
【００２４】
次に、ｐＭＯＳ領域を覆うレジストパターンをマスクとして、ドライエッチングで窒化ケイ素膜をパターニングすることにより、図７に示すように、ｐＭＯＳ領域を覆う保護パターン１１を形成する。なお、図７では、ｐＭＯＳ領域を覆うレジストパターンは除去されている。窒化ケイ素膜に対するドライエッチングは、ＣＨＦ3ガスを使用した反応性イオンエッチング（Reactive Ion Etching、ＲＩＥ）を用いることが可能である。
【００２５】
そして、図８に示すように、ゲート絶縁膜９及び保護パターン１１上に膜厚０．２ｎｍ以上０．５ｎｍ以下の金属膜１２を成膜する。金属膜１２の成膜は、例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法を用いてもよい。金属膜１２は、ランタノイド（Ｌａ）膜、イットリウム（Ｙ）膜又はマグネシウム（Ｍｇ）膜である。
【００２６】
金属膜１２の膜厚０．２ｎｍは、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法で膜厚制御できる最小値である。すなわち、金属膜１２の膜厚が０．２ｎｍより小さい場合は、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法による膜厚制御が難しくなる。金属膜１２の膜厚０．５ｎｍは、金属膜１２の除去が容易である最大値である。すなわち、金属膜１２の膜厚が０．５ｎｍより大きい場合、金属膜１２の除去が難しくなる。
【００２７】
次に、半導体基板１を熱処理チャンバ１０４に搬送する。熱処理チャンバ１０４への半導体基板１の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。真空搬送、窒素ガスの雰囲気中の搬送及び不活性ガスの雰囲気中の搬送は、酸素ガスを含まない状況下での搬送である。
【００２８】
そして、半導体基板１、下地膜８、ゲート絶縁膜９及び金属膜１２に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板１の温度を１０００℃以上１１００℃以下、処理時間を１秒以上５秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板１、下地膜８、ゲート絶縁膜９及び金属膜１２に対して熱処理を行うことにより、金属膜１２に含まれる金属原子がゲート絶縁膜９内に拡散する。金属膜１２に含まれる金属原子がゲート絶縁膜９内に拡散することにより、ｎＭＯＳ領域に形成されるNMOSFETの閾値電圧を制御することが可能である。
【００２９】
熱処理を行うことにより、金属膜１２に含まれる金属原子はゲート絶縁膜９内に拡散するが、金属原子の多くは下地膜８とゲート絶縁膜９との界面に存在することになる。下地膜８は、ゲート絶縁膜９内に拡散した金属原子が半導体基板１にまで達することを防止する防止膜として機能する。
【００３０】
図８に示すように、保護パターン１１は、ｐＭＯＳ領域内のゲート絶縁膜９上に形成されている。そのため、半導体基板１、下地膜８、ゲート絶縁膜９及び金属膜１２に対して熱処理を行っても、金属膜１２に含まれる金属原子は、ｐＭＯＳ領域におけるゲート絶縁
膜９内に拡散しない。したがって、保護パターン１１は、ｐＭＯＳ領域におけるゲート絶縁膜９内に、金属膜１２に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【００３１】
次に、塩酸（ＨＣｌ）溶液、硫酸（Ｈ2ＳＯ4）溶液、硝酸（ＨＮＯ3）溶液等の強酸溶液を用いて、ゲート絶縁膜９上に残存する金属膜１２を除去する。熱処理を行う際、熱処理チャンバ１０４への半導体基板１の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜１２の酸化が抑制される。また、酸化ガスを含まない処理ガスを用いて熱処理を行うため、金属膜１２の酸化が抑制される。したがって、ゲート絶縁膜９上に残存する金属膜１２を除去する際には、金属膜１２の酸化が抑制されている状態にある。そのため、強酸溶液を用いた除去処理により、金属膜１２をゲート絶縁膜９上から容易に除去することが可能である。
【００３２】
ゲート絶縁膜９上に金属酸化物を成膜した場合と比較して、ゲート絶縁膜９上に成膜する金属膜１２の膜厚を薄くすることが可能である。すなわち、金属膜１２と金属酸化物とでは、ゲート絶縁膜９内に拡散する原子量が同等の場合、金属膜１２は酸化物を形成していない分だけ金属膜１２の膜厚が薄くなる。そのため、ゲート絶縁膜９内に拡散させる原子量を同等とする場合、ゲート絶縁膜９上の金属酸化物を除去するよりも、ゲート絶縁膜９上の金属膜１２を除去する方が容易である。
【００３３】
そして、例えば、熱リン酸（Ｈ3ＰＯ4）を用いたウェットエッチングにより、ゲート絶縁膜９上の保護パターン１１を除去する。また、例えば、ＣＤＥ（Chemical Dry Etching）により、ゲート絶縁膜９上の保護パターン１１を除去してもよい。
【００３４】
次に、ゲート絶縁膜９上に膜厚１０ｎｍ以上２０ｎｍ以下の窒化ケイ素（ＳｉＮ）膜を成膜する。窒化ケイ素膜の成膜は、例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法を用いてもよい。次に、例えば、スピンコート法により、窒化ケイ素膜上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、ｎＭＯＳ領域を覆うレジストパターンを形成する。
【００３５】
次に、ｎＭＯＳ領域を覆うレジストパターンをマスクとして、ドライエッチングで窒化ケイ素膜をパターニングすることにより、図９に示すように、ｎＭＯＳ領域を覆う保護パターン１３を形成する。なお、図９では、ｎＭＯＳ領域を覆うレジストパターンは除去されている。窒化ケイ素膜に対するドライエッチングは、ＣＨＦ3ガスを使用した反応性イオンエッチング（Reactive Ion Etching、ＲＩＥ）を用いることが可能である。
【００３６】
そして、図１０に示すように、ゲート絶縁膜９及び保護パターン１３上に膜厚０．２ｎｍ以上０．５ｎｍ以下の金属膜１４を成膜する。金属膜１４の成膜は、例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法を用いてもよい。金属膜１４は、アルミニウム（Ａｌ）膜又はチタニウム（Ｔｉ）膜である。
【００３７】
金属膜１４の膜厚０．２ｎｍは、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法で膜厚制御できる最小値である。すなわち、金属膜１４の膜厚が０．２ｎｍより小さい場合は、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法による膜厚制御が難しくなる。金属膜１４の膜厚０．５ｎｍは、金属膜１４の除去が容易である最大値である。すなわち、金属膜１４の膜厚が０．５ｎｍより大きい場合、金属膜１４の除去が難しくなる。
【００３８】
次に、半導体基板１を熱処理チャンバ１０４に搬送する。熱処理チャンバ１０４への半導体基板１の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【００３９】
そして、半導体基板１、下地膜８、ゲート絶縁膜９及び金属膜１４に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板１の温度を１０００℃以上１１００℃以下、処理時間を１秒以上５秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板１、下地膜８、ゲート絶縁膜９及び金属膜１４に対して熱処理を行うことにより、金属膜１４に含まれる金属原子がゲート絶縁膜９内に拡散する。金属膜１４に含まれる金属原子がゲート絶縁膜９内に拡散することにより、ｐＭＯＳ領域に形成されるPMOSFETの閾値電圧を制御することが可能である。
【００４０】
熱処理を行うことにより、金属膜１４に含まれる金属原子はゲート絶縁膜９内に拡散するが、金属原子の多くは下地膜８とゲート絶縁膜９との界面に存在することになる。下地膜８は、ゲート絶縁膜９内に拡散した金属原子が半導体基板１にまで達することを防止する防止膜として機能する。
【００４１】
図１０に示すように、保護パターン１３は、ｎＭＯＳ領域内のゲート絶縁膜９上に形成されている。そのため、半導体基板１、下地膜８、ゲート絶縁膜９及び金属膜１４に対して熱処理を行っても、金属膜１４に含まれる金属原子は、ｎＭＯＳ領域におけるゲート絶縁膜９内に拡散しない。したがって、保護パターン１３は、ｎＭＯＳ領域におけるゲート絶縁膜９内に、金属膜１４に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【００４２】
次に、アンモニア水溶液（ＮＨ4ＯＨ）等のアルカリ性溶液又はレジスト現像液を用いて、ゲート絶縁膜９上に残存する金属膜１４を除去する。熱処理を行う際、熱処理チャンバ１０４への半導体基板１の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜１４の酸化が抑制される。また、酸化ガスを含まない処理ガスを用いて熱処理を行っているため、金属膜１４の酸化が抑制される。したがって、ゲート絶縁膜９上に残存する金属膜１４を除去する際には、金属膜１４の酸化が抑制されている状態にある。そのため、アンモニア水溶液（ＮＨ4ＯＨ）等のアルカリ性溶液又はレジスト現像液を用いた除去処理により、金属膜１４をゲート絶縁膜９上から容易に除去することが可能である。
【００４３】
ゲート絶縁膜９上に金属酸化物を成膜した場合と比較して、ゲート絶縁膜９上に成膜する金属膜１４の膜厚を薄くすることが可能である。すなわち、金属膜１４と金属酸化物とでは、ゲート絶縁膜９内に拡散する原子量が同等の場合、金属膜１４は酸化物を形成していない分だけ金属膜１４の膜厚が薄くなる。そのため、ゲート絶縁膜９内に拡散させる原子量を同等とする場合、ゲート絶縁膜９上の金属酸化物を除去するよりも、ゲート絶縁膜９上の金属膜１４を除去する方が容易である。
【００４４】
そして、図１１に示すように、ゲート絶縁膜９上にゲート電極膜１５を成膜する。ゲート電極膜１５の成膜は、例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法を用いてもよい。ゲート電極膜１５は、例えば、窒化チタン（ＴｉＮ）膜である。ゲート電極膜１５として、ポリシリコン膜、ＴｉＡｌＮ膜、ＴａＮ膜、ＴａＣ膜及びＴａＣＮ膜の何れかをゲート絶縁膜９上に成膜してもよい。
【００４５】
次に、例えば、スピンコート法により、ゲート電極膜１５上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、ゲート電極膜１５上にゲートパターンを形成する。ゲート電極膜１５上に形成されたゲートパターンをマスクとして、ゲート電極膜１５、ゲート絶縁膜９及び下地膜８を順にドライエッチングすることにより、図１２に示すように、半導体基板１上方にゲ
ート電極１６を形成する。
【００４６】
次に、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン１７を形成する。この場合、ｐＭＯＳ領域を覆うようにレジストパターン１７を形成する。
【００４７】
そして、図１３に示すように、ｐ型Lightly Doped Drain（ＬＤＤ）領域１８を形成する。具体的には、ゲート電極１６及びレジストパターン１７をマスクとして、半導体基板１内にｐ型不純物を注入することにより、ｐ型ＬＤＤ領域１８を形成する。ｐ型不純物として、例えば、ホウ素（Ｂ）を用いる。その後、レジストパターン１７を除去する。
【００４８】
次に、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン１９を形成する。この場合、ｎＭＯＳ領域を覆うようにレジストパターン１９を形成する。
【００４９】
次に、図１４に示すように、ｎ型ＬＤＤ領域２０を形成する。具体的には、ゲート電極１６及びレジストパターン１９をマスクとして、半導体基板１内にｎ型不純物を注入することにより、ｎ型ＬＤＤ領域２０を形成する。ｎ型不純物として、例えば、リン（Ｐ）を用いる。その後、レジストパターン１９を除去する。
【００５０】
そして、半導体基板１上に、ゲート電極１６を覆うように窒化ケイ素（ＳｉＮ）膜を堆積する。例えば、ＣＶＤ法又はＡＬＤ法を用いることにより、窒化ケイ素膜を半導体基板１上に堆積することが可能である。窒化ケイ素膜に替えて、シリコン酸化膜を半導体基板１上に堆積させてもよい。
【００５１】
次に、窒化ケイ素膜に対して、異方性ドライエッチング（エッチバック）を行う。異方性ドライエッチング（エッチバック）を行うことにより、ゲート電極１６の側面にサイドウォール絶縁膜２１を形成する。
【００５２】
そして、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン２２を形成する。この場合、ｐＭＯＳ領域を覆うようにレジストパターン２２を形成する。
【００５３】
次に、図１５に示すように、ソース／ドレイン領域２３を形成する。具体的には、ゲート電極１６、サイドウォール絶縁膜２１及びレジストパターン２２をマスクとして、半導体基板１にｐ型不純物を注入することにより、ソース／ドレイン領域２３を形成する。例えば、ｐ型ＬＤＤ領域１８よりも高不純物濃度となる条件でｐ型不純物を注入し、ｐ型ＬＤＤ領域１８の一部と重畳するソース／ドレイン領域２３を形成する。ｐ型不純物として、例えば、ホウ素（Ｂ）を用いる。その後、レジストパターン２２を除去する。
【００５４】
そして、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン２４を形成する。この場合、ｎＭＯＳ領域を覆うようにレジストパターン２４を形成する。
【００５５】
次に、図１６に示すように、ソース／ドレイン領域２５を形成する。具体的には、ゲート電極１６、サイドウォール絶縁膜２１及びレジストパターン２４をマスクとして、半導
体基板１にｎ型不純物を注入することにより、ソース／ドレイン領域２５を形成する。例えば、ｎ型ＬＤＤ領域２０よりも高不純物濃度となる条件でｎ型不純物を注入し、ｎ型ＬＤＤ領域２０の一部と重畳するソース／ドレイン領域２５を形成する。ｎ型不純物として、例えば、リン（Ｐ）を用いる。その後、レジストパターン２４を除去する。
【００５６】
そして、半導体基板１の上方に層間絶縁膜２６を形成し、ＣＭＰ法により層間絶縁膜２６を平坦化する。層間絶縁膜２６は、例えばシリコン酸化膜である。シランガスと酸素ガスとを用いたＣＶＤ法により、層間絶縁膜２６を形成することが可能である。
【００５７】
次に、図１７に示すように、コンタクト２７及び配線２８を形成する。具体的には、フォトリソグラフィ及びエッチングにより、層間絶縁膜２６にコンタクトホールを形成する。そして、層間絶縁膜２６上に例えばタングステン（Ｗ）を堆積した後、ＣＭＰ法によりタングステンを研磨することで層間絶縁膜２６にコンタクト２７を形成する。次に、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属を層間絶縁膜２６上に堆積し、フォトリソグラフィ及びエッチングにより、層間絶縁膜２６上に配線２８を形成する。
【００５８】
そして、図１８に示すように、層間絶縁膜２９、コンタクト３０及び配線３１を形成する。具体的には、配線２８上に層間絶縁膜２９を形成し、ＣＭＰ法により層間絶縁膜２９を平坦化する。層間絶縁膜２９は、例えば、シリコン酸化膜である。シランガスと酸素ガスとを用いたＣＶＤ法により、層間絶縁膜２９を配線２８上に形成することが可能である。コンタクト３０及び配線３１の形成は、コンタクト２７及び配線２８の形成と同様に行う。
【００５９】
このように、層間絶縁膜２９、コンタクト３０及び配線３１を形成することにより、多層配線を形成することが可能である。また、必要に応じて、さらに層間絶縁層及び配線層の形成の工程を繰り返してもよい。
【００６０】
〈第２実施形態〉
図１９及び図２０を参照して、第２実施形態に係る半導体装置及びその製造方法について説明する。第１実施形態では、ゲート絶縁膜９上に金属膜１２を成膜し、金属膜１２を熱処理することにより、金属膜１２に含まれる金属原子をゲート絶縁膜９内に拡散させる方法について説明した。また、第１実施形態では、ゲート絶縁膜９上に金属膜１４を成膜し、金属膜１４を熱処理することにより、金属膜１４に含まれる金属原子をゲート絶縁膜９内に拡散させる方法について説明した。
【００６１】
第２実施形態では、金属膜１２の酸化を抑制するための膜を金属膜１２上に更に成膜し、金属膜１２を熱処理することにより、金属膜１２に含まれる金属原子をゲート絶縁膜９内に拡散させる方法について説明する。また、第２実施では、金属膜１４の酸化を抑制するための膜を金属膜１４上に更に成膜し、金属膜１４を熱処理することにより、金属膜１４に含まれる金属原子をゲート絶縁膜９内に拡散させる方法について説明する。なお、同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。また、必要に応じて図１から図１８の図面を参照する。
【００６２】
第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法において図１から図８を用いて説明した工程と同様の工程を行う。次に、図１９に示すように、金属膜１２上に酸化保護膜４０を成膜する。この場合、金属膜１２を成膜した成膜チャンバ１０２を使用して、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法により金属膜１２上に酸化保護膜４０を成膜してもよい。また、金属膜１２を成膜した成膜チャンバ１０２と別の成膜チャンバ１０３に半導体基板１を搬送して、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法により金属膜１２上に酸化保護膜４０を成膜してもよい。成膜チャンバ１０３への半導体基板１
の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【００６３】
酸化保護膜４０は、窒化チタン（ＴｉＮ）膜である。例えば、ＡＬＤ法により窒化チタン膜を金属膜１２上に成膜する場合、ＴｉＣｌ4ガスとＮＨ3ガスとを使用し、半導体基板１の温度を４００℃にして、膜厚１０ｎｍの窒化チタン膜を金属膜１２上に成膜する。
【００６４】
そして、半導体基板１を熱処理チャンバ１０４に搬送する。熱処理チャンバ１０４への半導体基板１の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【００６５】
次に、半導体基板１、下地膜８、ゲート絶縁膜９、金属膜１２及び酸化保護膜４０に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板１の温度を１０００℃以上１１００℃以下、処理時間を１秒以上５秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板１、下地膜８、ゲート絶縁膜９、金属膜１２及び酸化保護膜４０に対して熱処理を行うことにより、金属膜１２に含まれる金属原子がゲート絶縁膜９内に拡散する。金属膜１２に含まれる金属原子がゲート絶縁膜９内に拡散することにより、ｎＭＯＳ領域に形成されるNMOSFETの閾値電圧を制御することが可能である。
【００６６】
熱処理を行うことにより、金属膜１２に含まれる金属原子はゲート絶縁膜９内に拡散するが、金属原子の多くは下地膜８とゲート絶縁膜９との界面に存在することになる。下地膜８は、ゲート絶縁膜９内に拡散した金属原子が半導体基板１にまで達することを防止する防止膜として機能する。
【００６７】
図１９に示すように、保護パターン１１は、ｐＭＯＳ領域内のゲート絶縁膜９上に形成されている。そのため、半導体基板１、下地膜８、ゲート絶縁膜９、金属膜１２及び酸化保護膜４０に対して熱処理を行っても、金属膜１２に含まれる金属原子は、ｐＭＯＳ領域におけるゲート絶縁膜９内に拡散しない。したがって、保護パターン１１は、ｐＭＯＳ領域におけるゲート絶縁膜９内に、金属膜１２に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【００６８】
図１９に示すように、酸化保護膜４０は、金属膜１２上に成膜されている。窒化チタン膜である酸化保護膜４０は、金属膜１２と比べて耐酸化性が高い。そのため、金属膜１２上に酸化保護膜４０を成膜した場合、金属膜１２の酸化を抑制する。例えば、金属膜１２上に酸化保護膜４０を成膜した半導体基板１が大気中を移動した場合であっても、金属膜１２上に酸化保護膜４０を成膜していない場合と比べて金属膜１２の酸化が抑制される。
【００６９】
次に、アルカリ洗浄液であるＳＣ−１溶液（ＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏの混合液）又はＳＰＭ溶液（Ｈ2ＳＯ4及びＨ2Ｏ2の混合液）を用いて、酸化保護膜４０を除去する。窒化チタン膜である酸化保護膜４０は、ＳＣ−１溶液又はＳＰＭ溶液に容易に溶解するため、ＳＣ−１溶液又はＳＰＭ溶液を用いて、酸化保護膜４０を除去するのが容易である。
【００７０】
そして、塩酸（ＨＣｌ）溶液、硫酸（Ｈ2ＳＯ4）溶液、硝酸（ＨＮＯ3）溶液等の強酸溶液を用いて、ゲート絶縁膜９上に残存する金属膜１２を除去する。熱処理を行う際、熱処理チャンバ１０４への半導体基板１の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜１２の酸化が抑制されている。また、酸化ガスを含まない処理ガスを用いて熱処理を行っているため、金属膜１２の酸化が抑制されている。更に、金属膜１２上に酸化保護膜４０を成膜して熱処理を行っているため、金属膜１２の酸化が抑制されている。したがって、ゲート絶縁膜９上に残存する
金属膜１２を除去する際には、金属膜１２の酸化が抑制されている状態にある。そのため、強酸溶液を用いた除去処理により、金属膜１２をゲート絶縁膜９上から容易に除去することが可能である。
【００７１】
なお、ＳＰＭ溶液を用いた酸化保護膜４０の除去工程で、酸化保護膜４０及び金属膜１２が除去されている場合には、強酸溶液を用いた金属膜１２の除去工程を省略することも可能である。
【００７２】
次に、例えば、熱リン酸（Ｈ3ＰＯ4）を用いたウェットエッチングにより、ゲート絶縁膜９上の保護パターン１１を除去する。また、例えば、ＣＤＥ（Chemical Dry Etching）により、ゲート絶縁膜９上の保護パターン１１を除去してもよい。
【００７３】
そして、ゲート絶縁膜９上に膜厚１０ｎｍ以上２０ｎｍ以下の窒化ケイ素（ＳｉＮ）膜を成膜する。窒化ケイ素膜の成膜は、例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法を用いてもよい。次に、例えば、スピンコート法により、窒化ケイ素膜上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、ｎＭＯＳ領域を覆うレジストパターンを形成する。
【００７４】
次に、ｎＭＯＳ領域を覆うレジストパターンをマスクとして、ドライエッチングで窒化ケイ素膜をパターニングすることにより、図９に示すように、ｎＭＯＳ領域を覆う保護パターン１３を形成する。なお、図９では、ｎＭＯＳ領域を覆うレジストパターンは除去されている。窒化ケイ素膜に対するドライエッチングは、ＣＨＦ3ガスを使用した反応性イオンエッチング（Reactive Ion Etching、ＲＩＥ）を用いることが可能である。
【００７５】
そして、図１０に示すように、ゲート絶縁膜９及び保護パターン１３上に膜厚０．２ｎｍ以上０．５ｎｍ以下の金属膜１４を成膜する。金属膜１４の成膜は、例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法を用いてもよい。金属膜１４は、アルミニウム（Ａｌ）膜又はチタニウム（Ｔｉ）膜である。
【００７６】
金属膜１４の膜厚０．２ｎｍは、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法で膜厚制御できる最小値である。すなわち、金属膜１４の膜厚が０．２ｎｍより小さい場合は、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法による膜厚制御が難しくなる。金属膜１４の膜厚０．５ｎｍは、金属膜１４の除去が容易である最大値である。すなわち、金属膜１４の膜厚が０．５ｎｍより大きい場合、金属膜１４の除去が難しくなる。
【００７７】
次に、図２０に示すように、金属膜１４上に酸化保護膜４１を成膜する。この場合、金属膜１４を成膜した成膜チャンバ１０２を使用して、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法により金属膜１４上に酸化保護膜４１を成膜してもよい。また、金属膜１４を成膜した成膜チャンバ１０２と別の成膜チャンバ１０３に半導体基板１を搬送して、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法により金属膜１４上に酸化保護膜４１を成膜してもよい。成膜チャンバ１０３への半導体基板１の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【００７８】
酸化保護膜４１は、窒化チタン（ＴｉＮ）膜である。例えば、ＡＬＤ法により窒化チタン膜を金属膜１４上に成膜する場合、ＴｉＣｌ4ガスとＮＨ3ガスとを使用し、半導体基板１の温度を４００℃にして、膜厚１０ｎｍの窒化チタン膜を金属膜１４上に成膜する。
【００７９】
次に、半導体基板１を熱処理チャンバ１０４に搬送する。熱処理チャンバ１０４への半導体基板１の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【００８０】
そして、半導体基板１、下地膜８、ゲート絶縁膜９、金属膜１４及び酸化保護膜４１に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板１の温度を１０００℃以上１１００℃以下、処理時間を１秒以上５秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板１、下地膜８、ゲート絶縁膜９、金属膜１４及び酸化保護膜４１に対して熱処理を行うことにより、金属膜１４に含まれる金属原子がゲート絶縁膜９内に拡散する。金属膜１４に含まれる金属原子がゲート絶縁膜９内に拡散することにより、ｐＭＯＳ領域に形成されるPMOSFETの閾値電圧を制御することが可能である。
【００８１】
熱処理を行うことにより、金属膜１４に含まれる金属原子はゲート絶縁膜９内に拡散するが、金属原子の多くは下地膜８とゲート絶縁膜９との界面に存在することになる。下地膜８は、ゲート絶縁膜９内に拡散した金属原子が半導体基板１にまで達することを防止する防止膜として機能する。
【００８２】
図２０に示すように、保護パターン１３は、ｎＭＯＳ領域内のゲート絶縁膜９上に形成されている。そのため、半導体基板１、下地膜８、ゲート絶縁膜９、金属膜１４及び酸化保護膜４１に対して熱処理を行っても、金属膜１４に含まれる金属原子は、ｎＭＯＳ領域におけるゲート絶縁膜９内に拡散しない。したがって、保護パターン１３は、ｎＭＯＳ領域におけるゲート絶縁膜９内に、金属膜１４に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【００８３】
図２０に示すように、酸化保護膜４１は、金属膜１４上に成膜されている。窒化チタン膜である酸化保護膜４１は、金属膜１４と比べて耐酸化性が高い。そのため、金属膜１４上に酸化保護膜４１を成膜した場合、金属膜１４の酸化を抑制する。例えば、金属膜１４上に酸化保護膜４１を成膜した半導体基板１が大気中を移動した場合であっても、金属膜１４上に酸化保護膜４１を成膜していない場合と比べて金属膜１４の酸化が抑制される。
【００８４】
次に、ＳＣ−１溶液又はＳＰＭ溶液を用いて、ゲート絶縁膜９上に残存する金属膜１４及び酸化保護膜４１を除去する。窒化チタン膜である酸化保護膜４１は、ＳＣ−１溶液又はＳＰＭ溶液に容易に溶解するため、ＳＣ−１溶液又はＳＰＭ溶液を用いて、酸化保護膜４１を除去するのが容易である。金属膜１４は、ＳＣ−１溶液又はＳＰＭ溶液に溶解するため、ＳＣ−１溶液又はＳＰＭ溶液を用いた同一の工程で金属膜１４及び酸化保護膜４１を除去することが可能である。
【００８５】
熱処理を行う際、熱処理チャンバ１０４への半導体基板１の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜１４の酸化が抑制される。また、酸化ガスを含まない処理ガスを用いて熱処理を行っているため、金属膜１４の酸化が抑制される。したがって、ゲート絶縁膜９上に残存する金属膜１４を除去する際には、金属膜１４の酸化が抑制されている状態にある。そのため、ＳＣ−１溶液又はＳＰＭ溶液を用いた除去処理により、金属膜１４をゲート絶縁膜９上から容易に除去することが可能である。
【００８６】
次に、例えば、熱リン酸（Ｈ3ＰＯ4）を用いたウェットエッチングにより、ゲート絶縁膜９上の保護パターン１３を除去する。また、例えば、ＣＤＥ（Chemical Dry Etching）により、ゲート絶縁膜９上の保護パターン１３を除去してもよい。絶縁膜９上の保護パターン１３を除去した後の工程は、第１実施形態に係る半導体装置の製造方法において図１１から図１７を用いて説明した工程と同様である。
【００８７】
半導体製造装置１００は、成膜チャンバ１０２及び１０３と熱処理チャンバ１０４とを
備える。しかし、成膜処理を行う装置と熱処理を行う装置とが同一の半導体製造装置１００に設置されていない場合がある。この場合、成膜処理を行う装置に半導体基板１を搬送する際、半導体基板１が大気に曝され、大気中の酸素や水分により金属膜１２及び金属膜１４が酸化される。
【００８８】
第２実施形態に係る半導体装置の製造方法では、金属膜１２上に酸化保護膜４０を成膜するため、半導体基板１が大気に曝される状況が発生しても、金属膜１２の酸化を抑制することが可能である。例えば、成膜処理を行う装置と熱処理を行う装置とが同一の半導体製造装置１００に設置されていない場合であっても、金属膜１２上に酸化保護膜４０を成膜することで、金属膜１２の酸化を抑制することが可能である。
【００８９】
第２実施形態に係る半導体装置の製造方法では、金属膜１４上に酸化保護膜４１を成膜するため、半導体基板１が大気に曝される状況が発生しても、金属膜１４の酸化を抑制することが可能である。例えば、成膜処理を行う装置と熱処理を行う装置とが同一の半導体製造装置１００に設置されていない場合であっても、金属膜１４上に酸化保護膜４１を成膜することで、金属膜１４の酸化を抑制することが可能である。
【００９０】
第１実施形態及び第２実施形態では、CMOSFETを製造する例を示したが、これに限らず、NMOSFET又はPMOSFETを製造する場合にも第１実施形態及び第２実施形態に係る半導体装置及びその製造方法を適用することが可能である。
【符号の説明】
【００９１】
１  半導体基板
２、５  シリコン酸化膜
３  シリコン窒化膜
４、１７、１９、２２、２４  レジストパターン
６  素子分離絶縁膜
７  ｎ型ウェル
８  下地膜
９  ゲート絶縁膜
１１、１３  保護パターン
１２、１４  金属膜
１５  ゲート電極膜
１６  ゲート電極
１８  ｐ型ＬＤＤ領域
２０  ｎ型ＬＤＤ領域
２１  サイドウォール絶縁膜
２３、２５  ソース／ドレイン領域
２６、２９  層間絶縁膜
２７、３０  コンタクト
２８、３１  配線
４０、４１  酸化保護膜
１００  半導体製造装置
１０１  ロードロック室
１０２、１０３  成膜チャンバ
１０４  熱処理チャンバ
１０５  搬送ロボット
１０６  搬送室
【図１】
2010177265.tif 000003
【図２】
2010177265.tif 000004
【図３】
2010177265.tif 000005
【図４】
2010177265.tif 000006
【図５】
2010177265.tif 000007
【図６】
2010177265.tif 000008
【図７】
2010177265.tif 000009
【図８】
2010177265.tif 000010
【図９】
2010177265.tif 000011
【図１０】
2010177265.tif 000012
【図１１】
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【図１２】
2010177265.tif 000014
【図１３】
2010177265.tif 000015
【図１４】
2010177265.tif 000016
【図１５】
2010177265.tif 000017
【図１６】
2010177265.tif 000018
【図１７】
2010177265.tif 000019
【図１８】
2010177265.tif 000020
【図１９】
2010177265.tif 000021
【図２０】
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