(57)【要約】【課題】出力信号内の高周波成分の減衰を防ぐ。【解決手段】被試験デバイスを試験する試験装置であって、予め定められた入力パターンに応じた出力信号を生成して被試験デバイスに供給するドライバ回路と、被試験デバイスが出力する応答信号を測定して、被試験デバイスの良否を判定する測定部とを備え、ドライバ回路は、入力パターンを受け取る入力端子と、入力パターンの論理値に応じて動作して、出力信号を生成するスイッチ部と、入力端子およびスイッチ部の間に設けられ、入力パターンの予め定められた高域成分に応じた強調成分を生成し、スイッチ部に与えられる電圧に強調成分を重畳する強調成分生成部を有する試験装置を提供する。【選択図】図１
2010243484.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
予め定められた入力パターンに応じた出力信号を生成して前記被試験デバイスに供給するドライバ回路と、
前記被試験デバイスが出力する応答信号を測定して、前記被試験デバイスの良否を判定する測定部と
を備え、
前記ドライバ回路は、
前記入力パターンを受け取る入力端子と、
前記入力パターンの論理値に応じて動作して、前記出力信号を生成するスイッチ部と、
前記入力端子および前記スイッチ部の間に設けられ、前記入力パターンの予め定められた高域成分に応じた強調成分を生成し、前記スイッチ部に与えられる電圧に前記強調成分を重畳する強調成分生成部と
を有する試験装置。
【請求項２】
前記スイッチ部は、ソース端子に予め定められた基準電圧が与えられ、ドレイン端子から前記出力信号を出力し、ゲート端子に前記入力パターンが与えられるトランジスタを有する
請求項１に記載の試験装置。
【請求項３】
前記強調成分生成部は、前記トランジスタのゲート端子に与えられる前記入力パターンに前記強調成分を重畳する
請求項２に記載の試験装置。
【請求項４】
前記トランジスタは、ＣＭＯＳトランジスタであり、
前記ドライバ回路は、
前記入力パターンに応じて、前記ＣＭＯＳトランジスタのｎ型トランジスタのゲート端子に印加する電圧を出力するｎ型用ゲート電圧出力部と、
前記入力パターンに応じて、前記ＣＭＯＳトランジスタのｐ型トランジスタのゲート端子に印加する電圧を出力するｐ型用ゲート電圧出力部と
を更に有し、
前記強調成分生成部は、前記ｎ型用ゲート電圧出力部および前記ｐ型用ゲート電圧出力部に与えられる前の前記入力パターンに、前記強調成分を重畳する
請求項２または３に記載の試験装置。
【請求項５】
前記強調成分生成部は、前記トランジスタのソース端子に与えられる前記基準電圧に前記強調成分を重畳する
請求項２に記載の試験装置。
【請求項６】
前記ドライバ回路は、前記基準電圧を受け取り、前記基準電圧に応じた電圧を前記トランジスタのソース端子に印加するボルテージフォロワ回路を更に有し、
前記強調成分生成部は、前記ボルテージフォロワ回路に入力される前記基準電圧または前記ボルテージフォロワ回路が出力する電圧のいずれかに、前記強調成分を重畳する
請求項５に記載の試験装置。
【請求項７】
前記ドライバ回路は、
与えられる複数の入力側駆動電圧のいずれかの入力側駆動電圧を前記入力パターンの論理値に応じて選択して、前記トランジスタのゲート端子に与える入力側ゲート駆動部と、
前記トランジスタのソース端子に与えられる前記基準電圧に応じた前記入力側駆動電圧を生成して、前記入力側ゲート駆動部に供給する入力側駆動電圧供給部と
を更に有する請求項２に記載の試験装置。
【請求項８】
前記強調成分生成部は、前記入力側ゲート駆動部が出力する電圧に前記強調成分を重畳する
請求項７に記載の試験装置。
【請求項９】
前記強調成分生成部は、前記入力側駆動電圧に前記強調成分を重畳する
請求項７に記載の試験装置。
【請求項１０】
前記スイッチ部は、前記基準電圧が印加される電圧入力端子と、前記出力信号を出力する出力端子との間に、縦続接続された複数の前記トランジスタを有する
請求項７に記載の試験装置。
【請求項１１】
複数の前記トランジスタは、ｎ型のＭＯＳトランジスタである
請求項１０に記載の試験装置。
【請求項１２】
複数の前記トランジスタのうち、前記電圧入力端子に最も近い前記トランジスタは、ソース端子および基板端子が前記電圧入力端子に接続され、前記出力端子に最も近い前記トランジスタは、ソース端子および基板端子が前記出力端子に接続される
請求項１０または１１に記載の試験装置。
【請求項１３】
前記強調成分生成部は、それぞれ異なる時定数が与えられ、前記時定数に応じた帯域の前記強調成分を生成する複数の強調回路を有し、前記複数の強調回路のそれぞれが生成した前記強調成分を合成して、前記スイッチ部に与えられる電圧に重畳する
請求項１から１２のいずれか一項に記載の試験装置。
【請求項１４】
前記強調成分生成部は、前記複数の強調回路のそれぞれが出力する前記強調成分に予め定められた係数を乗算する複数の乗算器を更に有する
請求項１３に記載の試験装置。
【請求項１５】
入力パターンに応じた出力信号を生成するドライバ回路であって、
前記入力パターンを受け取る入力端子と、
前記入力パターンの論理値に応じて動作して、前記出力信号を生成するスイッチ部と、
前記入力端子および前記スイッチ部の間に設けられ、前記入力パターンの予め定められた高域成分に応じた強調成分を生成し、前記スイッチ部に与えられる電圧に前記強調成分を重畳する強調成分生成部と
を備えるドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置およびドライバ回路に関する。
【背景技術】
【０００２】
半導体試験装置は、予め定められた入力パターンに基づいて生成した試験用出力信号を被試験デバイスに出力する。半導体試験装置は、トランジスタまたはアナログスイッチ等で出力電圧をスイッチングすることにより、入力パターンに応じて出力信号の電圧を切り替える。例えば、特許文献１に関連技術が記載されている。
（特許文献１）再表２００７−０４９６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体試験装置は、伝送線路を介して被試験デバイスと接続される。半導体試験装置が出力する信号は、伝送線路が有するインピーダンス等の影響により、高周波成分が減衰する。その結果、出力信号の立ち上がり波形もしくは立ち下がり波形がなまるという問題が生じる。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、予め定められた入力パターンに応じた出力信号を生成して被試験デバイスに供給するドライバ回路と、被試験デバイスが出力する応答信号を測定して、被試験デバイスの良否を判定する測定部とを備え、ドライバ回路は、入力パターンを受け取る入力端子と、入力パターンの論理値に応じて動作して、出力信号を生成するスイッチ部と、入力端子およびスイッチ部の間に設けられ、入力パターンの予め定められた高域成分に応じた強調成分を生成し、スイッチ部に与えられる電圧に強調成分を重畳する強調成分生成部を有する試験装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る試験装置１００の構成を示す。
【図２】入力パターンＰＡＴに対応する各部の波形を示す。
【図３】第２の実施形態に係るドライバ回路２００の構成を示す。
【図４】第３の実施形態に係るドライバ回路２００の構成を示す。
【図５】第４の実施形態に係るドライバ回路２００の構成を示す。
【図６】第５の実施形態に係るドライバ回路２００の構成を示す。
【図７】第６の実施形態に係るドライバ回路２００の構成を示す。
【図８】第７の実施形態に係るドライバ回路２００の構成を示す。
【図９】第８の実施形態に係るドライバ回路２００の構成を示す。
【図１０】第９の実施形態に係るドライバ回路２００の構成を示す。
【図１１】第１０の実施形態に係る試験装置１００の構成を示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係る試験装置１００の構成を示す。試験装置１００は、半導体回路等を含む被試験デバイス５００を試験する。試験装置１００は、伝送線路４００により被試験デバイス５００と接続されてよい。
【０００９】
試験装置１００は、ドライバ回路２００、ドライバ回路２１０、測定部３００、および、出力抵抗３５０を備える。ドライバ回路２００およびドライバ回路２１０は、同等の構成を有してよい。ドライバ回路２００およびドライバ回路２１０は、予め定められた入力パターンＰＡＴおよび入力パターンＸＰＡＴに応じた出力信号を生成して被試験デバイス５００に供給する。測定部３００は、出力抵抗３５０と伝送線路４００との間の線路に接続される。測定部３００は、被試験デバイス５００が出力する応答信号を測定して、被試験デバイス５００の良否を判定する。
【００１０】
試験装置１００は、入力パターンＰＡＴおよび入力パターンＸＰＡＴに応じて、ドライバ回路２００またはドライバ回路２１０のいずれかが出力する出力信号を被試験デバイス５００に出力する。例えば、試験装置１００は、入力パターンＰＡＴの論理値が１の場合に、ドライバ回路２００が出力する出力信号を被試験デバイス５００に出力してよい。また、入力パターンＸＰＡＴの論理値が１の場合に、ドライバ回路２１０が出力する出力信号を被試験デバイス５００に出力してよい。
【００１１】
ドライバ回路２００に入力される入力パターンＰＡＴと、ドライバ回路２１０に入力される入力パターンＸＰＡＴとは、互いに論理値が反転した入力パターンである。例えば、ＰＡＴの論理値が１の場合に、ＸＰＡＴの論理値は０であってよく、ＰＡＴの論理値が０の場合に、ＸＰＡＴの論理値は１であってよい。
【００１２】
ドライバ回路２００は、入力パターンＰＡＴを受け取る入力端子２２と、入力パターンＰＡＴの論理値に応じて動作して、出力信号を生成するスイッチ部２４とを有する。スイッチ部２４は、ソース端子に予め定められた基準電圧ＶＨｓｅｔが与えられ、ドレイン端子から出力信号を出力し、ゲート端子に入力パターンが与えられるトランジスタ３０を有する。例えば、トランジスタ３０は、ソース端子に与えられる予め定められた基準電圧ＶＨｓｅｔに応じた出力信号をドレイン端子から出力するか否かを、ゲート端子に与えられる入力パターンＰＡＴに応じて切り替えてよい。ドライバ回路２００は、出力端子２３を介して出力信号を出力してよい。
【００１３】
同様に、ドライバ回路２１０は、入力パターンＸＰＡＴを受け取る入力端子１２２と、入力パターンＸＰＡＴの論理値に応じて動作して、出力信号を生成するスイッチ部１２４とを有する。スイッチ部１２４は、ソース端子に予め定められた基準電圧ＶＬｓｅｔが与えられ、ドレイン端子から出力信号を出力し、ゲート端子に入力パターンが与えられるトランジスタ１３０を有する。トランジスタ１３０は、ソース端子に与えられる予め定められた基準電圧ＶＬｓｅｔに応じた出力信号をドレイン端子から出力するか否かを、ゲート端子に与えられる入力パターンＸＰＡＴに応じて切り替えてよい。ドライバ回路２１０は、出力端子１２３を介して出力信号を出力してよい。
【００１４】
入力パターンＰＡＴの論理値が１の場合には、トランジスタ３０のゲート端子には、ソース端子とドレイン端子との間を導通状態（オン状態）にする、ゲート端子およびソース端子間の閾値電圧以上の電圧が印加される。その結果、トランジスタ３０のソース端子とドレイン端子との間が導通して、ドレイン端子からは基準電圧ＶＨｓｅｔに略等しい電圧が出力される。
【００１５】
入力パターンＰＡＴの論理値が０の場合には、トランジスタ３０のゲート端子には、ソース端子とドレイン端子との間を導通させるゲート端子およびソース端子間の閾値電圧未満の電圧が印加される。その結果、トランジスタ３０のソース端子とドレイン端子との間は導通しないので、トランジスタ３０の出力インピーダンスは高インピーダンス状態になる。
【００１６】
同様に、入力パターンＸＰＡＴの論理値が１の場合には、トランジスタ１３０のドレイン端子からは基準電圧ＶＬｓｅｔに略等しい電圧が出力される。入力パターンＸＰＡＴの論理値が０の場合には、トランジスタ１３０の出力インピーダンスは高インピーダンス状態になる。
【００１７】
入力パターンＰＡＴおよび入力パターンＸＰＡＴの論理値は、互いに反転している。試験装置１００は、入力パターンＰＡＴおよび入力パターンＸＰＡＴに応じて、電圧が基準電圧ＶＨｓｅｔまたは基準電圧ＶＬｓｅｔに切り替わる出力信号を、被試験デバイス５００に出力する。
【００１８】
被試験デバイス５００は、伝送線路４００を介して出力信号を受信する。伝送線路４００が有するインピーダンスにより、出力信号波形には、なまりが生じる場合がある。波形のなまりを補正するには、試験装置１００は、あらかじめ高域周波数成分を強調した出力信号を生成すればよい。
【００１９】
例えば、試験装置１００は、出力抵抗３５０と並列または直列に、ＲＣ回路を付加することにより、高域周波数成分を強調する高域強調回路を実現することができる。しかし、ＲＣ回路のインピーダンスは周波数により変化するので、出力抵抗３５０と並列または直列にＲＣ回路を付加すると、試験装置１００の出力インピーダンスが変動する。その結果、試験装置１００は、伝送線路４００との間でインピーダンス整合をとれない場合が生じる。試験装置１００が、伝送線路４００との間でインピーダンス整合をとれない場合には、伝送線路４００の試験装置１００側の端部等において反射が生じることにより、波形に歪みが生じるという問題がある。
【００２０】
そこで、本実施形態において、ドライバ回路２００は、強調成分生成部２６をさらに有する。強調成分生成部２６は、入力端子２２およびスイッチ部２４の間に設けられる。強調成分生成部２６は、入力パターンＰＡＴの予め定められた高域成分に応じた強調成分を生成し、スイッチ部２４に与えられる電圧に強調成分を重畳する。強調成分生成部２６は、トランジスタ３０のゲート端子に与えられる入力パターンＰＡＴに強調成分を重畳する。
【００２１】
ドライバ回路２００は、伝送線路４００で減衰しやすい高域成分の電圧を高くすることにより、出力波形になまりが生じることを防ぐことができる。また、強調成分生成部２６は、出力抵抗３５０と並列または直列に接続されない構成で設けられるので、伝送線路４００とのインピーダンス整合を確保することができる。
【００２２】
同様に、ドライバ回路２１０は、強調成分生成部１２６をさらに有する。強調成分生成部１２６は、入力端子１２２およびスイッチ部１２４の間に設けられる。強調成分生成部１２６は、入力パターンＸＰＡＴの予め定められた高域成分に応じた強調成分を生成し、スイッチ部１２４に与えられる電圧に強調成分を重畳する。強調成分生成部１２６は、トランジスタ１３０のゲート端子に与えられる入力パターンＸＰＡＴに強調成分を重畳する。
【００２３】
入力パターンＰＡＴの立ち上がりタイミングにおいて、入力パターンＰＡＴは高域周波数成分の信号を含む。そこで、強調成分生成部２６は、入力パターンＰＡＴの立ち上がり変化タイミングからの経過時間に応じて、異なる電圧を有する強調成分を生成してよい。例えば、強調成分生成部２６は、入力パターンＰＡＴの立ち上がりタイミングにおいて、最も大きな電圧を有する強調成分を生成してよい。また、強調成分生成部２６は、入力パターンＰＡＴの立ち上がりタイミングから所定時間の経過後は、強調成分の電圧を０Ｖにしてもよい。強調成分生成部２６は、ＲＣ回路を有してよい。
【００２４】
トランジスタ３０は、ＭＯＳＦＥＴトランジスタであってよい。ＭＯＳＦＥＴトランジスタは、ソース端子とドレイン端子との間にオン抵抗を有する。オン抵抗とは、ＭＯＳＦＥＴトランジスタのソース端子およびドレイン端子の間が導通している間の、ソース端子およびドレイン端子間の抵抗である。ＭＯＳＦＥＴトランジスタのオン抵抗は、Ｒｏｎ＝Ａ／（Ｖｇｓ−Ｖｔｈ）×Ｌｇ／Ｗｇで表される。ここで、Ａは定数、Ｖｇｓはゲート端子およびソース端子間の電圧、Ｖｔｈはソース端子とドレイン端子との間を導通させるゲート端子およびソース端子間の閾値電圧、Ｌｇはゲート長、Ｗｇはゲート幅である。
【００２５】
オン抵抗Ｒｏｎは、Ｖｇｓの関数である。従って、ドライバ回路２００は、トランジスタ３０のソース端子に基準電圧ＶＨｓｅｔが印加されている状態で、トランジスタ３０のゲート端子に与える電圧を変化させることにより、オン抵抗を制御することができる。例えば、ドライバ回路２００は、入力パターンＰＡＴに強調成分生成部２６が生成する強調成分を重畳して、スイッチ部２４のゲート端子およびソース端子間の電圧を大きくすることにより、スイッチ部２４のオン抵抗を小さくすることができる。
【００２６】
トランジスタ３０のソース端子に基準電圧ＶＨｓｅｔが印加されている状態で、トランジスタ３０のオン抵抗が小さくなると、ドレイン端子から出力される電圧が大きくなる。従って、本実施形態の構成によれば、ドライバ回路２００は、出力信号の予め定められたタイミングにおける電圧を、基準電圧ＶＨｓｅｔ以上の電圧にすることができる。同様に、ドライバ回路２１０は、出力信号の予め定められたタイミングにおける電圧を、基準電圧ＶＬｓｅｔ以下の電圧にすることができる。
【００２７】
試験装置１００は、出力信号が基準電圧ＶＨｓｅｔから基準電圧ＶＬｓｅｔに変化するタイミング、および、基準電圧ＶＬｓｅｔから基準電圧ＶＨｓｅｔに変化するタイミングのいずれのタイミングにおいても、出力信号に強調成分を重畳する。その結果、被試験デバイス５００は、伝送線路４００を介して、波形になまりのない出力信号を受信することができる。
【００２８】
なお、ドライバ回路２００は、入力端子２２とスイッチ部２４との間に入力バッファ２８を有してよい。強調成分生成部２６は、入力バッファ２８が出力する信号の電圧に強調成分を重畳した電圧を、トランジスタ３０のゲート端子に与えてよい。同様に、ドライバ回路２１０は、入力端子１２２とスイッチ部１２４との間に入力バッファ１２８を有してよい。
【００２９】
さらに、ドライバ回路２００は、基準電圧ＶＨｓｅｔを受け取り、基準電圧ＶＨｓｅｔに応じた電圧をトランジスタ３０のソース端子に印加するボルテージフォロワ回路３２を有してよい。同様に、ドライバ回路２１０は、ボルテージフォロワ回路１３２を有してよい。ドライバ回路２００は、ボルテージフォロワ回路３２を有することにより、スイッチ部２４に基準電圧ＶＨｓｅｔおよび基準電圧ＶＬｓｅｔを供給する電圧源の出力インピーダンスを下げることができる。従って、スイッチ部２４から被試験デバイス５００に供給される出力電流が大きい場合であっても、基準電圧ＶＨｓｅｔおよび基準電圧ＶＬｓｅｔの変動を防ぐことができる。
【００３０】
図２は、入力パターンＰＡＴに対応する各部の波形を示す。ドライバ回路２００は、入力パターンＰＡＴの立ち上がり後の予め定められた期間において、強調成分生成部２６が生成する強調成分を重畳する。たとえば、強調成分生成部２６がＲＣ回路を有する場合、ドライバ回路２００は、ＲＣの時定数に応じた期間において、強調成分を重畳してよい。入力パターンＰＡＴの立ち下がり後の予め定められた期間においては、トランジスタ３０がオフ状態になるので、ドライバ回路２００は、強調成分を重畳しないでもよい。同様に、強調成分生成部１２６は、入力パターンＸＰＡＴの立ち上がり後の予め定められた期間において、強調成分を重畳した電圧を生成する。
【００３１】
強調成分が重畳された電圧が印加される期間においては、トランジスタ３０およびトランジスタ１３０のオン抵抗が小さくなる。従って、入力パターンＰＡＴおよび入力パターンＸＰＡＴの立ち上がりタイミング後の予め定められた期間において、試験装置１００の出力インピーダンスＲｏｕｔは、伝送線路４００の特性インピーダンスＺｏよりも小さくなる。その結果、試験装置１００の出力信号は、入力パターンＰＡＴの立ち上がりタイミング後の予め定められた期間において、他の期間よりも高い電圧になる。また、当該出力信号は、入力パターンＸＰＡＴの立ち上がりタイミング後の予め定められた期間において、他の期間よりも低い電圧になる。
【００３２】
当該出力信号は、伝送線路４００を伝送されることにより、重畳された強調成分が減衰する。その結果、被試験デバイス５００は、なまりのない波形を受信することができる。また、試験装置１００は、伝送線路４００との間でインピーダンス整合を確保できるので、入力パターンＰＡＴの立ち上がり後予め定められた時間の経過後に、反射波による波形歪みが生じない。
【００３３】
図３は、第２の実施形態に係るドライバ回路２００の構成を示す。同図において、スイッチ部２４はＣＭＯＳトランジスタ３４を有する。また、ドライバ回路２００は、ｎ型用ゲート電圧出力部３６およびｐ型用ゲート電圧出力部３８を有する。
【００３４】
ｎ型用ゲート電圧出力部３６は、入力パターンＰＡＴに応じて、ＣＭＯＳトランジスタ３４のｎ型トランジスタのゲート端子に印加する電圧を出力する。ｐ型用ゲート電圧出力部３８は、入力パターンＰＡＴに応じて、ＣＭＯＳトランジスタ３４のｐ型トランジスタのゲート端子に印加する電圧を出力する。
【００３５】
強調成分生成部２６は、ｎ型用ゲート電圧出力部およびｐ型用ゲート電圧出力部に与えられる前の入力パターンＰＡＴに、強調成分を重畳する。強調成分生成部２６は、ｎ型用ゲート電圧出力部３６とスイッチ部２４との間、および、ｐ型用ゲート電圧出力部３８とスイッチ部２４との間において、入力パターンＰＡＴに強調成分を重畳してもよい。
【００３６】
ｎ型用ゲート電圧出力部３６は、強調成分が重畳された期間において、強調成分が重畳されていない期間における電圧よりも高い電圧を、ＣＭＯＳトランジスタ３４のｎ型トランジスタのゲート端子に印加する。これに対して、ｐ型用ゲート電圧出力部３８は、強調成分が重畳された期間において、強調成分が重畳されていない期間における電圧よりも低い電圧を、ＣＭＯＳトランジスタ３４のｐ型トランジスタのゲート端子に印加する。
【００３７】
従って、ＣＭＯＳトランジスタ３４のｎ型トランジスタおよびｐ型トランジスタのオン抵抗は、強調成分が重畳された期間において、強調成分が重畳されていない期間におけるオン抵抗よりも小さくなる。その結果、ドライバ回路２００は、出力信号の予め定められた期間における電圧を高めることができる。例えば、入力パターンＰＡＴの立ち上がりタイミングにおいて、ＣＭＯＳトランジスタ３４のゲート端子に強調成分が重畳された電圧が印加されれば、被試験デバイス５００は、伝送線路４００を介してなまりのない波形を受信することができる。
【００３８】
図４は、第３の実施形態に係るドライバ回路２００の構成を示す。本実施形態において、強調成分生成部２６は、トランジスタ３０のソース端子に与えられる基準電圧ＶＨｓｅｔに強調成分を重畳する。強調成分生成部２６は、ボルテージフォロワ回路３２に入力される基準電圧ＶＨｓｅｔまたはボルテージフォロワ回路３２が出力する電圧のいずれかに、強調成分を重畳してもよい。トランジスタ３０は、トランジスタ３０がオン状態の間、ソース端子に印加された電圧と略等しい電圧をドレイン端子から出力する。従って、トランジスタ３０は、基準電圧ＶＨｓｅｔに強調成分が重畳された出力信号を、ドレイン端子から出力することができる。
【００３９】
この場合において、強調成分生成部２６は、トランジスタ３０のソース端子およびドレイン端子間が導通するタイミングに同期するように、基準電圧ＶＨｓｅｔに強調成分を重畳することにより、出力信号の立ち上がりタイミングから予め定められた時間内に、強調成分を重畳することができる。そこで、ドライバ回路２００は、入力端子２２とスイッチ部２４との間に、同期用の遅延回路を有してよい。例えば、ドライバ回路は、強調成分生成部２６が強調成分の生成に必要とする時間に相当する時間だけ、入力バッファ２８が出力する信号を遅延した上で、トランジスタ３０のゲート端子に印加してよい。なお、ドライバ回路２１０も同様の構成を有してよく、強調成分生成部１２６は、トランジスタ１３０のソース端子に与えられる基準電圧ＶＬｓｅｔに強調成分を重畳してよい。
【００４０】
図５は、第４の実施形態に係るドライバ回路２００の構成を示す。例えば、強調成分生成部２６は、ボルテージフォロワ回路３２とスイッチ部２４のソース端子との間で、ボルテージフォロワ回路３２が出力する基準電圧ＶＨｓｅｔに、強調成分を重畳してよい。第３の実施形態と同様に、トランジスタ３０は、トランジスタ３０がオン状態の間、基準電圧ＶＨｓｅｔに強調成分が重畳された出力信号を、ドレイン端子から出力することができる。
【００４１】
ドライバ回路２１０も同様の構成を有してよい。強調成分生成部１２６は、ボルテージフォロワ回路１３２とスイッチ部１２４のソース端子との間で、ボルテージフォロワ回路１３２が出力する基準電圧ＶＬｓｅｔに、強調成分を重畳してよい。
【００４２】
図６は、第５の実施形態に係るドライバ回路２００の構成を示す。ドライバ回路２００は、入力側駆動電圧供給部４０および入力側ゲート駆動部４２をさらに有する。入力側駆動電圧供給部４０は、トランジスタ３０のソース端子に与えられる基準電圧ＶＨｓｅｔに応じた入力側駆動電圧を生成して、入力側ゲート駆動部に供給する。入力側ゲート駆動部４２は、与えられる複数の入力側駆動電圧のいずれかを入力パターンＰＡＴの論理値に応じて選択して、トランジスタ３０のゲート端子に与える。強調成分生成部２６は、入力側ゲート駆動部４２が出力する電圧に、強調成分を重畳する。同様に、ドライバ回路２１０も、入力側駆動電圧供給部および入力側ゲート駆動部を有してよい。
【００４３】
具体的には、入力側駆動電圧供給部４０は、基準電圧ＶＨｓｅｔに第１の所定電圧を重畳した第１入力側駆動電圧、および、基準電圧ＶＨｓｅｔに第２の所定電圧を重畳した第２入力側駆動電圧を生成する。第１の所定電圧は、トランジスタ３０のソース端子とドレイン端子とを導通させる、ゲート端子およびソース端子の間の閾値電圧以上の電圧であってよい。第２の所定電圧は、０Ｖ以上であってよい。第１の所定電圧および第２の所定電圧は、可変電圧であってよい。
【００４４】
入力側駆動電圧供給部４０は、基準電圧ＶＨｓｅｔに基づいて入力側駆動電圧を生成する。従って、入力側駆動電圧供給部４０は、基準電圧ＶＨｓｅｔに追随して、入力側駆動電圧を変更することができる。その結果、ドライバ回路２００は、トランジスタ３０のソース端子とゲート端子との間の電圧を、基準電圧ＶＨｓｅｔによらず、一定の電圧にすることができる。
【００４５】
入力側ゲート駆動部４２は、入力パターンＰＡＴの論理値に応じて、第１入力側駆動電圧または第２入力側駆動電圧のいずれかを選択する。例えば、入力側ゲート駆動部４２は、入力パターンＰＡＴの論理値が１の場合には、第１入力側駆動電圧を選択して、トランジスタ３０のゲート端子に与えてよい。入力側ゲート駆動部４２は、入力パターンＰＡＴの論理値が０の場合には、第２入力側駆動電圧を選択して、トランジスタ３０のゲート端子に与えてよい。強調成分生成部２６は、入力側ゲート駆動部４２が出力する電圧に、強調成分を重畳する。
【００４６】
なお、強調成分生成部２６は、入力側ゲート駆動部４２が第１入力側駆動電圧を選択した場合に、入力側駆動電圧に強調成分を重畳すると共に、入力側ゲート駆動部４２が第２入力側駆動電圧を選択した場合には、強調成分を重畳しないでもよい。強調成分生成部２６は、第２入力側駆動電圧が選択された場合に強調成分を重畳しないことにより、トランジスタ３０のゲート端子に与える電圧を、ゲート端子およびソース端子間の閾値電圧に対して十分に低い電圧にすることができる。
【００４７】
図７は、第６の実施形態に係るドライバ回路２００の構成を示す。強調成分生成部２６は、入力側駆動電圧供給部４０が出力する入力側駆動電圧に強調成分を重畳する。例えば、強調成分生成部２６は、第１入力側駆動電圧に強調成分を重畳してよい。第１入力側駆動電圧に重畳されると、入力側ゲート駆動部４２は、入力パターンＰＡＴの論理値が１の場合に、強調成分が重畳された電圧をトランジスタ３０のゲート端子に与える。その結果、ドライバ回路２００は、入力パターンＰＡＴの論理値が１に変化するタイミングで、出力信号の電圧を上昇させることができる。同様に、ドライバ回路２１０においても、強調成分生成部１２６は、入力側駆動電圧供給部が出力する入力側駆動電圧に強調成分を重畳してよい。
【００４８】
図８は、第７の実施形態に係るドライバ回路２００の構成を示す。スイッチ部２４は、基準電圧が印加される電圧入力端子４６と、出力信号を出力する出力端子４８との間に、縦続接続された複数のトランジスタを有する。複数のトランジスタのうち、電圧入力端子４６に最も近いトランジスタ３０は、ソース端子および基板端子が電圧入力端子４６に接続される。出力端子４８に最も近いトランジスタ４４は、ソース端子および基板端子が出力端子４８に接続される。同様に、ドライバ回路２１０においても、スイッチ部１２４は、縦続接続された複数のトランジスタを有してよい。
【００４９】
トランジスタ３０は、ソース端子が電圧入力端子４６として機能するトランジスタであってよい。また、トランジスタ４４は、ソース端子が出力端子４８として機能するトランジスタであってよい。スイッチ部２４は、縦続接続される３個以上のトランジスタを有してよい。
【００５０】
ＭＯＳトランジスタにおいては、トランジスタがオフ状態の場合であっても、ソース端子からドレイン端子の方向にリーク電流が流れる。本実施形態においては、２つのトランジスタのドレイン端子同士を接続することにより、いずれか一方のトランジスタは、他方のトランジスタのリーク電流が流れることを阻止する。その結果、縦続接続された複数のトランジスタのいずれの方向にも、リーク電流がほとんど流れない。
【００５１】
トランジスタ３０およびトランジスタ４４は、ｎ型のＭＯＳトランジスタであってよい。ｎ型ＭＯＳトランジスタは、同等の性能のｐ型ＭＯＳトランジスタに対して面積が小さく、容量が小さい。従って、スイッチ部２４は、トランジスタ３０およびトランジスタ４４にｎ型ＭＯＳトランジスタを用いることにより、高速にスイッチングできる。
【００５２】
図９は、第８の実施形態に係るドライバ回路２００の構成を示す。強調成分生成部２６は、それぞれ異なる時定数が与えられ、時定数に応じた帯域の強調成分を生成する複数の強調回路を有する。本実施形態においては、一例として、強調成分生成部２６は、強調回路５０、強調回路５２、および、強調回路５４の３つの強調回路を有する。強調成分生成部２６は、それぞれの強調回路が生成した強調成分を合成して、スイッチ部２４に与えられる電圧に重畳する。
【００５３】
強調成分生成部２６は、異なる時定数に応じた帯域の強調成分を合成して、スイッチ部２４に与える電圧に重畳することにより、ドライバ回路２００の出力信号に重畳される強調成分の時定数を可変にすることができる。従って、伝送線路４００の特性に応じて、波形のなまりが異なる場合であっても、伝送線路４００の特性に適した時定数を有する強調成分を出力信号に重畳することができる。その結果、ドライバ回路２００は、伝送線路４００の特性によらず、なまりのない波形を被試験デバイス５００に出力できる。同様に、ドライバ回路２１０においても、強調成分生成部１２６は、それぞれ異なる時定数が与えられ、時定数に応じた帯域の強調成分を生成する複数の強調回路を有してよい。
【００５４】
図１０は、第９の実施形態に係るドライバ回路２００の構成を示す。強調成分生成部２６は、それぞれの強調回路が出力する強調成分に予め定められた係数を乗算する複数の乗算器をさらに有する。同様に、ドライバ回路２１０においても、強調成分生成部１２６は、それぞれの強調回路が出力する強調成分に予め定められた係数を乗算する複数の乗算器を有してよい。
【００５５】
例えば、乗算器６０は、強調回路５０が出力する強調成分に、強調成分の電圧を増幅する増幅率に相当する第１の係数を乗算してよい。乗算器６２は、強調回路５２が出力する強調成分に、強調成分の電圧を増幅する増幅率に相当する第２の係数を乗算してよい。乗算器６４は、強調回路５４が出力する強調成分に、強調成分の電圧を増幅する増幅率に相当する第３の係数を乗算してよい。それぞれの係数は、同一の値であってよく、異なる値であってもよい。また、それぞれの係数は、可変であってよい。
【００５６】
強調成分生成部２６は、それぞれの強調回路に対応する乗算器を有することにより、スイッチ部２４に与える電圧に重畳する電圧の可変範囲を大きくできる。その結果、ドライバ回路２００は、強調回路の数を増やすことなく、伝送線路４００の特性に適した波形を出力できる。
【００５７】
図１１は、第１０の実施形態に係る試験装置１００の構成を示す。上記の実施形態においては、試験装置１００は複数のドライバ回路２００を備える。しかし、試験装置１００は、１つのドライバ回路２００を備えてよい。ドライバ回路２００は、スイッチ部２４と出力端子２３との間に接続されたプルダウン抵抗３６０を有してよい。
【００５８】
ドライバ回路２００は、入力パターンＰＡＴの論理値が１の場合には、出力端子２３から基準電圧ＶＨｓｅｔを出力してよい。ドライバ回路２００は、入力パターンＰＡＴの論理値が０の場合には、プルダウン抵抗３６０を介して、接地電位を出力してよい。
【００５９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６０】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６１】
２２  入力端子、２３  出力端子、２４  スイッチ部、２６  強調成分生成部、２８  入力バッファ、３０  トランジスタ、３２  ボルテージフォロワ回路、３４  ＣＭＯＳトランジスタ、３６  ｎ型用ゲート電圧出力部、３８  ｐ型用ゲート電圧出力部、４０  入力側駆動電圧供給部、４２  入力側ゲート駆動部、４４  トランジスタ、４６  電圧入力端子、４８  出力端子、５０  強調回路、５２  強調回路、５４  強調回路、６０  乗算器、６２  乗算器、６４  乗算器、１００  試験装置、１２２  入力端子、１２３  出力端子、１２４  スイッチ部、１２６  強調成分生成部、１２８  入力バッファ、１３０  トランジスタ、１３２  ボルテージフォロワ回路、２００  ドライバ回路、２１０  ドライバ回路、３００  測定部、３５０  出力抵抗、３６０  プルダウン抵抗、４００  伝送線路、５００  被試験デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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