(57)【要約】【課題】洗浄処理での腐食を抑えた高性能で高品質の半導体装置を提供する。【解決手段】例えば、ＬＣＯＳデバイスにおける画素電極９０を形成する際、画素電極９０の材料となる層に、間口の開口幅Ａ１に対して底部の開口幅Ａ２が狭い溝９１を形成して、個々の画素電極９０を形成した後、洗浄処理を行う。溝９１の間口を広くすることで、洗浄処理時の液の滞留が抑えられ、画素電極９０の腐食が抑えられるようになる。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板の上方に第１の層を形成する工程と、
前記第１の層に、間口の開口幅に対して底部の開口幅が狭い溝を形成する工程と、
前記溝が形成された前記第１の層を洗浄する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の層は、導電層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記溝は、断面階段状であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記溝は、断面テーパ状であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記溝を形成する工程は、
前記第１の層上にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記第１の層をエッチングする工程と、
エッチング後、前記レジストパターンを除去する工程と、
を含み、
前記レジストパターンの除去後、前記第１の層を洗浄することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造においては、フォトリソグラフィ技術及びドライエッチング技術を利用し、導電層や絶縁層の加工を行い、配線や電極等を形成することが広く行われている。ドライエッチングでは、その加工表面にそのエッチャント成分等を含んだ物質が付着する場合があり、従来、そのような付着物を洗浄処理によって除去する技術等が知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３２３３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、配線や電極を形成するための導電層のパターニング後や、埋込配線を形成するために絶縁層に配線溝を形成した後に、付着物除去のための洗浄処理を行うと、導電層や絶縁層の加工表面に腐食が発生する場合がある。このような腐食は、導電層から微細な間隔の配線や電極を形成する際や、絶縁層に微細な開口幅の配線溝を形成する際に、より発生し易い。腐食は、形成する半導体装置の性能及び品質の低下を招くおそれがある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、基板の上方に第１の層を形成する工程と、前記第１の層に、間口の開口幅に対して底部の開口幅が狭い溝を形成する工程と、前記溝が形成された前記第１の層を洗浄する工程と、を有する半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
開示の半導体装置の製造方法によれば、洗浄処理での腐食を効果的に抑えることができ、高性能、高品質の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【０００７】
【図１】ＬＣＯＳデバイスの一例の要部断面模式図である。
【図２】ＬＣＯＳデバイスにおける画素電極形成面の一例の要部平面模式図である。
【図３】画素電極形成フローの一例の説明図であって、（Ａ）は画素電極材料層形成工程の要部断面模式図、（Ｂ）はレジスト形成工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図、（Ｄ）はレジスト除去工程の要部断面模式図である。
【図４】洗浄処理後の画素電極断面の一例を模式的に示す図であって、（Ａ）は画素電極間のギャップが広い場合、（Ｂ）は画素電極間のギャップが狭い場合である。
【図５】腐食の面内分布の一例を示す図であって、（Ａ）は画素電極間のギャップが広い場合、（Ｂ）は画素電極間のギャップが狭い場合である。
【図６】腐食発生メカニズムの説明図である。
【図７】溝寸法と腐食発生との関係の一例の説明図である。
【図８】隣接する画素電極の一例の説明図であって、（Ａ）は要部斜視模式図、（Ｂ）は（Ａ）のＭ−Ｍ断面模式図である。
【図９】第１の溝の形成フローの一例の説明図であって、（Ａ）は画素電極材料層形成工程の要部断面模式図、（Ｂ）は第１レジスト形成工程の要部断面模式図、（Ｃ）は第１エッチング工程の要部断面模式図、（Ｄ）は第１レジスト除去工程の要部断面模式図、（Ｅ）は第１洗浄処理工程の要部断面模式図である。
【図１０】第２の溝の形成フローの一例の説明図であって、（Ａ）は第２レジスト形成工程の要部断面模式図、（Ｂ）は第２エッチング工程の要部断面模式図、（Ｃ）は第２レジスト除去工程の要部断面模式図、（Ｄ）は第２洗浄処理工程の要部断面模式図である。
【図１１】ＬＣＯＳデバイスの構成例を示す図である。
【図１２】素子及び層間絶縁膜形成工程の要部断面模式図である。
【図１３】プラグ形成工程の要部断面模式図である。
【図１４】配線形成工程の要部断面模式図である。
【図１５】層間絶縁膜形成工程の要部断面模式図である。
【図１６】ビア形成工程の要部断面模式図である。
【図１７】画素電極形成工程の要部断面模式図である。
【図１８】埋込絶縁膜形成工程の要部断面模式図である。
【図１９】埋込絶縁膜平坦化工程の要部断面模式図である。
【図２０】隣接する画素電極の第１の変形例の要部断面模式図である。
【図２１】隣接する画素電極の第２の変形例の要部断面模式図である。
【図２２】断面テーパ状の溝の形成フローの一例の説明図であって、（Ａ）は画素電極材料層形成工程の要部断面模式図、（Ｂ）はレジスト形成工程の要部断面模式図、（Ｃ）はエッチング過程の要部断面模式図、（Ｄ）はエッチング後の要部断面模式図、（Ｅ）はレジスト除去及び洗浄処理後の要部断面模式図である。
【図２３】第１の溝の形成フローの一例の説明図であって、（Ａ）は層間絶縁膜形成工程の要部断面模式図、（Ｂ）は第１レジスト形成工程の要部断面模式図、（Ｃ）は第１エッチング工程の要部断面模式図、（Ｄ）は第１レジスト除去工程の要部断面模式図、（Ｅ）は第１洗浄処理工程の要部断面模式図である。
【図２４】第２の溝の形成フローの一例の説明図であって、（Ａ）は第２レジスト形成工程の要部断面模式図、（Ｂ）は第２エッチング工程の要部断面模式図、（Ｃ）は第２レジスト除去工程の要部断面模式図、（Ｄ）は第２洗浄処理工程の要部断面模式図である。
【図２５】溝の要部断面斜視模式図である。
【図２６】配線の形成フローの一例の説明図であって、（Ａ）は配線材料形成工程の要部断面模式図、（Ｂ）は不要配線材料除去工程の要部断面模式図である。
【発明を実施するための形態】
【０００８】
まず、ＬＣＯＳ（Liquid Crystal On Silicon）デバイスの形成を例に、図面を参照して詳細に説明する。
ＬＣＯＳデバイスは、複数の画素電極（反射電極）をマトリクス状に設けた基板と、透光性の共通電極を設けた基板との間に、液晶を封入した、反射型液晶表示装置である。
【０００９】
図１はＬＣＯＳデバイスの一例の要部断面模式図、図２はＬＣＯＳデバイスにおける画素電極形成面の一例の要部平面模式図である。
この図１に示すＬＣＯＳデバイス１は、トランジスタ１１及び保持容量１２等が形成されて最上層に複数の画素電極１３が形成された第１の基板１０と、ガラス基板２１の表面にＩＴＯ（Indium Tin Oxide）電極２２が形成された第２の基板２０とを有している。
【００１０】
第１，第２の基板１０，２０は、画素電極１３の形成面とＩＴＯ電極２２の形成面とが対向するように配置され、このように配置された第１，第２の基板１０，２０の間に、液晶３０、例えば垂直配向液晶が封入されている。液晶３０と第１の基板１０との間、及び液晶３０と第２の基板２０との間にはそれぞれ、配向膜４０，５０、例えば光安定無機配向膜が形成されている。
【００１１】
このような構成を有するＬＣＯＳデバイス１の第１の基板１０には、半導体基板１４、例えばシリコン（Ｓｉ）基板が用いられ、トランジスタ１１及び保持容量１２は、この半導体基板１４の素子分離領域１４ａで画定された素子領域にそれぞれ形成されている。
【００１２】
トランジスタ１１は、ゲート絶縁膜１１ａを介して形成されたゲート電極１１ｂ、ゲート電極１１ｂ側壁に形成されたサイドウォール１１ｃ、及びゲート電極１１ｂ両側の半導体基板１４内に形成された不純物拡散領域１１ｄ，１１ｅを有している。不純物拡散領域１１ｄ，１１ｅは、層間絶縁膜１５を貫通するプラグ１６ａ，１６ｂを介して、層間絶縁膜１５上に形成された第１層目の配線１７ａ，１７ｂに接続されている。
【００１３】
保持容量１２は、半導体基板１４内に形成された不純物拡散領域を下部電極１２ａとし、下部電極１２ａに対向して誘電体層１２ｂとなる絶縁膜を挟んで上部電極１２ｃが形成されている。上部電極１２ｃは、トランジスタ１１の不純物拡散領域１１ｄに電気的に接続された配線１７ａに、プラグ１６ｃを介して接続されている。
【００１４】
層間絶縁膜１５及び配線１７ａ，１７ｂ上には、さらに層間絶縁膜１８が形成され、この層間絶縁膜１８上に、複数の画素電極１３が形成され、隣接する画素電極１３間には、埋込絶縁膜１９が形成されている。各画素電極１３は、層間絶縁膜１８を貫通するビア１６ｄを介して、トランジスタ１１及び保持容量１２に電気的に接続された配線１７ａに接続されている。画素電極１３は、図１及び図２に示すように、隣接する画素電極１３間に埋込絶縁膜１９を挟み、所定のギャップＧ、例えば２００ｎｍ〜７００ｎｍ程度のギャップＧで、マトリクス状に配置されている。
【００１５】
このＬＣＯＳデバイス１では、第１の基板１０の各トランジスタ１１のオン／オフ制御を行って、各画素電極１３をそれぞれ所定電位に制御することができるようになっている。保持容量１２は、画素電極１３の電位変動を抑える役割を果たす。また、このＬＣＯＳデバイス１では、第２の基板２０のＩＴＯ電極２２を所定電位に制御することができるようになっている。このように各画素電極１３とＩＴＯ電極２２との電位を制御することにより、それらの間に挟まれた液晶３０の光学特性が変調されるようになる。
【００１６】
ＬＣＯＳデバイス１では、光が第２の基板２０側から入射し、ＩＴＯ電極２２、配向膜４０、液晶３０及び配向膜５０を通過した光が、画素電極１３で反射されるようになっている。このとき、上記のように各画素電極１３とＩＴＯ電極２２との電位を制御し、液晶３０の光学特性を制御することで、第２の基板２０側から入射してくる光に対し、所望の画像を表示させることができるようになっている。
【００１７】
なお、図１及び図２には、各画素電極１３の側面を垂直にしたＬＣＯＳデバイス１を例示している。このように側面を垂直にした画素電極１３は、次の図３に示すようなフローで形成することができる。
【００１８】
図３は画素電極形成フローの一例の説明図であって、（Ａ）は画素電極材料層形成工程の要部断面模式図、（Ｂ）はレジスト形成工程の要部断面模式図、（Ｃ）はエッチング工程の要部断面模式図、（Ｄ）はレジスト除去工程の要部断面模式図である。
【００１９】
画素電極１３の形成にあたっては、例えば、まず、図３（Ａ）に示すように、層間絶縁膜１８上の全面に、画素電極材料層１３ａを形成する。画素電極材料層１３ａとして、アルミニウム（Ａｌ）層、アルミニウム銅（ＡｌＣｕ）層等を形成することができる。Ａｌ層やＡｌＣｕ層は、スパッタ法等を用いて形成することができる。
【００２０】
次いで、画素電極材料層１３ａをパターニングするため、図３（Ｂ）に示すように、画素電極材料層１３ａ上にレジスト６０を形成する。そして、フォトリソグラフィ技術を用い、形成する画素電極１３間の領域に対応する領域が開口されるように、レジスト６０のパターニングを行う。
【００２１】
そして、そのパターニング後のレジスト６０をマスクにして、画素電極材料層１３ａのドライエッチングを行い、図３（Ｃ）に示すように、垂直な加工面の溝１３ｂで分離された個々の画素電極１３を形成する。このような溝１３ｂを形成するドライエッチングには、例えば、塩素（Ｃｌ）を含むプラズマを用いることができる。このようにして溝１３ｂを形成した後は、図３（Ｄ）に示すように、レジスト６０をアッシング等で除去する。
【００２２】
ところで、このようなフローで画素電極１３を形成する場合、画素電極材料層１３ａのドライエッチング後やレジスト６０の除去後には、図３（Ｃ），（Ｄ）に示したように、溝１３ｂ表面にエッチャント成分等を含んだ物質（付着物）７０が付着することがある。例えば、Ｃｌ系プラズマを用いてドライエッチングを行うと、画素電極材料層１３ａの加工表面、即ち溝１３ｂ表面に、Ｃｌを含むポリマーが付着物７０として付着する場合がある。また、レジスト６０の残渣が付着物７０として付着する場合もある。
【００２３】
このようなＣｌ系ポリマー等の付着物７０をそのままにしておくと、それが原因となって画素電極１３に腐食が発生し易くなる。そのため、ドライエッチングによる画素電極１３の形成後には、所定の薬液を用いた洗浄処理により、そのような付着物７０を除去することが望ましい。また、薬液洗浄後は、ＤＩＷ（De-Ionized Water）等を用いた水洗処理を行い、画素電極１３表面に付着した薬液を洗い流すことが望ましい。
【００２４】
このような洗浄処理を行う場合、用いる薬液を適切に選択すれば、薬液による画素電極１３の溶解を防止することができる。例えば、有機アミン溶液等、有機系溶液を用いることで、画素電極１３の溶解を防止しつつ、Ｃｌ系ポリマー等の付着物７０を選択的に除去することができる。
【００２５】
ところが、このような洗浄処理の際には、除去しきれなかった付着物７０が残って画素電極１３表面に腐食が発生したり、残った付着物７０と水により、或いは画素電極１３表面に残る薬液と水により、画素電極１３表面に腐食が発生したりする場合がある。このような腐食は、画素電極１３間のギャップＧ、即ち溝１３ｂの開口幅が狭くなるほど起こり易くなる。これは、溝１３ｂの開口幅が狭くなるほど、その溝１３ｂ内に薬液や水等の液が滞留し易くなることが一因として挙げられる。
【００２６】
図４は洗浄処理後の画素電極断面の一例を模式的に示す図であって、（Ａ）は画素電極間のギャップが広い場合、（Ｂ）は画素電極間のギャップが狭い場合である。
例えば、画素電極１３間のギャップＧ、即ち溝１３ｂの開口幅が、７００ｎｍといったように、比較的広い場合には、図４（Ａ）に示すように、画素電極１３表面に腐食は発生し難い。洗浄処理時に、溝１３ｂに流入した薬液や水等の液が滞留せず、溝１３ｂ内の液が比較的効率良く入れ替わるためである。
【００２７】
一方、画素電極１３間のギャップＧ、即ち溝１３ｂの開口幅が、２００ｎｍといったように、比較的狭い場合には、図４（Ｂ）に示すように、画素電極１３表面に腐食８０が発生し易くなる。溝１３ｂの開口幅が狭くなることで、洗浄処理時に、溝１３ｂに流入した薬液や水等の液が滞留し易くなるためである。
【００２８】
図５は腐食の面内分布の一例を示す図であって、（Ａ）は画素電極間のギャップが広い場合、（Ｂ）は画素電極間のギャップが狭い場合である。
図５（Ａ）には、１枚のウェーハに、ギャップＧを７００ｎｍとして複数の画素電極１３を形成した場合における、洗浄処理後に検出された腐食８０の分布を例示している。また、図５（Ｂ）には、１枚のウェーハに、ギャップＧを２００ｎｍとして複数の画素電極１３を形成した場合における、洗浄処理後に検出された腐食８０の分布を例示している。図５（Ａ），（Ｂ）に示したように、画素電極１３間のギャップＧを狭くすると、洗浄処理後に検出される腐食８０が著しく増加するようになる。
【００２９】
図６は腐食発生メカニズムの説明図である。
上記のように、画素電極１３表面の腐食は、画素電極材料層１３ａのドライエッチング後に行う洗浄処理時に発生し易い。洗浄処理時の化学反応速度は、用いる液の流速に反比例する。即ち、流速が遅いほど反応が進行し、流速が速いほど反応は進行しない。
【００３０】
図６には、洗浄処理時の流体の状況を例示している。ここで、流体層厚ｈが１０００μｍ、ウェーハ回転数が３５ｒｐｍ、ノズルから吐出される流体の流速がウェーハ面内で一定であるとし、ウェーハ中心から１０ｃｍのポイントにおける、任意の流体層厚ｙでの流速ｕを計算する。流速ｕの計算には、Ｕを流体層厚ｈでの流速とし、せん断変形速度を求める次式（１）を用いる。
【００３１】
ｕ＝Ｕ×ｙ／ｈ  ・・・（１）
流体は、画素電極１３と接触するときに物理抵抗が最大で、流速が最小になる。この影響は、上層にも広がり、流体層表面に近づくほど、流速は大きくなっていく。３５ｒｐｍでの流体の流速は、流体層表面で１８２ｍｍ／秒であるのに対し、画素電極１３上面から１００ｎｍ付近では０．０１８ｍｍ／秒となり、流速は１／１００００になる。
【００３２】
このように、画素電極１３上面付近は流速が遅く、画素電極１３間の溝１３ｂ内からの脱出力Ｅが小さいため、溝１３ｂ内に液が滞留してしまい易い。その結果、溝１３ｂ内の画素電極１３表面には腐食８０が発生し易くなる。
【００３３】
図７は溝寸法と腐食発生との関係の一例の説明図である。
図７には、溝１３ｂの開口幅Ａ（ｎｍ）を一定にし、深さＸ（ｎｍ）をパラメータにして、Ｘ／Ａ（＝Ｚ）を変化させた試料について腐食８０の発生状況をモニタした結果の一例を示している。モニタの結果、Ｚ＜０．６３のときに、腐食８０の発生が著しく減少するようになることが判明した。
【００３４】
従って、この図７に示す結果より、ドライエッチングによって画素電極１３間に溝１３ｂを形成する際に、その溝１３ｂのＺ値、即ち溝１３ｂの開口幅Ａに対する深さＸの比を適正に設定すれば、画素電極１３の腐食８０の発生を抑えることができる。
【００３５】
但し、ＬＣＯＳデバイス１の場合、画素電極１３の厚さは、所定値よりも薄くすることができない。画素電極１３を薄くしすぎると、そのシート抵抗が増大してしまったり、入射光を透過させてしまったりするためである。従って、画素電極１３間のギャップＧを微細にして高精細化を図るために、画素電極１３の厚さ、即ち溝１３ｂの深さＸを所定値以上確保しつつ、溝１３ｂの開口幅Ａを狭くしていくと、Ｚ値が０．６３を上回るようになり、腐食８０の発生を回避し難くなる。
【００３６】
そこで、ここでは、画素電極間のギャップを狭くしてもその表面の腐食を抑えることができるように、例えば次の図８に示すように、画素電極間に所定開口幅を有する断面階段状の溝を形成する。
【００３７】
図８は隣接する画素電極の一例の説明図であって、（Ａ）は要部斜視模式図、（Ｂ）は（Ａ）のＭ−Ｍ断面模式図である。
この図８には、下地膜９２上の隣接する画素電極９０間に、開口幅Ａ１で深さＸ１の第１の溝９１ａと、第１の溝９１ａ内に形成された開口幅Ａ２（＜Ａ１）で深さＸ２の第２の溝９１ｂとを有する、断面階段状の溝９１を形成した場合を例示している。例えば、このような断面階段状の溝９１を、第１の溝９１ａがＺ＝Ｘ１／Ａ１＜０．６３の条件を満たし、第２の溝９１ｂがＺ＝Ｘ２／Ａ２＜０．６３の条件を満たすように形成する。
【００３８】
溝９１の形成にあたっては、例えば次の図９及び図１０に示すように、ドライエッチングによる第１の溝９１ａの形成後に洗浄処理を行い、ドライエッチングによる第２の溝９１ｂの形成後に洗浄処理を行う。
【００３９】
図９は第１の溝の形成フローの一例の説明図であって、（Ａ）は画素電極材料層形成工程の要部断面模式図、（Ｂ）は第１レジスト形成工程の要部断面模式図、（Ｃ）は第１エッチング工程の要部断面模式図、（Ｄ）は第１レジスト除去工程の要部断面模式図、（Ｅ）は第１洗浄処理工程の要部断面模式図である。図１０は第２の溝の形成フローの一例の説明図であって、（Ａ）は第２レジスト形成工程の要部断面模式図、（Ｂ）は第２エッチング工程の要部断面模式図、（Ｃ）は第２レジスト除去工程の要部断面模式図、（Ｄ）は第２洗浄処理工程の要部断面模式図である。
【００４０】
例えば、まず、図９（Ａ）に示すように、画素電極９０を形成する下地膜９２上の全面に、画素電極材料層９０ａ（導電層）として、Ａｌ層、ＡｌＣｕ層等をスパッタ法等で形成する。次いで、図９（Ｂ）に示すように、画素電極材料層９０ａ上に、開口幅Ａ１の第１の溝９１ａが形成される領域を開口した第１のレジスト６１を形成する。
【００４１】
次いで、図９（Ｃ）に示すように、その第１のレジスト６１をマスクにして、Ｃｌ系プラズマを用いた画素電極材料層９０ａのドライエッチングを行い、開口幅Ａ１で、画素電極材料層９０ａを貫通しない、深さＸ１の第１の溝９１ａを形成する。例えば、Ｘ１／Ａ１＜０．６３の条件を満たすように、第１の溝９１ａを形成する。なお、このドライエッチングの際には、図９（Ｃ）に示したように、第１の溝９１ａの内面に付着物７１が付着する場合がある。
【００４２】
ドライエッチング後は、まず、図９（Ｄ）に示すように、第１のレジスト６１をアッシング等で除去する。そして、所定の薬液洗浄と水洗を行うことで、図９（Ｅ）に示すように、内面に付着した付着物７１を除去した第１の溝９１ａを得る。洗浄処理前の第１の溝９１ａを適切な寸法に制御しておくことにより、洗浄処理時には、第１の溝９１ａ内面の腐食を効果的に抑えて、付着物７１を除去することができる。
【００４３】
このようにして第１の溝９１ａを形成した後は、図１０（Ａ）に示すように、第１の溝９１ａ内に、より狭い開口幅Ａ２の第２の溝９１ｂが形成される領域を開口した第２のレジスト６２を形成する。
【００４４】
次いで、図１０（Ｂ）に示すように、その第２のレジスト６２をマスクにして、Ｃｌ系プラズマを用いた画素電極材料層９０ａのドライエッチングを行い、開口幅Ａ２で、画素電極材料層９０ａを貫通する、深さＸ２の第２の溝９１ｂを形成する。例えば、Ｘ２／Ａ２＜０．６３の条件を満たすように、第２の溝９１ｂを形成する。これにより、第１，第２の溝９１ａ，９１ｂによって分離された画素電極９０が形成されるようになる。なお、このドライエッチングの際には、図１０（Ｂ）に示したように、第２の溝９１ｂの内面に付着物７２が付着する場合がある。
【００４５】
ドライエッチング後は、まず、図１０（Ｃ）に示すように、第２のレジスト６２をアッシング等で除去する。そして、所定の薬液洗浄と水洗を行うことで、図１０（Ｄ）に示すように、内面に付着した付着物７２を除去する。洗浄処理前の第２の溝９１ｂを適切な寸法に制御しておくことにより、洗浄処理時には、第２の溝９１ｂ内面の腐食を効果的に抑えて、付着物７２を除去することができる。
【００４６】
このようなフローにより、開口幅Ａ１で深さＸ１の第１の溝９１ａ内に、第１の溝９１ａより狭い開口幅Ａ２で深さＸ２の第２の溝９１ｂが形成された、断面階段状の溝９１が形成されるようになる。そして、開口幅Ａ１で深さＸ１＋Ｘ２の段差のない溝では洗浄処理時に腐食が発生するような場合でも、図８〜図１０に例示するように間口が開口幅Ａ１で底部が開口幅Ａ２の断面階段状の溝９１を形成すると、洗浄処理時の腐食が効果的に抑えられるようになる。
【００４７】
腐食の抑制には、第１，第２の溝９１ａ，９１ｂの寸法をその要因の１つとして挙げることができる。また、間口が開口幅Ａ１で底部が開口幅Ａ２の断面階段状の溝９１にすることで、同じ間口の開口幅Ａ１で断面階段状としていない場合に比べ、溝９１内の液量が減少するため、溝９１内からの液の脱出力Ｅが大きくなることも要因の１つとして挙げることができる。
【００４８】
また、ここでは、広い開口幅Ａ１の第１の溝９１ａを形成した後、より狭い開口幅Ａ２の第２の溝９１ｂを形成する。この場合、第１の溝９１ａの形成時には、広い開口幅Ａ１で且つその開口幅Ａ１に対して所定の深さＸ１に制御しておくことで、腐食を効果的に抑えることができる。その後の第２の溝９１ｂの形成時には、その開口幅Ａ２が狭くなって液の滞留がより発生し易い状況になる。しかし、第１の溝９１ａの付着物７１が除去されているため、たとえ第２の溝９１ｂ内に液が滞留したとしても、溝９１における腐食は効果的に抑えられるようになる。
【００４９】
このように、底部に対して間口の開口幅が広い断面階段状の溝９１を形成することにより、この溝９１内の液の滞留を抑え、溝９１内の液を効率良く入れ替えることが可能になり、画素電極９０の腐食を効果的に抑制することが可能になる。
【００５０】
なお、図９及び図１０には、レジストパターニング、ドライエッチング及び洗浄処理を繰り返して第１，第２の溝９１ａ，９１ｂを形成する場合を例示したが、第１の溝９１ａの形成後で第２の溝９１ｂの形成前に行う洗浄処理は、省略することも可能である。この場合は、第２の溝９１ｂの形成後に行う洗浄処理の際に、第１の溝９１ａの形成時に付着した付着物７１、及び第２の溝９１ｂの形成時に付着した付着物７２を、一緒に除去するようにする。
【００５１】
このような断面階段状の溝９１で分離された画素電極９０を適用したＬＣＯＳデバイスの一例を次の図１１に示す。
図１１はＬＣＯＳデバイスの構成例を示す図である。なお、図１１では、図１に示した要素と同一の要素については同一の符号を付している。
【００５２】
図１１に示すＬＣＯＳデバイス１００は、Ｓｉ基板等の半導体基板１４を用いてトランジスタ１１及び保持容量１２等が形成された第１の基板１０（半導体装置）と、ガラス基板２１の表面にＩＴＯ電極２２が形成された第２の基板２０とを有している。
【００５３】
第１の基板１０の最上層には、層間絶縁膜１５，１８内に設けたプラグ１６ａ，１６ｃ、配線１７ａ及びビア１６ｄを介して、トランジスタ１１及び保持容量１２に電気的に接続された、複数の画素電極９０が形成されている。隣接する画素電極９０間は、寸法が異なる第１，第２の溝９１ａ，９１ｂを有する断面階段状の溝９１で分離されており、この溝９１には、埋込絶縁膜１９が埋め込まれている。
【００５４】
第１，第２の基板１０，２０は、画素電極９０の形成面とＩＴＯ電極２２の形成面とが対向するように配置され、間に液晶３０が封入されている。液晶３０と第１の基板１０との間、及び液晶３０と第２の基板２０との間にはそれぞれ、配向膜４０，５０が形成されている。
【００５５】
このように隣接する画素電極９０間が断面階段状の溝９１で分離されたＬＣＯＳデバイス１００では、溝９１の開口幅を、例えば、次のような寸法に設定する。即ち、底部の第２の溝９１ｂについては、その開口幅Ａ２を、隣接する画素電極９０間のギャップＧに設定し、上部の第１の溝９１ａについては、その開口幅Ａ１を、第２の溝９１ｂの開口幅Ａ２より広い幅に設定する。このような断面階段状の溝９１を形成しても、真上から見た画素電極９０の形状は、ギャップＧの断面階段状でない溝を形成したときと同等になる。そのため、一定の電極面積（反射面積）が確保され、形成過程での腐食が抑えられた、微細なギャップＧのＬＣＯＳデバイス１００が得られる。
【００５６】
続いて、このようなＬＣＯＳデバイス１００における第１の基板１０の形成フローを、以下の図１２〜図１９を参照して順に説明する。
図１２は素子及び層間絶縁膜形成工程の要部断面模式図である。
【００５７】
まず、Ｓｉ基板等の半導体基板１４に素子分離領域１４ａを形成し、その素子分離領域１４ａで画定された複数の素子領域にそれぞれ、トランジスタ１１及び保持容量１２を形成していく。
【００５８】
トランジスタ１１は、例えば、まず、トランジスタ１１を形成する素子領域上への絶縁膜の形成後、ポリシリコン等のゲート電極材料を堆積し、それら絶縁膜及びゲート電極材料を所定形状に加工することで、ゲート絶縁膜１１ａ及びゲート電極１１ｂを形成する。そして、所定導電型の不純物を所定条件でイオン注入して浅い低濃度の不純物拡散領域を形成した後、絶縁膜の形成とそのエッチバックによりサイドウォール１１ｃを形成する。その後、さらに所定導電型の不純物を所定条件でイオン注入して深い高濃度の不純物拡散領域を形成することで、ソース／ドレインとして機能する不純物拡散領域１１ｄ，１１ｅを形成する。
【００５９】
保持容量１２は、例えば、このトランジスタ１１と共に形成することができる。その場合は、例えば、予め、保持容量１２を形成する素子領域に選択的にイオン注入を行い、下部電極１２ａとなる不純物拡散領域を形成しておく。そして、トランジスタ１１を形成する素子領域上と共に、この保持容量１２を形成する素子領域上にも同時に絶縁膜及びゲート電極材料を形成し、それらをトランジスタ１１のゲート加工時に同時に加工することで、誘電体層１２ｂ及び上部電極１２ｃを形成する。なお、下部電極１２ａを形成するためのイオン注入は、保持容量１２を形成する素子領域上への絶縁膜の形成後で、ゲート電極材料の形成前に、行うこともできる。
【００６０】
トランジスタ１１及び保持容量１２の形成後は、全面にＣＶＤ（Chemical Vapor Deposition）法等を用いて層間絶縁膜１５を形成し、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。これにより、図１２に示したような状態を得る。なお、ここでは、層間絶縁膜１５を１層で図示しているが、層間絶縁膜１５は、２層以上の絶縁膜の積層体であってもよい。
【００６１】
図１３はプラグ形成工程の要部断面模式図である。
層間絶縁膜１５の平坦化まで行った後は、その層間絶縁膜１５に、トランジスタ１１の不純物拡散領域１１ｄ，１１ｅ及び保持容量１２の上部電極１２ｃに達するコンタクトホールを形成する。そして、プラグ材料の堆積と、その層間絶縁膜１５上面に堆積された不要なプラグ材料のＣＭＰによる除去とを行って、図１３に示すような不純物拡散領域１１ｄ，１１ｅ及び上部電極１２ｃに達するプラグ１６ａ，１６ｂ，１６ｃを形成する。
【００６２】
図１４は配線形成工程の要部断面模式図である。
プラグ１６ａ，１６ｂ，１６ｃの形成後は、図１４に示すように、形成したプラグ１６ａ，１６ｃに接続される配線１７ａ、及びプラグ１６ｂに接続される配線１７ｂを形成する。配線１７ａ，１７ｂは、例えば、まず、プラグ１６ａ，１６ｂ，１６ｃを形成した層間絶縁膜１５上に、スパッタ法等を用い、ＡｌＣｕ等を用いて配線材料層を形成し、その後、形成した配線材料層をエッチングにより所定形状にパターニングすることによって形成する。
【００６３】
図１５は層間絶縁膜形成工程の要部断面模式図である。
配線１７ａ，１７ｂの形成後は、全面にＣＶＤ法等を用いて層間絶縁膜１８を形成し、ＣＭＰにより平坦化する。これにより、図１５に示したような状態を得る。なお、ここでは、層間絶縁膜１８を１層で図示しているが、層間絶縁膜１８は、２層以上の絶縁膜の積層体であってもよい。
【００６４】
図１６はビア形成工程の要部断面模式図である。
層間絶縁膜１８の平坦化まで行った後は、その層間絶縁膜１８に、トランジスタ１１及び保持容量１２に電気的に接続された配線１７ａに達するビアホールを形成する。そして、ビア材料の堆積と、その層間絶縁膜１８上面に堆積された不要なビア材料のＣＭＰによる除去とを行って、図１３に示すような配線１７ａに達するビア１６ｄを形成する。
【００６５】
図１７は画素電極形成工程の要部断面模式図である。
ビア１６ｄの形成後は、図１７に示すように、形成したビア１６ｄに接続される画素電極９０を形成する。画素電極９０間は、断面階段状の溝９１によって分離する。このような溝９１で分離される画素電極９０は、例えば、上記の図９及び図１０に示したようなフローに従って形成する。
【００６６】
即ち、まず、図９及び図１０に示した下地膜９２に相当する層間絶縁膜１８上に、スパッタ法等を用い、ＡｌＣｕ等を用いて所定膜厚の画素電極材料層９０ａを形成する。そして、第１の溝９１ａを形成する領域に開口部を有する第１のレジスト６１をマスクにしてドライエッチングを行い、その第１のレジスト６１の除去及び洗浄処理を経て、第１の溝９１ａを形成する。次いで、第２の溝９１ｂを形成する領域に開口部を有する第２のレジスト６２をマスクにしてドライエッチングを行い、その第２のレジスト６２の除去及び洗浄処理を経て、第１の溝９１ａ内に第２の溝９１ｂを形成する。
【００６７】
このようにして第１，第２の溝９１ａ，９１ｂを形成する際には、例えば、第２の溝９１ｂの開口幅Ａ２を隣接する画素電極９０間のギャップＧに設定し、第１の溝９１ａの開口幅Ａ１を第２の溝９１ｂの開口幅Ａ２より広い幅に設定する。さらに、例えば、第１の溝９１ａの開口幅Ａ１に対する深さＸ１の比Ｘ１／Ａ１、及び第２の溝９１ｂの開口幅Ａ２に対する深さＸ２の比Ｘ２／Ａ２が、いずれも０．６３未満となるように、第１，第２の溝９１ａ，９１ｂを形成する。
【００６８】
このようにして断面階段状の溝９１を形成することにより、一定の電極面積を確保することができると共に、洗浄処理時の溝９１内の液の滞留を抑えて画素電極９０の腐食を効果的に抑制することができる。
【００６９】
図１８は埋込絶縁膜形成工程の要部断面模式図、図１９は埋込絶縁膜平坦化工程の要部断面模式図である。
画素電極９０の形成後は、まず、図１８に示したように、全面に、ＣＶＤ法等を用いて、画素電極９０間の溝９１を埋め込む埋込絶縁膜１９を形成する。なお、ここでは、埋込絶縁膜１９を１層で図示しているが、埋込絶縁膜１９は、２層以上の絶縁膜の積層体であってもよい。
【００７０】
そして、全面に埋込絶縁膜１９を形成した後は、画素電極９０上面に形成された不要な埋込絶縁膜１９のＣＭＰによる除去を行って、図１９に示すように、画素電極９０間の溝９１を埋込絶縁膜１９によって埋め込む。
【００７１】
なお、埋込絶縁膜１９の不要部分を除去するＣＭＰから画素電極９０を保護するため、画素電極９０の形成時にその上面に窒化チタン（ＴｉＮ）等の保護膜を形成し、そのうえで埋込絶縁膜１９の形成とその不要部分のＣＭＰによる除去を行うようにしてもよい。このような保護膜を形成した場合には、埋込絶縁膜１９の不要部分の除去後、ドライエッチングを行ってその保護膜を除去するようにしてもよい。
【００７２】
以上のような形成フローにより、図１１に示したようなＬＣＯＳデバイス１００の第１の基板１０を形成することができる。
なお、このような第１の基板１０を用いてＬＣＯＳデバイス１００を形成する場合には、まず、第１の基板１０表面に所定の配向膜４０を形成し、また、ガラス基板２１上にＩＴＯ電極２２を形成した第２の基板２０表面にも所定の配向膜５０を形成する。そして、図示しない所定厚みのスペーサ等を挟んで第１，第２の基板１０，２０を対向させ、スペーサによって設けられた第１，第２の基板１０，２０間の空隙に所定の液晶３０を注入する。これにより、図１１に示したようなＬＣＯＳデバイス１００が形成される。
【００７３】
以上、隣接する画素電極９０間を、第１，第２の溝９１ａ，９１ｂを有する断面階段状の溝９１で分離する場合について説明した。なお、画素電極９０間に形成する溝は、上記のような２段の構成に限定されるものではない。
【００７４】
図２０は隣接する画素電極の第１の変形例の要部断面模式図である。
この図２０には、下地膜９２上の隣接する画素電極９０間に、第１，第２，第３の溝９３ａ，９３ｂ，９３ｃの３段の溝９３が形成されている場合を例示している。このような３段の溝９３を形成する場合にも、上記の図８に示した２段の溝９１を形成する場合と同様、例えば、第１，第２，第３の溝９３ａ，９３ｂ，９３ｃについてそれぞれ、開口幅に対する深さの比Ｚが０．６３未満となるような条件を適用する。また、このような３段の溝９３は、２段の溝９１について上記の図９及び図１０に示したフローの例に従い、レジストパターニング、ドライエッチング及び洗浄処理を繰り返し、同様に形成することができる。
【００７５】
画素電極９０間には、勿論、このような３段の溝のほか、４段以上の溝も同様に形成することが可能である。このように３段以上の溝によって画素電極９０間を分離することによっても、上記同様、一定の電極面積を確保しつつ、洗浄処理時の画素電極９０の腐食を効果的に抑制することができる。
【００７６】
また、以上の説明では、隣接する画素電極９０間に断面階段状の溝を形成する場合について述べたが、隣接する画素電極９０間に断面テーパ状の溝を形成することによっても、上記同様の効果を得ることが可能である。
【００７７】
図２１は隣接する画素電極の第２の変形例の要部断面模式図である。
この図２１に示すように、下地膜９２上の隣接する画素電極９０間には、間口から底部に向かって開口幅が狭くなる断面テーパ状の溝９４を形成するようにしてもよい。このような断面テーパ状の溝９４は、例えば、次の図２２に示すようなフローで形成することが可能である。
【００７８】
図２２は断面テーパ状の溝の形成フローの一例の説明図であって、（Ａ）は画素電極材料層形成工程の要部断面模式図、（Ｂ）はレジスト形成工程の要部断面模式図、（Ｃ）はエッチング過程の要部断面模式図、（Ｄ）はエッチング後の要部断面模式図、（Ｅ）はレジスト除去及び洗浄処理後の要部断面模式図である。
【００７９】
まず、図２２（Ａ）に示すように、画素電極９０を形成する下地膜９２上の全面に、画素電極材料層９０ａとしてＡｌＣｕ層等を形成する。次いで、図２２（Ｂ）に示すように、画素電極材料層９０ａ上に、溝９４が形成される領域を開口したレジスト６３を形成する。このとき、レジスト６３は、その開口部が、最終的な溝９４の開口幅よりも狭い開口幅となるようにパターニングする。
【００８０】
次いで、図２２（Ｃ）に示すように、そのレジスト６３をマスクにして、敢えてフォーカスを低下させた条件で、画素電極材料層９０ａのドライエッチングを行う。このような条件でドライエッチングを行うと、レジスト６３の開口部に露出する画素電極材料層９０ａのエッチングが進行すると共に、レジスト６３の膜減りが進行してその開口部の開口幅が広がる。
【００８１】
このような状態でさらにドライエッチングを進めると、画素電極材料層９０ａのエッチングとレジスト６３の開口部の広がりが進行していき、最終的には図２２（Ｄ）に示すような、画素電極９０間を分離する断面テーパ状の溝９４が形成されるようになる。図２２（Ａ）におけるレジスト６３のパターニング時には、このようなドライエッチング過程での膜減りと、形成する溝９４の開口幅に基づき、開口部の開口幅を設定する。
【００８２】
なお、このようにドライエッチングにより溝９４を形成する過程では、溝９４の内面にポリマー等の付着物７３が付着する場合がある。
ドライエッチング後は、残ったレジスト６３をアッシング等で除去し、さらに、所定の薬液洗浄と水洗を行うことで、図２２（Ｅ）に示すような、内面に付着物７３のない、溝９４が得られるようになる。
【００８３】
このような断面テーパ状の溝９４を形成することによっても、上記同様、洗浄処理時の画素電極９０の腐食を効果的に抑制することができる。
以上、ＬＣＯＳデバイスにおける隣接する画素電極間の溝を、断面階段状或いは断面テーパ状に形成して、洗浄処理時の溝内面の腐食を抑える手法について説明した。なお、このような腐食を抑えるための手法は、画素電極間に限らず、溝形成後に洗浄処理を行うその他のプロセスに対しても同様に適用することができる。
【００８４】
次に、配線の形成を例に、図面を参照して詳細に説明する。
上記手法は、例えば、層間絶縁膜（絶縁層）内に配線用の溝をドライエッチングにより形成し、その溝を配線材料で埋め込むことで配線を形成するようなプロセスにも適用可能である。以下に、上記手法を適用した、このような埋込配線の形成プロセスについて、図２３〜図２６を参照して順に説明する。
【００８５】
図２３は第１の溝の形成フローの一例の説明図であって、（Ａ）は層間絶縁膜形成工程の要部断面模式図、（Ｂ）は第１レジスト形成工程の要部断面模式図、（Ｃ）は第１エッチング工程の要部断面模式図、（Ｄ）は第１レジスト除去工程の要部断面模式図、（Ｅ）は第１洗浄処理工程の要部断面模式図である。図２４は第２の溝の形成フローの一例の説明図であって、（Ａ）は第２レジスト形成工程の要部断面模式図、（Ｂ）は第２エッチング工程の要部断面模式図、（Ｃ）は第２レジスト除去工程の要部断面模式図、（Ｄ）は第２洗浄処理工程の要部断面模式図である。図２５は溝の要部断面斜視模式図である。
【００８６】
例えば、まず、図２３（Ａ）に示すように、第１の層間絶縁膜１１０上の全面に、配線用の溝を形成する第２の層間絶縁膜１１１を形成する。次いで、図２３（Ｂ）に示すように、第２の層間絶縁膜１１１上に、開口幅Ａ３の溝を形成する領域を開口した第１のレジスト６４を形成する。なお、図示を省略するが、第１の層間絶縁膜１１０内には、予めビアや下層側の配線が形成されていてもよい。
【００８７】
次いで、図２３（Ｃ）に示すように、その第１のレジスト６４をマスクにして第２の層間絶縁膜１１１のドライエッチングを行い、開口幅Ａ３で、第２の層間絶縁膜１１１を貫通しない、深さＸ３の第１の溝１１２ａを形成する。例えば、Ｘ３／Ａ３＜０．６３の条件を満たすように、第１の溝１１２ａを形成する。なお、このドライエッチングの際には、図２３（Ｃ）に示したように、第１の溝１１２ａ内面に付着物７４が付着する場合がある。
【００８８】
ドライエッチング後は、まず、図２３（Ｄ）に示すように、第１のレジスト６４をアッシング等で除去する。そして、所定の薬液洗浄と水洗を行うことで、図２３（Ｅ）に示すように、第１の溝１１２ａの内面に付着した付着物７４を除去する。洗浄処理前の第１の溝１１２ａを適切な寸法に制御しておくことにより、洗浄処理時には、第１の溝１１２ａ内面の腐食を効果的に抑えて、付着物７４を除去することができる。
【００８９】
第１の溝１１２ａの形成後は、図２４（Ａ）に示すように、第１の溝１１２ａ内に、より狭い開口幅Ａ４の溝を形成する領域を開口した第２のレジスト６５を形成する。
次いで、図２４（Ｂ）に示すように、その第２のレジスト６５をマスクにして第２の層間絶縁膜１１１のドライエッチングを行い、開口幅Ａ４で、第２の層間絶縁膜１１１を貫通する、深さＸ４の第２の溝１１２ｂを形成する。例えば、Ｘ４／Ａ４＜０．６３の条件を満たすように、第２の溝１１２ｂを形成する。これにより、第１，第２の溝１１２ａ，１１２ｂを有する溝１１２を得る。なお、このドライエッチングの際には、図２４（Ｂ）に示したように、第２の溝１１２ｂ内面に付着物７５が付着する場合がある。
【００９０】
ドライエッチング後は、まず、図２４（Ｃ）に示すように、第２のレジスト６５をアッシング等で除去する。そして、所定の薬液洗浄と水洗を行うことで、図２４（Ｄ）及び図２５に示すように、第２の溝１１２ｂの内面に付着した付着物７５を除去する。このとき、洗浄処理前の第２の溝１１２ｂを適切な寸法に制御しておくことにより、洗浄処理時には、第２の溝１１２ｂ内面の腐食を効果的に抑えて、付着物７５を除去することができる。
【００９１】
このようなフローにより、開口幅Ａ３で深さＸ３の第１の溝１１２ａ内に、第１の溝１１２ａより狭い開口幅Ａ４で深さＸ４の第２の溝１１２ｂが形成された、断面階段状の配線用の溝１１２が形成されるようになる。開口幅Ａ３で深さＸ３＋Ｘ４の段差のない溝で洗浄処理時に腐食が発生してしまうような場合でも、このような断面階段状の溝１１２によれば、洗浄処理時の腐食が効果的に抑えられるようになる。
【００９２】
このようにして溝１１２を形成した後は、溝１１２を所定の配線材料で埋め込み、配線を形成する。
図２６は配線の形成フローの一例の説明図であって、（Ａ）は配線材料形成工程の要部断面模式図、（Ｂ）は不要配線材料除去工程の要部断面模式図である。
【００９３】
溝１１２の形成後は、まず、図２６（Ａ）に示すように、溝１１２を配線材料１１３で埋め込む。例えば、スパッタ法等を用いてＴｉＮ等のバリア層１１３ａ及び銅（Ｃｕ）等のシード層１１３ｂを形成した後、電解めっき法を用いてめっき層１１３ｃを形成して、溝１１２を配線材料１１３で埋め込む。その後、第２の層間絶縁膜１１１上面に形成された不要な配線材料１１３をＣＭＰにより除去し、図２６（Ｂ）に示すように、第２の層間絶縁膜１１１内に配線を形成する。
【００９４】
なお、ここでは図示を省略するが、第１の層間絶縁膜１１０内に予めビアや配線が形成されている場合には、溝１１２は、そこに形成される配線の底が、その第１の層間絶縁膜１１０内に形成されているビアや配線に接続されるように形成することができる。
【００９５】
このように、第２の層間絶縁膜１１１に断面階段状の溝１１２を形成することにより、その内面の腐食を抑え、高品質の配線を形成することが可能になる。また、ここでは２段の溝１１２を形成する場合を例示したが、３段以上の溝を形成しても、同様の効果を得ることができる。さらにまた、断面階段状の溝に限らず、第２の層間絶縁膜１１１に断面テーパ状の溝を形成しても、同様の効果を得ることができる。
【００９６】
なお、ここでは、埋込配線の形成を例にして説明したが、上記手法は、Ａｌ配線のように、層間絶縁膜上に形成した配線材料層を所定形状にパターニングすることによって配線を形成するような場合にも同様に適用可能である。即ち、隣接する配線間を断面階段状や断面テーパ状の溝によって分離することで、その後、洗浄を行う場合には、配線の腐食を効果的に抑制することが可能になる。このような手法は、特に狭ピッチの配線を形成する場合に効果的である。
【００９７】
なお、以上説明した洗浄処理において、用いる液は、溝を形成する対象物の材質や、形成時に溝に付着する付着物の材質等に応じ、適宜選択することができる。このような場合にも、上記手法を同様に適用し、上記同様の効果を得ることが可能である。
【００９８】
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１）  基板の上方に第１の層を形成する工程と、
前記第１の層に、間口の開口幅に対して底部の開口幅が狭い溝を形成する工程と、
前記溝が形成された前記第１の層を洗浄する工程と、
を有することを特徴とする半導体装置の製造方法。
【００９９】
（付記２）  前記第１の層は、導電層であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）  前記第１の層は、絶縁層であることを特徴とする付記１に記載の半導体装置の製造方法。
【０１００】
（付記４）  前記溝は、断面階段状であることを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
（付記５）  前記溝を形成する工程は、
第１の開口幅を有する第１の溝を形成する工程と、
前記第１の溝が形成された前記第１の層を洗浄する工程と、
洗浄後、前記第１の溝内に、前記第１の開口幅より狭い第２の開口幅を有する第２の溝を形成する工程と、
を含むことを特徴とする付記４に記載の半導体装置の製造方法。
【０１０１】
（付記６）  前記第１の開口幅に対する前記第１の溝の深さの比、及び前記第２の開口幅に対する前記第２の溝の深さの比が、０．６３未満であることを特徴とする付記５に記載の半導体装置の製造方法。
【０１０２】
（付記７）  前記溝は、断面テーパ状であることを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
（付記８）  前記溝を形成する工程は、
前記第１の層上にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記第１の層をエッチングする工程と、
エッチング後、前記レジストパターンを除去する工程と、
を含み、
前記レジストパターンの除去後、前記第１の層を洗浄することを特徴とする付記１乃至７のいずれかに記載の半導体装置の製造方法。
【０１０３】
（付記９）  基板の上方に形成され、間口の開口幅に対して底部の開口幅が狭い溝によって分離された少なくとも一対の導電層を有することを特徴とする半導体装置。
（付記１０）  基板の上方に形成され、間口の開口幅に対して底部の開口幅が狭い溝によって分離された少なくとも一対の導電層を有する半導体装置を備えたことを特徴とする液晶表示装置。
【符号の説明】
【０１０４】
１，１００  ＬＣＯＳデバイス
１０  第１の基板
１１  トランジスタ
１１ａ  ゲート絶縁膜
１１ｂ  ゲート電極
１１ｃ  サイドウォール
１１ｄ，１１ｅ  不純物拡散領域
１２  保持容量
１２ａ  下部電極
１２ｂ  誘電体層
１２ｃ  上部電極
１３，９０  画素電極
１３ａ，９０ａ  画素電極材料層
１３ｂ，９１，９３，９４，１１２  溝
１４  半導体基板
１４ａ  素子分離領域
１５，１８  層間絶縁膜
１６ａ，１６ｂ，１６ｃ  プラグ
１６ｄ  ビア
１７ａ，１７ｂ  配線
１９  埋込絶縁膜
２０  第２の基板
２１  ガラス基板
２２  ＩＴＯ電極
３０  液晶
４０，５０  配向膜
６０，６３  レジスト
６１，６４  第１のレジスト
６２，６５  第２のレジスト
７０，７１，７２，７３，７４，７５  付着物
８０  腐食
９１ａ，９３ａ，１１２ａ  第１の溝
９１ｂ，９３ｂ，１１２ｂ  第２の溝
９２  下地膜
９３ｃ  第３の溝
１１０  第１の層間絶縁膜
１１１  第２の層間絶縁膜
１１３  配線材料
１１３ａ  バリア層
１１３ｂ  シード層
１１３ｃ  めっき層
Ａ，Ａ１，Ａ２，Ａ３，Ａ４  開口幅
Ｘ，Ｘ１，Ｘ２，Ｘ３，Ｘ４  深さ
Ｇ  ギャップ
Ｅ  脱出力
ｈ，ｙ  流体層厚
Ｕ，ｕ  流速
【図１】
2010225637.tif 000003
【図２】
2010225637.tif 000004
【図３】
2010225637.tif 000005
【図４】
2010225637.tif 000006
【図５】
2010225637.tif 000007
【図６】
2010225637.tif 000008
【図７】
2010225637.tif 000009
【図８】
2010225637.tif 000010
【図９】
2010225637.tif 000011
【図１０】
2010225637.tif 000012
【図１１】
2010225637.tif 000013
【図１２】
2010225637.tif 000014
【図１３】
2010225637.tif 000015
【図１４】
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【図１５】
2010225637.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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