(57)【要約】【課題】複数の半導体チップを階段状に積層するにあたって、上段側の半導体チップのオフセット量を低減し、デバイスサイズの小型化等を図る。【解決手段】半導体デバイス１は接続パッドを有する配線基板２を備える。配線基板２上には第１の半導体チップ７Ａが搭載される。第１の半導体チップ７Ａ上には第２の半導体チップ７Ｂが階段状に積層される。第１の半導体チップ７Ａの電極パッド１０Ａは第１の金属ワイヤ１２Ａを介して配線基板２の接続パッド５と電気的に接続される。第２の半導体チップ７Ｂの電極パッドは第２の金属ワイヤ１２Ｂを介して第１の半導体チップ７Ａの電極パッド１０Ａと電気的に接続される。第２の金属ワイヤ１２Ｂの第１の端部は第１の電極パッド１０Ａ上に形成された金属バンプ１５に対して上方からボール接続される。【選択図】図３
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【特許請求の範囲】
【請求項１】
接続パッドを有する配線基板と；
前記配線基板上に搭載され、少なくとも１つの外形辺に沿って配列された第１の電極パッドを有する第１の半導体チップと；
前記第１の電極パッドを露出させるように、前記第１の半導体チップ上に前記第１の電極パッドの配列方向と直交する方向にずらして積層され、少なくとも１つの外形辺に沿って配列された第２の電極パッドを有する第２の半導体チップと；
前記配線基板の前記接続パッドと前記第１の半導体チップの前記第１の電極パッドとを電気的に接続する第１の金属ワイヤと；
前記第１の半導体チップの前記第１の電極パッドと前記第２の半導体チップの前記第２の電極パッドとを電気的に接続する第２の金属ワイヤと；
前記第１および第２の半導体チップを前記第１および第２の金属ワイヤと共に封止するように、前記配線基板上に形成された封止樹脂層とを具備し、
前記第２の金属ワイヤの一方の端部は前記第１の電極パッド上に形成された金属バンプに対して上方から接続されていることを特徴とする半導体デバイス。
【請求項２】
請求項１記載の半導体デバイスにおいて、
前記第１の金属ワイヤは前記接続パッドにボール接続された第１の端部と前記金属バンプに接続された第２の端部とを有し、前記第２の金属ワイヤは前記金属バンプに対して上方からボール接続された第１の端部と前記第２の電極パッドに接続された第２の端部とを有することを特徴とする半導体デバイス。
【請求項３】
請求項１または請求項２記載の半導体デバイスにおいて、
前記第１の電極パッドの端部から前記第２の半導体チップの端部までの距離が８５μｍ以下であることを特徴とする半導体デバイス。
【請求項４】
請求項１ないし請求項３のいずれか１項記載の半導体デバイスにおいて、
前記第２の半導体チップは前記第１の半導体チップに対して前記電極パッドの配列方向にずらした状態で配置されていることを特徴とする半導体デバイス。
【請求項５】
請求項４記載の半導体デバイスにおいて、
前記第２の金属ワイヤは前記第１の電極パッドの配列方向と直交する方向に対して斜め方向にワイヤリングされていることを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカード（半導体メモリカード）は、急速に小型化と高容量化が進められている。小型化されたメモリカードを実現するために、メモリチップやコントローラチップ等の半導体チップは配線基板上に積層して搭載されている。さらに、メモリカードの高容量化を図るために、メモリチップ自体も配線基板上に多段に積層されるようになってきている。メモリチップやコントローラチップの電極パッドはワイヤボンディングを適用して配線基板の接続パッドと電気的に接続される。
【０００３】
メモリチップ等の半導体チップを多段に積層する際には、それぞれの電極パッドが露出するように複数の半導体チップを階段状に積層した構造が採用されている（特許文献１，２参照）。階段状に積層された半導体チップにワイヤボンディングを実施する場合、下段側の半導体チップの電極パッドへのワイヤボンディングを妨げないように、上段側の半導体チップを下段側の半導体チップの端部から４００μｍ程度オフセットさせて配置する必要がある。これはワイヤボンディング用のキャピラリの形状に基づくものである。
【０００４】
すなわち、上段側の半導体チップのオフセット量が不十分であると、下段側の半導体チップの電極パッドにワイヤボンディングを実施する際に、ボンディング装置のキャピラリが上段側の半導体チップの端部に接触するおそれが生じる。このため、階段状に積層された半導体チップにワイヤボンディングを実施する場合には、上段側の半導体チップを下段側の半導体チップの端部から４００μｍ程度オフセットさせている。このようなオフセット量はデバイスサイズの小型化を阻害する要因となるため、上段側の半導体チップのオフセット量を低減することが可能な金属ワイヤの接続構造が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０１９４１５号公報
【特許文献２】特開２００８−０８５０３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、複数の半導体チップを階段状に積層するにあたって、上段側の半導体チップのオフセット量を低減し、デバイスサイズの小型化等を図ることを可能にした半導体デバイスを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の態様に係る半導体デバイスは、接続パッドを有する配線基板と；前記配線基板上に搭載され、少なくとも１つの外形辺に沿って配列された第１の電極パッドを有する第１の半導体チップと；前記第１の電極パッドを露出させるように、前記第１の半導体チップ上に前記第１の電極パッドの配列方向と直交する方向にずらして積層され、少なくとも１つの外形辺に沿って配列された第２の電極パッドを有する第２の半導体チップと；前記配線基板の前記接続パッドと前記第１の半導体チップの前記第１の電極パッドとを電気的に接続する第１の金属ワイヤと；前記第１の半導体チップの前記第１の電極パッドと前記第２の半導体チップの前記第２の電極パッドとを電気的に接続する第２の金属ワイヤと；前記第１および第２の半導体チップを前記第１および第２の金属ワイヤと共に封止するように、前記配線基板上に形成された封止樹脂層とを具備し、前記第２の金属ワイヤの一方の端部は前記第１の電極パッド上に形成された金属バンプに対して上方から接続されていることを特徴としている。
【発明の効果】
【０００８】
本発明の態様に係る半導体デバイスにおいては、第２の金属ワイヤの一方の端部を第１の電極パッド上に形成された金属バンプに対して上方から接続しているため、第１の電極パッドを露出させるための第２の半導体チップのオフセット量を低減することができる。従って、半導体デバイスの小型化、もしくは所定のデバイスサイズ内における搭載チップの大型化等を図ることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による半導体デバイスを示す平面図である。
【図２】図１に示す半導体デバイスにおける第１および第２の半導体チップと配線基板との金属ワイヤによる接続状態を示す断面図である。
【図３】図１に示す半導体デバイスにおける第１の半導体チップの電極パッドに対する第２の金属ワイヤの接続状態の一例を示す断面図である。
【図４】図１に示す半導体デバイスにおける第１の半導体チップの電極パッドに対する第２の金属ワイヤの接続状態の他の例を示す断面図である。
【図５】図１に示す半導体デバイスにおける第１の半導体チップと第２の半導体チップとの金属ワイヤによる接続状態を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態について、図面を参照して説明する。図１は本発明の半導体デバイスを半導体メモリカードに適用した実施形態の構成を示す図である。図１に示す半導体デバイス（半導体メモリカード）１はチップ実装基板と端子形成基板とを兼ねる配線基板２を備えている。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。
【００１１】
配線基板２の表面２ａはチップ実装面となる。図示を省略したが、配線基板２の裏面は端子形成面となる。半導体デバイス１で半導体メモリカードを構成する場合には、配線基板２の裏面にメモリカードの入出力端子（外部接続端子）が形成される。この実施形態の半導体デバイス１は半導体メモリカードに限られるものではなく、ＢＧＡパッケージやＬＧＡパッケージ等の半導体パッケージに適用することも可能である。このような場合、配線基板２の裏面にはＢＧＡパッケージ用の外部接続端子（半田ボール等による突起状端子）やＬＧＡパッケージ用の外部接続端子（金属ランド等）が形成される。
【００１２】
配線基板２は概略矩形状の外形を有している。配線基板２の第１の短辺３Ａはメモリカード１をカードスロットに挿入する際の先端部に相当する。第２の短辺３Ｂはメモリカード１の後方部に相当する。配線基板２の第１の長辺４Ａはメモリカード１の前後や表裏の向きを示す切り欠き部やくびれ部を有している。配線基板２の第２の長辺４Ｂは直線形状とされている。配線基板２の各角部は曲線状（Ｒ形状）とされている。
【００１３】
配線基板２の表面２ａは、チップ搭載領域とワイヤボンディング時のボンディング部となる接続パッド５が設けられたパッド領域６（６Ａ、６Ｂ）とを有している。接続パッド５は配線基板２の表面２ａに形成される第１の配線網（図示せず）の一部を構成しており、さらに図示を省略した配線基板２の内部配線（スルーホール等）を介して、配線基板２の裏面側に形成される外部接続端子（図示せず）や第２の配線網（図示せず）と電気的に接続されている。接続パッド５は配線基板２の第１の長辺４Ａに沿った第１のパッド領域６Ａと第２の短辺３Ｂに沿った第２のパッド領域６Ｂのそれぞれに配置されている。
【００１４】
配線基板２の表面２ａには、複数のメモリチップ（半導体チップ）７Ａ、７Ｂが積層されて搭載されている。メモリチップ７Ａ、７Ｂとしては、例えばＮＡＮＤ型フラッシュメモリが用いられる。複数のメモリチップＡ、７Ｂはメモリチップ群８を構成している。メモリチップ群８上にはコントローラチップ（半導体チップ）９が積層されている。コントローラチップ９は、複数のメモリチップ７Ａ、７Ｂからデータの書き込みや読み出しを行うメモリチップ７を選択し、選択したメモリチップ７へのデータの書き込み、また選択したメモリチップ７に記憶されたデータの読み出し等を行うものである。
【００１５】
第１および第２のメモリチップ７Ａ、７Ｂは矩形状の同一形状を有し、それぞれ電極パッド１０Ａ、１０Ｂを備えている。第１および第２の電極パッド１０Ａ、１０Ｂは、第１および第２のメモリチップ７Ａ、７Ｂの一つの外形辺、具体的には一方の長辺に沿って配列されている。第１および第２のメモリチップ７Ａ、７Ｂは長辺片側パッド構造を有している。なお、メモリチップ（半導体チップ）７のパット構造は長辺片側パッド構造に限られるものではなく、例えば短辺片側パッド構造やＬ字型パッド構造等、少なくとも１つの外形辺に沿って電極パッドを配列した構造を有するものであればよい。
【００１６】
第１のメモリチップ７Ａは、図２に示すように、配線基板２上に第１の接着層１１Ａを介して接着されている。接着層１１Ａには一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とする接着剤フィルムや接着剤ペーストが用いられる。他のメモリチップ７Ｂの接着層１１Ｂも同様である。第１のメモリチップ７Ａは電極パッド１０Ａが配列された外形辺、すなわちパッド配列辺（一方の長辺）を配線基板２の第１の長辺４Ａに向けて配置されている。すなわち、第１のメモリチップ７Ａは第１の電極パッド１０Ａが配線基板２の第１のパッド領域６Ａの近傍に位置するように配置されている。
【００１７】
同様に、第２のメモリチップ７Ｂは第２の電極パッド１０Ｂが配線基板２の第１のパッド領域６Ａの近傍に位置するように配置されている。第２のメモリチップ７Ｂは第１の電極パッド１０Ａを露出させるように、第１の電極パッド１０Ａの配列方向に対して直交する方向、すなわち第１の電極パッド１０Ａが配列された長辺と直交する短辺の方向にずらして、第１のメモリチップ７Ａ上に第２の接着層１１Ｂを介して接着されている。すなわち、第２のメモリチップ７Ｂは第１の電極パッド１０Ａを露出させるように、第１のメモリチップ７Ａ上に階段状に積層されている。階段方向は第１の電極パッド１０Ａが配列された長辺と直交する第１のメモリチップ７Ａの短辺の方向である。
【００１８】
上述したように、第１および第２のメモリチップ７Ａ、７Ｂはそれらのパッド配列辺（一方の長辺）を同方向（配線基板２の第１の長辺４Ａの方向）に向け、かつ下段側のメモリチップ７Ａの電極パッド１０Ａを露出させるように、長辺（パッド配列辺）を短辺方向にずらして階段状に積層されている。第１および第２のメモリチップ７Ａ、７Ｂの階段構造の積層状態に基づいて、第１および第２の電極パッド１０Ａ、１０Ｂはいずれも上方に向けて露出されており、その状態で第１のパッド領域６Ａの近傍に位置している。
【００１９】
第１および第２のメモリチップ７Ａ、７Ｂの電極パッド１０Ａ、１０Ｂは、第１のパッド領域６Ａに配置された接続パッド５と金属ワイヤを介して電気的に接続されている。メモリチップ７の電極パッド１０のうち、Ｉ／Ｏ端子のように電気特性や信号特性が等しい場合には、接続パッド５、第１の電極パッド１０Ａ、第２の電極パッド１０Ｂを金属ワイヤで順に接続することができる。すなわち、図２に示すように、第１のメモリチップ７Ａの電極パッド１０Ａは、第１のパッド領域６Ａに配置された接続パッド５と第１の金属ワイヤ１２Ａを介して電気的に接続されている。
【００２０】
第２のメモリチップ７Ｂの電極パッド１０Ｂは、第１のメモリチップ７Ａの電極パッド１０Ａと第２の金属ワイヤ１２Ｂを介して電気的に接続されている。第２のメモリチップ７Ｂの電極パッド１０Ｂは、第２の金属ワイヤ１２Ｂ、第１の電極パッド１０Ａ、第１の金属ワイヤ１２Ａを介して、配線基板２の接続パッド５と電気的に接続される。第２のメモリチップ７Ｂの電極パッド１０Ｂの一部は、配線基板２の接続パッド５と直接接続される。すなわち、図１に示すように、第２の電極パッド１０Ｂの一部は配線基板２の接続パッド５と金属ワイヤ１２Ｃを介して電気的に接続されている。
【００２１】
第１および第２の金属ワイヤ１２Ａ、１２Ｂには、一般的なＡｕワイヤやＣｕワイヤ等の金属細線が用いられる。第１および第２の金属ワイヤ１２Ａ、１２Ｂはループ高さを低減することが可能なリバースボンディングを適用してワイヤボンディングすることが好ましい。リバースボンディングとは、金属ワイヤの先端に形成した金属ボールを下段側に接続（１回目の接続）し、そこから上段側の接続位置まで金属ワイヤをワイヤリンクした後に、上段側に対して金属ワイヤを接続（２回目の接続）する方法である。
【００２２】
階段状に積層されたメモリチップ７Ａ、７Ｂに対してリバースボンディングを適用する場合、第１の金属ワイヤ１２Ａについては第１の端部（１回目の接続による端部）が接続パッド５にボール接続され、第２の端部（２回目の接続による端部）が第１の電極パッド１０Ａに接続される。第２の金属ワイヤ１２Ｂについては、第１の端部（１回目の接続による端部）が第１の電極パッド１０Ａにボール接続され、第２の端部（２回目の接続で形成される端部）が第２の電極パッド１０Ｂに接続される。
【００２３】
上述したように、複数のメモリチップ７Ａ、７Ｂで構成されるメモリチップ群８上には、コントローラチップ（半導体チップ）９が積層されている。コントローラチップ９は第２のメモリチップ７Ｂ上に接着層（図示せず）を介して接着されている。コントローラチップ９はＬ型パッド構造を有し、配線基板２の長辺４Ａの近傍に位置する第１の辺（短辺）９ａに沿って配列された電極パッド１３Ａと、配線基板２の短辺３Ｂの近傍に位置する第２の辺（長辺）９ｂに沿って配列された電極パッド１３Ｂとを有している。
【００２４】
コントローラチップ９の電極パッド１３Ａ、１３Ｂは第３の金属ワイヤ１４を介して接続パッド５と電気的に接続されている。すなわち、コントローラチップ９の短辺９ａに沿って配列された電極パッド１３Ａは、第１のパッド領域６Ａに配置された接続パッド５と金属ワイヤ１４を介して電気的に接続されている。コントローラチップ９の長辺９ｂに沿って配列された電極パッド１３Ｂは、第２のパッド領域６Ｂに配置された接続パッド５と金属ワイヤ１４を介して電気的に接続されている。
【００２５】
メモリチップ７やコントローラチップ９が実装された配線基板２の表面２ａには、例えばエポキシ樹脂からなる封止樹脂層（図示せず）がモールド成形される。メモリチップ７やコントローラ素子９は、金属ワイヤ１２、１４等と共に封止樹脂層で一体的に封止される。これらによって、半導体メモリカードとして用いられる半導体デバイス１が構成されている。図１では封止樹脂層の図示を省略しているが、封止樹脂層は通常の半導体デバイスと同様に半導体チップ７、９を封止するように配線基板２の表面２ａに形成される。
【００２６】
ところで、階段状に積層されたメモリチップ７Ａ、７Ｂにリバースボンディングを適用してワイヤボンディングを実施する場合、第２のメモリチップ７Ｂのオフセット量Ｘ（第２のメモリチップ７Ｂのパッド配列方向と直交する方向（短辺方向）へのずらし量）が重要となる。第１のメモリチップ７Ａの電極パッド１０Ａに対して、第２の金属ワイヤ１２Ｂの端部（第１の端部）に設けられた金属ボールを圧着する際に、第２のメモリチップ７Ｂのオフセット量Ｘが不十分であると、ボンディング装置のキャピラリが第１のメモリチップ７Ａ上に積層された第２のメモリチップ７Ｂの端部と接触するおそれがある。
【００２７】
従来の半導体デバイスでは、キャピラリが第２のメモリチップ７Ｂの端部と接触しないように、第２のメモリチップ７Ｂが十分なオフセット量Ｘを有するようにずらしており、これがデバイスサイズの小型化を阻害する要因となっていた。そこで、この実施形態では第２のメモリチップ７Ｂのオフセット量Ｘを低減した場合においても、キャピラリの第２のメモリチップ７Ｂの端部との接触を防止することが可能な第２の金属ワイヤ１２Ｂの接続構造を適用している。ここでは第２のメモリチップ７Ｂのオフセット量Ｘが２８０μｍとなるように階段状に積層した場合について検証する。
【００２８】
例えば、直径が９０μｍの電極パッド１０Ａをその中心からメモリチップ７Ａの端部までの距離Ｙが１５５μｍとなるように配置し、かつ電極パッド１０Ａの端部からメモリチップ７Ｂの端部までの距離Ｚが８０μｍとなるように、メモリチップ７Ｂを短辺方向にずらして配置した場合、第２のメモリチップ７Ｂのオフセット量Ｘは２８０μｍとなる。このようなオフセット量Ｘを適用した場合においても、下段側のメモリチップ７Ａの電極パット１０Ａに対するワイヤボンディング性を阻害しない接続構造として、第２の金属ワイヤ１２Ｂの第１の端部（ボール接続される端部）を第１の電極パッド１０Ａに形成された金属バンプに対して直上から接続した構造を適用している。
【００２９】
すなわち、図３に示すように、第１の電極パッド１０Ａに金属バンプ１５を形成する。金属バンプ（スタッドバンプ）１５は、例えば金属ワイヤの先端に形成した金属ボールを電極パッド１０Ａに圧接した後、金属ワイヤを金属ボールとの繋ぎ部分から切断することにより形成することができる。金属バンプ１５は必要な高さに応じて多段に積み重ねてもよい。金属バンプ１５には、まず第１の金属ワイヤ１２Ａの一方の端部が接続される。ここではリバースボンディングを適用しているため、第１の金属ワイヤ１２Ａの第１の端部が接続パッド５にボール接続され、第２の端部が金属バンプ１５に接続される。
【００３０】
第１の金属ワイヤ１２Ａを金属バンプ１５に接続した状態において、第１の電極パッド１０Ａは金属バンプ１５の高さと第１の金属ワイヤ１２Ａの直径（接続時におけるワイヤのつぶれ量を考慮した径）に応じた高さ分だけ嵩上げされた状態となる。第２の金属ワイヤ１２Ｂの第１の端部（金属ボールを有する端部）は、金属バンプ１５と第１の金属ワイヤ１２Ａとで嵩上げされた第１の電極パッド１０Ａに対してボール接続されることになる。このため、キャピラリ１６は最下点の位置（キャピラリ１６を最も下降させた状態における位置）を嵩上げされた高さ分だけ上側に設定することができる。
【００３１】
ここで、第２の半導体チップ７Ｂと第２の接着層１１Ｂとの合計厚さが４０μｍ、金属バンプ１５と第１の金属ワイヤ１２Ａとによる第１の電極パッド１０Ａの嵩上げ高さを３０μｍとすると、キャピラリ１６の形状にもよるが、キャピラリ１６の先端は一般的に傾斜形状とされているため、第２の半導体チップ７Ｂの角部の高さに相当するキャピラリ１６の半径は４５μｍ程度となる。従って、前述したように直径が９０μｍの電極パッド１０Ａの端部からメモリチップ７Ｂの端部までの距離Ｚが８０μｍとなるように、メモリチップ７Ｂを短辺方向にずらして配置することによって、最下点におけるキャピラリ１６からメモリチップ７Ｂの端部までの距離を８０μｍ程度とすることができる。
【００３２】
すなわち、電極パッド１０Ａの端部からメモリチップ７Ｂの端部までの距離Ｚを８０μｍ以下とした場合においても、最下点におけるキャピラリ１６から上段側のメモリチップ７Ｂの端部までの距離が十分に確保されるため、下段側のメモリチップ７Ａの電極パッド１０Ａに対して第２の金属ワイヤ１２Ｂの第１の端部を安定して接続することが可能となる。上記したキャピラリ１６からメモリチップ７Ｂの端部までの距離（８０μｍ）は、第２の半導体チップ７Ｂに薄型の半導体チップを適用した場合の距離であり、半導体チップ７Ｂの厚さが厚くなるほど、キャピラリ１６からメモリチップ７Ｂまでの距離は短くなる。そのような場合について、図４を参照して説明する。
【００３３】
第２の半導体チップ７Ｂに一般的な厚さ（８０〜８５μｍ程度）のチップを適用した場合、第２の半導体チップ７Ｂと第２の接着層１１Ｂとの合計厚さは１００μｍ程度となる。このような場合おいても、金属バンプ１５と第１の金属ワイヤ１２Ａとによる第１の電極パッド１０Ａの嵩上げ高さを３０μｍとし、電極パッド１０Ａの端部からメモリチップ７Ｂの端部までの距離Ｚが８５μｍとなるように、メモリチップ７Ｂを短辺方向にずらして配置することによって、第２の半導体チップ７Ｂの角部の高さに相当するキャピラリ１６の半径を５０μｍ程度とすることができる。
【００３４】
すなわち、第２の半導体チップ７Ｂと第２の接着層１１Ｂとの合計厚さが１００μｍ程度となる場合においても、電極パッド１０Ａの端部からメモリチップ７Ｂの端部までの距離Ｚが８５μｍとなるように、メモリチップ７Ｂを短辺方向にずらして配置することによって、最下点におけるキャピラリ１６から上段側のメモリチップ７Ｂの端部までの距離を８０μｍとすることができる。つまり、電極パッド１０Ａの端部からメモリチップ７Ｂの端部までの距離Ｚを８５μｍ以下とした場合でも、メモリチップ７Ａの電極パッド１０Ａに対して第２の金属ワイヤ１２Ｂの第１の端部を安定して接続することが可能となる。
【００３５】
このように、金属バンプ１５と第１の金属ワイヤ１２Ａとで嵩上げされた第１の電極パッド１０Ａに対して、その直上から第２の金属ワイヤ１２Ｂの第１の端部（金属ボールを有する端部）を接続することによって、キャピラリ１６の最下点の位置が嵩上げされた高さ分だけ上側となるため、キャピラリ１６とメモリチップ７Ｂとの接触を防止することが可能となる。すなわち、階段状に積層されたメモリチップ７Ａ、７Ｂにワイヤボンディングするにあたって、下段側のメモリチップ７Ａの電極パッド１０Ａに対する第２の金属ワイヤ１２Ｂの接続性やその信頼性を高めることができる。
【００３６】
前述したように、電極パッド１０Ａの端部からメモリチップ７Ｂの端部までの距離Ｚが８０μｍとなるように、メモリチップ７Ｂを短辺方向にずらして配置する場合において、第２のメモリチップ７Ｂのオフセット量Ｘは２８０μｍとなる。つまり、第２のメモリチップ７Ｂのオフセット量Ｘを２８０μｍまで低減した場合においても、下段側のメモリチップ７Ａの電極パッド１０Ａに対して第２の金属ワイヤ１２Ｂを良好に接続することができる。第２のメモリチップ７Ｂのオフセット量Ｘの低減することで、より小型の半導体デバイス１を実現することが可能となる。所定サイズの半導体デバイス１を構成する場合には、搭載する半導体チップの大型化を図ることが可能となる。
【００３７】
この実施形態による第２の金属ワイヤ１２Ｂの第１のメモリチップ７Ａに対する接続構造を適用することによって、第２の金属ワイヤ１２Ｂの接続工程を第１のメモリチップ７Ａ上に第２のメモリチップ７Ｂを積層した後に実施することができる。つまり、配線基板２上に第１および第２のメモリチップ７Ａ、７Ｂを順に積層した後に、各チップ７Ａ、７Ｂに対してワイヤボンディングを実施することができる。これによって、半導体デバイス１の製造工程が簡素化され、製造コストの削減等を図ることが可能となる。ただし、半導体デバイス１を作製するにあたって、メモリチップ７Ａ、７Ｂの搭載工程とワイヤボンディング工程とを別々に実施することを除外するものではない。
【００３８】
前者の製造工程においては、配線基板２上への第１のメモリチップ７Ａの搭載工程、第１のメモリチップ７Ａ上への第２のメモリチップ７Ｂの積層工程、第１の電極パッド１０Ａ上への金属バンプ１５の形成工程、第１の金属ワイヤ１２Ａの接続工程、第２の金属ワイヤ１２Ｂの接続工程の順に実施される。後者の製造工程においては、配線基板２上への第１のメモリチップ７Ａの搭載工程、第１の電極パッド１０Ａ上への金属バンプ１５の形成工程、第１の金属ワイヤ１２Ａの接続工程、第１のメモリチップ７Ａ上への第２のメモリチップ７Ｂの積層工程、第２の金属ワイヤ１２Ｂの接続工程の順に実施される。
【００３９】
ところで、第２のメモリチップ７Ｂのオフセット量Ｘ（第２のメモリチップ７Ｂの短辺方向へのずらし量）を低減した場合、第１の電極パッド１０Ａと第２の電極パッド１０Ｂとの間の距離（直線距離）が短くなる。このため、場合によっては第２の金属ワイヤ１２Ｂのワイヤ長（ワイヤリングする長さ）が不足することが考えられる。ワイヤ長が不足するとワイヤリング形状が低下したり、また場合によっては第２の金属ワイヤ１２Ｂが第２の半導体チップ７Ｂの角部と接触するおそれ等が生じる。そこで、この実施形態では図５に示すように、第２のメモリチップ７Ｂを短辺方向（ｘ方向）にずらすことに加えて、第１のメモリチップ７Ａに対して長辺方向（ｙ方向）にもずらして配置している。
【００４０】
すなわち、第２のメモリチップ７Ｂは第１のメモリチップ７Ａに対して電極パッド１０の配列方向と直交する方向にオフセットされており、さらに電極パッド１０Ａの配列方向に対してもオフセットされて配置されている。図５において、Ｘ１は電極パッド１０の配列方向と直交する方向（メモリチップ７の短辺方向）へのオフセット量、Ｘ２は電極パッド１０の配列方向への方向（メモリチップ７の長辺方向）へのオフセット量を示している。前述したように、第１のオフセット量Ｘ１を２８０μｍとした場合において、第２のオフセット量Ｘ２を例えば１３５μｍとすると、第２の電極パッド１０Ｂは第２のオフセット量Ｘ１の分だけ第１の電極パッド１０Ａからずれた位置に配置される。
【００４１】
上述したように、第２のメモリチップ７Ｂを第１のメモリチップ７Ａに対して長辺方向（ｙ方向）にオフセットさせ、その分だけ第２の電極パッド１０Ｂを第１の電極パッド１０Ａからずれた位置に配置することによって、第２の金属ワイヤ１２Ｂを電極パッド１０の配列方向と直交する方向（メモリチップ７の短辺方向）に対して斜め方向にワイヤリングされることになる。すなわち、第２の金属ワイヤ１２Ｂをメモリチップ７の短辺方向に対して角度θを持たせてワイヤリングすることができる。ワイヤリング性等を考慮して、角度θは４５°以下とすることが好ましい。これによって、第２の金属ワイヤ１２Ｂのワイヤ長（ワイヤリングする長さ）を保つことが可能となる。
【００４２】
例えば、第１のオフセット量Ｘ１を２８０μｍ、第２のオフセット量Ｘ１を１３５μｍとした場合、第２の金属ワイヤ１２Ｂのワイヤリング角度θ（第２の金属ワイヤ１２Ｂのワイヤリング方向とメモリチップ７の短辺方向との間の度）は約２５°となる。従って、第２のメモリチップ７Ｂをオフセットさせない場合（第２の金属ワイヤ１２Ｂのワイヤ長は２８０μｍとなる）に比べて、第２の金属ワイヤ１２Ｂのワイヤ長を伸ばす（第２の金属ワイヤ１２Ｂを約２５°の角度にワイヤリングした場合のワイヤ長は約３１０μｍとなる）ことができる。これによって、第２の金属ワイヤ１２Ｂのワイヤ長が不足することによる欠点（ワイヤリング形状の低下等）を解消することが可能となる。
【００４３】
上述したように、第２のメモリチップ７Ｂの短辺方向（ｘ方向）へのオフセットと長辺方向（ｙ方向）へのオフセットとを組み合せて適用することによって、第２の金属ワイヤ１２Ｂの下段側の半導体チップ７Ａの電極パッド１０Ａに対する接続性と第２の金属ワイヤ１２Ｂ自体のワイヤリング形状等を共に良好に保つことができる。従って、半導体デバイス１の小型化、あるいは搭載する半導体チップ７の大型化等を図った上で、金属ワイヤ１２Ｂによる接続信頼性を高めることが可能となる。すなわち、小型で信頼性に優れる半導体デバイス１を提供することができる。
【００４４】
なお、本発明の半導体デバイスは上記した実施形態に限定されるものではなく、配線基板上に複数の半導体チップを階段状に積層して搭載する各種の半導体デバイスに適用可能である。本発明の半導体デバイスの具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれる。
【符号の説明】
【００４５】
１…半導体デバイス、２…配線基板、５…接続パッド、６Ａ，６Ｂ…パッド領域、７Ａ…第１のメモリチップ、７Ｂ…第２のメモリチップ、９…コントローラチップ、１０Ａ…第１の電極パッド、１０Ｂ…第２の電極パッド、１２Ａ…第１の金属ワイヤ、１２Ｂ…第２の金属ワイヤ、１３…電極パッド、１４…第３の金属ワイヤ、１５…金属バンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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