(57)【要約】【課題】逆スタガ型のＴＦＴをマスク数を削減して形成する場合、アモルファスシリコンを用いる場合にはチャネルシリコン層とコンタクトシリコン層とを重ねて形成し、コンタクト層をエッチングすることでチャネル層を形成することができたが、ポリシリコンを用いる場合には、レーザーアニールを行う際に、チャネルシリコン層とコンタクトシリコン層とが熔融して混合してしまうため、この製造方法が使えないという課題があった。【解決手段】第１多階調マスクを用いて形成した第１厚フォトレジスト層１２３Ａをマスクとしてイオンドーピングを行い、半導体層１１１が露出している領域と、第１薄フォトレジスト層１２３Ｂとを透過させて半導体層１１１中にリンのドーピングを行う。次に第１厚フォトレジスト層１２３Ａと、第１薄フォトレジスト層１２３Ｂとをマスクとして、半導体層１１１をエッチングすることで、フォトマスクの使用枚数を削減する。【選択図】図４
2010177325.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体を用いた基板上にゲート電極を形成する工程と、
ゲート絶縁層を積層する工程と、
平面視で前記ゲート電極と交差する領域を含む半導体層を積層する工程と、
第１フォトレジスト層を積層する工程と、
前記基板表面での平面視では前記ゲート電極により横断される島状の形状を有し、かつ前記ゲート電極が横断する方向と交差する線による断面形状では、前記ゲート電極の少なくとも一部を覆う第１厚フォトレジスト層と、前記第１厚フォトレジスト層の両側面に、前記第１厚フォトレジスト層よりも薄い第１薄フォトレジスト層と、を含む形状に、第１多階調マスクを用いて前記第１フォトレジスト層を加工する工程と、
（Ａ）前記第１厚フォトレジスト層をマスクとして不純物添加を行い、ソース領域とドレイン領域を形成する工程と、
（Ｂ）前記第１厚フォトレジスト層と前記第１薄フォトレジスト層と、をマスクとして前記半導体層をエッチングする工程と、
前記第１厚フォトレジスト層と前記第１薄フォトレジスト層を含む前記基板をエッチングし、前記第１薄フォトレジスト層を除去すると同時に、前記断面形状で、前記第１厚フォトレジスト層の両側面をエッチングする工程と、
側面がエッチングされた前記第１厚フォトレジスト層をマスクとして、前記ソース領域と前記ドレイン領域よりも少ない量で、前記ソース領域と同じ導電型を示す不純物の添加を行い、ソース側低濃度前駆領域と、ドレイン側低濃度前駆領域と、前記基板表面での平面視にて、前記ソース側低濃度前駆領域と、前記ドレイン側低濃度前駆領域に挟まれるチャネル前駆領域を形成する工程と、
前記第１厚フォトレジスト層を除去する工程と、
金属層を形成する工程と、
第２フォトレジスト層を形成する工程と、
前記基板表面での平面視に対応する平面形状として、前記チャネル前駆領域よりも幅方向に対して内側に収めたチャネル領域を覆う領域と、前記ソース側低濃度前駆領域よりも幅方向に対して内側に収めたソース側低濃度領域を覆う領域と、前記ドレイン側低濃度前駆領域よりも幅方向に対して内側に収めたドレイン側低濃度領域を覆う、前記第２フォトレジスト層の少なくとも一部を用いた構造を含み、かつ前記ゲート電極により横断される前記第２フォトレジスト層を用いた島状の形状をなし、かつ前記ゲート電極が横断される面で見た断面形状としては、前記ゲート電極の少なくとも一部を覆う第２薄フォトレジスト層と、前記第２薄フォトレジスト層の両側面に、前記第２薄フォトレジスト層よりも厚い第２厚フォトレジスト層と、を含む形状に第２多階調マスクを用いて前記第２フォトレジスト層を加工する工程と、
前記第２薄フォトレジスト層と前記第２厚フォトレジスト層と、をマスクとして前記金属層をエッチングすると同時に、前記チャネル前駆領域と前記ソース側低濃度前駆領域と前記ドレイン側低濃度前駆領域をエッチングし、前記チャネル領域と前記ソース側低濃度領域と前記ドレイン側低濃度領域を形成する工程と、
前記第２厚フォトレジスト層と前記第２薄フォトレジスト層を含む前記基板をエッチングし、前記第２薄フォトレジスト層を除去する工程と、
前記第２厚フォトレジスト層をマスクとして前記金属層をエッチングし、ソース電極とドレイン電極を形成する工程と、
前記第２厚フォトレジスト層を除去する工程と、を含み、かつ前記（Ａ）の工程と前記（Ｂ）との工程を順不同で行うことを特徴とする薄膜トランジスターの製造方法。
【請求項２】
請求項１に記載の薄膜トランジスターの製造方法であって、前記第２厚フォトレジスト層をマスクとして前記金属層をエッチングする工程は前記金属層と前記半導体層とで選択比を取れるエッチング液を用いてウェットエッチングを行うことを特徴とする薄膜トランジスターの製造方法。
【請求項３】
請求項１または２に記載の薄膜トランジスターの製造方法であって、前記金属層はチタン、または銅を添加したアルミニウム、またはチタンと銅を添加したアルミニウムの積層構造であり、前記半導体層はシリコンであり、前記エッチング液はフッ化アンモニウムとリン酸、硝酸、酢酸の混合液、または当該混合液に純水を加えたものであることを特徴とする薄膜トランジスターの製造方法。
【請求項４】
請求項１から３のいずれか一項に記載の薄膜トランジスターの製造方法であって、前記第２厚フォトレジスト層の幅方向におけるパターン幅が、前記チャネル領域のパターン幅よりも大きいことを特徴とする薄膜トランジスターの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスターの製造方法に関する。
【背景技術】
【０００２】
近年、有機エレクトロルミネッセンス（以下、有機ＥＬと呼称する）装置や液晶装置を制御する半導体装置として、薄膜トランジスター（以下、ＴＦＴと呼称する）が用いられてきている。ＴＦＴは透明なガラス基板やプラスチック基板上に形成することが可能である。その中でも、半導体層と基板との間にゲート電極を配置する逆スタガ型ＴＦＴは、順スタガ型のＴＦＴと比べ、ソース・ドレイン領域とソース・ドレイン電極と、を層間絶縁層を介して電気的に分離することなく直接重ねて形成できるという利点を有している。そのため、逆スタガ型ＴＦＴは、順スタガ型ＴＦＴと比べた場合、ソース・ドレイン領域とソース・ドレイン電極との間に層間絶縁層を形成し、フォトリソグラフ工程によりエッチング加工する工程を省略することができ、低コスト化、ＴＡＴの短縮を行うことが可能となる。
【０００３】
製造工程の中でも、フォトリソグラフ工程を少なくすることは、低コスト化やＴＡＴ短縮に効果的である。そのため、さまざまな製造方法が提案されており、例えば特許文献１、特許文献２、特許文献３にその製造方法が記載されている。これらの製造方法では、半導体層としてアモルファスシリコン層を用い、チャネル用アモルファスシリコン層と、コンタクト用アモルファスシリコン層（不純物濃度が高い層）と、を積層し、チャネル部分のコンタクト用アモルファスシリコン層を、電極領域等をマスクとして除去する工程を用いてチャネル領域を形成している。つまり、電極形成用のフォトマスクと、チャネル領域を形成するフォトマスクと、を兼用させることでフォトマスク数を削減している。
【０００４】
また、基板裏面から露光用の光を入射させ、ゲート電極をフォトマスクとして用い、自己整合的にソース・ドレインが形成されるべき領域が開口されたフォトレジスト形状を形成し、不純物を注入してソース・ドレイン領域を形成する裏面露光技術が知られている。
【０００５】
ところで、半導体層の物性として、アモルファスシリコン層は、電子移動度が１ｃｍ2Ｖ-1ｓ-1程度と、ポリシリコン層の１００ｃｍ2Ｖ-1ｓ-1程度と比べ、２桁程度低い。そのため、昨今ではより高い動作速度が得られるポリシリコン層を用いてＴＦＴを形成する場合が増えてきている。ポリシリコン層を用いる場合、移動度の向上に伴い、ホットキャリアが発生するようになり、ＴＦＴの性能や信頼性が低下するという懸念がある。そこで、ホットキャリアの発生を抑えるべく、チャネル領域とソース・ドレイン領域との間に、チャネル領域とソース・ドレイン領域の間の抵抗値を持ち、ソース・ドレイン領域と同極性のソース側低濃度領域と、ドレイン側低濃度領域を形成し、ＴＦＴ中での電界を分散させ、ホットキャリアの発生を抑える技術を用いることが好適とされている。
【０００６】
【特許文献１】特開平１１−３０７７８０号公報
【特許文献２】特開２００２−２６３３３号公報
【特許文献３】特開２００６−１０８６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ポリシリコン層を形成する場合には、一旦アモルファスシリコン層を形成した後、レーザーアニール法や、固層成長法等を用いてポリシリコン層を形成する製造方法で基板が受ける熱負荷を低減できるため、例えばガラス基板を用いる場合に好適に用いられる。
【０００８】
上記した方法でポリシリコン層を形成する場合、チャネル用アモルファスシリコン層と、コンタクト用アモルファスシリコン層と、を積層しても、レーザーアニール法を行う場合では一旦アモルファスシリコン層を局部的に溶解させるため、チャネル用アモルファスシリコン層と、コンタクト用アモルファスシリコン層とが混合され、均質なポリシリコン層が形成されてしまい、チャネル用アモルファスシリコン層が消失してしまい、ＴＦＴが形成できなくなるという課題がある。また、固層成長法も６００℃以上の温度で１０時間以上の熱処理が必要となり、不純物拡散によりチャネル用アモルファスシリコン層が消失するという課題がある。従って、特許文献１、特許文献２、特許文献３の技術をポリシリコン層を用いたＴＦＴの製造方法として転用することは著しく困難である。加えて、電界緩和領域として機能するソース側低濃度領域と、ドレイン側低濃度領域を形成するための方策は記載されておらず、ＴＦＴ製造に用いるフォトマスク数を低減する製造方法は提示されていない。
【０００９】
また、裏面露光技術を用いた場合、基板から見た平面視にて、ゲート電極端と、ソース・ドレイン領域端とが自己整合的に一致する。この場合、ソース・ドレイン領域に印加される電界は主としてゲート電極端と対応する領域で吸収される。従って、ゲート電極端と対応する位置での電界強度が大きくなるためホットキャリアが発生し、ホットキャリアにより伝導度が変調される。そのため、特にアナログ信号を扱う場合、歪が発生する。また、ホットキャリアによりＴＦＴの信頼性も低下するという課題がある。この場合においても、電界緩和領域として機能するソース側低濃度領域と、ドレイン側低濃度領域を形成するための方策は記載されておらず、ＴＦＴ製造に用いるフォトマスク数を低減する製造方法は提示されていない。
【課題を解決するための手段】
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態または適用例として実現することが可能である。
【００１１】
ここで、以下用いる用語について定義を行う。「上」とは、基板からゲート電極方向に向かう、基板の法線方向を指すものと定義する。また、「幅」とは、ゲート電極上での電流経路と直交する方向の長さと定義し、「幅方向」とは、基板の平面視でゲート電極と重なるチャネル領域における電流経路と直交する方向と定義する。
【００１２】
［適用例１］本実施形態にかかる薄膜トランジスターの製造方法は、絶縁体を用いた基板上にゲート電極を形成する工程と、ゲート絶縁層を積層する工程と、平面視で前記ゲート電極と交差する領域を含む半導体層を積層する工程と、第１フォトレジスト層を積層する工程と、前記基板表面での平面視では前記ゲート電極により横断される島状の形状を有し、かつ前記ゲート電極が横断する方向と交差する線による断面形状では、前記ゲート電極の少なくとも一部を覆う第１厚フォトレジスト層と、前記第１厚フォトレジスト層の両側面に、前記第１厚フォトレジスト層よりも薄い第１薄フォトレジスト層と、を含む形状に、第１多階調マスクを用いて前記第１フォトレジスト層を加工する工程と、（Ａ）前記第１厚フォトレジスト層をマスクとして不純物添加を行い、ソース領域とドレイン領域を形成する工程と、（Ｂ）前記第１厚フォトレジスト層と前記第１薄フォトレジスト層と、をマスクとして前記半導体層をエッチングする工程と、前記第１厚フォトレジスト層と前記第１薄フォトレジスト層を含む前記基板をエッチングし、前記第１薄フォトレジスト層を除去すると同時に、前記断面形状で、前記第１厚フォトレジスト層の両側面をエッチングする工程と、側面がエッチングされた前記第１厚フォトレジスト層をマスクとして、前記ソース領域と前記ドレイン領域よりも少ない量で、前記ソース領域と同じ導電型を示す不純物の添加を行い、ソース側低濃度前駆領域と、ドレイン側低濃度前駆領域と、前記基板表面での平面視にて、前記ソース側低濃度前駆領域と、前記ドレイン側低濃度前駆領域に挟まれるチャネル前駆領域を形成する工程と、前記第１厚フォトレジスト層を除去する工程と、金属層を形成する工程と、第２フォトレジスト層を形成する工程と、前記基板表面での平面視に対応する平面形状として、前記チャネル前駆領域よりも幅方向に対して内側に収めたチャネル領域を覆う領域と、前記ソース側低濃度前駆領域よりも幅方向に対して内側に収めたソース側低濃度領域を覆う領域と、前記ドレイン側低濃度前駆領域よりも幅方向に対して内側に収めたドレイン側低濃度領域を覆う、前記第２フォトレジスト層の少なくとも一部を用いた構造を含み、かつ前記ゲート電極により横断される前記第２フォトレジスト層を用いた島状の形状をなし、かつ前記ゲート電極が横断される面で見た断面形状としては、前記ゲート電極の少なくとも一部を覆う第２薄フォトレジスト層と、前記第２薄フォトレジスト層の両側面に、前記第２薄フォトレジスト層よりも厚い第２厚フォトレジスト層と、を含む形状に第２多階調マスクを用いて前記第２フォトレジスト層を加工する工程と、前記第２薄フォトレジスト層と前記第２厚フォトレジスト層と、をマスクとして前記金属層をエッチングすると同時に、前記チャネル前駆領域と前記ソース側低濃度前駆領域と前記ドレイン側低濃度前駆領域をエッチングし、前記チャネル領域と前記ソース側低濃度領域と前記ドレイン側低濃度領域を形成する工程と、前記第２厚フォトレジスト層と前記第２薄フォトレジスト層を含む前記基板をエッチングし、前記第２薄フォトレジスト層を除去する工程と、前記第２厚フォトレジスト層をマスクとして前記金属層をエッチングし、ソース電極とドレイン電極を形成する工程と、前記第２厚フォトレジスト層を除去する工程と、を含み、かつ前記（Ａ）の工程と前記（Ｂ）との工程を順不同で行うことを特徴とする。
【００１３】
これによれば、ゲート電極を形成した後、第１多階調マスクと、第２多階調マスクの２枚のマスクでチャネル領域とソース領域、チャネル領域とドレイン領域の継ぎ目あたりに生じる電界集中を緩和するソース側低濃度領域と、ドレイン側低濃度領域を含む薄膜トランジスターを形成することが可能となる。
【００１４】
また、側面がエッチングされた第１厚フォトレジスト層をマスクとして、ソース側低濃度領域と、ドレイン側低濃度領域と、を形成するため、自己整合的に低濃度領域を形成することが可能となり、低濃度領域の寸法、配置を高精度で制御することが可能となり、面内ばらつきの少ない薄膜トランジスターを提供することが可能となる。
【００１５】
また、ソース領域とドレイン領域を第１厚フォトレジスト層をマスクとして不純物添加を行うため、半導体層を形成してから不純物の導入を行うことができる。そのため、アモルファスシリコン層を改質してポリシリコンを形成する場合には困難な構造となる、チャネル領域とコンタクトを取るための不純物層と、を積層した構造を用いることなくソース領域とドレイン領域を形成することが可能となるため、半導体層としてポリシリコン層を用いることが可能となる。また、この製造方法は、半導体層としてアモルファスシリコン層を用いることも可能である。
【００１６】
また、ソース領域端とドレイン領域端と、ゲート電極端とが基板表面で見た平面視にて、ずらすことが可能となる。従って、ゲート電極端と対応する位置での電界強度を下げることができ、ホットキャリアの発生を抑制することが可能となる。
【００１７】
また、チャネル前駆領域、ソース側低濃度前駆領域、ドレイン側低濃度前駆領域の幅方向の端部は、半導体層と第１厚フォトレジスト層とが基板表面で見た平面視にて、自己整合的に一致するため、第１厚フォトレジスト層をマスクとして不純物添加を行う工程で不純物が回りこみ添加され、漏れ電流が発生する場合がある。そこで、チャネル前駆領域、ソース側低濃度前駆領域、ドレイン側低濃度前駆領域よりもそれぞれ幅方向に対して内側に収めたチャネル領域、ソース側低濃度領域、ドレイン側低濃度領域を覆うよう第２フォトレジスト層を配置し、エッチングすることで不純物が回りこみ添加された領域が除去され、チャネル領域、ソース側低濃度領域、ドレイン側低濃度領域を介して流れる漏れ電流を低減することが可能となる。
【００１８】
［適用例２］上記適用例にかかる薄膜トランジスターの製造方法であって、前記第２厚フォトレジスト層をマスクとして前記金属層をエッチングする工程は前記金属層と前記半導体層とで選択比を取れるエッチング液を用いてウェットエッチングを行うことを特徴とする。
【００１９】
上記した適用例によれば、金属層をドライエッチングする場合に用いられる、プラズマ等の影響を回避することが可能となる。金属層をドライエッチングする場合、スパッタ作用によるエッチングも含まれるため、金属層から半導体層への、金属層由来の不純物の侵入（ノックオン）が生じ、半導体層の品質が低下する場合がある。また、ドライエッチングでは、金属層と半導体層との選択比を取ることが難しいが、選択比が取れるエッチング液を用いることで、半導体層の品質低下を防ぎ、かつ金属層を主として除去されるようエッチングすることが可能となる。
【００２０】
［適用例３］上記適用例にかかる薄膜トランジスターの製造方法であって、前記金属層はチタン、または銅を添加したアルミニウム、またはチタンと銅を添加したアルミニウムの積層構造であり、前記半導体層はシリコンであり、前記エッチング液はフッ化アンモニウムとリン酸、硝酸、酢酸の混合液、または当該混合液に純水を加えたものであることを特徴とする。
【００２１】
上記した適用例によれば、選択比を確保した状態で、シリコンからなる半導体層に与える損傷を抑えて金属層をエッチングすることが可能となる。
【００２２】
［適用例４］上記適用例にかかる薄膜トランジスターの製造方法であって、前記第２厚フォトレジスト層の幅方向におけるパターン幅が、前記チャネル領域のパターン幅よりも大きいことを特徴とする。
【００２３】
上記した適用例によれば、第２厚フォトレジスト層の形状に依存する金属層の幅を大きくすることが可能となる。そのため、エッチングに伴う金属層幅の減少を相殺することが可能となる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態：ＴＦＴの構造）
以下、本実施形態にかかるＴＦＴの構造について図面を用いて説明する。図１（ａ）は、本実施形態での製造したＴＦＴの平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ’線断面図である。ＴＦＴ１００は、基板１０１、ゲート電極１０２、ゲート絶縁層１０３、チャネル領域１０４、ソース領域１０５、ソース側低濃度領域１０６、ドレイン領域１０７、ドレイン側低濃度領域１０８、ソース電極１０９、ドレイン電極１１０、半導体層１１１を含む。
【００２５】
基板１０１は、半導体層１１１や、その他の部材を支える機能を有しており、無アルカリガラスが好適に用いられている。
【００２６】
半導体層１１１は、アモルファスシリコンを積層した後、レーザーアニール法等の技術によってポリシリコン化したものが好適に用いられる。レーザーアニール法を用いることで、基板温度の上昇を抑えてアモルファスシリコン層をポリシリコン層に改質することが可能となる。ポリシリコン層の電子移動度は１００ｃｍ2Ｖ-1ｓ-1程度であり、アモルファスシリコン層の電子移動度１ｃｍ2Ｖ-1ｓ-1程度と比べ、２桁程度高い。そのため、半導体層１１１としてポリシリコン層を用いることで、電流駆動能力が高いＴＦＴ１００を提供することが可能となる。本実施形態では、従来フォトマスク削減のための手法として用いられている、コンタクト層と活性層の多重構造を必要とせず、単層構造をとっていることから、より移動度が高いポリシリコン層への改質を可能としている。なお、本実施形態では半導体層１１１としてポリシリコン層を用いているが、これはアモルファスシリコン層を使っても差し支えはなく、移動度は低くなるが、ＴＦＴ１００の製造に伴う熱履歴を低温化することが可能となり、基板１０１として、より耐熱性の低い材料を用いることが可能となる。
【００２７】
半導体層１１１は、レーザーアニール法を用いて改質したポリシリコン層を用いる都合上、アモルファスシリコン層の最表面に印加された熱量でアモルファスシリコン層が全て熔融される必要があるため、層厚として１００ｎｍ以下程度の厚さを用いることが好ましい。本実施形態では、５０ｎｍの厚さに設定している。
【００２８】
ゲート電極１０２は、ゲート絶縁層１０３と協働してチャネル領域１０４に誘起される電荷を制御する機能を有しており、ネオジムを添加したアルミニウムが好適に用いられる。ゲート電極１０２に用いられる物質としては、他にはタンタルやモリブデン、タングステン等の金属材料を用いることができる。
【００２９】
ゲート絶縁層１０３は、上記した機能を有しており、ＣＶＤ法等を用いた酸化珪素が好適に用いられている。
【００３０】
チャネル領域１０４は、ゲート電極１０２に与えられた電位に対応する電荷を誘起し、ソース領域１０５とドレイン領域１０７との間に流れる電流を制御する機能を有している。
【００３１】
ソース領域１０５、ドレイン領域１０７は、それぞれソース電極１０９、ドレイン電極１１０とオーム性コンタクトが得られるよう、例えば１×１０21ｃｍ-3程度の不純物が導入されている。本実施形態では、不純物としてリンを用いている。
【００３２】
ソース側低濃度領域１０６、ドレイン側低濃度領域１０８は、それぞれ基板１０１に対応する平面視にて電界が集中するゲート電極１０２の端部の電界を緩和するよう、電界をソース側低濃度領域１０６、ドレイン側低濃度領域１０８で受け止めることでホットキャリアの発生や、電界集中によるＴＦＴ１００の耐圧低下を抑制する機能を有している。ポリシリコン層はアモルファスシリコン層と比べ移動度が高いため、電荷の移動速度が大きくなり、より大きなエネルギーを持ち、よりホットになり易い。そのため、アモルファスシリコン層を用いた構成には通常用いないソース側低濃度領域１０６、ドレイン側低濃度領域１０８が必要となる。本実施形態では、ソース側低濃度領域１０６、ドレイン側低濃度領域１０８には不純物としてリンを３×１０18ｃｍ-3程度の濃度となるよう導入している。
【００３３】
ソース電極１０９、ドレイン電極１１０は、それぞれソース領域１０５、ドレイン領域１０７に電位や電流を供給すべく、外部回路と電気的に接合させる機能を有している。材質としては、金属材料一般を用いることができるが、本実施形態では化学的に安定でかつ加工性に優れた材質としてチタン／銅を添加したアルミニウム／チタンの３層構造を用い、層厚はそれぞれ１００ｎｍ／３００ｎｍ／１００ｎｍとした金属材料を用いている。
【００３４】
（第２の実施形態：ＴＦＴの製造方法）
以下、本実施形態にかかるＴＦＴの製造方法について図面を用いて説明する。図２（ａ）〜（ｃ）、図３、図４（ａ）、（ｂ）、図５、図６は、本実施形態にかかるＴＦＴの製造工程を示す工程断面図である。また、図７（ａ）、（ｂ）は、本実施形態にかかるＴＦＴの製造工程の要所を示す平面図である。以下、この工程断面図を用いて説明を行う。
【００３５】
まず、工程１として基板１０１にゲート電極前駆体１０２Ａを形成する。本実施形態では、基板１０１に無アルカリガラスを用いている。そして、ゲート電極前駆体１０２Ａはネオジムを添加したアルミニウムを用いている。ネオジムを添加したアルミニウムは、耐ヒロック性が高く、かつエッチングが容易であり、電気抵抗が低いため好適である。ネオジムを添加したアルミニウムは、例えばスパッタ法を用いて形成することができる。なお、ゲート電極前駆体１０２Ａの材質は、ネオジムを添加したアルミニウムに限定されるものではなく、金属一般を用いることが可能であり、チタン、タンタル、タングステン、モリブデン等を用いることができる。そして、フォトレジスト１２１を塗布した後、パターニングし、塩素ガスに塩化硼素ガスを混入したエッチングガスを用いてＩＣＰエッチング装置等を用いてエッチングする。エッチング条件の一例としては、例えばＩＣＰエッチング装置を用いた場合に、プラズマ励起出力３ｋＷ、プラズマ引き込み出力３ｋＷ、圧力１．３Ｐａ、塩素流量２００ｓｃｃｍ、塩化硼素流量２５ｓｃｃｍ程度の条件を用いることができる。ここまでの工程を終えた工程断面図を図２（ａ）に示す。次に、酸素やアルゴンを用いてフォトレジスト１２１をアッシングし除去する。ここで、ゲート電極前駆体１０２Ａはマスク蒸着法等を用いて形成しても良く、フォトマスクを用いた製造工程に限定されるものではない。
【００３６】
次に、工程２として、ゲート絶縁層１０３を形成する。ゲート絶縁層１０３は、ＣＶＤ法等を用いて形成することができる。本実施形態では、ＥＣＲプラズマ化学気相堆積法等を用いて、ゲート絶縁層１０３として酸化シリコン層を７５ｎｍ程度堆積している。
【００３７】
次に、アモルファスシリコン層１１１ＡをプラズマＣＶＤ法等により堆積する。層厚は、３０ｎｍ以上１００ｎｍ以下の値をとることが望ましい。３０ｎｍ以上の厚さを有することで、アモルファスシリコン層１１１Ａを後述するレーザーアニール工程でポリシリコン層からなる半導体層１１１に改質した後でも半導体層１１１が島状に凝集されることなく残される。また、１００ｎｍ以下の値をとることで後述するレーザー光による熔融／再結晶化処理で、アモルファスシリコン層１１１Ａの深部まで熔融させることが可能となり、再結晶工程を実行することが可能となる。本実施形態では、５０ｎｍの層厚でアモルファスシリコン層１１１Ａを形成している。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。ここまでの工程を終えた状態での工程断面図を図２（ｂ）に示す。また、後述するレーザー光による熔融／再結晶化処理を行う前に、アモルファスシリコン層１１１Ａを４００℃程度で１０分ほど加熱し、脱水素処理を行っても良い。この場合には、後述するレーザー光による熔融／再結晶化処理でアブレーション（レーザーアニールを行う際に、レーザー光が照射された領域が吹き飛ぶ現象）の発生が抑えられ、半導体層１１１をより均質な状態で提供することが可能となる。
【００３８】
次に、工程３として、ＸｅＣｌ（３０８ｎｍ），ＡｒＦ（１９３ｎｍ），ＫｒＦ（２４８ｎｍ），ＸｅＦ（３５３ｎｍ）等のエキシマレーザーを用いて、エネルギー密度をたとえば３００ｍＪ／ｃｍ2〜４００ｍＪ／ｃｍ2に程度に設定し、アモルファスシリコン層１１１Ａにエネルギーを加え、熔融／再結晶化させ、ポリシリコン層に改質された半導体層１１１を形成する。本実施形態では、後述するチャネル領域１０４とソース領域１０５、チャネル領域１０４とドレイン領域１０７とを層厚方向に重ねる構造を用いていないため、アモルファスシリコン層１１１Ａを改質して半導体層１１１を形成することが容易に行える。ここまでの工程を終えた状態での工程断面図を図２（ｃ）に示す。
【００３９】
次に、工程４として、フォトレジストを塗布・熱処理させることで第１フォトレジスト層１２３を形成する。そして、第１多階調マスク１２４を用いて露光・現像し、第１厚フォトレジスト層１２３Ａと第１薄フォトレジスト層１２３Ｂを形成する。第１多階調マスク１２４の構成としては、微細パターンをぼかして半透過部を形成するものや、透過率そのものを下げた層を積層したものが一般的である。本実施形態では、透過率そのものを下げた層を積層した第１多階調マスク１２４を用いている。第１薄フォトレジスト層１２３Ｂに対応する第１多階調マスク１２４の透過率は、３０％〜６０％程度となるものが好適に用いられる。本実施形態では透過率４０％のものを用いている。また、露光条件としては、ｉ線（水銀ランプの輝線スペクトル：波長３６５ｎｍ）を用いて露光量６０ｍＪ／ｃｍ2としている。この条件で露光すると、第１厚フォトレジスト層１２３Ａの厚さは１μｍ、第１薄フォトレジスト層１２３Ｂの厚さは２００ｎｍ程度になる。露光中での工程断面図を図３に示す。
【００４０】
次に、工程５として、第１厚フォトレジスト層１２３Ａをマスクとしてイオンドーピングを行い、半導体層１１１が露出している領域と、第１薄フォトレジスト層１２３Ｂとを透過させて半導体層１１１中にリンのドーピングを行う。注入条件はバイアス電圧７０ＫｅＶ、ドーズ量２×１０15ｃｍ-2程度で行う。なお、イオンドーピングとは、イオン化したガスを質量分離せず、そのまま加速して基板に注入させる技術であり、主に大面積基板に効率良くイオンを注入し生産性を向上させるために開発された技術である。イオンドーピング中での工程断面図を図４（ａ）に示す。
【００４１】
次に、工程６として、第１厚フォトレジスト層１２３Ａと、第１薄フォトレジスト層１２３Ｂとをマスクとして、半導体層１１１をエッチングする。ここまでの工程を終えた状態での工程断面図を図４（ｂ）に示す。ここで、工程５と工程６は、その順序を入れ替えて行っても良い。ここまでの工程を終えた状態での平面図を図７（ａ）に示す。なお、図７（ａ）では、視認性の向上のため、第１厚フォトレジスト層１２３Ａと、第１薄フォトレジスト層１２３Ｂを外した状態で平面図を記載している。図７（ａ）に示すように、第１厚フォトレジスト層１２３Ａの端部の位置は、半導体層１１１の端部の位置と一致する。そして、第１厚フォトレジスト層１２３Ａはイオンドーピング工程のマスクとしても用いられている。そのため、イオンドーピングを行う際に回りこみが生じ、チャネル前駆領域１０４Ａの両端と、ソース側低濃度前駆領域１０６Ａ、ドレイン側低濃度前駆領域１０８Ａの両端に位置する長楕円形状で示される領域に不純物が寄生的に注入される。なお、チャネル前駆領域１０４Ａ、ソース側低濃度前駆領域１０６Ａ、ドレイン側低濃度前駆領域１０８Ａについての説明は後述する。
【００４２】
次に、工程７として、第１薄フォトレジスト層１２３Ｂをエッチング（アッシング条件で行う）して除去し、同時に第１厚フォトレジスト層１２３Ａのエッチングを行い幅を狭くする。好ましくは、第１厚フォトレジスト層１２３Ａの両側面をゲート電極１０２の両側面より各々内側に収めるように、第１厚フォトレジスト層１２３Ａの幅を狭くする。そして、幅を狭くした第１厚フォトレジスト層１２３Ａをマスクとして、イオンドーピング工程を用いて、半導体層１１１中にリンのドーピングを行い、ソース側低濃度前駆領域１０６Ａ、ドレイン側低濃度前駆領域１０８Ａを形成する。注入条件はバイアス電圧５ＫｅＶ、ドーズ量４×１０13ｃｍ-2程度で行う。イオンドーピング中での工程断面図を図５（ａ）に示す。ソース側低濃度前駆領域１０６Ａ、ドレイン側低濃度前駆領域１０８Ａの長さは、第１厚フォトレジスト層１２３Ａのエッチングにより定まるため、自己整合的に形成される。そのため、ドレイン側低濃度前駆領域１０８Ａの長さは面内分布が少なくなり、かつ製造ロット間でも高い均一性をもって形成できる。続けてアッシングを行い、第１厚フォトレジスト層１２３Ａを除去する。
【００４３】
次に、工程８として、金属層１２５を形成する。金属層１２５としては、エッチング加工可能な金属一般、または上記した金属の合金や、上記した金属、合金の多層構造を用いることができる。本実施形態では、チタン／銅を添加したアルミニウム／チタンの３層構造を用い、層厚はそれぞれ１００ｎｍ／３００ｎｍ／１００ｎｍとしている。金属層１２５の形成方法としてはスパッタ法で形成したものを用いている。続けて、フォトレジストを塗布・熱処理させることで第２フォトレジスト層１２６を形成する。そして、第２多階調マスク１２７を用いて露光・現像し、第２厚フォトレジスト層１２６Ａと第２薄フォトレジスト層１２６Ｂを形成する。第２多階調マスク１２７は、不純物が寄生的に注入された、チャネル前駆領域１０４Ａの両端と、ソース側低濃度前駆領域１０６Ａ、ドレイン側低濃度前駆領域１０８Ａの両端を露出するパターンを備えている。すなわち、第２多階調マスク１２７は、チャネル前駆領域１０４Ａ、ソース側低濃度前駆領域１０６Ａ、ドレイン側低濃度前駆領域１０８Ａのパターンよりも、チャネル前駆領域１０４Ａの幅方向（チャネル領域１０４に流れる電流の向きと直交する方向）で見て、内側に収められたパターン形状を有している。そのため、工程５でのイオンドーピングにより、不純物が寄生的に注入された領域は、後述する金属層１２５のエッチング工程とともにエッチングされる。
【００４４】
第２多階調マスク１２７の構成として、第２薄フォトレジスト層１２６Ｂに対応する第２多階調マスク１２７の透過率は、３０％〜６０％程度となるものが好適に用いられる。本実施形態では透過率４０％のものを用いている。また、露光条件としては、ｉ線（水銀ランプの輝線スペクトル：波長３６５ｎｍ）を用い、露光量としては１５０ｍＪ／ｃｍ2というエネルギー量で照射している。この条件で露光すると、第２厚フォトレジスト層１２６Ａの厚さは１．５μｍ、第２薄フォトレジスト層１２６Ｂの厚さは６００ｎｍ程度になる。露光中での工程断面図を図５（ｂ）に示す。
【００４５】
次に、工程９として、第２厚フォトレジスト層１２６Ａと第２薄フォトレジスト層１２６Ｂをマスクとして金属層１２５をエッチングする。ここまでの工程を終えた状態での工程断面図を図６（ａ）に示す。また、この状態での平面図を図７（ｂ）に示す。なお、第２フォトレジスト層１２６は、視認性の向上のため省略している。不純物が寄生的に注入された、チャネル前駆領域１０４Ａの両端と、ソース側低濃度前駆領域１０６Ａ、ドレイン側低濃度前駆領域１０８Ａの両端がこの工程により除かれるため、チャネル領域１０４、ソース側低濃度領域１０６、ドレイン側低濃度領域１０８がこの工程で形成される。
【００４６】
なお、ここでは金属層１２５をエッチングするフォトマスクの形状として、チャネル領域１０４、ソース側低濃度領域１０６、ドレイン側低濃度領域１０８の幅方向（基板１０１の平面視でゲート電極１０２と重なるチャネル領域１０４における電流経路と直交する方向）の寸法と比べ、ソース電極１０９、ドレイン電極１１０（図１参照）のパターンは、幅方向の寸法より大きくしている。このようにパターンを形成することで、エッチングに伴う金属層幅の減少を相殺することが可能となる。
【００４７】
次に、工程１０として、第２フォトレジスト層１２６をアッシング条件でエッチングし、第２薄フォトレジスト層１２６Ｂを除去する。ここまでの工程を終えた状態での工程断面図を図６（ｂ）に示す。
【００４８】
次に、工程１１として、第２厚フォトレジスト層１２６Ａをマスクとして金属層１２５のエッチングを行う。金属層１２５のエッチングには、チャネル領域１０４に与える損傷が少ないウェットエッチングを用いることができる。ウェットエッチング液としては、たとえばフッ化アンモニウムとリン酸、硝酸、酢酸の混合液または当該混合液に純水を加えたものが好適に用いられる。このウェットエッチング液を用いてエッチングを行うことで、選択比を確保した状態で、かつチャネル領域１０４に与える損傷を抑えて金属層１２５をパターニングすることができる。ここで、ウェットエッチングを用いることは必須案件ではなく、ＩＣＰプラズマエッチング等のドライエッチングで行っても良い。そして、アッシングにより第２厚フォトレジスト層１２６Ａを除去することで、図１（ａ）、（ｂ）に示すＴＦＴ１００を形成することが可能となる。
【図面の簡単な説明】
【００４９】
【図１】（ａ）は、本実施形態での製造したＴＦＴの平面図、（ｂ）は、（ａ）のＡ−Ａ’線断面図。
【図２】（ａ）〜（ｃ）は、第２の実施形態にかかる、ＴＦＴの製造工程を示す工程断面図。
【図３】第２の実施形態にかかる、ＴＦＴの製造工程を示す工程断面図。
【図４】（ａ）、（ｂ）は、第２の実施形態にかかる、ＴＦＴの製造工程を示す工程断面図。
【図５】第２の実施形態にかかる、ＴＦＴの製造工程を示す工程断面図。
【図６】第２の実施形態にかかる、ＴＦＴの製造工程を示す工程断面図。
【図７】（ａ）、（ｂ）は、第２の実施形態にかかるにかかるＴＦＴの製造工程の要所を示す平面図。
【符号の説明】
【００５０】
１００…ＴＦＴ、１０１…基板、１０２…ゲート電極、１０２Ａ…ゲート電極前駆体、１０３…ゲート絶縁層、１０４…チャネル領域、１０４Ａ…チャネル前駆領域、１０５…ソース領域、１０６…ソース側低濃度領域、１０６Ａ…ソース側低濃度前駆領域、１０７…ドレイン領域、１０８…ドレイン側低濃度領域、１０８Ａ…ドレイン側低濃度前駆領域、１０９…ソース電極、１１０…ドレイン電極、１１１…半導体層、１１１Ａ…アモルファスシリコン層、１２１…フォトレジスト、１２３…第１フォトレジスト層、１２３Ａ…第１厚フォトレジスト層、１２３Ｂ…第１薄フォトレジスト層、１２４…第１多階調マスク、１２５…金属層、１２６…第２フォトレジスト層、１２６Ａ…第２厚フォトレジスト層、１２６Ｂ…第２薄フォトレジスト層、１２７…第２多階調マスク。
【図１】
2010177325.tif 000003
【図２】
2010177325.tif 000004
【図３】
2010177325.tif 000005
【図４】
2010177325.tif 000006
【図５】
2010177325.tif 000007
【図６】
2010177325.tif 000008
【図７】
2010177325.tif 000009