(57)【要約】【課題】隣接メモリセルの影響による閾値電圧の変動を抑制する。【解決手段】データが消去された消去状態を示す負の値の閾値電圧分布Ｅ、及びデータが書き込まれた書き込み状態を示す閾値電圧分布Ａ，Ｂ，Ｃにより２ビットのデータを１のメモリセルに記憶する。データの書き込み動作において、閾値電圧分布Ａ，Ｂ，Ｃを与えるようにデータ書き込みを行う場合には、ベリファイ電圧ＶＡＶ、ＶＢＶ、ＶＣＶを印加してその書き込み状態を確認する。消去状態が維持されるメモリセルにおいては、等価的に負の値のベリファイ電圧ＶＥＶを印加して閾値電圧分布Ｅの下限値を調整する。【選択図】図８
2010225220.tif 000002
【特許請求の範囲】
【請求項１】
負の値を有しデータが消去された消去状態を示す閾値電圧分布、及び前記消去状態を示す閾値電圧分布よりも高い値を有しデータが書き込まれた書き込み状態を示す複数通りの閾値電圧分布により複数ビットのデータを記憶するメモリセルを複数配列してなるメモリセルアレイと、
前記メモリセルに対するデータの書き込み動作、データの書き込みを確認する書き込みベリファイ動作、及びデータの読み出し動作を制御する制御回路と
を備え、
前記制御回路は、データの書き込み動作において、
前記消去状態を示す閾値電圧分布よりも高い閾値電圧分布を与えるようにデータ書き込みを行う前記メモリセルの制御ゲートに対しては、所定のベリファイ電圧を印加してその書き込み状態を確認すると共に、
前記消去状態が維持されるメモリセルにおいては、所定のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整する
こと特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、
前記書き込み状態を示す閾値電圧分布の下限値よりも小さい第３ベリファイ電圧を用いて前記消去状態を示す閾値電圧分布を正方向に移動させるフォギー書き込み動作と、
前記書き込み状態を示す閾値電圧分布の下限値と等しい第４ベリファイ電圧を用いて前記フォギー書き込み動作後の閾値電圧分布を更に正方向に移動させるファイン書き込み動作と
を実行可能に構成され、
前記フォギー書き込み動作では、前記消去状態が維持されるメモリセルに対し、第１のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整し、
前記ファイン書き込み動作では、前記消去状態が維持されるメモリセルに対し、前記第１のベリファイ電圧よりも絶対値が小さい第２のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、
前記ファイン書き込み動作が終了した第１メモリセルからビット線方向に２つ離れた第２のメモリセルにフォギー書き込み動作を行い、その後前記ビット線方向において前記第１メモリセルに隣接し前記フォギー書き込み動作が完了済みの第２メモリセルに対しファイン書き込み動作を実行する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１及び第２のベリファイ電圧は、読み出し動作の際に非選択のメモリセルに印加され保持データに拘わらず前記メモリセルを導通させる読み出し電圧の大きさに従って設定されることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
負の値を有しデータが消去された消去状態を示す閾値電圧分布、及び前記消去状態を示す閾値電圧分布よりも高い値を有しデータが書き込まれた書き込み状態を示す複数通りの閾値電圧分布により複数ビットのデータを記憶するメモリセルを複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置におけるデータ書き込み方法において、
前記消去状態を示す閾値電圧分布よりも高い閾値電圧分布を与えるようにデータ書き込みを行う前記メモリセルの制御ゲートに対しては、所定のベリファイ電圧を印加してその書き込み状態を確認するステップと、
前記消去状態が維持されるメモリセルにおいては、所定のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整するステップと、
を備えたことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体装置に関わり、特に電気的書き換え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置、及びそのデータ書き込み方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。
【０００３】
セルの微細化が進んだ高集積化フラッシュメモリでは、隣接セル間の干渉により、データしきい値分布が影響を受ける。特に、多値記憶方式を採用した場合には、２値記憶方式と比べてデータしきい値の幅と間隔を狭く設定することになるため、隣接セル間の干渉がデータの信頼性に大きく影響する。
【０００４】
これに対して、隣接セルの浮游ゲート間の容量結合に起因するデータしきい値変動を防止するフラッシュメモリの書き込み技術は、例えば特許文献１に開示されている。
【０００５】
ところで、ＮＡＮＤセル型フラッシュメモリにおいては、消去状態のメモリセルの閾値電圧は負の値に設定される。メモリセルの微細化が進み、隣接メモリセルの干渉の影響が大になるにつれ、この消去状態のメモリセルの閾値電圧は、より大きな負の値に設定する必要がある。なぜなら、隣接メモリセルに対する書き込み動作等に影響され、消去状態のメモリセルの閾値電圧分布が徐々に正の方向に移動し、ついにはその分布の上限が正の値になることがあり得るからである。このため、微細化の進展に従って、消去状態のメモリセルの閾値電圧分布は、より大きな負の値にせざるを得ない（消去ベリファイ電圧を、絶対値の大きな負の値とする必要がある）。
【０００６】
ただし、このような絶対値の大きい負の値の閾値電圧分布を有する消去状態のメモリセルは、隣接メモリセルにおける閾値電圧を変動させる原因となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１９２７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、隣接メモリセルの影響による閾値電圧の変動を抑制することのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一の態様に係る不揮発性半導体記憶装置は、負の値を有しデータが消去された消去状態を示す閾値電圧分布、及び前記消去状態を示す閾値電圧分布よりも高い値を有しデータが書き込まれた書き込み状態を示す複数通りの閾値電圧分布により複数ビットのデータを記憶するメモリセルを複数配列してなるメモリセルアレイと、前記メモリセルに対するデータの書き込み動作、データの書き込みを確認する書き込みベリファイ動作、及びデータの読み出し動作を制御する制御回路とを備え、前記制御回路は、データの書き込み動作において、前記消去状態を示す閾値電圧分布よりも高い閾値電圧分布を与えるようにデータ書き込みを行う前記メモリセルの制御ゲートに対しては、所定のベリファイ電圧を印加してその書き込み状態を確認すると共に、前記消去状態が維持されるメモリセルにおいては、所定のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整すること特徴とする。
本発明の別の一態様に係る不揮発性半導体記憶装置のデータ書き込み方法は、負の値を有しデータが消去された消去状態を示す閾値電圧分布、及び前記消去状態を示す閾値電圧分布よりも高い値を有しデータが書き込まれた書き込み状態を示す複数通りの閾値電圧分布により複数ビットのデータを記憶するメモリセルを複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置におけるデータ書き込み方法において、前記消去状態を示す閾値電圧分布よりも高い閾値電圧分布を与えるようにデータ書き込みを行う前記メモリセルの制御ゲートに対しては、所定のベリファイ電圧を印加してその書き込み状態を確認するステップと、
前記消去状態が維持されるメモリセルにおいては、所定のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整するステップと、を備えたことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、隣接メモリセルの影響による閾値電圧の変動を抑制することのできる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】４値記憶のフラッシュメモリにおける書き込みデータの例を示す。
【図２】４値記憶のフラッシュメモリにおけるデータ書き込み手順を示す概念図である。
【図３】４値記憶のフラッシュメモリにおけるデータ書き込み手順を示す概念図である。
【図４】本発明が着目した問題点を説明する説明図である。
【図５】本発明が着目した問題点を説明する説明図である。
【図６】本発明が着目した問題点を説明する説明図である。
【図７】本発明の第１の実施の形態に係る半導体記憶装置におけるデータ書き込み方式を示している。
【図８】本発明の第１の実施の形態に係る半導体記憶装置におけるデータ書き込み方式を示している。
【図９】本発明の第１の実施の形態によるＮＡＮＤセル型フラッシュメモリの概略構成を示す構成図である。
【図１０】図９に示すメモリセルアレイ１及びビット線制御回路２の構成を示す回路図である。
【図１１】図１０のメモリセルＭＣの断面図である。
【図１２】図１０の選択ゲートＳ１、Ｓ２の断面図である。
【図１３】メモリセルアレイの１つのＮＡＮＤセルを示す断面図である。
【図１４】データ記憶回路１０の構成例を示す回路図である。
【図１５】第１の実施の形態のＮＡＮＤセル型フラッシュメモリにおける多値書き込み動作及び書き込みベリファイ動作を説明するフローチャートである。
【図１６】第１の実施の形態のＮＡＮＤセル型フラッシュメモリにおける多値書き込み動作及び書き込みベリファイ動作を説明するフローチャートである。
【図１７】本発明の第２の実施の形態に係る半導体記憶装置のデータ書き込み方式を示す概念図である。
【図１８】本発明の第２の実施の形態におけるデータ書き込み方法の手順を示す概念図である。
【発明を実施するための形態】
【００１２】
次に、本発明の実施の形態を、４値記憶方式のＮＡＮＤセル型フラッシュメモリを例として、図面を参照して詳細に説明する。
【００１３】
はじめに、一般的な４値記憶方式のＮＡＮＤセル型フラッシュメモリの書き込み方式の概略を説明する。４値ＮＡＮＤセル型フラッシュメモリは、１つのメモリセルにおける閾値電圧が、４通りの分布を持ち得るように構成されている。図１は、４値ＮＡＮＤセル型フラッシュメモリのメモリセルに記憶される２ビットの４値データ（データ“１１”、“１０”、“０１”、“００”）とメモリセルの閾値電圧分布との関係を示している。なお、図１において、ＶＡ、ＶＢ、ＶＣは４つのデータを読み出す場合に選択ワード線に印加される電圧であり（電圧ＶＡは０Ｖである）、ＶＡＶ、ＶＢＶ、ＶＣＶは、各閾値電圧分布への書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。また、Ｖｒｅａｄは、データの読み出しを行う場合に、ＮＡＮＤセル中の非選択メモリセルに対し印加され、その保持データに拘わらず当該非選択メモリセルを導通させる読み出し電圧を示している。さらに、Ｖｅｖは、メモリセルのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルに印加される消去ベリファイ電圧であり、負の値を有する。その大きさは、隣接メモリセルの干渉の影響を考慮して決定される。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＡＶ＜ＶＢ＜ＶＢＶ＜ＶＣ＜ＶＣＶ＜Ｖｒｅａｄである。
なお、消去ベリファイ電圧Ｖｅｖは前述の通り負の値であるが、実際に消去ベリファイ動作においてメモリセルＭＣの制御ゲートに印加される電圧は、負の値ではなく、ゼロ又は正の値である。すなわち、実際の消去ベリファイ動作においては、メモリセルＭＣのバックゲートに正の電圧を与え、メモリセルＭＣの制御ゲートには、ゼロ又はバックゲート電圧より小さい正の値の電圧を印加している。換言すれば、消去ベリファイ電圧Ｖｅｖは、等価的に負の値を有する電圧である。
【００１４】
ブロック消去後のメモリセルの閾値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”のメモリセルは、それぞれ正の閾値電圧分布Ａ、Ｂ、Ｃを有する（Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”の閾値電圧分布Ａが最も電圧値が低く、データ“００”の閾値電圧分布Ｃが最も電圧値が高く、データ“１０”の閾値電圧分布Ｂは、データ“０１”とデータ“００”の中間の電圧値を有する。なお、図１に示す閾値電圧分布はあくまでも一例であって、本発明はこれに限定されるものではない。例えば、図１では閾値電圧分布Ａ，Ｂ，Ｃは全て正の閾値電圧分布であるとして説明したが、閾値電圧分布Ａは負の電圧の分布であり、閾値電圧分布Ｂ、Ｃが正の電圧の分布であるような場合も、本発明の範囲に含まれる。閾値電圧分布Ｅが負の電圧の分布であれば良い。
【００１５】
１つのメモリセルの２ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々の書き込み動作、つまり、２回の書き込み動作により、メモリセルに書き込まれる。データ“＊＠”と標記するとき、＊は上位ページデータを、＠は下位ページデータを表している。
【００１６】
まず、下位ページデータの書き込みを、図２を参照して説明する。全てのメモリセルは、消去状態の閾値電圧分布Ｅを有し、データ“１１”を記憶しているものとする。図２に示すように、下位ページデータの書き込みを行うと、メモリセルの閾値電圧分布Ｅは、下位ページデータの値（“１”、或いは“０”）に応じて、２つの閾値電圧分布（Ｅ、Ｂ´）に分けられる。すなわち、下位ページデータの値が“１”の場合には、消去状態の閾値電圧分布Ｅを維持する。
【００１７】
一方、下位ページデータの値が“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。具体的には、ベリファイ電位ＶＢＶ´を設定し、このベリファイ電圧ＶＢＶ´以上の閾値電圧となるまで書き込み動作が繰り返される。その結果、メモリセルは、書き込み状態（データ“１０”）に変化する。なお、データ“１０”の閾値電圧分布Ｂ´は、隣接セルへの書き込み動作の影響のため、データ“１１”に比べ広い分布となっている。
【００１８】
次に、上位ページデータの書き込みを、図３を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ（上位ページデータ）と、メモリセルに既に書き込まれている下位ページデータとに基づいて行われる。
【００１９】
即ち、図３に示すように、上位ページデータの値が“１”の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルは、データ“１１”をそのまま維持し、データ“１０”（閾値電圧分布Ｂ´）のメモリセルは、データ“１０”をそのまま維持する。ただし、上述のベリファイ電圧ＶＢＶ´よりも大きい正規のベリファイ電圧ＶＢＶを用いて閾値電圧分布の下限値を調整し、これにより閾値電圧分布の幅を狭めた閾値電圧分布Ｂを形成する。
【００２０】
一方、上位ページデータの値が“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルは、閾値電圧分布Ａのデータ“０１”に変化し、データ“１０”のメモリセルは、閾値電圧分布Ｃのデータ“００”に変化する。このとき、ベリファイ電圧ＶＡＶ、ＶＣＶが用いられて、閾値電圧分布Ａ、Ｃの下限値が調整される。
【００２１】
以上が、一般的な４値記憶方式におけるデータ書き込み方式の一例である。３ビット以上の多ビット記憶方式においても、上記の動作に更に上位のページデータに応じ、閾値電圧分布を８通りに分割する動作が加わるのみであるので、基本的な動作は同様である。
【００２２】
このような複数通りの閾値電圧分布は、図４に示すように、隣接メモリセルにおける動作により、データ書き込み動作の完了後においても変動することがある。データ書き込み動作完了後の閾値電圧分布Ａ、Ｂ、Ｃについては、その変動量を抑制するため、例えば隣接メモリセルへの書き込み順の工夫などを含めた様々な技術が提案されている。また、閾値電圧分布Ａ、Ｂ、Ｃへの書き込みにおいては、それぞれの分布Ａ、Ｂ、Ｃ毎にベリファイ電圧ＶＡＶ、ＶＢＶ、ＶＣＶが設定され、その分布幅を狭める動作が行われる。
【００２３】
一方、消去状態の閾値電圧分布Ｅも、閾値電圧分布Ａ、Ｂ、Ｃと同様に、隣接メモリセルにより変動することがある。例えば、消去動作直後に、図４の分布Ｅのような幅の狭い分布であったものが、図４に示す分布Ｅ´のような幅広の分布となることがある。このような広がった分布になるのは、次のような理由による。
【００２４】
すなわち、図５（ａ）に示すように、消去状態のメモリセルＭＣｎの周囲のメモリセルに書き込まれる閾値電圧分布が殆ど消去状態（Ｅ）である場合には、メモリセルＭＣｎの閾値電圧はあまり変動しない。一方、図５（ｂ）に示すように、消去状態のメモリセルＭＣｎの周囲のメモリセルに書き込まれる閾値電圧分布がＡ、Ｂ、Ｃの閾値電圧分布（データ””０１”、”１０”、”００”）である場合には、メモリセルＭＣｎの閾値電圧の変動量は大きくなる。特に、閾値電圧分布Ｃである隣接メモリセルが多い場合には、メモリセルＭＣｎの閾値電圧の変動量も大きくなる。このように、同じ消去状態のメモリセルであっても、隣接するメモリセルへの書き込み状態に応じて影響の度合いが異なるので、結果として、上記のように幅広の閾値電圧分布Ｅ´が得られることになる。
【００２５】
このように消去状態のメモリセルの閾値電圧分布の幅が広がったとしても、その上限値が電圧ＶＡを超えない限り、その消去状態のメモリセル自体の読み出しには何の問題もない（消去状態、すなわちデータ”１１”のメモリセルが他のデータに誤読み出しされることはない）。ただし、このような広がった閾値電圧分布Ｅ´の下限値が低いままに放置されると、このメモリセルＭＣｎの周囲の隣接メモリセルの閾値電圧を、逆に変動させてしまうということが生じ得ることが、本願の発明者により見出された。
例えば、図６に示すように、このような低い閾値電圧を有する消去状態のメモリセルＭＣｎに隣接するワード線ＷＬｎ−１に読み出し電圧Ｖｒｅａｄが印加されると（（１））、この影響を受けてメモリセルＭＣｎの閾値電圧Ｖｔｈが変動する（（２））。これにより、隣接メモリセル、例えばＭＣｎ＋１の閾値電圧が変動することが生じ得る（（３））。消去状態のメモリセルＭＣｎの負の閾値電圧の絶対値が大きくなるほど、隣接メモリセルに電圧（例えば、読み出し動作時において、ＮＡＮＤストリング中の非選択メモリセルに印加される電圧Ｖｒｅａｄ（４．５Ｖ程度））が印加された場合において、消去状態のメモリセルＭＣｎにおける閾値電圧Ｖｔｈの変動量が大きくなる。消去状態のメモリセルＭＣｎにおいて閾値電圧Ｖｔｈが大きく変動すると、それは隣接する別のメモリセルの閾値電圧を変動させる。このように、消去状態のメモリセルＭＣｎの負の閾値電圧Ｖｔｈの絶対値が大きいと、隣接メモリセルにおける閾値電圧Ｖｔｈを変動させる原因となる。
図６の説明図は、あくまでも一例であって、同様のことは他の隣接メモリセルでも生じ得る。前述したように、メモリセルの微細化が進むにつれ、消去ベリファイ電圧Ｖｅｖは低く設定される傾向にあるが、消去ベリファイ電圧Ｖｅｖが低くされればされるほど、読み出し電圧Ｖｒｅａｄと消去状態のメモリセルＭＣｎの閾値電圧Ｖｔｈとの差が大きくなり、図６のような問題が無視できなくなってくる。
【００２６】
［第１の実施の形態］
この問題に鑑み、本発明者は、図７、図８で示すような書き込み方式を提案するものである。図７及び図８は、本発明の第１の実施の形態に係る半導体記憶装置におけるデータ書き込み方式を示している（図７は下位ページデータの書き込みを、図８は上位ページデータの書き込みを示している）。一般的な書き込みの手順と異なる点は、閾値電圧分布ＥのままとするメモリセルＭＣにおいても、ベリファイ電圧ＶＥＶを用い、閾値電圧分布Ｅの下限値を調整するようにしていることである。このベリファイ電圧ＶＥＶは、消去ベリファイ電圧Ｖｅｖと同様に、等価的に負の値を有する電圧である。
このベリファイ電圧ＶＥＶは、上述の読み出し電圧Ｖｒｅａｄの大きさを考慮して設定される。すなわち、読み出し電圧Ｖｒｅａｄによる閾値電圧分布の変動が無視できる程度の大きさとなるように、かつそのような変動があった場合に閾値電圧分布Ｅの上限が電圧ＶＡ近くにならない（或いは超えない）よう、ベリファイ電圧ＶＥＶの大きさが設定される。
このように、閾値電圧分布Ｅの下限値を調整することで、閾値電圧分布Ｅを正方向に移動させ閾値電圧分布Ｅ´とする。その結果、例えば図６のような状況において、読み出し電圧Ｖｒｅａｄと消去状態のメモリセルの閾値電圧Ｖｔｈとの差が小さくされ、上述した問題が生じることを抑制することができる。なお、図７、図８に示した例は、閾値電圧分布Ｅのベリファイ電圧の印加による下限値の調整を、下位ページデータの書き込みの段階でのみ実行するものであるが、本発明はこれに限定されるものではなく、図８の段階でも、別途閾値電圧分布Ｅの下限値の調整動作を含ませることができる。
ここで、消去状態を示す閾値電圧分布Ｅにデータを割り当てず、別途書き込み動作を行って新たに形成された閾値電圧分布のみにデータを割り当てるようにすることも考えられる。しかし、本実施の形態では、消去状態を示す閾値電圧分布Ｅの下限値を、ベリファイ電圧ＶＥＶを用いて調整して得られた閾値電圧分布Ｅ´にもデータが割り当てているため、別途の書き込みを必要としない。その結果、書き込み動作速度を向上させることができる。
【００２７】
［メモリ構成］
図９は、本発明の第１の実施の形態に係る４値記憶方式を採用したＮＡＮＤセル型フラッシュメモリの構成を示している。このフラッシュメモリは、データを記憶するメモリセルをマトリックス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み、ビット線とワード線の交点に電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。
このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２、及びワード線電圧を制御するためのワード線制御回路６が接続されている。すなわち、ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出す一方、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
【００２８】
ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４及びデータ入出力端子５が接続されている。メモリセルアレイ１から読み出されたメモリセルのデータは、ビット線制御回路２、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によってビット線制御回路２に入力され、指定されたメモリセルへの書き込みが行われる。
【００２９】
また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号及び制御電圧を発生させる。また、データ入出力バッファ４には、読み出されたデータに従い、読出し対象とされたブロックが不良ブロックであるか否かを判定する不良ブロック判定回路９が接続されている。
【００３０】
図１０は、図９に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１はＮＡＮＤセル型メモリセルアレイであり、複数のＮＡＮＤセルを含んで構成されている。１つのＮＡＮＤセルは、直列接続された例えば１６個のＥＥＰＲＯＭからなるメモリセルＭＣと、その両端に接続される選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ１はビット線ＢＬ０に接続され、選択ゲートＳ２はソース線ＳＲＣに接続されている。同一のロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６に共通接続されている。また、第１の選択ゲートＳ１はセレクト線ＳＧ１に共通接続され、第２の選択ゲートＳ２はセレクト線ＳＧ２に共通接続されている。
【００３１】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、このブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０、フラグ用データ記憶回路１０ａに接続されている２本のビット線について同時に行なわれる。
【００３２】
ビット線制御回路２は、複数のデータ記憶回路１０及びフラグ用データ記憶回路１０ａを有している。各データ記憶回路１０及びフラグ用データ記憶回路１０ａには、一対のビット線（ＢＬ０、ＢＬ１）、（ＢＬ２、ＢＬ３）…（ＢＬｉ、ＢＬｉ＋１）、（ＢＬ、ＢＬ）が接続されている。各データ記憶回路１０は、メモリセルＭＣか読み出されるデータを保持する機能を有すると共に、メモリセルＭＣに書き込まれるデータを保持する機能を有する。また、後述するように、多値記憶を行なう際に内部データを操作する役割を有する。
【００３３】
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。１セクタには例えば２ページ分のデータが記憶される。また、各ワード線には、フラグデータＦＬＡＧを記憶するためのフラグセルＦＣが接続されている。前述したように、このフラグセルＦＣに記憶されるフラグデータＦＬＡＧは、メモリセルＭＣに対する下位ページデータの書き込み動作が終了した段階では“１”とされ、上位ページデータの書き込みが終了した段階では“０”とされる。
【００３４】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉ、ＢＬｉ＋１）のうち外部より指定されたアドレス信号（ＹＡ１、ＹＡ２…ＹＡｉ、ＹＡｆｌａｇ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、１セクタ（２ページ分）が選択される。この２ページの切り替えはアドレスによって行われる。
【００３５】
図１１及び図１２は、メモリセルＭＣ、ならびに選択ゲートＳ１及びＳ２の断面構造を示している。図１１はメモリセルＭＣの断面構造を示している。基板４１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層４２が形成されている。また基板４１の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。
【００３６】
選択ゲートＳ１、Ｓ２は、基板４１と、この基板４１に形成されたソース、ドレインとしてのｎ型拡散層４７を備えている。基板４１の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００３７】
図１３は、メモリセルアレイの１つのＮＡＮＤセルの断面を示している。この例において、１つのＮＡＮＤセルは、図１１に示す構成の１６個のメモリセルＭＣが直列接続されて構成されている。ＮＡＮＤセルのドレイン側、ソース側には、図１２に示す構成の第１の選択ゲートＳ１、Ｓ２が設けられている。
【００３８】
データ記憶回路１０の構成例を図１４を参照して説明する。なお、データ記憶回路１０ａの構成も略同様であるので説明を省略する。このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。
【００３９】
ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作のためのデータ記憶を司る。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
【００４０】
ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂと、トランジスタ６１ｃ、６１ｄとにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続され、そのゲートに信号ＥＱ２を供給されている。
【００４１】
トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続され、そのゲートには信号ＰＲＳＴが供給されている。
【００４２】
また、ＳＤＣのノードＮ２ａ（クロックドインバータ回路６１ａの出力端）は、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯｎに接続されている。また、ノードＮ２ｂ（クロックドインバータ回路６１ｂの出力端）は、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯに接続される。これらカラム選択トランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。
【００４３】
ＰＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ｉ、６１ｊと、トランジスタ６１ｋとにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。このＰＤＣのノードＮ１ａとＳＤＣのノードＮ２ａとは、トランジスタ６１ｇ、６１ｈにより接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。
【００４４】
また、ＰＤＣのノードＮ１ｂ（クロックドインバータ回路６１ｊの入力端）はトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートはトランジスタ６１ｇと６１ｈの接続ノードに接続されている。
【００４５】
トランジスタ６１ｎ、６１ｏの電流通路の他端には、信号ＣＯＭｉが供給されている。この信号ＣＯＭｉは全データ記憶回路１０に共通の信号であり、全データ記憶回路１０のベリファイが完了したかどうかを示す信号である。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂが”Ｌ”となる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎを”Ｈ”とすると、ベリファイが完了している場合、信号ＣＯＭｉが”Ｈ”となる。
【００４６】
ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このＭＯＳキャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。
【００４７】
ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端はトランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介してＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。
【００４８】
さらに、接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートには信号ＢＬＰＲＥが供給されている。
【００４９】
トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｉに接続され、またトランジスタ６１ｗを介してビット線ＢＬｉ＋１に接続されている。
【００５０】
ビット線ＢＬｉの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢｌＡＳｏが供給されている。ビット線ＢＬｉ＋１の他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢｌＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢｌＡＳｏ、ＢｌＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。
【００５１】
［書き込み動作及びベリファイ動作］
次に、このＮＡＮＤセル型フラッシュメモリにおける多値書き込み動作及び書き込みベリファイ動作を、図１５及び図１６を参照して説明する。上述したように、書き込み動作は、下位ページデータの書き込み、上位ページデータの書き込みという２段階で行なわれる。
【００５２】
図１５に示すように、まず１セクタの下位ページを選択するため、アドレスを指定し、続いて、書き込みデータを外部より入力し全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ１１）。
【００５３】
書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（Ｓ１２）。外部より下位ページデータとしてデータ“１”が入力された場合、ＰＤＣのノードＮ１ａは、”Ｈ”になり、データ“０”が入力された場合、ＰＤＣのノードＮ１ａは、”Ｌ”となる。なお、この下位ページデータの書き込み動作においては、フラグセルＦＣにはデータが書き込まれない。このため、フラグ用データ記憶回路１０ａ内のＰＤＣはデータ“１”となる。
【００５４】
続いて、メモリセルＭＣへの書き込み（プログラム）動作に移行する（Ｓ１３）。具体的には、ＰＤＣに保持されたデータがビット線ＢＬｉ又はＢＬｉ＋１に供給される。ＰＤＣにデータ“１”が保持されている時、ビット線が電源電圧Ｖｄｄになり、データ“０”が保持されている時、ビット線がＶｓｓ（接地電位）になる。また、非選択ページのセルには書き込みが行なわれないようにするため、非選択ページのビット線にも電源電圧Ｖｄｄを供給する。
【００５５】
ここで、選択されているブロックのセレクト線ＳＧ１に電源電圧Ｖｄｄ、選択されたセルのワード線に電位ＶＰＧＭ（２０Ｖ）、非選択のセルのワード線に電位ＶＰＡＳＳ（１０Ｖ）を印加する。これにより、選択セルに書き込みを行なうと共に、非選択セルに対する書き込みを防止する。
【００５６】
続いて、書き込みベリファイ動作に移行する（Ｓ１４）。まず、非選択ワード線及びセレクト線ＳＧ１に読み出し時の電位Ｖｒｅａｄを与えると共に、ビット線を１Ｖにプリチャージする。また、選択ワード線にベリファイ電位ＶＢｖ´を与える。続いて、メモリセルのソース側のセレクト線ＳＧ２を”Ｈ”にする。
選択したメモリセルＭＣの閾値電圧がベリファイ電位ＶＢｖ´より高ければ、そのメモリセルＭＣはオフを維持し、従ってビット線は”Ｈ”のままである。
一方、選択したメモリセルＭＣの閾値電圧がベリファイ電位ＶＢｖ´より低ければ、そのメモリセルＭＣはオンとなり、ビット線は”Ｌ”となる。ＴＤＣのノードＮ３は、ビット線が”Ｌ”の場合、”Ｌ”となり、ビット線が”Ｈ”の場合、”Ｈ”となる。
【００５７】
ここで、ＤＤＣには“０”書き込みを行なう場合”Ｌ”が記憶され、“０”書き込みを行なわない場合”Ｈ”が記憶されている。信号ＶＲＥＧをＶｄｄとし、信号ＲＥＧを”Ｈ”にすると、“０”書き込みを行なわない場合のみＴＤＣのノードＮ３が強制的に”Ｈ”となる。この動作の後、ＰＤＣのデータをＤＤＣに移し、ＴＤＣの電位をＰＤＣに転送する。
【００５８】
以上の動作の下、ＰＤＣが”Ｌ”の場合、再び書き込み動作を行い全てのデータ記憶回路１０のデータが”Ｈ”になるまでこのプログラム動作とベリファイ動作を繰り返す（Ｓ１５−Ｓ１３）。その後、隣接するメモリセルにも書き込みが順次行なわれると、書き込みデータによっては、ＦＧ−ＦＧ間容量によって、メモリセルの閾値電圧が上がり、データ“１０”の閾値電圧分布が高いほうに広がる。
【００５９】
続いて、消去状態（閾値電圧分布Ｅ）が維持されるメモリセルＭＣの閾値電圧調整動作に移行する（Ｓ１５）。具体的には、消去状態が維持されるべきメモリセルＭＣに接続されたデータ記憶回路１０のＰＤＣにデータ”１”を格納する。一方、それ以外のメモリセルＭＣ、すなわちデータ”１０”を書き込み済みのメモリセルＭＣに接続されたデータ記憶回路１０のＰＤＣにはデータ”０”を格納する。ＰＤＣにデータ“１”が保持されている時、ビット線ＢＬが電源電圧Ｖｄｄになり、データ“０”が保持されている時、ビット線がＶｓｓ（接地電位）になる。その他、電圧の印加関係はステップＳ１３と同様である。
【００６０】
続いて、閾値調整のベリファイ動作に移行する（Ｓ１６）。まず、非選択ワード線ＷＬ及びセレクト線ＳＧ１に読み出し時の電位Ｖｒｅａｄを与えると共に、ビット線ＢＬを１Ｖにプリチャージする。また、選択ワード線ＷＬに閾値電圧分布Ｅの下限の調整のためのベリファイ電位ＶＥＶを与える。続いて、メモリセルのソース側のセレクト線ＳＧ２を”Ｈ”にする。選択したメモリセルＭＣの閾値電圧がベリファイ電位ＶＥＶより高ければ、そのメモリセルＭＣはオフを維持し、従ってビット線は”Ｈ”のままである。選択したメモリセルＭＣの閾値電圧がベリファイ電位ＶＥＶより低ければ、そのメモリセルＭＣはオンとなり、ビット線は”Ｌ”となる。ＴＤＣのノードＮ３は、ビット線が”Ｌ”の場合、”Ｌ”となり、ビット線が”Ｈ”の場合、”Ｈ”となる。
【００６１】
以上の動作の下、ＰＤＣが”Ｌ”の場合、再び書き込み動作を行い全てのデータ記憶回路１０のデータが”Ｈ”になるまでこの閾値電圧調整動作とベリファイ動作を繰り返す（Ｓ１５−Ｓ１７）。これにより、消去状態のメモリセルＭＣの閾値電圧分布Ｅの下限値が調整され、他のメモリセルへの影響を軽減することができる。
【００６２】
次に、上位ページデータの書き込み（プログラム）動作を図１６を参照して説明する。上位ページデータの書き込み動作でも、まずアドレスを指定し、続いて、書き込みデータを外部より入力し全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ２１）。
【００６３】
この後、書き込みコマンドが入力されると、フラグセルＦＣにフラグデータＦＬＡＧとして“０”を書き込むため、フラグセル用データ記憶回路１０ａ内のＳＤＣにデータ“０”が入力される（Ｓ２２）。
【００６４】
続いて、上位ページ書き込み後のデータが“１１”（下位ページデータが“１”）であるのか“１０”（下位ページデータが“０”）であるのかを判断するため、内部リード動作が行なわれる（Ｓ２３）。選択ワード線には、電位ＶＡ（図１）を供給する。非選択ワード線及びセレクト線ＳＧ１には電位Ｖｒｅａｄを供給する。
【００６５】
メモリセルのデータが“１０”である場合、ＰＤＣに”Ｈ”がラッチされ、メモリセルのデータが“１１”である場合、ＰＤＣに”Ｌ”がラッチされる。
【００６６】
その後、書き込みたいデータが“１１”、“０１”、“１０”、“００”のいずれであるのかに従い、各データキャッシュＳＤＣ、ＰＤＣ、ＴＤＣ、ＤＤＣに記憶されるデータが設定される（Ｓ２４）。
【００６７】
続いて、書き込み動作に先立ってデータ“１０”のベリファイを行なう（Ｓ２５）。その後、下位ページデータの書き込み動作と同様にして書き込み動作を実行する（Ｓ２６）。
【００６８】
更に、データ“０１”、“１０”、“００”についても、それぞれ電位をＶＡｖ、ＶＢｖ、ＶＣｖに設定してベリファイ動作を行い（Ｓ２７〜Ｓ２９）、全てのデータ記憶回路１０のＰＤＣのデータが“Ｈ”になるまでこの書き込み動作とベリファイ動作を繰り返す（Ｓ３０）。
【００６９】
［第２の実施の形態］
次に、本発明の第２の実施の形態の不揮発性半導体記憶装置を、図１７を参照して説明する。この実施の形態では、上位ページデータ／下位ページデータの粗い書き込みであるフォギー書き込み動作と、上位ページデータ／下位ページデータの正確な書き込みであるファイン書き込み動作との２段階の書き込み動作が実行される点で、第１の実施の形態と異なっている。そして、このフォギー書き込み動作、ファイン書き込み動作のそれぞれにおいて、消去状態のメモリセルの閾値電圧分布Ｅに対し、それぞれベリファイ電圧を用いて閾値電圧分布の下限値を調整するものである。これにより、第１の実施の形態と同様の効果を得ることができる。回路構成は、図９〜図１４に示す通りのものが採用できるので、説明は省略する。
【００７０】
フォギー書き込み動作、及びファイン書き込み動作を伴う４値記憶方式における書き込み動作を、図１７を参照して説明する。はじめに、全てのメモリセルが消去された状態（１）から、あるメモリセルＭＣｎに対しフォギー書き込み動作（２）を実行する。フォギー書き込み動作は、図１７に示すように、最終的に得ようとする複数の閾値電圧分布Ｅ、Ａ、Ｂ、Ｃの下限値よりも小さいベリファイ電圧ＶＥＶ´、ＶＡＶ´、ＶＢＶ´、ＶＣＶ´を用いて、閾値電圧分布Ｅ´、Ａ´、Ｂ´、Ｃ´を得る書き込み動作である。図示及び詳細な説明は省略するが、このフォギー書き込みは、第１の実施の形態と同様に、下位ページデータの書き込み（Ｅ→Ｂ）を行った後、上位ページデータの書き込み（Ｅ→Ａ、Ｂ→Ｃ）を行うという２段階の動作（図２、３参照）により実行され得る。
【００７１】
その後、上述のメモリセルＭＣｎに隣接するメモリセルに対し書き込みが実行されると、フォギー書き込み動作後の閾値電圧分布Ｅ’、Ａ’、Ｂ’、Ｃ’は、それぞれ正方向にシフトする。フォギー書き込み動作は粗い書き込み動作であり、各ベリファイ電圧ＶＥＶ´、ＶＡＶ´、ＶＢＶ´、ＶＣＶ´の間の差も、ファイン書き込み動作のベリファイ電圧ＶＥＶ´、ＶＡＶ´、ＶＢＶ´、ＶＣＶ´の間の差よりも小さく設定される。このため、隣接メモリセルの影響による閾値電圧分布の変動により、場合によってはそれぞれの分布が互いに重なり合うことも起こり得る。
【００７２】
この後、メモリセルＭＣｎに対しファイン書き込み動作を行う。ファイン書き込み動作は、最終的に得ようとする複数の閾値電圧分布Ｅ、Ａ、Ｂ、Ｃの下限値と等しいベリファイ電圧ＶＥＶ、ＶＡＶ、ＶＢＶ、ＶＣＶを用いて、閾値電圧分布Ｅ’、Ａ’、Ｂ’、Ｃ’を正方向に移動させ、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃを得る。このファイン書き込み動作においても、閾値電圧分布Ｅ´の閾値電圧分布の下限値の調整のため、ベリファイ電圧ＶＥＶを用いる。このベリファイ電圧ＶＥＶは、フォギー書き込み動作で用いるベリファイ電圧ＶＥＶ´と同様に負の値（等価的に負の値）であるが、ベリファイ電圧ＶＥＶ´よりも大きい値である（絶対値が小さい）。
なお、このベリファイ電圧ＶＥＶ、ＶＥＶ´も、読み出し電圧Ｖｒｅａｄを考慮して決定される。
【００７３】
このファイン書き込み動作後も、隣接メモリセルへの書き込み動作により、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃは多少変動するが、書き込み手順等を工夫することにより、その変動量を小さくすることができる。閾値電圧分布の変動を小さくするための書き込み手順の一例を、図１８を参照して説明する。一般的に、ＮＡＮＤセル型フラッシュメモリでは、１つのＮＡＮＤストリング中において、共通ソース線ＣＥＬＳＲＣに近い側のメモリセルＭＣ１６から順に書き込みを行い、一番遠いメモリセルＭＣ１は最後に書き込まれる。
【００７４】
このようなＮＡＮＤストリングに、上記のフォギー書き込み動作、ファイン書き込み動作を行う場合に、図１８のような書き込み手順を実行することにより、閾値電圧分布の変動を最小限に抑えることができる。まず、最も共通ソース線ＣＥＬＳＲＣに近いメモリセルＭＣ１６に対しフォギー書き込みを実行する。続いて、隣接するメモリセルＭＣ１５にフォギー書き込みを行った後、メモリセルＭＣ１６に戻ってファイン書き込みを実行する。
【００７５】
次のステップでは、メモリセルＭＣ１６に隣接するメモリセルＭＣ１５ではなく、メモリセルＭＣ１６からビット線ＢＬの方向に２つ離れたメモリセルＭＣ１４に対しフォギー書き込みを行う。このため、メモリセルＭＣ１６の閾値電圧分布の変動は抑制される。続いて、メモリセルＭＣ１５に対するファイン書き込みを行う。メモリセルＭＣ１４へのフォギー書き込みにより、メモリセルＭＣ１５のフォギー書き込み後の閾値電圧分布は変動しているはずであるが、このファイン書き込みにより、その影響は解消されている。
【００７６】
その後も、ファイン書き込みが終了したメモリセルＭＣｎからビット線ＢＬの方向に２つ離れたメモリセルＭＣｎ−２にフォギー書き込みを行い、その後１つ戻ってメモリセルＭＣｎ−１にファイン書き込みを実行する、という手順を、メモリセルＭＣ１まで繰り返す。これにより、フォギー／ファイン書き込みを実行するメモリセルアレイにおいて、隣接メモリセルの影響を最小限に抑えることができる。
【００７７】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、４値記憶方式（２ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
【符号の説明】
【００７８】
１・・・メモリセルアレイ、 ２・・・ビット制御回路、 ３・・・カラムデコーダ、 ４・・・データ入出力バッファ、 ５・・・データ入出力端子、 ６・・・ワード線制御回路、 ７・・・制御回路、 ８・・・制御信号入力端子、 ９・・・不良ブロック判定回路、 １０、１０ａ・・・データ記憶回路、 ＰＤＣ・・・プライマリデータキャッシュ、 ＳＤＣ・・・セコンダリデータキャッシュ、 ＤＤＣ・・・ダイナミックデータキャッシュ、 ＴＤＣ・・・テンポラリデータキャッシュ、 ＦＣ・・・フラグセル。
【図１】
2010225220.tif 000003
【図２】
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【図３】
2010225220.tif 000005
【図４】
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【図５】
2010225220.tif 000007
【図６】
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【図７】
2010225220.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2010225220.tif 000014
【図１３】
2010225220.tif 000015
【図１４】
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【図１５】
2010225220.tif 000017
【図１６】
2010225220.tif 000018
【図１７】
2010225220.tif 000019
【図１８】
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