(57)【要約】【課題】動作の信頼性が向上する抵抗変化型メモリを提案する。【解決手段】本発明の例に関わる抵抗変化型メモリは、第１の方向に延在する第１の配線ＢＬと、第２の方向に延在する第２の配線ＷＬと、第１及び第２の配線ＢＬ，ＷＬに接続され、抵抗変化型記憶素子１０と非オーミック素子１５とから構成される直列回路と、第１の配線ＢＬに電流ＩＰを与える電流供給回路８Ａと、第２の配線ＷＬに接続され、容量素子２１を有する容量回路２０Ａと、を備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の方向と交差する第２の方向に延在する第２の配線と、
前記第１及び第２の配線に接続され、抵抗変化型記憶素子と非オーミック素子とから構成される直列回路と、
前記第１の配線に接続され、前記第１の配線に電流を与える電流供給回路と、
前記第２の配線に接続され、容量素子を有する容量回路と、
を具備することを特徴とする抵抗変化型メモリ。
【請求項２】
前記抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高抵抗状態に遷移させる場合に、前記容量素子は、前記抵抗変化型記憶素子を流れた前記電流によって充電される、ことを特徴とする請求項１に記載の抵抗変化型メモリ。
【請求項３】
第１の方向に延在する第１の配線と、
前記第１の方向と交差する第２の方向に延在する第２の配線と、
前記第１及び第２の配線に接続され、抵抗変化型記憶素子と非オーミック素子とから構成される直列回路と、
前記第１の配線に接続され、前記第１の配線に電流を与える電流供給回路と、
前記第１の配線に接続され、容量素子を有する容量回路と、
を具備することを特徴とする抵抗変化型メモリ。
【請求項４】
前記抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高抵抗状態に遷移させる場合に、
前記容量素子は、前記電流によって充電され、
前記容量素子が充電された後に、前記容量素子は、その放電電流を前記抵抗変化型記憶素子に与える、ことを特徴とする請求項３に記載の抵抗変化型メモリ。
【請求項５】
前記容量回路は、前記第１の配線に接続される抵抗素子を、さらに具備し、
前記抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高低抵抗状態に遷移させる場合、前記抵抗素子は前記第１の配線と導通状態にされ、
前記抵抗変化型記憶素子の抵抗状態を、高抵抗状態から低抵抗状態に遷移させる場合、前記抵抗素子は前記第１の配線と非導通状態にされる、ことを特徴とする請求項３に記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型メモリに係り、特に、抵抗変化型記憶素子を用いたメモリに関する。
【背景技術】
【０００２】
近年、電気的にデータの書き換え可能な抵抗変化型記憶素子を用いたメモリが、注目されている。
【０００３】
その１つは、メモリ素子に用いる材料の非晶質状態と結晶状態との相変化を利用する相変化メモリである。相変化メモリは、データを記憶する記憶層の状態を、その層に流す電流によって、結晶状態（低抵抗状態）と非晶質状態（高抵抗状態）との間で可逆的に遷移させる。記憶層の低抵抗状態及び高抵抗状態に応じて、データを判別し、そのデータは不揮発に記憶される。
【０００４】
他の抵抗変化型記憶素子を用いたメモリには、ＲｅＲＡＭ（Resistive Random Access Memory）がある。ＲｅＲＡＭに用いられる抵抗変化型記憶素子には、２つの動作モードがあることが知られている。
【０００５】
一方の動作モードは、印加電圧の極性を変えることによって、高抵抗状態と低抵抗状態とを切り替える。この動作モードはバイポーラ型と呼ばれる。  
他方の動作モードは、電圧値（電流値）と電圧（電流）の印加時間（パルス幅）の制御によって、高抵抗状態と低抵抗状態とを切り替える。この書き込みモードは、ユニポーラ型と呼ばれる。
【０００６】
これらの抵抗変化型記憶素子を用いたメモリは、その動作の信頼性や性能を向上させるため、様々な回路構成及び動作が検討されている。  
例えば、特許文献１に開示される技術は、ビット線に容量素子が接続され、その容量素子の放電電流によるジュール熱を利用して、抵抗変化型記憶素子に記憶されたデータを消去している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７，４４３，７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、動作の信頼性が向上する抵抗変化型メモリを提案する。
【課題を解決するための手段】
【０００９】
本発明の例に関わる抵抗変化型メモリは、第１の方向に延在する第１の配線と、前記第１の方向と交差する第２の方向に延在する第２の配線と、前記第１及び第２の配線に接続され、抵抗変化型記憶素子と非オーミック素子とから構成される直列回路と、前記第１の配線に接続され、前記第１の配線に電流を与える電流供給回路と、前記第２の配線に接続され、容量素子を有する容量回路と、を備える。
【００１０】
本発明の例に関わる抵抗変化型メモリは、第１の方向に延在する第１の配線と、前記第１の方向と交差する第２の方向に延在する第２の配線と、前記第１及び第２の配線に接続され、抵抗変化型記憶素子と非オーミック素子とから構成される直列回路と、前記第１の配線に接続され、前記第１の配線に電流を与える電流供給回路と、前記第１の配線に接続され、容量素子を有する容量回路と、を備える。
【発明の効果】
【００１１】
本発明によれば、動作の信頼性が向上する抵抗変化型メモリを提供できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る抵抗変化型メモリの全体構成の一例を示すブロック図である。
【図２】図１に示される抵抗変化型メモリのメモリセルアレイの内部構成の一例を示す等価回路図である。
【図３】図１に示される抵抗変化型メモリのメモリセルアレイの構造の一例を示す鳥瞰図である。
【図４】図１に示される抵抗変化型メモリのメモリセルアレイの構造の一例を示す断面図である。
【図５】本発明の実施形態に係る抵抗変化型メモリの基本動作を説明するための図である。
【図６】第１の実施形態に係る抵抗変化型メモリの基本例を示す図である。
【図７】図７に示される抵抗変化型メモリの動作を説明するための波形図である。
【図８】図７に示される抵抗変化型メモリの動作を模式的に示す図である。
【図９】第１の実施形態に係る抵抗変化型メモリの構成例１を示す図である。
【図１０】図９に示される抵抗変化型メモリの動作を説明するための波形図である。
【図１１】第１の実施形態に係る抵抗変化型メモリの構成例２を示す図である。
【図１２】図１１に示される抵抗変化型メモリの動作を説明するための波形図である。
【図１３】第１の実施形態に係る抵抗変化型メモリのレイアウト例を示す図である。
【図１４】第２の実施形態に係る抵抗変化型メモリの基本例を示す図である。
【図１５】図１４に示される抵抗変化型メモリの動作を説明するための波形図である。
【図１６】図１４に示される抵抗変化型メモリの動作を模式的に示す図である。
【図１７】第２の実施形態に係る抵抗変化型メモリの構成例１を示す図である。
【図１８】第２の実施形態に係る抵抗変化型メモリの構成例２を示す図である。
【図１９】図１８に示される抵抗変化型メモリの動作を説明するための波形図である。
【図２０】第２の実施形態に係る抵抗変化型メモリの構成例３を示す図である。
【図２１】図２０に示される抵抗変化型メモリの動作を説明するための波形図である。
【図２２】第２の実施形態に係る抵抗変化型メモリの構成例４を示す図である。
【図２３】図２２に示される抵抗変化型メモリの動作を説明するための波形図である。
【図２４】第２の実施形態に係る抵抗変化型メモリのレイアウト例を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。
【００１４】
［実施形態］
１．全体構成  
図１乃至図５を参照して、本発明の実施形態に係る抵抗変化型メモリの全体構成について、説明する。
【００１５】
（１）  チップ構成  
図１を用いて、本発明の実施形態に係る抵抗変化型メモリのチップ構成について説明する。
【００１６】
図１に、本発明の実施形態に係る抵抗変化型メモリのチップ構成例を示している。
【００１７】
メモリセルアレイ１は、複数の抵抗変化型記憶素子（メモリセル）を有している。メモリセルアレイ１内には、複数の抵抗変化型記憶素子が設けられている。メモリセルアレイ１の内部構成の詳細については、後述する。メモリセルアレイ１内には、複数のビット線及び複数のワード線が設けられている。抵抗変化型記憶素子の動作は、ワード線及びビット線に供給される電位又は電流によって、制御される。ワード線及びビット線に対する抵抗変化型記憶素子の接続構成は、メモリセルアレイ１の内部構成によって異なる。
【００１８】
カラム制御回路２は、ビット線の動作を制御する。カラム制御回路２は、センスアンプ、ラッチ回路又はバッファなどを、有する。カラム制御回路２は、外部から入力されたアドレス情報に基づいて、ビット線を選択し、そのビット線を活性化する。カラム制御回路２は、選択されたビット線に供給する電位・電流を制御する。
【００１９】
ロウ制御回路３は、ワード線の動作を制御する。ロウ制御回路３は、転送ゲートやスイッチ素子などを、有する。ロウ制御回路３は、外部から入力されたアドレス情報に基づいて、ワード線を選択し、そのワード線を活性化する。そして、ロウ制御回路３は、選択されたワード線に供給する電位・電流を制御する。
【００２０】
カラム制御回路２によるビット線の制御及びロウ制御回路３によるワード線の制御によって、ワード線及びビット線に接続された抵抗変化型記憶素子に対して、データの書き込み、データの読み出し、又は、データの消去が実行される。
【００２１】
コマンドインターフェイス４は、例えば、ホスト装置などの外部から、コマンド情報ＣＭＤが入力され、そのコマンド情報ＣＭＤをステートマシン７に転送する。コマンド情報ＣＭＤは、例えば、データの書き込み命令、読み出し命令或いは消去命令を示す。
【００２２】
データ入出力バッファ５は、入力又は出力されるデータＤＴを一時的に保持する。データ入出力バッファ５は、外部から入力された書き込みデータＤＴを、カラム制御回路２を介して、メモリセルアレイ１に転送する。また、データ入出力バッファ５は、メモリセルアレイから読み出されたデータＤＴを、外部へ転送する。尚、入力されたデータにコマンド情報が含まれるデータ転送の場合には、データ入出力バッファ５は、入力データを、コマンドインターフェイスに転送する。
【００２３】
アドレスバッファ６は、例えば、外部からアドレス情報ＡＤＲが入力される。アドレス情報ＡＤＲは、選択された抵抗変化型記憶素子（選択セル）のアドレス情報（選択アドレス情報）を示している。アドレスバッファ６は、アドレス情報ＡＤＲが含むビット線のアドレス（カラムアドレス情報）を、カラム制御回路２に転送する。また、アドレスバッファ６は、アドレス情報ＡＤＲが含むワード線のアドレス（ロウアドレス情報）を、ロウ制御回路３に転送する。
【００２４】
ステートマシン７は、チップ全体の動作を管理する。ステートマシン７は、コマンドインターフェイス４から転送されたコマンド情報ＣＭＤを受け取り、そのコマンド情報Ｃｍｄに基づいて、他の回路２〜９の動作を制御する。また、ステートマシン７は、例えば、ステータス情報を、チップ外部のホスト装置へ転送する。そのステータス情報に基づいて、ホスト装置が動作結果の適否を判断する。
【００２５】
また、チップ内には、電流／電位供給回路８が、設けられる。例えば、電流／電圧供給回路８は、抵抗変化型記憶素子に与える電圧、電流又は熱などのエネルギーや、ワード線及びビット線に供給する電位又は電流を生成する。例えば、パルス電流又はパルス電圧によって抵抗変化型記憶素子の抵抗状態を切り替えるメモリの場合には、パルスジェネレータが、電流／電位供給回路８として用いられる。電流／電位供給回路８は、ステートマシン７によって制御される。電流／電位供給回路８は、データを抵抗変化型記憶素子に書き込む場合、又は、データを抵抗変化型記憶素子から読み出す場合、生成した電位・電流を、カラム制御回路２又はロウ制御回路３を介して、選択ビット線又は選択ワード線に供給する。
【００２６】
（２）  メモリセルアレイ  
図２乃至図４を用いて、図１に示される抵抗変化型メモリのメモリセルアレイ１の内部構成の一例について、説明する。
【００２７】
図２は、メモリセルアレイ１の等価回路を示している。図３は、メモリセルアレイ１の構造を示す鳥瞰図である。図２及び図３に示されるメモリセルアレイ１は、クロスポイント型の構造を有している。
【００２８】
メモリセルアレイ１内には、Ｘ方向（第１の方向）に延在する複数のビット線（第１の配線）ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１が設けられる。また、メモリセルアレイ１内には、Ｘ方向に交差するＹ方向（第２の方向）に延在する複数のワード線（第２の配線）ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１が、設けられる。複数のビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１は、メモリセルアレイ内に互いにＹ方向に隣接して配置されている。複数のワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１は、互いにＸ方向に隣接してメモリセルアレイ内に配置される。
【００２９】
図２に示されるようなクロスポイント型メモリセルアレイ１において、ビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１とワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１は、互いに交差する。そして、ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１とビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１との交差箇所に、抵抗変化型記憶素子１０が設けられる。  
抵抗変化型記憶素子１０は、抵抗値（抵抗状態）が変化することを利用して、その抵抗値に応じたデータを不揮発に記憶する素子である。抵抗変化型記憶素子１０は、例えば、一端及び他端を有する２端子素子である。  
抵抗変化型記憶素子１０は、非オーミック素子（例えば、ダイオード）１５と直列接続されている。クロスポイント型メモリセルアレイ１において、１つの抵抗変化型記憶素子１０が１つのメモリセルとして機能する。非オーミック素子１５は、メモリの動作時、非選択セルに対するクロストークを抑制するために設けられている。
【００３０】
抵抗変化型記憶素子１０と非オーミック素子１５とから構成される直列回路は、ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１及びビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１間に、接続されている。ワード線ＷＬｉ及びビット線ＢＬｊに対する抵抗変化型記憶素子１０及び非オーミック素子１５の接続関係の一例は、以下のとおりである。
【００３１】
抵抗変化型記憶素子１０の一端は、例えば、ワード線ＷＬｉに接続され、その接続点は接続ノードＮ１となっている。抵抗変化型記憶素子１０の他端は、例えば、非オーミック素子１５のカソードに接続され、その接続点は接続ノードＮ２となっている。また、非オーミック素子１５のアノードは、例えば、ビット線ＢＬｊに接続され、その接続点は接続ノードＮ３となっている。
【００３２】
図３に示されるように、クロスポイント型のメモリセルアレイ１は、例えば、ビット線及びワード線は、Ｘ−Ｙ平面に対して垂直方向（Ｚ方向）に積層された構造を有している。そして、抵抗変化型記憶素子１０及び非オーミック記憶素子１５は、ビット線とワード線との間に挟まれて、それらの配線上に積層される。
【００３３】
図３に示される例では、配線７０及び配線７９が、Ｚ方向に交互に積層されている。本例においては、抵抗変化型記憶素子１０及び非オーミック素子１５は、積層された２つの配線７０，７９間に、設けられている。
【００３４】
図３に示される構造を用いることによって、１ビットあたりの製造コストの低減が図られる。尚、図３において、配線（ワード線及びビット線）と抵抗変化型記憶素子とがＺ方向に交互に積層されている。但し、ビット線／抵抗変化型記憶素子及び非オーミック素子／ワード線からなる層を１つの単位とした場合、複数の層が層間絶縁膜を介して交互に積層された構造でもよい。この場合、１つの配線に接続される抵抗変化型記憶素子の個数は、図３に示される構造の半分になるため、高速動作が実現でき、信頼性も向上する。
【００３５】
また、図１に示したカラム制御回路２やロウ制御回路３のように、メモリセルアレイ１の動作を制御する周辺回路は、層間絶縁膜を介して、メモリセルアレイ下方の半導体基板上に形成され、メモリセルアレイが周辺回路上に積層された構造でもよい。この場合、本実施形態に係る抵抗変化型メモリのチップ面積は、ほぼ、メモリセルアレイの面積に等しくすることができる。
【００３６】
図４は、メモリセルアレイ１の一部分を抽出した断面構造を示している。  
配線７０は、Ｙ方向に延在する。配線７０は、熱の影響が小さい材料、且つ、抵抗率の低い材料が用いられる。配線７０には、例えば、アルミニウム、銅又はタングステンなどのメタル材や、タングステンシリサイド、ニッケルシリサイド又はコバルトシリサイドなどのシリサイド材が用いられる。配線７０は、例えば、ワード線として機能する。
【００３７】
抵抗変化型記憶素子１０は、第１の電極層７１を介して、配線７０上に設けられている。抵抗変化型記憶素子１０は、電圧、電流、熱、又は、化学的エネルギー等を与えることによって、その抵抗値が変化する記憶層を有する。記憶層は、例えば、金属酸化物、カルコゲナイド、導電性粒子が分散されたポリマー等が、用いられる。尚、記憶層に用いる金属酸化物及びカルコゲナイドには、不純物が添加されてもよい。金属酸化物には、例えば、プロブスカイト型金属酸化物や二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。カルコゲナイドとしては、例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどが挙げられる。
【００３８】
抵抗変化膜の抵抗状態は、電流や電位の供給によって、高抵抗状態から低抵抗状態、又は、低抵抗状態から高抵抗状態に可逆的に変化する。抵抗変化型記憶素子を用いたメモリ装置は、この抵抗状態の遷移を、２値又は３値以上のデータに対応させて、データを判別する。
【００３９】
第１の電極層７１は、抵抗変化型記憶素子１０の下部電極として機能する。また、電極層７１は、例えば、抵抗変化型記憶素子１０と配線７０との間で、それらの構成原子が拡散するのを防ぐバリアメタルとしての機能や、高電圧又は高電流の印加によって抵抗変化型記憶素子１０と配線７０とが剥離するのを防ぐ接着層としての機能を有する。  
電極層７１には、例えば、金属、合金又は導電性化合物を用いられる。電極層７１が含む金属は、例えば、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、Ｉｒ、コバルト（Ｃｏ）、チタン（Ｔｉ）、アルミニウム、Ｒｕ、Ｒｈなどが挙げられる。電極層７１が含む導電性化合物は、例えば、ＴｉＡｌＮ、ＴｉＮ、ＳｒＲｕＯ、ＲｕＮ、ＴａＮ、ＴａＡｌＮ、ＬａＮｉＯ、ＰｔＩｒＯｘ、ＰｔＲｈＯなど、が挙げられる。これらの金属及び化合物が、単層膜、又は、適宜組み合わされた積層膜として、電極層７１に用いられる。上記の記憶層１０を構成する材料に応じて、電極層７１に用いる材料が設定される。但し、これらの材料に限定されず、記憶層（抵抗変化型記憶素子）１０に用いる材料に応じて、電極層７１に用いられる材料が異なるのは、もちろんである。
【００４０】
抵抗変化型記憶素子１０の上面上には、第２の電極層７３が設けられる。また、電極層７３上に、非オーミック素子１５が設けられる。
【００４１】
第２の電極層７３は、抵抗変化型記憶素子１０の上部電極として機能する。尚、抵抗変化型記憶素子は、上部／下部電極７１，７３と記憶層１０との組み合わせによって記憶層１０の抵抗状態の遷移が発現する素子でもよいし、記憶層１０自体の抵抗値が遷移する素子でもよい。  
また、第２の電極層７３は、抵抗変化型記憶素子１０と非オーミック素子１５との間で、それらの構成原子・分子が互いに拡散するのを抑制するバッファ層として機能する。尚、電極層７３は、２つの素子１０，１５をそれぞれ構成する材料の仕事関数の違いを緩和する機能や、２つの素子１０，１５に対して電極としての機能を、さらに有してもよい。  
尚、非オーミック素子１５を構成する膜の配向性を均質化するための膜が、電極層７３と非オーミック素子１５との間に挿入されてもよい。また、電極層７３と各素子１０，１５との間のそれぞれに、バッファ層、バリアメタル、接着層を設けてもよい。電極層７３に用いられる材料は、電極層７１に用いられる材料と同じでもよいし、異なる材料でもよい。
【００４２】
非オーミック素子１５は、例えば、ＰＮ接合ダイオード、ＰＩＮ接合ダイオード、ショットキーダイオード又はツェナーダイオード等の整流素子が用いられる。例えば、非オーミック素子１５がＰＩＮ接合ダイオードである場合、ｐ型半導体層１５ａが配線７９側に設けられ、ｎ型半導体層１５ｃが配線７０側に設けられる。また、真性半導体層１５ｂは、ｐ型半導体層１５ａとｎ型半導体層１５ｃとの間に挟まれている。ダイオードは、定常の動作において、アノード側からカソード側の一方向のみに電流が流れる。それゆえ、ダイオードが非オーミック素子１５として用いられた場合、抵抗変化型記憶素子１０に対する動作（書き込み／読み出し）は、ユニポーラ動作となる。  
尚、非オーミック素子１５は、例えば、ＭＩＭ（Metal-Insulator-Metal）構造の素子やＳＩＳ構造（Silicon-Insulator-Silicon）の素子等を、用いてもよい。ＭＩＭ構造やＳＩＳ構造の非オーミック素子１５は、抵抗変化型記憶素子１０に対して双方向に電流（又は電圧）を供給できるため、抵抗変化型記憶素子１０に対するバイポーラ動作を実行できる。
【００４３】
非オーミック素子１５上面上には、第３の電極層７５を介して、配線７９が設けられている。電極層７５は、非オーミック素子１５及び配線７９に対して、バリアメタル又は接着層として機能する。電極層７５には、メタル材の単層膜や、Ｔｉ／ＴｉＮからなる積層膜が用いられる。
【００４４】
配線７９は、Ｘ方向に延在する。配線７９は、配線７０と同様に、例えば、アルミニウム、銅又はタングステンなどのメタル材や、タングステンシリサイド、ニッケルシリサイド又はコバルトシリサイドなどのシリサイド材が用いられる。配線７９は、例えば、ビット線として機能する。
【００４５】
図４に示すように、抵抗変化型記憶素子１０及び非オーミック素子１５がＺ方向に積層された構造は、例えば、メモリプラグ構造と呼ばれる。
【００４６】
図３及び図４において、１つの配線（ビット線又はワード線）を挟んで積層方向（Ｚ方向）に対向するメモリプラグ構造は、例えば、配線を中心に、ミラー構造を有している。具体的には、配線（ビット線）７０は、Ｚ方向に積層された２つの抵抗変化型記憶素子１０に挟まれ、その２つの抵抗変化型記憶素子によって共通に用いられる。また、配線７９は、Ｚ方向に積層された２つの非オーミック素子１５に挟まれ、その２つの非オーミック素子１５によって、共通に用いられる。但し、メモリセルアレイの正常な動作が可能であれば、配線７０，７９に対する素子１０，１５の構造及び位置関係は、図３及び図４に示す構造に限定されない。
【００４７】
（３）  基本動作  
以下、図５を用いて、本発明の実施形態に係る抵抗変化型メモリの動作について、説明する。尚、ここでは、図１及び図２も用いて、説明する。
【００４８】
図５は、抵抗変化型記憶素子１０の抵抗状態とデータの対応関係を説明するための模式図である。図５においては、横軸は抵抗変化型記憶素子の抵抗状態（抵抗値）を示し、縦軸はある抵抗状態に対する抵抗変化型記憶素子の存在確率（分布）を示している。
【００４９】
上記のように、抵抗変化型記憶素子１０は、その抵抗値の大きさに応じて、データが割り付けられ、２値メモリ又は多値メモリとして利用される。  
図５の（ａ）に示されるように、２値メモリ（SLC : Single Level cell）は、抵抗変化型記憶素子の抵抗値の大きさ（分布）に応じて、１ビットのデータ、つまり、“０”又は“１”の２値を記憶する。
【００５０】
例えば、図５の（ａ）に示す例では、抵抗変化型記憶素子の低抵抗状態の分布に対して、“０”データが割り付けられ、抵抗変化型記憶素子の高抵抗状態の分布に対して、“１”データが割り付けられる。そして、例えば、“０”データが書き込み（プログラム）レベルとして設定され、“１”データが消去レベルとして設定される。尚、図５の（ａ）において、“０”データに対応する抵抗値の範囲は、１ｋΩ〜１０ｋΩに設定され、“１”データに対応する抵抗値の範囲は、１００ｋΩ〜１ＭΩに設定されている。但し、これに限定されず、データに対応する抵抗値の範囲は、抵抗変化型記憶素子の抵抗値（抵抗状態）の可変範囲内で、適宜設定されてよく、データに対応する抵抗値も素子１０に用いられる材料によって異なるのは、もちろんである。
【００５１】
多値メモリ（MLC : Multi Level cell）においては、抵抗値の大きさに応じて、複数の書き込みレベルが設定される。図５の（ｂ）には、４値メモリの例が示されている。  
４値メモリは、２ビットのデータが記憶される。
【００５２】
４値メモリにおいても、２値メモリと同様に、抵抗値の大きさに応じて、４値（２ビット）のデータが割り付けられている。４値メモリの場合、“００”、“０１”及び“１０”が書き込みレベルとして設定され、“１１”が消去レベルとして設定される。図５の（ｂ）において、例えば、抵抗値の小さい順に、“０１”、“００”、“１０”及び“１１”が、抵抗値に対する素子の各分布に割り付けられている。４値メモリにおいては、“００”データに対応する抵抗値の範囲が、“０１”データに対応する抵抗値の範囲と“１０”データに対応する抵抗値の範囲との間に設定されている。
【００５３】
以下、本実施形態に係る抵抗変化型メモリの書き込み動作及び読み出し動作について、説明する。以下では、ユニポーラ動作を用いた抵抗変化型メモリについて、説明する。
【００５４】
抵抗変化型記憶素子１０に対するデータの書き込みは、書き込み対象の抵抗変化型記憶素子（選択セル）の抵抗値が、書き込まれるデータに対応する抵抗状態の分布内に収まるように、電圧や電流などのエネルギーが、抵抗変化型記憶素子１０に与えられることによって、実行される。これによって、抵抗変化型記憶素子１０の抵抗状態が変化し、抵抗変化型記憶素子１０は、その抵抗状態に対応したデータを不揮発に記憶する。以下、本実施形態においては、書き込み動作が、所定のパルス形状の電流又は電圧（以下、パルス電流又はパルス電圧とよぶ）を抵抗変化型記憶素子に供給されて実行される例について、説明する。
【００５５】
図５の（ｃ）に示されるように、メモリセルアレイ１の回路構成が、クロスポイント型である場合、抵抗変化型記憶素子１０及び非オーミック素子１５から構成される直列回路が、ビット線ＢＬ−ワード線ＷＬ間に接続される。
【００５６】
抵抗変化型記憶素子（メモリセル）１０に対する書き込み動作は、例えば、ビット線ＢＬに動作に応じた所定のパルス電圧（書き込み電圧）が印加され、ワード線ＷＬにグランド電位が印加されて、実行される。ビット線ＢＬ−ワード線ＷＬ間の電位差に応じたパルス電流（書き込み電流）ＩＰが発生する。そして、パルス電流ＩＰがビット線ＢＬ−ワード線ＷＬ間を流れることによって、接続ノードＮ１と接続ノードＮ３との間に電位差Ｖｔｏｔａｌが印加され、抵抗変化型記憶素子に、その抵抗状態を変化させるエネルギーが、与えられる。以下では、パルス電圧によって発生するパルス電流ＩＰを、抵抗変化型記憶素子１０の抵抗状態を変化させるエネルギーとして、説明する。パルス電流ＩＰの電流値及びパルス幅は、ビット線ＢＬに印加されたパルス電圧の電圧値及びパルス幅と相関関係を有する。尚、ここでは、パルス電流ＩＰを用いて説明するが、パルス電圧であっても、本実施形態に係る抵抗変化型メモリの動作が本質的に同じであるのはもちろんである。
【００５７】
例えば、パルス電流ＩＰは、ビット線ＢＬに供給され、非オーミック素子１５のアノード（Ｎ３）からカソード（Ｎ２）に向かって、流れる。そして、非オーミック素子１５を経由したパルス電流ＩＰが、抵抗変化型記憶素子１０に供給される。  
そして、抵抗変化型記憶素子１０の抵抗状態が低抵抗状態から高抵抗状態に変化するのに要するパルス電流ＩＰが供給されることによって、抵抗変化型記憶素子１０に電位が印加され、“１”データが抵抗変化型記憶素子（メモリセル）１０に書き込まれる。また、抵抗変化型記憶素子１０の抵抗状態が高抵抗状態から低抵抗状態に変化するのに要するパルス電流が供給されることによって、抵抗変化型記憶素子１０に電位が印加され、“０”データが抵抗変化型記憶素子（メモリセル）１０に書き込まれる。
【００５８】
換言すると、ビット線に印加されたパルス電圧が分圧されて、非オーミック素子１５と抵抗変化型記憶素子１０とにそれぞれ印加される。分圧された電位差（電圧）によって、抵抗変化型記憶素子１０の抵抗状態が変化し、所定のデータが書き込まれる。
【００５９】
このように、書き込み動作時、接続ノードＮ１−Ｎ２間、つまり、抵抗変化型記憶素子１０に、その素子１０の抵抗値と素子１０を流れるパルス電流ＩＰの積が、電位差ＶＶＲとして印加される。抵抗変化型記憶素子１０は、記憶されたデータに応じて抵抗値が変化しているので、動作時に印加される電位差ＶＶＲの値は素子１０の抵抗状態に応じて異なる。また、接続ノードＮ２−Ｎ３間、つまり、非オーミック素子（ダイオード）１５には、供給されたパルス電流ＩＰの大きさに応じて、一定の電位差ＶＤが印加される。また、上記の構成によれば、ビット線ＢＬが高電位側、ワード線ＷＬが低電位側になる。
【００６０】
尚、抵抗変化型メモリの書き込み動作は、抵抗変化型記憶素子１０に印加される電位に限らず、パルス電流ＩＰが抵抗変化型記憶素子１０を流れることによって生じるジュール熱を利用して、抵抗変化型記憶素子１０の抵抗状態を変化させてもよい。
【００６１】
本実施形態においては、抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高抵抗状態にする動作のことを、セット動作とよび、高抵抗状態から低抵抗状態にする動作のことを、リセット動作とよぶ。
【００６２】
また、抵抗変化型記憶素子１０に対するデータ読み出しは、以下のように実行される。  
図５の（ａ）で示したように、データに対応する各抵抗状態の分布の間に、所定の抵抗値に対応する読み出しレベルが設定されている。  
抵抗変化型記憶素子からのデータの読み出しは、抵抗変化型記憶素子の抵抗値が、この読み出しレベルが示す抵抗値より高いか低いかが判別されることによって、実行される。例えば、抵抗変化型記憶素子（選択セル）１０の抵抗値に応じて、選択セルが接続されたビット線に与えられるセンス電位又はセンス電流が変動する。その変動量は、カラム制御回路２内のセンスアンプによって検知される。その変動量と参照値（読み出しレベル）との比較結果が、“１”又は“０”に対応されて、データＤＴとして外部へ読み出される。
【００６３】
２．  第１の実施形態  
図６乃至図１３を参照して、本発明の第１の実施形態に係る抵抗変化型メモリについて、説明する。本実施形態に係る抵抗変化型メモリは、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）である。但し、本実施形態の抵抗変化型メモリは、ＰＣＲＡＭ（Phase Change Random Access Memory）や他の抵抗変化型記憶素子を用いたメモリ（例えば、ＭＲＡＭ：Magnetoresistive Random Access Memory）でもよいのは、もちろんである。尚、以下では、同じ構成要素については、同じ符号を付して、重複する説明は、必要に応じて行う。また、本実施形態においては、説明の簡単化のため、説明に必要な最小限の構成要素のみを図示するが、本発明が、それに限定されないのはもちろんである。
【００６４】
（１）  基本例  
図６乃至図８を用いて、第１の実施形態に係る抵抗変化型メモリの基本例について、説明する。
【００６５】
（ａ）  回路構成  
図６を用いて、第１の実施形態の基本例に係る抵抗変化型メモリの回路構成について、説明する。  
図６は、本基本例に係る抵抗変化型メモリの回路構成を示している。図６においては、説明の明確化のため、メモリセルアレイ内に設けられた１つの抵抗変化型記憶素子１０と、その素子１０に接続される１本のビット線及び１本のワード線ＷＬを抽出して、図示している。
【００６６】
図６に示すように、図２を用いて説明した例と同様に、抵抗変化型記憶素子１０は非オーミック素子１５と直列接続されている。
【００６７】
本例において、抵抗変化型記憶素子（メモリセル）１０は２端子素子である。  
本例において、非オーミック素子１５は、例えば、ダイオードである。以下では、非オーミック素子１５のことを、ダイオード１５と呼ぶ。ダイオード１５には、ＰＩＮ接合ダイオード、ＰＮ接合ダイオード、ツェナーダイオード（定電圧ダイオード）などが用いられる。
【００６８】
抵抗変化型記憶素子１０の一端は、ワード線ＷＬに接続される。図６において、抵抗変化型記憶素子１０とワード線ＷＬとの接続点は、接続ノードＮ１となる。抵抗変化型記憶素子１０の他端は、ダイオード１５のカソードに接続されている。図６において、ダイオード１５と抵抗変化型記憶素子１０の接続点は、接続ノードＮ２となる。ダイオード１５のアノードは、ビット線ＢＬに接続されている。ダイオード１５とビット線ＢＬとの接続点は、接続ノードＮ３となる。
【００６９】
ビット線ＢＬの一端には、スイッチ素子６０を経由して、電流／電位供給回路８Ａが接続されている。抵抗変化型記憶素子１０が、印加されたパルス電圧又はパルス電流によって抵抗状態が変化する素子である場合、電流／電位供給回路８Ａには、パルスジェネレータ８Ａが用いられる。
【００７０】
パルスジェネレータ８Ａは、制御信号ＰＧによって制御される。パルスジェネレータ８Ａは、ステートマシン７の制御に基づいて、ビット線ＢＬにパルス電圧を印加し、ある一定のパルス幅及び電流値を有するパルス電流ＩＰを生成する。生成されたパルス電流ＩＰは、オン状態のスイッチ素子６０を経由して、選択アドレス情報に基づいて活性化されたビット線ＢＬに供給される。そして、パルス電流ＩＰは、ダイオード１５を経由して、選択された抵抗変化型記憶素子（選択セル）１０に、供給される。これによって、抵抗変化型記憶素子１０の抵抗状態が遷移されて、データの書き込み又はデータの消去が実行される。或いは、電流の供給によって、抵抗変化型記憶素子１０の抵抗状態に基づいた記憶されたデータの読み出しが、実行される。  
尚、パルス電流ＩＰのパルス幅及び電流値は、抵抗変化型記憶素子１０の抵抗状態を、高抵抗状態から低抵抗状態に切り替える動作（セット動作）と低抵抗状態から高抵抗状態へ切り替える動作（リセット動作）とで、異なる場合がある。また、データの読み出しに用いる電流のパルス幅及び電流値は、セット／リセット動作（書き込み／消去動作）で用いるパルス幅及び電流値と異なる。
【００７１】
スイッチ素子６０は、例えば、電界効果トランジスタである。スイッチ素子６０としての電界効果トランジスタ６０の電流経路の一端が、ビット線ＢＬに接続され、電流経路の他端は、パルスジェネレータ８Ａの出力端子に接続される。電界効果トランジスタ６０のゲート（制御端子）には、制御信号ＣＳ＜０＞が入力される。この制御信号ＣＳ＜０＞によって、電界効果トランジスタ６０のオン／オフが制御される。このスイッチ素子（電界効果トランジスタ）６０のオン／オフによって、ビット線ＢＬの活性化／非活性化が制御される。すなわち、電界効果トランジスタ６０がオンにされた場合に、パルスジェネレータ８Ａと抵抗変化型記憶素子１０とが電気的に接続される。パルス電流ＩＰは、オン状態のスイッチ素子６０を経由して、ビット線ＢＬ及び抵抗変化型記憶素子１０に供給される。  
スイッチ素子６０のオン／オフの制御は、選択セルのカラムアドレス情報（選択カラムアドレス情報）に基づいて、ステートマシン７によって、実行される。  
以下、スイッチ素子６０のことを、カラム選択スイッチ素子６０と呼び、その制御信号ＣＳ＜０＞のことを、カラム選択信号ＣＳ＜０＞とよぶ。カラム選択スイッチ素子６０は、例えば、図１のカラム制御回路２内に設けられる。そして、カラム選択スイッチ素子６０は、メモリセルアレイ内の複数のビット線ＢＬのそれぞれに、１つずつ接続される。
【００７２】
ワード線ＷＬの一端には、容量回路２０Ａを経由して、スイッチ素子５０が接続される。スイッチ素子５０は、例えば、電界効果トランジスタである。スイッチ素子５０としての電界効果トランジスタ５０の電流経路の一端は、容量回路２０Ａに接続される。電界効果トランジスタ５０の電流経路の他端は、ワード線ＷＬのグランド端子ＷＬ＿ＧＮＤに接続される。電界効果トランジスタ５０のゲート（制御端子）には、制御信号ＲＳ＜０＞が入力される。この制御信号ＲＳ＜０＞によって、電界効果トランジスタ５０のオン／オフが制御される。このスイッチ素子（電界効果トランジスタ）のオン／オフによって、ワード線ＷＬの活性化／非活性化が制御される。グランド端子ＷＬ＿ＧＮＤのグランド電位は、オン状態のスイッチ素子５０によって、活性化されたワード線ＷＬに供給される。  
スイッチ素子５０のオン／オフの制御は、選択セルのロウアドレス情報（選択ロウアドレス情報）に基づいて、ステートマシン７によって実行される。  
以下、スイッチ素子５０のことを、ロウ選択スイッチ素子５０と呼び、制御信号ＲＳ＜０＞のことを、ロウ選択信号ＲＳ＜０＞とよぶ。ロウ選択スイッチ素子５０は、例えば、図１のロウ制御回路３内に設けられる。そして、ロウ選択スイッチ素子５０は、メモリセルアレイ内の複数のワード線ＷＬのそれぞれに、１つずつ接続される。
【００７３】
容量回路２０Ａは、ワード線ＷＬに接続され、接続ノードＮ１とロウ選択スイッチ素子５０の電流経路の一端との間に直列に接続されている。容量回路２０Ａの動作は、例えば、ステートマシン７によって制御される。  
容量回路２０Ａは、１つの容量素子２１及び２つのスイッチ素子（第１及び第２のスイッチ素子）２２，２３を有する。  
１つの容量素子２１及び１つのスイッチ素子２２は、容量回路２０Ａ内で、直列接続されている。容量素子２１は、例えば、１０ｐＦ以上、１０ｎＦ以下の静電容量Ｃを有する。容量素子２１の静電容量Ｃが、例えば、１００ｐＦ以上、１ｎＦ以下である場合には、書き込み動作時の消費電力を低く抑えられ、且つ、書き込み動作（特に、リセット動作）を安定化できる。但し、これらの容量素子２１の静電容量の値は、抵抗変化型記憶素子１０の構成や種類に応じて異なるのはもちろんである。
【００７４】
ビット線ＢＬに供給されたパルス電流ＩＰは、接続ノードＮ１−接続ノードＮ３間、すなわち、抵抗変化型記憶素子１０を経由して、容量回路２０Ａに供給される。容量素子２１は、供給されたパルス電流ＩＰによって、充電される。容量素子２１は、充電された電荷Ｑによる放電電流を、出力する。
【００７５】
スイッチ素子２２は、容量素子２１に対する電流経路となっており、容量素子２１の活性化を制御する。  
スイッチ素子２２は、例えば、電界効果トランジスタである。電界効果トランジスタ２２のゲート（制御端子）には、制御信号ＳＷ＜Ａ＞が入力され、この制御信号ＳＷ＜Ａ＞によって、スイッチ素子としての電界効果トランジスタ２２のオン／オフが制御される。電界効果トランジスタ２２の電流経路の一端は、接続ノードＮ１に接続され、電界効果トランジスタ２２の電流経路の他端は、容量素子２１の一端に接続される。そして、容量素子２１の他端は、ロウ選択スイッチ素子５０の一端に接続される。
【００７６】
容量回路２０Ａ内のスイッチ素子２３は、直列接続された容量素子２１及びスイッチ素子２２に対して、並列に接続されている。スイッチ素子２３は、例えば、電界効果トランジスタである。電界効果トランジスタ２３のゲート（制御端子）には、制御信号ＳＷ＜Ｂ＞が入力され、この制御信号ＳＷ＜Ｂ＞によって、スイッチ素子としての電界効果トランジスタ２３のオン／オフが制御される。電界効果トランジスタ２３の電流経路の一端は、スイッチ素子２２の一端に接続される。電界効果トランジスタ２３の電流経路の他端は、容量素子２１の他端に接続されている。すなわち、スイッチ素子（電界効果トランジスタ）２３は、容量素子２１及びスイッチ素子２２に並列に接続されると共に、接続ノードＮ１とロウ選択スイッチ素子５０との間に直列に接続される。
【００７７】
このように、容量回路２０Ａ内には、２つの電流経路が設けられる。容量経路２０Ａ内の一方の電流経路は、１つの容量素子２１と１つのスイッチ素子２２とを経由する経路である。容量回路２０Ａ内の他方の電流経路は、１つのスイッチ素子２３を経由する経路である。容量素子２１の放電電流は、例えば、容量回路２０Ａ内の２つのスイッチ素子２２，２３及びロウ選択スイッチ素子５０を経由して、グランド端子ＷＬ＿ＧＮＤに放出される。
【００７８】
抵抗変化型メモリの動作時、選択セルのロウ／カラムアドレス情報に基づいて、ロウ／カラム選択スイッチ素子５０，６０がオンにされ、選択セル（抵抗変化型記憶素子）１０が接続されたワード線（選択ワード線）ＷＬ及びビット線（選択ビット線）ＢＬは、活性化される。  
これによって、ビット線ＢＬ−ワード線ＷＬ間に直列接続された選択セル１０及びダイオード１５が、ビット線ＢＬ及びワード線ＷＬと導通状態になり、パルスジェネレータ８Ａが生成するパルス電流ＩＰが、選択セルに供給される。
【００７９】
本発明の第１の実施形態の抵抗変化型メモリは、抵抗変化型記憶素子１０の一端がワード線ＷＬに接続され、抵抗変化型記憶素子１０に直列接続されたダイオード（非オーミック素子）のアノードがビット線ＢＬに接続されたメモリ装置において、ワード線ＷＬに接続された容量回路２０Ａを有することを、特徴とする。
【００８０】
抵抗変化型記憶素子１０の抵抗状態が低抵抗状態から高抵抗状態へ遷移する時、抵抗状態の遷移の前後で同じ大きさのパルス電流ＩＰが抵抗変化型記憶素子１０に流れている。そのため、例えば、図５の（ｃ）において、高抵抗状態の抵抗変化型記憶素子１０に印加される電圧ＶＶＲは、低抵抗状態の抵抗変化型記憶素子１０に印加されていた電位差ＶＶＲより大きくなる。このように、抵抗変化型記憶素子１０の抵抗状態が低抵抗状態から高抵抗状態に遷移した直後に、抵抗変化型記憶素子１０の抵抗状態が遷移する大きな電位差が印加される場合がある。その結果として、低抵抗状態から高抵抗状態に切り替わる電位差と高抵抗状態から低抵抗状態に切り替わる電位差との差が小さい抵抗変化型記憶素子が用いられた場合、リセット動作によって高抵抗状態にされた抵抗変化型記憶素子１０が、再度、低抵抗状態に切り替わってしまうことがある。
【００８１】
第１の実施形態において、抵抗変化型記憶素子１０の抵抗状態を低抵抗状態から高抵抗状態へ切り替える動作（リセット動作）において、選択ビット線ＢＬから選択ワード線ＷＬに流れるパルス電流ＩＰは、抵抗変化型記憶素子１０を経由した後、容量回路２０Ａ内の容量素子２１に供給される。
【００８２】
そのパルス電流ＩＰによって、電荷Ｑが容量素子２１内に蓄積され、容量素子２１は充電される。抵抗変化型記憶素子１０の高抵抗状態への遷移は、容量素子２１が充電されている期間に実行される。抵抗変化型記憶素子１０の抵抗値が低抵抗状態から高抵抗状態に変化すると、容量素子２１の充電速度は緩やかになる。  
選択ワード線ＷＬに接続された容量素子２１が充電されるにしたがって、選択ビット線ＢＬ及び選択ワード線ＷＬ間に印加される電位差は徐々に小さくなる。その結果として、高抵抗状態に変化した後の抵抗変化型記憶素子１０に印加される電位差（電圧）、及び、その抵抗変化型記憶素子１０に供給される電流が、低減される。それゆえ、抵抗変化型記憶素子１０が低抵抗状態から高抵抗状態に遷移した直後に、素子１０を流れるパルス電流ＩＰに起因する電位差によって、抵抗変化型記憶素子１０が低抵抗状態に戻ることが抑制される。
【００８３】
抵抗変化型記憶素子１０の抵抗状態が高抵抗状態に遷移した後、容量素子２１に充電された電荷Ｑは、容量回路２０Ａ内のスイッチ素子２３を経由して、グランド端子ＷＬ＿ＧＮＤに放出される。
【００８４】
以上のように、本実施形態に係る抵抗変化型メモリによれば、抵抗変化型記憶素子に印加される電位差を、容量素子２１の充電電位を用いて調整することによって、低抵抗状態から高抵抗状態になった抵抗変化型記憶素子が、低抵抗状態に再度遷移するのを抑制できる。つまり、本実施形態の抵抗変化型メモリは、書き込み不良を防止できる。
【００８５】
したがって、本発明の第１の実施形態に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
【００８６】
尚、本実施形態に係る抵抗変化型メモリの構成は、例えば、ＲｅＲＡＭのように、抵抗変化型記憶素子の抵抗状態の遷移（応答速度）が高速な抵抗変化型記憶素子１０を用いたメモリに、有効である。
【００８７】
（ｂ）  動作  
図６乃至図８を用いて、本発明の第１の実施形態の基本例に係る抵抗変化型メモリの動作について、説明する。以下では、抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高抵抗状態へ切り替える動作（セット動作）、高抵抗状態から低抵抗状態へ切り替える動作（リセット）動作について、説明する。尚、ここでは、パルス電流ＩＰを用いて、抵抗変化型記憶素子の抵抗状態を切り替える動作を例に、説明する。
【００８８】
（ｂ−１）  セット動作  
図７の（ａ）を用いて、図６に示される抵抗変化型メモリのセット動作について、説明する。図７の（ａ）は、図６に示されるメモリ装置のセット動作を説明するためのタイミングチャート（波形図）である。尚、ここでは、図１も用いて説明する。
【００８９】
はじめに、書き込み動作を指示するコマンド情報（書き込みコマンド）ＣＭＤと書き込み対象となる選択セルのアドレス情報（選択アドレス情報）ＡＤＲが、チップ内に入力される。書き込みコマンドは、コマンドインターフェイス４を介して、ステートマシン７に入力される。選択アドレス情報は、アドレスバッファ６を介して、カラム制御回路２及びロウ制御回路３にそれぞれ転送される。
【００９０】
そして、図７の（ａ）に示されるように、ステートマシン７によって、パルスジェネレータ８Ａの制御信号ＰＧが“Ｌ（Low）”レベルから“Ｈ（high）”レベルにされ、パルスジェネレータ８Ａがオンされる。これによって、選択セル（抵抗変化型記憶素子）１０の抵抗状態を遷移させるためのエネルギーとして、所定のパルス形状のパルス電流ＩＰが、パルスジェネレータ８Ａによって、生成される。生成されるパルス電流ＩＰの電流値及びパルス幅は、例えば、データ入出力バッファ６を介して、カラム制御回路２に転送された書き込みデータＤＴに基づいて、設定される。
【００９１】
入力されたロウアドレス情報に基づいて、ロウ選択スイッチ素子５０の制御信号ＲＳ＜０＞が、ステートマシン７によって、“Ｌ”レベルから“Ｈ”レベルに遷移される。これによって、ロウ選択スイッチ素子５０がオンされ、ロウアドレス情報が示すワード線（選択ワード線）ＷＬが活性化される。  
また、ステートマシン７によって、スイッチ素子２３の制御信号ＳＷ＜Ｂ＞が“Ｌ”レベルから“Ｈ”レベルに遷移される。よって、容量回路２０Ａ内のスイッチ素子２３がオンにされる。ここで、図７の（ａ）に示すように、図６に示されるメモリのセット動作時において、容量素子２１が接続されたスイッチ素子２２は、その制御信号ＳＷ＜Ａ＞が“Ｌ”レベルに維持され、オフにされている。尚、図７の（ａ）においては、スイッチ素子２３の制御信号ＳＷ＜Ｂ＞、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０の制御信号ＰＧ，ＲＷ＜０＞は、ほぼ同時に、“Ｈ”レベルに遷移されているが、これに限定されない。
【００９２】
パルスジェネレータ８Ａ、ロウ選択スイッチ素子５０及びスイッチ素子２３がオンされた後、入力されたカラムアドレス情報に基づいて、カラム選択スイッチ素子６０の制御信号ＣＳ＜０＞が、ステートマシン７によって、“Ｌ”レベルから“Ｈ”レベルに遷移される。これによって、カラムアドレス情報が示すビット線（選択ビット線）ＢＬが活性化される。そして、パルスジェネレータ８Ａによって生成されたパルス電流ＩＰが、オン状態のカラム選択スイッチ素子６０を経由して、選択ビット線ＢＬに出力される。
【００９３】
セット動作時、選択ワード線ＷＬの電位は、グランド電位ＷＬ＿ＧＮＤに設定されている。選択ビット線ＢＬに、セット動作に用いるパルス電流（書き込み電流）ＩＰが供給されることによって、その選択ビット線ＢＬと選択ワード線ＷＬとの間に、電位差が生じる。  
そして、セット動作に用いる所定のパルス形状のパルス電流ＩＰが、選択セルとしての抵抗変化型記憶素子１０に、ダイオード１５を経由して供給される。セット動作に用いられるパルス電流ＩＰの電流値は、例えば、１０ｎＡ以上、５０μＡ以下であることが好ましい。また、セット動作に用いられるパルス電流ＩＰのパルス幅は、１０ｎｓ以上、１０μｓ以下であることが好ましい。但し、パルス電流ＩＰの電流値及びパルス幅の値は、上記の値に限定されず、抵抗変化型記憶素子１０の面積及び膜厚、抵抗変化型記憶素子１０に用いる材料によって、異なるのはもちろんである。
【００９４】
パルス電流ＩＰが抵抗変化型記憶素子１０を流れることによって、抵抗変化型記憶素子１０の一端Ｎ１及び他端Ｎ２間に電位差が印加される。これによって、選択セルとしての抵抗変化型記憶素子１０の抵抗値が、高抵抗状態から低抵抗状態に切り替わる。よって、選択セルに所定のデータ（例えば、“０”）が記憶される。尚、パルス電流ＩＰに起因するジュール熱によって、抵抗変化型記憶素子１０の抵抗状態を変化させてもよい。
【００９５】
選択セル１０を通過したパルス電流ＩＰは、容量回路２０Ａを経由して、ワード線ＷＬのグランド端子ＷＬ＿ＧＮＤに放出される。上記のように、セット動作時、オフ状態のスイッチ素子２２によって、容量回路２０Ａ内の容量素子２１は、選択ワード線ＷＬから電気的に分離され、容量素子が接続されていないスイッチ素子２３が、容量回路２０Ａ内の電流経路となっている。よって、パルス電流ＩＰは、スイッチ素子２３を経由してワード線グランド端子ＷＬ＿ＧＮＤに放出され、セット動作時、容量素子２１が、パルス電流ＩＰによって充電されない。
【００９６】
パルス電流ＩＰは、カラム選択信号ＣＳ＜０＞が“Ｈ”レベルに設定されている期間、選択セル１０を流れている。  
そして、所定の期間が経過して、抵抗変化型記憶素子の抵抗値が高抵抗状態から低抵抗状態へ切り替わった後、カラム選択信号ＣＳ＜０＞が、ステートマシン７によって、“Ｈ”レベルから“Ｌ”レベルに遷移される。よって、カラム選択スイッチ素子６０がオフされ、電流ＩＰがビット線ＢＬ選択セル１０に供給されなくなる。
【００９７】
その後、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０の制御信号ＰＧ，ＲＳ＜０＞は、ステートマシン７によって、“Ｈ”レベルから“Ｌ”レベルに遷移され、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０はオフする。また、スイッチ素子２３の制御信号ＳＷ＜Ｂ＞が“Ｈ”レベルから“Ｌ”レベルにされ、容量回路２０Ａ内のスイッチ素子２３はオフする。
【００９８】
以上によって、選択セル（抵抗変化型記憶素子）１０に対するセット動作が完了する。
【００９９】
尚、上記の動作によって、所定のデータが正常に書き込まれたか否か検証する動作（ベリファイ動作）がさらに実行されてもよい。  
すなわち、選択セル１０にパルス電流ＩＰを流し、容量回路２０Ａなどをオフにした後、選択セル１０の抵抗状態が、入力された書き込みデータＤＴに応じた抵抗値を示しているか否か、カラム制御回路２内に設けられた読み出し回路（センスアンプなど）を用いて、選択セル１０のデータ（抵抗値）を読み出して、検証される。  
書き込みデータと選択セルに記憶されたデータが一致する場合には、書き込み動作は終了する。一方、書き込みデータと選択セルに記憶されたデータが一致しない場合には、同じ選択セル１０に対して、データの書き込みが再度実行される。尚、再度の書き込みに用いられるパルス電流ＩＰは、１回目のデータ書き込みに用いたパルス電流と同じパルス形状でもよいし、電流値及びパルス幅が調整されたパルス形状でもよい。  
また、セット動作の前に、選択セル（抵抗変化型記憶素子１０）の抵抗状態を確認し、選択セルが低抵抗状態である場合には、パルス電流を供給せずともよい。
【０１００】
尚、上述のセット動作において、メモリセルアレイ内の書き込み対象とならない抵抗変化型記憶素子（非選択セル）において、ビット線又はワード線のいずれか一方は、非活性化状態になっている。それゆえ、パルス電流は非選択セルに対して供給されず、非選択セルに対するセット動作は実行されない。
【０１０１】
以上のように、セット動作時、容量回路２０Ａ内の容量素子２１は、パルス電流の電流経路から分離されている。よって、容量素子２１は充電されず、容量素子２１が、選択された抵抗変化型記憶素子１０に対するセット動作を劣化させることはない。
【０１０２】
したがって、図６に示されるワード線ＷＬに容量回路２０Ａが接続されたメモリにおいて、選択された抵抗変化型記憶素子に対するセット動作が、安定に実行される。
【０１０３】
（ｂ−２）  リセット動作  
図７の（ｂ）及び図８を用いて、図６に示される抵抗変化型メモリのリセット動作について、説明する。図７の（ｂ）は、図６に示されるメモリのリセット動作を説明するためのタイミングチャート（波形図）である。また、図８は、図６に示されるメモリのリセット動作を説明するための模式図である。尚、図７の（ａ）で述べたセット動作と実質的に同じ各構成素子及び回路の動作については、詳細な説明は省略する。
【０１０４】
はじめに、セット動作と同様に、書き込みコマンドと選択アドレス情報に基づいて、制御信号ＰＧが“Ｈ”レベルになり、パルスジェネレータ８Ａがオンする。また、ロウ選択信号ＲＳ＜０＞が“Ｈ”レベルになり、ロウ選択スイッチ素子５０がオンする。これによって、選択ワード線ＷＬは、活性化される。
【０１０５】
そして、図７の（ｂ）に示すように、図６に示されるメモリのリセット動作においては、スイッチ素子２２の制御信号ＳＷ＜Ａ＞が、時間ｔａにおいて、“Ｌ”レベルから“Ｈ”レベルに遷移される。よって、容量素子２１が接続されたスイッチ素子２２は、オンする。これによって、容量素子２１が、選択ワード線ＷＬに電気的に接続される。この際、容量素子が接続されていないスイッチ素子２３は、その制御信号ＳＷ＜Ｂ＞が“Ｌ”レベルに維持され、オフにされている。
【０１０６】
尚、図７の（ｂ）においては、制御信号ＳＷ＜Ａ＞は、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０の活性化とほぼ同時に、“Ｈ”レベルに遷移されているが、これに限定されない。
【０１０７】
パルスジェネレータ８Ａ、ロウ選択スイッチ素子５０及びスイッチ素子２２がオンされた後、時間ｔｂにおいて、カラム選択スイッチ素子６０の制御信号ＣＳ＜０＞が、“Ｌ”レベルから“Ｈ”レベルに遷移される。これによって、選択ビット線ＢＬが活性化される。
【０１０８】
選択ビット線ＢＬに、リセット動作に用いるパルス電流（書き込み電流）ＩＰが、出力される。また、リセット動作時、選択ワード線ＷＬの電位は、グランド電位ＷＬ＿ＧＮＤに設定されている。パルス電流ＩＰは、選択ビット線ＢＬ−選択ワード線間に接続された抵抗変化型記憶素子（選択セル）１０に、ダイオード１５を経由して、供給される。  
リセット動作に用いられるパルス電流ＩＰの電流値は、例えば、５００ｎＡ以上、１００μＡ以下であることが好ましい。また、リセット動作に用いられるパルス電流のパルス幅は、１０ｎｓ以上、１００μｓ以下であることが好ましい。但し、リセット動作においても、セット動作と同様に、パルス電流の電流値及びパルス幅の値は、抵抗変化型記憶素子１０の面積及び膜厚、抵抗変化型記憶素子１０に用いる材料によって、異なるのはもちろんである。  
また、図８の（ａ）に示されるように、選択セル１０を通過したパルス電流ＩＰは、容量回路２０Ａ内に流れ込む。上記のように、リセット動作時、容量素子２１が接続されたスイッチ素子２２がオンし、他方のスイッチ素子２３はオフしている。よって、時間ｔｂにおいて、パルス電流ＩＰは容量素子２１に供給され、容量素子２１に対する充電が開始される。
【０１０９】
図７の（ｂ）に示すように、カラム選択スイッチ素子６０は、時間ｔｂから時間ｔｃまでの期間、オンされている。図８の（ｂ）に示すように、その期間ｔｂ〜ｔｃにおいて、容量素子２１は、選択セル１０を経由したパルス電流ＩＰによって、充電される。
【０１１０】
期間ｔｂ〜ｔｃにおいて、容量素子２１の静電容量Ｃが電荷Ｑ（＞０）によって充電されるので、その容量素子２１の電極間電位（充電電位）ＶＣは、電位ＶＣ＝Ｑ／Ｃになる。その期間ｔｂ〜ｔｃにおいて、電位ＶＣはグランド電位ＷＬ＿ＧＮＤ以上になっている。よって、選択セル１０にパルス電流ＩＰが供給されている間（期間ｔｂ〜ｔｃ）、選択セル（抵抗変化型記憶素子）１０の一端、つまり、接続ノードＮ１における電位は、グランド電位ＷＬ＿ＧＮＤ以上の電位ＶＣ程度になっている。接続ノードＮ１における電位は、容量素子２１が時間の経過と共にパルス電流ＩＰによって充電されるのにしたがって、徐々に上昇していく。
【０１１１】
また、パルス電流ＩＰの供給によって、選択セルとしての抵抗変化型記憶素子１０の一端Ｎ１及び他端Ｎ２に電位差（電圧）が印加される。これによって、抵抗変化型記憶素子１０の抵抗値が、低抵抗状態から高抵抗状態に切り替わる。よって、選択セルに所定のデータ（例えば、“１”）が記憶される。抵抗変化型記憶素子１０の抵抗値が低抵抗状態から高抵抗状態に変化すると、容量素子２１の充電速度は緩やかになる。  
抵抗変化型記憶素子１０が高抵抗状態に遷移した際、その抵抗変化型記憶素子１０の一端（接続ノードＮ１）の電位は、電位ＶＣ程度になっている。よって、抵抗変化型記憶素子１０の一端及び他端（接続ノードＮ２）の電位差は、接続ノードＮ１の電位がグランド電位ＷＬ＿ＧＮＤに設定されている場合と比較して、小さくなっている。それゆえ、抵抗変化型記憶素子１０が高抵抗状態になった直後に、抵抗変化型記憶素子１０に印加される電位差を緩和できる。
【０１１２】
時間ｔｃにおいて、カラム選択信号ＣＳ＜０＞は、“Ｌ”レベルにされ、カラム選択スイッチ素子６０は、オフする。また、ステートマシン７は容量素子２１の充電速度が緩やかになったのを検知し、ステートマシン７は、容量回路２０Ａ内のスイッチ素子２３がオンするように、制御信号ＳＷ＜Ｂ＞を“Ｌ”レベルから“Ｈ”レベルにする。これによって、例えば、時間ｔｄにおいて、スイッチ素子２３がオンされる。制御信号ＳＷ＜Ｂ＞は時間ｔｅにおいて“Ｌ”レベルにされる。つまり、スイッチ素子２３は、時間ｔｄから時間ｔｅの間、オンされている。
【０１１３】
容量素子２１は、カラム選択スイッチ素子６０がオフされたことにより、電流（電位）の供給がなくなり、且つ、オン状態のスイッチ素子２３を経由して、グランド端子ＷＬ＿ＧＮＤに接続される。それゆえ、図８の（ｃ）に示されるように、期間ｔｄ〜ｔｅにおいて、容量素子２１の放電電流ｉｑは、スイッチ素子２３及びオン状態のロウ選択スイッチ素子５０を経由して、グランド端子ＷＬ＿ＧＮＤに放出される。この時、カラム選択スイッチ素子６０がオフされており、また、ダイオード１５が設けられているので、容量素子２１の放電電流ｉｑが、抵抗変化型記憶素子１０を流れることはない。
【０１１４】
尚、期間ｔｃ〜ｔｅにおいて、ステートマシン７が、選択セルとしての抵抗変化型記憶素子１０の抵抗値を検知し、ビット線ＢＬ−ワード線ＷＬ間の電位差が、抵抗変化型記憶素子の抵抗状態に対して過大にならないように、スイッチ素子２３をオン／オフ状態を制御して、抵抗変化型記憶素子に印加される電位を随時調整してもよい。
【０１１５】
スイッチ素子２３がオフされた後、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０がオフされる。そして、制御信号ＳＷ＜Ａ＞が、“Ｌ”レベルにされ、容量素子２１が接続されたスイッチ素子２２は、オフする。これによって、容量素子２１は、選択ワード線ＷＬから電気的に分離される。
【０１１６】
以上によって、選択セル（抵抗変化型記憶素子）１０に対するリセット動作が完了する。尚、セット動作と同様に、図７の（ｂ）に示したリセット動作の後に、ベリファイ動作を実行してもよいのは、もちろんである。また、リセット動作の前に、選択セル（抵抗変化型記憶素子１０）の抵抗状態を確認し、選択セルが高抵抗状態である場合には、パルス電流を供給せずともよい。
【０１１７】
以上にように、本実施形態の抵抗変化型メモリは、ワード線ＷＬに容量素子２１が接続される。抵抗変化型メモリのリセット動作時、その容量素子２１の充電を利用することによって、抵抗変化型記憶素子（選択セル）１０が低抵抗状態から高抵抗状態に遷移したときに素子（選択セル）１０に印加される電位差が、低減される。
【０１１８】
これによって、抵抗変化型記憶素子１０が低抵抗状態から高抵抗状態に遷移した直後に、素子１０自体に供給されたパルス電流ＩＰ（又は電位）による電位差によって、抵抗変化型記憶素子１０の抵抗状態が低抵抗状態に戻ることが抑制される。
【０１１９】
したがって、本発明の第１の実施形態に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
【０１２０】
（２）  構成例１  
図９及び図１０を参照して、第１の実施形態に係る抵抗変化型メモリの構成例１について、説明する。
【０１２１】
（ａ）  回路構成  
以下、図９を用いて、本実施形態に係る抵抗変化型メモリの構成例１について説明する。ここでは、主に、図６に示されるメモリとの回路構成の相違点について、説明する。
【０１２２】
上述のように、１つのメモリセルアレイ内に、複数の抵抗変化型記憶素子１００〜１０ｎが、設けられている。
【０１２３】
図２を用いて説明したように、１つのメモリセルアレイ１内に、複数のビット線及び複数のワード線が設けられる。  
図９に示されるように、例えば、（ｍ＋１）本（ｍ≧０）のワード線ＷＬが、メモリセルアレイ内に設けられている場合、１本のビット線ＢＬに対して、（ｍ＋１）個の抵抗変化型記憶素子１００〜１０ｍが、接続される。また、抵抗変化型記憶素子１００〜１０ｍには、ダイオード（非オーミック素子）１５０〜１５ｍが、それぞれ直列接続されている。
【０１２４】
本構成例において、図９に示されるように、容量回路２０Ｂ内に、１つ以上（例えば、（ｋ＋１）個（ｋ≧０））の容量素子２１０〜２１ｋが設けられる。また、各容量素子２１０〜２１ｋには、その活性化を担うスイッチ素子２２０〜２２ｋが、それぞれ接続されている。スイッチ素子２２０〜２２ｋは、制御信号ＳＷ＜Ａ０＞〜ＳＷ＜Ａｋ＞によって、オン／オフが制御される。容量回路２０Ｂ内において、容量素子２１０〜２１ｋは、並列接続されている。例えば、１つのスイッチ素子２３が、複数の容量素子２１０〜２１ｋに対して、共通に用いられる。スイッチ素子２３が、オンすることによって、複数の容量素子２１０〜２１ｋの放電電流が、グランド端子ＷＬ＿ＧＮＤに放出される。
【０１２５】
また、図９に示される例において、複数のワード線ＷＬ０〜ＷＬｍに対して、１つの容量回路２０Ｂが設けられている。ロウ選択スイッチ素子５００〜５０ｍは、各接続ノードＮ１０〜Ｎ１ｍに直接接続される。そして、容量回路２０Ｂは、ロウ選択スイッチ素子５００〜５０ｍとワード線グランド端子ＷＬ＿ＧＮＤとの間に設けられる。容量回路２０Ｂは、ロウ選択スイッチ素子５００〜５０ｍの電流経路の一端とワード線グランド端子ＷＬ＿ＧＮＤとの間に直列に接続されている。
【０１２６】
このように、複数のワード線ＷＬ０〜ＷＬｍに対して、１つの容量回路２０Ｂを共通化することによって、容量回路の設置によるチップサイズの増大が抑制される。  
本構成例において、リセット動作時に、活性化される容量素子２１０〜２１ｋの個数は、ビット線ＢＬに対する抵抗変化型記憶素子１００〜１０ｍの接続位置に応じて異なる。
【０１２７】
具体的には、パルスジェネレータ８Ａがビット線ＢＬに接続された箇所から遠い位置にビット線ＢＬとの接続ノードＮ３ｍを有する抵抗変化型記憶素子１０ｍは、パルスジェネレータ８Ａがビット線ＢＬに接続された箇所に近い位置にビット線ＢＬとの接続ノードＮ３０を有する抵抗変化型記憶素子よりも、リセット動作時に活性化する容量素子の個数が、多くされる。  
例えば、選択ワード線がワード線ＷＬ０である場合、接続ノードＮ３０によってビット線ＢＬに接続される抵抗変化型記憶素子１００に対して、１個の容量素子が活性化される。一方、選択ワード線がワード線ＷＬｍである場合、接続ノードＮ３ｍによってビット線ＢＬに接続される抵抗変化型記憶素子１０ｍに対して、（ｋ＋１）個の容量素子が活性化される。  
このように、リセット動作時、パルスジェネレータ８Ａが接続された側（電流供給側）から遠い位置の抵抗変化型記憶素子１０ｍに対して用いられる容量素子の個数は、パルスジェネレータ８Ａが接続された側に近い位置の抵抗変化型記憶素子１００に対して用いられる容量素子の個数以上にされる。
【０１２８】
ビット線ＢＬは、その配線長や互いに隣接するビット線ＢＬ間との相関関係によって、配線抵抗及び配線容量を含んでいる。この配線抵抗及び配線容量によって、ＲＣ遅延、電圧降下及び電流低下が生じる。  
この配線長に起因する悪影響は、抵抗変化型記憶素子１００〜１０ｍが、ビット線ＢＬのどの箇所に接続されているかによって、異なる。そして、メモリセルアレイの大容量化、すなわち、ビット線ＢＬの配線長が長くなるにしたがって、配線長の影響は大きくなる。  
その違いが顕著に現れる例としては、図９において、電流供給源（パルスジェネレータ）に一番近い素子と一番遠い素子、つまり、１番目のワード線ＷＬに接続された抵抗変化型記憶素子１００と（ｍ＋１）番目のワード線ＷＬに接続された抵抗変化型記憶素子１０ｍとの違いが挙げられる。
【０１２９】
図９に示す例では、１つのビット線ＢＬにおいて、抵抗変化型記憶素子１０ｍとビット線ＢＬとの接続ノードＮ３ｍは、抵抗変化型記憶素子１００とビット線ＢＬとの接続ノードＮ３０よりも、パルスジェネレータ８Ａから離れた位置に存在する。抵抗変化型記憶素子１００は、パルスジェネレータ８Ａからのビット線の配線長が短いため、抵抗変化型記憶素子１００に対するＲＣ遅延の影響は小さい。一方、ワード線ＷＬｍに接続された抵抗変化型記憶素子１０ｎは、パルスジェネレータ８Ａからのビット線の配線長が長い。そのため、配線抵抗による電圧・電流の低下及び配線容量による遅延など、抵抗変化型記憶素子１０ｎに対する配線長の影響は、抵抗変化型記憶素子１００に対する配線長の影響よりも大きくなる。  
すなわち、ビット線ＢＬに供給されるパルスジェネレータ８Ａの出力（パルス電流ＩＰ）は、ビット線ＢＬの配線長に起因する影響を受けるため、抵抗変化型記憶素子１０ｍに与えられるパルス電流ＩＰは、抵抗変化型記憶素子１００に与えられるパルス電流ＩＰよりも、電流値の低減やパルス幅の変化などを生じる。その結果として、パルスジェネレータ８Ａから遠い位置に設けられた抵抗変化型記憶素子１０ｍにおいて、リセット動作の応答速度の劣化や書き込み不良などが生じる。加えて、１つのビット線ＢＬに共通に接続される複数の抵抗変化型記憶素子１００〜１０ｍにおいて、リセット動作のばらつきが生じ、メモリの動作が不安定になる。
【０１３０】
ここで、ワード線ＷＬｍに接続された抵抗変化型記憶素子１０ｍに、ワード線ＷＬ０に接続された抵抗変化型記憶素子１００と同じ電流値のパルス電流ＩＰを流すためには、選択ビット線と選択ワード線との間の電位差を、同じ値にすることが１つの手段である。  
そのため、本構成例においては、ビット線ＢＬの配線長に起因する電圧降下及び電流損失を考慮して、ワード線ＷＬｍに印加される容量素子２１０〜２１ｋの充電電位を、ワード線ＷＬ０に印加される容量素子２１０〜２１ｋの充電電位より小さくする。それゆえ、本構成例においては、ワード線ＷＬｍに接続された抵抗変化型記憶素子に対するリセット動作時、並列接続された容量素子を活性化する個数が、多くされる。
【０１３１】
すなわち、容量素子２１０〜２１ｋの充電電位は、容量素子の静電容量に反比例する。また、並列接続された容量素子の静電容量の大きさは、それらの容量素子の静電容量の和である。  
よって、ワード線ＷＬｍに接続された抵抗変化型記憶素子１０ｍに対して用いられる容量素子の個数が、ワード線ＷＬ０に接続された抵抗変化型記憶素子１００に対して用いられる容量素子の個数よりも多くされる。これによって、抵抗変化型記憶素子１０ｍに対する静電容量が、抵抗変化型記憶素子１００に対する静電容量よりも大きくされ、ワード線ＷＬｍに対する充電電位が、ワード線ＷＬ０に対する充電電位よりも小さくされる。  
この結果として、抵抗変化型記憶素子１００と抵抗変化型記憶素子１０ｍとにおいて、それぞれのリセット動作時に、パルス電流ＩＰが供給されるビット線と充電電位が供給されるワード線との間の電位差が実質的に同じになるように、調整される。
【０１３２】
尚、抵抗変化型記憶素子ごとに印加される電位差を配線長に起因する悪影響を考慮して実質的に同じになるように調整できれば、複数の容量素子２１０〜２１ｋの静電容量Ｃ０〜Ｃｋは、それぞれ同じ大きさに設定されてもよいし、それぞれ異なる大きさに設定されてもよい。
【０１３３】
以上のように、ビット線ＢＬと抵抗変化型記憶素子１００〜１０ｍの各接続ノードＮ３０〜Ｎ３ｍのうち、パルスジェネレータ８Ａから遠いノードＮ３ｍに接続された抵抗変化型記憶素子１０ｍが選択された場合、その場合に活性化される容量素子２１０〜２１ｋの数は、パルスジェネレータ８Ａに近いノードＮ３０に接続された抵抗変化型記憶素子１００が選択された場合に比較して、多くされる。
【０１３４】
これによって、本構成例１のメモリは、配線抵抗や配線容量に起因して、リセット動作が劣化するのを抑制する。
【０１３５】
尚、本構成例において、容量回路２０Ｂが、図６に示した例と同様の接続関係によって、ワード線ＷＬ０〜ＷＬｍのそれぞれに１つずつ接続した回路構成でもよい。この場合には、パルスジェネレータ８Ａから遠い位置になるにしたがって、各抵抗変化型記憶素子に接続される容量素子の静電容量を大きくすればよい。つまり、パルスジェネレータ８Ａとビット線ＢＬとの接続点から離れた位置の抵抗変化型記憶素子において、その抵抗変化型記憶素子に対して用いられる容量素子の静電容量は、パルスジェネレータ８Ａとビット線ＢＬとの接続点に近い位置の抵抗変化型記憶素子に対して用いられる容量素子の静電容量以上の大きさを有する。
【０１３６】
以上のように、本実施形態の構成例１に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
【０１３７】
（ｂ）  動作  
図９及び図１０を用いて、本実施形態の構成例１に係る抵抗変化型メモリの動作について、説明する。本構成例１において、セット動作は、図７の（ａ）を用いて説明した動作例と同じである。それゆえ、本構成例においては、リセット動作についてのみ、説明する。また、本構成例１において、図７の（ｂ）を用いて説明したリセット動作と実質的に同じ動作については、詳細な説明を省略する。
【０１３８】
ここでは、説明の簡単化のため、２つの容量素子２１０，２１ｋを用いる場合を例として説明する。それゆえ、２つの容量素子をそれぞれ活性化させるスイッチ素子の制御信号ＳＷ＜Ａ０＞，ＳＷ＜Ａｋ＞が、図１０内に示されている。
【０１３９】
図１０の（ａ）は、１つのビット線ＢＬにおいて、パルスジェネレータ８Ａとビット線ＢＬとの接続点（電流供給側）に近い位置に接続ノードＮ３０を有する抵抗変化型記憶素子１００が選択された場合、換言すると、選択ワード線がワード線ＷＬ０である場合におけるリセット動作のタイミングチャートを示している。
【０１４０】
図１０の（ａ）に示すように、ワード線ＷＬ０に接続された抵抗変化型記憶素子１００に対して、リセット動作が実行される場合、ロウ選択信号ＲＳ＜０＞が“Ｈ”レベルにされ、ロウ選択スイッチ素子５００がオンにされる。これによって、ワード線ＷＬ０が選択ワード線として活性化される。他のロウ選択信号ＲＳ＜ｍ＞は、“Ｌ”レベルに維持され、選択ワード線ＷＬ０以外のワード線ＷＬｉ，ＷＬｍは活性化されない。
【０１４１】
そして、容量回路２０Ｂ内の２つのスイッチ素子２２０，２２ｋのうち、一方のスイッチ素子２２０の制御信号ＳＷ＜Ａ０＞が、“Ｌ”レベルから“Ｈ”レベルに遷移され、そのスイッチ素子２２０がオンされる。このとき、他方のスイッチ素子２２ｋの制御信号ＳＷ＜Ａｋ＞は、“Ｌ”レベルが維持される。よって、容量回路２０Ｂ内の２つの容量素子２１０，２１ｋのうち、１つの容量素子２１０が活性化され、その容量素子２１０がビット線ＢＬ及び選択ワード線ＷＬ０に電気的に接続される。容量素子２１０は、抵抗変化型記憶素子１００を経由したパルス電流ＩＰによって、充電される。この時、他方の容量素子２１ｋは選択ワード線ＷＬ０から電気的に分離されているので、充電されない。
【０１４２】
よって、容量素子２１０の充電電位は、容量素子２１０の静電容量Ｃ０に応じた電位となり、その充電電位が、選択ワード線ＷＬ０に供給される。
【０１４３】
そして、１つの容量素子２１０の充電電位が選択ワード線ＷＬ０及び接続ノードＮ１０に供給された状態で、基本例で述べた動作と同様に、選択セル（抵抗変化型記憶素子１００）の抵抗状態が、パルス電流ＩＰの供給によって、低抵抗状態から高抵抗状態に切り替わる。
【０１４４】
その後、容量回路２０Ｂ内のスイッチ素子２３がオンされ、１つの容量素子２１０の放電電流が、グランド端子ＷＬ＿ＧＮＤに放出される。  
以上の動作によって、本構成例におけるワード線ＷＬ０に接続された抵抗変化型記憶素子１００に対するリセット動作が、終了する。
【０１４５】
以上のように、１つの容量素子２１０の充電電位が選択ワード線ＷＬ０及び接続ノードＮ１０に供給された状態で、基本例で述べた動作と同様に、選択セル（抵抗変化型記憶素子１００）に対するリセット動作が実行される。それゆえ、選択セルとしての抵抗変化型記憶素子１００の抵抗状態が高抵抗状態に遷移した直後に、抵抗変化型記憶素子１００に大きな電位が印加されるのを、抑制できる。
【０１４６】
図１０の（ｂ）は、１つのビット線ＢＬにおいて、パルスジェネレータ８Ａとビット線ＢＬとの接続点（電流供給側）から遠い位置に接続ノードＮ３ｍを有する抵抗変化型記憶素子１０ｍが選択された場合、換言すると、選択ワード線がワード線ＷＬｍである場合におけるリセット動作のタイミングチャートを示している。
【０１４７】
図１０の（ｂ）に示すように、ワード線ＷＬｍに接続された抵抗変化型記憶素子１０ｍに対して、リセット動作が実行される場合、ロウ選択信号ＲＳ＜ｍ＞が“Ｈ”レベルにされ、ロウ選択スイッチ素子５０ｍがオンにされる。これによって、ワード線ＷＬｍが選択ワード線として活性化される。他のロウ選択スイッチ素子５００，５０ｉはオフにされ、ワード線ＷＬｍ以外のワード線ＷＬ０，ＷＬｉは活性化されない。
【０１４８】
そして、ワード線ＷＬｍが選択ワード線である場合、２つのスイッチ素子２２０，２２ｋの制御信号ＳＷ＜Ａ０＞，＜Ａｋ＞が、ステートマシン７によって、“Ｌ”レベルから“Ｈ”レベルに遷移される。これによって、容量回路２０Ｂ内において、２つの容量素子２１０，２１ｋが活性化される。その両方の容量素子２１０，２１ｋが、オン状態になったスイッチ素子２２０，２２ｋをそれぞれ経由して、ビット線ＢＬ及び選択ワード線ＷＬｍに電気的に接続される。２つの容量素子２１０，２１ｋは、抵抗変化型記憶素子１０ｍを経由したパルス電流ＩＰによって、充電される。
【０１４９】
図９に示すように、２つの容量素子２１０，２１ｋは並列接続されている。そのため、２つの容量素子２１０，２１ｋの静電容量Ｃ０，Ｃｋの和が、２つの容量素子２１０，２１ｋの全体の静電容量となる。よって、１つの容量素子２１０の静電容量Ｃ０を用いた場合と比較して、静電容量（Ｃ０＋Ｃｋ）は大きくなる。よって、２つの容量素子２１０，２１ｋの充電電位（＝Ｑ／（Ｃ０＋Ｃｋ））は、１つの容量素子２１０の充電電位（＝Ｑ／Ｃ０））より小さくなる。
【０１５０】
このように、ある１本のビット線ＢＬにおいて、パルスジェネレータ８Ａから遠い位置に接続された抵抗変化型記憶素子１０ｍに対して、電流（又は電圧）が供給される場合、配線長に起因する電流の劣化は大きい。本構成例では、配線長による電流の劣化を考慮して、ステートマシン７は、選択アドレス情報に基づいて、ビット線ＢＬに対する抵抗変化型記憶素子１００〜１０ｍの接続位置を判別し、その判別結果に基づいて、活性化する容量素子２１０，２１ｋの個数を制御する。よって、抵抗変化型記憶素子１０ｍに供給されるパルス電流ＩＰが配線長の影響によって劣化した場合においても、容量素子２１０，２１ｋによる充電電位が調整されることによって、ビット線ＢＬ及びワード線ＷＬｍ間の電位差は、ビット線ＢＬ及びワード線ＷＬ０間の電位差と、実質的に同じされる。
【０１５１】
そして、２つの容量素子２１０，２１ｍの充電電位が選択ワード線ＷＬｍ及び接続ノードＮ１ｍに供給された状態で、基本例で述べた動作と同様に、選択セル（抵抗変化型記憶素子１００）の抵抗状態が、パルス電流ＩＰの供給によって、低抵抗状態から高抵抗状態に切り替わる。それゆえ、抵抗変化型記憶素子１００の抵抗状態が高抵抗状態に遷移した直後に、抵抗変化型記憶素子１００に大きな電位が印加されるのを、抑制できる。
【０１５２】
その後、カラム選択スイッチ素子６０がオフされてから所定の時間が経過した後、容量回路２０Ｂ内のスイッチ素子２３がオンされ、２つの容量素子２１０，２１ｍの放電電流が、グランド端子ＷＬ＿ＧＮＤに放出される。  
以上の動作によって、本構成例におけるワード線ＷＬｍに接続された抵抗変化型記憶素子１０ｍに対するリセット動作が、終了する。
【０１５３】
２つの容量素子２１０，２１ｍが用いられた場合においても、選択セルとしての抵抗変化型記憶素子１０ｍの抵抗状態が高抵抗状態に遷移した直後に、その抵抗変化型記憶素子１０ｍに大きな電位が印加されるのを、抑制できる。  
以上のように、本構成例のリセット動作時において、パルスジェネレータ８Ａとビット線ＢＬとの接続点を基準として、その接続点から遠い位置に設けられた抵抗変化型記憶素子１０ｍに対して充電に用いられる容量素子の個数は、その接続点に近い位置に接続された抵抗変化型記憶素子１００に対して充電に用いられる容量素子の個数よりも多くされる。それによって、抵抗変化型記憶素子１０ｍに対して供給される充電電位の大きさは、抵抗変化型記憶素子１００に対して供給される充電電位の大きさより、小さくなる。この結果として、抵抗変化型記憶素子１０ｍに供給されるビット線−ワード線間の電位差は、抵抗変化型記憶素子１００に供給されるビット線−ワード線間の電位差と実質的に同じになるように、調整される。
【０１５４】
よって、１本のビット線ＢＬにおいて、パルスジェネレータから遠い位置に設けられた抵抗変化型記憶素子１０ｍに供給されるパルス電流の電流値及びパルス幅及びそれによって生じる電位差を、パルスジェネレータに近い位置に設けられた抵抗変化型記憶素子１００に供給されるパルス電流の電流値及びパルス幅及びそれによって生じる電位差と実質的に同じにできる。  
このように、抵抗変化型記憶素子１００〜１０ｍのビット線ＢＬに対する接続位置に応じて、ワード線ＷＬ０〜ＷＬｍに供給される容量素子２１０〜２１ｋの充電電位が調整される。
【０１５５】
それゆえ、配線抵抗や配線容量に起因するパルス電流ＩＰのパルス形状の変化や電流値及び電圧値の低下によって、抵抗変化型記憶素子に対するデータの書き込み不良が生じる確率を低減でき、また、１つのビット線に接続された複数の抵抗変化型記憶素子における動作特性のばらつきを抑制できる。すなわち、本構成例の抵抗変化型メモリは、その動作が、配線長に起因して劣化するのを抑制する。  
したがって、本実施形態の構成例１に係る抵抗変化型メモリの動作によれば、その動作の信頼性を向上できる。
【０１５６】
（３）  構成例２  
図１１及び図１２を参照して、第１実施形態の構成例２に係る抵抗変化型メモリの回路構成及び動作について、説明する。
【０１５７】
（ａ）  回路構成  
以下、図１１を用いて、本実施形態に係る抵抗変化型メモリの構成例２について説明する。ここでは、主に、図９に示されるメモリとの相違点について、説明する。
【０１５８】
図１１に示されるように、本構成例２に係る抵抗変化型メモリは、ワード線ＷＬに接続される容量回路２０Ａを備えるとともに、ワード線ＷＬ０〜ＷＬｍのグランド端子ＷＬ＿ＧＮＤとは反対側の端部に、電位供給回路８Ｂが接続されている。  
電位供給回路８Ｂは、例えば、ステートマシン７の制御下で、ワード線ＷＬ０〜ＷＬｍに電位（以下、ワード線供給電位）ＷＬ＿ＳＲＣを供給する。
【０１５９】
例えば、パルスジェネレータ８Ａとビット線との接続点（電流供給側）に近い位置に設けられた抵抗変化型記憶素子１００が選択された場合、電位供給回路８Ｂは、その素子１００が接続されたワード線ＷＬ０に電位Ｖ０（第１の電位）を供給する。  
一方、パルスジェネレータ８Ａとビット線との接続点から遠い位置に設けられた抵抗変化型記憶素子１０ｍが選択された場合、電位供給回路８Ｂは、その素子１０ｍが接続されたワード線ＷＬｍに、電位Ｖ０より小さい電位（第２の電位）Ｖｍを供給する。
【０１６０】
電位Ｖ０及び電位Ｖｍの大きさは、リセット動作時に、抵抗変化型記憶素子１０ｍに印加される電位差が、抵抗変化型記憶素子１００に印加される電位差と実質的に同じになるように、設定される。尚、ワード線ＷＬ０〜ＷＬｍにそれぞれ供給される電位Ｖ０，Ｖｍは、パルス電流ＩＰとビット線ＢＬの配線抵抗とから生じる電位よりも小さくされる。
【０１６１】
本構成例２において、容量回路２０Ａ内には、１つの容量素子２１が設けられている。この容量素子２１は、複数のワード線ＷＬ０〜ＷＬｍに対して、共通に用いられる。よって、同じ大きさの充電電位が、複数のワード線ＷＬ０〜ＷＬｍに与えられる。
【０１６２】
本構成例２においては、複数の容量素子によって異なる充電電位をワード線ＷＬ０〜ＷＬｍに供給する代わりに、電位供給回路８Ｂが、１つのビット線ＢＬに対する抵抗変化型記憶素子１００〜１０ｍの接続位置に応じて、それらの素子１００〜１０ｍが接続されるワード線ＷＬ０〜ＷＬｍに異なる電位を供給する。  
本構成例のように、ワード線ＷＬ０〜ＷＬｍ毎にある一定の電位を供給しておくことで、ビット線ＢＬとワード線ＷＬ０〜ＷＬｍとの間に印加される電位差が調整される。これによって、高抵抗状態に遷移した直後の抵抗変化型記憶素子１００〜１０ｍに、過大な電位が供給されることを抑制する。
【０１６３】
また、図９及び図１０に示される例と同様に、ワード線ＷＬ０〜ＷＬｍ毎にそれぞれ異なる電位Ｖ０，Ｖｍを供給することによって、ビット線ＢＬの配線抵抗や配線容量に起因して、抵抗変化型メモリのリセット動作が劣化するのを抑制する。  
尚、電位Ｖ０及び電位Ｖｍの大きさは、リセット動作時に、抵抗変化型記憶素子１０ｍに印加される電位差が、抵抗変化型記憶素子１００に印加される電位差と実質的に同じになるように、あらかじめ設定されてもよいし、ステートマシン７によって、リセット動作中の状況に応じて調整されてもよい。また、例えば、ワード線ＷＬ０〜ＷＬｍに供給される電位Ｖ０，Ｖｍは、パルス電流ＩＰ又は放電電流ＩＱとビット線ＢＬの配線抵抗とから生じる電位と同程度又はより小さい電位に設定される。
【０１６４】
以上のように、本実施形態の構成例２に係る抵抗変化型メモリの動作によれば、その動作の信頼性を向上できる。
【０１６５】
（ｂ）  動作  
図１１及び図１２を用いて、本実施形態の構成例２に係る抵抗変化型メモリの動作について、説明する。尚、本構成例２において、セット動作は、図７の（ａ）を用いて説明した動作例と同じである。それゆえ、本構成例においては、リセット動作についてのみ、説明する。また、本構成例２において、図７の（ｂ）を用いて説明したリセット動作と実質的に同じ動作については、詳細な説明を省略する。
【０１６６】
図１２の（ａ）は、１つのビット線ＢＬにおいて、パルスジェネレータ８Ａとビット線ＢＬとの接続点に近い位置に設けられた抵抗変化型記憶素子１００が選択された場合、換言すると、選択ワード線がワード線ＷＬ０である場合におけるリセット動作のタイミングチャートを示している。
【０１６７】
図１２の（ａ）に示すように、ワード線ＷＬ０に接続された抵抗変化型記憶素子１００に対して、リセット動作が実行される場合、ロウ選択スイッチ素子５００がオンにされ、ワード線ＷＬ０が活性化される。他のロウ選択スイッチ素子５０ｍはオフにされる。
【０１６８】
そして、スイッチ素子２２の制御信号ＳＷ＜Ａ＞が、“Ｌ”レベルから“Ｈ”レベルに遷移され、スイッチ素子２２がオンされる。よって、容量素子２１が活性化され、容量素子２１は、選択ワード線ＷＬ０に電気的に接続される。
【０１６９】
また、電位供給回路８Ａは、ステートマシン７に制御され、選択ワード線ＷＬ０に、電位ＷＬ＿ＳＲＣを与える。１本のビット線ＢＬにおいて、パルスジェネレータ８Ａとビット線ＢＬとの接続点に近い位置に接続された抵抗変化型記憶素子１００が選択された場合、その素子１００が接続された選択ワード線ＷＬ０に与えられる電位ＷＬ＿ＳＲＣの大きさは、例えば、電位Ｖ０である。カラム選択スイッチ素子６０がオンするまでの間、容量素子２１には、選択ワード線供給電位ＷＬ＿ＳＲＣ（＝Ｖ０）とグランド電位ＷＬ＿ＧＮＤとの電位差が印加される。
【０１７０】
カラム選択信号ＣＳ＜０＞が“Ｈ”レベルになり、カラム選択スイッチ素子６０がオンする。これによって、容量素子２１は、ビット線ＢＬ及び選択ワード線ＷＬ０を流れるパルス電流ＩＰによって、充電される。電位供給回路８Ｂ及び容量素子２１によって選択ワード線ＷＬｍ及び接続ノードＮ１ｍに供給される電位は、ワード線供給電位ＷＬ＿ＳＲＣと充電電位との差に、ほぼ等しい。但し、接続ノードＮ１ｍに供給される電位が、ワード線ＷＬの配線抵抗などの影響を受けて、上記の値から変動する可能性があるのはもちろんである。
【０１７１】
そして、容量素子２１の充電電位及びワード線供給電位ＷＬ＿ＳＲＣが選択ワード線ＷＬｍ及び接続ノードＮ１ｍに供給された状態で、基本例で述べた動作と同様に、選択セル（抵抗変化型記憶素子１００）の抵抗状態が、パルス電流ＩＰの供給によって、低抵抗状態から高抵抗状態に切り替わる。それゆえ、抵抗変化型記憶素子１００の抵抗状態が高抵抗状態に遷移した直後に、抵抗変化型記憶素子１００に低抵抗状態に戻るような大きな電位が印加されるのを、抑制できる。
【０１７２】
カラム選択スイッチ素子６０がオフにされた後、制御信号ＳＷ＜Ｂ＞が“Ｌ”レベルから“Ｈ”レベルにされ、容量回路２０Ａ内のスイッチ素子２３がオンされる。これによって、容量素子２１に充電された電荷が、放電される。  
そして、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０がオフされるとともに、電位供給回路８Ｂがオフされ、選択ワード線に対する電位ＷＬ＿ＳＲＣ（＝Ｖ０）の供給が停止される。
【０１７３】
以上の動作によって、本構成例におけるワード線ＷＬ０に接続された抵抗変化型記憶素子１００に対するリセット動作が、終了する。
【０１７４】
図１２の（ｂ）は、ワード線ＷＬｍに接続された抵抗変化型記憶素子１０ｍに対して、リセット動作が実行される場合、ロウ選択スイッチ素子５０ｍがオンにされ、ワード線ＷＬｍが活性化される。他のロウ選択スイッチ素子５００はオフにされる。
【０１７５】
そして、スイッチ素子２２の制御信号ＳＷ＜Ａ＞が、“Ｈ”レベルに遷移され、スイッチ素子２２がオンされる。よって、容量素子２１が活性化され、容量素子２１は、選択ワード線ＷＬｍに電気的に接続される。
【０１７６】
図１１に示されるビット線ＢＬにおいて、パルスジェネレータ８Ａとビット線ＢＬとの接続点から遠い位置に接続された抵抗変化型記憶素子１０ｍが選択された場合、その素子１０ｍが接続された選択ワード線ＷＬｍに、電位供給回路８Ｂによって、電位Ｖ０より小さい電位Ｖｍの選択ワード線供給電位ＷＬ＿ＳＲＣが供給される。  
カラム選択スイッチ素子６０がオンするまでの間、容量素子２１には、選択ワード線供給電位ＷＬ＿ＳＲＣ（＝Ｖｍ）とグランド電位ＷＬ＿ＧＮＤとの電位差が印加される。
【０１７７】
カラム選択スイッチ素子６０がオンすると、容量素子２１は、ビット線ＢＬ及び選択ワード線ＷＬ０を流れるパルス電流ＩＰによって、充電される。電位供給回路８Ｂ及び容量素子２１によって選択ワード線ＷＬｍ及び接続ノードＮ１ｍに供給される電位は、ワード線供給電位ＷＬ＿ＳＲＣと充電電位との電位差である。
【０１７８】
そして、容量素子２１の充電電位及びワード線供給電位ＷＬ＿ＳＲＣが選択ワード線ＷＬｍ及び接続ノードＮ１ｍに供給された状態で、基本例で述べた動作と同様に、パルス電流ＩＰの供給によって生じる電位差によって、選択セル（抵抗変化型記憶素子１０ｍ）の抵抗状態が、低抵抗状態から高抵抗状態に切り替わる。
【０１７９】
カラム選択スイッチ素子６０がオフにされた後、制御信号ＳＷ＜Ｂ＞が“Ｌ”レベルから“Ｈ”レベルにされ、容量回路２０Ａ内のスイッチ素子２３がオンされる。これによって、容量素子２１に充電された電荷が、グランド端子ＷＬ＿ＧＮＤに放電される。  
そして、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０がオフされるとともに、電位供給回路８Ｂがオフされ、選択ワード線ＷＬｍに対する電位ＷＬ＿ＳＲＣ（＝Ｖｍ）の供給が停止される。
【０１８０】
以上の動作によって、本構成例におけるワード線ＷＬｍに接続された抵抗変化型記憶素子１０ｍに対するリセット動作が、終了する。
【０１８１】
このように、各ワード線ＷＬ０〜ＷＬｍに対して容量素子を用いる個数を異ならせる代わりに、本構成例においては、各ワード線ＷＬ０〜ＷＬｍに同じ充電電位を与えるのとともに、電位供給回路８Ｂによって、各ワード線に異なる供給電位ＷＬ＿ＳＲＣを与える。
【０１８２】
そして、リセット動作時、配線長の影響を大きく受けるパルスジェネレータ８Ａとビット線ＢＬとの接続点から遠い位置に設けられた抵抗変化型記憶素子１０ｍにおいて、その素子１０ｍが接続された選択ワード線ＷＬｍに電位供給回路８Ｂによって与えられる電位Ｖｍは、パルスジェネレータ８Ａとビット線ＢＬとの接続点に近い位置に設けられた抵抗変化型記憶素子１００に接続されたワード線ＷＬ０に与えられる電位Ｖ０よりも小さい。
【０１８３】
これによって、構成例１と同様に、選択ビット線ＢＬ及び選択ワード線ＷＬｍ間の電位差が、ワード線ＷＬ０が選択された場合における選択ビット線及び選択ワード線間の電位差と、実質的に同じされる。
【０１８４】
よって、１本のビット線ＢＬにおいて、パルスジェネレータ８Ａとビット線ＢＬとの接続点から遠い位置に接続された抵抗変化型記憶素子１０ｍに、パルスジェネレータ８Ａとビット線ＢＬとの接続点から近い位置に接続された抵抗変化型記憶素子１００と、実質的に同じパルス電流の電流値及びパルス幅及びそれによって生じる電位差を、供給できる。
【０１８５】
それゆえ、ビット線の配線長に起因して、リセット動作が劣化するのを抑制する。  
したがって、本実施形態の構成例２に係る抵抗変化型メモリの動作によれば、その動作の信頼性を向上できる。
【０１８６】
（４）  レイアウト例  
図１３を用いて、第１の実施形態に係る抵抗変化型メモリが有する容量回路のレイアウト例について、説明する。
【０１８７】
本実施形態で述べた抵抗変化型メモリが有する容量回路２０Ａ，２０Ｂは、例えば、メモリセルアレイ１と同一チップ内に設けられる。  
通常、ワード線ＷＬの配線ピッチは、ビット線ＢＬの配線ピッチと比較して、大きく確保されている。それゆえ、メモリセルアレイ１のＹ方向の端部に、素子を設けることが可能な領域が存在する。その領域を利用して、図１３の（ａ）に示すように、メモリセルアレイ１内の端部に、容量回路ブロック２９が設けられる。
【０１８８】
容量回路２０Ａは、その容量回路ブロック２９内に設けられる。１つの容量回路２０Ａは、１つのワード線ＷＬに接続される。但し、迂回電流が非選択セルに流れ込まないように、スイッチ素子などを用いることによって、複数のワード線ＷＬで、１つの容量回路２０Ａを共有してもよい。図１３の（ａ）に示すレイアウトによれば、容量回路２０Ａをチップ内に設けても、チップサイズが大きくなることを抑制できる。
【０１８９】
また、図１３の（ｂ）に示されるように、容量回路ブロック２９は、ロウ選択スイッチ素子５０が設けられたロウ制御回路３より外側に設けられてもよい。この場合、１つの容量回路２０Ａ，２０Ｂは、複数のワード線ＷＬで共有することができる。これによって、容量素子２１の個数や容量素子２１とワード線ＷＬとの接続関係を制御するスイッチ素子の個数を、削減できる。
【０１９０】
尚、図１３の（ａ）及び（ｂ）に示される例に限定されず、容量回路ブロック２９は、メモリセルアレイ１とロウ制御回路３と間の領域や、ロウ制御回路３内に設けてもよいのは、もちろんである。
【０１９１】
３．  第２の実施形態  
図１４乃至図２４を参照して、本発明の第２の実施形態に係る抵抗変化型メモリ（例えば、ＲｅＲＡＭ）について、説明する。尚、第２の実施形態において、第１の実施形態と同じ構成要素については、同じ符号を付して、重複する説明は必要に応じて行う。また、本実施形態においては、説明の簡単化のため、説明に必要な最小限の構成要素のみを図示するが、その個数に限定されないのはもちろんである。
【０１９２】
（１）  基本例  
以下、図１４乃至図１６を用いて、第２の実施形態の基本例に係る抵抗変化型メモリの回路構成及び動作について、説明する。
【０１９３】
（ａ）  回路構成  
図１４を用いて、第１の実施形態の基本例に係る抵抗変化型メモリの回路構成について、説明する。  
図１４は、本基本例に係る抵抗変化型メモリの回路構成を示している。
【０１９４】
ビット線ＢＬ及びワード線ＷＬには、第１の実施形態と同様の接続関係によって、抵抗変化型記憶素子１０及びダイオード（非オーミック素子）１５が、接続されている。
【０１９５】
ロウ選択スイッチ素子５０は、接続ノードＮ１とワード線ＷＬのグランド端子ＷＬ＿ＧＮＤとの間に設けられている。  
カラム選択スイッチ素子６０は、接続ノードＮ３とパルスジェネレータ８Ａとの間に設けられている。
【０１９６】
容量回路３０Ａは、接続ノードＮ３とカラム選択スイッチ素子６０との間に、設けられている。容量回路３０Ａは、ビット線ＢＬ及びグランド端子ＧＮＤ間に接続されている。容量回路３０Ａは、例えば、１つの容量素子３１と１つのスイッチ素子３２とから構成されている。容量回路３０Ａは、例えば、メモリセルアレイ内に設けられた複数のビット線の各々に対して、１つずつ接続される。
【０１９７】
容量素子３１の一端は、スイッチ素子（第１のスイッチ素子）３２を介して、ビット線ＢＬに接続される。容量素子３１の他端は、グランド端子ＧＮＤに接続される。容量素子３１は、例えば、１０ｐＦ以上、１０ｎＦ以下の静電容量を有する。容量素子３１の静電容量が、例えば、１００ｐＦ以上、１ｎＦ以下である場合には、書き込み動作の消費電力を低く抑えられ、且つ、書き込み動作（特に、リセット動作）を安定化できる。但し、これらの容量素子３１の静電容量の値は、抵抗変化型記憶素子１０に用いられる材料やその構造によって変更されるのはもちろんである。  
容量素子３１は、パルスジェネレータ８Ａが出力するパルス電流（書き込み電流）ＩＰによって、充電される。そして、容量素子３１は、充電された電荷による放電電流をビット線ＢＬに対して出力する。
【０１９８】
スイッチ素子３２は、例えば、電界効果トランジスタ３２である。電界効果トランジスタ３２の電流経路の一端は、ビット線ＢＬに接続され、スイッチ素子３２とビット線ＢＬとの間に接続ノードＮｘが形成される。電界効果トランジスタ３２の電流経路の他端は、容量素子３１の一端に接続されている。電界効果トランジスタ３２とビット線ＢＬとの接続ノードＮｘは、カラム選択スイッチ素子６０と接続ノードＮ３との間に位置する。電界効果トランジスタ３２のゲート（制御端子）には、制御信号ＳＷ＜０＞が入力される。この制御信号ＳＷ＜０＞をステートマシン７が制御し、スイッチ素子（電界効果トランジスタ）３２のオン／オフが、制御される。
【０１９９】
尚、容量回路３０Ａは、パルスジェネレータ８Ａと接続ノードＮ３との間に接続されていればよく、例えば、パルスジェネレータ８Ａとカラム選択スイッチ素子６０との間に、設けられ、接続ノードＮｘが、パルスジェネレータ８Ａとカラム選択スイッチ素子６０との間に位置していてもよい。
【０２００】
本発明の第１の実施形態に係る抵抗変化型メモリは、抵抗変化型記憶素子１０の一端がワード線ＷＬに接続され、ダイオード（非オーミック素子）のアノードがビット線ＢＬに接続された抵抗変化型メモリにおいて、ビット線ＢＬに接続された容量回路３０Ａを有することを特徴とする。
【０２０１】
第１の実施形態において述べたように、抵抗変化型記憶素子１０の抵抗状態が低抵抗状態から高抵抗状態へ遷移した直後に、抵抗変化型記憶素子１０に大きな電位が印加される場合がある。その結果として、リセット動作によって高抵抗状態にされた抵抗変化型記憶素子１０が、再度、低抵抗状態に切り替わってしまうことがある。
【０２０２】
本実施形態の基本例において、抵抗変化型記憶素子１０の抵抗状態を低抵抗状態から高抵抗状態へ切り替える動作（リセット）の場合、容量回路３０Ａ内の容量素子３１は、パルスジェネレータ８Ａが出力するパルス電流ＩＰによって、電荷が蓄積され、充電される。例えば、図１４においては、容量素子３１が充電されている間、パルス電流は、抵抗変化型記憶素子１０にも流れる。
【０２０３】
容量素子３１の充電が完了した後、カラム選択スイッチ素子６０がオフにされ、パルスジェネレータ８Ａが、ビット線ＢＬ及び容量回路素子３０から、電気的に分離される。
【０２０４】
これによって、容量素子３１が放電し、容量素子３１の放電電流がビット線ＢＬに放出され、ビット線ＢＬの電位が低下する。これは、以下の理由による。  
リセット動作の対象の抵抗変化型記憶素子（選択セル）１０が低抵抗状態であるときには、その選択セルのみに選択的に、容量素子３１が出力する放電電流ＩＱが流れる。そして、選択セルの抵抗状態が低抵抗状態から高抵抗状態に遷移したとき、図２に示されるように、複数の抵抗変化型記憶素子１０が１つのビット線ＢＬに共通に接続されているため、同じビット線ＢＬに接続された複数の抵抗変化型記憶素子に印加される電位が同じになるように、容量素子３１の放電電流ＩＱが分流するためである。尚、放電電流の分流を効率的に行うため、放電電流の出力中、各ワード線に接続されたロウ選択スイッチ素子を、オン状態にしてもよい。
【０２０５】
本実施形態においては、容量素子３１の放電電流ＩＱを用いて、選択セルとしての抵抗変化型記憶素子１０の抵抗状態が、低抵抗状態から高抵抗状態へ切り替えられる。
【０２０６】
選択セルが低抵抗状態から高抵抗状態になった後、容量素子３１に蓄積された電荷の多くは放電され、また、上記のようにビット線ＢＬの電位は低くなっている。そのため、選択ビット線ＢＬとグランド端子ＷＬ＿ＧＮＤに接続された選択ワード線ＷＬ間の電位差は、小さくなる。このため、本実施形態では、抵抗変化型記憶素子１０が高抵抗状態に遷移した直後に、抵抗状態を遷移させるような大きな電位が抵抗変化型記憶素子１０に印加されない。
【０２０７】
それゆえ、抵抗変化型記憶素子１０の抵抗状態が、低抵抗状態から高抵抗状態に遷移した瞬間に、高抵抗状態になった抵抗変化型記憶素子１０に大きな電圧が印加されて、再び低抵抗状態に戻ってしまうのを低減できる。
【０２０８】
以上のように、第２の実施形態に係る抵抗変化型メモリによれば、抵抗変化型記憶素子の抵抗状態を遷移させる動作を、容量素子の放電電流を用いて実行することによって、低抵抗状態から高抵抗状態になった抵抗変化型記憶素子が、低抵抗状態に再度遷移するのを抑制できる。つまり、本実施形態の抵抗変化型メモリは、書き込み不良を防止する。
【０２０９】
したがって、本発明の第２の実施形態に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
【０２１０】
尚、本実施形態に係る抵抗変化型メモリの構成は、例えば、ＲｅＲＡＭのように、抵抗変化型記憶素子の抵抗状態の遷移（応答速度）が高速な抵抗変化型記憶素子１０を用いたメモリに、有効である。
【０２１１】
（ｂ）  動作  
以下、図１５及び図１６を用いて、本実施形態の基本例に係る抵抗変化型メモリのセット動作及びリセット動作について、説明する。ここでは、図１４も用いて説明する。尚、第１の実施形態と実質的に同じ動作については、詳細な説明は省略する。
【０２１２】
（ｂ−１）  セット動作  
図１５の（ａ）を用いて、図１４に示される抵抗変化型メモリのセット動作について、説明する。図１５の（ａ）は、図１４に示されるメモリのセット動作を説明するためのタイミングチャート（波形図）である。
【０２１３】
図１５の（ａ）に示されるように、制御信号ＰＧが“Ｈ”レベルに遷移され、パルスジェネレータ８Ａがパルス電流ＩＰを出力する。選択アドレス情報に基づいて、選択ワード線ＷＬ０に接続されたスイッチ素子のロウ選択信号ＲＳ＜０＞が、“Ｈ”レベルに遷移され、ロウ選択スイッチ素子５０がオンにされる。これによって、選択ワード線ＷＬ０が活性化される。
【０２１４】
この後、選択アドレス情報に基づいて、カラム選択スイッチ素子６０の制御信号ＣＳ＜０＞が、“Ｌ”レベルから“Ｈ”レベルに遷移される。これによって、選択ビット線ＢＬが活性化される。また、容量回路３０Ａにおいて、スイッチ素子３２の制御信号ＳＷ＜０＞は、“Ｌ”レベルに維持される。よって、本基本例に示されるメモリのセット動作において、容量素子３１は活性化されず、容量素子３１は選択ビット線ＢＬと電気的に分離される。
【０２１５】
このように、セット動作において、容量素子３１が選択された抵抗変化型記憶素子１０に接続されない状態で、所定のパルス形状のパルス電流ＩＰが、カラム選択スイッチ素子６０を経由して、パルスジェネレータ８Ａから選択ビット線ＢＬに供給される。パルス電流ＩＰの電流値は、例えば、１０ｎＡ以上５０ｕＡ以下に設定され、パルス幅は、例えば、１０ｎｓ以上１０ｕｓ以下に設定される。但し、セット動作に用いられるパルス電流の電流値及びパルス幅は、抵抗変化型記憶素子１０に用いられる材料や抵抗変化型記憶素子１０の形状・寸法によって、異なるのはもちろんである。
【０２１６】
このパルス電流ＩＰによって、選択セルとしての抵抗変化型記憶素子１０の抵抗状態は、高抵抗状態から低抵抗状態に遷移する。
【０２１７】
この後、カラム選択信号ＣＳ＜０＞が“Ｈ”レベルから“Ｌ”レベルにされ、カラム選択スイッチ素子６０はオフする。これに続いて、制御信号ＰＧ及びロウ選択信号ＲＳ＜０＞が“Ｈ”レベルから“Ｌ”レベルにそれぞれ遷移され、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０は、オフする。
【０２１８】
以上の動作によって、本実施形態の基本例に係る抵抗変化型メモリのセット動作が終了する。
【０２１９】
以上のように、本基本例のセット動作中、容量素子３１は選択ビット線ＢＬから電気的に分離されている。そのため、セット動作中に、容量素子３１からの放電電流は生じないので、容量素子３１が抵抗変化型記憶素子１０の抵抗状態の遷移に寄与することはない。
【０２２０】
尚、図１５の（ａ）に示したセット動作の後に、第１の実施形態で述べたのと同様に、ベリファイ動作を実行してもよい。また、セット動作の前に、選択セル（抵抗変化型記憶素子１０）の抵抗状態を確認し、選択セルが低抵抗状態である場合には、パルス電流を供給せずともよい。
【０２２１】
以上のように、セット動作時、ビット線ＢＬに接続された容量素子３１は、ビット線ＢＬ及び選択された抵抗変化型記憶素子１０から、電気的に分離されている。よって、容量素子３１の充電及び放電によって、本実施形態に係るメモリのセット動作は、劣化しない。
【０２２２】
したがって、図１４に示されるビット線ＢＬに容量回路３０Ａが接続された抵抗変化型メモリにおいて、選択された抵抗変化型記憶素子に対するセット動作が、安定に実行される。
【０２２３】
（ｂ−２）  リセット動作  
図１５の（ｂ）及び図１６を用いて、図１４に示される抵抗変化型メモリのリセット動作について、説明する。図１５の（ｂ）は、図１４に示されるメモリのリセット動作を説明するためのタイミングチャート（波形図）である。また、図１６は、図１４に示されるメモリのリセット動作を説明するための模式図である。尚、第１の実施形態で述べた抵抗変化型メモリのリセット動作と実質的に同じ各構成素子の動作については、詳細な説明は省略する。
【０２２４】
図１５の（ｂ）に示すように、セット動作と同様に、制御信号ＰＧ及びロウ選択信号ＲＳ＜０＞が“Ｈ”レベルに遷移される。これによって、パルスジェネレータ８Ａがパルス電流ＩＰを出力する。また、ロウ選択スイッチ素子５０はオンし、選択ワード線ＷＬが活性化される。
【０２２５】
次に、選択アドレス情報に基づいて、選択ビット線ＢＬに接続された容量回路３０Ａにおいて、制御信号ＳＷ＜０＞が、ステートマシン７によって“Ｌ”レベルから“Ｈ”レベルに遷移され、スイッチ素子２３がオンする。これによって、容量素子３１が、オン状態のスイッチ素子３２を経由して、選択ビットＢＬに電気的に接続される。
【０２２６】
この後、選択アドレス情報に基づいて、カラム選択スイッチ素子６０の制御信号ＣＳ＜０＞が、“Ｌ”レベルから“Ｈ”レベルに遷移される。これによって、選択ビット線ＢＬが活性化される。  
上記のように、本実施形態のリセット動作においては、容量回路３０Ａ内の容量素子３１は、選択ビット線ＢＬに接続されている。  
よって、図１６の（ａ）に示すように、パルス電流ＩＰは、選択された抵抗変化型記憶素子１０に供給されるとともに、容量回路３０Ａ内の容量素子３１に供給される。
【０２２７】
カラム選択スイッチ素子６０は、時間ｔ１から時間ｔ２までの期間において、活性化される。その期間ｔ１〜ｔ２内において、パルス電流ＩＰに起因する電荷Ｑが、容量素子３１に充電される。尚、図１５の（ｂ）において、容量素子３１が時間ｔ０に活性化された後に、カラム選択スイッチ素子６０が時間ｔ１に活性化される。これは、パルス電流ＩＰを抵抗変化型記憶素子１０に供給する前に、容量素子３１をあらかじめ活性化しておくことで、容量素子３１への充電を効率よく行うためである。尚、時間ｔ１から時間ｔ２までの期間は、電荷が容量素子３１に充電されるのに十分な時間を確保できるように、あらかじめ設定される、又は、リセット動作中にステートマシン７によって制御されることが好ましい。
【０２２８】
時間ｔ２において、カラム選択信号ＣＳ＜０＞が“Ｌ”レベルにされ、カラム選択スイッチ素子６０は、オフする。これによって、パルスジェネレータ８Ａは、選択ビット線ＢＬから電気的に分離され、パルス電流ＩＰは、選択セル１０及び容量素子３１に供給されなくなる。
【０２２９】
カラム選択スイッチ素子６０がオフするのに伴って、容量素子３１は、電流の供給がなくなるため、容量素子３１の状態（動作）は充電から放電へ変わる。これによって、図１６の（ｂ）に示すように、容量素子３１の放電電流ＩＱが、スイッチ素子３２を経由して、選択セルとしての抵抗変化型記憶素子１０に供給される。この放電電流ＩＱに起因するジュール熱又は抵抗変化型記憶素子１０に印加される電位差によって、選択セルとしての抵抗変化型記憶素子１０の抵抗状態が、低抵抗状態から高抵抗状態に切り替わる。放電電流ＩＱは、選択セル１０を経由して、選択ワード線ＷＬのグランド端子ＷＬ＿ＧＮＤに放出される。  
本例において、リセット動作に用いられる放電電流ＩＱの電流値は、例えば、５００ｎＡ以上、１００μＡ以下であることが好ましい。また、リセット動作に用いられるパルス電流のパルス幅は、１０ｎｓ以上、１００μｓ以下であることが好ましい。このような電流値及びパルス幅を有する放電電流が得られるように、容量素子３１の静電容量Ｃ及び時間ｔ１から時間ｔ２までの容量素子３１の充電期間が設定されることが好ましい。但し、リセット動作においても、パルス電流の電流値及びパルス幅の値は、抵抗変化型記憶素子１０の形状や膜厚、抵抗変化型記憶素子１０に用いる材料によって、異なるのはもちろんである。  
図２に示したように、ビット線ＢＬには、複数の抵抗変化型記憶素子が接続されている。本実施形態において、選択セル１０の抵抗状態が高抵抗状態に遷移する前、放電電流ＩＱは、低抵抗状態の選択セル１０にのみ、選択的に流れる。そして、選択セル１０の抵抗状態が高抵抗状態に遷移すると、同じビット線ＢＬに接続された選択セル及び非選択セルを含むすべての抵抗変化型記憶素子が同電位となるように、電流及び電圧が分配されて、それらの素子に供給される。また、放電電流ＩＱの電流値は、時間の経過とともに、小さくなる。これによって、選択ビット線ＢＬの電位が低下する。
【０２３０】
それゆえ、選択セル１０が高抵抗状態になったとき、容量素子３１に蓄積された電荷の多くは放電され、ビット線ＢＬの電位は低下している。よって、高抵抗状態の選択セル１０に、大きな電流及び電圧が供給されることはない。したがって、選択セル１０が、高抵抗状態になった直後に、リセット動作に用いられた電流及び電圧がその素子（選択セル）に供給されていることによって、低抵抗状態に戻ることはない。尚、放電電流の分流を効率的に行うため、放電電流の出力中、各ワード線に接続されたロウ選択スイッチ素子を、オン状態する制御が追加されてもよい。
【０２３１】
そして、時間ｔ３において、制御信号ＳＷ＜０＞が“Ｈ”レベルから“Ｌ”レベルにされ、容量回路３０Ａ内のスイッチ素子３２がオフされる。時間ｔ２から時間ｔ３までの期間は、選択セル１０の抵抗状態が、容量素子３１の放電電流ＩＱによって低抵抗状態から高抵抗状態に遷移するのに要する期間以上、確保されるように、その期間ｔ２〜ｔ３があらかじめ設定される、或いは、リセット動作中にステートマシン７によって制御されること好ましい。  
このように、容量素子３１の放電電流ＩＱが利用されて、選択セルとしての抵抗変化型記憶素子１０の抵抗値が、低抵抗状態から高抵抗状態に切り替えられる。よって、選択セルに所定のデータ（例えば、“１”）が記憶される。
【０２３２】
スイッチ素子３２がオフした後、制御信号ＰＧが“Ｌ”レベルにされ、パルスジェネレータ８Ａがオフされる。また、ロウ選択信号ＲＳ＜０＞が“Ｌ”レベルにされ、ロウ選択スイッチ素子６０がオフされる。
【０２３３】
以上の動作によって、本実施形態の基本例に係る抵抗変化型メモリのリセット動作が終了する。尚、セット動作と同様に、図１５の（ｂ）に示したリセット動作の後に、ベリファイ動作を実行してもよい。また、リセット動作の前に、選択セル（抵抗変化型記憶素子１０）の抵抗状態を確認し、選択セルが高抵抗状態である場合には、パルス電流及び放電電流を供給せずともよい。
【０２３４】
以上のように、本実施形態の基本例に係る抵抗変化型メモリにおいては、ビット線ＢＬに容量素子３１が接続されている。そして、その容量素子３１の放電電流ＩＱを利用して、選択された抵抗変化型記憶素子１０の抵抗状態を、低抵抗状態から高抵抗状態へ切り替える動作（リセット動作）を実行する。
【０２３５】
上述のように、容量素子３１の放電電流ＩＱは、選択セルが低抵抗状態であるときには、その選択セルに優先的に供給され、選択セルが高抵抗状態であるときには、選択セルと非選択セルとに同じ電位が印加されるように、分配される。
【０２３６】
それゆえ、容量素子３１の放電電流を用いてリセット動作を実行することによって、高抵抗状態に遷移した直後の抵抗変化型記憶素子１０に、パルス電流のような大きな電流又は電圧が供給されることはなくなる。よって、リセット動作において、高抵抗状態になった抵抗変化型記憶素子１０が、書き込みに用いた電流又は電圧によって、低抵抗状態に戻ることを抑制できる。  
それゆえ、選択された抵抗変化型記憶素子に対するリセット動作が、安定に実行される。  
したがって、本発明の第２の実施形態に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
【０２３７】
（２）  構成例１  
図１７を用いて、第２の実施形態の構成例１に係る抵抗変化型メモリの回路構成及び動作について、説明する。
【０２３８】
（ａ）  回路構成  
図１７の（ａ）を用いて、本実施形態の係る抵抗変化型メモリの構成例１について説明する。ここでは、図１４に示されるメモリとの相違点を主に、説明する。
【０２３９】
図１７の（ａ）に示されるように、本構成例１に係る抵抗変化型メモリに設けられる容量回路３０Ｂは、容量素子３１の他に、抵抗素子３４をさらに備える。
【０２４０】
抵抗素子３４は、所定の抵抗値Ｒを有する。抵抗素子３４の一端は、スイッチ素子３５を介して、ビット線ＢＬに接続される。抵抗素子３４の他端は、グランド端子ＧＮＤに接続される。  
スイッチ素子３５は、例えば、電界効果トランジスタである。電界効果トランジスタ３５の電流経路の一端は、ビット線ＢＬに接続され、電界効果トランジスタ３５の電流経路の他端は、抵抗素子３４の他端に接続されている。電界効果トランジスタ３５のゲート（制御端子）には、制御信号ＳＷ＜１＞が入力される。この制御信号ＳＷ＜１＞によって、電界効果トランジスタ（スイッチ素子）３５のオン／オフが、制御される。
【０２４１】
抵抗素子３４の抵抗値Ｒは、抵抗変化型記憶素子１０の高抵抗状態の抵抗値より小さいことが好ましい。これは、抵抗素子３４の抵抗値Ｒが抵抗変化型記憶素子１０の高抵抗状態の抵抗値より大きいと、抵抗変化型記憶素子１０が高抵抗状態になったときに、容量素子３１の放電が妨げられ、ビット線ＢＬの電位上昇を十分に防げなくなるからである。  
また、抵抗素子３４の抵抗値Ｒは、抵抗変化型記憶素子の低抵抗状態の抵抗値より大きいことが好ましい。この理由は、抵抗値Ｒが抵抗変化型記憶素子１０の低抵抗状態の抵抗値より小さいと、容量素子３１の放電電流ＩＱは、抵抗値の小さい抵抗素子３４を優先的に流れ、抵抗変化型記憶素子１０に流れる電流が低減する。これを防ぐために、容量素子３１に充電される電荷量を大きしなければならず、充電のための消費電力が増加してしまうからである。
【０２４２】
図１７に示されるように、本構成例１においては、容量回路３０Ｂ内に、容量素子３１に加えて、抵抗素子３４がさらに設けられる。  
抵抗素子３４をビット線ＢＬに接続することによって、抵抗変化型記憶素子１０の抵抗状態が、低抵抗状態から高抵抗状態に遷移したときに、ビット線ＢＬに供給される電位又は電流は、抵抗素子３４によってさらに分圧又は放電される。よって、ビット線ＢＬの電位が上昇して、抵抗変化型記憶素子１０に大きな電位が印加されるのを、より効率的に防止できる。
【０２４３】
それゆえ、基本例と同様に、リセット動作中に、高抵抗状態になった抵抗変化型記憶素子１０が、供給されている電流又は電圧によって、低抵抗状態に戻ることを抑制でき、リセット動作を、安定に実行できる。
【０２４４】
したがって、本発明の第２の実施形態に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
【０２４５】
（ｂ）  動作  
図１７を用いて、本実施形態の構成例１に係る抵抗変化型メモリの動作について、説明する。尚、本構成例において、セット動作は、その動作中に抵抗素子３４がオフにされていることが追加されるのみで、他の素子の動作は、図１５の（ａ）を用いて説明した例と同じである。それゆえ、本構成例においては、セット動作の説明は省略し、リセット動作についてのみ、説明する。また、本構成例１において、基本例で述べたリセット動作と実質的に同じ動作については、詳細な説明を省略する。
【０２４６】
図１７の（ｂ）は、図１７の（ａ）に示されるメモリのリセット動作を説明するためのフローチャートである。
【０２４７】
はじめに、図１５の（ｂ）を用いて説明した例と同様に、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０がオンされる。ロウ選択スイッチ素子５０がオンされることによって、選択ワード線ＷＬが活性化される。
【０２４８】
次に、容量素子３１が接続されたスイッチ素子３２が、オンされ、容量素子３１が選択ビットＢＬと導通状態にされる。
【０２４９】
続いて、カラム選択スイッチ素子６０がオンされ、選択ビット線ＢＬが活性化される。  
これによって、カラム選択スイッチ素子６０を経由して、パルスジェネレータ８Ａの出力であるパルス電流ＩＰが、選択ビット線ＢＬに供給される。パルス電流ＩＰは、活性化された容量素子３１に供給され、容量素子３１は充電される。
【０２５０】
この後、時間ｔ４において、制御信号ＳＷ＜１＞が、ステートマシン７によって、“Ｌ”レベルから“Ｈ”レベルに遷移され、容量回路３０Ｂ内のスイッチ素子３５がオンする。これによって、スイッチ素子３５に接続された抵抗素子３４が、選択ビット線ＢＬと電気的に接続される。それゆえ、抵抗素子３４が活性化された後、パルス電流（電圧）ＩＰは、抵抗変化型記憶素子１０及び容量素子３１に加え、抵抗素子３４にも供給される。
【０２５１】
そして、カラム選択スイッチ素子６０が時間ｔ２でオフされ、パルス電流ＩＰは、選択ビット線ＢＬに供給されなくなる。容量素子３１の状態は充電から放電へ切り替わり、容量素子３１の放電電流ＩＱは、選択ビット線ＢＬ及び抵抗変化型記憶素子１０に供給される。尚、放電電流ＩＱは、抵抗素子３４にも供給される。  
この放電電流ＩＱによって、選択セルとしての抵抗変化型記憶素子１０の抵抗状態は、低抵抗状態から高抵抗状態に切り替わる。
【０２５２】
抵抗素子３４が選択ビット線ＢＬに電気的に接続されているので、抵抗変化型記憶素子（選択セル）１０の抵抗状態が高抵抗状態になることによって上昇したビット線ＢＬの電位は、非選択セルによって分圧されると共に、抵抗素子３４によって、分圧される。よって、選択セルが高抵抗状態に切り替わった直後に、その選択セルとしての抵抗変化型記憶素子１０に大きな電位が印加されるのを、抑制できる。
【０２５３】
ここで、抵抗素子３４が活性化される、すなわち、スイッチ素子３５がオンされる時間ｔ４は、カラム選択スイッチ素子６０がオフにされる時間ｔ２と抵抗変化型記憶素子１０が低抵抗状態から高抵抗状態に遷移するのに要する最小時間（リセット最小時間）ｔＲＳｍｉｎとの和、或いは、時間ｔ２よりも前の時間にあらかじめ設定されることが好ましい。又は、そのような時間になるように、ステートマシン７が制御してもよい。これは、抵抗素子３４をビット線ＢＬにその時間に導通させておくことで、抵抗変化型記憶素子１０の抵抗状態が、低抵抗状態から高抵抗状態に切り替わった直後に、抵抗素子３４による分圧及び抵抗素子３４を経由した放電を可能にするためである。尚、リセット最小時間ｔＲＳｍｉｎの値は０として、時間ｔ４を設定しても良い。  
また、時間ｔ４と時間ｔ２との間の期間は、時間ｔ０と時間ｔ２との間の期間以下であることが好ましい。これによれば、パルス電流ＩＰが抵抗素子３４を流れる時間は短くなり、容量素子３１の充電を高速化でき、さらに、充電のための消費電力を低減できる。
【０２５４】
そして、時間ｔ３において、容量素子３１が接続されたスイッチ素子３２が、オフされ、容量素子３１が選択ビット線ＢＬから電気的に分離される。  
さらに、時間ｔ５において、制御信号ＳＷ＜１＞が“Ｈ”レベルから“Ｌ”レベルに遷移され、スイッチ素子３５はオフする。これによって、抵抗素子３４が選択ビット線ＢＬから電気的に分離される。尚、時間ｔ５は時間ｔ３より後の時間に設定されることが好ましい。これは、抵抗素子３４によるビット線ＢＬの放電を、十分に実行させるためである。
【０２５５】
この後、ロウ選択スイッチ素子５０がオフされ、選択ワード線ＷＬが非活性化される。また、パルスジェネレータ８Ａがオフされる。
【０２５６】
以上の動作によって、本実施形態の構成例１に係る抵抗変化型メモリのリセット動作が終了する。
【０２５７】
図１７に示されるように、本構成例１に係る抵抗変化型メモリは、容量回路３０Ｂを有し、その容量回路３０Ｂ内には、容量素子３１及び抵抗素子３４が設けられている。抵抗素子３４は、容量素子３１と同様に、ビット線ＢＬに接続される。  
本構成例１によれば、抵抗変化型記憶素子１０の抵抗状態が高抵抗状態に切り替わったときに、抵抗素子３４によって、ビット線ＢＬの電位が分圧及び放電される。つまり、抵抗素子３４によって、ビット線ＢＬの電位が上昇するのを、さらに抑制できる。
【０２５８】
それゆえ、リセット動作中に、高抵抗状態になった抵抗変化型記憶素子１０が、書き込みに用いられた電流又は電圧によって、低抵抗状態に戻ることを抑制できる。結果として、リセット動作をさらに安定に実行できる。  
したがって、本実施形態の構成例１に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
【０２５９】
（３）  構成例２  
図１８及び図１９を用いて、第２の実施形態の構成例２に係る抵抗変化型メモリの回路構成及び動作について、説明する。
【０２６０】
（ａ）  回路構成  
図１８を用いて、本実施形態の係る抵抗変化型メモリの構成例２について説明する。ここでは、図１４に示される回路との相違点を主に、説明する。
【０２６１】
図１８に示されるように、容量回路３０Ｃは、スイッチ素子３７をさらに備える。  
スイッチ素子３７は、その電流経路がビット線ＢＬに対して直列に接続される。  
スイッチ素子３７は、例えば、電界効果トランジスタである。電界効果トランジスタ３７の電流経路の一端は、接続ノードＮｘに接続され、電界効果トランジスタ３７の電流経路の他端は接続ノードＮ３に接続されている。電界効果トランジスタ３５のゲート（制御端子）には、制御信号ＳＷ＜２＞が入力される。この制御信号ＳＷ＜２＞によって、スイッチ素子としての電界効果トランジスタ３７のオン／オフが制御される。
【０２６２】
スイッチ素子３７は、容量素子３１と抵抗変化型記憶素子１０との間に設けられている。このスイッチ素子３７は、容量素子３１と抵抗変化型記憶素子１０との導通状態を制御する。
【０２６３】
本構成例２に係る抵抗変化型メモリにおいて、容量素子３１は、カラム選択スイッチ素子６０とスイッチ素子３７との間に設けられ、それらの２つスイッチ素子３７，６０によって、充電及び放電が制御される。
【０２６４】
スイッチ素子３７は、容量素子３１が充電されている間、抵抗変化型記憶素子１０とパルスジェネレータ８Ａとを電気的に分離する。そして、スイッチ素子３７は、抵抗変化型記憶素子（選択セル）１０に容量素子３１の放電電流ＩＱを与えるときに、容量素子３１と抵抗変化型記憶素子（選択セル）１０とを電気的に接続する。これによれば、容量素子３１の充電期間中、パルス電流ＩＰは、抵抗変化型記憶素子１０に分流することはない。よって、容量素子３１に対する充電を高速にでき、リセット動作に要する時間を短縮できる。
【０２６５】
また、抵抗変化型記憶素子１０の抵抗状態が放電電流ＩＱによって高抵抗状態に遷移された後、スイッチ素子３７はオフされ、抵抗変化型記憶素子１０に対する放電電流ＩＱの放出が抑制される。これによって、次のリセット動作時に用いる放電電流の充電時間が短縮され、充電のための消費電力を小さくできる。尚、放電電流ＩＱの放出の抑制は、スイッチ素子３２によって制御してもよい。
【０２６６】
このように、本構成例２に係る抵抗変化型メモリにおいて、容量素子３１をあらかじめ充電（プリチャージ）することによって、リセット動作の動作特性が向上する。
【０２６７】
以上のように、本構成例２に係る抵抗変化型メモリは、リセット動作中に、高抵抗状態になった抵抗変化型記憶素子１０が、書き込みに用いた電流又は電圧によって、低抵抗状態に戻ることを抑制でき、リセット動作を安定に実行できる。  
また、容量回路３０Ｃ内に、容量素子３１のプリチャージを制御するスイッチ素子３７が設けることによって、動作の高速化及び低消費電力化を実現できる。
【０２６８】
したがって、本実施形態の構成例２に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。また、本実施形態の構成例２に係る抵抗変化型メモリによれば、その動作特性を向上できる。
【０２６９】
尚、スイッチ素子３７を設けずに、カラム選択スイッチ素子６０とパルスジェネレータ８Ａとの間に、容量回路３０Ｃを設けても、容量素子３１に対するプリチャージが可能である。すなわち、容量素子３１が充電されている期間において、カラム選択スイッチ素子６０がオフされる。そして、容量素子３１の充電が完了した後、パルスジェネレータ８Ａをオフし、カラム選択スイッチ素子６０をオンにする。これによって、容量素子３１の放電電流が選択セルに供給される。  
また、上記のように、容量素子３１に対するプリチャージが実行できるように、各スイッチ素子３７，６０を制御することが可能であれば、スイッチ素子３７とカラム選択スイッチ素子６０の接続位置を入れ替えてもよい。
【０２７０】
（ｂ）  動作  
図１８、図１９の（ａ）及び（ｂ）を用いて、本実施形態の構成例２に係る抵抗変化型メモリの動作について、説明する。尚、本構成例において、セット動作は、その動作中にスイッチ素子３７がオンされることが追加されるのみで、他の素子の動作は、図１５の（ａ）を用いて説明した動作例と同じである。それゆえ、本構成例においては、セット動作の説明は省略し、リセット動作についてのみ、説明する。また、本構成例２において、図１５の（ｂ）を用いて説明したリセット動作と実質的に同じ動作については、詳細な説明を省略する。
【０２７１】
図１９の（ａ）は、図１８に示されるメモリにおいて、容量素子３１に対するプリチャージを行わない場合の動作を示すタイミングチャートである。
【０２７２】
容量素子３１をプリチャージしない場合、リセット動作は、基本例で述べたリセット動作（図１５の（ｂ）参照）と実質的に同じである。相違点は、以下のとおりである。  
カラム選択スイッチ素子６０が時間ｔ１においてオンされた後、時間ｔ６において、制御信号ＳＷ＜２＞が“Ｈ”レベルにされ、スイッチ素子３７がオンする。  
このように、容量素子３１に対して、パルス電流ＩＰが効率的に供給されるように、カラム選択スイッチ素子６０がオンされてから所定の時間が経過した後に、スイッチ素子３７がオンされる。
【０２７３】
そして、時間ｔ３において、容量素子３１が、ビット線ＢＬから電気的に分離された後、制御信号ＳＷ＜２＞は時間ｔ７において“Ｌ”レベルにされ、スイッチ素子３７はオフする。このように、放電電流ＩＱによるリセット動作が、安定に実行されるように、カラム選択スイッチ素子６０及び容量素子３１が非活性化されてから所定の時間が経過した後に、スイッチ素子３７がオフされる。
【０２７４】
図１９の（ｂ）は、図１８に示されるメモリにおいて、容量素子３１をプリチャージする場合の動作を示すタイミングチャートである。  
図１５の（ｂ）を用いて説明した例と同様に、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０がオンされる。ロウ選択スイッチ素子５０がオンされることによって、選択ワード線ＷＬが活性化される。
【０２７５】
次に、容量素子３１が接続されたスイッチ素子３２がオンされ、容量素子３１が選択ビットと導通状態にされる。そして、カラム選択スイッチ素子６０がオンされる。また、制御信号ＳＷ＜２＞は“Ｌ”レベルに維持され、スイッチ素子３７はオフにされている。  
これによって、パルスジェネレータ８Ａの出力であるパルス電流ＩＰが、カラム選択スイッチ素子６０を経由して、活性化された容量素子３１に供給され、容量素子３１は充電される。容量素子３１が充電されている間、スイッチ素子３７はオフされているので、パルス電流ＩＰは、抵抗変化型記憶素子１０に供給されない。よって、容量素子３１に対する充電は、抵抗変化型記憶素子１０への分流による損失なしに、効率よく実行される。
【０２７６】
時間ｔ２において、カラム選択スイッチ素子６０がオフされ、容量素子３１の充電が、終了する。例えば、ステートマシン７による制御に基づいて、カラム選択スイッチ素子６０がオフされるのと同時に、制御信号ＳＷ＜０＞が“Ｌ”レベルにされ、スイッチ素子３２は、オフする。よって、充電された容量素子３１は、ビット線ＢＬから電気的に分離される。スイッチ素子３２がオンされるまでの期間、容量素子３１は充電状態が保持される。
【０２７７】
それから、時間ｔ８において、２つの制御信号ＳＷ＜０＞，ＳＷ＜２＞が“Ｈ”レベルに遷移され、スイッチ素子３２及びスイッチ素子３７が、オンする。よって、充電状態の容量素子３１が、選択ビット線ＢＬ及び選択セルとしての抵抗変化型記憶素子１０に、電気的に接続される。この時、例えば、カラム選択スイッチ素子６０はオフされ、パルスジェネレータ８Ａは、ビット線ＢＬから電気的に分離されている。
【０２７８】
そして、上述と同様に、容量素子３１の放電電流ＩＱが、選択セル（抵抗変化型記憶素子）１０を流れ、選択セル１０の抵抗状態が、低抵抗状態から高抵抗状態に切り替えられる。このように、放電電流ＩＱを用いてリセット動作が実行されることによって、高抵抗状態に遷移した直後の抵抗変化型記憶素子１０に、大きな電位差が印加されるのを抑制できる。
【０２７９】
選択セル１０が高抵抗状態に遷移された後、例えば、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０がオフにされる。それから、制御信号ＳＷ＜０＞，ＳＷ＜２＞が“Ｌ”レベルにされ、２つのスイッチ素子３２，３７がオフにされる。これによって、容量素子３１がビット線ＢＬから電気的に分離される。
【０２８０】
以上の動作によって、本実施形態の構成例２に係る抵抗変化型メモリのリセット動作が終了する。
【０２８１】
図１８に示されるように、本構成例２に係る抵抗変化型メモリは、容量回路３０Ｃ内に、容量素子３１のプリチャージを制御するスイッチ素子３７が設けられる。
【０２８２】
本構成例２によれば、容量素子３１がプリチャージされることで、容量素子３１の充電期間を短縮でき、リセット動作を高速化できる。また、容量素子３１の充電期間中において、スイッチ素子３７は、パルス電流ＩＰが抵抗変化型記憶素子１０に分流するのを防止するので、容量素子３１の充電に要する消費電力を低減できる。よって、抵抗変化型メモリの動作特性を向上できる。また、本構成例によれば、リセット動作の際に、容量素子３１に充電された電荷を全て放出することがなくなり、次の書き込みサイクルに対する充電時間の短縮及び消費電力の低減に、貢献できる。
【０２８３】
これは、１本のビット線ＢＬに対して、書き込み動作（セット／リセット動作）が連続して実行される場合に有効である。
【０２８４】
また、本構成例においても、上記の例と同様に、リセット動作中に、高抵抗状態になった抵抗変化型記憶素子１０が、データの書き込みに用いた電流又は電圧によって、低抵抗状態に戻ることを抑制でき、リセット動作をさらに安定に実行できる。
【０２８５】
したがって、本実施形態の構成例２に係る抵抗変化型メモリによれば、その動作の信頼性を向上でき、それに加えて、動作特性の向上を実現できる。
【０２８６】
（４）  構成例３  
図２０及び図２１を用いて、本実施形態の構成例３に係る抵抗変化型メモリの回路構成及び動作について、説明する。
【０２８７】
（ａ）  回路構成  
図２０を用いて、本実施形態に係る抵抗変化型メモリの構成例３について説明する。ここでは、図１４に示される回路との相違点を主に、説明する。
【０２８８】
図２を用いて説明したように、１つのメモリセルアレイ１内に、複数のビット線及び複数のワード線が設けられる。それらのビット線及びワード線のそれぞれに、抵抗変化型記憶素子１００〜１０ｍが、接続されている。
【０２８９】
上述のように、抵抗変化型記憶素子１００〜１０ｍは、その動作時に、ビット線ＢＬが含む配線抵抗及び配線容量の影響を受ける。それゆえ、電流供給源又は電位供給源に近い素子１００とそれらの供給源から遠い素子１０ｍとで、配線抵抗及び配線容量に起因した動作特性に違いが生じる。  
第２の実施形態においては、容量素子３１の放電電流を用いて、抵抗変化型記憶素子の抵抗状態を遷移させている。放電電流は、パルス電流と同様に、配線抵抗及び配線容量の影響を受けて、例えば、波形が歪み、最大電流値が低減する。
【０２９０】
本構成例３においては、放電電流の劣化による悪影響を抑制するために、図２０に示されるように、容量回路３０Ｄ内に、複数の容量素子３１０〜３１ｈが設けられる。
【０２９１】
容量素子３１０〜３１ｈのそれぞれは、スイッチ素子３２０〜３２ｈを経由して、１本のビット線ＢＬに接続されている。尚、各容量素子３１０〜３１ｈの静電容量は、異なる大きさでもよいし、同じ大きさでもよい。
【０２９２】
スイッチ素子３２０〜３２ｈは、制御信号ＳＷ＜００＞〜ＳＷ＜０ｈ＞によって、それぞれ個別に、ステートマシン７によって制御される。
【０２９３】
容量回路３０Ｄは、抵抗変化型記憶素子１００〜１０ｎのビット線ＢＬに対する接続箇所に応じて、活性化される容量素子３１０〜３１ｈの個数が異なるように、ステートマシン７によって、制御される。
【０２９４】
これによって、例えば、抵抗変化型記憶素子１００のように、配線長に起因する配線抵抗及び配線容量の影響が小さい素子は、小さい放電電流ＩＱ０を用いて、素子１００の抵抗状態を遷移させる。その一方、例えば、抵抗変化型記憶素子１０ｍのように、配線長に起因する配線抵抗及び配線容量の影響が大きい素子は、抵抗変化型記憶素子１００に対して用いた放電電流ＩＱ０より大きい放電電流（ＩＱ０＋ＩＱｈ）を用いて、抵抗状態を遷移させる。
【０２９５】
このように、ビット線ＢＬと抵抗変化型記憶素子１００〜１０ｎの各接続ノードＮ３０〜Ｎ３ｍのうち、パルスジェネレータ８Ａ及び容量回路３０Ｄから遠いノードＮ３ｍに接続された抵抗変化型記憶素子１０ｍが選択された場合、活性化される容量素子３１０〜３１ｈの個数は、パルスジェネレータ８Ａ及び容量回路３０Ｄから近いノードＮ３０に接続された抵抗変化型記憶素子１００が選択された場合に比較して、多くされる。その結果として、抵抗変化型記憶素子１０ｍに供給される放電電流（ＩＱ０＋ＩＱｈ）は、抵抗変化型記憶素子１００に供給される放電電流ＩＱ０より、大きくなる。
【０２９６】
これによって、配線抵抗や配線容量に起因して、抵抗変化型メモリの動作が劣化し、データの書き込み不良が生じる確率を低減できる。  
したがって、本実施形態の構成例３に係る抵抗変化型メモリの動作によれば、その動作の信頼性を向上できる。
【０２９７】
（ｂ）  動作  
図２１を用いて、本実施形態の構成例３に係る抵抗変化型メモリの動作について、説明する。尚、本構成例において、セット動作は、その動作中に容量回路３０Ｄ内の全ての容量素子３１０，３１ｈが、ビット線ＢＬから電気的に分離されるように制御されることが追加されるのみで、他の素子の動作は、図１５の（ａ）を用いて説明した動作例と同じである。それゆえ、本構成例においては、セット動作の説明は省略し、リセット動作についてのみ、説明する。また、本構成例３において、図１５の（ｂ）を用いて説明したリセット動作と実質的に同じ動作については、詳細な説明を省略する。尚、ここでは、説明の簡単化のため、２つの容量素子３１０，３１ｈを用いた場合を例に、説明する。
【０２９８】
図２１の（ａ）を用いて、１本のビット線ＢＬにおいて、電流供給側（パルスジェネレータ８Ａ及び容量回路３０Ｄ）から近い位置に接続ノードＮ３０を有する抵抗変化型記憶素子１００に対して、リセット動作を実行する場合について説明する。尚、この場合、選択ワード線は、ワード線ＷＬ０である。
【０２９９】
図１５の（ｂ）を用いて説明した例と同様に、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５００がオンされる。ロウ選択スイッチ素子５００がオンされることによって、選択ワード線ＷＬ０が活性化される。
【０３００】
次に、２つの制御信号ＳＷ＜００＞，ＳＷ＜０ｈ＞のうち、一方の制御信号ＳＷ＜００＞が“Ｈ”レベルに遷移され、他方の制御信号ＳＷ＜０ｈ＞は“Ｌ”レベルに維持される。  
図２１の（ａ）に示す例では、パルスジェネレータ８Ａ（容量回路３０Ｄ）の近くに接続された抵抗変化型記憶素子１００が選択セルとなっているため、１つの容量素子３１０が活性化され、その容量素子３１０がビット線ＢＬと導通される。他方の容量素子３１ｈは活性化されず、その容量素子３１ｈはビット線ＢＬから電気的に分離される。
【０３０１】
続いて、カラム選択スイッチ素子６０がオンされ、選択ビット線ＢＬが活性化される。  
これによって、カラム選択スイッチ素子６０を経由して、パルス電流ＩＰが、パルスジェネレータ８Ａから選択ビット線ＢＬに出力される。また、パルス電流ＩＰは、活性化された容量素子３１０に供給され、その容量素子３１０はパルス電流ＩＰによって充電される。尚、上記のように、容量素子３１ｈは活性化されていないので、ここでは、１つの容量素子３１０のみが充電される。
【０３０２】
１つの容量素子３１０が所定の期間充電された後、カラム選択スイッチ素子６０はオフされる。そして、容量素子３１０の放電電流ＩＱ０が、選択ワード線ＷＬ０に接続された抵抗変化型記憶素子１００に供給される。これによって、抵抗変化型記憶素子１００の抵抗状態は、放電電流ＩＱ０によって、低抵抗状態から高抵抗状態に切り替えられる。  
ある１本のビット線ＢＬにおいて、パルスジェネレータ８Ａ（容量回路３０Ｄ）から近い位置に接続された抵抗変化型記憶素子１００に対して電流（又は電圧）が供給される場合、配線長に起因する電流の劣化は小さい。よって、本例では、１つの容量素子３１０からの放電電流ＩＱ０を、電流供給側に近い抵抗変化型記憶素子１００に供給して、選択セルとしての抵抗変化型記憶素子１００の抵抗状態を、遷移させる。
【０３０３】
抵抗変化型記憶素子１００の抵抗状態が高抵抗状態に遷移した後、制御信号ＳＷ＜００＞が“Ｈ”レベルから“Ｌ”レベルにされ、容量素子３１０が非活性化される。その後、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０がオフされる。
【０３０４】
以上の動作によって、本実施形態の構成例３に係る抵抗変化型メモリにおいて、選択ワード線ＷＬ０に接続された抵抗変化型記憶素子１００に対するリセット動作が、終了する。
【０３０５】
図２１の（ａ）に示されるように、１本のビット線ＢＬにおいてパルスジェネレータ８Ａ（容量回路３０Ｄ）の近くに接続された抵抗変化型記憶素子１００に対するリセット動作は、容量回路３０Ｄに設けられた複数の容量素子３１０，３１ｈのうち、１つの容量素子３１０を用いて、実行される。
【０３０６】
続いて、図２１の（ｂ）を用いて、１本のビット線ＢＬにおいて、電流供給側（パルスジェネレータ８Ａ及び容量回路３０Ｄ）から遠い位置に接続ノードＮ３ｍを有する抵抗変化型記憶素子１０ｍに対して、リセット動作を実行する場合について説明する。尚、選択ワード線は、ワード線ＷＬｍである。
【０３０７】
まず、図２１の（ａ）を用いて説明した例と同様に、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０ｍがオンされる。これによって、選択ワード線ＷＬｍが活性化される。
【０３０８】
次に、２つの制御信号ＳＷ＜００＞，ＳＷ＜０ｈ＞のうち、制御信号ＳＷ＜００＞が“Ｈ”レベルに遷移されるとともに、他方の制御信号ＳＷ＜０ｈ＞も“Ｈ”レベルに遷移される。  
図２１の（ｂ）に示す例では、電流供給源であるパルスジェネレータ８Ａ及び容量回路３０Ｄから離れて設けられた抵抗変化型記憶素子１０ｍが選択セルとなっているため、２つの容量素子３１０，３１ｈが活性化され、それらの２つの容量素子３１０，３１ｈが、ビット線ＢＬに導通される。続いて、カラム選択スイッチ素子６０がオンされ、選択ビット線ＢＬが活性化される。  
これによって、カラム選択スイッチ素子６０を経由して、パルス電流ＩＰが、選択ビット線ＢＬに供給される。パルス電流ＩＰは、活性化された２つの容量素子３１０，３１ｈに供給され、容量素子３１０，３１ｈはパルス電流ＩＰによって充電される。
【０３０９】
２つの容量素子３１０，３１ｈが所定の期間、充電された後、カラム選択スイッチ素子６０はオフされる。そして、２つの容量素子３１０，３１ｈの放電電流ＩＱ０，ＩＱｈの和が、選択ワード線ＷＬｍに接続された抵抗変化型記憶素子１０ｍに供給される。
【０３１０】
２つの容量素子３１０，３１ｈが出力する放電電流（ＩＱ０＋ＩＱｈ）によって、抵抗変化型記憶素子１０ｍの抵抗状態が、低抵抗状態から高抵抗状態に遷移される。
【０３１１】
本例のように、ある１本のビット線ＢＬにおいて、パルスジェネレータ８Ａ（容量回路３０Ｄ）から遠い位置に接続された抵抗変化型記憶素子１０ｍに対して、電流（又は電圧）が供給される場合、配線長に起因する電流の劣化は大きい。よって、配線長による電流の劣化を考慮して、ステートマシン７は、選択アドレス情報に基づいて、ビット線ＢＬに対する抵抗変化型記憶素子１００〜１０ｍの接続位置を判別し、その判別結果に基づいて、活性化する容量素子の個数を制御する。  
電流供給側（パルスジェネレータ８Ａ、容量回路３０Ｄ）から遠い位置に存在する選択セル（抵抗変化型記憶素子）に対して複数の容量素子が活性化された結果として、電流供給側に近い位置に存在する抵抗変化型記憶素子１００の抵抗状態を遷移させる場合の放電電流ＩＱ０よりも大きな放電電流（ＩＱ０＋ＩＱｈ）が、ビット線ＢＬを流れる。その放電電流（ＩＱ０＋ＩＱｈ）が抵抗変化型記憶素子１０ｍに到達したとき、放電電流は配線長に起因する影響を受けているが、抵抗状態の遷移に要する電流値又はパルス幅は確保される。よって、配線抵抗や配線容量に起因する放電電流の劣化の影響が低減され、選択セルに対する正常なデータの書き込みが実行される。
【０３１２】
このように、複数の容量素子３１０，３１ｈからの放電電流ＩＱ０，ＩＱｈの和を、電流供給側に遠い抵抗変化型記憶素子１００に供給して、選択セルとしての抵抗変化型記憶素子１００の抵抗状態を、遷移させる。
【０３１３】
抵抗変化型記憶素子１０ｍの抵抗状態が高抵抗状態に遷移した後、制御信号ＳＷ＜００＞，ＳＷ＜０ｈ＞が“Ｈ”レベルから“Ｌ”レベルに遷移され、複数の容量素子３１０，３１ｈが非活性化される。それから、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０がオフされる。
【０３１４】
以上の動作によって、本実施形態の構成例３に係る抵抗変化型メモリにおいて、選択ワード線ＷＬｍに接続された抵抗変化型記憶素子１０ｍに対するリセット動作が、終了する。
【０３１５】
図２１の（ｂ）に示されるように、１本のビット線ＢＬにおいてパルスジェネレータ８Ａ（容量回路３０Ｄ）から遠くに接続された抵抗変化型記憶素子１０ｍに対するリセット動作は、容量回路３０Ｄに設けられた複数の容量素子３１０，３１ｈを用いて、実行される。
【０３１６】
以上のように、本実施形態の構成例３に係る抵抗変化型メモリは、図２０に示されるように、本構成例３に係る抵抗変化型メモリは、容量回路３０Ｄ内に、複数の容量素子３１０，３１ｈが設けられる。
【０３１７】
そして、本構成例３に係る抵抗変化型メモリでは、ある１本のビット線ＢＬに対する抵抗変化型記憶素子１００〜１０ｍの接続位置を考慮して、充電及び放電に用いられる容量素子３１０，３１ｈの個数が制御され、リセット動作に用いられる放電電流の大きさが調整される。これによって、配線長に起因する放電電流の劣化が緩和され、配線長に起因したデータの書き込み不良を低減できる。また、他の例と同様に、高抵抗状態となった直後の抵抗変化型記憶素子に対して、抵抗状態を再遷移させる過大な電位が印加されることを抑制できる。よって、リセット動作の安定化を図ることができる。
【０３１８】
したがって、本実施形態の構成例３に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
【０３１９】
（５）  構成例４  
図２２及び図２３を用いて、本実施形態の構成例４に係る抵抗変化型メモリの回路構成及び動作について、説明する。
【０３２０】
（ａ）  回路構成  
以下、図２２を用いて、本実施形態に係る抵抗変化型メモリの構成例４について説明する。ここでは、図１４及び図２０に示されるメモリとの相違点のみ、説明する。
【０３２１】
図２２に示されるように、本構成例４に係る抵抗変化型メモリは、抵抗変化型記憶素子１００〜１０ｍに放電電流ＩＱを供給する容量回路３０Ａを備えるとともに、ワード線ＷＬ０〜ＷＬｍに接続される電位供給回路８Ｂをさらに備える。電位供給回路８Ｂは、例えば、ステートマシン７によって、制御される。  
電位供給回路８Ｂは、リセット動作時、ステートマシン７の制御によって、複数のワード線ＷＬ０〜ＷＬｍにワード線供給電位ＷＬ＿ＳＲＣを供給する。  
リセット動作時に、ワード線ＷＬ０〜ＷＬｍに電位ＷＬ＿ＳＲＣがあらかじめ供給されていることで、ビット線ＢＬとワード線ＷＬ０〜ＷＬｍとの間の電位差が大きくなりすぎないように、調整される。  
それゆえ、選択セルとしての抵抗変化型記憶素子１００〜１０ｍの抵抗状態が高抵抗状態に遷移した直後に、その選択セルとしての抵抗変化型記憶素子に大きな電位が印加されるのを、緩和できる。
【０３２２】
また、上述と同様に、１本のビット線ＢＬにおいて、抵抗変化型記憶素子１００は、パルスジェネレータ８Ａ（及び容量回路３０Ａ）とビット線ＢＬとの接続点（電流供給側）の近くに接続され、抵抗変化型記憶素子１０ｍはパルスジェネレータ８Ａとビット線ＢＬとの接続点から遠くに接続されている。  
電位供給回路８Ｂは、抵抗変化型記憶素子１００に対するリセット動作時、抵抗変化型記憶素子１００が接続されたワード線ＷＬ０に、電位Ｖ０をワード線供給電位ＷＬ＿ＳＲＣとして供給する。  
また、電位供給回路８Ｂは、抵抗変化型記憶素子１００に対するリセット動作時、抵抗変化型記憶素子１０ｍが接続されたワード線ＷＬｍに、電位Ｖ０より小さい電位Ｖｍをワード線供給電位ＷＬ＿ＳＲＣとして供給する。  
よって、ワード線ＷＬ０〜ＷＬｍ毎にそれぞれ異なる電位を与えることによって、ビット線ＢＬの配線長による放電電流ＩＱの劣化の影響は低減され、抵抗変化型記憶素子１００〜１０ｍに印加される電位差は、実質的に同じになる。
【０３２３】
これによって、配線抵抗や配線容量に起因して、抵抗変化型メモリの動作が劣化し、データの書き込み不良が生じる確率を低減できる。
【０３２４】
尚、電位Ｖ０及び電位Ｖｍの大きさは、リセット動作時に、抵抗変化型記憶素子１０ｍに印加される電位差が、抵抗変化型記憶素子１００に印加される電位差と実質的に同じになるように、あらかじめ設定されてもよいし、ステートマシン７によって、リセット動作中の状況に応じて調整されてもよい。また、例えば、ワード線ＷＬ０〜ＷＬｍに供給される電位Ｖ０，Ｖｍは、パルス電流ＩＰ又は放電電流ＩＱとビット線ＢＬの配線抵抗とから生じる電位と同程度又はより小さい電位に設定される。
【０３２５】
以上のように、本実施形態の構成例４に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
【０３２６】
（ｂ）  動作  
図２２及び図２３を用いて、本実施形態の構成例４に係る抵抗変化型メモリの動作について、説明する。尚、本構成例４において、セット動作は、その動作中に電位供給回路８Ｂがオフにされていることが追加されるのみで、他の素子の動作は、図１５の（ａ）を用いて説明した動作例と同じである。それゆえ、本構成例４においては、セット動作の説明は省略し、リセット動作についてのみ、説明する。また、本構成例４において、図１５の（ｂ）を用いて説明したリセット動作と実質的に同じ動作については、詳細な説明を省略する。
【０３２７】
図２３の（ａ）を用いて、１本のビット線ＢＬにおいて、パルスジェネレータ８Ａ及び容量回路３０Ａ（電流供給側）の近くに接続された抵抗変化型記憶素子１００に対して、リセット動作を実行する場合について説明する。尚、この場合、選択ワード線は、ワード線ＷＬ０である。
【０３２８】
はじめに、図１５の（ｂ）を用いて説明した例と同様に、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５００がオンされる。ロウ選択スイッチ素子５００がオンされることによって、選択ワード線ＷＬ０が活性化される。
【０３２９】
次に、電位供給回路８Ｂがステートマシン７によってオンされ、ビット線ＢＬが活性化される前に、電位Ｖ０を有するワード線供給電位ＷＬ＿ＳＲＣが、選択ワード線ＷＬ０に供給される。また、制御信号ＳＷ＜０＞が、“Ｈ”レベルにされ、容量素子３１が活性化される。
【０３３０】
続いて、カラム選択スイッチ素子６０がオンされ、選択ビット線ＢＬが活性化される。これによって、カラム選択スイッチ素子６０を経由して、パルス電流ＩＰが、パルスジェネレータ８Ａから選択ビット線ＢＬに供給される。また。パルス電流ＩＰは、活性化された容量素子３１に供給され、容量素子３１はパルス電流ＩＰによって充電される。
【０３３１】
容量素子３１が所定の期間において充電された後、カラム選択スイッチ素子６０はオフ状態にされる。そして、容量素子３１の放電電流ＩＱが、選択ワード線ＷＬ０に接続された抵抗変化型記憶素子１００に供給される。よって、選択セルとしての抵抗変化型記憶素子１００の抵抗状態は、放電電流ＩＱによって、低抵抗状態から高抵抗状態に遷移される。
【０３３２】
本構成例においては、選択ワード線ＷＬ０にあらかじめワード線供給電位ＷＬ＿ＳＲＣ（＝Ｖ０）が供給されている。これによって、高抵抗状態に遷移した直後の選択セル（抵抗変化型記憶素子）１００に、印加される電位差が過大にならないように調整される。尚、選択セルに放電電流ＩＱを供給している間に、ステートマシン７が、動作を安定化させるために、ワード線供給電位ＷＬ＿ＳＲＣの大きさを調整してもよい。
【０３３３】
抵抗変化型記憶素子１００の抵抗状態が切り替わった後、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０がオフされる。さらに、電位供給回路８Ｂが、ステートマシン７によってオフされ、ワード線供給電位ＷＬ＿ＳＲＣの供給が停止される。
【０３３４】
以上の動作によって、本実施形態の構成例４に係る抵抗変化型メモリにおいて、選択ワード線ＷＬ０に接続された抵抗変化型記憶素子１００に対するリセット動作が、終了する。
【０３３５】
続いて、図２３の（ｂ）を用いて、１本のビット線ＢＬにおいて、パルスジェネレータ８Ａ及び容量回路３０Ａ（電流供給側）から遠くに接続された抵抗変化型記憶素子１０ｍに対して、リセット動作を実行する場合について説明する。尚、この場合における選択ワード線は、ワード線ＷＬｍである。
【０３３６】
はじめに、パルスジェネレータ８Ａがオンする。また、ロウ選択スイッチ素子５０ｍがオンされ、選択ワード線ＷＬｍが活性化する。  
次に、電位供給回路８Ｂがオンされ、電位Ｖｍを有するワード線供給電位ＷＬ＿ＳＲＣが、ビット線ＢＬが活性化される前に、選択ワード線ＷＬｍに供給される。電位Ｖｍは、ワード線ＷＬ０に供給した電位Ｖ０より小さい。
【０３３７】
容量素子３１が活性化された後、カラム選択スイッチ素子６０がオンされ、選択ビット線ＢＬが活性化される。これによって、カラム選択スイッチ素子６０を経由して、パルス電流ＩＰが、選択ビット線ＢＬに供給され、容量素子３１は、パルス電流ＩＰによって充電される。
【０３３８】
容量素子３１が所定の期間において充電された後、カラム選択スイッチ素子６０はオフ状態にされる。そして、容量素子３１の放電電流ＩＱが、選択ワード線ＷＬｍに接続された抵抗変化型記憶素子１０ｍに供給される。これによって、選択セルとしての抵抗変化型記憶素子１００の抵抗状態は、放電電流ＩＱによって、低抵抗状態から高抵抗状態に遷移される。
【０３３９】
このように、選択ワード線ＷＬｍにあらかじめワード線供給電位ＷＬ＿ＳＲＣが供給されることによって、高抵抗状態に遷移した直後の選択セル（抵抗変化型記憶素子）１０ｍに、抵抗状態を再遷移させる過大な電位差が印加されるのを防止できる。
【０３４０】
また、上記のように、パルスジェネレータ８Ａ及び容量回路３１のような電流の供給源から遠い位置の抵抗変化型記憶素子１０ｍにおいて、その素子１０ｍが接続されるワード線ＷＬｍに供給される電位ＷＬ＿ＳＲＣ（＝Ｖｍ）は、電流の供給源から近い位置に設けられた抵抗変化型記憶素子１００が接続されたワード線ＷＬ０に対して供給される電位ＷＬ＿ＳＲＣ（＝Ｖ０）より小さい。これによって、ビット線の配線長に起因する放電電流の劣化の影響が低減され、電流の供給源から遠い位置にある抵抗変化型記憶素子１０ｍと近い位置にある抵抗変化型記憶素子１００とに対して、実質的に同じ電位差がそれらの素子１００，１０ｍに印加される。
【０３４１】
抵抗変化型記憶素子１００の抵抗状態が切り替わった後、パルスジェネレータ８Ａ及びロウ選択スイッチ素子５０がオフされる。さらに、電位供給回路８Ｂがオフされ、ワード線供給電位ＷＬ＿ＳＲＣの供給が停止される。
【０３４２】
以上の動作によって、本実施形態の構成例４に係る抵抗変化型メモリにおいて、選択ワード線ＷＬ０に接続された抵抗変化型記憶素子１００に対するリセット動作が、終了する。
【０３４３】
以上のように、本構成例４に係る抵抗変化型メモリは、ワード線に電位を供給する電位供給回路８Ｂをさらに有する。そして、本構成例４に係る抵抗変化型メモリでは、リセット動作時に、電位ＷＬ＿ＳＲＣを選択されたワード線ＷＬ０〜ＷＬｍにあらかじめ供給しておくことによって、高抵抗状態に遷移した直後の抵抗変化型記憶素子１００〜１０ｍに、過大な電位が供給されるのを抑制する。よって、本構成例４においても、他の構成例と同様に、リセット動作の安定化を図ることができる。
【０３４４】
また、本構成例４では、ビット線に対する抵抗変化型記憶素子１００〜１０ｍの接続位置を考慮して、電位供給回路８Ｂによって各ワード線に供給する電位ＷＬ＿ＳＲＣの大きさが制御される。これによって、配線長に起因する放電電流の劣化の影響を抑制して、リセット動作を実行できる。よって、配線長に起因したデータの書き込み不良を低減できる。
【０３４５】
したがって、本実施形態の構成例４に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
【０３４６】
（６）  レイアウト例  
以下、図２４を用いて、容量回路のレイアウトについて説明する。
【０３４７】
図２４を用いて、第２の実施形態に係る抵抗変化型メモリが有する容量回路のレイアウト例について、説明する。
【０３４８】
本実施形態で述べた抵抗変化型メモリが有する容量回路３０Ａ〜３０Ｄは、例えば、メモリセルアレイ１と同一チップ内に設けられる。
【０３４９】
図２４の（ａ）に示すように、メモリセルアレイ１内の端部に、容量回路ブロック３９が設けられる。容量回路３０Ａは、その容量回路ブロック３９内に設けられる。
【０３５０】
１つの容量回路３０Ａは、１つのビット線ＢＬに接続される。図２４の（ａ）に示すレイアウトによれば、容量回路３０Ａをチップ内に設けても、チップサイズが大きくなることを抑制できる。
【０３５１】
また、容量回路ブロック３９は、メモリセルアレイ１の外部に設けられてもよいのは、もちろんである。例えば、図２４の（ｂ）に示されるように、容量回路ブロック３９は、メモリセルアレイ１とカラム制御回路２との間に設けられてもよい。
【０３５２】
図２３の（ａ）及び（ｂ）においては、１本のビット線ＢＬに１つの容量回路３０Ａが接続された例が示されているが、迂回電流が非選択セルに流れ込まないように、スイッチ素子などを用いることによって、１つの容量回路３０Ａが複数のビット線ＢＬによって共有されてもよい。尚、チップのレイアウトに応じて、図２３の（ａ）及び（ｂ）に示した箇所以外、例えば、カラム制御回路２よりも外部（チップ端部）側に、容量回路ブロック３９を設けてもよいのはもちろんである。また、図２３においては、基本例で述べた容量回路３０Ａを示しているが、構成例２〜５で述べた容量回路３０Ｂ〜３０Ｄでもよいのはもちろんである。
【０３５３】
４．  その他  
本発明の第１及び第２の実施形態において、上述の各構成を適宜組み合わせてもよい。例えば、第２の実施形態に係る抵抗変化型メモリにおいて、構成例２乃至４を組み合わせてもよい。
【０３５４】
本発明の第１及び第２の実施形態においては、ユニポーラ動作によって駆動する抵抗変化型メモリについて、説明した。しかし、本発明に係る抵抗変化型メモリは、バイポーラ動作によって駆動する抵抗変化型メモリに適用してもよいのは、もちろんである。
【０３５５】
また、本発明に係る抵抗変化型メモリは、ワード線ＷＬ及びビット線ＢＬに対する抵抗変化型記憶素子及び非オーミック素子から構成される直列回路の接続関係は、第１及び第２の実施形態で述べた例に限定されない。例えば、非オーミック素子１５のアノードがワード線ＷＬに接続され、非オーミック素子１５のカソードが抵抗変化型記憶素子１０の一端に接続され、抵抗変化型記憶素子１０の他端がビット線ＢＬに接続された回路構成でもよい。直列回路の他の構成例としては、非オーミック素子１５のカソードがビット線ＢＬに接続され、非オーミック素子のアノードが抵抗変化型記憶素子の一端に接続され、抵抗変化型記憶素子の他端がワード線ＷＬに接続されてもよい。又は、抵抗変化型記憶素子１０の一端がビット線ＢＬに接続され、抵抗変化型記憶素子１０の他端が、非オーミック素子１５のアノードに接続され、非オーミック素子のカソードがワード線ＷＬに接続されてもよい。
【０３５６】
また、ワード線ＷＬを高電位側、ビット線ＢＬを低電位側に設定して、本実施形態のリセット動作を実行してもよい。例えば、ビット線−ワード線間に接続される抵抗変化型記憶素子の回路構成において、ワード線にダイオードのアノードが接続され、ビット線に抵抗変化型記憶素子の一端が接続され、ダイオードのカソード抵抗変化型記憶素子の他端が接続される。そして、抵抗変化型記憶素子の抵抗状態を遷移させるためのエネルギー（例えば、電流又は電圧）が、ワード線側から抵抗変化型記憶素子に供給される。この場合、ワード線ＷＬに放電電流を出力するための容量回路が接続された回路構成になる。あるいは、ビット線ＢＬに充電のための容量回路が接続された回路構成になる。これと同様に、非オーミック素子１５のカソードがビット線ＢＬに接続され、抵抗変化型記憶素子の他端がワード線ＷＬに接続された直列回路においても、ワード線ＷＬに放電電流を出力するための容量回路が接続された構成又はビット線ＢＬに充電のための容量回路が接続された構成となる。
【０３５７】
本発明の実施形態に係る抵抗変化型メモリは、グローバルビット線及びグローバルワード線を備えるメモリセルアレイでもよい。そして、第１及び第２の実施形態で述べた容量回路のいずれかが、グローバルワード線及びグローバルビット線に接続された構成でもよい。
【０３５８】
本発明の第１及び第２の実施形態においては、パルスジェネレータ８Ａが、セット／リセット動作に応じて、それぞれ異なるパルス形状の電流又は電圧を生成して、抵抗変化型記憶素子に供給する例について述べた。但し、それに限定されず、パルスジュネレータは、同じパルス形状の電流／電圧を生成し、カラム選択スイッチ素子をオンしている期間を制御することや、カラム選択スイッチ素子を“Ｌ”レベルと“Ｈ”レベルとの中間電位で制御することによって、セット動作及びリセット動作で、それぞれ異なるパルス形状の電流／電圧を抵抗変化型記憶素子に与えてもよい。
【０３５９】
尚、本発明の実施形態に係る抵抗変化型メモリは、ＲｅＲＡＭに限定されず、ＰＣＲＡＭやＭＲＡＭでもよい。ＰＣＲＡＭに用いられる抵抗変化型記憶素子は、相変化材料から構成された記録層１０と、記録層の底面に接しているヒーター層７１とを有する。そして、書き込み時に発生する熱により結晶状態と非晶質状態に変化するのを利用して、データが設定される。ＭＲＡＭに用いられる抵抗変化型記憶素子は、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子である。ＭＲＡＭにおいては、ＭＴＪ素子を構成する２つの磁性層の相対的な磁化方向を変化させて、データが設定される。
【０３６０】
本発明の第１及び第２の実施形態に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。本発明の実施形態は、例えば、ＲｅＲＡＭのように、抵抗変化型記憶素子の応答速度（スイッチング特性）が高速なメモリに有効である。
【０３６１】
尚、第１及び第２の実施形態及び実勢形態で述べた各例を、適宜組み合わせて実施手もよいのは、もちろんである。
【０３６２】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０３６３】
１：メモリセルアレイ、８Ａ：パルスジェネレータ、８Ｂ：電位供給回路、１０，１００〜１０ｍ：抵抗変化型記憶素子、１５，１５０〜１５ｍ：非オーミック素子（ダイオード）、Ｎ１，Ｎ２，Ｎ３，Ｎ３０〜Ｎ３ｍ：接続ノード、２０Ａ，２０Ｂ，３０Ａ〜３０Ｄ：容量回路、２１，２１０，２１ｋ：容量素子、２２，２１０，２１ｋ，２３，３２，３５，３７：スイッチ素子、３１，４１：容量素子、５０，５００〜５０ｍ：ロウ選択スイッチ素子、６０：カラム選択スイッチ素子、２９，３９：容量回路ブロック。
【図１】
2010225211.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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