(57)【要約】【課題】比較的簡素な構成で、必要十分なアイリス制御が可能なオートアイリス制御装置を提供する。【解決手段】本発明に係るオートアイリス制御装置１は、画素毎のディジタル信号を一水平ライン走査の間累積加算する加算部７と、累積加算の結果をアナログ信号に変換して出力するＤ／Ａ変換部８と、ブランキング信号及びＤ／Ａ変換部８から出力される信号が入力され、ブランキング信号がブランキング期間ではないことを示している場合にのみＤ／Ａ変換部８からの信号をアイリス制御信号として出力する切替部９と、アイリス制御信号に基づいてオートアイリスレンズ２を駆動するアイリス駆動部１０とを備える。好ましくは、加算部７は、水平同期信号の同期タイミングで累積加算を開始し、次の同期タイミングでこれまでの累積加算の結果をリセットするとともに、新たな累積加算を開始する。【選択図】図１
2010114485.tif 000002
【特許請求の範囲】
【請求項１】
オートアイリスレンズを介して被写体を撮像した撮像素子から出力される信号を画素毎のディジタル信号に変換し、該ディジタル信号を処理して所望のディジタル映像信号を生成するとともに、前記オートアイリスレンズの絞り量を前記被写体の輝度に応じて調整するよう構成されたオートアイリス制御装置であって、
前記画素毎のディジタル信号を一水平ライン走査の間累積加算する加算部と、
前記累積加算の結果をアナログ信号に変換して出力するＤ／Ａ変換部と、
ブランキング信号及び前記Ｄ／Ａ変換部から出力される信号が入力され、前記ブランキング信号がブランキング期間ではないことを示している場合にのみ前記Ｄ／Ａ変換部からの信号をアイリス制御信号として出力する切替部と、
前記アイリス制御信号に基づいて前記オートアイリスレンズを駆動するアイリス駆動部と、
を備えたことを特徴とするオートアイリス制御装置。
【請求項２】
前記加算部は、水平同期信号の同期タイミングで前記累積加算を開始し、次の同期タイミングでこれまでの累積加算の結果をリセットするとともに、新たな累積加算を開始することを特徴とする請求項１に記載のオートアイリス制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオカメラ等の撮像装置に備えられるアイリス制御装置に関し、特に被写体の輝度に応じて自動的にオートアイリスレンズの絞り量が制御されるオートアイリス制御装置に関する。
【背景技術】
【０００２】
通常、ビデオカメラ等の撮像装置には、被写体の輝度によらず最適な明るさで撮像できるようにするためのオートアイリス制御装置が備えられている。オートアイリス制御装置は、被写体の輝度が低い場合にはアイリスの絞り量を少なく調整し、ＣＣＤ等からなる撮像素子に十分な光量の光が入射し得るように制御する。反対に、オートアイリス制御装置は、被写体の輝度が高い場合にはアイリスの絞り量を多くし、撮像素子に入射する光の光量を制限する。なお、絞り量が多く／少なくなるように調整することを総称して“アイリス制御”という。
【０００３】
従来から、オートアイリス制御装置は、当該装置が備えられている撮像装置の種類等に応じて種々のものが使用されている。例えば、ディジタル映像信号とアナログ映像信号の双方を出力する撮像装置の場合は、図５に示すようなオートアイリス制御装置１ａが使用されている。
【０００４】
オートアイリス制御装置１ａは、レンズ２ａ及びアイリス２ｂからなるオートアイリスレンズ２と、オートアイリスレンズ２を透過してきた被写体からの光を検出する撮像素子３（例えば、ＣＣＤ）と、撮像素子３から出力された被写体の輝度に関する信号をサンプル・ホールドして画素毎のアナログ信号として出力するサンプル・ホールド部４と、出力された画素毎のアナログ信号を画素毎のディジタル信号に変換するＡ／Ｄ変換部５と、当該ディジタル信号に基づいて所望のディジタル映像信号を生成する映像処理部６とを備えている。
【０００５】
また、オートアイリス制御装置１ａは、所望のアナログ映像信号を生成するためのサンプル・ホールド部４ａ及び映像処理部６ａと、オートアイリスレンズ２を駆動するアイリス駆動部１０とを備えている。図５に示すように、アイリス駆動部１０は、アナログ映像信号に基づいてオートアイリスレンズ２を駆動する。すなわち、アナログ映像信号（被写体）の輝度が高い場合にはアイリス２ｂを絞り、輝度が低い場合にはアイリス２ｂを開放する。
【０００６】
図６は、ディジタル映像信号のみを出力するタイプの撮像装置で使用される、従来のオートアイリス制御装置１ｂである。このオートアイリス制御装置１ｂでは、アイリス駆動部１０に入力すべきアナログ映像信号が存在しないので、ディジタル映像信号をＤ／Ａ変換部８ｂでアナログ信号に戻し、その信号に基づいてオートアイリスレンズ２を駆動している。
【０００７】
上記したような従来のオートアイリス制御装置は、例えば、下記特許文献１等に開示されている。
【特許文献１】特開平７−２５０２７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、近年の電気機器のディジタル化により、撮像装置からはアナログ映像信号出力が省略される傾向にある。したがって、図５に示すタイプのオートアイリス制御装置１ａでは、オートアイリスレンズ２を駆動するためだけにサンプル・ホールド部４ａ及び映像処理部６が必要となっていた。そして、これにより、撮像装置の大型化、複雑化、及び高コスト化を招いていた。
【０００９】
また、図６に示すタイプのオートアイリス制御装置１ｂでは、ディジタル映像信号をＤ／Ａ変換するために、映像信号帯域で動作する高速かつ高価なＤ／Ａ変換部８ｂが必要となっていた。Ｄ／Ａ変換部８ｂは、ディジタル映像信号をアイリス駆動部１０に入力可能なアナログ信号に変換するためには不可欠である。しかしながら、その一方で、オートアイリスレンズ２の応答速度はそれ程速くはないので、Ｄ／Ａ変換部８ｂで一画素毎の輝度に応じたアナログ信号を生成したとしても、実際にはその信号の通りにアイリス２ｂの絞り量を変化させることはできず、高価なＤ／Ａ変換部８ｂを使用する利点を活かしきれていなかった。
【００１０】
この点、特許文献１に記載のオートアイリス制御装置では、ディジタル映像信号の輝度成分を画面中の特定の領域毎に１フィールド期間中累積加算し、その累積加算結果をＤ／Ａ変換するよう構成されている。この構成によれば、Ｄ／Ａ変換部に入力されるディジタル信号の帯域が低下するので、より低速で安価なＤ／Ａ変換部を使用することができる。しかしながら、上記構成は非常に複雑であり、安価なＤ／Ａ変換部を使用できたとしても、撮像装置全体として十分に低コスト化できていなかった。
【００１１】
そこで、本発明は、比較的簡素な構成で、必要十分なアイリス制御が可能なオートアイリス制御装置を提供することを課題とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明に係るオートアイリス制御装置は、オートアイリスレンズを介して被写体を撮像した撮像素子から出力される信号を画素毎のディジタル信号に変換し、該ディジタル信号を処理して所望のディジタル映像信号を生成するとともに、前記オートアイリスレンズの絞り量を前記被写体の輝度に応じて調整するよう構成されたオートアイリス制御装置であって、前記画素毎のディジタル信号を一水平ライン走査の間累積加算する加算部と、前記累積加算の結果をアナログ信号に変換して出力するＤ／Ａ変換部と、ブランキング信号及び前記Ｄ／Ａ変換部から出力される信号が入力され、前記ブランキング信号がブランキング期間ではないことを示している場合にのみ前記Ｄ／Ａ変換部からの信号をアイリス制御信号として出力する切替部と、前記アイリス制御信号に基づいて前記オートアイリスレンズを駆動するアイリス駆動部とを備えたことを特徴とする。
【００１３】
具体的には、前記加算部は、水平同期信号の同期タイミングで前記累積加算を開始し、次の同期タイミングでこれまでの累積加算の結果をリセットするとともに、新たな累積加算を開始することが好ましい。
【００１４】
この構成によれば、Ｄ／Ａ変換部には、一水平ライン走査の間累積加算されて帯域が低下したディジタル信号が入力されるので、低速かつ安価なＤ／Ａ変換部を使用することができる。また、この構成によれば、ディジタル映像信号を生成する過程で従来から使用されている水平同期信号とブランキング信号とを流用することにより、Ｄ／Ａ変換された後の信号に基づいて容易にアイリス制御信号を生成することができるので、構成の簡素化を図ることができる。
【発明の効果】
【００１５】
本発明によれば、比較的簡素な構成で、必要十分なアイリス制御が可能なオートアイリス制御装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して、本発明に係るオートアイリス制御装置の好ましい実施形態について説明する。
【００１７】
図１は、本発明に係るオートアイリス制御装置１のブロック図である。この図に示すように、本発明に係るオートアイリス制御装置１は、ディジタル映像信号のみを出力するタイプの撮像装置に備えられる。
【００１８】
オートアイリス制御装置１は、レンズ２ａ及びアイリス２ｂからなるオートアイリスレンズ２と、オートアイリスレンズ２を透過してきた被写体からの光を検出する撮像素子３（本実施形態では、ＣＣＤ）と、撮像素子３から出力された被写体の輝度に関する信号をサンプル・ホールドして画素毎のアナログ信号として出力するサンプル・ホールド部４と、出力された画素毎のアナログ信号を画素毎のディジタル信号に変換するＡ／Ｄ変換部５と、当該ディジタル信号に基づいて所望のディジタル映像信号を生成する映像処理部６とを備えている。
【００１９】
この他、オートアイリス制御装置１は、Ａ／Ｄ変換部５からのディジタル信号を一水平ライン走査の間累積加算する加算部７と、当該累積加算の結果（ディジタル値）をＤ／Ａ変換して直流電圧（アナログ値）に変換するＤ／Ａ変換部８と、Ｄ／Ａ変換部８からの直流電圧及びＧＮＤレベルの電圧のいずれか一方をアイリス駆動部１０に出力する切替部９とを備える。切替部９とアイリス駆動部１０の間には、切替部９から出力される信号を適宜増幅するバッファ（不図示）が接続される場合もある。
【００２０】
このオートアイリス制御装置１において、アイリス駆動部１０は、切替部９から出力されてきた信号（以下、「アイリス制御信号」という）に基づいてオートアイリスレンズ２を駆動する。すなわち、ある１つの水平ラインの累積加算値（当該水平ラインの被写体の輝度に相当）が高い場合にはアイリス２ｂを絞り、累積加算値が低い場合にはアイリス２ｂを開放する。
【００２１】
加算部７には、Ａ／Ｄ変換部５からのディジタル信号と、映像処理部６からの水平同期信号とが入力される。水平同期信号は、ディジタル映像信号を生成する際に従来から映像処理部６内で使用されている信号である。加算部７は、ある同期タイミングをきっかけとしてＡ／Ｄ変換部５からのディジタル信号を累積加算し始める。そして、次の同期タイミングが来るとそれまでの累積加算結果をリセット（“０”にする）し、その後、次の水平ラインのディジタル信号を累積加算し始める。
【００２２】
また、切替部９は、映像処理部６からのブランキング信号に基づいて、アイリス駆動部１０に出力する信号を切替える。すなわち、ブランキング信号がブランキング期間ではないことを示している場合は、Ｄ／Ａ変換部８からの直流電圧をアイリス駆動部１０に出力する。一方、ブランキング信号がブランキング期間であることを示している場合は、ＧＮＤレベルの直流電圧（＝０Ｖ）をアイリス駆動部１０に出力する。なお、ブランキング信号も、ディジタル映像信号を生成する際に従来から映像処理部６内で使用されている信号である。
【００２３】
次に、図２〜図４を参照して、本発明に係るオートアイリス制御装置１の動作の具体例について説明する。図２は、オートアイリス制御装置を備えた撮像装置で撮像される被写体の一例であり、図３はこの被写体を撮像して得た画像の一例である。また、本具体例において、各水平ラインは第１〜第２０画素から構成される。
【００２４】
図３に示すように、第１及び第２水平ラインについては被写体の明るい部分が存在しないので、第１及び第２水平ラインが走査される間、Ａ／Ｄ変換部５は輝度が最も低い信号を出力し続ける（図４の波形Ａ参照）。したがって、この間、加算部７の出力信号（波形Ｄ）はほとんど上昇しない。
【００２５】
前記の通り、加算部７の出力信号は水平同期信号（波形Ｃ）によってリセットされる。具体的には、第１水平ラインと第２水平ラインの間の同期タイミングにおいて水平同期信号が立ち下がると、これに応じて加算部７の出力信号（＝第１水平ラインの累積加算結果）はリセットされる。そして、水平同期信号が立ち上がるとリセット状態が解除され、第２水平ラインにおける累積加算が開始される。
【００２６】
図３に示すように、第３〜第１１水平ラインについては被写体の中央部分が明るくなっている。したがって、その明るい部分に相当する画素については、Ａ／Ｄ変換部５の出力信号が大きくなる（図４の波形Ａ参照）。例えば、第３水平ラインについては、第１０、第１１画素の計２画素についてＡ／Ｄ変換部５の出力信号が大きくなり、第４水平ラインについては、第９〜第１２画素の計４画素についてＡ／Ｄ変換部５の出力信号が大きくなる。
【００２７】
Ａ／Ｄ変換部５の出力信号が大きくなると、リセットされる直前の加算部７の出力信号（波形Ｄ）も大きくなる。また、加算部７の出力信号は、当該水平ラインにある輝度の高い画素の数が増加するにつれて大きくなる。すなわち、輝度の高い画素が４つである第４水平ラインの出力信号（＝Ｖd4）は、輝度の高い画素が２つである第３水平ラインの出力信号（＝Ｖd2）よりも大きい。
【００２８】
加算部７の出力信号は、リセットされる直前にＤ／Ａ変換部８でＤ／Ａ変換される。そして、Ｄ／Ａ変換部８は、変換によって得た直流電圧を出力する（図４の波形Ｅ参照）。具体的には、Ｄ／Ａ変換部８は、第４水平ラインが走査される間、加算部７の出力信号Ｖd2をＤ／Ａ変換して得た直流電圧Ｖa2を出力する。また、Ｄ／Ａ変換部８は、第５水平ラインが走査される間、加算部７の出力信号Ｖd4をＤ／Ａ変換して得た直流電圧Ｖa4を出力する。加算部７の出力信号Ｖd4はＶd2よりも高いので、図４に示すように、Ｄ／Ａ変換部８から出力される直流電圧Ｖa4はＶa2よりも高くなる。つまり、Ｄ／Ａ変換部８から出力される直流電圧は、一水平ラインの走査が終了する度に、当該水平ラインの輝度に応じた電圧に更新されていく。
【００２９】
前記の通り、アイリス制御信号（図４の波形Ｇ参照）は、Ｄ／Ａ変換された後の直流電圧（波形Ｅ）と、ブランキング信号（波形Ｆ）とに基づいて生成される。例えば、ブランキング信号が“Ｌ”レベルでブランキング期間であることを示している場合は、ＧＮＤレベル（＝０Ｖ）がアイリス制御信号として出力される。一方、ブランキング信号が“Ｈ”レベルでブランキング期間ではないことを示している場合、Ｄ／Ａ変換部８からの直流電圧がアイリス制御信号として出力される。したがって、ブランキング期間を除き、第４水平ラインが走査される間は、アイリス制御信号として直流電圧Ｖa2が出力される。また、第５水平ラインが走査される間は、アイリス制御信号として直流電圧Ｖa4が出力される。
【００３０】
そして、アイリス駆動部１０は、このアイリス制御信号に基づいてオートアイリスレンズ２を駆動し、アイリス制御を行う。
【００３１】
以上のように、本発明に係るオートアイリス制御装置では、一画素毎のディジタル信号をＤ／Ａ変換するのではなく、一水平ライン毎に累積加算した後のディジタル信号をＤ／Ａ変換するようになっているので、低速で安価なＤ／Ａ変換部を使用することができる。上記具体例では、各水平ラインが第１〜第２０画素から構成されているので、Ｄ／Ａ変換部の帯域は１／２０でよい。
【００３２】
また、本発明に係るオートアイリス制御装置では、ディジタル映像信号を生成する過程で従来から使用されている水平同期信号及びブランキング信号を流用することによって、一水平ライン毎の累積加算、及びアイリス制御信号の生成を実現しているので、比較的簡素な構成でアイリス制御を行うことができる。
【図面の簡単な説明】
【００３３】
【図１】本発明に係るオートアイリス制御装置のブロック図である。
【図２】被写体の一例である。
【図３】図２の被写体を撮像して得た画像である。
【図４】本発明に係るオートアイリス制御装置の動作を示すタイミングチャートである。
【図５】従来のオートアイリス制御装置のブロック図である。
【図６】図５とは別のタイプの撮像装置に備えられる従来のオートアイリス制御装置のブロック図である。
【符号の説明】
【００３４】
１      オートアイリス制御装置
２      オートアイリスレンズ
２ａ    レンズ
２ｂ    アイリス
３      撮像素子
４      サンプル・ホールド部
５      Ａ／Ｄ変換部
６      映像処理部
７      加算部
８      Ｄ／Ａ変換部
９      切替部
１０    アイリス駆動部
【図１】
2010114485.tif 000003
【図２】
2010114485.tif 000004
【図３】
2010114485.tif 000005
【図４】
2010114485.tif 000006
【図５】
2010114485.tif 000007
【図６】
2010114485.tif 000008