(57)【要約】【課題】発振バッファに過電圧が印加されるのを防止することができる発振回路を提供する。【解決手段】発振回路１０は、ＰＴＡＴ電流源１２と、共振回路４６と並列接続された発振バッファ１４と、帰還抵抗Ｒｆと、スイッチ素子５４と、発振バッファ１４と同一構成のレプリカバッファ５２と、発振バッファ１４の入力電圧を検知し、検知した入力電圧が発振時のバイアス電位よりも所定電位以上上昇した場合、及び、検知した入力電圧が発振時のバイアス電位よりも所定電位以下に下降した場合に、ＰＴＡＴ電流源１２と発振バッファ１４との接続点のノードＶＣＣＯＳＣの電位が発振バッファ１４のＰＭＯＳトランジスタ４２の耐圧を越えないように、ＰＴＡＴ電流源１２からの電流をレプリカバッファ５２回路にバイパスさせるための制御信号をスイッチ素子５４手段に出力するレベル検知回路５０と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電流源と、
前記電流源と接続されると共に、共振手段と並列接続された発振増幅手段と、
前記発振増幅手段と並列接続された帰還抵抗と、
一端が前記発振増幅手段の前記電流源側に接続されたスイッチ手段と、
前記スイッチ手段の他端と前記発振増幅手段の接地側との間に接続されると共に、前記発振増幅手段と同一構成のレプリカ回路と、
前記発振増幅手段の入力電圧を検知し、検知した入力電圧が発振時のバイアス電位よりも所定電位以上上昇した場合、及び、検知した入力電圧が発振時のバイアス電位よりも所定電位以下に下降した場合に、前記電流源と前記発振増幅手段との接続点の電位が前記発振増幅手段の耐圧を越えないように、前記電流源からの電流を前記レプリカ回路にバイパスさせるための制御信号を前記スイッチ手段に出力するレベル検知手段と、
を備えた発振回路。
【請求項２】
前記レベル検知手段は、検知した入力電圧が発振時のバイアス電位から所定電位以上上昇した場合、及び、検知した入力電圧が発振時のバイアス電位から所定電位以下に下降した場合に、前記電流源からの電流を前記レプリカ回路にバイパスさせるための制御信号を前記レプリカ回路に出力するシュミットインバータ回路から成る
請求項１記載の発振回路。
【請求項３】
前記レベル検知手段は、
検知した入力電圧が発振時のバイアス電位よりも所定電位以上上昇した場合に、前記電流源からの電流を前記レプリカ回路にバイパスさせるための制御信号を前記レプリカ回路に出力する第１のインバータ回路と、
検知した入力電圧が発振時のバイアス電位よりも所定電位以下に下降した場合に、前記電流源からの電流を前記レプリカ回路にバイパスさせるための制御信号を前記レプリカ回路に出力する第２のインバータ回路と、
を含む請求項１記載の発振回路。
【請求項４】
前記電流源は、Ｉ／Ｏトランジスタを含んで構成されると共に、前記発振増幅手段は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成された
請求項１〜請求項３の何れか１項に記載の発振回路。
【請求項５】
前記電流源は、Ｉ／Ｏトランジスタを含んで構成され、
前記発振増幅手段及び前記レプリカ回路は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、
前記シュミットインバータ回路は、前記発振増幅手段のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタとゲート幅及びゲート長が同一のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、
各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが各々同一ウェル上に形成された
請求項２記載の発振回路。
【請求項６】
前記電流源は、Ｉ／Ｏトランジスタを含んで構成され、
前記発振増幅手段及び前記レプリカ回路は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、
前記第１のインバータ回路及び前記第２のインバータ回路は、前記発振増幅手段のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタとゲート幅及びゲート長が同一のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、
各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが各々同一ウェル上に形成された
請求項３記載の発振回路。
【請求項７】
前記発振増幅手段、前記レプリカ回路、及び前記レベル検知手段を構成する各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタのゲート、ドレイン、及びソースが、電流が流れる方向が同一方向となるように配置されると共に、各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが単位トランジスタ化されている
請求項５又は請求項６記載の発振回路。
【請求項８】
前記レベル検知手段が、複数のＮチャネルＭＯＳトランジスタと複数のＰチャネルＭＯＳトランジスタとを接続したＣＭＯＳインバータが複数並列接続された
請求項５〜請求項７の何れか１項に記載の発振回路。
【請求項９】
前記発振増幅手段の出力側である前記ＮチャネルＭＯＳトランジスタ及び前記ＰチャネルＭＯＳトランジスタのドレインが、各々サリサイドブロック構造である
請求項４〜請求項８の何れか１項に記載の発振回路。
【請求項１０】
複数のＭＯＳトランジスタを含む電流源と、
前記複数のＭＯＳトランジスタのうち少なくとも一つの第１のＭＯＳトランジスタと接続されると共に、共振手段と並列接続された発振増幅手段と、
前記発振増幅手段と並列接続された帰還抵抗と、
一端が前記複数のＭＯＳトランジスタのうち前記第１のＭＯＳトランジスタと異なる少なくとも一つの第２のＭＯＳトランジスタと接続されると共に、他端が前記第１のＭＯＳトランジスタと前記発振増幅手段の前記第１のＭＯＳトランジスタとの接続点に接続されたスイッチ手段と、
前記発振増幅手段の入力電圧を検知し、検知した入力電圧が発振時のバイアス電位よりも所定電位以上上昇した場合、及び、検知した入力電圧が発振時のバイアス電位よりも所定電位以下に下降した場合に、前記電流源と前記発振増幅手段との接続点の電位が前記発振増幅手段の耐圧を越えないように、前記第２のＭＯＳトランジスタからの電流が前記発振増幅手段へ流れるのをカットするための制御信号を前記スイッチ手段に出力するレベル検知手段と、
を備えた発振回路。
【請求項１１】
前記レベル検知手段は、検知した入力電圧が発振時のバイアス電位から所定電位以上上昇した場合、及び、検知した入力電圧が発振時のバイアス電位から所定電位以下に下降した場合に、前記第２のＭＯＳトランジスタからの電流が前記発振増幅手段へ流れるのをカットするための制御信号を前記スイッチ手段に出力するシュミットインバータ回路から成る
請求項１０記載の発振回路。
【請求項１２】
前記レベル検知手段は、
検知した入力電圧が発振時のバイアス電位よりも所定電位以上上昇した場合に、前記第２のＭＯＳトランジスタからの電流が前記発振増幅手段へ流れるのをカットするための制御信号を前記スイッチ手段に出力する第１のインバータ回路と、
検知した入力電圧が発振時のバイアス電位よりも所定電位以下に下降した場合に、前記第２のＭＯＳトランジスタからの電流が前記発振増幅手段へ流れるのをカットするための制御信号を前記スイッチ手段に出力する第２のインバータ回路と、
を含む
請求項１０記載の発振回路。
【請求項１３】
前記電流源は、Ｉ／Ｏトランジスタを含んで構成されると共に、前記発振増幅手段は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成された
請求項１０〜請求項１２の何れか１項に記載の発振回路。
【請求項１４】
前記電流源は、Ｉ／Ｏトランジスタを含んで構成され、
前記発振増幅手段は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、
前記シュミットインバータ回路は、前記発振増幅手段のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタとゲート幅及びゲート長が同一のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、
各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが各々同一ウェル上に形成された
請求項１１記載の発振回路。
【請求項１５】
前記電流源は、Ｉ／Ｏトランジスタを含んで構成され、
前記発振増幅手段は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、
前記第１のインバータ回路及び前記第２のインバータ回路は、前記発振増幅手段のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタとゲート幅及びゲート長が同一のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、
各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが各々同一ウェル上に形成された
請求項１２記載の発振回路。
【請求項１６】
前記発振増幅手段及び前記レベル検知手段を構成する各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタのゲート、ドレイン、及びソースが、電流が流れる方向が同一方向となるように配置されると共に、各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが単位トランジスタ化されている
請求項１４又は請求項１５記載の発振回路。
【請求項１７】
前記レベル検知手段が、複数のＮチャネルＭＯＳトランジスタと複数のＰチャネルＭＯＳトランジスタとを接続したＣＭＯＳインバータが複数並列接続された
請求項１４〜請求項１６の何れか１項に記載の発振回路。
【請求項１８】
前記発振増幅手段の出力側である前記ＮチャネルＭＯＳトランジスタ及び前記ＰチャネルＭＯＳトランジスタのドレインが、各々サリサイドブロック構造である
請求項１３〜請求項１７の何れか１項に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に係り、特に、半導体集積回路上に形成され、水晶振動子、セラミック振動子、ＬＣ回路等を含む共振回路に接続される発振回路に関するものである。
【背景技術】
【０００２】
従来から、半導体集積回路上に形成され、水晶振動子を接続して発振動作する発振回路が用いられている（例えば特許文献１参照）。このような発振回路において、電池利用時などの電源電圧の低電圧化、広範囲化、及び低消費電流化の要求に伴い、バンドギャップ電流などの参照電流を利用したＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）電流源とインバータ形式の発振バッファとを用いた発振回路がある。
【０００３】
このような従来における発振回路として、低電源電圧の下で所望の大きさの発振ゲインを得るために、コアトランジスタで発振反転増幅器を設計する場合がある。
【０００４】
コアトランジスタ（例えば電源電圧１．８Ｖ）は、入出力回路（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  ｃｉｒｃｕｉｔ）を構成するＩ／Ｏトランジスタ（例えば電源電圧３．３Ｖ）よりもゲート酸化膜の厚さが薄くなっており、Ｉ／Ｏトランジスタよりも耐圧が低いのが通常である。コアトランジスタとＩ／Ｏトランジスタとを比較した場合、ゲート酸化膜の大小関係により、Ｉ／Ｏトランジスタよりもコアトランジスタの方が小さい電圧で所望の電流を流すことができるため、所望の大きさの発振ゲインの確保を低電源電圧によって実現することができる。すなわちコアトランジスタの方がＩ／Ｏトランジスタよりも低消費電力化に適している。
【０００５】
このような発振回路の一例を図１５に示した。同図に示すように、発振回路１００は、ＰＴＡＴ電流源１２、発振バッファ１４、ＮＭＯＳトランジスタ１６、帰還抵抗１８、スイッチ素子２０Ａ、２０Ｂ、及び出力バッファ２２を含んで構成されている。
【０００６】
ＰＴＡＴ電流源１２は、ＰＭＯＳトランジスタ２４並びにダイオード及びバイポーラ素子で構成されたバンドギャップ電流源２６を含んで構成されたバイアス電流発生回路２８、ＰＭＯＳトランジスタ３０、３２、ＮＭＯＳトランジスタ３４、３６を含んで構成されたカレントミラー回路３８、ＰＭＯＳトランジスタ４０を含んで構成されている。
【０００７】
発振バッファ１４は、ＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４によりＣＭＯＳインバータを構成している。ＰＭＯＳトランジスタ４２のソースは、ＰＭＯＳトランジスタ４０のドレインに接続されており、ＮＭＯＳトランジスタ４４のソースはＮＭＯＳトランジスタ１６のドレインに接続されている。ＮＭＯＳトランジスタ１６のソースは接地されている。ＮＭＯＳトランジスタ１６のゲートはイネーブル端子ＥＢに接続されている。
【０００８】
帰還抵抗Ｒｆは、発振バッファ１４と並列接続されている。帰還抵抗Ｒｆの一端と発振バッファ１４の入力側との間にはスイッチ素子２０Ａが接続されており、帰還抵抗Ｒｆの他端と発振バッファ１４の出力側との間にはスイッチ素子２０Ｂが接続されている。
【０００９】
スイッチ素子２０Ａ、２０Ｂは、例えばＮＭＯＳトランジスタで構成され、そのゲートは帰還抵抗イネーブル端子ＥＢＦＢＲと接続されている。なお、スイッチ素子２０Ａ、２０Ｂは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成されたトランスファゲートを用いても良い。
【００１０】
発振バッファ１４の入力側、すなわちＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４のゲートは入力端子ＸＩに接続され、発振バッファ１４の出力側、すなわちＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４のドレインは出力端子ＸＯ及び出力バッファ２２の入力端に接続されている。
【００１１】
入力端子ＸＩ及び出力端子ＸＯには、共振回路４６が接続される。共振回路４６は、水晶振動子Ｘｔａｌ、外付コンデンサＣｇ、Ｃｄ、ダンピング抵抗Ｒｄを含んで構成されている。なお、ダンピング抵抗Ｒｄは、発振回路の励振レベル（外付コンデンサＣｄが充電される際に流れる電流Ｉｄによる電力）が、水晶振動子Ｘｔａｌ指定の電力よりも大きくなった場合に水晶振動子Ｘｔａｌが破壊される可能性を低減することを目的として抵抗値を調整するために設けられている。
【００１２】
以下、発振回路１００の通常時の発振動作について説明する。
【００１３】
発振起動時には、帰還抵抗イネーブル端子ＥＢＦＢＲに入力する制御信号を図１６（Ａ）、（Ｂ）に示すようにローレベル（以下、Ｌレベル）からハイレベル（以下、Ｈレベル）に変化させると共に、イネーブル端子ＥＢに入力する制御信号をＬレベルからＨレベルに変化させ、ＰＴＡＴ電流源１２を起動させる。
【００１４】
これにより、ＮＭＯＳトランジスタ１６がオンすると共に、スイッチ素子２０Ａ、２０Ｂがオンする。そして、ＰＴＡＴ電流源１２は、図１６（Ｃ）に示すように、バイアス電流発生回路２８で発生されたバイアス電流Ｉｂｇとカレントミラー回路３８とにより設定された電流Ｉａｌｌを流す。
【００１５】
その後、各ノード（端子）における電位レベルは以下のように変化する。まず、出力端子ＸＯの電位が初期状態で０［Ｖ］レベルになっている場合は、外付コンデンサＣｄに向かってＰＴＡＴ電流源１２からの電流Ｉａｌｌが流れて外付コンデンサＣｄが充電され、図１６（Ｅ）に示すように出力端子ＸＯの電位が上昇する。
【００１６】
出力端子ＸＯの電位が上昇すると、ＰＴＡＴ電流源１２からの電流は帰還抵抗Ｒｆ（例えば抵抗値が約１ＭΩ）を介して入力端子ＸＩ側に流れ、その結果、外付コンデンサＣｇが充電され、図１６（Ｅ）に示すように入力端子ＸＩの電位が上昇する。
【００１７】
入力端子ＸＩの電位が初期状態（約０［Ｖ］）から上昇し、その後、入力端子ＸＩにおける電位が、発振バッファ１４を構成するＮＭＯＳトランジスタ４４の閾値電圧Ｖｔｈ付近まで上昇すると、発振バッファ１４がＯＮし、図１６（Ｅ）に示すように、入力端子ＸＩ及び出力端子ＸＯの電位が共にバイアスレベルＢＩＡＳとなる。そして、この状態から水晶振動子Ｘｔａｌに基づく発振周波数の信号が増幅されることにより、図１６（Ｅ）に示すように発振が開始される。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平６−１２０７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
従来の発振回路１００においては、発振停止状態から発振動作状態へ移行を開始する際、発振を開始するためのゲインを確保するために、発振バッファ１４の出力及び入力が帰還抵抗Ｒｆを介して発振バッファ１４の動作バイアス点（≒電源電圧ＶＤＤの１／２の電位、若しくはＰＴＡＴ電流源１２の出力ノードＶＣＣＯＳＣの電圧の１／２の電位)レベルの場合に最も電流が流れるようにＰＴＡＴ電流源１２を設計する。
【００２０】
微小信号を増幅するため、この期間はゲインを上げるために電流を上げておく必要があるが、一旦発振を開始すると、水晶振動子Ｘｔａｌが共振回路（＝タンク回路）として動作するため、発振開始時ほどの電流は不要である。
【００２１】
また、ＶＤＤ＞コアトランジスタの耐圧電圧とし、かつ発振起動時の高ゲインを得るために発振バッファ１４をコアトランジスタとした場合、発振安定時に入力振幅が増加した場合にＰＭＯＳトランジスタ４２がオフするが、ＰＴＡＴ電流源１２は定電流をＰＭＯＳトランジスタ４２へ流そうとするためにＰＭＯＳトランジスタ４２とＰＴＡＴ電流源１２のＰＭＯＳトランジスタ４０との間のノードＶＣＣＯＳＣの電圧が上昇する。図１７（Ａ）に示すように、入力端子ＸＩの入力波形がＨの期間は、ＰＭＯＳトランジスタ４２がオフになるため、ノードＶＣＣＯＳＣの電位が上昇する。また、同図（Ｂ）に示すように、入力端子ＸＩの入力がＬの期間では、ＰＭＯＳトランジスタ４２がオンになるものの、出力端子ＸＯの電位が上昇した後、ＰＴＡＴ電流源１２からの供給電流が大きくなることにより、ノードＶＣＣＯＳＣの電位が上昇する。
【００２２】
このため、図１６（Ｄ）に示すように、発振時にノードＶＣＣＯＳＣの電圧がコアトランジスタであるＰＭＯＳトランジスタ４２の耐圧レベルＶａを越えてしまう、といった問題があった。
【００２３】
本発明は、上述した課題を解決するために提案されたものであり、発振バッファに過電圧が印加されるのを防止することができる発振回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、請求項１記載の発明は、電流源と、前記電流源と接続されると共に、共振手段と並列接続された発振増幅手段と、前記発振増幅手段と並列接続された帰還抵抗と、一端が前記発振増幅手段の前記電流源側に接続されたスイッチ手段と、前記スイッチ手段の他端と前記発振増幅手段の接地側との間に接続されると共に、前記発振増幅手段と同一構成のレプリカ回路と、前記発振増幅手段の入力電圧を検知し、検知した入力電圧が発振時のバイアス電位よりも所定電位以上上昇した場合、及び、検知した入力電圧が発振時のバイアス電位よりも所定電位以下に下降した場合に、前記電流源と前記発振増幅手段との接続点の電位が前記発振増幅手段の耐圧を越えないように、前記電流源からの電流を前記レプリカ回路にバイパスさせるための制御信号を前記スイッチ手段に出力するレベル検知手段と、を備えたことを特徴とする。
【００２５】
請求項２記載の発明は、前記レベル検知手段は、検知した入力電圧が発振時のバイアス電位から所定電位以上上昇した場合、及び、検知した入力電圧が発振時のバイアス電位から所定電位以下に下降した場合に、前記電流源からの電流を前記レプリカ回路にバイパスさせるための制御信号を前記レプリカ回路に出力するシュミットインバータ回路から成ることを特徴とする。
【００２６】
請求項３記載の発明は、前記レベル検知手段は、検知した入力電圧が発振時のバイアス電位よりも所定電位以上上昇した場合に、前記電流源からの電流を前記レプリカ回路にバイパスさせるための制御信号を前記レプリカ回路に出力する第１のインバータ回路と、検知した入力電圧が発振時のバイアス電位よりも所定電位以下に下降した場合に、前記電流源からの電流を前記レプリカ回路にバイパスさせるための制御信号を前記レプリカ回路に出力する第２のインバータ回路と、を含むことを特徴とする。
【００２７】
請求項４記載の発明は、前記電流源は、Ｉ／Ｏトランジスタを含んで構成されると共に、前記発振増幅手段は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成されたことを特徴とする。
【００２８】
請求項５記載の発明は、前記電流源は、Ｉ／Ｏトランジスタを含んで構成され、前記発振増幅手段及び前記レプリカ回路は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、前記シュミットインバータ回路は、前記発振増幅手段のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタとゲート幅及びゲート長が同一のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが各々同一ウェル上に形成されたことを特徴とする。
【００２９】
請求項６記載の発明は、前記電流源は、Ｉ／Ｏトランジスタを含んで構成され、前記発振増幅手段及び前記レプリカ回路は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、前記第１のインバータ回路及び前記第２のインバータ回路は、前記発振増幅手段のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタとゲート幅及びゲート長が同一のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが各々同一ウェル上に形成されたことを特徴とする。
【００３０】
請求項７記載の発明は、前記発振増幅手段、前記レプリカ回路、及び前記レベル検知手段を構成する各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタのゲート、ドレイン、及びソースが、電流が流れる方向が同一方向となるように配置されると共に、各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが単位トランジスタ化されていることを特徴とする。
【００３１】
請求項８記載の発明は、前記レベル検知手段が、複数のＮチャネルＭＯＳトランジスタと複数のＰチャネルＭＯＳトランジスタとを接続したＣＭＯＳインバータが複数並列接続されたことを特徴とする。
【００３２】
請求項９記載の発明は、前記発振増幅手段の出力側である前記ＮチャネルＭＯＳトランジスタ及び前記ＰチャネルＭＯＳトランジスタのドレインが、各々サリサイドブロック構造であることを特徴とする。
【００３３】
請求項１０記載の発明は、複数のＭＯＳトランジスタを含む電流源と、前記複数のＭＯＳトランジスタのうち少なくとも一つの第１のＭＯＳトランジスタと接続されると共に、共振手段と並列接続された発振増幅手段と、前記発振増幅手段と並列接続された帰還抵抗と、一端が前記複数のＭＯＳトランジスタのうち前記第１のＭＯＳトランジスタと異なる少なくとも一つの第２のＭＯＳトランジスタと接続されると共に、他端が前記第１のＭＯＳトランジスタと前記発振増幅手段の前記第１のＭＯＳトランジスタとの接続点に接続されたスイッチ手段と、前記発振増幅手段の入力電圧を検知し、検知した入力電圧が発振時のバイアス電位よりも所定電位以上上昇した場合、及び、検知した入力電圧が発振時のバイアス電位よりも所定電位以下に下降した場合に、前記電流源と前記発振増幅手段との接続点の電位が前記発振増幅手段の耐圧を越えないように、前記第２のＭＯＳトランジスタからの電流が前記発振増幅手段へ流れるのをカットするための制御信号を前記スイッチ手段に出力するレベル検知手段と、を備えたことを特徴とする。
【００３４】
請求項１１記載の発明は、前記レベル検知手段は、検知した入力電圧が発振時のバイアス電位から所定電位以上上昇した場合、及び、検知した入力電圧が発振時のバイアス電位から所定電位以下に下降した場合に、前記第２のＭＯＳトランジスタからの電流が前記発振増幅手段へ流れるのをカットするための制御信号を前記スイッチ手段に出力するシュミットインバータ回路から成ることを特徴とする。
【００３５】
請求項１２記載の発明は、前記レベル検知手段は、検知した入力電圧が発振時のバイアス電位よりも所定電位以上上昇した場合に、前記第２のＭＯＳトランジスタからの電流が前記発振増幅手段へ流れるのをカットするための制御信号を前記スイッチ手段に出力する第１のインバータ回路と、検知した入力電圧が発振時のバイアス電位よりも所定電位以下に下降した場合に、前記第２のＭＯＳトランジスタからの電流が前記発振増幅手段へ流れるのをカットするための制御信号を前記スイッチ手段に出力する第２のインバータ回路と、を含むことを特徴とする。
【００３６】
請求項１３記載の発明は、前記電流源は、Ｉ／Ｏトランジスタを含んで構成されると共に、前記発振増幅手段は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成されたことを特徴とする。
【００３７】
請求項１４記載の発明は、前記電流源は、Ｉ／Ｏトランジスタを含んで構成され、前記発振増幅手段は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、前記シュミットインバータ回路は、前記発振増幅手段のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタとゲート幅及びゲート長が同一のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが各々同一ウェル上に形成されたことを特徴とする。
【００３８】
請求項１５記載の発明は、前記電流源は、Ｉ／Ｏトランジスタを含んで構成され、前記発振増幅手段は、前記Ｉ／Ｏトランジスタよりも耐圧が低いコアトランジスタであるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、前記第１のインバータ回路及び前記第２のインバータ回路は、前記発振増幅手段のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタとゲート幅及びゲート長が同一のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタから成るＣＭＯＳインバータを含んで構成され、各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが各々同一ウェル上に形成されたことを特徴とする。
【００３９】
請求項１６記載の発明は、前記発振増幅手段及び前記レベル検知手段を構成する各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタのゲート、ドレイン、及びソースが、電流が流れる方向が同一方向となるように配置されると共に、各ＮチャネルＭＯＳトランジスタ及び各ＰチャネルＭＯＳトランジスタが単位トランジスタ化されていることを特徴とする。
【００４０】
請求項１７記載の発明は、前記レベル検知手段が、複数のＮチャネルＭＯＳトランジスタと複数のＰチャネルＭＯＳトランジスタとを接続したＣＭＯＳインバータが複数並列接続されたことを特徴とする。
【００４１】
請求項１８記載の発明は、前記発振増幅手段の出力側である前記ＮチャネルＭＯＳトランジスタ及び前記ＰチャネルＭＯＳトランジスタのドレインが、各々サリサイドブロック構造であることを特徴とする。
【発明の効果】
【００４２】
本発明によれば、振バッファに過電圧が印加されるのを防止することができる、という効果を奏する。
【図面の簡単な説明】
【００４３】
【図１】第１実施形態に係る発振回路の回路図である。
【図２】第１実施形態に係る発振回路の具体例を示す回路図である。
【図３】第１実施形態に係る発振回路の各部の電位を示す図である。
【図４】第１実施形態に係る発振回路の電流の流れについて説明するための図である。
【図５】従来例に係る発振回路の発振動作のシミュレーション結果を示す図である。
【図６】第１実施形態に係る発振回路の発振動作のシミュレーション結果を示す図である。
【図７】第２実施形態に係る発振回路の回路図である。
【図８】第２実施形態に係る発振回路の各部の電位を示す図である。
【図９】第２実施形態に係る発振回路のレイアウトについて説明するための図である。
【図１０】従来例に係る発振回路の発振余裕度のシミュレーション結果を示す図である。
【図１１】第２実施形態に係る発振回路の発振余裕度のシミュレーション結果を示す図である。
【図１２】第３実施形態に係る発振回路の具体例を示す回路図である。
【図１３】第４実施形態に係る発振回路の回路図である。
【図１４】第４実施形態に係る発振回路の各部の電位を示す図である。
【図１５】従来例に係る発振回路の回路図である。
【図１６】従来例に係る発振回路の各部の電位を示す図である。
【図１７】従来例に係る発振回路の電流の流れについて説明するための図である。
【発明を実施するための形態】
【００４４】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００４５】
（第１実施形態）
図１は、本発明の第１実施形態に係る発振回路１０の回路構成を示した。なお、図１５に示す発振回路１００と同一部分には同一符号を付し、その詳細な説明は省略する。以下では、図１５に示す発振回路１００と異なる部分を中心に説明する。
【００４６】
図１の発振回路１０が図１５の発振回路１００と異なるのは、レベル検知回路５０、レプリカバッファ５２、及びスイッチ素子５４を備えた点である。
【００４７】
レベル検知回路５０は、入力端が発振バッファ１４の入力側、すなわち入力端子ＸＩに接続され、出力端がスイッチ素子５４に接続されている。また、レベル検知回路５０の一方の電源端はノードＶＣＣＯＳＣに接続され、他方の電源端はＮＭＯＳトランジスタ４４とＮＭＯＳトランジスタ１６との接続点に接続されている。
【００４８】
レプリカバッファ５２は、発振バッファ１４と同一構成の回路を構成している。すなわち、レプリカバッファ５２は、発振バッファ１４のＰＭＯＳトランジスタ４２と同一（ゲート長及びゲート幅が同一）のＰＭＯＳトランジスタ５６と、発振バッファ１４のＮＭＯＳトランジスタ４４と同一（ゲート長及びゲート幅が同一）のＮＭＯＳトランジスタ５８と、により構成されたＣＭＯＳインバータである。ＰＭＯＳトランジスタ５６のソースはスイッチ素子５４に接続され、ＮＭＯＳトランジスタ５８のソースはＮＭＯＳトランジスタ４４とＮＭＯＳトランジスタ１６との接続点に接続されている。
【００４９】
レベル検知回路５０は、水晶振動子Ｘｔａｌに入力端子ＸＩを介して接続されている発振バッファ１４のＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４のゲートに入力される電圧の振幅レベルが発振バイアスレベルＶｂよりもΔＶ（＝数１０ｍＶ）以上に上昇したときに、スイッチ素子５４をオンしてＰＴＡＴ電流源１２からの電流をレプリカバッファ５２にバイパスさせる。また、レベル検知回路５０は、振幅レベルが発振バイアスレベルＶｂよりもΔＶ（＝数１０ｍＶ）以下に下がったときに、スイッチ素子５４をオンしてＰＴＡＴ電流源１２からの電流をレプリカバッファ５２にバイパスさせる。
【００５０】
なお、レベル検知回路５０は、例えば図２に示すように、シュミット回路（シュミットインバータ）５０Ａで構成することができる。
【００５１】
スイッチ素子５４は、図１に示すようにノードＶＣＣＯＳＣとレプリカバッファ５２のＰＭＯＳトランジスタ５６との間に設けた場合には、同じＰＭＯＳトランジスタを同一ウェル上に形成することが好ましいことを考慮して、ＰＭＯＳトランジスタにより構成することが好ましい。この場合、レベル検知回路５０は、スイッチ素子５４をオンする信号としてＬレベルを出力する。
【００５２】
また、スイッチ素子５４をレプリカバッファ５２のＮＭＯＳトランジスタ５８と、ＮＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４２との接続点と、の間に設ける場合には、同じＮＭＯＳトランジスタを同一ウェル上に形成することが好ましいことを考慮して、ＮＭＯＳトランジスタにより構成することが好ましい。この場合、レベル検知回路５０は、スイッチ素子５４をオンする信号としてＨレベルを出力する。
【００５３】
以下、発振回路１０の発振動作について説明する。
【００５４】
発振起動時には、帰還抵抗イネーブル端子ＥＢＦＢＲに入力する制御信号をＬレベルからＨレベルに変化させると共に、イネーブル端子ＥＢに入力する制御信号をＬレベルからＨレベルに変化させ、ＰＴＡＴ電流源１２を起動させる。
【００５５】
これにより、ＮＭＯＳトランジスタ１６がオンすると共に、スイッチ素子２０Ａ、２０Ｂがオンする。そして、ＰＴＡＴ電流源１２は、図３（Ａ）に示すように、バイアス電流発生回路２８で発生されたバイアス電流Ｉｂｇとカレントミラー回路３８とにより設定された電流Ｉａｌｌを流す。
【００５６】
その後、各ノード（端子）における電位レベルは以下のように変化する。まず、出力端子ＸＯの電位が初期状態で０［Ｖ］レベルになっている場合は、外付コンデンサＣｄに向かってＰＴＡＴ電流源１２からの電流Ｉａｌｌが流れて外付コンデンサＣｄが充電され、図３（Ｃ）に示すように出力端子ＸＯの電位ＶＯが上昇する。
【００５７】
出力端子ＸＯの電位ＶＯが上昇すると、ＰＴＡＴ電流源１２からの電流は帰還抵抗Ｒｆを介して入力端子ＸＩ側に流れ、その結果、外付コンデンサＣｇが充電され、図３（Ｃ）に示すように入力端子ＸＩの電位ＶＩが上昇する。
【００５８】
入力端子ＸＩの電位が初期状態（約０［Ｖ］）から上昇し、その後、入力端子ＸＩにおける電位が、発振バッファ１４を構成するＮＭＯＳトランジスタ４４の閾値電圧Ｖｔｈ付近まで上昇すると、発振バッファ１４のＮＭＯＳトランジスタ４４がＯＮし、その結果、出力端子ＸＯから、ＮＭＯＳトランジスタ４４、１６を介して、接地電位ＧＮＤに向かってバイアス電流が流れ込む。この時、ＰＴＡＴ電流源１２から発振バッファ１４のＮＭＯＳトランジスタ４４へ流れ込む電流Ｉａｌｌと、出力端子ＸＯから発振バッファのＮＭＯＳトランジスタ４４へ流れ込むバイアス電流とによって、図３（Ｂ）に示すように、発振バッファ１４のＰＭＯＳトランジスタ４２のソースであるノードＶＣＣＯＳＣにおける電位が固定される。
【００５９】
そして、図３（Ｃ）に示すように、入力端子ＸＩ及び出力端子ＸＯ共に、発振バッファ１４の発振バイアスレベルＶｂ（同電位）になる。ここで、水晶振動子Ｘｔａｌによる発振起動待ち状態となる。
【００６０】
そして、この状態から水晶振動子Ｘｔａｌに基づく発振周波数の信号が増幅されることにより、図３（Ｃ）に示すように発振が開始される。
【００６１】
一方、レベル検知回路５０は、発振バッファ１４のＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４のゲートに入力される電圧の振幅レベルを検知し、検知した発振バッファ１４の入力側の振幅レベルが発振バイアスレベルＶｂ±ΔＶ（＝Ｖｂ±数１０ｍＶ）の範囲内にある場合には、Ｈレベルをスイッチ素子５４に出力しスイッチ素子５４をオフする。
【００６２】
従って、ＰＴＡＴ電流源１２から電流供給が開始された後、発振開始されるまでの発振起動期間では、レベル検知回路５０は、図３（Ｄ）に示すように、Ｈレベルをスイッチ素子５４に出力するのでスイッチ素子５４がオフされ、図３（Ｅ）に示すように、ＰＴＡＴ電流源１２からの電流はレプリカバッファ５２を流れない。
【００６３】
また、レベル検知回路５０は、検知した発振バッファ１４の入力側の振幅レベルが発振バイアスレベルＶｂ±ΔＶの範囲外となった場合には、図３（Ｄ）に示すように、Ｌレベルをスイッチ素子５４に出力してスイッチ素子５４をオンする。
【００６４】
従って、発振開始後、レベル検知回路５０は、図３（Ｄ）に示すように、交互にＬレベルとＨレベルをスイッチ素子５４に出力し、スイッチ素子５４を断続的にオンオフさせる。これにより、発振開始後は、図３（Ｅ）に示すように、ＰＴＡＴ電流源１２からの電流が断続的にレプリカバッファ５２にバイパスされる。
【００６５】
このように、発振開始後、発振バッファ１４の入力側の振幅レベルが発振バイアスレベルＶｂ±ΔＶの範囲外となった場合でも、図４に示すように、ＰＴＡＴ電流源１２からの電流Ｉａｌｌがレプリカバッファ５２にバイパスされるので、図３（Ｂ）に示すように、ノードＶＣＣＯＳＣの電位がコアトランジスタであるＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４の耐圧レベルＶａを越えるのを防ぐことができ、これらのＭＯＳトランジスタが破壊されて発振が停止したりするのを防ぐことができる。
【００６６】
図５には、従来の発振回路１００における発振動作についてシミュレーションした結果を、図６には、本実施形態に係る発振回路１０の発振動作についてシミュレーションした結果を示した。なお、図５（Ｂ）は、同図（Ａ）の一部拡大図であり、図６（Ｂ）は、同図（Ａ）の一部拡大図である。
【００６７】
図５（Ｂ）に示すように、従来の発振回路１００では、ノードＶＣＣＯＳＣの電位がコアトランジスタの耐圧レベルを越えてしまっているが、図６（Ｂ）に示すように、本実施形態に係る発振回路１０では、ノードＶＣＣＯＳＣの電位がコアトランジスタの耐圧レベルを越えていないのが判る。
【００６８】
（第２実施形態）
次に、本発明の第２実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付してその詳細な説明は省略し、第１実施形態と異なる部分を中心に説明する。
【００６９】
図７には、本実施形態に係る発振回路１０Ａを示した。発振回路１０Ａは、レベル検知回路５０を第１のインバータ回路６０及び第２のインバータ回路６２で構成し、各々のインバータ回路に対してスイッチ素子６４、６６を設けた構成である。スイッチ素子６４、６６は、ノードＶＣＣＯＳＣとレプリカバッファ５２との間に並列接続され、スイッチ素子６４は第１のインバータ回路６０によってオンオフされ、スイッチ素子６６は第２のインバータ回路６２によってオンオフされる。
【００７０】
第１のインバータ回路６０は、発振バッファ１４の入力側の振幅レベルが発振バイアスレベルＶｂよりもΔＶ以上に上昇したときに、スイッチ素子６４をオンする。これにより、発振時において、第１のインバータ回路６０は、図８（Ｄ）に示すように、断続的にＬレベルを出力してスイッチ素子６４を断続的にオンする。これにより、ＰＴＡＴ電流源１２からの電流がスイッチ素子６４を介してレプリカバッファ５２に断続的にバイパスされる。
【００７１】
また、第２のインバータ回路６２は、発振バッファ１４の入力側の振幅レベルが発振バイアスレベルＶｂよりもΔＶ以下に下がったときに、スイッチ素子６６をオンする。これにより、発振時において、第２のインバータ回路６２は、図８（Ｅ）に示すように、断続的にＬレベルを出力してスイッチ素子６６を断続的にオンする。これにより、ＰＴＡＴ電流源１２からの電流がスイッチ素子６６を介してレプリカバッファ５２に断続的にバイパスされる。
【００７２】
このように、発振開始後、発振バッファ１４の入力側の振幅レベルが発振バイアスレベルＶｂ±ΔＶの範囲外となった場合でも、ＰＴＡＴ電流源１２からの電流がレプリカバッファ５２にバイパスされるので、図８（Ｂ）に示すように、ノードＶＣＣＯＳＣの電位がコアトランジスタであるＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４の耐圧レベルＶａを越えるのを防ぐことができ、これらのＭＯＳトランジスタが破壊されて発振が停止したりするのを防ぐことができる。
【００７３】
なお、第１のインバータ回路６０、第２のインバータ回路６２も、発振バッファ１４のＰＭＯＳトランジスタ４２と同一のＰＭＯＳトランジスタ、発振バッファ１４のＮＭＯＳトランジスタ４４と同一のＮＭＯＳトランジスタで構成することが好ましい。
【００７４】
このように、発振バッファ１４、レベル検知回路５０、レプリカバッファ５２を同一のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを用いて構成する場合、図９に示すように、各ＰＭＯＳトランジスタは半導体基板上における同一のウェル７０上に形成し、各ＮＭＯＳトランジスタも半導体基板上における同一のウェル７２上に形成することが好ましい。なお、図９では、発振バッファ１４、レベル検知回路５０、レプリカバッファ５２の各々が、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの組を複数備えた構成の場合について示している。
【００７５】
また、各ＰＭＯＳトランジスタ及び各ＮＭＯＳトランジスタは、高速化のために、所謂サリサイドプロセスによってサリサイド構造（ゲート、ドレイン、ソース等に金属膜等を貼ること等により高速化した構造）とすることが好ましいが、サリサイド構造は、外部からのノイズ等の影響を受けやすい。そこで、出力端子ＸＯと接続される発振バッファ１４のＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４のドレイン（図９において点線の丸で示した部分）については、サリサイド構造を非適用としたサリサイドブロック構造とすることが好ましい。なお、レベル検知回路５０やレプリカバッファ５２は、外部端子と接続されないため、面積縮小化のために全てサリサイド構造としてもよい。
【００７６】
また、各ＰＭＯＳトランジスタ、各ＮＭＯＳトランジスタは、半導体プロセスによる特性のばらつきを抑えるため、電流が流れる方向が一定となるように、かつ、単位トランジスタ化することが好ましい。なお、電流が流れる方向を一定にするとは、各ＭＯＳトランジスタのドレイン、ゲート、ソースの配置を全て同じ配置にすることであり、単位トランジスタ化するとは、各ＭＯＳトランジスタのドレイン、ゲート、及びソースの何れも、他のＭＯＳトランジスタと共用せずに、各ＭＯＳトランジスタを独立して形成することである。
【００７７】
図１０には、各ＭＯＳトランジスタについて上記の対策（各ＭＯＳトランジスタを同一ウェル上に形成する、各ＭＯＳトランジスタをサリサイド構造にする、一部をサリサイドブロック構造にする、各ＭＯＳトランジスタの電流が流れる方向を一定にする、単位トランジスタ化する）を施さない発振回路の発振余裕度をシミュレーションした結果を、図１１には、上記の対策を施した発振回路の発振余裕度をシミュレーションした結果を示した。
【００７８】
なお、発振余裕度は高い程発振が安定し、発振余裕度が１以下となると発振停止する。図１０に示すように、各ＭＯＳトランジスタについて上記の対策を施さない場合、発振余裕度にばらつきがあるのに対し、図１１に示すように、各ＭＯＳトランジスタについて上記の対策を施した場合、発振余裕度のばらつきが非常に少ないのが判る。
【００７９】
このように、発振回路に上記の対策を施すことにより、半導体プロセスによる特性のばらつきを抑え、歩留まりの低下及び市場における不良の発生を抑えることができる。
【００８０】
（第３実施形態）
次に、本発明の第３実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付してその詳細な説明は省略し、上記各実施形態と異なる部分を中心に説明する。
【００８１】
第２実施形態で説明した発振回路１０Ａでは、レベル検知回路を構成する第１のインバータ回路６０及び第２のインバータ回路６２も、発振バッファ１４と同一のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成されているため、発振バッファ１４の入力側が発振バイアスレベルになると、第１のインバータ回路６０及び第２のインバータ回路６２もオンして電流が分流してしまい、発振起動に必要な電流が発振バッファ１４に流れない場合が生じる。
【００８２】
これに対して、第１のインバータ回路６０及び第２のインバータ回路６２を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート長を長くすることで電流の分流を抑えようとすると、同じようにインバータ回路である発振バッファ１４とのミスマッチが起こってしまう。
【００８３】
そこで、本実施形態では、図１２に示すように、第１のインバータ回路６０及び第２のインバータ回路６２を、発振バッファ１４のＰＭＯＳトランジスタ４２とゲート長及びゲート幅が同一の直列接続した複数のＰＭＯＳトランジスタ７４と、発振バッファ１４のＮＭＯＳトランジスタ４２とゲート長及びゲート幅が同一の直列接続した複数のＮＭＯＳトランジスタ７６と、を並列接続した構成とする。
【００８４】
このような構成とすることにより、発振起動時にＰＴＡＴ電流源１２からの電流が第１のインバータ回路６０及び第２のインバータ回路６２に分流されるのを防ぐことができる。これにより、発振起動時には、起動電流をほぼすべて発振バッファ１４に流すことができ、速やかに発振起動させることができる。
【００８５】
（第４実施形態）
次に、本発明の第４実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付してその詳細な説明は省略し、上記各実施形態と異なる部分を中心に説明する。
【００８６】
図１３には、本実施形態に係る発振回路１０Ｂを示した。発振回路１０Ｂが、図１に示した発振回路１０と異なるのは、レプリカバッファ５２に代えて、ＰＭＯＳトランジスタ８０が設けられており、このＰＭＯＳトランジスタ８０のゲートがＰＭＯＳトランジスタ４０のゲートと接続されており、ソースがスイッチ素子５４と接続されている点である。スイッチ素子５４は、例えばＮＭＯＳトランジスタで構成される。
【００８７】
このような構成の発振回路１０Ｂでは、レベル検知回路５０は、発振起動時は図１４（Ｄ）に示すようにＨレベルを出力してスイッチ素子５４をオンしておき、電源ＶＤＤからの電流が発振バッファ１４に流れるようにしておく。また、レベル検知回路５０は、発振時、検知した発振バッファ１４の入力側の振幅レベルが発振バイアスレベルＶｂ±ΔＶの範囲外となった場合には、図１４（Ｄ）に示すように、Ｌレベルをスイッチ素子５４に出力してスイッチ素子５４をオフする。
【００８８】
これにより、スイッチ素子５４が断続的にオフされ、ＰＭＯＳトランジスタ８０を介した発振バッファ１４への電流の供給が断続的にオフされる。このため、図１４（Ｂ）に示すように、ノードＶＣＣＯＳＣの電位がコアトランジスタであるＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４４の耐圧レベルＶａを越えるのを防ぐことができ、これらのＭＯＳトランジスタが破壊されて発振が停止したりするのを防ぐことができる。
【符号の説明】
【００８９】
１０、１０Ａ、１０Ｂ 発振回路
１２   ＰＴＡＴ電流源
１４   発振バッファ
２０Ａ、２０Ｂ       スイッチ素子
２２   出力バッファ
４２、５６    ＰＭＯＳトランジスタ
４４、５８    ＮＭＯＳトランジスタ
４６   共振回路
５０   レベル検知回路
５２   レプリカバッファ
５４、６４、６６     スイッチ素子
６０   第１のインバータ回路
６２   第２のインバータ回路
７０、７２    ウェル
Ｒｆ   帰還抵抗
Ｘｔａｌ      水晶振動子
【図１】
2010177853.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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