(57)【要約】【課題】    製造工程を簡略化しつつ、特性の優れた第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを製造する半導体装置の製造方法を提供する。【解決手段】    半導体基板に、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域に第１導電型の不純物をイオン注入し、第１導電型のウェルを形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域上に絶縁ゲート電極を形成し、第２のＭＯＳトランジスタのドレイン領域を覆うマスクを介して、半導体基板法線方向から傾いた複数方向から第１導電型の不純物をイオン注入し、第１のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に対称的なチャネルドーズ領域、第２のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に非対称なチャネルドーズ領域を形成し、半導体装置を製造する。【選択図】  図１−１
2010225636.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１のＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタよりも高い耐圧を有する第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成する工程と、
前記第１のＭＯＳトランジスタ領域、および第２のＭＯＳトランジスタ領域に第１導電型の第１不純物をイオン注入する工程と、
前記第１のＭＯＳトランジスタ領域上に第１ゲート絶縁膜および第１ゲート電極を、前記第２のＭＯＳトランジスタ領域上に第２ゲート絶縁膜および第２ゲート電極を形成する工程と、
前記第２のＭＯＳトランジスタのドレイン領域を覆い、前記第２のＭＯＳトランジスタのソース領域、および前記第１のＭＯＳトランジスタのソース領域とドレイン領域を露出する第１マスク層を形成する工程と、
前記第１マスク層、前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記半導体基板の法線方向から傾いた複数方向から、前記半導体基板に前記第１導電型の第２不純物をイオン注入する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第１マスク層をマスクとして、前記第１導電型と逆の第２導電型の第３不純物をイオン注入する工程をさらに有する請求項１記載の半導体装置の製造方法。  
【請求項３】
前記第２ゲート電極を形成する前に、前記第２のＭＯＳトランジスタ領域の一部を開口する第２マスク層を形成する工程と、
前記第２マスク層をマスクとして、前記第１導電型と逆の第２導電型の第４不純物をイオン注入する工程と、
をさらに有し、前記第２ゲート電極は前記第４不純物が注入された領域に一部オーバラップして形成される請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第２ゲート電極のゲート長の２０％〜５０％が、前記第４不純物が注入された領域とオーバラップする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板に、第１のＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタよりも高い耐圧を有する第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成する工程と、
前記第１のＭＯＳトランジスタ領域、および前記第２のＭＯＳトランジスタ領域に第１導電型の第１不純物をイオン注入することにより、前記第１のＭＯＳトランジスタ領域に第１ウェルを、前記第２のトランジスタ領域に第２ウェルを形成する工程と、
前記第１ウェル中および前記第２ウェル中に、前記第１導電型の第２不純物をイオン注入する工程と、
前記第２のＭＯＳトランジスタ領域の一部を露出し、前記第１のＭＯＳトランジスタ領域を覆う第１マスク層を形成する工程と、
前記第１マスク層をマスクとして、前記半導体基板に前記第１導電型と逆の第２導電型の第３不純物をイオン注入する工程と、
前記第１マスク層を除去した後、前記第１のＭＯＳトランジスタ領域上に第１ゲート絶縁膜および第１ゲート電極を、前記第２のＭＯＳトランジスタ領域上に前記第３不純物が注入された領域に一部重なるように第２ゲート絶縁膜および第２ゲート電極を形成する工程と、
前記第２のＭＯＳトランジスタのドレイン領域を覆い、前記第２のＭＯＳトランジスタのソース領域、前記第１のＭＯＳトランジスタのドレイン領域および前記第１のＭＯＳトランジスタのソース領域を露出する第２マスク層を形成する工程と、
前記第２マスク層、前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記半導体基板に前記第２導電型の第４不純物をイオン注入する工程と、
前記第１ゲート電極の両側壁上、および前記第２ゲート電極のソース側側壁に絶縁性サイドウォールスペーサを形成すると共に、前記第２ゲート電極のドレイン側側壁から前記第２不純物が注入された領域上に延在する絶縁膜を形成する工程と、
前記第１ゲート電極、前記第２ゲート電極、前記絶縁性サイドウォールスペーサ、および前記絶縁膜をマスクとして、前記第２導電型の第５不純物をイオン注入する工程と、
を有する半導体装置の製造方法。
【請求項６】
半導体基板に、第１のＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタよりも高い耐圧を有する第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成する工程と、
前記第１のＭＯＳトランジスタ領域、および前記第２のＭＯＳトランジスタ領域に第１導電型の第１不純物をイオン注入することにより、前記第１のＭＯＳトランジスタ領域に第１ウェルを、前記第２のトランジスタ領域に第２ウェルを形成する工程と、
前記第１ウェル中および前記第２ウェル中に、前記第１導電型の第２不純物をイオン注入する工程と、
前記第２のＭＯＳトランジスタ領域の一部を露出し、前記第１のＭＯＳトランジスタ領域を覆う第１マスク層を形成する工程と、
前記第１マスク層をマスクとして、前記半導体基板に前記第１導電型と逆の第２導電型の第３不純物をイオン注入する工程と、
前記第１マスク層を除去した後、前記第１のＭＯＳトランジスタ領域上に第１ゲート絶縁膜および第１ゲート電極を、前記第２のＭＯＳトランジスタ領域上に前記第３不純物が注入された領域に一部重なるように第２ゲート絶縁膜および第２ゲート電極を形成する工程と、
前記第２のＭＯＳトランジスタのドレイン領域を覆い、前記第２のＭＯＳトランジスタのソース領域、前記第１のＭＯＳトランジスタのドレイン領域および前記第１のＭＯＳトランジスタのソース領域を露出する第２マスク層を形成する工程と、
前記第２マスク層、前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記半導体基板に前記第２導電型の第４不純物をイオン注入する工程と、
前記第１ゲート電極の両側壁上、および前記第２ゲート電極の両側壁上に絶縁性サイドウォールスペーサを形成する工程と、
前記第１ゲート電極、前記第２ゲート電極、および前記絶縁性サイドウォールスペーサ、をマスクとして、前記第２導電型の第５不純物をイオン注入する工程と、
を有する半導体装置の製造方法。
【請求項７】
前記第２導電型の第４不純物のイオン注入は、前記半導体基板の法線方向から傾いた方向から行なう請求項３記載の、または
前記第２導電型の第３不純物のイオン注入は、前記半導体基板の法線方向から傾いた方向から行なう請求項５または６記載の、
半導体装置の製造方法。
【請求項８】
前記第２ゲート電極のゲート長の２０％〜５０％が、前記第４不純物が注入された領域とオーバラップする請求項３記載の、または
前記第２ゲート電極のゲート長の２０％〜５０％が、前記第３不純物が注入された領域とオーバラップする請求項５または６記載の
半導体装置の製造方法。
【請求項９】
半導体基板に、第１のＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタよりも高い耐圧を有する第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成する工程と、
前記第１のＭＯＳトランジスタ領域、および前記第２のＭＯＳトランジスタ領域に第１導電型の第１不純物をイオン注入することにより、前記第１のＭＯＳトランジスタ領域に第１ウェルを、前記第２のトランジスタ領域に第２ウェルを形成する工程と、
前記第１のＭＯＳトランジスタ領域上に第１ゲート絶縁膜および第１ゲート電極を、前記第２のＭＯＳトランジスタ領域上に第２ゲート絶縁膜および第２ゲート電極を形成する工程と、
前記第１ウェル中および前記第２ウェル中に、前記第１導電型の第２不純物をイオン注入する工程と、
前記第２のＭＯＳトランジスタ領域のドレイン領域を露出し、前記第１のＭＯＳトランジスタ領域を覆う第１マスク層を形成する工程と、
前記第１マスク層および前記第２ゲート電極をマスクとして、前記半導体基板に前記第１導電型と逆の第２導電型の第３不純物を、前記半導体基板の法線方向から傾いた方向からイオン注入する工程と、
前記第１マスク層を除去した後、前記第２のＭＯＳトランジスタのドレイン領域を覆い、前記第２のＭＯＳトランジスタのソース領域、前記第１のＭＯＳトランジスタのドレイン領域および前記第１のＭＯＳトランジスタのソース領域を露出する第２マスク層を形成する工程と、
前記第２マスク層、前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記半導体基板に前記第２導電型の第４不純物をイオン注入する工程と、
を有する半導体装置の製造方法。
【請求項１０】
前記第１ゲート電極の両側壁上、および前記第２ゲート電極の両側壁上に絶縁性サイドウォールスペーサを形成する工程と、
前記第１ゲート電極、前記第２ゲート電極、および前記絶縁性サイドウォールスペーサをマスクとして、前記第２導電型の第５不純物をイオン注入する工程と、
をさらに有する請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、高耐圧ＭＯＳトランジスタを含む半導体装置の製造方法に関する。なお、ゲート電極の下にゲート絶縁膜を有するトランジスタを、広くＭＯＳトランジスタと呼ぶ。
【背景技術】
【０００２】
半導体集積回路装置においては、スケーリング則に従ったＭＯＳトランジスタの微細化が進められる。ＭＯＳトランジスタの寸法の減少と共に、ＭＯＳトランジスタの動作速度は向上するが、ショートチャネル効果が生じやすくなる。ソース／ドレイン領域と逆の導電型を有するチャネル領域には適切な閾値を調整するようにチャネル不純物がドープされる。ショートチャネル効果を防止するため、低抵抗ソース／ドレイン領域の内側に浅い接合を形成するエクステンション領域を形成し、キャリア輸送に関するソース／ドレインの実効的接合深さを浅くするようになった。さらに、エクステンション領域を囲むように、ソース／ドレイン領域と逆の導電型を有するポケット領域（ハロー領域）を形成することも行なわれる。
【０００３】
特開平１１−２１４６８６号は、チャネル領域の不純物濃度を中央部で低濃度、両側部で高濃度とし、且つチャネル領域の深さ方向不純物濃度をレトログレード型の２段構成とし、低抵抗（高不純物濃度）の深いソース／ドレイン領域を高濃度チャネル領域よりも深く形成することを提案する。
【０００４】
半導体集積回路においては、低電圧駆動のＭＯＳトランジスタのみでなく、より高電圧で駆動するＭＯＳトランジスタが必要な場合も多い。外部回路の入出力電圧が３．５Ｖ程度であれば、３．５Ｖ程度で動作する中耐圧ＭＯＳトランジスタが必要である。さらに高い駆動電圧のＭＯＳトランジスタが必要なこともある。
【０００５】
高周波の電力増幅用ＭＯＳトランジスタにおいては、入力される高周波電力に対して、バイアス点の２倍以上程度まで電圧が振れる。このためＭＯＳトランジスタとしては、大きいドレイン耐圧が要求される。例えば、携帯機器に搭載される電力増幅器は、通常数百ＭＨｚ〜数ＧＨｚ帯で使用される。このため、優れた高周波特性も同時に要求される。携帯機器に限らず、高出力、高周波の電力増幅器においては、高耐圧と優れた高周波特性が要求されることが多い。
【０００６】
高耐圧と優れた高周波特性を要求されるＭＯＳトランジスタにおいては、オン抵抗を低くし、且つ高周波での利得を向上することが望まれる。ゲート電圧によって電流が制御される実効チャネル領域とドレイン電極がコンタクトされるドレイン領域との間に空乏層を広く広げると、広い空乏層幅により高耐圧が得やすく、ドレイン側チャネル抵抗低減により高周波出力電力を向上しやすくなる。チャネル領域の横方向不純物濃度分布をドレインに向かって低くなるように変調した横方向拡散（laterally diffused, ＬＤ）ＭＯＳトランジスタ構造や低濃度ドレイン（ＬＤＤ）領域とゲート電極のオーバーラップ長を長くして、ゲート電圧の影響で空乏層を広くする拡張ドレイン（extended drain, ＥＤ）ＭＯＳトランジスタ構造が知られている。
【０００７】
ゲート電極とオーバラップする領域にチャネル不純物増大領域を形成するために、ゲート電極形成前にフォトレジストマスクを用いてイオン注入を行なうと、マスク数、工程数が増加し、コスト増に繋がる。
【０００８】
特開２０００−３５７７９２号は、ゲート電極の両側に、ゲート電極と平行に他のゲート電極ないしダミーゲート電極を形成し、ゲート電極両側の活性領域が他のゲート電極ないしダミーゲート電極の影になるように両側から斜めイオン注入をすることにより、ゲート電極下方に対称的な横方向不純物分布を形成すること、斜めイオン注入を１方向のみとしてゲート電極下方に非対称な横方向不純物濃度分布を形成することを提案する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−２１４６８６号公報
【特許文献２】特開２０００−３５７７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタよりも耐圧の高い第２のＭＯＳトランジスタとを工程を共通化しつつ製造する半導体装置の製造方法を提供することである。
【００１１】
本発明の他の目的は、製造工程を簡略化しつつ、特性の優れた第１のＭＯＳトランジスタと第１のＭＯＳトランジスタよりも耐圧の高い第２のＭＯＳトランジスタとを製造する半導体装置の製造方法
を提供することである。
【課題を解決するための手段】
【００１２】
本発明の１観点によれば、
半導体基板に、第１のＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタよりも高い耐圧を有する第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成する工程と、
前記第１のＭＯＳトランジスタ領域、および第２のＭＯＳトランジスタ領域に第１導電型の第１不純物をイオン注入する工程と、
前記第１のＭＯＳトランジスタ領域上に第１ゲート絶縁膜および第１ゲート電極を、前記第２のＭＯＳトランジスタ領域上に第２ゲート絶縁膜および第２ゲート電極を形成する工程と、
前記第２のＭＯＳトランジスタのドレイン領域を覆い、前記第２のＭＯＳトランジスタのソース領域、および前記第１のＭＯＳトランジスタのソース領域とドレイン領域を露出する第１マスク層を形成する工程と、
前記第１マスク層、前記第１ゲート電極および前記第２ゲート電極をマスクとして、前記半導体基板の法線方向から傾いた複数方向から、前記半導体基板に前記第１導電型の第２不純物をイオン注入する工程と、
を有する半導体装置の製造方法
が提供される。
【発明の効果】
【００１３】
低いオン抵抗と高い耐圧を実現できる。
【図面の簡単な説明】
【００１４】
【図１−１】と
【図１−２】図１Ａ−１Ｈ、１Ｘ，１Ｙは、実施例１による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図２】図２Ａ−２Ｄは、実施例２による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図３】図３Ａ，３Ｂは、実施例２の変形例による半導体装置の製造方法を示す半導体基板の断面図である。
【図４】図４Ａ−４Ｄは、実施例３による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、実施例を説明する。
【００１６】
図１Ａ−１Ｈ、１Ｘ，１Ｙは、実施例１による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。半導体基板上には、論理回路を構成する低耐圧コアＣＭＯＳトランジスタ、入出力用の中耐圧ＣＭＯＳトランジスタ、高周波電力増幅用の高耐圧ＮＭＯＳトランジスタが集積される。以下、中耐圧ＣＭＯＳトランジスタと高耐圧ＮＭＯＳトランジスタを中心に説明する。
【００１７】
図１Ａに示すように、シリコン基板１１にシャロートレンチアイソレーション（ＳＴＩ）により素子分離領域１２を形成する。例えば、シリコン基板１１表面を熱酸化して酸化シリコン膜を形成し、酸化シリコン膜の上に化学気相堆積（ＣＶＤ）により窒化シリコン膜を堆積する。窒化シリコン膜の上に活性領域を覆うフォトレジストパターンを形成し、窒化シリコン膜、酸化シリコン膜をエッチしてハードマスクを形成する。ハードマスクをエッチングマスクとして、シリコン基板１１を深さ２５０ｎｍ〜４００ｎｍ程度、例えば深さ３００ｎｍ、エッチしてトレンチを形成する。トレンチ表面を熱酸化して酸化シリコン膜のライナを形成した後、高密度プラズマ（ＨＤＰ）ＣＶＤにより酸化シリコン膜を堆積し、トレンチを埋め込む。ハードマスク上の酸化シリコン膜を化学機械研磨（ＣＭＰ）により除去し、露出した窒化シリコン膜を熱燐酸等でエッチングして除去し、さらに露出した酸化シリコン膜を希弗酸等でエッチングして除去する。このようにして、素子分離領域１２で画定された活性領域が得られる。
【００１８】
ｐ型ウェルを形成する活性領域を開口するフォトレジストパターンを形成し、ｐ型不純物Ｂを、例えば加速エネルギ２００ｋｅＶ、ドーズ量３×１０１３（３Ｅ１３のように表記する）ｃｍ−２でイオン注入し、ｐ型ウェルＰＷ１、ＰＷ２を形成する。ｐ型ウェルを覆うフォトレジストマスクを用い、ｎ型不純物Ｐを、例えば加速エネルギ４００ｋｅＶ、ドーズ量３Ｅ１３ｃｍ−２でイオン注入し、ｎ型ウェルＮＷ１を形成する。図中、１つのｎ型ウェルＮＷ１と２つのｐ型ウェルＰＷ１、ＰＷ２を示すが、他にも多くのｎ型ウェルＮＷ，ｐ型ウェルＰＷが形成される。右側のｐ型ウェルＰＷ１が高耐圧ＮＭＯＳトランジスタを形成する活性領域、中央のｐ型ウェルＰＷ２が中耐圧ＮＭＯＳトランジスタを形成する活性領域、左側のｎ型ウェルＮＷ１が中耐圧ＰＭＯＳトランジスタを形成する活性領域となる。
【００１９】
図１Ｂに示すように、高耐圧ＮＭＯＳトランジスタの低濃度ドレイン（ＬＤＤ）領域以外を覆うフォトレジストマスクＰＲ２を形成し、例えばｎ型不純物Ｐを、例えば加速エネルギ５０ｋｅＶ〜２００ｋｅＶ、ドーズ量１Ｅ１３ｃｍ−２〜３Ｅ１３ｃｍ−２程度でイオン注入し、ｎ型ＬＤＤ領域１３を形成する。その後、フォトレジストマスクＰＲ２は除去する。
【００２０】
ＮＭＯＳトランジスタ領域を覆い、ＰＭＯＳトランジスタ領域を露出するフォトレジストマスクを形成し、ｎ型不純物Ａｓを、例えば加速エネルギ８０ｋｅＶ〜１３０ｋｅＶ、ドーズ量１Ｅ１２ｃｍ−２〜２Ｅ１２ｃｍ−２程度でイオン注入し、ｎ型チャネルドーズ領域１４を形成する。その後、フォトレジストマスクは除去する。
【００２１】
ＬＤＤ領域１３，チャネルドーズ領域１４形成後、イオン注入した不純物を活性化するためのアニールを、例えば約１０００℃で、約１０秒間行なう。イオン注入された不純物は、活性化し、拡散する。
【００２２】
図１Ｃに示すように、活性領域表面に熱酸化により、例えば厚さ７ｎｍの酸化シリコン膜を形成する。低耐圧ＭＯＳトランジスタを形成する活性領域においては、形成した酸化シリコン膜を例えば希弗酸溶液により一旦除去し、新たな熱酸化により例えば厚さ１ｎｍ〜２ｎｍ程度の酸化シリコン膜を形成する。厚さの異なる酸化シリコン膜を３種類以上形成する場合は、厚い酸化シリコン膜から順に同様の熱酸化工程を繰り返す。厚い熱酸化膜を形成する領域においては、後の熱酸化工程で増加する厚さを見込んで厚さを設定する。酸化シリコン膜表面に窒素を導入して酸化窒化シリコン膜としたり、酸化シリコン膜上に酸化ハフニウム膜等の高誘電率絶縁膜を積層することもできる。このようにしてゲート絶縁膜１５が形成される。
【００２３】
ゲート絶縁膜１５上に、ＣＶＤでポリシリコン膜を例えば厚さ１００ｎｍ堆積する。ポリシリコン膜上に形成したゲート電極パターンのフォトレジストマスクを用いてドライエッチングを行い、ゲート電極１６をパターニングする。パターニング前に、ＮＭＯＳトランジスタのゲート電極にはｎ型不純物、ＰＭＯＳトランジスタのゲート電極にはｐ型不純物をイオン注入してもよい。高耐圧ＭＯＳトランジスタのゲート電極１６は、例えば５００ｎｍ程度のゲート長を有し、ＬＤＤ領域１３と１００ｎｍ〜２５０ｎｍ（２０％〜５０％）程度のオーバラップ長を形成する。なお、中耐圧トランジスタのゲート長は、例えば３５０ｎｍ程度である。
【００２４】
図１Ｄに示すように、ＰＭＯＳトランジスタ領域全体、および高耐圧ＮＭＯＳトランジスタのドレイン領域を覆うフォトレジストマスクＰＲ４を形成し、ＮＭＯＳトランジスタ領域にｐ型不純物を斜めイオン注入し、チャネル領域の不純物濃度を調整する。例えば、ｐ型不純物Ｂを加速エネルギ２０ｋｅＶ〜５０ｋｅＶ、例えば３０ｋｅＶ、ドーズ量５Ｅ１２ｃｍ−２程度、基板法線に対して対称的な複数方向から、例えば基板法線方向から４方向に２５度〜６０度傾いた斜め方向に沿ってイオン注入する。
【００２５】
図１Ｘは、左上から右下に向かう斜めイオン注入を概略的に示す。シリコン基板ＳＵＢの上にポリシリコンのゲート電極Ｇが形成されているとする。ゲート絶縁膜は薄いので省略する。シリコン基板ＳＵＢに侵入するイオン注入は、ポリシリコンのゲート電極にも侵入する。簡単化のため、ポリシリコン中のイオンの飛程が、シリコン基板中のイオンの飛程と等しいとする。斜めイオン注入の場合、ゲート電極側面に入射し、ゲート電極の厚さの一部のみを通過する成分が生じる。この成分はゲート電極を通過し、シリコン基板中に注入される。従って、ゲート電極の左側面に入射するイオンにより、ゲート電極Ｇ下方のシリコン基板ＳＵＢにゲート電極左端から、徐々に注入深さが浅くなり、ドーズ量が減少する、ドーズ量勾配領域ＧＲ１が形成される。ゲート電極Ｇ右側においては、ゲート電極Ｇの厚さの一部を通過して、ゲート電極Ｇ右側面を通り抜け、シリコン基板ＳＵＢに再入射する成分が生じる。従って、ゲート電極Ｇの影になる領域において、徐々に注入深さが深くなり、ドーズ量が増大する、ドーズ量勾配領域ＧＲ２が形成される。
【００２６】
図１Ｙは、右上から左下に向かう斜めイオン注入を概略的に示す。ゲート電極の右側面に入射するイオンにより、ゲート電極Ｇ下方のシリコン基板ＳＵＢにゲート電極右端から、徐々に注入深さが浅くなり、ドーズ量が減少する、ドーズ量勾配領域ＧＲ３が形成される。ゲート電極Ｇ左側においては、ゲート電極Ｇの影になる領域において、徐々に注入深さが深くなり、ドーズ量が増大する、ドーズ量勾配領域ＧＲ４が形成される。
【００２７】
例えば、ゲート電極のソース側とドレイン側から２回の斜めイオン注入を行なうと、得られる不純物濃度分布は図１Ｘ，１Ｙに示すドーズ量勾配領域ＧＲ１〜ＧＲ４の総和となる。
【００２８】
図１Ｄに戻って、中耐圧ＮＭＯＳトランジスタは、ゲート電極の両側から対称的な斜めイオン注入が行なわれ、対称的なチャネルドーズ領域１８が形成される。両側のチャネル不純物濃度が相対的に高い領域によって、所望の閾値を確保する。高耐圧ＮＭＯＳトランジスタは、ソース側からの斜めイオン注入により、ソース側で高く、ドレインに向かって次第に減少するチャネルドーズ領域１９が形成される。ドレイン中にはチャネル不純物は添加されない。
【００２９】
ゲート電極をマスクとして斜めイオン注入を行なうことにより、ゲート電極下方にゲート端から徐々に深さが浅くなり、不純物濃度が減少する不純物濃度分布が形成できる。高耐圧ＭＯＳトランジスタにおいては、ソース側ゲート端からドレインに向かう方向に徐々に深さが浅くなり、不純物濃度が減少するチャネル不純物濃度分布が形成される。ドレイン側においてはチャネル不純物濃度が低くなるため、チャネル抵抗が低減される。その結果、トランジスタのオン抵抗を低くし、高周波出力電力を向上する効果が期待できる。
【００３０】
図１Ｅに示すように、チャネルドーズ領域形成用フォトレジストマスクＰＲ４を再度用い、垂直方向からｎ型不純物Ｐを、例えば加速エネルギ３０ｋｅＶ、ドーズ量１Ｅ１３程度イオン注入し、ｎ型エクステンション領域２０を形成する。高耐圧ＮＭＯＳトランジスタのドレイン領域は、フォトレジストマスクＰＲ４で覆われており、エクステンション領域は形成されない。
【００３１】
ＮＭＯＳトランジスタ領域全体を覆うフォトレジストマスクを用い、ＰＭＯＳトランジスタ領域に垂直方向からｐ型不純物ＢＦを、例えば加速エネルギ１０ｋｅＶ〜２０ｋｅＶ、ドーズ量３Ｅ１３〜７Ｅ１３程度イオン注入し、ｐ型エクステンション領域２２を形成する。
【００３２】
図１Ｆに示すように、半導体基板全面上に、例えば基板温度４５０℃のプラズマ（ＰＥ−）ＣＶＤにより、厚さ１０ｎｍ程度の酸化シリコン膜２４、厚さ３０ｎｍ程度の窒化シリコン膜２５を堆積する。高耐圧ＮＭＯＳトランジスタのドレイン領域のゲート電極側一部領域をフォトレジストマスクＰＲ５で覆い、リアクティブイオンエッチングなどの異方性ドライエッチングにより、平坦部上の窒化シリコン膜２５、酸化シリコン膜２４を異方性エッチングし、ゲート電極側壁上にサイドウォールスペーサＳＷを残す。高耐圧ＮＭＯＳトランジスタにおいては、ドレイン側において、サイドウォールスペーサの代わりに、ゲート電極からドレイン領域一部に延在する絶縁性ドレインオフセット領域ＯＦが形成される。その後、フォトレジストマスクＰＲ５は除去する。
【００３３】
図１Ｇに示すように、ＰＭＯＳトランジスタ領域、高耐圧ＮＭＯＳトランジスタ領域の絶縁性ドレインオフセット領域ＯＦを覆うフォトレジストマスクＰＲ６を形成し、ｎ型不純物Ｐを、例えば加速エネルギ１０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２イオン注入し、低抵抗ソース／ドレイン領域２６を形成する。その後、フォトレジストマスクＰＲ６は除去する。低抵抗ソース／ドレイン領域２６は、ゲート電極からサイドウォールスペーサ幅より大きい所定距離オフセットして形成される。
【００３４】
同様に、ＮＭＯＳトランジスタ領域を覆うフォトレジストマスクを形成し、ｐ型不純物Ｂを、例えば加速エネルギ５ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２程度イオン注入し、低抵抗ソース／ドレイン領域２７を形成する。
【００３５】
その後、例えば１０００℃、１秒間のアニールを行ない、イオン注入した不純物を活性化する。
【００３６】
図１Ｈに示すように、シリコン基板全面上にＮｉ膜を堆積し、４００℃〜５００℃でアニールを行なってシリサイド化反応を行なわせる。未反応Ｎｉ膜を除去し、ソース／ドレイン領域、ゲート電極のＳｉ表面にＮｉＳｉ膜２８を得る。必要に応じ再度のアニールを行ってもよい。
【００３７】
実施例１では、高耐圧ＭＯＳトランジスタにおいて、斜めイオン注入により、ソース側で高く、ドレイン側で低いチャネル不純物濃度分布を形成し、低抵抗ドレイン領域をゲート電極から所定距離離して形成することにより、空乏層を広く発達可能とし、オン抵抗が低く、高耐圧のＮＭＯＳトランジスタを形成した。
【００３８】
図２Ａ〜２Ｄは、実施例２による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。図１Ａに示した工程と同様の工程により、シリコン基板１１にＳＴＩ型の素子分離領域１２を形成し、高耐圧ＮＭＯＳトランジスタ用活性領域にｐ型ウェルＰＷ１，中耐圧ＮＭＯＳトランジスタ用活性領域にｐ型ウェルＰＷ２，中耐圧ＰＭＯＳトランジスタ用活性領域にｎ型ウェルＮＷ１を形成する。
【００３９】
図２Ａに示すように、ｐ型ウェルＰＷ１、ＰＷ２表面領域にｐ型不純物をイオン注入し、ＮＭＯＳトランジスタのチャネル領域を構成するｐ型チャネルドーズ領域１８，１９を形成する。例えば、中耐圧ＮＭＯＳトランジスタ領域、高耐圧ＮＭＯＳトランジスタ領域に、ｐ型不純物Ｂを加速エネルギ３０ｋｅＶ〜３５ｋｅＶ、ドーズ量３Ｅ１２ｃｍ−２〜４Ｅ１２ｃｍ−２でイオン注入する。
【００４０】
中耐圧ＮＭＯＳトランジスタの閾値を高低２種類設定するため、ｐ型チャネル不純物濃度分布を高濃度、低濃度の２種類形成する場合は、高耐圧ＮＭＯＳトランジスタの領域には低閾値に相当する低濃度チャネル不純物濃度分布を形成する。例えば、第１の中耐圧ＮＭＯＳトランジスタ領域と高耐圧ＮＭＯＳトランジスタ領域にｐ型不純物Ｂを加速エネルギ３０ｋｅＶ〜３５ｋｅＶ、ドーズ量３Ｅ１２ｃｍ−２〜４Ｅ１２ｃｍ−２でイオン注入し、第２の中耐圧ＮＭＯＳトランジスタ領域にｐ型不純物Ｂを加速エネルギ３０ｋｅＶ〜３５ｋｅＶ、ドーズ量５Ｅ１２ｃｍ−２〜６Ｅ１２ｃｍ−２でイオン注入する。
【００４１】
同様に、ｎ型ウェルＮＷ表面領域にｎ型不純物をイオン注入し、チャネルドーズ領域２１を形成する。
【００４２】
図２Ｂに示すように、高耐圧ＮＭＯＳトランジスタの低濃度ドレイン（ＬＤＤ）領域以外を覆うフォトレジストマスクＰＲ２を形成し、ｎ型不純物Ｐをイオン注入し、ｎ型ＬＤＤ領域１３を形成する。その後、フォトレジストマスクＰＲ２は除去する。ＬＤＤ領域１３形成後、イオン注入した不純物を活性化するためのアニールを行なう。
【００４３】
図２Ｃに示すように、図１Ｃ同様の工程により、ゲート絶縁膜１５、ゲート電極１６を形成する。高耐圧ＭＯＳトランジスタのゲート電極１６は、ＬＤＤ領域１３とオーバラップするように配置する。オーバラップ長は、実施例１同様ゲート電極の長さの２０％〜５０％とする。
【００４４】
図２Ｄに示すように、中耐圧ＰＭＯＳトランジスタ領域全体、および高耐圧ＮＭＯＳトランジスタのドレイン領域を覆うフォトレジストマスクＰＲ４を形成し、垂直方向からｎ型不純物Ｐをイオン注入し、ｎ型エクステンション領域２０を形成する。高耐圧ＮＭＯＳトランジスタにおいては、ソース側にのみｎ型エクステンション領域２０が形成される。
【００４５】
同様に、ＮＭＯＳトランジスタ領域全体を覆うフォトレジストマスクを形成し、垂直方向からｐ型不純物Ｂをイオン注入し、ｐ型エクステンション領域２２を形成する。中耐圧ＰＭＯＳトランジスタにおいては、ソース側、およびドレイン側にｐ型エクステンション領域２２が形成される。
【００４６】
その後、図１Ｆ以下と同様の工程を行う。
【００４７】
実施例２によれば、チャネル不純物濃度がソース側からドレイン側まで一定であり、ドレイン側では実施例１よりチャネル不純物濃度が高くなる。従って、ドレイン−ソース間パンチスルーを抑制でき、オフ耐圧を向上できる利点がある。但し、ドレイン側チャネル抵抗が高くなり、オン抵抗増大により、高周波出力電力が低減される傾向がある。高周波出力電力を大きく設定したい場合には、オフセット長を短く設定して、ドレイン側寄生抵抗を低減することが望ましい。
【００４８】
図３Ａは、実施例２の第１の変形例を示す半導体装置の断面図である。図２Ａ〜２Ｄの工程を行い、図１Ｆの工程に移行する。ここで、酸化シリコン膜２４、窒化シリコン膜２５を堆積し、フォトレジストパターンＰＲ５は形成せず、異方性エッチングを行ってサイドウォールスペーサＳＷを形成する。高耐圧ＮＭＯＳトランジスタのドレイン側にもサイドウォールスペーサＳＷが形成される。
【００４９】
図１Ｇの工程においては、フォトレジストパターンＰＲ６はＰＭＯＳ領域を覆うのみとし、中耐圧ＮＭＯＳトランジスタ、高耐圧ＮＭＯＳトランジスタのサイドウォールＳＷ外側の領域にｎ型不純物Ｐをイオン注入し、低抵抗ソース／ドレイン領域２６を形成する。高耐圧ＮＭＯＳトランジスタの低抵抗ドレイン領域のオフセット長は０ｎｍとなる。但し、ＬＤＤ領域１３とゲート電極とのオーバラップ長は実施例１，２同様のため、トランジスタ構造は非対称となる。その後、図１Ｈのシリサイド工程を行い、シリサイド層２８を形成する。本変形例は、オン抵抗低減、高周波出力電力向上が可能である。
【００５０】
図３Ｂは、実施例２の第２の変形例を示す半導体基板の断面図である。図２Ｂに示す工程同様、高耐圧ＮＭＯＳトランジスタのＬＤＤ領域以外を覆うフォトレジストマスクＰＲ２を形成する。ｎ型不純物を基板法線から２５度〜６０度傾いたドレイン側からソース側に向けて斜めイオン注入する。ＬＤＤ領域用開口のソース側端部からソース側に向かって、次第に深さが浅くなり、不純物濃度が減少する不純物濃度勾配を有するＬＤＤ領域１３が形成される。例えばｐ型の一定濃度のチャネルドーズ領域１９が、横方向濃度勾配を有するｎ型ＬＤＤ領域１３により、徐々に補償され、反転し、ｎ型ＬＤＤ領域となる。実効チャネル不純物濃度が低減された領域が、横方向に拡がる。ドレイン側チャネル抵抗を低減でき、オン抵抗を低くし、高周波出力電力を向上する効果が期待できる。その後、図２Ｃ以下の工程を行う。
【００５１】
図４Ａ−４Ｄは、実施例３による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。図１Ａに示した工程と同様の工程により、シリコン基板１１にＳＴＩ型の素子分離領域１２を形成し、高耐圧ＮＭＯＳトランジスタ用活性領域にｐ型ウェルＰＷ１，中耐圧ＮＭＯＳトランジスタ用活性領域にｐ型ウェルＰＷ２，中耐圧ＰＭＯＳトランジスタ用活性領域にｎ型ウェルＮＷ１を形成する。
【００５２】
図４Ａに示すように、ｐ型ウェルＰＷ１、ＰＷ２表面領域にｐ型不純物をイオン注入し、ＮＭＯＳトランジスタのチャネル領域を構成するｐ型チャネルドーズ領域１８，１９を形成する。同様に、ｎ型ウェルＮＷ１表面領域にｎ型不純物をイオン注入し、チャネルドーズ領域２１を形成する。
【００５３】
図４Ｂに示すように、図１Ｃ同様の工程により、ゲート絶縁膜１５、ゲート電極１６を形成する。高耐圧ＭＯＳトランジスタ領域において、ＬＤＤ領域は未だ形成されていない。チャネル不純物濃度がソース側からドレイン側まで一定である。
【００５４】
図４Ｃに示すように、高耐圧ＮＭＯＳトランジスタのＬＤＤ領域以外を覆うフォトレジストマスクＰＲ２ｘを形成し、ｎ型不純物を斜めイオン注入する。例えば、ｎ型不純物Ｐを、基板法線から２５度〜６０度傾いた対称的複数方向からイオン注入し、ｎ型ＬＤＤ領域１３を形成する。その後、フォトレジストマスクＰＲ２は除去する。
【００５５】
ＬＤＤ領域１３形成後、イオン注入した不純物を活性化するためのアニールを、約１０００℃で、約１０秒間行なう。斜めイオン注入により、ＬＤＤ領域は、ゲート端からソース側に向かって徐々に減少する不純物濃度分布を有する。この点は、実施例２の第２の変形例と同様である。さらに、ゲート電極形成後に、ゲート電極をマスクとしてＬＤＤ領域を形成するので、ゲート電極とＬＤＤ領域が自己整合し、相対的位置合わせ精度を高くすることができる。
【００５６】
図４Ｄに示すように、ＰＭＯＳトランジスタ領域全体、および高耐圧ＮＭＯＳトランジスタのドレイン領域を覆うフォトレジストマスクＰＲ４を形成し、垂直方向からｎ型不純物Ｐをイオン注入し、ｎ型エクステンション領域２０を形成する。高耐圧ＮＭＯＳトランジスタにおいては、ソース側にのみｎ型エクステンション領域２０が形成される。
【００５７】
その後、図１Ｆ以下と同様の工程を行う。
【００５８】
均一濃度のチャネルドーズ領域を形成するのでドレイン側では実施例１よりチャネル不純物濃度が高くなる。従って、ドレイン−ソース間パンチスルーを抑制でき、オフ耐圧を向上できる利点がある。
【００５９】
但し、ドレイン側チャネル抵抗が高くなり、オン抵抗増大により、高周波出力電力が低減される傾向がある。高周波出力電力を大きく設定したい場合には、オフセット長を短く設定して、ドレイン側寄生抵抗を低減することが望ましい。実施例２の第１の変形例のように、高耐圧ＮＭＯＳトランジスタのドレイン側もサイドウォールとし、サイドウォール外側に低抵抗ドレイン領域を形成してもよい。
【００６０】
以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されず、種々の変更、置換、組み合わせ、改良等が可能である。
【符号の説明】
【００６１】
１１    シリコン基板、
１２    素子分離領域（ＳＴＩ）、
ＰＷ    ｐ型ウェル、
ＮＷ    ｎ型ウェル、
１３    ｎ型ＬＤＤ領域、
１４    ｎ型チャネルドーズ領域、
１５    ゲート絶縁膜、
１６    ゲート電極、
１８，１９    ｐ型チャネルドーズ領域、
２１    ｎ型チャネルドーズ領域、
２０    ｎ型エクステンション領域、
２２    ｐ型エクステンション領域、
２６    ｎ型低抵抗ソース／ドレイン領域、
２７    ｐ型低抵抗ソース／ドレイン領域、
２９    シリサイド膜。
【図１−１】
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【図１−２】
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【図２】
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【図３】
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【図４】
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