(57)【要約】【課題】周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。【解決手段】ｎ型の電界効果型トランジスタを含む半導体装置の製造方法において、半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、半導体基板に素子分離溝を形成するとともに、素子分離溝の内面に、ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含む。【選択図】        図４−２
2010114131.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型の電界効果型トランジスタ（以下、ｎＭＩＳトランジスタという）を含む半導体装置の製造方法において、
半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、前記半導体基板に素子分離溝を形成するとともに、前記素子分離溝の内面に、前記ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、
前記素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記素子分離溝形成工程は、
前記ｐ型不純物元素含有ガスを含まないエッチングガスを用いて、所望の第１の深さよりも浅い第２の深さまで前記半導体基板のエッチングを行う第１のエッチング工程と、
前記ｐ型不純物元素含有ガスを含むエッチングガスを用いて、前記第２の深さから前記第１の深さまでエッチングを行う第２のエッチング工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子分離溝形成工程で形成される前記素子分離溝の内面の不純物層に含まれるｐ型不純物の濃度が所望の濃度となるように、前記第２のエッチング工程での前記第１の深さと前記第２の深さとの差であるエッチング量を制御することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記素子分離溝形成工程は、
前記半導体基板上の前記素子分離溝内に前記不純物層を形成するｎＭＩＳトランジスタの形成領域内と、前記素子分離溝内に前記不純物層を形成しない他の電界効果型トランジスタ（以下、ＭＩＳトランジスタという）の形成領域内との前記素子分離溝の形成位置を、前記ｐ型不純物元素含有ガスを含むエッチングガスを用いて、所望の深さとなるようにエッチングを行う工程と、
前記ｎＭＩＳトランジスタの形成領域上にマスクを形成する工程と、
前記ｐ型不純物元素含有ガスを含まないエッチングガスを用いて、前記他のＭＩＳトランジスタの形成領域内の前記素子分離溝をエッチングし、前記素子分離溝内に形成された前記不純物層を除去する工程と、
前記マスクを除去する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記素子分離溝形成工程は、
前記半導体基板上の前記素子分離溝内に前記不純物層を形成するｎＭＩＳトランジスタの形成領域内と、前記素子分離溝内に前記不純物層を形成しない他の電界効果型トランジスタ（以下、ＭＩＳトランジスタという）の形成領域内との前記素子分離溝の形成位置を、前記ｐ型不純物元素含有ガスを含まないエッチングガスを用いて、所望の深さとなるようにエッチングを行う工程と、
前記他のＭＩＳトランジスタの形成領域上にマスクを形成する工程と、
前記ｐ型不純物元素含有ガスを含むエッチングガスを用いて、前記ｎＭＩＳトランジスタの形成領域内の前記素子分離溝をエッチングし、前記素子分離溝の内面に前記ｐ型不純物元素を含む不純物層を形成する工程と、
前記マスクを除去する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、フラッシュメモリが記憶装置として様々な電子機器に用いられている。このフラッシュメモリでは、記憶容量の大容量化のために、メモリセルおよびメモリセルを電気的に分離するための素子分離領域の微細化が推し進められている。
【０００３】
素子分離領域は、ＳＴＩ（Shallow  Trench  Isolation）構造となっており、これまではたとえばＴＥＯＳ（Tetraethyl  orthosilicate）やＢＰＳＧ（Boro-Phospho  Silicate  Glass）などのシリコン酸化膜が、ＣＶＤ（Chemical  Vapor  Deposition）法を用いて、ＳＴＩ溝内に埋め込まれていた。しかし、微細化のためにＳＴＩ溝が非常に狭くなると、埋め込み材がＳＴＩ溝に十分に埋め込まれず、埋め込み不良が発生してしまう。
【０００４】
このような埋め込み不良を防止するため、たとえばポリシラザン系の塗布型シリコン酸化膜をＳＴＩ溝に埋め込むようになってきた（たとえば、特許文献１参照）。
【０００５】
しかし、塗布型シリコン酸化膜においては、溶媒中に含まれていた炭素（Ｃ）などの有機物がシリコン酸化膜中に残存し、製造プロセスにおける熱処理によって残存した炭素が素子分離絶縁膜と周辺回路領域に形成される高耐圧系の周辺トランジスタのチャネル領域の境界領域で拡散し、その領域で固定電荷トラップを形成する可能性がある。この固定電荷トラップは、ｎチャネル型の電界効果型トランジスタ（以下、ｎＭＩＳトランジスタという）において逆ナローチャネル効果やパンチスルーの原因となり、トランジスタのしきい値電圧の落ち込みが顕著になり駆動特性が劣化してしまう。
【０００６】
そこで、従来では、その影響を小さくするために、高耐圧系の周辺トランジスタのサイズを大きくしたり、周辺回路領域には塗布型シリコン酸化膜を用いないようにしたりしていた。
【０００７】
しかし、周辺トランジスタのサイズを大きくすることは周辺トランジスタが設けられる領域のサイズの増大をまねき、また、周辺回路領域に塗布型シリコン酸化膜を用いないようにするには、メモリセル領域と周辺回路領域の素子分離絶縁膜を別々に形成したり、一旦周辺回路領域に形成した塗布型シリコン酸化膜を除去し、再度、ＴＥＯＳなどを埋め込んだりすることが必要となり、製造工程の増加を招いていた。
【０００８】
また、逆ナローチャネル効果やパンチスルーによるトランジスタの駆動特性の劣化に関する問題点は、高耐圧系のｎＭＩＳトランジスタだけではなく、メモリセルを構成するｎチャネル型のメモリセルトランジスタについても考慮される必要がでてきている。
【０００９】
なお、特許文献２には、逆ナローチャネル効果を抑制するための技術の１つについて開示されている。また、特許文献３には、素子分離絶縁膜の底面に沿ってチャネルストッパとして機能する不純物層が設けられる技術について開示されている。さらに、特許文献４には、トランジスタのチャネル領域にイオンを注入し、チャネル濃度の制御を行う技術が開示されている。
【００１０】
【特許文献１】特開２００６−３３９４４６号公報
【特許文献２】特開平１０−６５１５３号公報
【特許文献３】特開平１０−２４２２９４号公報
【特許文献４】特開２００２−２９９４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、ｎ型の電界効果型トランジスタ（以下、ｎＭＩＳトランジスタという）を含む半導体装置の製造方法において、半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、前記半導体基板に素子分離溝を形成するとともに、前記素子分離溝の内面に、前記ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、前記素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる図は模式的なものであり、縦横の比率などは現実のものとは異なる。
【００１５】
（第１の実施の形態）
図１は、本発明の実施の形態が適用される半導体装置の全体構成の一例を示す図である。ここでは、半導体装置として、不揮発性半導体メモリであるＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１６】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが設けられ、メモリセル領域を構成するメモリセルアレイ３００と、その周辺に配置され、周辺回路領域を構成するワード線・セレクトゲート線ドライバ３０１、センスアンプ回路３０２および制御回路３０３などの周辺回路からなる。周辺回路内には、複数の高耐圧系または低耐圧系の電界効果型トランジスタ（以下、ＭＩＳトランジスタという）が設けられ、メモリセルアレイ３００内には、ｎチャネル型のメモリセルトランジスタと選択トランジスタが設けられる。
【００１７】
図２−１は、周辺回路内の周辺トランジスタの構造の一例を示す平面図であり、図２−２は、図２−１のＡ−Ａ断面図であり、図２−３は、図２−１のＢ−Ｂ断面図であり、図２−４は、図２−１のＣ−Ｃ断面図である。図２−２では、周辺トランジスタのゲート電極の延在方向に垂直な方向の断面の一例を模式的に示す図であり、図２−３と図２−４は、周辺トランジスタをチャネル長方向に沿った面で切断した際の断面の一例を模式的に示す図である。ここでは、周辺回路領域における高耐圧系のｎチャネル型ＭＩＳトランジスタ（以下、ｎＭＩＳトランジスタという）ＨＶＴｒと、低耐圧系のｐチャネル型ＭＩＳトランジスタ（以下、ｐＭＩＳトランジスタという）ＬＶＴｒが形成されている場合が示されており、図２−３は、低耐圧系のｐＭＩＳトランジスタＬＶＴｒの断面を示しており、図２−４は、高耐圧系のｎＭＩＳトランジスタＨＶＴｒの断面を示している。
【００１８】
半導体基板としてのｐ型のシリコン基板１０の周辺回路領域中の周辺トランジスタ領域には、ｎ型ウェル１２が素子分離絶縁膜１１で囲まれたアクティブ領域ＡＡ−Ｌと、ｐ型ウェル１３が素子分離絶縁膜１１で囲まれたアクティブ領域ＡＡ−Ｈとが形成されている。アクティブ領域ＡＡ−Ｌに低耐圧系のｐＭＩＳトランジスタＬＶＴｒが設けられ、アクティブ領域ＡＡ−Ｈに高耐圧系のｎＭＩＳトランジスタＨＶＴｒが設けられている。
【００１９】
図２−２と図２−３に示されるように、ｐＭＩＳトランジスタＬＶＴｒは、ゲート絶縁膜２１、第１のゲート電極２２、電極間絶縁膜２３、第２のゲート電極２４が順に積層されたゲート構造２５と、ｎ型ウェル１２のゲート構造２５下のチャネル領域を挟んで対を成すｐ型の拡散層からなるソース／ドレイン領域２６Ｐと、を有している。また、図２−２と図２−４に示されるように、ｎＭＩＳトランジスタＨＶＴｒも同様に、ゲート絶縁膜２１、第１のゲート電極２２、電極間絶縁膜２３、第２のゲート電極２４が順に積層されたゲート構造２５と、ｐ型ウェル１３のゲート構造２５下のチャネル領域を挟んで対を成すｎ型の拡散層からなるソース／ドレイン領域２６Ｎと、を有している。なお、これらの低耐圧系のｐＭＩＳトランジスタＬＶＴｒと高耐圧系のｎＭＩＳトランジスタＨＶＴｒは、後に示すメモリセルと同時工程で形成されるので、メモリセル領域中のメモリセルトランジスタＭＣの積層ゲート構造と同様のゲート構造を有している。ただし、これらの低耐圧系のｐＭＩＳトランジスタＬＶＴｒと高耐圧系のｎＭＩＳトランジスタＨＶＴｒは、メモリセルトランジスタではないために、電極間絶縁膜２３には、開口部２７が形成されており、この開口部２７を介して、第１のゲート電極２２と第２のゲート電極２４とが接続され、１つのゲート電極として機能している。
【００２０】
これらのｐＭＩＳトランジスタＬＶＴｒとｎＭＩＳトランジスタＨＶＴｒを含むシリコン基板１０の周辺領域上を覆うように第１の層間絶縁膜３０が形成され、この第１の層間絶縁膜３０上には所定の形状にパターニングされた第１の配線層Ｍ１−１，Ｍ１−２が形成される。そして、ｐＭＩＳトランジスタＬＶＴｒとｎＭＩＳトランジスタＨＶＴｒのソース／ドレイン領域２６Ｐ，２６Ｎと第１の配線層Ｍ１−１との間の第１の層間絶縁膜３０にタングステンなどの導電性材料からなるコンタクトプラグＣＰ１が埋め込まれ、両者が電気的に接続される。また、第２のゲート電極２４と第１の配線層Ｍ１−２との間の第１の層間絶縁膜３０にも、同様にコンタクトプラグＣＰ２が埋め込まれ、両者が電気的に接続される。
【００２１】
さらに、第１の配線層Ｍ１−１，Ｍ１−２が形成された第１の層間絶縁膜３０上の全面を覆うように第２の層間絶縁膜４０が形成され、この第２の層間絶縁膜４０上には、所定の形状にパターニングされた第２の配線層Ｍ２が形成される。この第２の配線層Ｍ２と第１の配線層Ｍ１−２との間の第２の層間絶縁膜４０には、タングステンなどの導電性材料からなるビアプラグＶＰ１が埋め込まれ、両者が電気的に接続される。
【００２２】
図３−１は、複数のメモリセルが設けられるメモリセル領域の構造の一例を示す平面図であり、図３−２は、図３−１のＤ−Ｄ断面図であり、図３−３は、図３−２のＥ−Ｅ断面図である。ＮＡＮＤ型フラッシュメモリでは、メモリセルアレイは、２個の選択ゲートトランジスタＳＧ１，ＳＧ２と、これらの選択ゲートトランジスタＳＧ１，ＳＧ２間に直列に接続された複数個のメモリセルトランジスタＭＣと、からなるＮＡＮＤセルユニットが、行列状に形成されて構成される。そこで、図３−２では、１つのＮＡＮＤセルユニットのゲート電極（ワード線）の延在方向に垂直な方向の断面の一例を示しており、図３−３では、ＮＡＮＤセルユニットのゲート電極（選択ゲート線）の延在方向に平行な方向の断面の一例を示している。
【００２３】
ｐ型のシリコン基板１０のメモリセル領域では、ｎ型ウェル１４と、このｎ型ウェル１４中に形成されたｐ型ウェル１５からなる、いわゆるダブルウェル構造のウェル領域が設けられる。そして、複数のメモリセルトランジスタＭＣと２個の選択ゲートトランジスタＳＧ１，ＳＧ２からなるＮＡＮＤセルユニットは、ｐ型ウェル１５領域内に設けられる。ｐ型ウェル１５領域内のシリコン基板１０の表面領域は、素子分離絶縁膜１１と、素子分離絶縁膜１１によって取り囲まれるアクティブ領域ＡＡ−Ｍと、を有する。
【００２４】
メモリセルトランジスタＭＣは、ゲート絶縁膜２１、フローティングゲート電極として機能する第１のゲート電極２２、電極間絶縁膜２３およびコントロールゲート電極として機能する第２のゲート電極２４が順にアクティブ領域ＡＡ−Ｍ上に積層された積層ゲート構造２５Ｍと、ｐ型ウェル１５の積層ゲート構造下のチャネル領域を挟んで対をなすｎ型の拡散層からなるソース／ドレイン領域２６Ｍと、を有している。ここで、第１のゲート電極２２は、電荷蓄積層として機能する。また、第２のゲート電極２４は、ワード線ＷＬとして機能し、メモリセルトランジスタＭＣのチャネル幅方向（ｘ方向）に隣接する複数のメモリセルトランジスタＭＣで共通接続されている。また、メモリセルトランジスタＭＣは隣接するメモリセルトランジスタＭＣとの間でソース／ドレイン領域２６Ｍを共有し、メモリセルトランジスタＭＣのチャネル長方向（ｙ方向）に直列接続されている。
【００２５】
選択ゲートトランジスタＳＧ１は、ゲート絶縁膜２１、第１のゲート電極２２、電極間絶縁膜２３および第２のゲート電極２４が順に積層されたゲート構造２５Ｓと、ｐ型ウェル１５のゲート構造２５下のチャネル領域を挟んで対をなすｎ型の拡散層からなり、隣接するメモリセルトランジスタＭＣのドレイン領域と共用されるソース領域２６ＳＭと、ドレイン領域２６ＳＤと、を有している。また、選択ゲートトランジスタＳＧ２は、ゲート絶縁膜２１、第１のゲート電極２２、電極間絶縁膜２３および第２のゲート電極２４が順に積層されたゲート構造２５Ｓと、ｐ型ウェル１５のゲート構造２５下のチャネル領域を挟んで対をなすｎ型の拡散層からなり、隣接するメモリセルトランジスタＭＣのソース領域と共用されるドレイン領域２６ＳＭと、ソース領域２６ＳＳと、を有している。このように、選択ゲートトランジスタＳＧ１，ＳＧ２は、ソース／ドレイン領域２６ＳＭを介して隣接するメモリセルトランジスタＭＣと直列接続されている。
【００２６】
なお、この選択ゲートトランジスタＳＧ１，ＳＧ２も、メモリセルトランジスタＭＣと同時工程で形成されるので、メモリセルトランジスタＭＣの積層ゲート構造２５Ｍと同様のゲート構造を有している。そのため、電極間絶縁膜２３には、開口部２７が形成されており、この開口部２７を介して、第１のゲート電極２２と第２のゲート電極２４とが接続されている。
【００２７】
このようなＮＡＮＤセルユニットが形成されたメモリセル領域のシリコン基板１０上には、第１の層間絶縁膜３０が形成され、この第１の層間絶縁膜３０上には、所定の形状にパターニングされた第１の配線層Ｍ１が形成される。ここでは、第１の配線層Ｍ１として、直列接続された複数のメモリセルトランジスタＭＣのドレイン側に配置される選択ゲートトランジスタＳＧ１のドレイン領域２６ＳＤに対応する第１の層間絶縁膜３０上に、中間メタル層Ｍ１−１が形成され、直列接続された複数のメモリセルトランジスタＭＣのソース側に配置される選択ゲートトランジスタＳＧ２のソース領域２６ＳＳに対応する第１の層間絶縁膜３０上に、ソース線ＳＬが形成されている。そして、中間メタル層Ｍ１−１と選択ゲートトランジスタＳＧ１のドレイン領域２６ＳＤとの間には、第１の層間絶縁膜３０に埋め込まれたビット線コンタクトＢＣが形成され、両者を電気的に接続している。また、ソース線ＳＬと選択ゲートトランジスタＳＧ２のソース領域２６ＳＳとの間には、第１の層間絶縁膜３０に埋め込まれたソース線コンタクトＳＣが形成され、両者を電気的に接続している。
【００２８】
さらに、第１の配線層Ｍ１が形成された第１の層間絶縁膜３０上の全面を覆うように、第２の層間絶縁膜４０が形成され、この第２の層間絶縁膜４０上には、所定の形状にパターニングされた第２の配線層が形成される。ここでは、第２の配線層として、ｙ方向に延在するビット線ＢＬが形成される。ビット線ＢＬと中間メタル層Ｍ１−１との間には、第２の層間絶縁膜４０に埋め込まれたビアプラグＶＰ２が形成され、両者を電気的に接続している。
【００２９】
このような構造を有するＮＡＮＤ型フラッシュメモリにおいて、周辺回路領域のアクティブ領域ＡＡ−Ｈ，ＡＡ−Ｌ、およびメモリセル領域のアクティブ領域ＡＡ−Ｍを取り囲む素子分離絶縁膜１１の側面に沿って、ｐ型のシリコン基板１０内にｐ型の不純物を導入した不純物層１６が設けられる。なお、逆ナローチャネル効果やパンチスルーが顕著となるＮＡＮＤ型フラッシュメモリを構成する周辺回路中の高耐圧系のｎＭＩＳトランジスタＨＶＴｒが形成されるアクティブ領域ＡＡ−Ｈを取り囲む素子分離絶縁膜１１の側面に沿って、ｐ型のシリコン基板１０内にｐ型の不純物を導入した不純物層１６が少なくとも設けられることが望ましい。また、これに加えて、メモリセル領域のアクティブ領域ＡＡ−Ｍを取り囲む素子分離絶縁膜１１の側面に沿って、不純物層１６を設けると、より効果的である。ここで、ｐ型の不純物としては、半導体基板に対してｐ型の不純物として機能する元素であればよく、シリコン基板１０を用いる場合には、Ｂ，Ａｌ，Ｇａなどが望ましい。
【００３０】
つぎに、このような構造を有する周辺回路を構成する半導体装置の製造方法の手順について説明する。図４−１〜図４−２は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。ここでは、周辺回路領域の高耐圧系のｎＭＩＳトランジスタＨＶＴｒと低耐圧系のｐＭＩＳトランジスタＬＶＴｒと、メモリセルアレイ領域のメモリセルトランジスタＭＣを形成する場合を例に挙げて説明する。また、ここでは、各電界効果型トランジスタをチャネル長方向に沿った面で切断した際の断面図を用いて説明を行う。なお、以下では、周辺回路領域で素子分離絶縁膜１１によって分離されるｎ型ウェル１２、ｐ型ウェル１３の領域を、それぞれｐＭＩＳ形成領域ＲPMIS、ｎＭＩＳ形成領域ＲNMISという。また、複数のＮＡＮＤセルユニットが形成される領域をメモリセル領域ＲMという。
【００３１】
まず、ｐ型のシリコン基板１０の周辺回路領域内のｐＭＩＳトランジスタ形成領域ＲPMISにｎ型ウェル１２が形成され、ｎＭＩＳトランジスタ形成領域ＲNMISにｐ型ウェル１３が形成される。また、メモリセル領域ＲMにｎ型ウェル１４が形成され、このｎ型ウェル１４よりも浅い領域にｐ型ウェル１５が形成される。これらのウェル１２〜１５が形成されたシリコン基板１０の表面に、熱酸化法によってゲート絶縁膜２１となる絶縁膜１０１を形成する。ついで、絶縁膜１０１上に、ＣＶＤ（Chemical  Vapor  Deposition）法によって、第１のゲート電極２２となる第１のポリシリコン膜１０２と、例えばシリコン窒化膜からなるマスク膜１０３とを順に積層させる（図４−１（ａ））。
【００３２】
ついで、マスク膜１０３上にレジスト１０４を塗布し、リソグラフィ技術によって形成する素子分離溝の形状となるように露光し、後の工程で素子分離溝を形成しない領域にのみレジスト１０４が残るように現像を行って、マスクパタンを形成する（図４−１（ｂ））。
【００３３】
その後、ＲＩＥ（Reactive  Ion  Etching）によって、レジスト１０４をマスクにして、マスク膜１０３、第１のポリシリコン膜１０２、絶縁膜１０１およびシリコン基板１０を所定の深さまでエッチングして、素子分離溝１１１を形成する（図４−２（ａ））。このとき用いられるエッチングガスは、ＨＢｒやＣｌ2などのハロゲン系ガスやＣＦ4などのフロロカーボン系ガスなどの通常のエッチングに用いられるガスに、ＢＣｌ3を含ませたものである。
【００３４】
このＢＣｌ3をエッチングガスに含ませることによって、シリコン基板１０のエッチング時において、ＢＣｌ3を構成するＢが、エッチングによって形成された素子分離溝１１１の表面（側壁や底面）にドープされる。つまり、エッチングしながら、素子分離溝１１１の表面にＢをドープすることができる。これによって、素子分離溝１１１の表面に不純物層１６が形成される。
【００３５】
レジスト１０４を除去した後、成膜時に流動性を有するＳＯＧ（Spin  On  Glass）膜（塗布型絶縁膜）を素子分離溝１１１内に埋め込む。たとえば、ポリシラザンを塗布法によって素子分離溝１１１内に埋め込む。そして、加熱して素子分離絶縁膜１１を形成する（図４−２（ｂ））。このポリシラザンを塗布する際に有機溶媒を用いるので、加熱処理によって、素子分離溝１１１の周囲に有機溶媒を構成する炭素（Ｃ）などが残り固定電荷を形成してしまう。この固定電荷は、素子分離絶縁膜１１に接するシリコン基板１０の界面付近でマイナスの電荷（電子）を引き寄せてしまい、逆ナローチャネル効果やパンチスルーを生じさせる原因となってしまう。そこで、素子分離溝１１１の表面にＢなどのｐ型不純物となる元素を含む不純物層１６を形成することによって、固定電荷による影響を打ち消し、上記の逆ナローチャネル効果やパンチスルーを防ぐことが可能となる。
【００３６】
その後は、通常のメモリセルトランジスタ形成プロセスによって、周辺回路領域の低耐圧系のｐＭＩＳトランジスタＬＶＴｒと高耐圧系のｎＭＩＳトランジスタＨＶＴｒ、メモリセル領域の選択ゲートトランジスタＳＧ１，ＳＧ２とメモリセルトランジスタＭＣが形成される。
【００３７】
つまり、素子分離絶縁膜１１で囲まれた領域内に、フォトリソグラフィ技術とエッチング技術を用いて、第１のポリシリコン膜１０２と絶縁膜１０１とを所定の形状にパターニングして、第１のゲート電極２２とゲート絶縁膜２１の積層構造を形成する。ついで、積層構造を形成したシリコン基板１０上に、ＣＶＤ法によって、電極間絶縁膜２３となる絶縁膜を形成する。このとき、周辺回路領域に形成されるＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒと、メモリセル領域に形成される選択ゲートトランジスタＳＧ１，ＳＧ２の形成領域には、電極間絶縁膜２３に開口部２７を形成し、下層の第１のゲート電極２２を露出させる。その後、ＣＶＤ法によって第２のゲート電極２４となる第２のポリシリコン膜を形成する。ついで、周辺回路領域に形成されるＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒと、メモリセル領域に形成される選択ゲートトランジスタＳＧ１，ＳＧ２およびメモリセルトランジスタＭＣとが、所定のゲート長となるように、ＲＩＥ法によってゲート加工が実施される。これによって、周辺領域におけるＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒのゲート構造２５と、メモリセル領域における選択ゲートトランジスタＳＧ１，ＳＧ２のゲート構造２５ＳおよびメモリセルトランジスタＭＣの積層ゲート構造２５Ｍが形成される。
【００３８】
その後、低耐圧系のｐＭＩＳトランジスタＬＶＴｒのゲート構造２５をマスクとして、ｐＭＩＳトランジスタ形成領域ＲPMISのシリコン基板１０表面にＢなどのｐ型不純物をイオン注入によってドープし、高耐圧系のｎＭＩＳトランジスタＨＶＴｒのゲート構造２５と選択ゲートトランジスタＳＧ１，ＳＧ２のゲート構造２５ＳおよびメモリセルトランジスタＭＣの積層ゲート構造２５Ｍをマスクとして、ｎＭＩＳトランジスタ形成領域ＲNMISとメモリセル領域ＲMのシリコン基板１０表面にＰなどのｎ型不純物をイオン注入によってドープし、熱処理によって活性化させて、それぞれにソース／ドレイン領域２６Ｐ，２６Ｎ，２６ＳＳ，２６ＳＭ，２６ＳＤ，２６Ｍを形成する。
【００３９】
ついで、第１の層間絶縁膜３０を形成した後、周辺回路領域のソース／ドレイン領域２６Ｐ，２６Ｎに対応する第１の層間絶縁膜３０の位置にコンタクトプラグＣＰ１を形成し、第２のゲート電極２４上の所定の位置にコンタクトプラグＣＰ２を形成する。また、選択ゲートトランジスタＳＧ１のドレイン領域２６ＳＤに対応する第１の層間絶縁膜３０の位置にビット線コンタクトＢＣを形成し、選択ゲートトランジスタＳＧ２のソース領域２６ＳＳに対応する位置にソース線コンタクトＳＣを形成する。その後、コンタクトプラグＣＰ１，ＣＰ２，ＢＣ，ＳＣの形成位置を含む第１の層間絶縁膜３０上に第１の配線層Ｍ１（Ｍ１−１〜Ｍ１−３，ＳＬ）を形成する。そして、第１の層間絶縁膜３０上に第２の層間絶縁膜４０を形成した後、第１の配線層Ｍ１−２，Ｍ１−３と接続するために形成したビアホールにそれぞれビアプラグＶＰ１，ＶＰ２を埋め込み、ビアプラグＶＰ１，ＶＰ２の形成位置を含む第２の層間絶縁膜４０上に第２の配線層Ｍ２，ＢＬを形成することによって、図２−１〜図３−３に示される半導体装置が得られる。
【００４０】
この第１の実施の形態によれば、素子分離溝１１１を形成するエッチング時に、エッチングガスにＢＣｌ3を含ませたので、素子分離溝１１１の形成と同時に、形成された素子分離溝１１１の表面にｐ型不純物を含む不純物層１６を形成することができる。これによって、従来の半導体装置の製造工程では、逆ナローチャネル効果やパンチスルーを抑制するために、通常用いられるエッチングガスで素子分離溝１１１を形成した後、素子分離溝１１１の表面にＢなどのｐ型不純物を含む不純物層１６を形成するための別の工程をさらに追加する必要があったが、この第１の実施の形態では、不純物層１６を形成するための別の工程を追加することなく、エッチングと同時に不純物層１６を形成することができるという効果を有する。また、これによって製造されるｎＭＩＳトランジスタ、特に高耐圧系の周辺トランジスタの駆動特性の劣化を抑制することができるという効果も有する。
【００４１】
（第２の実施の形態）
第１の実施の形態では、ＢＣｌ3を含むエッチングガスを用いて、すべての素子分離溝を形成していた。この第２の実施の形態では、素子分離溝の側面および底面を形成するシリコン基板の表面に形成される不純物層に含まれるｐ型不純物の濃度を調整する方法について説明する。
【００４２】
図５は、エッチング深さと不純物層に含まれるＢの濃度との関係を示す図である。この図において、横軸は、ＢＣｌ3を含むエッチングガスを用いたシリコン基板のエッチング深さを示し、縦軸はエッチングによって形成された素子分離溝の表面に形成される不純物層に含まれるＢ濃度を示している。この図に示されるように、エッチング深さ（またはエッチング時間）が増加するにしたがって、不純物層に含まれるＢ濃度は増加していき、エッチング深さと不純物層に含まれるＢの濃度との間には、相関関係が存在する。
【００４３】
ここで、不純物層の濃度の制御方法について説明する。不純物層に求められるＢ濃度をｃとすると、濃度ｃを得るために必要なシリコン基板のエッチング深さは、図５の関係を用いてΔｄと求められる。つまり、素子分離溝として形成する最終的な深さｄ１よりもΔｄだけ浅く通常のエッチングガス（ＢＣｌ3を含まないエッチングガス）でエッチングし、素子分離溝の深さがｄ１−Δｄに到達した時点で、ＢＣｌ3を含むエッチングガスで深さΔｄだけエッチングすることによって、所望の深さｄ１を有する素子分離溝の側面と底面には、所望の濃度ｃのＢを含む不純物層が形成されることになる。なお、ここでは、素子分離溝の深さの基準を、シリコン基板の表面としているが、シリコン基板上に形成される膜を基準としても同様である。
【００４４】
つぎに、この第２の実施の形態による半導体装置の製造方法について説明する。図６−１〜図６−２は、この第２の実施の形態による半導体装置の製造方法の一例を模式的に示す断面図である。まず、第１の実施の形態の図４−１（ａ）〜（ｂ）に示したように、ｐ型のシリコン基板１０の表面に、絶縁膜１０１、第１のポリシリコン膜１０２およびマスク膜１０３を順に積層させ、その上にレジスト１０４を塗布し、露光現像処理によって、素子分離溝を形成しない領域にのみレジスト１０４が残るようにマスクを形成する。
【００４５】
ついで、通常のＢＣｌ3を含まないエッチングガスを用いたＲＩＥ法によって、レジスト１０４をマスクとして、マスク膜１０３、第１のポリシリコン膜１０２、ゲート絶縁膜２１およびシリコン基板１０をエッチングして素子分離溝１１１を形成する（図６−１）。このとき、シリコン基板１０の表面からの深さが、所望の深さｄ１よりも浅い深さｄ２（＝ｄ１−Δｄ）となるまでエッチングを行う。つまり、最終的な素子分離溝１１１の深さｄ１よりもΔｄだけ浅い位置まで通常のエッチングガスを用いたエッチングを行う。
【００４６】
素子分離溝１１１のシリコン基板１０の表面からの深さがｄ２に到達した後、エッチングガスにＢＣｌ3を含ませ、ＲＩＥ法によってシリコン基板１０をさらに深さΔｄだけエッチングする（図６−２）。上述したように、このＢＣｌ3を含むエッチングガスで、ｄ２よりもさらにΔｄだけエッチングすることで、所望の深さがｄ１の素子分離溝１１１が形成される。そして、このエッチング時に、素子分離溝１１１の側面と底面には、図５に示される関係から所望の濃度ｃのＢを含む不純物層１６が形成される。その後は、第１の実施の形態の図４−２（ｂ）以降の処理が行われる。
【００４７】
なお、ここでは、エッチング深さと不純物層１６に含まれるＢ濃度との関係に基づいて、不純物層１６に含まれるＢ濃度の制御を行うようにしているが、シリコン基板１０などのエッチングレートがわかれば、エッチング時間によって、不純物層１６に含まれるＢ濃度の制御を行うことができる。
【００４８】
この第２の実施の形態によれば、エッチング量またはエッチング時間によって、素子分離溝１１１の側面と底面に形成される不純物層１６のｐ型不純物の濃度を制御することができるという効果を有する。その結果、不純物層１６の形成に、逆ナローチャネル効果やパンチスルーを引き起こさない最低限の量のｐ型不純物を用いるだけでよく、資源を有効に利用することができる。
【００４９】
（第３の実施の形態）
逆ナローチャネル効果やパンチスルーは、主に高耐圧系のｎＭＩＳトランジスタやメモリセル領域で問題となるので、この第３の実施の形態では、フラッシュメモリの周辺回路の高耐圧系のｎＭＩＳトランジスタ形成領域とメモリセル領域を取り囲む素子分離絶縁膜の側面と底面に沿ったｐ型のシリコン基板の表面にのみ、ｐ型不純物を導入した不純物層を設けるようにした半導体装置の製造方法について説明する。
【００５０】
図７−１〜図７−３は、この第３の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず、第１の実施の形態の図４−１（ａ）〜（ｂ）に示したように、ｐＭＩＳトランジスタ形成領域ＲPMISにｎ型ウェル１２が形成され、ｎＭＩＳトランジスタ形成領域ＲNMISにｐ型ウェル１３が形成され、メモリセル領域ＲMにｎ型ウェル１４とｐ型ウェル１５が形成されたｐ型のシリコン基板１０の表面に、絶縁膜１０１、第１のポリシリコン膜１０２およびマスク膜１０３を順に積層させ、その上にレジスト１０４を塗布し、露光現像処理によって、素子分離溝を形成しない領域にのみレジスト１０４が残るようにマスクを形成する。
【００５１】
ついで、通常のＢＣｌ3を含まないエッチングガスを用いたＲＩＥ法によって、レジスト１０４をマスクとして、所望の深さｄ１よりも浅い深さｄ３まで、マスク膜１０３、第１のポリシリコン膜１０２、絶縁膜１０１およびシリコン基板１０をエッチングして、素子分離溝１１１を形成する（図７−１）。
【００５２】
深さｄ３に到達した後、エッチング処理を中断し、レジスト１０４を除去する。その後、素子分離溝１１１を形成したシリコン基板１０上（マスク膜１０３上）に、レジスト１０５を塗布し、リソグラフィ技術によって周辺回路のｐＭＩＳトランジスタ形成領域ＲPMISのみマスクされるように露光、現像を行う。これによって、ｐＭＩＳトランジスタ形成領域ＲPMISのみレジスト１０５によってマスクされ、ｎＭＩＳトランジスタ形成領域ＲNMISとメモリセル領域ＲMはマスクされない状態となる（図７−２）。
【００５３】
その後、エッチングガスにＢＣｌ3を含ませ、レジスト１０５をマスクとしてＲＩＥ法によってシリコン基板１０を所定の深さ（時間）エッチングする（図７−３（ａ））。このとき、マスクされていないｎＭＩＳトランジスタ形成領域ＲNMISとメモリセル領域ＲMのみさらに深さｄ１までエッチングされ、素子分離溝１１１Ａの内面（側面と底面）には、Ｂを含む不純物層１６が形成される。なお、このとき、第２の実施の形態で説明したように、このＢＣｌ3を含むエッチングガスで深さΔｄ（または時間ｔ）だけエッチングすることによって、最終的な深さｄ１の素子分離溝１１１Ａが形成されるときに、その側面と底面には所望の濃度ｃのＢを含む不純物層１６を形成することができる。
【００５４】
そして、ｐＭＩＳトランジスタ形成領域ＲPMISに形成されたレジスト１０５を、有機溶媒などを用いて除去する（図７−３（ｂ））。このとき、ｐＭＩＳトランジスタ形成領域ＲPMISに形成される素子分離溝１１１の深さｄ３よりもｎＭＩＳトランジスタ形成領域ＲNMISとメモリセル領域ＲMに形成される素子分離溝１１１Ａの深さｄ１の方が、ＢＣｌ3を含むエッチングガスで余分にエッチングを行った分、深くなっている。その後は、第１の実施の形態の図４−２（ｂ）以降の処理が行われる。
【００５５】
この第３の実施の形態によれば、シリコン基板１０内の素子分離溝１１１の形成を同時に行った後、ｐ型不純物を含む不純物層１６を形成したい素子分離溝１１１にのみｐ型不純物を含むガスを用いてエッチングを行うようにしたので、必要な領域にのみｐ型不純物を添加することができるという効果を有する。
【００５６】
（第４の実施の形態）
第３の実施の形態では、所望の領域にのみｐ型不純物を導入した不純物層を設ける半導体装置の製造方法について説明した。この第４の実施の形態では、第３の実施の形態と異なる方法で、所望の領域にのみｐ型不純物を導入した不純物層を設けることができる半導体装置の製造方法について説明する。
【００５７】
図８−１〜図８−２は、この第４の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である。まず、第１の実施の形態の図４−１（ａ）〜図４−２（ａ）に示したように、ｐＭＩＳトランジスタ形成領域ＲPMISにｎ型ウェル１２が形成され、ｎＭＩＳトランジスタ形成領域ＲNMISにｐ型ウェル１３が形成され、メモリセル領域ＲMにｎ型ウェル１４とｐ型ウェル１５が形成されたｐ型のシリコン基板１０の表面に、絶縁膜１０１、第１のポリシリコン膜１０２およびマスク膜１０３を順に積層させ、その上にレジスト１０４を塗布し、露光現像処理によって、素子分離溝を形成しない領域にのみレジスト１０４が残るようにマスクを形成する。さらに、ＢＣｌ3を含むエッチングガスを用いたＲＩＥ法によって、レジスト１０４をマスクにして、マスク膜１０３、第１のポリシリコン膜１０２、絶縁膜１０１およびシリコン基板１０を所定の深さｄ１までエッチングして、素子分離溝１１１を形成する。
【００５８】
ついで、レジスト１０４を除去した後、素子分離溝１１１を形成したシリコン基板１０上（マスク膜１０３上）に、レジスト１０６を塗布し、リソグラフィ技術によって周辺回路のｎＭＩＳトランジスタ形成領域ＲNMISとメモリセル領域ＲMがマスクされるように露光、現像を行う。これによって、ｎＭＩＳトランジスタ形成領域ＲNMISとメモリセル領域ＲMがレジスト１０６によってマスクされ、ｐＭＩＳトランジスタ形成領域ＲPMISはマスクされない状態となる（図８−１（ａ））。
【００５９】
その後、ＢＣｌ3を含まない通常のエッチングガスを用いたＲＩＥ法によって、シリコン基板１０を所定の時間（または深さ）エッチングする（図８−１（ｂ））。このとき、マスクされていないｐＭＩＳトランジスタ形成領域ＲPMISのみさらにエッチングされ、ｐＭＩＳトランジスタ形成領域ＲPMISの素子分離溝１１１Ｂの側面と底面に形成されたＢを含む不純物層１６が除去される。
【００６０】
そして、ｎＭＩＳトランジスタ形成領域ＲNMISとメモリセル領域ＲMに形成されたレジスト１０６を、有機溶媒などを用いて除去する（図８−２）。このとき、ｎＭＩＳトランジスタ形成領域ＲNMISとメモリセル領域ＲMに形成される素子分離溝１１１の深さｄ１よりもｐＭＩＳトランジスタ形成領域ＲPMISに形成される素子分離溝１１１Ｂの深さｄ４の方が、通常のエッチングガスで余分にエッチングを行った分、深くなっている。その後は、第１の実施の形態の図４−２（ｂ）以降の処理が行われる。
【００６１】
この第４の実施の形態によっても、第３の実施の形態と同様の効果を得ることができる。
【００６２】
（第５の実施の形態）
上述した説明では、エッチングガスに、ＢＣｌ3などの半導体基板に対してｐ型不純物となる元素を含み、そのガス自体がエッチング機能を有するガスを含ませるようにしていた。しかし、半導体基板に対してｐ型不純物となる元素を含み、そのガス自体がエッチング機能を有するガスを得ることが難しい場合もある。そこで、この第５の実施の形態では、素子分離溝のエッチング時において、半導体基板の表面付近に、半導体基板に対してｐ型不純物となる元素を含み、そのガス自体がエッチング機能を有さないｐ型不純物含有ガスを用いたエッチング方法について説明する。
【００６３】
図９は、第５の実施の形態によるエッチング方法の一例を模式的に示す図である。エッチング装置２００は、エッチング室２０１内に、一対の電極２０２，２０３が互いに対向して設けられている。この一対の電極２０２，２０３のうち一方の電極２０２は、シリコン基板などの半導体基板２２０を保持する基板ホルダとしての役割を有するとともに、高周波電源２１０に接続されている。また、これらの電極２０２，２０３の間には、エッチングガスをエッチングガス貯留部２０４からエッチング室２０１内に供給するためのエッチングガス供給口２０５が設けられている。さらに、基板ホルダとなる電極２０２に保持される半導体基板２２０の表面付近には、エッチング機能を有さないｐ型不純物含有ガスを、ｐ型不純物含有ガス貯留部２０６から供給するためのｐ型不純物含有ガス供給口２０７が設けられている。このｐ型不純物含有ガス供給口２０７は、エッチングガス供給口２０５よりも基板ホルダとなる電極２０２に近い側に設けられている。
【００６４】
このようなエッチング装置２００の基板ホルダとしての電極２０２に半導体基板２２０を保持させ、対向する電極２０３との間にエッチングガス供給口２０５からエッチングガスを流すとともに、半導体基板２２０の表面付近にｐ型不純物含有ガス供給口２０７からｐ型不純物含有ガスを供給する。そして、２つの電極２０２，２０３間に高周波電圧を印加することによって、エッチングが行われる。このとき、半導体基板２２０の表面付近にｐ型不純物含有ガスが供給されるので、半導体基板２２０の方向に加速されるエッチングガスの一部が、ｐ型不純物含有ガスを叩き、それによって、素子分離溝の内面にｐ型不純物含有ガスを導入することが可能となる。
【００６５】
この第５の実施の形態によれば、エッチング機能を有さないｐ型不純物の元素を含むｐ型不純物含有ガスをエッチング対象となる基板表面付近に供給してエッチングを行うようにしたので、エッチング機能を有さないｐ型不純物含有ガスを用いた場合でも素子分離溝の内面にｐ型不純物となる元素を供給することができるという効果を有する。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態が適用される半導体装置の全体構成の一例を示す図である。
【図２−１】周辺回路内の周辺トランジスタの構造の一例を示す平面図である。
【図２−２】図２−１のＡ−Ａ断面図である。
【図２−３】図２−１のＢ−Ｂ断面図である。
【図２−４】図２−１のＣ−Ｃ断面図である。
【図３−１】複数のメモリセルが設けられるメモリセル領域の構造の一例を示す平面図である。
【図３−２】図３−１のＤ−Ｄ断面図である。
【図３−３】図３−２のＥ−Ｅ断面図である。
【図４−１】第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４−２】第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図５】エッチング深さと不純物層に含まれるＢの濃度との関係を示す図である。
【図６−１】この第２の実施の形態による半導体装置の製造方法の一例を模式的に示す断面図である（その１）。
【図６−２】この第２の実施の形態による半導体装置の製造方法の一例を模式的に示す断面図である（その２）。
【図７−１】この第３の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図７−２】この第３の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図７−３】この第３の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図８−１】この第４の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その１）。
【図８−２】この第４の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その２）。
【図９】第５の実施の形態によるエッチング方法の一例を模式的に示す図である。
【符号の説明】
【００６７】
１０…シリコン基板、１１…素子分離絶縁膜、１２，１４…ｎ型ウェル、１３，１５…ｐ型ウェル、１６…不純物層、２１…ゲート絶縁膜、２２…第１のゲート電極、２３…電極間絶縁膜、２４…第２のゲート電極、２５，２５Ｓ…ゲート構造、２５Ｍ…積層ゲート構造、２６Ｐ，２６Ｎ，２６ＳＭ，２６Ｍ…ソース／ドレイン領域、２６ＳＤ…ドレイン領域、２６ＳＳ…ソース領域、２７…開口部、３０…第１の層間絶縁膜、４０…第２の層間絶縁膜、１０１…絶縁膜、１０２…ポリシリコン膜、１０３…マスク膜、１０４〜１０６…レジスト、１１１，１１１Ａ，１１１Ｂ…素子分離溝、ＨＶＴｒ…ｎＭＩＳトランジスタ、ＬＶＴｒ…ｐＭＩＳトランジスタ、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＭＣ…メモリセルトランジスタ。
【図１】
2010114131.tif 000003
【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４−１】
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【図４−２】
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【図５】
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【図６−１】
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【図６−２】
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【図７−１】
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【図７−２】
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【図７−３】
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【図８−１】
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【図８−２】
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【図９】
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