(57)【要約】【課題】可変容量ダイオードの最小サイズに制限を有する半導体集積化プロセスによる複数のバッファ回路を用いたＶＣＯにおいて、制御電圧の変化に対する発振周波数の変化を必要に応じて小さくできるようにしたバッファ回路を提供すること。【解決手段】カスコード接続されたトランジスタＱ１〜Ｑ４とＬ１、Ｌ２  インダクタＬ１、Ｌ２により形成されているバッファ回路において、時定数回路素子を構成する可変容量ダイオードＤ１、Ｄ２をトランジスタＱ３、Ｑ４のソース端子側に接続したもの。基本動作上でトランジスタＱ３、Ｑ４のソース端子の電圧変動が小さくなるので、電圧制御端子Ｖcont１に印加する電圧を変化させたときの可変容量ダイオードＤ１、Ｄ２による静電容量の変化が小さくなる。制御電圧の変化に対して静電容量の変化が小さくなれば、ＶＣＯに適用したときに制御電圧の変化に対する発振周波数の変化が抑制され、安定度が向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
各々のエミッタ端子又はソース端子が電流源を介して共通電位点に接続された第１及び第２のトランジスタと、エミッタ端子又はソース端子が前記第１のトランジスタのコレクタ端子又はドレイン端子に接続され、コレクタ端子又はドレイン端子が第１のインダクタを介して共通直流電圧点に接続された第３のトランジスタと、エミッタ端子又はソース端子が前記第２のトランジスタのコレクタ端子又はドレイン端子に接続され、コレクタ端子又はドレイン端子が第２のインダクタを介して前記共通直流電圧点に接続された第４のトランジスタとを備えたバッファ回路において、
前記第１及び第２のトランジスタのコレクタ端子又はドレイン端子の間にカソードとアノードの一方の端子が接続され他方の端子が共通の電圧制御端子に接続された第１及び第２の可変容量ダイオードを設け、
前記第１及び第２のトランジスタのベース端子又はゲート端子に入力信号を供給し、前記第３及び第４のトランジスタのコレクタ端子又はドレイン端子から出力信号を取り出すように構成したことを特徴とするバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量ダイオードを備えたバッファ回路に係り、特に電圧制御発振回路に好適なバッファ回路に関する。
【背景技術】
【０００２】
通信システムにおいては、例えば送信機の搬送波源や受信機の局部信号源として周波数安定度の高いクロック信号源が必要で、このため、従来からＰＬＬ回路(Phase Locked Loop：フェーズ・ロックド・ループ)が用いられている。が、これにはＶＣＯ(Voltage Controlled Oscillator)と呼ばれている電圧制御発振回路が欠かせない。
例えば図８はＰＬＬ回路の一例であるが、図示のように、ＶＣＯ１を備え、これに水晶発振器２、位相比較器３、それに１／Ｎ分周器４を加えて構成されている。
【０００３】
この場合、まず、水晶発振器２から出力される基準周波数ｆ0 の発振信号を位相比較器３に入力し、その出力をＶＣＯ１の電圧制御端子Ｖcont１に入力してＶＣＯ１の発振周波数を制御する。そして、このＶＣＯ１の出力を１／Ｎ分周器４により分周し、基準周波数ｆ0 と同じ周波数の信号ｆ0’として位相比較器３に供給して、水晶発振器２から供給されている基準周波数ｆ0 と位相比較し、両者の位相が一致するようにＶＣＯ１の発振周波数を制御することにより、水晶発振器２の基準周波数ｆ0 と同じ周波数精度と安定度を備え、基準周波数ｆ0 のＮ倍の周波数の信号Ｎ×ｆ0 が得られるようにしたものである。
【０００４】
このとき、水晶発振器２は、温度・電源電圧等の環境変動に耐性を持ち、周波数精度と安定度が高い水晶振動子により基準周波数ｆ0 の信号を発生するので、極めて高精度で高安定度が得られる。
しかし、水晶振動子は、１００ＭＨｚ程度までは任意の発振周波数に対応したものが得られるが、それ以上の周波数には対応できない。そこで、水晶振動子の共振周波数以上の周波数のクロック信号に対してはＰＬＬ回路を用いるようにしているのである。
そして、このＰＬＬ回路のＶＣＯとしては、可変容量ダイオードを時定数回路素子に使用した非安定マルチバイブレータが一般に用いられている。
【０００５】
ここで、図９は、この非安定マルチバイブレータによるＶＣＯの一例で、図示のように、交差接続した一対のＦＥＴＭ１、Ｍ２を用い、これにアノード同士が接続された一対の可変容量ダイオードＣ１ａ、Ｃ２ａとインダクタンス素子Ｌ１、Ｌ２を接続し、可変容量ダイオードＣ１ａ、Ｃ２ａとインダクタンス素子Ｌ１、Ｌ２の時定数により決まる周波数で発振するようにしたもので、このとき可変容量ダイオードＣ１ａ、Ｃ２ａのアノードに印加される制御電圧ＴＶｃ１を変えることによりＶＣＯとして動作する。
【０００６】
ところで、この図９に示したＶＣＯは、非安定マルチバイブレータの時定数回路素子としてインダクタンス素子を用いたものであるが、抵抗素子と可変容量ダイオードを時定数回路素子とした非安定マルチバイブレータによるＶＣＯも従来から知られている(例えば、特許文献１など参照)。
一方、複数のバッファ回路をリング状に接続し、正帰還ループを形成することにより発振回路を構成し、これに可変容量ダイオードを適用してＶＣＯを得る技法も知られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特公平７−７３２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記従来技術は、半導体集積化プロセスによるＶＣＯにおける発振周波数の可変範囲に配慮がされておらず、周波数制御電圧に対する発振周波数の可変範囲を所望の範囲内に納めるのが難しいという問題があった。
半導体プロセスによる可変容量ダイオードの場合、その最小サイズは、適用される半導体プロセスの能力により自動的に決定され、それ以下のサイズは得られないから、その静電容量の最小値に制限が生じてしまうことになる。
従って、半導体プロセスによるＶＣＯの場合、可変容量ダイオードの最小サイズに限度があることから、ＶＣＯの周波数制御電圧に対する発振周波数の可変範囲を所望の範囲内に納めるのか困難になってしまうのである。
【０００９】
ＰＬＬ回路では、ＶＣＯの周波数制御電圧に対する発振周波数の可変範囲が広い場合、ループの収斂が速くなる反面、僅かな外乱に対してもループが敏感に応答してしまうので、かえってループが不安定になってしまうことになり、従って、ＶＣＯの周波数制御電圧に対する発振周波数の可変範囲を所望の範囲内に納める必要があるのである。
本発明の目的は、可変容量ダイオードの最小サイズに制限を有する半導体集積化プロセスによる複数のバッファ回路を用いたＶＣＯにおいて、制御電圧の変化に対する発振周波数の変化を必要に応じて小さくできるようにしたバッファ回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的は、各々のエミッタ端子又はソース端子が電流源を介して共通電位点に接続された第１及び第２のトランジスタと、エミッタ端子又はソース端子が前記第１のトランジスタのコレクタ端子又はドレイン端子に接続され、コレクタ端子又はドレイン端子が第１のインダクタを介して共通直流電圧点に接続された第３のトランジスタと、エミッタ端子又はソース端子が前記第２のトランジスタのコレクタ端子又はドレイン端子に接続され、コレクタ端子又はドレイン端子が第２のインダクタを介して前記共通直流電圧点に接続された第４のトランジスタとを備えたバッファ回路において、前記第１及び第２のトランジスタのコレクタ端子又はドレイン端子の間にカソードとアノードの一方の端子が接続され他方の端子が共通の電圧制御端子に接続された第１及び第２の可変容量ダイオードを設け、前記第１及び第２のトランジスタのベース端子又はゲート端子に入力信号を供給し、前記第３及び第４のトランジスタのコレクタ端子又はドレイン端子から出力信号を取り出すようにして達成される。
【発明の効果】
【００１１】
本発明によれば、半導体集積化プロセスによるバッファ回路の制御電圧変化に対する静電容量の変化を通常の場合よりも小さくすることができ、従って、複数のバッファ回路によるＶＣＯを用いたＰＬＬにおいて、更に周波数の安定化が図れ、高精度化を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係るバッファ回路の第１の実施の形態を示す回路図である。
【図２】本発明に係るバッファ回路の第２の実施の形態を示す回路図である。
【図３】本発明の第１の実施形態によるバッファ回路の機能ブロック図である。
【図４】本発明に係るバッファ回路を用いたＶＣＯの一例を示す機能ブロック図である。
【図５】本発明に係るバッファ回路を用いたＶＣＯの詳細を示す回路図である。
【図６】本発明に係るバッファ回路を用いたＶＣＯの他の一例を示す機能ブロック図である。
【図７】本発明に係るバッファ回路を用いたＶＣＯの特性図である。
【図８】ＰＬＬ回路の基本構成を示すブロック図である。
【図９】非安定マルチバイブレータによるＶＣＯの一例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明のバッファ回路について、図示の実施の形態により詳細に説明する。
ここで、図１は、本発明に係るバッファ回路の第１の実施形態で、図示のように、ソース端子を共通に接続した第１と第２のトランジスタＱ１、Ｑ２と、ゲート端子を共通に接続した第３と第４のトランジスタＱ３、Ｑ４を備え、トランジスタＱ１、Ｑ２のドレイン端子とトランジスタＱ３、Ｑ４のソース端子を接続してカスコードトランジスタ回路を形成し、その上で一方の端子(例えばアノード)が共通に接続された第１と第２の可変容量ダイオードＤ１、Ｄ２がトランジスタＱ１、Ｑ２のドレイン端子とトランジスタＱ３、Ｑ４のソース端子の夫々の接続点の間に接続されている。
【００１４】
そして、トランジスタＱ１のゲート端子を入力端子Ｖinｐとし、トランジスタＱ２のゲート端子は入力端子Ｖinｎとし、各々のソース端子には電流源Ｉ１が接続され、これを介して共通電位点(いわゆるアース)に接続されている。
また、トランジスタＱ３、Ｑ４のゲート端子は共通に接続された上で直流電圧Ｖcas が印加され、各々のドレイン端子は夫々インダクタＬ１、Ｌ２を介して共通の直流電圧点、すなわち直流電源電圧Ｖdd に接続されている。
このとき、トランジスタＱ３、Ｑ４のドレイン端子には更に第５と第６のトランジスタＱ５、Ｑ６のゲート端子が夫々接続されている。
そして、これらトランジスタＱ５、Ｑ６のソース端子は夫々電流源Ｉ２、Ｉ３に接続された上で、各々のソース端子から出力端子Ｖoutｎと出力端子Ｖoutｐが夫々引き出されている。
【００１５】
このとき可変容量ダイオードＤ１、Ｄ２は、電圧制御端子Ｖcont１に印加される電圧を変えることにより静電容量値が変化する、いわゆるバラクタダイオードであり、従って、このとき電圧制御端子Ｖcont１に印加される電圧は、可変容量ダイオードＤ１、Ｄ２を静電容量素子として動作させるために必要な逆バイアス電圧でもあるので、印加時には極性に注意を要する。
【００１６】
そこで、この図１のバッファ回路は、電流源Ｉ１からトランジスタＱ１、Ｑ２のソース端子に電流が供給され、電流源Ｉ２、Ｉ３からトランジスタＱ５、Ｑ６のソース端子に電流が供給され、インダクタＬ１、Ｌ２の一端とトランジスタＱ５、Ｑ６のドレイン端子に直流電源電圧Ｖdd が印加されることを前提として動作し、入力端子Ｖinｐ、ＶinｎからトランジスタＱ１、Ｑ２のゲート端子に信号が入力され、これと共に直流電圧Ｖcas をトランジスタＱ３、Ｑ４のゲート端子に印加した上で、電圧制御端子Ｖcont１に印加する電圧を変えて静電容量値を変化させたとき、負荷であるインダクタＬ１、Ｌ２で発生した信号がそれぞれトランジスタＱ５、Ｑ６のゲート端子に印加されることにより、出力端子Ｖoutｎ、Ｖoutｐから出力信号が得られることになる。
【００１７】
ここで、この図１のバッファ回路の場合、図示のように、可変容量ダイオードＤ１、Ｄ２がトランジスタＱ３、Ｑ４のソース端子側に接続されている。
このため電圧制御端子Ｖcont１に印加される電圧を変化させたときの基本動作として、トランジスタＱ３、Ｑ４のソース端子における電圧の変化が少なくなり、この結果、電圧制御端子Ｖcont１に印加される電圧に比較して、可変容量ダイオードＤ１、Ｄ２の静電容量の変化が小さくなる。
このように制御電圧の変化に対して静電容量の変化が小さければ、後述するように、発振回路に適用したとき、制御電圧の変化に対する発振周波数の変化を小さくすることができ、結果として、更に周波数の安定化が図れ、高精度化が得られることになる。
【００１８】
次に、図２は、本発明のバッファ回路の第２の実施形態を示したもので、このバッファ回路は、図１に示した第１の実施形態によるバッファ回路に、更に第３及び第４の可変容量ダイオードＤ３、Ｄ４を付加したものであり、具体的に説明すると、まず、これら第３及び第４の可変容量ダイオードＤ３、Ｄ４は一方の端子が共通に接続されている。
そして、可変容量ダイオードＤ３は、他端がトランジスタＱ３のドレイン端子に接続され、可変容量ダイオードＤ４は、他端がトランジスタＱ４のドレイン端子に接続されている。ここでも、可変容量ダイオードＤ３、Ｄ４は、一端に電圧制御端子Ｖcont２が接続され、これに印加される電圧が変えられることにより静電容量値が変化するバラクタダイオードである。
【００１９】
従って、このバッファ回路は、可変容量ダイオードＤ１、Ｄ２の一端に接続された第１の電圧制御端子Ｖcont１と、可変容量ダイオードＤ３、Ｄ４の一端に接続された第２の電圧制御端子Ｖcont２の２種の周波数制御入力を有するものとして構成されていることになるが、しかし、これらの電圧制御端子Ｖcont１、Ｖcont２は、基本動作として動的に切り替えて使用されるものではなく、電圧制御端子Ｖcont１をメインとし、これに印加される電圧を変えて可変容量ダイオードＤ１、Ｄ２の静電容量を制御するものである。
【００２０】
従って、電圧制御端子Ｖcont２については、後述するように、バッファ回路を列設してＶＣＯ(電圧制御発振器)を構成したとき、調整用の直流電圧を印加して予め目標とする発振周波数に近づけておくためのものである。
一方、電圧制御端子Ｖcont１については、あくまでもＰＬＬループに含まれるものであり、このためＰＬＬ回路の位相比較器の出力に接続されるものである。
これはＰＬＬ回路のＶＣＯを構成するとき、電圧制御端子Ｖcont１にＰＬＬループの電圧が印加されるようにした方が、電圧制御端子Ｖcont２に電圧印加するよりも周波数安定化の点で有利なためであり、このことは本発明の趣旨でもある。
【００２１】
ここで、図２のバッファ回路を機能ブロックとして示した場合、図３に示すようになる。このとき図１のバッファ回路の場合、電圧制御端子Ｖcont１だけを有し、電圧制御端Ｖcont２は無いが、以下の説明では、図３の機能ブロックは、図１のバッファ回路と図２のバッファ回路の双方を表わす。
そして、この図３のバッファ回路は、或る正相入力信号(ポジティブｐ)を入力端子Ｖin１から入力し、この正相信号とは１８０度位相が反転された負相入力信号(ネガティブｎ)を入力端子Ｖin２から入力したとき、出力端子Ｖout１から負相出力信号を出力し、出力端子Ｖout２から正相出力信号を出力するものである。
【００２２】
次に、図４は、図３に示したバッファ回路ＢＵＦ１及びそれを簡易化したバッファ回路ＢＵＦ２〜４(バッファ回路ＢＵＦ１から可変容量ダイオードＤ１〜Ｄ４、電圧制御端子Ｖcont１、Ｖcont２を取り除いた構成のもの)をリング状に接続して構成したＶＣＯの一例を示す機能ブロック図であり、図５は、図４に示すＶＣＯを具体化した回路の一例である。
この図５によれば、バッファ回路ＢＵＦ１が図２に示したバッファ回路に相当し、バッファ回路ＢＵＦ２〜４は、バッファ回路ＢＵＦ１からバッファ回路ＢＵＦ１から可変容量ダイオードＤ１〜Ｄ４、電圧制御端子Ｖcont１、Ｖcont２を取り除いて簡略化したものであることが判る。
【００２３】
そして、まず、バッファ回路ＢＵＦ１の正相用入力端子Ｖinｐ(Ｖin１相当)には、バッファ回路ＢＵＦ３の負相用出力端子Ｖoutｎ(Ｖout１相当)が接続され、バッファ回路ＢＵＦ１の負相用入力端子Ｖinｎ(Ｖin２相当)には、バッファ回路ＢＵＦ３の正相用出力端子Ｖoutｐ(Ｖout２相当)が接続されている。
次に、バッファ回路ＢＵＦ１〜バッファ回路ＢＵＦ３の負相用出力端子Ｖoutｎはバッファ回路ＢＵＦ２〜バッファ回路ＢＵＦ４の夫々の正相用入力端子Ｖinｐが接続され、バッファ回路ＢＵＦ１〜バッファ回路ＢＵＦ３の正相用出力端子Ｖoutｐはバッファ回路ＢＵＦ２バッファ回路ＢＵＦ４の夫々の負相用入力端子Ｖinｎが接続されている。
【００２４】
このとき、バッファ回路ＢＵＦ４は、リング状に接続した配線の外部に対する影響を低減するためのバッファとして機能し、その負相用出力端子Ｖoutｎと正相用出力端子ＶoutｐからＶＣＯの発振信号が取り出される。
従って、この図４のＶＣＯの構成上の特徴は、図３に示す構成のバッファ回路ＢＵＦ１を含むバッファ回路列から成り、出力バッファ回路ＢＵＦ４を除くバッファ回路列により正帰還ループが形成され、この結果、バッファ回路ＢＵＦ１の可変容量ダイオードＤ１、Ｄ２とインダクタＬ１、Ｌ２の時定数回路素子により決まる周波数で発振し、ＶＣＯとして動作することにある。
そして、この図３に示すバッファ回路ＢＵＦ１を通常のバッファ回路ＢＵＦ２〜４と組み合わせ、リング状に接続した構成にすればＶＣＯとして発振させられることが判る
【００２５】
図６は、図３に示したＶＣＯからバッファ回路ＢＵＦ３を除き、バッファ回路ＢＵＦ１を含む偶数段構成によりＶＣＯを構成した場合の実施形態であり、この場合、帰還ループが偶数段のバッファ構成なので、バッファ回路ＢＵＦ２の出力を反転してバッファ回路ＢＵＦ１に入力することにより帰還ループが正帰還になるようにしたものである。
【００２６】
従って、この図６の実施形態の場合、バッファ回路ＢＵＦ１の正相用入力端子にバッファ回路ＢＵＦ２の正相用出力端子が接続され、バッファ回路ＢＵＦ１の負相用入力端子には、バッファ回路ＢＵＦ２の負相用出力端子が接続されることになる。
そして、この図６のＶＣＯによれば、図４、図５に示したＶＣＯとはバッファ回路の段数が異なるが、バッファ回路を除いたバッファ回路列が偶数段の場合でも発振させることが可能であることが判る。
【００２７】
ここで図７は、図１に示すバッファ回路を用い、図４に示すようにリング状に接続構成した発振回路の制御電圧Ｖcont(Ｖ)に対する発振周波数(ＧＨｚ)特性を(本発明の形式)とし、図２に示すバッファ回路を簡易化したバッファ回路(可変容量ダイオードＤ１、Ｄ２、並びに電圧制御端子Ｖcont１を取り除いた構成のもの)を、同じく図４に示すようにリング状に接続構成した発振回路の特性を(比較の形式)として、それぞれ示したものである。
【００２８】
そして、まず、本発明の形式においては、直流電源電圧Ｖdd を５Ｖとした場合の特性で、図７から明らかなように、この場合、バッファ回路ＢＵＦ１の電圧制御端子Ｖcont１の制御電圧が２．５Ｖ〜３．５Ｖの範囲で適正に動作することが判る。
一方、比較の形式についても直流電源電圧Ｖdd は５Ｖとしてあるが、この場合、バッファ回路ＢＵＦ１の電圧制御端子Ｖcont２の制御電圧が３．５Ｖ〜４．５Ｖの範囲で適正に動作している。従って、両者共、制御電圧範囲の値は異なるが、何れも１Ｖの範囲で動作していることが判る。
このとき可変容量ダイオードＤ１〜Ｄ４には、半導体プロセスで対応可能な最小サイズのものを用いてシミュレーションを実施した。
【００２９】
そして、この図７によれば、本発明の形式の場合、１１．８ＧＨｚの発振周波数は、制御電圧が２．５Ｖ〜３．５Ｖの範囲で変化しても殆ど変化せず、従って、優れた発振特性となっているのが判る。
これに対して比較の形式の場合は、制御電圧が３．５Ｖから大きくなるに応じて発振周波数は約１１．７７ＧＨｚから低下し、制御電圧が４．５Ｖのとき発振周波数は約１１．６７ＧＨｚにまで低下しており、従って、発振特性としては不充分なことが判る。
【００３０】
ここで、既に図８により説明したように、ＰＬＬ回路の場合、ループ利得が高いと、位相比較器３から出力される位相差を補償した直流電圧の微小なゆらぎに対しても出力信号の周波数が変動してしまい、ＰＬＬループの動作が不安定になってしまう。
このとき本発明に係るバッファ回路ＢＵＦ１では、たとえ同じ素子サイズの可変容量ダイオードであっても、制御電圧１Ｖ当たりの発振周波数の変化を充分に小さく抑制できる。
【００３１】
従って、このバッファ回路ＢＵＦ１を含むバッファ回路列の正帰還ループにより発振機能を持たせたＶＣＯの場合、それを用いたＰＬＬ回路においては、そのＰＬＬループの利得を極めて低くすることができ、このため、上記したように、更に周波数の安定化が図れ、高精度化を得ることができる。
【００３２】
なお、以上に説明したバッファ回路では、トランジスタとして、ＭＯＳトランジスタに代表される電界効果型タイプのものを用いて回路構成した場合を例示したが、これらをバイポーラ型タイプのものに代えても同等な機能が得られる。
この場合、それぞれゲート端子をベース端子、ソース端子をエミッタ端子、ドレイン端子をコレクタ端子として接続を行えば良い。
【符号の説明】
【００３３】
１  ＶＣＯ(電圧制御発振回路)
２  水晶発振器
３  位相比較器
４  １／Ｎ分周器
Ｄ１〜Ｄ４  可変容量ダイオード
Ｉ１〜Ｉ３  電流源
Ｌ１、Ｌ２  インダクタ
Ｑ１〜Ｑ６  トランジスタ(ＦＥＴ)
Ｖcont１、Ｖcont２  電圧制御端子
ＢＵＦ１  バッファ回路(可変容量ダイオードを備えたもの)
ＢＵＦ２〜ＢＵＦ４  バッファ回路(可変容量ダイオードが無いもの)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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