(57)【要約】【課題】サーモメータコードにおけるバブル発生を低減してＡ／Ｄ変換精度の向上を図る。【解決手段】複数の参照電圧のそれぞれとアナログ入力信号Ａinとをサンプル時間でサンプリングして比較時間で比較する複数のコンパレータＣ１〜Ｃ７を有するＡ／Ｄ変換器であって、前記複数のコンパレータの出力信号Ｏ１〜Ｏ７から得られるサーモメータコードにおけるバブルを検出し、該バブルを低減するように前記複数のコンパレータの前記サンプル時間と前記比較時間の比率を調整するように構成する。【選択図】図４
2010178204.tif 000002
【特許請求の範囲】
【請求項１】
複数の参照電圧のそれぞれとアナログ入力信号とをサンプル時間でサンプリングして比較時間で比較する複数のコンパレータを有するＡ／Ｄ変換器であって、
前記複数のコンパレータの出力信号から得られるサーモメータコードにおけるバブルを検出し、該バブルを低減するように前記複数のコンパレータの前記サンプル時間と前記比較時間の比率を調整することを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１に記載のＡ／Ｄ変換器において、さらに、
前記複数のコンパレータの前記サンプル時間と前記比較時間を規定するコンパレータ制御信号を発生する制御信号発生回路を有し、該コンパレータ制御信号を前記複数のコンパレータに供給することを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項２に記載のＡ／Ｄ変換器において、前記制御信号発生回路は、
前記コンパレータ制御信号の所定サイクル期間において発生する前記バブルの数をカウントし、該バブルのカウント値が小さくなるように前記コンパレータ制御信号を調整することを特徴とするＡ／Ｄ変換器。
【請求項４】
複数の参照電圧を生成する参照電圧生成回路と、
前記各参照電圧およびアナログ入力信号をサンプリングして比較する複数のコンパレータと、
基準クロックに従って、前記複数のコンパレータを制御するコンパレータ制御信号を発生する制御信号発生回路と、
前記複数のコンパレータの出力信号から得られるサーモメータコードをエンコードして所定ビットのデジタル信号を出力するエンコーダと、を有するＡ／Ｄ変換器であって、
前記エンコーダは、前記サーモメータコードにおけるバブルを検出してバブル検出信号を出力するバブル検出回路を有し、
前記制御信号発生回路は、前記バブル検出信号を受け取って前記コンパレータ制御信号のデューティ比を調整するデューティ調整回路を有することを特徴とするＡ／Ｄ変換器。
【請求項５】
請求項４に記載のＡ／Ｄ変換器において、前記デューティ調整回路は、前記コンパレータ制御信号の１周期におけるサンプル時間と比較時間との比率を調整することを特徴とするＡ／Ｄ変換器。
【請求項６】
請求項５に記載のＡ／Ｄ変換器において、前記デューティ調整回路は、前記コンパレータ制御信号において、前記サンプル時間から前記比較時間に切り替わるサンプルエッジを常に同じタイミングとして前記１周期におけるサンプル時間と比較時間との比率を調整することを特徴とするＡ／Ｄ変換器。
【請求項７】
請求項４〜６のいずれか１項に記載のＡ／Ｄ変換器において、前記デューティ調整回路は、
前記基準クロックの所定サイクル期間において発生する前記バブル検出信号の数をカウントし、該バブル検出信号のカウント値が小さくなるように前記コンパレータ制御信号のデューティ比を調整することを特徴とするＡ／Ｄ変換器。
【請求項８】
請求項４〜７のいずれか１項に記載のＡ／Ｄ変換器において、前記デューティ調整回路による前記コンパレータ制御信号のデューティ比の調整は、前記Ａ／Ｄ変換器のキャリブレーションとして該Ａ／Ｄ変換器の動作前に行うことを特徴とするＡ／Ｄ変換器。
【請求項９】
請求項４〜７のいずれか１項に記載のＡ／Ｄ変換器において、前記デューティ調整回路による前記コンパレータ制御信号のデューティ比の調整は、前記Ａ／Ｄ変換器の動作中にバックグラウンドで行うことを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
近年、Ａ／Ｄ変換器は、様々な電子機器に使用されており、その変換速度および変換精度の向上が要望されている。
【０００３】
図１は、従来のＡ／Ｄ変換器の一例を示すブロック図であり、３ビット並列型Ａ／Ｄ変換器の一例を示している。
【０００４】
図１に示されるように、Ａ／Ｄ変換器は、制御信号発生回路１０１，エンコーダ１０２，参照電圧生成回路１０３，および，複数のコンパレータＣ１〜Ｃ７を有する。
【０００５】
制御信号発生回路１０１は、基準クロックＣＬＫを受け取って、コンパレータＣ１〜Ｃ７に対するコンパレータ制御信号ＣＮＴ１、および、エンコーダ１０２に対するエンコーダ制御信号ＣＮＴ２を発生する。
【０００６】
Ａ／Ｄ変換器は、Ｎビット（３ビット）並列型Ａ／Ｄ変換器であり、２Ｎ−１個（７個）のコンパレータＣ１〜Ｃ７の出力信号Ｏ１〜Ｏ７をサーモメータコードへ変換した後、エンコーダ１０２によってデジタル信号（バイナリーコード）に変換して出力する。
【０００７】
ここで、参照電圧生成回路１０３は、高電位の参照電圧ＶRHと低電位の参照電圧ＶRLとの間に直列接続された８個の抵抗Ｒを有し、隣接する２つの抵抗の接続ノードからそれぞれコンパレータＣ１〜Ｃ７に対する参照電圧が取り出されている。なお、８個の抵抗Ｒのうち、参照電圧ＶRHおよびＶRLが直接印加される両端の抵抗は、例えば、抵抗値が他の抵抗の１／２に設定されている。
【０００８】
図２は、図１に示すＡ／Ｄ変換器におけるコンパレータの動作を説明するための図である。
【０００９】
図２に示されるように、図１のＡ／Ｄ変換器における制御信号発生回路１０１からのコンパレータ制御信号ＣＮＴ１は、基準クロックＣＬＫと同じ５０％（０．５）のデューティ比（デューティ）となっている。なお、デューティ比は、１周期におけるパルスの高レベル『Ｈ』となる期間の割合として定義される。
【００１０】
従って、コンパレータＣ１〜Ｃ７は、１周期の半分の期間でサンプル処理を行い、残りの半分の期間で比較処理を行うことになる。
【００１１】
ところで、上述したＡ／Ｄ変換器において、２Ｎ−１個（７個）のコンパレータＣ１〜Ｃ７の間には、相対バラツキ（例えば、製造バラツキ）が存在するため、コンパレータ毎にサンプル精度と比較精度が異なる。
【００１２】
サンプル処理および比較処理は、それらの処理時間（サンプル時間および比較時間）が長いほど精度は向上する。しかしながら、サンプル時間および比較時間が十分でない場合には、コンパレータＣ１〜Ｃ７における相対バラツキに起因してサーモメータコードにバブルが発生し、Ａ／Ｄ変換器の特性が劣化する虞がある。
【００１３】
図３は図１に示すＡ／Ｄ変換器におけるバブルの発生を説明するための図であり、左半分はバブルが発生していない場合を示し、右半分はコンパレータＣ５の出力Ｏ５にバブルが発生した場合を示している。
【００１４】
すなわち、コンパレータＣ１〜Ｃ７から出力されるサーモメータコードＯ１〜Ｏ７は、バブルが発生しない場合、『１１１００００』となって、エンコーダ１０２から出力される３ビットのデジタル信号Ｄ０〜Ｄ２は、『１１０』と正しく出力される。
【００１５】
これに対して、コンパレータＣ１〜Ｃ７から出力されるサーモメータコードＯ５にバブルが発生した場合、サーモメータコードＯ１〜Ｏ７は、『１１１０１００』となって、エンコーダ１０２からはデジタル信号Ｄ０〜Ｄ２が出力されない。
【００１６】
なお、従来、このようなバブル発生時には、そのバブルが発生したサーモメータコードを無視して、すなわち、『０』として、デジタル信号Ｄ０〜Ｄ２を出力する手法が知られている。
【００１７】
すなわち、従来、入力されるサーモメータコードに含まれるバブルエラーの訂正機能を有するエンコーダを有するＡ／Ｄ変換器が提案されている。このエンコーダは、サーモメータコードの論理境界を検出することにより、グレーコードのデジタル信号を生成するエンコード部、および、エンコード部から出力されるグレーコードをバイナリーコードのデジタル信号に変換するグレー・バイナリー変換部を有する。
【００１８】
エンコード部は、グレーコードの２つのビットの値が特定の関係にあるか否かを検出することにより、そのグレーコードに含まれるエラーコードを検出するエラー検出部、および、エラー検出部で検出されたエラーコードを訂正するエラー訂正部を有する。
【００１９】
さらに、従来、サンプリングクロックのデューティ比を条件に応じて制御するＡ／Ｄ変換器も提案されている。
【００２０】
このＡ／Ｄ変換器は、サンプル・ホールド回路、Ａ／Ｄ変換回路、Ａ／Ｄ出力判定回路、および、サンプルクロック生成回路を有する。サンプル・ホールド回路は、アナログ入力信号が入力され、サンプルクロックに基づいて動作し、また、Ａ／Ｄ変換回路は、サンプル・ホールド回路の出力から、デジタル出力信号を生成する。
【００２１】
Ａ／Ｄ出力判定回路は、デジタル出力信号に基づいて、デューティ制御信号を出力し、そして、サンプルクロック生成回路は、デューティ制御信号に基づいて、サンプリングクロックのデューティ比を調整し、該サンプルクロックをサンプル・ホールド回路へと供給する。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特許第３７５６６３８号公報
【特許文献２】特開２００６−０７４４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
上述したように、従来、例えば、コンパレータ間の相対バラツキに起因してコンパレータ毎にサンプル精度と比較精度が異なり、それによりバブルエラーが発生するＡ／Ｄ変換器があった。
【００２４】
また、コンパレータの出力信号から得られるサーモメータコードにバブルが発生した場合、そのバブルが発生したサーモメータコードを無視してバイナリーコードを出力するものも知られていたが、変換精度の低下を招くことになっていた。
【００２５】
この出願は、上述した課題に鑑み、サーモメータコードにおけるバブル発生を低減してＡ／Ｄ変換精度を向上させたＡ／Ｄ変換器の提供を目的とする。
【課題を解決するための手段】
【００２６】
第一実施形態によれば、複数の参照電圧のそれぞれとアナログ入力信号とをサンプル時間でサンプリングして比較時間で比較する複数のコンパレータを有するＡ／Ｄ変換器が提供される。
【００２７】
このＡ／Ｄ変換器は、複数のコンパレータの出力信号から得られるサーモメータコードにおけるバブルを検出し、該バブルを低減するように複数のコンパレータのサンプル時間と比較時間の比率を調整する。
【００２８】
第二実施形態によれば、複数の参照電圧を生成する参照電圧生成回路と、複数のコンパレータと、制御信号発生回路と、エンコーダと、を有するＡ／Ｄ変換器が提供される。
【００２９】
それぞれのコンパレータは、各参照電圧およびアナログ入力信号をサンプリングして比較し、また、制御信号発生回路は、基準クロックに従って、複数のコンパレータを制御するコンパレータ制御信号を発生する。
【００３０】
エンコーダは、複数のコンパレータの出力信号から得られるサーモメータコードをエンコードして所定ビットのデジタル信号を出力すると共に、そのサーモメータコードにおけるバブルを検出してバブル検出信号を出力する。そして、制御信号発生回路は、バブル検出信号を受け取ってコンパレータ制御信号のデューティ比を調整するデューティ調整回路を有する。
【発明の効果】
【００３１】
各実施形態によれば、サーモメータコードにおけるバブル発生を低減してＡ／Ｄ変換精度を向上させたＡ／Ｄ変換器を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】従来のＡ／Ｄ変換器の一例を示すブロック図である。
【図２】図１に示すＡ／Ｄ変換器におけるコンパレータの動作を説明するための図である。
【図３】図１に示すＡ／Ｄ変換器におけるバブルの発生を説明するための図である。
【図４】Ａ／Ｄ変換器の一実施例を示すブロック図である。
【図５】図４に示すＡ／Ｄ変換器におけるデューティ調整回路の一例を示すブロック図である。
【図６】図５に示すデューティ調整回路の入出力信号を示す図である。
【図７】図５に示すデューティ調整回路におけるデューティ調整処理を説明するためのフローチャートである。
【図８】図７に示すデューティ調整処理を実現するデューティ調整制御ロジックの一例を示すブロック図である。
【図９】図８に示すデューティ調整制御ロジックにおけるＮ分周器の出力波形の一例を示す図である。
【図１０】図４に示すＡ／Ｄ変換器における動作を従来例と比較して示す図である。
【図１１】Ａ／Ｄ変換器の他の実施例におけるデューティ調整回路の一例を示すブロック図である。
【図１２】図１１に示すデューティ調整回路の入出力信号を示す図である。
【図１３】エンコーダの一例を概略的に示す図である。
【図１４】図１３に示すエンコーダにおける第一のエンコード部の一例を示す回路図である。
【図１５】図１３に示すエンコーダにおける第二のエンコード部の一例を示す回路図である。
【図１６】図１３に示すエンコーダにおける第三のエンコード部の一例を示す回路図である。
【図１７】図１３に示すエンコーダにおける第四のエンコード部の一例を示す回路図である。
【図１８】図１３に示すエンコーダにおけるエラー信号生成部の一例を示す回路図である。
【図１９】図１３に示すエンコーダにおけるエラー訂正部の一例を示す回路図である。
【図２０】図１３に示すエンコーダにおけるグレー・バイナリー変換部の一例を示す回路図である。
【発明を実施するための形態】
【００３３】
以下、Ａ／Ｄ変換器の実施例を、添付図面を参照して詳述する。
図４はＡ／Ｄ変換器の一実施例を示すブロック図であり、３ビット並列型Ａ／Ｄ変換器の一例を示している。
【００３４】
図４に示されるように、Ａ／Ｄ変換器は、制御信号発生回路１，エンコーダ（および、バブル検出回路）２，参照電圧生成回路３，および，複数のコンパレータＣ１〜Ｃ７を有する。
【００３５】
制御信号発生回路１は、基準クロックＣＬＫを受け取って、コンパレータＣ１〜Ｃ７に対するコンパレータ制御信号ＣＮＴ１、および、エンコーダ２に対するエンコーダ制御信号ＣＮＴ２を発生する。
【００３６】
制御信号発生回路１は、エンコーダ２のバブル検出回路からのバブル検出信号ＥＲＲを受け取って、コンパレータ制御信号ＣＮＴ１のデューティ比を調整するデューティ調整回路１０を有する。
【００３７】
図４に示すＡ／Ｄ変換器は、Ｎビット（３ビット）並列型Ａ／Ｄ変換器であり、２Ｎ−１個（７個）のコンパレータＣ１〜Ｃ７の出力信号Ｏ１〜Ｏ７をサーモメータコードへ変換した後、エンコーダ２によってバイナリーコード信号に変換する。これにより、エンコーダ２からは３ビットのデジタル信号Ｄ０〜Ｄ２が出力される。
【００３８】
ここで、参照電圧生成回路３は、高電位の参照電圧ＶRHと低電位の参照電圧ＶRLとの間に直列接続された８個の抵抗Ｒを有し、隣接する２つの抵抗の接続ノードからそれぞれコンパレータＣ１〜Ｃ７に対する参照電圧が取り出されている。なお、８個の抵抗Ｒのうち、参照電圧ＶRHおよびＶRLが直接印加される両端の抵抗は、例えば、抵抗値が他の抵抗の１／２に設定されている。
【００３９】
そして、コンパレータＣ１〜Ｃ７は、参照電圧生成回路３からの異なる参照電圧とアナログ入力信号Ａｉｎとをサンプル時間でサンプリングして比較時間で比較し、それぞれ出力信号Ｏ１〜Ｏ７を出力する。
【００４０】
エンコーダ２（バブル検出回路）は、コンパレータＣ１〜Ｃ７の出力信号から得られるサーモメータコードＯ１〜Ｏ７のバブル発生を検出し、バブル検出信号ＥＲＲを出力する。
【００４１】
図５は図４に示すＡ／Ｄ変換器におけるデューティ調整回路の一例を示すブロック図である。
【００４２】
図５に示されるように、デューティ調整回路１０は、デューティ調整制御ロジック１１、スイッチＡ−ＳＷ，Ｂ−ＳＷ，Ｃ−ＳＷ，Ｄ−ＳＷ、遅延バッファ１２１〜１２３、および、アンドゲート１３を有する。
【００４３】
なお、スイッチの数および遅延バッファの段数等は、基準クロックＣＬＫの周波数や遅延バッファの遅延時間、および、デューティ調整の精度等に応じて様々に変更することができる。
【００４４】
スイッチＡ−ＳＷ，Ｂ−ＳＷ，Ｃ−ＳＷ，Ｄ−ＳＷは、それぞれデューティ調整制御ロジック１１からのスイッチ制御信号Ｓ３，Ｓ２，Ｓ１，Ｓ０によってオン／オフ制御される。
【００４５】
そして、スイッチ制御信号Ｓ３，Ｓ２，Ｓ１，Ｓ０のいずれかの信号を活性化して対応するスイッチを選択（オン）することにより、コンパレータＣ１〜Ｃ７を制御するコンパレータ制御信号ＣＮＴ１のサンプル時間と比較時間の比率を制御する。
【００４６】
ここで、コンパレータＣ１〜Ｃ７がラッチ機能を有する場合、比較時間の処理としては、サンプル時間でサンプリングされたアナログ入力信号Ａｉｎおよび参照電圧を保持（ホールド）して判別（比較）する処理も含まれることになる。
【００４７】
図５に示すデューティ調整回路は、デューティ調整結果に関わらず、サンプルエッジが前後しないので、Ａ／Ｄ変換器の動作中に適用することが可能である。また、サンプルエッジは、入出力の経路にアンドゲート１３が１段しか存在しないため、ジッタが小さく高精度・広帯域が求められるＡ／Ｄ変換器にとって都合がよい。さらに、デューティ調整開始のトリガは、例えば、Ａ／Ｄ変換器のリセット信号等を用いることができる。
【００４８】
なお、図５に示すデューティ調整回路は単なる一例であり、バブル検出信号ＥＲＲのカウント数が少なくなる方向にスイッチＡ−ＳＷ〜Ｄ−ＳＷを制御する様々な回路を適用することができる。
【００４９】
図６は図５に示すデューティ調整回路の入出力信号を示す図である。
図６に示されるように、例えば、スイッチ制御信号Ｓ３を活性化してスイッチＡ−ＳＷをオンすると、コンパレータ制御信号ＣＮＴ１は、サンプル時間と比較時間の比率が等しい基準クロックＣＬＫと同じ５０％のデューティ比となる。
【００５０】
さらに、１段の遅延バッファ１２３，２段の遅延バッファ１２３，１２２、３段の遅延バッファ１２３，１２２，１２１を通過した信号に切り替えることで、順次、サンプル時間を短くして比較時間を長くするようにコンパレータ制御信号ＣＮＴ１を調整する。
【００５１】
なお、サンプルエッジ（サンプル処理から比較処理へ切り替わるタイミング）は、いずれのスイッチＡ−ＳＷ〜Ｄ−ＳＷをオンした場合でも、基準クロックＣＬＫに同期した一定のタイミングとなっている。
【００５２】
このように、本実施例によれば、コンパレータ制御信号のデューティ比を調整することにより、複数のコンパレータの出力信号から得られるサーモメータコードにおけるバブル発生を低減してＡ／Ｄ変換精度を向上させることができる。
【００５３】
さらに、本実施例によれば、Ａ／Ｄ変換器（半導体装置）のプロセス（加工レシピ）や電源電圧、周囲温度等に応じて、コンパレータ制御信号のデューティ比を最適な値に調整することができるため、より高速で高精度なＡ／Ｄ変換器を実現することができる。
【００５４】
なお、上述したコンパレータ制御信号のデューティ比の調整は、Ａ／Ｄ変換器のキャリブレーションとして、例えば、Ａ／Ｄ変換器が設けられた電子機器の初期化処理としてそのＡ／Ｄ変換器の動作前に行うことができる。
【００５５】
或いは、コンパレータ制御信号のデューティ比の調整は、デューティ比を変化させてもサンプルエッジが基準クロックＣＬＫに同期した一定のタイミングとなっているため、Ａ／Ｄ変換器の動作中にバックグラウンドで行うことも可能である。
【００５６】
なお、例えば、任意のサーモメータコードにバブルが発生した場合には、そのバブルが発生したサーモメータコードを無視してデジタル変換を行い、デジタル信号Ｄ０〜Ｄ２を出力することになる。
【００５７】
図７は図５に示すデューティ調整回路におけるデューティ調整処理を説明するためのフローチャートであり、また、図８は図７に示すデューティ調整処理を実現するデューティ調整制御ロジックの一例を示すブロック図である。
【００５８】
図７に示されるように、デューティ調整処理を開始すると、まず、ステップＳＴ１において、スイッチＡ−ＳＷを選択（オン）し、一定期間（例えば、１０２４クロックサイクルの期間）でのバブル検出信号ＥＲＲの数をカウントしてステップＳＴ２に進む。ステップＳＴ２では、バブル検出信号ＥＲＲの数をＥＲＲカウンタ１１１でカウントし、そのカウント結果（Ａ個）をレジスタ１１３に記憶する。
【００５９】
さらに、ステップＳＴ３に進んで、スイッチＢ−ＳＷを選択し、一定期間におけるバブル検出信号ＥＲＲの数をカウントしてステップＳＴ４に進む。ステップＳＴ４では、バブル検出信号ＥＲＲの数をＥＲＲカウンタ１１１でカウントし、そのカウント結果（Ｂ個）をレジスタ１１３に記憶する。
【００６０】
このとき、ステップＳＴ２においてレジスタ１１３に記憶されたカウント結果（Ａ個）は、レジスタ１１４にシフトして記憶される。
【００６１】
そして、ステップＳＴ５に進んで、Ａ≧Ｂかどうかを判別する。すなわち、図８において、比較器１１５により、レジスタ１１３の出力（Ｂ）とレジスタ１１４の出力（Ａ）を比較する。
【００６２】
ステップＳＴ５において、Ａ≧Ｂが成立しない、すなわち、サンプル時間を短くして比較時間を長くするとバブル検出信号ＥＲＲの数が多くなる（Ａ＜Ｂ）と判別すると、ステップＳＴ１５に進み、スイッチＡ−ＳＷを選択してデューティ調整処理を終了する。
【００６３】
この場合、デューティ比（１クロックサイクルに対するサンプル処理の時間）は５０％のままとなり、従って、１クロックサイクルに対する比較処理の時間も５０％のままとなる。
【００６４】
一方、ステップＳＴ５において、Ａ≧Ｂが成立すると判別すると、ステップＳＴ６に進んで、スイッチＣ−ＳＷを選択し、一定期間におけるバブル検出信号ＥＲＲの数をカウントしてステップＳＴ７に進む。ステップＳＴ７では、バブル検出信号ＥＲＲの数をＥＲＲカウンタ１１１でカウントし、そのカウント結果（Ｃ個）をレジスタ１１３に記憶する。
【００６５】
このとき、ステップＳＴ４においてレジスタ１１３に記憶されたカウント結果（Ｂ個）は、レジスタ１１４にシフトして記憶され、そして、レジスタ１１４に記憶されたカウント結果（Ａ個）は、破棄される。
【００６６】
そして、ステップＳＴ８に進んで、Ｂ≧Ｃかどうかを判別する。すなわち、図８において、比較器１１５により、レジスタ１１３の出力（Ｃ）とレジスタ１１４の出力（Ｂ）を比較する。
【００６７】
ステップＳＴ８において、Ｂ≧Ｃが成立しない、すなわち、サンプル時間をさらに短くして比較時間をさらに長くするとバブル検出信号ＥＲＲの数が多くなる（Ｂ＜Ｃ）と判別すると、ステップＳＴ１４に進む。ステップＳＴ１４では、スイッチＢ−ＳＷを選択してデューティ調整処理を終了する。この場合、１クロックサイクルに対する比較処理の時間は、５０％よりも大きくなる（例えば、６０％となる）。
【００６８】
一方、ステップＳＴ８において、Ｂ≧Ｃが成立すると判別すると、ステップＳＴ９に進んで、スイッチＤ−ＳＷを選択し、一定期間バブル検出信号ＥＲＲの数をカウントしてステップＳＴ１０に進む。ステップＳＴ１０では、バブル検出信号ＥＲＲの数をＥＲＲカウンタ１１１でカウントし、そのカウント結果（Ｄ個）をレジスタ１１３に記憶する。
【００６９】
このとき、ステップＳＴ７においてレジスタ１１３に記憶されたカウント結果（Ｃ個）は、レジスタ１１４にシフトして記憶され、そして、レジスタ１１４に記憶されたカウント結果（Ｂ個）は、破棄される。
【００７０】
そして、ステップＳＴ１１に進んで、Ｃ≧Ｄかどうかを判別する。すなわち、図８において、比較器１１５により、レジスタ１１３の出力（Ｄ）とレジスタ１１４の出力（Ｃ）を比較する。
【００７１】
ステップＳＴ１１において、Ｃ≧Ｄが成立しない、すなわち、サンプル時間をさらに短くして比較時間をさらに長くするとバブル検出信号ＥＲＲの数が多くなる（Ｃ＜Ｄ）と判別すると、ステップＳＴ１３に進む。ステップＳＴ１３では、スイッチＣ−ＳＷを選択してデューティ調整処理を終了する。この場合、１クロックサイクルに対する比較処理の時間は、６０％よりも大きくなる（例えば、７０％となる）。
【００７２】
一方、ステップＳＴ１１において、Ｃ≧Ｄが成立すると判別すると、ステップＳＴ１２に進んで、スイッチＤ−ＳＷを選択してデューティ調整処理を終了する。この場合、１クロックサイクルに対する比較処理の時間は、７０％よりもさらに大きくなる（例えば、８０％となる）。
【００７３】
図８において、Ｎ分周器１１２は、基準クロックＣＬＫをＮ分周（例えば、８分周）した信号をＥＲＲカウンタ１１１、レジスタ１１３，１１４、および、カウンタ１１６に供給する。ここで、Ｎ分周器１１２は、バブル検出信号ＥＲＲをカウントする期間を決定するものであり、Ｎの値は８に限定されるものではなく、例えば、前述した１０２４等の任意の値に設定される。
【００７４】
これにより、バブル検出信号ＥＲＲをカウントするＥＲＲカウンタ１１１は、Ｎ分周器１１２からの出力信号による所定間隔でリセットされる。また、レジスタ１１３，１１４は、例えば、Ｎ分周器１１２からの出力信号の立ち上がりエッジに同期して後段へデータを転送すると共に、供給されたデータを取り込んで記憶する。
【００７５】
ここで、カウンタ１１６は、例えば、Ｎ分周器１１２からの出力信号の立ち上がりエッジをカウントし、いずれのスイッチＡ−ＳＷ〜Ｄ−ＳＷをオンしているかをモニタし、デコーダ１１７に出力信号を供給する。
【００７６】
また、Ｎ分周器１１２には、比較器１１５の出力も供給され、その比較器１１５の比較結果によって、コンパレータ制御信号のデューティ調整処理を終了する。そして、デコーダ１１７は、比較器１１５の出力およびカウンタ１１６の出力に応じたスイッチ制御信号Ｓ０〜Ｓ３をデコードして出力する。
【００７７】
なお、バブル検出信号ＥＲＲは、基準クロックＣＬＫ（コンパレータ制御信号ＣＮＴ１）の１サイクルに対して、サーモメータコードのいずれかにバブルが発生しているときに出力される。従って、例えば、１０２４クロックサイクルの期間において、バブル検出信号ＥＲＲが出力される回数を小さくすることにより、Ａ／Ｄ変換精度を向上させることができる。
【００７８】
図９は図８に示すデューティ調整制御ロジックにおけるＮ分周器の出力波形の一例を示す図であり、Ｎ＝８のときのＮ分周器１１２の出力波形の一例を示している。
【００７９】
なお、前述したように、Ｎ分周器１１２に設定されるＮの値（分周数）は、バブル検出信号ＥＲＲをカウントする期間を決定するものであり、その値は８に限定されるものではなく、例えば、１０２４等の任意の値に設定される。
【００８０】
上述した実施例では、アナログ入力信号をデジタル変換して３ビットの出力Ｄ０〜Ｄ２を出力する場合を説明したが、これは説明を簡略化するための単なる例であり、様々な構成とすることができる。また、上記の所定の期間に関しても１０２４クロックサイクルである必要はなく、様々な値に設定可能である。
【００８１】
図１０は図４に示すＡ／Ｄ変換器における動作を従来例と比較して示す図である。ここで、図１０（ａ）はデューティ調整前のコンパレータ制御信号による動作を示し、また、図１０（ｂ）はデューティ調整後のコンパレータ制御信号による動作を示している。
【００８２】
すなわち、コンパレータ制御信号の１周期時間に対するサンプル時間の割合（デューティ比）は、図１０（ａ）の場合は５０％で、図１０（ｂ）の場合は３３％（１／３）の場合を示している。
【００８３】
図１０（ａ）に示されるように、サンプル時間のデューティ比が５０％のとき、すなわち、比較時間が１周期の半分の時間のとき、比較時間の不足によりコンパレータＣ６によるサーモメータコードにバブルが発生している。
【００８４】
これに対して、図１０（ｂ）に示されるように、サンプル時間のデューティ比が３３％のとき、すなわち、比較時間が１周期の２／３の時間のとき、その比較時間内にコンパレータＣ６を含む全てのコンパレータＣ１〜Ｃ７の比較処理が終了する。これにより、全てのコンパレータＣ１〜Ｃ７によるサンプル処理および比較処理が正しく行われ、バブルを含まないサーモメータコードが出力されることになる。
【００８５】
上述した実施例では、サンプル時間のデューティ比を５０％よりも小さく（比較時間の比率を５０％よりも長く）する場合を説明した。
【００８６】
しかしながら、コンパレータの処理は、比較時間が１周期の半分よりも長時間を要する場合だけでなく、サンプル時間が１周期の半分よりも長時間を要する場合もあり、その両方の場合に対応した実施例を、図１１および図１２を参照して説明する。
【００８７】
図１１はＡ／Ｄ変換器の他の実施例におけるデューティ調整回路の一例を示すブロック図である。
【００８８】
図１１に示されるように、本実施例のＡ／Ｄ変換器のデューティ調整回路は、デューティ調整ロジック１１０、２つのデューティ調整ブロック１３０，１４０、および、セレクタ１５０を有する。
【００８９】
デューティ調整ブロック１３０は、遅延バッファ１３１，１３２、インバータ１３３、オアゲート１３４およびスイッチａ−ＳＷ，ｂ−ＳＷを有する。また、デューティ調整ブロック１４０は、遅延バッファ１４１，１４２、アンドゲート１４３およびスイッチｃ−ＳＷ，ｄ−ＳＷ，ｅ−ＳＷを有する。
【００９０】
なお、デューティ調整ブロック１３０および１４０において、スイッチの数および遅延バッファの段数等は、基準クロックＣＬＫの周波数や遅延バッファの遅延時間、および、デューティ調整の精度等に応じて様々に変更することができるのは前述した通りである。
【００９１】
デューティ調整ブロック１３０において、基準クロックＣＬＫはインバータ１３４によって反転され、その反転された基準クロックは、遅延バッファ１３２および１３１で遅延される。スイッチａ−ＳＷおよびｂ−ＳＷの一端は、基準クロックＣＬＫと共にオアゲート１３４に入力され、論理和出力がセレクタ１５０の第１入力ＩＮ１に供給される。なお、スイッチａ−ＳＷおよびｂ−ＳＷの他端は、ノードＸ１およびＸ２に接続されている。
【００９２】
デューティ調整ブロック１４０において、基準クロックＣＬＫは遅延バッファ１４２および１４１で遅延される。スイッチｃ−ＳＷ〜e−ＳＷの一端は、基準クロックＣＬＫと共にアンドゲート１４３に入力され、論理積出力がセレクタ１５０の第２入力ＩＮ２に供給される。なお、スイッチｄ−ＳＷおよびｅ−ＳＷの他端は、ノードＹ１およびＹ２に接続され、また、スイッチｃ−ＳＷの他端は高レベル『Ｈ』とされている。
【００９３】
そして、デューティ調整制御ロジック１１０によりスイッチａ−ＳＷ〜ｅ−ＳＷのいずれかがオンされると共に、セレクタ１５０の第１または第２入力の一方が選択され、セレクタ１５０の出力としてコンパレータ制御信号が出力される。
【００９４】
図１２は図１１に示すデューティ調整回路の入出力信号を示す図である。
図１１のデューティ調整回路における基準クロックＣＬＫ，各ノードＹ１，Ｘ１，Ｙ２，Ｘ２、および、各スイッチａ−ＳＷ〜ｅ−ＳＷを選択したときのコンパレータ制御信号ＣＮＴ１は、図１２のようになる。
【００９５】
すなわち、コンパレータ制御信号ＣＮＴ１は、サンプル時間のデューティ比が５０％を跨いで、例えば、１７％，３３％，５０％，６７％，８３％といったように調整することができるようになっている。従って、比較時間の比率も５０％を跨いで調整されることになる。
【００９６】
なお、図１２に示すデューティ調整回路も、デューティ調整結果に関わらず、サンプルエッジが前後しないので、Ａ／Ｄ変換器の動作中に適用することが可能である。また、図１１および図１２では、説明を簡略化するために、サンプル時間と比較時間の比率を５段階で調整するようになっているが、これは必要に応じて様々に変更することができるのはいうまでもない。
【００９７】
次に、図１３〜図２０を参照して、本実施例のＡ／Ｄ変換器に適用されるエンコーダの一例を説明する。
【００９８】
ここで、図４に示す実施例では、コンパレータＣ１〜Ｃ７の出力Ｏ１〜Ｏ７による７ビットのサーモメータコードを処理して３ビットのデジタル信号を出力するエンコーダ２を示した。これに対して、図１３〜図２０で説明するエンコーダは、３１ビットのサーモメータコードｅ１〜ｅ３１を処理して５ビットのデジタル信号Ｂ０Ｚ〜Ｂ４Ｚを出力するものを示している。
【００９９】
図１３はエンコーダの一例を概略的に示す図である。
図１３に示されるように、エンコーダ２００は、第一のエンコード部２１１、第二のエンコード部２１２、第三のエンコード部２１３、第四のエンコード部２１４、エラー信号生成部２１５、エラー訂正部２１６およびグレー・バイナリー変換部２１７を有する。
【０１００】
ここで、第一〜第四のエンコード部２１１〜２１４は、サーモメータコードｅ１〜ｅ３１に従って５ビットのグレーコードを生成する。エラー信号生成部２１５は、生成されたグレーコードに従ってサーモメータコードｅ１〜ｅ３１におけるバブルを検出してバブル検出信号ＥＲＲを出力する。
【０１０１】
図１４に示されるように、第一のエンコード部２１１は、奇数番のサーモメータコードｅ１，ｅ３，…，ｅ３１を受け取る論理境界検出回路１８ａ〜１８ｑ、および、ＲＯＭセル２１ａ〜２１ｑを有する。各ＲＯＭセル２１ａ〜２１ｑの第１入力Ａは対応する論理境界検出回路１８ａ〜１８ｑの出力に接続され、第２入力Ｂは接地（ＧＮＤ）されている。そして、ＲＯＭセル２１ａ〜２１ｑが接続されたビット線ＢＬ０ａ，ＢＬ０ｂ，ＢＬ０Ｘａ，ＢＬ０Ｘｂを介してグレーコードｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂが取り出される。
【０１０２】
図１５に示されるように、第二のエンコード部２１２は、偶数番のサーモメータコードｅ２，ｅ４，…，ｅ３０を受け取る論理境界検出回路２２ａ〜２２ｉ、および、ＲＯＭセル２３ａ〜２３ｉを有する。各ＲＯＭセル２３ａ〜２３ｉの第１入力Ａは対応する論理境界検出回路２２ａ〜２２ｉの出力に接続され、第２入力Ｂは接地され、そして、ＲＯＭセル２３ａ〜２３ｉが接続されたビット線ＢＬ１，ＢＬ１Ｘを介してグレーコードｇ１，ｇ１Ｘが取り出される。
【０１０３】
図１６に示されるように、第三のエンコード部２１３は、サーモメータコードｅ２を除く偶数番のサーモメータコードｅ４，ｅ８，…ｅ３０を受け取る論理境界検出回路２４ａ〜２４ｈ、および、ＲＯＭセル２５ａ〜２５ｈを有する。各ＲＯＭセル２５ａ〜２５ｈの第１入力Ａは対応する論理境界検出回路２４ａ〜２４ｈの出力に接続され、第２入力Ｂは接地され、そして、ＲＯＭセル２５ａ〜２５ｈが接続されたビット線ＢＬ２ａ，ＢＬ２ｂを介してバイナリーコードｇ２ａ，ｇ２ｂが取り出される。なお、論理境界検出回路２４ａ〜２４ｈの出力信号は、論理境界検出信号ｇａ〜ｇｈとして取り出される。
【０１０４】
図１７に示されるように、第四のエンコード部２１４は、インバータ２８ａ，２８ｂ、ナンドゲート２７ａ〜２７ｅ、および、ノアゲート２６ａ〜２６ｅを有する。
【０１０５】
第四のエンコード部２１４は、第一のエンコード部２１１からのグレーコード信号ｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂを論理処理して最下位のグレーコードｇ０，ｇ０Ｘを生成する。さらに、第四のエンコード部２１４は、第三のエンコード部２１３からの論理境界検出信号ｇｂ〜ｇｈを論理処理して下位から３番目〜５番目のグレーコードｇ２〜ｇ４を生成する。
【０１０６】
図１８に示されるように、エラー信号生成部２１５は、インバータ２８ｃ〜２８ｆ、ナンドゲート２９ａ〜２９ｆ、および、オアゲート２１０を有し、第一のエンコード部２１１からのグレーコード信号ｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂを受け取る。
【０１０７】
さらに、エラー信号生成部２１５は、第二のエンコード部２１２からのグレーコードｇ１，ｇ１Ｘ、および、エラー信号生成部２１５は、第三のエンコード部２１３からのバイナリーコードｇ２ａ，ｇ２ｂを受け取る。そして、これらの信号を論理処理してバブル検出信号ＥＲＲを生成する。なお、バブル検出信号ＥＲＲは、オアゲート２１０により、バブルエラー信号ｅｒ１およびｅｒ２の論理和を取った信号である。
【０１０８】
図１９に示されるように、エラー訂正部２１６は、インバータ３３ａ〜３３ｇ、ナンドゲート３０ａ〜３０ｃ、ノアゲート３１、および、エクスクルーシブオアゲート３２ａ〜３２ｅを有する。
【０１０９】
エラー訂正部２１６は、エラー信号生成部２１５からのバブルエラー信号ｅｒ１，ｅｒ２、第二のエンコード部２１２からのグレーコードｇ１，ｇ１Ｘ、および、第四のエンコード部２１４からのグレーコードｇ２を受け取る。そして、エラー訂正部２１６は、これらの信号を論理処理して訂正グレーコードｇ０Ｚ〜ｇ４Ｚを生成する。
【０１１０】
このエラー訂正部２１６は、例えば、Ａ／Ｄ変換器のバックグラウンドで前述したコンパレータ制御信号のデューティ調整処理を行っているときにバブルを検出した場合、そのバブルを無視してグレーコード中のエラーを訂正する。
【０１１１】
図２０に示されるように、グレー・バイナリー変換部２１７は、インバータ３４ａ，３４ｂ、および、エクスクルーシブオアゲート３５ａ〜３５ｄを有する。そして、グレー・バイナリー変換部２１７は、エラー訂正部２１６を介して供給される訂正されたグレーコードｇ０Ｚ〜ｇ４ＺからバイナリーコードＢ０Ｚ〜Ｂ４Ｚを生成する。
【０１１２】
なお、図１３〜図２０を参照して説明したエンコーダは、単なる一例であり、様々な構成のエンコーダを適用することができるのはいうまでもない。
【０１１３】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
複数の参照電圧のそれぞれとアナログ入力信号とをサンプル時間でサンプリングして比較時間で比較する複数のコンパレータを有するＡ／Ｄ変換器であって、
前記複数のコンパレータの出力信号から得られるサーモメータコードにおけるバブルを検出し、該バブルを低減するように前記複数のコンパレータの前記サンプル時間と前記比較時間の比率を調整することを特徴とするＡ／Ｄ変換器。
【０１１４】
（付記２）
付記１に記載のＡ／Ｄ変換器において、さらに、
前記複数のコンパレータの前記サンプル時間と前記比較時間を規定するコンパレータ制御信号を発生する制御信号発生回路を有し、該コンパレータ制御信号を前記複数のコンパレータに供給することを特徴とするＡ／Ｄ変換器。
【０１１５】
（付記３）
付記２に記載のＡ／Ｄ変換器において、前記制御信号発生回路は、
前記コンパレータ制御信号の所定サイクル期間において発生する前記バブルの数をカウントし、該バブルのカウント値が小さくなるように前記コンパレータ制御信号を調整することを特徴とするＡ／Ｄ変換器。
【０１１６】
（付記４）
付記１〜３のいずれか１項に記載のＡ／Ｄ変換器において、さらに、
前記複数の参照電圧を生成する参照電圧生成回路を有することを特徴とするＡ／Ｄ変換器。
【０１１７】
（付記５）
付記１〜４のいずれか１項に記載のＡ／Ｄ変換器において、さらに、
前記サーモメータコードをエンコードして所定ビットのデジタル信号を出力するエンコーダを有することを特徴とするＡ／Ｄ変換器。
【０１１８】
（付記６）
付記５に記載のＡ／Ｄ変換器において、
前記エンコーダは、前記サーモメータコードにおけるバブルを検出して前記制御信号発生回路に供給することを特徴とするＡ／Ｄ変換器。
【０１１９】
（付記７）
複数の参照電圧を生成する参照電圧生成回路と、
前記各参照電圧およびアナログ入力信号をサンプリングして比較する複数のコンパレータと、
基準クロックに従って、前記複数のコンパレータを制御するコンパレータ制御信号を発生する制御信号発生回路と、
前記複数のコンパレータの出力信号から得られるサーモメータコードをエンコードして所定ビットのデジタル信号を出力するエンコーダと、を有するＡ／Ｄ変換器であって、
前記エンコーダは、前記サーモメータコードにおけるバブルを検出してバブル検出信号を出力するバブル検出回路を有し、
前記制御信号発生回路は、前記バブル検出信号を受け取って前記コンパレータ制御信号のデューティ比を調整するデューティ調整回路を有することを特徴とするＡ／Ｄ変換器。
【０１２０】
（付記８）
付記７に記載のＡ／Ｄ変換器において、前記デューティ調整回路は、前記コンパレータ制御信号の１周期におけるサンプル時間と比較時間との比率を調整することを特徴とするＡ／Ｄ変換器。
【０１２１】
（付記９）
付記８に記載のＡ／Ｄ変換器において、前記デューティ調整回路は、前記コンパレータ制御信号において、前記サンプル時間から前記比較時間に切り替わるサンプルエッジを常に同じタイミングとして前記１周期におけるサンプル時間と比較時間との比率を調整することを特徴とするＡ／Ｄ変換器。
【０１２２】
（付記１０）
付記７〜９のいずれか１項に記載のＡ／Ｄ変換器において、前記デューティ調整回路は、
前記基準クロックの所定サイクル期間において発生する前記バブル検出信号の数をカウントし、該バブル検出信号のカウント値が小さくなるように前記コンパレータ制御信号のデューティ比を調整することを特徴とするＡ／Ｄ変換器。
【０１２３】
（付記１１）
付記７〜１０のいずれか１項に記載のＡ／Ｄ変換器において、前記デューティ調整回路による前記コンパレータ制御信号のデューティ比の調整は、前記Ａ／Ｄ変換器のキャリブレーションとして該Ａ／Ｄ変換器の動作前に行うことを特徴とするＡ／Ｄ変換器。
【０１２４】
（付記１２）
付記７〜１０のいずれか１項に記載のＡ／Ｄ変換器において、前記デューティ調整回路による前記コンパレータ制御信号のデューティ比の調整は、前記Ａ／Ｄ変換器の動作中にバックグラウンドで行うことを特徴とするＡ／Ｄ変換器。
【符号の説明】
【０１２５】
１，１０１    制御信号発生回路
２，１０２，２００    エンコーダ
３，１０３    参照電圧生成回路
１０    デューティ調整回路
１１，１１０    デューティ調整制御ロジック
１３０，１４０    デューティ調整ブロック
１５０    セレクタ
【図１】
2010178204.tif 000003
【図２】
2010178204.tif 000004
【図３】
2010178204.tif 000005
【図４】
2010178204.tif 000006
【図５】
2010178204.tif 000007
【図６】
2010178204.tif 000008
【図７】
2010178204.tif 000009
【図８】
2010178204.tif 000010
【図９】
2010178204.tif 000011
【図１０】
2010178204.tif 000012
【図１１】
2010178204.tif 000013
【図１２】
2010178204.tif 000014
【図１３】
2010178204.tif 000015
【図１４】
2010178204.tif 000016
【図１５】
2010178204.tif 000017
【図１６】
2010178204.tif 000018
【図１７】
2010178204.tif 000019
【図１８】
2010178204.tif 000020
【図１９】
2010178204.tif 000021
【図２０】
2010178204.tif 000022