(57)【要約】【課題】半導体装置の製造方法においてゲート酸化膜厚のばらつきを抑えてシリコン柱を細くする。【解決手段】基板１０上にシリコン柱１１を形成する第１の工程と、シリコン柱１１の側面の上端部および下端部を覆う保護膜を形成する第２の工程と、第２の工程の後、シリコン柱１１の側面の保護膜で覆われていない部分に異方性エッチングにてくびれ部を形成する第３の工程と、第３の工程の後、保護膜を除去する第４の工程と、第４の工程の後、くびれ部が形成されたシリコン柱１１の側面を覆うゲート酸化膜１２を形成する第５の工程と、ゲート酸化膜１２を覆うゲート電極１３を形成する第６の工程と、を含む。【選択図】図１
2010140955.tif 000002
【特許請求の範囲】
【請求項１】
基板上にシリコン柱を形成する第１の工程と、
前記シリコン柱の側面の上端部および下端部を覆う保護膜を形成する第２の工程と、
前記第２の工程の後、前記シリコン柱の側面の前記保護膜で覆われていない部分に異方性エッチングにてくびれ部を形成する第３の工程と、
前記第３の工程の後、前記保護膜を除去する第４の工程と、
前記第４の工程の後、前記くびれ部が形成された前記シリコン柱の側面を覆うゲート酸化膜を形成する第５の工程と、
前記ゲート酸化膜を覆うゲート電極を形成する第６の工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２の工程は、
前記基板の上面とともに前記シリコン柱の側面を覆う第１の膜を形成する第１の成膜工程と、
前記第１の膜で覆われた前記シリコン柱の側面を覆う第２の膜を形成する第２の成膜工程と、
前記第２の成膜工程の後、前記基板の前記第１の膜で覆われた部分を覆う第３の膜を形成することによって、前記シリコン柱の側面の前記上端部および前記下端部と、前記第１の膜との界面に前記保護膜を生成させる第３の成膜工程と、
前記第１の膜および前記第２の膜を除去して前記保護膜を露出させる膜除去工程と、
を有する半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第１の膜および前記第３の膜は、酸化膜であり、
前記第２の膜は、窒化膜である、半導体装置の製造方法。
【請求項４】
コンデンサと、
前記コンデンサに重ねて配列され、直列に接続されるトランジスタと、を有し、
前記トランジスタは、
特定の結晶面が他の結晶面よりも多く露出しているくびれ部を備え、基板上に形成されるシリコン柱と、
前記シリコン柱の側面を覆うように形成されているゲート酸化膜と、
前記ゲート酸化膜を覆うように形成されているゲート電極と、
を有する半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記特定の結晶面は、Ｓｉ｛１００｝面である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成されるシリコン柱を有する半導体装置、および該半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の一つである半導体メモリでは、低コストを実現するためにチップ面積を年々縮小することが要求されている。この要求に応えるために、半導体メモリの一つであるＤＲＡＭ（Dynamic Random Access Memory）には４Ｆ2（２Ｆ×２Ｆ）のセル構造が提案されている。４Ｆ2とは、一つのトランジスタと一つのコンデンサ（キャパシタ）で構成されるメモリセルの面積を示し、Ｆは最小加工寸法を示す。
【０００３】
４Ｆ2のセル構造には、メモリセルを構成するコンデンサとトランジスタを縦に重ねた構造がある。図１５は、４Ｆ2のセル構造のメモリセルを構成するトランジスタの構造の一例を示す断面図である。図１５（ａ）に示すトランジスタは、シリコン基板１００上にエッチングにて形成されたシリコン柱１０１を有する。シリコン柱１０１の側面は、ゲート酸化膜１０２を介してゲート電極１０３に覆われている。ゲート電極１０３に電圧が印加されると、シリコン柱１０１にチャネルが生成され、シリコン柱１０１から上部コンタクト１０４を介してコンデンサ１０５まで縦方向（鉛直方向）の電流経路が形成される。
【０００４】
図１５（ａ）に示すトランジスタは、図１５（ｂ）に示すように、シリコン柱１０１の直径を小さくする（シリコン柱１０１を細くする）と、電子の散乱先の状態密度の減少に伴い電子移動度が増加するので高速な動作が可能になる。また、接合面積の縮小に伴いシリコン柱１０１中に含まれる結晶欠陥の確率が大幅に減少するので、リーク電流が抑えられる。これにより、ＤＲＡＭにおけるマイノリティービットの発生が抑えられる。
【０００５】
しかし、シリコン柱１０１が細すぎると上部コンタクト１０４との接触面積が減少するので、シリコン柱１０１と上部コンタクト１０４を低抵抗で接触させることが困難になる。そこで、そのような問題を解決するトランジスタの製造方法が提案され、特許文献１に開示されている。
【０００６】
特許文献１に開示された製造方法では、シリコン柱の側面の中央部に等方性エッチングにて窪みを形成している（リセスを行っている）。すなわち、シリコン柱は、中央部だけが細い形状となっている。これにより、シリコン柱の上部における接触面積を縮小させることなく、シリコン柱を細くできる。
【特許文献１】特開２００８−１７７５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示された製造方法では、等方性エッチングにてシリコン柱を細くしているので、等方性エッチングが行われた後のシリコン柱の側面は、シリコン結晶の様々な結晶面が露出する。このような状態でゲート酸化膜を形成すると、酸化レートの面方位依存によって膜厚にばらつきが生じる。これにより、トランジスタの特性（例えば、しきい値電圧やリーク電流）にばらつきが生じやすくなるので、トランジスタの特性の均一性が損なわれる可能性がある。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明による半導体装置の製造方法は、
基板上にシリコン柱を形成する第１の工程と、
前記シリコン柱の側面の上端部および下端部を覆う保護膜を形成する第２の工程と、
前記第２の工程の後、前記シリコン柱の側面の前記保護膜で覆われていない部分に異方性エッチングにてくびれ部を形成する第３の工程と、
前記第３の工程の後、前記保護膜を除去する第４の工程と、
前記第４の工程の後、前記くびれ部が形成された前記シリコン柱の側面を覆うゲート酸化膜を形成する第５の工程と、
前記ゲート酸化膜を覆うゲート電極を形成する第６の工程と、
を含む。
【０００９】
また、上記課題を解決するための本発明による半導体装置は、
コンデンサと、
前記コンデンサに重ねて配列され、直列に接続されるトランジスタと、を有し、
前記トランジスタは、
特定の結晶面が他の結晶面よりも多く露出しているくびれ部を備え、基板上に形成されるシリコン柱と、
前記シリコン柱の側面を覆うように形成されているゲート酸化膜と、
前記ゲート酸化膜を覆うように形成されているゲート電極と、
を有する。
【発明の効果】
【００１０】
本発明によれば、異方性エッチングにてシリコン柱の側面にくびれ部を形成しているので、シリコン柱の側面は特定の結晶面が支配的になる。すなわち、シリコン柱の側面に特定の結晶面を他の結晶面よりも多く露出させた状態でゲート酸化膜を形成できる。これにより、ゲート酸化膜の厚みのばらつきを抑えられるので、トランジスタの特性の均一性を損なうことなくシリコン柱を細くできる。
【発明を実施するための最良の形態】
【００１１】
本実施形態の半導体装置について図面を参照しながら説明する。
【００１２】
本実施形態の半導体装置は、コンデンサとトランジスタとが重ねて配置され、直列に接続されている半導体メモリとし、図１は、本実施形態の半導体装置の要部の構造を示す断面図である。
【００１３】
本実施形態の半導体装置１は、図１に示すように、トランジスタ２と、トランジスタ２に重ねて配置され、直列に接続されるコンデンサ３と、を有する。トランジスタ２では、ゲート電極１３に電圧が印加されると、シリコン柱１１にチャネルが生成され、シリコン柱１１から上部コンタクト１４を介してコンデンサ３まで縦方向の電流経路が形成される。以下、トランジスタ２の製造方法について、詳しく説明する。
【００１４】
図２は、トランジスタ２の製造工程の流れを示す工程図である。
【００１５】
まず、シリコン柱１１を形成する工程（ステップＳ１）について図３を参照しながら説明する。図３に示すように、シリコン基板１０上の一部に酸化膜４１および窒化膜４２を形成し、窒化膜４２をマスクとして異方性エッチングを行うと、シリコン柱１１が形成される。なお、図３に記載の座標軸において［１１０］および［００１］は、シリコン結晶の面方位を示す。したがって、本実施形態では、シリコン柱１は、［００１］方向に沿って形成される。また、本実施形態では、シリコン柱１１は、直径が最小加工寸法Ｆ（ｎｍ）の円形マスクを用いて形成されることとする。
【００１６】
ステップＳ１の後は、図２に示すように、シリコン柱１１の側面の上端部および下端部を覆う酸窒化膜(保護膜)を形成する工程（ステップＳ２）を実施する。ここで、この工程について図４〜図８を参照しながら説明する。この工程は、図４に示すように４つの工程で構成されており、以下、各工程について説明する。
【００１７】
まず、図４に示すように、表面酸化膜５１（第１の膜）を形成する工程(ステップＳ２１)を実施する。この工程では、図５に示すように、表面酸化膜５１は、シリコン基板１０の上面、シリコン柱１１の側面、および窒化膜４２の表面を覆うように形成される。
【００１８】
ステップＳ２１の後は、図４に示すように、窒化膜サイドウォール６１(第２の膜)を形成する工程（ステップＳ２２）を実施する。この工程では、図６に示すように、窒化膜サイドウォール６１は、表面酸化膜５１で覆われたシリコン柱１１の側面を覆うように形成される。なお、本実施形態では、窒化膜サイドウォール６１は、窒化膜をエッチバックすることによって自己整合的に形成される。
【００１９】
ステップＳ２２の後は、図４に示すように、酸化膜７１（第３の膜）を形成して、酸窒化膜７２を生成させる工程（ステップＳ２３）を実施する。この工程では、図７に示すように、酸化膜７１は、窒化膜サイドウォール６１をマスクとする選択酸化によって、シリコン基板１０の表面酸化膜５１で覆われている部分に形成される。酸化膜７１が形成される間（酸化中）、シリコン柱１１の側面の上端部および下端部には、酸化種が表面酸化膜５１中を拡散することで窒化膜サイドウォール６１をわずかに酸化し、窒素化合物が生成される。この窒素化合物が、表面酸化膜５１中を拡散し、シリコン柱１１と表面酸化膜５１の界面でシリコンと反応することで、図７に示すように酸窒化膜７２が形成される。
【００２０】
ステップＳ２３の後は、図４に示すように、窒化膜サイドウォール６１および表面酸化膜５１を除去して酸窒化膜７２を露出させる工程（ステップＳ２４）を実施する。この工程では、図８に示すように、シリコン柱１１の側面に形成されている窒化膜サイドウォール６１および表面酸化膜５１は、ウェットエッチにて除去されるが、酸窒化膜７２は、除去されない。これにより、シリコン柱１１の側面の上端部および下端部が酸窒化膜７２によって保護される。これでステップＳ２が終了する。なお、ステップＳ２４では、表面酸化膜５１は酸化膜７１よりも薄いので、ウェットエッチを行う時間を制御して表面酸化膜５１だけを除去している。
【００２１】
ステップＳ２の後は、図２に示すように、シリコン柱１１の側面の酸窒化膜７２に覆われていない部分である中央部にくびれを形成する工程（ステップＳ３）を実施する。この工程では、水酸化カリウムまたは水酸化テトラメチルアンモニウムのように、Ｓｉ｛１１１｝面に対してエッチングレートが遅い薬液を用いた異方性エッチングを行う。すると、図９に示すように、シリコン柱１１の側面の中央部に、角度が５４．７１°の傾斜を持つくびれ部９１が形成される。
【００２２】
ステップＳ３の後は、図２に示すように酸窒化膜７２を除去する工程（ステップＳ４）を実施する。この工程では、犠牲酸化を行うことで、シリコン柱１１の側面の上端部および下端部は、図１０に示すように、酸窒化膜７２が除去された状態（シリコン柱１の側面が露出した状態）になる。図１１は、図１０に示す切断線Ａ―Ａの断面を示す斜視図である。また、図１２は、実際に酸窒化膜７２が除去された状態を示す画像である。
【００２３】
くびれ部９１は、上記の薬液を用いる異方性エッチングにて形成されるので、シリコン柱１１の側面は、図１１に示すようにＳｉ｛１００｝面が支配的となる。すなわち、シリコン柱１１の側面の表面積の大部分がＳｉ｛１００｝面で占められることになる。なお、くびれ部９１は、幅が、シリコン柱１１の上部の幅の１/２〜１/３であって、高さが、１００ｎｍ以下になるように形成される。
【００２４】
ステップＳ４の後は、図２に示すようにゲート酸化膜１２を形成する工程（ステップＳ５）を実施する。ゲート酸化膜１２は、図１３に示すようにシリコン柱１１の側面を覆うように形成される。
【００２５】
ステップＳ５の後は、図２に示すようにゲート電極１３を形成する工程（ステップＳ６）を実施する。ゲート電極１３は、図１４に示すようにゲート酸化膜１２を覆うように形成される。その後は、図１に示すように、層間絶縁膜１６が埋め込まれ、酸化膜４１および窒化膜４２が除去される。そして、シリコン柱１１の上面にドレインまたはソースに相当する上部コンタクト１４が形成され、ゲート電極１３と上部コンタクト１４とを絶縁するための窒化膜１５が形成される。なお、本実施形態では、上部コンタクト１４とゲート電極１３の分離(絶縁)に必要なサイドウォールスペーサーを５（ｎｍ）に設定するので、シリコン柱１１と上部コンタクト１４との接触面積（シリコン柱１１の上部の断面積）は、（Ｆ−１０）×π（ｎｍ2）で規定される。また、本実施形態ではソースまたはドレインが形成されるテーパー部（シリコン柱１１の下部）の側面は、Ｓｉ｛１１１｝面となる。一般的に、酸化レートは、Ｓｉ｛１００｝面、Ｓｉ｛１１０｝面、Ｓｉ｛１１１｝面の順に高くなるので、チャネルが生成するシリコン柱１１の側面よりも酸化膜を厚くすることができる。これにより、ゲートとソース間、またはゲートとドレイン間の分離の信頼性を向上させることが可能となる。
【００２６】
本実施形態では、くびれ部を形成してシリコン柱を細くしているが、このくびれ部は、シリコン柱の側面を異方性エッチングすることによって形成されている。そのため、シリコン柱の側面は、特定の結晶面が他の結晶面よりも多く露出した状態（特定の結晶面が支配的な状態）になるので、ゲート酸化膜を形成する際の膜厚のばらつきを抑えやすくなる。これにより、トランジスタの特性の均一性を損なうことなくシリコン柱を細くすることが可能となる。
【図面の簡単な説明】
【００２７】
【図１】本実施形態の半導体装置の要部の構造を示す断面図である。
【図２】本実施形態のトランジスタの製造工程の流れを示す工程図である。
【図３】本実施形態のトランジスタの製造工程において、シリコン柱を形成する工程を説明するための断面図である。
【図４】本実施形態のトランジスタの製造工程において、酸窒化膜を形成する工程の流れを示す工程図である。
【図５】本実施形態のトランジスタの製造工程において、表面酸化膜を形成する工程を説明するための断面図である。
【図６】本実施形態のトランジスタの製造工程において、窒化膜サイドウォールを形成する工程を説明するための断面図である。
【図７】本実施形態のトランジスタの製造工程において、酸化膜を形成して酸窒化膜を生成させる工程を説明するための断面図である。
【図８】本実施形態のトランジスタの製造工程において、窒化膜サイドウォールおよび表面酸化膜を除去して酸窒化膜を露出させる工程を説明するための断面図である。
【図９】本実施形態のトランジスタの製造工程において、くびれ部を形成する工程を説明するための断面図である。
【図１０】本実施形態のトランジスタの製造工程において、酸窒化膜を除去する工程を説明するための断面図である。
【図１１】図１０に示す切断線Ａ―Ａの断面を示す斜視図である。
【図１２】実際に酸窒化膜が除去された状態を示す画像である。
【図１３】本実施形態のトランジスタの製造工程において、ゲート酸化膜を形成する工程を説明するための断面図である。
【図１４】本実施形態のトランジスタの製造工程において、ゲート電極を形成する工程を説明するための断面図である。
【図１５】４Ｆ2のセル構造のメモリセルを構成するトランジスタの構造の一例を示す断面図である。
【符号の説明】
【００２８】
１  半導体装置
２  トランジスタ
３  コンデンサ
１０、１００  シリコン基板
１１、１０１  シリコン柱
１２、１０２  ゲート酸化膜
１３、１０３  ゲート電極
１４、１０４  上部コンタクト
１５、４２  窒化膜
１６  層間絶縁膜
４１、７１  酸化膜
５１  表面酸化膜
６１  窒化膜サイドウォール
７２  酸窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１２】
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