(57)【要約】【課題】微細化に適した構造を有する不揮発性半導体記憶装置を提供する。【解決手段】半導体基板１１の内面１１ｂのうちの底面１１ｃに沿って半導体基板１１の中に形成された第２導電型の第１不純物拡散層１２と、側面１１ｄに沿って半導体基板１１の主面１１ａに形成された第２導電型の第２不純物拡散層１３と、内面１１ｂに形成された第１絶縁膜１４を介して側面１１ｄに形成され、底面１１ｃから主面１１ａに至る第１ゲート電極１５と、第２絶縁膜１６を介して第１ゲート電極１５上に形成され、底面１１ｃから主面１１ａに至る第２ゲート電極１７と、を有するメモリトランジスタ１８を具備し、側面１１ｄのうちの第１不純物拡散層１２側の第１側面１１ｄ１と第２不純物拡散層１３側の第２側面１１ｄ２とが異なる平面上にあり、且つ側面１１ｄに沿って形成されるメチャネル１９の深さ方向において第２側面１１ｄ２が第１側面１１ｄ１より深い位置にある。【選択図】図１
2010225806.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面にトレンチを形成して得られる前記半導体基板の内面のうちの底面に沿って前記半導体基板の中に形成された第２導電型の第１不純物拡散層と、
前記半導体基板の内面のうちの側面に沿って前記半導体基板の前記主面に形成された第２導電型の第２不純物拡散層と、
前記内面に形成された第１絶縁膜を介して前記側面に形成され、前記底面から前記主面に至る第１ゲート電極と、
第２絶縁膜を介して前記第１ゲート電極上に形成され、前記底面から前記主面に至る第２ゲート電極と、
を有するメモリトランジスタを具備し、
前記側面のうちの前記第１不純物拡散層側の第１側面と前記第２不純物拡散層側の第２側面とが異なる平面上にあり、且つ前記側面に沿って形成されるチャネルの深さ方向において前記第２側面が前記第１側面より深い位置にあることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記内面の一方の側面側に形成された第１の前記メモリトランジスタと、前記内面の他方の側面側に形成された第２の前記メモリトランジスタとを有し、第１の前記メモリトランジスタおよび第２の前記メモリトランジスタが、前記第１不純物拡散層および前記第２ゲート電極をそれぞれ共用していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１側面と前記第２側面とを接続する第３側面が、変曲点を有することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２不純物拡散層の下面が前記変曲点より上方にあり、プログラム時に前記半導体基板と前記第２不純物拡散層とのＰＮ接合の空乏層が前記変曲点より前記第１不純物拡散層側に延伸していることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１側面と前記第２側面との間が、ステップ状、スロープ状、および湾曲状のいずれかの第３側面で接続されていることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、浮遊ゲート電極と制御ゲート電極が積層された電気的に書き換え可能なメモリトランジスタを用いたＥＥＰＲＯＭ（Electrically Erasable and Programmable Read only Memory）が知られている。  
ＥＥＰＲＯＭでは、高集積化による大容量化に伴って、チップサイズの増大を抑制するために、素子の微細化が求められている。
【０００３】
チャネルホットエレクトロンプログラム方式によるＮＯＲ型ＥＥＰＲＯＭにおいては、書き込みに必要なメモリセルのドレイン電圧はホットキャリアが発生するために必要な最低電圧値以上（４〜５Ｖ以上）に設定する必要があるので、ゲート長はソース・ドレイン間耐圧の要求を満たすように設定する必要がある。  
また、ゲート長を短縮していくと、ドレイン端での電子散乱が起きにくくなる現象（速度オーバシュート効果）により、あるゲート長以下では浮遊ゲートに到達する電子の数が減少するので、書き込み特性が悪化する。  
その結果、ゲート長の短縮には限界があり、限界は１１０ｎｍ程度とも言われている。従って、素子の微細化がゲート長で妨げられるので、世代が進むにつれセルエリアの微細化が進まず、チップサイズの縮小が困難になる問題がある。
【０００４】
これに対して、ゲート長に依存せず微細化に適した構造として、３次元構造の縦型メモリトランジスタを有する不揮発性半導体記憶装置が知られている（例えば、特許文献１参照。）。
【０００５】
然しながら、特許文献１に開示された不揮発性半導体記憶装置は、浮遊ゲート電極と制御ゲート電極間に挟まれている誘電体膜がドレイン領域付近にあるので、プログラム時に浮遊ゲートだけでなく誘電体膜にまで電子が注入またはトラップされることにより、誘電体膜が劣化する問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１１４９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、微細化に適した構造を有する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の不揮発性半導体記憶装置は、第１導電型の半導体基板の主面にトレンチを形成して得られる前記半導体基板の内面のうちの底面に沿って前記半導体基板の中に形成された第２導電型の第１不純物拡散層と、前記半導体基板の内面のうちの側面に沿って前記半導体基板の前記主面に形成された第２導電型の第２不純物拡散層と、前記内面に形成された第１絶縁膜を介して前記側面に形成され、前記底面から前記主面に至る第１ゲート電極と、第２絶縁膜を介して前記第１ゲート電極上に形成され、前記底面から前記主面に至る第２ゲート電極と、を有するメモリトランジスタを具備し、前記側面のうちの前記第１不純物拡散層側の第１側面と前記第２不純物拡散層側の第２側面とが異なる平面上にあり、且つ前記側面に沿って形成されるチャネルの深さ方向において前記第２側面が前記第１側面より深い位置にあることを特徴としている。
【発明の効果】
【０００９】
本発明によれば、微細化に適した構造を有する不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係る不揮発性半導体記憶装置を示す図で、図１（ａ）はその平面図、図１（ｂ）はその断面図、図１（ｃ）は要部を説明するための図。
【図２】本発明の実施例に係る不揮発性半導体記憶装置の効果を比較例と対比して示す図で、図２（ａ）が本実施例を示す図、図２（ｂ）が比較例を示す図。
【図３】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図４】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図５】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図６】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図７】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図８】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図９】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図１０】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図１１】本発明の実施例に係る別の不揮発性半導体記憶装置の要部を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本発明の実施例に係る不揮発性半導体記憶装置について図１乃至図１０を用いて説明する。図１は不揮発性半導体記憶装置を示す断面図で、図１（ａ）はその平面図、図１（ｂ）はビット線方向に沿って切断した断面図、図１（ｃ）は要部を説明するための図、図２は本実施例の効果を比較例と対比して示す図で、図２（ａ）が本実施例を示す図、図２（ｂ）が比較例を示す図、図３乃至図１０は不揮発性半導体記憶装置の製造工程を順に示す断面図である。
【００１３】
本実施例は、不揮発性半導体記憶装置が、半導体基板の主面に垂直な方向にチャネルが形成される複数の縦型メモリトランジスタを有し、それらのソース、制御ゲート電極を隣接するメモリトランジスタ同士で共用する形で直列接続してＮＯＲ型セルを構成するＮＯＲ型ＥＥＰＲＯＭの場合の例である。
【００１４】
図１（ｂ）、（ｃ）に示すように、本実施例の不揮発性半導体記憶装置１０は、Ｐ型（第１導電型）の半導体基板１１の主面１１ａにトレンチＴを形成して得られる半導体基板１１の内面１１ｂのうちの底面１１ｃに沿って半導体基板１１の中に形成されたＮ型（第２導電型）のソース拡散層（第１不純物拡散層）１２と、半導体基板１１の内面１１ｂのうちの側面１１ｄに沿って半導体基板１１の主面１１ａに形成されたＮ型のドレイン拡散層（第２不純物拡散層）１３と、内面１１ｂに形成されたトンネル酸化膜（第１絶縁膜）１４を介して側面１１ｄに形成され、底面１１ｃから主面１１ａに至る浮遊ゲート電極（第１ゲート電極）１５と、ＩＰＤ膜１６（第２絶縁膜）を介して浮遊ゲート電極１５上に形成され、底面１１ｃから主面１１ａに至る制御ゲート電極（第２ゲート電極）１７とを有するメモリトランジスタ１８を具備している。
【００１５】
側面１１ｄのうち、ソース拡散層１２側の第１側面１１ｄ１とドレイン拡散層１３側の第２側面１１ｄ２とが異なる平面上にあり、且つ側面１１ｄに沿って形成されるチャネル１９の深さ方向において第２側面１１ｄ２が第１側面１１ｄ１より深い位置にある。  
第１側面１１ｄ１と第２側面１１ｄ２との間は、ステップ状の第３側面１１ｄ３で接続されている。ここで主面１１ａに対して深さ方向における第３側面１１ｄ３の位置は、ドレイン拡散層１３の下面より深い位置にある。また、プログラム時に半導体基板１１とドレイン拡散層１３とのＰＮ接合の空乏層（「ドレイン空乏層領」と称する）が第３側面１１ｄ３よりソース拡散層１２側に延伸している。
【００１６】
更に、不揮発性半導体装置１０は、メモリトランジスタ１８を覆う層間絶縁膜２０、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜と、層間絶縁膜２０を貫通してドレイン拡散層１３に接触し、ドレイン拡散層１３をビット線（図示せず）に接続するためのビア２１、例えばタングステンビアとを有している。
【００１７】
また、図１（ａ）に示すように、不揮発性半導体装置１０は、半導体基板１１上に第１方向に所定間隔で配置され、第２方向に延びる素子分離領域であるＳＴＩ２２が形成されている。ここで、ＳＴＩ２２によって半導体基板１１が複数の素子領域に分離されている。その結果、第１方向においてメモリセルトランジスタ１８はＳＴＩ２２を挟んで配置されている。  
また、第１不純物拡散層１２はＳＴＩ２２の底面を通り、第１の方向に隣接するトレンチＴの下面に共通するように形成されている。
【００１８】
メモリトランジスタ１８は、第２方向において、第２ゲート電極１７を挟んで配置されている。すなわち、半導体基板１１の内面１１ｂの一方の側面側に形成され、同様のメモリトランジスタ１８ａが内面１１ｂの他方の側面側に形成されている。  
また、第２方向に隣接するビア２１は図示しないビット線に共通接続されている。また第２ゲート電極１７にはそれぞれコンタクト（図示せず）が落とされ、第１方向に隣接する第２ゲート電極１７がワード線（図示せず）により共通接続されている。
【００１９】
第２方向に隣接するメモリトランジスタ１８およびメモリトランジスタ１８ａが、ソース拡散層１２および制御ゲート電極１７をそれぞれ共用しているので、第２方向に隣接する浮遊ゲート電極１５の電位の影響が制御ゲート電極１７によって互いにシールドされる構造である。  
ドレイン拡散層１３およびビア２１が、メモリトランジスタ毎に形成されているので、各メモリトランジスタをランダムアクセスすることが可能である。
【００２０】
不揮発性半導体記憶装置１０は、ドレイン拡散層１３近傍で発生させたホットエレクトロンを浮遊ゲート電極１５に注入することにより、メモリトランジスタ１８にデータを書き込んでいる。
【００２１】
次に、メモリトランジスタ１８の動作原理であるチャネルホットエレクトロンプログラム方式について説明する。  
メモリトランジスタ１８に対してプログラムを行う場合、始めに、ワード線を選択し、９〜１０Ｖの電圧を印加する。これにより、ワード線に接続されている制御ゲート電極１７に電圧が印加される。  
次に、ワードライン電圧が安定した時点で、選択したビット線にパルス電圧４〜５Ｖを印加する。これにより、ビット線に接続されているドレイン拡散層１３にパルス電圧が印加される。
【００２２】
選択されなかったワード線は０Ｖ、または負電圧を印加し、選択されなかったビット線は０Ｖ、またはオープン状態とし、選択されていないメモリトランジスタに電流は流れない状態とする。これにより、選択されたメモリトランジスタのソース拡散層１２、ドレイン拡散層１３の間にはプログラム電流が流れ始め、ドレイン拡散層１３の端でチャネルホットエレクトロンが発生する。  
そして、発生した電子のうち、散乱されて浮遊ゲート電極１５へ向かう成分だけが浮遊ゲート電極１５に注入される。電子が注入されると、注入前に比べ浮遊ゲート電極１５の電位が低くなるため、注入前のしきい値に比べ高い状態となる。
【００２３】
この浮遊ゲート電位の変化による、あるゲート電圧でのしきい値や電流値の違いを読み取ることで、書き込み状態“０”（Ｖｔｈが高い、電流値が少ない）、消去状態“１”状態（Ｖｔｈが低い、電流値が多い）の２値データを持たせている。
【００２４】
また、カップリング比ＣＲは、ＣＲ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｔｎｌ）で表わされる。ここで、Ｃｏｎｏは浮遊ゲート電極１５と制御ゲート電極１７との間の容量、Ｃｔｎｌは浮遊ゲート電極１５と半導体基板１１との間の容量である。
【００２５】
これにより、浮遊ゲート電極１５に印加される実効的な電圧が減少し電子の吸引力が低下するので、メモリトランジスタ１８への書き込み速度が遅くなる。  
然し、ソース拡散層１２側の第１側面１１ｄ１とドレイン拡散層１３側の第２側面１１ｄ２とが異なる平面上にあり、且つチャネル１９の深さ方向において第２側面１１ｄ２が第１側面１１ｄ１より深い位置にある。これにより、第１側面１１ｄ１と第２側面１１ｄ２との間に段差が形成されるので、浮遊ゲート電極１５への電子の注入効率が向上し、書き込み速度が向上する。
【００２６】
具体的には、ドレイン空乏層領域中に半導体基板の段差を有しない従来構造の場合、書き込み時に電子はドレイン空乏層領域に達すると、そこでドレイン拡散層とゲート電極間の高電界によりホットエレクトロン（以下単に「電子」とする）が発生し、浮遊ゲート電極の方向に向かう電子だけが注入されるので注入効率は非常に悪くなる。  
一方、ドレイン空乏層領域中に第１側面１１ｄ１乃至第３側面１１ｄ３により半導体基板１１に段差を有する本実施例の場合、電子は第１側面１１ｄ１に形成された浮遊ゲート電極の方向だけでなく、そのまま直進すれば第３側面１１ｄ３を通過して浮遊ゲート電極１５に注入されるので、注入効率は従来構造よりも高くなる。
【００２７】
図２は本実施例の不揮発性半導体記憶装置１０の効果を比較例と対比して示す図で、図２（ａ）が本実施例を示す図、図２（ｂ）が比較例を示す図である。ここで、比較例とは半導体基板の主面に平行な方向にチャネルが形成され、ドレイン空乏層領域中に半導体基板の段差を有する横型メモリトランジスタを有する不揮発性半導体記憶装置のことである。始めに、比較例について説明する。
【００２８】
図２（ｂ）に示すように、比較例１の不揮発性半導体記憶装置は、速度オーバシュート効果が生じないゲート長Ｌｇ１（〜１１０ｎｍ）を有している。然し、その分メモリトランジスタのサイズＷ２の縮小が困難であり、チップサイズが大きくなる。  
比較例２の不揮発性半導体記憶装置は、ゲート長Ｌｇ１より短いゲート長Ｌｇ２を有しており、その分メモリトランジスタのサイズＷ１を縮小して、チップサイズを小さくすることができる。然し、速度オーバシュート効果が生じるので電子の数が減少し、書き込み特性が悪化する。
【００２９】
一方、本実施例の不揮発性半導体記憶装置１０は、速度オーバシュート効果が生じないゲート長Ｌｇ１（〜１１０ｎｍ）を有しているが、半導体基板の主面に垂直な方向にチャネルが形成される縦型なので、書き込み特性を維持しながら、メモリトランジスタのサイズＷ１を縮小してチップサイズを小さくすることができる。
【００３０】
また、制御ゲート１７が、隣り合うメモリトランジスタ間で共通にできるので、更にメモリトランジスタのサイズＷ１を縮小してチップサイズを小さくすることができる。
【００３１】
次に、不揮発性半導体記憶装置１０の製造方法について、図３乃至図１０を用いて説明する。  
図３に示すように、半導体基板１１上に、例えば、熱酸化法によりシリコン酸化膜３１を形成し、シリコン酸化膜３１上に、例えばＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜３２を形成し、メモリセル領域を確保するためにフォトリソグラフィ法によりストライプ状のレジスト膜３３を形成する。
【００３２】
次に、図４（ａ）に示すように、レジスト膜３３をマスクとして、フッ素系ガス、例えばＣＨ３Ｆ／Ｏ２／Ｈｅガスを用いたＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜３２およびシリコン酸化膜３１をエッチング加工する。
【００３３】
次に、シリコン窒化膜３２およびシリコン酸化膜３１をマスクとして、塩素系／フッ素系ガス、例えばＨＢｒ／ＣＦ４／Ｃｌ２ガスを用いたＲＩＥ法により、半導体基板１１をエッチング加工する。これにより、ストスライプ状のトレンチ３４が形成され、半導体基板１１に底面１１ｃと側面１１ｄを有する内面１１ｂが得られる。  
次に、図４（ｂ）に示すように、フッ素系ガスを用いたＣＤＥ（Chemical Dry Etching）法により、シリコン窒化膜３２およびシリコン酸化膜３１を等方性エッチングし、シリコン窒化膜３２およびシリコン酸化膜３１を後退させてスリム化する。
【００３４】
次に、図５（ａ）に示すように、スリム化したシリコン窒化膜３２およびシリコン酸化膜３１をマスクとして、塩素系／フッ素系ガスを用いたＲＩＥ法により、半導体基板１１を主面１１ａと底面１１ｃの途中までエッチング加工する。  
これにより、底面１１ｃ側の第１側面１１ｄ１と、底面１１ｃと反対の開口側の第２側面１１ｄ２とが異なる平面上にあり、且つ半導体基板１１の主面１１ａに対して垂直な方向（紙面のＹ方向）においてトレンチ３４の中心から第２側面１１ｄ２が第１側面１１ｄ１より遠い位置にある側面１１ｄが得られる。
【００３５】
次に、図５（ｂ）に示すように、内面１１ｂを含む半導体基板１１の全面に、例えばＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜３５を形成する。次に、ＴＥＯＳ膜３５を介して半導体基板１１の底面１１ｃに砒素（Ａｓ）イオンを注入する。次に、熱処理を施して注入したＡｓを活性化する。これにより、ソース拡散層１２が形成される。
【００３６】
次に、図６（ａ）に示すように、ＴＥＯＳ膜３５、シリコン窒化膜３２およびシリコン酸化膜３１を除去する。  
次に、図６（ｂ）に示すように、内面１１ｂを含む半導体基板１１の全面にトンネル酸化膜１４を形成する。具体的には、半導体基板１１上に熱酸化法により、シリコン酸化膜を形成する。次に、このシリコン酸化膜を、ＮＨ3ガスを用いて窒化処理した後、更に、酸化処理することにより、オキシナイトライド膜に置換する。このオキシナイトライド膜が、一般に、トンネル酸化膜と称される。
【００３７】
次に、図７（ａ）に示すように、トンネル酸化膜１４を含む半導体基板１１の全面に、例えばＣＶＤ法により燐（Ｐ）を添加したポリシリコン膜を形成した後、ポリシリコン膜をＲＩＥ法により主面１１ａおよび底面１１ｃのトンネル酸化膜１４が露出するまでエッチングし、浮遊ゲート電極１５を形成する。  
次に、トレンチ３４と垂直な方向（紙面のＹ方向）に図示されないトレンチを形成し、トレンチに絶縁材を埋め込んで、図１に示すＳＴＩ２２を形成し、浮遊ゲート電極１５を分離する。  
次に、図７（ｂ）に示すように、浮遊ゲート電極１５を含む半導体基板１１の全面に、例えばＣＶＤ法によりＳｉＯ２／ＳｉＮ／ＳｉＯ２膜を順次形成する。これにより、ＩＰＤ膜１６が形成される。
【００３８】
次に、図８（ａ）に示すように、ＩＰＤ膜１６を含む半導体基板１１の全面に、例えばＣＶＤ法により燐（Ｐ）を添加したポリシリコン膜３６を形成する。  
次に、図８（ｂ）に示すように、フオトリソグラフィ法によりドレイン拡散層１３が形成される部位に開口３７ａを有するマスク材３７、例えばシリコン酸化膜を形成した後、マスク材３７を用いてＲＩＥ法によりポリシリコン膜３６をエッチング加工し、ＩＰＤ膜１６を露出させる。これにより、制御ゲート電極１７が形成される。
【００３９】
次に、図９（ａ）に示すように、制御ゲート電極１７およびＩＰＤ膜１６を含む半導体基板１１の全面に、例えばＣＶＤ法により層間絶縁膜２０を形成する。  
次に、図９（ｂ）に示すように、フオトリソグラフィ法により層間絶縁膜２０上にドレイン拡散層１３が形成される部位に開口３８ａを有するレジスト膜３８を形成する。
【００４０】
次に、図１０（ａ）に示すように、レジスト膜３８をマスクとして、ＲＩＥ法により層間絶縁膜２０、ＩＰＤ膜１６およびトンネル酸化膜１３をエッチングして半導体基板１１の主面１１ａを露出させ、コンタクト孔２０ａを形成した後、半導体基板１１の主面１１ａに砒素（Ａｓ）をイオン注入し、Ａｓイオン注入層３９を形成する。  
次に、図１０（ｂ）に示すように、熱処理を施し、注入したＡｓを活性化する。これにより、ドレイン拡散層１３が形成される。  
同時に、ソース拡散層１２は追加熱処理されるので、ソース拡散層１２中のＡｓが熱拡散する。その結果、ソース拡散層１２は底面１１ｃおよび側面１１ｄからより深く半導体基板１１中へＡｓが拡散したソース拡散層１２になる。
【００４１】
次に、コンタクト孔２０ａの内面にバリアメタル膜、例えばＴｉ／ＴｉＮを形成し、導電材、例えばタングステン（Ｗ）を埋め込んでビア２１を形成することにより、図１に示す不揮発性半導体記憶装置１０が得られる。
【００４２】
以上説明したように、本実施例の不揮発性半導体記憶装置１０は、側面１１ｄに沿ってメチャネル１９が形成される縦型のメモリトランジスタ１８を具備し、側面１１ｄのうち、ソース拡散層１２側の第１側面１１ｄ１とドレイン拡散層１３側の第２側面１１ｄ２とが異なる平面上にあり、且つメチャネル１９の深さ方向において第２側面１１ｄ２が第１側面１１ｄ１より深い位置にある。
【００４３】
その結果、浮遊ゲート電極１５への電子の注入効率が高まり、カップリング比が取れなくても書込み効率の高いメモリトランジスタ１８が得られる。従って、微細化に適した構造を有する不揮発性半導体記憶装置１０が得られる。
【００４４】
更に、制御ゲート電極１７がソース拡散層１２またはチャネル１９の直上に配置されていないので、プログラム時にＩＰＤ膜１６にまで電子が注入されてＩＰＤ膜１６が劣化する恐れはなくなる。その結果、カップリング比が維持され、安定した書き込み特性を得ることができる。
【００４５】
ここでは、第１側面１１ｄ１と第２側面１１ｄ２との間がステップ状の第３側面１１ｄ３で接続されている場合について説明したが、その他の形状、例えばスロープ状、および湾曲状の第３側面で接続されていても構わない。  
図１１は別の不揮発性半導体記憶装置の要部を示す図で、図１１（ａ）は、第１側面と第２側面との間がスロープ状の第３側面で接続されている場合を示す図、図１１（ｂ）は第１側面と第２側面との間が湾曲状の第３側面で接続されている場合を示す図である。
【００４６】
図１１（ａ）に示すように、スロープ状の第３側面１１ｄ３においては、コーナ部５０、５１が緩やかになり、コーナ部５０、５１に形成されるトンネル酸化膜１４の膜厚は側面１１ｄと同様に維持される。  
その結果、トンネル酸化膜１４の耐圧が維持され、応力集中、電界集中などによる耐圧不良を未然に防止することができる利点がある。  
図１１（ｂ）に示すように、湾曲状の第３側面１１ｄ３においては、更にコーナ部５０、５１が緩やかになり、更に効果が期待できる。変曲点を有し、所謂Ｓ字状の第３側面であっても同様である。
【符号の説明】
【００４７】
１０  不揮発性半導体記憶装置
１１  半導体基板
１１ａ  主面
１１ｂ  内面
１１ｃ  底面
１１ｄ  側面
１１ｄ１  第１側面
１１ｄ２  第２側面
１１ｄ３  第３側面
１２  ソース拡散層（第１不純物拡散層）
１３  ドレイン拡散層（第２不純物拡散層）
１４  トンネル酸化膜（第１絶縁膜）
１５  浮遊ゲート電極（第１ゲート電極）
１６  ＩＰＤ膜（第２絶縁膜）
１７  制御ゲート電極（第２ゲート電極）
１８、１８ａ  メモリトランジスタ
１９  チャネル
２０  層間絶縁膜
２１  ビア
２２  ＳＴＩ
３１  シリコン酸化膜
３２  シリコン窒化膜
３３  レジスト膜
３４、Ｔ  トレンチ
３５  ＴＥＯＳ膜
３６  ポリシリコン膜
３７  マスク材
３８  レジスト膜
３９  Ａｓイオン注入層
５０、５１  コーナ部
【図１】
2010225806.tif 000003
【図２】
2010225806.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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