(57)【要約】【課題】スタティック型半導体メモリの動作マージン不良をメモリセル特性に応じて最適に調整する。【解決手段】各ワード線ドライバ（ＷＤＲｉ）に対応してドライバ電源電圧選択回路（ＶＳＷｉ）を設定する。このドライバ電源電圧選択回路（ＶＳＷｉ）は、そのメモリセル特定情報を格納する回路（３２ａ，３２ｂ）に格納される。記憶データに従って複数の電圧（ＶＤＤ１，ＶＤＤ２，ＶＤＤ３）の１つを選択してドライバ電源ノード１２に伝達する。この電圧選択においてメモリセル特性に応じて読出マージン不良、または書込マージン不良対策を施すことができる。【選択図】図１３
2010231853.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が情報を記憶する複数のメモリセル、
各メモリセル行に対応して配置され、各々に対応のメモリセルが接続される複数のワード線、
各前記ワード線に対して設けられ、各々がドライバ電源ノードを有し、アドレス指定された行のワード線上に対応のドライバ電源ノードの電圧を伝達して該対応のワード線を選択状態に駆動する複数のワード線ドライバ、および
各々が少なくとも１つのワード線ドライバに対応して設けられ、各々が、対応の行のメモリセルの特性特定情報に従って対応のワード線ドライバに伝達される電圧を複数の候補電圧から選択して対応のワード線ドライバのドライバ電源ノードに伝達するドライバ電源設定回路を備え、前記複数の候補電圧は、互いに態様の異なる不良モードに対する対策として作用する電圧を含む、半導体装置。
【請求項２】
各前記ドライバ電源設定回路は、１より大きく全メモリセルよりも少ない所定数のワード線ドライバに対応して配置され、
各前記ドライバ電源設定回路は、
複数ビットの前記メモリセル特性特定情報を記憶する記憶部と、
前記記憶部の記憶情報に従って３以上の電圧レベルの異なる候補電圧のいずれかを選択して対応の所定数のワード線ドライバの電源ノードに伝達する電圧生成回路とを備える、請求項１記載の半導体装置。
【請求項３】
前記ドライバ電源設定回路は、各ワード線ドライバに対応して設けられ、かつ前記メモリセル特性特定情報は、複数ビットの情報であり、
対応の行のメモリセルの特性特定情報を記憶する記憶回路と、
前記記憶回路の記憶情報に従って互いに電圧レベルの異なる３以上の候補電圧のうちの１つを選択して対応のワード線ドライバの電源ノードに伝達する電圧選択回路とを備える、請求項１記載の半導体装置。
【請求項４】
行列状に配列され、各々が情報を記憶する複数のメモリセル、
各メモリセル行に対応して配置され、各々に対応のメモリセルが接続される複数のワード線、
各前記ワード線に対応して設けられ、各々が、ドライバ電源ノードを有し、対応のワード線がアドレス指定されたとき、該対応のワード線へ対応のドライバ電源ノードの電圧を伝達して該対応のワード線を選択状態に駆動する複数のワード線ドライバ、および
前記複数のワード線ドライバに共通に設けられ、前記半導体装置の動作モードと独立に、メモリセルの特性特定情報と与えられたアドレス信号とに従って各前記ワード線ドライバに伝達される電圧レベルを複数の互いに異なる電圧レベルのいずれか１つに設定して各前記ワード線ドライバのドライバ電源ノードに伝達するドライバ電源設定回路を備え、前記アドレス信号は、行アドレス信号および列アドレス信号を含む、半導体装置。
【請求項５】
前記ドライブ電源設定回路は、
前記メモリセル特性特定情報として不良アドレス情報を格納する記憶回路と、
前記記憶回路の記憶する不良アドレスと前記与えられたアドレス信号とを比較し、該比較結果に従って前記互いに電圧レベルの異なる複数の電圧のうちの１つを選択して各前記ワード線ドライバの電源ノードへ伝達する電圧選択回路とを備える、請求項４記載の半導体装置。
【請求項６】
前記記憶回路は、複数の不良アドレスを格納する、請求項５記載の半導体装置。
【請求項７】
前記ドライバ電源設定回路は、
前記特性特定情報として前記複数のメモリセルの特性の性向を示す情報を記憶する特性記憶回路と、
前記特性記憶回路の記憶情報に従って選択対象となる電圧の組を変更して前記互いに異なる複数の電圧を生成する電圧切換回路をさらに備える、請求項４記載の半導体装置。
【請求項８】
行列状に配列され、各々がセル電源ノードを有し、前記セル電源ノードの電圧に応じた電圧レベルの情報を記憶する複数のメモリセル、
各メモリセル行に対応して配置され、各々に対応のメモリセルが接続される複数のワード線、
各前記メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対、
各前記メモリセル列に対応して配置され、各々に対応の列のメモリセルのセル電源ノードが接続される複数のメモリ電源線、および
各々が前記メモリ電源線に対応して設けられ、各々が、対応の列のメモリセルの特性特定情報とデータ書込指示とアドレス信号に従って生成される列選択信号とに従って対応のメモリ電源線に伝達される電圧を３以上の複数の候補電圧から選択して対応のメモリ電源線に伝達するメモリ電源設定回路を備える、半導体装置。
【請求項９】
前記メモリ電源設定回路は、
前記メモリセルの特定情報を記憶する記憶回路と、
前記記憶回路の記憶情報に従って互いに電圧レベルの複数の電圧のうちの１つを選択する第１の電圧選択回路と、
前記電圧選択回路が選択した電圧と固定電圧との一方を前記書込指示および前記列選択信号とに従って選択して対応のメモリ電源線に伝達する第２の電圧生成回路とを備える、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、データを安定にデータの書込／読出を行なうことのできるスタティック型半導体記憶装置の構成に関する。
【背景技術】
【０００２】
トランジスタ素子の微細化が進むと、製造パラメータの変動の影響が大きくなり、メモリセルを構成するＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のしきい値電圧のばらつきが大きくなり、動作マージンが低下する。その結果、半導体記憶装置、特に低電源電圧で動作する半導体記憶装置において、安定したデータの書込／読出を行なうことが困難となる。
【０００３】
スタティック型半導体記憶装置（以下、ＳＲＡＭと称す）のメモリセルは、インバータラッチで構成されるフリップフロップ回路と、このフリップフロップ回路の保持データをアクセスするアクセストランジスタとで構成される。以下の説明においては、この２つのインバータと１つのアクセストランジスタをハーフセルインバータと定義する。2つのハーフセルインバータにより２つの記憶ノードに相補データが保持される。ＳＲＡＭセルの安定性は、２つのハーフセルインバータの伝達特性曲線で評価される。このハーフセルインバータの伝達特性曲線は、通常、「めがね」形状の対称的な２つの曲線で表わされる。２つの曲線で囲まれる領域に内接する正方形の一辺の長さまたは内接円の直径が、通常、スタティックノイズマージンＳＮＭと称される。スタティックノイズマージンＳＮＭが大きいと、記憶データの安定性が増大し、一方、小さいと記憶データの安定性が低下する。このスタティックノイズマージンは、２つのハーフセルインバータにより２つの記憶ノードそれぞれに対して規定される。
【０００４】
プロセス変動などにより、メモリセルトランジスタのしきい値電圧がばらついた場合、ハーフセルインバータの伝達特性が変化し、スタティックノイズマージンＳＮＭの値もばらつく。このしきい値電圧のばらつきがグローバルばらつきであり、チップ上のメモリセルトランジスタのしきい値電圧がすべて同様にばらついた場合、伝達特性曲線の対称性は保存される。一方、しきい値電圧のばらつきがランダムな場合、同一チップ上のメモルセルにおいて、しきい値電圧の変化の大きさおよび／または符号が異なる場合が生じる。この場合、伝達特性曲線が非対称となり、スタティックノイズマージンが大きく低減される。しきい値電圧のばらつきがさらに大きくなると、２つのハーフセルインバータの伝達特性曲線の交点が１つとなり、すなわちスタティックノイズマージンの一方がなくなり、読出安定性不良が生じ、データを安定に保持することができなくなる。
【０００５】
スタティックノイズマージンのばらつきにおいては、一方のスタティックノイズマージンが増大すると、他方のスタティックノイズマージンが低下するという小さな負の相関性を有している。このデータエラー率は、正規分布でＺσの外にある確率で近似される。ここで、σは、標準偏差であり、Ｚσは、全サンプル数と平均値との差で表わされる。Ｚは、平均０、分散１の標準正規分布に従う確率変数である。
【０００６】
このような伝達特性のランダムばらつきに起因する不良の特徴は、不良となるビット（メモリセル）の確率（ビットエラー率）が増大することであり、すべてのメモリセルが不良になることではない。このような状況下においても、安定にデータの書込／読出／保持を行なうことを図る構成が、種々提案されている。
【０００７】
特許文献１（特開２００９−２０９５７号公報）は、ワード線ドライバに電源電圧を供給するワード線電源回路において、書込時に、ワード線ドライバ電源電圧を高くし、読出時にワード線ドライバ電源電圧を低くする構成を示す。すなわち、この特許文献１においては、データ読出時、メモリセルのアクセストランジスタのゲート電圧を低下させて電流駆動能力を小さくしてスタティックノイズマージンを確保する。データ書込時においては、メモリセルのアクセストランジスタのゲート電圧を高くして電流駆動能力を大きくし、スタティックノイズマージンを低下させて高速かつ安定な書込を行なうことを図る。
【０００８】
特許文献２（特開２００９−３９８３号公報）は、ワード線ドライバ電源電圧を、アドレス信号に応じて変更するとともに、メモリセル電源を各列単位で書込時と読出時とで変更する構成が示される。この特許文献２に示される構成においては、不良メモリセルの不良内容が読出マージン不良であるのか書込マージン不良であるのかに応じてワード線ドライバ電源電圧を設定する。この不良メモリセルの検出には、不良アドレスをプログラムし、この不良アドレスが指定されたときに、ワード線ドライバ電源電圧を変更する。また、メモリセル電源電圧を、データ書込時、選択列に対するメモリセル電源電圧を低くし、スタティックノイズマージンを低下させて書込マージンを拡大することを図る。また、メモリアレイ電源電圧の調整も、メモリセルの不良アドレスに基づいて調整するか否かが指定される。
【０００９】
この特許文献２は、不良メモリセルを特定し、その不良メモリセルの不良内容に応じてワード線ドライバ電源電圧およびメモリアレイ電源電圧を調整することにより、書込／読出不良が生じるのを防止することを図る。
【００１０】
特許文献３（特開２００７−２４２１２４号公報）は、メモリセルブロック単位でワード線ドライバ電源電圧およびメモリセル電源電圧を調整する構成を示す。この特許文献３においては、メモリセルブロックは、少なくとも1本のワード線単位または少なくとも1本のビット線単位およびビット単位のいずれかに設定される。
【００１１】
この特許文献３においても、ブロック単位で動作サイクルに応じてワード線ドライバ電源電圧およびメモリセル電源電圧を調整して、書込および読出マージンを増大させることを図る。また、動作電源電圧を低下させて、低消費電力化をはかるとともに、低電源電圧下における安定動作を保障することを図る。
【００１２】
また、特許文献４（特開２００６−８５７８６号公報）においては、メモリセル列単位で書込時と読出時とでメモリセル電源電圧レベルを変更する構成を示す。この特許文献４においては、ビット線とメモリセル電源線が容量素子により結合され、ビット線をセル電源電圧に応じた電圧レベルにプリチャージする。容量素子による容量結合により、選択列のメモリセル電源線の電圧を低下させる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−２０９５７号公報
【特許文献２】特開２００９−３９８３号公報
【特許文献３】特開２００７−２４２１２４号公報
【特許文献４】特開２００６−８５７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１においては、書込モード指示信号に従ってワード線ドライバ電源電圧を変更している。したがって、ＳＲＡＭの全アドレス空間に亘って書込マージンに対する対策が施され、この対策の影響は、全アドレス空間のメモリセルに対して一様となる。したがって、逆に、このマージン対策により、読出マージン不良が増大するビット（メモリセル）が生じるという問題が発生する可能性がある。たとえば、選択メモリセルへのデータ書込時、選択メモリセルのワード線電圧が高くされ、メモリセル電源電圧が低くされる。この状態において、選択行かつ非選択列のメモリセルは、ワード線電圧が高い電圧レベルであり、メモリセル電源電圧が高い電源電圧レベルである。したがって、この選択行かつ非選択列の半選択状態のメモリセルの読出マージンが劣化し、最悪状態においては記憶データが反転する可能性がある。
【００１５】
特許文献２に示される構成においては、ワード線ドライバ電源電圧およびアレイ電源電圧が、アドレス信号に応じて調整される。この電圧調整の方向は、固定的にヒューズプログラムにより設定される。従って、しかしながら、この場合においては、各ワード線単位で書込マージン不良対策が施されているため、このワード線上でマージン不良がばらついている場合、同様、マージン不良対策は、最悪ケースを想定して行なう必要がある。従って、不良ワード線上において読出マージンの低いメモリセルが存在する場合、このメモリセルが、読出マージン不良セルとなる可能性がある。
【００１６】
また、不良アドレス信号を記憶し、その不良アドレスアクセス時においてのみ、ワード線ドライバ電源電圧およびメモリセル電源電圧を選択的に調整している。この場合、ワード線電圧調整部およびメモリセル電源電圧調整部は、全メモリセルに対し共通に設けられており、救済可能な読出領域が極限られた領域に規定され、動作マージン不良救済確率が低くなる可能性がある。
【００１７】
また、特許文献３に示される構成においては、メモリセルブロック単位、すなわち、最小ワード線単位またはビット線単位でワード線選択電圧およびメモリセル電源電圧が調整される。しかしながら、この特許文献３に示される構成においても、選択メモリセルの位置に拘らず、全メモリセルに対し、同じ大きさの電圧調整が行なわれるため、特許文献１と同様、読出マージン対策により書込マージンの低いメモリセルが書込マージン不良セルとなり、逆に、書込マージン対策により読出マージンの低いメモリセルが読出マージン不良セルとなるという問題が生じる。
【００１８】
特許文献４に示される構成においては、メモリセル電源電圧が、容量結合により、調整される。また、列方向において、書込／読出マージン不良が分布する場合でも、すべて同じ大きさのマージン不良対策が行なわれる。従って、書込／読出マージン不良となるメモリセルが発生する可能性がある。
【００１９】
また、これらの特許文献１から４の構成においては、書込マージン不良および読出マージン不良の一方のみに対して救済対策が講じられている。しかし、微細化に伴ってメモリセルアレイにおいてローカルにメモリセル特性がばらつき、メモリアレイにおいて読出マージン不良および書込マージン不良のメモリセルが混在する場合がある。また、読出マージン不良のメモリセルであっても、読出マージン不良の程度もメモリセル毎に異なり、一定となるとな限らない。このような場合にマージン不良を救済するための構成については、これらの特許文献１から４においては、何ら考慮されていない。
【００２０】
それゆえ、この発明の目的は、書込および読出マージン不良のビットを正確に救済することのできる半導体装置を提供することである。
【００２１】
この発明の他の目的は、新たな不良セルを誘起することなくマージン不良対策を確実に行なうことのできる半導体装置を提供することである。
【課題を解決するための手段】
【００２２】
この発明に係る半導体装置は、一実施形態においては、行列状に配列され、各々が情報を記憶する複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応のメモリセルが接続される複数のワード線と、ワード線に対応して設けられ、アドレス指定された行のワード線を選択状態へ駆動する複数のワード線ドライバと、各々が少なくとも１つのワード線ドライバに対応して設けられ、対応のワード線ドライバのドライバ電源ノードにドライバ電源電圧を伝達するドライバ電源設定回路とを備える。このドライバ電源設定回路は、各々が対応の行のメモリセルの特性特定情報に従って対応のワード線ドライバに伝達される電圧を複数の候補電圧から選択して対応のワード線ドライバのドライバ電源ノードに伝達する。複数の候補電圧は、互いに態様の異なる不良モードに対する対策として作用する電圧を含む。各ワード線ドライバは、対応のドライバ電源ノードの電圧を対応のワード線に伝達して該対応のワード線を選択状態に駆動する。
【００２３】
この発明に係る半導体装置は、別の実施の形態においては、行列状に配列され、各々が情報を記憶する複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応のメモリセルが接続される複数のワード線と、各ワード線に対応して設けられかつ各々がドライバ電源ノードを有し、各々が対応のワード線がアドレス指定されたとき、対応のワード線上に該対応のドライバ電源ノードの電圧を対応のワード線に伝達して選択状態に駆動する複数のワード線ドライバと、これらの複数のワード線ドライバに共通に設けられ、ワード線ドライバのドライバ電源ノードに電圧を伝達するドライブ電源設定回路とを備える。
【００２４】
このドライバ電源設定回路は、半導体装置の動作モードと独立に、メモリセルの特性特定情報と与えられたアドレス信号とに従って各ワード線ドライバに伝達される電圧レベルを複数の互いに異なる電圧レベルのいずれかに設定してワード線ドライバのドライバ電源ノードに伝達する。このアドレス信号は、行および列アドレス信号を含む。
【００２５】
この発明に係る半導体装置は、さらに別の実施の形態においては、行列状に配列され、各々がセル電源ノードを有し、このセル電源ノードの電圧に応じた電圧レベルで情報を記憶する複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応のメモリセルが接続される複数のワード線と、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対と、各メモリセル列に対応して配置され、各々に対応の列のメモリセルのセル電源ノードが接続される複数のメモリ電源線と、各々がメモリ電源線に対応して設けられ、対応のメモリ電源線に電圧を伝達するメモリ電源設定回路を備える。このメモリ電源設定回路は、対応の列のメモリセルの特性特定情報とデータ書込指示とアドレス信号に従って生成される列選択信号とに従って対応の電源線に伝達される電圧を３以上の複数の候補電圧から選択して対応のメモリ電源線に伝達する。
【発明の効果】
【００２６】
メモリセルの特性特定情報に少なくとも従ってワード線またはメモリ電源線へ伝達される電圧のレベルが設定される。したがって、極限られたアドレス領域のメモリセルに対して、そのメモリセル特性に応じてマージン不良対策を施すことができ、他のメモリセルに対するマージン不良対策の影響を低減できる。これにより、動作マージン不良が発生する確率を低減でき、安定に動作する半導体装置を実現することができる。
【００２７】
また、候補電圧として３以上の異なる電圧を準備することにより、互いに態様の異なる不良モードに対する対策をメモリセルの特性に応じて実施することができる。
【図面の簡単な説明】
【００２８】
【図１】この発明に従う半導体装置（ＳＲＡＭ）の全体の構成を概略的に示す図である。
【図２】この発明に従う半導体装置の動作マージン不良救済のアドレス分布を概略的に示す図である。
【図３】この発明に従う半導体装置における動作マージンと度数分布の関係を示す図である。
【図４】この発明に従う半導体装置の動作マージンと累積度数の関係を示す図である。
【図５】この発明の実施の形態１に従うＳＲＡＭの全体の構成を概略的に示す図である。
【図６】図５に示すメモリセルの構成を概略的に示す図である。
【図７】図５に示すワード線ドライブ回路の構成を示す図である。
【図８】図７に示すヒューズの構成の一例を示す図である。
【図９】この発明の実施の形態２に従うＳＲＡＭの構成を示す図である。
【図１０】図９に示すワード線ドライブ回路の構成を示す図である。
【図１１】図１０に示すワード線ドライバのヒューズ格納データと選択ワード線ドライブ電圧の関係を一覧にして示す図である。
【図１２】この発明の実施の形態３に従うＳＲＡＭ１０の全体の構成を概略的に示す図である。
【図１３】図１２に示すドライバ電圧選択回路の構成を示す図である。
【図１４】図１２に示す電圧発生器の構成を概略的に示す図である。
【図１５】図１３に示すフリップフロップに対するスキャンデータを発生する部分の構成を概略的に示す図である。
【図１６】この発明の実施の形態３の変更例のワード線ドライバ電圧選択回路の構成を概略的に示す図である。
【図１７】この発明の実施の形態４に従うＳＲＡＭの全体の構成を概略的に示す図である。
【図１８】図１７に示すドライバ電源選択回路の構成を概略的に示す図である。
【図１９】この発明の実施の形態４に従うＳＲＡＭの全体の構成を概略的に示す図である。
【図２０】図１９に示すドライバ電源選択回路の構成を概略的に示す図である。
【図２１】図２０に示すドライバ電源選択回路の選択ワード線ドライバ電源電圧と印加されるアドレスとの対応を概略的に示す図である。
【図２２】この発明の実施の形態５に従うＳＲＡＭの全体の構成を概略的に示す図である。
【図２３】図２２に示すアレイ電源回路およびメモリセルアレイの構成を示す図である。
【図２４】この発明の実施の形態６に従うＳＲＡＭの全体の構成を概略的に示す図である。
【図２５】図２４に示すアレイ電源回路およびメモリセルアレイの構成を示す図である。
【図２６】この発明に従う半導体装置の全体の構成を概略的に示す図である。
【発明を実施するための形態】
【００２９】
［本発明の原理的構成］
図１は、この発明に従う半導体装置（ＳＲＡＭ：スタティック型半導体記憶装置）の全体の構成を概略的に示す図である。この発明に従うＳＲＡＭは、個別装置としてチップ単体で利用されてもよく、また、他のプロセッサなどのロジックと同一半導体チップ上に集積化されてもよい。従って、以下の説明においては、半導体装置という用語は、ＳＲＡＭ単体および内蔵ＳＲＡＭをマクロとして含む装置いずれをも参照するものとして用いる。また、ＳＲＡＭという用語は、単体のメモリ装置および内蔵メモリのいずれをも参照するものとして用いる。
【００３０】
図１において、ＳＲＡＭは、メモリセルＭＣが行列状に配列されるメモリアセルレイ１を含む。このメモリセルアレイ１においては、メモリセルＭＣの各行に対応してワード線ＷＬが配置され、メモリセルＭＣの各列に対応してビット線対ＢＬＰが配置される。ビット線対ＢＬＰは、相補ビット線ＢＬおよび／ＢＬを含む。このメモリセル列に対応してメモリ電源線ＶＭＬが配置される。一例として、メモリ電源線ＶＭＬ上の電圧に従ってメモリセルＭＣに記憶されるＨデータの電圧レベルが設定される。このメモリ電源線ＶＭＬは、メモリセルＭＣに対して記憶データのＬデータの電圧レベルを規定する電圧を伝達してもよい。
【００３１】
メモリセルアレイ１の行を選択するために、ワード線選択回路２、ワード線ドライブ回路４、および行側セル特性特定情報格納／電圧設定回路３が設けられる。ワード線選択回路２は、与えられた行アドレス信号ＲＡをデコードし、ワード線を指定するワード線選択信号を生成する。行側セル特性特定情報格納／電圧設定回路３は、メモリセルアレイ１におけるメモリセル毎またはメモリセル行単位で、メモリセルの動作マージンの状態を示す情報（セル特性特定情報）を格納する。また、この行側セル特性特定情報格納／電圧設定回路３は、この格納情報に従ってワード線ドライブ回路４に含まれるワード線ドライバに伝達されるドライバ電源電圧レベルを設定する。
【００３２】
ワード線ドライブ回路４は、ワード線選択回路２からのワード線選択信号と行側セル特性特定情報格納／電圧設定回路３からのドライバ電源電圧とに従って選択行のワード線に、設定された電圧を伝達してワード線を選択状態へ駆動する。選択行のワード線の電圧レベルが、メモリセル特性に応じて調整される。
【００３３】
メモリセル列を選択するために、列選択回路５が設けられ、メモリセル単位または列単位のメモリセル特性特定情報に従ってメモリ電源線ＶＭＬに伝達される電圧を設定する列側セル特性特定情報格納／電圧設定回路６と、メモリ電源線ＶＭＬ上にメモリ電源電圧を伝達するアレイ電源回路７とを含む。
【００３４】
列選択回路５は、列アドレス信号ＣＡに従って選択列に対して配置されたビット線対ＢＬＰを選択する。したがって、列選択回路５は、列アドレス信号ＣＡをデコードする列デコード回路と、列デコード回路からの列選択信号に従って選択列を内部データ線（書込データ線および読出データ線）に選択する列選択ゲートを含む。
【００３５】
アレイ電源回路７は、書込モード指示信号ＷＥの活性化時、列側セル特性特定情報格納／電圧設定回路６により設定された電圧を対応の選択列のアレイ電源線に伝達し、書込モード指示信号ＷＥの非活性化時、すなわちスタンバイ時およびデータ読出時、アレイ電源回路７は、予め定められたレベルのアレイ電源電圧（ＶＤＤ）を伝達する。
【００３６】
セル特性特定情報格納／電圧設定回路３および６に格納されるセル特性特定情報は、メモリセル単位またはメモリセル行単位またはメモリセル列単位である。したがって、メモリセルの動作マージンに応じて、選択ワード線の電圧レベルまたはアレイ電源線の電圧を設定することができ、動作マージン不良対策を施すアドレス領域を限定することができる。この動作マージンは、データ書込マージン、データ読出マージンおよびデータ安定保持マージンを含む。
【００３７】
図２は、ＳＲＡＭの全アドレス空間における動作マージン不良ビットの存在領域およびマージン不良対策の影響の及ぶ範囲を模式的に示す図である。今、全アドレス空間ＡＡＲにおいて、読出安定性不良（読出マージン不良）Ｓおよび書込マージン不良Ｗに対し、それぞれ個々に、マージン不良対策が施される。この場合、メモリセル特性特定情報に従ってメモリセル単位またはメモリセル行／列単位で対策が施されるため、この書込マージン不良対策が作用する領域ＷＭＲは、全アドレス空間ＡＡＲのうち、書込マージン不良ビットＷが存在するアドレス領域の極周辺領域にのみ局在する。また、読出安定性不良ビットＳに対する読出マージン不良対策が、その近傍のアドレス領域ＲＭＲａおよびＲＭＲｂに対してのみ、対策が施される。したがって、全アドレス空間ＡＡＲにおいて、不良対策が必要な領域に対してのみ、動作マージン不良対策が施され、他のマージン正常メモリセルに対するマージン不良対策の影響は抑制される。従って、書込マージン不良対策および／または読出マージン不良対策が、他のメモリセルに対して影響を及ぼす領域が制限され、不良対策により、正常メモリセルが不良メモリセルとなる確率を低減することができる。
【００３８】
図３は、メモリセルの動作マージンの度数分布を示す図である。図３において横軸に動作マージンを示し、縦軸にメモリセルの度数を示す。実線で示す曲線Ｉ１が、ＳＲＡＭに対するマージン不良対策が未実施の場合の動作マージンの分布を示し、点線で示す曲線Ｉ２が、この発明に従ってマージン不良対策を部分的に適用した場合の適用領域の動作マージンの度数分布を示す。一点鎖線で示す曲線Ｉ３は、この発明に従うＳＲＡＭにおいて、全体に対して適用した場合の動作マージンの度数分布を示す。破線で示す曲線Ｉ４は、全アドレス空間に対して一括して共通の動作マージン不良対策を施した場合の度数分布を示す。
【００３９】
曲線Ｉ４に示すように、全メモリセルに対し同じ動作マージン不良対策を施した場合、対策未実施の場合の度数分布（曲線Ｉ１）がマージン不良方向にシフトし、全メモリセルの動作マージンが小さくなる。この結果、正常ビットが不良ビット（動作マージンが０以下）に変身する場合が生じる。
【００４０】
一方、曲線Ｉ２に示すように、部分適用した場合、部分的にのみ適用した領域の動作マージンのみがシフトするだけであり、非実施の領域のメモリセルの動作マージンは変化しない。したがって、動作マージンがシフトするメモリセルの数は少なく、全体として見た場合、曲線Ｉ３で示すように、元の度数布曲線Ｉ１からの変化は極僅かであり、動作マージンが減少するメモリセルの数の増加は極僅かである。
【００４１】
図４は、図３に示す動作マージンの度数分布を対数の累積度数分布で示す図である。横軸に、動作マージンを示し、縦軸に、累積度数を示す。ここで、“Ｅ”は、浮動小数点表示を示し、１０のべき乗を示す。
【００４２】
図４において、実線で示す曲線Ｉ５が、ＳＲＡＭに対する不良対策未実施の場合の動作マージンの累積度数分布を示し、点線で示す曲線Ｉ６が、この発明に従って動作マージン不良対策を部分的に適用した場合の累積度数分布を示す。一点鎖線で示す曲線Ｉ７は、この発明に従って動作マージン不良対策が施された場合の全体の動作マージンの累積度数分布を示す。破線で示す曲線Ｉ８は、全体に対して共通の不良対策を施した場合の累積度数分布を示す。
【００４３】
図４において、曲線Ｉ５およびＩ８の比較から、一括して共通の動作マージン不良対策全メモリセルに対して施した場合、動作マージンが低下するメモリセル（ビット）の数が増大する。一方、曲線Ｉ６に示すように、本発明において動作マージン不良対策が施されるメモリセルの数として、１０-3個オーダのメモリセルに対する動作マージン不良対策が施されている。従って、全体としての動作マージンの累積度数が、曲線Ｉ７で示すように、対策未実施の累積度数分布から動作マージンが低下するビットの数が僅かに増加するだけであり、その影響は、ほぼ無視することができる（１０-7のオーダから１０-6のオーダに増加するだけであり、その増加の度合は、ほぼ無視することができる。
【００４４】
したがって、この発明の実現例は、以下の特徴を含む。動作マージン対策を施す領域を小さくするほど、この不良対策が及ぼす影響の増大を小さくすることができる。従って、マージン不良ビットを低減することができ、歩留りが改善される。また、不良対策が影響を及ぼす領域が限定されるため、より効果的な（作用の大きい）対策を施すことができる。また、冗長デコーダを用いて不良セルを置換する場合に比べて面積増大を抑制することができる。すなわち、メモリセル特性特定情報に従って、この不良対策を施すべきメモリセルに対してのみ選択的に動作マージン不良対策を施すことにより、動作マージン不良セルを救済することができるとともに、他のメモリセルへの影響を抑制することができ、正確かつ安定に動作するＳＲＡＭを実現することができる。特に、メモリセル特性がばらつき、読出マージン不良セルおよび書込マージン不良セルが混在する場合、メモリセル特性特定情報に従って、不良内容に応じた適応的かつ柔軟な不良対策を施すことができる。
【００４５】
［実施の形態１］
図５は、この発明の実施の形態１に従うＳＲＡＭの全体の構成を概略的に示す図である。図５において、ＳＲＡＭ１０は、メモリセルＭＣが行列状に配列されるメモリセルアレイＭＣＡを含む。このメモリセルアレイＭＣＡは、図１に示すメモリセルアレイ１に対応し、メモリセルＭＣが（ｎ＋１）行・（ｍ＋１）列に配列される。
【００４６】
メモリセルＭＣの各行に対応してワード線ＷＬ０−ＷＬｎが配設され、ワード線ＷＬ０−ＷＬｎに、対応の行のメモリセルＭＣ（アクセストランジスタ）が結合される。メモリセルＭＣの各列に対応してビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが配設される。メモリセルＭＣは、スタティック型メモリセルであり、相補のビット線の対ＢＬ（ＢＬ０−ＢＬｍ），／ＢＬ（ＢＬ０−ＢＬｍ）に、相補データが伝達される。
【００４７】
ビット線ＢＬ，／ＢＬ各々に対応してビット線負荷（ＢＬ負荷）ＢＬＬが設けられる。ビット線負荷ＢＬＬは、メモリセルデータ読出時に、対応のビット線電圧をプルアップし、また、カラム電流を対応のビット線ＢＬ，／ＢＬに供給する。
【００４８】
ＳＲＡＭ１０は、さらに、内部行アドレス信号ＲＡに従って行選択信号ＷＬＥＮ０−ＷＬＥＮｎを生成する行デコーダＲＤと、行デコーダＲＤからの行選択信号ＷＬＥＮ０−ＷＬＥＮｎに従ってメモリセルアレイＭＣＡの選択された行に対応して配置されるワード線ＷＬを選択状態へ駆動するワード線ドライブ回路ＷＤＣを含む。
【００４９】
行デコーダＲＤは、図１に示すワード線選択回路２に対応し、外部電源ＥＸＴ．ＶＤＤからの電源電圧ＶＤＤを動作電源電圧として受けて動作し、内部行アドレス信号ＲＡをデコードして行選択信号ＷＤＮ０−ＷＤＮｎを生成する。この内部行アドレス信号ＲＡが指定する行に対応する行選択信号が選択状態に駆動され、残りの行選択信号は、非選択状態に維持される。
【００５０】
なお、この行デコーダＲＤは、内部行アドレス信号ＲＡをデコードし、かつプリデコード信号をデコードする構成を有していてもよい。また、外部電源ＥＸＴ．ＶＤＤからの内部電源電圧ＶＤＤは、外部電源電圧と同一電圧レベルの電圧であってもよく、また、外部電源電圧と異なる電圧レベルの電圧であってもよい。
【００５１】
ワード線ドライブ回路ＷＤＣは、図１に示すワード線ドライブ回路４に対応し、ワード線ＷＬ０−ＷＬｎそれぞれに対応して設けられるワード線ドライバＷＤＲ０−ＷＤＲｎを含む。ワード線ドライバＷＤＲ０−ＷＤＲｎは、ドライバ電源ノード１２に与えられる電圧を動作電源電圧として受け、行デコーダＲＤからの行選択信号ＷＬＥＮ０−ＷＬＥＮｎに従ってその対応のワード線ＷＬを選択状態へ駆動する。すなわち、ワード線ドライバＷＤＲ０−ＷＤＲｎは、各々、対応のワード線の選択時、そのドライバ電源ノード１２に与えられた電圧を対応のワード線に伝達する。従って、選択ワード線の電圧は、ドライバ電源ノード１２に与えられた電圧レベルとなる。
【００５２】
これらのワード線ドライバＷＤＲ０−ＷＤＲｎそれぞれのドライバ電源ノード１２へは、ドライバ電圧供給回路ＷＳＣからの電圧が供給される。ドライバ電圧供給回路ＷＳＣは、図１に示す行側セル特性特定情報格納／電圧設定回路３に対応し、ワード線ドライバＷＤＲ０−ＷＤＲｎそれぞれに対応して設けられるドライバ電源電圧設定回路ＤＶＳ０−ＤＶＳｎの内部にプログラム素子を含み、それぞれ内部のプログラム素子に格納されるセル特性特定情報に従って対応のワード線ドライバＷＤＲ０−ＷＤＲｎに与えられる電圧レベルを設定する。従って、選択ワード線の電圧レベルは、行単位で調整することができる。ドライバ電源電圧設定回路ＤＶＳ０−ＤＶＳｎの構成については、後に詳細に説明する。
【００５３】
ＳＲＡＭ１０は、さらに、内部列アドレス信号ＣＡに従って選択列に対応する相補のビット線対ＢＬ，／ＢＬを選択する列選択回路ＳＣと、データ書込時、列選択回路ＳＣにより選択された列に対応するビット線対ＢＬ，／ＢＬへ書込データを伝達する書込回路ＷＣと、データ読出時、列選択回路ＳＣにより選択された列に対応するビット線対ＢＬ，／ＢＬからのデータを検知し増幅して読出データを生成する読出回路ＲＣを含む。列選択回路ＳＣは、図１に示す列選択回路５に対応し、内部列アドレス信号ＣＡをデコードする列デコード回路と、この列デコード回路からの列選択信号に従ってビット線対を選択する列選択ゲートを含む。
【００５４】
書込回路ＷＣは、図示しない入力バッファおよび書込ドライブ回路を含み、データ書込モード時、外部からの書込データＤＩに従って内部書込データを生成し、選択列のビット線対へ内部書込データを伝達する。読出回路ＲＣは、図示しないセンスアンプ回路および出力バッファを含み、データ読出モード時、センスアンプ回路により検知および増幅されたデータを出力バッファでバッファ処理して外部読出データＤＯを生成する。これらの書込回路ＷＣおよび読出回路ＲＣは、主制御回路ＣＣにより、その動作が制御される。この主制御回路ＣＣは、それぞれ外部から与えられるアドレス信号ＡＤ、書込モード指示信号ＷＥ、読出モード指示信号ＲＥおよびチップイネーブル信号ＣＥに従って、内部行アドレス信号ＲＡ、内部列アドレス信号ＣＡおよび指定された動作に必要な制御信号を生成する。
【００５５】
メモリセルアレイＭＣＡに対して、さらに、アレイ電源回路ＡＳＣが設けられる。このアレイ電源回路ＡＳＣは、図１に示すアレイ電源回路７に対応し、アレイ電源電圧をセル電源線ＰＶＬを介してメモリセルＭＣのハイ側電源ノードおよびロー側電源ノードへ供給する。メモリセルのハイ側電源ノードおよびロー側電源ノードへ供給される電圧は、それぞれ、メモリセルＭＣの電源電圧および基準電圧（接地電圧）である。図５においては、図面を簡略化するため、単一線でこれらの電源電圧（ＶＤＤ）および基準電圧（ＶＳＳ）が供給されるように示す。
【００５６】
本実施の形態１においては、アレイ電源回路ＡＳＣは、セル電源線ＰＶＬを介してメモリセルアレイＭＣＡ内のメモリセルＭＣに共通に、アレイ電源電圧（ハイ側電源電圧）を供給する。従って、本実施の形態１においては、図１に示す列側セル特性特定情報格納／電圧設定回路６は設けられていない。なお、セル電源線ＰＶＬは、図１に示すアレイ電源線ＶＭＬに対応する。
【００５７】
図６は、図５に示すメモリセルＭＣの構成の一例を示す図である。図２において、メモリセルＭＣは、フルＣＭＯＳシングルポートＳＲＡＭセルで構成される。すなわち、メモリセルＭＣは、交差結合される２つのＣＭＯＳインバータＩＶ１およびＩＶ２を含む。一方のインバータＩＶ１は、ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）ＰＱ１とＮチャネルＭＯＳトランジスタＮＱ１（ドライブトランジスタ）とを含む。ＰチャネルＭＯＳトランジスタＰＱ１は、ハイ側電源ノードＶＨと記憶ノードＮＤ１の間に接続されかつそのゲートがストレージノードＮＤ２に接続される。ＮチャネルＭＯＳトランジスタＮＱ１は、ストレージノードＮＤ１とロー側電源ノードＶＬとの間に接続されかつそのゲートがストレージノードＮＤ２に接続される。
【００５８】
インバータＩＶ２は、ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）ＰＱ２と、ＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）ＮＱ２とを含む。このＰチャネルＭＯＳトランジスタＰＱ２は、ハイ側電源ノードＶＨとストレージノードＮＤ２の間に接続されかつそのゲートがストレージノードＮＤ１に接続される。ＮチャネルＭＯＳトランジスタＮＱ２は、ストレージノードＮＤ２とロー側電源電圧ＶＬの間に接続されかつそのゲートがストレージノードＮＤ１に接続される。これらのインバータＩＶ１およびＩＶ２の入力および出力が交差結合されてインバータラッチ（フリップフロップ回路）を構成する。したがって、ストレージノードＮＤ１およびＮＤ２には、互いに相補なデータが保持される。ストレージノードＮＤ１およびＮＤ２に記憶されるデータの電圧レベルは、ハイ側電源ノードＶＨおよびロー側電源ノードＶＬの電圧レベルにより設定される。
【００５９】
メモリセルＭＣは、さらに、ワード線ＷＬ上の電圧に従ってストレージノードＮＤ１およびＮＤ２を、それぞれ、ビット線ＢＬおよび／ＢＬに結合するＮチャネルＭＯＳトランジスタ（アクセストランジスタ）ＮＱ３およびＮＱ４を含む。ワード線ＷＬは、図５に示すワード線ＷＬ０−ＷＬｎのいずれかであり、ビット線ＢＬおよび／ＢＬは、それぞれ、図５に示すビット線ＢＬ０−ＢＬｎおよび／ＢＬ０−／ＢＬｎのいずれかである。
【００６０】
図７は、図５に示すワード線ドライバおよびドライバ電源電圧設定回路の構成の一例を示す図である。図７においては、代表的に、ワード線ＷＬｉおよびＷＬｉ＋１にそれぞれ対応して設けられるワード線ドライバＷＤＲｉおよびＷＤＲｉ＋１とドライバ電源電圧設定回路ＤＶＳｉおよびＤＶＳｉ＋１を示す。
【００６１】
ワード線ドライバＷＤＲｉおよびＷＤＲ（ｉ＋１）は同一構成を有するため、図７においては、ワード線ドライバＷＤＲｉおよびＷＤＲ（ｉ＋１）の構成要素に対し同一参照番号を付す。ワード線ドライバＷＤＲｉおよびＷＤＲ（ｉ＋１）の各々は、ＰチャネルＭＯＳトランジスタＰＴ０およびＮチャネルＭＯＳトランジスタＮＴ０で構成される。ＰチャネルＭＯＳトランジスタＰＴ０のバックゲートおよびソースがドライバ電源ノード１２に結合される。ワード線ドライバＷＤＲｉは、ワード線選択信号ＷＬＥＮｉをＭＯＳトランジスタＰＳ０およびＮＴ０のゲートに受け、ワード線ドライバＷＤＲ（ｉ＋１）は、ワード線選択信号ＷＬＥＮ（ｉ＋１）をＭＯＳトランジスタＰＴ０およびＮＴ０のゲートに受ける。したがって、ワード線ＷＬｉおよびＷＬｉ＋１は、ワード線選択信号ＷＬＥＮｉおよびＷＬＥＮ（ｉ＋１）を反転した信号が、ワード線選択信号として伝達される。
【００６２】
ドライバ電源電圧設定回路ＤＶＳｉおよびＤＶＳ（ｉ＋１）も同一構成を有するため、これらのドライバ電源設定回路ＤＶＳｉおよびＤＶＳ（ｉ＋１）の構成要素には同一参照番号を付す。ドライバ電源電圧設定回路ＤＶＳｉおよびＤＶＳ（ｉ＋１）の各々は、抵抗素子ＺＲと、ＮチャネルＭＯＳトランジスタＮＴ１およびＲＡＴとを含む。抵抗素子ＺＲは、電源ノードＶＤＤとドライバ電源ノード１２の間に接続される。ここでノードとその上の電圧とを同一参照符号で示す。ＭＯＳトランジスタＮＴ１およびＲＡＴは、ドライバ電源ノード１２と基準電位ノード（接地ノードと以下称す）の間に直列に接続される。
【００６３】
ＮチャネルＭＯＳトランジスタ（レプリカアクセストランジスタ）ＲＡＴは、メモリセルＭＣに含まれるアクセストランジスタＮＱ３，ＮＱ４のレプリカトランジスタであり、アクセストランジスタＮＱ３，ＮＱ４のサイズおよびゲート絶縁膜が同一割合で比例縮小された単位レプリカアクセストランジスタの並列体で構成される。すなわち、レプリカアクセストランジスタＲＡＴは、Ｎ個並列に接続される単位レプリカアクセストランジスタで構成される。このレプリカアクセストランジスタＲＡＴは、そのゲートが電源ノードに接続され、抵抗素子として機能する。
【００６４】
ＭＯＳトランジスタＮＴ１は、ヒューズＦＺによりプログラムされた情報に従ってそのオン／オフ状態が設定される。ヒューズＦＺにおいては、対応の行のメモリセルの動作マージンを特定する情報、すなわちメモリセル特性特定情報が格納される。ＳＲＡＭの製造工程後、メモリセルの書込マージンおよび読出マージンを特定する。一例として、書込マージンが低いメモリセルの行に対しヒューズＦＺにＨレベルの出力する情報を記憶させ、書込マージン不良が存在しないメモリセル行に対しては、ヒューズＦＺの出力信号をＬレベルに設定する。ヒューズＦＺにおいて、読出マージンを特定する情報がプログラムされてもよい。
【００６５】
ヒューズＦＺの出力信号がＬレベルのときには、ＭＯＳトランジスタＮＴ１がオフ状態であり、ドライバ電源ノード１２には、内部電源電圧ＶＤＤが伝達される。一方、ヒューズＦＺの出力信号がＨレベルのときには、ＭＯＳトランジスタＮＴ１がオン状態となり、ドライバ電源ノード１２へは、抵抗素子ＺＲとレプリカアクセストランジスタＲＡＴの並列合成オン抵抗の比に応じた電圧が伝達される。この電圧は、内部電源電圧ＶＤＤよりも低い電圧レベルとなる。
【００６６】
選択ワード線の電圧レベルを、内部電源電圧ＶＤＤよりも低い電圧レベルに設定することにより、メモリセルＭＣの読出安定性が改善され、読出（安定性）マージン不良が改善される。したがって、この出力信号がＨレベルにプログラムされるヒューズに対応するワード線においてのみメモリセルに対する読出安定性マージン不良対策が作用し、残りのメモリセル行に対しては、読出安定性不良対策は施されない。これにより、読出安定性マージン不良のメモリセルが存在するアドレス領域のメモリセルに対してのみ読出安定性マージン不良対策を施すことができ、他のマージン正常メモリセルにマージン不良が生じるのを防止することができる。
【００６７】
なお、選択ワード線の通常の電圧レベルが、分圧電圧レベルであり、マージン不良のメモリセル行に対する選択ワード線の電圧レベルが分圧電圧よりも高い内部電源電圧レベルとされてもよい。この場合、書込マージン不良のメモリセルに対するワード線電圧を高くして、書込マージンを大きくして、書込マージン不良を救済する。この場合、ヒューズＦＺにおいて非プログラム時にＨレベルの信号を生成し、プログラム時にＬレベルの信号を出力するようにヒューズＦＺを構成する。
【００６８】
ここで、ＭＯＳトランジスタＮＴ１のオン抵抗は、ＭＯＳトランジスタＲＡＴのオン抵抗に比べて十分大きくされ、そのオン抵抗が無視されるように構成されてもよい。また、これに代えて、ＭＯＳトランジスタＮＴ１のオン抵抗とＭＯＳトランジスタＲＡＴのオン抵抗の直列抵抗により、ドライバ電源ノード１２の電圧ＶＷＬｉ，ＶＷＬ（ｉ＋１）の電圧レベルが設定されてもよい。
【００６９】
図８は、図７に示すヒューズＦＺの構成の一例を概略的に示す図である。図８において、ヒューズ素子ＦＳと高抵抗素子ＺＺがハイ側電源ノードＶＤＤとロー側電源ノードＶＳＳの間に直列に接続される。このヒューズ素子ＦＳと高抵抗素子ＺＺの間の接続ノード１５からヒューズＦＺの出力信号が現れる。ヒューズ素子ＦＳの溶断時、出力ノード１５は、高抵抗素子ＺＺによりロー側電源電圧ＶＳＳレベルに保持される。一方、ヒューズＦＳの非溶断時においては、出力ノード１５は、Ｈレベルに維持される。なお、ヒューズ素子ＦＳが接地ノードに接続され、高抵抗素子ＺＺが電源ノードＶＤＤに結合されてもよい。
【００７０】
この図８に示すヒューズＦＺの構成の場合、ヒューズ素子ＦＳの非溶断時においては、ハイ側電源ノードＶＤＤからロー側電源ノードＶＳＳへ微小電流が流れる。読出安定性マージン不良対策を行なう場合、出力ノード１５の電圧がＨレベルのときに、ワード線選択電圧が低下される。したがって、非溶断ヒューズ素子の数は少なく、ヒューズＦＺ全体のリーク電流は、ほぼ無視することができる。しかしながら、この場合、ヒューズ素子ＦＳと出力ノード１５の間に、ワード線選択信号ＷＬＥＮｉに従って選択的にオン状態となるスイッチングトランジスタが設けられてもよい。選択行に対応するドライバ電源電圧設定回路においてのみ、そのヒューズＦＺの出力信号がヒューズ素子ＦＳの溶断／非溶断に応じた電圧レベルに設定され、非選択行に対応するヒューズＦＺの出力信号はＬレベルに維持される。
【００７１】
また、図８に示すヒューズＦＺの構成は単に一例であり、対象とする不良に応じて、不良対策を行うワード線電圧レベルが調整される構成であればよい。
【００７２】
以上のように、この発明の実施の形態１に従えば、ワード線ドライバ毎にそのドライバ電源電圧を対応の行のメモリセルの特性（読出安定性不良マージンまたは書込不良マージン）に応じて設定している。したがって、読出安定性または書込不良などの動作マージン不良のメモリセルに対してのみ、マージン不良対策を施すことができ、動作マージンが正常なメモリセルに対し不要な対策を施す必要がない。これにより、動作マージン正常のメモリセルが、動作マージン不良セルとなるのを防止することができ、不良ビット数を低減でき、歩留りを改善することができる。
【００７３】
［実施の形態２］
図９は、この発明の実施の形態２に従うＳＲＡＭの全体の構成を概略的に示す図である。この図９に示すＳＲＡＭは、以下の点で、図５に示すＳＲＡＭとその構成が異なる。すなわち、ドライバ電圧供給回路ＷＳＣにおいて、複数のワード線ドライバ毎に１つのドライバ電源電圧設定回路ＤＶＳが設けられる。図９に示す構成においては、２つのワード線ドライバの組に対し１つのドライバ電源電圧設定回路が設けられる。具体的に、ワード線ドライバＷＤＲ０およびＷＤＲ１に対し、ドライバ電源電圧設定回路ＤＶＳ０／１が設けられ、ワード線ドライバＷＤＲ（ｎ−１）およびＷＤＲｎに対し共通にドライバ電源電圧設定回路ＤＶＳｎ−１／ｎが設けられる。図９に示すＳＲＡＭの他の構成は、図５に示すＳＲＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７４】
このドライバ電源電圧設定回路ＤＶＳ０／１−ＤＶＳｎ／ｎ＋１は、それぞれ、内部にヒューズを含み、このヒューズにプログラムされたメモリセル特性特定情報に従って、３種類以上のドライバ電源電圧を生成する。
【００７５】
図１０は、図９に示すドライバ電源電圧設定回路の構成をワード線ドライバの構成とともに示す図である。図１０において、ドライバ電源電圧設定回路ＤＶＳｉ／ｉ＋１が、ワード線ドライバＷＤＲｉおよびＷＤＲ（ｉ＋１）に対し共通に設けられる。ワード線ドライバＷＤＲｉおよびＷＤＲ（ｉ＋１）は、図７に示すワード線ドライバと同一の構成を有し、図７に示すワード線ドライバの構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７６】
ワード線ドライバＷＤＲｉおよびＷＤＲ（ｉ＋１）の電源ノード１２が共通に、ローカルドライバ電源線ＬＤＶＬｉを介してドライバ電源電圧設定回路ＤＶＳｉ／ｉ＋１に結合される。このドライバ電源電圧設定回路ＤＶＳｉ／ｉ＋１は、ハイ側電源ノードＶＤＤとローカルドライバ電源線ＬＤＶＬｉとの間に設けられる抵抗素子ＺＲと、ローカルドライバ電源線ＮＤＶＬｉとロー側電源ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＴ１０およびＲＡＴ０と、ローカルドライバ電源線ＬＤＶＬｉとロー側電源ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＴ１１およびＲＡＴ１を含む。
【００７７】
ＭＯＳトランジスタ（レプリカアクセストランジスタ）ＲＡＴ０およびＲＡＴ１は、それぞれ、メモリセルＭＣに含まれるアクセストランジスタ（ＮＱ３、ＮＱ４）の単位レプリカアクセストランジスタの並列体で構成され、この単位レプリカアクセストランジスタがそれぞれ、Ｎ個および０．５Ｎ個並列に接続されて構成される。したがって、レプリカアクセストランジスタＲＡＴ０の電流駆動力が、レプリカアクセストランジスタＲＡＴ１の２倍であり、レプリカアクセストランジスタＲＡＴ０のオン抵抗は、レプリカアクセストランジスタＲＡＴ１のオン抵抗の１／２倍となる。
【００７８】
ＭＯＳトランジスタＮＴ１０およびＮＴ１１のオン／オフ状態を設定するためにヒューズＦＺ０およびＦＺ１がそれぞれ設けられる。ヒューズＦＺ０およびＦＺ１のプログラムデータに従って、ローカルドライバ電源線ＬＤＶＬｉに対し、単位レプリカアクセストランジスタが０、０．５Ｎ、Ｎ、および１．５Ｎ個並列に接続される状態が実現される。したがって、ローカルドライバ電源線ＬＤＶＬｉ上のドライバ電源電圧ＶＷＬを、４段階に亘って設定することができる。
【００７９】
図１１は、この図１０に示すドライバ電源設定回路ＤＶＳｉ／（ｉ＋１）の生成するドライバ電源電圧ＶＷＬとヒューズＦＺ０およびＦＺ１の記憶情報との対応を一覧にして示す図である。
【００８０】
図１１において、ヒューズＦＺ０およびＦＺ１が出力信号がともにＬレベルのときには、ＭＯＳトランジスタＮＴ１０およびＮＴ１１はともにオフ状態であり、ローカルドライバ電源線ＬＤＶＬｉ上のドライバ電源電圧ＶＷＬは、抵抗素子ＺＲにより電源電圧ＶＤＤレベルに維持される。
【００８１】
ヒューズＦＺ０およびＦＺ１の出力情報（プログラム情報）がそれぞれＬレベルおよびＨレベルのときには、ＭＯＳトランジスタＮＴ１０がオフ状態、ＭＯＳトランジスタＮＴ１１がオン状態となる。この状態においては、ローカルドライバ電源線ＬＤＶＬｉに、レプリカアクセストランジスタＲＡＴ１が接続され、０．５Ｎ個の単位レプリカアクセストランジスタ（並列ＲＡＴ）が並列に接続される。この場合、ローカルドライバ電源線ＬＤＶＬｉ上のドライバ電源電圧ＶＷＬは、ＶＤＤ・Ｒａ／（０．５Ｎ・ＺＲ＋Ｒａ）となる。ここで、Ｒａは、単位レプリカアクセストランジスタのオン抵抗を示し、レプリカアクセストランジスタＲＡＴ１の並列合成オン抵抗は、Ｒａ／０．５Ｎとなる。
【００８２】
ヒューズＦＺ０およびＦＺ１の出力信号がそれぞれＨレベルおよびＬレベルのときには、ＭＯＳトランジスタＮＴ１０がオン状態、ＭＯＳトランジスタＮＴ１１がオフ状態となる。この場合には、ローカルドライバ電源線ＬＤＶＬｉには、レプリカアクセストランジスタＲＡＴ０が接続され、単位レプリカアクセストランジスタがＮ個並列に接続される。レプリカアクセストランジスタＲＡＴ０の並列合成オン抵抗は、Ｒａ／Ｎである。従って、この場合、ローカルドライバ電源線ＬＳＶＬｉ上の電圧ＶＷＬは、ＶＤＤ・Ｒａ／（Ｎ・ＺＲ＋Ｒａ）となる。
【００８３】
ヒューズＦＺ０およびＦＺ１の出力信号がともにＨレベルのときには、ローカルドライバ電源線ＬＤＶＬｉに、レプリカアクセストランジスタＲＡＴ０およびＲＡＴ１が並列に接続され、すなわち、合計１．５Ｎ個の単位レプリカアクセストランジスタが並列に接続される。したがって、この場合、ローカルドライバ電源線ＬＤＶＬｉ上の電圧ＶＷＬは、ＶＤＤ・Ｒａ／（１．５Ｎ・ＺＲ＋Ｒａ）となる。
【００８４】
ドライバ電源電圧ＶＷＬは、ローカルドライバ電源線ＬＤＶＬｉに並列に接続される単位レプリカアクセストランジスタの数が増大するにつれて、その電圧レベルが低下する。したがって、このワード線ＷＬｉおよびＷＬｉ＋１に接続されるメモリセルの読出安定性マージン不良特性に応じて、この選択ワード線の電圧レベルを設定する。これにより、より正確に、読出安定性マージン不良メモリセルを救済して正確なデータ読出およびデータ保持を行なうことができる。また、不良対策が行われるアドレス領域が限定されており、この読出安定性マージン不良対策により、書込マージン不良セルが生じるのを抑制することができる。また、読出安定性マージン不良対策を強く作用させることができ、不良セルの救済確率を高くすることができる。
【００８５】
また、ワード線電圧を、メモリセルのスタティックノイズマージンＳＮＭの程度によって切換える場合，選択ワード線の電圧の低いほどスタティックノイズマージンが改善され、逆に書込マージンが低下する。この読出安定性マージン不良対策の確率としては、単位レプリカアクセストランジスタが１．５Ｎ個並列に接続される確率が極めて小さい。また、レプリカアクセストランジスタが０．５Ｎ個並列に接続されて不良救済を行なうことができるため、実施の形態１の構成に比べて、単位レプリカアクセストランジスタがＮ個並列に接続される場合の数が低減される。従って、必要以上に選択ワード線電圧を低くする状態が回避される確率が高くなり、読出安定性マージン不良対策が、書込マージンに対して及ぼす悪影響を抑制することができる。
【００８６】
また、この場合、複数行のワード線ドライバに対し１つのドライバ電源電圧設定回路を設けており、ドライバ電源電圧設定回路の占有面積を低減できる。
【００８７】
また、このヒューズＦＺ０およびＦＺ１の出力信号に従ってレプリカアクセストランジスタＲＡＴ０およびＲＡＴ１のオン／オフ状態を制御してもよい。但し、この場合、ヒューズＦＺ０およびＦＺ１の駆動するゲート容量が増大するため、ヒューズの電流駆動力を大きくする必要がある。
【００８８】
また、レプリカアクセストランジスタＲＡＴ０およびＲＡＴ１を読出モード指示信号に従ってオン／オフを制御するように構成されてもよい。
【００８９】
また、正常ワード線の電圧を、例えば、単位レプリカアクセストランジスタの０．５Ｎ個の並列接続により設定し、書込マージン不良対策として、電源電圧ＶＤＤを選択し、読出安定性マージン不良対策として、Ｎまたは０．５Ｎ個の単位レプリカアクセストランジスタの並列接続により実現してもよい。この場合、書込マージン不良および読出安定性マージン不良両者を救済することができる。
【００９０】
［実施の形態３］
図１２は、この発明の実施の形態３に従うＳＲＡＭの全体の構成を概略的に示す図である。図１２に示すＳＲＡＭ１０は、以下の点で、図９に示すＳＲＡＭ１０と、その構成が異なる。すなわち、ドライバ電圧供給回路ＷＳＣにおいて、ワード線ドライバＷＤＲ０−ＷＤＲｎそれぞれに対応してドライバ電源電圧選択回路ＶＳＷ０−ＶＳＷｎが設けられる。このドライバ電源電圧選択回路ＶＳＷ０−ＶＳＷｎは、内部にスキャンレジスタを含み、外部からまたは図示しない専用レジスタから入力されるシフトインデータＳＩを順次シフトして、対応の行のメモリセルの特性（動作マージン）に応じて、ドライバ電源電圧を選択する。スキャンレジスタ列の最終段のスキャンレジスタからのシフトアウトＳＯは、また、元の専用レジスタへ返送される。
【００９１】
このドライバ電源電圧として、電圧発生器３０から複数種類の電圧が各ドライバ電源電圧選択回路ＶＳＷ０−ＶＳＷｎへ供給される。図１２においては、図面を簡略化するため、この電圧発生器３０からは、１つの電圧ＶＤが生成されるように示すが、この電圧発生器３０は、ドライバ電源電圧ＶＤとして、複数種類の互いに電圧レベルの異なる電圧を生成する。
【００９２】
この図１２に示すＳＲＡＭの他の構成は、図９に示すＳＲＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９３】
図１３は、この発明の実施の形態３に従うドライバ電源電圧選択回路の構成の一例を示す図である。図１３においては、ワード線ドライバＷＤＲｉに対して設けられるドライバ電源電圧選択回路ＶＳＷｉの構成を代表的に示す。図１３において、ドライバ電源電圧選択回路ＶＳＷｉは、２段のフリップフロップ（ＦＦ）３２ａおよび３２ｂと、内部電圧ＶＤＤ１−ＶＤＤ３をそれぞれ導通時選択するＰチャネルＭＯＳトランジスタ３６ａ−３６ｃと、フリップフロップ３２ａおよび３２ｂの出力信号を受けるＮＡＮＤゲート３８とを含む。
【００９４】
ＭＯＳトランジスタ３６ａおよび３６ｃは、フリップフロップ３２ａおよび３２ｂの出力信号に従って選択的に導通し、ＭＯＳトランジスタ３６ｂは、ＮＡＮＤゲート３８の出力信号に従って選択的に導通する。これらのＭＯＳトランジスタ３６ａ−３６ｃにより選択された内部電圧ＶＤＤ１−ＶＤＤ３の１つがドライバ電源電圧ＶＷＬｉとしてドライバ電源ノード１２へ伝達される。
【００９５】
フリップフロップ３２ａおよび３２ｂは、各ワード線ドライバに対応して設けられ、集積回路のパッケージ実装後にテストするためのバウンダリスキャンレジスタと同様のスキャンパスを構成して、データを転送するとともに対応のメモリセル特性特定データを格納する。
【００９６】
ワード線ドライバＷＤＲｉは、これまでの実施の形態と同様、ＭＯＳトランジスタＰＴ０およびＮＴ０を含み、ワード線選択信号ＷＬＥＮｉに従ってワード線ＷＬ上に、選択的にドライバ電源電圧選択回路ＶＳＷｉから供給されるドライバ電源電圧ＶＷＬｉを伝達する。
【００９７】
この図１３に示すドライバ電源電圧選択回路ＶＳＷｉにおいては、３種類の内部電圧のうちの１つをフリップフロップ３２ａおよび３２ｂの出力信号（プログラムデータ）に従って選択する。いま、一例として、内部電圧ＶＤＤ１−ＶＤＤ３が、ＶＤＤ１＜ＶＤＤ２＝ＶＤＤ＜ＶＤＤ３の電圧レベルに設定される状態を考える。
【００９８】
（ｉ）読出安定性マージン不良対策：
対応のワード線に接続されるメモリセルが、読出安定性マージン不良ビットの場合には、フリップフロップ３２ａおよび３２ｂはそれぞれ、“０”および“１”の情報を記憶する。この場合、ＭＯＳトランジスタ３６ａがオン状態となり、ＭＯＳトランジスタ３６ｂおよび３６ｃがオフ状態となり、内部電圧ＶＤＤ１が選択される。ドライバ電源電圧ＶＷＬｉが、内部電源電圧ＶＤＤよりも低い電圧レベルであり、データ読出時のスタティックノイズマージンＳＮＭが拡大され、読出安定性マージンが大きくなる。
【００９９】
（ｉｉ）書込マージン不良対策：
対応のワード線ＷＬｉに接続されるメモリセルに書込マージン不良ビットが存在する場合には、フリップフロップ３２ａおよび３２ｂにそれぞれ“１”および“０”を格納する。この場合、ＭＯＳトランジスタ３６ａおよび３６ｂがともにオフ状態、ＭＯＳトランジスタ３６ｃがオン状態となり、内部電圧ＶＤＤ３がドライバ電源電圧ＶＷＬｉとして選択される。この場合、ドライバ電源電圧ＶＷＬｉは、内部電源電圧ＶＤＤよりも高い電圧レベルであり、スタティックノイズマージンが低下し、書込動作マージンが拡大し、書込マージン不良が改善される。
【０１００】
（ｉｉｉ）それ以外の場合：
不良対策が不必要な場合には、フリップフロップ３２ａおよび３２ｂに、“１”のデータの格納し、ＭＯＳトランジスタ３６ｂをオン状態、ＭＯＳトランジスタ３６ａおよび３６ｃをオフ状態として、内部電圧ＶＤＤ２（＝ＶＤＤ）を選択する。この場合には、ドライバ電源電圧ＶＷＬｉは、内部電源電圧ＶＤＤレベルであり、動作マージン不良対策は、対応の行のメモリセルに対しては施されない。
【０１０１】
フリップフロップ３２ａおよび３２ｂにともに“０”を格納する状態は禁止され、２つの内部電圧ＶＤＤ１およびＶＤＤ３が並行して選択される状態は禁止される。
【０１０２】
また、ＳＲＡＭにおいて書込動作マージン不良対策のみを施す必要がある場合には、電圧ＶＤＤ１−ＶＤＤ３をすべて内部電源電圧ＶＤＤよりも高い電圧レベルに設定し、また読出安定性不良対策のみを施す必要がある場合には、電圧ＶＤＤ１−ＶＤＤ３を、内部電源電圧ＶＤＤよりも低い電圧レベルに設定すればよい。この場合、３段階にわたって、動作マージン不良を行なうことができる。
【０１０３】
図１４は、図１２に示す電圧発生器３０の構成を概略的に示す図である。図１４において、電圧発生器３０は、第１電圧発生回路４０、第２電圧発生回路４２、および第３電圧発生回路４４を含む。第１電圧発生回路４０は、内部電源電圧ＶＤＤから第１の内部電圧ＶＤＤ１を生成し、第２電圧発生回路４２は、内部電源電圧ＶＤＤから第２電圧ＶＤＤ２を生成する。第３電圧発生回路４４は、内部電源電圧ＶＤＤから第３電圧ＶＤＤ３を生成する。
【０１０４】
これらの第１電圧発生回路４０および第２電圧発生回路４２の構成は、生成される内部電圧ＶＤＤ１、ＶＤＤ２およびＶＤＤ３の電圧レベルに応じてその構成が異なる。内部電圧ＶＤＤよりも低い電圧を生成する場合には、対応の電圧発生回路（４０、４２、４４）は、降圧電源回路で構成され、内部電源電圧ＶＤＤよりも高い電圧を生成する場合には、対応の電圧発生回路（４０、４２、４４）は、昇圧回路で構成される。内部電源電圧と同一電圧レベルの電圧を生成する場合には、対応の電圧発生回路は、単にノイズ除去用のフィルタおよび安定化用のキャパシタとで構成される。
【０１０５】
なお、内部電源電圧ＶＤＤが、外部電源ＥＸＰ．ＶＤＤへ与えられる外部電源電圧よりも低い場合には、この外部電源電圧を用いて内部電源電圧よりも高いワード線駆動用の電圧（ＶＤＤ１−ＶＤＤ３）が生成されてもよい。
【０１０６】
図１５は、フリップフロップ（ＦＦ）３２ａおよび３２ｂに供給されるメモリセル特性特定情報を生成する部分の構成の一例を概略的に示す図である。図１５において、ヒューズプログラム回路４５とシフトレジスタ４７とが、このメモリセル特性特定情報格納／設定部として設けられる。
【０１０７】
ヒューズプログラム回路４５は、メモリセルの動作マージン情報に従って、ワード線ドライバ電源電圧選択回路ＶＳＷ０−ＶＳＷｎに格納される情報をヒューズの溶断／非溶断により格納する。また、ヒューズプログラム回路４５は、プログラムされたデータをリセット信号ＲＳＴに従って並列に転送する。
【０１０８】
ヒューズプログラム回路４５は、不良セルを冗長セルとの置換により救済する際に利用される不良アドレスプログラム回路と同様の構成を有し、この不良アドレスプログラム時にヒューズプログラム回路４５の情報が並行してプログラムされればよい。
【０１０９】
シフトレジスタ４７は、ヒューズプログラム回路４５の出力ノードそれぞれに対応して設けられるレジスタ回路を含み、ヒューズプログラム回路４５からリセット信号ＲＳＴに従って転送されたプログラムデータをリセット信号ＲＳＴに従って格納する。シフトレジスタ４７は、ヒューズプログラム回路４５からのプログラムデータの格納後、シフトクロック信号ＳＣＬＫに従ってシフト動作を行なって、シリアルインデータＳＩを順次出力する。図１５においては、このシフトレジスタ４７は、その出力ノードが入力ノードに格納されリング型シフトレジスタを構成するように示される。しかしながら、このシフトレジスタ４７の入力部には、ドライバ電源電圧選択回路ＶＳＷｎのシリアルアウトデータＳＯが与えられてもよい。
【０１１０】
なお、リセット信号ＲＳＴは、電源投入時またはシステムリセット時に活性状態とされ、また、シフトクロック信号ＳＣＬＫも、この電源投入時に、所定の周期で生成される。これらのリセット信号ＲＳＴおよびシフトクロック信号ＳＣＬＫは、主制御回路ＣＣから生成される。
【０１１１】
また、ヒューズプログラム回路４５およびシフトレジスタ４７は、このＳＲＡＭ１０内の周辺領域に、ヒューズボックスとして他のトリミング情報または不良アドレス情報と同様の領域に配置されていてもよい。ＳＲＡＭ１０が、マクロとして他のロジックと同一半導体チップ上に集積化される場合には、このヒューズプログラム回路４５およびシフトレジスタ４７は、マクロブロック外部の制御回路内に設けられてもよい。
【０１１２】
［変更例］
図１６は、図１２に示すドライバ電源電圧選択回路の変更例の構成を概略的に示す図である。図１６においても、ワード線ドライバＷＤＲｉに対して設けられるドライバ電源電圧選択回路ＶＳＷｉの構成を代表的に示す。
【０１１３】
この図１６に示すワード線ドライバ電源電圧選択回路ＶＳＷｉにおいては、１つのフリップフロップ（ＦＦ）３２と、２つのＰチャネルＭＯＳトランジスタ３６ａおよび３６ｂが設けられる。フリップフロップ３２は、シフトクロック信号ＳＣＬＫに従って、前段から与えられるシフトインデータＳＩＮを取り込むとともに次段へシフトアウトデータＳＯＵＴとして転送する。
【０１１４】
ＰチャネルＭＯＳトランジスタ３６ａおよび３６ｂは、それぞれ、フリップフロップ３２およびインバータ３４の出力信号に従ってそれぞれ、内部電圧ＶＤＤ１およびＶＤＤ２を選択する。インバータ３４は、フリップフロップ３２の出力データを反転する。
【０１１５】
内部電圧ＶＤＤ１およびＶＤＤ２は、図１２に示す電圧発生器３０からドライバ電源電圧候補ＶＤとして与えられる。ワード線ドライバＷＤＲｉは、図１３に示すドライバと同様の攻勢を有し、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【０１１６】
フリップフロップ（ＦＦ）３２は、シフトクロック信号ＳＣＬＫに従って転送動作を行ない、対応のワード線ＷＬｉに接続するメモリセルの動作マージンに応じた情報を格納する。ＭＯＳトランジスタ３６ａおよび３６ｂは、択一的に導通し、選択した電圧を、ドライバ電源ノード１２へ、ドライバ電源電圧ＶＷＬｉとして伝達する。
【０１１７】
このドライバ電源電圧ノードＶＤＤ１およびＶＤＤ２の電圧レベルは、動作マージン不良対策の内容に応じてその電圧レベルが設定される：
（ａ）  ＶＤＤ１＜ＶＤＤ２＜ＶＤＤ：
この場合、ドライバ電源電圧ＶＷＬｉは、内部電源電圧ＶＤＤよりも低い電圧レベルであり、読出安定性マージン不良対策を実施するためにし、選択ワード線電圧を２段階で調整する。
【０１１８】
（ｂ）  ＶＤＤ１＞ＶＤＤ２＞ＶＤＤ：
この場合、選択ワード線の電圧レベルは、内部電圧ＶＤＤよりも高い電圧レベルとなるため、書込マージンを２段階で調整して、書込マージン不良を救済する。
【０１１９】
（ｃ）  ＶＤＤ１＜ＶＤＤ＜ＶＤＤ２：
この場合、選択ワード線の電圧レベルは、内部電圧ＶＤＤよりも高い場合または低い場合に設定される。したがって、動作マージン不良対策のメモリセルが書込マージン不良のセルに対する対策を行なう場合には、高い方の電圧ＶＤＤ２が選択され、読出安定性マージン不良に対する対策を施す場合には低い方の電圧ＶＤＤ１を選択する。
【０１２０】
なお、電圧ＶＤＤ１およびＶＤＤ２の一方が、内部電圧ＶＤＤと等しい状態に設定されてもよい。
【０１２１】
従って、この図１６に示す構成においては、メモリセルに対して読出安定性マージン不良対策および書込マージン不良対策のいずれかが実施される。この場合、メモリアドレス空間全体におけるメモリセルの動作特性の傾向に従って、読出安定性マージンが低いか書込マージンが低いかを判定し、その判定結果に従ってデフォルトの不良対策を実施し（例えば電圧ＶＤＤ１を選択する）、局所的なバラツキによるデフォルト不良対策と反対の不良が存在する場合に、局所的な不良対策（例えば電圧ＶＤＤ２を選択する）を実施する。
【０１２２】
なお、この図１６に示すドライバ電源電圧選択回路ＶＳＷｉに対する電圧ＶＤＤ１およびＶＤＤ２を発生する部分およびスキャンデータＳＩＮを生成する部分の構成としては、図１４および図１５に示す構成を利用することができる。
【０１２３】
以上のように、この発明の実施の形態３に従えば、ワード線ドライバそれぞれに対応して、フリップフロップを用いてスキャンパスを介してメモリセル特性特定情報を格納し、各ワード線ドライバ電源電圧のレベルを設定している。したがって、ワード線ドライバそれぞれに対応してヒューズを設ける必要がなく、ワード線ドライバ電源電圧を選択する部分の占有面積を低減することができる。
【０１２４】
なお、実施の形態２と同様、実施の形態３においても、２つまたは複数のワード線ドライバに対して１つのワード線ドライバ電源電圧選択回路が配置されてもよい。
【０１２５】
［実施の形態４］
図１７は、この発明の実施の形態４に従うＳＲＡＭの全体の構成を概略的に示す図である。図１７に示すＳＲＡＭ１０は、以下の点で、図９に示すＳＲＡＭとその構成が異なる。すなわち、ワード線ドライバＷＤＲ０−ＷＤＲｎに対しドライバ電源電圧を供給するドライバ電圧供給回路ＷＳＣとして、ドライバ電源選択回路５０が設けられる。このドライバ電源選択回路５０は、主制御回路ＣＣから与えられる内部アドレス信号ＡＤに従って電圧発生器３０から与えられる電圧ＶＤＤ１およびＶＤＤ２の一方を選択して、ドライバ電源線ＤＲＳＬ上にドライバ電源電圧ＶＷＬとして伝達する。この図１７に示すＳＲＡＭ１０の他の構成は、図９に示すＳＲＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２６】
図１７に示す構成においては、アドレス信号ＡＤに従って選択ワード線上に伝達されるドライバ電源電圧ＶＷＬの電圧レベルが設定される。したがって、アドレス信号ＡＤが指定するごく限られた局所領域のメモリセルに対してのみ動作マージン不良対策を選択的に行なうことができる。このアドレス信号ＡＤは、内部ロウアドレス信号ＲＡおよび内部列アドレス信号ＣＡのいずれかであってもよいが、好ましくは、内部ロウアドレス信号ＲＡおよび内部列アドレス信号ＣＡ両者を含む。
【０１２７】
図１８は、図１７に示すドライバ電源選択回路５０の構成の一例を概略的に示す図である。図１８において、ドライバ電源選択回路５０は、不良アドレスを格納するヒューズボックス５２と、ヒューズボックス５２の格納アドレスと主制御回路からの内部アドレス信号ＡＤを比較する比較器５４と、比較器５４の出力信号を反転するインバータ５６と、比較器５４およびインバータ５６の出力信号にそれぞれ従って選択的に導通するＰチャネルＭＯＳトランジスタ５８ａおよび５８ｂを含む。
【０１２８】
ヒューズボックス５２には、動作マージン不良対策を施す対象となるメモリセルのアドレスが、ヒューズプログラム（溶断／非溶断）によりプログラムされて格納される。比較器５４は、ヒューズボックス５２の格納する不良アドレスと内部アドレス信号ＡＤとを比較し、その比較結果に応じた信号を出力する。一例として、比較器５４は一致を検出した場合、その出力信号ＣＭＰをＨレベルに設定し、応じて、インバータ５６により、ＭＯＳトランジスタ５８ｂがオン状態となる。この状態においては、内部電圧ＶＤＤ２がドライバ電源電圧ＶＷＬとしてドライバ電源線ＤＲＳＬに伝達され、ワード線ドライバＷＤＲｉ、ＷＤＲ（ｉ＋１）…へ伝達される。
【０１２９】
一方、比較器５４が不一致を検出した場合、その出力信号ＣＭＰがＬレベルとなり、ＭＯＳトランジスタ５８ａがオン状態となり、内部電圧ＶＤＤ１がドライバ電源線ＤＲＳＬへドライバ電源電圧ＶＷＬとして伝達される。
【０１３０】
いま、電圧ＶＤＤ１およびＶＤＤ２が、ＶＤＤ＝ＶＤＤ１＞ＶＤＤ２の条件を満たす場合を考える。ヒューズボックス５２に格納された不良アドレスが指定する領域に対してのみ、電圧ＶＤＤ２がドライバ電源電圧ＶＷＬとして伝達され、選択ワード線の電圧レベルが低下する。したがって、この場合データ保持／読出安定性マージンを改善することができる。ヒューズボックス５２に、行アドレスおよび列アドレスをともに格納することにより、より狭い領域のメモリセルに対してのみ動作マージン不良対策を実施することができる。
【０１３１】
また、この場合、行アドレス信号および列アドレス信号が指定する複数行／複数列のメモリセルの領域に対してのみ、動作マージン不良対策を行なうこともできる。たとえば、図１８に示す構成において、ヒューズボックス５２内において、行アドレス信号の最下位ビットを縮退状態に設定し、列アドレス信号をすべてビット有効状態でプログラムする。今、一例として、ワード線ＷＬｉおよびＷＬ（ｉ＋１）と例えばビット線ＢＬｊ、／ＢＬｊがヒューズボックス５２内においてプログラムされたアドレスにより指定されたとする。この場合、２行１列のメモリセル、たとえばメモリセルＭＣ０およびＭＣ２に対し不良対策を施し、メモリセルＭＣ１およびＭＣ３は、対策非実施の通常の状態に設定することができる。また、逆に、行アドレス信号を全ビット有効状態でヒューズボックス５２に格納し、かつ列アドレスの最下位ビットを１ビット縮退状態でプログラムすると、１行２列のメモリセルに対し動作マージン不良対策を施すことができる。たとえば、ワード線ＷＬｉとビット線ＢＬｊ、／ＢＬｊ、ＢＬ（ｊ＋１）、／ＢＬ（ｊ＋１）が指定されたとする。この場合、メモリセルＭＣ０およびＭＣ１に対し動作マージン不良対策を施し、メモリセルＭＣ２およびＭＣ３に対しては、残りのメモリセルに対しては、不良対策は非実施とすることができ、動作マージン不良対策が影響を及ぼす範囲を限定することができる。
【０１３２】
［変更例］
図１９は、この発明の実施の形態４の変更例のＳＲＡＭの全体の構成を概略的に示す図である。図１９に示すＳＲＡＭ１０においては、メモリセルアレイＭＣＡにおいて、スペアワード線ＳＷＬが配置される。スペアワード線ＳＷＬには、各ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍに対応してスペアメモリセルＳＭＣが配置される。このスペアメモリセルＳＭＣは、メモリセルＭＣと同一の構成を有する。
【０１３３】
スペアワード線ＳＷＬに対応して、スペアワード線ドライバＳＷＤＲおよび行救済回路７５が設けられる。この行救済回路７５は、ヒューズボックスブロック７０に含まれるヒューズボックスにプログラムされる不良アドレスと与えられる内部行アドレス信号ＲＡとの一致／不一致に従ってスペアワード線イネーブル信号ＳＲＥＮを選択的に活性化する。具体的に、ヒューズボックスブロック７０にプログラムされた不良アドレスのメモリセルの指定時、行救済回路７５は、スペアワード線イネーブル信号ＳＲＥＮを活性化して、スペアワード線ＳＷＬを選択状態へ駆動し、並行して、このスペアワード線イネーブル信号ＳＲＥＮにより行デコーダＲＤをディスエーブル状態に設定する。これにより、不良メモリセルを、正常なスペアメモリセルＳＭＣで置換し、等価的に不良セルを救済する。
【０１３４】
ワード線ドライブ回路ＷＤＣのワード線ドライバＷＤＲ０−ＷＤＲｎおよびスペアワード線ドライバＳＷＤＲに対し共通に、ドライブ電圧供給回路ＷＳＣとしてドライバ電源選択回路６５が配置される。このドライバ電源選択回路６５は、ヒューズボックスブロック７０のプログラムアドレスと主制御回路ＣＣからのアドレス信号ＡＤとを比較し、その比較結果に基づいて電圧発生器６０からの内部電圧ＶＤＤ１−ＶＤＤ４の１つを選択し、選択電圧をドライバ電源電圧としてドライバ電源線ＤＲＳＬに供給する。
【０１３５】
図１９に示すＳＲＡＭの他の構成は、図１７に示すＳＲＡＭ１０の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３６】
この図１９に示すＳＲＡＭ１０においては、動作マージン不良のメモリセルに対し、マージン不良対策により救済できる場合には、ドライバ電源選択回路６５の電源電圧選択により救済する。このマージン不良対策でも救済できない不良メモリセルに対しては、行救済回路７５を用いて冗長置換を行なって不良セルの救済を行なう。
【０１３７】
図２０は、図１９に示すドライバ電源選択回路６５およびヒューズボックスブロック７０の構成を概略的に示す図である。図２０において、ドライバ電源選択回路６５は、２つの比較器５４ａおよび５４ｂと、比較器５４ａおよび５４ｂの出力信号を受ける２入力ＮＡＮＤゲート７７と、それぞれ、導通時、電圧ＶＤＤ１−ＶＤＤ４を伝達するＰチャネルＭＯＳトランジスタ５８ａ−５８ｄと、このＭＯＳトランジスタ５８ａ−５８ｄのゲートへの制御信号伝達経路を切換えるトランスミッションゲート７８ａ−７８ｆを含む。
【０１３８】
ヒューズボックスブロック７０においては、ヒューズボックス５２ａ−５２ｃとヒューズボックス７６が設けられる。ヒューズボックス７６には、不良メモリセルの行アドレスがヒューズプログラムにより格納され、行救済回路７５へ、このヒューズボックス７６にプログラムされた不良アドレスが与えられ、不良行アクセス時冗長置換による不良セル救済が行なわれる。
【０１３９】
ヒューズボックス５２ａおよび５２ｂのプログラムアドレスは、比較器５４ａおよび５４ｂへ与えられる。ヒューズボックス５２ｃにおいては、１ビット情報が格納され、格納された１ビット情報がインバータ７９へ与えられる。一例として、ヒューズボックス５２ａには、不良の度合の小さな読出／保持安定性マージン不良メモリセルのアドレスを格納し、ヒューズボックス５２ｂには、この読出／保持安定性マージン不良の程度が大きなアドレスが格納される。また、これに代えて、ヒューズボックス５２ａには、読出／保持安定マージン不良メモリセルのアドレスが格納されて、ヒューズボックス５２ｂには、書込マージン不良セルのアドレスが格納される。したがって、ヒューズボックス５２ａおよび５２ｂには、救済対象のメモリセルの動作マージンに応じて不良メモリセルのアドレスが格納される。この場合、アドレス信号ＡＤは、行アドレス信号ＲＡまたは列アドレス信号ＣＡであってもよいが、好ましくは、行および列アドレス信号を含む。また、このとき、アドレス信号の特定のビットが縮退状態に設定され、複数行または複数列のメモリセルが指定されるように不良アドレスがプログラムされてもよい。
【０１４０】
ヒューズボックス５２ｃには、この半導体チップまたは対応のＳＲＡＭ１０固有の特性に応じた情報が格納される。すなわち、たとえばプロセス完了後の仕上がり具合により、ＳＲＡＭ１０のチップ全体（メモリセルアレイ全体）の読出／保持安定性マージンが小さい場合にはたとえば“１”に設定し、そうでない場合には“０”をプログラムする。このヒューズボックス５２ｃのプログラムデータと、このヒューズボックス５２ｃの出力信号（プログラムデータ）を反転するインバータ５７とにより、トランスミッションゲート７８ａ‐７８ｆのオン／オフを制御する。
【０１４１】
トランスミッションゲート７８ａは、オン状態のとき、比較器５４ａの出力信号をＭＯＳトランジスタ５８ａのゲートに伝達し、トランスミッションゲート７８ｂは、オン状態のとき、比較器５４ａの出力信号をＭＯＳトランジスタ５８ｂのゲートに伝達する。トランスミッションゲート７８ｃは、オン状態のとき、ＮＡＮＤゲート７７の出力信号をＭＯＳトランジスタ５８ｂのゲートに伝達し、トランスミッションゲート７８ｄは、オン状態のとき、ＮＡＮＤゲート７７の出力信号をＭＯＳトランジスタ５８ｃのゲートに伝達する。トランスミッションゲート７８ｃは、オン状態のとき、比較器５４ｂの出力信号をＭＯＳトランジスタ５８ｃのゲートに伝達し、トランスミッションゲート７８ｆは、オン状態のとき、比較器５４ｂの出力信号のＭＯＳトランジスタ５８ｄのゲートに伝達する。
【０１４２】
トランスミッションゲート７８ａ、７８ｃ、７８ｅは、ヒューズボックス５２ｃの記憶データ（出力データ）が“０”のとき、オン状態となり、トランスミッションゲート７８ｂ、７８ｄおよび７８ｆは、ヒューズボックス５２ｃの記憶データが“１”のときにオン状態となる。
【０１４３】
ヒューズボックス５２ｃのプログラムデータが“１”のときには、比較器５４ａ、ＮＡＮＤゲート７７および比較器５４ｂの出力信号が、それぞれ、ＭＯＳトランジスタ５８ｂ−５８ｄのゲートに伝達され、内部電圧ＶＤＤ２−ＶＤＤ４のいずれかの電圧が選択されて、ドライバ電源線ＤＲＳＬへ伝達される。一方、ヒューズボックス５２ｃのプログラムデータが“１”のときには、比較器５４ａ、ＮＡＮＤゲート７７および比較器５４ｂの出力信号が、それぞれ、ＭＯＳトランジスタ５８ａ−５８ｃのゲートへ与えられ、内部電圧ＶＤＤ１−ＶＤＤ３のいずれかの電圧が選択されてドライバ電源線ＤＲＳＬへ伝達される。
【０１４４】
したがって、ヒューズボックス５２ｃに格納されるチップ全体（ＳＲＡＭメモリセルアレイ全体）の動作マージン特性特定情報に応じて電圧ＶＤＤ１−ＶＤＤ３の組または電圧ＶＤＤ２−ＶＤＤ４の組が指定され、比較器５４ａ、ＮＡＮＤゲート７７および比較器５４ｂにより、プログラムアドレス指定時に選択される電圧が決定される。このＳＲＡＭのメモリセルアレイ全体における特性ばらつきに応じて動作マージン不良の度合を予め設定し、ヒューズボックス５２ａおよび５２ｂに格納される不良アドレスに従って、局所的に不良救済対策を実施する。
【０１４５】
比較器５４ａおよび５４ｂは、与えられた内部アドレス信号（行および列アドレス信号）ＡＤとプログラムアドレスとが一致する場合には、Ｌレベルの信号を出力し、ＮＡＮＤゲート７７の出力信号がＨレベルとなる。一方、与えられた内部アドレス信号ＡＤとプログラムアドレスとが不一致の場合には、比較器５２ａおよび５２ｂの出力信号がＨレベルとなり、応じてＮＡＮＤゲート７７の出力信号がＬレベルとなる。
【０１４６】
図２１は、この発明の実施の形態４における動作マージン不良対策のワード線電圧分布を模式的に示す図である。図２１において、アドレス領域ＡＤ１はヒューズボックス５２ａにプログラムされたアドレスにより指定される領域であり、アドレス領域ＡＤ２は、ヒューズボックス５２ｂにプログラムされたアドレスにより指定される領域である。アドレス領域ＡＤ３は、ヒューズボックス７６にプログラムされたアドレスが指定する領域であり、領域ＡＤ０は、全アドレス空間である。
【０１４７】
この場合、アドレス領域ＡＤ１のワード線には、電圧ＶＤＤ１またはＶＤＤ２が選択電圧として与えられ、アドレス領域ＡＤ２のワード線には、電圧ＶＤＤ３または電圧ＶＤＤ４が選択電圧として与えられる。アドレス領域ＡＤ３が指定された場合には、スペアワード線ＳＷＬと置換される。残りのアドレス領域に対しては、電圧ＶＤＤ２またはＶＤＤ３が与えられる。この電圧選択において、２つの電圧ＶＤＤｋおよびＶＤＤｋ＋１の一方が、ヒューズボックス５２ｃにプログラムされたビットにより指定される。ここで、ｋは、１から４のいずれかである。
【０１４８】
したがって、全アドレス空間ＡＤ０においては、ヒューズボックス５２ｃのビットで、そのばらつきに対する対策の作用の度合を設定し、各アドレス領域に対して、ヒューズボックス５２ａおよび５２ｂの一方のプログラムアドレスに従って、書込マージン不良に対する補正を行ない他方のプログラムアドレスに従って、読出安定性マージン不良に対する対策を行なう。内部電圧ＶＤＤ１−ＶＤＤ４を利用することにより、先の図１８に示す構成の場合よりも、より正確に、メモリセルの不良の度合いに応じた不良対策を実行することができる。これらの内部電圧ＶＤＤ１−ＶＤＤ４は、内部電源電圧ＶＤＤよりも高い電圧および低い電圧を含む。
【０１４９】
なお、これらのヒューズボックス５２ａおよび５２ｂには、読出安定性マージン不良対策を実施するアドレス領域を指定するアドレスがプログラムされてもよく、また、書込マージン不良対策を施すアドレス領域を指定するアドレスがプログラムされてもよい。この場合、同一種類のマージン不良対策であっても、選択ワード線の電圧レベルが異なり、対策の作用の度合いを対応のメモリセルのマージン不良の度合いに応じて設定することができる。
【０１５０】
以上のように、この発明の実施の形態４に従えば、ＳＲＡＭ全体（メモリセルアレイ全体のメモリセル）の特性のばらつきの度合を設定し、次いで、局所的なアドレスのメモリセルの不良対策を行なうマージン不良セルを指定し、局所的不良に対し、全体的な特性に応じた不良対策を実行する。これにより、より柔軟にメモリセルの動作マージン不良を救済することができる。さらに、この動作マージン不良により救済できないメモリセルは、通常の冗長置換により救済することにより、より厳密にかつ正確に動作マージン不良を低減することができ、歩留りを改善することができるとともに安定に動作するＳＲＡＭを実現することができる。
【０１５１】
［実施の形態５］
図２２は、この発明の実施の形態５に従うＳＲＡＭ１０の全体の構成を概略的に示す図である。この図２２に示すＳＲＡＭ１０は、以下の点で、図１７に示すＳＲＡＭ１０とその構成が異なる。すなわち、ワード線ドライブ回路ＷＤＣに対しては、ドライバ電圧供給回路８５からの電圧がドライバ電源電圧としてドライバ電源線ＤＲＳＬを介して供給される。一方、メモリセルアレイＭＣＡのメモリ電源線ＰＶＬ０−ＰＶＬｍに対しては、アレイ電源回路８２からの電源電圧が、供給される。メモリ電源線ＰＶＬ０−ＰＶＬｍは、それぞれ対応の列のメモリセルＭＣのハイ側電源ノードＶＨに結合される。アレイ電源回路８２は、図１に示す列側セル特性特定情報格納／電圧設定回路６およびアレイ電源回路７に対応し、書込指示信号ＷＥＮと列選択信号ＣＳＬとに従って、電圧発生器８０から与えられる電圧ＶＤＨ１およびＶＤＨ２のいずれかを選択的にメモリ電源線ＰＶＬ０−ＰＶＬｍへ伝達する。書込指示信号ＷＥＮは、書込モード指示信号ＷＥの活性化時活性化される。すなわち、本実施の形態５においては、データ書込時、選択列のメモリ電源線の電圧が調整される。
【０１５２】
電圧発生器８０は、外部電源ＥＸＰ．ＶＤＤから供給される内部電源電圧ＶＤＤから、互いに電圧レベルの異なる電圧ＶＤＨ１およびＶＤＨ２を生成する。この図２２に示すＳＲＡＭ１０の他の構成は、図１９に示すＳＲＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５３】
図２３は、図２２に示すアレイ電源回路８２の構成を、メモリセルアレイＭＣＡの構成とともに概略的に示す図である。メモリ電源線ＰＶＬ０−ＰＶＬｍは、それぞれ対応の列のメモリセルＭＣのハイ側電源ノードＶＨに結合され、それぞれメモリ電源電圧ＶＭ０−ＶＭｍを伝達する。メモリセルＭＣは、図６に示す構成と同様、ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）ＰＱ１およびＰＱ２と、ＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）ＮＱ１およびＮＱ２と、ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）ＮＱ３およびＮＱ４を含む。ハイ側電源ノードＶＨは負荷トランジスタＰＱ１およびＰＱ２のソースに結合される。このメモリセルアレイＭＣＡのビット線配置およびワード線の配置は図２２に示す配置と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。
【０１５４】
列選択回路ＳＣにおいては、マルチプレクサＣＭＵＸが設けられる。このマルチプレクサＣＭＵＸは、列選択信号ＣＳＬに従って、選択列のビット線を内部データ線ＩＯに結合する。この内部データ線ＩＯは、図２２に示す書込回路ＷＣおよび読出回路ＲＣに結合される。この内部データ線ＩＯとしては、書込用の内部データ線および読出用のデータ線が別々に設けられていてもよい。
【０１５５】
アレイ電源回路８２は、メモリセル列それぞれに対応して設けられるヒューズＦＺＣ０−ＦＺＣｍと、ヒューズＦＺＣ０−ＦＺＣｍそれぞれに対応して設けられる３入力ＡＮＤゲートＧ０−Ｇｍと、ＡＮＤゲートＧ０−Ｇｍそれぞれに対応して設けられるアレイ電源電圧選択回路ＭＶＳＷ０−ＭＶＳＷｍを含む。
【０１５６】
ヒューズＦＺＣ０−ＦＺＣｍは、それぞれ対応の列のメモリセルの特性を特定する情報、すなわち、読出／保持安定マージンまたは書込動作マージンを示す情報を、図示しないヒューズ素子の溶断によりプログラムされて格納する。ＡＮＤゲートＧ０−Ｇｍは、それぞれ対応のヒューズＦＺＣ０−ＦＺＣｍの記憶データ（プログラムデータ）と、対応の列選択信号ＣＳＬ０−ＣＳＬｍと書込指示信号ＷＥＮとを受ける。したがって、これらのＡＮＤゲートＧ０−Ｇｍは、それぞれ、対応のヒューズＦＺＣ０−ＦＺＣｍのプログラムデータがＨレベル（“１”）であり、かつ対応の列選択信号ＣＳＬ０−ＣＳＬｍが選択状態のＨレベルでありかつ書込指示信号ＷＥＮが書込を示すＨレベルのときにその出力信号をＨレベルに設定する。データ書込時において選択列に対して設けられるＡＮＤゲートＧｉ（ｉ＝０−ｍのいずれか）の出力信号がＨレベルとなり、残りのＡＮＤゲートの出力信号はＬレベルに維持される。
【０１５７】
アレイ電源電圧選択回路ＭＶＳＷ０−ＭＶＳＷｍは、各々同一構成を有し、各選択回路において対応する構成要素に同一参照番号を付す。アレイ電源電圧選択回路ＭＶＳＷｉ（ｉ＝０−ｍのいずれか）は、対応のＡＮＤゲートＧｉの出力信号を受けるインバータ８５と、内部電圧ＶＤＨ１およびＶＤＨ２を選択的に対応のアレイ電源線ＰＶＬｉに伝達するＰチャネルＭＯＳトランジスタ８６および８７を含む。
【０１５８】
ＭＯＳトランジスタ８６は、インバータ８５の出力信号がＬレベルのときにオン状態となり、第１の内部電圧ＶＤＨ１を対応のアレイ電源線ＰＶＬｉ上に伝達する。ＭＯＳトランジスタ８７は、対応のＡＮＤゲートＧｉの出力信号がＬレベルのときに導通し、第２の内部電圧ＶＤＨ２を対応のアレイ電源線ＰＶＬｉ上に伝達する。
【０１５９】
第１の内部電圧ＶＤＨ１が第２の内部電圧ＶＤＨ２よりも低い状態を考える。ヒューズＦＺＣ０−ＦＺＣｍは、プログラム前（ヒューズ未溶断）においてはその出力信号はＬレベル（“０”）であり、プログラム時（ヒューズ溶断時）においてはその出力信号はＨレベルとなる。したがって、ヒューズＦＺＣｉが未プログラム状態においては、対応のＡＮＤゲートＧｉの出力信号はＬレベルであり、対応の列選択信号ＣＳＬｉおよび書込指示信号ＷＥＮの状態にかかわらず、ＡＮＤゲートＧｉの出力信号はＬレベルであり、第２の内部電圧ＶＤＨ２がアレイ電源電圧ＶＭｉとして選択される。今、ＶＤＨ１＜ＶＤＨ２であり、この場合、書込マージン不良対策は行なわれない。第２の内部電圧ＶＤＤ２は、通常のアレイ電源電圧ＶＤＤと同一電圧レベルであってもよい。
【０１６０】
一方、ヒューズＦＺＣｉがプログラムされたとき、その出力信号はＨレベル（“１”）となる。選択列において、データ書込時、列選択信号ＣＳＬｉおよび書込指示信号ＷＥＮがＨレベルとなり、ＡＮＤゲートＧｉの出力信号がＨレベルとなる。したがって、アレイ電源電圧選択回路ＭＶＳＷｉにおいては、ＭＯＳトランジスタ８６がオン状態となり、第１のアレイ電源電圧ＶＤＨ１（＜ＶＤＨ２）が選択され、選択列において書込マージン不良対策が行なわれる（スタティックノイズマージンが低減される）。
【０１６１】
データ読出時においては、書込指示信号ＷＥＮはＬレベルであり、ＡＮＤゲートＧ０−Ｇｍの出力信号はすべてＬレベルである。応じて、アレイ電源電圧選択回路ＭＶＳＷ０−ＭＶＳＷｍにおいてＭＯＳトランジスタ８７がオン状態となり、内部電圧ＶＤＨ２が選択され、アレイ電源電圧ＶＭ０−ＶＭｍとして対応のアレイ電源線ＰＶＬ０−ＰＶＬｍに伝達される。この場合には、書込マージン不良対策は行なわれない。データ保持安定性マージンまたは読出安定性マージンは、この電圧ＶＤＨ２がアレイ電源電圧ＶＭ（ＶＭ０−ＶＭｍ）として伝達されるとき、十分に保証されているとする。
【０１６２】
したがって、この図２３に示す構成の場合、書込マージン対策を、メモリセル列ごとに個々に実行することができる。
【０１６３】
なお、ヒューズＦＺＣ０−ＦＺＣｍに代えて、実施の形態２と同様、フリップフロップを用いてスキャンパスを構成し、スキャンパスを介してメモリセル特性特定情報が転送されて各フリップフロップに格納されてもよい。
【０１６４】
以上のように、この発明の実施の形態５に従う構成においては、各列ごとにメモリセル特性に応じて、書込マージン不良対策の実施／不実施を設定しており、メモリセル特性に応じて、書込マージン不良対策を施す必要のある領域に対してのみ、書込マージン不良対策を行なうことができ、他の正常なセルに対し不良対策が悪影響を及ぼすのを低減することができる。
【０１６５】
なお、書込指示信号ＷＥＮに代えて読出信号を用い、選択列のメモリ電源電圧を非選択時に比べて高くすれば、データ読出時のメモリセルの読出／保持安定性マージン不良を救済することができる。
【０１６６】
また、実施の形態１から４のいずれかのワード線ドライバ電源電圧を調整する構成と併せて利用すれば、列単位で書込マージン不良対策を実施し行単位で読出マージン不良対策を実施することができる。
【０１６７】
［実施の形態６］
図２４は、この発明の実施の形態６に従うＳＲＡＭの全体の構成を概略的に示す図である。この図２４に示すＳＲＡＭは、以下の点で、図２２に示すＳＲＡＭと、その構成が異なる。すなわち、電圧発生器８０は、３種類の電圧ＶＤＨ１、ＶＤＨ２およびＶＤＨ３を生成する。アレイ電源回路９０が、メモリセルアレイＭＣＡの各列単位で対応の列のメモリセル特性特定情報に従って、電圧発生器８０からの内部電圧ＶＤＨ１−ＶＤＨ３のうちの１つを選択して、対応のアレイ電源線ＰＶＬ０−ＰＶＬｍに伝達する。このアレイ電源回路９０のメモリセル特性特定情報は、スキャンパス（図示せず）を介してスキャンインデータＳＩおよびスキャンアウトデータＳＯとして転送されて各列毎に順次設定される。このアレイ電源回路９０は、先の図２２に示す構成と同様、書込指示信号ＷＥＮと列選択信号ＣＳＬとに従って選択列に対するアレイ電源線ＰＶＬ０−ＰＶＬｍ上の電圧を選択的に更新する。図２４に示すＳＲＡＭ１０の他の構成は、図２２に示すＳＲＡＭと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６８】
図２５は、図２４に示すＳＲＡＭ１０のメモリセルアレイＭＣＡおよびアレイ電源回路９０の構成を示す図である。メモリセルアレイＭＣＡにおけるメモリセルＭＣの配置は、図２３に示すメモリセルアレイＭＣＡの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また列選択ゲート回路（マルチプレクサ）ＣＭＵＸの構成も図２３に示す構成と同じである。
【０１６９】
アレイ電源回路９０は、メモリセル列それぞれに対応して設けられるフリップフロップ（ＦＦ）ＦＦＣ０−ＦＦＣｍと、フリップフロップＦＦＣ０−ＦＦＣｍそれぞれに対応して設けられる列アレイ電源電圧選択スイッチＣＶＳＷ０−ＣＶＳＷｍと、メモリセル列それぞれに対応して設けられるＡＮＤゲートＡＧ０−ＡＧｍと、メモリセル列それぞれに対応して設けられるアレイ電源電圧選択回路ＭＶＳＷＬ０−ＭＶＳＷＬｍを含む。
【０１７０】
フリップフロップＦＦＣ０−ＦＦＣｍは、スキャンパスを構成し、スキャンインデータＳＩを順次図示しないクロック信号に従って転送するとともに、対応の列のメモリセル特性特定情報を格納する。フリップフロップＦＦＣ０−ＦＦＣｍからのスキャンアウトデータＳＯは、また、図示しないスキャンレジスタ回路（図１５参照）に転送される。
【０１７１】
列アレイ電源電圧選択スイッチＣＶＳＷ０−ＣＶＳＷｍは、その構成は同じであり、対応する構成要素に同一参照番号を付す。列アレイ電源電圧選択スイッチＣＶＳＷｉ（ｉ＝０−ｍ）は、対応のフリップフロップＦＦＣｉの出力信号を受けるインバータ９５と、インバータ９５の出力信号に従って内部電圧ＶＤＨ３を伝達するＰチャネルＭＯＳトランジスタ９６と、フリップフロップＦＦＣｉの出力信号に従って内部電圧ＶＤＨ２を伝達するＰチャネルＭＯＳトランジスタ９７とを含む。
【０１７２】
列アレイ電源電圧選択スイッチＣＶＳＷｉにおいては、対応のフリップフロップＦＦＣｉの出力データがＬレベル（“０”）のときには、ＭＯＳトランジスタ９７がオン状態となり、内部電圧ＶＤＨ２が選択され電圧Ｖｃｍｉとして伝達される。一方、フリップフロップＦＦＣｉの出力信号がＨレベル（“１”）のときには、ＭＯＳトランジスタ９６がオン状態となり、内部電圧ＶＤＨ３がアレイ電源電圧Ｖｃｍｉとして伝達される。
【０１７３】
したがって、フリップフロップＦＦＣ０−ＦＦＣｍの記憶データに従って、電圧ＶＤＨ２およびＶＤＨ３の一方が、アレイ電源電圧候補として選択される。
【０１７４】
ＡＮＤゲートＡＧｉは、書込指示信号ＷＥＮと列選択信号ＣＳＬｉとを受ける。データ書込時、対応の列が指定されたとき、ＡＮＤゲートＡＧｉの出力信号がＨレベルとなり、データ読出時および列選択信号ＣＳＬｉの非選択状態のときおよびスタンバイ時には、ＡＮＤゲートＡＧｉの出力信号はＬレベルとなる。
【０１７５】
アレイ電源電圧選択回路ＭＶＳＷ０−ＭＶＳＷｍは、先の図２３に示すアレイ電源電圧選択回路ＭＶＳＷ０−ＭＶＳＷｍと同じ構成を有しており、対応する部分には同一参照番号を付している。アレイ電源電圧選択回路ＭＶＳＷｉにおいては、対応のＡＮＤゲートＡＧｉの出力信号がＬレベルのときには、ＭＯＳトランジスタ８７がオン状態となり、内部電圧ＶＤＨ１が選択されて、対応のアレイ電源線ＰＶＬｉ上にアレイ電源電圧ＶＭｉとして伝達される。一方、対応のＡＮＤゲートＡＧｉの出力信号がＨレベルのときには、ＭＯＳトランジスタ８６がオン状態となり、対応の列アレイ電源電圧選択スイッチＣＶＳＷｉの選択する電圧Ｖｃｍｉが選択されて、対応のアレイ電源線ＰＶＬｉ上にアレイ電源電圧ＶＭｉとして伝達される。
【０１７６】
今、内部電圧ＶＤＨ１−ＶＤＨ３が、ＶＤＤＭ＝ＶＤＨ１＞ＶＤＨ２＞ＶＤＨ３の条件を満たしているとする。電圧ＶＤＤＭは、不良対策未実施のときの元のアレイ電源電圧である。
【０１７７】
対応のフリップフロップＦＦＣｉの記憶データが“０”のとき、ＭＯＳトランジスタ９７がオン状態となり、内部電圧ＶＤＨ２が、電圧Ｖｃｍｉとして設定される。データ書込時、対応の列が選択される場合、対応のＡＮＤゲートＡＧｉの出力信号がＨレベルとなり、アレイ電源電圧選択回路ＭＶＳＷｉにより、アレイ電源線ＰＶＬｉ上の電圧ＶＭｉは、電圧ＶＤＨ２となる。この場合、対応のアレイ電源電圧は、元のアレイ電源電圧ＶＤＤＭに近い電圧レベルであり、書込マージン不良対策の作用は弱い状態に設定される。一方、対応のフリップフロップＦＦＣｉの記憶データが“１”（Ｈレベル）のときには、ＭＯＳトランジスタ９６がオン状態となり、内部電圧ＶＤＨ３が電圧Ｖｃｍｉとして選択される。データ書込時、選択列においては、アレイ電源線ＰＶＬｉ上の電圧が、電圧ＶＤＨ２印加時よりも低い電圧ＶＤＨ３のレベルに設定され、書込マージン不良対策がより強い状態に設定される。
【０１７８】
読出時およびスタンバイ時および非選択列においては、電圧ＶＤＨ１（＝ＶＤＤＭ）が選択されて、対応のアレイ電源線ＰＶＬ０−ＰＶＬｍ上にアレイ電源電圧として伝達される。
【０１７９】
この図２５に示す構成においても、書込マージン不良を２段階にわたって調整することができ、メモリセル特性に応じて、書込特性を補償することができ、マージン不良メモリセルに対してのみ対策が施され、その対策が影響を及ぼす領域が限定され、他のメモリセルに対する悪影響を抑制しつつ書込マージン対策を施すことができる。これにより、不良救済の可能性を高くすることができ、歩留まりを高くすることができる。
【０１８０】
なお、この図２５に示す構成においても、フリップフロップ（ＦＦ）ＦＦＣ０−ＦＦＣｍに代えてヒューズが用いられてもよい。
【０１８１】
なお、この実施の形態５および６において書込指示信号ＷＥＮに代えて読出指示信号（ＲＥＮ）を利用することにより、データ保持安定性マージンについての対策を同様に施すことができる。
【０１８２】
以上のように、この発明の実施の形態６に従えば、メモリセルアレイ電源電圧の各列単位でメモリセル特性特定情報に従って複数段階にわたって書込マージン対策不良を施すように構成している。したがって、より正確に、不良マージンの度合に応じた対策を施すことができ、書込マージン不良対策がさらに他のメモリセルの動作マージン（読出安定性マージン）を劣化させるのを防止することができ、正確に、不良救済を行なうことができ、歩留まりが改善される。
【０１８３】
なお、アレイ電源回路９０に対するフリップフロップ（ＦＦ）ＦＦＣ０−ＦＦＣｍに対するスキャンデータは、ヒューズボックスにおいてデータを格納し、図示しないシフトクロック信号に従って順次電源投入時またはシステムリセット時に投入されればよい（実施の形態３参照）。
【０１８４】
［実施の形態７］
図２６は、この発明の実施の形態７に従う半導体装置の全体の構成を概略的に示す図である。図２６において、半導体装置は、第１および第２のロジック１１０および１１２と、ＳＲＡＭ１１４とを含む。第１および第２のロジック１１０および１１２は、例えばプロセッサであり、それぞれ、所定の処理を実行する。このロジック１１０および１１２は、一方が汎用のプロセッサであり、他方が、画像または音声処理などの専用の処理を実行するコプロセッサであってもよい。ＳＲＡＭ１１４は、これまでの実施の形態１から６において説明した構成のいずれかを有し、内部でノマージン不良対策を局所領域に対して実施する。ロジック１１０および１１２は、ＳＲＡＭ１１４を作業領域または受信データ格納領域として利用して処理を実行する。
【０１８５】
これらのロジック１１０および１１２とＳＲＡＭ１１４とは、インタフェース回路（Ｉ／Ｆ）１１６に内部バス１１８を介して結合され、少なくともロジック１１０および１１４が、外部とデータ等の送受を実行する。ロジック１１０および１１２は、また、内部バス１１８を介してＳＲＡＭ１１４にアクセスすることができる。
【０１８６】
ロジック１１０および１１２においては、外部電源電圧ＶＥＸを受けるロジック電源制御回路１２０および１２２が設けられ、ＳＲＡＭ１１４において、電源調整回路１２４が設けられる。ロジック電源電圧制御回路１２０および１２２により、ロジック１１０および１１２の内部回路に対する電圧レベルが設定され、また、内部電源電圧の各内部回路に対する印加態様が制御される（例えば、長期間にわたって動作が停止するスリープモード時には内部回路に対する電源電圧の供給が停止される）。
【０１８７】
電源調整回路１２４は、実施の形態１から６において説明した内部電圧を発生する電圧発生器および電圧選択回路部分を含み、ロジック１１０および１１２の内部電源電圧と独立にその電圧レベルの調整および供給態様が設定される。
【０１８８】
この半導体装置１００は、システムＬＳＩ（大規模集積回路）またはシステム・オン・チップ（ＳｏＣ）であり、ＳＲＡＭ１１４を内蔵メモリとして利用することにより、ＳＲＡＭ１１４の歩留まりを改善し、応じて、半導体装置１００全体が、ＳＲＡＭ１１４の不良により不良製品として処理される確率を低減することができ、半導体装置１００全体の歩留まりを改善することができる。
【産業上の利用可能性】
【０１８９】
この発明に従うＳＲＡＭは、単体で設けられもよく、図２６に示すようにロジックと同一半導体チップ上に組込まれる内蔵メモリとして利用されてもよく、この発明に従うＳＲＡＭを利用することにより、動作マージン不良が低減され、応じて歩留まりが改善される。
【符号の説明】
【０１９０】
１  メモリセルアレイ、２  ワード線選択回路、３  行側セル特性特定情報格納／電圧設定回路、４  ワード線ドライブ回路、６  列側セル特性特定情報格納／電圧設定回路、７  アレイ電源回路、ＭＣＡ  メモリセルアレイ、ＷＳＤ  ワード線ドライブ回路、ＤＶＳ０−ＤＶＳｎ  電源電圧設定回路、ＡＳＣ  アレイ電源回路、ＦＺ  ヒューズ、ＲＡＴ  レプリカアクセストランジスタ、ＺＲ  抵抗素子、ＤＶＳ０／１−ＤＶＳｎ／ｎ−１  ドライバ電源電圧設定回路、ＷＤＲ０−ＷＤＲｎ  ワード線ドライバ、ＦＺ０−，ＦＺ１  ヒューズ、ＲＡＴ０，ＲＡＴ１  レプリカアクセストランジスタ、ＺＲ  抵抗素子、ＶＳＷ０−ＶＳＷｎ  ドライバ電源電圧選択回路、３０  電圧発生器、３２、３２ａ，３２ｂ  フリップフロップ、３６ａ−３６ｃ  ＰチャネルＭＯＳトランジスタ、３８  ＮＡＮＤゲート、４０  第１電圧発生回路、４２  第２電圧発生回路、４４  第３電圧発生回路、４５  ヒューズプログラム回路、４７  シフトレジスタ、５０  ドライバ電源選択回路、５２  ヒューズボックス、５４，５４ａ，５４ｂ  比較器、５６  インバータ、５８ａ，５８ｂ  ＰチャネルＭＯＳトランジスタ、６０  電圧発生器、６５  ドライバ電源選択回路、７０  ヒューズボックスブロック、７５  行救済回路、ＳＷＤＲ  スペアワード線ドライバ、５２ａ−５２ｃ  ヒューズボックス、７６  ヒューズボックス、７７  ＮＡＮＤゲート、５８ａ−５８ｆ  ＣＭＯＳトランスミッションゲート、７９  インバータ、５８ａ−５８ｄ  ＰチャネルＭＯＳトランジスタ、８０  電圧発生器、８５  ドライブ電圧供給回路、８２  アレイ電源回路、ＦＺＣ０−ＦＺＣｍ  ヒューズ、Ｇ０−Ｇｍ  ＡＮＤゲート、ＭＶＳＷ０−ＭＶＳＷｍ  アレイ電源電圧選択回路、ＭＣ  メモリセル、９０  アレイ電源回路、ＦＦＣ０−ＦＦＣｍ  フリップフロップ、ＣＶＳＷ０−ＣＶＳＷｍ  列電源電圧選択回路、１００  半導体装置、１１０  第１のロジック、１１２  第２のロジック、１１４  ＳＲＡＭ、１２０、１２２  ロジック電源制御回路、１２４  電源調整回路。
【図１】
2010231853.tif 000003
【図２】
2010231853.tif 000004
【図３】
2010231853.tif 000005
【図４】
2010231853.tif 000006
【図５】
2010231853.tif 000007
【図６】
2010231853.tif 000008
【図７】
2010231853.tif 000009
【図８】
2010231853.tif 000010
【図９】
2010231853.tif 000011
【図１０】
2010231853.tif 000012
【図１１】
2010231853.tif 000013
【図１２】
2010231853.tif 000014
【図１３】
2010231853.tif 000015
【図１４】
2010231853.tif 000016
【図１５】
2010231853.tif 000017
【図１６】
2010231853.tif 000018
【図１７】
2010231853.tif 000019
【図１８】
2010231853.tif 000020
【図１９】
2010231853.tif 000021
【図２０】
2010231853.tif 000022
【図２１】
2010231853.tif 000023
【図２２】
2010231853.tif 000024
【図２３】
2010231853.tif 000025
【図２４】
2010231853.tif 000026
【図２５】
2010231853.tif 000027
【図２６】
2010231853.tif 000028