(57)【要約】【課題】シリアルデータをパラレルデータに変換する時間を短縮する技術を提供する。【解決手段】シリアルデータ（ＳＤＩ）をシステムクロック（ＳＣＫ）に同期して保持するシフトレジスタ（２）と、パラレルデータ（ＰＤ０〜ＰＤ７）をパラレル回線に供給する出力回路（３）と、システムクロック（ＳＣＫ）に基づいて第１クロック（Ｃ１）と第２クロック（Ｃ２）とを生成するクロック生成回路（４）とを具備するシリアルパラレル変換回路を構成する。シリアルデータ（ＳＤＩ）の最終データがシリアル回線からシフトレジスタ（２）に供給されるタイミングに応答して第１クロック（Ｃ１）を出力し、最終データを除くデータ部分が確定したタイミングで第２クロック（Ｃ２）を出力する。その最終データを、第１クロック（Ｃ１）に同期してパラレルデータ（ＰＤ０）としてデータ確定する。【選択図】図４
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【特許請求の範囲】
【請求項１】
シリアル回線を介して連続して供給されるシリアルデータを、システムクロックに同期して保持するシフトレジスタと、
前記シリアルデータに基づいて生成されたパラレルデータを、パラレル回線に供給する出力回路と、
前記システムクロックに基づいて第１クロックと第２クロックとを生成するクロック生成回路と
を具備し、
前記クロック生成回路は、
前記シリアルデータの最終データが前記シリアル回線から前記シフトレジスタに供給されるタイミングに応答して前記第１クロックを出力し、前記シリアルデータの前記最終データを除くデータ部分が確定したタイミングで前記第２クロックを出力し、
前記出力回路は、
前記シリアルデータの最終データを、前記第１クロックに同期して前記パラレルデータとしてデータ確定し、
前記シリアルデータの前記最終データを除くデータ部分を、前記第２クロックに同期して前記パラレルデータとしてデータ確定し、
シリアルパラレル変換回路。
【請求項２】
請求項１に記載のシリアルパラレル変換回路において、
前記出力回路は、
前記第１クロックに同期して前記最終データをラッチするレベルラッチ回路と、
前記第２クロックに同期して前記データ部分を保持するフリップフロップ回路と
を備え、
前記レベルラッチ回路は、
前記第１クロックに同期して前記シリアル回線から供給される前記最終データを取り込む
シリアルパラレル変換回路。
【請求項３】
請求項２に記載のシリアルパラレル変換回路において、
前記フリップフロップ回路は、
前記第２クロックに同期して前記シフトレジスタから前記データ部分を取り込む
シリアルパラレル変換回路。
【請求項４】
請求項３に記載のシリアルパラレル変換回路において、
前記フリップフロップ回路は、
第１データ保持回路と、
第２データ保持回路と
を含み、
前記第１データ保持回路は、
前記第２クロックに同期して、前記シリアル回線から前記データ部分を取り込み、
前記第２データ保持回路は、
前記第２クロックに同期して、前記シフトレジスタから前記データ部分を取り込む
シリアルパラレル変換回路。
【請求項５】
シリアル回線を介して連続して供給されるシリアルデータを、システムクロックに同期して保持するシフトレジスタと、前記シリアルデータに基づいて生成されたパラレルデータを、パラレル回線に供給する出力回路と、前記システムクロックに基づいて第１クロックと第２クロックとを生成するクロック生成回路とを具備するシリアルパラレル変換回路の動作方法であって、
（ａ）前記出力回路が、前記シリアルデータの最終データを、前記第１クロックに同期してデータ確定するステップと、
（ｂ）前記出力回路が、前記シリアルデータの前記最終データを除くデータ部分を、前記第２クロックに同期してデータ確定するステップと、
（ｃ）前記クロック生成回路が、前記最終データが前記シリアル回線から前記シフトレジスタに供給されるタイミングに応答して前記第１クロックを生成するステップと
を具備する
シリアルパラレル変換回路の動作方法。
【請求項６】
請求項５に記載のシリアルパラレル変換回路の動作方法において、
前記（ａ）ステップは、
レベルラッチ回路が、前記第１クロックに同期して前記最終データをラッチするステップを含み、
前記（ｂ）ステップは、
フリップフロップ回路が、前記第２クロックに同期して前記データ部分を保持するステップを含み、
前記最終データをラッチするステップは、
前記第１クロックに同期して前記シリアル回線から供給される前記最終データを取り込むステップを含む
シリアルパラレル変換回路の動作方法。
【請求項７】
請求項６に記載のシリアルパラレル変換回路の動作方法において、
前記（ｂ）ステップは、
前記フリップフロップ回路が、前記第２クロックに同期して前記シフトレジスタから前記データ部分を取り込むステップを含む
シリアルパラレル変換回路の動作方法。
【請求項８】
請求項７に記載のシリアルパラレル変換回路の動作方法において、
前記（ｂ）ステップは、フリップフロップ回路は、
第１データ保持回路が、前記第２クロックに同期して、前記シリアル回線から前記データ部分を取り込むステップと、
第２データ保持回路が、前記第２クロックに同期して、前記シフトレジスタから前記データ部分を取り込むステップと
を含む
シリアルパラレル変換回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルパラレル変換回路に関する。
【背景技術】
【０００２】
シリアルデータをパラレルデータに変換するシリアルパラレル変換に関する技術が知られている（例えば、特許文献１参照）。図１は、特許文献１に記載のシリアルパラレル変換回路１０１の構成を示すブロック図である。特許文献１に記載のシリアルパラレル変換回路１０１は、シフトレジスタ２００と、フリップフロップ回路群３００と、カウンタ２０８とを備えている。
【０００３】
シフトレジスタ２００は、７個のフリップフロップ（第１記憶回路２０１〜第７記憶回路２０７）を備えている。フリップフロップ回路群３００は、８個のフリップフロップ（第１フリップフロップ回路２１０〜第８フリップフロップ回路２１７）を備え、出力回路としてデータをラッチする。
【０００４】
シリアルデータＳＤＩは、シフトレジスタ２００の１段目の第１記憶回路２０１の入力Ｄ端子Ｄ、及び出力回路の第１フリップフロップ回路２１０の入力Ｄ端子Ｄに入力される。第１フリップフロップ回路２１０の出力（Ｑ端子の出力）は、パラレルデータの出力第１パラレルデータＰＤ＿０となる。シフトレジスタ２００の１段目の第１記憶回路２０１の出力（Ｑ端子の出力である（シフトレジスタ第２出力データＹ＿１）は、シフトレジスタ２００の２段目の第３記憶回路２０３の入力端（Ｄ端子）に入力され、また、第３フリップフロップ回路２１２の入力端（Ｄ端子）に接続される。以下、同様に構成される。
【０００５】
システムクロックＳＣＫは、第１記憶回路２０１〜第７記憶回路２０７のクロック端子に供給されている。また、システムクロックＳＣＫは、カウンタ２０８に供給されている。カウンタ２０８から出力されるラッチクロックＣ０は、第１フリップフロップ回路２１０〜第８フリップフロップ回路２１７のクロック端子に供給されている。
【０００６】
図２は、シリアルパラレル変換回路１０１の動作を示すタイミングチャートである。システムクロックＳＣＫと、システムクロックＳＣＫに同期したシリアルデータＳＤＩを第１フリップフロップ回路２１０に入力するとともに、シフトレジスタ２００に入力させてデータシフト動作を行う。シフトレジスタ２００より出力されるパラレルデータ（シフトレジスタ第１出力データＹ＿０〜シフトレジスタ第８出力データＹ＿７）に対して、第１フリップフロップ回路２１０〜第８フリップフロップ回路２１７に、カウンタ２０８で生成されるラッチクロックＣ０を与えることによりデータ確定を行う。これによって、シリアルデータＳＤＩよりパラレルデータ（第１パラレルデータＰＤ＿０〜第８パラレルデータＰＤ＿７）を抽出する。ラッチクロックＣ０は、第１フリップフロップ回路２１０〜第８フリップフロップ回路２１７のデータが確定した時刻ｔ１５のタイミングで出力され、第１パラレルデータＰＤ＿０〜第８パラレルデータＰＤ＿７が確定する。
【０００７】
このようなシリアルパラレル変換回路はシリアルインターフェースでレジスタアクセスを行う集積回路に適用される。図３は、シリアルインターフェースでレジスタアクセスを行う集積回路１００の構成を例示するブロック図である。集積回路１００は、シリアルパラレル変換回路１と、データセレクタ１０２と、データレジスタ１０３とを備えている。シリアルパラレル変換回路１には、システムクロックＳＣＫと、システムクロックＳＣＫに同期したシリアルデータＳＤＩが入力されている。集積回路１００は、シリアルに入力されるアドレスデータをパラレルアドレスデータに変換し、得られたアドレスからデータレジスタ１０３の該当データをデータセレクタ１０２にて選択して、データ出力（ＤＯＵＴ）として出力する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２５７７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のシリアルパラレル変換回路１０１では、ラッチクロックＣ０が１系統しかなく、また出力回路がクロックのエッジで動作するフリップフロップだけで構成されている。そのため、シリアルデータＳＤＩの第１データ（最終データ）Ａ０が確定する時刻ｔ１５のタイミングまで、ラッチ回路にデータをラッチできない構成となっている。データ出力（ＤＯＵＴ）を高速に確定させるためには、シリアルデータからパラレルデータに変換する時間を短縮する必要があり、ＬＳＩの微細化に伴うレジスタアクセスの高速化の要求に対応し、より短時間でシリアルデータからパラレルデータに変換するシリアルパラレル変換回路が求められている。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
上記の課題を解決するために、シリアル回線を介して連続して供給されるシリアルデータ（ＳＤＩ）を、システムクロック（ＳＣＫ）に同期して保持するシフトレジスタ（２）と、前記シリアルデータ（ＳＤＩ）に基づいて生成されたパラレルデータ（ＰＤ０〜ＰＤ７）を、パラレル回線に供給する出力回路（３）と、前記システムクロック（ＳＣＫ）に基づいて第１クロック（Ｃ１）と第２クロック（Ｃ２）とを生成するクロック生成回路（４）とを具備するシリアルパラレル変換回路を構成する。
【００１２】
ここにおいて、前記クロック生成回路（４）は、前記シリアルデータ（ＳＤＩ）の最終データが前記シリアル回線から前記シフトレジスタ（２）に供給されるタイミングに応答して前記第１クロック（Ｃ１）を出力し、前記シリアルデータ（ＳＤＩ）の前記最終データを除くデータ部分が確定したタイミングで前記第２クロック（Ｃ２）を出力することが好ましい。そして、前記出力回路（３）は、前記シリアルデータ（ＳＤＩ）の最終データを、前記第１クロック（Ｃ１）に同期して前記パラレルデータ（ＰＤ０）としてデータ確定し、前記シリアルデータ（ＳＤＩ）の前記最終データを除くデータ部分を、前記第２クロック（Ｃ２）に同期して前記パラレルデータ（ＰＤ１〜ＰＤ７）としてデータ確定する。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、シリアルデータをパラレルデータに変換する時間を短縮することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１は、従来のシリアルパラレル変換回路１０１の構成を示すブロック図である。
【図２】図２は、従来のシリアルパラレル変換回路１０１の動作を示すタイミングチャートである。
【図３】図３は、シリアルインターフェースでレジスタアクセスを行う集積回路１００の構成を例示するブロック図である。
【図４】図４は、本実施形態のシリアルパラレル変換回路１の構成を例示するブロック図である。
【図５】図５は、本実施形態のシリアルパラレル変換回路１の動作を例示するタイミングチャートである。
【図６】図６は、本実施形態のシリアルパラレル変換回路１の動作を例示するタイミングチャートである。
【図７】図７は、第２実施形態のシリアルパラレル変換回路１の構成を例示するブロック図である。
【図８】図８は、第２実施形態のシリアルパラレル変換回路１の動作を例示するタイミングチャートである。
【発明を実施するための形態】
【００１５】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
図４は、本実施形態のシリアルパラレル変換回路１の構成を例示するブロック図である。シリアルパラレル変換回路１は、シフトレジスタ２と、出力回路３と、クロック生成回路４とを備えている。シフトレジスタ２は、７個のフリップフロップ（第１記憶回路２−１〜第７記憶回路２−７）を備えている。出力回路３は、出力回路としてデータをラッチする。出力回路３は、１個のレベルラッチ回路５と、フリップフロップ回路群６とを備えている。そのフリップフロップ回路群６には、７個のフリップフロップ（第１フリップフロップ回路６−１〜第７フリップフロップ回路６−７）が配置されている。
【００１７】
レベルラッチ回路５は、クロック供給端子にＨｉｇｈレベルが入力されたときに、入力されたデータを出力にスルーする。レベルラッチ回路５は、そのクロック供給端子にＬｏｗレベルが入力されたとき、入力されたデータを保持する。シリアルデータＳＤＩを供給するシリアル回線は、シフトレジスタ２の１段目の第１記憶回路２−１の入力端（Ｄ端子）に接続されている。また、そのシリアル回線は、出力回路３のレベルラッチ回路５の入力端（Ｄ端子）に接続されている。
【００１８】
レベルラッチ回路５の出力端（Ｑ端子）は、パラレルデータの出力（第１パラレルデータＰＤ０）となる。シフトレジスタ２の１段目の第１記憶回路２−１の出力端（Ｑ端子）のシフトレジスタ第２出力データＹ１は、シフトレジスタ２の２段目の第２記憶回路２−２の入力端（Ｄ端子）に入力されるとともに、第１フリップフロップ回路６−１の入力端（Ｄ端子）に供給される。シフトレジスタ２の２段目の第２記憶回路２−２の出力端（Ｑ端子）のシフトレジスタ第３出力データＹ２は、シフトレジスタ２の３段目の第３記憶回路２−３の入力端（Ｄ端子）に入力されるとともに、第２フリップフロップ回路６−２の入力端（Ｄ端子）に供給される。シフトレジスタ２の３段目の第３記憶回路２−３の出力端（Ｑ端子）のシフトレジスタ第４出力データＹ３は、シフトレジスタ２の４段目の第４記憶回路２−４の入力端（Ｄ端子）に入力されるとともに、第３フリップフロップ回路６−３の入力端（Ｄ端子）に供給される。シフトレジスタ２の４段目の第４記憶回路２−４の出力端（Ｑ端子）のシフトレジスタ第５出力データＹ４は、シフトレジスタ２の５段目の第５記憶回路２−５の入力端（Ｄ端子）に入力されるとともに、第４フリップフロップ回路６−４の入力端（Ｄ端子）に供給される。シフトレジスタ２の５段目の第５記憶回路２−５の出力端（Ｑ端子）のシフトレジスタ第６出力データＹ５は、シフトレジスタ２の６段目の第６記憶回路２−６の入力端（Ｄ端子）に入力されるとともに、第５フリップフロップ回路６−５の入力端（Ｄ端子）に供給される。シフトレジスタ２の６段目の第６記憶回路２−６の出力端（Ｑ端子）のシフトレジスタ第７出力データＹ６は、シフトレジスタ２の７段目の第７記憶回路２−７の入力端（Ｄ端子）に入力されるとともに、第６フリップフロップ回路６−６の入力端（Ｄ端子）に供給される。シフトレジスタ２の７段目の第７記憶回路２−７の出力端（Ｑ端子）のシフトレジスタ第８出力データＹ７は、第７フリップフロップ回路６−７の入力端（Ｄ端子）に供給される。
【００１９】
また、システムクロックＳＣＫを供給するクロック供給線は、シフトレジスタ２の第１記憶回路２−１〜第７記憶回路２−７のクロック端子、及び、クロック生成回路４のラッチクロック生成回路４−１、カウンタ４−２に接続されている。ラッチクロック生成回路４−１は、第１ラッチクロックＣ１を出力する。その第１ラッチクロックＣ１を供給する第２ラッチクロック線は、レベルラッチ回路５のクロック端子に接続されている。カウンタ４−２は、第２ラッチクロックＣ２を出力する。その第２ラッチクロックＣ２を供給する第２ラッチクロック線は、第１フリップフロップ回路６−１〜第７フリップフロップ回路６−７のクロック端子にそれぞれ接続されている。
【００２０】
図５は、本実施形態のシリアルパラレル変換回路１の動作を例示するタイミングチャートである。シリアルパラレル変換回路１には、システムクロックＳＣＫが供給されている。そのシリアルパラレル変換回路１は、システムクロックＳＣＫに同期したシリアルデータＳＤＩをレベルラッチ回路５に入力するとともに、シフトレジスタ２にも入力させてデータシフト動作を行う。
【００２１】
シリアルパラレル変換回路１は、カウンタ４−２で生成される第２ラッチクロックＣ２をフリップフロップ回路群６に与えることにより、シフトレジスタ２より出力されるパラレルデータ（シフトレジスタ第２出力データＹ１〜シフトレジスタ第８出力データＹ７）のデータ確定を行う。また、シリアルパラレル変換回路１は、ラッチクロック生成回路４−１で生成される第１ラッチクロックＣ１をレベルラッチ回路５与えることにより、シフトレジスタ第１出力データＹ０のデータ確定を行う。これによって、シリアルパラレル変換回路１は、シリアルデータＳＤＩよりパラレルデータ（第１パラレルデータＰＤ０〜第８パラレルデータＰＤ７）を抽出する。
【００２２】
図５を参照すると、第２ラッチクロックＣ２は、第１記憶回路２−１〜第７記憶回路２−７のデータが確定したタイミング（時刻ｔ１４）で出力される。フリップフロップ回路群６は、第２ラッチクロックＣ２に同期して第１フリップフロップ回路６−１〜第７フリップフロップ回路６−７に第２データＡ１〜第８データＡ７のデータをラッチし、パラレルデータ第２パラレルデータＰＤ１〜第８パラレルデータＰＤ７を出力する
また第１ラッチクロックＣ１は、第１データ（最終データ）Ａ０が入力されるタイミング（時刻ｔ１４）で信号を、ＬｏｗレベルからＨｉｇｈレベルに変化させ、第１データ（最終データ）Ａ０のデータが確定している時刻ｔ１５のタイミングで、ＨｉｇｈレベルからＬｏｗレベルに変化させるように信号を生成する。レベルラッチ回路５は、クロックにＨｉｇｈレベルが入力されたときに入力データを出力にスルーし、Ｌｏｗレベルでデータを保持する回路である。そのため、時刻ｔ１４から時刻ｔ１５の間で第１データ（最終データ）Ａ０が入力されると、その瞬間にデータが出力される。その後、時刻ｔ１５のタイミングで第２ラッチクロックＣ２をＨｉｇｈレベルからＬｏｗレベルに変化させることで、第１データ（最終データ）Ａ０をレベルラッチ回路５にラッチする。
【００２３】
図６は、本実施形態のシリアルパラレル変換回路１において、シリアルデータＳＤＩから第１パラレルデータＰＤ０がラッチされる動作を例示するタイミングチャートである。シリアルパラレル変換回路１において、第８パラレルデータＰＤ７〜第２パラレルデータＰＤ１のラッチクロックである第２ラッチクロックＣ２は、カウンタ４−２で生成されている。そのカウンタ４−２とは別に、第１パラレルデータＰＤ０をラッチするクロック（第１ラッチクロックＣ１）を、ラッチクロック生成回路４−１で生成している。そして、シリアルパラレル変換回路１における第１データ（最終データ）Ａ０のラッチに、第１ラッチクロックＣ１が供給されるレベルラッチ回路５を使用している。
【００２４】
これにより、第１パラレルデータＰＤ０は、時刻ｔ１５のタイミングに対して、少なくともシリアルインターフェースのＡＣタイミングに規定されるセットアップ時間ｔｓだけ早い時間にデータが確定する。その結果、従来回路よりも少なくともセットアップ時間ｔｓだけ早い時間にパラレルデータ第１パラレルデータＰＤ０〜第８パラレルデータＰＤ７を確定させることが可能となる。
【００２５】
［第２実施形態］
以下に、図面を参照して本発明を実施するための第２の形態について説明を行う。図７は、第２実施形態のシリアルパラレル変換回路１の構成を例示するブロック図である。第２実施形態のシリアルパラレル変換回路１は、シフトレジスタ７と、出力回路３と、クロック生成回路４と、レベルラッチ回路５を備えている。出力回路３の構成は、第１実施形態と同様である。第２実施形態のクロック生成回路４は、ラッチクロック生成回路４−１とカウンタ８−１とを備えている。また、第２実施形態のシフトレジスタ７は、６個のフリップフロップ（第１記憶回路７−１〜第６記憶回路７−６）を備えている。第２実施形態の第１フリップフロップ回路６−１のデータ入力には、直接シリアルデータＳＤＩが入力されている。
【００２６】
図８は、第２実施形態のシリアルパラレル変換回路１の動作を例示するタイミングチャートである。第２実施形態のシリアルパラレル変換回路１には、システムクロックＳＣＫが入力される。またそのシリアルパラレル変換回路１において、そのシステムクロックＳＣＫに同期したシリアルデータＳＤＩが、レベルラッチ回路５および第１フリップフロップ回路６−１に供給されている。さらに、そのシリアルデータＳＤＩは、シフトレジスタ７に入力され、シフトレジスタ７によってデータシフト動作が実行される。
【００２７】
シリアルデータＳＤＩとして第１フリップフロップ回路６−１に直接入力されるシフトレジスタ第２出力データＹ１は、カウンタ８−１で生成される第３ラッチクロックＣ３を与えることによりデータ確定が行われる。また、第１記憶回路７−１〜第６記憶回路７−６より出力されるパラレルデータ（シフトレジスタ第３出力データＹ２〜シフトレジスタ第８出力データＹ７）は、カウンタ８−１で生成される第３ラッチクロックＣ３を与えることによりデータ確定が行われる。
【００２８】
そして、シフトレジスタ第１出力データＹ０は、ラッチクロック生成回路４−１で生成される第１ラッチクロックＣ１を与えることにより、データ確定が行われる。これによって、シリアルデータＳＤＩよりパラレルデータ（第１パラレルデータＰＤ０〜第８パラレルデータＰＤ７）を抽出する。
【００２９】
第３ラッチクロックＣ３は、第１記憶回路７−１〜第６記憶回路７−６のデータが確定し、シリアルデータＳＤＩの第２データＡ１入力が確定するタイミング（時刻ｔ１３）で出力される。このタイミングで、第１フリップフロップ回路６−１〜第７フリップフロップ回路６−７に第２データＡ１〜第８データＡ７のデータをラッチし、パラレルデータ（第２パラレルデータＰＤ１〜第８パラレルデータＰＤ７）を出力する
また第２実施形態のシリアルパラレル変換回路１では、第１ラッチクロックＣ１として、第１実施形態のシリアルパラレル変換回路１と同様のタイミングでＨｉｇｈレベルのパルスを出力する。これによって、従来回路よりも少なくともセットアップ時間ｔｓだけ早い時間にパラレルデータ（第１パラレルデータＰＤ０〜第８パラレルデータＰＤ７）を確定させる。第２実施形態のシリアルパラレル変換回路１は、第１パラレルデータＰＤ０の確定タイミングが第１実施形態と同様であるが、フリップフロップが１つ減る分、面積とパワーを削減することが可能となる。
【００３０】
以上、本願発明の実施の形態を具体的に説明した。以上説明したように、本発明によれば、従来技術で全データが確定するタイミングに対して、セットアップ時間としてシリアルインターフェースのＡＣタイミングに規定されるセットアップ時間ｔｓだけ早い時間に第１パラレルデータＰＤ０が確定する。その結果、従来技術よりも少なくともセットアップ時間ｔｓだけ早い時間にパラレルデータ（第１パラレルデータＰＤ０〜第８パラレルデータＰＤ７）を確定させることが可能となり、結果、シリアルインターフェースにおけるレジスタアクセスを高速化させることが可能となる。なお、本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００３１】
１…シリアルパラレル変換回路
２…シフトレジスタ
２−１…第１記憶回路
２−２…第２記憶回路
２−３…第３記憶回路
２−４…第４記憶回路
２−５…第５記憶回路
２−６…第６記憶回路
２−７…第７記憶回路
３…出力回路
４…クロック生成回路
４−１…ラッチクロック生成回路
４−２…カウンタ
５…レベルラッチ回路
６…フリップフロップ回路群
６−１…第１フリップフロップ回路
６−２…第２フリップフロップ回路
６−３…第３フリップフロップ回路
６−４…第４フリップフロップ回路
６−５…第５フリップフロップ回路
６−６…第６フリップフロップ回路
６−７…第７フリップフロップ回路
７…シフトレジスタ
７−１…第１記憶回路
７−２…第２記憶回路
７−３…第３記憶回路
７−４…第４記憶回路
７−５…第５記憶回路
７−６…第６記憶回路
８…クロック生成回路
８−１…カウンタ
１００…集積回路
１０１…シリアルパラレル変換回路
１０２…データセレクタ
１０３…データレジスタ
２００…シフトレジスタ
２０１…第１記憶回路
２０２…第２記憶回路
２０３…第３記憶回路
２０４…第４記憶回路
２０５…第５記憶回路
２０６…第６記憶回路
２０７…第７記憶回路
２０８…カウンタ
２１０…第１フリップフロップ回路
２１１…第２フリップフロップ回路
２１２…第３フリップフロップ回路
２１３…第４フリップフロップ回路
２１４…第５フリップフロップ回路
２１５…第６フリップフロップ回路
２１６…第７フリップフロップ回路
２１７…第８フリップフロップ回路
３００…フリップフロップ回路群
Ｑ…Ｑ端子
Ｄ…Ｄ端子
Ａ０…第１データ（最終データ）
Ａ１…第２データ
Ａ２…第３データ
Ａ３…第４データ
Ａ４…第５データ
Ａ５…第６データ
Ａ６…第７データ
Ａ７…第８データ
Ｃ０…ラッチクロック
Ｃ１…第１ラッチクロック
Ｃ２…第２ラッチクロック
Ｃ３…第３ラッチクロック
ＳＣＫ…システムクロック
ＳＤＩ…シリアルデータ
Ｙ０…シフトレジスタ第１出力データ
Ｙ１…シフトレジスタ第２出力データ
Ｙ２…シフトレジスタ第３出力データ
Ｙ３…シフトレジスタ第４出力データ
Ｙ４…シフトレジスタ第５出力データ
Ｙ５…シフトレジスタ第６出力データ
Ｙ６…シフトレジスタ第７出力データ
Ｙ７…シフトレジスタ第８出力データ
ＰＤ０…第１パラレルデータ
ＰＤ１…第２パラレルデータ
ＰＤ２…第３パラレルデータ
ＰＤ３…第４パラレルデータ
ＰＤ４…第５パラレルデータ
ＰＤ５…第６パラレルデータ
ＰＤ６…第７パラレルデータ
ＰＤ７…第８パラレルデータ
ｔｓ…セットアップ時間
Ｙ＿０…シフトレジスタ第１出力データ
Ｙ＿１…シフトレジスタ第２出力データ
Ｙ＿２…シフトレジスタ第３出力データ
Ｙ＿３…シフトレジスタ第４出力データ
Ｙ＿４…シフトレジスタ第５出力データ
Ｙ＿５…シフトレジスタ第６出力データ
Ｙ＿６…シフトレジスタ第７出力データ
Ｙ＿７…シフトレジスタ第８出力データ
ＰＤ＿０…第１パラレルデータ
ＰＤ＿１…第２パラレルデータ
ＰＤ＿２…第３パラレルデータ
ＰＤ＿３…第４パラレルデータ
ＰＤ＿４…第５パラレルデータ
ＰＤ＿５…第６パラレルデータ
ＰＤ＿６…第７パラレルデータ
ＰＤ＿７…第８パラレルデータ
【図１】
2010177807.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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