(57)【要約】      （修正有）【課題】所望のシリサイド膜を形成することが可能な半導体装置の製造方法を提供する。【解決手段】第１の加熱温度の第１の加熱処理により、ソース・ドレイン拡散層３のシリコンとソース・ドレイン拡散層上の第１の金属とを反応させて、ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、素子分離絶縁膜の上の第１の金属膜の表面上に第１の金属よりも融点が高い高融点金属である第２の金属を堆積して、少なくとも第１の金属膜の表面を被覆するように第２の金属膜を形成し、第２の加熱温度の第２の加熱処理により、少なくとも第１の金属膜の表面を第２の金属膜と反応させて、合金膜１０６ａを形成し、第１の加熱温度および第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、シリサイド膜のシリコンの濃度を増加させ、合金膜、第１の金属膜の未反応部分、および、第２の金属膜の未反応部分を選択的に除去する。【選択図】図４Ｆ
2010177358.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板に形成されたシリコンを主成分とするソース・ドレイン拡散層上、および前記半導体基板に形成され前記ソース・ドレイン拡散層に隣接する素子分離絶縁膜の上に、第１の金属を堆積して第１の金属膜を形成する工程と、
第１の加熱温度の第１の加熱処理により、前記ソース・ドレイン拡散層のシリコンと前記ソース・ドレイン拡散層上の前記第１の金属とを反応させて、前記ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成する工程と、
前記素子分離絶縁膜の上の前記第１の金属膜の表面上に前記第１の金属よりも融点が高い高融点金属である第２の金属を堆積して、少なくとも前記第１の金属膜の表面を被覆するように第２の金属膜を形成する工程と、
第２の加熱温度の第２の加熱処理により、少なくとも前記第１の金属膜の表面を前記第２の金属膜と反応させて、合金膜を形成する工程と、
前記第１の加熱温度および前記第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、前記シリサイド膜のシリコンの濃度を増加させる工程と、
前記合金膜、前記第１の金属膜の未反応部分、および、前記第２の金属膜の未反応部分を選択的に除去する工程と、を備える
ことを特徴とする半導体装置の製造方法。
【請求項２】
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介して形成されたシリコンを主成分とするゲート電極上、および前記ゲート電極の側面に形成された絶縁膜の表面上に、第１の金属を堆積して第１の金属膜を形成する工程と、
第１の加熱温度の第１の加熱処理により、前記ゲート電極のシリコンと前記ゲート電極上の前記第１の金属とを反応させて、前記ゲート電極の上部をシリサイド化してシリサイド膜を形成する工程と、
前記ゲート電極の側面に形成された前記絶縁膜の上の前記第１の金属膜の表面上に前記第１の金属よりも融点が高い高融点金属である第２の金属を堆積して、少なくとも前記第１の金属膜の表面を被覆するように第２の金属膜を形成する工程と、
第２の加熱温度の第２の加熱処理により、少なくとも前記第１の金属膜の表面を前記第２の金属膜と反応させて、合金膜を形成する工程と、
前記第１の加熱温度および前記第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、前記シリサイド膜のシリコンの濃度を増加させる工程と、
前記合金膜、前記第１の金属膜の未反応部分、および、前記第２の金属膜の未反応部分を選択的に除去する工程と、を備える
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記第２の金属は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、および、タンタル（Ｔａ）の何れか１つであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の金属膜は、白金（Ｐｔ）、またはパラジウム（Ｐｄ）を含有することを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記第１の加熱処理は、酸素濃度１％以下の雰囲気で行われる
ことを特徴とする請求項１ないし４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ＴｒａｎＳｉｓｔｏｒ）のシリサイド化電極を形成するための半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んでいる。これに伴って、トランジスタのゲート寸法や素子分離絶縁膜幅、配線幅といった半導体基板面に水平な方向の寸法を縮小することが要求されている。さらには、ゲート電極の高さやソース・ドレイン拡散層の接合深さのような半導体基板面に垂直な方向の寸法も、縮小することが要求されている。
【０００３】
その一方で、例えば、ゲート電極上や、ソース・ドレイン拡散層上に低抵抗なシリサイド膜を形成して、これらの領域における寄生抵抗を低減することが求められている。
【０００４】
このため、ゲート電極上やソース・ドレイン拡散層表面に低抵抗なシリサイド膜を形成する、いわゆるサリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）プロセスが適用されている（例えば、特許文献１、２参照。）。
【特許文献１】特開２００５−１９７０５号公報
【特許文献２】特開平１１−２５１５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、所望のシリサイド膜を形成することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る実施例に従った半導体装置の製造方法は、
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板に形成されたシリコンを主成分とするソース・ドレイン拡散層上、および前記半導体基板に形成され前記ソース・ドレイン拡散層に隣接する素子分離絶縁膜の上に、第１の金属を堆積して第１の金属膜を形成する工程と、
第１の加熱温度の第１の加熱処理により、前記ソース・ドレイン拡散層のシリコンと前記ソース・ドレイン拡散層上の前記第１の金属とを反応させて、前記ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成する工程と、
前記素子分離絶縁膜の上の前記第１の金属膜の表面上に前記第１の金属よりも融点が高い高融点金属である第２の金属を堆積して、少なくとも前記第１の金属膜の表面を被覆するように第２の金属膜を形成する工程と、
第２の加熱温度の第２の加熱処理により、少なくとも前記第１の金属膜の表面を前記第２の金属膜と反応させて、合金膜を形成する工程と、
前記第１の加熱温度および前記第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、前記シリサイド膜のシリコンの濃度を増加させる工程と、
前記合金膜、前記第１の金属膜の未反応部分、および、前記第２の金属膜の未反応部分を選択的に除去する工程と、を備えることを特徴とする。
【０００７】
本発明の他の態様に係る実施例に従った半導体装置の製造方法は、
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介して形成されたシリコンを主成分とするゲート電極上、および前記ゲート電極の側面に形成された絶縁膜の表面上に、第１の金属を堆積して第１の金属膜を形成する工程と、
第１の加熱温度の第１の加熱処理により、前記ゲート電極のシリコンと前記ゲート電極上の前記第１の金属とを反応させて、前記ゲート電極の上部をシリサイド化してシリサイド膜を形成する工程と、
前記ゲート電極の側面に形成された前記絶縁膜の上の前記第１の金属膜の表面上に前記第１の金属よりも融点が高い高融点金属である第２の金属を堆積して、少なくとも前記第１の金属膜の表面を被覆するように第２の金属膜を形成する工程と、
第２の加熱温度の第２の加熱処理により、少なくとも前記第１の金属膜の表面を前記第２の金属膜と反応させて、合金膜を形成する工程と、
前記第１の加熱温度および前記第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、前記シリサイド膜のシリコンの濃度を増加させる工程と、
前記合金膜、前記第１の金属膜の未反応部分、および、前記第２の金属膜の未反応部分を選択的に除去する工程と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置の製造方法によれば、所望のシリサイド膜を形成することができる。
【発明を実施するための最良の形態】
【０００９】
まず、本発明者が行った実験により新たに知得したＭＩＳＦＥＴのソース・ドレインのサリサイド技術に関する問題点について述べる。
【００１０】
（比較例）
図１Ａないし１Ｃは、比較例であるＭＩＳＦＥＴのサリサイドプロセスの各工程の断面を示す図である。また、図２は、図１Ｂに示す工程の素子分離領域と素子領域との境界近傍に注目した図である。なお、サリサイドプロセスとは、表面にシリコン（Ｓｉ）が露出した部分にのみに選択的にシリサイドを形成する製造方法である。
【００１１】
先ず、シリコンを主成分とするシリコン基板１０上部にＳｉＯ２やＳｉＮなどの絶縁体で構成された素子分離絶縁膜１を形成することにより、素子領域と素子分離領域を形成する。このシリコン基板１０の素子領域上にＭＩＳＦＥＴのゲート絶縁膜８、ポリシリコンからなるゲート電極４を積層し、例えば、リソグラフィ技術により、ゲート絶縁膜８、ゲート電極４をパターニングする。
【００１２】
そして、不純物を素子領域に注入することにより、ゲート電極４を挟むようにシリコン基板１０の表面に、シリコンを主成分とするソース・ドレイン拡散層３を形成する。そして、このゲート電極４の両側に、ＳｉＯ２やＳｉＮなどの絶縁体で構成されたゲート側壁２を形成する。
【００１３】
そして、図１Ａに示すように、素子分離絶縁膜１やゲート側壁２のＳｉＯ２やＳｉＮなどの表面上と、ソース・ドレイン拡散層３やゲート電極４のＳｉが表面に露出した表面上とに、シリサイドを行うための金属膜５を成膜する。
【００１４】
次に、図１Ｂに示すように、例えば、窒素雰囲気中で加熱処理を行うことにより、ソース・ドレイン拡散層３の上部およびゲート電極４の上部を選択的にシリサイド化して、シリサイド膜６を形成する。一方、ＳｉＯ２やＳｉＮ等で構成された素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属膜５は、未反応のまま残る。
【００１５】
次に、図１Ｃに示すように、未反応の金属膜５を溶解しシリサイド膜６を溶解しない薬液により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の未反応の金属を除去する。これにより、Ｓｉが露出した部分のみにシリサイド膜６が形成される。
【００１６】
なお、この薬液としては、シリサイド膜６が白金（Ｐｔ）、パラジウム（Ｐｄ）などの貴金属を含む場合、例えば、王水が選択される。
【００１７】
ここで、具体的な金属として、例えば、Ｐｔを含有するＮｉを用いたＮｉシリサイドを形成する場合についての問題点を述べる。
【００１８】
図３は、シリコン基板上に形成されたＰｔを含有するＮｉシリサイド膜の比抵抗と加熱処理の温度との関係を示す図である。なお、図３において、加熱処理の時間は、一例として３０秒としている。
【００１９】
図３に示すように、加熱処理の温度が４００℃以上で、加熱時間が３０秒の場合、Ｎｉシリサイドの組成が、ＮｉＸＳｉ（Ｘ＞１）からＮｉＳｉに変化することが分かる。
【００２０】
既述のように、図１Ｃに示す工程では、金属膜５が貴金属であるＰｔを含有しているため、金属膜５を除去（エッチング）する薬液として王水を用いる。このエッチング時に、ソース・ドレイン拡散層３およびゲート電極４上に形成したシリサイド膜６が酸化されないようにする必要がある。
【００２１】
そのためには、図１Ｂに示す工程における該加熱処理を比較的高温、具体的には４００℃以上の処理とし、ＮｉＸＳｉのＸを極力１に近くする（図３）。すなわち、Ｎｉシリサイドを、酸化に対する耐性が高いＮｉＳｉに近づける必要がある。
【００２２】
例えば、加熱処理を４００℃より低温にしてしまうと、図３に示すように、Ｘ＞１の組成となるＮｉリッチシリサイドが形成され、王水で酸化される。この場合、シリサイド膜６の所望の抵抗値を得ることができない。
【００２３】
一方、既述のような高温（例えば、４００℃以上）の加熱処理では、図２に示すように、素子分離領域と素子領域の境界部７において、該加熱処理中に、素子分離絶縁膜１上の金属膜（Ｎｉ）５が、マイグレーションを起こす。その結果、ソース・ドレイン拡散層３の境界部７においては、素子分離絶縁膜１上のＮｉがマイグレーションして、ソース・ドレイン拡散層３へ流入する。これにより、境界部７において厚いシリサイド膜６が形成される。
【００２４】
よって、ソース・ドレイン拡散層３の境界部７における接合リーク特性が劣化してしまう問題がある。
【００２５】
なお、ゲート側壁２上の金属膜（Ｎｉ）５も、同様に、該加熱処理中に、マイグレーションを起こす。その結果、ゲート電極４の両側においては、ゲート側壁２上のＮｉがマイグレーションして、ゲート電極４へ流入する。これにより、ゲート電極４の両側において厚いシリサイド膜６が形成される。これにより、ＭＩＳＦＥＴの特性（しきい値電圧等）が変化してしまう問題がある。
【００２６】
そこで、本発明は、上記問題を解決可能な、ＭＩＳＦＥＴのソース・ドレイン・ゲート部のメタライゼーションを行うサリサイド技術に関する半導体装置の製造方法を提供する。
【００２７】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００２８】
本実施例では、ＭＩＳＦＥＴのソース・ドレイン・ゲート部のメタライゼーションを行うサリサイド技術に関する半導体装置の製造方法の一例について説明する。以下にその工程の概略の一例を示す。
１）通常のサリサイド技術と同様に、ＳｉまたはＳｉＧｅまたはＳｉCなどからなるソース・ドレイン拡散層を形成し、ウェハ全面にＰｔを含有するＮｉを成膜する。
２）第１の加熱処理を行いソース・ドレイン拡散層のＳｉやＳｉＧｅをシリサイド化して、Ｎｉシリサイド膜を形成する。
３）高融点金属であるＴｉを全面に成膜する。
４）従来技術よりも低温の第２の加熱処理を行い、素子分離絶縁膜上のＮｉとＴｉを合金化させる。
５）該第１、第２の加熱処理より高温の第３の加熱処理を行うことにより、Ｎｉシリサイド膜の組成をＳｉリッチにする。
６）王水により、Ｎｉ酸化膜とＰｔを除去する。
【００２９】
本発明の一の態様に係る半導体装置の製造方法においては、高温の第３の加熱処理を行う前に、素子分離絶縁膜上のＮｉを合金化させることにより、ソース・ドレイン拡散層へのＮｉ流入を防ぐ。
【００３０】
これにより、所望のシリサイド膜を形成し、ＭＩＳＦＥＴの接合リークを低減する。
【００３１】
以下、実施例１に係る、ＭＩＳＦＥＴを形成するための半導体装置の製造方法について、ＭＩＳＦＥＴのサリサイドプロセスに注目して詳細に説明する。
【００３２】
図４Ａないし４Ｆは、実施例１に係る半導体装置の製造方法の各工程の断面を示す図である。
【００３３】
先ず、既述の比較例と同様に、シリコンを主成分とするシリコン基板（半導体基板）１０上部にＳｉＯ２やＳｉＮなどの絶縁体で構成された素子分離絶縁膜１を形成することにより、素子領域と素子分離領域を形成する。このシリコン基板１０の素子領域上にＭＩＳＦＥＴのゲート絶縁膜８、ポリシリコンからなるゲート電極４を積層し、例えば、リソグラフィ技術により、ゲート絶縁膜８、ゲート電極４をパターニングする。
【００３４】
そして、不純物を該素子領域に注入することにより、ゲート電極４を挟むようにシリコン基板１０の表面に、シリコンを主成分とするソース・ドレイン拡散層３を形成する。そして、このゲート電極４の両側に、ＳｉＯ２やＳｉＮなどの絶縁体で構成されたゲート側壁２を形成する。なお、ソース・ドレイン拡散層３およびゲート電極４には、ゲルマニウム（Ｇｅ）や炭素（Ｃ）等を含有していてもよい。
【００３５】
そして、図４Ａに示すように、素子分離絶縁膜１やゲート側壁２のＳｉＯ２やＳｉＮなどの表面上と、ソース・ドレイン拡散層３やゲート電極４のＳｉが表面に露出した表面上とに、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、第１の金属を堆積する。これにより、シリサイドを行うための第１の金属膜５を成膜する。
【００３６】
ここでは、シリサイド化のための該第１の金属には、例えば、ニッケル（Ｎｉ）が選択される。なお、この第１の金属は、コバルト（Ｃｏ）等であってもよい。
【００３７】
また、第１の金属膜５には、白金（Ｐｔ）、またはパラジウム（Ｐｄ）等の貴金属が含有されていてもよい。これにより、後に形成されるシリサイド膜の組成を、加熱処理により、所望の組成（例えば、ＮｉＳｉ）に制御し易くできる。
【００３８】
ここでは、第１の金属膜５にはＰｔが含有されているものとする。この場合、該ＣＶＤで堆積される金属（Ｎｉ）にＰｔが含まれる。
【００３９】
次に、第１の加熱温度ｈｔ１（例えば、３００℃）の第１の加熱処理ｈ１により、ソース・ドレイン拡散層３のシリコンとソース・ドレイン拡散層３上の該第１の金属（Ｎｉ）とを反応させる。これにより、ソース・ドレイン拡散層３の上部をシリサイド化してシリサイド膜１０６を形成する。
【００４０】
また、該第１の加熱処理ｈ１により、ゲート電極４のシリコンとゲート電極４上の該第１の金属（Ｎｉ）とを反応させる。これにより、ゲート電極４の上部をシリサイド化してシリサイド膜１０６を形成する（図４Ｂ）。
【００４１】
なお、第１の加熱処理ｈ１は、例えば、窒素雰囲気（不活性雰囲気）で行われる。これにより、ソース・ドレイン拡散層２上およびゲート電極４上に選択的にＰｔを含有するシリサイド膜（Ｎｉシリサイド）１０６が形成される。一方、素子分離絶縁膜１上およびゲート側壁２の表面上の第１の金属膜（Ｎｉ）５は反応しないまま残る。
【００４２】
ここで、該比較例では後の王水でＮｉシリサイドが酸化されないように４００℃程度以上の加熱処理を行う必要があった。
【００４３】
しかし、本実施例１では、該第１の加熱処理ｈ１の第１の加熱温度ｈｔ１を、第１の金属膜（Ｎｉ）５でマイグレーションしない程度の温度、例えば、４００℃以下、望ましくは３００℃程度とする。すなわち、この第１の加熱温度ｈｔ１は、該比較例の加熱処理の温度よりも低い。
【００４４】
これにより、素子分離絶縁膜１上およびゲート側壁２の表面上のＮｉが、マイグレーションすることにより、ソース・ドレイン拡散層３、ゲート電極４へ流入するのを抑制できる。すなわち、例えば、該比較例の図２に示すように、シリサイド膜の膜厚が必要以上に増加するのを抑制することができる。
【００４５】
一方で、該第１の加熱処理ｈ１は低温熱処理（例えば３００℃）であるため、既述の図３に示すように、シリサイド膜の組成ＮｉＸＳｉは、Ｘ＞１となるＮｉリッチな組成になる。
【００４６】
次に、図４Ｃに示すように、半導体基板１０の全面に高融点金属である第２の金属（ここでは、Ｔｉ）を数ｎｍ〜数十ｎｍ成膜する。すなわち、素子分離絶縁膜１上およびゲート側壁２上の第１の金属膜５の表面上に第１の金属（ここではＮｉ）よりも融点が高い高融点金属である第２の金属（Ｔｉ）を堆積する。これにより、少なくとも第１の金属膜５の表面を被覆するように第２の金属膜１１を形成する。
【００４７】
ここでは、上述のように、高融点金属である第２の金属に、チタン（Ｔｉ）を選択している。しかし、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、および、タンタル（Ｔａ）の何れか１つを選択してもよい。
【００４８】
次に、図４Ｄに示すように、第２の加熱温度（例えば、３００℃程度）の第２の加熱処理ｈ２により、素子分離絶縁膜１上およびゲート側壁２の表面上の少なくとも第１の金属膜５の表面を第２の金属膜１１と反応させて、合金（ＴｉＮｉ）膜１０５を形成する。
【００４９】
なお、この第２の加熱処理ｈ２は、例えば、窒素雰囲気等の不活性雰囲気中で行われる。これにより、第２の加熱処理ｈ２による第２の金属膜１１の酸化が抑制される。
【００５０】
ここで、例えば、酸化チタン（ＴｉＯ）よりもチタン（Ｔｉ）の方が、後述の薬液による除去が容易である。したがって、上述のように、第２の金属膜１１の薬液による剥離が容易するため、第２の加熱処理ｈ２を、不活性雰囲気中で行う。
【００５１】
また、この第２の加熱処理ｈ２により、未反応の第１の金属（Ｎｉ）膜５を全て第１の合金膜にしてもよいし、表層部分だけ合金化してもよい。どの程度の第１の合金膜５を形成するかは、境界近傍においてシリサイド膜１０６の膜厚を、どの程度薄くするかに応じて決定される。
【００５２】
この第２の加熱処理ｈ２の条件は、第１の金属膜５をマイグレーションさせないようにすることが望ましい。上述の３００℃程度は、この条件を満たす。
【００５３】
このように少なくとも第１の金属膜５の表面を合金化して合金（ＴｉＮｉ）膜１０５を形成することにより、後の加熱処理による第１の金属（Ｎｉ）のマイグレーションの発生を抑制することができる。
【００５４】
また、第２の加熱温度は、ソース・ドレイン拡散層３のシリコンと第２の金属（Ｔｉ）とが反応しない温度が望ましい。上述の３００℃程度の場合、第２の金属（Ｔｉ）は、高融点金属であるので、シリコンとほとんど反応しない。したがって、第２の加熱処理ｈ２によって、ソース・ドレイン拡散層３が第２の金属によりシリサイド化されにくい。なお、ソース・ドレイン拡散層３が第２の金属によりシリサイド化されても、抵抗特性への影響は小さく問題にならない程度である。
【００５５】
ここで、この第２の加熱処理ｈ２の後に、そのまま王水（薬液）による処理を行うと、ソース・ドレイン拡散層３のＮｉリッチなシリサイド膜１０６が酸化されてしまう。
【００５６】
そこで、図４Ｅに示すように、第１の加熱温度（例えば、３００℃）ｈｔ１および第２の加熱温度（例えば、３００℃）ｈｔ２よりも高い第３の加熱温度（例えば、４００℃）ｈｔ３の第３の加熱処理ｈ３により、シリサイド膜のシリコンの濃度を増加させる。すなわち、シリサイド膜の組成を、ＮｉＸＳｉ（Ｘ＞１）から、薬液による酸化に対する耐性が高いＮｉＳｉに、近づける。これにより、シリサイド膜１０６よりもシリコンの濃度が高いシリサイド膜１０６ａが形成される。
【００５７】
また、既述のように、本実施例１では、素子分離絶縁膜１上およびゲート側壁２の表面上の第１の金属（Ｎｉ）は、第１の合金膜１０５になっているため、マイグレーションが抑制され、ソース・ドレイン拡散層３、ゲート電極４へ流入することはない。
【００５８】
このように、ＳｉＯ２やＳｉＮ上の未反応のＮｉは第１の合金膜１０５へ変化させてから、高温の第３の加熱処理ｈ３を行っている。
【００５９】
次に、図４Ｆに示すように、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の合金膜１０５、第１の金属膜５の未反応部分（図示せず）、および第２の金属膜１１を、選択的に除去する。
【００６０】
すなわち、合金膜１０５、未反応の第１の金属膜５、および未反応の第２の金属膜１１を溶解するとともにシリサイド膜１０６ａを溶解しない薬液により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の合金膜１０５、未反応の第１の金属膜５、および未反応の第２の金属膜１１を、選択的に除去する。
【００６１】
この薬液としては、シリサイド膜１０６ａが白金（Ｐｔ）、パラジウム（Ｐｄ）などの貴金属を含む場合、例えば、王水が選択される。また、シリサイド膜１０６ａが該貴金属を含まない場合は、硝酸過水（ＨＮＯ3+ H２O２）、塩酸過水（ＨＣｌ+ H２O２）、硫酸過水（H２ＳＯ４+ H２O２）、などの薬液を用いてもよい。
【００６２】
このとき、シリサイド膜１０６は、図４Ｄに示す第３の加熱処理ｈ３により形成された、Ｓｉリッチなシリサイド、具体的にはＮｉＳｉにより近い組成を有する。このため、シリサイド膜１０６は、王水により酸化されない。
【００６３】
以上の工程により、シリサイド化のための第１の金属のマイグレーションを抑制して、所望の膜厚を有するシリサイド膜を形成することができる。これにより、接合リーク特性の劣化を抑制し、所望の特性を有するＭＩＳＦＥＴを得ることができる。
【００６４】
以上のように、本実施例に係る半導体装置の製造方法によれば、所望のシリサイド膜を形成することができ、特に、ＭＩＳＦＥＴの接合リークを低減することができる。
【実施例２】
【００６５】
実施例１では、特に、素子分離絶縁膜上の第１の金属（Ｎｉ）がソース・ドレイン拡散層へ流入することによる問題を述べた。
【００６６】
しかし、例えば、ＮＡＮＤ型フラッシュメモリのＭＩＳＦＥＴであるメモリセルトランジスタのゲート電極上に、サリサイドプロセスによるシリサイド膜を形成する際に、特に、問題が生じ得る場合がある。
【００６７】
本実施例２では、このゲート電極上に、サリサイドプロセスによるシリサイド膜を形成する際に注目して、上記問題を解決する半導体装置の製造方法について述べる。
【００６８】
図５Ａないし５Ｈは、実施例２に係る半導体装置の製造方法の各工程の断面を示す図である。
【００６９】
図５Ａに示すように、まず、半導体基板１０上に形成されたトンネル絶縁膜３０１上に、電荷を蓄積するための例えばポリシリコンで構成される浮遊ゲート電極（ＦＧ）３０２を形成する。さらに、この浮遊ゲート電極３０２上に絶縁膜３０３を介してポリシリコンで構成される制御ゲート電極（ＣＧ）３０４を形成する。
【００７０】
これらの電極をパターンニングすることにより、最小ゲート長で形成された電荷を書き込むメモリセルトランジスタＭＣと、ゲート長のより太い選択ゲートトランジスタＳＴとが形成される。なお、この選択ゲートトランジスタＳＴにおいて、絶縁膜３０３の開口部３０３ａを介して相互に接続されたポリシリコン（浮遊ゲート電極）３０２とポリシリコン（制御ゲート電極）３０４とが、選択ゲート電極ＳＧに相当する。
【００７１】
次に、図５Ｂに示すように、ＣＶＤ等により、ゲート電極間にＳｉＯ２やＳｉＮ等の絶縁膜を埋め込むことにより、ゲート電極の側面に層間絶縁膜３０７を形成する。さらに、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により、平坦化する。これにより、制御ゲート電極（ＣＧ）３０４および選択ゲート電極（ＳＧ）３０４の上部が露出した構造が形成される。
【００７２】
次に、図５Ｃに示すように、ゲート電極の上部をシリサイド化するためのＮｉＰｔ等の第１の金属で構成される第１の金属膜３０８を、制御ゲート電極ＣＧ上、選択ゲート電極ＳＧ上、および層間絶縁膜３０７上に成膜する。
【００７３】
なお、既述のように、シリサイド化のための該第１の金属は、コバルト（Ｃｏ）等であってもよい。
【００７４】
また、既述のように、金属膜３０８には、白金（Ｐｔ）に代えて、パラジウム（Ｐｄ）等の貴金属が含有されていてもよい。これにより、後に形成されるシリサイド膜の組成を、加熱処理により、所望の組成（例えば、ＮｉＳｉ）に制御し易くできる。
【００７５】
ここで、図６Ａ、図６Ｂは、比較例の半導体装置の製造方法のサリサイドプロセスを用いて、ゲート電極の上部に、第１の金属膜（ＮｉＰｔ）を形成する工程の断面を示す図である。
【００７６】
比較例の方法では、図５Ｃに示す工程の後、シリサイド化のための加熱処理は、４００℃程度を必要とする。このため、層間絶縁膜上３０７の第１の金属膜（ＮｉＰｔ）３０８がマイグレーションして、ゲート電極へ流れ込む（図６Ａ）。
【００７７】
したがって、該加熱処理により、メモリセルトランジスタＭＣのようなゲート長が短い領域では、シリサイド膜（ＮｉＳｉ）３０９が厚くなる。一方、該加熱処理により、選択ゲートトランジスタＳＴなどゲート長が長い領域ではゲートの端部のみが厚くなる形状が形成される（図６Ｂ）。
【００７８】
これにより、選択ゲートトランジスタＳＴで最適なシリサイド膜（ＮｉＳｉ）３０９の膜厚を形成しようとすると、メモリセルトランジスタＭＣにおいて過剰に厚いシリサイド膜（ＮｉＳｉ）３０９が形成されることとなる。これにより、例えば、シリサイド膜３０９のＮｉＳｉが絶縁膜３０３まで到達してメモリセルトランジスタＭＣの閾値を変化させるといった問題を引き起こす。
【００７９】
そこで、本実施例２では、実施例１と同様に、図５Ｃに示す工程の後、層間絶縁膜３０７上の第１の金属膜（ＮｉＰｔ）３０８がマイグレーションしないような第１の加熱温度（３００℃程度）の第１の加熱処理ｈ１を行う。これにより、ＮｉＸＳｉ（Ｘ＞１）の組成を有するシリサイド膜３１０を形成する（図５Ｄ）。
【００８０】
次に、図５Ｅに示すように、少なくとも層間絶縁膜３０７上の第１の金属膜３０８の表面上に第１の金属（ここではＮｉ）よりも融点が高い高融点金属である第２の金属（Ｔｉ）を堆積する。これにより、少なくとも第１の金属膜３０８の表面を被覆するように第２の金属膜３１１を形成する。
【００８１】
ここでは、既述のように、高融点金属である第２の金属は、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、および、タンタル（Ｔａ）であってもよい。
【００８２】
次に、図５Ｆに示すように、第２の加熱温度（例えば、３００℃程度）の第２の加熱処理ｈ２により、層間絶縁膜３０７上の少なくとも第１の金属膜３０８の表面を第２の金属膜３１１と反応させて、合金（ＴｉＮｉ）膜３０８ａを形成する。
【００８３】
このように少なくとも第１の金属膜３０８の表面を合金化して合金（ＴｉＮｉ）膜３０８ａを形成することにより、後の加熱処理による第１の金属（Ｎｉ）のマイグレーションの発生を抑制することができる。
【００８４】
そして、第３の加熱温度（４００℃以上）の第３の加熱処理ｈ３を行う。これにより、シリサイド膜３１０のシリコンの濃度を増加させる。すなわち、シリサイド膜の組成を、ＮｉＸＳｉ（Ｘ＞１）から、酸化に対する耐性が高いＮｉＳｉに、近づける。これにより、シリサイド膜３１０よりもシリコンの濃度が高いシリサイド膜３１０ａが形成される（図５Ｇ）。
【００８５】
以上により、層間絶縁膜３０７上のＮｉＰｔがマイグレーションによりゲート電極へ流入することを防ぐことができる。
【００８６】
そして、最後に、王水により酸化したＮｉやＰｔをシリサイド膜（ＮｉＳｉ）に対して選択的に除去する。これにより、ゲート長が異なるメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極上部に、等しい膜厚を有するシリサイド膜を形成することが可能になる（図５Ｈ）。
【００８７】
以上のように、本実施例に係る半導体装置の製造方法によれば、所望のシリサイド膜を形成することができ、特に、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの所望のしきい値電圧を得ることができる。
【図面の簡単な説明】
【００８８】
【図１Ａ】比較例であるＭＩＳＦＥＴのサリサイドプロセスの工程の断面を示す図である。
【図１Ｂ】図１Ａに続く、比較例であるＭＩＳＦＥＴのサリサイドプロセスの各工程の断面を示す図である。
【図１Ｃ】図１Ｂに続く、比較例であるＭＩＳＦＥＴのサリサイドプロセスの各工程の断面を示す図である。
【図２】図１Ｂに示す工程の素子分離領域と素子領域との境界近傍に注目した図である。
【図３】シリコン基板上に形成されたＰｔを含有するＮｉシリサイド膜の比抵抗と加熱処理の温度との関係を示す図である。
【図４Ａ】実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図４Ｂ】図４Ａに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図４Ｃ】図４Ｂに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図４Ｄ】図４Ｃに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図４Ｅ】図４Ｄに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図４Ｆ】図４Ｅに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図５Ａ】実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図５Ｂ】図５Ａに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図５Ｃ】図５Ｂに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図５Ｄ】図５Ｃに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図５Ｅ】図５Ｄに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図５Ｆ】図５Ｅに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図５Ｇ】図５Ｆに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図５Ｈ】図５Ｇに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図６Ａ】比較例の半導体装置の製造方法のサリサイドプロセスを用いて、ゲート電極の上部に、第１の金属膜（ＮｉＰｔ）を形成する工程の断面を示す図である。
【図６Ｂ】図６Ａに続く、比較例の半導体装置の製造方法のサリサイドプロセスを用いて、ゲート電極の上部に、第１の金属膜（ＮｉＰｔ）を形成する工程の断面を示す図である。
【符号の説明】
【００８９】
１  素子分離絶縁膜
２  ゲート側壁
３  ソース・ドレイン拡散層
４  ゲート電極
５  第１の金属膜
６、１０６  シリサイド膜
７  境界部分
８  ゲート絶縁膜
１０  半導体基板（シリコン基板）
１１  第２の金属膜
１０５  合金膜
３０１  トンネル絶縁膜
３０２  浮遊ゲート電極（ＦＧ）
３０３  絶縁膜
３０３ａ  開口部
３０４  制御ゲート電極（ＣＧ）
３０７  層間絶縁膜
３０８  第１の金属膜
３０９、３１０、３１０ａ  シリサイド膜
３１１  第２の金属膜
ＭＣ  メモリセルトランジスタ
ＳＴ  選択ゲートトランジスタ
ＳＧ  選択ゲート電極
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図６Ａ】
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【図６Ｂ】
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