(57)【要約】      （修正有）【課題】複数の異なる電圧を出力する電源装置において、出力電圧に発生するリップルを低減すること。【解決手段】１つの直流電源から出力された電圧を、複数の負荷に合わせて昇圧して出力する電源装置。それぞれ異なるデューティ比で駆動可能な複数の昇圧回路と、複数の昇圧回路の内、最もデューティ比が高い昇圧回路の駆動条件に応じて、直流電源から昇圧回路への入力電圧を制御する制御回路と、を備えることを特徴とする。これにより、リップル電圧を低減することができる生産性の高い電源装置を提供することができる。【選択図】図３
2010193631.tif 000002
【特許請求の範囲】
【請求項１】
１つの直流電源から出力された電圧を、複数の負荷に合わせて昇圧して出力する、それぞれ異なるデューティ比で駆動可能な複数の昇圧回路と、
前記複数の昇圧回路の内、最もデューティ比が高い昇圧回路の駆動条件に応じて、前記直流電源から前記昇圧回路への入力電圧を制御する制御回路と、
を備えたことを特徴とする電源装置。
【請求項２】
前記制御回路は、前記直流電源から前記昇圧回路への入力電圧を、最もデューティ比が高い昇圧回路を駆動するのに必要十分な値に制御することを特徴とする請求項１に記載の電源装置。
【請求項３】
１つの直流電源から出力された電圧を、複数の負荷に合わせて昇圧して出力する、それぞれ異なるデューティ比で駆動可能な複数の昇圧回路と、
前記複数の昇圧回路の内、最もデューティ比が高い昇圧回路の駆動条件に応じて、前記昇圧回路の負荷を制御する制御回路と、
を備えたことを特徴とする電源装置。
【請求項４】
電力を供給する直流電源と、複数の昇圧回路と、該複数の昇圧回路の各々を駆動する複数のクロックを発生するクロック発生手段と、該複数の昇圧回路の各々のデューティ比に応じて前記直流電源からの出力を制御する電源調整回路と、を含む電源装置であって、
前記昇圧回路は、それぞれ、
１次側巻線に前記直流電源からの出力を供給される昇圧トランスと、
前記昇圧トランスの２次側巻線に接続されて出力電圧を発生する出力手段と、
前記出力手段から出力される出力電圧の目標値と、前記出力手段から出力された出力電圧の電圧値とを比較する比較手段と、
前記直流電源から前記昇圧トランスに供給される電力を、前記クロック及び前記比較手段での比較結果に応じてスイッチングするスイッチング手段と、
を含み、
前記電源調整回路は、
前記複数の昇圧回路の各々のデューティ比を検出する検出手段と、
前記複数の昇圧回路のデューティ比を、それぞれ所定の値と比較する制御領域比較手段と、
前記制御領域比較手段の比較結果に応じて前記昇圧トランスの１次側巻線に供給される前記直流電源の電力を調整する直流電源調整手段と、
を含むことを特徴とする電源装置。
【請求項５】
電力を供給する直流電源と、複数の昇圧回路と、該複数の昇圧回路の各々を駆動する複数のクロックを発生するクロック発生手段と、該複数の昇圧回路の各々のデューティ比に応じて前記直流電源からの出力を制御する電源調整回路と、を含む電源装置であって、
前記昇圧回路は、それぞれ、
１次側巻線に前記直流電源からの出力を供給される昇圧トランスと、
前記昇圧トランスの２次側巻線に接続されて出力電圧を発生する出力手段と、
前記出力手段から出力される出力電圧の目標値と、前記出力手段から出力された出力電圧の電圧値とを比較する比較手段と、
前記直流電源から前記昇圧トランスに供給される電力を、前記クロック及び前記比較手段での比較結果に応じてスイッチングするスイッチング手段と、
を含み、
前記電源調整回路は、
前記複数の昇圧回路の各々のデューティ比を検出する検出手段と、
前記複数の昇圧回路のデューティ比を、それぞれ所定の値と比較する制御領域比較手段と、
前記制御領域比較手段の比較結果に応じて前記昇圧トランスの１次側巻線に供給される前記直流電源の出力を調整する直流電源調整手段と、
を含むことを特徴とする電源装置。
【請求項６】
請求項１乃至５の何れか１項に記載の電源装置を備え、該電源装置によって出力された電力を利用して画像形成を行なうことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源装置、及び、それを搭載した画像形成装置に関するものである。
【背景技術】
【０００２】
電子写真方式を用いた画像形成装置における高圧電源として、特許文献１で開示されている構成がある。
【０００３】
このような高圧電源を画像形成装置に搭載することで、電子写真プロセスの各工程で用いる高圧バイアスを生成することができる。例えば、高圧電源を、４色画像形成装置に４個搭載し、各高圧電源の出力を、帯電工程、あるいは現像工程のイエロー、シアン、マゼンダ、ブラックのバイアスとして使用することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１０２２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術では、複数種類の高圧バイアスを設ける場合、その種類分の昇圧回路が必要となる。即ち、高圧バイアスの種類数に比例して、画像形成装置に搭載する高圧電源の数は多くなり、画像形成装置のコストアップに繋がっていた。
【０００６】
このコストアップを抑える手段として、高圧電源に使用されているトランス電源を、複数の高圧電源で共有する構成がある。しかしながら、その構成では、各高圧電源の目標電圧、昇圧トランス等の特性ばらつきを考慮して、トランス電源のレベル設定を決定する必要が生じ、各高圧電源の動作条件を最適化できず、出力電圧に発生するリップル電圧が大きくなる。
【０００７】
本発明は、このような状況を鑑みたもので、複数の異なる高電圧を出力する高圧電源を用いつつ、全ての出力電圧に発生するリップル電圧を低減することができる生産性の高い電源装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明に係る装置は、
１つの直流電源から出力された電圧を、複数の負荷に合わせて昇圧して出力する、それぞれ異なるデューティ比で駆動可能な複数の昇圧回路と、
前記複数の昇圧回路の内、最もデューティ比が高い昇圧回路の駆動条件に応じて、前記直流電源から前記昇圧回路への入力電圧を制御する制御回路と、
を備えたことを特徴とする。
１つの直流電源から出力された電圧を、複数の負荷に合わせて昇圧して出力する、それぞれ異なるデューティ比で駆動可能な複数の昇圧回路と、
前記複数の昇圧回路の内、最もデューティ比が高い昇圧回路の駆動条件に応じて、前記昇圧回路の負荷を制御する制御回路と、
を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、複数の異なる高電圧を出力する昇圧回路を用いつつ、出力電圧のリップルを低減することができる生産性の高い電源装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態としてのプリンタの構成を示す図である。
【図２】前提技術としての高圧電源の回路図である。
【図３】本発明の実施形態としての高圧電源の回路構成を示す図である。
【図４】本発明の実施形態としての高圧電源からの出力電圧を示す図である。
【図５】第１実施形態の高圧バイアス波形図である。
【図６Ａ】第１実施形態の動作設定表である。
【図６Ｂ】第１実施形態の動作設定表である。
【図７】第２実施形態の高圧電源の構成図である。
【図８Ａ】第２実施形態の動作設定表である。
【図８Ｂ】第２実施形態の動作設定表である。
【図９】第１実施形態のデューティ比判定回路の波形図である。
【発明を実施するための形態】
【００１１】
以下に、図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成要素はあくまで例示であり、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１２】
（前提技術）
本発明の実施形態について説明する前に、前提となる技術について図面を用いて説明する。図２は１種類の高電圧を出力する昇圧回路のブロック図である。図２において２０１が昇圧回路であり、出力端子２０２から所望の高圧電圧が出力される。２０７は昇圧トランスであり、トランス電源２０３から供給される直流電圧が１次側巻線に印加され、ＦＥＴ２５０のスイッチング動作によって駆動される。なお、ＦＥＴ２５０は中央演算処理装置（ＣＰＵ）２０４から出力されるクロックによって動作する。ＣＰＵ２０４は、クロック発生手段として機能する。昇圧トランス２０７が駆動すると、２次側巻線に高圧交流電圧が発生する。高圧交流電圧はダイオード２１３とコンデンサ２０９によって整流され、出力端子２０２には、負極の直流高圧が発生する。出力端子２０２は抵抗２１０、２１２、２１４によって分圧された後にコンパレータ２０５の正極入力に接続されている。
【００１３】
一方、コンパレータ２０５の負極には、出力の目標値に応じた所定レベルを出力する基準電圧２１２が接続されている。コンパレータ２０５の出力には、出力電圧レベルと目標値の比較結果が出力される。コンパレータ２０５の出力はＦＥＴ２５０のゲート及びＣＰＵ２０４に入力されている。出力電圧が目標値よりも低い場合には、コンパレータ２０５の出力はＨＩＧＨ状態となり、ＦＥＴ２５０のゲートへのクロックの入力が継続され、出力端子２０２のレベルが上昇する。一方、出力電圧が目標値よりも高い場合には、コンパレータ２０５の出力はＬＯＷ状態となり、ＦＥＴ２５０のゲートへのクロックの入力が停止され、出力端子２０２のレベルが下降する。このように出力電圧に応じて昇圧トランス２０７の駆動／停止する制御ループを構成することで、出力端子２０２のレベルが所定値に制御され、トランス電源２０３の出力電圧はＣＰＵ２０４から出力されるＰＷＲ信号によって可変制御できる。
【００１４】
図２に示す昇圧回路２０１を複数用いて、複数種類の負荷についてそれぞれ別々の電源制御をおこなう場合、単に、１つのトランス電源を、複数の昇圧回路で共有するだけでは、出力電圧のリップルが大きくなる。その問題を解決するため、以下の実施形態のように構成する。
【００１５】
（第１実施形態）
＜構成＞
図１は本発明に係る画像形成装置の第１実施形態としてのカラーレーザビームプリンタの構成を説明するための図である。
【００１６】
本プリンタは、プリンタ本体１に対して着脱自在なプロセスカートリッジ７ａ〜ｄを備えている。これら４個のプロセスカートリッジ７ａ〜ｄは、同一構造であるが、異なる色、すなわち、イエロー（Ｙ），マゼンタ（Ｍ），シアン（Ｃ），ブラック（Ｂｋ）のトナーによる画像を形成する点で相違している。プロセスカートリッジ７ａ〜ｄは、現像ユニット４ａ〜ｄと、トナーユニット５ａ〜ｄによって構成されている。このうち現像ユニット４ａ〜ｄは、それぞれ像担持体である感光ドラム１ａ〜ｄと、帯電ローラ２ａ，２ｂ，２ｃ，２ｄと、クリーニングブレード８ａ〜ｄと、廃トナー容器とを有している。また現像ユニット４ａ〜ｄは、現像ローラ４０ａ〜ｄと、現像剤塗布ローラ４１ａ〜ｄを有している。各感光ドラム１ａ〜ｄに対向して、中間転写ベルト１２ｅの内側に一次転写ローラ１２ａ〜ｄが配設されており、不図示のバイアス印加手段により転写バイアスを印加する構成となっている。
【００１７】
プロセスカートリッジ７ａ〜ｄの上方にはスキャナユニット３が配置され、画像信号に基づく露光を感光ドラム１ａ〜ｄに対して行う。感光ドラム１ａ〜ｄは、帯電ローラ２ａ〜ｄによって所定の負極性の電位に帯電された後、スキャナユニット３によってそれぞれ静電潜像が形成される。この静電潜像は現像ユニット４ａ〜ｄによって反転現像されて負極性のトナーが付着され、それぞれＹ、Ｍ、Ｃ、Ｂｋのトナー像が形成される。中間転写ベルトユニット１２は、中間転写ベルト１２ｅが駆動ローラ１２ｆ、二次転写対向ローラ１２ｇ、テンションローラ１２ｈに張架されており、テンションローラ１２ｈが矢印Ｂ方向に張力をかけている。
【００１８】
感光ドラム１ａ〜ｄ上に形成されたトナー像は、各感光ドラムが矢印方向に回転し、中間転写ベルト１２が矢印Ａ方向に回転させる。さらに一次転写ローラ１２ａ，１２ｂ，１２ｃ，１２ｄに正極性のバイアスを印加することにより、感光ドラム１ａ上のトナー像から順次、中間転写ベルト１２ｅ上に一次転写され、４色のトナー像が重なった状態で二次転写部１５まで搬送される。給搬送装置１３は、転写材Ｐを収納する給紙カセット１１内から転写材Ｐを給紙する給紙ローラ９と、給紙された転写材Ｐを搬送する搬送ローラ１０とを有している。そして、給搬送装置１３から搬送された転写材Ｐはレジストローラ対１７によって二次転写部１５に搬送される。二次転写部１５において、二次転写ローラ１６に正極性のバイアスを印加することにより、搬送された転写材Ｐに、中間転写ベルト１２ｅ上の４色のトナー像を二次転写する。トナー像転写後の転写材Ｐは、定着装置１４に搬送され、定着ローラ１４１と加圧ローラ１４２とによって加熱、加圧されて表面にトナー像が定着される。定着された転写材Ｐは排紙ローラ対２０によって排紙トレー２１に排出される。
【００１９】
トナー像転写後に、感光ドラム１ａ〜ｄ表面に残ったトナーは、クリーニングブレード８ａ〜ｄによって除去される。また、転写材Ｐへの二次転写後に中間転写ベルト１２ｅ上に残ったトナーは、転写ベルトクリーニング装置２２によって除去され、除去されたトナーは、廃トナー搬送路１９９を通過し、廃トナー回収容器２００へと回収される。
【００２０】
＜電源装置＞
帯電ローラ２ａ〜ｄに印加する帯電バイアスを生成する電源装置１００の構成を以下に説明する。図３は電源装置１００の内部回路図である。電源装置１００は、昇圧回路３５０ａ〜ｄ、デューティ比判定回路３５１、及びトランス電源３５２で構成されている。帯電バイアスは、昇圧回路３５０ａ〜ｄにそれぞれ設けられた出力端子３０４ａ〜ｄから出力される。出力端子３０４ａ〜ｄは、それぞれ帯電ローラ２ａ〜ｄに接続されており、各ローラに異なるレベルの高圧バイアスを印加できる構成になっている。電源装置１００はＣＰＵ３５３からの制御信号であるクロックＣＬＫ１〜４及び目標電圧信号ＣＯＮＴ（Ａ〜Ｄ）により制御され、所望のタイミング及びレベルで帯電バイアスを出力する。つまり、ＣＰＵ３５３は、クロックを発生するクロック発生手段として機能する。また、電源装置１００においては、昇圧回路３５０ａ〜ｄ内に設けられた第１制御ループによる制御と、デューティ比判定回路３５１及び直流電源としてのトランス電源３５２で構成した第２制御ループによる制御によって、出力レベル制御を行っている。
【００２１】
＜昇圧回路＞
帯電バイアスを生成する昇圧回路３５０ａ〜ｄの内部構成について詳しく説明する。昇圧回路３５０ａ〜ｄは、それぞれ異なるデューティ比で駆動可能であり、１つの直流電源から出力された電圧を、複数の負荷に合わせて昇圧して出力する。４つの昇圧回路３５０ａ〜ｄは何れも同じ構成であるため、ここでは例として昇圧回路３５０ａについてのみ説明する。３０１ａは昇圧トランスである。昇圧トランス３０１ａの１次側巻線にはトランス電源３５２から供給される電圧が印加されている。ＣＰＵ３５３からＣＬＫ１が出力されるとＦＥＴ３１１ａのスイッチング動作により昇圧トランス３０１ａが駆動し、２次側巻線に高圧交流電圧が発生する。発生した高圧交流電圧はダイオード３０９ａとコンデンサ３０７ａによって整流され、出力端子３０４ａに負極の直流電圧-Vout(a)が発生する。出力端子３０４ａは、抵抗３０８ａ，３０６ａ、３０５ａによって分圧された後にコンパレータ３０２ａの正極入力に接続されている。
【００２２】
コンパレータ３０２ａは、出力電圧の電圧値と目標値との比較を行う比較手段として機能する。コンパレータ３０２ａの負極入力には、ＣＰＵ３５３から出力されるＣＯＮＴ（Ａ）信号が入力されている。ＣＯＮＴ（Ａ）信号は０Ｖ〜Ｖｃｃの間で設定されるアナログ信号であり、出力端子３０４ａの目標電圧レベルに応じて設定される。コンパレータ３０２ａからは、出力電圧レベルと目標値の比較結果が出力される。コンパレータ３０２ａの入力信号の波形、及びコンパレータ３０２ａからの出力値ＣＯＭＰ１、並びに出力電圧値-Vout(a)の波形は図４に示すようになる。つまり、コンパレータ３０２ａの正入力の電圧が負入力の電圧よりも高い場合、即ち出力電圧レベルが目標値よりも小さい場合にはコンパレータ出力はＨＩＧＨ状態となる。
【００２３】
図３に戻ると、ＣＰＵ３５３から送出されたＣＬＫ１はＦＥＴ３１１ａのゲートに入力され、昇圧トランス３０１ａの駆動によって出力電圧が上昇を開始する。出力電圧の上昇に伴って、コンパレータ３０２ａの正入力は低下し、負入力の電圧よりも低くなると、コンパレータ出力ＣＯＭＰ１はＬＯＷ状態に切り替わる。これにより、ＣＰＵ３５３から送出されたＣＬＫ１はコンパレータ３０２ａからの出力ＣＯＭＰ１によって遮断され、ＦＥＴ３１１ａはＯｆｆになり、昇圧トランス３０１ａが停止して、出力電圧が下降する。即ち、昇圧トランス３０１ａの駆動クロックのデューティ比によって、出力が調整される。このような制御ループを構成することにより、出力電圧を所望のレベルに制御することができる。この昇圧回路３５０ａ〜ｄ内で構成された制御ループをここでは第１制御ループと記す。
【００２４】
＜リップル＞
ここで、昇圧回路３５０ａの出力電圧に現われるリップルについて説明する。図４で示すように出力電圧にはノコギリ状のリップルが現われる。
このリップルのレベルは電圧制御による昇圧トランス３０１ａの駆動区間／停止区間の比率（以下、デューティ比、と記す）の大きさにより決まり、デューティ比が高いほど、リップルが小さくなる。図５（ａ）と図５（ｂ）に示す波形は、それぞれ、昇圧トランス３０１ａのデューティ比が大きい場合と、デューティ比が小さい場合の出力電圧を示す。
【００２５】
昇圧トランス３０１ａのデューティ比が大きくなるのは、昇圧トランス３０１ａ駆動時の出力電圧上昇（図中下向き）の傾きが小さい場合である。また、出力電圧上昇（図中下向き）の傾きが小さくなるのは、次の場合である。昇圧トランスの１次側巻線に印加される電圧が小さい、昇圧トランスの昇圧比が小さい、負荷電流が大きい、出力電圧上昇（図中下向き）の傾きが小さいと、図５（ａ）の波形に近くなり、出力電圧のリップルは小さくなる。
【００２６】
一方、デューティ比が小さくなるのは、昇圧トランス３０１ａ駆動時の出力電圧上昇（図中下向き）の傾きが大きい場合である。出力電圧上昇（図中下向き）の傾きが大きいと、出力波形は図５（ｂ）の波形に近くなり、リップルは大きくなる。すなわち、本実施形態では、リップルを小さくするため、昇圧トランスの１次側巻線に印加される電圧を大きくする。そして、そのために、必要に応じて入力電圧を変更する。つまり、４つのトランスのデューティ比を「極力」大きくするため、４つのトランスの内、最も高いデューティ比で駆動するトランスをデューティ比９０％に制御し、このトランスが所定値（９０％）で駆動されるようトランス電源３５２を調整する。入力電圧がデューティが９０％となるように制御するので、トランスの負荷が急激に変動した場合でも、デューティ制御によって電圧制御が正しく行われる。入力電圧がデューティを１００％とした場合、負荷変動時にデューティ制御ができなくなるからである。
【００２７】
＜デューティ比判定回路＞
図３において、デューティ比判定回路３５１は、昇圧トランス３０１ａ〜ｄの各デューティ比を検出し、所定デューティ比以上で制御されている昇圧トランスを選択して、後述するトランス電源の制御信号を生成する動作を行う。  昇圧トランス３０１ａのＦＥＴ３１１ａを駆動するクロック信号ＣＯＭＰ１はデューティ比判定回路３５１内のＦＥＴ３２７ａのゲート端子に接続されている。ＦＥＴ３２７ａのソース端子は電源Ｖｃｃ、抵抗３２５ａ、３２６ａ、コンデンサ３２９ａで構成されたフィルタ回路を介してオペアンプ３２４ａの正入力端子に接続されている。これによりオペアンプ３２４ａの正入力にはＣＯＭＰ１のデューティ比に対応する直流電圧Ｖｐが印加される。電圧Ｖｐは以下の式であらわされる。
【００２８】
Ｖｐ＝Ｖｃｃ×（１  −  ＤＵＴＹ１×ＤＵＴＹ２）        （式１）
ここでＶｃｃは電源電圧、ＤＵＴＹ１は昇圧トランス３０１ａのデューティ比、ＤＵＴＹ２はＣＰＵ３５３から出力されるクロックＣＬＫ１のＨＩＧＨのＤＵＴＹである。
【００２９】
一方、オペアンプ３２４ａの負入力には基準となる電圧Ｖｎが印加される。Ｖｎレベルは、昇圧トランス３０１ａのデューティ比が９０％の場合にオペアンプ３２４ａの正入力に発生するレベルと同じ値に設定している。即ち、Ｖｎの電圧は下記式であらわされる。
Ｖｎ＝Ｖｃｃ×（１  −  ０．９×ＤＵＴＹ２）        （式２）
【００３０】
オペアンプ３２４ａは、昇圧トランス３０１ａのデューティ比に応じて、次のように動作する。
（１）昇圧トランス３０１ａのデューティ比が９０％未満の場合
この場合、オペアンプ３２４ａの出力端子には電源電圧である２４Ｖが出力される。このとき、ダイオード３２３ａはオフ状態となる。
（２）昇圧トランス３０１ａのデューティ比が９０％以上の場合
この場合、Ｖｐ＜Ｖｎとなることから、オペアンプ３２４ａの出力端子の電圧は低下し、ダイオード３２３ａがＯｎ状態となる。ダイオード３２３aのアノード側電圧はトランス電源３５２の制御信号として出力される。
【００３１】
昇圧トランス３０１ｂ〜ｄを駆動するクロック信号ＣＯＭＰ２、ＣＯＭＰ３、ＣＯＭＰ４についても、クロック信号ＣＯＭＰ１と同様にデューティ比判定回路３５１に入力される。そして、各昇圧トランス３０１ｂ〜ｄのデューティ比に対応したレベルがオペアンプ３２４ｂ、３２４ｃ、３２４ｄから出力される。
このような回路を構成することで、昇圧トランス３０１ａ〜ｄのうち、デューティ比が９０％以上の昇圧トランスに相当するオペアンプの出力のみが、トランス電源３５２を駆動する。
【００３２】
デューティ比判定回路３５１は、結果として、９０％以上のデューティ比を検知する。制御の過渡状態では、複数の昇圧トランスのデューティ比が９０％を超える場合もあるが、デューティ比判定回路３５１の出力はトランス電源回路にフィードバックされ、４個クロックのデューティ比は徐々に低下する。最終的にはデューティ比が最も高い１つの信号が選択され、これによって第２のループが形成される。
以上のように、ＦＥＴ３２７ａ、電源Ｖｃｃ、抵抗３２５ａ、３２６ａ、コンデンサ３２９ａで構成されたフィルタ回路は、複数の昇圧回路３５０ａ〜ｄの各々のデューティ比を検出する検出手段として機能する。また、オペアンプ３２４ａは、複数の昇圧回路３５０ａ〜ｄのデューティ比を、それぞれ所定の値（ここでは９０％）と比較する制御領域比較手段として機能する。
【００３３】
図９はデューティ比判定回路３５１内部の波形である。ＣＯＭＰ１は昇圧トランス３０１のデューティ比＝９０％の波形である。オペアンプ３２４ａの正入力には式１で表される直流電圧が印加されている。負入力には式２で表せるように、デューティ比＝９０％相当の電圧が入力されている。即ち、オペアンプ３２４ａの正入力と負入力は同じ電圧になり、オペアンプ３２４ａの出力は直流電圧で制御され、ダイオード３２３ａを介してトランス電源３５２に入力される。
【００３４】
一方、デューティ比が９０％未満で駆動している昇圧トランス３０１ｂに対応するオペアンプ３２４ｂは、正入力の電圧Ｖｐが負入力Ｖｎよりも高くなることから、ダイオード３２３ｂには逆バイアスが加わるためオフ状態となる。昇圧トランス３０１ｃ、昇圧トランス３０１ｄについても同様に動作し、それぞれデューティ比が９０％未満であれば、ダイオード３２３ｃ、３２３ｄはオフ状態となる。
【００３５】
＜トランス電源＞
トランス電源３５２はデューティ比判定回路３５１からの出力結果に基づいて、昇圧トランス３０１ａ〜ｄの１次側巻線に印加する電源電圧を調整する。つまり、トランス電源は、制御領域比較手段の比較結果に応じて昇圧トランスの１次側巻線に供給される直流電源の出力を調整する直流電源調整手段として機能する。昇圧トランス３０１ａ〜ｄのうち、昇圧トランス３０１ａのみのデューティ比が９０％を超えた場合、オペアンプ３２４ａの出力が低下する。そして、ダイオード３２３ａ、抵抗３２２を介してトランジスタ３２０のベース電流が流れ、トランジスタ３２０によって、昇圧トランス３０１ａ〜ｄの１次側巻線に電圧が印加される。
【００３６】
トランジスタ３２０はアナログ動作をしているため、ここで昇圧トランス３０１ａ〜ｄの１次側巻線に印加される電圧は、ダイオード３２３ａ、抵抗３２２を介して流れたベース電流に比例する。そのため、２４Ｖよりも小さくなる。具体的には、昇圧トランス３０１ａのデューティ比が９０％を超えている場合、昇圧トランス３０１ａに印加するために必要十分な２４Ｖ以下の電圧値が、トランス電源３５２から出力され、昇圧トランス３０１ａの１次側巻線に印加される。
以上のように、デューティ比判定回路３５１は、複数の昇圧回路の各々のデューティ比に応じて直流電源からの出力を制御する電源調整回路として機能する。
【００３７】
＜第２電圧制御ループ＞
電源装置１００では、デューティ比判定回路３５１及びトランス電源３５２によって形成された制御ループにより、出力電圧に発生するリップルを低減する。本実施形態では、この制御ループを第２制御ループと呼ぶ。デューティ比判定回路３５１とトランス電源３５２との組合せは、複数の昇圧回路３５０ａ〜ｄの内、最もデューティ比が高い昇圧回路の駆動条件に応じて、各昇圧回路への入力電圧を制御する制御回路として機能する。トランス電源３５２は、デューティ比判定回路３５１の出力に基づいて、昇圧トランス３０１ａ〜ｄへの入力電圧を制御する。
【００３８】
上述したように、第２電圧制御ループでは、４つのトランスのデューティ比を極力大きくし、最もデューティが高いトランスを９０％に制御し、他の３つは９０％以下で制御する。
即ち、全ての昇圧トランスのデューティ比が高い状態において、第２制御ループによる電圧制御が行われることで、各高圧出力のリップルが低減される。図６Ａ、Ｂは電源装置によって出力される４個の帯電バイアスの出力値と、デューティ比の関係を示すものである。図６Ａは４つの高圧バイアスの出力値を全て−５００Ｖで制御した場合のデューティ比を示す。出力１のデューティ比が９０％となるよう第２制御ループによって制御されている。
【００３９】
即ち、出力１を生成する昇圧トランス３０１ａの昇圧比が他の昇圧トランスと比べて最も低く、デューティ比が高いため、トランス電源３５２の出力調整により出力１のデューティ比が９０％となるように制御が働いている。更に、第１制御ループによって出力値が目標値：−５２０Ｖで制御されている。出力２，３，４は第１制御ループによってデューティ比が９０％以下で調整され、出力値が目標値：−５００Ｖで制御される。
【００４０】
一方、図６Ｂは出力２の出力目標値が−５４０Ｖ、その他の出力は−５００Ｖで制御した場合のデューティ比を示す。この場合は出力２のデューティ比が９０％となるよう第２制御ループによって制御されている。出力２は他の出力と比較して出力目標値が高いため、デューティ比が最も高くなり、トランス電源３５２の出力調整により出力２のデューティ比が９０％となるように制御が働いている。出力１，３，４のデューティ比は第１制御ループの動作によって９０％以下で調整され、出力値が目標値：−５００Ｖで制御される。
【００４１】
以上説明した通り、本実施形態の電源装置では、複数の昇圧トランスの駆動比率を制御する第１制御ループと、複数の昇圧トランスのデューティ比の最高値が所定レベルとなるよう昇圧トランスへの入力電圧を調整する第２制御ループとを設けた。第１制御ループの動作によって出力電圧が目標値に制御され、第２制御ループの動作により高圧バイアスに発生するリップルを低減することができる。
【００４２】
また、電源装置を電子写真プロセスを用いた画像形成装置に電力を供給する高圧電源として利用することにより、高圧バイアスに発生するリップルを低減することができ、画像品質の低下を防ぐことができる。
【００４３】
（第２実施形態）
以下、本発明の第２実施形態について、図７及び図８Ａ、Ｂに基づいて説明する。図７は第２実施形態としての電源装置３００の構成図である。第１制御ループの構成は、第１実施形態と同じ構成であり、第２制御ループを構成する下記の点が第１実施形態の構成と異なるので、ここでは、第１実施形態と異なる以下の個所のみ説明する。
・負荷調整回路７０１を追加
・デューティ比判定回路３５１の出力を負荷調整回路７０１に接続
・昇圧トランスの１次側巻線に印加する電源を２４Ｖに固定
【００４４】
＜負荷調整回路＞
負荷調整回路７０１はデューティ比判定回路３５１の検知結果に基づいて、昇圧トランス３０１ａ〜ｄの２次側負荷電流を調整する。抵抗７１０ａ〜ｄは、それぞれ昇圧トランス３０１ａ〜ｄに接続され、トランジスタ７０３を介して２４Ｖ電源に接続されている。トランジスタ７０３は抵抗７０２を介してトランジスタ７０４のコレクタ端子接続されている。このような構成とすることで、トランジスタ７０４のベース電流を調整し、トランジスタ７０３のコレクタ電流を変化させ、昇圧トランス３０１ａ〜ｄの負荷電流を可変制御できる。トランジスタ７０４のベースは抵抗７１１を介してデューティ比判定回路３５１に接続されている。
【００４５】
＜第２電圧制御ループ＞
電源装置３００では、デューティ比判定回路３５１及び負荷調整回路７０１によって形成された第２制御ループにより、出力電圧に発生するリップルのレベルが低減される制御が働く。これにより、最も高いデューティ比で制御される昇圧トランスのデューティ比が９０％となるよう、昇圧トランスの負荷が制御される。デューティ比判定回路３５１及び負荷調整回路７０１は、複数の昇圧回路の内、最もデューティ比が高い昇圧回路の駆動条件に応じて、昇圧回路の負荷を制御する制御回路として機能する。
【００４６】
即ち、全ての昇圧トランスのデューティ比が高い状態において、第１制御ループによる電圧制御が行われることで、各高圧出力のリップルが低減される。図８Ａ，Ｂは電源装置３００によって出力される４個の帯電バイアスの出力値と、デューティ比の関係を示すものである。
【００４７】
図８Ａは４つの高圧バイアスの出力値を全て−５００Ｖで制御した場合のデューティ比を示す。出力１のデューティ比が９０％となるよう第２制御ループによって制御されている。即ち、出力１を生成する昇圧トランス３０１ａの昇圧比が他の昇圧トランスと比べて最も低く、デューティ比が高いため、負荷調整回路７０１の負荷電流調整により出力１のデューティ比が９０％となるように制御が働いている。更に、第１制御ループによってデューティ比出力値が目標値：−５００Ｖで制御されている。出力２，３，４は第１制御ループによってデューティ比が９０％以下で調整され、出力値が目標値：−５００Ｖで制御される。
【００４８】
一方、図８Ｂは出力２の出力値が−５４０Ｖ、その他の出力は−５００Ｖで制御した場合のデューティ比を示す。この場合は出力２のデューティ比が９０％となるよう第２制御ループによって制御されている。出力２は他の出力と比較して出力目標値が高いため、デューティ比が最も高くなり負荷調整回路７０１の負荷電流調整により出力１のデューティ比が９０％となるように制御が働いている。更に、第１制御ループによってデューティ比出力値が目標値：−５４０Ｖで制御されている。出力１，３，４のデューティ比は第１制御ループの動作によってデューティ比が９０％以下で調整され、出力値が目標値：−５００Ｖで制御される。
【００４９】
以上、本実施形態の電源装置では、出力電圧が目標値となるよう複数の昇圧トランスの駆動比率を制御する第１制御ループと、複数の昇圧トランスのデューティ比の最高値が所定レベルとなるよう昇圧トランスへの負荷電流を調整する第２制御ループを設けた。これにより、複数の昇圧トランスのデューティ比が高い状態で制御が行われ、複数の高圧バイアスを所望の出力電圧で制御すると共に、高圧バイアスに発生するリップルを低減することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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