(57)【要約】【課題】回路素子の経時劣化を考慮した回路劣化シミュレーションを実現する。【解決手段】電流電圧特性の劣化を、回路を構成する各ＭＯＳＦＥＴのゲート電極に電圧源として組み込み、回路シミュレーションと劣化量計算により劣化量を算出し、その後の所定時間の変動を外挿により算出し、この作業を繰り返すことにより、長期間に亘る回路劣化シミュレーションを実施する。【選択図】図１
2010225056.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴを含む回路の回路劣化シミュレーション方法であって、
複数のＭＯＳＦＥＴを含む回路を記述した第１の入力ファイルにおいて、前記複数のＭＯＳＦＥＴの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第２の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第１の劣化計算用条件ファイルを作成し、
前記第２の入力ファイルに対し第１の回路シミュレーションを実施し、前記第１の劣化計算用条件ファイルを用いて、前記複数のＭＯＳＦＥＴの、時刻ｔi （ｉ＝０以上の整数）から微小時間ｄｔ経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第３の入力ファイルを作成し、
前記第３の入力ファイルに基づき、時間ｔi+1（但し、ｔi+1−ｔi＞ｄｔ）における動的変動量を外挿により予測計算して第２の劣化計算用条件ファイルを作成し、
前記第２の劣化計算用条件ファイルの内容で、前記複数のＭＯＳＦＥＴの、ｔi+1〜ｄｔの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第２の回路シミュレーションを実施し、
前記ｔi がシミュレーション目標時間ｔfinalに到達するまで、前記外挿による予測計算から前記第２の回路シミュレーションまでを繰り返し、
前記ｔi が前記ｔfinalに到達したら、前記第２の回路シミュレーションを反映した出力ファイルを出力して作業を終了する、
を含む半導体回路劣化シミュレーション方法。
【請求項２】
前記動的電圧源は、閾値電圧変化に対応する第１の電圧源と、ドレイン電流変化率に対応する第２の電圧源との関数として表現されることを特徴とする請求項１に記載の半導体回路劣化シミュレーション方法。
【請求項３】
前記第２の電圧源は、ドレイン電流変化率を、時間関数である相互コンダクタンスで除したものであることを特徴とする請求項２に記載の半導体回路劣化シミュレーション方法。
【請求項４】
前記第１の劣化計算用条件ファイルは、前記複数のＭＯＳＦＥＴ毎の前記動的劣化モデルと前記電圧電流特性の初期値が記載されたリストを含むことを特徴とする請求項１に記載の半導体回路劣化シミュレーション方法。
【請求項５】
前記第１の劣化計算用条件ファイルの作成の後に、必要に応じて前記第１の劣化計算用条件ファイルを手動処理により修正するをさらに有することを特徴とする請求項１に記載の半導体回路劣化シミュレーション方法。
【請求項６】
前記第２の劣化計算用条件ファイルの作成は、初期値より時間ｔi ＋ｄｔまでのデータを用いて、最小二乗法によりフィッティング関数を導出し、前記動的変動量を予測計算するを含むことを特徴とする請求項１に記載の半導体回路劣化シミュレーション方法。
【請求項７】
前記初期値は、時間ゼロから微小時間δｔ（但し、δｔ＜ｄｔ）経過後の値であることを特徴とする請求項６に記載の半導体回路劣化シミュレーション方法。
【請求項８】
前記第２の劣化計算用条件ファイルの作成は、
時間０〜ｔi ＋ｄｔでの前記電圧電流特性の劣化量を読み取り、
ＤＣストレス条件下での単体ＭＯＳＦＥＴの０〜ｔi+1 におけるＤＣ劣化量を予測し、
時間ｔ＝ｔi ＋ｄｔ−δｔ’〜ｔi ＋ｄｔ（但しδｔ’は、δｔ’＜ｄｔの微小時間）でのデューティ比を計算し、
前記ＤＣ劣化量と前記デューティ比の積からｔ＝ｔi+1での劣化量を予測する、
を含むことを特徴とする請求項１に記載の半導体回路劣化シミュレーション方法。
【請求項９】
前記デューティ比は、前記時間ｔ＝ｔi ＋ｄｔ−δｔ’〜ｔi ＋ｄｔでの読み取り劣化量の平均値を、前記ＤＣ劣化量のうち前記時間ｔ＝ｔi ＋ｄｔ−δｔ’〜ｔi ＋ｄｔにおける劣化量で除したものであることを特徴とする請求項８に記載の半導体回路劣化シミュレーション方法。
【請求項１０】
コンピュータに実行させるためのプログラムが記録されたコンピュータプログラム媒体であって、前記プログラムはＭＯＳＦＥＴを含む回路の回路劣化シミュレーション方法を含み、当該方法は、
複数のＭＯＳＦＥＴを含む回路を記述した第１の入力ファイルにおいて、前記複数のＭＯＳＦＥＴの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第２の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第１の劣化計算用条件ファイルを作成し、
前記第２の入力ファイルに対し第１の回路シミュレーションを実施し、前記第１の劣化計算用条件ファイルを用いて、前記複数のＭＯＳＦＥＴの、時刻ｔi （ｉ＝０以上の整数）から微小時間ｄｔ経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第３の入力ファイルを作成し、
前記第３の入力ファイルに基づき、時間ｔi+1（但し、ｔi+1−ｔi＞ｄｔ）における動的変動量を外挿により予測計算して第２の劣化計算用条件ファイルを作成し、
前記第２の劣化計算用条件ファイルの内容で、前記複数のＭＯＳＦＥＴの、ｔi+1〜ｄｔの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第２の回路シミュレーションを実施し、
前記ｔi がシミュレーション目標時間ｔfinalに到達するまで、前記外挿による予測計算から前記第２の回路シミュレーションまでを繰り返し、
前記ｔi が前記ｔfinalに到達したら、前記第２の回路シミュレーションを反映した出力ファイルを出力して作業を終了する、
を含むことを特徴とするコンピュータプログラム媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路の劣化シミュレーション方法、およびそのコンピュータプログラム媒体に関する。
【背景技術】
【０００２】
半導体回路の高集積化が進むにつれて、ＭＯＳＦＥＴの微細化が加速度的に進行している。これは微細化によってスイッチング速度が向上したり、ドレイン電流が増加したりするためである。しかし、必ずしも微細化に応じて電源電圧が下がるとは限らないため、微細化が進むほどトランジスタ内部に高電界領域が発生しやすくなる。そのため、信頼性劣化も世代が進むごとに深刻になりつつある。ＭＯＳＦＥＴの代表的な劣化現象であるＢＴＩ（Bias Temperature Instability）は、ゲート絶縁膜電界が強まることによって、またホットキャリア劣化はソース・ドレイン間の横方向電界が強まることによって起こり、いずれも閾値電圧の増加やドレイン電流の低下をもたらす。
【０００３】
ＢＴＩとはＭＯＳＦＥＴがオン状態にある時に進行するトランジスタ劣化現象であり、時間とともに閾値電圧の絶対値が増加したり、ドレイン電流が減少したりする。ゲート絶縁膜がシリコン酸化膜またはシリコン窒化膜のトランジスタではｐＭＯＳＦＥＴでしか起こらないが、高誘電率（High-K）ゲート絶縁膜を用いたトランジスタではｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴともに発生する。ｎＭＯＳＦＥＴで起こるＢＴＩはＰＢＴＩ（Positive Bias Temperature Instability）、ｐＭＯＳＦＥＴで起こるＢＴＩはＮＢＴＩ（Negative Bias Temperature Instability）と一般的に呼ばれている。ホットキャリア劣化とはソース・ドレイン間の横方向電界によってキャリアが高エネルギー状態となり、ゲート絶縁膜にトラップされる現象である。これもＮＢＴＩ同様に、時間とともに閾値電圧の絶対値が増加したり、ドレイン電流が減少したりする。
【０００４】
回路の動作保障をするためには、回路を構成するＭＯＳＦＥＴの信頼性を評価することが重要となる。しかし、これらを直接測定することはできないので、代わりに後述のディーティ比を用いた信頼性評価方法、更にそれを発展させた「回路信頼性シミュレーション技術」が用いられるようになってきた。これはＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）などの回路シミュレーションで計算される端子電圧、端子電流から、各デバイスの劣化量ならびに劣化後の回路特性を予測する方法である。
【０００５】
回路信頼性シミュレーション技術については、米国カリフォルニア大学バークレー校が開発した回路信頼性シミュレータであるＢＥＲＴが知られている（非特許文献１参照）。
【０００６】
非特許文献１のＦＩＧ．２に示されるように、まず回路構成を記述した入力ファイル（Input Deck）とシミュレーションに用いるパラメータファイル（Device Parameters）を準備する。なお、この時準備されるデバイスパラメータにＢＴＩやホットキャリア劣化の影響は反映されていない。ＢＴＩやホットキャリア劣化によりＳＰＩＣＥシミュレーションに用いるパラメータがどのように変化するかは、信頼性パラメータ（Reliability Parameters）に記述される。そしてプリプロセッサ（Pre-Processor）でＳＰＩＣＥシミュレーションの準備をした後に、ＳＰＩＣＥにて回路シミュレーションを行う。この時得られるのは、劣化を考慮しない理想状態での回路特性である。そして、ポストプロセッサ（Post-Processor）にて回路シミュレーションの結果をもとにした回路内の各ＭＯＳＦＥＴの劣化量が計算され、その劣化計算結果を反映した新しいＳＰＩＣＥシミュレーション用パラメータファイルが生成される。ポストプロセッサで生成されたパラメータファイルを用いることで、回路内各ＭＯＳＦＥＴの劣化を反映させた回路シミュレーションが実行可能となる。
【０００７】
また、ＮＢＴＩを反映したトランジスタ劣化モデルをプロセッサに組み込み、劣化後のパラメータを用いて回路シミュレーションを再実行する技術も開示されている（特許文献１参照）。さらに、ホットキャリア等の要因で劣化したデバイスの連続的な劣化状況をテーブル化して取り込むことにより、時間経過後の回路シミュレーション方法も開示されている（特許文献２参照）。然しながら、特許文献１と２の技術は、いずれも過渡解析の最中にＭＯＳＦＥＴが劣化することを想定していない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２２５９６１号公報
【特許文献２】米国特許７，２９２，９６８号公報
【非特許文献】
【０００９】
【非特許文献１】“Berkeley Reliability Tools - BERT,” R. H. Tu, et al., IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems, vol.12, No.10, Oct., 1991
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記のようにＢＥＲＴをベースとした回路信頼性シミュレーションは、回路内各ＭＯＳＦＥＴの閾値変化を計算することができるので、回路設計上非常に有効である。しかしながら、ＢＥＲＴをベースとした公知の手法には次のような技術的な課題が存在する。
【００１１】
技術的課題の第１は、公知技術では回路シミュレーションのパラメータを変化させて、ＭＯＳＦＥＴまたはＴＦＴの劣化をシミュレーションに反映させていることである。上述のＢＥＲＴでは、ポストプロセッサで各デバイスの劣化量（閾値電圧シフト、電流劣化率など）を反映させたパラメータファイルを生成し、それを用いて劣化後の回路特性をシミュレーションする。しかしながら、この方法では事前にＢＴＩやホットキャリア劣化による閾値電圧シフト、電流劣化が、どのパラメータに反映されるのかを多くの実験データから正確に調べておかなければならない。一般的に回路シミュレーションに用いられるパラメータの数は非常に多いので、多大なコストと時間を必要とする。
【００１２】
技術的課題の第２は、デューティ比（duty ratio）を一定として、長時間劣化後の回路特性を予測することである。デューティ比は、時刻ｔにおけるＡＣ動作のＭＯＳＦＥＴの閾値変化とＤＣ動作の閾値変化の比であるが、詳細は後述する。公知技術では、回路動作初期も１５年経ったあともデューティ比は一定であると仮定して劣化後の回路特性を予測している。これは１５年後におけるＭＯＳＦＥＴの閾値シフトや電流劣化の進行具合が、回路動作初期から見積もられるものと一致することを意味している。しかし、実際の回路では回路内の各ＭＯＳＦＥＴの劣化に伴って、各端子の電圧や電流値は劣化初期に予測された値から変化する。すなわち、回路内の各ＭＯＳＦＥＴのデューティ比は劣化に伴って動的に（時間関数的に）変化する。これは回路信頼性シミュレーションの予測精度を低下させ、回路設計をより困難なものとしてしまう。
【００１３】
このため、回路を構成する各デバイス（ＭＯＳＦＥＴやＴＦＴ）の劣化を回路シミュレーションのパラメータ変更を介さずに回路シミュレーションに反映させ、かつ予測されたデバイスの劣化量を動的に回路シミュレーションに反映させることが可能な回路信頼性シミュレーション技術ならびに回路信頼性シミュレーションを短時間で実行させるシミュレーション方法の実現が望まれていた。
【００１４】
本発明は上記事情に鑑みてなされたもので、回路素子の劣化に伴い生じる回路の動的変化を劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を短時間で予測することが可能な半導体回路劣化シミュレーション方法、およびそのコンピュータプログラム媒体を提供することにある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明の半導体回路劣化シミュレーション方法は、ＭＯＳＦＥＴを含む回路の回路劣化シミュレーション方法であって、複数のＭＯＳＦＥＴを含む回路を記述した第１の入力ファイルにおいて、前記複数のＭＯＳＦＥＴの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第２の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第１の劣化計算用条件ファイルを作成し、前記第２の入力ファイルに対し第１の回路シミュレーションを実施し、前記第１の劣化計算用条件ファイルを用いて、前記複数のＭＯＳＦＥＴの、時刻ｔi （ｔi＝０を含む）から微小時間ｄｔ経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第３の入力ファイルを作成し、前記第３の入力ファイルに基づき、時間ｔi+1（但し、ｔi+1−ｔi＞ｄｔ）における動的変動量を外挿により予測計算して第２の劣化計算用条件ファイルを作成し、前記第２の劣化計算用条件ファイルの内容で、前記複数のＭＯＳＦＥＴの、ｔi+1〜ｄｔの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第２の回路シミュレーションを実施し、前記ｔi がシミュレーション目標時間ｔfinalに到達するまで、前記外挿による予測計算から前記第２の回路シミュレーションまでを繰り返し、前記ｔi が前記ｔfinalに到達したら、前記第２の回路シミュレーションを反映した出力ファイルを出力して作業を終了することを特徴とする。
【００１６】
また、本発明のコンピュータプログラム媒体は、コンピュータに実行させるためのプログラムが記録されたコンピュータプログラム媒体であって、前記プログラムは上記回路劣化シミュレーション方法の各ステップを記述したものである。
【発明の効果】
【００１７】
本発明によれば、回路素子の劣化に伴い生じる回路の動的変化を、劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を、短時間で予測することが可能な半導体回路劣化シミュレーション方法、そのコンピュータプログラム媒体が提供される。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係る回路劣化シミュレーション方法を説明する為の模式図で、（ａ）はＭＯＳＦＥＴの動的劣化量を表現する関数の説明図、（ｂ）はこの関数を電圧源としてＭＯＳＦＥＴのゲートに挿入することを説明する図。
【図２】第１の実施形態における過渡解析における時間軸を公知技術のそれと比較した表。
【図３】第１の実施形態における劣化量の計算方法を説明する為のグラフ。
【図４】第１の実施形態の回路劣化シミュレーション方法の構成と流れを示す模式図。
【図５】プリプロセッサでのフローチャート。
【図６】メインプロセッサでのフローチャート。
【図７】ポストプロセッサでのフローチャート。
【図８】第１の実施形態における劣化量の外挿方法を説明するためのフローチャート。
【図９】フィッティング関数の計算方法を説明する為のグラフ。
【図１０】実施形態の効果を評価するために用いたＭＯＳＦＥＴ回路の回路図。
【図１１】第１の実施形態の効果を示す図で、ｐＭＯＳのＮＢＴＩ，ホットキャリア、ｎＭＯＳのホットキャリアの各々におけるΔＶth、ΔＩD／ＩDを、従来の方法で得られた値との比で表わしたグラフ。
【図１２】第１の実施形態における、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの劣化による出力波形の立ち上がりと立下りの遅れを、劣化前と１５年後をシミュレーションで比較した図。
【図１３】第１の実施形態の効果を評価するために用いたインバータ回路の回路図である。
【図１４】従来技術で、回路シミュレーションの起動時間がＣＰＵの計算時間を律束する様子を説明するための図。
【図１５】本実施形態が従来技術に比べて、ＣＰＵ使用時間が優れていることを示す図。
【図１６】第２の実施形態における劣化量の外挿方法を説明するためのフローチャート。
【図１７】第２の実施形態の外挿方法のフローチャート。
【図１８】第２の実施形態の効果を示す図で、ｐＭＯＳのＮＢＴＩ，ホットキャリア、ｎＭＯＳのホットキャリアの各々におけるΔＶth、ΔＩD／ＩDを、従来の方法で得られた値との比で表わしたグラフ。
【図１９】第２の実施形態における、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの劣化による出力波形の立ち上がりと立下りの遅れを、劣化前と１５年後をシミュレーションで比較した図。
【図２０】デューティ比を説明する為のグラフ。
【図２１】ＭＯＳＦＥＴを用いた回路例。
【図２２】ＤＣ評価に用いた単体ＭＯＳＦＥＴのシンボル図。
【発明を実施するための形態】
【００１９】
実施形態の説明に先立ち、前述のデューティ比についてより詳細に説明する。回路の動作保障を行うためにも、回路内のＭＯＳＦＥＴに対するＢＴＩやホットキャリア劣化は信頼性上重要な問題となる。しかしながら、回路内のＭＯＳＦＥＴの信頼性を直接評価することは困難であるので、式（１）で定義されるデューティ比を用いて設計が行われてきた。
【００２０】
ΔVth_circuit(t) = ΔVth_dc(t×Duty Ratio)         （１）
ここでΔVth_circuit(t)は回路内に存在するｎＭＯＳＦＥＴまたはｐＭＯＳＦＥＴの時刻ｔにおける閾値電圧シフト、ΔVth_dc(t)は単体のｎＭＯＳＦＥＴまたはｐＭＯＳＦＥＴに対するＤＣ条件下での閾値シフト量である。
【００２１】
図２０は式（１）の関係を模式的に示したものである。例えば図２１に示す回路におけるｐＭＯＳ１のＮＢＴＩ劣化に着目した場合、実線が図２２に示す単体ｐＭＯＳＦＥＴに対してＮＢＴＩ信頼性試験を行ったときの時刻tでの閾値シフト量 ΔVth_dc(t)となる。定常的にストレス電圧がｐＭＯＳＦＥＴに印加されているので、閾値シフト量は時間に対して単調に増加する。
【００２２】
一方、点線が図２１の回路に適当な波形を入力したときのＮＢＴＩによるｐＭＯＳ１の閾値シフト量 ΔVth_circuit(t)になる。回路にはＡＣ波形が入力されるため、ｐＭＯＳ１へのストレス電圧が印加されていない時間帯が存在する。そのため、閾値シフト量は時間に対して基本的に階段状に増加していく。デューティ比とは、回路内のＭＯＳＦＥＴ劣化量を ΔVth_dcで表現する際に用いる変換係数に相当する。
【００２３】
なお、式（１）は閾値電圧シフトに関するデューティであるが、電流劣化率に関しても同様の手法でデューティが定義される。また、他の劣化現象に関しても同様である。従来の回路設計では、一定時間経てばデューティ比は一定値になると仮定して、実測から求められるΔVth_dc(t)と組み合わせることで長時間、例えば１５年経ったあとのΔVth_circuit(t)を計算する。
【００２４】
ただし、回路設計者がΔVth_circuit(t)を見積もれるのは、単純な回路に単純な波形が入力されたときに限られる。さらにtの範囲も、動作保障年月に比べて短い時間しか知ることができない。そこで、実際の回路に対してＳＰＩＣＥなどの回路シミュレーションを行い、得られた各ＭＯＳＦＥＴに対する端子電圧、端子電流の情報からΔVth_circuit(t)を予測する「回路信頼性シミュレーション技術」が用いられるようになってきた。本発明は、これを発展させ、回路素子の劣化に伴い生じる回路の動的変化を劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を短時間で予測することが可能な半導体回路劣化シミュレーション方法、そのコンピュータプログラ媒体を提供する。
【００２５】
以下、本発明の実施の形態について、詳細に説明する。
【００２６】
（第１の実施形態）
まず、本実施形態におけるＭＯＳＦＥＴの閾値電圧シフトおよび電流劣化率の計算方法と、それを回路シミュレーションに反映させる方法を述べる。  
本実施形態では、ＢＴＩおよびホットキャリア劣化に伴う閾値電圧シフトΔＶthのほかに、電流劣化率ΔＩD／ＩD から劣化量を計算している。閾値電圧シフトに加えて電流劣化率を用いるのは、劣化による移動度低下の影響を考慮するためである。
【００２７】
ＢＴＩやホットキャリアによる閾値電圧シフト、電流劣化率はストレス電圧をかけるほど増加するので、時間の関数として表現することが可能である。その関数形状は様々であるが、例えば、式（２）や式（３）のような形を用いることができる。
【００２８】
ΔＶｔｈ＝Ａ×ｔＢ≡Ｆ（ｔ）                         （２）
ΔＩＤ／ＩＤ＝Ｃ×ｔＤ≡Ｇ（ｔ）                         （３）
なお、パラメータＡ〜Ｄは端子電圧や端子電流の関数であり、ＤＣ条件下の信頼性評価試験の結果からモデリングされている。また、電流劣化率は劣化前におけるＶG＝ＶD＝ＶDD（ｎＭＯＳ）またはＶSS（ｐＭＯＳ）でのドレイン電流と、ストレス電圧が時間tの間印加されたときのドレイン電流量との比率
ΔＩＤ／ＩＤ＝ΔＩＤ（ｔ）／ＩＤ（０）                   （４）
としている。
【００２９】
回路内の各ＭＯＳＦＥＴの劣化量は、端子電圧や端子電流の情報をもとに計算されるが、図２０に示すように、回路内の各ＭＯＳＦＥＴの閾値電圧シフトや電流劣化率は常に進行するとは限らない。そのため、Ｆ（ｔ）やＧ（ｔ）を回路信頼性シミュレーションに直接組み込むことはできない。そこで、時刻tにおける閾値電圧シフトや電流劣化率はＭＯＳＦＥＴにストレス電圧が実効的に印加された時間Duty×t（≡ｔeff）で表現されるとして、以下のような方法に従って劣化量を計算した。
【００３０】
・閾値電圧シフト
ｔeff_dvth＝Ｆ-1（ΔＶth(t)）                         （５）
ΔVth(t+δt)=ΔVth(t)+dF/dt(teff_dvth)×δt             （６）
・電流劣化率
ｔeff_dld＝Ｇ−１（ΔＩD／ＩD(ｔ)）               （７）
ΔID0/ID(t+δt)=ΔID/ID(t)+dG/dt(teff_dld)×δt  （８）
ＭＯＳＦＥＴの劣化が進行しない条件ではｄＦ／ｄｔやｄＧ／ｄｔが０、劣化が進行する条件ではｄＦ／ｄｔやｄＧ／ｄｔが０ではない値となるため、ｔ＋δｔでの劣化量を精度よく見積もることができる。
【００３１】
このような方法で計算された閾値電圧シフトと電流劣化率は、図１に示す方法を用いた回路シミュレーションに反映させている。図１は第１の実施形態に係る回路劣化シミュレーション方法を説明する為の模式図で、（ａ）はＭＯＳＦＥＴの動的劣化量を表現する関数の説明図であり、（ｂ）はこの関数を電圧源としてＭＯＳＦＥＴのゲート電極に直列に挿入する様子を示している。本実施形態では、閾値電圧シフトも電流劣化もフラットバンド電圧をシフトさせる現象と考え、劣化量に相当する電圧源をゲート電極に挿入している。閾値電圧シフトは直接電圧源として、電流劣化率は
ΔＶth,gm(t)＝ΔＩD(t)／ｇｍ(0)                       （９）
ΔＩD(t)＝ΔＩD／ＩD(t)×ＩD(0)                       （１０）      
ｇｍ(0)＝ｄＩD／ｄＶG（0）                           （１１）
と電圧源に変換している。
【００３２】
ただしデータ定義の都合上、電流劣化率のデータには、閾値電圧シフトの影響が含まれてしまっている。また、電流劣化率のデータは、あくまでＶG＝ＶD＝ＶDDあるいはＶSSでの劣化データである。そこで、実際には式（１２）と式（１３）に則ってΔＶth,shift（以下、ΔＶth,shiftをΔＶth,shと略記する。）とΔＶth,gmからΔＶを計算し、劣化を表す電圧源としてを用いている。これにより閾値電圧シフトの影響を２重にカウントすることなく、任意のゲート電圧に対する劣化量を表現することができる。なお、式（１２）と式（１３）はｎＭＯＳＦＥＴに対する式であるが、ｐＭＯＳＦＥＴに関しても同様の計算を行っている。なお、Ｖthは劣化前のＭＯＳＦＥＴの閾値電圧である。
【００３３】
ＶG−Ｖth−ΔＶth,sh＜０のとき
ΔＶ＝ΔＶth,sh                               （１２）
ＶG−Ｖth−ΔＶth,sh＞０のとき
ΔＶ＝ΔＶth,sh＋（ΔＶth,gm−ΔＶth,sh）×
（ＶG−Ｖth−ΔＶth,sh）／（ＶDD−Ｖth−ΔＶth,sh）     （１３）
また、回路シミュレーションで過渡解析が行われる間ΔＶは、図２にΔＶ1、ΔＶ2、…、ΔＶ100などと示すように動的に変化する特徴を持つ。これは本実施形態固有の特徴であり、前述の特許文献２などの公知技術では過渡解析であっても劣化量は時間によらず一定値となる（ΔＶave）。例えば、劣化初期は劣化量の時間変化が非常に大きいので、本実施形態と公知技術による計算結果の違いは明確に表れ、本実施形態の方がより高精度なシミュレーションができる。但し、このような「時間変化する電圧源」は特殊な機能ではなく、一般的な回路シミュレーションでは標準的に備えられている機能である。
【００３４】
すなわち、ｔ＝ｔi〜ｔi＋ｄｔでの回路信頼性シミュレーションにおいて、公知技術では「ｔ＝０〜ｔiの間ＭＯＳＦＥＴは劣化するが、シミュレーションを行うｔ＝ｔi〜ｔi＋ｄｔの間は劣化しない」としているのに対し、本実施形態では「シミュレーションを行うｔ＝ｔi〜ｔi＋ｄｔも同様に劣化する」と考えている。
【００３５】
本実施形態のシミュレーション手順を説明する前に、特性劣化の計算方法を図３の概念図を用いて説明する。本実施形態では、劣化に伴うＭＯＳＦＥＴのデューティ比変動の影響を動的に回路シミュレーションにフィードバックできることを特徴として持つ。しかしながら、この特徴を有効に活用しつつ、例えば１５年後の回路特性を把握するためには、１５年分の回路信頼性シミュレーションを行わなければならず、多大なシミュレーション時間を要する。
【００３６】
そのため、本実施形態では「ｔ＝ｔi 〜ｔi＋ｄｔにおける短時間の回路信頼性シミュレーション」と「外挿によるｔ＝ｔi+1でのＭＯＦＥＴ劣化量の予測」を交互に繰り返すことによって、シミュレーション時間の大幅な短縮を実現している。回路信頼性シミュレーションを行う時刻ｔ＝ｔi+1をt＝ｔiに対してどのように定めるかは任意であるが、例えば本実施形態では式（１４）に従って定めている。
【００３７】
ｔi+1＝（ｔi＋ｄｔ）×Factor       （Factor＞０）       （１４）
Factorは、シミュレーションの要求精度に応じて、適当な数字を選定すればよい。
【００３８】
図４は、本実施形態の構成と全体の流れを示す概念図である。本実施形態の機能を、便宜的にプリプロセッサ（Pre-processor）１１、メインプロセッサ（Main-processor）１２、そしてポストプロセッサ（Post-processor）１３の３つのプロセッサにより分けて説明する。
【００３９】
プリプロセッサ１１にてユーザーが用意した回路シミュレーション入力ファイル１を、回路信頼性シミュレーションに適した状態に加工して、入力ファイル２を作成する。入力ファイル１は通常の回路シミュレーション入力ファイルであり、入力ファイル２は入力ファイル１を回路信頼性評価用にフォーマットを変更したものである。
【００４０】
メインプロセッサ１２では、ＳＰＩＣＥなどの回路シミュレーションと、その結果と劣化計算を行なうデバイスの条件（リスト）ファイル４、劣化計算用パラメータファイル６からの読み込みとに基づいた各ＭＯＳＦＥＴ劣化量の計算とを夫々１回、若しくは交互に行う。この「計算を行う機能」は新たに考案された仕組みであり、これにより計算精度が向上するとともに、劣化に伴う各ＭＯＳＦＥＴ端子電圧、端子電流の変化を動的（時間関数的）に劣化量計算に反映させることができる。
【００４１】
メインプロセッサ１３の結果（閾値電圧シフト、電流変化率等）を反映した入力ファイル３を作成し、回路シミュレーションにフィードバックする。その後、ポストプロセッサ１３にて外挿処理を行い、ポストプロセッサ１３の結果を反映した条件ファイル５を条件ファイル４に入れ替えて、デバイス劣化量の読み込みにフィードバックする。
【００４２】
デバイス劣化を読み込んだ回路シミュレーションを再度実施し、これを繰り返して所望の寿命時間まで達したら、出力ファイル８を出力して作業を終了する。
【００４３】
図５は、プリプロセッサでの作業手順を示すフローチャートである。図４の参照番号も引用しつつ説明する。まず、ステップ１（Ｓ１）にてユーザーが用意した回路シミュレーションの入力ファイル１を読みこみ、ステップ２（Ｓ２）にて入力ファイル1内にあるＭＯＳＦＥＴの情報を抽出する。そして、Ｓ２にて抽出された全てのＭＯＳＦＥＴのゲート電極に対して、図１で述べたＭＯＳＦＥＴの劣化を表現する電圧源を挿入した入力ファイル２を作成する（Ｓ３）。ただし、この段階では各ＭＯＳＦＥＴは劣化していないので、閾値電圧シフトならびに電流劣化を表現するΔＶth,shとΔＶth,gmはいずれも０Ｖである。
【００４４】
それと同時にステップ４（Ｓ４）にて、Ｓ２にて抽出されたＭＯＳＦＥＴの名前、適用する劣化モデル（本実施形態ではＢＴＩまたはホットキャリア）、計算の初期値として用いるΔＶth,shとΔＶth,gmが記述されたリストファイル４が作成される。このリストファイル４に記述されたＭＯＳＦＥＴが、本実施形態では劣化するＭＯＳＦＥＴの対象として扱われる。
【００４５】
通常はこのままメインプロセッサ１２への処理に移行するが、シミュレーション目的によっては回路内の一部のＭＯＳＦＥＴのみを劣化させたい場合がある。例えば、回路内のどのＭＯＳＦＥＴが回路全体の劣化に最も寄与するか、などの感度解析を行う場合である。その場合、Ｓ４にて作成されたリストから劣化させないＭＯＳＦＥＴの名前を削除する。
【００４６】
また、ΔVth,shとΔVth,gmの初期値を修正することも可能である。これにより、ある程度劣化が進行した状態をｔ＝０としたシミュレーションが可能になる。ただし、ここはユーザーが手動で行う必要がある。これをステップ５（Ｓ５）とする。
【００４７】
メインプロセッサ１２での作業手順を示すフローチャートを図６に示す。まずステップ１１（Ｓ１１）にてＳ３で作成した入力ファイル２と回路シミュレーション用のパラメータを読み込み、ステップ１２（Ｓ１２）にてｔ＝ｔi 〜ｔi＋ｄｔ（ｔi ＝０を含む）の回路シミュレーションを行う。Ｓ１１〜Ｓ１２が既存の回路シミュレーション本体の機能であり、これにより回路内各ＭＯＳＦＥＴの端子電圧、端子電流の情報が出力される。
【００４８】
その後ステップ１３（Ｓ１３）にてシミュレーション結果の出力ファイル７を読み込むと共に、ステップ１４（Ｓ１４）にてＭＯＳＦＥＴ劣化量計算用のパラメータファイル６とＳ４にて作成された条件ファイル４を読み込む。Ｓ１４で読み込む劣化量計算用パラメータとは、例えば式（２）と式（３）で用いられているパラメータＡ〜Ｄであり、公知技術で使用されるパラメータ数に比べて非常に少ない（例えば、”An integrated Modeling Paradigm of Circuit Reliability for 65 nm CMOS Technology” by Wenping Wang et al., IEEE 2007 CICC 参照）。
【００４９】
次にステップ１５（Ｓ１５）にて、各ＭＯＳＦＥＴに対して各劣化モデルに対する閾値電圧シフトΔＶthと電流劣化率ΔＩD／ＩDを計算する。そしてステップ１６（Ｓ１６）にて、図１に示した方法に則って閾値電圧シフトΔＶthと電流劣化率ΔＩD／ＩDをΔＶth,shとΔＶth,gmに換算し、これらを反映した入力ファイル３を作成する。
【００５０】
最後にステップ１７（Ｓ１７）にて入力ファイル２と入力ファイル３に記述されたΔＶth,shとΔＶth,gmが一致するか収束判定を行う。変動量が大きければステップ１８（Ｓ１８）にて入力ファイル３の名前を入力ファイル２に変更し、再度Ｓ１１以降の処理を行う。変動量が十分に小さければ収束したと判断し、ｔ＝ｔi 〜ｔi＋ｄｔ（ｔi ＝０を含む）の回路信頼性シミュレーションを終了し、ポストプロセッサ１３による処理へ移行する。
【００５１】
ここで注意すべきは、最初にプリプロセッサ１１で読み込まれたとき、劣化量の記述が無いので、条件ファイル４でのΔＶthは０である。メインプロセッサ１２での作業が行われて入力ファイル３の内容が入力ファイル２にフィードバックされると、何かしらの値が入るので、劣化量の計算の結果ΔＶthに何かしらの値が入る。このフィードバックが繰り返されることにより、その時点（ｔ＝ｔi〜ｔi＋ｄｔ）でのΔＶthの動的劣化量が決定される。
【００５２】
次に、ポストプロセッサ１３での作業の手順を示すフローチャートを図７に示す。ｔ＝ｔi 〜ｔi＋ｄｔまでの回路信頼性シミュレーションが終了しているとき、ｔ＝０〜０＋ｄｔ、ｔ1 〜ｔ1＋ｄｔ、ｔ2 〜ｔ2＋ｄｔ、……、ｔi 〜ｔi＋ｄｔにおける閾値電圧シフトΔＶthと電流劣化率ΔＩD／ＩDのデータが既に保存されている。そこで、ステップ２１（Ｓ２１）にてこれら全てのデータを最初に読み込む。
【００５３】
次に、ステップ２２（Ｓ２２）にて、Ｓ２１で読み込んだ時刻ｔi＋ｄｔの情報と式（１４）からｔi+1を決定する。そして、Ｓ２１とＳ２２で得られた情報からｔ＝ｔi+1における各ＭＯＳＦＥＴの劣化モデルごとの閾値電圧シフトΔＶthと電流劣化率ΔＩD／ＩDを外挿予測する（Ｓ２３）。なお、具体的な外挿方法については後述する。
【００５４】
ついでステップ２４（Ｓ２４）にて、外挿結果を記述した条件ファイル５を作成する。条件ファイル５の内容は、具体的には抽出されたＭＯＳＦＥＴの名前、適用される劣化モデル、ｔ＝ｔi+1での閾値電圧シフトΔＶthと電流劣化率ΔＩD／ＩDである。そしてステップ２５（Ｓ２５）にて、ｔ＝ｔi とユーザーによって指定された時刻ｔfinal、例えば１５年後との大小関係を比較して、１５年に未達であればメインプロセッサ１２による処理へと戻る。このとき、Ｓ２４にて条件ファイル５に記述されたｔ＝ｔi+1ででの劣化量は、メインプロセッサのステップ１４に戻って、改めて読み込まれてＳ１５の劣化量計算に用いられることになる。ｔ＝ｔi がｔfinalに達していれば、出力ファイル８を出力して作業は終了となる。
【００５５】
図８に、本実施形態のステップ２３（Ｓ２３）にて用いられる劣化量の外挿方法に関するフローチャート図を示す。図７で説明したように、ｔ＝０〜ｔi〜ｔi＋ｄｔにおける劣化量（閾値電圧シフトΔＶthまたは電流劣化率ΔＩD／ＩDデータ）とｔi+1が外挿用のデータとして入力される。
【００５６】
本実施形態では、最小二乗法を用いてこれらのデータに対するフィッティング関数を導出し、それを用いてｔ＝ｔi+1での劣化量を予測する。ただし、フィッティング関数導出に当たってはｔ＝０〜δtをフィッティングの対象から外している。これは図９に示すように、劣化初期のデータまで含めるとフィッティングの精度が低下する場合があるためである。
【００５７】
本実施形態で示したシミュレーション方法の効果を確認するために、図１０に示す回路に対して回路信頼性シミュレーションを行なった。図１１は、実施形態により求められた図１０のｎＭＯＳＦＥＴまたはｐＭＯＳＦＥＴ２１の１５年後の閾値シフトと電流劣化率を、従来の方法により求められた閾値シフトと電流劣化率に対する比率として示したものである。なお、ｎＭＯＳＦＥＴの劣化量を計算するときにはｎＭＯＳＦＥＴのみを劣化させている。これはｐＭＯＳＦＥＴ２２の劣化によって生じる端子電圧、端子電流の変化がｎＭＯＳＦＥＴ２１の劣化量を変調させないようにするためである。ｐＭＯＳＦＥＴ２１の劣化量計算についても同様である。
【００５８】
従来方法では、基本的に「理想状態の端子電圧、端子電流から劣化量を見積もる」という方法を用いている。すわなち、各ＭＯＳＦＥＴの劣化量は独立に計算されている。これと比較するために、本実施形態の効果を評価する際にも、ｎＭＯＳＦＥＴまたはｐＭＯＳＦＥＴの劣化のみを考慮した。
【００５９】
図１１に示すように、本実施形態により計算される劣化量は従来の方法と比べて小さいことがわかる。これは本実施例が劣化に伴ってデューティ比が劣化する様子を適切にシミュレーションに反映させることができるためである。
【００６０】
図１２は、本実施形態により得られた１５年後の回路特性である。ここではｐＭＯＳＦＥＴ２１とｎＭＯＳＦＥＴ２２との劣化両方を考慮して、シミュレーションしている。ｐＭＯＳＦＥＴ２１およびｎＭＯＳＦＥＴ２２の劣化による、出力波形の立ち上がりと立ち下がり時間の遅延が確認できる。
【００６１】
ここで、本実施形態が公知技術に比較して、作業時間が改善されていることを例をあげて説明する。公知技術で最も予測精度の良い計算手法（例えば、特許文献２の手法）では、時間ｔ＝０〜ｔendでの回路信頼性シミュレーションを行なうにあたり、計算区間を［０，ｔ1］，［ｔ1，ｔ1＊２］，［ｔ1＊２，ｔ1＊３］，……，［ｔend−ｔ1，ｔend］に分割する。そして、各区間の計算が終わるごとに劣化パラメータを更新する。しかしながら、公知技術で本実施形態と同等の予測精度を得るためには区間を細かく分割する必要があり、その結果現実的な時間でシミュレーションを行なうことができない。
【００６２】
例えば、図１３に示す回路に対して、ｔ＝０〜１０００ｎｓの回路信頼性シミュレーションを行なう場合を考える。本実施形態では、劣化量を動的にフィードバックすることができるので、最低限必要な回路シミュレーションの回数は１回である。この評価を行なうにあたり、比較例と同一条件とするために、メインプロセッサ内は１回とした。
【００６３】
一方、公知技術では劣化量予測精度向上のためにｔ1 を細かくする必要がある。ｔ1 が小さくなるほど一つの区間あたり要するＣＰＵ処理時間は減ると期待されるが、実際は図１４に示すようにＣＰＵ時間は一定値に漸近する。これは、ＣＰＵ時間が回路シミュレーションの起動時間で律速されるようになるためである。  
さらに、ｔ1 を細かくすると、回路シミュレーションを何度も再起動する必要があり、それだけでも膨大な時間を消費することに留意すべきである。
【００６４】
図１５は、公知技術にてｔ＝０〜１０００ｎｓの回路シミュレーションを行なうのに必要な全ＣＰＵ時間のｔ1 依存性を示している。図１４で述べた要因によって、ｔ＝０〜１０００ｎｓのの回路信頼性シミュレーションを行なうのに１０，０００秒以上の時間がかかることが分かる。一方、本実施形態における所要ＣＰＵ時間は１０秒強である。
【００６５】
このように本実施形態のシミュレーション時間が短いのは、ＭＯＳＦＥＴの劣化を回路シミュレーションのパラメータ変更ではなく、時刻ｔに対して動的に変化する電圧源として考慮しているためである。
【００６６】
前述のように、本実施形態においては、劣化計算が時間の関数で表現されている。その決定方法として、実験からバイアス条件依存性を測定し、フィッティング関数（例えば、ｙ＝ＡｔB）を仮定する。そして、ＡやＢを電圧や電流の関数として求める。但し、ＡやＢの関数形状は特に決まっているわけではなく、実測を再現するように、適切な関数を選ぶ。なお、フィッティング関数は、上記に限られるものでなく、種々変更することができる。
【００６７】
また、本実施形態では、劣化計算ごとにパラメータを用意するのではなく、電圧源という形式で劣化を表現するので、回路シミュレーションモデルの枠組みによらず用いることができる。
【００６８】
このように、第１の実施形態によれば、フィッティング関数を用いて、劣化を時間の関数とし、回路シミュレーションと劣化の計算を交互に行なうことにより、回路素子の劣化に伴い生じる回路の動的変化を劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を短時間で予測することが可能となる。
【００６９】
（第２の実施形態）
第２の実施形態の劣化シミュレーション方法は、外挿方法以外は第１の実施形態と同じなので、外挿方法についてのみ記述する。  
第２の実施形態では、図２０に示したデューティ比を用いた外挿方法を用いている。回路内のＭＯＳＦＥＴに対してデューティ比を計算すると、一般的に図１６のような振る舞いを示す。デューティ比は劣化初期には大きく振動するが、次第に一定値に漸近するようになる。本実施形態ではこの特徴を利用している。
【００７０】
本実施形態における外挿方法に関するフローチャートを、図１７に示す。図１６で説明したように、ｔ＝０〜ｔi＋ｄｔにおける劣化量（閾値電圧シフトΔＶthまたは電流劣化率ΔＩD／ＩD）データとｔi+1が外挿用のデータとして入力される。次にステップ４１（Ｓ４１）にてＭＯＳＦＥＴ劣化量計算用にパラメータファイル７を読み込み、ステップ４２（Ｓ４２）にて、デューティ比計算の際に参照するＤＣストレス条件下における、単体ＭＯＳＦＥＴのｔ＝０〜ｔi＋ｄｔでの劣化量を計算する。
【００７１】
次にステップ４３（Ｓ４３）にてｔ＝ｔi＋ｄｔ−δｔ’〜 ｔi＋ｄｔにおけるデューティ比の平均値を計算する。ここで得られたデューティ比が外挿される時間ｔ＝ｔi＋ｄｔ〜 ｔi+1の間保存されると仮定すれば、このデューティ比とｔ＝ｔi+1でのＤＣストレス条件下における単体ＭＯＳＦＥＴの劣化量の積から、回路内のＭＯＳＦＥＴのｔ＝ｔi+1における劣化量を予測することができる。
【００７２】
なお、デューティ比の計算の際にｔ＝ｔi〜 ｔi＋ｄｔではなくｔ＝ｔi＋ｄｔ−δｔ’〜 ｔi＋ｄｔを用いるのは、図１６に示すように、場合によってはｔ＝ｔi〜ｔi＋ｄｔ−δｔ’のデューティ比が大きく振動してしまうためである。また、デューティ比は、時間ｔ＝ｔi ＋ｄｔ−δｔ’〜ｔi ＋ｄｔでの読み取り劣化量の平均値を、ＤＣ劣化量のうち時間ｔ＝ｔi ＋ｄｔ−δｔ’〜ｔi ＋ｄｔにおける劣化量で除したものである。
【００７３】
第２の実施形態では、プリプロセッサ、メインプロセッサでの作業は第１の実施形態と同じであり、プリプロセッサでの外挿法が異なるだけなので、第１の実施形態で述べた作業時間の効率向上は、同様に奏することができる。
【００７４】
図１８は、本実施形態により計算される劣化量と従来の方法と比べたグラフであるが、殆ど差が無い。これは、ｔi〜ｔi＋ｄｔの結果から、ｔi+1での外挿量を計算するにあたり、デューティ比を一定と仮定しているためと思われる。従って、精度向上の効果は得られないものの、作業時間の効率向上は、第１の実施形態と同様に得ることができる。
【００７５】
さらに、第２の実施形態の外挿方法は、第１の実施形態の外挿方法に比べて、外挿処理時の頑健性に優れているという特徴がある。第１の実施形態のシミュレーションは、回路には周期的な波形を入力して劣化が時間と共に増加する場合（ｙ＝ＡｔBで増加）を考えているが、何かしらの原因で、想定しない振る舞いをした場合（ｙ＝ＡｔBで増加しない場合）、外挿値は不自然な値となる。  
これに対し、デューティ比を用いた外挿方法では、不自然な値が発生せず、妥当な外挿結果を得ることができる。
【００７６】
図１９は、本実施形態により得られた１５年後の回路特性である。ここではｐＭＯＳＦＥＴ２１の劣化とｎＭＯＳＦＥＴ２２の劣化と両方を考慮して、シミュレーションしている。ｐＭＯＳＦＥＴ２１およびｎＭＯＳＦＥＴ２２の劣化による、出力波形の立ち上がりと立ち下がり時間の遅延が確認できる。
【００７７】
なお、上記の第１及び第２の実施形態で説明した手法は、コンピュータに実行させることができるプログラムとして、例えば磁気ディスク、ＣＤ、ＤＶＤ，およびＭＯ等の光ディスク、あるいは半導体メモリ等の記録媒体に書き込んで各種装置に適用したり、通信媒体により伝達して各種装置に適用したりすることができる。
【００７８】
また、上記実施形態では、ＭＯＳＦＥＴの劣化モデルとしてＢＴＩとホットキャリア劣化を導入した場合について説明した。しかし、これは本発明はこれに限られるものではなく、デバイスの端子電圧や端子電流でモデルが記述さえすれば、他の劣化モデル（例えばＴＤＤＢ破壊など）を導入することも可能である。
【符号の説明】
【００７９】
１…入力ファイル１、２…入力ファイル２、３…入力ファイル３、４…劣化計算を行なうデバイスのリストファイル、５…ポストプロセッサの結果を反映したリストファイル、６…劣化計算用パラメータファイル、７…回路シミュレーションの出力ファイル、８…ポストプロセッサの出力ファイル、１１…プリプロセッサ、１２…メインプロセッサ、１３…ポストプロセッサ、２１…ｐＭＯＳＦＥＴ、２２…ｎＭＯＳＦＥＴ、３１…インバータ回路
【図１】
2010225056.tif 000003
【図２】
2010225056.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010225056.tif 000010
【図９】
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【図１０】
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【図１１】
2010225056.tif 000013
【図１２】
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【図１３】
2010225056.tif 000015
【図１４】
2010225056.tif 000016
【図１５】
2010225056.tif 000017
【図１６】
2010225056.tif 000018
【図１７】
2010225056.tif 000019
【図１８】
2010225056.tif 000020
【図１９】
2010225056.tif 000021
【図２０】
2010225056.tif 000022
【図２１】
2010225056.tif 000023
【図２２】
2010225056.tif 000024
【手続補正書】
【提出日】平成21年12月21日(2009.12.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
上記の課題を解決するために、本発明の半導体回路劣化シミュレーション方法は、ＭＯＳＦＥＴを含む回路の回路劣化シミュレーション方法であって、複数のＭＯＳＦＥＴを含む回路を記述した第１の入力ファイルにおいて、前記複数のＭＯＳＦＥＴの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第２の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第１の劣化計算用条件ファイルを作成し、前記第２の入力ファイルに対し第１の回路シミュレーションを実施し、前記第１の劣化計算用条件ファイルを用いて、前記複数のＭＯＳＦＥＴの、時刻ｔi （ｔi＝０を含む）から微小時間ｄｔ経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第３の入力ファイルを作成し、前記第３の入力ファイルに基づき、時間ｔi+1（但し、ｔi+1−ｔi＞ｄｔ）における動的変動量を外挿により予測計算して第２の劣化計算用条件ファイルを作成し、前記第２の劣化計算用条件ファイルの内容で、前記複数のＭＯＳＦＥＴの、ｔi+1〜ｔi+1＋ｄｔの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第２の回路シミュレーションを実施し、前記ｔi がシミュレーション目標時間ｔfinalに到達するまで、前記外挿による予測計算から前記第２の回路シミュレーションまでを繰り返し、前記ｔi が前記ｔfinalに到達したら、前記第２の回路シミュレーションを反映した出力ファイルを出力して作業を終了することを特徴とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
メインプロセッサ１２の結果（閾値電圧シフト、電流変化率等）を反映した入力ファイル３を作成し、回路シミュレーションにフィードバックする。その後、ポストプロセッサ１３にて外挿処理を行い、ポストプロセッサ１３の結果を反映した条件ファイル５を条件ファイル４に入れ替えて、デバイス劣化量の読み込みにフィードバックする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
本実施形態における外挿方法に関するフローチャートを、図１７に示す。図７で説明したように、ｔ＝０〜ｔi＋ｄｔにおける劣化量（閾値電圧シフトΔＶthまたは電流劣化率ΔＩD／ＩD）データとｔi+1が外挿用のデータとして入力される。次にステップ４１（Ｓ４１）にてＭＯＳＦＥＴ劣化量計算用にパラメータファイル７を読み込み、ステップ４２（Ｓ４２）にて、デューティ比計算の際に参照するＤＣストレス条件下における、単体ＭＯＳＦＥＴのｔ＝０〜ｔi＋ｄｔでの劣化量を計算する。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
ＭＯＳＦＥＴを含む回路の回路劣化シミュレーション方法であって、
複数のＭＯＳＦＥＴを含む回路を記述した第１の入力ファイルにおいて、前記複数のＭＯＳＦＥＴの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第２の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第１の劣化計算用条件ファイルを作成し、
前記第２の入力ファイルに対し第１の回路シミュレーションを実施し、前記第１の劣化計算用条件ファイルを用いて、前記複数のＭＯＳＦＥＴの、時刻ｔi （ｉ＝０以上の整数）から微小時間ｄｔ経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第３の入力ファイルを作成し、
前記第３の入力ファイルに基づき、時間ｔi+1（但し、ｔi+1−ｔi＞ｄｔ）における動的変動量を外挿により予測計算して第２の劣化計算用条件ファイルを作成し、
前記第２の劣化計算用条件ファイルの内容で、前記複数のＭＯＳＦＥＴの、ｔi+1〜ｔi+1＋ｄｔの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第２の回路シミュレーションを実施し、
前記ｔi がシミュレーション目標時間ｔfinalに到達するまで、前記外挿による予測計算から前記第２の回路シミュレーションまでを繰り返し、
前記ｔi が前記ｔfinalに到達したら、前記第２の回路シミュレーションを反映した出力ファイルを出力して作業を終了する、
を含む半導体回路劣化シミュレーション方法。