(57)【要約】【課題】ＭＨｚオーダー以下のサージを吸収するように設計された従来の保護回路が想定していないＣＤＭのようなＧＨｚオーダーの高速なサージに対して電位上昇を抑制し、入力容量が小さく耐量値が低くなる傾向にある素子を劣化や破壊から守るための保護回路を提供する。【解決手段】Ｔｒ７のドレイン電極は、Ｔｒ５のドレイン電極１９ｂと共有され、ラインＬ１に接続されている。また、Ｔｒ７のソース電極１９ａは、Ｔｒ５のゲート電極と接続され、ラインＬ２に接続されている。一方、Ｔｒ８のドレイン電極は、Ｔｒ７のソース電極１９ａと共有され、Ｔｒ５のゲート電極と接続されている。また、Ｔｒ８のソース電極は、ＧＮＤ端子２８の電位を伝達するラインＬ３に接続されている。さらに、Ｔｒ７およびＴｒ８のゲート電極は、ともにラインＬ３に接続されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
入射光を信号電荷に変換する光電変換素子と、前記光電変換素子によって生成された信号電荷を信号電圧に変換するフローティングディフュージョン部と、前記フローティングディフュージョン部によって生成された信号電圧を増幅する出力アンプとを備えた固体撮像装置に用いられる保護回路であって、
前記固体撮像装置の所望の保護対象素子の電源電位側の電極または接地電位側の電極を共有する第１の保護素子を有する保護回路。
【請求項２】
前記保護対象素子は前記光電変換素子から前記フローティングディフュージョン部への前記信号電荷の排出を制御するリセットトランジスタである請求項１に記載の保護回路。
【請求項３】
前記第１の保護素子のドレイン領域と前記リセットトランジスタのドレイン領域は共用されている請求項２に記載の保護回路。
【請求項４】
第２の保護素子を備え、
前記第１の保護素子のソース領域と前記第２の保護素子のドレイン領域は共用されている請求項３に記載の保護回路。
【請求項５】
前記第１の保護素子のソース領域と前記第２の保護素子のドレイン領域は前記リセットトランジスタのゲート領域に接続されている請求項４に記載の保護回路。
【請求項６】
前記第１の保護素子のドレイン電極は前記リセットトランジスタの電源側の電極と共用され、
前記第１の保護素子のゲート電極、前記第２の保護素子のゲート電極および前記第２の保護素子のソース電極は接地電位と接続されている請求項５に記載の保護回路。
【請求項７】
請求項１〜６のいずれかに記載の保護回路を備えた固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子の保護回路に関し、特に、高速サージの保護回路に関する。
【背景技術】
【０００２】
特許文献１では、電荷結合によって映像信号を時系列的信号として出力するＣＣＤイメージセンサーが、ＶＤＤ端子と、ピクセルで生成した電荷が電圧に変換された後、電圧がＶＤＤ端子に放出されることを制御するリセットゲートと、リセットゲートとＶＤＤ端子との間に分岐して形成され、ＣＤＭによって帯電された電荷をバイパスさせるバイパス部と、を含んでいる。
【０００３】
特許文献２の図４では、Ｐ型Ｓｉエピ成長層２１にＮウエル２２が形成され、ゲート酸化膜２３上にゲート電極２４ａ〜ｄが形成されて複数個のＭＯＳダイオードが構成されている。また、Ｎ+ 拡散層からなるリセットドレイン２５およびフローティング・ディフュージョン２６、並びにリセット・ゲート電極２７を備えたＭＯＳＦＥＴが形成されている。また、Ｎウエル２２よりも深く不純物濃度が高いＮ拡散層３０が形成されている。この中にはＮ拡散層３０より浅く不純物濃度が高いＮ+拡散層３１、および複数個のＰ+ 拡散層３２ａ〜ｅが形成されている。Ｎ+ 拡散層３１はリセット・ドレイン２５に接続され、Ｎ拡散層３０はＮウエル２２と同電位になっている。Ｐ+ 拡散層３２ａ〜ｄはゲート電極２４ａ〜ｄ、Ｐ+ 拡散層３２ｅはリセット・ゲート電極２７に接続されている。
【０００４】
特許文献３は、従来の入力端子用保護回路を示す回路図、従来の出力端子用保護回路を示す回路図を示している。特許文献４はＣＣＤイメージセンサの出力アンプの一例を示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２９８１７３号公報
【特許文献２】特開平７−２０２１７２号公報
【特許文献３】特開２００６−１８６３９９号公報
【特許文献４】特開２００３−１７４５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載のように、ＣＣＤ固体撮像素子の場合は、ピクセルで生成した電荷は、フローティングディフュージョン（浮遊容量）領域（ＦＤ領域）を経てソースフォロアによって電圧に変換された後、ＶＤＤ端子を介して放出される。このとき、電荷の放出を行うオン・オフ素子がリセットトランジスタである。
【０００７】
一方、電子機器で静電気が発生するモデルは大きく三つある。ＨＢＭ（human body model）とＭＭ（ machine model），ＣＤＭ（charged device model）である。ＣＣＤデバイスにおいては、特にリセットトランジスタのゲート端子のＣＤＭに対する耐量値が低くなる傾向があるため、ＣＤＭに対するリセットゲート端子の耐量値の向上が非常に重要である。
【０００８】
図６に示すような、ＲＳ端子やＧＮＤ端子のパッド付近に配置された従来の保護回路は、ＨＢＭやＭＭのようなＭＨｚオーダー以下のサージを吸収するように設計されており、ＣＤＭのようなＧＨｚオーダーの高速なサージに対して電位上昇を抑制し耐量値の低い素子、特にリセットトランジスタを劣化や破壊から守る静電保護回路が必要である。
【０００９】
この点、特許文献１では、ＶＤＤから侵入したサージに対する配慮はなされているが、ＧＮＤから侵入した高速サージに対する配慮はなされていない。また、特許文献２では、サージ電流を逃がす回路にウェルが使われているため、サージ経路のインピーダンスが高く、サージ経路をメタル配線のみで構成するのに比べ電位上昇しやすく、素子の劣化や破壊が生じる電圧に到達しやすくなるため好ましくない。
【００１０】
本発明は、ＣＤＭのようなＧＨｚオーダーの高速なサージに対して電位上昇を抑制し、入力容量が小さく耐量値が低くなる傾向にある素子、特にＲＳ端子を劣化や破壊から守るための保護回路を提供する。
【課題を解決するための手段】
【００１１】
本発明は、入射光を信号電荷に変換する光電変換素子と、光電変換素子によって生成された信号電荷を信号電圧に変換するフローティングディフュージョン部と、フローティングディフュージョン部によって生成された信号電圧を増幅する出力アンプとを備えた固体撮像装置に用いられる保護回路であって、固体撮像装置の所望の保護対象素子の電源電位側の電極または接地電位側の電極を共有する第１の保護素子を有する保護回路を提供する。
【００１２】
保護対象素子は光電変換素子からフローティングディフュージョン部への信号電荷の排出を制御するリセットトランジスタである。
【００１３】
好ましくは、第１の保護素子のドレイン領域とリセットトランジスタのドレイン領域は共用されている。
【００１４】
好ましくは、第２の保護素子を備え、第１の保護素子のソース領域と第２の保護素子のドレイン領域は共用されている。
【００１５】
好ましくは、第１の保護素子のソース領域と第２の保護素子のドレイン領域はリセットトランジスタのゲート領域に接続されている。
【００１６】
好ましくは、第１の保護素子のドレイン電極はリセットトランジスタの電源側の電極と共用され、第１の保護素子のゲート電極、第２の保護素子のゲート電極および第２の保護素子のソース電極は接地電位と接続されている。
【００１７】
上記の保護回路を備えた固体撮像装置も本願発明に含まれる。
【発明の効果】
【００１８】
静電破壊から守られる保護対象素子の電源電位側の電極または接地電位側の電極を共有して、第１の保護素子を保護対象素子に隣接して配置するため、高速なサージに対して時定数を稼ぎ、電流カーブの傾きが小さいところで第１の保護素子を働かせることができるので、外部から侵入した正または負のサージによる保護対象素子の急激な電位上昇を軽減でき、ＣＤＭに対する耐量値向上につながる。
【図面の簡単な説明】
【００１９】
【図１】ＣＣＤイメージセンサの電気的構成を示す概略平面図
【図２】本願実施形態に係る保護回路の回路構成の一例を示す図
【図３】図２の回路構成に存在する寄生抵抗と寄生容量を示す図
【図４】電圧変化の一例を示す図
【図５】従来のＲＳ端子周辺の配置配線図および本願実施形態に係る保護回路を構成するトランジスタＴｒ７・Ｔｒ８の追加されたＲＳ端子周辺の配置配線図を示す図
【図６】従来の保護回路の回路構成の一例を示す図
【発明を実施するための形態】
【００２０】
図１において、インターライン転送方式のＣＣＤイメージセンサ１０は、２次元マトリクス状に配置され、光を信号電荷に変換する複数のフォトダイオード（ＰＤ；光電変換素子）１１と、ＰＤ１１の垂直列毎に設けられ、信号電荷を垂直方向に転送する複数の垂直ＣＣＤ１２と、各垂直ＣＣＤ１２の出力端に共通に接続され、信号電荷を水平方向に転送させる水平ＣＣＤ１３と、水平ＣＣＤ１３の出力端に接続され、画素ごとに転送される信号電荷を信号電圧（画素信号）に変換して外部に出力する出力部１４とから構成されている。なお、ＰＤ１１の配列は、図示のような２次元マトリクス状である必然性はない。例えば、ＰＤ１１は、ＰＤ１１の幾何学的な形状の中心点を行方向及び列方向に１つおきに配列ピッチの半分ずらして配列させたハニカム構造の配列でもよい。
【００２１】
垂直ＣＣＤ１２には、２個のＰＤ１１に対応する４個の転送電極を１転送単位として４相駆動できるように、４相の駆動信号（φＶ１〜φＶ４）が入力される４相信号入力端子１５が接続されている。また、水平ＣＣＤ１３には、２個の転送電極を１転送単位として２相駆動できるように、２相の駆動信号（φＨ１，φＨ２）が入力される２相信号入力端子１６が接続されている。
【００２２】
出力部１４は、水平ＣＣＤ１３の出力端に接続された出力ゲート（ＯＧ）１７と、出力ゲート１７を介して水平ＣＣＤ１３から転送される信号電荷を信号電圧に変換するＦＤ部１８と、検出した信号電荷を排出するためのリセットゲート１９ａ及びリセットドレイン１９ｂからなるリセット部１９と、ＦＤ部１８が検出した信号電圧を増幅して外部出力を行う出力アンプ２０とによって構成されている。
【００２３】
出力アンプ２０は、駆動用ＭＯＳトランジスタ２１，２２と負荷用ＭＯＳトランジスタ２３，２４とによって構成された２段のソースフォロア回路であり、信号電圧の出力インピーダンスを低減させる。ＭＯＳトランジスタ２１，２２のドレインには、電源端子（ＶＤＤ）２５が接続されている。ＭＯＳトランジスタ２２，２４の共通接続点には、信号出力端子２６が接続されている。電流を制御するＭＯＳトランジスタ２３，２４のゲートは、端子を設けずにＧＮＤ２８に接地している。そして、ＭＯＳトランジスタ２３，２４のソースには、接地端子（ＧＮＤ）２８が接続されている。なお、符号２９は出力ゲート１７に接続された出力ゲート端子、符号３０はリセットゲート１９ａに接続されたリセットゲート端子を示している。なお詳細は省略するが、ソースフォロア回路は３段構成でもよい。
【００２４】
図２はリセットゲート１９ａとＶＤＤ端子２５間の等価回路および本発明の好ましい実施形態に係るＣＣＤイメージセンサ１０の保護回路１０３を例示する。なお、図示のトランジスタ記号の矢印部分がソース電極を示す。ＣＣＤイメージセンサ１０の水平転送レジスタ（水平ＣＣＤ１３）の転送先側の端部には、この水平転送レジスタによって転送されてきた信号電荷を蓄積するＦＤ部１８（図１に示したもの）が設けられる。このＦＤ部１８に蓄積された信号電荷は、電荷検出回路Ｔｒ６（図１のＴｒ２１に相当）によって検出され、電気信号に変換されて出力アンプ２０へ出力される。Ｔｒ６はＦＤ部１８を構成する素子である。
【００２５】
また、当該回路には、ＦＤ部１８の電位を所定電位にリセットするためのリセットトランジスタＴｒ５が設けられている。このリセットトランジスタＴｒ５のゲート電極であるリセットゲート１９ａはリセット（ＲＳ）端子１０６に、Ｔｒ５のドレイン電極であるリセットドレイン１９ｂはＶＤＤ端子２５に、Ｔｒ５のソース電極であるリセットソース１９ｃはＦＤ部１８（ないしＦＤ部１８を構成する素子Ｔｒ６）に、それぞれ接続されている。リセットゲート１９ａには、図示しないチップ外に設けられた外部容量を介してリセットゲートパルスＶｈ（例えば３．３Ｖ程度の電圧）が印加される。
【００２６】
当該回路にはさらに、リセットトランジスタＴｒ５のリセットゲート１９ａに所望のＤＣバイアス電圧Ｖｌを与えるリセットゲートバイアス回路１０２が設けられている。
【００２７】
リセットソース１９ｃにリセットゲートパルスＶｈが印加されると、リセットトランジスタＴｒ５のソース・ドレイン間が導通（オン）する。これにより、ＦＤ部１８ないしＦＤ部１８を構成する素子Ｔｒ６のゲート電位はＶＤＤ端子２５の電源電圧ＶＤＤ（１６Ｖ程度）に上昇する。
【００２８】
リセットゲートパルスＶｈの印加が終了すると、リセットゲート１９ａに印加される電圧はＶｌとなり、それに応じてリセットトランジスタＴｒ５のソース・ドレイン間が非導通（オフ）となる。このとき、ＦＤ部１８ないしＦＤ部１８を構成する素子Ｔｒ６のゲート電位はＶｔｈ分程度ＶＤＤよりやや下がった電圧になり、浮いた状態となるため、水平ＣＣＤ１３からＦＤ部１８を構成する素子Ｔｒ６に電荷が転送される。その後、ＦＤ部１８にて、転送された信号電荷を信号電圧に変換し、出力アンプ２０にて電圧を増大し外部出力する。
【００２９】
公知のように、トランジスタＴｒ１・Ｔｒ２は、ＧＮＤ２８に加えられた静電サージからリセットトランジスタＴｒ５を保護する保護回路を構成している。Ｔｒ１のゲート端子およびソース端子はＧＮＤ端子２８側のラインＬ３、Ｔｒ１のドレイン端子はＲＳ端子１０６側のラインＬ２に接続されている。また、Ｔｒ２のゲート端子およびソース端子はＧＮＤ端子２８側のラインＬ３、Ｔｒ２のドレイン端子はＶＤＤ２５側のラインＬ１に接続されている。ラインＬ１・Ｌ２において、Ｔｒ１およびＴｒ２のドレイン端子とリセットトランジスタＴｒ５のリセットドレイン１９ｂとの間には、それぞれ抵抗ＲＩＮが配置されている。
【００３０】
ＲＳ端子１０６から正のサージが侵入すると、Ｔｒ１は、ＰＮ接合の逆方向バイアスと同様の原理でオンとなる。すなわち、サージ電圧がある臨界電圧（ブレイクダウン電圧）に達すると、降伏現象が生じ、急激に逆方向電流が流れる。これにより、ＧＮＤ２８やＶＤＤ２５の電位を伝達するラインＬ１に当該サージが逃がされる。この際、抵抗ＲＩＮは、サージ電圧に遅延を掛けることでリセットトランジスタＴｒ５を保護する働きをする。もっとも、ＧＨｚオーダーの高速サージには大きな遅延効果が期待できず、リセットトランジスタＴｒ５が破壊されるおそれがある。
【００３１】
本回路にはさらに、従来技術と同様のリセットゲートバイアス回路（兼保護回路）１０２が設けられている。リセットゲートバイアス回路１０２は、トランジスタＴｒ３、Ｔｒ４、抵抗Ｒ１を含む。トランジスタＴｒ３のドレイン電極およびゲート電極はＶＤＤ端子２５側のラインＬ１と接続される。トランジスタＴｒ３のソース電極は抵抗Ｒ１を介してリセットトランジスタＴｒ５のゲート電極と導通するラインＬ２と接続されるとともに、トランジスタＴｒ４のドレイン電極と導通するラインと接続される。
【００３２】
リセットゲートバイアス回路１０２は、ディプレッション型のトランジスタＴｒ４を含んでいる。Ｔｒ４のソース電極およびゲート電極はＧＮＤ端子２８側のラインＬ３に接続され、Ｔｒ４のドレイン電極はＴｒ３のソース電極と接続されている。
【００３３】
ＶＤＤ端子２５から電源電圧がＴｒ３に与えられると、Ｔｒ３がオンとなって、抵抗Ｒ１を介してリセットトランジスタＴｒ５のゲート電極にＤＣバイアス電圧Ｖｌを与える。
【００３４】
ＲＳ端子１０６から侵入したサージがＴｒ４もしくはＴｒ３を通過し、ラインＬ１やＬ２にサージが逃がされる。この際、保護回路１０１の抵抗ＲＩＮは、サージ電圧に遅延を掛けることでリセットトランジスタＴｒ５を保護するが、ＧＨｚオーダーの高速サージには大きな遅延効果が期待できず、リセットトランジスタＴｒ５が破壊されるおそれがある。
【００３５】
そこで、本実施形態では、リセットトランジスタＴｒ５のゲート端子であるリセットゲート１９ａの直前に、保護回路１０３を設ける。保護回路１０３は、保護トランジスタＴｒ７およびＴｒ８を含んでいる。
【００３６】
Ｔｒ７のドレイン電極は、Ｔｒ５のドレイン電極１９ｂと共有され、ラインＬ１に接続されている。また、Ｔｒ７のソース電極は、Ｔｒ５のリセットゲート１９ａと接続され、ラインＬ２に接続されている。
【００３７】
一方、Ｔｒ８のドレイン電極は、Ｔｒ７のソース電極と共有され、Ｔｒ５のゲート電極と接続されている。また、Ｔｒ８のソース電極は、ＧＮＤ端子２８の電位を伝達するラインＬ３に接続されている。さらに、Ｔｒ７およびＴｒ８のゲート電極は、ともにラインＬ３に接続されている。
【００３８】
通常動作時はＴｒ８のゲート電極２０ｃ・ソース電極２０ａ間の電位は０であり、Ｔｒ８はカットオフ状態であるため電流は流れない。
【００３９】
ＲＳ端子１０６から侵入したサージ電流がＴｒ７のソース電極に到達すると、Ｔｒ７がオンになり、ラインＬ１へサージ電流が流れラインＬ１でサージが吸収される。これにより、保護回路１０１のＴｒ１・Ｔｒ２やＢＩＡＳ回路１０２のＴｒ３で逃がしきれないサージをＬ１に逃がすことができる。一方、ＲＳ端子１０６からのサージ電流がＴｒ８のドレイン電極（Ｔｒ７のソース電極と共有）に到達すると、Ｔｒ８がオンになり、ラインＬ３へサージ電流が流れる。これにより、保護回路１０１のＴｒ１やＢＩＡＳ回路１０２のＴｒ４で逃がしきれないサージをＬ３に逃がすことができる。
【００４０】
このようにしてサージを逃がし、Ｔｒ５のリセットゲート１９ａの電位上昇を抑制できる。
【００４１】
Ｔｒ７のソース電極はＲＳ端子１０６から離れたリセットトランジスタＴｒ５のリセットゲート１９ａの直近に設けられているため、Ｔｒ７のソース電極付近ではＴｒ１のドレイン電極に比べてサージによる電位上昇が穏やかであり、Ｔｒ７の方がより多くのサージを吸収し、Ｔｒ５のリセットゲート１９ａの電位上昇を抑制できる。なお、パルス波形のなまりの大きさはＲＳ端子１０６からＴｒ５までの配線の長さと相関がある。
【００４２】
すなわち、従来の保護回路のＴｒ１やＴｒ２のオンで対応しきれないような高速なサージが侵入しても、リセットトランジスタＴｒ５のリセットゲート１９ａに到達する前に、保護回路１０３がなまったサージをラインＬ１、Ｌ２、Ｌ３に迂回させ、リセットトランジスタＴｒを保護する。
【００４３】
図３は、図２のリセットゲート１９ａとＶＤＤ端子２５間の等価回路において、寄生抵抗と寄生容量が存在することを示す。ＲＳ端子１０６からリセットトランジスタＴｒ５の間には、寄生抵抗Ｒｐａおよび寄生容量Ｃｐａが発生する。これにより、サージのパルス波形をさらになまらせることができる。
【００４４】
図４は、図３に示した保護回路１０１のＴｒ１のドレイン端子付近の電圧変化Ｖ１・保護回路１０３のＴｒ８のドレイン端子付近の電圧変化Ｖ２を、サージ侵入時を計時開始点とした時間軸に沿って示している。Ｍ１はＴｒ１・Ｔｒ８のブレイクダウン電圧、Ｍ４はＴｒ１付近でブレイクダウン電圧Ｍ１となった時刻、Ｍ５はＴｒ５付近でブレイクダウン電圧Ｍ１となった時刻を示す。寄生抵抗Ｒｐａ、寄生容量Ｃｐａを含め５００Ｖ／ｎｓで立ち上がる入力パルスに対して、ＲＳ端子１０６のパッドの直近であるＴｒ１とリセットトランジスタＴｒ５直近で電位上昇の傾きを比較すると、リセットトランジスタＴｒ５直近の電位の傾きの鈍化が顕著であり、ブレイクダウン電圧到達後から保護回路１０１のトランジスタＴｒ１・Ｔｒ２がオンするまでの応答時間を同じと考えるとＴｒ８の方が電位上昇を低く抑えられる。
【００４５】
このように、静電破壊から守られる素子であるリセットトランジスタＴｒ５に隣接して保護回路１０３を配置し、高速なサージに対して時定数を稼ぎ、電位上昇カーブの傾きが小さいところで保護回路１０３を働かせることができるので、ＲＳ端子１０６・ＧＮＤ端子２８のパッドの付近に応答性を向上させた保護回路を配置したのと同等の効果が得られ、リセットトランジスタＴｒ５の急激な電位上昇を軽減でき、ＣＤＭに対する耐量値向上につながる。
【００４６】
なお、ＲＩＮを設けるか否かは設計者の任意の選択に委ねられる。また、保護対象の素子はリセットトランジスタ以外の各種のものでもよい。
【００４７】
図５（ａ）は従来のＲＳ端子周辺の配置配線図、図５（ｂ）は保護回路１０３を構成するトランジスタＴｒ７・Ｔｒ８の追加されたＲＳ端子周辺の配置配線図を示す。本実施形態で説明したトランジスタＴｒ７・Ｔｒ８の追加によってＣＣＤイメージセンサ１０の回路面積は増加しない。これは上記のように、Ｔｒ７のドレイン電極は、Ｔｒ５のドレイン電極１９ｂと共有され、また、Ｔｒ８のドレイン電極は、Ｔｒ７のソース電極と共有されており、電極の共有により省スペース化が図られているからである。
【符号の説明】
【００４８】
１３：水平ＣＣＤ、１８：ＦＤ部、１０３：保護回路、Ｔｒ５：リセットトランジスタ、Ｔｒ７：保護トランジスタ、Ｔｒ８：保護トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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