(57)【要約】【課題】ＦＤ型トランジスタで構成された電気回路において、電気回路に電力を供給する電源のスイッチングトランジスタを基板電圧で制御することができる半導体装置を提供する。【解決手段】半導体装置は、基板上の第１のＦｉｎに形成された第１のトランジスタを含む電気回路と、半導体基板上の第２のＦｉｎに形成され、電気回路と電源供給線との間に接続された第２のトランジスタを含む電源回路と、基板に基板電圧を印加するための基板コンタクトとを備え、第１のＦｉｎの幅は、第１のトランジスタのチャネル部に形成される最大空乏層幅の２倍以下であり、第２のＦｉｎの幅は、第２のトランジスタのチャネル部に形成される最大空乏層幅の２倍よりも大きい。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の第１のＦｉｎ型半導体層に形成された第１のトランジスタを含む電気回路と、
前記半導体基板上の第２のＦｉｎ型半導体層に形成され、前記電気回路と電源供給線との間に接続された第２のトランジスタを含む電源回路と、
前記半導体基板に基板電圧を印加するための基板コンタクトとを備え、
前記第１のトランジスタのチャネル長方向に対して垂直な断面における第１のＦｉｎ型半導体層のＦｉｎ幅は、前記第１のトランジスタのチャネル部に形成される最大空乏層幅の２倍以下であり、
前記第２のトランジスタのチャネル長方向に対して垂直な断面における第２のＦｉｎ型半導体層のＦｉｎ幅は、前記第２のトランジスタのチャネル部に形成される最大空乏層幅の２倍よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタは、完全空乏型トランジスタとして機能し、
前記第２のトランジスタは、ボディ部が前記基板コンタクトに電気的に接続された部分空乏型トランジスタとして機能することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電気回路を駆動させるときには、前記第２のトランジスタの閾値電圧を低下させるように、前記基板コンタクトを介して前記半導体基板に第１の基板電圧を印加する第１の制御部を有する請求項１または請求項２に記載の半導体装置。
【請求項４】
前記電気回路の待機時または停止時には、前記第２のトランジスタの閾値電圧を上昇させるように、前記基板コンタクトを介して前記半導体基板に第２の基板電圧を印加する第２の制御部を有する請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１のＦｉｎ型半導体層の長手方向は、前記第２のＦｉｎ型半導体層の長手方向とほぼ平行であることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、ダブルゲート構造のＦｉｎ型ＭＯＳＦＥＴ（以下、ＦｉｎＦＥＴともいう）を完全空乏型チャネルＭＯＳＦＥＴ(Fully-Depleted channel MOSFET)（以下、ＦＤ型トランジスタともいう)として用いることが提案されている。ＦＤ型トランジスタとしてのＦｉｎＦＥＴは、ＦＤ型の平面型トランジスタに比べて短チャネル効果の抑制に有利で、素子の微細化に適している。
【０００３】
一方、ＭＯＳＦＥＴに代表される一部の半導体装置のウェルに、時間的に変動する基板電圧を印加することによってＭＯＳＦＥＴの閾値電圧を動的に制御する技術、あるいは、ウェルに基板電圧を印加することによってスイッチングトランジスタの閾値電圧を制御して電源ライン自体を遮断する技術（power gating）が提案されている。例えば、低消費電力のために、待機時に基板電圧によって、電源スイッチングトランジスタをオフ状態にすることが考えられる。
【０００４】
しかし、ＦＤ型トランジスタの閾値電圧を基板電圧で制御することは困難である。なぜならば、ＳＯＩ(Silicon On Insulator)基板上に形成されるＦＤ型の平面型ＭＯＳＦＥＴ（非特許文献１）やＦＤ型のＦｉｎＦＥＴは、構造上、それらのチャネル部に基板バイアスを印加できないからである。また、ロジック回路に影響を与えることなく、電源スイッチングトランジスタのみを選択的に制御することも困難である。
【０００５】
薄膜ＳＯＩ(Silicon On Insulator)基板上に形成されたＦＤ型ＭＯＳＦＥＴの場合、基板電圧で閾値電圧等を制御するためには、チャネル部の直下に薄膜ＢＯＸ（Buried Oxide）層が必要となる。しかし、薄膜ＢＯＸ層を有するＳＯＩ基板は、高価である。
【０００６】
従って、ＦＤ型トランジスタで構成されたロジック回路の電源スイッチングトランジスタの閾値電圧を選択的に制御することが困難であり、あるいは、コスト高であった。即ち、ＦＤ型トランジスタで構成されたロジック回路にpower gating技術を適用することは困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−９０９５８号公報
【非特許文献】
【０００８】
【非特許文献１】R. Tsuchiya et al “Controllable Inverter Delay and Suppressing Vth Fluctuation Technology in Silicon on Thin BOX Featuring Dual Back-Gate Bias Architecture”, International Electron Devices Meeting(IEDM) 2007, 475-478
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＦＤ型トランジスタで構成された電気回路に電力供給する電源スイッチングトランジスタを、基板電圧で選択的に制御することができる半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板に接続された第１のＦｉｎ型半導体層に形成された第１のトランジスタを含む電気回路と、前記半導体基板に接続された第２のＦｉｎ型半導体層に形成され、前記電気回路と電源供給線との間に接続された第２のトランジスタを含む電源回路と、前記半導体基板に基板電圧を印加するための基板コンタクトとを備え、前記第１のトランジスタのチャネル長方向に対して垂直な断面における第１のＦｉｎ型半導体層のＦｉｎ幅は、前記第１のトランジスタのチャネル部に形成される最大空乏層幅の２倍以下であり、前記第２のトランジスタのチャネル長方向に対して垂直な断面における第２のＦｉｎ型半導体層のＦｉｎ幅は、前記第２のトランジスタのチャネル部に形成される最大空乏層幅の２倍よりも大きいことを特徴とする。
【発明の効果】
【００１１】
本発明による半導体装置は、ＦＤ型トランジスタで構成された電気回路に電力供給する電源スイッチングトランジスタを、基板バイアス電圧で選択的に制御することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る第１の実施形態に従ったロジック回路および電源供給部を示す回路図。
【図２】１つのバルクＦｉｎＦＥＴ（bulk-FinFET）の構成を示す斜視図。
【図３】本実施形態によるロジック回路ＬＣまたは電源（供給）回路ＰＳＣを構成するＦｉｎ型半導体層およびその周辺の断面図。
【図４】基板バイアス電圧Ｖｓｕｂを変化させたときのバルクＦｉｎＦＥＴのＩｄ−Ｖｇ特性を示すグラフ。
【図５】本実施形態による半導体装置の構成の一例を示すレイアウト図。
【図６】第１の実施形態による半導体装置の製造方法を示す平面レイアウト図。
【図７】図６に続く、半導体装置の製造方法を示す平面レイアウト図。
【図８】図７に続く、半導体装置の製造方法を示す平面レイアウト図。
【図９】本発明に係る第２の実施形態に従った半導体装置を示すレイアウト図。
【図１０】第２の実施形態による半導体装置の製造方法を示す平面レイアウト図。
【図１１】図１０に続く、半導体装置の製造方法を示す平面レイアウト図。
【図１２】第２の実施形態の変形例を説明するレイアウト図。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１４】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったロジック回路および電源供給部を示す回路図である。ロジック回路ＬＣは、ｐ型のＦｉｎ型トランジスタＴＰ１〜ＴＰ４と、ｎ型のＦｉｎ型トランジスタＴＮ１〜ＴＮ４とを備えている。図１では、ロジック回路ＬＣは、ＮＡＮＤ回路およびＮＯＲ回路を並列して構成されている。しかし、ロジック回路ＬＣは、これに限定されず、電源回路ＰＳＣから電力供給を受けて動作するロジック回路であればよい。
【００１５】
電源供給部としての電源回路ＰＳＣは、ｐ型スイッチングトランジスタＳＷｐおよびｎ型スイッチングトランジスタＳＷｎを備えている。
【００１６】
Ｖｓｓ０がロジック回路ＬＣのグランド電位である。Ｖｄｄ０がロジック回路ＬＣの電源電圧となる。Ｖｓｓ１は、Ｖｓｓ０よりも低い電圧を有する電圧源である。Ｖｄｄ１は、Ｖｄｄ０よりも高い電圧を有する電圧源である。
【００１７】
Ｖｂｓ＿ｎｗは、ｎ型ウェルと電気的に接続されており、Ｖｄｄ１よりも高い電位である。Ｖｂｓ＿ｐｗは、ｐ型ウェルと電気的に接続されており、Ｖｓｓ１よりも低い電位である。Ｖｂｓ＿ｎｗは、スイッチングトランジスタＳＷｐに基板バイアス電圧として印加される。Ｖｂｓ＿ｐｗは、スイッチングトランジスタＳＷｎに基板バイアス電圧として印加される。
【００１８】
スイッチングトランジスタＳＷｐは、電源Ｖｄｄ１とＶｄｄ０との間に接続されている。即ち、スイッチングトランジスタＳＷｐは、電源Ｖｄｄ１とロジック回路ＬＣとの間に接続されている。スイッチングトランジスタＳＷｐがオン状態になると、Ｖｄｄ１からＶｄｄ０へ電力が供給される。スイッチングトランジスタＳＷｎは、電源Ｖｓｓ１とＶｓｓ０との間に接続されている。即ち、スイッチングトランジスタＳＷｎは、電源Ｖｓｓ１とロジック回路ＬＣとの間に接続されている。スイッチングトランジスタＳＷｎがオン状態になると、Ｖｓｓ１からＶｓｓ０へ電力が供給される。Ｖｄｄ０およびＶｓｓ０は、ロジック回路ＬＣに電源電圧として用いられる。
【００１９】
図２は、１つのバルクＦｉｎＦＥＴの構成を示す斜視図である。バルクＦｉｎＦＥＴは、ｎ型チャネルの場合、半導体バルク基板としてのｐ型シリコンバルク基板（ｐ型ウェル）２１に接続されたＦｉｎ型半導体層を備えている。Ｆｉｎ型半導体層は、バルク基板２１を突起状に加工することによって形成され、基板２１と同じシリコン材料から成る。Ｆｉｎ型半導体層は、アクティブエリアとして用いられる。Ｆｉｎ型半導体層の高さは、例えば、約０．１μｍ〜０．２μｍである。しかし、Ｆｉｎ型半導体層の高さは、より低い場合もあり得る。Ｆｉｎ型半導体層の両側の基板２１上には、素子分離領域としての素子分離膜２３が形成されている。Ｆｉｎ型半導体層は、第１のＦｉｎ型半導体層としても用いられ、あるいは、第２のＦｉｎ型半導体層としても用いられ得る。
【００２０】
ゲート電極Ｇが、ゲート絶縁膜Ｇｏｘを介してＦｉｎ型半導体層の上面および側面上に設けられている。ゲート電極Ｇは、例えば、ｎ型のＦＥＴであればＡｓ(砒素)やＰ（リン）を含有するドープトポリシリコン、金属、または、ドープトポリシリコンと金属との組合せで形成されてもよい。尚、ゲート電極Ｇをポリシリコンで形成した場合、ＦＤ型トランジスタの閾値電圧が高くなってしまう。このため、ＦＤ型トランジスタでは、ゲート電極Ｇを金属で形成することが好ましい。金属ゲートは、仕事関数で閾値電圧を決定することができるので、低い閾値電圧を実現できる。
【００２１】
ゲート絶縁膜Ｇｏｘは、例えば、熱酸化によって形成されたシリコン酸化膜、シリコン酸窒化膜、または高誘電体膜（例えばＨｆＳｉＯ）、さらにはこれらの積層構造でもよい。
【００２２】
ゲート電極Ｇの両側にあるＦｉｎ型半導体層の一方には、ｎ型のソースＳが設けられており、その他方には、ｎ型のドレインＤが設けられている。尚、図２では、ｎ型ＦｉｎＦＥＴを示しているが、半導体部分の導電型を逆にすることによって、ｐ型ＦｉｎＦＥＴを得ることができる。
【００２３】
図３（Ａ）は、本実施形態によるロジック回路ＬＣを構成するトランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４のＦｉｎ型半導体層およびその周辺の断面図である。尚、ロジック回路ＰＣ側のＦｉｎ幅をＷｆｉｎＬとし、電源回路ＰＳＣ側のＦｉｎ幅をＷｆｉｎＰとする。
【００２４】
トランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４では、チャネル長Ｌ０の方向に対して垂直な断面におけるＦｉｎ型半導体層のＦｉｎ幅ＷｆｉｎＬは、トランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４のそれぞれのチャネル部に形成される最大空乏層幅Ｗｄｍの２倍以下である。最大空乏層幅Ｗｄｍは、通常動作においてＦｉｎ型半導体層の両側面からＦｉｎ型半導体層の幅ＷｆｉｎＬの方向に向かって伸びる空乏層の最大幅である。
【００２５】
最大空乏層幅Ｗｄｍは、Ｆｉｎ型半導体層の不純物濃度、ゲート絶縁膜厚、ゲート電極Ｇに印加される電圧等によって決定される。幅ＷｆｉｎＬが最大空乏層幅Ｗｄｍの２倍以下であることによって、Ｆｉｎ型半導体層の一方の側面から伸びる空乏層は、Ｆｉｎ型半導体層の他方の側面から伸びる空乏層とＦｉｎ型半導体層の中間部において接触する。その結果、ロジック回路ＬＣを構成するトランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４は、完全空乏型（ＦＤ型）チャネルトランジスタとして機能する。
【００２６】
図３（Ｂ）は、本実施形態による電源回路ＰＳＣを構成するスイッチングトランジスタＳＷｎ、ＳＷｐのＦｉｎ型半導体層およびその周辺の断面図である。スイッチングトランジスタＳＷｎ、ＳＷｐでは、チャネル長Ｌ０の方向に対して垂直な断面におけるＦｉｎ型半導体層のＦｉｎ幅ＷｆｉｎＰは、スイッチングトランジスタＳＷｎ、ＳＷｐのそれぞれのチャネル部に形成される最大空乏層幅Ｗｄｍの２倍よりも大きい。従って、図３（Ｂ）に示すように、スイッチングトランジスタＳＷｎ、ＳＷｐでは、チャネル部分が完全には空乏化しない。これによって、電源回路ＰＳＣを構成するスイッチングトランジスタＳＷｎ、ＳＷｐは、それらのボディ部がそれぞれ基板コンタクトＳＢＣｐ、ＳＢＣｎに電気的に接続された部分空乏型チャネルＭＯＳＦＥＴ（Partially-Depleted channel MOSFET）（以下、ＰＤ型トランジスタともいう）として機能する。ここで、ボディ部は、ゲート電極の下にあり、チャネルが形成される基板部分である。
【００２７】
図４（Ａ）および図４（Ｂ）を参照して、ロジック回路ＬＣをＦＤ型トランジスタで構成し、電源回路ＰＳＣをＰＤ型トランジスタで構成する理由を説明する。図４（Ａ）および図４（Ｂ）は、基板バイアス電圧Ｖｓｕｂを変化させたときのバルクＦｉｎＦＥＴのＩｄ−Ｖｇ特性を示すグラフである。Ｉｄはドレイン電流を示し、Ｖｇはゲート電圧を示す。図４（Ａ）は、ＷｆｉｎＬが５０ｎｍであるｎ型のＦＤ型トランジスタの特性を示し、図４（Ｂ）は、ＷｆｉｎＰが１００ｎｍであり、かつ、いわゆるボディ部が基板コンタクトＳＢＣｐに電気的に接続されているｎ型のＰＤ型トランジスタの特性を示す。
【００２８】
図４（Ａ）に示すように、基板バイアス電圧Ｖｓｕｂを変化させても、ＦＤ型ＦｉｎＦＥＴでは、閾値電圧がほとんど変化しない。Ｉｄが１．０×１０−７アンペアになったときのＶｇを閾値電圧と定義すると、ＦＤ型ＦｉｎＦＥＴの閾値電圧は、基板バイアス電圧Ｖｓｕｂに関わらず、約−０．２Ｖとなる。
【００２９】
尚、この実験で用いたｎ型ＦｉｎＦＥＴはポリシリコンゲート電極を用いている。このため、閾値電圧が負となっている。しかし、適切な仕事関数を有する金属ゲート電極を用いることによって、このｎ型ＦｉｎＦＥＴの閾値電圧は、通常のエンハンスメント型になり得る。
【００３０】
一方、図４（Ｂ）に示すように、基板バイアス電圧Ｖｓｕｂを変化させると、ＰＤ型ＦｉｎＦＥＴでは、閾値電圧が変化する。例えば、基板バイアス電圧Ｖｓｕｂを−１Ｖ〜０．５Ｖに変化させると、ＰＤ型ＦｉｎＦＥＴの閾値電圧は、約０．２７Ｖ〜０．５２Ｖまで変化する。
【００３１】
図４（Ａ）から、ロジック回路ＬＣを構成するトランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４は、基板バイアス電圧Ｖｂｓ＿ｎｗ、Ｖｂｓ＿ｐｗ（まとめて、Ｖｓｕｂともいう）の影響を受けないことが分かる。即ち、ロジック回路ＬＣの動作速度は、基板バイアス電圧Ｖｓｕｂに依らず閾値電圧が変動しないことから、ほぼ一定にすることができる。これは、ロジック回路ＬＣが基板ノイズの影響も受け難いことを意味する。
【００３２】
一方、図４（Ｂ）から、電源回路ＰＳＣを構成するスイッチングトランジスタＳＷｐおよびＳＷｎの閾値電圧は、基板バイアス電圧Ｖｓｕｂによって制御可能であることが分かる。
【００３３】
従って、ロジック回路ＬＣのトランジスタＴＮ１〜ＴＮ４および電源回路ＰＳＣのスイッチングトランジスタＳＷｎが同一のｐ型ウェルに形成されている場合であっても、ロジック回路ＬＣのトランジスタＴＮ１〜ＴＮ４の高速動作に影響を与えることなく、基板バイアス電圧Ｖｓｕｂを用いて電源回路ＰＳＣのスイッチングトランジスタＳＷｎの閾値電圧を低下させることができる。その結果、ロジック回路ＬＣの高速動作中においては、スイッチングトランジスタＳＷｎの電流駆動能力を向上させることができる。
【００３４】
一方、ロジック回路ＬＣの低速動作時、待機中、あるいは、停止中においては、基板バイアス電圧Ｖｓｕｂを用いて電源回路ＰＳＣのスイッチングトランジスタＳＷｎの閾値電圧を上昇させることができる。その結果、電源回路ＰＳＣは、ロジック回路ＬＣを電源Ｖｄｄ１、Ｖｓｓ１から充分に高い抵抗でカットオフすることができる。即ち、本実施形態によれば、ロジック回路ＬＣに影響を与えることなく、電源回路ＰＳＣの電流駆動能力およびカットオフ特性を基板バイアス電圧Ｖｓｕｂによって向上させることができる。尚、ｎ型ウェル側においても同様の効果が得られることは言うまでもない。
【００３５】
このように、本実施形態では、ｐ型トランジスタＴＰ１〜ＴＰ４は、スイッチングトランジスタＳＷｐと同一のｎ型ウェル上に形成されている。しかし、ｐ型トランジスタＴＰ１〜ＴＰ４は、ＦＤ型ＦｉｎＦＥＴであるので、電源Ｖｂｓ＿ｎｗからの影響をほとんど受けず、それらの閾値電圧は基板バイアス電圧によって変化しない。一方、スイッチングトランジスタＳＷｐは、Ｆｉｎ型トランジスタであるが、ＦＤ型トランジスタではない。従って、スイッチングトランジスタＳＷｐの閾値電圧は、電源Ｖｄｄ１からの基板バイアス電圧によって制御することができる。
【００３６】
ｎ型トランジスタＴＮ１〜ＴＮ４は、スイッチングトランジスタＳＷｎと同一のｐ型ウェル上に形成されている。しかし、ｎ型トランジスタＴＮ１〜ＴＮ４は、ＦＤ型ＦｉｎＦＥＴであるので、Ｖｂｓ＿ｐｗからの影響をほとんど受けず、それらの閾値電圧は、基板バイアス電圧を印加することによってほとんど変化しない。一方、スイッチングトランジスタＳＷｎは、Ｆｉｎ型トランジスタであるが、ＦＤ型トランジスタではない。従って、スイッチングトランジスタＳＷｎの閾値電圧は、電源Ｖｓｓ１からの基板バイアス電圧を印加することによって制御することができる。
【００３７】
例えば、ロジック回路ＬＣを高速動作させる場合、Ｖｂｓ＿ｐｗを低くし、Ｖｄｄ１に接近させる。これにより、スイッチングトランジスタＳＷｐの閾値電圧の絶対値が小さくなり、スイッチングトランジスタＳＷｐの電流駆動能力が増大する。また、Ｖｂｓ＿ｎｗを高くし、Ｖｓｓ１に接近させる。これにより、スイッチングトランジスタＳＷｎの閾値電圧が小さくなり、スイッチングトランジスタＳＷｎの電流駆動能力が増大する。このときのＶｂｓ＿ｐｗまたはＶｂｓ＿ｎｗが第１の基板電圧である。
【００３８】
ロジック回路ＬＣの待機時または停止時、もしくは、低速動作時には、Ｖｂｓ＿ｐｗを高くする。これにより、スイッチングトランジスタＳＷｐの閾値電圧の絶対値が大きくなり、スイッチングトランジスタＳＷｐのカットオフ特性が良くなる。また、Ｖｂｓ＿ｎｗを低くする。これにより、スイッチングトランジスタＳＷｎの閾値電圧が高くなり、スイッチングトランジスタＳＷｎのカットオフ特性が良くなる。その結果、スイッチングトランジスタＳＷｐおよびＳＷｎのオフリーク電流（off-leakage current）をゼロに近づけることができる。このときのＶｂｓ＿ｐｗまたはＶｂｓ＿ｎｗが第２の基板電圧である。
【００３９】
従来の技術では、以下のような（１）〜（６）のような欠点があった。（１）バルク基板に形成された平面型トランジスタをロジック回路および電源回路に採用した場合、微細化による短チャネル効果によってカットオフ特性が悪くなる。（２）ＳＯＩ基板に形成された平面型トランジスタをロジック回路および電源回路に採用した場合、基板バイアス電圧の印加による閾値電圧の制御を行うためには非常に薄いＢＯＸ層が要求される。このため、その基板の特殊性によりコスト高となる。（３）閾値電圧の調節のためにｐ型ＦＥＴおよびｎ型ＦＥＴのそれぞれに適した仕事関数を有する金属ゲートを採用する場合、近接した複数のトランジスタの仕事関数を個別に作り分けることは困難である。よって、近接した複数のトランジスタの閾値電圧を個別に調節することが困難である。（４）チャネル部の不純物濃度を変更する場合、やはり、近接した複数のトランジスタの閾値電圧を個別に調節することが困難である。（５）カットオフ特性のよいＦＤ型ＦｉｎＦＥＴをロジック回路および電源回路に採用した場合、ＦＤ型ＦｉｎＦＥＴの閾値電圧を基板バイアス電圧で制御することができない。（６）ＦｉｎＦＥＴの側面のゲート電極をダブルゲートとしては用いず、各側面のゲート電極をそれぞれ分離してシングルゲートとして独立制御することも考えられる。しかし、このようなシングルゲートのＦＤ型ＦｉｎＦＥＴは、ダブルゲート構造の特徴である短チャネル効果の抑制ができなくなる。
【００４０】
一方、本実施形態の半導体装置は、以下のような利点がある。（１）本実施形態による半導体装置は、ＦｉｎＦＥＴをロジック回路および電源回路に採用しているので、短チャネル効果を抑制することができる。（２）本実施形態による半導体装置は、従来と同じバルク基板を用いているので低コストである。（３）本実施形態による半導体装置は、基板バイアス電圧Ｖｓｕｂの影響を電源回路のみに選択的に与えることができる。即ち、近接した複数のトランジスタの閾値電圧を個別に調節することができる。（４）本実施形態による半導体装置では、チャネル部の不純物濃度を変更する必要は無い。（５）本実施形態では、ロジック回路ＬＣをＦＤ型ＦｉｎＦＥＴで構成し、電源回路ＰＳＣをＰＤ型ＦｉｎＦＥＴで構成する。このため、基板バイアス電圧Ｖｓｕｂによって電源回路ＰＳＣのみを選択的に制御することができる。（６）本実施形態では、ダブルゲート型ＦｉｎＦＥＴを用いているので、短チャネル効果を抑制することができる。このように、本実施形態は、上記１〜６の問題点を総て解決することができる。
【００４１】
図５は、本実施形態による半導体装置の構成の一例を示すレイアウト図である。図５では、２入力のＮＡＮＤ回路を示している。この２つの入力に接続される部分の配線については省略している。また、電源回路ＰＳＣとロジック回路ＬＣとの位置関係は、図５のようなレイアウトに限定されない。スイッチングトランジスタＳＷｐ、ＳＷｎは、ロジック回路ＬＣと異なる場所に設けられていてもよい。
【００４２】
同一のｎ型ウェルにロジック回路ＬＣのｐ型トランジスタＴＰ１〜ＴＰ４および電源回路ＰＳＣのｐ型スイッチングトランジスタＳＷｐが形成されている。同一のｐ型ウェルにロジック回路ＬＣのｎ型トランジスタＴＮ１〜ＴＮ４および電源回路ＰＳＣのｎ型スイッチングトランジスタＳＷｎが形成されている。
【００４３】
ロジック回路ＬＣは図５の中央部分に表示されている。スイッチングトランジスタＳＷｐおよびＳＷｎは、図５の上下部分にそれぞれ示されている。バルク基板（ｎ型ウェルおよびｐ型ウェル）に基板バイアス電圧Ｖｂｓ＿ｎｗまたはＶｂｓ＿ｐｗを印加するために、基板コンタクトＳＢＣｎおよびＳＢＣｐがｎ型ウェルおよびｐ型ウェルのそれぞれに設けられている。図１に示す基板バイアス電圧Ｖｂｓ＿ｎｗは、基板コンタクトＳＢＣｎを介してｎ型ウェルに印加される。基板バイアス電圧Ｖｂｓ＿ｐｗは、基板コンタクトＳＢＣｐを介してｐ型ウェルに印加される。
【００４４】
図５のレイアウトでは、スイッチングトランジスタＳＷｎ、ＳＷｐのＦｉｎ型半導体層の長手方向は、トランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４のＦｉｎ型半導体層の長手方向とほぼ平行である。従って、このレイアウトは、両者のＦｉｎ型半導体層の延伸方向が揃っているため、Ｆｉｎ型半導体層を加工しやすい。
【００４５】
スイッチングトランジスタＳＷｐは、Ｆｉｎ型半導体層の長手方向に配列され、かつ、互いに並列に接続された複数のスイッチング素子Ｔｒｐを備えている。隣接する２つのスイッチング素子Ｔｒｐは、ソースＳまたはドレインＤを共有している。
【００４６】
スイッチングトランジスタＳＷｎは、Ｆｉｎ型半導体層の長手方向に配列され、かつ、互いに並列に接続された複数のスイッチング素子Ｔｒｎを備えている。隣接する２つのスイッチング素子Ｔｒｎは、ソースＳまたはドレインＤを共有している。このようなレイアウトにより、スイッチングトランジスタＳＷｐおよびＳＷｎの有効チャネル幅がトランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４の有効チャネル幅に比べて充分に大きくなる。これにより、ロジック回路の動作時に、電源回路ＰＳＣは、充分に大きな電力をロジック回路ＬＣに供給することができる。
【００４７】
尚、ロジック回路では、スイッチング素子のドレインにおける接合容量およびミラー容量を抑制するために、隣接する２つのスイッチング素子は、ドレインを共有することが好ましい。
【００４８】
また、スイッチングトランジスタＳＷｐおよびＳＷｎの有効チャネル長はトランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４の有効チャネル長に比べて等しいか、幾分大きくする。それにより、ロジック回路ＬＣの待機中または停止中において、スイッチングトランジスタＳＷｐおよびＳＷｎの短チャネル効果を抑制することで、オフ電流を充分に小さくすることができる。
【００４９】
図６から図８は、第１の実施形態による半導体装置の製造方法を示す平面レイアウト図である。まず、バルク基板を用意する。図６に示すように、バルク基板にｎ型ウェルおよびｐ型ウェルを形成する。次に、バルク基板の表面を加工して、Ｆｉｎ型半導体層Ｆｉｎを形成する。このとき、各Ｆｉｎ型半導体層Ｆｉｎの長手方向が同一である。よって、リソグラフィおよびエッチングを用いた加工が比較的容易である。
【００５０】
尚、図３（Ａ）および図３（Ｂ）で示すように、電源回路領域におけるＦｉｎ型半導体層の幅ＷｆｉｎＰは、ロジック回路領域におけるＦｉｎ型半導体層の幅ＷｆｉｎＬに比べて狭く形成される。
【００５１】
次に、Ｆｉｎ型半導体層Ｆｉｎの側面および上面にゲート絶縁膜（図６から図８では図示せず）を形成する。続いて、図７に示すように、ゲート電極Ｇが、ゲート絶縁膜を介してＦｉｎ型半導体層Ｆｉｎの側面および上面に形成される。ただし、Ｆｉｎ型半導体層Ｆｉｎの上面上にあるゲート絶縁膜は、その側面にあるゲート絶縁膜よりも厚く形成されていてもよい。これにより、Ｆｉｎ型半導体層Ｆｉｎの上面は反転しない。Ｆｉｎ型半導体層Ｆｉｎの上面をチャネルとして用いると、Ｆｉｎ型半導体層Ｆｉｎが高い場合に、パンチスルーが生じるおそれがあるからである。
【００５２】
スイッチングトランジスタＳＷｐおよびＳＷｎのゲート電極Ｇは、櫛形状にパターニングされる。櫛形状の歯部がＦｉｎ型半導体層Ｆｉｎの側面および上面に設けられる。
【００５３】
次に、ゲート電極Ｇをマスクとして用いて、Ｆｉｎ型半導体層Ｆｉｎに不純物を注入し、ソースＳおよびドレインＤが、ゲート電極Ｇの両側のＦｉｎ型半導体層Ｆｉｎに形成される。
【００５４】
次に、ゲート電極Ｇ、Ｆｉｎ型半導体層Ｆｉｎ、バルク基板上に層間絶縁膜（図示せず）を堆積する。層間絶縁膜を加工し、図８に示す×の位置にコンタクトホールを形成する。このコンタクトホールに金属を埋め込むことによって、コンタクトが形成される。スイッチングトランジスタＳＷｐ、ＳＷｎでは、ソースコンタクトＳＣおよびドレインコンタクトＤＣが交互に形成されている。また、このとき、基板コンタクトＳＢＣｎ、ＳＢＣｐが形成される。
【００５５】
次に、第１メタル層Ｍ１を形成する。これにより、図５に示すように、電源電圧Ｖｄｄ０、Ｖｄｄ１、Ｖｓｓ０、Ｖｓｓ１の電源ラインが櫛形状に形成される。さらに、第１メタル層Ｍ１の配線が、スイッチングトランジスタＳＷｐのソースコンタクトＳＣをＶｄｄ０の電源ラインに接続し、スイッチングトランジスタＳＷｐのドレインコンタクトＳＣをＶｄｄ１の電源ラインに接続し、スイッチングトランジスタＳＷｎのソースコンタクトＳＣをＶｓｓ１の電源ラインに接続し、スイッチングトランジスタＳＷｎのドレインコンタクトＳＣをＶｓｓ０の電源ラインに接続する。第１メタル層Ｍ１の配線は、ロジック回路ＬＣのトランジスタＴＰ１〜ＴＰ４のコンタクトの一部をＶｓｓ０の電源ラインに接続し、ロジック回路ＬＣのトランジスタＴＮ１〜ＴＮ４のコンタクトの一部をＶｄｄ０の電源ラインに接続する。さらに、第１メタル層Ｍ１の配線は、基板バイアス電圧を印加するために基板コンタクトＳＢＣｎ、ＳＢＣｐを基板バイアス回路（図示せず）に接続する。
【００５６】
次に、ロジック回路ＬＣ等の接続を適切に行うために、第１メタル層Ｍ１の上方に第２のメタル層Ｍ２等の配線を形成する。これにより、本実施形態による半導体装置が完成する。
【００５７】
（第２の実施形態）
図９は、本発明に係る第２の実施形態に従った半導体装置を示すレイアウト図である。第２の実施形態は、スイッチングトランジスタＳＷｎ、ＳＷｐの平面レイアウトが第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５８】
第２の実施形態では、スイッチングトランジスタＳＷｐ、ＳＷｎのＦｉｎ型半導体層Ｆｉｎの長手方向は、ロジック回路ＬＣのトランジスタＴＰ１〜ＴＰ４、ＰＮ１〜ＴＮ４のＦｉｎ型半導体層Ｆｉｎの長手方向とほぼ直交する。スイッチングトランジスタＳＷｐ、ＳＷｎのＦｉｎ型半導体層Ｆｉｎは、スイッチング素子Ｔｒｐ、Ｔｒｎごとに分離されている。ソースＳおよびドレインＤは、各スイッチング素子Ｔｒｐ、Ｔｒｎごとに設けられている。
【００５９】
第２の実施形態では、第１の実施形態と同様に、スイッチングトランジスタＳＷｐおよびＳＷｎの有効チャネル幅がトランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４の有効チャネル幅に比べて充分に大きくなる。これにより、ロジック回路の動作時に、電源回路ＰＳＣは、充分に大きな電力をロジック回路ＬＣに供給することができる。
【００６０】
また、スイッチングトランジスタＳＷｐおよびＳＷｎの有効チャネル長はトランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４の有効チャネル長に比べて等しいか、幾分大きくする。それにより、ロジック回路ＬＣの待機中または停止中において、スイッチングトランジスタＳＷｐおよびＳＷｎのオフ電流を充分に小さくすることができる。
【００６１】
第１の実施形態では、隣接するコンタクトＳＣおよびＤＣがゲート電極を挟むため、コンタクト間の距離をリソグラフィの最小値Ｆ（Feature Size）まで狭くすることができない。これに対し、第２の実施形態では、Ｆｉｎ型半導体層Ｆｉｎは、Ｖｄｄ０、Ｖｄｄ１の電源ラインやゲート電極Ｇの配線に対して直交する方向に形成されている。このため、隣接するソースコンタクトＳＣ間の間隔および隣接するドレインコンタクトＤＣ間の間隔を狭くすることによって、スイッチングトランジスタＳＷｎ、ＳＷｐの有効チャネル幅を増大させ易い。
【００６２】
スイッチングトランジスタＳＷｐ、ＳＷｎのＦｉｎ型半導体層Ｆｉｎの長手方向は、ロジック回路ＬＣのトランジスタＴＰ１〜ＴＰ４、ＰＮ１〜ＴＮ４のＦｉｎ型半導体層Ｆｉｎの長手方向とほぼ直交する。このため、第２の実施形態は、Ｆｉｎ型半導体層Ｆｉｎの加工が第１の実施形態よりも幾分難しい。しかし、スイッチングトランジスタＳＷｐ、ＳＷｎのＦｉｎ型半導体層Ｆｉｎの幅Ｗｆｉｎは、有効チャネル幅を増大させるために、比較的大きく形成されている。従って、リソグラフィおよびＲＩＥを用いて、総てのＦｉｎ型半導体層Ｆｉｎを同時に加工することはそれほど困難ではない。
【００６３】
さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６４】
図１０および図１１を参照して、第２の実施形態による半導体装置の製造方法を説明する。第１の実施形態と同様に、ｎ型ウェルおよびｐ型ウェルをバルク基板に形成する。
【００６５】
次に、図１０に示すように、バルク基板の表面を加工して、Ｆｉｎ型半導体層Ｆｉｎを形成する。このとき、電源回路ＰＳＣのスイッチングトランジスタＳＷｐ、ＳＷｎのＦｉｎ型半導体層Ｆｉｎの長手方向は、ロジック回路ＬＣのトランジスタＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４のそれとほぼ直交する。
【００６６】
次に、Ｆｉｎ型半導体層Ｆｉｎの側面および上面にゲート絶縁膜（図１０および図１１では図示せず）を形成する。続いて、図１１に示すように、ゲート電極Ｇが、ゲート絶縁膜を介してＦｉｎ型半導体層Ｆｉｎの側面および上面に形成される。スイッチングトランジスタＳＷｐおよびＳＷｎのゲート電極Ｇは、直線状にパターニングされる。従って、ゲート電極Ｇの加工は、第１の実施形態のそれよりも容易である。
【００６７】
次に、第１の実施形態と同様に、ソースＳおよびドレインＤをゲート電極Ｇの両側のＦｉｎ型半導体層Ｆｉｎに形成する。
【００６８】
層間絶縁膜の堆積後、図１１に示す×の位置にコンタクトホールを形成する。このコンタクトホールに金属を埋め込むことによって、コンタクトが形成される。このとき、基板コンタクトＳＢＣｎ、ＳＢＣｐも形成される。
【００６９】
次に、第１メタル層Ｍ１を堆積し、これをパターニングする。これにより、図９に示すように、電源電圧Ｖｄｄ０、Ｖｄｄ１、Ｖｓｓ０、Ｖｓｓ１の電源ラインが形成される。スイッチングトランジスタＳＷｐ、ＳＷｎのソースコンタクトＳＣおよびドレインコンタクトＤＣは、ゲート電極Ｇの延伸方向に並んでいる。従って、Ｖｄｄ０、Ｖｄｄ１、Ｖｓｓ０、Ｖｓｓ１の電源ラインは、直線状に形成すればよいので、第１の実施形態のそれよりも加工が容易である。
【００７０】
その後、第１の実施形態と同様の工程を経て、第２の実施形態による半導体装置が完成する。
【００７１】
（第１の変形例）
図１２は、第２の実施形態の変形例を説明するレイアウト図である。本変形例では、ソースＳおよびドレインＤの形成後、Ｆｉｎ型半導体層Ｆｉｎに対してシリコン層をエピタキシャル成長させる。これにより、図１２に示すエピタキシャル領域にエピタキシャル層Ｌｅｐｉが形成される。その結果、エピタキシャル層Ｌｅｐｉが、隣接するＦｉｎ−Ｆｉｎ間の隙間を埋めることができる。
【００７２】
次に、エピタキシャル層Ｌｅｐｉに不純物を導入する。これにより、エピタキシャル層Ｌｅｐｉは、隣接するコンタクト同士、およびＦｉｎ同士を低抵抗で接続する。例えば、隣接するソースコンタクトＳＣは、エピタキシャル層Ｌｅｐｉによって低抵抗で接続される。隣接するドレインコンタクトＤＣも、エピタキシャル層Ｌｅｐｉによって低抵抗で接続される。しかし、ゲート電極Ｇで隔離されたソースコンタクトＳＣとドレインコンタクトＤＣとは、絶縁状態を維持する。
【００７３】
次に、コンタクト抵抗を低減するために、エピタキシャル層Ｌｅｐｉの表面をシリサイド化する。その後、第２の実施形態と同様の工程を経て本変形例による半導体装置が完成する。尚、図９の破線部分Ｌｅｐｉがエピタキシャル層Ｌｅｐｉの平面位置である。
【００７４】
通常、コンタクトＳＣまたはＤＣとチャネル部との界面部分に高抵抗領域が存在する。しかし、本変形例によれば、ゲート電極Ｇの直近までエピタキシャル層Ｌｅｐｉが形成される。従って、ソース−ドレイン間の抵抗を低くすることができる。その結果、電源回路ＰＳＣの電流駆動能力が改善する。また、ロジック回路ＬＣはさらに高速に動作することができる。
【００７５】
（第２の変形例）
上記実施形態では、バルク基板を用いたが、ＢＯＸ層の薄いＳＯＩ基板を用いてもよい。第２の変形例の場合、ＢＯＸ層の下のシリコン基板に基板バイアス電圧Ｖｂｓ＿ｎｗ、Ｖｂｓ＿ｐｗを印加することでスイッチングトランジスタＳＷｐ、ＳＷｎの閾値電圧を制御することができる。また、第２の変形例では、製造コストは高くなるが、それ以外の効果においては第１または第２の実施形態と同様の効果を得ることができる。
【００７６】
（第３の変形例）
スイッチングトランジスタＳＷｐ、ＳＷｎのオン状態とオフ状態との中間状態で、ロジック回路ＬＣを動作させるモードを設定してもよい。例えば、高速動作時よりも電源回路ＰＳＣの電流駆動力を低下させ、ロジック回路ＬＣを低速動作させてもよい。
【００７７】
なお、上記実施例では詳細に説明しなかったが、同一半導体チップ内に形成された制御部からの信号に基づき基板電圧が半導体基板に印加されてもよいし、あるいは、別チップに形成された制御部からの信号に基づき基板電圧が半導体基板に印加されてもよい。
【符号の説明】
【００７８】
ＬＣロジック…回路、ＰＳＣ…電源回路、Ｖｄｄ０、Ｖｄｄ１、Ｖｓｓ０、Ｖｓｓ１、Ｖｂｓ＿ｎｗ、Ｖｂｓ＿ｐｗ…電源電圧、ＳＷｐ、ＳＷｎ…スイッチングトランジスタ、ＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４…トランジスタ、Ｆｉｎ…Ｆｉｎ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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