(57)【要約】【課題】  本発明は基板上での同軸トランジスタを開示する。【解決手段】同軸構造のＭＯＳＦEＴであって、チップ或いは基板（Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ）を積層し、軸心貫通孔により貫通し接続してより高い集積度及びラッチ効果のない同軸全対称のＣＭＯＳＦＥＴの集積回路を形成することができる。【選択図】    図３Ａ
2010114253.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型基板または基板のｎ型ウェルに強化型或いは空乏型を形成する同軸ＰチャネルＭＯＳＦEＴ構造であって、
ｐドーピング環状ドレイン半導体領域と
ｐドーピング環状ソース半導体領域と、
同一の基板或いはウェルで環状ソース及びドレイン半導体領域の間に形成される環状チャネル領域及びこの環状チャネル領域上方で酸化物層により隔離される環状多結晶シリコン或いは導体ゲートと、
ソースを接続し自身の基板或いはウェルを参考電圧とする基層と、
基層及び環状ソースを接続するための同軸環状の給電導体層と、
ドレイン（キャリア集中箇所）の半導体内の軸心導体に接続し、或いはその他のトランジスタ機能を必要とする環状素子など材料の構造と、
を含む同軸ＰチャネルＭＯＳＦEＴ構造であって、
同軸ＰチャネルＭＯＳＦEＴ構造内の各環状素子と環状各極が同軸構造形態により構成され、その環状ゲートの電圧によりトランジスタの電流方向を制御して、各半径方向に円周環状導体層から軸心導体への半径方向に流動し集中式により構成する同軸トランジスタであることを特徴とする同軸ＰチャネルＭＯＳＦEＴ構造。
【請求項２】
同軸トランジスタで、ソースが給電をするための軸心導体に接続され、ドレインが同軸環状導体に接続され、基層に接続して参考電位とされるものであって、ゲートの電圧がトランジスタによる電流方向を制御し、各半径方向に軸心導体から均等に円周環状導体層の半径に流し放射式により構成された同軸トランジスタであることを特徴とする請求項1に記載する同軸ＰチャネルＭＯＳＦEＴ構造。
【請求項３】
p型基板または基板のp型ウェルに強化型或いは空乏型を形成する同軸ｎチャネルＭＯＳＦEＴ構造であって、
ｎドーピング環状ドレイン半導体領域と
ｎドーピング環状ソース半導体領域と、
同一の基板或いはウェルで環状ソース及びドレイン半導体領域の間に形成される環状チャネル領域及びこの環状チャネル領域上方で酸化物層により隔離される環状多結晶シリコン或いは導体ゲートと、
ソースを接続し自身の基板或いはウェルを参考電圧とする基層と、
基層及び環状ソースを接続するための同軸環状の給電導体層と、
ドレイン（キャリア集中箇所）の半導体内の軸心導体に接続し、或いはその他のトランジスタ機能を必要とする環状素子など材料の構造と、
を含む同軸ｎチャネルＭＯＳＦEＴ構造であって、
同軸ｎチャネルＭＯＳＦEＴ構造内の各環状素子と環状各極が同軸構造形態により構成され、その環状ゲートの電圧によりトランジスタの電流方向を制御して、各半径方向に軸心導体から均等に放射して円周環状導体層の半径に流し放射状により構成された同軸トランジスタであることを特徴とする同軸ｎチャネルＭＯＳＦEＴ構造。
【請求項４】
同軸トランジスタで、ソースが給電をするための軸心導体に接続され、ドレインが同軸環状導体に接続され、基層に接続して参考電位とされるものであって、ゲートの電圧がトランジスタによる電流方向を制御し、各半径方向が円周環状導体層から軸心導体の半径に流し集中式で構成された同軸トランジスタであることを特徴とする請求項３に記載する同軸ｎチャネルＭＯＳＦEＴ構造。
【請求項５】
同軸ＰチャネルＭＯＳＦEＴと同軸ｎチャネルＭＯＳＦEＴ等両者を上下逆さにして接合してなるＣＣＭＯＳＦＥＴ（Ｃｏａｘｉａｌ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造であって、２個の軸心導体により上下に直列にすると共にゲートを共用し、各上下の半導体が完全に相補対称であり、各ＭＯＳＦEＴ自体は軸心同軸を一体にする形態により構成されることを特徴とする記載するＣＣＭＯＳＦＥＴ構造。
【請求項６】
インバータの入力制御端をとしての共用ゲートと、
軸心を直列に接続しインバータの上端出力と下端出力とすることを含むＣＣＭＯＳＦＥＴのインバータ構造であって、
インバータの入力制御端が低電圧レベルを入力すると、共用ゲートの低電圧がＰチャネルを誘導して電流を接続し、ソースの正孔キャリアの高電圧が給電して、半径方向に電流を集中して軸心に流して電導体を直列に接続し、高電圧レベルを出力し、インバータの入力制御端が高電圧レベルを入力すると、共用ゲートの高電圧がＮチャネルを誘導し電流を接続し、ソースの電子キャリアのマイナス電圧が給電して、半径方向に電流を集中して軸心に流して電導体を直列に接続し、低電圧レベルを出力することを特徴とする請求項５に記載するＣＣＭＯＳＦＥＴのインバータ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は同軸のトランジスタ（Ｃｏａｘｉａｌ−Ｔｒａｎｓｉｓｔｏｒ）に関し、具体的にはＩＣ集積度（Ｉｎｔｅｇｒａｔｉｏｎ）を高める同軸構造のＭＯＳＦＥＴ及びそれらが完全に対称となった相補型ＭＯＳＦＥＴ技術に使用される。
【背景技術】
【０００２】
原義を「Ｔｒａｎｓｆｅｒ−Ｒｅｓｉｓｔｏｒ」とするトランジスタ「Ｔｒａｎｓｉｓｔｏｒ」は、元々、「電気抵抗を調整する。電気抵抗を移動又は転移させる」という意味であり、意訳では「抵抗調整体」と文字からその意味が窺える。トランジスタは従来の電子技術分野ではその優れた「内蔵抵抗（Ｂｕｉｌｄ  ｉｎ  Ｒｅｓｉｓｔｏｒ）の大きさを調整し、通過電流の大小を変えられる」というバイポーラトランジスタ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ、ＢＪＴという）機能を明確に表しており、又は従来の集積デジタルロジック電子技術分野の「内蔵抵抗を調整し、極大化して電流を遮断してオフ（ｏｆｆ）とし又は極小化して電流をオン（ｏｎ）にする」というユニポーラトランジスタ機能であり、例えば接合型ＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ，ＪＦＥＴという）、金属半導体ＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ，  ＭＥＳＦＥＴ）又は金属酸化物層半導体ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ，  ＭＯＳＦＥＴという）である。トランジスタが内蔵抵抗を調整する制御能力は構造内のｐｎ接合面に内蔵電場（Ｂｕｉｌｔ−Ｉｎ  Ｐｏｔｅｎｔｉａｌ）を形成する順バイアス又は逆バイアスのスタート段取りと選択により、それはエミッター（Ｅｍｉｔｔｅｒ，Ｅ）、ベース（Ｂａｓｅ，Ｂ）及びコレクタ（Ｃｏｌｌｅｃｔｏｒ，Ｃ）からＢＪＴトランジスタを構成するベースバイアスによって抵抗の大きさを制御する。或いは、ソース（Ｓｏｕｒｃｅ，Ｓ）、ゲート（Ｇａｔｅ，Ｇ）及びドレイン（Ｄｒａｉｎ，Ｄ）でＦＥＴを構成するゲートバイアスによってキャリアのオン／オフを制御する。その後発展したＭＯＳは電位フローティングが別途基層（Ｂｏｄｙ，Ｂ）を増やさないために4ピントランジスタとした。ベース又はゲートはちょうど蛇口の水量調節又は開閉機能と同様である。
【０００３】
従来のＩＣ素子の製作形態は、上記の３ピン又は４ピントランジスタの各極の材料単体に係わらず、全て拡散、蒸着、イオン植入又はエピタキシー等のユニット半導体の製造工程で長さと幅と深さを具えた四角形の配置分布の形状で製造され、三つの電極が平行なインターフェイスで上下左右にトランジスタの抵抗調整作用をなす。従って素子と素子を区画し、明らかにモザイクタイプの四角形で構成されたＩＣ構造となる。例えば図１Ａ、１Ｂでは、図１ＡはＣＭＯＳインバータ（Ｉｎｖｅｒｔｅｒ）上面図、図１Ｂは対照横断面図である。
【０００４】
１９４７年Ｗ．Ｓｈｏｃｋｌｅｙ、Ｂａｒｄｅｅｎ及びＢｒａｔｔａｉｎは米国のベル実験室で点接触（Ｐｏｉｎｔ  Ｃｏｎｔａｃｔ）ゲルマニウム接合型トランジスタを発明した。これは特許文献１の「半導体性材料を利用する回路素子」（Ｃｉｒｃｕｉｔ  Ｅｌｅｍｅｎｔ  Ｕｔｉｌｉｚｉｎｇ  Ｓｅｍｉｃｏｎｄｕｃｔｉｖｅ  Ｍａｔｅｒｉａｌ）に掲載されている。１９６０年代初期には、デジタルコンピュータへのダウンサイジングのニーズにより、多数のトランジスタを基板上に密集製造する考え方により、トランジスタが発明されたベル実験室は至極可笑しな創意と看做された。時至って今日、マイクロ電子技術は弛まぬ進歩を遂げ、ベル実験室のユーモアが不可能とされる任務を追求する研究者のバックグラウンドの創造の原動力となっている。
【特許文献１】米国特許第２５６９３４７号明細書
【０００５】
従来のＢＪＴの電流密度の高い、反応速度の速い長所はアナログ回路で大量に使用されているものの、デジタル論理回路のインバータ、トランジスタ−トランジスタ論理回路（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ，  ＴＴＬ）とエミッタカップル論理回路（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ，  ＥＣＬ）に使用されると、三つの電極の面積に制限されて、ＢＪＴをＩＣにある集積度面において電場電圧でオン／オフを制御する電界効果トランジスタ（ＦＩＥＬＤ−ＥＦＦＥＣＴ，  ＦＥＴ）と比べようがない。ベース電流がコレクタエミッター間の電流を制御する構造で、ベース実体層が如何に薄くとも、ベース実体層が存在するとキャリア交換体となるという欠点を回避し得ない。ＦＥＴはゲートを上方スペースに移して、電圧でソースとドレイン間の電流のオン／オフを制御すると、ＦＥＴのデジタルＩＣにおける集積度がＢＪＴに勝る。ＦＥＴにおける従来のＭＯＳＦＥＴ（以下ＭＯＳという）は、高い集積度、低い消耗効率、高い入力抵抗及び低い入力電流等の長所を具えているので、デジタル論理回路の中で最も人気の高い素子構造である。ＮチャネルＭＯＳ（以下ＮＭＯＳという）の主なオンのＮチャネルキャリアの電子移動率はＰチャネルＭＯＳ（以下ＰＭＯＳという）ホールの移動率より遥かに大きく、ドーピング濃度が同様でゲートの幅と長さの比率が同じである場合、ＮＭＯＳの操作速度がＰＭＯＳより格段に速い。このため高Ｎ型ドーピング濃度と高精密なドーピングの輪郭制御度のイオン植入技術が開発されると、ＮＭＯＳはＰＭＯＳに取って代わった。
【０００６】
図１Ａ、図１Ｂでは、従来のＰＭＯＳ１０３と従来のＮＭＯＳ１０１の両者が直列に接続して従来のＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ，以下ＣＭＯＳという）を構成し、その両者のゲートを互いに接続してデジタル論理回路信号の入力端１０２とし、両者は直列に接続するドレインとソースを接続して信号出力端１０４とし、また両者を各々ＶＤＤ高電位１０５とＶＳＳ低電位１０６の２つの態様の論理レベルに接続する。共同ゲートに高/低電圧を入力すると、両者のうちの一方のチャネルがオン状態となり、もう一方のチャネルがオフ状態となる、即ち、ＣＭＯＳ出力端はＮＭＯＳとＰＭＯＳが接続する高レベル又は低レベルによって切り換える。理論上ではＣＭＯＳは静態パワー消耗がないものの、ＰＭＯＳとＮＭＯＳの切り換えで同時にオンとなる瞬間に動態のパワー消耗が生じる。従って、１９８０年代後半のＣＭＯＳの発明は、デジタル論理の電子製品が一層低エネルギー消耗で高速演算のトランジスタ構造となって貢献している。然しながら、従来のＣＭＯＳトランジスタ構造はＮＭＯＳとＰＭＯＳが直列に接続して構成されており、シングルウェル又はダブルウェルで構成されたＣＭＯＳであっても、本質的に直列に接続して１つのｐｎｐｎの寄生サイリスター（Ｔｈｙｒｉｓｔｏｒ）構造となり、ラッチアップ（Ｌａｔｃｈ−ｕｐ）効果を生じて、ＣＭＯＳ電圧の制御機能が一時的又は永久に失われる可能性があり、さらには電流が突然大きくなって回路を焼いてしまう欠点がある。
【０００７】
図２Ａ、２Ｂを例として、Ｎ型ウェルのＣＭＯＳインバータ構造のラッチアップ状態を説明する。図２ＡはＮウェルＣＭＯＳチップの横断面図で、図２Ｂはその等価回路図である。Q⊥は垂直方向に寄生するＰＮＰの２つのキャリアトランジスタで、ＰＭＯＳトランジスタのP+ソース、Ｎ型ウェル及びＰ型基板で形成される。Q‖は横方向に寄生するＮＰＮの２つのキャリアトランジスタで、ＮＭＯＳトランジスタのＮ+ソース、Ｐ型基板及びＮ型ウェルで形成される。横方向のＮＰＮのコレクターはＮ型ウェルを経由して垂直ＰＮＰのベースに接続する。垂直ＰＮＰのコレクターと横方向ＮＰＮのベースはＰ型基板で接続する。Ｐ型基板は（ＮＰＮの）ベース、（ＰＮＰの）コレクター及びＮＰＮベースがＰＮＰコレクターの接続媒体等に至る３種の機能を兼備しており、Ｎウェルもまた（ＰＮＰの）ベース、（ＮＰＮの）コレクター及びＰＮＰベースがＮＰＮコレクターの接続ライン等に至る３種の機能を兼備しており、このようなＰ基板とＮウェル（基板機能と同様）が重複したコレクター、ベース共用方式（キャリアは同源）に変わり、ラッチアップの要因を構成することがわかる。（解決方法は徹底して分割し、ＮウェルをＰ基板上にしない）。図中のＲｗはＮウェルがＰＭＯＳのソースP+に至る間の直列接続抵抗で、Ｎウェル抵抗という。ＲｓｕｂはＰ型基板がＮＭＯＳドレインＮ+に至る間の直列接続抵抗で、基板抵抗という。ラッチアップ発生のある時間を例に取ると、その可能性は電源のオン、電離やその他の一時的状況などによる電圧の異常な急上昇によって過大電流が生じてＮＰＮトランジスタのコレクターを流れて（ｎウェルとｐｎｐのベース共用、即ちｎｐｎコレクター兼ｐｎｐベース‐‐‐重複作用による衝突の可能性）、ウェル抵抗Ｒｗの電流がＰＮＰトランジスタQ⊥のベース、エミッターに対してバイアスを惹起する。このバイアスがＰＮＰトランジスタのコレクターを始動させるのに十分な電流流動を生じる。基板抵抗Ｒｓｕｂを経由した電流はさらにＮＰＮトランジスタQ‖のベースエミッタに対してバイアスを生じて、Q‖はさらに大きい電流を放電してウェル抵抗Ｒｗに再度流入してQ⊥バイアスを拡大させ、循環してフィードバック回路の作用を惹起する。電源を移動させない限り、このラッチアップ効果を解消することはできない。
【０００８】
従来のラッチアップ発生防止の最も直接の方法は、(1)ＮＭＯＳとＰＭＯＳ２つのトランジスタの距離を空ける、(2)ベースのドーピング濃度を上げる、(3)基板上にエピタキシー層（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ）を使用して横方向抵抗で生じる高めのトリガーバイアスレベルを上げる、(4)基層接点とソース接点距離（Ｂｕｔｔｅｄ  Ｃｏｎｔａｃｔ）を短縮する、(5)深い溝で隔絶する（Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）、(6)ガードリング（Ｇｕａｒｄ  Ｒｉｎｇ）を使用して電荷を吸収注入して２つのキャリア動作を防止する、(7)絶縁層上の多結晶シリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ，  ＳＯＩ）及び(8)３ＤのＣＭＯＳの積層式（Ｓｔａｃｋｅｄ  ＣＭＯＳ）のような３ＤのＣＭＯＳ構造を使用する方法等の技術でラッチアップを防止する。このうち、１項〜６項の方法では図１Ｂの等価回路で示されたように、ＲｗとＲｓｕｂを大きくしてQ⊥が早めに始動するのを遅らせたり回避したりし、さらにQ‖が始動するのを防止する方法で理解できる。然しながら、この６項目の方法では何れも回路密度（集積度）が低下し、且つ回路切り換え速度も低下する。ラッチアップ現象は改善できるものの、特に集積度のニーズが高まっているときは一向に根絶にまでは至らない。７項目のＳＯＩ方式ではＭＯＳを絶縁層に完全に打ち立てるとサイリスター構造は殆ど消失し、カップル電流を生じ得ないで、ラッチアップ効果を直接効果的に解決することができる。絶縁層上の多結晶ＳＯＩ方式はラッチアップ効果を防止することができるものの、依然としてＰＭＯＳとＮＭＯＳを平面上で並列構成しており、集積度を高めることができない。８項目の３Ｄ  ＣＭＯＳは１個のＭＯＳを製造した上方にさらに１個のＭＯＳを製造して、中間に酸化物層を隔てる。この方法はラッチアップ効果を克服できるものの、立方体素子のマスクの照準の困難と、酸化物層上方にさらにシリコン半導体結晶をつくる技術問題を克服する必要がある。
【０００９】
低エネルギー消費の長所を具えたＣＭＯＳの使用は本質的なラッチアップ効果を克服する必要がある他に、ＩＣの集積度が高まった後、それに連れて高密度素子の数量が増加した切換速度の問題をどの様に処理するかがさらに重視されることとなる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の主な目的は、従来のＣＭＯＳラッチ効果を克服すると共に、集積度を高めることである。
【課題を解決するための手段】
【００１１】
本発明はまず従来のＰＭＯＳを同軸化構造のＰＭＯＳ（ＣＰＭＯＳという）に製作する方法、従来のＮＭＯＳを同軸化構造のＮＭＯＳ（ＣＮＭＯＳという）に製作する方法及びさらに両者を上下逆さに接合して完全に対称とする相補型ＣＭＯＳＦＥＴ構造等の方法で、ラッチ効果を徹底的に解決すると共に、集積度を高め反応速度を迅速にする目的がある。全対称のＣＣＭＯＳＦＥＴにつき、本発明のＣＣＭＯＳは両軸心導体を上下に直列に接続してゲートは共用とし、各上下の半導体素子はそれ自身同軸対称で且つ上下に相補対称を兼備する完全相補対称構造である。従来の積層型３ＤＣＭＯＳのように上下に相補し積層して集積度を高め、ラッチ効果を完全に防止すると共に、ロジックスイッチ反応速度を速める目的を達成する。
【発明の効果】
【００１２】
一、ｐチャネルＭＯＳＦＥＴ構造の同軸化方法。図３Ａに示すように、ｎ型基板３０１又は基板のｎ型ウェルで同軸ｐチャネル強化型ＭＯＳＦＥＴを製作する例示説明であり、同軸トランジスタ構造の内容はｐドーピング環状ドレイン半導体領域３０２とｐドーピング環状ソース半導体領域３０３と、同一の基板或いはウェルで環状ソース及びドレイン半導体領域の間に形成される環状チャネル領域３０４及びこの環状チャネル領域３０４上端で酸化物層３０５により隔離される環状多結晶シリコン或いは導体ゲート３０６と、ソースを接続し自身の基板或いはウェルを参考電圧とする基層３０７と、基層３０７及び環状ソースを接続するための同軸環状の給電導体層３０８と、半導体内の軸心導体３０９に接続するドレイン（キャリア集中箇所）等の素子から構成され、この同軸ＰチャネルＭＯＳＦEＴ構造の内の各環状素子と環状各極が同軸構造形態により構成され、その環状ゲート３０６の電圧によりトランジスタの電流の流動方向を制御して、各半径方向に環状導体層３０８から軸心導体３０９への半径方向に流動し集中式により構成する同軸トランジスタである。図４Ｂの電流が軸心導体に集中する図で示すように（その流出又は流入はソースが内部又は外部位置かは使用ニーズにより決定されると看做し、従来のＰＭＯＳはプルアップ式出入力が変化する段取りに原設定するように）、図４Ａで示すように、従来のソースからドレインへの電流移動に異なる。本発明は当人の出願済み特許文献２の発明名称「屈折率分布の半径上における同軸光伝導体光ファイバー及びその同軸半導体光源と検光器が一体構造となった同軸光伝導体システム」における同軸半導体構造原理で、従来のＰＭＯＳを同軸化構造のＣＰＭＯＳにする。軸心が対称構造が均等な内蔵電場を提供する下での直接のドリフト電流が等間隔で環の向きに集中して高速で流動することから、拡散電流の影響が避けられて、反応速度が速められてノイズが減少できる。同軸給電の両電極が電圧を提供して電場を形成するドリフトの下、ホールや電子は最短距離方向に移動し、ちょうど各半径の電場極化方向であり、即ち最大半径方向の電場作用において、キャリアは最大半径方向の電場のドリフト方向によって速やかに集中し、又は最高電流を放射することができる。
【特許文献２】中華民国特許第０９５１４６９６３号明細書
【００１３】
二、ｎチャネルＭＯＳＦＥＴ構造の同軸化方法。図３Ｂに示すように、ｐ型基板３１１又は基板のｐ型ウェルで同軸ｎチャネル強化型ＭＯＳＦＥＴを製作する例示説明であり、同軸トランジスタ構造の内容はＮドーピング環状ドレイン半導体領域３１２とＮドーピング環状ソース半導体領域３１３と、同一の基板或いはウェルで環状ソース３１３及びドレイン半導体領域３１２の間に形成される環状チャネル領域３１４及びこの環状チャネル領域３１４上端で酸化物層３１５により隔離される環状多結晶シリコン或いは導体ゲート３１６と、ソースを接続し自身の基板或いはウェルを参考電圧とする基層３１７と、基層３１７及び環状ソースを接続するための同軸環状の給電導体層３１８と、半導体内の軸心導体３１９に接続するドレイン（キャリア集中箇所）等の素子から構成され、この同軸ｎチャネルＭＯＳＦEＴ構造の内の各環状素子と環状各極が同軸構造形態により構成され、その環状ゲート３１６の電圧によりトランジスタの電流の流動方向を制御して、各半径の外向きに軸心導体３１９から均等に放射して円周環状導体層３１８の半径外向き放射型で構成された同軸トランジスタである。図４Ｃでは電流が軸心から均等に外へ放射され（流出又は流入はソースが内部又は外部位置かは使用ニーズにより決定されると看做し、従来のＮＭОＳはプルダウン式出入力が変化する段取りに原設定するように）、図４Ａに示すように、従来のソースからドレインに至る電流の流動に異なる。本発明は当人の出願済み特許文献２の発明名称「屈折率分布の半径上における同軸光伝導体光ファイバー及びその同軸半導体光源と検光器が一体構造となった同軸光伝導体システム」における同軸半導体構造原理で、従来のＮＭＯＳを同軸化構造のＣＮＭＯＳにする。軸心が対称構造が均等な内蔵電場を提供する下での直接のドリフト電流が等間隔で環の向きに集中して高速で流動することから、拡散電流の影響が避けられて、反応速度が速められてノイズが減少できる。同軸給電の両電極が電圧を提供して電場を形成するドリフトの下、ホールや電子は最短距離方向に移動し、ちょうど各半径の電場極化方向であり、即ち最大半径方向の電場作用において、キャリアは最大半径方向の電場のドリフト方向によって速やかに放射し、又は最高電流を集中することができる。
【００１４】
三、上下を逆さにして接合し完全に対称の相補型ＭＯＳＦＥＴ構造の同軸化の方法。図５に示すように、このＣＣＭＯＳは一つは図３ＡのＣＰＭＯＳが逆さとなって上にあり、一つは図３ＢのＣＮＭＯＳが下に接合してなる。両軸心導体３０９と３１９は上下に直列に接続すると上出力端５０１と下出力端５０２を構成することができる。そのゲートは共用で電圧入力制御端５０３、ＶＤＤ高電位５０４とＶＳＳ低電位５０５を構成する。本発明のＣＣＭＯＳは両軸心導体を上下に直列に接続してゲートは共用とし、図６の様に各上下の半導体素子はそれ自身同軸対称で且つ上下に相補対称を兼備する構造である。
上のＣＰＭＯＳのｐｎｐトランジスタと下のＣＮＭＯＳのｎｐｎトランジスタの各素子は既に一体接続を離脱して徹底して分割され、ラッチ効果の発生を完全に解決した。従来の並列構成のＣＭＯＳ構造と異なり、本発明では上下に積層して構成されて集積度が高まる。本発明の同軸化トランジスタ構造内のｐｎ接合面に内蔵電場(Ｂｕｉｌｔ−Ｉｎ  Ｐｏｔｅｎｔｉａｌ)を形成して同軸対象で均等に分布する内蔵電場とし、キャリア流動は半径の環の向きに内向きに集中し、若しくは外向きに放射する半径等間隔流動方式であり、一層反応速度が速められてノイズが減少できる。
【００１５】
以上を総合すると、本発明は従来のＰＭＯＳを同軸化構造のＣＰＭＯＳに製作する方法、従来のＮＭＯＳを同軸化構造のＣＮＭＯＳに製作する方法及びさらに両者を上下逆さに接合して完全に対称とするＣＣＭＯＳＦＥＴ構造などの方法でラッチ効果を徹底的に解決することができると共に、集積度を高めて反応速度を速める目的を達成できる。このような同軸構造化した各種ＭＯＳＦＥＴは同様にトランジスタを「電気抵抗を調整するもの、つまり電気抵抗を移動又は転移させるもの」としての「内蔵電場を調整し、極大化して電流を遮断してオフとし又は極小化して電流をオンにする」という目的を実現する。電流の等間隔に集中し放射する動作は花が開花し萎むのに最も省力し且つ自然原理に適うが如く、集積デジタルロジック電子技術を形成して、このことはデジタルＩＣの応用をさらに完璧なものとする。
【発明を実施するための最良の形態】
【００１６】
ＣＣＭＯＳＦＥＴからなるインバータにつき、図７のＣＣＭＯＳＦＥＴからなるインバータＩＣは、この各インバータが図３ＡのＣＰＭＯＳが上に逆さになり、図３ＢのＣＮＭＯＳが下に接合してＣＣＭＯＳとなった構造で、インバータ回路作用を実現する。２つの軸心導体３０９、３１０は上下に直列接続して上出力端７１０と下出力端７０２が構成される。そのゲートは電圧入力制御端７０３を共同で構成する。各ＣＣＭＯＳは２つの軸心導体３０９，３１０を上下に直列接続してゲートは共用で、各上下半導体素子は自身が同軸対称であるだけでなく、上下に完全に相補対称で構成された同軸インバータを兼備している。各インバータの間は隔離層７０６で隔離されている。各インバータの入力制御端７０３が低電圧レベルを入力すると、共同ゲートの低電圧がその上のＣＰＭＯＳのＰチャネル接続電流に誘導し、そのソース７０４の正孔キャリアは高電圧ＶＤＤで給電し、半径方向に電流を集中させて軸心に向かって電動体に直列接続し、高電圧レベルを軸心導体の上出力端７０１と下出力端７０２に出力する。即ち、元は低電圧又は低レベルであるのを高電圧に出力したり高レベルに引き上げることが出来る。インバータの入力制御端７０３が高電圧レベルを入力すると、共同ゲートの高電圧がその下のＣＮＭＯＳのＮチャネル接続電流に誘導し、そのソース７０５ＶＳＳの電子キャリアの負電極が給電して、半径方向に電流を集中させて軸心に向かって電動体の上出力端７０１と下出力端７０２に出力して低電圧レベルを出力する。即ち、元は高電圧又は高レベルであるのを低電圧に出力したり低レベルに引き下げることが出来る。このソースＶＳＳ低電圧がアースすると、ＶＳＳはアース電圧と看做される。またロジック二進数電圧レベルであれば負電位である。このようにするとインバータ回路作用が実現し、そのＩＣで構成される構造は同軸化して且つ上下に積層するタイプであるため集積度を高める。また、同軸化トランジスタ内の均等電場が電流を高速でドリフトし、集中且つ放射させる自然力作用は消耗効率を一層節減できる。
【００１７】
本発明の実施例の各細部を説明するのに引用した参考番号の素子は、何れも同様又は機能上で類似している素子と看做し、極簡略化した図解方式で実例を図説して主な実施特徴を表そうと意図している。従って、図示したものは決して実際の実施例のすべての特徴を描写しようとしたものではなく、描写した素子は決して相対的寸法又は数量ではないため、示された図面は比例描写されておらず、本発明の同軸化トランジスタ構造の基本精神に則って描写している。
【００１８】
以上例示並びに図示したものは、本発明の同軸トランジスタが制作したＣＭＯＳＦＥＴとＣＣＭＯＳＦＥＴのインバータ装置で、本発明の同軸トランジスタの主な精神を代表する同軸一体構造の主張をして、その他同軸一体構造のトランジスタ機能及び応用する各種態様を説明しているに過ぎない。
【００１９】
実例では、本同軸トランジスタが構成する各種ＭＯＳＦＥＴとインバータ装置は、高集積度、高反応速度を有し、完全にラッチアップ効果を除去するのみならず、各種集積デジタル論理回路に応用する場合、同軸化のＳＲＡＭ、同軸化のＤＲＡＭ、同軸化のＲＯＭ、等同軸化の各種メモリー、さらにはＤＨＢＴ（Ｃｏａｘｉａｌ  Ｄｏｕｂｌｅ  Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）のように、各種高速で大量情報を保管するメモリー構造として用いられる旨述べている。こうした各同軸化トランジスタ製品は何れも低コストで量産が可能で、且つ同軸化の省電構造によって省エネルギーという目的を達成することができる。
【００２０】
上記の各素子の機能及びその同軸使用電流オン／オフ機能、又は２個若しくは多数の素子の機能及びその同軸化して上下に積層しての量産は、何れも単独又は共同で効果的に上記タイプと異なるその他のタイプの同軸一体化構造のトランジスタの論理演算システムや製造工程システムに応用され、人類に有益な総合効果的価値をもたらすことが理解される。
【００２１】
本文はＣＭＯＳＦＥＴ及びそれから構成されたＣＭＯＳＦＥＴとインバータ構造を図解説明し、本発明の同軸トランジスタ構造を説明しているものの、このことは本発明をこうした図示した細部に限定することを意図しているわけではなく、本発明の精神を離脱しない如何なる方式という前提で、本発明に対して各種修正及び構造の改変を実施することができる。
【００２２】
以上の説明で本発明を全面的に披露した要旨をこれ以上分析する必要は無く、人々が選考技術の観点を併わせた現有知識を応用して、本発明の一般若しくは具体的態様の基本的特徴を合理的に構成する前提で、容易く本発明を各種応用に修正し又はその他の素材を使用して本発明に応用することができる。よって、これら修正は添付した特許請求の範囲の等価意義と範囲内であるものを含むべきであり、且つそれを意図している。
【図面の簡単な説明】
【００２３】
【図１Ａ】従来のＣＭＯＳＦＥＴ集積回路のインバータユニットの上面構造概略図である。
【図１Ｂ】図１Ａと対比した従来のＣＭＯＳＦＥＴ集積回路ユニット構造の横断面略図である。
【図２Ａ】従来のＣＭＯＳインバータでラッチ現象を生じたチップの横断面概略図である。
【図２Ｂ】従来のＣＭＯＳインバータでラッチ現象を生じた等価回路の概略図である。
【図３Ａ】同軸ｐチャネルＭＯＳＦＥＴ構造の斜視断面概略図である。
【図３Ｂ】同軸ｎチャネルＭＯＳＦＥＴ構造の組合せ断面概略図である。
【図４Ａ】従来のソースからドレインへ電流が流れる概略図である。
【図４Ｂ】電流が軸心導体に集中する概略図である。
【図４Ｃ】電流が軸心から均等に外方向に放射する概略図である。
【図５】同軸のＣＭＯＳＦＥＴ構造の断面概略図である。
【図６】同軸化して完全に対称となったＣＭＯＳＦＥＴ横断面構造の概略図である。
【図７】同軸のＣＭＯＳＦＥＴからなるインバータの実施例図である。
【符号の説明】
【００２４】
１０１  ＮＭＯＳ
１０２  デジタルロジック回路信号入力端
１０３  ＰＭＯＳ
１０４  信号出力端
１０５  ＶＤＤ高電位
１０６  ＶＳＳ低電位
３０１  ｎ型基板
３０２  ｐドーピング環状ドレイン半導体領域
３０３  ｐドーピング環状ソース半導体領域
３０４  環状チャネル領域
３０５  酸化物層
３０６  導体ゲート
３０７  基層
３０８  環状導体層
３０９  軸心導体
３１１  ｐ型基板
３１２  ｎドーピング環状ドレイン半導体領域
３１３  ｎドーピング環状ソース半導体領域
３１４  環状チャネル領域
３１５  酸化物層
３１６  導体ゲート
３１７  基層
３１８  環状導体層
３１９  軸心導体
５０１  上出力端
５０２  下出力端
５０３  電圧入力制御端
５０４  ＶＤＤ高電位
５０５  ＶＳＳ低電位
７０１  上出力端
７０２  下出力端
７０３  入力制御端
７０４  ソース
７０５  ソース
７０６  隔離層
【図１Ａ】
2010114253.tif 000003
【図１Ｂ】
2010114253.tif 000004
【図２Ａ】
2010114253.tif 000005
【図２Ｂ】
2010114253.tif 000006
【図３Ａ】
2010114253.tif 000007
【図３Ｂ】
2010114253.tif 000008
【図４Ａ】
2010114253.tif 000009
【図４Ｂ】
2010114253.tif 000010
【図４Ｃ】
2010114253.tif 000011
【図５】
2010114253.tif 000012
【図６】
2010114253.tif 000013
【図７】
2010114253.tif 000014
【手続補正書】
【提出日】平成21年1月7日(2009.1.7)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2010114253.tif 000015
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
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