(57)【要約】【課題】半導体スイッチ素子自体の耐圧を高める等コスト面、効率面で不利となる保護対策ではなく、過電圧発生時その主回路端子間をクランプするクランプ回路を使用した過電圧保護対策を採用するとともに、当該クランプ回路の誤動作を効果的に抑制しうる半導体回路装置を得ることを目的とする。【解決手段】正常時は、クランプ回路８の動作を無効としておき、異常検出回路６から異常検出信号が出力されたときはゲート駆動回路７からスイッチＳｗ３のゲート端子Ｇに送出される駆動信号より早いタイミングでクランプ回路８の動作を有効とするクランプ動作制御回路９を備えた。【選択図】図１
2010178447.tif 000002
【特許請求の範囲】
【請求項１】
主回路端子と制御用のゲート端子とを有する半導体スイッチ素子、前記半導体スイッチ素子を所定の周期でオンオフ制御するための制御信号を生成する制御信号生成回路、動作の異常を検出する異常検出回路、前記制御信号生成回路からの制御信号に基づき前記半導体スイッチ素子をオンオフする駆動信号および前記異常検出回路による異常検出信号に基づき前記半導体スイッチ素子をオフする駆動信号を前記半導体スイッチ素子のゲート端子に送出するゲート駆動回路、および前記半導体スイッチ素子の主回路端子間の電圧が所定の過電圧設定値を越えたとき前記半導体スイッチ素子の主回路端子間をクランプして前記半導体スイッチ素子を過電圧から保護するために前記半導体スイッチ素子をオンする駆動信号を前記半導体スイッチ素子のゲート端子に送出するクランプ回路を備えた半導体回路装置において、
前記クランプ回路の誤動作の確率を抑制するため、前記クランプ回路の動作が、所定の時間帯のみ有効で当該時間帯以外では無効となるよう、前記クランプ回路の動作の有効無効を制御するクランプ動作制御回路を備えたことを特徴とする半導体回路装置。
【請求項２】
正常時は前記半導体スイッチ素子のスイッチング動作を零電流で行うように制御する場合、
前記クランプ動作制御回路は、前記正常時は前記クランプ回路の動作を無効としておき、前記異常検出回路から異常検出信号が出力されたときは前記ゲート駆動回路から前記半導体スイッチ素子のゲート端子に送出される駆動信号より早いタイミングで前記クランプ回路の動作を有効とするようにしたことを特徴とする請求項１記載の半導体回路装置。
【請求項３】
正常時は前記半導体スイッチ素子のスイッチング動作を零電流で行うように制御する場合、
前記クランプ動作制御回路は、前記制御信号生成回路からオンの制御信号が出力されている時間帯では前記クランプ回路の動作を有効とし、前記制御信号生成回路からオフの制御信号が出力されている時間帯では前記クランプ回路の動作を無効とするようにしたことを特徴とする請求項１記載の半導体回路装置。
【請求項４】
正常時は前記半導体スイッチ素子のスイッチング動作を零電流で行うように制御する場合、
前記クランプ動作制御回路は、前記制御信号生成回路からオンの制御信号が出力されている時間帯とこの時間帯に続く前記零電流の時間帯では前記クランプ回路の動作を有効とし、前記零電流の時間帯の終期から次の周期の前記制御信号生成回路からのオンの制御信号の始期までの時間帯では前記クランプ回路の動作を無効とするようにしたことを特徴とする請求項１記載の半導体回路装置。
【請求項５】
前記クランプ回路は、前記半導体スイッチ素子の主回路端子間に接続された非線形素子とこの非線形素子に存在する浮遊容量を介して流れる変位電流を分流する分流用インピーダンス素子との直列体、および前記非線形素子と分流用インピーダンス素子との接続点に接続され前記非線形素子の非線形動作に伴い前記非線形素子に流れる電流に基づき前記半導体スイッチ素子をオンする駆動信号を前記半導体スイッチ素子のゲート端子に送出するクランプ駆動回路を備え、
前記クランプ動作制御回路は、前記分流用インピーダンス素子と並列に接続されたクランプ動作制御スイッチからなり、
前記クランプ動作制御スイッチは、前記クランプ回路の動作を有効とするときはオフに制御され、前記クランプ回路の動作を無効とするときはオンに制御されることを特徴とする請求項１ないし４のいずれか１項に記載の半導体回路装置。
【請求項６】
前記分流用インピーダンス素子に分流用コンデンサ素子を含む場合、
前記クランプ動作制御回路は、前記クランプ動作制御スイッチと直列に接続され、前記クランプ動作制御スイッチのオン動作時前記分流用コンデンサ素子から流入する放電電流を抑制する抵抗素子を備えたことを特徴とする請求項５記載の半導体回路装置。
【請求項７】
コンデンサと複数の前記半導体スイッチ素子とを備え、前記半導体スイッチ素子のオンオフ動作に伴う前記コンデンサの充放電動作を利用して直流電圧の変換を行うことを特徴とする請求項１ないし６のいずれか１項に記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体スイッチ素子を所定の周期でオンオフ制御して電圧変換等を行う半導体回路装置に係り、特に、前記半導体スイッチ素子を、その電流オフ動作時に発生しうる過電圧から保護する技術に関するものである。
【背景技術】
【０００２】
従来、昇圧電力システムや降圧電力システムは、インダクタにエネルギーを充放電することで電圧を変換してきたが、近年、コンデンサにエネルギーを充電し、電圧を変換するシステムが提案されている。例えば、特許文献１に示すスイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置等のコンデンサ電力変換システムにおいては、コンデンサに充電したエネルギーを、スイッチの切り替えにより電力を移行させ、電力変換を行う提案がなされている。
【０００３】
上記電力変換システムにおいては、ＬＣ直列回路が構成され、その共振動作により高い効率を実現している。そのため、正常動作時には零電流スイッチングが可能であり、半導体スイッチ素子には、そのオフ動作時に電流遮断に伴うサージ電圧がほとんど発生しないという特長がある。
【０００４】
ところで、この種の半導体回路装置における異常動作において、過電流による半導体スイッチ素子の損傷防止や、制御電圧の低下などにより制御不能となることを防止する為、当該半導体スイッチ素子を遮断（オフ）することがある。このとき、半導体スイッチ素子に電流が流れていると非常に高いサージ電圧が発生しこれが半導体スイッチ素子に印加され耐圧破壊を起こす可能性がある。
【０００５】
このように、電流が流れているときに半導体スイッチ素子を遮断する場合の耐圧破壊を防止する対策として、先ず、半導体スイッチ素子の耐圧を高めること、スイッチングスピードを制限すること、また、ＣＲＤスナバ回路によりサージ電圧を抑制することにより過電圧から半導体スイッチ素子を保護する方法が採用されてきた。
【０００６】
しかし、半導体スイッチ素子の耐圧を高めることは、例えば、ＦＥＴ（電界効果型トランジスタ、ＭＯＳＦＥＴやＪ−ＦＥＴ、ＳｉＣ  ＭＯＳＦＥＴ等、以下ＦＥＴと略す）であればオン抵抗が高くなりコストも高くなる。また、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）であればオン電圧の上昇やコスト高により、電力変換効率の低下と部品のコスト高を招くことがあった。
【０００７】
また、上述のコンデンサ電力変換システムにおいては、共振周波数をより高くすることでコンデンサの小容量化による小型化／軽量化が可能であるが、上記対策のため半導体スイッチ素子のスイッチングスピードを制限することは、共振周波数を低く設定することになり、装置の大型化／重量増加を招く恐れがある。
更に、上記対策として、ＣＲＤスナバ回路を使用する場合は、半導体スイッチ素子のスイッチング動作に伴い毎回発生するＣＲＤスナバ回路への充放電による電力損失が発生する。そのため、上述のスイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置においては、共振周波数が高く損失が大幅に増加する、また、多数の半導体スイッチ素子を使用することから、ＣＲＤスナバ回路の部品点数が増加するなどの理由により高効率化／小型化／軽量化／低コスト化には向かない。
【０００８】
また、半導体スイッチ素子をＦＥＴとした場合、ＦＥＴのアバランシェ動作によりサージエネルギーの吸収が可能であるが、ＦＥＴのアバランシェ損失の許容エネルギーは定格電流で保証されているものが一般的であるため、定格電流条件を上回る過電流状態（過負荷保護やアーム短絡など）からの保護にはそぐわない。
【０００９】
上記対策の別法として、例えば、特許文献２、特許文献３では、半導体スイッチ素子に過電圧が印加された場合、オフ動作中の当該半導体スイッチ素子のゲートを制御し、その耐圧を越えないようにする保護方式の提案がなされている。
【００１０】
即ち、特許文献２、３に紹介された保護方式は、半導体スイッチ素子の主回路端子間に非線形素子を接続しておき、所定の過電圧設定値を越える過電圧が発生したとき、当該非線形素子が非線形動作することで流れる電流に基づき半導体スイッチ素子をオン駆動させその主回路端子間をクランプ（橋絡状態とする）して当該半導体スイッチ素子を過電圧から保護するものである。
但し、その際、この非線形素子に存在する浮遊容量を介して流れる変位電流に起因して当該半導体スイッチ素子が誤ってオンする、換言すると、上記クランプ回路が誤動作する可能性があるが、両文献には、この非線形素子に流れる変位電流を分流する、抵抗素子やコンデンサ素子からなる分流用インピーダンス素子を設けることで、上記クランプ回路の誤動作を防止し、また、変位電流によるスイッチング損失の増加を防止することにも言及されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−２６２６１９号公報
【特許文献２】特許第３９１１２０４号公報
【特許文献３】特許第４０９１７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献２や３に紹介された誤動作防止策を、特許文献１に開示されたような、多数の半導体スイッチ素子を使用するスイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置に適用した場合、変位電流を防止する為の容量としては、各々の非線形素子の容量最大値を考慮する必要があり、この容量の個別バラツキや温度特性をも考慮すると、保護動作までの遅れにより、保護電圧が上昇し、スイッチング素子の耐圧には更なる余裕が必要となる場合がある。また、容量を小さくすると、変位電流の影響を排除しきれず、バラツキによる一部のスイッチング素子に変位電流によるスイッチング速度低下が発生する為、共振周波数を十分に高くできない可能性がある。
【００１３】
また、スイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置は高周波数で駆動する為、特許文献２、３に記載の回路をそのまま使用した場合は、変位電流を防止する為の容量への充電が頻繁に行われる。そのことにより、変位電流を分流するコンデンサ素子の両端電圧が上昇し、サージ電圧を制限するクランプ回路が誤動作する可能性が想定される。
【００１４】
また、変位電流分流用コンデンサ素子に並列に抵抗素子を取りつけることが必要となる場合があり（特許文献３の図６参照）、この抵抗素子は、周波数が高くなるにつれ小さくしなければならない。この場合、分流用の抵抗素子を小さくすると、クランプ回路動作時の非線形素子(例えば、ツェナダイオード)から分流用抵抗素子に流れる電流が増加し、下式に示すように、非線形素子に要求される電力が非常に大きくなってしまい、長期信頼性にも劣るという弊害も発生する可能性がある。
【００１５】
Ｐ＝Ｖｚ×Ｉ×ｔ×ｆ
Ｐ：ツェナダイオードに要求される電力
Ｖｚ：ツェナダイオードの電圧
Ｉ：ツェナダイオード動作時の回路電流
ｔ：ツェナダイオード動作時間
ｆ：動作周波数
【００１６】
この発明は、以上のような従来の課題を解決するためになされたもので、半導体スイッチ素子自体の耐圧を高める等コスト面、効率面で不利となる保護対策ではなく、半導体スイッチ素子の主回路端子間の電圧が所定の過電圧設定値を越えたとき半導体スイッチ素子をオンすることによりその主回路端子間をクランプするクランプ回路を使用した過電圧保護対策を採用するとともに、当該クランプ回路の誤動作を効果的に抑制しうる半導体回路装置を得ることを目的とする。
【課題を解決するための手段】
【００１７】
この発明に係る半導体回路装置は、主回路端子と制御用のゲート端子とを有する半導体スイッチ素子、前記半導体スイッチ素子を所定の周期でオンオフ制御するための制御信号を生成する制御信号生成回路、動作の異常を検出する異常検出回路、前記制御信号生成回路からの制御信号に基づき前記半導体スイッチ素子をオンオフする駆動信号および前記異常検出回路による異常検出信号に基づき前記半導体スイッチ素子をオフする駆動信号を前記半導体スイッチ素子のゲート端子に送出するゲート駆動回路、および前記半導体スイッチ素子の主回路端子間の電圧が所定の過電圧設定値を越えたとき前記半導体スイッチ素子の主回路端子間をクランプして前記半導体スイッチ素子を過電圧から保護するために前記半導体スイッチ素子をオンする駆動信号を前記半導体スイッチ素子のゲート端子に送出するクランプ回路を備えた半導体回路装置において、
前記クランプ回路の誤動作の確率を抑制するため、前記クランプ回路の動作が、所定の時間帯のみ有効で当該時間帯以外では無効となるよう、前記クランプ回路の動作の有効無効を制御するクランプ動作制御回路を備えたものである。
【発明の効果】
【００１８】
この発明に係る半導体回路装置は、以上のように、クランプ回路を使用して半導体スイッチ素子を過電圧から保護するものであるので、半導体スイッチ素子自体の耐圧を高める等、コスト面、効率面で不利となる保護対策の採用を回避することができる。
更に、上記した、クランプ回路の動作の有効無効を制御するクランプ動作制御回路を備えたので、クランプ回路採用に伴う当該回路の誤動作を効果的に抑制することができる。従って、低コスト、省エネルギー、長期信頼性といった各種の利点が得られる。
【図面の簡単な説明】
【００１９】
【図１】この発明の実施の形態１における半導体回路装置の構成を示す回路図である。
【図２】この発明の実施の形態１における半導体回路装置の動作を説明するためのタイミングチャートである。
【図３】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図４】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図５】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図６】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図７】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図８】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図９】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図１０】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図１１】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図１２】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図１３】実施の形態２として列挙する、本願発明に係る半導体回路装置の変形例を示す回路図である。
【図１４】この発明の実施の形態３における半導体回路装置の構成を示す部分回路図である。
【図１５】この発明の実施の形態４における半導体回路装置の構成を示す回路図である。
【図１６】この発明の実施の形態５における半導体回路装置の構成を示す回路図である。
【図１７】図１６のタイミング回路１２の内部構成を示す回路図である。
【図１８】この発明の実施の形態５における半導体回路装置の動作を説明するためのタイミングチャートである。
【図１９】この発明の実施の形態６における半導体回路装置の構成を示す回路図である。
【発明を実施するための形態】
【００２０】
実施の形態１．
図１は、この発明の実施の形態１における半導体回路装置の構成を示す回路図である。先ずその主回路の構成は、例えば、特許文献１に記載されたスイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置を想定したもので、以下、その構成および動作の概要を説明する。
スイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置１は、低電圧側直流電源となる平滑コンデンサＣＬと高電圧側直流電源となる平滑コンデンサＣＨとの間に接続される。
スイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置１は、４個の半導体スイッチ素子としてのＭＯＳＦＥＴ（以下、スイッチと略称する）Ｓｗ１〜Ｓｗ４、コンデンサＣｅおよびインダクタＬｒを備えており、図１に示す通りに接続されている。
【００２１】
主回路の部分の動作は、特許文献１に詳述されているのでここではその概要に留めるが、スイッチＳｗ２、Ｓｗ３の同時導通とスイッチＳｗ１、Ｓｗ４の同時導通とを交互に切り替えることにより、低電圧側端子２、２ａ間の電圧ＶＬと高電圧側端子３、３ａ間の電圧ＶＨとの電圧比を１：２とする直流電圧変換動作を行う。
そして、スイッチＳｗ２、Ｓｗ３およびスイッチＳｗ１、Ｓｗ４をオンオフする駆動信号のスイッチング周波数を、コンデンサＣｅとインダクタＬｒとで決まる直列共振周波数に一致させることにより、各スイッチＳｗ１〜Ｓｗ４のスイッチング動作を零電流で行うものである。
【００２２】
次に、スイッチＳｗ３を例に、そのゲート端子Ｇに送出する駆動信号を制御するゲート制御回路４について説明する。なお、ここでは、例えば、特許文献２または３に記載されたゲート制御回路を基に構成している。
制御信号生成回路５は、スイッチＳｗ３を、コンデンサＣｅとインダクタＬｒとで決まる直列共振周波数に相当する所定の周期でオンオフ制御するための制御信号を生成する。異常検出回路６は、スイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置１の装置内または関連する回路における、例えば、過電流、過電圧等の動作の異常を検出する。
【００２３】
ゲート駆動回路７は、制御信号生成回路５からの制御信号に基づきスイッチＳｗ３をオンオフする駆動信号および異常検出回路６による異常検出信号に基づきスイッチＳｗ３をオフする駆動信号をスイッチＳｗ３のゲート端子Ｇに送出する。
更に具体的には、制御電源（電圧Ｖｃｃ）の正極と負極との間に、トランジスタＱ２、抵抗Ｒｏｎ、抵抗ＲｏｆｆおよびトランジスタＱ１の直列回路が接続されている。制御信号生成回路５からの制御信号は、トランジスタＱ１、Ｑ２のベース端子に入力される。抵抗Ｒｏｎと抵抗Ｒｏｆｆとの接続点にスイッチＳｗ３のゲート端子Ｇが接続されている。
【００２４】
そして、制御信号生成回路５からの制御信号がＨレベルの期間では、トランジスタＱ２がオンしトランジスタＱ１がオフし、制御電源からトランジスタＱ２、抵抗Ｒｏｎを介してスイッチＳｗ３をオンする駆動信号がそのゲート端子Ｇに送出される。また、制御信号がＬレベルの期間では、トランジスタＱ２がオフしトランジスタＱ１がオンし、ゲート端子Ｇの電圧Ｖｇは抵抗Ｒｏｆｆ、トランジスタＱ１を介して接地されスイッチＳｗ３はオフする、換言すれば、スイッチＳｗ３をオフする駆動信号がそのゲート端子Ｇに送出されるわけである。
【００２５】
クランプ回路８は、スイッチＳｗ３の主回路端子間、即ち、ソース端子Ｓドレイン端子Ｄ間の電圧が所定の過電圧設定値を越えたときスイッチＳｗ３の主回路端子Ｓ、Ｄ間をクランプしてスイッチＳｗ３を過電圧から保護するためにスイッチＳｗ３をオンする駆動信号をスイッチＳｗ３のゲート端子Ｇに送出する。
更に具体的には、ツェナダイオード等の非線形素子ＺＤおよび分流用抵抗素子（以下、抵抗と略称する）ＲＳ１と分流用コンデンサ素子（以下、コンデンサと略称する）ＣＳ１とを並列に接続してなる分流用インピーダンス素子を直列に接続してスイッチＳｗ３のドレイン端子Ｄソース端子Ｓ間に接続されている。制御電源の正極とスイッチＳｗ３のゲート端子Ｇとの間にクランプ駆動回路としてのトランジスタＱ３が接続され、このトランジスタＱ３のベース端子は、抵抗ＲＢを介して非線形素子ＺＤと抵抗ＲＳ１との接続点である非線形素子ＺＤのアノード端子に接続されている。
【００２６】
そして、異常検出信号に基づき、スイッチＳｗ３が過電流を遮断（オフ）する際、当該過電流によりそのドレイン端子Ｄソース端子Ｓ間に発生する電圧が所定の過電圧設定値（非線形素子ＺＤの降伏電圧に相当）を越えると、非線形素子ＺＤの非線形動作でスイッチＳｗ３のドレイン端子Ｄから抵抗ＲＢを介してトランジスタＱ３のベース端子に電流が供給されトランジスタＱ３がオンしてスイッチＳｗ３をオンする駆動信号がそのゲート端子Ｇに送出されスイッチＳｗ３のドレイン端子Ｄソース端子Ｓ間をクランプしてスイッチＳｗ３を過電圧から保護するわけである。
【００２７】
なお、記述した通り、スイッチＳｗ３のドレイン端子Ｄソース端子Ｓ間に発生する電圧が所定の過電圧設定値に至るまでの段階においても、非線形素子ＺＤに存在する浮遊容量を介してトランジスタＱ３のベース端子に変位電流が流入し、その大きさによっては、トランジスタＱ３がオンしてスイッチＳｗ３がオン、従って、クランプ回路８が誤動作する可能性がある。抵抗ＲＳ１とコンデンサＣＳ１は、この非線形素子ＺＤからの変位電流を分流することで、トランジスタＱ３に流入する変位電流成分を抑制して誤動作を防止するわけである。
【００２８】
クランプ動作制御回路９は、本願発明の要部に該当する部分で、抵抗ＲＳ１と並列に接続されたクランプ動作制御スイッチとしてＭＯＳＦＥＴ（以下、スイッチと略称する）Ｑ４と抵抗ＲＳ２とを直列に接続したものからなる。そして、スイッチＱ４のゲート端子は異常検出回路６に接続されている。
なお、スイッチＱ４は、ＭＯＳＦＥＴに限らず、他の種類のスイッチ素子、例えば、トランジスタやＩＧＢＴであってもよく、抵抗ＲＳ２は、後段でも触れるように、場合により、省略してもよい。
【００２９】
次に、クランプ動作制御回路９を中心に本願発明の動作について、タイミングチャートを示す図２を参照して説明する。図２（ａ）は、制御信号生成回路５からの制御信号の波形を示し、Ｈレベルの期間では、上述した通り、トランジスタＱ２がオンしトランジスタＱ１がオフし、制御電源からトランジスタＱ２、抵抗Ｒｏｎを介してスイッチＳｗ３をオンする駆動信号がそのゲート端子Ｇに送出される。また、制御信号がＬレベルの期間では、トランジスタＱ２がオフしトランジスタＱ１がオンし、スイッチＳｗ３をオフする駆動信号がそのゲート端子Ｇに送出される。
【００３０】
図２（ｂ）は、異常検出回路６からの異常検出信号を示す。制御信号のスイッチング周波数は、コンデンサＣｅとインダクタＬｒとで決まる直列共振周波数に一致させているので、異常検出信号がＬレベル、従って、正常動作時においては、図２（ｃ）に電流ｉを示すように、スイッチＳｗ３はスイッチング動作を零電流で行っている。
図２（ｄ）は、スイッチＳｗ３のドレイン端子Ｄソース端子Ｓ間の電圧Ｖｄｓで、図示の通り、正常動作時は、オンの期間ではほぼ零で、オフの期間では、一定の電圧に収まっている。
【００３１】
図２（ｅ）は、トランジスタＱ３のベース端子に入力される電圧で、スイッチＱ４によるクランプ動作制御の結果を示すものとなる。即ち、ここでは、スイッチＱ４は、そのゲート端子への入力がＬレベルのときはオンし、Ｈレベルのときはオフするよう設定されている。従って、正常動作時で異常検出信号がＬレベルのときは、スイッチＱ４はオンしており、非線形素子ＺＤに流れる変位電流は、抵抗値が抵抗ＲＳ１に対して十分小さく設定された抵抗ＲＳ２とスイッチＱ４とを介して、そのほとんどが分流され、トランジスタＱ３のベース端子の電圧はほぼ零に保持されている。換言すると、クランプ回路８の動作を無効としているわけである。
【００３２】
ここで、時刻ｔに回路のどこかで異常が発生し、異常検出回路６が異常検出信号を出力、従って、異常検出信号がＬレベルからＨレベルに立ち上がると、直ちにスイッチＱ４がオフする。これによって、抵抗ＲＳ２とスイッチＱ４の回路がオープンとなり、クランプ回路８の動作が有効となる。
また、異常検出信号がＨレベルに立ち上がることで、回路を保護するため、ゲート駆動回路７からスイッチＳｗ３をオフする駆動信号がそのゲート端子Ｇに送出され、スイッチＳｗ３による主回路電流遮断動作がなされるが（図２は、支障なく電流遮断動作が実行された場合を示す）、この時点では、クランプ回路８の動作が有効な状態となっているので、従来の通り、過電流遮断の条件によって電圧Ｖｄｓが非線形素子ＺＤの降伏電圧に相当する過電圧設定値を越えたときは、クランプ回路８が確実に動作することにより、スイッチＳｗ３が過電圧から保護されることになる。
【００３３】
なお、ここで厳密には、異常検出信号がＨレベルに立ち上がってゲート駆動回路７がスイッチＳｗ３をオフする駆動信号を立ち上げる時点で、それまでは動作無効とされていたクランプ回路８の動作が有効となる状態にしておく必要がある。具体的には、ゲート駆動回路７のトランジスタＱ２がオフしトランジスタＱ１がオンするタイミングよりもスイッチＱ４がオフするタイミングが早くなるように設定しておく必要がある。
もっとも、実際の装置設計においては、異常検出信号の立ち上がりを受け制御信号生成回路５を経てゲート駆動回路７のトランジスタＱ２をオフ、トランジスタＱ１をオンする迄には、数十〜百数十ｎｓｅｃの遅れ時間が生じ、異常検出信号を受けて直接スイッチＱ４がオフするタイミングが先行することになるのが通例であり、上述した必要条件の確保は容易になし得るものである。
【００３４】
なお、以下では、本願発明になるクランプ動作制御回路９の実現に際し、加味すべき更に具体的な内容について説明する。
即ち、スイッチＱ４をオンしてクランプ回路８の動作を無効とする場合において、非線形素子ＺＤに流れる変位電流が抵抗ＲＳ２に流れることで発生する電圧により抵抗ＲＢおよびトランジスタＱ３を通じてスイッチＳｗ３のゲート端子Ｇの電圧が不要に上昇しないよう十分留意する必要がある。
【００３５】
具体的には、スイッチＱ４がオンしたときの電圧をＶ（Ｑ４）、変位電流が流れたときの抵抗ＲＳ２の電圧をＶ（ＲＳ２）とすると、下式（１）を満たすようにすることが望ましい。
Ｖ（Ｑ４）＋Ｖ（ＲＳ２）≦Ｖｔｈ                          ・・・（１）
ここで、Ｖｔｈは、スイッチＳｗ３のゲート閾値電圧で、概ね、スイッチＳｗ３に定格電流の１／１００００の電流が流れるときのゲート電圧に相当する。
上式からは、抵抗ＲＳ２の抵抗値は小さい方がよいが、零とすると、コンデンサＣＳ１に充電された電荷がスイッチＱ４のオン動作で短絡されることになるので、上式を満足する範囲で一定の抵抗値の抵抗ＲＳ２を挿入することが望ましい。
但し、スイッチＱ４にＭＯＳＦＥＴを採用し、一般にそのオン抵抗が高い場合は、そのオン抵抗で上記短絡電流が抑制されるので、抵抗ＲＳ２の挿入を省略してもよい。
【００３６】
逆に、抵抗ＲＳ２の抵抗値の上限としては、下式（２）を満たす範囲で設定することが可能である。
Ｖ（Ｑ４）＋Ｖ（ＲＳ２）≦Ｖｔｈ＋Ｖ（Ｑ３）＋Ｖ（ＲＢ）  ・・・（２）
ここで、Ｖ（Ｑ３）およびＶ（ＲＢ）は、トランジスタＱ３がオンすることがないと想定される程度のベース電流（例えば、Ｖｔｈ／Ｒｏｆｆの１／１０の電流）が流れたとしたときのトランジスタＱ３のベース端子エミッタ端子間電圧および抵抗ＲＢ（トランジスタＱ３のベース抵抗）の電圧が相当する。
【００３７】
この発明の実施の形態１における半導体回路装置は以上のように構成されているので、以下に列挙する有用な効果が期待できる。
即ち、特に、スイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置のように、正常動作時にはサージ電圧が発生しない動作形態のスイッチング回路において、正常動作時はクランプ回路８の動作を無効としておき、万一制御異常や保護動作において電流が流れている期間にオフ動作を行う異常発生時はクランプ回路８の動作を有効としているので、スイッチＳｗ１〜Ｓｗ４を確実に保護することができる。
【００３８】
しかも、従来の装置では、既述したように、変位電流によるクランプ回路８の誤動作を防止するため分流用コンデンサ素子ＣＳ１の容量については、非線形素子ＺＤの個別ばらつきや温度特性を考慮することにより容量の増加が避けられなかったが、本発明により従来ほど考慮することが不要となるため、保護動作までの遅れを適切に設定でき、半導体スッチ素子の耐圧をよりその限界まで検討することが可能となる。
【００３９】
また、変位電流を分流吸収するコンデンサ素子の容量を最適に設定することが可能となるため、サージ電圧抑制のためにスイッチング速度を制限することが不要となり、スイッチング速度の低下を防止でき、共振周波数を十分に高く設定でき、装置の小型化／軽量化を実現することが可能となる。
【００４０】
更に、クランプ動作を有効としている期間以外では、分流用コンデンサ素子ＣＳ１に充電された電荷を放電しているため、高周波駆動においても放電時間不足による分流用コンデンサ素子ＣＳ１の両端電圧の上昇を防止でき、クランプ回路が誤動作する可能性を大幅に低く抑えることができる。
【００４１】
また、変位電流分流用に分流用コンデンサ素子ＣＳ１に並列に取り付けられる分流用抵抗素子ＲＳ１を大きく設定することが可能であるため、クランプ回路動作時の非線形素子ＺＤから分流用抵抗素子ＲＳ１に流れる電流を抑えることができ、非線形素子ＺＤの要求電力を低く設定することができる。これにより、非線形素子ＺＤに流れる電流を分流用抵抗素子ＲＳ１により適切に設定できることから、動作電圧のバラツキ精度がさらに向上するといった従来にない顕著な効果を奏するものである。
【００４２】
実施の形態２．
先の実施の形態１におけるクランプ動作制御回路９を適用可能な、他の回路例図３〜１３を実施の形態２として以下に示す。但し、いずれの回路も、このクランプ動作制御回路９を除く部分は、特許文献２または３に記載されたものと同様であるので、個々の特徴については説明を省略する。
【００４３】
なお、図３の回路は、抵抗ＲＢの挿入位置を除いて図１の回路と全く同一であるが、クランプ動作制御回路９との関係で言えば、抵抗ＲＳ２の一端をトランジスタＱ３のベース端子に直接接続する構成としている。この場合、抵抗ＲＳ２の抵抗値の上限としては、下式（３）を満たす範囲で設定することが可能である。
Ｖ（Ｑ４）＋Ｖ（ＲＳ２）≦Ｖｔｈ＋Ｖ（Ｑ３）            ・・・（３）
【００４４】
これらの回路例の内、図８〜１３では、分流用インピーダンス素子としてコンデンサＣＳ１と抵抗ＲＳ１との並列体で示しているが、いずれか一方のみから構成するようにしてもよい。
【００４５】
実施の形態３．
図１４は、この発明の実施の形態３を示すもので、先の図１等の、特にトランジスタＱ３の動作に関連して採用する変形例を示す部分図である。
図１４（ａ）は、トランジスタＱ３のエミッタ端子とスイッチＳｗ３のゲート端子Ｇとの間に抵抗Ｒｇ２を挿入したものである。トランジスタＱ３の動作は一般に非常に速いため、トランジスタＱ３のオン動作でゲート電圧Ｖｇが急激に変化し、スイッチＳｗ３がオン−オフを繰り返すなどの異常発振となる可能性がある。抵抗Ｒｇ２を挿入することで、ゲート電圧Ｖｇの変化が円滑になり不要な異常発振の現象がない安定した動作特性が得られる。
【００４６】
図１４（ｂ）は、トランジスタＱ３のエミッタ端子とスイッチＳｗ３のゲート端子Ｇとの間にダイオードＤ１を挿入したものである。トランジスタＱ２とスイッチＱ４がオンしている期間、ゲート電圧Ｖｇの上昇により、トランジスタＱ３のベース端子エミッタ端子間に逆電圧が印加され、この電圧ＶｂｅがトランジスタＱ３の定格値を越える不具合が発生する可能性がある。ダイオードＤ１を挿入することにより、この不具合の発生を未然に防止することができる。
【００４７】
図１４（ｃ）は、同図（ａ）、（ｂ）の双方を採用したもので、両者の利点を発揮するものである。
【００４８】
実施の形態４．
図１５は、この発明の実施の形態４を示すもので、図中、制御ＩＣ１０は、先の図１等の、特に制御信号生成回路５、異常検出回路６およびクランプ動作制御回路９の部分をＩＣ（集積回路）化したものである。共通仕様とできるこれら部分のみをＩＣ化し、ゲート駆動回路７およびクランプ回路８はＩＣ化の対象外とすることで、クランプする電圧は個々の機器使用により種々の値を採用でき、トランジスタＱ１、Ｑ２、Ｑ３もスイッチＳｗ３のゲート特性に最適なものを採用でき、しかも、ＩＣ化を施した部分の部品点数の削減により、組み立て工数の削減、信頼性の向上といった従来にない顕著な効果を奏する。
【００４９】
実施の形態５．
図１６は、この発明の実施の形態５における半導体回路装置の構成を示す回路図である。スイッチＳｗ１〜４、コンデンサＣｅ、インダクタＬｒを含む主回路の構成、および制御信号生成回路５、ゲート駆動回路７、クランプ回路８を含むゲート制御回路４の構成は、基本的には先の実施の形態１の図１で示す構成と同一であり、個々の再度の説明は省略する。
図１６では、異常検出回路６の図示を省略しているが、ここでは、制御信号生成回路５に内蔵されており、先の実施の形態１の場合と同様、制御信号生成回路５は、異常検出回路６による異常検出信号に基づきスイッチＳｗ３をオフする駆動信号をスイッチＳｗ３のゲート端子Ｇに送出する。
【００５０】
クランプ動作制御回路１１は、スイッチＱ４をオフすることでクランプ回路８の動作を有効としスイッチＱ４をオンすることでクランプ回路８の動作を無効とする点は、先の実施の形態１のクランプ動作制御回路９と全く同様であるが、スイッチＱ４をオンオフする駆動信号が実施の形態１の場合と異なる。
即ち、タイミング回路１２を備え、制御信号生成回路５からの制御信号に基づきクランプ動作制御回路１１のスイッチＱ４をオンオフする駆動信号（タイミング信号）を送出する。
【００５１】
図１７は、タイミング回路１２の回路構成例を示す。ここでは、ＣＲ回路を利用しその時定数を適当に設定することで、制御信号に基づき所望のタイミング信号を生成している。なお、ＣＲ回路ではなく、単安定マルチバイブレータやディレイＩＣ等を利用したものとしてもよい。
【００５２】
以下、クランプ動作制御回路１１を中心に、この発明の実施の形態５における半導体回路装置の動作について、タイミングチャートを示す図１８を参照して説明する。
図１８（ａ）は、制御信号生成回路５からの制御信号の波形を示し、Ｈレベルの期間では、トランジスタＱ２がオンしトランジスタＱ１がオフし、制御電源からトランジスタＱ２、抵抗Ｒｏｎを介してスイッチＳｗ３をオンする駆動信号がそのゲート端子Ｇに送出される。また、制御信号がＬレベルの期間では、トランジスタＱ２がオフしトランジスタＱ１がオンし、スイッチＳｗ３をオフする駆動信号がそのゲート端子Ｇに送出される。
図１８（ｂ）は、スイッチＳｗ４（Ｓｗ１）のゲート端子に送出される制御信号Ｂを示す。
【００５３】
制御信号のスイッチング周波数は、コンデンサＣｅとインダクタＬｒとで決まる直列共振周波数に一致させているが、具体的な適用においては、これら各コンデンサＣｅおよび各インダクタＬｒの容量値のバラツキによる共振周波数のバラツキを考慮する必要がある、更には、正側負側スイッチ、例えば、スイッチＳｗ３とＳｗ４とが同時にオンとなる直流電源の短絡は防止する必要があるため、図１８に多少誇張して示すように、オンの制御信号が出力されている時間帯に続き所定のデッドタイムを設定しており、図１８（ｃ）に示すように、この時間帯では電流ｉは零となる。以下ここでは、このデッドタイムを設定した場合について説明するものとする。
いずれにしろ、スイッチＳｗ３がスイッチング動作を零電流で行っている点は、先の実施の形態１の場合と変わりはない。
【００５４】
図１８（ｄ）は、タイミング回路１２からスイッチＱ４に送出されるタイミング信号を示し、制御信号生成回路５からオンの制御信号が出力されている時間帯とこの時間帯に続く零電流の時間帯でＨレベル、零電流の時間帯の終期から次の周期のオンの制御信号の始期までの時間帯ではＬレベルとなるタイミング信号をスイッチＱ４に送出する。
図１８（ｅ）は、スイッチＳｗ３のドレイン端子Ｄソース端子Ｓ間の電圧Ｖｄｓで、図示の通り、正常動作時は、オンの期間およびそれに続く電流零の期間ではほぼ零で、オフの期間では、一定の電圧に収まっている。
【００５５】
図１８（ｆ）は、トランジスタＱ３のベース端子に入力される電圧で、スイッチＱ４によるクランプ動作制御の結果を示すものとなる。即ち、ここでは、スイッチＱ４は、そのゲート端子への入力がＬレベルのときはオンし、Ｈレベルのときはオフするよう設定されている。従って、タイミング信号がＬレベルのときは、スイッチＱ４はオンしており、非線形素子ＺＤに流れる変位電流は、抵抗値が抵抗ＲＳ１に対して十分小さく設定された抵抗ＲＳ２とスイッチＱ４とを介して、そのほとんどが分流され、トランジスタＱ３のベース端子の電圧はほぼ零に保持されている。換言すると、クランプ回路８の動作を無効としているわけである。
逆に、タイミング信号がＨレベルのときは、スイッチＱ４はオフしており、抵抗ＲＳ２とスイッチＱ４の回路がオープンとなり、クランプ回路８の動作が有効となる。
【００５６】
次に、回路のどこかで異常が発生した場合の動作について説明する。スイッチＳｗ３について言えば、その保護が問題となるのは、当該スイッチＳｗ３に電流が流れている期間において発生する異常を対象とすればよいので、図１８に示すように、今、時刻ｔで図１６では図示を省略している異常検出回路が異常検出信号を出力すると、先の実施の形態１の場合と同様、回路を保護するため、この異常検出回路から制御信号生成回路５、ゲート駆動回路７を経てスイッチＳｗ３をオフする駆動信号がそのゲート端子Ｇに送出され、スイッチＳｗ３による主回路電流遮断動作がなされる。
【００５７】
そして、この時点では、クランプ回路８の動作が有効な状態となっているので、従来の通り、過電流遮断の条件によって電圧Ｖｄｓが非線形素子ＺＤの降伏電圧に相当する過電圧設定値を越えたときは、クランプ回路８が確実に動作することにより、スイッチＳｗ３が過電圧から保護されることになる。
【００５８】
なお、図１８に示すデッドタイムでは、電流が零であり、通常であれば、スイッチＳｗ３に過電圧が印加されることはないが、例えば、何らかの原因で、制御信号生成回路５での制御信号生成処理に異常が発生してオン信号の期間が急変したり、コンデンサＣｅやインダクタＬｒの容量値の経時変化で共振周波数が小さくなって、スイッチＳｗ３に電流が流れているにも拘わらずスイッチＳｗ３をオフする動作がなされた場合でも、この実施の形態５では、この期間においても、クランプ動作制御回路１１は、クランプ回路８を有効な状態に維持しているので、たとえ、このオフ動作に伴い過電圧が発生してもスイッチＳｗ３は当該過電圧から確実に保護されるわけである。
【００５９】
従って、必要とする保護システムによっては、クランプ動作制御回路１１は、簡単に、制御信号生成回路５からオンの制御信号が出力されている時間帯ではクランプ回路８の動作を有効とし、オフの制御信号が出力されている時間帯ではクランプ回路８の動作を無効とする構成としてもよい。この場合は、制御信号生成回路５からの制御信号で直接スイッチＱ４を制御できるので、タイミング回路１２が不要となりその分回路が簡便となる利点がある。
【００６０】
なお、タイミング回路１２での時間の設定、即ち、クランプ回路８の動作をオンの期間から延長して有効とする時間を設定する場合、以下に示す通り、非線形素子ＺＤがクランプ動作した場合の動作時間Ｔについて考慮しておく必要がある。
先ず、このクランプ動作で吸収するエネルギーＥ１は、コンデンサＣｅからスイッチＳｗ３までの配線インダクタンスをＬ、そのインダクタンスに流れる電流をＩｐとすると、下式（４）で求まる。
Ｅ１＝（１／２）×Ｌ×Ｉｐ２                                  ・・・（４）
【００６１】
また、クランプする最大電圧をVｃｌａｍｐとすると、電圧をクランプした状態でサージエネルギーをスイッチＳｗ３が吸収するエネルギーＥ２は、電流がエネルギーの減少に応じて直線的、従って三角波状に減少するとして下式（５）で求まる。
Ｅ２＝（１／２）×Ｉｐ×Ｖｃｌａｍｐ×Ｔ                      ・・・（５）
【００６２】
ここで、Ｔは、サージエネルギーを消費するのに要する時間、即ち、クランプ動作時間Ｔであり、式（４）、（５）から、Ｅ１＝Ｅ２と置くことで下式（６）で求まる。
Ｔ＝Ｌ×Ｉｐ／Ｖｃｌａｍｐ                                    ・・・（６）
【００６３】
少なくとも、このクランプ動作時間Ｔの期間は、クランプ回路８の動作が有効となる状態にしておく必要があり、タイミング回路１２のＣＲ設定においては、このＴの期間以上スイッチＱ４をオフさせておく設定にしなくてはならない。クランプ回路８の動作期間がＴより短い場合、スイッチＱ４がオンし、トランジスタＱ３が機能しなくなるので、保護動作が途中で機能しなくなり、機能が停止した瞬間、サージ電圧が発生し、場合によってはスイッチＳｗ３の故障をまねく可能性がある。
【００６４】
この発明の実施の形態５における半導体回路装置は以上のように構成されているので、以下に列挙する有用な効果を期待できる。
即ち、特に、スイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置のように、正常動作時にはサージ電圧が発生しない動作形態のスイッチング回路において、電流遮断が起こらないオフ動作時にはクランプ回路８の動作を無効としておき、電流遮断が起こる可能性があるオン動作時にはクランプ回路８を有効としているので、スイッチＳｗ１〜Ｓｗ４を確実に保護することができる。
【００６５】
更に、オン動作に続く零電流の時間帯においてもクランプ回路８の動作を有効とすることで、スイッチＳｗ１〜Ｓｗ４の保護範囲を一層広げることができる。
【００６６】
しかも、従来の装置では、既述したように、変位電流によるクランプ回路８の誤動作を防止するため分流用コンデンサ素子ＣＳ１の容量については、非線形素子ＺＤの個別ばらつきや温度特性を考慮することにより容量の増加が避けられなかったが、本発明により従来ほど考慮することが不要となるため、保護動作までの遅れを適切に設定でき、半導体スッチ素子の耐圧をよりその限界まで検討することが可能となる。
【００６７】
また、変位電流を分流吸収するコンデンサ素子の容量を最適に設定することが可能となるため、サージ電圧抑制のためにスイッチング速度を制限することが不要となり、スイッチング速度の低下を防止でき、共振周波数を十分に高く設定でき、装置の小型化／軽量化を実現することが可能となる。
【００６８】
更に、クランプ動作を有効としている期間以外では、分流用コンデンサ素子ＣＳ１に充電された電荷を放電しているため、高周波駆動においても放電時間不足による分流用コンデンサ素子ＣＳ１の両端電圧の上昇を防止でき、クランプ回路が誤動作する可能性を大幅に低く抑えることができる。
【００６９】
また、変位電流分流用に分流用コンデンサ素子ＣＳ１に並列に取り付けられる分流用抵抗素子ＲＳ１を大きく設定することが可能であるため、クランプ回路動作時の非線形素子ＺＤから分流用抵抗素子ＲＳ１に流れる電流を抑えることができ、非線形素子ＺＤの要求電力を低く設定することができる。これにより、非線形素子ＺＤに流れる電流を分流用抵抗素子ＲＳ１により適切に設定できることから、動作電圧のバラツキ精度がさらに向上するといった従来にない顕著な効果を奏するものである。
【００７０】
また、先の実施の形態１では、クランプ回路の動作の有効無効を異常検出信号に基づき判定するので、タイミング回路を用いた時間設定が不要となる利点があるが、既述したように、コンデンサＣｅやインダクタＬｒの経時変化等で発生する電流遮断時のクランプ回路による保護動作は期待できない。これに対し、実施の形態５では、それらの異常検出回路で検出されない事象時の保護動作もなされうるという利点がある。
【００７１】
なお、この実施の形態５に係る半導体回路装置は、先の実施の形態２で列記した各回路にも同様に適用することができ同等の効果を奏するものである。
また、特にトランジスタＱ３に関連する、先の実施の形態３で紹介した変形例も、この実施の形態５においても全く同様に適用することができる。
【００７２】
実施の形態６．
図１９は、この発明の実施の形態６を示すもので、図中、制御ＩＣ１３は、先の図１６等の、特に制御信号生成回路５、タイミング回路１２を含むクランプ動作制御回路１１の部分をＩＣ（集積回路）化したものである。共通仕様とできるこれら部分のみをＩＣ化し、ゲート駆動回路７およびクランプ回路８はＩＣ化の対象外とすることで、クランプする電圧は個々の機器使用により種々の値を採用でき、トランジスタＱ１、Ｑ２、Ｑ３もスイッチＳｗ３のゲート特性に最適なものを採用でき、しかも、ＩＣ化を施した部分の部品点数の削減により、組み立て工数の削減、信頼性の向上といった従来にない顕著な効果を奏する。
【００７３】
特に、タイミング回路による時間設定に関し、個々の部品で構成する方式では、各部品の特性バラツキから一定レベル以上の精度は期待できないが、これらの部分も含めてＩＣ化することで時間設定の精度向上が期待できる利点がある。
【産業上の利用可能性】
【００７４】
なお、既述したクランプ動作制御回路でクランプ回路の動作を有効または無効に切り替える基準としては、必ずしも、先の各実施の形態例に示した方法に限られるものではない。装置の回路構成や使用条件等を加味して適切に設定した判定基準に基づきこの有効／無効を切り替え制御することにより、従来の常時クランプ回路の動作を有効とする方式では得られない、上述した本願発明特有の効果を期待できる。
【００７５】
また、本願発明は、先の各実施の形態でその前提とした、スイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置に適用する場合に限られるものではなく、広く、主回路端子と制御用のゲート端子とを有する半導体スイッチ素子、半導体スイッチ素子を所定の周期でオンオフ制御するための制御信号を生成する制御信号生成回路、動作の異常を検出する異常検出回路、制御信号生成回路からの制御信号に基づき半導体スイッチ素子をオンオフする駆動信号および異常検出回路による異常検出信号に基づき半導体スイッチ素子をオフする駆動信号を半導体スイッチ素子のゲート端子に送出するゲート駆動回路を備えた半導体回路装置に適用でき、かつ、半導体スイッチ素子を過電圧から保護するクランプ回路についても、先の各実施の形態でその前提とした、非線形素子を使用したものに限られるものではなく、広く、半導体スイッチ素子の主回路端子間の電圧が所定の過電圧設定値を越えたとき半導体スイッチ素子の主回路端子間をクランプして半導体スイッチ素子を過電圧から保護するために半導体スイッチ素子をオンする駆動信号を半導体スイッチ素子のゲート端子に送出するクランプ回路に適用でき、同様の効果を奏する。
【符号の説明】
【００７６】
１  スイッチドキャパシタ型ＤＣ／ＤＣコンバータ装置、４  ゲート制御回路、
５  制御信号生成回路、６  異常検出回路、７  ゲート駆動回路、８  クランプ回路、
９，１１  クランプ動作制御回路、１０，１３  制御ＩＣ、１２  タイミング回路、
Ｓｗ１〜Ｓｗ４  スイッチ（半導体スイッチ素子）、ＺＤ  非線形素子、
Ｑ１，Ｑ２，Ｑ３  トランジスタ、Ｑ４  スイッチ、ＲＳ１  分流用抵抗素子、
ＣＳ１  分流用コンデンサ素子、ＲＳ２  抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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