(57)【要約】【課題】アナログ出力電流の変動を抑制し、ＳＮＤＲの向上を図ることができるＤ／Ａ変換器を提供する。【解決手段】スイッチドライバ回路４−ｋに対して、デカップリングコンデンサ５−ｋとオフセット電圧供給回路６−ｋとを設ける。オフセット電圧供給回路６−ｋを下側オフセット電圧生成回路１７と上側オフセット電圧生成回路１８と電圧帰還用のコンデンサ１９とで構成する。差動スイッチング回路３−ｋのスイッチング時に発生する上側オフセット電圧Ｖ３の電圧変化を電圧帰還用のコンデンサ１９を介してノードＮ４に帰還し、差動スイッチング回路３−ｋのスイッチング時に発生する下側オフセット電圧Ｖ２の電圧変化を抑制する。【選択図】図３
2010178238.tif 000002
【特許請求の範囲】
【請求項１】
電流源と、
前記電流源に接続された電流経路切り換え用の差動スイッチング回路と、
第１のオフセット電圧を生成する第１のオフセット電圧生成回路と、
第２のオフセット電圧を生成する第２のオフセット電圧生成回路と、
前記第１のオフセット電圧を第１の電源電圧、前記第２のオフセット電圧を第２の電源電圧とし、前記差動スイッチング回路を駆動するスイッチドライバと、
前記差動スイッチング回路のスイッチング時に前記第２のオフセット電圧に発生する電圧変化を前記第１のオフセット電圧生成回路に帰還し、前記差動スイッチング回路のスイッチング時に前記第１のオフセット電圧に発生する電圧変化を抑制させる帰還回路と
を有することを特徴とするＤ／Ａ変換器。
【請求項２】
前記差動スイッチング回路は、
ソースを前記電流源に接続した第１の電界効果トランジスタと、
ソースを前記電流源に接続した第２の電界効果トランジスタと
を有し、
前記スイッチドライバは、
第１の電源端子に前記第１のオフセット電圧が与えられ、第２の電源端子に第２のオフセット電圧が与えられ、入力端子に第１のスイッチ制御信号が与えられ、前記第１の電界効果トランジスタを駆動する第１の論理素子と、
第１の電源端子に前記第１のオフセット電圧が与えられ、第２の電源端子に第２のオフセット電圧が与えられ、入力端子に前記第１のスイッチ制御信号と逆相の第２のスイッチ制御信号が与えられ、前記第２の電界効果トランジスタを駆動する第２の論理素子とを有すること
を特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項３】
前記帰還回路は、前記第２のオフセット電圧の電圧変化を前記第１のオフセット電圧生成回路の所定のノードに帰還するコンデンサを有すること
を特徴とする請求項１又は２に記載のＤ／Ａ変換器。
【請求項４】
前記帰還回路は、前記第２のオフセット電圧の電圧変化を電流変化に変換して前記第１のオフセット電圧生成回路の所定のノードに帰還するものであること
を特徴とする請求項１又は２に記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ（digital to analog）変換器に関する。
【背景技術】
【０００２】
Ｄ／Ａ変換器として、例えば、電流ステアリング（current-steering）型のＤ／Ａ変換器が知られている。電流ステアリング型のＤ／Ａ変換器については、アナログ出力電流の変動を抑制し、ＳＮＤＲ（Signal-to-Noise and Distortion Ratio：信号対雑音と歪電力比）を向上させることが要請される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２８０８９０号公報
【特許文献２】特開２００１−１４２５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、アナログ出力電流の変動を抑制し、ＳＮＤＲの向上を図ることができるＤ／Ａ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本出願で開示するＤ／Ａ変換器は、電流源と、前記電流源に接続された電流経路切り換え用の差動スイッチング回路と、第１のオフセット電圧を生成する第１のオフセット電圧生成回路と、第２のオフセット電圧を生成する第２のオフセット電圧生成回路と、前記第１のオフセット電圧を第１の電源電圧、前記第２のオフセット電圧を第２の電源電圧とし、前記差動スイッチング回路を駆動するスイッチドライバと、前記差動スイッチング回路のスイッチング時に前記第２のオフセット電圧に発生する電圧変化を前記第１のオフセット電圧生成回路に帰還し、前記差動スイッチング回路のスイッチング時に前記第１のオフセット電圧に発生する電圧変化を抑制させる帰還回路とを有するものである。
【発明の効果】
【０００６】
開示したＤ／Ａ変換器によれば、前記帰還回路は、前記差動スイッチング回路のスイッチング時に前記第２のオフセット電圧に発生する電圧変化を前記第１のオフセット電圧生成回路に帰還し、前記差動スイッチング回路のスイッチング時に前記第１のオフセット電圧に発生する電圧変化を抑制させるので、アナログ出力電流の変動を抑制し、ＳＮＤＲの向上を図ることができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態に与えられるデジタル入力コードとアナログ出力電流との関係を示す図である。
【図３】本発明の第１実施形態が有する差動スイッチング回路、スイッチドライバ回路及びオフセット電圧供給回路の構成を示す回路図である。
【図４】本発明の第１実施形態が有するスイッチドライバ回路を構成するインバータの構成を示す回路図である。
【図５】本発明の第１実施形態が有する下側オフセット電圧生成回路が有するバイアス回路の第１構成例を示す回路図である。
【図６】本発明の第１実施形態が有する下側オフセット電圧生成回路が有するバイアス回路を構成するＯＴＡ及び電圧源の構成例を示す回路図である。
【図７】本発明の第１実施形態が有する下側オフセット電圧生成回路が有するバイアス回路の第２構成例を示す回路図である。
【図８】本発明の第１実施形態が有する上側オフセット電圧生成回路の第１構成例を示す回路図である。
【図９】本発明の第１実施形態が有する上側オフセット電圧生成回路の第２構成例を示す回路図である。
【図１０】本発明の第１実施形態が有する上側オフセット電圧生成回路の第２構成例が有するバイアス回路の第１構成例を示す回路図である。
【図１１】本発明の第１実施形態が有する上側オフセット電圧生成回路の第２構成例が有するバイアス回路の第２構成例を示す回路図である。
【図１２】本発明の第１実施形態の動作を示す波形図である。
【図１３】本発明の第１実施形態における下側オフセット電圧生成回路のオフセット電圧出力端子と上側オフセット電圧生成回路のオフセット電圧出力端子との間の等価回路を示す図である。
【図１４】本発明の第１実施形態が備えるデカップリングコンデンサの他の構成例を示す回路図である。
【図１５】図１４に示すデカップリングコンデンサを設けるようにした場合の下側オフセット電圧出力端子と上側オフセット電圧出力端子との間の等価回路を示す図である。
【図１６】本発明の第１実施形態において差動スイッチング回路をスイッチングさせた場合の差動スイッチング回路のデカップリングコンデンサの容量とスイッチ用トランジスタのゲート容量との比と下側オフセット電圧の電圧変化との関係を示す図である。
【図１７】本発明の第１実施形態が有するオフセット電圧供給回路の構成例を示す回路図である。
【図１８】本発明の第１実施形態から電圧帰還用のコンデンサを設けない場合と設けた場合の下側オフセット電圧及び上側オフセット電圧の変化を示す図である。
【図１９】本発明の第２実施形態を示す回路図である。
【図２０】本発明の第２実施形態が有する差動スイッチング回路、スイッチドライバ回路及びオフセット電圧供給回路の構成を示す回路図である。
【図２１】本発明の第２実施形態が有する上側オフセット電圧生成回路の第１構成例を示す回路図である。
【図２２】本発明の第２実施形態が有する上側オフセット電圧生成回路の第１構成例が有するバイアス回路の第１構成例を示す回路図である。
【図２３】本発明の第２実施形態が有する上側オフセット電圧生成回路の第１構成例が有するバイアス回路の第２構成例を示す回路図である。
【図２４】本発明の第２実施形態が備える上側オフセット電圧生成回路の第２構成例を示す回路図である。
【図２５】本発明の第３実施形態を示す回路図である。
【図２６】本発明の第３実施形態が備える差動スイッチング回路、スイッチドライバ回路及びオフセット電圧供給回路の構成を示す回路図である。
【図２７】本発明の第４実施形態を示す回路図である。
【図２８】本発明の第４実施形態が有する差動スイッチング回路、スイッチドライバ回路及びオフセット電圧供給回路の構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、図１〜図２８を参照して、本発明の第１実施形態〜第４実施形態について説明する。本発明は、これら第１実施形態〜第４実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。
【０００９】
（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。図１中、１は正の電源電圧Vddを供給するVdd電源線、２−１、２−２、２−ｎは電流Ioを生成する同一構成の電流源である。電流源２−２、２−ｎ間に設けられている電流源２−３〜２−（ｎ−１）は図示を省略している。これら電流源２−１〜２−ｎは、例えば、電流Ｉoを出力電流とするカレントミラー回路により構成することができる。
【００１０】
３−１、３−２、３−ｎは電流源２−１、２−２、２−ｎに対応して設けられている差動スイッチング回路である。電流源２−３〜２−（ｎ−１）に対応して設けられている差動スイッチング回路３−３〜３−（ｎ−１）は図示を省略している。差動スイッチング回路３−ｋ（但し、ｋ＝１、２、…、ｎであり、以下、同様である。）は、電流源２−ｋが出力する電流Ioの経路を切り換えるものである。
【００１１】
４−１、４−２、４−ｎは差動スイッチング回路３−１、３−２、３−ｎに対応して設けられているスイッチドライバ回路である。差動スイッチング回路４−３〜４−（ｎ−１）に対応して設けられているスイッチドライバ回路４−３〜４−（ｎ−１）は図示を省略している。スイッチドライバ回路４−ｋは、差動スイッチング回路３−ｋを駆動するものである。
【００１２】
５−１、５−２、５−ｎはスイッチドライバ回路４−１、４−２、４−ｎに対応して設けられているデカップリングコンデンサである。スイッチドライバ回路４−３〜４−（ｎ−１）に対応して設けられているデカップリングコンデンサ５−３〜５−（ｎ−１）は図示を省略している。デカップリングコンデンサ５−ｋは、オフセット電圧の安定化を図るものである。デカップリングコンデンサ５−１〜５−ｎを設ける代わりに、スイッチドライバ回路４−１〜４−ｎに共通のデカップリングコンデンサを１個設けるようにしても良い。
【００１３】
６−１、６−２、６−ｎはスイッチドライバ回路４−１、４−２、４−ｎに対応して設けられているオフセット電圧供給回路である。スイッチドライバ回路４−３〜４−（ｎ−１）に対応して設けられているオフセット電圧供給回路６−３〜６−（ｎ−１）は図示を省略している。オフセット電圧供給回路６−ｋは、差動スイッチング回路３−ｋを構成するスイッチ用トランジスタを駆動するスイッチドライバ回路４−ｋ内のインバータの電源端子にオフセット電圧を供給するものである。オフセット電圧供給回路６−１〜６−ｎを設ける代わりに、スイッチドライバ回路４−１〜４−ｎに共通のオフセット電圧供給回路を１個設けるようにしても良い。
【００１４】
７はサーモメータデコーダである。サーモメータデコーダ７は、本発明の第１実施形態に与えられるｍビットのデジタル入力コードＤ１〜Ｄｍをデコードし、スイッチドライバ回路４−１〜４−ｎに与えるスイッチ制御信号Ｔ１〜Ｔｎを出力するものである。
【００１５】
８−１、８−２は出力電流路、９−１は出力電流路８−１に出力されるアナログ出力電流ＩＯＵＴ１をアナログ出力電圧ＶＯＵＴ１に変換する負荷抵抗、９−２は出力電流路８−２に出力されるアナログ出力電流ＩＯＵＴ２をアナログ出力電圧ＶＯＵＴ２に変換する負荷抵抗、１０−１はアナログ出力電圧ＶＯＵＴ１を出力するための出力端子、１０−２はアナログ出力電圧ＶＯＵＴ２を出力するための出力端子である。
【００１６】
本発明の第１実施形態においては、サーモメータデコーダ７は、デジタル入力コードＤ１〜Ｄｍをデコードしてスイッチ制御信号Ｔ１〜Ｔｎを出力する。スイッチドライバ回路４−１〜４−ｎは、スイッチ制御信号Ｔ１〜Ｔｎに制御されて差動スイッチング回路３−１〜３−ｎを駆動する。このように、スイッチドライバ回路４−１〜４−ｎがスイッチ制御信号Ｔ１〜Ｔｎに制御されて差動スイッチング回路３−１〜３−ｎを駆動することにより、デジタル入力コードＤ１〜Ｄｍに対応したアナログ出力電流ＩＯＵＴ１、ＩＯＵＴ２が出力電流路８−１、８−２に出力される。
【００１７】
出力電流路８−１、８−２に出力されたアナログ出力電流ＩＯＵＴ１、ＩＯＵＴ２は、負荷抵抗９−１、９−２によりアナログ出力電圧ＶＯＵＴ１、ＶＯＵＴ２に変換され、これらアナログ出力電圧ＶＯＵＴ１、ＶＯＵＴ２が出力端子１０−１、１０−２に出力される。図２はデジタル入力コードＤ１〜Ｄｍとアナログ出力電流ＩＯＵＴ１、ＩＯＵＴ２との関係を示している。
【００１８】
図３は差動スイッチング回路３−ｋ、スイッチドライバ回路４−ｋ及びオフセット電圧供給回路６−ｋの構成を示す回路図である。差動スイッチング回路３−ｋにおいて、１２−１、１２−２はスイッチ用のＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ１２−１は、ソースをノードＮ１に接続し、ドレインを出力端子１０−１に接続している。ＰＭＯＳトランジスタ１２−２は、ソースをノードＮ１に接続し、ドレインを出力端子１０−２に接続している。電流源２−ｋは、Vdd電源線１とノードＮ１との間に接続されている。
【００１９】
スイッチドライバ回路４−ｋにおいて、１３はスイッチ制御信号Ｔｋ（第１のスイッチ制御信号）が与えられる入力端子、１４〜１６はＣＭＯＳ形のインバータである。インバータ１４は、スイッチ制御信号Ｔｋを受けてＰＭＯＳトランジスタ１２−１を駆動するものである。インバータ１５は、スイッチ制御信号Ｔｋを反転するものである。インバータ１６は、インバータ１５の出力信号ＴＢ（第２のスイッチ制御信号）を受けてＰＭＯＳトランジスタ１２−２を駆動するものである。
【００２０】
オフセット電圧供給回路６−ｋにおいて、１７は下側オフセット電圧生成回路、１８は上側オフセット電圧生成回路、１９は電圧帰還用のコンデンサである。下側オフセット電圧生成回路１７は、ノードＮ２に下側オフセット電圧Ｖ２（第１のオフセット電圧）を出力するものである。本例では、電圧帰還用のコンデンサ１９が帰還回路を構成している。
【００２１】
下側オフセット電圧生成回路１７は、ソースホロア出力方式のものであり、２２はVdd電源線、２３は電流源、２４はＰＭＯＳトランジスタ、２５はバイアス回路である。電流源２３は、Vdd電源線２２とノードＮ２との間に接続されている。ＰＭＯＳトランジスタ２４は、ソースをノードＮ２に接続し、ゲートをノードＮ４に接続し、ドレインを接地している。Vdd電源線２２と、電流源２３と、ＰＭＯＳトランジスタ２４とでソースホロア出力回路が構成されている。
【００２２】
バイアス回路２５は、ＰＭＯＳトランジスタ２４のゲートに与えるバイアス電圧Ｖ４を出力するものであり、バイアス電圧出力端子２６をノードＮ４に接続している。バイアス回路２５は、オフセット電圧供給回路６−１〜６−ｎ内のソースホロア出力回路のそれぞれに対応して設けるようにしても良いが、オフセット電圧供給回路６−１〜６−ｎ内のソースホロア回路に共通のものを１個設けるようにしても良い。
【００２３】
上側オフセット電圧生成回路１８は、ノードＮ３に上側オフセット電圧Ｖ３（第２のオフセット電圧）を出力するものである。電圧帰還用のコンデンサ１９は、オフセット電圧Ｖ３の電圧変化をノードＮ４に帰還するためのものであり、ノードＮ３とノードＮ４との間に接続されている。デカップリングコンデンサ５−ｋは、ノードＮ２とノードＮ３との間に接続されている。
【００２４】
図４はインバータ１４〜１６の構成を示す回路図である。インバータ１４は、ＰＭＯＳトランジスタ２８とＮＭＯＳトランジスタ２９とで構成されている。ＰＭＯＳトランジスタ２８は、ソースを電源端子３０（第２の電源端子）に接続し、ゲートを入力端子３１に接続し、ドレインを出力端子３２に接続している。ＮＭＯＳトランジスタ２９は、ソースを電源端子３３（第１の電源端子）に接続し、ゲートを入力端子３１に接続し、ドレインを出力端子３２に接続している。電源端子３０はノードＮ３に接続されている。入力端子３１は入力端子１３に接続されている。出力端子３２はＰＭＯＳトランジスタ１２−１のゲートに接続されている。電源端子３３はノードＮ２に接続されている。
【００２５】
即ち、インバータ１４は、下側オフセット電圧Ｖ２を低電位側の電源電圧（第１の電源電圧）、上側オフセット電圧Ｖ３を高電位側の電源電圧（第２の電源電圧）とし、スイッチ制御信号Ｔｋを受けてスイッチ用のＰＭＯＳトランジスタ１２−１を駆動するスイッチドライバとして機能する。
【００２６】
インバータ１５は、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とで構成されている。ＰＭＯＳトランジスタ３４は、ソースをVdd電源線３６に接続し、ゲートを入力端子３７に接続し、ドレインを出力端子３８に接続している。ＮＭＯＳトランジスタ３５は、ソースを接地し、ゲートを入力端子３７に接続し、ドレインを出力端子３８に接続している。入力端子３７は、入力端子１３に接続されている。ＰＭＯＳトランジスタ３４のソースをノードＮ３に接続し、ＮＭＯＳトランジスタ３５のソースをノードＮ２に接続して動作させても良い。
【００２７】
インバータ１６は、ＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４０とで構成されている。ＰＭＯＳトランジスタ３９は、ソースを電源端子４１（第２の電源端子）に接続し、ゲートを入力端子４２に接続し、ドレインを出力端子４３に接続している。ＮＭＯＳトランジスタ４０は、ソースを電源端子４４（第１の電源端子）に接続し、ゲートを入力端子４２に接続し、ドレインを出力端子４３に接続している。電源端子４１は、ノードＮ３に接続されている。入力端子４２は、インバータ１５の出力端子３８に接続されている。出力端子４３は、ＰＭＯＳトランジスタ１２−２のゲートに接続されている。電源端子４４は、ノードＮ２に接続されている。
【００２８】
即ち、インバータ１６は、下側オフセット電圧Ｖ２を低電位側の電源電圧（第１の電源電圧）、上側オフセット電圧Ｖ３を高電位側の電源電圧（第２の電源電圧）とし、インバータ１５の出力信号ＴＢを受けてスイッチ用のＰＭＯＳトランジスタ１２−２を駆動するスイッチドライバとして機能する。
【００２９】
ここで、下側オフセット電圧生成回路１７を設けない場合には、アナログ出力電圧ＶＯＵＴ１、ＶＯＵＴ２が変化すると、差動スイッチング回路３−ｋのＰＭＯＳトランジスタ１２−１、１２−２の動作状態が変化し、ノードＮ１の電圧が大きく変動してしまう。ノードＮ１の電圧が変動すると、ノードＮ１の寄生容量に充放電電流が流れ、アナログ出力電流ＩＯＵＴ１、ＩＯＵＴ２が変動することにより、アナログ出力電圧ＶＯＵＴ１、ＶＯＵＴ２が変動してしまい、ＳＮＤＲを劣化させてしまう。
【００３０】
そこで、本発明の第１実施形態では、下側オフセット電圧生成回路１７を設け、ＰＭＯＳトランジスタ１２−１を駆動するスイッチドライバ回路４−ｋのインバータ１４の低電位側の電源端子３３及びＰＭＯＳトランジスタ１２−２を駆動するスイッチドライバ回路４−ｋのインバータ１６の低電位側の電源端子４４に下側オフセット電圧Ｖ２を与え、アナログ出力電圧ＶＯＵＴ１、ＶＯＵＴ２が変化した場合においても、ＰＭＯＳトランジスタ１２−１、１２−２が飽和状態を保つようにし、ノードＮ１の電圧が大きく変動しないようにしている。
【００３１】
図５はバイアス回路２５の第１構成例を示す回路図である。バイアス回路２５の第１構成例２５−１は、ＯＴＡ（Operational Transconductance Amplifier）４７と電圧源４８とを有している。ＯＴＡ４７は、反転入力端子をノードＮ２に接続し、非反転入力端子と接地との間に電圧源４８を接続し、出力端子をノードＮ４に接続している。
【００３２】
図６はＯＴＡ４７及び電圧源４８の構成例を示す回路図である。ＯＴＡ４７において、５１は非反転入力端子、５２は反転入力端子、５３は出力端子、５４はVdd電源線、５５は電流源、５６、５７はＰＭＯＳトランジスタ、５８、５９はＮＭＯＳトランジスタである。電圧源４８は電源電圧Vddを抵抗で分圧する構成とすることもできる。また、電圧源４８を使用せずに、外部から直接ＯＴＡ４７の非反転入力端子５１に電圧を与えるようにしても良い。
【００３３】
電流源５５は、Vdd電源線５４とノードＮ６との間に接続されている。ＰＭＯＳトランジスタ５６は、ソースをノードＮ６に接続し、ゲートを非反転入力端子５１に接続している。ＰＭＯＳトランジスタ５７は、ソースをノードＮ６に接続し、ゲートを反転入力端子５２に接続している。ＮＭＯＳトランジスタ５８は、ゲートをドレインに接続し、ドレインをＰＭＯＳトランジスタ５６のドレインに接続し、ソースを接地している。ＮＭＯＳトランジスタ５９は、ドレインをＰＭＯＳトランジスタ５７のドレイン及び出力端子５３に接続し、ゲートをＮＭＯＳトランジスタ５８のゲートに接続し、ソースを接地している。
【００３４】
電圧源４８において、６０はVdd電源線、６１、６２はＰＭＯＳトランジスタ、６３は電流源、６４は出力端子である。ＰＭＯＳトランジスタ６１は、ソースをVdd電源線６０に接続し、ゲートをドレインに接続している。ＰＭＯＳトランジスタ６２は、ソースをＰＭＯＳトランジスタ６１のドレインに接続し、ゲートをドレインに接続し、ドレインを出力端子６４に接続している。電流源６３は、ＰＭＯＳトランジスタ６２のドレインと接地との間に接続されている。電圧源４８の出力端子６４は、ＯＴＡ４７の非反転入力端子５１に接続されている。
【００３５】
図７はバイアス回路２５の第２構成例を示す回路図である。バイアス回路２５の第２構成例２５−２において、６７はVdd電源線、６８、６９はＰＭＯＳトランジスタ、７０は電流源、７１は出力端子である。ＰＭＯＳトランジスタ６８は、ソースをVdd電源線６７に接続し、ゲートをドレインに接続している。ＰＭＯＳトランジスタ６９は、ソースをＰＭＯＳトランジスタ６８のドレインに接続し、ゲートをドレインに接続し、ドレインを出力端子７１に接続している。電流源７０は、ＰＭＯＳトランジスタ６９のドレインと接地との間に接続されている。バイアス回路２５の第２構成例２５−２の出力端子７１は、ノードＮ４に接続されている。
【００３６】
図８は上側オフセット電圧生成回路１８の第１構成例を示す回路図である。上側オフセット電圧生成回路１８の第１構成例１８−１は、ダイオード出力方式のものであり、７４はVdd電源線、７５はＰＭＯＳトランジスタ、７６は電流源である。ＰＭＯＳトランジスタ７５は、ソースをVdd電源線７４に接続し、ゲートをドレインに接続し、ドレインをノードＮ３に接続している。電流源７６は、ノードＮ３と接地との間に接続されている。
【００３７】
図９は上側オフセット電圧生成回路１８の第２構成例を示す回路図である。上側オフセット電圧生成回路１８の第２構成例１８−２は、ソースホロア出力方式のものであり、８０はVdd電源線、８１はＮＭＯＳトランジスタ、８２は電流源、８３はバイアス回路、８４はバイアス回路８３のバイアス電圧出力端子である。ＮＭＯＳトランジスタ８１は、ドレインをVdd電源線８０に接続し、ゲートをバイアス回路８３のバイアス電圧出力端子８４に接続し、ソースをノードＮ３に接続している。電流源８２は、ノードＮ３と接地との間に接続されている。
【００３８】
図１０はバイアス回路８３の第１構成例を示す回路図である。バイアス回路８３の第１構成例８３−１は、ＯＴＡ８８と電圧源８９とを有している。ＯＴＡ８８は、非反転入力端子と接地との間に電圧源８９を接続し、反転入力端子をノードＮ３に接続し、出力端子をＮＭＯＳトランジスタ８１のゲートに接続している。
【００３９】
図１１はバイアス回路８３の第２構成例を示す回路図である。バイアス回路８３の第２構成例８３−２において、９２はVdd電源線、９３はＰＭＯＳトランジスタ、９４は電流源である。ＰＭＯＳトランジスタ９３は、ソースをVdd電源線９２に接続し、ゲートをドレインに接続し、ドレインをＮＭＯＳトランジスタ８１のゲートに接続している。電流源９４は、ＰＭＯＳトランジスタ９３のドレインと接地との間に接続されている。
【００４０】
図１２は本発明の第１実施形態の動作を示す波形図である。（Ａ）はスイッチドライバ回路４−ｋの入力端子１３に与えられるスイッチ制御信号Ｔｋ、（Ｂ）はインバータ１５の出力信号ＴＢ、（Ｃ）はノードＮ３の電圧（上側オフセット電圧）Ｖ３、（Ｄ）はノードＮ４の電圧Ｖ４、（Ｅ）はノードＮ２の電圧（下側オフセット電圧）Ｖ２、（Ｆ）はノードＮ１の電圧Ｖ１を示している。なお、点線Ｐ１は、電圧帰還用のコンデンサ１９がない場合のノードＮ２の電圧（下側オフセット電圧）Ｖ２の電圧、点線Ｐ２は、電圧帰還用のコンデンサ１９がない場合のノードＮ１の電圧Ｖ１を示している。
【００４１】
即ち、本発明の第１実施形態においては、スイッチ制御信号ＴｋがＬレベルの場合、インバータ１４においては、ＰＭＯＳトランジスタ２８がＯＮ、ＮＭＯＳトランジスタ２９がＯＦＦとなり、インバータ１４の出力信号はＨレベルとなる。この結果、ＰＭＯＳトランジスタ１２−１はＯＦＦとなる。インバータ１５においては、ＰＭＯＳトランジスタ３４はＯＮ、ＮＭＯＳトランジスタ３５はＯＦＦとなり、インバータ１５の出力信号ＴＢはＨレベルとなる。インバータ１６においては、ＰＭＯＳトランジスタ３９がＯＦＦ、ＮＭＯＳトランジスタ４０がＯＮとなり、インバータ１６の出力信号はＬレベルとなる。この結果、ＰＭＯＳトランジスタ１２−２はＯＮとなる。
【００４２】
この状態からスイッチ制御信号ＴｋがＨレベルに変化すると、インバータ１４においては、ＰＭＯＳトランジスタ２８がＯＦＦ、ＮＭＯＳトランジスタ２９がＯＮとなり、ＰＭＯＳトランジスタ１２−１のゲート容量からＮＭＯＳトランジスタ２９を介してデカップリングコンデンサ５−ｋのノードＮ２側の電極に電荷が移動し、下側オフセット電圧Ｖ２が上昇する。この結果、ノードＮ１の電圧も上昇する。
【００４３】
他方、インバータ１５においては、ＰＭＯＳトランジスタ３４がＯＦＦ、ＮＭＯＳトランジスタ３５がＯＮとなり、インバータ１５の出力信号ＴＢはＬレベルに変化する。この結果、インバータ１６においては、ＰＭＯＳトランジスタ３９がＯＮ、ＮＭＯＳトランジスタ４０がＯＦＦとなり、デカップリングコンデンサ５−ｋのノードＮ３側の電極からＰＭＯＳトランジスタ３９を介してＰＭＯＳトランジスタ１２−２のゲート容量に電荷が移動し、上側オフセット電圧Ｖ３は下降する。
【００４４】
この上側オフセット電圧Ｖ３の電圧変化は、電圧帰還用のコンデンサ１９を介してノードＮ４に帰還され、ノードＮ４の電圧が下降し、ＰＭＯＳトランジスタ２４の駆動能力が大きくなり、デカップリングコンデンサ５−ｋのノードＮ２側の電極の電荷がＰＭＯＳトランジスタ２４を介して接地側に引き抜かれ、下側オフセット電圧Ｖ２の上昇が抑えられる。この結果、ノードＮ１の電圧上昇も抑えられる。その後、上側オフセット電圧Ｖ３、ノードＮ４の電圧Ｖ４、下側オフセット電圧Ｖ２及びノードＮ１の電圧Ｖ１は、正常電圧に復帰する。
【００４５】
その後、スイッチ制御信号ＴｋがＬレベルに変化すると、インバータ１５においては、ＰＭＯＳトランジスタ３４がＯＮ、ＮＭＯＳトランジスタ３５がＯＦＦとなり、インバータ１５の出力信号ＴＢがＨレベルに変化する。この結果、インバータ１６においては、ＰＭＯＳトランジスタ３９がＯＦＦ、ＮＭＯＳトランジスタ４０がＯＮとなり、ＰＭＯＳトランジスタ１２−２のゲート容量からＮＭＯＳトランジスタ４０を介してデカップリングコンデンサ５−ｋのノードＮ２側の電極に電荷が移動し、下側オフセット電圧Ｖ２が上昇する。この結果、ノードＮ１の電圧も上昇する。
【００４６】
他方、インバータ１４においては、ＰＭＯＳトランジスタ２８がＯＮ、ＮＭＯＳトランジスタ２９がＯＦＦとなり、デカップリングコンデンサ５−ｋのノードＮ３側の電極からＰＭＯＳトランジスタ２８を介してＰＭＯＳトランジスタ１２−１のゲート容量に電荷が移動し、上側オフセット電圧Ｖ３が下降する。
【００４７】
この上側オフセット電圧Ｖ３の電圧変化は、電圧帰還用のコンデンサ１９を介してノードＮ４に帰還され、ノードＮ４の電圧が下降し、ＰＭＯＳトランジスタ２４の駆動能力が大きくなり、デカップリングコンデンサ５−ｋのノードＮ２側の電極の電荷がＰＭＯＳトランジスタ２４を介して接地側に引き抜かれ、下側オフセット電圧Ｖ２の上昇が抑えられる。この結果、ノードＮ１の電圧上昇も抑えられる。その後、上側オフセット電圧Ｖ３、ノードＮ４の電圧Ｖ４、下側オフセット電圧Ｖ２及びノードＮ１の電圧Ｖ１は、正常電圧に復帰する。
【００４８】
このように、本発明の第１実施形態では、差動スイッチング回路３−ｋのスイッチング時に上側オフセット電圧Ｖ３に発生する電圧変化を電圧帰還用のコンデンサ１９を介してノードＮ４に帰還し、差動スイッチング回路３−ｋのスイッチング時に下側オフセット電圧Ｖ２に発生する電圧変化を抑制するようにしている。なお、上側オフセット電圧生成回路１８及び電圧帰還用のコンデンサ１９を設けないで、下側オフセット電圧Ｖ２の変動を抑え、ＳＮＤＲの劣化を抑えるためには、デカップリングコンデンサ５−ｋのサイズを大きくしなければならず、チップ面積を増大化させてしまう。
【００４９】
図１３は差動スイッチング回路とスイッチドライバとデカップリングコンデンサをコンデンサとスイッチで表した等価回路を示す図である。図１３中、Ｃsw１はＰＭＯＳトランジスタ１２−１のゲート容量、Ｃsw２はＰＭＯＳトランジスタ１２−２のゲート容量、Ｃdはデカップリングコンデンサ５−ｋの容量であり、切換スイッチ素子９８はインバータ１４を等価的に表し、切換スイッチ素子９９はインバータ１６を等価的に表している。
【００５０】
切換スイッチ素子９８において、接点９８Ａが接点９８Ｂと接続している場合は、ＰＭＯＳトランジスタ２８がＯＮ、ＮＭＯＳトランジスタ２９がＯＦＦの状態を意味し、接点９８Ａが接点９８Ｃと接続している場合は、ＰＭＯＳトランジスタ２８がＯＦＦ、ＮＭＯＳトランジスタ２９がＯＮの状態を意味する。
【００５１】
切換スイッチ素子９９において、接点９９Ａが接点９９Ｂと接続している場合は、ＰＭＯＳトランジスタ３９がＯＮ、ＮＭＯＳトランジスタ４０がＯＦＦの状態を意味し、接点９９Ａが接点９９Ｃと接続している場合は、ＰＭＯＳトランジスタ３９がＯＦＦ、ＮＭＯＳトランジスタ４０がＯＮの状態を意味する。
【００５２】
図１３は、スイッチ制御信号Ｔｋ＝Ｈレベル、インバータ１５の出力信号ＴＢ＝Ｌレベルで、インバータ１４では、ＰＭＯＳトランジスタ２８がＯＦＦ、ＮＭＯＳトランジスタ２９がＯＮの状態、インバータ１６では、ＰＭＯＳトランジスタ３９がＯＮ、ＮＭＯＳトランジスタ４０がＯＦＦの状態を示している。
【００５３】
この状態から、スイッチ制御信号Ｔｋ＝Ｌレベル、インバータ１５の出力信号ＴＢ＝Ｈレベルに変化し、差動スイッチング回路３−ｋがスイッチングすると、下側オフセット電圧Ｖ２及び上側オフセット電圧Ｖ３は、下側オフセット電圧Ｖ２のスイッチ切換前の電圧をＶ２（０）、上側オフセット電圧Ｖ３のスイッチ切換前の電圧をＶ３（０）とすると、
【００５４】
【数１】
2010178238.tif 000003
【００５５】
となる。但し、
【００５６】
【数２】
2010178238.tif 000004
【００５７】
である。ここで、ＱＢ１は差動スイッチング回路３−ｋのスイッチング前の容量Ｃsw１の電荷、ＱＴ２は差動スイッチング回路３−ｋのスイッチング前の容量Ｃsw２の電荷、ΔＱＢ２は差動スイッチング回路３−ｋのスイッチング後の容量Ｃsw２の電荷の変化分、ΔＱＴ１は差動スイッチング回路３−ｋのスイッチング後の容量Ｃsw１の電荷の変化分、ΔＱＳＴは差動スイッチング回路３−ｋのスイッチング後に容量Ｃsw２と容量Ｃdとの合成容量に分配される電荷、ΔＱＳＢは差動スイッチング回路３−ｋのスイッチング後に容量Ｃsw１と容量Ｃdとの合成容量に分配される電荷である。
【００５８】
なお、デカップリングコンデンサ５−ｋの代わりに、図１４に示すように、ノードＮ２と接地との間にデカップリングコンデンサ１０３を接続し、ノードＮ３と接地との間にデカップリングコンデンサ１０４を接続するように構成することもできる。
【００５９】
図１５は図１４に示すデカップリングコンデンサ１０３、１０４を設けるようにした場合のノードＮ２、Ｎ３間の等価回路を示す図である。図１５中、Ｃrfはデカップリングコンデンサ１０３、１０４の容量であり、その他については、図１３の場合と同様である。
【００６０】
図１４に示すデカップリングコンデンサ１０３、１０４を設けるようにした場合に、差動スイッチング回路３−ｋがスイッチングすると、下側オフセット電圧Ｖ２及び上側オフセット電圧Ｖ３は、
【００６１】
【数３】
2010178238.tif 000005
【００６２】
となる。
【００６３】
図１６は、Ｃsw１＝Ｃsw２、下側オフセット電圧Ｖ２＝１Ｖ、上側オフセット電圧Ｖ３＝２Ｖとした場合において、差動スイッチング回路３−ｋがスイッチングした場合のＣd／Ｃsw１と下側オフセット電圧Ｖ２の電圧変化ΔＶ２との関係を示す図であり、横軸に容量比Ｃd／Ｃsw１、縦軸に下側オフセット電圧Ｖ２の電圧変化ΔＶ２を示している。Ｐ３はデカップリングコンデンサとしてデカップリングコンデンサ５−ｋを設けた場合、Ｐ４はデカップリングコンデンサとしてデカップリングコンデンサ１０３、１０４を設けた場合である。
【００６４】
図１７はオフセット電圧供給回路６−ｋの構成例を示す回路図であり、下側オフセット電圧生成回路１７のバイアス回路２５として、図５に示す第１構成例２５−１を使用し、上側オフセット電圧生成回路１８として、図８に示す上側オフセット電圧生成回路１８−１を使用した場合を示している。
【００６５】
図１７に示す例の場合、電圧帰還用のコンデンサ１９は、上側オフセット電圧Ｖ３の電圧変化を下側オフセット電圧生成回路１７のＰＭＯＳトランジスタ２４のゲートに帰還することで、上側オフセット電圧Ｖ３の電圧変化をＰＭＯＳトランジスタ２４のソース電流変化に変換して負帰還を行っている。
【００６６】
ここで、ＰＭＯＳトランジスタ２４のゲート幅Ｗ２４／ゲート長Ｌ２４＝ＰＭＯＳトランジスタ７５のゲート幅Ｗ７５／ゲート長Ｌ７５、かつ、電流源２３の電流Ｉ２３＝電流源７６の電流Ｉ７６という条件で、電圧帰還用のコンデンサ１９を設けない場合には、差動スイッチング回路３−ｋがスイッチングしたときの上側オフセット電圧Ｖ３及び下側オフセット電圧Ｖ２は、図１８（Ａ）に示すように、極性の違う同じ面積を持つ波形となる。電圧帰還用のコンデンサ１９を設けることで、ＰＭＯＳトランジスタ２４のソース電流Ｉ２４が増加し、図１８（Ｂ）に示すように、下側オフセット電圧Ｖ２の電圧変化を抑制することができる。
【００６７】
下側オフセット電圧Ｖ２の電圧変化は、その平均値をゼロにすることが望ましく、下側オフセット電圧Ｖ２の電圧変化の平均値をゼロとするには、上側オフセット電圧Ｖ３の電圧変化時におけるデカップリングコンデンサ５−ｋのプラス側の変化する電荷（ノードＮ３側の電荷）Ｑn３をマイナス側の変化する電荷（ノードＮ２側の電荷）Ｑn２の２倍にする必要がある。ノードＮ２で変化する電荷を相殺するために必要な電圧帰還用のコンデンサ１９の容量Ｃfと、ＰＭＯＳトランジスタ２４及びＰＭＯＳトランジスタ７５のサイズの最適値について次に述べる。なお、切替り後、バイアス回路２５の応答は十分に遅いものと考える。
【００６８】
電圧帰還用のコンデンサ１９を設けない場合のデカップリングコンデンサ５−ｋのプラス側電荷Ｑn３とマイナス側電荷Ｑn２は、数４の電流の時間積分の式で表すことができる。但し、μは電子の移動度、ＣoxはＰＭＯＳトランジスタ２４、７５の単位面積あたりのゲート容量、Ｖ２（ｔ）は下側オフセット電圧の時間関数、Ｖ３（ｔ）は上側オフセット電圧の時間関数、Ｖ４（ｔ）はノードＮ４の電圧の時間関数である。
【００６９】
【数４】
2010178238.tif 000006
【００７０】
下側オフセット電圧Ｖ２の変動を無くすには、デカップリングコンデンサ５−ｋのマイナス側電荷Ｑn２をプラス側電荷Ｑn３の２倍にする必要があるため、数５のＱｎ２”が、目標となる電圧帰還用のコンデンサ１９を設けた場合の電流の積分値となる。
【００７１】
【数５】
2010178238.tif 000007
【００７２】
電圧帰還用のコンデンサ１９は、ノードＮ４の電圧Ｖ４を変化させるだけなので、電圧帰還用のコンデンサを設けた場合のＱｎ２”とすると、数６が得られる。
【００７３】
【数６】
2010178238.tif 000008
【００７４】
ノードＮ４の電圧Ｖ４（ｔ）は、電圧帰還用のコンデンサ１９の容量Ｃfと、ＰＭＯＳトランジスタ２４のゲート寄生容量Ｃgpにより決まり、数７で求めることができる。
【００７５】
【数７】
2010178238.tif 000009
【００７６】
数５と数６と数７を用いて、ＰＭＯＳトランジスタ７５とＰＭＯＳトランジスタ２４のサイズの比を求めたのが数８となる。
【００７７】
【数８】
2010178238.tif 000010
【００７８】
ＰＭＯＳトランジスタ７５とＰＭＯＳトランジスタ２４は、同じ特性のトランジスタを用いて、数９の条件を満たしている場合に数８は成立する。
【００７９】
【数９】
2010178238.tif 000011
【００８０】
以上のように、本発明の第１実施形態においては、スイッチドライバ回路４−ｋに対して、デカップリングコンデンサ５−ｋとオフセット電圧供給回路６−ｋとを設けている。そして、オフセット電圧供給回路６−ｋを、下側オフセット電圧生成回路１７と、上側オフセット電圧生成回路１８と、電圧帰還用のコンデンサ１９とで構成している。これにより、差動スイッチング回路３−ｋのスイッチング時に上側オフセット電圧Ｖ３に発生する電圧変化を電圧帰還用のコンデンサ１９を介してノードＮ４に帰還し、差動スイッチング回路３−ｋのスイッチング時に下側オフセット電圧Ｖ２に発生する電圧変化を抑制するようにしている。
【００８１】
したがって、差動スイッチング回路３−ｋを構成するＰＭＯＳトランジスタ１２−１を駆動するインバータ１４の低電位側の電源端子３３及びＰＭＯＳトランジスタ１２−２を駆動するインバータ１６の低電位側の電源端子４４に与える下側オフセット電圧Ｖ２の電圧変化を抑制することによりアナログ出力電流ＩＯＵＴ１、ＩＯＵＴ２の変動を抑制し、ＳＮＤＲの向上を図ることができる。
【００８２】
また、差動スイッチング回路３−ｋのスイッチング時に上側オフセット電圧Ｖ３に発生する電圧変化を電圧帰還用のコンデンサ１９を介してノードＮ４に帰還し、差動スイッチング回路３−ｋのスイッチング時に下側オフセット電圧Ｖ２に発生する電圧変化を抑制するようにしているので、下側オフセット電圧Ｖ２の電圧変化を抑制するためにデカップリングコンデンサ５−ｋの容量を大きくする必要がなく、チップ面積の増大化を避けることができる。
【００８３】
（第２実施形態）
図１９は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、本発明の第１実施形態が設けるオフセット電圧供給回路６−１〜６−ｎと回路構成の異なるオフセット電圧供給回路１０７−１〜１０７−ｎを設け、その他については、本発明の第１実施形態と同様に構成したものである。オフセット電圧供給回路１０７−１〜１０７−ｎを設ける代わりに、スイッチドライバ回路４−１〜４−ｎに共通のオフセット電圧供給回路を１個設けるようにしても良い。
【００８４】
図２０は差動スイッチング回路３−ｋ、スイッチドライバ回路４−ｋ及びオフセット電圧供給回路１０７−ｋの構成を示す回路図である。差動スイッチング回路３−ｋ及びスイッチドライバ回路４−ｋは、本発明の第１実施形態と同様である。
【００８５】
オフセット電圧供給回路１０７−ｋは、本発明の第１実施形態が設ける上側オフセット電圧生成回路１８と回路構成の異なる上側オフセット電圧生成回路１１０を設け、ノードＮ４に対する帰還を電流帰還で行い、これに対応して、本発明の第１実施形態が備える電圧帰還用のコンデンサ１９を設けず、その他については、本発明の第１実施形態が設けるオフセット電圧供給回路６−ｋと同様に構成したものである。
【００８６】
図２１は上側オフセット電圧生成回路１１０の第１構成例を示す回路図である。上側オフセット電圧生成回路１１０の第１構成例１１０−１は、ソースホロア出力方式のものであり、１１４はVdd電源線、１１５はＰＭＯＳトランジスタ、１１６はＮＭＯＳトランジスタ、１１７は電流源、１１８はバイアス回路、１１９はバイアス回路１１８のバイアス電圧出力端子、１２０はＰＭＯＳトランジスタである。
【００８７】
ＰＭＯＳトランジスタ１１５は、ソースをVdd電源線１１４に接続し、ゲートをドレインに接続している。ＮＭＯＳトランジスタ１１６は、ドレインをＰＭＯＳトランジスタ１１５のドレインに接続し、ゲートをバイアス回路１１８のバイアス電圧出力端子１１９に接続し、ソースをノードＮ３に接続している。電流源１１７は、ノードＮ３と接地との間に接続されている。
【００８８】
ＰＭＯＳトランジスタ１２０は、ＰＭＯＳトランジスタ１１５と共にカレントミラー回路を構成するものであり、ソースをVdd電源線１１４に接続し、ゲートをＰＭＯＳトランジスタ１１５のゲートに接続し、ドレインをノードＮ４に接続している。本例では、ＰＭＯＳトランジスタ１１５、１２０とで、上側オフセット電圧Ｖ３の電圧変化を電流変化に変換してノードＮ４に帰還する帰還回路が構成されている。
【００８９】
図２２はバイアス回路１１８の第１構成例を示す回路図である。バイアス回路１１８の第１構成例１１８−１は、ＯＴＡ１２３と電圧源１２４とを有している。ＯＴＡ１２３は、反転入力端子をノードＮ３に接続し、非反転入力端子と接地との間に電圧源１２４を接続し、出力端子をバイアス電圧出力端子１１９に接続している。
【００９０】
図２３はバイアス回路１１８の第２構成例を示す回路図である。バイアス回路１１８の第２構成例１１８−２において、１２７はVdd電源線、１２８はＰＭＯＳトランジスタ、１２９は電流源である。ＰＭＯＳトランジスタ１２８は、ソースをVdd電源線１２７に接続し、ゲートをドレインに接続し、ドレインをバイアス電圧出力端子１１９に接続している。電流源１２９は、ＰＭＯＳトランジスタ１２８のドレインと接地との間に接続されている。
【００９１】
図２４は上側オフセット電圧生成回路１１０の第２構成例を示す回路図である。上側オフセット電圧生成回路１１０の第２構成例１１０−２において、１３２はVdd電源線、１３３はＰＭＯＳトランジスタ、１３４は電流源、１３５はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ１３３は、ソースをVdd電源線１３２に接続し、ゲートをドレインに接続し、ドレインをノードＮ３に接続している。電流源１３４は、ノードＮ３と接地との間に接続されている。
【００９２】
ＰＭＯＳトランジスタ１３５は、ＰＭＯＳトランジスタ１３３と共にカレントミラー回路を構成するものであり、ソースをVdd電源線１３２に接続し、ゲートをＰＭＯＳトランジスタ１３３のゲートに接続し、ドレインをノードＮ４に接続している。本例では、ＰＭＯＳトランジスタ１３３、１３５とで、上側オフセット電圧Ｖ３の電圧変化を電流変化に変換してノードＮ４に帰還する帰還回路が構成されている。
【００９３】
本発明の第２実施形態においては、スイッチドライバ回路４−ｋに対して、デカップリングコンデンサ５−ｋとオフセット電圧供給回路１０７−ｋとを設けている。そして、オフセット電圧供給回路１０７−ｋを、下側オフセット電圧生成回路１７と、上側オフセット電圧生成回路１１０とで構成している。これにより、差動スイッチング回路３−ｋのスイッチング時に上側オフセット電圧Ｖ３に発生する電圧変化を電流変化としてノードＮ４に帰還し、差動スイッチング回路３−ｋのスイッチング時に下側オフセット電圧Ｖ２に発生する電圧変化を抑制するようにしている。
【００９４】
したがって、差動スイッチング回路３−ｋを構成するＰＭＯＳトランジスタ１２−１を駆動するインバータ１４の低電位側の電源端子３３及びＰＭＯＳトランジスタ１２−２を駆動するインバータ１６の低電位側の電源端子４４に与える下側オフセット電圧Ｖ２の電圧変化を抑制することによりアナログ出力電流ＩＯＵＴ１、ＩＯＵＴ２の変動を抑制し、ＳＮＤＲの向上を図ることができる。
【００９５】
また、差動スイッチング回路３−ｋのスイッチング時に上側オフセット電圧Ｖ３に発生する電圧変化を電流変化としてノードＮ４に帰還し、差動スイッチング回路３−ｋのスイッチング時に下側オフセット電圧Ｖ２に発生する電圧変化を抑制するようにしているので、下側オフセット電圧Ｖ２の電圧変化を抑制するためにデカップリングコンデンサ５−ｋの容量を大きくする必要がなく、チップ面積の増大化を避けることができる。
【００９６】
（第３実施形態）
図２５は本発明の第３実施形態を示す回路図である。本発明の第３実施形態は、本発明の第１実施形態が備えるオフセット電圧供給回路６−１〜６−ｎと回路構成の異なるオフセット電圧供給回路１３８−１〜１３８−ｎを設け、その他については、本発明の第１実施形態と同様に構成したものである。オフセット電圧供給回路１３８−１〜１３８−ｎを設ける代わりに、スイッチドライバ回路４−１〜４−ｎに共通のオフセット電圧供給回路を１個設けるようにしても良い。
【００９７】
図２６は差動スイッチング回路３−ｋ、スイッチドライバ回路４−ｋ及びオフセット電圧供給回路１３８−ｋの構成を示す回路図である。差動スイッチング回路３−ｋ及びスイッチドライバ回路４−ｋは、本発明の第１実施形態と同様である。
【００９８】
オフセット電圧供給回路１３８−ｋは、本発明の第２実施形態が設ける下側オフセット電圧生成回路１７と回路構成の異なる下側オフセット電圧生成回路１４１を設け、その他については、本発明の第２実施形態が設けるオフセット電圧供給回路１０７−ｋと同様に構成したものである。
【００９９】
下側オフセット電圧生成回路１４１において、１４２はＮＭＯＳトランジスタ、１４３はVdd電源線、１４４、１４５はＰＭＯＳトランジスタ、１４６はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ１４２は、ドレイン及びゲートをノードＮ４に接続し、ソースを接地している。
【０１００】
ＰＭＯＳトランジスタ１４４は、ソースをVdd電源線１４３に接続し、ゲートをドレインに接続している。ＰＭＯＳトランジスタ１４５は、ソースをＰＭＯＳトランジスタ１４４のドレインに接続し、ゲートをドレインに接続し、ドレインをノードＮ２に接続している。ＮＭＯＳトランジスタ１４６は、ＮＭＯＳトランジスタ１４２と共にカレントミラー回路を構成するものであり、ドレインをノードＮ２に接続し、ゲートをノードＮ４に接続し、ソースを接地している。
【０１０１】
本発明の第３実施形態においては、スイッチドライバ回路４−ｋに対して、デカップリングコンデンサ５−ｋとオフセット電圧供給回路１３８−ｋとを設けている。そして、オフセット電圧供給回路１３８−ｋを、下側オフセット電圧生成回路１４１と、上側オフセット電圧生成回路１１０とで構成している。これにより、差動スイッチング回路３−ｋのスイッチング時に上側オフセット電圧Ｖ３に発生する電圧変化を電流変化としてノードＮ４に帰還し、差動スイッチング回路３−ｋのスイッチング時に下側オフセット電圧Ｖ２に発生する電圧変化を抑制するようにしている。
【０１０２】
したがって、差動スイッチング回路３−ｋを構成するＰＭＯＳトランジスタ１２−１を駆動するインバータ１４の低電位側の電源端子３３及びＰＭＯＳトランジスタ１２−２を駆動するインバータ１６の低電位側の電源端子４４に与える下側オフセット電圧Ｖ２の電圧変化を抑制することによりアナログ出力電流ＩＯＵＴ１、ＩＯＵＴ２の変動を抑制し、ＳＮＤＲの向上を図ることができる。
【０１０３】
また、差動スイッチング回路３−ｋのスイッチング時に上側オフセット電圧Ｖ３に発生する電圧変化を電流変化としてノードＮ４に帰還し、差動スイッチング回路３−ｋのスイッチング時に下側オフセット電圧Ｖ２に発生する電圧変化を抑制するようにしているので、下側オフセット電圧Ｖ２の電圧変化を抑制するためにデカップリングコンデンサ５−ｋの容量を大きくする必要がなく、チップ面積の増大化を避けることができる。
【０１０４】
（第４実施形態）
図２７は本発明の第４実施形態を示す回路図である。図２７中、１５１はVdd電源線、１５２−１、１５２−２、１５２−ｎは電流Ioを生成する同一構成の電流源である。電流源１５２−２、１５２−ｎ間に設けられている電流源１５２−３〜１５２−（ｎ−１）は図示を省略している。
【０１０５】
１５３−１、１５３−２、１５３−ｎは電流源１５２−１、１５２−２、１５２−ｎに対応して設けられている差動スイッチング回路である。電流源１５２−３〜１５２−（ｎ−１）に対応して設けられている差動スイッチング回路１５３−３〜１５３−（ｎ−１）は図示を省略している。差動スイッチング回路１５３−ｋは、電流源１５２−ｋによる電流Ioの経路を切り換えるものである。
【０１０６】
１５４−１、１５４−２、１５４−ｎは差動スイッチング回路１５３−１、１５３−２、１５３−ｎに対応して設けられているスイッチドライバ回路である。差動スイッチング回路１５３−３〜１５３−（ｎ−１）に対応して設けられているスイッチドライバ回路１５４−３〜１５４−（ｎ−１）は図示を省略している。スイッチドライバ回路１５４−ｋは、差動スイッチング回路１５３−ｋを駆動するものである。
【０１０７】
１５５−１、１５５−２、１５５−ｎはスイッチドライバ回路１５４−１、１５４−２、１５４−ｎに対応して設けられているデカップリングコンデンサである。スイッチドライバ回路１５４−３〜１５４−（ｎ−１）に対応して設けられているデカップリングコンデンサ１５５−３〜１５５−（ｎ−１）は図示を省略している。デカップリングコンデンサ１５５−１〜１５５−ｎを設ける代わりに、スイッチドライバ回路１５４−１〜１５４−ｎに共通のデカップリングコンデンサを１個設けるようにしても良い。
【０１０８】
１５６−１、１５６−２、１５６−ｎはスイッチドライバ回路１５４−１、１５４−２、１５４−ｎに対応して設けられているオフセット電圧供給回路である。スイッチドライバ回路１５４−３〜１５４−（ｎ−１）に対応して設けられているオフセット電圧供給回路１５６−３〜１５６−（ｎ−１）は図示を省略している。オフセット電圧供給回路１５６−ｋは、差動スイッチング回路１５３−ｋを構成するスイッチ用トランジスタを駆動するスイッチドライバ回路１５４−ｋ内のインバータの電源端子にオフセット電圧を供給するものである。オフセット電圧供給回路１５６−１〜１５６−ｎを設ける代わりに、スイッチドライバ回路１５４−１〜１５４−ｎに共通のオフセット電圧供給回路を１個設けるようにしても良い。
【０１０９】
１５７はサーモメータデコーダである。サーモメータデコーダ１５７は、本発明の第４実施形態に与えられるｍビットのデジタル入力コードＤ１〜Ｄｍをデコードし、スイッチドライバ回路１５４−１〜１５４−ｎに与えるスイッチ制御信号Ｔ１〜Ｔｎを出力するものである。
【０１１０】
１５８−１、１５８−２は出力電流路、１５９−１は出力電流路１５８−１に流れるアナログ出力電流ＩＯＵＴ１をアナログ出力電圧ＶＯＵＴ１に変換する負荷抵抗、１５９−２は出力電流路１５８−２に流れるアナログ出力電流ＩＯＵＴ２をアナログ出力電圧ＶＯＵＴ２に変換する負荷抵抗、１６０−１はアナログ出力電圧ＶＯＵＴ１を出力するための出力端子、１６０−２はアナログ出力電圧ＶＯＵＴ２を出力するための出力端子である。
【０１１１】
本発明の第４実施形態においては、サーモメータデコーダ１５７は、デジタル入力コードＤ１〜Ｄｍをデコードしてスイッチ制御信号Ｔ１〜Ｔｎを出力する。スイッチドライバ回路１５４−１〜１５４−ｎは、スイッチ制御信号Ｔ１〜Ｔｎに制御されて差動スイッチング回路１５３−１〜１５３−ｎを駆動する。このように、スイッチドライバ回路１５４−１〜１５４−ｎがスイッチ制御信号Ｔ１〜Ｔｎに制御されて差動スイッチング回路１５３−１〜１５３−ｎを駆動することにより、デジタル入力コードＤ１〜Ｄｍに対応したアナログ出力電流ＩＯＵＴ１、ＩＯＵＴ２が出力電流路１５８−１、１５８−２に流れる。
【０１１２】
出力電流路１５８−１、１５８−２に流れるアナログ出力電流ＩＯＵＴ１、ＩＯＵＴ２は、負荷抵抗１５９−１、１５９−２によりアナログ出力電圧ＶＯＵＴ１、ＶＯＵＴ２に変換され、これらアナログ出力電圧ＶＯＵＴ１、ＶＯＵＴ２が出力端子１６０−１、１６０−２に出力される。
【０１１３】
図２８は差動スイッチング回路１５３−ｋ、スイッチドライバ回路１５４−ｋ及びオフセット電圧供給回路１５６−ｋの構成を示す回路図である。差動スイッチング回路１５３−ｋにおいて、１６２−１、１６２−２はスイッチ用のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ１６２−１は、ソースをノードＮ１１に接続し、ドレインを出力端子１６０−１に接続している。ＮＭＯＳトランジスタ１６２−２は、ソースをノードＮ１１に接続し、ドレインを出力端子１６０−２に接続している。電流源１５２−ｋは、ノードＮ１１と接地との間に接続されている。
【０１１４】
スイッチドライバ回路１５４−ｋにおいて、１６３はスイッチ制御信号Ｔｋが与えられる入力端子、１６４〜１６６はＣＭＯＳ形のインバータである。インバータ１６４は、スイッチ制御信号Ｔｋを受けてＮＭＯＳトランジスタ１６２−１を駆動するものである。インバータ１６５は、スイッチ制御信号Ｔｋを反転するものである。インバータ１６６は、インバータ１６５の出力信号ＴＢを受けてＮＭＯＳトランジスタ１６２−２を駆動するものである。
【０１１５】
インバータ１６４は、高電位側の電源端子をノードＮ１２に接続し、低電位側の電源端子をノードＮ１３に接続し、入力端子を入力端子１６３に接続し、出力端子をＮＭＯＳトランジスタ１６２−１のゲートに接続している。インバータ１６５は、高電位側の電源端子をVdd電源線に接続し、低電位側の電源端子を接地し、入力端子を入力端子１６３に接続している。インバータ１６６は、高電位側の電源端子をノードＮ１２に接続し、低電位側の電源端子をノードＮ１３に接続し、入力端子をインバータ１６５の出力端子に接続し、出力端子をＮＭＯＳトランジスタ１６２−２のゲートに接続している。
【０１１６】
即ち、インバータ１６４は、上側オフセット電圧Ｖ１２を高電位側の電源電圧（第１の電源電圧）、下側オフセット電圧Ｖ１３を低電位側の電源電圧（第２の電源電圧）とし、スイッチ制御信号Ｔｋを受けてスイッチ用のＮＭＯＳトランジスタ１６２−１を駆動するスイッチドライバとして機能する。インバータ１６６は、上側オフセット電圧Ｖ１２を高電位側の電源電圧（第１の電源電圧）、下側オフセット電圧Ｖ１３を低電位側の電源電圧（第２の電源電圧）とし、インバータ１６５の出力信号ＴＢを受けてスイッチ用のＮＭＯＳトランジスタ１６２−２を駆動するスイッチドライバとして機能する。
【０１１７】
オフセット電圧供給回路１５６−ｋにおいて、１６７は上側オフセット電圧生成回路、１６８は下側オフセット電圧生成回路、１６９は電圧帰還用のコンデンサである。上側オフセット電圧生成回路１６７は、ノードＮ１２に上側オフセット電圧Ｖ１２（第１のオフセット電圧）を出力するものである。
【０１１８】
下側オフセット電圧生成回路１６８は、ノードＮ１３に下側オフセット電圧Ｖ１３（第２のオフセット電圧）を出力するものである。コンデンサ１６９は、下側オフセット電圧Ｖ１３の電圧変化をノードＮ１４に帰還するためのものであり、ノードＮ１３とノードＮ１４との間に接続されている。デカップリングコンデンサ１５５−ｋは、ノードＮ１２とノードＮ１３との間に接続されている。
【０１１９】
上側オフセット電圧生成回路１６７は、ソースホロア出力方式のものであり、１７２はVdd電源線、１７３はＮＭＯＳトランジスタ、１７４は電流源、１７５はバイアス回路、１７６はバイアス回路１７５のバイアス電圧出力端子である。ＮＭＯＳトランジスタ１７３は、ドレインをVdd電源線１７２に接続し、ゲートをノードＮ１４に接続し、ソースをノードＮ１２に接続している。電流源１７４は、ノードＮ１２と接地との間に接続されている。Vdd電源線１７２と、ＮＭＯＳトランジスタ１７３と、電流源１７４とでソースホロア回路が構成されている。
【０１２０】
バイアス回路１７５は、ＮＭＯＳトランジスタ１７３のゲートに与えるバイアス電圧を出力するものであり、バイアス電圧出力端子１７６をノードＮ１４に接続している。バイアス回路１７５は、オフセット電圧供給回路１５６−１〜１５６−ｎ内のソースホロア回路のそれぞれに対応して設けるようにしても良いが、オフセット電圧供給回路１５６−１〜１５６−ｎ内のソースホロア回路に共通のものを１個設けるようにしても良い。
【０１２１】
本発明の第４実施形態は、差動スイッチング回路１５３−ｋがスイッチングしたときに発生する下側オフセット電圧Ｖ１３の電圧変化を電圧帰還用のコンデンサ１６９を介してノードＮ１４に帰還するものである。そこで、下側オフセット電圧生成回路１６８は、例えば、図８に示す上側オフセット電圧生成回路１８の第１構成例１８−１又は図９に示す上側オフセット電圧生成回路１８の第２構成例１８−２において、Vdd電源線と接地とを入れ替え、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに変えることで構成することができる。
【０１２２】
本発明の第４実施形態においては、スイッチドライバ回路１５４−ｋに対して、デカップリングコンデンサ１５５−ｋとオフセット電圧供給回路１５６−ｋとを設けている。そして、オフセット電圧供給回路１５６−ｋを、上側オフセット電圧生成回路１６７と、下側オフセット電圧生成回路１６８と、電圧帰還用のコンデンサ１６９とで構成している。これにより、差動スイッチング回路１５３−ｋのスイッチング時に下側オフセット電圧Ｖ１３に発生する電圧変化を電圧帰還用のコンデンサ１６９を介してノードＮ１４に帰還し、差動スイッチング回路１５３−ｋのスイッチング時に上側オフセット電圧Ｖ１２に発生する電圧変化を抑制するようにしている。
【０１２３】
したがって、差動スイッチング回路１５３−ｋを構成するＮＭＯＳトランジスタ１６２−１を駆動するインバータ１６４の高電位側の電源端子及びＰＭＯＳトランジスタ１６２−２を駆動するインバータ１６６の高電位側の電源端子に与える上側オフセット電圧Ｖ１２の電圧変化を抑制することによりアナログ出力電流ＩＯＵＴ１、ＩＯＵＴ２の変動を抑制し、ＳＮＤＲの向上を図ることができる。
【０１２４】
また、差動スイッチング回路１５３−ｋのスイッチング時に下側オフセット電圧Ｖ１３に発生する電圧変化を電圧帰還用のコンデンサ１６９を介してノードＮ１４に帰還し、差動スイッチング回路１５３−ｋのスイッチング時に上側オフセット電圧Ｖ１２に発生する電圧変化を抑制するようにしているので、上側オフセット電圧Ｖ１２の変動を抑制するためにデカップリングコンデンサ１５５−ｋの容量を大きくする必要がなく、チップ面積の増大化を避けることができる。なお、下側オフセット電圧生成回路１６８として、電流帰還方式のものを使用することができる。
【符号の説明】
【０１２５】
１…Vdd電源線
２−１、２−２、２−ｎ…電流源
３−１、３−２、３−ｎ…差動スイッチング回路
４−１、４−２、４−ｎ…スイッチドライバ回路
５−１、５−２、５−ｎ…デカップリングコンデンサ
６−１、６−２、６−ｎ…オフセット電圧供給回路
７…サーモメータデコーダ
８−１、８−２…出力電流路
９−１、９−２…負荷抵抗
１０−１、１０−２…出力端子
１２−１、１２−２…ＰＭＯＳトランジスタ
１３…入力端子
１４〜１６…インバータ
１７…下側オフセット電圧生成回路
１８…上側オフセット電圧生成回路
１９…コンデンサ
２２…Vdd電源線
２３…電流源
２４…ＰＭＯＳトランジスタ
２５、２５−１、２５−２…バイアス回路
２６…バイアス電圧出力端子
２８…ＰＭＯＳトランジスタ
２９…ＮＭＯＳトランジスタ
３０…電源端子
３１…入力端子
３２…出力端子
３３…電源端子
３４…ＰＭＯＳトランジスタ
３５…ＮＭＯＳトランジスタ
３６…Vdd電源線
３７…入力端子
３８…出力端子
３９…ＰＭＯＳトランジスタ
４０…ＮＭＯＳトランジスタ
４１…電源端子
４２…入力端子
４３…出力端子
４４…電源端子
４７…ＯＴＡ
４８…電圧源
５１…非反転入力端子
５２…反転入力端子
５３…出力端子
５４…Vdd電源線
５５…電流源
５６、５７…ＰＭＯＳトランジスタ
５８、５９…ＮＭＯＳトランジスタ
６０…Vdd電源線
６１、６２…ＰＭＯＳトランジスタ
６３…電流源
６４…出力端子
６７…Vdd電源線
６８、６９…ＰＭＯＳトランジスタ
７０…電流源
７１…出力端子
７４…Vdd電源線
７５…ＰＭＯＳトランジスタ
７６…電流源
８０…Vdd電源線
８１…ＮＭＯＳトランジスタ
８２…電流源
８３、８３−１、８３−２…バイアス回路
８４…バイアス電圧出力端子
８８…ＯＴＡ
８９…電圧源
９２…Vdd電源線
９３…ＰＭＯＳトランジスタ
９４…電流源
９８、９９…切換スイッチ素子
１０３、１０４…コンデンサ
１０７−１、１０７−２、１０７−ｎ…オフセット電圧供給回路
１１０…上側オフセット電圧生成回路
１１４…Vdd電源線
１１５…ＰＭＯＳトランジスタ
１１６…ＮＭＯＳトランジスタ
１１７…電流源
１１８、１１８−１、１１８−２…バイアス回路
１１９…バイアス電圧出力端子
１２０…ＰＭＯＳトランジスタ
１２３…ＯＴＡ
１２４…電圧源
１２７…Vdd電源線
１２８…ＰＭＯＳトランジスタ
１２９…電流源
１３２…Vdd電源線
１３３…ＰＭＯＳトランジスタ
１３４…電流源
１３５…ＰＭＯＳトランジスタ
１３８−１、１３８−２、１３８−ｎ…オフセット電圧供給回路
１４１…下側オフセット電圧生成回路
１４２…ＮＭＯＳトランジスタ
１４３…Vdd電源線
１４４、１４５…ＰＭＯＳトランジスタ
１４６…ＮＭＯＳトランジスタ
１５１…Vdd電源線
１５２−１、１５２−２、１５２−ｎ…電流源
１５３−１、１５３−２、１５３−ｎ…差動スイッチング回路
１５４−１、１５４−２、１５４−ｎ…スイッチドライバ回路
１５５−１、１５５−２、１５５−ｎ…デカップリングコンデンサ
１５６−１、１５６−２、１５６−ｎ…オフセット電圧供給回路
１５７…サーモメータデコーダ
１５８−１、１５８−２…出力電流路
１５９−１、１５９−２…負荷抵抗
１６０−１、１６０−２…出力端子
１６２−１、１６２−２…ＮＭＯＳトランジスタ
１６３…入力端子
１６４〜１６６…インバータ
１６７…上側オフセット電圧生成回路
１６８…下側オフセット電圧生成回路
１６９…コンデンサ
１７２…Vdd電源線
１７３…ＮＭＯＳトランジスタ
１７４…電流源
１７５…バイアス回路
１７６…バイアス電圧出力端子
【図１】
2010178238.tif 000012
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2010178238.tif 000026
【図１６】
2010178238.tif 000027
【図１７】
2010178238.tif 000028
【図１８】
2010178238.tif 000029
【図１９】
2010178238.tif 000030
【図２０】
2010178238.tif 000031
【図２１】
2010178238.tif 000032
【図２２】
2010178238.tif 000033
【図２３】
2010178238.tif 000034
【図２４】
2010178238.tif 000035
【図２５】
2010178238.tif 000036
【図２６】
2010178238.tif 000037
【図２７】
2010178238.tif 000038
【図２８】
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