(57)【要約】【課題】消費電力の増大を抑制しつつ、出力信号の出力制御を行う。【解決手段】電気回路であって、出力信号を出力する出力回路と、出力回路から出力信号を出力させるための第１制御信号を出力する第１制御回路と、出力回路から出力信号を出力させないための第２制御信号を出力する第２制御回路とを備える。そして、出力回路が、第１ゲート電極、第１一方電極、及び第１他方電極を有する第１トランジスタと、第２ゲート電極、第２一方電極、及び第２他方電極を有する第２トランジスタと、第１ゲート電極に対して第１所定電位を付与することで、第１トランジスタを導通状態に設定し、且つ第２一方電極に対して第１所定電位を付与する第１電位付与部と、第２ゲート電極に対して第２所定電位を付与することで、第２トランジスタを導通状態に設定し、且つ第１一方電極に対して第２所定電位を付与する第２電位付与部とを有する。【選択図】図１８
2010178207.tif 000002
【特許請求の範囲】
【請求項１】
出力信号を出力する出力回路と、
前記出力信号を出力する状態に前記出力回路を設定するための第１制御信号を、前記出力回路に対して出力する第１制御回路と、
前記出力信号を出力しない状態に前記出力回路を設定するための第２制御信号を、前記出力回路に対して出力する第２制御回路と、を備え、
前記出力回路、前記第１制御回路、および前記第２制御回路のうちの少なくとも１つの回路が、
第１ゲート電極、第１一方電極、および第１他方電極を有する第１トランジスタと、
第２ゲート電極、第２一方電極、および第２他方電極を有する第２トランジスタと、
前記第１ゲート電極に対して第１所定電位を付与することで、該第１トランジスタを電流が流れ得る導通状態に設定するとともに、前記第２一方電極に対して前記第１所定電位を付与する第１電位付与部と、
前記第２ゲート電極に対して第２所定電位を付与することで、該第２トランジスタを電流が流れ得る導通状態に設定するとともに、前記第１一方電極に対して前記第２所定電位を付与する第２電位付与部と、を有していることを特徴とする電気回路。
【請求項２】
請求項１に記載の電気回路であって、
前記出力回路が、前記第１トランジスタ、前記第２トランジスタ、前記第１電位付与部、及び前記第２電位付与部とを備え、
前記第１制御信号の出力に応じた前記第１ゲート電極および前記第２一方電極に対する前記第１所定電位の付与によって前記第１トランジスタが前記導通状態に設定されるとともに、前記第２トランジスタが電流が流れない非導通状態に設定されることで、前記出力信号が出力され得る第１電位状態と、前記第２制御信号の出力に応じた前記第２ゲート電極および前記第１一方電極に対する前記第２所定電位の付与によって前記第２トランジスタが前記導通状態に設定されるとともに、前記第１トランジスタが電流が流れない非導通状態に設定されることで、前記出力信号が出力されない第２電位状態とに、前記出力回路が順次に設定されることを特徴とする電気回路。
【請求項３】
請求項２に記載の電気回路であって、
前記出力回路が、
第３ゲート電極、第３一方電極、および第３他方電極を有する第３トランジスタと、
第４ゲート電極、第４一方電極、および第４他方電極を有する第４トランジスタと、
前記第１制御信号の出力に応じて前記第３および第４ゲート電極に対してセット信号を付与することで、前記第３および第４トランジスタを電流が流れ得る導通状態に設定するセット信号付与部と、を更に有し、
前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第１電位付与部が、前記第３トランジスタを介して、前記第１ゲート電極および前記第２一方電極に対して前記第１所定電位を付与するとともに、前記第２電位付与部が、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与しないことで、前記出力回路が前記第１電位状態に設定されることを特徴とする電気回路。
【請求項４】
請求項３に記載の電気回路であって、
前記出力回路が、
第５ゲート電極、第５一方電極、および第５他方電極を有する第５トランジスタと、
第６ゲート電極、第６一方電極、および第６他方電極を有する第６トランジスタと、
前記第２制御信号の出力に応じて前記第５および第６ゲート電極に対してリセット信号を付与することで、前記第５および第６トランジスタを電流が流れ得る導通状態に設定するリセット信号付与部と、
前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第５トランジスタを介して前記第１ゲート電極および前記第２一方電極に対して第３所定電位を付与する第３電位付与部と、
前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第４トランジスタを介して前記第２ゲート電極および前記第１一方電極に対して第４所定電位を付与する第４電位付与部と、を更に有し、
前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第２電位付与部が、前記第６トランジスタを介して、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与することで、前記出力回路が前記第２電位状態に設定されることを特徴とする電気回路。
【請求項５】
請求項１に記載の電気回路であって、
前記第１制御回路が、前記第１トランジスタ、前記第２トランジスタ、前記第１電位付与部、及び前記第２電位付与部とを備え、
前記第１電位付与部による前記第１ゲート電極および前記第２一方電極に対する前記第１所定電位の付与によって前記第１トランジスタが前記導通状態に設定されるとともに、前記第２トランジスタが電流が流れない非導通状態に設定されることで、前記第１制御信号が出力され得る第１電位状態と、前記第２電位付与部による前記第２ゲート電極および前記第１一方電極に対する前記第２所定電位の付与によって前記第２トランジスタが前記導通状態に設定されるとともに、前記第１トランジスタが電流が流れない非導通状態に設定されることで、前記第１制御信号が出力されない第２電位状態とに、前記第１制御回路が順次に設定されることを特徴とする電気回路。
【請求項６】
請求項５に記載の電気回路であって、
前記第１制御回路が、
第３ゲート電極、第３一方電極、および第３他方電極を有する第３トランジスタと、
第４ゲート電極、第４一方電極、および第４他方電極を有する第４トランジスタと、
前記第３および第４ゲート電極に対してセット信号を付与することで、前記第３および第４トランジスタを電流が流れ得る導通状態に設定するセット信号付与部と、を更に有し、
前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第１電位付与部が、前記第３トランジスタを介して、前記第１ゲート電極および前記第２一方電極に対して前記第１所定電位を付与するとともに、前記第２電位付与部が、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与しないことで、前記第１制御回路が前記第１電位状態に設定されることを特徴とする電気回路。
【請求項７】
請求項６に記載の電気回路であって、
前記第１制御回路が、
第５ゲート電極、第５一方電極、および第５他方電極を有する第５トランジスタと、
第６ゲート電極、第６一方電極、および第６他方電極を有する第６トランジスタと、
前記第５および第６ゲート電極に対してリセット信号を付与することで、前記第５および第６トランジスタを電流が流れ得る導通状態に設定するリセット信号付与部と、
前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第５トランジスタを介して前記第１ゲート電極および前記第２一方電極に対して第３所定電位を付与する第３電位付与部と、
前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第４トランジスタを介して前記第２ゲート電極および前記第１一方電極に対して第４所定電位を付与する第４電位付与部と、を更に有し、
前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第２電位付与部が、前記第６トランジスタを介して、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与することで、前記第１制御回路が前記第２電位状態に設定されることを特徴とする電気回路。
【請求項８】
請求項１に記載の電気回路であって、
前記第２制御回路が、前記第１トランジスタ、前記第２トランジスタ、前記第１電位付与部、及び前記第２電位付与部とを備え、
前記第１電位付与部による前記第１ゲート電極および前記第２一方電極に対する前記第１所定電位の付与によって前記第１トランジスタが前記導通状態に設定されるとともに、前記第２トランジスタが電流が流れない非導通状態に設定されることで、前記第２制御信号が出力され得る第１電位状態と、前記第２電位付与部による前記第２ゲート電極および前記第１一方電極に対する前記第２所定電位の付与によって前記第２トランジスタが前記導通状態に設定されるとともに、前記第１トランジスタが電流が流れない非導通状態に設定されることで、前記第２制御信号が出力されない第２電位状態とに、前記第２制御回路が順次に設定されることを特徴とする電気回路。
【請求項９】
請求項８に記載の電気回路であって、
前記第２制御回路が、
第３ゲート電極、第３一方電極、および第３他方電極を有する第３トランジスタと、
第４ゲート電極、第４一方電極、および第４他方電極を有する第４トランジスタと、
前記第３および第４ゲート電極に対してセット信号を付与することで、前記第３および第４トランジスタを電流が流れ得る導通状態に設定するセット信号付与部と、を更に有し、
前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第１電位付与部が、前記第３トランジスタを介して、前記第１ゲート電極および前記第２一方電極に対して前記第１所定電位を付与するとともに、前記第２電位付与部が、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与しないことで、前記第２制御回路が前記第１電位状態に設定されることを特徴とする電気回路。
【請求項１０】
請求項９に記載の電気回路であって、
前記第２制御回路が、
第５ゲート電極、第５一方電極、および第５他方電極を有する第５トランジスタと、
第６ゲート電極、第６一方電極、および第６他方電極を有する第６トランジスタと、
前記第５および第６ゲート電極に対してリセット信号を付与することで、前記第５および第６トランジスタを電流が流れ得る導通状態に設定するリセット信号付与部と、
前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第５トランジスタを介して前記第１ゲート電極および前記第２一方電極に対して第３所定電位を付与する第３電位付与部と、
前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第４トランジスタを介して前記第２ゲート電極および前記第１一方電極に対して第４所定電位を付与する第４電位付与部と、を更に有し、
前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第２電位付与部が、前記第６トランジスタを介して、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与することで、前記第２制御回路が前記第２電位状態に設定されることを特徴とする電気回路。
【請求項１１】
請求項１から請求項１０の何れか１つの請求項に記載の電気回路であって、
前記第１制御回路が、
入力信号を受け付ける第１入力信号受付部と、
前記第１入力信号受付部による入力信号の受け付けに応じて前記第１制御信号を出力する第１制御信号出力部と、を有し、
前記第２制御回路が、
入力信号を受け付ける第２入力信号受付部と、
前記第２入力信号受付部による入力信号の受け付けに応じて前記第２制御信号を出力する第２制御信号出力部と、を有し、
前記第１入力信号受付部による入力信号の受け付けと、前記第２入力信号受付部による入力信号の受け付けとが順次に行われることで、前記第１制御回路による前記第１制御信号の出力と、前記第２制御回路による前記第２制御信号の出力とが順次に行われることを特徴とする電気回路。
【請求項１２】
請求項１から請求項１１の何れか１つの請求項に記載の電気回路であって、
第３制御信号を出力する第３制御回路、を更に備え、
前記出力回路が、
前記第１制御回路による前記第１制御信号の出力に応じて第１出力信号を出力し、前記第２制御回路による前記第２制御信号の出力に応じて第２出力信号を出力し、前記第３制御回路による前記第３制御信号の出力に応じて第３出力信号を出力することを特徴とする電気回路。
【請求項１３】
第１制御信号を出力する第１制御回路と、
第２制御信号を出力する第２制御回路と、
第３制御信号を出力する第３制御回路と、
前記第１制御回路による前記第１制御信号の出力に応じて第１出力信号を出力し、前記第２制御回路による前記第２制御信号の出力に応じて第２出力信号を出力し、前記第３制御回路による前記第３制御信号の出力に応じて第３出力信号を出力する出力回路と、を備え、
前記第３制御回路が、
第１ゲート電極、第１一方電極、および第１他方電極を有する第１トランジスタと、
第２ゲート電極、第２一方電極、および第２他方電極を有する第２トランジスタと、
前記第１ゲート電極に対して第１所定電位を付与することで、該第１トランジスタを電流が流れ得る導通状態に設定するとともに、前記第２一方電極に対して前記第１所定電位を付与する第１電位付与部と、
前記第２ゲート電極に対して第２所定電位を付与することで、該第２トランジスタを電流が流れ得る導通状態に設定するとともに、前記第１一方電極に対して前記第２所定電位を付与する第２電位付与部と、を有し、
前記第１電位付与部による前記第１ゲート電極および前記第２一方電極に対する前記第１所定電位の付与によって前記第１トランジスタが前記導通状態に設定されるとともに、前記第２トランジスタが電流が流れない非導通状態に設定されることで、前記第３制御信号が出力され得る第１電位状態と、前記第２電位付与部による前記第２ゲート電極および前記第１一方電極に対する前記第２所定電位の付与によって前記第２トランジスタが前記導通状態に設定されるとともに、前記第１トランジスタが電流が流れない非導通状態に設定されることで、前記第３制御信号が出力されない第２電位状態とに、前記第３制御回路が順次に設定されることを特徴とする電気回路。
【請求項１４】
請求項１３に記載の電気回路であって、
前記第１制御回路が、
入力信号を受け付ける第１入力信号受付部と、
前記第１入力信号受付部による入力信号の受け付けに応じて前記第１制御信号を出力する第１制御信号出力部と、を有し、
前記第２制御回路が、
入力信号を受け付ける第２入力信号受付部と、
前記第２入力信号受付部による入力信号の受け付けに応じて前記第２制御信号を出力する第２制御信号出力部と、を有し、
前記第３制御回路が、
入力信号を受け付ける第３入力信号受付部と、
前記第３入力信号受付部による入力信号の受け付けに応じて前記第３制御信号を出力する第３制御信号出力部と、を有し、
前記第１入力信号受付部による入力信号の受け付けと、前記第２入力信号受付部による入力信号の受け付けと、前記第３入力信号受付部による入力信号の受け付けとが順次に行われることで、前記第１制御回路による前記第１制御信号の出力と、前記第２制御回路による前記第２制御信号の出力と、前記第３制御回路による前記第３制御信号の出力とが順次に行われることを特徴とする電気回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号の出力タイミングを制御する電気回路に関する。
【背景技術】
【０００２】
近年、有機ＥＬ素子等を用いた表示パネルにおいて、製造コストの低減を目的として、所謂ゲートドライバを表示パネルに対して一体的に埋め込む技術が提案されている。
【０００３】
そして、画素回路がマトリクス状に配列された撮像素子または表示素子をライン順次に選択して走査するためのドライバとしては、前段からのセット信号が後段に順次に伝達されていくシフトレジスタ回路が開示されている（例えば、特許文献１等）。
【０００４】
ここで、特許文献１で提案されたシフトレジスタ回路を構成する各段の回路に関し、セット信号端子ＯＵＴから出力されるセット信号の制御について、図４１を参照しつつ説明する。
【０００５】
図４１で示されるように、定電圧入力端子ＳＳを基準として該定電圧入力端子ＳＳと基準電圧入力端子ＤＤとの間に基準電圧（例えば＋２５Ｖ）が常に印加されることで、ＴＦＴ（thin film transistor）２３のゲートとドレインとに正の同電位が印加される。このとき、ＴＦＴ２３は常にドレインとソースとの間で電流が流れ得る状態（導通状態）に設定される。また、ＴＦＴ２２のゲートに対する正の電位の付与の有無によって、ＴＦＴ２２は導通状態またはドレインとソースとの間で電流が流れない状態（非導通状態）に設定される。
【０００６】
そして、ＴＦＴ２２が導通状態の場合には、ＴＦＴ２４が導通状態、ＴＦＴ２５が非導通状態にそれぞれ設定される。このような設定状態では、クロック信号入力端子ｃｌｋに付与される信号に応じたセット信号がセット信号端子ＯＵＴから出力される。一方、ＴＦＴ２２が非導通状態の場合には、ＴＦＴ２４が非導通状態、ＴＦＴ２５が導通状態にそれぞれ設定される。このような設定状態では、クロック信号入力端子ｃｌｋに付与される信号に応じたセット信号がセット信号端子ＯＵＴから出力されない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−１６０２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１で提案されたシフトレジスタ回路では、ＴＦＴ２５を非導通状態に設定するためにＴＦＴ２２を導通状態に設定すれば、２つのＴＦＴ２２，２３の双方が導通状態となる。このとき、基準電圧入力端子ＤＤから定電圧入力端子ＳＳに向けて、２つのＴＦＴ２２，２３を介して比較的大きな電流（以下「貫通電流」称する）が流れ、消費電力の増大を招く。
【０００９】
また、上記特許文献１で提案されたシフトレジスタ回路では、各段のセット信号端子ＯＵＴからセット信号が出力される期間、およびセット信号のパワーの高低を種々制御することができない。つまり、セット信号の出力制御の自由度がない。したがって、上記特許文献１で提案されたシフトレジスタ回路を、種々の用途へ適用することができない。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、消費電力の増大を抑制しつつ、出力信号の出力制御を行うことが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、第１の態様に係る電気回路は、出力信号を出力する出力回路と、前記出力信号を出力する状態に前記出力回路を設定するための第１制御信号を、前記出力回路に対して出力する第１制御回路と、前記出力信号を出力しない状態に前記出力回路を設定するための第２制御信号を、前記出力回路に対して出力する第２制御回路と、を備える。また、該電気回路では、前記出力回路、前記第１制御回路、および前記第２制御回路のうちの少なくとも１つの回路が、第１ゲート電極、第１一方電極、および第１他方電極を有する第１トランジスタと、第２ゲート電極、第２一方電極、および第２他方電極を有する第２トランジスタと、前記第１ゲート電極に対して第１所定電位を付与することで、該第１トランジスタを電流が流れ得る導通状態に設定するとともに、前記第２一方電極に対して前記第１所定電位を付与する第１電位付与部と、前記第２ゲート電極に対して第２所定電位を付与することで、該第２トランジスタを電流が流れ得る導通状態に設定するとともに、前記第１一方電極に対して前記第２所定電位を付与する第２電位付与部とを有する。
【００１２】
第２の態様に係る電気回路は、第１の態様に係る電気回路であって、前記出力回路が、前記第１トランジスタ、前記第２トランジスタ、前記第１電位付与部、及び前記第２電位付与部とを備える。そして、該電気回路では、前記第１制御信号の出力に応じた前記第１ゲート電極および前記第２一方電極に対する前記第１所定電位の付与によって前記第１トランジスタが前記導通状態に設定されるとともに、前記第２トランジスタが電流が流れない非導通状態に設定されることで、前記出力信号が出力され得る第１電位状態と、前記第２制御信号の出力に応じた前記第２ゲート電極および前記第１一方電極に対する前記第２所定電位の付与によって前記第２トランジスタが前記導通状態に設定されるとともに、前記第１トランジスタが電流が流れない非導通状態に設定されることで、前記出力信号が出力されない第２電位状態とに、前記出力回路が順次に設定される。
【００１３】
第３の態様に係る電気回路は、第２の態様に係る電気回路であって、前記出力回路が、第３ゲート電極、第３一方電極、および第３他方電極を有する第３トランジスタと、第４ゲート電極、第４一方電極、および第４他方電極を有する第４トランジスタと、前記第１制御信号の出力に応じて前記第３および第４ゲート電極に対してセット信号を付与することで、前記第３および第４トランジスタを電流が流れ得る導通状態に設定するセット信号付与部とを更に有する。また、該電気回路では、前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第１電位付与部が、前記第３トランジスタを介して、前記第１ゲート電極および前記第２一方電極に対して前記第１所定電位を付与するとともに、前記第２電位付与部が、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与しないことで、前記出力回路が前記第１電位状態に設定される。
【００１４】
第４の態様に係る電気回路は、第３の態様に係る電気回路であって、前記出力回路が、第５ゲート電極、第５一方電極、および第５他方電極を有する第５トランジスタと、第６ゲート電極、第６一方電極、および第６他方電極を有する第６トランジスタと、前記第２制御信号の出力に応じて前記第５および第６ゲート電極に対してリセット信号を付与することで、前記第５および第６トランジスタを電流が流れ得る導通状態に設定するリセット信号付与部と、前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第５トランジスタを介して前記第１ゲート電極および前記第２一方電極に対して第３所定電位を付与する第３電位付与部と、前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第４トランジスタを介して前記第２ゲート電極および前記第１一方電極に対して第４所定電位を付与する第４電位付与部とを更に有する。そして、該電気回路では、前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第２電位付与部が、前記第６トランジスタを介して、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与することで、前記出力回路が前記第２電位状態に設定される。
【００１５】
第５の態様に係る電気回路は、第１の態様に係る電気回路であって、前記第１制御回路が、前記第１トランジスタ、前記第２トランジスタ、前記第１電位付与部、及び前記第２電位付与部とを備える。そして、該電気回路では、前記第１電位付与部による前記第１ゲート電極および前記第２一方電極に対する前記第１所定電位の付与によって前記第１トランジスタが前記導通状態に設定されるとともに、前記第２トランジスタが電流が流れない非導通状態に設定されることで、前記第１制御信号が出力され得る第１電位状態と、前記第２電位付与部による前記第２ゲート電極および前記第１一方電極に対する前記第２所定電位の付与によって前記第２トランジスタが前記導通状態に設定されるとともに、前記第１トランジスタが電流が流れない非導通状態に設定されることで、前記第１制御信号が出力されない第２電位状態とに、前記第１制御回路が順次に設定される。
【００１６】
第６の態様に係る電気回路は、第５の態様に係る電気回路であって、前記第１制御回路が、第３ゲート電極、第３一方電極、および第３他方電極を有する第３トランジスタと、第４ゲート電極、第４一方電極、および第４他方電極を有する第４トランジスタと、前記第３および第４ゲート電極に対してセット信号を付与することで、前記第３および第４トランジスタを電流が流れ得る導通状態に設定するセット信号付与部と、を更に有する。そして、該電気回路では、前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第１電位付与部が、前記第３トランジスタを介して、前記第１ゲート電極および前記第２一方電極に対して前記第１所定電位を付与するとともに、前記第２電位付与部が、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与しないことで、前記第１制御回路が前記第１電位状態に設定される。
【００１７】
第７の態様に係る電気回路は、第６の態様に係る電気回路であって、前記第１制御回路が、第５ゲート電極、第５一方電極、および第５他方電極を有する第５トランジスタと、第６ゲート電極、第６一方電極、および第６他方電極を有する第６トランジスタと、前記第５および第６ゲート電極に対してリセット信号を付与することで、前記第５および第６トランジスタを電流が流れ得る導通状態に設定するリセット信号付与部と、前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第５トランジスタを介して前記第１ゲート電極および前記第２一方電極に対して第３所定電位を付与する第３電位付与部と、前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第４トランジスタを介して前記第２ゲート電極および前記第１一方電極に対して第４所定電位を付与する第４電位付与部とを更に有する。そして、該電気回路では、前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第２電位付与部が、前記第６トランジスタを介して、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与することで、前記第１制御回路が前記第２電位状態に設定される。
【００１８】
第８の態様に係る電気回路は、第１の態様に係る電気回路であって、前記第２制御回路が、前記第１トランジスタ、前記第２トランジスタ、前記第１電位付与部、及び前記第２電位付与部とを備える。そして、該電気回路では、前記第１電位付与部による前記第１ゲート電極および前記第２一方電極に対する前記第１所定電位の付与によって前記第１トランジスタが前記導通状態に設定されるとともに、前記第２トランジスタが電流が流れない非導通状態に設定されることで、前記第２制御信号が出力され得る第１電位状態と、前記第２電位付与部による前記第２ゲート電極および前記第１一方電極に対する前記第２所定電位の付与によって前記第２トランジスタが前記導通状態に設定されるとともに、前記第１トランジスタが電流が流れない非導通状態に設定されることで、前記第２制御信号が出力されない第２電位状態とに、前記第２制御回路が順次に設定される。
【００１９】
第９の態様に係る電気回路は、第８の態様に係る電気回路であって、前記第２制御回路が、第３ゲート電極、第３一方電極、および第３他方電極を有する第３トランジスタと、第４ゲート電極、第４一方電極、および第４他方電極を有する第４トランジスタと、前記第３および第４ゲート電極に対してセット信号を付与することで、前記第３および第４トランジスタを電流が流れ得る導通状態に設定するセット信号付与部とを更に有する。そして、該電気回路では、前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第１電位付与部が、前記第３トランジスタを介して、前記第１ゲート電極および前記第２一方電極に対して前記第１所定電位を付与するとともに、前記第２電位付与部が、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与しないことで、前記第２制御回路が前記第１電位状態に設定される。
【００２０】
第１０の態様に係る電気回路は、第９の態様に係る電気回路であって、前記第２制御回路が、第５ゲート電極、第５一方電極、および第５他方電極を有する第５トランジスタと、第６ゲート電極、第６一方電極、および第６他方電極を有する第６トランジスタと、前記第５および第６ゲート電極に対してリセット信号を付与することで、前記第５および第６トランジスタを電流が流れ得る導通状態に設定するリセット信号付与部と、前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第５トランジスタを介して前記第１ゲート電極および前記第２一方電極に対して第３所定電位を付与する第３電位付与部と、前記第３および第４ゲート電極に前記セット信号が付与された状態で、前記第４トランジスタを介して前記第２ゲート電極および前記第１一方電極に対して第４所定電位を付与する第４電位付与部とを更に有する。そして、該電気回路では、前記第５および第６ゲート電極に前記リセット信号が付与された状態で、前記第２電位付与部が、前記第６トランジスタを介して、前記第２ゲート電極および前記第１一方電極に対して前記第２所定電位を付与することで、前記第２制御回路が前記第２電位状態に設定される。
【００２１】
第１１の態様に係る電気回路は、第１から第１０のうちの何れか１つの態様に係る電気回路であって、前記第１制御回路が、入力信号を受け付ける第１入力信号受付部と、前記第１入力信号受付部による入力信号の受け付けに応じて前記第１制御信号を出力する第１制御信号出力部とを有する。また、前記第２制御回路が、入力信号を受け付ける第２入力信号受付部と、前記第２入力信号受付部による入力信号の受け付けに応じて前記第２制御信号を出力する第２制御信号出力部とを有する。そして、該電気回路では、前記第１入力信号受付部による入力信号の受け付けと、前記第２入力信号受付部による入力信号の受け付けとが順次に行われることで、前記第１制御回路による前記第１制御信号の出力と、前記第２制御回路による前記第２制御信号の出力とが順次に行われる。
【００２２】
第１２の態様に係る電気回路は、第１から第１１のうちの何れか１つの態様に係る電気回路であって、第３制御信号を出力する第３制御回路を更に備える。そして、該電気回路では、前記出力回路が、前記第１制御回路による前記第１制御信号の出力に応じて第１出力信号を出力し、前記第２制御回路による前記第２制御信号の出力に応じて第２出力信号を出力し、前記第３制御回路による前記第３制御信号の出力に応じて第３出力信号を出力する。
【００２３】
第１３の態様に係る電気回路は、第１制御信号を出力する第１制御回路と、第２制御信号を出力する第２制御回路と、第３制御信号を出力する第３制御回路と、前記第１制御回路による前記第１制御信号の出力に応じて第１出力信号を出力し、前記第２制御回路による前記第２制御信号の出力に応じて第２出力信号を出力し、前記第３制御回路による前記第３制御信号の出力に応じて第３出力信号を出力する出力回路とを備える。また、該電気回路では、前記第３制御回路が、第１ゲート電極、第１一方電極、および第１他方電極を有する第１トランジスタと、第２ゲート電極、第２一方電極、および第２他方電極を有する第２トランジスタと、前記第１ゲート電極に対して第１所定電位を付与することで、該第１トランジスタを電流が流れ得る導通状態に設定するとともに、前記第２一方電極に対して前記第１所定電位を付与する第１電位付与部と、前記第２ゲート電極に対して第２所定電位を付与することで、該第２トランジスタを電流が流れ得る導通状態に設定するとともに、前記第１一方電極に対して前記第２所定電位を付与する第２電位付与部とを有する。そして、該電気回路では、前記第１電位付与部による前記第１ゲート電極および前記第２一方電極に対する前記第１所定電位の付与によって前記第１トランジスタが前記導通状態に設定されるとともに、前記第２トランジスタが電流が流れない非導通状態に設定されることで、前記第３制御信号が出力され得る第１電位状態と、前記第２電位付与部による前記第２ゲート電極および前記第１一方電極に対する前記第２所定電位の付与によって前記第２トランジスタが前記導通状態に設定されるとともに、前記第１トランジスタが電流が流れない非導通状態に設定されることで、前記第３制御信号が出力されない第２電位状態とに、前記第３制御回路が順次に設定される。
【００２４】
第１４の態様に係る電気回路は、第１３の態様に係る電気回路であって、前記第１制御回路が、入力信号を受け付ける第１入力信号受付部と、前記第１入力信号受付部による入力信号の受け付けに応じて前記第１制御信号を出力する第１制御信号出力部とを有する。また、該電気回路では、前記第２制御回路が、入力信号を受け付ける第２入力信号受付部と、前記第２入力信号受付部による入力信号の受け付けに応じて前記第２制御信号を出力する第２制御信号出力部とを有する。また、該電気回路では、前記第３制御回路が、入力信号を受け付ける第３入力信号受付部と、前記第３入力信号受付部による入力信号の受け付けに応じて前記第３制御信号を出力する第３制御信号出力部とを有する。そして、該電気回路では、前記第１入力信号受付部による入力信号の受け付けと、前記第２入力信号受付部による入力信号の受け付けと、前記第３入力信号受付部による入力信号の受け付けとが順次に行われることで、前記第１制御回路による前記第１制御信号の出力と、前記第２制御回路による前記第２制御信号の出力と、前記第３制御回路による前記第３制御信号の出力とが順次に行われる。
【発明の効果】
【００２５】
本発明によれば、第１トランジスタが電流が流れ得る状態に設定され、且つ第２トランジスタが電流が流れない状態に設定されることで、所定の信号が出力され得る第１電位状態と、第２トランジスタが電流が流れ得る状態に設定され、且つ第１トランジスタが電流が流れない状態に設定されることで、所定の信号が出力されない第２電位状態とに順次に設定される。このため、回路を貫通する電流の発生が抑制される。したがって、消費電力の増大を抑制しつつ、出力信号の出力制御を行うことができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係る画像表示装置の機能的な構成を示す図である。
【図２】有機ＥＬ表示部を構成する１画素分の画素回路の構成を例示する図である。
【図３】画素回路において有機ＥＬ素子を発光させる際の信号波形を示すタイミングチャートである。
【図４】準備期間における画素回路の動作を説明する図である。
【図５】閾値電圧補償期間における画素回路の動作を説明する図である。
【図６】ＯＬＥＤ初期化／Ｃs２初期化期間における画素回路の動作を説明する図である。
【図７】書き込み期間における画素回路の動作を説明する図である。
【図８】発光期間における画素回路の動作を説明する図である。
【図９】パネル部の構成を模式的に示す図である。
【図１０】補償制御線駆動回路の概略構成を示す模式図である。
【図１１】補償制御線に付与される信号の波形を示す図である。
【図１２】各走査線に付与される信号波形を示すタイミングチャートである。
【図１３】補償制御線駆動回路の構成を示す模式図である。
【図１４】シフトレジスタ回路において貫通電流を抑制する一手法について説明するための図である。
【図１５】ＮＭＯＳを用いたＮＯＴ回路を示す図である。
【図１６】貫通電流の抑制方法を説明する図である。
【図１７】セット用シフトレジスタ回路の概略構成を模式的に示す図である。
【図１８】奇数番目のセット用ブロック回路および偶数番目のリセット用ブロック回路の回路図である。
【図１９】偶数番目のセット用ブロック回路および奇数番目のリセット用ブロック回路の回路図である。
【図２０】セット用シフトレジスタ回路の動作を説明する図である。
【図２１】リセット用シフトレジスタ回路の概略構成を模式的に示す図である。
【図２２】リセット用シフトレジスタ回路の動作を説明する図である。
【図２３】補償制御信号出力回路の構成を示す回路図である。
【図２４】補償制御線駆動回路の動作に係るタイミングチャートである。
【図２５】電源線駆動回路の概略構成を示す模式図である。
【図２６】電源線に付与される電源電位の波形を例示する図である。
【図２７】電源線駆動回路の構成を示す模式図である。
【図２８】高電位用シフトレジスタ回路の概略構成を模式的に示す図である。
【図２９】高電位用ブロック回路、ＧＮＤ用ブロック回路、および低電位用ブロック回路の構成を示す回路図である。
【図３０】高電位用ブロック回路、ＧＮＤ用ブロック回路、および低電位用ブロック回路の構成を示す回路図である。
【図３１】高電位用ブロック回路、ＧＮＤ用ブロック回路、および低電位用ブロック回路の構成を示す回路図である。
【図３２】高電位用ブロック回路、ＧＮＤ用ブロック回路、および低電位用ブロック回路の構成を示す回路図である。
【図３３】高電位用シフトレジスタ回路の動作を説明する図である。
【図３４】ＧＮＤ用シフトレジスタ回路の概略構成を模式的に示す図である。
【図３５】ＧＮＤ用シフトレジスタ回路の動作を説明する図である。
【図３６】低電位用シフトレジスタ回路の概略構成を模式的に示す図である。
【図３７】低電位用シフトレジスタ回路の動作を説明する図である。
【図３８】電源電位出力回路の回路図である。
【図３９】電源線駆動回路の動作に係るタイミングチャートである。
【図４０】変形例に係る貫通電流の抑制方法を説明する図である。
【図４１】従来技術に係るシフトレジスタの１段分の構成を示す図である。
【発明を実施するための形態】
【００２７】
＜用語に関する記載＞
本明細書においては、トランジスタのゲート電極に付与される電位に応じてドレイン電極とソース電極との間で電流が流れ得る状態を「導通状態」もしくは「ＯＮ状態」と称し、逆に、トランジスタのゲート電極に付与される電位に応じてドレイン電極とソース電極との間で電流が流れない状態を「非導通状態」もしくは「ＯＦＦ状態」と称する。
【００２８】
また、「電気的に接続される」という文言は、一方の部材と他方の部材とが配線等を介して常に導電可能に接続されている態様、および一方の部材と他方の部材とが、導電性を有する配線等だけでなく、その他の部材によって間接的に接続されている態様の双方を含む意味で用いられる。つまり、「電気的に接続される」という文言は、その他の部材の状態（例えば、トランジスタのソースとドレインとの間で電流が流れ得る導通状態）に応じて、一方の部材と他方の部材とが配線およびその他の部材によって導電可能に接続される態様をも含む意味で用いられる。
【００２９】
以下、本発明の一実施形態を図面に基づいて説明するが、その説明順序は以下のようになっている。
【００３０】
(1)画像表示装置の概略構成：
(2)画素回路の構成：
(3)画素回路の駆動方法：
(4)専用ドライバ回路の構成：
(4-1)補償制御線駆動回路の概略構成：
(4-2)補償制御線駆動回路の構成：
(4-2-1)貫通電流を抑制する際の問題点：
(4-2-2)貫通電流の抑制方法：
(4-2-3)セット用シフトレジスタ回路の構成：
(4-2-4)奇数番目のブロック回路の構成：
(4-2-5)偶数番目のブロック回路の構成：
(4-2-6)セット用シフトレジスタ回路の動作：
(4-2-7)リセット用シフトレジスタ回路の構成：
(4-2-8)リセット用シフトレジスタ回路の動作：
(4-2-9)補償制御信号出力回路の構成：
(4-3)補償制御線駆動回路の動作：
(4-4)電源線駆動回路の概略構成：
(4-5)電源線駆動回路の構成：
(4-5-1)高電位用シフトレジスタ回路の構成：
(4-5-2)高電位用シフトレジスタ回路の動作：
(4-5-3)ＧＮＤ用シフトレジスタ回路の構成：
(4-5-4)ＧＮＤ用シフトレジスタ回路の動作：
(4-5-5)低電位用シフトレジスタ回路の構成：
(4-5-6)低電位用シフトレジスタ回路の動作：
(4-5-7)電源電位出力回路の構成：
(4-6)電源線駆動回路の動作：
(5)変形例：
【００３１】
＜(1)画像表示装置の概略構成＞
図１は、本発明の一実施形態に係る画像表示装置１の機能的な構成を示す図である。画像表示装置１は、有機ＥＬ素子の発光を利用した装置（有機ＥＬ装置）を構成している。
【００３２】
画像表示装置１は、主に、制御部２、パネル部３、および電源回路６を備えている。そして、パネル部３は、専用ドライバ回路４と、Ｘドライバ回路５と、有機ＥＬ表示部３０とが同一の基板上に一体的に形成されて構成されている。つまり、パネル部３は、専用ドライバ回路４と、Ｘドライバ回路５とが埋め込まれたものとなっている。
【００３３】
また、画像表示装置１では、画像信号が、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色に係る信号によって構成され、有機ＥＬ表示部３０が、赤色の光を発する発光素子、緑色の光を発する発光素子、青色の光を発する発光素子を備えて構成されている。
【００３４】
制御部２は、画像表示装置１の動作を統括制御する部分であり、ＣＰＵ、ＲＯＭ、およびＲＡＭ等を備えて構成される。例えば、ＲＯＭ内には、プログラムおよび各種データ等が格納され、ＲＯＭ内のプロクラムをＣＰＵが読み込んで実行することで、制御部２における各種制御および機能が実現される。
【００３５】
図１で示されるように、制御部２でプログラムが実行されることにより、γ変換部２１Ｒ，２１Ｇ，２１Ｂ、およびタイミングジェネレータ（ＴＧ）２２が機能的な構成として実現される。
【００３６】
γ変換部２１Ｒ，２１Ｇ，２１Ｂは、各画素に対応する各色の値（すなわち階調値）がＤｒ，Ｄｇ，Ｄｂである入力画像信号を受け付けて、いわゆるガンマ補正を行う。ここでは、例えば、各色の階調値Ｄｒ，Ｄｇ，Ｄｂが約２．２乗された値に変換される。具体的には、例えば、６ビットの入力画像信号（階調値が０〜６３の画像信号）が、１０ビットの出力画像信号（階調値が０〜１０２３の画像信号）に変換される。そして、変換後の出力画像信号は、Ｘドライバ回路５に入力される。
【００３７】
ＴＧ２２は、制御部２への入力画像信号の入力に応答して、専用ドライバ回路４およびＸドライバ回路５に対して、専用ドライバ回路４およびＸドライバ回路５の動作を制御するための信号を出力する。このため、専用ドライバ回路４およびＸドライバ回路５の動作は、入力画像信号および出力画像信号の入出力に同期したものとなっている。
【００３８】
有機ＥＬ表示部３０は、略長方形の輪郭を有する有機ＥＬディスプレイ（organic electroluminescence display）であり、有機材料に電流を流すことで材料自らが発光する自発光型の発光素子を有する。有機ＥＬ表示部３０は、自発光型の発光素子を備えた表示部（自発光型表示部）を構成している。
【００３９】
この有機ＥＬ表示部３０には、多数の画素回路３１が配列され、各画素回路３１には、発光素子（ここでは、有機ＥＬ素子）が含まれる。そして、多数の発光素子は、例えば、格子状に配列されている。換言すれば、有機ＥＬ表示部３０には、一方向（ここでは、水平方向）に沿って複数の画素回路３１からなる画素のライン（画素ライン、以下「水平ライン」とも称する）が形成されている。さらに、かかる水平ラインが該一方向とは異なる他方向（ここでは、垂直方向）に沿って複数ライン配列されている。なお、本実施形態では、有機ＥＬ表示部３０に水平ラインがｎ（ｎは任意の自然数）本配列されているものとする。なお、本実施形態では、ｎ＝４８０である例を示して説明する。
【００４０】
また、有機ＥＬ表示部３０には、発光輝度に対応する出力画像信号を各画素回路３１に供給するための複数の画像信号線ＬDATA（図２参照）が設けられている。また、該有機ＥＬ表示部３０には、複数の画像信号線ＬDATAに対して略直交する複数の走査線ＬSS（図２参照）が設けられている。ここでは、水平ラインごとに１本の走査線ＬSSが設けられており、各走査線ＬSSに順次に走査信号が供給される。なお、走査信号は、各画素回路３１に画像信号線ＬDATAを介して出力画像信号を供給するタイミングを制御する信号である。
【００４１】
また、有機ＥＬ表示部３０には、各画素回路３１に含まれる有機ＥＬ素子ＯＬＥＤ（図２参照）の両極間に発光に必要な電圧を供給する電源線ＬVDD（図２参照）が設けられている。更に、パネル部３には、各画素回路３１に含まれる駆動トランジスタＴdの閾値電圧Ｖthのばらつきを補償する動作（以下「閾値電圧補償動作」と称する）を行うために必要な信号を供給する補償制御線ＬTH（図２参照）が設けられている。
【００４２】
専用ドライバ回路４は、電源線駆動回路４DD、補償制御線駆動回路４TH、および走査線駆動回路４SSを備えている。ここで、電源線駆動回路４DDは、電源回路６から供給される電圧を、電源線ＬVDDを介して、各画素回路３１に含まれる有機ＥＬ素子ＯＬＥＤの両極間に供給するタイミングを制御する回路である。また、補償制御線駆動回路４THは、閾値電圧補償動作に必要な信号（補償制御信号）ＳTHを各補償制御線ＬTHに供給するタイミングを制御する回路である。また、走査線駆動回路４SSは、走査信号を各走査線ＬSSに供給するタイミングを制御する回路である。なお、補償制御線駆動回路４THおよび走査線駆動回路４SSについても、適宜電源回路６から電圧が供給される。この電源線駆動回路４DD、補償制御線駆動回路４TH、および走査線駆動回路４SSでは、それぞれ特別な回路構成が採用されて、消費電力の抑制が図られている。これらの回路構成については後述する。
【００４３】
Ｘドライバ回路５は、複数の画像信号線ＬDATAに対して電気的に接続され、出力画像信号を各画像信号線ＬDATAに供給するタイミングを制御する回路（画像信号線駆動回路）である。
【００４４】
そして、画像表示装置１では、例えば、専用ドライバ回路４が、パネル部３の一辺（例えば、長辺または短辺）に沿って設けられ、Ｘドライバ回路５が、パネル部３の一辺と略直交する他辺（例えば、短辺または長辺）に沿って設けられている。
【００４５】
なお、ここでは、制御部２の各種機能が、ＣＰＵでプログラムが実行されることで実現される例を示して説明したが、これに限られない。例えば、制御部２の全て又は一部の機能的な構成が、専用の電子回路等のハードウェア構成によって実現されても良い。
【００４６】
＜(2)画素回路の構成＞
図２は、有機ＥＬ表示部３０を構成する１画素分の画素回路３１の構成を例示する図である。図２で示されるように、画素回路３１は、有機ＥＬ素子ＯＬＥＤ、駆動トランジスタＴd、閾値電圧補償用トランジスタＴth、第１容量ＣS、第１切替トランジスタＴS、第２容量ＣS２、および第２切替トランジスタＴmを備えて構成される。
【００４７】
有機ＥＬ素子ＯＬＥＤは、アノード電極とカソード電極との間に有機ＥＬ素子ＯＬＥＤの閾値電圧以上の電位差が生じることによりアノード電極とカソード電極との間に電流が流れ、発光する特性を有する素子である。具体的には、有機ＥＬ素子ＯＬＥＤは、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード電極層およびカソード電極層と、これらのアノード電極層とカソード電極層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。
【００４８】
駆動トランジスタＴdは、有機ＥＬ素子ＯＬＥＤの発光輝度を制御するトランジスタである。具体的には、駆動トランジスタＴdは、制御電極であるゲート電極と、有機ＥＬ素子ＯＬＥＤが発光する際にドレイン電極として機能する一方電極と、有機ＥＬ素子ＯＬＥＤが発光する際にソース電極として機能する他方電極とを有する。そして、ゲート電極と他方電極との間の電圧（いわゆるゲート電圧）の調整により、駆動トランジスタＴdの一方電極と他方電極との間に流れる電流量が調整されることで、有機ＥＬ素子ＯＬＥＤの発光輝度が制御される。
【００４９】
閾値電圧補償用トランジスタＴthは、駆動トランジスタＴdのゲート電圧を、駆動トランジスタＴdに電流が流れ始める電圧（閾値電圧）Ｖthに設定することで、画素回路３１間における駆動トランジスタＴdの閾値電圧Ｖthのばらつきを補償するトランジスタである。
【００５０】
ここで、駆動トランジスタＴdの閾値電圧Ｖthは、画素回路３１間においてある程度ばらつくため、パネル部３で表示される画像に輝度のむらが生じる傾向にある。そこで、有機ＥＬ素子ＯＬＥＤの発光直前に、閾値電圧補償用トランジスタＴthによって、各駆動トランジスタＴdのゲート電圧が閾値電圧Ｖthに設定されることで、複数の画素回路３１の間における駆動トランジスタＴdの閾値電圧Ｖthのばらつきの影響が補償される。その結果、パネル部３で表示される画像における輝度のむらの発生が抑制される。
【００５１】
具体的には、閾値電圧補償用トランジスタＴthは、該閾値電圧補償用トランジスタＴthのドレイン電極とソース電極との間で電流が流れ得る状態（導通状態）となっている際に、駆動トランジスタＴdのゲート電極と一方電極とを電気的に接続する機能を有する。そして、駆動トランジスタＴdのゲート電極とソース電極との間の電位差が駆動トランジスタＴdの閾値電圧Ｖthとなるまで、駆動トランジスタＴdのゲート電極からドレイン電極に向かって電流を流すことにより、駆動トランジスタＴdのゲート電圧を閾値電圧Ｖthに設定する。
【００５２】
第１容量ＣSは、駆動トランジスタＴdのゲート電圧を閾値電圧に保持するために閾値電圧を保持する容量である。
【００５３】
第１切替トランジスタＴSは、画像信号線ＬDATAからの出力画像信号に応じた電圧（出力画像信号電圧）の印加を制御するトランジスタである。
【００５４】
第２容量ＣS２は、画像信号線ＬDATAから供給される出力画像信号電圧を保持する容量である。
【００５５】
第２切替トランジスタＴmは、ゲート電極が補償制御線ＬTHに接続され、ゲート電極以外の一方の電極（ドレイン電極またはソース電極）が第２容量ＣS２の一方の電極に接続され、且つゲート電極以外の他方の電極（ソース電極またはドレイン電極）が第２容量ＣS２の他方の電極に接続されて構成される。
【００５６】
駆動トランジスタＴd、閾値電圧補償用トランジスタＴth、第１切替トランジスタＴS、および第２切替トランジスタＴmは、例えば、いわゆる薄膜トランジスタによって構成される。なお、以下で参照される各図面においては、各薄膜トランジスタのチャネルについて、特にそのタイプ（ｎ型またはｐ型）が明示されていないが、ｎ型またはｐ型のいずれかである。そして、本実施形態においては、各トランジスタが、ｎ型のトランジスタである場合を例に挙げて説明する。
【００５７】
電源線ＬVDDは、駆動トランジスタＴdに所定電圧を供給する。
【００５８】
補償制御線ＬTHは、閾値電圧補償用トランジスタＴthおよび第２切替トランジスタＴmを、ドレイン電極とソース電極との間で電流が流れない状態（非導通状態）と、導通状態との間で状態を切り替えるための補償制御信号ＳTHを供給する。
【００５９】
走査線ＬSSは、第１切替トランジスタＴSを、導通状態と非導通状態の間で切り替えるための信号を供給する。
【００６０】
画像信号線ＬDATAは、出力画像信号電圧を第２容量ＣS２に供給する。
【００６１】
なお、本実施形態では、図２で示されるように、有機ＥＬ素子ＯＬＥＤに所定の電圧を供給するために、高電位の電源線ＬVDDと低電位の接地線との間に有機ＥＬ素子ＯＬＥＤを配する構成が採用されたが、これに限られない。例えば、低電位側を電源線に、高電位側を接地線として固定電位にする構成、あるいは両者の電位を切り替える構成が採用されても良い。
【００６２】
＜(3)画素回路の駆動方法＞
図３は、画素回路３１において有機ＥＬ素子ＯＬＥＤを発光させる際の信号波形（駆動波形）を示すタイミングチャートである。図３では、横軸が時刻を示し、上から順に、(Ｉ) 電源線ＬVDDに付与される電位（Ｖdd）、(II) 補償制御線ＬTHに付与される電位（ＶTH）、（III）走査線ＬSSに付与される電位（ＶSS）、（IV）画像信号線ＬDATAに付与される電位（ＶDATA）の波形が示されている。
【００６３】
ここでは、補償制御線ＬTHに高電位ＶgHが付与されている状態が、補償制御線駆動回路４THから画素回路３１に対して補償制御信号ＳTHが付与されている状態に相当する。また、走査線ＬSSに高電位ＶgHが付与されている状態が、走査線駆動回路４SSから画素回路３１に対して走査信号が付与されている状態に相当する。更に、画像信号線ＬDATAに正の電位が付与されている状態が、画像信号線ＬDATAから画素回路３１に対して出力画像信号が付与されている状態に相当する。
【００６４】
また、図３では、有機ＥＬ素子ＯＬＥＤを１回発光させるための駆動波形が示されており、１回の発光に係る期間は、時間順次に、準備期間Ｐ１（時刻ｔa〜ｔb）、ＣS／ＣS２初期化期間Ｐ２（時刻ｔb〜ｔc）、閾値電圧補償期間Ｐ３（時刻ｔc〜ｔd）、書き込み／ＯＬＥＤ初期化期間Ｐ４（時刻ｔd〜ｔe）、発光期間Ｐ５（時刻ｔe〜）を備えて構成される。
【００６５】
なお、書き込み／ＯＬＥＤ初期化期間Ｐ４における電位ＶDATAは、各有機ＥＬ素子ＯＬＥＤの発光輝度によって決まる任意の値であるため、図３では、当該電位が存在し得る範囲に網目状のハッチングが付されている。更に、書き込み／ＯＬＥＤ初期化期間Ｐ４以外の期間における電位ＶDATAは、任意の値で良いため、図３では、破線で示されている。また、書き込み／ＯＬＥＤ初期化期間Ｐ４における電位ＶSSは、期間Ｐ４の何れかのタイミングで付与されれば良いため、図３では、当該電位が付与され得る期間に斜線ハッチングが付されている。
【００６６】
図４から図８は、画素回路３１において有機ＥＬ素子ＯＬＥＤを発光させる際に、各期間において画素回路３１で流れる電流の向きを黒塗りの矢印で例示する図である。また、図４から図８では、画素回路３１のうち、電流の流れに寄与する部分は太線で示され、電流の流れにほとんど寄与しない部分は細線で示されている。なお、図４から図８の各図面には、有機ＥＬ素子ＯＬＥＤが固有に有している容量（有機ＥＬ素子容量）ＣOLEDが付加されている。
【００６７】
以下、図３および図４から図８を適宜参照しつつ、本発明の実施形態に係る画素回路３１の駆動方法について説明する。
【００６８】
○準備期間Ｐ１：
準備期間Ｐ１の動作については、図３および図４を参照して説明する。準備期間Ｐ１では、電源線ＬVDDが低電位（−Ｖp）、補償制御線ＬTHが低電位（ＶgL）、走査線ＬSSが低電位（ＶgL）に設定される。なお、画像信号線ＬDATAの電位は任意の値に設定される。この任意の値という意味は、画像信号線ＬDATAがいかなる電位に設定されても良いということであり、設計あるいは制御の自由度が増加する。この制御により、図４で示されるように、閾値電圧補償用トランジスタＴthがオフ状態、駆動トランジスタＴdがオン状態に設定される。その結果、接地線→駆動トランジスタＴd→有機ＥＬ素子容量ＣOLEDという経路で電流が流れ、有機ＥＬ素子容量ＣOLEDに電荷が蓄積される。なお、この準備期間Ｐ１において、有機ＥＬ素子容量ＣOLEDに電荷を蓄積する理由は、後述する閾値電圧補償期間Ｐ３に駆動トランジスタＴdの一方電極（ここではドレイン電極）と他方電極（ここではソース電極）との間に電流が流れなくなる状態（すなわち駆動トランジスタＴdのゲート電極とソース電極との間の電位差が閾値電圧に等しい状態）に設定する際に、有機ＥＬ素子容量ＣOLEDを、駆動トランジスタＴdの一方電極と他方電極との間に流す電流の供給源として作用させるためである。
【００６９】
○ＣS／ＣS２初期化期間Ｐ２：
次に、ＣS／ＣS２初期化期間Ｐ２の動作について図３および図５を参照して説明する。ＣS／ＣS２初期化期間Ｐ２では、電源線ＬVDDの低電位（−Ｖp）および走査線ＬSSの低電位（ＶgL）が維持される一方で、補償制御線ＬTHが高電位（ＶgH）とされる。また、画像信号線ＬDATAの電位は任意の値に設定される。この制御により、図５で示されるように、駆動トランジスタＴdのオン状態が継続されるとともに、閾値電圧補償用トランジスタＴthがオン状態に設定されることで、駆動トランジスタＴdのゲート電極と一方電極とが接続され、第１容量ＣSに蓄積されている電荷の一部が放電される。また、第２切替トランジスタＴmがオンとされることにより、第２容量ＣS２に残存していた電荷も放電される。なお、駆動トランジスタＴdがオン状態に維持されていても、電源線ＬVDDの電位が低電位（−Ｖp）の状態に維持されているため、有機ＥＬ素子容量ＣOLEDに蓄積されている電荷については保持される。
【００７０】
○閾値電圧補償期間Ｐ３：
次に、閾値電圧補償期間Ｐ３の動作について図３および図６を参照して説明する。閾値電圧補償期間Ｐ３では、電源線ＬVDDが基準電位（ここではゼロ電位）に設定されるとともに、補償制御線ＬTHの高電位（ＶgH）が維持される。また、走査線ＬSSの低電位（ＶgL）が維持される。なお、画像信号線ＬDATAの電位は、準備期間およびＣS／ＣS２初期化期間Ｐ２と同様に任意の値に設定される。この制御により、図６で示されるように、閾値電圧補償用トランジスタＴthのオン状態が維持され、駆動トランジスタＴdの他方電極（ここではソース電極）に対するゲート電極の電位が駆動トランジスタＴdの閾値電圧Ｖthに達するまで、有機ＥＬ素子容量ＣOLEDに蓄積された電荷が放電され、駆動トランジスタＴd→接地線という経路で電流が流れる。そして、駆動トランジスタＴdのゲート電極と他方電極との間の電位差が、駆動トランジスタＴdの閾値電圧Ｖthに達すると、駆動トランジスタＴdがオフ状態となる。なお、このとき、第２切替トランジスタＴmのオン状態が維持されているため、第２容量ＣS２には電荷が蓄積されない。
【００７１】
○書き込み／ＯＬＥＤ初期化期間Ｐ４：
続いて、書き込み／ＯＬＥＤ初期化期間Ｐ４の動作について図３および図７を参照して説明する。書き込み／ＯＬＥＤ初期化期間Ｐ４では、電源線ＬVDDのゼロ電位が維持されるとともに、補償制御線ＬTHが低電位（ＶgL）に設定される。また、走査線ＬSSによる走査信号と画像信号線ＬDATAによる出力画像信号の電位（出力画像信号に応じた所定のレベル）が供給される。この制御により、図７で示されるように、第１切替トランジスタＴSがオン状態に設定され、第１切替トランジスタＴS→第２容量ＣS２という経路で電流が流れ、第２容量ＣS２には出力画像信号に応じた電圧が保持される。また、第２容量ＣS２に出力画像信号に応じた出力画像信号電圧が書き込まれている際に有機ＥＬ素子容量ＣOLEDに蓄積されていた電荷が放電される。すなわち、この期間Ｐ４では、出力画像信号電圧の書き込み処理とともに、有機ＥＬ素子容量ＣOLEDに蓄積された電荷をほぼ完全に放電する処理（ＯＬＥＤ初期化処理）が行われる。
【００７２】
○発光期間Ｐ５：
最後に、発光期間Ｐ５の動作について図３および図８を参照して説明する。発光期間Ｐ５では、電源線ＬVDDが高電位（ＶDD）に設定されるとともに、補償制御線ＬTHの低電位（ＶgL）、走査線ＬSSの低電位（ＶgL）が維持される。また、画像信号線ＬDATAの電位は、準備期間Ｐ１、ＣS／ＣS２初期化期間Ｐ２、および閾値電圧補償期間Ｐ３と同様に任意の値に設定される。このとき、駆動トランジスタＴdの閾値電圧を保持する第１容量ＣSと出力画像信号に応じた電圧（出力画像信号電圧）を保持する第２容量ＣS２とが直列に接続され、両者の電圧の和が駆動トランジスタＴdのゲート電極と他方電極（ここではソース電極）との間に印加される。このため、図８で示されるように、駆動トランジスタＴdがオン状態に設定され、電源線ＬVDD→有機ＥＬ素子ＯＬＥＤ→駆動トランジスタＴd→接地線という経路で電流が流れ、第２容量ＣS２に保持された出力画像信号電圧に応じた輝度で有機ＥＬ素子ＯＬＥＤが発光する。
【００７３】
このような期間Ｐ１〜Ｐ５が繰り返されることで、各有機ＥＬ素子ＯＬＥＤの発光が繰り返され、パネル部３において出力画像信号に応じた動画像が表示される。
【００７４】
＜(4)専用ドライバ回路の構成＞
図９は、パネル部３の構成を模式的に示す図である。本実施形態では、図９で示されるように、パネル部３の長辺に沿って専用ドライバ回路４が設けられ、パネル部３の短辺に沿ってＸドライバ回路５が設けられている。更に詳細には、専用ドライバ回路４は、パネル部３の長辺に沿って電源線駆動回路４DD、補償制御線駆動回路４TH、および走査線駆動回路４SSがそれぞれ設けられて構成されている。
【００７５】
上述したように、有機ＥＬ表示部３０には、それぞれ複数の画素回路３１からなる４８０本の水平ラインが設けられている。そして、有機ＥＬ表示部３０に動画に係る出力画像信号が可視的に出力される場合には、走査線駆動回路４SSは、有機ＥＬ表示部３０を構成する４８０本の各水平ラインに対応する各走査線ＬSSに対して、有機ＥＬ表示部３０の上部側の水平ラインから順に、少しずつずれたタイミングで走査信号を供給する。
【００７６】
また、有機ＥＬ表示部３０では、有機ＥＬ表示部３０の上部側の水平ラインから順に、１２本の水平ラインが一まとまりの水平ライン群とされている。つまり、有機ＥＬ表示部３０は、それぞれ１２本の水平ラインからなる第０〜３９水平ライン群３０BL0〜３０BL39を備えて構成される。
【００７７】
そして、有機ＥＬ表示部３０に動画に係る出力画像信号が可視的に出力される場合には、補償制御線駆動回路４THは、第０〜３９水平ライン群３０BL0〜３０BL39に含まれる水平ライン群毎に、有機ＥＬ表示部３０の上部側から順に、少しずつずれたタイミングで図３で示された波形の電位（ＶTH）を補償制御線ＬTHに対して付与する。また、このとき、電源線駆動回路４DDは、第０〜３９水平ライン群３０BL0〜３０BL39に含まれる水平ライン群毎に、有機ＥＬ表示部３０の上部側から順に、少しずつずれたタイミングで図３で示された波形の電位（Ｖdd）を電源線ＬVDDに対して付与する。
【００７８】
以下、補償制御線駆動回路４THおよび電源線駆動回路４DDの構成および動作について順次に説明する。
【００７９】
＜(4-1)補償制御線駆動回路の概略構成＞
図１０は、補償制御線駆動回路４THの概略構成を示す模式図である。図１０で示されるように、補償制御線駆動回路４THは、セット用シフトレジスタ回路ＳＲSET、リセット用シフトレジスタ回路ＳＲRESET、および第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39を備えて構成される。
【００８０】
セット用シフトレジスタ回路ＳＲSETは、有機ＥＬ表示部３０の水平ラインの本数（ここでは４８０本）に対応する４８０段の第０〜４７９ブロック回路（以下「セット用ブロック回路」と称する）ＢＬSET0〜ＢＬSET479を備えて構成される。このセット用シフトレジスタ回路ＳＲSETでは、制御部２からの信号に応じて１段目の第０セット用ブロック回路ＢＬSET0に対してセット信号ＳSETが入力されると、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479が、順次に出力信号を出力する。そして、第４７９セット用ブロック回路ＢＬSET479が出力信号を出力した後に、制御部２からの信号に応じて第４７９セット用ブロック回路ＢＬSET479に対してリセット信号ＳRESETが入力されることで、セット用シフトレジスタ回路ＳＲSETの１回の駆動が終了する。
【００８１】
また、このセット用シフトレジスタ回路ＳＲSETでは、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちの１２段おきのセット用ブロック回路から出力される出力信号が、各補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39に対して入力される。具体的には、（１２ｍ＋１）番目（ｍは０〜３９の整数）の第１２ｍセット用ブロック回路ＢＬSET12mから出力される出力信号が、第ｍセット用制御信号ＳSETmとして、ｍ＋１番目の第ｍ補償制御信号出力回路ＣTHOUTmに対して入力される。ここでは、第ｍセット用制御信号ＳSETmは、第ｍ補償制御信号出力回路ＣTHOUTmからの第ｍ補償制御信号ＳTHmの出力を開始させるための制御信号である。
【００８２】
つまり、第１２ｍセット用ブロック回路ＢＬSET12mが、第ｍ補償制御信号ＳTHmを出力する状態に第ｍ補償制御信号出力回路ＣTHOUTmを設定するための第ｍセット用制御信号ＳSETmを、第ｍ補償制御信号出力回路ＣTHOUTmに対して出力する。なお、本実施形態の補償制御線駆動回路４THについては、第ｍセット用制御信号ＳSETmが、本発明の第１制御信号に相当し、第ｍ補償制御信号出力回路ＣTHOUTmが、本発明の出力回路に相当し、第ｍ補償制御信号ＳTHmが、本発明の出力信号に相当する。
【００８３】
リセット用シフトレジスタ回路ＳＲRESETは、セット用シフトレジスタ回路ＳＲSETと同様に、有機ＥＬ表示部３０の水平ラインの本数（ここでは４８０本）に対応する４８０段の第０〜４７９ブロック回路（以下「リセット用ブロック回路」と称する）ＢＬRESET0〜ＢＬRESET479を備えて構成される。このリセット用シフトレジスタ回路ＳＲRESETでは、制御部２からの信号に応じて１段目の第０リセット用ブロック回路ＢＬRESET0に対してセット信号ＳSETが入力されると、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479が、順次に出力信号を出力する。そして、第４７９リセット用ブロック回路ＢＬRESET479が出力信号を出力した後に、制御部２からの信号に応じて第４７９リセット用ブロック回路ＢＬRESET479に対してリセット信号ＳRESETが入力されることで、リセット用シフトレジスタ回路ＳＲRESETの１回の駆動が終了する。
【００８４】
また、このリセット用シフトレジスタ回路ＳＲRESETでは、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちの１２段おきのリセット用ブロック回路から出力される出力信号が、各補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39に対して入力される。具体的には、（１２ｍ＋１）番目（ｍは０〜３９の整数）の第１２ｍリセット用ブロック回路ＢＬRESET12mから出力される出力信号が、第ｍリセット用制御信号ＳRESETmとして、ｍ＋１番目の第ｍ補償制御信号出力回路ＣTHOUTmに対して入力される。ここでは、第ｍリセット用制御信号ＳRESETmは、第ｍ補償制御信号出力回路ＣTHOUTmからの第ｍ補償制御信号ＳTHmの出力を終了させるための制御信号である。
【００８５】
つまり、第１２ｍリセット用ブロック回路ＢＬRESET12mが、第ｍ補償制御信号ＳTHmを出力しない状態に第ｍ補償制御信号出力回路ＣTHOUTmを設定するための第ｍリセット用制御信号ＳRESETmを、第ｍ補償制御信号出力回路ＣTHOUTmに対して出力する。なお、本実施形態の補償制御線駆動回路４THについては、第ｍリセット用制御信号ＳRESETmが、本発明の第２制御信号に相当する。
【００８６】
第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39は、第０〜３９水平ライン群３０BL0〜３０BL39に対して、１対１で対応するように設けられている。具体的には、第ｍ補償制御信号出力回路ＣTHOUTm（ｍは０〜３９の整数）が、（ｍ＋１）番目の第ｍ水平ライン群３０BLmに含まれる各補償制御線ＬTHに対して第ｍ補償制御信号ＳTHmを出力するように構成されている。そして、各補償制御信号出力回路ＣTHOUTmは、第１２ｍセット用ブロック回路ＢＬSET12mからの第ｍセット用制御信号ＳSETmの入力に応じて補償制御信号ＳTHmの出力を開始し、第１２ｍリセット用ブロック回路ＢＬRESET12mからの第ｍリセット用制御信号ＳRESETmの入力に応じて補償制御信号ＳTHmの出力を終了する。
【００８７】
詳細には、セット用シフトレジスタ回路ＳＲSETを構成する第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479が順次に出力信号を出力するため、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39に対して、順次に第０〜３９セット用制御信号ＳSET0〜ＳSET39が入力される。このため、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39から第０〜３９水平ライン群３０BL0〜３０BL39に対する第０〜３９補償制御信号ＳTH0〜ＳTH39の出力が順次に開始される。また、リセット用シフトレジスタ回路ＳＲRESETを構成する第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479が順次に出力信号を出力するため、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39に対して、順次に第０〜３９リセット用制御信号ＳRESET0〜ＳRESET39が入力される。このため、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39から第０〜３９水平ライン群３０BL0〜３０BL39に対する第０〜３９補償制御信号ＳTH0〜ＳTH39の出力が順次に終了される。
【００８８】
図１１は、各水平ライン群３０BLmの補償制御線ＬTHに付与される電位（補償制御線電位）ＶTHmの波形、すなわち第ｍ補償制御信号ＳTHmの波形を例示する図である。図１１で示されるように、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39による第０〜３９水平ライン群３０BL0〜３０BL39に対する補償制御信号ＳTH0〜ＳTH39の出力が、少しずつずれたタイミング（時刻ｔb0，ｔb1，ｔb2，・・・）で順次に開始される。そして、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39による第０〜３９水平ライン群３０BL0〜３０BL39に対する補償制御信号ＳTH0〜ＳTH39の出力が、少しずつずれたタイミング（時刻ｔd0，ｔd1，ｔd2，・・・）で終了される。
【００８９】
このような駆動により、有機ＥＬ表示部３０において、連続して配置される複数の水平ライン群の各補償制御線ＬTHに対して同時に補償制御信号が付与される。そして、補償制御信号が付与されている複数の水平ライン群が、有機ＥＬ表示部３０の上部から下部に向けて順次にシフトされていくことになる。
【００９０】
また、各水平ライン群３０BLmの補償制御線ＬTHに対する電位（ＶTHm）の付与と同様に、電源線ＬVDDに対する電位（Ｖdd）の付与も、各水平ライン群３０BL0〜３０BL39を単位として行われる。つまり、図３で示されたタイミングチャートのうちの電源線ＬVDDに係る信号波形の電位（Ｖdd）が、少しずつずれたタイミングで第０〜３９水平ライン群３０BL0〜３０BL39の電源線ＬVDDに対して順次に付与される。この駆動については、後に電源線駆動回路４DDの構成とともに述べる。
【００９１】
これに対して、走査線ＬSSに対する電位（ＶSS）の付与は、各水平ラインを単位として行われる。つまり、有機ＥＬ表示部３０の上部から下部に向けて各水平ラインに対して順次に走査信号が付与される。
【００９２】
図１２は、画素回路３１において有機ＥＬ素子ＯＬＥＤを発光させる際に１つの水平ライン群に含まれる各走査線ＬSSに付与される信号波形（駆動波形）を示すタイミングチャートである。図１２で示すタイミングチャートは、図３で示されたタイミングチャートに対して、１つの水平ライン群に含まれる１２本の走査線に付与される走査信号の信号波形を明示したタイミングチャートである。図１２で示されるように、書き込み／ＯＬＥＤ初期化期間Ｐ４（時刻ｔd〜ｔe）において、１つの水平ライン群に含まれる１２本の走査線ＬSS（第０〜１１走査線）に対して順次に走査信号が付与される。なお、ここでは、隣接して配列される走査線ＬSSに対しては、同時に走査信号が付与されない。
【００９３】
＜(4-2)補償制御線駆動回路の構成＞
図１３は、補償制御線駆動回路４THの構成を示す模式図である。上述したように、補償制御線駆動回路４THは、セット用シフトレジスタ回路ＳＲSET、リセット用シフトレジスタ回路ＳＲRESET、および第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39を備えて構成される。
【００９４】
図１３で示されるように、セット用シフトレジスタ回路ＳＲSETを構成する各セット用ブロック回路ＢＬSET0〜ＢＬSET479は、それぞれセット端子部ＴSET、リセット端子部ＴRESET、および出力端子部ＴOUTを有して構成される。
【００９５】
セット用シフトレジスタ回路ＳＲSETでは、各セット端子部ＴSETは、セット信号ＳSETを受け付けて、第ｎセット用ブロック回路ＢＬSETn（ｎは０〜４７９の整数）を構成する所定の素子に対してセット信号ＳSETを付与する部分である。また、各リセット端子部ＴRESETは、リセット信号ＳRESETを受け付けて、第ｎセット用ブロック回路ＢＬSETnを構成する所定の素子に対してリセット信号ＳRESETを付与する部分である。更に、各出力端子部ＴOUTは、第ｎセット用ブロック回路ＢＬSETnから第ｎ出力信号ＳSOnを出力する部分である。
【００９６】
また、第ｎセット用ブロック回路ＢＬSETnは、セット端子部ＴSETへのセット信号ＳSETの入力に応じて、第ｎ出力信号ＳSOnの出力が許可された状態（以下「信号出力許可状態」と称する）に設定される。そして、第ｎセット用ブロック回路ＢＬSETnでは、信号出力許可状態に設定されている場合に、所定のクロック信号の入力に応じて、第ｎ出力信号ＳSOnが出力端子部ＴOUTから出力される。また、第１２ｍセット用ブロック回路ＢＬSET12m（ｍは０〜３９の整数）から出力される第１２ｍ出力信号ＳSO12mが、第ｍセット用制御信号ＳSETmとして、第ｍ補償制御信号出力回路ＣTHOUTmに対して出力される。
【００９７】
また、第ｎセット用ブロック回路ＢＬSETnは、リセット端子部ＴRESETへのリセット信号ＳRESETの入力に応じて、第ｎ出力信号ＳSOnの出力が禁止された状態（以下「信号出力禁止状態」と称する）に設定される。そして、第ｎセット用ブロック回路ＢＬSETnでは、信号出力禁止状態に設定されている場合には、所定のクロック信号の入力の有無に拘わらず、第ｎ出力信号ＳSOnが出力端子部ＴOUTから出力されない。
【００９８】
更に、セット用シフトレジスタ回路ＳＲSETでは、各セット端子部ＴSET、各リセット端子部ＴRESET、および各出力端子部ＴOUTは、以下のように電気的に接続される。
【００９９】
第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちのパネル部３の上部側の端部に配列されている第０セット用ブロック回路ＢＬSET0のリセット端子部ＴRESETが、第０セット用ブロック回路ＢＬSET0の次に配列されている第１セット用ブロック回路ＢＬSET1の出力端子部ＴOUTに対して電気的に接続されている。
【０１００】
また、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちのパネル部３の下部側の端部に配列されている第４７９セット用ブロック回路ＢＬSET479のセット端子部ＴSETが、第４７９セット用ブロック回路ＢＬSET479の前に配列されている第４７８セット用ブロック回路ＢＬSET478の出力端子部ＴOUTに対して電気的に接続されている。
【０１０１】
更に、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちの両端の第０および第４７９セット用ブロック回路ＢＬSET0，ＢＬSET479を除く、各セット用ブロック回路ＢＬSET1〜ＢＬSET478では、それぞれ、セット端子部ＴSETが、前に配列されているセット用ブロック回路ＢＬSET0〜ＢＬSET477の出力端子部ＴOUTに対して電気的に接続され、且つリセット端子部ＴRESETが、次に配列されているセット用ブロック回路ＢＬSET2〜ＢＬSET479の出力端子部ＴOUTに対して電気的に接続されている。
【０１０２】
なお、本実施形態のセット用シフトレジスタ回路ＳＲSETについては、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちのパネル部３の上部側の端部が、本発明の第１の一端に相当し、パネル部３の下部側の端部が、本発明の第１の他端に相当する。
【０１０３】
また、図１３で示されるように、リセット用シフトレジスタ回路ＳＲRESETを構成する各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479は、各セット用ブロック回路ＢＬSET0〜ＢＬSET479と同様に、それぞれセット端子部ＴSET、リセット端子部ＴRESET、および出力端子部ＴOUTを有して構成される。
【０１０４】
リセット用シフトレジスタ回路ＳＲRESETでは、各セット端子部ＴSETは、セット信号ＳSETを受け付けて、第ｎリセット用ブロック回路ＢＬRESETn（ｎは０〜４７９の整数）を構成する所定の素子に対してセット信号ＳSETを付与する部分である。また、各リセット端子部ＴRESETは、リセット信号ＳRESETを受け付けて、第ｎリセット用ブロック回路ＢＬRESETnを構成する所定の素子に対してリセット信号ＳRESETを付与する部分である。更に、各出力端子部ＴOUTは、第ｎリセット用ブロック回路ＢＬRESETnから第ｎ出力信号ＳROnを出力する部分である。
【０１０５】
また、第ｎリセット用ブロック回路ＢＬRESETnは、セット端子部ＴSETへのセット信号ＳSETの入力に応じて、第ｎ出力信号ＳROnの出力が許可された状態（信号出力許可状態）に設定される。そして、第ｎリセット用ブロック回路ＢＬRESETnでは、信号出力許可状態に設定されている場合に、所定のクロック信号の入力に応じて、第ｎ出力信号ＳROnが出力端子部ＴOUTから出力される。また、第１２ｍリセット用ブロック回路ＢＬRESET12m（ｍは０〜３９の整数）から出力される第１２ｍ出力信号ＳRO12mが、第ｍリセット用制御信号ＳRESETmとして、第ｍ補償制御信号出力回路ＣTHOUTmに対して出力される。
【０１０６】
また、第ｎリセット用ブロック回路ＢＬRESETnは、リセット端子部ＴRESETへのリセット信号ＳRESETの入力に応じて、第ｎ出力信号ＳROnの出力が禁止された状態（信号出力禁止状態）に設定される。そして、第ｎリセット用ブロック回路ＢＬRESETnでは、信号出力禁止状態に設定されている場合には、所定のクロック信号の入力の有無に拘わらず、第ｎ出力信号ＳROnが出力端子部ＴOUTから出力されない。
【０１０７】
更に、リセット用シフトレジスタ回路ＳＲRESETでは、各セット端子部ＴSET、各リセット端子部ＴRESET、および各出力端子部ＴOUTは、セット用シフトレジスタ回路ＳＲSETと同様に、以下のように電気的に接続される。
【０１０８】
第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちのパネル部３の上部側の端部に配列されている第０リセット用ブロック回路ＢＬRESET0のリセット端子部ＴRESETが、第０リセット用ブロック回路ＢＬRESET0の次に配列されている第１リセット用ブロック回路ＢＬRESET1の出力端子部ＴOUTに対して電気的に接続されている。また、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちのパネル部３の下部側の端部に配列されている第４７９リセット用ブロック回路ＢＬRESET479のセット端子部ＴSETが、第４７９リセット用ブロック回路ＢＬRESET479の前に配列されている第４７８リセット用ブロック回路ＢＬRESET478の出力端子部ＴOUTに対して電気的に接続されている。
【０１０９】
更に、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちの両端の第０および４７９リセット用ブロック回路ＢＬRESET0，ＢＬRESET479を除く、各リセット用ブロック回路ＢＬRESET1〜ＢＬRESET478では、それぞれ、セット端子部ＴSETが、前に配列されているリセット用ブロック回路ＢＬRESET0〜ＢＬRESET477の出力端子部ＴOUTに対して電気的に接続され、且つリセット端子部ＴRESETが、次に配列されているリセット用ブロック回路ＢＬRESET2〜ＢＬRESET479の出力端子部ＴOUTに対して電気的に接続されている。
【０１１０】
なお、本実施形態のリセット用シフトレジスタ回路ＳＲRESETについては、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちのパネル部３の上部側の端部が、本発明の第２の一端に相当し、パネル部３の下部側の端部が、本発明の第２の他端に相当する。
【０１１１】
また、図１３で示されるように、第ｍ補償制御信号出力回路ＣTHOUTmは、それぞれセット端子部ＴSET、リセット端子部ＴRESET、および出力端子部ＴOUTを有して構成される。
【０１１２】
第ｍ補償制御信号出力回路ＣTHOUTmでは、セット端子部ＴSETは、第１２ｍセット用ブロック回路ＢＬSET12mから出力される第ｍセット用制御信号ＳSETmを受け付けて、第ｍ補償制御信号出力回路ＣTHOUTmを構成する所定の素子に対して第ｍセット用制御信号ＳSETmを付与する部分である。また、リセット端子部ＴRESETは、第１２ｍリセット用ブロック回路ＢＬRESET12mから出力される第ｍリセット用制御信号ＳRESETmを受け付けて、第ｍ補償制御信号出力回路ＣTHOUTmを構成する所定の素子に対して第ｍリセット用制御信号ＳRESETmを付与する部分である。更に、出力端子部ＴOUTは、第ｍ補償制御信号出力回路ＣTHOUTmから第ｍ補償制御信号ＳTHmを出力する部分である。
【０１１３】
ここで、一般的なシフトレジスタ回路において該回路を貫通する電流（貫通電流）を所謂ＮＯＴ回路を用いて抑制する手法および該手法の問題点と、本実施形態に係るセット用シフトレジスタ回路ＳＲSET、リセット用シフトレジスタ回路ＳＲRESET、および第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39において貫通電流を抑制する手法とについて順次に説明する。
【０１１４】
＜(4-2-1)貫通電流を抑制する際の問題点＞
図１４は、シフトレジスタ回路において貫通電流を抑制する一手法について説明するための図である。図１４では、シフトレジスタ回路を構成する各段の回路（ブロック回路）ＢＬXの構成が示されている。
【０１１５】
図１４で示されるように、ブロック回路ＢＬXは、６つのｎ型のトランジスタＱ１〜Ｑ６およびＮＯＴ回路ＣNOTを備えて構成される。
【０１１６】
トランジスタＱ３のドレインが、データ信号ＳDATAが供給される接続部Ｊ１を介してＮＯＴ回路ＣNOTの入力側に対して電気的に接続されている。また、トランジスタＱ３のゲートが、所定の正の電位を有するセット信号ＳSETが供給される接続部Ｊ２を介して、トランジスタＱ４のゲートに対して電気的に接続されている。更に、トランジスタＱ３のソースが、接続部Ｊ５を介してトランジスタＱ５のゲートに対して電気的に接続され、接続部Ｊ５，Ｊ３を順次に介してトランジスタＱ１のゲートおよびトランジスタＱ２のドレインに対してそれぞれ電気的に接続されている。
【０１１７】
また、トランジスタＱ４のドレインがＮＯＴ回路ＣNOTの出力側に対して電気的に接続されている。また、トランジスタＱ４のソースが接続部Ｊ６を介してトランジスタＱ６のゲートに対して電気的に接続され、接続部Ｊ６，Ｊ４を順次に介してトランジスタＱ２のゲートおよびトランジスタＱ１のドレインに対してそれぞれ電気的に接続されている。
【０１１８】
また、トランジスタＱ５のドレインが、正の電位を有するクロック信号ＳCLKが供給される接続部Ｊ７に対して電気的に接続されている。また、トランジスタＱ５のソースが、出力信号ＳOUTが出力される接続部Ｊ８を介して、トランジスタＱ６のドレインに対して電気的に接続されている。そして、トランジスタＱ１，Ｑ２，Ｑ６の各ソースが、それぞれ接地されている。
【０１１９】
このようなブロック回路ＢＬXでは、トランジスタＱ３，Ｑ４の各ゲートにセット信号ＳSETが付与されると、トランジスタＱ３，Ｑ４がそれぞれドレインとソースとの間で電流が流れ得る状態（導通状態）、すなわちＯＮ状態となる。
【０１２０】
そして、トランジスタＱ３のドレインおよびＮＯＴ回路ＣNOTの入力側に所定の正の電位を有するデータ信号ＳDATAがそれぞれ付与されると、トランジスタＱ１のゲートにデータ信号ＳDATAに応じた電位が付与されてトランジスタＱ１が導通状態となるとともに、トランジスタＱ２のゲートが接地されて、トランジスタＱ２がドレインとソースとの間で電流が流れない状態（非導通状態）、すなわちＯＦＦ状態となる。このとき、トランジスタＱ３が導通状態であり、且つトランジスタＱ２が非導通状態であるため、トランジスタＱ５のゲートにはデータ信号ＳDATAに応じた電位が付与されて、トランジスタＱ５が導通状態となる。更に、ＮＯＴ回路ＣNOTによって、データ信号ＳDATAがトランジスタＱ４を介して接続部Ｊ６には付与されず、且つトランジスタＱ１が導通状態であるため、トランジスタＱ６のゲートは接地されて、トランジスタＱ６は非導通状態となる。
【０１２１】
このとき、トランジスタＱ５のドレインにクロック信号ＳCLKが付与されると、接続部Ｊ８からクロック信号ＳCLKに応じた出力信号ＳOUTが出力される。
【０１２２】
一方、トランジスタＱ３，Ｑ４の各ゲートにセット信号ＳSETがそれぞれ付与されて、トランジスタＱ３，Ｑ４がそれぞれ導通状態とされた状態で、トランジスタＱ１のドレインおよびＮＯＴ回路ＣNOTの入力側にそれぞれ付与されるデータ信号ＳDATAの電位が所定の基準電位（例えば、０Ｖ）となると、トランジスタＱ１,Ｑ５がそれぞれ非導通状態となるとともに、トランジスタＱ２，Ｑ６がそれぞれ導通状態となる。このとき、接続部Ｊ８は接地されており、トランジスタＱ５のドレインにクロック信号ＳCLKが付与されても、接続部Ｊ８からクロック信号ＳCLKに応じた出力信号ＳOUTは出力されない。
【０１２３】
このように、ブロック回路ＢＬXでは、電気的に直列に接続されている２つのｎ型のトランジスタＱ３，Ｑ２の間の電位と、電気的に直列に接続されている２つのｎ型のトランジスタＱ４，Ｑ１の間の電位とが交互に切り替わることで、接続部Ｊ８からクロック信号ＳCLKに応じた出力信号ＳOUTが出力される状態と、該出力信号ＳOUTが出力されない状態とに順次に設定される。そして、このブロック回路ＢＬXでは、電気的に直列に接続されている２つのトランジスタＱ３，Ｑ２が同時に導通状態に設定されず、電気的に直列に接続されている２つのトランジスタＱ４，Ｑ１も同時に導通状態に設定されない。このため、２つの電気的に直列に接続されている２つのトランジスタを介して回路を貫通する電流（貫通電流）の発生が抑制される。
【０１２４】
しかしながら、ブロック回路ＢＬXでは、ＮＯＴ回路ＣNOTにおいて貫通電流が生じてしまう。次に、この問題点について述べる。
【０１２５】
図１５は、ｎ型のトランジスタを用いたＮＯＴ回路ＣNOTの一般的な構成を示す図である。図１５で示されるように、ＮＯＴ回路ＣNOTは、２つのｎ型のトランジスタＱ１１，Ｑ１２を備えて構成される。具体的には、トランジスタＱ１１のドレインとゲートとが、相互に接続部Ｊ１２を介して電気的に接続されるとともに、該トランジスタＱ１１のドレインおよびゲートには、ＮＯＴ回路ＣNOTを能動化するための信号（能動化信号）ＳENABLEが接続部Ｊ１１を介して入力される。また、トランジスタＱ１１のソースが接続部Ｊ１３を介して、トランジスタＱ１２のドレインに対して電気的に接続されている。更に、トランジスタＱ１２のゲートが、データ信号ＳDATAが入力されるように構成されるとともに、トランジスタＱ１２のソースが接地されている。
【０１２６】
このＮＯＴ回路ＣNOTは、トランジスタＱ１１のドレインとゲートに対して所定の正の電位を有する能動化信号ＳENABLEが常に付与された状態に設定される。そして、所定の正の電位を有するデータ信号ＳDATAがトランジスタＱ１２のゲートに対して付与されれば、トランジスタＱ１１，Ｑ１２の双方が導通状態に設定されるため、能動化信号ＳENABLEに応じた出力データ信号ＳDATAOUTが接続部Ｊ１３から出力されない。一方、データ信号ＳDATAがトランジスタＱ１２のゲートに対して付与されれば、トランジスタＱ１１は導通状態に設定されるが、トランジスタＱ１２が非導通状態に設定されるため、能動化信号ＳENABLEに応じた出力データ信号ＳDATAOUTが接続部Ｊ１３から出力される。
【０１２７】
しかしながら、接続部Ｊ１３から出力データ信号ＳDATAOUTを出力させないようにするために、トランジスタＱ１２を導通状態に設定した場合には、電気的に直列に接続されている２つのトランジスタＱ１１，Ｑ１２が同時に導通状態に設定される。このため、ＮＯＴ回路ＣNOTにおいて、能動化信号ＳENABLEを入力する能動化信号線ＬENABLEから２つのトランジスタＱ１１，Ｑ１２を介した貫通電流が発生してしまう。
【０１２８】
そこで、本願の発明者らは、ＮＯＴ回路ＣNOTの代わりに、特別な構成を採用した電気回路を創出することで、貫通電流の発生を抑制することを可能とした。
【０１２９】
＜(4-2-2)貫通電流の抑制方法＞
図１６は、貫通電流の抑制方法を説明するための図である。図１６では、シフトレジスタ回路を構成する各段の回路（ブロック回路）ＢＬYに関する構成が示されている。図１６で示されるように、ブロック回路ＢＬYは、ｎ型のＴＦＴによってそれぞれ構成される８つの第１〜８トランジスタＴｒ１〜Ｔｒ８を備えて構成されている。
【０１３０】
トランジスタＴｒ３（第３トランジスタに相当する）のドレイン電極（第３一方電極に相当する）が、接続部Ｃ１において正の高電位を有するデータ信号ＳDPを供給するＳDP信号線ＬDPと電気的に接続されている。また、トランジスタＴｒ３のゲート電極（第３ゲート電極に相当する）が、接続部Ｃ５を介して、トランジスタＴｒ４（第４トランジスタに相当する）のゲート電極（第４ゲート電極に相当する）に対して電気的に接続される。そして、トランジスタＴｒ３，Ｔｒ４の各ゲート電極には、セット信号付与部に相当する接続部Ｃ５を介して所定の正の電位を有するセット信号ＳSETが供給される。また、トランジスタＴｒ３のソース電極（第３他方電極に相当する）が、接続部Ｃ７を介してトランジスタＴｒ５（第５トランジスタに相当する）のソース電極（第５他方電極に相当する）に対して電気的に接続され、接続部Ｃ７，Ｃ１３を順次に介してトランジスタＴｒ７のゲート電極に対して電気的に接続され、接続部Ｃ７，Ｃ１３，Ｃ８を順次に介してトランジスタＴｒ１（第１トランジスタに相当する）のゲート電極（第１ゲート電極に相当する）、およびトランジスタＴｒ２（第２トランジスタに相当する）のドレイン電極（第２一方電極に相当する）に対してそれぞれ電気的に接続されている。
【０１３１】
また、トランジスタＴｒ４のドレイン電極（第４一方電極に相当する）が、接続部Ｃ４において基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNを供給するＳDN信号線ＬDNと電気的に接続されている。また、トランジスタＴｒ４のソース電極（第４他方電極に相当する）が、接続部Ｃ９を介してトランジスタＴｒ６（第６トランジスタに相当する）のソース電極（第６他方電極に相当する）に対して電気的に接続され、接続部Ｃ９，Ｃ１４を順次に介してトランジスタＴｒ８のゲート電極に対して電気的に接続され、接続部Ｃ９，Ｃ１４，Ｃ１０を順次に介してトランジスタＴｒ１のドレイン電極（第１一方電極に相当する）およびトランジスタＴｒ２のゲート電極（第２ゲート電極に相当する）に対してそれぞれ電気的に接続されている。
【０１３２】
また、トランジスタＴｒ１の第１他方電極に相当するソース、およびトランジスタＴｒ２の第２他方電極に相当するソースが、接続部Ｃ１１，Ｃ１２を順次に介して接地されている。
【０１３３】
また、トランジスタＴｒ７のドレイン電極が、接続部Ｃ１５においてクロック信号ＳCLKを供給するクロック信号線ＬCLKと電気的に接続されている。また、トランジスタＴｒ７のソースが、出力信号ＳOUTが出力される接続部Ｃ１６を介して、トランジスタＴｒ８のドレインに対して電気的に接続されている。また、トランジスタＴｒ８のソースが、接続部Ｃ１２を介して接地されている。
【０１３４】
また、トランジスタＴｒ５のドレイン電極（第５一方電極に相当する）が、接続部Ｃ３においてＳDN信号線ＬDNと電気的に接続されている。また、トランジスタＴｒ５のゲート電極（第５ゲート電極に相当する）が、接続部Ｃ６を介してトランジスタＴｒ６のゲート電極（第６ゲート電極に相当する）に対して電気的に接続されている。そして、トランジスタＴｒ５，Ｔｒ６の各ゲート電極には、リセット信号付与部に相当する接続部Ｃ６を介して所定の正の電位を有するリセット信号ＳRESETが供給される。また、トランジスタＴｒ６のドレイン電極（第６一方電極に相当する）が、接続部Ｃ２においてＳDP信号線ＬDPと電気的に接続されている。
【０１３５】
そして、ＳDP信号線ＬDPからブロック回路ＢＬYに対する正の電位を有するデータ信号ＳDPの付与と、ＳDN信号線ＬDNからブロック回路ＢＬYに対する基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNの付与とが行われる。つまり、ＳDP信号線ＬDPからブロック回路ＢＬYに対する正の電位の付与と、ＳDN信号線ＬDNからブロック回路ＢＬYに対する正の電位の付与とが同時に行われないように制御される。
【０１３６】
このようなブロック回路ＢＬYでは、接続部Ｃ５からトランジスタＴｒ３，Ｔｒ４の各ゲート電極に対してセット信号ＳSETが付与されると、トランジスタＴｒ３，Ｔｒ４がそれぞれ導通状態（ＯＮ状態）に設定される。
【０１３７】
トランジスタＴｒ１，Ｔｒ２がそれぞれ導通状態に設定されている際に、ブロック回路ＢＬYに対してデータ信号ＳDPの正の電位が付与され、且つブロック回路ＢＬYに対してデータ信号ＳDNの基準電位が付与されると、トランジスタＴｒ１のゲート電極にデータ信号ＳDPに応じた正の電位が付与されて、トランジスタＴｒ１が導通状態に設定されるとともに、トランジスタＴｒ２のゲート電極が接地されて、トランジスタＴｒ２が非導通状態に設定される。
【０１３８】
このとき、トランジスタＴｒ３が導通状態に設定され、且つトランジスタＴｒ２が非導通状態に設定されるため、トランジスタＴｒ７のゲート電極に対してデータ信号ＳDPの正の電位に応じた電位が付与されて、トランジスタＴｒ７が導通状態となる。また、トランジスタＴｒ４には、データ信号ＳDNの基準電位が付与され、且つトランジスタＴｒ１が導通状態であるため、トランジスタＴｒ８のゲート電極は接地されて、トランジスタＴｒ８が非導通状態となる。この状態で、トランジスタＴｒ７のドレイン電極にクロック信号ＳCLKが付与されると、接続部Ｃ１６からクロック信号ＳCLKに応じた出力信号ＳOUTが出力される。
【０１３９】
ここでは、トランジスタＴｒ１のゲート電極およびトランジスタＴｒ２のドレイン電極に対するデータ信号ＳDPの付与により、トランジスタＴｒ１が導通状態に設定され、且つトランジスタＴｒ２に電流が流れない状態に設定されることで、出力信号ＳOUTが出力され得る状態（第１電位状態）に設定される。このブロック回路ＢＬYでは、第１電位付与部に相当する接続部Ｃ１によって付与されるデータ信号ＳDPの電位が、本発明の第１所定電位に相当する。
【０１４０】
また、トランジスタＴｒ３，Ｔｒ４の各ゲート電極に対するセット信号ＳSETの付与が終了された後に、トランジスタＴｒ５，Ｔｒ６の各ゲート電極にリセット信号ＳRESETが付与されると、トランジスタＴｒ５，Ｔｒ６がそれぞれ導通状態（ＯＮ状態）となる。
【０１４１】
トランジスタＴｒ５，Ｔｒ６がそれぞれ導通状態に設定されている際に、ブロック回路ＢＬYに対して正の電位を有するデータ信号ＳDPが付与され、且つブロック回路ＢＬYに対して基準電位を有するデータ信号ＳDNが付与されれば、トランジスタＴｒ１，Ｔｒ７がそれぞれ非導通状態に設定されるとともに、トランジスタＴｒ２，Ｔｒ８がそれぞれ導通状態となる。このとき、トランジスタＴｒ７が非導通状態であり、且つ接続部Ｃ１６が接地されているため、トランジスタＴｒ７のドレイン電極にクロック信号ＳCLKが付与されても、クロック信号ＳCLKに応じた出力信号ＳOUTは接続部Ｃ１６から出力されない。
【０１４２】
ここでは、トランジスタＴｒ２のゲート電極およびトランジスタＴｒ１のドレイン電極に対するデータ信号ＳDPの付与により、トランジスタＴｒ１が導通状態に設定され、且つトランジスタＴｒ１が電流が流れない状態（非導通状態）に設定されることで、出力信号ＳOUTが出力されない状態（第２電位状態）に設定される。なお、ブロック回路ＢＬYでは、第２電位付与部に相当する接続部Ｃ２によって付与されるデータ信号ＳDPの電位が、本発明の第２所定電位に相当する。したがって、ブロック回路ＢＬYでは、第１所定電位と第２所定電位とが略同一の電位となっている。また、ブロック回路ＢＬYでは、第３電位付与部に相当する接続部Ｃ３によって付与されるデータ信号ＳDNの電位が、本発明の第３所定電位に相当し、第４電位付与部に相当する接続部Ｃ４によって付与されるデータ信号ＳDNの電位が、本発明の第４所定電位に相当する。つまり、ブロック回路ＢＬYでは、第３所定電位と第４所定電位とが略同一の電位となっている。
【０１４３】
上述したように、ブロック回路ＢＬYでは、例えば、セット信号ＳSETの入力と、リセット信号ＳRESETの入力とが適度な時間間隔をおいて交互に行われることで、トランジスタＴｒ２のドレイン電極に付与された正電位に応じて、クロック信号ＳCLKの入力によって出力信号ＳOUTが出力される第１電位状態と、トランジスタＴｒ１のドレイン電極に付与された正電位に応じて、出力信号ＳOUTが出力されない第２電位状態とに順次に設定される。なお、ブロック回路ＢＬYに対するセット信号ＳSETおよびリセット信号ＳRESETの入力のタイミングは、制御部２のＴＧ２２によって制御される。
【０１４４】
そして、接続部Ｃ１によって、トランジスタＴｒ１のゲート電極とトランジスタＴｒ２のドレイン電極とにデータ信号ＳDPが付与される場合には、トランジスタＴｒ１は導通状態となるものの、トランジスタＴｒ２は非導通状態となる。このため、データ信号ＳDPは、トランジスタＴｒ１，Ｔｒ２を介して、ブロック回路ＢＬYを貫通して流れない。また、接続部Ｃ２によって、トランジスタＴｒ２のゲート電極とトランジスタＴｒ１のドレイン電極とにデータ信号ＳDPが付与される場合には、トランジスタＴｒ２は導通状態となるものの、トランジスタＴｒ１は非導通状態となる。このため、データ信号ＳDPは、トランジスタＴｒ１，Ｔｒ２を介して、ブロック回路ＢＬYを貫通して流れない。したがって、データ信号ＳDPがトランジスタＴｒ１，Ｔｒ２を介してブロック回路ＢＬYを貫通する電流（貫通電流）の発生が抑制される。
【０１４５】
このような貫通電流の発生の抑制が可能なブロック回路ＢＬYの構成が、本実施形態に係るセット用シフトレジスタ回路ＳＲSETの各セット用ブロック回路ＢＬSET0〜ＢＬSET479、およびリセット用シフトレジスタ回路ＳＲRESETの各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479に対してそれぞれ適用されている。更に、貫通電流の発生の抑制が可能なブロック回路ＢＬYの主要な構成が、各補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39に対してもそれぞれ適用されている。
【０１４６】
ここで、セット用シフトレジスタ回路ＳＲSETの構成と動作、リセット用シフトレジスタ回路ＳＲRESETの構成と動作、および各補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39の構成と動作について順次に説明する。
【０１４７】
＜(4-2-3)セット用シフトレジスタ回路の構成＞
図１７は、セット用シフトレジスタ回路ＳＲSETの概略構成を模式的に示す図である。図１７で示されるように、セット用シフトレジスタ回路ＳＲSETは、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479、一方クロック信号線ＬCLKE、他方クロック信号線ＬCLKO、ＳDP信号線ＬDP、ＳDN信号線ＬDN、および低電位線ＬVLを備えた電気回路である。
【０１４８】
第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479は、セット用シフトレジスタ回路ＳＲSETの１〜４８０段目のブロック回路に相当する電気回路であり、順次に配列されている。各セット用ブロック回路ＢＬSET0〜ＢＬSET479は、第１〜４端子部Ｔ1〜Ｔ4、クロック信号端子部ＴIN、出力端子部ＴOUT、セット端子部ＴSET、リセット端子部ＴRESET、および第１〜３低電位端子部ＴL1〜ＴL3をそれぞれ備えている。
【０１４９】
そして、上述したように、第１２ｍセット用ブロック回路ＢＬSET12m（ｍは０〜３９の整数）は、第ｍ補償制御信号出力回路ＣTHOUTmに対して、第ｍセット用制御信号ＳSETmを出力する。例えば、第０セット用ブロック回路ＢＬSET0の出力端子部ＴOUTから第０補償制御信号出力回路ＣTHOUT0に対して、第０セット用制御信号ＳSET0が出力される。また、第１２セット用ブロック回路ＢＬSET12の出力端子部ＴOUTから第１補償制御信号出力回路ＣTHOUT1に対して、第１セット用制御信号ＳSET1が出力される。また、第２４セット用ブロック回路ＢＬSET24の出力端子部ＴOUTから第２補償制御信号出力回路ＣTHOUT2に対して、第２セット用制御信号ＳSET2が出力される。
【０１５０】
一方クロック信号線ＬCLKEは、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちの奇数番目にそれぞれ配列されている各セット用ブロック回路ＢＬSET0，ＢＬSET2，ＢＬSET4，・・・，ＢＬSET478のクロック信号端子部ＴINに対して電気的に接続されている。そして、一方クロック信号線ＬCLKEは、制御部２からの信号に応じて、奇数番目の各セット用ブロック回路ＢＬSET0，ＢＬSET2，ＢＬSET4，・・・，ＢＬSET478のクロック信号端子部ＴINに対して正の電位を有する一方クロック信号ＳCLKEを付与する。
【０１５１】
他方クロック信号線ＬCLKOは、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちの偶数番目にそれぞれ配列されている各セット用ブロック回路ＢＬSET1，ＢＬSET3，ＢＬSET5，・・・，ＢＬSET479のクロック信号端子部ＴINに対して電気的に接続されている。そして、他方クロック信号線ＬCLKOは、制御部２からの信号に応じて、偶数番目の各セット用ブロック回路ＢＬSET1，ＢＬSET3，ＢＬSET5，・・・，ＢＬSET479のクロック信号端子部ＴINに対して正の電位を有する他方クロック信号ＳCLKOを付与する。なお、本実施形態に係るセット用シフトレジスタ回路ＳＲSETでは、一方および他方クロック信号ＳCLKE，ＳCLKOが、本発明の入力信号に相当する。
【０１５２】
そして、第１２ｍセット用ブロック回路ＢＬSET12m（ｍは０〜３９の整数）では、第１入力信号受付部に相当するクロック信号端子部ＴINによる一方クロック信号ＳCLKEの受付に応じて、第１制御信号出力部に相当する出力端子部ＴOUTから第ｍセット用制御信号ＳSETmが出力される。
【０１５３】
ＳDP信号線ＬDPは、各セット用ブロック回路ＢＬSET0〜ＢＬSET479の第１電位付与部に相当する第１端子部Ｔ1および第２電位付与部に相当する第２端子部Ｔ2に対してそれぞれ電気的に接続されている。そして、ＳDP信号線ＬDPは、各端子部Ｔ1，Ｔ2に対して正の電位を有するデータ信号ＳDPを付与する。ＳDN信号線ＬDNは、各セット用ブロック回路ＢＬSET0〜ＢＬSET479の第３電位付与部に相当する第３端子部Ｔ3および第４電位付与部に相当する第４端子部Ｔ4に対してそれぞれ電気的に接続されている。そして、ＳDN信号線ＬDNは、各端子部Ｔ3，Ｔ４に対して基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNを付与する。低電位線ＬVLは、各セット用ブロック回路ＢＬSET0〜ＢＬSET479の第１〜３低電位端子部ＴL1〜ＴL3に対してそれぞれ電気的に接続されている。そして、低電位線ＬVLは、各低電位端子部ＴL1〜ＴL3に対して所定の低電位（例えば、０Ｖまたは若干負の電位）を付与する。
【０１５４】
なお、セット用シフトレジスタ回路ＳＲSETが駆動する際には、ＳDP信号線ＬDPからの正の電位を有するデータ信号ＳDPの付与と、ＳDN信号線ＬDNからの基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNの付与とが同時に行われる。つまり、ＳDP信号線ＬDPからの正の電位の付与と、ＳDN信号線ＬDNからの正の電位の付与とが、同時には行われないように制御される。
【０１５５】
そして、図１３を示して説明したように、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちの一端に配列されている第０セット用ブロック回路ＢＬSET0のリセット信号付与部に相当するリセット端子部ＴRESETが、第０セット用ブロック回路ＢＬSET0の次に配列されている第１セット用ブロック回路ＢＬSET1の出力端子部ＴOUTに対して電気的に接続されている。また、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちの他端に配列されている第４７９セット用ブロック回路ＢＬSET479のセット信号付与部に相当するセット端子部ＴSETが、第４７９セット用ブロック回路ＢＬSET479の前に配列されている第４７８セット用ブロック回路ＢＬSET478の出力端子部ＴOUTに対して電気的に接続されている。
【０１５６】
更に、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちの一端および他端に配列されている第０，４７９セット用ブロック回路ＢＬSET0，ＢＬSET479を除く各セット用ブロック回路ＢＬSET1〜ＢＬSET478では、それぞれ、セット端子部ＴSETが、前に配列されている各セット用ブロック回路ＢＬSET0〜ＢＬSET477の出力端子部ＴOUTに対して電気的に接続されている。また、各セット用ブロック回路ＢＬSET1〜ＢＬSET478では、リセット端子部ＴRESETが、次に配列されている各セット用ブロック回路ＢＬSET2〜ＢＬSET479の出力端子部ＴOUTに対して電気的に接続されている。例えば、図１７で示されるように、第１セット用ブロック回路ＢＬSET1では、リセット端子部ＴRESETが、次に配列されている第２セット用ブロック回路ＢＬSET2の出力端子部ＴOUTに対して電気的に接続されている。なお、第０セット用ブロック回路ＢＬSET0のセット端子部ＴSETには、制御部２からの信号に応じてセット信号ＳSETが所定のタイミングで付与される。また、第４７９セット用ブロック回路ＢＬSET479のリセット端子部ＴRESETには、制御部２からの信号に応じてリセット信号ＳRESETが所定のタイミングで付与される。
【０１５７】
次に、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちの奇数番目の各セット用ブロック回路ＢＬSET0，ＢＬSET2，ＢＬSET4，・・・，ＢＬSET478の構成、および偶数番目の各セット用ブロック回路ＢＬSET1，ＢＬSET3，ＢＬSET5，・・・，ＢＬSET479の構成について順次に説明する。
【０１５８】
＜(4-2-4)奇数番目のブロック回路の構成＞
図１８は、セット用シフトレジスタ回路ＳＲSETを構成する奇数番目の各セット用ブロック回路ＢＬSET0，ＢＬSET2，ＢＬSET4，・・・，ＢＬSET478の回路図である。なお、奇数番目の各セット用ブロック回路ＢＬSET0，ＢＬSET2，ＢＬSET4，・・・，ＢＬSET478は、相互に同様なものであるため、図１８では、その代表例として第０セット用ブロック回路ＢＬSET0の回路図が示されている。
【０１５９】
図１８で示されるように、第０セット用ブロック回路ＢＬSET0は、図１６で示されたブロック回路ＢＬYと同様な構成を有する。
【０１６０】
具体的には、第０セット用ブロック回路ＢＬSET0は、第１〜８トランジスタＴｒ１〜Ｔｒ８、第１〜４端子部Ｔ1〜Ｔ4、クロック信号端子部ＴIN、出力端子部ＴOUT、セット端子部ＴSET、リセット端子部ＴRESET、および第１〜３低電位端子部ＴL1〜ＴL3を備えて構成されている。
【０１６１】
トランジスタＴｒ１は、第１一方電極に相当する一方電極Ｅ１１、第１他方電極に相当する他方電極Ｅ１２、および第１ゲート電極に相当するゲート電極Ｅ１３を有し、ゲート電極Ｅ１３に対する電位の付与に応じて一方電極Ｅ１１と他方電極Ｅ１２との間の電流が調整されるｎ型のＴＦＴである。一方電極Ｅ１１は、トランジスタＴｒ２のゲート電極Ｅ２３、トランジスタＴｒ４の他方電極Ｅ４２、トランジスタＴｒ６の他方電極Ｅ６２、およびトランジスタＴｒ８のゲート電極Ｅ８３に対して電気的に接続されている。他方電極Ｅ１２は、第２低電位端子部ＴL2を介して低電位線ＬVLに対して電気的に接続されている。ゲート電極Ｅ１３は、トランジスタＴｒ２の一方電極Ｅ２１、トランジスタＴｒ３の他方電極Ｅ３２、トランジスタＴｒ５の他方電極Ｅ５２、およびトランジスタＴｒ７のゲート電極Ｅ７３に対して電気的に接続されている。なお、本実施形態では、一方電極Ｅ１１がドレインとして機能し、他方電極Ｅ１２がソースとして機能する。
【０１６２】
トランジスタＴｒ２は、第２一方電極に相当する一方電極Ｅ２１、第２他方電極に相当する他方電極Ｅ２２、および第２ゲート電極に相当するゲート電極Ｅ２３を有し、ゲート電極Ｅ２３に対する電位の付与に応じて一方電極Ｅ２１と他方電極Ｅ２２との間の電流が調整されるｎ型のＴＦＴである。一方電極Ｅ２１は、トランジスタＴｒ１のゲート電極Ｅ１３、トランジスタＴｒ３の他方電極Ｅ３２、トランジスタＴｒ５の他方電極Ｅ５２、およびトランジスタＴｒ７のゲート電極Ｅ７３に対して電気的に接続されている。他方電極Ｅ２２は、第１低電位端子部ＴL2を介して低電位線ＬVLに対して電気的に接続されている。ゲート電極Ｅ２３は、トランジスタＴｒ１の一方電極Ｅ１１、トランジスタＴｒ４の他方電極Ｅ４２、トランジスタＴｒ６の他方電極Ｅ６２、およびトランジスタＴｒ８のゲート電極Ｅ８３に対して電気的に接続されている。なお、本実施形態では、一方電極Ｅ２１がドレインとして機能し、他方電極Ｅ２２がソースとして機能する。
【０１６３】
トランジスタＴｒ３は、第３一方電極に相当する一方電極Ｅ３１、第３他方電極に相当する他方電極Ｅ３２、および第３ゲート電極に相当するゲート電極Ｅ３３を有し、ゲート電極Ｅ３３に対する電位の付与に応じて一方電極Ｅ３１と他方電極Ｅ３２との間の電流が調整されるｎ型のＴＦＴである。一方電極Ｅ３１は、第１電位付与部に相当する第１端子部Ｔ1を介してＳDP信号線ＬDPに対して電気的に接続されている。他方電極Ｅ３２は、トランジスタＴｒ１のゲート電極Ｅ１３、第２トランジスタの一方電極Ｅ２１、トランジスタＴｒ５の他方電極Ｅ５２、およびトランジスタＴｒ７のゲート電極Ｅ７３に対して電気的に接続されている。ゲート電極Ｅ３３は、セット信号付与部に相当するセット端子部ＴSETおよびトランジスタＴｒ４のゲート電極Ｅ４３に対して電気的に接続されている。したがって、ゲート電極Ｅ３３，Ｅ４３に対して、セット端子部ＴSETによってセット信号ＳSETが付与されることで、トランジスタＴｒ３が一方電極Ｅ３１と他方電極Ｅ３２との間で電流が流れ得る導通状態に設定されるとともに、トランジスタＴｒ４が一方電極Ｅ４１と他方電極Ｅ４２との間で電流が流れ得る導通状態に設定される。なお、本実施形態では、一方電極Ｅ３１がドレインとして機能し、他方電極Ｅ３２がソースとして機能する。
【０１６４】
トランジスタＴｒ４は、第４一方電極に相当する一方電極Ｅ４１、第４他方電極に相当する他方電極Ｅ４２、および第４ゲート電極に相当するゲート電極Ｅ４３を有し、ゲート電極Ｅ４３に対する電位の付与に応じて一方電極Ｅ４１と他方電極Ｅ４２との間の電流が調整されるｎ型のＴＦＴである。一方電極Ｅ４１は、第４電位付与部に相当する第４端子部Ｔ4を介してＳDN信号線ＬDNに対して電気的に接続されている。他方電極Ｅ４２は、トランジスタＴｒ２のゲート電極Ｅ２３、第１トランジスタの一方電極Ｅ１１、トランジスタＴｒ６の他方電極Ｅ６２、およびトランジスタＴｒ８のゲート電極Ｅ８３に対して電気的に接続されている。ゲート電極Ｅ４３は、セット端子部ＴSETおよびトランジスタＴｒ３のゲート電極Ｅ３３に対して電気的に接続されている。なお、本実施形態では、一方電極Ｅ４１がドレインとして機能し、他方電極Ｅ４２がソースとして機能する。
【０１６５】
トランジスタＴｒ５は、第５一方電極に相当する一方電極Ｅ５１、第５他方電極に相当する他方電極Ｅ５２、および第５ゲート電極に相当するゲート電極Ｅ５３を有し、ゲート電極Ｅ５３に対する電位の付与に応じて一方電極Ｅ５１と他方電極Ｅ５２との間の電流が調整されるｎ型のＴＦＴである。一方電極Ｅ５１は、第３電位付与部に相当する第３端子部Ｔ3を介してＳDN信号線ＬDNに対して電気的に接続されている。他方電極Ｅ５２は、トランジスタＴｒ１のゲート電極Ｅ１３、第２トランジスタの一方電極Ｅ２１、トランジスタＴｒ３の他方電極Ｅ３２、およびトランジスタＴｒ７のゲート電極Ｅ７３に対して電気的に接続されている。ゲート電極Ｅ５３は、リセット信号付与部に相当するリセット端子部ＴRESETおよびトランジスタＴｒ６のゲート電極Ｅ６３に対して電気的に接続されている。
【０１６６】
つまり、ゲート電極Ｅ５３，Ｅ６３には、リセット端子部ＴRESETによってリセット信号ＳRESETが付与される。したがって、ゲート電極Ｅ５３，Ｅ６３には、リセット端子部ＴRESETによってリセット信号ＳRESETが付与されることで、トランジスタＴｒ５が一方電極Ｅ５１と他方電極Ｅ５２との間で電流が流れ得る導通状態に設定されるとともに、トランジスタＴｒ６が一方電極Ｅ６１と他方電極Ｅ６２との間で電流が流れ得る導通状態に設定される。なお、本実施形態では、一方電極Ｅ５１がドレインとして機能し、他方電極Ｅ５２がソースとして機能する。
【０１６７】
トランジスタＴｒ６は、第６一方電極に相当する一方電極Ｅ６１、第６他方電極に相当する他方電極Ｅ６２、および第６ゲート電極に相当するゲート電極Ｅ６３を有し、ゲート電極Ｅ６３に対する電位の付与に応じて一方電極Ｅ６１と他方電極Ｅ６２との間の電流が調整されるｎ型のＴＦＴである。一方電極Ｅ６１は、第２電位付与部に相当する第２端子部Ｔ2を介してＳDP信号線ＬDPに対して電気的に接続されている。他方電極Ｅ６２は、トランジスタＴｒ２のゲート電極Ｅ２３、第１トランジスタの一方電極Ｅ１１、トランジスタＴｒ４の他方電極Ｅ４２、およびトランジスタＴｒ８のゲート電極Ｅ８３に対して電気的に接続されている。ゲート電極Ｅ６３は、リセット信号付与部に相当するリセット端子部ＴRESETおよびトランジスタＴｒ５のゲート電極Ｅ５３に対して電気的に接続されている。なお、本実施形態では、一方電極Ｅ６１がドレインとして機能し、他方電極Ｅ６２がソースとして機能する。
【０１６８】
トランジスタＴｒ７は、一方電極Ｅ７１、他方電極Ｅ７２、およびゲート電極Ｅ７３を有し、ゲート電極Ｅ７３に対する電位の付与に応じて一方電極Ｅ７１と他方電極Ｅ７２との間の電流が調整されるｎ型のＴＦＴである。一方電極Ｅ７１は、クロック信号端子部ＴINを介して一方クロック信号線ＬCLKEに対して電気的に接続されている。つまり、クロック信号端子部ＴINから一方電極Ｅ７１に対して一方クロック信号ＳCLKEが付与される。他方電極Ｅ７２は、トランジスタＴｒ８の一方電極Ｅ８１および出力端子部ＴOUTに対して電気的に接続されている。つまり、他方電極Ｅ７２と一方電極Ｅ８１とを電気的に接続する配線に対して出力信号ＳOUT（ここでは、第０出力信号ＳSO0）を出力する出力端子部ＴOUTが電気的に接続されている。ゲート電極Ｅ７３は、トランジスタＴｒ１のゲート電極Ｅ１３、トランジスタＴｒ２の一方電極Ｅ２１、トランジスタＴｒ３の他方電極Ｅ３２、およびトランジスタＴｒ５の他方電極Ｅ５２に対して電気的に接続されている。なお、本実施形態では、一方電極Ｅ７１がドレインとして機能し、他方電極Ｅ７２がソースとして機能する。
【０１６９】
トランジスタＴｒ８は、一方電極Ｅ８１、他方電極Ｅ８２、およびゲート電極Ｅ８３を有し、ゲート電極Ｅ８３に対する電位の付与に応じて一方電極Ｅ８１と他方電極Ｅ８２との間の電流が調整されるｎ型のＴＦＴである。一方電極Ｅ８１は、トランジスタＴｒ７の他方電極Ｅ７２および出力端子部ＴOUTに対して電気的に接続されている。他方電極Ｅ８２は、第３低電位端子部ＴL3を介して低電位線ＬVLに対して電気的に接続されている。ゲート電極Ｅ８３は、トランジスタＴｒ２のゲート電極Ｅ２３、トランジスタＴｒ１の一方電極Ｅ１１、トランジスタＴｒ４の他方電極Ｅ４２、およびトランジスタＴｒ６の他方電極Ｅ６２に対して電気的に接続されている。なお、本実施形態では、一方電極Ｅ８１がドレインとして機能し、他方電極Ｅ８２がソースとして機能する。
【０１７０】
図１８で示された第０セット用ブロック回路ＢＬSET0では、セット端子部ＴSETからゲート電極Ｅ３３，Ｅ４３に対してセット信号ＳSETが付与されると、トランジスタＴｒ３，Ｔｒ４が導通状態に設定される。このような状態で、第１端子部Ｔ1によって、トランジスタＴｒ３を介してゲート電極Ｅ１３に対してデータ信号ＳDPが付与されると、トランジスタＴｒ１が一方電極Ｅ１１と他方電極Ｅ１２との間で電流が流れ得る導通状態に設定される。また、このとき、第１端子部Ｔ1によって、一方電極Ｅ２１に対してデータ信号ＳDPが付与される。更に、このとき、第４端子部Ｔ4によって、トランジスタＴｒ４を介してゲート電極Ｅ２３および一方電極Ｅ１１に対してＳDN信号線ＬDNの電位（第４所定電位に相当する電位）が付与される。
【０１７１】
一方、リセット端子部ＴRESETからゲート電極Ｅ５３，Ｅ６３に対してリセット信号が付与されると、トランジスタＴｒ５，Ｔｒ６が導通状態に設定される。このような状態で、第２端子部Ｔ2によって、トランジスタＴｒ６を介してゲート電極Ｅ２３に対してデータ信号ＳDPが付与されると、トランジスタＴｒ２が一方電極Ｅ２１と他方電極Ｅ２２との間で電流が流れ得る導通状態に設定される。また、このとき、第２端子部Ｔ2によって、一方電極Ｅ１１に対してデータ信号ＳDPが付与される。更に、このとき、第３端子部Ｔ3によって、トランジスタＴｒ５を介してゲート電極Ｅ１３および一方電極Ｅ２１に対してＳDN信号線ＬDNの電位（第３所定電位に相当する電位）が付与される。
【０１７２】
＜(4-2-5)偶数番目のブロック回路の構成＞
図１９は、セット用シフトレジスタ回路ＳＲSETを構成する偶数番目の各セット用ブロック回路ＢＬSET1，ＢＬSET3，ＢＬSET5，・・・，ＢＬSET479の回路図である。なお、偶数番目の各セット用ブロック回路ＢＬSET1，ＢＬSET3，ＢＬSET5，・・・，ＢＬSET479は、相互に同様なものであるため、図１９では、その代表例として第１セット用ブロック回路ＢＬSET1の回路図が示されている。
【０１７３】
図１９で示されるように、第１セット用ブロック回路ＢＬSET1の構成は、第０セット用ブロック回路ＢＬSET0（図１８）の構成と比較して、一方電極Ｅ７１の接続先が異なる。具体的には、第０セット用ブロック回路ＢＬSET0では、一方電極Ｅ７１がクロック信号端子部ＴINを介して一方クロック信号線ＬCLKEに対して電気的に接続されたが、第１セット用ブロック回路ＢＬSET1では、一方電極Ｅ７１がクロック信号端子部ＴINを介して他方クロック信号線ＬCLKOに対して電気的に接続されている。なお、第１セット用ブロック回路ＢＬSET1のその他の構成については、第０セット用ブロック回路ＢＬSET0と同様な構成となっている。このため、図１９では、第１セット用ブロック回路ＢＬSET1の構成のうち、第０セット用ブロック回路ＢＬSET0と同様な構成については同じ符号が付されており、そられの説明を省略する。
【０１７４】
＜(4-2-6)セット用シフトレジスタ回路の動作＞
図２０は、セット用シフトレジスタ回路ＳＲSETの動作、具体的には、セット用シフトレジスタ回路ＳＲSETを構成する各セット用ブロック回路ＢＬSETn（ｎは０〜４７９の整数）の状態の遷移、およびセット用シフトレジスタ回路ＳＲSETにおける信号の流れを説明するための図である。
【０１７５】
セット用シフトレジスタ回路ＳＲSETにおいては、所定のタイミングで、一端側の第０セット用ブロック回路ＢＬSET0に対して、制御部２からの信号に応じたセット信号ＳSETが付与される。その後、奇数番目の各セット用ブロック回路ＢＬSET0，ＢＬSET2，ＢＬSET4，・・・，ＢＬSET478に対して一方クロック信号線ＬCLKEから一方クロック信号ＳCLKEが入力される状態（以下「一方クロック信号入力状態」と称する）と、偶数番目の各セット用ブロック回路ＢＬSET1，ＢＬSET3，ＢＬSET5，・・・，ＢＬSET479に対して他方クロック信号線ＬCLKOから他方クロック信号ＳCLKOが入力される状態（以下「他方クロック信号入力状態」と称する）とに交互に設定される。なお、本実施形態では、一方クロック信号入力状態に設定されてから他方クロック信号入力状態に設定される迄の時間と、他方クロック信号入力状態に設定されてから一方クロック信号入力状態に設定される迄の時間とが略同一となっている。
【０１７６】
図２０で示されるように、制御部２からの信号に応じたセット信号ＳSETが一端側の第０セット用ブロック回路ＢＬSET0のセット端子部ＴSETに対して付与されると、第０セット用ブロック回路ＢＬSET0では、セット端子部ＴSETからゲート電極Ｅ３３，Ｅ４３に対してセット信号ＳSETがそれぞれ付与される。このとき、トランジスタＴｒ３，Ｔｒ４がそれぞれ導通状態に設定される。
【０１７７】
トランジスタＴｒ３，Ｔｒ４がそれぞれ導通状態に設定されている状態で、ＳDP信号線ＬDPにより第１端子部Ｔ1からトランジスタＴｒ３を介してゲート電極Ｅ１３および一方電極Ｅ２１に対してデータ信号ＳDPが付与されて、トランジスタＴｒ１が導通状態に設定される。一方、ゲート電極Ｅ２３および一方電極Ｅ１１には、正の電位を有するデータ信号ＳDPが付与されず、且つトランジスタＴｒ１を介して低電位線ＬVLから低電位が付与されるため、トランジスタＴｒ２が一方電極Ｅ２１と他方電極Ｅ２２との間で電流が流れない非導通状態に設定される。
【０１７８】
このとき、第０セット用ブロック回路ＢＬSET0は、一方クロック信号線ＬCLKEによるクロック信号端子部ＴINを介した一方クロック信号ＳCLKEの入力に応じて、出力端子部ＴOUTから第０出力信号ＳSO0が出力され得る信号出力許可状態（すなわち、第１電位状態）に設定される。具体的には、一方電極Ｅ２１に付与されたデータ信号ＳDPの電位がゲート電極Ｅ７３に付与されて、トランジスタＴｒ７が導通状態に設定される。また、トランジスタＴｒ１を介して低電位線ＬVLの低電位がゲート電極Ｅ８３に付与されて、トランジスタＴｒ８が非導通状態に設定される。このため、クロック信号端子部ＴINから入力される一方クロック信号ＳCLKEが、そのまま出力端子部ＴOUTから第０出力信号ＳSO0として出力され得る状態となる。つまり、第０セット用ブロック回路ＢＬSET0では、一方電極Ｅ２１に付与されたデータ信号ＳDPの電位に応じて、第０出力信号ＳSO0が出力され得る信号出力許可状態に設定される。
【０１７９】
そして、第０セット用ブロック回路ＢＬSET0では、信号出力許可状態に設定されている場合には、一方クロック信号ＳCLKEの入力に応じて、出力端子部ＴOUTから第０出力信号ＳSO0が出力される。この第０出力信号ＳSO0は、第０セット用ブロック回路ＢＬSET0の次に配列される第１セット用ブロック回路ＢＬSET1のセット端子部ＴSETに対して、セット信号ＳSETとして付与される。
【０１８０】
第１セット用ブロック回路ＢＬSET1のセット端子部ＴSETに対して、第０出力信号ＳSO0が付与されると、第１セット用ブロック回路ＢＬSET1が信号出力許可状態に設定される。そして、他方クロック信号線ＬCLKOから第１セット用ブロック回路ＢＬSET1に対する他方クロック信号ＳCLKOの入力に応答して、第１セット用ブロック回路ＢＬSET1の出力端子部ＴOUTから他方クロック信号ＳCLKOに応じた第１出力信号ＳSO1が出力される。この第１出力信号ＳSO1は、第１セット用ブロック回路ＢＬSET1の次に配列される第２セット用ブロック回路ＢＬSET2のセット端子部ＴSETに対して、セット信号ＳSETとして付与される。
【０１８１】
また、第１セット用ブロック回路ＢＬSET1から出力される第１出力信号ＳSO1は、第１セット用ブロック回路ＢＬSET1の前に配列される第０セット用ブロック回路ＢＬSET0のリセット端子部ＴRESETに対して、リセット信号ＳRESETとして付与される。そして、第０セット用ブロック回路ＢＬSET0では、リセット端子部ＴRESETによって、リセット信号ＳRESETが、ゲート電極Ｅ５３，Ｅ６３に対して付与される。その結果、トランジスタＴｒ５，Ｔｒ６がそれぞれ導通状態となり、第２端子部Ｔ2により、トランジスタＴｒ６を介して、ゲート電極Ｅ２３および一方電極Ｅ１１に対してデータ信号ＳDPが付与される。このため、トランジスタＴｒ２が導通状態に設定される。一方、ゲート電極Ｅ１３および一方電極Ｅ２１には正の電位を有するデータ信号ＳDPが付与されず、且つトランジスタＴｒ２を介して低電位線ＬVLから低電位が付与されるため、トランジスタＴｒ１が一方電極Ｅ１１と他方電極Ｅ１２との間で電流が流れない非導通状態に設定される。
【０１８２】
このとき、第０セット用ブロック回路ＢＬSET0は、一方クロック信号線ＬCLKEによるクロック信号端子部ＴINを介した一方クロック信号ＳCLKEの入力の有無に拘わらず、出力端子部ＴOUTから第０出力信号ＳSO0が出力されない信号出力禁止状態（すなわち、第２電位状態）に設定される。具体的には、一方電極Ｅ１１に付与されたデータ信号ＳDPの電位がゲート電極Ｅ８３に付与されて、トランジスタＴｒ８が導通状態に設定される。また、トランジスタＴｒ２を介して低電位線ＬVLから低電位がゲート電極Ｅ７３に付与されて、トランジスタＴｒ７が非導通状態に設定される。このため、クロック信号端子部ＴINから一方クロック信号ＳCLKEが入力されても、出力端子部ＴOUTから第０出力信号ＳSO0が出力されない信号出力禁止状態となる。
【０１８３】
引き続いて、上述したように、セット用シフトレジスタ回路ＳＲSETが、一方クロック信号入力状態と、他方クロック信号入力状態とに交互に設定される。つまり、セット用シフトレジスタ回路ＳＲSETに対して、異なるタイミングで、一方クロック信号ＳCLKEと他方クロック信号ＳCLKOとが順次に入力されていく。このため、セット用シフトレジスタ回路ＳＲSETでは、全体として次のような動作が行われることになる。
【０１８４】
まず、セット信号ＳSETが第０セット用ブロック回路ＢＬSET0に対して入力されると、第０セット用ブロック回路ＢＬSET0が信号出力許可状態に設定される。
【０１８５】
そして、第０セット用ブロック回路ＢＬSET0に対して一方クロック信号ＳCLKEが入力されると、一方クロック信号ＳCLKEに応じた第０出力信号ＳSO0が第０セット用ブロック回路ＢＬSET0から出力される。このとき、第０出力信号ＳSO0が、セット信号ＳSETとして第１セット用ブロック回路ＢＬSET1に対して入力され、第１セット用ブロック回路ＢＬSET1が信号出力許可状態に設定される。
【０１８６】
次に、第１セット用ブロック回路ＢＬSET1に対して他方クロック信号ＳCLKOが入力されると、他方クロック信号ＳCLKOに応じた第１出力信号ＳSO1が第１セット用ブロック回路ＢＬSET1から出力される。このとき、第１出力信号ＳSO1が、セット信号ＳSETとして第２セット用ブロック回路ＢＬSET2に対して入力されるとともに、第１出力信号ＳSO1が、リセット信号ＳRESETとして第０セット用ブロック回路ＢＬSET0に対して入力される。その結果、第２セット用ブロック回路ＢＬSET2が信号出力許可状態に設定されるとともに、第０セット用ブロック回路ＢＬSET0が信号出力禁止状態に設定される。
【０１８７】
更にその次に、第２セット用ブロック回路ＢＬSET2に対して一方クロック信号ＳCLKEが入力されると、一方クロック信号ＳCLKEに応じた第２出力信号ＳSO2が第２セット用ブロック回路ＢＬSET2から出力される。なお、このとき、第０セット用ブロック回路ＢＬSET0は信号出力禁止状態に設定されているため、第０セット用ブロック回路ＢＬSET0に対して一方クロック信号ＳCLKEが入力されても、第０セット用ブロック回路ＢＬSET0から第０出力信号ＳSO0は出力されない。
【０１８８】
このような動作が繰り返されることで、各セット用ブロック回路ＢＬSET0〜ＢＬSET478から順次に出力される各出力信号ＳSO0〜ＳSO478に応答して、それぞれ次に配列される各セット用ブロック回路ＢＬSET1〜ＢＬSET479が一端側から他端側に向けて順次に信号出力許可状態に設定される。そして、信号出力許可状態に順次に設定された各セット用ブロック回路ＢＬSET0〜ＢＬSET478は、それぞれ次に配列される各セット用ブロック回路ＢＬSET1〜ＢＬSET479から出力される各出力信号ＳSO1〜ＳSO479に応答して、信号出力禁止状態に設定される。つまり、セット用シフトレジスタ回路ＳＲSETでは、制御部２からの信号に応じて、各セット用ブロック回路ＢＬSET0〜ＢＬSET479が、第１電位状態に相当する信号出力許可状態と、第２電位状態に相当する信号出力禁止状態とに順次に設定される。
【０１８９】
なお、第４７９セット用ブロック回路ＢＬSET479については、制御部２からの信号に応じて所定のタイミングでリセット信号ＳRESETが入力されることで、信号出力許可状態から信号出力禁止状態に設定される。
【０１９０】
このようにして、各セット用ブロック回路ＢＬSET0〜ＢＬSET477は、次のセット用ブロック回路の更に次に配列される各セット用ブロック回路ＢＬSET2〜ＢＬSET479が信号出力禁止状態から信号出力許可状態に設定されるタイミングで、信号出力許可状態から信号出力禁止状態に設定される。つまり、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479において、隣り合って配列され且つ信号出力許可状態に設定されている２つのセット用ブロック回路が、一端側から他端側に１つのセット用ブロック回路分ずつ順次にシフトする。図２０では、このシフトの方向が矢印ＡｒSHIFTで示されている。
【０１９１】
そして、セット用シフトレジスタ回路ＳＲSETでは、一端側に配列されている第０セット用ブロック回路ＢＬSET0のセット端子部ＴSETに対して、制御部２からの信号に応じてセット信号ＳSETが付与された後に、一方クロック信号入力状態と、他方クロック信号入力状態とに交互に設定され、第０〜４７９出力信号ＳSO0〜ＳSO479が順次に出力される。すなわち、セット用シフトレジスタ回路ＳＲSETが、第０出力信号ＳSO0、第１出力信号ＳSO1、第２出力信号ＳSO2、・・・、第４７９出力信号ＳSO479の順に各出力信号ＳSO0〜ＳSO479を順次に出力する。
【０１９２】
なお、このような動作が行われる際には、隣り合うセット用ブロック回路に対しては、同時に一方および他方クロック信号ＳCLKE，ＳCLKOが入力されない。このため、各セット用ブロック回路ＢＬSET0〜ＢＬSET479において、一方または他方クロック信号ＳCLKE，ＳCLKOの入力と同時にはリセット信号ＳRESETが入力されず、各出力信号ＳSO0〜ＳSO479が適正に出力される。また、各セット用ブロック回路ＢＬSET0〜ＢＬSET479において、信号出力許可状態から信号出力禁止状態へ移行する際にトランジスタＴｒ７，Ｔｒ８が僅かな時間だけ同時に導通状態になっても、一方または他方クロック信号ＳCLKE，ＳCLKOがトランジスタＴｒ７，Ｔｒ８を介して低電位線ＬVLへ流れない。すなわち、貫通電流の発生が抑制される。
【０１９３】
そして、セット用シフトレジスタ回路ＳＲSETでは、第０〜４７９セット用ブロック回路ＢＬSET0〜ＢＬSET479のうちの１２段おきの第１２ｍセット用ブロック回路ＢＬSET12m（ｍは０〜３９の整数）から出力される第ｍ出力信号ＳSOmが、第ｍセット用制御信号ＳSETmとして、第ｍ補償制御信号出力回路ＣTHOUTmに対して入力される。
【０１９４】
画像表示装置１では、１フレーム分の画像の表示時に、この第０〜４７９出力信号ＳSO0〜ＳSO479が順次に出力される動作が１回行われる。したがって、動画を構成する複数フレーム分の画像が順次に表示される際には、第０〜４７９出力信号ＳSO0〜ＳSO479が順次に出力される動作、および第０〜３９セット用制御信号ＳSET0〜ＳSET39が順次に出力される動作が、それぞれフレーム数に対応する複数回分繰り返される。
【０１９５】
＜(4-2-7)リセット用シフトレジスタ回路の構成＞
図２１は、リセット用シフトレジスタ回路ＳＲRESETの概略構成を模式的に示す図である。図２１で示されるように、リセット用シフトレジスタ回路ＳＲRESETは、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479、一方クロック信号線ＬCLKE、他方クロック信号線ＬCLKO、ＳDP信号線ＬDP、ＳDN信号線ＬDN、および低電位線ＬVLを備えた電気回路である。
【０１９６】
第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479は、リセット用シフトレジスタ回路ＳＲRESETの１〜４８０段目のブロック回路に相当する電気回路であり、順次に配列されている。各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479は、上述した各セット用ブロック回路ＢＬSET0〜ＢＬSET479と同様に、第１〜４端子部Ｔ1〜Ｔ4、クロック信号端子部ＴIN、出力端子部ＴOUT、セット端子部ＴSET、リセット端子部ＴRESET、および第１〜３低電位端子部ＴL1〜ＴL3をそれぞれ備えている。
【０１９７】
そして、上述したように、第１２ｍリセット用ブロック回路ＢＬRESET12m（ｍは０〜３９の整数）は、第ｍ補償制御信号出力回路ＣTHOUTmに対して、第ｍリセット用制御信号ＳRESETmを出力する。例えば、第０リセット用ブロック回路ＢＬRESET0の出力端子部ＴOUTから第０補償制御信号出力回路ＣTHOUT0に対して、第０リセット用制御信号ＳRESET0が出力される。また、第１２リセット用ブロック回路ＢＬRESET12の出力端子部ＴOUTから第１補償制御信号出力回路ＣTHOUT1に対して、第１リセット用制御信号ＳRESET1が出力される。また、第２４リセット用ブロック回路ＢＬRESET24の出力端子部ＴOUTから第２補償制御信号出力回路ＣTHOUT2に対して、第２リセット用制御信号ＳRESET2が出力される。
【０１９８】
一方クロック信号線ＬCLKEは、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちの偶数番目にそれぞれ配列されている各リセット用ブロック回路ＢＬRESET1，ＢＬRESET3，ＢＬRESET5，・・・，ＢＬRESET479のクロック信号端子部ＴINに対して電気的に接続されている。そして、一方クロック信号線ＬCLKEは、偶数番目の各リセット用ブロック回路ＢＬRESET1，ＢＬRESET3，ＢＬRESET5，・・・，ＢＬRESET479のクロック信号端子部ＴINに対して一方クロック信号ＳCLKEを付与する。
【０１９９】
他方クロック信号線ＬCLKOは、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちの奇数番目にそれぞれ配列されている各リセット用ブロック回路ＢＬRESET0，ＢＬRESET2，ＢＬRESET4，・・・，ＢＬRESET478のクロック信号端子部ＴINに対して電気的に接続されている。そして、他方クロック信号線ＬCLKOは、奇数番目の各リセット用ブロック回路ＢＬRESET0，ＢＬRESET2，ＢＬRESET4，・・・，ＢＬRESET478のクロック信号端子部ＴINに対して他方クロック信号ＳCLKOを付与する。なお、本実施形態に係るリセット用シフトレジスタ回路ＳＲRESETでは、一方および他方クロック信号ＳCLKE，ＳCLKOが、本発明の入力信号に相当する。
【０２００】
そして、第１２ｍリセット用ブロック回路ＢＬRESET12m（ｍは０〜３９の整数）では、第２入力信号受付部に相当するクロック信号端子部ＴINによる他方クロック信号ＳCLKOの受付に応じて、第２制御信号出力部に相当する出力端子部ＴOUTから第ｍリセット用制御信号ＳRESETmが出力される。
【０２０１】
ＳDP信号線ＬDPは、各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479の第１電位付与部に相当する第１端子部Ｔ1および第２電位付与部に相当する第２端子部Ｔ2に対してそれぞれ電気的に接続されている。そして、ＳDP信号線ＬDPは、各端子部Ｔ1，Ｔ2に対してデータ信号ＳDPを付与する。ＳDN信号線ＬDNは、各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479の第３電位付与部に相当する第３端子部Ｔ3および第４電位付与部に相当する第４端子部Ｔ４に対してそれぞれ電気的に接続されている。そして、ＳDN信号線ＬDNは、各端子部Ｔ3，Ｔ4に対して基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNを付与する。低電位線ＬVLは、各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479の第１〜３低電位端子部ＴL1〜ＴL3に対してそれぞれ電気的に接続されている。そして、低電位線ＬVLは、各低電位端子部ＴL1〜ＴL3に対して所定の低電位（例えば、０Ｖまたは若干負の電位）を付与する。
【０２０２】
なお、上述したように、リセット用シフトレジスタ回路ＳＲRESETが駆動する際には、ＳDP信号線ＬDPからの正の電位を有するデータ信号ＳDPの付与と、ＳDN信号線ＬDNからの基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNの付与とが同時に行われる。つまり、ＳDP信号線ＬDPからの正の電位の付与と、ＳDN信号線ＬDNからの正の電位の付与とが同時には行われないように制御される。
【０２０３】
そして、図１３を示して説明したように、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちの一端に配列されている第０リセット用ブロック回路ＢＬRESET0のリセット信号付与部に相当するリセット端子部ＴRESETが、第０リセット用ブロック回路ＢＬRESET0の次に配列されている第１リセット用ブロック回路ＢＬRESET1の出力端子部ＴOUTに対して電気的に接続されている。また、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちの他端に配列されている第４７９リセット用ブロック回路ＢＬRESET479のセット信号付与部に相当するセット端子部ＴSETが、第４７９リセット用ブロック回路ＢＬRESET479の前に配列されている第４７８リセット用ブロック回路ＢＬRESET478の出力端子部ＴOUTに対して電気的に接続されている。
【０２０４】
更に、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちの一端および他端に配列されている第０，４７９リセット用ブロック回路ＢＬRESET0，ＢＬRESET479を除く各リセット用ブロック回路ＢＬRESET1〜ＢＬRESET478では、それぞれ、セット端子部ＴSETが、前に配列されている各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET477の出力端子部ＴOUTに対して電気的に接続されている。また、各リセット用ブロック回路ＢＬRESET1〜ＢＬRESET478では、リセット端子部ＴRESETが、次に配列されている各リセット用ブロック回路ＢＬRESET2〜ＢＬRESET479の出力端子部ＴOUTに対して電気的に接続されている。例えば、図２１で示されるように、第１リセット用ブロック回路ＢＬRESET1では、リセット端子部ＴRESETが、次に配列されている第２リセット用ブロック回路ＢＬRESET2の出力端子部ＴOUTに対して電気的に接続されている。なお、第０リセット用ブロック回路ＢＬRESET0のセット端子部ＴSETには、制御部２からの信号に応じたセット信号ＳSETが所定のタイミングで付与される。そして、第４７９リセット用ブロック回路ＢＬRESET479のリセット端子部ＴRESETには、制御部２からの信号に応じたリセット信号ＳRESETが所定のタイミングで付与される。
【０２０５】
そして、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちの奇数番目の各リセット用ブロック回路ＢＬRESET0，ＢＬRESET2，ＢＬRESET4，・・・，ＢＬRESET478は、図１９で示された偶数番目の各セット用ブロック回路ＢＬSET1，ＢＬSET3，ＢＬSET5，・・・，ＢＬSET479と同様な構成を有する。また、偶数番目の各リセット用ブロック回路ＢＬRESET1，ＢＬRESET3，ＢＬRESET5，・・・，ＢＬRESET479は、図１８で示された奇数番目の各セット用ブロック回路ＢＬSET0，ＢＬSET2，ＢＬSET4，・・・，ＢＬSET478と同様な構成を有する。
【０２０６】
したがって、セット用シフトレジスタ回路ＳＲSETの構成と、リセット用シフトレジスタ回路ＳＲRESETの構成との違いは、一方および他方クロック信号線ＬCLKE，ＬCLKOの接続順のみである。具体的には、セット用シフトレジスタ回路ＳＲSETでは、奇数番目の各セット用ブロック回路ＢＬSET0，ＢＬSET2，ＢＬSET4，・・・，ＢＬSET478のクロック信号端子部ＴINが、一方クロック信号線ＬCLKEに対して電気的に接続されるとともに、偶数番目の各セット用ブロック回路ＢＬSET1，ＢＬSET3，ＢＬSET5，・・・，ＢＬSET479のクロック信号端子部ＴINが、他方クロック信号線ＬCLKOに対して電気的に接続されている。これに対して、リセット用シフトレジスタ回路ＳＲRESETでは、偶数番目の各リセット用ブロック回路ＢＬRESET1，ＢＬRESET3，ＢＬRESET5，・・・，ＢＬRESET479のクロック信号端子部ＴINが、一方クロック信号線ＬCLKEに対して電気的に接続されるとともに、奇数番目の各リセット用ブロック回路ＢＬRESET0，ＢＬRESET2，ＢＬRESET4，・・・，ＢＬRESET478のクロック信号端子部ＴINが、他方クロック信号線ＬCLKOに対して電気的に接続されている。
【０２０７】
＜(4-2-8)リセット用シフトレジスタ回路の動作＞
図２２は、リセット用シフトレジスタ回路ＳＲRESETの動作、具体的には、リセット用シフトレジスタ回路ＳＲRESETを構成する各リセット用ブロック回路ＢＬRESETn（ｎは０〜４７９の整数）の状態の遷移、およびリセット用シフトレジスタ回路ＳＲRESETにおける信号の流れを説明するための図である。リセット用シフトレジスタ回路ＳＲRESETは、図２０を示して説明したセット用シフトレジスタ回路ＳＲSETと同様な動作を行う。このため、ここでは、リセット用シフトレジスタ回路ＳＲRESETの動作ついて、簡単に説明する。
【０２０８】
リセット用シフトレジスタ回路ＳＲRESETが駆動する場合には、偶数番目の各リセット用ブロック回路ＢＬRESET1，ＢＬRESET3，ＢＬRESET5，・・・，ＢＬRESET479に対して一方クロック信号線ＬCLKEから一方クロック信号ＳCLKEが入力される状態（一方クロック信号入力状態）と、奇数番目の各リセット用ブロック回路ＢＬRESET0，ＢＬRESET2，ＢＬRESET4，・・・，ＢＬRESET478に対して他方クロック信号線ＬCLKOから他方クロック信号ＳCLKOが入力される状態（他方クロック信号入力状態）とに交互に設定される。
【０２０９】
図２２で示されるように、まず、制御部２からの信号に応じて、セット信号ＳSETが第０リセット用ブロック回路ＢＬRESET0に対して入力されると、第０リセット用ブロック回路ＢＬRESET0が信号出力許可状態に設定される。
【０２１０】
そして、第０リセット用ブロック回路ＢＬRESET0に対して他方クロック信号ＳCLKOが入力されると、他方クロック信号ＳCLKOに応じた第０出力信号ＳRO0が第０リセット用ブロック回路ＢＬRESET0から出力される。このとき、第０出力信号ＳRO0が、セット信号ＳSETとして第１リセット用ブロック回路ＢＬRESET1に対して入力され、第１リセット用ブロック回路ＢＬRESET1が信号出力許可状態に設定される。
【０２１１】
次に、第１リセット用ブロック回路ＢＬRESET1に対して一方クロック信号ＳCLKEが入力されると、一方クロック信号ＳCLKEに応じた第１出力信号ＳRO1が第１リセット用ブロック回路ＢＬRESET1から出力される。このとき、第１出力信号ＳRO1が、セット信号ＳSETとして第２リセット用ブロック回路ＢＬRESET2に対して入力されるとともに、第１出力信号ＳRO1が、リセット信号ＳRESETとして第０リセット用ブロック回路ＢＬRESET0に対して入力される。その結果、第２リセット用ブロック回路ＢＬRESET2が信号出力許可状態に設定されるとともに、第０リセット用ブロック回路ＢＬRESET0が信号出力禁止状態に設定される。
【０２１２】
更にその次に、第２リセット用ブロック回路ＢＬRESET2に対して他方クロック信号ＳCLKOが入力されると、他方クロック信号ＳCLKOに応じた第２出力信号ＳRO2が第２リセット用ブロック回路ＢＬRESET2から出力される。なお、このとき、第０リセット用ブロック回路ＢＬRESET0は信号出力禁止状態に設定されているため、第０リセット用ブロック回路ＢＬRESET0に対して他方クロック信号ＳCLKOが入力されても、第０リセット用ブロック回路ＢＬRESET0から第０出力信号ＳRO0は出力されない。
【０２１３】
このような動作が繰り返されることで、各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET478から順次に出力される各出力信号ＳRO0〜ＳRO478に応答して、それぞれ次に配列される各リセット用ブロック回路ＢＬRESET1〜ＢＬRESET479が一端側から他端側に向けて順次に信号出力許可状態に設定される。そして、信号出力許可状態に順次に設定された各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET478は、それぞれ次に配列される各リセット用ブロック回路ＢＬRESET1〜ＢＬRESET479から出力される各出力信号ＳRO1〜ＳRO479に応答して、信号出力禁止状態に設定される。つまり、リセット用シフトレジスタ回路ＳＲRESETでは、制御部２からの信号に応じて、各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479が、第１電位状態に相当する信号出力許可状態と、第２電位状態に相当する信号出力禁止状態とに順次に設定される。
【０２１４】
なお、第４７９リセット用ブロック回路ＢＬRESET479については、制御部２からの信号に応じて所定のタイミングでリセット信号ＳRESETが入力されることで、信号出力許可状態から信号出力禁止状態に設定される。
【０２１５】
このようにして、各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET477は、次のリセット用ブロック回路の更に次に配列される各リセット用ブロック回路ＢＬRESET2〜ＢＬRESET479が信号出力禁止状態から信号出力許可状態に設定されるタイミングで、信号出力許可状態から信号出力禁止状態に設定される。つまり、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479において、隣り合って配列され且つ信号出力許可状態に設定されている２つのリセット用ブロック回路が、一端側から他端側に１つのリセット用ブロック回路分ずつ順次にシフトする。図２２では、このシフトの方向が矢印ＡｒSHIFTで示されている。
【０２１６】
そして、リセット用シフトレジスタ回路ＳＲRESETでは、一端側に配列されている第０リセット用ブロック回路ＢＬRESET0のセット端子部ＴSETに対して、制御部２からの信号に応じてセット信号ＳSETが付与された後に、一方クロック信号入力状態と、他方クロック信号入力状態とに交互に設定され、第０〜４７９出力信号ＳRO0〜ＳRO479が順次に出力される。すなわち、リセット用シフトレジスタ回路ＳＲRESETが、第０出力信号ＳRO0、第１出力信号ＳRO1、第２出力信号ＳRO2、・・・、第４７９出力信号ＳRO479の順に各出力信号ＳRO0〜ＳRO479を順次に出力する。
【０２１７】
なお、このような動作が行われる際には、隣り合うリセット用ブロック回路に対しては、同時に一方および他方クロック信号ＳCLKE，ＳCLKOが入力されない。このため、各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479において、一方または他方クロック信号ＳCLKE，ＳCLKOの入力と同時にはリセット信号ＳRESETが入力されず、各出力信号ＳRO0〜ＳRO479が適正に出力される。また、各リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479において、信号出力許可状態から信号出力禁止状態へ移行する際にトランジスタＴｒ７，Ｔｒ８が僅かな時間だけ同時に導通状態になっても、一方または他方クロック信号ＳCLKE，ＳCLKOがトランジスタＴｒ７，Ｔｒ８を介して低電位線ＬVLへ流れない。すなわち、貫通電流の発生が抑制される。
【０２１８】
そして、リセット用シフトレジスタ回路ＳＲRESETでは、第０〜４７９リセット用ブロック回路ＢＬRESET0〜ＢＬRESET479のうちの１２段おきの第１２ｍリセット用ブロック回路ＢＬRESET12m（ｍは０〜３９の整数）から出力される第ｍ出力信号ＳROmが、第ｍリセット用制御信号ＳRESETmとして、第ｍ補償制御信号出力回路ＣTHOUTmに対して入力される。
【０２１９】
画像表示装置１では、１フレーム分の画像の表示時に、この第０〜４７９出力信号ＳRO0〜ＳRO479が順次に出力される動作が１回行われる。したがって、動画を構成する複数フレーム分の画像が順次に表示される際には、第０〜４７９出力信号ＳRO0〜ＳRO479が順次に出力される動作、および第０〜３９リセット用制御信号ＳRESET0〜ＳRESET39が順次に出力される動作が、それぞれフレーム数に対応する複数回分繰り返される。
【０２２０】
＜(4-2-9)補償制御信号出力回路の構成＞
図２３は、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39の構成を示す回路図である。なお、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39は、相互に同様な構成を有する。
【０２２１】
図２３で示されるように、第ｍ補償制御信号出力回路ＣTHOUTm（ｍは０〜３９の整数）は、上述した第０セット用ブロック回路ＢＬSET0（図１８）と類似した構成を有する。第ｍ補償制御信号出力回路ＣTHOUTm（ｍは０〜３９の整数）は、第０セット用ブロック回路ＢＬSET0（図１８）と比較して、一方電極Ｅ７１が、高電位端子部ＴVHINを介して高電位線ＬVHに対して電気的に接続されている点が異なる。そして、第ｍ補償制御信号出力回路ＣTHOUTmのその他の構成については、第０セット用ブロック回路ＢＬSET0と同様な構成となっている。このため、図２３では、第ｍ補償制御信号出力回路ＣTHOUTmの構成のうち、第０セット用ブロック回路ＢＬSET0と同様な構成については同じ符号が付されており、そられの説明を省略する。
【０２２２】
なお、第ｍ補償制御信号出力回路ＣTHOUTmが駆動する際には、第ｍ補償制御信号出力回路ＣTHOUTmに対して、正の電位を有するデータ信号ＳDPが付与され、且つ基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNが付与されている状態となる。
【０２２３】
そして、第ｍ補償制御信号出力回路ＣTHOUTm（ｍは０〜３９の整数）では、セット端子部ＴSETが、第１２ｍセット用ブロック回路ＢＬSET12mから出力される第ｍセット用制御信号ＳSETmを受け付けて、該第ｍセット用制御信号ＳSETmをゲート電極Ｅ３３，Ｅ４３に対して付与する。また、リセット端子部ＴRESETは、第１２ｍリセット用ブロック回路ＢＬRESET12mから出力される第ｍリセット用制御信号ＳRESETmを受け付けて、該第ｍリセット用制御信号ＳRESETmをゲート電極Ｅ５３，Ｅ６３に対して付与する。更に、第ｍ補償制御信号出力回路ＣTHOUTmの出力端子部ＴOUTの出力信号は、第ｍ補償制御信号ＳTHmとして出力される。
【０２２４】
なお、第ｍ補償制御信号出力回路ＣTHOUTmが駆動する際、高電位線ＬVHから高電位端子部ＴVHINを介してトランジスタＴｒ７の一方電極Ｅ７１に対して正の高電位が付与される状態が維持される。このため、トランジスタＴｒ３，Ｔｒ４の各ゲートに対してセット信号ＳSETが入力される際、およびトランジスタＴｒ５，Ｔｒ６の各ゲートに対してリセット信号ＳRESETが入力される際のうちの何れかにおいて、トランジスタＴｒ７，Ｔｒ８が僅かな時間だけ同時に導通状態になると、高電位線ＬVHからトランジスタＴｒ７，Ｔｒ８を介して低電位線ＬVLへの貫通電流が発生する虞がある。したがって、貫通電流の発生を抑制する観点から言えば、トランジスタＴｒ７，Ｔｒ８が同時に導通状態とならず、トランジスタＴｒ７，Ｔｒ８のうちの双方のトランジスタが非導通状態に一旦設定された後に、一方のトランジスタが導通状態に設定されることが好ましい。
【０２２５】
具体的には、トランジスタＴｒ３よりもトランジスタＴｒ４の方がより大きな電流を流すことが可能となるように、トランジスタＴｒ３よりもトランジスタＴｒ４の方が素子のサイズが大きく設定されることが好ましい。このような設定により、トランジスタＴｒ３，Ｔｒ４の各ゲート電極に対してセット信号ＳSETが入力されると、まずトランジスタＴｒ８が導通状態から非導通状態に設定された後に、トランジスタＴｒ７が導通状態となる。また、トランジスタＴｒ６よりもトランジスタＴｒ５の方がより大きな電流を流すことが可能となるように、トランジスタＴｒ６よりもトランジスタＴｒ５の方が素子のサイズが大きく設定されることが好ましい。このような設定により、トランジスタＴｒ５，Ｔｒ６の各ゲート電極に対してリセット信号ＳRESETが入力されると、まずトランジスタＴｒ７が導通状態から非導通状態に設定された後に、トランジスタＴｒ８が導通状態となる。
【０２２６】
＜(4-3)補償制御線駆動回路の動作＞
図２４は、有機ＥＬ表示部３０において出力画像信号に応じた動画像を表示する際における補償制御線駆動回路４THの動作に係るタイミングチャートである。なお、図２４では、動画像を構成する複数フレームのうちの１フレームの表示に係る補償制御線駆動回路４THの動作に係るタイミングチャートが示されている。
【０２２７】
図２４では、横軸が時刻を示しており、上から順に、(ａ)一方クロック信号ＳCLKEの付与、(ｂ)他方クロック信号ＳCLKOの付与、(ｃ)第０セット用ブロック回路ＢＬSET0へのセット信号ＳSET（以下「セット用セット信号ＳSSET」と称する）の付与、(ｄ)第０セット用ブロック回路ＢＬSET0からの第０セット用制御信号ＳSET0の出力、(ｅ)第１２セット用ブロック回路ＢＬSET12からの第１セット用制御信号ＳSET1の出力、(ｆ)第２４セット用ブロック回路ＢＬSET24からの第２セット用制御信号ＳSET2の出力、(ｇ)第４６８セット用ブロック回路ＢＬSET468からの第３９セット用制御信号ＳSET39の出力、(ｈ)第０リセット用ブロック回路ＢＬRESET0へのセット信号ＳSET（以下「リセット用セット信号ＳRSET」と称する）の付与、(ｉ)第０リセット用ブロック回路ＢＬRESET0からの第０リセット用制御信号ＳRESET0の出力、(ｊ)第１２リセット用ブロック回路ＢＬRESET12からの第１リセット用制御信号ＳRESET1の出力、(ｋ)第２４リセット用ブロック回路ＢＬRESET24からの第２リセット用制御信号ＳRESET2の出力、(ｌ)第４６８リセット用ブロック回路ＢＬRESET468からの第３９リセット用制御信号ＳRESET39の出力、(ｍ)第０補償制御信号出力回路ＣTHOUT0による第０補償制御信号ＳTH0の出力、(ｎ)第１補償制御信号出力回路ＣTHOUT1による第１補償制御信号ＳTH1の出力、(ｏ)第２補償制御信号出力回路ＣTHOUT2による第２補償制御信号ＳTH2の出力、(ｐ)第３９補償制御信号出力回路ＣTHOUT39による第３９補償制御信号ＳTH39の出力、のタイミングがそれぞれ示されている。そして、図２４では、各信号が付与または出力されている状態（Ｈｉｇｈ状態）が「１」、各信号が付与または出力されていない状態（Ｌｏｗ状態）が「０」で示されている。以下、図２４を参照しつつ、１フレームの表示に係る補償制御線駆動回路４THの動作について説明する。
【０２２８】
まず、時刻ｔ1では、一方および他方クロック信号線ＬCLKE，ＬCLKOによる一方および他方クロック信号ＳCLKE，ＳCLKOの交互の付与が開始される。
【０２２９】
時刻ｔ2では、制御部２からの信号に応じて、第０セット用ブロック回路ＢＬSET0へセット用セット信号ＳSSETが付与される。このとき、第０セット用ブロック回路ＢＬSET0が信号出力許可状態に設定される。
【０２３０】
時刻ｔ3では、一方クロック信号線ＬCLKEによる第０セット用ブロック回路ＢＬSET0への一方クロック信号ＳCLKEの付与に応答して、第０セット用ブロック回路ＢＬSET0から第０出力信号ＳSO0が出力され、該第０出力信号ＳSO0が第０セット用制御信号ＳSET0として第０補償制御信号出力回路ＣTHOUT0に対して出力される。このとき、第０補償制御信号出力回路ＣTHOUT0では、第０セット用制御信号ＳSET0の入力に応じて、第０補償制御信号ＳTH0の出力が開始される。また、このとき、第０出力信号ＳSO0がセット信号ＳSETとして第１セット用ブロック回路ＢＬSET1に入力されることで、第１セット用ブロック回路ＢＬSET1が信号出力許可状態に設定される。
【０２３１】
時刻ｔ3から時刻ｔ4に至る迄の期間では、他方クロック信号線ＬCLKOによる他方クロック信号ＳCLKOの付与と、一方クロック信号線ＬCLKEによる一方クロック信号ＳCLKEの付与とが繰り返される。このとき、第２〜１２セット用ブロック回路ＢＬSET2〜ＢＬSET12が順次に信号出力許可状態に設定されるとともに、第０〜１０セット用ブロック回路ＢＬSET0〜ＢＬSET10が順次に信号出力禁止状態に設定される。
【０２３２】
時刻ｔ4では、一方クロック信号線ＬCLKEによる第１２セット用ブロック回路ＢＬSET12への一方クロック信号ＳCLKEの付与に応答して、第１２セット用ブロック回路ＢＬSET12から第１２出力信号ＳSO12が出力され、該第１２出力信号ＳSO12が第１セット用制御信号ＳSET1として第１補償制御信号出力回路ＣTHOUT1に対して出力される。このとき、第１補償制御信号出力回路ＣTHOUT1では、第１セット用制御信号ＳSET1の入力に応じて、第１補償制御信号ＳTH1の出力が開始される。なお、このとき、第１２出力信号ＳSO12がセット信号ＳSETとして第１３セット用ブロック回路ＢＬSET13に入力されることで、第１３セット用ブロック回路ＢＬSET13が信号出力許可状態に設定される。
【０２３３】
時刻ｔ4から時刻ｔ5に至る迄の期間では、他方クロック信号線ＬCLKOによる他方クロック信号ＳCLKOの付与と、一方クロック信号線ＬCLKEによる一方クロック信号ＳCLKEの付与とが繰り返される。このとき、第１４〜２４セット用ブロック回路ＢＬSET14〜ＢＬSET24が順次に信号出力許可状態に設定されるとともに、第１２〜２２セット用ブロック回路ＢＬSET12〜ＢＬSET22が順次に信号出力禁止状態に設定される。
【０２３４】
時刻ｔ5では、一方クロック信号線ＬCLKEによる第２４セット用ブロック回路ＢＬSET24への一方クロック信号ＳCLKEの付与に応答して、第２４セット用ブロック回路ＢＬSET24から第２４出力信号ＳSO24が出力され、該第２４出力信号ＳSO24が第２セット用制御信号ＳSET2として第２補償制御信号出力回路ＣTHOUT2に対して出力される。このとき、第２補償制御信号出力回路ＣTHOUT2では、第２セット用制御信号ＳSET2の入力に応じて、第２補償制御信号ＳTH2の出力が開始される。なお、このとき、第２４出力信号ＳSO24がセット信号ＳSETとして第２５セット用ブロック回路ＢＬSET25に入力されることで、第２５セット用ブロック回路ＢＬSET25が信号出力許可状態に設定される。
【０２３５】
この後、他方クロック信号線ＬCLKOによる他方クロック信号ＳCLKOの付与と、一方クロック信号線ＬCLKEによる一方クロック信号ＳCLKEの付与とが繰り返されることで、第２６〜４７９セット用ブロック回路ＢＬSET26〜ＢＬSET479が順次に信号出力許可状態に設定されるとともに、第２４〜４７７セット用ブロック回路ＢＬSET24〜ＢＬSET477が順次に信号出力禁止状態に設定される。つまり、信号出力許可状態に設定されているセット用ブロック回路が、第０セット用ブロック回路ＢＬSET0側から第４７９セット用ブロック回路ＢＬSET479側へとシフトされていく。
【０２３６】
そして、第３６，４８，・・・，４６８セット用ブロック回路ＢＬSET36，ＢＬSET48，・・・，ＢＬSET468が、信号出力許可状態にそれぞれ設定されているタイミングにおいて、一方クロック信号線ＬCLKEによる各セット用ブロック回路ＢＬSET36，ＢＬSET48，・・・，ＢＬSET468への一方クロック信号ＳCLKEの付与が行われることで、各セット用制御信号ＳSET3，ＳSET4，・・・，ＳSET39が、各セット用ブロック回路ＢＬSET36，ＢＬSET48，・・・，ＢＬSET468から各補償制御信号出力回路ＣTHOUT3，ＣTHOUT4，・・・，ＣTHOUT39にそれぞれ出力される。その結果、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39による第０〜３９補償制御信号ＳTH0〜ＳTH39の出力が順次に開始される。
【０２３７】
例えば、時刻ｔ12では、第４６８セット用ブロック回路ＢＬSET468が、信号出力許可状態に設定されており、一方クロック信号線ＬCLKEによる第４６８セット用ブロック回路ＢＬSET468への一方クロック信号ＳCLKEの付与が行われることで、第３９セット用制御信号ＳSET39が、第４６８セット用ブロック回路ＢＬSET468から第３９補償制御信号出力回路ＣTHOUT39に出力される。このとき、第３９補償制御信号出力回路ＣTHOUT39からの第３９補償制御信号ＳTH39の出力が開始される。
【０２３８】
なお、図２４では、制御部２からの信号に応じた第４７９セット用ブロック回路ＢＬSET479へのリセット信号の付与の図示が省略されている。実際には、第４７９セット用ブロック回路ＢＬSET479からの出力信号ＳSO479がリセット信号ＳRESETとして、第４７８セット用ブロック回路ＢＬSET478に入力されて、第４７８セット用ブロック回路ＢＬSET478が信号出力禁止状態に設定された直後に、制御部２からの信号に応じて、第４７９セット用ブロック回路ＢＬSET479にリセット信号ＳRESETが付与される。このとき、第４７９セット用ブロック回路ＢＬSET479が信号出力禁止状態に設定される。
【０２３９】
また、時刻ｔ6では、制御部２からの信号に応じて、第０リセット用ブロック回路ＢＬRESET0へリセット用セット信号ＳRSETが付与される。このとき、第０リセット用ブロック回路ＢＬRESET0が信号出力許可状態に設定される。
【０２４０】
時刻ｔ7では、他方クロック信号線ＬCLKOによる第０リセット用ブロック回路ＢＬRESET0への他方クロック信号ＳCLKOの付与に応答して、第０リセット用ブロック回路ＢＬRESET0から第０出力信号ＳRO0が出力され、該第０出力信号ＳRO0が第０リセット用制御信号ＳRESET0として第０補償制御信号出力回路ＣTHOUT0に対して出力される。このとき、第０補償制御信号出力回路ＣTHOUT0では、第０リセット用制御信号ＳRESET0の入力に応じて、第０補償制御信号ＳTH0の出力が終了される。つまり、時刻ｔ3に開始された第０補償制御信号ＳTH0の出力が、時刻ｔ7で終了される。なお、このとき、第０出力信号ＳRO0がセット信号ＳSETとして第１リセット用ブロック回路ＢＬRESET1に入力されることで、第１リセット用ブロック回路ＢＬRESET1が信号出力許可状態に設定される。
【０２４１】
時刻ｔ7から時刻ｔ8に至る迄の期間では、一方クロック信号線ＬCLKEによる一方クロック信号ＳCLKEの付与と、他方クロック信号線ＬCLKOによる他方クロック信号ＳCLKOの付与とが繰り返される。このとき、第２〜１２リセット用ブロック回路ＢＬRESET1〜ＢＬRESET12が順次に信号出力許可状態に設定されるとともに、第０〜１０リセット用ブロック回路ＢＬRESET1〜ＢＬRESET12が順次に信号出力禁止状態に設定される。
【０２４２】
時刻ｔ8では、他方クロック信号線ＬCLKOによる第１２リセット用ブロック回路ＢＬRESET12への他方クロック信号ＳCLKOの付与に応答して、第１２リセット用ブロック回路ＢＬRESET12から第１２出力信号ＳRO12が出力され、該第１２出力信号ＳRO12が第１リセット用制御信号ＳRESET1として第１補償制御信号出力回路ＣTHOUT1に対して出力される。このとき、第１補償制御信号出力回路ＣTHOUT1では、第１リセット用制御信号ＳRESET1の入力に応じて、第１補償制御信号ＳTH1の出力が終了される。つまり、時刻ｔ4に開始された第１補償制御信号ＳTH1の出力が、時刻ｔ8で終了される。なお、このとき、第１２出力信号ＳRO12がセット信号ＳSETとして第１３リセット用ブロック回路ＢＬRESET13に入力されることで、第１３リセット用ブロック回路ＢＬRESET13が信号出力許可状態に設定される。
【０２４３】
時刻ｔ8から時刻ｔ9に至る迄の期間では、一方クロック信号線ＬCLKEによる一方クロック信号ＳCLKEの付与と、他方クロック信号線ＬCLKOによる他方クロック信号ＳCLKOの付与とが繰り返される。このとき、第１４〜２４リセット用ブロック回路ＢＬRESET14〜ＢＬRESET24が順次に信号出力許可状態に設定されるとともに、第１２〜２２セット用ブロック回路ＢＬRESET12〜ＢＬRESET22が順次に信号出力禁止状態に設定される。
【０２４４】
時刻ｔ9では、他方クロック信号線ＬCLKOによる第２４リセット用ブロック回路ＢＬRESET24への他方クロック信号ＳCLKOの付与に応答して、第２４リセット用ブロック回路ＢＬRESET24から第２４出力信号ＳRO24が出力され、該第２４出力信号ＳRO24が第２リセット用制御信号ＳRESET2として第２補償制御信号出力回路ＣTHOUT2に対して出力される。このとき、第２補償制御信号出力回路ＣTHOUT2では、第２リセット用制御信号ＳRESET2の入力に応じて、第２補償制御信号ＳTH2の出力が終了される。つまり、時刻ｔ5に開始された第２補償制御信号ＳTH2の出力が、時刻ｔ9で終了される。なお、このとき、第２４出力信号ＳRO24がセット信号ＳSETとして第２５リセット用ブロック回路ＢＬRESET25に入力されることで、第２５リセット用ブロック回路ＢＬRESET25が信号出力許可状態に設定される。
【０２４５】
この後、一方クロック信号線ＬCLKEによる一方クロック信号ＳCLKEの付与と、他方クロック信号線ＬCLKOによる他方クロック信号ＳCLKOの付与とが繰り返されることで、第２６〜４７９リセット用ブロック回路ＢＬRESET26〜ＢＬRESET479が順次に信号出力許可状態に設定されるとともに、第２４〜４７７リセット用ブロック回路ＢＬRESET24〜ＢＬSET477が順次に信号出力禁止状態に設定される。つまり、信号出力禁止状態に設定されているリセット用ブロック回路が、第０リセット用ブロック回路ＢＬRESET0側から第４７９リセット用ブロック回路ＢＬRESET479側へとシフトされていく。
【０２４６】
そして、第３６，４８，・・・，４６８リセット用ブロック回路ＢＬRESET36，ＢＬRESET48，・・・，ＢＬRESET468が、信号出力許可状態にそれぞれ設定されているタイミングにおいて、他方クロック信号線ＬCLKOによる各リセット用ブロック回路ＢＬRESET36，ＢＬRESET48，・・・，ＢＬRESET468への他方クロック信号ＳCLKOの付与が行われることで、各リセット用制御信号ＳRESET3，ＳRESET4，・・・，ＳRESET39が、各リセット用ブロック回路ＢＬRESET36，ＢＬRESET48，・・・，ＢＬRESET468から各補償制御信号出力回路ＣTHOUT3，ＣTHOUT4，・・・，ＣTHOUT39にそれぞれ出力される。その結果、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39による第０〜３９補償制御信号ＳTH0〜ＳTH39の出力が順次に終了される。
【０２４７】
例えば、時刻ｔ13では、第４６８リセット用ブロック回路ＢＬRESET468が、信号出力許可状態に設定されており、他方クロック信号線ＬCLKOによる第４６８リセット用ブロック回路ＢＬRESET468への他方クロック信号ＳCLKOの付与が行われることで、第３９リセット用制御信号ＳRESET39が、第４６８リセット用ブロック回路ＢＬRESET468から第３９補償制御信号出力回路ＣTHOUT39に出力される。このとき、第３９補償制御信号出力回路ＣTHOUT39からの第３９補償制御信号ＳTH39の出力が終了される。
【０２４８】
なお、図２４では、制御部２からの信号に応じた第４７９リセット用ブロック回路ＢＬRESET479へリセット信号の付与の図示が省略されている。実際には、第４７９リセット用ブロック回路ＢＬRESET479からの出力信号ＳRO479がリセット信号ＳRESETとして、第４７８リセット用ブロック回路ＢＬRESET478に入力されて、第４７８リセット用ブロック回路ＢＬRESET478が信号出力禁止状態に設定された直後に、制御部２からの信号に応じて、第４７９リセット用ブロック回路ＢＬRESET479にリセット信号ＳRESETが付与される。このとき、第４７９リセット用ブロック回路ＢＬRESET479が信号出力禁止状態に設定される。
【０２４９】
このようにして、第０〜３９補償制御信号出力回路ＣTHOUT0〜ＣTHOUT39から、時間的に同じ幅の第０〜３９補償制御信号ＳTH0〜ＳTH39が、少しずつずれたタイミングで出力される。ここで言う第０〜３９補償制御信号ＳTH0〜ＳTH39の時間的な幅は、第ｍ補償制御信号出力回路ＣTHOUTmからの第ｍ補償制御信号ＳTHmの出力が維持されている期間のことを表している。
【０２５０】
そして、上述したような時刻ｔ1〜ｔ13における補償制御線駆動回路４THの動作が繰り返されることで、有機ＥＬ表示部３０において出力画像信号に応じた動画像が表示される。
【０２５１】
補償制御線駆動回路４THでは、第１２ｍセット用ブロック回路ＢＬSET12m（ｍは０〜３９の整数）のクロック信号端子部ＴINによる一方クロック信号ＳCLKEの受け付けと、第１２ｍリセット用ブロック回路ＢＬRESET12mのクロック信号端子部ＴINによる他方クロック信号ＳCLKOの受け付けとが順次に行われる。つまり、第１２ｍセット用ブロック回路ＢＬSET12mのクロック信号端子部ＴINによる一方クロック信号ＳCLKEの受け付けと、第１２ｍリセット用ブロック回路ＢＬRESET12mのクロック信号端子部ＴINによる他方クロック信号ＳCLKOの受け付けとが異なるタイミングで行われる。
【０２５２】
このため、第１２ｍセット用ブロック回路ＢＬSET12mによる第ｍセット用制御信号ＳSETmの出力と、第１２ｍリセット用ブロック回路ＢＬRESET12mによる第ｍリセット用制御信号ＳRESETmの出力とが順次に行われる。その結果、第ｍ補償制御信号出力回路ＣTHOUTmに対して、第ｍセット用制御信号ＳSETmと、第ｍリセット用制御信号ＳRESETmとが同時に入力されない。つまり、第ｍ補償制御信号出力回路ＣTHOUTmに対して第ｍセット用制御信号ＳSETmが入力されるタイミングと、第ｍ補償制御信号出力回路ＣTHOUTmに対して第ｍリセット用制御信号ＳRESETmが入力されるタイミングとの位相がずれている。したがって、第ｍ補償制御信号出力回路ＣTHOUTmにおいて、いわゆる貫通電流が流れず、消費電力の抑制を図られる。
【０２５３】
ところで、第ｍ補償制御信号ＳTHmが出力される時間的な幅については、第０セット用ブロック回路ＢＬSET0にセット用セット信号ＳSSETが付与されてから、第０リセット用ブロック回路ＢＬRESET0にリセット用セット信号ＳRSETが付与される迄の期間に相当する。このため、１フレーム分の画像の表示時には、第ｍ補償制御信号ＳTHmが出力される時間的な幅が一定となる。
【０２５４】
しかしながら、各フレームの画像を表示する際に、制御部２によって、第０セット用ブロック回路ＢＬSET0にセット用セット信号ＳSSETが付与されてから、第０リセット用ブロック回路ＢＬRESET0にリセット用セット信号ＳRSETが付与される迄の期間が調整されることで、第ｍ補償制御信号ＳTHmが出力される時間的な幅が適宜変更される。
【０２５５】
なお、第ｍ補償制御信号ＳTHmについては、第１２ｍセット用ブロック回路ＢＬSET12mに一方クロック信号ＳCLKEが入力されるタイミングで、第ｍ補償制御信号ＳTHmの出力が開始され、第１２ｍリセット用ブロック回路ＢＬRESET12mに他方クロック信号ＳCLKOが入力されるタイミングで、第ｍ補償制御信号ＳTHmの出力が終了される。このため、第ｍ補償制御信号ＳTHmが出力される時間的な幅は、第１クロック入力状態が開始されるタイミングから、その直後に第２クロック入力状態が開始されるタイミング迄の時間間隔の奇数倍の時間となる。
【０２５６】
以上のように、本実施形態に係る補償制御線駆動回路４THでは、第ｎセット用ブロック回路ＢＬSETn（ｎは０〜４７９の整数）において、トランジスタＴｒ１が導通状態に設定され、且つトランジスタＴｒ２が電流が流れない状態に設定されることで、第ｎ出力信号ＳSETnが出力され得る信号出力許可状態と、トランジスタＴｒ２が導通状態に設定され、且つトランジスタＴｒ１が非導通状態に設定されることで、第ｎ出力信号ＳSETnが出力されない信号出力禁止状態とに順次に設定される。このため、第ｎセット用ブロック回路ＢＬSETnにおける貫通電流の発生が抑制され、消費電力の増大が抑制される。
【０２５７】
また、第ｎリセット用ブロック回路ＢＬRESETn（ｎは０〜４７９の整数）、および第ｍ補償制御信号出力回路ＣTHOUTm（ｍは０〜３９の整数）においても、信号出力許可状態と、信号出力禁止状態とに順次に設定される。このため、第ｎリセット用ブロック回路ＢＬRESETn、および第ｍ補償制御信号出力回路ＣTHOUTmにおける貫通電流の発生が抑制され、消費電力の増大が抑制される。したがって、本実施形態に係る補償制御線駆動回路４THでは、消費電力の増大が抑制されつつ、トランジスタに付与される電位の状態が切り替えられることで、比較的自由度の高い出力信号の出力制御が行われる。
【０２５８】
＜(4-4)電源線駆動回路の概略構成＞
図２５は、電源線駆動回路４DDの概略構成を示す模式図である。図２５で示されるように、電源線駆動回路４DDは、高電位用シフトレジスタ回路ＳＲVH、ＧＮＤ用シフトレジスタ回路ＳＲGND、低電位用シフトレジスタ回路ＳＲVL、および第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39を備えて構成される。
【０２５９】
高電位用シフトレジスタ回路ＳＲVHは、有機ＥＬ表示部３０の水平ラインの本数（ここでは４８０本）の３分の１に対応する１６０段の第０〜１５９ブロック回路（以下「高電位用ブロック回路」と称する）ＢＬVH0〜ＢＬVH159を備えて構成される。この高電位用シフトレジスタ回路ＳＲVHでは、制御部２からの信号に応じて１段目の第０高電位用ブロック回路ＢＬVH0に対してセット信号ＳSETが入力されると、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159から順次に高電位(ＶＨ)の出力信号が出力される。そして、第１５９高電位用ブロック回路ＢＬVH159から出力信号が出力された後に、制御部２からの信号に応じて第１５９高電位用ブロック回路ＢＬVH159に対してリセット信号ＳRESETが入力されることで、高電位用シフトレジスタ回路ＳＲVHの１回の駆動が終了する。
【０２６０】
また、この高電位用シフトレジスタ回路ＳＲVHでは、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちの４段おきの高電位用ブロック回路から出力される出力信号が、各電源電位出力回路ＣDDOUT0〜ＣDDOUT39に対して入力される。具体的には、４ｍ＋１番目（ｍは０〜３９の整数）の第４ｍ高電位用ブロック回路ＢＬVH4mから出力される出力信号が、第ｍ高電位出力制御信号ＳVHenablemとして、ｍ＋１番目の第ｍ電源電位出力回路ＣDDOUTmに対して入力される。ここで、第ｍ高電位出力制御信号ＳVHenablemは、第ｍ電源電位出力回路ＣDDOUTmによって第ｍ水平ライン群３０BLmの電源線ＬVDDに付与される電位(Ｖddm)を、高電位(ＶＨ、ここでは正の値)に設定するための制御信号である。
【０２６１】
つまり、第４ｍ高電位用ブロック回路ＢＬVH4mが、第ｍ電源電位出力回路ＣDDOUTmが高電位(ＶＨ)の電源電位を第ｍ水平ライン群３０BLmの電源線ＬVDDに印加する状態に設定するための第ｍ高電位出力制御信号ＳVHenablemを、第ｍ電源電位出力回路ＣDDOUTmに対して出力する。別の観点から言えば、第ｍ電源電位出力回路ＣDDOUTmは、第ｍ高電位出力制御信号ＳVHenablemの入力に応じて、高電位(ＶＨ)の出力信号を出力する。なお、本実施形態の電源線駆動回路４DDでは、第ｍ高電位出力制御信号ＳVHenablemが、本発明の第１制御信号に相当し、第ｍ電源電位出力回路ＣDDOUTmが、本発明の出力回路に相当し、高電位(ＶＨ)の出力信号が、本発明の第１出力信号に相当する。
【０２６２】
ＧＮＤ用シフトレジスタ回路ＳＲGNDは、高電位用シフトレジスタ回路ＳＲVHと同様に、有機ＥＬ表示部３０の水平ラインの本数（ここでは４８０本）の３分の１に対応する１６０段の第０〜１５９ブロック回路（以下「ＧＮＤ用ブロック回路」と称する）ＢＬGND0〜ＢＬGND159を備えて構成される。このＧＮＤ用シフトレジスタ回路ＳＲGNDでは、制御部２からの信号に応じて１段目のＧＮＤ用ブロック回路ＢＬGND0に対してセット信号ＳSETが入力されると、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159から順次に出力信号が出力される。そして、第１５９ＧＮＤ用ブロック回路ＢＬGND159から出力信号が出力された後に、制御部２からの信号に応じて第１５９ＧＮＤ用ブロック回路ＢＬGND159に対してリセット信号ＳRESETが入力されることで、ＧＮＤ用シフトレジスタ回路ＳＲGNDの１回の駆動が終了する。
【０２６３】
また、このＧＮＤ用シフトレジスタ回路ＳＲGNDでは、高電位用シフトレジスタ回路ＳＲVHと同様に、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうちの４段おきのＧＮＤ用ブロック回路から出力される出力信号が、各電源電位出力回路ＣDDOUT0〜ＣDDOUT39に対して入力される。具体的には、４ｍ＋１番目（ｍは０〜３９の整数）の第４ｍＧＮＤ用ブロック回路ＢＬGND4mから出力される出力信号が、第ｍＧＮＤ出力制御信号Ｓ0enableXmとして、ｍ＋１番目の第ｍ電源電位出力回路ＣDDOUTmに対して入力される。ここで、第ｍＧＮＤ出力制御信号Ｓ0enableXmは、第ｍ電源電位出力回路ＣDDOUTmによって第ｍ水平ライン群３０BLmの電源線ＬVDDに付与される電位(Ｖddm)を、基準電位(ＧＮＤ、ここでは０Ｖ)に設定するための制御信号である。
【０２６４】
つまり、第４ｍＧＮＤ用ブロック回路ＢＬGND4mが、第ｍ電源電位出力回路ＣDDOUTmが基準電位(ＧＮＤ)の電源電位を第ｍ水平ライン群３０BLmの電源線ＬVDDに印加する状態に設定するための第ｍＧＮＤ出力制御信号Ｓ0enableXmを、第ｍ電源電位出力回路ＣDDOUTmに対して出力する。別の観点から言えば、第ｍ電源電位出力回路ＣDDOUTmは、第ｍＧＮＤ出力制御信号Ｓ0enableXmの入力に応じて、基準電位(ＧＮＤ)の出力信号を出力する。なお、本実施形態の電源線駆動回路４DDでは、第ｍＧＮＤ出力制御信号Ｓ0enableXmが、本発明の第２制御信号に相当し、基準電位(ＧＮＤ)の出力信号が、本発明の第２出力信号に相当する。
【０２６５】
低電位用シフトレジスタ回路ＳＲVLは、高電位用シフトレジスタ回路ＳＲVHおよびＧＮＤ用シフトレジスタ回路ＳＲGNDと同様に、有機ＥＬ表示部３０の水平ラインの本数（ここでは４８０本）の３分の１に対応する１６０段の第０〜１５９ブロック回路（以下「低電位用ブロック回路」と称する）ＢＬVL0〜ＢＬVL159を備えて構成される。この低電位用シフトレジスタ回路ＳＲVLでは、制御部２からの信号に応じて１段目の第０低電位用ブロック回路ＢＬVL0に対してセット信号ＳSETが入力されると、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159が、順次に出力信号を出力する。そして、第１５９低電位用ブロック回路ＢＬVL159から出力信号が出力された後に、制御部２からの信号に応じて第１５９低電位用ブロック回路ＢＬVL159に対してリセット信号ＳRESETが入力されることで、低電位用シフトレジスタ回路ＳＲVLの１回の駆動が終了する。
【０２６６】
また、この低電位用シフトレジスタ回路ＳＲVLでは、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうちの４段おきの低電位用ブロック回路から出力される出力信号が、各電源電位出力回路ＣDDOUT0〜ＣDDOUT39に対して入力される。具体的には、４ｍ＋１番目（ｍは０〜３９の整数）の第４ｍ低電位用ブロック回路ＢＬVL4mから出力される出力信号が、第ｍ低電位出力制御信号ＳVLenablemとして、ｍ＋１番目の第ｍ電源電位出力回路ＣDDOUTmに対して入力される。ここで、第ｍ低電位出力制御信号ＳVLenablemは、第ｍ電源電位出力回路ＣDDOUTmによって第ｍ水平ライン群３０BLmの電源線ＬVDDに付与される電位(Ｖddm)を、低電位(ＶＬ、ここでは負の値)に設定するための制御信号である。
【０２６７】
つまり、第４ｍ低電位用ブロック回路ＢＬVL4mが、第ｍ電源電位出力回路ＣDDOUTmが低電位(ＶＬ)の電源電位を印加する状態に設定するための第ｍ低電位出力制御信号ＳVLenablemを、第ｍ電源電位出力回路ＣDDOUTmに対して出力する。別の観点から言えば、第ｍ電源電位出力回路ＣDDOUTmは、第ｍ低電位出力制御信号ＳVLenablemの入力に応じて、低電位(ＶＬ)の出力信号を出力する。なお、本実施形態の電源線駆動回路４DDでは、第ｍ低電位出力制御信号ＳVLenablemが、本発明の第３制御信号に相当し、低電位(ＶＬ)の出力信号が、本発明の第３出力信号に相当する。
【０２６８】
第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39は、第０〜３９水平ライン群３０BL0〜３０BL39に対して、１対１で対応するように設けられている。具体的には、第ｍ電源電位出力回路ＣDDOUTm（ｍは０〜３９の整数）が、ｍ＋１番目の第ｍ水平ライン群３０BLmに含まれる各電源線ＬVDDに対して電位(Ｖddm)の出力信号を出力するように構成されている。そして、各電源電位出力回路ＣDDOUTmでは、第１２ｍ高電位用ブロック回路ＢＬVH12mからの第ｍ高電位出力制御信号ＳVHenablemの入力に応じて、他の電位の出力信号の出力が終了されるとともに、高電位(ＶＨ)の出力信号の出力が開始される。また、第１２ｍＧＮＤ用ブロック回路ＢＬGND12mからの第ｍＧＮＤ出力制御信号Ｓ0enableXmの入力に応じて、他の電位の出力信号の出力が終了されるとともに、基準電位(ＧＮＤ)の出力信号の出力が開始される。更に、第１２ｍ低電位用ブロック回路ＢＬVL12mからの第ｍ低電位出力制御信号ＳVLenablemの入力に応じて、他の電位の出力信号の出力が終了されるとともに、低電位(ＶＬ)の出力信号の出力が開始される。
【０２６９】
詳細には、高電位用シフトレジスタ回路ＳＲVHを構成する第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159が順次に第０〜１５９高電位出力制御信号ＳVHenablemを出力する。このため、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39に対して、順次に第０〜３９高電位出力制御信号ＳVHenable0〜ＳVHenable39が入力される。その結果、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39による第０〜３９水平ライン群３０BL0〜３０BL39に対する他の電位の出力信号の出力が順次に終了されるとともに、高電位(ＶＨ)の出力信号の出力が順次に開始される。
【０２７０】
また、ＧＮＤ用シフトレジスタ回路ＳＲGNDを構成する第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159が順次に第０〜１５９ＧＮＤ出力制御信号Ｓ0enableXmを出力する。このため、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39に対して、順次に第０〜３９ＧＮＤ出力制御信号Ｓ0enableX0〜Ｓ0enableX39が入力される。その結果、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39による第０〜３９水平ライン群３０BL0〜３０BL39に対する他の電位の出力信号の出力が順次に終了されるとともに、基準電位(ＧＮＤ)の出力信号の出力が順次に開始される。
【０２７１】
更に、低電位用シフトレジスタ回路ＳＲVLを構成する第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159が順次に第０〜１５９低電位出力制御信号ＳVLenablemを出力する。このため、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39に対して、順次に第０〜３９低電位出力制御信号ＳVLenable0〜ＳVLenable39が入力される。その結果、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39による第０〜３９水平ライン群３０BL0〜３０BL39に対する他の電位の出力信号の出力が順次に終了されるとともに、低電位(ＶＬ)の出力信号の出力が順次に開始される。
【０２７２】
図２６は、電源線ＬVDDに付与される電源電位(Ｖdd)の波形を例示する図である。図２６で示されるように、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39による第０〜３９水平ライン群３０BL0〜３０BL39に対する低電位(ＶＬ)の出力信号の出力が少しずつずれたタイミング（時刻ｔa0，ｔa1，ｔa2，・・・）で順次に開始される。そして、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39による第０〜３９水平ライン群３０BL0〜３０BL39に対する基準電位(ＧＮＤ)の出力信号の出力が少しずつずれたタイミング（時刻ｔc0，ｔc1，ｔc2，・・・）で順次に開始される。更に、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39による第０〜３９水平ライン群３０BL0〜３０BL39に対する高電位(ＶＨ)の出力信号の出力が少しずつずれたタイミング（時刻ｔe0，ｔe1，ｔe2，・・・）で順次に開始される。
【０２７３】
このような駆動により、有機ＥＬ表示部３０において、隣接して配置される水平ライン群の各電源線ＬVDDに対して同時に同電位が付与される。そして、電源線ＬVDDに同電位が付与されている水平ライン群が、有機ＥＬ表示部３０の上部から下部に向けて順次にシフトしていく。
【０２７４】
＜(4-5)電源線駆動回路の構成＞
図２７は、電源線駆動回路４DDの構成を示す模式図である。上述したように、電源線駆動回路４DDは、高電位用シフトレジスタ回路ＳＲVH、ＧＮＤ用シフトレジスタ回路ＳＲGND、低電位用シフトレジスタ回路ＳＲVL、および第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39を備えて構成される。
【０２７５】
図２７で示されるように、高電位用シフトレジスタ回路ＳＲVHを構成する各高電位用ブロック回路ＢＬVH0〜ＢＬVH159は、それぞれセット端子部ＴSET、リセット端子部ＴRESET、および出力端子部ＴOUTを有して構成される。
【０２７６】
高電位用シフトレジスタ回路ＳＲVHでは、セット端子部ＴSETは、セット信号ＳSETを受け付けて、第Ｎ高電位用ブロック回路ＢＬVHN（Ｎは０〜１５９の整数）を構成する所定の素子に対してセット信号ＳSETを付与する部分である。また、リセット端子部ＴRESETは、リセット信号ＳRESETを受け付けて、第Ｎ高電位用ブロック回路ＢＬVHNを構成する所定の素子に対してリセット信号ＳRESETを付与する部分である。更に、出力端子部ＴOUTは、第Ｎ高電位用ブロック回路ＢＬVHNから第Ｎ出力信号ＳHONを出力する部分である。
【０２７７】
また、第Ｎ高電位用ブロック回路ＢＬVHNは、セット端子部ＴSETへのセット信号ＳSETの入力に応じて、第Ｎ出力信号ＳHONの出力が許可された状態（信号出力許可状態）に設定される。そして、第Ｎ高電位用ブロック回路ＢＬVHNでは、信号出力許可状態に設定されている場合に、所定のクロック信号の入力に応じて、第Ｎ出力信号ＳHONが出力端子部ＴOUTから出力される。また、第４ｍ高電位用ブロック回路ＢＬVH4m（ｍは０〜３９の整数）から出力される第４ｍ出力信号ＳHO4mが、第ｍ高電位出力制御信号ＳVHenablemとして、第ｍ電源電位出力回路ＣDDOUTmに対して出力される。
【０２７８】
また、第Ｎ高電位用ブロック回路ＢＬVHNは、リセット端子部ＴRESETへのリセット信号ＳRESETの入力に応じて、第Ｎ出力信号ＳHONの出力が禁止された状態（信号出力禁止状態）に設定される。そして、第Ｎ高電位用ブロック回路ＢＬVHNでは、信号出力禁止状態に設定されている場合には、所定のクロック信号の入力の有無に拘わらず、第Ｎ出力信号ＳHONが出力端子部ＴOUTから出力されない。
【０２７９】
更に、高電位用シフトレジスタ回路ＳＲVHでは、各セット端子部ＴSET、各リセット端子部ＴRESET、および各出力端子部ＴOUTは、上述したセット用シフトレジスタ回路ＳＲSETと同様に、以下のように電気的に接続される。
【０２８０】
第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちのパネル部３の上部側の端部に配列されている第０高電位用ブロック回路ＢＬVH0のリセット端子部ＴRESETが、第０高電位用ブロック回路ＢＬVH0の次に配列されている第１高電位用ブロック回路ＢＬVH1の出力端子部ＴOUTに対して電気的に接続されている。
【０２８１】
また、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちのパネル部３の下部側の端部に配列されている第１５９高電位用ブロック回路ＢＬVH159のセット端子部ＴSETが、第１５９高電位用ブロック回路ＢＬVH159の前に配列されている第１５８高電位用ブロック回路ＢＬVH158の出力端子部ＴOUTに対して電気的に接続されている。
【０２８２】
更に、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちの両端の第０および第１５９高電位用ブロック回路ＢＬVH0，ＢＬVH159を除く、各高電位用ブロック回路ＢＬVH1〜ＢＬVH158では、それぞれ、セット端子部ＴSETが、前に配列されている高電位用ブロック回路ＢＬVH0〜ＢＬVH157の出力端子部ＴOUTに対して電気的に接続され、且つリセット端子部ＴRESETが、次に配列されている高電位用ブロック回路ＢＬVH2〜ＢＬVH159の出力端子部ＴOUTに対して電気的に接続されている。
【０２８３】
なお、本実施形態の高電位用シフトレジスタ回路ＳＲVHについては、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちのパネル部３の上部側の端部が、本発明の第１の一端に相当し、パネル部３の下部側の端部が、本発明の第１の他端に相当する。
【０２８４】
また、図２７で示されるように、ＧＮＤ用シフトレジスタ回路ＳＲGNDを構成する各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159は、各高電位用ブロック回路ＢＬVH0〜ＢＬVH159と同様に、それぞれセット端子部ＴSET、リセット端子部ＴRESET、および出力端子部ＴOUTを有して構成される。
【０２８５】
ＧＮＤ用シフトレジスタ回路ＳＲGNDでは、高電位用シフトレジスタ回路ＳＲVHと同様に、セット端子部ＴSETは、セット信号ＳSETを受け付けて、第ＮＧＮＤ用ブロック回路ＢＬGNDN（Ｎは０〜１５９の整数）を構成する所定の素子に対してセット信号ＳSETを付与する部分である。また、リセット端子部ＴRESETは、リセット信号ＳRESETを受け付けて、第ＮＧＮＤ用ブロック回路ＢＬGNDNを構成する所定の素子に対してリセット信号ＳRESETを付与する部分である。更に、出力端子部ＴOUTは、第ＮＧＮＤ用ブロック回路ＢＬGNDNから第Ｎ出力信号ＳGONを出力する部分である。
【０２８６】
また、第ＮＧＮＤ用ブロック回路ＢＬGNDNは、セット端子部ＴSETへのセット信号ＳSETの入力に応じて、第Ｎ出力信号ＳGONの出力が許可された状態（信号出力許可状態）に設定される。そして、第ＮＧＮＤ用ブロック回路ＢＬGNDNでは、信号出力許可状態に設定されている場合に、所定のクロック信号の入力に応じて、第Ｎ出力信号ＳGONが出力端子部ＴOUTから出力される。また、第４ｍＧＮＤ用ブロック回路ＢＬGND4m（ｍは０〜３９の整数）から出力される第４ｍ出力信号ＳGO4mが、第ｍＧＮＤ出力制御信号Ｓ0enableXmとして、第ｍ電源電位出力回路ＣDDOUTmに対して出力される。
【０２８７】
また、第ＮＧＮＤ用ブロック回路ＢＬGNDNは、リセット端子部ＴRESETへのリセット信号ＳRESETの入力に応じて、第Ｎ出力信号ＳGONの出力が禁止された状態（信号出力禁止状態）に設定される。そして、第ＮＧＮＤ用ブロック回路ＢＬGNDNでは、信号出力禁止状態に設定されている場合には、所定のクロック信号の入力の有無に拘わらず、第Ｎ出力信号ＳGONが出力端子部ＴOUTから出力されない。
【０２８８】
更に、ＧＮＤ用シフトレジスタ回路ＳＲGNDでは、各セット端子部ＴSET、各リセット端子部ＴRESET、および各出力端子部ＴOUTは、上述した高電位用シフトレジスタ回路ＳＲVHと同様に、以下のように電気的に接続される。
【０２８９】
第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうちのパネル部３の上部側の端部に配列されている第０ＧＮＤ用ブロック回路ＢＬGND0のリセット端子部ＴRESETが、第０ＧＮＤ用ブロック回路ＢＬGND0の次に配列されている第１ＧＮＤ用ブロック回路ＢＬGND1の出力端子部ＴOUTに対して電気的に接続されている。
【０２９０】
また、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうちのパネル部３の下部側の端部に配列されている第１５９ＧＮＤ用ブロック回路ＢＬGND159のセット端子部ＴSETが、第１５９ＧＮＤ用ブロック回路ＢＬGND159の前に配列されている第１５８ＧＮＤ用ブロック回路ＢＬGND158の出力端子部ＴOUTに対して電気的に接続されている。
【０２９１】
更に、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうちの両端の第０および第１５９ＧＮＤ用ブロック回路ＢＬGND0，ＢＬGND159を除く、各ＧＮＤ用ブロック回路ＢＬGND1〜ＢＬGND158では、それぞれ、セット端子部ＴSETが、前に配列されているＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND157の出力端子部ＴOUTに対して電気的に接続され、且つリセット端子部ＴRESETが、次に配列されているＧＮＤ用ブロック回路ＢＬGND2〜ＢＬGND159の出力端子部ＴOUTに対して電気的に接続されている。
【０２９２】
なお、本実施形態のＧＮＤ用シフトレジスタ回路ＳＲGNDについては、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうちのパネル部３の上部側の端部が、本発明の第２の一端に相当し、パネル部３の下部側の端部が、本発明の第２の他端に相当する。
【０２９３】
また、第Ｎ低電位用ブロック回路ＢＬVLNは、セット端子部ＴSETへのセット信号ＳSETの入力に応じて、第Ｎ出力信号ＳLONの出力が許可された状態（信号出力許可状態）に設定される。そして、第Ｎ低電位用ブロック回路ＢＬVLNでは、信号出力許可状態に設定されている場合に、所定のクロック信号の入力に応じて、第Ｎ出力信号ＳLONが出力端子部ＴOUTから出力される。また、第４ｍ低電位用ブロック回路ＢＬVL4m（ｍは０〜３９の整数）から出力される第４ｍ出力信号ＳLO4mが、第ｍ低電位出力制御信号ＳVLenablemとして、第ｍ電源電位出力回路ＣDDOUTmに対して出力される。
【０２９４】
また、第Ｎ低電位用ブロック回路ＢＬVLNは、リセット端子部ＴRESETへのリセット信号ＳRESETの入力に応じて、第Ｎ出力信号ＳLONの出力が禁止された状態（信号出力禁止状態）に設定される。そして、第Ｎ低電位用ブロック回路ＢＬVLNでは、信号出力禁止状態に設定されている場合には、所定のクロック信号の入力の有無に拘わらず、第Ｎ出力信号ＳLONが出力端子部ＴOUTから出力されない。
【０２９５】
更に、低電位用シフトレジスタ回路ＳＲVLでは、各セット端子部ＴSET、各リセット端子部ＴRESET、および各出力端子部ＴOUTは、上述した高電位用シフトレジスタ回路ＳＲVHと同様に、以下のように電気的に接続される。
【０２９６】
第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうちのパネル部３の上部側の端部に配列されている第０低電位用ブロック回路ＢＬVL0のリセット端子部ＴRESETが、第０低電位用ブロック回路ＢＬVL0の次に配列されている第１低電位用ブロック回路ＢＬVL1の出力端子部ＴOUTに対して電気的に接続されている。
【０２９７】
また、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうちのパネル部３の下部側の端部に配列されている第１５９低電位用ブロック回路ＢＬVL159のセット端子部ＴSETが、第１５９低電位用ブロック回路ＢＬVl159の前に配列されている第１５８低電位用ブロック回路ＢＬVL158の出力端子部ＴOUTに対して電気的に接続されている。
【０２９８】
更に、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうちの両端の第０および第１５９低電位用ブロック回路ＢＬVL0，ＢＬVL159を除く、各低電位用ブロック回路ＢＬVL1〜ＢＬVL158では、それぞれ、セット端子部ＴSETが、前に配列されている低電位用ブロック回路ＢＬVL0〜ＢＬVL157の出力端子部ＴOUTに対して電気的に接続され、且つリセット端子部ＴRESETが、次に配列されている低電位用ブロック回路ＢＬVL2〜ＢＬVL159の出力端子部ＴOUTに対して電気的に接続されている。
【０２９９】
なお、本実施形態の低電位用シフトレジスタ回路ＳＲVLについては、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうちのパネル部３の上部側の端部が、本発明の第３の一端に相当し、パネル部３の下部側の端部が、本発明の第３の他端に相当する。
【０３００】
また、図２７で示されるように、第ｍ電源電位出力回路ＣDDOUTmは、それぞれ高電位用端子部ＴSH、ＧＮＤ用端子部ＴSG、低電位用端子部ＴSL、高電位入力端子部ＴVH、ＧＮＤ入力端子部ＴGND、低電位入力端子部ＴVL、および出力端子部ＴDDを有して構成される。
【０３０１】
高電位用端子部ＴSHは、第４ｍ高電位用ブロック回路ＢＬVH4mから出力される第ｍ高電位出力制御信号ＳVHenablemを受け付けて、第ｍ電源電位出力回路ＣDDOUTmを構成する所定の素子に対して第ｍ高電位出力制御信号ＳVHenablemを付与する部分である。また、ＧＮＤ用端子部ＴSGは、第４ｍＧＮＤ用ブロック回路ＢＬGND4mから出力される第ｍＧＮＤ出力制御信号Ｓ0enableXmを受け付けて、第ｍ電源電位出力回路ＣDDOUTmを構成する所定の素子に対して第ｍＧＮＤ出力制御信号Ｓ0enableXmを付与する部分である。更に、低電位用端子部ＴSLは、第４ｍ低電位用ブロック回路ＢＬVL4mから出力される第ｍ低電位出力制御信号ＳVLenablemを受け付けて、第ｍ電源電位出力回路ＣDDOUTmを構成する所定の素子に対して第ｍ低電位出力制御信号ＳVLenablemを付与する部分である。
【０３０２】
また、高電位入力端子部ＴVHは、電源回路６から供給される高電位(ＶＨ)を受け付けて、第ｍ電源電位出力回路ＣDDOUTmを構成する所定の素子に対して高電位(ＶＨ)を付与する部分である。また、ＧＮＤ入力端子部ＴGNDは、電源回路６から供給される基準電位(ＧＮＤ、ここでは０Ｖ)を受け付けて、第ｍ電源電位出力回路ＣDDOUTmを構成する所定の素子に対して基準電位(ＧＮＤ)を付与する部分である。また、低電位入力端子部ＴVLは、電源回路６から供給される低電位(ＶＬ)を受け付けて、第ｍ電源電位出力回路ＣDDOUTmを構成する所定の素子に対して低電位(ＶＬ)を付与する部分である。そして、第ｍ電源電位出力回路ＣDDOUTmの出力端子部ＴDDは、第ｍ水平ライン群３０BLmに含まれる電源線ＬVDDに対して、電位（Ｖddm）を付与する。
【０３０３】
この第ｍ電源電位出力回路ＣDDOUTmによって電源線ＬVDDに対して付与される電位（Ｖddm）は、第ｍ高電位出力制御信号ＳVHenablemの入力に応じて、高電位入力端子部ＴVHから供給される高電位(ＶＨ)となる。また、この電位（Ｖddm）は、第ｍＧＮＤ出力制御信号Ｓ0enableXmの入力に応じて、ＧＮＤ入力端子部ＴGNDから供給される基準電位(ＧＮＤ)となる。更に、この電位（Ｖddm）は、第ｍ低電位出力制御信号ＳVLenablemの入力に応じて、低電位入力端子部ＴVLから供給される低電位(ＶＬ)となる。
【０３０４】
そして、図１６を示して説明した貫通電流の発生の抑制が可能なブロック回路ＢＬYの構成が、高電位用シフトレジスタ回路ＳＲVHの各高電位用ブロック回路ＢＬVH0〜ＢＬVH159、ＧＮＤ用シフトレジスタ回路ＳＲGNDの各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159、および低電位用シフトレジスタ回路ＳＲVLの各低電位用ブロック回路ＢＬVL0〜ＢＬVL159に対してそれぞれ適用されている。更に、貫通電流の発生の抑制が可能なブロック回路ＢＬYの主要な構成が、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39に対してもそれぞれ適用されている。
【０３０５】
ここで、高電位用シフトレジスタ回路ＳＲVHの構成と動作、ＧＮＤ用シフトレジスタ回路ＳＲGNDの構成と動作、低電位用シフトレジスタ回路ＳＲVLの構成と動作、および各電源電位出力回路ＣDDOUT0〜ＣDDOUT39の構成と動作について順次に説明する。
【０３０６】
＜(4-5-1)高電位用シフトレジスタ回路の構成＞
図２８は、高電位用シフトレジスタ回路ＳＲVHの概略構成を模式的に示す図である。図２８で示されるように、高電位用シフトレジスタ回路ＳＲVHは、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159、第０〜３クロック信号線ＬCLK0〜ＬCLK3、ＳDP信号線ＬDP、ＳDN信号線ＬDN、および低電位線ＬVLを備えた電気回路である。
【０３０７】
第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159は、高電位用シフトレジスタ回路ＳＲVHの１〜１６０段目のブロック回路に相当する電気回路であり、順次に配列されている。各高電位用ブロック回路ＢＬVH0〜ＢＬVH159は、上述した各セット用ブロック回路ＢＬSET0〜ＢＬSET479と同様に、第１〜４端子部Ｔ1〜Ｔ4、クロック信号端子部ＴIN、出力端子部ＴOUT、セット端子部ＴSET、リセット端子部ＴRESET、および第１〜３低電位端子部ＴL1〜ＴL3をそれぞれ備えている。
【０３０８】
そして、上述したように、第４ｍ高電位用ブロック回路ＢＬVH4m（ｍは０〜３９の整数）は、第ｍ電源電位出力回路ＣDDOUTmに対して、第ｍ高電位出力制御信号ＳVHenablemを出力する。例えば、第０高電位用ブロック回路ＢＬVH0の出力端子部ＴOUTから第０電源電位出力回路ＣDDOUT0に対して、第０高電位出力制御信号ＳVHenable0が出力される。また、第４高電位用ブロック回路ＢＬVH4の出力端子部ＴOUTから第１電源電位出力回路ＣDDOUT1に対して、第１高電位出力制御信号ＳVHenable1が出力される。また、第８高電位用ブロック回路ＢＬVH8の出力端子部ＴOUTから第２電源電位出力回路ＣDDOUT2に対して、第２高電位出力制御信号ＳVHenable2が出力される。
【０３０９】
第０クロック信号線ＬCLK0は、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちの４ｍ＋１番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ高電位用ブロック回路ＢＬVH4mのクロック信号端子部ＴINに対して電気的に接続されている。そして、第０クロック信号線ＬCLK0は、４ｍ＋１番目の各高電位用ブロック回路ＢＬVH4mのクロック信号端子部ＴINに対して正の電位を有する第０クロック信号ＳCLK0を付与する。
【０３１０】
第１クロック信号線ＬCLK1は、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちの４ｍ＋４番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋３高電位用ブロック回路ＢＬVH4m+3のクロック信号端子部ＴINに対して電気的に接続されている。そして、第１クロック信号線ＬCLK1は、４ｍ＋４番目の各高電位用ブロック回路ＢＬVH4m+3のクロック信号端子部ＴINに対して正の電位を有する第１クロック信号ＳCLK1を付与する。
【０３１１】
第２クロック信号線ＬCLK2は、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちの４ｍ＋３番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋２高電位用ブロック回路ＢＬVH4m+2のクロック信号端子部ＴINに対して電気的に接続されている。そして、第２クロック信号線ＬCLK2は、４ｍ＋３番目の各高電位用ブロック回路ＢＬVH4m+2のクロック信号端子部ＴINに対して正の電位を有する第２クロック信号ＳCLK2を付与する。
【０３１２】
第３クロック信号線ＬCLK3は、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちの４ｍ＋２番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋１高電位用ブロック回路ＢＬVH4m+1のクロック信号端子部ＴINに対して電気的に接続されている。そして、第３クロック信号線ＬCLK3は、４ｍ＋２番目の各高電位用ブロック回路ＢＬVH4m+1のクロック信号端子部ＴINに対して正の電位を有する第３クロック信号ＳCLK3を付与する。
【０３１３】
なお、本実施形態に係る第Ｎ高電位用ブロック回路ＢＬVHNでは、第０〜３クロック信号ＳCLK0〜ＳCLK3が、本発明の入力信号に相当する。そして、この第０〜３クロック信号線ＬCLK0〜ＬCLK3による各クロック信号端子部ＴINへの第０〜３クロック信号ＳCLK0〜ＳCLK3の付与が、この順番で繰り返して行われる。また、第４ｍ高電位用ブロック回路ＢＬVH4mでは、第１入力信号受付部に相当するクロック信号端子部ＴINによる第０クロック信号ＳCLK0の受付に応じて、第１制御信号出力部に相当する出力端子部ＴOUTから第ｍ高電位出力制御信号ＳVHenablemが出力される。
【０３１４】
ＳDP信号線ＬDPは、各高電位用ブロック回路ＢＬVH0〜ＢＬVH159の第１電位付与部に相当する第１端子部Ｔ1および第２電位付与部に相当する第２端子部Ｔ2に対してそれぞれ電気的に接続されている。そして、ＳDP信号線ＬDPは、各端子部Ｔ1，Ｔ2に対してデータ信号ＳDPを付与する。ＳDN信号線ＬDNは、各高電位用ブロック回路ＢＬVH0〜ＢＬVH159の第３電位付与部に相当する第３端子部Ｔ3および第４電位付与部に相当する第４端子部Ｔ4に対してそれぞれ電気的に接続されている。そして、ＳDN信号線ＬDNは、各端子部Ｔ3，Ｔ4に対して基準電位（ここでは、０Ｖ）のデータ信号ＳDNを付与する。低電位線ＬVLは、各高電位用ブロック回路ＢＬVH0〜ＢＬVH159の第１〜３低電位端子部ＴL1〜ＴL3に対してそれぞれ電気的に接続されている。そして、低電位線ＬVLは、各低電位端子部ＴL1〜ＴL3に対して所定の低電位（例えば、０Ｖまたは若干負の電位）を付与する。
【０３１５】
なお、上述したように、高電位用シフトレジスタ回路ＳＲVHが駆動する際には、ＳDP信号線ＬDPからの正の電位を有するデータ信号ＳDPの付与と、ＳDN信号線ＬDNからの基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNの付与とが同時に行われる。つまり、ＳDP信号線ＬDPからの正の電位の付与と、ＳDN信号線ＬDNからの正の電位の付与とが同時には行われないように制御される。
【０３１６】
そして、図２７を示して説明したように、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちの一端に配列されている第０高電位用ブロック回路ＢＬVH0のリセット信号付与部に相当するリセット端子部ＴRESETが、第０高電位用ブロック回路ＢＬVH0の次に配列されている第１高電位用ブロック回路ＢＬVH1の出力端子部ＴOUTに対して電気的に接続されている。また、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちの他端に配列されている第１５９高電位用ブロック回路ＢＬVH159のセット信号付与部に相当するセット端子部ＴSETが、第１５９高電位用ブロック回路ＢＬVH159の前に配列されている第１５８高電位用ブロック回路ＢＬVH158の出力端子部ＴOUTに対して電気的に接続されている。
【０３１７】
更に、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちの一端および他端に配列されている第０，１５９高電位用ブロック回路ＢＬVH0，ＢＬVH159を除く各高電位用ブロック回路ＢＬVH1〜ＢＬVH158では、それぞれ、セット端子部ＴSETが、前に配列されている各高電位用ブロック回路ＢＬVH0〜ＢＬVH157の出力端子部ＴOUTに対して電気的に接続されている。また、各高電位用ブロック回路ＢＬVH1〜ＢＬVH158では、リセット端子部ＴRESETが、次に配列されている各高電位用ブロック回路ＢＬVH2〜ＢＬVH159の出力端子部ＴOUTに対して電気的に接続されている。例えば、図２８で示されるように、第１高電位用ブロック回路ＢＬVH1では、リセット端子部ＴRESETが、次に配列されている第２高電位用ブロック回路ＢＬVH2の出力端子部ＴOUTに対して電気的に接続されている。なお、第０高電位用ブロック回路ＢＬVH0のセット端子部ＴSETには、制御部２からの信号に応じてセット信号ＳSETが所定のタイミングで付与される。そして、第１５９高電位用ブロック回路ＢＬVH159のリセット端子部ＴRESETには、制御部２からの信号に応じてリセット信号ＳRESETが所定のタイミングで付与される。
【０３１８】
図２９は、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうち、４ｍ＋１番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ高電位用ブロック回路ＢＬVH4mの構成を示す回路図である。なお、４ｍ＋１番目の各高電位用ブロック回路ＢＬVH0，ＢＬVH4，ＢＬVH8，・・・，ＢＬVH156は、相互に同様なものであるため、図２９では、その代表例として第０高電位用ブロック回路ＢＬVH0の回路図が示されている。
【０３１９】
図２９で示されるように、第４ｍ高電位用ブロック回路ＢＬVH4mは、上述した第０セット用ブロック回路ＢＬSET0（図１８）と類似した構成を有する。第４ｍ高電位用ブロック回路ＢＬVH4mは、第０セット用ブロック回路ＢＬSET0（図１８）と比較して、一方電極Ｅ７１が、クロック信号端子部ＴINを介して第０クロック信号線ＬCLK0に対して電気的に接続されている点が異なる。そして、第４ｍ高電位用ブロック回路ＢＬVH4mのその他の構成については、第０セット用ブロック回路ＢＬSET0（図１８）と同様な構成となっている。このため、図２９では、第４ｍ高電位用ブロック回路ＢＬVH4mの構成のうち、第０セット用ブロック回路ＢＬSET0と同様な構成については同じ符号が付されており、そられの説明を省略する。
【０３２０】
図３０は、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうち、４ｍ＋２番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋１高電位用ブロック回路ＢＬVH4m+1の構成を示す回路図である。なお、４ｍ＋２番目の各高電位用ブロック回路ＢＬVH1，ＢＬVH5，ＢＬVH9，・・・，ＢＬVH157は、相互に同様なものであるため、図３０では、その代表例として第１高電位用ブロック回路ＢＬVH1の回路図が示されている。
【０３２１】
図３０で示されるように、第４ｍ＋１高電位用ブロック回路ＢＬVH4m+1は、上述した第４ｍ高電位用ブロック回路ＢＬVH4m（図２９）と類似した構成を有する。第４ｍ＋１高電位用ブロック回路ＢＬVH4m+1は、第４ｍ高電位用ブロック回路ＢＬVH4m（図２９）と比較して、一方電極Ｅ７１が、クロック信号端子部ＴINを介して第３クロック信号線ＬCLK3に対して電気的に接続されている点が異なる。そして、第４ｍ＋１高電位用ブロック回路ＢＬVH4m+1のその他の構成については、第４ｍ高電位用ブロック回路ＢＬVH4m（図２９）と同様な構成となっている。このため、図３０では、第４ｍ＋１高電位用ブロック回路ＢＬVH4m+1の構成のうち、第４ｍ高電位用ブロック回路ＢＬVH4mと同様な構成については同じ符号が付されており、そられの説明を省略する。
【０３２２】
図３１は、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうち、４ｍ＋３番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋２高電位用ブロック回路ＢＬVH4m+2の構成を示す回路図である。なお、４ｍ＋３番目の各高電位用ブロック回路ＢＬVH2，ＢＬVH6，ＢＬVH10，・・・，ＢＬVH158は、相互に同様なものであるため、図３１では、その代表例として第２高電位用ブロック回路ＢＬVH2の回路図が示されている。
【０３２３】
図３１で示されるように、第４ｍ＋２高電位用ブロック回路ＢＬVH4m+2は、上述した第４ｍ高電位用ブロック回路ＢＬVH4m（図２９）と類似した構成を有する。第４ｍ＋２高電位用ブロック回路ＢＬVH4m+2は、第４ｍ高電位用ブロック回路ＢＬVH4m（図２９）と比較して、一方電極Ｅ７１が、クロック信号端子部ＴINを介して第２クロック信号線ＬCLK2に対して電気的に接続されている点が異なる。そして、第４ｍ＋２高電位用ブロック回路ＢＬVH4m+2のその他の構成については、第４ｍ高電位用ブロック回路ＢＬVH4m（図２９）と同様な構成となっている。このため、図３１では、第４ｍ＋２高電位用ブロック回路ＢＬVH4m+2の構成のうち、第４ｍ高電位用ブロック回路ＢＬVH4mと同様な構成については同じ符号が付されており、そられの説明を省略する。
【０３２４】
図３２は、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうち、４ｍ＋４番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋３高電位用ブロック回路ＢＬVH4m+3の構成を示す回路図である。なお、４ｍ＋４番目の各高電位用ブロック回路ＢＬVH3，ＢＬVH7，ＢＬVH11，・・・，ＢＬVH159は、相互に同様なものであるため、図３２では、その代表例として第３高電位用ブロック回路ＢＬVH3の回路図が示されている。
【０３２５】
図３２で示されるように、第４ｍ＋３高電位用ブロック回路ＢＬVH4m+3は、上述した第４ｍ高電位用ブロック回路ＢＬVH4m（図２９）と類似した構成を有する。第４ｍ＋３高電位用ブロック回路ＢＬVH4m+3は、第４ｍ高電位用ブロック回路ＢＬVH4m（図２９）と比較して、一方電極Ｅ７１が、クロック信号端子部ＴINを介して第１クロック信号線ＬCLK1に対して電気的に接続されている点が異なる。そして、第４ｍ＋３高電位用ブロック回路ＢＬVH4m+3のその他の構成については、第４ｍ高電位用ブロック回路ＢＬVH4m（図２９）と同様な構成となっている。このため、図３２では、第４ｍ＋３高電位用ブロック回路ＢＬVH4m+3の構成のうち、第４ｍ高電位用ブロック回路ＢＬVH4mと同様な構成については同じ符号が付されており、そられの説明を省略する。
【０３２６】
＜(4-5-2)高電位用シフトレジスタ回路の動作＞
図３３は、高電位用シフトレジスタ回路ＳＲVHの動作、具体的には、高電位用シフトレジスタ回路ＳＲVHを構成する各高電位用ブロック回路ＢＬVHNの状態の遷移、および高電位用シフトレジスタ回路ＳＲVHにおける信号の流れを説明するための図である。高電位用シフトレジスタ回路ＳＲVHは、上述したセット用シフトレジスタ回路ＳＲSETおよびリセット用シフトレジスタ回路ＳＲRESETと同様な動作を行う。このため、ここでは、高電位用シフトレジスタ回路ＳＲVHの動作について、簡単に説明する。
【０３２７】
なお、高電位用シフトレジスタ回路ＳＲVHが駆動する場合には、４ｍ＋１番目の第４ｍ高電位用ブロック回路ＢＬVH4mに対して第０クロック信号線ＬCLK0から第０クロック信号ＳCLK0が入力される状態（第０クロック信号入力状態）と、４ｍ＋４番目の第４ｍ＋３高電位用ブロック回路ＢＬVH4m+3に対して第１クロック信号線ＬCLK1から第１クロック信号ＳCLK1が入力される状態（第１クロック信号入力状態）と、４ｍ＋３番目の第４ｍ＋２高電位用ブロック回路ＢＬVH4m+2に対して第２クロック信号線ＬCLK2から第２クロック信号ＳCLK2が入力される状態（第２クロック信号入力状態）と、４ｍ＋２番目の第４ｍ＋１高電位用ブロック回路ＢＬVH4m+1に対して第３クロック信号線ＬCLK3から第３クロック信号ＳCLK3が入力される状態（第３クロック信号入力状態）とに、この順番で繰り返して設定される。
【０３２８】
図３３で示されるように、まず、制御部２からの信号に応じて、セット信号ＳSETが第０高電位用ブロック回路ＢＬVH0に対して入力されると、第０高電位用ブロック回路ＢＬVH0が信号出力許可状態に設定される。
【０３２９】
そして、第０高電位用ブロック回路ＢＬVH0に対して第０クロック信号ＳCLK0が入力されると、第０クロック信号ＳCLK0に応じた第０出力信号ＳHO0が第０高電位用ブロック回路ＢＬVH0から出力される。このとき、第０出力信号ＳHO0が、セット信号ＳSETとして第１高電位用ブロック回路ＢＬVH1に対して入力され、第１高電位用ブロック回路ＢＬVH1が信号出力許可状態に設定される。
【０３３０】
次に、第１高電位用ブロック回路ＢＬVH1に対して第３クロック信号ＳCLK3が入力されると、第３クロック信号ＳCLK3に応じた第１出力信号ＳHO1が第１高電位用ブロック回路ＢＬVH1から出力される。このとき、第１出力信号ＳHO1が、セット信号ＳSETとして第２高電位用ブロック回路ＢＬVH2に対して入力されるとともに、第１出力信号ＳHO1が、リセット信号ＳRESETとして第０高電位用ブロック回路ＢＬVH0に対して入力される。その結果、第２高電位用ブロック回路ＢＬVH2が信号出力許可状態に設定されるとともに、第０高電位用ブロック回路ＢＬVH0が信号出力禁止状態に設定される。
【０３３１】
その次に、第２高電位用ブロック回路ＢＬVH2に対して第２クロック信号ＳCLK2が入力されると、第２クロック信号ＳCLK2に応じた第２出力信号ＳHO2が第２高電位用ブロック回路ＢＬVH2から出力される。このとき、第２出力信号ＳHO2が、セット信号ＳSETとして第３高電位用ブロック回路ＢＬVH3に対して入力されるとともに、第２出力信号ＳHO2が、リセット信号ＳRESETとして第１高電位用ブロック回路ＢＬVH1に対して入力される。その結果、第３高電位用ブロック回路ＢＬVH3が信号出力許可状態に設定されるとともに、第１高電位用ブロック回路ＢＬVH1が信号出力禁止状態に設定される。
【０３３２】
更にその次に、第３高電位用ブロック回路ＢＬVH3に対して第１クロック信号ＳCLK1が入力されると、第１クロック信号ＳCLK1に応じた第３出力信号ＳHO3が第３高電位用ブロック回路ＢＬVH3から出力される。このとき、第３出力信号ＳHO3が、セット信号ＳSETとして第４高電位用ブロック回路ＢＬVH4に対して入力されるとともに、第３出力信号ＳHO3が、リセット信号ＳRESETとして第２高電位用ブロック回路ＢＬVH2に対して入力される。その結果、第４高電位用ブロック回路ＢＬVH4が信号出力許可状態に設定されるとともに、第２高電位用ブロック回路ＢＬVH2が信号出力禁止状態に設定される。
【０３３３】
このような動作が繰り返されることで、各高電位用ブロック回路ＢＬVH0〜ＢＬVH158から順次に出力される各出力信号ＳHO0〜ＳHO158に応答して、それぞれ次に配列される各高電位用ブロック回路ＢＬVH1〜ＢＬVH159が一端側から他端側に向けて順次に信号出力許可状態に設定される。そして、信号出力許可状態に順次に設定された各高電位用ブロック回路ＢＬVH0〜ＢＬVH158は、それぞれ次に配列される各高電位用ブロック回路ＢＬVH1〜ＢＬVH159から出力される各出力信号ＳHO1〜ＳHO159に応答して、信号出力禁止状態に設定される。つまり、高電位用シフトレジスタ回路ＳＲVHでは、制御部２からの信号に応じて、各高電位用ブロック回路ＢＬVH0〜ＢＬVH159が、第１電位状態に相当する信号出力許可状態と、第２電位状態に相当する信号出力禁止状態とに順次に設定される。
【０３３４】
なお、第１５９高電位用ブロック回路ＢＬVH159については、制御部２からの信号に応じて所定のタイミングでリセット信号ＳRESETが入力されることで、信号出力許可状態から信号出力禁止状態に設定される。
【０３３５】
このようにして、各高電位用ブロック回路ＢＬVH0〜ＢＬVH157は、次の高電位用ブロック回路の更に次に配列される各高電位用ブロック回路ＢＬVH2〜ＢＬVH159が信号出力禁止状態から信号出力許可状態に設定されるタイミングで、信号出力許可状態から信号出力禁止状態に設定される。つまり、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159において、隣り合って配列され且つ信号出力許可状態に設定されている２つの高電位用ブロック回路が、一端側から他端側に１つの高電位用ブロック回路分ずつ順次にシフトする。図３３では、このシフトの方向が矢印ＡｒSHIFTで示されている。
【０３３６】
そして、高電位用シフトレジスタ回路ＳＲVHでは、一端側に配列されている第０高電位用ブロック回路ＢＬVH0のセット端子部ＴSETに対して、制御部２からの信号に応じてセット信号ＳSETが付与された後に、第０、第１、第２、第３クロック信号入力状態にこの順番で繰り返して設定されることで、第０〜１５９出力信号ＳHO0〜ＳHO159が順次に出力される。すなわち、高電位用シフトレジスタ回路ＳＲVHが、第０出力信号ＳHO0、第１出力信号ＳHO1、第２出力信号ＳHO2、・・・、第１５９出力信号ＳHO159の順に各出力信号ＳHO0〜ＳHO159を順次に出力する。
【０３３７】
なお、このような動作が行われる際には、隣り合う高電位用ブロック回路に対しては、同時にクロック信号ＳCLK0〜ＳCLK3が入力されない。このため、各高電位用ブロック回路ＢＬVH0〜ＢＬVH159では、第０〜３クロック信号ＳCLK0〜ＳCLK3の入力と同時にはリセット信号ＳRESETが入力されず、各出力信号ＳHO0〜ＳHO159が適正に出力される。また、各高電位用ブロック回路ＢＬVH0〜ＢＬVH159において、信号出力許可状態から信号出力禁止状態へ移行する際にトランジスタＴｒ７，Ｔｒ８が僅かな時間だけ同時に導通状態になっても、第０〜３クロック信号ＳCLK0〜ＳCLK3がトランジスタＴｒ７，Ｔｒ８を介して低電位線ＬVLへ流れない。すなわち、貫通電流の発生が抑制される。
【０３３８】
そして、高電位用シフトレジスタ回路ＳＲVHでは、第０〜１５９高電位用ブロック回路ＢＬVH0〜ＢＬVH159のうちの４段おきの第４ｍ高電位用ブロック回路ＢＬVH4m（ｍは０〜３９の整数）から出力される第４ｍ出力信号ＳHO4mが、第ｍ高電位出力制御信号ＳVHenablemとして、第ｍ電源電位出力回路ＣDDOUTmに対して入力される。
【０３３９】
画像表示装置１では、１フレーム分の画像の表示時に、この第０〜１５９出力信号ＳHO0〜ＳHO159が順次に出力される動作が１回行われる。したがって、動画を構成する複数フレーム分の画像が順次に表示される際には、第０〜１５９出力信号ＳHO0〜ＳHO159が順次に出力される動作、および第０〜３９高電位出力制御信号ＳVHenable0〜ＳVHenable39が順次に出力される動作が、それぞれフレーム数に対応する複数回分繰り返される。
【０３４０】
＜(4-5-3)ＧＮＤ用シフトレジスタ回路の構成＞
図３４は、ＧＮＤ用シフトレジスタ回路ＳＲGNDの概略構成を模式的に示す図である。図３４で示されるように、ＧＮＤ用シフトレジスタ回路ＳＲGNDは、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159、第０〜３クロック信号線ＬCLK0〜ＬCLK3、ＳDP信号線ＬDP、ＳDN信号線ＬDN、および低電位線ＬVLを備えた電気回路である。
【０３４１】
第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159は、ＧＮＤ用シフトレジスタ回路ＳＲGNDの１〜１６０段目のブロック回路に相当する電気回路であり、順次に配列されている。各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159は、上述した各高電位用ブロック回路ＢＬVH0〜ＢＬVH159と同様に、第１〜４端子部Ｔ1〜Ｔ4、クロック信号端子部ＴIN、出力端子部ＴOUT、セット端子部ＴSET、リセット端子部ＴRESET、および第１〜３低電位端子部ＴL1〜ＴL3をそれぞれ備えている。
【０３４２】
そして、上述したように、第４ｍＧＮＤ用ブロック回路ＢＬGND4m（ｍは０〜３９の整数）は、第ｍ電源電位出力回路ＣDDOUTmに対して、第ｍＧＮＤ出力制御信号Ｓ0enableXmを出力する。例えば、第０ＧＮＤ用ブロック回路ＢＬGND0の出力端子部ＴOUTから第０電源電位出力回路ＣDDOUT0に対して、第０ＧＮＤ出力制御信号Ｓ0enableX0が出力される。また、第４ＧＮＤ用ブロック回路ＢＬGND4の出力端子部ＴOUTから第１電源電位出力回路ＣDDOUT1に対して、第１ＧＮＤ出力制御信号Ｓ0enableX1が出力される。また、第８ＧＮＤ用ブロック回路ＢＬGND8の出力端子部ＴOUTから第２電源電位出力回路ＣDDOUT2に対して、第２ＧＮＤ出力制御信号Ｓ0enableX2が出力される。
【０３４３】
また、ＧＮＤ用シフトレジスタ回路ＳＲGNDでは、上述した高電位用シフトレジスタ回路ＳＲVHと比較して、第０〜３クロック信号線ＬCLK0〜ＬCLK3が電気的に接続されているブロック回路の順番が、１つのブロック回路分だけ後ろにずれている。
【０３４４】
具体的には、第０クロック信号線ＬCLK0は、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうちの４ｍ＋２番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋１ＧＮＤ用ブロック回路ＢＬGND4m+1のクロック信号端子部ＴINに対して電気的に接続され、各ＧＮＤ用ブロック回路ＢＬGND4m+1のクロック信号端子部ＴINに対して第０クロック信号ＳCLK0を付与する。第１クロック信号線ＬCLK1は、４ｍ＋１番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍＧＮＤ用ブロック回路ＢＬGND4mのクロック信号端子部ＴINに対して電気的に接続され、各ＧＮＤ用ブロック回路ＢＬGND4mのクロック信号端子部ＴINに対して第１クロック信号ＳCLK1を付与する。第２クロック信号線ＬCLK2は、４ｍ＋４番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋３ＧＮＤ用ブロック回路ＢＬGND4m+3のクロック信号端子部ＴINに対して電気的に接続され、各ＧＮＤ用ブロック回路ＢＬGND4m+3のクロック信号端子部ＴINに対して第２クロック信号ＳCLK2を付与する。第３クロック信号線ＬCLK3は、４ｍ＋３番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋２ＧＮＤ用ブロック回路ＢＬGND4m+2のクロック信号端子部ＴINに対して電気的に接続され、各ＧＮＤ用ブロック回路ＢＬGND4m+2のクロック信号端子部ＴINに対して第３クロック信号ＳCLK3を付与する。
【０３４５】
なお、本実施形態に係る第ＮＧＮＤ用ブロック回路ＢＬGNDNでは、第０〜３クロック信号ＳCLK0〜ＳCLK3が、本発明の入力信号に相当する。そして、第４ｍＧＮＤ用ブロック回路ＢＬGND4mでは、第２入力信号受付部に相当するクロック信号端子部ＴINによる第１クロック信号ＳCLK1の受付に応じて、第２制御信号出力部に相当する出力端子部ＴOUTから第ｍＧＮＤ出力制御信号Ｓ0enableXmが出力される。
【０３４６】
ＳDP信号線ＬDPは、各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159の第１電位付与部に相当する第１端子部Ｔ1および第２電位付与部に相当する第２端子部Ｔ2に対してそれぞれ電気的に接続されている。そして、ＳDP信号線ＬDPは、各端子部Ｔ1，Ｔ2に対してデータ信号ＳDPを付与する。ＳDN信号線ＬDNは、各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159の第３電位付与部に相当する第３端子部Ｔ3および第４電位付与部に相当する第４端子部Ｔ4に対してそれぞれ電気的に接続されている。そして、ＳDN信号線ＬDNは、各端子部Ｔ3，Ｔ4に対して基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNを付与する。低電位線ＬVLは、各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159の第１〜３低電位端子部ＴL1〜ＴL3に対してそれぞれ電気的に接続されている。そして、低電位線ＬVLは、各低電位端子部ＴL1〜ＴL3に対して所定の低電位（例えば、０Ｖまたは若干負の電位）を付与する。
【０３４７】
なお、上述したように、ＧＮＤ用シフトレジスタ回路ＳＲGNDが駆動する際には、ＳDP信号線ＬDPからの正の電位を有するデータ信号ＳDPの付与と、ＳDN信号線ＬDNからの基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNの付与とが同時に行われる。つまり、ＳDP信号線ＬDPからの正の電位の付与と、ＳDN信号線ＬDNからの正の電位の付与とが同時には行われないように制御される。
【０３４８】
そして、図２７を示して説明したように、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうちの一端に配列されている第０ＧＮＤ用ブロック回路ＢＬGND0のリセット信号付与部に相当するリセット端子部ＴRESETが、第０ＧＮＤ用ブロック回路ＢＬGND0の次に配列されている第１ＧＮＤ用ブロック回路ＢＬGND1の出力端子部ＴOUTに対して電気的に接続されている。また、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうちの他端に配列されている第１５９ＧＮＤ用ブロック回路ＢＬGND159のセット信号付与部に相当するセット端子部ＴSETが、第１５９ＧＮＤ用ブロック回路ＢＬGND159の前に配列されている第１５８ＧＮＤ用ブロック回路ＢＬGND158の出力端子部ＴOUTに対して電気的に接続されている。
【０３４９】
更に、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうちの一端および他端に配列されている第０，１５９ＧＮＤ用ブロック回路ＢＬGND0，ＢＬGND159を除く各ＧＮＤ用ブロック回路ＢＬGND1〜ＢＬGND158では、それぞれ、セット端子部ＴSETが、前に配列されている各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND157の出力端子部ＴOUTに対して電気的に接続されている。また、各ＧＮＤ用ブロック回路ＢＬGND1〜ＢＬGND158では、リセット端子部ＴRESETが、次に配列されている各ＧＮＤ用ブロック回路ＢＬGND2〜ＢＬGND159の出力端子部ＴOUTに対して電気的に接続されている。例えば、図３４で示されるように、第１ＧＮＤ用ブロック回路ＢＬGND1では、リセット端子部ＴRESETが、次に配列されている第２ＧＮＤ用ブロック回路ＢＬGND2の出力端子部ＴOUTに対して電気的に接続されている。なお、第０ＧＮＤ用ブロック回路ＢＬGND0のセット端子部ＴSETには、制御部２からの信号に応じてセット信号ＳSETが所定のタイミングで付与される。そして、第１５９ＧＮＤ用ブロック回路ＢＬGND159のリセット端子部ＴRESETには、制御部２からの信号に応じてリセット信号ＳRESETが所定のタイミングで付与される。
【０３５０】
また、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうち、４ｍ＋１番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍＧＮＤ用ブロック回路ＢＬGND4mは、図３２で示された第３高電位用ブロック回路ＢＬVH3と同様な構成を有する。また、４ｍ＋２番目にそれぞれ配列されている第４ｍ＋１ＧＮＤ用ブロック回路ＢＬGND4m+1は、図２９で示された第０高電位用ブロック回路ＢＬVH0と同様な構成を有する。また、４ｍ＋３番目にそれぞれ配列されている第４ｍ＋２ＧＮＤ用ブロック回路ＢＬGND4m+2は、図３０で示された第１高電位用ブロック回路ＢＬVH1と同様な構成を有する。更に、４ｍ＋４番目にそれぞれ配列されている第４ｍ＋３ＧＮＤ用ブロック回路ＢＬGND4m+3は、図３１で示された第２高電位用ブロック回路ＢＬVH2と同様な構成を有する。
【０３５１】
＜(4-5-4)ＧＮＤ用シフトレジスタ回路の動作＞
図３５は、ＧＮＤ用シフトレジスタ回路ＳＲGNDの動作、具体的には、ＧＮＤ用シフトレジスタ回路ＳＲGNDを構成する各ＧＮＤ用ブロック回路ＢＬGNDNの状態の遷移、およびＧＮＤ用シフトレジスタ回路ＳＲGNDにおける信号の流れを説明するための図である。ＧＮＤ用シフトレジスタ回路ＳＲGNDは、上述した高電位用シフトレジスタ回路ＳＲVHと同様な動作を行う。このため、ここでは、ＧＮＤ用シフトレジスタ回路ＳＲGNDの動作について、簡単に説明する。
【０３５２】
ＧＮＤ用シフトレジスタ回路ＳＲGNDが駆動する場合には、４ｍ＋２番目の第４ｍ＋１ＧＮＤ用ブロック回路ＢＬGND4m+1に対して第０クロック信号線ＬCLK0から第０クロック信号ＳCLK0が入力される状態（第０クロック信号入力状態）と、４ｍ＋１番目の第４ｍＧＮＤ用ブロック回路ＢＬGND4mに対して第１クロック信号線ＬCLK1から第１クロック信号ＳCLK1が入力される状態（第１クロック信号入力状態）と、４ｍ＋４番目の第４ｍ＋３ＧＮＤ用ブロック回路ＢＬGND4m+3に対して第２クロック信号線ＬCLK2から第２クロック信号ＳCLK2が入力される状態（第２クロック信号入力状態）と、４ｍ＋３番目の第４ｍ＋２ＧＮＤ用ブロック回路ＢＬGND4m+2に対して第３クロック信号線ＬCLK3から第３クロック信号ＳCLK3が入力される状態（第３クロック信号入力状態）とに、この順番で繰り返して設定される。
【０３５３】
図３５で示されるように、まず、制御部２からの信号に応じて、セット信号ＳSETが第０ＧＮＤ用ブロック回路ＢＬGND0に対して入力されると、第０ＧＮＤ用ブロック回路ＢＬGND0が信号出力許可状態に設定される。
【０３５４】
そして、第０ＧＮＤ用ブロック回路ＢＬGND0に対して第１クロック信号ＳCLK1が入力されると、第１クロック信号ＳCLK1に応じた第０出力信号ＳGO0が第０ＧＮＤ用ブロック回路ＢＬGND0から出力される。このとき、第０出力信号ＳGO0が、セット信号ＳSETとして第１ＧＮＤ用ブロック回路ＢＬGND1に対して入力され、第１ＧＮＤ用ブロック回路ＢＬGND1が信号出力許可状態に設定される。
【０３５５】
次に、第１ＧＮＤ用ブロック回路ＢＬGND1に対して第０クロック信号ＳCLK0が入力されると、第０クロック信号ＳCLK0に応じた第１出力信号ＳGO1が第１ＧＮＤ用ブロック回路ＢＬGND1から出力される。このとき、第１出力信号ＳGO1が、セット信号ＳSETとして第２ＧＮＤ用ブロック回路ＢＬGND2に対して入力されるとともに、第１出力信号ＳGO1が、リセット信号ＳRESETとして第０ＧＮＤ用ブロック回路ＢＬGND0に対して入力される。その結果、第２ＧＮＤ用ブロック回路ＢＬGND2が信号出力許可状態に設定されるとともに、第０ＧＮＤ用ブロック回路ＢＬGND0が信号出力禁止状態に設定される。
【０３５６】
その次に、第２ＧＮＤ用ブロック回路ＢＬGND2に対して第３クロック信号ＳCLK3が入力されると、第３クロック信号ＳCLK3に応じた第２出力信号ＳGO2が第２ＧＮＤ用ブロック回路ＢＬGND2から出力される。このとき、第２出力信号ＳGO2が、セット信号ＳSETとして第３ＧＮＤ用ブロック回路ＢＬGND3に対して入力されるとともに、第２出力信号ＳGO2が、リセット信号ＳRESETとして第１ＧＮＤ用ブロック回路ＢＬGND1に対して入力される。その結果、第３ＧＮＤ用ブロック回路ＢＬGND3が信号出力許可状態に設定されるとともに、第１ＧＮＤ用ブロック回路ＢＬGND1が信号出力禁止状態に設定される。
【０３５７】
更にその次に、第３ＧＮＤ用ブロック回路ＢＬGND3に対して第２クロック信号ＳCLK2が入力されると、第２クロック信号ＳCLK2に応じた第３出力信号ＳGO3が第３ＧＮＤ用ブロック回路ＢＬGND3から出力される。このとき、第３出力信号ＳGO3が、セット信号ＳSETとして第４ＧＮＤ用ブロック回路ＢＬGND4に対して入力されるとともに、第３出力信号ＳGO3が、リセット信号ＳRESETとして第２ＧＮＤ用ブロック回路ＢＬGND2に対して入力される。その結果、第４ＧＮＤ用ブロック回路ＢＬGND4が信号出力許可状態に設定されるとともに、第２ＧＮＤ用ブロック回路ＢＬGND2が信号出力禁止状態に設定される。
【０３５８】
このような動作が繰り返されることで、各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND158から順次に出力される各出力信号ＳGO0〜ＳGO158に応答して、それぞれ次に配列される各ＧＮＤ用ブロック回路ＢＬGND1〜ＢＬGND159が一端側から他端側に向けて順次に信号出力許可状態に設定される。そして、信号出力許可状態に順次に設定された各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND158は、それぞれ次に配列される各ＧＮＤ用ブロック回路ＢＬGND1〜ＢＬGND159から出力される各出力信号ＳGO1〜ＳGO159に応答して、信号出力禁止状態に設定される。つまり、ＧＮＤ用シフトレジスタ回路ＳＲGNDでは、制御部２からの信号に応じて、各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159が、第１電位状態に相当する信号出力許可状態と、第２電位状態に相当する信号出力禁止状態とに順次に設定される。
【０３５９】
なお、第１５９ＧＮＤ用ブロック回路ＢＬGND159については、制御部２からの信号に応じて所定のタイミングでリセット信号ＳRESETが入力されることで、信号出力許可状態から信号出力禁止状態に設定される。
【０３６０】
このようにして、各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND157は、次のＧＮＤ用ブロック回路の更に次に配列される各ＧＮＤ用ブロック回路ＢＬGND2〜ＢＬGND159が信号出力禁止状態から信号出力許可状態に設定されるタイミングで、信号出力許可状態から信号出力禁止状態に設定される。つまり、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159において、隣り合って配列され且つ信号出力許可状態に設定されている２つのＧＮＤ用ブロック回路が、一端側から他端側に１つのＧＮＤ用ブロック回路分ずつ順次にシフトする。図３５では、このシフトの方向が矢印ＡｒSHIFTで示されている。
【０３６１】
そして、ＧＮＤ用シフトレジスタ回路ＳＲGNDでは、一端側に配列されている第０ＧＮＤ用ブロック回路ＢＬGND0のセット端子部ＴSETに対して、制御部２からの信号に応じてセット信号ＳSETが付与された後に、第０、第１、第２、第３クロック信号入力状態にこの順番で繰り返して設定されることで、第０〜１５９出力信号ＳGO0〜ＳGO159が順次に出力される。すなわち、ＧＮＤ用シフトレジスタ回路ＳＲGNDが、第０出力信号ＳGO0、第１出力信号ＳGO1、第２出力信号ＳGO2、・・・、第１５９出力信号ＳGO159の順に各出力信号ＳGO0〜ＳGO159を順次に出力する。
【０３６２】
なお、このような動作が行われる際には、隣り合うＧＮＤ用シフトレジスタ回路に対しては、同時にクロック信号ＳCLK0〜ＳCLK3が入力されない。このため、各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159において、第０〜３クロック信号ＳCLK0〜ＳCLK3の入力と同時にはリセット信号ＳRESETが入力されず、各出力信号ＳGO0〜ＳGO159が適正に出力される。また、各ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159において、信号出力許可状態から信号出力禁止状態へ移行する際にトランジスタＴｒ７，Ｔｒ８が僅かな時間だけ同時に導通状態になっても、第０〜３クロック信号ＳCLK0〜ＳCLK3がトランジスタＴｒ７，Ｔｒ８を介して低電位線ＬVLへ流れない。すなわち、貫通電流の発生が抑制される。
【０３６３】
そして、ＧＮＤ用シフトレジスタ回路ＳＲGNDでは、第０〜１５９ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND159のうちの４段おきの第４ｍＧＮＤ用ブロック回路ＢＬGND4m（ｍは０〜３９の整数）から出力される第４ｍ出力信号ＳGO4mが、第ｍＧＮＤ出力制御信号Ｓ0enableXmとして、第ｍ電源電位出力回路ＣDDOUTmに対して入力される。
【０３６４】
画像表示装置１では、１フレーム分の画像の表示時に、この第０〜１５９出力信号ＳGO0〜ＳGO159が順次に出力される動作が１回行われる。したがって、動画を構成する複数フレーム分の画像が順次に表示される際には、第０〜１５９出力信号ＳGO0〜ＳGO159が順次に出力される動作、および第０〜３９ＧＮＤ出力制御信号Ｓ0enableX0〜Ｓ0enableX39が順次に出力される動作が、それぞれフレーム数に対応する複数回分繰り返される。
【０３６５】
＜(4-5-5)低電位用シフトレジスタ回路の構成＞
図３６は、低電位用シフトレジスタ回路ＳＲVLの概略構成を模式的に示す図である。図３６で示されるように、低電位用シフトレジスタ回路ＳＲVLは、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159、第０〜３クロック信号線ＬCLK0〜ＬCLK3、ＳDP信号線ＬDP、ＳDN信号線ＬDN、および低電位線ＬVLを備えた電気回路である。
【０３６６】
第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159は、低電位用シフトレジスタ回路ＳＲVLの１〜１６０段目のブロック回路に相当する電気回路であり、順次に配列されている。各低電位用ブロック回路ＢＬVL0〜ＢＬVL159は、上述した各高電位用ブロック回路ＢＬVH0〜ＢＬVH159と同様に、第１〜４端子部Ｔ1〜Ｔ4、クロック信号端子部ＴIN、出力端子部ＴOUT、セット端子部ＴSET、リセット端子部ＴRESET、および第１〜３低電位端子部ＴL1〜ＴL3をそれぞれ備えている。
【０３６７】
そして、上述したように、第４ｍ低電位用ブロック回路ＢＬVL4m（ｍは０〜３９の整数）は、第ｍ電源電位出力回路ＣDDOUTmに対して、第ｍ低電位出力制御信号ＳVLenablemを出力する。例えば、第０低電位用ブロック回路ＢＬVL0の出力端子部ＴOUTから第０電源電位出力回路ＣDDOUT0に対して、第０低電位出力制御信号ＳVLenable0が出力される。また、第４低電位用ブロック回路ＢＬVL4の出力端子部ＴOUTから第１電源電位出力回路ＣDDOUT1に対して、第１低電位出力制御信号ＳVLenable1が出力される。また、第８低電位用ブロック回路ＢＬVL8の出力端子部ＴOUTから第２電源電位出力回路ＣDDOUT2に対して、第２低電位出力制御信号ＳVLenable2が出力される。
【０３６８】
また、低電位用シフトレジスタ回路ＳＲVLでは、上述した高電位用シフトレジスタ回路ＳＲVHおよびＧＮＤ用シフトレジスタ回路ＳＲGNDと比較して、第０〜３クロック信号線ＬCLK0〜ＬCLK3が電気的に接続されているブロック回路の順番が、高電位用シフトレジスタ回路ＳＲVHを基準として、ＧＮＤ用シフトレジスタ回路ＳＲGNDのものよりも、更に１つのブロック回路分だけ後ろにずれている。
【０３６９】
具体的には、第０クロック信号線ＬCLK0は、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうちの４ｍ＋３番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋２低電位用ブロック回路ＢＬVL4m+2のクロック信号端子部ＴINに対して電気的に接続され、各低電位用ブロック回路ＢＬVL4m+2のクロック信号端子部ＴINに対して第０クロック信号ＳCLK0を付与する。第１クロック信号線ＬCLK1は、４ｍ＋２番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋１低電位用ブロック回路ＢＬVL4m+1のクロック信号端子部ＴINに対して電気的に接続され、各低電位用ブロック回路ＢＬVL4m+1のクロック信号端子部ＴINに対して第１クロック信号ＳCLK1を付与する。第２クロック信号線ＬCLK2は、４ｍ＋１番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ低電位用ブロック回路ＢＬVL4mのクロック信号端子部ＴINに対して電気的に接続され、各低電位用ブロック回路ＢＬVL4mのクロック信号端子部ＴINに対して第２クロック信号ＳCLK2を付与する。第３クロック信号線ＬCLK3は、４ｍ＋４番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ＋３低電位用ブロック回路ＢＬVL4m+3のクロック信号端子部ＴINに対して電気的に接続され、各低電位用ブロック回路ＢＬVL4m+3のクロック信号端子部ＴINに対して第３クロック信号ＳCLK3を付与する。
【０３７０】
なお、本実施形態に係る第Ｎ低電位用ブロック回路ＢＬVLNでは、第０〜３クロック信号ＳCLK0〜ＳCLK3が、本発明の入力信号に相当する。そして、第４ｍ低電位用ブロック回路ＢＬVL4mでは、第３入力信号受付部に相当するクロック信号端子部ＴINによる第２クロック信号ＳCLK2の受付に応じて、第３制御信号出力部に相当する出力端子部ＴOUTから第ｍ低電位出力制御信号ＳVLenablemが出力される。
【０３７１】
ＳDP信号線ＬDPは、各低電位用ブロック回路ＢＬVL0〜ＢＬVL159の第１電位付与部に相当する第１端子部Ｔ1および第２電位付与部に相当する第２端子部Ｔ2に対してそれぞれ電気的に接続されている。そして、ＳDP信号線ＬDPは、各端子部Ｔ1，Ｔ2に対してデータ信号ＳDPを付与する。ＳDN信号線ＬDNは、各低電位用ブロック回路ＢＬVL0〜ＢＬVL159の第３電位付与部に相当する第３端子部Ｔ3および第４電位付与部に相当する第４端子部Ｔ4に対してそれぞれ電気的に接続されている。そして、ＳDN信号線ＬDNは、各端子部Ｔ3，Ｔ4に対して基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNを付与する。低電位線ＬVLは、各低電位用ブロック回路ＢＬVL0〜ＢＬVL159の第１〜３低電位端子部ＴL1〜ＴL3に対してそれぞれ電気的に接続されている。そして、低電位線ＬVLは、各低電位端子部ＴL1〜ＴL3に対して所定の低電位（例えば、０Ｖまたは若干負の電位）を付与する。
【０３７２】
なお、上述したように、低電位用シフトレジスタ回路ＳＲVLが駆動する際には、ＳDP信号線ＬDPからの正の電位を有するデータ信号ＳDPの付与と、ＳDN信号線ＬDNからの基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNの付与とが同時に行われる。つまり、ＳDP信号線ＬDPからの正の電位の付与と、ＳDN信号線ＬDNからの正の電位の付与とが同時には行われないように制御される。
【０３７３】
そして、図２７を示して説明したように、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうちの一端に配列されている第０低電位用ブロック回路ＢＬVL0のリセット信号付与部に相当するリセット端子部ＴRESETが、第０低電位用ブロック回路ＢＬVL0の次に配列されている第１低電位用ブロック回路ＢＬVL1の出力端子部ＴOUTに対して電気的に接続されている。また、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうちの他端に配列されている第１５９低電位用ブロック回路ＢＬVL159のセット信号付与部に相当するセット端子部ＴSETが、第１５９低電位用ブロック回路ＢＬVL159の前に配列されている第１５８低電位用ブロック回路ＢＬVL158の出力端子部ＴOUTに対して電気的に接続されている。
【０３７４】
更に、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうちの一端および他端に配列されている第０，１５９低電位用ブロック回路ＢＬVL0，ＢＬVL159を除く各低電位用ブロック回路ＢＬVL1〜ＢＬVL158では、それぞれ、セット端子部ＴSETが、前に配列されている各低電位用ブロック回路ＢＬVL0〜ＢＬVL157の出力端子部ＴOUTに対して電気的に接続されている。また、各低電位用ブロック回路ＢＬVL1〜ＢＬVL158では、リセット端子部ＴRESETが、次に配列されている各低電位用ブロック回路ＢＬVL2〜ＢＬVL159の出力端子部ＴOUTに対して電気的に接続されている。例えば、図３６で示されるように、第１低電位用ブロック回路ＢＬVL1では、リセット端子部ＴRESETが、次に配列されている第２低電位用ブロック回路ＢＬVL2の出力端子部ＴOUTに対して電気的に接続されている。なお、第０低電位用ブロック回路ＢＬVL0のセット端子部ＴSETには、制御部２からの信号に応じてセット信号ＳSETが所定のタイミングで付与される。そして、第１５９低電位用ブロック回路ＢＬVL159のリセット端子部ＴRESETには、制御部２からの信号に応じてリセット信号ＳRESETが所定のタイミングで付与される。
【０３７５】
また、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうち、４ｍ＋１番目（ｍは０〜３９の整数）にそれぞれ配列されている第４ｍ低電位用ブロック回路ＢＬVL4mは、図３１で示された第２高電位用ブロック回路ＢＬVH2と同様な構成を有する。また、４ｍ＋２番目にそれぞれ配列されている第４ｍ＋１低電位用ブロック回路ＢＬVL4m+1は、図３２で示された第３高電位用ブロック回路ＢＬVH3と同様な構成を有する。また、４ｍ＋３番目にそれぞれ配列されている第４ｍ＋２低電位用ブロック回路ＢＬVL4m+2は、図２９で示された第０高電位用ブロック回路ＢＬVH0と同様な構成を有する。更に、４ｍ＋４番目にそれぞれ配列されている第４ｍ＋３低電位用ブロック回路ＢＬVL4m+3は、図３０で示された第１高電位用ブロック回路ＢＬVH1と同様な構成を有する。
【０３７６】
＜(4-5-6)低電位用シフトレジスタ回路の動作＞
図３７は、低電位用シフトレジスタ回路ＳＲVLの動作、具体的には、低電位用シフトレジスタ回路ＳＲVLを構成する各低電位用ブロック回路ＢＬVLNの状態の遷移、および低電位用シフトレジスタ回路ＳＲVLにおける信号の流れを説明するための図である。低電位用シフトレジスタ回路ＳＲVLは、上述した高電位用およびＧＮＤ用シフトレジスタ回路ＳＲVH，ＳＲGNDと同様な動作を行う。このため、ここでは、低電位用シフトレジスタ回路ＳＲVLの動作について、簡単に説明する。
【０３７７】
低電位用シフトレジスタ回路ＳＲVLが駆動する場合には、４ｍ＋３番目の第４ｍ＋２低電位用ブロック回路ＢＬVL4m+2に対して第０クロック信号線ＬCLK0から第０クロック信号ＳCLK0が入力される状態（第０クロック信号入力状態）と、４ｍ＋２番目の第４ｍ＋１低電位用ブロック回路ＢＬVL4m+1に対して第１クロック信号線ＬCLK1から第１クロック信号ＳCLK1が入力される状態（第１クロック信号入力状態）と、４ｍ＋１番目の第４ｍ低電位用ブロック回路ＢＬVL4mに対して第２クロック信号線ＬCLK2から第２クロック信号ＳCLK2が入力される状態（第２クロック信号入力状態）と、４ｍ＋４番目の第４ｍ＋３低電位用ブロック回路ＢＬVL4m+3に対して第３クロック信号線ＬCLK3から第３クロック信号ＳCLK3が入力される状態（第３クロック信号入力状態）とに、この順番で繰り返して設定される。
【０３７８】
図３７で示されるように、まず、制御部２からの信号に応じて、セット信号ＳSETが第０低電位用ブロック回路ＢＬVL0に対して入力されると、第０低電位用ブロック回路ＢＬVL0が信号出力許可状態に設定される。
【０３７９】
そして、第０低電位用ブロック回路ＢＬVL0に対して第２クロック信号ＳCLK2が入力されると、第２クロック信号ＳCLK2に応じた第０出力信号ＳLO0が第０低電位用ブロック回路ＢＬVL0から出力される。このとき、第０出力信号ＳLO0が、セット信号ＳSETとして第１低電位用ブロック回路ＢＬVL1に対して入力され、第１低電位用ブロック回路ＢＬVL1が信号出力許可状態に設定される。
【０３８０】
次に、第１低電位用ブロック回路ＢＬVL1に対して第１クロック信号ＳCLK1が入力されると、第１クロック信号ＳCLK1に応じた第１出力信号ＳLO1が第１低電位用ブロック回路ＢＬVL1から出力される。このとき、第１出力信号ＳLO1が、セット信号ＳSETとして第２低電位用ブロック回路ＢＬVL2に対して入力されるとともに、第１出力信号ＳLO1が、リセット信号ＳRESETとして第０低電位用ブロック回路ＢＬVL0に対して入力される。その結果、第２低電位用ブロック回路ＢＬVL2が信号出力許可状態に設定されるとともに、第０低電位用ブロック回路ＢＬVL0が信号出力禁止状態に設定される。
【０３８１】
その次に、第２低電位用ブロック回路ＢＬVL2に対して第０クロック信号ＳCLK0が入力されると、第０クロック信号ＳCLK0に応じた第２出力信号ＳLO2が第２低電位用ブロック回路ＢＬVL2から出力される。このとき、第２出力信号ＳLO2が、セット信号ＳSETとして第３低電位用ブロック回路ＢＬVL3に対して入力されるとともに、第２出力信号ＳLO2が、リセット信号ＳRESETとして第１低電位用ブロック回路ＢＬVL1に対して入力される。その結果、第３低電位用ブロック回路ＢＬVL3が信号出力許可状態に設定されるとともに、第１低電位用ブロック回路ＢＬVL1が信号出力禁止状態に設定される。
【０３８２】
更にその次に、第３低電位用ブロック回路ＢＬVL3に対して第３クロック信号ＳCLK3が入力されると、第３クロック信号ＳCLK3に応じた第３出力信号ＳLO3が第３低電位用ブロック回路ＢＬVL3から出力される。このとき、第３出力信号ＳLO3が、セット信号ＳSETとして第４低電位用ブロック回路ＢＬVL4に対して入力されるとともに、第３出力信号ＳLO3が、リセット信号ＳRESETとして第２低電位用ブロック回路ＢＬVL2に対して入力される。その結果、第４低電位用ブロック回路ＢＬVL4が信号出力許可状態に設定されるとともに、第２低電位用ブロック回路ＢＬVL2が信号出力禁止状態に設定される。
【０３８３】
このような動作が繰り返されることで、各低電位用ブロック回路ＢＬVL0〜ＢＬVL158から順次に出力される各出力信号ＳLO0〜ＳLO158に応答して、それぞれ次に配列される各低電位用ブロック回路ＢＬVL1〜ＢＬVL159が一端側から他端側に向けて順次に信号出力許可状態に設定される。そして、信号出力許可状態に順次に設定された各低電位用ブロック回路ＢＬVL0〜ＢＬVL158は、それぞれ次に配列される各低電位用ブロック回路ＢＬVL1〜ＢＬVL159から出力される各出力信号ＳLO1〜ＳLO159に応答して、信号出力禁止状態に設定される。つまり、低電位用シフトレジスタ回路ＳＲVLでは、制御部２からの信号に応じて、各低電位用ブロック回路ＢＬVL0〜ＢＬVL159が、第１電位状態に相当する信号出力許可状態と、第２電位状態に相当する信号出力禁止状態とに順次に設定される。
【０３８４】
なお、第１５９低電位用ブロック回路ＢＬVL159については、制御部２からの信号に応じて所定のタイミングでリセット信号ＳRESETが入力されることで、信号出力許可状態から信号出力禁止状態に設定される。
【０３８５】
このようにして、各低電位用ブロック回路ＢＬVL0〜ＢＬVL157は、次の低電位用ブロック回路の更に次に配列される各低電位用ブロック回路ＢＬVL2〜ＢＬVL159が信号出力禁止状態から信号出力許可状態に設定されるタイミングで、信号出力許可状態から信号出力禁止状態に設定される。つまり、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159において、隣り合って配列され且つ信号出力許可状態に設定されている２つの低電位用ブロック回路が、一端側から他端側に１つの低電位用ブロック回路分ずつ順次にシフトする。図３７では、このシフトの方向が矢印ＡｒSHIFTで示されている。
【０３８６】
そして、低電位用シフトレジスタ回路ＳＲVLでは、一端側に配列されている第０低電位用ブロック回路ＢＬVL0のセット端子部ＴSETに対して、制御部２からの信号に応じてセット信号ＳSETが付与された後に、第０、第１、第２、第３クロック信号入力状態にこの順番で繰り返して設定されることで、第０〜１５９出力信号ＳLO0〜ＳLO159が順次に出力される。すなわち、低電位用シフトレジスタ回路ＳＲVLが、第０出力信号ＳLO0、第１出力信号ＳLO1、第２出力信号ＳLO2、・・・、第１５９出力信号ＳLO159の順に各出力信号ＳLO0〜ＳLO159を順次に出力する。
【０３８７】
なお、このような動作が行われる際には、隣り合う低電位用シフトレジスタ回路に対しては、同時にクロック信号ＳCLK0〜ＳCLK3が入力されない。このため、各低電位用ブロック回路ＢＬVL0〜ＢＬVL159において、第０〜３クロック信号ＳCLK0〜ＳCLK3の入力と同時にはリセット信号ＳRESETが入力されず、各出力信号ＳLO0〜ＳLO159が適正に出力される。また、各低電位用ブロック回路ＢＬVL0〜ＢＬVL159において、信号出力許可状態から信号出力禁止状態へ移行する際にトランジスタＴｒ７，Ｔｒ８が僅かな時間だけ同時に導通状態になっても、第０〜３クロック信号ＳCLK0〜ＳCLK3がトランジスタＴｒ７，Ｔｒ８を介して低電位線ＬVLへ流れない。すなわち、貫通電流の発生が抑制される。
【０３８８】
そして、低電位用シフトレジスタ回路ＳＲVLでは、第０〜１５９低電位用ブロック回路ＢＬVL0〜ＢＬVL159のうちの４段おきの第４ｍ低電位用ブロック回路ＢＬVL4m（ｍは０〜３９の整数）から出力される第４ｍ出力信号ＳLO4mが、第ｍ低電位出力制御信号ＳVLenablemとして、第ｍ電源電位出力回路ＣDDOUTmに対して入力される。
【０３８９】
画像表示装置１では、１フレーム分の画像の表示時に、この第０〜１５９出力信号ＳLO0〜ＳLO159が順次に出力される動作が１回行われる。したがって、動画を構成する複数フレーム分の画像が順次に表示される際には、第０〜１５９出力信号ＳLO0〜ＳLO159が順次に出力される動作、および第０〜３９低電位出力制御信号ＳVLenable0〜ＳVLenable39が順次に出力される動作が、それぞれフレーム数に対応する複数回分繰り返される。
【０３９０】
＜(4-5-7)電源電位出力回路の構成＞
図３８は、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39の構成を示す回路図である。なお、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39は、相互に同様な構成を有するため、ここでは、第０電源電位出力回路ＣDDOUT0の回路図を例に挙げつつ説明する。この第０電源電位出力回路ＣDDOUT0には、図１６で示された貫通電流の発生の抑制が可能なブロック回路ＢＬYの主要な構成が採用されている。
【０３９１】
図３８で示されるように、第０電源電位出力回路ＣDDOUT0は、トランジスタＴｒ１０〜Ｔｒ２７、高電位用端子部ＴSH、ＧＮＤ用端子部ＴSG、低電位用端子部ＴSL、高電位入力端子部ＴVH、ＧＮＤ入力端子部ＴGND、低電位入力端子部ＴVL、出力端子部ＴDD、第４〜９低電位端子部ＴL4〜ＴL9、第１〜３ＳDP信号端子部ＴDP1〜ＴDP3、第１〜６ＳDN信号端子部ＴDN1〜ＴDN6、高電位出力制御信号線ＬVHenable、ＧＮＤ出力制御信号線Ｌ0enableX、低電位出力制御信号線ＬVLenable、ＳDP信号線ＬDP、ＳDN信号線ＬDN、および低電位線ＬVLを有して構成される。
【０３９２】
トランジスタＴｒ１０は、ゲート電極１０３に対する電位の付与に応じて一方電極１０１と他方電極１０２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ１１は、ゲート電極１１３に対する電位の付与に応じて一方電極１１１と他方電極１１２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ１２は、ゲート電極１２３に対する電位の付与に応じて一方電極１２１と他方電極１２２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ１３は、ゲート電極１３３に対する電位の付与に応じて一方電極１３１と他方電極１３２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ１４は、ゲート電極１４３に対する電位の付与に応じて一方電極１４１と他方電極１４２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ１５は、ゲート電極１５３に対する電位の付与に応じて一方電極１５１と他方電極１５２との間の電流が調整されるｎ型のＴＦＴである。
【０３９３】
トランジスタＴｒ１６は、ゲート電極１６３に対する電位の付与に応じて一方電極１６１と他方電極１６２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ１７は、ゲート電極１７３に対する電位の付与に応じて一方電極１７１と他方電極１７２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ１８は、ゲート電極１８３に対する電位の付与に応じて一方電極１８１と他方電極１８２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ１９は、ゲート電極１９３に対する電位の付与に応じて一方電極１９１と他方電極１９２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ２０は、ゲート電極２０３に対する電位の付与に応じて一方電極２０１と他方電極２０２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ２１は、ゲート電極２１３に対する電位の付与に応じて一方電極２１１と他方電極２１２との間の電流が調整されるｎ型のＴＦＴである。
【０３９４】
トランジスタＴｒ２２は、ゲート電極２２３に対する電位の付与に応じて一方電極２２１と他方電極２２２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ２３は、ゲート電極２３３に対する電位の付与に応じて一方電極２３１と他方電極２３２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ２４は、ゲート電極２４３に対する電位の付与に応じて一方電極２４１と他方電極２４２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ２５は、ゲート電極２５３に対する電位の付与に応じて一方電極２５１と他方電極２５２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ２６は、ゲート電極２６３に対する電位の付与に応じて一方電極２６１と他方電極２６２との間の電流が調整されるｎ型のＴＦＴである。トランジスタＴｒ２７は、ゲート電極２７３に対する電位の付与に応じて一方電極２７１と他方電極２７２との間の電流が調整されるｎ型のＴＦＴである。
【０３９５】
一方電極１０１は、第１ＳDN信号端子部ＴDN1を介してＳDN信号線ＬDNに対して電気的に接続されている。一方電極１１１は、第２ＳDN信号端子部ＴDN2を介してＳDN信号線ＬDNに対して電気的に接続されている。一方電極１２１は、第１ＳDP信号端子部ＴDP1を介してＳDP信号線ＬDPに対して電気的に接続されている。一方電極１３１は、第３ＳDN信号端子部ＴDN3を介してＳDN信号線ＬDNに対して電気的に接続されている。一方電極１４１は、第２ＳDP信号端子部ＴDP2を介してＳDP信号線ＬDPに対して電気的に接続されている。一方電極１５１は、第４ＳDN信号端子部ＴDN4を介してＳDN信号線ＬDNに対して電気的に接続されている。一方電極１６１は、第３ＳDP信号端子部ＴDP3を介してＳDP信号線ＬDPに対して電気的に接続されている。一方電極１７１は、第５ＳDN信号端子部ＴDN5を介してＳDN信号線ＬDNに対して電気的に接続されている。一方電極１８１は、第６ＳDN信号端子部ＴDN6を介してＳDN信号線ＬDNに対して電気的に接続されている。
【０３９６】
ゲート電極１０３，１１３，１２３は、それぞれ高電位用端子部ＴSHを介して高電位出力制御信号線ＬVHenableに対して電気的に接続されている。ゲート電極１３３，１４３，１５３は、それぞれＧＮＤ用端子部ＴSGを介してＧＮＤ出力制御信号線Ｌ0enableXに対して電気的に接続されている。ゲート電極１６３，１７３，１８３は、それぞれ低電位用端子部ＴSLを介して低電位出力制御信号線ＬVLenableに対して電気的に接続されている。
【０３９７】
他方電極１９２，２０２，２１２，２２２，２３２，２４２は、第４〜９低電位端子部ＴL4〜ＴL9をそれぞれ介して低電位線ＬVLに対して電気的に接続されている。
【０３９８】
一方電極２５１は、高電位入力端子部ＴVHに対して電気的に接続され、一方電極２６１は、ＧＮＤ入力端子部ＴGNDに対して電気的に接続され、一方電極２７１は、低電位入力端子部ＴVLに対して電気的に接続されている。他方電極２５２，２６２，２７２は、それぞれ出力端子部ＴDDに対して電気的に接続されている。
【０３９９】
ゲート電極２５３は、他方電極１２２，１５２，１８２、一方電極１９１，２０１、およびゲート電極２２３，２４３に対して電気的に接続されている。ゲート電極２６３は、他方電極１１２，１４２，１７２、一方電極２１１，２２１、およびゲート電極２０３，２３３に対して電気的に接続されている。ゲート電極２７３は、他方電極１０２，１３２，１６２、一方電極２３１，２４１、およびゲート電極１９３，２１３に対して電気的に接続されている。
【０４００】
高電位出力制御信号線ＬVHenableは、第０高電位用ブロック回路ＢＬVH0から出力される第０高電位出力制御信号ＳVHenable0を高電位用端子部ＴSHに対して付与する。ＧＮＤ出力制御信号線Ｌ0enableXは、第０ＧＮＤ用ブロック回路ＢＬGND0から出力される第０ＧＮＤ出力制御信号Ｓ0enableX0をＧＮＤ用端子部ＴSGに対して付与する。低電位出力制御信号線ＬVLenableは、第０低電位用ブロック回路ＢＬVL0から出力される第０低電位出力制御信号ＳVLenable0を低電位用端子部ＴSLに対して付与する。この第０電源電位出力回路ＣDDOUT0に対しては、第０高電位用ブロック回路ＢＬVH0からの第０高電位出力制御信号ＳVHenable0の入力と、第０ＧＮＤ用ブロック回路ＢＬGND0からの第０ＧＮＤ出力制御信号Ｓ0enableX0の入力と、第０低電位用ブロック回路ＢＬVL0からの第０低電位出力制御信号ＳVLenable0の入力とが順次に行われる。
【０４０１】
ＳDP信号線ＬDPは、各ＳDP端子部ＴDP1〜ＴDP3に対して正の電位を有するデータ信号ＳDPを付与する。ＳDN信号線ＬDNは、各ＳDN端子部ＴDN1〜ＴDN6に対して基準電位（ここでは、０Ｖ）を有するデータ信号ＳDPを付与する。なお、第０電源電位出力回路ＣDDOUT0が駆動する際には、第０電源電位出力回路ＣDDOUT0に対する、ＳDP信号線ＬDPからの正の電位を有するデータ信号ＳDPの付与と、ＳDN信号線ＬDNからの基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNの付与とが同時に行われる。つまり、ＳDP信号線ＬDPからの正の電位の付与と、ＳDN信号線ＬDNからの正の電位の付与とが同時には行われないように制御される。このような制御により、貫通電流の発生が抑制される。
【０４０２】
低電位線ＬVLは、各低電位端子部ＴL4〜ＴL9に対して所定の低電位（例えば、０Ｖまたは若干負の電位）を付与する。
【０４０３】
そして、第０高電位用ブロック回路ＢＬVH0から高電位出力制御信号線ＬVHenableと高電位用端子部ＴSHとを介して、ゲート電極１０３，１１３，１２３に対して第０高電位出力制御信号ＳVHenable0が付与されると、データ信号ＳDPに応じた正の電位がゲート電極２５３に対して付与される。このとき、トランジスタＴｒ２５が、一方電極２５１と他方電極２５２との間で電流が流れ得る導通状態に設定され、高電位入力端子部ＴVHから入力される高電位(ＶＨ)の出力信号が、トランジスタＴｒ２５を介して、出力端子部ＴDDから出力される。
【０４０４】
具体的には、ゲート電極１０３，１１３，１２３に対して第０高電位出力制御信号ＳVHenable0が付与されて、トランジスタＴｒ１０〜Ｔｒ１２が導通状態に設定されるとともに、トランジスタＴｒ１３〜Ｔｒ１８が非導通状態に設定される。このとき、ゲート電極２２３，２４３には、第１ＳDP信号端子部ＴDP1からトランジスタＴｒ１２を介して、ＳDP信号ＳDPが付与されて、トランジスタＴｒ２２，Ｔｒ２４が導通状態となる。一方、ゲート電極１９３，２０３，２１３，２３３には、第１および第２ＳDN信号端子部ＴDN1，ＴDN2からトランジスタＴｒ１０，Ｔｒ１１を介して、基準電位（ここでは、０Ｖ）を有するＳDN信号ＳDNが付与されることで、トランジスタＴｒ１９〜Ｔｒ２１，Ｔｒ２３が非導通状態となる。そして、ゲート電極２５３に対して、ＳDP信号ＳDPに応じた正電位が付与されて、トランジスタＴｒ２５が導通状態となる。なお、ゲート電極２６３，２７３については、トランジスタＴｒ２２，Ｔｒ２４を介して低電位線ＬVLと電気的に接続されるため、トランジスタＴｒ２６，Ｔｒ２７は、非導通状態となる。したがって、高電位入力端子部ＴVHから入力される高電位(ＶＨ)の出力信号が、トランジスタＴｒ２５を介して、出力端子部ＴDDから出力される。
【０４０５】
また、第０ＧＮＤ用ブロック回路ＢＬGND0からＧＮＤ出力制御信号線Ｌ0enableXとＧＮＤ用端子部ＴSGとを介して、ゲート電極１３３，１４３，１５３に対して第０ＧＮＤ出力制御信号Ｓ0enableX0が付与されると、データ信号ＳDPに応じた正の電位がゲート電極２６３に対して付与される。このとき、トランジスタＴｒ２６が、一方電極２６１と他方電極２６２との間で電流が流れ得る導通状態に設定され、ＧＮＤ入力端子部ＴGNDから入力される基準電位(ＧＮＤ)の出力信号が、トランジスタＴｒ２６を介して、出力端子部ＴDDから出力される。
【０４０６】
具体的には、ゲート電極１３３，１４３，１５３に対して第０低電位出力制御信号ＳVLenable0が付与されて、トランジスタＴｒ１３〜Ｔｒ１５が導通状態に設定されるとともに、トランジスタＴｒ１０〜Ｔｒ１２，Ｔｒ１６〜Ｔｒ１８が非導通状態に設定される。このとき、ゲート電極２０３，２３３には、第２ＳDP信号端子部ＴDP2からトランジスタＴｒ１４を介して、ＳDP信号ＳDPが付与されて、トランジスタＴｒ２０，Ｔｒ２３が導通状態となる。一方、ゲート電極１９３，２１３，２２３，２４３には、第３および第４ＳDN信号端子部ＴDN3，ＴDN4からトランジスタＴｒ１３，Ｔｒ１５を介して、基準電位を有するＳDN信号ＳDNが付与されることで、トランジスタＴｒ１９、Ｔｒ２１，Ｔｒ２２，Ｔｒ２４が非導通状態となる。そして、ゲート電極２６３に対して、ＳDP信号ＳDPに応じた正電位が付与されて、トランジスタＴｒ２６が導通状態となる。なお、ゲート電極２５３，２７３については、トランジスタＴｒ２０，Ｔｒ２３を介して低電位線ＬVLと電気的に接続されるため、トランジスタＴｒ２５，Ｔｒ２７は、非導通状態となる。したがって、ＧＮＤ入力端子部ＴGNDから入力される基準電位(ＧＮＤ)の出力信号が、トランジスタＴｒ２６を介して、出力端子部ＴDDから出力される。
【０４０７】
また、第０低電位用ブロック回路ＢＬVL0から低電位出力制御信号線ＬVLenableと低電位用端子部ＴSLとを介して、ゲート電極１６３，１７３，１８３に対して第０低電位出力制御信号ＳVLenable0が付与されると、データ信号ＳDPに応じた正の電位がゲート電極２７３に対して付与される。このとき、トランジスタＴｒ２７が、一方電極２７１と他方電極２７２との間で電流が流れ得る導通状態に設定され、低電位入力端子部ＴVLから入力される低電位(ＶＬ)の出力信号が、トランジスタＴｒ２７を介して、出力端子部ＴDDから出力される。
【０４０８】
具体的には、ゲート電極１６３，１７３，１８３に対して第０ＧＮＤ出力制御信号Ｓ0enableX0が付与されて、トランジスタＴｒ１６〜Ｔｒ１８が導通状態に設定されるとともに、トランジスタＴｒ１０〜Ｔｒ１５が非導通状態に設定される。このとき、ゲート電極１９３，２１３には、第３ＳDP信号端子部ＴDP3からトランジスタＴｒ１６を介して、ＳDP信号ＳDPが付与されて、トランジスタＴｒ１９，Ｔｒ２１が導通状態となる。一方、ゲート電極２０３，２２３，２３３，２４３には、第５および第６ＳDN信号端子部ＴDN5，ＴDN6からトランジスタＴｒ１７，Ｔｒ１８を介して、基準電位を有するＳDN信号ＳDNが付与されることで、トランジスタＴｒ２０，Ｔｒ２２，Ｔｒ２３，Ｔｒ２４が非導通状態となる。そして、ゲート電極２７３に対して、ＳDP信号ＳDPに応じた正電位が付与されて、トランジスタＴｒ２７が導通状態となる。なお、ゲート電極２５３，２６３については、トランジスタＴｒ１９，Ｔｒ２１を介して低電位線ＬVLと電気的に接続されるため、トランジスタＴｒ２５，Ｔｒ２６は、非導通状態となる。したがって、低電位入力端子部ＴVLから入力される低電位(ＶＬ)の出力信号が、トランジスタＴｒ２７を介して、出力端子部ＴDDから出力される。
【０４０９】
このような動作によって、第ｍ電源電位出力回路ＣDDOUTm（ｍは０〜３９の整数）では、第４ｍ高電位用ブロック回路ＢＬVH4mによる第ｍ高電位出力制御信号ＳVHenablemの出力に応じて、高電位(ＶＨ)の出力信号を出力し、第４ｍＧＮＤ用ブロック回路ＢＬGND4mによる第ｍＧＮＤ出力制御信号Ｓ0enableXmの出力に応じて基準電位(ＧＮＤ)の出力信号を出力し、第４ｍ低電位用ブロック回路ＢＬVL4mによる第ｍ低電位出力制御信号ＳVLenablemの出力に応じて低電位(ＶＬ)の出力信号を出力する。
【０４１０】
なお、本実施形態では、図２６で示されるように、第ｍ電源電位出力回路ＣDDOUTmから第ｍ水平ライン群３０BLmの電源線ＬVDDに対して、低電位(ＶＬ)、基準電位(ＧＮＤ)、および高電位(ＶＨ)の順に出力信号が繰り返して付与される。
【０４１１】
ここで、第ｍ電源電位出力回路ＣDDOUTmの構成のうち、第ｍ電源電位出力回路ＣDDOUTmから電源線ＬVDDへの低電位(ＶＬ)の出力信号の出力の開始と終了とを行うための構成に着目すると、トランジスタＴｒ２１が、本発明の第１トランジスタに相当し、トランジスタＴｒ２３が、本発明の第２トランジスタに相当し、トランジスタＴｒ１６が、本発明の第３トランジスタに相当し、トランジスタＴｒ１７が、本発明の第４トランジスタに相当し、トランジスタＴｒ１３が、本発明の第５トランジスタに相当し、トランジスタＴｒ１４が、本発明の第６トランジスタに相当する。また、このとき、低電位用端子部ＴSLが、本発明のセット信号付与部に相当し、ＧＮＤ用端子部ＴSGが、本発明のリセット信号付与部に相当し、第３ＳDP信号端子部ＴDP3が、本発明の第１電位付与部に相当し、第２ＳDP信号端子部ＴDP2が、本発明の第２電位付与部に相当し、第３ＳDN信号端子部ＴDN3が、本発明の第３電位付与部に相当し、第５ＳDN信号端子部ＴDN5が、本発明の第４電位付与部に相当する。そして、一方電極２３１に付与される正電位に応じて、ゲート電極２７３にも正電位が付与されて、トランジスタＴｒ２７が導通状態となり、低電位入力端子部ＴVLから入力される低電位(ＶＬ)の出力信号が、トランジスタＴｒ２７を介して、出力端子部ＴDDから出力される。
【０４１２】
また、第ｍ電源電位出力回路ＣDDOUTmの構成のうち、第ｍ電源電位出力回路ＣDDOUTmから電源線ＬVDDへの基準電位(ＧＮＤ)の出力信号の出力の開始と終了とを行うための構成に着目すると、トランジスタＴｒ２０が、本発明の第１トランジスタに相当し、トランジスタＴｒ２２が、本発明の第２トランジスタに相当し、トランジスタＴｒ１４が、本発明の第３トランジスタに相当し、トランジスタＴｒ１５が、本発明の第４トランジスタに相当し、トランジスタＴｒ１１が、本発明の第５トランジスタに相当し、トランジスタＴｒ１２が、本発明の第６トランジスタに相当する。また、このとき、ＧＮＤ用端子部ＴSGが、本発明のセット信号付与部に相当し、高電位用端子部ＴSHが、本発明のリセット信号付与部に相当し、第２ＳDP信号端子部ＴDP2が、本発明の第１電位付与部に相当し、第１ＳDP信号端子部ＴDP1が、本発明の第２電位付与部に相当し、第２ＳDN信号端子部ＴDN2が、本発明の第３電位付与部に相当し、第４ＳDN信号端子部ＴDN4が、本発明の第４電位付与部に相当する。そして、一方電極２２１に付与される正電位に応じて、ゲート電極２６３にも正電位が付与されて、トランジスタＴｒ２６が導通状態となり、ＧＮＤ入力端子部ＴVGから入力される基準電位(ＧＮＤ)の出力信号が、トランジスタＴｒ２６を介して、出力端子部ＴDDから出力される。
【０４１３】
また、第ｍ電源電位出力回路ＣDDOUTmの構成のうち、第ｍ電源電位出力回路ＣDDOUTmから電源線ＬVDDへの高電位(ＶＨ)の出力信号の出力の開始と終了とを行うための構成に着目すると、トランジスタＴｒ２４が、本発明の第１トランジスタに相当し、トランジスタＴｒ１９が、本発明の第２トランジスタに相当し、トランジスタＴｒ１２が、本発明の第３トランジスタに相当し、トランジスタＴｒ１０が、本発明の第４トランジスタに相当し、トランジスタＴｒ１８が、本発明の第５トランジスタに相当し、トランジスタＴｒ１６が、本発明の第６トランジスタに相当する。また、このとき、高電位用端子部ＴSHが、本発明のセット信号付与部に相当し、低電位用端子部ＴSLが、本発明のリセット信号付与部に相当し、第１ＳDP信号端子部ＴDP1が、本発明の第１電位付与部に相当し、第３ＳDP信号端子部ＴDP3が、本発明の第２電位付与部に相当し、第６ＳDN信号端子部ＴDN6が、本発明の第３電位付与部に相当し、第１ＳDN信号端子部ＴDN1が、本発明の第４電位付与部に相当する。そして、一方電極１９１に付与される正電位に応じて、ゲート電極２５３にも正電位が付与されて、トランジスタＴｒ２５が導通状態となり、高電位入力端子部ＴVHから入力される高電位(ＶＨ)の出力信号が、トランジスタＴｒ２５を介して、出力端子部ＴDDから出力される。
【０４１４】
＜(4-6)電源線駆動回路の動作＞
図３９は、有機ＥＬ表示部３０において出力画像信号に応じた動画像を表示する際における電源線駆動回路４DDの動作に係るタイミングチャートである。なお、図３９では、動画像を構成する複数フレームのうちの１フレームの表示に係る電源線駆動回路４DDの動作に係るタイミングチャートが示されている。
【０４１５】
図３９では、横軸が時刻を示しており、上から順に、(ａ)第０クロック信号ＳCLK0の付与、(ｂ)第１クロック信号ＳCLK1の付与、(ｃ)第２クロック信号ＳCLK2の付与、(ｄ)第３クロック信号ＳCLK3の付与、(ｅ)第０高電位用ブロック回路ＢＬVH0へのセット信号ＳSET（以下「高電位用セット信号ＳHSET」と称する）の付与、(ｆ)第０高電位用ブロック回路ＢＬVH0からの第０高電位出力制御信号ＳVHenalbe0の出力、(ｇ)第４高電位用ブロック回路ＢＬVH4からの第１高電位出力制御信号ＳVHenalbe1の出力、(ｈ)第８高電位用ブロック回路ＢＬVH8からの第２高電位出力制御信号ＳVHenalbe2の出力、(ｉ)第０ＧＮＤ用ブロック回路ＢＬGND0へのセット信号ＳSET（以下「ＧＮＤ用セット信号ＳGSET」と称する）の付与、(ｊ)第０ＧＮＤ用ブロック回路ＢＬGND0からの第０ＧＮＤ出力制御信号Ｓ0enalbeX0の出力、(ｋ)第４ＧＮＤ用ブロック回路ＢＬGND4からの第１ＧＮＤ出力制御信号Ｓ0enalbeX1の出力、(ｌ)第８ＧＮＤ用ブロック回路ＢＬGND8からの第２ＧＮＤ出力制御信号Ｓ0enalbeX2の出力、(ｍ)第０低電位用ブロック回路ＢＬVL0へのセット信号ＳSET（以下「低電位用セット信号ＳLSET」と称する）の付与、(ｎ)第０低電位用ブロック回路ＢＬVL0からの第０低電位出力制御信号ＳVLenalbe0の出力、(ｏ)第４低電位用ブロック回路ＢＬVL4からの第１低電位出力制御信号ＳVLenalbe1の出力、および(ｐ)第８低電位用ブロック回路ＢＬVL8からの第２低電位出力制御信号ＳVLenalbe2の出力、のタイミングと、(ｑ)第０電源電位出力回路ＣDDOUT0によって第０水平ライン群３０BL0の電源線ＬVDDに付与される電位(Ｖdd0)、(ｒ)第１電源電位出力回路ＣDDOUT1によって第１水平ライン群３０BL1の電源線ＬVDDに付与される電位(Ｖdd1)、および(ｓ)第２電源電位出力回路ＣDDOUT2によって第２水平ライン群３０BL2の電源線ＬVDDに付与される電位(Ｖdd2)とがそれぞれ示されている。
【０４１６】
そして、図３９では、各信号が付与または出力されている状態（Ｈｉｇｈ状態）が「１」、各信号が付与または出力されていない状態（Ｌｏｗ状態）が「０」で示されている。更に、電源線ＬVDDに付与される低電位(ＶＬ)が「−Ｖp」、電源線ＬVDDに付与される基準電位(ＧＮＤ)が「０」、電源線ＬVDDに付与される高電位(ＶＨ)が「ＶDD」で示されている。以下、図３９を参照しつつ、１フレームの表示に係る電源線駆動回路４DDの動作について説明する。
【０４１７】
まず、時刻ｔ21の前に、第０〜３クロック信号線ＬCLK0〜ＬCLK3によって第０〜３クロック信号ＳCLK0〜ＳCLK3の順次の付与が繰り返される動作が開始される。
【０４１８】
時刻ｔ21では、制御部２からの信号に応じて、第０低電位用ブロック回路ＢＬVL0へ低電位用セット信号ＳLSETが付与される。このとき、第０低電位用ブロック回路ＢＬVL0が信号出力許可状態に設定される。
【０４１９】
時刻ｔ22では、第２クロック信号線ＬCLK2による第０低電位用ブロック回路ＢＬVL0への第２クロック信号ＳCLK2の付与に応答して、第０低電位用ブロック回路ＢＬVL0から第０出力信号ＳLO0が出力され、該第０出力信号ＳLO0が第０低電位出力制御信号ＳVLenable0として第０電源電位出力回路ＣDDOUT0に対して出力される。このとき、第０電源電位出力回路ＣDDOUT0では、第０低電位出力制御信号ＳVLenable0の入力に応じて、低電位(ＶＬ)の出力信号の出力が開始される。また、このとき、第０出力信号ＳLO0がセット信号ＳSETとして第１低電位用ブロック回路ＢＬVL1に入力されることで、第１低電位用ブロック回路ＢＬVL1が信号出力許可状態に設定される。
【０４２０】
時刻ｔ22から時刻ｔ23に至る迄の期間では、第３、第０、第１、第２クロック信号線ＬCLK3，ＬCLK0，ＬCLK1，ＬCLK2による第３、第０、第１、第２クロック信号ＳCLK3，ＳCLK0，ＳCLK1，ＳCLK2の付与がこの順番で繰り返される。このとき、第２〜４低電位用ブロック回路ＢＬVL2〜ＢＬVL4が順次に信号出力許可状態に設定されるとともに、第０〜２低電位用ブロック回路ＢＬVL0〜ＢＬVL2が順次に信号出力禁止状態に設定される。
【０４２１】
時刻ｔ23では、第２クロック信号線ＬCLK2による第４低電位用ブロック回路ＢＬVL4への第２クロック信号ＳCLK2の付与に応答して、第４低電位用ブロック回路ＢＬVL4から第４出力信号ＳLO4が出力され、該第４出力信号ＳLO4が第１低電位出力制御信号ＳVLenable1として第１電源電位出力回路ＣDDOUT1に対して出力される。このとき、第１電源電位出力回路ＣDDOUT1では、第１低電位出力制御信号ＳVLenable1の入力に応じて、低電位(ＶＬ)の出力信号の出力が開始される。また、このとき、第４出力信号ＳLO4がセット信号ＳSETとして第５低電位用ブロック回路ＢＬVL5に入力されることで、第５低電位用ブロック回路ＢＬVL5が信号出力許可状態に設定される。
【０４２２】
時刻ｔ23から時刻ｔ24に至る迄の期間では、第３、第０、第１、第２クロック信号線ＬCLK3，ＬCLK0，ＬCLK1，ＬCLK2による第３、第０、第１、第２クロック信号ＳCLK3，ＳCLK0，ＳCLK1，ＳCLK2の付与がこの順番で繰り返される。このとき、第６〜８低電位用ブロック回路ＢＬVL6〜ＢＬVL8が順次に信号出力許可状態に設定されるとともに、第４〜６低電位用ブロック回路ＢＬVL4〜ＢＬVL6が順次に信号出力禁止状態に設定される。
【０４２３】
時刻ｔ24では、第２クロック信号線ＬCLK2による第８低電位用ブロック回路ＢＬVL8への第２クロック信号ＳCLK2の付与に応答して、第８低電位用ブロック回路ＢＬVL8から第８出力信号ＳLO8が出力され、該第８出力信号ＳLO8が第２低電位出力制御信号ＳVLenable2として第２電源電位出力回路ＣDDOUT2に対して出力される。このとき、第２電源電位出力回路ＣDDOUT2では、第２低電位出力制御信号ＳVLenable2の入力に応じて、低電位(ＶＬ)の出力信号の出力が開始される。また、このとき、第８出力信号ＳLO8がセット信号ＳSETとして第９低電位用ブロック回路ＢＬVL9に入力されることで、第９低電位用ブロック回路ＢＬVL9が信号出力許可状態に設定される。
【０４２４】
この後、第３、第０、第１、第２クロック信号線ＬCLK3，ＬCLK0，ＬCLK1，ＬCLK2による第３、第０、第１、第２クロック信号ＳCLK3，ＳCLK0，ＳCLK1，ＳCLK2の付与がこの順番で繰り返されることで、第１０〜１５９低電位用ブロック回路ＢＬVL9〜ＢＬVL159が順次に信号出力許可状態に設定されるとともに、第８〜１５７低電位用ブロック回路ＢＬVL7〜ＢＬVL157が順次に信号出力禁止状態に設定される。つまり、信号出力許可状態に設定されている低電位用ブロック回路が、第０低電位用ブロック回路ＢＬVL0側から第１５９低電位用ブロック回路ＢＬVL159側へとシフトされていく。
【０４２５】
そして、第１２，１６，・・・，１５６低電位用ブロック回路ＢＬVL12，ＢＬVL16，・・・，ＢＬVL156が、信号出力許可状態にそれぞれ設定されているタイミングにおいて、第２クロック信号線ＬCLK2による各低電位用ブロック回路ＢＬVL12，ＢＬVL16，・・・，ＢＬVL156への第２クロック信号ＳCLK2の付与が行われることで、各低電位出力制御信号ＳVLenable3，ＳVLenable4，・・・，ＳVLenable39が、各低電位用ブロック回路ＢＬVL12，ＢＬVL16，・・・，ＢＬVL156から各電源電位出力回路ＣDDOUT3，ＣDDOUT4，・・・，ＣDDOUT39へそれぞれ出力される。その結果、第３〜３９電源電位出力回路ＣDDOUT3〜ＣDDOUT39によって第３〜３９水平ライン群３０BL3〜３０BL39の電源線ＬVDDに対して付与される電位(Ｖdd3〜Ｖdd39)が、順次に低電位(ＶＬ)に設定される。
【０４２６】
なお、第１５９低電位用ブロック回路ＢＬVL159については、該第１５９低電位用ブロック回路ＢＬVL159からの出力信号ＳLO159がリセット信号ＳRESETとして、第１５８低電位用ブロック回路ＢＬVL158に入力される。そして、第１５８低電位用ブロック回路ＢＬVL158が信号出力禁止状態に設定された直後に、制御部２からの信号に応じて、第１５９低電位用ブロック回路ＢＬVL159へリセット信号ＳRESETが付与される。このとき、第１５９低電位用ブロック回路ＢＬVL159が信号出力禁止状態に設定される。
【０４２７】
また、時刻ｔ25では、制御部２からの信号に応じて、第０ＧＮＤ用ブロック回路ＢＬGND0へＧＮＤ用セット信号ＳGSETが付与される。このとき、第０ＧＮＤ用ブロック回路ＢＬGND0が信号出力許可状態に設定される。
【０４２８】
時刻ｔ26では、第１クロック信号線ＬCLK1による第０ＧＮＤ用ブロック回路ＢＬGND0への第１クロック信号ＳCLK1の付与に応答して、第０ＧＮＤ用ブロック回路ＢＬGND0から第０出力信号ＳGO0が出力され、該第０出力信号ＳGO0が第０ＧＮＤ出力制御信号Ｓ0enableX0として第０電源電位出力回路ＣDDOUT0に対して出力される。このとき、第０電源電位出力回路ＣDDOUT0では、第０ＧＮＤ出力制御信号Ｓ0enableX0の入力に応じて、基準電位(ＧＮＤ)の出力信号の出力が開始される。また、このとき、第０出力信号ＳGO0がセット信号ＳSETとして第１ＧＮＤ用ブロック回路ＢＬGND1に入力されることで、第１ＧＮＤ用ブロック回路ＢＬGND1が信号出力許可状態に設定される。
【０４２９】
時刻ｔ26から時刻ｔ27に至る迄の期間では、第２、第３、第０、第１クロック信号線ＬCLK2，ＬCLK3，ＬCLK0，ＬCLK1による第２、第３、第０、第１クロック信号ＳCLK2，ＳCLK3，ＳCLK0，ＳCLK1の付与がこの順番で繰り返される。このとき、第２〜４ＧＮＤ用ブロック回路ＢＬGND2〜ＢＬGND4が順次に信号出力許可状態に設定されるとともに、第０〜２ＧＮＤ用ブロック回路ＢＬGND0〜ＢＬGND2が順次に信号出力禁止状態に設定される。
【０４３０】
時刻ｔ27では、第１クロック信号線ＬCLK1による第４ＧＮＤ用ブロック回路ＢＬGND4への第１クロック信号ＳCLK1の付与に応答して、第４ＧＮＤ用ブロック回路ＢＬGND4から第４出力信号ＳGO4が出力され、該第４出力信号ＳGO4が第１ＧＮＤ出力制御信号Ｓ0enableX1として第１電源電位出力回路ＣDDOUT1に対して出力される。このとき、第１電源電位出力回路ＣDDOUT1では、第１ＧＮＤ出力制御信号Ｓ0enableX1の入力に応じて、基準電位(ＧＮＤ)の出力信号の出力が開始される。また、このとき、第４出力信号ＳGO4がセット信号ＳSETとして第５ＧＮＤ用ブロック回路ＢＬGND5に入力されることで、第５ＧＮＤ用ブロック回路ＢＬGND5が信号出力許可状態に設定される。
【０４３１】
時刻ｔ27から時刻ｔ28に至る迄の期間では、第２、第３、第０、第１クロック信号線ＬCLK2，ＬCLK3，ＬCLK0，ＬCLK1による第２、第３、第０、第１クロック信号ＳCLK2，ＳCLK3，ＳCLK0，ＳCLK1の付与がこの順番で繰り返される。このとき、第６〜８ＧＮＤ用ブロック回路ＢＬGND6〜ＢＬGND8が順次に信号出力許可状態に設定されるとともに、第４〜６ＧＮＤ用ブロック回路ＢＬGND4〜ＢＬGND6が順次に信号出力禁止状態に設定される。
【０４３２】
時刻ｔ28では、第１クロック信号線ＬCLK1による第８ＧＮＤ用ブロック回路ＢＬGND8への第１クロック信号ＳCLK1の付与に応答して、第８ＧＮＤ用ブロック回路ＢＬGND8から第８出力信号ＳGO8が出力され、該第８出力信号ＳGO8が第２ＧＮＤ出力制御信号Ｓ0enableX2として第２電源電位出力回路ＣDDOUT2に対して出力される。このとき、第２電源電位出力回路ＣDDOUT2では、第２ＧＮＤ出力制御信号Ｓ0enableX2の入力に応じて、基準電位(ＧＮＤ)の出力信号の出力が開始される。また、このとき、第８出力信号ＳGO8がセット信号ＳSETとして第９ＧＮＤ用ブロック回路ＢＬGND9に入力されることで、第９ＧＮＤ用ブロック回路ＢＬGND9が信号出力許可状態に設定される。
【０４３３】
この後、第２、第３、第０、第１クロック信号線ＬCLK2，ＬCLK3，ＬCLK0，ＬCLK1による第２、第３、第０、第１クロック信号ＳCLK2，ＳCLK3，ＳCLK0，ＳCLK1の付与がこの順番で繰り返されることで、第１０〜１５９ＧＮＤ用ブロック回路ＢＬGND10〜ＢＬGND159が順次に信号出力許可状態に設定されるとともに、第８〜１５７ＧＮＤ用ブロック回路ＢＬGND8〜ＢＬGND157が順次に信号出力禁止状態に設定される。つまり、信号出力許可状態に設定されているＧＮＤ用ブロック回路が、第０ＧＮＤ用ブロック回路ＢＬGND0側から第１５９ＧＮＤ用ブロック回路ＢＬGND159側へとシフトされていく。
【０４３４】
そして、第１２，１６，・・・，１５６ＧＮＤ用ブロック回路ＢＬGND12，ＢＬGND16，・・・，ＢＬGND156が、信号出力許可状態にそれぞれ設定されているタイミングにおいて、第１クロック信号線ＬCLK1による各ＧＮＤ用ブロック回路ＢＬGND12，ＢＬGND16，・・・，ＢＬGND156への第１クロック信号ＳCLK1の付与が行われることで、各ＧＮＤ出力制御信号Ｓ0enableX3，Ｓ0enableX4，・・・，Ｓ0enableX39が、各ＧＮＤ用ブロック回路ＢＬGND12，ＢＬGND16，・・・，ＢＬGND156から各電源電位出力回路ＣDDOUT3，ＣDDOUT4，・・・，ＣDDOUT39へそれぞれ出力される。その結果、第３〜３９電源電位出力回路ＣDDOUT3〜ＣDDOUT39によって第３〜３９水平ライン群３０BL3〜３０BL39の電源線ＬVDDに対して付与される電位(Ｖdd3〜Ｖdd39)が、順次に基準電位(ＧＮＤ)に設定される。
【０４３５】
なお、第１５９ＧＮＤ用ブロック回路ＢＬGND159については、該第１５９ＧＮＤ用ブロック回路ＢＬGND159からの出力信号ＳGO159がリセット信号ＳRESETとして、第１５８ＧＮＤ用ブロック回路ＢＬGND158に入力される。そして、第１５８ＧＮＤ用ブロック回路ＢＬGND158が信号出力禁止状態に設定された直後に、制御部２からの信号に応じて、第１５９ＧＮＤ用ブロック回路ＢＬGND159へリセット信号ＳRESETが付与される。このとき、第１５９ＧＮＤ用ブロック回路ＢＬGND159が信号出力禁止状態に設定される。
【０４３６】
更に、時刻ｔ29では、制御部２からの信号に応じて、第０高電位用ブロック回路ＢＬVH0へ高電位用セット信号ＳHSETが付与される。このとき、第０高電位用ブロック回路ＢＬVH0が信号出力許可状態に設定される。
【０４３７】
時刻ｔ30では、第０クロック信号線ＬCLK0による第０高電位用ブロック回路ＢＬVH0への第０クロック信号ＳCLK0の付与に応答して、第０高電位用ブロック回路ＢＬVH0から第０出力信号ＳHO0が出力され、該第０出力信号ＳHO0が第０高電位出力制御信号ＳVHenable0として第０電源電位出力回路ＣDDOUT0に対して出力される。このとき、第０電源電位出力回路ＣDDOUT0では、第０高電位出力制御信号ＳVHenable0の入力に応じて、高電位(ＶＨ)の出力信号の出力が開始される。また、このとき、第０出力信号ＳHO0がセット信号ＳSETとして第１高電位用ブロック回路ＢＬVH1に入力されることで、第１高電位用ブロック回路ＢＬVH1が信号出力許可状態に設定される。
【０４３８】
時刻ｔ30から時刻ｔ31に至る迄の期間では、第１、第２、第３、第０クロック信号線ＬCLK1，ＬCLK2，ＬCLK3，ＬCLK0による第１、第２、第３、第０クロック信号ＳCLK1，ＳCLK2，ＳCLK3，ＳCLK0の付与がこの順番で繰り返される。このとき、第２〜４高電位用ブロック回路ＢＬVH2〜ＢＬVH4が順次に信号出力許可状態に設定されるとともに、第０〜２高電位用ブロック回路ＢＬVH0〜ＢＬVH2が順次に信号出力禁止状態に設定される。
【０４３９】
時刻ｔ31では、第０クロック信号線ＬCLK0による第４高電位用ブロック回路ＢＬVH4への第０クロック信号ＳCLK0の付与に応答して、第４高電位用ブロック回路ＢＬVH4から第４出力信号ＳHO4が出力され、該第４出力信号ＳHO4が第１高電位出力制御信号ＳVHenable1として第１電源電位出力回路ＣDDOUT1に対して出力される。このとき、第１電源電位出力回路ＣDDOUT1では、第１高電位出力制御信号ＳVHenable1の入力に応じて、高電位(ＶＨ)の出力信号の出力が開始される。また、このとき、第４出力信号ＳHO4がセット信号ＳSETとして第５高電位用ブロック回路ＢＬVH5に入力されることで、第５高電位用ブロック回路ＢＬVH5が信号出力許可状態に設定される。
【０４４０】
時刻ｔ31から時刻ｔ32に至る迄の期間では、第１、第２、第３、第０クロック信号線ＬCLK1，ＬCLK2，ＬCLK3，ＬCLK0による第１、第２、第３、第０クロック信号ＳCLK1，ＳCLK2，ＳCLK3，ＳCLK0の付与がこの順番で繰り返される。このとき、第６〜８高電位用ブロック回路ＢＬVH6〜ＢＬVH8が順次に信号出力許可状態に設定されるとともに、第４〜６高電位用ブロック回路ＢＬVH4〜ＢＬVH6が順次に信号出力禁止状態に設定される。
【０４４１】
時刻ｔ32では、第０クロック信号線ＬCLK0による第８高電位用ブロック回路ＢＬVH8への第０クロック信号ＳCLK0の付与に応答して、第８高電位用ブロック回路ＢＬVH8から第８出力信号ＳHO8が出力され、該第８出力信号ＳHO8が第２高電位出力制御信号ＳVHenable2として第２電源電位出力回路ＣDDOUT2に対して出力される。このとき、第２電源電位出力回路ＣDDOUT2では、第２高電位出力制御信号ＳVHenable2の入力に応じて、高電位(ＶＨ)の出力信号の出力が開始される。また、このとき、第８出力信号ＳHO8がセット信号ＳSETとして第９高電位用ブロック回路ＢＬVH9に入力されることで、第９高電位用ブロック回路ＢＬVH9が信号出力許可状態に設定される。
【０４４２】
この後、第１、第２、第３、第０クロック信号線ＬCLK1，ＬCLK2，ＬCLK3，ＬCLK0による第１、第２、第３、第０クロック信号ＳCLK1，ＳCLK2，ＳCLK3，ＳCLK0の付与がこの順番で繰り返されることで、第１０〜１５９高電位用ブロック回路ＢＬVH10〜ＢＬVH159が順次に信号出力許可状態に設定されるとともに、第８〜１５７高電位用ブロック回路ＢＬVH8〜ＢＬVH157が順次に信号出力禁止状態に設定される。つまり、信号出力許可状態に設定されている高電位用ブロック回路が、第０高電位用ブロック回路ＢＬVH0側から第１５９高電位用ブロック回路ＢＬVH159側へとシフトされていく。
【０４４３】
そして、第１２，１６，・・・，１５６高電位用ブロック回路ＢＬVH12，ＢＬVH16，・・・，ＢＬVH156が、信号出力許可状態にそれぞれ設定されているタイミングにおいて、第０クロック信号線ＬCLK0による各高電位用ブロック回路ＢＬVH12，ＢＬVH16，・・・，ＢＬVH156への第０クロック信号ＳCLK0の付与が行われることで、各高電位出力制御信号ＳVHenable3，ＳVHenable4，・・・，ＳVHenable39が、各高電位用ブロック回路ＢＬVH12，ＢＬVH16，・・・，ＢＬVH156から各電源電位出力回路ＣDDOUT3，ＣDDOUT4，・・・，ＣDDOUT39へそれぞれ出力される。その結果、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39によって第０〜３９水平ライン群３０BL0〜３０BL39の電源線ＬVDDに対して付与される電位(Ｖdd3〜Ｖdd39)が、順次に高電位(ＶＨ)に設定される。
【０４４４】
なお、第１５９高電位用ブロック回路ＢＬVH159については、該第１５９高電位用ブロック回路ＢＬVH159からの出力信号ＳHO159がリセット信号ＳRESETとして、第１５８高電位用ブロック回路ＢＬVH158に入力される。そして、第１５８高電位用ブロック回路ＢＬVH158が信号出力禁止状態に設定された直後に、制御部２からの信号に応じて、第１５９高電位用ブロック回路ＢＬVH159へリセット信号ＳRESETが付与される。このとき、第１５９高電位用ブロック回路ＢＬVH159が信号出力禁止状態に設定される。
【０４４５】
このようにして、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39から、時間的に同じ幅の低電位(ＶＬ)の出力信号が、少しずつずれたタイミングで出力される。また、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39から、時間的に同じ幅の基準電位(ＧＮＤ)の出力信号が、少しずつずれたタイミングで出力される。更に、第０〜３９電源電位出力回路ＣDDOUT0〜ＣDDOUT39から、時間的に同じ幅の高電位(ＶＨ)の出力信号が、少しずつずれたタイミングで出力される。なお、ここで言う低電位(ＶＬ)の出力信号の時間的な幅は、第ｍ電源電位出力回路ＣDDOUTmからの低電位(ＶＬ)の出力信号の出力が維持されている期間のことを表している。また、基準電位(ＧＮＤ)の出力信号の時間的な幅は、第ｍ電源電位出力回路ＣDDOUTmからの基準電位(ＧＮＤ)の出力信号の出力が維持されている期間のことを表している。更に、高電位(ＶＨ)の出力信号の時間的な幅は、第ｍ電源電位出力回路ＣDDOUTmからの高電位(ＶＨ)の出力信号の出力が維持されている期間のことを表している。
【０４４６】
そして、上述したような時刻ｔ21〜ｔ32における電源線駆動回路４DDの動作が繰り返されることで、有機ＥＬ表示部３０において出力画像信号に応じた動画像が表示される。
【０４４７】
また、電源線駆動回路４DDでは、第４ｍ高電位用ブロック回路ＢＬVH4mのクロック信号端子部ＴINによる第０クロック信号ＳCLK0の受け付けと、第４ｍＧＮＤ用ブロック回路ＢＬGND4mのクロック信号端子部ＴINによる第１クロック信号ＳCLK1の受け付けと、第４ｍ低電位用ブロック回路ＢＬVL4mのクロック信号端子部ＴINによる第２クロック信号ＳCLK2の受け付けとが順次に行われる。換言すれば、第４ｍ高電位用ブロック回路ＢＬVH4mのクロック信号端子部ＴINによる第０クロック信号ＳCLK0の受け付けと、第４ｍＧＮＤ用ブロック回路ＢＬGND4mのクロック信号端子部ＴINによる第１クロック信号ＳCLK1の受け付けと、第４ｍ低電位用ブロック回路ＢＬVL4mのクロック信号端子部ＴINによる第２クロック信号ＳCLK2の受け付けとが異なるタイミングで行われる。
【０４４８】
このため、第４ｍ高電位用ブロック回路ＢＬVH4mによる第ｍ高電位出力制御信号ＳVHenablemの出力と、第４ｍＧＮＤ用ブロック回路ＢＬGND4mによる第ｍＧＮＤ出力制御信号Ｓ0enableXmの出力と、第４ｍ低電位用ブロック回路ＢＬVL4mによる第ｍ低電位出力制御信号ＳVLenablemの出力とが順次に行われる。そして、その結果、第ｍ電源電位出力回路ＣDDOUTmに対して、第ｍ高電位出力制御信号ＳVHenablemと、第ｍＧＮＤ出力制御信号Ｓ0enableXmと、第ｍ低電位出力制御信号ＳVLenablemとが同時に入力されない。つまり、第ｍ電源電位出力回路ＣDDOUTmに対して第ｍ高電位出力制御信号ＳVHenablemが入力されるタイミングと、第ｍ電源電位出力回路ＣDDOUTmに対して第ｍＧＮＤ出力制御信号Ｓ0enableXmが入力されるタイミングと、第ｍ電源電位出力回路ＣDDOUTmに対して第ｍ低電位出力制御信号ＳVLenablemが入力されるタイミングとの位相がずれている。したがって、第ｍ電源電位出力回路ＣDDOUTmにおいて、いわゆる貫通電流が流れず、消費電力の抑制を図られる。
【０４４９】
ところで、第ｍ電源電位出力回路ＣDDOUTmから電源線ＬVDDに付与される電位（Ｖddm）が、低電位(ＶＬ)となる期間の幅が、第０低電位用ブロック回路ＢＬVL0に低電位用セット信号ＳLSETが付与されてから、第０ＧＮＤ用ブロック回路ＢＬGND0にＧＮＤ用セット信号ＳGSETが付与される迄の期間に相当する。また、該電位（Ｖddm）が、基準電位(ＧＮＤ)となる期間の幅が、第０ＧＮＤ用ブロック回路ＢＬGND0にＧＮＤ用セット信号ＳGSETが付与されてから、第０高電位用ブロック回路ＢＬVH0に高電位用セット信号ＳHSETが付与される迄の期間に相当する。更に、該電位（Ｖddm）が、高電位(ＶＨ)となるる期間の幅が、第０高電位用ブロック回路ＢＬVH0に高電位用セット信号ＳHSETが付与されてから、次に第０低電位用ブロック回路ＢＬVL0に低電位用セット信号ＳLSETが付与される迄の期間に相当する。このため、１フレーム分の画像の表示時には、各電源電位出力回路ＣDDOUTmから電源線ＬVDDに低電位(ＶＬ)が付与される期間の幅が一定となり、各電源電位出力回路ＣDDOUTmから電源線ＬVDDに基準電位(ＧＮＤ)が付与される期間の幅が一定となり、各電源電位出力回路ＣDDOUTmから電源線ＬVDDに高電位(ＶＨ)が付与される期間の幅が一定となる。
【０４５０】
しかしながら、各フレームの画像を表示する際に、制御部２によって、第０低電位用ブロック回路ＢＬVL0に低電位用セット信号ＳLSETが付与されてから、第０ＧＮＤ用ブロック回路ＢＬGND0にＧＮＤ用セット信号ＳGSETが付与される迄の期間が調整されることで、各電源電位出力回路ＣDDOUTmから電源線ＬVDDに低電位(ＶＬ)が付与される期間の幅が適宜変更される。また、第０ＧＮＤ用ブロック回路ＢＬGND0にＧＮＤ用セット信号ＳGSETが付与されてから、第０高電位用ブロック回路ＢＬVH0に高電位用セット信号ＳHSETが付与される迄の期間が調整されることで、各電源電位出力回路ＣDDOUTmから電源線ＬVDDに基準電位(ＧＮＤ)が付与される期間の幅が適宜変更される。更に、第０高電位用ブロック回路ＢＬVH0に高電位用セット信号ＳHSETが付与されてから、次に第０低電位用ブロック回路ＢＬVL0に低電位用セット信号ＳLSETが付与される迄の期間が調整されることで、各電源電位出力回路ＣDDOUTmから電源線ＬVDDに高電位(ＶＨ)が付与される期間の幅が適宜変更される。
【０４５１】
以上のように、本実施形態に係る電源線駆動回路４DDでは、第Ｎ高電位用ブロック回路ＢＬVHN（Ｎは０〜１５９の整数）において、トランジスタＴｒ１が導通状態に設定され、且つトランジスタＴｒ２が非導通状態に設定されることで、第Ｎ出力信号ＳHONが出力され得る信号出力許可状態と、トランジスタＴｒ２が導通状態に設定され、且つトランジスタＴｒ１が非導通状態に設定されることで、第Ｎ出力信号ＳHONが出力されない信号出力禁止状態とに順次に設定される。このため、第Ｎ高電位用ブロック回路ＢＬVHNにおける貫通電流の発生が抑制され、消費電力の増大が抑制される。
【０４５２】
また、第ＮＧＮＤ用ブロック回路ＢＬGNDN（Ｎは０〜１５９の整数）、第Ｎ低電位用ブロック回路ＢＬVLN（Ｎは０〜１５９の整数）、および第ｍ電源電位出力回路ＣDDOUTm（ｍは０〜３９の整数）においても、信号出力許可状態と、信号出力禁止状態とに順次に設定される。このため、第ＮＧＮＤ用ブロック回路ＢＬGNDN、第Ｎ低電位用ブロック回路ＢＬVLN、および第ｍ電源電位出力回路ＣDDOUTmにおける貫通電流の発生が抑制され、消費電力の増大が抑制される。したがって、本実施形態に係る電源線駆動回路４DDでは、消費電力の増大が抑制されつつ、トランジスタに付与される電位の状態が切り替えられることで、比較的自由度の高い出力信号の出力制御が行われる。
【０４５３】
＜(5)変形例＞
本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
【０４５４】
◎例えば、上記一実施形態では、図１６で示されるようなブロック回路ＢＬYをベースとして、各セット用ブロック回路ＢＬSETn（ｎは０〜４７９の整数）、各リセット用ブロック回路ＢＬRESETn、各補償制御信号出力回路ＣTHOUTm（ｍは０〜３９の整数）、各高電位用ブロック回路ＢＬVHN（Ｎは０〜１５９の整数）、各ＧＮＤ用ブロック回路ＢＬGNDN、各低電位用ブロック回路ＢＬVLN、および各電源電位出力回路ＣDDOUTmがそれぞれ構成されるものとして説明したが、これに限られない。具体的には、ブロック回路ＢＬYでは、ブロック回路ＢＬYに対して、正の電位を有するデータ信号ＳDPが付与され、且つ基準電位（ここでは、０Ｖ）を有するデータ信号ＳDNが付与されている状態で、ブロック回路ＢＬYに対するセット信号ＳSETの入力とリセット信号ＳRESETの入力とが交互に行われることで、接続部Ｃ１３の電位と接続部Ｃ１４の電位とが交互に切り替わる動作を挙げて説明したが、これに限られない。
【０４５５】
例えば、図４０で示されるように、ブロック回路ＢＬYから第５，６トランジスタＴｒ５，Ｔｒ６を取り除いたブロック回路ＢＬZを採用して、ブロック回路ＢＬZに対する正の電位を有するデータ信号ＳDPの入力と正の電位を有するデータ信号ＳDNの入力とが交互に行われるようにしても良い。但し、図４０で示されるブロック回路ＢＬZでは、図１６で示されたブロック回路ＢＬYの接続部Ｃ４が、第２電位付与部に相当する接続部Ｃ２に変更されている。
【０４５６】
図４０で示されるブロック回路ＢＬZにおいては、接続部Ｃ５からトランジスタＴｒ３，Ｔｒ４の各ゲート電極に対してセット信号ＳSETが付与されている状態において、接続部Ｃ１によってトランジスタＴｒ１のゲート電極およびトランジスタＴｒ２のドレイン電極に対してデータ信号ＳDPが付与され、且つ接続部Ｃ２によってトランジスタＴｒ２のゲート電極およびトランジスタＴｒ１のドレイン電極が接地されることで、トランジスタＴｒ７が導通状態であり且つトランジスタＴｒ８が非導通状態となり、出力信号ＳOUTが出力され得る第１電位状態に設定される。また、接続部Ｃ５から第１，２トランジスタＴｒ３，Ｔｒ４の各ゲート電極に対してセット信号ＳSETが付与されている状態において、接続部Ｃ２によってトランジスタＴｒ２のゲート電極およびトランジスタＴｒ１のドレイン電極に対して正の電位を有するデータ信号ＳDNが付与され、且つ接続部Ｃ１によってトランジスタＴｒ１のゲート電極およびトランジスタＴｒ２のドレイン電極が接地されることで、トランジスタＴｒ８が導通状態であり且つトランジスタＴｒ７が非導通状態となり、出力信号ＳOUTが出力されない第２電位状態に設定される。つまり、ブロック回路ＢＬZに対する正の電位を有するデータ信号ＳDPの入力と正の電位を有するデータ信号ＳDNの入力とが交互に行われることで、ブロック回路ＢＬZが、第１電位状態と第２電位状態とに順次に設定される。
【０４５７】
なお、図１６で示されたブロック回路ＢＬYおよび図４０で示されたブロック回路ＢＬZの説明では、トランジスタＴｒ１〜Ｔｒ８がｎ型のトランジスタであるものとして説明したが、トランジスタＴｒ１〜Ｔｒ８はｐ型のトランジスタであってもよい。ｐ型のトランジスタであっても、回路を貫通して流れる電流（貫通電流）の発生が抑制される。
【０４５８】
◎また、上記一実施形態では、補償制御線駆動回路４THを構成する、第ｎセット用ブロック回路ＢＬSETn（ｎは０〜４７９の整数）、第ｎリセット用ブロック回路ＢＬRESETn、および第ｍ補償制御信号出力回路ＣTHOUTm（ｍは０〜３９の整数）において、それぞれ貫通電流の発生の抑制によって消費電力の増大が抑制されたが、これに限られない。例えば、第ｎセット用ブロック回路ＢＬSETn（ｎは０〜４７９の整数）、第ｎリセット用ブロック回路ＢＬRESETn、および第ｍ補償制御信号出力回路ＣTHOUTm（ｍは０〜３９の整数）のうちの何れか１つの回路において、貫通電流の発生が抑制されるような構成が採用されれば良い。
【０４５９】
◎また、上記一実施形態では、電源線駆動回路４DDを構成する、第Ｎ高電位用ブロック回路ＢＬVHn（Ｎは０〜１５９の整数）、第ＮＧＮＤ用ブロック回路ＢＬGNDn、第Ｎ低電位用ブロック回路ＢＬVLn、および第ｍ電源電位出力回路ＣDDOUTm（ｍは０〜３９の整数）において、それぞれ貫通電流の発生の抑制によって消費電力の増大が抑制されたが、これに限られない。例えば、第Ｎ高電位用ブロック回路ＢＬVHn（Ｎは０〜１５９の整数）、第ＮＧＮＤ用ブロック回路ＢＬGNDn、第Ｎ低電位用ブロック回路ＢＬVLn、および第ｍ電源電位出力回路ＣDDOUTm（ｍは０〜３９の整数）のうちの何れか１つの回路において、貫通電流の発生が抑制されるような構成が採用されれば良い。
【０４６０】
◎また、上記一実施形態では、貫通電流の発生を抑制するために、電源線駆動回路４DDにおいて、同一の第ｍ電源電位出力回路ＣDDOUTmに対して、第ｍ高電位出力制御信号ＳVHenablemと、第ｍＧＮＤ出力制御信号Ｓ0enableXmと、第ｍ低電位出力制御信号ＳVLenablemとが同時に入力されず、且つ各シフトレジスタ回路ＳＲVH，ＳＲGND，ＳＲVLにおいて隣接するブロック回路に対して同時にクロック信号が入力されないように構成された。
【０４６１】
具体的には、４種類のクロック信号ＳCLK0〜ＳCLK3を付与する４種類のクロック信号線ＬCLK0〜ＬCLK3が設けられ、同一の第ｍ電源電位出力回路ＣDDOUTmに対して、第ｍ高電位出力制御信号ＳVHenablemを出力する第４ｍ高電位用ブロック回路ＢＬVH4mと、第ｍＧＮＤ出力制御信号Ｓ0enableXmを出力する第４ｍＧＮＤ用ブロック回路ＢＬGND4mと、第ｍ低電位出力制御信号ＳVLenablemを出力する第４ｍ低電位用ブロック回路ＢＬVL4mとが、それぞれ異なる種類のクロック信号線に電気的に接続されるとともに、各シフトレジスタ回路ＳＲVH，ＳＲGND，ＳＲVLにおいて隣り合うブロック回路に対して異なる種類のクロック信号線が電気的に接続されるように構成された。
【０４６２】
しかしながら、貫通電流の発生を抑制するためには、例えば、５種類以上のクロック信号を付与する５種類以上のクロック信号線が設けられ、同一の第ｍ電源電位出力回路ＣDDOUTmに対して、第ｍ高電位出力制御信号ＳVHenablemを出力する第４ｍ高電位用ブロック回路ＢＬVH4mと、第ｍＧＮＤ出力制御信号Ｓ0enableXmを出力する第４ｍＧＮＤ用ブロック回路ＢＬGND4mと、第ｍ低電位出力制御信号ＳVLenablemを出力する第４ｍ低電位用ブロック回路ＢＬVL4mとが、それぞれ異なる種類のクロック信号線に電気的に接続されるとともに、各シフトレジスタ回路ＳＲVH，ＳＲGND，ＳＲVLにおいて隣り合うブロック回路に対して異なる種類のクロック信号線が電気的に接続されるように構成されても良い。
【０４６３】
つまり、貫通電流の発生を抑制するためには、１つの電源電位出力回路から出力される電位の種類の数がＭ（Ｍは３以上の整数）の場合には、Ｍ＋１以上の種類のクロック信号を付与するＭ＋１種類以上のクロック信号線が設けられ、Ｍ種類の電位を出力させるためのＭ種類の出力制御信号を同一の電源電位出力回路に対して出力するＭ種類のブロック回路が、それぞれ異なる種類のクロック信号線に電気的に接続されるとともに、Ｍ種類の各シフトレジスタ回路において隣り合うブロック回路に対して異なる種類のクロック信号線が電気的に接続されるように構成されれば良い。
【０４６４】
◎また、上記一実施形態では、ＳDN信号線ＬDNから基準電位を有するデータ信号ＳDNを供給するものとして説明したが、これに限られず、例えば、ＳDN信号線ＬDNを単純に接地させても良い。
【０４６５】
◎また、上記一実施形態では、１２本の水平ラインを１つの水平ライン群として、第ｍ補償制御信号出力回路ＣTHOUTmから第ｍ水平ライン群３０BLmの補償制御線ＬTHに対して一括して第ｍ補償制御信号ＳTHmが出力されるとともに、第ｍ電源電位出力回路ＣDDOUTmから第ｍ水平ライン群３０BLmの電源線ＬVDDに対して一括して電位(Ｖddm)が付与されたが、これに限られない。例えば、１つの水平ライン群を構成する水平ラインの本数は１２以外の数でも良い。更に、水平ラインごとに、補償制御線ＬTHに対して補償制御信号ＳTHが付与されるとともに、水平ラインごとに、電源線ＬVDDに対して電位(Ｖdd)が付与されても良い。つまり、各補償制御信号出力回路の出力端子部が、複数の画素ラインのうちの対応する１以上の画素ラインに含まれる複数の画素回路３１に対して、それぞれ出力信号を出力しても良いし、各電源電位出力回路の出力端子部が、複数の画素ラインのうちの対応する１以上の画素ラインに含まれる複数の画素回路３１に対して、それぞれ出力信号を出力しても良い。
【０４６６】
◎また、上記一実施形態では、補償制御線駆動回路４THによって補償制御線ＬTHが２つの電位に順次に設定され、電源線駆動回路４DDによって電源線ＬVDDが３つの電位に順次に設定されたが、これに限られない。例えば、その他の箇所の電位を順次に切り替える回路に、補償制御線駆動回路４THと同様な構成を採用したり、電源線駆動回路４DDと同様な構成を採用しても良い。例えば、上記一実施形態の画素回路３１において駆動トランジスタＴdのソース電極側の接地されている部分に、３種類以上の電位を順次に付与する端子部を設けて、該端子部に付与する電位を、電源線駆動回路４DDと同様な構成を採用した駆動回路から供給するようにしても良い。
【０４６７】
◎また、上記一実施形態では、走査線駆動回路４SSの詳細な構成については説明しなかったが、例えば、走査線駆動回路４SSに、セット用シフトレジスタＳＲSETと同様な構成を採用して、各ブロック回路から順次に出力される出力信号を走査信号として、有機ＥＬ表示部３０の各水平ラインの走査線に対して順次に供給するようにしても良い。このような構成が採用されると、制御部２からの信号に応じて、有機ＥＬ表示部３０を構成する各水平ラインに対応する各走査線ＬSSに対して、有機ＥＬ表示部３０の上部側の水平ラインから順に、少しずつずれたタイミングで走査信号が供給されることになる。
【０４６８】
◎また、上記一実施形態では、画像表示装置１が有機ＥＬ素子の発光を利用した有機ＥＬ装置であったが、これに限られない。例えば、発光素子として無機材料で構成された発光ダイオード（ＬＥＤ）が採用された画像表示装置等であっても良い。
【符号の説明】
【０４６９】
１  画像表示装置
２  制御部
３  パネル部
４  専用ドライバ回路
４DD  電源線駆動回路
４SS  走査線駆動回路
４TH  補償制御線駆動回路
５  Ｘドライバ回路
６  電源回路
３０  有機ＥＬ表示部
３０BL0〜３０BL39  第０〜３９水平ライン群
３１  画素回路
１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２２１，２３１，２４１，２５１，２６１，２７１，Ｅ１１，Ｅ２１，Ｅ３１，Ｅ４１，Ｅ５１，Ｅ６１，Ｅ７１，Ｅ８１  一方電極
１０２，１１２，１２２，１３２，１４２，１５２，１６２，１７２，１８２，１９２，２０２，２１２，２２２，２３２，２４２，２５２，２６２，２７２，Ｅ１２，Ｅ２２，Ｅ３２，Ｅ４２，Ｅ５２，Ｅ６２，Ｅ７２，Ｅ８２  他方電極
１０３，１１３，１２３，１３３，１４３，１５３，１６３，１７３，１８３，１９３，２０３，２１３，２２３，２３３，２４３，２５３，２６３，２７３，Ｅ１３，Ｅ２３，Ｅ３３，Ｅ４３，Ｅ５３，Ｅ６３，Ｅ７３，Ｅ８３  ゲート電極
ＢＬSET0〜ＢＬSET479  第０〜４７９セット用ブロック回路
ＢＬRESET0〜ＢＬRESET479  第０〜４７９リセット用ブロック回路
ＢＬGND0〜ＢＬGND159  第０〜１５９ＧＮＤ用ブロック回路
ＢＬVH0〜ＢＬVH159  第０〜１５９高電位用ブロック回路
ＢＬVL0〜ＢＬVL159  第０〜１５９低電位用ブロック回路
Ｃ１〜Ｃ１６  接続部
ＣDDOUT0〜ＣDDOUT39  第０〜３９電源電位出力回路
ＣTHOUT0〜ＣTHOUT39  第０〜３９補償制御信号出力回路
Ｌ0enableX  ＧＮＤ出力制御信号線
ＬCLK0  第０クロック信号線
ＬCLK1  第１クロック信号線
ＬCLK2  第２クロック信号線
ＬCLK3  第３クロック信号線
ＬCLKE  一方クロック信号線
ＬCLKO  他方クロック信号線
ＬDN  ＳDN信号線
ＬDP  ＳDP信号線
ＬENABLE  能動化信号線
ＬVH  高電位線
ＬVHenable  高電位出力制御信号線
ＬVL  低電位線
ＬVLenable  低電位出力制御信号線
ＳＲGND  ＧＮＤ用シフトレジスタ回路
ＳＲRESET  リセット用シフトレジスタ回路
ＳＲSET  セット用シフトレジスタ回路
ＳＲVH  高電位用シフトレジスタ回路
ＳＲVL  低電位用シフトレジスタ回路
Ｔ1〜Ｔ4  第１〜４端子部
ＴDN1〜ＴDN6  第１〜６ＳDN端子部
ＴDP1〜ＴDP4  第１〜４ＳDP端子部
ＴGND  ＧＮＤ入力端子部
ＴIN  クロック信号端子部
ＴL1〜ＴL9  第１〜９低電位端子部
Ｔｒ１〜Ｔｒ８，Ｔｒ１０〜Ｔｒ２７  トランジスタ
ＴOUT，ＴDD  出力端子部
ＴRESET  リセット端子部
ＴSET  セット端子部
ＴSG  ＧＮＤ用端子部
ＴSH  高電位用端子部
ＴSL  低電位用端子部
ＴVH  高電位入力端子部
ＴVHIN  高電位端子部
ＴVL  低電位入力端子部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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