(57)【要約】【課題】メモリセルのデータ値の如何にかかわらずメモリセルのリーク不良を検出することができるような構成の不揮発性半導体メモリ及びそのリーク不良検出方法を提供する。【解決手段】  通常モード及びテストモードのいずれか１を選択し、当該通常モードのときには通常モード電圧を選択ワード線へ供給し且つ当該テストモードのときには当該通常モード電圧よりも低いテストモード電圧を選択ワード線へ供給する不揮発性半導体メモリ。  かかる不揮発性半導体メモリにおいて、テストモード選択をなすことによってそのリーク電流を検出する。【選択図】図２
2010176750.tif 000002
【特許請求の範囲】
【請求項１】
複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の１に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の１に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の１つを選択するロウデコーダと、前記複数のビット線の１つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリであって、
モード選択指令に応じて通常モード信号及びテストモード信号のいずれか１を出力するモード選択部を含み、
前記ロウデコーダは、前記通常モード信号に応じて通常モード電圧を当該選択した１のワード線へ供給し且つ前記テストモード信号に応じて前記通常モード電圧よりも低いテストモード電圧を前記１のワード線へ供給することを特徴とする不揮発性半導体メモリ。
【請求項２】
前記テストモード電圧は、前記メモリセルの閾値電圧よりも低いことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記テストモード電圧は、接地電圧であることを特徴とする請求項２に記載の不揮発性半導体メモリ。
【請求項４】
複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の１に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の１に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の１つを選択するロウデコーダと、前記複数のビット線の１つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリのリーク不良検出方法であって、
モード選択指令に応じて通常モード信号及びテストモード信号のいずれか１を出力するモード選択ステップと、
前記通常モード信号に応じて通常モード電圧を当該選択した１のワード線へ供給し且つ前記テストモード信号に応じて前記ワード線電圧よりも低いテストモード電圧を前記１のワード線へ供給するワード線電圧供給ステップと、を含むことを特徴とするリーク不良検出方法。
【請求項５】
前記テストモード電圧は、前記メモリセルの閾値電圧よりも低いことを特徴とする請求項４に記載のリーク不良検出方法。
【請求項６】
前記テストモード電圧は、接地電圧であることを特徴とする請求項５に記載のリーク不良検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリセルからなる不揮発性半導体メモリ及びそのリーク不良の検出方法に関する。
【背景技術】
【０００２】
例えば特許文献１に開示される如く、複数の行及び列からなるマトリクスの形状に配置された複数のメモリセルからなるＦＬＡＳＨメモリなどの不揮発性半導体メモリが知られている。かかるメモリにおいては、互いに交差する複数のワード線及びビット線の１つを選択することにより、複数のメモリセルの１つを選択することができる。ビット線に接続されているセンスアンプは、選択されたメモリセル（以下、選択メモリセルと称する）からビット線へ流れるセル電流と予め定めたリファレンス電流とを比較することにより、そのメモリセルのデータ値が”１”であるか”０”であるかを判定する。
【０００３】
図１(ａ)は選択メモリセルにおけるＩＶ特性を表す図である。横軸は選択メモリセルのゲート電圧Ｖｇを表し、縦軸は選択メモリセルのセル電流Ｉｄｓを表す。選択メモリセルのデータ値が”１”のときのＩＶ特性ＩＶ１、データ値”０”のときのＩＶ特性ＩＶ０、ゲート電圧Ｖｇ１及びリファレンス電流Ｉｒｅｆ１が示されている。データ値が”１”のメモリセルの閾値は比較的低く、その選択時にビット線に流れるセル電流Ｉｄｓ１はリファレンス電流Ｉｒｅｆ１よりも大きいのでセンスアンプからはデータ値”１”が出力される。一方、データ値が”０”のメモリセルの閾値は比較的高く、その選択時にビット線に流れるセル電流Ｉｄｓ０はリファレンス電流Ｉｒｅｆ１よりも小さいのでセンスアンプからはデータ値”０”が出力される。
【０００４】
このように、センスアンプは、メモリセルに記憶されているデータ値をセル電流により判定するので、メモリセルに不良があった場合には誤判定の原因となる。従来、例えば短絡によってビット線に異常電流が流れるいわゆるリーク不良の検出は以下の如く行われていた。図１(ｂ)は選択メモリセルにおける正常時及びリーク不良時のＩＶ特性を表す図である。データ値が”１”のときの正常メモリセルのＩＶ特性ＩＶ１及び不良メモリセルのＩＶ特性ＩＶＬ１、データ値が”０”のときの正常メモリセルのＩＶ特性ＩＶ０及び不良メモリセルのＩＶ特性ＩＶＬ０、ゲート電圧Ｖｇ２及びリファレンス電流Ｉｒｅｆ０が示されている。
【０００５】
正常メモリセルであるか不良メモリセルであるかを判別するためには、リファレンス電流を正常メモリセルのセル電流と不良メモリセルのセル電流との中間に設定する必要がある。また、微小なリーク電流を検出できるようにするため、リファレンス電流を低く設定するのが望ましい。これらの条件を満たすために例えば図１(ｂ)に示される如くリファレンス電流Ｉｒｅｆ０に設定する。
【０００６】
更にメモリセルのＩＶ特性にはバラツキがあり、同データ値及び同ゲート電圧であってもメモリセル毎にセル電流が異なることを考慮すれば、ゲート電圧も低く設定すべきである。しかしながら、ワード線に供給されるゲート電圧は、メモリセルを動作させる関係上、ある値より低くすることができない。ゲート電圧の下限は例えば図１(ｂ)に示される如くゲート電圧Ｖｇ２である。ゲート電圧Ｖｇ２は例えば約１Ｖである。
【０００７】
リファレンス電流Ｉｒｅｆ０が正常メモリセルのセル電流と不良メモリセルのセル電流との中間にあるときにメモリセルの正常／異常を判別できるところ、ゲート電圧Ｖｇ２の場合、データ値が”１”の正常メモリセルのセル電流Ｉｄｓ１及び不良メモリセルのセル電流ＩｄｓＬ１は共にリファレンス電流Ｉｒｅｆ０よりも高くなっているので、データ値が”１”の場合には、正常／異常の判別ができない。一方、データ値が”０”の正常メモリセルのセル電流Ｉｄｓ０はリファレンス電流Ｉｒｅｆ０よりも低く、不良メモリセルのセル電流ＩｄｓＬ０はリファレンス電流Ｉｒｅｆ０よりも高いので、リファレンス電流Ｉｒｅｆ０を基準としてメモリセルの正常／異常を判別できる。この場合、正常メモリセルのセル電流Ｉｄｓ０は０Ａであり、不良メモリセルのセル電流ＩｄｓＬ０はリーク電流ＬＫの値となっている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２７６８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記した如くゲート電圧Ｖｇの下限に制約がある場合にメモリセルの正常／異常を切り分けるためには、全てのメモリセルにデータ値”０”を書き込む処理が必要であった。このことが、不良メモリセルの検出手順を複雑にしていた。
【００１０】
本発明は上記した如き問題点に鑑みてなされたものであって、メモリセルのデータ値の如何にかかわらずメモリセルのリーク不良を検出することができるような構成の不揮発性半導体メモリ及びそのリーク不良の検出方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明による不揮発性半導体メモリは、複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の１に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の１に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の１つを選択するロウデコーダと、前記複数のビット線の１つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリであって、モード選択指令に応じて通常モード信号及びテストモード信号のいずれか１を出力するモード選択部を含み、前記ロウデコーダは、前記通常モード信号に応じて通常モード電圧を当該選択した１のワード線へ供給し且つ前記テストモード信号に応じて前記通常モード電圧よりも低いテストモード電圧を前記１のワード線へ供給することを特徴とする。
【００１２】
本発明によるリーク不良検出方法は、複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の１に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の１に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の１つを選択するロウデコーダと、前記複数のビット線の１つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリのリーク不良検出方法であって、モード選択指令に応じて通常モード信号及びテストモード信号のいずれか１を出力するモード選択ステップと、前記通常モード信号に応じて通常モード電圧を当該選択した１のワード線へ供給し且つ前記テストモード信号に応じて前記ワード線電圧よりも低いテストモード電圧を前記１のワード線へ供給するワード線電圧供給ステップと、を含むことを特徴とする。
【発明の効果】
【００１３】
本発明による不揮発性半導体メモリによれば、メモリセルのデータ値の如何にかかわらず不良メモリセルを検出することができる。また、本発明によるリーク不良検出方法によれば、メモリセルのデータ値の如何にかかわらず不良メモリセルを検出することができる。
【図面の簡単な説明】
【００１４】
【図１】従来技術による選択メモリセルにおけるＩＶ特性を表す図である。
【図２】本実施例による不揮発性半導体メモリを表すブロック図である。
【図３】モード選択部の回路図である。
【図４】ロウデコーダの回路図である。
【図５】不揮発性半導体メモリにおけるリーク不良検出の動作タイミングチャートである。
【図６】本実施例による選択メモリセルにおけるＩＶ特性を表す図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１６】
図２は本実施例による不揮発性半導体メモリ１００を表すブロック図である。メモリセルアレイ１は、マトリクス状に配置されたメモリセルＭ１１〜Ｍｎｍ（ｎ、ｍはそれぞれ2以上の整数）を含む。メモリセルＭ１１〜Ｍｎｍの各々は、コントロールゲートとフローティングゲートを有する例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
【００１７】
メモリセルＭ１１〜Ｍ１ｍの各々のコントロールゲートにはワード線Ｗ１が、メモリセルＭ２１〜Ｍ２ｍの各々のコントロールゲートにはワード線Ｗ２が、・・・、メモリセルＭｎ１〜Ｍｎｍの各々のコントロールゲートにはワード線Ｗｎがそれぞれ接続されている。
【００１８】
メモリセルＭ１１〜Ｍｎ１の各々のソースはビット線Ｂ１に、メモリセルＭ１２〜Ｍｎ２の各々のソースはビット線Ｂ２に、・・・、メモリセルＭ１ｍ〜Ｍｎｍの各々のソースはビット線Ｂｍにそれぞれ接続されている。
【００１９】
メモリセルＭ１１〜Ｍｎｍの各々のドレインはドレイン電圧生成部２に接続されている。
【００２０】
ドレイン電圧生成部２は、ドレイン電圧を生成しこれをメモリセルＭ１１〜Ｍｎｍの各々のドレインへ供給する。
【００２１】
モード選択部３は、モード選択指令であるモード選択信号ＳＭに応じて、予め設定された複数の動作モードのうちの１を選択し、当該選択した動作モードを表す動作モード信号ＤＭを出力する。具体的には、モード選択信号ＳＭが通常モードを表す場合には通常モード表す動作モード信号ＤＭを出力し、モード選択信号ＳＭがテストモードを表す場合にはテストモードを表す動作モード信号ＤＭを出力する。モード選択信号ＳＭは例えば不揮発性半導体メモリ１００が搭載されているボード（図示せず）上に設けられた電極パッドへ電気信号として入力され、当該ボードの配線層に形成された金属配線パターンを介してモード選択部３へ供給される。
【００２２】
ワード線電圧生成部４は、ワード線Ｗ１〜Ｗｎへ供給するためのワード線電圧を生成し、これをロウデコーダ５へ供給する。
【００２３】
ロウデコーダ５は、外部からのアドレス信号ＡＤに基づいてワード線Ｗ１〜Ｗｎのうちの１つを選択する。ワード線選択信号ＳＷ例えば不揮発性半導体メモリ１００が搭載されているボード（図示せず）上に設けられた電極パッドへ電気信号として入力され、当該ボードの配線層に形成された金属配線パターンを介してロウデコーダ５へ供給される。
【００２４】
ロウデコーダ５は、モード選択部３からの通常モードを表すモード信号ＤＭに応じてワード線電圧生成部４によって生成されたワード線電圧を通常モード電圧として当該選択したワード線に供給する。一方、ロウデコーダ５は、モード選択部３からのテストモードを表すモード信号ＤＭに応じて当該ワード線電圧よりも低い電圧をテストモード電圧として当該選択したワード線に供給する。このとき、ロウデコーダ５は、ワード線電圧生成部４からのワード線電圧をレベルシフトしてテストモード電圧を得る。
【００２５】
メモリセルＭ１１〜Ｍｎｍの各々に保持されているデータ値が”０”であるか”１”であるかにかかわらずリーク不良を検出できるようにするために、テストモード電圧はメモリセルＭ１１〜Ｍｎｍのデータ値が”１”のときの閾値よりも低く設定するのが望ましい。また、メモリセルＭ１１〜ＭｎｍのＩＶ特性にはバラツキがあることを考慮すれば、ゲート電圧を可能な限り低く設定するのが望ましい。つまり、テストモード電圧をほぼ０Ｖ、好ましくは０Ｖつまり接地電圧とするのが望ましい。通常、接地電圧は、不揮発性半導体メモリ１００が搭載された基板の電位（ＧＮＤ電位）に等しい。
【００２６】
カラムスイッチ６は、ビット線Ｂ１〜Ｂｍのうちの１つを選択するためのスイッチである。カラムスイッチ６は、スイッチＳ１〜Ｓｍからなり、スイッチＳ１はビット線Ｂ１を、スイッチＳ２はビット線Ｂ２を、・・・、スイッチＳｍはビット線Ｂｍをそれぞれ選択するスイッチである。スイッチＳ１〜Ｓｍの各々は例えばトランジスタである。
【００２７】
カラムデコーダ７は、外部からのアドレス信号ＡＤに基づいてスイッチ選択線８を介してスイッチＳ１〜Ｓｍのうちの１つを選択する。スイッチＳ１〜Ｓｍの各々がトランジスタである場合、カラムデコーダ７はスイッチ選択線８を介してトランジスタのうちの１のゲートに例えば１Ｖの選択電圧を供給することにより、スイッチＳ１〜Ｓｍのうちの１つを選択する。カラムデコーダ７によって選択されたビット線からはセル電流Ｉｄｓがセンスアンプ１０に供給される。
【００２８】
ロウデコーダ５によるワード線Ｗ１〜Ｗｎの１の選択及びカラムデコーダ７によるビット線Ｂ１〜Ｂｍの１の選択により、メモリセルＭ１１〜Ｍｎｍのうちの１つを選択できる。例えば、ロウデコーダ５によってワード線Ｗ１が選択され且つカラムデコーダ７によってビット線Ｂ１が選択された場合、メモリセルＭ１１が選択される。
【００２９】
メモリセルＭ１１へのデータ値”０”の書き込みは、ＭＯＳトランジスタであるメモリセルＭ１１のコントロールゲートにワード線Ｗ１により電圧を印加してフローティングゲートへ電子を注入することによりなされる。一方、メモリセルＭ１１へのデータ値”１”の書き込みは、ドレイン電圧生成部２によりメモリセルＭ１１のドレイン−ソース間に電圧を印加してフローティングゲートから電子を抜き出すことによりなされる。これらの書き込まれたデータ値は、メモリセルＭ１１のフローティングゲート内の電子の有無という形で保持される。この書き込み処理についてはメモリセルＭ１２〜Ｍｎｍの各々についても同様である。
【００３０】
メモリセルＭ１１〜Ｍｎｍの各々の初期データ値は”１”である。初期データ値”１”であるメモリセルの閾値は低い状態であり、選択された時には対応するビット線（Ｂ１〜Ｂｍのうちの１）へセル電流Ｉｄｓを供給する。一方、書き込みがなされデータ値が”０”であるメモリセルの閾値は高い状態であり、選択時には、データ値が”１”であるメモリセルが供給するセル電流Ｉｄｓよりも低いセル電流Ｉｄｓを、対応するビット線（Ｂ１〜Ｂｍのうちの１）へ供給する。
【００３１】
リファレンス電流生成部９は、リファレンス電流Ｉｒｅｆを生成しこれをセンスアンプ１０へ供給する回路である。リファレンス電流Ｉｒｅｆの値は、予め設定することができる。リファレンス電流Ｉｒｅｆの値は、メモリセルＭ１１〜Ｍｎｍからのリーク電流の有無を判別することができるように、例えば予想されるリーク電流値の半分程度の値に設定する。
【００３２】
センスアンプ１０は、カラムスイッチ６からのセル電流Ｉｄｓと、リファレンス電流生成部９からのリファレンス電流Ｉｒｅｆとを比較し、セル電流Ｉｄｓがリファレンス電流Ｉｒｅｆより大きければ論理値”１”を表す信号を出力バッファ１１へ与え、セル電流Ｉｄｓがリファレンス電流Ｉｒｅｆより小さければ論理値”０”を表す信号を出力バッファ１１へ与える。
【００３３】
出力バッファ１１は、センスアンプ１０からの論理値”１”を表す信号に応じて”１”のデータ信号ＤＴを出力し、論理値”０”を表す信号に応じて”０”のデータ信号ＤＴを出力する。
【００３４】
図３はモード選択部３の一例を表すブロック図である。モード選択部３は、高電圧検出回路３１と、制御回路３２と、入力バッファ３３と、コマンドラッチ３４と、コマンドデコーダ３５と、からなる。
【００３５】
高電圧検出回路３１は、モード選択信号ＳＭの電圧レベルに基づいて、モード選択信号ＳＭが表すモードを判別し、その判別結果を判定信号ＳＪとして制御回路３２へ通知する。高電圧検出回路３１は、例えば電圧レベルが３Ｖ未満であれば通常モードを表し、電圧レベルが３Ｖ以上であればテストモードを表していると判別する。つまり、リーク不良検出を行いたいときに電圧レベルが３Ｖ以上のモード選択信号ＳＭをモード選択部３に与えれば良い。
【００３６】
制御回路３２は、高電圧検出回路３１からの判定信号ＳＪが表すモードに応じて入力バッファ３３、コマンドラッチ３４及びコマンドデコーダ３５を制御する。制御回路３２は、通常モードを表す判定信号ＳＪに応じて、コマンドデコーダ３５をして通常モードを表すモード信号ＤＭをロウデコーダ５へ供給せしめる。一方、制御回路３２は、テストモードを表す判定信号ＳＪに応じて、コマンドデコーダ３５をしてテストモードを表すモード信号ＤＭをロウデコーダ５へ供給せしめる。
【００３７】
また、制御回路３２へ外部からイネーブル制御信号ＥＮを供給する事によっても通常／テストモードの選択を制御できる。この場合、入力バッファ３３にテストモードを選択する旨のコマンドＣＭを外部から入力する。コマンドＣＭの入力はテストモード選択を意味する例えば”０１０１１００１”などのバイナリ値を表す電気信号入力により行う。
【００３８】
コマンドラッチ３４は、入力バッファ３３からのコマンドＣＭを保持する。すなわち、コマンドラッチ３４は、高電圧検出回路３１からの判定信号ＳＪがテストモードを表している間、テストモード選択のコマンドＣＭを保持する。コマンドデコーダ３５は、コマンドラッチ３４により保持されているコマンドＣＭをデコードしてテストモードを表すモード信号ＤＭをロウデコーダ５へ供給する。
【００３９】
モード選択信号ＳＭ、イネーブル制御信号ＥＮ及びコマンドＣＭは、例えば不揮発性半導体メモリ１００が搭載されているボード（図示せず）上に設けられた電極パッドへ電気信号として入力され、当該ボードの配線層に形成された金属配線パターンを介してモード選択部３へ供給される。つまり、リーク電流検査時に検査者が例えばパルス発生器その他の信号発生装置（図示せず）を用いてモード選択部３へ供給される。
【００４０】
図４はロウデコーダ５の一例を表すブロック図である。ロウデコーダ５は、デコード部５１と、レベルシフタ５２−１〜ｎと、ドライバ５３−１〜ｎと、からなる。レベルシフタ５２−１及びドライバ５３−１はワード線Ｗ１に対応し、レベルシフタ５２−２及びドライバ５３−２はワード線Ｗ２に対応し、・・・、ベルシフタ５２−ｎ及びドライバ５３−ｎはワード線Ｗｎに対応している。
【００４１】
デコード部５１は、モード選択部３からのモード信号ＤＭに応じて、外部からのアドレス信号ＡＤが表すワード線（Ｗ１〜Ｗｎのうちの１つ）に対応するレベルシフタ（５２−１〜ｎのうちの1つ）を選択する。以下、当該選択したレベルシフタを選択レベルシフタと称する。アドレス信号ＡＤは例えばマイクロプロセッサ（図示せず）等の制御回路からの信号でも良いし、不揮発性半導体メモリ１００が搭載されているボード（図示せず）上に設けられた電極パッドへ電気信号として入力された信号でも良い。
【００４２】
デコード部５１は、モード信号ＤＭがテストモードを表すと判別した場合、選択レベルシフタへ、ワード線電圧生成部４からのワード線電圧ＶＷをレベルシフトしてテストモード電圧を生成すべき旨の指示を含む選択信号ＳＬを与える。一方、デコード部５１は、モード信号ＤＭが通常モードを表すと判別した場合、選択レベルシフタへ、ワード線電圧をレベルシフトしない旨の指示を含む選択信号ＳＬを与える。
【００４３】
レベルシフタ５２−１は、デコード部５１からの選択信号ＳＬに含まれるテストモード電圧を生成すべき旨の指示に応じてワード線電圧ＶＷをレベルシフトしてテストモード電圧を生成する。一方、レベルシフタ５２−１は、デコード部５１からの選択信号ＳＬに含まれるワード線電圧をレベルシフトしない旨の指示に応じてワード線電圧ＶＷのままとする。また、レベルシフタ５２−１は、選択信号ＳＬが供給されていないときはワード線電圧ＶＷをレベルシフトして０Ｖの電圧を生成する。レベルシフタ５２−２〜５２−ｎもレベルシフタ５２−１と同様に動作する。
【００４４】
ドライバ５３−１は、レベルシフタ５２−１によってレベルシフトされたテストモード電圧若しくは０Ｖの電圧又はレベルシフトされないワード線電圧をワード線Ｗ１へ供給する。ドライバ５３−２〜５３−ｎもドライバ５３−１と同様に動作する。
【００４５】
図５は不揮発性半導体メモリ１００におけるリーク不良検出のためのテストモード動作のタイミングチャートである。テストモード動作は、テストモードエントリー処理（Ｔ１〜Ｔ５まで）と、実際のテストモード処理（Ｔ５以降）とに大別される。
【００４６】
先ず、テストモードの選択を表す高電圧レベル（例えば３Ｖ以上）のモード選択信号ＳＭをモード選択部３へ与える（時刻Ｔ１）。次に、テストモード選択のためのコマンドＣＭをモード選択部３へ入力するとともに（時刻Ｔ２）、イネーブル信号ＥＮをローレベルとし（時刻Ｔ３）、コマンドＣＭをモード選択部３内でラッチする。ラッチ後、イネーブル信号ＥＮをハイレベルとして（時刻Ｔ４）、モード選択部３からテストモードを表す動作モード信号ＤＭ（ハイレベルの信号）を出力し（時刻Ｔ５）、ロウデコーダ５に与える。以上の処理により、テストモードエントリー処理が完了する。
【００４７】
続くテストモード処理では、リーク不良検出の検査者がメモリセルＭ１１〜Ｍｎｍのうちの１つに対応するアドレスを表すアドレス信号ＡＤをロウデコーダ５へ与える。検査者はアドレス信号ＡＤが表すアドレスを順次切り替えてメモリセルＭ１１〜Ｍｎｍの全てを検査する（時刻Ｔ６，Ｔ７，Ｔ８、・・・。）。
【００４８】
ロウデコーダ５は、アドレス信号ＡＤが表すアドレスに対応するワード線（Ｗ１〜Ｗｎのうちの１つ）へ、ワード線電圧生成部４からのワード線電圧ＶＷをレベルシフトして得られたテストモード電圧を供給する。テストモード電圧は、メモリセルＭ１１〜Ｍｎｍの各々に保持されているデータ値が”０”であるか”１”であるかにかかわらずリーク不良を検出できるようにするために、メモリセルＭ１１〜Ｍｎｍのデータ値が”１”のときの閾値よりも低く設定するのが望ましい。また、メモリセルＭ１１〜ＭｎｍのＩＶ特性にはバラツキがあることを考慮すれば、ゲート電圧を可能な限り低く設定するのが望ましい。つまり、テストモード電圧をほぼ０Ｖとするのが望ましい。
【００４９】
アドレス信号ＡＤはカラムデコーダ７にも供給されており、カラムデコーダ７は、アドレス信号ＡＤが表すアドレスに対応するビット線（Ｂ１〜Ｂｍのうちの１つ）を選択する。
【００５０】
ロウデコーダ５及びカラムデコーダ７によって選択されたメモリセル（Ｍ１１〜Ｍｎｍのうちの１つ）のセル電流Ｉｄｓが対応する選択ビット線を介してセンスアンプ１０へ供給される。センスアンプ１０は、セル電流Ｉｄｓと、リファレンス電流生成部９からのリファレンス電圧Ｉｒｅｆとを比較する。センスアンプ１０は、セル電流Ｉｄｓがリファレンス電圧Ｉｒｅｆよりも大きい場合には”１”（ハイレベル）のデータ信号ＤＴを出力し、セル電流Ｉｄｓがリファレンス電圧Ｉｒｅｆよりも小さい場合には”０”（ローレベル）のデータ信号ＤＴを出力する（ＤＴ１、ＤＴ２、ＤＴ３、・・・。）。
【００５１】
図６は選択メモリセルにおける正常時及びリーク不良時のＩＶ特性を表す図である。横軸は選択メモリセルのゲート電圧Ｖｇを表し、縦軸は選択メモリセルのセル電流Ｉｄｓを表す。データ値が”１”のときの正常メモリセルのＩＶ特性ＩＶ１及び不良メモリセルのＩＶ特性ＩＶＬ１、データ値が”０”のときの正常メモリセルのＩＶ特性ＩＶ０及び不良メモリセルのＩＶ特性ＩＶＬ０、リファレンス電流Ｉｒｅｆ０、ゲート電圧Ｖｇ０及びメモリセル閾値電圧Ｖｇｔｈが示されている。
【００５２】
リファレンス電流Ｉｒｅｆ０の設定値に制限は無く、メモリセルＭ１１〜Ｍｎｍの性能に応じて、例えば予想されるリーク電流の半分の電流値に設定する。ゲート電圧Ｖｇ０は、ワード線を介して選択メモリセルのゲートに供給される電圧である。ここで、ゲート電圧Ｖｇ０は０Ｖである。メモリセル閾値電圧Ｖｇｔｈは、選択メモリセルが保持するデータ値が”１”のときのメモリセルの閾値電圧である。ここで、メモリセル閾値電圧Ｖｇｔｈは例えば０．５Ｖである。
【００５３】
同図に示される如く、ゲート電圧Ｖｇがメモリセル閾値電圧Ｖｇｔｈよりも低い場合における不良メモリセルのセル電流Ｉｄｓの値は、データ値が”０”又は”１”のいずれの場合であっても、リーク電流ＬＫの値に等しい。また、ゲート電圧Ｖｇがメモリセル閾値電圧Ｖｇｔｈよりも低い場合における正常メモリセルのセル電流Ｉｄｓの値は、データ値が”０”又は”１”のいずれの場合であっても、ほぼ０Ｖである。
【００５４】
ロウデコーダ５は、選択ワード線へ０Ｖのゲート電圧Ｖｇ０を供給するので、データ値が”０”又は”１”のいずれの場合においても、正常メモリセルからビット線に流れるセル電流Ｉｄｓはほぼ０であり、リファレンス電流Ｉｒｅｆよりも小さい。また、データ値が”０”又は”１”のいずれの場合においても、不良メモリセルからビット線に流れるセル電流ＩｄｓＬはリファレンス電流Ｉｒｅｆよりも大きい。
【００５５】
したがって、メモリセルＭ１１〜Ｍ３６の各々のデータ値が”０”であるか”１”であるかにかかわらず、正常メモリセルであるか不良メモリセルであるかを判別することができる。つまり、メモリセルＭ１１〜Ｍ３６の各々の初期データ値が”１”である場合、メモリセルＭ１１〜Ｍ３６の各々についてデータ値”０”を書き込むことなく不良メモリセルを検出することができる。
【００５６】
正常メモリセルからカラムスイッチ６へ供給されるほぼ０Ａのセル電流Ｉｄｓはリファレンス電流Ｉｒｅｆより小さいことから、センスアンプ１０は、論理値”０”を表す信号を出力バッファ１１へ与える。一方、不良メモリセルからカラムスイッチ６へ供給されるセル電流ＩｄｓＬはリファレンス電流Ｉｒｅｆより大きいことから、センスアンプ１０は、論理値”１”を表す信号を出力バッファ１１へ与える。
【００５７】
出力バッファ１１は、センスアンプ１０からの論理値”０”又は”１” を表す信号に対応した”０”又は”１”のデータ信号ＤＴを出力するので、メモリセルＭ１１〜Ｍｎｍの各々のデータ値にかかわらず、正常メモリセルであるか不良メモリセルであるかを判別することができる。
【００５８】
上記した如く本実施例によれば、正常メモリセルのデータ値が”０”のときのセル電流と正常メモリセルのデータ値が”１”のときのセル電流とがほぼ同一（約０Ａ）となり且つ不良メモリセルのデータ値が”０”のときのセル電流と不良メモリセルのデータ値が”１”のときのセル電流とがほぼ同一（リーク電流分）となるゲート電圧（メモリセルの閾値よりも小さい電圧。好ましくは０Ｖ）を選択ワード線へ供給するので、メモリセルＭ１１〜Ｍｎｍの各々のデータ値が”０”であるか”１”であるかにかかわらず、つまりメモリセルのデータ値を限定することなく正常メモリセルであるか不良メモリセルであるかを判別することができる。つまり、メモリセルＭ１１〜Ｍｎｍの各々の初期データ値が”１”である場合、メモリセルＭ１１〜Ｍｎｍの各々についてデータ値”０”を書き込むことなく不良メモリセルを検出することができる。したがって、不良メモリセルの検出を簡単に行うことができる。
【００５９】
不揮発性半導体メモリは例えばマスクＲＯＭ互換メモリであるＰ２ＲＯＭ(Production Programmed ROM)などのメモリであるが、その他の各種半導体メモリにも適用可能である。
【符号の説明】
【００６０】
１００  不揮発性半導体メモリ
１  メモリセルアレイ
２  ドレイン電圧生成部
３  モード選択部
４  ワード線電圧生成部
５  ロウデコーダ
６  カラムスイッチ
７  カラムデコーダ
８  スイッチ選択線
９  リファレンス電流生成部
１０  センスアンプ
１１  出力バッファ
Ｍ１１〜Ｍｎｍ  メモリセル
Ｗ１〜Ｗｎ  ワード線
Ｂ１〜Ｂｍ  ビット線
Ｓ１〜Ｓｍ  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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