(57)【要約】【課題】データ入力の位相変化に対する受信マージンの減少を抑止でき、誤受信の確率の増大を抑止できるクロックデータリカバリ回路および逓倍クロック生成回路を提供する。【解決手段】入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第１の位相検出器１１０と、ループフィルタ１５０と、第１の位相検出器の出力に応じてループフィルタから電流を充電または放電するチャージポンプ１３０，１４０と、ＶＣＯ１６０と、入力データと抽出クロックの位相差の極性を検出する第２の位相検出器１２０と、第２の位相検出器の検出結果に応じて第１の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部２１０と、補正位相をループ２００に加算する補正位相加算部２２０と、を有し、補正位相加算部２２０は、チャージポンプの充電電流と放電電流を相対的に変化させる。【選択図】図１３
2010252244.tif 000002
【特許請求の範囲】
【請求項１】
入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第１の位相検出器と、
上記第１の位相検出器の出力を積分平滑化するループフィルタと、
上記第１の位相検出器の出力に応じて上記ループフィルタから電流を充電または放電するチャージポンプと、
上記ループフィルタの出力信号に応じた周波数で発振する電圧制御発振器と、
上記入力データと抽出クロックの位相差の極性を検出する第２の位相検出器と、
上記第２の位相検出器の検出結果に応じて上記第１の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部と、
上記補正位相情報発生部による補正位相を、上記第１の位相検出器、上記チャージポンプ、上記ループフィルタ、上記電圧制御発振器により形成されるループに加算する補正位相加算部と、を有し、
上記補正位相加算部は、
上記チャージポンプの充電電流と放電電流を相対的に変化させる
クロックデータリカバリ回路。
【請求項２】
上記第１の位相検出器は、
アイセンタークロックに同期して上記入力データをラッチする第１のラッチと、
上記アイセンタークロックと逆相のアイエッジクロックに同期して上記第１のラッチのラッチデータをラッチする第２のラッチと、
上記入力データと上記第１のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第１の検出回路と、
上記第１のラッチのラッチデータと上記第２のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第２の検出回路と、を含み、
上記チャージポンプは、
上記第１の検出回路のアップ信号を受けて電流を充電する第１のチャージポンプと、
上記第２の検出回路のダウン信号を受けて電流を充電する第２のチャージポンプと、を含む
請求項１記載のクロックデータリカバリ回路。
【請求項３】
上記第２の位相検出器は、
上記アイセンタークロックに同期して入力データをラッチする第３のラッチと、
上記アイエッジクロックに同期して上記第３のラッチのラッチデータをラッチする第４のラッチと、
上記アイセンタークロックに同期して上記第４のラッチデータをラッチする第５のラッチと、
上記アイセンタークロックに同期して上記第３のラッチデータをラッチする第６のラッチと、
上記第３のラッチのラッチデータと上記第５のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第３の検出回路と、
上記第５のラッチのラッチデータと上記第６のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第４の検出回路と、を含み、
上記補正位相情報発生部は、
容量と、
上記第４の検出回路のアップ信号を受けて、上記容量に対する充電処理を行う第３のチャージポンプと、
上記第３の検出回路のダウン信号を受けて、上記容量に対する放電処理を行う第４のチャージポンプと、を含み、
上記補正位相加算部は、
上記容量により生成される位相調整信号電圧に比例した所定電流だけ変化させるように上記第１のチャージポンプおよび上記第２のチャージポンプの少なくともいずれかに帰還する電流帰還部を含む
請求項２記載のクロックリカバリ回路。
【請求項４】
上記第２の位相検出器は、
上記アイエッジクロックに同期して上記入力データをラッチする第４のラッチと、
上記アイセンタークロックに同期して上記第４のラッチデータをラッチする第５のラッチと、
上記アイセンタークロックに同期して上記第１のラッチデータをラッチする第６のラッチと、
上記第１のラッチのラッチデータと上記第５のラッチのラッチデータの論理不一致を検出し、検出結果に応じたダウン信号を出力する第３の検出回路と、
上記第５のラッチのラッチデータと上記第６のラッチのラッチデータの論理不一致を検出し、検出結果に応じたアップ信号を出力する第４の検出回路と、を含み、
上記補正位相情報発生部は、
容量と、
上記第４の検出回路のアップ信号を受けて、上記容量に対する充電処理を行う第３のチャージポンプと、
上記第３の検出回路のダウン信号を受けて、上記容量に対する放電処理を行う第４のチャージポンプと、を含み、
上記補正位相加算部は、
上記容量により生成される位相調整信号電圧に比例した所定電流だけ変化させるように上記第１のチャージポンプおよび上記第２のチャージポンプの少なくともいずれかに帰還する電流帰還部を含む
請求項２記載のクロックリカバリ回路。
【請求項５】
上記第３のチャージポンプおよび上記第４のチャージポンプは、マスク信号に応じて間歇動作する
請求項３または４記載のクロックリカバリ回路。
【請求項６】
上記電圧制御発振器は、
位相のずれた多相クロックを発振し、
上記第２の位相検出器は、多相変形回路として形成され、
上記多相変形回路は、
上記多相クロックの各第１のエッジで入力データのアイセンター、アイエッジ、次のデータのアイセンター、次のアイエッジ近傍をサンプリングし、４相クロックの所定のクロックで取り込まれた値はリタイミングデータとし、他のクロックで取り込まれた値は、前後のアイセンターで取り込まれた値と論理比較されてアップ信号およびダウン信号を生成し、
上記補正位相情報発生部は、
ループフィルタと、
上記多相変形回路の上記アップ信号を受けて、上記ループフィルタに対する充電処理を行う第３のチャージポンプと、
上記多相変形回路の上記ダウン信号を受けて、上記ループフィルタに対する放電処理を行う第４のチャージポンプと、を含み、
上記補正位相加算部は、
上記容量により生成される位相調整信号電圧に比例した所定電流だけ変化させるように上記第１のチャージポンプおよび上記第２のチャージポンプの少なくともいずれかに帰還する電流帰還部を含む
請求項２記載のクロックリカバリ回路。
【請求項７】
入力クロックと逓倍クロックの分周信号の位相差を検出して位相差に応じたアナログ量を出力する第１の位相検出器と、
上記第１の位相検出器の出力を積分平滑化するループフィルタと、
上記第１の位相検出器の出力に応じて上記ループフィルタから電流を充電または放電するチャージポンプと、
上記ループフィルタの出力信号に応じた周波数で発振する電圧制御発振器と、
上記電圧制御発振器の出力逓倍クロックを分周し、上記第１の位相検出器に出力する分周器と、
上記入力クロックと逓倍クロックの位相差の極性を検出する第２の位相検出器と、
上記第２の位相検出器の検出結果に応じて上記第１の位相検出器および上記分周器で生じる位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部と、
上記補正位相情報発生部による補正位相を、上記第１の位相検出器、上記チャージポンプ、上記ループフィルタ、上記電圧制御発振器により形成されるループに加算する補正位相加算部と、を有し、
上記補正位相加算部は、
上記チャージポンプの充電電流と放電電流を相対的に変化させる
逓倍クロック生成回路。
【請求項８】
上記第１の位相検出器は、
上記入力クロックに同期してアップ信号を生成する第１のラッチと、
上記分周器による分周クロックに同期してダウン信号を生成する第２のラッチと、
上記アップ信号と上記ダウン信号が同レベルの場合に上記第１のラッチおよび上記第２のラッチをリセットし、
上記チャージポンプは、
上記アップ信号を受けて電流を充電する第１のチャージポンプと、
上記ダウン信号を受けて電流を充電する第２のチャージポンプと、を含む
請求項７記載の逓倍クロック生成回路。
【請求項９】
上記第２の位相検出器は、
上記入力に同期して上記電圧制御発振器の逓倍クロックをラッチする第３のラッチを含み、
上記補正位相情報発生部は、
容量と、
上記第３のラッチのラッチデータを受けて、上記容量に対する充電または放電処理を行う第３のチャージポンプと、を含み、
上記補正位相加算部は、
上記容量により生成される位相調整信号電圧に比例した所定電流だけ変化させるように上記第１のチャージポンプおよび上記第２のチャージポンプの少なくともいずれかに帰還する電流帰還部を含む
請求項８記載の逓倍クロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホッジの位相検出器とアレクサンダーの位相検出器を併用したハイブリッド型の位相比較器を用いたクロックデータリカバリ回路および逓倍クロック生成回路に関するものである。
【背景技術】
【０００２】
図１は、ホッジの位相検出器を用いた不規則ＮＲＺ信号のクロックデータリカバリ回路（ＣＤＲ）のブロック図である（たとえば特許文献１参照）。
【０００３】
ＣＤＲ（Clock Data Recovery）回路１０は、ホッジの位相検出器（Ｈｏｇｇｅ−ＰＤ）１１、チャージポンプ（ＣＰ）１２，１３、ループフィルタ１４、および電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１５を有する。
【０００４】
ホッジ位相検出器１１は、ＮＲＺデータである入力データＩＤＴをアイセンタークロックＥＣＣＫで取り込む第１のＤ型フリップフロップ（ＤＦＦ）１１ａを有する。
位相検出器１１は、第１のＤＦＦ１１ａの出力であるＱ１をアイセンタークロックＥＣＣＫとは逆相のアイエッジクロックＥＥＣＫで取り込む第２のＤＦＦ１１ｂを有する。
位相検出器１１は、データＩＤＴと第１のＤＦＦ１１の出力Ｑ１の論理不一致を検出する第１の排他的論理和回路（ＥＸＯＲ）１１ｃ、および出力Ｑ１と第２のＤＦＦ１２の出力Ｑ２の論理不一致を検出する第２のＥＸＯＲ１１ｄを有する。
位相検出器１１は、ＶＣＯ１５のクロックをアイセンタークロックＥＣＣＫとして第１のＤＦＦ１１ａに供給するバッファ１１ｅ、およびＶＣＯ１５のクロックをアイエッジクロックＥＥＣＫとして第２のＤＦＦ１１ｂに供給するインバータ１１ｆを有する。
【０００５】
第１のＥＸＯＲ１１ｃの出力はアップ信号ＵＰとしてＬＦ１４に電流を充電するチャージポンプ（ＣＰ+）１２を駆動し、第２のＥＸＯＲ１１ｄの出力はダウン信号ＤＯＷＮとしてＬＦ１４から電流を放電するチャージポンプ（ＣＰ−）１３を駆動する。
ＬＦ１４はチャージポンプ出力電流を積分・平滑化してＶＣＯ１５の入力信号を生成する。
ＶＣＯ１５は入力信号に応じた周波数のクロックを発生する。ＶＣＯ１５の発生したクロックはＣＤＲ回路１０の再生クロック（Recovered Clock）ＲＣＣＫとなり、第１のＤＦＦ１１ａの出力がリタイミングデータ（Retimed Data）ＲＴＤＴとなる。
【０００６】
図２は、ホッジの位相検出器の動作のタイミングチャートを示す図である。
【０００７】
第１のＥＸＯＲ１１ｃによるアップ信号ＵＰは、ＮＲＺデータである入力データＩＤＴが時刻ｔ１で遷移してからアイセンタークロックＥＣＣＫが立ち上がり第１のＤＦＦ１１ａがデータを取り込んで出力Ｑ１に出力する時刻ｔ２までの間ハイレベルに設定される。
この時間ｔ２-ｔ１は、アイセンタークロックＥＣＣＫがデータ遷移からどれだけ遅れているか、すなわちデータＩＤＴとＶＣＯ１５の出力クロックの相対位相をあらわすアナログ量である。
第２のＥＸＯＲ１１ｄによるダウン信号ＤＯＷＮはＱ１が遷移した時刻ｔ２からアイエッジクロックＥＥＣＫの立ち上がりで第２のＤＦＦ１１ｂが出力Ｑ１を取り込んでＱ２が出力される時刻ｔ３までの間ハイレベルに設定される。
このダウン信号ＤＯＷＮのパルス幅ｔ３-ｔ２は常にＶＣＯ１５の出力クロックＣＬＫの周期の半分である。
ＣＤＲループが定常状態に落ち着いたとき、アップ信号ＵＰによるＬＦ１４への充電とダウン信号ＤＯＷＮによるＬＦ１４からの放電は時間平均で釣り合う。
よって、もしチャージポンプ（ＣＰ＋）１２と（ＣＰ−）１３の電流の絶対値が同じであればアップ信号ＵＰのハイ（High）パルス幅とダウン信号ＤＯＷＮのハイパルス幅が等しくなるようにＶＣＯの位相はロックする。
したがって、アップ信号ＵＰのパルス幅はダウン信号ＤＯＷＮのパルス幅と同じくＶＣＯ１５のクロック周期の半分となり、アイセンタークロックＥＣＣＫの立ち上がりはデータＩＤＴの遷移からＶＣＯ周期の半分の所、すなわちＮＲＺデータの中央にロックする。
【０００８】
しかし、現実に製造する集積回路において、チャージポンプ（ＣＰ＋）１２と（ＣＰ−）１３の電流の絶対値を完全に同じにすることは難しい。
仮に、チャージポンプ（ＣＰ−）１３の放電電流がＩｐであるのに対して、チャージポンプ（ＣＰ＋）１２の充電電流が［Ｉｐ+Δｉ］であるような非対称性を持っていたとすると、次のようになる。
すなわち、チャージポンプ（ＣＰ＋）１２とチャージポンプ（ＣＰ−）１３の充放電が時間平均でバランスするにはアップ信号ＵＰのパルス幅は、図３に示すように、−ΔＴだけダウン信号ＤＯＷＮのパルス幅と異なる値をとる。
なお、図３において、ＴｃはＶＣＯのクロック周期を表す。
【０００９】
ΔＴの値は図３の充電電荷を表す面積と放電電荷を表す面積が等しいことから次のように計算される。
【００１０】
【数１】
2010252244.tif 000003
【００１１】
図４は、ホッジの位相検出器によるＣＤＲループのシステム構成例を示す図である。
【００１２】
ホッジの位相検出器によるＣＤＲループ１０では、アイセンタークロックＥＣＣＫはデータのアイパターンの中心から［２］式で近似されるΔＴだけずれたところに平衡点をもつ。
そして、図４のＣＤＲのシステム図において、［３］式で表される定常位相誤差φＥが加算されていることに相当する。
【００１３】
図４において、Φは入力データＩＤＴの位相φのラプラス変換、ΩとΘはＶＣＯ１５のクロックＣＬＫの角周波数ωと位相θのラプラス変換の結果を示す。
また、Ｉｐはチャージポンプ（ＣＰ−）１３の出力電流、ＮはＮＲＺデータの平均遷移率の逆数、Ｒ+１/ｓＣは抵抗Ｒと容量Ｃの直列からなるＬＦ１４の伝達関数、ＫはＶＣＯ１５の感度を示す。さらに、φＥはチャージポンプ（ＣＰ＋）１２と（ＣＰ−）１３の電流絶対値の不一致による定常位相誤差を示す。
この系の挙動は次の［４］式で表される２次応答特性を示す。
【００１４】
【数２】
2010252244.tif 000004
【００１５】
φ＝０の定常入力状態において図４のシステムは、ωとθのいかなる初期値からもω＝０，θ＝−φＥへと収束してゆく。その様子を位相周波数平面上の軌跡で表すと図５のようになる。
ノイズの無い理想のＬＦとＶＣＯを仮定すれば、ホッジの位相検出器によるＣＤＲは系が定常状態に落ち着くとＶＣＯクロックの位相は一点に定まって位相のゆれ、すなわちジッタを持たない。
しかし、その位相収束値は０ではなく、［３］式で表される値-φＥである。その値はチャージポンプ（ＣＰ＋）１２と（ＣＰ−）１３の電流の相対誤差Δｉ/Ｉｐで決まる。そして、微細化集積回路においては相対誤差が０．２を超えることがあるためφＥは０．２π、すなわちＶＣＯクロック周期の１０％にもなる。
このような状態に収束することは、理想のθ＝０に収束した場合よりもデータの突発的な位相変化すなわち入力ジッタに対するＣＤＲの受信耐力を大きく劣らせることになる。
【００１６】
図６は、アレクサンダーの位相検出器によるＣＤＲ回路のブロック図である（たとえば特許文献２参照）。
【００１７】
アレクサンダー（Ａｌｅｘａｎｄｅｒ）の位相検出器１１Ａは、図１のホッジの位相検出器１０の構成に加えて第３のＤＦＦ１１ｇおよび第４のＤＦＦ１１ｈを有する。
【００１８】
アレクサンダーの位相検出器１１Ａは、アイエッジ近傍で捕らえた入力データＩＤＴの値を前後のアイセンタークロックＥＣＣＫで取り込んだ値ＱＥと第１のＥＸＯＲ１１ｃで
比較する。
位相検出器１１Ａは、エッジ近傍で取り込んだ値が前のアイセンターで取り込んだ値と不一致ならばアイエッジクロックＥＥＣＫはデータのエッジより後に来たことになるから遅れているＶＣＯ１５の位相をすすめるべくアップ信号ＵＰを出す。
位相検出器１１Ａは、逆に後のアイセンターでの値と不一致ならばダウン信号ＤＯＷＮを出す。
これらの出力はＶＣＯ１５にフィードバックされてアイエッジクロックＥＥＣＫをデータ遷移近傍に、アイセンタークロックＥＣＣＫをデータアイパターンの中央付近にロックする。
【００１９】
図７は、アレクサンダーの位相検出器の動作のタイミングチャートを示す図である。
【００２０】
このアレクサンダーの位相検出器１１Ａは、ホッジの位相検出器と違って位相がどれだけ遅れていたか進んでいたかをアナログ的に出力する能力は無い。
アレクサンダーの位相検出器１１Ａは、アップ信号ＵＰで駆動されるチャージポンプ（ＣＰ＋）１２とダウン信号ＤＯＷＮで駆動されるチャージポンプ（ＣＰ−）１３の電流絶対値に相対誤差があったとしてもロックする位相がほとんど変わらないという特長がある。
【００２１】
図８は、アレクサンダーの位相検出器のＣＤＲのシステムを示す図である。
【００２２】
アレクサンダーの位相検出器１１ＡによるＣＤＲのシステムは図８に示すようにモデル化される。アレクサンダー位相検出器１１Ａは、図中の差分要素、量子化要素、遅れ要素で表される。
【００２３】
ところで、アレクサンダーの位相検出器１１Ａにおいては、リミットサイクル振動の位相振幅、すなわちジッタを小さく抑えるには大きな容量Ｃが必要である。
大きな容量Ｃが必要なことは回路の集積化に対する障害になるとともに入力データＩＤＴの位相変化に対するＶＣＯクロックの応答帯域を小さくしてしまう。
後者はデータの位相揺らぎの高域側成分に十分追従できなくすることからＣＤＲのジッタ耐力を損ねる。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特許第３２３９５４３号公報
【非特許文献】
【００２５】
【非特許文献１】Ｈｏｇｇｅ，ＣＰ著、「Ａ  Ｓｅｌｆ  Ｃｏｒｒｅｃｔｉｎｇ  Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  Ｃｉｒｃｕｉ」、Ｊｏｕｒｎａｌ  ｏｆ  Ｌｉｇｈｔｗａｖｅ  Ｔｅｃｈｎｏｌｏｇｙ、ＬＴ第３巻、第６号、１９８５年１２月、ｐ．１３１２−１３１４
【非特許文献２】Ａｌｅｘａｎｄｅｒ，ＪＤＨ著、「Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  ｆｒｏｍ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｉｇｎａｌｓ」、Ｅｌｅｃｔｒｏｎｉｃ  Ｌｅｔｔｅｒｓ、第１１巻、第３２号、１９７５年１０月３０日、ｐ．５４１−５４２
【発明の概要】
【発明が解決しようとする課題】
【００２６】
以上のホッジとアレクサンダーの位相検出器についてまとめると、次のようになる。
ホッジの位相検出器１１にはチャージポンプ（ＣＰ）の電流アンバランスによってデータのアイパターンの中央にロックすべきＶＣＯクロックが中央からずれたところにロックする。このために、ホッジの位相検出器では、データ入力の急峻な位相変化に対するＣＤＲの受信マージンが減少するという不利益がある。
【００２７】
他方、アレクサンダーの位相検出器には、リミットサイクルによる周期的ジッタを小さくするためにループフィルタ定数に制約が生じ、ＣＤＲを集積回路に内蔵するときの面積インパクトになり、入力データに対する位相応答の帯域を高く設定できなくなる。
その結果、アレクサンダーの位相検出器では、データの揺らぎのうち高域成分の大部分に追従できずＣＤＲの誤受信の確率が増大するという不利益がある。
【００２８】
本発明は、データ入力の急峻な位相変化に対する受信マージンの減少を抑止でき、しかも誤受信の確率の増大を抑止できるクロックデータリカバリ回路および逓倍クロック生成回路を提供することにある。
【課題を解決するための手段】
【００２９】
本発明の第１の観点のクロックデータリカバリ回路は、入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第１の位相検出器と、上記第１の位相検出器の出力を積分平滑化するループフィルタと、上記第１の位相検出器の出力に応じて上記ループフィルタから電流を充電または放電するチャージポンプと、上記ループフィルタの出力信号に応じた周波数で発振する電圧制御発振器と、上記入力データと抽出クロックの位相差の極性を検出する第２の位相検出器と、上記第２の位相検出器の検出結果に応じて上記第１の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部と、上記補正位相情報発生部による補正位相を、上記第１の位相検出器、上記チャージポンプ、上記ループフィルタ、上記電圧制御発振器により形成されるループに加算する補正位相加算部と、を有し、上記補正位相加算部は、上記チャージポンプの充電電流と放電電流を相対的に変化させる。
【００３０】
本発明の第２の観点の逓倍クロック生成回路は、入力クロックと逓倍クロックの分周信号の位相差を検出して位相差に応じたアナログ量を出力する第１の位相検出器と、上記第１の位相検出器の出力を積分平滑化するループフィルタと、上記第１の位相検出器の出力に応じて上記ループフィルタから電流を充電または放電するチャージポンプと、上記ループフィルタの出力信号に応じた周波数で発振する電圧制御発振器と、上記電圧制御発振器の出力逓倍クロックを分周し、上記第１の位相検出器に出力する分周器と、上記入力クロックと逓倍クロックの位相差の極性を検出する第２の位相検出器と、上記第２の位相検出器の検出結果に応じて上記第１の位相検出器および上記分周器で生じる位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部と、上記補正位相情報発生部による補正位相を、上記第１の位相検出器、上記チャージポンプ、上記ループフィルタ、上記電圧制御発振器により形成されるループに加算する補正位相加算部と、を有し、上記補正位相加算部は、上記チャージポンプの充電電流と放電電流を相対的に変化させる。
【発明の効果】
【００３１】
本発明によれば、データ入力の急峻な位相変化に対する受信マージンの減少を抑止でき、しかも誤受信の確率の増大を抑止できる。
【図面の簡単な説明】
【００３２】
【図１】ホッジの位相検出器を用いた不規則ＮＲＺ信号のクロックデータリカバリ回路（ＣＤＲ）のブロック図である。
【図２】ホッジの位相検出器の動作のタイミングチャートを示す図である。
【図３】ホッジの位相検出器のタイミングずれの原理を模式的に示す図である。
【図４】ホッジの位相検出器によるＣＤＲループのシステム構成例を示す図である。
【図５】ホッジの位相検出器によるＣＤＲの位相周波数平面軌跡を示す図である。
【図６】アレクサンダーの位相検出器によるＣＤＲのブロック図である。
【図７】アレクサンダーの位相検出器の動作のタイミングチャートを示す図である。
【図８】アレクサンダーの位相検出器のＣＤＲのシステム構成例を示す図である。
【図９】本発明の第１の実施形態に係るＣＤＲ回路の構成を示す図である。
【図１０】本第１の実施形態に係るプログラマブル遅延回路の構成例を示す回路図である。
【図１１】本第１の実施形態に係るＣＤＲの位相周波数平面軌跡を示す図である。
【図１２】本第１の実施形態に係るＣＤＲのシステム構成例を示す図である。
【図１３】本発明の第２の実施形態に係るＣＤＲ回路の構成を示す図である。
【図１４】本第２の実施形態に係るＣＤＲの一動作例のタイミングチャートを示す図である。
【図１５】本発明の第３の実施形態に係るＣＤＲ回路の構成を示す図である。
【図１６】ダブルエッジトリガー型ＤＦＦの構成例を示す回路図である。
【図１７】本第３の実施形態において、入力データとＶＣＯクロックおよび出力されるリタイミングデータのタイミングチャートを示す図である。
【図１８】本発明の第４の実施形態に係る逓倍クロック生成回路（ＣＭＵ）の構成を示す図である。
【図１９】本第４の実施形態に係る第２の位相比較器（ＰＤ）が容量Ｃφに適切な充電をし終えて逓倍クロックの位相を入力クロックに揃えた状態でのタイミングチャートを示す図である。
【図２０】ＬＶＤＳ受信回路のクロック７逓倍回路に本第４の実施形態を適用した例を示す図である。
【発明を実施するための形態】
【００３３】
以下に、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＣＤＲ回路の第１の構成例）
２．第２の実施形態（ＣＤＲ回路の第２の構成例）
３．第３の実施形態（ＣＤＲ回路の第３の構成例）
４．第４の実施形態（ＣＭＵの構成例）
【００３４】
＜１．第１の実施形態＞
図９は、本発明の第１の実施形態に係るＣＤＲ回路の構成を示す図である。
【００３５】
本第１の実施形態に係るＣＤＲ回路１００は、図９に示すように、第１の位相検出器１１０、第２の位相検出器１２０、第１のチャージポンプ（ＣＰ＋）１３０、第２のチャージポンプ（ＣＰ−）１４０、ＬＦ１５０、およびＶＣＯ１６０を有する。
さらにＣＤＲ回路１００は、デジタルフィルタ１７０、およびプログラマブル遅延回路１８０を有する。
【００３６】
第１の位相検出器１１０はホッジの位相検出器に相当し、第２の位相検出器１２０はアレクサンダーの位相検出器に相当する。
本実施形態のＣＤＲ回路１００は、第１の位相検出器１１０と第２の位相検出器１２０を用いたハイブリッド型の位相検出器を有する。
【００３７】
基本的に、本実施形態のＣＤＲ回路１００は、不規則のＮＲＺ入力信号である入力データＩＤＴからクロックＣＬＫを抽出する機能を有する。
第１の位相検出器１１０は、入力データＩＤＴと抽出クロックＣＬＫの位相差を検出して位相差に応じたアナログ量を出力する機能を有する。
そして、第１の位相検出器１１０と、第１または第２のチャージポンプ１３０，１４０を介した第１の位相検出器１１０の出力を積分平滑化するＬＦ１５０と抽出クロックＣＬＫを発振するＶＣＯ１６０からなるＣＤＲループ２００を有する。
第２の位相検出器１２０は、入力データＩＤＴと抽出クロックＣＬＫの位相差の極性を検出する。
そして、第２の位相検出器１２０の検出結果に応じて第１の位相検出器１１０がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部２１０と、その補正位相をＣＤＲループ２００に加算する補正位相加算部２２０を有する。
本第１の実施形態においては、デジタルフィルタ１７０により補正位相情報発生部２１０が形成され、プログラマブル遅延回路１８０により補正位相加算部２２０が形成される。
【００３８】
本第１の実施形態のＣＤＲ回路１００は、第１の位相検出器１１０によるＣＤＲループ２００は、ＶＣＯ１６０と第１の位相検出器１１０のクロック入力部の間にプログラマブル遅延回路１８０が挿入されてＣＤＲループ２００が形成されている。
プログラマブル遅延回路１８０はデジタルフィルタ１７０のＮビット出力信号ＤＬＹctrl（Ｃ０〜ＣＮ−１）によって制御されている。
これらの機能については後で詳述する。
【００３９】
第１の位相検出器１１０は、第１のラッチとしての第１のＤＦＦ１１１、第２のラッチとしての第２のＤＦＦ１１２、第１の検出回路である第１のＥＸＯＲ１１３、第２の検出回路である第２のＥＸＯＲ１１４、バッファ１１５、およびインバータ１１６を有する。
【００４０】
第１のＤＦＦ１１１は、Ｄ入力がＮＲＺデータである入力データＩＤＴの供給ラインに接続され、Ｑ出力が第２のＤＦＦ１１２のＤ入力、第１および第２のＥＸＯＲ１１３，１１４の一方の入力に接続されている。
第１のＤＦＦ１１１のクロック端子はバッファ１１５の出力であるアイセンタークロックＥＣＣＫの供給ラインに接続されている。
第２のＤＦＦ１１２のＱ出力は第２のＥＸＯＲ１１４の他方の入力に接続され、クロック端子がインバータ１１６の出力であるアイエッジクロックＥＥＣＫの供給ラインに接続されている。
第１のＥＸＯＲ１１３の他方の入力が入力データＩＤＴの供給ラインに接続されている。
【００４１】
第１のＤＦＦ１１１は、ＮＲＺデータである入力データＩＤＴをアイセンタークロックＥＣＣＫで取り込む。
第２のＤＦＦ１１２は、第１のＤＦＦ１１１の出力であるＱ１１をアイセンタークロックＥＣＣＫとは逆相のアイエッジクロックＥＥＣＫで取り込む。
第１のＥＸＯＲ１１３は、入力データＩＤＴと第１のＤＦＦ１１の出力Ｑ１１の論理不一致を検出し、検出結果に応じたアップ信号ωＵＰを第１のチャージポンプ回路１３０に出力する。
第２のＥＸＯＲ１１４は、第１のＤＦＦ１１１の出力Ｑ１１と第２のＤＦＦ１２の出力Ｑ１２の論理不一致を検出し、検出結果に応じたダウン信号ωＤＯＷＮを第２のチャージポンプ回路１４０に出力する。
【００４２】
第１のＥＸＯＲ１１３の出力はアップ信号ωＵＰとしてＬＦ１５０に電流を充電する第１のチャージポンプ（ＣＰ+）１３０を駆動する。
第２のＥＸＯＲ１１４の出力はダウン信号ωＤＯＷＮとしてＬＦ１５０から電流を放電するチャージポンプ（ＣＰ−）１４０を駆動する。
ＬＦ１５０はチャージポンプ出力電流を積分・平滑化してＶＣＯ１６０の入力信号を生成する。
ＶＣＯ１６０は入力信号に応じた周波数のクロックＣＬＫを発生する。ＶＣＯ１６０の発生したクロックＣＬＫはＣＤＲ回路１０の再生クロック（Recovered Clock）ＲＣＣＫとなる。
【００４３】
第２の位相検出器１２０は、第３のラッチとしての第３のＤＦＦ１２１、第４のラッチとしての第４のＤＦＦ１２２、第５のラッチとしての第５のＤＦＦ１２３、および第６のラッチとしての第６のＤＦＦ１２４を有する。
第２の位相検出器１３０は、第３の検出回路である第３のＥＸＯＲ１２５、第４の検出回路である第４のＥＸＯＲ１２６、バッファ１２７、およびインバータ１２８を有する。
【００４４】
第３のＤＦＦ１２１は、Ｄ入力がＮＲＺデータである入力データＩＤＴの供給ラインに接続され、Ｑ出力が第４のＤＦＦ１２２のＤ入力、第６のＤＦＦ１２４のＤ入力、および第３のＥＸＯＲ１２５一方の入力に接続されている。
第３のＤＦＦ１２１のクロック端子はバッファ１２７の出力であるアイセンタークロックＥＣＣＫ２の供給ラインに接続されている。
第４のＤＦＦ１２２のＱ出力は第５のＤＦＦ１２３のＤ入力に接続されている。
第４のＤＦＦ１２２のクロック端子はインバータ１２８の出力であるアイエッジクロックＥＥＣＫ２の供給ラインに接続されている。
第５のＤＦＦ１２３はＱ出力が第３のＥＸＯＲ１２５の他方の入力、および第４のＥＸＯＲ１２６の一方の入力に接続されている。
第５のＤＦＦ１２３のクロック端子はバッファ１２７の出力であるアイセンタークロックＥＣＣＫ２の供給ラインに接続されている。
第６のＤＦＦ１２４のＱ出力は第４のＥＸＯＲ１２６の他方の入力に接続されている。
第６のＤＦＦ１２４のクロック端子はバッファ１２７の出力であるアイセンタークロックＥＣＣＫ２の供給ラインに接続されている。
【００４５】
第３のＤＦＦ１２１は、ＮＲＺデータである入力データＩＤＴをアイセンタークロックＥＣＣＫ２で取り込む。
第４のＤＦＦ１２２は、第３のＤＦＦ１２１の出力であるＱ１３をアイセンタークロックＥＣＣＫ２とは逆相のアイエッジクロックＥＥＣＫ２で取り込む。
第５のＤＦＦ１２３は、第４のＤＦＦ１２２の出力をアイセンタークロックＥＣＣＫで取り込み、出力Ｑから出力信号ＱＥを第３のＥＸＯＲ１２５および第４のＥＸＯＲ１２６に出力する。
第６のＤＦＦ１２４は、第３のＤＦＦ１２１の出力であるＱ１３をアイセンタークロックＥＣＣＫ２で取り込み、出力Ｑから出力信号Ｑ１４を第４のＥＸＯＲ１２６に出力する。
第３のＥＸＯＲ１２５は、入力データＩＤＴと第１のＤＦＦ１１の出力Ｑ１１の論理不一致を検出し、検出結果に応じたダウン信号φＤＯＷＮをデジタルフィルタ１７０に出力する。
第４のＥＸＯＲ１２６は、第５のＤＦＦ１２３の出力ＱＥと第６のＤＦＦ１２４の出力Ｑ１４の論理不一致を検出し、検出結果に応じたアップ信号φＵＰをデジタルフィルタ１７０に出力する。
第２の位相検出器１２０において、第６のＤＦＦ１２４の出力がリタイミングデータ（Retimed Data）ＲＴＤＴとなる。
【００４６】
第２の位相検出器１２０は、エッジ近傍で取り込んだ値が前のアイセンターで取り込んだ値と不一致ならばアイエッジクロックＥＥＣＫはデータのエッジより後に来たことになるから遅れているＶＣＯクロックＣＬＫの位相をすすめるべくアップ信号φＵＰを出す。
第２の位相検出器１２０は、逆に後のアイセンターでの値と不一致ならばダウン信号φＤＯＷＮを出す。
【００４７】
ここで、本第１の実施形態においては、補正位相情報発生部２１０としてのデジタルフィルタ１７０と、補正位相加算部２２０としてプログラマブル遅延回路１８０の構成および機能について説明する。
【００４８】
まず、プログラマブル遅延回路１８０の構成について説明する。
図１０は、本第１の実施形態に係るプログラマブル遅延回路１８０の構成例を示す回路図である。
【００４９】
図１０のプログラマブル遅延回路１８０は、第１のインバータ回路（ＩＮＶ１）１８１、第２のインバータ回路（ＩＮＶ２）１８２、遅延部１８３、インバータ１８４、およびインバータＩＶ０〜ＩＶＮ−１を有する。
【００５０】
第１の遅延回路１８１には、ＶＣＯクロックＣＬＫと、デジタルフィルタ１７０によるＮビット出力信号ＤＬＹctrl（Ｃ０〜ＣＮ−１）が入力される。
第２の遅延回路には、遅延部１８３で所定時間だけ遅延されたＶＣＯクロックＣＬＫと、デジタルフィルタ１７０によるＮビット出力信号ＤＬＹctrl（Ｃ０〜ＣＮ−１）がインバータＩＶ０〜ＩＶＮ−１で反転された信号が入力される。
【００５１】
第１のインバータ回路１８１および第２のインバータ回路１８２は、出力を共有するＮ個のクロックドインバータＣＩＮＶを有する。
【００５２】
クロックドインバータＣＩＮＶは、電源ＶＤＤと基準電位ＶＳＳ間に直列に接続されたｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１，ＰＴ２、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１，ＮＴ２により形成される。
そして、各クロックドインバータＣＩＮＶのＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２のドレイン同士の接続ノードＮＤ１０〜ＮＤ１Ｎ−１が互いに接続されている。
【００５３】
第１のインバータ回路１８１は、各クロックドインバータＣＩＮＶのＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２のゲートに入力クロックＣＬＫinが供給される。
そして、Ｎ段の各クロックドインバータＣＩＮＶのＮＭＯＳトランジスタＮＴ１のゲートにデジタルフィルタ１７０によるＮビット出力信号ＤＬＹctrl（Ｃ０〜ＣＮ−１）がそれぞれ供給される。
また、Ｎ段の各クロックドインバータＣＩＮＶのＰＭＯＳトランジスタＰＴ１のゲートにＮビット出力信号ＤＬＹctrl（Ｃ０〜ＣＮ−１）がインバータＩＶ１０〜ＩＶ１Ｎ−１で反転された信号が供給される。
【００５４】
第１のインバータ回路１８２は、各クロックドインバータＣＩＮＶのＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２のゲートに遅延部１８３で遅延されたクロックＣＬＫdlyが供給される。
そして、Ｎ段の各クロックドインバータＣＩＮＶのＮＭＯＳトランジスタＮＴ１のゲートにデジタルフィルタ１７０によるＮビット出力信号ＤＬＹctrl（Ｃ０〜ＣＮ−１）がインバータＩＶ１〜ＩＶＮ−１で反転された信号がそれぞれ供給される。
また、Ｎ段の各クロックドインバータＣＩＮＶのＰＭＯＳトランジスタＰＴ１のゲートにＮビット出力信号ＤＬＹctrl（Ｃ０〜ＣＮ−１）の反転信号がインバータＩＶ２０〜ＩＶ２Ｎ−１で反転された信号が供給される。
【００５５】
このように、プログラマブル遅延回路１８０は、第１のインバータ回路１８１が遅延回路への入力クロックＣＬＫinを入力とし、第２のインバータ回路１８２は遅延回路入力を一定時間遅延したクロックＣＬＫｄｌｙを入力としている。
２つのインバータ回路１８１，１８２は出力を共有している。
第１のインバータ回路１８１と第２のインバータ回路１８２はデジタルフィルタ１７０の遅延制御Nビット信号Ｃ０〜ＣＮ−１によって実行的ゲート幅が相補的に変化する。
共通の出力には実行ゲート幅の比に応じて重み付け加算された第１のインバータ回路１８１と第２のインバータ回路１８２の出力のアナログ和が得られ、制御信号による重み付けの変化によって遅延が変化する。
【００５６】
次に、デジタルフィルタ１７０の構成および機能について説明する。
図１１（Ａ）および（Ｂ）は、本第１の実施形態に係るＣＤＲの位相周波数平面軌跡を示す図である。
【００５７】
デジタルフィルタ１７０は、データＩＤＴとＶＣＯクロックＣＬＫの位相を比較する第１の位相検出器１２０の出力であるアップ信号φＵＰおよびダウン信号φＤＯＷＮを入力としてＮビット出力信号（遅延制御信号）ＤＬＹctrlを生成する演算を行う。
第１の位相検出器１１０には、前述のようにＣＰ電流アンバランスにより、遅延回路１８０の出力がデータＩＤＴのアイパターンの中央からずれたところにロックする。
本実施形態においては、第１の位相検出器１２０の検出結果に基づいて、デジタルフィルタ１７０は遅延回路１８０の遅延を調整し、ＶＣＯクロックＣＬＫをデータＩＤＴのアイパターンの中央に近づける。
【００５８】
遅延回路１８０の制御信号が固定されていればシステムは図４と等価であることから、ＶＣＯクロックＣＬＫの位相と周波数はＣＰ電流アンバランスと遅延回路１８０の遅延で決まる固定の位相オフセットを持った図１１（Ａ）のＡ点に静定する。
ここでデジタルフィルタ１７０が遅延制御信号ＤＬＹctrlを遷移すると新しい静定点Ｂに向かって図１１（Ａ）に描かれたらせん状の軌跡ＴＲＫで漸近していく。軌跡ＴＲＫがらせんを１周するには上記［４］式のωｎで表すとおよそ２π/ωｎの時間がかかる。
デジタルフィルタ１７０は遅延制御信号ＤＬＹctrlを遷移してから２π/ωｎの３〜１０倍の時間を待機すると新しい静定点ＢでのデータとＶＣＯクロックＣＬＫの位相差の極性が判定できる。
デジタルフィルタ１７０は、その判定結果によって遅延制御信号ＤＬＹctrlを更新する作業を続けていくと、最終的には制御信号の１ＬＳＢ増減を繰り返して１回ごとに極性判定結果が反転する状態に落ち着く。
その状態では、図１１（Ａ）と図１１（Ｂ）のように静定点ＡとＢの間を繰り返す。
位相の振幅θｐｐは遅延制御信号ＤＬＹctrlの１ＬＳＢで生じるクロック位相の変化量の倍程度であり、この位相振動はプログラマブル遅延回路１８０の分解能を高めることで十分小さくできる。
【００５９】
図１２は、本第１の実施形態に係るＣＤＲのシステム構成例を示す図である。
【００６０】
本第１の実施形態に係るＣＤＲ回路１００では、第１の位相検出器１１０とＣＰ１３０，１４０とＬＦ１５０とＶＣＯ１６０からなるループ２００に、第２の位相検出器１２０を併用している。
ＣＤＲ回路１００は、第２の位相検出器１２０で得た入力データＩＤＴの位相φとＶＣＯクロックＣＬＫの位相θの差に応じてＣＰの電流アンバランスによって第１の位相検出器１１０が生じる位相誤差φＥをキャンセルするθCを生成する。そして、ＣＤＲ回路１００は、その位相誤差φＥをキャンセルするθcを第１の位相検出器１１０によるループ２００に加算する。
本実施形態発明によれば、ＣＰに製造に起因したアンバランスが存在しても、第１の位相検出器１１０だけを用いた場合のようにＶＣＯクロックがデータのアイパターンの中心からずれた所にロックすることが無い。
【００６１】
＜２．第２の実施形態＞
図１３は、本発明の第２の実施形態に係るＣＤＲ回路の構成を示す図である。
【００６２】
本第２の実施形態のＣＤＲ回路１００Ａが第１の実施形態のＣＤＲ回路１００と異なる点は以下のとおりである。
【００６３】
ＣＤＲ回路１００Ａは、補正位相情報発生部２１０Ａとしてデジタルフィルタ１７０の代わり第３のチャージポンプ（φＣＰ＋）２１１、第４のチャージポンプ（φＣＰ−）２１２、フィルタ容量（Ｃφ）２１３を有する。
ＣＤＲ回路１００Ａは、補正位相加算部２２０Ａとしてプログラマブル遅延回路１８０の代わりに、電流帰還部２２１を有する。
【００６４】
また、ＣＤＲ１００Ａは、第２の位相検出器１２０Ａにおいては、第３のＤＤＦが省略され、その機能が第１の位相検出器１１０Ａの第１のＤＦＦ１１１に併せ持たせている。
この場合、第４のＤＦＦ１２２のＤ入力が入力データＩＤＴの供給ラインに接続され、第６のＤＦＦ１２４のＤ入力が第１のＤＦＦ１１１のＱ出力に接続されている。
そして、第３のＥＸＯＲ１２５の一方の入力が第１のＤＦＦ１１１のＱ出力に接続されている。
【００６５】
このように、本第２の実施形態のＣＤＲ回路１００Ａでは、第２の位相検出器１２０Ａはデジタルフィルタではなく位相調整用の第３のチャージポンプ（φＣＰ＋）２１１と第４のチャージポンプ（ΦＣＰ−）２１２を駆動する。
それらのＣＰ出力電流はフィルタ容量（Ｃφ）２１３で平滑化されて位相調整信号電圧Ｖφを生じる。
この第２の実施形態では、プログラマブル遅延回路の代わりに、周波数調整用の第１のチャージポンプ（ωＣＰ＋）１３０の電流を第２のチャージポンプ（ωＣＰ−）１４０の電流からＶφに比例した電流Δｉだけ変化させる電流帰還部２２１を有する。
第２の位相比較器１１０ＡによるループではＣＰ電流のアンバランスは上記［３］式に示すように位相検出器のオフセットとなるから、この機能は第１の実施形態の遅延回路と同等の機能を持つ。
【００６６】
なお、第２の実施形態においては、たとえば図１４に示すように、タイマー回路２１４からのマスク信号ＭＡＳＫで第３のチャージポンプ（φＣＰ＋）２１１と第４のチャージポンプ（ΦＣＰ−）２１２を間歇駆動してもよい。
間歇駆動で第１の位相比較器１１０Ａのループが静定する間、位相調整信号電圧Ｖφの値を固定できるので、デジタルフィルタがループの静定をまって次の遷移を出力するのと同等の挙動が実現する。
【００６７】
１回のφＣＰ駆動で変化するΔｉは位相調整信号電圧ＶφをΔｉに変換する係数をｇｍ、φＣＰの出力電流パルス高をＩｃ、駆動時間をＴｍとすると［５］式で表され、それを［３］式に代入すると［６］式を得る。
【００６８】
【数３】
2010252244.tif 000005
【００６９】
第２の実施形態のループは第１の実施形態のプログラマブル遅延の制御信号の１ＬＳＢによる変化が［６］式のφＥの値である場合と同様に振る舞い位相は振動するが、その振幅はｇｍやＴｍを小さくすることで十分小さくできる。
【００７０】
＜３．第３の実施形態＞
図１５は、本発明の第３の実施形態に係るＣＤＲ回路の構成を示す図である。
【００７１】
本第３の実施形態のＣＤＲ回路１００Ｂは、以下の点で第１および第２の実施形態と異なる。
本第３の実施形態のＣＤＲ回路１００Ｂでは、ＶＣＯ１６０Ｂに９０°ずつ位相のずれた４相のクロックＣＫａ，ＣＫｂ，ＣＫｙ，ＣＫｚを発生する多相ＶＣＯを用い、第２の位相検出器に代えて、多相ＶＣＯ１６０Ｂの多相変形回路３００を用いている。
この第３の実施形態ではＶＣＯの発振周波数は第１および第２の実施形態の場合の半分で済みＶＣＯ回路の製造が容易である。
また、本第３の実施形態の第１の位相検出器１１０Ｂにおいて、第１のＤＤＦ１１１Ｂおよび第２のＤＤＦ１１２Ｂを、ダブルエッジトリガー型ＤＦＦを用いている。
【００７２】
多相変形回路３００は、第３のＤＦＦ３０１、第４のＤＦＦ３０２、第５のＤＦＦ３０３、第６のＤＦＦ３０４、第７のＤＦＦ３０５、第８のＤＦＦ３０６、第９のＤＦＦ３０７、第１０のＤＦＦ３０８を有する。
また、多相変形回路３００は、比較機能を有する第３のＥＸＯＲ３０９、第４のＥＸＯＲ３１０、第５のＥＸＯＲ３１１、および第６のＥＸＯＲ３１２を有する。
【００７３】
また、補正位相情報発生部２１０Ｂとしての第３のチャージポンプ（φＣＰ＋）２１１Ｂ−１，２１１Ｂ−２、第４のチャージポンプ（φＣＰ−）２１２Ｂ−１，２１２Ｂ−２、ＬＦ２１５を有する。
ＣＤＲ回路１００Ｂは、補正位相加算部２２０Ｂとして電流帰還部２２１Ｂを有する。
【００７４】
多相変形回路３００において、第３〜第６のＤＦＦ３０１〜３０４のＤ入力が入力データＩＤＴの供給ラインに接続されている。
第３のＤＦＦ３０１のＱ出力が第３のＥＸＯＲ３０９および第４のＥＸＯＲ３１０の一方の入力に接続されている。
第４のＤＦＦ３０２のＱ出力が第４のＥＸＯＲ３１０の他方の入力および第５のＥＸＯＲ３１１の一方の入力に接続されている。
第５のＤＦＦ３０３のＱ出力が第５のＥＸＯＲ３１１の他方の入力および第６のＥＸＯＲ３１２の一方の入力に接続されている。
第６のＤＦＦ３０４のＱ出力が第３のＥＸＯＲ３０９および第６のＥＸＯＲ３１２の他方の入力に接続されている。
【００７５】
第３のＥＸＯＲ３０９の出力が第７のＤＦＦ３０５のＤ入力に接続され、第７のＤＦＦ３０５のＱ出力がチャージポンプ（ＣＰ＋）２１１Ｂ−１の入力に接続されている。
第４のＥＸＯＲ３１０の出力が第８のＤＦＦ３０６のＤ入力に接続され、第８のＤＦＦ３０６のＱ出力がチャージポンプ（ＣＰ−）２１２Ｂ−１の入力に接続されている。
第５のＥＸＯＲ３１１の出力が第９のＤＦＦ３０７のＤ入力に接続され、第９のＤＦＦ３０７のＱ出力がチャージポンプ（ＣＰ＋）２１１Ｂ−２の入力に接続されている。
第６のＥＸＯＲ３１１の出力が第１０のＤＦＦ３０８のＤ入力に接続され、第１０のＤＦＦ３０８のＱ出力がチャージポンプ（ＣＰ−）２１２Ｂ−２の入力に接続されている。
各チャージポンプ２１１Ｂ−１，２１１Ｂ−２，２１２Ｂ−１，２１２Ｂ−２の出力はＬＦ２１５に接続され、ＬＦ２１５の出力が電流帰還部２１１Ｂに接続されている。
【００７６】
多相ＶＣＯ１６０Ｂの４相クロックのうちクロックＣＫｙは第３のＤＦＦ３０１、第８のＤＦＦ３０６、および第２のＤＦＦ１１２Ｂのクロック端子に供給される。
クロックＣＫａは第４のＤＦＦ３０２、第９のＤＦＦ３０７、第１のＤＦＦ１１１Ｂのクロック端子に供給される。
クロックＣＫｚは第５のＤＦＦ３０３、第１０のＤＦＦ３０８、第２のＤＦＦ１１２Ｂのクロック端子に供給される。
クロックＣＫｂは第６のＤＦＦ３０４、第７のＤＦＦ３０５、および第１のＤＦＦ１１１Ｂのクロック端子に供給される。
【００７７】
図１６は、ダブルエッジトリガー型ＤＦＦの構成例を示す回路図である。
【００７８】
図１６のダブルエッジトリガー型ＤＦＦ３１０は、４つのクロックドインバータ３１１〜３１４、インバータ３１５〜３１７を有する。
各クロックドインバータ３１１〜３１４は、電源ＶＤＤと基準電位ＶＳＳ間に直列に接続されたＰＭＯＳトランジスタＰＴ１１，ＰＴ１２、およびＮＭＯＳトランジスタＮＴ１１，ＮＴ１２により形成される。
そして、各クロックドインバータ３１１〜３１４のＰＭＯＳトランジスタＰＴ１２とＮＭＯＳトランジスタＮＴ１２のドレイン同士の接続ノードＮＤ１１〜ＮＤ１４が形成されている。
【００７９】
クロックドインバータ３１１のＰＭＯＳトランジスタＰＴ１１のゲートにクロックＣＫ１が供給され、ＮＭＯＳトランジスタＮＴ１１のゲートにクロックＣＫ２が供給される。  そして、クロックドインバータ３１１のＰＭＯＳトランジスタＰＴ１２のゲートおよびＮＭＯＳトランジスタＮＴ１２のゲートがＤ入力に接続されている。
クロックドインバータ３１１のノードＮＤ１１がインバータ３１５を介してクロックドインバータ３１２のＰＭＯＳトランジスタＰＴ１２のゲートおよびＮＭＯＳトランジスタＮＴ１２のゲートに接続されている。
そして、クロックドインバータ３１２のＰＭＯＳトランジスタＰＴ１１のゲートにクロックＣＫ２が供給され、ＮＭＯＳトランジスタＮＴ１１のゲートにクロックＣＫ１が供給される。
クロックドインバータ３１２のノードＮＤ１２がインバータ３１７を介してＱ出力に接続されている。
【００８０】
クロックドインバータ３１３のＰＭＯＳトランジスタＰＴ１１のゲートにクロックＣＫ２が供給され、ＮＭＯＳトランジスタＮＴ１１のゲートにクロックＣＫ１が供給される。  そして、クロックドインバータ３１３のＰＭＯＳトランジスタＰＴ１２のゲートおよびＮＭＯＳトランジスタＮＴ１２のゲートがＤ入力に接続されている。
クロックドインバータ３１３のノードＮＤ１３がインバータ３１６を介してクロックドインバータ３１４のＰＭＯＳトランジスタＰＴ１２のゲートおよびＮＭＯＳトランジスタＮＴ１２のゲートに接続されている。
そして、クロックドインバータ３１４のＰＭＯＳトランジスタＰＴ１１のゲートにクロックＣＫ１が供給され、ＮＭＯＳトランジスタＮＴ１１のゲートにクロックＣＫ２が供給される。
クロックドインバータ３１４のノードＮＤ１４がインバータ３１７を介してＱ出力に接続されている。
【００８１】
ダブルエッジトリガー型ＤＦＦ３１０は、相補的入力クロックＣＫ１とＣＫ２の立ち上がり下がり両エッジをトリガーにＤ入力の値を取り込んでＱ出力にその値を出力する機能を有する。
【００８２】
図１７は、本第３の実施形態において、入力データとＶＣＯクロックおよび出力されるリタイミングデータのタイミングチャートを示す図である。
【００８３】
ＣＫａ，ＣＫｚ，ＣＫｂ，ＣＫｙの順に９０°ずつ遅れる４相クロックは、各々の立ち上がりエッジで入力データＩＤＴのアイセンター、アイエッジ、次のデータのアイセンター、次のアイエッジ近傍をサンプリングする。
クロックＣＫａ，ＣＫｂで取り込まれた値はリタイミングデーＲＴＤＴとなり、クロックＣＫｚ，Ｃｋｙで取り込まれた値は前後のアイセンターで取り込まれた値と論理比較されてアップ信号ＵＰおよびダウン信号ＤＯＷＮとなる。
【００８４】
＜４．第４の実施形態＞
図１８は、本発明の第４の実施形態に係る逓倍クロック生成回路（ＣＭＵ）の構成を示す図である。
【００８５】
本第４の実施形態では、逓倍クロック生成回路（ＣＭＵ）１００Ｃの構成および機能について説明する。
ＣＭＵ１００Ｃにおいては、理解を容易にするために、第１〜第３の実施形態のＣＤＲ回路１００，１００Ａ，１００Ｂと対応する構成要素には同様の符号をもって表している。
【００８６】
ＭＣＵ１００Ｃは、第１の位相検出器１１０Ｃ、第２の位相検出器１２０Ｃ、第１のチャージポンプ（ＣＰ＋）１３０Ｃ、第２のチャージポンプ（ＣＰ−）１４０Ｃ、ＬＦ１５０Ｃ、ＶＣＯ１６０Ｃ、および分周器１９０を有する。
そして、ＭＣＵ１００Ｃは、補正位相情報発生部２１０Ｃ、および補正位相加算部２２０Ｃを有する。
補正位相情報発生部２１０Ｃは、第３のチャージポンプ（ＣＰ）２１１Ｃ、およびフィルタ容量２１３Ｃを有する。
補正位相加算部２２０Ｃは、電流帰還部２２１を有する。
【００８７】
ＭＣＵ１００Ｃは、入力は規則的なクロックＩＣＫであり、出力はそのＮ逓倍クロックＭＣＬＫである。
【００８８】
第１の位相検出器１１０Ｃは、ホッジ位相検出器の替わりにＰＦＤという回路が用いられる。この第１の位相検出器１１０Ｃは、第１のＤＦＦ１１１Ｃ、第２のＤＦＦ１１２ＣおよびＡＮＤ回路１１７を有する。
ＰＦＤは入力クロックＩＣＫとＶＣＯクロックＣＬＫを分周したものの位相を比較して、両者のエッジが一致していればアップ信号ＵＰとダウン信号ＤＯＷＮとして同じ幅のパルスを出力する。
このパルスはＰＦＤ内の第１のＤＦＦ１１１Ｃおよび第２のＤＦＦ１１２Ｃのリセット信号を生成する回路の遅延に由来するのでリセットパルスと呼ばれる。
入力クロックＩＣＫのエッジが分周出力のそれより早ければ、その時間差だけリセットパルスより太くなったパルスがアップ信号ＵＰに現われ、ダウン信号ＤＯＷＮのパルスはリセットパルスを出す。
逆に、分周出力のエッジが早ければダウン信号ＤＯＷＮのパルスが太くなりアップ信号ＵＰにはリセットパルスが出る。
アップ信号ＵＰがハイレベルの間、第１のチャージポンプ（ＣＰ＋）１３０ＣがＬＦ１５０Ｃを充電する。ダウン信号ＤＯＷＮがハイレベルの間、第２のチャージポンプ（ＣＰ−）１４０ＣがＬＦ１５０Ｃを放電することでＶＣＯ１６０Ｃには入力クロックＩＣＫと分周出力の位相差に比例したアナログ信号がフィードバックされる。
このループはホッジの位相検出器を用いたループと同様に第１のチャージポンプ（ＣＰ＋）１３０Ｃと第２のチャージポンプ（ＣＰ−）１４０Ｃの電流アンバランスで位相残差を生じる。また、分周期の遅延のため逓倍クロック出力と入力クロックの位相は必ずしもそろわない。
【００８９】
本第４の実施形態では、第２の位相検出器１２０Ｃとして、上述のループに加えて入力クロックＩＣＫと逓倍クロック出力の位相を比較するＰＤを追加する。
本第４の実施形態では、ＰＤとして第３のＤＦＦ１２１Ｃを用い、入力クロックＩＣＫの立ち上がりエッジにおける逓倍クロックＭＣＬＫの値がローレベルであれば逓倍クロックＭＣＬＫの位相は遅れており、ハイレベルであれば進んでいると判定する。
第３のチャージポンプ（ＣＰ）２１１Ｃは、この判定が進みであれば容量（Ｃφ）２１３を充電し遅れであれば放電する。
電流帰還部（Gm回路）は、容量（Ｃφ）２１３の電圧Ｖφを電流Δｉに変換して第２のチャージポンプ（ＣＰ−）１４０Ｃの電流高さをΔｉだけ増減する。
【００９０】
図１９は、本第４の実施形態に係る第２の位相比較器（ＰＤ）が容量Ｃφに適切な充電をし終えて逓倍クロックの位相を入力クロックに揃えた状態でのタイミングチャートを示す図である。
【００９１】
アップ信号ＵＰのパルスは入力クロックＩＣＫの立ち上がりから始まり、ダウン信号ＤＯＷＮはそれより遅れた分周器１９０の出力の立ち上がりから始まり、同時に終了するのでパルス幅はアップ信号ＵＰの方が長くなっている。
しかし、容量Ｃφに電荷が充電され電圧Ｖφが上昇しているので、第２のチャージポンプ（ＣＰ−）１４０Ｃの出力電流パルス高は第１のチャージポンプ（ＣＰ＋）１３０Ｃのそれより大きくなっていて正味の容量Ｃφへの充放電は０になる。
すなわち、ＶＣＯ１６０Ｃの周波数と位相を変更しない定常状態になっている。
第２の位相検出器（ＰＤ）１２０Ｃは入力クロックＩＣＫと逓倍クロックＭＣＬＫの立ち上がりエッジが重なっているため、出力は統計的にハイレベルとローレベルを半々に出している。このため電圧Ｖφにはほとんど変化が生じず、定常状態が継続する。
【００９２】
本第４の実施形態によれば、入力クロックＩＣＫと立ち上がりが揃った逓倍クロックＭＣＬＫを得ることができる。
また、図２０に示すような、ＬＶＤＳ受信回路４００のクロック７逓倍回路４０１に本第４の実施形態を用いればデータに対して正しくセトリングしたデータ識別クロックを生成することができる。
【００９３】
以上説明した本実施形態によれば、以下の効果を得ることができる。
すなわち、本実施形態のＣＤＲ構成によれば、入力クロックと位相差をもたず、位相振幅も小さい再生クロックを生成することができる。
また、ジッタ耐力に優れたＣＤＲを作ることができる。再生クロックの入力データ位相変化に対する応答帯域は位相振幅の抑制とは独立に広帯域に設定することが可能である。また大きな容量素子が不要なので集積回路の製造も容易である。
また、本実施形態によれば、入力データのレートの半分の周波数で発振するＶＣＯで低ジッタのＣＤＲを構成できる。
さらに、本実施形態によれば、入力クロックの立ち上がりと同時に立ち上がりを持つ逓倍クロックを生成することができる。
そして、これをＬＶＤＳ受信機に応用するとセットアップ・ホールドマージンが大きく安定なデータ識別が可能な高信頼度の受信機を作製することができる。
【００９４】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００９５】
１００，１００Ａ，１００Ｂ・・・ＣＤＲ回路、１００Ｃ・・・ＭＣＵ、１１０，１１０Ａ〜１１０Ｃ・・・第１の位相検出器、１２０，１２０Ａ〜１２０Ｃ・・・第２の位相検出器、１３０，１３０Ｃ・・・第１のチャージポンプ（ＣＰ＋）、１４０，１４０Ｃ・・・第２のチャージポンプ（ＣＰ−）、１５０，１５０Ｃ・・・ループフィルタ（ＬＦ）、１６０，１６０Ｃ・・・電圧制御発振器、１７０・・・デジタルフィルタ、１８０・・・プログラマブル遅延回路、１９０・・・分周器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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