(57)【要約】【課題】電源の電圧出力の異常時に、各電源に接続されたＬＳＩ等の素子にダメージを与えるのを回避することができる電源管理装置を提供する。【解決手段】電源管理装置は、電源１〜電源４を制御する制御手段１Ａと、電源１〜電源４ごとに設けられ、制御手段１Ａから出力される制御信号２３，２５，２７，２９に基づいて電源１〜電源４の電圧を出力すると共に、正常に電圧が出力された場合に、ＯＫ信号２４，２６，２８，３０を制御手段１Ａに出力する電源供給手段９，１０，１１，１２とを備え、制御手段１Ａは、いずれかの電源供給手段から所定の時間の間にＯＫ信号が出力されない場合に、全ての電源供給手段９，１０，１１，１２から電源が供給されないように当該電源供給手段を制御して全ての電源１〜電源４を遮断する。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数の電源を制御する制御手段を備える電源管理装置であって、
前記複数の電源ごとに設けられ、前記制御手段から出力される制御信号に基づいて電源の供給を開始すると共に、正常に電源の供給を開始した場合に、ＯＫ信号を前記制御手段に出力する電源供給手段と、
前記制御手段からの制御信号が所定の時間の間に出力されない場合に、前記電源供給手段を制御して管理する全ての電源を遮断する遮断手段と、を備える
ことを特徴とする電源管理装置。
【請求項２】
前記遮断手段は、全ての電源を遮断する際に、複数の電源の供給を開始したタイミングと逆のタイミングで電源を遮断する、
ことを特徴とする請求項１に記載の電源管理装置。
【請求項３】
複数の電源を制御する制御手段を備える電源管理装置であって、
前記複数の電源ごとに設けられ、前記制御手段から出力される制御信号に基づいて電源の供給を開始すると共に、正常に電源の供給を開始した場合に、ＯＫ信号を前記制御手段に出力する電源供給手段を備え、
前記制御手段は、前記電源供給手段から所定の時間の間に前記ＯＫ信号が出力されない場合に、前記電源供給手段を制御して管理する全ての電源を遮断する、
ことを特徴とする電源管理装置。
【請求項４】
前記複数の電源の立ち上がり時間を計測する計測手段と、
該計測手段で計測された前記複数の電源のそれぞれの立ち上がり時間を格納する記憶手段と、を備え、
前記記憶手段に格納された各電源の立ち上がり時間に基づいて、各電源の遮断が制御される、
ことを特徴とする請求項１〜３のいずれか一項に記載の電源管理装置。
【請求項５】
複数の電源ごとに設けられた電源供給手段に制御信号を出力する出力ステップと、
前記制御信号に基づいて前記電源供給手段から正常に電源が供給された場合に該電源供給手段から通知されるＯＫ信号を検出したか否かを判断する判断ステップと、
前記制御信号を出力してから所定の時間の間に前記判断ステップで前記ＯＫ信号を検出できない場合に、前記電源供給手段を制御して各電源を遮断する遮断ステップと、を備える
ことを特徴とする電源管理方法。
【請求項６】
複数の電源ごとに設けられた電源供給手段に制御信号を出力する出力ステップと、
前記制御信号に基づいて前記電源供給手段から正常に電源が供給された場合に該電源供給手段から通知されるＯＫ信号を検出したか否かを判断する判断ステップと、
前記制御信号を出力してから所定の時間の間に前記判断ステップで前記ＯＫ信号を検出できない場合に、前記電源供給手段を制御して各電源を遮断する遮断ステップと、をコンピュータに実行させる、
ことを特徴とする電源管理プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源を管理し、電圧出力が異常であることを検出した場合に、電圧出力を遮断する電源管理装置、電源管理方法、及び電源管理プログラムに関する。
【背景技術】
【０００２】
ＬＳＩの加工の微細化により、ＬＳＩの動作電圧が低電圧となってきている。ＬＳＩやメモリ等では異なる電源電圧で動作するものが多く、また、ＵＳＢ等に代表されるインターフェース等において供給される電源も、ＬＳＩやメモリの動作電圧とは異なる。これらの複数の電源の投入タイミングをＣＰＵにより制御し、また、各電源の電圧出力が異常であることを検出した場合、電圧出力を遮断する技術が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３２８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記特許文献１では、各電源の電圧出力の異常を監視するＣＰＵがノイズ等により正常に動作しなくなった場合、各電源をオンすることができず、オンされる電源とオンされない電源が存在することになる。ＣＰＵが正常に動作しなくなった後は、まだオンされていなかった電源はオンされることはなく、又、一度オンされた電源がオフされないでそのままになると、各電源に接続されたＬＳＩやメモリ等の素子にダメージを与えることになる。
【０００５】
また、ＣＰＵが正常に動作している場合でも、電圧出力が異常と決定するタイミング、即ち、ＣＰＵが電源をオンにする信号を出力しても電源が立ち上がらないとき、どのタイミングで電圧出力を異常と判定するのかが開示されていない。複数の電源からなるＬＳＩ等では、一の電源がオンで他の電源がオフとなる時間が長いと各電源に接続されたＬＳＩ等にダメージを与えることになる。
【０００６】
そこで、本発明は、複数の電源のうち正常に供給開始できなかった電源があった場合に、当該電源に接続されたＬＳＩ等の素子にダメージを与えるのを回避することができる電源管理装置、電源管理方法、及び電源管理プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の電源管理装置は、複数の電源を制御する制御手段を備える電源管理装置であって、前記複数の電源ごとに設けられ、前記制御手段から出力される制御信号に基づいて電源の供給を開始すると共に、正常に電源の供給を開始した場合に、ＯＫ信号を前記制御手段に出力する電源供給手段と、前記制御手段からの制御信号が所定の時間の間に出力されない場合に、前記電源供給手段を制御して管理する全ての電源を遮断する遮断手段と、を備えることを特徴とする。
【０００８】
本発明の電源管理装置は、複数の電源を制御する制御手段を備える電源管理装置であって、前記複数の電源ごとに設けられ、前記制御手段から出力される制御信号に基づいて電源の供給を開始すると共に、正常に電源の供給を開始した場合に、ＯＫ信号を前記制御手段に出力する電源供給手段を備え、前記制御手段は、前記電源供給手段から所定の時間の間に前記ＯＫ信号が出力されない場合に、前記電源供給手段を制御して管理する全ての電源を遮断する、ことを特徴とする。
【０００９】
本発明の電源管理方法は、複数の電源ごとに設けられた電源供給手段に制御信号を出力する出力ステップと、前記制御信号に基づいて前記電源供給手段から正常に電源が供給された場合に該電源供給手段から通知されるＯＫ信号を検出したか否かを判断する判断ステップと、前記制御信号を出力してから所定の時間の間に前記判断ステップで前記ＯＫ信号を検出できない場合に、前記電源供給手段を制御して各電源を遮断する遮断ステップと、を備えることを特徴とする。
【００１０】
本発明の電源管理プログラムは、複数の電源ごとに設けられた電源供給手段に制御信号を出力する出力ステップと、  前記制御信号に基づいて前記電源供給手段から正常に電源が供給された場合に該電源供給手段から通知されるＯＫ信号を検出したか否かを判断する判断ステップと、前記制御信号を出力してから所定の時間の間に前記判断ステップで前記ＯＫ信号を検出できない場合に、前記電源供給手段を制御して各電源を遮断する遮断ステップと、をコンピュータに実行させる、ことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、電源供給の異常が生じた場合には、所定の時間が経過した後に全ての電源が遮断されるので、各電源に接続されたＬＳＩ等の素子にダメージを与えるのを回避することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態である電源管理装置の回路構成例を説明するための概略ブロック図である。
【図２】各電源が正常に立ち上がる場合の動作を説明するためのタイミングチャート図である。
【図３】ＣＰＵがノイズ等により正常に動作しなくなった場合の動作を説明するためのタイミングチャート図である。
【図４】本発明の第２の実施形態である電源管理装置の回路構成例を説明するための概略ブロック図である。
【図５】図３のタイミングＴ１５以降の動作を説明するためのタイミングチャート図である。
【図６】本発明の第３の実施形態である電源管理装置を説明するための概略ブロック図である。
【図７】電源１〜電源４の立ち上がり時間の設定処理を説明するためのフローチャート図である。
【図８】電源１〜４の立ち上がり時間を監視する処理を説明するためのフローチャート図である。
【図９】電源１〜電源４が正常に立ち上がる（オンされる）場合の動作を説明するためのタイミングチャート図である。
【図１０】電源２のＤＣ−ＤＣコンバータが異常であると判断された場合の動作を説明するためのタイミングチャート図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態である電源管理装置の回路構成例を説明するための概略ブロック図である。
【００１５】
本実施形態の電源管理装置は、図１に示すように、ＣＰＵ１ＡからＡＮＤ回路２Ａ，３Ａ，４Ａ，５Ａに対して電源１〜電源４の電源オン信号（制御信号）２３，２５，２７，２９が出力される。また、ＡＮＤ回路２Ａ，３Ａ，４Ａ，５Ａからは、ＤＣ−ＤＣコンバータ（電源出力手段）９，１０，１１，１２に対して電源オン・オフ信号３１，３２，３３，３４が出力される。ＡＮＤ回路２Ａ，３Ａ，４Ａ，５Ａでは、電源１〜電源４の電源オン信号２３，２５，２７，２９とＮＯＲ回路２２から出力された信号との論理積がとられる。
【００１６】
ＤＣ−ＤＣコンバータ９，１０，１１，１２は、電源オン・オフ信号３１，３２，３３，３４がＨレベルのときに所定の電圧で電力の供給を開始し、Ｌレベルのときには電力を供給しないように制御される。また、ＤＣ−ＤＣコンバータ９，１０，１１，１２は、電源が正常に供給された場合は、電源１〜電源４のＨレベルのＯＫ信号２４，２６，２８，３０をＣＰＵ１Ａに出力する。ＣＰＵ１Ａは、この電源１〜電源４のＨレベルのＯＫ信号２４，２６，２８，３０により、ＤＣ−ＤＣコンバータ９，１０，１１，１２から電源が正常に供給されていることを検出することができる。
【００１７】
タイマー回路６，７，８は、電源１〜電源３のＯＫ信号２４，２６，２８がＨレベルになると、時間計測を開始し、所定の時間に達すると、Ｈレベルの信号３６，３７，３８をＡＮＤ回路１６，１７，１８に出力する。
【００１８】
ＡＮＤ回路１６，１７，１８は、タイマー回路６，７，８の出力信号３６，３７，３８と電源２〜電源４の電源オン信号２５，２７，２９をＮＯＴ回路１３，１４，１５で反転した信号との論理積がとられる。そして、その信号をＤ型フリップフロップ１９，２０，２１に出力する。
【００１９】
Ｄ型フリップフロップ１９，２０，２１は、そのクロックがＡＮＤ回路１６，１７，１８の出力信号であり、Ｄ型フリップフロップ１９，２０，２１の出力は、ＮＯＲ回路２２の入力信号となる。
【００２０】
図２は、本実施形態の電源管理装置において、各電源が正常に立ち上がる場合の動作を説明するためのタイミングチャート図である。
【００２１】
まず、ＣＰＵ１Ａは、電源１をオンとするため、電源１オン信号２３をＨレベルにセットし、ＡＮＤ回路２Ａに出力する（タイミングＴ１）。このとき、各フリップフロップ１９，２０，２１の出力信号はＬレベルとなっているため、ＮＯＲ回路２２の出力信号３５はＨレベルとなる。これにより、ＡＮＤ回路２Ａの出力である電源オン・オフ信号３１がＨレベルとなり、ＤＣ−ＤＣコンバータ９から電源１の供給が開始される。
【００２２】
ＤＣ−ＤＣコンバータ９は、電源供給が正常に開始されると、電源１ＯＫ信号をＨレベルにしてＣＰＵ１Ａに出力する（タイミングＴ２）。なお、電源１ＯＫ信号等の電源ＯＫ信号は、ＤＣ−ＤＣコンバータの出力した電源電圧をそのまま又は分圧して出力したものであってもよい。
【００２３】
ＣＰＵ１Ａは、電源１ＯＫ信号のＨレベルを検出すると、電源２をオンとするため、電源２オン信号２５をＨレベルに設定し、ＡＮＤ回路３Ａに出力する（タイミングＴ３）。このとき、上記同様に、ＮＯＲ回路２２の出力信号３５はＨレベルとなる。これにより、ＡＮＤ回路３Ａの出力信号３２がＨレベルとなり、ＤＣ−ＤＣコンバータ１０から電源２の供給が開始される。
【００２４】
ＤＣ−ＤＣコンバータ１０は、電圧が正常に出力されると、電源２ＯＫ信号２６をＨレベルにしてＣＰＵ１Ａに出力する（タイミングＴ４）。以下、電源３，４について、上記同様の処理を繰り返すことにより、ＤＣ−ＤＣコンバータ１１，１２から電源３，４の電圧が出力される。ＤＣ−ＤＣコンバータ１１，１２は、電源が正常に供給されると、電源３，４のＯＫ信号２８，３０をＨレベルにしてＣＰＵ１Ａに出力する。
【００２５】
図３は、本実施形態の電源管理装置において、ＣＰＵ１Ａがノイズ等により正常に動作しなくなった場合の動作を説明するためのタイミングチャート図である。なお、図３において、タイミングＴ１１からタイミングＴ１４までの動作は、上述したタイミングＴ１からタイミングＴ４までの動作と同一である。
【００２６】
タイミングＴ１４では、ＣＰＵ１Ａは、ＤＣ−ＤＣコンバータ１０からのＨレベルの電源ＯＫ信号２６を検出する。その後、ＣＰＵ１Ａは、電源３オン信号２７をＨレベルにセットしてＡＮＤ回路４Ａに出力するが、ＣＰＵ１Ａがノイズ等により正常に動作しなくなった場合は、電源３オン信号２７をＨレベルにセットすることができない。
【００２７】
ここで、タイマー回路７は、ＤＣ−ＤＣコンバータ１０からの電源２ＯＫ信号２６がＨレベルになると計時を開始し、計時開始から所定の時間が経過するとＨレベルの信号３７をＡＮＤ回路１７に出力する（タイミング１５）。
【００２８】
このとき、上述したように、電源３オン信号２７はＨレベルにセットされていないため、ＮＯＴ回路１４からＡＮＤ回路１７に出力される信号はＨレベルとなり、従って、ＡＮＤ回路１７の出力信号はＨレベルとなる。ＡＮＤ回路１７の出力信号は、Ｄ型フリップフロップ２０のクロック入力となるため、Ｄ型フリップフロップ２０の出力信号はＨレベルとなり、ＮＯＲ回路２２から出力されるシャットダウン信号３５はアクティブ状態であるＬレベルとなる（タイミング１５）。
【００２９】
これにより、ＡＮＤ回路４Ａから出力される電源オン・オフ信号３３がＬレベルになり、ＤＣ−ＤＣコンバータ１１から電源が供給されず、電源３はオフされて遮断される。又、同様に、ＡＮＤ回路２Ａ，３Ａから出力される電源オン・オフ信号３１，３２もＬレベルになり、ＤＣ−ＤＣコンバータ９，１０から電源は供給されず、電源１，２もオフされて遮断され、結果的に全ての電源１〜４が遮断される。なお、電源２，４のオン信号２５，２９をＨレベルにセットしてＡＮＤ回路３Ａ，５Ａに出力する際に、ＣＰＵ１Ａがノイズ等により正常に動作しなくなった場合も上記同様である。
【００３０】
以上説明したように、本実施形態では、ＣＰＵ１Ａがノイズ等により正常に動作しなくなることで電源供給の異常が生じた場合には、タイマー回路による計時開始から所定の時間経過後に全ての電源が遮断される。これにより、ＬＳＩ等の素子にダメージを与えるのを回避することができる。
【００３１】
なお、タイマー回路６，７，８は、それぞれ異なる所定の時間を計時可能とすることが好適である。また、ユーザにより計時時間を設定できるようにしてもよい。更に、後述する実施形態のように、各電源の立ち上がり時間の実測に基づいて、タイマー回路に所定の時間が設定されるようにしてもよい。また、タイマー回路は、各電源ごとに設けるのではなく、共用してもよい。
【００３２】
（第２の実施形態）
次に、図４及び図５を参照して、本発明の第２の実施形態である電源管理装置について説明する。
【００３３】
本実施形態の電源管理装置は、図４に示すように、上記第１の実施形態（図１）のＮＯＲ回路２２とＡＮＤ回路２Ａ，３Ａ，４Ａ，５Ａとの間に、タイマー回路４０，４１，４２，４３及びＮＯＴ回路４４，４５，４６，４７，４８が配置される。なお、図４では、図１のＣＰＵ１Ａ、ＤＣ−ＤＣコンバータ９，１０，１１，１２、ＮＯＴ回路１３，１４，１５、タイマー回路６，７，８、及びＡＮＤ回路１６，１７，１８の図示は省略している。
【００３４】
図４において、ＮＯＲ回路２２のシャットダウン信号３５がＬレベルになると、シャットダウン信号３５は、ＮＯＴ回路４４で反転されてＨレベルになり、タイマー回路４０, ４１，４２，４３に入力される。このとき、タイマー回路４０, ４１，４２，４３は、計時を開始し、計時開始から所定の時間が経過すると、Ｈレベルの信号を出力する。
【００３５】
ここで、タイマー回路４０，４１，４２，４３の設定時間は、タイマー回路４０の設定時間＞タイマー回路４１の設定時間＞タイマー回路４２の設定時間＞タイマー回路４３の設定時間の関係になっている。
【００３６】
図５を参照して、具体的に説明すると、図５は、図３における、シャットダウン信号３５がＬレベルで出力された後、即ちタイミングＴ１５以降の動作を説明するためのタイミングチャート図である。なお、図５では、タイマー回路４０，４１を例に採り、タイマー回路４０の設定時間＞タイマー回路４１の設定時間とする。
【００３７】
図５において、タイマー回路７からＨレベルの信号３７が出力されてＮＯＲ回路２２のシャットダウン信号３５がアクティブ状態であるＬレベルになると、シャットダウン信号３５はＮＯＴ回路４４で反転されてＨレベルになる。このとき、タイマー回路４０，４１は、計時を開始する（タイミング１５）。
【００３８】
そして、タイマー回路４１は、設定時間に達するとＨレベルの信号を出力し、該信号はＮＯＴ回路４６で反転されてＬレベルの信号とされ、ＡＮＤ回路３Ａに入力される。これにより、ＡＮＤ回路３Ａの出力信号である電源２オン・オフ信号３２がＬレベルになり、ＤＣ−ＤＣコンバータ１０から電源は供給されず、電源２がオフされて遮断される（タイミングＴ１６）。
【００３９】
次に、タイマー回路４０は、設定時間に達するとＨレベルの信号を出力し、該信号はＮＯＴ回路４５で反転されてＬレベルの信号とされ、ＡＮＤ回路２Ａに入力される。これにより、ＡＮＤ回路２Ａの出力信号である電源１オン・オフ信号３１がＬレベルになり、ＤＣ−ＤＣコンバータ９から電源は供給されず、電源１がオフされて遮断される（タイミングＴ１７）。
【００４０】
以上説明したように、本実施形態では、各電源がオフされるタイミングをオンされたタイミングの逆にすることができるので、各電源に接続された素子にダメージを与えるのをより効果的に回避することができる。その他の構成及び作用効果は、上記第１の実施形態と同様である。
【００４１】
（第３の実施形態）
次に、図６〜図１０を参照して、本発明の第３の実施形態である電源管理装置について説明する。なお、上記第１の実施形態に対して重複又は相当する部分については、各図に同一符号を付して説明する。
【００４２】
本実施形態の電源管理装置は、図６に示すように、ＣＰＵ１ＡからＤＣ−ＤＣコンバータ（電源出力手段）９，１０，１１，１２に対して電源１〜電源４の電源オン信号（制御信号）２３，２５，２７，２９が出力される。
【００４３】
ＤＣ−ＤＣコンバータ９，１０，１１，１２は、電源１〜電源４の電源オン信号２３，２５，２７，２９がＨレベルのときに所定の電圧で電力の供給を開始し、Ｌレベルのときには電力を供給しないように制御される。また、ＤＣ−ＤＣコンバータ９，１０，１１，１２は、電圧が正常に出力された場合は、電源１〜電源４のＨレベルのＯＫ信号２４，２６，２８，３０をＣＰＵ１Ａに出力する。ＣＰＵ１Ａは、この電源１〜電源４のＨレベルのＯＫ信号２４，２６，２８，３０により、ＤＣ−ＤＣコンバータ９，１０，１１，１２から電源が正常に供給されていることを検出することができる。
【００４４】
ＥＥＰＲＯＭ５０は、後述する電源１〜電源４の初期立ち上がり時間を格納する。タイマー５１は、ＣＰＵ１Ａが電源１〜電源４の電源オン信号２３，２５，２７，２９をＨレベルに設定すると、計時を開始する。
【００４５】
図７は、電源１〜電源４の立ち上がり時間の初期設定処理を説明するためのフローチャート図である。図７での各処理は、不図示のＲＯＭやＨＤＤ等に記憶された電源管理プログラムが不図示のＲＡＭにロードされて、ＣＰＵ１Ａにより実行される。
【００４６】
ステップＳ１００では、ＣＰＵ１Ａは、電源Ｎｏ．であるｎを１に設定し、ステップＳ１０１に進む。
【００４７】
ステップＳ１０１では、ＣＰＵ１Ａは、電源ｎオン信号をＨレベルに設定して、ＤＣ―ＤＣコンバータの電源ｎをオンとし、ステップＳ１０２に進む。
【００４８】
ステップＳ１０２では、ＣＰＵ１Ａは、タイマー５１を起動して計時を開始し、ステップＳ１０３に進む。
【００４９】
ステップＳ１０３では、ＣＰＵ１Ａは、ＤＣ−ＤＣコンバータからの電源ｎＯＫ信号がＨレベルであるか否か、即ち、ＤＣ−ＤＣコンバータから供給電源が正常に出力されたか否かを判断し、供給電源が正常に出力された場合は、ステップＳ１０４に進む。
【００５０】
ステップＳ１０４では、ＣＰＵ１Ａは、タイマー５１による計時を終了し、ステップＳ１０５に進む。
【００５１】
ステップＳ１０５では、ＣＰＵ１Ａは、タイマー５１で計測された時間にマージンとして所定の時間を加算した時間を電源ｎの立ち上がり時間に設定し、ステップＳ１０６に進む。
【００５２】
ステップＳ１０６では、ＣＰＵ１Ａは、ステップＳ１０５で設定した電源ｎの立ち上がり時間をＥＥＰＲＯＭ５０に格納し、ステップＳ１０７に進む。
【００５３】
ステップＳ１０７では、ＣＰＵ１Ａは、電源Ｎｏ．であるｎが４に達したか否かを判断し、ｎが４に達した場合は、処理を終了し、ｎが４に達していない場合は、ステップＳ１０８に進む。
【００５４】
ステップＳ１０８では、ＣＰＵ１Ａは、ｎ＝ｎ＋１に設定して、ステップＳ１０１に戻り、次の電源Ｎｏ．に対して上記処理を繰り返す。これにより、電源１〜電源４の立ち上がり時間がＥＥＰＲＯＭ５０に格納される。
【００５５】
図８は、電源１〜４の立ち上がりの状況を監視する処理を説明するためのフローチャート図である。図８での各処理は、不図示のＲＯＭやＨＤＤ等に記憶された電源管理プログラムが不図示のＲＡＭにロードされて、ＣＰＵ１Ａにより実行される。
【００５６】
ステップＳ２００では、ＣＰＵ１Ａは、電源Ｎｏ．であるｎを１に設定し、ステップＳ２０１に進む。
【００５７】
ステップＳ２０１では、ＣＰＵ１Ａは、電源ｎオン信号をＨレベルに設定して、ＤＣ―ＤＣコンバータの電源ｎをオンとし、ステップＳ２０２に進む。
【００５８】
ステップＳ２０２では、ＣＰＵ１Ａは、タイマー５１による計時を開始し、ステップＳ２０３に進む。
【００５９】
ステップＳ２０３では、ＣＰＵ１Ａは、ＤＣ−ＤＣコンバータからのＨレベルの電源ｎＯＫ信号を検出したか否かを判別し、Ｈレベルの電源ｎＯＫ信号を検出した場合は、正常に電源ｎがオンしたものと判断して、ステップＳ２０６に進む。一方、ＣＰＵ１Ａは、ＤＣ−ＤＣコンバータからのＨレベルの電源ｎＯＫ信号を検出しない場合は、ステップＳ２０４に進む。
【００６０】
ステップＳ２０４では、ＣＰＵ１Ａは、ステップＳ２０２での計時開始からＥＥＰＲＯＭ５０に格納された電源ｎの立ち上がり時間が経過したか否かを判断し、経過していない場合は、ステップＳ２０３に戻り、経過した場合は、ステップＳ２０５に進む。
【００６１】
ステップＳ２０５では、ＣＰＵ１Ａは、ＤＣ−ＤＣコンバータの電源供給に異常があったと判断する。そして、ＣＰＵ１Ａは、電源ｎオン信号をＬレベルにし、又、現時点でオン状態の電源に対する電源オン信号もＬレベルにして全てのＤＣ−ＤＣコンバータからの電源供給を停止するように制御する。これにより、全ての電源が遮断され、処理は終了する。
【００６２】
ステップＳ２０６では、ＣＰＵ１Ａは、ｎが４に達したか否かを判断し、ｎが４に達した場合は、全ての電源が正常にオンされたものと判断して、処理を終了し、ｎが４に達していない場合は、ステップＳ２０７に進む。
【００６３】
ステップＳ２０７では、ＣＰＵ１Ａは、ｎ＝ｎ＋１に設定して、ステップＳ２０１に戻り、次の電源Ｎｏ．に対して上記処理を繰り返す。
【００６４】
図９は、電源１〜電源４が正常に立ち上がる（オンされる）場合の動作を説明するためのタイミングチャート図である。
【００６５】
まず、ＣＰＵ１Ａは、電源１をオンとするために、電源オン信号２３をＨレベルにセットする（タイミングＴ１）。ＤＣ−ＤＣコンバータ１０からは電源１が供給され、その後、ＤＣ−ＤＣコンバータ１０は、電源が正常に供給されると、電源１ＯＫ信号２４をＨレベルにしてＣＰＵ１に通知する（タイミングＴ２）。
【００６６】
ＣＰＵ１Ａは、ＥＥＰＲＯＭ５０に格納されている電源１の立ち上がり時間内に、ＤＣ−ＤＣコンバータ１０からの電源１ＯＫ信号２４がＨレベルになったこと（タイミングＴ２）を検出すると、ＤＣ−ＤＣコンバータ１０からの電源供給が正常であると判断する。そして、ＣＰＵ１Ａは、電源２オン信号２５をＨレベルにセットする（タイミングＴ３）。
【００６７】
ＣＰＵ１Ａは、ＥＥＰＲＯＭ５０に格納されている電源２の立ち上がり時間内に、ＤＣ−ＤＣコンバータ１１からの電源２ＯＫ信号２６がＨレベルになったことを検出すると（タイミングＴ４）、ＤＣ−ＤＣコンバータ１１からの電源供給が正常であると判断する。そして、ＣＰＵ１Ａは、電源３オン信号をＨレベルにセットする（タイミングＴ５）。以下、電源３，４に対しても同様の手順にてオンすることにより全の電源１〜電源４がオンとなり、電源１〜電源４に接続されたデバイスが起動することになる。
【００６８】
図１０は、ＤＣ−ＤＣコンバータ１１が異常であると判断された場合の動作を説明するためのタイミングチャート図である。
【００６９】
図１０において、タイミングＴ１１，Ｔ１２，Ｔ１３は、図９のタイミングＴ１，Ｔ２，Ｔ３と同様である。
【００７０】
タイミングＴ１３では、ＣＰＵ１Ａは、電源２オン信号２５をＨレベルにセットする。その後、ＣＰＵ１Ａは、ＤＣ−ＤＣコンバータ１１からの電源ＯＫ信号２６がその時点からＥＥＰＲＯＭ５０に格納された電源２の立ち上がり時間までにＨレベルにならないとき（タイミングＴ１４）、ＤＣ−ＤＣコンバータ１１からの電源供給が異常と判断する。
【００７１】
そして、ＤＣ−ＤＣコンバータ１１からの電源供給が異常と判断すると、ＣＰＵ１Ａは、電源２オン信号２５のみならず、電源１オン信号２３もＬレベルにしてＤＣ−ＤＣコンバータ１０，１１から電源が供給されないように制御し、電源１及び電源２をオフとする。また、このとき、ＤＣ−ＤＣコンバータ１２，１３に対しては電源３オン信号２７及び電源４オン信号２９はＬレベルであるため、電源３及び電源４はオフであり、結果として全の電源１〜電源４がオフされて遮断されることになる（タイミングＴ１５）。
【００７２】
以上説明したように、複数の電源ごとに立ち上がり時間を設定し、いずれかの電源の電源供給の異常が生じた場合には、異常が生じた電源に対して設定されていた立ち上がり時間の経過後に全ての電源が遮断される。これにより、ＬＳＩ等の素子にダメージを与えるのを回避することができる。
【００７３】
なお、本実施形態では、電源１〜電源４を順番にオンするようにしているが、電源１〜電源４を同時にオンするようにしてもよい。この場合、ＣＰＵ１Ａは、いずれかの電源の電源供給の異常が生じた場合には、異常が生じた電源に対して設定されていた立ち上がり時間の経過後に全ての電源を遮断する。また、電源の立ち上がり時間は工場出荷時等に予め記憶させておいてもよい。
【００７４】
なお、本発明は、上記各実施形態に例示したものに限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、上記各実施形態の構成要素を他の実施形態に追加してもよく、本発明に含まれる。
【００７５】
また、本発明の目的は、以下の処理を実行することによっても達成される。即ち、上記第３の実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出す処理である。
【００７６】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００７７】
また、プログラムコードを供給するための記憶媒体としては、次のものを用いることができる。例えば、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等である。または、プログラムコードをネットワークを介してダウンロードしてもよい。
【００７８】
また、コンピュータが読み出したプログラムコードを実行することにより、上記実施形態の機能が実現される場合も本発明に含まれる。加えて、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【００７９】
更に、前述した実施形態の機能が以下の処理によって実現される場合も本発明に含まれる。即ち、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれる。その後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行う場合である。
【符号の説明】
【００８０】
１Ａ  ＣＰＵ
２Ａ，３Ａ，４Ａ，５Ａ  ＡＮＤ回路
６，７，８，４０，４１，４２，４３  タイマー回路
９，１０，１１，１２  ＤＣ−ＤＣコンバータ
１９，２０，２１  Ｄ型フリップフロップ
２２  ＮＯＲ回路
５０  ＥＥＰＲＯＭ
５１  タイマー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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