(57)【要約】      （修正有）【課題】回路規模を抑制しつつ高速な信号読み出しが可能な撮像装置を提供する。【解決手段】撮像装置は、光を電荷に変換する第１の光電変換部１１ａと、光を電荷に変換する第２の光電変換部１１ｂと、比較部２０とを有する。比較部は、第１のトランジスタ１５ａと、第２のトランジスタ１５ｂとを有する。第１のトランジスタは、第１の光電変換部により変換された電荷に基づく信号を入力可能であり、第２のトランジスタは、第２の光電変換部により変換された電荷に基づく信号を入力可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
光を電荷に変換する第１の光電変換部と、
光を電荷に変換する第２の光電変換部と、
比較部とを有し、
前記比較部は、第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタは、前記第１の光電変換部により変換された電荷に基づく信号を入力可能であり、
前記第２のトランジスタは、前記第２の光電変換部により変換された電荷に基づく信号を入力可能であることを特徴とする撮像装置。
【請求項２】
前記第１のトランジスタは、前記第１の光電変換部により変換された電荷に基づく信号または第１の比較信号を入力可能であり、
前記第２のトランジスタは、前記第２の光電変換部により変換された電荷に基づく信号または第２の比較信号を入力可能であることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記比較部は、第１の期間では、前記第１の光電変換部により変換された電荷に基づく信号と前記第２の比較信号とを比較し、第２の期間では、前記第１の比較信号と前記第２の光電変換部により変換された電荷に基づく信号とを比較することを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記第１の光電変換部により変換された電荷に基づく信号を前記第１のトランジスタに供給する第１のスイッチと、
前記第１の比較信号を前記第１のトランジスタに供給する第２のスイッチと、
前記第２の光電変換部により変換された電荷に基づく信号を前記第２のトランジスタに供給する第３のスイッチと、
前記第２の比較信号を前記第２のトランジスタに供給する第４のスイッチとをさらに有することを特徴とする請求項２または３に記載の撮像装置。
【請求項５】
前記比較部は、
前記第１の期間では、前記第１の光電変換部により変換された電荷に基づく信号と時間と共に変化する前記第２の比較信号とを比較し、
前記第２の期間では、時間と共に変化する前記第１の比較信号と前記第２の光電変換部により変換された電荷に基づく信号とを比較することを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記比較部は、
第３の期間では、前記第２のスイッチがリセットレベルの前記第１の比較信号を前記第１のトランジスタに供給した後に、前記第２のスイッチがオフになった状態で、前記第１のトランジスタに入力される信号と時間と共に変化する第２の比較信号とを比較し、
第４の期間では、前記第４のスイッチがリセットレベルの前記第２の比較信号を前記第１のトランジスタに供給した後に、前記第４のスイッチがオフになった状態で、前記第２のトランジスタに入力される信号と時間と共に変化する第１の比較信号とを比較することを特徴とする請求項５に記載の撮像装置。
【請求項７】
前記比較部の出力信号を基にカウントを行うカウンタをさらに有することを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記第１の期間および前記第３の期間では、前記比較部の出力信号の反転信号を前記カウンタに出力し、前記第２の期間および前記第４の期間では、前記比較部の出力信号の非反転信号を前記カウンタに出力する論理制御部をさらに有することを特徴とする請求項７に記載の撮像装置。
【請求項９】
前記第１の期間の前記カウンタのカウント値と前記第３の期間の前記カウンタのカウント値との差分を出力し、前記第２の期間の前記カウンタのカウント値と前記第４の期間の前記カウンタのカウント値との差分を出力する差分出力部をさらに有することを特徴とする請求項８に記載の撮像装置。
【請求項１０】
前記第１の光電変換部には、緑のカラーフィルタが設けられ、
前記第２の光電変換部には、赤または青のカラーフィルタが設けられていることを特徴とする請求項６〜９のいずれか１項に記載の撮像装置。
【請求項１１】
前記時間と共に変化する前記第１の比較信号の変化値の絶対値は、前記時間と共に変化する前記第２の比較信号の変化値の絶対値より小さいことを特徴とする請求項１０に記載の撮像装置。
【請求項１２】
前記比較部は、第３のトランジスタをさらに有し、
前記撮像装置は、第１の基板と、第２の基板とを有し、
前記第１の基板には、前記第１の光電変換部と、前記第２の光電変換部と、前記第１のトランジスタと、前記第２のトランジスタが形成され、
前記第２の基板には、前記第３のトランジスタが形成されることを特徴とする請求項１〜１１のいずれか１項に記載の撮像装置。
【請求項１３】
光を電荷に変換する第１の光電変換部と、
光を電荷に変換する第２の光電変換部と、
比較部とを有する撮像装置の制御方法であって、
前記比較部は、第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタは、前記第１の光電変換部により変換された電荷に基づく信号または第１の比較信号を入力可能であり、
前記第２のトランジスタは、前記第２の光電変換部により変換された電荷に基づく信号または第２の比較信号を入力可能であり、
前記比較部は、第１の期間では、前記第１の光電変換部により変換された電荷に基づく信号と前記第２の比較信号とを比較し、
前記比較部は、第２の期間では、前記第１の比較信号と前記第２の光電変換部により変換された電荷に基づく信号とを比較することを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置および撮像装置の制御方法に関する。
【背景技術】
【０００２】
特許文献１では、画素回路が有するトランジスタの１つが、アナログデジタル変換回路に使用される差動入力回路の入力トランジスタを兼ねることで、アナログデジタル変換回路は、光電変換された信号を直ちにアナログデジタル変換することができる。
【０００３】
特許文献２では、撮像装置は、半導体基板の積層技術を利用し、読み出し回路の一部を下層の基板に設けることにより、１つの画素あたり１つの比較回路を実現し、読み出し回路の空きを待つことなく全画素を並列に読み出すことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２２３５６６号公報
【特許文献２】国際公開第２０１６／１３６４４８号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１では、複数の画素が差動入力回路の他方の入力トランジスタを共有するため、配線が長くなり、長い静定時間が必要となり、読み出し速度が低下する。また、特許文献２では、上層の基板において１つの画素あたりの回路規模が大きく、その結果、フォトダイオードの面積の確保が困難になり、多画素化が困難である。
【０００６】
本発明の目的は、回路規模を抑制しつつ高速な信号読み出しを行うことができるようにすることである。
【課題を解決するための手段】
【０００７】
本発明の撮像装置は、光を電荷に変換する第１の光電変換部と、光を電荷に変換する第２の光電変換部と、比較部とを有し、前記比較部は、第１のトランジスタと、第２のトランジスタとを有し、前記第１のトランジスタは、前記第１の光電変換部により変換された電荷に基づく信号を入力可能であり、前記第２のトランジスタは、前記第２の光電変換部により変換された電荷に基づく信号を入力可能である。
【発明の効果】
【０００８】
本発明によれば、回路規模を抑制しつつ高速な信号読み出しを行うことができる。
【図面の簡単な説明】
【０００９】
【図１】画素回路の構成例を示す図である。
【図２】読み出し回路の構成例を示す図である。
【図３】撮像素子の構造例を示す斜視図ある。
【図４】読み出し動作を示すタイミングチャートである。
【図５】撮像システムの構成例を示す図である。
【図６】撮像素子の構造例を示す斜視図ある。
【図７】読み出し動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
図１は、第１の実施形態による画素回路１１０の構成例を示す回路図である。画素回路１１０は、画素１０ａと、画素１０ｂと、比較部２０とを有する。画素１０ａと画素１０ｂは、比較部２０を共用する。
【００１１】
画素１０ａは、フォトダイオード（以下、ＰＤという）１１ａと、転送スイッチ１２ａと、フローティングディフュージョン（以下、ＦＤという）１３ａと、リセットスイッチ１４ａと、入力トランジスタ１５ａとを有する。
【００１２】
ＰＤ１１ａは、光電変換部であり、入射する光を電荷に変換する。転送スイッチ１２ａは、転送パルスＰＴＸａに応じて、ＰＤ１１ａにより変換された電荷をＦＤ１３ａに転送する。ＦＤ１３ａは、転送スイッチ１２ａと、リセットスイッチ１４ａと、入力トランジスタ１５ａとの寄生容量と、配線間の寄生容量で構成される容量である。ＦＤ１３ａは、電荷を蓄積するとともに、蓄積した電荷を電圧に変換する。リセットスイッチ１４ａは、リセットパルスＰＲＥＳａに応じて、比較信号ＶｒａをＦＤ１３ａに転送する。入力トランジスタ１５ａは、画素１０ａと比較部２０で共有され、ＦＤ１３ａの電圧（電荷量）に応じた電圧を出力する。
【００１３】
画素１０ｂは、ＰＤ１１ｂと、転送スイッチ１２ｂと、ＦＤ１３ｂと、リセットスイッチ１４ｂと、入力トランジスタ１５ｂとを有する。
【００１４】
ＰＤ１１ｂは、光電変換部であり、入射する光を電荷に変換する。転送スイッチ１２ｂは、転送パルスＰＴＸｂに応じて、ＰＤ１１ｂにより変換された電荷をＦＤ１３ｂに転送する。ＦＤ１３ｂは、転送スイッチ１２ｂと、リセットスイッチ１４ｂと、入力トランジスタ１５ｂとの寄生容量と、配線間の寄生容量で構成される容量である。ＦＤ１３ｂは、電荷を蓄積するとともに、蓄積した電荷を電圧に変換する。リセットスイッチ１４ｂは、リセットパルスＰＲＥＳｂに応じて、比較信号ＶｒｂをＦＤ１３ｂに転送する。入力トランジスタ１５ｂは、画素１０ｂと比較部２０で共有され、ＦＤ１３ｂの電圧（電荷量）に応じた電圧を出力する。
【００１５】
なお、ＦＤ１３ａとＦＤ１３ｂは、１つのＦＤ１３で構成され、画素１０ａと画素１０ｂは、１つのＦＤ１３を共有してもよい。
【００１６】
比較部２０は、差動入力回路であり、カレントミラーを構成するトランジスタ２１および２２と、差動対を構成する入力トランジスタ１５ａおよび１５ｂと、電流制御トランジスタ２３とを有する。
【００１７】
トランジスタ２１および２２は、ＰＭＯＳ電界効果トランジスタであり、それらのソースが電源線ＶＤＤに接続される。トランジスタ２１のゲートが、トランジスタ２２のドレインとゲートに接続されることにより、トランジスタ２１および２２は、カレントミラーを構成する。トランジスタ２１のドレインは、出力端子として、図２の論理制御回路３０に接続される。
【００１８】
入力トランジスタ１５ａおよび１５ｂは、差動対を構成し、各々のドレインがそれぞれトランジスタ２１および２２のドレインに接続される。また、入力トランジスタ１５ａおよび１５ｂのゲートは、それぞれ、ＦＤ１３ａおよび１３ｂに接続される。
【００１９】
電流制御トランジスタ２３は、そのゲートに入力される電流制御電圧Ｖｂに応じて、電流量を制御する。また、電流制御トランジスタ２３は、そのソースがグランド線ＧＮＤに接続され、そのドレインが入力トランジスタ１５ａおよび１５ｂのソースに接続される。
【００２０】
ノードＮＡは、入力トランジスタ１５ａのドレインとトランジスタ２１のドレインとの相互接続点のノードである。ノードＮＢは、入力トランジスタ１５ｂのドレインとトランジスタ２２のドレインとの相互接続点のノードである。比較部２０は、入力トランジスタ１５ａおよび１５ｂに入力される電圧に応じて、ノードＮＡから図２の論理制御回路３０に出力信号Ｖｏｕｔを出力する。
【００２１】
画素回路１１０は、画素回路１１０ｔと、画素回路１１０ｂに分けられる。画素回路１１０ｔは、図３の第１の基板１００に形成される。画素回路１１０ｂは、図３の第２の基板２００に形成される。画素回路１１０ｔは、画素１０ａと、画素１０ｂと、比較部２０の一部である電流制御トランジスタ２３とを有する。画素回路１１０ｂは、比較部２０の他の一部であるトランジスタ２１および２２を有する。なお、電流制御トランジスタ２３は、第１の基板１００ではなく、第２の基板２００に形成してもよい。
【００２２】
画素回路１１０ｔは、第１の基板１００において、トランジスタ数を合計７つに抑制している。電流制御トランジスタ２３を第２の基板２００に形成する場合には、画素回路１１０ｔは、トランジスタ数が合計６つとなり、１つの画素あたり３つのトランジスタを実現することができる。
【００２３】
転送スイッチ１２ａは、ＰＤ１１ａにより変換された電荷に基づく信号を入力トランジスタ１５ａのゲートに供給する。リセットスイッチ１４ａは、比較信号Ｖｒａを入力トランジスタ１５ａのゲートに供給する。転送スイッチ１２ｂは、ＰＤ１１ｂにより変換された電荷に基づく信号を入力トランジスタ１５ｂのゲートに供給する。リセットスイッチ１４ｂは、比較信号Ｖｒｂを入力トランジスタ１５ｂのゲートに供給する。
【００２４】
入力トランジスタ１５ａのゲートは、ＰＤ１１ａにより変換された電荷に基づく信号または比較信号Ｖｒａを入力可能である。入力トランジスタ１５ｂのゲートは、ＰＤ１１ｂにより変換された電荷に基づく信号または比較信号Ｖｒｂを入力可能である。
【００２５】
比較部２０は、ＰＤ１１ａの信号と比較信号Ｖｒｂとの比較と、ＰＤ１１ｂの信号と比較信号Ｖｒａとの比較とを交互に行う。転送スイッチ１２ａがオンになり、リセットスイッチ１４ａがオフになると、ＰＤ１１ａの信号がＦＤ１３ａに転送される。転送スイッチ１２ｂがオフになり、リセットスイッチ１４ｂがオンになると、比較信号ＶｒｂがＦＤ１３ｂに転送される。また、転送スイッチ１２ｂがオンになり、リセットスイッチ１４ｂがオフになると、ＰＤ１１ｂの信号がＦＤ１３ｂに転送される。転送スイッチ１２ａがオフになり、リセットスイッチ１４ａがオンになると、比較信号ＶｒａがＦＤ１３ａに転送される。
【００２６】
比較部２０は、入力トランジスタ１５ｂの入力信号が入力トランジスタ１５ａの入信号より大きい場合には、出力信号Ｖｏｕｔがハイレベルになる。また、比較部２０は、入力トランジスタ１５ａの入力信号が入力トランジスタ１５ｂの入信号より大きい場合には、出力信号Ｖｏｕｔがローレベルになる。
【００２７】
図２は、読み出し回路２１０の構成例を示すブロック図である。複数の画素回路１１０は、それぞれ、複数の画素回路１１０ｔおよび複数の画素回路１１０ｂを有する。上記のように、画素回路１１０ｔは、画素１０ａと、画素１０ｂと、比較部２０の一部とを有する。画素回路１１０ｂは、比較部２０の他の一部を有する。比較信号ＶｒａおよびＶｒｂは、複数の画素回路１１０ｔに供給される。
【００２８】
複数の読み出し回路２１０は、それぞれ、複数の画素回路１１０に接続される。複数の読み出し回路２１０の各々は、画素回路１１０ｂと、論理制御回路３０と、カウンタ回路２１２と、ＣＤＳ回路２１３とを有し、画素信号ＳＩＧを出力する。
【００２９】
論理制御回路３０は、論理制御部であり、インバータ３１および３２を有し、比較部２０の出力信号を増幅し、比較部２０の出力信号の反転信号または非反転信号を、出力信号Ｖｃｏとしてカウンタ回路２１２に対して出力する。論理制御回路３０は、論理制御信号ＰＬＳに応じて、出力信号Ｖｃｏを反転するか否かを切り替える。
【００３０】
論理制御回路３０は、制御信号ＰＬＳがローレベルである場合には、比較部２０の出力信号を、１つのインバータ３１を介して、出力信号Ｖｃｏをカウンタ回路２１２に出力する。その場合、出力信号Ｖｃｏは、比較部２０の出力信号の反転信号である。
【００３１】
また、論理制御回路３０は、制御信号ＰＬＳがハイレベルである場合には、比較部２０の出力信号を、２つのインバータ３１および３２を介して、出力信号Ｖｃｏをカウンタ回路２１２に出力する。その場合、出力信号Ｖｃｏは、比較部２０の出力信号の非反転信号である。複数の比較回路２１１の各々は、それぞれ、論理制御回路３０と比較部２０とを有し、出力信号Ｖｃｏをカウンタ回路２１２に対して出力する。
【００３２】
カウンタ回路２１２は、クロック信号ＣＬＫと制御パルスＣＮＴｅを入力し、制御パルスＣＮＴｅがハイレベルである場合に、クロック信号ＣＬＫを基に、カウント値のアップカウントまたはダウンカウントを行う。また、カウンタ回路２１２は、出力信号Ｖｃｏに応じてカウント値のカウントを停止する。このカウント値は、ＰＤ１１ａまたは１１ｂの信号をアナログからデジタルに変換した値に対応する。比較部２０と論理制御回路３０とカウンタ回路２１２は、ＰＤ１１ａまたは１１ｂの信号をアナログからデジタルに変換するアナログデジタル変換部である。
【００３３】
アナログデジタル変換部は、画素１０ａまたは１０ｂのリセット解除に基づくＮ信号と、画素１０ａまたは１０ｂの光電変換に基づくＳ信号とを、順に出力する。その詳細は、図４を参照しながら、後述する。ＣＤＳ回路２１３は、差分出力部であり、制御信号ＳＥＬに応じて、Ｓ信号とＮ信号との差分を画素信号ＳＩＧとして出力する。
【００３４】
図３は、撮像素子１００１の構造例を示す斜視図である。撮像素子１００１は、撮像装置であり、第１の基板１００と第２の基板２００との積層構造を有する。第１の基板１００は、２次元行列状に配列された複数の画素回路１１０ｔと、画素制御回路１２０とを有する。複数の画素回路１１０ｔの各々は、画素１０ａおよび１０ｂを有する。画素制御回路１２０は、図１の転送パルスＰＴＸａ，ＰＴＸｂと、リセットパルスＰＲＥＳａ，ＰＲＥＳｂと、比較信号Ｖｒａ，Ｖｒｂと、電流制御電圧Ｖｂとを生成し、複数の画素回路１１０ｔを制御する。
【００３５】
第２の基板２００は、２次元行列状に配列された複数の読み出し回路２１０と、読み出し制御回路２２０とを有する。複数の読み出し回路２１０は、それぞれ、複数の画素回路１１０ｔに対応して配置される。読み出し制御回路２２０は、制御パルスＰＬＳと、クロック信号ＣＬＫと、制御パルスＣＮＴｅと、制御信号ＳＥＬとを生成し、読み出し回路２１０を制御する。
【００３６】
第１の基板１００上の画素回路１１０ｔと、第２の基板２００上の画素回路１１０ｂは、相互に、ノードＮＡおよびＮＢで、金属的に接合され、電気的に接続される。金属的な接合とは、例えばＣｕ−Ｃｕ接続やＴＳＶ（Through-Silicon Via）などである。また、読み出し制御回路２２０は、電源線ＰＯＷとグランド線と同期信号線Ｐｓｙｃを介して、画素制御回路１２０に電気的に接続される。
【００３７】
以上のように、撮像素子１００１は、２つの画素あたりのトランジスタ数を７つに抑制することで、ＰＤ１１ａおよび１１ｂの面積を大きくすることが可能であり、多画素化を実現することができる。なお、電流制御トランジスタ２３を第２の基板２００に形成する場合には、２つの画素あたりのトランジスタ数を６つに抑制し、ＰＤ１１ａおよび１１ｂの面積をより大きくすることができる。
【００３８】
図４は、撮像素子１００１の制御方法を示すタイミングチャートである。時刻ｔ１〜ｔ１０は、画素１０ａの信号読み出し期間である。時刻ｔ１１〜ｔ２０は、画素１０ｂの信号読み出し期間である。
【００３９】
時刻ｔ１〜ｔ１１では、転送パルスＰＴＸｂがローレベルであり、リセットパルスＰＲＥＳｂがハイレベルであり、制御信号ＰＬＳがローレベルである。転送スイッチ１２ｂは、転送パルスＰＴＸｂがローレベルである場合には、ＰＤ１１ｂをＦＤ１３ｂから電気的に切り離す。リセットスイッチ１４ｂは、リセットパルスＰＲＥＳｂがハイレベルである場合には、比較信号ＶｒｂをＦＤ１３ｂに供給する。論理制御回路３０は、制御信号ＰＬＳがローレベルである場合には、比較部２０の出力信号Ｖｏｕｔをインバータ３１を介して、出力信号Ｖｃｏとしてカウンタ回路２１２に出力する。出力信号Ｖｃｏは、比較部２０の出力信号Ｖｏｕｔの反転信号である。
【００４０】
時刻ｔ１では、リセットパルスＰＲＥＳａがハイレベルであり、画素制御回路１２０は、比較信号Ｖｒａとして、リセットレベルＶｒｅｓを出力する。リセットスイッチ１４ａは、リセットパルスＰＲＥＳａがハイレベルである場合には、ＦＤ１３ａをリセットレベルＶｒｅｓにリセットする。
【００４１】
その後、リセットパルスＰＲＥＳａがローレベルになり、リセットスイッチ１４ａは、ＦＤ１３ａのリセットを解除する。入力トランジスタ１５ａは、ＦＤ１３ａのリセット解除に基づく信号Ｓａに応じた電圧状態および電流状態に遷移し、リセットレベルは、静定時間をかけてノードＮＡおよびＮＢに反映される。ここで、ノードＮＡおよびＮＢは、他の画素回路１１０と共有しないので、ノードＮＡおよびＮＢの配線容量が低減し、信号遷移の高速化が可能である。よって、上記の静定時間が短縮され、高速読み出しが可能となる。
【００４２】
時刻ｔ１〜ｔ２では、画素制御回路１２０は、比較信号Ｖｒｂとして、開始レベルＶｓｔを出力する。開始レベルＶｓｔは、リセットレベルＶｒｅｓより大きい。比較部２０は、ＦＤ１３ａの信号Ｓａと、ＦＤ１３ｂの開始レベルＶｓｔとを比較する。開始レベルＶｓｔは信号Ｓａより大きいので、比較部２０は、ハイレベルの出力信号Ｖｏｕｔ（図１）を出力する。論理制御回路３０は、インバータ３１により、ハイレベルの出力信号Ｖｏｕｔを反転増幅し、ローレベルの出力信号Ｖｃｏを出力する。
【００４３】
時刻ｔ２〜ｔ４では、画素制御回路１２０は、比較信号Ｖｒｂを開始レベルＶｓｔから終了レベルＶｅｎまで一定速度で小さくする。また、時刻ｔ２では、読み出し制御回路２２０は、制御パルスＣＮＴｅをハイレベルにし、クロック信号ＣＬＫの供給を開始する。カウンタ回路２１２は、制御パルスＣＮＴｅがハイレベルになると、クロック信号ＣＬＫを基に、カウント値ＣＮＴｖのカウントを開始する。
【００４４】
時刻ｔ３では、比較信号Ｖｒｂが信号Ｓａより小さくなると、比較部２０は、ローレベルの出力信号Ｖｏｕｔ（図１）を出力する。論理制御回路３０は、インバータ３１により、ローレベルの出力信号Ｖｏｕｔを反転増幅し、ハイレベルの出力信号Ｖｃｏを出力する。カウンタ回路２１２は、出力信号Ｖｃｏがハイレベルになると、カウント値ＣＮＴｖのカウント動作を終了する。このカウント値ＣＮＴｖは、ＦＤ１３ａのリセット解除に基づく信号Ｓａをアナログからデジタルに変換した値である。
【００４５】
時刻ｔ４では、画素制御回路１２０は、比較信号Ｖｒｂが終了レベルＶｅｎになると、比較信号Ｖｒｂを開始レベルＶｓｔにリセットし、クロック信号ＣＬＫの供給を停止する。すると、出力信号Ｖｃｏは、ローレベルに戻る。
【００４６】
時刻ｔ５では、読み出し制御回路２２０は、制御パルスＣＮＴｅをローレベルにする。カウンタ回路２１２は、制御パルスＣＮＴｅがローレベルになると、カウント値ＣＮＴｖをＣＤＳ回路２１３に出力した後、カウント値ＣＮＴｖをリセットする。ＣＤＳ回路２１３は、カウンタ回路２１２が出力したカウント値ＣＮＴｖをＮ信号のデジタル値Ｄａｎとして保持する。
【００４７】
時刻ｔ６では、画素制御回路１２０は、転送パルスＰＴＸａをハイレベルにする。すると、転送スイッチ１２ａは、ＰＤ１１ａにより変換された電荷をＦＤ１３ａに転送する。その後、画素制御回路１２０は、転送パルスＰＴＸａをローレベルにし、転送スイッチ１２ａは、電荷の転送を終了する。ＦＤ１３ａは、ＰＤ１１ａの光電変換に基づく信号Ｓａを保持する。
【００４８】
時刻ｔ７〜ｔ９では、画素制御回路１２０は、比較信号Ｖｒｂを開始レベルＶｓｔから終了レベルＶｅｓまで一定速度で小さくする。また、時刻ｔ７では、読み出し制御回路２２０は、制御パルスＣＮＴｅをハイレベルにし、クロック信号ＣＬＫの供給を開始する。カウンタ回路２１２は、制御パルスＣＮＴｅがハイレベルになると、クロック信号ＣＬＫを基に、カウント値ＣＮＴｖのカウントを開始する。
【００４９】
時刻ｔ８では、比較信号Ｖｒｂが信号Ｓａより小さくなると、比較部２０は、ローレベルの出力信号Ｖｏｕｔ（図１）を出力する。論理制御回路３０は、インバータ３１により、ローレベルの出力信号Ｖｏｕｔを反転増幅し、ハイレベルの出力信号Ｖｃｏを出力する。カウンタ回路２１２は、出力信号Ｖｃｏがハイレベルになると、カウント値ＣＮＴｖのカウント動作を終了する。このカウント値ＣＮＴｖは、ＰＤ１１ａの光電変換に基づく信号Ｓａをアナログからデジタルに変換した値である。
【００５０】
時刻ｔ９では、画素制御回路１２０は、比較信号Ｖｒｂが終了レベルＶｅｎになると、比較信号Ｖｒｂを開始レベルＶｓｔにリセットし、クロック信号ＣＬＫの供給を停止する。すると、出力信号Ｖｃｏは、ローレベルに戻る。
【００５１】
時刻ｔ１０では、読み出し制御回路２２０は、制御パルスＣＮＴｅをローレベルにする。カウンタ回路２１２は、制御パルスＣＮＴｅがローレベルになると、カウント値ＣＮＴｖをＣＤＳ回路２１３に出力した後、カウント値ＣＮＴｖをリセットする。ＣＤＳ回路２１３は、カウンタ回路２１２が出力したカウント値ＣＮＴｖをＳ信号のデジタル値Ｄａｓとして保持する。そして、ＣＤＳ回路２１３は、制御信号ＳＥＬを基に、Ｓ信号のデジタル値ＤａｓとＮ信号のデジタル値Ｄａｎとの差分を画素１０ａの画素信号ＳＩＧとして出力する。
【００５２】
時刻ｔ１１〜ｔ２１では、転送パルスＰＴＸａがローレベルであり、リセットパルスＰＲＥＳａがハイレベルであり、制御信号ＰＬＳがハイレベルである。転送スイッチ１２ａは、転送パルスＰＴＸａがローレベルである場合には、ＰＤ１１ａをＦＤ１３ａから電気的に切り離す。リセットスイッチ１４ａは、リセットパルスＰＲＥＳａがハイレベルである場合には、比較信号ＶｒａをＦＤ１３ａに供給する。論理制御回路３０は、制御信号ＰＬＳがハイレベルである場合には、比較部２０の出力信号Ｖｏｕｔをインバータ３１および３２を介して、出力信号Ｖｃｏとしてカウンタ回路２１２に出力する。出力信号Ｖｃｏは、比較部２０の出力信号Ｖｏｕｔの非反転信号である。
【００５３】
時刻ｔ１１では、リセットパルスＰＲＥＳｂがハイレベルであり、画素制御回路１２０は、比較信号Ｖｒｂとして、リセットレベルＶｒｅｓを出力する。リセットスイッチ１４ｂは、リセットパルスＰＲＥＳｂがハイレベルである場合には、ＦＤ１３ｂをリセットレベルＶｒｅｓにリセットする。
【００５４】
その後、リセットパルスＰＲＥＳｂがローレベルになり、リセットスイッチ１４ｂは、ＦＤ１３ｂのリセットを解除する。入力トランジスタ１５ｂは、ＦＤ１３ｂのリセット解除に基づく信号Ｓｂに応じた電圧状態および電流状態に遷移し、リセットレベルは、静定時間をかけてノードＮＡおよびＮＢに反映される。
【００５５】
時刻ｔ１１〜ｔ１２では、画素制御回路１２０は、比較信号Ｖｒａとして、開始レベルＶｓｔを出力する。比較部２０は、ＦＤ１３ｂの信号Ｓｂと、ＦＤ１３ａの開始レベルＶｓｔとを比較する。開始レベルＶｓｔは信号Ｓｂより大きいので、比較部２０は、ローレベルの出力信号Ｖｏｕｔ（図１）を出力する。論理制御回路３０は、インバータ３１および３２により、ローレベルの出力信号Ｖｏｕｔを正転増幅し、ローレベルの出力信号Ｖｃｏを出力する。
【００５６】
時刻ｔ１２〜ｔ１４では、画素制御回路１２０は、比較信号Ｖｒａを開始レベルＶｓｔから終了レベルＶｅｎまで一定速度で小さくする。また、時刻ｔ１２では、読み出し制御回路２２０は、制御パルスＣＮＴｅをハイレベルにし、クロック信号ＣＬＫの供給を開始する。カウンタ回路２１２は、制御パルスＣＮＴｅがハイレベルになると、クロック信号ＣＬＫを基に、カウント値ＣＮＴｖのカウントを開始する。
【００５７】
時刻ｔ１３では、比較信号Ｖｒａが信号Ｓｂより小さくなると、比較部２０は、ハイレベルの出力信号Ｖｏｕｔ（図１）を出力する。論理制御回路３０は、インバータ３１および３２により、ハイレベルの出力信号Ｖｏｕｔを正転増幅し、ハイレベルの出力信号Ｖｃｏを出力する。カウンタ回路２１２は、出力信号Ｖｃｏがハイレベルになると、カウント値ＣＮＴｖのカウント動作を終了する。このカウント値ＣＮＴｖは、ＦＤ１３ｂのリセット解除に基づく信号Ｓｂをアナログからデジタルに変換した値である。
【００５８】
時刻ｔ１４では、画素制御回路１２０は、比較信号Ｖｒａが終了レベルＶｅｎになると、比較信号Ｖｒａを開始レベルＶｓｔにリセットし、クロック信号ＣＬＫの供給を停止する。すると、出力信号Ｖｃｏは、ローレベルに戻る。
【００５９】
時刻ｔ１５では、読み出し制御回路２２０は、制御パルスＣＮＴｅをローレベルにする。カウンタ回路２１２は、制御パルスＣＮＴｅがローレベルになると、カウント値ＣＮＴｖをＣＤＳ回路２１３に出力した後、カウント値ＣＮＴｖをリセットする。ＣＤＳ回路２１３は、カウンタ回路２１２が出力したカウント値ＣＮＴｖをＮ信号のデジタル値Ｄｂｎとして保持する。
【００６０】
時刻ｔ１６では、画素制御回路１２０は、転送パルスＰＴＸｂをハイレベルにする。すると、転送スイッチ１２ｂは、ＰＤ１１ｂにより変換された電荷をＦＤ１３ｂに転送する。その後、画素制御回路１２０は、転送パルスＰＴＸｂをローレベルにし、転送スイッチ１２ｂは、電荷の転送を終了する。ＦＤ１３ｂは、ＰＤ１１ｂの光電変換に基づく信号Ｓｂを保持する。
【００６１】
時刻ｔ１７〜ｔ１９では、画素制御回路１２０は、比較信号Ｖｒａを開始レベルＶｓｔから終了レベルＶｅｓまで一定速度で小さくする。また、時刻ｔ１７では、読み出し制御回路２２０は、制御パルスＣＮＴｅをハイレベルにし、クロック信号ＣＬＫの供給を開始する。カウンタ回路２１２は、制御パルスＣＮＴｅがハイレベルになると、クロック信号ＣＬＫを基に、カウント値ＣＮＴｖのカウントを開始する。
【００６２】
時刻ｔ１８では、比較信号Ｖｒａが信号Ｓｂより小さくなると、比較部２０は、ハイレベルの出力信号Ｖｏｕｔ（図１）を出力する。論理制御回路３０は、インバータ３１および３２により、ハイレベルの出力信号Ｖｏｕｔを正転増幅し、ハイレベルの出力信号Ｖｃｏを出力する。カウンタ回路２１２は、出力信号Ｖｃｏがハイレベルになると、カウント値ＣＮＴｖのカウント動作を終了する。このカウント値ＣＮＴｖは、ＰＤ１１ｂの光電変換に基づく信号Ｓｂをアナログからデジタルに変換した値である。
【００６３】
時刻ｔ１９では、画素制御回路１２０は、比較信号Ｖｒａが終了レベルＶｅｎになると、比較信号Ｖｒａを開始レベルＶｓｔにリセットし、クロック信号ＣＬＫの供給を停止する。すると、出力信号Ｖｃｏは、ローレベルに戻る。
【００６４】
時刻ｔ２０では、読み出し制御回路２２０は、制御パルスＣＮＴｅをローレベルにする。カウンタ回路２１２は、制御パルスＣＮＴｅがローレベルになると、カウント値ＣＮＴｖをＣＤＳ回路２１３に出力した後、カウント値ＣＮＴｖをリセットする。ＣＤＳ回路２１３は、カウンタ回路２１２が出力したカウント値ＣＮＴｖをＳ信号のデジタル値Ｄｂｓとして保持する。そして、ＣＤＳ回路２１３は、制御信号ＳＥＬを基に、Ｓ信号のデジタル値ＤｂｓとＮ信号のデジタル値Ｄｂｎとの差分を画素１０ｂの画素信号ＳＩＧとして出力する。
【００６５】
撮像素子１００１は、図４の処理により、すべての画素回路１１０内の画素１０ａおよび１０ｂの画素信号ＳＩＧを生成する。複数の読み出し回路２１０は、並列して動作することにより、高速読み出しが可能となる。
【００６６】
時刻ｔ２〜ｔ４の期間では、入力トランジスタ１５ａのゲートは、リセットスイッチ１４ａがリセットレベルＶｒｅｓの比較信号Ｖｒａを入力トランジスタ１５ａのゲートに供給した後に、リセットスイッチ１４ａがオフになった状態の信号を入力する。時刻ｔ２〜ｔ４の期間では、比較部２０は、入力トランジスタ１５ａのゲートに入力される信号Ｓａと時間と共に変化する比較信号Ｖｒｂとを比較する。
【００６７】
時刻ｔ７〜ｔ９の期間では、比較部２０は、ＰＤ１１ａにより変換された電荷に基づく信号Ｓａと時間と共に変化する比較信号Ｖｒｂとを比較する。
【００６８】
時刻ｔ１２〜ｔ１４の期間では、入力トランジスタ１５ｂのゲートは、リセットスイッチ１４ｂがリセットレベルＶｒｅｓの比較信号Ｖｒｂを入力トランジスタ１５ｂのゲートに供給した後に、リセットスイッチ１４ｂがオフになった状態の信号を入力する。時刻ｔ１２〜ｔ１４の期間では、比較部２０は、入力トランジスタ１５ｂのゲートに入力される信号Ｓｂと時間と共に変化する比較信号Ｖｒａとを比較する。
【００６９】
時刻ｔ１７〜ｔ１９の期間では、比較部２０は、時間と共に変化する比較信号ＶｒａとＰＤ１１ｂにより変換された電荷に基づく信号Ｓｂとを比較する。
【００７０】
図５は、撮像システム１０００の構成例を示すブロック図である。撮像システム１０００は、図３の撮像素子１００１の他、レンズ部１００２と、駆動装置１００３と、処理回路１００４と、タイミング発生回路１００５と、メモリ部１００６と、全体制御演算部１００７とを有する。さらに、撮像システム１０００は、インターフェース部１００８と、記録媒体１００９と、表示部１０１０とを有する。
【００７１】
レンズ部１００２は、被写体の光学像を撮像素子１００１に結像させる。駆動装置１００３は、レンズ部１００２に対して、ズーム制御、フォーカス制御および絞り制御などを行う。撮像素子１００１は、図３に示す構成を有し、上記のように、２次元行列状に配列された複数の画素１０ａおよび１０ｂの画素信号ＳＩＧを処理回路１００４に出力する。
【００７２】
処理回路１００４は、撮像素子１００１が出力する画素信号ＳＩＧに対して、補正およびデータ圧縮等を行い、画像データを生成する。タイミング発生回路１００５は、撮像素子１００１および処理回路１００４に対して、撮影モード指示信号および各種タイミング信号を出力する。
【００７３】
メモリ部１００６は、画像データを一時的に記憶する。全体制御演算部１００７は、各種演算を行い、撮像システム１０００の全体の制御を行う。インターフェース部１００８は、記録媒体１００９に対して、画像データを記録または読み出しを行う。記録媒体１００９は、画像データを記憶する着脱可能な半導体メモリである。表示部１０１０は、各種情報や画像を表示する。
【００７４】
次に、撮影時の撮像システム１０００の動作について説明する。撮像システム１０００のメイン電源がオンにされると、全体制御演算部１００７の電源がオンし、更に処理回路１００４などの電源がオンされる。
【００７５】
撮像システム１０００のレリーズボタンが押されると、撮影動作が開始される。タイミング発生回路１００５は、撮像素子１００１に対して撮影指示を行う。撮像素子１００１は、光学像を受光する第１の基板１００において、ＰＤ１１ａおよび１１ｂの面積を大きくすることが可能であり、集光力向上または多画素化による高画質な撮像が可能である。また、複数の画素回路１１０は、読み出し回路２１０を共用していないので、読み出し速度の高速化が可能であり、高フレームレート化が可能である。
【００７６】
撮像素子１００１は、図４の処理により、すべての画素１０ａおよび１０ｂの画素信号ＳＩＧを処理回路１００４に出力する。処理回路１００４は、画素信号ＳＩＧに対して、画像処理を行う。全体制御演算部１００７は、処理回路１００４により処理された画像データをメモリ部１００６に書き込む。
【００７７】
次に、全体制御演算部１００７は、メモリ部１００６に記憶されている画像データを読み出し、読み出した画像データを、インターフェース部１００８を介して記録媒体１００９に記録する。なお、全体制御演算部１００７は、図示しないコンピュータ等に画像データを出力し、画像の加工を行わせてもよい。
【００７８】
以上のように、撮像システム１０００は、撮像素子１００１を用いることにより、高画質な画像を、高フレームレートで記録することが可能となる。
【００７９】
（第２の実施形態）
本発明の第２の実施形態を、図６および図７を参照しながら説明する。行列状に配列された画素１０ａおよび１０ｂは、ベイヤ配列のＲＧＢのカラーフィルタを有する。Ｇ（緑）のカラーフィルタが設けられたＰＤ１１ａまたは１１ｂは、Ｒ（赤）またはＢ（青）のカラーフィルタが設けられたＰＤ１１ａまたは１１ｂに対して、感度が高い。本実施形態では、ＰＤ１１ａまたは１１ｂによって感度差がある場合に、第１の実施形態よりも高速に信号を読み出す方法を説明する。以下、第２の実施形態が第１の実施形態と異なる点を説明する。
【００８０】
図６は、本発明の第２の実施形態による撮像素子１００１の構造例を示す斜視図である。図６の撮像素子１００１は、図３の撮像素子１００１に対して、画素１０ａおよび１０ｂに設けられるカラーフィルタの色を追記したものである。
【００８１】
撮像素子１００１の第１の基板１００では、行列状に配列された画素１０ａおよび１０ｂには、ベイヤ配列のカラーフィルタが設けられる。複数の画素回路１１０ｔの各々は、画素１０ａおよび１０ｂを有する。例えば、奇数行では、Ｒ（赤）のカラーフィルタが設けられた画素１０ｂと、Ｇｒ（緑）のカラーフィルタが設けられた画素１０ａとが交互に配列される。偶数行では、Ｇｂ（緑）のカラーフィルタが設けられた画素１０ａと、Ｂ（青）のカラーフィルタが設けられた画素１０ｂとが交互に配列される。
【００８２】
奇数行の画素回路１１０ｔは、Ｒのカラーフィルタが設けられた画素１０ｂと、Ｇｒのカラーフィルタが設けられた画素１０ａとを有する。偶数行の画素回路１１０ｔは、Ｇｂのカラーフィルタが設けられた画素１０ａと、Ｂのカラーフィルタが設けられた画素１０ｂとを有する。画素１０ａは、ＧｒまたはＧｂのカラーフィルタが設けられており、ＰＤ１１ａの感度が高い。画素１０ｂは、ＲまたはＢのカラーフィルタが設けられており、ＰＤ１１ｂの感度が低い。
【００８３】
なお、一部の画素回路１１０ｔは、Ｒのカラーフィルタが設けられた画素１０ｂと、Ｇｂのカラーフィルタが設けられた画素１０ａとを有してもよい。他の画素回路１１０ｔは、Ｇｒのカラーフィルタが設けられた画素１０ａと、Ｂのカラーフィルタが設けられた画素１０ｂとを有してもよい。
【００８４】
図７は、第２の実施形態による撮像素子１００１の制御方法を示すタイミングチャートである。図７のタイミングチャートは、図４のタイミングチャートに対して、比較信号Ｖｒａの終了レベルＶｅｓの代わりに比較信号Ｖｒａの終了レベルＶｅｒｂが設けられ、比較信号Ｖｒｂの終了レベルＶｅｓの代わりに比較信号Ｖｒｂの終了レベルＶｅｇｇが設けられる。以下、図７が図４と異なる点を説明する。
【００８５】
時刻ｔ７〜ｔ９では、画素制御回路１２０は、比較信号Ｖｒｂを開始レベルＶｓｔから終了レベルＶｅｇｇまで一定速度で小さくする。
【００８６】
時刻ｔ１７〜ｔ１９では、画素制御回路１２０は、比較信号Ｖｒａを開始レベルＶｓｔから終了レベルＶｅｒｂまで一定速度で小さくする。
【００８７】
画素１０ａは、ＧｒまたはＧｂのカラーフィルタが設けられており、ＰＤ１１ａの感度が高いので、画素１０ａの信号Ｓａのダイナックレンジを広くする必要がある。これに対し、画素１０ｂは、ＲまたはＢのカラーフィルタが設けられており、ＰＤ１１ｂの感度が低いので、画素１０ｂの信号Ｓｂのダイナックレンジは狭くてもよい。
【００８８】
終了レベルｅｒｂは、終了レベルＶｅｇｇより大きい。時刻ｔ１７〜ｔ１９における比較信号Ｖｒａの変化値の絶対値は、時刻ｔ７〜ｔ９における比較信号Ｖｒｂの変化値の絶対値より小さい。これにより、時刻ｔ１７〜ｔ１９の期間は、時刻ｔ７〜ｔ９の期間より短くなるので、画素の信号読み出し時間を短縮することができる。
【００８９】
以上のように、ＰＤ１１ａおよび１１ｂが相互に感度が異なる場合、画素回路１１０は、感度の高い画素１０ａと感度の低い画素１０ｂとを有することにより、読み出し速度の向上が可能である。
【００９０】
なお、図７では、感度の高い画素１０ａの信号を先に読み出し、後に、感度の低い画素１０ｂの信号を読み出す順で説明を行ったが、順番を入れ替えて、先に、感度の低い画素１０ｂの信号を読み出し、後に、感度の高い画素１０ａの信号を読み出してもよい。
【００９１】
撮像素子１００１は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ、車載カメラ等に適用可能である。
【００９２】
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【符号の説明】
【００９３】
１１ａ，１１ｂ  フォトダイオード、１５ａ，１５ｂ  入力トランジスタ、２０  比較部、１００１  撮像素子
【図１】
2020191505.tif 000003
【図２】
2020191505.tif 000004
【図３】
2020191505.tif 000005
【図４】
2020191505.tif 000006
【図５】
2020191505.tif 000007
【図６】
2020191505.tif 000008
【図７】
2020191505.tif 000009