(57)【要約】【課題】回路サイズを抑制しつつ参照値を展開する記憶部の記憶容量を増加させることが可能な画像処理回路を提供する。【解決手段】入力データに対して参照値を参照しつつ所定の処理を施す複数の処理部と、参照値を記憶する記憶部と、を有し、記憶部は、直列に接続された複数の記憶素子により構成され、所定数の記憶素子毎に各処理部と接続し、同記憶素子に記憶された参照値を接続された各処理部に出力するシフトレジスタと、予め指定されたアドレスを受け付け、シフトレジスタに記憶された前記参照値を更新させるアクセス受信部と、を有する。【選択図】図２
2010176604.tif 000002
【特許請求の範囲】
【請求項１】
入力データに対して参照値を参照しつつ所定の処理を施す複数の処理部と、
前記参照値を記憶する記憶部と、を有し、
前記記憶部は、
直列に接続された複数の記憶素子により構成され、所定数の記憶素子毎に前記各処理部と接続し、同記憶素子に記憶された参照値を接続された前記各処理部に出力するシフトレジスタと、
予め指定されたアドレスを受け付け、前記シフトレジスタに記憶された前記参照値を更新させるアクセス受信部と、を有することを特徴とする画像処理回路。
【請求項２】
前記シフトレジスタは、複数のＤ−フィリップ・フロップを直列に接続して構成され、  前記アクセス受信部は、前記複数のＤ−フィリップ・フロップにクロック信号を供給して前記参照値を更新させることを特徴とする請求項１に記載の画像処理回路。
【請求項３】
前記入力データは、カラー画像データであって、
前記シフトレジスタは、前記カラー画像データの各色に対応した参照値を記憶することを特徴とする請求項１又は請求項２のいずれかに記載の画像処理回路。
【請求項４】
前記アクセス受信部は、前記アドレスを指定するアドレス信号とリード信号又はライト信号から、前記記憶された参照値をシフトさせるための信号を生成し、この生成した信号に同期させて前記複数のＤ−フィリップ・フロップに記憶された参照値をシフトさせて同参照値の更新を行うことを特徴とする請求項３に記載の画像処理回路。
【請求項５】
入力データに対して参照値を参照しつつ所定の処理を施す複数の処理部と、
前記参照値が記憶される記憶部と、
前記処理後の入力データを用いて印刷処理を実行する印刷処理部と、を有し、
前記記憶部は、
直列に接続された複数の記憶素子により構成され、所定数の記憶素子毎に前記各処理部と接続し、同記憶素子に記憶された参照値を接続された前記各処理部に出力するシフトレジスタと、
予め指定されたアドレスを受け付け、前記シフトレジスタに記憶された前記参照値を更新させるアクセス受信部と、を有することを特徴とする印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データに対して所定の処理を施す画像処理回路に関し、特に、参照値を参照して処理を施す画像処理回路、及び上記画像処理回路を使用した印刷装置に関する。
【背景技術】
【０００２】
従来、入力データに対して所定の処理を施すための画像処理回路が知られている。この画像処理回路では、入力データに対する処理値を参照するための参照値を展開する記憶部を備えており、この記憶部に展開された参照値を参照しつつ所定の処理を入力データに施す。また、画像処理回路では、記憶部に記憶された参照値を複数の処理部が同時に参照する場合があり、記憶部は複数の入出力端子を備えるレジスタ構成とされてきた。
【０００３】
レジスタ構成とされた記憶部は、フィリップ・フロップ等の記憶素子により構成され、各記憶素子は個別にアドレスデコーダを備えている。そのため、外部からアドレスを指定するアドレス信号が画像処理回路に入力されると、各アドレスデコーダはアドレス信号をデコードし、このアドレス信号が対応するものである場合は接続された記憶素子に対して参照値の書き込み又は読み出しを実行させる（例えば、特許文献１及び２、参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−７３１４０号公報
【特許文献２】特開２０００−５７７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように記憶部を構成する場合、記憶部の記憶容量と同数のアドレスデコーダを実装する必要があり、記憶容量の増加に応じて記憶部の回路サイズが大きくなることとなる。例えば、記憶部が１Ｋバイトの参照値を記憶可能である場合、記憶部は８０００個の記憶素子を備え、記憶素子と同数のアドレスデコーダを備える必要も生じる。そのため、記憶部の記憶容量の増加と、画像処理回路の回路サイズの増加とは相反するものとなっていた。
【０００６】
本発明は、上記課題にかんがみてなされたもので、回路サイズを抑制しつつ参照値を展開する記憶部の記憶容量を増加させることが可能な画像処理回路、および上記画像処理回路を使用した印刷装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明では、入力データに対して参照値を参照しつつ所定の処理を施す複数の処理部と、前記参照値を記憶する記憶部と、を有し、前記記憶部は、
直列に接続された複数の記憶素子により構成され、所定数の記憶素子毎に前記各処理部と接続し、同記憶素子に記憶された参照値を接続された前記各処理部に出力するシフトレジスタと、予め指定されたアドレスを受け付け、前記シフトレジスタに記憶された前記参照値を更新させるアクセス受信部と、を有する構成としてある。
【０００８】
上記のように構成された発明では、各処理部が記憶部に記憶される参照値を参照しつつ入力データに対して処理を施す画像処理回路において、アクセス受信部が、シフトレジスタに予め指定されたアドレスを受け付けると、シフトレジスタに記憶された前記参照値を更新させる。
そのため、複数ビットで構成された参照値を書き込み又は読み出す際、この参照値を記憶又は読み出す１つのシフトレジスタのアドレスを指定すればよいため、記憶素子毎にアドレスを指定する必要がなく、アドレスデコーダの数を削減することができる。その結果、回路構成を小さくすることができる。
【０００９】
また、シフトレジスタを構成する素子の一例として、前記シフトレジスタは、複数のＤ−フィリップ・フロップを直列に接続して構成され、前記アクセス受信部は、前記複数のＤ−フィリップ・フロップにクロック信号を供給して前記参照値を更新させる。
上記のように構成された発明では、Ｄ−フィリップ・フロップを用いた簡易な構成のシフトレジスタを構成することができる。
【００１０】
そして、入力データの一例として、前記入力データは、カラー画像データであって、前記シフトレジスタは、前記カラー画像データの各色に対応した参照値を記憶する。
上記のように構成された発明では、カラー画像データの各色に対応した参照値を１つのシフトレジスタに記憶するため、各処理部はシフトレジスタの値を参照すればよく、各色に対応した参照値を一括で参照することで処理に要する時間を低減することができる。
【００１１】
さらに、アクセス受信部の一例として、前記アクセス受信部は、前記アドレスを指定するアドレス信号とリード信号又はライト信号から、前記記憶された参照値をシフトさせるための信号を生成し、この生成した信号に同期させて前記複数のＤ−フィリップ・フロップに記憶された参照値をシフトさせて同参照値の更新を行う。
【００１２】
また、本発明は、画像処理回路のみならず、この画像処理回路を備える印刷装置にも適応することができる。そのため、本発明の他の局面として、入力データに対して参照値を参照しつつ所定の処理を施す複数の処理部と、前記参照値が記憶される記憶部と、前記処理後の入力データを用いて印刷処理を実行する印刷処理部と、を有し、前記記憶部は、直列に接続された複数の記憶素子により構成され、所定数の記憶素子毎に前記各処理部と接続し、同記憶素子に記憶された参照値を接続された前記各処理部に出力するシフトレジスタと、予め指定されたアドレスを受け付け、前記シフトレジスタに記憶された前記参照値を更新させるアクセス受信部と、を有する構成としてある。
【図面の簡単な説明】
【００１３】
【図１】印刷装置１００の構成を説明するブロック構成図である。
【図２】一例としての画像処理回路７０の構成を示すブロック構成図である。
【図３】参照値を記憶部６０に記憶する際の各波形を示す波形図である。
【図４】記憶部６０に記憶された参照値を更新する際の各波形を示す波形図である。
【発明を実施するための最良の形態】
【００１４】
以下、図を参照しつつ本発明に係る画像処理回路を備える印刷装置を説明する。
１．第１の実施形態：
２．その他の実施形態：
【００１５】
１．第１の実施形態：
図１は、印刷装置１００の構成を説明するブロック構成図である。印刷装置１００は、ＲＡＭ９１、ＲＯＭ９２、外部ＩＦ９３及び印刷エンジン（印刷処理部）９４がそれぞれバスを介してメインコントローラ８０と接続しており、メインコントローラ８０により各部の駆動が制御される。具体的には、外部ＩＦ９３を介して取得されたビデオデータを用いて印刷処理を実行する場合、取得された画像データはＲＡＭ９１に展開された後、メインコントローラ８０が印刷データを生成し、この印刷データを印刷エンジン９４に出力する。その後、印刷エンジン９４は、印刷データをもとに用紙等の媒体に対して印刷処理を実行する。
【００１６】
メインコントローラ８０は、ＣＰＵ８１との間でデータを制御するＣＰＵ制御部８２と、ＲＡＭ９１及びＲＯＭ９２との間のデータのアクセスをそれぞれ制御するＲＡＭ制御部８３及びＲＯＭ制御部８４と、外部ＩＦ９３を制御するＩＦ制御回路８５と、メインコントローラ８０に入力された画像データを印刷データに変換する画像処理回路７０と、を備えて構成されている。
【００１７】
メインコントローラ８０は、ＩＦ制御回路８５の制御により外部ＩＦ９３を介して入力されたビデオデータを、画像処理回路７０により印刷データに変換する。このとき、メインコントローラ８０全体の駆動は、ＣＰＵ８１がＲＯＭ９２に記憶された所定のファームウェアに応じて制御し、ＣＰＵ８１から出力される命令はバス８６を介して各部に出力される。
なお、本実施形態におけるメインコントローラ８０は、ＳＯＣ（シングル・オン・チップ）形式のＡＳＩＣ（Application Specific Integrated Circuit）により構成されるため、内部にＣＰＵ８１を備えているが、ＣＰＵ８１はメインコントローラ８０の外部に実装されていてもよい。
【００１８】
ＲＯＭ制御部８４及びＲＡＭ制御部８３は、ＣＰＵ８１の制御に応じてＲＯＭ９２に記憶されたファームェアやデータをＲＡＭ９１に展開する。ＣＰＵ８１はＲＡＭ９１に展開されたファームウェアやデータを参照して、印刷装置１００の駆動を制御する。更に、ＣＰＵ８１は、ファームウェアに応じて画像処理回路７０に印刷データを生成させる。
【００１９】
画像処理回路７０は、ＲＧＢの表色系で構成されたビデオデータをＣ，Ｍ，Ｙ，Ｋの各色データに変換するとともに、この色データに対して所定の処理を施し印刷データを生成する。このとき画像処理回路７０は、変換された色データに対して、参照値を参照しつつ、補正処理を施す。
【００２０】
図２は、一例としての画像処理回路７０の構成を示すブロック構成図である。以下、図２を参照して、画像処理回路７０の構成を説明する。画像処理回路７０は、ＲＧＢのビデオデータをＣ，Ｍ，Ｙ，Ｋの各色データに変換し、このＣ，Ｍ，Ｙ，Ｋの各色データに対して補正処理を施すＣプレーン処理部７１、Ｍプレーン処理部７２、Ｙプレーン処理部７３、Ｋプレーン処理部７４（以下、単に処理部７１〜７４と記載する）と、各処理部７１〜７４が画像データを参照するための参照値としてテーブル又はパラメータが格納される記憶部６０とを備えて構成されている。また、各処理部７１〜７４は、記憶部６０の出力端子とそれぞれ接続しており、各処理部７１〜７４は、記憶部６０から出力される参照値を参照する。
【００２１】
記憶部６０は、Ｃ，Ｍ，Ｙ，Ｋの各色データに対応した参照値を一括で記憶するシフトレジスタ５０と、参照値のシフトレジスタ５０への記憶、及び記憶された参照値の更新を実行させるアクセス受信部４０と、を備えて構成されている。
【００２２】
処理部７１〜７４は、シフトレジスタ５０の各出力端子が接続された切替え部７１ａ〜７４ａとそれぞれ接続しており、ビデオデータに基づいて生成された選択信号により、切替え部７１ａ〜７４ａを切り替え、シフトレジスタ５０から出力される参照値から所望の値を参照する。
【００２３】
アクセス受信部４０は、アドレス信号を受信するアドレスデコード回路４１と、ライトストローブ信号（ライト信号）又はリードストローブ信号（リード信号）を受信する端子４２，４３とを備えている。端子４２，４３は、ＯＲ回路４４で接続されており、ＯＲ回路４４の出力端子はアドレスデコード回路４１の出力端子とＡＮＤ回路４５で接続されている。また、ＡＮＤ回路４５の出力端子は、シフトレジスタ５０に接続されている。そのため、アドレスデコード回路がアドレス信号をデコードした出力値、及びライトストローブ信号又はリードストローブ信号の変化により、ＡＮＤ回路４５からは、シフトレジスタ５０にクロック信号が出力される。
【００２４】
シフトレジスタ５０は、複数のＤ−フィリップ・フロップ（以下、Ｄ−ＦＦと記載する）１〜ｎの出力端子と入力端子とを直列に接続して構成されており、アクセス受信部４０からのクロック信号に同期して参照値を記憶及び更新する。具体的には、アクセス受信部４０のＡＮＤ回路４５の出力端子は、各Ｄ−ＦＦ１〜ｎのＱＬＫ端子と接続しており、アクセス受信部４０から出力されるクロック信号の立ち上がりに同期して、参照値を１ビットずつ各Ｄ−ＦＦ１〜ｎ内でシフトさせて記憶及び更新する。
【００２５】
例えば、シフトレジスタ５０を１２８個のＤ−ＦＦで構成する場合は、アクセス受信部４０から出力されるクロック信号の立ち上がりに同期して、参照値を１ビットずつＤ−ＦＦ１〜１２８間でシフトさせて記憶し、計１２８回のクロック信号の立ち上がりにより参照値をＤ−ＦＦ１〜１２８に記憶する。同様に、記憶された参照値を更新する場合は、上記クロック信号を変化させて、新たに入力される参照値を各Ｄ−ＦＦに記憶させていく。
【００２６】
また、各Ｄ−ＦＦ１〜ｎの出力端子１〜ｎは、複数ライン毎に処理部７１〜７４と接続しており、Ｃ，Ｍ，Ｙ，Ｋの各色データに対応した参照値を処理部７１〜７４に出力する。例えば、ＤーＦＦ１〜ｎに記憶されるデータが各処理部７１〜７４が参照するテーブルである場合は、このデータの連続する複数ビットが各処理部７１〜７４に出力され、テーブルとして使用される。
【００２７】
図３は、参照値を記憶部６０に記憶する際の各波形を示す波形図である。図３は、記憶部６０のシフトレジスタ５０に参照値が記憶される場合の、各信号の波形を示している。以下、図３を参照して、記憶部６０が参照値を記憶する過程を説明する。
【００２８】
ＣＰＵ８１からの命令に応じて、記憶部６０の入力端子にアドレス信号が入力されると、アドレスデコード回路４１はアドレス信号をデコードし、選択信号をＡＮＤ回路４５に出力する。この状態で、シフトレジスタ５０の入力端子に参照値ｄａｔａ１〜ｎが入力され、且つライトストローブ信号が変化（ロー）すると、ＡＮＤ回路４５から各Ｄ−ＦＦ１〜ｎのＱＬＫ端子にクロック信号が出力される。そのため、Ｄ−ＦＦ１は、ＱＬＫ端子に入力したクロック信号に同期して、入力データｄａｔａ１を記憶する。
【００２９】
また、Ｄ−ＦＦ１〜ｎは、ＯＲ回路４４に入力されるライトストローブ信号の波形変化に同期して、入力データｄａｔａ１〜ｎを１ビットずつＤ−ＦＦ１〜ｎ間でシフトして記憶する。そのため、クロック信号が所定周期が経過した時点で、シフトレジスタのＤ−ＦＦ１〜ｎには、ｄａｔａ１〜ｎが記憶される。
【００３０】
また、各Ｄ−ＦＦ１〜ｎは、それぞれｄａｔａ１〜ｎを保持するため、切替え部７１ａ〜７４ａには、それぞれ複数ビットの参照値ｄａｔａ１〜ｎが出力される。処理部７１〜７４は、入力されたビデオデータ信号に基づいて生成された選択信号により、切替え部７１ａ〜７４ａを切り替え、切替え部７１ａ〜７４ａに入力されたｄａｔａの内、参照対象となるｄａｔａを受信し、ビデオデータに対して補正処理を実行する。以上、記憶部６０が参照値を処理部に出力する過程を説明した。
【００３１】
図４は、記憶部６０に記憶された参照値を更新する際の各波形を示す波形図である。なお、図４では、図３で記憶された入力ｄａｔａ１〜ｎを更新する場合を例に説明を行う。以下、図４を参照して、記憶部６０が記憶した参照値を更新する過程を説明する。
【００３２】
記憶部６０の各ＤーＦＦ１〜ｎにｄａｔａ１〜ｎが記憶された状態で、ＣＰＵ８１の命令に応じて、記憶部６０の入力端子にアドレス信号が入力されると、アドレスデコード回路４１は、アドレス信号をデコードし、選択信号をＡＮＤ回路４５に出力する。この状態で、リードストローブ信号が変化（ロー）すると、ＡＮＤ回路４５から各Ｄ−ＦＦ１〜ｎのＱＬＫ端子にクロック信号が出力される。そのため、各Ｄ−ＦＦ１〜ｎは、クロック信号に同期して入力端子を介して入力される新たな参照値を１ビットずつシフトさせて記憶していく。その後、リードストローブ信号が参照値のビット数に対応した数だけ変化すると、Ｄ−ＦＦ１〜ｎに新たな参照値が記憶され、参照値の更新が行われる。以上、参照値の更新を説明した。
【００３３】
以上説明したように、画像処理回路７０の記憶部６０は、シフトレジスタにより構成されているため、１つのアドレス信号により複数ビットの参照値を記憶することができる。そのため、アドレスデコーダの数を低減することができ、画像処理回路７０の回路サイズを小さくすることができる。また、記憶部に記憶するデータ数を増やす場合は、Ｄ−ＦＦの数を増加するのみで対応することができる。
【００３４】
２．第２の実施形態：
本発明は、様々な変形例が存在する。
記憶部が備えるシフトレジスタの数は一つに限定されず、複数のシフトレジスタを備えていてもよい。無論、実装するシフトレジスタの数に応じてアドレスデコーダの数を増加させる必要はあるが、画像処理部の各処理部が連続して参照値等を読み込む必要がある場合に、シフトレジスタを複数実装することで、各シフトレジスタがデータ連続して出力することが可能となる。
【００３５】
なお、本発明は上記実施例に限られるものでないことは言うまでもない。即ち、上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること、上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること、上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること、は本発明の一実施例として開示されるものである。
【符号の説明】
【００３６】
４０…アクセス受信部、４１…アドレスデコード回路、４２，４３…端子、４４…ＯＲ回路、４５…ＡＮＤ回路、５０…シフトレジスタ、６０…記憶部、７０…画像処理回路、７１…Ｃプレーン処理部（処理部）、７２…Ｍプレーン処理部（処理部）、７３…Ｙプレーン処理部（処理部）、７４…Ｋプレーン処理部（処理部）、７１ａ〜７４ａ…切替え部、８０…メインコントローラ、８１…ＣＰＵ、８２…ＣＰＵ制御部、８３…ＲＡＭ制御部、８４…ＲＯＭ制御部、８５…ＩＦ制御回路、８６…バス、９１…ＲＡＭ，９２…ＲＯＭ，９３…外部ＩＦ、９４…印刷エンジン、１００…印刷装置
【図１】
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【図２】
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【図３】
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【図４】
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