(57)【要約】【課題】本発明は、上記課題にかんがみてなされたもので、データ量が増加した場合でも、このデータにアクセスするための帯域を増加させることで、処理を最適化して、処理に要する時間を低減することが可能な、メモリ制御回路を提供する。【解決手段】複数のメモリーに記憶されたデータにアクセスして所定の処理を行なう複数の処理部と、各メモリーと個別のチャンネルによりそれぞれ接続し、チャンネルを介して各処理部がメモリーに個別にアクセスする際のアクセス制御を行う接続制御部と、各処理部と接続制御部との間に介在して、各処理部と接続制御部との間の接続を調停する調停部と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリーに記憶されたデータに対する所定の処理、又は、同データの各メモリーへの記憶を実行する複数の処理部と、
前記各メモリーと個別のチャンネルによりそれぞれ接続し、前記各処理部がそれぞれのチャンネルを介して前記メモリーに個別にアクセスする際のアクセス制御を行う接続制御部と、
前記処理部と前記接続制御部との間に介在して、前記各処理部と前記接続制御部との間の接続を調停する調停部と、を有することを特徴とするメモリ制御回路。
【請求項２】
前記調停部は、各処理部の優先順序に応じて調停を行うことを特徴とする請求項１に記載のメモリ制御回路。
【請求項３】
前記複数の処理部は、画像データに対して処理を行なうことを特徴とする請求項１又は請求項２のいずれかに記載のメモリ制御回路。
【請求項４】
当該メモリ制御回路は、省電力モード時に、一部のメモリーをセルフリフレッシュ動作に移行させることを特徴とする請求項１〜請求項３のいずれか一項に記載のメモリ制御回路。
【請求項５】
前記省電力モード時に、セルフリフレッシュ動作に移行させるメモリーに記憶されたデータを他のメモリーに移動させるデータ制御部とを有することを特徴とする請求項４に記載のメモリ制御回路。
【請求項６】
複数のメモリーと、
複数のメモリーに記憶されたデータに対する所定の処理、又は、同データの各メモリーへの記憶を実行する複数の処理部と、
前記各メモリーと個別のチャンネルによりそれぞれ接続し、前記各処理部がそれぞれのチャンネルを介して前記メモリーに個別にアクセスする際のアクセス制御を行う接続制御部と、
前記処理部と前記接続制御部との間に介在して、前記各処理部と前記接続制御部との間の接続を調停する調停部と、
前記処理部により処理されたデータを出力する出力部と、を有することを特徴とする画像処理装置。
【請求項７】
前記複数のメモリーは、前記接続制御部と着脱可能に接続されることを特徴とする請求項６に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリーに対するアクセスを制御するメモリ制御回路に関し、特に、複数のメモリーに対するアクセスを並列に制御可能なメモリ制御回路に関する。
【背景技術】
【０００２】
印刷装置やこの印刷装置を備える複合機の高性能化により、処理対象としての画像データのデータ量が大きくなっている。例えば、画像を読み取る撮像部や、読み取った画像を処理する演算部の処理能力の向上により、装置内部で扱われる画像データの再現画素数が高くなり、データ量が増加している。
【０００３】
通常、装置内部では、入力された画像データに対して画質等の向上を図るために所定の処理を実行する複数の処理ブロックを有している。また、入力された画像データはメインメモリーに記憶された後、このメインメモリーに対して各処理ブロックがアクセスを行い、画像データに対して順次処理を実行する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２０５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一度に処理するデータのデータ量が多くなる場合、従来ではメインメモリーの記憶容量を大きくすることで対処しているが、メインメモリーにアクセスすることができるチャンネルの数は１つであり、各処理ブロックが処理を効率的に実行することが難しかった。
【０００６】
本発明は、上記課題にかんがみてなされたもので、データ量が増加した場合でも、このデータにアクセスするための帯域を増加させることで、処理を最適化して、処理に要する時間を低減することが可能な、メモリ制御回路、及び画像処理装置を提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明では、複数のメモリーに記憶されたデータに対する所定の処理、又は、同データの各メモリーへの記憶を実行する複数の処理部と、前記各メモリーと個別のチャンネルによりそれぞれ接続し、前記各処理部がそれぞれのチャンネルを介して前記メモリーに個別にアクセスする際のアクセス制御を行う接続制御部と、前記処理部と前記接続制御部との間に介在して、前記各処理部と前記接続制御部との間の接続を調停する調停部と、を有する構成としてある。
【０００８】
上記のように構成された発明では、複数のメモリーに記憶されたデータに対して所定の処理、又は同データを各メモリーに記憶させる処理部と、各メモリーと個別のチャンネルによりそれぞれ接続し、各処理部が前記メモリーに個別にアクセスする際のアクセス制御を行う接続制御部とを有するメモリ制御回路において、調停部は、処理部と接続制御部との間に介在して、各処理部と前記接続制御部との間の接続を調停する。
そのため、各処理部が調停部により調停されつつ各チャンネルを介してメモリーにアクセスすることで、記憶されたデータを用いた並列処理を実行することが可能となり、データにアクセスするための帯域を増加させることができ、処理を最適化して、処理に要する時間を低減することが可能となる。
【０００９】
また、調停部が各処理部を調停する手法の一例として、前記調停部は、各処理部の優先順序に応じて調停を行う構成としてもよい。
上記のように構成された発明では、各処理部の優先順序に応じて処理を行なうため、複数の処理部が並列に処理を行なう場合でも、最適に処理を実施することができる。
【００１０】
そして、各処理部が処理するデータの一例として、前記複数の処理部は、画像データに対して処理を行なう構成としてもよい。
上記のように構成された発明では、データサイズが比較的大きい画像データを処理する際に本発明が有効となる。
【００１１】
更に、当該メモリ制御回路は、省電力モード時に、一部のメモリーをセルフリフレッシュ動作に移行させる構成としてもよい。
上記のように構成された発明では、複数のメモリーの内、一部のメモリーの駆動を停止させることで消費電力を低減することができる。
【００１２】
また、省電力モードにおける機能の一例として、前記省電力モード時に、セルフリフレッシュ動作に移行させるメモリーに記憶されたデータを他のメモリーに移動させるデータ制御部とを有する構成としてもよい。
上記のように構成された発明では、必要なデータを一部のメモリーにまとめることで、省電力モード時でも、所定の処理を継続することができる。
【００１３】
そして、本発明の他の局面として、複数のメモリーと、複数のメモリーに記憶されたデータに対する所定の処理、又は、同データの各メモリーへの記憶を実行する複数の処理部と、前記各メモリーと個別のチャンネルによりそれぞれ接続し、前記各処理部がそれぞれのチャンネルを介して前記メモリーに個別にアクセスする際のアクセス制御を行う接続制御部と、前記処理部と前記接続制御部との間に介在して、前記各処理部と前記接続制御部との間の接続を調停する調停部と、前記処理部により処理されたデータを出力する出力部と、を有する構成としてある。
【００１４】
また、このような画像処理装置において、前記複数のメモリーは、前記接続制御部と着脱可能に接続される構成としてもよい。
上記のように構成された発明では、メモリーを接続制御部に対して着脱可能とすることで、装置の構成をより柔軟に設定することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態としての画像処理装置を示すブロック構成図である。
【図２】一例としての制御部９０の構成を説明するブロック構成図である。
【図３】制御部９０が実行する印刷処理を説明するためのフローチャートである。
【図４】ＡＢＴにより実行される処理を説明するためのフローチャートである。
【図５】第１〜第７の補正回路８２〜８８が実行する処理を説明するためのフローチャートである。
【図６】第２実施形態に係る制御部９０の処理を説明するためのフローチャートである。
【図７】省電力モード時の制御部９０における処理を説明するためのフローチャートである。
【発明を実施するための形態】
【００１６】
以下、図を参照しつつ下記の順序に従って本発明の実施形態を説明する。
１．第１の実施形態：
２．第２の実施形態：
３．第３の実施形態：
４．その他の実施形態：
【００１７】
１．第１の実施形態：
１．１．印刷装置の構成：
図１は、本発明の一実施形態としての画像処理装置を示すブロック構成図である。本実施形態では、画像処理装置として印刷装置１００を例に説明を行う。印刷装置１００は、印刷処理を実行するためのプリンタエンジン（出力部）９１と、プリンタエンジン９１が印刷処理を実行するための制御及び印刷データに対する処理を実行する制御部９０と、制御部９０が処理する印刷データ及びプログラムを展開するＲＡＭ（メモリー）９２，９３とを備えて構成されている。
【００１８】
ＲＡＭ９２，９３は、例えば、ＤＩＭＭ（Dual Inline Memory Module）により構成され、スロットを介してそれぞれ個別のチャンネル９５，９６で制御部９０に着脱可能に接続されている。また、ＲＡＭ９２，９３は、ＲＯＭに記憶されたファームウェアや、入力Ｉ／Ｆ９４を介して入力された印刷対象データ、及び制御部９０が印刷対象データに対して処理を実行する際、参照されるアドレスマップ及びパラメータが格納される。ここで、印刷対象データとは、印刷装置１００の前段でスキャナー装置等により元画像から読み込まれたデータである。なお、アドレスマップ及びパラメータは、印刷装置１００の起動時に、図示しないＲＯＭ等からＲＡＭ９２，９３のいずれかに展開される。
【００１９】
制御部９０は、ＲＡＭ９２，９３に格納された印刷対象データに対して、アドレスマップ及びパラメータを参照して所定の処理を施し、印刷データに変換する。なお、制御部９０の詳細な説明は後述する。
【００２０】
プリンタエンジン９１は、制御部９０が生成した印刷データを用いて、用紙等の被印刷媒体に対して印刷処理を施す。プリンタエンジン９１は、例えば、レーザー光源を用いた電子写真式のエンジンや、インクジェット方式のエンジンである。
【００２１】
以下、印刷装置１００におけるデータ処理の概略を説明する。まず、入力Ｉ／Ｆ９４を介して制御部９０に入力された印刷対象データは、ＲＡＭ９２，９３のいずれかに記憶される。また、制御部９０は内部に実装する複数の処理ブロックにより印刷対象データに対して画素数変換、及び画像処理等を実行し、印刷データに変換する。その後、印刷データはプリンタエンジン９１に出力され、プリンタエンジン９１を構成する機構部を駆動するための駆動信号に変換される。
【００２２】
本実施形態に係る印刷装置１００は、印刷対象データに対する処理を最適に実行するため、次のような構成を採用している。即ち、制御部９０は、ＲＡＭ９２，９３とそれぞれ独立した２チャンネルで接続し、各チャンネル９５，９６を介してＲＡＭ９２，９３に並列にアクセス可能である。そのため、制御部９０は、データを送受信するための帯域を広げることができ、その結果、処理の効率を向上させて処理全体に要する時間を短縮させることができる。
【００２３】
さらに、制御部９０は、省電力モードに移行した場合に、ＲＡＭ９２，９３のいずれかをセルフリフレッシュ状態とすることで、消費電力を低減させる。この省電力モードでは、ＲＡＭ９２，９３のいずれかがセルフリフレッシュ状態に移行した場合でも、制御部９０は必要とされるデータをＲＡＭ９２，９３の一方に移動することで、一定の駆動を実現することができる。以下に、制御部９０の構成についてより具体的に説明を行う。
【００２４】
１．２．制御部の構成：
図２は、一例としての制御部９０の構成を説明するブロック構成図である。第１の実施形態に係る制御部９０は、ＳＯＣ（システム・オン・チップ）形式のＡＳＩＣにより構成されている。より具体的には、制御部９０は、入力データに対して所定の処理を実行するための処理回路８０〜８９や、各処理回路８０〜８９の処理の実行順序を調停するＡＢＴ７０〜７２（調停部）や、ＡＢＴ７０〜７２により調停された処理回路８０〜８９をＲＡＭ９２，９３と接続させるコントローラ回路（接続制御部）６０，６１とで構成されている。
【００２５】
処理回路８０〜８９は、ＲＡＭ９２，９３に記憶されたデータに対して所定の処理を施すモジュールとして構成されている。ここで、処理回路８０〜８９は、ＲＡＭ９２，９３に記憶されたデータに対して所定の処理を施すものをいい、例えば、ＩＰ（Intellectual Property）等を含む概念である。図２では、処理回路の一部として、ＣＰＵ８０、Ｉ／Ｏコントローラ８１、及び印刷対象データに対して所定の処理を実行する第１〜第８の補正回路８２〜８９を説明する。ここで、本実施形態では、処理回路を制御部９０内部に実装されて、ＲＡＭに記憶されたデータにアクセスしつつ特定の処理を行なう機能ブロックの意味で使用する。
【００２６】
ＣＰＵ８０は、ＡＢＴ７０と接続されており、制御部９０における主たる駆動を制御する。具体的には、Ｉ／Ｏコントローラ８１を介して入力された所定のデータをＲＡＭ９２，９３の特定アドレスに記憶したり、選択されたモードに応じて印刷装置１００を省電力モードに移行させる。また、ＣＰＵ８０は、ＲＡＭ９２，９３に記憶される各データのアドレスが記憶されたアドレスマップを作成する。このアドレスマップは、例えば、印刷装置１００のモードの切り替えごとに更新される。
【００２７】
第１〜第７の補正回路８２〜８８は、ＡＢＴ７１とそれぞれ接続され、ＲＡＭに記憶された印刷対象データに対して以下の処理を実行する。即ち、第１の補正回路８２は、印刷対象データに対して、画像補正や、ライン補正を行う。第２の補正回路８３は、印刷対象データに対して、拡大縮小・色調整を行う。第３の補正回路８４は、印刷対象データに対してモアレ除去・色変換を行う。第４の補正回路８５は、印刷対象データに対して圧縮処理を施す。第５の補正回路８６は、印刷対象データに対して解凍処理を施す。第６の補正回路８７は、印刷対象データに対してメモリーコピーを行う。更に、第７の補正回路８８は、印刷対象データに画質調整用の画像処理を施す。
【００２８】
また、第８の補正回路８９は、ＡＢＴ７２と接続され、ＲＡＭに記憶された印刷対象データを用いてサムネールデータを作成する。
【００２９】
コントローラ回路６０，６１は、ＲＡＭ９２，９３に対する各処理回路のアクセスを制御する。コントローラ回路６０，６１は、入力側で各ＡＢＴと接続し、出力側でＲＡＭ９２，９３とアドレスバス、データバス、コントロールバスから成るチャンネル９５，９６を介して接続されている。そのため、コントローラ回路６０，６１は、ＡＢＴにより調停されて接続された処理回路にＲＡＭ９２，９３へのアクセス権を付与する。
【００３０】
ＡＢＴ７０〜７２は、各処理回路８０〜８９とコントローラ回路６０，６１との間の調停を行なう。ＡＢＴ７０〜７２は、入力側で複数の処理回路８０〜８９とそれぞれ接続し、出力側でコントローラ回路６０，６１と接続することで、各処理回路８０〜８９が実行する処理を調停し、この調停結果に応じて各処理回路８０〜８９をコントローラ回路６０，６１に接続する。ここで、調停とは、排他制御を意味し、例えば、複数の処理回路が同じデータに対してアクセスする場合に、一方の処理回路に優先的に処理を実行させ、この処理回路の処理が終了した時点で、他の処理回路に対してデータのアクセスを許可する制御である。
【００３１】
また、ＡＢＴ７０〜７２は、各処理回路８０〜８９が処理対象とするデータが記憶されたＲＡＭ９２，９３のアドレスを特定し、調停後の処理回路８０〜８９を特定したアドレスにアクセスさせる。具体的には、ＡＢＴ７０〜７２は、例えば、アドレスデコーダを備え、各処理回路８０〜８９が指定するアドレスを受けて、このアドレスを有するＲＡＭ９２，９３に接続されたコントローラ回路６０，６１にチップセレクト信号を出力する。コントローラ回路６０，６１は、チップセレクト信号を受信すると、調停により接続される処理回路８０〜８９との間でデータの送受信を行なう。
【００３２】
１．３．本発明の作用：
以下に、制御部９０が各ＲＡＭ９２，９３を利用して、被印刷媒体に印刷処理を行なう処理を説明する。図３は、印刷装置１００が実行する印刷処理を説明するためのフローチャートである。なお、この印刷処理では、各処理回路８０〜８９により実行される処理は逐次的であるものの、制御部９０が処理途中のデータをＲＡＭ９２，９３のどちらかに振り分けることで、各処理を効率的に実現する過程を説明する。
【００３３】
制御部９０は、入力Ｉ／Ｆ９４を介して印刷対象データを受信すると、ＲＡＭ９２に印刷対象データを記憶する（ステップＳ１１０）。このとき、ＣＰＵ８０は、設定されたアドレスマップを参照して、ＡＢＴ７０に対して印刷対象データをＲＡＭ９２の所定アドレスに記憶するよう要求する。なお、上記したようにアドレスマップは、印刷装置１００の起動時に第１〜第７の補正回路８２〜８８も記憶しており、以後、第１〜第７の補正回路８２〜８８もこのアドレスマップに従ってアドレスを指定するものとする。
【００３４】
図４は、ＡＢＴ７０により実行される処理を説明するためのフローチャートである。まず、ＡＢＴ７０は、ＣＰＵ８０から印刷対象データを記憶する要求命令を受けると（ステップＳ２００）、ＣＰＵ８０から指定されたアドレスを有するＲＡＭと接続されたコントローラ回路を特定する（ステップＳ２１０）。ここで、ＣＰＵ８０は、ＲＡＭ９２の特定アドレスを指定するため、ＡＢＴ７０は、ＲＡＭ９２と接続するコントローラ回路６０に対してチップセレクト信号を出力する。
【００３５】
次に、ＡＢＴ７０は、ＣＰＵ８０のコントローラ回路６０に対する接続順序の調停を行う（ステップＳ２２０）。ここでは、ＡＢＴ７０に接続された各処理回路の内、ＣＰＵ８０の優先順序が最も高いものとする。
【００３６】
ＡＢＴ７０は、ＣＰＵ８０をコントローラ回路６０に接続させる（ステップＳ２３０）。そのため、ＣＰＵ８０は、コントローラ回路６０を介して印刷対象データをＲＡＭ９２の指定アドレスに記憶させる。なお、ＡＢＴ７１及びＡＢＴ７２は、第１〜第８の補正回路が実行する処理において図４に示すフローと同様の処理を実行する。そのため、各ステップでのＡＢＴ７１及びＡＢＴ７２の処理の説明は省略する。
【００３７】
ＣＰＵ８０は、ＲＡＭ９２に格納された印刷対象データを読み出す（ステップＳ１２０）。ＣＰＵ８０は、ＡＢＴ７０を介して読み出した印刷対象データを、第１の補正回路８２に出力する。以後、印刷データを生成する処理として、第１〜第７の補正回路８２〜８８は、ＲＡＭ９２，９３に格納された印刷対象データにアクセスしつつ、この印刷対象データに対して補正処理を行なう（ステップＳ１３０）。
【００３８】
図５は、第１〜第７の補正回路８２〜８８が実行する処理を説明するためのフローチャートである。なお、この図５は、図４におけるステップＳ１３０により第１〜第７の補正回路８２〜８８が実行する処理である。第１の補正回路８２は、印刷対象データに対して画像補正やライン補正を実行する（ステップＳ１３１）。このとき、第１の補正回路８２は、補正した印刷対象データをＡＢＴ７１を介してＲＡＭ９３に記憶させる。具体的には、第１の補正回路８２は、ＡＢＴ７１に対して、印刷対象データを記憶するためのアドレス信号及び要求命令を出力する。ＡＢＴ７１は、アドレス信号及び要求信号を受信すると、図４に示す処理に従って、第１の補正回路８２をコントローラ回路６１に接続させる。
【００３９】
第２の補正回路８３は、アドレスマップに従って、ＲＡＭ９３に記憶された印刷対象データを読み出し、この印刷対象データに拡大・縮小処理、及び色調整を実行する（ステップＳ１３２）。このとき、第２の補正回路８３は、ＡＢＴ７１に対して印刷対象データの読み出しを要求する。また、第２の補正回路８３は、補正した印刷対象データをＲＡＭ９２に記憶するために、ＡＢＴ７１に対して印刷対象データの記憶を要求する。
【００４０】
第３の補正回路８４は、アドレスマップに従って、ＲＡＭ９２に格納された印刷対象データを読み出し、モアレ除去や色変換処理を実行する（ステップＳ１３３）。このとき、第３の補正回路８４は、ＡＢＴ７１に対して印刷対象データの読み出しを要求する。また、第３の補正回路８４は、補正した印刷対象データをＲＡＭ９３に記憶するために、ＡＢＴ７１に対して印刷対象データの記憶を要求する。
【００４１】
第４の補正回路８５は、アドレスマップに従って、ＲＡＭ９３に格納された印刷対象データを読み出し、圧縮処理を実行する（ステップＳ１３４）。このとき、第４の補正回路８５は、ＡＢＴ７１に対して印刷対象データの読み出しを要求する。また、第４の補正回路８５は、補正した印刷対象データをＲＡＭ９２に記憶するため、ＡＢＴ７１に対して印刷対象データの記憶を要求する。
【００４２】
第５の補正回路８６は、アドレスマップに従って、ＲＡＭ９２に格納された印刷対象データを読み出し、解凍処理を実行する（ステップＳ１３５）。このとき、第５の補正回路８６は、ＡＢＴ７１に対して印刷対象データの読み出しを要求する。また、第５の補正回路８６は、補正した印刷対象データをＲＡＭ９３に記憶するため、ＡＢＴ７１に対して印刷対象データの記憶を要求する。
【００４３】
第６の補正回路８７は、アドレスマップに従って、ＲＡＭ９３に格納された印刷対象データを読み出し、データ調整を実行する（ステップＳ１３６）。このとき、第６の補正回路８７は、ＡＢＴ７１に対して印刷対象データの読み出しを要求する。また、第６の補正回路８７は、補正した印刷対象データをＲＡＭ９２に記憶するため、ＡＢＴ７１に対して印刷対象データの記憶を要求する。
【００４４】
第７の補正回路８８は、アドレスマップに従って、ＲＡＭ９２に格納された印刷対象データを読み出し、画質向上を目的とした画像処理を実行し、印刷データに変換する（ステップＳ１３７）。そのため、第７の補正回路８８は、ＡＢＴ７１に対して印刷対象データの読み出しを要求する。また、第７の補正回路８７は、生成した印刷データをＲＡＭ９３に記憶するため、ＡＢＴ７１に対して印刷対象データの記憶を要求する。以上、第１〜第７の補正回路８２〜８８が実行する処理を説明した。
【００４５】
その後、ＣＰＵ８０は、ＲＡＭ９３に記憶された印刷データをＡＢＴ７０及びコントローラ回路６０を介して読み出し、Ｉ／Ｏコントローラ８１に出力する（ステップＳ１４０）。そのため、Ｉ／Ｏコントローラ８１は、この印刷データをプリンタエンジン９１に出力する。
【００４６】
プリンタエンジン９１は、印刷データをアナログ／デジタル変換して駆動信号を生成し、この駆動信号を用いて用紙等の被印刷媒体に対して印刷処理を施す（ステップＳ１５０）。以上、本発明に係る第１の実施形態を説明した。
【００４７】
２．第２の実施形態：
以下、第２実施形態として、制御部９０がＲＡＭ９２，９３に並列にアクセスを行うことで所定の処理を行なう手法を説明する。図６は、第２実施形態に係る制御部９０の処理を説明するためのフローチャートである。図６では、一例として、第１〜第７の補正回路８２〜８８における印刷データの生成に加えて、ＡＢＴ７２に接続された第８の補正回路８９が印刷対データからサムネールデータを生成する過程を説明する。
【００４８】
制御部９０は、入力Ｉ／Ｆ９４を介して印刷対象データを受信すると、ＲＡＭ９２及び９３に印刷対象データを記憶する（ステップＳ３００）。ＣＰＵ８０は、設定されたアドレスマップを参照して、印刷対象データをＲＡＭ９２，９３の所定アドレスに記憶する。
【００４９】
ＣＰＵ８０は、第８の補正回路８９に、ＲＡＭ９３に格納された印刷対象データをＡＢＴ７２及びコントローラ回路６１を介して読み出させる（ステップＳ３１０）。このとき、第８の補正回路８９は、コントローラ回路６１を介してＲＡＭ９３に記憶された印刷対象データにアクセスする。また、第８の補正回路８９は、読み出した印刷対象データの画素数を変換させて所定サイズのサムネールデータを生成する（ステップＳ３３０）。
【００５０】
ＣＰＵ８０は、ＲＡＭ９２に格納された印刷対象データをＡＢＴ７０及びコントローラ回路６０を介して読み出し、印刷データを生成するために印刷対象データを第１の補正回路８２に出力する（ステップＳ３２０）。このとき、ＣＰＵ８０は、コントローラ回路６０を介してＲＡＭ９２に記憶された印刷対象データにアクセスする。そのため、ＣＰＵ８０と第８の補正回路８９とは、互いのアクセスが干渉しない。
【００５１】
第１〜第７の補正回路８２は、印刷対象データをもとに印刷データを生成する（ステップＳ３４０）。
【００５２】
第８の補正回路８９は、ステップＳ３３０で生成したサムネールデータをＩ／Ｏコントローラ８１を介して出力する（ステップＳ３５０）。そのため、Ｉ／Ｏコントローラ８１は、このサムネールデータを、ＡＢＴ７０及びコントローラ回路６１図示しない表示部に出力し、表示させる。
【００５３】
また、第１の実施形態と同様に、第２〜第７の補正回路８３〜８８がＲＡＭ９２，９３にアクセスしつつ、印刷対象データから印刷データを生成した後、第７の補正回路８８は、生成した印刷データをＩ／Ｏコントローラ８１を介してプリンタエンジン９１に出力する（ステップＳ３６０）。
【００５４】
上記第１〜第７の補正回路８２〜８８及び第８の補正回路８９による処理は、別々の処理回路が別々のＲＡＭ９２，９３に対してそれぞれ個別のチャンネル９５，９６を介してアクセスを行っている。そのため、制御部９０における印刷対象データに対する並列処理が実現され、制御部９０全体で処理に要する時間を短縮させることができる。以上、第２の実施形態を説明した。
【００５５】
３．第３の実施形態：
以下、第３の実施形態として、印刷装置１００が省電力モードに移行した場合、制御部９０が、ＲＡＭ９２，９３のいずれかをセルフリフレッシュ状態とすることで、電力消費を低減させる機能を説明する。このとき、ＣＰＵ８０は、アドレスマップを省電力モードに変更することで、駆動を停止させないＲＡＭ９２，９３のいずれかを用いて所定の機能を継続することが可能となる。
【００５６】
図７は、省電力モード時の制御部９０における処理を説明するためのフローチャートである。図７で実行される処理は、印刷装置１００が省電力モードに移行した際に実行され、ＲＡＭ９３をセルフリフレッシュモードに移行させるものである。
【００５７】
例えば、ユーザからの操作入力、又は所定の条件により、印刷装置１００が省電力モードに移行すると、ＣＰＵ８０は、アドレスマップを省電力モードに対応したものに変更する（ステップＳ４００）。省電力モードに対応するアドレスマップでは、各処理回路８０〜８９が処理の際、アクセスを行うアドレスがＲＡＭ９２に限定される。
【００５８】
ＣＰＵ８０は、ＲＡＭ９３に所定のデータが記憶されている場合は、このデータをＲＡＭ９２の所定アドレスに移動させる（ステップＳ４１０）。また、ＣＰＵ８０は、ＲＡＭ９３をセルフリフレッシュモードに移行させる（ステップＳ４２０）。
【００５９】
ＣＰＵ８０は、他の処理回路に対しても、変更後のアドレスマップを参酌するよう制御する（ステップＳ４３０）。以後、制御部９０の各処理回路は、省電力モードを解除する条件が満たされるまで、変更後のアドレスマップを用いて処理を行なう（ステップＳ４３０，Ｓ４４０）。そのため、各処理回路８０〜８９は、ＡＢＴ７０〜７２を通じてコントローラ回路６０とのみ接続することとなる。
【００６０】
ここで、ユーザからの走査入力等により、省電力モードが解除されると（ステップＳ４４０）、ＣＰＵ８０は、ＲＡＭ９３をセルフリフレッシュモードから解除し（ステップＳ４５０）、ステップＳ４１０でＲＡＭ９２に記憶したデータをＲＡＭ９３の所定アドレスに再度記憶する（ステップＳ４６０）。更に、ＣＰＵ８０は、アドレスマップを通常のものに変更する（ステップＳ４７０）。以後、印刷装置１００は、通常の処理を実行する。以上、第３の実施形態を説明した。
【００６１】
４．その他の実施形態：
本発明は、様々な実施形態が存在する。
ＲＡＭ９２，９３は、ＤＩＭＭにより構成する以外にも、ＲＡＭ９２，９３のどちらかをオンボード実装としてもよい。ＲＡＭ９２，９３をオンボード実装とすれば、印刷装置１００のコストを低減することができる。また、ＲＡＭ９２，９３のどちらかをＤＩＭＭとし、オプションメモリーとすることで、システム全体でのＲＡＭの容量を可変とすることができる。更に、ＲＡＭの個数は、上記した２つに限定されず、システム構成により適宜変更可能である。
【００６２】
なお、本発明は上記実施例に限られるものでないことは言うまでもない。即ち、上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること、上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること、上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること、は本発明の一実施例として開示されるものである。
【符号の説明】
【００６３】
６０，６１…コントローラ回路、７０，７１，７２…ＡＢＴ、８０…ＣＰＵ、８１…Ｉ／Ｏコントローラ、８２…第１の補正回路、８３…第２の補正回路、８４…第３の補正回路、８５…第４の補正回路、８６…第５の補正回路、８７…第６の補正回路、８８…第７の補正回路、８９…第８の補正回路、９０…制御部、９１…プリンタエンジン、９２，９３…ＲＡＭ、９４…入力Ｉ／Ｆ、９５，９６…チャンネル、１００…印刷装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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