(57)【要約】【課題】パイプライン方式のデータ処理を高速化する。【解決手段】パイプライン方式の処理を行うデータ処理装置において、ＹＣ処理部は、シーケンサからの開始信号に基づいてデータを入力して、第１のデータ処理を開始し、第１のデータ処理が完了すると、シーケンサに第１のデータ処理の完了を示す信号を出力する。ＹＣ処理部の後段に接続されているＮＲ処理部は、シーケンサの開始信号に基づいて第１のデータ処理後のデータを入力して、第２のデータ処理を開始し、第２のデータ処理が完了すると、シーケンサに第２のデータ処理の完了を示す信号を出力する。シーケンサは、ＹＣ処理部から第１のデータ処理の完了を示す信号を受信すると、次の開始信号をＹＣ処理部に出力し、ＮＲ処理部から第２のデータ処理の完了を示す信号を受信すると、次の開始信号をＮＲ処理部に出力する。【選択図】図２
2010176606.tif 000002
【特許請求の範囲】
【請求項１】
データを処理する複数のデータ処理部にてパイプライン方式の処理を行うデータ処理装置であって、
データ処理シーケンスを制御する制御部と、
前記制御部からの開始信号に基づいてデータを入力して、第１のデータ処理を開始して、第１のデータ処理後のデータを出力するとともに、前記第１のデータ処理が完了すると、前記第１のデータ処理の完了を示す信号を前記制御部に出力する第１処理部と、
前記制御部からの開始信号に基づいて前記第１のデータ処理後のデータを入力して、第２のデータ処理を開始して、第２のデータ処理後のデータを出力するとともに、前記第２のデータ処理が完了すると、前記第２のデータ処理の完了を示す信号を前記制御部に出力する第２処理部と、
を備え、
前記制御部は、前記第１のデータ処理の完了を示す信号を前記第１処理部から受信すると、次の開始信号を前記第１処理部に出力し、前記第２のデータ処理の完了を示す信号を前記第２処理部から受信すると、次の開始信号を前記第２処理部に出力することを特徴とするデータ処理装置。
【請求項２】
前記制御部は、前記第１処理部または前記第２処理部にそれぞれ必要出力データ数を出力し、
前記第１処理部または前記第２処理部は、それぞれ第１のデータ処理または第２のデータ処理を行ったデータ数が前記必要出力データ数と一致すると、前記第１のデータ処理の完了を示す信号または前記第２のデータ処理の完了を示す信号をそれぞれ出力することを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記制御部は、必要入力データ数を前記第２処理部に出力し、
前記第２処理部は、入力するデータ数が前記必要入力データ数と一致するまでデータの入力を要求するためのデータ入力要求信号を前記第１処理部に出力し、
前記第１処理部は、前記第２処理部からのデータ入力要求信号を入力している間は、前記第２処理部へのデータを出力し、前記データ入力要求信号を入力していないときは、前記第２処理部へのデータの出力を行わないことを特徴とする請求項１または請求項２に記載のデータ処理装置。
【請求項４】
前記完了を示す信号は、割込み信号であることを特徴とする請求項１から請求項３のいずれか一項に記載のデータ処理装置。
【請求項５】
前記第１処理部および前記第２処理部の間に設けられ、前記制御部からの開始信号に基づいて前段の処理部からデータを入力して、データ処理を開始し、データ処理後のデータを後段の処理部に出力するとともに、データ処理が完了すると、データ処理の完了を示す信号を前記制御部に出力する処理部
をさらに少なくとも１つ備えることを特徴とする請求項１から請求項４のいずれか一項に記載のデータ処理装置。
【請求項６】
画像データを処理する複数の画像処理部にてパイプライン方式の処理を行う画像処理装置であって、
画像処理シーケンスを制御する制御部と、
画像データの書き込みおよび読み出しが可能なメモリと、
前記制御部からの開始信号に基づいて前記メモリから所定数の画像データの入力を開始し、入力した前記所定数の画像データの出力を完了すると、完了を示す信号を前記制御部に出力する入力ＤＭＡ部と、
前記制御部からの開始信号に基づいて、前記入力ＤＭＡ部から出力される画像データを入力して第１の画像処理を実行して、第１の画像処理後の画像データを出力し、前記第１の画像処理が完了すると、完了を示す信号を前記制御部に出力する第１の画像処理部と、
前記制御部からの開始信号に基づいて、前記第１の画像処理部から出力される画像データを入力して第２の画像処理を実行して、第２の画像処理後の画像データを出力し、前記第２の画像処理が完了すると、完了を示す信号を前記制御部に出力する第２の画像処理部と、
前記制御部からの開始信号を入力して、前記第２の画像処理部から出力される画像データを入力して前記メモリに画像データを書き込み、書き込みが完了すると、完了を示す信号を前記制御部に出力する出力ＤＭＡ部と、
を備えることを特徴とする画像処理装置。
【請求項７】
前記制御部は、前記入力ＤＭＡ部と前記第１の画像処理部と前記第２の画像処理部にそれぞれ必要出力データ数を出力し、
前記入力ＤＭＡ部、前記第１の画像処理部、および、前記第２の画像処理部は、それぞれ処理を行ったデータ数がそれぞれの必要出力データ数と一致すると、完了を示す信号を前記制御部にそれぞれ出力することを特徴とする請求項６に記載の画像処理装置。
【請求項８】
前記制御部は、前記第１の画像処理部が処理する画像データ数を示す必要入力データ数を前記第１の画像処理部に出力し、
前記第１の画像処理部は、前記入力ＤＭＡ部に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、前記入力データ数が前記必要入力データ数と一致すると、前記入力ＤＭＡ部への画像データの要求信号の出力を禁止し、
前記入力ＤＭＡ部は、前記画像データの要求信号が入力されている間は、前記第１の画像処理部に画像データを出力することを特徴とする請求項６または請求項７に記載の画像処理装置。
【請求項９】
前記制御部は、前記第２の画像処理部が処理する画像データ数を示す必要入力データ数を前記第２の画像処理部に出力し、
前記第２の画像処理部は、前記第１の画像処理部に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、前記入力データ数が前記必要入力データ数と一致すると、前記第１の画像処理部への画像データの要求信号の出力を禁止し、
前記第１の画像処理部は、前記画像データの要求信号が入力されている間は、前記第２の画像処理部に画像データを出力することを特徴とする請求項６から請求項８のいずれか一項に記載の画像処理装置。
【請求項１０】
前記制御部は、前記出力ＤＭＡ部が処理する画像データ数を示す必要入力データ数を前記出力ＤＭＡ部に出力し、
前記出力ＤＭＡ部は、前記第２の画像出力部に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、前記入力データ数が前記必要入力データ数と一致すると、前記第２の画像処理部への画像データの要求信号の出力を禁止し、
前記第２の画像処理部は、前記画像データの要求信号が入力されている間は、前記出力ＤＭＡ部に画像データを出力することを特徴とする請求項６から請求項９のいずれか一項に記載の画像処理装置。
【請求項１１】
前記完了を示す信号は、割込み信号であることを特徴とする請求項６から請求項１０のいずれか一項に記載の画像処理装置。
【請求項１２】
前記第１画像処理部および前記第２画像処理部の間に設けられ、前記制御部からの開始信号に基づいて前段の画像処理部から画像データを入力して、画像処理を開始し、画像処理後の画像データを後段の画像処理部に出力するとともに、画像処理が完了すると、画像処理の完了を示す信号を前記制御部に出力する画像処理部
をさらに少なくとも１つ備えることを特徴とする請求項６から請求項１１のいずれか一項に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン方式でのデータ処理を高速化する技術に関する。
【背景技術】
【０００２】
従来、直列に接続されている複数の処理部で処理を行うために、１フレームの画像データを、所定の大きさの領域に分割し、分割した領域ごとに、各処理部で処理を行って、次の処理部に送る、いわゆるパイプライン方式の画像処理技術が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３１２３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、１つの分割領域に対する処理を各処理部で順次行って、最後の処理部での処理が完了すると、次の分割領域のデータを最初の処理部に入力するようにしている。従って、各処理部では、１つの分割領域に対する処理が完了してから、次の分割領域に対する処理を行うまでの間に時間ロスが発生するという問題があった。
【０００５】
本発明は、パイプライン方式でのデータ処理を高速化する技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のある態様に係るデータ処理装置は、データを処理する複数のデータ処理部にてパイプライン方式の処理を行うデータ処理装置であって、データ処理シーケンスを制御する制御部と、前記制御部からの開始信号に基づいてデータを入力して、第１のデータ処理を開始して、第１のデータ処理後のデータを出力するとともに、前記第１のデータ処理が完了すると、前記第１のデータ処理の完了を示す信号を前記制御部に出力する第１処理部と、前記制御部からの開始信号に基づいて前記第１のデータ処理後のデータを入力して、第２のデータ処理を開始して、第２のデータ処理後のデータを出力するとともに、前記第２のデータ処理が完了すると、前記第２のデータ処理の完了を示す信号を前記制御部に出力する第２処理部と、を備え、前記制御部は、前記第１のデータ処理の完了を示す信号を前記第１処理部から受信すると、次の開始信号を前記第１処理部に出力し、前記第２のデータ処理の完了を示す信号を前記第２処理部から受信すると、次の開始信号を前記第２処理部に出力することを特徴とする。
【０００７】
本発明の別の態様に係る画像処理装置は、画像データを処理する複数の画像処理部にてパイプライン方式の処理を行う画像処理装置であって、画像処理シーケンスを制御する制御部と、画像データの書き込みおよび読み出しが可能なメモリと、前記制御部からの開始信号に基づいて前記メモリから所定数の画像データの入力を開始し、入力した前記所定数の画像データの出力を完了すると、完了を示す信号を前記制御部に出力する入力ＤＭＡ部と、前記制御部からの開始信号に基づいて、前記入力ＤＭＡ部から出力される画像データを入力して第１の画像処理を実行して、第１の画像処理後の画像データを出力し、前記第１の画像処理が完了すると、完了を示す信号を前記制御部に出力する第１の画像処理部と、前記制御部からの開始信号に基づいて、前記第１の画像処理部から出力される画像データを入力して第２の画像処理を実行して、第２の画像処理後の画像データを出力し、前記第２の画像処理が完了すると、完了を示す信号を前記制御部に出力する第２の画像処理部と、前記制御部からの開始信号を入力して、前記第２の画像処理部から出力される画像データを入力して前記メモリに画像データを書き込み、書き込みが完了すると、完了を示す信号を前記制御部に出力する出力ＤＭＡ部と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、パイプライン方式によるデータ処理を高速化することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態における画像処理装置のブロック構成図である。
【図２】上から順に、シーケンサ、入力ＤＭＡ、ＹＣ処理部、ＮＲ処理部、および、出力ＤＭＡの処理タイミングを示すタイムチャートである。
【図３】シーケンサによって行われる処理の詳細な内容を示す図である。
【図４】ＹＣ処理部およびＮＲ処理部の内部の詳細な構成を示すブロック図である。
【図５】画像データの要求信号が後段の処理部から入力されない場合のデータ処理タイミングを示す図である。
【発明を実施するための形態】
【００１０】
以下では、本発明を画像処理装置に適用した実施の形態について説明する。
【００１１】
図１は、一実施の形態における画像処理装置のブロック構成図である。一実施の形態における画像処理装置は、入力ＤＭＡ部１、ＹＣ処理部２、ＮＲ処理部３、出力ＤＭＡ部４、ＤＭＡバス５、ＤＲＡＭ６、および、シーケンサ１０を備える。この画像処理装置は、例えば、デジタルカメラ等の電子的撮像装置に搭載されて用いられる。
【００１２】
ＤＲＡＭ６には、電子的撮像装置に搭載されているＣＣＤ等の撮像素子から出力された撮像信号に対して、所定のプリプロセス処理が行われたデータ（以下、画像データと呼ぶ）が格納されている。一実施の形態における画像処理装置では、１フレームの画像データを短冊状に複数の小さなブロック画像データ（以下、ブロックラインと呼ぶ）に分割し、各ブロックラインごとに、処理を行う。
【００１３】
図１に示すように、入力ＤＭＡ部１、ＹＣ処理部２、ＮＲ処理部３、出力ＤＭＡ部４は直列に接続されており、各部１〜４は、各ブロックラインごとに順次処理を行う、いわゆるパイプライン方式のデータ処理を行う。画像データを複数のブロックラインに分割して、パイプライン方式のデータ処理を行うことにより、転送データ量を低減するとともに、処理を高速化することができる。シーケンサ１０は、各処理部１〜４のデータ処理シーケンスを制御する。
【００１４】
各部の動作を、図２および図３を用いて説明する。
【００１５】
図２は、上から順に、シーケンサ１０、入力ＤＭＡ部１、ＹＣ処理部２、ＮＲ処理部３、および、出力ＤＭＡ部４の処理タイミングを示すタイムチャートである。ただし、シーケンサ１０の処理２１〜２５の詳細については、図３に示す。
【００１６】
１フレームの画像データの処理を開始するため、まず初めに、シーケンサ１０は、処理２１を行う。シーケンサ１０によって行われる処理２１の詳細な内容について、図３を参照しながら説明する。シーケンサ１０は、まず、入力ＤＭＡ部１、ＹＣ処理部２、ＮＲ処理部３、出力ＤＭＡ部４に対して、各々の画像処理に必要とするパラメータ、各処理部の必要出力データ数、および、各処理部の必要入力データ数等を、各処理部１〜４のレジスタに設定する処理を行う（処理２１１）。ただし、必要出力データ数は、各処理部１〜３のレジスタにそれぞれ設定され、必要入力データ数は、各処理部２〜４のレジスタにそれぞれ設定される。必要出力データ数は、各処理部１〜３の処理内容に応じて、また、必要入力データ数は、各処理部２〜４の処理内容に応じて、それぞれ決まっている。
【００１７】
続いて、シーケンサ１０は、各処理部１〜４をリセットした後、リセットを解除する処理を行う（処理２１２）。各処理部１〜４のリセットが行われることにより、各処理部１〜４の内部における未処理データは、入力されなかったものとして扱われる。最後に、シーケンサ１０は、入力ＤＭＡ開始トリガ信号を入力ＤＭＡ部１に出力するとともに、出力ＤＭＡ開始トリガ信号を出力ＤＭＡ部４に出力する（処理２１３）。
【００１８】
図２に示すように、入力ＤＭＡ部１は、シーケンサ１０からの入力ＤＭＡ開始トリガ信号に基づいて、入力ＤＭＡ（Direct Memory Access）を開始する。これにより、ＤＲＡＭ６から、ＤＭＡバス５を介して、１ブロックラインのデータが入力ＤＭＡ部１に入力される。入力ＤＭＡ部１に入力されたブロックラインは、ＹＣ処理部２からのデータ要求信号に応じて、ＹＣ処理部２に出力される。
【００１９】
図４は、ＹＣ処理部２およびＮＲ処理部３の内部の詳細な構成を示すブロック図である。ＹＣ処理部２およびＮＲ処理部３はそれぞれ、カウンタ５１、比較器５２、アンド回路５３、入力バッファ５４、フィルタ演算部５５、カウンタ５６、および、比較器５７を備える。１ブロックラインのデータは、さらに小さい領域のデータに分割されて、各処理部１〜４で処理される。カウンタ５１は、前段の処理部から入力された小さい領域のデータ数をカウントし、カウント値を比較器５２に出力する。前段の処理部とは、ＹＣ処理部２の場合、入力ＤＭＡ部１であり、ＮＲ処理部３の場合、ＹＣ処理部２である。
【００２０】
比較器５２は、シーケンサ１０によってレジスタに設定された必要入力データ数と、カウンタ５１から入力されたカウント値とを比較し、比較結果をアンド回路５３に出力する。
【００２１】
入力バッファ５４には、分割された小さい領域のデータが前段の処理部から順次入力される。アンド回路５３は、カウンタ値が必要入力データ数より少ないことを示す比較結果と、入力バッファ５４に所定容量の空きがあることを示す信号が入力されると、前段の処理部にデータ要求信号を出力する。また、アンド回路５３は、カウンタ値が必要入力データ数と一致すると、前段の処理部へのデータ要求信号の出力を停止（禁止）する。この後、シーケンサ１０によって、リセットが行われ、そのリセットが解除されると、データ要求信号の出力が再開される。
【００２２】
フィルタ演算部５５は、入力バッファ５４に一時的に格納されたデータを読み出して、フィルタ演算処理を行う。ＹＣ処理部２の場合、Ｙ（輝度）信号とＣ（色）信号を生成する処理を行い、ＮＲ処理部３の場合、ノイズを低減する処理を行う。フィルタ演算処理後のデータは、後段の処理部からのデータ要求信号に応じて、後段の処理部に出力される。後段の処理部とは、ＹＣ処理部２の場合、ＮＲ処理部３であり、ＮＲ処理部３の場合、出力ＤＭＡ部４である。
【００２３】
カウンタ５６は、フィルタ演算部５５でフィルタ演算処理が行われたデータの数をカウントし、カウント値を比較器５７に出力する。比較器５７は、シーケンサ１０によってレジスタに設定された必要出力データ数と、カウンタ５６から入力されたカウント値とを比較し、カウント値が出力データ数と等しくなると、完了割込み信号をシーケンサ１０に出力する。
【００２４】
入力ＤＭＡ部１は、図４に示すカウンタ５６および比較器５７を少なくとも備え、出力データのカウント値がシーケンサ１０によってレジスタに設定された必要出力データ数と等しくなると、完了割込み信号をシーケンサ１０に出力する。
【００２５】
出力ＤＭＡ部４は、図４に示すカウンタ５１、比較器５２、および、アンド回路５３を少なくとも備え、入力されたデータのカウント値がシーケンサ１０によってレジスタに設定された必要入力データ数と等しくなると、ＮＲ処理部３へのデータ要求を停止（禁止）する。この後、シーケンサ１０によって、リセットが行われ、そのリセットが解除されると、データ要求信号の出力が再開される。
【００２６】
図２に戻って説明を続ける。入力ＤＭＡ部１は、シーケンサ１０からの入力ＤＭＡ開始トリガ信号に基づいて、入力ＤＭＡ（Direct Memory Access）を開始する。これにより、ＤＲＡＭ６から、ＤＭＡバス５を介して、１ブロックラインが入力ＤＭＡ部１に入力される（処理２６）。入力ＤＭＡ部１に入力されたブロックラインは、ＹＣ処理部２からのデータ要求信号に応じて、ＹＣ処理部２に出力される（処理２７）。また、入力ＤＭＡ部１は、上述したように、レジスタに設定された必要出力データ数と、カウンタでカウントされる実際の出力データ数とが等しくなると、完了割込み信号をシーケンサ１０に出力する。シーケンサ１０は、この完了割込み信号に基づいて、処理２２を開始する。
【００２７】
シーケンサ１０によって行われる処理２２の詳細な内容を、図３を参照しながら説明する。シーケンサ１０は、入力ＤＭＡ部１に対して、入力ＤＭＡ部１の必要出力データ数等を、入力ＤＭＡ部１のレジスタに設定する（処理２２１）。続いて、シーケンサ１０は、入力ＤＭＡ部１をリセットした後、リセットを解除し（処理２２２）、入力ＤＭＡ開始トリガ信号を入力ＤＭＡ部１に出力する（処理２２３）。
【００２８】
図２に戻って説明を続ける。入力ＤＭＡ部１は、シーケンサ１０からの入力ＤＭＡ開始トリガ信号に基づいて、入力ＤＭＡを開始する。これにより、ＤＲＡＭ６から、ＤＭＡバス５を介して、次の１ブロックラインが入力ＤＭＡ部１に入力される（処理２８）。入力ＤＭＡ部１に入力されたブロックラインは、ＹＣ処理部２からのデータ要求信号に応じて、ＹＣ処理部２に出力される（処理２９）。以後、同様の処理が繰り返し行われる。
【００２９】
ＹＣ処理部２は、入力ＤＭＡ部１からのデータ出力（処理２７）に応じて、入力ＤＭＡ部１からデータを入力し（処理３０）、入力したデータに対して、上述したＹ信号およびＣ信号を生成する処理を行った後、ＮＲ処理部３からのデータ要求信号に応じて、処理後のデータをＮＲ処理部３に出力する（処理３１）。また、ＹＣ処理部２は、上述したように、レジスタに設定された必要出力データ数と、カウンタでカウントされる実際の出力データ数とが等しくなると、完了割込み信号をシーケンサ１０に出力する。シーケンサ１０は、この完了割込み信号に基づいて、処理２３を開始する。
【００３０】
シーケンサ１０によって行われる処理２３の詳細な内容を、図３を参照しながら説明する。シーケンサ１０は、ＹＣ処理部２に対して、ＹＣ処理部２の必要入力データ数、および、必要出力データ数等をＹＣ処理部２のレジスタに設定する（処理２３１）。続いて、シーケンサ１０は、ＹＣ処理部２をリセットした後、リセットを解除する（処理２３２）。
【００３１】
図２に戻って説明を続ける。ＹＣ処理部２のリセットが解除されると、前段の入力ＤＭＡ部１へのデータ要求信号の出力が再開される。ＹＣ処理部２は、入力ＤＭＡ部１からのデータ出力（処理２９）に応じて、入力ＤＭＡ部１からデータを入力する（処理３２）。そして、入力したデータに対して、Ｙ信号およびＣ信号を生成する処理を行った後、ＮＲ処理部３からのデータ要求信号に応じて、処理後のデータをＮＲ処理部３に出力する（処理３３）。以後、同様の処理が繰り返し行われる。
【００３２】
ＮＲ処理部３は、ＹＣ処理部２からのデータ出力（処理３１）に応じて、ＹＣ処理部２からデータを入力し（処理３４）、入力したデータに対して、ノイズ低減処理を行った後、出力ＤＭＡ部４からのデータ要求信号に応じて、処理後のデータを出力ＤＭＡ部４に出力する（処理３５）。また、ＮＲ処理部３は、上述したように、レジスタに設定された必要出力データ数と、カウンタでカウントされる実際の出力データ数とが等しくなると、完了割込み信号をシーケンサ１０に出力する。シーケンサ１０は、この完了割込み信号に基づいて、処理２４を開始する。
【００３３】
シーケンサ１０によって行われる処理２４の詳細な内容を、図３を参照しながら説明する。シーケンサ１０は、ＮＲ処理部３に対して、ＮＲ処理部３の必要入力データ数、および、必要出力データ数等をＮＲ処理部３のレジスタに設定する（処理２４１）。続いて、シーケンサ１０は、ＮＲ処理部３をリセットした後、リセットを解除する（処理２４２）。
【００３４】
図２に戻って説明を続ける。ＮＲ処理部３のリセットが解除されると、前段のＹＣ処理部２へのデータ要求信号の出力が再開される。ＮＲ処理部３は、ＹＣ処理部２からのデータ出力（処理３３）に応じて、ＹＣ処理部２からデータを入力する（処理３６）。そして、入力したデータに対してノイズ低減処理を行った後、出力ＤＭＡ部４からのデータ要求信号に応じて、処理後のデータを出力ＤＭＡ部４に出力する（処理３７）。以後、同様の処理が繰り返し行われる。
【００３５】
出力ＤＭＡ部４は、ＮＲ処理部３からのデータ出力（処理３５）に応じて、ＮＲ処理部３からデータを入力し（処理３８）、出力ＤＭＡを開始する（処理３９）。すなわち、ＤＭＡバス５を介して、データを順次、ＤＲＡＭ６に格納する。また、出力ＤＭＡ部４は、入力されたデータの出力ＤＭＡが完了すると、完了割込み信号をシーケンサ１０に出力する。シーケンサ１０は、この完了割込み信号に基づいて、処理２５を開始する。
【００３６】
シーケンサ１０によって行われる処理２５の詳細な内容を、図３を参照しながら説明する。シーケンサ１０は、出力ＤＭＡ部４に対して、出力ＤＭＡ部４の必要入力データ数等を、出力ＤＭＡ部４のレジスタに設定する（処理２５１）。続いて、シーケンサ１０は、出力ＤＭＡ部４をリセットした後、リセットを解除し（処理２５２）、出力ＤＭＡ開始トリガ信号を出力ＤＭＡ部４に出力する（処理２５３）。
【００３７】
図２に戻って説明を続ける。出力ＤＭＡ部４のリセットが解除されると、前段のＮＲ処理部３へのデータ要求信号の出力が再開される。出力ＤＭＡ部４は、ＮＲ処理部３からのデータ出力（処理３７）に応じて、ＮＲ処理部３からデータを入力し（処理４０）、出力ＤＭＡを開始する（処理４１）。以後、同様の処理が繰り返し行われる。
【００３８】
なお、図２に示す例では、シーケンサ１０によって、出力ＤＭＡ部４のリセットが解除されて、出力ＤＭＡ部４からＮＲ処理部３へのデータ要求信号が出力されても、ＮＲ処理部３でノイズ低減処理が完了していないため、ＮＲ処理部３から直ちにデータ出力が開始されない。すなわち、出力ＤＭＡ部４がデータ要求信号を出力してから、データ入力が行われるまでに、データ入力が行われない期間４２が存在している。
【００３９】
一実施の形態における画像処理装置によれば、画像データを処理する複数の画像処理部にてパイプライン方式の処理を行う画像処理装置において、画像処理シーケンスを制御するシーケンサ（制御部）１０と、画像データの書き込みおよび読み出しが可能なＤＲＡＭ（メモリ）６と、シーケンサ１０の開始信号に基づいてＤＲＡＭ６から所定数の画像データの入力を開始し、入力した所定数の画像データの出力を完了すると、シーケンサ１０に完了を示す信号を出力する入力ＤＭＡ部１と、シーケンサ１０からの開始信号に基づいて、入力ＤＭＡ部１から出力される画像データを入力して第１の画像処理（ＹＣ信号生成処理）を実行して、第１の画像処理後の画像データを出力し、第１の画像処理が完了すると、完了を示す信号をシーケンサ１０に出力するＹＣ処理部（第１の画像処理部）２と、シーケンサ１０からの開始信号に基づいて、ＹＣ処理部２から出力される画像データを入力して第２の画像処理（ノイズ低減処理）を実行して、第２の画像処理後の画像データを出力し、第２の画像処理が完了すると、完了を示す信号をシーケンサ１０に出力するＮＲ処理部（第２の画像処理部）３と、シーケンサ１０からの開始信号を入力して、ＮＲ処理部３から出力される画像データを入力してＤＲＡＭ６に画像データを書き込み、書き込みが完了すると、完了を示す信号をシーケンサ１０に出力する出力ＤＭＡ部４とを備える。このような構成により、ＹＣ処理部２およびＮＲ処理部３がそれぞれ独立して、データ処理を行うことができるので、例えば、ＹＣ処理部２は、ＮＲ処理部３においてノイズ低減処理が完了するのを待たずに、次のデータを入力して、ＹＣ信号生成処理を開始することができる。すなわち、パイプライン方式の画像処理を高速化することができる。
【００４０】
シーケンサ１０は、入力ＤＭＡ部１とＹＣ処理部２とＮＲ処理部３にそれぞれ必要出力データ数を出力し、入力ＤＭＡ部１、ＹＣ処理部２、および、ＮＲ処理部３は、それぞれ処理を行ったデータ数がそれぞれの必要出力データ数と一致すると、完了を示す信号をシーケンサ１０にそれぞれ出力する。これにより、シーケンサ１０は、各処理部１〜３のデータ完了のタイミングを正確に把握するとともに、完了を示す信号に基づいて、次の処理を開始するための開始信号を各処理部１〜３に出力することができる。
【００４１】
特に、一実施の形態における画像処理装置では、シーケンサ１０は、ＹＣ処理部２が処理する画像データ数を示す必要入力データ数をＹＣ処理部２に出力し、ＹＣ処理部２は、入力ＤＭＡ部１に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、入力データ数が必要入力データ数と一致すると、入力ＤＭＡ部１への画像データの要求信号の出力を禁止し、入力ＤＭＡ部１は、画像データの要求信号が入力されている間は、ＹＣ処理部２に画像データを出力する。
【００４２】
同様に、シーケンサ１０は、ＮＲ処理部３が処理する画像データ数を示す必要入力データ数をＮＲ処理部３に出力し、ＮＲ処理部３は、ＹＣ処理部２に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、入力データ数が必要入力データ数と一致すると、ＹＣ処理部２への画像データの要求信号の出力を禁止し、ＹＣ処理部２は、画像データの要求信号が入力されている間は、ＮＲ処理部３に画像データを出力する。
【００４３】
さらに、シーケンサ１０は、出力ＤＭＡ部４が処理する画像データ数を示す必要入力データ数を出力ＤＭＡ部４に出力し、出力ＤＭＡ部４は、ＮＲ処理部３に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、入力データ数が必要入力データ数と一致すると、ＮＲ処理部３への画像データの要求信号の出力を禁止し、ＮＲ処理部３は、画像データの要求信号が入力されている間は、出力ＤＭＡ部４に画像データを出力する。
【００４４】
これらの構成により、各処理部１〜３は、後段の処理部から画像データの要求信号が入力されない限り、後段の処理部にデータを出力することはない。このことを、図５を用いて説明する。
【００４５】
図５は、画像データの要求信号が後段の処理部から入力されない場合のデータ処理タイミングを示す図である。この例によると、各処理部は、データ処理が完了すると、データ処理後のデータを後段の処理部に出力する。この場合、データ処理完了タイミングによっては、データ処理が完了する前に、前段の処理部から次のデータが入力される場合がある。すなわち、前段の処理部から次のデータが入力された後に、シーケンサ１０によるリセットが行われる（符号６０参照）。データの入力途中にリセットが行われると、入力されたデータは消えて入力されなかったことになり、そのデータは正しく処理されなくなる。
【００４６】
しかしながら、一実施の形態における画像処理装置によれば、入力データ数が必要入力データ数と一致すると、前段への画像データの要求信号の出力を禁止するので、データ処理が完了して、シーケンサ１０によるリセットのオン／オフが行われるまでは、次のデータが入力されることはない。すなわち、データの入力途中にリセットが行われるのを防ぐことができる。
【００４７】
本発明は、上述した一実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。例えば、上述した説明では、処理対象のデータを画像データとしたが、画像データに限定されることはない。すなわち、本発明は、画像処理装置だけでなく、データを処理する複数のデータ処理部でパイプライン方式の処理を行うデータ処理装置にも適用することができる。
【００４８】
図１では、入力ＤＭＡ部１と出力ＤＭＡ部４との間に、２つの処理部２，３を設けた構成としたが、３つ以上の処理部を設けた構成としてもよい。入力ＤＭＡ部１および出力ＤＭＡ部４の間に設けた処理部の構成は、図４に示すＹＣ処理部２およびＮＲ処理部３の構成と同じであり、その動作も、フィルタ演算部５５内部で行われる処理を除いて同じである。
【符号の説明】
【００４９】
１…入力ＤＭＡ部
２…ＹＣ処理部
３…ＮＲ処理部
４…出力ＤＭＡ部
５…ＤＭＡバス
６…ＤＲＡＭ
１０…シーケンサ
【図１】
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【図３】
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【図４】
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【図２】
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【図５】
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