(57)【要約】【課題】同一導電型のトランジスタのみを用いて構成可能な初期化信号の生成回路（初期リセット信号生成回路）を提供する。【解決手段】シフトレジスタの初期化のための初期リセット信号ＩＲＳを生成する初期リセット信号生成回路１１０は、プルアップ回路１１とプルダウン回路１２とから成る。プルアップ回路１１は、電源の投入に応じて初期リセット信号ＩＲＳを活性化させる。プルダウン回路１２は、シフトレジスタの動作を開始させるためのスタート信号ＳＴの活性化に応じて初期リセット信号ＩＲＳを非活性化する。【選択図】図６
2010181656.tif 000002
【特許請求の範囲】
【請求項１】
シフトレジスタを初期化するための初期リセット信号を生成する初期リセット信号生成回路であって、
前記シフトレジスタの動作を開始させるためのスタート信号を受ける入力端子と、
前記初期リセット信号が出力される出力端子と、
電源の投入に応じて前記初期リセット信号を活性化させるプルアップ回路と、
前記スタート信号の活性化に応じて前記初期リセット信号を非活性化するプルダウン回路とを備える
ことを特徴とする初期リセット信号生成回路。
【請求項２】
請求項１記載の初期リセット信号生成回路であって、
前記プルアップ回路は、
活性レベルの第１電源が供給される第１電源端子と、
前記第１電源端子と前記出力端子との間に接続する第１トランジスタと、
前記第１電源端子と前記第１トランジスタの制御電極との間に接続される第１容量素子とを備える
ことを特徴とする初期リセット信号生成回路。
【請求項３】
請求項２記載の初期リセット信号生成回路であって、
前記プルダウン回路は、
非活性レベルの第２電源が供給される第２電源端子と、
前記第２電源端子と前記出力端子との間に接続し、前記入力端子に接続した制御電極を有する第２トランジスタと、
前記第２電源端子と前記第１トランジスタの制御電極との間に接続し、前記入力端子に接続した制御電極を有する第３トランジスタと、
前記第１および第２電源を電源として動作し、前記第１トランジスタの制御電極を入力端とするインバータと、
前記第２電源端子と前記出力端子との間に接続し、前記インバータの出力端に接続した制御電極を有する第４トランジスタと、
前記第２電源端子と前記第１トランジスタの制御電極との間に接続し、前記インバータの出力端に接続される制御電極を有する第５トランジスタとを備える
ことを特徴とする初期リセット信号生成回路。
【請求項４】
請求項２記載の初期リセット信号生成回路であって、
前記プルダウン回路は、
非活性レベルの第２電源が供給される第２電源端子と、
前記第１電源および前記第２電源を電源として動作し、前記第１トランジスタの制御電極を入力端とするインバータと、
前記第２電源端子と前記出力端子との間に接続し、前記インバータの出力端に接続した制御電極を有する第４トランジスタと、
前記第２電源端子と前記第１トランジスタの制御電極との間に接続し、前記インバータの出力端に接続される制御電極を有する第５トランジスタと、
前記第１電源端子と前記インバータの出力端との間に接続し、前記入力端子に接続した制御電極を有する第６トランジスタとをさらに備える
ことを特徴とする初期リセット信号生成回路。
【請求項５】
請求項４記載の初期リセット信号生成回路であって、
前記プルダウン回路は、
前記第２電源端子と前記第１トランジスタの制御電極との間に接続し、前記入力端子に接続した制御電極を有する第３トランジスタをさらに備える
を備えることを特徴とする初期リセット信号生成回路。
【請求項６】
請求項３から請求項５のいずれか記載の初期リセット信号生成回路であって、
前記プルダウン回路は、
前記インバータの出力端と前記第１電源端子との間に接続し、前記インバータの出力端から前記第１電源端子への向きを順方向とする一方向性素子をさらに備える
ことを特徴とする初期リセット信号生成回路。
【請求項７】
シフトレジスタを初期化するための初期リセット信号を生成する初期リセット信号生成回路であって、
前記シフトレジスタの動作を規定するための、位相の異なる複数のクロック信号の各々を受ける複数のクロック端子と、
前記初期リセット信号が出力される出力端子と、
電源の投入に応じて前記初期リセット信号を活性化させるプルアップ回路と、
前記複数のクロック信号のいずれかの活性化に応じて前記初期リセット信号を非活性化するプルダウン回路とを備える
ことを特徴とする初期リセット信号生成回路。
【請求項８】
請求項７記載の初期リセット信号生成回路であって、
前記プルダウン回路はさらに、
前記複数のクロック信号それぞれの活性化に応じて、前記出力端子を低インピーダンスで非活性レベルにする
ことを特徴とする初期リセット信号生成回路。
【請求項９】
請求項７または請求項８記載の初期リセット信号生成回路であって、
前記プルアップ回路は、
活性レベルの第１電源が供給される第１電源端子と、
前記第１電源端子と前記出力端子との間に接続する第１トランジスタと、
前記第１電源端子と前記第１トランジスタの制御電極との間に接続される第１容量素子とを備える
ことを特徴とする初期リセット信号生成回路。
【請求項１０】
請求項９記載の初期リセット信号生成回路であって、
前記プルダウン回路は、
非活性レベルの第２電源が供給される第２電源端子と、
前記第２電源端子と前記出力端子との間に接続し、それぞれ異なる前記クロック端子に接続した制御電極を有する複数の第２トランジスタと、
前記第２電源端子と前記第１トランジスタの制御電極との間に接続し、それぞれ異なる前記クロック端子に接続した制御電極を有する複数の第３トランジスタとを備える
ことを特徴とする初期リセット信号生成回路。
【請求項１１】
請求項９記載の初期リセット信号生成回路であって、
前記プルダウン回路は、
非活性レベルの第２電源が供給される第２電源端子と、
一方の電流電極が前記出力端子との間に接続し、それぞれ異なる前記クロック端子に接続した制御電極を有する複数の第２トランジスタと、
一方の電流電極が前記第１トランジスタの制御電極との間に接続し、それぞれ異なる前記クロック端子に接続した制御電極を有する複数の第３トランジスタとを備え、
前記複数の第２トランジスタの各々において、
他方の電流電極は前記制御電極とは異なるクロック端子に接続され、
前記複数の第３トランジスタの各々において、
他方の電流電極は前記制御電極とは異なるクロック端子に接続されている
ことを特徴とする初期リセット信号生成回路。
【請求項１２】
請求項１０記載の初期リセット信号生成回路であって、
前記複数の第２トランジスタの各々において、
前記制御電極とそれに接続する前記クロック端子との間に、当該クロック端子を入力端とし当該制御電極を出力端とするインバータが介在しており、
前記複数の第３トランジスタの各々において、
前記制御電極とそれに接続する前記クロック端子との間に、当該クロック端子を入力端とし当該制御電極を出力端とするインバータが介在している
ことを特徴とする初期リセット信号生成回路。
【請求項１３】
シフトレジスタを初期化するための初期リセット信号を生成する初期リセット信号生成回路であって、
前記シフトレジスタの動作を開始させるためのスタート信号を受ける入力端子と、
前記シフトレジスタの動作を規定するための、位相の異なる複数のクロック信号の各々を受ける複数のクロック端子と、
前記初期リセット信号が出力される出力端子と、
電源の投入に応じて前記初期リセット信号を活性化させるプルアップ回路と、
前記スタート信号の活性化に応じて前記初期リセット信号を非活性化し、さらに前記複数のクロック信号それぞれの活性化に応じて前記出力端子を低インピーダンスで非活性レベルにするプルダウン回路とを備える
ことを特徴とする初期リセット信号生成回路。
【請求項１４】
請求項１３記載の初期リセット信号生成回路であって、
前記プルアップ回路は、
活性レベルの第１電源が供給される第１電源端子と、
前記第１電源端子と前記出力端子との間に接続する第１トランジスタと、
前記第１電源端子と前記第１トランジスタの制御電極との間に接続される第１容量素子とを備える
ことを特徴とする初期リセット信号生成回路。
【請求項１５】
請求項１４記載の初期リセット信号生成回路であって、
前記プルダウン回路は、
非活性レベルの第２電源が供給される第２電源端子と、
前記第２電源端子と前記出力端子との間に接続し、それぞれ異なる前記クロック端子に接続した制御電極を有する複数の第２トランジスタと、
前記第２電源端子と前記第１トランジスタの制御電極との間に接続し、それぞれ異なる前記クロック端子に接続した制御電極を有する複数の第３トランジスタと、
前記第２電源端子と前記出力端子との間に接続し、前記入力端子に接続した制御電極を有する第４トランジスタと、
前記第２電源端子と前記第１トランジスタの制御電極との間に接続し、前記入力端子に接続した制御電極を有する第５トランジスタとを備える
ことを特徴とする初期リセット信号生成回路。
【請求項１６】
請求項１４記載の初期リセット信号生成回路であって、
前記プルダウン回路は、
非活性レベルの第２電源が供給される第２電源端子と、
一方の電流電極が前記出力端子との間に接続し、それぞれ異なる前記クロック端子に接続した制御電極を有する複数の第２トランジスタと、
一方の電流電極が前記第１トランジスタの制御電極との間に接続し、それぞれ異なる前記クロック端子に接続した制御電極を有する複数の第３トランジスタと、
前記第２電源端子と前記出力端子との間に接続し、前記入力端子に接続した制御電極を有する第４トランジスタと、
前記第２電源端子と前記第１トランジスタの制御電極との間に接続し、前記入力端子に接続した制御電極を有する第５トランジスタとを備え、
前記複数の第２トランジスタの各々において、
他方の電流電極は前記制御電極とは異なるクロック端子に接続され、
前記複数の第３トランジスタの各々において、
他方の電流電極は前記制御電極とは異なるクロック端子に接続されている
ことを特徴とする初期リセット信号生成回路。
【請求項１７】
請求項１５記載の初期リセット信号生成回路であって、
前記複数の第２トランジスタの各々において、
前記制御電極とそれに接続する前記クロック端子との間に、当該クロック端子を入力端とし当該制御電極を出力端とするインバータが介在しており、
前記複数の第３トランジスタの各々において、
前記制御電極とそれに接続する前記クロック端子との間に、当該クロック端子を入力端とし当該制御電極を出力端とするインバータが介在している
ことを特徴とする初期リセット信号生成回路。
【請求項１８】
シフトレジスタを初期化するための初期リセット信号を生成する初期リセット信号生成回路であって、
前記シフトレジスタに供給される互いに相補な第１および第２制御信号をそれぞれ受ける第１および第２入力端子と、
前記初期リセット信号が出力される出力端子と、
電源の投入に応じて前記初期リセット信号を活性化させるプルアップ回路と、
前記第１または第２制御信号の活性化に応じて前記初期リセット信号を非活性化するプルダウン回路とを備える
ことを特徴とする初期リセット信号生成回路。
【請求項１９】
請求項１８記載の初期リセット信号生成回路であって、
前記プルダウン回路はさらに、
前記第１および第２制御信号それぞれの活性化に応じて、前記出力端子を低インピーダンスで非活性レベルにする
ことを特徴とする初期リセット信号生成回路。
【請求項２０】
請求項１８または請求項１９記載の初期リセット信号生成回路であって、
前記第１および第２制御信号は、
前記シフトレジスタの少なくとも１動作周期毎に交番するものである
ことを特徴とする初期リセット信号生成回路。
【請求項２１】
請求項１８から請求項２０のいずれか記載の初期リセット信号生成回路であって、
前記プルアップ回路は、
活性レベルの第１電源が供給される第１電源端子と、
前記第１電源端子と前記出力端子との間に接続する第１トランジスタと、
前記第１電源端子と前記第１トランジスタの制御電極との間に接続される第１容量素子とを備える
ことを特徴とする初期リセット信号生成回路。
【請求項２２】
請求項２１記載の初期リセット信号生成回路であって、
前記プルダウン回路は、
非活性レベルの第２電源が供給される第２電源端子と、
前記第２電源端子と前記出力端子との間に接続し、前記第１入力端子に接続した制御電極を有する複数の第２トランジスタと、
前記第２電源端子と前記第１トランジスタの制御電極との間に接続し、前記第１入力端子に接続した制御電極を有する複数の第３トランジスタと、
前記第２電源端子と前記出力端子との間に接続し、前記第２入力端子に接続した制御電極を有する複数の第４トランジスタと、
前記第２電源端子と前記第１トランジスタの制御電極との間に接続し、前記第２入力端子に接続した制御電極を有する複数の第５トランジスタとを備える
ことを特徴とする初期リセット信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査線駆動回路に関するものであり、特に、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される走査線駆動回路を初期化するための制御信号の生成回路（初期リセット信号生成回路）に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間（１Ｈ期間）の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、対応するゲート線に接続されるだけでなく、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。
【０００４】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみを用いて構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみを用いて構成されたシフトレジスタ、およびそれを搭載する表示装置が種々提案されている（例えば、下記の特許文献１−６）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３５１８８号公報
【特許文献２】特開２００６−６０２２５号公報
【特許文献３】特開２００４−１５７５０８号公報
【特許文献４】特開２００６−２４３５０号公報
【特許文献５】特開２００４−２９５１２６号公報
【特許文献６】特開２００２−１３３８９０号公報
【特許文献７】特開２００７−２５００５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の図６に、Ｐ型ＭＯＳトランジスタのみを用いて構成した従来の単位シフトレジスタの回路図が示されている。当該単位シフトレジスタの出力信号（ＯＵＴ）は、出力を活性レベル（ここではＬ（Low）レベル）にするトランジスタ（Ｔ２）（以下「プルアップトランジスタ」）を通してクロック信号（Ｃ１）が出力端子に供給されることによって活性化される。特にゲート線駆動回路に用いられる単位シフトレジスタは、出力信号を用いて大きな負荷容量となるゲート線を駆動するため、プルアップトランジスタには大きな駆動能力（電流を流す能力）が要求される。そのためプルアップトランジスタのオン抵抗は非常に低く設定される。
【０００７】
シフトレジスタの通常動作（信号のシフト動作）では、縦続接続した複数の単位シフトレジスタの出力信号が１つずつ順番に活性化されるように、各段のプルアップトランジスタは順番にオンになる。しかし、例えば電源投入直後など、回路の各ノードの電位が不定の状態では、複数の単位シフトレジスタのプルアップトランジスタがオンしている場合があり、そのときクロック信号が活性化すると、オン抵抗の低い複数のプルアップトランジスタを通して、過大な電流が流れるため好ましくない。
【０００８】
特許文献１の図６の単位シフトレジスタではその対策が図られている。即ち、当該単位シフトレジスタでは、プルアップトランジスタのゲートと非活性レベル（ここではＨ（High）レベル）の電源（ＶＤＤ）との間に、初期化信号（ＳＨＵＴ）で制御されるトランジスタ（Ｔ７ａ）（以下「初期化トランジスタ」）が接続される。通常動作の前には、初期化信号を用いて全ての単位シフトレジスタの初期化トランジスタが一時的にオンにされる。それにより、全ての単位シフトレジスタにおいて、プルアップトランジスタのゲート電位が非活性レベルに初期化され、不定状態から脱する。その結果、全てのプルアップトランジスタがオフになるため、クロック信号が活性化しても、複数のプルアップトランジスタを通して過大な電流が流れることはない。
【０００９】
一方、特許文献１の図６の単位シフトレジスタのように初期化信号を外部から入力する場合には、初期化信号の生成回路を外部回路として設ける必要があり、製造コストの上昇を招くという課題がある。
【００１０】
本発明は以上の課題を解決するためになされたものであり、同一導電型のトランジスタのみを用いて構成可能な初期化信号の生成回路（初期リセット信号生成回路）を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の局面に係る初期リセット信号生成回路は、シフトレジスタの動作を開始させるためのスタート信号を受ける入力端子と、初期リセット信号が出力される出力端子と、電源の投入に応じて前記初期リセット信号を活性化させるプルアップ回路と、前記スタート信号の活性化に応じて前記初期リセット信号を非活性化するプルダウン回路とを備えるものである。
【００１２】
本発明の第２の局面に係る初期リセット信号生成回路は、シフトレジスタの動作を規定するための、位相の異なる複数のクロック信号の各々を受ける複数のクロック端子と、初期リセット信号が出力される出力端子と、電源の投入に応じて前記初期リセット信号を活性化させるプルアップ回路と、前記複数のクロック信号のいずれかの活性化に応じて前記初期リセット信号を非活性化するプルダウン回路とを備えるものである。
【００１３】
本発明の第３の局面に係る初期リセット信号生成回路は、シフトレジスタの動作を開始させるためのスタート信号を受ける入力端子と、前記シフトレジスタの動作を規定するための、位相の異なる複数のクロック信号の各々を受ける複数のクロック端子と、初期リセット信号が出力される出力端子と、電源の投入に応じて前記初期リセット信号を活性化させるプルアップ回路と、前記スタート信号の活性化に応じて前記初期リセット信号を非活性化し、さらに前記複数のクロック信号それぞれの活性化に応じて前記出力端子を低インピーダンスで非活性レベルにするプルダウン回路とを備えるものである。
【００１４】
本発明の第４の局面に係る初期リセット信号生成回路は、シフトレジスタに供給される互いに相補な第１および第２制御信号をそれぞれ受ける第１および第２入力端子と、初期リセット信号が出力される出力端子と、電源の投入に応じて前記初期リセット信号を活性化させるプルアップ回路と、前記第１または第２制御信号の活性化に応じて前記初期リセット信号を非活性化するプルダウン回路とを備えるものである。
【発明の効果】
【００１５】
本発明に係る初期リセット信号生成回路は、同一導電型のトランジスタのみを用いて構成可能であるため、その導電型をシフトレジスタに使用されるトランジスタと揃えることにより、製造工程数の増大を抑制しつつシフトレジスタと同一の基板上に形成することができる。従って、シフトレジスタを用いたゲート線駆動回路を備える表示装置の製造コスト低減に寄与できる。
【図面の簡単な説明】
【００１６】
【図１】本発明が適用される表示装置の構成例を示す図である。
【図２】本発明に係る初期リセット信号生成回路およびその周辺回路を示すブロック図である。
【図３】本発明に係る初期リセット信号生成回路と組み合わせ可能なゲート線駆動回路の構成例を示す図である。
【図４】ゲート線駆動回路を構成する単位シフトレジスタの例を示す回路図である。
【図５】ゲート線駆動回路の動作を示す信号波形図である。
【図６】実施の形態１に係る初期リセット信号生成回路の回路図である。
【図７】実施の形態１に係る初期リセット信号生成回路の動作を示す信号波形図である。
【図８】実施の形態１の第１の変更例に係る初期リセット信号生成回路の回路図である。
【図９】実施の形態１の第２の変更例に係る初期リセット信号生成回路の回路図である。
【図１０】実施の形態１の第３の変更例に係る初期リセット信号生成回路の回路図である。
【図１１】実施の形態２に係る初期リセット信号生成回路の回路図である。
【図１２】実施の形態２に係る初期リセット信号生成回路の動作を示す信号波形図である。
【図１３】実施の形態２の第１の変更例に係る初期リセット信号生成回路の動作を示す信号波形図である。
【図１４】実施の形態２の第１の変更例に係るゲート線駆動回路の構成の構成例を示す図である。
【図１５】実施の形態２の第２の変更例に係る初期リセット信号生成回路の回路図である。
【図１６】実施の形態２の第２の変更例に係る初期リセット信号生成回路の動作を示す信号波形図である。
【図１７】実施の形態２の第３の変更例に係る初期リセット信号生成回路の回路図である。
【図１８】実施の形態２の第４の変更例に係る初期リセット信号生成回路の回路図である。
【図１９】実施の形態２の第５の変更例に係る初期リセット信号生成回路の回路図である。
【図２０】実施の形態２の第５の変更例の動作を説明するための信号波形図である。
【図２１】実施の形態２の第６の変更例に係る初期リセット信号生成回路の回路図である。
【図２２】実施の形態３に係る初期リセット信号生成回路の回路図である。
【図２３】実施の形態３に係る初期リセット信号生成回路の動作を示す信号波形図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１８】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
【００１９】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００２０】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００２１】
本発明の初期化回路（初期リセット信号生成回路）は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２２】
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２３】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
【００２４】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００２５】
本発明においては、互いに位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（例えば図５の間隔Δｔ）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がりタイミングとその次に活性化するクロック信号の立ち上がりタイミングとが同時であってもよい。
【００２６】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１００の全体構成を示している。なお、本発明の初期リセット信号生成回路を備えるゲート線駆動回路は液晶表示装置への適用に限定されず、単一導電型のトランジスタで構成されたゲート線駆動回路を備えるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ、イメージセンサなどの電気光学装置に適用することも可能である。
【００２７】
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係る初期リセット信号生成回路は、ゲート線駆動回路３０に初期リセット信号を供給するものである（図１では初期リセット信号生成回路の図示は省略されている）。
【００２８】
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００２９】
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スィッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００３０】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スィッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スィッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スィッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００３１】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００３２】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００３３】
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
【００３４】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００３５】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００３６】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００３７】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００３８】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００３９】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
【００４０】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００４１】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。
【００４２】
図２は、ゲート線駆動回路３０に電源や各種の制御信号を供給する周辺回路の構成を示すブロック図である。
【００４３】
初期リセット信号生成回路１１０は、ゲート線駆動回路３０を初期化するための初期リセット信号ＩＲＳを生成するものである。本発明に係る初期リセット信号生成回路１１０は、ゲート線駆動回路３０を構成するトランジスタと同じ導電型のトランジスタのみで構成可能であり、ゲート線駆動回路３０と同一の基板（表示装置基板）上に形成される。
【００４４】
一方、制御回路１２０、高電位側電源１３０、低電位側電源１４０およびレベルシフタ１５０は、表示装置基板に外部から接続する外部制御回路であり、いずれも単結晶シリコン基板上に形成された半導体集積回路である。
【００４５】
制御回路１２０は、ゲート線駆動回路３０の動作タイミングを規定するためのスタート信号ｓｔ、および２相のクロック信号ｃｌｋ，／ｃｌｋを生成するものである。レベルシフタ１５０は、それらスタート信号ｓｔおよびクロック信号ｃｌｋ，／ｃｌｋのレベルを調整し、表示装置基板上の回路（ゲート線駆動回路３０および初期リセット信号生成回路１１０）が使用可能なレベルのスタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫに変換するものである。
【００４６】
また高電位側電源１３０と低電位側電源１４０は、ゲート線駆動回路３０、初期リセット信号生成回路１１０およびレベルシフタ１５０に、それぞれ高電位側電源電位（以下「ハイ側電源電位」）ＶＤＤおよび低電位側電源電位（以下「ロー側電源電位」）ＶＳＳを供給するものである。より具体的には、高電位側電源１３０および低電位側電源１４０のそれぞれは、例えば制御回路１２０からの駆動信号を受けて動作するチャージポンプ回路により構成される。
【００４７】
通常、制御回路１２０が生成するスタート信号ｓｔおよびクロック信号ｃｌｋ，／ｃｌｋは振幅が小さく、レベルシフタ１５０はそれらを振幅の大きなスタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫに増幅する働きをする。以下の説明では、レベルシフタ１５０が出力するスタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫは、Ｌレベルの電位がロー側電源電位ＶＳＳに等しく、Ｈレベルの電位がハイ側電源電位ＶＤＤに等しいものとする。
【００４８】
実使用におけるハイ側電源電位ＶＤＤおよびロー側電源電位ＶＳＳの値は、例えば接地レベル（ＧＮＤ＝０Ｖ）を基準にしてハイ側電源電位ＶＤＤが１７Ｖ、ロー側電源電位ＶＳＳが−１２Ｖなどと設定される。
【００４９】
なおクロック信号ＣＬＫ，／ＣＬＫ（およびクロック信号ｃｌｋ，／ｃｌｋ）は、位相が互いに異なる（活性期間が重ならない）２相のクロック信号である。クロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。またスタート信号ＳＴ（およびスタート信号ｓｔ）は、ゲート線駆動回路３０にゲート線選択信号のシフト動作を開始させるためのものであり、画像信号の各フレーム期間の先頭に対応するタイミングで活性化されるパルス信号である。よってスタート信号ＳＴの周期が、ゲート線駆動回路３０の動作周期となる。
【００５０】
以上の説明では、高電位側電源１３０、低電位側電源１４０およびレベルシフタ１５０は、制御回路１２０と同様に単結晶シリコン基板上に形成された半導体集積回路であると仮定した。しかし、ゲート線駆動回路３０のトランジスタが、荷電キャリアの移動度の比較的大きな低温ポリシリコンあるいは酸化物半導体等によって形成されるものである場合には、それらを表示装置基板上のゲート線駆動回路３０と一体的に形成してもよい。
【００５１】
図３は、本発明に係る初期リセット信号生成回路１１０が適用されるゲート線駆動回路３０の構成例を示す図である。ゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成されるシフトレジスタを含んでいる（説明の便宜上、シフトレジスタ回路ＳＲ1，ＳＲ2…のそれぞれを「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
【００５２】
図３のゲート線駆動回路３０を構成する単位シフトレジスタＳＲとしては、例えば図４に示すものがある。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲは全て同様の構成を有しているため、図４では代表的に、第ｋ段目の単位シフトレジスタＳＲkを示している。
【００５３】
なお、図３のゲート線駆動回路３０では、最後段の単位シフトレジスタＳＲnのさらに次段に、ゲート線に接続されないダミーの単位シフトレジスタＳＲＤ（以下「ダミー段」）が設けられているが、基本的にダミー段ＳＲＤも他の単位シフトレジスタＳＲと同様の構成を有している。
【００５４】
図４の単位シフトレジスタＳＲは、Ｎ型ＴＦＴであるトランジスタＱ５１〜Ｑ５８と容量素子Ｃ５１によって構成されており、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫＴ、リセット端子ＲＳＴ、初期リセット端子ＩＲＴ、第１電源端子Ｓ１および第２電源端子Ｓ２を有している（図３では第１および第２電源端子Ｓ１，Ｓ２の図示は省略している）。第１電源端子Ｓ１には低電位側電源１４０が生成したロー側電源電位ＶＳＳが供給され、第２電源端子Ｓ２には高電位側電源１３０が生成したハイ側電源電位ＶＤＤが供給される。
【００５５】
クロック端子ＣＫＴと出力端子ＯＵＴとの間にはトランジスタＱ５１が接続し、出力端子ＯＵＴと第１電源端子Ｓ１との間にはトランジスタＱ５２が接続する。トランジスタＱ５１のゲートが接続するノードを「ノードＮ５１」、トランジスタＱ５２のゲートが接続するノードを「ノードＮ５２」とそれぞれ定義する。容量素子Ｃ５１は、出力端子ＯＵＴとノードＮ５１との間に接続される。
【００５６】
トランジスタＱ５３は、入力端子ＩＮに接続したゲートを有し、ノードＮ５１と第２電源端子Ｓ２との間に接続する。トランジスタＱ５４は、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ５１と第１電源端子Ｓ１との間に接続する。
【００５７】
トランジスタＱ５６は、ノードＮ５２と第２電源端子Ｓ２との間に接続し、ゲートが第２電源端子Ｓ２に接続する（即ちトランジスタＱ５６は、第２電源端子Ｓ２とノードＮ５２との間にダイオード接続されている）。トランジスタＱ５７はノードＮ５２と第１電源端子Ｓ１との間に接続し、ゲートがノードＮ５１に接続される。トランジスタＱ５７はトランジスタＱ５６よりもオン抵抗が充分小さく設定されており、これらトランジスタＱ５６，Ｑ５７で、ノードＮ５１を入力端、ノードＮ５２を出力端とするレシオ型インバータを構成している。
【００５８】
また図４の単位シフトレジスタＳＲは、初期リセット端子ＩＲＴに接続したゲートを有し、ノードＮ５１と第１電源端子Ｓ１との間に接続したトランジスタＱ５８を備えている。このトランジスタＱ５８は、初期リセット信号生成回路１１０が出力する初期リセット信号ＩＲＳに基づいてノードＮ５１，Ｎ５２を特定のレベルに初期化するためのものである。
【００５９】
再び図３を参照し、各単位シフトレジスタＳＲのクロック端子ＣＫＴには、クロック信号ＣＬＫ，／ＣＬＫの何れかが入力される。具体的には、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…に供給される。
【００６０】
図３の例では最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲnは偶数段であり、当該単位シフトレジスタＳＲnには、クロック信号／ＣＬＫが供給されている。よって、ダミー段ＳＲＤは奇数段となり、そのクロック端子ＣＫにはクロック信号ＣＬＫが供給される。
【００６１】
第１段目（第１ステージ）である単位シフトレジスタＳＲ1の入力端子ＩＮには、スタート信号ＳＴが入力される。また第２段目以降の各単位シフトレジスタＳＲの入力端子ＩＮは、その前段の出力端子ＯＵＴに接続される。
【００６２】
各単位シフトレジスタＳＲのリセット端子ＲＳＴは、その次段の出力端子ＯＵＴに接続される。但し、最後段の単位シフトレジスタＳＲnのリセット端子ＲＳＴには、ダミー段ＳＲＤの出力信号ＧＤが入力される。なお、ダミー段ＳＲＤのリセット端子ＲＳＴには、そのクロック端子ＣＫに入力されるクロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫが入力される。
【００６３】
つまり第ｋ段目の単位シフトレジスタＳＲkの出力端子ＯＵＴから出力される出力信号Ｇkは、垂直（又は水平）走査パルスとしてそれぞれ対応するゲート線ＧＬkへと供給されると共に、次段である単位シフトレジスタＳＲk+1の入力端子ＩＮおよび、前段である単位シフトレジスタＳＲk-1のリセット端子ＲＳＴへと供給される。
【００６４】
図５は、図４の単位シフトレジスタＳＲの動作を説明するための信号波形図である。同図に基づき、当該単位シフトレジスタＳＲの動作について説明する。説明の簡単のため、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
【００６５】
図５において時刻ｔ0は、ゲート線駆動回路３０への電源投入時である。つまり時刻ｔ0では、高電位側電源１３０の出力電位がＶＤＤへと変化すると共に、低電位側電源１４０の出力電位がＶＳＳへと変化する。制御回路１２０およびレベルシフタ１５０の電源もこのとき投入される。
【００６６】
時刻ｔ0までは、各単位シフトレジスタＳＲのノードＮ５１（トランジスタＱ５１のゲート）のレベルは不定である。もし複数の単位シフトレジスタＳＲでノードＮ５１がＨレベルになっていると、それらのトランジスタＱ５１が同時にオンしているので、そのままクロック信号ＣＬＫ，／ＣＬＫが活性化すると、オン抵抗の低い複数のトランジスタＱ５１を通して過大な電流が流れるため好ましくない。
【００６７】
本発明に係る初期リセット信号生成回路１１０は、時刻ｔ0で電源が投入されると初期リセット端子ＩＲＴを活性化する（詳細は後述する）。初期リセット信号ＩＲＳが活性化すると、全ての単位シフトレジスタＳＲでトランジスタＱ５８がオンし、ノードＮ５１がＬレベル（ＶＳＳ）に初期化される。応じてトランジスタＱ５７はオフになり、ノードＮ５２はトランジスタＱ５６を通して流れ込む電流によって充電され、Ｈレベル（ＶＤＤ−Ｖｔｈ）に初期化される。
【００６８】
この初期化動作により、全ての単位シフトレジスタＳＲにおいて、ノードＮ５１がＬレベル、ノードＮ５２がＨレベルになり、トランジスタＱ５１がオフ、トランジスタＱ５２がオン状態になる（この状態を「リセット状態」と称す）。よって全ての単位シフトレジスタＳＲの出力信号ＧはＬレベルに初期化される。また初期化動作の後は、クロック信号ＣＬＫ，／ＣＬＫが活性化しても、全ての単位シフトレジスタＳＲのトランジスタＱ５１はオフしているため、複数のトランジスタＱ５１を通して過大な電流が流れることはない。
【００６９】
この状態は、初期リセット信号ＩＲＳが非活性レベル（Ｌレベル）に戻っても維持される。各単位シフトレジスタＳＲのトランジスタＱ５５，Ｑ５６，Ｑ５７はハーフラッチ回路を構成しており、それによってノードＮ５１，Ｎ５２のレベルが保持されるからである。
【００７０】
その後、制御回路１２０が、レベルシフタ１５０を通してスタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫを活性化すると、各単位シフトレジスタＳＲは通常動作（ゲート線選択信号のシフト動作）を開始する。単位シフトレジスタＳＲが通常動作を行うときは、初期リセット信号生成回路１１０は、初期リセット信号ＩＲＳを非活性レベルに固定する。以下、単位シフトレジスタＳＲの通常動作について説明する。
【００７１】
図５を参照し、時刻ｔ1で、初期リセット信号ＩＲＳはＬレベルになり、全ての単位シフトレジスタＳＲのトランジスタＱ５８はオフになる。またこのときスタート信号ＳＴが活性レベル（Ｈレベル）になる。
【００７２】
すると第１段目の単位シフトレジスタＳＲ1において、トランジスタＱ５３がオンになる。このときトランジスタＱ５５もオン状態であるが、トランジスタＱ５３はトランジスタＱ５５よりも充分にオン抵抗が小さく設定されており、ノードＮ５１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。ノードＮ５１がＨレベルになったことにより、トランジスタＱ５７がオンになるのでノードＮ５２はＬレベルになる（以下、この状態を「セット状態」と称す）。
【００７３】
セット状態では、トランジスタＱ５１がオン、トランジスタＱ５２，Ｑ５５はオフになるが、この時点ではクロック信号ＣＬＫは非活性レベル（Ｌレベル）であるので、出力信号Ｇ1はＬレベル（ＶＳＳ）のままである。
【００７４】
時刻ｔ2でスタート信号ＳＴがＬレベルになると、単位シフトレジスタＳＲ1ではトランジスタＱ５３がオフになるが、トランジスタＱ５５，Ｑ５８もオフしているため、ノードＮ５１は高インピーダンス状態（フローティング状態）でＨレベルに維持される。よってトランジスタＱ５７がオン状態に維持され、ノードＮ５２はＬレベルに維持される。即ち、単位シフトレジスタＳＲ1のセット状態は維持される。
【００７５】
そして時刻ｔ3でクロック信号ＣＬＫがＨレベル（ＶＤＤ）に変化すると、そのレベル変化がオン状態のトランジスタＱ５１を通して出力端子ＯＵＴへと伝達され、出力信号Ｇ1がＨレベルになる。その結果、ゲート線ＧＬ1が選択状態になる。
【００７６】
なお、出力端子ＯＵＴ（出力信号Ｇ1）のレベルが上昇するとき、その電位変化は容量素子Ｃ１を介する結合によりノードＮ５１に伝達され、ノードＮ５１のレベルが上昇する。このノードＮ５１の昇圧効果により、トランジスタＱ５１は非飽和領域で動作することができる。よって出力信号Ｇ1のＨレベルの電位は、クロック信号ＣＬＫのＨレベルと同じＶＤＤにまで上昇する。
【００７７】
その後、時刻ｔ4でクロック信号ＣＬＫがＬレベル（ＶＳＳ）に変化すると、単位シフトレジスタＳＲ1では、オン状態のトランジスタＱ５１を通して出力端子ＯＵＴが放電される。よって出力信号Ｇ1はＬレベルになる。
【００７８】
ここで、出力信号Ｇ1は第２段目の単位シフトレジスタＳＲ2の入力端子ＩＮに供給されているので、上記の時刻ｔ3で出力信号Ｇ1がＨレベルになったとき、単位シフトレジスタＳＲ2はセット状態に移行している。
【００７９】
よって時刻ｔ5で、クロック信号／ＣＬＫがＨレベルになると、第２段目の出力信号Ｇ2がＨレベルになる。出力信号Ｇ2は単位シフトレジスタＳＲ1のリセット端子ＲＳＴに供給されるので、単位シフトレジスタＳＲ1では、トランジスタＱ５４がオンになり、ノードＮ５１が放電されてＬレベルになる。応じてトランジスタＱ５７がオフになるため、ノードＮ５２がトランジスタＱ５６により充電されてＨレベルになる。つまり単位シフトレジスタＳＲ1はリセット状態に戻り、当該単位シフトレジスタＳＲ1のトランジスタＱ５１はオフ、トランジスタＱ５２はオンとなる。
【００８０】
その後、単位シフトレジスタＳＲ1は、次のフレーム期間でスタート信号ＳＴがＨレベルになるまでリセット状態に維持される。トランジスタＱ５５，Ｑ５６，Ｑ５７から成るハーフラッチ回路が、ノードＮ５１，Ｎ５２のレベルを保持するからである。またその間、トランジスタＱ５２がオンしているので、出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。
【００８１】
以上、第１段目の単位シフトレジスタＳＲ1の動作を説明したが、図２のゲート線駆動回路３０では、２段目以降の単位シフトレジスタＳＲおよびダミー段ＳＲＤもこれと同様に動作する。
【００８２】
つまり２段目以降の単位シフトレジスタＳＲkは、前段の出力信号Ｇk-1の活性化に応じてセット状態になり、そのときクロック端子ＣＫに入力されるクロック信号の活性化に応じて自己の出力信号Ｇkを活性化させ、その後、次段の出力信号Ｇk+1の活性化に応じてリセット状態に戻り出力信号ＧkをＬレベルに維持する。なお、最後段の単位シフトレジスタＳＲnは、ダミー段ＳＲＤの出力信号ＧＤの活性化に応じてリセット状態にされ、ダミー段ＳＲＤはクロック信号／ＣＬＫの活性化に応じてリセット状態にされる。
【００８３】
よってゲート線駆動回路３０においては、単位シフトレジスタＳＲ1に入力されるスタート信号ＳＴの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3…が順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。
【００８４】
なお、本発明に係る初期リセット信号生成回路１１０を適用可能な単位シフトレジスタＳＲは図４に示したものに限られず、所定のパルス信号（初期リセット信号ＩＲＳ）に応じて初期化動作を行うものであればよい。
【００８５】
図６は、本発明の実施の形態１に係る初期リセット信号生成回路１１０の回路図である。先の述べたように初期リセット信号生成回路１１０は、ゲート線駆動回路３０のトランジスタと同一導電型のトランジスタを用いて構成される。本実施の形態では、ゲート線駆動回路３０の単位シフトレジスタＳＲは図４のようにＮ型ＴＦＴを用いて構成されていると仮定し、初期リセット信号生成回路１１０も全てＮ型ＴＦＴで構成されるものとして説明する。またここでも各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
【００８６】
図６の如く、初期リセット信号生成回路１１０は、プルアップ回路１１とプルダウン回路１２とから構成される。プルアップ回路１１は、初期リセット信号ＩＲＳの活性化を行うものであり、プルダウン回路１２は、初期リセット信号ＩＲＳの非活性化およびその後の非活性レベルの維持を行うものである。
【００８７】
プルアップ回路１１は、トランジスタＱ１と容量素子Ｃ１とから構成される。トランジスタＱ１は、初期リセット信号ＩＲＳの出力端子ＩＯＵＴとハイ側電源電位ＶＤＤが供給される第２電源端子Ｓ２との間に接続される。ここでトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。
【００８８】
容量素子Ｃ１は、ノードＮ１と第２電源端子Ｓ２との間に接続される。当該容量素子Ｃ１は、ノードＮ１と第２電源端子Ｓ２との間を容量結合し、ハイ側電源電位ＶＤＤ（高電位側電源１３０の出力）の立ち上がり時の電位変化をノードＮ１に伝達するよう機能する。
【００８９】
プルダウン回路１２は、トランジスタＱ２〜Ｑ７により構成される。トランジスタＱ２は、出力端子ＩＯＵＴと第１電源端子Ｓ１との間に接続し、そのゲートはスタート信号ＳＴを受けるスタート信号入力端子ＳＩＮに接続される。トランジスタＱ３は、スタート信号入力端子ＳＩＮに接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続される。
【００９０】
トランジスタＱ６，Ｑ７は、第２電源端子Ｓ２と第１電源端子Ｓ１との間に直列に接続される。トランジスタＱ６，Ｑ７間の接続ノードを「ノードＮ２」と定義すると、トランジスタＱ６はノードＮ２と第２電源端子Ｓ２との間に接続し、ゲートは第２電源端子Ｓ２に接続される（つまりトランジスタＱ６は第２電源端子Ｓ２とノードＮ２との間にダイオード接続されている）。トランジスタＱ７はノードＮ２と第１電源端子Ｓ１との間に接続し、ゲートがノードＮ１に接続される。
【００９１】
トランジスタＱ７はトランジスタＱ６よりもオン抵抗が充分低く設定されており、これらトランジスタＱ６，Ｑ７で、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。トランジスタＱ６は、トランジスタＱ７がオフしたときに当該トランジスタＱ７に生じるリーク電流によるノードＮ２のレベル低下を防止できればよく、その電流駆動能力は低くてもよい（オン抵抗が高くてもよい）。
【００９２】
当該インバータにおいて、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。なお、インバータの負荷素子は電流駆動素子であればよく、トランジスタＱ６に代えて、例えば抵抗素子や定電流素子を用いてもよい。このことは以下の変更例においても同様である。
【００９３】
トランジスタＱ４は、出力端子ＩＯＵＴと第１電源端子Ｓ１との間に接続され、ゲートはノードＮ２に接続される。またトランジスタＱ５は、ノードＮ１と第１電源端子Ｓ１との間に接続され、ゲートはノードＮ２に接続される。
【００９４】
図７は、本実施の形態に係る初期リセット信号生成回路１１０の動作を説明するための信号波形図である。なお、図７に示す時刻は、図５に示したものに対応している。以下、図７に基づき、初期リセット信号生成回路１１０の動作について説明する。
【００９５】
電源が投入される時刻ｔ0よりも前の期間（電源が遮断されている期間）は、高電位側電源１３０の出力（高電位側電源出力）、低電位側電源１４０の出力（低電位側電源出力）、スタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫの電位は接地レベル（ＧＮＤ＝０Ｖ）に設定されている。
【００９６】
時刻ｔ0で、電源が投入されると、高電位側電源１３０の出力は接地レベルから電位ＶＤＤへと立ち上がり、低電位側電源１４０の出力は接地レベルから電位ＶＳＳへと立ち下がる。それにより、レベルシフタ１４０、初期リセット信号生成回路１１０およびゲート線駆動回路３０にも電源電位ＶＤＤ，ＶＳＳが供給される。
【００９７】
制御回路１２０は、電源が投入されるとスタート信号ｓｔ、クロック信号ｃｌｋ，／ｃｌｋをＬレベルにするので、レベルシフタ１５０を通して出力されるスタート信号ＳＴ、クロック信号ＣＬＫ，／ＣＬＫは電位ＶＳＳになる。
【００９８】
よって初期リセット信号生成回路１１０では、スタート信号入力端子ＳＩＮはＬレベル（ＶＳＳ）になりトランジスタＱ２、Ｑ３はオフになる。そのため、第２電源端子Ｓ２に供給される高電位側電源１３０の出力が電位ＶＤＤへと立ち上がると、容量素子Ｃ１を介する結合により、ノードＮ１は昇圧されてＨレベルになる。応じてトランジスタＱ１，Ｑ７がオンになる。
【００９９】
他方、第２電源端子Ｓ２の電位がＶＤＤになるとトランジスタＱ６もオンするが、トランジスタＱ７はトランジスタＱ６よりもオン抵抗が充分小さく設定されているため、ノードＮ２はＬレベルになる。応じてトランジスタＱ５，Ｑ４はオフとなる。
【０１００】
なお、時刻ｔ0におけるノードＮ１の電位の上昇幅（昇圧量）は、容量素子Ｃ１の容量値とノードＮ１の寄生容量値との比によって決まる。容量素子Ｃ１の容量値をノードＮ１の寄生容量値よりも充分大きく設定すれば、ノードＮ１の昇圧量は第２電源端子Ｓ２のレベル変化量とほぼ同じになり、ノードＮ１のレベルはほぼ電位ＶＤＤまで上昇する。またノードＮ２の電位は、トランジスタＱ６，Ｑ７のオン抵抗比で決まり、トランジスタＱ７のオン抵抗が充分小さければほぼ電位ＶＳＳとなる。
【０１０１】
このように時刻ｔ0では、トランジスタＱ１がオン、トランジスタＱ２，Ｑ４がオフとなるので、出力端子ＩＯＵＴがトランジスタＱ１により充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。つまり初期リセット信号ＩＲＳが活性化される。この初期リセット信号ＩＲＳの活性化により、ゲート線駆動回路３０において、先に説明した各単位シフトレジスタＳＲの初期化動作が行われ、複数の単位シフトレジスタＳＲのトランジスタＱ５１を通して過大な電流が流れることが防止される。
【０１０２】
その後、時刻ｔ1でスタート信号ＳＴがＨレベル（ＶＤＤ）になると、トランジスタＱ２，Ｑ３がオンになる。ノードＮ１はトランジスタＱ３を通して放電されてＬレベルになり、それによりトランジスタＱ１はオフになる。また出力端子ＩＯＵＴはトランジスタＱ２を通して放電されてＬレベルになり、初期リセット信号ＩＲＳが非活性化する。
【０１０３】
ここで、トランジスタＱ２のターンオンはトランジスタＱ３のターンオンとほぼ同時であるが、トランジスタＱ１のターンオフはそれよりもノードＮ１の放電に要する時間だけ遅れる。よって時刻ｔ1では、過渡的に、トランジスタＱ１，Ｑ２を通して第２電源端子Ｓ２から第１電源端子Ｓ１へと流れる貫通電流が生じる。但し、トランジスタＱ１がオフした後の定常状態ではその貫通電流は生じない。
【０１０４】
ノードＮ１がＬレベルになるとトランジスタＱ７がオフになり、ノードＮ２はトランジスタＱ６により充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ４，Ｑ５がオンになる。なお、出力端子ＩＯＵＴおよびノードＮ１は、既にトランジスタＱ２，Ｑ３がオンした時点でＬレベルになっているため、トランジスタＱ４，Ｑ５がオンすることによる出力端子ＩＯＵＴおよびノードＮ１のレベル変化はない。
【０１０５】
そして時刻ｔ2でスタート信号ＳＴがＬレベル（ＶＳＳ）になると、トランジスタＱ２，Ｑ３はオフになる。しかしノードＮ２はＨレベルから変化しないので、トランジスタＱ４，Ｑ５はオンに維持される。よって、出力端子ＩＯＵＴおよびノードＮ１は、低インピーダンスでＬレベル（ＶＳＳ）に維持される。
【０１０６】
以降は、各フレーム期間ごとにスタート信号ＳＴが活性化される度にトランジスタＱ２，Ｑ３がオンするが、出力端子ＩＯＵＴおよびノードＮ１，Ｎ２のレベル変化は無い。よって初期リセット信号ＩＲＳは、ゲート線駆動回路３０が通常動作を行っている間Ｌレベルに維持される。この状態は、表示装置の電源が遮断されるまで継続する。
【０１０７】
なお、クロック信号ＣＬＫ，／ＣＬＫは、単位シフトレジスタＳＲの初期化動作が完了するまで、すなわち電源投入（時刻ｔ0）から初期リセット信号ＩＲＳの活性期間の終わり（時刻ｔ1）までは、非活性レベルに維持されることが好ましい。そうすることにより、初期化前の不安定状態にある単位シフトレジスタＳＲによる誤動作の発生や、不安定状態にある複数の単位シフトレジスタＳＲのトランジスタＱ１を通して過大な電流が流れることが防止される。
【０１０８】
以上のように、本実施の形態に係る初期リセット信号生成回路１１０は、全てＮ型のトランジスタのみを用いて構成されているので、同じくＮ型のトランジスタのみで構成された単位シフトレジスタＳＲ（例えば図６）から成るゲート線駆動回路３０と同一の基板上に容易に形成することができる。つまり製造工程数の増加を抑制しつつ、初期リセット信号生成回路１１０をゲート線駆動回路３０と同一の基板上に形成することができ、製造コストの削減に寄与できる。
【０１０９】
［第１の変更例］
図８は実施の形態１の第１の変更例に係る初期リセット信号生成回路１１０の回路図である。当該初期リセット信号生成回路１１０は、図６の回路に対し、トランジスタＱ２，Ｑ３を省略すると共に、ノードＮ２と第２電源端子Ｓ２との間にトランジスタＱ８を接続させたものである。トランジスタＱ８のゲートはスタート信号入力端子ＳＩＮに接続される。またトランジスタＱ８は、トランジスタＱ７よりもオン抵抗が充分小さく設定されている。
【０１１０】
図８の初期リセット信号生成回路１１０の動作は、基本的に図６の回路と同じであり、各ノードのレベル遷移も図７と同じである。但し、本変更例の初期リセット信号生成回路１１０では、スタート信号ＳＴが活性化する時刻ｔ1〜ｔ2の期間の動作が、以下のようになる。
【０１１１】
即ち、時刻ｔ1でスタート信号ＳＴがＨレベルになると、トランジスタＱ８がオンになる。このときトランジスタＱ７もオンしているが、トランジスタＱ８はトランジスタＱ７よりもオン抵抗値が充分小さいため、ノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ４，Ｑ５がオンし、出力端子ＩＯＵＴおよびノードＮ１がＬレベルになる。よってトランジスタＱ７はオフになる。
【０１１２】
そして時刻ｔ2でスタート信号ＳＴがＬレベル（ＶＳＳ）に戻ると、トランジスタＱ８がオフになるが、トランジスタＱ７はオフしているため、オン状態のトランジスタＱ６によってノードＮ２はＨレベルに維持される。よって時刻ｔ2以降もトランジスタＱ４，Ｑ５はオンに維持され、出力端子ＩＯＵＴおよびノードＮ１は低インピーダンスでＬレベル（ＶＳＳ）に維持される。
【０１１３】
以降は、各フレーム期間ごとにスタート信号ＳＴが活性化される度にスタート信号入力端子ＳＩＮがＨレベル（ＶＤＤ）になるが（このときトランジスタＱ８のゲート・ソース間電圧はしきい値電圧Ｖｔｈに等しくなるので、当該トランジスタＱ８はオンとオフの境界状態になる）、出力端子ＩＯＵＴおよびノードＮ１，Ｎ２のレベル変化は無い。よって初期リセット信号ＩＲＳは、表示装置の電源が遮断されるまでＬレベルに維持される。
【０１１４】
本変更例によれば、図６の回路よりも少数のトランジスタで初期リセット信号生成回路１１０を構成することができる。なお、トランジスタＱ８のドレインは、ゲートと共にスタート信号入力端子ＳＩＮに接続させてもよい。即ち、トランジスタＱ８は、スタート信号入力端子ＳＩＮとノードＮ２との間にダイオード接続されていてもよい。
【０１１５】
［第２の変更例］
図９は実施の形態１の第２の変更例に係る初期リセット信号生成回路１１０の回路図である。当該初期リセット信号生成回路１１０は、図８の回路に対し、ノードＮ１と第１電源端子Ｓ１との間に、スタート信号入力端子ＳＩＮに接続したゲートを有するトランジスタＱ３を設けたものである。言い換えれば、図９の初期リセット信号生成回路１１０は、図６の回路に対し、トランジスタＱ２だけを省略して、トランジスタＱ８を設けたものである。但し、後述するように、本変更例ではトランジスタＱ８はトランジスタＱ７よりもオン抵抗を小さく設定する必要はない。
【０１１６】
図９の初期リセット信号生成回路１１０の動作は図８の回路とほぼ同じであるが、スタート信号ＳＴがＨレベルになったとき（時刻ｔ1）、トランジスタＱ３がオンしてノードＮ１がＬレベルになるので、その時点でトランジスタＱ７がオフになる。従って、たとえトランジスタＱ７，Ｑ８のオン抵抗の大小に関わらず、ノードＮ２はＨレベルになる。
【０１１７】
つまり本変更例では、トランジスタＱ７のオン抵抗値をトランジスタＱ８のオン抵抗値とは無関係に設定してもよい。またトランジスタＱ８のオン抵抗は高くてもよいため、そのゲート幅を狭くすることができ、回路の占有面積の縮小に寄与できる。
【０１１８】
またスタート信号ＳＴがＨレベルになったとき（時刻ｔ1）、トランジスタＱ３が非飽和領域でオンするのに対し、トランジスタＱ８は飽和領域でオンする。そのためトランジスタＱ３によるノードＮ１の放電速度は、トランジスタＱ８によるノードＮ２の充電速度よりも高速になる。その結果、トランジスタＱ２のターンオンとトランジスタＱ１のターンオフとがほぼ同時になり、トランジスタＱ１，Ｑ４を流れる貫通電流が低減される。
【０１１９】
なお、本変更例においても、トランジスタＱ８のドレインは、ゲートと共にスタート信号入力端子ＳＩＮに接続させてもよい。
【０１２０】
［第３の変更例］
実使用において、表示装置の電源の投入と遮断が比較的短い間隔で行われる場合がある。例えば、表示装置の正規の動作が行われているときに、何らかの原因で電源が遮断され、その直後に電源を再投入した場合などである。
【０１２１】
図６の回路では電源が遮断されると、ノードＮ２は高インピーダンス状態になるので、直ちに接地レベルに戻らず、その後も一定期間ノードＮ２のＨレベル（ＶＤＤ−Ｖｔｈ）は持続される。もしその状態のまま電源が再投入されると、容量素子Ｃ１によるノードＮ１の昇圧が、トランジスタＱ５がオンしたまま開始されることになる。そのため昇圧の過程でノードＮ１の電荷がトランジスタＱ５を通して放出され、ノードＮ１を充分に高いレベルにすることができない。その結果、初期リセット信号ＩＲＳの駆動能力が低下すると共に、初期リセット信号ＩＲＳのＨレベルの電位が低下し、各単位シフトレジスタＳＲが正常な初期化動作を実施できなくなることが懸念される。
【０１２２】
図１０は実施の形態１の第３の変更例に係る初期リセット信号生成回路１１０の回路図である。当該初期リセット信号生成回路１１０は、図６の回路に対し、ノードＮ２と第２電源端子Ｓ２との間に、ゲートがノードＮ２に接続したトランジスタＱ９を接続させたものである。つまりトランジスタＱ９は、ノードＮ２側がアノード、第２電源端子Ｓ２側がカソードとなるようにダイオード接続されており、ノードＮ２から第２電源端子Ｓ２への向きを順方向とする一方向性素子として機能する。
【０１２３】
図１０の回路では、電源が遮断されて第２電源端子Ｓ２が接地レベル（ＧＮＤ＝０Ｖ）になると、トランジスタＱ９が直ちにノードＮ２を放電し、ノードＮ２の電位をＧＮＤ＋Ｖｔｈ＝Ｖｔｈにする。この状態で電源が投入されてもトランジスタＱ５は殆どオンにはならず、ノードＮ１は容量素子Ｃ１により昇圧されると電位ＶＤＤまで上昇する。従って、上記の問題を回避できる。
【０１２４】
なお、トランジスタＱ９は第１および第２の変更例の回路（図８，図９）にも適用可能であり、上記と同様の効果が得られる。
【０１２５】
＜実施の形態２＞
図１１は、本発明の実施の形態２に係る初期リセット信号生成回路１１０の回路図である。当該初期リセット信号生成回路１１０では、プルダウン回路１２がクロック信号ＣＬＫ，／ＣＬＫにより駆動される。
【０１２６】
即ち、本実施の形態のプルダウン回路１２は、クロック信号ＣＬＫ，／ＣＬＫによって制御されるトランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂから構成されている。なお、プルアップ回路１１の構成は、実施の形態１（図６）と同様である。
【０１２７】
図１１の如く、トランジスタＱ２Ａ，Ｑ２Ｂは、それぞれ出力端子ＩＯＵＴと第１電源端子Ｓ１との間に接続され、トランジスタＱ３Ａ，Ｑ３Ｂは、それぞれノードＮ１（トランジスタＱ１のゲート）と第１電源端子Ｓ１との間に接続される。トランジスタＱ２Ａ，Ｑ３Ａのゲートは、クロック信号ＣＬＫが供給される第１クロック端子ＣＫ１に接続され、トランジスタＱ２Ｂ，Ｑ３Ｂのゲートは、クロック信号／ＣＬＫが供給される第２クロック端子ＣＫ２に接続される。
【０１２８】
図１２は、本実施の形態に係る初期リセット信号生成回路１１０の動作を説明するための信号波形図である。以下、同図に基づき、図１１の初期リセット信号生成回路１１０の動作を説明する。
【０１２９】
時刻ｔ0で電源が投入されたとき、クロック信号ＣＬＫ、／ＣＬＫはＬレベル（ＶＳＳ）になるためトランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂは全てオフ状態である。このとき高電位側電源１３０の出力（高電位側電源出力）が接地レベル（ＧＮＤ）から電位ＶＤＤに変化するため、容量素子Ｃ１を介した結合によりノードＮ１のレベルがほぼＶＤＤになる。応じてトランジスタＱ１がオンし、出力端子ＩＯＵＴが充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になり、それによって初期リセット信号ＩＲＳが活性化される。
【０１３０】
そして時刻ｔ1でクロック信号／ＣＬＫがＨレベルになると、トランジスタＱ２Ｂ，Ｑ３Ｂがオンするため、ノードＮ１および出力端子ＩＯＵＴは放電されてＬレベル（ＶＳＳ）になる。よって初期リセット信号ＩＲＳは非活性化される。
【０１３１】
時刻ｔ1でトランジスタＱ２Ｂ，Ｑ３Ｂがオンした結果、ノードＮ１および出力端子ＩＯＵＴは低インピーダンスのＬレベルになる。その後、ノードＮ１および出力端子ＩＯＵＴは、時刻ｔ2でクロック信号／ＣＬＫがＬレベルになるとトランジスタＱ２Ｂ、Ｑ３Ｂがオフするため一時的に高インピーダンスのＬレベルになるが、時刻ｔ3でクロック信号ＣＬＫがＨレベルになるとトランジスタＱ２Ａ，Ｑ３Ａがオンするためすぐに低インピーダンスのＬレベルに戻る。さらにノードＮ１および出力端子ＩＯＵＴは、時刻ｔ4でクロック信号ＣＬＫがＬレベルになるとトランジスタＱ２Ａ、Ｑ３Ａがオフするため高インピーダンスのＬレベルになるが、時刻ｔ5でクロック信号／ＣＬＫがＨレベルになるとトランジスタＱ２Ｂ，Ｑ３Ｂがオンするため低インピーダンスのＬレベルに戻る。
【０１３２】
以降もノードＮ１および出力端子ＩＯＵＴは、クロック信号ＣＬＫ，／ＣＬＫの活性期間では低インピーダンス状態、クロック信号ＣＬＫ，／ＣＬＫの活性期間の間（図５の間隔Δｔ）では高インピーダンス状態となるが、Ｌレベルのままで維持される。例えば出力端子ＩＯＵＴが高インピーダンス状態になったときにノイズの影響で出力端子ＩＯＵＴがＨレベルに変動したなどの例外的なケースを除き、ゲート線駆動回路３０を正常に動作させることができる。
【０１３３】
ところで、ゲート線駆動回路３０を構成する薄膜トランジスタ（ＴＦＴ）としては、アモルファスシリコン（ａ−Ｓｉ）ＴＦＴが知られている。ａ−Ｓｉ ＴＦＴで構成されるゲート線駆動回路３０と同一基板上に初期リセット信号生成回路１１０を形成する場合、当該初期リセット信号生成回路１１０もａ−Ｓｉで構成するのが通常である。
【０１３４】
ａ−Ｓｉ ＴＦＴは、ゲートがソースに対して継続的（直流的）にバイアスされると、しきい値電圧がシフトする傾向がある。例えばＮ型のａ−Ｓｉ ＴＦＴのゲートが継続して正バイアスされると、しきい値電圧が正方向にシフトし、当該ＴＦＴの駆動能力が小さくなる（オン抵抗が大きくなる）。
【０１３５】
実施の形態１の初期リセット信号生成回路１１０（図６）では、電源投入時に初期リセット信号ＩＲＳを一旦活性化した後は、電源遮断時まで継続してノードＮ２がＨレベルになるので、トランジスタＱ４，Ｑ５がａ−Ｓｉ ＴＦＴであるとそれらのしきい値電圧に正方向のシフトが生じ、当該トランジスタＱ４，Ｑ５のオン抵抗が高くなる。そうなると、ゲート線駆動回路３０の通常動作時に、初期リセット信号生成回路１１０の出力端子ＩＯＵＴおよびノードＮ１が高インピーダンス状態になり、ノイズの影響などにより初期リセット信号ＩＲＳの誤信号が発生しやすくなるため問題となる。
【０１３６】
それに対し、図１１の初期リセット信号生成回路１１０では、プルダウン回路１２を構成するトランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂ全てのゲートは、デューティ比が約５０％のクロック信号ＣＬＫ，／ＣＬＫにより交流的にバイアスされる。このためそれらのしきい値電圧のシフトを抑制でき、オン抵抗の上昇を抑えることができる。
【０１３７】
なお、プルアップ回路１１のトランジスタＱ１は、出力端子ＩＯＵＴを充電する際ソースフォロワ動作するため、そのゲート・ソース間電圧はそのしきい値電圧Ｖｔｈと同じ程度にしかバイアスされない。このためトランジスタＱ１はａ−Ｓｉ ＴＦＴであっても、そのしきい値電圧のシフトは生じない。
【０１３８】
このように図１１の初期リセット信号生成回路１１０は、ａ−Ｓｉ ＴＦＴを用いて構成した場合でも、プルダウン回路１２の各トランジスタのしきい値電圧のシフトを抑制することができる。よって、初期リセット信号生成回路１１０を、ａ−Ｓｉ ＴＦＴにより構成されるゲート線駆動回路３０と同一基板上に形成することが容易になる。
【０１３９】
［第１の変更例］
図１２に示した例では、クロック信号／ＣＬＫの最初の活性期間をスタート信号ＳＴの活性期間と同じにしたが、そのクロック信号／ＣＬＫの１パルスはゲート線駆動回路３０の動作に影響しないため、クロック信号／ＣＬＫの最初の活性期間をその１周期（２水平期間）だけ遅らせてもよい。図１３は、クロック信号／ＣＬＫの最初の活性期間を１周期遅らせた場合における、図１１の初期リセット信号生成回路１１０の動作を示す信号波形図である。
【０１４０】
図１１の初期リセット信号生成回路１１０を用いた場合に、クロック信号／ＣＬＫの最初の活性期間を１周期遅らせると、初期リセット信号ＩＲＳが非活性化するタイミングは、トランジスタＱ２Ａ，Ｑ３Ａが最初にオンになるとき、すなわちクロック信号ＣＬＫの最初の活性化時（時刻ｔ3）になる。つまり図１２の場合よりも、初期リセット信号ＩＲＳが非活性化するタイミングが１水平期間だけ遅れることになる。
【０１４１】
初期リセット信号ＩＲＳが図１３のようにレベル変化すると、例えば図４の単位シフトレジスタＳＲを用いて図３の如く構成したゲート線駆動回路３０では、スタート信号ＳＴの活性期間に、第１段目の単位シフトレジスタＳＲ1においてトランジスタＱ５３，Ｑ５８の両方がオンになる。そのため単位シフトレジスタＳＲ1のノードＮ５１が充分に充電されず、トランジスタＱ５１の駆動能力が低下するという問題が生じる。
【０１４２】
この問題の生じさせることなく、図１３のような波形の初期リセット信号ＩＲＳを用いるためには、図１４の如く、第１段目の単位シフトレジスタＳＲ1には初期リセット信号ＩＲＳが供給されないようにゲート線駆動回路３０を構成すればよい。この場合、単位シフトレジスタＳＲ1では初期リセット信号ＩＲＳに基づく初期化動作が行われないが、クロック信号ＣＬＫの最初の活性化よりも先に、単位シフトレジスタＳＲ1はスタート信号ＳＴに応じて不安定状態から脱する（セット状態になる）ため問題とはならない。
【０１４３】
［第２の変更例］
図１１のプルダウン回路１２の駆動に使用されるクロック信号ＣＬＫ，／ＣＬＫ（それぞれ周期は２水平期間）は、実施の形態１（図６）のプルダウン回路１２の駆動に用いたスタート信号ＳＴ（周期は１フレーム期間）よりも高周波であるため、図１１の初期リセット信号生成回路１１０は、比較的消費電力が大きくなる。
【０１４４】
図１１の初期リセット信号生成回路１１０のプルダウン回路１２を駆動する２つの信号は、必ずしもクロック信号ＣＬＫ，／ＣＬＫでなくてよく、互いに相補な交流的な信号であればよい。よって、クロック信号ＣＬＫ，／ＣＬＫよりも周波数の低い相補信号を用いれば、消費電力を低減できる。
【０１４５】
例えば、本発明者の考案に係る特許文献７の図７の単位シフトレジスタＳＲでは、その動作の制御に１フレーム毎（つまりゲート線駆動回路３０の動作周期毎）に交番し互いに相補な信号である第１および第２制御信号ＶＦＲ，／ＶＦＲが用いられている（特許文献７の図８参照）。このような信号を、プルダウン回路１２の駆動に用いれば、消費電力を大幅に低減することができる。
【０１４６】
図１５は、図１１の回路の初期リセット信号生成回路１１０に対し、プルダウン回路１２を駆動する信号として上記の第１および第２制御信号ＶＦＲ，／ＶＦＲを用いた例を示す。図１５において、端子ＣＴＡ，ＣＴＢは、それぞれ第１および第２制御信号ＶＦＲ，／ＶＦＲを受けるための第１および第２入力端子である。
【０１４７】
また図１６は、図１５の初期リセット信号生成回路１１０の動作を示す信号波形図である。図１５の初期リセット信号生成回路１１０の動作は、トランジスタＱ２Ａ，Ｑ３ＡおよびトランジスタＱ２Ｂ，Ｑ３Ｂのオン・オフの切り換わりが１フレーム毎に行われることを除いて、図１１の回路と同様である。
【０１４８】
なお、図１６では、第２制御信号／ＶＦＲの活性化タイミングが、クロック信号／ＣＬＫの最初の活性化タイミングと同じである例を示したが、第２制御信号／ＶＦＲの活性化はそれよりも早いタイミングでもよい。例えば、図１６の例において、第２制御信号／ＶＦＲの活性化タイミングはスタート信号ＳＴの活性化タイミングよりも早くてもよい。第２制御信号／ＶＦＲの活性化タイミングを早くすると初期リセット信号ＩＲＳのパルス幅が狭くなるが、単位シフトレジスタＳＲがリセット動作を実施可能なだけのパルス幅は確保する必要がある。
【０１４９】
また図１３のように、図１６に対してクロック信号／ＣＬＫの最初の活性化タイミングをその１周期（２水平期間）だけ遅らせた例であれば、第２制御信号／ＶＦＲの活性化タイミングはクロック信号ＣＬＫの最初の活性化タイミングよりも早くてよい。但し、第２制御信号／ＶＦＲの活性化タイミングがスタート信号ＳＴの活性化タイミングよりも遅い場合は、スタート信号ＳＴの活性期間と初期リセット信号ＩＲＳの活性期間に重複が生じ、その重複した期間に第１段目の単位シフトレジスタＳＲ1（図４）においてトランジスタＱ５３，Ｑ５８の両方がオンになる問題が生じる（実施の形態２の第１の変更例を参照）。よってその場合には、図１４の構成のゲート線駆動回路３０を用いるとよい。
【０１５０】
［第３の変更例］
ゲート線駆動回路を構成するシフトレジスタは２相のクロック信号を用いて制御されるとは限らない。例えば特許文献６のシフトレジスタは、３相のクロック信号を用いて制御される。
【０１５１】
図１７は、実施の形態２の第３の変更例に係る初期リセット信号生成回路１１０の回路図であり、プルダウン回路１２をそれぞれ位相の異なる（活性期間が重ならない）３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて駆動するようにした例である。
【０１５２】
図１７の如く、当該初期リセット信号生成回路１１０は、図１１の回路に対し、出力端子ＩＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２Ｃと、ノードＮ１と第１電源端子Ｓ１との間に接続するトランジスタＱ３Ｃとを設けたものである。またトランジスタＱ２Ａ，Ｑ３Ａのゲートが接続する第１クロック端子ＣＫ１にはクロック信号ＣＬＫ１を供給し、トランジスタＱ２Ｂ，Ｑ３Ｂのゲートが接続する第２クロック端子ＣＫ２にはクロック信号ＣＬＫ２を供給し、トランジスタＱ２Ｃ，Ｑ３Ｃのゲートが接続する第３クロック端子ＣＫ３には、クロック信号ＣＬＫ３を供給する。
【０１５３】
図１７の初期リセット信号生成回路１１０の動作は基本的に図１１の回路と同様である。但し、ノードＮ１および出力端子ＩＯＵＴは、ゲート線駆動回路３０が通常動作を行う間、トランジスタＱ２Ａ，Ｑ３Ａ、トランジスタＱ２Ｂ，Ｑ３ＢおよびトランジスタＱ２Ｃ，Ｑ３Ｃがクロック信号ＣＬＫ１〜ＣＬＫ３の活性化に応じて順番にオンすることによってＬレベルに維持される。
【０１５４】
また、４相以上のクロック信号を用いてプルダウン回路１２を駆動する場合には、その相数に応じてノードＮ１および出力端子ＩＯＵＴをそれぞれ放電するトランジスタを追加して設ければよい。つまりｎ相のクロック信号を用いる場合には、出力端子ＩＯＵＴとスタート信号ＳＴとの間、並びに、入力端子ＩＮと第１電源端子Ｓ１との間に、ゲートにそれぞれ異なるクロック信号が供給されるトランジスタをｎ個ずつ接続させればよい。
【０１５５】
本変更例によれば、３相以上の多相クロック信号を用いて制御されるシフトレジスタ（ゲート線駆動回路３０）への、初期リセット信号生成回路１１０の適用が可能になる。
【０１５６】
［第４の変更例］
図１８は、実施の形態２の第４の変更例に係る初期リセット信号生成回路１１０の回路図である。当該初期リセット信号生成回路１１０は、図１１の回路に対し、トランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂの各々において、そのゲートに供給されるものとは位相の異なるクロック信号をソースに供給したものである。
【０１５７】
即ち、ゲートにクロック信号ＣＬＫが供給されるトランジスタＱ２Ａ，Ｑ３Ａのソースは、クロック信号／ＣＬＫが供給される第２クロック端子ＣＫ２に接続させる。またゲートにクロック信号／ＣＬＫが供給されるトランジスタＱ２Ｂ，Ｑ３Ｂのソースは、クロック信号ＣＬＫが供給される第１クロック端子ＣＫ１に接続させる。そのため、当該初期リセット信号生成回路１１０にはロー側電源電位ＶＳＳを供給する必要がない。
【０１５８】
トランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂがそれぞれオンするとき、そのソースはＬレベルになるので、それらは図１１の場合と同様にノードＮ１および出力端子ＩＯＵＴを低インピーダンスのＬレベルにできる。従って図１８の初期リセット信号生成回路１１０は、図１１の回路と同じ動作を行うことができる。
【０１５９】
本変更例によれば、初期リセット信号生成回路１１０にロー側電源電位ＶＳＳを供給するための配線が不要になるため、回路の占有面積を小さくできる。
【０１６０】
［第５の変更例］
図１９は、実施の形態２の第５の変更例に係る初期リセット信号生成回路１１０の回路図である。当該初期リセット信号生成回路１１０は、図１１の回路に対し、トランジスタＱ２Ａ，Ｑ３ＡのゲートにトランジスタＱ１０，Ｑ１１から成る第１インバータを介してクロック信号／ＣＬＫを入力すると共に、トランジスタＱ２Ｂ，Ｑ３ＢのゲートにトランジスタＱ１２，Ｑ１３から成る第２インバータを介してクロック信号ＣＬＫを入力するよう構成したものである。
【０１６１】
但し図１９の例では、第１インバータの電源としてクロック信号ＣＬＫが供給され、第２インバータの電源としてクロック信号／ＣＬＫが供給されている。つまり第１インバータの出力はクロック信号ＣＬＫの活性期間でなければ活性レベル（Ｈレベル）に変化せず、第２インバータの出力はクロック信号／ＣＬＫの活性期間でなければ活性レベルに変化しない。
【０１６２】
第１インバータは、トランジスタＱ１０を負荷素子、トランジスタＱ１１を駆動素子とするレシオレス型インバータである。トランジスタＱ２Ａ，Ｑ３Ａのゲートが接続するノードを「ノードＮ３」と定義すると、第１インバータにおいては、第２クロック端子ＣＫ２が入力端、ノードＮ３が出力端、第１クロック端子ＣＫ１が電源ノードとなる。
【０１６３】
トランジスタＱ１０はノードＮ３と第１クロック端子ＣＫ１との間に接続し、そのゲートは第１クロック端子ＣＫ１に接続される（即ちトランジスタＱ１０はダイオード接続されている）。トランジスタＱ１１は、ノードＮ３と第１電源端子Ｓ１との間に接続し、そのゲートは第２クロック端子ＣＫ２に接続される。
【０１６４】
第２インバータは、トランジスタＱ１２を負荷素子、トランジスタＱ１３を駆動素子とするレシオレス型インバータである。トランジスタＱ２Ｂ，Ｑ３Ｂのゲートが接続するノードを「ノードＮ４」と定義すると、第２インバータにおいては、第１クロック端子ＣＫ１が入力端、ノードＮ４が出力端、第２クロック端子ＣＫ２が電源ノードとなる。
【０１６５】
トランジスタＱ１２はノードＮ４と第２クロック端子ＣＫ２との間に接続し、そのゲートは第２クロック端子ＣＫ２に接続される（即ちトランジスタＱ１２はダイオード接続されている）。またトランジスタＱ１３は、ノードＮ４と第１電源端子Ｓ１との間に接続し、そのゲートは第１クロック端子ＣＫ１に接続される。
【０１６６】
図１９の初期リセット信号生成回路１１０の動作は、図１１の回路の動作（図１２）とほぼ同様であるが、トランジスタＱ２Ａ，Ｑ３Ａのゲート（ノードＮ３）およびトランジスタＱ２Ｂ，Ｑ３Ｂのゲート（ノードＮ４）に供給される信号の波形が若干異なる。
【０１６７】
図２０は、第１および第２インバータの動作を示す信号波形図である。同図のように、第１インバータの出力端であるノードＮ３は、クロック信号ＣＬＫの立ち上がり時にＨレベルに変化し、クロック信号／ＣＬＫが立ち上がり時にＬレベルに変化する。一方、第２インバータの出力端であるノードＮ４は、クロック信号／ＣＬＫの立ち上がり時にＨレベルに変化し、クロック信号ＣＬＫが立ち上がり時にＬレベルに変化する。
【０１６８】
図２０から分かるように、クロック信号ＣＬＫの活性期間とクロック信号／ＣＬＫの活性期間との間に間隔Δｔが存在するが、ノードＮ３がＨレベルになる期間とノードＮ４がＨレベルになる期間との間には間隔が無い。
【０１６９】
従って、初期リセット信号ＩＲＳが非活性化された後、クロック信号ＣＬＫ，／ＣＬＫに交互に活性化されている間、トランジスタＱ２Ａ，Ｑ３ＡあるいはトランジスタＱ２Ｂ，Ｑ３Ｂのどちらか一方は必ずオン状態になり、ノードＮ１および出力端子ＩＯＵＴを常時低インピーダンスのＬレベルにすることができる。よって、ノードＮ１および出力端子ＩＯＵＴが高インピーダンス状態になる期間が無くなるため、ノイズの影響などにより初期リセット信号ＩＲＳの誤信号が発生することを防止できる。
【０１７０】
なお図１９では、第１および第２インバータの電源としてそれぞれクロック信号ＣＬＫ，／ＣＬＫを供給したが、一般的なインバータのようにハイ側電源電位ＶＤＤを供給してもよい（即ち、トランジスタＱ１０，Ｑ１２のドレインは第２電源端子Ｓ２に接続させてもよい）。
【０１７１】
またトランジスタＱ１１のソースを第１クロック端子ＣＫ１に接続させ、トランジスタＱ１３のソースを第２クロック端子ＣＫ２に接続させてもよい。クロック信号ＣＬＫ，／ＣＬＫは活性期間が重複しないため、そのようにしてもトランジスタＱ１１，Ｑ１３はそれぞれクロック信号／ＣＬＫ，ＣＬＫの活性期間にノードＮ３，Ｎ４を放電することができる。よってこの場合も、図１９の回路と同様の動作が可能である。
【０１７２】
［第６の変更例］
ａ−Ｓｉ ＴＦＴは、ゲートがバイアスされるとしきい値電圧のシフトが生じる。上で説明したように、図１１の回路ではプルダウン回路１２をクロック信号ＣＬＫ，／ＣＬＫで駆動するため、それを構成するトランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂがａ−Ｓｉ ＴＦＴであってもそのしきい値電圧のシフトは抑制される。
【０１７３】
しかしその駆動時間が長時間になると、トランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂに一定レベルのシフトが生じることは避けられず、それらのオン抵抗は幾分高くなる。初期リセット信号ＩＲＳを非活性化した後、ノードＮ１および出力端子ＩＯＵＴを低インピーダンスのＬレベルに維持させている間は、トランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂは大きな電流を流す必要がないため、それらのオン抵抗の上昇は問題とはならない。
【０１７４】
しかし、活性レベルにある初期リセット信号ＩＲＳを非活性化させるときには、ある程度大きな電流を流す必要があり、このときそれらのオン抵抗が高いと、初期リセット信号ＩＲＳの立ち下がり速度（出力端子ＩＯＵＴの放電速度）が遅くなる。その結果、スタート信号ＳＴの活性期間と初期リセット信号ＩＲＳの活性期間とに重複が生じることとなる。
【０１７５】
例えばゲート線駆動回路３０が図４の単位シフトレジスタＳＲで構成されている場合、スタート信号ＳＴと初期リセット信号ＩＲＳの活性期間に重複があると、第１段目の単位シフトレジスタＳＲ1においてトランジスタＱ５３，Ｑ５８の両方がオンになる。そのため単位シフトレジスタＳＲ1のノードＮ５１が充分に充電されず、トランジスタＱ５１の駆動能力が低下するという問題が生じる。ここではその対策を施した変更例を示す。
【０１７６】
図２１は、実施の形態２の第６の変更例に係る初期リセット信号生成回路１１０の回路図である。当該初期リセット信号生成回路１１０は、図１１の回路に対し、スタート信号ＳＴの活性化に応じてそれぞれ出力端子ＩＯＵＴおよびノードＮ１を放電するトランジスタＱ１４Ａ，Ｑ１４Ｂを設けたものである。
【０１７７】
図２１の如く、トランジスタＱ１４Ａは出力端子ＩＯＵＴと第１電源端子Ｓ１との間に接続され、トランジスタＱ１４ＢはノードＮ１と第１電源端子Ｓ１との間に接続される。トランジスタＱ１４Ａ，Ｑ１４Ｂそれぞれのゲートは、共にスタート信号入力端子ＳＩＮに接続される。
【０１７８】
図２１の初期リセット信号生成回路１１０の動作は、図１１の回路の動作（図１２）とほぼ同様であるが、初期リセット信号ＩＲＳを非活性化させるとき（時刻ｔ1）におけるノードＮ１および出力端子ＩＯＵＴの放電は、主にトランジスタＱ１４Ａ，Ｑ１４Ｂがスタート信号ＳＴの活性化に応じて行う。
【０１７９】
スタート信号ＳＴは、１フレーム期間に一度活性化されるだけなので、トランジスタＱ１４Ａ，Ｑ１４Ｂのゲートがバイアスされる頻度は、トランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂのゲートに比べて桁違いに小さい。よってプルダウン回路１２の駆動時間が長くなっても、トランジスタＱ１４Ａ，Ｑ１４Ｂにはごく僅かのなしきい値電圧のシフトしか生じず、オン抵抗の上昇も少ない。そのため初期リセット信号ＩＲＳの立ち下がり速度の低下は殆ど起こらず、上記の問題は生じない。
【０１８０】
なお、図２１においては、２相のクロック信号ＣＬＫ，／ＣＬＫで駆動されるプルダウン回路１２にトランジスタＱ１４Ａ，Ｑ１４Ｂを設けた例を示したが、もちろん３相以上の多相クロック信号で駆動されるプルダウン回路１２（例えば図１７）に対してトランジスタＱ１４Ａ，Ｑ１４Ｂを設けてもよく、同様の効果が得られる。また上記の変更例４，５で説明した構成の初期リセット信号生成回路１１０に対しても適用可能である。
【０１８１】
＜実施の形態３＞
実施の形態３では、Ｐ型トランジスタを用いて構成した本発明に係る初期リセット信号生成回路１１０について説明する。
【０１８２】
図２２は、実施の形態３に係る初期リセット信号生成回路１１０の構成を示す図である。当該初期リセット信号生成回路１１０は、図６の回路と同様に機能する回路を、Ｐ型トランジスタにより実現した例である。即ち図２２の回路は、図６の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（図６の第１電源端子Ｓ１にハイ側電源電位を供給し、第２電源端子Ｓ２にロー側電源電位を供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）したものである。なお図２２において、図６の初期リセット信号生成回路１１０に示したものに対応する各要素については、それと同一の符号に「ｐ」の添え字を付して示している。
【０１８３】
図２３の如く、本実施の形態の初期リセット信号生成回路１１０は、初期リセット信号ＩＲＳの活性化を行うプルアップ回路１１ｐと、初期リセット信号ＩＲＳの非活性化およびその後の非活性レベルの維持を行うプルダウン回路１２ｐとから構成される。
【０１８４】
プルアップ回路１１ｐは、トランジスタＱ１ｐと容量素子Ｃ１ｐとから構成される。トランジスタＱ１ｐは、初期リセット信号ＩＲＳの出力端子ＩＯＵＴとロー側電源電位ＶＳＳが供給される第２電源端子Ｓ２ｐとの間に接続される。ここでトランジスタＱ１ｐのゲートが接続するノードを「ノードＮ１ｐ」と定義する。容量素子Ｃ１ｐは、ノードＮ１ｐと第２電源端子Ｓ２ｐとの間に接続される。
【０１８５】
プルダウン回路１２ｐは、トランジスタＱ２ｐ〜Ｑ７ｐにより構成される。トランジスタＱ２ｐは、出力端子ＩＯＵＴとハイ側電源電位ＶＤＤが供給される第１電源端子Ｓ１ｐとの間に接続し、そのゲートはスタート信号ＳＴを受けるスタート信号入力端子ＳＩＮに接続される。トランジスタＱ３ｐは、スタート信号入力端子ＳＩＮに接続したゲートを有し、ノードＮ１ｐと第１電源端子Ｓ１ｐとの間に接続される。
【０１８６】
トランジスタＱ６ｐ，Ｑ７ｐは、第２電源端子Ｓ２ｐと第１電源端子Ｓ１ｐとの間に直列に接続される。トランジスタＱ６ｐ，Ｑ７ｐ間の接続ノードを「ノードＮ２ｐ」と定義すると、トランジスタＱ６ｐはノードＮ２ｐと第２電源端子Ｓ２ｐとの間に接続し、ゲートは第２電源端子Ｓ２ｐに接続される。トランジスタＱ７ｐはノードＮ２ｐと第１電源端子Ｓ１ｐとの間に接続し、ゲートがノードＮ１ｐに接続される。
【０１８７】
トランジスタＱ７ｐはトランジスタＱ６ｐよりもオン抵抗が充分低く設定されており、これらトランジスタＱ６ｐ，Ｑ７ｐで、ノードＮ１ｐを入力端、ノードＮ２ｐを出力端とするレシオ型インバータを構成している。当該インバータにおいて、トランジスタＱ６ｐは負荷素子、トランジスタＱ７ｐは駆動素子として機能する。なお、インバータの負荷素子は電流駆動素子であればよく、トランジスタＱ６ｐに代えて、例えば抵抗素子や定電流素子を用いてもよい。
【０１８８】
トランジスタＱ４ｐは、出力端子ＩＯＵＴと第１電源端子Ｓ１ｐとの間に接続され、ゲートはノードＮ２ｐに接続される。またトランジスタＱ５ｐは、ノードＮ１ｐと第１電源端子Ｓ１ｐとの間に接続され、ゲートはノードＮ２ｐに接続される。
【０１８９】
図２３は、本実施の形態に係る初期リセット信号生成回路１１０の動作を説明するための信号波形図である。通常、図１に示した画素スィッチ素子１６の導電型に関わらずデータ線ＤＬの信号レベルは同じであるので、ハイ側電源電位ＶＤＤおよびロー側電源電位ＶＳＳのレベルは図７とほぼ同様になるが、画素スィッチ素子１６がＰ型であるため図７の場合よりもやや負側にシフトされる。
【０１９０】
本実施の形態では、ハイ側電源電位ＶＤＤが回路の基準電位となり、クロック信号ＣＬＫ、／ＣＬＫおよびスタート信号ＳＴとしては負極性のパルスが入力される。また各トランジスタのしきい値電圧も負の値になる。ここでは各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈｐ（負電圧）とする。
【０１９１】
また上記したように、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になる。よって以下の説明では、各ノードをＨレベル（非活性レベル）からＬレベル（活性レベル）へ変化させる電流の流れを当該ノードの「充電」と称し、各ノードをＬレベルからＨレベルへ変化させる電流の流れを当該ノードの「放電」と称する。
【０１９２】
以下、図２３に基づき、当該初期リセット信号生成回路１１０の動作について説明する。電源が投入される時刻ｔ0よりも前の期間（電源が遮断されている期間）は、高電位側電源出力、低電位側電源出力、スタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫの電位は接地レベル（ＧＮＤ＝０Ｖ）に設定されている。
【０１９３】
時刻ｔ0で、電源が投入されると、高電位側電源出力は接地レベルから電位ＶＤＤへと立ち上がり、低電位側電源出力は接地レベルから電位ＶＳＳへと立ち下がる。またスタート信号ＳＴ、クロック信号ＣＬＫ，／ＣＬＫは非活性レベル（電位ＶＤＤ）になる。
【０１９４】
よって初期リセット信号生成回路１１０では、トランジスタＱ２ｐ，Ｑ３ｐはオフになる。そのため、第２電源端子Ｓ２ｐの電位がＶＳＳへと立ち下がると、容量素子Ｃ１ｐを介する結合により、ノードＮ１ｐの電位は引き下げられてＬレベルになる。応じてトランジスタＱ１ｐ，Ｑ７ｐがオンになる。
【０１９５】
他方、第２電源端子Ｓ２ｐの電位がＶＳＳになるとトランジスタＱ６ｐもオンするが、トランジスタＱ７ｐはトランジスタＱ６ｐよりもオン抵抗が充分小さく設定されているため、ノードＮ２ｐはＨレベルになる。応じてトランジスタＱ５ｐ，Ｑ４ｐはオフとなる。
【０１９６】
なお、時刻ｔ0におけるノードＮ１ｐの電位の下降幅は、容量素子Ｃ１ｐの容量値とノードＮ１ｐの寄生容量値との比によって決まる。容量素子Ｃ１ｐの容量値をノードＮ１ｐの寄生容量値よりも充分大きく設定すれば、ノードＮ１ｐのレベルはほぼ電位ＶＳＳまで低下する。またノードＮ２ｐの電位は、トランジスタＱ６ｐ，Ｑ７ｐのオン抵抗比で決まり、トランジスタＱ７ｐのオン抵抗が充分小さければほぼ電位ＶＤＤとなる。
【０１９７】
このように時刻ｔ0では、トランジスタＱ１ｐがオン、トランジスタＱ２ｐ，Ｑ４ｐとなるので、出力端子ＩＯＵＴがトランジスタＱ１ｐにより充電されてＬレベル（ＶＳＳ＋｜Ｖｔｈｐ｜）になる。つまり初期リセット信号ＩＲＳが活性化される。
【０１９８】
その後、時刻ｔ1でスタート信号ＳＴが活性化してＬレベル（ＶＳＳ）になると、トランジスタＱ２ｐ，Ｑ３ｐがオンになる。ノードＮ１ｐはトランジスタＱ３ｐを通して放電されてＨレベルになり、それによりトランジスタＱ１ｐはオフになる。よって出力端子ＩＯＵＴはトランジスタＱ２ｐを通して放電されてＨレベルになり、初期リセット信号ＩＲＳが非活性化する。
【０１９９】
ノードＮ１ｐがＨレベルになるとトランジスタＱ７ｐがオフになり、ノードＮ２ｐはトランジスタＱ６ｐにより充電されてＬレベル（ＶＳＳ＋｜Ｖｔｈｐ｜）になる。応じてトランジスタＱ４ｐ，Ｑ５ｐがオンになる。
【０２００】
そして時刻ｔ2でスタート信号ＳＴがＨレベル（ＶＤＤ）になると、トランジスタＱ２ｐ，Ｑ３ｐはオフになる。但し、トランジスタＱ４ｐ，Ｑ５ｐはオンに維持されるので、出力端子ＩＯＵＴおよびノードＮ１ｐは、低インピーダンスでＨレベル（ＶＤＤ）に維持される。
【０２０１】
以降は、各フレーム期間ごとにスタート信号ＳＴが活性化されたときにトランジスタＱ２ｐ，Ｑ３ｐがオンするが、出力端子ＩＯＵＴおよびノードＮ１ｐ，Ｎ２ｐのレベル変化は無い。よって初期リセット信号ＩＲＳは、表示装置の電源が遮断されるまでＨレベルに維持される。
【０２０２】
このように本発明に係る初期リセット信号生成回路１１０は、Ｐ型トランジスタを用いて構成することも可能である。従って、Ｐ型トランジスタを用いて構成されたゲート線駆動回路３０を備える画像表示装置にも適用可能である。
【０２０３】
なお図２３では、図６の回路と同様の機能を有する初期リセット信号生成回路１１０をＰ型トランジスタを用いて構成した例を示したが、実施の形態１，２およびその各変更例の初期リセット信号生成回路１１０も同様にＰ型トランジスタを用いて構成可能である。
【０２０４】
即ち実施の形態１，２のそれぞれの初期リセット信号生成回路１１０に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すれば、それらの回路と同様の機能を有するドライバ回路をＰ型トランジスタを用いて構成することができる（図示は省略する）。
【符号の説明】
【０２０５】
１１０  初期リセット信号生成回路、１２０  制御回路、１３０  高電位側電源、１４０  低電位側電源、１５０  レベルシフタ、１１  プルアップ回路、１２  プルダウン回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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