(57)【要約】【課題】連続アドレスが下位ビットに限定されないようなバーストモードのテストに対応したアドレスの生成が行えるアドレス発生回路を備えたメモリテスト装置を提供する。【解決手段】バースト機能を備えた被測定メモリのテストのためのアドレスおよび不良解析メモリに不良ビットに関する情報を格納するためのアドレスを生成するアドレス発生回路を備えたメモリテスト装置において、前記アドレス発生回路に、被測定メモリのバーストモードによるテストのための先頭アドレスを生成可能な先頭アドレス生成回路（ＭＡＧ）と、該先頭アドレス生成回路で生成された被測定メモリのテストのためのアドレスの任意の複数のビットをバーストモードに対応して変化させて不良解析メモリのアクセスのためのアドレスを生成する不良解析メモリ用アドレス生成回路（ＳＥＬ１，ＣＮＴ，ＡＬＵ，ＳＥＬ２）とを設けた。【選択図】図１
2010176768.tif 000002
【特許請求の範囲】
【請求項１】
バースト機能を備えた被測定メモリのテストのためのアドレスおよび不良解析メモリに不良ビットに関する情報を格納するためのアドレスを生成するアドレス発生回路を備えたメモリテスト装置であって、
前記アドレス発生回路は、
被測定メモリのバーストモードによるテストのための先頭アドレスを生成可能な先頭アドレス生成回路と、
該先頭アドレス生成回路で生成された被測定メモリのテストのためのアドレスの任意の複数のビットをバーストモードに対応して変化させて不良解析メモリのアクセスのためのアドレスを生成する不良解析メモリ用アドレス生成回路と、
を備えることを特徴とするメモリテスト装置。
【請求項２】
前記不良解析メモリ用アドレス生成回路は、
前記先頭アドレス生成回路で生成された被測定メモリのテストのためのアドレスから任意の複数のビットを取り出す第１選択回路と、
該第１選択回路によって取り出された複数のビットに対して所定の演算処理を行う演算回路と、
該演算回路により演算処理された結果の複数ビットを、前記先頭アドレス生成回路で生成された被測定メモリのテストのためのアドレスのうち前記第１選択回路で取り出された複数のビットに置き換える第２選択回路と、
を備えることを特徴とする請求項１に記載のメモリテスト装置。
【請求項３】
前記不良解析メモリ用アドレス生成回路は、クロック信号によってカウント動作するカウンタを備え、前記演算回路は、前記第１選択回路により被測定メモリのテストのためのアドレスから取り出された複数のビットと前記カウンタの値とを演算して出力することを特徴とする請求項２に記載のメモリテスト装置。
【請求項４】
前記不良解析メモリ用アドレス生成回路は、前記先頭アドレス生成回路で生成された被測定メモリのテストのためのアドレスから取り出すべき任意の複数のビットを指定する情報を設定可能なレジスタを備えることを特徴とする請求項１〜３のいずれかに記載のメモリテスト装置。
【請求項５】
前記被測定メモリのテストのためのアドレスから取り出すべき任意の複数のビットはビット数が可変であることを特徴とする請求項４に記載のメモリテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリをテストするメモリテスト装置に関し、特に連続したアクセスが可能なバースト機能を備えた例えばＳＤＲＡＭ（同期式ダイナミック・ランダム・アクセス・メモリ）のような半導体メモリをテストするメモリテスト装置に適用して好適な技術に関するものである。
【背景技術】
【０００２】
半導体メモリのテストを行うメモリテスト装置（メモリテスタ）では、試験対象のメモリ（被測定メモリ）の各メモリセルに対して書込み、読出しテストを行い、メモリセルの良否を判定する。被測定メモリには、外部よりあるアドレスを与えると、内部でこれに続くアドレスを自動的に発生しながら連続してデータをリード・ライトするバースト機能（バーストモード）を備えたＳＤＲＡＭがある。
【０００３】
図１に、ＳＤＲＡＭをテストするメモリテスタの一般的な構成を示す。図１のメモリテスタは、ジャンプやループ等プログラムのシーケンスを制御してプログラムカウンタ信号（ＰＣ値）を出力するシーケンス制御回路１１、ＰＣ値によって指定された命令コード（インストラクション）を出力するインストラクションメモリ１２、該メモリから読み出された命令コードに従い被測定メモリ２０および不良解析メモリ３０のアドレス信号を生成するアドレス発生回路１３、生成されたアドレス信号を被測定メモリ内のセル配置に応じて所望の順序でセルに対するリード・ライトを行うアドレス信号に変換するアドレススクランブル回路１４、アドレス発生回路１３から出力されたアドレス信号をフェイルデータの累積記憶等不良解析を容易にするアドレス信号に変換するアドレス変換回路１５を備える。
【０００４】
また、メモリテスタは、インストラクションメモリ１２から読み出された命令コードに従い被測定メモリのテストのためのデータ（テストパターン）を発生するデータ発生回路１６、被測定メモリ２０のチップ選択信号、リード・ライト制御信号等を生成する制御信号発生回路１７、被測定メモリ２０に入力される信号を所定のタイミングで波形整形する波形整形回路１８、被測定メモリ２０から読み出されたデータ信号と期待値とを比較し判定する期待値判定回路１９を備え、期待値判定回路１９で読出しデータと期待値との不一致が検出された場合に被測定メモリ２０のいずれのアドレスで不良が発生したかを不良解析メモリ３０に記憶する。
【０００５】
図３に、従来のメモリテスタにおけるアドレス発生回路１３の一般的な構成を示す。図３に示すように、従来のアドレス発生回路は、被測定メモリ用アドレス発生回路ＭＡＧと、所定の周波数のクロックＣＫによって動作するカウンタＣＮＴと、被測定メモリ用アドレス発生回路ＭＡＧで生成されたｍビットのアドレスの一部（下位ｎビット）とカウンタＣＮＴの計数値との加算や排他的論理和などの論理演算を行なう演算論理回路ＡＬＵとから構成されている。なお、メモリテスタに関する発明としては、例えば特許文献１に記載されているものがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１３３９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のメモリテスタにおけるアドレス発生回路は、ＳＤＲＡＭのバーストモードに対応したアドレスの生成を行う際に、アドレスの下位数ビットとアドレスカウンタの値とを演算し、その演算値を不良解析メモリ用のアドレスとして生成するように構成されていた。
【０００８】
パッケージ化されたメモリを試験する場合にはかかるアドレス生成方法で問題はないが、メモリを製造するメーカーでは、ウェハ状態でのメモリ試験も行っており、ウェハテストでは連続アドレスを下位ビットに限定しない独自の試験を行う場合がある。図３に示されているような構成を有する従来のアドレス発生回路にあっては、ウェハ状態でのメモリ試験で行われる、連続アドレスが下位ビットに限定されないテストに対応した不良解析メモリのアドレスの生成が行えないという課題があった。
【０００９】
この発明は上記のような課題に着目してなされたものでその目的とするところは、連続アドレスが下位ビットに限定されないようなバーストモードのテストに対応した不良解析メモリのアドレスの生成も行えるアドレス発生回路を備えたメモリテスト装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため請求項１に記載の発明は、バースト機能を備えた被測定メモリのテストのためのアドレスおよび不良解析メモリに不良ビットに関する情報を格納するためのアドレスを生成するアドレス発生回路を備えたメモリテスト装置であって、前記アドレス発生回路は、被測定メモリのバーストモードによるテストのための先頭アドレスを生成可能な先頭アドレス生成回路と、該先頭アドレス生成回路で生成された被測定メモリのテストのためのアドレスの任意の複数のビットをバーストモードに対応して変化させて不良解析メモリのアクセスのためのアドレスを生成する不良解析メモリ用アドレス生成回路と、を備えるようにしたものである。
【００１１】
上記した構成によれば、連続アドレスが下位ビットに限定されないようなバーストモードのテストに対応した不良解析メモリのアドレスの生成も行えるので、ウェハ状態でのみ実行されるテストも可能になる。
【００１２】
請求項２に記載の発明は、請求項１に記載の発明において、前記不良解析メモリ用アドレス生成回路は、前記先頭アドレス生成回路で生成された被測定メモリのテストのためのアドレスから任意の複数のビットを取り出す第１選択回路と、該第１選択回路によって取り出された複数のビットに対して所定の演算処理を行う演算回路と、該演算回路により演算処理された結果の複数ビットを、前記先頭アドレス生成回路で生成された被測定メモリのテストのためのアドレスのうち前記第１選択回路で取り出された複数のビットに置き換える第２選択回路と、を備えるようにした。
【００１３】
請求項３に記載の発明は、請求項２に記載の発明において、前記不良解析メモリ用アドレス生成回路は、クロック信号によってカウント動作するカウンタを備え、前記演算回路は、前記第１選択回路により被測定メモリのテストのためのアドレスから取り出された複数のビットと前記カウンタの値とを演算して出力するようにした。
【００１４】
請求項４に記載の発明は、請求項１〜３のいずれかに記載の発明において、前記不良解析メモリ用アドレス生成回路は、前記先頭アドレス生成回路で生成された被測定メモリのテストのためのアドレスから取り出すべき任意の複数のビットを指定する情報を設定可能なレジスタを備えるようにした。これにより、セル配置の異なる被測定メモリの異なるバーストモードテストに対応してアドレスを生成する設定を容易に行うことができる。
【００１５】
請求項５に記載の発明は、請求項４に記載の発明において、前記被測定メモリのテストのためのアドレスから取り出すべき任意の複数のビットはビット数が可変であるようにした。これにより、バースト長の異なるバーストモードテストに対応したアドレスを生成することができる。
【発明の効果】
【００１６】
本発明によれば、連続アドレスが下位ビットに限定されないようなバーストモードのテストに対応した不良解析メモリ用アドレスの生成も行え、これによってウェハ状態でのみ実行されるテストをも可能にするアドレス発生回路を備えたメモリテスト装置を実現することができるという効果がある。
【図面の簡単な説明】
【００１７】
【図１】本発明を適用して好適なＳＤＲＡＭをテストするメモリテスタの構成例を示すブロック図である。
【図２】実施形態のメモリテスタにおけるアドレス発生回路の具体的な構成例を示すブロック図である。
【図３】従来のメモリテスタにおけるアドレス発生回路の具体的な構成例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００１９】
図１は、本発明を適用して好適なＳＤＲＡＭをテストするメモリテスタの構成例を示す。
【００２０】
図１に示されているように、本実施形態のメモリテスタは、ジャンプやループ等プログラムのシーケンスを制御してプログラムカウンタ信号（ＰＣ値）を出力するシーケンス制御回路１１、ＰＣ値によって指定された命令コード（インストラクション）を出力するインストラクションメモリ１２、該メモリから読み出された命令コードに従い被測定メモリ２０および不良解析メモリ３０のアドレス信号を生成するアドレス発生回路１３、生成されたアドレス信号を被測定メモリ内のセル配置に対応したアドレス信号に変換するアドレススクランブル回路１４、アドレス発生回路１３から出力されたアドレス信号をフェイルデータの累積記憶等、不良解析を容易にするアドレス信号に変換するアドレス変換回路１５を備える。
【００２１】
また、本実施形態のメモリテスタは、インストラクションメモリ１２から読み出された命令コードに従い被測定メモリのテストのためのデータ（テストパターン）を発生するデータ発生回路１６、被測定メモリ２０のチップ選択信号、リード・ライト制御信号等を生成する制御信号発生回路１７、被測定メモリ２０に入力される信号をプログラムによって指定されたタイミングで変化するように波形整形する波形整形回路１８、被測定メモリ２０から読み出されたデータ信号と期待値とを比較し判定する期待値判定回路１９を備え、期待値判定回路１９で読出しデータと期待値との不一致が検出された場合に被測定メモリ２０のいずれのアドレスで不良が発生したかを不良解析メモリ３０に記憶する。
【００２２】
本実施形態のメモリテスタは、被測定メモリ２０としてＳＤＲＡＭのテストが可能に構成されている。ＳＤＲＡＭの特徴の一つに、外部よりある先頭アドレスを与えると内部でこれに続くアドレスを自動的に発生しながら連続してデータをリード・ライトするバーストモードによるアクセスがある。このバーストモードでは、先頭アドレスと共に、連続して入出力されるデータの数を指定するバースト長と呼ばれるデータが与えられる。ＳＤＲＡＭは、内部にカウンタを備え、先頭アドレスが与えられると内部のカウンタをインクリメントして連続したアドレスを生成する。
【００２３】
バースト長は可変であり、バースト長として「２」が指定されると先頭アドレスに続く１個のアドレスがＳＤＲＡＭ内部で生成され、２個のアドレスに対応した２個のデータをリードまたはライトする。また、バースト長として「４」が指定されると先頭アドレスに続く３個のアドレスがＳＤＲＡＭ内部で生成され４個のアドレスに対応した４個のデータをリードまたはライトし、バースト長として「８」が指定されると先頭アドレスに続く７個のアドレスがＳＤＲＡＭ内部で生成され８個のアドレスに対応した８個のデータをリードまたはライトする。さらに、バースト長として「１６」が指定されると先頭アドレスに続く１５個のアドレスがＳＤＲＡＭ内部で生成され１６個のアドレスに対応した１６個のデータをリードまたはライトする。バースト長が最大で「１６」の場合、バースト長を指定するコードは４ビットとされる。
【００２４】
また、バーストモードには、シーケンシャルタイプとインターリーブタイプの２つのタイプがある。シーケンシャルタイプでは、先頭アドレスとカウンタの値とを加算して連続するアドレスを生成し、インターリーブタイプでは、先頭アドレスとカウンタの値との排他的論理和をとって連続するアドレスを生成する。
【００２５】
上記のようなＳＤＲＡＭ内部のバーストモードによるアクセスに対応するため、図１のメモリテスタのアドレス発生回路１３は、ＳＤＲＡＭのために先頭のアドレスを生成するとともに、被測定メモリ２０の内部で生成されるアドレスと同様なアドレスを不良解析メモリ３０のために生成する。なお、被測定メモリ２０はアドレススクランブル回路１４によって変換されたアドレスを先頭アドレスとして動作するが、不良解析メモリ３０は被測定メモリのセル配置を意識しないアドレススクランブル前のアドレスを先頭アドレスとしてアドレス変換回路１５で変換されたアドレスを先頭アドレスとして動作する。
【００２６】
図２に、本実施形態のメモリテスタにおけるアドレス発生回路１３の具体的な構成例を示す。
【００２７】
図２に示すように、本実施形態のアドレス発生回路１３は、被測定メモリ用アドレス発生回路ＭＡＧと、所定の周波数のクロックＣＫによって動作するカウンタＣＮＴと、被測定メモリ用アドレス発生回路ＭＡＧで生成されたｍビットのアドレスの中から任意のｎビットを選択し他のビットとして“０”を選択して演算回路ＡＬＵへ伝達する第１のセレクタＳＥＬ１と、カウンタＣＮＴの計数値との加算や排他的論理和などの論理演算を行なう演算論理回路ＡＬＵを備える。演算論理回路ＡＬＵは、インストラクションメモリ１２から読み出された命令コードによっていずれの演算を行うか指定される。カウンタＣＮＴは、アドレスの生成開始前にリセットされ、クロックＣＫに同期してカウントアップされる。
【００２８】
さらに、アドレス発生回路１３は、被測定メモリ用アドレス発生回路ＭＡＧで生成されたｍビットのアドレスのうち、前記第１セレクタＳＥＬ１で選択されるｎビットを演算論理回路ＡＬＵから出力されるｎビットのデータで置き換えたｍビットのデータを不良解析メモリ用アドレスとして伝達する第２のセレクタＳＥＬ２および前記第１セレクタＳＥＬ１と第２セレクタＳＥＬ２における選択ビットを指定するための設定情報を格納するレジスタＲＥＧを備える。
【００２９】
第１セレクタＳＥＬ１は、例えば２入力１出力のｍ個の単位セレクタと、並列に取り込んだデータを下位ビット方向へシフト可能なシフトレジスタと、該シフトレジスタの下位ｎビットを選択的に伝送・遮断可能な伝送ゲートとにより構成することができる。第２セレクタＳＥＬ２は、例えば演算論理回路ＡＬＵのｎビットの出力を選択的に伝送・遮断可能な伝送ゲートと、並列に取り込んだデータを上位ビット方向へシフト可能なシフトレジスタと、２入力１出力のｍ個の単位セレクタとにより構成することができる。なお、第１セレクタＳＥＬ１と第２セレクタＳＥＬ２によって選択されるビットは、ｍビットのアドレスのうち任意のｎビットであるが、それらのビットは連続したビットである。
【００３０】
次に、図２の回路において、例えばｍビットの被測定メモリ用アドレスＡ0〜Ａm-1のうち、ビットＡ0〜Ａ9およびＡ13〜Ａm-1には被測定メモリ用アドレスのビットをそのまま使用し、ビットＡ10〜Ａ12にバーストモードに対応したアドレスビットを生成する場合について、具体的に説明する。
【００３１】
この場合、レジスタＲＥＧは、セレクタＳＥＬ１の出力のビット０〜２として被測定メモリ用アドレスのビットＡ10〜Ａ12を選択し、ビット３〜(n-1)は“０”を選択するように設定する。一方、セレクタＳＥＬ２は、出力のビット０〜９および１３〜(m-1)は被測定メモリ用アドレスのビットＡ0〜Ａ9およびＡ13〜Ａm-1を選択し、ビット１０〜１２は演算回路ＡＬＵの出力のビット０〜２を選択するように設定する。
【００３２】
これにより、演算回路ＡＬＵはセレクタＳＥＬ１で選択された被測定メモリ用アドレスのビットＡ10〜Ａ12とカウンタＣＮＴからのカウント値とを演算し、セレクタＳＥＬ２で被測定メモリ用アドレスＡ0〜Ａm-1のうちビットＡ10〜Ａ12をカウンタの値に置き換えたバーストモード対応の不良解析メモリ用アドレスを生成して出力することができる。その結果、連続アドレスが下位ビットに限定されないようなバーストモードのテストに対応した不良解析メモリのアドレスの生成も行えるようになる。
【００３３】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、シーケンス制御回路１１はインストラクションメモリ１２から読み出された命令コードの一部がフィードバックされることで、次にインストラクションメモリ１２から読み出す命令コードを決定するように構成することができる。また、図２の回路における演算回路ＡＬＵにカウンタ機能を持たせることでカウンタＣＮＴを省略した構成とすることも可能である。
【産業上の利用可能性】
【００３４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＤＲＡＭのテストが可能なメモリテスタに適用したものを説明したが、この発明はそれに限定されるものでなくバースト機能を有する半導体メモリをテストしたいメモリテスト装置に広く利用することができる。
【符号の説明】
【００３５】
１１  シーケンス制御回路
１２  インストラクションメモリ
１３  アドレス発生回路
１４  アドレススクランブル回路
１５  アドレス変換回路
１６  データ発生回路
１７  制御信号発生回路
１８  波形整形回路
１９  期待値判定回路
２０  被測定メモリ
３０  不良解析メモリ
【図１】
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【図２】
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【図３】
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