(57)【要約】【課題】半導体記憶装置内において、昇圧電源ＶＰＰから重負荷の信号線に流れる電流を低減し、昇圧電源ＶＰＰにおける電力消費を低減する。【解決手段】センスアンプ回路２１内のプリチャージ部２２を制御するビット線プリチャージ信号ＢＬＥＱＢＲの信号線と、シェアード部２３を制御するシェアード信号ＳＨＲＲの信号線との間にショート用トランジスタＱ３１を設ける。ビット線プリチャージ信号ＢＬＥＱＢＲとシェアード信号ＳＨＲＲとは、第１のレベルまたは第２のレベル、たとえば、“Ｈ”または“Ｌ”の論理レベルが逆方向に遷移する信号である。そして、ビット線プリチャージ信号ＢＬＥＱＢＲとシェアード信号ＳＨＲＲの信号遷移時に、所定時間、ショート用トランジスタＱ３１をＯＮ（導通）にする。これにより、ビット線プリチャージ信号ＢＬＥＱＢＲの信号線とシェアード信号ＳＨＲＲの信号線と間に短絡電流を流し、相互に電荷の再配分を行う。【選択図】図１
2010176740.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号線が第１のレベルから第２のレベルに信号遷移し、第２の信号線が前記第２のレベルから前記第１のレベルに信号遷移する場合に、前記第１の信号線と前記第２の信号線とを短絡するスイッチ素子、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記第１および第２の信号線はスタンバイ時にそれぞれ前記第１のレベル及び前記第２のレベルであってアクティブ時にそれぞれ前記第１のレベルから前記第２のレベル及び前記第２のレベルから前記第１のレベルに遷移する際に、前記アクティブ時に応じて前記スイッチ素子を短絡させる短絡信号を生成する信号生成回路を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記信号生成回路は、前記アクティブ時を示す制御信号に応じてワンショットパルス信号を前記短絡信号として出力することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記信号生成回路は、複数のメモリマットを選択するマット選択信号を前記制御信号として受けることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、外部供給される電源から昇圧された電源電圧を生成する昇圧電源を備え、
前記第１のレベル及び前記第２のレベルの少なくとも一方は、前記昇圧電源によって生成される電圧レベルであること、を特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、
複数のメモリマットと、シェアード型のセンスアンプ回路とを有し、
さらに、前記センスアンプ回路は、
前記複数のメモリマットにより共有されるセンスアンプ部と、
前記複数のメモリマットの各メモリマットごとに設けられ、対応するメモリマットのビット線をプリチャージするプリチャージ部と、
前記プリチャージ部と前記センスアンプ部との間に配置され、前記メモリマットの内の選択されたメモリマットのビット線と前記センスアンプ部とを接続するシェアード部と、
を備え、
前記第１の信号線は、前記プリチャージ部を制御するビット線プリチャージ信号の信号線であり、
前記第２の信号線は、前記シェアード部を制御するシェアード信号の信号線であること、
を特徴とする請求項１から５のいずれかに記載の半導体記憶装置。
【請求項７】
前記シェアード部は、第１及び第２のシェアード部を備え、前記第１のシェアード部が選択されるとき、前記第２のシェアード部は非選択となるようシェアード信号が供給されることを特徴とする請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ等の半導体記憶装置に関する。
【背景技術】
【０００２】
図３は、従来の広く知られＤＲＡＭ等の一般的な半導体記憶装置１Ａの構成を示す図である。図３に示す半導体記憶装置の構成は、広く知られた構成のものであるが、基本的な構成部分が、後述する本発明の実施の形態の構成と同じであり、また、実施の形態の説明において構成等の比較のために使用されるため、その構成と動作について、ここで説明しておく。
【０００３】
図３に示す半導体記憶装置１Ａでは、シェアード型のセンスアンプ回路２１の左右両側に、メモリマット（メモリセルアレイ）１１，１２が配置されている。そして、この半導体記憶装置１Ａは、各メモリマット１１，１２のビット線ペアＴ０とＮ０（およびＴ０´とＮ０´），を共通のセンスアンプ回路２１に接続して２つのメモリマット１１，１２でセンスアンプ回路２１を共有させるように構成されている。これにより、センスアンプの数を減らして、半導体記憶装置の高集積化を図るようにしている。
【０００４】
また、半導体記憶装置１Ａは、メモリマット１１，１２内のメモリセルを選択するためのワードドライバ１３，１４を有している。また、メモリセルアレイ制御部１６は、ワードドライバ１３，１４を制御する信号を生成すると共に、センスアンプ制御部１５に制御指令（Ａｃｔｉｖｅコマンド、Ｐｒｅｃｈａｒｇｅコマンド等）を発行する。センスアンプ制御部１５は、メモリセルアレイ制御部１６からのコマンドを入力とし、センスアンプ回路２１で使用される各種の制御信号（ビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬ、シェアード信号ＳＨＲＲ，ＳＨＲＬ等）を生成する。なお、信号線ＶＳＰ（センスアンプＰ−ｃｈ側ソース）およびＣＳＮ（センスアンプＮ−ｃｈ側ソース）は、本発明とは特に関係しないので、その説明は省略する。
【０００５】
図上で左側に示すメモリマット１１に接続されるビット線Ｔ０，Ｎ０は、Ｎ−ｃｈ（Ｎチャネル）ＭＯＳトランジスタＱ１Ａ，Ｑ２Ａ，Ｑ３Ａからなるプリチャージ部２２により、所定の電圧レベルにプリチャージされる。このビット線Ｔ０、Ｎ０は、Ｎ−ｃｈＭＯＳトランジスタＱ１１Ａ，Ｑ１２Ａで構成されるシェアード部２３を通して、センスアンプ部２４に接続される。センスアンプ部２４は、Ｎ−ｃｈＭＯＳトランジスタＱ２１，Ｑ２２と、Ｐ−ｃｈ（Ｐチャネル）ＭＯＳトランジスタＱ２３，Ｑ２４とにより構成される。
【０００６】
プリチャージ部２２の各トランジスタＱ１Ａ，Ｑ２Ａ，Ｑ３Ａのゲートにはビット線プリチャージ信号ＢＬＥＱＢＲの信号線が接続され、このビット線プリチャージ信号ＢＬＥＱＢＲによりビット線Ｔ０，Ｎ０に対するプリチャージ動作が制御される。また、シェアード部２３の各トランジスタＱ１１Ａ，Ｑ１２Ａのゲートには、シェアード信号ＳＨＲＲの信号線が接続される。このシェアード信号ＳＨＲＲにより、プリチャージ部２２とセンスアンプ部２４との接続および切離し制御（シェアード制御）が行われる。
【０００７】
同様にして、図上で右側に示すメモリマット１２のビット線Ｔ０´，Ｎ０´は、Ｎ−ｃｈＭＯＳトランジスタＱ１Ｂ，Ｑ２Ｂ，Ｑ３Ｂからなるプリチャージ部２６により、プリチャージされる。このビット線Ｔ０´、Ｎ０´は、Ｎ−ｃｈＭＯＳトランジスタＱ１１Ｂ，Ｑ１２Ｂで構成されるシェアード部２５を通して、センスアンプ部２４に接続される。
【０００８】
プリチャージ部２６の各トランジスタＱ１Ｂ，Ｑ２Ｂ，Ｑ３Ｂのゲートにはビット線プリチャージ信号ＢＬＥＱＢＬの信号線が接続され、このビット線プリチャージ信号ＢＬＥＱＢＬによりビット線Ｔ０´，Ｎ０´に対するプリチャージ動作が制御される。また、シェアード部２５の各トランジスタＱ１１Ｂ，Ｑ１２Ｂのゲートには、シェアード信号ＳＨＲＬの信号線が接続される。このシェアード信号ＳＨＲＬにより、プリチャージ部２６とセンスアンプ部２４との接続および切離し制御が行われる。
【０００９】
なお、半導体記憶装置１Ａは、電源ＶＤＤから昇圧された電圧ＶＰＰを生成する昇圧電源ＶＰＰ１７（以下、単に「昇圧電源ＶＰＰ」と呼ぶ）を有している。そして、センスアンプ制御部１５により生成されるビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬおよびシェアード信号ＳＨＲＲ，ＳＨＲＬは、ＲＯＷ（ロウ：Ｘ）系制御の高速化のために、昇圧電源ＶＰＰにより生成された電圧ＶＰＰのレベルの信号となっている。
【００１０】
また、図４は、図３に示す半導体記憶装置１Ａ内のセンスアンプ回路２１の動作を説明するためのタイミングチャートである。図４（Ａ）のタイミングチャートにおいては、上から順番に、プリチャージ部２２に入力されるビット線プリチャージ信号ＢＬＥＱＢＲ、シェアード部２３に入力されるシェアード信号ＳＨＲＲ、シェアード部２５に入力されるシェアード信号ＳＨＲＬ、プリチャージ部２６に入力されるビット線プリチャージ信号ＢＬＥＱＢＬが示されている。
【００１１】
図４（Ａ）において、時刻ｔ１において、メモリマット１１内のメモリセルからデータを読み取るためのＡｃｔｉｖｅコマンドが、メモリセルアレイ制御部１６からセンスアンプ制御部１５に発行される。このＡｃｔｉｖｅコマンドにより、センスアンプ制御部１５およびセンスアンプ回路２１が活性化され、アクティブ期間（時刻ｔ１〜時刻ｔ２）に入る。
【００１２】
時刻ｔ１においてアクティブ期間（時刻ｔ１〜時刻ｔ２）に入ると、ビット線プリチャージ信号ＢＬＥＱＢＲが“Ｈ”レベル（単に「“Ｈ”」ともいう）から“Ｌ”レベル（単に「“Ｌ”」ともいう）に遷移し、シェアード信号ＳＨＲＬが“Ｈ”から“Ｌ”に遷移する。なお、シェアード信号ＳＨＲＲと、ビット線プリチャージ信号ＢＬＥＱＢＬは、“Ｈ”のままである。
【００１３】
これにより、アクティブ期間（時刻ｔ１〜時刻ｔ２）において、メモリマット１１側のプリチャージ部２２のプリチャージ状態が解除され、また、メモリマット１１側のビット線Ｔ０，Ｎ０とセンスアンプ部２４とがシェアード部２３を介して接続される。一方、メモリマット１２側のプリチャージ部２６とセンスアンプ部２４とは、シェアード部２５を介して切り離されている。これにより、メモリマット１１内のワードドライバ１３により選択されたメモリセルの信号が、ビット線Ｔ０，Ｎ０を介してセンスアンプ部２４に入力され、メモリセルのデータが読み取られる。
【００１４】
続いて、メモリマット１１のメモリセルからのデータ読み取りが完了し、時刻ｔ２に至ると、メモリセルアレイ制御部１６からセンスアンプ制御部１５に対してＰｒｅｃｈａｒｇｅコマンドが発行される。このＰｒｅｃｈａｒｇｅコマンドが発行されることにより、時刻ｔ２以後、センスアンプ回路２１は、メモリマット１１のビット線Ｔ０，Ｎ０をプリチャージするためのスタンバイ期間（時刻ｔ２以後）に入る。
【００１５】
以上説明した、半導体記憶装置１Ａにおいては、センスアンプ回路２１を制御するビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬや、シェアード信号ＳＨＲＲ，ＳＨＲＬは、ＲＯＷ（ロウ：Ｘ）系制御の高速化のため、昇圧電源ＶＰＰの電圧レベルの信号になっている。しかしながら、ビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬや、シェアード信号ＳＨＲＲ，ＳＨＲＬには、多数のトランジスタのゲートが接続されており、昇圧電源ＶＰＰに対して重い負荷となっており、この昇圧電源ＶＰＰにおける消費電力を低減することが望まれていた。
【００１６】
なお、従来技術の半導体集積回路装置がある（例えば、特許文献１を参照）。この特許文献１はＤＲＡＭにおけるシェアード方式のセンスアンプ回路技術に関するものであり、シェアードスイッチＭＯＳＦＥＴ内側のプリチャージ信号を昇圧電圧より低くし、昇圧回路での消費電力に抑えるように構成されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００５−３４０３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ところで、前述したようにビット線プリチャージ信号ＢＬＥＱＢＲや、シェアード信号ＳＨＲＲには、ＲＯＷ系制御の高速化のため、半導体記憶装置内部でチャージポンプ回路等により昇圧された昇圧電源ＶＰＰが使用されている。一方、前述のビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬおよびシェアード信号ＳＨＲＲ，ＳＨＲＬの各信号線には、多数のＮ−ｃｈＭＯＳトランジスタのゲートが容量負荷として接続され、昇圧電源ＶＰＰに対して重負荷となっている。このため、ビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬおよびシェアード信号ＳＨＲＲ，ＳＨＲＬの信号線には昇圧電源ＶＰＰから大きな電流が流れることになる。
【００１９】
しかしながら、昇圧電源ＶＰＰは、外部供給電源ＶＤＤから昇圧動作を行う電源であり、昇圧動作に伴い発生する損失が大きいため、消費電流効率が悪い電源となっている。このため昇圧電源ＶＰＰの負荷を軽減し、消費電力を低減することが望まれており、ビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬおよびシェアード信号ＳＨＲＲ，ＳＨＲＬを駆動するために費やされる消費電力が大きいことが問題となっていた。
【００２０】
また、この問題は、ビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬおよびシェアード信号ＳＨＲＲ，ＳＨＲＬの信号線に限らず、昇圧電源ＶＰＰから電流が供給される他の信号線についても同様な問題があった。
【課題を解決するための手段】
【００２１】
本発明の半導体記憶装置は、第１および第２の信号線のそれぞれが“Ｈ”レベルから“Ｌ”レベルまたは“Ｌ”レベルから“Ｈ”レベルに信号遷移する場合に、“Ｈ”レベルまたは“Ｌ”レベルの逆の信号レベルに遷移する前記第１の信号線と前記第２の信号線とを短絡するスイッチ素子、を備えることを特徴とする。
【発明の効果】
【００２２】
本発明の半導体記憶装置においては、信号遷移する場合にそれぞれが第１のレベルまたは第２のレベル、たとえば、“Ｈ”レベルまたは“Ｌ”レベルの逆の信号レベルに遷移する第１の信号線と第２の信号線とを、スイッチ素子により短絡するように構成される。
この構成によれば、例えば、第１の信号線が“Ｈ”から“Ｌ”に遷移し、第２の信号線が“Ｌ”から“Ｈ”に遷移する場合、スイッチ素子がＯＮした直後においては、第１の信号線は“Ｈ”の状態のままであり、第２の信号線は“Ｌ”の状態のままである。これにより、スイッチ素子を介して第１の信号線から第２の信号線に短絡電流が流れる。この短絡電流により、第１の信号線の電圧を低下させ、第２の信号線の信号線を上昇させるように、電荷の再配分が行われる。この電荷の再配分は、第１の信号線と第２の信号線のそれぞれを所望の電圧レベルの方向に向かわせる際に、これを補助する方向に作用する。
これにより、第１の信号線と第２の信号線に流す電流を低減でき、信号線に電流を流すために必要な電力を低減できる。このため、信号線を駆動する電源において、信号線を駆動するために必要な電力を低減できる。特に、信号線が消費電流の大きい重負荷の信号線である場合や、信号線の駆動に消費電流効率の悪い昇圧電源を使用している場合に、効果的に消費電力を低減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態に係る半導体記憶装置の構成を示す図である。
【図２】図１に示す半導体記憶装置の動作を説明するための図である。
【図３】従来の半導体記憶装置の構成を示す図である。
【図４】図３に示す半導体記憶装置の動作を説明するための図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を添付図面を参照して説明する。
図１は、本発明の実施の形態に係る半導体記憶装置の構成を示す図である。
図１に示す半導体記憶装置１は、図３に示した従来技術の半導体記憶装置１Ａと比較して、基本的な構成部分は同じであり、図中の破線Ａで囲んだショート用トランジスタＱ３１およびＱ３２と、ショートパルス信号生成部１８とを追加した点が異なる。メモリマット１１、センスアンプ回路２１、および周辺の制御部等の他の構成部分は、図３に示す構成と同様であるので、同一の要素には同一の符号を付し、重複した説明は省略する。
【００２５】
図１において、ショート用トランジスタＱ３１およびＱ３２は、スイッチ素子として使用されるＮ−ｃｈＭＯＳトランジスタである。このショート用トランジスタＱ３１は、プリチャージ部２２を制御するビット線プリチャージ信号ＢＬＥＱＢＲの信号線と、シェアード部２３を制御するシェアード信号ＳＨＲＲの信号線とを、ショート（短絡）するためのスイッチ素である。
【００２６】
また、ショート用トランジスタＱ３２は、プリチャージ部２６を制御するビット線プリチャージ信号ＢＬＥＱＢＬの信号線と、シェアード部２５を制御するシェアード信号ＳＨＲＬの信号線とを、ショートするためのスイッチ素子である。
【００２７】
なお、前述したように、ビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬ、およびシェアード信号ＳＨＲＲ，ＳＨＲＬは、センスアンプ制御部１５により生成される信号であり、その信号レベルが昇圧電源ＶＰＰの電圧レベルで生成される信号である。
【００２８】
このショート用トランジスタＱ３１およびＱ３２については、メモリセルアレイ制御部１６、またはセンスアンプ制御部１５に配置することができる。または、ワードドライバ１３，１４とセンスアンプ回路２１の列の交差部等に配置することができる。すなわち、半導体基板上の面積を有効に生かし、面積効率を高めるように配置することができる。
【００２９】
また、ショート用トランジスタＱ３１のゲートには、ショートパルス信号生成部１８から出力されるショートパルス信号ＷＳＰＲが入力される。ショート用トランジスタＱ３２のゲートには、ショートパルス信号生成部１８から出力されるショートパルス信号ＷＳＰＲが入力される。このショートパルス信号ＷＳＰＲ，ＷＳＰＬは、ショートパルス信号生成部１８において、メモリセルアレイ制御部１６から入力されるメモリマット選択信号等を基にして生成される信号である。
【００３０】
また、図２は、本実施の形態の半導体記憶装置１の動作を説明するための図である。図２（Ａ）は、図１に示す半導体記憶装置１において、メモリマット１１内のメモリセルからデータを読み出す場合のセンスアンプ回路２１の動作を説明するためのタイミングチャートである。図２（Ｂ）は、図１に示す半導体記憶装置１において、メモリマット１２内のメモリセルからデータを読み出す場合のセンスアンプ回路２１の動作を説明するためのタイミングチャートである。
【００３１】
図２（Ａ）のタイミングチャートにおいては、上から順番に、プリチャージ部２２に入力されるビット線プリチャージ信号ＢＬＥＱＢＲ、シェアード部２３に入力されるシェアード信号ＳＨＲＲ、シェアード部２５に入力されるシェアード信号ＳＨＲＬ、プリチャージ部２６に入力されるビット線プリチャージ信号ＢＬＥＱＢＬ、ショート用トランジスタＱ３１のゲート入力信号となるショートパルス信号ＷＳＰＲが示されている。なお、図２（Ａ）に示す信号の信号レベルは、“Ｈ”レベル（単に「“Ｈ”」ともいう）が昇圧電源ＶＰＰの電圧レベルＶＰＰの信号であり。“Ｌ”レベル（単に「“Ｌ”」ともいう）は接地電圧ＶＳＳのレベルの信号である。
【００３２】
以下、図２（Ａ）のタイミングチャートを参照して、センスアンプ回路２１における動作について説明する。
【００３３】
図２（Ａ）において、時刻ｔ１以前のスタンバイ期間（ｔ１以前）においては、ビット線プリチャージ信号ＢＬＥＱＢＲは“Ｈ”、ビット線プリチャージ信号ＢＬＥＱＢＬは“Ｈ”、シェアード信号ＳＨＲＲおよびＳＨＲＬは“Ｌ”の状態に維持されている。
【００３４】
なお、シェアード信号ＳＨＲＲについては、図４の従来のタイミングチャートに示すように、従来は、時刻ｔ１以前のスタンバイ期間において“Ｈ”レベルに維持されているが、図２（Ａ）に示す本実施の形態の場合は、“Ｌ”レベルに維持されるように、論理を入れ替えている。これは、後述するショート用トランジスタＱ３１によりビット線プリチャージ信号ＢＬＥＱＢＲの信号線とシェアード信号ＳＨＲＲの信号線との間で電荷の再配分が行えるようにするためである。すなわち、ビット線プリチャージ信号ＢＬＥＱＢＲとシェアード信号ＳＨＲＲとが、“Ｈ”または“Ｌ”の逆の論理レベルに遷移するようにするためである。
【００３５】
そして、時刻ｔ１において、メモリマット１１を活性化するためのコマンド（Ａｃｔｉｖｅコマンド）が、メモリセルアレイ制御部１６からセンスアンプ制御部１５に発行される。また、ワードドライバ１３も活性化される。
【００３６】
このＡｃｔｉｖｅコマンドによりセンスアンプ制御部１５が活性化され、センスアンプ回路２１は、時刻ｔ１からメモリマット１１内のメモリセルのデータを読み出すためのアクティブ期間（時刻ｔ１〜時刻ｔ２）に入る。
【００３７】
時刻ｔ１においてアクティブ期間（時刻ｔ１〜時刻ｔ２）に入ると、ビット線プリチャージ信号ＢＬＥＱＢＲは“Ｈ”から“Ｌ”に遷移し、シェアード信号ＳＨＲＲは“Ｌ”から“Ｈ”に遷移する。すなわち、
ビット線プリチャージ信号ＢＬＥＱＢＲとシェアード信号ＳＨＲＲとは、逆の論理レベルの方向に遷移する（図中の丸Ａで囲んだ部分を参照）。なお、シェアード信号ＳＨＲＬは、“Ｌ”のままであり、ビット線プリチャージ信号ＢＬＥＱＢＬは、“Ｈ”のままである。
【００３８】
これにより、アクティブ期間（時刻ｔ１〜時刻ｔ２）において、メモリマット１１側のプリチャージ部２２におけるビット線Ｔ０，Ｎ０のプリチャージ状態が解除される。また、メモリマット１１側のビット線Ｔ０，Ｎ０とセンスアンプ部２４とが、シェアード部２３を介して接続される。これにより、メモリマット１１内のワードドライバ１３により選択されたメモリセルの信号が、ビット線Ｔ０，Ｎ０を通して、センスアンプ部２４により読み取られる。
【００３９】
一方、メモリマット１２側のプリチャージ部２６とセンスアンプ部２４とは、シェアード部２５により切り離されたままである。また、ワードドライバ１４も活性化されない。
【００４０】
この場合に、図２（Ａ）のタイミングチャートに示すように、時刻ｔ１において、ショートパルス信号生成部１８により、ショートパルス信号ＷＳＰＲが生成される。このショートパルス信号ＷＳＰＲにより、ショート用トランジスタＱ３１は、時刻ｔ１から短時間ｔｓの期間だけＯＮになる。このショート用トランジスタＱ３１がＯＮすることにより、ビット線プリチャージ信号ＢＬＥＱＢＲの信号線と、シェアード信号ＳＨＲＲの信号線とが、時刻ｔ１から短時間ｔｓの期間だけショートされる。
【００４１】
この時刻ｔ１の直後においては、ビット線プリチャージ信号ＢＬＥＱＢＲは“Ｈ”レベルのままであり、シェアード信号ＳＨＲＲは“Ｌ”レベルのままである（図中の丸Ａで囲んだ部分を参照）。このため、ショート用トランジスタＱ３１がＯＮすると、“Ｈ”レベルであるビット線プリチャージ信号ＢＬＥＱＢＲの信号線から、“Ｌ”レベルであるシェアード信号ＳＨＲＲの信号線に向かって短絡電流が流れる。この短絡電流は、ビット線プリチャージ信号ＢＬＥＱＢＬの信号線の電圧を低下させ、シェアード信号ＳＨＲＬの信号線の電圧を上昇させるように流れ、２つの信号線間で電荷（＋電荷）の再配分が行われる。
【００４２】
すなわち、ビット線プリチャージ信号ＢＬＥＱＢＲは“Ｈ”から“Ｌ”に遷移しようとし、シェアード信号ＳＨＲＲは“Ｌ”から“Ｈ”に遷移しようとしているため、この電荷の再配分により、それぞれのビット線プリチャージ信号ＢＬＥＱＢＲおよびシェアード信号ＳＨＲＲにおける信号電圧の変化が補助される方向に作用する。このように、電荷の再配分を行うことにより、ビット線プリチャージ信号ＢＬＥＱＢＲに保持された電荷を有効に利用することができる。これにより、ビット線プリチャージ信号ＢＬＥＱＢＲおよびシェアード信号ＳＨＲＲの信号線の駆動電流は低減され、昇圧電源ＶＰＰにおける電力消費を低減できる。
【００４３】
続いて、メモリマット１１のメモリセルからのデータ読み取りが完了し、時刻ｔ２に至ると、メモリセルアレイ制御部１６からセンスアンプ制御部１５に対してＰｒｅｃｈａｒｇｅコマンドが発行される。このＰｒｅｃｈａｒｇｅコマンドが発行されることにより、時刻ｔ２以後、センスアンプ回路２１は、メモリマット１１のビット線Ｔ０，Ｎ０をプリチャージするためのスタンバイ期間（時刻ｔ２以後）に入る。
【００４４】
時刻ｔ２においてスタンバイ期間（時刻ｔ２以後）に入ると、ビット線プリチャージ信号ＢＬＥＱＢＲが“Ｌ”から“Ｈ”に遷移し、シェアード信号ＳＨＲＲが“Ｈ”から“Ｌ”に遷移する。すなわち、ビット線プリチャージ信号ＢＬＥＱＢＲとシェアード信号ＳＨＲＲとは、逆の論理レベルの方向に遷移する（図中の丸Ｂで囲んだ部分を参照）。なお、シェアード信号ＳＨＲＬは、“Ｌ”のままであり、ビット線プリチャージ信号ＢＬＥＱＢＬは、“Ｈ”のままである。
【００４５】
これにより、スタンバイ期間（時刻ｔ２〜）において、プリチャージ部２２は、ビット線Ｔ０，Ｎ０のプリチャージを開始し、また、シェアード部２３は、ビット線Ｔ０，Ｎ０とセンスアンプ部２４との接続を切り離す。
【００４６】
この場合に、図２（Ａ）のタイミングチャートに示すように、時刻ｔ２において、ショートパルス信号生成部１８は、ショートパルス信号ＷＳＰＲを生成する。このショートパルス信号ＷＳＰＲにより、ショート用トランジスタＱ３１は、時刻ｔ２から短時間ｔｓの期間だけＯＮになる。このショート用トランジスタＱ３１がＯＮすることより、時刻ｔ２から短時間ｔｓの期間だけ、ビット線プリチャージ信号ＢＬＥＱＢＲの信号線と、シェアード信号ＳＨＲＲの信号線とがショートされる。
【００４７】
この時刻ｔ２の直前においては、ビット線プリチャージ信号ＢＬＥＱＢＲは“Ｌ”のままであり、シェアード信号ＳＨＲＲは“Ｈ”のままである（図中の丸Ｂで囲んだ部分を参照）。このため、シェアード信号ＳＨＲＲの信号線からビット線プリチャージ信号ＢＬＥＱＢＲの信号線に向かって短絡電流が流れる。この短絡電流は、ビット線プリチャージ信号ＢＬＥＱＢＬの信号線の電圧を上昇させ、シェアード信号ＳＨＲＬの信号線の電圧を低下させるように流れ、２つの信号線間で電荷（＋電荷）の再配分が行われる。
【００４８】
すなわち、ビット線プリチャージ信号ＢＬＥＱＢＲは“Ｌ”から“Ｈ”に遷移しようとし、シェアード信号ＳＨＲＲは“Ｈ”から“Ｌ”に遷移しようとしているため、この電荷の再配分により、シェアード信号ＳＨＲＲに保持された電荷（＋電荷）を有効に利用することができる。これにより、スタンバイ期間（時刻ｔ２以後）に遷移する場合においても、ビット線プリチャージ信号ＢＬＥＱＢＲおよびシェアード信号ＳＨＲＲの信号線の駆動電流が低減され、昇圧電源ＶＰＰにおける電力消費を低減できる。
【００４９】
なお、図２（Ｂ）は、メモリマット１２側のメモリセルのデータを読み出す場合のセンスアンプ回路２１における動作を説明するためのタイミングチャートである。図２（Ｂ）に示すタイミングチャートは、図２（Ａ）と比較して、ビット線プリチャージ信号については、ビット線プリチャージ信号ＢＬＥＱＢＲとＢＬＥＱＢＬの論理を入れ替え、またシェアード信号については、シェアード信号ＳＨＲＲとＳＨＲＬの論理を入れ替え、また、ショートパルス信号ＷＳＰＲをＷＳＰＬに置き換えただけのものである。基本的な動作については、図２（Ａ）の場合と同様であるので、その説明は省略する。
【００５０】
図２（Ｂ）に示すように、メモリマット１２側においても、時刻ｔ１におけるアクティブ期間への遷移時（図中の丸Ａで囲んだ部分を参照）、および時刻ｔ２におけるスタンバイ期間への遷移時（図中の丸Ｂで囲んだ部分を参照）において、ショート用トランジスタＱ３２を時間ｔｓだけ短絡する。これにより、ビット線プリチャージ信号ＢＬＥＱＢＬとシェアード信号ＳＨＲＬとの間で、電荷の再配分を行い、この電荷の再配分により、ビット線プリチャージ信号ＢＬＥＱＢＬとシェアード信号ＳＨＲＬに保持された電荷を有効に利用することができる。これにより、ビット線プリチャージ信号ＢＬＥＱＢＬおよびシェアード信号ＳＨＲＬの信号線の駆動電流が低減され、昇圧電源ＶＰＰにおける電力消費を低減できる。
【００５１】
このように、図１に示す半導体記憶装置１においては、センスアンプ回路２１におけるスタンバイ期間（時刻ｔ１以前）からアクティブ期間（時刻ｔ１〜時刻ｔ２）への遷移時、およびアクティブ期間（時刻ｔ１〜時刻ｔ２）からスタンバイ期間（時刻ｔ２以後）への遷移時に、ショートパルス信号生成部１８によりショートパルス信号WSＰＲ，ＷＳＰＬを生成する。
【００５２】
そして、メモリマット１１側においては、信号の遷移時に、ショートパルス信号ＷＰＳＲによりショート用トランジスタＱ３１をＯＮさせることにより、ビット線プリチャージ信号ＢＬＥＱＢＲの信号線とシェアード信号ＳＨＲＲの信号線とを短時間ｔｓだけショートし、短絡電流を流して、電荷の再配分を行う。
【００５３】
同様に、メモリマット１２側においては、信号の遷移時に、ショートパルス信号ＷＰＳＬによりショート用トランジスタＱ３２をＯＮさせることにより、ビット線プリチャージ信号ＢＬＥＱＢＬの信号線とシェアード信号ＳＨＲＬの信号線とを短時間ｔｓだけショートし、短絡電流を流して、電荷の再配分を行う。
【００５４】
これにより、ビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬ、およびシェアード信号ＳＨＲＲ，ＳＨＲＬの信号線に流す電流が低減され、昇圧電源ＶＰＰにおける電力消費を低減できる。例えば、ビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬおよびシェアード信号ＳＨＲＲ，ＳＨＲＬにおける電力消費分を約５０％程度低減できる場合もある。
【００５５】
なお、ショート用トランジスタＱ３１およびＱ３２を追加することにより、半導体基板の面積の増加が懸念されるが、これについては、前述したように、このショート用トランジスタＱ３１およびＱ３２を、メモリセルアレイ制御部１６や、ワードドライバ１３，１４とセンスアンプ回路２１の列の交差部等に配置することができる。すなわち、半導体基板上の面積を有効に生かし、面積効率を高めるように配置することができる。
【００５６】
以上説明したように、本実施の形態の半導体記憶装置１においては、信号遷移時（例えば、センスアンプ回路２１におけるスタンバイ期間からアクティブ期間への信号遷移時）に、それぞれが“Ｈ”レベルまたは“Ｌ”レベルの逆の信号レベルに遷移する第１の信号線（ビット線プリチャージ信号ＢＬＥＱＢＲの信号線）と、第２の信号線（シェアード信号ＳＨＲＲの信号線）とを、信号遷移時から所定の時間短絡するスイッチ素子（ショート用トランジスタＱ３１）を有して構成される。
【００５７】
これにより、第１の信号線（ビット線プリチャージ信号ＢＬＥＱＢＲの信号線）と第２の信号線（シェアード信号ＳＨＲＲの信号線）の信号遷移時に、第１の信号線と第２の信号線との間で、ショート電流を流すことができ、相互に電荷の再配分が行える。このため、第１の信号線と第２の信号線に流す電流を軽減することができ、第１の信号線と第２の信号線による電力消費を低減することができる。よって、信号線を駆動する電源の消費電力を低減することができる。特に、信号線が消費電流の大きい重負荷の信号線である場合や、信号線の駆動に消費電流効率の悪い昇圧電源を使用している場合に、効果的に消費電力を低減することができる。
【００５８】
また、本実施の形態の半導体記憶装置１においては、外部供給される電源ＶＤＤから昇圧された電源電圧を生成する昇圧電源ＶＰＰを有し、また、信号遷移時（例えば、センスアンプ回路２１におけるスタンバイ期間からアクティブ期間への間の信号遷移時）に、それぞれがＨ”レベルまたは“Ｌ”レベルの逆の信号レベルに遷移する第１の信号線（ビット線プリチャージ信号ＢＬＥＱＢＲの信号線）と、第２の信号線（シェアード信号ＳＨＲＲの信号線）と有している。そして、第１の信号線および第２の信号線の信号は、昇圧電源ＶＰＰの電圧レベルの信号として生成されるように構成されている。
【００５９】
これにより、第１の信号線（ビット線プリチャージ信号ＢＬＥＱＢＲの信号線）と第２の信号線（シェアード信号ＳＨＲＲの信号線）による制御（ＲＯＷ系制御）を高速で行うことができると共に、第１の信号線と第２の信号線との間で、ショート電流を流すことにより、相互に電荷の再配分が行える。このため、第１の信号線と第２の信号線に流す電流を軽減することができ、第１の信号線と第２の信号線による電力消費分を低減することができる。よって、第１の信号線と第２の信号線を駆動する昇圧電源ＶＰＰの消費電力を低減することができる。
【００６０】
また、本実施の形態の半導体記憶装置１においては、複数のメモリマット１１，１２と、シェアード型のセンスアンプ回路２１とを有し、さらに、センスアンプ回路２１は、複数のメモリマット１１，１２により共有されるセンスアンプ部２４と、複数のメモリマット１１，１２の各メモリマットごとに設けられ、対応するメモリマットのビット線Ｔ０，Ｎ０（およびＴ０´，Ｎ０´）をプリチャージするプリチャージ部２２，２６と、プリチャージ部２２，２６とセンスアンプ部２４との間に配置され、メモリマット１１，１２の内の選択されたメモリマットのビット線Ｔ０，Ｎ０（またはＴ０´，Ｎ０´）とセンスアンプ部２４とを接続するシェアード部２３，２５と、プリチャージ部２２，２６を制御するビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬである第１の信号線と、シェアード部２３，２５を制御するシェアード信号ＳＨＲＲ，ＳＨＲＬである第２の信号線と、を有して構成される。
【００６１】
上記構成において、センスアンプ回路２１内における信号遷移時（スタンバイ期間からアクティブ期間への移行時、または、アクティブ期間からスタンバイ期間への移行時）において、第１の信号線であるビット線プリチャージ信号ＢＬＥＱＢＲの信号線と、第２の信号線であるシェアード信号ＳＨＲＲの信号線との間、または、ビット線プリチャージ信号ＢＬＥＱＢＬの信号線と、シェアード信号ＳＨＲＲの信号線との間で、スイッチ素子（ショート用トランジスタＱ３１，Ｑ３２）により短絡電流を流し、相互に電荷の再配分を行う。
【００６２】
これにより、ビット線プリチャージ信号ＢＬＥＱＢＲ，ＢＬＥＱＢＬの信号線と、シェアード信号ＳＨＲＲ，ＳＨＲＬの信号線に流す電流を軽減することができる。よって、信号線を駆動する電源の供給電力を低減することができる。
【符号の説明】
【００６３】
１、１Ａ・・・半導体記憶装置、１１，１２・・・メモリマット、１３，１４・・・ワードドライバ、１５・・・センスアンプ制御部、１６・・・メモリセルアレイ制御部、１７・・・昇圧電源ＶＰＰ、１８・・・ショートパルス信号生成部、２１・・・センスアンプ回路、２２・・・プリチャージ部、２３・・・シェアード部、２４・・・センスアンプ部、２５・・・シェアード部、２６・・・プリチャージ部、ＢＬＥＱＢＲ，ＢＬＥＱＢＬ・・・ビット線プリチャージ信号、ＳＨＲＲ，ＳＨＲＬ・・・シェアード信号、Ｑ１Ａ，Ｑ２Ａ，Ｑ３Ａ，Ｑ１Ｂ，Ｑ２Ｂ，Ｑ３Ｂ・・・Ｎ−ｃｈＭＯＳトランジスタ、Ｑ１１Ａ，Ｑ１１Ｂ，Ｑ１２Ａ，Ｑ１２Ｂ・・・Ｎ−ｃｈＭＯＳトランジスタ、Ｑ２１，Ｑ２２・・・Ｎ−ｃｈＭＯＳトランジスタ、Ｑ２３，Ｑ２４・・・Ｐ−ｃｈＭＯＳトランジスタ、Ｑ３１，Ｑ３２・・・Ｎ−ｃｈＭＯＳトランジスタ（ショート用トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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