(57)【要約】      （修正有）【課題】応答性が良く、回路内の電流や電圧を制御する自由度の高い電流供給回路を提供する。【解決手段】電流供給回路は、第１及び第２の入力端子と、出力端子とを有するオペアンプと、オペアンプの出力端子に接続された制御端子と、第１及び第２の主端子とを有するトランジスタと、オペアンプの第１の入力端子とトランジスタの第１の主端子との間に配置された第１の抵抗と、オペアンプの第１の入力端子と第１の抵抗との間のノードと、接地線との間に配置された第２の抵抗と、トランジスタの制御端子に接続された制御端子を有し、主端子から電流を出力する第１から第Ｎ（Ｎは２以上の整数）のトランジスタと、それぞれ、第１から第Ｎのトランジスタの主端子に接続された主端子を有する第１から第Ｎのスイッチングトランジスタとを備え、第１から第Ｎのスイッチングトランジスタの制御端子に供給される信号のパルス幅は、パルス周波数によらず一定に設定される。【選択図】図１
2010252311.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の入力端子と、出力端子とを有するオペアンプと、
前記オペアンプの前記出力端子に接続された制御端子と、第１及び第２の主端子とを有するトランジスタと、
前記オペアンプの前記第１の入力端子と前記トランジスタの前記第１の主端子との間に配置された第１の抵抗と、
前記オペアンプの前記第１の入力端子と前記第１の抵抗との間のノードと、接地線との間に配置された第２の抵抗と、
前記トランジスタの前記制御端子又は前記第２の主端子に接続された制御端子を有し、主端子から電流を出力する第１から第Ｎ（Ｎは２以上の整数）のトランジスタと、
それぞれ、前記第１から第Ｎのトランジスタの前記主端子に接続された主端子を有する第１から第Ｎのスイッチングトランジスタとを備え、
前記第１から第Ｎのスイッチングトランジスタの制御端子に供給される信号のパルス幅は、パルス周波数によらず一定に設定されることを特徴とする電流供給回路。
【請求項２】
第１及び第２の入力端子と、出力端子とを有するオペアンプと、
前記オペアンプの前記出力端子に接続された制御端子と、第１及び第２の主端子とを有するトランジスタと、
前記オペアンプの前記第１の入力端子と前記トランジスタの前記第１の主端子との間に配置された第１の抵抗と、
前記オペアンプの前記第１の入力端子と前記第１の抵抗との間のノードと、接地線との間に配置された第２の抵抗と、
前記第１の抵抗と前記トランジスタの前記第１の主端子との間のノードと、前記接地線との間に配置された第３の抵抗と、
前記トランジスタの前記制御端子又は前記第２の主端子に接続された制御端子を有し、主端子から電流を出力する第１から第Ｎ（Ｎは２以上の整数）のトランジスタと、
それぞれ、前記第１から第Ｎのトランジスタの前記主端子に接続された主端子を有する第１から第Ｎのスイッチングトランジスタと、
を備えることを特徴とする電流供給回路。
【請求項３】
前記第１の抵抗は、互いに直列接続された第１から第Ｎ1（Ｎ1は２以上の整数）の直列抵抗を含み、
更に、それぞれ前記第１から第Ｎ1の直列抵抗に並列に接続された第１から第Ｎ1のスイッチングトランジスタを備えることを特徴とする請求項２に記載の電流供給回路。
【請求項４】
前記第２の抵抗は、互いに並列接続された第１から第Ｎ2（Ｎ2は２以上の整数）の並列抵抗を含み、
更に、それぞれ前記第１から第Ｎ2の並列抵抗に直列に接続された第１から第Ｎ2のスイッチングトランジスタを備えることを特徴とする請求項２に記載の電流供給回路。
【請求項５】
前記第３の抵抗は、互いに並列接続又は直列接続された第１から第Ｎ3（Ｎ3は２以上の整数）の並列抵抗又は直列抵抗を含み、
更に、それぞれ前記第１から第Ｎ3の並列抵抗又は直列抵抗に直列又は並列に接続された第１から第Ｎ3のスイッチングトランジスタを備えることを特徴とする請求項２から４のいずれか１項に記載の電流供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流供給回路に関し、例えば、電源電圧生成用の電流を供給するために使用されるものである。
【背景技術】
【０００２】
大電流供給用の電流供給回路は、例えば、フィードバック系の演算増幅回路とその後段の電流増幅回路（トランジスタ）とを含むキッカーコントローラ回路と、電流を出力するキッカー回路により構成される。このような回路では、電流増幅回路のドレイン側に高電圧が入力されると、演算増幅回路の出力が低電圧になるが、その後、電流増幅回路のドレイン側に低電圧が入力されると、演算増幅回路の出力が安定するまでに時間がかかる。よって、回路全体が動作するまでの所要時間が長くなり、電流供給回路の応答性の悪さが問題となる。また、コーナー条件において、得られる電流が所望値からずれることも問題となる。
【０００３】
また、大電流供給用の電流供給回路の別の例として、電圧源を使用した電流供給回路が挙げられる。このような回路では、前述の電流供給回路に比べ、電力消費は減少する傾向があるが、電圧源の電圧を所望値に制御するまでの所要時間が長く、応答性が悪いものとなる。また、この場合においても、コーナー条件においては、得られる電流が所望値からずれることが問題となる。
【０００４】
また、キッカーコントローラ回路とキッカー回路とを含む電流供給回路では、大電流を扱う場合、キッカーコントローラ側のトランジスタを流れる電流を、キッカー側のトランジスタを流れる電流に正確にミラーできなくなる場合があるという問題がある。この問題は特に、電流増幅回路のドレイン側の入力電圧が高電圧になる場合に顕在化し、回路動作に必要な電流を十分に供給できなくなる。これを解決するためには、回路内の電流や電圧を制御して、キッカー側のトランジスタを流れる電流を適切に設定できる自由度が必要となる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Behzad Razavi, "Design of Analog CMOS integrated Circuits", Original edition copyright 2001 by The McGraw-Hill Companies, Inc.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、応答性が良く、回路内の電流や電圧を制御する自由度の高い電流供給回路を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様は例えば、第１及び第２の入力端子と、出力端子とを有するオペアンプと、前記オペアンプの前記出力端子に接続された制御端子と、第１及び第２の主端子とを有するトランジスタと、前記オペアンプの前記第１の入力端子と前記トランジスタの前記第１の主端子との間に配置された第１の抵抗と、前記オペアンプの前記第１の入力端子と前記第１の抵抗との間のノードと、接地線との間に配置された第２の抵抗と、前記トランジスタの前記制御端子又は前記第２の主端子に接続された制御端子を有し、主端子から電流を出力する第１から第Ｎ（Ｎは２以上の整数）のトランジスタと、それぞれ、前記第１から第Ｎのトランジスタの前記主端子に接続された主端子を有する第１から第Ｎのスイッチングトランジスタとを備え、前記第１から第Ｎのスイッチングトランジスタの制御端子に供給される信号のパルス幅は、パルス周波数によらず一定に設定されることを特徴とする電流供給回路である。
【０００８】
本発明の別の態様は例えば、第１及び第２の入力端子と、出力端子とを有するオペアンプと、前記オペアンプの前記出力端子に接続された制御端子と、第１及び第２の主端子とを有するトランジスタと、前記オペアンプの前記第１の入力端子と前記トランジスタの前記第１の主端子との間に配置された第１の抵抗と、前記オペアンプの前記第１の入力端子と前記第１の抵抗との間のノードと、接地線との間に配置された第２の抵抗と、前記第１の抵抗と前記トランジスタの前記第１の主端子との間のノードと、前記接地線との間に配置された第３の抵抗と、前記トランジスタの前記制御端子又は前記第２の主端子に接続された制御端子を有し、主端子から電流を出力する第１から第Ｎ（Ｎは２以上の整数）のトランジスタと、それぞれ、前記第１から第Ｎのトランジスタの前記主端子に接続された主端子を有する第１から第Ｎのスイッチングトランジスタと、を備えることを特徴とする電流供給回路である。
【発明の効果】
【０００９】
本発明によれば、応答性が良く、回路内の電流や電圧を制御する自由度の高い電流供給回路を提供することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の電流供給回路の構成を模式的に示す回路図である。
【図２】ＳＷ１〜ＳＷ４のゲート端子に入力される信号と、Ｔｒ１〜Ｔｒ４のドレイン端子から出力される電流とを示した波形図である。
【図３】第２実施形態の電流供給回路の構成を模式的に示す回路図である。
【図４】第２実施形態の電流供給回路の第１変形例の構成を模式的に示す回路図である。
【図５】第２実施形態の電流供給回路の第２変形例の構成を模式的に示す回路図である。
【図６】第３実施形態の電流供給回路の構成を模式的に示す回路図である。
【図７】第４実施形態の電流供給回路の構成を模式的に示す回路図である。
【図８】第５実施形態の電流供給回路の構成を模式的に示す回路図である。
【図９】第５実施形態に関し、ノードＮｙの電圧ＶINT（≒ＶD）と、トランジスタＴｒを流れる電流ＩTとの関係を示したグラフである。
【図１０】第６実施形態の電流供給回路の構成を模式的に示す回路図である。
【図１１】第６実施形態に関し、ノードＮｙの電圧ＶINT（≒ＶD）と、トランジスタＴｒを流れる電流ＩTとの関係を示したグラフである。
【図１２】第７実施形態の電流供給回路の構成を模式的に示す回路図である。
【図１３】第７実施形態に関し、ノードＮｙの電圧ＶINT（≒ＶD）と、トランジスタＴｒを流れる電流ＩTとの関係を示したグラフである。
【図１４】第７実施形態の電流供給回路の第１変形例の構成を模式的に示す回路図である。
【図１５】第７実施形態の電流供給回路の第２変形例の構成を模式的に示す回路図である。
【図１６】第７実施形態の電流供給回路の第３変形例の構成を模式的に示す回路図である。
【図１７】第７実施形態の電流供給回路の第４変形例の構成を模式的に示す回路図である。
【図１８】キッカーコントローラ回路とキッカー回路をダイレクトに接続した電流供給回路を示した回路図である。
【図１９】パルス電圧Ｖp及びパルス電流Ｉpを示した波形図である。
【図２０】図１８の電流供給回路から出力される供給電流の周波数依存性を示したグラフである。
【図２１】第８実施形態の電流供給回路の構成を模式的に示す回路図である。
【図２２】第８実施形態の電流供給回路から出力される供給電流の周波数依存性を示したグラフである。
【発明を実施するための形態】
【００１１】
本発明の実施形態を、図面に基づいて説明する。
【００１２】
（第１実施形態）
図１は、第１実施形態の電流供給回路の構成を模式的に示す回路図である。本実施形態の電流供給回路は、図１に示すように、キッカーコントローラ回路と、キッカー回路とを備える。
【００１３】
まず、キッカーコントローラ回路の構成について説明する。
【００１４】
図１のキッカーコントローラ回路は、オペアンプＯＰと、ＮＭＯＳトランジスタＴｒ(Ｎ)と、ＰＭＯＳトランジスタＴｒ(Ｐ)と、第１の抵抗Ｒｘと、第２の抵抗Ｒｙと、ＮＭＯＳに相当するスイッチングトランジスタＳＷとを備える。
【００１５】
図１では、オペアンプＯＰの出力端子は、ＮＭＯＳトランジスタＴｒ(Ｎ)のゲート端子に接続され、オペアンプＯＰの＋入力端子は、抵抗Ｒｘを介して、ＮＭＯＳトランジスタＴｒ(Ｎ)のソース端子に接続されている。また、オペアンプＯＰの−入力端子には、参照電位Ｖrefが供給される。また、ＮＭＯＳトランジスタＴｒ(Ｎ)のドレイン端子は、ＰＭＯＳトランジスタＴｒ(Ｐ)のドレイン端子に接続され、ＰＭＯＳトランジスタＴｒ(Ｐ)のソース端子は、電源線ＶＤＤに接続されている。
【００１６】
以上のように、図１のキッカーコントローラ回路は、フィードバック系のオペアンプを備えている。オペアンプＯＰは、本発明のオペアンプの例であり、ＮＭＯＳトランジスタＴｒ(Ｎ)は、本発明のトランジスタの例である。また、オペアンプＯＰの＋入力端子、−入力端子はそれぞれ、第１の入力端子、第２の入力端子の例である。また、ＮＭＯＳトランジスタＴｒ(Ｎ)のゲート端子、ソース端子、ドレイン端子はそれぞれ、制御端子、第１の主端子、第２の主端子の例である。
【００１７】
図１には更に、第１の抵抗Ｒｘと、第２の抵抗Ｒｙと、スイッチングトランジスタＳＷが示されている。抵抗Ｒｘは、オペアンプＯＰの＋入力端子とＮＭＯＳトランジスタＴｒ(Ｎ)のソース端子との間に配置されている。また、抵抗ＲｙとスイッチングトランジスタＳＷは、互いに直列に接続され、ノードＮｘと接地線ＶＳＳとの間に配置されている。なお、ノードＮｘは、オペアンプＯＰの＋入力端子と抵抗Ｒｘとの間のノードである。
【００１８】
次に、キッカー回路の構成について説明する。
【００１９】
図１のキッカー回路は、ＰＭＯＳに相当する第１から第４のトランジスタＴｒ１〜Ｔｒ４と、ＰＭＯＳに相当する第１から第４のスイッチングトランジスタＳＷ１〜ＳＷ４とを備え、キャパシタＣに接続されている。
【００２０】
Ｔｒ１〜Ｔｒ４のゲート端子は、Ｔｒ(Ｎ)のドレイン端子と、Ｔｒ(Ｐ)のゲート端子及びドレイン端子に接続されている。また、Ｔｒ１〜Ｔｒ４のソース端子は、電源線ＶＤＤに接続されている。また、Ｔｒ１〜Ｔｒ４のドレイン端子は、ＳＷ１〜ＳＷ４のソース端子に接続されている。また、ＳＷ１〜ＳＷ４のドレイン端子は、キャパシタＣに接続されている。
【００２１】
Ｔｒ１〜Ｔｒ４はそれぞれ、ドレイン端子から電流を出力する。これらの電流は、それぞれＳＷ１〜ＳＷ４を通過し、キャパシタＣに蓄積される。これにより、キャパシタＣの電極間には、出力電圧となるキャパシタ電圧Ｖｘが発生する。本実施形態の電流供給回路は例えば、電源電圧生成用の電流を供給するための回路であり、この場合、上記の出力電圧は、電源電圧として使用される。
【００２２】
なお、Ｔｒ１〜Ｔｒ４は、本発明の第１から第Ｎ（Ｎは２以上の整数）のトランジスタの例であり、ＳＷ１〜ＳＷ４は、本発明の第１から第Ｎのスイッチングトランジスタの例である。また、これらのトランジスタのゲート端子は、制御端子の例であり、これらのトランジスタのソース端子及びドレイン端子は、主端子の例である。なお、Ｎは、ここでは４であるが、２以上のその他の整数でも構わない。
【００２３】
以上のように、図１のキッカー回路は、Ｔｒ１〜Ｔｒ４と、ＳＷ１〜ＳＷ４とを備えている。本実施形態では、Ｔｒ１〜Ｔｒ４はそれぞれ、電流Ｉ、Ｉ／２、Ｉ／４、Ｉ／８を出力する（Ｉは任意の０以外の実数）。従って、本実施形態では、ＳＷ１〜ＳＷ４のオン／オフにより、１６（＝２４）通りのキャパシタ電圧Ｖｘを生成することができる。
【００２４】
また、本実施形態では、キッカー回路が、Ｎ個のトランジスタと、Ｎ個のスイッチングトランジスタとを備え、Ｎ個のトランジスタがそれぞれ、電流Ｉ〜Ｉ／２Ｎ−１を出力してもよい。即ち、Ｎ個のトランジスタのうちの第Ｋ（Ｋは１〜Ｎの任意の整数）のトランジスタは、電流Ｉ／２Ｋ−１を出力してもよい。この場合、本実施形態では、Ｎ個のスイッチングトランジスタのオン／オフにより、２Ｎ通りのキャパシタ電圧Ｖｘを生成することができる。
【００２５】
次に、以上の内容を踏まえて、図１の電流供給回路の構成及び動作の詳細について説明する。
【００２６】
本実施形態では、オペアンプＯＰの−入力端子に参照電位Ｖrefを入力して、ノードＮｙの電位を制御する、という方式が採用されている。ノードＮｙは、抵抗ＲｘとＮＭＯＳトランジスタＴｒ(Ｎ)のソース端子との間のノードである。本実施形態では、ノードＮｙの電圧が高電圧となることで、オペアンプＯＰの＋入力端子の入力電圧が高電圧となり、オペアンプＯＰの出力電圧が低電圧となる。
【００２７】
また、本実施形態では、ノードＮｘと接地線ＶＳＳとの間に、可変抵抗である抵抗Ｒｙが設けられている。本実施形態では、抵抗Ｒｙをトリーミングすることで、ＰＭＯＳトランジスタＴｒ(Ｐ)を流れる電流を制御することができる。これにより、本実施形態では、オペアンプＯＰの出力電圧の変化を、小さく抑えることができる。本実施形態では、オペアンプＯＰを常にＯＮ状態にしており、ＳＷ１〜ＳＷ４で蓄積されている電荷を放出するために、オペアンプＯＰを再度制御する必要がなくなり、応答性に優れた電流供給回路を実現することができる。
【００２８】
また、本実施形態では、Ｔｒ１〜Ｔｒ４のドレイン端子側に、ＳＷ１〜ＳＷ４が設けられている。本実施形態では、ＳＷ１〜ＳＷ４のスイッチングにより、電流供給のタイミングを的確に制御できると共に、電流供給量をキッカー回路内で調節することができる。本実施形態では、抵抗ＲｙのトリーミングとＳＷ１〜ＳＷ４のトリーミングとを組合わせることで、typical条件だけではなく、corner条件においても、所望の電流値を得ることが可能になる。
【００２９】
また、本実施形態では、ＳＷ１〜ＳＷ４のゲート端子に供給される信号のパルス幅が、パルス周波数によらず一定に設定される。即ち、当該信号のパルス幅は、当該信号のパルス周波数に依存しない一定値となる。これにより、本実施形態では、電流供給回路の動作周波数（ここでは電源電圧の交流周波数）が変化しても、キャパシタＣに対し、各パルスあたり一定の電荷を供給することができ、電流供給回路は、動作周波数の変化に適切に対応することができる。なお、ＳＷ１〜ＳＷ４のゲート端子に上記の信号が入力された際の応答性は、例えば１．０〜２．５ｎｓであり、ＳＷ１〜ＳＷ４に対する応答性にも優れている。
【００３０】
図２は、ＳＷ１〜ＳＷ４のゲート端子に入力される信号と、Ｔｒ１〜Ｔｒ４のドレイン端子から出力される電流とを示した波形図である。
【００３１】
図２(Ａ)、図２(Ｃ)はそれぞれ、ＳＷ１〜ＳＷ４のゲート端子に入力される信号の波形を表す。図２(Ａ)は、当該信号のパルス周波数が低い場合の波形に相当し、図２(Ｃ)は、当該信号のパルス周波数が高い場合の波形に相当する。
【００３２】
また、図２(Ｂ)、図２(Ｄ)はそれぞれ、パルス周波数が図２(Ａ)、図２(Ｃ)のように与えられる場合に、Ｔｒ１〜Ｔｒ４のドレイン端子から出力される電流の波形を表す。図２(Ｂ)及び図２(Ｄ)に示すように、電流の大きさΔ及び電流が流れる時間τは、パルス周波数によらず一定である。
【００３３】
よって、本実施形態では、パルス周波数がα倍（αは任意の正の実数）になると、単位時間あたりにキャパシタＣに蓄積される電荷量もα倍になり、キャパシタ電圧Ｖｘの時間変化率もα倍になる。よって、本実施形態では、パルス周波数をα倍にすることで、電流供給回路の動作周波数をα倍にすることができる。このように、本実施形態によれば、動作周波数の変化に対する応答性の良い電流供給回路を実現することができる。
【００３４】
なお、図２では、ＳＷ１〜ＳＷ４のゲート端子に入力される信号と、Ｔｒ１〜Ｔｒ４のドレイン端子から出力される電流とを統一的に扱ったが、正確には、ＳＷ１〜ＳＷ４のゲート端子には、パルス幅が共通の互いに異なる信号が入力され、Ｔｒ１〜Ｔｒ４のドレイン端子からは、互いに異なる電流が出力される。しかしながら、これらの違いは、定性的な違いではなく、定量的な違いに過ぎないため、図２の説明は、これらのいずれに対しても成り立つことに留意されたい。
【００３５】
以上のように、本実施形態の電流供給回路は、オペアンプＯＰ、ＮＭＯＳトランジスタＴｒ(Ｎ)、第１の抵抗Ｒｘ、第２の抵抗Ｒｙ、第１から第４のトランジスタＴｒ１〜Ｔｒ４、第１から第４のスイッチングトランジスタＳＷ１〜ＳＷ４等を備え、ＳＷ１〜ＳＷ４のゲート端子に供給される信号のパルス幅は、パルス周波数によらず一定に設定される。これにより、本実施形態では、応答性の良い電流供給回路、特に、動作周波数の変化に対する応答性の良い電流供給回路を提供することができる。
【００３６】
以下、本発明の第２から第８実施形態の電流供給回路について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００３７】
（第２実施形態）
図３は、第２実施形態の電流供給回路の構成を模式的に示す回路図である。
【００３８】
本実施形態では、第１実施形態のＮＭＯＳトランジスタＴｒ(Ｎ)とＰＭＯＳトランジスタＴｒ(Ｐ)が、ＰＭＯＳに相当するトランジスタＴｒに置き換えられている。トランジスタＴｒは、本発明のトランジスタの例である。
【００３９】
図３では、オペアンプＯＰの出力端子は、トランジスタＴｒのゲート端子に接続され、オペアンプＯＰの＋入力端子は、抵抗Ｒｘを介して、トランジスタＴｒのドレイン端子に接続されている。また、トランジスタＴｒのソース端子は、電源線ＶＤＤに接続されている。また、第１から第４のトランジスタＴｒ１〜Ｔｒ４のゲート端子は、トランジスタＴｒのゲート端子に接続されている。なお、トランジスタＴｒのゲート端子、ソース端子、ドレイン端子はそれぞれ、制御端子、第２の主端子、第１の主端子の例である。
【００４０】
次に、以上の内容を踏まえて、図３の電流供給回路の構成及び動作の詳細について説明する。
【００４１】
第１実施形態では、オペアンプＯＰの−入力端子に、キャパシタ電圧Ｖｘに依存しない参照電位Ｖrefが供給される。これに対し、本実施形態では、オペアンプＯＰの−入力端子に、キャパシタＣの電極間に生成すべき電圧と同じ値の電圧が供給される。即ち、本実施形態では、オペアンプＯＰの−入力端子に、キャパシタ電圧Ｖｘが供給される。本実施形態では、Ｖｘとは別の値のＶrefを発生させる必要がないため、回路全体の構成の簡略化や消費電力の削減を達成することができる。更には、設計時間の短縮やコストパフォーマンスの向上等の効果も得ることができる。
【００４２】
また、第１実施形態では、抵抗Ｒｙは可変抵抗なのに対し、本実施形態では、抵抗Ｒｙは固定抵抗である。これにより、本実施形態では、チップ面積を縮小することができる。
【００４３】
また、本実施形態では、第１実施形態と同様、Ｔｒ１〜Ｔｒ４のドレイン端子側に、ＳＷ１〜ＳＷ４が設けられている。更には、ＳＷ１〜ＳＷ４のゲート端子に供給される信号のパルス幅が、パルス周波数によらず一定に設定される。これにより、本実施形態では、ＳＷ１〜ＳＷ４に関する効果については、第１実施形態で得られるのと同様の効果を得ることができる。
【００４４】
本実施形態によれば、第１実施形態と同様、応答性の良い電流供給回路、特に、動作周波数の変化に対する応答性の良い電流供給回路を提供することができる。また、本実施形態では、Ｖｘとは別の値のＶrefを発生させる必要がないため、回路全体の構成の簡略化や消費電力の削減を達成することができる。
【００４５】
以下、第２実施形態の電流供給回路の第１及び第２変形例について説明する。
【００４６】
図４は、第２実施形態の電流供給回路の第１変形例の構成を模式的に示す回路図である。
【００４７】
本変形例では、図３に示すノードＮｙと抵抗Ｒｘとの間に、ＰＭＯＳトランジスタＴｒ’が挿入されている。ＰＭＯＳトランジスタＴｒ’のゲート端子及びソース端子は、ＰＭＯＳトランジスタＴｒのドレイン端子に接続されており、ＰＭＯＳトランジスタＴｒ’のドレイン端子は、抵抗Ｒｘに接続されている。
【００４８】
ＰＭＯＳトランジスタＴｒ’によれば、第１に、キッカーコントローラ回路側のトランジスタのＯＮ抵抗を、キッカー回路側のトランジスタのＯＮ抵抗と一致させることが可能となる。図４では、ＴｒのＯＮ抵抗が、Ｔｒ１〜Ｔｒ４のＯＮ抵抗と対応しており、Ｔｒ’のＯＮ抵抗が、ＳＷ１〜ＳＷ４のＯＮ抵抗と対応している。
【００４９】
ＰＭＯＳトランジスタＴｒ’によれば、第２に、キッカーコントローラ回路側のトランジスタのＷ／Ｌの値を、ＯＮ抵抗と同様、キッカー回路側のトランジスタのＷ／Ｌの値と一致させることが可能となる。なお、Ｗは、トランジスタのチャネル幅を意味し、Ｌは、トランジスタのチャネル長を意味する。
【００５０】
なお、本変形例では、図３に示すノードＮｙと抵抗Ｒｘとの間に、ＰＭＯＳトランジスタの代わりに、ＮＭＯＳトランジスタを挿入しても構わない。
【００５１】
また、ノードＮｙと抵抗Ｒｘとの間にＰＭＯＳ又はＮＭＯＳトランジスタを挿入する構成は、図３の電流供給回路だけでなく、後述する図５〜８、図１０、図１２、図１４〜図１７の電流供給回路にも適用可能である。
【００５２】
以上のように、本変形例によれば、キッカーコントローラ回路側のトランジスタのＯＮ抵抗及びＷ／Ｌの値を、キッカー回路側のトランジスタのＯＮ抵抗及びＷ／Ｌの値と一致させることが可能となる。
【００５３】
図５は、第２実施形態の電流供給回路の第２変形例の構成を模式的に示す回路図である。
【００５４】
本変形例では、図３に示すＰＭＯＳトランジスタＴｒが削除されている。また、スイッチングトランジスタＳＷの位置が移動されており、スイッチングトランジスタＳＷのソース端子は、ノードＮｘを介して抵抗Ｒｘに接続され、スイッチングトランジスタＳＷのドレイン端子には、キャパシタ電圧Ｖｘが供給されている。また、オペアンプＯＰの−入力端子への入力電圧は、キャパシタ電圧Ｖｘに依存しない参照電位Ｖref、オペアンプＯＰの＋入力端子への入力電圧は、ノードＮｘの電位Ｖxmoniとなっている。Ｖxmoniは、抵抗Ｒｘ及びＲｙで抵抗分割する電位となっている。スイッチングトランジスタＳＷのゲート端子は、制御端子の例であり、スイッチングトランジスタＳＷのソース端子及びドレイン端子は、第１及び第２の主端子の例である。
【００５５】
図５の電流供給回路は、キャパシタ電位Ｖｘを直接モニターして、これをオペアンプＯＰにフィードバックするよう構成されている。また、Ｒｘ、Ｒｙ、及びＶxmoniは、次の式（１）を満足するよう設定される。
Ｖxmoni ＝ Ｖｘ×Ｒｘ／（Ｒｘ＋Ｒｙ） ＝ Ｖref  ・・・  （１）
【００５６】
図５の電流供給回路では、キャパシタ電位Ｖｘが目標値より低い場合、電位Ｖxmoniが下降し、オペアンプＯＰの出力電圧も下降し、キャパシタＣに電荷が供給される。その結果、キャパシタ電位Ｖｘが上昇する。
【００５７】
一方、キャパシタ電位Ｖｘが目標値より高い場合には、電位Ｖxmoniが上昇し、オペアンプＯＰの出力電圧も上昇し、キャパシタＣへの電荷供給が止まる。その結果、キャパシタ電位Ｖｘが下降する。
【００５８】
なお、キャパシタＣと接地線ＶＳＳとの間に設けられた抵抗Ｒｘ及びＲｙは、スイッチングトランジスタＳＷにより制御される。キッカー回路が動作する時点で、抵抗Ｒｘ及びＲｙは十分充電されている必要がある。本変形例では例えば、キッカー回路がアクティブ状態からイネーブル状態になるまでに、少なくとも抵抗Ｒｘ及びＲｙと寄生容量の積の時定数以上の時間を空けるよう、キッカー回路がアクティブ状態に入ったらすぐにスイッチングトランジスタＳＷをＯＮする。
【００５９】
以上のように、本変形例によれば、図３の電流供給回路とは別の形でキャパシタ電位Ｖｘを電流供給回路にフィードバックすることで、キャパシタ電位Ｖｘを目標値に設定することが可能となる。
【００６０】
（第３実施形態）
図６は、第３実施形態の電流供給回路の構成を模式的に示す回路図である。
【００６１】
本実施形態では、第１実施形態のＮＭＯＳトランジスタＴｒ(Ｎ)とＰＭＯＳトランジスタＴｒ(Ｐ)が、ＰＭＯＳに相当するトランジスタＴｒに置き換えられている。第２実施形態と同様である。トランジスタＴｒは、本発明のトランジスタの例である。
【００６２】
次に、以上の内容を踏まえて、図６の電流供給回路の構成及び動作の詳細について説明する。
【００６３】
第２実施形態では、オペアンプＯＰの−入力端子に、キャパシタ電圧Ｖｘが供給され、抵抗Ｒｙは固定抵抗となっている。これに対し、本実施形態では、第１実施形態と同様、オペアンプＯＰの−入力端子には、キャパシタ電圧Ｖｘに依存しない参照電位Ｖrefが供給され、抵抗Ｒｙは可変抵抗となっている。よって、本実施形態によれば、第１実施形態と同様、オペアンプＯＰの出力電圧の変化を小さく抑えることができ、その結果、応答性に優れた電流供給回路を実現することができる。
【００６４】
また、本実施形態では、第１実施形態と同様、Ｔｒ１〜Ｔｒ４のドレイン端子側に、ＳＷ１〜ＳＷ４が設けられている。更には、ＳＷ１〜ＳＷ４のゲート端子に供給される信号のパルス幅が、パルス周波数によらず一定に設定される。これにより、本実施形態では、ＳＷ１〜ＳＷ４に関する効果については、第１実施形態で得られるのと同様の効果を得ることができる。
【００６５】
また、第１実施形態では、オペアンプＯＰとＴｒ１〜Ｔｒ４との間には、Ｔｒ(Ｎ)の他にＴｒ(Ｐ)が設けられており、Ｔｒ(Ｐ)が、ダイオードとなるよう接続されている。一方、本実施形態では、オペアンプＯＰとＴｒ１〜Ｔｒ４との間には、トランジスタＴｒのみが設けられている。
【００６６】
そのため、第１実施形態では、Ｔｒ(Ｐ)のサイズとＴｒ１〜Ｔｒ４の合計サイズとの比が、Ｔｒ１〜Ｔｒ４の出力電流の値に大きく影響する。これに対し、本実施形態では、オペアンプＯＰの出力が、Ｔｒ１〜Ｔｒ４の出力電流の値に大きく影響する。よって、本実施形態では、トランジスタのサイズの制限をさほど受けずに、Ｔｒ１〜Ｔｒ４の出力電流を制御することができる。これは、第２実施形態においても同様である。
【００６７】
本実施形態によれば、第１実施形態と同様、応答性の良い電流供給回路、特に、動作周波数の変化に対する応答性の良い電流供給回路を提供することができる。また、本実施形態では、トランジスタのサイズの制限をさほど受けずに、Ｔｒ１〜Ｔｒ４の出力電流を制御することができる。
【００６８】
（第４実施形態）
図７は、第４実施形態の電流供給回路の構成を模式的に示す回路図である。
【００６９】
本実施形態では、第１実施形態のＮＭＯＳトランジスタＴｒ(Ｎ)とＰＭＯＳトランジスタＴｒ(Ｐ)が、ＰＭＯＳに相当するトランジスタＴｒに置き換えられている。第２実施形態と同様である。トランジスタＴｒは、本発明のトランジスタの例である。また、本実施形態では、スイッチングトランジスタＳＷ１〜ＳＷ４が、ＮＭＯＳになっている。
【００７０】
図７の電流供給回路は、第１及び第２の抵抗Ｒｘ，Ｒｙに加え、第３の抵抗Ｒｚを備えている。第３の抵抗Ｒｚは、ノードＮｙと接地線ＶＳＳとの間に配置されている。ノードＮｙは、第１の抵抗ＲｘとトランジスタＴｒのドレイン端子との間のノードである。本実施形態では、抵抗Ｒｚは固定抵抗である。
【００７１】
次に、以上の内容を踏まえて、図７の電流供給回路の構成及び動作の詳細について説明する。
【００７２】
本実施形態では、オフセットとなる抵抗Ｒｚが設けられており、電圧制御用の抵抗Ｒｘ及びＲｙと電流制御用の抵抗Ｒｚが、分離して設けられている。本実施形態では、トランジスタＴｒのドレイン電圧は、抵抗Ｒｘ及びＲｙを調整することで決定される。また、トランジスタＴｒのドレイン電圧をＶDとすると、トランジスタＴｒを流れる電流ＩTは、
ＩT＝ＶD／Ｒｚ  ・・・  （２）
となる。そして、キッカー回路側のトランジスタには、この定数倍の電流が流れることになる。よって、本実施形態では、抵抗Ｒｚを調整することで、キッカー回路側を流れる電流の値を、所望値に制御することができる。このようにして、本実施形態では、キッカー回路側を流れる電流を適切に設定することができる。なお、式（２）から理解されるように、本実施形態では、キッカー回路側を流れる電流は、トランジスタＴｒのドレイン電圧ＶDの変化に対し線形に変化する。
【００７３】
以上のように、本実施形態の電流供給回路は、オペアンプＯＰとトランジスタＴｒとの間に配置された第１の抵抗Ｒｘと、ノードＮｘと接地線ＶＳＳとの間に配置された第２の抵抗Ｒｙに加え、ノードＮｙと接地線ＶＳＳとの間に配置された第３の抵抗Ｒｚを備えている。これにより、本実施形態では、トランジスタＴｒを流れる電流とトランジスタＴｒに与えられる電圧とを、各々制御することができる。このように、本実施形態によれば、回路内の電流及び電圧を制御する自由度の高い電流供給回路を提供することができる。
【００７４】
（第５実施形態）
図８は、第５実施形態の電流供給回路の構成を模式的に示す回路図である。
【００７５】
本実施形態では、第４実施形態の抵抗Ｒｘが、互いに直列に接続された第１から第４の直列抵抗Ｒｘ１〜Ｒｘ４に置き換えられている。また、本実施形態の電流供給回路は、それぞれ第１から第４の直列抵抗Ｒｘ１〜Ｒｘ４に並列に接続された第１から第４のスイッチングトランジスタＳＷｘ１〜ＳＷｘ４を備えている。
【００７６】
本実施形態では、Ｒｘ１〜Ｒｘ４の抵抗値はそれぞれ、Ｒ、Ｒ／２、Ｒ／４、Ｒ／８となっている（Ｒは任意の正の実数）。従って、本実施形態では、ＳＷｘ１〜ＳＷｘ４のオン／オフにより、Ｒｘの抵抗値を１６（＝２４）通りに変化させることができる。
【００７７】
なお、Ｒｘ１〜Ｒｘ４は、本発明の第１から第Ｎ1（Ｎ1は２以上の整数）の直列抵抗の例であり、ＳＷｘ１〜ＳＷｘ４は、本発明の第１から第Ｎ1のスイッチングトランジスタの例である。第１から第Ｎ1の直列抵抗の抵抗値はそれぞれ、例えば、Ｒ、Ｒ／２、Ｒ／４、、、Ｒ／２Ｎ１−１に設定される。即ち、第１から第Ｎ1の直列抵抗のうちの第Ｋ1（Ｋ1は１〜Ｎ1の任意の整数）の抵抗の抵抗値は、Ｒ／２Ｋ１−１に設定される。なお、Ｎ1は、ここでは４であるが、２以上のその他の整数でも構わない。
【００７８】
次に、以上の内容を踏まえて、図８の電流供給回路の構成及び動作の詳細について説明する。
【００７９】
図９は、第５実施形態に関し、ノードＮｙの電圧ＶINT（≒ＶD）と、トランジスタＴｒを流れる電流ＩTとの関係を示したグラフである。直線Ａ1は、Ｒｚ≠０の場合のＩT−ＶINT特性を示し、直線Ａ2は、Ｒｚ＝０の場合のＩT−ＶINT特性を示す。
【００８０】
本実施形態では、Ｒｚを流れる電流を支配的にすれば、Ｒｚを適当に調整することで、ＩTをＶINTに対し線形に変化させることができ、ひいては、キッカー回路側を流れる電流をＶINTに対し線形に変化させることができる。ＩTがＶINTに対し線形に変化する様子の例が、図９にて直線Ａ1で示されている。
【００８１】
本実施形態では、Ｒｚを流れる電流は、Ｒｘ及びＲｙを流れる電流の２倍以上の大きさにすることが望ましい。これにより、Ｒｚを流れる電流が十分に支配的になり、電流及び電圧の個別制御化が現実的に可能になると考えられるからである。
【００８２】
図９にて直線Ａ2で示すように、Ｒｚ＝０の場合には、ＩTは、ＶINTが変化しても変化しない。これに対し、Ｒｚ≠０の場合には、図９にて直線Ａ1で示すように、Ｒｚを適当に調整することで、ＩTを、ＶINTに対し線形に変化させることができる。
【００８３】
本実施形態によれば、第４実施形態と同様、回路内の電流及び電圧を制御する自由度の高い電流供給回路を提供することができる。
【００８４】
（第６実施形態）
図１０は、第６実施形態の電流供給回路の構成を模式的に示す回路図である。
【００８５】
本実施形態では、第４実施形態の抵抗Ｒｙが、互いに並列に接続された第１から第４の並列抵抗Ｒｙ１〜Ｒｙ４に置き換えられている。また、本実施形態の電流供給回路は、それぞれ第１から第４の並列抵抗Ｒｙ１〜Ｒｙ４に直列に接続された第１から第４のスイッチングトランジスタＳＷｙ１〜ＳＷｙ４を備えている。
【００８６】
本実施形態では、Ｒｙ１〜Ｒｙ４の抵抗値はそれぞれ、Ｒ、Ｒ／２、Ｒ／４、Ｒ／８となっている（Ｒは任意の正の実数）。従って、本実施形態では、ＳＷｙ１〜ＳＷｙ４のオン／オフにより、Ｒｙの抵抗値を１６（＝２４）通りに変化させることができる。
【００８７】
なお、Ｒｙ１〜Ｒｙ４は、本発明の第１から第Ｎ2（Ｎ2は２以上の整数）の並列抵抗の例であり、ＳＷｙ１〜ＳＷｙ４は、本発明の第１から第Ｎ2のスイッチングトランジスタの例である。第１から第Ｎ2の並列抵抗の抵抗値はそれぞれ、例えば、Ｒ、Ｒ／２、Ｒ／４、、、Ｒ／２Ｎ２−１に設定される。即ち、第１から第Ｎ2の並列抵抗のうちの第Ｋ2（Ｋ2は１〜Ｎ2の任意の整数）の抵抗の抵抗値は、Ｒ／２Ｋ２−１に設定される。なお、Ｎ2は、ここでは４であるが、２以上のその他の整数でも構わない。
【００８８】
次に、以上の内容を踏まえて、図１０の電流供給回路の構成及び動作の詳細について説明する。
【００８９】
第５実施形態では、ＳＷｘ１〜ＳＷｘ４が、互いに直列に接続されている。そのため、第５実施形態では、これらスイッチングトランジスタの個数が多くなると、これらのオン抵抗が無視できなくなる。
【００９０】
これに対し、本実施形態では、ＳＷｙ１〜ＳＷｙ４は、互いに並列に接続されている。よって、本実施形態では、これらスイッチングトランジスタの個数が多くなっても、これらのオン抵抗は無視できる程度の大きさに留まる。
【００９１】
よって、本実施形態によれば、ＳＷｙ１〜ＳＷｙ４のオン抵抗を小さく留めつつ、抵抗Ｒｙ１〜Ｒｙ４の調整により、Ｔｒのドレイン電圧ＶDを制御することができる。
【００９２】
図１１は、第６実施形態に関し、ノードＮｙの電圧ＶINT（≒ＶD）と、トランジスタＴｒを流れる電流ＩTとの関係を示したグラフである。直線Ｂ1は、Ｒｚ≠０の場合のＩT−ＶINT特性を示し、直線Ｂ2は、Ｒｚ＝０の場合のＩT−ＶINT特性を示す。
【００９３】
本実施形態では、Ｒｙの合成抵抗値を変化させることで、Ｒｘを流れる電流の値が変化し、これによりＴｒのドレイン電圧ＶDが変化し、その結果、Ｔｒを流れる電流ＩTの値が変化してしまうことが懸念される。この場合、Ｒｚを流れる電流が支配的になるようＲｘの抵抗値を調整しておけば、前述したＶDの変化に伴うＩTの値の変化は、無視できる程度となる。この場合のＩT−ＶINT特性の例は、図１１にて直線Ｂ2で示されている。
【００９４】
よって、本実施形態では、Ｒｚを流れる電流を支配的にすれば、Ｒｚを適当に調整することで、ＩTをＶINTに対し線形に変化させることができ、ひいては、キッカー回路側を流れる電流をＶINTに対し線形に変化させることができる。ＩTがＶINTに対し線形に変化する様子の例は、図１１にて直線Ｂ1で示されている。
【００９５】
本実施形態によれば、第４実施形態と同様、回路内の電流及び電圧を制御する自由度の高い電流供給回路を提供することができる。本実施形態では更に、Ｒｙ用のスイッチングトランジスタの個数が多くなっても、これらスイッチングトランジスタのオン抵抗を低く留めることができる。
【００９６】
（第７実施形態）
図１２は、第７実施形態の電流供給回路の構成を模式的に示す回路図である。
【００９７】
本実施形態では、第４実施形態の抵抗Ｒｚが、互いに並列に接続された第１から第４の並列抵抗Ｒｚ１〜Ｒｚ４に置き換えられている。また、本実施形態の電流供給回路は、それぞれ第１から第４の並列抵抗Ｒｚ１〜Ｒｚ４に直列に接続された第１から第４のスイッチングトランジスタＳＷｚ１〜ＳＷｚ４を備えている。
【００９８】
本実施形態では、Ｒｚ１〜Ｒｚ４の抵抗値はそれぞれ、Ｒ、Ｒ／２、Ｒ／４、Ｒ／８となっている（Ｒは任意の正の実数）。従って、本実施形態では、ＳＷｚ１〜ＳＷｚ４のオン／オフにより、Ｒｚの抵抗値を１６（＝２４）通りに変化させることができる。
【００９９】
なお、Ｒｚ１〜Ｒｚ４は、本発明の第１から第Ｎ3（Ｎ3は２以上の整数）の並列抵抗の例であり、ＳＷｚ１〜ＳＷｚ４は、本発明の第１から第Ｎ3のスイッチングトランジスタの例である。第１から第Ｎ3の並列抵抗の抵抗値はそれぞれ、例えば、Ｒ、Ｒ／２、Ｒ／４、、、Ｒ／２Ｎ３−１に設定される。即ち、第１から第Ｎ3の並列抵抗のうちの第Ｋ3（Ｋ3は１〜Ｎ3の任意の整数）の抵抗の抵抗値は、Ｒ／２Ｋ３−１に設定される。なお、Ｎ3は、ここでは４であるが、２以上のその他の整数でも構わない。
【０１００】
次に、以上の内容を踏まえて、図１２の電流供給回路の構成及び動作の詳細について説明する。
【０１０１】
本実施形態では、抵抗Ｒｚがトリミング可能となっている。本実施形態によれば、面積のオーバーヘッドが少なく且つ簡略にトリミング可能なＲｚにより、キッカー側を流れる電流を制御することができる。
【０１０２】
図１３は、第７実施形態に関し、ノードＮｙの電圧ＶINT（≒ＶD）と、トランジスタＴｒを流れる電流ＩTとの関係を示したグラフである。本実施形態では、図１３に示すように、Ｒｚ１〜Ｒｚ４の中から選択する抵抗を、ＲからＲ／２、Ｒ／４、Ｒ／８へと変えていくことで、ＩT−ＶINT特性の傾きを、２倍、４倍、８倍と増やしていくことができる。
【０１０３】
図１４は、第７実施形態の電流供給回路の第１変形例の構成を模式的に示す回路図である。本変形例では、上述のように、抵抗Ｒｚが、並列抵抗Ｒｚ１〜Ｒｚ４に置き換えられているのに加え、第５実施形態と同様に、抵抗Ｒｘが、直列抵抗Ｒｘ１〜Ｒｘ４に置き換えられている。
【０１０４】
本変形例では、Ｒｚ１〜Ｒｚ４を流れる電流を支配的にすれば、Ｒｚ１〜Ｒｚ４を適当に調整することで、ＩTをＶINTに対し線形に変化させることができ、ひいては、キッカー回路側を流れる電流をＶINTに対し線形に変化させることができる。第５実施形態と同様である。
【０１０５】
図１５は、第７実施形態の電流供給回路の第２変形例の構成を模式的に示す回路図である。本変形例では、上述のように、抵抗Ｒｚが、並列抵抗Ｒｚ１〜Ｒｚ４に置き換えられているのに加え、第６実施形態と同様に、抵抗Ｒｙが、並列抵抗Ｒｙ１〜Ｒｙ４に置き換えられている。
【０１０６】
本変形例でも、Ｒｚ１〜Ｒｚ４を流れる電流を支配的にすれば、Ｒｚ１〜Ｒｚ４を適当に調整することで、ＩTをＶINTに対し線形に変化させることができ、ひいては、キッカー回路側を流れる電流をＶINTに対し線形に変化させることができる。第６実施形態と同様である。
【０１０７】
図１６は、第７実施形態の電流供給回路の第３変形例の構成を模式的に示す回路図である。本変形例では、第１変形例と同様に、抵抗Ｒｘが、直列抵抗Ｒｘ１〜Ｒｘ４に置き換えられているのに加え、抵抗Ｒｚが、並列抵抗Ｒｚ１〜Ｒｚ４ではなく、直列抵抗Ｒｚ１’〜Ｒｚ４’に置き換えられている。
【０１０８】
本変形例では、Ｒｚ１’〜Ｒｚ４’を流れる電流を支配的にすれば、Ｒｚ１’〜Ｒｚ４’を適当に調整することで、ＩTをＶINTに対し線形に変化させることができ、ひいては、キッカー回路側を流れる電流をＶINTに対し線形に変化させることができる。第１変形例と同様である。
【０１０９】
図１７は、第７実施形態の電流供給回路の第４変形例の構成を模式的に示す回路図である。本変形例では、第２変形例と同様に、抵抗Ｒｙが、並列抵抗Ｒｙ１〜Ｒｙ４に置き換えられているのに加え、抵抗Ｒｚが、並列抵抗Ｒｚ１〜Ｒｚ４ではなく、直列抵抗Ｒｚ１’〜Ｒｚ４’に置き換えられている。
【０１１０】
本変形例でも、Ｒｚ１’〜Ｒｚ４’を流れる電流を支配的にすれば、Ｒｚ１’〜Ｒｚ４’を適当に調整することで、ＩTをＶINTに対し線形に変化させることができ、ひいては、キッカー回路側を流れる電流をＶINTに対し線形に変化させることができる。第２変形例と同様である。
【０１１１】
なお、第３及び第４変形例の電流供給回路は、第１から第４のスイッチングトランジスタＳＷｚ１’〜ＳＷｚ４’を備えている。第１から第４のスイッチングトランジスタＳＷｚ１’〜ＳＷｚ４’はそれぞれ、第１から第４の直列抵抗Ｒｚ１’〜Ｒｚ４’に並列に接続されていることに留意されたい。
【０１１２】
また、第１〜第４変形例において、ノードＮｙの電圧ＶINTと、トランジスタＴｒを流れる電流ＩTとの関係は、図１３に示す関係と同様になる。よって、これらの変形例では、Ｒｚ１〜Ｒｚ４又はＲｚ１’〜Ｒｚ４’の中から選択する抵抗を、ＲからＲ／２、Ｒ／４、Ｒ／８へと変えていくことで、ＩT−ＶINT特性の傾きを、２倍、４倍、８倍と増やしていくことができる。
【０１１３】
以上のように、本実施形態の電流供給回路は、オペアンプＯＰとトランジスタＴｒとの間に配置された第１の抵抗Ｒｘと、ノードＮｘと接地線ＶＳＳとの間に配置された第２の抵抗Ｒｙに加え、ノードＮｙと接地線ＶＳＳとの間に配置された第３の抵抗Ｒｚを備えている。よって、本実施形態によれば、第４実施形態と同様、回路内の電流及び電圧を制御する自由度の高い電流供給回路を提供することができる。本実施形態では更に、面積のオーバーヘッドが少なく且つ簡略にトリミング可能なＲｚにより、キッカー側を流れる電流を制御することができる。
【０１１４】
（第８実施形態）
図１８は、キッカーコントローラ回路１０１とキッカー回路１０２をダイレクトに接続した電流供給回路を示した回路図である。図１８の電流供給回路は、第１から第７実施形態で示した任意の電流供給回路に相当する。
【０１１５】
図１８では、パルス電圧Ｖpが、キッカーコントローラ回路１０１内で生成され、キッカー回路１０２内のＰＭＯＳトランジスタ（例えば、図１に示すＴｒ１〜Ｔｒ４）のゲート端子に入力される。そして、図１８に示すように、パルス電圧Ｖpに依存するパルス電流Ｉpが、キッカー回路１０２内のキャパシタ（例えば、図１に示すキャパシタＣ）から出力される。
【０１１６】
図１９は、パルス電圧Ｖp及びパルス電流Ｉpを示した波形図である。
【０１１７】
図１９(Ａ)には、パルス電圧Ｖpの波形が示されている。パルス電圧Ｖpは、電流供給回路内のトランジスタや抵抗の特性のばらつきや温度変動により、そのパルス幅が長くなり、その波形がなまる可能性がある。これは、パルス電流Ｉpのパルス幅及び波形についても同様である。
【０１１８】
そして、パルス電圧Ｖp及びパルス電流Ｉpのなまりが大きくなると、図１９(Ｂ)に示すように、パルス電流Ｉpを構成するパルス同士がつながり、電流供給回路の高周波動作領域で供給電流が飽和してしまうおそれがある。
【０１１９】
この様子を、図２０に示す。図２０は、電流供給回路から出力される供給電流の周波数依存性を示したグラフである。図２０の横軸は、電流供給回路の動作周波数を表し、縦軸は、電流供給回路から出力される供給電流の電流値を表す。
【０１２０】
図２０の低周波領域では、供給電流が、動作周波数の増加に伴い線形に増加することが解る。これに対し、図２０の高周波領域では、この線形性が崩れ、供給電流が、動作周波数の増加に対し飽和していることが解る。
【０１２１】
図２１は、第８実施形態の電流供給回路の構成を模式的に示す回路図である。第８実施形態では、図１８〜図２０で説明した課題に、図２１に示す構成で対処する。
【０１２２】
図２１の電流供給回路は、第１から第７実施形態で示した任意のキッカーコントローラ回路１０１及びキッカー回路１０２に加え、ＤＬＬ（遅延ロックループ）回路２０１と、クロックドバッファ回路２０２とを備える。
【０１２３】
ＤＬＬ回路２０１は、クロック信号の遅延量を制御する回路である。ＤＬＬ回路２０１は、回路素子の内部クロックを遅延させて、内部クロックの位相を回路素子の外部クロックの位相と同期させる。図２１には、ＤＬＬ回路２０１に入力される外部クロックＣＫEXTと、ＤＬＬ回路２０１から、外部クロックＣＫEXTと同期されて出力される内部クロックＣＫINTが示されている。
【０１２４】
クロックドバッファ回路２０２は、クロック信号によるＯＮ／ＯＦＦ制御が可能なバッファ回路である。クロックドバッファ回路２０２は、入力端子及び出力端子に加え、ＯＮ／ＯＦＦ制御用のクロック信号が供給される制御端子を有する。当該クロック信号がhighの場合、クロックドバッファ回路２０２は、highの信号が入力されるとhighの信号を出力し、lowの信号が入力されるとlowの信号を出力する。一方、当該クロック信号がlowの場合、クロックドバッファ回路２０２は、常にlowの信号を出力する。
【０１２５】
クロックドバッファ回路２０２の入力端子には、ＤＬＬ回路２０１から出力された内部クロックＣＫINTが入力される。また、クロックドバッファ回路２０２の制御端子には、キッカーコントローラ回路１０１から出力されたパルス電圧Ｖpが供給される。また、クロックドバッファ回路２０２の出力端子は、キッカー回路１０２に接続されている。
【０１２６】
従って、クロックドバッファ回路２０２は、パルス電圧ＶpによるＯＮ／ＯＦＦ制御のもと、内部クロックＣＫINTをキッカー回路１０２に供給するか否かを切り替えるスイッチング回路として機能する。クロックドバッファ回路２０２は、パルス電圧ＶpがＯＮの場合、内部クロックＣＫINTをキッカー回路１０２に供給し、パルス電圧ＶpがＯＦＦの場合、内部クロックＣＫINTをキッカー回路１０２に供給しないよう動作する。クロックドバッファ回路２０２から出力された内部クロックＣＫINTは、キッカー回路１０２内のＰＭＯＳトランジスタ（例えば、図１に示すＴｒ１〜Ｔｒ４）のゲート端子に入力される。なお、このスイッチング回路は、クロックドバッファ回路２０２以外の回路により実現しても構わない。
【０１２７】
ここで、図２１に示す本実施形態の回路構成の利点について説明する。
【０１２８】
本実施形態では、キッカー回路１０２に対し、パルス電圧Ｖpではなく、内部クロックＣＫINTが供給される。よって、本実施形態では、キッカー回路１０２に供給される電圧が、電流供給回路内のトランジスタや抵抗の特性のばらつきや温度変動に影響されない。
【０１２９】
また、本実施形態では、キッカー回路１０２に内部クロックＣＫINTを供給するか否かを、パルス電圧Ｖpにより制御する。そして、内部クロックＣＫINTは、第１から第７実施形態におけるパルス電圧Ｖpと同様、キッカー回路１０２内のＰＭＯＳトランジスタ（図１に示すＴｒ１〜Ｔｒ４等）のゲート端子に入力される。
【０１３０】
その結果、本実施形態では、図２２に示す周波数−供給電流特性が得られる。図２２は、図２１の電流供給回路から出力される供給電流の周波数依存性を示したグラフである。
【０１３１】
本実施形態では、第１から第７実施形態と同様に、キッカー回路１０２に電圧が供給されるタイミングがパルス電圧Ｖpにより規定されるため、供給電流が、動作周波数の増加に伴い線形に増加する（図２２）。
【０１３２】
一方、本実施形態では、キッカー回路１０２に対し、パルス電圧Ｖpによる制御の下、内部クロックＣＫINTを供給するため、電流供給回路内のトランジスタや抵抗の特性のばらつきや温度変動がパルス電流Ｉpに与える影響が抑制され、高周波領域における供給電流の飽和が抑制される（図２２）。
【０１３３】
以下、図２１のＤＬＬ回路２０１の構成について詳細に説明する。
【０１３４】
図２１に示すように、ＤＬＬ回路２０１は、入力回路２１１と、ディレイライン２１２と、レプリカ回路２１３と、位相比較器２１４と、カウンタ２１５と、デコーダ２１６とを備える。
【０１３５】
入力回路２１１には、外部クロックＣＫEXTが入力される。入力回路２１１は、外部クロックＣＫEXTを、ディレイライン２１２及び位相比較器２１４に出力する。
【０１３６】
ディレイライン２１２は、外部クロックＣＫEXTの複数の遅延信号を生成し、これらの遅延信号の中からいずれか１つの遅延信号を選択し、選択した遅延信号をレプリカ回路２１３に出力する。ディレイライン２１２は、互いに直列接続された複数のディレイユニット２２１を有しており、各ディレイユニット２２１から１つの遅延信号が出力される。なお、ディレイライン２１２から出力される遅延信号は、デコーダ２１６からの制御信号に応じて選択される。
【０１３７】
レプリカ回路２１３は、入力された遅延信号の位相を調整して、位相比較の対象となる信号ＣＫREPを生成する。信号ＣＫREPは、位相比較器２１４に出力される。
【０１３８】
位相比較器２１４は、入力回路２１１からの外部クロックＣＫEXTの位相と、レプリカ回路２１３からの信号ＣＫREPの位相とを比較し、これらの比較結果を含む信号（ＵＰ信号又はＤＯＷＮ信号）をカウンタ２１５に出力する。
【０１３９】
ＵＰ信号は、信号ＣＫREPの位相が外部クロックＣＫEXTの位相よりも小さい場合に出力され、これに応じて、信号ＣＫREPの位相が増えることになる。一方、ＤＯＷＮ信号は、信号ＣＫREPの位相が外部クロックＣＫEXTの位相よりも大きい場合に出力され、これに応じて、信号ＣＫREPの位相が減ることになる。なお、ＵＰ信号及びＤＯＷＮ信号が保持する値の大きさは、信号ＣＫREPと外部クロックＣＫEXTとの位相差の大きさを表し、この値の大きさに応じて、信号ＣＫREPの位相の増加量又は減少量が制御される。
【０１４０】
カウンタ２１５は、位相比較器２１４からの信号の値をカウントし、このカウント結果を含む信号をデコーダ２１６に出力する。
【０１４１】
デコーダ２１６は、カウンタ２１５からの信号に基づいて、ディレイライン２１２を制御するための制御信号を生成し、制御信号をディレイライン２１２に出力する。デコーダ２１６は、信号ＣＫREPの位相が外部クロックＣＫEXTの位相よりも大きい場合には、より位相の小さな遅延信号を選択する制御信号を生成し、信号ＣＫREPの位相が外部クロックＣＫEXTの位相よりも小さい場合には、より位相の大きな遅延信号を選択する制御信号を生成する。
【０１４２】
ＤＬＬ回路２０１は、位相比較器２１４の比較結果が「一致」となった状態でロックされる。一方、レプリカ回路２１３は、入力された遅延信号の位相が未遅延の内部クロックの位相と一致した際に位相比較器２１４の比較結果が「一致」となるよう、信号ＣＫREPの位相を調整する。そのため、ＤＬＬ回路２０１は、ディレイライン２１２から出力される遅延信号の位相が、未遅延の内部クロックの位相と一致した状態にてロックされる。
【０１４３】
これは、未遅延の内部クロックを、ディレイライン２１２から出力される遅延信号へと遅延させて、当該内部クロックの位相を外部クロックＣＫEXTの位相と同期させたことに相当する。よって、ＤＬＬ回路２０１がロックされると、ディレイライン２１２からは、外部クロックＣＫEXTと同期された内部クロックＣＫINTに相当する、外部クロックＣＫEXTの遅延信号が出力される。ディレイライン２１２から出力される内部クロックＣＫINTは、クロックドバッファ回路２０２へと出力される。
【０１４４】
このようにして、ＤＬＬ回路２０１は、外部クロックＣＫEXTと同期された内部クロックＣＫINTを出力する。
【０１４５】
以上のように、本実施形態では、キッカー回路１０２内のＰＭＯＳトランジスタ（図１に示すＴｒ１〜Ｔｒ４等）に対し、パルス電圧Ｖpではなく内部クロックＣＫINTを供給し、キッカー回路１０２に内部クロックＣＫINTを供給するか否かを、パルス電圧Ｖpにより制御する。これにより、本実施形態では、電流供給回路内のトランジスタや抵抗の特性のばらつきや温度変動が、パルス電流Ｉpに与える影響を抑制することが可能となる。
【０１４６】
以上、本発明の具体的な態様の例を、第１から第８実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１４７】
ＯＰ  オペアンプ
Ｔｒ(Ｎ)  ＮＭＯＳトランジスタ
Ｔｒ(Ｐ)  ＰＭＯＳトランジスタ
Ｔｒ  トランジスタ
Ｔｒ’  トランジスタ
ＳＷ  スイッチングトランジスタ
Ｔｒ１〜Ｔｒ４  第１から第４のトランジスタ
ＳＷ１〜ＳＷ４  第１から第４のスイッチングトランジスタ
Ｃ  キャパシタ
Ｒｘ  第１の抵抗
Ｒｙ  第２の抵抗
Ｒｚ  第３の抵抗
Ｒｘ１〜Ｒｘ４  第１から第４の直列抵抗
Ｒｙ１〜Ｒｙ４  第１から第４の並列抵抗
Ｒｚ１〜Ｒｚ４  第１から第４の並列抵抗
ＳＷｘ１〜ＳＷｘ４  第１から第４のスイッチングトランジスタ
ＳＷｙ１〜ＳＷｙ４  第１から第４のスイッチングトランジスタ
ＳＷｚ１〜ＳＷｚ４  第１から第４のスイッチングトランジスタ
１０１  キッカーコントローラ回路
１０２  キッカー回路
２０１  ＤＬＬ回路
２０２  クロックドバッファ回路
２１１  入力回路
２１２  ディレイライン
２１３  レプリカ回路
２１４  位相比較器
２１５  カウンタ
２１６  デコーダ
２２１  ディレイユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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