(57)【要約】【課題】消費電力を抑えつつ残像を発生させずに画像を表示することができる電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器を提供すること。【解決手段】一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置の駆動方法であって、前記表示部の画像を書き込む画像書込ステップにおいて、画像成分を形成する前記画素に第１の階調が表示されるように書き込みを行う動作と、前記画像成分の輪郭を形成する前記画素に前記第１の階調とは異なる第２の階調が表示されるように書き込みを行う動作と、を同時に行う。【選択図】図１２
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【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置の駆動方法であって、
前記表示部の画像を書き込む画像書込ステップにおいて、
画像成分を形成する前記画素に第１の階調が表示されるように書き込みを行うと同時に、前記画像成分の輪郭を形成する前記画素に前記第１の階調とは異なる第２の階調が表示されるように書き込みを行う
ことを特徴とする電気泳動表示装置の駆動方法。
【請求項２】
前記第２の階調は、前記第１の階調の反転階調である
ことを特徴とする請求項１に記載の電気泳動表示装置の駆動方法。
【請求項３】
前記第２の階調は、前記画像の背景色に対応する階調である
ことを特徴とする請求項１又は請求項２に記載の電気泳動表示装置の駆動方法。
【請求項４】
前記画像成分の輪郭は、１画素分の幅を有する
ことを特徴とする請求項１から請求項３のうちいずれか一項に記載の電気泳動表示装置の駆動方法。
【請求項５】
前記一対の基板は、
前記電気泳動素子側に複数の前記画素に対応する第１電極が形成された第１基板と、
前記電気泳動素子側に複数の前記第１電極と対向する第２電極が形成された第２基板と
を有し、
前記画像書込ステップにおいて、
前記第１の階調を表示させる前記画素に対応する前記第１電極に第１電位を印加し、
前記第２の階調を表示させる前記画素に対応する前記第１電極に第２電位を印加し、
前記第２電極に、前記第１電位と前記第２電位との中間電位を印加する
ことを特徴とする請求項１から請求項４のうちいずれか一項に記載の電気泳動表示装置の駆動方法。
【請求項６】
前記画像書込ステップにおいて、
前記第１の階調を表示させる前記画素及び前記第２の階調を表示させる前記画素とは異なる前記画素に対応する前記第１電極に、前記中間電位を印加する
ことを特徴とする請求項５に記載の電気泳動表示装置の駆動方法。
【請求項７】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部と、前記表示部を制御する制御部と、を有する電気泳動表示装置であって、
前記制御部は、前記表示部の画像を書き込むに際して、
画像成分を形成する前記画素に第１の階調が表示されるように書き込みを行わせると同時に、前記画像成分の輪郭を形成する前記画素に前記第１の階調とは異なる第２の階調が表示されるように書き込みを行わせる
ことを特徴とする電気泳動表示装置。
【請求項８】
前記第２の階調は、前記第１の階調の反転階調である
ことを特徴とする請求項７に記載の電気泳動表示装置。
【請求項９】
前記第２の階調は、前記画像の背景色に対応する階調である
ことを特徴とする請求項７又は請求項８に記載の電気泳動表示装置。
【請求項１０】
前記画像成分の輪郭は、１画素分の幅を有する
ことを特徴とする請求項７から請求項９のうちいずれか一項に記載の電気泳動表示装置。
【請求項１１】
前記一対の基板は、
前記電気泳動素子側に複数の前記画素に対応する第１電極が形成された第１基板と、
前記電気泳動素子側に複数の前記第１電極と対向する第２電極が形成された第２基板と
を有し、
前記制御部は、前記表示部の画像を書き込むに際して、
前記第１の階調を表示させる前記画素に対応する前記第１電極に第１電位を印加させ、
前記第２の階調を表示させる前記画素に対応する前記第１電極に第２電位を印加させ、
前記第２電極に、前記第１電位と前記第２電位との中間電位を印加させる
ことを特徴とする請求項７から請求項１０のうちいずれか一項に記載の電気泳動表示装置。
【請求項１２】
前記制御部は、前記表示部の画像を書き込むに際して、
前記第１の階調を表示させる前記画素及び前記第２の階調を表示させる前記画素とは異なる前記画素に対応する前記第１電極に、前記中間電位を印加させる
ことを特徴とする請求項１１に記載の電気泳動表示装置。
【請求項１３】
請求項７から請求項１２のうちいずれか一項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器に関する。
【背景技術】
【０００２】
電気泳動表示装置では、表示された画像成分を形成する画素のみを駆動して画像消去が実行されると、画像の輪郭に沿った薄い残像が発生することが知られている。この残像は、画像表示の際に、輪郭を形成する画素と背景を形成する画素との間をクロスする斜め方向の電場が生じて、輪郭領域が膨らんだ画像が表示されるために発生する。
そこで、画像を更新する際に前画像の残像が残らないように、階調を変化させない画素を含むすべての画素で消去を実行することで画像を消去する駆動方法が開示されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００７−５１２５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、このような駆動方法では、表示の変化のない画素についても最終的な表示階調が変化しないようにして電気泳動粒子を駆動するので、表示部全体を書き換えたのと同様となり、画像更新時における消費電力が増大する。
【０００５】
そこで本発明は、消費電力を抑えつつ残像を発生させずに画像を表示することができる電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る電気泳動表示装置の駆動方法は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置の駆動方法であって、前記表示部の画像を書き込む画像書込ステップにおいて、画像成分を形成する前記画素に第１の階調が表示されるように書き込みを行うと同時に、前記画像成分の輪郭を形成する前記画素に前記第１の階調とは異なる第２の階調が表示されるように書き込みを行うことを特徴とする。
【０００７】
本発明によれば、画像成分を形成する画素と当該画像成分の輪郭を形成する画素とで異なる階調が表示されるように同時に書き込まれることとなるため、残像が発生するのを防ぎつつ表示を行うことができる。このため、残像を消去するための追加書き込みを行う必要が無く、消費電力を抑えることができる。これにより、消費電力を抑えつつ残像を発生させずに画像を表示することができる。
【０００８】
上記の電気泳動表示装置の駆動方法は、前記第２の階調は、前記第１の階調の反転階調であることを特徴とする。  
本発明によれば、第２の階調が第１の階調の反転階調であるため、よりコントラストの高い表示が可能となる。
【０００９】
上記の電気泳動表示装置の駆動方法は、前記第２の階調は、前記画像の背景色に対応する階調であることを特徴とする。  
本発明によれば、第２の階調が画像の背景色に対応する階調であることとしたので、画像と背景との間でコントラストの高い表示が可能となる。
【００１０】
上記の電気泳動表示装置の駆動方法は、前記画像成分の輪郭は、１画素分の幅を有することを特徴とする。  
本発明によれば、画像部分の輪郭が１画素分の幅を有することとしたので、残像を消去するのに用いる画素を最小限に抑えることができ、消費電力を低減させることができる。
【００１１】
上記の電気泳動表示装置の駆動方法は、前記一対の基板は、前記電気泳動素子側に複数の前記画素に対応する第１電極が形成された第１基板と、前記電気泳動素子側に複数の前記第１電極と対向する第２電極が形成された第２基板とを有し、前記画像書込ステップにおいて、前記第１の階調を表示させる前記画素に対応する前記第１電極に第１電位を印加し、前記第２の階調を表示させる前記画素に対応する前記第１電極に第２電位を印加し、前記第２電極に、前記第１電位と前記第２電位との中間電位を印加することを特徴とする。  
本発明によれば、第１の階調を表示させる画素に対応する第１電極に第１電位を印加し、第２の階調を表示させる画素に対応する第１電極に第２電位を印加し、第２電極に、第１電位と第２電位との中間電位を印加することとしたので、既存の電気泳動表示装置の構成を用いつつ、消費電力の抑制及び残像発生の防止を図ることができる。
【００１２】
上記の電気泳動表示装置の駆動方法は、前記画像書込ステップにおいて、前記第１の階調を表示させる前記画素及び前記第２の階調を表示させる前記画素とは異なる前記画素に対応する前記第１電極に、前記中間電位を印加することを特徴とする。  
本発明によれば、第１の階調を表示させる画素、第２の階調を表示させる画素とは異なる画素に対応する第１電極を、第２電極と同一の電位とすることで、これらの画素の階調が変化するのを防ぐことができる。
【００１３】
本発明に係る電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部と、前記表示部を制御する制御部と、を有する電気泳動表示装置であって、前記制御部は、前記表示部の画像を書き込むに際して、画像成分を形成する前記画素に第１の階調が表示されるように書き込みを行わせると同時に、前記画像成分の輪郭を形成する前記画素に前記第１の階調とは異なる第２の階調が表示されるように書き込みを行わせることを特徴とする。
【００１４】
本発明によれば、画像成分を形成する画素と当該画像成分の輪郭を形成する画素とで異なる階調が表示されるように同時に書き込まれることとなるため、残像が発生するのを防ぎつつ表示を行うことができる。このため、残像を消去するための追加書き込みを行う必要が無く、消費電力を抑えることができる。これにより、消費電力を抑えつつ残像を発生させずに画像を表示可能な電気泳動表示装置を得ることができる。
【００１５】
上記の電気泳動表示装置は、前記第２の階調は、前記第１の階調の反転階調であることを特徴とする。  
本発明によれば、第２の階調が第１の階調の反転階調であるため、よりコントラストの高い表示が可能な電気泳動表示装置を得ることができる。
【００１６】
上記の電気泳動表示装置は、前記第２の階調は、前記画像の背景色に対応する階調であることを特徴とする。  
本発明によれば、第２の階調が画像の背景色に対応する階調であることとしたので、画像と背景との間でコントラストの高い表示が可能な電気泳動表示装置を得ることができる。
【００１７】
上記の電気泳動表示装置は、前記画像成分の輪郭は、１画素分の幅を有することを特徴とする。  
画像部分の輪郭が１画素分の幅を有することとしたので、残像を消去するのに用いる画素を最小限に抑えることができ、消費電力を低減させることが可能な電気泳動表示装置を得ることができる。
【００１８】
上記の電気泳動表示装置は、前記一対の基板は、前記電気泳動素子側に複数の前記画素に対応する第１電極が形成された第１基板と、前記電気泳動素子側に複数の前記第１電極と対向する第２電極が形成された第２基板とを有し、前記制御部は、前記表示部の画像を書き込むに際して、前記第１の階調を表示させる前記画素に対応する前記第１電極に第１電位を印加させ、前記第２の階調を表示させる前記画素に対応する前記第１電極に第２電位を印加させ、前記第２電極に、前記第１電位と前記第２電位との中間電位を印加させることを特徴とする。  
本発明によれば、第１の階調を表示させる画素に対応する第１電極に第１電位を印加し、第２の階調を表示させる画素に対応する第１電極に第２電位を印加し、第２電極に、第１電位と第２電位との中間電位を印加することとしたので、既存の構成を用いつつ、消費電力の抑制及び残像発生の防止を図ることが可能な電気泳動表示装置を得ることができる。
【００１９】
上記の電気泳動表示装置は、前記制御部は、前記表示部の画像を書き込むに際して、前記第１の階調を表示させる前記画素及び前記第２の階調を表示させる前記画素とは異なる前記画素に対応する前記第１電極に、前記中間電位を印加させることを特徴とする。  
本発明によれば、第１の階調を表示させる画素、第２の階調を表示させる画素とは異なる画素に対応する第１電極を、第２電極と同一の電位とすることで、これらの画素の階調が変化するのを防ぐことが可能な電気泳動表示装置を得ることができる。
【００２０】
本発明に係る電子機器は、上記の電気泳動表示装置を備えたことを特徴とする。  
本発明によれば、消費電力を抑えつつ残像を発生させずに画像を表示することができる電気泳動表示装置を備えたので、長寿命であり、かつ、表示特性の高い電子機器を得ることができる。
【図面の簡単な説明】
【００２１】
【図１】電気泳動表示装置１００の概略構成図である。
【図２】画素４０の回路構成図である。
【図３】表示部５における電気泳動表示装置１００の部分断面図である。
【図４】マイクロカプセル２０の模式断面図である。
【図５】電気泳動素子２０の動作説明図である。
【図６】コントローラ６３の詳細を示すブロック図である。
【図７】画像更新に係るフローチャートである。
【図８】画像更新に係るタイミングチャートである。
【図９】画像更新時における表示画像の変化を示す図である。
【図１０】画素４０Ａ，４０Ｂ，４０Ｃの電位関係を示す図である。
【図１１】画像書込時における画像信号の配置図である。
【図１２】画像書込領域Ｒを示す図である。
【図１３】画素４０Ａ，４０Ｂ，４０Ｃの電位関係を示す図である。
【図１４】画像Ｐ１を選択消去したときの表示部５の変化を示す図である。
【図１５】画素４０Ａ，４０Ｂ，４０Ｃの電位関係を示す図である。
【図１６】腕時計１０００の正面図である。
【図１７】電子ペーパー１１００の構成を示す斜視図である。
【図１８】電子ノート１２００の構成を示す斜視図である。
【図１９】電気泳動表示装置２００の概略構成図である。
【発明を実施するための形態】
【００２２】
以下、図面を用いて本発明の一実施の形態であるアクティブマトリクス方式の電気泳動表示装置について説明する。以下の実施の実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００２３】
図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。  
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【００２４】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。
【００２５】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた選択トランジスタ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。
【００２６】
データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
【００２７】
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。また画素データを規定しない場合には、ミドルレベル（Ｍ）の画像信号を画素４０に供給するものとする。ミドルレベル（Ｍ）の画像信号の電位については、例えばハイレベル（Ｈ）の電位とローレベル（Ｌ）の電位との中間電位として設定することができる。
【００２８】
表示部５にはまた、共通電源変調回路６４から延びる共通電極配線５５が設けられている。共通電極配線５５は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、共通電極配線５５の各々に供給すべき各種信号を生成する一方、共通電極配線５５の電気的な接続及び切断（ハイインピーダンス化）を行う。
【００２９】
図２は、表示部５に設けられた画素４０の回路構成図である。  
画素４０は、選択トランジスタ４１と、キャパシタ２２５と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備える。すなわち、画素４０は、ＤＲＡＭ（１Ｔ１Ｃ）方式の画素回路を備えた構成である。
【００３０】
図３は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板（第１基板）３０と対向基板（第２基板）３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。
【００３１】
表示部５において、素子基板３０の電気泳動素子３２側には、図１や図２に示した走査線６６、データ線６８、選択トランジスタ４１、ラッチ回路７０などが形成された回路層３４が設けられており、回路層３４上に複数の画素電極３５が配列形成されている。
【００３２】
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ｃｕ（銅）箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Ａｌ（アルミニウム）、ＩＴＯ（インジウム・スズ酸化物）などにより形成された電気泳動素子３２に電圧を印加する電極である。
【００３３】
一方、対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。
【００３４】
対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。  
そして、電気泳動素子３２と画素電極３５とが、接着剤層３３を介して接着されることで、素子基板３０と対向基板３１とが接合されている。
【００３５】
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００３６】
図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００３７】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。  
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００３８】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
【００３９】
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。
【００４０】
図５は、電気泳動素子２０の動作説明図である。図５（ａ）は、画素４０を白表示（第２の階調）する場合、図５（ｂ）は、画素４０を黒表示（第１の階調）する場合をそれぞれ示している。
【００４１】
図５（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色が認識される。
【００４２】
図５（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色が認識される。
【００４３】
［制御部］
図６は、電気泳動表示装置１００に備えられたコントローラ６３の詳細を示すブロック図である。  
コントローラ６３は、ＣＰＵ（Central Processing Unit）としての制御回路１６１と、ＥＥＰＲＯＭ（Electrically-Erasable and Programmable Read-Only Memory；記憶部）１６２と、電圧生成回路１６３と、データバッファ１６４と、フレームメモリ１６５と、メモリ制御回路１６６と、残像消去領域設定回路１６７と、を備えている。
【００４４】
制御回路１６１は、クロック信号ＣＬＫ、水平同期信号Ｈsync、垂直同期信号Ｖsync等の制御信号（タイミングパルス）を生成し、制御回路１６１の周辺に配置された各回路にこれらの制御信号を供給する。
【００４５】
ＥＥＰＲＯＭ１６２は、制御回路１６１による各回路の動作制御に必要な設定値等を記憶している。ＥＥＰＲＯＭ１６２に電気泳動表示装置の作動状態等の表示に用いるプリセットの画像情報を記憶しておくこともできる。
【００４６】
電圧生成回路１６３は、走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４に駆動電圧を供給する回路である。
【００４７】
データバッファ１６４は、コントローラ６３における上位装置とのインタフェース部であり、上位装置から入力される画像データＤを保持するとともに、制御回路１６１に対して画像データＤを送信する。
【００４８】
フレームメモリ１６５は、表示部５の画素４０の配列に対応する読み書き可能のメモリ空間を有している。メモリ制御回路１６６は、制御回路１６１から供給される画像データＤを、制御信号にしたがって表示部５の画素配列に対応させて展開し、フレームメモリ１６５に書き込む。フレームメモリ１６５は、記憶された画像データＤからなるデータ群を、画像信号として順次データ線駆動回路６２に送信する。
【００４９】
データ線駆動回路６２は、制御回路１６１から供給される制御信号に基づいてフレームメモリ１６５から送信される画像信号を一ライン分ずつラッチする。そして、走査線駆動回路６１による走査線６６の順次選択動作に同期して、ラッチした画像信号をデータ線６８に供給する。
【００５０】
画像書込領域設定回路１６７は、フレームメモリ１６５に展開された画像データＤに基づいて、画像書込を実行する際に駆動させる画素４０からなる画像書込領域を設定し、画像書込領域を構成する画素情報を制御回路１６１に出力する。
【００５１】
［駆動方法］  
次に、電気泳動表示装置１００における画像更新に係る駆動方法について説明する。本実施形態では、一例として、正方形の画像を表示した後、横長の長方形の画像に更新する場合の駆動方法について説明する。
【００５２】
図７は、画像更新に係るフローチャート図である。画像更新に係るステップは、画像表示ステップＳ１０１と、画像消去ステップＳ１１１と、更新画像表示ステップＳ１２１とを有している。
【００５３】
（画像表示ステップ）  
まず、画像表示ステップＳ１０１について説明する。画像表示ステップＳ１０１は、表示部５に画像を表示するステップである。図８は、画像更新に係るタイミングチャート図である。図９は、画像更新時における表示画像の変化を示す図である。図１０は、画像表示ステップＳ１０１における画素４０Ａ，４０Ｂ，４０Ｃの電位関係を示す図である。
【００５４】
図８、図９は、画像表示ステップＳ１０１から更新画像表示ステップＳ１２１までと対応したタイミングチャート及び表示部５における表示画像が示されている。また、以下の説明では、ある領域の画素４０を指し示す場合に、当該領域の中に画素４０Ａ，４０Ｂ，４０Ｃのいずれかが含まれる場合には、「画素４０（４０Ａ）」のように、その符号を括弧内に付記する。
【００５５】
なお、図９及び図１０において、画素４０Ａは画像Ｐ１の外縁を形成する画素４０であり、画素４０Ｂは画素４０Ａと隣り合って配置され画像Ｐ１の輪郭を形成する画素４０である。画素４０Ｃは画素４０Ｂと隣り合って配置され背景を形成する画素４０であり、画素４０Ｂに対して画素４０Ａと反対側の画素４０である。これらの画素４０Ａ，４０Ｂ，４０Ｃの組み合わせは、任意に選択することができる。例えば、図１０に示す画素４０Ａ，４０Ｂ，４０Ｃは、同一の走査線６６に属する画素４０であるが、４０Ａ，４０Ｂ，４０Ｃとしては、同一のデータ線６８に属する画素４０であってもよい。  
また、図８及び図１０において、各符号の「ａ」「ｂ」「ｃ」の添字は、説明の対象とした３つの画素４０（４０Ａ，４０Ｂ，４０Ｃ）と、それらに属する構成要素を明確に区別するために付したものであって他意はない。
【００５６】
図８には、画素電極３５ａの電位Ｖａ、画素電極３５ｂの電位Ｖｂ、及び共通電極３７の電位Ｖcomが示されている。図９には、画像Ｐ１が表示された表示部５の一部を８画素×８画素分抜き出して表示している。
【００５７】
本実施形態の駆動方法では、すべての画素４０（４０Ａ，４０Ｂ，４０Ｃ）が白表示となった状態から画像を書き込む動作を例に挙げて説明する。  
画像表示ステップＳ１０１は、画像Ｐ１を形成する領域と、画像Ｐ１の輪郭を縁取った輪郭領域とからなる画像書込領域を設定し、画像書込領域を構成する画素４０（４０Ａ，４０Ｂ）のみを駆動して画像Ｐ１及び輪郭の書込を実行するステップである。画像表示ステップＳ１０１では、画像Ｐ１が黒（第１の階調）表示となるように、かつ、輪郭が白（第２の階調）表示となるように、画像書込領域の全体に同時に書き込みを実行する。
【００５８】
ここで、画像書込領域Ｒの設定方法について説明する。画像書込領域設定回路１６７は、フレームメモリ１６５で展開された画像データＤから、画像Ｐ１の輪郭を形成する画素４０（４０Ａ）と隣り合って配置された背景側の画素４０（４０Ｂ）を抽出する。このように抽出された画素４０（４０Ｂ）は、画像Ｐ１の輪郭を縁取った１画素分の幅を持つ帯状の領域を構成している。これらの画素４０（４０Ｂ）は、例えば、画像処理用のソフトウェアで採用されている一般的な手法によって抽出すればよい。
【００５９】
そして、画像書込領域設定回路１６７は、画像Ｐ１を形成する画素４０（４０Ａ）と、画像Ｐ１の輪郭を縁取る画素４０（４０Ｂ）とからなる領域を、画像書込領域Ｒとして設定する。設定された画像書込領域Ｒは、図１１に示すように、画像Ｐ１を外側に１画素分広げた領域となっている。
【００６０】
画像書込領域Ｒを構成する画素情報は、画像書込領域設定回路１６７から制御回路１６１に出力され、制御回路１６１において、画像書込用の画像データＤが作成される。制御回路１６１で作成された画像書込用の画像データＤは、フレームメモリ１６５で展開された後、それぞれの画素４０（４０Ａ，４０Ｂ，４０Ｃ）の画素電極３５ａ、３５ｂ、３５ｃに入力される。
【００６１】
なお、本実施形態では、フレームメモリ１６５で展開された後の画像データＤから、画像Ｐ１を縁取る画素４０（４０Ｂ）を抽出しているが、制御回路１６１において展開前の画像データＤを解析することで、画像Ｐ１の輪郭を縁取る画素４０（４０Ｂ）を抽出するようにしてもよい。この場合は、画像書込領域Ｒの設定から画像書込用の画像データＤの作成までを、制御回路１６１において一貫して実行することとなる。
【００６２】
図１１は、画像書込の際に入力された画像信号を表示部５に対応させて示す図である。図１１に示すように、画像Ｐ１に対応する画素４０（４０Ａ）にはハイレベル（Ｈ）の画像信号が入力される。画像Ｐ１の輪郭領域に対応する画素４０（４０Ｂ）にはローレベル（Ｌ）の画像信号が入力される。画像書込領域Ｒ以外の背景に対応する画素４０（４０Ｃ）にはミドルレベル（Ｍ）の画像信号が入力される。
【００６３】
図１０に示すように、画像Ｐ１を形成し黒表示される画素４０（４０Ａ）では、駆動用ＴＦＴ４１ａを介して、画素電極３５ａにハイレベル（Ｈ）の電位ＶＨ（例えば＋１５Ｖ）が供給される。画像Ｐ１の輪郭を形成する画素４０（４０Ｂ）では、駆動用ＴＦＴ４１ｂを介して、画素電極３５ｂにローレベル（Ｌ）の電位ＶＬ（例えば−１５Ｖ）が供給される。画像Ｐ１の背景を形成する画素４０（４０Ｃ）では、駆動用ＴＦＴ４１ｃを介して、画素電極３５ｃにミドルレベル（Ｍ）の電位ＶＭ（例えば０Ｖ）が供給される。共通電極３７には、ミドルレベル（Ｍ）の信号が入力される。したがって、共通電極３７と画素電極３５ｃとの間は等電位となる。
【００６４】
そうすると、画素電極３５ａと共通電極３７との間の電位差に相当する電圧が電気泳動素子３２に印加され、図５（ｂ）に示したように、正に帯電した黒色粒子２６が共通電極３７側に引き寄せられ、負に帯電した白色粒子２７が画素電極３５ａ側に引き寄せられて、画素４０Ａが黒表示されて図９（ａ）に示す正方形の画像Ｐ１が表示される。
【００６５】
また、画素電極３５ｂと共通電極３７との間の電位差に相当する電圧が電気泳動素子３２に印加され、図５（ａ）に示したように、負に帯電した白色粒子２７が共通電極３７側に引き寄せられ、正に帯電した黒色粒子２６が画素電極３５ｂ側に引き寄せられる。このため、画像Ｐ１の輪郭部分を構成する画素４０Ｂは白表示となる。
【００６６】
また、画素電極３５ｂと共通電極３７との間には電位差が無い状態となっており、電気泳動素子３２には電圧が印加されないこととなる。このため、黒色粒子２６及び白色粒子２７の移動は発生せず、画素４０Ｃは白表示が保持される。
【００６７】
（画像消去ステップ）  
次に、画像消去ステップＳ１１１について説明する。  
図１３は、画像消去ステップＳ１１１に係る画素４０Ａ，４０Ｂ，４０Ｃの電位関係を示す図である。図１３は、図１０に対応する図面であり、図１０と共通の構成要素には同一の符号を付している。
【００６８】
画像消去ステップＳ１１１は、画像表示ステップＳ１０１において表示された画像Ｐ１を消去するステップである。画像消去ステップＳ１１１において画像Ｐ１を消去する際には、画像Ｐ１を形成する画素４０（４０Ａ）の画素電極３５（３５ａ）にローレベル（ＶＬ）の電位が供給され、共通電極３７にミドルレベル（ＶＭ）の電位が供給される。輪郭領域に対応する画素４０（４０Ｂ）の画素電極３５（３５ｂ）及び背景領域に対応する画素４０（４０Ｃ）の画素電極３５（３５ｃ）にはミドルレベル（ＶＭ）の電位が供給される。
【００６９】
ローレベル（Ｌ）の画像信号が入力された画素４０（４０Ａ）では、共通電極３７にミドルレベル（ＶＭ）の電位が供給された期間において、画素電極３５（３５ａ）と共通電極３７との間の電位差に相当する電圧が電気泳動素子３２に印加される。これにより、画像Ｐ１が表示された領域において、黒色粒子２６が画素電極３５側に移動し、白色粒子２７が共通電極３７側に移動して画像Ｐ１が消去される。
【００７０】
輪郭領域及び背景領域に対応する画素４０（４０Ｂ，４０Ｃ）について、共通電極３７にミドルレベル（ＶＭ）の電位が供給された期間では、画素電極３５（３５ｂ，３５ｃ）と共通電極３７とが同電位となる。このため、黒色粒子２６及び白色粒子２７の運動にはほとんど影響を与えることが無く、輪郭領域及び背景領域に対応する画素４０（４０Ｂ，４０Ｃ）では白表示が保持される。  
以上のように、図９（ｂ）に示すように、画像Ｐ１が消去されると表示部５は全域にわたって白表示される。
【００７１】
画像表示ステップＳ１０１において、輪郭部分を構成する画素４０Ｂの画素電極３５ｂに何ら電位を供給しない場合、画像Ｐ１を形成する画素４０Ａの画素電極３５ａから背景側の共通電極３７に向って斜め方向の電場が発生する。この斜め方向の電場によって、画像Ｐ１と背景の境界付近も黒表示され、図１４（ａ）に示すように、画像Ｐ１の輪郭部分がわずかに膨らむことになる（Ｐ２）。この状態で、画像消去ステップＳ１１１において画像Ｐ１のみを消去する動作を行うと、図１４（ｂ）に示すように、膨らんだ輪郭部分のみが残ってしまい残像Ｐ２となる。
【００７２】
これに対して、本実施形態では、画像Ｐ１の輪郭部分を構成する画素４０Ｂの画素電極３５ｂに対して、画像Ｐ１を形成する画素４０Ａとは反転階調を表示させるように正負が逆の電位を供給する。この動作により、画素４０Ａの画素電極３５ａから共通電極３７に向けての斜め方向の電場が発生することなく、画像Ｐ１の膨らみは発生しない。この状態で、画像消去ステップＳ１１１において画像Ｐ１のみを消去する動作を行うと、残像を発生させること無く画像Ｐ１が消去されることとなる。
【００７３】
（更新画像表示ステップ）  
更新画像表示ステップＳ１２１は、図９（ｃ）に示された、更新画像Ｐ１１を表示するステップである。更新画像表示ステップＳ１２１は、更新画像用の画像信号がそれぞれの画素４０の画素電極３５に入力された後は、画像表示ステップＳ１０１と同様にして駆動される。
【００７４】
図１５は、更新画像表示ステップＳ１２１における画素４０Ａ，４０Ｂ，４０Ｃの電位関係を示す図である。図１５は、図１０及び図１３に対応する図面であり、これらの図面と共通の構成要素には同一の符号を付している。
【００７５】
更新画像表示ステップＳ１２１に移行すると、更新画像用の画像データＤが、制御回路１６１からフレームメモリ１６５に出力される。そして、フレームメモリ１６５において、画像データＤが画素４０ごとの画像信号に展開された後、画像信号がそれぞれの画素４０の画素電極３５に入力される。
【００７６】
画素４０Ａ，４０Ｂ，４０Ｃは何れも更新画像Ｐ１１を形成する画素４０となるので、図１５に示すように、それぞれの画素４０Ａ，４０Ｂ，４０Ｃの画素電極３５ａ、３５ｂ、３５ｃにはハイレベル（Ｈ）の画像信号が入力される。ハイレベル（Ｈ）の画像信号が入力された画素４０（４０Ａ，４０Ｂ，４０Ｃ）は黒表示され、図９（ｃ）に示された横長の長方形の更新画像Ｐ１１が表示される。更新画像Ｐ１１の図中上下の１画素列は、更新画像Ｐ１１の輪郭領域となる。この輪郭領域を形成する画素４０（４０Ｄ）には、ローレベル（Ｌ）の画像信号が入力される。また、更新画像Ｐ１１及び輪郭領域以外の画素については、背景を形成する画素４０（４０Ｅ）となる。背景を形成する画素４０（４０Ｅ）には、ミドルレベル（Ｍ）の画像信号が入力される。この結果、図９（ｃ）に示すように、表示部５には画像Ｐ１１のみが表示されることとなる。  
引き続き画像を更新する場合には、画像消去ステップＳ１１１及び更新画像表示ステップＳ１２１を繰り返して実行すればよい。
【００７７】
このような駆動方法を備えた電気泳動表示装置１００によれば、以下の効果を得ることができる。  
まず、画像Ｐ１を形成する画素４０（４０Ａ）と、画像Ｐ１の輪郭を縁取る１画素分の帯状の領域を構成する画素４０（４０Ｂ）とからなる画像書込領域Ｒを設定しているので、画像消去ステップＳ１１１において駆動する画素が最小になり、消費電力を抑えつつ残像を発生させずに画像Ｐ１を消去することができる。
【００７８】
また、画像書込領域Ｒは、電気泳動素子３２の特性により異なる残像の発生形態に応じて設定することが好ましい。例えば、画像Ｐ１を２画素分以上膨らませた領域を、画像書込領域Ｒとして設定してもよい。この場合は、駆動する画素数が増えるので消費電力の点では劣るものの、より確実に残像の発生を防止することができる。
【００７９】
なお、使用温度帯や印加電圧、電気泳動シートの個体差等により、電気泳動素子３２に印加されるパルスの電圧と電圧印加時間との積を必要に応じて変化させても良い。
【００８０】
［電子機器］  
次に、上記各実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。  
図１６は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
【００８１】
時計ケース１００２の正面には、上記各実施形態の電気泳動表示装置１００（２００）からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【００８２】
図１７は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記各実施形態の電気泳動表示装置１００（２００）を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【００８３】
図１８は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【００８４】
以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、表示部に本発明に係る電気泳動表示装置が採用されているので、高画質の表示が可能で信頼性にも優れた表示部を備える電子機器となっている。  
なお、各図に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【００８５】
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。  
上記実施形態においては、ＤＲＡＭ（１Ｔ１Ｃ）方式の画素回路を備えた構成を例に挙げて説明したが、これに限られることは無い。例えば、図１９に示す構成の画素を有する電気泳動表示装置２００においても、本発明の適用は可能である。以下、電気泳動表示装置２００の画素の構成を説明する。
画素１４０には、第１の選択トランジスタＳＴ１（第１のスイッチング素子）と、第１のラッチ回路ＬＡＴ１（第１のメモリ回路）と、第１のスイッチ回路ＳＣ１と、第２の選択トランジスタＳＴ２（第２のスイッチング素子）と、第２のラッチ回路ＬＡＴ２（第２のメモリ回路）と、第２のスイッチ回路ＳＣ２と、電気泳動素子１３２と、画素電極１３５と、共通電極１３７とが設けられている。画素電極１３５と共通電極１３７との間に電気泳動素子１３２が挟持されている。
画素１４０は、第１のラッチ回路ＬＡＴ１により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００８６】
第１の選択トランジスタＳＴ１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなるスイッチング素子である。第１の選択トランジスタＳＴ１のゲート端子は走査線１６６に接続され、ソース端子は第１のデータ線１６８に接続され、ドレイン端子は第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続されている。
第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１及びデータ出力端子Ｎ１２は、第１のスイッチ回路ＳＣ１と接続されている。さらに第１のスイッチ回路ＳＣ１は、第２のスイッチ回路ＳＣ２、第１の制御線１９１、及び第２の制御線１９２に接続されている。
【００８７】
第２の選択トランジスタＳＴ２は、Ｎ−ＭＯＳトランジスタからなるスイッチング素子である。第２の選択トランジスタＳＴ２のゲート端子は、第１の選択トランジスタＳＴ１のゲート端子と共通の走査線１６６に接続され、ソース端子は第１のデータ線１６８と対を成す第２のデータ線１６９に接続され、ドレイン端子は第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続されている。
第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１及びデータ出力端子Ｎ２２は、第２のスイッチ回路ＳＣ２と接続されている。第２のスイッチ回路ＳＣ２は、第１のスイッチ回路ＳＣ１、第３の制御線１９３、及び画素電極１３５に接続されている。
【００８８】
第１のラッチ回路ＬＡＴ１は、転送インバータＩＮＶ１と帰還インバータＩＮＶ２とを備えている。転送インバータＩＮＶ１及び帰還インバータＩＮＶ２はいずれもＣ−ＭＯＳインバータである。転送インバータＩＮＶ１と帰還インバータＩＮＶ２とは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨ１を介して接続された高電位電源線１５０から高電位の電源電圧が供給され、低電位電源端子ＰＬ１を介して接続された低電位電源線１４９から低電位の電源電圧が供給される。
【００８９】
転送インバータＩＮＶ１は、それぞれのドレイン端子をデータ出力端子Ｎ１２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタＰＭ１とＮ−ＭＯＳトランジスタＮＭ１とを有している。Ｐ−ＭＯＳトランジスタＰＭ１のソース端子は高電位電源端子ＰＨ１に接続され、Ｎ−ＭＯＳトランジスタＮＭ１のソース端子は低電位電源端子ＰＬ１に接続されている。Ｐ−ＭＯＳトランジスタＰＭ１及びＮ−ＭＯＳトランジスタＮＭ１のゲート端子（転送インバータＩＮＶ１の入力端子）は、データ入力端子Ｎ１１（帰還インバータＩＮＶ２の出力端子）と接続されている。
【００９０】
帰還インバータＩＮＶ２は、それぞれのドレイン端子をデータ入力端子Ｎ１１に接続されたＰ−ＭＯＳトランジスタＰＭ２とＮ−ＭＯＳトランジスタＮＭ２とを有している。Ｐ−ＭＯＳトランジスタＰＭ２及びＮ−ＭＯＳトランジスタＮＭ２のゲート端子（帰還インバータＩＮＶ２の入力端子）は、データ出力端子Ｎ１２（転送インバータＩＮＶ１の出力端子）と接続されている。
【００９１】
上記構成の第１のラッチ回路ＬＡＴ１において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２からローレベル（Ｌ）の信号が出力される。一方、第１のラッチ回路ＬＡＴ１にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ１２からハイレベル（Ｈ）の信号が出力される。
【００９２】
第１のスイッチ回路ＳＣ１は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えて構成されている。
第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタＰＭ３とＮ−ＭＯＳトランジスタＮＭ３とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ３及びＮ−ＭＯＳトランジスタＮＭ３のソース端子（第１のトランスミッションゲートＴＧ１の入力端子）は第１の制御線１９１に接続され、Ｐ−ＭＯＳトランジスタＰＭ３及びＮ−ＭＯＳトランジスタＮＭ３のドレイン端子（第１のトランスミッションゲートＴＧ１の出力端子）は、第２のトランスミッションゲートＴＧ２の出力端子とともに第２のスイッチ回路ＳＣ２（第３のトランスミッションゲートＴＧ３）の入力端子に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ３のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続され、Ｎ−ＭＯＳトランジスタＮＭ３のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２に接続されている。
【００９３】
第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタＰＭ４とＮ−ＭＯＳトランジスタＮＭ４とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ４及びＮ−ＭＯＳトランジスタＮＭ４のソース端子（第２のトランスミッションゲートＴＧ２の入力端子）は第２の制御線９２に接続され、Ｐ−ＭＯＳトランジスタＰＭ４及びＮ−ＭＯＳトランジスタＮＭ４のドレイン端子（第２のトランスミッションゲートＴＧ２の出力端子）は、第１のトランスミッションゲートＴＧ１の出力端子とともに第２のスイッチ回路ＳＣ２（第３のトランスミッションゲートＴＧ３）の入力端子に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ４のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２に接続され、Ｎ−ＭＯＳトランジスタＮＭ４のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続されている。
【００９４】
第２のラッチ回路ＬＡＴ２は、第１のラッチ回路ＬＡＴ１と同様の構成を備えたラッチ回路であり、Ｐ−ＭＯＳトランジスタＰＭ５とＮ−ＭＯＳトランジスタＮＭ５とを備えた転送インバータＩＮＶ３と、Ｐ−ＭＯＳトランジスタＰＭ６とＮ−ＭＯＳトランジスタＮＭ６とを備えた帰還インバータＩＮＶ４とを有する。第２のラッチ回路ＬＡＴ２においても、ハイレベル（Ｈ）の制御信号が記憶されると、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２からローレベル（Ｌ）の信号が出力される。一方、第２のラッチ回路ＬＡＴ２にローレベル（Ｌ）の制御信号が記憶されると、データ出力端子Ｎ２２からハイレベル（Ｈ）の信号が出力される。
【００９５】
第２のスイッチ回路ＳＣ２は、第３のトランスミッションゲートＴＧ３と第４のトランスミッションゲートＴＧ４とを備えている。
第３のトランスミッションゲートＴＧ３は、Ｐ−ＭＯＳトランジスタＰＭ７とＮ−ＭＯＳトランジスタＮＭ７とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ７及びＮ−ＭＯＳトランジスタＮＭ７のソース端子（第３のトランスミッションゲートＴＧ３の入力端子）は、第１及び第２のトランスミッションゲートＴＧ１、ＴＧ２の出力端子に接続され、Ｐ−ＭＯＳトランジスタＰＭ７及びＮ−ＭＯＳトランジスタＮＭ７のドレイン端子（第３のトランスミッションゲートＴＧ３の出力端子）は、画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ７のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続され、Ｎ−ＭＯＳトランジスタＮＭ７のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２に接続されている。
【００９６】
第４のトランスミッションゲートＴＧ４は、Ｐ−ＭＯＳトランジスタＰＭ８とＮ−ＭＯＳトランジスタＮＭ８とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ８及びＮ−ＭＯＳトランジスタＮＭ８のソース端子（第４のトランスミッションゲートＴＧ４の入力端子）は第３の制御線１９３に接続され、Ｐ−ＭＯＳトランジスタＰＭ８及びＮ−ＭＯＳトランジスタＮＭ８のドレイン端子（第４のトランスミッションゲートＴＧ４の出力端子）は、第３のトランスミッションゲートＴＧ３の出力端子とともに画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ８のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２に接続され、Ｎ−ＭＯＳトランジスタＮＭ８のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続されている。
【００９７】
以上に説明した画素１４０では、第１のラッチ回路ＬＡＴ１の出力信号（保持電位）により第１のスイッチ回路ＳＣ１が制御され、第２のラッチ回路ＬＡＴ２の出力信号（保持電位）により第２のスイッチ回路ＳＣ２が制御される。そして、第１及び第２のスイッチ回路ＳＣ１、ＳＣ２によるスイッチング動作により、画素電極３５に第１〜第３の制御線１９１〜１９３のいずれかが接続され、これらの制御線の電位Ｓ１〜Ｓ３のいずれかが画素電極３５に入力される。
【００９８】
まず、第１のラッチ回路ＬＡＴ１にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶され、データ出力端子Ｎ１２からハイレベル（Ｈ）の信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となって第１の制御線１９１と第２のスイッチ回路ＳＣ２とが電気的に接続され、第１の制御線９１の電位Ｓ１が第２のスイッチ回路ＳＣ２に入力される。
一方、第１のラッチ回路ＬＡＴ１にハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶され、データ出力端子Ｎ１２からローレベル（Ｌ）の信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線１９２の電位Ｓ２が第２のスイッチ回路ＳＣ２に入力される。
【００９９】
このとき、第２のラッチ回路ＬＡＴ２にローレベル（Ｌ）の制御信号が記憶され、データ出力端子Ｎ２２からハイレベル（Ｈ）の信号が出力されていれば、第３のトランスミッションゲートＴＧ３がオン状態となって、画素電極３５と第１のスイッチ回路ＳＣ１とが接続される。これにより、第１のラッチ回路ＬＡＴ１の出力信号に基づき第１のスイッチ回路ＳＣ１で選択された第１の制御線１９１又は第２の制御線１９２が画素電極１３５と接続され、電位Ｓ１又はＳ２が画素電極１３５に入力される。
一方、第２のラッチ回路ＬＡＴ２にハイレベル（Ｈ）の制御信号が記憶され、データ出力端子Ｎ２２からローレベル（Ｌ）の信号が出力されていると、第４のトランスミッションゲートＴＧ４がオン状態となって、画素電極１３５と第３の制御線１９３とが接続される。これにより、画素電極１３５には第３の制御線１９３の電位Ｓ３が入力される
このように、３本の信号線Ｓ１、Ｓ２、Ｓ３によって画素電極１３５を上記実施形態におけるハイレベル（ＶＨ）、ローレベル（ＶＬ）、ミドルレベル（ＶＭ）の３つのレベルに設定することが可能な電気泳動表示装置２００を用いる構成としても、本発明の適用は可能である。
【０１００】
また、画素電極３５が直接画素駆動回路に接続されたセグメント方式の電気泳動表示装置を用いる場合であっても、本発明の適用は可能である。この場合、画素駆動回路によって画素電極３５の電位がハイレベル（ＶＨ）、ローレベル（ＶＬ）、ミドルレベル（ＶＭ）の３つのレベルとなるように直接画素電極３５の電位を調整させるようにする。
【０１０１】
また、上記実施形態では、画像入力ステップＳ１０１において、全ての画素４０の表示を白表示とした状態で画像Ｐ１の書き込みを行う例を挙げて説明したが、これに限られることは無く、例えば全ての画素４０を中間色（グレイ）表示とした状態で黒色の画像Ｐ１を書き込む場合であっても、本発明の適用は可能である。
【０１０２】
この場合、共通電極３７をミドルレベル（Ｍ）とした状態で、画像Ｐ１を形成する画素４０（４０Ａ）については上記実施形態と同様に黒表示となるようにハイレベル（Ｈ）の電位を供給し、画像Ｐ１の輪郭領域を形成する画素４０（４０Ｂ）についてはハイレベル（Ｈ）の電位を供給する。
【０１０３】
画素４０（４０Ｂ）にハイレベル（Ｈ）の電位を供給する際、例えば画素４０（４０Ａ）に供給する場合よりもパルス幅が短くなるように調整することにより、画素４０（４０Ｂ）の表示色の濃淡を調整することが可能である。ここでは、画素４０（４０Ｂ）における表示色が背景を形成する画素４０（４０Ｃ）の表示色と同一になるように制御する。このように制御することで、輪郭部分を形成する画素４０（４０Ｂ）を、背景部分を形成する画素４０（４０Ｃ）と同一の表示色にすることができると共に、黒表示の膨らみを回避することができる。この結果、画像消去ステップＳ１１１において画像Ｐ１の表示を消去する際に、残像が発生するのを回避することができる。
【符号の説明】
【０１０４】
１００，２００  電気泳動表示装置、５  表示部、３２  電気泳動素子、３５  画素電極、３７  共通電極（対向電極）、４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ，１４０  画素、６１  走査線駆動回路、６２  データ線駆動回路、６３  コントローラ（制御部）、１６１  制御回路、１６２  ＥＥＰＲＯＭ、１６３  電圧生成回路、１６４  データバッファ、１６５  フレームメモリ、１６６  メモリ制御回路、１６７  画像書込領域設定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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