(57)【要約】【課題】ＳＲＡＭを内蔵した半導体集積回路において、書き込み／読み出し回路と入出力回路とを接続するバスラインの配線長を短縮して、書き込み／読み出し動作の高速化を図る。【解決手段】この半導体集積回路は、ＳＲＡＭを内蔵した半導体集積回路であって、該ＳＲＡＭが、データの複数のビットを複数群に分けてそれぞれ格納する複数群のメモリセルと、複数群のメモリセルの内で対応する群のメモリセルに最も近接するように、所定の間隔で配置された複数群の入出力回路と、複数群の入出力回路に入力されたデータの各群のビットを、対応する群のメモリセルに書き込み、複数群のメモリセルから読み出されたデータの各群のビットを、対応する群の入出力回路に出力する複数群の書き込み／読み出し回路とを具備する。【選択図】図１
2010176720.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭ（スタティック・ランダムアクセスメモリ）を内蔵した半導体集積回路であって、前記ＳＲＡＭが、
データの複数のビットを複数群に分けてそれぞれ格納する複数群のメモリセルと、
前記複数群のメモリセルの内で対応する群のメモリセルに最も近接するように、所定の間隔で配置された複数群の入出力回路と、
前記複数群の入出力回路に入力されたデータの各群のビットを、対応する群のメモリセルに書き込み、前記複数群のメモリセルから読み出されたデータの各群のビットを、対応する群の入出力回路に出力する複数群の書き込み／読み出し回路と、
を具備する、半導体集積回路。
【請求項２】
前記ＳＲＡＭが、前記複数群の入出力回路と、対応する群の書き込み／読み出し回路とを接続し、互いに分離された複数のバスラインをさらに具備する、請求項１記載の半導体集積回路。
【請求項３】
前記ＳＲＡＭが、前記複数群のメモリセルの列の中央の列に設けられた行デコーダをさらに具備する、請求項１又は２記載の半導体集積回路。
【請求項４】
前記行デコーダの一方の側の列に位置するメモリセルが、Ｎビットのデータの上位Ｎ／２ビットを格納し、前記行デコーダの他方の側の列に位置するメモリセルが、Ｎビットのデータの下位Ｎ／２ビットを格納する、請求項３記載の半導体集積回路。
【請求項５】
データの各群のビットにおいて連続する複数のビットを格納する複数のメモリセル群が、前記複数群の入出力回路の配列方向に隣接して配置されている、請求項１〜４のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＳＲＡＭ（スタティック・ランダムアクセスメモリ）を内蔵した半導体集積回路に関し、特に、大容量のＳＲＡＭを内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
ＳＲＡＭマクロのメモリセルアレイに含まれている各々のメモリセルは、ビット線を介して書き込み／読み出し回路に接続され、書き込み／読み出し回路のセンスアンプによって読み出されたデータは、バスラインを介して入出力回路（Ｉ／Ｏ回路）に出力され、さらに、入出力回路からマクロ外部バスに出力される。
【０００３】
特に、大容量のＳＲＡＭにおいては、メモリセルアレイのサイズが大きいので、選択されるメモリセルの位置によっては、メモリセルからデータを読み出すセンスアンプと、対応する入出力回路との間の距離が長くなり、センスアンプによって読み出されたデータが非常に長いバスラインを経由することになる。
【０００４】
バスラインの配線が長大化すると、配線の抵抗や寄生容量が大きくなり、メモリセルから読み出されたデータが入出力回路から出力されるまでの時間が長くなって、ＳＲＡＭの高速化が妨げられてしまう。ＳＲＡＭのスペックは、最も条件の悪いメモリセルによって決められるので、大容量かつ高速動作を必要とする製品の場合には、スペックを満たせないケースが発生する等の問題があった。
【０００５】
関連する技術として、特許文献１には、多分割データ線回路方式を用いたＤＲＡＭにおいて、チップ寸法の増加及びメモリ動作の遅延を低減し、高集積で高速な半導体メモリ装置が開示されている。この半導体メモリ装置は、複数のデータ線、複数のワード線及び複数のメモリセルからなるサブアレイが、複数でメモリアレイを形成しており、該サブアレイ内の複数のデータ線対毎に設けられたスイッチを介して接続されるデータ入力線を、複数のサブ入力線に分割し、該複数のサブ入力線毎に、専用のデータ出力アンプを各サブ入出力線の近傍に設けたことを特徴とする。
【０００６】
特許文献１によれば、サブアレイ内の複数のデータ線対毎に設けられたスイッチを介して接続されるデータ入力線を複数のサブ入力線に分割し、該複数のサブ入力線の近傍に専用のデータ出力アンプを設けたことにより、サブアレイとデータ出力アンプとの間の距離を短縮することができるが、データ出力アンプの数が増加してしまう。また、特許文献１には、データ出力アンプと出力バッファとの間の距離を短縮することに関しては開示されていない。
【０００７】
特許文献２には、ＲＡＭマクロの高速化と高密度及び効率配置を実現することを目的とした半導体集積回路装置が開示されている。この半導体集積回路装置は、Ｘ及びＹ座標方向に４分割されたメモリアレイと、上記４つのメモリアレイの中央部に設けられ、信号遅延の最適化が必要な信号を受ける第１入力回路と、上記４つのメモリアレイのうちワード線の延長方向に対応するＹ座標の中央部に設けられ、データ入力及びそれに関連する制御信号を受ける第２入力回路とを備えたＲＡＭマクロが搭載され、上記第１及び第２入力回路に上記ＲＡＭマクロの外部からの入力信号を伝える信号線が、上記メモリアレイを構成する配線に対して上層の配線を用いて形成され、その上層配線が、マクロ同士を接続するシステム配線形成領域に形成されることを特徴とする。
【０００８】
特許文献２の図２によれば、メモリアレイの横方向（Ｘ軸方向）に延長されるワード線を選択するワードドライバがＸ軸方向の中央部に配置されるので、ワード線の実質的な長さを短縮することができるが、センスアンプと出力回路との間の距離を短縮することに関しては開示されていない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１−２４１０９４号公報（第１、３頁、第１図）
【特許文献２】特開２００３−６００４９号公報（第２頁、図２）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで、上記の点に鑑み、本発明は、ＳＲＡＭを内蔵した半導体集積回路において、書き込み／読み出し回路と入出力回路とを接続するバスラインの配線長を短縮して、書き込み／読み出し動作の高速化を図ることを目的とする。
【課題を解決するための手段】
【００１１】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、ＳＲＡＭを内蔵した半導体集積回路であって、該ＳＲＡＭが、データの複数のビットを複数群に分けてそれぞれ格納する複数群のメモリセルと、複数群のメモリセルの内で対応する群のメモリセルに最も近接するように、所定の間隔で配置された複数群の入出力回路と、複数群の入出力回路に入力されたデータの各群のビットを、対応する群のメモリセルに書き込み、複数群のメモリセルから読み出されたデータの各群のビットを、対応する群の入出力回路に出力する複数群の書き込み／読み出し回路とを具備する。
【００１２】
ここで、上記ＳＲＡＭが、複数群の入出力回路と、対応する群の書き込み／読み出し回路とを接続し、互いに分離された複数のバスラインをさらに具備するようにしても良い。
【００１３】
また、上記ＳＲＡＭが、複数群のメモリセルの列の中央の列に設けられた行デコーダをさらに具備するようにしても良い。その場合に、行デコーダの一方の側の列に位置するメモリセルが、Ｎビットのデータの上位Ｎ／２ビットを格納し、行デコーダの他方の側の列に位置するメモリセルが、Ｎビットのデータの下位Ｎ／２ビットを格納するようにしても良い。
【００１４】
以上において、データの各群のビットにおいて連続する複数のビットを格納する複数のメモリセル群が、複数群の入出力回路の配列方向に隣接して配置されていることが望ましい。
【発明の効果】
【００１５】
本発明の１つの観点によれば、データの複数のビットを複数群に分けてそれぞれ格納する複数群のメモリセルの内で、対応する群のメモリセルに最も近接するように複数群の入出力回路を所定の間隔で配置することにより、書き込み／読み出し回路と入出力回路とを接続するバスラインの配線長を短縮して、書き込み／読み出し動作の高速化を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る半導体集積回路に内蔵されているＳＲＡＭを示す図。
【図２】図１に示すメモリセルグループによって構成される回路ブロックを示す図。
【図３】１つのメモリセル及びその周辺部の構成例を示す回路図。
【図４】図２に示す書き込み／読み出し回路及び列デコーダの構成例を示す回路図。
【図５】第１の実施形態における回路ブロックと入出力回路との接続例を示す図。
【図６】第２の実施形態に係る半導体集積回路に内蔵されているＳＲＡＭを示す図。
【図７】第２の実施形態における回路ブロックと入出力回路との接続例を示す図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路に内蔵されているＳＲＡＭの構成を示す概略図である。
【００１８】
図１に示すように、このＳＲＡＭは、複数の列に配置されてメモリセルアレイを構成する複数のメモリセルグループＭＧ０〜ＭＧ３１と、行デコーダＲＤと、メモリセルグループＭＧ０〜ＭＧ３１に対応して設けられた複数の列デコーダＣＤ及び複数の書き込み／読み出し回路ＲＷと、複数群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３及びＩ／Ｏ４〜Ｉ／Ｏ７と、入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３及びＩ／Ｏ４〜Ｉ／Ｏ７とそれぞれの書き込み／読み出し回路ＲＷとを接続する複数のバスラインとを有している。
【００１９】
メモリセルグループＭＧ０〜ＭＧ３１は、第１の領域に配置された第１群のメモリセルを構成するメモリセルグループＭＧ０〜ＭＧ１５と、第２の領域に配置された第２群のメモリセルを構成するメモリセルグループＭＧ１６〜ＭＧ３１とに分けられている。Ｎを正の偶数としたときに、第１群のメモリセルがＮビットのデータの上位Ｎ／２ビットを格納し、第２群のメモリセルがＮビットのデータの下位Ｎ／２ビットを格納するように、アドレス信号発生回路がアドレス信号を発生する。
【００２０】
以下においては、８ビットのデータを扱う場合について説明する。図１においては、メモリセルグループＭＧ０〜ＭＧ３１の列の中央の列に行デコーダＲＤが設けられているので、行デコーダＲＤの一方の側（図中左側）の列に位置するメモリセルグループＭＧ０〜ＭＧ１５によって構成される第１群のメモリセルが、８ビットのデータの上位４ビットＤ０〜Ｄ３を格納し、行デコーダＲＤの他方の側（図中右側）の列に位置するメモリセルグループＭＧ１６〜ＭＧ３１によって構成される第２群のメモリセルが、８ビットのデータの下位４ビットＤ４〜Ｄ７を格納する。
【００２１】
ここで、第１群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３が、複数群のメモリセルの内で対応する第１群のメモリセルに最も近接し、第２群の入出力回路Ｉ／Ｏ４〜Ｉ／Ｏ７が、複数群のメモリセルの内で対応する第２群のメモリセルに最も近接するように、複数群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３及びＩ／Ｏ４〜Ｉ／Ｏ７が所定の間隔で配置されている。第１群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３は、８ビットのデータの上位４ビットＤ０〜Ｄ３を入出力し、第２群の入出力回路Ｉ／Ｏ４〜Ｉ／Ｏ７は、８ビットのデータの下位４ビットＤ４〜Ｄ７を入出力する。
【００２２】
複数群の書き込み／読み出し回路ＲＷは、第１群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３に入力されたデータの上位４ビットＤ０〜Ｄ３を、対応するメモリセルグループＭＧ０〜ＭＧ１５に含まれている４つのメモリセルに書き込み、第２群の入出力回路Ｉ／Ｏ４〜Ｉ／Ｏ７に入力されたデータの下位４ビットＤ４〜Ｄ７を、対応するメモリセルグループＭＧ１６〜ＭＧ３１に含まれている４つのメモリセルに書き込む。
【００２３】
また、複数群の書き込み／読み出し回路ＲＷは、メモリセルグループＭＧ０〜ＭＧ１５に含まれている４つのメモリセルから読み出されたデータの上位４ビットＤ０〜Ｄ３を、対応する第１群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３に出力し、メモリセルグループＭＧ１６〜ＭＧ３１に含まれている４つのメモリセルから読み出されたデータの下位４ビットＤ４〜Ｄ７を、対応する第２群の入出力回路Ｉ／Ｏ４〜Ｉ／Ｏ７に出力する。
【００２４】
図２は、図１に示すメモリセルグループ及びその周辺回路によって構成される回路ブロックの構成例を示すブロック図である。この例においては、１つのメモリセルグループと、４つの列デコーダＣＤ０〜ＣＤ３と、４つの書き込み／読み出し回路ＲＷ０〜ＲＷ３とによって、回路ブロックＣＢが構成される。１つのメモリセルグループは、横方向（Ｘ軸方向）に８×４列、縦方向（Ｙ軸方向）に５１２行並べられたメモリセルを含んでいる。なお、上記は単なる例であり、本発明はこれに限定されるものではない。例えば、１つのメモリセルグループが、縦方向（Ｙ軸方向）に２５６行並べられたメモリセルを含んでいても良い。
【００２５】
列デコーダＣＤ０〜ＣＤ３の各々は、アドレス信号に従ってビット線ＢＬＬ０及びＢＬＲ０からＢＬＬ７及びＢＬＲ７の内の１対のビット線を選択することにより、Ｘ軸方向に並べられた８列のメモリセルの内から１列のメモリセルを選択する。また、行デコーダＲＤは、アドレス信号に従ってワードＷＬ０〜ＷＬ５１１の内の１つを選択することにより、Ｙ軸方向に並べられた５１２行のメモリセルの内から１行のメモリセルを選択する。
【００２６】
書き込み／読み出し回路ＲＷ０〜ＲＷ３の各々は、列デコーダＣＤ０〜ＣＤ３の内のそれぞれ１つを介して１対のビット線に接続されると共に、バスラインを介して入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３の内のそれぞれ１つに接続される。このようにして、データの上位４ビットＤ０〜Ｄ３が、選択された４つのメモリセルに書き込まれ、選択された４つのメモリセルから、データの上位４ビットＤ０〜Ｄ３が読み出される。
【００２７】
ここで、データの上位ビット又は下位ビットにおいて連続する４ビットを格納する４つのメモリセル群（各８個）、それらのメモリセル群に対応する列デコーダ及び書き込み／読み出し回路が、Ｘ軸方向（複数群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３及びＩ／Ｏ４〜Ｉ／Ｏ７の配列方向）に隣接して配置されていることが望ましい。これにより、連続する４ビットに対応するバスラインの配線をＸ軸方向に並べることができるので、Ｙ軸方向におけるバスラインの配線数を最小限にすることが可能となり、レイアウト面積の増加を防ぐことができる。
【００２８】
図３は、１つのメモリセル及びその周辺部の構成例を示す回路図である。図３においては、図２に示す最も左下のメモリセルＭＣ００が示されている。メモリセルＭＣ００は、第１のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１と、第２のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１２と、ポートを構成するＮチャネルＭＯＳトランジスタＱＮ１３及びＱＮ１４とを含んでいる。
【００２９】
第１のインバータは、第１のストアノードＮ１に出力端子が接続されており、第２のストアノードＮ２に入力端子が接続されている。また、第２のインバータは、第２のストアノードＮ２に出力端子が接続されており、第１のストアノードＮ１に入力端子が接続されている。第１及び第２のインバータは、電源電位ＶＤＤ及びＶＳＳが供給されて動作する。電源電位ＶＳＳは、接地電位としても良い。
【００３０】
トランジスタＱＮ１３のソース・ドレイン経路は、ビット線ＢＬＬ０と第１のストアノードＮ１との間に接続されており、トランジスタＱＮ１３のゲートは、ワード線ＷＬ０に接続されている。また、トランジスタＱＮ１４のソース・ドレイン経路は、ビット線ＢＬＲ０と第２のストアノードＮ２との間に接続されており、トランジスタＱＮ１４のゲートは、ワード線ＷＬ０に接続されている。
【００３１】
次に、図２及び図３を参照しながら、メモリセルへのデータの書き込み動作について説明する。
メモリセルＭＣ００にデータを書き込む際には、書き込み／読み出し回路ＲＷ０から、例えば、ビット線ＢＬＬ０にハイレベルの信号が供給され、ビット線ＢＬＲ０にローレベルの信号が供給される。また、行デコーダＲＤから、メモリセルＭＣ００のワード線ＷＬ０にハイレベルの信号が供給され、トランジスタＱＮ１３及びＱＮ１４がオン状態となる。これにより、ストアノードＮ１がビット線ＢＬＬ０と同じハイレベルとなり、ストアノードＮ２がビット線ＢＬＲ０と同じローレベルとなる。第１及び第２のインバータがこの状態を維持することにより、メモリセルＭＣ００に１ビットのデータが保持される。
【００３２】
次に、メモリセルからのデータの読み出し動作について説明する。
メモリセルＭＣ００からデータを読み出す際には、行デコーダＲＤから、メモリセルＭＣ００のワード線ＷＬ０にハイレベルの信号が供給され、トランジスタＱＮ１３及びＱＮ１４がオン状態となる。これにより、ビット線ＢＬＬ０がストアノードＮ１のレベルと同一となり、ビット線ＢＬＲ０がストアノードＮ２のレベルと同一となる。書き込み／読み出し回路ＲＷ０が、ビット線ＢＬＬ０及びＢＬＲ０のレベルを差動増幅することにより、メモリセルＭＣ００に保持されている１ビットのデータが読み出される。
【００３３】
図４は、図２に示す書き込み／読み出し回路及び列デコーダ（一部）の構成例を示す回路図である。図４に示す回路は、第１列選択信号Ａがハイレベルに活性化されたときにオン状態となるＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、バスラインから供給される書き込みデータを反転するインバータ３１と、書き込み制御信号に同期して書き込みデータをラッチしてビット線ＢＬＬ０に供給するラッチ回路３２と、書き込み制御信号に同期して反転書き込みデータをラッチしてビット線ＢＬＲ０に出力するラッチ回路３３とを含んでいる。
【００３４】
また、図４に示す回路は、第１列選択信号Ｂがハイレベルに活性化されたときにオン状態となるＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４と、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ５〜ＱＮ７によって構成される差動アンプ（センスアンプ）とを含んでいる。このセンスアンプは、読み出し制御信号がハイレベルに活性化されたときに動作し、ビット線ＢＬＬ０及びＢＬＲ０のレベルを差動増幅することにより読み出しデータを生成して、生成された読み出しデータをバスラインに出力する。
【００３５】
図５は、第１の実施形態における回路ブロックと入出力回路との接続例を示す図である。この例においては、１６個の回路ブロックＣＢ０〜ＣＢ１５に対し、４ビットのバスラインを介して、４つの入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ４が接続されている。アドレス信号に従って、１６個の回路ブロックＣＢ０〜ＣＢ１５の内から１つの回路ブロックが選択されて、データの書き込み又は読み出しに使用される。
【００３６】
このように、データの上位ビットと下位ビットとでメモリセル領域を左右に分割し、使用されるメモリセルに対応する書き込み／読み出し回路とそのメモリセルに対応する入出力回路との間の距離を短縮することにより、バスラインの配線の抵抗が低減される。また、バスラインを左右に分離することができるので、バスラインの配線の浮遊容量が低減される。その結果、アクセスタイムが均等化され、高速動作が可能となる。さらに、行デコーダがメモリセルグループの列の中央の列に設けられているので、行デコーダとメモリセルとの間の距離が短くなる。
【００３７】
次に、本発明の第２の実施形態について説明する。
図６は、本発明の第２の実施形態に係る半導体集積回路に内蔵されているＳＲＡＭの構成を示す概略図である。第２の実施形態においては、３２ビットのデータを扱う場合について説明する。
【００３８】
図６に示すように、このＳＲＡＭは、複数の列に配置されてメモリセルアレイを構成する複数のメモリセルグループＭＧ０〜ＭＧ３１と、行デコーダＲＤと、メモリセルグループＭＧ０〜ＭＧ３１に対応して設けられた複数の列デコーダＣＤ及び複数の書き込み／読み出し回路ＲＷと、複数群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３、Ｉ／Ｏ４〜Ｉ／Ｏ７、Ｉ／Ｏ８〜Ｉ／Ｏ１１、Ｉ／Ｏ１２〜Ｉ／Ｏ１５、Ｉ／Ｏ１６〜Ｉ／Ｏ１９、Ｉ／Ｏ２０〜Ｉ／Ｏ２３、Ｉ／Ｏ２４〜Ｉ／Ｏ２７、及び、Ｉ／Ｏ２８〜Ｉ／Ｏ３１と、複数群の入出力回路とそれぞれの書き込み／読み出し回路ＲＷとを接続する複数のバスライン（各４ビット）とを有している。
【００３９】
メモリセルグループＭＧ０〜ＭＧ３１は、領域１〜領域８にそれぞれ配置された第１群〜第８群のメモリセルに分けられている。メモリセルグループＭＧ０〜ＭＧ３によって構成される第１群のメモリセルは、３２ビットのデータに含まれている上位４ビットＤ０〜Ｄ３を格納し、メモリセルグループＭＧ４〜ＭＧ７によって構成される第２群のメモリセルは、３２ビットのデータに含まれている４ビットＤ４〜Ｄ７を格納し、メモリセルグループＭＧ８〜ＭＧ１１によって構成される第３群のメモリセルは、３２ビットのデータに含まれている４ビットＤ８〜Ｄ１１を格納し、メモリセルグループＭＧ１２〜ＭＧ１５によって構成される第４群のメモリセルは、３２ビットのデータに含まれている４ビットＤ１２〜Ｄ１５を格納する。
【００４０】
また、メモリセルグループＭＧ１６〜ＭＧ１９によって構成される第５群のメモリセルは、３２ビットのデータに含まれている４ビットＤ１６〜Ｄ１９を格納し、メモリセルグループＭＧ２０〜ＭＧ２３によって構成される第６群のメモリセルは、３２ビットのデータに含まれている４ビットＤ２０〜Ｄ２３を格納し、メモリセルグループＭＧ２４〜ＭＧ２７によって構成される第７群のメモリセルは、３２ビットのデータに含まれている４ビットＤ２４〜Ｄ２７を格納し、メモリセルグループＭＧ２８〜ＭＧ３１によって構成される第８群のメモリセルは、３２ビットのデータに含まれている下位４ビットＤ２８〜Ｄ３１を格納する。
【００４１】
ここで、複数群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３、Ｉ／Ｏ４〜Ｉ／Ｏ７、・・・は、複数群のメモリセルの内で対応する群のメモリセルに最も近接するように、所定の間隔で配置されている。例えば、第１群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３は、３２ビットのデータの上位４ビットＤ０〜Ｄ３を入出力し、以下同様にして、第８群の入出力回路Ｉ／Ｏ２８〜Ｉ／Ｏ３１は、３２ビットのデータの下位４ビットＤ２８〜Ｄ３１を入出力する。
【００４２】
複数群の書き込み／読み出し回路ＲＷは、第１群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３に入力されたデータの上位４ビットＤ０〜Ｄ３を、対応するメモリセルグループＭＧ０〜ＭＧ３に含まれている４つのメモリセルに書き込み、以下同様にして、第８群の入出力回路Ｉ／Ｏ２８〜Ｉ／Ｏ３１に入力されたデータの下位４ビットＤ２８〜Ｄ３１を、対応するメモリセルグループＭＧ２８〜ＭＧ３１に含まれている４つのメモリセルに書き込む。
【００４３】
また、複数群の書き込み／読み出し回路ＲＷは、メモリセルグループＭＧ０〜ＭＧ３に含まれている４つのメモリセルから読み出されたデータの上位４ビットＤ０〜Ｄ３を、対応する第１群の入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ３に出力し、以下同様にして、メモリセルグループＭＧ２８〜ＭＧ３１に含まれている４つのメモリセルから読み出されたデータの下位４ビットＤ２８〜Ｄ３１を、対応する第８群の入出力回路Ｉ／Ｏ２８〜Ｉ／Ｏ３１に出力する。
【００４４】
第２の実施形態においても、図２に示すのと同様に、１つのメモリセルグループと、４つの列デコーダＣＤ０〜ＣＤ３と、４つの書き込み／読み出し回路ＲＷ０〜ＲＷ３とによって、回路ブロックＣＢが構成される。また、図３に示すのと同様に、１つのメモリセル及びその周辺部が構成され、図４に示すのと同様に、書き込み／読み出し回路及び列デコーダ（一部）が構成される。
【００４５】
図７は、第２の実施形態における回路ブロックと入出力回路との接続例を示す図である。この例においては、４個の回路ブロックＣＢ０〜ＣＢ３に対し、４ビットのバスラインを介して、４つの入出力回路Ｉ／Ｏ０〜Ｉ／Ｏ４が接続されている。アドレス信号に従って、４個の回路ブロックＣＢ０〜ＣＢ３の内から１つの回路ブロックが選択されて、データの書き込み又は読み出しに使用される。
【００４６】
このように、データの４ビット毎にメモリセル領域を分割し、使用されるメモリセルに対応する書き込み／読み出し回路とそのメモリセルに対応する入出力回路との間の距離を短縮することにより、バスラインの配線の抵抗が低減される。また、バスラインを８つに分離することができるので、バスラインの配線の浮遊容量が低減される。その結果、アクセスタイムが均等化され、高速動作が可能となる。さらに、行デコーダが、メモリセルグループの列の中央の列に設けられているので、行デコーダとメモリセルとの間の最長距離が短くなる。
【００４７】
以上の実施形態において、Ｘ軸方向のサイズ（ビット線数）に応じて、隣接して配置する同一ビットのメモリセルブロック数を変更しても良い。また、書き込み／読み出し回路、入出力回路、及び、バスラインの配線を含む列ブロックを、Ｘ軸方向のサイズ（ビット線数）及びビット数に応じてセル化して予め用意しておくようにしても良い。それにより、短期間の設計が要求されるエンベデッドメモリの場合に、メモリコンパイラを用いたＳＲＡＭマクロの自動作成が容易となる。
【符号の説明】
【００４８】
１〜８  領域、  ３１  インバータ、  ３２、３３  ラッチ回路、  ＭＧ０〜ＭＧ３１  メモリセルグループ、  ＲＤ  行デコーダ、  ＣＤ、ＣＤ０〜ＣＤ３  列デコーダ、  ＲＷ、ＲＷ０〜ＲＷ３  書き込み／読み出し回路、  Ｉ／Ｏ０〜Ｉ／Ｏ３１  入出力回路、  ＣＢ、ＣＢ０〜ＣＢ１５  回路ブロック、  ＭＣ００  メモリセル、  ＷＬ０〜ＷＬ５１１  ワード線、  ＢＬＬ０〜ＢＬＬ７、ＢＬＲ０〜ＢＬＲ７  ビット線、  ＱＰ１〜ＱＰ１２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ１４  ＮチャネルＭＯＳトランジスタ
【図１】
2010176720.tif 000003
【図２】
2010176720.tif 000004
【図３】
2010176720.tif 000005
【図４】
2010176720.tif 000006
【図５】
2010176720.tif 000007
【図６】
2010176720.tif 000008
【図７】
2010176720.tif 000009