(57)【要約】【課題】データ転送速度の速い制御部と内部にレジスタもしくはメモリを有しデータ転送速度の遅い被制御デバイスとを備えた半導体試験装置において、被制御デバイスからのデータの読み出しに要する時間を短縮できるとともに、書込み中に制御部から被制御デバイスに対するリード要求が発生した場合にも正しいデータを返送することができるようにする。【解決手段】制御部（１０）が被制御デバイス（２１……）に対する書込み要求を行うと、制御部が送信した書込みアドレスおよび書込みデータをバッファメモリ（４１……）に格納するのと並行して読出し用のメモリ（５１……）に書込みデータを格納し、該読出し用のメモリに、被制御デバイスの内部レジスタもしくはメモリの内容と全部または一部同じデータを記憶させておくようにした。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ転送速度の速い制御部と内部にレジスタもしくはメモリを有しデータ転送速度の遅い被制御デバイスとを備えた半導体試験装置であって、
前記制御部と前記被制御デバイスとの間に設けられ、前記制御部が送信した書込みアドレスおよび書込みデータを格納可能なバッファメモリと、
前記バッファメモリに格納される書込みデータを前記制御部が送信した書込みアドレスに基づいて格納可能な読出し用のメモリと、
を備え、前記被制御デバイスの内部レジスタもしくはメモリの内容と全部または一部同一のデータを、前記読出し用のメモリに記憶するように構成されていることを特徴とする半導体試験装置。
【請求項２】
前記制御部から前記被制御デバイスに対して内部レジスタもしくはメモリのデータ読出し要求があった場合に、前記読出し用のメモリ内の対応するデータを前記制御部へ送信するように構成されていることを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記読出し用のメモリの記憶容量は前記被制御デバイスの内部レジスタもしくはメモリのアドレス空間により決まる記憶容量よりも小さくされ、前記制御部が送信した書込みアドレスを変換して前記読出し用のメモリに供給するアドレス変換手段を備えることを特徴とする請求項１または２に記載の半導体試験装置。
【請求項４】
前記読出し用のメモリの記憶容量は前記被制御デバイスの内部レジスタもしくはメモリのトータルの記憶容量よりも大きくされ、前記制御部が送信した書込みアドレスの一部を前記読出し用のメモリに供給しないように制御するアドレスマスク手段を備えることを特徴とする請求項１または２に記載の半導体試験装置。
【請求項５】
前記バッファメモリと前記被制御デバイスとの間に、前記バッファメモリより出力された書込みアドレスを変換して対応する被制御デバイスに供給するアドレス制御手段を備えることを特徴とする請求項１〜４のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリや半導体集積回路（ＩＣ，ＬＳＩ）等を検査する半導体試験装置に関し、特に半導体試験装置を構成するテストヘッドと呼ばれる装置内でのデータ転送に利用して好適な技術に関するものである。
【背景技術】
【０００２】
従来より、半導体メモリ等の被検査デバイス（ＤＵＴ）に対してテストパターン信号を入力し、このテストパターン信号に応じて被検査デバイスより出力された信号と期待値とを比較して、被検査デバイスが正常に動作するか否かの検査（ファンクションテスト）をしたり、電圧・電流測定などのＤＣテストをする半導体試験装置がある。また、半導体試験装置には、テスタ本体（テスト制御装置）と、被検査デバイスに電圧、電流、信号を印加する回路等を実装したピンエレクトロニクスと呼ばれるテストカードを有するテストヘッド（テスト実行装置）とから構成されているものがある。
【０００３】
テストカードには、テスタ本体から供給されたテストパターンデータに基づいてファンクションテストを担当するドライバやコンパレータ、アクティブロードの機能を有する半導体集積回路（ＤＲＶ／ＤＣＬ）や、被検査デバイスに規定の直流電圧を印加し、被検査デバイスに流れる電流値を測定することにより良否を判定する電圧印加電流測定試験などのＤＣパラメトリック測定を担当する半導体集積回路（ＰＭＵ）などの被制御デバイスが、被検査デバイスのピン数に応じて複数個搭載されている。
【０００４】
これらの被制御デバイスには、外部からアドレスによって選択可能な複数のレジスタやメモリが内蔵されており、テストの開始に先立ってテストの条件を設定するため、内部のレジスタやメモリにデータを書き込むことが行なわれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２９２５００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
現在実用化されている上記ＤＲＶ／ＤＣＬやＰＭＵなどの被制御デバイスは、シリアルインタフェースを備えており、内部レジスタやメモリの選択のためのアドレスやリード／ライト・データは、シリアル伝送方式で入出力されるとともに、その動作速度はメイン制御部の動作速度に比べると比較的遅いものであった。
【０００７】
そのため、被制御デバイスの動作速度に合わせて内部レジスタ等へのリード／ライトを行うと、システム全体の動作速度が被制御デバイスの動作速度に律速されてしまい、システムのスループットが低下するという問題がある。また、デバイスの種類によってデータ転送速度（転送クロック）もまちまちである。
【０００８】
そこで、図６に示すように、テストカードに対応して設けられたメイン制御部１０の制御下に、各々被制御デバイス２１，２２，……２ｎに対応された複数のサブ制御部３１，３２，……３ｎを配置するとともに、各サブ制御部３１，３２，……３ｎと被制御デバイス２１，２２，……２ｎとの間にそれぞれＦＩＦＯ（ファーストイン・ファーストアウト方式のメモリ）４１，４２，……４ｎをバッファメモリとして設けて、書き込みの際の見かけ上のデータ転送速度を高めるように構成されているものがある。
【０００９】
図６において、ＡＤＲはアドレス信号、ＷＴは書込みイネーブル信号、ＷＤＡＴは書込みデータ、ＲＤは読出しイネーブル信号、ＲＤＡＴは読出しデータである。
【００１０】
メイン制御部１０から複数のサブ制御部３１，３２，……３ｎに対して、クロックＣＬＫ０に同期してアドレス信号ＡＤＲ、書込みイネーブル信号ＷＴ、書込みデータＷＤＡＴがバスを介して共通に送信される。すると、サブ制御部３１，３２，……３ｎは、自己の制御下の被制御デバイス２１，２２，……２ｎに対応したアドレス信号ＡＤＲ１，ＡＤＲ２，……ＡＤＲｎ、書込みイネーブル信号ＷＴ１，ＷＴ２，……ＷＴｎ、書込みデータＷＤＡＴ１，ＷＤＡＴ２，……ＷＤＡＴｎに変換して対応するＦＩＦＯ４１，４２，……４ｎに格納する。そして、ＦＩＦＯ４１，４２，……４ｎによって各被制御デバイス２１，２２，……２ｎのデータ転送速度に対応したクロックＣＬＫ１，ＣＬＫ２，……ＣＬＫｎに同期して読み出され、被制御デバイス２１，２２，……２ｎに送信されて内部のレジスタやメモリに書き込まれる。
【００１１】
リード制御の際には、メイン制御部１０からサブ制御部３１，３２，……３ｎに対して、クロックＣＬＫ０に同期してアドレス信号ＡＤＲ、読出しイネーブル信号ＲＤが送信され、サブ制御部３１，３２，……３ｎで被制御デバイスに対応したアドレス信号ＡＤＲ１，ＡＤＲ２，……ＡＤＲｎ、読出しイネーブル信号ＲＤ１，ＲＤ２，……ＲＤｎに変換されて対応する被制御デバイス２１，２２，……２ｎへクロックＣＬＫ１，ＣＬＫ２，……ＣＬＫｎに同期して送信される。
【００１２】
そして、被制御デバイス２１，２２，……２ｎからクロックＣＬＫ１，ＣＬＫ２，……ＣＬＫｎに同期して読み出されたリードデータＲＤＡＴ１，ＲＤＡＴ２，……ＲＤＡＴｎは、サブ制御部３１，３２，……３ｎによってメイン制御部１０へ送信される。そのため、制御部によるリードデータの取得時間が被制御デバイスのデータ読出し速度に律速されてしまい、データのリードを開始してから実際にデータを取得するまでに要する時間が長くなるという課題がある。
【００１３】
また、ライトバッファ用のＦＩＦＯを設けた上記のようなテストカードにおいては、ＦＩＦＯに格納された書込みデータの被制御デバイスへの送信が完了する前に、メイン制御部１０から被制御デバイスに対するリード要求が発生することがある。その場合に、その時点でのレジスタやメモリ内のデータを読み出して送信すると、書込み前の誤ったデータが送信されてしまうおそれがある。そこで、図６のような構成を有するテストカードにあっては、ＦＩＦＯに設けられている状態を示すフラグなどを利用して、リード要求を保留してＦＩＦＯが空になるのを待たなくてはならないため、読み出しに要する時間がさらに長くなってしまうという課題がある。
【００１４】
この発明は上記のような課題に着目してなされたものでその目的とするところは、データ転送速度の速い制御部と内部にレジスタもしくはメモリを有しデータ転送速度の遅い被制御デバイスとを備えた半導体試験装置において、被制御デバイスからのデータの読み出しに要する時間を短縮できるようにすることにある。また、書込み中に制御部から被制御デバイスに対するリード要求が発生した場合にも正しいデータを返送できるようにすることにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するため請求項１に記載の発明は、
データ転送速度の速い制御部と内部にレジスタもしくはメモリを有しデータ転送速度の遅い被制御デバイスとを備えた半導体試験装置であって、
前記制御部と前記被制御デバイスとの間に設けられ、前記制御部が送信した書込みアドレスおよび書込みデータを格納可能なバッファメモリと、
前記バッファメモリに格納される書込みデータを前記制御部が送信した書込みアドレスに基づいて格納可能な読出し用のメモリと、
を備え、前記被制御デバイスの内部レジスタもしくはメモリの内容と全部または一部同一のデータを、前記読出し用のメモリに記憶するように
構成した。
【００１６】
上記した構成によれば、制御部が被制御デバイスの内部レジスタもしくはメモリに書き込むために送信したデータを読出し用のメモリから読み出して制御部へ送信することができるため、データのリードに要する時間を短縮することができる。
【００１７】
請求項２に記載の発明は、請求項１に記載の発明において、
前記制御部から前記被制御デバイスに対して内部レジスタもしくはメモリのデータ読出し要求があった場合に、前記読出し用のメモリ内の対応するデータを前記制御部へ送信するように構成した。これにより、書込み中に制御部から被制御デバイスに対するリード要求が発生した場合にも正しいデータを返送することができる。
【００１８】
請求項３に記載の発明は、請求項１または２に記載の発明において、
前記読出し用のメモリの記憶容量は前記被制御デバイスの内部レジスタもしくはメモリのアドレス空間により決まる記憶容量よりも小さくされ、前記制御部が送信した書込みアドレスを変換して前記読出し用のメモリに供給するアドレス変換手段を備えるようにした。これにより、無駄な記憶領域を減らすことができる。
【００１９】
請求項４に記載の発明は、請求項１または２に記載の発明において、前記読出し用のメモリの記憶容量は前記被制御デバイスの内部レジスタもしくはメモリのトータルの記憶容量よりも大きくされ、前記制御部が送信した書込みアドレスの一部を前記読出し用のメモリに供給しないように制御するアドレスマスク手段を備えるようにした。これにより、設計が容易に行えるようになる。
【００２０】
請求項５に記載の発明は、請求項１〜４のいずれかに記載の発明において、前記バッファメモリと前記被制御デバイスとの間に、前記バッファメモリより出力された書込みアドレスを変換して対応する被制御デバイスに供給するアドレス制御手段を備えるようにした。これにより、被制御デバイスを複数備える場合に、バッファメモリを共用させてハードウェアの規模を小さくすることができる。
【発明の効果】
【００２１】
本発明によれば、データ転送速度の速い制御部と内部にレジスタもしくはメモリを有しデータ転送速度の遅い被制御デバイスとを備えた半導体試験装置において、被制御デバイスからのデータの読み出しに要する時間を短縮することができる。また、書込み中に制御部から被制御デバイスに対するリード要求が発生した場合にも正しいデータを返送することができるという効果がある。
【図面の簡単な説明】
【００２２】
【図１】本発明を半導体メモリのテストを行うメモリテスタを構成するピンエレクトロニクスカードに適用した場合の第１の実施例を示すブロック図である。
【図２】本発明を適用したピンエレクトロニクスカードの第２の実施例を示すブロック図である。
【図３】第１実施例のピンエレクトロニクスカードの第１の変形例を示すブロック図である。
【図４】第１実施例のピンエレクトロニクスカードの第２の変形例を示すブロック図である。
【図５】第２の変形例のピンエレクトロニクスカードにおけるデータ変換回路のより具体的な構成を示すブロック図である。
【図６】本発明に先立って検討したピンエレクトロニクスカードの構成例を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
（第１実施例）
図１には、本発明を半導体メモリのテストを行うメモリテスタを構成するピンエレクトロニクスカード（ＰＥカード）に適用した場合の第１の実施例が示されている。
【００２４】
本実施例のＰＥカードには、図示しないテスタ本体のテストコントローラと接続され、テスト開始命令やテストパターンデータなど受けるメイン制御部１０と、レジスタやメモリ（ＲＡＭ）を内蔵した被制御デバイス２１，２２，……２ｎとが設けられている。被制御デバイス２１，２２，……２ｎは、ファンクションテストを担当するドライバやコンパレータ、アクティブロードの機能を有するＤＲＶ／ＤＣＬや電圧印加電流測定試験などのＤＣパラメトリック測定を担当するＰＭＵなどのテスト実行用の機能回路であり、この実施例では半導体集積回路として構成されているものが使用されている。
【００２５】
特に限定されるものではないが、上記ＤＲＶ／ＤＣＬやＰＭＵなどの被制御デバイス２１，２２，……２ｎは、シリアルインタフェースを備えており、内部レジスタやメモリ（ＲＡＭ）の選択のためのアドレスやリード／ライト・データは、該シリアルインタフェースを介してシリアル伝送方式で入出力されるように構成されている。
【００２６】
ただし、そのデータ動作はメイン制御部１０の動作速度に比べるとかなり遅い。すなわち、メイン制御部１０が動作クロックＣＬＫ０によって動作し、被制御デバイス２１，２２，……２ｎがそれぞれ動作クロックＣＬＫ１，ＣＬＫ２，……ＣＬＫｎによって動作する場合、ＣＬＫ０の周波数ｆ０はＣＬＫ１，ＣＬＫ２，……ＣＬＫｎの周波数ｆ１，ｆ２，……ｆｎよりも充分に高い値に設定される。
【００２７】
本実施例のテストカードにおいては、図１に示すように、メイン制御部１０の制御下に、各々上記被制御デバイス２１，２２，……２ｎに対応されている複数のサブ制御部３１，３２，……３ｎが配置され、メイン制御部１０と被制御デバイス２１，２２，……２ｎとの間はバスＢＵＳによって接続されている。そして、各サブ制御部３１，３２，……３ｎと被制御デバイス２１，２２，……２ｎとの間にそれぞれＦＩＦＯ（ファーストイン・ファーストアウト方式のメモリ）４１，４２，……４ｎがバッファメモリとして設けられている。
【００２８】
このＦＩＦＯ４１，４２，……４ｎは、メイン制御部１０の動作クロックＣＬＫ０と同一周波数のクロックによって入力データの取り込みを行い、取り込んだデータの出力を対応するサブ制御部３１，３２，……３ｎの動作クロックＣＬＫ１，ＣＬＫ２，……ＣＬＫｎと同一周波数のクロックによって行うように構成されている。これにより、メイン制御部１０の動作速度と被制御デバイス２１，２２，……２ｎの動作速度が異なっていても、メイン制御部１０から見たデータ転送レートを高くして、システムのスループットを向上させることができる。
【００２９】
さらに、上記ＦＩＦＯ４１，４２，……４ｎと並列に、ライト・データを保持するＲＡＭ（ランダムアクセスメモリ）５１，５２，……５ｎがそれぞれ設けられ、これらのＲＡＭ５１，５２，……５ｎは各々対応するＦＩＦＯ４１，４２，……４ｎが接続されているサブ制御部３１，３２，……３ｎに接続されており、ＲＡＭ５１，５２，……５ｎには上記ＦＩＦＯ４１，４２，……４ｎに格納されるデータと同一のデータが格納されるように構成されている。
【００３０】
また、上記ＲＡＭ５１，５２，……５ｎには、メイン制御部１０からのデータ転送速度（クロックＣＬＫ０）と同等もしくはそれ以上の動作速度を有するものが使用されている。上記サブ制御部３ｉ（ｉ＝１，２，……ｎ）、ＦＩＦＯ４ｉおよびＲＡＭ５ｉは、ＦＰＧＡ（フィールドプログラマブルロジックアレイ）によって構成することができる。
【００３１】
そして、サブ制御部３１，３２，……３ｎは、メイン制御部１０が上記被制御デバイス２１，２２，……２ｎのいずれかから内部のレジスタもしくはメモリの値を読み出すべくアドレス信号ＡＤＲおよび読出しイネーブル信号ＲＤをバスＢＵＳへ出力すると、指定された被制御デバイスに接続されているサブ制御部３１，３２，……３ｎが、被制御デバイスに対応したアドレス信号ＡＤＲ１，ＡＤＲ２，……ＡＤＲｎおよび読出しイネーブル信号ＲＤ１，ＲＤ２，……ＲＤｎに変換して、対応するＲＡＭ５１，５２，……５ｎに対して供給するように構成されている。
【００３２】
これによって、メイン制御部１０が上記被制御デバイス２１，２２，……２ｎのいずれかに対して内部レジスタもしくはメモリの値のリード要求を行うと、ＲＡＭ５１，５２，……５ｎから所望のデータが読み出され、サブ制御部３１，３２，……３ｎによってメイン制御部１０へ読出しデータが送信される。そのため、ＦＩＦＯ４１，４２，……４ｎに格納された書込みデータの被制御デバイス２１，２２，……２ｎへの送信が完了する前にメイン制御部１０がリード要求を行ったとしても、最新の正しい読出しデータが返送されるようになる。
【００３３】
なお、サブ制御部３１，３２，……３ｎは、例えばメイン制御部１０から供給されたアドレス信号ＡＤＲに基づいて自己の制御下の被制御デバイスを対象とする要求か否か判定するアドレス判定回路（例えばアドレスの上位数ビットを入力とするデコーダ）と、該判定結果（デコード結果）に応じてアドレス信号ＡＤＲ、書込みイネーブル信号ＷＴ、書込みデータＷＤＡＴをそれぞれ通過または遮断するゲート回路などにより構成することができる。
【００３４】
また、この実施例においては、上記被制御デバイス２１，２２，……２ｎの内部レジスタおよびメモリのトータルの記憶容量とＦＩＦＯ４１，４２，……４ｎの記憶容量とＲＡＭ５１，５２，……５ｎの記憶容量は同一に設定されている。ただし、ＦＩＦＯ４１，４２，……４ｎの記憶容量は被制御デバイス２１，２２，……２ｎの内部レジスタおよびメモリのトータルの記憶容量よりも小さくても良い。ＲＡＭ５１，５２，……５ｎの記憶容量は、被制御デバイス２１，２２，……２ｎの内部レジスタおよびメモリのトータルの記憶容量よりも小さくする場合と大きくする場合も考えられる。
【００３５】
ここで、ＲＡＭ５１，５２，……５ｎの記憶容量を大きくする場合とは、被制御デバイス２１，２２，……２ｎの内部レジスタおよびメモリのアドレス空間が連続ではなく飛び飛びに設定されて場合が考えられる。このような場合に、すべのアドレス空間をカバーするようにＲＡＭ５１，５２，……５ｎの記憶容量を設定すれば、若干メモリに無駄な領域が生じるものの、被制御デバイスに供給されるアドレス信号をそのまま使用してＲＡＭをアクセスすることができ、アドレスを変換する回路が設ける必要がないという利点がある。
【００３６】
また、ＲＡＭ５１，５２，……５ｎの前段（図４に示されているアドレス変換回路の位置）に、ＲＡＭの使用しない領域に対応したアドレスをマスクする回路を設けるようにしても良い。これにより、例えばメイン制御部１０がＲＡＭの非使用領域をリードした場合にどのように対応するかなどを考える必要がないため、設計が容易になるという利点がある。
【００３７】
なお、本実施例においては、被制御デバイス２１，２２，……２ｎの内部レジスタおよびメモリの値をメイン制御部１０が読み出したい場合、サブ制御部３１，３２，……３ｎが対応する値をＲＡＭ５１，５２，……５ｎから読み出して送信するように構成されていると説明したが、被制御デバイス２１，２２，……２ｎの内部には、あるレジスタの値と常に同一の値が保持されるようにされるレジスタがあり、そのようなレジスタに対してはメイン制御部１０がデータの書き込みを行わない場合がある。その場合、書込み不用なレジスタやメモリ領域に対応した領域をＲＡＭ５１，５２，……５ｎには設けないようにすることでＲＡＭの記憶容量を小さくすることができる。
【００３８】
ただし、あるレジスタに対してメイン制御部１０がデータの書き込みを行わない場合にも、ＲＡＭ５１，５２，……５ｎ内にそのレジスタの値を格納する領域を設ける。そして、図１に破線で示すように、被制御デバイス２１，２２，……２ｎの内部レジスタの値をＲＡＭ５１，５２，……５ｎへ読み出しておいて、メイン制御部１０がいつでもその値を参照できるように構成しても良い。
（第２実施例）
図２には、本発明を半導体メモリのテストを行うメモリテスタを構成するピンエレクトロニクスカードに適用した場合の第２の実施例が示されている。
【００３９】
第１の実施例との差違は、メイン制御部１０が各被制御デバイス２１，２２，……２ｎの書込みイネーブル信号ＷＴ１，ＷＴ２，……ＷＴｎを生成して出力するように構成することでサブ制御部３１，３２，……３ｎを省略するとともに、各ＦＩＦＯ４１，４２，……４ｎに対応して設けられていたＲＡＭを１つの共通のＲＡＭ５０として設けている点にある。
【００４０】
また、書込みイネーブル信号ＷＴ１，ＷＴ２，……ＷＴｎの論理和をとるＯＲゲート８０を設けて、いずれかのＦＩＦＯに対してデータを転送する時はＲＡＭ５０が書込み可能な状態にされて、そのときメイン制御部１０からバスＢＵＳ上に出力されている書込みデータＷＤＡＴが、ＲＡＭ５０に書き込まれる。また、ＲＡＭ５０内は、各被制御デバイス２１，２２，……２ｎに対応したｎ個の領域に仮想的に分割され、各被制御デバイスへの書込みデータはそれぞれ別個の領域に格納されるように構成されている。
【００４１】
この第２実施例においても、メイン制御部１０の動作速度と被制御デバイス２１，２２，……２ｎの動作速度が異なっていても、ＦＩＦＯ４１，４２，……４ｎがバッファメモリとして機能することで、メイン制御部１０から見たデータ転送レートを高くして、システムのスループットを向上させることができる。
【００４２】
また、メイン制御部１０が上記被制御デバイス２１，２２，……２ｎのいずれかに対して内部レジスタもしくはメモリの値のリード要求を行うと、ＲＡＭ５０から所望のデータが読み出されてメイン制御部１０へ読出しデータが送信される。そのため、ＦＩＦＯ４１，４２，……４ｎに格納された書込みデータの被制御デバイス２１，２２，……２ｎへの送信が完了する前にメイン制御部１０がリード要求を行ったとしても、最新の正しい読出しデータが返送されるようになる。
（第１変形例）
図３には、前記第１実施例の第１の変形例が示されている。
【００４３】
この変形例は、被制御デバイス２１，２２，……２ｎの内部レジスタおよびメモリのアドレス空間が連続ではなく飛び飛びに設定されている場合に、ＲＡＭ５１，５２，……５ｎの記憶容量を内部レジスタおよびメモリのトータルの記憶容量よりも大きくせずに対応できるように、ＲＡＭ５１，５２，……５ｎの前段にアドレス変換回路７１，７２，……７ｎを設けたものである。
【００４４】
また、被制御デバイス２１，２２，……２ｎの内部レジスタには、メイン制御部１０がデータのリードを必要としないものが含まれる場合がある。そのような場合にも、データのリードを必要としないレジスタに対応するＲＡＭの記憶領域をカットし、アドレス変換回路７１，７２，……７ｎを設けることにより、ＲＡＭ全体の記憶容量を小さくすることができる。
【００４５】
アドレス変換回路７１，７２，……７ｎは、被制御デバイス２１，２２，……２ｎ内の飛び飛びのアドレス空間を、ＲＡＭ５１，５２，……５ｎの連続したアドレス空間にシフトできるようなアドレス変換を行うもので、例えば書込み可能なＥＰＲＯＭやフラッシュメモリのような不揮発性メモリあるいはＰＬＡ（プログラマブルロジックアレイ）によって構成することができる。
【００４６】
この変形例においても、メイン制御部１０の動作速度と被制御デバイス２１，２２，……２ｎの動作速度が異なっていても、ＦＩＦＯ４１，４２，……４ｎがバッファメモリとして機能することで、メイン制御部１０から見たデータ転送レートを高くして、システムのスループットを向上させることができる。また、ＦＩＦＯ４１，４２，……４ｎに格納された書込みデータの被制御デバイス２１，２２，……２ｎへの送信が完了する前にメイン制御部１０がリード要求を行ったとしても、最新の正しい読出しデータが返送される。
（第２変形例）
図４には、前記第１実施例の第２の変形例が示されている。
【００４７】
この変形例は、第１実施例のサブ制御部３１，３２，……３ｎの制御下にそれぞれ複数の被制御デバイス２１１，２１２，……２１ｍ；２２１，２２２，……２２ｍ；〜２ｎ１，２ｎ２，……２ｎｍを配置できるように、ＦＩＦＯ４１，４２，……４ｎと被制御デバイスとの間にデバイス制御部６１，６２，……６ｎを設けて、全体として階層的な構成にしたものである。被制御デバイス２１１，２１２，……２１ｍへの書込みデータは共通のＲＡＭ５１に、また被制御デバイス２２１，２２２，……２２ｍへの書込みデータは共通のＲＡＭ５２に、被制御デバイス２ｎ１，２ｎ２，……２ｎｍへの書込みデータは共通のＲＡＭ５ｎに、それぞれ格納される。
【００４８】
デバイス制御部６１，６２，……６ｎは、例えば図５に示すように、メイン制御部１０から供給されたアドレス信号ＡＤＲｉに基づいて自己の制御下の被制御デバイスを対象とする要求か否か判定するアドレス判定回路（例えばアドレスの数ビットを入力とするデコーダ）９１、該アドレス判定回路の判定結果（デコード結果）に応じて被制御デバイス２ｉ１，２ｉ２，……２ｉｍ（ｉ＝１，２，……ｎ）に対するアドレス信号ＡＤＲｉ１，ＡＤＲｉ２，……ＡＤＲｉｍを生成するデコーダ（デマルチプレクサ）９２、上記アドレス判定回路の出力を一方の入力とするゲート回路Ｇ１１，Ｇ１２，……Ｇ１ｍおよびＧ２１，Ｇ２２，……Ｇ２ｍなどにより構成することができる。
【００４９】
ゲート回路Ｇ１１，Ｇ１２，……Ｇ１ｍは、アドレス判定回路９１の判定結果に応じて被制御デバイス２ｉ１，２ｉ２，……２ｉｍに対する書込みイネーブル信号ＷＴｉをそれぞれ通過または遮断制御して書込みイネーブル信号ＷＴｉ１，ＷＴｉ２，……ＷＴｉｍを出力するように機能する。また、ゲート回路Ｇ２１，Ｇ２２，……Ｇ２ｍは、アドレス判定回路９１の判定結果に応じて書込みデータＷＤＡＴｉをそれぞれ通過または遮断制御して書込みデータＷＤＡＴｉ１，ＷＤＡＴｉ２，……ＷＤＡＴｉｍを出力するように機能する。
【００５０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではない。例えば、前記実施例では、被制御デバイスの例としてＤＲＶ／ＤＣＬやＰＭＵを挙げたがこれらのデバイスに限定されるものでなく、外部からのアドレスによってリード／ライト可能な内部レジスタもしくはメモリを有するデバイスであればどのようなものであってもよい。また、被制御デバイスはシリアルインタフェースを備えると説明したが、本発明は、並列にデータを入出力するパラレルインタフェース（ポート）を被制御デバイスが備える場合にも適用することができる。
【００５１】
さらに、以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリテスタのピンエレクトロニクスカードに適用した場合を説明したが、ロジックデバイスをテストするロジックテスタを構成するピンエレクトロニクスカードにも適用することができる。
【符号の説明】
【００５２】
１０  メイン制御部
２１，２２，……２ｎ  被制御デバイス
３１，３２，……３ｎ  サブ制御部
４１，４２，……４ｎ  ＦＩＦＯ
５１，５２，……５ｎ  ＲＡＭ
６１，６２，……６ｎ  デバイス制御部
７１，７２，……７ｎ  アドレス変換回路
【図１】
2010210453.tif 000003
【図２】
2010210453.tif 000004
【図３】
2010210453.tif 000005
【図４】
2010210453.tif 000006
【図５】
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【図６】
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