(57)【要約】【課題】  消費電力を抑制し，キャパシタサイズを小さくする。【解決手段】  ２のべき乗で重み付けされた容量値をもつ複数のキャパシタと，その第１の電極に接続された出力端子と，その第２の電極を制御デジタル信号に応じて，入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のスイッチとを有するプラス側及びマイナス側デジタル・アナログ変換器をそれぞれ有し，さらに，少なくとも同じ重み付けされたプラス側キャパシタとマイナス側キャパシタの間に設けられた複数の短絡スイッチとを有し，サンプリング時に，プラス側及びマイナス側キャパシタの第２の電極に前記プラス側及びマイナス側入力端子をそれぞれ接続し，サンプリング後に，プラス側及びマイナス側キャパシタの第２の電極間を短絡する。【選択図】  図１１
2010252247.tif 000002
【特許請求の範囲】
【請求項１】
差動アナログ信号を入力するプラス側入力端子とマイナス側入力端子と，
プラス側基準電圧端子とマイナス側基準電圧端子と，
２のべき乗で重み付けされた容量値をもつ複数のプラス側キャパシタと，前記複数のプラス側キャパシタの第１の電極に接続されたプラス側出力端子と，プラス側制御デジタル信号に応じて，前記複数のプラス側キャパシタのそれぞれの第２の電極を，前記プラス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のプラス側スイッチとを有するプラス側デジタル・アナログ変換器と，
２のべき乗で重み付けされた容量値をもつ複数のマイナス側キャパシタと，前記複数のマイナス側キャパシタの第１の電極に接続されたマイナス側出力端子と，マイナス側制御デジタル信号に応じて，前記複数のマイナス側キャパシタのそれぞれの第２の電極を，前記マイナス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のマイナス側スイッチとを有するマイナス側デジタル・アナログ変換器と，
少なくとも同じ重み付けされたプラス側キャパシタとマイナス側キャパシタの間に設けられた複数の短絡スイッチとを有し，
前記プラス側及びマイナス側スイッチは，サンプリング時に，前記プラス側及びマイナス側キャパシタの第２の電極に前記プラス側及びマイナス側入力端子をそれぞれ接続し，
前記複数の短絡スイッチは，前記サンプリング後に，前記プラス側及びマイナス側キャパシタの第２の電極間を短絡することを特徴とするデジタル・アナログ変換器。
【請求項２】
請求項１において，
前記複数の短絡スイッチは，前記複数のプラス側キャパシタと前記複数のマイナス側キャパシタの第１の電極を共通のノードに接続することで短絡することを特徴とするデジタル・アナログ変換器。
【請求項３】
請求項１において，
前記プラス側及びマイナス側デジタル・アナログ変換器は，それぞれ，前記複数のプラス側及びマイナス側キャパシタの容量値のうち最小容量値をもつプラス側及びマイナス側補助キャパシタをさらに有し，
前記プラス側及びマイナス側補助キャパシタの第１の電極は，それぞれ，前記プラス側及びマイナス側出力端子に接続され，
前記複数のプラス側及びマイナス側スイッチは，前記サンプリング時に，前記プラス側及びマイナス側補助キャパシタの第２の電極を，前記プラス側及びマイナス側入力端子にそれぞれ接続し，
前記複数の短絡スイッチは，前記サンプリング後に，前記プラス側及びマイナス側補助キャパシタの第２の電極間をも短絡することを特徴とするデジタル・アナログ変換器。
【請求項４】
請求項１乃至３のいずれかに記載のデジタル・アナログ変換器と，
前記デジタル・アナログ変換器の前記プラス側出力端子とマイナス側出力端子の電圧を比較する比較器と，
前記比較器の比較結果に応じて前記プラス側制御デジタル信号とマイナス側制御デジタル信号を生成する制御回路とを有し，
前記サンプリング後の第１番目の比較時に，前記複数の短絡スイッチは，前記プラス側及びマイナス側キャパシタの第２の電極間を短絡し，
前記第１番目の比較後の第２番目の比較時に，前記複数の短絡スイッチは，前記複数のプラス側及びマイナス側キャパシタのうち最上位ビットに対応するプラス側及びマイナス側キャパシタの第２の電極間をオープンにし，前記プラス側及びマイナス側スイッチは，前記第１番目の比較時の前記比較器の比較結果に応じて，前記最上位ビットに対応するプラス側及びマイナス側キャパシタの第２の電極に，前記プラス側基準電圧端子または前記マイナス側基準電圧端子のいずれかを接続することを特徴とするアナログ・デジタル変換器。
【請求項５】
請求項４において，
前記第２番目の比較後の第Ｋ（Ｋは３以上の整数）番目の比較時に，
前記複数の短絡スイッチは，前記複数のプラス側及びマイナス側キャパシタのうち第Ｋ番目の比較時に判定されるビットに対応するプラス側及びマイナス側キャパシタの第２の電極間をオープンにし，
前記プラス側及びマイナス側スイッチは，前記第Ｋ−１番目の比較時の前記比較器の比較結果に応じて，前記第Ｋ番目の比較時に判定されるビットに対応するプラス側及びマイナス側キャパシタの第２の電極に，前記プラス側基準電圧端子または前記マイナス側基準電圧端子のいずれか接続し，
前記第Ｋ番目の比較動作が繰り返されることを特徴とするアナログ・デジタル変換器。
【請求項６】
差動のプラス側及びマイナス側アナログ入力信号を，Ｎ（Ｎは複数）ビットのデジタル出力信号に変換するアナログ・デジタル変換器であって，
差動アナログ信号を入力するプラス側入力端子とマイナス側入力端子と，
プラス側基準電圧端子とマイナス側基準電圧端子と，
２のべき乗で重み付けされた容量値をもつＮ個のプラス側キャパシタと，前記プラス側キャパシタの第１の電極に接続されたプラス側出力端子と，プラス側制御デジタル信号に応じて，前記プラス側キャパシタのそれぞれの第２の電極を，前記プラス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のプラス側スイッチとを有するプラス側デジタル・アナログ変換器と，
２のべき乗で重み付けされた容量値をもつＮ個のマイナス側キャパシタと，前記マイナス側キャパシタの第１の電極に接続されたマイナス側出力端子と，マイナス側制御デジタル信号に応じて，前記マイナス側キャパシタのそれぞれの第２の電極を，前記マイナス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のマイナス側スイッチとを有するマイナス側デジタル・アナログ変換器と，
少なくとも同じ重み付けされたプラス側キャパシタとマイナス側キャパシタの間に設けられた複数の短絡スイッチと，
前記プラス側出力端子とマイナス側出力端子の電圧を比較する比較器と，
前記比較器の比較結果に応じて前記プラス側制御デジタル信号とマイナス側制御デジタル信号を生成する制御回路とを有し，
サンプリング時に，前記プラス側及びマイナス側スイッチは，前記プラス側及びマイナス側キャパシタの第２の電極に前記プラス側及びマイナス側入力端子を接続し，
前記サンプリング後の第１の比較時に，前記複数の短絡スイッチは，前記プラス側及びマイナス側キャパシタの第２の電極間を短絡することを特徴とするアナログ・デジタル変換器。
【請求項７】
請求項６において，
前記第１番目の比較後の第２番目の比較時に，前記複数の短絡スイッチは，前記複数のプラス側及びマイナス側キャパシタのうち最上位ビットに対応するプラス側及びマイナス側キャパシタの第２の電極間をオープンにし，前記プラス側及びマイナス側スイッチは，前記第１番目の比較時の前記比較器の比較結果に応じて，前記最上位ビットに対応するプラス側及びマイナス側キャパシタの第２の電極に，前記プラス側基準電圧端子または前記マイナス側基準電圧端子のいずれかを接続することを特徴とするアナログ・デジタル変換器。
【請求項８】
請求項７において，
前記第２番目の比較後の第Ｋ（Ｋは３以上の整数）番目の比較時に，
前記複数の短絡スイッチは，前記複数のプラス側及びマイナス側キャパシタのうち第Ｋ番目の比較時に判定されるビットに対応するプラス側及びマイナス側キャパシタの第２の電極間をオープンにし，
前記プラス側及びマイナス側スイッチは，前記第Ｋ−１番目の比較時の前記比較器の比較結果に応じて，前記第Ｋ番目の比較時に判定されるビットに対応するプラス側及びマイナス側キャパシタの第２の電極に，前記プラス側基準電圧端子または前記マイナス側基準電圧端子のいずれか接続し，
前記第Ｋ番目の比較動作が繰り返されることを特徴とするアナログ・デジタル変換器。
【請求項９】
差動アナログ信号を入力するプラス側入力端子とマイナス側入力端子と，
プラス側基準電圧端子とマイナス側基準電圧端子と，
２のべき乗で重み付けされた容量値をもつ複数のプラス側キャパシタと，前記複数のプラス側キャパシタの第１の電極に接続されたプラス側出力端子と，プラス側制御デジタル信号に応じて，前記複数のプラス側キャパシタのそれぞれの第２の電極を，前記プラス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のプラス側スイッチとを有するプラス側デジタル・アナログ変換器と，
２のべき乗で重み付けされた容量値をもつ複数のマイナス側キャパシタと，前記複数のマイナス側キャパシタの第１の電極に接続されたマイナス側出力端子と，マイナス側制御デジタル信号に応じて，前記複数のマイナス側キャパシタのそれぞれの第２の電極を，前記マイナス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のマイナス側スイッチとを有するマイナス側デジタル・アナログ変換器とを有するデジタル・アナログ変換器のデジタル・アナログ変換方法において，
前記プラス側及びマイナス側スイッチは，サンプリング時に，前記プラス側及びマイナス側キャパシタの第２の電極に前記プラス側及びマイナス側入力端子をそれぞれ接続するサンプリング工程と，
前記サンプリング後に，前記プラス側出力端子とマイナス側出力端子をフローティング状態にし，前記プラス側及びマイナス側キャパシタの第２の電極間を短絡する第１の比較動作工程とを有することを特徴とするデジタル・アナログ変換器のデジタル・アナログ変換方法。
【請求項１０】
差動のプラス側及びマイナス側アナログ入力信号を，Ｎ（Ｎは複数）ビットのデジタル出力信号に変換するアナログ・デジタル変換器であって，
差動アナログ信号を入力するプラス側入力端子とマイナス側入力端子と，
プラス側基準電圧端子とマイナス側基準電圧端子と，
２のべき乗で重み付けされた容量値をもつＮ個のプラス側キャパシタと，前記プラス側キャパシタの第１の電極に接続されたプラス側出力端子と，プラス側制御デジタル信号に応じて，前記プラス側キャパシタのそれぞれの第２の電極を，前記プラス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のプラス側スイッチとを有するプラス側デジタル・アナログ変換器と，
２のべき乗で重み付けされた容量値をもつＮ個のマイナス側キャパシタと，前記マイナス側キャパシタの第１の電極に接続されたマイナス側出力端子と，マイナス側制御デジタル信号に応じて，前記マイナス側キャパシタのそれぞれの第２の電極を，前記マイナス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のマイナス側スイッチとを有するマイナス側デジタル・アナログ変換器と，
前記プラス側出力端子とマイナス側出力端子の電圧を比較する比較器と，
前記比較器の比較結果に応じて前記プラス側制御デジタル信号とマイナス側制御デジタル信号を生成する制御回路とを有するアナログ・デジタル変換器のアナログ・デジタル変換方法において，
前記プラス側及びマイナス側スイッチが，前記プラス側及びマイナス側キャパシタの第２の電極に前記プラス側及びマイナス側入力端子を接続するサンプリング工程と，
前記サンプリング後に，前記プラス側及びマイナス側キャパシタの第２の電極間を短絡することを特徴とする第１の比較動作工程とを有するアナログ・デジタル変換器のアナログ・デジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電荷分配型デジタル・アナログ変換器及びそれを有する逐次比較型アナログ・デジタル変換器に関する。
【背景技術】
【０００２】
逐次比較型アナログ・デジタル変換器（以下ＳＡＲ  ＡＤＣ（Successive Approximation Register Analog-to-Digital Converter）は，アナログ入力信号をｎビットのデジタル出力信号に変換する。通信受信装置などのシステムＬＳＩは，差動型のＳＡＲ  ＡＤＣを有し，そのＡＤＣが差動アナログ入力信号の極性と差動電圧とをデジタル出力信号に変換する。そして，内蔵するデジタル処理回路が，デジタル出力信号に対して復調処理や復号化処理などの所望の処理を行う。
【０００３】
上記の逐次比較型アナログ・デジタル変換器（ＳＡＲ  ＡＤＣ）は，差動アナログ入力信号をサンプリングした後，逐次比較結果に応じてサンプリング電圧を順次変化させる電荷再分配型のデジタル・アナログ変換器（電荷再分配型ＤＡＣまたはＣＤＡＣ（Charge Redistribution Digital-to-Analog Converter））と，その差動アナログ出力信号を比較する比較器と，比較器の比較結果に応じてデジタル・アナログ変換器に制御用のデジタル信号を供給する制御回路とを有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１４２８６３号公報
【特許文献２】特表２００６−５０３４９５号公報
【特許文献３】特開２００３−１５２５４１号公報
【特許文献４】特開平６−１６４３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１などに記載されているＳＡＲ  ＡＤＣでは，キャパシタの充放電の動作速度は，ｎビットの場合，サンプリング周波数のｎ倍以上になる。また，充放電電流による消費電力は，高速または高分解能になるほど大きくなり，ＬＳＩ内部のキャパシタが占有する面積が増大する。
【０００６】
さらに，電荷移動に伴い，高速で且つ高精度を要求されるアナログ・デジタル変換器の性能の劣化を招くことになる。
【０００７】
そこで，本発明の目的は，基準電圧からの充放電電流を抑制した電荷再分配型ＤＡＣと，それを有する逐次比較型ＡＤＣを提供することにある。
【課題を解決するための手段】
【０００８】
デジタル・アナログ変換器の側面は，
差動アナログ信号を入力するプラス側入力端子とマイナス側入力端子と，
プラス側基準電圧端子とマイナス側基準電圧端子と，
２のべき乗で重み付けされた容量値をもつ複数のプラス側キャパシタと，前記複数のプラス側キャパシタの第１の電極に接続されたプラス側出力端子と，プラス側制御デジタル信号に応じて，前記複数のプラス側キャパシタのそれぞれの第２の電極を，前記プラス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のプラス側スイッチとを有するプラス側デジタル・アナログ変換器と，
２のべき乗で重み付けされた容量値をもつ複数のマイナス側キャパシタと，前記複数のマイナス側キャパシタの第１の電極に接続されたマイナス側出力端子と，マイナス側制御デジタル信号に応じて，前記複数のマイナス側キャパシタのそれぞれの第２の電極を，前記マイナス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のマイナス側スイッチとを有するマイナス側デジタル・アナログ変換器と，
少なくとも同じ重み付けされたプラス側キャパシタとマイナス側キャパシタの間に設けられた複数の短絡スイッチとを有し，
前記プラス側及びマイナス側スイッチは，サンプリング時に，前記プラス側及びマイナス側キャパシタの第２の電極に前記プラス側及びマイナス側入力端子をそれぞれ接続し，
前記複数の短絡スイッチは，前記サンプリング後に，前記プラス側及びマイナス側キャパシタの第２の電極間を短絡する。
【発明の効果】
【０００９】
上記側面によれば，消費電力を抑制したＤＡＣを提供することができる。また，キャパシタ面積を小さくしたＤＡＣを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態のアナログ・デジタル変換器（ＡＤＣ）を内蔵する半導体装置の構成例を示す図である。
【図２】本実施の形態における差動型の逐次比較ＡＤＣの全体構成図である。
【図３】逐次比較ＡＤＣのアナログ・デジタル変換動作を示す図である。
【図４】逐次比較ＡＤＣのアナログ・デジタル変換動作の一例を示す図である。
【図５】差動型の逐次比較ＡＤＣの比較例が有する差動型のＤＡＣの回路図である。
【図６】差動型の逐次比較ＡＤＣの比較例が有する２ビット差動型のＤＡＣの回路図である。
【図７】図６の動作を示す図である。
【図８】サンプル期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。
【図９】比較動作Comp1期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。
【図１０】比較動作Comp2期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。
【図１１】第１の実施の形態における差動型の逐次比較ＡＤＣが有する差動型のＤＡＣの回路図である。
【図１２】第１の実施の形態における差動型の逐次比較ＡＤＣが有する２ビットの差動型のＤＡＣの回路図である。
【図１３】図１２の動作を示す図である。
【図１４】サンプル期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。
【図１５】比較動作Comp1期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。
【図１６】比較動作Comp2期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。
【図１７】第１の実施の形態における差動型の逐次比較ＡＤＣが有する３ビットの差動型のＤＡＣの回路図である。
【図１８】図１７の動作を示す図である。
【図１９】第２の実施の形態における差動型の逐次比較ＡＤＣが有する差動型のＤＡＣの回路図である。
【図２０】第３の実施の形態における差動型の逐次比較ＡＤＣが有する差動型のＤＡＣの回路図である。
【図２１】本実施の形態と比較例の消費電力を示す図である。
【図２２】本実施の形態と比較例の消費電力を示す図である。
【発明を実施するための形態】
【００１１】
ＳＡＲ  ＡＤＣに内蔵されるＣＤＡＣは，所定の比率で重み付けされた容量値を持つ複数のキャパシタアレイと，キャパシタアレイに共通に接続されたアナログ出力端子と，各キャパシタアレイの出力端子と反対側の電極に設けられ，デジタル入力信号に応答してアナログ入力信号とプラス側基準電圧とマイナス側基準電圧のいずれかに接続するスイッチ群とを有する。さらに，差動型ＳＡＲ  ＡＤＣは，上記のキャパシタアレイとスイッチ群とを有するＣＤＡＣを，プラス側とマイナス側とに有する。そして，ＳＡＲ  ＤＡＣのサンプリング時に，ＣＤＡＣの全キャパシタに差動アナログ入力信号が供給されて入力信号に対応する電荷を蓄積し，その後は，制御回路からの制御用デジタル信号に応じてスイッチ群を制御して共通の出力端子の電圧を変化させ，その共通の出力端子の電圧を比較器により比較する。この比較動作を，最上位ビットから最下位ビットまで繰り返す。
【００１２】
特許文献１などに記載されているＳＡＲ  ＡＤＣでは，比較動作のたびに，ＣＤＡＣのスイッチ群をオン，オフ制御し，対応するキャパシタをプラス側基準電圧とマイナス側基準電圧とで再充放電し，対応するキャパシタに電荷を移動させる。この充放電の動作速度は，ｎビットの場合，サンプリング周波数のｎ倍以上になる。また，ＳＡＲ  ＡＤＣのビット数が増えてその分解能が高くなるほど，キャパシタの重み付けされた容量値（キャパシタンス）が大きくなる。そのため，充放電電流による消費電力は，高速または高分解能になるほど大きくなり，ＬＳＩ内部のキャパシタが占有する面積が増大する。
【００１３】
さらに，電荷移動に伴い，外部の基準電圧源からＳＡＲ  ＤＡＣが内蔵されたＬＳＩのリード端子やボンディングワイヤなどのインダクタンスに高周波の充放電電流が流れることでリンギングノイズが発生し，高速で且つ高精度を要求されるアナログ・デジタル変換器の性能の劣化を招くことになる。
【００１４】
図１は，本実施の形態のアナログ・デジタル変換器（ＡＤＣ）を内蔵する半導体装置の構成例を示す図である。半導体装置１０は，パッケージＰＫＧ内にＬＳＩ１２を収容している。ＬＳＩ内には，差動のアナログ入力信号ＶＩＰ，ＶＩＭを入力しデジタル出力信号Ｄｏｕｔに変換する逐次比較型ＡＤＣ１４と，そのデジタル出力信号Ｄｏｕｔに対して所望の処理を行うデジタル信号処理回路１６とが設けられている。ＡＤＣ１４には，基準電圧としてプラス側基準電圧ＶＲＰとマイナス側基準電圧ＶＲＭとが，外部基準電圧源Ｅｘｔ−ＶＲＰ，Ｅｘｔ−ＶＲＭから，パッケージのリード端子ＬＥＡＤやボンディングワイヤ（図示せず）を介して供給される。
【００１５】
［差動型の逐次比較ＡＤＣの概略］
図２は，本実施の形態における差動型の逐次比較ＡＤＣの全体構成図である。この逐次比較ＡＤＣ（ＳＡＲ  ＡＤＣ）は，差動のプラス側アナログ入力信号ＶＩＰ及びマイナス側アナログ入力信号ＶＩＭを，ｎ（ｎは複数）ビットのデジタル出力信号Ｄｏｕｔに変換する。このデジタル出力信号Ｄｏｕｔには，プラス側とマイナス側アナログ入力信号ＶＩＰ，ＶＩＭのどちらが高い電位か低い電位かの情報である符号ビットと，両信号ＶＩＰ，ＶＩＭの電圧差，つまり振幅の情報である差動ビットとが含まれる。したがって，ＳＡＲ  ＡＤＣの変換スケールは，＋｜ＶＩＰ−ＶＩＭ｜〜−｜ＶＩＰ−ＶＩＭ｜である。
【００１６】
ＳＡＲ  ＡＤＣは，差動アナログ信号を入力するプラス側入力端子ＶＩＰとマイナス側入力端子ＶＩＭと，プラス側基準電圧端子ＶＲＰとマイナス側基準電圧端子ＶＲＭと，プラス側デジタル・アナログ変換器（ＣＤＡＣｐ）２０Ｐと，マイナス側デジタル・アナログ変換器（ＣＤＡＣｍ）２０Ｍと，両ＣＤＡＣ２０Ｐ，２０Ｍのアナログ出力電圧ＶＯＰ，ＶＯＭを比較する比較器ＣＭＰと，比較器の比較結果である比較出力Ｃｏｕｔを入力し，比較結果を蓄積してデジタル出力信号Doutを生成するとともに，比較結果に応じてプラス側制御デジタル信号SWcntpとマイナス側制御デジタル信号SWcntmとを生成する制御回路CONTとを有する。比較器COMPと制御回路CONTは，同期クロックCLKに同期してｎビットの比較動作を繰り返す。
【００１７】
図３は，逐次比較ＡＤＣのアナログ・デジタル変換動作を示す図である。横軸の時間軸に対して，ＡＤ変換の開始時tstrのサンプル動作からｎビット目の比較動作終了までが，ＡＤ変換周期Ｔａｄである。
【００１８】
図４は，逐次比較ＡＤＣのアナログ・デジタル変換動作の一例を示す図である。この例では，差動のアナログ入力信号ＶＩＰ，ＶＩＭは，図中に示される電位であり，プラス側基準電圧ＶＲＰ＝１Ｖとマイナス側基準電圧ＶＲＭ＝０Ｖとの間の電位であり，基準電圧ＶＲＰ，ＶＲＭの中間電位である同相電圧ＶＣＭ＝０．５Ｖに対して，±Ｖｉ／２（Ｖｉは差動信号の振幅，電位差）異なる電位を有する。また，両基準電圧ＶＲＰ，ＶＲＭの差電圧ＶｒはＶｒ＝１Ｖになり，したがって，同相電圧ＶＣＭとは±Ｖｒ／２異なる。すなわち，
ＶＩＰ＝ＶＣＭ＋Ｖｉ／２
ＶＩＭ＝ＶＣＭ−Ｖｉ／２
ＶＲＰ＝ＶＣＭ＋Ｖｒ／２
ＶＲＭ＝ＶＣＭ−Ｖｒ／２
になる。以下，図３，図４を参照して，アナログ・デジタル変換動作の概略を説明する。
【００１９】
まず，時間tstr〜t0で，プラス側ＣＤＡＣｐがプラス側アナログ入力信号ＶＩＰの電圧情報をサンプリングし，マイナス側ＣＤＡＣｍがマイナス側アナログ入力信号ＶＩＭの電圧情報をサンプリングする。このサンプリング動作により，ＣＤＡＣｐ，ＣＤＡＣｍ内のキャパシタアレイには，アナログ入力信号ＶＩＰ，ＶＩＭに応じた電荷が蓄積される。具体的には，ＣＤＡＣｐ内のキャパシタは，ＶＩＰ−ＶＣＭ＝＋Ｖｉ／２に応じた電荷を蓄積し，ＣＤＡＣｍ内のキャパシタは，ＶＩＭ−ＶＣＭ＝−Ｖｉ／２に応じた電荷を蓄積する。このサンプル期間でのアナログ出力ＶＯＰ，ＶＯＭは，共に同相電圧ＶＣＭである。
【００２０】
次に，時間t0〜t1の第１ビットの比較動作Comp1では，制御回路ＣＯＮＴは，所定の制御デジタル信号SWcntp，SWcntmを生成し，ＣＤＡＣｐ，ＣＤＡＣｍは，アナログ入力信号ＶＩＰ，ＶＩＭに応じたアナログ出力信号ＶＯＰ，ＶＯＭをそれぞれ出力する。図４の例では，
ＶＯＰ＝ＶＣＭ−Ｖｉ／２                              （１）
ＶＯＭ＝ＶＣＭ＋Ｖｉ／２                              （２）
が出力されている。ここで，ＶＩＰ−ＶＩＭ＝Ｖｉであり，ＶＩＰ＞ＶＩＭならＶｉ＞０，ＶＩＰ＜ＶＩＭならＶｉ＜０になる。このアナログ出力信号ＶＯＰ，ＶＯＭが，比較器ＣＭＰにより比較され，比較結果が比較出力Ｃｏｕｔとして出力される。制御回路ＣＯＮＴは，この比較出力Ｃｏｕｔに基づいて，差動のアナログ入力信号ＶＩＰ，ＶＩＭのいずれの電位が高いか低いかを示す符号ビットを，デジタル出力信号Ｄｏｕｔの第１ビットとして記憶する。図４の例では，ＶＩＰ＞ＶＩＭ，Ｖｉ＞０であったため，ＶＯＰ＜ＶＯＭとなり，比較結果ＣｏｕｔはＬレベルになる。制御回路ＣＯＮＴは，この比較結果Ｃｏｕｔ＝Ｌ（または０）を反転して，第１ビットをＨレベル（または１）で記憶する。ＶＩＰ＜ＶＩＭならＶＯＰ＞ＶＯＭとなりＣｏｕｔ＝Ｈ（または１）になる。なお，図２のコンパレータの構成上の理由から比較結果Ｃｏｕｔと変換ビットの論理が逆転しているだけであり，構成が異なれば反転する必要はない。
【００２１】
時間t1〜t2の第２ビットの比較動作Comp2では，制御回路ＣＯＮＴは，第１ビットの比較出力Ｃｏｕｔに応じて制御デジタル信号SWcntp，SWcntmを生成する。図４の例では，第１ビットの比較出力Ｃｏｕｔ＝Ｌ（または０）だったため，制御デジタル信号に基づいて，ＣＤＡＣｐはアナログ出力信号ＶＯＰをＶｒ／４だけ上昇させ，ＣＤＡＣｍはアナログ出力信号ＶＯＭをＶｒ／４だけ低下させる。その結果，
ＶＯＰ＝ＶＣＭ−Ｖｉ／２＋Ｖｒ／４                      （３）
ＶＯＭ＝ＶＣＭ＋Ｖｉ／２−Ｖｒ／４                      （４）
が出力される。比較器ＣＭＰはこのアナログ出力信号ＶＯＰ，ＶＯＭを比較し，制御回路ＣＯＮＴは比較出力Ｃｏｕｔに基づいて第２ビットを記憶する。図４の例では，アナログ入力信号の差動電圧（電圧差）がＶＩＰ−ＶＩＭ＝Ｖｉ＞Ｖｒ／２であるので，アナログ出力信号ＶＯＰ，ＶＯＭを±Ｖｒ／４しても，ＶＯＰ＜ＶＯＭである。よって，差動電圧の最上位ビットに対応する第２ビットの比較結果ＣｏｕｔはＬレベル（または０）になる。制御回路ＣＯＮＴは，この比較結果Ｃｏｕｔ＝Ｌに基づいて，第２ビットをＨレベル（または１）で記憶する。
【００２２】
時間t2〜t3の第３ビットの比較動作Comp3では，制御回路ＣＯＮＴは，第２ビットの比較出力Ｃｏｕｔに応じて制御デジタル信号SWcntp，SWcntmを生成する。図４の例では，第２ビットの比較出力Ｃｏｕｔ＝Ｌ（または０）だったため，制御デジタル信号に基づいて，ＣＤＡＣｐはアナログ出力信号ＶＯＰをＶｒ／８だけ上昇させ，ＣＤＡＣｍはアナログ出力信号ＶＯＭをＶｒ／８だけ低下させる。その結果，
ＶＯＰ＝ＶＣＭ−Ｖｉ／２＋Ｖｒ／４＋Ｖｒ／８              （５）
ＶＯＭ＝ＶＣＭ＋Ｖｉ／２−Ｖｒ／４−Ｖｒ／８              （６）
が出力される。比較器ＣＭＰはこのアナログ出力信号ＶＯＰ，ＶＯＭを比較し，制御回路ＣＯＮＴは比較出力Ｃｏｕｔに基づいて第３ビットを記憶する。図４の例では，アナログ入力信号の差動電圧（電圧差）がＶｒ／２＜ＶＩＰ−ＶＩＭ＝Ｖｉ＜３Ｖｒ／４であるので，アナログ出力信号ＶＯＰ，ＶＯＭを±Ｖｒ／８すると，ＶＯＰ＞ＶＯＭと逆転する。よって，差動電圧の最上位ビットに対応する第３ビットの比較結果ＣｏｕｔはＨレベル（または１）になる。制御回路ＣＯＮＴは，この比較結果Ｃｏｕｔ＝Ｈに基づいて，第３ビットをＬレベル（または０）で記憶する。
【００２３】
図示はされていないが，第３ビットの比較結果がＨレベルになったため，第４ビットの比較動作では，制御デジタル信号により次のアナログ出力信号ＶＯＰ，ＶＯＭが生成され，比較器により比較される。
ＶＯＰ＝ＶＣＭ−Ｖｉ／２＋Ｖｒ／４＋Ｖｒ／８−Ｖｒ／１６
ＶＯＭ＝ＶＣＭ＋Ｖｉ／２−Ｖｒ／４−Ｖｒ／８＋Ｖｒ／１６
つまり，ＶＯＰはＶｒ／１６低下させ，ＶＯＭはＶｒ／１６上昇させる。
【００２４】
以上の比較動作を繰り返し，最下位ビットに対する第ｎビット目の比較動作ＣｏｍｐＮが終了する時間ｔｎで，ＳＡＲ  ＡＤＣのＡＤ変換動作が完了する。
【００２５】
上記の通り，ＳＡＲ  ＡＤＣでは，第１ビットの比較動作で式（１）（２）のアナログ出力信号ＶＯＰ，ＶＯＭを生成して，差動アナログ入力信号ＶＩＰ，ＶＩＭの上下関係を符号ビットとして検出する。さらに，ＳＡＲ  ＡＤＣは，その後，比較結果Coutに応じて制御デジタル信号SWcntp，SWcntmを生成し，式（３）（４），式（５）（６）のように，アナログ出力信号ＶＯＰ，ＶＯＭの電圧差をＶｒ／２，Ｖｒ／４，，，，と，Ｖｒ／２k-1（第ｋビット）ずつ小さくし，それらＶＯＰ，ＶＯＭの大小関係を比較器ＣＭＰで検出する。そして，第ｋビット目の比較動作では，図４の比較動作Comp2のように比較動作Comp1の比較結果がCout=Lなら，アナログ出力信号ＶＯＰ，ＶＯＭを同じ方向に±Ｖｒ／２k-1変化させ，図４の比較Comp3のように比較Comp2の比較結果がCout＝Hなら，アナログ出力信号ＶＯＰ，ＶＯＭを逆の方向に±Ｖｒ／２k-1変化させる。これにより，ＳＡＲ  ＡＤＣは，最上位ビットから最下位ビットまでを，逐次的に比較して検出する。
【００２６】
本実施の形態では，差動型の逐次比較ＡＤＣの差動型のＣＤＡＣ，つまりプラス側ＣＤＡＣｐとマイナス側ＣＤＡＣｍ，の改良例であり，それに伴って制御デジタル信号も改良される。
【００２７】
以下，差動型の逐次比較ＡＤＣの構成と動作について，比較例と本実施の形態例について説明する。比較例のＳＡＲ  ＡＤＣは，例えば，特許文献１に記載されたものに類似している。
【００２８】
［差動型の逐次比較ＡＤＣの比較例］
図５は，差動型の逐次比較ＡＤＣの比較例が有する差動型のＤＡＣの回路図である。この差動型のＤＡＣは，プラス側ＣＤＡＣｐとマイナス側ＣＤＡＣｍとを有する全差動型ｎビットＣＤＡＣである。
【００２９】
プラス側のＣＤＡＣｐは，２のべき乗で重み付けされた容量値Ｃ，２Ｃ，４Ｃ〜２n-1Ｃ（容量値Ｃは最小単位の容量値を意味する。）をもつＮ個のプラス側キャパシタＣ１〜Ｃｎと，プラス側キャパシタＣ１〜Ｃｎの第１の電極に接続されたプラス側アナログ出力端子ＶＯＰと，プラス側キャパシタＣ１〜Ｃｎのそれぞれの第２の電極を，プラス側アナログ入力端子ＶＩＰとプラス側基準電圧端子ＶＲＰとマイナス側基準電圧端子ＶＲＭのいずれかに接続する複数のプラス側スイッチφｓ，φｒ０，φｒ１，φｒ１ｂ〜φｒｎ，φｒｎｂとを有する。これらのプラス側スイッチは，プラス側制御デジタル信号φｓ，φｒ０，φｒ１，φｒ１ｂ〜φｒｎ，φｒｎｂに応じて導通（オン），非導通（オフ）制御される。さらに，プラス側のＣＤＡＣｐは，サンプル時のオンになるスイッチφｓを有する。簡単のために，スイッチの引用番号とそれを制御する制御デジタル信号の引用番号とを同じにしている。また，以下，φ＝Ｈ（または１）であればスイッチφはオン，φ＝Ｌ（または０）であればスイッチφはオフとする。なお，比較例では，最上位のスイッチφｒｎ，φｒｎｂと基準電圧ＶＲＰ，ＶＲＭとの接続関係は，それ以外の下位のスイッチφｒ１，φｒ１ｂ〜φｒｎ-１，φｒｎ-1ｂと基準電圧ＶＲＰ，ＶＲＭとの接続関係と逆になっている。
【００３０】
プラス側のＣＤＡＣｐは，さらに，最小容量値Ｃをもつプラス側補助キャパシタＣ０を有する。この補助キャパシタＣ０を設けることで，変換誤差をなくしている。このように，比較例のｎビットＣＤＡＣの場合，補助キャパシタを加えると，ｎ＋１個のキャパシタがプラス側とマイナス側にそれぞれ設けられる。
【００３１】
マイナス側のＣＤＡＣｍも，プラス側ＣＤＡＣｐと同様の構成であり，２のべき乗で重み付けされた容量値をもつＮ個のマイナス側キャパシタＣ１〜Ｃｎと，マイナス側キャパシタの第１の電極に接続されたマイナス側出力端子ＶＯＭと，マイナス側制御デジタル信号φｓ，φｒ０，φｒ１，φｒ１ｂ〜φｒｎ，φｒｎｂに応じて，マイナス側キャパシタのそれぞれの第２の電極を，マイナス側入力端子ＶＩＭとプラス側基準電圧端子ＶＲＰとマイナス側基準電圧端子ＶＲＭのいずれかに接続する複数のマイナス側スイッチφｓ，φｒ０，φｒ１，φｒ１ｂ〜φｒｎ，φｒｎｂとを有する。さらに，マイナス側補助キャパシタＣ０と，サンプル時にオンするスイッチφｓとを有する。
【００３２】
このように，マイナス側のＣＤＡＣｍは，プラス側のＣＤＡＣｐに対して，プラス側アナログ入力端子ＶＩＰの代わりにマイナス側アナログ出力端子ＶＩＭが，プラス側アナログ出力端子ＶＯＰの代わりにマイナス側アナログ出力端子ＶＯＭが，それぞれ使用される。また，マイナス側のＣＤＡＣｍにおいて，基準電圧端子ＶＲＰ，ＶＲＭの接続関係がプラス側ＣＤＡＣｐとは逆になっている。同じ引用番号のプラス側制御デジタル信号とマイナス側制御デジタル信号は同じ信号になる。
【００３３】
差動型の逐次比較ＡＤＣの比較例は，全体構成は図２と同じであるが，ＣＤＡＣｐ，ＣＤＡＣｍとして，図５に示した全差動型ＣＤＡＣを有する。
【００３４】
図６は，差動型の逐次比較ＡＤＣの比較例が有する２ビット差動型のＤＡＣの回路図である。そして，図７は，図６の動作を示す図である。図６の差動型のＤＡＣは２ビットであるので，プラス側及びマイナス側キャパシタは，補助キャパシタＣ０と２個のキャパシタＣ１，Ｃ２からなる。説明を簡単にするために，全差動型２ビットＣＤＡＣの動作を以下に説明する。
【００３５】
前提として，差動アナログ入力電圧ＶＩＰ，ＶＩＭは，以下のとおりである。
ＶＩＰ＝ＶＣＭ＋Ｖｉ／２                （７）
ＶＩＭ＝ＶＣＭ−Ｖｉ／２                （８）
ここで，ＶＣＭは同相電圧，Ｖｉは差動電圧である。
【００３６】
また，プラス側とマイナス側基準電圧ＶＲＰ，ＶＲＭは，以下のとおりである。
ＶＲＰ＝ＶＣＭ＋Ｖｒ／２                （９）
ＶＲＭ＝ＶＣＭ−Ｖｒ／２                （１０）
ここで，Ｖｒは基準電圧ＶＲＰ，ＶＲＭの差動電圧である。
【００３７】
さらに，以下，制御デジタル信号φ＝１でそのスイッチはオン，φ＝０でオフになるものとする。
【００３８】
［Sample期間］
時間tstr〜t0のサンプル期間では，図７に示されるとおり，マイナス側とプラス側の制御デジタル信号φｓ，φｒ０，φｒ１，φｒ１ｂ，φｒ2，φｒ2ｂが
φｓ，φｒ０，φｒ１，φｒ１ｂ，φｒ2，φｒ2ｂ＝１，０，０，０，０，０
になり，図６に示されるとおり，スイッチφｓのみがオン，それ以外のスイッチがオフになる。その結果，キャパシタ群の第１の電極接続される共通のノードであるプラス側アナログ出力端子ＶＯＰ，プラス側アナログ出力端子ＶＯＭは共に，同相電圧端子ＶＣＭに接続され（ＶＯＰ，ＶＯＭ＝ＶＣＭ），キャパシタ群の第２の電極にはプラス側アナログ入力端子ＶＩＰ，マイナス側アナログ入力端子ＶＩＭがそれぞれ接続される。
【００３９】
図８は，サンプル期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。図８に示されるとおり，プラス側キャパシタＣ０，Ｃ１，Ｃ２にはＶＩＰ−ＶＣＭが印加され，サンプル期間終了時ｔ０において各プラス側キャパシタに蓄積される電荷Ｑｐ０（ｔ０），Ｑｐ１（ｔ０），Ｑｐ２（ｔ０）は，以下の通りである。
Ｑｐ２（ｔ０）＝２Ｃ（ＶＩＰ−ＶＣＭ）      （１１）
Ｑｐ１（ｔ０）＝Ｃ（ＶＩＰ−ＶＣＭ）        （１２）
Ｑｐ０（ｔ０）＝Ｃ（ＶＩＰ−ＶＣＭ）        （１３）
同様に，マイナス側キャパシタＣ０，Ｃ１，Ｃ２にはＶＩＭ−ＶＣＭが印加され，サンプル期間終了時ｔ０において各マイナス側キャパシタに蓄積される電荷Ｑｍ０（ｔ０），Ｑｍ１（ｔ０），Ｑｍ２（ｔ０）は，以下の通りである。
Ｑｍ２（ｔ０）＝２Ｃ（ＶＩＭ−ＶＣＭ）      （１４）
Ｑｍ１（ｔ０）＝Ｃ（ＶＩＭ−ＶＣＭ）        （１５）
Ｑｍ０（ｔ０）＝Ｃ（ＶＩＭ−ＶＣＭ）        （１６）
次に，その後の比較動作Comp1，Comp2では，制御デジタル信号φｓ＝０になり，スイッチφｓはオフになり，アナログ出力端子ＶＯＰ，ＶＯＭは共にフローティング状態（高インピーダンス状態）になり，キャパシタ群の第１の電極の電荷は保存される。一方，制御デジタル信号φｒ０＝１になり，プラス側補助キャパシタＣ０にはマイナス側基準電圧ＶＲＭが，マイナス側補助キャパシタＣ０にはプラス側基準電圧ＶＲＰがそれぞれ接続されたままになる。
【００４０】
［比較動作Comp1］
図９は，比較動作Comp1期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。図７，図９に示されるとおり，時間t0〜t1の第１ビットの比較動作Comp1では，プラス側制御デジタル信号φｓ，φｒ０，φｒ１，φｒ１ｂ，φｒ2，φｒ2ｂが０，１，１，０，１，０になり，対応するスイッチがオンまたはオフになり，図９に示されるとおり，プラス側キャパシタＣ０，Ｃ１の第２電極はマイナス側基準電圧ＶＲＭに，キャパシタＣ２の第２電極はプラス側基準電圧ＶＲＰに接続される。つまりＣ０＋Ｃ１の容量値２Ｃに対してＶＲＭが，Ｃ２の容量値２Ｃに対してＶＲＰがそれぞれ接続される。
【００４１】
逆に，マイナス側制御デジタル信号φｓ，φｒ０，φｒ１，φｒ１ｂ，φｒ2，φｒ2ｂも０，１，１，０，１，０になり，対応するスイッチがオンまたはオフになり，図９に示されるとおり，マイナス側キャパシタＣ０，Ｃ１の第２電極はプラス側基準電圧ＶＲＰに，キャパシタＣ２の第２電極はマイナス側基準電圧ＶＲＭに接続される。つまりＣ０＋Ｃ１の容量値２Ｃに対してＶＲＰが，Ｃ２の容量値２Ｃに対してＶＲＭがそれぞれ接続される。
【００４２】
その結果，第１ビットの比較動作終了時ｔ１において各プラス側キャパシタに蓄積される電荷Ｑｐ０（ｔ１），Ｑｐ１（ｔ１），Ｑｐ２（ｔ１）は，以下の通りである。
Ｑｐ２（ｔ１）＝２Ｃ（ＶＲＰ−ＶＯＰ（ｔ１））      （１７）
Ｑｐ１（ｔ１）＝Ｃ（ＶＲＭ−ＶＯＰ（ｔ１））        （１８）
Ｑｐ０（ｔ１）＝Ｃ（ＶＲＭ−ＶＯＰ（ｔ１））        （１９）
同様に，マイナス側キャパシタＣ０，Ｃ１，Ｃ２にはＶＩＭ−ＶＣＭが印加され，サンプル期間終了時ｔ０において各マイナス側キャパシタに蓄積される電荷Ｑｍ０（ｔ０），Ｑｍ１（ｔ０），Ｑｍ２（ｔ１）は，以下の通りである。
Ｑｍ２（ｔ１）＝２Ｃ（ＶＲＭ−ＶＯＭ（ｔ１））      （２０）
Ｑｍ１（ｔ１）＝Ｃ（ＶＲＰ−ＶＯＭ（ｔ１））        （２１）
Ｑｍ０（ｔ１）＝Ｃ（ＶＲＰ−ＶＯＭ（ｔ１））        （２２）
そこで，比較動作Comp1終了時のプラス側アナログ出力ＶＯＰ（ｔ１）は，フローティング状態の出力端子ＶＯＰにおける電荷量は保存されるという電荷保存の法則により，
式（１１）（１２）（１３）の合計電荷量＝式（１７）（１８）（１９）の合計電荷量
Ｑｐ２（ｔ０）＋Ｑｐ１（ｔ０）＋Ｑｐ０（ｔ０）＝Ｑｐ２（ｔ１）＋Ｑｐ１（ｔ１）＋Ｑｐ０（ｔ１）
が成り立ち，それを解くと，
ＶＯＰ（ｔ１）＝ＶＣＭ−Ｖｉ／２                （２３）
になる。同様に，マイナス側アナログ出力ＶＯＭ（ｔ１）は，
式（１４）（１５）（１６）の合計電荷量＝式（２０）（２１）（２２）の合計電荷量
Ｑｍ２（ｔ０）＋Ｑｍ１（ｔ０）＋Ｑｍ０（ｔ０）＝Ｑｍ２（ｔ１）＋Ｑｍ１（ｔ１）＋Ｑｍ０（ｔ１）
が成り立ち，それを解くと，
ＶＯＭ（ｔ１）＝ＶＣＭ＋Ｖｉ／２                （２４）
になる。
【００４３】
上記の式（２３）（２４）は，図４で説明した式（１）（２）と同じである。そして，この時間t1での比較器ＣＭＰの比較結果Ｃｏｕｔが，制御回路ＣＯＮＴに入力され，その反転信号が第１ビットとして記憶される。前述のとおり，第１ビットは符号ビットである。
【００４４】
図９に示すとおり，比較動作Comp1では，プラス側基準電圧端子ＶＲＰに電荷移動による電流irpが発生し，マイナス側基準電圧端子ＶＲＭに電荷移動による電流irmが発生する。この電流irp,irmが消費電流の増大を招き，外部電源との接続ラインでのリンギングノイズを発生させる。
【００４５】
そこで，サンプル終了時t0から比較動作終了時t1までに上記の電流irp,irmによる充放電で消費する電力を以下のとおり求める。すなわち，以下の式において，各基準電圧ＶＲＰ，ＶＲＭでの消費電力Ｐｖｒｐ１，Ｐｖｒｍ１は，基準電圧VRP,VRMと充放電電流irp,irmとのそれぞれの積であり，充放電電流irp,irmは，時間t0〜t1の間に変化するので，それらを時間t0〜t1で積分する。さらに，電流irp,irmは，それぞれ電荷の単位時間当たりの変化dQ/dtに置き換えることができる。さらに，時間t0〜t1におけるdQ/dtの積分値は，時間t1での電荷量から時間t0での電荷量を減算したものに等しい。
【００４６】
【数１】
2010252247.tif 000003
【００４７】
上記の式（２５）が，合計の充放電電力になる。
【００４８】
［比較動作Comp2］
次に，第２ビットの比較動作が行われる。
【００４９】
第２ビットの比較動作では，第１ビットの比較Comp1の結果に応じて生成される制御デジタル信号により，最上位のキャパシタＣｎとそれより１つ下位のキャパシタＣｎ−１との第２電極が，基準電圧ＶＲＰかＶＲＭのいずれかに接続される。それらより下位のキャパシタＣ０〜Ｃｎ−２の第２電極は変更されない。その結果，アナログ出力電圧ＶＯＰ，ＶＯＭは， 
ＶＯＰ＝ＶＣＭ−Ｖｉ／２＋Ｖｒ／４                      （３）
ＶＯＭ＝ＶＣＭ＋Ｖｉ／２−Ｖｒ／４                      （４）
または，
ＶＯＰ＝ＶＣＭ−Ｖｉ／２−Ｖｒ／４                      （２６）
ＶＯＭ＝ＶＣＭ＋Ｖｉ／２＋Ｖｒ／４                      （２７）
にされる。上記式（３）（４）は図４と同じである。
【００５０】
図１０は，比較動作Comp2期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。図７において，比較動作Comp2では，φｒ１，φｒ２は逆相関係に，φｒ１ｂ，φｒ２ｂも逆相関係になる。無論，φｒ１，φｒ１ｂも逆相関係に，φｒ２，φｒ２ｂも逆相関係になる。
【００５１】
図６の２ビットのＣＤＡＣでは，最上位キャパシタがＣ２，その１つ下位のキャパシタがＣ１である。そして，プラス側ＣＤＡＣｐでは，キャパシタＣ１をＶＲＰに接続し，キャパシタＣ２を比較動作Comp1の結果に応じてＶＲＰかＶＲＭのいずれかに接続する。
【００５２】
比較動作Comp1において，ＶＯＰ（ｔ１）＜ＶＯＭ（ｔ１）の場合は，プラス側及びマイナス側共に，
φｒ０，φｒ１，φｒ１ｂ，φｒ２，φｒ２ｂ＝１，０，１，１，０にして，
プラス側キャパシタＣ２，Ｃ１をＶＲＰに，マイナス側キャパシタＣ２，Ｃ１をＶＲＭに接続する。その結果，各キャパシタの電荷量は，図１０に示されたとおりになる。
【００５３】
そこで，アナログ出力端子ＶＯＰ，ＶＯＭの電荷保存の法則から，時間t1とt2aとで電荷総量が等しいので，
Ｑｐ２（ｔ１）＋Ｑｐ１（ｔ１）＋Ｑｐ０（ｔ１）＝Ｑｐ２（ｔ２ａ）＋Ｑｐ１（ｔ２ａ）＋Ｑｐ０（ｔ２ａ）
となり，これを解くと，
ＶＯＰ（ｔ２ａ）＝ＶＣＭ−Ｖｉ／２＋Ｖｒ／４        （２８Ａ）
ＶＯＭ（ｔ２ａ）＝ＶＣＭ＋Ｖｉ／２−Ｖｒ／４        （２９Ａ）
が得られる。これは，上記（３）（４）と同じである。
【００５４】
一方，ＶＯＰ（ｔ１）＞＝ＶＯＭ（ｔ１）の場合は，プラス側及びマイナス側共に，
φｒ０，φｒ１，φｒ１ｂ，φｒ２，φｒ２ｂ＝１，０，１，０，１にして，
プラス側キャパシタＣ２をＶＲＭに，Ｃ１をＶＲＰに接続し，マイナス側キャパシタＣ２をＶＲＰに，Ｃ１をＶＲＭに接続する。その結果，各キャパシタの電荷量は，図１０に示されたとおりになる。
【００５５】
そこで，アナログ出力端子ＶＯＰ，ＶＯＭの電荷保存の法則から，時間t1とt2bとで電荷総量が等しいので，
Ｑｐ２（ｔ１）＋Ｑｐ１（ｔ１）＋Ｑｐ０（ｔ１）＝Ｑｐ２（ｔ２ｂ）＋Ｑｐ１（ｔ２ｂ）＋Ｑｐ０（ｔ２ｂ）
となり，これを解くと，
ＶＯＰ（ｔ２ｂ）＝ＶＣＭ−Ｖｉ／２−Ｖｒ／４        （２８Ｂ）
ＶＯＭ（ｔ２ｂ）＝ＶＣＭ＋Ｖｉ／２＋Ｖｒ／４        （２９Ｂ）
が得られる。これは，Ｖｒ／４の符号が上記（２８Ａ）（２９Ａ）と逆になっているだけである。
【００５６】
つまり，キャパシタＣ１に対するスイッチφｒ１，φｒ１ｂは時間t1からt2で逆になり，キャパシタＣ２に対するスイッチφｒ２，φｒ２ｂが，比較comp1の結果に応じて時間t1からt2でＶＲＰのままか，ＶＲＭに切り替わるかになる。
【００５７】
図６の例では，第３ビットの比較Comp3は存在しないが，図５の例では，第３ビットの比較動作では，次に下位のキャパシタ対Ｃｎ−２ ，Ｃｎ−３について，上記と同様に基準電圧ＶＲＰ，ＶＲＭへの切り替えが行われ，それ以外のキャパシタの基準電圧への接続関係は維持される。
【００５８】
さて，第２ビットの比較Comp2での時間t1からt2における充放電電力は，
ＶＯＰ（ｔ１）＜ＶＯＭ（ｔ１）の場合では，前述と同様に以下のとおりになる。
【００５９】
【数２】
2010252247.tif 000004
【００６０】
同様に，ＶＯＰ（ｔ１）＞＝ＶＯＭ（ｔ１）の場合では，以下のとおりになる。
【００６１】
【数３】
2010252247.tif 000005
【００６２】
式（３０），（３１）を比較すると理解できるように，ＶＯＰ（ｔ１）＞＝ＶＯＭ（ｔ１）の場合のほうが，キャパシタＣ２における充放電電流の分だけ大きくなっている。このように，１対のキャパシタＣ２，Ｃ１に対して基準電圧ＶＲＰ，ＶＲＭへの接続状態を切り替えるので，それによる充放電電力が大きくなる。
【００６３】
［第１の実施の形態における差動型の逐次比較ＡＤＣ］
本実施の形態における逐次比較ＡＤＣでは，第１ビットの比較動作Comp1でキャパシタ群の第２電極を基準電圧ＶＲＰ，ＶＲＭに接続しないことでその時の充放電電力をゼロにし，さらに，第２ビット以降の比較動作における充放電電力を前述の比較例より低下させることができる。さらに，キャパシタの数を減らして最大おもみ付け容量値のキャパシタの容量値を比較例の１／２にすることができる。
【００６４】
図１１は，第１の実施の形態における差動型の逐次比較ＡＤＣが有する差動型のＤＡＣの回路図である。この差動型のＤＡＣは，プラス側ＣＤＡＣｐとマイナス側ＣＤＡＣｍとを有する全差動型ｎビットＣＤＡＣである。
【００６５】
図５の比較例と同様に，プラス側のＣＤＡＣｐは，２のべき乗で重み付けされた容量値Ｃ，２Ｃ，４Ｃ〜２n-2ＣをもつＮ−１個のプラス側キャパシタＣ１〜Ｃｋと（ｋ＝ｎ−１），プラス側キャパシタＣ１〜Ｃｋの第１の電極に接続されたプラス側アナログ出力端子ＶＯＰと，プラス側キャパシタＣ１〜Ｃｋのそれぞれの第２の電極を，プラス側アナログ入力端子ＶＩＰとプラス側基準電圧端子ＶＲＰとマイナス側基準電圧端子ＶＲＭのいずれかに接続する複数のプラス側スイッチφｓ，φｒ１，φｒ１ｂ〜φｒk，φｒkｂとを有する。これらのプラス側スイッチは，プラス側制御デジタル信号φｓ，φｒ１，φｒ１ｂ〜φｒk，φｒkｂに応じて導通（オン），非導通（オフ）制御される。さらに，プラス側のＣＤＡＣｐは，サンプル時のオンになるスイッチφｓを有する。簡単のために，スイッチの引用番号とそれを制御する制御デジタル信号の引用番号を同じにしている。また，キャパシタＣ１〜Ｃｋを基準電圧ＶＲＰ，ＶＲＭに接続するスイッチ対φｒｍ，φｒｍｂ（１≦ｍ≦ｋ）と基準電圧ＶＲＰ，ＶＲＭとの接続関係は，全て同じである。
【００６６】
プラス側のＣＤＡＣｐは，さらに，最小容量値Ｃをもつプラス側補助キャパシタＣ０を有する。この補助キャパシタＣ０を設けることで，変換誤差をなくしている。よって，この程度の誤差を許容できる場合は，補助キャパシタＣ０を設ける必要はない。
【００６７】
マイナス側のＣＤＡＣｍも，プラス側ＣＤＡＣｐと同様の構成であり，２のべき乗で重み付けされた容量値をもつＮ個のマイナス側キャパシタＣ１〜Ｃｋ（ｋ＝ｎ−１）と，マイナス側キャパシタの第１の電極に接続されたマイナス側出力端子ＶＯＭと，マイナス側制御デジタル信号φｓ，φｒ１，φｒ１ｂ〜φｒk，φｒkｂに応じて，マイナス側キャパシタのそれぞれの第２の電極を，マイナス側入力端子ＶＩＭとプラス側基準電圧端子ＶＲＰとマイナス側基準電圧端子ＶＲＭのいずれかに接続する複数のマイナス側スイッチφｓ，φｒ１，φｒ１ｂ〜φｒk，φｒkｂとを有する。さらに，マイナス側補助キャパシタＣ０と，サンプル時にオンするスイッチφｓとを有する。この補助キャパシタＣ０も誤差を許容する場合は省略することができる。
【００６８】
そして，本実施の形態では，少なくとも同じ重み付けされたプラス側キャパシタとマイナス側キャパシタの第２電極間に複数の短絡スイッチＳＷ０〜ＳＷｋを有し，これらの短絡スイッチは，制御回路ＣＯＮＴが生成する制御デジタル信号φｃ０〜φｃｋによりオン，オフが制御される。
【００６９】
本実施の形態の差動型の逐次比較ＡＤＣは，全体構成は図２と同じであるが，ＣＤＡＣｐ，ＣＤＡＣｍとして，図１１に示した全差動型ＣＤＡＣを有する。
【００７０】
このように，本実施の形態のｎビットＣＤＡＣの場合，プラス側ＣＤＡＣｐとマイナス側ＣＤＡＣｍとは，それぞれ，補助キャパシタＣ０を加えると，ｎ個のキャパシタが設けられる。つまり，図５の比較例と比較すると，本実施の形態では，プラス側のＣＤＡＣｐとマイナス側のＣＤＡＣｍは，図５の比較例における最も容量値が大きい最上位ビットのキャパシタＣｎ＝２n-1Ｃが不要になっている。その分，ＣＤＡＣｐの集積回路内の面積が小さくなる。つまり，本実施の形態でのキャパシタ群だけのサイズは，比較例の半分になる。
【００７１】
本実施の形態の全差動型のＣＤＡＣでは，プラス側及びマイナス側スイッチφｓは，サンプリング時に，前記プラス側及びマイナス側キャパシタの第２の電極にプラス側入力端子ＶＩＰ及びマイナス側入力端子ＶＩＭをそれぞれ接続して，キャパシタ群に差動のアナログ入力電圧ＶＩＰ，ＶＩＭに応じた電荷を蓄積する。このとき短絡スイッチは全てオフである。
【００７２】
さらに，サンプリング後の第１ビットの比較動作時に，複数の短絡スイッチＳＷ０〜ＳＷｋは，少なくとも同じ重み付けされた容量値を持つプラス側及びマイナス側キャパシタの第２の電極間をそれぞれ短絡する。この短絡動作により，アナログ出力端子ＶＯＰ，ＶＯＭには，次の電圧が生成される。
ＶＯＰ＝ＶＣＭ−Ｖｉ／２                              （１）
ＶＯＭ＝ＶＣＭ＋Ｖｉ／２                              （２）
しかも，この第１ビットの比較動作における短絡動作では，キャパシタ群が基準電圧端子ＶＲＰ，ＶＲＭに接続されないので，基準電圧端子への充放電電流は発生せず充放電電力はゼロである。
【００７３】
さらに，第２ビット以降の比較動作では，最上位ビットから下位ビットに単一のキャパシタの第２電極を比較結果に応じて基準電圧ＶＲＰ，ＶＲＭのいずれかに接続する。つまり，第２ビット以降の比較動作では，単一のキャパシタへの充放電電流が発生するだけであり，その充放電電力は，比較例よりも小さくなる。しかも，比較例の最大容量値のキャパシタＣｎ＝２n-1Ｃがないので，それへの充放電電力が抑制される。このように，基準電圧端子への充放電電流が抑制されるので，それによるリンギングも抑制され，誤動作を回避することができる。
【００７４】
以下，本実施の形態の差動型ＣＤＡＣの動作について，２ビットを例にして説明する。
【００７５】
図１２は，第１の実施の形態における差動型の逐次比較ＡＤＣが有する２ビットの差動型のＣＤＡＣの回路図である。この例では，図１１に示したｎビットの差動型ＣＤＡＣのうち，補助キャパシタＣ０と１個のキャパシタＣ１とが設けられ，それらのスイッチφｓ，φｒ１，φｒ１ｂと，短絡スイッチＳＷ０，ＳＷ１とが設けられている。図６の比較例の最大キャパシタＣ２がないことが理解できる。
【００７６】
さらに，図１３は，図１２の動作を示す図である。
【００７７】
［Sample期間］
時間tstr〜t0のサンプル期間では，図１３に示されるとおり，マイナス側とプラス側の制御デジタル信号φｓ，φｒ１，φｒ１ｂ，φｃ１，φｃ０が
φｓ，φｒ１，φｒ１ｂ，φｃ１，φｃ０＝１，０，０，０，０
になり，図１２に示されるとおり，スイッチφｓのみがオン，それ以外のスイッチがオフになる。その結果，キャパシタ群の第１の電極に接続される共通ノードであるプラス側アナログ出力端子ＶＯＰ，プラス側アナログ出力端子ＶＯＭは共に，同相電圧端子ＶＣＭに接続され（ＶＯＰ，ＶＯＭ＝ＶＣＭ），キャパシタ群の第２の電極にはプラス側アナログ入力端子ＶＩＰ，マイナス側アナログ入力端子ＶＩＭがそれぞれ接続される。
【００７８】
図１４は，サンプル期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。図１４に示されるとおり，プラス側キャパシタＣ０，Ｃ１にはＶＩＰ−ＶＣＭが印加され，サンプル期間終了時ｔ０において各プラス側キャパシタに蓄積される電荷Ｑｐ０（ｔ０），Ｑｐ１（ｔ０）は，以下の通りである。
Ｑｐ１（ｔ０）＝Ｃ（ＶＩＰ−ＶＣＭ）        （３２）
Ｑｐ０（ｔ０）＝Ｃ（ＶＩＰ−ＶＣＭ）        （３３）
同様に，マイナス側キャパシタＣ０，Ｃ１にはＶＩＭ−ＶＣＭが印加され，サンプル期間終了時ｔ０において各マイナス側キャパシタに蓄積される電荷Ｑｍ０（ｔ０），Ｑｍ１（ｔ０）は，以下の通りである。
Ｑｍ１（ｔ０）＝Ｃ（ＶＩＭ−ＶＣＭ）        （３４）
Ｑｍ０（ｔ０）＝Ｃ（ＶＩＭ−ＶＣＭ）        （３５）
次に，その後の比較動作Comp1，Comp2では，制御デジタル信号φｓ＝０になり，スイッチφｓはオフになり，アナログ出力端子ＶＯＰ，ＶＯＭは共にフローティング状態（高インピーダンス状態）になり，キャパシタ群の第１の電極の電荷は保存される。一方，比較動作Comp1で制御デジタル信号φｃ１，φｃ０＝１になり，短絡スイッチＳＷ１，ＳＷ０は共にオンとなり，キャパシタＣ０の第２の電極間と，キャパシタＣ１の第２の電極間とをそれぞれ短絡する。
【００７９】
さらに，図１１の例の場合は，比較動作Comp2以降は，最上位のキャパシタＣｋの短絡スイッチＳＷｋをオフにし，前の比較結果に応じて，その最上位のキャパシタＣｋの第２の電極を，基準電圧ＶＲＰ，ＶＲＭのいずれかに接続し，生成されるアナログ出力ＶＯＰ，ＶＯＭを比較する。さらに，次の比較動作では，１つ下位のキャパシタＣｋ−１の短絡スイッチＳＷｋ−１をオフにし，その第２電極を前の比較結果に応じて基準電圧ＶＲＰ，ＶＲＭのいずれかに接続する。そして，比較動作を最下位のキャパシタＣ１まで繰り返す。
【００８０】
図１２の例では，２ビットしかないので，比較動作Comp2でキャパシタＣ１の短絡スイッチＳＷ１がオフになり，比較動作Comp1の結果に応じてそのキャパシタＣ１の第２の電極を基準電圧ＶＲＰ，ＶＲＭのいずれかに接続し，生成されるアナログ出力ＶＯＰ，ＶＯＭを比較する。
【００８１】
［比較動作Comp1］
図１５は，比較動作Comp1期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。図１３，図１５に示されるとおり，時間t0〜t1の第１ビットの比較動作Comp1では，プラス側及びマイナス側制御デジタル信号φｓ，φｒ１，φｒ１ｂ，φｃ１，φｃ０が
φｓ，φｒ１，φｒ１ｂ，φｃ１，φｃ０＝０，０，０，１，１
になり，それらに対応するスイッチがオンまたはオフになり，図１５に示されるとおり，プラス側キャパシタＣ０，Ｃ１の第２電極とマイナス側キャパシタＣ０，Ｃ１の第２電極間は，それぞ短絡スイッチＳＷ０，ＳＷ１を介して短絡される。
【００８２】
その結果，第１ビットの比較動作終了時ｔ１において各プラス側キャパシタＣ０，Ｃ１に蓄積される電荷Ｑｐ０（ｔ１），Ｑｐ１（ｔ１）は，以下の通りである。
Ｑｐ１（ｔ１）＝Ｃ（Ｖａ−ＶＯＰ（ｔ１））        （３６）
Ｑｐ０（ｔ１）＝Ｃ（Ｖａ−ＶＯＰ（ｔ１））        （３７）
同様に，マイナス側キャパシタＣ０，Ｃ１に蓄積される電荷Ｑｍ０（ｔ１），Ｑｍ１（ｔ１）は，以下の通りである。
Ｑｍ１（ｔ１）＝Ｃ（Ｖａ−ＶＯＭ（ｔ１））        （３８）
Ｑｍ０（ｔ１）＝Ｃ（Ｖａ−ＶＯＭ（ｔ１））        （３９）
ここで，Ｖａは短絡された第２の電極の電圧であり，プラス側とマイナス側のキャパシタの容量値は等しいので，理論的には（ＶＩＰ−ＶＩＭ）／２＝ＶＣＭになる。すなわち，サンプル期間で第２の電極にはアナログ入力ＶＩＰ，ＶＩＭが印加されていたが，比較期間Comp1では第２の電極間が短絡され，短絡されたプラス側キャパシタとマイナス側キャパシタ間で電荷の移動が発生すると考えられる。
【００８３】
そこで，比較動作Comp1終了時のプラス側アナログ出力ＶＯＰ（ｔ１）は，フローティング状態の出力端子ＶＯＰにおける電荷保存の法則により，
式（３２）（３３）の合計電荷量＝式（３６）（３７）の合計電荷量
Ｑｐ１（ｔ０）＋Ｑｐ０（ｔ０）＝Ｑｐ１（ｔ１）＋Ｑｐ０（ｔ１）
が成り立ち，それを解くと，
ＶＯＰ（ｔ１）＝Ｖａ−Ｖｉ／２                （４０）
になる。同様に，マイナス側アナログ出力ＶＯＭ（ｔ１）は，
式（３４）（３５）の合計電荷量＝式（３８）（３９）の合計電荷量
Ｑｍ１（ｔ０）＋Ｑｍ０（ｔ０）＝Ｑｍ１（ｔ１）＋Ｑｍ０（ｔ１）
が成り立ち，それを解くと，
ＶＯＭ（ｔ１）＝Ｖａ＋Ｖｉ／２                （４１）
になる。
【００８４】
理論上Ｖａ＝ＶＣＭであるので，上記の式（４０）（４１）は，図４で説明した式（１）（２）と同じである。そして，この時間t1での比較器ＣＭＰの比較結果Ｃｏｕｔが制御回路ＣＯＮＴに入力され，その反転信号が第１ビットとして記憶される。前述のとおり，第１ビットは符号ビットである。
【００８５】
上記の式（４０）（４１）は，以下のような考えによっても導くことができる。図１４のサンプル状態では，プラス側キャパシタＣ０，Ｃ１の電極間には電圧ＶＩＰ−ＶＣＭ＝Ｖｉ／２が印加され，マイナス側キャパシタＣ０，Ｃ１の電極間には電圧ＶＩＭ−ＶＣＭ＝−Ｖｉ／２が印加されている。この状態から，図１５の第１ビットの比較動作で，短絡スイッチＳＷ０，ＳＷ１がオンすると，プラス側及びマイナス側キャパシタＣ０，Ｃ１の第２の電極が接続され同電圧Ｖａになる。したがって，プラス側キャパシタＣ０，Ｃ１では，第１電極であるプラス側アナログ出力電圧ＶＯＰは，第２電極の電圧Ｖａからキャパシタに印加されていた電圧ＶＩＰ−ＶＣＭ＝Ｖｉ／２を減算した，
ＶＯＰ＝Ｖａ−（ＶＩＰ−ＶＣＭ）＝Ｖａ−Ｖｉ／２
になる。同様に，マイナス側キャパシタＣ０，Ｃ１では，
ＶＯＭ＝Ｖａ−（ＶＩＭ−ＶＣＭ）＝Ｖａ＋Ｖｉ／２
になる。これらは，上記式（４０）（４１）と同じである。
【００８６】
この第１ビットでの比較動作では，プラス側とマイナス側キャパシタ間を短絡しただけであり，基準電圧や他の電圧源との充放電電流は発生していないので，充放電電流による消費電力はゼロである。
【００８７】
［比較動作Comp2］
次に，第２ビットの比較動作が行われる。
【００８８】
第２ビットの比較動作では，最上位のキャパシタＣk＝Ｃｎ-1の短絡スイッチＳＷｋ＝ＳＷn-1がオフになり，第１ビットの比較動作Comp1の結果に応じて生成される制御デジタル信号により，その最上位キャパシタＣk＝Ｃｎ-1の第２電極が基準電圧ＶＲＰかＶＲＭのいずれかに接続される。それらより下位のキャパシタＣ０〜Ｃn-2の短絡スイッチと第２電極は変更されない。つまり，比較ビットに対応する単一のキャパシタの第２電極が基準電圧ＶＲＰ，ＶＲＭのいずれかに接続されて充放電電流が発生する。
【００８９】
その結果，アナログ出力電圧ＶＯＰ，ＶＯＭは， 
ＶＯＰ＝（Ｖａ＋ＶＣＭ）／２−Ｖｉ／２＋Ｖｒ／４                      （４２Ａ）
ＶＯＭ＝（Ｖａ＋ＶＣＭ）／２＋Ｖｉ／２−Ｖｒ／４                      （４３Ａ）
または，
ＶＯＰ＝（Ｖａ＋ＶＣＭ）／２−Ｖｉ／２−Ｖｒ／４                      （４２Ｂ）
ＶＯＭ＝（Ｖａ＋ＶＣＭ）／２＋Ｖｉ／２＋Ｖｒ／４                      （４３Ｂ）
にされる。Ｖａ＝ＶＣＭであるので，（Ｖａ＋ＶＣＭ）／２=ＶＣＭになり，上記式（４２Ａ）〜（４３Ｂ）は比較例の式(２８Ａ)〜（２９Ｂ）と同じである。
【００９０】
図１６は，比較動作Comp2期間における差動型のＤＡＣのキャパシタ群の接続状態と各キャパシタの電荷状態とを示す図である。図１３において，比較動作Comp2では，φｃｋ＝０になり，比較動作Comp1の比較結果に応じてφrk，φrkb＝１，０or０，１になる。
【００９１】
図１２の２ビットのＣＤＡＣでは，最上位キャパシタがＣ１である。そして，プラス側ＣＤＡＣでは，そのキャパシタＣ１を比較動作Comp1の結果に応じてＶＲＰかＶＲＭのいずれかに接続する。
【００９２】
比較動作Comp1において，ＶＯＰ（ｔ１）＜ＶＯＭ（ｔ１）の場合は，プラス側及びマイナス側共に，
φｓ，φｒ１，φｒ１ｂ，φｃ１，φｃ０＝０，０，１，０，１
にして，プラス側キャパシタＣ１をＶＲＰに，マイナス側キャパシタＣ１をＶＲＭに接続する。その結果，各キャパシタの電荷量は，図１６に示されたとおりになる。
【００９３】
そこで，アナログ出力端子ＶＯＰ，ＶＯＭの電荷保存の法則から，時間t1とt2aとで電荷総量が等しいので，
Ｑｐ１（ｔ１）＋Ｑｐ０（ｔ１）＝Ｑｐ１（ｔ２ａ）＋Ｑｐ０（ｔ２ａ）
となり，これを解くと，
ＶＯＰ（ｔ２ａ）＝Ｖａ／２＋ＶＲＰ／２−Ｖｉ／２
＝（Ｖａ＋ＶＣＭ）／２―Ｖｉ／２＋Ｖｒ／４                      （４４Ａ）
同様に，Ｑｍ１（ｔ１）＋Ｑｍ０（ｔ１）＝Ｑｍ１（ｔ２ａ）＋Ｑｍ０（ｔ２ａ）を解くと，
ＶＯＭ（ｔ２ａ）＝（Ｖａ＋ＶＣＭ）／２＋Ｖｉ／２−Ｖｒ／４        （４５Ａ）
が得られる。
【００９４】
一方，ＶＯＰ（ｔ１）＞＝ＶＯＭ（ｔ１）の場合は，プラス側及びマイナス側共に，
φｓ，φｒ１，φｒ１ｂ，φｃ１，φｃ０＝０，１，０，０，１
にして，プラス側キャパシタＣ１をＶＲＭに，マイナス側キャパシタＣ１をＶＲＰに接続する。その結果，各キャパシタの電荷量は，図１６に示されたとおりになる。
【００９５】
そこで，アナログ出力端子ＶＯＰ，ＶＯＭの電荷保存の法則から，時間t1とt2bとで電荷総量が等しいので，
Ｑｐ１（ｔ１）＋Ｑｐ０（ｔ１）＝Ｑｐ１（ｔ２ｂ）＋Ｑｐ０（ｔ２ｂ）
となり，これを解くと，
ＶＯＰ（ｔ２ｂ）＝Ｖａ／２＋ＶＲＭ／２−Ｖｉ／２
＝（Ｖａ＋ＶＣＭ）／２―Ｖｉ／２−Ｖｒ／４                      （４４Ｂ）
同様に，Ｑｍ１（ｔ１）＋Ｑｍ０（ｔ１）＝Ｑｍ１（ｔ２ｂ）＋Ｑｍ０（ｔ２ｂ）を解くと，
ＶＯＭ（ｔ２ｂ）＝（Ｖａ＋ＶＣＭ）／２＋Ｖｉ／２＋Ｖｒ／４        （４５Ｂ）
が得られる。
【００９６】
Ｖａ＝ＶＣＭであるので，（Ｖａ＋ＶＣＭ）／２=ＶＣＭになり，上記式（４４Ａ）〜（４５Ｂ）は比較例の式(２８Ａ)〜（２９Ｂ）と同じである。
【００９７】
つまり，キャパシタＣ１に対する短絡スイッチＳＷ１がオフになり，さらに，スイッチφｒ１，φｒ１ｂが，比較comp1の結果に応じてＶＲＰか，ＶＲＭかに切り替わる。そして，キャパシタＣ１に対してのみ基準電圧ＶＲＰ，ＶＲＭから充放電電流が発生する。
【００９８】
そして，比較器ＣＰＭがアナログ出力ＶＯＰ，ＶＯＭを比較し，その比較結果Ｃｏｕｔが制御回路ＣＯＮＴに入力される。制御回路は比較結果Ｃｏｕｔを反転して，第２ビットとして蓄積する。
【００９９】
さて，第２ビットの比較Comp2での時間t1からt2における充放電電力は，
ＶＯＰ（ｔ１）＜ＶＯＭ（ｔ１）の場合では，前述と同様に以下のとおりになる。
【０１００】
【数４】
2010252247.tif 000006
【０１０１】
同様に，ＶＯＰ（ｔ１）＞＝ＶＯＭ（ｔ１）の場合では，基準電圧ＶＲＰ，ＶＲＭの接続先が異なるだけであるのでＶＯＰ（ｔ１）＜ＶＯＭ（ｔ１）の場合と同じになり，以下のとおりになる。
【０１０２】
【数５】
2010252247.tif 000007
【０１０３】
つまり，第１ビットの比較結果にかかわらず，第２ビットの比較動作での充放電電力は同じになる。しかも，充放電電流は，単一のキャパシタＣ１のみに発生するので，比較例の式（３０）（３１）より小さい。さらに，最大容量のキャパシタＣ１は，比較例の最大容量のキャパシタＣ２より容量値が小さい（１／２）であるので，その分充放電電力も小さい。
【０１０４】
第３ビット以降の比較動作を説明するために，３ビットＣＤＡＣを例にして以下説明する。
【０１０５】
図１７は，第１の実施の形態における差動型の逐次比較ＡＤＣが有する３ビットの差動型のＤＡＣの回路図である。この例では，図１１に示したｎビットの差動型ＣＤＡＣのうち，補助キャパシタＣ０と２個のキャパシタＣ１，Ｃ２とが設けられ，それらのスイッチφｓ，φｒ１，φｒ１ｂ，φｒ２，φｒ２ｂと，短絡スイッチＳＷ０，ＳＷ１，ＳＷ２とが設けられている。
【０１０６】
さらに，図１８は，図１７の動作を示す図である。
【０１０７】
サンプル期間Sampleでは，サンプルスイッチφｓのみがオンし，他のスイッチは全てオフであり，プラス側の全キャパシタにＶＩＰ−ＶＣＭが印加され，マイナス側の全キャパシタにＶＩＭ−ＶＣＭが印加される。この動作は，２ビットの場合と同じである。
【０１０８】
次に，第１ビットの比較動作Comp1では，サンプルスイッチφｓはオフになり，全ての短絡スイッチＳＷ０−ＳＷ２がオンになる。その結果，
ＶＯＰ＝Ｖａ−Ｖｉ／２，ＶＯＭ＝Ｖａ＋Ｖｉ／２
になる。この動作も２ビットの場合と同じである。
【０１０９】
第２ビットの比較動作Comp2では，最上位ビットのキャパシタＣ２に対する短絡スイッチＳＷ２（φｃ２）がオフになり，第１ビットの比較結果に応じてそのキャパシタＣ２のスイッチφr2，φｒ２ｂがオン，オフまたはオフ，オンになり，キャパシタＣ２をＶＲＰまたはＶＲＭに接続する。このとき，下位ビットのキャパシタＣ１，Ｃ０の短絡スイッチＳＷ１．ＳＷ０はオンのままである。その結果，上記式（４４Ａ）〜（４５Ｂ）になる。
【０１１０】
第２ビットの比較動作Comp1では，最上位ビットのキャパシタＣ２＝２Ｃの第２の電極が時間ｔ１のＶａ＝ＶＣＭから時間ｔ２のＶＲＰまたはＶＲＭに切り替えられる。つまり，第２の電極が＋Ｖｒ／２または−Ｖｒ／２増減される。このとき，キャパシタＣ２の容量値２Ｃは，下位のキャパシタＣ１，Ｃ０の合計容量値２Ｃと等しいので，キャパシタＣ２の第２電極の電圧を＋Ｖｒ／２または−Ｖｒ／２増減すると，アナログ出力電圧ＶＯＰ，ＶＯＭには，電荷分配の法則により，キャパシタＣ２の第２電極の電圧変化の１／２にあたる電圧変化＋Ｖｒ／４または−Ｖｒ／４が生じることが理解できる。
【０１１１】
そして，最後に，第３ビットの比較動作Comp3では，次の下位のキャパシタＣ１の短絡スイッチＳＷ１（φｃ１）がオフになり，比較動作Comp2の比較結果に応じて，そのキャパシタＣ１のスイッチφr1，φｒ１ｂがオフ，オンまたはオン，オフになる。その他のスイッチの状態は維持される。つまり，キャパシタＣ１のみその短絡状態を解かれ，比較動作Comp2の比較結果に応じて，基準電圧ＶＲＰ，ＶＲＭのいずれかに接続される。
【０１１２】
キャパシタＣ１＝Ｃの第２の電極が時間ｔ２のＶａ＝ＶＣＭから時間ｔ３のＶＲＰまたはＶＲＭに切り替えられる。つまり，第２の電極が＋Ｖｒ／２または−Ｖｒ／２だけ増減される。このとき，キャパシタＣ１の容量値Ｃは，全てのキャパシタＣ２，Ｃ１，Ｃ０の合計容量値４Ｃの１／４であるので，キャパシタＣ１の第２電極の電圧を＋Ｖｒ／２または−Ｖｒ／２に増減すると，アナログ出力電圧ＶＯＰ，ＶＯＭには，電荷分配の法則により，キャパシタＣ１の第２電極の電圧変化の１／４にあたる電圧変化＋Ｖｒ／８または−Ｖｒ／８が生じることが理解できる。
【０１１３】
つまり，
ＶＯＰ（ｔ３ａａ）＝（Ｖａ＋ＶＣＭ）／２−Ｖｉ／２＋Ｖｒ／４＋Ｖｒ／８      （４６ＡＡ）
ＶＯＭ（ｔ３ａａ）＝（Ｖａ＋ＶＣＭ）／２＋Ｖｉ／２−Ｖｒ／４−Ｖｒ／８      （４７ＡＡ）
または，
ＶＯＰ（ｔ３ａｂ）＝（Ｖａ＋ＶＣＭ）／２−Ｖｉ／２＋Ｖｒ／４−Ｖｒ／８      （４６ＡＢ）
ＶＯＭ（ｔ３ａｂ）＝（Ｖａ＋ＶＣＭ）／２＋Ｖｉ／２−Ｖｒ／４＋Ｖｒ／８      （４７ＡＢ）
または，
ＶＯＰ（ｔ３ｂａ）＝（Ｖａ＋ＶＣＭ）／２−Ｖｉ／２−Ｖｒ／４＋Ｖｒ／８      （４６ＢＡ）
ＶＯＭ（ｔ３ｂａ）＝（Ｖａ＋ＶＣＭ）／２＋Ｖｉ／２＋Ｖｒ／４−Ｖｒ／８      （４７ＢＡ）
または，
ＶＯＰ（ｔ３ｂｂ）＝（Ｖａ＋ＶＣＭ）／２―Ｖｉ／２−Ｖｒ／４−Ｖｒ／８      （４６ＢＢ）
ＶＯＭ（ｔ３ｂｂ）＝（Ｖａ＋ＶＣＭ）／２＋Ｖｉ／２＋Ｖｒ／４＋Ｖｒ／８      （４７ＢＢ）
が得られる。
【０１１４】
上記のように３ビット目の比較動作では，１ビット目の比較結果と２ビット目の比較結果の順列組み合わせにより，４種類の状態が生成される。いずれも，アナログ出力電圧ＶＯＰ，ＶＯＭを＋Ｖｒ／８または−Ｖｒ／８に増減している。
【０１１５】
上記の３ビットのＣＤＡＣの例から，ｎビットのＣＤＡＣの比較動作については自明である。つまり，ｍ（２≦ｍ≦ｎ）ビット目の比較動作では，そのｍビットに対応するキャパシタの短絡スイッチをオフにし，ｍ−１ビットでの比較結果に応じて，ｍビットに対応するキャパシタの第２の電極をＶＲＰまたはＶＲＭに接続する。それ以外のスイッチはオンまたはオフの状態が維持される。
【０１１６】
［第２の実施の形態における差動型の逐次比較ＡＤＣ］
図１９は，第２の実施の形態における差動型の逐次比較ＡＤＣが有する差動型のＤＡＣの回路図である。この差動型ＣＤＡＣは，図１１に示したものとは短絡スイッチの構成が異なる。つまり，短絡スイッチφｃ０〜φｃｋがプラス側とマイナス側の各キャパシタＣ０〜Ｃｋに設けられ，それらのキャパシタＣ０〜Ｃｋの第２の電極を共通のノードＮｃに接続する。つまり，図１１では，同じ容量のプラス側とマイナス側のキャパシタの第２電極どおしを短絡したが，図１９の第２の実施の形態では，全てのプラス側とマイナス側のキャパシタの第２電極を共通ノードＮｃを介して短絡する。
【０１１７】
図１９の短絡スイッチ構成によれば，全てのビットのキャパシタにおける短絡電圧Ｖａは同じになるので，プラス側ＣＤＡＣのアナログ出力ＶＯＰとマイナス側ＣＤＡＣのアナログ出力ＶＯＭの同相電圧（ＶＯＰ＋ＶＯＭ）／２が，図１１の例よりも安定する。図１１の場合は，各ビットの短絡されたノード（第２電極）は接続されないので，各ビットの比較動作毎に，アナログ出力ＶＯＰ，ＶＯＭ間の同相電圧は，各ビットのキャパシタの容量値のばらつきによる影響を受ける。ただし，コンパレータＣＭＰは，両アナログ出力ＶＯＰ，ＶＯＭの大小を比較するだけであるので，比較動作には問題はない。
【０１１８】
［第３の実施の形態における差動型の逐次比較ＡＤＣ］
図２０は，第３の実施の形態における差動型の逐次比較ＡＤＣが有する差動型のＤＡＣの回路図である。この差動型ｎビットＣＤＡＣは，下位２ビットのＣＤＡＣ１と，上位３〜ｎビットのＣＤＡＣ２とで構成される。下位のＣＤＡＣ１は，図５，６の比較例のＣＤＡＣであり，上位のＣＤＡＣ２は，図１１のＣＤＡＣである。従って，上位のＣＤＡＣには，各ビットのキャパシタ間に短絡スイッチＳＷ３〜ＳＷｎが設けられている。
【０１１９】
この差動型ＣＤＡＣの動作は，サンプル時はサンプルスイッチφｓがオンし他のスイッチはオフである。そして，第１ビットの比較動作では，全てのサンプルスイッチφｓがオフになりアナログ入力端子ＶＩＰ，ＶＩＭから切り離されるとともに，上位のＣＤＡＣ２では，全ての短絡スイッチＳＷ３〜ＳＷｎがオンし，下位のＣＤＡＣ１では，図９と同じ状態になる。その結果，アナログ出力端子ＶＯＰ，ＶＯＭに生成される電圧は，ＶＯＰ＝Ｖａ−Ｖｉ／２，ＶＯＭ＝Ｖａ＋Ｖｉ／２になる。
【０１２０】
さらに，第２ビット〜第（ｎ−２）ビットの比較動作では，上位のＣＤＡＣ２において，図１３〜１６，図１８で説明した動作が行われ，最上位ビットのから順に検出される。そして，下位側の第（ｎ−１）ビットと第ｎビット目の比較動作では，下位のＣＤＡＣ１において，図７〜１０で説明した動作が行われ，最下位の２ビットが検出される。
【０１２１】
第３の実施の形態では，最大容量のキャパシタＣｎ＝２n-1Ｃであるので，キャパシタの数と構成は図５の比較例と同じなる。ただし，第１ビット目の比較動作では，キャパシタの容量値が大きい上位ビットのＣＤＡＣ２で短絡スイッチをオンにしているので，基準電圧との充放電電力は発生しない。また，第２ビット〜第（ｎ−２）ビットの比較動作でも，単一のキャパシタにのみ充放電電流が発生するだけである。したがって，図５の比較例よりも消費電力は小さい。
【０１２２】
以上説明したとおり，本実施の形態によるＣＤＡＣは，サンプル終了直後の１回目の比較動作時において基準電圧からの充放電が発生しないので，大幅に消費電力を削減できる。また，２回目以降の比較動作においても同時に基準電圧にスイッチングされるキャパシタが，そのビットに対応するプラス側とマイナス側それぞれ１つのキャパシタであり，比較例より消費電力を削減できる。さらに，最大容量のキャパシタの容量が比較例より小さいので，全体のキャパシタサイズを小さくできる。
【０１２３】
図２１，図２２は，本実施の形態と比較例の消費電力を示す図である。図２１には，式（２５）（３０）（３１）（４６）（４７）で求めた消費電力が示されている。これからも明らかなとおり，本実施の形態は比較例に対して大きく消費電力を削減できる。図２２には，横軸に差動アナログ入力ＶＩＰ，ＶＩＭがＶＩＰ＞ＶＩＭの場合とＶＩＰ＜ＶＩＭの場合とに分けて，比較例（破線）と本実施の形態（実線）とが示されている。これによれば，２ビットＣＤＡＣの場合で，最大で１／１８もの電力削減が達成されている。
【０１２４】
さらに，本実施の形態の差動型ＣＤＡＣは，キャパシタのトータルの容量値が比較例の１／２になっている。このことは，ＬＳＩ内にキャパシタを形成した場合，キャパシタ面積を半分にすることができることを意味している。逆の同じキャパシタ構成であれば，１ビット多いＤＡＣを行うことができる。
【０１２５】
上記の実施の形態では，全差動型ｎビットＣＤＡＣを，ＳＡＲ  ＡＤＣに適用した例を示した。しかし，全差動型ｎビットＣＤＡＣは，あるアナログ入力をサンプリングした後，制御デジタル信号に応じてアナログ出力を生成する回路として，他の用途にも利用できる。
【０１２６】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１２７】
（付記１）
差動アナログ信号を入力するプラス側入力端子とマイナス側入力端子と，
プラス側基準電圧端子とマイナス側基準電圧端子と，
２のべき乗で重み付けされた容量値をもつ複数のプラス側キャパシタと，前記複数のプラス側キャパシタの第１の電極に接続されたプラス側出力端子と，プラス側制御デジタル信号に応じて，前記複数のプラス側キャパシタのそれぞれの第２の電極を，前記プラス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のプラス側スイッチとを有するプラス側デジタル・アナログ変換器と，
２のべき乗で重み付けされた容量値をもつ複数のマイナス側キャパシタと，前記複数のマイナス側キャパシタの第１の電極に接続されたマイナス側出力端子と，マイナス側制御デジタル信号に応じて，前記複数のマイナス側キャパシタのそれぞれの第２の電極を，前記マイナス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のマイナス側スイッチとを有するマイナス側デジタル・アナログ変換器と，
少なくとも同じ重み付けされたプラス側キャパシタとマイナス側キャパシタの間に設けられた複数の短絡スイッチとを有し，
前記プラス側及びマイナス側スイッチは，サンプリング時に，前記プラス側及びマイナス側キャパシタの第２の電極に前記プラス側及びマイナス側入力端子をそれぞれ接続し，
前記複数の短絡スイッチは，前記サンプリング後に，前記プラス側及びマイナス側キャパシタの第２の電極間を短絡することを特徴とするデジタル・アナログ変換器。
【０１２８】
（付記２）
付記１において，
前記複数の短絡スイッチは，前記複数のプラス側キャパシタと前記複数のマイナス側キャパシタの第１の電極を共通のノードに接続することで短絡することを特徴とするデジタル・アナログ変換器。
【０１２９】
（付記３）
付記１において，
前記プラス側及びマイナス側デジタル・アナログ変換器は，それぞれ，前記複数のプラス側及びマイナス側キャパシタの容量値のうち最小容量値をもつプラス側及びマイナス側補助キャパシタをさらに有し，
前記プラス側及びマイナス側補助キャパシタの第１の電極は，それぞれ，前記プラス側及びマイナス側出力端子に接続され，
前記複数のプラス側及びマイナス側スイッチは，前記サンプリング時に，前記プラス側及びマイナス側補助キャパシタの第２の電極を，前記プラス側及びマイナス側入力端子にそれぞれ接続し，
前記複数の短絡スイッチは，前記サンプリング後に，前記プラス側及びマイナス側補助キャパシタの第２の電極間をも短絡することを特徴とするデジタル・アナログ変換器。
【０１３０】
（付記４）
付記１において，
前記プラス側及びマイナス側制御デジタル信号は，Ｎ（Ｎは２以上の整数）ビットのデジタル信号であり，
前記複数の短絡スイッチは，前記Ｎビットのうち上位側の一部のビットに対応する前記プラス側キャパシタとマイナス側キャパシタの間にだけ設けられ，
前記サンプリング後に，前記複数の短絡スイッチは，前記上位の一部のビットに対応する前記プラス側キャパシタとマイナス側キャパシタの間を短絡し，同時に，前記プラス側及びマイナス側スイッチは，前記Ｎビットのうち下位側の残りのビットに対応する前記プラス側キャパシタとマイナス側キャパシタの第２の電極を前記プラス側基準電圧端子または前記マイナス側基準電圧端子に接続することを特徴とするデジタル・アナログ変換器。
【０１３１】
（付記５）
付記１乃至４のいずれかに記載のデジタル・アナログ変換器と，
前記デジタル・アナログ変換器の前記プラス側出力端子とマイナス側出力端子の電圧を比較する比較器と，
前記比較器の比較結果に応じて前記プラス側制御デジタル信号とマイナス側制御デジタル信号を生成する制御回路とを有し，
前記サンプリング後の第１番目の比較時に，前記複数の短絡スイッチは，前記プラス側及びマイナス側キャパシタの第２の電極間を短絡し，
前記第１番目の比較後の第２番目の比較時に，前記複数の短絡スイッチは，前記複数のプラス側及びマイナス側キャパシタのうち最上位ビットに対応するプラス側及びマイナス側キャパシタの第２の電極間をオープンにし，前記プラス側及びマイナス側スイッチは，前記第１番目の比較時の前記比較器の比較結果に応じて，前記最上位ビットに対応するプラス側及びマイナス側キャパシタの第２の電極に，前記プラス側基準電圧端子または前記マイナス側基準電圧端子のいずれかを接続することを特徴とするアナログ・デジタル変換器。
【０１３２】
（付記６）
付記５において，
前記第２番目の比較後の第Ｋ（Ｋは３以上の整数）番目の比較時に，
前記複数の短絡スイッチは，前記複数のプラス側及びマイナス側キャパシタのうち第Ｋ番目の比較時に判定されるビットに対応するプラス側及びマイナス側キャパシタの第２の電極間をオープンにし，
前記プラス側及びマイナス側スイッチは，前記第Ｋ−１番目の比較時の前記比較器の比較結果に応じて，前記第Ｋ番目の比較時に判定されるビットに対応するプラス側及びマイナス側キャパシタの第２の電極に，前記プラス側基準電圧端子または前記マイナス側基準電圧端子のいずれか接続し，
前記第Ｋ番目の比較動作が繰り返されることを特徴とするアナログ・デジタル変換器。
【０１３３】
（付記７）
差動のプラス側及びマイナス側アナログ入力信号を，Ｎ（Ｎは複数）ビットのデジタル出力信号に変換するアナログ・デジタル変換器であって，
差動アナログ信号を入力するプラス側入力端子とマイナス側入力端子と，
プラス側基準電圧端子とマイナス側基準電圧端子と，
２のべき乗で重み付けされた容量値をもつＮ個のプラス側キャパシタと，前記プラス側キャパシタの第１の電極に接続されたプラス側出力端子と，プラス側制御デジタル信号に応じて，前記プラス側キャパシタのそれぞれの第２の電極を，前記プラス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のプラス側スイッチとを有するプラス側デジタル・アナログ変換器と，
２のべき乗で重み付けされた容量値をもつＮ個のマイナス側キャパシタと，前記マイナス側キャパシタの第１の電極に接続されたマイナス側出力端子と，マイナス側制御デジタル信号に応じて，前記マイナス側キャパシタのそれぞれの第２の電極を，前記マイナス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のマイナス側スイッチとを有するマイナス側デジタル・アナログ変換器と，
少なくとも同じ重み付けされたプラス側キャパシタとマイナス側キャパシタの間に設けられた複数の短絡スイッチと，
前記プラス側出力端子とマイナス側出力端子の電圧を比較する比較器と，
前記比較器の比較結果に応じて前記プラス側制御デジタル信号とマイナス側制御デジタル信号を生成する制御回路とを有し，
サンプリング時に，前記プラス側及びマイナス側スイッチは，前記プラス側及びマイナス側キャパシタの第２の電極に前記プラス側及びマイナス側入力端子を接続し，
前記サンプリング後の第１の比較時に，前記複数の短絡スイッチは，前記プラス側及びマイナス側キャパシタの第２の電極間を短絡することを特徴とするアナログ・デジタル変換器。
【０１３４】
（付記８）
付記７において，
前記第１番目の比較後の第２番目の比較時に，前記複数の短絡スイッチは，前記複数のプラス側及びマイナス側キャパシタのうち最上位ビットに対応するプラス側及びマイナス側キャパシタの第２の電極間をオープンにし，前記プラス側及びマイナス側スイッチは，前記第１番目の比較時の前記比較器の比較結果に応じて，前記最上位ビットに対応するプラス側及びマイナス側キャパシタの第２の電極に，前記プラス側基準電圧端子または前記マイナス側基準電圧端子のいずれかを接続することを特徴とするアナログ・デジタル変換器。
【０１３５】
（付記９）
付記８において，
前記第２番目の比較後の第Ｋ（Ｋは３以上の整数）番目の比較時に，
前記複数の短絡スイッチは，前記複数のプラス側及びマイナス側キャパシタのうち第Ｋ番目の比較時に判定されるビットに対応するプラス側及びマイナス側キャパシタの第２の電極間をオープンにし，
前記プラス側及びマイナス側スイッチは，前記第Ｋ−１番目の比較時の前記比較器の比較結果に応じて，前記第Ｋ番目の比較時に判定されるビットに対応するプラス側及びマイナス側キャパシタの第２の電極に，前記プラス側基準電圧端子または前記マイナス側基準電圧端子のいずれか接続し，
前記第Ｋ番目の比較動作が繰り返されることを特徴とするアナログ・デジタル変換器。
【０１３６】
（付記１０）
差動アナログ信号を入力するプラス側入力端子とマイナス側入力端子と，
プラス側基準電圧端子とマイナス側基準電圧端子と，
２のべき乗で重み付けされた容量値をもつ複数のプラス側キャパシタと，前記複数のプラス側キャパシタの第１の電極に接続されたプラス側出力端子と，プラス側制御デジタル信号に応じて，前記複数のプラス側キャパシタのそれぞれの第２の電極を，前記プラス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のプラス側スイッチとを有するプラス側デジタル・アナログ変換器と，
２のべき乗で重み付けされた容量値をもつ複数のマイナス側キャパシタと，前記複数のマイナス側キャパシタの第１の電極に接続されたマイナス側出力端子と，マイナス側制御デジタル信号に応じて，前記複数のマイナス側キャパシタのそれぞれの第２の電極を，前記マイナス側入力端子とプラス側基準電圧端子とマイナス側基準電圧端子のいずれかに接続する複数のマイナス側スイッチとを有するマイナス側デジタル・アナログ変換器とを有するデジタル・アナログ変換器のデジタル・アナログ変換方法において，
前記プラス側及びマイナス側スイッチは，サンプリング時に，前記プラス側及びマイナス側キャパシタの第２の電極に前記プラス側及びマイナス側入力端子をそれぞれ接続するサンプリング工程と，
前記サンプリング後に，前記プラス側出力端子とマイナス側出力端子をフローティング状態にし，前記プラス側及びマイナス側キャパシタの第２の電極間を短絡する第１の比較動作工程とを有することを特徴とするデジタル・アナログ変換器のデジタル・アナログ変換方法。
【０１３７】
（付記１１）
付記１０において，
前記第１の比較動作工程では，前記プラス側及びマイナス側キャパシタの第２の電極間を共通ノードに接続することを特徴とするデジタル・アナログ変換器のデジタル・アナログ変換方法。
【符号の説明】
【０１３８】
ＶＩＰ，ＶＩＭ：差動アナログ入力          ＶＯＰ，ＶＯＭ：差動アナログ出力
ＶＲＰ，ＶＲＭ：基準電圧                  Ｃ０〜Ｃｋ：キャパシタ
ＳＷ０〜ＳＷｋ：短絡スイッチ              φｓ〜φｒｋｂ：スイッチ，制御デジタル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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