(57)【要約】【課題】端子数が少ない半導体装置を提供する。【解決手段】ＩＣ１は、制御信号ＣＨ＿ＩＮ，ＤＩ＿ＩＮの「Ｈ」レベルよりも高い電圧が入力端子Ｔ１，Ｔ２に印加された場合にテスト信号ＴＥ１，ＴＥ２を出力するテスト回路２と、制御信号ＣＨ＿ＩＮ，ＤＩ＿ＩＮに応答して第１の時間を測定し、テスト信号ＴＥ１，ＴＥ２に応答して第１の時間よりも短い第２の時間を測定するタイマ３とを備える。したがって、専用のテスト端子を設ける必要がないので、端子の数が少なくて済む。【選択図】図１
2010181230.tif 000002
【特許請求の範囲】
【請求項１】
外部から第１の信号を入力するための入力端子と、
前記第１の信号の論理レベルよりも高い予め定められた電圧が前記入力端子に印加されたことに応じてテスト信号を出力するテスト回路と、
前記第１の信号に応答して第１の時間を測定し、前記テスト信号に応答して前記第１の時間よりも短い第２の時間を測定するタイマとを備える、半導体装置。
【請求項２】
前記テスト回路は、前記第１の電圧が前記入力端子に印加されている期間のみ前記テスト信号を出力し、
前記タイマは、前記テスト回路から前記テスト信号が出力されている期間のみ前記第２の時間を測定する、請求項１に記載の半導体装置。
【請求項３】
さらに、前記第１の信号に応答して、パルス幅が前記第１の時間以下である第２の信号を出力し、前記テスト信号に応答して、パルス幅が前記第２の時間である第３の信号を出力する論理回路を備える、請求項１または請求項２に記載の半導体装置。
【請求項４】
外部から第１の信号を入力するための第１の入力端子と、
外部から第２の信号を入力するための第２の入力端子と、
前記第１の信号の論理レベルよりも高い予め定められた第１の電圧が前記第１の入力端子に印加されたことに応じて第１のテスト信号を出力し、前記第２の信号の論理レベルよりも高い予め定められた第２の電圧が前記第２の入力端子に印加されたことに応じて第２のテスト信号を出力するテスト回路と、
前記第１および第２の信号のうちの少なくともいずれか一方の信号に応答して第１の時間を測定し、前記第１のテスト信号に応答して前記第１の時間よりも短い第２の時間を測定し、前記第２のテスト信号に応答して前記第１の時間よりも短い第３の時間を測定するタイマとを備える、半導体装置。
【請求項５】
前記タイマは、
クロック信号を発生するクロック発生回路と、
直列接続された第１および第２のサブ分周回路を有し、前記第１および第２の信号のうちの少なくともいずれか一方の信号に応答して前記クロック信号を前記第１および第２のサブ分周回路で分周し、前記第１のテスト信号に応答して前記クロック信号を前記第１のサブ分周回路で分周し、前記第２のテスト信号に応答して前記クロック信号を前記第２のサブ分周回路で分周する分周回路と、
前記分周回路の出力クロック信号のパルス数をカウントし、そのカウント値が予め定められた値を超えたことに応じてカウントアップ信号を出力するカウンタとを含む、請求項４に記載の半導体装置。
【請求項６】
前記テスト回路は、前記第１の電圧が前記第１の入力端子に印加されている期間のみ前記第１のテスト信号を出力するとともに、前記第２の電圧が前記第２の入力端子に印加されている期間のみ前記第２のテスト信号を出力し、
前記タイマは、前記第１のテスト信号が出力されている期間のみ第２の時間を測定し、前記第２のテスト信号が出力されている期間のみ第３の時間を測定する、請求項４または請求項５に記載の半導体装置。
【請求項７】
さらに、前記第１および第２の信号のうちの少なくともいずれか一方の信号に応答して、パルス幅が前記第１の時間以下である第３の信号を出力し、前記第１のテスト信号に応答して、パルス幅が前記第２の時間である第４の信号を出力し、前記第２のテスト信号に応答して、パルス幅が前記第３の時間である第５の信号を出力する論理回路を備える、請求項４から請求項６までのいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、タイマを備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、内部回路をテストするためのテストモードを有する半導体装置がある。この半導体装置では、専用のテスト端子が設けられ、そのテスト端子にテスト信号が与えられると、テストモードが設定される（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−１８６４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来の半導体装置では、専用のテスト端子を設けていたので、端子数が多くなると言う問題があった。
【０００５】
それゆえに、この発明の主たる目的は、端子数が少ない半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る半導体装置は、外部から第１の信号を入力するための入力端子と、第１の信号の論理レベルよりも高い予め定められた電圧が入力端子に印加されたことに応じてテスト信号を出力するテスト回路と、第１の信号に応答して第１の時間を測定し、テスト信号に応答して第１の時間よりも短い第２の時間を測定するタイマとを備えたものである。したがって、専用のテスト端子を設ける必要がないので、端子の数が少なくて済む。また、テスト時にタイマの測定時間をモニタすることにより、タイマが正常か否かを迅速に判別することができる。
【０００７】
好ましくは、テスト回路は、第１の電圧が入力端子に印加されている期間のみテスト信号を出力し、タイマは、テスト回路からテスト信号が出力されている期間のみ第２の時間を測定する。この場合は、ノイズによる誤動作を防止することができる。
【０００８】
また好ましくは、さらに、第１の信号に応答して、パルス幅が第１の時間以下である第２の信号を出力し、テスト信号に応答して、パルス幅が第２の時間である第３の信号を出力する論理回路を備える。この場合は、テスト時に第３の信号のパルス幅をモニタすることにより、タイマが正常か否かを迅速に判別することができる。
【０００９】
また、この発明に係る他の半導体装置は、外部から第１の信号を入力するための第１の入力端子と、外部から第２の信号を入力するための第２の入力端子と、第１の信号の論理レベルよりも高い予め定められた第１の電圧が第１の入力端子に印加されたことに応じて第１のテスト信号を出力し、第２の信号の論理レベルよりも高い予め定められた第２の電圧が第２の入力端子に印加されたことに応じて第２のテスト信号を出力するテスト回路と、第１および第２の信号のうちの少なくともいずれか一方の信号に応答して第１の時間を測定し、第１のテスト信号に応答して第１の時間よりも短い第２の時間を測定し、第２のテスト信号に応答して第１の時間よりも短い第３の時間を測定するタイマとを備えたものである。したがって、専用のテスト端子を設ける必要がないので、端子の数が少なくて済む。また、テスト時にタイマの測定時間をモニタすることにより、タイマが正常か否かを迅速に判別することができる。
【００１０】
好ましくは、タイマは、クロック信号を発生するクロック発生回路と、直列接続された第１および第２のサブ分周回路を有し、第１および第２の信号のうちの少なくともいずれか一方の信号に応答してクロック信号を第１および第２のサブ分周回路で分周し、第１のテスト信号に応答してクロック信号を第１のサブ分周回路で分周し、第２のテスト信号に応答してクロック信号を第２のサブ分周回路で分周する分周回路と、分周回路の出力クロック信号のパルス数をカウントし、そのカウント値が予め定められた値を超えたことに応じてカウントアップ信号を出力するカウンタとを含む。この場合は、分周回路が正常か否かを２回に分けて迅速にテストすることができる。
【００１１】
また好ましくは、テスト回路は、第１の電圧が第１の入力端子に印加されている期間のみ第１のテスト信号を出力するとともに、第２の電圧が第２の入力端子に印加されている期間のみ第２のテスト信号を出力し、タイマは、第１のテスト信号が出力されている期間のみ第２の時間を測定し、第２のテスト信号が出力されている期間のみ第３の時間を測定する。この場合は、ノイズによる誤動作を防止することができる。
【００１２】
また好ましくは、さらに、第１および第２の信号のうちの少なくともいずれか一方の信号に応答して、パルス幅が第１の時間以下である第３の信号を出力し、第１のテスト信号に応答して、パルス幅が第２の時間である第４の信号を出力し、第２のテスト信号に応答して、パルス幅が第３の時間である第５の信号を出力する論理回路を備える。この場合は、テスト時に第４および第５の信号のパルス幅をモニタすることにより、第１および第２のサブ分周回路が正常か否かを迅速に判別することができる。
【発明の効果】
【００１３】
以上のように、この発明に係る半導体装置では、専用のテスト端子を設ける必要がないので、端子の数が少なくて済む。また、テスト時にタイマの測定時間をモニタすることにより、タイマが正常か否かを迅速に判別することができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の一実施の形態によるＩＣと、その使用方法を例示する回路ブロック図である。
【図２】図１に示したテスト回路の構成を示す回路図である。
【図３】図１に示したタイマの構成を示すブロック図である。
【図４】図３に示した分周回路の構成を示す回路図である。
【発明を実施するための形態】
【００１５】
図１は、この発明の一実施の形態によるＩＣ１と、その使用方法を例示する回路ブロック図である。図１において、このＩＣ１は、入力端子Ｔ１，Ｔ２、充電端子Ｔ３、放電端子Ｔ４、電源端子Ｔ５、接地端子Ｔ６、テスト回路２、タイマ３、論理回路４、ＰチャネルＭＯＳトランジスタ５、およびＮチャネルＭＯＳトランジスタ６を備える。
【００１６】
入力端子Ｔ１にはチャージ制御信号ＣＨ＿ＩＮが入力され、入力端子Ｔ２にはディスチャージ制御信号ＤＩ＿ＩＮが入力される。また、充電端子Ｔ３は充電電流Ｉ１を流すために使用され、放電端子Ｔ４は放電電流Ｉ２を流すために使用される。また、電源端子Ｔ５には電源電圧ＶＤＣが与えられ、接地端子Ｔ６には接地電圧ＧＮＤが与えられる。
【００１７】
テスト回路２は、図２に示すように、抵抗素子２１〜２４およびコンパレータ２５，２６を含む。抵抗素子２１，２２は、入力端子Ｔ１と接地電圧ＧＮＤのラインとの間に直列接続される。コンパレータ２５の非反転入力端子（＋端子）は抵抗素子２１，２２間のノードに接続され、その反転入力端子（−端子）は参照電圧ＶＲを受ける。
【００１８】
チャージ制御信号ＣＨ＿ＩＮの「Ｈ」レベルは４０Ｖであり、その「Ｌ」レベルは０Ｖ（接地電圧ＧＮＤ）である。通常動作時は、入力端子Ｔ１にチャージ制御信号ＣＨ＿ＩＮが与えられる。この場合は、コンパレータ２５の非反転入力端子の電圧は参照電圧ＶＲよりも低くなり、コンパレータ２５の出力信号であるテスト信号ＴＥ１は非活性化レベルの「Ｌ」レベルに維持される。テスト時に入力端子Ｔ１に４０Ｖよりも高い所定の電圧（たとえば、４５Ｖ）が印加されると、コンパレータ２８の非反転入力端子の電圧は参照電圧ＶＲよりも高くなり、テスト信号ＴＥ１は活性化レベルの「Ｈ」レベルに立ち上げられる。
【００１９】
同様に、抵抗素子２３，２４は、入力端子Ｔ２と接地電圧ＧＮＤのラインとの間に直列接続される。コンパレータ２６の非反転入力端子（＋端子）は抵抗素子２３，２４間のノードに接続され、その反転入力端子（−端子）は参照電圧ＶＲを受ける。
【００２０】
通常動作時は、入力端子Ｔ２にディスチャージ制御信号ＤＩ＿ＩＮが与えられる。この場合は、コンパレータ２６の非反転入力端子の電圧は参照電圧ＶＲよりも低くなり、コンパレータ２６の出力信号であるテスト信号ＴＥ２は非活性化レベルの「Ｌ」レベルに維持される。テスト時に入力端子Ｔ２に４０Ｖよりも高い所定の電圧（たとえば、４５Ｖ）が印加されると、コンパレータ２６の非反転入力端子の電圧は参照電圧ＶＲよりも高くなり、テスト信号ＴＥ２は活性化レベルの「Ｈ」レベルに立ち上げられる。
【００２１】
タイマ３は、図３に示すように、クロック発生回路３０、複数（図３では１２個）の分周回路３１．〜３１．１２、セレクタ３２，３３、およびカウンタ３４を含む。クロック発生回路３０は、制御信号ＥＮが活性化レベルの「Ｈ」レベルにされたことに応じて活性化され、所定の周波数のクロック信号ＣＬＫを生成する。クロック発生回路３０の出力端子３０ａは、分周回路３１．１〜３１．７を介してセレクタ３２の第１入力端子３２ａに接続されるとともに、セレクタ３２の第２入力端子３２ｂに直接接続される。
【００２２】
分周回路３１．１は、図４に示すように、フリップフロップ３５を含む。フリップフロップ３５の反転出力端子（／Ｑ）は入力端子（Ｄ）に接続される。フリップフロップ３５のクロック入力端子（ＣＫ）が分周回路３１．１の入力端子となり、フリップフロップ３５の出力端子（Ｑ）が分周回路３１．１の出力端子となる。フリップフロップ３５は、制御信号ＥＮが活性化レベルの「Ｈ」レベルである場合に活性化される。分周回路３１．１は、入力されたクロック信号ＣＬＫの２倍の周波数のクロック信号を次段の分周回路３１．２に出力する。他の分周回路３１．２〜３１．１２も、分周回路３１．１と同じ構成である。
【００２３】
図３に戻って、セレクタ３２は、選択信号Ｓ１によって制御される。選択信号Ｓ１が「Ｌ」レベルである場合は、第１入力端子３２ａおよび出力端子３２ｃ間が導通し、選択信号Ｓ１が「Ｈ」レベルである場合は、第２入力端子３２ｂおよび出力端子３２ｃ間が導通する。セレクタ３２の出力端子３２ｃは、分周回路３１．８〜３１．１２を介してセレクタ３３の第１入力端子３３ａに接続されるとともに、分周回路３１．８を介してセレクタ３３の第２入力端子３３ｂに接続される。セレクタ３３は、選択信号Ｓ２によって制御される。選択信号Ｓ２が「Ｌ」レベルである場合は、第１入力端子３３ａおよび出力端子３３ｃ間が導通し、選択信号Ｓ２が「Ｈ」レベルである場合は、第２入力端子３３ｂおよび出力端子３３ｃ間が導通する。
【００２４】
カウンタ３４は、セレクタ３３の出力端子３３ｃから出力されたクロック信号のパルス数をカウントし、カウント値が予め定められた値に到達したことに応じてカウントアップ信号ＣＵを活性化レベルの「Ｈ」レベルに立ち上げる。
【００２５】
選択信号Ｓ１，Ｓ２がともに「Ｌ」レベルである場合は、セレクタ３２の端子３２ａ，３２ｃ間が導通するとともにセレクタ３３の端子３３ａ，３３ｃ間が導通する。制御信号ＥＮが活性化レベルの「Ｈ」レベルに立ち上げられると、クロック発生回路３０からクロック信号ＣＬＫが出力される。クロック信号ＣＬＫは、１２段の分周回路３１．１〜３１．１２で分周されてカウンタ３４に入力される。カウンタ３４に入力されるクロック信号の周波数は、クロック信号ＣＬＫの周波数の２−１２倍になる。カウンタ３４は、入力されたクロック信号のパルス数をカウントする。
【００２６】
選択信号Ｓ１，Ｓ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合は、セレクタ３２の端子３２ａ，３２ｃ間が導通するとともにセレクタ３３の端子３３ｂ，３３ｃ間が導通する。制御信号ＥＮが活性化レベルの「Ｈ」レベルに立ち上げられると、クロック発生回路３０からクロック信号ＣＬＫが出力される。クロック信号ＣＬＫは、８段の分周回路３１．１〜３１．８で分周されてカウンタ３４に入力される。カウンタ３４に入力されるクロック信号の周波数は、クロック信号ＣＬＫの周波数の２−８倍になる。カウンタ３４は、入力されたクロック信号のパルス数をカウントする。この場合、タイマ３の測定時間は、選択信号Ｓ１，Ｓ２がともに「Ｌ」レベルである場合の１／２４＝１／１６になる。
【００２７】
選択信号Ｓ１，Ｓ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、セレクタ３２の端子３２ｂ，３２ｃ間が導通するとともにセレクタ３３の端子３３ａ，３３ｃ間が導通する。制御信号ＥＮが活性化レベルの「Ｈ」レベルに立ち上げられると、クロック発生回路３０からクロック信号ＣＬＫが出力される。クロック信号ＣＬＫは、５段の分周回路３１．８〜３１．１２で分周されてカウンタ３４に入力される。カウンタ３４に入力されるクロック信号の周波数は、クロック信号ＣＬＫの周波数の２−５倍になる。カウンタ３４は、入力されたクロック信号のパルス数をカウントする。この場合、タイマ３の測定時間は、選択信号Ｓ１，Ｓ２がともに「Ｌ」レベルである場合の１／２７＝１／１２８となる。
【００２８】
図１に戻って、ＰチャネルＭＯＳトランジスタ５は、電源端子Ｔ５と充電端子Ｔ３との間に接続され、そのゲートは制御信号φ１を受ける。ＮチャネルＭＯＳトランジスタ６は、放電端子Ｔ４と接地電圧ＧＮＤのラインとの間に接続され、そのゲートは制御信号φ２を受ける。
【００２９】
論理回路４は、入力端子Ｔ１，Ｔ２を介して入力される制御信号ＣＨ＿ＩＮ，ＤＩ＿ＩＮと、テスト回路２から与えられるテスト信号ＴＥ１，ＴＥ２と、タイマ３から与えられるカウントアップ信号ＣＵとに基づいて、選択信号Ｓ１，Ｓ２、制御信号ＥＮおよび制御信号φ１，φ２を生成する。
【００３０】
このＩＣ１は、たとえば、制御電圧発生回路１０に接続される。制御電圧発生回路１０は、抵抗素子１１，１２およびコンデンサ１３を含む。抵抗素子１１の一方電極は充電端子Ｔ３に接続され、その他方電極は出力ノードＮ１に接続される。抵抗素子１２の一方電極は放電端子Ｔ４に接続され、その他方電極は出力ノードＮ１に接続される。コンデンサ１３の一方電極は出力ノードＮ１に接続され、その他方電極は接地される。出力ノードＮ１に現れる制御電圧ＶＣは、被制御装置１４に供給されるとともに、制御装置１５にフィードバックされる。また、入力端子Ｔ１，Ｔ２は、制御装置１５に接続される。制御装置１５は、制御電圧ＶＣが目標電圧ＶＴに一致するように制御信号ＣＨ＿ＩＮ，ＤＩ＿ＩＮを生成する。被制御装置１４は、制御電圧ＶＣに従って所定の動作を行なう。
【００３１】
次に、この制御システムの動作について説明する。ここでは、ＩＣ１を制御システムの一部として使用するので、テスト信号ＴＥ１，ＴＥ２はともに「Ｌ」レベルに固定され、選択信号Ｓ１，Ｓ２はともに「Ｌ」レベルに固定される。また、初期状態では、信号φ１は「Ｈ」レベルにされ、信号φ２は「Ｌ」レベルにされている。これにより、トランジスタ５，６が非導通になり、充電端子Ｔ３および放電端子Ｔ４はともにハイ・インピーダンス状態になっている。
【００３２】
被制御装置１４の制御が必要になって目標電圧ＶＴが所定のレベルに設定されると、制御装置１５は、所定周波数のチャージ制御信号ＣＨ＿ＩＮを入力端子Ｔ１に与えるとともに、チャージ制御信号ＣＨ＿ＩＮのデューティー比を目標電圧ＶＴと制御電圧ＶＣの差電圧に応じた値に設定する。チャージ制御信号ＣＨ＿ＩＮは、各周期において、１周期にデューティー比を乗じた時間だけ「Ｈ」レベルにされる。
【００３３】
論理回路４は、チャージ制御信号ＣＨ＿ＩＮが「Ｈ」レベルにされている期間だけ制御信号φ１を活性化レベルの「Ｌ」レベルにする。制御信号φ１が「Ｌ」レベルにされると、トランジスタ５が導通し、電源電圧ＶＤＣのラインからトランジスタ５および抵抗素子１１を介して出力ノードＮ１に充電電流Ｉ１が流れ、コンデンサ１３が充電されて制御電圧ＶＣが上昇する。制御電圧ＶＣが上昇して目標電圧ＶＴに到達すると、チャージ制御信号ＣＨ＿ＩＮのディーティー比は０となり、チャージ制御信号ＣＨ＿ＩＮは「Ｌ」レベルに固定される。
【００３４】
目標電圧ＶＴが制御電圧ＶＣよりも低い電圧に変更されると、制御装置１５は、所定周波数のディスチャージ制御信号ＤＩ＿ＩＮを入力端子Ｔ２に与えるとともに、ディスチャージ制御信号ＤＩ＿ＩＮのデューティー比を制御電圧ＶＣと目標電圧ＶＴの差電圧に応じた値に設定する。ディスチャージ制御信号ＤＩ＿ＩＮは、各周期において、１周期にデューティー比を乗じた時間だけ「Ｈ」レベルにされる。
【００３５】
論理回路４は、ディスチャージ制御信号ＤＩ＿ＩＮが「Ｈ」レベルにされている期間だけ制御信号φ２を活性化レベルの「Ｈ」レベルにする。制御信号φ２が「Ｈ」レベルにされると、トランジスタ６が導通し、出力ノードＮ１から抵抗素子１２およびトランジスタ６を介して接地電圧ＧＮＤのラインに放電電流Ｉ２が流れ、コンデンサ１３が放電されて制御電圧ＶＣが低下する。制御電圧ＶＣが低下して目標電圧ＶＴに到達すると、ディスチャージ制御信号ＤＩ＿ＩＮのディーティー比は０となり、ディスチャージ制御信号ＤＩ＿ＩＮは「Ｌ」レベルに固定される。このようにして、制御電圧ＶＣは目標電圧ＶＴに一致する。
【００３６】
ここで、タイマ３の動作について説明する。被制御装置１４の安全上の理由から、制御電圧ＶＣの変化速度は所定速度以下に制限されているものとする。もし、制御装置１５が故障して制御信号ＣＨ＿ＩＮまたはＤＩ＿ＩＮが「Ｈ」レベルに固定された場合、トランジスタ５または６が導通状態に固定されて制御電圧ＶＣの変化速度が所定速度を越える恐れがある。そこで、論理回路４は、トランジスタ５を導通させると同時に制御信号ＥＮを「Ｈ」レベルにしてタイマ３を活性化させ、タイマ３がカウントアップして信号ＣＵが「Ｈ」レベルになった場合は、チャージ制御信号ＣＨ＿ＩＮの論理レベルに関係無く、制御信号φ１を「Ｈ」レベルに立ち上げる。
【００３７】
また、論理回路５は、トランジスタ６を導通させると同時に制御信号ＥＮを「Ｈ」レベルにしてタイマ３を活性化させ、タイマ３がカウントアップして信号ＣＵが「Ｈ」レベルになった場合は、ディスチャージ制御信号ＤＩ＿ＩＮの論理レベルに関係無く、制御信号φ２を「Ｌ」レベルに立ち下げる。したがって、トランジスタ５，６の導通期間は、タイマ３の測定時間以内に制限され、制御電圧ＶＣの変化速度は所定速度以下に制限される。
【００３８】
また、ＩＣ１を出荷する前に、タイマ３が正常に動作するか否かをテストする必要がある。この場合は、ＩＣ１の端子Ｔ１〜Ｔ６は、テスタ（図示せず）に接続される。まずテスタは、チャージ制御信号ＣＨ＿ＩＮの「Ｈ」レベル（４０Ｖ）よりも高い所定の電圧（たとえば、４５Ｖ）を入力端子Ｔ１に印加するとともに、入力端子Ｔ２に「Ｌ」レベルを印加する。これにより、テスト回路２によってテスト信号ＴＥ１，ＴＥ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。
【００３９】
論理回路４は、選択信号Ｓ１，Ｓ２をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにし、信号φ１を「Ｌ」レベルに立ち下げ、信号ＥＮを「Ｈ」レベルに立ち上げる。これにより、クロック発生回路３０からクロック信号ＣＬＫが出力され、クロック信号ＣＬＫは分周回路３１．１〜３１．８で分周されてカウンタ３４に入力される。カウンタ３４がカウントアップして信号ＣＵが「Ｈ」レベルに立ち上げられると、論理回路４は信号φ１を「Ｈ」レベルに立ち上げる。
【００４０】
すなわち、トランジスタ５の導通時間は、タイマ３の測定時間に設定される。テスタは、充電端子Ｔ３を介してトランジスタ５の導通時間を検出し、検出時間が正常範囲内か否かを判別する。検出時間が正常範囲内である場合は、クロック発生回路３０、分周回路３１．１〜３１．８、およびカウンタ３４は正常であると判別される。検出時間が正常範囲内でない場合は、クロック発生回路３０、分周回路３１．１〜３１．８、およびカウンタ３４は正常でないと判別され、そのＩＣ１は廃棄される。
【００４１】
テスタは、ＩＣ１をリセットした後、ディスチャージ制御信号ＤＩ＿ＩＮの「Ｈ」レベル（４０Ｖ）よりも高い所定の電圧（たとえば、４５Ｖ）を入力端子Ｔ２に印加するとともに、入力端子Ｔ１に「Ｌ」レベルを印加する。これにより、テスト回路２によってテスト信号ＴＥ１，ＴＥ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。
【００４２】
論理回路４は、選択信号Ｓ１，Ｓ２をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにし、信号φ２，ＥＮをともに「Ｈ」レベルに立ち上げる。これにより、クロック発生回路３０からクロック信号ＣＬＫが出力され、クロック信号ＣＬＫは分周回路３１．８〜３１．１２で分周されてカウンタ３４に入力される。カウンタ３４がカウントアップして信号ＣＵが「Ｈ」レベルに立ち上げられると、論理回路４は信号φ２を「Ｌ」レベルに立ち下げる。
【００４３】
すなわち、トランジスタ６の導通時間は、タイマ３の測定時間に設定される。テスタは、放電端子Ｔ４を介してトランジスタ６の導通時間を検出し、検出時間が正常範囲内か否かを判別する。検出時間が正常範囲内である場合は、クロック発生回路３０、分周回路３１．８〜３１．１２、およびカウンタ３４は正常であると判別される。検出時間が正常範囲内でない場合は、クロック発生回路３０、分周回路３１．８〜３１．１２、およびカウンタ３４は正常でないと判別され、そのＩＣ１は廃棄される。
【００４４】
以上のテストでクロック発生回路３０、分周回路３１．１〜３１．１２、およびカウンタ３４が正常であると判別された場合は、そのＩＣ１は正常であると判別されて出荷される。
【００４５】
この実施の形態では、入力端子Ｔ１，Ｔ２に信号ＣＨ，ＦＩの「Ｈ」レベルよりも高い電圧を印加することによってテスト信号ＴＥ１，ＴＥ２を生成するので、テスト信号ＴＥ１，ＴＥ２を入力するための２つのテスト端子を設ける場合に比べ、端子数が少なくて済み、装置の小型化および低コスト化を図ることができる。
【００４６】
また、分周回路３１．１〜３１．１２を２回に分けてテストするので、１回でテストする場合よりもテスト時間が短くて済む。すなわち、クロック信号ＣＬＫを分周回路３１．１〜３１．１２で分周すると、クロック信号ＣＬＫの１０−１２倍の周波数の第１のクロック信号が生成される。クロック信号ＣＬＫを分周回路３１．１〜３１．８で分周すると、クロック信号ＣＬＫの１０−８倍の周波数の第２のクロック信号が生成される。クロック信号ＣＬＫを分周回路３１．８〜３１．１２で分周すると、クロック信号ＣＬＫの１０−５倍の周波数の第３のクロック信号が生成される。
【００４７】
第１のクロック信号のパルス数を所定数だけカウントするために必要な時間を８秒とすると、第２のクロック信号のパルス数を所定数だけカウントするために必要な時間は８／２４＝０．５秒となり、第３のクロック信号のパルス数を所定数だけカウントするために必要な時間は８／２７＝１／１６秒となる。したがって、第１のクロック信号を用いた場合は８秒のテスト時間が必要であるのに対し、第２および第３のクロック信号を用いた場合はテスト時間は（０．５＋１／１６）秒で済む。
【００４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４９】
１  ＩＣ、２  テスト回路、３  タイマ、４  論理回路、５  ＰチャネルＭＯＳトランジスタ、６  ＮチャネルＭＯＳトランジスタ、１０  制御電圧発生回路、１１，１２、２１〜２４  抵抗素子、１３  コンデンサ、１４  被制御装置、１５  制御装置、２５，２６  コンパレータ、３０  クロック発生回路、３１．１〜３１．１２  分周回路、３２，３３  セレクタ、３４  カウンタ、３５  フリップフロップ、Ｔ１，Ｔ２  入力端子、Ｔ３  充電端子、Ｔ４  放電端子、Ｔ５  電源端子、Ｔ６  接地端子。
【図１】
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【図２】
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【図３】
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【図４】
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