(57)【要約】【課題】基準クロックの周波数よりも低い周波数で動作する素子を用いて信号特性の変化を検出することを目的とする。【解決手段】ＤＵＴから出力された試験信号の良否判定のテストを行う半導体試験装置であって、基準クロックを分周した周波数で動作し、試験信号を入力して遅延量の異なる負の遅延を与えて検査信号として出力する複数の負側遅延素子６−１〜６−４および負側フリップフロップ７−１〜７−４と、基準クロックを分周した周波数で動作し、試験信号を入力して遅延量の異なる正の遅延を与えて検査信号として出力する複数の正側遅延素子６−５〜６−８および正側フリップフロップ７−５〜７−８と、各検査信号が試験信号を基準としてそれぞれ信号変化点を含むように遅延量を設定する遅延量設定部１６と、検査信号の値に基づいて試験信号の信号特性の検査を行う信号特性検査部１４と、を備えている。【選択図】  図１
2010210298.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスから出力された試験信号の良否判定のテストを行う半導体試験装置であって、
基準クロックを分周した周波数で動作し、前記試験信号を入力して遅延量の異なる負の遅延を与えて検査信号として出力する複数の負側遅延手段と、
基準クロックを分周した周波数で動作し、前記試験信号を入力して遅延量の異なる正の遅延を与えて検査信号として出力する複数の正側遅延手段と、
前記負側遅延手段と前記正側遅延手段とにより遅延された前記検査信号が前記試験信号を基準としてそれぞれ信号変化点を含むように前記負側遅延手段と前記正側遅延手段との遅延量を設定する遅延量設定手段と、
前記検査信号の値に基づいて前記試験信号の信号特性の検査を行う検査手段と、
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記検査手段は、
負の遅延を与えられた各検査信号と正の遅延を与えられた各検査信号とのうち何れか一方の各検査信号が全て同じ値であり、且つ前記試験信号およびその前後の試験信号からなる３ビットの試験信号が連続して変化しているか否かを検査する第１の特性検査手段と、
前記３ビットの試験信号に対応する各検査信号の正常値と前記遅延手段から出力された各検査信号の値とが一致しているか否かを検査する第２の特性検査手段と、
を備えていることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記負側遅延手段から出力される各検査信号を入力し、これらの検査信号の値に変化があるときには、前記検査手段に検査信号を出力しないように制御する負側信号出力制御手段と、
前記正側遅延手段から出力される各検査信号を入力し、これらの検査信号の値に変化があるときには、前記検査手段に検査信号を出力しないように制御する正側信号出力制御手段と、
を備えていることを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記遅延量設定手段は、
前記試験信号の１パルス分のパルス幅を前記負側遅延手段および前記正側遅延手段の個数分に均等に分割した間隔ごとに前記負側遅延手段と前記正側遅延手段との遅延量を設定する第１の遅延量設定手段と、
この第１の遅延量設定手段により設定された遅延量の遅延が与えられた前記検査信号のうち前記負側遅延手段の各検査信号と前記正側遅延手段の各検査信号とのそれぞれにおいて信号変化点を含む前後の検査信号間を前記負側遅延手段の個数と前記正側遅延手段の個数とで分割した間隔ごとに前記負側遅延手段と前記正側遅延手段との遅延量を設定する第２の遅延量設定手段と、
を備えていることを特徴とする請求項１記載の半導体試験装置。
【請求項５】
基準クロックの周波数を４分周以上に分周した周波数で前記遅延手段を動作させること
を特徴とする請求項１記載の半導体試験装置。
【請求項６】
前記試験信号を２つの異なる閾値で判定したＨ側試験信号とＬ側試験信号とをそれぞれ前記負側遅延手段と前記正側遅延手段とに対して選択的に入力させるための複数のスイッチを備え、
前記検査手段は、前記Ｈ側試験信号と前記Ｌ側試験信号とのそれぞれについて生成された各検査信号の値の違いに基づいて前記試験信号の波形の立ち上がり時間と立ち下り時間とを求めること
を特徴とする請求項１記載の半導体試験装置。
【請求項７】
被試験デバイスから出力された試験信号のテストを行う半導体試験方法であって、
基準クロックの周波数で動作するマスターストローブを基準として、正および負方向において前記基準クロックを分周した周波数で動作する複数のシャドウストローブを、それぞれ信号変化点を含むように設定する工程と、
前記シャドウストローブの値に基づいて前記試験信号の信号特性の検査を行う工程と、
を有していることを特徴とする半導体試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は被試験デバイスのテストを行う半導体試験装置および半導体試験方法に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）に所定の試験信号の入出力を行ってテストを行う半導体試験装置が従来から用いられている。半導体試験装置の概略構成は、例えば図８のようなものがあり、この図の半導体試験装置１０１は、ＤＵＴインターフェイス１０２とフロントエンドチップ１０３とイベントジェネレータチップ１０４とピンコントロールチップ１０５とカードコントローラ１０６とバックプレーンインターフェイス１０７とを備えて概略構成している。なお、図８において、ＤＵＴインターフェイスを「ＤＩＦ」、フロントエンドチップを「ＦＥＣ」、イベントジェネレータチップを「ＥＧＣ」、ピンコントロールチップを「ＰＣＣ」、カードコントローラを「ＣＣＴ」、バックプレーンインターフェイスを「ＢＰＩ」として示している。
【０００３】
ＤＵＴインターフェイス１０２は被試験デバイスであるＤＵＴに接続されているインターフェイスである。フロントエンドチップ１０３はＤＵＴインターフェイス１０２とイベントジェネレータチップ１０４とに接続されており、ＤＣソース回路１１１とＤＣメジャー回路１１２とドライバ回路１１３とコンパレータ回路１１４とを備えて概略構成している。なお、図８において、ＤＣソース回路は「ＤＳＣ」、ＤＣメジャー回路は「ＤＭＣ」、ドライバ回路は「ＤＲＣ」、コンパレータ回路は「ＣＰＣ」として示している。
【０００４】
ＤＣソース回路１１１は各種回路に対して電源供給を行う回路であり、ＤＣメジャー回路１１２はＤＵＴに対して電源を供給してテストを行うための回路である。ドライバ回路１１３はＤＵＴに対して所定の試験信号を入力するための回路である。コンパレータ回路１１４はＤＵＴから出力された試験信号をアナログ信号からデジタル信号に変換する回路になる。
【０００５】
イベントジェネレータチップ１０４はフロントエンドチップ１０３とピンコントロールチップ１０５とに接続されており、マスタークロックジェネレータ１２１とパターンジェネレータ１２２とタイミングジェネレータ１２３とレシーバ回路１２４とを備えて概略構成している。なお、図８において、マスタークロックジェネレータを「ＭＣＧ」、パターンジェネレータを「ＰＴＧ」、タイミングジェネレータを「ＴＭＧ」、レシーバ回路を「ＲＶＣ」として示している。
【０００６】
マスタークロックジェネレータ１２１は基準クロックを発生する回路であり、パターンジェネレータ１２２はＤＵＴに対して入力する試験信号のパターンを発生する回路である。タイミングジェネレータ１２３はタイミングを発生する回路であり、レシーバ回路１２４はＤＵＴからの試験信号を受信する回路になる。このレシーバ回路１２４はコンパレータ回路１１４から出力されたデジタルの試験信号を入力している。
【０００７】
ピンコントロールチップ１０５はイベントジェネレータチップ１０４とカードコントローラ１０６とに接続されており、ピンコントローラ１３１とキャプチャメモリ１３２とを備えて概略構成している。なお、図８において、ピンコントローラは「ＰＣＴ」、キャプチャメモリは「ＣＰＭ」として示している。
【０００８】
ピンコントローラ１３１はレシーバ回路１２４から試験信号を入力して、当該試験信号に基づいてＤＵＴの良否判定を行う。キャプチャメモリ１３２は試験信号の良否判定を行うときに基準となる期待値を記憶しており、ピンコントローラ１３１はキャプチャメモリ１３２に記憶されている期待値と入力した試験信号との比較を行うことによりＤＵＴの良否判定を行う。
【０００９】
以上のフロントエンドチップ１０３とイベントジェネレータチップ１０４とピンコントロールチップ１０５とは１枚のデジタルチャンネルカード内に搭載されており、カードコントローラ１０６が各デジタルチャンネルカードの制御を行う。バックプレーンインターフェイス１０８は各デジタルチャンネルカードのピンコントロールチップ１０５から出力される良否判定の結果を整理して図示しない制御装置に出力する。
【００１０】
図９は主にレシーバ回路１２４およびその周辺回路を示している。レシーバ回路１２４は２つのフリップフロップ（フリップフロップ１４２Ａおよびフリップフロップ１４２Ｂ）と２つの遅延素子（遅延素子１４３Ａおよび遅延素子１４３Ｂ）と２つのイベントカウンタ（イベントカウンタ１４４Ａおよびイベントカウンタ１４４Ｂ）とを備えて概略構成している。なお、図９において、フリップフロップを「ＦＦ」、遅延素子を「ＤＬ」として示している。
【００１１】
マスタークロックジェネレータ１２１は図示しない制御装置からシステムクロックを入力しており、動作タイミングの基準となる基準クロックを生成および出力している。コンパレータ回路１１４から出力された試験信号は２つに分岐されてそれぞれフリップフロップ１４２Ａおよびフリップフロップ１４２Ｂに入力されて一時的に記憶される。遅延素子１４３Ａおよび第２の遅延素子１４３Ｂはそれぞれマスタークロックジェネレータ１２１から基準クロックを入力して、この基準クロックの周波数で動作する遅延素子である。遅延素子１４３Ａは時間Ｔ０だけ遅延させてフリップフロップ１４２Ａから試験信号を出力させ、遅延素子１４３Ｂは時間Ｔ１だけ遅延させてフリップフロップ１４２Ｂから試験信号を出力させる。
【００１２】
イベントカウンタ１４４Ａおよびイベントカウンタ１４４Ｂはそれぞれ所定の条件に合致した場合にのみ試験信号をピンコントローラ１３１に対して出力を行う。例えば、ＤＵＴの全テスト時間のうち所定の期間のみを有効期間とする場合、イベントカウンタ１４４Ａおよびイベントカウンタ１４４Ｂに予め有効期間を設定しておき、当該有効期間に入力した試験信号のみをピンコントローラ１３１に対して出力するようにする。
【００１３】
以上の構成におけるＤＵＴの良否判定動作について説明する。ＤＵＴから出力された試験信号は、コンパレータ回路１１４においてアナログ信号からデジタル信号に変換されてレシーバ回路１２４に入力される。そして、図９に示すように、レシーバ回路１２４ではデジタルの試験信号が２つに分岐されて、フリップフロップ１４２Ａとフリップフロップ１４２Ａとに入力される。フリップフロップ１４２Ａとフリップフロップ１４２Ａとに入力された試験信号は、それぞれ異なる遅延量（Ｔ０とＴ１）が与えられてイベントカウンタ１４４Ａとイベントカウンタ１４４Ｂとに入力される。そして、所定の有効期間の試験信号のみがピンコントローラ１３１に入力される。
【００１４】
ピンコントローラ１３１はキャプチャメモリ１３２に記憶されている期待値とイベントカウンタ１４４Ａおよびイベントカウンタ１４４Ｂから出力される試験信号とを比較して良否判定を行う。このとき、イベントカウンタ１４４Ａとイベントカウンタ１４４Ｂとから出力される試験信号はそれぞれ異なる遅延量Ｔ０とＴ１とが与えられている。このため、同じ試験信号に対して異なるタイミングで良否判定がされることになるため、良否判定の基準となるストローブ信号が異なるタイミングで発生されている状態になる。
【００１５】
以上により、ＤＵＴの良否判定のテストが行われる。なお、前述した技術のようにストローブ信号を異なるタイミングで発生させるような技術が例えば特許文献１に開示されている。この技術では、タイミング発生器から出力されるタイミング信号を２つに分岐させ、スキュー調整回路において異なる遅延を与えることにより、ストローブ信号のタイミングを異ならせるようにしている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００２−２８６８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
半導体試験装置ではストローブ信号のタイミングで期待値と試験信号との比較を行ってＤＵＴの良否が判定される。従って、ＤＵＴから出力される試験信号のタイミングとストローブ信号のタイミングとを一致させなければ正確なテストを行うことができない。例えば、図１０（ａ）のように、試験信号の波形の立ち上がりおよび立ち下りの中間にストローブ信号が位置している場合には正確なテストを行うことができるが、図１０（ｂ）のように、波形の位相が正方向或いは負方向にシフトして、波形の立ち上がりまたは立ち下りのタイミングでストローブ信号を発生すると、正常な判定を行うことができなくなり、テストの正確性が失われる。この場合はテスト結果を無効にしなければならない。なお、図１０において、ストローブ信号を「Strobe」として示しており、「Threshold」は試験信号が「０」か「１」であるかの閾値である。
【００１８】
ＤＵＴには自己発熱や周辺温度の温度変動等により、位相や周波数等の信号特性が変化するという特有の問題がある。特に、近年のＤＵＴは高機能化・高周波化が進んでいるため極めてシビアな信号特性が求められる一方で、発生する熱量が高くなるために信号特性が変化しやすいという問題を抱えており、テストの正確性という点で問題がある。そこで、図１０のように１箇所でストローブ信号を発生させるのではなく、複数個所でストローブ信号を発生させることで、信号特性が変化しているか否かの検出が可能になる。
【００１９】
ＤＵＴのテストを行うためのストローブ信号を基準として、その直前および直後にダミー用のストローブ信号を発生させ、各ストローブ信号を監視することにより、信号特性の変化を検出できる。このためには、少なくとも３つのストローブ信号を発生させなければならない。例えば、位相のずれを生じるような信号特性の変化であれば、時間軸の正方向と負方向との何れの方向にもずれを生じる可能性があるからである。また、信号特性の変化を高精度に検出する場合には、さらに多くのストローブ信号を発生させなければならない。
【００２０】
図８および図９で説明した技術ではタイミングの異なる複数のストローブ信号を発生させるために２つの遅延手段（フリップフロップおよび遅延素子）を設けており、当該遅延手段の個数をさらに多く設けることにより、信号特性の変化を検出することはできる。また、特許文献１の技術であれば、複数のタイミング信号に対してスキュー調整回路がそれぞれ異なる遅延量を与えることにより、信号特性の変化を検出することは可能である。ただし、遅延手段にせよ、スキュー調整回路にせよ、それぞれマスタークロックジェネレータ或いはタイミング発生器により制御されており、つまり基準クロックの周波数で動作していることになる。
【００２１】
前述したようにＤＵＴの高機能化・高周波化に伴い、半導体試験装置の基準クロックの動作周波数が高速になっている。このため、遅延手段或いはスキュー調整回路の動作周波数も高いものになり、各回路の消費電力が大きくなっている。特に、近年のＤＵＴは著しく高機能・高周波になっており、しかも大量のＤＵＴを短時間で試験を行わなければならないことから、半導体試験装置の基準クロックは飛躍的に高速になっており、１つの素子に必要な消費電力は極めて大きくなる。そして、信号特性の変化を検出するために多くの素子を用いられると、或いはスキュー調整回路による遅延量の設定個数を増加させると、膨大な電力が消費されることになる。また、遅延手段或いはスキュー調整回路に高速動作可能な素子を用いているため、回路が複雑化および大規模化するという問題も生じる。さらに、高周波で動作する素子は低い周波数で動作する素子よりも不良率が高くなるため、高周波で動作する素子数の増加により不良率が著しく高くなるという問題も起こる。
【００２２】
そこで、本発明は、基準クロックの周波数よりも低い周波数で動作する素子を用いて信号特性の変化を検出することを目的とする。
【課題を解決するための手段】
【００２３】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスから出力された試験信号の良否判定のテストを行う半導体試験装置であって、基準クロックを分周した周波数で動作し、前記試験信号を入力して遅延量の異なる負の遅延を与えて検査信号として出力する複数の負側遅延手段と、基準クロックを分周した周波数で動作し、前記試験信号を入力して遅延量の異なる正の遅延を与えて検査信号として出力する複数の正側遅延手段と、前記負側遅延手段と前記正側遅延手段とにより遅延された前記検査信号が前記試験信号を基準としてそれぞれ信号変化点を含むように前記負側遅延手段と前記正側遅延手段との遅延量を設定する遅延量設定手段と、前記検査信号の値に基づいて前記試験信号の信号特性の検査を行う検査手段と、を備えたことを特徴とする。
【００２４】
この半導体試験装置によれば、試験信号を基準として負側および正側において複数の異なるタイミングで検査信号を判定することで、信号特性の変化を検査することができるようになる。負側および正側遅延手段に用いられる素子の動作周波数は基準クロックを分周したものであるが、正方向および負方向に検査信号を遅延させていることから、正確に信号特性の変化を検出できる。そして、低い周波数で動作させることで、消費電力の低減、回路の簡略化および小規模化、不良率の低下等の効果が得られるようになる。
【００２５】
本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置において、前記検査手段は、負の遅延を与えられた各検査信号と正の遅延を与えられた各検査信号とのうち何れか一方の各検査信号が全て同じ値であり、且つ前記試験信号およびその前後の試験信号からなる３ビットの試験信号が連続して変化しているか否かを検査する第１の特性検査手段と、前記３ビットの試験信号に対応する各検査信号の正常値と前記遅延手段から出力された各検査信号の値とが一致しているか否かを検査する第２の特性検査手段と、を備えていることを特徴とする。
【００２６】
この半導体試験装置によれば、第１の特性検査手段と第２の特性検査手段とにより信号特性の検査を行うことができるようになる。第１の特性検査手段で予め検査の必要がないパターンを除外していることで、第２の特性検査手段における判定処理を低減させることができるようになる。
【００２７】
本発明の請求項３の半導体試験装置は、請求項１記載の半導体試験装置において、前記負側遅延手段から出力される各検査信号を入力し、これらの検査信号の値に変化があるときには、前記検査手段に検査信号を出力しないように制御する負側信号出力制御手段と、前記正側遅延手段から出力される各検査信号を入力し、これらの検査信号の値に変化があるときには、前記検査手段に検査信号を出力しないように制御する正側信号出力制御手段と、を備えていることを特徴とする。
【００２８】
この半導体試験装置によれば、負側信号出力制御手段と正側信号出力制御手段とは信号特性の検査を行う必要のない場合には、検査信号を出力しないように制御している。検査信号に変化がある場合には信号変化点を見失っていないことを示しているため、不要な場合に検査手段による検査を行わせないことで、検査手段の処理負担の軽減を図るようにしている。
【００２９】
本発明の請求項４の半導体試験装置は、請求項１記載の半導体試験装置において、前記遅延量設定手段は、前記試験信号の１パルス分のパルス幅を前記負側遅延手段および前記正側遅延手段の個数分に均等に分割した間隔ごとに前記負側遅延手段と前記正側遅延手段との遅延量を設定する第１の遅延量設定手段と、この第１の遅延量設定手段により設定された遅延量の遅延が与えられた前記検査信号のうち前記負側遅延手段の各検査信号と前記正側遅延手段の各検査信号とのそれぞれにおいて信号変化点を含む前後の検査信号間を前記負側遅延手段の個数と前記正側遅延手段の個数とで分割した間隔ごとに前記負側遅延手段と前記正側遅延手段との遅延量を設定する第２の遅延量設定手段と、を備えていることを特徴とする。
【００３０】
この半導体試験装置によれば、第１の遅延量設定手段により設定された間隔をさらに第２の遅延量設定手段により信号変化点を含むように狭小に設定することが可能になる。信号特性の検査範囲を絞ることで検査信号間の遅延間隔を極めて短く設定できるため高精度に検査を行うことができ、且つ検査範囲を限定的に絞り込んでいるため、検査信号の個数もそれほど多く設ける必要がなくなる。
【００３１】
本発明の請求項５の半導体試験装置は、請求項１記載の半導体試験装置において、基準クロックの周波数を４分周以上に分周した周波数で前記遅延手段を動作させることを特徴とする。
【００３２】
この半導体試験装置によれば、遅延手段の動作周波数を４分周以上に低くすることができるため、消費電力の低減効果、回路の簡略化および小規模化、不良率の低下といった効果を極めて高く奏するようになる。４分周以上にすることにより、全ての波形の立ち上がりおよび立ち下りを検査することができなくなるが、信号特性の変化は徐々に生じるものであるから、一部の波形の立ち上がりおよび立ち下りを定期的に検査することで、十分に信号特性の変化を検出できるようになる。
【００３３】
本発明の請求項６の半導体試験装置は、請求項１記載の半導体試験装置において、前記試験信号を２つの異なる閾値で判定したＨ側試験信号とＬ側試験信号とをそれぞれ前記負側遅延手段と前記正側遅延手段とに対して選択的に入力させるための複数のスイッチを備え、前記検査手段は、前記Ｈ側試験信号と前記Ｌ側試験信号とのそれぞれについて生成された各検査信号の値の違いに基づいて前記試験信号の波形の立ち上がり時間と立ち下り時間とを求めることを特徴とする。
【００３４】
この半導体試験装置によれば、閾値の異なるＨ側試験信号とＬ側試験信号との検査信号を比較して、両者の値の違いに基づいて試験信号の波形の立ち上がり時間および立ち下り時間を得ることができるようになる。これにより、ＤＵＴの種類ごとに定められている規定値内に立ち上がり時間および立ち下り時間が満たしているか否かによって、ＤＵＴの良否判定を行うことができるようになる。
【００３５】
本発明の請求項７の半導体試験方法は、被試験デバイスから出力された試験信号のテストを行う半導体試験方法であって、基準クロックの周波数で動作するマスターストローブを基準として、正および負方向において前記基準クロックを分周した周波数で動作する複数のシャドウストローブを、それぞれ信号変化点を含むように設定する工程と、前記シャドウストローブの値に基づいて前記試験信号の信号特性の検査を行う工程と、を有していることを特徴とする。
【００３６】
この半導体試験方法によれば、マスターストローブの前後にそれぞれ設けた複数のシャドウストローブが波形の立ち上がりおよび立ち下りを監視することで、信号特性の変化を検出することができるようになる。
【発明の効果】
【００３７】
本発明は、複数の遅延手段によりそれぞれ異なるタイミングで遅延させた複数の検査信号を、試験信号を基準として正および負方向に信号変化点を含むように異なった遅延量で遅延させることにより、信号特性の変化を検出できる。遅延手段は基準クロックを分周した周波数で動作させていることにより、消費電力の低減、回路の簡略化および小規模化、不良率の低下といった効果が得られるようになる。
【図面の簡単な説明】
【００３８】
【図１】半導体試験装置の一部の構成を示すブロック図である。
【図２】ピンコントローラの構成を示すブロック図である。
【図３】波形無変位テーブルの内容を示す図である。
【図４】遅延量設定工程を説明するためのタイムチャートである。
【図５】信号特性の検査を説明するためのタイムチャートである。
【図６】変形例における半導体試験装置の一部構成を示すブロック図である。
【図７】変形例の動作を説明するためのタイムチャートである。
【図８】半導体試験装置の全体構成を示すブロック図である。
【図９】従来の半導体試験装置の一部構成を示すブロック図である。
【図１０】従来の試験信号の良否判定を説明するためのタイムチャートである。
【発明を実施するための形態】
【００３９】
以下、図面を参照して本発明の実施形態を説明する。図１は、本発明の半導体試験装置のレシーバ回路１およびその周辺回路としてピンコントローラ２とキャプチャメモリ３とマスタークロックジェネレータ４とを示している。図１の構成は図８で示す半導体試験装置１０１の一部の構成である。このうちキャプチャメモリ３およびマスタークロックジェネレータ４は図８のキャプチャメモリ１３２およびマスタークロックジェネレータ１２１と同じであるが、レシーバ回路１とピンコントローラ２とは従来のものとは異なっている。なお、本発明の半導体試験装置がテストを行うＤＵＴとしては、メモリやＩＣ、ＬＳＩ等の任意の被試験デバイスを適用することができる。また、図１において、マスタークロックジェネレータを「ＭＣＧ」として示している。
【００４０】
レシーバ回路１は、分周器５と遅延素子群６とフリップフロップ群７とイベントカウンタ群８とを備えて概略構成している。なお、図１において、分周器は「ＤＩＶ」、遅延素子は「ＤＬ」、フリップフロップは「ＦＦ」として示している。
【００４１】
マスタークロックジェネレータ４は図示しない制御装置からシステムクロックを入力して基準クロックを生成および出力しているものであり、図８で説明したマスタークロックジェネレータ１２１と同じものである。分周器５はマスタークロックジェネレータ４から基準クロックを入力して、そのままの周波数のクロック（図１では「１／１」として示している：以下、基準クロックとする）と２分周したクロック（図１では「１／２」として示している：以下、分周クロックとする）との２つのクロックを出力している。
【００４２】
遅延素子群６は９個の遅延素子から構成されており、各遅延素子にはそれぞれ異なる遅延量が設定される。このうち分周器５から基準クロックを入力している遅延素子を基準遅延素子６−０とし、それ以外の８個の遅延素子のうち４個の遅延素子を負側遅延素子６−１〜６−４、残りの４個の遅延素子を正側遅延素子６−５〜６−８とする。負側遅延素子６−１〜６−４および正側遅延素子６−５〜６−８は分周器５から分周クロックを入力しており、基準クロックの半分の周波数で動作を行っている。なお、以下において、基準遅延素子６−０と負側遅延素子６−１〜６−４と正側遅延素子６−５〜６−８との総称を単に遅延素子とする。
【００４３】
フリップフロップ群７は９個のフリップフロップから構成されており、何れのフリップフロップも一時的に信号を記憶する記憶素子である。これらうち基準遅延素子６−０に接続されているフリップフロップを基準フリップフロップ７−０とし、負側遅延素子６−１〜６−４に接続されているものを負側フリップフロップ７−１〜７−４、正側遅延素子６−５〜６−８に接続されているものを正側フリップフロップ７−５〜７−８とする。なお、以下において、基準フリップフロップ７−０と負側フリップフロップ７−１〜７−４と正側フリップフロップ７−５〜７−８との総称を単にフリップフロップとする。
【００４４】
フリップフロップ群７には図８で説明したコンパレータ回路１１４からデジタルの試験信号が入力される。この試験信号は分岐されてフリップフロップ７−０〜７−８に入力される。フリップフロップ７−０〜７−８から出力される信号は遅延素子６−０〜６−８により所定の遅延が与えられており、その遅延量はそれぞれ異なっている。また、フリップフロップ７−０〜７−８はそれぞれ遅延素子６−０〜６−８と同じ周波数で動作しており、基準フリップフロップ７−０は基準クロックの周波数で動作し、それ以外のフリップフロップ７−１〜７−８は分周クロックの周波数で動作する。
【００４５】
基準遅延素子６−０が与える遅延量はＴ０であり、基準フリップフロップ７−０は試験信号をＴ０だけ遅延させて出力する。基準フリップフロップ７−０から出力される試験信号はＤＵＴの良否判定を行うために用いられる信号である。遅延量Ｔ０は任意の値に設定可能になっているため、ＤＵＴの種類等に応じてユーザが適宜の遅延量を設定する。遅延量Ｔ０を適宜に設定することにより、信号の判定タイミングを自由に設定できる。信号の判定を行うストローブ信号は固定されているが、試験信号に遅延を与えることにより相対的にストローブ信号のタイミングを変化させることができる。これにより、ストローブ信号を任意のタイミングで発生させることができるようになる。
【００４６】
負側遅延素子６−１〜６−４の与える遅延により、試験信号は時間Ｔ１〜Ｔ４の遅延量が与えられて出力される。負側フリップフロップ７−１〜４から出力される試験信号はＤＵＴの良否判定を行うための信号ではなく、信号特性の変化の検査を行うための信号になる。以下、試験信号と区別するためにこれらの信号を検査信号とする。負側遅延素子６−１〜６−４は基準遅延素子６−０よりもそれぞれ時間軸に対して早くなる方向に対して遅延（負の遅延）を発生させる。従って、Ｔ１〜Ｔ４とＴ０との関係は「Ｔ１〜Ｔ４＜Ｔ０」となる。なお、信号特性の変化とは、自己発熱や温度変動等による位相のずれや周波数の変化等をいい、以下においては、位相にずれを生じている場合について説明する。
【００４７】
正側遅延素子６−５〜６−８の与える遅延により、試験信号は時間Ｔ５〜Ｔ８の遅延量が与えられて出力される。正側フリップフロップ７−５〜７−８から出力される信号も負側フリップフロップと同様に信号特性の変化の検査を行うための検査信号となる。正側遅延素子６−５〜６−８は基準遅延素子６−０よりもそれぞれ時間軸に対して遅くなる方向に対して遅延（正の遅延）を発生させる。従って、Ｔ５〜Ｔ８とＴ０との関係は「Ｔ５〜Ｔ８＞Ｔ０」となり、「Ｔ１〜４＜Ｔ０＜Ｔ５〜８」の関係になる。
【００４８】
図１に示すように、遅延素子群６の各遅延素子とフリップフロップ群７の各フリップフロップとは１対１で対応している関係になり、遅延素子とフリップフロップとにより信号を遅延させる遅延手段を構成する（遅延素子６−１〜６−４とフリップフロップ７−１〜７−４とにより負側遅延手段が構成され、遅延素子６−５〜６−８とフリップフロップ７−５〜７−８とにより負側遅延手段が構成される）。Ｔ０〜Ｔ８までの異なる遅延量を設定することにより、試験信号と各検査信号とをそれぞれ異なる時間で遅延させている。前述したように、検査信号に対してそれぞれ異なる遅延を与えることにより、相対的にタイミングの異なる９個のストローブ信号を発生させることが可能になる。なお、遅延素子とフリップフロップとにより遅延手段を構成しているが、信号に対して遅延を与えるものであれば任意の遅延手段を用いてもよい。
【００４９】
イベントカウンタ群８には基準イベントカウンタ８−０と負側イベントカウンタ８−１と正側イベントカウンタ８−２との３つのイベントカウンタが備えられている。このうち、基準イベントカウンタ８−０は基準フリップフロップ７−０から出力される１ビットの試験信号を入力する。また、負側イベントカウンタ８−１は負側フリップフロップ７−１〜７−４から出力される各検査信号（４ビットの検査信号）を入力し、正側イベントカウンタ８−２は正側フリップフロップ７−５〜７−８から出力される各検査信号（４ビットの検査信号）を入力する。なお、以下において、基準イベントカウンタ８−０と負側イベントカウンタ８−１と正側イベントカウンタ８−２とを総称して単にイベントカウンタとする。
【００５０】
イベントカウンタ８−０〜８−２は試験信号、検査信号の値が「０」であるのか「１」であるのかを判定する。イベントカウンタ８−０〜８−２は同一のタイミングでストローブ信号を発生している。前述したように、試験信号と各検査信号とはそれぞれ異なった遅延量Ｔ０〜Ｔ９が与えられており、相対的にそれぞれが１つの信号に対してＴ０〜Ｔ９のタイミングでストローブ信号を発生することができるようになる。イベントカウンタ８−０〜８−２は、それぞれのストローブ信号のタイミングで信号の判定を行う。
【００５１】
また、イベントカウンタ８−０〜８−２は所定の条件に合致した場合にのみピンコントローラ２に対して試験信号、検査信号の出力を行う信号出力制御手段である。イベントカウンタ８−１は負方向の検査信号の出力制御を行う負側信号出力制御手段であり、イベントカウンタ８−２は正方向の検査信号の出力制御を行う正側信号出力制御手段である。また、前記の所定の条件としては、背景技術の箇所で説明したように、所定の有効期間内のみを判定の対象とする場合であり、この場合には有効期間外の試験信号、検査信号の出力は行わない。この有効期間は予めイベントカウンタ８−０〜８−２に設定されている。
【００５２】
イベントカウンタ８−１〜８−２については、それぞれに入力する検査信号が全て同じ値になったときにのみ検査信号の出力を行うようにしている。イベントカウンタ８−１には負側フリップフロップ７−１〜７−４から合計４ビットの検査信号が入力され、イベントカウンタ８−２には正側フリップフロップ７−５〜７−８から合計４ビットの検査信号が入力されているため、それぞれが「１１１１」または「００００」になったときにのみ検査信号の出力が行われる。このとき、負側イベントカウンタ８−１と正側イベントカウンタ８−２とのうち何れか一方の検査信号の全ビットが同じになったときに、他方のイベントカウンタからも検査信号の出力を行うようにする。
【００５３】
ピンコントローラ２は試験信号に基づくＤＵＴの良否判定、検査信号に基づく信号特性の検査、遅延素子６−０〜６−８に設定する遅延量の設定等の制御を行う。図２（ａ）に示すように、ピンコントローラ２は、信号入力部１１と良否判定部１２と試験信号記憶部１３と信号特性検査部１４とテーブル情報記憶部１５と遅延量設定部１６とを備えて概略構成している。信号入力部１１は基準イベントカウンタ８−０から１ビットの試験信号を入力しており、また負側イベントカウンタ８−１および正側イベントカウンタ８−２からそれぞれ４ビットの検査信号を入力している。
【００５４】
良否判定部１２はＤＵＴの良否判定を行う。キャプチャメモリ３には期待値が記憶されており、良否判定部１２は信号入力部１１が入力した試験信号とキャプチャメモリ３から読み出した期待値とを比較することによりＤＵＴの良否判定を行っている。そして、良否判定の結果が「ＰＡＳＳ（良）」または「ＦＡＩＬ（否）」の情報として背景技術で説明したカードコントローラ１０６に出力される。また、試験信号記憶部１３は信号入力部１１が入力した試験信号を順次記憶していく。
【００５５】
信号特性検査部１４は試験信号の位相のずれ（信号特性の変化）を検査する検査手段である。図２（ｂ）に示すように、信号特性検査部１４は第１の特性検査部２１と第２の特性検査部２２とを備えており、これら２つの特性検査部により信号特性の検査が行われる。第１の特性検査部２１は試験信号記憶部１３が記憶している試験信号の中から連続した３ビット分の試験信号の情報を取得し、また信号入力部１１から各検査信号を入力して、これらの情報に基づいて位相にずれを生じているか否かの第１の特性検査を行う。また、第２の特性検査部２２は信号入力部１１から各検査信号を入力して、試験信号記憶部１３から連続した３ビット分の試験信号の情報を取得し、またテーブル情報記憶部１５に記憶されている後述する波形無変位テーブルを参照して、位相にずれを生じているか否かの第２の特性検査を行う。
【００５６】
テーブル情報記憶部１５は図３で示すような波形無変位テーブルを記憶している記憶部になる。波形無変位テーブルは連続した３ビットの試験信号に対応して、各検査信号の正常値を記憶しているテーブルであり、第２の特性検査のときに用いられる。
【００５７】
遅延量設定部１６は遅延素子群６の各遅延素子６−０〜６−８の遅延量Ｔ０〜Ｔ８を設定するための遅延量設定手段である。遅延量Ｔ０〜Ｔ８のうちＴ０については、ユーザが自由に設定可能な値になっているが、Ｔ１〜Ｔ８については試験信号の波形の立ち上がりおよび立ち下りを検出して信号変化点を含むように自動的に遅延量設定部１６が設定する。なお、遅延量設定部１６は以下の２つの遅延量設定工程（第１の遅延量設定工程および第２の遅延量設定工程）を行うものであり、各工程を行うための第１の遅延量設定部１６−１と第２の遅延量設定部１６−２との２つの設定部を備えている。
【００５８】
以上の構成における動作について説明する。図４および図５におけるタイムチャートは試験信号の一例を示しており、この例では「０」と「１」とが繰り返されている波形になっている。勿論、「０」や「１」が連続する波形になることもある。これらの図において、マスターストローブ（図中では「Master Strobe」として示している）とスレーブストローブ（図中では「Slave Strobe」として示している）とは両者ともイベントカウンタ８−０で判定される試験信号のストローブ信号を示している。一方、シャドウストローブ（図中では「Shadow Strobe」として示している）は負側イベントカウンタ８−１および正側イベントカウンタ８−２で判定されるそれぞれ４個の検査信号のストローブ信号を示している。なお、以下の説明および図面において、マスターストローブとスレーブストローブとシャドウストローブを「０」または「１」として示しているが、これは正確には各ストローブが判定した値を示す。
【００５９】
シャドウストローブは検査信号の判定を行うストローブ信号であるため、試験信号を２分周した周波数で発生するストローブ信号になる。このため、試験信号のストローブ信号（つまり、マスターストローブおよびスレーブストローブ）の２回に１回の割合で各シャドウストローブが発生する。このシャドウストローブの発生を伴う試験信号のストローブ信号をマスターストローブとし、シャドウストローブの発生を伴わない試験信号のストローブ信号をスレーブストローブとする。
【００６０】
以上の前提において、最初にシャドウストローブの発生タイミングの遅延量設定工程が行われる。シャドウストローブの発生タイミングは遅延素子群６の遅延素子６−１〜６−８の遅延量Ｔ１〜Ｔ８になる。このため、遅延量設定部１６は各遅延量を設定する。なお、遅延量Ｔ０は既にユーザ等により任意の値に決定されているため、遅延量設定部１６が設定を行うことはない。前記の遅延量設定工程は、シャドウストローブの設定は第１の遅延量設定工程と第２の遅延量設定工程との２つの工程に分かれている。
【００６１】
第１の遅延量設定工程では、図４（ａ）に示すように、マスターストローブを基準としてパルス幅全体を均等に分割するように８個のシャドウストローブの設定を行う。マスタークロックジェネレータ４が生成する基準クロックは既知であるため、パルス幅も既知である。従って、このパルス幅を８で除算した間隔となるように８個のシャドウストローブを均等に分割する。そして、マスターストローブを基準として、負方向に４個のシャドウストローブ（遅延量Ｔ１〜Ｔ４のシャドウストローブ）を配置し、正方向に４個のシャドウストローブ（遅延量Ｔ５〜Ｔ８のシャドウストローブ）を配置する。図４（ａ）に示すように、マスターストローブは直前（負方向）のスレーブストローブと直後（正方向）のスレーブストローブとの間の波形の立ち上がりと立ち下りとの中間地点に位置する。以上により第１の遅延量設定工程が完了する。
【００６２】
次に、第２の遅延量設定工程は信号変化点を含むように負方向および正方向における各シャドウストローブの間隔を圧縮する。このために、試験信号の波形の立ち上がりおよび立ち下りにおいて、負方向のシャドウストローブおよび正方向のシャドウストローブがそれぞれ信号変化点を含むように遅延量Ｔ１〜Ｔ８を調整する。信号変化点とは、基準クロックの前後のタイミングにおいて波形の立ち上がりおよび立ち下りにおいて信号が「０」から「１」或いは「１」から「０」に変化する点である。図３および図４に示すスレッシュホールド（図中ではThresholdとして示している）を閾値として、このスレッシュホールドと波形との交点が信号変化点になる。
【００６３】
図４（ａ）に示すように、負方向の４つのシャドウストローブは「００１１」になっており、正方向の４つのシャドウストローブは「１１００」になっている。負方向の４つのシャドウストローブのうち２番目と３番目とでシャドウストローブにおいて信号が変化しており、この間において波形が立ち上がっていることを認識できる。同様に正方向の４つのシャドウストローブのうち２番目と３番目との信号が変化しているため、この間において波形が立ち下がっていることを認識できる。
【００６４】
そこで、第２の遅延量設定工程では、波形の立ち下りおよび立ち下りにおいてそれぞれシャドウストローブの個数分以下に均等に分割するように調整する。つまり、正方向および負方向の２番目と３番目とのシャドウストローブの間隔は既知であり（パルス幅を８で除算した間隔）、この間隔をさらにそれぞれ４で除算した間隔以下に調整することで、図４（ａ）の間隔よりもシャドウストローブの間隔はさらに狭小な間隔になる。これが図４（ｂ）の状態である。
【００６５】
なお、この第２の遅延量設定工程において、波形の立ち下りおよび立ち下りにおいてそれぞれシャドウストローブの間隔を均等に分割しているが、均等ではなく任意の間隔で分割するようにしてもよい。第１の遅延量設定工程で検査範囲がかなり絞られており、この中においてはユーザが決定した任意の間隔でシャドウストローブを設定できる。このときのシャドウストローブの間隔はユーザの設定した判定基準に基づいて算出される。位相のずれ（信号特性の変化）はユーザが任意に設定したい要請があるため、この点で任意に間隔を設定することは有効である。
【００６６】
第１の遅延量設定工程だけでも信号変化点が必ず含まれるようになっている。ただし、シャドウストローブ間の間隔が比較的大きくなっているため、各シャドウストローブ間における信号変化を検査することができず、高精度に信号特性の変化を検出できない。そこで、第２の遅延量設定工程により、さらにシャドウストローブ間の間隔を狭小にすることで、検査する範囲を絞って詳細にすることができ、高精度に信号特性の変化を検出することができる。これにより、微小に位相がずれた場合でも検出可能になる。このとき、第１の遅延量設定工程において信号変化点を挟んだ隣接したシャドウストローブ間において第２の遅延量設定工程の調整作業を行っているため、正方向および負方向においてそれぞれシャドウストローブが信号変化点を外すことはない。なお、シャドウストローブを多数設けることにより各シャドウストローブ間の間隔を狭小にできる場合や高い検出精度が必要とされない場合等は、第２の遅延量設定工程を省略することもできる。
【００６７】
次に、位相のずれの検出について説明する。位相にずれを生じたことを検出したときには、ＤＵＴの良否判定の結果の正確性を欠いたものになる。従って、位相のずれを検出したときには、ＤＵＴの良否判定の結果を無効にして、位相の調整を行った後に再度ＤＵＴの良否判定を行うようにしなければならない。ここでは、良否判定の結果が有効あるのか無効であるのかの検査について説明する。
【００６８】
図５（ａ）および（ｂ）は位相にずれを生じている場合について説明している。図５（ａ）は図４（ｂ）の状態から微小な位相のずれを生じている場合を示しており、図５（ｂ）は図５（ａ）の状態からさらに位相のずれを生じている場合を示している。図５（ａ）および（ｂ）において破線で示しているものは、位相にずれを生じていない状態での波形（つまり、図４（ｂ）の波形）である。
【００６９】
図５（ａ）は波形の位相が負方向に微小にずれを生じており、このため負方向のシャドウストローブが「０１１１」に変化し、正方向のシャドウストローブが「１０００」に変化している。この状態は位相にずれが生じていることを示しているが、この時点では許容範囲であるとして位相のずれとして認識しない。図５（ｂ）はさらに位相が負方向にずれを生じているため、負方向のシャドウストローブが「１１１１」に変化し、正方向のシャドウストローブが「００００」に変化している。負側イベントカウンタ８−１は「１１１１」であることを検出し、正側イベントカウンタ８−２は「００００」であることを検出する。各ビットはそれぞれ全て同じ値になっているため、この時点でピンコントローラ２に対してそれぞれ検査信号（「１１１１」および「００００」）を出力する。「００００」或いは「１１１１」は値が変化していないことを示しており、以下において、４個のシャドウストローブの全ての値が同じである検査信号のことを無変位データとする。
【００７０】
負方向または正方向のシャドウストローブが無変位データになったときには、信号変化点を見失っており、位相にずれが生じている可能性を示唆している。このため、検査信号を入力したときには、ピンコントローラ２の信号特性検査部１４においてシャドウストローブの判定が行われる。なお、ピンコントローラ２に検査信号が入力されない場合には位相のずれの検出は行われない。
【００７１】
シャドウストローブが無変位データを示すのは、位相にずれを生じている場合の他に、そもそも試験信号の値が変化していない場合もある。従って、信号特性検査部１４では無変位データを入力したとしても、即時に位相にずれを生じているとは判定せず、信号特性が変化していない場合を除外する処理を行った後に、初めて位相にずれを生じていると判定する。このために、第１の特性検査工程と第２の特性検査工程との２つの工程からなる特性判定工程を行う。
【００７２】
第１の特性検査工程は図２（ｂ）で示した第１の特性検査部２１が行う。第１の特性検査部２１は試験信号記憶部１３から連続した３ビット分の試験信号の情報（以下、試験信号データとする）を取得する。試験信号データはマスターストローブとスレーブストローブとのタイミングで判定された試験信号の情報であり、第１の特性検査部２１はマスターストローブを基準として直前および直後のスレーブストローブの３ビット分を得るようにして試験信号データを取得する。
【００７３】
第１の特性検査部２１が取得した試験信号データの３ビットが連続して変化している場合（つまり、「０１０」または「１０１」となっている場合）には、必ず試験信号に変化を生じているため、本来であれば負側イベントカウンタ８−１または正側イベントカウンタ８−２から無変位データが出力されることはない。それにもかかわらず、無変位データを出力しているのは、位相にずれを生じているためである。これにより、試験信号の値が変化していない場合を除外でき、第１の特性検査部２１は位相にずれを生じていると認識する。そして、ＤＵＴの良否判定の結果を無効にする。
【００７４】
第１の特性検査工程はあくまでも試験信号データが連続している場合を除外したものであって、これをクリアした場合であっても、なお位相にずれを生じていない可能性がある。そこで、第２の特性検査部２２が第２の特性検査工程を行う。第２の特性検査部２２は、第１の特性検査部２１が第１の特性判定工程をクリアした場合にのみ処理を開始する。第２の特性検査部２２は、信号入力部１１から無変位データを入力しており、また試験信号記憶部１３から前述した試験信号データを取得する。そして、テーブル情報記憶部１５の波形無変位テーブルを参照する。
【００７５】
波形無変位テーブルについて図３を参照して説明する。波形無変位テーブルは第１のテーブル（同図（ａ））と第２のテーブル（同図（ｂ））と第３のテーブル（同図（ｃ））との３つのテーブルから構成されている。第１のテーブルは試験信号データの３ビットのビットパターンをテーブル化したものであり、パターンごとにＡ〜Ｆの識別子を付している。第１のテーブルにおいて、「Slave Strobe(Prior)」はマスターストローブの直前のスレーブストローブを示しており、「Slave Strobe(After)」はマスターストローブの直後のスレーブストローブを示している。
【００７６】
第１のテーブルは３ビットのビットパターンを示しているため、本来なら８パターンを持っていなければならないが、第１の特性検査工程において連続して値が変化している場合を既に除外している。このため、第２の特性検査工程において判定の必要がないため、「０１０」および「１０１」のパターンを除外した６パターンを持たせている。つまり、第１のテーブルは無変位データが含まれるパターンを示していることになる。
【００７７】
第２のテーブルは第１のテーブルのビットパターンに対応した負方向の４個のシャドウストローブの正常値を示している。また、第３のテーブルは第１のテーブルのビットパターンに対応した正方向の４個のシャドウストローブの正常値を示している。第２のテーブルおよび第３のテーブルはそれぞれＴｏｐとＢｏｔｔｏｍとの２ビットずつに分けている。Ｔｏｐとは負方向の２ビットであり、Ｂｏｔｔｏｍとは正方向の２ビットである。図３のテーブルからも明らかなように、第２のテーブルのＢｏｔｔｏｍの２ビットと第３のテーブルのＴｏｐの２ビットとは同じ値を示しており、これは第１のテーブルのマスターストローブのビットを２つ並べたものと同じになっている。
【００７８】
図３において、例えば、第１のテーブルのパターンＣの場合には、直前のスレーブストローブとマスターストローブとの間で信号が「０」から「１」に変化しているため、負方向のシャドウストローブは「００１１」とならなければならず、またマスターストローブと直後のスレーブストローブとの間では信号が「１」のまま変化しないため、正方向のシャドウストローブは「１１１１」とならなければない。なお、このときの「１１１１」が無変位データになる。
【００７９】
第２の特性検査部２２は、無変位データを入力しているタイミングに合致するマスターストローブを基準として直前および直後の試験信号データを試験信号記憶部１３から読み出して、テーブル情報記憶部１５に記憶されている第１のテーブルを参照する。例えば、試験信号データが「０１０」であればパターンＣを認識する。そして、第２のテーブルおよび第３のテーブルのパターンＣを参照して、それぞれ「００１１」、「１１１１」を認識する。第２の特性検査部２２は入力した検査信号のシャドウストローブのうち負方向のシャドウストローブを第２のテーブルのビットパターンと比較し、正方向のシャドウストローブを第３のテーブルのビットパターンと比較する。
【００８０】
例えば、負方向のシャドウストローブが「００１１」であり、正方向のシャドウストローブが「１１１１」である場合には、各シャドウストローブと波形無変位テーブルのビットパターンとが一致している。この場合には、各シャドウストローブは正常値になっているため、位相が変化しているとは判定しない。一方、一致しない場合には正常でないビットパターンを検出しており、位相に変化が生じていると判定する。
【００８１】
負方向または正方向シャドウストローブの何れか一方または両方が無変位データになっている場合には位相に変化が生じている場合と試験信号が変化していない場合とがあるが、波形無変位テーブルとの比較を行うことにより、試験信号が変化していない場合を完全に除外することができ、最終的に位相が変化しているのか否かを認識できる。以上が第２の特性検査工程である。この工程により位相が変化していると判定した場合にはＤＵＴの良否判定の結果を無効にする。
【００８２】
以上において、位相の変化を検出しているのは、正方向および負方向に設けたそれぞれ４個のシャドウストローブであり、合計８個のシャドウストローブが必要になる。８個のシャドウストローブを発生すべく、８個の遅延素子６−１〜６−８とフリップフロップ７−１〜７−８とを設けている。背景技術で説明したように、高速で動作する素子（遅延素子およびフリップフロップ）の個数が多くなると、消費電力の増大化や回路の複雑化・大規模化、不良率の増加といった問題がある。
【００８３】
本発明では、シャドウストローブを発生するための遅延素子６−１〜６−８とフリップフロップ７−１〜７−８とはそれぞれ分周器５により２分周させた分周クロックにより動作させている。つまり、遅延素子６−１〜６−８とフリップフロップ７−１〜７−８とはそれぞれ基準クロックの半分の周波数で動作するものを用いることができる。一般に、素子の動作周波数が半分になると、その消費電力は飛躍的に低下する。素子の消費電力をＰとし、動作周波数をＦ、負荷容量をＣＬ、電源電圧をＶＤＤ、動作率をαとしたときに、「Ｐ＝α×ＣＬ×ＶＤＤ２×Ｆ」の式が成立することが知られている。
【００８４】
従って、前記のＣＬ、ＶＤＤ、Ｆの値のうち何れか１つでも低くできれば全体としての消費電力は低下する。このとき、素子の動作周波数Ｆが低速になれば、少なくとも前記のＶＤＤの値は低くなる。特に、ＶＤＤは二乗に比例しているため、ＶＤＤを低くすることによる消費電力の低減効果は大きくなる。例えば、動作周波数Ｆが１／２のときには、電源電圧ＶＤＤを２０％程度は低くできるため、動作率α＝１とし、負荷容量ＣＬが一定の場合には、全体として消費電力Ｐはおおよそ１／３に低減される。また、負荷容量ＣＬも動作周波数に伴って低下し、この他に漏れ電流等のファクターによってもさらに消費電力Ｐは低減される。
【００８５】
このため、動作周波数Ｆが半分の素子を用いることにより、飛躍的な消費電力の低減を図ることができる。また、消費電力が極めて少ない遅延素子６−１〜６−８およびフリップフロップ７−１〜７−８を多数設けたとしても、全体としての消費電力の低減効果を得ることができる。
【００８６】
ここで、遅延素子６−１〜６−８およびフリップフロップ７−１〜７−８の周波数が半分になることにより、シャドウストローブの発生タイミングはマスターストローブやスレーブストローブの発生タイミングの１／２になることは前述したとおりである。この場合であっても、シャドウストローブを正方向および負方向にそれぞれ設けているため、波形の全ての立ち上がりおよび立ち下りの信号変化点が含まれるようになっている。従って、遅延素子６−１〜６−８およびフリップフロップ７−１〜７−８の動作周波数が基準クロックの半分の周波数であったとしても、正確に位相のずれの検査を行うことができる。しかも、動作周波数を半分にしたことにより、消費電力の低減効果だけではなく、回路の簡略化・小規模化が図られ、低速な素子を使用していることにより装置全体の不良率を低下させることができるようになる。
【００８７】
なお、遅延素子６−１〜６−８およびフリップフロップ７−１〜７−８を基準クロックの周波数で動作させると、シャドウストローブの個数を半分にしても本発明と同様に位相のずれを検出できる。つまり、マスターストローブとスレーブストローブとの両方のタイミングで負方向に２つのシャドウストローブおよび正方向に２つのシャドウストローブを発生させることで、同様の効果を得ることもできる。ただし、この場合には、素子（遅延素子およびフリップフロップ）の数を半分にできるものの、高速動作を行う素子を複数用いなければならないため、本発明よりも多くの電力を消費することになる。
【００８８】
以上において、負側イベントカウンタ８−１および正側イベントカウンタ８−２はそれぞれ検査信号が無変位データ（「００００」または「１１１１」）にならなければピンコントローラ２に検査信号の出力を行わないようにしている。これに対して、負側イベントカウンタ８−１および正側イベントカウンタ８−２から無条件に検査信号をピンコントローラ２に出力するように制御することもできる。ただし、無変位データを入力していないということは位相の変化を生じていないということになるため、このときにピンコントローラ２に検査信号を出力して判定を行わせると、ピンコントローラ２は無駄な処理を行なうことになる。そこで、無変位データの入力を条件に検査信号を出力することで、ピンコントローラ２の処理負担の軽減を図ることができる。これにより、装置全体の高速化や消費電力の低減等の効果を得ることができるようになる。
【００８９】
一方、負側イベントカウンタ８−１および正側イベントカウンタ８−２は無変位データになったときにピンコントローラ２に検査信号を出力して位相のずれを検出させているが、例えば図４（ｂ）のような状態（「０１１１」、「１０００」、「０００１」または「１１１０」）になったときに検査信号をピンコントローラ２に出力するようにしてもよい。この場合には信号変化点を検出してはいるものの、厳密には位相に変化を生じている。従って、この時点でピンコントローラ２に位相のずれを検出させるようにしてもよい。ただし、前述したように、この状態が許容範囲であれば、ピンコントローラ２に検出を行なわせないようにして、処理負担の軽減を図るようにすることができる。
【００９０】
また、図２（ａ）で示した信号特性検査部１４とテーブル情報記憶部１５とを負側イベントカウンタ８−１および正側イベントカウンタ８−２に持たせるようにして、試験信号記憶部１３を基準イベントカウンタ８−０に持たせるようにしてもよい。これにより、信号特性の検査を行った状態でピンコントローラ２に対して有効であるのか無効であるのかを出力できるようになる。なお、この場合には、基準イベントカウンタ８−０と負側イベントカウンタ８−１および正側イベントカウンタ８−２とをそれぞれ接続するようにして、試験信号データを負側イベントカウンタ８−１および正側イベントカウンタ８−２に出力可能なようにしておく。
【００９１】
また、以上の例では、信号特性の変化の例として位相のずれについて説明したが、この他にも周波数の変化についても検出することは可能である。周波数が変化すると、波形のパルス幅が拡張ないしは短縮されることになり、波形の立ち上がりおよび立ち下りのポイントにずれを生じる。これは、位相のずれと同様に、負方向および正方向のシャドウストローブにより検出可能である。
【００９２】
また、遅延素子６−１〜６−８およびフリップフロップ７−１〜７−８は基準クロックを２分周した周波数で動作しているが、４分周以上に分周してもよい。この場合にはシャドウストローブの発生タイミングは１／４になり、マスターストローブとマスターストローブとの間には３つのスレーブストローブが存在することになる。このため、３つのスレーブストローブの間では波形の立ち上がりおよび立ち下りにシャドウストローブを発生させることができず、位相のずれや周波数の変化等を検出できなくなる。
【００９３】
しかし、ＤＵＴの自己発熱や温度変動等による位相のずれや周波数の変化は短時間で急激に変化するものではなく、徐々に変化していくものになる。従って、３つのスレーブストローブの間で検出を行わなくても、１／４のタイミングで発生するシャドウストローブにおいて信号特性の変化状況を検出することで、十分に検査を行うことが可能になる。一方で、遅延素子６−１〜６−８およびフリップフロップ７−１〜７−８の動作周波数を１／４にすることにより、飛躍的な消費電力の低減効果が得られ、また回路の簡略化・小規模化および不良率の低下といった効果も極めて大きなものになる。特に、近年のＤＵＴおよび半導体試験装置はさらに高速化の傾向にあるため、周波数をより低くすることは非常に有利な効果を奏する。
【００９４】
また、シャドウストローブについては負方向および正方向においてそれぞれ４個を設けているが、信号変化点を含むように負方向および正方向のシャドウストローブを設定すればよいため、それぞれ少なくとも２個のシャドウストローブを設ければよい。ただし、シャドウストローブの個数を少なくすると信号特性の検出精度が低下するため、高精度に検出する場合にはシャドウストローブの個数を多く設けるようにする。
【００９５】
一方で、シャドウストローブを多く設けることは素子の使用量が増大するため、消費電力や回路の複雑化・大規模化の問題等を招来する。この場合には、遅延素子６−１〜６−８およびフリップフロップ７−１〜７−８の周波数をより大きく分周させることでバランスをとる。つまり、分周数を大きくすることによって検出精度は低下するが、シャドウストローブを多く設けることによって検出精度は向上するため、全体として検出精度は一定或いは向上するようになる。そこで、分周数とシャドウストローブの個数とをバランスよく設定するようにすることが望ましい。
【００９６】
また、図１において、基準イベントカウンタ８−０と負側イベントカウンタ８−１と正側イベントカウンタ８−２とをそれぞれ別個の回路として設けているが、１つの回路が各イベントカウンタの機能を持つようにしてもよい。
【００９７】
また、信号特性の変化の検査を行う工程を第１の特性検査工程と第２の特性検査工程との２つの工程に分けているが、第２の特性検査工程だけを設けるようにしてもよい。第１の特性検査工程は無変位データを入力する可能性がないものを予め除外しているものであり、第２の特性検査工程において波形無変位テーブルに「０１０」および「１０１」のパターンを持たせることにより、第１の特性検査工程を省略することが可能になる。ただし、第１の特性検査工程は波形無変位テーブルを参照して比較を行う処理を要しないことから、予め第１の特性検査工程を行うことにより、不要な処理を省略して高速化を図ることができるようになる。
【００９８】
次に、本発明の変形例について図６および図７を用いて説明する。図６は各フリップフロップ７−０〜７−８とコンパレータ回路１１４との間に８個のスイッチ３１〜３８を設けているものであり、その他の機構については図１と同じである。なお、各スイッチ３１〜３８は入力切り替えスイッチになっている。
【００９９】
図６から明らかなように、コンパレータ回路１１４からは２つの試験信号が入力されている。２つの試験信号は同一の試験信号ではあるが、それぞれ信号の判定を行う閾値であるスレッシュホールドが異なっている。１つは高く設定されたスレッシュホールド（図中では「Threshold High」として示している）により「１」または「０」が判定されるＨ側試験信号であり、１つは低く設定されたスレッシュホールド（図中では「Threshold Low」として示している）により「１」または「０」が判定されるＬ側試験信号である。
【０１００】
スイッチ３１はＨ側試験信号を出力するか否かを選択するスイッチであり、スイッチ３２はＬ側試験信号を出力するか否かを選択するスイッチである。スイッチ３１と３２とのうち何れか一方を出力するようになし、出力される側の試験信号のスレッシュホールドを中間地点に設定するようにすれば、図１と同じ試験信号を入力することが可能になる。つまり、入力する試験信号を１つにするのか、２つにするのかの選択をスイッチ３１と３２とが行っている。
【０１０１】
スイッチ３３〜３８はＨ側試験信号とＬ側試験信号とをそれぞれ基準イベントカウンタ８−０と負側イベントカウンタ８−１と正側イベントカウンタ８−２とに入力させている。従って、スイッチ３３〜３８を制御することにより、Ｈ側試験信号を各イベントカウンタ８−０〜８−２に入力させることもでき、またＬ側試験信号を各イベントカウンタ８−０〜８−２に入力させることもできる。
【０１０２】
図７はＨ側試験信号およびＬ側試験信号のそれぞれについてのシャドウストローブおよび２つのスレッシュホールドを示している。スイッチ３３〜３８の制御により、Ｈ側試験信号とＬ側試験信号とのそれぞれについてシャドウストローブを発生させており、Ｈ側試験信号のシャドウストローブをシャドウストローブ・ハイ（図中では、「Shadow Strobe High」として示している）とし、Ｌ側試験信号のシャドウストローブをシャドウストローブ・ロウ（図中では、「Shadow Strobe Low」として示している）として示している。
【０１０３】
図７からも明らかなように、スレッシュホールドを異なる高さに設定していることにより、シャドウストローブ・ハイとシャドウストローブ・ロウとは異なる値を示す。シャドウストローブは波形の立ち上がりおよび立ち下りに細かく設定されているものであり、シャドウストローブ・ハイとシャドウストローブ・ロウとの信号の違いにより波形の立ち上がり時間および立ち下り時間を検出することができる。
【０１０４】
図７の例では、立ち上がりのシャドウストローブ・ハイは「０００１」になっており、シャドウストローブ・ロウは「０１１１」になっている。これにより、２つのシャドウストローブは２ビット目および３ビット目の値が異なっており、これにより、少なくとも２ビット目と３ビット目との間では波形が立ち上がっていることが認識される。同様に、立ち下りのシャドウストローブ・ハイは「１０００」になっており、シャドウストローブ・ロウは「１１１０」になっている。これにより、２つのシャドウストローブは２ビット目および３ビット目が異なっていることから、少なくともこれらの位置では波形が立ち下がっていることが認識される。
【０１０５】
シャドウストローブ・ハイとシャドウストローブ・ロウとはシャドウストローブであるため、各シャドウストローブの間隔は既知である。つまり、前述した実施形態で説明したように、第１の遅延量設定工程でパルス幅の１／８に設定し、さらに第２の遅延量設定工程でその幅を１／４以下にしているものである。各シャドウストローブの間隔における時間をＴＳ、波形の立ち上がり時間をＴＲ、立ち下り時間をＴＦとすると、立ち上がりも立ち下りも２ビット目および３ビット目の２ビットが変化していることを認識しているため、「ＴＲ≒ＴＳ×２」、「ＴＦ≒ＴＳ×２」の結果が得られる。
【０１０６】
波形の立ち上がり時間ＴＲおよび立ち下り時間ＴＦは規定値がＤＵＴの種類ごとに定められており、この規定値を超過しているか否かの検査を本変形例により行うことができるようになる。つまり、本変形例を適用することにより、ＤＵＴの良否判定を行うことができるようになる。
【符号の説明】
【０１０７】
１    レシーバ回路            ２    ピンコントローラ
４    マスタークロックジェネレータ    ５    分周器
６    遅延素子群            ７    フリップフロップ群
８    イベントカウンタ群        １１    信号入力部
１２    良否判定部            １３    試験信号記憶部
１４    信号特性検査部            １５    テーブル情報記憶部
１６    遅延量設定部            ２１    第１の特性検査部
２２    第２の特性検査部        ３１〜３８    スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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