(57)【要約】【課題】漏洩電流を相殺させて一回のビットラインフリーチャージでより多い回数のファストセンシングができるページバッファー回路及び不揮発性メモリ素子を提供する。【解決手段】基準電圧と、選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部と、前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、を含む。【選択図】図２Ｂ
2010176832.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧と、
選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部と、
前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、
を含むことを特徴とするページバッファー回路。
【請求項２】
前記基準電圧は、
前記選択されたメモリブロックとビットラインを共有する前記ビットラインに流れる漏洩電流によって発生される電圧損失をフリーチャージされたビットライン電圧に適用した電圧であることを特徴とする請求項１に記載のページバッファー回路。
【請求項３】
前記センシング増幅部は、
クロスカップルタイプの増幅回路で構成されることを特徴とする請求項１に記載のページバッファー回路。
【請求項４】
複数のメモリブロックを含み、
それぞれのメモリブロックは複数のワードラインと第１ビットライングループと、第２ビットライングループに分けられる複数のビットラインに連結されるメモリセルを含むメモリセルアレイと、
前記第１ビットライングループに含まれる一つ以上の第１ビットラインに連結され、プログラム検証を遂行する時、前記第２ビットライングループに含まれる第２ビットラインで測定される漏洩電流による電圧損失によって変更される第２ビットライン電圧と、
選択されたメモリセルのプログラム状態によって変更される前記第１ビットラインの電圧とを比較し、その差によってセンシングノ−ドを増幅させて前記センシングノ−ドの電圧レベルによる検証データを格納するページバッファーを含むページバッファー部と、
を含むことを特徴とする不揮発性メモリ素子。
【請求項５】
前記第２ビットライングループで、前記第２ビットライングループとセルストリングを連結する第１選択トランジスタがターンオフ状態を維持することを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記第１選択トランジスタのゲートは、接地ノードに連結されることを特徴とする請求項５に記載の不揮発性メモリ素子。
【請求項７】
前記ページバッファー部は、
前記第１ビットライン電圧と前記第２ビットライン電圧とを比較し、その差によって前記第１ビットラインに連結される前記センシングノ−ドを増幅するセンシング増幅部と、
前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、
を含むことを特徴とする請求項５に記載の不揮発性メモリ素子 。
【請求項８】
前記第２ビットライン電圧は、
前記第２ビットラインをフリーチャージした後、前記複数のメモリブロックのうち、プログラムのために選択されたメモリブロックとビットラインを共有する非選択メモリブロックによって前記ビットラインに流れる漏洩電流によって発生される電圧損失を適用した場合に前記第２ビットラインで測定される電圧であることを特徴とする請求項７に記載の不揮発性メモリ素子 。
【請求項９】
前記センシング増幅部は、
クロスカップルタイプの増幅回路で構成されることを特徴とする請求項７に記載の不揮発性メモリ素子 。
【請求項１０】
複数のメモリブロックを含み、
それぞれのメモリブロックは複数のワードラインと複数のビットラインに連結されるメモリセルを含むメモリセルアレイと、
前記複数のメモリブロックのうち、プログラムのために選択されるメモリブロックを除いた非選択メモリブロックのビットラインの漏洩電流による電圧損失量を測定し、
前記選択されたメモリブロックのファスト(Ｐast)プログラム検証で検証データを確認する前にページバッファーのセンシングノ−ドを前記電圧損失量ほど増幅させる電圧制御部と、
を含むことを特徴とする不揮発性メモリ素子 。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に関し、特に、３ビット情報を格納することができるページバッファー回路、及び不揮発性メモリ素子に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、データの記録及び削除が自由なラム(ＲＡＭ;Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)の長所と電源の供給なしにも格納されたデータを格納するロム(ＲＯＭ;Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ)の長所を同時に持っており、最近デジタルカメラ、ＰＤＡ(Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ)、ＭＰ３プレーヤーなどポータブル電子機器の貯蔵媒体として広く採択されている。
【０００３】
不揮発性メモリ素子は、メモリセルアレイ、行デコーダー、ページバッファーを含む。前記メモリセルアレイは行に沿って伸びた複数のワードラインと列に沿って伸びた複数のビットラインと前記ビットラインにそれぞれ対応される複数のセルストリングで構成される。
【０００４】
メモリセルは、プログラム状態によってしきい値電圧が変わる。それぞれのメモリセルのしきい値電圧は格納しようとするデータの状態によって同一のしきい値電圧を持つようにすることが最も理想的である。しかし、実際にメモリセルのプログラムを進行すれば、メモリセルの素子的な特性、カップリング影響などの多様な外部環境によってそれぞれの領域で確率的な分布を成している。
【０００５】
図１Ａは、一般的な不揮発性メモリ素子のブロック図である。図１Ａを参照すれば、一般的な不揮発性メモリ素子１００はメモリセルアレイ１１０、ページバッファー部１２０、Ｙデコーダー１３０、Ｘデコーダー１４０、電圧提供部１５０及び制御部１６０を含む。
【０００６】
メモリセルアレイ１１０は、メモリブロック単位(ＢＫ)に選択されてデータがプログラムまたは読出されるメモリセルを含み、メモリセルはワードラインとビットラインに連結される。メモリブロック(ＢＫ)の中でいずれか一つのみがイネーブルされて動作をし、残りはデ−スエイブルされる。そして、メモリブロック(ＢＫ)はビットラインを共有する。
【０００７】
ページバッファー部１２０は、ビットラインに連結されるページバッファーを含む。ページバッファーはビットラインに連結されるメモリセルに格納するためのデータを格納するか、メモリセルに格納されたデータを読出して格納する。
【０００８】
Ｙデコーダー１３０はページバッファーのデータ入出力経路を提供して、Ｘデコーダー１４０は選択されるメモリブロックをイネーブルさせて、それぞれのワードラインと動作電圧を提供するラインを連結する。
電圧提供部１５０はプログラム、読出または消去動作のための高電圧を生成して、制御部１６０はプログラム、読出または消去動作のための不揮発性メモリ素子１００の動作を制御する。
【０００９】
図１Ｂは、図１Ａのページバッファーの回路図である。図１Ｂを参照すれば、ページバッファーはビットライン選択部１２１、センシング部１２２、フリーチャージ部１２３、ラッチ部１２４、データセンシング部１２５、及び第１及び第２検証部１２６、１２７を含む。
【００１０】
ビットライン選択部１２１は、ビットライン選択信号(ＳＥＬＢＬＥ、ＳＥＬＢＬＯ)を利用してイーブンビットラインＢＬＥとオードビットラインＢＬＯを選択する。
【００１１】
センシング部１２２は、選択されるビットライン電圧をセンシングしてセンシングノ−ドＳＯの電圧レベルを変更させる。
【００１２】
フリーチャージ部１２３は、センシングノ−ドＳＯをフリーチャージして、ラッチ部１２４はプログラムするデータの入力を受けて格納するか、読出されるデータを格納する。
【００１３】
データセンシング部１２５は、センシングノ−ドＳＯの電圧レベルによってラッチ部１２４のデータが維持されるか変更されるようにする。
【００１４】
第１及び第２検証部（１２６、１２７）は、ラッチ部１２４のラッチノードに連結されてプログラム検証可否を確認する検証信号を出力する。
【００１５】
前記不揮発性メモリ素子は、メモリセルに格納することができるビットの数が増えるにつれて、しきい値電圧分布がいくつかに分けられ、それぞれのしきい値電圧分布に含まれるメモリセルに対するプログラムパスの可否を確認する検証回数が増えている。したがって、一回のビットラインフリーチャージを遂行しても二つ以上の検証電圧でプログラム検証を遂行するようにするファスト検証方法が開発された。
【００１６】
ファスト検証方法は、プログラム検証のためにビットラインをフリーチャージした後、選択されたワードラインに検証電圧を順次高めながら連続して検証を遂行する。
【００１７】
このようなファスト検証方式は、ワードラインに第１検証電圧を印加した後、ビットライン電圧の第１イベリュエーション(Evaluation)を遂行する。そして、ビットライン電圧が変更されたかどうかを確認する。選択されたメモリセルが第１検証電圧より高いしきい値電圧を持つとビットラインはフリーチャージ状態を維持する。したがって、第１検証電圧より高い第２検証電圧を、選択されたワードラインに連結して第２イベリュエーションを遂行することができる。第２イベリュエーションを遂行した結果、ビットラインがフリーチャージ状態に維持されていれば、選択されたメモリセルは第２検証電圧より高いしきい値電圧を持っていると判断することができる。
【００１８】
前記のように一回のビットラインフリーチャージで何回の検証電圧を利用した検証が可能である。この時、不揮発性メモリ素子のメモリセルアレイ１１０の構造的問題として、選択されていないメモリブロック(ＢＫ)は、デスエーブルされているがビットラインを共有しているため、非選択メモリブロックに連結されたビットラインを介して漏洩電流(Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ)が発生する。このような非選択メモリブロックで発生されるビットライン漏洩電流によってビットラインフリーチャージなしに連続してイベリュエーションを遂行する場合、ビットラインの電圧レベルが徐々に低くなるような問題が発生される。したがって、現在はファスト検証方法を利用して一回のビットラインフリーチャージに検証可能な回数は２〜３回程度である。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
したがって、本発明が解決しようとする技術的課題は、漏洩電流を相殺させて一回のビットラインフリーチャージでより多い回数のファストセンシングができるページバッファー回路及び不揮発性メモリ素子を提供することである。
【課題を解決するための手段】
【００２０】
本発明の特徴によるページバッファー回では、基準電圧と、選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部、及び前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路を含む。
【００２１】
前記基準電圧は、前記選択されたメモリブロックとビットラインを共有する前記ビットラインに流れる漏洩電流によって発生される電圧損失をフリーチャージされたビットライン電圧に適用した電圧であることを特徴とする。
【００２２】
前記センシング増幅部は、クロスカップルタイプの増幅回路で構成されることを特徴とする。
【００２３】
本発明の特徴による不揮発性メモリ素子は、複数のメモリブロックを含み、それぞれのメモリブロックは複数のワードラインと第１及び第２ビットライングループに分けられる複数のビットラインに連結されるメモリセルを含むメモリセルアレイと、前記第１ビットライングループに含まれる一つ以上の第１ビットラインに連結され、プログラム検証を遂行する時、前記２ビットライングループに含まれる第２ビットラインで測定される漏洩電流による電圧損失によって変更される第２ビットライン電圧と、選択されたメモリセルのプログラム状態によって変更される前記第１ビットラインの電圧とを比較し、その差によってセンシングノ−ドを増幅させて前記センシングノ−ドの電圧レベルによる検証データを格納するページバッファーを含むページバッファー部を含む。
【００２４】
前記第２ビットライングループで、前記第２ビットライングループとセルストリングを連結する第１選択トランジスタがターンオフ状態を維持することを特徴とする。
【００２５】
前記第１選択トランジスタのゲートは接地ノードに連結されることを特徴とする。
【００２６】
前記ページバッファー部は、前記第１ビットライン電圧と、前記第２ビットライン電圧とを比較し、その差によって前記第１ビットラインに連結される前記センシングノ−ドを増幅するセンシング増幅部と、前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、を含む。
【００２７】
前記第２ビットライン電圧は、前記第２ビットラインをフリーチャージした後、前記複数のメモリブロックのうち、プログラムのために選択されたメモリブロックとビットラインを共有する非選択メモリブロックによって前記ビットラインに流れる漏洩電流によって発生される電圧損失を適用した場合に前記第２ビットラインで測定される電圧であることを特徴とする。
【００２８】
前記センシング増幅部は、クロスカップルタイプの増幅回路で構成されることを特徴とする。
【００２９】
本発明他の特徴による不揮発性メモリ素子は、複数のメモリブロックを含み、それぞれのメモリブロックは複数のワードラインと複数のビットラインに連結されるメモリセルを含むメモリセルアレイと、前記複数のメモリブロックのうち、プログラムのために選択されるメモリブロックを除いた非選択メモリブロックのビットラインの漏洩電流による電圧損失量を測定し、前記選択されたメモリブロックのファスト(Ｐast)プログラム検証で検証データを確認する前にページバッファーのセンシングノ−ドを前記電圧損失量ほど増幅させる電圧制御部とを含む。
【発明の効果】
【００３０】
以上説明したように、本発明によるページバッファー回路及び不揮発性メモリ素子は、ファスト検証を遂行する時、一回のビットラインフリーチャージでより多い回数の検証ができるようにしてプログラム時間を短縮することができるような効果を奏する。
【図面の簡単な説明】
【００３１】
【図１Ａ】一般的な不揮発性メモリ素子のブロック図である。
【図１Ｂ】図１Ａのページバッファーの回路図である。
【図２Ａ】本発明の実施例による不揮発性メモリ素子を現わす。
【図２Ｂ】前記ページバッファーの回路図である。
【図２Ｃ】図２ＢのＳＡの回路図である。
【図３】本発明の実施例によるプログラム検証方法を説明するためのタイミング図である。
【発明を実施するための形態】
【００３２】
以下、添付された図面を参照してビットラインの好ましい実施例について説明する。図２Ａは、本発明の実施例による不揮発性メモリ素子を示す。
【００３３】
図２Ａを参照すれば、本発明の実施例による不揮発性メモリ素子２００は、メモリセルアレイ２１０とページバッファー部２２０とを含む。図２Ａは本発明の詳細な説明をするために必要な部分のみを図示した。
【００３４】
メモリセルアレイ２１０は、複数のメモリブロック(ＢＫ<０:Ｎ>)を含む。メモリブロックは、複数のメモリセルを含む。メモリセルは複数のセルストリングを構成し、セルストリングはそれぞれビットラインに連結されるが、すべてのメモリブロック(ＢＫ<０:Ｎ>)のセルストリングはそれぞれのビットラインを共有する。
【００３５】
前記ビットラインは、第０ないし第１０２３イーブンビットライン(ＢＬＥ<０:１０２３>)と、第０ないし第１０２３オードビットライン(ＢＬＯ<０:１０２３>)で構成される。また、ファスト検証の時の非選択メモリブロックに流れる漏洩電流によってビットライン電圧が下がるという問題解決のために基準ビットライン(ＲＥＦ_ＢＬＥ、ＲＥＦ_ＢＬＯ)をさらに含む。そして、イーブンビットラインとオードビットライン対はそれぞれページバッファー(ＰＢ１)に連結される。
【００３６】
ページバッファー部２２０は、複数のページバッファー(ＰＢ)を含む。前記基準ビットライン(ＲＥＦ_ＢＬＥ、ＲＥＦ_ＢＬＯ)にもページバッファー(ＰＢ２)が連結される。前記基準ビットライン(ＲＥＦ_ＢＬＥ、ＲＥＦ_ＢＬＯ)とページバッファー(ＰＢ１)を含む回路は、非選択ブロックに流れる漏洩電流によってビットライン電圧が損失される程度を比較するための基準電圧(ＳＡ_ＲＥＦ)を提供するためのもので、別途に非選択ブロックの漏洩電流によってビットライン電圧が変更される程度を測定し、これを適用してプログラム検証動作において検証結果ラッチをする時、選択されたビットラインのセンシングノ−ド電圧を増幅させることができる電圧制御部を別に備えることができる。
【００３７】
前記基準ビットラインは、非選択ブロックに流れる漏洩電流のみ流れるから、プログラム検証のためにビットラインをフリーチャージした以後には、漏洩電流による電圧ディスチャージのみが発生される。したがって前記基準ビットラインで測定されるビットライン電圧を基準電圧(ＳＡ_ＲＥＦ)にして正常にプログラムされるメモリセルに連結されるビットラインに漏洩電流による電圧損失を補償することができる。
【００３８】
基準ビットラインに連結されたメモリセルは、プログラムされていない消去状態や、プログラム状態、いずれの状態でも構わない。その理由は基準ビットラインに連結されるドレイン選択トランジスタ(Ｄｒａｉｎ  Ｓｅｌｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ;ＤＳＴ)のゲートがドレイン選択ライン(Ｄｒａｉｎ  Ｓｅｌｅｃｔ  Ｌｉｎｅ;ＤＳＬ)に連結されるのではなく、接地ノード(Ｖｓｓ)に連結されてターンオフ状態を維持するからである。すなわち、基準ビットラインとセルストリングが遮断された状態で基準ビットライン自体から発生される漏洩電流のみを正確に測定するためである。
【００３９】
前記プログラムが進行されるビットラインに連結されるページバッファー(ＰＢ１)の回路をより詳しく説明する。図２Ｂは、前記ページバッファーの回路図である。
【００４０】
図２Ｂを参照すれば、本発明の実施例によるページバッファー(ＰＢ１)はビットライン選択部２２１、ＳＡ(Ｓｅｎｓｅ  Ａｍｐｉｆｌｅｒ：２２２)、センシング部２２３、フリーチャージ部２２４、第１ないし第４ラッチ部(２２５ないし２２８)、データセンシング部２２９、第１及び第２検証部(２３０、２３１)を含む。
【００４１】
ビットライン選択部２２１は、イーブンビットライン(ＢＬＥ)とオードビットライン(ＢＬＯ)のうち、一つを選択して第１センシングノ−ド(ＳＯ１)に連結する。ＳＡ２２２は基準ビットライン(ＲＥＦ_ＢＬＥ、ＲＥＦ_ＢＬＯ)に流れる非選択ブロックの漏洩電流と、第１センシングノ−ド(ＳＯ１)の電流を比較してその結果に応じて第２センシングノ−ド(ＳＯ２)の電圧レベルが増幅されるようにする。
【００４２】
センシング部２２３は、第１センシングノ−ド(ＳＯ１)の電圧レベルによって第２センシングノ−ド(ＳＯ２)の電圧レベルを変更させる。フリーチャージ部２２４は第２センシングノ−ド(ＳＯ２)をフリーチャージさせる。
【００４３】
第１ないし第４ラッチ部(２２５ないし２２８)は、第２センシングノ−ド(ＳＯ２)とデータセンシング部２２９との間に連結され、プログラムのためのデータを格納するか、読出されるデータを格納する。または検証結果を格納する。
【００４４】
第１ラッチ部２２５は、プログラムするデータの入力を受けるキャッシュラッチで、第２ラッチ部２２６はプログラムするデータがラッチされるメインラッチである。第３ラッチ部２２７はプログラム及び読出し動作を遂行するための臨時ラッチで、第４ラッチ部２２８はプログラム進行状況によるプラグデータ格納のためのプラグラッチである。
【００４５】
データセンシング部２２９は、選択されるラッチのデータを第２センシングノ−ド(ＳＯ２)の電圧レベルによって変更させる。
【００４６】
第１検証部２３０は、第１ラッチ部２２５と第２ラッチ部２２６との間に連結されてプログラム検証のための第１検証信号(ＰＢＶＥＲ１)の出力を制御し、第２検証部２３１は第２ラッチ部２２６と第４ラッチ部２２８との間に連結されてプログラム検証のための第２検証信号(ＰＢＶＥＲ２)の出力を制御する。
【００４７】
前記ページバッファー(ＰＢ１)の回路をさらに詳しく説明する。ビットライン選択部２２１は第１ないし第４ＮＭＯＳトランジスタ(Ｎ１ないしＮ４)を含み、ＳＡ２２２はクロスカップルタイプの増幅回路を含む。ＳＡ２２２は後述する。
【００４８】
センシング部２２３は、第５ＮＭＯＳトランジスタ(Ｎ５)を含み、フリーチャージ部２２４はＰＭＯＳトランジスタ(Ｐ)を含む。
【００４９】
第１ラッチ部２２５は、第６ないし第９ＮＭＯＳトランジスタ(Ｎ６ないしＮ９)を含み、第１及び第２インバータ(ＩＮ０、ＩＮ２)を含む。第２ラッチ部２２６は第１０ないし第１２ＮＭＯＳトランジスタ(Ｎ１０ないしＮ１２)と、第３及び第４インバータ(ＩＮ３、ＩＮ４)を含む。第３ラッチ部２２７は、第１３ないし第１５ＮＭＯＳトランジスタ(Ｎ１３ないしＮ１５)と、第５及び第６インバータ(ＩＮ５、ＩＮ６)を含む。第４ラッチ部２２８は第１６ないし第２０ＮＭＯＳトランジスタ(Ｎ１６ないしＮ２０)と、第７及び第８インバータ(ＩＮ７、ＩＮ８)を含む。
【００５０】
データ変更部２２９は、第２１ＮＭＯＳトランジスタ(Ｎ２１)を含み、第１検証部２３０は第２２ないし第２４ＮＭＯＳトランジスタ(Ｎ２２ないしＮ２４)を含む。そして、第２検証部２３１は第２５及び第２６ＮＭＯＳトランジスタ(Ｎ２５、Ｎ２６)を含む。また、ページバッファー(ＰＢ１)は第２７ＮＭＯＳトランジスタ(Ｎ２７)を含む。
【００５１】
第１及び第２ＮＭＯＳトランジスタ(Ｎ１、Ｎ２)はイーブンビットライン(ＢＬＥ)とオードビットライン(ＢＬＯ)との間に連結され、、第１及び第２ＮＭＯＳトランジスタ(Ｎ１、Ｎ２)の接点には可変電圧(ＶＩＲＰＷＲ)が連結される。
【００５２】
第３ＮＭＯＳトランジスタ(Ｎ３)は、イーブンビットライン(ＢＬＥ)と第１センシングノ−ド(ＳＯ１)との間に連結され、、第４ＮＭＯＳトランジスタ(Ｎ４)はオードビットライン(ＢＬＯ)と第１センシングノ−ド(ＳＯ１)との間に連結される。
【００５３】
第３ＮＭＯＳトランジスタ(Ｎ３)のゲートにはイーブンビットライン選択信号(ＢＳＬＥ)が入力され、第４ＮＭＯＳトランジスタ(Ｎ４)のゲートにはオードビットライン選択信号(ＢＳＬＯ)が入力される。
【００５４】
第５ＮＭＯＳトランジスタ(Ｎ５)は、第１センシングノ−ド(ＳＯ１)と第２センシングノ−ド(ＳＯ２)との間に連結され、第５ＮＭＯＳトランジスタ(Ｎ５)のゲートにはセンシング制御信号(ＰＢＳＥＮＳＥ)が入力される。
【００５５】
ＰＭＯＳトランジスタ(Ｐ)は電源電圧と第２センシングノ−ド(ＳＯ２)との間に連結され、ＰＭＯＳトランジスタ(Ｐ)のゲートにはフリーチャージ制御信号(ＰＲＥＣＨＳＯ_Ｎ)が入力される。
【００５６】
第６及び第７ＮＭＯＳトランジスタ(Ｎ６、Ｎ７)は、第２センシングノ−ド(ＳＯ２)と接地ノードとの間に直列連結され、第６ＮＭＯＳトランジスタ(Ｎ６)のゲートには第１伝送信号(ＴＲＡＮＣ)が入力され、第７ＮＭＯＳトランジスタ(Ｎ７)のゲートはノード(ＱＣ)に連結される。
【００５７】
第１及び第２インバータ(ＩＮ１、ＩＮ２)はノード(ＱＣ)とノード(ＱＣ_Ｎ)との間に第１ラッチ（Ｌ１）に連結される。第８ＮＭＯＳトランジスタ(Ｎ８)はノード(ＱＣ)とノード(Ｋ１)の間に連結され、、第９ＮＭＯＳトランジスタ(Ｎ９)はノード(ＱＣ_Ｎ)とノード(Ｋ１)との間に連結される。第８ＮＭＯＳトランジスタ(Ｎ８)のゲートは第１リセット信号(ＣＲＳＴ)が入力され、第９ＮＭＯＳトランジスタ(Ｎ９)のゲートは第１セット信号(ＣＳＥＴ)が入力される。
【００５８】
第１０ＮＭＯＳトランジスタ(Ｎ１０)は、第２センシングノ−ド(ＳＯ２)とノード(ＱＭ_Ｎ)との間に連結され、第１０ＮＭＯＳトランジスタ(Ｎ１０)のゲートには第２伝送信号(ＴＲＡＮＭ)が入力される。
【００５９】
第３及び第４インバータ(ＩＮ３、ＩＮ４)はノード(ＱＭ)とノード(ＱＭ_Ｎ)との間に第２ラッチ（Ｌ２）に連結される。
【００６０】
第１１ＮＭＯＳトランジスタ(Ｎ１１)はノード(ＱＭ)とノード(Ｋ１)との間に連結され、、第１２ＮＭＯＳトランジスタ(Ｎ１２)はノード(ＱＭ_Ｎ)とノード(Ｋ１)との間に連結される。第１１ＮＭＯＳトランジスタ(Ｎ１１)のゲートには第２リセット信号(ＭＲＳＴ)が入力され、第１２ＮＭＯＳトランジスタ(Ｎ１２)のゲートには第２セット信号(ＭＳＥＴ)が入力される。
【００６１】
第１３ＮＭＯＳトランジスタ(Ｎ１３)は、第２センシングノ−ド(ＳＯ２)とノード(ＱＴ_Ｎ)の間に連結され、第１３ＮＭＯＳトランジスタ(Ｎ１３)のゲートには第３伝送信号(ＴＲＡＮＴ)が入力される。
【００６２】
第５及び第６インバータ(ＩＮ５、ＩＮ６)はノード(ＱＴ)とノード(ＱＴ_Ｎ)との間に第３ラッチ（Ｌ３）に連結される。
【００６３】
第１４ＮＭＯＳトランジスタ(Ｎ１４)はノード(ＱＴ)とノード(Ｋ１)との間に連結され、第１５ＮＭＯＳトランジスタ(Ｎ１５)はノード(ＱＴ_Ｎ)とノード(Ｋ１)との間に連結される。第１４ＮＭＯＳトランジスタ(Ｎ１４)のゲートには第３リセット信号(ＴＲＳＴ)が入力され、第１５ＮＭＯＳトランジスタ(Ｎ１５)のゲートには第３セット信号(ＴＳＥＴ)が入力される。
【００６４】
第１６及び第１７ＮＭＯＳトランジスタ(Ｎ１６、Ｎ１７)は、第２センシングノ−ド(ＳＯ２)と接地ノードとの間に直列連結される。第１６ＮＭＯＳトランジスタ(Ｎ１６)のゲートには第４伝送信号(ＴＲＡＮＦ)が入力され、第１７ＮＭＯＳトランジスタ(Ｎ１７)のゲートはノード(ＱＦ)に連結される。
【００６５】
第１８ＮＭＯＳトランジスタ(Ｎ１８)は、第２センシングノ−ド(ＳＯ２)とノード(ＱＦ)との間に連結され、第１８ＮＭＯＳトランジスタ(Ｎ１８)のゲートには、第５伝送信号(ＴＲＡＮＦ_Ｎ)が入力される。前記第４伝送信号(ＴＲＡＮＦ)の反転された信号が第５伝送信号(ＴＲＡＮＦ_Ｎ)である。
【００６６】
第７及び第８インバータ(ＩＮ７、ＩＮ８)はノード(ＱＦ)とノード(ＱＦ_Ｎ)との間に第４ラッチ（Ｌ４）に連結される。
【００６７】
第１９ＮＭＯＳトランジスタ(Ｎ１９)はノード(ＱＦ)とノード(Ｋ１)との間に連結され、第２０ＮＭＯＳトランジスタ(Ｎ２０)はノード(ＱＦ_Ｎ)とノード(Ｋ１)との間に連結される。第１９ＮＭＯＳトランジスタ(Ｎ１９)のゲートには第４リセット信号(ＦＲＳＴ)が入力され、第２０ＮＭＯＳトランジスタ(Ｎ２０)のゲートには第４セット信号(ＦＳＥＴ)が入力される。
【００６８】
第２１ＮＭＯＳトランジスタ(Ｎ２１)はノード(Ｋ１)と接地ノードとの間に連結され、第２１ＮＭＯＳトランジスタ(Ｎ２１)のゲートは第２センシングノ−ド(ＳＯ２)に連結される。
【００６９】
第２２ＮＭＯＳトランジスタ(Ｎ２２)は、接地ノードとノード(Ｋ２)との間に連結され、第２３及び第２４ＮＭＯＳトランジスタ(Ｎ２３、Ｎ２４)はノード(Ｋ２)とノード(Ｋ３)との間に連結される。第２２ＮＭＯＳトランジスタ(Ｎ２２)のゲートはノード(ＱＭ)に連結され、第２３ＮＭＯＳトランジスタ(Ｎ２３)のゲートはノード(ＱＣ_Ｎ)に連結される。そして第２４ＮＭＯＳトランジスタ(Ｎ２４)のゲートにはチェック信号(ＰＢＣＨＥＣＫ)が入力される。ノード(Ｋ３)から第１検証信号(ＰＢＶＥＲ１)が出力される。
【００７０】
第２５及び第２６ＮＭＯＳトランジスタ(Ｎ２５、Ｎ２６)は、接地ノードと第２検証信号(ＰＢＶＥＲ２)の出力端との間に直列連結される。第２５ＮＭＯＳトランジスタ(Ｎ２５)のゲートはノード(ＱＭ)に連結され、第２６ＮＭＯＳトランジスタ(Ｎ２６)のゲートはノード(ＱＦ)に連結される。
【００７１】
前記ページバッファー(ＰＢ１)回路は、正常なプログラムメモリセルが連結されるビットラインと連結された回路で、基準ビットライン(ＲＥＦ_ＢＬＥ、ＲＥＦ_ＢＬＯ)と連結されるページバッファー(ＰＢ２)にはＳＡ２２２が必要でない。また、ページバッファー(ＰＢ１)の第１センシングノ−ド(ＳＯ１)の電圧レベルはビットラインをフリーチャージした後、非選択メモリブロックに流れる漏洩電流によってビットライン電圧が下がるほど低くなる基準電圧(ＳＡ_ＲＥＦ)が流れる。すなわち、基準ビットライン(ＲＥＦ_ＢＬＥ、ＲＥＦ_ＢＬＯ)の電圧は、フリーチャージ以後に、非選択メモリブロックに流れる漏洩電流による電圧損失のみがディスチャージされる。したがって、基準ビットライン(ＲＥＦ_ＢＬＥ、ＲＥＦ_ＢＬＯ)に連結される第１センシングノ−ド（ＳＯ１）の電圧を基準電圧(ＳＡ_ＲＥＦ)にしてＳＡ２２２が漏洩電流によって損失される電圧ほど第２センシングノ−ド(ＳＯ２)を増幅させる。
【００７２】
一方、前記ページバッファー(ＰＢ１)からＳＡ２２２は次のように構成される。図２Ｃは図２ＢのＳＡの回路図である。
【００７３】
図２Ｃを参照すれば、ＳＡ２２２は第１ないし第３ＰＭＯＳトランジスタ(ＰＭ１ないしＰＭ３)と、第１ないし第４ＮＭＯＳトランジスタ(ＮＭ１ないしＮＭ４)を含む。
【００７４】
第１ＰＭＯＳトランジスタ(ＰＭ１)は、電源電圧とノード(Ｄ１)との間に連結され、第１ＰＭＯＳトランジスタ(ＰＭ１)のゲートには反転されたイネーブル信号(ＥＮ_Ｂ)が入力される。
【００７５】
第２ＰＭＯＳトランジスタ(ＰＭ２)と第１ＮＭＯＳトランジスタ(ＮＭ１)は、ノード(Ｄ１)とノード(Ｄ２)との間に直列連結される。そして、第３ＰＭＯＳトランジスタ(ＰＭ３)と第２ＮＭＯＳトランジスタ(ＮＭ２)もノード(Ｄ１)とノード(Ｄ２)との間に直列連結される。
【００７６】
第２ＰＭＯＳトランジスタ(ＰＭ２)と第１ＮＭＯＳトランジスタ(ＮＭ１)のゲートが連結されるノード(Ｄ４)は第３ＰＭＯＳトランジスタ(ＰＭ３)と第２ＮＭＯＳトランジスタ(ＮＭ２)との接点に連結される。またノード(Ｄ４)は第１センシングノ−ド(ＳＯ１)と連結される。そして、第３ＰＭＯＳトランジスタ(ＰＭ３)と第２ＮＭＯＳトランジスタ(ＮＭ２)のゲートが連結されるノード(Ｄ３)は第２ＰＭＯＳトランジスタ(ＰＭ２)と第１ＮＭＯＳトランジスタ(ＮＭ１)の接点に連結される。この時ノード(Ｄ３)には基準ビットライン(ＲＥＦ_ＢＬＥ、ＲＥＦ_ＢＬＯ)から入力される非選択メモリブロックの漏洩電流である基準電流(ＳＡ_ＲＥＦ)が入力される。
【００７７】
第３ＮＭＯＳトランジスタ(ＮＭ３)はノード(Ｄ２)と接地ノードとの間に連結され、第４ＮＭＯＳトランジスタ(ＮＭ４)はノード(Ｄ２)と第２センシングノ−ド(ＳＯ２)との間に連結される。第３及び第４ＮＭＯＳトランジスタ(ＮＭ３、ＮＭ４)のゲートにはイネーブル信号(ＥＮ)が入力される。
【００７８】
前記ＳＡ２２２はイネーブル信号(ＥＮ)によって動作し、基準電流(ＳＡ_ＲＥＦ)によって第１センシングノ−ド（ＳＯ１）の電圧が変更されれば、それぐらい第２センシングノ−ド(ＳＯ２)を増幅させる。すなわち、基準電流(ＳＡ_ＲＥＦ)にあたる漏洩電流によってビットライン電圧が下がれば第１センシングノ−ド(ＳＯ１)の電圧も下がる。したがって、その差ほどを補償して第２センシングノ−ド(ＳＯ２)の電圧レベルを変更させて漏洩電流によってビットライン電圧が変わる影響を減らすことができる。
【００７９】
前記ＳＡ２２２によって本発明の実施例によるプログラム検証は次のように遂行される。図３は本発明の実施例によるプログラム検証方法を説明するためのタイミング図である。
【００８０】
図３を参照すれば、イーブンビットラインを選択してプログラム検証をする場合、イーブンビットライン選択信号(ＢＳＬＥ)をハイレベル'ＶＣＣ+Ｖｔ'に入力してイーブンビットラインと第１センシングノ−ド(ＳＯ１)を連結する。そして、センシング制御信号(ＰＢＳＥＮＳＥ)を第１電圧(Ｖ１)レベルに印加してイーブンビットラインをフリーチャージする。そして、選択されたワードラインに第１検証電圧(ＰＶ１)を印加し、非選択ワードラインにはパス電圧(Ｐａｓｓs  Ｂｉａｓ)を印加する。そして、イーブンビットラインをフローティングさせて第１センシングノ−ド(ＳＯ１)との連結を切って、イベリュエーション(Ｅｖａｌｕａｔｉｏｎ)を遂行する。イベリュエーションは選択されたワードラインに連結された選択されたメモリセルのプログラム状態にしたがってビットライン電圧レベルを変更させる過程である。
【００８１】
もしも、選択されたメモリセルが第１検証電圧(ＰＶ１)より高いしきい値電圧を持つと、ターンオフされるからイーブンビットラインの電圧がフリーチャージ状態に維持される。しかし、選択されたメモリセルが第１検証電圧(ＰＶ１)より低いしきい値電圧を持つと、ターンオンされるからイーブンビットラインがディスチャージされて０Ｖに変更される。
【００８２】
イベリュエーションが終われば、センシング制御信号(ＰＢＳＥＮＳＥ)を第２電圧(Ｖ２)レベルに印加してイーブンビットライン電圧によって第２センシングノ−ド（ＳＯ２）の電圧レベルを変更させた後、検証結果を選択されるラッチに格納する。
【００８３】
ファスト検証は、二番目の検証をビットラインを再度フリーチャージせずに、連続して遂行する。このために選択されたワードラインに第２検証電圧(ＰＶ２)を印加して、二番目のイベリュエーションを遂行し、その結果を第２センシングノ−ド(ＳＯ２)にセンシングする。この時、非選択されるメモリブロックはディスエーブルされるが、ビットラインを共有しているから漏洩電流が発生する。したがって、基準ビットライン(ＲＥＦ_ＢＬＥ、ＲＥＦ_ＢＬＯ)等にも漏洩電流が同一に流れるから基準ビットラインに電圧レベルは漏洩電流によって下がる。したがって、基準ビットラインに連結されるページバッファー(ＰＢ２)の第１センシングノ−ド(ＳＯ１)の電圧レベルは漏洩電流によって低くなる電圧レベルになる。この時、第１センシングノ−ド(ＳＯ１)の電圧レベルが基準電圧(ＳＡ_ＲＥＦ)になる。
【００８４】
そして、正常にプログラム動作が進行されるイーブンビットラインのページバッファー(ＰＢ１)のＳＡ２２２は基準電圧(ＳＡ_ＲＥＦ)と第１センシングノ−ド(ＳＯ１)との間の電圧レベルを比較して、その差ほど第２センシングノ−ド(ＳＯ２)を増幅させる。
【００８５】
前記ＳＡ２２２の動作によって、第２検証電圧(ＰＶ２)によるイベリュエーションを遂行する間、漏洩電流によってビットライン電圧が下がることを補償することができる。したがって、選択されたメモリセルのプログラム程度に応じて正常に検証データセンシングが可能である。また非選択メモリブロックに流れる漏洩電流にあたる電圧の損失をＳＡ２２２が補償するため、第２検証に引き継いで第３、第４検証電圧(ＰＶ３、ＰＶ４)を利用した検証を遂行することができる。
【００８６】
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００８７】
１１０  メモリセルアレイ、
１２０  ページバッファー部、
１３０  Ｙデコーダー、
１４０  Ｘデコーダー、
１５０  電圧提供部、
１６０  制御部、
２００:不揮発性メモリ素子、
２1０:メモリセルアレイ、
２２０:ページバッファー部、
２２２:ＳＡ
【図１Ａ】
2010176832.tif 000003
【図１Ｂ】
2010176832.tif 000004
【図２Ａ】
2010176832.tif 000005
【図２Ｂ】
2010176832.tif 000006
【図２Ｃ】
2010176832.tif 000007
【図３】
2010176832.tif 000008