(57)【要約】【課題】狭パッドピッチに対応し、高速測定を行うプローブ検査に対応できるプローブカードおよびその製造技術を提供する。【解決手段】プローブカードを形成する薄膜シートの製造工程において、金属膜２１Ａを覆うポリイミド膜４１、配線２３を覆うポリイミド膜４４Ａ、４４Ｂ、および配線２７を覆うポリイミド膜４５のそれぞれの表面に対し、部分的に研磨もしくはエッチングによる平坦化および薄型化処理を施す。その平坦化処理を施す領域は、狭ピッチで金属膜２１Ａおよび配線２３、２７が配置される平面で中心に近い領域ＩＡとする。【選択図】図２３
2010210463.tif 000002
【特許請求の範囲】
【請求項１】
複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハに対し、前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有する薄膜プローブシートを対向させて保持し、押圧機構からの荷重によって前記薄膜プローブシートの前記複数の接触端子の先端を前記半導体ウエハの前記複数の電極に接触させて前記半導体集積回路の電気的検査を行うプローブカードであって、
前記薄膜プローブシートは、
平面で、中心を含む第１領域と、前記第１領域を取り囲む第２領域とに区画され、
前記複数の接触端子上に形成され、かつ、複数の第１スルーホールを有する第１絶縁膜と、
前記第１絶縁膜上に形成され、かつ、前記複数の第１スルーホールを介して対応する前記複数の接触端子に電気的に接続される複数の第１配線と、
前記第１絶縁膜および前記複数の第１配線上に形成され、複数の第２スルーホールを有する第２絶縁膜と、
前記第２絶縁膜上に形成され、かつ、前記複数の第２スルーホールを介して対応する前記複数の第１配線に電気的に接続される複数の第２配線と、
を有し、
前記第２領域における前記複数の第１配線および前記複数の第２配線の幅は、前記第１領域における前記複数の第１配線および前記複数の第２配線の幅よりも大きく、
前記第２領域における前記第２絶縁膜の膜厚は、前記第１領域における前記第２絶縁膜の膜厚より厚いことを特徴とするプローブカード。
【請求項２】
請求項１記載のプローブカードにおいて、
前記第１領域における前記第１絶縁膜の膜厚は、前記第２領域における前記第１絶縁膜の膜厚より厚いことを特徴とするプローブカード。
【請求項３】
請求項１記載のプローブカードにおいて、
前記第２領域における前記第１絶縁膜の膜厚は、前記第１配線および前記第２配線の少なくとも一方のインピーダンス制御ができる膜厚であることを特徴とするプローブカード。
【請求項４】
請求項３記載のプローブカードにおいて、
前記複数の第１配線もしくは前記複数の第２配線のうち、インピーダンス制御が必要な配線の上層もしくは下層に配置された前記第１配線もしくは前記第２配線には、前記半導体集積回路の前記電気的検査時に基準電位または電源電位が供給されることを特徴とするプローブカード。
【請求項５】
請求項３記載のプローブカードにおいて、
インピーダンス制御が必要な配線は、前記複数の第１配線もしくは前記複数の第２配線の一方に集約されていることを特徴とするプローブカード。
【請求項６】
請求項１記載のプローブカードにおいて、
前記複数の接触端子のうち、隣接する２つの配置ピッチは、８０μｍ以下であることを特徴とするプローブカード。
【請求項７】
請求項１記載のプローブカードにおいて、
前記複数の電極は、前記複数のチップ形成領域の各々の外周に沿って複数列配置またはグリッドパッド配置されていることを特徴とするプローブカード。
【請求項８】
請求項７記載のプローブカードにおいて、
前記複数の電極は、前記複数のチップ形成領域の各々の外周に沿って第１列および第２列を含む複数列で配置され、
前記第１列に含まれる前記電極と前記第２列に含まれる前記電極とは、前記チップ形成領域の前記外周に沿った方向で互い違いに配置されていることを特徴とするプローブカード。
【請求項９】
請求項１記載のプローブカードにおいて、
前記薄膜プローブシートの前記複数の接触端子が対応する前記半導体ウエハの前記複数の電極は、２以上の前記チップ形成領域に渡って形成されていることを特徴とするプローブカード。
【請求項１０】
請求項１記載のプローブカードにおいて、
前記複数の第１配線と前記複数の第２配線とは、互いに前記第１領域における前記幅と前記第２領域における前記幅とが同じとなるように形成されていることを特徴とするプローブカード。
【請求項１１】
請求項１記載のプローブカードにおいて、
前記複数の接触端子の前記先端を前記半導体ウエハの前記複数の電極に接触させた時に、前記押圧機構から前記複数の接触端子の各々に加わる荷重は、均一であることを特徴とするプローブカード。
【請求項１２】
請求項１記載のプローブカードにおいて、
前記複数の接触端子の前記先端を前記半導体ウエハの前記複数の電極に接触させた時に、前記押圧機構から前記複数の接触端子の各々に加わる荷重は、０．１Ｎ以下であることを特徴とするプローブカード。
【請求項１３】
請求項１２記載のプローブカードにおいて、
前記半導体集積回路は、前記半導体ウエハ上に層間絶縁膜および配線層をそれぞれ１層以上積層することで形成され、
前記層間絶縁膜は、ＣＶＤ法で成膜された酸化シリコン膜に比べて誘電率が低いことを特徴とするプローブカード。
【請求項１４】
複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハに対し、前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有する薄膜プローブシートを対向させて保持し、押圧機構からの荷重によって前記薄膜プローブシートの前記複数の接触端子の先端を前記半導体ウエハの前記複数の電極に接触させて前記半導体集積回路の電気的検査を行うプローブカードの製造方法であって、
前記薄膜プローブシートは、
（ａ）結晶性を有し、平面で、中心を含む第１領域と、前記第１領域を取り囲む第２領域とに区画された第１ウエハを用意する工程、
（ｂ）前記第１ウエハの第１主面を選択的に異方性エッチングして、前記第１領域に角錐型または角錐台形型の複数の第１穴部を形成する工程、
（ｃ）前記第１ウエハの前記第１主面上に第１マスキング膜を選択的に形成する工程、
（ｄ）前記第１マスキング膜をマスクとして、前記第１ウエハの前記第１主面上の前記第１マスキング膜が形成されていない領域に前記複数の第１穴部を埋め込む複数の第１金属膜を形成する工程、
（ｅ）前記第１マスキング膜を除去した後、前記第１ウエハ上に前記複数の第１金属膜を覆い、前記複数の第１金属膜上で複数の突起部を有する第１絶縁膜を形成する工程、
（ｆ）前記複数の突起部を除去し、前記第１絶縁膜の表面を平坦化する工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁膜に前記複数の第１金属膜の各々に達する複数の第１スルーホールを形成する工程、
（ｈ）前記第１絶縁膜上に前記複数の第１スルーホールを介して前記複数の第１金属膜に接続する複数の第１配線を形成する工程、
（ｉ）前記第１絶縁膜上に前記複数の第１配線を覆う第２絶縁膜を形成する工程、
（ｊ）前記第１領域上において、前記第２絶縁膜を薄型化し、かつ表面を平坦化する工程、
（ｋ）前記（ｊ）工程後、前記第２絶縁膜に前記複数の第１配線の各々に達する複数の第２スルーホールを形成する工程、
（ｌ）前記第２絶縁膜上に前記複数の第２スルーホールを介して前記複数の第１配線に接続する複数の第２配線を形成する工程、
（ｍ）前記第２絶縁膜上に前記複数の第２配線を覆う第３絶縁膜を形成する工程、
（ｎ）前記第１領域上において、前記第３絶縁膜の表面を平坦化する工程、
（ｏ）前記（ｎ）工程後、前記第１ウエハを除去し前記複数の接触端子を形成する工程、
を含む工程によって形成され、
前記第２領域上における前記複数の第１配線および前記複数の第２配線の幅は、前記第１領域上における前記複数の第１配線および前記複数の第２配線の幅よりも大きく形成することを特徴とするプローブカードの製造方法。
【請求項１５】
請求項１４記載のプローブカードの製造方法において、
前記（ｆ）工程、前記（ｊ）工程および前記（ｎ）工程における前記平坦化は、研磨もしくはエッチングによって行うことを特徴とするプローブカードの製造方法。
【請求項１６】
請求項１４記載のプローブカードの製造方法において、
前記（ｅ）工程もしくは前記（ｆ）工程は、
（ｅ１）前記第２領域上において、前記第１絶縁膜を薄型化する工程、
を含むことを特徴とするプローブカードの製造方法。
【請求項１７】
請求項１４記載のプローブカードの製造方法において、
前記第２領域における前記第１絶縁膜の膜厚は、前記第１配線および前記第２配線の少なくとも一方のインピーダンス制御ができる膜厚であることを特徴とするプローブカードの製造方法。
【請求項１８】
請求項１７記載のプローブカードの製造方法において、
前記複数の第１配線もしくは前記複数の第２配線のうち、インピーダンス制御が必要な配線の上層もしくは下層に配置された前記第１配線もしくは前記第２配線には、前記半導体集積回路の前記電気的検査時に基準電位または電源電位が供給されることを特徴とするプローブカードの製造方法。
【請求項１９】
請求項１８記載のプローブカードの製造方法において、
前記インピーダンス制御が必要な配線は、前記複数の第１配線もしくは前記複数の第２配線の一方に集約することを特徴とするプローブカードの製造方法。
【請求項２０】
請求項１４記載のプローブカードの製造方法において、
前記複数の接触端子のうち、隣接する２つの配置ピッチは、８０μｍ以下であることを特徴とするプローブカードの製造方法。
【請求項２１】
請求項１４記載のプローブカードの製造方法において、
前記複数の電極は、前記複数のチップ形成領域の各々の外周に沿って複数列配置またはグリッドパッド配置されていることを特徴とするプローブカードの製造方法。
【請求項２２】
請求項２１記載のプローブカードの製造方法において、
前記複数の電極は、前記複数のチップ形成領域の各々の外周に沿って第１列および第２列を含む複数列で配置され、
前記第１列に含まれる前記電極と前記第２列に含まれる前記電極とは、前記チップ形成領域の前記外周に沿った方向で互い違いに配置されていることを特徴とするプローブカードの製造方法。
【請求項２３】
請求項１４記載のプローブカードの製造方法において、
前記薄膜プローブシートの前記複数の接触端子が対応する前記半導体ウエハの前記複数の電極は、２以上の前記チップ形成領域に渡って形成されていることを特徴とするプローブカードの製造方法。
【請求項２４】
請求項１４記載のプローブカードの製造方法において、
前記複数の第１配線と前記複数の第２配線とは、互いに前記第１領域における前記幅と前記第２領域における前記幅とが同じとなるように形成することを特徴とするプローブカードの製造方法。
【請求項２５】
請求項１４記載のプローブカードの製造方法において、
前記複数の接触端子の前記先端を前記半導体ウエハの前記複数の電極に接触させた時に、前記押圧機構から前記複数の接触端子の各々に加わる荷重は、均一であることを特徴とするプローブカードの製造方法。
【請求項２６】
請求項１４記載のプローブカードの製造方法において、
前記複数の接触端子の前記先端を前記半導体ウエハの前記複数の電極に接触させた時に、前記押圧機構から前記複数の接触端子の各々に加わる荷重は、０．１Ｎ以下であることを特徴とするプローブカードの製造方法。
【請求項２７】
請求項２６記載のプローブカードの製造方法において、
前記半導体集積回路は、前記半導体ウエハ上に層間絶縁膜および配線層をそれぞれ１層以上積層することで形成され、
前記層間絶縁膜は、ＣＶＤ法で成膜された酸化シリコン膜に比べて誘電率が低いことを特徴とするプローブカードの製造方法。
【請求項２８】
（ａ）複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハを供給する工程、
（ｂ）前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有する薄膜プローブシートと、前記薄膜プローブシートの前記複数の接触端子を前記半導体ウエハの前記複数の電極に接触させるための押圧機構を供給する工程、
（ｃ）前記押圧機構によって、前記薄膜プローブシートの前記複数の接触端子の先端を前記半導体ウエハの前記複数の電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記薄膜プローブシートは、
平面で、中心を含む第１領域と、前記第１領域を取り囲む第２領域とに区画され、
前記複数の接触端子上に形成され、かつ、複数の第１スルーホールを有する第１絶縁膜と、
前記第１絶縁膜上に形成され、かつ、前記複数の第１スルーホールを介して対応する前記複数の接触端子に電気的に接続される複数の第１配線と、
前記第１絶縁膜および前記複数の第１配線上に形成され、複数の第２スルーホールを有する第２絶縁膜と、
前記第２絶縁膜上に形成され、かつ、前記複数の第２スルーホールを介して対応する前記複数の第１配線に電気的に接続される複数の第２配線と、
を有し、
前記第２領域における前記複数の第１配線および前記複数の第２配線の幅は、前記第１領域における前記複数の第１配線および前記複数の第２配線の幅よりも大きく、
前記第２領域における前記第２絶縁膜の膜厚は、前記第１領域における前記第２絶縁膜の膜厚より厚いことを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
請求項２８記載の半導体集積回路装置の製造方法において、
前記第１領域における前記第１絶縁膜の膜厚は、前記第２領域における前記第１絶縁膜の膜厚より厚いことを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項２８記載の半導体集積回路装置の製造方法において、
前記第２領域における前記第１絶縁膜の膜厚は、前記第１配線および前記第２配線の少なくとも一方のインピーダンス制御ができる膜厚であることを特徴とする半導体集積回路装置の製造方法。
【請求項３１】
請求項３０記載の半導体集積回路装置の製造方法において、
前記複数の第１配線もしくは前記複数の第２配線のうち、インピーダンス制御が必要な配線の上層もしくは下層に配置された前記第１配線もしくは前記第２配線には、前記半導体集積回路の前記電気的検査時に基準電位または電源電位が供給されることを特徴とする半導体集積回路装置の製造方法。
【請求項３２】
請求項３０記載の半導体集積回路装置の製造方法において、
インピーダンス制御が必要な配線は、前記複数の第１配線もしくは前記複数の第２配線の一方に集約されていることを特徴とする半導体集積回路装置の製造方法。
【請求項３３】
請求項２８記載の半導体集積回路装置の製造方法において、
前記複数の接触端子のうち、隣接する２つの配置ピッチは、８０μｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項３４】
請求項２８記載の半導体集積回路装置の製造方法において、
前記複数の電極は、前記複数のチップ形成領域の各々の外周に沿って複数列配置またはグリッドパッド配置されていることを特徴とする半導体集積回路装置の製造方法。
【請求項３５】
請求項３４記載の半導体集積回路装置の製造方法において、
前記複数の電極は、前記複数のチップ形成領域の各々の外周に沿って第１列および第２列を含む複数列で配置され、
前記第１列に含まれる前記電極と前記第２列に含まれる前記電極とは、前記チップ形成領域の前記外周に沿った方向で互い違いに配置されていることを特徴とする半導体集積回路装置の製造方法。
【請求項３６】
請求項２８記載の半導体集積回路装置の製造方法において、
前記薄膜プローブシートの前記複数の接触端子が対応する前記半導体ウエハの前記複数の電極は、２以上の前記チップ形成領域に渡って形成されていることを特徴とする半導体集積回路装置の製造方法。
【請求項３７】
請求項２８記載の半導体集積回路装置の製造方法において、
前記複数の第１配線と前記複数の第２配線とは、互いに前記第１領域における前記幅と前記第２領域における前記幅とが同じとなるように形成されていることを特徴とする半導体集積回路装置の製造方法。
【請求項３８】
請求項２８記載の半導体集積回路装置の製造方法において、
前記複数の接触端子の前記先端を前記半導体ウエハの前記複数の電極に接触させた時に、前記押圧機構から前記複数の接触端子の各々に加わる荷重は、均一であることを特徴とする半導体集積回路装置の製造方法。
【請求項３９】
請求項２８記載の半導体集積回路装置の製造方法において、
前記複数の接触端子の前記先端を前記半導体ウエハの前記複数の電極に接触させた時に、前記押圧機構から前記複数の接触端子の各々に加わる荷重は、０．１Ｎ以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項４０】
請求項３９記載の半導体集積回路装置の製造方法において、
前記半導体集積回路は、前記半導体ウエハ上に層間絶縁膜および配線層をそれぞれ１層以上積層することで形成され、
前記層間絶縁膜は、ＣＶＤ法で成膜された酸化シリコン膜に比べて誘電率が低いことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プローブカード、プローブカードの製造技術および半導体集積回路装置の製造技術に関し、特に、半導体集積回路の製造に用いる手法と同様の手法で形成するプローブシートを備えたプローブカード、そのプローブカードの製造技術、および半導体集積回路装置の電極パッドにそのプローブカードの探針を押し当てて行う半導体集積回路の電気的検査に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路装置の検査技術としてプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。プローブ検査においては、ウエハ出荷対応（品質の差別化）、ＫＧＤ（Known Good Die）対応（ＭＣＰ（Multi-Chip Package）の歩留り向上）、およびトータルコスト低減などの要求から、ウエハ状態でプローブ検査を行う技術が用いられている。
【０００３】
国際特許公開ＷＯ２００６／０９７９８２号パンフレット（特許文献１）は、プローブ検査時に、検査対象のチップ内に形成された回路を破壊しないよう探針を低荷重でテストパッドに接触させることのできるプローブカードを開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際特許公開ＷＯ２００６／０９７９８２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、半導体集積回路装置の多機能化が進行し、１個の半導体チップ（以下、単にチップと記す）に複数の回路を作りこむことが進められている。また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、半導体ウエハ（以下、単にウエハと記す）１枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド（ボンディングパッド）数が増加するだけでなく、テストパッドの配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。このようなテストパッドの狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の探針を有するプローバを用いようとした場合には、探針をテストパッドの配置位置に合わせて設置することが困難になってしまう課題が存在する。
【０００６】
上記パッドの狭ピッチ化にテスト技術が追従できない課題は、極めて深刻である。つまり、フォトリソグラフィおよびエッチング技術等の半導体チップ製造技術の向上により、半導体素子の微細化による集積回路部分のシュリンクが可能になっても、上記パッドの狭ピッチ化が困難なため、チップ全体を効率的にシュリンクすることが困難になる。
【０００７】
本発明者らは、半導体集積回路装置の製造技術を用いて形成された探針を有するプローバを用いることにより、テストパッドが狭ピッチ化したチップに対してもプローブ検査が実現できる技術について検討している。その中で、本発明者らは、以下のようなさらなる課題を見出した。
【０００８】
すなわち、上記探針は、半導体集積回路装置の製造技術を用い、シリコン等からなるウエハを型材として金属膜およびポリイミド膜の堆積や、それらのパターニング等を実施することにより形成されたシート状の薄膜プローブの一部であり、検査対象であるチップと対向する薄膜プローブの主面側に設けられている。
【０００９】
図５６は、本発明者らが検討した上記シート状の薄膜プローブの要部構造を示す要部断面図である。上記のように、ウエハを型材として接触端子（探針）１０１を形成し、その上部をポリイミド膜１０２で覆うことから、ポリイミド膜１０２の表面には、型材となったウエハから突出している接触端子１０１の形状が反映し、凹凸が形成される。ポリイミド膜１０２上には配線１０３を形成し、その配線１０３を覆うようにポリイミド膜１０４を形成することから、ポリイミド膜１０４の表面には、配線１０３の形状ばかりでなく下層のポリイミド膜１０２の表面の凹凸形状も反映し、ポリイミド膜１０２より大きな凹凸が形成される。さらにその上層に配線１０５および配線１０５を覆うポリイミド膜１０６が形成されて多層配線構造となっていると、同様の理由からポリイミド膜１０６の表面には、さらに大きな凹凸が形成される。
【００１０】
上記のようなポリイミド膜１０２、１０４の表面の凹凸は、ポリイミド膜１０２、１０４のそれぞれの表面にてパターニングされる配線１０３、１０５の幅および隣接間隔の設計にも大きく影響し、配線１０３、１０５の幅および隣接間隔に限界値が生じてくる。すなわち、配線１０３、１０５を形成する際のフォトリソグラフィ処理にポリイミド膜１０２、１０４の表面の凹凸が影響し、配線１０３の幅Ｌ１（接触端子１０１上の配線１０３の幅はＬ３で図示）、配線１０３間の距離Ｓ１、配線１０５の幅Ｌ２（接触端子１０１上の配線１０５の幅はＬ４で図示）および配線１０５間の距離Ｓ２が設計値と異なる値となってしまう不具合が懸念される。そのため、配線１０３、１０５の幅方向での端部がポリイミド膜１０２、１０４の表面の凹部にてパターニングされないように、配線１０３間の距離Ｓ１および配線１０５間の距離Ｓ２を所定量だけ確保することが求められる。しかしながら、配線１０３間の距離Ｓ１および配線１０５間の距離Ｓ２を所定量確保することにより、前述のテストパッドの狭ピッチ化に伴う探針（接触端子１０１）のテストパッドの配置位置に合わせての設置が困難となることが懸念される。
【００１１】
また、上記のような配線１０３、１０５のパターニングを行った場合には、配線１０３間の距離Ｓ１および配線１０５間の距離Ｓ２を所定量確保したことによって、前述のテストパッドの狭ピッチ化に対応させるためには、配線１０３の幅Ｌ１および配線１０５の幅Ｌ２を所定値以上には大きくできなくなることになる。そのため、配線１０３、１０５の抵抗値が大きくなってしまい、特に、ポリイミド膜１０２に比べて表面に大きな凹凸が形成されたポリイミド膜１０４の表面でパターニングされた配線１０５は、抵抗値が大きくなり過ぎ、プローブ検査で使用する実配線として用いることができなくなってしまう不具合が懸念される。そこで、図５７に示すように、配線１０５の本数を減らし、配線１０５の幅Ｌ２および配線１０５間の距離Ｓ２の双方を所望の値とする手段が考えられる。しかしながら、配線１０５の本数が減ったことで、配線１０５と配線１０３とを平面で重ね合わせられなくなる個所が生じ、配線１０５を覆うポリイミド膜１０６の表面の凹凸が図５６の構造よりさらに大きくなってしまうことになる。そのため、さらに多層に配線を形成することが困難となってしまう。
【００１２】
また、図５８に示すように、上記シート状の薄膜プローブがプローブカードに組み込まれた際には、緩衝材となる柔軟なエラストマ１０７が最上層のポリイミド膜１０６に貼付され、このエラストマ１０７を介して薄膜プローブが押圧具１０８によって押圧される構成となる。この時、上記のようにシート状の薄膜プローブを形成するポリイミド膜、特にエラストマ１０７と接する最上層のポリイミド膜１０６の表面に凹凸が形成されていると、ポリイミド膜１０６の表面の凸部から凹部へ向かってエラストマ１０７の一部が流動するように変形する。このエラストマ１０７の流動は、相対的に大きな凹部、特に平面サイズが大きな凹部へ向かっての流動量が大きくなり、相対的に小さな凹部へ向かっての流動量が小さくなる。このように、エラストマ１０７全体で不均一な流動量となることから、接触端子１０１の先端の高さにばらつきＥ１が生じ、エラストマ１０７がシート状の薄膜プローブを押圧する圧力も不均一となる。ここで、接触端子１０１の先端の高さにばらつきＥ１が生じていると、対応するチップのテストパッドと接触できなくなる接触端子１０１が出てくる。そのため、すべての接触端子１０１を対応するチップのテストパッドと接触させるために、プローブカードはチップに向かってさらに大きな圧力で押圧することになる。しかしながら、プローブ検査が実施されるチップにおいて、層間絶縁膜としてＣＶＤ（Chemical Vapor Deposition）法で成膜された酸化シリコン膜より誘電率が低く機械的強度の小さい絶縁膜が用いられている場合には、プローブカード（接触端子１０１）から加わる荷重が増加したことによって、層間絶縁膜を破損してしまう不具合が懸念される。
【００１３】
また、上記シート状の薄膜プローブ中では、１本の配線の幅が薄膜プローブ中で設定された領域ごとに異なっている場合がある。ここで、図５９は、薄膜プローブ１０９の構造を説明する平面図であり、図６０は、図５９の一部を拡大し、１本の配線１０３もしくは配線１０５で幅が変わる部分近辺を示した要部平面図である。薄膜プローブ１０９は、中心を含む領域１０９Ａと、領域１０９Ａを取り囲む領域１０９Ｂとが設定されており、領域１０９Ａでの配線１０３もしくは配線１０５幅は、領域１０９Ｂにおける幅よりも狭くなっている。これは、領域１０９Ａでは、前述のテストパッドの狭ピッチ化に伴って探針（接触端子１０１）も狭ピッチ化することから、配線１０３、１０５については幅を狭くして隣接する配線１０３、１０５と接触（短絡）しないようにする必要があるからである。一方、領域１０９Ａを取り囲む領域１０９Ｂでは、配線抵抗を極力小さくするために、配線１０３、１０５の幅を領域１０９Ａよりも広くしている。しかしながら、１本の配線１０３、１０５において異なる幅が存在することから、上層、下層または隣接する配線との間の距離に影響される配線１０３、１０５のインピーダンス制御が困難となる。そのため、このような途中で幅が変化する配線１０３、１０５を有する薄膜プローブ１０９では、高速な動作信号を扱うことができずに、高速測定が困難となってしまう。
【００１４】
上記インピーダンス制御のみに着目した場合、領域１０９Ｂにおいても配線１０３、１０５の幅は領域１０９Ａでの幅に合わせて狭く形成する手段が考えられる（図６１および図６２参照）。しかしながら、配線１０３、１０５の幅が領域１０９Ａでも狭くなったことによって、配線１０３、１０５の抵抗値が所望の値より大きくなってしまう不具合が懸念される。また、薄膜プローブ１０９は、領域１０９Ｂにてプローブカードへの取り付けが行われることから、領域１０９Ｂにおける配線１０３、１０５の幅が狭くなったことによって領域１０９Ｂにおける薄膜プローブ１０９の強度が低下し、薄膜プローブ１０９をプローブカードに取り付ける際に、薄膜プローブ１０９を破損してしまう不具合が懸念される。これらの不具合を考慮して、配線１０３、１０５のうち、インピーダンス制御が必要となる配線１０３Ａ、１０５Ａのみを領域１０９Ａおよび領域１０９Ｂの双方で狭い配線幅で形成し、通常信号配線および電源配線となる他の配線１０３、１０５については、領域１０９Ｂにおける幅が領域１０９Ａにおける幅よりも大きくする手段が考えられる（図６３および図６４参照）。しかしながら、このような平面パターンとなった配線１０３、１０３Ａ、１０５、１０５Ａでも、ポリイミド膜１０２、１０４の表面に前述の凹凸が生じていることから、インピーダンス制御に関わる配線間距離の制御が難しくなり、１層目の配線１０３、１０３Ａのみでしかインピーダンス制御ができなくなってしまう不具合が懸念される。そのため、薄膜プローブ１０９内で多層配線構造を形成することが困難となり、複数のチップに対して一括して接触端子１０１を接触させてプローブ検査を行う、いわゆる多数個取りや、テストパッドが複数列で配置されて多数となった場合のように、より多数の配線１０３、１０５が必要となる場合に対応できなくなってしまう不具合が懸念される。
【００１５】
本発明の一つの目的は、狭パッドピッチに対応可能なプローブカードおよびその製造技術を提供することにある。
【００１６】
本発明の一つの目的は、高速測定を行うプローブ検査に対応できるプローブカードおよびその製造技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
（１）本発明によるプローブカードは、複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハに対し、前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有する薄膜プローブシートを対向させて保持し、押圧機構からの荷重によって前記薄膜プローブシートの前記複数の接触端子の先端を前記半導体ウエハの前記複数の電極に接触させて前記半導体集積回路の電気的検査を行うプローブカードであって、
前記薄膜プローブシートは、
平面で、中心を含む第１領域と、前記第１領域を取り囲む第２領域とに区画され、
前記複数の接触端子上に形成され、かつ、複数の第１スルーホールを有する第１絶縁膜と、
前記第１絶縁膜上に形成され、かつ、前記複数の第１スルーホールを介して対応する前記複数の接触端子に電気的に接続される複数の第１配線と、
前記第１絶縁膜および前記複数の第１配線上に形成され、複数の第２スルーホールを有する第２絶縁膜と、
前記第２絶縁膜上に形成され、かつ、前記複数の第２スルーホールを介して対応する前記複数の第１配線に電気的に接続される複数の第２配線と、
を有し、
前記第２領域における前記複数の第１配線および前記複数の第２配線の幅は、前記第１領域における前記複数の第１配線および前記複数の第２配線の幅よりも大きく、
前記第２領域における前記第２絶縁膜の膜厚は、前記第１領域における前記第２絶縁膜の膜厚より厚いものである。
【００２０】
（２）本発明によるプローブカードの製造方法は、複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハに対し、前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有する薄膜プローブシートを対向させて保持し、押圧機構からの荷重によって前記薄膜プローブシートの前記複数の接触端子の先端を前記半導体ウエハの前記複数の電極に接触させて前記半導体集積回路の電気的検査を行うプローブカードの製造方法であって、
前記薄膜プローブシートは、
（ａ）結晶性を有し、平面で、中心を含む第１領域と、前記第１領域を取り囲む第２領域とに区画された第１ウエハを用意する工程、
（ｂ）前記第１ウエハの第１主面を選択的に異方性エッチングして、前記第１領域に角錐型または角錐台形型の複数の第１穴部を形成する工程、
（ｃ）前記第１ウエハの前記第１主面上に第１マスキング膜を選択的に形成する工程、
（ｄ）前記第１マスキング膜をマスクとして、前記第１ウエハの前記第１主面上の前記第１マスキング膜が形成されていない領域に前記複数の第１穴部を埋め込む複数の第１金属膜を形成する工程、
（ｅ）前記第１マスキング膜を除去した後、前記第１ウエハ上に前記複数の第１金属膜を覆い、前記複数の第１金属膜上で複数の突起部を有する第１絶縁膜を形成する工程、
（ｆ）前記複数の突起部を除去し、前記第１絶縁膜の表面を平坦化する工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁膜に前記複数の第１金属膜の各々に達する複数の第１スルーホールを形成する工程、
（ｈ）前記第１絶縁膜上に前記複数の第１スルーホールを介して前記複数の第１金属膜に接続する複数の第１配線を形成する工程、
（ｉ）前記第１絶縁膜上に前記複数の第１配線を覆う第２絶縁膜を形成する工程、
（ｊ）前記第１領域上において、前記第２絶縁膜を薄型化し、かつ表面を平坦化する工程、
（ｋ）前記（ｊ）工程後、前記第２絶縁膜に前記複数の第１配線の各々に達する複数の第２スルーホールを形成する工程、
（ｌ）前記第２絶縁膜上に前記複数の第２スルーホールを介して前記複数の第１配線に接続する複数の第２配線を形成する工程、
（ｍ）前記第２絶縁膜上に前記複数の第２配線を覆う第３絶縁膜を形成する工程、
（ｎ）前記第１領域上において、前記第３絶縁膜の表面を平坦化する工程、
（ｏ）前記（ｎ）工程後、前記第１ウエハを除去し前記複数の接触端子を形成する工程、
を含む工程によって形成され、
前記第２領域上における前記複数の第１配線および前記複数の第２配線の幅は、前記第１領域上における前記複数の第１配線および前記複数の第２配線の幅よりも大きく形成するものである。
【００２１】
（３）本発明による半導体集積回路装置の製造方法は、
（ａ）複数のチップ形成領域を有し、前記複数のチップ形成領域の各々が半導体集積回路と前記半導体集積回路と電気的に接続された複数の電極とを有する半導体ウエハを供給する工程、
（ｂ）前記半導体ウエハの前記複数の電極に接触可能な複数の接触端子を有する薄膜プローブシートと、前記薄膜プローブシートの前記複数の接触端子を前記半導体ウエハの前記複数の電極に接触させるための押圧機構を供給する工程、
（ｃ）前記押圧機構によって、前記薄膜プローブシートの前記複数の接触端子の先端を前記半導体ウエハの前記複数の電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記薄膜プローブシートは、
平面で、中心を含む第１領域と、前記第１領域を取り囲む第２領域とに区画され、
前記複数の接触端子上に形成され、かつ、複数の第１スルーホールを有する第１絶縁膜と、
前記第１絶縁膜上に形成され、かつ、前記複数の第１スルーホールを介して対応する前記複数の接触端子に電気的に接続される複数の第１配線と、
前記第１絶縁膜および前記複数の第１配線上に形成され、複数の第２スルーホールを有する第２絶縁膜と、
前記第２絶縁膜上に形成され、かつ、前記複数の第２スルーホールを介して対応する前記複数の第１配線に電気的に接続される複数の第２配線と、
を有し、
前記第２領域における前記複数の第１配線および前記複数の第２配線の幅は、前記第１領域における前記複数の第１配線および前記複数の第２配線の幅よりも大きく、
前記第２領域における前記第２絶縁膜の膜厚は、前記第１領域における前記第２絶縁膜の膜厚より厚いものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
プローブ検査が行われるチップの狭パッドピッチ化に対応可能なプローブカードを製造できる。
【００２４】
また、高速測定を行うプローブ検査に対応できるプローブカードを製造できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップ領域が形成された半導体ウエハの平面図である。
【図２】本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。
【図３】本発明の実施の形態１であるプローブカードの要部断面図である。
【図４】本発明の実施の形態１であるプローブカードの下面の要部平面図である。
【図５】図４中のＡ−Ａ線に沿った断面図である。
【図６】本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。
【図７】本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。
【図８】本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。
【図９】本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。
【図１０】本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。
【図１１】本発明の実施の形態１であるプローブカードを形成する薄膜シートの製造方法を説明する要部断面図である。
【図１２】図１１に続く薄膜シートの製造工程中の要部断面図である。
【図１３】図１２に続く薄膜シートの製造工程中の要部断面図である。
【図１４】図１３に続く薄膜シートの製造工程中の要部断面図である。
【図１５】図１４に続く薄膜シートの製造工程中の要部断面図である。
【図１６】図１５に続く薄膜シートの製造工程中の要部断面図である。
【図１７】図１６に続く薄膜シートの製造工程中の要部断面図である。
【図１８】本発明の実施の形態１であるプローブカードを形成する薄膜シートの製造工程中の要部平面図である。
【図１９】図１７に続く薄膜シートの製造工程中の要部断面図である。
【図２０】図１９に続く薄膜シートの製造工程中の要部断面図である。
【図２１】図２０に続く薄膜シートの製造工程中の要部断面図である。
【図２２】図２１に続く薄膜シートの製造工程中の要部断面図である。
【図２３】図２２に続く薄膜シートの製造工程中の要部断面図である。
【図２４】図２３に続く薄膜シートの製造工程中の要部断面図である。
【図２５】本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部断面図である。
【図２６】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図２７】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図２８】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図２９】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図３０】本発明の実施の形態２であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。
【図３１】本発明の実施の形態２であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。
【図３２】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図３３】図３２中のＢ−Ｂ線に沿った断面図である。
【図３４】図３２中のＣ−Ｃ線に沿った断面図である。
【図３５】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部断面図である。
【図３６】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図３７】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図３８】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図３９】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図４０】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図４１】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。
【図４２】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部断面図である。
【図４３】本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部断面図である。
【図４４】本発明の実施の形態２であるプローブカードを形成する薄膜シートの製造方法を説明する要部断面図である。
【図４５】図４４に続く薄膜シートの製造工程中の要部断面図である。
【図４６】図４５に続く薄膜シートの製造工程中の要部断面図である。
【図４７】図４６に続く薄膜シートの製造工程中の要部断面図である。
【図４８】図４７に続く薄膜シートの製造工程中の要部断面図である。
【図４９】図４８に続く薄膜シートの製造工程中の要部断面図である。
【図５０】図４９に続く薄膜シートの製造工程中の要部断面図である。
【図５１】図５０に続く薄膜シートの製造工程中の要部断面図である。
【図５２】本発明の実施の形態３であるプローブカードを形成する薄膜シートの製造方法を説明する要部断面図である。
【図５３】図５２に続く薄膜シートの製造工程中の要部断面図である。
【図５４】図５３に続く薄膜シートの製造工程中の要部断面図である。
【図５５】図５４に続く薄膜シートの製造工程中の要部断面図である。
【図５６】本発明者らが検討したシート状の薄膜プローブの要部構造を示す要部断面図である。
【図５７】本発明者らが検討したシート状の薄膜プローブの要部構造を示す要部断面図である。
【図５８】本発明者らが検討したシート状の薄膜プローブの要部構造を示す要部断面図である。
【図５９】本発明者らが検討したシート状の薄膜プローブの構造を示す平面図である。
【図６０】図５９の一部を拡大して示す要部平面図である。
【図６１】本発明者らが検討したシート状の薄膜プローブの構造を示す平面図である。
【図６２】図６１の一部を拡大して示す要部平面図である。
【図６３】本発明者らが検討したシート状の薄膜プローブの構造を示す平面図である。
【図６４】図６３の一部を拡大して示す要部平面図である。
【発明を実施するための形態】
【００２６】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００２７】
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
【００２８】
接触端子またはプローブとは、各チップ領域上に設けられた電極パッドに接触させて電気的特性の検査を行うための針、プローブ、突起等をいう。
【００２９】
薄膜プローブ（membrane probe）、薄膜プローブカード、または突起針配線シート複合体とは、上記のような検査対象と接触する前記接触端子（突起針）とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、たとえば厚さ１０μｍ〜１００μｍ程度のものをいい、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部（接触端子）を一体的に形成されたもの等を言う。もちろん、プロセスは複雑になるが、一部を別に形成して、後に合体させることも可能である。
【００３０】
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、プローバもしくは半導体検査装置とは、フロッグリング、プローブカードおよび検査対象となるウエハを載せるウエハステージを含む試料支持系を有する検査装置をいう。
【００３１】
プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別テスト（最終テスト）とは区別される。
【００３２】
ポゴピン（POGO pin）またはスプリングプローブとは、接触ピン（プランジャ（接触針））をばね（コイルスプリング）の弾性力で電極（端子）に押し当てる構造を有し、必要に応じてその電極への電気的接続を行うようにした接触針をいい、たとえば金属製の管（保持部材）内に配置されたばねが金属ボールを介して接触ピンへ弾性力を伝える構成となっている。
【００３３】
テスタ（Test System）とは、半導体集積回路を電気的に検査するものであり、所定の電圧および基準となるタイミング等の信号を発生するものをいう。
【００３４】
テスタヘッドとは、テスタと電気的に接続し、テスタより送信された電圧および信号を受け、電圧および詳細なタイミング等の信号を半導体集積回路に対して発生し、ポゴピンなどを介してプローブカードへ信号を送るものをいう。
【００３５】
フロッグリングとは、ポゴピンなどを介してテスタヘッドおよびプローブカードと電気的に接続し、テスタヘッドより送られてきた信号を後述するプローブカードへ送るものをいう。
【００３６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００３８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００３９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００４０】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００４１】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００４２】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００４３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４４】
（実施の形態１）
本実施の形態１のプローブカードを用いたプローブ検査は、複数のチップが区画されたウエハ状の基板ＷＨに対して行うものであり、そのチップとしては、複数の機能の半導体集積回路が形成されたＳｏＣ（System on Chip）構造のチップを例示することができる。図１は、それら複数のチップ（チップ形成領域）ＣＨＰ１が区画されたウエハＷＨの平面図である。なお、本実施の形態１のプローブカードを用いたプローブ検査は、これら複数のチップＣＨＰ１が区画されたウエハＷＨに対して行うものである。また、図２は、そのチップＣＨＰ１の平面と、その一部を拡大したものを図示している。このチップＣＨＰ１は、たとえば単結晶シリコン基板からなる。また、チップＣＨＰ１の主面の周辺部には、チップＣＨＰ１内に形成されている半導体集積回路と電気的に接続する多数のパッド（電極）ＰＤ１が配置されている。
【００４５】
また、上記チップＣＨＰ１は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使って１層以上の層間絶縁膜および配線層を形成することで種々の半導体集積回路や入出力端子（ボンディングパッド）を形成し、次いで入出力端子上に上記の方法でパッドＰＤ１を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、本実施の形態１において、上記プローブ検査は、前述のようにウエハＷＨをダイシングする前に各チップ領域に対して実施するものであり、以後プローブ検査（パッドＰＤ１とプローブとが接触する工程）を説明する際に、特に明記しない場合には、チップＣＨＰ１はウエハＷＨをダイシングする前の各チップ領域を示すものとする。
【００４６】
図３は、本実施の形態１のプローブカードの要部断面図である。図３に示すように、本実施の形態１のプローブカードは、多層配線基板１、薄膜シート（薄膜プローブシート）２、テスタヘッドＴＨＤ、フロッグリングＦＧＲおよびカードホルダＣＨＤなどから形成されている。テスタヘッドＴＨＤとフロッグリングＦＧＲとの間、およびフロッグリングＦＧＲと多層配線基板１との間は、それぞれ複数本のポゴピンＰＧＰを介して電気的に接続され、それによりテスタヘッドＴＨＤと多層配線基板１との間が電気的に接続されている。カードホルダＣＨＤは、多層配線基板１をプローバに機械的に接続するもので、かつポゴピンＰＧＰからの圧力によって多層配線基板１に反りが生じてしまうことを防ぐ機械的強度を持つ。
【００４７】
図４は本実施の形態１のプローブカードの下面の要部平面図であり、図５は図４中のＡ−Ａ線に沿った断面図である。図５中では、プローブカードの断面の一部をさらに拡大して示している。
【００４８】
図４および図５に示すように、本実施の形態１のプローブカードは、図３で示した部材の他に、たとえばプランジャ３などを含んでいる。薄膜シート２はコンタクトリング４Ｃおよびプロセスリング４Ｐによって多層配線基板１の下面に固定され、プランジャ３は多層配線基板１の上面に取り付けられている。多層配線基板１の中央部には開口部５が設けられ、この開口部５内において、薄膜シート２は接着リング６に接着されている。
【００４９】
薄膜シート２の下面には、たとえば四角錐型または四角錐台形型の複数のプローブ（接触端子）７が形成されている。薄膜シート２内には、プローブ７の各々と電気的に接続し、各々のプローブ７から薄膜シート２の端部まで延在する複数の配線（第２配線）が形成されている。多層配線基板１の下面には、この複数の配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されており、この複数の受け部は、多層配線基板１内に形成された配線（第１配線）を通じて多層配線基板１の上面に設けられた複数のポゴ（POGO）座８と電気的に接続している。このポゴ座８は、テスタからの信号をプローブカードへ導入するピンを受ける機能を有する。
【００５０】
本実施の形態１において、薄膜シート２は、たとえばポリイミドを主成分とする薄膜から形成されており、柔軟性を有する。プローブ７が形成された領域の薄膜シート２を上面（裏面）から押圧具（押圧機構）９を介してプランジャ３が押圧し、押圧具９を押し出すことによって薄膜シート２を引き伸ばし、各プローブ７の先端の位置をそれぞれが対応するパッドＰＤ１と対向する位置となるように調整する。プランジャ３はナット１１によって筐体１２に固定され、筐体１２はナット１３によってプランジャ保持具３Ｃに固定され、プランジャ保持具３Ｃはボルト３Ｄによって加重治具１４に固定される。加重治具１４に固定される。プランジャ３内には、ばね３Ａが内蔵されており、このばね３Ａの弾性力によって一定の押圧力が押しピン３Ｂを介して押圧具９および薄膜シート２へ伝わる構造となっている。本実施の形態１において、押圧具９の材質としては、４２アロイを例示することができる。また、押圧具９は、たとえばエポキシ系の柔軟な緩衝材（エラストマ）９Ａを介して薄膜シート２を押圧する構造となっている。
【００５１】
多層配線基板１および張り出しリング１５は、それぞれボルト１６Ａ、１６Ｂによって連結治具１７に取り付けられることにより、連結治具１７を介して接続されている。張り出しリング１５は、薄膜シート２のうちプローブ７が形成された領域を多層配線基板１の下面より張り出させるために用いられる。また、加重治具１４と接着リング６とは、ボルト１６Ｃによって連結されている。また、張り出しリング１５にはボルト１６Ｄによってばね押さえ治具１８が取り付けられ、ばね押さえ治具１８と加重治具１４（ボルト１６Ｃ）との間にはばね１９が設置されている。図示は省略するが、このばね１９は、たとえば多層配線基板１の平面において約８個所〜１２個所に配置されている。ばね１９の弾性力は、プローブ検査時においてプローブ７がパッドＰＤ１と接触し、プローブカードがパッドＰＤ１に向かって押し込まれた際に加重治具１４（ボルト１６Ｃ）に作用する。この時、ナット１１、１３およびボルト１６Ｃによる固定によって、加重治具１４、押圧具９、接着リング６およびプランジャ３は一体となっていることから、ばね１９の弾性力は、これら一体となった部材をパッドＰＤ１に向かって押し下げるように作用する。その結果、プランジャ３内のばね３Ａから薄膜シート２へ伝わる押圧力は、薄膜シート２の引き伸ばしのみに用いられることになる。
【００５２】
上記のような本実施の形態のプローブカードによれば、低荷重でプローブ７をパッドＰＤ１に接触させることができるので、チップＣＨＰ１がパッドＰＤ１下にも配線および素子が配置された構造を有している場合でも、プローブ検査時にプローブ７がパッドＰＤ１に接触する際の荷重によってその配線および素子が破壊されてしまうことを防ぐことができる。
【００５３】
また、チップＣＨＰ１において、回路動作を早くするために上層の配線と下層の配線との間の層間絶縁膜として機械的強度が低く比誘電率の低い絶縁膜（たとえばＳｉＯＣ等の比誘電率が約３．０未満のシリカガラス系のＣＶＤによるＬｏｗ−ｋ（低誘電率）絶縁膜または炭素含有シリコン酸化物系のＣＶＤによるＬｏｗ−ｋ絶縁膜、並びにＣＶＤに限らず、これらと類似の組成で多孔質にされたもの等）を用いた場合には、プローブ検査時にパッドＰＤ１にプローブが接触する際の荷重にて絶縁膜や回路の破壊を引き起こしやすくなってしまうことが懸念される。しかしながら、本実施の形態１のプローブカードを用いることにより、低荷重でプローブ７をパッドＰＤ１に接触させることができるので、そのような不具合を防ぐことが可能となる。
【００５４】
また、本実施の形態１のプローブカードによれば、低荷重でプローブ７をパッドＰＤ１に接触させることができるので、プローブ７とパッドＰＤ１とが接触した際にプローブ７に与えてしまうダメージを大幅に減少することができる。
【００５５】
押圧具９は、プランジャ３の押しピン３Ｂの先端を窪み９Ｂで受ける相対的に上部の押しピン受け部９Ｃと、相対的に下部の薄膜シート押圧部９Ｄとから形成されており、その薄膜シート押圧部９Ｄの下面が薄膜シート２上の緩衝材９Ａと接している。プローブ検査時にウエハＷＨが載置されるウエハステージ（図示は省略）において、ウエハＷＨを載置する表面にうねりが存在する場合には、たとえばその表面にウエハＷＨを真空吸着した際に、そのうねりやウエハＷＨを真空吸着している吸着穴に倣ってウエハＷＨが変形し、そのうねりや吸着穴の形状がウエハＷＨに反映されることになる。このような状況下で各プローブ７の先端をそれぞれが対応するパッドＰＤ１と接触させようとすると、そのうねり等の影響によって一部のプローブ７が対応するパッドＰＤ１と接触できなくなる不具合が懸念される。しかしながら、本実施の形態１のプローブカードにおいては、プランジャ３の押しピン３Ｂが押圧具９に設けられた窪み９Ｂを押圧することで押圧具９が薄膜シート２を押圧する構造とすることにより、押圧具９は、そのうねり等の形状に倣って傾きつつ薄膜シート２を押圧することが可能となる。すなわち、すべてのプローブ７を対応するパッドＰＤ１に確実に接触させることが可能となる。
【００５６】
プランジャ保持具３Ｃに設けられ、ボルト３Ｄが通されている穴３Ｅは、ボルト３Ｄの径（たとえば２ｍｍ程度）より大きな開口径（たとえば２．５ｍｍ程度）で形成されている。ボルト３Ｄは、このような穴３Ｅを通って加重治具１４に達し、プランジャ保持具３Ｃと加重治具１４とを締め上げることによって固定している。薄膜シート２の上面における押圧具９の貼付位置に誤差が生じている場合には、プランジャ３の押しピン３Ｂの先端と押圧具９の窪み９Ｂとの相対的な位置にずれが生じ、押しピン３Ｂの先端と窪み９Ｂとが正確に対向できなくなってしまう不具合が懸念される。そこで、本実施の形態１のように、プランジャ保持具３Ｃに設けられた穴３Ｅの開口径をボルト３Ｄの径より大きく形成しておくことにより、ボルト３Ｄを締める前にプランジャ保持具３Ｃの位置を修正することによって押しピン３Ｂの先端と窪み９Ｂとの相対的な位置ずれを修正し、押しピン３Ｂの先端と窪み９Ｂとを正確に対向させた状態でボルト３Ｄを締め上げてプランジャ保持具３Ｃと加重治具１４とを固定することが可能となる。
【００５７】
図６は上記薄膜シート２のプローブ７が形成された領域の一部を拡大して示した要部平面図である。
【００５８】
上記プローブ７は、薄膜シート２中にて平面四角形状にパターニングされた金属膜２１Ａの一部であり、金属膜２１Ａのうちの薄膜シート２の下面に四角錐型または四角錐台形型に飛び出した部分である。プローブ７は、薄膜シート２の主面において上記チップＣＨＰ１に形成されたパッドＰＤ１の位置に合わせて配置されており、図６ではパッドＰＤ１（図６中では破線で図示）に対応するプローブ７の配置について示している。また、図６においては、２つのチップＣＨＰ１のチップ外周ＣＨＰ１Ａの一部も図示されている（一点差線で図示）。
【００５９】
金属膜２１Ａは、たとえば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜２１Ａ上にはポリイミド膜が成膜され、そのポリイミド膜上には各金属膜２１Ａと電気的に接続する配線２３が形成されている。また、配線２３と同じ配線層においては、金属膜２１Ａとは電気的に接続されていない配線２３Ａも形成されている。配線２３は、前記ポリイミド膜に形成されたスルーホール２４の底部で金属膜２１Ａと接触している。また、前記ポリイミド膜および配線２３、２３Ａ上には、他のポリイミド膜が成膜されている。そのポリイミド膜には、一部の配線２３に達するスルーホール２６が選択的に形成され、ポリイミド膜２２上にはスルーホール２６の底部で配線２３と接触する配線２７が形成されている。また、配線２７と同じ配線層においては、金属膜２１Ａおよび配線２３とは電気的に接続されていない配線２７Ａも形成されている。これらポリイミド膜および配線２７、２７Ａ上には、他のポリイミド膜が成膜されている。
【００６０】
本実施の形態１では、一辺で対向して隣接する２個のチップＣＨＰ１に対して一度にプローブ検査を実施する。ここで、図７〜図１０は、薄膜シート２のうち、検査対象の２個のチップＣＨＰ１に対応する領域を示した要部平面図であり、図中において一点鎖線で囲まれている領域がチップＣＨＰ１の外形に相当する。また、図７〜図１０は、ぞれぞれ、１層目の配線層に形成された配線２３の平面パターン、図７の平面パターンに配線２３と同じ配線層で形成された配線２３Ａを加えた平面パターン、２層目の配線層に形成された配線２７の平面パターン、および図９の平面パターンに配線２７と同じ配線層で形成された配線２７Ａを加えた平面パターンを図示したものである。前述したように、配線２３Ａ、２７Ａは、金属膜２１Ａとは電気的に接続しない配線である。
【００６１】
図７〜図１０に示した平面パターンは、薄膜プローブシートにおける多層配線を形成するための配線チャネルの一例を示している。上記配線チャネルに実際の配線２３、２７を適宜割り付けることによって、各々のプローブ７を多層配線基板の配線を介して、対応するポゴ座８（図４参照）に電気的に接続することができる。
【００６２】
金属膜２１Ａと電気的に接続された配線２３の一部は、薄膜シート２の外周に向かって引き回され、多層配線基板１（図３〜図５参照）に設けられた複数の受け部のうちの対応するものと電気的に接続される。また、他の配線２３には配線２７が接続され、各々の配線２７は薄膜シート２の外周に向かって引き回され、多層配線基板１に設けられた複数の受け部のうちの対応するものと電気的に接続される。
【００６３】
本実施の形態１では、平面でプローブ７の近傍となる領域においては、配線２３と、配線２３と電気的に接続する配線２７もしくは配線２３とは電気的に接続しない配線２７Ａとが重なるように各配線の平面パターンを形成する。また、プローブ７の上部には、配線２３および配線２７（もしくは配線２７Ａ）の両方が配置される平面パターンとする（図６参照）。このような平面パターンとすることにより、プローブ７の各々の上部において薄膜シート２の厚さを均一にすることができる。それにより、プローブ検査時においては、押圧具９（図５参照）から加わる荷重が均等に各々のプローブ７に加わるようにすることができる。その結果、プローブ７の各々と対応するパッドＰＤ１（図２参照）とのコンタクト性を向上することが可能となる。
【００６４】
また、本実施の形態１では、薄膜シート２中の各配線層において、配線の配置間隔および配線の配置密度が均一になるように配線のパターンを形成する。たとえば、配線２３が形成されている配線層において、配線２３の配置間隔が開き過ぎている個所には、金属膜２１Ａとは電気的に接続しない配線２３Ａを配置することによって、この配線層における配線の配置間隔および配線の配置密度を均一にすることができる（図６参照）。この配線２３Ａは、配線２３を形成した工程で同時に形成することができる。また、前述した配線２７Ａは、配線２７が形成されている配線層において配線２７の配置間隔が開き過ぎている個所に配置されたものであり、この配線２７Ａを配置することによって、この配線層における配線の配置間隔および配線の配置密度を均一にすることができる（図６参照）。このように、薄膜シート２中の各配線層において、配線の配置間隔および配線の配置密度が均一になるように配線のパターンを形成することにより、薄膜シート２のうち特にプローブ７の近傍では剛性および厚さを均一にすることができる。それにより、プローブ７の近傍では、薄膜シート２に皺および撓みが発生することを防ぐことができるので、プローブ７の各々と対応するパッドＰＤ１とのコンタクト性を向上することが可能となる。
【００６５】
次に、上記の本実施の形態の薄膜シート２の製造工程について図１１〜図２４を用いて説明する。これら図１１〜図２４（図１８を除く）は、薄膜シート２の製造工程中の要部断面図であり、平面で中心に近い領域（第１領域）ＩＡおよび領域ＩＡを取り囲む領域（第２領域）ＯＡのそれぞれの要部を示している。
【００６６】
まず、図１１に示すように、厚さ０．２ｍｍ〜０．８ｍｍ程度のシリコンからなるウエハ（第１ウエハ）３１を用意し、熱酸化法によってこのウエハ３１の両面に膜厚０．５μｍ程度の酸化シリコン膜３２を形成する。続いて、フォトレジスト膜をマスクとしてウエハ３１の主面（第１主面）側の酸化シリコン膜３２をエッチングし、ウエハ３１の主面側の酸化シリコン膜３２にウエハ３１に達する開口部を形成する。次いで、残った酸化シリコン膜３２をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いてウエハ３１を異方的にエッチングすることによって、ウエハ３１の主面に（１１１）面に囲まれた四角錐型または四角錐台形型の穴（第１穴部）３３を形成する。
【００６７】
次に、図１２に示すように、上記穴３３の形成時にマスクとして用いた酸化シリコン膜３２をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ３１に熱酸化処理を施すことにより、穴３３の内部を含むウエハ３１の全面に膜厚０．５μｍ程度の酸化シリコン膜３４を形成する。次いで、穴３３の内部を含むウエハ３１の主面に導電性膜３５を成膜する。この導電性膜３５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。
【００６８】
次に、ウエハ３１の主面上にフォトレジスト膜（第１マスキング膜）を成膜し、フォトリソグラフィ技術によって後の工程で金属膜２１Ａが形成される領域（図６も参照）のフォトレジスト膜を除去し、開口部を形成する。
【００６９】
続いて、導電性膜３５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜３５上に硬度の高い導電性膜３９および導電性膜４０を順次堆積する。本実施の形態においては、導電性膜３９をロジウム膜とし、導電性膜４０をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜３９、４０から前述の金属膜（第１金属膜）２１Ａを形成することができる。また、穴３３内の導電性膜３９、４０が前述のプローブ７となる。なお、導電性膜３５は、後の工程で除去されるが、その工程については後述する。
【００７０】
金属膜２１Ａにおいては、後の工程で前述のプローブ７が形成された時に、ロジウム膜から形成された導電性膜３９が表面となり、導電性膜３９がチップ１０のパッドＰＤ１に直接接触することになる。そのため、導電性膜３９としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜３９はパッドＰＤ１に直接接触するため、プローブ７によって削り取られたパッドＰＤ１の屑が導電性膜３９に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜３９としては、パッドＰＤ１を形成する材料が付着し難い材質を選択することが好ましい。そこで、本実施の形態１においては、導電性膜３９として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程の省略もしくはクリーニング工程の頻度を低減することができる。
【００７１】
また、上記導電性膜４０（ニッケル膜）は、上記導電性膜３９（ロジウム膜）に比較して硬度が低い。一般に硬度が大きいロジウム等の膜は、その内部応力が高いため、膜厚を大きくすることが困難である。従って、本実施の形態１ではプローブ７を比較的硬度の大きいロジウム膜と比較的硬度の小さいニッケル膜との２層構造とすることを採用した。
【００７２】
次に、図１３に示すように、上記金属膜２１Ａ（導電性膜３９、４０）の成膜に用いたフォトレジスト膜を除去した後、金属膜２１Ａおよび導電性膜３５を覆うようにポリイミド膜４１Ａを成膜する。
【００７３】
次に、図１４に示すように、上記ポリイミド膜４１Ａ上にポリイミド膜４１Ｂを成膜し、ポリイミド膜４１Ａ、４１Ｂからなるポリイミド膜（第１絶縁膜）４１を形成する。この時、金属膜２１Ａ上のポリイミド膜４１の表面には凸部（突起部）が形成される。続いて、領域ＯＡのポリイミド膜４１ＢをＣＭＰ（Chemical Mechanical Polishing）等による部分研磨もしくはエッチングにより除去する。
【００７４】
次に、図１５に示すように、ポリイミド膜４１の表面に部分研磨もしくはエッチングを施し、ポリイミド膜４１の表面を平坦化する。この時、平坦化されるのは、本実施の形態１のプローブカードを組み立てた時に、少なくとも平面で接着リング６（平面円形）の内側となる領域とする。ポリイミド膜４１の表面に凹凸が残ったまま次工程以降を進めると、ポリイミド膜４１上に形成される配線および上層のポリイミド膜にその凹凸形状が反映されて、所望の寸法でその配線を形成できなくなったり、上層のポリイミド膜の表面にはさらに大きな凹凸が形成されてしまったりする不具合の発生が懸念される。一方、本実施の形態１のように、ポリイミド膜４１の表面を平坦化しておくことにより、ポリイミド膜４１上に形成される配線および上層のポリイミド膜にその凹凸形状が反映されてしまう不具合の発生を防ぐことができる。
【００７５】
次に、図１６に示すように、ポリイミド膜４１に、金属膜２１Ａに達する前述のスルーホール（第１スルーホール）２４を形成する。このスルーホール２４は、フォトレジスト膜をマスクとしたドライエッチング、アルミニウム膜をマスクとしたドライエッチングまたはレーザを用いた穴開け加工によって形成することができる。
【００７６】
続いて、図１７に示すように、スルーホール２４の内部を含むポリイミド膜４１上に導電性膜４２を成膜する。この導電性膜４２は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜４２上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜４２に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜４２上に導電性膜４３を成膜する。本実施の形態１においては、導電性膜４３として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。
【００７７】
次に、上記フォトレジスト膜を除去した後、導電性膜４３をマスクとして導電性膜４２をエッチングすることにより、導電性膜４２、４３からなる配線（第１配線）２３、２３Ａ（図６も参照）を形成する。配線２３は、スルーホール２４の底部にて金属膜２１Ａと電気的に接続することができる。また、図６を用いて前述したように、配線２３Ａは金属膜２１Ａとは電気的に接続していない配線である。
【００７８】
ここで、図１８は、上記配線２３の領域ＩＡおよび領域ＯＡのそれぞれにおける要部平面を示している。この図１８に示すように、配線２３は、領域ＩＡと領域ＯＡとの境界で幅が変わり、領域ＯＡでの幅Ｗ１は、領域ＩＡでの幅Ｗ２より大きくなっている。たとえば、本実施の形態１のプローブカードを１ＧＨｚの検査信号を用いたプローブ検査で使用する場合には、幅Ｗ１は５０μｍ程度とし（図２１の膜厚Ｔ１を２０μｍ程度とした場合）、幅Ｗ２は２０μｍ程度とする（図２１の膜厚Ｔ２を８μｍ程度とした場合）ことを例示できる。このように、配線２３の幅を領域毎に変化させる理由については、後の工程で形成する配線２７の説明をする際に、併せて詳述する。
【００７９】
また、領域ＩＡと領域ＯＡの境界となる配線２３の幅が変化する部分２３Ｃでは、配線２３は平面順テーパー形状となり、幅Ｗ２から幅Ｗ１へ徐々に変化した構造となっている。それにより、この幅が変化する部分２３Ｃへ応力が集中してしまうことを緩和できるようになり、配線２３が断線してしまうような不具合を防止できるようになる。
【００８０】
次に、図１９に示すように、ウエハ３１の主面にポリイミド膜（第２絶縁膜）４４Ａ、４４Ｂを順次成膜する。次いで、図２０に示すように、領域ＩＡにおけるポリイミド膜４４Ａ、４４Ｂの表面に部分研磨もしくはエッチングを施し、ポリイミド膜４４Ａ、４４Ｂの表面を平坦化する。この時、平坦化されるのは、本実施の形態１のプローブカードを組み立てた時に、少なくとも平面で接着リング６（平面円形）の内側となる領域とする。
【００８１】
次に、図２１に示すように、前述のスルーホール２４を形成した工程と同様の工程により、ポリイミド膜４４Ａ、４４Ｂに配線２３に達するスルーホール（第２スルーホール）２６（図６も参照）を形成する。続いて、配線２３、２３Ａを形成した工程と同様の工程により、スルーホール２６の底部で配線２３と接続する配線（第２配線）２７、および配線２３とは電気的に接続しない配線２７Ａを形成する。配線２７は、前述の配線２３と同様に、領域ＩＡと領域ＯＡとの境界で幅が変わり、領域ＯＡでの幅が領域ＩＡでの幅より大きい平面パターンとなっており、領域ＩＡと領域ＯＡの境界となる配線２７の幅が変化する部分では、配線２７は平面順テーパー形状となり、幅が徐々に変化した構造となっている。
【００８２】
たとえば、図２１に示されている配線２３、２７が、それぞれインピーダンス制御が必要な配線（検査信号が伝達される配線）および基準電位（ＧＮＤ）と電気的に接続する配線であるとする。さらに、前述の通り、配線２３、２７は、平面で薄膜シート２の中心に近い領域ＩＡで幅が小さく、領域ＩＡを取り囲む領域ＯＡで幅が大きくなっている。このように異なる配線幅としているのは、検査対象のウエハＷＨ（図１参照）に形成されたパッドＰＤ（図２参照）の配置ピッチの狭ピッチ化に伴ってプローブ７も狭ピッチ化することと、配線２３、２７の抵抗値を可能な限り増加させないためである。すなわち、領域ＩＡにおける配線２３、２７は、幅を小さくして隣接する配線２３、２７と接触（短絡）しないようにし、領域ＯＡにおける配線２３、２７は、幅を大きくすることで配線２３、２７の抵抗値の増加を抑制している。配線２３のインピーダンス制御は、配線２３、２７の幅と、配線２３と配線２７との間の距離とによって影響されることから、このような状況下において、配線２３と配線２７との間のポリイミド膜４４Ａ、４４Ｂの総膜厚が均一であると、高速な動作信号を扱うことができずに、高速測定が困難となってしまうことが懸念される。そこで、本実施の形態１のように、配線２３、２７の幅が小さくなる領域ＩＡにおけるポリイミド膜４４Ａ、４４Ｂの表面に部分研磨もしくはエッチングを施して、配線２３、２７の幅が大きくなる領域ＯＡでのポリイミド膜４４Ａ、４４Ｂの総膜厚Ｔ１が、領域ＩＡでのポリイミド膜４４Ａ、４４Ｂの総膜厚Ｔ２より厚くなるようにする。たとえば、本実施の形態１のプローブカードを１ＧＨｚの検査信号を用いたプローブ検査で使用する場合には、前記総膜厚Ｔ１は２０μｍ程度とし（図２１の領域ＯＡにおける配線２３の幅を５０μｍ程度とした場合）、前記総膜厚Ｔ２は８μｍ程度とする（図２１の領域ＩＡにおける配線２３の幅を２０μｍ程度とした場合）ことを例示できる。それにより、配線２３、２７の幅が変化する場合でも、配線２３、２７の抵抗値上昇を抑制しつつ配線２３のインピーダンス制御が可能となる。さらに、多層配線基板１（図３〜図５参照）中でも、薄膜シート２と同等のインピーダンス制御を行うことにより、本実施の形態１のプローブカード全体でインピーダンス制御を行うことができるようになる。
【００８３】
また、領域ＯＡにおける配線２３と配線２７との間を、配線２３のインピーダンス制御ができる程度に離間できるのであれば、図１４を用いて説明した領域ＯＡにおけるポリイミド膜４１Ｂの除去工程は省略してもよい。それにより、本実施の形態１の薄膜シート２を短いＴＡＴ（Turn Around Time）で製造できるようになる。
【００８４】
本実施の形態１のような配線層間のポリイミド膜４４Ａ、４４Ｂの表面の部分研磨もしくはエッチングによる配線２３のインピーダンス制御方法を採用しない場合には、配線抵抗の上昇抑制を考慮すると、前述の領域ＯＡにおける大きな幅で配線２３、２７を形成する手段が考えられる。しかしながら、領域ＩＡでも配線２３、２７が大きな幅で形成されることになり、領域ＩＡではプローブ７の狭ピッチ化に配線２３、２７の配置が対応できなくなり、配線層が多層化してしまい、薄膜シート２の製造コストが上昇してしまうことが懸念される。一方、本実施の形態１のように、配線２３、２７の幅が大きくなる領域ＯＡでのポリイミド膜４４Ａ、４４Ｂの総膜厚Ｔ１が、配線２３、２７の幅が小さくなる領域ＩＡでのポリイミド膜４４Ａ、４４Ｂの総膜厚Ｔ２より厚くなるようにすることにより、配線２３、２７の配線抵抗の上昇を抑制しつつ、領域ＩＡではプローブ７の狭ピッチ化に対応させて配線２３、２７の配置し、かつ配線層数の増加も防ぐことができるようになる。それにより、薄膜シート２の製造コストの上昇を防ぎ、安価に薄膜シート２を製造できるようになる。
【００８５】
次に、図２２に示すように、ポリイミド膜４１、４４Ａ、４４Ｂを形成した工程と同様の工程によって、ポリイミド膜（第３絶縁膜）４５を形成する。続いて、図２３に示すように、領域ＩＡにおけるポリイミド膜４５の表面に部分研磨もしくはエッチングを施し、領域ＩＡにおけるポリイミド膜４５の表面を平坦化する。この時、平坦化されるのは、本実施の形態１のプローブカードを組み立てた時に、少なくとも平面で接着リング６（平面円形）の内側となる領域とする。
【００８６】
次に、図２４に示すように、たとえばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ３１の裏面の酸化シリコン膜３２を除去する。続いて、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜シート２を形成するための型材であるウエハ３１を除去する。次いで、残った酸化シリコン膜３４をエッチングにより除去する。この時、酸化シリコン膜３４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングする。
【００８７】
続いて、導電性膜３５をエッチングにより除去し、本実施の形態１の薄膜シート２を製造する。この時、導電性膜３５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜３５に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ７を形成する導電性膜３９（図１２参照）であるロジウム膜がプローブ７の表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ７においては、プローブ７が接触するチップＣＨＰ１のパッドＰＤ１の材料が付着し難く、ニッケルより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。
【００８８】
上記のような工程で製造した本実施の形態１の薄膜シート２によれば、領域ＩＡにおいて、金属膜２１Ａおよび配線２３、２７を覆うポリイミド膜４１、４４Ａの表面に凹凸が残ってしまうことを防ぐことができる。それにより、図２５に示すように、領域ＩＡにおける配線２３、２７を形成する際のフォトリソグラフィ処理にポリイミド膜４１、４４Ａの表面形状が影響し、配線２３、２７の幅Ｌ１１（プローブ７上の配線２３、２７の幅はＬ１３で図示）、および配線２３、２７間の距離Ｓ１１が設計値と異なる値となってしまう不具合を防ぐことができる。その結果、配線２３、２７の幅方向での端部がポリイミド膜４１、４４Ａの表面の凹部にてパターニングされてしまうことを考慮するする必要がなくなるので、配線２３、２７間の距離Ｓ１１をその凹部を考慮した値だけ確保する必要もなくなり、かつ、配線２３、２７の幅Ｌ１１、Ｌ１３を共通とすることができるようになる。すなわち、配線２３、２７を狭ピッチで配置することが可能となるので、狭ピッチ化したパッドＰＤ１（図２参照）の配置位置に合わせてプローブ７を配置することが可能となり、たとえば隣り合うパッドＰＤ１の配置ピッチＬＰ（図２参照）が５０μｍ程度に狭まった場合でも対応することが可能となる。なお、本実施の形態１では、配線２３、２７の幅Ｌ１１、Ｌ１３をそれぞれ約１６μｍおよび約２３μｍとし、配線２３、２７間の距離Ｓ１１を約１６μｍとすることを例示できる。
【００８９】
また、配線２３、２７を狭ピッチで配置することが可能となることから、配線層数を増やすことなく最低限の配線層数で必要な配線２３、２７を配置できるようになる。さらに、金属膜２１Ａおよび配線２３、２７を覆うポリイミド膜４１、４４Ａの表面に対して施す研磨もしくはエッチングについては、ポリイミド膜４１、４４Ａの表面の全域とせず、領域ＩＡのみとしている。これらのことから、本実施の形態１の薄膜シート２の製造コストを低減することが可能となる。
【００９０】
また、上記のように、配線２３、２７間の距離Ｓ１１を狭めて配線２３、２７が狭ピッチで配置できるようになることにより、配線２３、２７の幅Ｌ１１、Ｌ１３を極力狭めることなくパッドＰＤ１の狭ピッチ化に対応できるようになる。それにより、配線２３、２７の抵抗値の上昇を抑制できるようになり、プローブ検査で使用する実配線として用いることができなくなってしまう不具合を防ぐことができる。また、上記のように、配線２３、２７の幅Ｌ１１、Ｌ１３を共通とできることから、配線２３と配線２７とを可能な限り平面で重ね合わせられるようになり、これら配線２３、２７上を覆うポリイミド膜４５の表面に形成される凹凸を抑制できるようになる。それにより、薄膜シート２中にさらに多層に配線を形成する場合でも、所望の寸法およびパターンの配線を容易に形成することが可能となる。また、本実施の形態１での説明は省略するが、配線２３、２７上を覆うポリイミド膜４５の表面に形成される凹凸を抑制できるようになることから、さらに多層に配線層を形成する必要が生じた場合でも、所望の寸法およびパターンの配線を容易に形成していくことが可能となり、全配線層で敗戦の設計ルールを共通化することが可能となる。
【００９１】
ところで、本実施の形態１の薄膜シート２は、前述のようにプローブカードに組み込まれた際には、柔軟な緩衝材９Ａを介して薄膜シート２が押圧具９によって押圧される構成となる（図５参照）。ここで、薄膜シート２を形成するポリイミド膜、特に緩衝材９と接する最上層のポリイミド膜４５の表面に凹凸が形成されていると、ポリイミド膜４５の表面の凸部から凹部へ向かって緩衝材９Ａの一部が流動するように変形する。この緩衝材９Ａの流動は、相対的に大きな凹部、特に平面サイズが大きな凹部へ向かっての流動量が大きくなり、相対的に小さな凹部へ向かっての流動量が小さくなる。このように、緩衝材９Ａ全体で不均一な流動量となることから、プローブ７の先端の高さにばらつきが生じ、緩衝材９Ａが薄膜シート２を押圧する圧力も不均一となる。このようにプローブ７の先端の高さにばらつきが生じていると、対応するチップＣＨＰ１のパッドＰＤ１と接触できなくなるプローブ７が出てくる。そのため、すべてのプローブ７を対応するチップＣＨＰ１のパッドＰＤ１と接触させるために、プローブカードはチップＣＨＰ１に向かってさらに大きな圧力で押圧することになる。しかしながら、プローブ検査が実施されるチップＣＨＰ１において、層間絶縁膜としてＣＶＤ法で成膜された酸化シリコン膜より誘電率が低く機械的強度の小さい絶縁膜が用いられている場合には、プローブカード（プローブ７）から加わる荷重が増加したことによって、層間絶縁膜を破損してしまう不具合が懸念される。しかしながら、前述のように、本実施の形態１の薄膜シート２においては、最上層のポリイミド膜４５の表面、特に押圧具９が押圧することになる領域ＩＡでの凹凸が解消されている。それにより、プローブ７の先端の高さにばらつきが生じてしまうことを防ぐことが可能となるので、プローブカードは、全てのプローブ７をチップＣＨＰ１のパッドＰＤ１に接触させるに当たってチップＣＨＰ１に向かって加える圧力を大きく減少することができ、１つのプローブ７から１つのパッドに加わる荷重、すなわち、押圧具９からプローブ７の各々に加わる荷重は、０．０１Ｎ〜０．１Ｎ程度以下とすることが可能となる。その結果、プローブ検査が実施されるチップＣＨＰ１において、層間絶縁膜としてＣＶＤ法で成膜された酸化シリコン膜より誘電率が低く機械的強度の小さい絶縁膜が用いられている場合でも、層間絶縁膜を破損してしまう不具合を避けることが可能となる。このように、プローブ７のパッドＰＤ１へのコンタクト性に着目した場合には、最上層のポリイミド膜４５の表面全面での凹凸の解消を考慮する必要はなく、押圧具９から押圧される領域ＩＡのみで凹凸が解消されていればよく、本実施の形態１のように領域ＩＡのみでポリイミド膜４５の表面の研磨またはエッチングを施すようにすることで、薄膜シート２の製造コストを低減することができる。
【００９２】
また、本実施の形態１のような領域ＩＡにおけるポリイミド膜４１、４４Ａ、４４Ｂ、４５の表面の研磨またはエッチングを実施しない場合には、プローブ７とパッドＰＤ１との低荷重での接触の実現を目的として、押圧具９からプローブ７に加わる荷重を均一にするために、薄膜シート２の厚さを全体で均一化するための他の手段を講じなければならない。たとえば、各配線層において、プローブ７上には配線２３、２７もしくはプローブ７とは電気的に接続していないダミー配線である配線２３Ａ、２７Ａを配置し、平面でプローブ７の間となる部分においても、プローブ７上には配線２３、２７もしくは配線２３Ａ、２７Ａを配置する等の手段である。一方、本実施の形態１によれば、そのような薄膜シート２の厚さを均一化するための配線２３、２７もしくは配線２３Ａ、２７Ａの配置ルールを考慮せずに配線２３、２７もしくは配線２３Ａ、２７Ａを配置できるようになるので、ダミー配線となる配線２３Ａ、２７Ａを最低限必要なもの（たとえば、薄膜シート２の剛性を薄膜シート２内で均一化するための配線２３Ａ、２７Ａ）のみに減らすことができる。
【００９３】
また、本実施の形態１によれば、前述のように、薄膜シート２中の配線２３、２７は、平面で中心に近い領域ＩＡと領域ＩＡを取り囲む領域ＯＡとの境界で幅が変わり、領域ＯＡでの幅は、領域ＩＡでの幅より大きくすることで、領域ＩＡではパッドＰＤ１の狭ピッチ化に伴う配線２３、２７の狭ピッチ化に対応し、領域ＯＡでは配線２３、２７の配線抵抗の増大抑制に対応している（図１８参照）。また、対向する配線２３、２７が、それぞれインピーダンス制御が必要な配線（検査信号が伝達される配線）および基準電位（ＧＮＤ）と電気的に接続する配線である場合に、図２１に示したように配線２３、２７の幅が大きくなる領域ＯＡでのポリイミド膜４４Ａ、４４Ｂの総膜厚Ｔ１が、領域ＩＡでのポリイミド膜４４Ａ、４４Ｂの総膜厚Ｔ２より厚くなるようにしている。それにより、配線２３、２７の抵抗値上昇を抑制しつつ配線２３のインピーダンス制御を可能としている。このようなポリイミド膜４４Ａ、４４Ｂの領域ＯＡ、ＩＡそれぞれでの膜厚の制御手順は、前述のように、まず、配線２３、２７の配線幅が広くなる領域ＯＡでのインピーダンスに合わせた膜厚でポリイミド膜４４Ａ、４４Ｂを成膜し、その後、配線２３、２７の配線幅が狭くなる領域ＩＡでのインピーダンスが制御できる膜厚となるように領域ＩＡでのポリイミド膜４４Ａ、４４Ｂを研磨もしくはエッチングによって薄くするものである。このような手段により、本実施の形態１においては、薄膜シート２の全体で特性インピーダンスの制御ができるようになる。その結果、本実施の形態１の薄膜シート２が組み込まれたプローブカードは、高速な動作信号を扱う高速測定に対応させることができるようになる。
【００９４】
前述のように、本実施の形態１のプローブカードを用いたプローブ検査は、チップＣＨＰ１が区画されたウエハＷＨ（図１参照）に対して行うものである。上記高速測定が求められるプローブ検査にプローブカードが対応できない場合には、チップＣＨＰ１を個片化してパッケージングした後にその高速測定を行うことになる。しかしながら、パッケージング後の測定では、ウエハレベルで測定を行う場合に比べて工程が先へ進んでしまっていることから、測定の結果、不良と判定されてしまったチップＣＨＰ１が多発してしまった場合には、製造コストが増大してしまう不具合を招くことになる。しかしながら、本実施の形態１によれば、ウエハレベルでチップＣＨＰ１に対する高速測定を行えるようになるので、製造コストの増大を防ぐことが可能となる。
【００９５】
（実施の形態２）
前記実施の形態１では、薄膜シート２中に２層の配線層を形成する場合について説明したが、本実施の形態２では、薄膜シート２中にさらに多層の配線層を形成する場合について説明する。
【００９６】
前記実施の形態１で説明した薄膜シート２は、一辺で対向して隣接する２個のチップＣＨＰ１に対応するものであったが（図７〜図１０参照）、本実施の形態２の薄膜シート２は、さらに多数のチップＣＨＰ１に対応するものや、チップ数は１つであるがパッドＰＤ１の数がさらに多数のチップＣＨＰ１に対応するもの等、薄膜シート２中にさらに多層の配線層が必要となるものである。ここで、図２６〜図２９は、薄膜シート２のうち、検査対象の４個のチップＣＨＰ１に対応する領域を示した要部平面図であり、図中において一点鎖線で囲まれている領域がチップＣＨＰ１の外形に相当する。また、図２６〜図２９は、ぞれぞれ、１層目の配線層に形成された配線２３の平面パターン、図２６の平面パターンに配線２３と同じ配線層で形成された配線２３Ａを加えた平面パターン、２層目の配線層に形成された配線２７の平面パターン、および図２８の平面パターンに配線２７と同じ配線層で形成された配線２７Ａを加えた平面パターンを図示したものである。前記実施の形態１でも説明したように、配線２３Ａ、２７Ａは、プローブ７となる金属膜２１Ａ（図５および図６参照）とは電気的に接続しない配線である。また、図３０は、パッドＰＤ１がグリッド配置により多数設けられている場合のチップＣＨＰ１の平面図である。
【００９７】
また、前記実施の形態１では、チップＣＨＰ１がＳｏＣ構造である場合について説明したが、本実施の形態２においては、たとえば図３１に示すようなＬＣＤ（Liquid Crystal Display）ドライバ回路（半導体集積回路）が形成されたチップＣＨＰ１のように、平面外周が長辺および短辺からなるような他種のチップＣＨＰ１であってもよい。
【００９８】
図３１に示したＬＣＤドライバ回路が形成されたチップＣＨＰ１では、チップＣＨＰ１の主面の周辺部には、ＬＣＤドライバ回路と電気的に接続する多数のパッドＰＤ１が配置されており、図３１中におけるチップＣＨＰ１の上側の長辺および両短辺に沿って配列されたパッドＰＤ１は出力端子となり、チップＣＨＰ１の下側の長辺に沿って配列されたパッドＰＤ２は入力端子となっている。ＬＣＤドライバの出力端子数は入力端子数より多いことから、隣り合ったパッドＰＤ１の間隔をできる限り広げるために、パッドＰＤ１はチップＣＨＰ１の上側の長辺および両短辺に沿って２列で配列され、チップＣＨＰ１の上側の長辺および両短辺に沿って互いの列のパッドＰＤ１が互い違いに配列されている。本実施の形態２において、隣り合うパッドＰＤ１が配置されているピッチＬＰは、たとえば約４０μｍ以下である。また、本実施の形態２において、パッドＰＤ１は平面矩形であり、チップＣＨＰ１の外周と交差（直交）する方向に延在する長辺の長さＬＡは約１００μｍであり、チップＣＨＰ１の外周に沿って延在する短辺の長さＬＢは約１８μｍである。また、隣り合うパッドＰＤ１が配置されているピッチＬＰが約４０μｍであり、パッドＰＤ１の短辺の長さＬＢが約１８μｍであることから、隣り合うパッドＰＤ１の間隔は約２２μｍとなる。
【００９９】
図３２は上記薄膜シート２の下面のプローブ７が形成された領域の一部を拡大して示した要部平面図であり、図３３は図３２中のＢ−Ｂ線に沿った要部断面図であり、図３４は図３２中のＣ−Ｃ線に沿った要部断面図である。
【０１００】
前記実施の形態１でも説明したように、プローブ７は、薄膜シート２中にて平面六角形状にパターニングされた金属膜２１Ａおよび金属膜２１Ａと同様の金属膜２１Ｂの一部であり、金属膜２１Ａ、２１Ｂのうちの薄膜シート２の下面に四角錐型または四角錐台形型に飛び出した部分である。プローブ７は、薄膜シート２の主面において上記チップＣＨＰ１に形成されたパッドＰＤ１の位置に合わせて配置されている。これらプローブ７のうち、プローブ７Ａは、２列で配列されたパッドＰＤ１のうちの相対的にチップＣＨＰ１の外周に近い配列（以降、第１列と記す）のパッドＰＤ１に対応し、プローブ７Ｂは、２列で配列されたパッドＰＤ１のうちの相対的にチップＣＨＰ１の外周から遠い配列（以降、第２列と記す）のパッドＰＤ１に対応している。また、最も近い位置に存在するプローブ７Ａとプローブ７Ｂとの間の距離は、図３２が記載された紙面の左右方向の距離ＬＸと上下方向の距離ＬＹとで規定され、距離ＬＸは前述の隣り合うパッドＰＤ１が配置されているピッチＬＰの半分の約２０μｍとなる。また、本実施の形態２において、距離ＬＹは、約４５μｍとなる。また、図３５に示すように、ポリイミド膜４１の表面からプローブ７Ａ、７Ｂの先端までの高さＬＺ（針高さ）は、５０μｍ以下（大きくとも９０μｍ以下）、更に望ましくは３０μｍ以下で揃えられている。
【０１０１】
上記したように、金属膜２１Ａ、２１Ｂの一部は四角錐型または四角錐台形型に形成されたプローブ７Ａ、７Ｂとなり、ポリイミド膜４１には金属膜２１Ａ、２１Ｂに達するスルーホール２４が形成される。そのため、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンと、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンとが同じ方向で配置されるようにすると、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまい、プローブ７Ａ、７Ｂからそれぞれ独立した入出力を得られなくなってしまう不具合が懸念される。そこで、本実施の形態２では、図３２に示すように、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンは、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンを１８０°回転したパターンとしている。それにより、平面でプローブ７Ａおよびスルーホール２４が配置された金属膜２１Ａの幅広の領域と、平面でプローブ７Ｂおよびスルーホール２４が配置された金属膜２１Ｂの幅広の領域とが、紙面の左右方向の直線上に配置されないようになり、金属膜２１Ａおよび金属膜２１Ｂの平面順テーパー状の領域が紙面の左右方向の直線上に配置されるようになる。その結果、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまう不具合を防ぐことができる。また、狭ピッチでパッドＰＤ１が配置されても、それに対応した位置にプローブ７Ａ、７Ｂを配置することが可能となる。
【０１０２】
また、パッドＰＤ１の数がさらに多い場合には、３列以上で配列されている場合もある。図３６は３列で配列されたパッドＰＤ１に対応した薄膜シート２の要部平面図であり、図３７は４列で配列されたパッドＰＤ１に対応した薄膜シート２の要部平面図である。チップＣＨＰ１のサイズが同じであれば、パッドＰＤ１の配列数が増えるに従って、図３２を用いて説明した距離ＬＸがさらに狭くなるので、上記金属膜２１Ａ、２１Ｂを含む金属膜が接触してしまうことがさらに懸念される。そこで、図３６および図３７に示すように、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄを、たとえば図２２に示した金属膜２１Ａの平面パターンを４５°回転させたものとすることで、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄが互いに接触してしまう不具合を防ぐことが可能となる。また、ここでは図３２に示した金属膜２１Ａの平面パターンを４５°回転させた例について説明したが、４５°に限定するものではなく、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄの互いの接触を防ぐことができるのであれば他の回転角でもよい。なお、金属膜２１Ｃには、プローブ７Ｂが対応するパッドＰＤ１よりさらにチップＣＨＰ１内の内側に配置されたパッドＰＤ１に対応するプローブ７Ｃが形成され、金属膜２１Ｄには、プローブ７Ｃが対応するパッドＰＤ１よりさらにチップＣＨＰ１内の内側に配置されたパッドＰＤ１に対応するプローブ７Ｄが形成されている。
【０１０３】
ここで、図３８〜図４１は、ＬＣＤドライバ回路が形成されたチップＣＨＰ１のプローブ検査に用いられる薄膜シート２のうち、検査対象の４個のチップＣＨＰ１に対応する領域を示した要部平面図であり、図中において一点鎖線で囲まれている領域がチップＣＨＰ１の外形に相当する。検査対象の４個のチップＣＨＰ１は、長辺で対向して隣接し、連続している。また、図３８〜図４１は、ぞれぞれ、１層目の配線層に形成された配線２３の平面パターン、図３８の平面パターンに配線２３と同じ配線層で形成された配線２３Ａを加えた平面パターン、２層目の配線層に形成された配線２７の平面パターン、および図４０の平面パターンに配線２７と同じ配線層で形成された配線２７Ａを加えた平面パターンを図示したものである。
【０１０４】
ここで、本実施の形態２における、薄膜シート２中の配線のインピーダンス制御例について図４２および図４３を用いて説明する。図４２は、第１層目の配線である配線２３についてインピーダンス制御が必要な場合を示し、図４３は、第３層目の配線である配線４６についてインピーダンス制御が必要な場合を示しており、いずれの場合も対向する第２層目の配線である配線２７が基準電位（ＧＮＤ）と電気的に接続している。また、図４２および図４３は、前記実施の形態１でも説明した平面で薄膜シート２の中心に近い領域ＩＡの一部の断面を示しており、この領域ＩＡでは、配線２３、２７、４６を狭ピッチで配置するために、小さな幅で配線２３、２７、４６が形成されている。
【０１０５】
前記実施の形態１でも説明したように、配線２３、２７、４６は、平面で薄膜シート２の中心に近い領域ＩＡでは狭ピッチ化に対応するために幅を小さく、領域ＩＡを取り囲む領域ＯＡでは配線抵抗の上昇を抑制するために幅を大きくパターニングされている。また、前記実施の形態１でも説明したように、領域ＩＡでは、インピーダンス制御が必要な配線２３もしくは配線４６と対向する配線２７との間のポリイミド膜４４Ａもしくはポリイミド膜４５を研磨またはエッチングといった手段によって薄くすることにより、領域ＩＡではインピーダンス制御が必要な配線２３もしくは配線４６と対向する配線２７との間の距離Ｓ２１を狭めている。
【０１０６】
本実施の形態２の薄膜シート２では、インピーダンス制御が必要な配線は、配線２３が形成された配線層もしくは配線４６が形成された配線層のどちらか一方に集約されている。以下、配線４６がインピーダンス制御される配線である場合の薄膜シート２の製造工程について、図４４〜図５１を用いて説明する。これら図４４〜図５１は、薄膜シート２の製造工程中の要部断面図であり、平面で中心に近い領域ＩＡおよび領域ＩＡを取り囲む領域ＯＡのそれぞれの要部を示している。
【０１０７】
本実施の形態２の薄膜シート２の製造工程は、金属膜２１Ａを形成するまでの工程は前記実施の形態１と同様である（図１１および図１２参照）。その後、図４４に示すように、金属膜２１Ａおよび導電性膜３５を覆うようにポリイミド膜４１を成膜する。次にポリイミド膜４１に、金属膜２１Ａに達するスルーホール２４を形成する。前記実施の形態１と同様に、このスルーホール２４は、フォトレジスト膜をマスクとしたドライエッチング、アルミニウム膜をマスクとしたドライエッチングまたはレーザを用いた穴開け加工によって形成することができる。
【０１０８】
次に、図４５に示すように、前記実施の形態１において図１７を用いて説明した工程と同様の工程により、配線２３、２３Ａ（図６も参照）を形成する。配線２３は、スルーホール２４の底部にて金属膜２１Ａと電気的に接続することができる。本実施の形態２においても、前記実施の形態１と同様に、配線２３は、領域ＩＡと領域ＯＡとの境界で幅が変わり、領域ＯＡでの幅Ｗ１は、領域ＩＡでの幅Ｗ２より大きくなっている。また、領域ＩＡと領域ＯＡの境界となる配線２３の幅が変化する部分２３Ｃでは、配線２３は平面順テーパー形状となり、幅Ｗ２から幅Ｗ１へ徐々に変化した構造となっている。それにより、この幅が変化する部分２３Ｃへ応力が集中してしまうことを緩和できるようになり、配線２３が断線してしまうような不具合を防止できるようになる（図１８参照）。
【０１０９】
次に、図４６に示すように、ウエハ３１の主面にポリイミド膜４４Ａを成膜する。続いて、図４７に示すように、領域ＯＡおよび領域ＩＡの一部におけるポリイミド膜４４Ａの表面にＣＭＰ等による部分研磨もしくはエッチングを施し、ポリイミド膜４４Ａを部分的に薄くし、かつポリイミド膜４４Ａの表面を部分的に平坦化する。この時、少なくとも平面で接着リング６（図５参照）の内側となる領域のポリイミド膜４４Ａの表面は、全て平坦化される。
【０１１０】
次に、図４８に示すように、前述のスルーホール２４を形成した工程と同様の工程により、ポリイミド膜４４Ａに配線２３に達するスルーホール２６を形成する。続いて、配線２３、２３Ａを形成した工程と同様の工程により、スルーホール２６の底部で配線２３と接続する配線２７、および配線２３とは電気的に接続しない配線２７Ａを形成する。配線２７は、前述の配線２３と同様に、領域ＩＡと領域ＯＡとの境界で幅が変わり、領域ＯＡでの幅が領域ＩＡでの幅より大きい平面パターンとなっており、領域ＩＡと領域ＯＡの境界となる配線２７の幅が変化する部分では、配線２７は平面順テーパー形状となり、幅が徐々に変化した構造となっている。
【０１１１】
次に、図４９に示すように、ポリイミド膜４１、４４Ａ形成した工程と同様の工程によって、ウエハ３１の主面上にポリイミド膜４５を形成する。続いて、領域ＩＡにおけるポリイミド膜４５の表面に部分研磨もしくはエッチングを施し、領域ＩＡにおけるポリイミド膜４５の表面を平坦化する。この時、平坦化されるのは、プローブカードを組み立てた時に、少なくとも平面で接着リング６（図５参照）の内側となる領域とする。
【０１１２】
次に、図５０に示すように、前述のスルーホール２４、２６を形成した工程と同様の工程により、ポリイミド膜４５に配線２７に達するスルーホール４５Ａを形成する。続いて、配線２３、２３Ａ、２７、２７Ａを形成した工程と同様の工程により、スルーホール４５Ａの底部で配線２７と接続する配線４６、および配線２３、２７とは電気的に接続しない配線を形成する。配線４６は、前述の配線２３、２７と同様に、領域ＩＡと領域ＯＡとの境界で幅が変わり、領域ＯＡでの幅が領域ＩＡでの幅より大きい平面パターンとなっており、領域ＩＡと領域ＯＡの境界となる配線４６の幅が変化する部分では、配線４６は平面順テーパー形状となり、幅が徐々に変化した構造となっている。この時、配線４６下のポリイミド膜４５は、領域ＩＡにおいて表面に部分研磨もしくはエッチングが施されて薄くなっていることから、配線２７、４６の幅が大きくなる領域ＯＡでのポリイミド膜４５の膜厚は、配線２７、４６の幅が小さくなる領域ＩＡでのポリイミド膜４５の膜厚より厚くなる。それにより、配線４６の幅が変化する場合でも、配線４６の抵抗値上昇を極力抑制しつつ、配線４６のインピーダンス制御が可能となる。
【０１１３】
また、前述したように、本実施の形態２では、薄膜シート２中にてインピーダンス制御が必要な配線は、配線４６であり、インピーダンス制御が必要な配線は配線４６が形成された配線層に集約された構造とする。それにより、薄膜シート２中の配線層が３層以上となった場合でも、薄膜シート２中の配線のインピーダンス制御を目的とした配線層間のポリイミド膜の表面の部分研磨もしくはエッチングは、１層のみとすることが可能となる。その結果、本実施の形態２の薄膜シート２を短いＴＡＴで製造できるようになり、製造コストも低減することができるようになる。
【０１１４】
次に、図５１に示すように、ポリイミド膜４１、４４Ａ、４５を形成した工程と同様の工程によって、ポリイミド膜４７を形成する。続いて、領域ＩＡにおけるポリイミド膜４７の表面に部分研磨もしくはエッチングを施し、領域ＩＡにおけるポリイミド膜４７の表面を平坦化する。この時、平坦化されるのは、プローブカードを組み立てた時に、少なくとも平面で接着リング６（図５参照）の内側となる領域とする。
【０１１５】
その後、前記実施の形態１において図２４を用いて説明した工程と同様の工程を経て本実施の形態２の薄膜シート２を製造する。
【０１１６】
上記のような工程で製造した本実施の形態２の薄膜シート２によっても、前記実施の形態１の薄膜シート２と同様の効果を得ることができる。
【０１１７】
（実施の形態３）
本実施の形態３では、プローブ検査時における、プローブ７のパッドＰＤ１へのコンタクト性の向上に着目した薄膜シート２の製造工程について説明する。以下、本実施の形態３の薄膜シート２の製造工程について、図５２〜図５５を用いて説明する。これら図５２〜図５５は、薄膜シート２の製造工程中の要部断面図である。
【０１１８】
本実施の形態３の薄膜シート２の製造工程は、ポリイミド膜４４Ａを形成するまでの工程は前記実施の形態２と同様である。その後、図５２に示すように、フォトレジスト膜をマスクとしたドライエッチング、アルミニウム膜をマスクとしたドライエッチングまたはレーザを用いた穴開け加工によってポリイミド膜４４Ａに配線２３に達するスルーホール２６を形成する。続いて、配線２３、２３Ａを形成した工程と同様の工程により、スルーホール２６の底部で配線２３と接続する配線２７、および配線２３とは電気的に接続しない配線２７Ａ（図６参照）を形成する。
【０１１９】
次に、図５３に示すように、ポリイミド膜４１、４４Ａ形成した工程と同様の工程によって、ウエハ３１の主面上にポリイミド膜４５を形成する。続いて、図５４に示すように、平面で薄膜シート２の中心に近くなる領域ＩＡ（前記実施の形態１における図１１〜図２４、前記実施の形態２における図４４〜図５１、およびこれらの図に対応する説明参照）におけるポリイミド膜４５の表面に部分研磨もしくはエッチングを施し、領域ＩＡにおけるポリイミド膜４５の表面を平坦化する。この時、平坦化されるのは、プローブカードを組み立てた時に、少なくとも平面で接着リング６（図５参照）の内側となる領域とする。すなわち、プローブカードを組み立て後に、押圧具９によって押圧されるポリイミド膜４５の表面すべて全て平坦化される。
【０１２０】
その後、前記実施の形態１において図２４を用いて説明した工程と同様の工程を経て本実施の形態３の薄膜シート２を製造する（図５５参照）。
【０１２１】
上記のような工程で形成された本実施の形態３の薄膜シート２によれば、最上層のポリイミド膜４５の表面、特に押圧具９が押圧することになる領域ＩＡでの凹凸が解消されている。それにより、押圧具９からの荷重が全てのプローブ７に均一に加わるようになり、プローブ７の先端の高さにばらつきが生じてしまうことを防ぐことができる。それにより、プローブ７とチップＣＨＰ１のパッドＰＤ１とのコンタクト性を大幅に向上することができる。
【０１２２】
また、プローブカードは、全てのプローブ７をチップＣＨＰ１のパッドＰＤ１に接触させるに当たってチップＣＨＰ１に向かって加える圧力を大きく減少することが可能となる。その結果、プローブ検査が実施されるチップＣＨＰ１（図２参照）において、層間絶縁膜としてＣＶＤ法で成膜された酸化シリコン膜より誘電率が低く機械的強度の小さい絶縁膜が用いられている場合でも、層間絶縁膜を破損してしまう不具合を避けることが可能となる。このように、プローブ７のパッドＰＤ１へのコンタクト性に着目した場合には、最上層のポリイミド膜４５の表面のみで凹凸が解消されていればよい。また、ポリイミド膜４５の表面全面での凹凸の解消を考慮する必要はなく、押圧具９から押圧される領域ＩＡのみで凹凸が解消されていればよい。すなわち、本実施の形態３のように領域ＩＡのみでポリイミド膜４５の表面の研磨またはエッチングを施すようにすることで、薄膜シート２の製造コストを低減することができる。
【０１２３】
上記のような工程で製造した本実施の形態３の薄膜シート２によっても、前記実施の形態１の薄膜シート２と同様の効果を得ることができる。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２５】
本発明のプローブカード、プローブカードの製造方法および半導体集積回路装置の製造方法は、半導体集積回路装置の製造工程におけるプローブ検査工程、そこで用いられるプローブカードおよびそのプローブカードの製造工程に広く適用することができる。
【符号の説明】
【０１２６】
１  多層配線基板
２  薄膜シート（薄膜プローブシート）
３  プランジャ
３Ａ  ばね
３Ｂ  押しピン
３Ｃ  プランジャ保持具
３Ｄ  ボルト
３Ｅ  穴
４Ｃ  コンタクトリング
４Ｐ  プロセスリング
５  開口部
６  接着リング
７、７Ａ、７Ｂ、７Ｃ、７Ｄ  プローブ（接触端子）
８  ポゴ座
９  押圧具（押圧機構）
９Ａ  緩衝材（エラストマ）
９Ｂ  窪み
９Ｃ  押しピン受け部
９Ｄ  薄膜シート押圧部
１１  ナット
１２  筐体
１３  ナット
１４  加重治具
１５  張り出しリング
１６Ａ〜１６Ｄ  ボルト
１７  連結治具
１８  ばね押さえ治具
１９  ばね
２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ  金属膜（第１金属膜）
２３  配線（第１配線）
２３Ａ  配線
２３Ｃ  幅が変化する部分
２４  スルーホール（第１スルーホール）
２６  スルーホール（第２スルーホール）
２７  配線（第２配線）
２７Ａ  配線
３１  ウエハ（第１ウエハ）
３２  酸化シリコン膜
３３  穴（第１穴部）
３４  酸化シリコン膜
３５  導電性膜
３９、４０  導電性膜（第１金属膜）
４１  ポリイミド膜（第１絶縁膜）
４１Ａ、４４Ｂ  ポリイミド膜（第１絶縁膜）
４２、４３  導電性膜
４４Ａ、４４Ｂ  ポリイミド膜（第２絶縁膜）
４５  ポリイミド膜（第３絶縁膜）
４５Ａ  スルーホール
４６  配線
４７  ポリイミド膜
１０１  接触端子（探針）
１０２  ポリイミド膜
１０３、１０３Ａ  配線
１０４  ポリイミド膜
１０５、１０５Ａ  配線
１０６  ポリイミド膜
１０７  エラストマ
１０８  押圧具
１０９  薄膜プローブ
１０９Ａ、１０９Ｂ  領域
ＣＨＤ  カードホルダ
ＣＨＰ１  チップ（チップ形成領域）
ＣＨＰ１Ａ  チップ外周
ＦＲＧ  フロッグリング
ＩＡ  領域（第１領域）
ＯＡ  領域（第２領域）
ＰＤ１  パッド（電極）
ＰＧＰ  ポゴピン
ＴＨＤ  テスタヘッド
Ｗ１  幅
Ｗ２  幅
ＷＨ  ウエハ
【図１】
2010210463.tif 000003
【図２】
2010210463.tif 000004
【図３】
2010210463.tif 000005
【図４】
2010210463.tif 000006
【図５】
2010210463.tif 000007
【図６】
2010210463.tif 000008
【図７】
2010210463.tif 000009
【図８】
2010210463.tif 000010
【図９】
2010210463.tif 000011
【図１０】
2010210463.tif 000012
【図１１】
2010210463.tif 000013
【図１２】
2010210463.tif 000014
【図１３】
2010210463.tif 000015
【図１４】
2010210463.tif 000016
【図１５】
2010210463.tif 000017
【図１６】
2010210463.tif 000018
【図１７】
2010210463.tif 000019
【図１８】
2010210463.tif 000020
【図１９】
2010210463.tif 000021
【図２０】
2010210463.tif 000022
【図２１】
2010210463.tif 000023
【図２２】
2010210463.tif 000024
【図２３】
2010210463.tif 000025
【図２４】
2010210463.tif 000026
【図２５】
2010210463.tif 000027
【図２６】
2010210463.tif 000028
【図２７】
2010210463.tif 000029
【図２８】
2010210463.tif 000030
【図２９】
2010210463.tif 000031
【図３０】
2010210463.tif 000032
【図３１】
2010210463.tif 000033
【図３２】
2010210463.tif 000034
【図３３】
2010210463.tif 000035
【図３４】
2010210463.tif 000036
【図３５】
2010210463.tif 000037
【図３６】
2010210463.tif 000038
【図３７】
2010210463.tif 000039
【図３８】
2010210463.tif 000040
【図３９】
2010210463.tif 000041
【図４０】
2010210463.tif 000042
【図４１】
2010210463.tif 000043
【図４２】
2010210463.tif 000044
【図４３】
2010210463.tif 000045
【図４４】
2010210463.tif 000046
【図４５】
2010210463.tif 000047
【図４６】
2010210463.tif 000048
【図４７】
2010210463.tif 000049
【図４８】
2010210463.tif 000050
【図４９】
2010210463.tif 000051
【図５０】
2010210463.tif 000052
【図５１】
2010210463.tif 000053
【図５２】
2010210463.tif 000054
【図５３】
2010210463.tif 000055
【図５４】
2010210463.tif 000056
【図５５】
2010210463.tif 000057
【図５６】
2010210463.tif 000058
【図５７】
2010210463.tif 000059
【図５８】
2010210463.tif 000060
【図５９】
2010210463.tif 000061
【図６０】
2010210463.tif 000062
【図６１】
2010210463.tif 000063
【図６２】
2010210463.tif 000064
【図６３】
2010210463.tif 000065
【図６４】
2010210463.tif 000066