(57)【要約】【課題】インデックス情報の作成を速やかに行え、フレームデータを格納してから実際に読み出して解析できる状態となるまでの待ち時間を短くする。【解決手段】インデックス情報生成部３２は、高速ロジック回路によるハードウエア処理でシーケンシャルに実行するように設計されており、フレームデータがフレームデータメモリ１５に格納された段階で、スイッチ３１を第１入力端子３１ａ側に切り替えるとともにその第１入力端子３１ａに読出要求信号を与え、フレームデータメモリ１５に格納されているフレームデータを格納時とほぼ同等のビットレートで読み出させ、各フレームデータのインデックス情報を速やかに生成し、インデックス情報生成後にスイッチ３１を第２入力端子３１ｂ側に切り替える。解析処理部２０′はインデックス情報生成部３２によって得られたインデックス情報に基づいて解析対象のフレームデータの読出処理を行う。【選択図】図１
2010252199.tif 000002
【特許請求の範囲】
【請求項１】
ネットワーク上を伝送するデータから所望のフレームデータを取り込むインタフェース（１１）と、
前記インタフェースによって取り込まれたフレームデータを一時記憶し、所定量のフレームデータが一時記憶された段階で第１読出要求信号を出力するライトバッファ（１２）と、
前記ライトバッファに一時記憶されたフレームデータを格納するためのＲＡＭ型のフレームデータメモリ（１５）と、
第２読出要求信号を受けて書込要求信号を出力し、前記フレームデータメモリから読み出されたフレームデータを一時記憶するためのリードバッファ（１７）と、
前記ライトバッファから出力された第１読出要求信号を受け、該ライトバッファに一時記憶されたフレームデータを読み出して前記取り込まれたフレームデータとほぼ等しいビットレートで前記フレームデータメモリに格納し、前記リードバッファから出力された書込要求信号を受けて前記フレームデータメモリに格納されているフレームデータを読み出すメモリ制御回路（１３）と、
第１入力端子と第２入力端子から入力された読出要求のいずれかを選択して前記第２読出要求信号として前記リードバッファに与えるスイッチ（３１）と、
前記フレームデータが前記フレームデータメモリに格納された段階で、前記スイッチを第１入力端子側に切り替えるとともに該第１入力端子に読出要求信号を与え、前記フレームデータメモリに格納されているフレームデータを格納時とほぼ同等のビットレートで読み出させ、各フレームデータのインデックス情報を生成し、該インデックス情報生成後に前記スイッチを第２入力端子側に切り替えるインンデックス情報生成部（３２）と、
前記インデックス情報生成部で得られたインデックス情報に基づいて解析対象のフレームデータのアドレスを前記メモリ制御回路に指定するとともに、前記スイッチの第２入力端子に読出要求信号を与え、解析対象のフレームデータをリードバッファに書き込ませ、該書き込まれたフレームデータを読み出して解析処理を行う解析処理部（２０′）とを備えたフレームデータ解析装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ネットワーク上を伝送されるフレームデータを取り込んで所定容量のメモリに格納し、その格納したフレームデータのメモリに対するインデックス情報を生成し、このインデックス情報に基づいて任意のフレームデータをメモリから読み出して、解析のための処理を行うフレームデータ解析装置において、インデックス情報の生成のための待ち時間を短縮して速やかにフレームデータの読出処理に移行できるようにするための技術に関する。
【背景技術】
【０００２】
ネットワーク上を伝送するフレームデータを解析するために、その解析対象となるフレームデータを装置内に取り込んでメモリに記憶する処理（一般にキャプチャー処理という）を行い、それを読み出す処理が必要となる。
【０００３】
ここで、メモリのデータの読書込処理の速度が、フレームデータのビットレートの２倍以上あれば、格納したフレームデータの読出しをリアルタイムに行うことができる。
【０００４】
しかし、１０Ｇｂｐｓのイーサネット（登録商標）等のように高速伝送されるフレームデータに対して上記のようなリアルタイム処理を行うためには、極めて高速なメモリを用いるとともにフレームデータの読出処理をその入力ビットレートと同一速度で行う必要があり、現状では極めて困難である。
【０００５】
そこで、上記のような高速のフレームデータを取り込んで解析する場合には、フレームデータのメモリに対する格納をその入力ビットレートに対応した速度でメモリの容量分行った後に、読出処理を行うようにしている。
【０００６】
ただし、入力するフレームデータの大きさは一定でなく、その入力間隔も不定であり、これを高速に且つ漏れなくメモリに格納しようとすると、各フレームデータの先頭がメモリのアドレスの１バイト目から格納することができなくなり、あるアドレスの１バイト目以外の位置からフレームデータが格納されるようなことが頻繁に起こる。
【０００７】
したがって、そのような状態でメモリに格納された複数のフレームデータから所望のフレームデータを読み出すためには、そのフレームデータのメモリに対する格納位置（先頭位置と終了位置等）をインデックス情報として求めておく必要がある。
【０００８】
図２は、上記したように、高速のフレームデータを取り込んで解析するための従来のフレームデータ解析装置１０の構成を示している。
【０００９】
このフレームデータ解析装置１０は、ネットワーク１に接続されたインタフェース１１により、ネットワーク１上を伝送する所望のフレームデータを装置内に取り込む。
【００１０】
この取り込まれたフレームデータは、ライトバッファ１２に書き込まれる。
ライトバッファ１２に書き込まれたフレームデータは、メモリ制御回路１３によりフレームデータメモリ１５に対してアドレス順に且つ循環的に書き込まれる。
【００１１】
ここで用いられるフレームデータメモリ１５は高速動作可能なＲＡＭ、例えばＤＲＡＭであるため、メモリ制御回路１３は、フレームデータメモリ１５に対する書込処理と読出処理の他に、書き込んだ内容を保持させるためのリフレッシュ処理も行っている。このために、上記のように入力したフレームデータを一旦ライトバッファ１２に書き込み、一定量のデータが書き込まれた段階でライトバッファ１２から第１読出要求信号ＲＲ１をメモリ制御回路１３に出力させ、それを受けたメモリ制御回路１３がリフレッシュ処理の合間にライトバッファ１２に読出指示信号ＲＤを出して、ライトバッファ１２に書き込まれたフレームデータを出力させてフレームデータメモリ１５に格納している。
【００１２】
ここで、前記したように、入力するフレームデータの大きさは一定でなく、その入力間隔も不定であり、これをフレームデータメモリ１５の１アドレス当たりのビット長（ワード長：例えば、３２ビット、６４ビット、１２８ビット等）の単位で漏れなくメモリ１５に格納するために、例えば図３に示すような状態で各フレームデータＤＦ（１）〜ＤＦ（ｎ）が書き込まれることになる。
【００１３】
図３において、例えばフレームデータＤＦ（１）、ＤＦ（２）、ＤＦ（５）の先頭は、フレームデータメモリ１５のアドレスＡ（１）、Ａ（２）、Ａ（５）の第１ビット目に位置しているが、フレームデータＤＦ（３）、ＤＦ（４）の先頭は、フレームデータメモリ１５のアドレスＡ（３）、Ａ（４）の先頭でない位置にあり、フレームデータＤＦ（４）の場合には、その最終データも先頭と同じアドレスＡ（４）に位置している。なお、図３において記号＊は、フレームデータとフレームデータの間のアイドルデータである。
【００１４】
上記のように一定量のフレームデータがフレームデータメモリ１５に書き込まれた段階で、メモリ制御回路１３は、解析処理部２０に対して格納完了信号ＷＥを出力する。
【００１５】
解析処理部２０は、ＣＰＵ２０ａ、ＲＯＭ２０ｂ、ＲＡＭ２０ｃからなるコンピュータ構成のものであり、ＲＯＭ２０ｂに予め格納された処理プログラムおよび操作部２１に対する操作にしたがって、解析に必要な各種処理を行い、必要な情報を表示部２２に表示させる。
【００１６】
ここで、ＲＯＭ２０ｂには、少なくともインデックス情報生成用プログラムとフレーム解析用プログラムとが格納されており、前記したように、メモリ制御回路１３から格納完了信号ＷＥを受けると、インデックス情報生成用プログラムによる処理を実行する。
【００１７】
即ち、メモリ制御回路１３から格納完了信号ＷＥを受けると、リードバッファ１７に対して第２読出要求信号ＲＲ２を出力する。
【００１８】
リードバッファ１７は、フレームデータメモリ１５に格納されたフレームデータを一時記憶して解析処理部２０へ送出するためのものであり、解析処理部２０からの第２読出要求信号ＲＲ２を受けると、メモリ制御回路１３に対して書込要求信号ＷＲを出力する。
【００１９】
メモリ制御回路１３は、この書込要求信号ＷＲを受けると、フレームデータメモリ１５に新たに書き込んだデータをその書き込み順に読み出すとともに、リードバッファ１７へ書込指示信号ＷＤを与え、フレームデータメモリ１５から読み出したデータをリードバッファ１７に書き込み、その書込処理が終了すると解析処理部２０に対して読出完了信号ＲＥを出力する。
【００２０】
この読出終了信号ＲＥを受けた解析処理部２０は、リードバッファ１７に書き込まれたデータを読み出して解析し、フレームデータメモリ１５に新たに書き込まれたフレームデータの先頭位置および終了位置（アドレスとビット位置）をインデックス情報として求め、ＲＡＭ２０ｃに記憶する。このようにして各フレームデータのインデックス情報が得られた段階でインデックス情報生成用のプログラムが終了する。
【００２１】
そして、解析プログラムに移行して、解析対象のフレームデータ（この解析対象のフレームデータはユーザによって指定される）のインデックス情報が検索されて、その解析対象のフレームデータのアドレス情報がメモリ制御回路１３に与えられるとともに、リードバッファ１７に対して読出要求が再度なされると、メモリ制御回路１３が与えられる解析対象のフレームデータを読み出してリードバッファ１７に書き込む。
【００２２】
解析処理部２０はこのリードバッファ１７に書き込まれたフレームデータに対する解析処理を行い、解析結果などを表示部２２に表示する。
【００２３】
なお、上記した従来装置のようにフレームデータの解析処理を行うものではないが、それに関連する技術として、ネックワークを介して受信したデータパケットを蓄積部に蓄積し、これを読み出してネットワークに送信する記録再生装置が特許文献１に開示されている。
【００２４】
この特許文献１は、一定周期のタイミング信号毎に、受信したデータパケットの個数をテーブルに記録し、そのデータパケットの読み出しの際にも、タイミング信号毎に、受信したときと同じ個数を読み出して送出することで、複雑なビットレート検出処理や間隔演算設定処理を行うことなく、データパケットの記録再生を可能にしたものである。
【００２５】
また、この特許文献１には、受信したデータパケットの種別を表す属性情報をテーブルに記録し、その属性情報によりデータパケットの読み出しを選択的に行う技術も開示されているが、蓄積部のハードウエア構造が特定されておらず、その蓄積部に対するフレームデータの書込制御、読出制御の処理に関する具体的な記載はなされていない。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００７−０２８１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
上記したように、図２に示した従来装置では、フレームデータメモリ１５に格納したフレームデータのインデックス情報をコンピュータ構成の解析処理部２０によるソフトウエア処理で行っているため、大量のフレームデータを格納した場合にインデックス情報の作成に長い時間が掛かってしまう。
【００２８】
例えば、ＣＰＵクロック周波数を１５０ＭＨｚとして、容量５１２ＭＢのフレームデータメモリ１５にフレームデータを３２×１０５個格納した場合、インデックス情報の作成に２分程度要しており、フレームデータを格納してから実際に読み出して解析できる状態となるまでの待ち時間が非常に長く、解析をスムーズに行えないという問題があった。
【００２９】
また、上記特許文献１のように、データパケットの一定タイミング毎の個数情報とともに、各データパケットの属性情報も含めてコンピュータによるソフトウエア処理で検出してテーブルに記録する場合、読み出しまでの待ち時間が非常に長くなると予測される。
【００３０】
本発明は、この問題を解決し、インデックス情報の作成を速やかに行え、フレームデータを格納してから実際に読み出して解析できる状態となるまでの待ち時間が短く、解析をスムーズに行えるフレームデータ解析装置を提供することを目的としている。
【課題を解決するための手段】
【００３１】
前記目的を達成するために、本発明の請求項１のフレームデータ解析装置は、
ネットワーク上を伝送するデータから所望のフレームデータを取り込むインタフェース（１１）と、
前記インタフェースによって取り込まれたフレームデータを一時記憶し、所定量のフレームデータが一時記憶された段階で第１読出要求信号を出力するライトバッファ（１２）と、
前記ライトバッファに一時記憶されたフレームデータを格納するためのＲＡＭ型のフレームデータメモリ（１５）と、
第２読出要求信号を受けて書込要求信号を出力し、前記フレームデータメモリから読み出されたフレームデータを一時記憶するためのリードバッファ（１７）と、
前記ライトバッファから出力された第１読出要求信号を受け、該ライトバッファに一時記憶されたフレームデータを読み出して前記取り込まれたフレームデータとほぼ等しいビットレートで前記フレームデータメモリに格納し、前記リードバッファから出力された書込要求信号を受けて前記フレームデータメモリに格納されているフレームデータを読み出すメモリ制御回路（１３）と、
第１入力端子と第２入力端子から入力された読出要求のいずれかを選択して前記第２読出要求信号として前記リードバッファに与えるスイッチ（３１）と、
前記フレームデータが前記フレームデータメモリに格納された段階で、前記スイッチを第１入力端子側に切り替えるとともに該第１入力端子に読出要求信号を与え、前記フレームデータメモリに格納されているフレームデータを格納時とほぼ同等のビットレートで読み出させ、各フレームデータのインデックス情報を生成し、該インデックス情報生成後に前記スイッチを第２入力端子側に切り替えるインンデックス情報生成部（３２）と、
前記インデックス情報生成部で得られたインデックス情報に基づいて解析対象のフレームデータのアドレスを前記メモリ制御回路に指定するとともに、前記スイッチの第２入力端子に読出要求信号を与え、解析対象のフレームデータをリードバッファに書き込ませ、該書き込まれたフレームデータを読み出して解析処理を行う解析処理部（２０′）とを備えている。
【発明の効果】
【００３２】
このように、本発明のフレームデータ解析装置は、フレームデータがフレームデータメモリに格納された段階で、スイッチを第１入力端子側に切り替えるとともにその第１入力端子に読出要求信号を与え、フレームデータメモリに格納されているフレームデータを格納時とほぼ同等のビットレートで読み出させ、各フレームデータのインデックス情報を生成し、インデックス情報生成後にスイッチを第２入力端子側に切り替えるインデックス情報生成部を有し、そのインデックス情報生成部によって得られたインデックス情報に基づいて解析対象のフレームデータの読出処理を可能にしている。
【００３３】
したがって、従来のようにコンピュータ構成の解析処理部によってフレームデータのインデックス情報の生成処理をソフトウエアにしたがって実行するのに比べて格段に高速にインデックス情報の生成処理を完了させることができ、フレームデータを格納してから解析対象のフレームデータを読み出すまでの待ち時間を極めて短くすることができる。
【００３４】
また、インデックス情報生成中は、解析処理部が他の処理を行うことができ、装置全体しての処理能力が向上する。
【００３５】
また、従来装置のハードウエアに対して、スイッチ、インデックス情報生成部を追加するだけで済むので、従来装置のハードウエアを有効活用でき、安価に高速化することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態の全体構成図
【図２】従来装置の全体構成図
【図３】フレームデータの格納例を示す図
【発明を実施するための形態】
【００３７】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用したフレームデータ解析処理装置３０の構成を示している。
【００３８】
このフレームデータ解析処理装置３０のインタフェース１１、ライトバッファ１２、メモリ制御回路１３、フレームデータメモリ１５、リードバッファ１７については、前記した従来装置と同様であるので同一符号を付している。
【００３９】
即ち、インタフェース１１は、例えば１０Ｇｂｐｓのイーサネット（登録商標）のネットワーク１上を伝送するデータから所望のフレームデータを取り込み、ライトバッファ１２に出力する。
【００４０】
ライトバッファ１２は、インタフェース１１によって取り込まれたフレームデータを一時記憶し、所定量のフレームデータが一時記憶された段階で第１読出要求信号ＲＲ１をメモリ制御回路１３に出力する。
【００４１】
メモリ制御回路１３は、ライトバッファ１２から出力された第１読出要求信号ＲＲ１を受け、ライトバッファ１２に一時記憶されたフレームデータを読み出してＲＡＭ型のフレームデータメモリ１５に取り込まれたフレームデータとほぼ等しいビットレートでアドレス順に且つ循環的に格納する。
【００４２】
また、メモリ制御回路１３は所定量のフレームデータをフレームデータメモリ１５に格納した段階で、解析処理部２０′に対して格納完了信号ＷＥを出力する。
【００４３】
さらに、メモリ制御回路１３はリードバッファ１７から出力された書込要求信号ＷＲを受けてフレームデータメモリ１５に格納されているフレームデータを読み出す。
【００４４】
前記したように、フレームデータメモリ１５は高速動作可能なＲＡＭ（ＤＲＡＭ）であるため、メモリ制御回路１３は、フレームデータメモリ１５に対する書込処理と読出処理の他に、書き込んだ内容を保持させるためのリフレッシュ処理も行っている。このために、上記のように入力したフレームデータを一旦ライトバッファ１２に書き込み、一定量のデータが書き込まれた段階でライトバッファ１２から第１読出要求信号ＲＲ１をメモリ制御回路１３に出力させ、それを受けたメモリ制御回路１３がリフレッシュ処理の合間にライトバッファ１２に読出指示信号ＲＤを出して、ライトバッファ１２に書き込まれたフレームデータを出力させてフレームデータメモリ１５に格納している。
【００４５】
なお、フレームデータメモリ１５に対するフレームデータの格納例は、図３に示した通りである。
【００４６】
リードバッファ１７は、第２読出要求信号ＲＲ２を受けて書込要求信号ＷＲをメモリ制御回路１３に出力し、メモリ制御回路１３によりフレームデータメモリ１５から読み出されたフレームデータを一時記憶する。
【００４７】
上記した構成は従来装置と同様であるが、この実施形態のフレームデータ解析処理装置３０では、スイッチ３１とインデックス情報生成部３２が設けられている。
【００４８】
スイッチ３１は、第１入力端子３１ａと第２入力端子３１ｂから入力された読出要求信号のいずれかを選択して第２読出要求信号ＲＲ２としてリードバッファ１７に与える。
また、インデックス情報生成部３２は、インデックス情報生成回路３２ａおよびインデックス情報メモリ３２ｂにより構成されている。
【００４９】
インデックス情報生成回路３２ａは、従来ソフトウエア処理で行っていたインデックス情報の生成処理を、高速ロジック回路によるハードウエア処理でシーケンシャルに実行するように設計された専用化回路（例えばＦＰＧＡ）であり、インデックス情報生成の指示を受けて、スイッチ３１を第１入力端子３１ａ側に切り替えるとともにその第１入力端子３１ａに読出要求信号を与え、フレームデータメモリ１５に格納されているフレームデータを格納時とほぼ同等のビットレートで読み出させる。
【００５０】
そして、その読み出させた各フレームデータのインデックス情報（先頭位置、終了位置の情報）を生成して、インデックス情報メモリ３２ｂに記憶し、その後にスイッチ３１を第２入力端子３１ｂ側に切り替える。なお、インデックス情報の生成処理はフレームデータの先頭位置や終了位置に挿入されている固有のコードの検出およびフレームデータ間のアイドリングデータの判別に基づいて行う。
【００５１】
上記構成のインデックス情報生成部３２によれば、例えば、５１２ＭＢのフレームデータメモリ１５に格納された３２×１０５個のフレームデータを読み出して各フレームデータについてのインデックス情報を得るのに１秒以内で済んでいる。
【００５２】
解析処理部２０′は、前記同様に、ＣＰＵ２０ａ、ＲＯＭ２０ｂ、ＲＡＭ２０ｃからなるコンピュータ構成のものであり、ＲＯＭ２０ｂに予め格納された処理プログラムおよび操作部２１に対する操作にしたがって、解析に必要な各種処理を行い、必要な情報を表示部２２に表示させる。
【００５３】
ただし、ＲＯＭ２０ｂには、インデックス情報生成を指示するプログラムとフレーム解析用プログラムとが格納されており、前記したように、メモリ制御回路１３から格納完了信号ＷＥを受けると、インデックス情報生成の指示をインデックス情報生成部３２に与え、インデックス情報を生成させる。
【００５４】
そして、フレーム解析用プログラムでは、インデックス情報メモリ３２ｂに記憶されたインデックス情報から解析対象のフレームデータ（この解析対象のフレームデータはユーザによって指定される）のインデックス情報を検索してそのフレームデータのアドレスをメモリ制御回路１３に指定するとともに、スイッチ３１の第２入力端子３１ｂに読出要求信号を与え、リードバッファ１７からメモリ制御回路１３に書込要求信号ＷＲを与える。
【００５５】
メモリ制御回路１３は、この書込要求信号ＷＲを受けると、フレームデータメモリ１５に新たに書き込んだデータのうち指定された解析対象のフレームデータを読み出すとともに、リードバッファ１７へ書込指示信号ＷＤを与え、フレームデータメモリ１５から読み出したフレームデータをリードバッファ１７に書き込み、その書込処理が終了すると解析処理部２０′に対して読出終了信号ＲＥを出力する。
【００５６】
解析処理部２０′は、リードバッファ１７に書き込まれたフレームデータを読み出して解析処理を行い、その解析結果などを表示部２２に表示する。
【００５７】
このように構成されたフレームデータ解析装置３０では、フレームデータメモリ１５に格納されているフレームデータを格納時とほぼ同等のビットレートで読み出させ、その読み出させた各フレームデータのインデックス情報を生成するインデックス情報生成部３２を有しているので、従来のようにコンピュータ構成の解析処理部によってフレームデータのインデックス情報の生成処理をソフトウエアにしたがって実行するのに比べて格段に高速にインデックス情報の生成処理を完了させることができ、フレームデータを格納してから解析対象のフレームデータを読み出すまでの待ち時間を極めて短くすることができる。
【００５８】
また、インデックス情報生成中は、コンピュータ構成の解析処理部２０′が他の処理を行うことができ、装置全体しての処理能力が向上する。
【００５９】
また、従来装置のハードウエアに対して、スイッチ３１、インデックス情報生成部３２を追加するだけで済むので、従来装置のハードウエアを有効活用でき、安価に高速化することができる。
【符号の説明】
【００６０】
１１……インタフェース、１２……ライトバッファ、１３……メモリ制御回路、１５……フレームデータメモリ、１７……リードバッファ、２０′……解析処理部、２１……操作部、２２……表示部、３０……フレームデータ解析装置、３１……スイッチ、３２……インデックス情報生成部、３２ａ……インデックス情報生成回路、３２ｂ……インデックス情報メモリ
【図１】
2010252199.tif 000003
【図２】
2010252199.tif 000004
【図３】
2010252199.tif 000005