(57)【要約】      （修正有）【課題】ＰＤＰ装置のＹ電極駆動回路及び電源回路のコストの低減。【解決手段】プラズマディスプレイ装置の電極駆動回路は、第１及び第２のスイッチング素子SW1,SW2と、第１及び第２のダイオードD1,D2とを有する複数のドライバを備えるスキャンドライバと、スキャンドライバの高電位側端子と低電位側端子の間に接続された容量C4と、第２のスイッチング素子の低電位側端子に、リセットパルスの正極性と負極性の電圧と、スキャンパルスの電圧とに関係する複数の電圧を選択的に供給する電圧供給回路と、第１のスイッチング素子の高電位側端子とグランド端子の間に直列に接続された負リセットスイッチSW11及び抵抗R12とを備え、負極性のリセットパルスは、容量C4にリセットパルスの負極性の電圧を充電した状態で、負リセットスイッチSW11を導通して印加される。【選択図】図５
2010176146.tif 000002
【特許請求の範囲】
【請求項１】
プラズマディスプレイパネルの電極に、負極性のスキャンパルスと、サステインパルスと、正極性と負極性のリセットパルスを印加する電極駆動回路を備えるプラズマディスプレイ装置であって、
前記電極駆動回路は、
直列に接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子と並行に接続された第１のダイオードと、前記第２のスイッチング素子と並行に接続された第２のダイオードとを有する複数のドライバを備え、各ドライバの前記第１のスイッチング素子の低電位側端子と前記第２のスイッチング素子の高電位側端子との接続ノードが各第１電極に接続されたスキャンドライバと、
前記第１のスイッチング素子の高電位側端子と前記第２のスイッチング素子の低電位側端子の間に接続された容量と、
前記第２のスイッチング素子の低電位側端子に、前記リセットパルスの正極性と負極性の電圧と、前記スキャンパルスの電圧とに関係する複数の電圧を選択的に供給する電圧供給回路と、
前記第１のスイッチング素子の高電位側端子とグランド端子の間に直列に接続された負リセットスイッチ及び抵抗とを備え、
負極性の前記リセットパルスは、前記容量に前記リセットパルスの負極性の電圧を充電した状態で、前記負リセットスイッチを導通して、前記第１のスイッチング素子の高電位側端子をグランド端子に接続することにより印加されることを特徴とするプラズマディスプレイ装置。
【請求項２】
前記負リセットスイッチと前記第１のスイッチング素子の高電位側端子との間に接続された定電圧ダイオードを備える請求項１に記載のプラズマディスプレイ装置。
【請求項３】
前記電極に前記スキャンパルスを順次印加する時に、前記スキャンパルスが印加されない前記電極に印加する非選択電圧を供給する非選択電圧と、前記第１のスイッチング素子の高電位側端子との間に設けられたダイオードを備え、前記第１のスイッチング素子を導通して前記非選択電圧を前記電極に供給する請求項１又は２に記載のプラズマディスプレイ装置。
【請求項４】
前記電圧供給回路は、前記低リセット電圧を供給する経路に抵抗を備え、
正極性の前記リセットパルスは、
前記容量に前記サステインパルスの負極性の電圧を充電した後、前記電圧供給回路が前記リセットパルスの正極性の電圧より低い低リセット電圧を前記第２のスイッチング素子の低電位側端子に供給した状態で、第１段階と第２段階の２段階で印加され、
前記第１段階では、前記第２のスイッチング素子を導通して、低リセット電圧を前記電極に印加し、
前記第２段階では、前記第２のスイッチング素子を遮断した後、前記第１のスイッチング素子を導通して、前記容量の電圧を前記低リセット電圧に重畳して前記電極に印加する請求項１から３のいずれか１項に記載のプラズマディスプレイ装置。
【請求項５】
プラズマディスプレイパネルの電極に、負極性のスキャンパルスと、サステインパルスと、正極性と負極性のリセットパルスを印加する電極駆動回路を備えるプラズマディスプレイ装置であって、
前記電極駆動回路は、
直列に接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子と並行に接続された第１のダイオードと、前記第２のスイッチング素子と並行に接続された第２のダイオードとを有する複数のドライバを備え、各ドライバの前記第１のスイッチング素子の低電位側端子と前記第２のスイッチング素子の高電位側端子との接続ノードが各第１電極に接続されたスキャンドライバと、
前記第１のスイッチング素子の高電位側端子と前記第２のスイッチング素子の低電位側端子の間に接続された容量と、
前記第２のスイッチング素子の低電位側端子に、前記リセットパルスの正極性と負極性の電圧と、前記スキャンパルスの電圧とに関係する複数の電圧を選択的に供給する電圧供給回路とを備え、
前記電圧供給回路は、前記低リセット電圧を供給する経路に抵抗を備え、
正極性の前記リセットパルスは、
前記容量に前記サステインパルスの負極性の電圧を充電した後、前記電圧供給回路が前記リセットパルスの正極性の電圧より低い低リセット電圧を前記第２のスイッチング素子の低電位側端子に供給した状態で、第１段階と第２段階の２段階で印加され、
前記第１段階では、前記第２のスイッチング素子を導通して、低リセット電圧を前記電極に印加し、
前記第２段階では、前記第２のスイッチング素子を遮断した後、前記第１のスイッチング素子を導通して、前記容量の電圧を前記低リセット電圧に重畳して前記電極に印加することを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置に関し、特にプラズマディスプレイ装置においてスキャンパルスを印加する電極の駆動回路に関する。
【背景技術】
【０００２】
図１は、プラズマディスプレイ装置（ＰＤＰ装置）の全体構成を示す図である。参照番号１０はプラズマディスプレイパネル（ＰＤＰ）を示す。ＰＤＰにはいろいろな種類があるが、いずれのＰＤＰも複数の平行な電極の組を少なくとも２組以上有し、１組の複数の電極には順次スキャンパルスを印加する。本発明は、スキャンパルスを印加する複数の電極を駆動する駆動回路に関する。以下の説明では、現在広く使用されているアドレス／表示分離方式の３電極型のＰＤＰ装置例として説明する。
【０００３】
ＰＤＰ１０は、第１の基板と第２の基板を貼り合わせ、その間に放電ガスを注入する。第１の基板には、複数の第１（Ｘ）電極と複数の第２（Ｙ）電極を交互に平行に設け、その上を誘電体層で覆う。第２の基板には、Ｘ及びＹ電極に垂直な方向に複数のアドレス（Ａ）電極を平行に設け、アドレス電極の間に隔壁を設け、アドレス電極の上及び隔壁の側面に蛍光体を塗布する。Ｘ電極及びＹ電極とアドレス電極が交差する部分に表示セルＣが形成される。
【０００４】
表示は、各電極に高電圧を印加して電極間で放電を発生することにより行われる。そのため、ＰＤＰ装置は、Ｘ電極に電圧を印加するＸ電極駆動回路１１と、Ｙ電極に電圧を印加するＹ電極駆動回路１２と、アドレス電極に電圧を印加するアドレス電極駆動回路１３とを有する。
【０００５】
ＰＤＰ装置は、発光を行うか行わないかのオン・オフが制御できるだけで、発光強度を制御することは難しい。そこで、階調表示を行うために、１表示フレームを複数のサブフィールドで構成し、点灯するサブフィールドを組み合わせることにより、階調表示を行う。
図２は、図１のＰＤＰ装置において、１サブフィールドに各電極に印加される駆動波形の例を示す図である。各サブフィールドは、基本的には同じシーケンスを有し、維持放電期間の長さが異なり、維持放電期間に印加されるサステインパルスの個数が異なる。
【０００６】
図２に示すように、サブフィールドは、すべてのセルを均一な状態にするリセット期間と、点灯するセルを選択するアドレス期間と、選択したセルを点灯する維持放電期間とを有する。
リセット期間においては、アドレス電極に０Ｖを印加した状態で、Ｙ電極に正電圧＋Ｖｓを印加した状態で、Ｘ電極に０Ｖから負電圧に徐々に低下する電圧を印加する。その後、Ｘ電極に負電圧を印加した状態で、Ｙ電極に正電圧からＶｗまで上昇する電圧を印加する。これにより、全セルの誘電体層上に壁電圧が形成される。この動作をリセット書き込みと称し、Ｙ電極に印加される正電圧からＶｗまで上昇する電圧をリセット書き込みパルスと称する。その後、Ｘ電極に電圧＋Ｖｓを印加し、Ｙ電極に印加する電圧を０Ｖにした後、−Ｖｓまで徐々に低下する電圧を印加する。これにより、全セルに形成された壁電荷はほぼ消去される。この動作をリセット消去と称し、Ｙ電極に印加される０Ｖから−Ｖｓまで徐々に低下する電圧をリセット消去パルスと称する。なお、リセット消去パルスの最終電圧（ここでは−Ｖｓ）は、残留壁電荷量に関係する。ある壁電荷量を残留させることにより、次にアドレス放電のために印加する電圧を低減できるので、リセット消去パルスの最終電圧は適宜設定される。
【０００７】
アドレス期間においては、Ｘ電極に電圧＋Ｖｓを印加し、Ｙ電極に電圧Ｖｓｃを印加した状態で、Ｙ電極に電圧−Ｖｙのスキャンパルスを順次印加し、スキャンパルスの印加に応じて、表示するセルのアドレス電極に電圧Ｖａのアドレスパルスを印加する。これにより、スキャンパルスとアドレスパルスが同時に印加されたセルのＹ電極とアドレス電極の間でアドレス放電が発生し、それをトリガとしてそのセルのＸ電極とＹ電極の間でのアドレス放電が発生し、Ｘ電極の誘電体層上に負の壁電荷が、Ｙ電極の誘電体層上に正の壁電荷が形成される。アドレス放電の発生しなかったセルでは、壁電荷は形成されない。すべてのＹ電極に順次スキャンパルスを印加してこのような動作を行うと、全セルで点灯するセルが選択される。
【０００８】
維持放電期間には、まず、Ｘ電極に−Ｖｓのサステインパルスを、Ｙ電極に＋Ｖｓのサステインパルスを印加すると、アドレス放電の発生したセルでは壁電荷による電圧が重畳されて維持放電が発生し、Ｘ電極の誘電体層上に正の壁電荷が、Ｙ電極の誘電体層上に負の壁電荷が形成されて最初の維持放電が終了する。アドレス放電の発生していないセルでは、壁電荷が形勢されていないので、維持放電は発生しない。次に、Ｘ電極に＋Ｖｓのサステインパルスを、Ｙ電極に−Ｖｓのサステインパルスを印加すると、前の維持放電が発生したセルでは壁電荷による電圧が重畳されて維持放電が発生し、Ｘ電極の誘電体層上に負の壁電荷が、Ｙ電極の誘電体層上に正の壁電荷が形成される。以下、極性を変えてＸ電極とＹ電極にサステインパルスを印加することにより、維持放電が続く。
【０００９】
図２に示した駆動波形では、Ｘ電極及びＹ電極に正負の電圧が印加されている。図２に示した駆動波形が使用される以前は、Ｘ電極及びＹ電極の一方のみに電圧２Ｖｓのサステインパルスを印加して維持放電を発生させていた。例えば、Ｖｓは９０Ｖであり、２Ｖｓは１８０Ｖになる。このような高電圧を発生させる電源回路を実現するには、耐圧の大きな駆動素子を使用する必要があった。これに比べて、図２に示した駆動波形を使用すれば、電源回路を小型にできる。
【００１０】
また、図２に示した駆動波形では、リセット期間において、Ｘ電極及びＹ電極に電圧が徐々に変化するパルスを印加している。図２に示した駆動波形が使用される以前は、電圧が急激に変化するパルスを印加していた。そのため、リセット期間に全セルで大きな放電が発生し、それに伴い全セルが大きな強度で発光し、表示コントラストを低下させていた。これに比べて、図２に示した駆動波形を使用すれば、リセット期間に全セルで発生する放電の強度を低減して、表示コントラストを向上できる。
【００１１】
以上のように、Ｘ電極には常に同じ電圧が印加されるので、Ｘ電極駆動回路１１は、すべてのＸ電極を共通に駆動する。Ｙ電極には個別にスキャンパルスを印加する必要があるので、Ｙ電極駆動回路１２は、各Ｙ電極に個別に電圧を印加するスキャンドライバと、スキャンドライバの電源端子に各種の電圧を供給する回路とを有する。同様に、各アドレス電極にも個別に電圧を印加する必要があるので、アドレス電極駆動回路１３は、各アドレス電極に個別に電圧を印加する並列ドライバと、並列ドライバの電源端子に所定の電圧を供給する回路とを有する。
前述のように、本発明は、スキャンパルスの印加される電極の駆動回路、すなわちＹ電極駆動回路の改良に関する。
【００１２】
図３は、図１のＰＤＰ装置で、図２の駆動波形に従ってＹ電極に電圧を印加するＹ電極駆動回路１２の構成を示す図である。参照符号Ｓｎで示す部分は、スキャンドライバの一部で、１つのＹ電極を駆動するサブドライバである。スキャンドライバは、駆動するＹ電極の本数分のサブドライバを有し、すべてのサブドライバの高電位側電源端子ＶＤＨ及び低電位側電源端子ＶＤＬは、それぞれ共通に接続される。図３の他の部分は、サブドライバの高電位側電源端子ＶＤＨ及び低電位側電源端子ＶＤＬに、動作に応じた電圧を共通に供給する。
【００１３】
具体的には、サブドライバＳｎは、直列に接続された第１及び第２のスイッチング素子ＳＷ１及びＳＷ２と、第１のスイッチング素子ＳＷ１と並行に接続された第１のダイオードＤ１と、第２のスイッチング素子ＳＷ２と並行に接続された第２のダイオードＤ２とを有する。第１のスイッチング素子ＳＷ１の低電位側電源端子と第２のスイッチング素子ＳＷ２の高電位側電源端子が接続され、その接続ノードが各Ｙ電極に接続される。第１のスイッチング素子ＳＷ１の高電位側電源端子ＶＤＨは、他のサブドライバの第１のスイッチング素子ＳＷ１の高電位側電源端子ＶＤＨと共通に接続される。また、第２のスイッチング素子ＳＷ２の低電位側電源端子ＶＤＬは、他のサブドライバの第２のスイッチング素子ＳＷ２の低電位側電源端子ＶＤＬと共通に接続される。以下、サブドライバＳｎの第１のスイッチング素子ＳＷ１の高電位側電源端子ＶＤＨを、サブドライバの高電位側電源端子ＶＤＨと、サブドライバＳｎの第２のスイッチング素子ＳＷ２の低電位側電源端子ＶＤＬを、サブドライバの低電位側電源端子ＶＤＬと称する。
【００１４】
サブドライバの高電位側電源端子ＶＤＨは、電圧Ｖｓｃの電源源に接続される。
サブドライバの低電位側電源端子ＶＤＬは、スイッチＳＷ３とダイオードＤ３を介して電圧＋Ｖｓの電源に接続される。スイッチＳＷ３とダイオードＤ３の接続ノードは、容量Ｃ１とスイッチＳＷ６を介してグランドＧＮＤに接続される。容量Ｃ１とスイッチＳＷ６の接続ノードは、スイッチＳＷ５と抵抗Ｒ１を介して電圧Ｖｓの電源に接続される。
【００１５】
サブドライバの低電位側電源端子ＶＤＬは、スイッチＳＷ４とダイオードＤ４を介して電圧−Ｖｓの電源に接続される。スイッチＳＷ４と並列に、直列に接続されたスイッチＳＷ９及び抵抗Ｒ２が設けられる。スイッチＳＷ４とダイオードＤ４の接続ノードは、容量Ｃ３とスイッチＳＷ８を介してグランドＧＮＤに接続される。容量Ｃ３とスイッチＳＷ８の接続ノードは、容量Ｃ２とスイッチＳＷ７を介して電圧Ｖ２の電源に接続される。容量Ｃ２とスイッチＳＷ７の接続ノードは、スイッチＳＷ１０を介してグランドＧＮＤに接続される。
スイッチＳＷ１−ＳＷ１０は、パワーＭＯＳＦＥＴやＩＧＢＴなどで実現される。
【００１６】
以下、図３の従来のＹ電極駆動回路１２で図２の駆動波形を印加する時の動作を説明する。
リセット期間において、リセット書き込みパルスを印加する時には、スイッチＳＷ６をオンして容量Ｃ１に電圧Ｖｓ（９０Ｖ）を充電した後、ＳＷ６をオフした状態で、スイッチＳＷ３及びＳＷ５をオンにする。これにより、容量Ｃ１の一方の端子の電圧がＧＮＤからＶ１（２１０Ｖ）に変化するので、容量Ｃ１の一方の端子の電圧がＶ１＋Ｖｓ（２１０Ｖ＋９０Ｖ＝３００Ｖ）になり、この電圧Ｖ１＋ＶｓがスイッチＳＷ３、及びダイオードＤ２を介して、Ｙ電極Ｙｎに供給される。図３における点線は、この時の電流経路を示す。電流経路には抵抗Ｒ１が設けられているので、Ｙ電極Ｙｎの電圧は徐々に上昇する。
【００１７】
図４は、リセット消去パルスを印加する時の電流経路を示す。リセット消去パルスを印加する時には、スイッチＳＷ２及びＳＷ９をオンする。これにより、Ｙ電極Ｙｎは、スイッチＳＷ２、ＳＷ９及びダイオードＤ４を介して電圧−Ｖｓの電源に接続される。電流経路には抵抗Ｒ２が設けられているので、Ｙ電極Ｙｎの電圧は徐々に降下する。なお、この時スイッチＳＷ７及びＳＷ８をオンしておく。
【００１８】
リセット期間中には、容量Ｃ２には電圧Ｖ２が、容量Ｃ３には電圧Ｖｓが充電されている。アドレス期間において、スイッチＳＷ７及びＳＷ８をオフし、スイッチＳＷ１０をオンすると、スイッチＳＷ４と容量Ｃ３の接続ノードの電圧は、−Ｖｙ（−（Ｖ２＋Ｖｓ））になる。スイッチＳＷ３及びＳＷ９をオフし、スイッチＳＷ４をオンすると、電圧−Ｖｙがサブドライバの低電位側電源端子ＶＤＬに供給される。サブドライバの高電位側電源端子ＶＤＨには、電圧Ｖｓｃが供給されている。スキャンパルスを印加しない時には、スイッチＳＷ１をオンし、ＳＷ２をオフし、スキャンパルスを印加する時には、スイッチＳＷ１をオフし、ＳＷ２をオンする。
【００１９】
サステイン期間においては、スイッチＳＷ２、ＳＷ６及びＳＷ８をオンした状態で、スイッチＳＷ３とＳＷ４を交互にオンすることにより、電圧＋Ｖｓと−Ｖｓを交互に供給する。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０００−１５５５５７
【特許文献２】特開平９−９７０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
図３及び図４の従来のＹ電極駆動回路では、スイッチＳＷ９は、パワーＭＯＳＦＥＴやＩＧＢＴで構成されるが、動作の基準電圧を−Ｖｓにする必要がある。制御回路から出力される各スイッチの制御信号は、グランド基準の信号である。そのため、スイッチＳＷ９を動作させるドライブ回路は、グランド基準の信号を受けて、−Ｖｓ基準の信号を出力する必要がある。これは、スイッチＳＷ１〜ＳＷ４についても同様である。そのため、スイッチＳＷ９のドライブ回路は、グランド基準の信号を−Ｖｓ基準の信号に変換するレベル変換回路を有するか、ホトカップラなどを有する必要があり、高価な回路であった。
【００２２】
また、図３及び図４の従来のＹ電極駆動回路では、２１０Ｖの電圧Ｖ１を供給する必要があり、電圧Ｖ１を供給する電源回路が高価になるという問題があった。
【００２３】
本発明は、ＰＤＰ装置のＹ電極駆動回路及び電源回路のコストを低減することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を実現するため、本発明の第１の態様のプラズマディスプレイ装置は、サブドライバの高電位側電源端子ＶＤＨと低電位側電源端子ＶＤＬとの間に容量を接続し、従来回路で、リセット消去パルスの電流が流れるスイッチＳＷ９を削除し、それに対応するスイッチを、サブドライバの高電位側電源端子ＶＤＨとグランド端子の間に設ける。
【００２５】
すなわち、本発明の第１の態様のプラズマディスプレイ装置は、プラズマディスプレイパネルの電極に、負極性のスキャンパルスと、サステインパルスと、正極性と負極性のリセットパルスを印加する電極駆動回路を備えるプラズマディスプレイ装置であって、前記電極駆動回路は、直列に接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子と並行に接続された第１のダイオードと、前記第２のスイッチング素子と並行に接続された第２のダイオードとを有する複数のドライバを備え、各ドライバの前記第１のスイッチング素子の低電位側端子と前記第２のスイッチング素子の高電位側端子との接続ノードが各第１電極に接続されたスキャンドライバと、前記第１のスイッチング素子の高電位側端子と前記第２のスイッチング素子の低電位側端子の間に接続された容量と、前記第２のスイッチング素子の低電位側端子に、前記リセットパルスの正極性と負極性の電圧と、前記スキャンパルスの電圧とに関係する複数の電圧を選択的に供給する電圧供給回路と、前記第１のスイッチング素子の高電位側端子とグランド端子の間に直列に接続された負リセットスイッチ及び抵抗とを備え、負極性の前記リセットパルスは、前記容量に前記リセットパルスの負極性の電圧を充電した状態で、前記負リセットスイッチを導通して、前記第１のスイッチング素子の高電位側端子をグランド端子に接続することにより印加されることを特徴とする。
【００２６】
本発明の第１の態様のプラズマディスプレイ装置では、リセット消去パルスの電流が流れるスイッチが第１のスイッチング素子（サブドライバ）の高電位側電源端子ＶＤＨとグランド端子の間に設けられるので、このスイッチはグランド基準で動作し、このスイッチのドライバ回路の構成が簡単になり、コストを低減できる。
【００２７】
負リセットスイッチとサブドライバの高電位側端子との間に定電圧ダイオードを設けることが望ましい。これにより、負極性のリセットパルスの最終電圧を、定電圧ダイオードの電圧値により設定できる。
【００２８】
本発明の第２の態様のプラズマディスプレイ装置は、サブドライバの高電位側電源端子ＶＤＨと低電位側電源端子ＶＤＬとの間に容量を接続し、リセット書き込みパルスを、従来回路と同様の経路で印加した後、第１のスイッチング素子をオンして、リセット書き込みパルスの電圧に容量に充電された電圧を重畳した電圧を、第１のスイッチング素子を介して電極に印加する。
【００２９】
すなわち、本発明の第２の態様のプラズマディスプレイ装置は、プラズマディスプレイパネルの電極に、負極性のスキャンパルスと、サステインパルスと、正極性と負極性のリセットパルスを印加する電極駆動回路を備えるプラズマディスプレイ装置であって、前記電極駆動回路は、直列に接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子と並行に接続された第１のダイオードと、前記第２のスイッチング素子と並行に接続された第２のダイオードとを有する複数のドライバを備え、各ドライバの前記第１のスイッチング素子の低電位側端子と前記第２のスイッチング素子の高電位側端子との接続ノードが各第１電極に接続されたスキャンドライバと、前記第１のスイッチング素子の高電位側端子と前記第２のスイッチング素子の低電位側端子の間に接続された容量と、前記第２のスイッチング素子の低電位側端子に、前記リセットパルスの正極性と負極性の電圧と、前記スキャンパルスの電圧とに関係する複数の電圧を選択的に供給する電圧供給回路とを備え、前記電圧供給回路は、前記低リセット電圧を供給する経路に抵抗を備え、正極性の前記リセットパルスは、前記容量に前記サステインパルスの負極性の電圧を充電した後、前記電圧供給回路が前記リセットパルスの正極性の電圧より低い低リセット電圧を前記第２のスイッチング素子の低電位側端子に供給した状態で、第１段階と第２段階の２段階で印加され、前記第１段階では、前記第２のスイッチング素子を導通して、低リセット電圧を前記電極に印加し、前記第２段階では、前記第２のスイッチング素子を遮断した後、前記第１のスイッチング素子を導通して、前記容量の電圧を前記低リセット電圧に重畳して前記電極に印加することを特徴とする。
【００３０】
本発明によれば、第１段階において従来例と同じ経路で低リセット電圧を印加し、第２段階で、低リセット電圧に容量に充電された電圧を重畳した電圧を、第１のスイッチング素子を介して電極に印加する。これにより、従来より低い低リセット電圧を供給して、従来例と同じリセット書き込み電圧を電極に印加することができる。
【発明の効果】
【００３１】
本発明の第１の態様によれば、リセット消去パルスの電流が流れるスイッチがグランド基準で動作するので、ドライバ回路の構成が簡単になり、コストを低減できる。
【００３２】
本発明の第２の態様によれば、従来例より低いリセット電圧を供給して、従来例と同じリセット書き込み電圧を電極に印加することができ、電源回路のコストを低減できる。
【図面の簡単な説明】
【００３３】
【図１】プラズマディスプレイ（ＰＤＰ）装置の全体構成を示す図である。
【図２】ＰＤＰ装置の駆動波形を示す図である。
【図３】従来の駆動回路の構成を示す図である。
【図４】従来の駆動回路における電流経路を示す図である。
【図５】本発明の実施例のＰＤＰ装置の駆動回路の構成を示す図である。
【図６】実施例の駆動回路における電流経路を示す図である。
【図７】実施例の駆動回路による印加電圧波形とスイッチ動作を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施例のＰＤＰ装置を説明する。実施例のＰＤＰ装置は、従来例と比べて、Ｙ電極駆動回路の構成のみが異なり、他の部分は従来例と同様の構成を有する。
【００３５】
図５は、本発明の実施例のＰＤＰ装置のＹ電極駆動回路の構成を示す図である。図３と比較して明らかなように、サブドライバＳｎの高電位側端子ＶＤＨと低電位側端子ＶＤＬの間に容量Ｃ４が接続されていること、及びリセット消去パルスを印加する時にオンするスイッチＳＷ９及びそれに直列に接続された抵抗Ｒ２が除かれ、サブドライバＳｎの高電位側端子ＶＤＨとグランドＧＮＤの間に、ツェナーダイオードＤ５とスイッチＳＷ１１と抵抗Ｒ１２が直列に接続されていることが、従来例のＹ電極駆動回路と異なる。スイッチＳＷ１１は、ドライブ回路２１により駆動される。以下、従来例と異なる点についてのみ説明する。
【００３６】
図５の回路において、リセット消去パルスを印加する前に、スイッチＳＷ４をオンする。これにより、容量Ｃ４には、−（Ｖｓ＋Ｖ２）とＶｓｃの電圧差分の電圧Ｖｓ＋Ｖ２＋Ｖｓｃが充電される。リセット消去パルスを印加する時には、スイッチＳＷ４をオフした上で、スイッチＳＷ２及びＳＷ１１をオンする。これにより、図５で破線で示すような電流経路が形成され、Ｙ電極の電圧が徐々に低下する。サブドライバＳｎの高電位側端子ＶＤＨの電圧は、最終的にはグランドＧＮＤ電位まで低下し、それに応じてサブドライバＳｎの低電位側端子ＶＤＬの電圧は、−（Ｖｓ＋Ｖ２＋Ｖｓｃ）の電圧にツェナーダイオードＤ５の電圧分を加えた電圧まで降下し、それがスイッチＳＷ２を介してＹ電極に印加される。例えば、Ｖ２が２０Ｖ、Ｖｓが９０Ｖ、Ｖｓｃが０Ｖ、Ｄ５が１５Ｖのツェナーダイオードであるとすると、リセット消去パルスは−１０５Ｖまで降下する。
【００３７】
リセット消去パルスの最終電圧は、リセット期間終了時の残留壁電荷量を規定する。残留壁電荷量による電圧は、アドレス放電を発生するために各電極に印加される電圧に関係し、動作マージンなどを考慮して残留壁電荷量を最適な量に設定する必要がある。そこで、ツェナーダイオードの降下電圧を選択することにより、所望の量の残留壁電荷が形成されるようにする。
【００３８】
上記のように、スイッチＳＷ１１は、グランド基準の信号で駆動されるので、そのドライブ回路２１もグランド基準の信号を出力すればよく、構成が簡単である。
【００３９】
図６は、実施例のＹ電極駆動回路において、リセット書き込みパルスを印加する場合の電流経路を示す図であり、図７は、Ｙ電極駆動回路からの出力波形（印加電圧波形）とスイッチの動作を示す図である。図６に示すように、リセット書き込みパルスの印加は、第１段階Ｔ１と第２段階Ｔ２で構成される。
【００４０】
スイッチＳＷ４は、リセット書き込みパルスを印加する間オフする。
【００４１】
まず、スイッチＳＷ１、ＳＷ２及びＳＷ５をオフし、スイッチＳＷ６をオンした状態で、スイッチＳＷ３をオンする。これにより、電圧＋Ｖｓ（９０Ｖ）が、スイッチＳＷ３及びダイオードＤ２を介して、Ｙ電極に印加される。
【００４２】
次の第１段階Ｔ１では、スイッチＳＷ６をオフすると共に、スイッチ５をオンする。これにより、容量Ｃ１の端子の電圧がグランドＧＮＤからＶ１（１２０Ｖ）に変化するので、スイッチＳＷ３と容量Ｃ１の接続ノードの電圧は、電圧＋Ｖｓ（９０Ｖ）に電圧Ｖ１（１２０Ｖ）を重畳した電圧Ｖ１＋Ｖｓ（２１０Ｖ）になる。この電圧Ｖ１＋Ｖｓが、スイッチＳＷ３及びダイオードＤ２を介してＹ電極に印加される。この時、電圧Ｖ１の電源とスイッチＳＷ５の間には抵抗Ｒ１が接続されているので、Ｙ電極の電圧は徐々に電圧Ｖ１＋Ｖｓ（２１０Ｖ）まで上昇する。
【００４３】
第１段階Ｔ１で、Ｙ電極の電圧がＶ１＋Ｖｓまで上昇した時に、一旦スイッチＳＷ５をオフし、スイッチＳＷ６をオンした後、再びスイッチＳＷ５をオンし、スイッチＳＷ６をオフする。これにより、容量Ｃ１に電圧＋Ｖｓが再度充電される。この時、スイッチＳＷ３と容量Ｃ１の接続ノードの電圧は、電圧Ｖｓまで低下するが、出力電圧はＶ１＋Ｖｓ（２１０Ｖ）を維持する。
【００４４】
次の第２段階Ｔ２では、スイッチＳＷ３をオンした状態で、スイッチＳＷ１をオンする。容量Ｃ４のサブドライバＳｎの低電位側端子ＶＤＬの電圧はＶ１＋Ｖｓ（２１０Ｖ）であり、容量Ｃ１には電圧＋Ｖｓ（９０Ｖ）が充電されているので、容量Ｃ４のサブドライバＳｎの高電位側端子ＶＤＨの電圧はＶ１＋Ｖｓ＋Ｖｓ（３００Ｖ）であり、この電圧がスイッチＳＷ１を介してＹ電極に印加される。この場合も、電圧は徐々に上昇する。
【００４５】
以上、本発明の実施例を説明したが、本発明は、実施例のＰＤＰ装置だけでなく、２電極型ＰＤＰ装置や、Ｘ電極とＹ電極の間をすべて表示ラインとして利用するＡＬＩＳ方式のＰＤＰ装置などにも適用可能である。
【産業上の利用可能性】
【００４６】
本発明により、ＰＤＰ装置のコストを低減でき、低コストのＰＤＰ装置が実現できるので、ＰＤＰ装置の利用範囲を広げられる。
【符号の説明】
【００４７】
１０ プラズマディスプレイパネル
１１ Ｘ電極駆動回路
１２ Ｙ電極駆動回路
１３ アドレスドライバ
２１ ドライバ
Ｓｎ サブドライバ
【図１】
2010176146.tif 000003
【図２】
2010176146.tif 000004
【図３】
2010176146.tif 000005
【図４】
2010176146.tif 000006
【図５】
2010176146.tif 000007
【図６】
2010176146.tif 000008
【図７】
2010176146.tif 000009
【手続補正書】
【提出日】平成22年4月2日(2010.4.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
直列に接続された第１および第２のスイッチング素子とを有し、前記第１のスイッチング素子の低電位側と前記第２のスイッチング素子の高電位側とを接続する接続ノードがプラズマディスプレイパネルに設けられた電極と接続されたプラズマディスプレイ装置であって、  
前記第1のスイッチング素子の高電位側と接続されアドレス期間においてスキャンパルスが印加されないときの電圧を供給する第1の電源回路と、前記第2のスイッチング素子の低電位側と接続され前記アドレス期間においてスキャンパルスとなる電圧を供給する第2の電源回路と、前記第２のスイッチング素子の低電位側と接続され時間と共に電圧値が上昇する正極性のリセットパルスを供給するリセットパルス供給回路と、前記第2のスイッチング素子の低電位側と接続されサステインパルスを供給するサステインパルス供給回路と、前記第１のスイッチング素子の高電位側と前記第２のスイッチング素子の低電位側との間に接続され前記第1の電源回路と前記第2の電源回路とにより電圧が充電される容量とを備え、
リセット期間において、前記第１のスイッチング素子をオンとしかつ前記第２のスイッチング素子をオフとして、前記第1の電源回路と第2の電源回路とにより充電された容量の電圧と前記リセットパルス供給回路から供給される正極性のリセットパルスの電圧とを重畳した電圧が、前記第１スイッチング素子を経由して前記電極に印加され、
アドレス期間において、前記第１のスイッチング素子をオンとしかつ前記第２のスイッチング素子をオフとして前記第１の電源回路から供給されるスキャンパルスが印加されないときの電圧が前記電極に印加され、前記第１のスイッチング素子をオフとしかつ前記第２のスイッチング素子をオンとして前記第２の電源回路から供給されるスキャンパルスとなる電圧が前記電極に印加され、
サステイン期間において、前記第1のスイッチング素子をオフとしかつ前記第2のスイッチング素子をオンとして、前記サステインパルス供給回路から供給されるサステインパルスが前記電極に印加されることを特徴とするプラズマディスプレイ装置。
【請求項２】
前記第２の電源回路は負電位を供給する電源回路であることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項３】
前記第１のスイッチング素子に並列に接続された第１のダイオードと、前記第２のスイッチング素子に並列に接続された第２のダイオードとを備えることを特徴とする請求項１又は２に記載のプラズマディスプレイ装置。
【請求項４】
アドレス期間において前記電極にスキャンパルスを印加する場合、前記第1の電源回路と前記第１のスイッチング素子の高電位側端子との間に設けられたダイオードとを備え、前記第１のスイッチング素子をオンとしてアドレス期間中にスキャンパルスが印加されないときの電位を前記電極に供給する請求項１乃至３のいずれかに記載のプラズマディスプレイ装置。
【請求項５】
直列に接続された第１および第２のスイッチング素子とを有し、前記第１のスイッチング素子の低電位側と前記第２のスイッチング素子の高電位側とを接続する接続ノードがプラズマディスプレイパネルに設けられた電極と接続されたプラズマディスプレイ装置であって、  
前記第1のスイッチング素子の高電位側と接続されアドレス期間においてスキャンパルスが印加されないときの電圧を供給する第1の電源回路と、前記第2のスイッチング素子の低電位側と接続され前記アドレス期間においてスキャンパルスとなる電圧を供給する第2の電源回路と、前記第２のスイッチング素子の低電位側と接続され時間と共に電圧値が上昇する正極性のリセットパルスを供給するリセットパルス供給回路と、前記第2のスイッチング素子の低電位側と接続されサステインパルスを供給するサステインパルス供給回路と、前記第１のスイッチング素子の高電位側と前記第２のスイッチング素子の低電位側との間に接続され前記第1の電源回路と前記第2の電源回路とにより電圧が充電される容量とを備え、
リセット期間において、前記第１のスイッチング素子をオフとしかつ前記第２のスイッチング素子をオンとして、前記リセットパルス供給回路から供給される正極性のリセットパルスの電圧が前記第2のスイッチング素子を経由して前記電極に印加され、また、前記第１のスイッチング素子をオンとしかつ前記第２のスイッチング素子をオフとして、前記第1の電源回路と第2の電源回路とにより充電された容量の電圧と前記リセットパルス供給回路から供給される正極性のリセットパルスの電圧とを重畳した電圧が、前記第１スイッチング素子を経由して前記電極に印加され、
アドレス期間において、前記第１のスイッチング素子をオンとしかつ前記第２のスイッチング素子をオフとして前記第１の電源回路から供給されるスキャンパルスが印加されないときの電圧が前記電極に印加され、前記第１のスイッチング素子をオフとしかつ前記第２のスイッチング素子をオンとして前記第２の電源回路から供給されるスキャンパルスとなる電圧が前記電極に印加され、
サステイン期間において、前記第1のスイッチング素子をオフとしかつ前記第2のスイッチング素子をオンとして、前記サステインパルス供給回路から供給されるサステインパルスが前記電極に印加されることを特徴とするプラズマディスプレイ装置。
【請求項６】
前記第２の電源回路は負電位を供給する電源回路であることを特徴とする請求項５に記載のプラズマディスプレイ装置。
【請求項７】
前記第１のスイッチング素子に並列に接続された第１のダイオードと、前記第２のスイッチング素子に並列に接続された第２のダイオードとを備えることを特徴とする請求項５又は６に記載のプラズマディスプレイ装置。
【請求項８】
アドレス期間において前記電極にスキャンパルスを印加する場合、前記第1の電源回路と前記第１のスイッチング素子の高電位側端子との間に設けられたダイオードとを備え、前記第１のスイッチング素子をオンとしてアドレス期間中にスキャンパルスが印加されないときの電位を前記電極に供給する請求項５乃至７のいずれかに記載のプラズマディスプレイ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
図５の回路において、リセット消去パルスを印加する前に、スイッチＳＷ４をオンする。これにより、容量Ｃ４には、−（Ｖｓ＋Ｖ２）とＶｓｃの電圧差分の電圧Ｖｓ＋Ｖ２＋Ｖｓｃが充電される。リセット消去パルスを印加する時には、スイッチＳＷ４をオフした上で、スイッチＳＷ２及びＳＷ１１をオンする。これにより、図５で破線で示すような電流経路が形成され、Ｙ電極の電圧が徐々に低下する。サブドライバＳｎの高電位側端子ＶＤＨの電圧は、最終的にはグランドＧＮＤ電位まで低下し、それに応じてサブドライバＳｎの低電位側端子ＶＤＬの電圧は、−（Ｖｓ＋Ｖ２＋Ｖｓｃ）の電圧にツェナーダイオードＤ５の電圧分を加えた電圧まで降下し、それがスイッチＳＷ２を介してＹ電極に印加される。例えば、Ｖ２が２０Ｖ、Ｖｓが９０Ｖ、Ｖｓｃが１０Ｖ、Ｄ５が１５Ｖのツェナーダイオードであるとすると、リセット消去パルスは−１０５Ｖまで降下する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
次の第２段階Ｔ２では、スイッチＳＷ３をオンした状態で、スイッチＳＷ１をオンする。容量Ｃ４のサブドライバＳｎの低電位側端子ＶＤＬの電圧はＶ１＋Ｖｓ（２１０Ｖ）であり、容量Ｃ４には電圧＋Ｖ１（１２０Ｖ）が充電されているので、容量Ｃ４のサブドライバＳｎの高電位側端子ＶＤＨの電圧はＶｓ＋Ｖ１＋Ｖ１（３３０Ｖ）であり、この電圧がスイッチＳＷ１を介してＹ電極に印加される。この場合も、電圧は徐々に上昇する。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2010176146.tif 000010
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2010176146.tif 000011