(57)【要約】【課題】低消費電力および高精度な電圧発生回路を提供する。【解決手段】例えば、電源電圧ＶＣＣと接地電源電圧ＧＮＤの間に、ソース−ドレイン経路が直列接続される複数のＮＭＯＳトランジスタＭＮ１，ＭＮ２と、ＭＮ１，ＭＮ２をサブスレッショルド領域で動作させるための定電流源ＩＳ１を備える。ＭＮ１，ＭＮ２のゲートは、ＭＮ２のドレインに共通される。ＭＮ１のゲート幅Ｗ１およびゲート長Ｌ１とＭＮ２のゲート幅Ｗ２およびゲート長Ｌ２は、例えば、Ｌ１＝Ｌ２かつＷ２＞Ｗ１とされる。これにより、ＭＮ１のドレイン電圧（Ｖｏｕｔ＿２ｎ）は、ＧＮＤを基準に正の温度特性となり、例えば、その後段で負の温度特性のデバイスを加算することで温度依存性が小さい電圧を生成できる。【選択図】図１
2010176258.tif 000002
【特許請求の範囲】
【請求項１】
ソース−ドレイン間の経路が直列接続された同一導電型の複数のＭＩＳトランジスタと、
前記複数のＭＩＳトランジスタのソース−ドレイン間の経路に同一の電流を供給し、その電流値が前記複数のＭＩＳトランジスタをサブスレッショルド領域で動作させる大きさに設定された第１電流源とを備え、
前記複数のＭＩＳトランジスタは、それぞれ、サブスレッショルド領域においてゲート−ソース間電圧に対するソース−ドレイン間電流の電気的特性が同一となるように設計され、ドレイン側に位置するＭＩＳトランジスタのゲート幅が、ソース側に位置するＭＩＳトランジスタのゲート幅よりも大きくなるように設計されていることを特徴とする電圧発生回路。
【請求項２】
請求項１記載の電圧発生回路において、
前記複数のＭＩＳトランジスタのゲートには、同一の電圧が印加されることを特徴とする電圧発生回路。
【請求項３】
請求項２記載の電圧発生回路において、
前記ソース側に位置するＭＩＳトランジスタの内の最端部となる第１ＭＩＳトランジスタのソースは、高電位側または低電位側の電源電圧ノードに接続され、
前記ドレイン側に位置するＭＩＳトランジスタの内の最端部となる第２ＭＩＳトランジスタのドレインは、前記複数のＭＩＳトランジスタのゲートに共通に接続され、
前記第１電流源は、前記第２ＭＩＳトランジスタのドレインに対して電流を供給するように構成されたことを特徴とする電圧発生回路。
【請求項４】
請求項３記載の電圧発生回路において、さらに、
前記複数のＭＩＳトランジスタ間のいずれかの接続ノードとなる第１接続ノードに一端が接続され、前記複数のＭＩＳトランジスタに加えて設けられた第３ＭＩＳトランジスタと、
前記第３ＭＩＳトランジスタのソース−ドレイン間の経路に電流を供給し、その電流値が前記第３ＭＩＳトランジスタをサブスレッショルド領域で動作させる大きさに設定された第２電流源とを備え、
前記第３ＭＩＳトランジスタのゲート−ソース間電圧の温度特性と、前記第１接続ノードの電圧の温度特性とは傾きの極性が逆となっていることを特徴とする電圧発生回路。
【請求項５】
請求項４記載の電圧発生回路において、
前記第１電流源と前記第２電流源は、２つのＭＩＳトランジスタによるカレントミラー回路によって構成されることを特徴とする電圧発生回路。
【請求項６】
請求項１記載の電圧発生回路において、
前記複数のＭＩＳトランジスタのゲート幅の比率は、最も小さいＭＩＳトランジスタのゲート幅を１として、１：２〜１：１００の間となっていることを特徴とする電圧発生回路。
【請求項７】
ソースが高電位側または低電位側の一方となる第１電源電圧ノードに接続された第１導電型の第１ＭＩＳトランジスタと、
ソースが前記第１ＭＩＳトランジスタのドレインに接続され、ゲートがドレインに接続されると共に前記第１ＭＩＳトランジスタのゲートにも接続された前記第１導電型の第２ＭＩＳトランジスタと、
前記第２ＭＩＳトランジスタのドレインに第１電流を供給する第１電流源と、
ドレインが前記第１電源電圧ノードに接続され、ゲートが前記第１ＭＩＳトランジスタのドレインに接続された第２導電型の第３ＭＩＳトランジスタと、
前記第３ＭＩＳトランジスタのソースに第２電流を供給する第２電流源とを備え、
前記第１電流は、前記第１および前記第２ＭＩＳトランジスタをサブスレッショルド領域で動作させる大きさに設定され、
前記第２電流は、前記第３ＭＩＳトランジスタをサブスレッショルド領域で動作させる大きさに設定され、
前記第２ＭＩＳトランジスタのゲート幅は、前記第１ＭＩＳトランジスタのゲート幅よりも大きいことを特徴とする電圧発生回路。
【請求項８】
請求項７記載の電圧発生回路において、
前記第１ＭＩＳトランジスタのゲート長は、前記第２ＭＩＳトランジスタのゲート長に等しいことを特徴とする電圧発生回路。
【請求項９】
請求項７記載の電圧発生回路において、
前記第１ＭＩＳトランジスタのゲート幅をＷ１とし、前記第２ＭＩＳトランジスタのゲート幅をＷ２とすると、Ｗ１：Ｗ２＝１：２〜１：１００の間となっていることを特徴とする電圧発生回路。
【請求項１０】
請求項７記載の電圧発生回路において、
前記第１電流源は、前記高電位側または低電位側の他方となる第２電源電圧ノードにソースが接続され、ゲートとドレインが共通に接続された前記第２導電型の第４ＭＩＳトランジスタであり、
前記第２電流源は、前記第４ＭＩＳトランジスタとカレントミラー回路を構成し、ソースが前記第２電源電圧ノードに接続され、ゲートが前記第４ＭＩＳトランジスタのゲートに共通接続された前記第２導電型の第５ＭＩＳトランジスタであることを特徴とする電圧発生回路。
【請求項１１】
請求項１０記載の電圧発生回路において、
前記第４ＭＩＳトランジスタのドレインと前記第２ＭＩＳトランジスタのドレインの間に接続された第１抵抗素子をさらに備え、
前記第５ＭＩＳトランジスタのドレインは、前記第３ＭＩＳトランジスタのソースに接続されていることを特徴とする電圧発生回路。
【請求項１２】
請求項１０記載の電圧発生回路において、さらに、
前記第３ＭＩＳトランジスタのソースに正極側の入力ノードが接続され、出力ノードが抵抗分圧を介して負極側の入力ノードに帰還されたアンプ回路部を備え、
前記アンプ回路部の出力ノードが前記高電位側に対応する前記第１電源電圧ノードまたは前記第２電源電圧ノードに接続されていることを特徴とする電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧発生回路に関し、特に、温度に依存しない基準電圧を発生する基準電圧発生回路に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、非特許文献１には、温度依存性が小さい基準電圧を生成可能な各種基準電圧発生回路が記載されている。代表例として、バイポーラ素子（ダイオード素子）で生成される負の温度特性の電圧と、２つのバイポーラ素子（ダイオード素子）の差電圧で生成される正の温度特性の電圧とを相殺することで基準電圧を生成する所謂バンドギャップ基準電圧発生回路が示されている。また、別の代表例として、しきい値電圧が異なる２つのＭＯＳトランジスタを用い、このしきい値電圧の差分を取り出すことで基準電圧を生成するＭＯＳ型の基準電圧発生回路が示されている。
【０００３】
また、特許文献１には、それぞれゲート幅が異なりゲートが共通接続された２つのＭＯＳトランジスタに、それぞれ別の電流経路でテーリング領域での動作電流を流し、この２つのゲート−ソース間電圧の差電圧を抵抗素子で検出ならびに増幅することで正の温度特性の電圧を生成する回路が記載されている。この正の温度特性の電圧は、同じくテーリング領域で動作する１つのＭＯＳトランジスタで生成された負の温度特性のゲート−ソース間電圧と相殺され、温度依存性が小さい基準電圧が生成される。
【０００４】
また、特許文献２の図１には、高濃度ｎ型ゲートを持ち、ゲート−ソース間が接続された電界効果トランジスタ（Ｍ２）と、高濃度ｐ型ゲートを持ち、ゲートおよびソースがＭ２のゲートおよびソースに接続された電界効果トランジスタ（Ｍ３）を備えた基準電圧発生回路が示されている。このような構成により、Ｍ２のソースおよびゲート（Ｍ３のソースおよびゲート）から、Ｍ２とＭ３のしきい値電圧の差分を基準電圧として生成することが可能になる。さらに、特許文献２の図１４には、ゲート−ドレイン間が接続されたＭＯＳトランジスタ（Ｔ１）と、ドレインがＴ１のソースに接続され、ゲートがＴ１のゲートに接続されたＭＯＳトランジスタ（Ｔ２）を備え、Ｔ１とＴ２のしきい値電圧が異なるように構成された基準電圧発生回路が記載されている。このような回路構成によっても、Ｔ１のソース（Ｔ２のドレイン）から、Ｔ１とＴ２のしきい値電圧の差分を基準電圧として生成することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１３５７２９号公報
【特許文献２】特開２００７−６６０４３号公報
【非特許文献】
【０００６】
【非特許文献１】伊藤清男著、“超ＬＳＩメモリ”、培風館、１９９４年１１月、ｐ．２９２−２９９
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、例えばモバイル機器等の発展に伴い、回路の小規模化、低消費電力化、ならびに高精度化などといった要求が益々増大している。こうした中、非特許文献１に示されるようなバンドギャップ基準電圧発生回路やＭＯＳ型の基準電圧発生回路では、前述したような要求を十分に満たすことが困難となっている。例えば、バンドギャップ基準電圧発生回路では、バイポーラ素子を利用するため、本質的に回路規模の低減や消費電力の低減が困難となる。また、ＭＯＳ型の基準電圧発生回路では、回路規模の低減はある程度実現可能となるが、ＭＯＳトランジスタに対して飽和領域での電流を流す必要があるため、消費電力の低減効果はさほど得られない。加えて、しきい値電圧が異なる（すなわち種類が異なる）２個以上のＭＯＳトランジスタを形成する必要があるため、プロセス加工ばらつき等によって高精度化が図れない恐れもある。
【０００８】
一方、特許文献１に示されるような、ＭＯＳトランジスタのテーリング領域（サブスレッショルド領域）を用いる方式では、前述したような要求を十分に満たせる可能性がある。しかしながら、特許文献１のように、ゲートが共通接続された２つのＭＯＳトランジスタにおけるゲート−ソース間の差電圧を抵抗素子で検出するような回路方式では、抵抗素子が必須であることやレイアウト的に高集積化が図り難いことから回路の小規模化が十分とは言えない。また、この２つのＭＯＳトランジスタにそれぞれ別の経路で動作電流を供給する回路方式となっているため、低消費電力化も十分とは言えず、さらに、この別経路の動作電流に誤差が生じた場合には、高精度化にも影響する恐れがある。
【０００９】
本発明は、このようなことを鑑みてなされたものであり、本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１１】
本実施の形態による電圧発生回路は、ソース−ドレイン間の経路が直列接続された同一導電型の複数のＭＩＳトランジスタと、この複数のＭＩＳトランジスタをサブスレッショルド領域で動作させる電流をこの直列経路に供給する電流源を備えるものとなっている。ここで、この複数のＭＩＳトランジスタは、サブスレッショルド領域においてゲート−ソース間電圧に対するソース−ドレイン間電流の電気的特性が同一となるように設計され、ゲート幅が異なるように設計されていることが特徴となっている。具体的には、ドレイン側に位置するＭＩＳトランジスタのゲート幅が、ソース側に位置するＭＩＳトランジスタのゲート幅よりも大きくなっている。
【００１２】
このような構成を用いると、各ＭＩＳトランジスタに直列経路で同一の電流が供給されることからゲート幅の違いのみで各ＭＩＳトランジスタ毎の電流を高精度に設定でき、これに伴い、各ＭＩＳトランジスタ毎に、それぞれ異なるゲート−ソース間電圧の温度特性を高精度に設定可能になる。また、例えば、各ＭＩＳトランジスタ間の接続ノードからは、ゲート−ソース間電圧の差分を取り出すことができ、この差分値は、各ＭＩＳトランジスタ単体が持つ温度特性の極性とは逆極性となるので、これとＭＩＳトランジスタ単体の温度特性とを組み合わせることで、温度依存性が小さい基準電圧発生回路を実現可能になる。さらに、各ＭＩＳトランジスタは、サブスレッショルド領域で動作するため、低消費電力となる。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、低消費電力および高精度な電圧発生回路を実現可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１による電圧発生回路において、その基本構成の一例を示す回路図である。
【図２】図１の電圧発生回路において、そのＮＭＯＳトランジスタのサブスレッショルド領域での動作特性の一例を示す説明図である。
【図３】図１の電圧発生回路において、その動作の一例を示す説明図である。
【図４】図１を変形した構成例を示す回路図である。
【図５】図１を更に変形した構成例を示す回路図である。
【図６】図１を更に変形した構成例を示す回路図である。
【図７】図１の電圧発生回路において、その効果の一例を示す説明図である。
【図８】本発明の実施の形態３による電圧発生回路において、その構成の一例を示す回路図である。
【図９】図８を変形した構成例を示す回路図である。
【図１０】本発明の実施の形態４による電圧発生回路において、その構成の一例を示す回路図である。
【図１１】図１０を変形した構成例を示す回路図である。
【図１２】本発明の実施の形態５による電圧発生回路において、その構成の一例を示す回路図である。
【図１３】（ａ）〜（ｄ）は、図１２の基準電圧発生回路において、そのより詳細な動作例を示す説明図である。
【図１４】図１２の基準電圧発生回路に対して回路シミュレーションを行った結果を示すものであり、（ａ）は、電源電圧に対する出力電圧等の依存性、（ｂ）は、（ａ）上のある動作ポイントにおいて温度に対する出力電圧等の依存性を示すものである。
【図１５】本発明の実施の形態６による電圧発生回路において、その構成の一例を示す回路図である。
【図１６】図１５の基準電圧発生回路に対して回路シミュレーションを行った結果を示すものであり、（ａ）は、電源電圧に対する出力電圧等の依存性、（ｂ）は、温度に対する出力電圧の依存性を示すものである。
【図１７】本発明の実施の形態７による電圧発生回路において、その構成および動作の一例を示す回路図および動作説明図である。
【図１８】本発明の実施の形態８による電圧発生回路において、それを用いた温度センサを示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す説明図である。
【図１９】本発明の実施の形態９による電圧発生回路において、それを用いた温度センサの構成例および動作例を示す回路図および動作説明図である。
【図２０】本発明の実施の形態１０による電圧発生回路において、それを用いた温度センサの構成例を示す回路図である。
【図２１】本発明の実施の形態２による電圧発生回路において、その基本構成を示すものであり、（ａ）、（ｂ）はそれぞれ異なる構成例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、以下の実施の形態では、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いるが、ＭＩＳ型であれば適宜代替え可能である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１による電圧発生回路において、その基本構成の一例を示す回路図である。図１に示す電圧発生回路ＶＧＥＮ１は、一つの半導体基板上に形成され、電源電圧ＶＣＣと接地電源電圧ＧＮＤの間に接続された定電流源ＩＳ１、ならびにＮＭＯＳトランジスタＭＮ１，ＭＮ２によって構成される。ＭＮ１は、ソースおよび基板ノードがＧＮＤに、ドレインが出力電圧（出力ノード）［２］Ｖｏｕｔ＿２ｎに、ゲートが出力電圧（出力ノード）［１］Ｖｏｕｔ＿１ｎに接続される。ＭＮ２は、ソースおよび基板ノードがＶｏｕｔ＿２ｎに、ドレインおよびゲートがＶｏｕｔ＿１ｎに接続される。ＩＳ１は、ＶＣＣとＶｏｕｔ＿１ｎの間に接続される。
【００２０】
このような構成において、図１の電圧発生回路ＶＧＥＮ１は、ＭＮ１およびＭＮ２のソース−ドレイン間が直列に接続され、これらに対して定電流源ＩＳ１からサブスレッショルド領域での動作電流ｉ１が供給されることが第１の主要な特徴となっている。また、ＭＮ１のゲート幅Ｗ１とＭＮ２のゲート幅Ｗ２がＷ１＜Ｗ２とされ、望ましくはＭＮ１のゲート長Ｌ１とＭＮ２のゲート長Ｌ２がＬ１＝Ｌ２とされたことが第２の主要な特徴となっている。ここでは、説明を容易にするため、一例としてＷ１：Ｗ２＝１：１０とする。特に限定はされないが、例えば、Ｗ１／Ｌ１＝１０μｍ／５μｍ、Ｗ２／Ｌ２＝１００μｍ／５μｍ、ｉ１＝１μＡなどである。また、Ｗ１：Ｗ２は、現実的には、１：２〜１：１００の間に設定するのが妥当である。
【００２１】
図２は、図１の電圧発生回路ＶＧＥＮ１において、そのＮＭＯＳトランジスタＭＮ１，ＭＮ２のサブスレッショルド領域での動作特性の一例を示す説明図である。図２においては、横軸がＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲート−ソース間電圧Ｖｇｓであり、縦軸がＭＮ１，ＭＮ２の単位ＭＯＳ当たりのソース−ドレイン間電流（対数表示）Ｉｄｓである。また、図２では、このＩｄｓ−Ｖｇｓ特性の温度依存性が併せて示されている。図２に示すように、サブスレッショルド領域では、ＩｄｓがＶｇｓの増加に対して指数関数的に増加し、さらに、同一のＩｄｓに対して高温になるほどＶｇｓが低下する。また、Ｉｄｓは、ゲート−ドレイン間電圧Ｖｄｓには殆ど依存しない。
【００２２】
ここで、図１において、ＭＮ１とＭＮ２のソース−ドレイン間電流Ｉｄｓは同一（すなわち電流ｉ１）であるため、仮に、ＭＮ１の単位ＭＯＳ当たりのソース−ドレイン間電流Ｉｄｓを１μＡとした場合、ゲート幅（面積）が１０倍であるＭＮ２の単位ＭＯＳ当たりのＩｄｓは、１／１０である１００ｎＡとなる。図２に示すように、温度依存性は、Ｉｄｓが小さくなるほど大きくなるため、１μＡが流れるＭＮ１よりも１００ｎＡが流れるＭＮ２の方が高温に伴うＶｇｓの低下が大きくなる。なお、ソース−ドレイン間電流Ｉｄｓは、ゲート幅（Ｗ）に追従して変化するが、ゲート長（Ｌ）に対する依存性は小さい。すなわち、Ｌ１とＬ２の間に若干の違いがあっても、図２に示したように、ＭＮ１とＭＮ２で同一の動作曲線を採るとみなすことができる。ただし、そのゲート長の違いが大きすぎると、ＭＮ１とＭＮ２で動作曲線が異なってしまうことから精度設計が困難となるため、Ｌ１とＬ２間には例えば１０％程度以内の違いがあってもよいものの、Ｌ１＝Ｌ２とすることが望ましい。
【００２３】
図３は、図１の電圧発生回路ＶＧＥＮ１において、その動作の一例を示す説明図である。図３においては、横軸が温度Ｔａであり、縦軸が電圧Ｖである。図３において、まず、図１のＭＮ１のゲート−ソース間電圧Ｖｇｓ＿ＭＮ１は、出力電圧［１］Ｖｏｕｔ＿１ｎに等しく、図２で説明したように温度Ｔａが増加するほど低下する。これにより、Ｖｏｕｔ＿１ｎは、負の温度特性を備えることになる。一方、ＭＮ２のゲート−ソース間電圧Ｖｇｓ＿ＭＮ２は、出力電圧［１］−出力電圧［２］（Ｖｏｕｔ＿１ｎ−Ｖｏｕｔ＿２ｎ）に等しく、これも温度Ｔａが増加するほど低下すると共に、前述したＶｇｓ＿ＭＮ１よりもその変動幅が大きくなる。したがって、結果的に、Ｖｏｕｔ＿２ｎは、温度Ｔａの増加に対して右肩上がりの特性となり、正の温度特性を備えることになる。
【００２４】
ここで、図１の電圧発生回路ＶＧＥＮ１のより詳細な動作は、次のようになる。まず、Ｖｏｎ＝Ｖｔｈ、Ｉｄｓ’＝Ｖｏｎ時の電流値（定数）、ｑ＝電子の電荷量（定数）、ｋ＝ボルツマン定数、Ｔ＝温度とすると、ＭＮ１のソース−ドレイン間電流（サブスレッショルド電流）Ｉｄｓ＿ＭＮ１は、次のようになり、式（１）が得られる。
Ｉｄｓ＿ＭＮ１＝Ｉｄｓ’×ｅｘｐ｛（ｋＴ／ｑ）×（Ｖｇｓ＿ＭＮ１−Ｖｏｎ）｝
Ｖｇｓ＿ＭＮ１＝ｌｎ（Ｉｄｓ＿ＭＮ１／Ｉｄｓ’）×（ｑ／ｋＴ）＋Ｖｏｎ  …（１）
同様にして、ＭＮ２に関しては、式（２）が得られる。
Ｉｄｓ＿ＭＮ２＝Ｉｄｓ’×ｅｘｐ｛（ｋＴ／ｑ）×（Ｖｇｓ＿ＭＮ２−Ｖｏｎ）｝
Ｖｇｓ＿ＭＮ２＝ｌｎ（Ｉｄｓ＿ＭＮ２／Ｉｄｓ’）×（ｑ／ｋＴ）＋Ｖｏｎ  …（２）
また、Ｖｏｕｔ＿２ｎ＝Ｖｇｓ＿ＭＮ１−Ｖｇｓ＿ＭＮ２であるため、式（３）が得られる。
Ｖｏｕｔ＿２ｎ＝ｌｎ（Ｉｄｓ＿ＭＮ１／Ｉｄｓ＿ＭＮ２）×（ｑ／ｋＴ）  …（３）
なお、図１の例では、Ｉｄｓ＿ＭＮ２＝Ｉｄｓ＿ＭＮ１／１０であるため、
Ｖｏｕｔ＿２ｎ＝ｌｎ（１０）×（ｑ／ｋＴ）   …（４）
となる。
【００２５】
この場合、Ｖｏｕｔ＿２ｎの温度による変化量は、
ｄ（Ｖｏｕｔ＿２ｎ）／ｄＴ＝ｌｎ（１０）×（ｑ／ｋ）  …（５）
となるため、正の温度特性の電圧を得ることができる。
【００２６】
このように、図１の電圧発生回路ＶＧＥＮ１は、正の温度特性の電圧と負の温度特性の電圧を生成することが可能である。特に、正の温度特性の電圧を生成できることで、一般的に負の温度特性を備えた半導体素子（例えば、ダイオードのＶＢＥ特性、ＭＯＳトランジスタのしきい値電圧特性、前述したサブスレッショルド領域でのＶｇｓ特性等）は数多く存在するため、これらと組み合わせることで温度依存性が小さい基準電圧発生回路を実現できる。または、ＶＧＥＮ１自身による正の温度特性の電圧と負の温度特性の電圧を適当な係数で組み合わせることでも温度依存性が小さい基準電圧発生回路を実現できる。さらには、高精度な温度センサ等を構築することなども可能となる。なお、これらの詳細例については、後述の各実施の形態で説明する。
【００２７】
次に、正の温度特性の電圧を生成する際の基本原理について、より具体的に説明を行う。正の温度特性の電圧を生成する際には、必ずしも、図１のような回路構成例に限られるものではなく、次の［１］〜［４］の要素が備わっていればよい。
［１］ソース−ドレイン間の経路が直列接続された複数のＭＯＳトランジスタを備える。
［２］この複数のＭＯＳトランジスタには、サブスレッショルド領域動作用のソース−ドレイン間電流が供給される。
［３］この複数のＭＯＳトランジスタには、所定のゲート電圧が印加される。
［４］この複数のＭＯＳトランジスタは、それぞれ、ゲート幅が異なることでソース−ドレイン間電流が異なっている。言い換えれば、この複数のＭＯＳのトランジスタは、ゲート幅が異なるのみで、図２に示したようにサブスレッショルド領域におけるＶｇｓ−Ｉｄｓの電気的特性は同一（すなわちゲートの不純物密度等といった製造プロセス仕様（チャネル長方向の断面構造は同一）となっている。ゲート幅は、ドレイン側に位置するＭＯＳトランジスタがソース側に位置するＭＯＳトランジスタよりも大きくなるように設計される。
【００２８】
図４は、図１を変形した構成例を示す回路図である。図４に示す電圧発生回路ＶＧＥＮ２は、電源電圧ＶＣＣをソースとするダイオード接続（ゲート−ドレイン短絡）のＰＭＯＳトランジスタＭＰ１５と、このＭＰ１５のドレインと接地電源電圧ＧＮＤの間で、図１と同様に直列接続のＮＭＯＳトランジスタＭＮ１，ＭＮ２が備わった構成となっている。この場合も、ＭＮ１のゲート幅Ｗ１とＭＮ２のゲート幅Ｗ２は、Ｗ１＜Ｗ２に設定される。ただし、図１の場合と異なり、ＭＮ１とＭＮ２のゲートには、ゲートバイアス電圧ＶＧが印加され、ＭＮ２のゲートとドレイン間は接続されていない。
【００２９】
図４の構成例では、ゲートバイアス電圧ＶＧがＭＮ１，ＭＮ２をサブスレッショルド領域で動作させる電圧に設定される。これに伴い、ＭＮ１，ＭＮ２には、ダイオード接続のＭＰ１５からサブスレッショルド領域動作用の電流ｉ１が供給される。この場合、ＭＮ１のドレイン（ＭＮ２のソース）から得られる出力電圧Ｖｏｕｔ＿２ｎは、ＭＮ２のゲート−ソース間電圧をＶｇｓ＿ＭＮ２として、Ｖｏｕｔ＿２ｎ＝ＶＧ−Ｖｇｓ＿ＭＮ２となる。ＶＧは固定値であり、Ｖｇｓ＿ＭＮ２は図２で説明したように負の温度特性を持つため、Ｖｏｕｔ＿２ｎは正の温度特性を持つことになる。
【００３０】
図４の構成例において、ＭＮ１は、サブスレッショルド領域となる電流値を設定する機能を担うことになる。また、このように、ＭＮ１とＭＮ２のソース−ドレイン間を直列接続として、ゲートに共通電圧を印加する構成では、ＭＮ１のゲート−ソース間電圧をＶｇｓ＿ＭＮ１（ここではＶＧに等しい）とすると、必ずＶｇｓ＿ＭＮ１＞Ｖｇｓ＿ＭＮ２の関係を満たす必要があるため、Ｗ１＜Ｗ２に設定する必要がある。なお、ＭＰ１５は、抵抗素子等に置き換えることも可能であり、場合によっては、省くことも可能である。
【００３１】
図５は、図１を更に変形した構成例を示す回路図である。図５に示す電圧発生回路ＶＧＥＮ３は、図１の構成例と比較して、定電流源ＩＳ１と接地電源電圧ＧＮＤの間で、ＧＮＤ側から順に３個のＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３が直列接続された構成となっている。ＭＮ１〜ＭＮ３のゲートは共通接続されると共にＭＮ３のドレイン（ＩＳ１の一端）に接続される。ここで、ＭＮ１，ＭＮ２，Ｍ３のゲート幅をそれぞれＷ１，Ｗ２，Ｗ３とすると、Ｗ１＜Ｗ２＜Ｗ３である。この場合、図１での動作説明から判るように、ＭＮ３のドレインからの出力電圧［１］Ｖｏｕｔ＿１ｎは、負の温度特性となり、ＭＮ２のドレインからの出力電圧［２］Ｖｏｕｔ＿２ｎは、正の温度特性となり、ＭＮ１のドレインからの出力電圧［３］Ｖｏｕｔ＿３ｎは、Ｖｏｕｔ＿２ｎよりも変動幅が大きい正の温度特性となる。これらの各出力電圧を組み合わせることで、温度に依存しない基準電圧発生回路や、高精度な温度センサなどが実現可能となる。
【００３２】
図６は、図１を更に変形した構成例を示す回路図である。図６に示す電圧発生回路ＶＧＥＮ４は、図１と比較して、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の代わりにＰＭＯＳトランジスタＭＰ１，ＭＰ２を用いて構成されたものとなっている。ＭＰ１は、ソースおよび基板ノードが電源電圧ＶＣＣに、ドレインが出力電圧（出力ノード）［２’］Ｖｏｕｔ＿２ｐに、ゲートが出力電圧（出力ノード）［１’］Ｖｏｕｔ＿１ｐに接続される。ＭＰ２は、ソースおよび基板ノードがＶｏｕｔ＿２ｐに、ドレインおよびゲートがＶｏｕｔ＿１ｐに接続される。定電流源ＩＳ１は、Ｖｏｕｔ＿１ｐと接地電源電圧ＧＮＤの間に接続される。
【００３３】
このような構成においても、前述した図１の場合と同様に、Ｗ２（ＭＰ２のゲート幅）＞Ｗ１（ＭＰ１のゲート幅）となるように設定される。図６の動作に関しても、図１の場合と同様となり、ＭＰ１のゲート−ソース間電圧が負の温度特性を備え、ＭＰ２のゲート−ソース間電圧が、ＭＰ１よりも大きい負の温度特性を備えることになる。ただし、図６の構成例は、図１の場合と異なりＶＣＣ側を基準（ソース）に動作するため、ＧＮＤ側を基準にすると、Ｖｏｕｔ＿１ｐから正の温度特性を備えた電圧が出力され、Ｖｏｕｔ＿２ｐから負の温度特性を備えた電圧が出力されることになる。
【００３４】
以上、本実施の形態１の電圧発生回路を用いることで、代表的には、回路の小規模化、低消費電力化、高精度化といった効果が得られる。その詳細について、以下に説明する。
【００３５】
（１）回路の小規模化は、正の温度特性の電圧を生成する際、前述した特許文献１では、２つのＭＯＳトランジスタと抵抗素子と電流源が必要であったのに対して、本実施の形態では、２つのＭＯＳトランジスタと電流源を用いていることによって得られる。また、勿論、ＭＯＳトランジスタを用いることから、バイポーラ素子のバンドギャップを用いるような場合と比較しても小規模化が図れ、さらに、サブスレッショルド領域を用いるためゲート長を小さく形成することができ、この点からも小規模化が図れる。
【００３６】
（２）低消費電力化は、正の温度特性の電圧を生成する際、前述した特許文献１では、２つのＭＯＳトランジスタに対して並列にサブスレッショルド電流を供給していたのに対して、本実施の形態では、２つのＭＯＳトランジスタに直列に電流を供給していることによって得られる。また、勿論、ＭＯＳトランジスタのサブスレッショルド領域を用いているため、バイポーラ素子のバンドギャップを用いる方式やＭＯＳトランジスタの飽和領域でのしきい値電圧を用いる方式等と比較して、本質的に低消費電力化が図れる。
【００３７】
（３）高精度化は、正の温度特性の電圧を生成する際、前述した特許文献１では、２つのＭＯＳトランジスタに対して並列にサブスレッショルド電流を供給していたため各並列パス間の電流値の誤差の影響を受ける恐れがあったのに対して、本実施の形態では、２つのＭＯＳトランジスタに直列に電流を供給しているため誤差が生じないことによって得られる。また、仮に、この直列接続のＭＯＳトランジスタに対する電流値が若干ばらついたとしても、その電流値がサブスレッショルド領域を逸脱しない限り精度上の問題はさほど生じない。すなわち、例えば、図７に示すように、ＭＮ１に対する電流が１μＡであった場合、高温状態では、ＭＮ１とＭＮ２によって、ΔＶｇｓ（１μＡ，ＨＴ）が得られるが、ＭＮ１に対する電流が１μＡ＋ΔＩｄｓとなった場合でも、ΔＶｇｓ（１μＡ，ＨＴ）と変わらない大きさのΔＶｇｓ（１μＡ＋ΔＩｄｓ，ＨＴ）が得られる。同様に低温状態でも、１μＡにおいてΔＶｇｓ（１μＡ，ＬＴ）が得られ、１μＡ＋ΔＩｄｓとなった場合でも、ΔＶｇｓ（１μＡ，ＬＴ）と変わらない大きさのΔＶｇｓ（１μＡ＋ΔＩｄｓ，ＬＴ）が得られる。
【００３８】
さらに、同一のプロセス仕様を用いてゲート幅のみが異なるように形成した１種類のＭＯＳトランジスタにより正の温度特性の電圧を生成できるため、例えば、異なるプロセス仕様を用いてしきい値電圧（ゲート不純物濃度）が異なるように形成された複数種類のＭＯＳトランジスタを用いる場合等と比較して、プロセス加工ばらつきに対するマージンを拡大できる。その結果、高精度な電圧発生回路を実現可能になる。すなわち、ＭＮ１とＭＮ２を同一種のＭＯＳトランジスタとすることで、プロセス加工ばらつきはＭＮ１とＭＮ２で同様に発生するため、図２や図７に示したように、ＭＮ１とＭＮ２で同一となる動作曲線を一義的に定めることができる。同一の動作曲線を定められれば、図７に示したように、電流値が若干変動した場合でも、特定の温度で一定のΔＶｇｓを得ることができる。また、サブスレッショルド特性は、前述したようにゲート長の加工ばらつきの影響をさほど受けないため、この点からも高精度化が図れる。
【００３９】
なお、例えば、前述した特許文献２の図１４では、しきい値電圧の差分により温度依存性が無い電圧を生成するために直列接続のＭＯＳトランジスタを用いているが、本実施の形態では、電流の差分を利用して正の温度特性の電圧を生成するために直列接続のＭＯＳトランジスタを用いており、本質的に観点が異なるものである。
【００４０】
（実施の形態２）
本実施の形態２では、実施の形態１で述べた図１および図６の電圧発生回路の変形例について説明する。図２１は、本発明の実施の形態２による電圧発生回路において、その基本構成を示すものであり、（ａ）、（ｂ）はそれぞれ異なる構成例を示す回路図である。図２１（ａ），（ｂ）に示す電圧発生回路ＶＧＥＮ５，ＶＧＥＮ６は、図１および図６の電圧発生回路ＶＧＥＮ１，ＶＧＥＮ４と異なり、デプレッション型のＭＯＳトランジスタを用いて構成されたことが特徴となっている。
【００４１】
図２１（ａ）に示す電圧発生回路ＶＧＥＮ５は、一つの半導体基板上に形成され、電源電圧ＶＣＣと接地電源電圧ＧＮＤの間に接続された定電流源ＩＳ１、ならびにデプレッション型ＮＭＯＳトランジスタＭＮＤ１，ＭＮＤ２によって構成される。ＭＮＤ１は、ソース、ゲートおよび基板ノードがＧＮＤに、ドレインが出力電圧（出力ノード）［２ｄ］Ｖｏｕｔ＿２ｄｎにそれぞれ接続される。ＭＮＤ２は、ソースおよび基板ノードがＶｏｕｔ＿２ｄｎに、ゲートがＭＮＤ１のゲートに、ドレインがＩＳ１の一端にそれぞれ接続される。ＩＳ１は、ＶＣＣとＭＮＤ２のドレインの間に接続される。
【００４２】
一方、図２１（ｂ）の電圧発生回路ＶＧＥＮ６は、図２１（ａ）のＶＧＥＮ５に対してＮＭＯＳトランジスタとＰＭＯＳトランジスタを入れ替えた構成例となっており、デプレッション型ＰＭＯＳトランジスタＭＰＤ１，ＭＰＤ２、ならびに定電流源ＩＳ１によって構成される。ＭＰＤ１は、ソース、ゲートおよび基板ノードがＶＣＣに、ドレインが出力電圧（出力ノード）［２ｄ’］Ｖｏｕｔ＿２ｄｐにそれぞれ接続される。ＭＰＤ２は、ソースおよび基板ノードがＶｏｕｔ＿２ｄｐに、ゲートがＭＰＤ１のゲートに、ドレインがＩＳ１の一端にそれぞれ接続される。ＩＳ１は、ＭＰＤ２のドレインとＧＮＤの間に接続される。
【００４３】
図２１（ａ）の構成例において、ＩＳ１の電流値ｉ１は、ＭＮＤ１，ＭＮＤ２がサブスレッショルド領域で動作する値に設定される。ＭＮＤ１のドレイン（ＭＮＤ２のソース）から得られる出力電圧Ｖｏｕｔ＿２ｄｎは、ＭＮＤ２のゲート−ソース間電圧をＶｇｓ＿ＭＮＤ２として、Ｖｏｕｔ＿２ｄｎ＝−Ｖｇｓ＿ＭＮＤ２となる。Ｖｇｓ＿ＭＮＤ２は、図２の説明と同様に負の温度特性を持つため、Ｖｏｕｔ＿２ｄｎは正の温度特性を持つことになる。ここで、図２１（ａ）のように、ＭＮＤ１とＭＮＤ２のソース−ドレイン間を直列接続として、ゲートに共通電圧を印加する構成では、ＭＮＤ１のゲート−ソース間電圧をＶｇｓ＿ＭＮＤ１（ここでは０Ｖに等しい）とすると、必ずＶｇｓ＿ＭＮＤ１＞Ｖｇｓ＿ＭＮＤ２の関係を満たす必要があるため、Ｗ１（ＭＮＤ１のゲート幅）＜Ｗ２（ＭＮＤ２のゲート幅）に設定する必要がある。なお、図２１（ｂ）の動作に関しては、図２１（ａ）の場合と同様であるため詳細な説明は省略する。
【００４４】
以上、本実施の形態２の電圧発生回路を用いると、実施の形態１で述べた各種効果と同様な効果を得ることができる。すなわち、本実施の形態による電圧発生回路は、ＭＯＳトランジスタがエンハンスメント型ならびにデプレッション型に関わらず実現可能である。
【００４５】
（実施の形態３）
本実施の形態３では、実施の形態１の電圧発生回路の適用例として、温度依存性が小さい基準電圧を生成する基準電圧発生回路の構成例について説明する。図８は、本発明の実施の形態３による電圧発生回路において、その構成の一例を示す回路図である。図８に示す基準電圧発生回路ＶＲＥＦＧ１は、図１に示した電圧発生回路ＶＧＥＮ１の後段に、ＰＭＯＳトランジスタＭＰ１０および定電流源ＩＳ２からなる回路を備えた構成となっている。ＶＧＥＮ１の構成等に関しては、図１と同じであるため詳細な説明は省略する。
【００４６】
ＭＰ１０は、ソースおよび基板ノードが出力電圧（出力ノード）［５］Ｖｏｕｔ＿５に、ドレインが接地電源電圧ＧＮＤにそれぞれ接続され、ゲートがＶＧＥＮ１の出力ノード［２］Ｖｏｕｔ＿２ｎに接続される。ＩＳ２は、一端が電源電圧ＶＣＣに、他端がＶｏｕｔ＿５に接続される。ＩＳ２からの電流ｉ２は、ＭＰ１０がサブスレッショルド領域で動作する電流値となっている。前述したように、Ｖｏｕｔ＿２ｎは、ＧＮＤを基準に正の温度特性の電圧となっている。一方、ＭＰ１０は、そのゲート−ソース間電圧Ｖｇｓ＿ＭＰ１０が負の温度特性を持つため、この正の温度特性と負の温度特性が加算されてＶｏｕｔ＿５が定められる。したがって、電流ｉ２と、ＭＰ１０のトランジスタサイズを適切に調整すれば、これらの温度特性が相殺され、Ｖｏｕｔ＿５からは、温度に依存しない電圧が生成可能となる。
【００４７】
ここで、図８の基準電圧発生回路ＶＲＥＦＧ１のより詳細な動作は、次のようになる。まず、Ｖｏｕｔ＿５は、式（６）のようになる。
Ｖｏｕｔ＿５＝Ｖｏｕｔ＿２ｎ＋Ｖｇｓ＿ＭＰ１０  …（６）
Ｖｏｕｔ＿２ｎは、図１と同様に、Ｗ１（ＭＮ１のゲート幅）＝１０μｍ、Ｗ２（ＭＮ２のゲート幅）＝１００μｍとすると、前述した式（４）で与えられる。一方、Ｖｇｓ＿ＭＰ１０は、Ｉｄｓ＿ＭＰ１０をＭＰ１０の電流とし、Ｖｏｎｐ＝Ｖｔｈ＿ＭＰ１０（ＭＰ１０のしきい値電圧）、Ｉｄｓ”＝Ｖｏｎｐ時の電流値（定数）、ｑ＝電子の電荷量（定数）、ｋ＝ボルツマン定数、Ｔ＝温度とすると、前述した式（１）と同様にして式（７）で与えられる。
Ｖｇｓ＿ＭＰ１０＝ｌｎ（Ｉｄｓ＿ＭＰ１０／Ｉｄｓ”）×（ｑ／ｋＴ）＋Ｖｏｎｐ  …（７）
したがって、式（６）は、式（８）のようになり、その温度による変化量は式（９）のようになる。
Ｖｏｕｔ＿５＝｛ｌｎ（１０）＋ｌｎ（Ｉｄｓ＿ＭＰ１０／Ｉｄｓ”）｝×（ｑ／ｋＴ）＋Ｖｏｎｐ  …（８）
ｄ（Ｖｏｕｔ＿５）／ｄＴ＝−｛ｌｎ（１０）＋ｌｎ（Ｉｄｓ＿ＭＰ１０／Ｉｄｓ”）｝×（ｑ／ｋ）  …（９）
この場合、温度特性を相殺するためには、式（１０）を満たすようにＩｄｓ＿ＭＰ１０（すなわち、電流値ｉ２とＭＰ１０のトランジスタサイズ）を設定すればよい。
ｌｎ（１０）＋ｌｎ（Ｉｄｓ＿ＭＰ１０／Ｉｄｓ”）＝０  …（１０）
図９は、図８を変形した構成例を示す回路図である。図９に示す基準電圧発生回路ＶＲＥＦＧ２は、図６に示した電圧発生回路ＶＧＥＮ４の後段に、ＮＭＯＳトランジスタＭＮ１０および定電流源ＩＳ２からなる回路を備えた構成となっている。すなわち、図８の構成例に対して、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを入れ替えた構成例となっている。ＶＧＥＮ４の構成等に関しては、図６と同じであるため詳細な説明は省略する。
【００４８】
ＭＮ１０は、ソースおよび基板ノードが出力電圧（出力ノード）［６］Ｖｏｕｔ＿６に、ドレインが電源電圧ＶＣＣにそれぞれ接続され、ゲートがＶＧＥＮ４の出力ノード［２’］Ｖｏｕｔ＿２ｐに接続される。ＩＳ２は、一端が接地電源電圧ＧＮＤに、他端がＶｏｕｔ＿６に接続される。ＩＳ２からの電流ｉ２は、ＭＮ１０がサブスレッショルド領域で動作する電流値となっている。前述したように、Ｖｏｕｔ＿２ｐは、ＶＣＣを基準に正の温度特性の電圧となっている。一方、ＭＮ１０は、そのゲート−ソース間電圧Ｖｇｓ＿ＭＮ１０が負の温度特性を持つため、正の温度特性と負の温度特性が加算されてＶｏｕｔ＿６が定められる。したがって、電流ｉ２と、ＭＮ１０のトランジスタサイズを適切に調整すれば、これらの温度特性が相殺され、Ｖｏｕｔ＿６からは、温度に依存しない電圧が生成可能となる。
【００４９】
以上、本実施の形態３による基準電圧発生回路を用いることで、実施の形態１で述べたように、回路の小規模化、低消費電力化、高精度化といった各種効果を備えた上で、温度依存性が小さい基準電圧を生成できる。すなわち、図１の回路の後段に１個のＭＯＳトランジスタを接続することで温度依存性が小さい基準電圧を生成でき、このＭＯＳトランジスタもサブスレッショルド領域で動作するため低消費電力となる。
【００５０】
（実施の形態４）
本実施の形態４では、実施の形態１の電圧発生回路の別の適用例として、温度依存性が小さい基準電圧を生成する基準電圧発生回路の構成例について説明する。図１０は、本発明の実施の形態４による電圧発生回路において、その構成の一例を示す回路図である。図１０に示す基準電圧発生回路ＶＲＥＦＧ３は、図１に示した電圧発生回路ＶＧＥＮ１の後段に、ＮＭＯＳトランジスタＭＮ１１および定電流源ＩＳ２からなる回路を備えた構成となっている。ＶＧＥＮ１の構成等に関しては、図１と同じであるため詳細な説明は省略する。
【００５１】
ＭＮ１１は、ゲートとドレインが出力電圧（出力ノード）［７］Ｖｏｕｔ＿７に接続され、ソースおよび基板ノードがＶＧＥＮ１の出力ノード［２］Ｖｏｕｔ＿２ｎに接続される。ＩＳ２は、一端が電源電圧ＶＣＣに、他端がＶｏｕｔ＿７に接続される。ＩＳ２からの電流ｉ２は、ＭＮ１１がサブスレッショルド領域で動作する電流値となっている。前述したように、Ｖｏｕｔ＿２ｎは、ＧＮＤを基準に正の温度特性の電圧となっている。一方、ＭＮ１１は、そのゲート（ドレイン）−ソース間電圧Ｖｇｓ＿ＭＮ１１が負の温度特性を持つため、正の温度特性と負の温度特性が加算されてＶｏｕｔ＿７が定められる。したがって、電流ｉ２と、ＭＮ１１のトランジスタサイズを適切に調整すれば、これらの温度特性が相殺され、Ｖｏｕｔ＿７からは、温度に依存しない電圧が生成可能となる。
【００５２】
ここで、図１０の基準電圧発生回路ＶＲＥＦＧ３のより詳細な動作は、次のようになる。まず、Ｖｏｕｔ＿７は、式（１１）のようになる。
Ｖｏｕｔ＿７＝Ｖｏｕｔ＿２ｎ＋Ｖｇｓ＿ＭＮ１１  …（１１）
Ｖｏｕｔ＿２ｎは、Ｗ１（ＭＮ１のゲート幅）＝（１０×Ｘ）μｍ、Ｗ２（ＭＮ２のゲート幅）＝１００μｍとすると、前述した式（４）で与えられる。ここで、「Ｘ」は、ＭＮ１に流れる電流値がｉ１＋ｉ２となるため、ＭＮ２との間で１：１０の電流比を保てるように調整する係数である。一方、Ｖｇｓ＿ＭＮ１１は、Ｉｄｓ＿ＭＮ１１をＭＮ１１の電流とし、Ｖｏｎｎ＝Ｖｔｈ＿ＭＮ１１（ＭＮ１１のしきい値電圧）、Ｉｄｓ’＝Ｖｏｎｎ時の電流値（定数）、ｑ＝電子の電荷量（定数）、ｋ＝ボルツマン定数、Ｔ＝温度とすると、前述した式（１）と同様にして式（１２）で与えられる。
Ｖｇｓ＿ＭＮ１１＝ｌｎ（Ｉｄｓ＿ＭＮ１１／Ｉｄｓ’）×（ｑ／ｋＴ）＋Ｖｏｎｎ  …（１２）
したがって、式（１１）は、式（１３）のようになり、その温度による変化量は式（１４）のようになる。
Ｖｏｕｔ＿７＝｛ｌｎ（１０）＋ｌｎ（Ｉｄｓ＿ＭＮ１１／Ｉｄｓ’）｝×（ｑ／ｋＴ）＋Ｖｏｎｎ  …（１３）
ｄ（Ｖｏｕｔ＿７）／ｄＴ＝−｛ｌｎ（１０）＋ｌｎ（Ｉｄｓ＿ＭＮ１１／Ｉｄｓ’）｝×（ｑ／ｋ）  …（１４）
この場合、温度特性を相殺するためには、式（１５）を満たすようにＩｄｓ＿ＭＮ１１（すなわち、電流値ｉ２とＭＮ１１のトランジスタサイズ）を設定すればよい。
ｌｎ（１０）＋ｌｎ（Ｉｄｓ＿ＭＮ１１／Ｉｄｓ’）＝０  …（１５）
図１１は、図１０を変形した構成例を示す回路図である。図１１に示す基準電圧発生回路ＶＲＥＦＧ４は、図６に示した電圧発生回路ＶＧＥＮ４の後段に、ＰＭＯＳトランジスタＭＰ１１および定電流源ＩＳ２からなる回路を備えた構成となっている。すなわち、図１０の構成例に対して、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを入れ替えた構成例となっている。ＶＧＥＮ４の構成等に関しては、図６と同じであるため詳細な説明は省略する。
【００５３】
ＭＰ１１は、ゲートとドレインが出力電圧（出力ノード）［８］Ｖｏｕｔ＿８に接続され、ソースおよび基板ノードがＶＧＥＮ４の出力ノード［２’］Ｖｏｕｔ＿２ｐに接続される。ＩＳ２は、一端が接地電源電圧ＧＮＤに、他端がＶｏｕｔ＿８に接続される。ＩＳ２からの電流ｉ２は、ＭＰ１１がサブスレッショルド領域で動作する電流値となっている。前述したように、Ｖｏｕｔ＿２ｐは、ＶＣＣを基準に正の温度特性の電圧となっている。一方、ＭＰ１１は、そのゲート（ドレイン）−ソース間電圧Ｖｇｓ＿ＭＰ１１が負の温度特性を持つため、正の温度特性と負の温度特性が加算されてＶｏｕｔ＿８が定められる。したがって、電流ｉ２と、ＭＰ１１のトランジスタサイズを適切に調整すれば、これらの温度特性が相殺され、Ｖｏｕｔ＿８からは、温度に依存しない電圧が生成可能となる。
【００５４】
以上、本実施の形態４による基準電圧発生回路を用いることで、実施の形態１で述べたように、回路の小規模化、低消費電力化、高精度化といった各種効果を備えた上で、温度依存性が小さい基準電圧を生成できる。すなわち、図１の回路の後段に１個のＭＯＳトランジスタを接続することで温度依存性が小さい基準電圧を生成でき、このＭＯＳトランジスタもサブスレッショルド領域で動作するため低消費電力となる。
【００５５】
（実施の形態５）
本実施の形態５では、実施の形態３の図８で示した基準電圧発生回路ＶＲＥＦＧ１のより具体的な構成例について説明する。図１２は、本発明の実施の形態５による電圧発生回路において、その構成の一例を示す回路図である。図１２に示す基準電圧発生回路ＶＲＥＦＧ５は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２と、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１２，ＭＰ１３と、抵抗素子Ｒ１によって構成される。ＭＮ１およびＭＮ２は、図８と同様のものとなっている。ＭＰ１２およびＭＰ１３は、ソースおよび基板ノードが電源電圧ＶＣＣに接続され、ゲートが共通に接続され、ＭＰ１２のゲートとドレインが共通接続されることでカレントミラー回路を構成する。ＭＰ１２は、図８における定電流源ＩＳ１に対応し、そのドレインが、Ｒ１を介してＭＮ２のドレインに接続される。
【００５６】
ＭＰ１０は、図８のＭＰ１０と同様であり、そのソースが出力電圧（出力ノード）［９］Ｖｏｕｔ＿９に接続される。ＭＰ１３は、図８における定電流源ＩＳ２に対応し、そのドレインが、Ｖｏｕｔ＿９に接続される。なお、動作に関しても、図８と同様であり、ＭＮ１のドレイン（ＭＮ２のソース）からの正の温度特性の出力電圧Ｖｏｕｔ＿２ｎと、ＭＰ１０による負の温度特性のゲート−ソース間電圧Ｖｇｓ＿ＭＰ１０とが相殺され、Ｖｏｕｔ＿９からは温度依存性の小さい電圧が生成される。
【００５７】
ここで、本実施の形態による基準電圧発生回路では、図１２の構成例に示すように、図８の定電流源ＩＳ１，ＩＳ２からの電流ｉ１，ｉ２を一対のＭＯＳトランジスタからなるカレントミラー回路（ＭＰ１２，ＭＰ１３）によって供給することができる。このようなカレントミラー回路を用いると、ＭＰ１２のドレイン電圧とＭＰ１３のドレイン電圧が異なる状態になり得るが、ＭＮ１，ＭＮ２およびＭＰ１０は、共にサブスレッショルド領域で動作するため、ソース−ドレイン間の電圧には殆ど依存せず、Ｖｏｕｔ＿９の精度には殆ど影響しない。したがって、図１２に示すような簡素および容易な回路構成によって、基準電圧を生成可能になる。
【００５８】
さらに、カレントミラー回路（ＭＰ１２，ＭＰ１３）を用いることによって、次に説明するように、多次元の温度特性を相殺することも可能になる。図１３（ａ）〜（ｄ）は、図１２の基準電圧発生回路ＶＲＥＦＧ５において、そのより詳細な動作例を示す説明図である。図１３（ａ）には、図１２のＶＲＥＦＧ５内のＭＮ１，ＭＮ２が抽出して示されている。前述した図３においては、ＭＮ２のドレイン電圧（Ｖｏｕｔ＿１ｎ）およびＭＮ１のドレイン電圧（Ｖｏｕｔ＿２ｎ）が、温度Ｔａに依存して近似的に直線（一次特性）であるものとしたが、より厳密には、図１３（ａ）に示すように、曲線（二次特性等）となる。図１３（ａ）では、Ｖｏｕｔ＿１ｎおよびＶｏｕｔ＿２ｎ共に、ＧＮＤを基準に凹の特性を備えている。なお、図１３の各図面においては、説明を容易にするため、曲線を誇張して示してある。
【００５９】
また、図１３（ｂ）には、図１２のＶＲＥＦＧ５内のＭＰ１２が抽出して示されている。図１３（ｂ）におけるＭＰ１２のゲート（ドレイン）電圧（Ｎ１２）は、ＶＣＣを基準に凹（ＧＮＤを基準に凸）の特性を備えている。したがって、図１３（ｃ）に示すように、図１３（ａ）のＭＮ１，ＭＮ２と図１３（ｂ）のＭＰ１２を接続すると、ＧＮＤを基準としたＭＰ１２（Ｎ１２）の凸特性と、Ｖｏｕｔ＿２ｎの凹特性とが相互作用し、ＭＰ１２の素子サイズ（Ｗ１２／Ｌ１２）に応じてＶｏｕｔ＿２ｎを凹特性から凸特性に変更できる。そうすると、図１２に示したＭＰ１０のＶｇｓ＿ＭＰ１０がＶｏｕｔ＿９を基準に凹特性となるため、図１３（ｄ）に示すように、この凹特性とＶｏｕｔ＿２ｎの凸特性とが相殺され、Ｖｏｕｔ＿９には多次元の温度特性が相殺された一定の電圧が出力される。なお、図１２のＶＲＥＦＧ５における抵抗素子Ｒ１は、各ＭＯＳトランジスタの製造ばらつきに伴う特性変化をトリミングによって微調整するためのものであり、必ずしも必須という訳ではない。
【００６０】
図１４は、図１２の基準電圧発生回路ＶＲＥＦＧ５に対して回路シミュレーションを行った結果を示すものであり、（ａ）は、電源電圧ＶＣＣに対する出力電圧Ｖｏｕｔ＿９等の依存性、（ｂ）は、（ａ）上のある動作ポイント（ＡＰ）において温度に対する出力電圧Ｖｏｕｔ＿９等の依存性を示すものである。図１４では、図１２の構成例における各ＭＯＳトランジスタＭＰｎまたはＭＮｎの回路定数をゲート幅Ｗｎ（μｍ）／ゲート長Ｌｎ（μｍ）とすると、Ｗ１／Ｌ１＝５／３０、Ｗ２／Ｌ２＝２５／３０、Ｗ１０／Ｌ１０＝１５／２０、Ｗ１２／Ｌ１２＝Ｗ１３／Ｌ１３＝５／２０であり、Ｒ１＝１２０ｋΩの条件を用いている。
【００６１】
図１４（ｂ）の左図に示すように、温度Ｔａの上昇に伴い、Ｖｏｕｔ＿２ｎは、近似的に正の一次特性を示し、Ｖｏｕｔ＿９は、近似的に温度に依存しない一次特性を示す。但し、Ｖｏｕｔ＿９は、図１４（ｂ）の右図に示すように、厳密には多次元特性の僅かな誤差の影響により上下変動が生じるが、図１２の構成によってこの多次元特性の大部分が相殺されるため、その上下変動幅を極めて小さくでき、１．１Ｖ程度の出力電圧に対して０．０００１Ｖ程度の変動幅となっている。
【００６２】
以上、本実施の形態５による基準電圧発生回路を用いることで、実施の形態３と同様に、回路の小規模化、低消費電力化、高精度化といった各種効果を備えた上で温度依存性が小さい基準電圧を生成できる。さらに、カレントミラー回路を利用した簡素な回路構成によって、多次元の温度特性も相殺でき、回路の小規模化や高精度化をより図ることが可能となる。
【００６３】
（実施の形態６）
本実施の形態６では、実施の形態５の図１２で示した基準電圧発生回路ＶＲＥＦＧ５の応用例について説明する。図１５は、本発明の実施の形態６による電圧発生回路において、その構成の一例を示す回路図である。図１５に示す基準電圧発生回路ＶＲＥＦＧ６は、前述した図１２の基準電圧発生回路ＶＲＥＦＧ５に対して、アンプ回路ＡＭＰ５と、抵抗素子Ｒ２，Ｒ３が加わった構成となっている。図１２と同様の部分に関しては、その詳細な説明は省略する。ＡＭＰ５は、電源電圧ＶＤＤで動作し、（＋）入力端子に図１２で述べた出力電圧Ｖｏｕｔ＿９が入力され、（−）入力端子にＡＭＰ５の出力電圧Ｖｏｕｔ＿１０がＲ２とＲ３で抵抗分圧されて帰還入力される。また、Ｖｏｕｔ＿１０は、図１２で述べたＶＲＥＦＧ５の電源電圧ＶＣＣにもなっている。
【００６４】
このような構成を用いると、温度に依存せず、さらに、電源電圧ＶＤＤの値にも依存しない基準電圧（Ｖｏｕｔ＿１０）を生成可能になる。すなわち、図１５において、出力電圧Ｖｏｕｔ＿９に基づき、Ｒ２，Ｒ３の値に応じたＶｏｕｔ＿１０が生成され、さらに、このＶｏｕｔ＿１０に基づいて、Ｖｏｕｔ＿９が生成される。したがって、結果として、Ｖｏｕｔ＿９およびＶｏｕｔ＿１０共に、温度に依存せず、ＶＤＤにも依存しない固定値となる。
【００６５】
図１６は、図１５の基準電圧発生回路ＶＲＥＦＧ６に対して回路シミュレーションを行った結果を示すものであり、（ａ）は、電源電圧ＶＤＤに対する出力電圧Ｖｏｕｔ＿１０等の依存性、（ｂ）は、温度に対する出力電圧Ｖｏｕｔ＿１０の依存性を示すものである。ここでは、図１６（ａ）から判るように、図１５のＶｏｕｔ＿１０（図１２で述べたＶＲＥＦＧ５の電源電圧ＶＣＣに該当）が前述した図１４（ａ）の動作ポイント（ＡＰ）となるように、図１５のＲ２，Ｒ３が定められている。すなわち、図１４で述べた各種回路条件に加えて、例えば、Ｒ２＝４７０ｋΩ、Ｒ３＝５３０ｋΩとすることで、２．１Ｖ程度のＶｏｕｔ＿１０が生成されている。このＶｏｕｔ＿１０は、図１６（ａ）に示すように、電源電圧ＶＤＤに依らず一定（但しＶＤＤ≧２．１Ｖ程度）となり、図１６（ｂ）に示すように、温度Ｔａにも殆ど依存しない値となる。ここでは、２．１Ｖ程度の出力電圧Ｖｏｕｔ＿１０に対して、０．０００５Ｖ程度の変動幅となっている。
【００６６】
以上、本実施の形態６による基準電圧発生回路を用いることで、実施の形態５と同様に、回路の小規模化、低消費電力化、高精度化といった各種効果を備えた上で温度依存性が小さい基準電圧を生成できる。さらに、温度のみならず、外部電源電圧（ＶＤＤ）にも依存しない基準電圧を生成可能になる。なお、アンプ回路ＡＭＰ５は、詳細な回路構成は省略するが、例えば、そのバイアス電流を図１５のＭＰ１２とのカレントミラー接続によって得ることもでき、これによって、ＡＭＰ５の小規模化を図ることもできる。
【００６７】
（実施の形態７）
本実施の形態７では、実施の形態１の電圧発生回路の更に別の適用例として、温度依存性が小さい基準電圧を生成する基準電圧発生回路の構成例について説明する。図１７は、本発明の実施の形態７による電圧発生回路において、その構成および動作の一例を示す回路図および動作説明図である。図１７に示す基準電圧発生回路ＶＲＥＦＧ７は、図１に示した電圧発生回路ＶＧＥＮ１を２つ（ＶＧＥＮ１ａ，ＶＧＥＮ１ｂ）用いて、さらに、２つのアンプ回路ＡＭＰ１，ＡＭＰ２ａを加えた構成となっている。ＶＧＥＮ１ａおよびＶＧＥＮ１ｂに関しては図１と同様の構成および動作であるため、詳細な説明は省略する。
【００６８】
ＡＭＰ１は、ＶＧＥＮ１ａのＮＭＯＳトランジスタＭＮ１ａ（図１のＭＮ１に該当）のドレイン電圧（Ｖ２）を入力とし、それをＡ倍に増幅して出力する。このＡＭＰ１の出力電圧（Ｖ２×Ａ）は、ＶＧＥＮ１ｂのＮＭＯＳトランジスタＭＮ１ｂ（図１のＭＮ１に該当）のソースに供給される。ＡＭＰ２ａは、ボルテージフォロワ回路となっており、ＶＧＥＮ１ｂにおけるＭＮ１ｂのゲート電圧（Ｖ３）を入力として、出力電圧Ｖｏｕｔ＿Ａを生成する。
【００６９】
このような構成において、電圧（Ｖ２）（図１のＶｏｕｔ＿２ｎに該当）は、図１で述べたように正の温度特性を備え、ＡＭＰ１の出力電圧（Ｖ２×Ａ）も正の温度特性を備える。一方、ＶＧＥＮ１ｂのＭＮ１ｂのゲート−ソース間電圧（図１のＶｏｕｔ＿１ｎに該当）は、図１で述べたように負の温度特性を備えるため、ＡＭＰ１の出力電圧をＭＮ１ｂのソース電圧とすることで、電圧（Ｖ３）およびそれと同じ出力電圧Ｖｏｕｔ＿Ａは、正の温度特性と負の温度特性が相殺された一定の電圧値となる。なお、この際に、ＡＭＰ１の増幅率（Ａ）は、ＭＮ１ｂのゲート−ソース間電圧の負の温度特性の傾きと、電圧（Ｖ２）の正の温度特性の傾きとが互いに相殺できるように設定される。また、この負の温度特性の傾きと正の温度特性の傾きは、ＶＧＥＮ１ａ，ＶＧＥＮ１ｂ内の各トランジスタのサイズによっても調整できるため、このサイズによって傾きを相殺すればＡＭＰ１をボルテージフォロワ回路としてもよい。
【００７０】
以上、本実施の形態７による基準電圧発生回路を用いることで、実施の形態１で述べたように、回路の小規模化、低消費電力化、高精度化といった各種効果を備えた上で、温度依存性が小さい基準電圧を生成できる。
【００７１】
（実施の形態８）
本実施の形態８では、実施の形態１の電圧発生回路を用いて温度センサを構成した場合の適用例について説明する。図１８は、本発明の実施の形態８による電圧発生回路において、それを用いた温度センサを示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す説明図である。図１８に示す温度センサＴＳＥＮ１は、図１の電圧発生回路ＶＧＥＮ１に対して、ボルテージフォロワ回路からなる２つのアンプ回路ＡＭＰ２ｂ，ＡＭＰ２ｃが追加されたものとなっている。ＶＧＥＮ１に関しては図１と同様であるため詳細な説明は省略する。
【００７２】
ＡＭＰ２ｂは、ＮＭＯＳトランジスタＭＮ１のドレイン電圧（Ｖ２）（図１のＶｏｕｔ＿２ｎ）を出力電圧Ｖｏｕｔ＿Ｂとして出力し、ＡＭＰ２ｃは、ＮＭＯＳトランジスタＭＮ１のゲート電圧（Ｖ１）（図１のＶｏｕｔ＿１ｎ）を出力電圧Ｖｏｕｔ＿Ｃとして出力する。したがって、図１８（ｂ）に示すように、Ｖｏｕｔ＿Ｂを用いることで正の電圧特性の温度センサを実現でき、Ｖｏｕｔ＿Ｃを用いることで負の電圧特性の温度センサを実現できる。
【００７３】
以上、本実施の形態８による電圧発生回路を用いることで、実施の形態１で述べたように、回路の小規模化、低消費電力化、高精度化といった各種効果を備えた上で、温度センサを実現できる。さらに、この温度センサは、サブスレッショルド領域の動作を用いて温度を測定するため、自己発熱に伴う測定誤差が小さく、高精度化の点でより有益となる。
【００７４】
（実施の形態９）
本実施の形態９では、実施の形態１の電圧発生回路を用いて温度センサを構成した場合の別の適用例について説明する。図１９は、本発明の実施の形態９による電圧発生回路において、それを用いた温度センサの構成例および動作例を示す回路図および動作説明図である。図１９に示す温度センサＴＳＥＮ２は、図１の電圧発生回路ＶＧＥＮ１に対して、３個のアンプ回路ＡＭＰ１，ＡＭＰ２ｄ，ＡＭＰ３ａが追加されたものとなっている。ＶＧＥＮ１に関しては図１と同様であるため詳細な説明は省略する。
【００７５】
ＡＭＰ１は、ＮＭＯＳトランジスタＭＮ１のドレイン電圧（Ｖ２）（図１のＶｏｕｔ＿２ｎ）を増幅率（Ａ）で増幅し、電圧（Ｖ１２）（＝Ｖ２×Ａ）を生成する。ＡＭＰ２ｄは、ボルテージフォロワ回路であり、ＮＭＯＳトランジスタＭＮ１のゲート電圧（Ｖ１）（図１のＶｏｕｔ＿１ｎ）を入力として、電圧（Ｖ１１）（＝Ｖ１）を生成する。ＡＭＰ３ａは、Ｖ１１とＶ１２の差分を増幅率（Ｂ）で増幅し、出力電圧Ｖｏｕｔ＿Ｄ（＝Ｂ×（Ｖ１１−Ｖ１２））を生成する。
【００７６】
ここで、増幅率（Ａ）は、例えば、Ｖ１による負の温度特性の傾きの絶対値と、Ｖ２による正の温度特性の傾きの絶対値とが等しくなるように設定される。そうすると、ＡＭＰ３ａによる出力電圧Ｖｏｕｔ＿Ｄ（＝Ｂ×（Ｖ１１−Ｖ１２））は、負の温度特性となり、Ｂ＝１の場合でも、その傾きは比較的大きなものとなる。したがって、温度に対して変動する電圧幅が大きくなることから、相対的に電圧値の分解能を高めることができ、これに伴い温度測定の高精度化が図れる。また、Ｂの値を変えることで感度を変更することもできる。
【００７７】
以上、本実施の形態９による電圧発生回路を用いることで、実施の形態８の場合と同様に、回路の小規模化、低消費電力化、高精度化といった各種効果を備えた温度センサを実現できる。さらに、この温度センサは、分解能（高精度化）の点でより有益となる。
【００７８】
（実施の形態１０）
本実施の形態１０では、実施の形態９で述べた図１９の温度センサＴＳＥＮ２の変形例について説明する。図２０は、本発明の実施の形態１０による電圧発生回路において、それを用いた温度センサの構成例を示す回路図である。図２０に示す温度センサＴＳＥＮ３は、図１の電圧発生回路ＶＧＥＮ１に対して、３個のアンプ回路ＡＭＰ４，ＡＭＰ２ｅ，ＡＭＰ３ｂが追加されたものとなっている。ＶＧＥＮ１に関しては図１と同様であるため詳細な説明は省略する。
【００７９】
ＡＭＰ２ｅは、ボルテージフォロワ回路であり、ＮＭＯＳトランジスタＭＮ１のドレイン電圧（Ｖ２）（図１のＶｏｕｔ＿２ｎ）を入力として、電圧（Ｖ２２）（＝Ｖ２）を生成する。ＡＭＰ４は、ＮＭＯＳトランジスタＭＮ１のゲート電圧（Ｖ１）（図１のＶｏｕｔ＿１ｎ）を入力として、増幅率（１／Ａ）で増幅し、電圧（Ｖ２１）（＝Ｖ１×（１／Ａ））を生成する。ＡＭＰ３ｂは、Ｖ２１とＶ２２の差分を増幅率（Ｂ）で増幅し、出力電圧Ｖｏｕｔ＿Ｅ（＝Ｂ×（Ｖ２１−Ｖ２２））を生成する。
【００８０】
この構成の動作に関しては、図１９の場合とほぼ同様であり、相違点は、図１９ではＡＭＰ１の増幅率（Ａ）によってＶ１１とＶ１２の傾きの絶対値を一致させていたのを、図２０ではＡＭＰ４の増幅率（１／Ａ）によって一致させていることにある。したがって、本実施の形態１０による電圧発生回路を用いることで、実施の形態９の場合と同様に、回路の小規模化、低消費電力化、高精度化といった各種効果を備えた温度センサを実現できる。
【００８１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００８２】
例えば、図１２や図１５は、図８に基づく回路構成としたが、勿論、図９に基づく回路構成とすることも可能である。この場合、図９の電流源ＩＳ１，ＩＳ２を、図１２や図１５におけるＰＭＯＳトランジスタＭＰ１２，ＭＰ１３によるカレントミラー回路でなく、ＮＭＯＳトランジスタによるカレントミラー回路で構成すればよい。また、この場合、図１５におけるアンプ回路ＡＭＰ５の出力ノードは、図９におけるＰＭＯＳトランジスタＭＰ１のソースおよびＮＭＯＳトランジスタＭＮ１０のドレインに接続されることになる。さらに、これまでの各実施の形態では、図１や図６に基づいて基準電圧発生回路を構成したが、図４や図２１に基づいて構成することも可能である。
【産業上の利用可能性】
【００８３】
本実施の形態による電圧発生回路は、温度に依存しない固定電圧を生成する基準電圧発生回路に適用して特に有益な技術であり、これに限らず、温度センサ等を代表に温度変化に対して精度のよい電圧を発生する装置として広く適用可能である。
【符号の説明】
【００８４】
ＶＧＥＮ  電圧発生回路
ＭＮ，ＭＮＤ  ＮＭＯＳトランジスタ
ＩＳ  定電流源
ＶＣＣ，ＶＤＤ  電源電圧
ＧＮＤ  接地電源電圧
ＭＰ，ＭＰＤ  ＰＭＯＳトランジスタ
ＶＧ  ゲートバイアス電圧
ＶＲＥＦＧ  基準電圧発生回路
Ｒ  抵抗素子
ＡＭＰ  アンプ回路
ＴＳＥＮ  温度センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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