(57)【要約】【課題】フライングキャパシタ方式のマルチレベル電力変換装置において、系統擾乱時に要求される運転継続性を確保する。【解決手段】インバータ回路１０は、複数のフライングキャパシタＣ１−Ｃ４を含み、直流電源２から供給される直流電圧を交流電圧に変換する。フィルタ回路２０は、インバータ回路１０の出力電圧の波形を正弦波に近づける。過電流保護回路６０は、過電流が検出されたとき、駆動回路４０に複数のスイッチング素子Ｑ１−Ｑ２４をオフするためのブロック信号を供給する。複数のフライングキャパシタＣ１−Ｃ４のいずれかの電圧の異常、及び本電力変換装置１の出力電圧の急変動の少なくとも一方が発生しているとき、インバータ回路１０から直流電源２の正電圧、直流電源２の負電圧、及びゼロ電圧以外の電圧の出力が制限される。【選択図】図１
2020191725.tif 000002
【特許請求の範囲】
【請求項１】
直流電源から供給される直流電圧を交流電圧に変換するインバータ回路と、
前記インバータ回路の出力電圧の波形を正弦波に近づけるフィルタ回路と、
前記インバータ回路に含まれる複数のスイッチング素子を駆動する駆動回路と、
過電流が検出されたとき、前記駆動回路に前記複数のスイッチング素子をオフするためのブロック信号を供給する過電流保護回路と、を備え、
前記インバータ回路は、
複数のフライングキャパシタを含み、５レベル以上の電位をそれぞれ２点から出力可能なマルチレベル出力部と、
前記マルチレベル出力部の２点間に流れる電流の向きを制御する極性切替部と、を含み、
前記複数のフライングキャパシタのいずれかの電圧の異常、及び本電力変換装置の出力電圧の急変動の少なくとも一方が発生しているとき、前記インバータ回路から前記直流電源の正電圧、前記直流電源の負電圧、及びゼロ電圧以外の電圧の出力が制限されることを特徴とする電力変換装置。
【請求項２】
本電力変換装置の出力電流を目標電流に一致させるための制御信号を生成して、前記駆動回路に供給する制御部をさらに備え、
前記電力変換装置の交流側端子は電力系統に接続され、
前記過電流保護回路は、前記フィルタ回路に過電流が流れたとき、少なくとも、前記フィルタ回路に流れる電流の絶対値が前記目標電流の絶対値より小さい値になるまで、前記駆動回路にブロック信号を供給し続けることを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記過電流保護回路は、
前記フィルタ回路に流れる電流の値と、参照閾値とを比較するヒステリシスコンパレータと、
前記ヒステリシスコンパレータの出力値と、前記制御部から供給される制御信号を比較して、前記ヒステリシスコンパレータの出力値がローレベルのとき、前記ブロック信号としてローレベルを前記駆動回路に供給し、前記ヒステリシスコンパレータの出力値がハイレベルのとき前記制御部から供給される制御信号を前記駆動回路に供給する論理回路または選択回路と、を含み、
前記ヒステリシスコンパレータの不感帯の幅は、前記フィルタ回路に流れる電流の値が過電流を検出するための参照閾値に到達した後、少なくとも、前記フィルタ回路に流れる電流の絶対値が前記目標電流の絶対値より小さな値になることが確保される幅に設定されることを特徴とする請求項２に記載の電力変換装置。
【請求項４】
前記駆動回路に制御信号を供給する制御部をさらに備え、
前記電力変換装置の交流側端子は電力系統に接続され、
前記制御部は、前記複数のフライングキャパシタのいずれかの電圧が異常な期間、及び前記電力系統の瞬時電圧低下を検出してから所定の期間の少なくとも一方の期間である条件満足期間において、前記インバータ回路から前記直流電源の正電圧、前記直流電源の負電圧、及びゼロ電圧の３つの電圧により生成される交流電圧が出力されるように、前記駆動回路を制御することを特徴とする請求項１に記載の電力変換装置。
【請求項５】
前記制御部は、
本電力変換装置の出力電流と前記目標電流との偏差に基づくデューティ値と、搬送波の値を比較して、その比較結果に基づくＰＷＭ（Pulse Width Modulation)信号を出力する比較部と、
前記直流電源の正電圧、前記直流電源の負電圧、及びゼロ電圧の３つの電圧により生成される交流電圧を前記インバータ回路に出力させるためのＰＷＭ信号と、前記比較部から出力される擬似正弦波を前記インバータ回路に出力させるためのＰＷＭ信号のどちらかを選択して前記駆動回路に供給する選択部と、を含み、
前記選択部は、前記条件満足期間のとき前記３つの電圧により生成される交流電圧を出力させるためのＰＷＭ信号を選択し、前記条件満足期間以外のとき前記擬似正弦波を出力されせるためのＰＷＭ信号を選択する請求項４に記載の電力変換装置。
【請求項６】
前記制御部は、
本電力変換装置の出力電流と前記目標電流との偏差に基づく擬似正弦波を前記インバータに出力させるためのデューティ値と、前記直流電源の正電圧、前記直流電源の負電圧、及びゼロ電圧の３つの電圧により生成される交流電圧を前記インバータ回路に出力させるためのデューティ値のどちらかを選択する選択部と、
前記選択部により選択されたデューティ値と搬送波の値を比較して、その比較結果に基づくＰＷＭ信号を前記駆動回路に供給する比較部と、を含み、
前記選択部は、前記条件満足期間のとき前記３つの電圧により生成される交流電圧を出力させるためのデューティ値を選択し、前記条件満足期間以外のとき前記擬似正弦波を出力させるためのデューティ値を選択する請求項４に記載の電力変換装置。
【請求項７】
前記マルチレベル出力部は、
直列に接続される第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子の接続点と前記第３スイッチング素子と前記第４スイッチング素子の接続点との間に接続された第１フライングキャパシタを有する第１フライングキャパシタ回路と、
直列に接続される第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、前記第５スイッチング素子と前記第６スイッチング素子の接続点と前記第７スイッチング素子と前記第８スイッチング素子の接続点との間に接続された第２フライングキャパシタを有する第２フライングキャパシタ回路と、
直列に接続される第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、前記第９スイッチング素子と前記第１０スイッチング素子の接続点と前記第１１スイッチング素子と前記第１２スイッチング素子の接続点との間に接続された第３フライングキャパシタを有する第３フライングキャパシタ回路と、
直列に接続される第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、前記第１３スイッチング素子と前記第１４スイッチング素子の接続点と前記第１５スイッチング素子と前記第１６スイッチング素子の接続点との間に接続された第４フライングキャパシタを有する第４フライングキャパシタ回路と、を含み、
前記極性切替部は、
前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点との間に直列に接続される第１７スイッチング素子、第１８スイッチング素子、第１９スイッチング素子及び第２０スイッチング素子を有し、前記第１８スイッチング素子と前記第１９スイッチング素子との間の接続点が、電力系統に接続された交流経路の一端に接続される第１出力回路と、
前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点との間に直列に接続される第２１スイッチング素子、第２２スイッチング素子、第２３スイッチング素子及び第２４スイッチング素子を有し、前記第２２スイッチング素子と前記第２３スイッチング素子との間の接続点が、前記交流経路の他端に接続される第２出力回路と、を含み、
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、
前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、
前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と、前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が中間配線で接続されることを特徴とする請求項１から６のいずれか１項に記載の電力変換装置。
【請求項８】
前記マルチレベル出力部は、
直列に接続される第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子の接続点と前記第３スイッチング素子と前記第４スイッチング素子の接続点との間に接続された第１フライングキャパシタを有する第１フライングキャパシタ回路と、
直列に接続される第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、前記第５スイッチング素子と前記第６スイッチング素子の接続点と前記第７スイッチング素子と前記第８スイッチング素子の接続点との間に接続された第２フライングキャパシタを有する第２フライングキャパシタ回路と、
直列に接続される第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、前記第９スイッチング素子と前記第１０スイッチング素子の接続点と前記第１１スイッチング素子と前記第１２スイッチング素子の接続点との間に接続された第３フライングキャパシタを有する第３フライングキャパシタ回路と、
直列に接続される第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、前記第１３スイッチング素子と前記第１４スイッチング素子の接続点と前記第１５スイッチング素子と前記第１６スイッチング素子の接続点との間に接続された第４フライングキャパシタを有する第４フライングキャパシタ回路と、を含み、
前記極性切替部は、
前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点との間に直列に接続される第１７スイッチング素子、第１８スイッチング素子、第１９スイッチング素子及び第２０スイッチング素子を有し、前記第１８スイッチング素子と前記第１９スイッチング素子との間の接続点が、電力系統に接続された交流経路の一端に接続される第１出力回路と、
前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点との間に直列に接続される第２１スイッチング素子、第２２スイッチング素子、第２３スイッチング素子及び第２４スイッチング素子を有し、前記第２２スイッチング素子と前記第２３スイッチング素子との間の接続点が、前記交流経路の他端に接続される第２出力回路と、を含み、
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、
前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、
前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と、前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が中間配線で接続され、
前記制御部は、
本電力変換装置の出力電流と前記目標電流との偏差に基づくデューティ値と、第１搬送波の値を比較する第１比較部と、
前記第１比較部の比較結果を反転する第１反転部と、
前記デューティ値と、前記第１搬送波と半周期、位相がシフトされた第２搬送波の値を比較する第２比較部と、
前記第２比較部の比較結果を反転する第２反転部と、
を含み、
前記第１比較部の出力値は、前記第１スイッチング素子、前記第５スイッチング素子、前記第９スイッチング素子及び前記第１３スイッチング素子を駆動する第１駆動回路に供給され、
前記第１反転部の出力値は、前記第４スイッチング素子、前記第８スイッチング素子、前記第１２スイッチング素子及び前記第１６スイッチング素子を駆動する第２駆動回路に供給され、
前記第２比較部の出力値は、前記第２スイッチング素子、前記第６スイッチング素子、前記第１０スイッチング素子及び前記第１４スイッチング素子を駆動する第３駆動回路に供給され、
前記第２反転部の出力値は、前記第３スイッチング素子、前記第７スイッチング素子、前記第１１スイッチング素子及び前記第１５スイッチング素子を駆動する第４駆動回路に供給され、
前記制御部は、前記条件満足期間のとき、前記第１比較部及び前記第２比較部に入力される４つの入力値のいずれか１つの極性を反転させることを特徴とする請求項４に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電力を交流電力に変換する電力変換装置に関する。
【背景技術】
【０００２】
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。マルチレベル電力変換装置は、スイッチング素子の印加電圧を小さくすることができるため、スイッチング損失が削減され、高効率な電力変換を実現できる。マルチレベル電力変換器の代表的な実現方式として、フライングキャパシタ方式がある（例えば特許文献１参照）。
【０００３】
パワーコンディショナのインバータに用いられるスイッチング素子として、６００Ｖ耐圧、３００Ｖ耐圧、１５０Ｖ耐圧のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)が多く使用されている。一般的に耐圧がスイッチング素子の低い方が、導通損失やスイッチング損失が低くなり、サイズも小さくできる。
【０００４】
耐圧が低いスイッチング素子を使用する場合、耐圧オーバーによる素子破壊を防止するために保護機能を設ける必要がある。フライングキャパシタ方式のマルチレベル電力変換装置では、フライングキャパシタに印加される電圧を計測・監視することにより、スイッチング素子の耐圧保護を行うことが一般的である。フライングキャパシタに過電圧もしくは不足電圧が発生すると、スイッチング素子に耐圧オーバーが発生していると判定し、インバータを停止させる。
【０００５】
日本では、太陽光発電設備等の分散型電源に使用されるパワーコンディショナが、一般財団法人電気安全環境研究所（ＪＥＴ:Japan Electrical Safety & Enviroment Technology Laboratories)の認証を受けるには、系統連系規程に定められたＦＲＴ（Fault Ride Through）要件を満たす必要がある。ＦＲＴ要件は、電力系統の瞬時電圧低下等の系統擾乱時における運転継続性について規定する。ＦＲＴ要件（２０１７年４月改定）では、残電圧が２０％以上の電圧低下に対して０．３秒間の運転継続が要求される。残電圧が２０％未満の電圧低下に対しては０．３秒間の運転継続を原則としつつ、インバータのゲートブロックによる対応が許容されている。電圧復帰後は、残電圧が２０％以上の場合は復帰後０．１秒以内に、残電圧が２０％未満の場合は復帰後１．０秒以内に、電圧低下前の出力の８０％以上の出力に復帰することが要求される。
【０００６】
瞬時電圧低下が発生すると過電流が発生しやすくなる。その対策として分散型電源に使用されるパワーコンディショナでは、パルス・バイ・パルス方式の過電流保護回路が設けられることが多い。この過電流保護回路は過電流を検出すると、インバータを構成する全てのスイッチング素子に入力されているゲート信号をブロックすることにより電流を抑制する。この過電流保護は、インバータの動作を停止させるものではないため、ＦＲＴ要件に規定される運転継続性を満たすことができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１５／０３０１５２号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
フライングキャパシタ方式のマルチレベル電力変換装置では、瞬時電圧低下の発生時において、上記の過電流保護回路によりインバータの動作を停止させずに過電流を抑制しても、フライングキャパシタの過電圧によりインバータの動作が停止する可能性がある。例えば、フライングキャパシタの放電のタイミングで過電流保護機能がオン（ゲートブロック）、フライングキャパシタの充電のタイミングで過電流保護機能がオフとなるタイミングで過電流保護回路が動作すると、放電量に対して充電量が多くなり、過電圧（過充電）が発生する。また反対のタイミングで過電流保護回路が動作すると、放電量に対して充電量が少なくなり、不足電圧（過放電）が発生する。
【０００９】
本開示はこうした状況に鑑みなされたものであり、その目的は、フライングキャパシタ方式のマルチレベル電力変換装置において、系統擾乱時に要求される運転継続性を確保する技術を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本開示のある態様の電力変換装置は、直流電源から供給される直流電圧を交流電圧に変換するインバータ回路と、前記インバータ回路の出力電圧の波形を正弦波に近づけるフィルタ回路と、前記インバータ回路に含まれる複数のスイッチング素子を駆動する駆動回路と、過電流が検出されたとき、前記駆動回路に前記複数のスイッチング素子をオフするためのブロック信号を供給する過電流保護回路と、を備える。前記インバータ回路は、複数のフライングキャパシタを含み、５レベル以上の電位をそれぞれ２点から出力可能なマルチレベル出力部と、前記マルチレベル出力部の２点間に流れる電流の向きを制御する極性切替部と、を含む。前記複数のフライングキャパシタのいずれかの電圧の異常、及び本電力変換装置の出力電圧の急変動の少なくとも一方が発生しているとき、前記インバータ回路から前記直流電源の正電圧、前記直流電源の負電圧、及びゼロ電圧以外の電圧の出力が制限される。
【発明の効果】
【００１１】
本開示によれば、フライングキャパシタ方式のマルチレベル電力変換装置において、系統擾乱時に要求される運転継続性を確保することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係る電力変換装置の構成を説明するための図である。
【図２】５レベル（＋Ｅ、＋１／２Ｅ、０、−１／２Ｅ、−Ｅ）の電圧で生成される擬似正弦波を示す図である。
【図３】図１の電力変換装置における第１スイッチング素子−第２４スイッチング素子のスイッチングパターンをまとめた図である。
【図４】図４（ａ）−（ｄ）は、図３に示すスイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。
【図５】図５（ａ）−（ｄ）は、図３に示すスイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。
【図６】制御部、駆動回路及び過電流保護回路の構成例１を示す図である。
【図７】ヒステリシスコンパレータの参照閾値を説明するための図である。
【図８】構成例１を使用した電力変換装置のＦＲＴ要件の第１の模擬試験により得られた波形を示す図である。
【図９】構成例１を使用した電力変換装置のＦＲＴ要件の第２の模擬試験により得られた波形を示す図である。
【図１０】制御部、駆動回路及び過電流保護回路の構成例２を示す図である。
【図１１】３レベル（＋Ｅ、０、−Ｅ）の電圧で生成される交流波を示す図である。
【図１２】制御部、駆動回路及び過電流保護回路の構成例３を示す図である。
【図１３】制御部、駆動回路及び過電流保護回路の構成例４を示す図である。
【発明を実施するための形態】
【００１３】
図１は、実施の形態に係る電力変換装置１の構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統（以下、単に系統３という）に出力する。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力を制御可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１との間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されていてもよい。
【００１４】
電力変換装置１は、インバータ回路１０、フィルタ回路２０、制御部３０、駆動回路４０、及び過電流保護回路６０を備える。インバータ回路１０は、直流電源２から供給される直流電圧を交流電圧に変換する。インバータ回路１０は、直流電源２から供給される直流電圧をもとに、マルチレベル（本実施の形態では５レベル）の電圧を有する疑似正弦波を生成することができる。インバータ回路１０は、複数のフライングキャパシタ回路を含み、５レベル以上の電位を出力可能なマルチレベル出力部と、マルチレベル出力部の２点間に流れる電流の向きを制御する極性切替部を有する。図１に示す例では、マルチレベル出力部は、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４を含む。極性切替部は、第１出力回路１５及び第２出力回路１６を含む。
【００１５】
第１フライングキャパシタ回路１１及び第２フライングキャパシタ回路１２は直流電源２の両端間に直列に接続される。第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４は直流電源２の両端間に直列に接続される。第１フライングキャパシタ回路１１と第２フライングキャパシタ回路１２との接続点と、第３フライングキャパシタ回路１３と第４フライングキャパシタ回路１４との接続点との間が中間配線で接続される。
【００１６】
第１フライングキャパシタ回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４及び第１フライングキャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は直列に接続され、直流電源２の正側バスと中間配線の間に接続される。第１フライングキャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続され、第１スイッチング素子Ｑ１−第４スイッチング素子Ｑ４により充放電される。
【００１７】
第２フライングキャパシタ回路１２は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８及び第２フライングキャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８は直列に接続され、中間配線と、直流電源２の負側バスの間に接続される。第２フライングキャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８との接続点との間に接続され、第５スイッチング素子Ｑ５−第８スイッチング素子Ｑ８により充放電される。
【００１８】
第３フライングキャパシタ回路１３は、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２及び第３フライングキャパシタＣ３を含む。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２は直列に接続され、直流電源２の正側バスと中間配線の間に接続される。第３フライングキャパシタＣ３は、第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点と、第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点との間に接続され、第９スイッチング素子Ｑ９−第１２スイッチング素子Ｑ１２により充放電される。
【００１９】
第４フライングキャパシタ回路１４は、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６及び第４フライングキャパシタＣ４を含む。第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６は直列に接続され、中間配線と直流電源２の負側バスの間に接続される。第４フライングキャパシタＣ４は、第１３スイッチング素子Ｑ１３と第１４スイッチング素子Ｑ１４との接続点と、第１５スイッチング素子Ｑ１５と第１６スイッチング素子Ｑ１６との接続点との間に接続され、第１３スイッチング素子Ｑ１３−第１６スイッチング素子Ｑ１６により充放電される。
【００２０】
第１出力回路１５は、第１フライングキャパシタ回路１１の中点（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の中点（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。第１出力回路１５は、直列に接続された第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０を含む。第１出力回路１５の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９との接続点）は、フィルタ回路２０を介して、系統３に接続された交流経路の一端に接続される。
【００２１】
第２出力回路１６は、第３フライングキャパシタ回路１３の中点（具体的には、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１との接続点）と、第４フライングキャパシタ回路１４の中点（具体的には、第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点）との間に接続される。第２出力回路１６は、直列に接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４を含む。第２出力回路１６の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３との接続点）は、フィルタ回路２０を介して上記交流経路の他端に接続される。
【００２２】
直流電源２の正側バスと負側バスの間に、第１分割コンデンサＣ５及び第２分割コンデンサＣ６が直列に接続される。具体的には、正側バスと中間配線の間に第１分割コンデンサＣ５が接続され、中間配線と負側バスの間に第２分割コンデンサＣ６が接続される。第１分割コンデンサＣ５及び第２分割コンデンサＣ６は、直流電源２の電圧Ｅを１／２に分圧する作用、インバータ回路１０内で発生するサージ電圧を抑制するためのスナバコンデンサとしての作用を有する。
【００２３】
第１フライングキャパシタ回路１１の中点からは、第１スイッチング素子Ｑ１の上側端子に印加されるＥ［Ｖ］と、第４スイッチング素子Ｑ４の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第１フライングキャパシタＣ１は１／４Ｅ［Ｖ］の電圧になるように初期充電（プリチャージ）され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路１１からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。
【００２４】
第２フライングキャパシタ回路１２の中点からは、第５スイッチング素子Ｑ５の上側端子に印加される１／２Ｅ［Ｖ］と、第８スイッチング素子Ｑ８の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第２フライングキャパシタＣ２は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路１２からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
【００２５】
第３フライングキャパシタ回路１３の中点からは、第９スイッチング素子Ｑ９の上側端子に印加されるＥ［Ｖ］と、第１２スイッチング素子Ｑ１２の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第３フライングキャパシタＣ３は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第３フライングキャパシタ回路１３からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。
【００２６】
第４フライングキャパシタ回路１４の中点からは、第１３スイッチング素子Ｑ１３の上側端子に印加される１／２Ｅ［Ｖ］と、第１６スイッチング素子Ｑ１６の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第４フライングキャパシタＣ４は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第４フライングキャパシタ回路１４からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
【００２７】
上記の第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にはそれぞれ、第１ダイオードＤ１−第２４ダイオードＤ２４が逆並列に形成／接続される。以下、本実施の形態では第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４に、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴを使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、ソースからドレイン方向に寄生ダイオードが形成される。
【００２８】
なお、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを使用してもよい。その場合、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４に寄生ダイオードは形成されず、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にそれぞれ外付けダイオードが逆並列に接続される。
【００２９】
第１出力回路１５の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９との接続点）と、第２出力回路１６の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３との接続点）から、マルチレベルの電圧（本実施の形態では５レベルの電圧）がフィルタ回路２０に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第１出力回路１５の中点からＵ相の電力を出力し、第２出力回路１６の中点からＷ相の電力を出力する。
【００３０】
フィルタ回路２０は、第１リアクトルＬ１、第２リアクトルＬ２及び第３出力コンデンサＣ９を含み、第１出力回路１５及び第２出力回路１６から出力される電圧及び電流の高調波成分を減衰させて、系統３の正弦波と同期した正弦波に近づける。
【００３１】
バス電圧計測部５０は、直流電源２と電力変換装置１間の直流バスの電圧を計測して制御部３０に出力する。第１電圧計測部５１は、第１フライングキャパシタＣ１の電圧を計測して制御部３０に出力する。第２電圧計測部５２は、第２フライングキャパシタＣ２の電圧を計測して制御部３０に出力する。第３電圧計測部５３は、第３フライングキャパシタＣ３の電圧を計測して制御部３０に出力する。第４電圧計測部５４は、第４フライングキャパシタＣ４の電圧を計測して制御部３０に出力する。第１中間電圧計測部５５は、正側バスと中間配線間の電圧を計測して制御部３０に出力する。第２中間電圧計測部５６は、中間配線と負側バス間の電圧を計測して制御部３０に出力する。なお第１中間電圧計測部５５及び第２中間電圧計測部５６の一方は省略可能である。省略した箇所の中間電圧は、バス電圧から、他方の中間電圧を減算することにより求めることができる。
【００３２】
リアクトル電流計測部５７は、第１リアクトルＬ１に流れる電流ＩＬを計測して制御部３０及び過電流保護回路６０に出力する。出力電圧計測部５８は、電力変換装置１の出力電圧Ｖｏｕｔを計測して制御部３０に出力する。出力電流計測部５９は、電力変換装置１の出力電流Ｉｏｕｔを計測して制御部３０に出力する。各電圧計測部は、例えば抵抗分圧回路と差動アンプで構成することができる。各電流計測部は、例えばＣＴセンサで構成することができる。
【００３３】
制御部３０は、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のオン／オフを制御するための制御信号を駆動回路４０に供給する。本実施の形態では制御信号としてＰＷＭ信号を使用する。駆動回路４０は、制御部３０から供給されるＰＷＭ信号をもとに第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４を駆動する。
【００３４】
制御部３０は、駆動回路４０にＰＷＭ信号を供給することにより、インバータ回路１０に、直流電源２から供給される直流電力を交流電力に変換させる。また制御部３０は、駆動回路４０にＰＷＭ信号を供給することにより、インバータ回路１０に、系統３から供給される交流電力を直流電力に変換させる。制御部３０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、ＡＳＩＣ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
【００３５】
過電流保護回路６０は、電力変換装置１において過電流が検出されたとき、駆動回路４０に、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４をオフするためのゲートブロック信号を供給する。過電流保護回路６０はパルス・バイ・パルス方式で動作し、制御部３０を介さずに直接、駆動回路４０を制御する（ハードウェア制御）。制御部３０、駆動回路４０及び過電流保護回路６０の具体的な構成例は後述する。
【００３６】
図２は、５レベル（＋Ｅ、＋１／２Ｅ、０、−１／２Ｅ、−Ｅ）の電圧で生成される擬似正弦波を示す図である。区間（１）では＋１／２Ｅと０を交互に出力し、区間（２）では＋Ｅと＋１／２Ｅを交互に出力し、区間（３）では＋１／２Ｅと０を交互に出力し、区間（４）では０と−１／２Ｅを交互に出力し、区間（５）では−１／２Ｅと−Ｅを交互に出力し、区間（６）では０と−１／２Ｅを交互に出力する。これにより、１周期の疑似正弦波が生成される。インバータ回路１０の出力電圧Ｖｉｎｖ（疑似正弦波）が高品位に生成されると、フィルタ回路２０を通過後の出力電流Ｉｏｕｔは滑らかな正弦波になる。
【００３７】
図３は、図１の電力変換装置１における第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のスイッチングパターンをまとめた図である。
【００３８】
図３に示すスイッチングパターンでは、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６のグループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３のグループが相補関係となる。第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５のグループと、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４のグループが相補関係となる。
【００３９】
また、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６のグループと、第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５のグループが半周期（１８０°）の位相差を持つ関係となる。第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４のグループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３のグループが半周期の位相差を持つ関係となる。
【００４０】
また、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。日本では、基本波は５０Ｈｚ／６０Ｈｚの正弦波である。
【００４１】
図４（ａ）−（ｄ）は、図３に示すスイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。図５（ａ）−（ｄ）は、図３に示すスイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。なお、図面の簡略化のためＭＯＳＦＥＴを単純なスイッチ記号で描いている。
【００４２】
図４（ａ）に示すように、インバータ回路１０から＋０を出力する場合、制御部３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【００４３】
図４（ｂ）に示すように、直流電源２から第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４を充電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【００４４】
図４（ｃ）に示すように、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４から系統３に放電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御部３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【００４５】
制御部３０は、図４（ｂ）に示すスイッチングパターンと、図４（ｃ）に示すスイッチングパターンを交互に繰り返すことにより、インバータ回路１０から＋１／２Ｅを出力させることができる。
【００４６】
図４（ｄ）に示すように、インバータ回路１０から＋Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【００４７】
図５（ａ）に示すように、インバータ回路１０から−０を出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【００４８】
図５（ｂ）に示すように、直流電源２から第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３を充電しつつ、インバータ回路１０から−１／２Ｅを出力する場合、制御部３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【００４９】
図５（ｃ）に示すように、第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３から系統３に放電しつつ、インバータ回路１０から−１／２Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【００５０】
制御部３０は、図５（ｂ）に示すスイッチングパターンと、図５（ｃ）に示すスイッチングパターンを交互に繰り返すことにより、インバータ回路１０から−１／２Ｅを出力させることができる。
【００５１】
図５（ｄ）に示すように、インバータ回路１０から−Ｅを出力する場合、制御部３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【００５２】
前述のように第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４には、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴを使用している。以下、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４の保護機能について説明する。本実施の形態では、マルチレベル出力部を構成する第１スイッチング素子Ｑ１−第１６スイッチング素子Ｑ１６の保護機能について注目する。
【００５３】
第１フライングキャパシタＣ１の両端の内側に接続されている第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３は相補関係にある。そのため、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３のどちらかに、デッドタイムを除き、常に第１フライングキャパシタＣ１の電圧が印加される。制御部３０は、第１フライングキャパシタＣ１の計測電圧が設定閾値（例えば、（１５０Ｖ−マージン電圧））を超えると、第２スイッチング素子Ｑ２または第３スイッチング素子Ｑ３を保護するため、インバータ回路１０の動作を停止させる。
【００５４】
また、第１フライングキャパシタＣ１の両端の外側に接続されている第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４は相補関係にある。そのため、第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４の一方に、デッドタイムを除き、常に、正側バスと中間配線間の電圧から第１フライングキャパシタＣ１の電圧を引いた差分電圧が印加される。制御部３０は、当該差分電圧が設定閾値（例えば、（１５０Ｖ−マージン電圧））を超えると、第１スイッチング素子Ｑ１または第４スイッチング素子Ｑ４を保護するため、インバータ回路１０の動作を停止させる。
【００５５】
インバータ回路１０の停止は、電力変換装置１と系統３間に設けられる解列リレー（不図示）をオープンすることにより行われる。これにより、電力変換装置１に電流が流れなくなる。
【００５６】
図６は、制御部３０、駆動回路４０及び過電流保護回路６０の構成例１を示す図である。駆動回路４０は、第１駆動回路４１、第２駆動回路４２、第３駆動回路４３及び第４駆動回路４４を含む。第１駆動回路４１はＰＷＭ１信号をもとに、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２及び第１６スイッチング素子Ｑ１６をオン／オフする。第２駆動回路４２はＰＷＭ２信号をもとに、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９及び第１３スイッチング素子Ｑ１３をオン／オフする。第３駆動回路４３はＰＷＭ３信号をもとに、第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１及び第１５スイッチング素子Ｑ１５をオン／オフする。第４駆動回路４４はＰＷＭ４信号をもとに、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０及び第１４スイッチング素子Ｑ１４をオン／オフする。
【００５７】
構成例１では制御部３０は、デューティ値生成部３５、第１コンパレータ３１、第２コンパレータ３２、第１否定回路３３及び第２否定回路３４を含む。デューティ値生成部３５は、出力電流計測部５９により計測された電流値と目標電流値との偏差を算出する。デューティ値生成部３５は算出した偏差をもとに、ＰＩ補償またはＰ補償により、電流指令値を生成する。計測された電流値が目標電流値より小さい場合、デューティ値を上げる制御となり、計測された電流値が目標電流値より大きい場合、デューティ値を下げる制御となる。なお制御対象の電流値として、出力電流計測部５９により計測された電流値ではなく、リアクトル電流計測部５７により計測された電流値を使用してもよい。デューティ値生成部３５により生成されたデューティ値は、第１コンパレータ３１と第２コンパレータ３２の第１入力端子にそれぞれ入力される。
【００５８】
第１コンパレータ３１の第２入力端子には第１搬送波の値が入力される。本実施の形態では搬送波として三角波を使用する。第２コンパレータ３２の第２入力端子には、第１搬送波と半周期（１８０°）、位相がシフトされた第２搬送波の値が入力される。
【００５９】
第１コンパレータ３１は、デューティ値生成部３５から入力されるデューティ値と第１搬送波の値を比較し、その比較結果をＰＷＭ１信号として出力する。第１否定回路（ＮＯＴ回路）３３は、ＰＷＭ１信号を反転させて、ＰＷＭ１信号と逆位相のＰＷＭ２信号を出力する。なお本明細書では、説明を単純化するためデッドバンドについては無視して考える。
【００６０】
第２コンパレータ３２は、デューティ値生成部３５から入力されるデューティ値と第２搬送波の値を比較し、その比較結果をＰＷＭ３信号として出力する。第２否定回路３４は、ＰＷＭ３信号を反転させて、ＰＷＭ３信号と逆位相のＰＷＭ４信号を出力する。
【００６１】
過電流保護回路６０は、正の過電流を検出するための正側のヒステリシスコンパレータ、負の過電流を検出するための負側のヒステリシスコンパレータ、第１論理積回路６３、第２論理積回路６４、第３論理積回路６５及び第４論理積回路６６を含む。
【００６２】
正側のヒステリシスコンパレータは、第１オペアンプ６１、第１抵抗Ｒ１、第２抵抗Ｒ２及び第３抵抗Ｒ３を含む。第１オペアンプ６１の反転入力端子には、リアクトル電流計測部５７により計測された、第１リアクトルＬ１に流れる電流を示す値が入力される。第１オペアンプ６１の非反転入力端子には参照閾値が入力される。当該参照閾値は、基準電圧Ｖｒｅｆを第１抵抗Ｒ１と第２抵抗Ｒ２で分圧することにより生成される。第１オペアンプ６１の出力端子と非反転入力端子の間が、第３抵抗Ｒ３が挿入された正帰還経路で接続される。
【００６３】
第１オペアンプ６１の出力端子と非反転入力端子の間が、第３抵抗Ｒ３を介した正帰還経路で接続されない場合、通常のコンパレータとなる。その場合、当該コンパレータは、第１リアクトルＬ１に流れる電流を示す値Ｖｉｎが参照閾値より低いときハイレベルを出力し、参照閾値より高いときローレベルを出力する。コンパレータの出力がローレベルの場合、第１リアクトルＬ１に正方向の過電流が流れていることを示していることになる。
【００６４】
図７は、ヒステリシスコンパレータの参照閾値を説明するための図である。ヒステリシスコンパレータは、一定の電圧範囲（以下、不感帯という）で出力が反転しないコンパレータである。不感帯の上限電圧が上側参照閾値Ｖｔｈ１となり、下限電圧が下側参照閾値Ｖｔｈ２となる。ヒステリシスコンパレータがハイレベルを出力しているとき、参照閾値が上側参照閾値Ｖｔｈ１となり、ローレベルを出力しているとき、参照閾値が下側参照閾値Ｖｔｈ２となる。不感帯の幅は、基準電圧Ｖｒｅｆの値、第１抵抗Ｒ１の値、第２抵抗Ｒ２の値、及び第３抵抗Ｒ３の値により調整することができる。第３抵抗Ｒ３の値を小さく設定するほど、不感帯の幅を広くすることができる。ヒステリシスコンパレータを使用することにより、過電流を検出するための参照閾値付近で、チャタリングすることを防止することができる。
【００６５】
図６に示す正側のヒステリシスコンパレータがハイレベルを出力している状態において、第１リアクトルＬ１に流れる電流を示す値Ｖｉｎが上側参照閾値Ｖｔｈ１を上回ると、当該ヒステリシスコンパレータは出力をローレベルに反転させる。正側のヒステリシスコンパレータでは、上側参照閾値Ｖｔｈ１が正方向に流れる過電流を検出するための閾値となる。正側のヒステリシスコンパレータがローレベルを出力している状態において、第１リアクトルＬ１に流れる電流を示す値Ｖｉｎが下側参照閾値Ｖｔｈ２を下回ると、正側のヒステリシスコンパレータは出力をハイレベルに反転させる。
【００６６】
負側のヒステリシスコンパレータは、第２オペアンプ６２、第４抵抗Ｒ４、第５抵抗Ｒ５及び第６抵抗Ｒ６を含む。第２オペアンプ６２の非反転入力端子には、リアクトル電流計測部５７により計測された、第１リアクトルＬ１に流れる電流を示す値が入力される。第２オペアンプ６２の非反転入力端子には参照閾値が入力される。当該参照閾値は、基準電圧Ｖｒｅｆを第４抵抗Ｒ４と第５抵抗Ｒ５で分圧することにより生成される。第２オペアンプ６２の出力端子と非反転入力端子の間が、第６抵抗Ｒ６が挿入された正帰還経路で接続される。
【００６７】
負側のヒステリシスコンパレータがハイレベルを出力している状態において、第１リアクトルＬ１に流れる電流を示す値Ｖｉｎが下側参照閾値Ｖｔｈ２を下回ると、当該ヒステリシスコンパレータは出力をローレベルに反転させる。負側のヒステリシスコンパレータでは、下側参照閾値Ｖｔｈ２が負方向に流れる過電流を検出するための閾値となる。負側のヒステリシスコンパレータがローレベルを出力している状態において、第１リアクトルＬ１に流れる電流を示す値Ｖｉｎが上側参照閾値Ｖｔｈ１を上回ると、正側のヒステリシスコンパレータは出力をハイレベルに反転させる。
【００６８】
正側のヒステリシスコンパレータの出力端子と負側のヒステリシスコンパレータの出力端子は結合される。結合された出力端子は、第７抵抗を介して電源電圧Ｖｄｄ（ハイレベル）にプルアップされている。当該出力端子のレベルは、正方向に過電流が流れているとき（正側のヒステリシスコンパレータの出力がローレベル）、または負方向に過電流が流れているとき（負側のヒステリシスコンパレータの出力がローレベル）のとき、ローレベルとなり、それ以外のときハイレベルとなる。即ち、当該出力端子のレベル（以下、ヒステリシスコンパレータの出力レベルという）が、ハイレベルのとき第１リアクトルＬ１に流れる電流が正常であることを示し、ローレベルのとき第１リアクトルＬ１に流れる電流が異常であることを示す。
【００６９】
第１論理積回路（ＡＮＤ回路）６３の第１入力端子にＰＷＭ１信号が入力され、第２入力端子にヒステリシスコンパレータの出力レベルが入力される。第１論理積回路６３は、ヒステリシスコンパレータの出力レベルがハイレベルのときＰＷＭ１信号をそのまま第１駆動回路４１に出力し、ヒステリシスコンパレータの出力レベルがローレベルのときローレベル（オフ信号）を第１駆動回路４１に出力する。
【００７０】
第２論理積回路６４の第１入力端子にＰＷＭ２信号が入力され、第２入力端子にヒステリシスコンパレータの出力レベルが入力される。第２論理積回路６４は、ヒステリシスコンパレータの出力レベルがハイレベルのときＰＷＭ２信号をそのまま第２駆動回路４２に出力し、ヒステリシスコンパレータの出力レベルがローレベルのときローレベル（オフ信号）を第２駆動回路４２に出力する。
【００７１】
第３論理積回路６５の第１入力端子にＰＷＭ３信号が入力され、第２入力端子にヒステリシスコンパレータの出力レベルが入力される。第３論理積回路６５は、ヒステリシスコンパレータの出力レベルがハイレベルのときＰＷＭ３信号をそのまま第３駆動回路４３に出力し、ヒステリシスコンパレータの出力レベルがローレベルのときローレベル（オフ信号）を第３駆動回路４３に出力する。
【００７２】
第４論理積回路６６の第１入力端子にＰＷＭ４信号が入力され、第２入力端子にヒステリシスコンパレータの出力レベルが入力される。第４論理積回路６６は、ヒステリシスコンパレータの出力レベルがハイレベルのときＰＷＭ４信号をそのまま第４駆動回路４４に出力し、ヒステリシスコンパレータの出力レベルがローレベルのときローレベル（オフ信号）を第４駆動回路４４に出力する。
【００７３】
なお図６では、第１７スイッチング素子Ｑ１７−第２４スイッチング素子Ｑ２４を駆動する駆動回路が省略されているが、当該駆動回路にも、ヒステリシスコンパレータの出力レベルがローレベルのときローレベル（オフ信号）が入力される。
【００７４】
以上に示した構成例１では、第１リアクトルＬ１に過電流が流れたとき、ヒステリシスコンパレータの出力レベルがローレベルとなり、駆動回路４０は、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のゲート端子にオフ信号を出力することになる。これにより、電力変換装置１が系統３との電気的な接続を維持したまま、ゲートブロック状態にすることができる。
【００７５】
図８は、構成例１を使用した電力変換装置１のＦＲＴ要件の第１の模擬試験により得られた波形を示す図である。図８に示す波形は、模擬試験により得られた実際の波形を模式的な波形に書き換えた図である。インバータ回路１０は、５レベルの出力電圧Ｖｉｎｖとして、＋Ｅと＋１／２Ｅを交互に出力している。インバータ回路１０が＋１／２Ｅを出力する際、フライングキャパシタＣ１−Ｃ４は充電と放電を１：１の比率で交互に繰り返しており、フライングキャパシタＣ１−Ｃ４の電圧Ｖｆｃは、一定の範囲で周期的に変動している。
【００７６】
系統３の撹乱により系統電圧Ｖａｃが低下すると、インダクタ電流ＩＬが上昇する。インダクタ電流ＩＬの値が上側参照閾値Ｖｔｈ１を上回ると、過電流保護回路６０がオンし、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４がオフする。この状態では、第１８ダイオードＤ１８、第１７ダイオードＤ１７、第２ダイオードＤ２、第１ダイオードＤ１、直流電源２、第１６ダイオードＤ１６、第１５ダイオードＤ１５、第２４ダイオードＤ２４、第２３ダイオードＤ２３の経路で導通し、インバータ回路１０から−Ｅが出力される。過電流保護回路６０がオンしている期間、インダクタ電流ＩＬは低下する。インバータ回路１０から−Ｅが出力される期間は、電流がフライングキャパシタＣ１−Ｃ４を通らず、フライングキャパシタＣ１−Ｃ４は充電も放電もしない。インダクタ電流ＩＬの値が下側参照閾値Ｖｔｈ２を下回ると、過電流保護回路６０がオフし、通常の５レベル出力制御に戻る。
【００７７】
図８に示す試験結果では、フライングキャパシタＣ１−Ｃ４の放電のタイミングで過電流保護回路６０がオンし、フライングキャパシタＣ１−Ｃ４の充電のタイミングで過電流保護回路６０がオフするタイミングが繰り返されている。これにより、フライングキャパシタＣ１−Ｃ４の放電時間が短くなり、充電量が放電量に対して多くなり、フライングキャパシタＣ１−Ｃ４の電圧Ｖｆｃが上昇する。当該試験では、その後、フライングキャパシタＣ１−Ｃ４の電圧Ｖｆｃが過電圧閾値に到達し、インバータ回路１０の動作が停止した。ＦＲＴ要件を満たすには、系統３の撹乱時にフライングキャパシタＣ１−Ｃ４の過電圧または不足電圧によってインバータ回路１０の動作が停止しないことが必要である。
【００７８】
系統３の撹乱時にインバータ回路１０の動作を停止させないための第１の対策として、ヒステリシスコンパレータの不感帯の幅を広げる。具体的には正側のヒステリシスコンパレータの下側参照閾値Ｖｔｈ２を一般的な閾値に対して所定値以上低く設定し、負側のヒステリシスコンパレータの上側参照閾値Ｖｔｈ１を一般的な閾値に対して所定値以上高く設定する。例えば、図８に示した模擬試験に用いた正側のヒステリシスコンパレータでは、上側参照閾値Ｖｔｈ１を５０−６０Ａの間の電流に対応する値に設定し、下側参照閾値Ｖｔｈ２を４０−５０Ａの間の電流に対応する値に設定している。第１の対策では、下側参照閾値Ｖｔｈ２を１０Ａ付近の電流に対応する値に設定する。
【００７９】
図９は、構成例１を使用した電力変換装置１のＦＲＴ要件の第２の模擬試験により得られた波形を示す図である。第２の模擬試験は、第１の対策が施された後に実施された試験である。系統３の撹乱により系統電圧Ｖａｃが低下すると、インダクタ電流ＩＬが上昇する。インダクタ電流ＩＬの値が上側参照閾値Ｖｔｈ１を上回ると、過電流保護回路６０がオンし、前述のようにインバータ回路１０から−Ｅが出力される。過電流保護回路６０がオンしている期間、インダクタ電流ＩＬは低下する。
【００８０】
図９の例では、インダクタ電流ＩＬの値が、目標電流値より小さい値まで低下している。すなわち、正側のヒステリシスコンパレータの不感帯が、インダクタ電流ＩＬの値が、目標電流値より小さい値まで低下することが確保される幅に設定されている。これにより、過電流保護回路６０は、少なくとも、インダクタ電流ＩＬの値が、目標電流値より小さくなるため、第１駆動回路４１−第４駆動回路４４にオフ信号を供給し続けることになる。
【００８１】
第２の模擬試験では下側参照閾値Ｖｔｈ２が低く設定されているため、インダクタ電流ＩＬの値が目標電流値より小さい値まで低下する。インダクタ電流ＩＬの値が下側参照閾値Ｖｔｈ２を下回ると、過電流保護回路６０がオフし、通常の５レベル出力制御に戻る。通常の５レベル出力制御に戻った直後の＋１／２Ｅを出力する区間では、電流の値が小さくなっているため、フライングキャパシタＣ１−Ｃ４の充電量もしくは放電量は小さくなる。また電流の値が小さくなっているため、計測される電流値と目標電流値との偏差が大きくなっている。したがってフィードバック制御が働き出すと、制御部３０は偏差を０に近づけるために、インバータ回路１０に＋Ｅを出力させるように制御する。
【００８２】
反対に、過電流保護回路６０により負方向の過電流が流れた場合、インダクタ電流ＩＬの値が下側参照閾値Ｖｔｈ２を下回ると、過電流保護回路６０がオンし、インバータ回路１０から＋Ｅが出力される。過電流保護回路６０がオンしている期間、インダクタ電流ＩＬは上昇する。インダクタ電流ＩＬの値が上側参照閾値Ｖｔｈ１を上回ると、過電流保護回路６０がオフし、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４は通常の５レベル出力制御に戻る。フィードバック制御が働き出すと、制御部３０は偏差を０に近づけるために、インバータ回路１０に−Ｅを出力させるように制御する。
【００８３】
図４（ａ）、図５（ａ）に示したようにインバータ回路１０が＋Ｅまたは−Ｅを出力するスイッチングパターンでは、フライングキャパシタＣ１−Ｃ４を電流が通過せず、フライングキャパシタＣ１−Ｃ４は充電も放電もしない。図９に示すように第２の模擬試験では、系統３の撹乱により過電流が流れても、フライングキャパシタＣ１−Ｃ４の電圧Ｖｆｃは上昇せず安定している。したがって、フライングキャパシタＣ１−Ｃ４のいずれかの電圧Ｖｆｃが上昇して過電圧閾値に到達することにより、インバータ回路１０の動作が停止することを回避することができる。
【００８４】
図１０は、制御部３０、駆動回路４０及び過電流保護回路６０の構成例２を示す図である。構成例２は、系統３の撹乱時にインバータ回路１０の動作が停止することを回避するための第２の対策を実現するための構成である。以下に説明する第２−４の対策では、ヒステリシスコンパレータの不感帯は通常の幅に設定されている。なお、第２−４の対策でも、第１の対策で説明したように通常より広い幅の不感帯を設定してもよい。
【００８５】
構成例２では図６に示した構成例１と比較し、制御部３０が、マルチプレクサ３６、フラグ生成部３７及び３レベルパターン信号出力部３８をさらに含む。３レベルパターン信号出力部３８は、インバータ回路１０に、＋Ｅ、０、−Ｅの３レベルの電圧で生成される交流電圧を出力させるためのＰＷＭ信号を生成する。
【００８６】
３レベルパターン信号出力部３８は、インバータ回路１０に図４（ｂ）、図４（ｃ）、図５（ｂ）、図５（ｃ）に示した＋１／２Ｅ、−１／２Ｅを出力させるためのスイッチングパターンは使用せず、図４（ａ）、図４（ｄ）、図５（ａ）、図５（ｄ）に示した＋０、＋Ｅ、−０、−Ｅを出力させるためのスイッチングパターンのみを使用する。後者のスイッチングパターンでは、フライングキャパシタＣ１−Ｃ４を電流が通過せず、フライングキャパシタＣ１−Ｃ４は充電も放電もしない。
【００８７】
図１１は、３レベル（＋Ｅ、０、−Ｅ）の電圧で生成される交流波を示す図である。区間（１）では＋Ｅと０を交互に出力し、区間（２）では０と−Ｅを交互に出力する。これにより、１周期の交流波が生成される。図１１に示す交流波は、０を中心とした矩形波状の交流波であり、図２に示した５レベル（＋Ｅ、＋１／２Ｅ、０、−１／２Ｅ、−Ｅ）の電圧で生成される擬似正弦波と比較し、系統電圧との乖離が大きくなり、変換効率が低くなる。
【００８８】
図１０に戻る。３レベルパターン信号出力部３８は、インバータ回路１０に図１１に示した交流波を出力させるためのＰＷＭ１信号−ＰＷＭ４信号を生成し、マルチプレクサ３６に出力する。
【００８９】
マルチプレクサ３６には、第１コンパレータ３１から出力されるＰＷＭ１信号、第１否定回路３３から出力されるＰＷＭ２信号、第２コンパレータ３２から出力されるＰＷＭ３信号、及び第２否定回路３４から出力されるＰＷＭ４信号も入力される。
【００９０】
フラグ生成部３７は、フライングキャパシタＣ１−Ｃ４のいずれかの電圧が異常な期間（第１条件満足期間という）、有意なフラグをマルチプレクサ３６に設定し、フライングキャパシタＣ１−Ｃ４の全ての電圧が正常な期間、非有意なフラグをマルチプレクサ３６に設定する。フライングキャパシタＣ１−Ｃ４のいずれかの電圧が異常な状態とは、過電圧閾値を上回っているか、不足電圧閾値を下回っている状態を指す。
【００９１】
またフラグ生成部３７は、系統３の瞬時電圧低下を検出してから所定の期間（以下、第２条件満足期間という）、有意なフラグをマルチプレクサ３６に設定し、それ以外の期間、非有意なフラグをマルチプレクサ３６に設定してもよい。当該所定の期間は、設計者により任意に設定することができる。なおフラグ生成部３７は、系統３の瞬時電圧上昇を検出してから所定の期間も、有意なフラグをマルチプレクサ３６に設定してもよい。
【００９２】
またフラグ生成部３７は、第１条件満足期間と第２条件満足期間の重複期間に、有意なフラグをマルチプレクサ３６に設定し、それ以外の期間に、非有意なフラグをマルチプレクサ３６に設定してもよい。
【００９３】
マルチプレクサ３６は、非有意なフラグが設定されている期間、第１コンパレータ３１、第１否定回路３３、第２コンパレータ３２及び第２否定回路３４から入力されたＰＷＭ１信号−ＰＷＭ４信号を、第１駆動回路４１−第４駆動回路４４にそれぞれ出力する。マルチプレクサ３６は、有意なフラグが設定されている期間、３レベルパターン信号出力部３８から入力されたＰＷＭ１信号−ＰＷＭ４信号を、第１駆動回路４１−第４駆動回路４４にそれぞれ出力する。
【００９４】
すなわち、インバータ回路１０は、第１条件と第２条件の少なくとも一方を満たした期間に３レベルインバータとして動作し、それ以外の期間に５レベルインバータとして動作する。３レベルインバータとして動作する期間は、フライングキャパシタＣ１−Ｃ４の過電圧または不足電圧によるインバータ回路１０の停止が回避される。
【００９５】
なお、第１条件と第２条件の両方を満たした期間にインバータ回路１０を３レベルインバータとして動作させると、ＦＲＴ要件を満たしつつ、変換効率の低下を抑制することができる。系統３の瞬時電圧低下が発生しても、フライングキャパシタＣ１−Ｃ４が過電圧または不足電圧に到達しない場合もある。その場合、本来は５レベルインバータのまま動作させることが可能である。フライングキャパシタＣ１−Ｃ４の電圧が正常な範囲にある場合において、第２条件の満足のみで３レベルインバータの動作に切り替えてしまうと、５レベルインバータのまま動作を継続した場合と比較して効率が低下する。
【００９６】
また、系統３の瞬時電圧低下が発生していない状態で、フライングキャパシタＣ１−Ｃ４が過電圧または不足電圧に陥った場合、安全性の観点からインバータ回路１０の動作を停止させたほうが好ましい。第１条件の満足のみで３レベルインバータの動作に切り替えてしまうと、系統３の瞬時電圧低下と関係ないフライングキャパシタＣ１−Ｃ４の過電圧または不足電圧であっても、インバータ回路１０の動作が停止せず、３レベルインバータへの動作切替にとどまってしまう。
【００９７】
図１２は、制御部３０、駆動回路４０及び過電流保護回路６０の構成例３を示す図である。構成例３は、系統３の撹乱時にインバータ回路１０の動作が停止することを回避するための第３の対策を実現するための構成である。構成例３では図６に示した構成例１と比較し、制御部３０が、マルチプレクサ３６、フラグ生成部３７及び３レベルデューティ値生成部３９をさらに含む。３レベルデューティ値生成部３９は、インバータ回路１０に、＋Ｅ、０、−Ｅの３レベルの電圧で生成される交流電圧を出力させるためのデューティ値を生成する。より具体的には、３レベルデューティ値生成部３９はインバータ回路１０に、図１１に示した交流波を出力させるためのデューティ値を生成し、３レベル用のデューティ値としてマルチプレクサ３６に出力する。マルチプレクサ３６には、デューティ値生成部３５により生成された５レベル用のデューティ値も入力される。
【００９８】
フラグ生成部３７は、構成例２の説明と同様の条件で、有意または非有意なフラグをマルチプレクサ３６に設定する。マルチプレクサ３６は、非有意なフラグが設定されている期間、デューティ値生成部３５から入力される５レベル用のデューティ値を第１コンパレータ３１及び第２コンパレータ３２にそれぞれ出力し、有意なフラグが設定されている期間、３レベルデューティ値生成部３９から入力される３レベル用のデューティ値を第１コンパレータ３１及び第２コンパレータ３２にそれぞれ出力する。
【００９９】
構成例３でも構成例２と同様に、インバータ回路１０は、第１条件と第２条件の少なくとも一方を満たした期間に３レベルインバータとして動作し、それ以外の期間に５レベルインバータとして動作する。３レベルインバータとして動作する期間は、フライングキャパシタＣ１−Ｃ４の過電圧または不足電圧によるインバータ回路１０の停止が回避される。
【０１００】
図１３は、制御部３０、駆動回路４０及び過電流保護回路６０の構成例４を示す図である。構成例４は、系統３の撹乱時にインバータ回路１０の動作が停止することを回避するための第４の対策を実現するための構成である。構成例４では図６に示した構成例１と比較し、制御部３０が、乗算器３１０及びフラグ生成部３１１をさらに含む。フラグ生成部３１１は、構成例２の説明と同様の条件で、有意または非有意なフラグを生成し、乗算器３１０に出力する。構成例４では、非有意なフラグは１であり、有意なフラグは−１である。
【０１０１】
乗算器３１０は、デューティ値生成部３５から出力されたデューティ値に、フラグ生成部３１１から出力されたフラグの値を乗算して、第２コンパレータ３２の第１入力端子に出力する。乗算器３１０は、フラグ生成部３１１により生成されるフラグが非有意な場合、デューティ値生成部３５から出力されたデューティ値をそのまま第２コンパレータ３２の第１入力端子に出力し、フラグ生成部３１１により生成されるフラグが有意な場合、デューティ値生成部３５から出力されたデューティ値の極性を反転させて第２コンパレータ３２の第１入力端子に出力する。
【０１０２】
フラグ生成部３１１により生成されるフラグが有意な場合、ＰＷＭ１信号とＰＷＭ３信号の波形が同じになり、ＰＷＭ２信号とＰＷＭ４信号の波形が同じになる。その場合、図４（ｂ）、図４（ｃ）、図５（ｂ）、図５（ｃ）に示した＋１／２Ｅ、−１／２Ｅを出力するためのスイッチングパターンが使用されず、図４（ａ）、図４（ｄ）、図５（ａ）、図５（ｄ）に示した＋０、＋Ｅ、−０、−Ｅを出力するためのスイッチングパターンのみが使用されることになる。
【０１０３】
なお、乗算器３１０の設置位置は、第２コンパレータ３２の第１入力端子の前段に限らず、第２コンパレータ３２の第２入力端子の前段、第１コンパレータ３１の第１入力端子の前段、または第１コンパレータ３１の第２入力端子の前段であってもよい。いずれの位置に設置しても、フラグ生成部３１１により生成されるフラグが有意な場合、ＰＷＭ１信号とＰＷＭ３信号の波形が同じになり、ＰＷＭ２信号とＰＷＭ４信号の波形が同じになる。
【０１０４】
構成例４でも構成例２と同様に、インバータ回路１０は、第１条件と第２条件の少なくとも一方を満たした期間に３レベルインバータとして動作し、それ以外の期間に５レベルインバータとして動作する。３レベルインバータとして動作する期間は、フライングキャパシタＣ１−Ｃ４が充電も放電もしないため、フライングキャパシタＣ１−Ｃ４の過電圧または不足電圧によるインバータ回路１０の停止が回避される。
【０１０５】
以上説明したように本実施の形態によれば、過電流保護回路６０を設けるとともに、フライングキャパシタＣ１−Ｃ４の電圧が異常なとき及び系統３の撹乱時の少なくとも一方の条件を満たす期間に、インバータ回路１０から＋Ｅ、０、−Ｅ以外の電圧が出力されることを制限する。これにより、系統３の瞬時電圧低下時に、インバータ回路１０の動作を停止させなくても、フライングキャパシタＣ１−Ｃ４の充電と放電のバランスが崩れることを防止できる。したがって、フライングキャパシタＣ１−Ｃ４の過電圧または不足電圧を回避しつつＦＲＥ要件を満たすことができる。よって、ＪＥＴ認証試験における不適合を回避することができる。また、過電流、過電圧、不足電圧の対策が十分になされているため、低耐圧のスイッチング素子を使用しても、耐圧オーバーによる素子破壊を防止するこができる。低耐圧のスイッチング素子を使用することは、高効率で小型の電力変換装置１の実現に資する。
【０１０６】
以上、本開示を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本開示の範囲にあることは当業者に理解されるところである。
【０１０７】
図６に示した構成例１におけるデューティ値生成部３５、第１コンパレータ３１、第２コンパレータ３２、第１否定回路３３及び第２否定回路３４は、マイクロコンピュータによるソフトウェア演算処理で実現することもできる。図１０に示した構成例２におけるデューティ値生成部３５、第１コンパレータ３１、第２コンパレータ３２、第１否定回路３３、第２否定回路３４、マルチプレクサ３６、フラグ生成部３７及び３レベルパターン信号出力部３８も、マイクロコンピュータによるソフトウェア演算処理で実現することもできる。図１２に示した構成例３におけるデューティ値生成部３５、第１コンパレータ３１、第２コンパレータ３２、第１否定回路３３、第２否定回路３４、マルチプレクサ３６、フラグ生成部３７及び３レベルデューティ値生成部３９も、マイクロコンピュータによるソフトウェア演算処理で実現することもできる。図１３に示した構成例４におけるデューティ値生成部３５、第１コンパレータ３１、第２コンパレータ３２、第１否定回路３３、第２否定回路３４、乗算器３１０及びフラグ生成部３１１も、マイクロコンピュータによるソフトウェア演算処理で実現することもできる。
【０１０８】
マイクロコンピュータによるソフトウェア演算処理で実現する場合、回路規模の増大およびコストアップを抑制することができる。一方、ハードウェアで実現する場合、応答時間の遅れを防止することができる。
【０１０９】
上記の実施の形態において、第１論理積回路６３−第４論理積回路６６は、ヒステリシスコンパレータの出力値がローレベルのとき、第１駆動回路４１−第４駆動回路４４にローレベルをそれぞれ出力し、ヒステリシスコンパレータの出力値がハイレベルのとき、第１駆動回路４１−第４駆動回路４４にＰＷＭ１信号−ＰＷＭ４信号をそれぞれ出力した。この点、第１論理積回路６３−第４論理積回路６６の代わりに、選択回路（例えば、マルチプレクサ）を用いてもよい。選択回路は、ヒステリシスコンパレータの出力値がローレベルのとき、ヒステリシスコンパレータの出力値を選択して第１駆動回路４１−第４駆動回路４４にそれぞれ出力し、ヒステリシスコンパレータの出力値がハイレベルのとき、ＰＷＭ１信号−ＰＷＭ４信号を選択して第１駆動回路４１−第４駆動回路４４にそれぞれ出力する。
【０１１０】
上記の実施の形態において、第１７スイッチング素子Ｑ１７と第１８スイッチング素子Ｑ１８を、耐圧の大きい１つのスイッチング素子に置き換えることが可能である。第１９スイッチング素子Ｑ１９と第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１と第２２スイッチング素子Ｑ２２、及び第２３スイッチング素子Ｑ２３と第２４スイッチング素子Ｑ２４も同様である。
【０１１１】
上記の実施の形態では、５レベル出力のマルチレベル電力変換装置を説明したが、７レベル以上を出力するマルチレベル電力変換装置にも本開示を適用可能である。マルチレベル出力部は、１つのフライングキャパシタと４つのスイッチング素子を持つグループ（上述したフライングキャパシタ回路）が３つ以上直列に接続されたレグを有する。単相の場合は２つのレグを、三相の場合は３つのレグを有する。２つ又は３つのレグは、直流電源２の両端間に並列に接続される。
【０１１２】
なお、実施の形態は、以下の項目によって特定されてもよい。
【０１１３】
［項目１］
直流電源（２）から供給される直流電圧を交流電圧に変換するインバータ回路（１０）と、
前記インバータ回路（１０）の出力電圧の波形を正弦波に近づけるフィルタ回路（２０）と、
前記インバータ回路（１０）に含まれる複数のスイッチング素子（Ｑ１−Ｑ２４）を駆動する駆動回路（４０）と、
過電流が検出されたとき、前記駆動回路（４０）に前記複数のスイッチング素子（Ｑ１−Ｑ２４）をオフするためのブロック信号を供給する過電流保護回路（６０）と、を備え、
前記インバータ回路（１０）は、
複数のフライングキャパシタ（Ｃ１−Ｃ４）を含み、５レベル以上の電位をそれぞれ２点から出力可能なマルチレベル出力部（１１−１４）と、
前記マルチレベル出力部（１１−１４）の２点間に流れる電流の向きを制御する極性切替部（１５、１６）と、を含み、
前記複数のフライングキャパシタ（Ｃ１−Ｃ４）のいずれかの電圧の異常、及び本電力変換装置（１）の出力電圧の急変動の少なくとも一方が発生しているとき、前記インバータ回路（１０）から前記直流電源（２）の正電圧、前記直流電源（２）の負電圧、及びゼロ電圧以外の電圧の出力が制限されることを特徴とする電力変換装置（１）。
これによれば、複数のフライングキャパシタ（Ｃ１−Ｃ４）のいずれかの電圧の異常、及び本電力変換装置（１）の出力電圧の急変動の少なくとも一方が発生しているときにおいて、フライングキャパシタ（Ｃ１−Ｃ４）の過電圧または不足電圧によるインバータ回路（１０）の停止を回避し、電力変換装置（１）の運転継続性を確保することができる。
［項目２］
本電力変換装置（１）の出力電流を目標電流に一致させるための制御信号を生成して、前記駆動回路に供給する制御部（３０）をさらに備え、
前記電力変換装置（１）の交流側端子は電力系統（３）に接続され、
前記過電流保護回路（６０）は、前記フィルタ回路（２０）に過電流が流れたとき、少なくとも、前記フィルタ回路（２０）に流れる電流の絶対値が前記目標電流の絶対値より小さい値になるまで、前記駆動回路（４０）にブロック信号を供給し続けることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、系統擾乱時において、フライングキャパシタ（Ｃ１−Ｃ４）の過電圧または不足電圧によるインバータ回路（１０）の停止を回避し、電力変換装置（１）の運転継続性を確保することができる。
［項目３］
前記過電流保護回路（６０）は、
前記フィルタ回路（２０）に流れる電流の値と、参照閾値とを比較するヒステリシスコンパレータ（６１、Ｒ１−Ｒ３、６２、Ｒ４−Ｒ６）と、
前記ヒステリシスコンパレータ（６１、Ｒ１−Ｒ３、６２、Ｒ４−Ｒ６）の出力値と、前記制御部（３０）から供給される制御信号を比較して、前記ヒステリシスコンパレータ（６１、Ｒ１−Ｒ３、６２、Ｒ４−Ｒ６）の出力値がローレベルのとき、前記ブロック信号としてローレベルを前記駆動回路（４０）に供給し、前記ヒステリシスコンパレータ（６１、Ｒ１−Ｒ３、６２、Ｒ４−Ｒ６）の出力値がハイレベルのとき前記制御部（３０）から供給される制御信号を前記駆動回路（４０）に供給する論理回路（６３−６６）または選択回路と、を含み、
前記ヒステリシスコンパレータ（６１、Ｒ１−Ｒ３、６２、Ｒ４−Ｒ６）の不感帯の幅は、前記フィルタ回路（２０）に流れる電流の値が過電流を検出するための参照閾値に到達した後、少なくとも、前記フィルタ回路（２０）に流れる電流の絶対値が前記目標電流の絶対値より小さな値になることが確保される幅に設定されることを特徴とする項目２に記載の電力変換装置（１）。
ヒステリシスコンパレータ（６１、Ｒ１−Ｒ３、６２、Ｒ４−Ｒ６）の不感帯の幅を広く設定することにより、過電流検出後の電流の絶対値を極小さくすることができ、インバータ回路（１０）から、直流電源（２）の正電圧または直流電源（２）の負電圧を出力させることができる。これにより、フライングキャパシタ（Ｃ１−Ｃ４）の充電または放電が停止され、フライングキャパシタＣ１−Ｃ４の過電圧または不足電圧によるインバータ回路（１０）の停止が回避される。
［項目４］
前記駆動回路に制御信号を供給する制御部（３０）をさらに備え、
前記電力変換装置（１）の交流側端子は電力系統（３）に接続され、
前記制御部（３０）は、前記複数のフライングキャパシタ（Ｃ１−Ｃ４）のいずれかの電圧が異常な期間、及び前記電力系統（３）の瞬時電圧低下を検出してから所定の期間の少なくとも一方の期間である条件満足期間において、前記インバータ回路（１０）から前記直流電源（２）の正電圧、前記直流電源（２）の負電圧、及びゼロ電圧の３つの電圧により生成される交流電圧が出力されるように、前記駆動回路（４０）を制御することを特徴とする項目１に記載の電力変換装置（１）。
これによれば、条件満足期間において、フライングキャパシタ（Ｃ１−Ｃ４）の充電または放電が停止され、フライングキャパシタ（Ｃ１−Ｃ４）の過電圧または不足電圧によるインバータ回路（１０）の停止が回避される。
［項目５］
前記制御部（３０）は、
本電力変換装置（１）の出力電流と前記目標電流との偏差に基づくデューティ値と、搬送波の値を比較して、その比較結果に基づくＰＷＭ（Pulse Width Modulation)信号を出力する比較部（３１、３２）と、
前記直流電源（２）の正電圧、前記直流電源（２）の負電圧、及びゼロ電圧の３つの電圧により生成される交流電圧を前記インバータ回路（１０）に出力させるためのＰＷＭ信号と、前記比較部（３１、３２）から出力される擬似正弦波を前記インバータ回路（１０）に出力させるためのＰＷＭ信号のどちらかを選択して前記駆動回路（４０）に供給する選択部（３６）と、を含み、
前記選択部（３６）は、前記条件満足期間のとき前記３つの電圧により生成される交流電圧を出力させるためのＰＷＭ信号を選択し、前記条件満足期間以外のとき前記擬似正弦波を出力されせるためのＰＷＭ信号を選択する項目４に記載の電力変換装置（１）。
これによれば、条件満足期間において、フライングキャパシタ（Ｃ１−Ｃ４）の充電または放電が停止され、フライングキャパシタ（Ｃ１−Ｃ４）の過電圧または不足電圧によるインバータ回路（１０）の停止が回避される。
［項目６］
前記制御部（３０）は、
本電力変換装置（１）の出力電流と前記目標電流との偏差に基づく擬似正弦波を前記インバータに出力させるためのデューティ値と、前記直流電源（２）の正電圧、前記直流電源（２）の負電圧、及びゼロ電圧の３つの電圧により生成される交流電圧を前記インバータ回路（１０）に出力させるためのデューティ値のどちらかを選択する選択部（３６）と、
前記選択部（３６）により選択されたデューティ値と搬送波の値を比較して、その比較結果に基づくＰＷＭ信号を前記駆動回路（４０）に供給する比較部（３１、３２）と、を含み、
前記選択部（３６）は、前記条件満足期間のとき前記３つの電圧により生成される交流電圧を出力させるためのデューティ値を選択し、前記条件満足期間以外のとき前記擬似正弦波を出力させるためのデューティ値を選択する項目４に記載の電力変換装置（１）。
これによれば、条件満足期間において、フライングキャパシタ（Ｃ１−Ｃ４）の充電または放電が停止され、フライングキャパシタ（Ｃ１−Ｃ４）の過電圧または不足電圧によるインバータ回路（１０）の停止が回避される。
［項目７］
前記マルチレベル出力部（１１−１４）は、
直列に接続される第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）と、前記第１スイッチング素子（Ｑ１）と前記第２スイッチング素子（Ｑ２）の接続点と前記第３スイッチング素子（Ｑ３）と前記第４スイッチング素子（Ｑ４）の接続点との間に接続された第１フライングキャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される第５スイッチング素子（Ｑ５）、第６スイッチング素子（Ｑ６）、第７スイッチング素子（Ｑ７）及び第８スイッチング素子（Ｑ８）と、前記第５スイッチング素子（Ｑ５）と前記第６スイッチング素子（Ｑ６）の接続点と前記第７スイッチング素子（Ｑ７）と前記第８スイッチング素子（Ｑ８）の接続点との間に接続された第２フライングキャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される第９スイッチング素子（Ｑ９）、第１０スイッチング素子（Ｑ１０）、第１１スイッチング素子（Ｑ１１）及び第１２スイッチング素子（Ｑ１２）と、前記第９スイッチング素子（Ｑ９）と前記第１０スイッチング素子（Ｑ１０）の接続点と前記第１１スイッチング素子（Ｑ１１）と前記第１２スイッチング素子（Ｑ１２）の接続点との間に接続された第３フライングキャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される第１３スイッチング素子（Ｑ１３）、第１４スイッチング素子（Ｑ１４）、第１５スイッチング素子（Ｑ１５）及び第１６スイッチング素子（Ｑ１６）と、前記第１３スイッチング素子（Ｑ１３）と前記第１４スイッチング素子（Ｑ１４）の接続点と前記第１５スイッチング素子（Ｑ１５）と前記第１６スイッチング素子（Ｑ１６）の接続点との間に接続された第４フライングキャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、を含み、
前記極性切替部は、
前記第１フライングキャパシタ回路（１１）の中点と前記第２フライングキャパシタ回路（１２）の中点との間に直列に接続される第１７スイッチング素子（Ｑ１７）、第１８スイッチング素子（Ｑ１８）、第１９スイッチング素子（Ｑ１９）及び第２０スイッチング素子（Ｑ２０）を有し、前記第１８スイッチング素子（Ｑ１８）と前記第１９スイッチング素子（Ｑ１９）との間の接続点が、電力系統（３）に接続された交流経路の一端に接続される第１出力回路と、
前記第３フライングキャパシタ回路（１３）の中点と前記第４フライングキャパシタ回路（１４）の中点との間に直列に接続される第２１スイッチング素子（Ｑ２１）、第２２スイッチング素子（Ｑ２２）、第２３スイッチング素子（Ｑ２３）及び第２４スイッチング素子（Ｑ２４）を有し、前記第２２スイッチング素子（Ｑ２２）と前記第２３スイッチング素子（Ｑ２３）との間の接続点が、前記交流経路の他端に接続される第２出力回路と、を含み、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は前記直流電源（２）の両端間に直列に接続され、
前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、
前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と、前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が中間配線で接続されることを特徴とする項目１から６のいずれか１項に記載の電力変換装置（１）。
これによれば、５レベルの擬似正弦波と、３レベルの交流電圧を出力できるインバータ回路（１０）を構成できる。
［項目８］
前記マルチレベル出力部（１１−１４）は、
直列に接続される第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）と、前記第１スイッチング素子（Ｑ１）と前記第２スイッチング素子（Ｑ２）の接続点と前記第３スイッチング素子（Ｑ３）と前記第４スイッチング素子（Ｑ４）の接続点との間に接続された第１フライングキャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される第５スイッチング素子（Ｑ５）、第６スイッチング素子（Ｑ６）、第７スイッチング素子（Ｑ７）及び第８スイッチング素子（Ｑ８）と、前記第５スイッチング素子（Ｑ５）と前記第６スイッチング素子（Ｑ６）の接続点と前記第７スイッチング素子（Ｑ７）と前記第８スイッチング素子（Ｑ８）の接続点との間に接続された第２フライングキャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される第９スイッチング素子（Ｑ９）、第１０スイッチング素子（Ｑ１０）、第１１スイッチング素子（Ｑ１１）及び第１２スイッチング素子（Ｑ１２）と、前記第９スイッチング素子（Ｑ９）と前記第１０スイッチング素子（Ｑ１０）の接続点と前記第１１スイッチング素子（Ｑ１１）と前記第１２スイッチング素子（Ｑ１２）の接続点との間に接続された第３フライングキャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される第１３スイッチング素子（Ｑ１３）、第１４スイッチング素子（Ｑ１４）、第１５スイッチング素子（Ｑ１５）及び第１６スイッチング素子（Ｑ１６）と、前記第１３スイッチング素子（Ｑ１３）と前記第１４スイッチング素子（Ｑ１４）の接続点と前記第１５スイッチング素子（Ｑ１５）と前記第１６スイッチング素子（Ｑ１６）の接続点との間に接続された第４フライングキャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、を含み、
前記極性切替部（１５、１６）は、
前記第１フライングキャパシタ回路（１１）の中点と前記第２フライングキャパシタ回路（１２）の中点との間に直列に接続される第１７スイッチング素子（Ｑ１７）、第１８スイッチング素子（Ｑ１８）、第１９スイッチング素子（Ｑ１９）及び第２０スイッチング素子（Ｑ２０）を有し、前記第１８スイッチング素子（Ｑ１８）と前記第１９スイッチング素子（Ｑ１９）との間の接続点が、電力系統（３）に接続された交流経路の一端に接続される第１出力回路（１５）と、
前記第３フライングキャパシタ回路（１３）の中点と前記第４フライングキャパシタ回路（１４）の中点との間に直列に接続される第２１スイッチング素子（Ｑ２１）、第２２スイッチング素子（Ｑ２２）、第２３スイッチング素子（Ｑ２３）及び第２４スイッチング素子（Ｑ２４）を有し、前記第２２スイッチング素子（Ｑ２２）と前記第２３スイッチング素子（Ｑ２３）との間の接続点が、前記交流経路の他端に接続される第２出力回路（１６）と、を含み、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は前記直流電源（２）の両端間に直列に接続され、
前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、
前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と、前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が中間配線で接続され、
前記制御部（３０）は、
本電力変換装置（１）の出力電流と前記目標電流との偏差に基づくデューティ値と、第１搬送波の値を比較する第１比較部（３１）と、
前記第１比較部（３１）の比較結果を反転する第１反転部（３３）と、
前記デューティ値と、前記第１搬送波と半周期、位相がシフトされた第２搬送波の値を比較する第２比較部（３２）と、
前記第２比較部（３２）の比較結果を反転する第２反転部（３４）と、
を含み、
前記第１比較部（３１）の出力値は、前記第１スイッチング素子（Ｑ１）、前記第５スイッチング素子（Ｑ５）、前記第９スイッチング素子（Ｑ９）及び前記第１３スイッチング素子（Ｑ１３）を駆動する第１駆動回路（４１）に供給され、
前記第１反転部（３３）の出力値は、前記第４スイッチング素子（Ｑ４）、前記第８スイッチング素子（Ｑ８）、前記第１２スイッチング素子（Ｑ１２）及び前記第１６スイッチング素子（Ｑ１６）を駆動する第２駆動回路（４２）に供給され、
前記第２比較部（３２）の出力値は、前記第２スイッチング素子（Ｑ２）、前記第６スイッチング素子（Ｑ６）、前記第１０スイッチング素子（Ｑ１０）及び前記第１４スイッチング素子（Ｑ１４）を駆動する第３駆動回路（４３）に供給され、
前記第２反転部（３４）の出力値は、前記第３スイッチング素子（Ｑ３）、前記第７スイッチング素子（Ｑ７）、前記第１１スイッチング素子（Ｑ１１）及び前記第１５スイッチング素子（Ｑ１５）を駆動する第４駆動回路（４４）に供給され、
前記制御部（３０）は、前記条件満足期間のとき、前記第１比較部（３１）及び前記第２比較部（３２）に入力される４つの入力値のいずれか１つの極性を反転させることを特徴とする項目４に記載の電力変換装置（１）。
これによれば、条件満足期間において、フライングキャパシタ（Ｃ１−Ｃ４）の充電または放電が停止され、フライングキャパシタ（Ｃ１−Ｃ４）の過電圧または不足電圧によるインバータ回路（１０）の停止が回避される。
【符号の説明】
【０１１４】
１  電力変換装置、  ２  直流電源、  ３  系統、  １０  インバータ回路、  １１−１４  フライングキャパシタ回路、  １５，１６  出力回路、  ２０  フィルタ回路、  ３０  制御部、  ３１，３２  コンパレータ、  ３３，３４  否定回路、  ３５  デューティ値生成部、  ３６  マルチプレクサ、  ３７  フラグ生成部、  ３８  ３レベルパターン信号出力部、  ３９  ３レベルデューティ値生成部、  ３１０  乗算器、  ３１１  フラグ生成部、  ４０  駆動回路、  ５０  バス電圧計測部、  ５１−５４  電圧計測部、  ５５  第１中間電圧計測部、  ５６  第２中間電圧計測部、  ５７  リアクトル電流計測部、  ５８  出力電圧計測部、  ５９  出力電流計測部、  ６０  過電流保護回路、  ６１，６２  オペアンプ、  ６３−６６  論理積回路、  Ｒ１−Ｒ７  抵抗、  Ｑ１  −Ｑ２４  スイッチング素子、  Ｄ１−Ｄ２４  ダイオード、  Ｃ１−Ｃ４  フライングキャパシタ、  Ｃ５，Ｃ６  分割コンデンサ、  Ｃ７  出力コンデンサ、  Ｌ１，Ｌ２  リアクトル。
【図１】
2020191725.tif 000003
【図２】
2020191725.tif 000004
【図３】
2020191725.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2020191725.tif 000011
【図１０】
2020191725.tif 000012
【図１１】
2020191725.tif 000013
【図１２】
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【図１３】
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