(57)【要約】      （修正有）【課題】信号マージンを改善する強誘電体メモリを提供する。【解決手段】メモリセル１０２は、ビット線ＢＬと記憶ノードＳＮとの間に結合され、第１ワード線ＷＬ１によって制御されるアクセストランジスタ１０６と、基準線ＢＬＢと記憶ノードＳＮとの間に結合され、第２ワード線ＷＬ２によって制御される基準トランジスタ１０と、記憶ノードＳＮとプレート線との間に結合された強誘電体コンデンサ１０４と、を含む。メモリセルは、ビットレベルの参照を生じさせるように動作し、第１電圧パルスがデータパルス用に、読出しサイクル中にプレート線に印加され、第２電圧パルスは基準パルス及びクリアパルスとして機能する。【選択図】図１
2020191152.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルのアレイを具えたメモリデバイス
であって、該Ｆ−ＲＡＭセルが、
ビット線と記憶ノード（ＳＮ）との間に結合された第１トランジスタと、
基準線と前記ＳＮとの間に結合された第２トランジスタと、
前記ＳＮとプレート線との間に結合された強誘電体コンデンサとを具え、
前記Ｆ−ＲＡＭセルはビットレベルの参照を生じさせるように構成され、該ビットレベ
ルの参照では、読出しサイクル中に前記ビット線上のデータ電圧と比較される前記基準線
上の基準電圧が、前記Ｆ−ＲＡＭセルの前記強誘電体コンデンサの非切り換え状態（Ｕ状
態）から生じるメモリデバイス。
【請求項２】
前記ビット線及び前記基準線に結合されて、前記基準線上の前記基準電圧を前記ビット
線上の前記データ電圧と比較するセンス増幅器（ＳＡ）と、
前記第１トランジスタ、前記第２トランジスタ、及び前記前記ＳＡに対して制御信号を
発行し、前記プレート線に電圧パルスを印加するように構成された処理素子とをさらに具
え、
前記処理素子は、前記読出しサイクル中に、第１ピーク電圧（Ｖ１）を有する第１電圧
パルスを前記プレート線に印加して、前記ＳＮからのデータを前記ビット線に結合し、第
２ピーク電圧（Ｖ２）を有する第２電圧パルスを前記プレート線に印加して、前記基準線
に基準電圧を結合すると共に、前記強誘電体コンデンサにおけるＵ状態を強めるためのク
リアパルスとして機能させるように構成されている、請求項１に記載のメモリデバイス。
【請求項３】
前記基準電圧が、同じ前記Ｆ−ＲＡＭセルの前記強誘電体コンデンサの前記Ｕ状態の変
化に追従するように、前記プレート線、前記基準線、及び前記第２トランジスタが構成さ
れている、請求項２に記載のメモリデバイス。
【請求項４】
前記ビット線の静電容量が前記基準線の静電容量にほぼ等しい、請求項２に記載のメモ
リデバイス。
【請求項５】
前記Ｖ２が前記Ｖ１よりも大きくなるように、前記処理素子が構成されている、請求項
４に記載のメモリデバイス。
【請求項６】
前記処理素子が、前記第２電圧パルスの電圧Ｖ２を０ボルトから前記Ｖ１よりも大きい
値まで掃引するように構成されている、請求項４に記載のメモリデバイス。
【請求項７】
前記ビット線の静電容量が前記基準線の静電容量よりも大きい、請求項２に記載のメモ
リデバイス。
【請求項８】
前記処理素子によって制御されて、前記第１パルスよりも前に前記ビット線をプリチャ
ージして切り離すように構成されたビット線プリチャージ回路と、
前記処理素子によって制御されて、前記第２電圧パルスよりも前に、前記ＳＮ上のあら
ゆる残留電圧を放電し、前記基準線を切り離すように構成された基準線プリチャージ回路
と
をさらに具えている、請求項２に記載のメモリデバイス。
【請求項９】
前記ビット線プリチャージ回路及び前記処理素子が、前記第１電圧パルスよりも前に、
前記ＳＮ上のあらゆる残留電圧を放電するようにさらに構成されている、請求項８に記載
のメモリデバイス。
【請求項１０】
前記読出しサイクル中の前記第１電圧パルスと前記第２電圧パルスとの間に、前記ビッ
ト線プリチャージ回路が前記ビット線から電気的に切り離されたままであるように、前記
Ｆ−ＲＡＭセルが構成されている、請求項９に記載のメモリデバイス。
【請求項１１】
強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルのアレイを具えたメモリデバイス
であって、少なくとも１つの前記Ｆ−ＲＡＭセルが、
ビット線と記憶ノード（ＳＮ）との間に結合された第１トランジスタと、
基準線と前記ＳＮとの間に結合された第２トランジスタと、
前記ＳＮとプレート線との間に結合された強誘電体コンデンサと、
前記ビット線及び前記基準線に結合されて、前記ビット線上のデータ電圧を前記基準線
上の基準電圧と比較するセンス増幅器（ＳＡ）と、
前記第１トランジスタ、前記第２トランジスタ、及び前記ＳＡに対して制御信号を発行
し、前記プレート線に電圧パルスを印加するように構成された処理素子とを具え、
前記Ｆ−ＲＡＭセルはビットレベルの参照を生じさせるように構成され、該ビットレベ
ルの参照では、読出しサイクル中に２つの電圧パルスが前記プレート線に印加され、前記
２つの電圧パルスのうちの第１電圧パルスはデータパルスとして用いられ、前記２つの電
圧パルスのうちの第２電圧パルスは、前記基準線に基準電圧を結合するための基準パルス
、及び前記強誘電体コンデンサのＵ状態を強めるためのクリアパルスとして用いられるメ
モリデバイス。
【請求項１２】
前記処理素子が、前記読出しサイクル中に、第１ピーク電圧（Ｖ１）を有する第１電圧
パルスを前記プレート線に印加して、前記ＳＮからのデータを前記ビット線に結合し、第
２ピーク電圧（Ｖ２）を有する第２電圧パルスを前記プレート線に印加して、前記基準線
に基準電圧を結合すると共に、前記強誘電体コンデンサにおける前記Ｕ状態を強めるため
のクリアパルスとして印加するように構成されている、請求項１１に記載のメモリデバイ
ス。
【請求項１３】
前記Ｖ２が前記Ｖ１よりも大きくなるように、前記処理素子が構成されている、請求項
１２に記載のメモリデバイス。
【請求項１４】
前記処理素子が、前記第２電圧パルスの電圧Ｖ２を０ボルトから前記Ｖ１よりも大きい
値まで掃引するように構成されている、請求項１３に記載のメモリデバイス。
【請求項１５】
前記基準電圧が、同じ前記Ｆ−ＲＡＭセルの前記強誘電体コンデンサの非切り換え状態
（Ｕ状態）の変化に追従するように、前記プレート線、前記基準線、及び前記第２トラン
ジスタが構成されている、請求項１１に記載のメモリデバイス。
【請求項１６】
前記処理素子によって制御されて、前記第１パルスよりも前に前記ビット線をプリチャ
ージして切り離すように構成されたビット線プリチャージ回路をさらに具え、
前記読出しサイクル中の前記第１電圧パルスと前記第２電圧パルスとの間に、前記ビッ
ト線プリチャージ回路が前記ビット線から電気的に切り離されたままであるように、前記
Ｆ−ＲＡＭセルが構成されている、請求項１１に記載のメモリデバイス。
【請求項１７】
強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルを具えたメモリデバイスであって
、該Ｆ−ＲＡＭセルが、
ビット線と記憶ノード（ＳＮ）との間に結合され、第１ワード線（ＷＬ１）によって制
御される第１トランジスタと、
基準線と前記ＳＮとの間に結合され、第２ワード線（ＷＬ２）によって制御される第２
トランジスタと、
前記ＳＮとプレート線との間に結合された強誘電体コンデンサと、
前記ビット線及び前記基準線に結合されたセンス増幅器と、
前記ＷＬ１、前記ＷＬ２、及び前記センス増幅器に対して制御信号を発行し、前記プレ
ート線に電圧パルスを印加するように構成された処理素子とを具え、
前記処理素子は、読出しサイクル中に、第１ピーク電圧（Ｖ１）を有する第１電圧パル
スを前記プレート線に印加して、前記ＳＮからのデータを前記ビット線に結合し、第２ピ
ーク電圧（Ｖ２）を有する第２電圧パルスを前記プレート線に印加して、前記基準線に基
準電圧を結合すると共に、前記強誘電体コンデンサにおけるＵ状態を強めるためのクリア
パルスとして印加するように構成されているメモリデバイス。
【請求項１８】
前記処理素子が、前記第２電圧パルスの電圧Ｖ２を０ボルトから前記Ｖ１よりも大きい
値まで掃引するように構成されている、請求項１７に記載のメモリデバイス。
【請求項１９】
前記基準電圧が、同じ前記Ｆ−ＲＡＭセルの前記強誘電体コンデンサの非切り換え状態
（Ｕ状態）から生じ、前記基準電圧が、同じ前記Ｆ−ＲＡＭセルの前記強誘電体コンデン
サの前記Ｕ状態の変化に追従するように、前記プレート線、前記基準線、及び前記第２ト
ランジスタが構成されている、請求項１７に記載のメモリデバイス。
【請求項２０】
前記処理素子によって制御されて、前記第１パルスよりも前に前記ビット線をプリチャ
ージして切り離すように構成されたビット線プリチャージ回路をさらに具え、
前記読出しサイクル中の前記第１電圧パルスと前記第２電圧パルスとの間に、前記ビッ
ト線プリチャージ回路が前記ビット線から電気的に切り離されたままであるように、前記
Ｆ−ＲＡＭセルが構成されている、請求項１７に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願のクロスリファレンス
本願は、米国特許出願第１５／７１４９１２号、２０１７年９月２５日出願の国際出願
であり、この米国特許出願は、35U.S.C.119(e)の下で米国特許仮出願第６２／５１９０４
２号、２０１７年６月１３日出願により優先権を主張し、これらの特許出願は全部、その
全文を参照することによって本明細書に含める。
【０００２】
技術分野
本発明は一般に半導体メモリに関するものであり、より具体的には、信号マージンを改
善した、２トランジスタ、１コンデンサの強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ
：Ferro-electric Random Access Memory）セルを含むＦ−ＲＡＭ、及びその動作方法に
関するものである。
【背景技術】
【０００３】
強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）またはメモリデバイスは一般に、記憶
素子またはセルのグリッド（格子）またはアレイを含み、各セルは、少なくとも１つの強
誘電体コンデンサまたはフェロキャパシタ、及び当該セルを選択してその読出しまたは書
込みを制御するための、関連する１つ以上のトランジスタを含む。この強誘電体コンデン
サは、ジルコン酸チタン酸鉛（ＰＺＴ：Lead Zirconate Titanate）のような強誘電体材
料を含み、この強誘電体材料は、安定した２つの等しい分極状態を有する双極子（ダイポ
ール）による結晶構造を有する。この強誘電体コンデンサの両端間に外部電界が印加され
ると、誘電体材料内の双極子が電界方向に整列または分極する。この電界が除去された後
に、これらの双極子は分極状態のままである。こうした分極状態は、プレート線、及び初
期に０Vにプリチャージされて切り離されたビット線を通して、強誘電体コンデンサの両
端間に電圧を印加することによって読み出される。発生する電荷の量は、印加した電圧に
よって生成される電界が強誘電体材料の分極状態を切り換えるか否かに依存する。例えば
、分極が切り換えられない際の強誘電体コンデンサの応答は、非切り換え（アンスイッチ
ド）状態またはＵ状態と称され、線形（直線的）であり、または印加された電圧に比例し
、データ線がセンス増幅器（センスアンプ）の非反転側に接続されて基準電圧と比較され
るとデータ「０」に変換される。分極が切り換えられた際の強誘電体コンデンサの応答は
、分極切り換え（スイッチング）状態またはＰ状態と称され、非線形（非直線的）であり
、一般にＵ状態よりも値が２倍以上大きく、データ線がセンス増幅器の非反転側に接続さ
れて基準電圧と比較されるとデータ「１」に変換される。
【０００４】
従来のＦ−ＲＡＭデバイスの１つの問題は、Ｐ状態及びＵ状態の正確な値が、デバイス
の製造中のプロセス変動に起因してセル毎に変動し得ることにある。従って、全体用の基
準電圧を用いる既存のＦ−ＲＡＭ設計は、デバイス内のＦ−ＲＡＭセルの（最高の電荷を
有する）最弱のＵ状態と（最低の電荷を有する）最弱のＰ状態との間にプログラムされて
置かれている。さらに、これらの最弱のＵ状態及びＰ状態の値は、デバイスにもたらされ
た温度、電圧、及び読出し及び／または書込みサイクル数の変化に起因して、デバイスの
寿命全体にわたって変動し得る。従って、従来のＦ−ＲＡＭデバイスの実効的なＦ−ＲＡ
Ｍ信号マージンは一般に低く、使用と共に減少して、信頼性の問題及び動作寿命の低下を
もたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、デバイスの信号マージンを最大にし、動作寿命を延長させるための、Ｆ−ＲＡ
Ｍセルを用いたメモリデバイス及びその動作方法を改善する必要性が存在する。
【課題を解決するための手段】
【０００６】
不揮発性半導体メモリデバイス、及び当該メモリデバイスを動作させる方法を提供する
。好適例によれば、このメモリデバイスは強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ
）セルのアレイを含む。一般に、各Ｆ−ＲＡＭセルは、ビット線と記憶ノード（ＳＮ：st
orage node）との間に結合された第１またはアクセス・トランジスタと、基準線とＳＮと
の間に結合された第２または基準トランジスタと、ＳＮとプレート線との間に結合された
強誘電体コンデンサまたはフェロキャパシタとを含む。上記デバイスは、ビット線及び基
準線に結合されてビット線上のデータ電圧を基準線上の基準電圧と比較するセンス増幅器
（ＳＡ：sense amplifier）と、アクセス・トランジスタ、基準トランジスタ、及びＳＡ
に対して制御信号を発行し、電圧パルスをプレート線に印加するように構成された処理素
子をさらに含む。一般に、上記Ｆ−ＲＡＭセルは、読出しサイクル中に２つのパルスがプ
レート線に印加されるビットレベルの参照スキーム（方式）により構成され、これら２つ
のパルスの第１パルスはデータパルスとして用いられ、これら２つのパルスの第２パルス
は基準パルス及びクリアパルスとして用いられる。
【０００７】
１つの好適例によれば、処理素子は、読出しサイクル中に、第１ピーク電圧（Ｖ１）を
有する第１パルスをプレート線に印加して、ＳＮからのデータをビット線に結合させ、第
２ピーク電圧（Ｖ２）を有する第２パルスをプレート線に印加して、基準電圧を基準線に
結合させ、クリアパルスとして機能させて強誘電体コンデンサにおけるＵ状態を強める。
【０００８】
本発明の好適例の他の特徴及び利点、並びに本発明の種々の好適例の構造及び動作は、
添付した図面を参照しながら以下で詳細に説明する。なお、本発明は本明細書中に説明す
る特定の好適例に限定されない。こうした好適例は例示目的で本明細書中に提示するに過
ぎない。追加的な好適例は、本明細書中に含まれる教示に基づいて、関連技術の当業者に
とって明らかである。
【０００９】
以下、本発明の実施形態を、ほんの一例として、添付した図面を参照しながら説明し、
図面中では、対応する参照符号は対応する部分を示す。さらに、添付した図面は、本明細
書に含まれ本明細書の一部を形成し、本発明の実施形態を図示し、その説明と共に、本発
明の原理を説明し、関連技術の当業者が本発明を作製して使用することを可能にすること
に役立つ。
【図面の簡単な説明】
【００１０】
【図１】メモリデバイスの一部分の概略ブロック図であり、センス増幅器、プリチャージ回路、及び２トランジスタ・１強誘電体コンデンサ（２Ｔ１Ｃ）強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルの実施形態を含む。
【図２】処理素子及び２Ｔ１Ｃ Ｆ−ＲＡＭセルのアレイを含むメモリデバイスの実施形態のブロック図である。
【図３】図１の２ＴＩＣ Ｆ−ＲＡＭセルに関連する読出しサイクルの具体例を記述するためのタイミング図である。
【図４】図１の２ＴＩＣ Ｆ−ＲＡＭセルに関連する読出しサイクルの他の具体例を記述するためのタイミング図であり、メモリデバイスがマージン掃引能力を提供するように構成されている。
【図５】図１の２ＴＩＣ Ｆ−ＲＡＭセルに関連する読出しサイクルのさらに他の具体例を記述するためのタイミング図であり、メモリデバイスが、マージン掃引能力を提供し、基準パルスとセンス増幅器イネーブル信号とを同時に供給するように構成されている。
【図６】２Ｔ１Ｃ Ｆ−ＲＡＭセルを含むメモリセルの一部分の概略ブロック図であり、ビット線の静電容量が基準線の静電容量よりも大きい。
【図７】図６の２ＴＩＣ Ｆ−ＲＡＭセルに関連する読出しサイクルの具体例を記述するためのタイミング図である。
【図８】図６の２ＴＩＣ Ｆ−ＲＡＭセルに関連する読出しサイクルの他の具体例を記述するためのタイミング図であり、メモリデバイスがマージン掃引能力を提供するように構成されている。
【図９】図６の２ＴＩＣ Ｆ−ＲＡＭセルに関連する読出しサイクルのさらに他の具体例を記述するためのタイミング図であり、メモリデバイスが、マージン掃引能力を提供し、基準パルスとセンス増幅器イネーブル信号とを同時に供給するように構成されている。
【図１０】ビットレベルのＵ状態に追従するセル内発生の基準電圧によるＦ−ＲＡＭ信号マージンの改善を、全体用の固定の基準電圧に対して示すプロットである。
【発明を実施するための形態】
【００１１】
本発明の実施形態の特徴及び利点は、以下に記載する詳細な説明を、図面と併せて理解
すれば一層明らかになる。図面中では、同様な参照番号は一般に、同一の、機能的に同様
な、及び／または構造的に同様な要素を示す。
【００１２】
詳細な説明
本明細書は、本発明の特徴を含む１つ以上の実施形態を開示する。開示する実施形態は
本発明を例示するに過ぎない。本発明の範囲は、開示する実施形態に限定されない。本発
明は、本明細書中に添付する特許請求の範囲によって限定される。
【００１３】
説明する実施形態、及び明細書中での「一実施形態」、「実施形態」、「実施例」等の
参照は、説明する実施形態が特定の特徴、構造、または特性を含み得ることを示すが、ど
の実施形態も、こうした特定の特徴、構造、または特性を必ずしも含まないことがある。
さらに、こうした語句は必ずしも同じ実施形態を参照しない。さらに、特定の特徴、構造
、または特性を、ある実施形態に関連して説明する際には、こうした特徴、構造、または
特性は、明示的に記載されていてもいなくても、他の実施形態に関連して実現することが
当業者の知識の範囲内であることは明らかである。
【００１４】
種々の実施形態をより詳細に説明する前に、説明全体を通して使用し得る特定の用語に
関して追加的な説明を行う。
【００１５】
「強誘電体ランダムアクセスメモリセル」または「Ｆ−ＲＡＭセル」とは、本明細書中
では、１つ以上のトランジスタ、及び記憶ノード（ＳＮ）とプレート線との間に結合され
た強誘電体コンデンサまたはフェロキャパシタを含む単一のメモリセル電子回路を記述す
るために用い、この単一のメモリセル電子回路は、強誘電体コンデンサ内の強誘電体材料
の分極状態の切り換え（スイッチング）により１ビットのバイナリ情報を記憶する。
【００１６】
本明細書中に用いる「１Ｔ１Ｃ」とは、単一のトランジスタ及び単一の強誘電体コンデ
ンサを含むＦ−ＲＡＭセルのアーキテクチャを参照する。
【００１７】
本明細書中に用いる「２Ｔ１Ｃ」とは、２つのトランジスタ、即ち第１またはアクセス
・トランジスタ及び第２または基準トランジスタ、及び単一の強誘電体コンデンサを含む
Ｆ−ＲＡＭセルのアーキテクチャを参照する。
【００１８】
本明細書中に用いる「Ｆ−ＲＡＭデバイス」または「メモリデバイス」とは、一般に、
Ｆ−ＲＡＭセルのアレイ、並びに複数のセンス増幅器（ＳＡ）及び１つ以上の処理素子ま
たはコントローラを含むメモリデバイスを参照し、ＳＡは、データ線またはビット線、及
び基準線を通して上記アレイに結合されて、ビット線上のデータ電圧を基準線上の基準電
圧と比較し、処理素子またはコントローラは、アクセス・トランジスタ、基準トランジス
タ、及びＳＡに対して制御信号を発行し、ビット線及び基準線に電圧を印加し、強誘電体
コンデンサのプレート線に電圧パルスを印加するように構成されている。処理素子は、レ
ジスタ、マルチプレクサ、コマンド及びアドレス回路、タイミング・コントローラ、及び
エラーチェック回路を含むことができる。処理素子、ＳＡ、及び上記アレイは、単一の集
積回路（ＩＣ：integrated circuit）上に一体化して形成することができ、あるいは外部
に結合された複数のディスクリート（個別）デバイスまたはＩＣを含むことができる。
【００１９】
本明細書中に用いる「Ｕ状態」は、読出しサイクル中に分極状態が切り換えられない際
に、強誘電体コンデンサにおいて電荷により発生する線形応答を参照し、ビット線がＳＡ
の非反転側に接続されるとデータ「０」に変換される。
【００２０】
本明細書中に用いる「Ｐ状態」は、読出しサイクル中の分極切り換えに起因して電荷に
より発生する非線形応答を参照し、ビット線がＳＡの非反転側に接続されるとデータ「１
」に変換される。一般に、Ｐ状態の大きさはＵ状態の大きさよりも２倍以上大きい。
【００２１】
最後に、基準電圧は、強誘電体コンデンサが発生するデータ電圧との比較のためにＳＡ
に印加される電圧である。データ電圧は、切り換えまたは非切り換えの強誘電体コンデン
サの両端間に第１電圧（Ｖ１）が印加された結果として発生する。基準電圧は、非切り換
えの強誘電体コンデンサの両端間に第２電圧（Ｖ２）が印加された結果として発生する。
Ｖ２は相応に、一般にＶ１電圧よりも大きく設定されて、Ｕ状態の電圧よりも高く、かつ
Ｐ状態の電圧よりも低い基準電圧を生成する。
【００２２】
本発明の実施形態によるＦ−ＲＡＭセルを含むメモリデバイスの動作を詳細に説明する
前に、Ｆ−ＲＡＭメモリセル、及び本発明の実施形態を実現することができる環境を提示
することが有益である。
【００２３】
図１に、本発明の実施形態による２Ｔ１Ｃ Ｆ−ＲＡＭセル１０２を含むメモリデバイ
ス１００の一部分の概略ブロック図を示す。図１を参照すれば、Ｆ−ＲＡＭセル１０２は
、記憶ノード（ＳＮ）とプレート線（ＰＬ：plate line）との間に結合された単一の強誘
電体コンデンサ１０４と；ＳＮとデータ線またはビット線ＢＬとの間に結合され、第１ワ
ード線（ＷＬ１）によって制御される第１またはアクセス・トランジスタ１０６と；ＳＮ
と基準線ＢＬＢとの間に結合され、第２ワード線（ＷＬ２）によって制御される第２また
は基準トランジスタ１０８とを含む。２Ｔ１Ｃ Ｆ−ＲＡＭセル１０２は、読出し動作中
にプレート線ＰＬに印加される２つの電圧パルスを利用してビットレベルの参照を生じさ
せ、このビットレベルの参照では、Ｆ−ＲＡＭセルのデータ電圧が、同じセルのＵ状態に
基づく基準電圧と比較され、即ち、第１電圧パルス（第１パルス）を用いてデータ電圧を
発生し、第２電圧パルス（第２パルス）を用いてセル内基準電圧を発生し、第２電圧パル
スは、同時に強誘電体コンデンサに対するクリア信号として機能して、強誘電体コンデン
サにおけるＵ状態を強めることができる。
【００２４】
図１に示すように、メモリデバイス１００は、センス増幅器（ＳＡ）１１０と、第１ま
たはビット線プリチャージ回路１１２と、第２または基準線プリチャージ回路１１４とを
さらに含み、ＳＡ１１０は、ビット線ＢＬ上のデータ電圧を基準線ＢＬＢ上の基準電圧と
比較する。ビット線プリチャージ回路１１２は、処理素子（図面中には図示せず）によっ
て制御されて、第１パルスがプレート線に印加される前にビット線ＢＬをプリチャージし
て切り離すように構成されている。ビット線プリチャージ回路１１２及び処理素子は、第
１パルスの前にＳＮ上のあらゆる残留電圧を放電するようにさらに構成されていることが
好ましい。基準線プリチャージ回路１１４も、処理素子によって制御され、ＳＮ上のあら
ゆる残留電圧を放電して、第２パルスがプレート線に印加される前に基準線を切り離すよ
うに構成されている。
【００２５】
２つのトランジスタ、即ちアクセス・トランジスタ１０６及び基準トランジスタ１０８
を用いて、ＳＮをまずビット線ＢＬに、次に基準線ＢＬＢに順次結合することが、読出し
動作を可能にすることは明らかであり、読出し動作では、第１電圧パルスと第２電圧パル
スとの間にビット線のプリチャージを必要とせず、これによりメモリデバイスの動作の周
波数が最適化される。それに加えて、Ｆ−ＲＡＭセル１０２０に記憶されているビット毎
に発生する基準電圧は、同じセル（強誘電体コンデンサ１０４）のＵ状態の変化に追従し
、これらの変化が、セルの製造におけるプロセス変動に起因するか、温度の変化に起因す
るか、あるいはメモリデバイス１００の動作寿命全体にわたる耐久サイクル動作及びデー
タ保持の焼き付きのような損耗ストレスに起因するかは問わず、これにより、より大きい
Ｆ−ＲＡＭの信号マージンを提供し、メモリデバイスの寿命を、全体用の基準電圧を用い
る従来の１Ｔ１Ｃ Ｆ−ＲＡＭに比べて改善するか最大にする。
【００２６】
図２に、本発明の一実施形態による２Ｔ１Ｃ Ｆ−ＲＡＭセル２０４のアレイ２０２を
含むメモリデバイス２００の簡略化したブロック図を示し、２Ｔ１Ｃ Ｆ−ＲＡＭセル２
０４は複数の行２０６及び複数の列２０８の形に配列され、各行は第１ワード線（ＷＬ１
）及び第２ワード線（ＷＬ２）を共有し、各列内のセルは、共通のデータ線またはビット
線（ＢＬ）及び基準線（ＢＬＢ）を有する。図示していないが、隣接する列のセル２０４
どうしが１つのビット線（ＢＬ）または基準線（ＢＬＢ）を共有して、必要な線の本数を
低減し、結果的にアレイ２０２のサイズを低減することができることは明らかである。図
２を参照すれば、メモリデバイス２００は、コマンドまたは制御信号をＦ−ＲＡＭセル２
０４の各々に対して発行するための、マイクロコントローラ、マイクロプロセッサ、また
は状態マシンのようなコントローラまたは処理素子２１０を、メモリアレイから読み出し
メモリアレイに書き込むための他の周辺回路と共にさらに含む。一般に、図２に示す実施
形態におけるように、これらの周辺回路は、行デコーダ２１２、列デコーダ２１４、及び
センス増幅器／ドライバ（駆動回路）２１６をさらに含む。
【００２７】
データワードをメモリデバイス２００に記憶するか書き込む際に、行デコーダ２１２は
、アレイ２０２の１行を選択して、適切なタイミングの制御信号を、選択した行内のＦ−
ＲＡＭセル２０４の第１ワード線（ＷＬ１）に供給する。列デコーダ２１４は、列アドレ
スを変換し、処理素子２１０がビット線ＢＬをＦ−ＲＡＭセル内のＳＮに結合する間に、
センス増幅器／ドライバ２１６からのデータ電圧を各Ｆ−ＲＡＭセル２０４のビット線Ｂ
Ｌに結合する。ＢＬが論理値「１」であり、０Vがプレート線（ＰＬ）に印加されている
際には、論理値「１」がＦ−ＲＡＭセルに書き込まれる。ＢＬが論理値「０」であり、０
VがＰＬに印加されている際には、Ｆ−ＲＡＭセルは再分極せず、従って、読出し動作中
にクリアパルスによって発生したＵ状態または論理値「０」のままである。
【００２８】
一般に、データワードをメモリデバイス２００から呼び出す、または読み出す際には、
行デコーダ２１２が、適切なタイミングの制御信号を、アレイ２０２の選択した行内のＦ
−ＲＡＭセル２０４の第１及び第２ワード線（ＷＬ１及びＷＬ２）に供給することによっ
て、行アドレスを変換する。列デコーダ２１４は、セル内の強誘電体コンデンサ（図面中
には図示せず）のプレート線（ＰＬ）に第１パルスを印加することによって発生する、選
択した行内の各Ｆ−ＲＡＭセル２０４のビット線ＢＬからのデータ電圧をセンス増幅器２
１６に結合し、次に、プレート線（ＰＬ）に第２パルスを印加することによって発生する
同じセル行の基準線ＢＬＢからの基準電圧をセンス増幅器２１６に結合することによって
、列アドレスを変換する。センス増幅器２１６は、選択した行内のＦ−ＲＡＭセル毎に、
データ電圧を、同じセルからの基準電圧と比較して、当該セルから論理値「０」が読み出
されたか論理値「１」が読み出されたかを判定する。
【００２９】
以下、本発明の一実施形態による図１のＦ−ＲＡＭセル１０２から１ビットのデータを
読み出す読出しサイクルを、図１〜３を参照しながらより詳細に説明する。図１を参照す
れば、本実施形態では、メモリデバイス１００及びＦ−ＲＡＭセル１０２は、ビット線Ｂ
Ｌの静電容量（ＣBL）が基準線ＢＬＢの静電容量（ＣBLB）とほぼ等しいか同じであるよ
うに構成されている。図３を参照すれば、ＳＮからのデータをビット線ＢＬに結合するた
めにプレート線に印加される第１パルスの第１ピーク電圧（Ｖ１）の大きさが、基準電圧
を基準線に結合するためにプレート線に印加される第２パルスの第２ピーク電圧（Ｖ２）
よりも小さい。
【００３０】
図３を参照すれば、時刻ｔ０に、処理素子２１０がPreQ_BL信号をビット線プリチャー
ジ回路に供給して、ビット線プリチャージ回路１１２をオン状態にして、ビット線ＢＬを
所定電圧、例えば０Vにプリチャージする。
【００３１】
時刻ｔ０から時刻ｔ１までは、ビット線プリチャージ回路をオン状態にしたままで、制
御信号ＷＬ１をワード線ＷＬ１に供給して、アクセス・トランジスタ１０６をデフォルト
の固定タイミングからオン状態にして、あらゆる残留内部電圧を記憶ノードＳＮから放電
する。
【００３２】
時刻ｔ１から時刻ｔ２までは、ビット線プリチャージ回路１１２をオフ状態にしてビッ
ト線ＢＬを切り離し、これに続いてＶ１のピーク電圧を有する第１またはデータパルスを
Ｆ−ＲＡＭセル１０２のプレート線に印加し、これにより強誘電体コンデンサ１０４の両
端間に電界を印加して次式のビット線電圧（ＶBL）を生じさせる：
ＶBL＝(Ｖ１×ＣF)／(ＣF＋ＣBL)
ここに、ＶBLはビット線電圧であり、Ｖ１は第１パルスのピーク電圧であり、ＣBLはビ
ット線の静電容量であり、ＣFは強誘電体コンデンサ１０４の静電容量であり、この値は
、当該強誘電体コンデンサ内の強誘電体材料の分極状態が、電界の印加によって切り換え
られた（Ｐ状態、論理値「１」）か切り換えられない（Ｕ状態、論理値「０」）かに依存
する。
【００３３】
時刻ｔ２からｔ３までは、ビット線電圧ＶBLがオン・パルスのデータ電圧からパルス後
（上−下）のデータ電圧（ＵUDまたはＰUD）まで降下し、この降下は、強誘電体コンデン
サ１０４内の強誘電体材料の分極状態が切り換えられた（ＰUD）か切り換えられていない
（ＵUD）に依存する。基準線プリチャージ回路１１４をオン状態にしたままで、ワード線
ＷＬ１がオフ状態になってビット線ＢＬをＳＮから切り離し、これに続いて制御信号ＷＬ
２をワード線ＷＬ２に供給して、基準トランジスタ１０８をデフォルトの固定タイミング
からオン状態にして、あらゆる残留内部電圧を記憶ノードＳＮから放電する。
【００３４】
時刻ｔ３からｔ４までは、基準線プリチャージ回路１１４をオフ状態にして基準線ＢＬ
Ｂを切り離し、これに続いてＶ２のピーク電圧を有する第２パルスをＦ−ＲＡＭセル１０
２のプレート線に印加する。なお、第２パルスの結果として強誘電体コンデンサ１０４の
両端間に印加される電界の向きは、第１パルスによって印加される電界の向きと同じであ
る。従って、強誘電体コンデンサ１０４の分極は切り換えられず、第２パルスは基準パル
スとして機能して、次式の基準電圧（ＶBLB）を基準線ＢＬＢ上に発生する：
ＶBLB＝(Ｖ２×ＣFU)／(ＣFU＋ＣBLB)
ここに、ＶBLBは基準線の電圧であり、Ｖ２は第２パルスのピーク電圧であり、ＣBLBは
基準線ＢＬＢの静電容量であり、ＣFUは非切り換え（Ｕ状態）の分極状態である強誘電体
コンデンサ１０４の静電容量である。さらに、強誘電体コンデンサ１０４は切り換えられ
ない（非切り換え状態の）ままであるので、第２パルスはクリアパルスとして機能する。
【００３５】
最後に、時刻ｔ４から時刻ｔ５までは、ワード線ＷＬ２が基準トランジスタ１０８をオ
フ状態にして基準線ＢＬＢをＳＮから切り離し、処理素子２１０がＳＡイネーブル信号を
ＳＡ１１０に供給して、ビット線ＢＬ上のデータ電圧（ＵUDまたはＰUD）及び同じセル１
０２からの、強誘電体コンデンサ１０４のＵ状態に基づく基準電圧が、ＳＡ内でラッチさ
れることを可能にする。
【００３６】
以下、本発明の他の実施形態による、図１のＦ−ＲＡＭセルから１ビットのデータを読
み出す読出しサイクルを、図１、２及び４を参照しながらより詳細に説明する。図１を参
照すれば、ここでも、メモリデバイス１００及びＦ−ＲＡＭ１０２は、ビット線ＢＬの静
電容量（ＣBL）が基準線ＢＬＢの静電容量（ＣBLB）とほぼ等しいか同一であるように構
成されている。図４を参照すれば、本実施形態では、メモリ１００及びＦ−ＲＡＭセル１
０２はマージン掃引能力を提供するように構成され、このマージン掃引能力では、第２パ
ルスの電圧Ｖ２の大きさが可変であるか、０VからＶ１、即ち第１パルスのピーク電圧ま
で掃引され、即ち、Ｖ２：０V〜＞Ｖ１である。こうして、ビット線ＢＬ上にラッチされ
たデータ電圧（ＶBL）のレベルを測定することができ、このレベルは分極が切り換えられ
たか切り換えられないかに応じてＵUDまたはＰUDのいずれかになり得る。
【００３７】
図４を参照すれば、時刻ｔ０に、PreQ_BL信号をビット線プリチャージ回路１１２に供
給して、ビット線ＢＬを所定電圧、例えば０Vにプリチャージする。
【００３８】
時刻ｔ０からｔ１までは、制御信号ＷＬ１を供給してアクセス・トランジスタ１０６を
オン状態にし、その間にビット線プリチャージ回路１１２もオン状態のままにし、これに
より、あらゆる残留内部電圧を記憶ノードＳＮから放電する。
【００３９】
時刻ｔ１からｔ２までは、ビット線プリチャージ回路１１２をオフ状態にしてビット線
ＢＬを切り離し、これに続いてＶ１のピーク電圧を有する第１パルスをＦ−ＲＡＭセル１
０２のプレート線に印加して、(Ｖ１×ＣF)／(ＣF＋ＣBL)に等しいビット線電圧（ＶBL）
を生じさせる。
【００４０】
時刻ｔ２からｔ３までは、ビット線電圧ＶBLが、強誘電体コンデンサ１０４内の強誘電
体材料の分極状態が切り換えられたか否かに応じて、オン・パルスのデータ電圧からパル
ス後（上−下）のデータ電圧（ＵUDまたはＰUD）まで降下し、ワード線ＷＬ１がオフ状態
にされてビット線ＢＬをＳＮから切り離し、これに続いて制御信号をワード線ＷＬ２に供
給して基準トランジスタ１０８をオン状態にする。基準線プリチャージ回路１１４はオン
状態のままにして、あらゆる残留内部電圧を記憶ノードＳＮから放電する。
【００４１】
時刻ｔ３から時刻ｔ４までは、基準線プリチャージ回路１１４をオフ状態にして基準線
ＢＬＢを切り離し、これに続いて第２パルスをＦ−ＲＡＭセル１０２のプレート線に印加
し、第２パルスは０Vから＞Ｖ１まで掃引されるピーク電圧を有する。図３を参照して上
述した実施形態と同様に、強誘電体コンデンサ１０４の分極は切り換えられないままであ
り、第２パルスは基準パルスとして機能して、次式の基準電圧を基準線ＢＬＢ上に発生す
る：
ＶBLB＝(Ｖ２×ＣFU)／(ＣFU＋ＣBLB)
ここに、ＶBLBは基準線の電圧であり、Ｖ２は第２パルスのピーク電圧であり、ＣBLBは
基準線ＢＬＢの静電容量であり、ＣFUは非切り換え（Ｕ状態）の分極状態である強誘電体
コンデンサ１０４の静電容量である。第２パルスの可変電圧は、０Vから＞Ｖ１まで掃引
することができ、データ電圧（ＵUDまたはＰUD）のレベルを測定する能力を加える。さら
に、強誘電体コンデンサ１０４は非切り換え状態のままであるので、第２パルスはクリア
パルスとしても機能する。
【００４２】
最後に、時刻ｔ４から時刻ｔ５までは、ワード線ＷＬ２が基準トランジスタ１０８をオ
フ状態にして基準線ＢＬＢをＳＮから切り離し、処理素子２１０がＳＡイネーブル信号を
ＳＡ１１０に供給することによって、ビット線ＢＬ上のデータ電圧（ＵUDまたはＰUD）及
び基準電圧（ＵUD+）がＳＡ内でラッチされることを可能にする。
【００４３】
以下、本発明のさらに他の実施形態による、図１のＦ−ＲＡＭセルから１ビットのデー
タを読み出す読出しサイクルを、図１、２及び５を参照しながらより詳細に説明する。図
３及び４を参照して上述した実施形態と同様に、メモリデバイス１００及びＦ−ＲＡＭセ
ル１０２は、ビット線ＢＬの静電容量（ＣBL）が基準線ＢＬＢの静電容量（ＣBLB）とほ
ぼ等しいか同じであるように構成されている。
【００４４】
しかし、図５を参照すれば、本実施形態では、メモリデバイス１００及びＦ−ＲＡＭセ
ル１０２がマージン掃引能力を提供するように構成され、このマージン掃引能力では、第
２パルスの電圧Ｖ２の大きさが可変であるか０Vから＞Ｖ１まで掃引され、ＳＡイネーブ
ル信号は第２パルスの期間中に、あるいは第２パルスと同時に供給され、これにより、時
刻ｔ４からｔ５までの期間をなくして、メモリデバイス１００／２００の動作の周波数を
増加させる。
【００４５】
図５を参照すれば、時刻ｔ０に、PreQ_BL信号をビット線プリチャージ回路１１２に供
給して、ビット線を所定電圧、例えば０Vにプリチャージする。
【００４６】
時刻ｔ０から時刻ｔ１までは、制御信号ＷＬ１を供給してアクセス・トランジスタ１０
６をオン状態にし、その間にビット線プリチャージ回路１１２もオン状態のままにし、こ
れにより、あらゆる残留内部電圧を記憶ノードＳＮから放電する。
【００４７】
時刻ｔ１から時刻ｔ２までは、ビット線プリチャージ回路１１２をオフ状態にしてビッ
ト線ＢＬを切り離し、これに続いて、Ｖ１のピーク電圧を有する第１パルスをＦ−ＲＡＭ
セル１０２のプレート線に印加して、(Ｖ１×ＣF)／(ＣF＋ＣBL)に等しいビット線電圧（
ＶBL）を生じさせる。
【００４８】
時刻ｔ２から時刻ｔ３までは、ビット線電圧ＶBLが、強誘電体コンデンサ１０４内の強
誘電体材料の分極状態が切り換えられたか否かに応じて、オン・パルスのデータ電圧から
パルス後（上−下）のデータ電圧（ＵUDまたはＰUD）まで降下し、ワード線ＷＬ１がオフ
状態にされてビット線ＢＬをＳＮから切り離し、これに続いて制御信号をワード線ＷＬ２
に供給して基準トランジスタ１０８をオン状態にする。基準線プリチャージ回路１１４は
オン状態のままにして、あらゆる残留内部電圧を記憶ノードＳＮから放電する。
【００４９】
時刻ｔ３から時刻ｔ４までは、基準線プリチャージ回路１１４をオフ状態にして基準線
ＢＬＢを切り離し、これに続いて第２パルスをＦ−ＲＡＭセル１０２のプレート線に印加
し、第２パルスは０Vから＞Ｖ１まで掃引されるピーク電圧を有する。それに加えて、上
述したように、ＳＡイネーブル信号を第２パルスの期間中に、あるいは第２パルスと同時
に供給して、ビット線ＢＬ上のデータ電圧（ＵUDまたはＰUD）及び基準電圧（ＵUO）がＳ
Ａ１１０内でラッチされることを可能にし、これにより、時刻ｔ４からｔ５までの期間を
なくして、メモリデバイス１００／２００の動作の周波数を増加させる。最後に、ワード
線ＷＬ２が基準トランジスタ１０８をオフ状態にして基準線ＢＬＢをＳＮから切り離す。
【００５０】
図６に、本発明の他の実施形態による、２Ｔ１Ｃ Ｆ−ＲＡＭセル６０２を含むメモリ
デバイス６００の一部分を示し、この部分ではビット線の静電容量が基準線の静電容量よ
りも大きい。図６を参照すれば、Ｆ−ＲＡＭ６０２は、記憶ノード（ＳＮ）とプレート線
（ＰＬ）との間に結合された単一の強誘電体コンデンサ６０４と；ＳＮとデータ線または
ビット線ＢＬとの間に結合され、第１ワード線（ＷＬ１）によって制御される第１または
アクセス・トランジスタと；ＳＮと基準線ＢＬＢとの間に結合され、第２ワード線（ＷＬ
２）によって制御される第２または基準トランジスタ６０８とを含む。メモリデバイス６
００は、センス増幅器６１０と、第１またはビット線プリチャージ回路６１２と、第２ま
たは基準線プリチャージ回路６１４と、追加的なビット線静電容量（ＣADD）とをさらに
含む。追加的なビット線静電容量は、図６に示すようにビット線ＢＬに結合された１つ以
上のディスクリート・コンデンサを含むことができ、あるいは、ビット線ＢＬと基板（図
示せず）またはＩＣとの間に形成される固有容量を含むことができ、この基板またはＩＣ
上にメモリデバイス６００が製造される。追加的なビット線静電容量（ＣADD）がビット
線ＢＬの総静電容量を増加させるので、ビット線ＢＬの総静電容量は基準線ＢＬＢの静電
容量よりも大きくなり、即ち(ＣBL＋ＣADD)≧ＣBLBとなる。こうしたセル構成の目標は、
ＰＬの電源電圧の複雑性を低減することにある、というのは、基準電圧をＶ１と同じＶ２
により発生することができるからであり、但し、セル構成１００に比べて、Ｐ状態のマー
ジンが(Ｖ１×ＣF)／(ＣF＋ＣBL＋ＣADD)以下になるという犠牲を払う。
【００５１】
以下、本発明の一実施形態による図６のＦ−ＲＡＭセルから１ビットのデータを読み出
す読出しサイクルを、図２、６及び７を参照しながらより詳細に説明する。図６を参照す
れば、ここでも、メモリデバイス６００及びＦ−ＲＡＭセル６０２は、追加的なビット線
静電容量（ＣADD）がビット線ＢＬの総静電容量を増加させて、この総静電容量が基準線
ＢＬＢの静電容量よりも大きくなる、即ち、(ＣBL＋ＣADD)≧ＣBLBとなるように構成され
ている。しかし、図７を参照すれば、本実施形態では、第１パルスの第１ピーク電圧（Ｖ
１）の大きさが第２パルスの第２ピーク電圧（Ｖ２）の大きさと等しいかほぼ同じである
。
【００５２】
図６を参照すれば、時刻ｔ０に、処理素子２１０がPreQ_BL信号をビット線プリチャー
ジ回路６１２に印加して、ビット線プリチャージ回路をオン状態にして、ビット線ＢＬを
所定電圧、例えば０Vにプリチャージする。
【００５３】
時刻ｔ０から時刻ｔ１までは、ビット線プリチャージ回路６１２をオン状態にしたまま
で、制御信号ＷＬ１をワード線ＷＬ１に供給してアクセス・トランジスタ６０６をデフォ
ルトの固定タイミングからオン状態にして、あらゆる残留内部電圧を記憶ノードＳＮから
放電する。
【００５４】
時刻ｔ１から時刻ｔ２までは、ビット線プリチャージ回路６１２をオフ状態にしてビッ
ト線ＢＬを切り離し、これに続いて、Ｖ１のピーク電圧を有する第１またはデータパルス
をＦ−ＲＡＭセル６０２のプレート線に印加し、これにより強誘電体コンデンサ６０４の
両端間に電界を印加して次式のビット線電圧を生じさせる：
ＶBL＝(Ｖ１×ＣF)／(ＣF＋ＣBL＋ＣADD)
ここに、ＶBLはビット線電圧であり、Ｖ１は第１パルスのピーク電圧であり、ＣBLはビ
ット線ＢＬの静電容量であり、ＣADDは追加的なビット線静電容量であり、ＣFは強誘電体
コンデンサ６０４の静電容量であり、その値は強誘電体コンデンサ内の強誘電材料の分極
状態が切り換えられた（Ｐ状態）か切り換えられていない（Ｕ状態）かに依存する。
【００５５】
時刻ｔ２からｔ３までは、ビット線電圧ＶBLがオン・パルスのデータ電圧からパルス後
の（上−下）のデータ電圧（ＵUD-またはＰUD-）まで降下し、この降下は、強誘電体コン
デンサ６０４内の強誘電体材料の分極状態が切り換えられた（ＰUD-）か切り換えられて
いない（ＵUD-）に依存する。ワード線ＷＬ１がオフ状態になってビット線ＢＬをＳＮか
ら切り離し、これに続いて、基準線プリチャージ回路をオン状態にしたままで、制御信号
ＷＬ２をワード線ＷＬ２に供給して、基準トランジスタ６０８をデフォルトの固定タイミ
ングからオン状態にして、あらゆる残留内部電圧を記憶ノードＳＮから放電する。
【００５６】
時刻ｔ３からｔ４までは、基準線プリチャージ回路６１４をオフ状態にして基準線ＢＬ
Ｂを切り離し、これに続いてピーク電圧Ｖ２を有する第２パルスをＦ−ＲＡＭセル６０２
のプレート線に印加する。なお、強誘電体コンデンサ６０４の両端間に印加される電界の
向きは、第１パルスによって印加される電界の向きと同じである。従って、強誘電体コン
デンサ６０４の分極は切り換えられず、第２パルスは基準パルスとして機能して、次式の
基準電圧（ＶBLB）を基準線ＢＬＢ上に発生する：
ＶBLB＝(Ｖ２×ＣFU)／(ＣFU＋ＣBLB)
ここに、ＶBLBは基準線電圧であり、Ｖ２は第２パルスのピーク電圧であり、Ｖ１に等
しく、ＣBLBは基準線ＢＬＢの静電容量であり、ＣFUは、非切り換え（Ｕ状態）の分極状
態である強誘電体コンデンサ６０４の静電容量である。さらに、強誘電体コンデンサ６０
４が切り換えられない（非切り換え状態の）ままであるので、第２パルスはクリアパルス
としても機能する。
【００５７】
最後に、時刻ｔ４からｔ５までは、ワード線ＷＬ２が基準トランジスタ６０８をオフ状
態にして、基準線ＢＬＢをＳＮから切り離し、処理素子２１０がＳＡイネーブル信号をＳ
Ａ６１０に供給して、ビット線ＢＬ上のデータ電圧（ＵUD-またはＰUD-）、及び同じセル
６０２からの、強誘電体コンデンサ６０４のＵ状態に基づく基準電圧が、ＳＡ内でラッチ
されることを可能にする。
【００５８】
以下、本発明の他の実施形態による、図６のＦ−ＲＡＭセルから１ビットのデータを読
み出す読出しサイクルを、図２、６及び８を参照しながらより詳細に説明する。図６を参
照すれば、ここでも、メモリデバイス６００Ｆ−ＲＡＭセル６０２は、追加的なビット線
静電容量（ＣADD）がビット線ＢＬの総静電容量を増加させて、(ＣBL＋ＣADD)≧ＣBLBと
なるように構成されている。
【００５９】
しかし、図８を参照すれば、本実施形態では、メモリデバイス６００及びＦ−ＲＡＭセ
ル６０２は、マージン掃引能力を提供するようにも構成され、このマージン掃引能力では
、第２パルスの電圧Ｖ２の大きさが可変であるか、０VからＶ１まで掃引される。ビット
線ＢＬ上にラッチされたデータ電圧（ＶBL）は、分極が切り換えられたか切り換えられな
いかに応じてＵUD-またはＰUD-のいずれかになり得る。第２パルスの電圧Ｖ２を、マージ
ン測定用に、０Vから＞Ｖ１まで上下に掃引してＰUD＞ＵUD＞ＵUD-となるようにして、基
準電圧（ＶBLB）を最終的にＵUDにすることができ、ここに、ＰUD-は、分極が切り換えら
れた際の、Ｆ−ＲＡＭセル６０２のビット線ＢＬ上のデータ電圧であり、ＵUD-は、分極
が切り換えられない際の、Ｆ−ＲＡＭセル６０２のビット線ＢＬ上のデータ電圧であり、
ＵUDは最終的な基準電圧である。
【００６０】
図８を参照すれば、時刻ｔ０に、PreQ_BL信号をビット線プリチャージ回路６１２に供
給して、ビット線ＢＬを所定電圧、例えば０Vにプリチャージする。
【００６１】
時刻ｔ０から時刻ｔ１までは、制御信号ＷＬ１を供給してアクセス・トランジスタ６０
６をオン状態にし、その間にビット線プリチャージ回路６１２もオン状態のままにし、こ
れにより、あらゆる残留内部電圧を記憶ノードＳＮから放電する。
【００６２】
時刻ｔ１からｔ２までは、ビット線プリチャージ回路６１２をオフ状態にしてビット線
ＢＬを切り離し、これに続いて、Ｖ１のピーク電圧を有する第１パルスをＦ−ＲＡＭセル
６０２のプレート線に印加して、(Ｖ１×ＣF)／(ＣF＋ＣBL＋ＣADD)に等しいビット線電
圧（ＶBL）を生じさせる。
【００６３】
時刻ｔ２からｔ３までは、ビット線電圧ＶBLがオン・パルスのデータ電圧からパルス後
（上−下）のデータ電圧（ＵUD-またはＰUD-）まで降下し、この降下は、強誘電体コンデ
ンサ６０４内の強誘電体材料の分極状態が切り換えられた（ＰUD）か切り換えられていな
い（ＵUD）に依存し、そして、ワード線ＷＬ１をオフ状態にしてビット線ＢＬをＳＮから
切り離し、これに続いて制御信号をワード線ＷＬ２に供給して基準トランジスタ６０８を
オン状態にする。基準線プリチャージ回路６１４はオン状態のままであり、あらゆる残留
内部電圧を記憶ノードＳＮから放電する。
【００６４】
時刻ｔ３からｔ４までは、基準線プリチャージ回路６１４がオフ状態になって基準線Ｂ
ＬＢを切り離し、これに続いて、０VからＶ２まで上下に掃引されるピーク電圧を有する
第２パルスをＦ−ＲＡＭセル１０２のプレート線に印加する。図７を参照して説明した実
施形態と同様に、強誘電体コンデンサ６０４の分極は切り換えられないままであり、第２
パルスは基準パルスとして機能して、次式の基準電圧（ＶBLB）を基準線ＢＬＢ上に発生
する：
ＶBLB＝(Ｖ２×ＣFU)(ＣFU＋ＣBLB)
ここに、ＶBLBは基準線電圧であり、Ｖ２は第２パルスのピーク電圧であり、ＣBLBは基
準線ＢＬＢの静電容量であり、ＣFUは非切り換え（Ｕ状態）の分極状態である強誘電体コ
ンデンサ１０４の静電容量である。０Vから＞Ｖ１まで上下に掃引される第２パルスの可
変電圧は、データ電圧ＰUD-またはＵUD-のレベルを測定する能力を加える。さらに、強誘
電体コンデンサ６０４が切り換えられない（非切り換え状態の）ままであるので、この第
２パルスはクリアパルスとしても機能する。
【００６５】
最後に、時刻ｔ４からｔ５までは、ワード線ＷＬ２が基準トランジスタ６０８をオフ状
態にして基準線ＢＬＢをＳＮから切り離し、処理素子２１０がＳＡイネーブル信号をＳＡ
６１０に供給して、ビット線ＢＬ上のデータ電圧（ＵUD-またはＰUD-）及び基準線ＢＬＢ
上の基準電圧がＳＡ内でラッチされることを可能にする。
【００６６】
以下、本発明のさらに他の実施形態による、図６のＦ−ＲＡＭから１ビットのデータを
読み出す読出しサイクルを、図２、６及び９を参照しながらより詳細に説明する。図７及
び８を参照して説明した実施形態と同様に、メモリデバイス６００及びＦ−ＲＡＭセル６
０２は、追加的なビット線静電容量（ＣADD）がビット線ＢＬの総静電容量を増加させて(
ＣBL＋ＣADD)≧ＣBLBとなるように構成されている。
【００６７】
しかし、図９を参照すれば、本実施形態では、メモリデバイス６００及びＦ−ＲＡＭセ
ル６０２がマージン掃引能力を提供するように構成され、マージン掃引能力では、第２パ
ルスの電圧の大きさが可変であり、あるいは０Vから＞Ｖ１まで掃引され、第２パルスの
期間中に、あるいは第２パルスと同時にＳＡイネーブル信号がＳＡ６１０に供給され、こ
れにより、時刻ｔ４からｔ５までの期間をなくして、メモリデバイス６００／２００の動
作の周波数を増加させる。
【００６８】
図９を参照すれば、時刻ｔ０に、PreQ_BL信号をビット線プリチャージ回路６１２に供
給して、ビット線ＢＬを所定電圧、例えば０Vにプリチャージする。
【００６９】
時刻ｔ１からｔ２までは、制御信号ＷＬ１を供給してアクセス・トランジスタ６０６を
オン状態にし、その間にビット線プリチャージ回路６１２もオン状態のままにし、これに
より、あらゆる残留内部電荷を記憶ノードＳＮから放電する。
【００７０】
時刻ｔ１から時刻ｔ２までは、ビット線プリチャージ回路６１２をオフ状態にしてビッ
ト線ＢＬを切り離し、これに続いて、Ｖ１のピーク電圧を有する第１パルスをＦ−ＲＡＭ
セル６０２のプレート線６０２に印加して、(Ｖ１×ＣF)／(ＣF＋ＣBL＋ＣADD)に等しい
ビット線電圧を生じさせる。
【００７１】
時刻ｔ２から時刻ｔ３までは、ビット線電圧ＶBLがオン・パルスのデータ電圧からパル
ス後（上−下）のデータ電圧（ＵUD-またはＰUD-）まで降下し、この降下は、強誘電体コ
ンデンサ６０４内の強誘電体材料の分極状態が切り換えられたか否かに依存し、ワード線
ＷＬ１がオフ状態にされてビット線ＢＬをＳＮから切り離し、これに続いて、制御信号を
ワード線ＷＬ２に供給して基準トランジスタ６０８をオン状態にする。基準線プリチャー
ジ回路６１４はオン状態のままであり、あらゆる残留内聞電圧を記憶ノードＳＮから放電
する。
【００７２】
時刻ｔ３からｔ４までは、基準線プリチャージ回路６１４がオフ状態になって基準線Ｂ
ＬＢを切り離し、これに続いて、０Vから＞Ｖ１まで掃引されるピーク電圧を有する第２
パルスをＦ−ＲＡＭセル６０２のプレート線に印加する。それに加えて、上述したように
、ＳＡイネーブル信号を第２パルスの期間中に、あるいは第２パルスと同時にＳＡ６１０
に供給して、ビット線ＢＬ上のデータ電圧（ＵUD-またはＰUD-）及び基準電圧（ＵUO-）
がＳＡ１１０内でラッチされることを可能にし、これにより、時刻ｔ４からｔ５までの期
間をなくして、メモリデバイス６００／２００の動作の周波数を増加させる。最後に、ワ
ード線ＷＬ２が基準トランジスタ６０８をオフ状態にして基準線ＢＬＢをＳＮから切り離
す。
【００７３】
図１０は、ビットレベルのＵ状態に基づくセル内発生の基準電圧によるＦ−ＲＡＭ信号
マージンの改善を、全体用の固定の基準電圧に対して示すプロットである。図１０、即ち
、ビット線電圧（ＶBL）対ビットフェイル（ビット不具合）カウント数を参照すれば、全
体用の基準電圧は実線１０２で表され、メモリデバイスのアレイ内の任意のＦ−ＲＡＭセ
ルの最弱のＵ状態（最高の電荷を有するもの）と最弱のＰ状態（最低の電荷を有するもの
）と中間にプログラムされて置かれている。例えば、信号マージンを寿命の最初（ＢＯＬ
：beginning of life）に有し、全体用の基準電圧を用いるメモリデバイスは、発生する
全体用の基準電圧（線１００２で表す）までの実効的なＵ状態マージン（線１００６で示
す）が、最弱のＵ状態（最高の電荷を有するもの）を有する第１Ｆ−ＲＡＭセル１００４
に対するものであり、約４０mVであるのに対し、発生する全体用の基準電圧（線１００２
で表す）までの実効的なＰ状態マージン（線１０２６で示す）は、最弱のＰ状態（最低の
電荷を有するもの）を有する第２Ｆ−ＲＡＭセル１０２４に対するものであり、約５０mV
である。
【００７４】
ＢＯＬにおいて信号マージンを有し、ビットレベルのＵ状態に基づくセル内発生の基準
電圧（線１０１４で表される）を用いるメモリデバイスは、第１Ｆ−ＲＡＭセル１００４
の、全体用の基準電圧１００８までの実効的なＵ状態マージン（線１００６）はこれも４
０mVであるが、Ｆ−ＲＡＭセル１０１２と同じである、このＦ−ＲＡＭセル１００４の、
発生する全体用の基準電圧１００８までの実効的なＰ状態マージン（線１０１０）は約１
１０mVである。第２Ｆ−ＲＡＭセル１０１６の、発生する基準電圧１０２０までの実効的
なＵ状態マージン（線１０１８）はこれも４０mVであるが、Ｆ−ＲＡＭセル１０２４と同
じである、この第２Ｆ−ＲＡＭセル１０１６の、発生する基準電圧１０２０までの実効的
なＰ状態マージン（線１０２２）は約８０mVである。従って、デバイスの全体的なＵ状態
マージンは約４０mVであり、デバイスの全体的なＰ状態マージンは約８０mVである。
【００７５】
従って、第２パルスの電圧Ｖ２の大きさが、メモリデバイスの寿命全体を通して固定電
圧に設定されていても、同じセルのＵ状態に基づいて発生する基準電圧は、温度に起因す
るか、耐久サイクル動作に起因するか、あるいはデータ保持の焼き付きに起因するかを問
わず、Ｕ状態の変化に追従し、従って、ビットレベルのＰ状態の信号マージンはデバイス
の寿命全体を通して最大のままであり、メモリデバイスの寿命を延ばすことは明らかであ
る。さらに、第２パルスの電圧Ｖ２の大きさは、全体的基準電圧を用いる従来のＦ−ＲＡ
Ｍセルに対する追加的な利点を提供するように選択または設定することができる。
【００７６】
例えば、一実施形態では、Ｐ状態の信号マージンを最大にしつつ、第２パルスの電圧Ｖ
２を、寿命の最初（ＢＯＬ）に最小のＵ状態の信号マージンを発生するように選択または
設定し、これによりメモリデバイスの寿命を増加させ、さもなければ耐久サイクル動作及
びデータ保持Ｐ状態の劣化により寿命が短縮する。他の実施形態では、第２パルスの電圧
Ｖ２を、ＢＯＬに最大のＵ状態の信号マージンを発生すると共に、寿命の最後（ＥＯＬ：
end-of-life）に最小のＰ状態の信号マージンを発生するように選択または設定し、これ
により、熱脱分極によるリフロー問題に対するメモリデバイスのロバストネス（頑健性）
を増加させることができる。その代わりに、第２パルスの電圧Ｖ２を、上記の実施形態に
おける値の中間値に設定して、メモリデバイスの寿命及びロバストネスを共に最適化する
ことができる。
【００７７】
概要及び要約の部分ではなく、詳細な説明の部分は、特許請求の範囲を説明するために
用いることを意図していることは明らかである。概要及び要約の部分は、発明者が考える
本発明の１つ以上の好適な実施形態を説明するが、その全部ではなく、従って、本発明及
び添付した特許請求の範囲を多少なりとも限定することは意図していない。
【００７８】
こうして、２Ｔ１ＣのＦ−ＲＡＭセルを含むメモリデバイス、及びこれらのメモリデバ
イスを動作させてＦ−ＲＡＭの信号マージン、動作の周波数を最適化するタイミング適用
を改善して、メモリデバイスの寿命を延ばす方法を開示してきた。本発明の実施形態は、
その特定の機能及び関係の実現を例示する機能的構成ブロックを利用して上述してきた。
本明細書中では、これらの機能的構成ブロックの境界を、説明の都合上任意に規定してき
た。本発明の上記特定の機能及び関係が適切に実行される限り、代案の境界を規定するこ
とができる。
【００７９】
以上の特定実施形態の説明は、当業者内の知識を適用することによって、必要以上の説
明なしに、こうした実施形態を他人が、本発明の一般的概念から逸脱することなしに、種
々の用途向けに容易に修正及び／または適合することができるように、本発明の性質を十
分に公開している。従って、本明細書中に提示する教示及び指針に基づけば、こうした適
合及び修正は、開示する実施形態の等価物の意味及び範囲内であることを意図している。
本明細書中の表現法及び用語は説明目的であり限定目的ではなく、このため、本明細書の
用語及び表現法は、当業者が本明細書の教示及び指針を考慮して解釈すべきものであるこ
とは明らかである。
【００８０】
本発明の全幅及び範囲は、上述した好適な実施形態のいずれによっても限定されるべき
でなく、以下の特許請求の範囲及びその等価物のみによって規定されるべきである。
【図１】
2020191152.tif 000003
【図２】
2020191152.tif 000004
【図３】
2020191152.tif 000005
【図４】
2020191152.tif 000006
【図５】
2020191152.tif 000007
【図６】
2020191152.tif 000008
【図７】
2020191152.tif 000009
【図８】
2020191152.tif 000010
【図９】
2020191152.tif 000011
【図１０】
2020191152.tif 000012
【手続補正書】
【提出日】令和2年8月31日(2020.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶ノード（ＳＮ）に結合された第１ソース・ドレイン（ＳＤ）端子と、ビット線（ＢＬ）に結合された第２（ＳＤ）端子とを有する第１トランジスタをオン状態にすることによって、強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルの前記ＳＮを放電するステップと、
Ｖ１のピーク電圧を有する第１電圧パルスを、プレート線と前記ＳＮとの間に結合された強誘電体コンデンサの前記プレート線に印加することによって、データ電圧を前記ＢＬ上に発生するステップと、
前記第１トランジスタをオフ状態にすることによって、前記ＢＬを前記ＳＮから切り離すステップと、
前記ＳＮに結合された第１ソース・ドレイン（ＳＤ）端子と、基準ビット線（ＢＬＢ）に結合された第２ＳＤ端子とを有する第２トランジスタをオン状態にすることによって、前記ＳＮを放電するステップと、
Ｖ２のピーク電圧を有する第２電圧パルスを前記プレート線に印加することによって、前記Ｆ−ＲＡＭセルの前記強誘電体コンデンサの非切り換え状態（Ｕ状態）から導出される基準電圧を前記ＢＬＢ上に発生するステップと
を含む方法。
【請求項２】
前記第２トランジスタをオフ状態にすることによって前記ＢＬＢを前記ＳＮから切り離すステップと、
前記ＢＬ上の前記データ電圧及び前記ＢＬＢ上の前記基準電圧をセンス増幅器（ＳＡ）に結合して、前記Ｆ−ＲＡＭセル内に記憶されているデータを読み出すステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記Ｖ２のピーク電圧を有する前記第２電圧パルスを前記プレート線に印加することが、前記強誘電体コンデンサにおける前記Ｕ状態を強めるためのクリアパルスとしてさらに機能する、請求項１に記載の方法。
【請求項４】
前記Ｖ２が前記Ｖ１よりも大きい、請求項１に記載の方法。
【請求項５】
前記ＳＮを放電する前に、前記ＢＬをビット線プリチャージ回路に結合して、前記ＢＬを所定電圧にプリチャージするステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記ＳＮを放電するステップが、前記ビット線プリチャージ回路により前記ＳＮを放電することを含む、請求項５に記載の方法。
【請求項７】
前記第１電圧パルスを印加する前に、前記ＢＬを前記ビット線プリチャージ回路から切り離すステップをさらに含み、前記第１電圧パルスと前記第２電圧パルスとの間の時間中に、前記ビット線プリチャージ回路が前記ビット線から電気的に切り離された状態に留まる、請求項６に記載の方法。
【請求項８】
前記ビット線の静電容量が前記基準ビット線の静電容量にほぼ等しい、請求項１に記載の方法。
【請求項９】
前記ビット線の静電容量が前記基準ビット線の静電容量よりも大きい、請求項１に記載の方法。
【請求項１０】
記憶ノード（ＳＮ）に結合された第１ソース・ドレイン（ＳＤ）端子と、ビット線（ＢＬ）に結合された第２（ＳＤ）端子とを有する第１トランジスタをオン状態にすることによって、強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルの前記ＳＮを放電するステップと、
Ｖ１のピーク電圧を有するデータパルスを、プレート線と前記ＳＮとの間に結合された強誘電体コンデンサの前記プレート線に印加することによって、データ電圧を前記ＢＬ上に発生するステップと、
前記第１トランジスタをオフ状態にすることによって、前記ＢＬを前記ＳＮから切り離すステップと、
前記ＳＮに結合された第１ソース・ドレイン（ＳＤ）端子と、基準ビット線（ＢＬＢ）に結合された第２ＳＤ端子とを有する第２トランジスタをオン状態にすることによって、前記ＳＮを放電するステップと、
基準パルスを前記プレート線に印加し、前記基準パルスの電圧を前記Ｖ１未満の電圧から、前記Ｖ１よりも大きいＶ２のピーク電圧まで掃引することによって、前記Ｆ−ＲＡＭセルの前記強誘電体コンデンサの非切り換え状態（Ｕ状態）から導出される基準電圧を前記ＢＬＢ上に発生するステップと、
前記第２トランジスタをオフ状態にすることによって、前記ＢＬＢを前記ＳＮから切り離すステップと、
前記ＢＬ上の前記データ電圧及び前記ＢＬＢ上の前記基準電圧をセンス増幅器（ＳＡ）に結合して、前記Ｆ−ＲＡＭセルに記憶されているデータを読み出すステップとを含み、
前記基準パルスを前記プレート線に印加することが、前記強誘電体コンデンサにおける前記Ｕ状態を強めるためのクリアパルスとしてさらに機能する方法。
【請求項１１】
前記ＳＮを放電する前に、前記ＢＬをビット線プリチャージ回路に結合して、前記ＢＬを所定電圧にプリチャージするステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記ＳＮを放電するステップが、前記ビット線プリチャージ回路により前記ＳＮを放電することを含む、請求項１１に記載の方法。
【請求項１３】
前記データパルスを印加する前に、前記ＢＬを前記ビット線プリチャージ回路から切り離すステップをさらに含み、前記データパルスと前記基準パルスとの間の時間中に、前記ビット線プリチャージ回路が前記ビット線から電気的に切り離された状態に留まる、請求項１２に記載の方法。
【請求項１４】
前記ビット線の静電容量が前記基準ビット線の静電容量にほぼ等しい、請求項１０に記載の方法。
【請求項１５】
前記ビット線の静電容量が前記基準ビット線の静電容量よりも大きい、請求項１０に記載の方法。
【請求項１６】
記憶ノード（ＳＮ）に結合された第１ソース・ドレイン（ＳＤ）端子と、ビット線（ＢＬ）に結合された第２（ＳＤ）端子とを有する第１トランジスタをオン状態にすることによって、強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルの前記ＳＮを放電するステップと、
Ｖ１のピーク電圧を有する第１電圧パルスを、プレート線と前記ＳＮとの間に結合された強誘電体コンデンサの前記プレート線に印加することによって、データ電圧を前記ＢＬ上に発生するステップと、
前記第１トランジスタをオフ状態にすることによって、前記ＢＬを前記ＳＮから切り離すステップと、
前記ＳＮに結合された第１ソース・ドレイン（ＳＤ）端子と、基準ビット線（ＢＬＢ）に結合された第２ＳＤ端子とを有する第２トランジスタをオン状態にすることによって、前記ＳＮを放電するステップと、
第２電圧パルスを前記プレート線に印加し、前記第２電圧パルスの電圧を前記Ｖ１未満の電圧から前記Ｖ１よりも大きいＶ２のピーク電圧まで掃引することによって、前記Ｆ−ＲＡＭセルの前記強誘電体コンデンサの非切り換え状態（Ｕ状態）から導出される基準電圧を前記ＢＬＢ上に発生し、同時に、前記ＢＬ上の前記データ電圧及び前記ＢＬＢ上の前記基準電圧をセンス増幅器（ＳＡ）に結合して、前記Ｆ−ＲＡＭセルに記憶されているデータを読み出すステップと
を含む方法。
【請求項１７】
前記第２電圧パルスを印加することが、前記強誘電体コンデンサにおける前記Ｕ状態を強めるためのクリアパルスとしてさらに機能する、請求項１６に記載の方法。
【請求項１８】
前記ＳＮを放電する前に、前記ＢＬをビット線プリチャージ回路に結合して、前記ＢＬを所定電圧にプリチャージするステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
前記ＳＮを放電するステップが、前記ビット線プリチャージ回路により前記ＳＮを放電することを含む、請求項１８に記載の方法。
【請求項２０】
前記第１電圧パルスを印加する前に、前記ＢＬを前記ビット線プリチャージ回路から切り離すステップをさらに含み、前記第１電圧パルスと前記第２電圧パルスとの間の時間中に、前記ビット線プリチャージ回路が前記ビット線から電気的に切り離された状態に留まる、請求項１９に記載の方法。
【外国語明細書】
2020191152000001.pdf