(57)【要約】【課題】少なくとも上限値及び下限値のいずれか一方の制限値により制限される変動範囲内で信号値が変動する第１区間と、該第１区間以外の区間である第２区間と、が繰り返し現れる波形を有する信号を増幅したときの、波形の再現性や電力使用効率を向上する。【解決手段】増幅回路１は、入力信号を増幅し、得られる増幅信号を所定の負荷へ印加する増幅部２０と、増幅信号により所定の負荷に流れる負荷電流を検出する電流検出部１４と、入力信号の電圧レベルに基づいて、負荷に流すべき負荷電流の推定値を計算する推定部３０と、電流検出部１４により検出された負荷電流と推定値との間の差分値が減少するように増幅部２０へ与えられる入力バイアスを調整する調整部３２と、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
少なくとも上限値及び下限値のいずれか一方の制限値により制限される変動範囲内で信号値が変動する第１区間と、該第１区間以外の区間である第２区間と、が繰り返し現れる波形を有する入力信号を増幅する増幅回路であって、
前記入力信号を増幅し、得られる増幅信号を所定の負荷へ印加する増幅部と、
前記増幅信号により前記所定の負荷に流れる負荷電流を検出する電流検出部と、
前記入力信号の電圧レベルに基づいて、前記負荷に流すべき負荷電流の推定値を計算する推定部と、
前記電流検出部により検出された前記負荷電流と前記推定値との間の差分値が減少するように前記増幅部へ与えられる入力バイアスを調整する調整部と、
を備える増幅回路。
【請求項２】
前記推定部は、前記電圧レベルと前記制限値との差分の時間平均値、前記所定の負荷の抵抗値、及び前記増幅部の利得に基づいて、前記推定値の時間平均値を算出し、
前記調整部は、前記電流検出部により検出された負荷電流の時間平均値と前記推定値の時間平均値との間の差分値が減少するように前記入力バイアスを調整する請求項１に記載の増幅回路。
【請求項３】
前記調整部は、前記調整部により変化する前記入力バイアスの変化を平滑化する平滑部を備える請求項１又は２に記載の増幅回路。
【請求項４】
前記増幅部は、Ｂ級動作によって前記入力信号を増幅する請求項１〜３のいずれか一項に記載の増幅回路。
【請求項５】
前記増幅部は、電界効果トランジスタであり、
前記入力信号は、前記電界効果トランジスタのゲート端子に印加され、
前記電流検出部は、前記電界効果トランジスタのドレイン電流を検出し、
前記調整部は、前記電界効果トランジスタのゲート電圧を調整する、
請求項１〜４のいずれか一項に記載の増幅回路。
【請求項６】
請求項１〜５のいずれか一項に記載の増幅回路と、
交流信号を増幅する増幅器と、
前記交流信号の包絡線信号を生成し、前記入力信号として前記増幅回路へ入力する包絡線信号生成部と、
前記増幅回路から出力される前記増幅信号に応じて前記増幅器への電源電圧を調整する電源電圧調整部と、
を備える交流信号増幅回路。
【請求項７】
少なくとも上限値及び下限値のいずれか一方の制限値により制限される変動範囲内で信号値が変動する第１区間と、該第１区間以外の区間である第２区間と、が繰り返し現れる波形を有する入力信号を増幅し、得られる増幅信号を所定の負荷へ印加する増幅部へ与えられる入力バイアスを調整する、入力バイアス調整方法であって、
前記増幅信号により前記所定の負荷に流れる負荷電流を検出し、
前記入力信号の電圧レベルに基づいて前記負荷に流すべき前記負荷電流の推定値を計算し、
検出された前記負荷電流と前記推定値との間の差分値が減少するように前記増幅部へ与える入力バイアスを調整する、入力バイアス調整方法。
【請求項８】
請求項７に記載の方法により前記増幅部の前記入力バイアスを調整し、
所定の増幅器へ入力される交流信号の包絡線信号を生成し、前記入力信号として前記包絡線信号を前記増幅部へ入力し、
前記増幅部から出力される前記増幅信号に応じて前記所定の増幅器への電源電圧を調整する、電源電圧調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を増幅する増幅回路に関し、例えばＢ級動作クラスのバイアス方法を採用する増幅回路に関する。
【背景技術】
【０００２】
図１は、増幅回路の構成例の説明図である。増幅回路は、信号源１００から入力される信号を増幅するためのｎチャンネル電界効果トランジスタ（ＦＥＴ）１０１を備えている。信号源１００から入力された入力信号は、抵抗Ｒ１０を通った後にキャパシタＣ１０により直流成分を除去される。直流成分を除去された入力信号にはゲートバイアス電圧が加えられ、その後にＦＥＴ１０１のゲート端子に印加される。ゲートバイアス電圧は、抵抗Ｒ１１を介して接続された所定の電圧Ｖgを与える電源線により与えられ、この電源線はキャパシタＣ１１を介して接地されている。
【０００３】
ＦＥＴ１０１のドレイン端子は、インダクタＬ１０を介して、電圧Ｖdを与える電源線へ接続される。また、この電源線はキャパシタＣ１２を介して接地されている。ＦＥＴ１０１により入力信号を増幅して得られる増幅信号がドレイン端子から出力され、直流成分除去用のキャパシタＣ１３を経由して負荷１０２に印加される。
【０００４】
ＦＥＴ１０１のゲート電圧のバイアス方法には、ゲートにかける電圧の大きさによって、Ｂ級動作クラスやＣ級動作クラスなどの省電力を目的とする動作クラスがある。さらにバイアス方法には、消費電力が上記二者より大きいが、ピンチオフ電圧付近に生じる信号の波形歪みを避けるために入力信号がない期間にもバイアス電流を流すＡＢ級動作クラスがある。
【０００５】
なお、ＡＭ変調波を増幅するＡＢ級動作のトランジスタ電力増幅回路であって、入力信号の一部を検波する検波器と、検波器の出力をインピーダンス変換するインピーダンス変換回路と、インピーダンス変換回路の出力を積分する時定数回路と、時定数回路の出力を増幅するための増幅回路とを備えるトランジスタ電力増幅回路が提案されている。このトランジスタ電力増幅回路のベースバイアスは、増幅回路の出力により制御される。
【０００６】
また、入力電力信号をＢ級またはＡＢ級アンプにより増幅させる場合、ＦＥＴの動作点にゲート電圧を設定するための調整を作業者が行わなくても、ゲート電圧を動作点に設定可能な電力増幅器が提案されている。この電力増幅器は、ゲート端子に入力される入力電力信号を増幅してドレイン端子から出力する第１の電界効果型トランジスタと、ドレイン端子に供給する第１のドレイン電流を所定の値に維持するとともに、ゲート端子に所定の電圧を印加するバイアス設定回路と、入力電力信号の大きさに対応した電圧信号を出力端子から外部に送出する検波回路と、検波回路から受信した電圧信号に対応する第２のドレイン電流をドレイン端子に供給する電流供給回路を備える。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平３−２４９８１０号公報
【特許文献２】特開平２００４−２７４３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図２は、入力信号の第１例の波形の説明図である。入力信号の波形には、増幅する対象となる波形が存在する第１区間Ｔ１とそれ以外の区間である第２区間Ｔ２とが繰り返し現れる。第１区間Ｔ１において信号値は、下限値ＶLにより制限される範囲内において変動する。例えば、図２において図示された入力信号の例は、半波波形に類似した波形を有しており、第２区間Ｔ２では、信号値はほぼ下限値ＶLを維持したまま信号は変化しない。
【０００９】
上記の特徴を持つ波形を増幅する場合には、第２区間Ｔ２には増幅すべき信号波形がなく、下限値ＶLのより小さい範囲の波形を増幅しなくて済む。したがって、Ｂ級増幅器を使用することによって増幅器の電力消費の効率を向上できる。
【００１０】
次に図３を参照しながら、図２を参照して上述した特徴をもつ波形を、Ｂ級動作を行う図１の増幅回路により増幅するときの出力波形の形状を説明する。一点鎖線は、上述の特徴を有する入力信号の波形を示す。点線は、入力信号のＤＣレベルを示す。実線はＦＥＴ１０１のドレイン端子からの出力信号の波形の形状を比較しやすいように反転したものを示す。
【００１１】
直流成分除去用のキャパシタＣ１０を通過した入力信号にゲートバイアス電圧が加えられると、点線で示した入力信号のＤＣレベルがゲートバイアス電圧と等しくなる。増幅回路がＢ級増幅回路として使用される場合には、ゲートバイアス電圧がピンチオフ電圧付近に設定されるため、ゲートバイアス電圧より電圧レベルが低い部分の波形は増幅されない。
【００１２】
図２を参照して説明した上述の特徴を有する信号をＢ級増幅回路に入力すると、入力信号のＤＣレベルが下限値ＶLよりも大きくなる。例えば、図２に示した波形の例の場合、第２区間Ｔ２において信号値がほぼ下限値ＶLであるが、入力信号のＤＣレベルは下限値ＶLよりも大きくなる。このため、入力信号の直流成分を除去してからＢ級増幅器へ入力すると、出力波形の形状が、入力波形をＤＣレベルでスライスしたような形状になってしまう。ＦＥＴ１０１の代わりにバイポーラトランジスタを使用する場合においても、出力波形は、カットオフ電圧で入力波形をスライスした形状となる。
【００１３】
また、例えばＦＥＴを使用したＢ級増幅回路では、バイアス電圧はピンチオフ電圧付近に設定され、例えばバイポーラトランジスタを使用したＢ級増幅回路では、バイアス電圧はカットオフ電圧付近に設定される。これらのバイアス電圧の設定が不適切だと、増幅後の波形の再現性が悪くなるか消費電力が増加する。
【００１４】
開示の装置及び方法は、入力信号を増幅回路にて増幅したとき、増幅された信号の波形の再現性を向上することを目的とする。
【００１５】
また、開示の装置及び方法は、入力信号を増幅回路にて増幅したとき、電力の使用効率を向上することを他の目的とする。
【課題を解決するための手段】
【００１６】
実施例の一形態によれば、少なくとも上限値及び下限値のいずれか一方の制限値により制限される変動範囲内で信号値が変動する第１区間と、第１区間以外の区間である第２区間と、が繰り返し現れる波形を有する入力信号を増幅する増幅回路が与えられる。この増幅回路は、入力信号を増幅し、得られる増幅信号を所定の負荷へ印加する増幅部と、増幅信号により所定の負荷に流れる負荷電流を検出する電流検出部と、入力信号の電圧レベルに基づいて、負荷に流すべき負荷電流の推定値を計算する推定部と、電流検出部により検出された負荷電流と推定値との間の差分値が減少するように増幅部へ与えられる入力バイアスを調整する調整部と、を備える。
【発明の効果】
【００１７】
上記実施例によれば、入力信号を増幅回路にて増幅したとき、増幅された信号の波形の再現性が向上する。
【００１８】
また、上記実施例によれば、入力信号を増幅回路にて増幅したときの、電力の使用効率が向上される。
【図面の簡単な説明】
【００１９】
【図１】増幅回路の構成例の説明図である。
【図２】入力信号の第１例の波形の説明図である。
【図３】図１に示す増幅回路の出力波形の形状の説明図である。
【図４】開示の増幅回路の構成例の説明図である。
【図５】増幅部の第１構成例の説明図である。
【図６】バイアス決定部の構成例の説明図である。
【図７】平均入力電圧の算出方法の説明図である。
【図８】（Ａ）及び（Ｂ）は、バイアス調整部の構成例の第１例及び第２例の説明図である。
【図９】（Ａ）及び（Ｂ）は、バイアス補正量ΔＶｇを決定する関数ｆ（ΔＩ）の説明図である。
【図１０】開示のバイアス調整方法の処理の説明図である。
【図１１】増幅部の第２構成例の説明図である。
【図１２】入力信号の第２例の波形の説明図である。
【図１３】増幅部の第３構成例の説明図である。
【図１４】開示の交流信号増幅回路の構成例の説明図である。
【発明を実施するための形態】
【００２０】
上述したとおり、Ｂ級増幅器において入力信号の直流成分を除去すると、出力波形の波形が入力波形をそのＤＣレベルでスライスした形状となることがあるため波形の再現性が悪くなる場合がある。そこで、入力において直流成分を除去せず、入力信号に直接、バイアス電圧を重畳することを考える。例えば、図１に示すようなＦＥＴを増幅素子に使用する増幅回路であれば、入力信号に直接ゲートバイアス電圧を重畳した後に、直流成分除去用のキャパシタＣ１０を通さずにＦＥＴのゲートに印加する。
【００２１】
この場合においても、ゲートバイアス電圧が低すぎると、出力波形の形状が入力波形をスライスした形状となる。反対に、ゲートバイアス電圧が高すぎると、無駄にドレイン電流が流れ消費電力が増加する。このため、以下の実施例によるＢ級増幅回路には、入力バイアスを決定するバイアス決定部が設けられる。
【００２２】
以下、添付する図面を参照して実施例を説明する。図４は、開示の増幅回路の構成例の説明図である。参照符号１は増幅回路を示し、参照符号２は負荷を示し、参照符号１１は加算器を示し、参照符号１２はデジタルアナログ変換器（ＤＡＣ）を示す。参照符号１３は増幅部を示し、参照符号１４は電流検出部を示し、参照符号１５はアナログデジタル変換器（ＡＤＣ）を示し、参照符号１６はバイアス決定部を示す。参照符号１７は、増幅回路１へ入力信号を印加する入力線を示し、参照符号１８は、入力信号を増幅した増幅信号を増幅回路１から負荷２へ出力する出力線を示す。
【００２３】
増幅回路１は、デジタル形式で入力された入力信号をアナログ信号に変換してから、所定の電圧利得Ａで入力信号を増幅し、入力信号を増幅した増幅信号を負荷２へ印加する。増幅回路１には、図２を参照して上述した特徴を有する信号が入力され、このような入力信号を増幅するために増幅回路１は使用される。
【００２４】
増幅回路１は、加算器１１と、ＤＡＣ１２と、増幅部１３と、電流検出部１４と、ＡＤＣ１５と、バイアス決定部１６を備える。加算器１１は、入力信号にバイアス電圧Ｖg（ｔ）を加えた後に、ＤＡＣ１２へ入力する。バイアス電圧Ｖg（ｔ）は、バイアス決定部１６によって所定の周期毎に決定される。時刻ｔは、バイアス電圧Ｖg（ｔ）が決定される決定タイミングである。
【００２５】
Ｖg（ｔ）はある決定タイミングｔにおいて決定された増幅部１３の入力バイアス電圧である。後述するように、増幅部１３が増幅素子としてＦＥＴを使用するとき、Ｖg（ｔ）はＦＥＴのゲートバイアス電圧であってよい。
【００２６】
ＤＡＣ１２は、入力信号とバイアス電圧Ｖg（ｔ）の和をアナログ信号に変換して増幅部１３へ入力する。増幅部１３は、所定の電圧利得Ａで入力信号を増幅した後、増幅によって得られる増幅信号を負荷２へ印加する。
【００２７】
電流検出部１４は、増幅部１３により制御される、電源線から負荷２に流れる負荷電流Ｉdetを検出する。後述するように、増幅部１３が増幅素子としてＦＥＴを使用するとき、電流ＩdetはＦＥＴのドレイン電流であってよい。電流検出部１４は、負荷電流Ｉdetの瞬時値に代えて、平均値を検出結果として出力してもよい。ＡＤＣ１５は、負荷電流Ｉdetをデジタル信号に変換する。
【００２８】
バイアス決定部１６は、入力信号と負荷電流Ｉdetとに従って、バイアス電圧Ｖg（ｔ）を決定する。
【００２９】
図５は、増幅部１３の第１構成例の説明図である。参照符号２０はｎチャンネルＦＥＴを示し、参照符号Ｒ１は抵抗を示し、参照符号Ｃ１、Ｃ２及びＣ３はキャパシタを示し、参照符号Ｌ１はインダクタを示す。増幅部１３は、増幅素子として使用されるＦＥＴ２０のソース接地回路を備える。ＦＥＴ２０のゲート端子にはＤＡＣ１２の出力信号が印加され、ＦＥＴ２０のドレイン端子は、インダクタＬ１及び電流検出部１４を介して電圧Ｖdを与える電源線へ接続される。また、この電源線はキャパシタＣ２を介して接地される。
【００３０】
ＦＥＴ２０のドレイン端子とゲート端子との間が、抵抗Ｒ１及びキャパシタＣ１の直列接続を有するフィードバック線によって接続される。このフィードバック線によって、ＦＥＴ２０による電圧利得は所定値Ａに設定される。ＦＥＴ２０は、ＤＡＣ１２から入力した信号を所定の電圧利得Ａで増幅し、この増幅によって得られた増幅信号を、直流成分除去用のキャパシタＣ３を介して負荷２へ出力する。
【００３１】
図６は、バイアス決定部１６の構成例の説明図である。参照符号３０は負荷電流推定部を示し、参照符号３１は差分算出部を示し、参照符号３２はバイアス調整部を示す。バイアス決定部１６は、負荷電流推定部３０と、差分算出部３１と、バイアス調整部３２を備える。
【００３２】
バイアス決定部１６の構成要素３０〜３２の一部又は全部は、専用のハードウエア回路によって実現されてよい。バイアス決定部１６は、プロセッサとその動作プログラムを記憶する記憶素子を備えてもよい。プロセッサが動作プログラムを実行することにより、構成要素３０〜３２の一部又は全部の処理が実行されてもよい。バイアス決定部１６は、ＦＰＧＡなどのプログラム可能なＬＳＩを備えてもよい。ＦＰＧＡがコンフィギュレーションされることによって、ＦＰＧＡが構成要素３０〜３２の一部又は全部の処理を実行してもよい。
【００３３】
負荷電流推定部３０は、入力信号の電圧レベルに基づいて負荷電流Ｉdetの推定値Ｉcalを算出する。負荷電流推定部３０は、例えば以下の方法によって、推定値Ｉcalを算出してよい。
【００３４】
まず、負荷電流推定部３０は、第１区間Ｔ１の信号値の下限値ＶLと入力信号との間の電位差の平均である平均入力電圧Ｓpを算出する。図７は、負荷電流推定部３０による平均入力電圧Ｓpの算出方法の説明図である。負荷電流推定部３０は、入力信号の電圧を測定する測定時間を所定の積分期間Ｔs毎に分割する。負荷電流推定部３０は、次の式（１）のように、各積分期間Ｔsにおける入力電圧Ｖinと図２の第１区間Ｔ１の信号値の下限値ＶLとの差分（Ｖin−ＶL）の積分値を積分期間Ｔsで割ることによって、平均入力電圧Ｓpを算出する。
【００３５】
【数１】
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【００３６】
式（１）において、ΔＴは入力信号のサンプリング周期である。次に、負荷電流推定部３０は、次の式（２）によって推定値Ｉcalを算出する。
【００３７】
Ｉcal＝（Ｓp×Ａ）／ＺＬ      （２）
【００３８】
式（２）において、定数Ａは増幅部１３の電圧利得であり、定数ＺＬは負荷２の抵抗である。
【００３９】
図６を参照する。差分算出部３１は、負荷電流推定部３０によって算出された推定値Ｉcalから電流検出部１４によって検出された負荷電流Ｉdetを引いた、次の式（３）の差分ΔＩを算出する。
【００４０】
ΔＩ＝Ｉcal−Ｉdet      （３）
【００４１】
または、差分算出部３１は、推定値Ｉcalから検出電流Ｉdetを引いた値に所定の調整用の定数Ｂを加えた次の式（４）の値を、差分ΔＩとして算出してもよい。
【００４２】
ΔＩ＝Ｉcal−Ｉdet＋Ｂ      （４）
【００４３】
バイアス調整部３２は、差分ΔＩが減少するように、バイアス電圧Ｖg（ｔ）（すなわちＦＥＴ２０のゲートバイアス電圧）を調整する。図８の（Ａ）は、バイアス調整部３２の構成例の第１例の説明図である。参照符号３３は変更量算出部を示し、参照符号３４は加算器を示す。バイアス調整部３２は、変更量算出部３３と、加算器３４を備える。
【００４４】
変更量算出部３３は、差分ΔＩに応じてバイアス電圧Ｖg（ｔ）の変更量であるバイアス変更量ΔＶgを算出する。加算器３４は、１つ前の決定タイミング（ｔ−１）におけるバイアス電圧Ｖg（ｔ−１）に、バイアス変更量ΔＶgを加えることによって、バイアス電圧Ｖg（ｔ）を変更する。
【００４５】
図９の（Ａ）及び（Ｂ）は、バイアス補正量ΔＶgを決定する関数ｆ（ΔＩ）の説明図である。変更量算出部３３は、次の式（５）に示すように、所定の差分ΔＩを変数とする関数ｆ（ΔＩ）をバイアス補正量ΔＶgとして算出する。
【００４６】
ΔＶg＝ｆ（ΔＩ）        （５）
【００４７】
関数ｆ（ΔＩ）は、所定の差分ΔＩ０について関数値「０」を有する単調増加関数である。差分ΔＩが比較的大きいとき、すなわち入力信号から推定される推定値Ｉcalに比べて実際の検出値Ｉdetが過小であるとき（負荷電流が過小であるとき）、ΔＶgの符号は正になる。この結果、バイアス電圧Ｖg（ｔ）が増加して負荷電流が増加する。そして、実際の検出値Ｉdetが増加するため、推定値Ｉcalと実際の検出値Ｉdetの差が減少する。
【００４８】
反対に、差分ΔＩが比較的小さいとき、すなわち入力信号から推定される推定値Ｉcalに比べて実際の検出値Ｉdetが過大であるとき（負荷電流が流れ過ぎているとき）、ΔＶgの符号は負になる。この結果、バイアス電圧Ｖg（ｔ）が減少し負荷電流が減少する。そして、実際の検出値Ｉdetが減少するため、推定値Ｉcalと実際の検出値Ｉdetの差が減少する。
【００４９】
図９の（Ａ）に示すように、関数ｆ（ΔＩ）は、所定の差分ΔＩ０から離れるにつれて傾きが変わる関数であってもよい。例えば、関数ｆ（ΔＩ）は、所定の差分ΔＩ０から離れるほど傾きが増加する関数であってよい。また、図９の（Ｂ）に示すように、ΔＩに対して関数値ｆ（ΔＩ）が比例する関数であってもよい。
【００５０】
図８の（Ｂ）は、バイアス調整部３２の第１例及び第２例の構成例の説明図である。参照符号３５は平滑部を示す。バイアス調整部３２は、変更量算出部３３と、加算器３４と、平滑部３５を備える。
【００５１】
平滑部３５は、差分ΔＩの変化を平滑化する。平滑部３５は、差分ΔＩの変化を平滑化した後の値である差分ΔＩfを出力する。平滑部３５は、差分ΔＩの移動平均値を差分ΔＩfとして算出することで、差分ΔＩの変化を平滑化してよい。例えば、平滑部３５は、過去（ｎ＋１）回の積分周期Ｔsにおいてそれぞれ計算された差分ΔＩを、ΔＩ（ｉ）として記憶し（ｉは０〜ｎの整数）、次の式（６）に従って、平滑化された差分ΔＩfを算出するアキュームレータであってもよい。
【００５２】
【数２】
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【００５３】
変更量算出部３３は、図８の（Ａ）の構成において差分ΔＩに応じてバイアス変更量ΔＶgを算出したのと同様に、平滑化された差分ΔＩfに応じてバイアス変更量ΔＶgを算出する。加算器３４は、１つ前の決定タイミング（ｔ−１）におけるバイアス電圧Ｖg（ｔ−１）に、バイアス変更量ΔＶgを加えることによって、バイアス電圧Ｖg（ｔ）を変更する。
【００５４】
図８の（Ｂ）の構成例によれば、平滑部３５による平滑処理の強弱の程度によって、差分ΔＩの変化に対するバイアス電圧Ｖg（ｔ）の応答速度を調節することができる。例えば、式（６）のように差分ΔＩの移動平均値によってバイアス変更量ΔＶgを算出する場合には、積分周期Ｔsや平均区間ｎを調節することによって、差分ΔＩの変化に対するバイアス電圧Ｖg（ｔ）の応答の時定数を調節することができる。
【００５５】
図１０は、開示のバイアス調整方法の処理の説明図である。なお、別な実施の態様においては、下記のオペレーションＡＡ〜オペレーションＡＥの各オペレーションはステップであってもよい。オペレーションＡＡにおいて電流検出部１４は、増幅部１３により制御される、電源線から負荷２に流れる負荷電流Ｉdetを検出する。電流検出部１４は、負荷電流Ｉdetの瞬時値に代えて、平均値を検出結果として出力してもよい。
【００５６】
オペレーションＡＢにおいて負荷電流推定部３０は、入力信号の電圧レベルに基づいて負荷電流の推定値Ｉcalを算出する。
【００５７】
オペレーションＡＣにおいては、差分算出部３１は、上式（３）又は（４）に従って、推定値Ｉcalから検出電流Ｉdetを引いた差分ΔＩを算出する。
【００５８】
オペレーションＡＤにおいて変更量算出部３３は、上式（５）に従って、差分ΔＩに基づいてバイアス補正量ΔＶgを算出する。このとき変更量算出部３３は、平滑部３５により平滑化された差分ΔＩfに基づいてバイアス補正量ΔＶgを算出してもよい。
【００５９】
オペレーションＡＥにおいて加算器３４は、１つ前の決定タイミング（ｔ−１）におけるバイアス電圧Ｖg（ｔ−１）に、バイアス変更量ΔＶgを加えることによって、バイアス電圧Ｖg（ｔ）を変更する。
【００６０】
バイアス電圧Ｖg（ｔ）は加算器１１によって入力信号に重畳され、これによって、ＦＥＴ２０のゲートバイアス電圧として入力信号に重畳される。バイアス電圧Ｖg（ｔ）を重畳された入力信号が、ＤＣ成分除去キャパシタを経由せずに増幅部１３に直接入力されることによって、入力信号波形から算出される負荷電流の推定値Ｉcalと実際の負荷電流の値Ｉdetとが等しくなるようにバイアス電圧Ｖg（ｔ）が調整される。
【００６１】
この状態では、入力信号波形に基づいて予定される負荷電流の推定値Ｉcalと、実際の測定値Ｉdetとが等しい状態となっていることと考えられる。すなわち、この状態では第１区間Ｔ１の入力信号波形が適正に出力信号波形に再現されており、かつ無駄なドレイン電流も流れていないと考えられる。したがって、上記方法によって調整することによって増幅部１３は、適正なバイアス電圧Ｖg（ｔ）によってバイアスされる。
【００６２】
なお、上記の構成例では、増幅部１３は増幅素子として使用されるＦＥＴ２０のソース接地回路を備える。増幅部１３はＦＥＴ２０のドレイン接地回路を備えてもよい。図１１は、増幅部１３の第２構成例の説明図である。参照符号２０はｎチャンネルＦＥＴを示し、参照符号Ｃ２及びＣ３はキャパシタを示し、参照符号Ｌ２はインダクタを示す。
【００６３】
ＦＥＴ２０のゲート端子にはＤＡＣ１２の出力信号が印加され、ＦＥＴ２０のソース端子は、電流検出部１４を介して電圧Ｖdを与える電源線へ接続される。この電源線はキャパシタＣ２を介して接地される。ＦＥＴ２０のドレイン端子はインダクタＬ２を介して接地されており、ドレイン端子から出力される出力信号は、直流成分除去用のキャパシタＣ３を介して負荷２へ出力される。
【００６４】
また、上記の説明では、ＦＥＴを増幅素子に有する増幅回路を例示した説明を行った。しかしながら、開示の装置及び方法はＢ級増幅回路であれば広く適用可能である。したがって開示の装置及び方法の範囲は、ＦＥＴを使用する増幅回路にのみ限定されない。開示の装置及び方法の範囲は、上記の構成及び方法によりバイアスが調整されるＢ級増幅回路を含む。例えば、増幅素子はパイポーラトランジスタでもよい。
【００６５】
本実施例によれば、バイアス電圧が適正に調整されるため、図２を参照して説明した上述の特徴を有する入力信号を増幅したときの波形の再現性が向上する。また、本実施例によれば、バイアス電圧が適正に調整され無駄なドレイン電流が流れないため、増幅回路の電力の使用効率が向上する。
【００６６】
また本実施例では、バイアス決定部１６によるバイアス電圧Ｖg（ｔ）の決定は、入力波形の種類や大きさ、形状に影響されにくい。上記の推定値Ｉcalと測定値Ｉdetは、入力信号の変化に伴って同時かつ同様に変化するため、その差分（推定値Ｉcal−測定値Ｉdet）に基づいて変更されるバイアス電圧Ｖg（ｔ）は、入力波形の挙動に影響されにくいからである。
【００６７】
このため、例えば、入力信号の波形の濃密（第１区間Ｔ１と第２区間Ｔ０の割合であるデューティ比の時間変化）などといった、入力信号の波形の形状に関わらずに本方法を使用できる。また、入力信号の信号値がその下限値ＶLのまま留まる平坦な部分があるか、などといった、入力信号の波形の形状に関わらずに本方法を使用できる。さらに、バイアス決定部１６の応答性が入力信号の波形の変化に追従する必要がなくなるため、高速な回路を使用しなくともバイアス決定部１６を実現することができる。
【００６８】
このように、バイアス電圧Ｖg（ｔ）は入力波形の挙動に影響されにくい。しかし、入力信号の波形に濃密があるとき、すなわち、第１区間Ｔ１と第２区間Ｔ０の割合であるデューティ比が時間経過とともに変化する場合には、デューティ比が大きい期間と小さい期間との間で負荷電流が変化する。このため、デューティ比が大きい期間と小さい期間との間で差分ΔＩに差が生じることが考えられる。また温度変化などの要因によって差分ΔＩに差が生じることも考えられる。平滑部３５を設けることによって、差分ΔＩの変化に対するバイアス電圧Ｖg（ｔ）の応答速度を調節し、デューティ比の時間変化によるバイアス電圧Ｖg（ｔ）の乱れを低減することができる。例えば、上記の積分周期Ｔsや平均区間ｎを調整することによって、差分ΔＩの変化に対するバイアス電圧Ｖg（ｔ）の応答の時定数を調整することができる。
【００６９】
図１２は、入力信号の第２例の波形の説明図である。入力信号の波形には、増幅する対象となる波形が存在する第１区間Ｔ１とそれ以外の区間である第２区間Ｔ２とが繰り返し現れる。第１区間Ｔ１において信号値は、上限値ＶUにより制限される範囲内において変動する。この入力信号の例は、半波波形に類似した波形を有しており、第２区間Ｔ２では、信号値はほぼ上限値ＶUを維持したまま信号は変化しない。
【００７０】
図４に示す増幅回路１を、図１２に示す入力信号を増幅するために使用してもよい。この場合に負荷電流推定部３０は、各積分期間Ｔsにおける入力電圧Ｖinと上限値ＶUとの差分（Ｖin−ＶU）の積分値を積分期間Ｔsで割ることによって、上記の平均入力電圧Ｓpを算出する。
【００７１】
また、図１２に示す第１区間Ｔ１の波形を増幅するために、図１３に示すように増幅部１３を構成する。参照符号２１はｐチャンネルＦＥＴを示し、参照符号Ｒ１は抵抗を示し、参照符号Ｃ１、Ｃ２及びＣ３はキャパシタを示し、参照符号Ｌ１はインダクタを示す。増幅部１３は、増幅素子として使用されるＦＥＴ２１のソース接地回路を備える。ＦＥＴ２１のゲート端子にはＤＡＣ１２の出力信号が印加され、ＦＥＴ２１のドレイン端子は、インダクタＬ１及び電流検出部１４を介して負の極性の電圧を与える電源線へ接続される。また、この電源線はキャパシタＣ２を介して接地される。
【００７２】
ＦＥＴ２１のドレイン端子とゲート端子との間が、抵抗Ｒ１及びキャパシタＣ１の直列接続を有するフィードバック線によって接続される。このフィードバック線によって、ＦＥＴ２１による電圧利得は所定値Ａに設定される。ＦＥＴ２１は、ＤＡＣ１２から入力した信号を所定の電圧利得Ａで増幅し、この増幅によって得られた増幅信号を、直流成分除去用のキャパシタＣ３を介して負荷２へ出力する。
【００７３】
図１４は、開示の交流信号増幅回路１００の構成例の説明図である。交流信号増幅回路１００は、マイクロ波帯の交流信号である入力交流信号を増幅する回路である。参照符号１は図４を参照して説明した増幅回路を示し、参照符号４０は高出力アンプ（ＨＰＡ）を示し、参照符号４１は包絡信号生成部を示し、参照符号４２は波形反転部を示し、参照符号Ｌ３はインダクタを示す。なお、増幅回路１の増幅部１３を図１１に示すように構成する場合、波形反転部４２は不要である。
【００７４】
交流信号増幅回路１００は、増幅回路１と、ＨＰＡ４０と、包絡信号生成部４１と、波形反転部４２と、インダクタＬ３を備える。ＨＰＡ４０は、マイクロ波帯の入力交流信号を増幅する増幅素子である。包絡信号生成部４１は、ＨＰＡ４０に入力される入力交流信号の包絡線波形を有する包絡信号を生成する。包絡信号生成部４１は、生成した包絡信号を、図４を参照して説明した増幅回路１へ入力する。包絡信号は、例えばＶＨＦ帯の信号となる。
【００７５】
増幅回路１は、包絡信号を増幅し、増幅により得られる信号を波形反転部４２へ出力する。波形反転部４２は、比較的大きな入力に対して比較的小さな信号を出力し、比較的小さな入力に対して比較的大きな信号を出力することにより、増幅された包絡信号の波形を、信号強度の大小関係について反転した反転信号を生成する。波形反転部４２は、インダクタＬ３を介して電源線から供給される電源電圧Ｖddに反転信号を加える。反転信号が加えられた電源電圧は電源としてＨＰＡ４０に供給される。
【００７６】
上記構成によって、ＨＰＡ４０には、入力交流信号の包絡線の振幅が大きい期間には大きな電圧の電源が供給され、入力交流信号の包絡線の振幅が小さい期間には小さな電圧の電源が供給されるため、ＨＰＡ４０による消費電力が節約される。
【００７７】
以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
【００７８】
（付記１）
少なくとも上限値及び下限値のいずれか一方の制限値により制限される変動範囲内で信号値が変動する第１区間と、該第１区間以外の区間である第２区間と、が繰り返し現れる波形を有する入力信号を増幅する増幅回路であって、
前記入力信号を増幅し、得られる増幅信号を所定の負荷へ印加する増幅部と、
前記増幅信号により前記所定の負荷に流れる負荷電流を検出する電流検出部と、
前記入力信号の電圧レベルに基づいて、前記負荷に流すべき負荷電流の推定値を計算する推定部と、
前記電流検出部により検出された前記負荷電流と前記推定値との間の差分値が減少するように前記増幅部へ与えられる入力バイアスを調整する調整部と、
を備える増幅回路。
【００７９】
（付記２）
前記推定部は、前記電圧レベルと前記制限値との差分の時間平均値、前記所定の負荷の抵抗値、及び前記増幅部の利得に基づいて、前記推定値の時間平均値を算出し、
前記調整部は、前記電流検出部により検出された負荷電流の時間平均値と前記推定値の時間平均値との間の差分値が減少するように前記入力バイアスを調整する付記１に記載の増幅回路。
【００８０】
（付記３）
前記調整部は、前記調整部により変化する前記入力バイアスの変化を平滑化する平滑部を備える付記１又は２に記載の増幅回路。
【００８１】
（付記４）
前記増幅部は、Ｂ級動作によって前記入力信号を増幅する付記１〜３のいずれか一項に記載の増幅回路。
【００８２】
（付記５）
前記増幅部は、電界効果トランジスタであり、
前記入力信号は、前記電界効果トランジスタのゲート端子に印加され、
前記電流検出部は、前記電界効果トランジスタのドレイン電流を検出し、
前記調整部は、前記電界効果トランジスタのゲート電圧を調整する、
付記１〜４のいずれか一項に記載の増幅回路。
【００８３】
（付記６）
付記１〜５のいずれか一項に記載の増幅回路と、
交流信号を増幅する増幅器と、
前記交流信号の包絡線信号を生成し、前記入力信号として前記増幅回路へ入力する包絡線信号生成部と、
前記増幅部から出力される前記増幅信号に応じて前記増幅器への電源電圧を調整する電源電圧調整部と、
を備える交流信号増幅回路。
【００８４】
（付記７）
少なくとも上限値及び下限値のいずれか一方の制限値により制限される変動範囲内で信号値が変動する第１区間と、該第１区間以外の区間である第２区間と、が繰り返し現れる波形を有する入力信号を増幅し、得られる増幅信号を所定の負荷へ印加する増幅部へ与えられる入力バイアスを調整する、入力バイアス調整方法であって、
前記増幅信号により前記所定の負荷に流れる負荷電流を検出し、
前記入力信号の電圧レベルに基づいて前記負荷に流すべき前記負荷電流の推定値を計算し、
検出された前記負荷電流と前記推定値との間の差分値が減少するように前記増幅部へ与える入力バイアスを調整する、入力バイアス調整方法。
【００８５】
（付記８）
前記増幅部は、Ｂ級動作によって前記入力信号を増幅する付記７に記載の入力バイアス調整方法。
【００８６】
（付記９）
付記７又は８に記載の方法により前記増幅部の前記入力バイアスを調整し、
所定の増幅器へ入力される交流信号の包絡線信号を生成し、前記入力信号として前記包絡線信号を前記増幅部へ入力し、
前記増幅部から出力される前記増幅信号に応じて前記所定の増幅器への電源電圧を調整する、電源電圧調整方法。
【符号の説明】
【００８７】
１    増幅回路
１４    電流検出部
２０    電界効果トランジスタ
３０    負荷電流推定部
３２    バイアス調整部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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