(57)【要約】【課題】高速化を図った固体撮像素子、カメラシステム、および信号読出し方法を提供する。【解決手段】画素部101は、入射光に応じた電荷を蓄積する光電変換素子を有する画素が２次元状に配列された構造を有する。メモリ部102は、電荷の蓄積を開始する前のリセット期間に画素部101から出力されるリセット信号を記憶する。制御部111は、画素部101内の複数の画素に対して電荷の蓄積の開始と終了を同時に行う。水平読出し部105は、電荷の蓄積が終了した後の読出し期間に、画素部101から出力された光信号と、メモリ部102に記憶されているリセット信号とを並行的に差動出力部110へ出力する。【選択図】図２
2010252067.tif 000002
【特許請求の範囲】
【請求項１】
入射光に応じた電荷を蓄積する光電変換素子を有する画素が２次元状に配列された画素部と、
前記電荷の蓄積を開始する前のリセット期間に前記画素部から出力されるリセット信号を行毎に列並列で記憶するメモリ部と、
前記画素部内の複数行の画素に対して前記電荷の蓄積の開始と終了を同時に行う露光制御部と、
前記電荷の蓄積が終了した後の読出し期間に、前記画素部から出力された光信号と、該出力された光信号に対応する前記メモリ部に記憶されている前記リセット信号とを並行的に出力する出力部と、
を有することを特徴とする固体撮像素子。
【請求項２】
前記出力部は、前記光信号と前記リセット信号との差分を出力することを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記出力部は、前記読出し期間に、前記画素部から出力された前記光信号を出力する第１の出力部と、前記メモリ部に記憶されている前記リセット信号を、前記光信号と並行して出力する第２の出力部とを有し、
前記リセット期間に前記画素部から前記リセット信号が入力され、前記読出し期間に前記画素部から前記光信号が入力される信号線と、
前記読出し期間に前記信号線に入力された前記光信号を前記第１の出力部へ出力する光信号出力部と、
前記リセット期間に前記信号線に入力された前記リセット信号を前記メモリ部へ出力し、前記読出し期間に前記メモリ部から出力された前記リセット信号を前記第２の出力部へ出力するリセット信号出力部と、
をさらに有することを特徴とする請求項１に記載の固体撮像素子。
【請求項４】
請求項１〜請求項３のいずれかに記載の固体撮像素子を有することを特徴とするカメラシステム。
【請求項５】
入射光に応じた電荷を蓄積する光電変換素子を有する画素が２次元状に配列された画素部から、前記電荷の蓄積を開始する前のリセット期間に出力されるリセット信号を行毎に列並列でメモリ部に記憶し、
前記画素部内の複数行の画素に対して前記電荷の蓄積の開始と終了を同時に行い、
前記電荷の蓄積が終了した後の読出し期間に、前記画素部から出力された光信号と、該出力された光信号に対応する前記メモリ部に記憶されている前記リセット信号とを並行的に出力する
ことを特徴とする信号読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素において同時に電荷の蓄積の開始と終了を行うグローバルシャッタ機能を備えた固体撮像素子に関する。また、本発明は、固体撮像素子を有するカメラシステムにも関する。また、本発明は、グローバルシャッタ機能に係る信号読出し方法にも関する。
【背景技術】
【０００２】
従来より、多くのMOS型イメージセンサは電子シャッタ機能を備えている。MOS型イメージセンサでは、CCD型イメージセンサと異なり、２次元に配列された多数の画素を行ごとに順次走査して信号のリセットを行うローリングシャッタが採用されている。このため、行ごとに露光のタイミングがずれ、動いている被写体像が歪んで撮影されてしまうという問題がある。
【０００３】
この問題を解決するために、全画素のフォトダイオードを同時にリセットし、所定の露光時間が経過した後、全画素において、フォトダイオードに蓄積された電荷を電荷検出部（電荷-電圧変換部）であるフローティングディフュージョンに同時に転送し、行毎に順次走査して読み出すことで、全画素の露光のタイミングを同一にするグローバルシャッタ機能を有するイメージセンサが開示されている。(例えば特許文献１参照)。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−６５１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
通常、MOS型イメージセンサを使用した固体撮像装置は、いわゆるkTCノイズを除去するために、フォトダイオードに蓄積された電荷に基づく光蓄積画素信号と、フローティングディフュージョンをリセットしたときのリセット信号との差分を出力する。以下、従来の構成例を用いて具体的に説明する。
【０００６】
図８は、従来の固体撮像装置の構成例を示している。図８に示すように、従来の固体撮像装置は、画素部801、垂直走査部802、水平読出し部803、制御部804、垂直信号線805、水平信号線806が設けられた半導体基板800と、外部のA/Dコンバータ807、フレームメモリ808とを有する。
【０００７】
画素部801は、多数の画素を２次元マトリクス状に配置した構造を有する。各画素には、後述する画素回路300（図３）が設けられている。画素部801の各画素からの信号は、垂直信号線805、水平読出し部803、および水平信号線806を経由して外部のA/Dコンバータ807に出力される。
【０００８】
垂直走査部802は、画素部801の画素を１行ずつ選択し、画素のリセット動作や読出し動作を行毎に駆動制御する。水平読出し部803は、列ごとに配置された垂直信号線805からの信号を水平信号線806へ列毎に順次出力する。制御部804は、基準クロックに基づいて各部の動作に必要な各種のパルス信号などを供給する。A/Dコンバータ807は、水平信号線806に出力された信号のアナログ−デジタル変換を行う。フレームメモリ808は、A/Dコンバータ807でアナログ−デジタル変換された画像信号を保持する。
【０００９】
図３は、各画素が有する画素回路の構成例を示している。画素回路300は、フォトダイオード301、フローティングディフュージョン302、転送トランジスタ303、増幅トランジスタ304、選択トランジスタ305、リセットトランジスタ306、排出トランジスタ307を有する。
【００１０】
フォトダイオード301は、入射光に応じた電荷が蓄積される光電変換素子である。フローティングディフュージョン302は、フォトダイオード301に蓄積された電荷を受け取り電圧に変換する。このフローティングディフュージョン302は、増幅トランジスタ304の入力部となっている。転送トランジスタ303は、フォトダイオード301からフローティングディフュージョン302への転送動作を制御するスイッチである。増幅トランジスタ304は、フローティングディフュージョン302の信号を増幅して出力する。選択トランジスタ305は、各行を選択するためのスイッチである。リセットトランジスタ306は、フローティングディフュージョン302をリセットするためのスイッチである。排出トランジスタ307は、フォトダイオード301をリセットするためのスイッチである。
【００１１】
i行目の画素回路300における転送トランジスタ303はパルスφTRN(i)で制御され、選択トランジスタ305はパルスφSEL(i)で制御され、リセットトランジスタ306はパルスφRST(i)で制御され、排出トランジスタ307はパルスφPRS(i)で制御される。これらのパルスは、垂直走査部802より供給される。
【００１２】
以下、図９を用いて動作を説明する。図９に示すリセット動作・リセット信号読出し期間において、行ごとにパルスφRSTがHighとなることでリセットトランジスタ306がONとなるのに引き続いてパルスφSELがHighとなることで選択トランジスタ305がONとなる。これによって、行毎にフローティングディフュージョン302がリセットされた時の、リセット画素信号（リセット信号）が垂直信号線805、水平読出し部803、水平信号線806を介して出力され、外部のA/Dコンバータ807でアナログ−デジタル変換された信号がフレームメモリ808に記憶される。これを全行について行うことで、全画素のリセット信号がフレームメモリ808に記憶される。
【００１３】
その後、全画素において一斉にパルスφPRSがHighとなることで排出トランジスタ307がONとなり、フォトダイオード301がリセットされる。続いて、全画素において一斉にパルスφPRSがLowとなり、電荷の蓄積が開始される。所定の光電荷蓄積期間（露光期間）が経過した後、全画素において一斉にパルスφTRNがHighとなることで転送トランジスタ303がONとなる。これによって、フォトダイオード301に蓄えられた電荷がフローティングディフュージョン302に転送される。
【００１４】
その後、行ごとにパルスφSELがHighとなることで選択トランジスタ305がONとなる。これによって、フォトダイオード301に蓄積された電荷に応じた光蓄積画素信号（光信号）がリセット画素信号の出力と同様に垂直信号線805、水平読出し部803、水平信号線806を介して外部に出力される。外部において、画素から出力された光蓄積画素信号と、フレームメモリ808に記憶されたリセット画素信号との差分を取ることで、kTCノイズが除去された画像信号を得ることができる。
【００１５】
しかしながら、上記のような構成では、リセット画素信号を外部に出力するための期間が必要となるため、固体撮像装置の高速化を図ることができない。同様の理由により、シャッタレリーズから電荷の蓄積開始までのタイムラグを短くすることができない。リセット画素信号を保持するための記憶回路を画素回路内に設け、リセット画素信号と光蓄積画素信号の差分を出力する方法もあるが、画素回路の規模が大きくなるため、画素の開口率が低下し、画素の感度低下を招いてしまう。
【００１６】
本発明は、上述した課題に鑑みてなされたものであって、感度低下を招かず、高速化を図った固体撮像素子、カメラシステム、および信号読出し方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、上記の課題を解決するためになされたもので、入射光に応じた電荷を蓄積する光電変換素子を有する画素が２次元状に配列された画素部と、前記電荷の蓄積を開始する前のリセット期間に前記画素部から出力されるリセット信号を行毎に列並列で記憶するメモリ部と、前記画素部内の複数行の画素に対して前記電荷の蓄積の開始と終了を同時に行う露光制御部と、前記電荷の蓄積が終了した後の読出し期間に、前記画素部から出力された光信号と、該出力された光信号に対応する前記メモリ部に記憶されている前記リセット信号とを並行的に出力する出力部と、を有することを特徴とする固体撮像素子である。
【００１８】
また、本発明の固体撮像素子において、前記出力部は、前記光信号と前記リセット信号との差分を出力することを特徴とする。
【００１９】
また、本発明の固体撮像素子において、前記出力部は、前記読出し期間に、前記画素部から出力された前記光信号を出力する第１の出力部と、前記メモリ部に記憶されている前記リセット信号を、前記光信号と並行して出力する第２の出力部とを有し、前記リセット期間に前記画素部から前記リセット信号が入力され、前記読出し期間に前記画素部から前記光信号が入力される信号線と、前記読出し期間に前記信号線に入力された前記光信号を前記第１の出力部へ出力する光信号出力部と、前記リセット期間に前記信号線に入力された前記リセット信号を前記メモリ部へ出力し、前記読出し期間に前記メモリ部から出力された前記リセット信号を前記第２の出力部へ出力するリセット信号出力部と、をさらに有することを特徴とする。
【００２０】
また、本発明は、上記の固体撮像素子を有することを特徴とするカメラシステムである。
【００２１】
また、本発明は、入射光に応じた電荷を蓄積する光電変換素子を有する画素が２次元状に配列された画素部から、前記電荷の蓄積を開始する前のリセット期間に出力されるリセット信号を行毎に列並列でメモリ部に記憶し、前記画素部内の複数行の画素に対して前記電荷の蓄積の開始と終了を同時に行い、前記電荷の蓄積が終了した後の読出し期間に、前記画素部から出力された光信号と、該出力された光信号に対応する前記メモリ部に記憶されている前記リセット信号とを並行的に出力することを特徴とする信号読出し方法である。
【発明の効果】
【００２２】
本発明によれば、画素部から出力されたリセット信号をメモリ部に記憶するリセット期間を短縮することができるので、高速化を図ることができる。また、画素内に記憶回路を設ける必要もないので、固体撮像素子の感度低下を招くこともない。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態によるカメラシステムの構成を示すブロック図である。
【図２】本発明の一実施形態による固体撮像素子の構成を示すブロック図である。
【図３】本発明の一実施形態による固体撮像素子が有する画素回路の構成を示す回路図である。
【図４】本発明の一実施形態による固体撮像素子が有する信号読出し部の構成を示す回路図である。
【図５】本発明の一実施形態による固体撮像素子の動作を示すタイミングチャートである。
【図６】本発明の一実施形態による固体撮像素子の動作を示すタイミングチャートである。
【図７】本発明の一実施形態による固体撮像素子の動作を示すタイミングチャートである。
【図８】従来の固体撮像素子の構成を示すブロック図である。
【図９】従来の固体撮像素子の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２４】
以下、図面を参照し、本発明の実施形態を説明する。図１は、本実施形態によるカメラシステム（撮像装置）の構成例を示している。このカメラシステムは、撮像レンズ系1、固体撮像素子2、画像処理回路3、記憶媒体4を有する。
【００２５】
撮像レンズ系1は、被写体像を固体撮像素子2の２次元画素アレイ上に結像する。固体撮像素子2は、本実施形態の特徴となる全画素同時シャッタ機能、リセット画素信号の列並列出力機能、光蓄積画素信号とリセット画素信号との差分信号出力機能を有している。
【００２６】
画像処理回路3は、固体撮像素子2から出力される信号に対して、色信号処理、ゲイン処理、ホワイトバランス処理などの信号処理を施し、記憶媒体4に記憶できるフォーマットに変換する。記憶媒体4は、画像データを記憶する固体メモリなどである。カメラシステムにおいては、図１に示す構成のほかに表示パネルなどがあってもよい。
【００２７】
図２は、図１に示す固体撮像素子2の構成例を示している。固体撮像素子2は、画素部101、メモリ部102、画素垂直走査部103、メモリ垂直走査部104、水平読出し部105、画素垂直信号線106、メモリ垂直信号線107、光蓄積画素信号用水平信号線108、リセット画素信号用水平信号線109、差動出力部110、制御部111が設けられた半導体基板100を有する。
【００２８】
画素部101は、入射光に応じた電荷を蓄積する光電変換素子であるフォトダイオードを有する多数の画素を２次元マトリクス状に配置した構造を有する。各画素には、前述した画素回路300（図３）が設けられている。画素回路300の構成は前述した通りであるので、本実施形態での説明を省略する。画素部101内の各画素は、列ごとに設けられた画素垂直信号線106を介して水平読出し部105と接続される。画素部101は、画素への電荷の蓄積を開始する前のリセット動作期間（リセット期間）においては、行毎にフローティングディフュージョン302をリセットしたときのリセット画素信号（リセット信号）を画素垂直信号線106に出力する。また、画素部101は、画素への電荷の蓄積が終了した後の信号読出し期間（読出し期間）においては、行毎にフォトダイオード301に蓄積された電荷に応じた光蓄積画素信号（光信号）を画素垂直信号線106に出力する。
【００２９】
メモリ部102は、画素部101の画素の数と同数のメモリを有する。メモリ部102内の各メモリは、列ごとに設けられたメモリ垂直信号線107を介して水平読出し部105と接続される。メモリ部102は、リセット動作期間には画素部101の各画素から行毎に画素垂直信号線106に出力されるリセット画素信号を水平読出し部105およびメモリ垂直信号線107を介して記憶する。また、信号読出し期間には、行毎に各メモリに記憶されたリセット画素信号を、メモリ垂直信号線107を介して水平読出し部105に出力する。
【００３０】
画素垂直走査部103は、画素部101の各画素を１行ずつ選択し、各画素のリセット動作や読出し動作を駆動制御する。これによって、画素部101からのリセット画素信号および光蓄積画素信号が行単位で列並列に画素垂直信号線106に出力される。画素回路300に入力される各パルスは、画素垂直走査部103より供給される。メモリ垂直走査部104は、メモリ部102の各メモリを１行ずつ選択し、各メモリへの信号書き込み動作やメモリからの信号読出し動作を駆動制御する。
【００３１】
水平読出し部105は、信号読出し期間に、画素部101から行毎に出力される光蓄積画素信号と、メモリ部102に記憶されていた、行毎に出力されるリセット画素信号とを列順次に並行的に出力する。画素垂直信号線106は、リセット動作期間には水平読出し部105を介してメモリ垂直信号線107と接続される。また、信号読出し期間には、水平読出し部105を介して光蓄積画素信号用水平信号線108に接続される。
【００３２】
メモリ垂直信号線107は、リセット動作期間には水平読出し部105を介して画素垂直信号線106と接続される。また、信号読出し期間には、水平読出し部105を介してリセット画素信号用水平信号線109に接続される。
【００３３】
光蓄積画素信号用水平信号線108とリセット画素信号用水平信号線109は差動出力部110に接続されており、光蓄積画素信号用水平信号線108に出力された光蓄積画素信号と、リセット画素信号用水平信号線109に出力されたリセット画素信号との差分となる信号を、差動出力部110を介して外部へ出力する。制御部111は、基準クロックに基づいて各部の動作に必要な各種のパルス信号などを供給する。制御部111から直接もしくは画素垂直走査部103を介して、画素部101内の全画素に対して電荷の蓄積の開始と終了を同時に行うためのパルスを供給することによって、全画素同時シャッタ機能が実現されている。
【００３４】
図４は、水平読出し部105の構成例を示している。水平読出し部105は、画素−メモリ間接続スイッチ401、光蓄積画素信号用水平出力スイッチ402、リセット画素信号用水平出力スイッチ403を有する。
【００３５】
画素−メモリ間接続スイッチ401は、画素垂直信号線106とメモリ垂直信号線107との接続を制御する。画素−メモリ間接続スイッチ401は列ごとに設けられており、制御部111より供給されるパルスφPMTにより制御される。
【００３６】
光蓄積画素信号用水平出力スイッチ402は、画素垂直信号線106と光蓄積画素信号用水平信号線108との接続を制御する。光蓄積画素信号用水平出力スイッチ402は列ごとに設けられており、j列目の光蓄積画素信号用水平出力スイッチ402はパルスφPH(j)により制御される。パルスφPH(j)は図示しない水平走査回路より供給される。
【００３７】
リセット画素信号用水平出力スイッチ403は、メモリ垂直信号線107とリセット画素信号用水平信号線109との接続を制御する。リセット画素信号用水平出力スイッチ403は列ごとに設けられており、j列目のリセット画素信号用水平出力スイッチ403はパルスφMH(j)により制御される。パルスφMH(j)は図示しない水平走査回路より供給される。
【００３８】
次に、図５を用いて、本実施形態による固体撮像素子の動作について説明する。光電荷蓄積期間（露光期間）が開始される前のリセット動作期間では、フローティングディフュージョン302のリセットと、メモリ部102へのリセット画素信号の記憶動作が行毎に列並列に行われる。
【００３９】
具体的には、行毎にパルスφRSTがHighとなることでリセットトランジスタ306がONとなり、フローティングディフュージョン302がリセットされる。その後、その行のパルスφSELがHighとなることで選択トランジスタ305がONとなり、これと同時にパルスφPMTもHighとなることで画素−メモリ間接続スイッチ401がONとなる。これによって、画素垂直信号線106とメモリ垂直信号線107が導通する。したがって、画素部101から画素垂直信号線106へ出力された一行分のリセット画素信号が、画素−メモリ間接続スイッチ401を介してメモリ垂直信号線107へ出力され、メモリ部102の一行分のメモリに記憶される。上記動作を全行順次行うことにより、全画素のリセット画素信号がメモリ部102に記憶される。
【００４０】
全行のフローティングディフュージョン302のリセット、およびメモリ部102へのリセット画素信号の読出しと記憶が終わった後、全行のパルスφPRSがHighとなることで、全画素の排出トランジスタ307がONとなる。これによって、全画素のフォトダイオード301の電荷が排出される。
【００４１】
電荷が排出された後、再びパルスφPRSがLowとなることで排出トランジスタ307がOFFとなる。この動作により、光電荷蓄積期間が始まる。所定の蓄積時間が経過した後、全行のパルスφTRNがHighとなることで全画素の転送トランジスタ303がONとなる。これによって、全画素のフォトダイオード301に蓄えられた電荷がフローティングディフュージョン302に転送される。この動作により、光電荷蓄積期間が完了する。
【００４２】
その後、行ごとにパルスφSELがHighとなることで選択トランジスタ305がONとなる。これによって、画素部101から光蓄積画素信号が行毎に画素垂直信号線106を介して水平読出し部105に入力され、光蓄積画素信号用水平信号線108を介して列順次に差動出力部110に入力される。これと同時に、差動出力部110に出力された光蓄積画素信号に対応し、メモリ部102に記憶されているリセット画素信号がメモリ垂直信号線107を介して水平読出し部105に入力され、リセット画素信号用水平信号線109を介して列順次に差動出力部110に入力される。これにより、画素部101から読み出された光蓄積画素信号とその読み出した画素に対応したリセット画素信号との差分を取った信号（差分信号）が差動出力部110から出力される。この動作を全行順次行い、信号読出し期間が完了する。
【００４３】
以下、図６を用いて、差分信号の出力動作を説明する。図６は、ある行の３列分の差分信号を出力するときの動作を示している。各行の水平出力期間では、列ごとにパルスφPHとパルスφMHがHighとなることで光蓄積画素信号用水平出力スイッチ402とリセット画素信号用水平出力スイッチ403がONとなる。
【００４４】
光蓄積画素信号用水平出力スイッチ402がONとなると、画素部101から画素垂直信号線106へ出力された光蓄積画素信号が、光蓄積画素信号用水平出力スイッチ402を介して光蓄積画素信号用水平信号線108へ出力される。また、リセット画素信号用水平出力スイッチ403がONとなると、メモリ部102からメモリ垂直信号線107へ出力されたリセット画素信号が、リセット画素信号用水平出力スイッチ403を介してリセット画素信号用水平信号線109へ出力される。
【００４５】
光蓄積画素信号は、光蓄積画素信号用水平信号線108を通って差動出力部110へ出力される。また、この光蓄積画素信号の出力と並行して、リセット画素信号は、リセット画素信号用水平信号線109を通って差動出力部110へ出力される。差動出力部110は、入力された光蓄積画素信号とリセット画素信号との差分を外部に出力する。
【００４６】
上述したように、本実施形態によれば、リセット動作期間に画素部101から出力されたリセット画素信号を行毎に列並列でメモリ部102に記憶し、信号読出し期間に、画素部101から出力された光蓄積画素信号と、メモリ部102に記憶されているリセット画素信号とを行毎に並行的に読み出し、光蓄積画素信号とリセット画素信号との差分出力を得ることが可能となる。
従って、リセット動作期間中に列順次に走査して外部に信号を出力するための水平出力期間が不要となる。これによって、リセット動作期間を短くすることができ、固体撮像素子を高速化することができる。さらに、カメラシステムのシャッタレリーズから電荷の蓄積開始までのタイムラグを短くすることができ、かつ連写時のインターバルを短くすることができる。また、画素部内にメモリを持つ必要がないので、画素の開口率を保つことができ、感度の低下を招くこともない。
【００４７】
また、光蓄積画素信号とリセット画素信号との差分をとった出力が得られるので、kTCノイズを除去し、画質の劣化を防止することができる。本実施形態では、半導体基板100上の差動出力部110で差分が得られるが、半導体基板100から光蓄積画素信号とリセット画素信号をそれぞれ出力し、半導体基板100の外部で両者の差分を得るようにしてもよい。しかし、信号に混入するノイズ成分が少ない状態で差分を得ることがより望ましいため、本実施形態のように差動出力部110を半導体基板100上に設けることがより望ましい。
【００４８】
また、図４に示したように、メモリ垂直信号線107を、リセット動作期間におけるメモリ部102へのリセット画素信号の書込みと、信号読出し期間におけるメモリ部102からのリセット画素信号の読出しとで共有することによって、回路規模の増大を抑えることが出来ることは言うまでもない。
【００４９】
本実施形態では、リセット動作期間においてフローティングディフュージョン302のリセットとリセット画素信号の読出しとを行ごとに行う例を示したが、図７に示すように、リセット動作期間において全行のパルスφRSTを同時にHighにして全行のフローティングディフュージョン302のリセットを一斉に行い、その後行ごとにリセット画素信号をメモリ部102に出力し、記憶するようにしてもよい。この動作によれば、リセット動作期間をさらに短くすることができる。
【００５０】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、画素部と水平読出し部の間に、信号をデジタル化する手段を設け、デジタル化された光蓄積画素信号とリセット画素信号を扱うようにしてもよい。
【符号の説明】
【００５１】
1・・・撮像レンズ系、2・・・固体撮像素子、3・・・画像処理回路、4・・・記憶媒体、100・・・半導体基板、101・・・画素部、102・・・メモリ部、103・・・画素垂直走査部、104・・・メモリ垂直走査部、105・・・水平読出し部（出力部）、106・・・画素垂直信号線、107・・・メモリ垂直信号線、108・・・光蓄積画素信号用水平信号線（第１の出力部）、109・・・リセット画素信号用水平信号線（第２の出力部）、110・・・差動出力部（出力部）、111・・・制御部（露光制御部）、300・・・画素回路、301・・・フォトダイオード、302・・・フローティングディフュージョン、303・・・転送トランジスタ、304・・・増幅トランジスタ、305・・・選択トランジスタ、306・・・リセットトランジスタ、307・・・排出トランジスタ、401・・・画素−メモリ間接続スイッチ、402・・・光蓄積画素信号用水平出力スイッチ（光信号出力部）、403・・・リセット画素信号用水平出力スイッチ（リセット信号出力部）
【図１】
2010252067.tif 000003
【図２】
2010252067.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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