(57)【要約】【課題】測定手段及び解析手段をＢＯＳＴ化することで高精度な測定と比較的大きなデータ処理（解析）を高速で実行でき、テスト時間の短縮を図る手段を提供する。【解決手段】解析ＩＤＤＱテストモジュール２００中に平均値処理用連続サンプリング回路２０２を設ける。一度半導体試験装置１００からトリガ信号が平均値処理用連続サンプリング回路２０２に入力されると、平均値処理用連続サンプリング回路２０２が規定の回数繰り返してＩＤＤＱ測定をＩＤＤＱ測定部２０１に実行させる。測定時のＩＤＤＱの値は高精度ＡＤＣ２０３にてＡＤ変換が行われモジュール制御部に送られる。モジュール制御部はデータ解析部２０７などで利用可能なデータを共用するデータ記憶部２０６に保存する。【選択図】図３
2010181261.tif 000002
【特許請求の範囲】
【請求項１】
ＩＤＤＱ測定部と、高精度ＡＤＣと、平均値処理用連続サンプリング回路と、外部機器と接続する外部インターフェイスを有し、ＤＵＴを搭載可能な解析ＩＤＤＱテストモジュールであって、
前記ＩＤＤＱ測定部は前記外部インターフェイスを介してＩＤＤＱ測定を可能な状態に切り替え可能であり、
前記平均値処理用連続サンプリング回路は、前記外部インターフェイスを介してトリガ信号を受けると、前記高精度ＡＤＣに予め設定されたサンプリング回数を繰り返してサンプリングタイミング信号を出力し、
前記高精度ＡＤＣは前記サンプリングタイミング信号を受信すると前記ＩＤＤＱ測定部の出力をアナログ・デジタル変換することを特徴とする解析ＩＤＤＱテストモジュール。
【請求項２】
請求項１に記載の解析ＩＤＤＱテストモジュールにおいて、更にモジュール制御部を有し、
前記高精度ＡＤＣは前記アナログ・デジタル変換後のデジタルデータを前記モジュール制御部に送信し、
前記モジュール制御部は前記サンプリング回数だけ前記アナログ・デジタル変換後のデジタルデータを受信すると平均値を導出することを特徴とする解析ＩＤＤＱテストモジュール。
【請求項３】
請求項２に記載の解析ＩＤＤＱテストモジュールにおいて、
前記モジュール制御部は前記外部インターフェイスを介して前記サンプリング回数の設定要求を受け付け、前記平均値処理用連続サンプリング回路に対して前記サンプリング回数の設定処理を行うことを特徴とする解析ＩＤＤＱテストモジュール。
【請求項４】
請求項２に記載の解析ＩＤＤＱテストモジュールにおいて、更にデータ記憶部を有し、
前記モジュール制御部は受信した前記アナログ・デジタル変換後のデジタルデータ、及び前記導出した平均値を前記データ記憶部に書き込み可能に構成することを特徴とする解析ＩＤＤＱテストモジュール。
【請求項５】
請求項４に記載の解析ＩＤＤＱテストモジュールにおいて、更にデータ解析部を有し、
前記データ解析部は前記データ記憶部に書き込まれた前記アナログ・デジタル変換後のデジタルデータ、及び前記導出した平均値を用いてデータ解析を行うことを特徴とする解析ＩＤＤＱテストモジュール。
【請求項６】
ＩＤＤＱ測定部と、高精度ＡＤＣと、平均値処理用連続サンプリング回路と、外部機器と接続する外部インターフェイスを有し、ＤＵＴを搭載可能な解析ＩＤＤＱテストモジュールを用いたＩＤＤＱテスト方法であって、
半導体試験装置が前記ＩＤＤＱ測定部の内部スイッチを切り替えることで解析ＩＤＤＱテストモジュールの所定の容量に電荷を蓄積する電荷蓄積ステップと、
前記電荷蓄積ステップ後、前記半導体試験装置が前記ＩＤＤＱ測定部の内部スイッチを更に切り替えることでＩＤＤＱをサンプリング可能な状態にするサンプリング準備ステップと、
前記サンプリング準備ステップの後、前記半導体試験装置がトリガ信号を前記平均値処理用連続サンプリング回路に出力するトリガ信号出力ステップと、
前記トリガ信号を受けて前記平均値処理用連続サンプリング回路が所定の回数サンプリングタイミング信号を前記高精度ＡＤＣに出力するサンプリングタイミング信号出力ステップと、
前記サンプリングタイミング信号の受信をトリガとして、前記高精度ＡＤＣが前記ＩＤＤＱ測定部の出力をアナログ・デジタル変換するアナログ・デジタル変換ステップと、を含むことを特徴とするＩＤＤＱテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の縮退などを調べる静的電流評価、特にＩＤＤＱテストに関する。
【背景技術】
【０００２】
ＩＤＤＱ（静的電源電流）テストとは、スタンバイ時のＣＭＯＳ回路が所定の閾値以上の電力を消費するときは回路上に欠陥が存在すると判断する静的電流テストのことである。
【０００３】
従来のＩＤＤＱテストでは、その測定値をテスタにより閾値判定やＤＣ測定機能などを提供して判定を行っている。これまでは、このＩＤＤＱ測定値を解析し判定したい場合には、ＤＣ測定機能等を使用してデータを取得した後に、テスタのＣＰＵにて解析を行う必要がある。
【０００４】
一般的にＤＣ測定機能は低速である。また、テスタのＣＰＵによる解析にも時間が掛かる。従って、測定ポイントが増えるとテスト時間が膨大となり、解析手法を取り入れることが困難であった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記のようにＤＣ測定機能等を使用してデータを取得した後に、テスタのＣＰＵにて解析を行う方法は現在の微細化が進む状況では無理がある。
【０００６】
図１は従来のＤＣ測定機能等を使用した方式による１００ｎｍ以上のプロセス技術で作成した半導体装置の測定結果及び判定用の閾値を表す図である。図２は従来のＤＣ測定機能等を使用した方式による９０ｎｍ以下のプロセス技術で作成した半導体装置の測定結果及び判定用の閾値を表す図である。
【０００７】
両図は同一の単位系で図を作成しており、縦軸が電源電流を、横軸が時間である。両図とも縦軸、横軸の目盛は同じ電流値、時間を表す。また太点線は閾値を、太実線は実測値をそれぞれ表す。
【０００８】
配線の微細化が進んでいないプロセス技術で設計した半導体装置と９０ｎｍ以下のプロセス技術で作成した半導体装置とを対比すると、後者のほうがＩＤＤＱの値が大きくなる。これは図１と図２の黒太実線を対比すれば理解できる。
【０００９】
また図では表れないが、実測値の振れ幅は９０ｎｍ以下のプロセス技術で作成した半導体装置の方が大きくなる。
【００１０】
更には、従来プロセス技術で作成した半導体装置では閾値と実測値との間に一定の幅が合った。これに対し、９０ｎｍ以下のプロセス技術で作成した半導体装置では、閾値と実測値との差分が小さくなる。
【００１１】
このように、適用するプロセス技術が微細化することで、従来のＩＤＤＱテスト手法では故障検出の困難性が増している。
【００１２】
これらの解決のために、差分・平均値解析等を行うと、テスト時間が膨大となるため、生産性を損ないコスト高となる。
【００１３】
本発明の目的は、測定手段及び解析手段をＢＯＳＴ化することで高精度な測定と比較的大きなデータ処理（解析）を高速で実行でき、テスト時間の短縮を図る手段を提供することにある。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１６】
本発明の代表的な実施の形態に関わる解析ＩＤＤＱテストモジュールは、ＩＤＤＱ測定部と、高精度ＡＤＣと、平均値処理用連続サンプリング回路と、外部機器と接続する外部インターフェイスを有し、解析ＩＤＤＱテストモジュールであって、ＩＤＤＱ測定部は外部インターフェイスを介してＩＤＤＱ測定を可能な状態に切り替え可能であり、平均値処理用連続サンプリング回路は、外部インターフェイスを介してトリガ信号を受けると高精度ＡＤＣに予め設定されたサンプリング回数繰り返しサンプリングタイミング信号を出力し、高精度ＡＤＣはサンプリングタイミング信号を受信するとＩＤＤＱ測定部の出力をアナログ・デジタル変換することを特徴とする。
【００１７】
この解析ＩＤＤＱテストモジュールは、更にモジュール制御部を有し、高精度ＡＤＣはアナログ・デジタル変換後のデジタルデータをモジュール制御部に送信し、モジュール制御部はサンプリング回数だけアナログ・デジタル変換後のデジタルデータを受信すると平均値を導出することを特徴としてもよい。
【００１８】
この解析ＩＤＤＱテストモジュールのモジュール制御部は外部インターフェイスを介してサンプリング回数の設定要求を受け付け、平均値処理用連続サンプリング回路に対してサンプリング回数の設定処理を行うことを特徴としてもよい。
【００１９】
この解析ＩＤＤＱテストモジュールは、更にデータ記憶部を有し、モジュール制御部は受信したアナログ・デジタル変換後のデジタルデータ、及び導出した平均値をデータ記憶部に書き込み可能に構成することを特徴としても良い。
【００２０】
この解析ＩＤＤＱテストモジュールにおいて、更にデータ解析部を有し、データ解析部はデータ記憶部に書き込まれたアナログ・デジタル変換後のデジタルデータ、及び導出した平均値を用いてデータ解析を行うことを特徴としても良い。
【００２１】
本発明の代表的な実施の形態に関わるＩＤＤＱテスト方法は、ＩＤＤＱ測定部と、高精度ＡＤＣと、平均値処理用連続サンプリング回路と、外部機器と接続する外部インターフェイスを有し、解析ＩＤＤＱテストモジュールを用いたものであって、半導体試験装置がＩＤＤＱ測定部の内部スイッチを切り替えることで解析ＩＤＤＱテストモジュールの所定の容量に電荷を蓄積する電荷蓄積ステップと、電荷蓄積ステップ後、半導体試験装置がＩＤＤＱ測定部の内部スイッチを更に切り替えることでＩＤＤＱのサンプリング可能な状態にするサンプリング準備ステップと、サンプリング準備ステップの後、半導体試験装置がトリガ信号を平均値処理用連続サンプリング回路に出力するトリガ信号出力ステップと、トリガ信号を受けて平均値処理用連続サンプリング回路が所定の回数サンプリングタイミング信号を高精度ＡＤＣに出力するサンプリングタイミング信号出力ステップと、サンプリングタイミング信号の受信をトリガとして、高精度ＡＤＣがＩＤＤＱ測定部の出力をアナログ・デジタル変換するアナログ・デジタル変換ステップと、を含むことを特徴とする。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２３】
本発明の代表的な実施の形態に関わるＩＤＤＱテストシステムによって、半導体試験装置に関わらず、ＩＤＤＱテストを実行できるようになる。すなわち、デバイスインターフェイスボード上にハードウェアによって解析ＩＤＤＱテストモジュールを構築し、これに対して極少数の手続きを取ることで自律的に解析ＩＤＤＱテストモジュールが動作することで、外部機器への依存を避けることができる。
【００２４】
また解析ＩＤＤＱテストモジュールが自律的に動作することで、テストパターンの出力をとめることなくＩＤＤＱテストを実行可能となる。これにより、解析ＩＤＤＱテストモジュールがＩＤＤＱテストを行いつつ、半導体試験装置またはそれに相当する機器が他の処理を行い、結果テスト工数の低減を図ることが可能となる。
【図面の簡単な説明】
【００２５】
【図１】従来のＤＣ測定機能等を使用した方式による１００ｎｍ以上のプロセス技術で作成した半導体装置の測定結果及び判定用の閾値を表す図である。
【図２】従来のＤＣ測定機能等を使用した方式による９０ｎｍ以下のプロセス技術で作成した半導体装置の測定結果及び判定用の閾値を表す図である。
【図３】本発明の第１の実施の形態に関わるＩＤＤＱテストシステムを表すブロック図である。
【図４】信号発生部の構成の一例を示すブロック図である。
【図５】ＩＤＤＱ測定部の構成を表す回路図である。
【図６】本発明の第１の実施の形態に関わるＩＤＤＱテストシステムを実現した際の物理的構成を表す概念図である。
【図７】本発明の第１の実施の形態に関わる解析ＩＤＤＱテストモジュールにおけるサンプリング処理に関するフローチャートである。
【図８】従来のＩＤＤＱテストシステムを表すブロック図である。
【図９】本発明の第１の実施の形態に関わるＩＤＤＱテストシステムの効果を説明するための概念図である。
【図１０】本発明の第１の実施の形態に関わるＩＤＤＱテストシステムの別の効果を表す概念図である。
【図１１】本発明の第１の実施の形態に関わるＩＤＤＱテストシステムの別の効果を表す概念図である。
【図１２】本発明の第１の実施の形態に関わるＩＤＤＱテストシステムの別の効果を表す概念図である。
【図１３】本発明の第２の実施の形態に関わるＩＤＤＱテストシステムを示すブロック図である。
【図１４】本発明の第３の実施の形態におけるＩＤＤＱテストシステムを表すブロック図である。
【発明を実施するための形態】
【００２６】
以下、図を用いて本発明の実施の形態について説明する。
【００２７】
（第１の実施の形態）
図３は、本実施の形態に関わるＩＤＤＱテストシステムを表すブロック図である。
【００２８】
このＩＤＤＱテストシステムは、半導体試験装置１００、解析ＩＤＤＱテストモジュール２００及び解析対象であるＤＵＴ３００より構成される。
【００２９】
半導体試験装置１００はいわゆるテスタのことである。半導体試験装置１００には、電源部１０１、信号発生部１０２、テストパターン発生部１０３が含まれる。
【００３０】
電源部１０１はＤＵＴ３００及びＩＤＤＱ測定部に含まれる容量１５に電源を供給するための電源回路である。
【００３１】
信号発生部１０２は解析ＩＤＤＱテストモジュール２００に対して連続サンプリングの制御や平均値処理の制御を要求するための制御信号を出力する回路である。また、解析ＩＤＤＱテストモジュール２００の現在の状況の報告を要求する命令を出力し、その応答を受信する回路である。
【００３２】
テストパターン発生部１０３は信号発生部１０２に内包されるモジュールである。テストパターン発生部１０３はＩＤＤＱテストに際し、平均値処理用連続サンプリング回路２０２に対してサンプリングの開始を指示するトリガ信号を、ＤＵＴ３００に対してはテストパターンを、それぞれ出力するテストパターン出力回路である。
【００３３】
図４は本実施の形態における信号発生部１０２の構成の一例を示すブロック図である。この信号発生部１０２は制御を行うＣＰＵ９０１、波形形成回路９０３及び波形出力回路９０４及びこれらの動作基準クロックを出力する基準信号発生回路９０２を含んで構成される。
【００３４】
ＣＰＵ９０１からは電源部１０１に対して動作のオン・オフを示す信号を出力する。また信号発生部１０２全体の制御を行う。
【００３５】
波形形成回路９０３はデジタル形式でＤＵＴ３００へのテストパターンの出力信号を形成する回路である。
【００３６】
また、波形出力回路９０４からはＤＵＴ３００へのテストパターンをアナログ信号に変換後に送信する。また波形出力回路９０４は平均値処理用連続サンプリング回路２０２へのトリガ信号も出力する。
【００３７】
この図では、電源部１０１及びモジュール制御部２０４への制御を目的とした処理を便宜上信号発生部１０２の処理として、ＤＵＴ３００などへの信号パターンを発生する処理（＝波形出力回路を経由する処理）をテストパターン発生部１０３の処理として説明している。しかし、この両者の境界は曖昧であるため、個別の処理がいずれのモジュールに属したとしても、本発明の実施の形態の想定からは外れないものとする。
【００３８】
図３に話を戻す。解析ＩＤＤＱテストモジュール２００は、半導体試験装置１００とＤＵＴ３００を接続するためのテストボードであり、本実施の形態に関わる解析ＩＤＤＱテストモジュール２００とＤＵＴ３００はテストボード６００上で挿抜可能なように構成されている。
【００３９】
本実施の形態に関わる解析ＩＤＤＱテストモジュール２００にはＩＤＤＱ測定部２０１、平均値処理用連続サンプリング回路２０２、高精度ＡＤＣ２０３、モジュール制御部２０４、データ記憶部２０６、データ解析部２０７を含む。容量１１はテストボード上に構成されている。
【００４０】
なお、解析ＩＤＤＱテストモジュール２００と半導体試験装置１００等の外部に存在する機器との接続は包括して外部インターフェイスと称する。
【００４１】
ＩＤＤＱ測定部２０１はＤＵＴ３００のＩＤＤＱを測定するための測定回路である。具体的にはＷＯ２００７／０４９３３１号国際公開公報に掲載された構成を取る。
【００４２】
図５はこのＩＤＤＱ測定部２０１の構成を表す回路図である。このＩＤＤＱ測定部２０１は第１のスイッチ１３、第２のスイッチ１４、容量１５、抵抗１６、差動増幅器１７より構成される。
【００４３】
第１のスイッチ１３及び第２のスイッチ１４はテストパターン発生部１０３から入力されるスイッチ制御信号によって制御されるスイッチである。
【００４４】
容量１５は第１のスイッチ１３及び第２のスイッチ１４の間に配置される容量である。
【００４５】
抵抗１６は、第２のスイッチ１４と並列に差動増幅器１７の入力端子間を接続する抵抗素子である。
【００４６】
差動増幅器１７は抵抗１６両端の電位差を増幅し、増幅後の信号を高精度ＡＤＣ２０３に出力する差動アンプである。
【００４７】
第１のスイッチ１３及び第２のスイッチ１４がオンの状態のとき、容量１５及び容量１１には電源部１０１から供給される電源によって電荷が蓄積される。第１のスイッチ１３及び第２のスイッチ１４がオフになったとき、容量１５から抵抗１６を経由して、容量１１及びＤＵＴ３００に電流が流れる。
【００４８】
すなわち、充電時（＝第１のスイッチ１３及び第２のスイッチ１４がオンのとき）には容量１１及び容量１５に電荷が蓄積される。一方、電源部１０１からＩＤＤＱ測定部２０１が切り離されると（＝第１のスイッチ１３及び第２のスイッチ１４がオフのとき）、抵抗１６の両端で電位差が生じる。この抵抗１６に流れる電流値は、ＤＵＴ３００に流れる電流に影響を受ける。従って、この抵抗１６の両端の電位差を差動増幅器１７が増幅する。この差動増幅器１７の出力により、欠陥を原因とする電流リークの有無の識別が可能となる。このことは第１のスイッチ１３及び第２のスイッチ１４をオフにし抵抗１６に電流が流れるのを差動増幅器１７の出力により確認するだけでよいので、電流経路の動作が安定するのに時間の経過を待つ必要も無い。
【００４９】
平均値処理用連続サンプリング回路２０２は、テストパターン発生部１０３からの一度のトリガ信号で複数回連続してサンプリングを実施するためのタイミング信号（サンプリングタイミング信号）を高精度ＡＤＣ２０３に出力するタイミング生成回路である。
【００５０】
高精度ＡＤＣ２０３は、ＡＤ（アナログ・デジタル）変換を行うためのアナログ・デジタル変換回路である。この高精度ＡＤＣ２０３が差動増幅器１７の出力をＡＤ変換し、デジタル化することでモジュール制御部２０４がデータを取り扱うことができるようになる。この際、ＡＤ変換後のデジタルデータを以下では測定データという。
【００５１】
平均値処理用連続サンプリング回路２０２から変換のトリガとなるタイミングを受けることで高精度ＡＤＣ２０３はアナログ・デジタル変換を実行し、その結果をモジュール制御部２０４に出力する。
【００５２】
モジュール制御部２０４は、平均値処理用連続サンプリング回路２０２、高精度ＡＤＣ２０３に対しての連続サンプリング制御などモジュール全体を制御する。また、モジュールを制御するために構築された半導体試験装置との通信、高精度ＡＤＣ２０３から受けた測定データのデータ記憶部２０６への書き込み、同データのデータ解析部２０７への送信も行う。
【００５３】
モジュール制御部２０４中には平均値処理回路２０５が含まれる。平均値処理回路２０５は、高精度ＡＤＣ２０３で連続サンプリングされたＩＤＤＱ実測値のデジタルデータを平均値処理するための加減剰余演算をハードウェア処理する回路である。平均値処理回路２０５は、この自身が求めた平均値を平均値データとしてトリガ制約なしにデータ記憶部２０６に格納する。
【００５４】
データ記憶部２０６は、測定データや平均値処理回路２０５が求めたこの平均値を記憶するためのメモリなどである。なお、データ記憶部２０６とデータ解析部２０７で用いるプログラムの収納領域とを共用してもよい。
【００５５】
データ解析部２０７は、データ記憶部２０６に取り込まれた測定データ、平均値データを予めプログラムされた解析アルゴリズムに沿って解析するＣＰＵである。この解析結果からＩＤＤＱ試験のＰａｓｓ／Ｆａｉｌを判定して半導体試験装置１００に試験結果を返す。また、データ記憶部２０６に格納された測定データ、平均値データを求めに応じて半導体試験装置１００に送信するようにしても良い。さらには、ＲＳ−２３２Ｃ等を経由して外部から解析ＩＤＤＱテストモジュール２００への各機能の制御の窓口となる。
【００５６】
データ解析部２０７では、受信した測定データ、平均値データを利用して、Δ解析やσ解析などを実行する。この解析結果が一定の閾値を越えるか否かで、ＩＤＤＱテストの良否を判断することとなる。
【００５７】
なお、データ解析部２０７はＣＰＵであるがゆえに、複数のプログラムの実行が可能である。従って、測定するＤＵＴ３００の種類や測定方法に応じて、解析アルゴリズムを変更してもよい。
【００５８】
解析ＩＤＤＱテストモジュール２００の基板実装時の構成に際しては、ＩＤＤＱ測定部２０１から高精度ＡＤＣ２０３までのアナログ部、及びそれ以降からデジタル解析部２０７までのデジタル部で基板自体を分離しケーブルで信号を配することによりデジタル制御を原因として発生するノイズの回り込みを抑える。これにより精度よくＩＤＤＱ測定を実行可能なように工夫することも検討すべきである。
【００５９】
ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）３００は、被検査対象物である半導体装置のことである。ＤＵＴ３００はテストボード６００上に載置され、解析ＩＤＤＱテストモジュール２００によりＢＯＳＴ（Ｂｕｉｌｄ  ｏｕｔ  Ｓｅｌｆ  Ｔｅｓｔ）環境を構成する。
【００６０】
図６は本発明に関わるＩＤＤＱテストシステムを実現した際の物理的構成を表す概念図である。
【００６１】
実際に本実施の形態の回路を実現する際には、デバイスインターフェイスボード６００上に解析ＩＤＤＱテストモジュール２００を構成する。そして、デバイスインターフェイスボード６００上でＤＵＴ３００が着脱可能なように回路構成を設計する。
【００６２】
デバイスインターフェイスボード６００には半導体試験装置１００との図示しない接続用インターフェイスコネクタが設けられる。この図示しない接続用インターフェイスコネクタによってデバイスインターフェイスボード６００と半導体試験装置１００が接続され、図３で表した回路構成が実現できる。
【００６３】
これらの構成を踏まえた上で、この解析ＩＤＤＱテストシステムの動作を説明する。図７は本実施の形態における解析ＩＤＤＱテストモジュールにおけるサンプリング処理に関するフローチャートである。
【００６４】
まず、信号発生部１０２は解析ＩＤＤＱテストモジュール２００のモジュール制御部２０４に対してテストコードを出力する（ステップＳ１００１）。このテストコードを受けてモジュール制御部２０４は平均値処理用連続サンプリング回路２０２の連続サンプリング回数（テストパターン発生部１０３からのトリガ信号を受けて平均値処理用連続サンプリング回路２０２がサンプリングタイミング信号を何回出力するかを表す）やサンプリング間隔（平均値処理用連続サンプリング回路２０２によるサンプリングタイミング信号の出力周期）を設定し、データ記憶部２０６のデータ記憶領域などを指定する（ステップＳ１００２）。また、データ解析部２０７の解析アルゴリズムの選択、平均値処理回路２０５のサンプリング動作用アルゴリズムを選択する（ステップＳ１００３）。
【００６５】
次に、ＩＤＤＱ測定部２０１の第１のスイッチ１３及び第２のスイッチ１４をオンにする（ステップＳ１００４）。これにより、ＤＵＴ３００は電源部１０１からＩＤＤＱ測定部２０１を介して、Ｖｄｄ電源の供給を受ける。また、容量１１及び容量１５にも電荷が蓄積される。これらの処置により、ＤＵＴ３００のＩＤＤＱ値の計測準備が整う。
【００６６】
容量への電荷蓄積後、テストパターン発生部１０３から出力されるテストパターンがＩＤＤＱ測定ポイントに達した時点で、信号発生部１０２はＩＤＤＱ測定部２０１の第１のスイッチ１３及び第２のスイッチ１４をオフにする（ステップＳ１００５）。第１のスイッチ１３及び第２のスイッチ１４をオフにすることで、容量１５の電荷がＤＵＴ３００側の容量１１に流れ、ＩＤＤＱ測定が可能な状況になる。
【００６７】
その後、テストパターン発生部１０３は平均値処理用連続サンプリング回路２０２に対して、トリガ信号を出力する（ステップＳ１００６）。このトリガ信号を受けて、平均値処理用連続サンプリング回路２０２は第１のスイッチ１３及び第２のスイッチ１４を開放し（＝ＯＦＦ）、ＩＤＤＱ測定部２０１の差動増幅器１７は高精度ＡＤＣ２０３に出力を開始する。
【００６８】
高精度ＡＤＣ２０３は平均値処理用連続サンプリング回路２０２の出力するサンプリングタイミング信号を受け取る毎に差動増幅器１７の出力をデジタルアナログ信号に変換（ＡＤ変換）する（ステップＳ１００７）。このサンプリング結果であるデジタルデータ（測定データ）をモジュール制御部２０４に出力する。
【００６９】
平均値処理用連続サンプリング回路２０２はサンプリングタイミング信号をステップＳ１００２で定めたサンプリング間隔で連続サンプリング回数だけ出力する。従って、サンプリング回数が所定の回数に達していなければ（ステップＳ１００８：Ｎｏ）、再度、サンプリングタイミング信号を出力する。
【００７０】
一方、サンプリング回数が所定の回数に達していれば（ステップＳ１００８：Ｙｅｓ）、サンプリングが終了したものとして、モジュール制御部による平均値データ導出処理に移行する（ステップＳ１０１０）。高精度ＡＤＣ２０３によるサンプリングが終われば、平均値処理用連続サンプリング回路２０２は第１のスイッチ１３及び第２のスイッチ１４をオンにする（ステップＳ１００９）。これにより、再度のサンプリングが可能になるように電荷が容量１５にチャージされる。
【００７１】
モジュール制御部２０４は高精度ＡＤＣ２０３から送られてきた複数の測定データを平均値処理回路２０５に送信する。平均値処理回路２０５は同一のトリガ信号を起源とする複数の測定データから平均値データを求める。この平均値データ及び平均値データの導出に用いた測定データを、データ記憶部２０６に記憶する。この際、ステップＳ１００２で指定されたデータ記憶領域に測定データを記録する。
【００７２】
リアルタイムで解析を行うのであれば、半導体試験装置１００からの解析要求を待たずに、モジュール制御部２０４からデータ解析部２０７に対して平均値処理の終了を通知するようにしても良い。
【００７３】
ここまででサンプリング処理が終わる。
【００７４】
これらのサンプリング処理は全て信号発生部１０２からのトリガ信号を受けて開始される。従って、半導体試験装置１００はデータ解析部２０７が平均値データ及び測定値データをどの程度持っているかを把握している。必要なデータがそろったと半導体試験装置１００が判断した際には、信号発生部１０２及びモジュール制御部２０４を経由してデータ解析部２０７に解析処理の開始を指示する。
【００７５】
この開始指示を受けて、データ解析部２０７はプログラムされたΔ解析、σ解析・最大値解析などの解析アルゴリズムが実装されたプログラムが実行される。この結果、ＩＤＤＱ測定結果が欠陥ありか無しかの判定（Ｇｏ・ＮＧ判定）を行う。
【００７６】
このデータ解析部２０７の判定結果を半導体試験装置１００に返し、半導体試験装置１００上で結果を計上する。
【００７７】
本実施の形態に関わるＩＤＤＱテストシステム及びＩＤＤＱテスト方法を用いることで、以下のような効果がある。
【００７８】
従来では、ＩＤＤＱ測定部によって得られた測定値はΔ解析やσ解析などの解析アルゴリズムを適用し判定する場合や、故障解析のような場合には多数の測定値をデータとして必要とする場合がある。このとき、従来の方法では、ＤＣ測定ユニットや測定値をデジタル化しそのデジタルデータを記憶するテスタの専用オプションの必要性があった。これに対し、本実施の形態に関わるＩＤＤＱテストシステムの構成では、半導体試験装置のＤＣ測定ユニットのように測定に時間をかけることがない。しかも解析ＩＤＤＱテストモジュール２００上にＣＰＵを実装しているために半導体試験装置のタスクと並行してデータ処理を行うことができる。
【００７９】
図８は従来のＩＤＤＱテストシステムを表すブロック図である。この従来のＩＤＤＱテストシステムでは、テスタ（本実施の形態の半導体試験装置１００に相当）内に定電圧源ＶＰＳ、ＤＣ測定ユニット及びそれらを制御するＣＰＵを含む。これと対比して、本発明の効果を説明する。この図のＩＤＤＱテストシステムでは半導体試験装置にＤＣ測定ユニットを有する。
【００８０】
図９は、本実施の形態に関わるＩＤＤＱテストシステムの効果を表す概念図である。また、図９（ａ）は過去のＩＤＤＱテストシステムでの処理を表す概念図である。一方、図９（ｂ）は本実施の形態に関わるＩＤＤＱテストシステムでの処理を表す概念図である。従来のＩＤＤＱテストシステムでは全ての処理を連続的に行わねばならなかった。これに対し、本実施の形態では、解析ＩＤＤＱテストモジュール２００にデータ解析部２０７を有しており、解析処理を半導体試験装置１００と分離して行うことができる。従って図９（ｂ）のように、並列処理を行うことが可能となる。
【００８１】
この並列処理ができないことにより、図８のような従来のＩＤＤＱテストシステムでは半導体試験装置にＤＣ測定ユニットを有しており、これを用いてＩＤＤＱテストを行っていた。このような形態をとると、一度ファンクションテストを止めてから半導体試験装置のＤＣ測定ユニットを動かして測定を行い、測定後再度ファンクションテストを実行するため、測定時間が長い。これに対し、本実施の形態では、連続測定を独立したハードウェアで構成することで半導体試験装置１００が出力するテストパターンを止めなくてもよい。結果、測定の高速化が図れる。また、従来の半導体試験装置１００で行われるＤＣ測定ユニットによるＤＣ測定はソフトウェア処理がなされることが多かった。この処理に１００ｍ秒〜３００ｍ秒の時間が掛かっていた。これに対し本実施の形態ではＩＤＤＱ測定がハードウェア処理になることから処理が１００μ秒〜１ｍ秒に短縮可能である。
【００８２】
特に、平均値処理用連続サンプリング回路２０２によるサンプリングタイミング信号の出力、及びＩＤＤＱ測定部２０１内のスイッチの制御をすることで、半導体試験装置１００の負荷が大きく減じることが可能である。
【００８３】
また図１０は本実施の形態に関わるＩＤＤＱテストシステムの別の効果を表す概念図である。このうち、図１０（ａ）は従来のＩＤＤＱテストシステムの概念図であり、図１０（ｂ）は本発明に関わるＩＤＤＱテストシステムの概念図である。
【００８４】
従来のＩＤＤＱテストシステムではＩＤＤＱ測定部（本実施の形態のＩＤＤＱ測定部２０１相当）が半導体試験装置の中に含まれていた。従って、配線長が長くなり、容量への電荷の蓄積等に時間が掛かっていた。また配線長が長くなればそれだけ配線自体の持つ抵抗が増大し、また外乱要因の増加につながる。
【００８５】
図１１は本発明の第１の実施の形態に関わるＩＤＤＱテストシステムの別の効果を表す概念図である。本回路をＢＩＳＴ（Ｂｕｉｌｄ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）化する場合とＢＯＳＴ化との対比を考えると、図１１で表すようにエリアペナルティの発生、モニタ用ピンの追加などが生じる。これに対し、ＢＯＳＴ化によっては、これらの発生を防ぐことが可能となる。
【００８６】
図１２は本発明の第１の実施の形態に関わるＩＤＤＱテストシステムの別の効果を表す概念図である。図１２で示すように、本実施の形態により、解析ＩＤＤＱテストモジュール２００を量産現場と実験室、事務所で共用することが可能となる。これにより、量産適用デバッグや不具合デバッグの工期短縮も期待できる。
【００８７】
なお、上記の実施の形態は実装時に適宜変更可能である。たとえば、モジュール制御部２０４中に平均値処理回路２０５が含まれるとしていたが、これを別個独立のモジュールとしてもよい。また、ＣＰＵを中心とする汎用的な回路としてモジュール制御部２０４を構成し、平均値処理回路２０５をソフトウェア的に処理するようにしてもよい。
【００８８】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
【００８９】
図７で表したサンプリング処理の測定結果（測定データ及び平均値データ）を、解析処理では用いる。しかし解析処理で利用できれば、必ずしも同一の解析ＩＤＤＱテストモジュール２００上に実装する必要は無い。そこでデータ解析部２０７の処理を外部のＰＣに委ね、解析ＩＤＤＱテストモジュール２００はそれらのデータへのアクセス方法を提供するようにしてもよい。図１３は本発明の第２の実施の形態に関わるＩＤＤＱテストシステムを示すブロック図である。
【００９０】
図３の解析ＩＤＤＱテストモジュール２００は、図１３では解析ＩＤＤＱテストモジュール２００−２に置き換えられている。また、モジュール制御部２０４はモジュール制御部２０４−２に置き換えられている。
【００９１】
この解析ＩＤＤＱテストモジュール２００−２は解析ＩＤＤＱテストモジュール２００と異なり、データ解析部２０７が存在しない。第１の実施の形態においてデータ解析部２０７が実行していた解析処理を本実施の形態ではデータ解析用ＰＣ５０１が実行する。
【００９２】
一方、データ解析用ＰＣ５０１が第１の実施の形態におけるデータ解析部２０７で行っていたデータ解析処理を行うには、データ記憶部２０６に格納された測定データもしくは平均値データへのアクセスが不可欠となる。そこで、このデータ解析用ＰＣ５０１がデータ記憶部２０６にアクセス可能なようにモジュール制御部２０４−２はアクセス用のインターフェイスを備える。この際物理インターフェイスとしてはＵＳＢ等の汎用的な仕様が使えるとなおよい。データ解析用ＰＣ５０１を常に最新のものに交換することが容易になるためである。
【００９３】
データ解析用ＰＣ５０１では、第１の実施の形態におけるデータ解析部２０７で行っていたデータ解析処理をソフトウェア的に実行する。
【００９４】
このようにすることで、汎用的なデータ解析用ＰＣ５０１を用いて解析ＩＤＤＱテストモジュール２００−２のハードウェア構成を簡略化しつつ、第１の実施の形態と同じ効果を奏することが可能となる。
【００９５】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。
【００９６】
上記の第１の実施の形態では、半導体試験装置１００の信号発生部１０２及びテストパターン発生器１０３が解析ＩＤＤＱテストモジュール２００に対して各種動作を実行していた。
【００９７】
これに対し、本実施の形態では、モジュール制御部２０４の各機能レジスタへのデータの書き込みで実行することを特徴とする。
【００９８】
図１４は本発明の第３の実施の形態におけるＩＤＤＱテストシステムを表すブロック図である。第１の実施の形態と相違する点は、解析ＩＤＤＱテストモジュール２００−３内の各動作モジュールを制御するためのレジスタを有するモジュール制御部２０４−３となっている点、該モジュール制御部２０４−３がＰＣと接続されている点が相違する。また、電源部１０１−２、テストパターン発生部１０３−３が独立したモジュールになっている。
【００９９】
従って、以下の説明では第１の実施の形態と相違する点についてのみ説明する。
【０１００】
モジュール制御部２０４−３は本質的には第１の実施の形態のモジュール制御部２０４と異なる点は無い。内部に平均値処理回路２０５を有する点や、動作が図７のフローチャートに従う点も同様である。ただし、このモジュール制御部２０４−３は解析ＩＤＤＱテストモジュール２００−３内の各動作モジュールへアクセスするためのレジスタ、及び該レジスタにアクセスするための通信方法を有している。この通信方法はＲＳ−２３２ＣやＵＳＢと言った汎用の通信プロトコルであると、送信側の機器の自由度が増すために望ましい。
【０１０１】
ＰＣ５０２はモジュール制御部２０４−３のレジスタに対してアクセスするためのホストコンピュータである。これは、レジスタに対するアクセス方法を提供しているに過ぎないため、ワークステーションや専用端末であってもよい。
【０１０２】
電源部１０１−２は本実施の形態では独立したモジュールとなっている。
【０１０３】
また、テストパターン発生部１０３−３も平均値処理用連続サンプリング回路２０２及びＤＵＴ３００にテストパターンを送出する独立したモジュールとなっている。これは、一度テストパターン発生部１０３−３からトリガ信号を送出すれば、以降テストパターンをＤＵＴ３００に流し続けるだけでよい為、簡単な回路構成が実現できるためである。
【０１０４】
次に動作について説明する。この動作について図７を用いて説明する。
【０１０５】
ステップＳ１００１相当として、ＰＣ５０２がモジュール制御部２０４−３のレジスタに対して書き込みを行う。この書き込みによって第１の実施の形態のステップＳ１００１で指定したテストコードを指定する。
【０１０６】
この書き込みを動作のトリガとして、モジュール制御部２０４−３はステップＳ１００２相当の連続サンプリング回数、サンプリング期間の設定、データ記憶部２０６のデータ記憶領域などの指定、ステップＳ１００３相当のサンプリング用アルゴリズム及び解析アルゴリズムを選択する。
【０１０７】
以降のステップＳ１００４及びＳ１００５相当のスイッチ操作については第１の実施の形態と同様である。ステップＳ１００５の処理も平均値処理用連続サンプリング回路２０２によって処理されるため第１の実施の形態のものをそのまま用いることが可能となる。
【０１０８】
ステップＳ１００６ではテストパターン発生部１０３−３が平均値処理用連続サンプリング回路２０２に対してトリガ信号を発生する。第１の実施の形態でも述べたが、テストパターン発生部１０３−３は平均値処理用連続サンプリング回路２０２に対してトリガ信号を１度出力すれば後の処理はテストパターンの送出のみとなる。従って、テストパターン発生部１０３−３は簡単な回路構成で実現可能である。
【０１０９】
ステップＳ１００７ないしＳ１０１０の処理については第１の実施の形態と相違する点は無い。従って、第１の実施の形態同様の処理がなされる。
【０１１０】
また、平均値処理回路２０５のサンプリング動作のアルゴリズム、データ解析部２０７の解析アルゴリズムも実行については第１の実施の形態と相違しない。
【０１１１】
なお、平均値データ、測定データ及びデータ解析部２０７の判定結果は前記ＵＳＢ等の汎用プロトコルを用いて返送される。従って、ＰＣ５０２からの受信だけでなく、モジュール制御部２０４−３からＰＣ５０２への送信に際してもこれらの汎用プロトコルに対応しておく必要がある。
【０１１２】
また、平均値データ、測定データの要求に際してもレジスタを用いて行えるようにすれば、操作に統一感を持たせることができる。特にデータ記憶部２０６の任意のアドレス空間にアクセスすることができれば、従来の半導体試験装置で時間と工数のかかる大量の測定データの取得も既存の通信プロトコルで一斉に取得することが可能となる。また、サンプリング用アルゴリズム、解析用アルゴリズムの更新追加及びそれらを選択するモジュール制御部のファームウェアの変更も容易となる。
【０１１３】
以下、本実施の形態の効果を述べる。
【０１１４】
解析ＩＤＤＱテストモジュール２００−３の制御に、汎用のプロトコルを用い、かつモジュール制御部２０４−３が提供するレジスタを介して行えるようになったため、制御信号に複雑なタイミングを要することがなくなる。第１の実施の形態でも同様であるのだが、これは解析ＩＤＤＱテストモジュールの動作が、外部の機器と分離され、ほとんどの機能をハードウェアによって実現していることによるためである。
【０１１５】
本実施の形態では更に、前記ＵＳＢ等の汎用プロトコルを適用している機器であれば、解析ＩＤＤＱテストモジュール２００−３の制御が可能である点が大きな効果といえる。これにより、半導体試験装置１００のような大規模な装置を用いる必要はない。
【０１１６】
これらのことにより、半導体試験装置を用意できない実験室や事務所であっても容易に解析ＩＤＤＱテストモジュール２００−３による測定解析が可能となる。従って、デバイスの評価解析にも効果を発揮する。
【０１１７】
さらには、半導体試験工程と同じモジュールが実験評価環境でも使えるという図１２の利点を更に受け易くなり解析効率、量産適用評価作業効率は飛躍的に向上する。
【０１１８】
加えて、半導体試験装置のＥＷＳに接続すれば、これまで苦手であったモジュールのプログラムの変更もテスト中であっても任意に実行可能となる。
【０１１９】
（第４の実施の形態）
最後に第４の実施の形態について説明する。
【０１２０】
第１の実施の形態では簡略化した半導体試験装置を用いるＩＤＤＱテストを行うことを、第２の実施の形態ではデータ解析を汎用のＰＣで行うことを、第３の実施の形態では、半導体試験装置の代わりに汎用のＰＣ及びその他の周辺回路で構成することをそれぞれ述べた。
【０１２１】
また、第１の実施の形態では、図５を用いて半導体試験装置１００のテストパターン発生部１０３に汎用のＰＣを用いる形態がある旨も述べた。
【０１２２】
本実施の形態では、これらの実施の形態で用いた汎用のＰＣに上記実施の形態で述べた各機能を複数担当させることで、よりコストの低減を図る。
【０１２３】
すなわち、半導体試験装置１００内のテストパターン発生部１０３をＰＣで構成すると共に、第２の実施の形態を採用して、データ解析用ＰＣ５０１でＩＤＤＱ解析を行うようにする。そして、これらの処理を１台のＰＣで行えるようにする。
【０１２４】
また、第２の実施の形態と第３の実施の形態とを組み合わせ、ＰＣ５０２とデータ解析用ＰＣ５０１を同一のＰＣで処理の実行をする。
【０１２５】
これらのように異なる動作フェイズであるＩＤＤＱサンプリング処理とデータ解析処理を１台のＰＣで行うようにすることで、コストの削減を図ることができる。
【０１２６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【０１２７】
本発明は急速に大規模化、高機能化する半導体装置の出荷前の設計検証、特に静的電流試験（ＩＤＤＱテスト）への適用を前提とした。しかし必ずしもこれにこだわるものでなく、テストパターンを入力しつつ行う静的評価であれば導入可能である。
【符号の説明】
【０１２８】
１３、１４…スイッチ、１５…容量、１６…抵抗、１７…差動増幅器、
１００…半導体試験装置、１０１…電源部、１０２…信号発生部、
１０３…テストパターン発生部、
２００、２００−２、２００−３…解析ＩＤＤＱテストモジュール、
２０１…ＩＤＤＱ測定部、２０２…平均値処理用連続サンプリング回路、
２０３…高精度ＡＤＣ、２０４、２０４−２、２０４−３…モジュール制御部、
２０５…平均値処理回路、２０６…データ記憶部、２０７…データ解析部、
３００…ＤＵＴ、４０１、４０２…スイッチ、
５０１…データ解析用ＰＣ、５０２…ＰＣ、
９０１…ＣＰＵ、９０２…基準信号発生回路、
９０３…波形形成回路、９０４…波形出力回路
【図１】
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【図２】
2010181261.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010181261.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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