(57)【要約】【課題】複数の外部電圧に基づいて一つの内部電圧を生成することにより、複数の外部電圧を効率よく利用する。【解決手段】外部電圧ＶＤＤ１に基づいて内部電圧ＶＯＤを生成する内部電圧発生回路４１と、外部電圧ＶＤＤ２に基づいて内部電圧ＶＯＤを生成する内部電圧発生回路４２とを備える。本発明による半導体装置は、複数の外部電圧ＶＤＤ１，ＶＤＤ２から一つの内部電圧ＶＯＤを発生させていることから、負荷状態に応じてこれら複数の外部電圧ＶＤＤ１，ＶＤＤ２を効率的に利用することが可能となる。このため、消費電力の変動が大きい半導体装置であっても、特定の電源装置だけを大型化させる必要がなくなる。【選択図】図２
2010176742.tif 000002
【特許請求の範囲】
【請求項１】
第１の外部電圧に基づいて内部電圧を生成する第１の内部電圧発生回路と、
前記第１の外部電圧とは異なる第２の外部電圧に基づいて前記内部電圧を生成する第２の内部電圧発生回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１及び第２の外部電圧は、いずれも前記内部電圧よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の外部電圧は前記内部電圧よりも高く、前記第２の外部電圧は前記内部電圧よりも低く、前記第２の内部電圧発生回路は前記第２の外部電圧を前記内部電圧以上に昇圧する昇圧回路を含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１及び第２の内部電圧発生回路は前記内部電圧を出力する電圧発生ドライバを含み、前記電圧発生ドライバを構成するＰチャンネル型ＭＯＳトランジスタには前記第１及び第２の外部電圧よりも高いバックバイアスが印加されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１及び第２の内部電圧発生回路を選択的に活性化させる電源制御回路をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記電源制御回路は、前記内部電圧を使用する内部回路の少なくとも活性化期間において前記第１の内部電圧発生回路を活性化させ、前記内部回路の前記活性化期間の終了後に前記第２の内部電圧発生回路を活性化させることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電源制御回路は、前記内部回路の前記活性化期間の終了後においても前記第１の内部電圧発生回路を引き続き活性化させ、前記内部回路の前記活性化期間の終了後、所定の期間が経過した後、前記第１及び第２の内部電圧発生回路を非活性化させることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の外部電圧は電流制限値が相対的に大きく、前記第２の外部電圧は電流制限値が相対的に小さいことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
ビット線間の電位差を増幅するセンスアンプをさらに備え、
前記内部回路は、前記センスアンプの活性化初期において前記内部電圧を前記センスアンプに供給するドライバであり、
前記内部電圧は、前記センスアンプによって増幅された前記ビット線間の電位差よりも大きいことを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記電源制御回路は、通常動作時においては前記ドライバがオフした後に前記第２の内部電圧発生回路を活性化させ、リフレッシュ動作時においては前記第２の内部電圧発生回路を非活性状態に維持することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１又は第２の外部電圧に基づいて前記内部電圧を生成する第３の内部電圧発生回路をさらに備え、
前記電源制御回路は、前記内部回路の少なくとも非活性化期間において前記第３の内部電圧発生回路を活性化させることを特徴とする請求項６乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
第１の外部電圧を発生する第１の電源装置と、
前記第１の外部電圧とは異なる第２の外部電圧を発生する第２の電源装置と、
少なくとも前記第１及び第２の外部電圧によって動作する半導体装置と、を備え、
前記半導体装置は、前記第１の外部電圧に基づいて内部電圧を生成する第１の内部電圧発生回路と、前記第２の外部電圧に基づいて前記内部電圧を生成する第２の内部電圧発生回路とを備えることを特徴とするデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数の外部電圧によって動作する半導体装置に関する。また、本発明は、異なる外部電圧を発生する電源装置を備えたデータ処理システムに関する。
【背景技術】
【０００２】
半導体装置の内部で使用される内部電圧は、外部から供給される外部電圧と異なることがある。このような場合、半導体装置には内部電圧発生回路が設けられ、これによって外部電圧から内部電圧への変換が行われる。つまり、外部電圧が内部電圧よりも高い場合には、内部電圧発生回路によって外部電圧が降圧され、逆に、外部電圧が内部電圧よりも低い場合には、内部電圧発生回路によって外部電圧が昇圧される。
【０００３】
また、半導体装置によっては複数の内部電圧が用いられることがある。このような半導体装置においては、複数の内部電圧発生回路が備えられる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１３１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の実装基板には、当該半導体装置のみならず、他の半導体装置や種々の電子部品が実装されており、実装基板上の電源装置から外部電圧がそれぞれ供給される。このため、実装基板上には複数種類の外部電圧が存在することがある。
【０００６】
このような場合、消費電力の大きい半導体装置が一つの外部電圧のみを使用すると、当該外部電圧を発生させる電源装置の負荷が大きくなってしまう。特に、消費電力の変動が大きい半導体装置の場合、最大消費電力を賄えるよう電源装置を設計する必要があることから、電源装置の小型化が困難であった。したがって、複数の外部電圧を利用することによって、電源装置を小型化することが可能な半導体装置が望まれている。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、第１の外部電圧に基づいて内部電圧を生成する第１の内部電圧発生回路と、前記第１の外部電圧とは異なる第２の外部電圧に基づいて前記内部電圧を生成する第２の内部電圧発生回路とを備えることを特徴とする。
【０００８】
本発明によるデータ処理システムは、第１の外部電圧を発生する第１の電源装置と、前記第１の外部電圧とは異なる第２の外部電圧を発生する第２の電源装置と、少なくとも前記第１及び第２の外部電圧によって動作する半導体装置とを備え、前記半導体装置は、前記第１の外部電圧に基づいて内部電圧を生成する第１の内部電圧発生回路と、前記第２の外部電圧に基づいて前記内部電圧を生成する第２の内部電圧発生回路とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明による半導体装置は、複数の外部電圧から一つの内部電圧を発生させていることから、負荷状態に応じてこれら複数の外部電圧を効率的に利用することが可能となる。このため、消費電力の変動が大きい半導体装置であっても、特定の電源装置だけを大型化させる必要がなくなる。このため、データ処理システムに用いる各電源装置の規模を小型化することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態によるデータ処理システムのブロック図である。
【図２】半導体装置３０の構成を示すブロック図である。
【図３】内部電圧発生回路４１，４２の一例を示す回路図である。
【図４】内部電圧発生回路４１，４２の他の例を示すブロック図である。
【図５】内部電圧発生回路４１，４２のさらに他の例を示すブロック図である。
【図６】制御信号４１ａ，４２ａの波形図である。
【図７】半導体装置３０に内部電圧発生回路４３を追加した例を示すブロック図である。
【図８】メモリセルアレイ６４が４つのバンクＢＡＮＫ０〜ＢＡＮＫ３に分割されている場合における内部電圧発生回路の好ましいレイアウトを示す図である。
【図９】センスアンプ６５及びセンスアンプ駆動回路６６の回路図である。
【図１０】電源制御回路５０の回路図である。
【図１１】半導体装置３０のセンス動作を説明するための波形図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態によるデータ処理システムのブロック図である。
【００１３】
図１に示すように、本実施形態によるデータ処理システムは、それぞれ外部電圧ＶＤＤ１，ＶＤＤ２を発生させる電源装置１１，１２を備えている。外部電圧ＶＤＤ１，ＶＤＤ２はいずれも半導体装置２０，３０に供給され、これら半導体装置２０，３０は、２つの外部電圧ＶＤＤ１，ＶＤＤ２によって動作する。一例として、半導体装置２０はＣＰＵ（Central Processing Unit）、半導体装置３０はＤＲＡＭ（Dynamic Random Access Memory）であり、これらはバス４０によって接続されている。もちろん、データ処理システムの構成がこれに限られるものではなく、他のデバイス、例えばグラフィックチップ及びＲＯＭなどの半導体デバイスや、ハードディスク装置及び光学ドライブなどの外部記憶装置や、キーボード及びスピーカなどのＩ／Ｏデバイスなどがバス４０に接続されていても構わない。
【００１４】
電源装置１１，１２には、それぞれシステム上のスペックで電流供給最大能力（電流制限値）が定められる。したがって、外部電圧ＶＤＤ１，ＶＤＤ２を利用する半導体装置２０，３０は、電流制限値の範囲内で電源装置１１，１２からの電力供給を受けることができる。電源装置１１，１２の電流制限値は、システムの構成要素に依存し、供給すべき電力が多いほど当該電源装置の規模が大きく設計される。
【００１５】
以下、ＤＲＡＭである半導体装置３０に着目して説明する。
【００１６】
図２は、半導体装置３０の構成を示すブロック図である。
【００１７】
図２に示すように、半導体装置３０は、外部電圧ＶＤＤ１に基づいて内部電圧ＶＯＤを生成する内部電圧発生回路４１と、外部電圧ＶＤＤ２に基づいて内部電圧ＶＯＤを生成する内部電圧発生回路４２とを備えている。外部電圧ＶＤＤ１と外部電圧ＶＤＤ２とは互いに異なる電圧であり、したがって、異なる外部電圧ＶＤＤ１，ＶＤＤ２から１つの内部電圧ＶＯＤが生成されることになる。その他、外部電圧ＶＤＤ１（又はＶＤＤ２）から他の内部電圧ＶＡＲＹを生成する内部電圧発生回路４４も備えられている。
【００１８】
内部電圧発生回路４１，４２の動作は、電源制御回路５０によって制御される。電源制御回路５０は、制御信号４１ａ，４２ａによって内部電圧発生回路４１，４２を選択的に活性化させる回路であり、その選択は内部コマンドＩＣＭＤによって定められる。内部コマンドＩＣＭＤは、外部コマンドＣＭＤを受けるコマンドデコーダ６１によって生成される内部信号である。一例として、外部コマンドＣＭＤがアクティブコマンドを示している場合には、コマンドデコーダ６１は内部コマンドＩＣＭＤの一種であるアクティブ信号ＡＣＴを活性化させ、外部コマンドＣＭＤがセルフリフレッシュコマンドを示している場合には、コマンドデコーダ６１は内部コマンドＩＣＭＤの一種であるリフレッシュ信号ＲＥＦを活性化させる。
【００１９】
内部コマンドＩＣＭＤは、アクセス制御回路６２にも供給される。アクセス制御回路６２は、コマンドデコーダ６１より供給される内部コマンドＩＣＭＤと、アドレスバッファ６３より供給される内部アドレスＩＡＤＤを受け、メモリセルアレイ６４に含まれるメモリセルＭＣのうち、内部アドレスＩＡＤＤによって指定されるメモリセルを選択する回路である。図１に示すように、メモリセルＭＣはワード線ＷＬとビット線ＢＬＴ又はＢＬＢの交点に配置されている。
【００２０】
アクセス制御回路６２によって選択されたメモリセルＭＣは、対応するビット線ＢＬＴ又はＢＬＢに接続され、一対のビット線ＢＬＴ及びＢＬＢに接続されたセンスアンプ６５によってその電位差が増幅される。センスアンプ６５の動作電圧は、センスアンプ駆動回路６６より供給される。図１に示すように、センスアンプ駆動回路６６には、少なくとも内部電圧ＶＯＤと内部電圧ＶＡＲＹが供給されている。
【００２１】
内部電圧ＶＡＲＹは、センスアンプ６５によって増幅されたビット線ＢＬＴ，ＢＬＢ間の電位差に相当する。一方、内部電圧ＶＯＤは、センスアンプ６５の活性化初期においてセンスアンプ６５をオーバードライブするための電圧であり、したがって、
ＶＯＤ＞ＶＡＲＹ
である。センス動作の初期にセンスアンプ６５をオーバードライブしているのは、ビット線ＢＬＴ、ＢＬＢ間の電位差をより高速に内部電圧ＶＡＲＹまで増幅するためである。
【００２２】
センスアンプ６５によって増幅されたリードデータは、データ入出力回路６７に供給され、これによりリードデータが半導体装置３０の外部に出力される。また、半導体装置３０の外部より入力されたライトデータは、データ入出力回路６７を介してセンスアンプ６５に供給され、これによってメモリセルアレイ６４に書き込まれる。
【００２３】
図３は、内部電圧発生回路４１，４２の一例を示す回路図である。本例は、外部電圧ＶＤＤ１，ＶＤＤ２がいずれも内部電圧ＶＯＤよりも高い場合に好適な回路を示している。例えば、外部電圧ＶＤＤ１が２．０Ｖ、外部電圧ＶＤＤ２が１．８Ｖ、内部電圧ＶＯＤが１．４Ｖの場合である。
【００２４】
図３に示す例では、内部電圧発生回路４１，４２は、差動アンプを構成する内部電圧制御部１１１，１２１と、内部電圧ＶＯＤを出力する電圧発生ドライバ１１２，１２２によってそれぞれ構成されている。具体的に説明すると、内部電圧制御部１１１，１２１は入力トランジスタＮ１，Ｎ２と、入力トランジスタＮ１，Ｎ２のソースに共通接続されたソーストランジスタＮ３と、入力トランジスタＮ１，Ｎ２にそれぞれ直列接続されてカレントミラー回路を構成するトランジスタＰ１，Ｐ２とを備えている。一方の入力トランジスタＮ１のゲート電極には基準電圧ＶＲＥＦが供給され、他方の入力トランジスタＮ２のゲート電極には電圧発生ドライバ１１２，１２２の出力（＝ＶＯＤ）が帰還されている。
【００２５】
電圧発生ドライバ１１２，１２２はＰチャンネル型ＭＯＳトランジスタからなり、そのゲート電極は入力トランジスタＮ１のドレインに接続されている。かかる構成により、出力である内部電圧ＶＯＤのレベルが基準電圧ＶＲＥＦよりも低下すると、電圧発生ドライバ１１２，１２２がオンし、内部電圧ＶＯＤのレベルが上昇する。これによって、内部電圧ＶＯＤのレベルが基準電圧ＶＲＥＦまで上昇すると、電圧発生ドライバ１１２，１２２はオフとなる。
【００２６】
また、内部電圧制御部１１１，１２１のソーストランジスタＮ３には、制御信号４１ａ，４２ａがそれぞれ供給されている。これにより、制御信号４１ａ，４２ａがハイレベルになると、差動アンプを構成する内部電圧制御部１１１，１２１が活性化され、電圧発生ドライバ１１２，１２２による上記の動作が行われる。これに対し、制御信号４１ａ，４２ａがローレベルになると、内部電圧制御部１１１，１２１が非活性化されるとともに、トランジスタＰ３のオンにより、電圧発生ドライバ１１２，１２２がオフ状態に固定される。
【００２７】
図４は、内部電圧発生回路４１，４２の他の例である。本例は、外部電圧ＶＤＤ１が内部電圧ＶＯＤよりも高く、外部電圧ＶＤＤ２が内部電圧ＶＯＤよりも低い場合に好適な回路を示している。例えば、外部電圧ＶＤＤ１が１．８Ｖ、外部電圧ＶＤＤ２が１．２Ｖ、内部電圧ＶＯＤが１．４Ｖの場合である。
【００２８】
本例では、外部電圧ＶＤＤ２が内部電圧ＶＯＤよりも低いため、内部電圧発生回路４２には昇圧回路１２３が設けられている。昇圧回路１２３は、外部電圧ＶＤＤ２を内部電圧ＶＯＤＰに昇圧する回路である。内部電圧ＶＯＤＰは、内部電圧ＶＯＤを生成するための中間電圧であり、内部電圧ＶＯＤよりも高い電圧であれば特に限定されないが、例えば１．９Ｖである。
【００２９】
昇圧回路１２３は昇圧制御信号４２ｂに基づいて活性化され、内部電圧ＶＯＤＰを生成する。生成された内部電圧ＶＯＤＰは、内部電圧制御部１２１及び電圧発生ドライバ１２２に供給され、その動作電圧として用いられる。また、内部電圧ＶＯＤＰは、レベルシフタ１２４にも供給され、レベルシフタ１２４によって制御信号４２ａのレベルがシフトされる。
【００３０】
このように、図４に示す内部電圧発生回路４２は昇圧回路１２３を含んでいることから、制御信号４２ａの活性化時には内部電圧ＶＯＤＰが所定値（例えば１．９Ｖ）まで昇圧されていることが必要である。このため、昇圧制御信号４２ｂは少なくとも制御信号４２ａの活性化よりも前のタイミングで活性化させる必要がある。
【００３１】
図５は、内部電圧発生回路４１，４２のさらに他の例である。本例も、外部電圧ＶＤＤ１が内部電圧ＶＯＤよりも高く、外部電圧ＶＤＤ２が内部電圧ＶＯＤよりも低い場合に好適な回路である。例えば、外部電圧ＶＤＤ１が１．８Ｖ、外部電圧ＶＤＤ２が１．２Ｖ、内部電圧ＶＯＤが１．４Ｖの場合である。
【００３２】
本例では、図４に示した回路に加え、外部電圧ＶＤＤ１を昇圧することによって内部電圧ＶＰＰを生成する昇圧回路１１５と、電圧発生ドライバ１１２，１２２のソースにそれぞれ接続されたソース制御回路１１６，１２６が追加されている。
【００３３】
昇圧回路１１５は昇圧制御信号４１ｂに基づいて活性化され、内部電圧ＶＰＰを生成する。生成された内部電圧ＶＰＰは例えば２．７Ｖであり、ソース制御回路１１６，１２６を構成するＮチャンネル型ＭＯＳトランジスタのゲート電極に供給される。これにより、昇圧制御信号４１ｂが活性化している場合には、ソース制御回路１１６，１２６がオンするため、電圧発生ドライバ１１２，１２２による内部電圧の出力が可能となる。これに対し、昇圧制御信号４１ｂが活性化していない場合には、ソース制御回路１１６，１２６がオフするため、電圧発生ドライバ１１２，１２２は電源から切り離される。
【００３４】
また、内部電圧ＶＰＰは、電圧発生ドライバ１１２，１２２を構成するＰチャンネル型ＭＯＳトランジスタの基板に印加されている。つまり、電圧発生ドライバ１１２，１２２を構成するＰチャンネル型ＭＯＳトランジスタには、外部電圧ＶＤＤ１，ＶＤＤ２よりも高いバックバイアスが印加されることになる。これにより、昇圧回路１２３による内部電圧ＶＯＤＰの生成が遅れたとしても、電圧発生ドライバ１２２を構成するＰチャンネル型ＭＯＳトランジスタの基板（Ｎ型）とドレイン（Ｐ型）が順バイアスされることがなくなる。
【００３５】
つまり、図４に示したように、電圧発生ドライバ１２２のバックバイアスを内部電圧ＶＯＤＰとすると、昇圧回路１２３によって内部電圧ＶＯＤＰが生成される前に、内部電圧発生回路４１によって内部電圧ＶＯＤが立ち上がった場合、電圧発生ドライバ１２２を構成するＰチャンネル型ＭＯＳトランジスタの基板（Ｎ型）とドレイン（Ｐ型）が順バイアスされ、逆方向に電流が流れてしまう。これに対し、本例のように、電圧発生ドライバ１２２のバックバイアスを内部電圧ＶＰＰ（＞ＶＯＤＰ）とすれば、このような電流の発生が防止されるため、消費電力を低減することが可能となる。
【００３６】
ここで、内部電圧ＶＰＰは、ソース制御回路１１６，１２６を構成するＮチャンネル型ＭＯＳトランジスタの閾値電圧Ｖｔを考慮して、
ＶＰＰ−Ｖｔ  ＞  ＶＤＤ１又はＶＯＤＰ
を満たすことが好ましい。
【００３７】
図６（ａ）〜（ｃ）は制御信号４１ａ，４２ａの波形図である。
【００３８】
図６（ａ）〜（ｃ）とも、内部電圧ＶＯＤを使用する内部回路（センスアンプ駆動回路６６）の活性化期間をＴ１（時刻ｔ１から時刻ｔ２）で示している。活性化期間Ｔ１においては電荷流出により内部電圧ＶＯＤのレベルは低下し、その後、内部電圧発生回路４１，４２の動作によって回復期間Ｔ２（時刻ｔ２から時刻ｔ４又は時刻ｔ２から時刻ｔ５）を経て本来のレベルに復帰する。
【００３９】
図６（ａ）に示すパターンは、活性化期間Ｔ１の開始タイミングである時刻ｔ１から、回復期間Ｔ２の終期である時刻ｔ４までの期間に亘って制御信号４１ａを活性化させるとともに、活性化期間Ｔ１が既に終了している時刻ｔ３から時刻ｔ４までの期間に亘って制御信号４２ａを活性化させている。つまり、内部電圧発生回路４１を内部電圧発生回路４２よりも長く活性化させるパターンである。これによれば、回復期間Ｔ２の一部にて内部電圧発生回路４１，４２の両方が活性化することから、内部電圧ＶＯＤを高速に本来のレベルまで復帰させることが可能となる。したがって、図６（ａ）に示すパターンは、通常動作時（リード動作時やライト動作時）において好適なパターンである。これは、通常動作時においては、比較的早いタイミングで次のアクティブ信号ＡＣＴが活性化される場合があるため、内部電圧ＶＯＤを早期に補償する必要があるからである。
【００４０】
図６（ａ）に示すパターンは、外部電圧ＶＤＤ１の電流制限値（スペック）が相対的に大きく、外部電圧ＶＤＤ２の電流制限値が相対的に小さい場合に好適である。また、図４及び図５に示した例のように、外部電圧ＶＤＤ２のレベルが内部電圧ＶＯＤよりも低く、このため昇圧回路１２３を用いる必要がある場合にも好適である。これは、昇圧回路１２３によってロスが生じる分、内部電圧発生回路４１よりも内部電圧発生回路４２の方が変換効率が低くなるため、より高効率の内部電圧発生回路４１を優先的に使用することで、トータルの消費電力が抑えられるからである。この場合、外部電圧ＶＤＤ１側の電流制限値を満たす範囲で内部電圧発生回路４１を用い、内部電圧発生回路４２を補助的に用いることが望ましい。
【００４１】
図６（ｂ）に示すパターンは、図６（ａ）に示したパターンとは逆であり、時刻ｔ１から時刻ｔ４までの期間に亘って制御信号４２ａを活性化させるとともに、時刻ｔ３から時刻ｔ４までの期間に亘って制御信号４１ａを活性化させている。つまり、内部電圧発生回路４２を内部電圧発生回路４１よりも長く活性化させるパターンである。このようなパターンは、外部電圧ＶＤＤ２の電流制限値が相対的に大きく、外部電圧ＶＤＤ１の電流制限値が相対的に小さい場合に好適である。この場合、外部電圧ＶＤＤ２側の電流制限値を満たす範囲で内部電圧発生回路４２を用い、内部電圧発生回路４１を補助的に用いることが望ましい。
【００４２】
図６（ｃ）に示すパターンは、活性化期間Ｔ１の開始タイミングである時刻ｔ１から、回復期間Ｔ２の終期である時刻ｔ５までの期間に亘って制御信号４１ａを活性化させる一方、制御信号４２ａを非活性状態に維持するパターンである。時刻ｔ５は、図６（ａ），（ｂ）に示す時刻ｔ４よりも遅いタイミングである。つまり、図６（ｃ）に示すパターンは、内部電圧発生回路４１のみを用いて、回復期間Ｔ２を長く取るパターンである。
【００４３】
このようなパターンは、セルフリフレッシュ動作時のように、内部電圧ＶＯＤを早期に補償する必要がない場合に好適なパターンである。もちろん、外部電圧ＶＤＤ１の電流制限値を超えないことが条件である。これにより、内部電圧発生回路４１よりも内部電圧発生回路４２の方が変換効率が低い場合であっても、より高効率の内部電圧発生回路４１のみが使用されることから、消費電力が最小限に抑えられる。
【００４４】
図７は、図２に示した半導体装置３０に内部電圧発生回路４３を追加した例を示すブロック図である。
【００４５】
内部電圧発生回路４３は、外部電圧ＶＤＤ１に基づいて内部電圧ＶＯＤを生成する回路であり、その回路構成は図３に示した内部電圧発生回路４１と同一である。内部電圧発生回路４３の動作は、電源制御回路５０より供給される制御信号４３ａによって制御される。制御信号４３ａは、ディープパワーダウンモード（非アクセス状態であって各内部電源の電位発生も停止する）以外は活性状態に保たれる。つまり、ディープパワーダウンモードにエントリしない限り、内部電圧ＶＯＤを使用する内部回路（センスアンプ駆動回路６６）が活性状態であるか非活性状態であるかにかかわらず、内部電圧発生回路４３は動作し続ける。
【００４６】
内部電圧発生回路４３を設ければ、スタンバイ時における内部電圧ＶＯＤの低下を防止することが可能となる。このように、内部電圧発生回路４３は、スタンバイ時における内部電圧ＶＯＤの低下を防止するための回路であることから、内部電圧発生回路４３に含まれる電圧発生ドライバ（図示せず）のサイズは、内部電圧発生回路４１，４２のそれよりも小さくてよい。
【００４７】
図８は、メモリセルアレイ６４が４つのバンクＢＡＮＫ０〜ＢＡＮＫ３に分割されている場合における内部電圧発生回路の好ましいレイアウトを示す図である。
【００４８】
図８に示すように、メモリセルアレイ６４が複数のバンクに分割されている場合、内部電圧発生回路４１〜４４の各セットをバンクごとに割り当てることが好ましい。かかる構成によれば、各バンクの活性／非活性に応じてそれぞれの内部電圧発生回路４１〜４４も制御されることから、ＤＲＡＭ全体で１セットの内部電圧発生回路４１〜４４を設ける場合と比較して、消費電流を削減することができる。
【００４９】
図９は、センスアンプ６５及びセンスアンプ駆動回路６６の回路図である。
【００５０】
センスアンプ６５は、ＰチャンネルＭＯＳトランジスタ２１１，２１２とＮチャンネルＭＯＳトランジスタ２１３，２１４によって構成されている。ＰチャンネルＭＯＳトランジスタ２１１とＮチャンネルＭＯＳトランジスタ２１３は、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。同様に、ＰチャンネルＭＯＳトランジスタ２１２とＮチャンネルＭＯＳトランジスタ２１４も、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。信号ノードｃは一方のビット線ＢＬＴに接続されており、信号ノードｄは他方のビット線ＢＬＢに接続されている。
【００５１】
このようなフリップフロップ構造により、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮに所定の電位が供給されている状態においてビット線対ＢＬＴ，ＢＬＢに電位差が生じると、ビット線対の一方には高位側駆動配線ＳＡＰの電位が供給され、ビット線対の他方には低位側駆動配線ＳＡＮの電位が供給されることになる。
【００５２】
センスアンプ駆動回路６６は、高位側駆動配線ＳＡＰに内部電圧ＶＯＤを供給するドライバ３０１と、高位側駆動配線ＳＡＰに内部電圧ＶＡＲＹを供給するドライバ３０２と、低位側駆動配線ＳＡＮを接地電位に接続するドライバ３０３からなる。ここで、内部電圧ＶＡＲＹ及び内部電圧ＶＯＤとは、接地電位との電位差によって定義される。ドライバ３０１〜３０３は、それぞれ活性化信号ＳＥＰ１，ＳＥＰ２，ＳＥＮによって制御される。
【００５３】
図１０は、電源制御回路５０の回路図である。
【００５４】
図１０に示すように、電源制御回路５０はアクティブ信号ＡＣＴ及びリフレッシュ信号ＲＥＦを受けて活性化信号ＳＥＮを生成するタイミング回路５１と、活性化信号ＳＥＮを遅延させた遅延信号ＳＥＮＤを生成する遅延回路５２とを備えている。活性化信号ＳＥＮと遅延信号ＳＥＮＤはＯＲゲート５３に入力され、その論理和出力が制御信号４１ａとして用いられる。また、遅延信号ＳＥＮＤとアクティブ信号ＡＣＴはＡＮＤゲート５４に入力され、その論理積出力が制御信号４２ａとして用いられる。
【００５５】
かかる構成により、アクティブ信号ＡＣＴが活性化すると、図６（ａ）に示したように、制御信号４１ａが一定期間ハイレベルに活性化するとともに、制御信号４１ａの活性化期間の終期において制御信号４２ａが一定期間ハイレベルに活性化する。これに対し、リフレッシュ信号ＲＥＦが活性化すると、図６（ｃ）に示したように、制御信号４１ａが一定期間ハイレベルに活性化する一方、制御信号４２ａは非活性状態に維持される。
【００５６】
図１１は、本実施形態による半導体装置３０のセンス動作を説明するための波形図である。
【００５７】
図１１に示すように、時刻ｔ１１にてセンス動作が開始されると、活性化信号ＳＥＰ１，ＳＥＮが活性化する。上述の通り、活性化信号ＳＥＰ１はドライバ３０１を制御する信号であり、活性化信号ＳＥＮはドライバ３０３を制御する信号である。これにより、センスアンプ６５の電源ノードａ，ｂ間には内部電圧ＶＯＤが供給される。ここで、センス動作の初期において、内部電圧ＶＡＲＹよりも高い内部電圧ＶＯＤを用いているのは、オーバードライブによってビット線ＢＬＴ，ＢＬＢ間の電位差をより高速に増幅するためである。
【００５８】
その後、時刻ｔ１２にて活性化信号ＳＥＰ１が非活性化し、これによりオーバードライブが終了する。その代わりに活性化信号ＳＥＰ２が活性化し、これによって、センスアンプ６５の電源ノードａ，ｂ間には内部電圧ＶＡＲＹが供給されることになる。活性化信号ＳＥＰ２は時刻ｔ１５において非活性化し、活性化信号ＳＥＮは時刻ｔ１４において非活性化する。
【００５９】
一方、図１０に示した電源制御回路５０により、時刻ｔ１３から時刻ｔ１６まで活性化する遅延信号ＳＥＮＤが生成されることから、制御信号４１ａは時刻ｔ１１から時刻ｔ１６までの期間に亘って活性化する。つまり、当該期間において内部電圧発生回路４１が活性状態となり、低下した内部電圧ＶＯＤの補償を行う。
【００６０】
制御信号４２ａの波形は、当該センス動作がアクティブ信号ＡＣＴに起因するものなのか、リフレッシュ信号ＲＥＦに起因するものなのかによって異なる。前者の場合（４２ａ（ＡＣＴ））、図１０に示した電源制御回路５０により、制御信号４２ａは時刻ｔ１３から時刻ｔ１６までの期間に亘って活性化する。つまり、当該期間において内部電圧発生回路４２が活性状態となり、低下した内部電圧ＶＯＤの補償を行う。これにより、センス動作によって低下した内部電圧ＶＯＤが２つの内部電圧発生回路４１，４２（内部電圧発生回路４３を合わせれば３つの内部電圧発生回路）によって補償されることから、高速に電圧が回復する。
【００６１】
これに対し、後者の場合（４２ａ（ＲＥＦ））、制御信号４２ａは非活性状態に維持される。このため、内部電圧発生回路４２は活性化せず、センス動作によって低下した内部電圧ＶＯＤは１つの内部電圧発生回路４１のみ（内部電圧発生回路４３を合わせれば２つの内部電圧発生回路）によって補償されることから、比較的緩やかに電圧が回復する。
【００６２】
このように、本実施形態では、アクティブ信号ＡＣＴに起因してセンス動作を行う場合、つまり通常のリード動作又はライト動作においては、内部電圧発生回路４１，４２の両方によって内部電圧ＶＯＤを駆動する一方、リフレッシュ信号ＲＥＦに起因してセンス動作を行う場合においては、内部電圧発生回路４１のみによって内部電圧ＶＯＤを駆動している。つまり、センス動作によって低下した内部電圧ＶＯＤを高速に回復させる必要のある通常動作時においては、２つの内部電圧発生回路４１，４２によって補償を行い、センス動作によって低下した内部電圧ＶＯＤを高速に回復させる必要のないセルフリフレッシュ動作時においては、１つの内部電圧発生回路４１によって補償を行う。これにより、連続した高速アクセスを可能としつつ、セルフリフレッシュ動作時における消費電力を低減することが可能となる。
【００６３】
また、通常動作時においては、互いに異なる外部電圧ＶＤＤ１，ＶＤＤ２を用いた内部電圧発生回路４１，４２によって補償を行っていることから、特定の外部電源にのみ負荷が集中することがない。
【００６４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６５】
例えば、上記実施形態では、異なる外部電圧ＶＤＤ１，ＶＤＤ２を用いて内部電圧ＶＯＤを生成する内部電圧発生回路４１，４２を選択的に活性化させているが、互いにレベルの異なる３以上の外部電圧をそれぞれ用いる３以上の内部電圧発生回路を用い、これらを選択的に活性化させても構わない。
【００６６】
また、上記実施形態では、アクティブ信号ＡＣＴの活性化時とリフレッシュ信号ＲＥＦの活性化時とで、内部電圧発生回路４１，４２の動作を異ならせているが、他の信号（例えばプリチャージ信号）に応じて内部電圧発生回路４１，４２の動作を制御しても構わない。
【００６７】
さらに、内部電圧発生回路４１，４２の活性化期間も固定値である必要はなく、例えば遅延回路５２の遅延量を変えること等により自由に変化させることが可能である。
【符号の説明】
【００６８】
１１，１２      電源装置
２０，３０      半導体装置
４０      バス
４１〜４４      内部電圧発生回路
４１ａ，４２ａ，４３ａ    制御信号
４１ｂ，４２ｂ  昇圧制御信号
５０      電源制御回路
５１      タイミング回路
５２      遅延回路
６１      コマンドデコーダ
６２      アクセス制御回路
６３      アドレスバッファ
６４      メモリセルアレイ
６５      センスアンプ
６６      センスアンプ駆動回路
６７      データ入出力回路
１１１，１２１      内部電圧制御部
１１２，１２２      電圧発生ドライバ
１１５，１２３      昇圧回路
１１６，１２６      ソース制御回路
１２４    レベルシフタ
３０１〜３０３      ドライバ
ＶＡＲＹ，ＶＯＤ    内部電圧
ＶＤＤ１，ＶＤＤ２  外部電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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