(57)【要約】      （修正有）【課題】シングルポートの記憶装置を用いて非同期の連続書き込み及び連続読み出しを行うことが可能な半導体集積回路、データ処理方法、画像形成装置を提供する。【解決手段】シングルポート記憶装置を用いてＦＩＦＯ動作を行う半導体集積回路１２０であって、書き込み用クロック信号と同期して書き込まれたデータを保持するバッファ回路１２１と、前記書き込み用クロック信号と、前記書き込み用クロック信号と独立して予め設定された読み出し用クロック信号との非同期を吸収する非同期吸収回路１２２と、前記データを前記読み出し用クロックと同期して前記シングルポート記憶装置へ出力する制御回路と、を有し、前記読み出し用クロック信号に基づき、前記シングルポート記憶装置のワードサイズと、前記書き込み用クロック信号の周波数の範囲とが設定される。【選択図】図３
2010176393.tif 000002
【特許請求の範囲】
【請求項１】
シングルポート記憶装置を用いてＦＩＦＯ動作を行う半導体集積回路であって、
書き込み用クロック信号と同期して書き込まれたデータを保持するバッファ回路と、
前記書き込み用クロック信号と、前記書き込み用クロック信号と独立して予め設定された読み出し用クロック信号との非同期を吸収する非同期吸収回路と、
前記データを前記読み出し用クロックと同期して前記シングルポート記憶装置へ出力する制御回路と、を有し、
前記読み出し用クロック信号に基づき、前記シングルポート記憶装置のワードサイズと、前記書き込み用クロック信号の周波数の範囲とが設定された半導体集積回路。
【請求項２】
前記シングルポート記憶装置のワードサイズは、
前記書き込み用クロック信号の周波数である書き込み用周波数と、前記読み出し用クロックの周波数である読み出し用周波数との周波数差と、
前記周波数差を吸収するために必要となるワードサイズと、に基づき設定される請求項１記載の半導体集積回路。
【請求項３】
前記書き込み用周波数の範囲は、
前記シングルポート記憶装置のワードサイズに基づき設定される請求項２記載の半導体集積回路。
【請求項４】
前記読み出し用クロックが停止する期間が存在する場合、前記書き込み用周波数は、前記読み出し用クロックが停止する期間を含んで設定される請求項１ないし３の何れか一項に記載の半導体集積回路。
【請求項５】
シングルポート記憶装置と、
書き込み用クロック信号と同期して書き込まれたデータを保持するバッファ回路と、
前記書き込み用クロック信号と、前記書き込み用クロック信号と独立して予め設定された読み出し用クロック信号との非同期を吸収する非同期吸収回路と、
前記データを前記読み出し用クロックと同期して前記シングルポート記憶装置へ出力する制御回路と、を有するデータ処理方法であって、
前記読み出し用クロック信号に基づき、前記シングルポート記憶装置のワードサイズと、前記書き込み用クロック信号の周波数の範囲とが設定されるデータ処理方法。
【請求項６】
シングルポート記憶装置と、
書き込み用クロック信号と同期して書き込まれたデータを保持するバッファ回路と、
前記書き込み用クロック信号と、前記書き込み用クロック信号と独立して予め設定された読み出し用クロック信号との非同期を吸収する非同期吸収回路と、
前記データを前記読み出し用クロックと同期して前記シングルポート記憶装置へ出力する制御回路と、を有する半導体集積回路が実装された画像形成装置であって、
前記半導体集積回路は、
前記読み出し用クロック信号に基づき、前記シングルポート記憶装置のワードサイズと、前記書き込み用クロック信号の周波数の範囲とが設定されている画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングルポート記憶装置を用いてＦＩＦＯ動作を行う半導体集積回路、このデータ処理方法、この半導体集積回路が実装された画像形成装置に関する。
【背景技術】
【０００２】
従来から、ＦＩＦＯ（First-In First-Out）型の記憶装置がある。ＦＩＦＯ型の記憶装置では、入力されたデータを入力された順に出力する記憶装置であり、種々の電気回路において広く使用されている。例えばＦＩＦＯ型記憶装置は、データの転送速度を変換する速度変換回路にも使用されている。
【０００３】
速度変換回路は、例えば複写機等の画像形成装置において、画像処理部により書き込まれた画像データを読み出して出力する際に、画像データの書き込み速度を画像データの読み出し速度へと変換する。
【０００４】
図１は、従来の速度変換回路の一例を示す図である。図１に示す速度変換回路１０は、ＦＩＦＯ型記憶装置１１、ライトコントローラ１２、リードコントローラ１３を有する。
【０００５】
速度変換回路１０では、ライトコントローラ１２により制御される書き込みの速度を、リードコントローラ１３によるデータの読み出し速度へ変換してデータを転送する。速度変換回路１０では、ライトコントローラ１２とリードコントローラ１３とは別々のクロック系統により処理されており、ＦＩＦＯ型記憶装置１１の容量は、データの転送が完了するまでにリード側によるライト側のアドレス追い越しが発生しないように設定されている。
【０００６】
速度変換回路１０では、ＦＩＦＯ型記憶装置１１を用いているため、通常非同期で連続書き込み及び連続読み出しを行うことができる。しかしながらＦＩＦＯ型記憶装置１１はサイズが大きく、実装面積が広くなる。よって例えばより多くの回路を集積したい半導体集積回路等では、従来のＦＩＦＯ型記憶装置よりもサイズが小さく且つＦＩＦＯ型記憶装置と同じ動作をするシングルポートの記憶装置を搭載したものがある。例えば特許文献１には、異なる周波数で入力するデータを速度変換して記憶する同期式のメモリである速度変換機能付き記憶装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
シングルポートの記憶装置を用いて非同期の連続書き込み及び連続読み出しを行う場合、ライトデータの転送周波数とリードデータの転送周波数の関係から、ライトデータが途切れる虞がある。またシングルポートの記憶装置は読み出し用クロック信号にて制御されている。よってシングルポートの記憶装置へのデータを書き込みにおいて、書き込み用クロック信号と同期したデータを読み出し用クロック信号に非同期吸収する際に、読み出し用クロック信号が停止すると、書き込むためのデータが欠落する虞がある。
【０００８】
本実施形態では、上記事情を鑑みてこれを解決すべく成されたものであり、シングルポートの記憶装置を用いて非同期の連続書き込み及び連続読み出しを行うことが可能な半導体集積回路、データ処理方法、画像形成装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明は、上記目的を達成するために、以下の如き構成を採用した。
【００１０】
本発明は、シングルポート記憶装置を用いてＦＩＦＯ動作を行う半導体集積回路であって、書き込み用クロック信号と同期して書き込まれたデータを保持するバッファ回路と、前記書き込み用クロック信号と、前記書き込み用クロック信号と独立して予め設定された読み出し用クロック信号との非同期を吸収する非同期吸収回路と、前記データを前記読み出し用クロックと同期して前記シングルポート記憶装置へ出力する制御回路と、を有し、前記読み出し用クロック信号に基づき、前記シングルポート記憶装置のワードサイズと、前記書き込み用クロック信号の周波数の範囲とが設定された構成としても良い。
【００１１】
また本発明の半導体集積回路において、前記シングルポート記憶装置のワードサイズは、前記書き込み用クロック信号の周波数である書き込み用周波数と、前記読み出し用クロックの周波数である読み出し用周波数との周波数差と、前記周波数差を吸収するために必要となるワードサイズと、に基づき設定されても良い。
【００１２】
また本発明の半導体集積回路において、前記書き込み用周波数の範囲は、前記シングルポート記憶装置のワードサイズに基づき設定されても良い。
【００１３】
また本発明の半導体集積回路において、前記読み出し用クロックが停止する期間が存在する場合、前記書き込み用周波数は、前記読み出し用クロックが停止する期間を含んで設定されても良い。
【００１４】
本発明は、シングルポート記憶装置と、書き込み用クロック信号と同期して書き込まれたデータを保持するバッファ回路と、前記書き込み用クロック信号と、前記書き込み用クロック信号と独立して予め設定された読み出し用クロック信号との非同期を吸収する非同期吸収回路と、前記データを前記読み出し用クロックと同期して前記シングルポート記憶装置へ出力する制御回路と、を有するデータ処理方法であって、前記読み出し用クロック信号に基づき、前記シングルポート記憶装置のワードサイズと、前記書き込み用クロック信号の周波数の範囲とを設定する方法とした。
【００１５】
本発明は、シングルポート記憶装置と、書き込み用クロック信号と同期して書き込まれたデータを保持するバッファ回路と、前記書き込み用クロック信号と、前記書き込み用クロック信号と独立して予め設定された読み出し用クロック信号との非同期を吸収する非同期吸収回路と、前記データを前記読み出し用クロックと同期して前記シングルポート記憶装置へ出力する制御回路と、を有する半導体集積回路が実装された画像形成装置であって、前記半導体集積回路は、前記読み出し用クロック信号に基づき、前記シングルポート記憶装置のワードサイズと、前記書き込み用クロック信号の周波数の範囲とが設定されている構成とした。
【発明の効果】
【００１６】
本発明によれば、シングルポートの記憶装置を用いて非同期の連続書き込み及び連続読み出しを行うことができる。
【図面の簡単な説明】
【００１７】
【図１】従来の速度変換回路の一例を示す図である。
【図２】本実施形態の画像形成装置１００を説明する図である。
【図３】速度変換回路１２０を説明するための図である。
【図４】速度変換回路１２０による速度変換について説明するためのタイミングチャートである。
【図５】速度変換回路１２０における非同期吸収を説明するための第一のタイミングチャートである。
【図６】速度変換回路１２０における非同期吸収を説明するための第二のタイミングチャートである。
【図７】リード側周波数Ｆｂ及びライト側周波数Ｆａの周波数範囲を説明するための図である。
【図８】ラインの先頭位置を揃える場合を説明するためのタイミングチャートである。
【図９】第二の実施形態における速度変換について説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１８】
本発明の一実施形態では、シングルポートの記憶装置であるシングルポートＳＲＡＭ（Static Random Access Memory）を用い、リード側の周波数のみでシングルポートＳＲＡＭを制御する。本実施形態では、シングルポートＳＲＡＭのサイズをリード側の周波数範囲の設定から必要とされるサイズとし、シングルポートＳＲＡＭのサイズとリード側の周波数範囲とに基づきライト側の周波数範囲を設定することで、シングルポートＳＲＡＭを用いて非同期の連続書き込み及び連続読み出しを行うことができる。
【００１９】
（第一の実施の形態）
以下に図面を参照して本発明の一実施形態について説明する。以下の実施形態の説明では、速度変換回路が画像形成装置に搭載された形態について説明する。画像形成装置に搭載された速度変換回路は、画像処理部から出力された画像データを記憶装置に書き込む速度を記憶装置から画像データを読み出す速度に変換する。
【００２０】
以下に図２を参照して本実施形態の画像形成装置を説明する。図２は、本実施形態の画像形成装置１００を説明する図である。
【００２１】
本実施形態の画像形成装置１００は、画像処理部１１０、速度変換回路１２０、ＬＤ（Laser Diode）制御部１３０、書込速度検出部１４０、ＬＤ１５０、ポリゴンミラー１６０、センサ１７０を有する。
【００２２】
画像処理部１１０は、入力データに画像処理を施した画像データを出力する。速度変換回路１２０は、画像処理部１１０から出力された画像データをＬＤ制御部１３０へ転送する際の速度を制御する。速度変換回路１２０の詳細は後述する。
【００２３】
ＬＤ制御部１３０は、速度変換回路１２０を介して転送された画像データに基づきＬＤ１５０の照射を制御する。
【００２４】
書込速度検出部１４０は、センサ１７０に基づき検出された印刷用紙１ラインの先端位置と後端位置とに基づき線速（画像データの１ラインの書込速度）対し、ポリゴン面毎の差分を検出する。尚線速は、ＬＤ１５０、ポリゴンミラー１６０等の画像形成装置１００の有する光学系により予め設定されている。速度検出部１４０は、検出したポリゴン面毎の差分を吸収したクロックｃｌｋ＿ｂを速度変換回路１２０へ出力する。
【００２５】
ＬＤ１５０は、ＬＤ制御部１３０からの制御信号に基づき、オン／オフが制御される。本実施形態のＬＤ１５０は、１つのＬＤから構成され１本のレーザ光により露光するものとした。ポリゴンミラー１６０は、多面鏡であり、回転してＬＤ１５０から照射されたレーザ光を反射して感光体上を露光する。センサ１７０は、画像形成装置１００において画像が定着される印刷用紙の先端位置と後端位置とを検出する。
【００２６】
以下に図３を参照して本実施形態の速度変換回路１２０について説明する。図３は、速度変換回路１２０を説明するための図である。
【００２７】
本実施形態の速度変換回路１２０は、半導体集積回路であり、ライトバッファ１２１、非同期吸収回路１２２、ＲＡＭ（Random Access Memory）コントローラ１２３、シングルポートＳＲＡＭ１２４が集積されている。
【００２８】
本実施形態の速度変換回路１２０において、画像処理部１１０から出力された画像データは、ライトバッファ１２１へ書き込まれる。このとき画像データは、クロックｃｌｋ＿ａに同期して書き込まれる。よって速度変換回路１２０において、画像データの書込速度はクロックｃｌｋ＿ａの周波数で表される。クロックｃｌｋ＿ａの周波数を、以下の説明ではライト側周波数Ｆａと呼ぶ。
【００２９】
ライトバッファ１２１に書き込まれた画像データは、非同期吸収回路１２２を介してＲＡＭコントローラ１２３の制御によりシングルポートＳＲＡＭ１２４へ記憶される。シングルポートＳＲＡＭ１２４に記憶された画像データは、クロックｃｌｋ＿ｂに同期して読み出され、ＬＤ制御部１３０へ出力される。よって速度変換回路１２０において、画像データの読出速度はクロックｃｌｋ＿ｂの周波数で表される。クロックｃｌｋ＿ｂの周波数を、以下の説明ではリード側周波数Ｆｂと呼ぶ。非同期吸収回路１２２では、クロックｃｌｋ＿ａとクロックｃｌｋ＿ｂの非同期を吸収する。
【００３０】
本実施形態の速度変換回路１２０では、リード側周波数Ｆｂを予め設定しておき、設定されたリード側周波数Ｆｂに基づきシングルポートＳＲＡＭ１２４のサイズ、ライト側周波数Ｆａの範囲が設定される。
【００３１】
本実施形態においてＬＤ制御部１３０は、ＬＤ１５０からポリゴンミラー１６０の回転に対し、画像データをラインデータとして照射する。この際ラインデータは、ポリゴンミラー１６０の有する面上全域に存在するわけではない。ポリゴンミラー１６０の面上には、ラインデータが存在する有効画像領域と、有効画像が存在しない非有効画像領域とが存在する。本実施形態では、有効画像領域及び非有効画像領域を含む１ラインのラインデータの速度変換を行う。
【００３２】
図４は、第一の実施形態における速度変換について説明するためのタイミングチャートである。本実施形態の速度変換回路１２０では、１ラインデータを速度変換し終えるまでに、リード側の信号ｒ＿ｒｓｔでシングルポートＳＲＡＭ１２４から読み出されたデータサイズが、ライト側の信号ｗ＿ｒｓｔでシングルポートＳＲＡＭ１２４に書き込まれたデータサイズを超えないように、信号ｒ＿ｒｓｔと信号ｗ＿ｒｓｔとの間隔を設定する必要がある。よって本実施形態の速度変換回路１２０において、信号ｗ＿ｒｓｔと信号ｒ＿ｒｓｔとの間隔Ｔ１は、リード側が、ライト側がアクセスするアドレスを追い越さないような間隔となるように設計される。
【００３３】
尚信号ｗ＿ｒｓｔは、クロックｃｌｋ＿ａと同期した信号であり、ライトバッファ１２１に対するラインデータの書込開始のタイミングを示す。また信号ｒ＿ｒｓｔは、クロックｃｌｋ＿ｂと同期した信号であり、シングルポートＳＲＡＭ１２４からのラインデータの読出開始のタイミングを示す。
【００３４】
図５、図６を参照して本実施形態の速度変換回路１２０における非同期吸収について説明する。図５は、速度変換回路１２０における非同期吸収を説明するための第一のタイミングチャートである。図６は、速度変換回路１２０における非同期吸収を説明するための第二のタイミングチャートである。
【００３５】
本実施形態の速度変換回路１２０において、ライトバッファ１２１と非同期吸収回路１２２とは、クロックｃｌｋ＿ａに同期したｎ＋１個のラインデータ（０番目からｎ番目までのラインデータ）を一纏めとして非同期吸収を行う。尚本実施形態のラインデータは、１画素＝１個のデータとした。
【００３６】
図５に示すように、ライトバッファ１２１は、クロックｃｌｋ＿ａに同期してライトバッファ１２１に書き込まれたラインデータｗｄａｔａを保持する。ラインバッファ１２１に保持されたラインデータｗｄａｔａがｎ＋１個になったら、ラインバッファ１２１に保持されたラインデータｗｄａｔａは非同期吸収回路１２２へ送られる。非同期吸収回路１２２では、ライトバッファ１２１から受けたラインデータｗｄａｔａをクロックｃｌｋ＿ｂと同期させてＲＡＭコントローラ１２３へ出力する。
【００３７】
クロックｃｌｋ＿ａと同期したｎ＋１個のラインデータをクロックｃｌｋ＿ｂと同期したラインデータとする際に、図６に示す間隔Ｔ２及び間隔Ｔ３が常に同じ幅であるとは限らない。以下間隔Ｔ２及び間隔Ｔ３について説明する。
【００３８】
本実施形態では、クロックｃｌｋ＿ａと同期したラインデータをクロックｃｌｋ＿ｂに同期させるための期間（非同期吸収期間）、ｎ＋１個のラインデータを確保しておく必要がある。本実施形態では、ライトバッファ１２１にｎ＋１個までラインデータを保持することで非同期吸収期間を確保している。
【００３９】
図５に示すクロックｃｌｋ＿ａ×ｎ幅は、非同期吸収回路１２２におけるｎ＋１個のラインデータの保持期間を示している。図６に示す間隔Ｔ２及び間隔Ｔ３は、図５に示すクロックｃｌｋ＿ｂ×ｎ幅を示している。
【００４０】
本実施形態では、クロックｃｌｋ＿ｂの周波数及びクロックｃｌｋ＿ｂの立ち上がりエッジの位置の関係から、間隔Ｔ２及び間隔Ｔ３（クロックｃｌｋ＿ｂ×ｎ幅）が変化する。そこで本実施形態では、ライトバッファ１２１に保持されたｎ＋１個のラインデータをｍ段ラッチすることにより、ライトバッファ１２１から順次シングルポートＳＲＡＭ１２４へ書き込むラインデータを取り出す。
【００４１】
以上の構成では、シングルポートＳＲＡＭ１２４へラインデータが書き込まれない期間Ｔ４が発生する。本実施形態では、期間Ｔ４では、シングルポートＳＲＡＭ１２４のライトイネーブルをディアサートしても良い。また本実施形態では、期間Ｔ４においては、シングルポートＳＲＡＭ１２４の同じアドレスに同じデータが書き込まれるようにしても良い。
【００４２】
次に、シングルポートＳＲＡＭ１２４のワードサイズ（容量）、ライト側周波数Ｆａの周波数範囲の設定の仕方について説明する。
【００４３】
始めにシングルポートＳＲＡＭ１２４のサイズの設定の仕方について説明する。
【００４４】
リード側周波数Ｆｂとライト側周波数Ｆａとは、それぞれが周波数範囲を持つ。図７は、リード側周波数Ｆｂ及びライト側周波数Ｆａの周波数範囲を説明するための図である。
【００４５】
本実施形態の速度変換回路１２０において、リード側周波数Ｆｂの周波数範囲は、有効画像領域に画像データを書き込む際の速度を示しており、以下のように表される。
【００４６】
ｃｌｋ＿ｂ（ｍｉｎ，ｔｙｐ，ｍａｘ）＝（Ｆｂ−α，Ｆｂ，Ｆｂ＋α）
本実施形態では、リード側周波数Ｆｂは、上記周波数範囲内で、ランダムにクロック信号の発振動作を行う。
【００４７】
また求めようとするライト側周波数Ｆａの周波数範囲は、以下のように表される。
【００４８】
ｃｌｋ＿ａ（ｍｉｎ,ｔｙｐ,ｍａｘ）＝（Ｆａ＿ｍｉｎ,Ｆａ＿ｔｙｐ,Ｆａ＿ｍａｘ）
本実施形態では、図４に示す間隔Ｔ１をリードされた（読み込まれた）データサイズがライトされた（書き込まれた）データサイズを追い越さないような間隔とするために、ライト側周波数Ｆａ≦リード側周波数Ｆｂとする必要がある。
【００４９】
よってライト側周波数Ｆａの上限値Ｆａ＿ｍａｘは、以下の式（１）で示される。
【００５０】
Ｆａ＿ｍａｘ＝Ｆｂ−α［ＭＨｚ］    （１）
ライト側周波数Ｆａの上限値Ｆａ＿ｍａｘとリード側周波数Ｆｂの上限値Ｆｂ＋αとの周波数比Ｆａｂは、以下の式（２）で示される。
【００５１】
Ｆａｂ＝Ｆａ＿ｍａｘ／（Ｆｂ＋α）×１００［％］    （２）
次に、ライト側周波数Ｆａとリード側周波数Ｆｂとの周波数差における速度差吸収画素数Ｋａｂを求める。速度素吸収画素数Ｋａｂとは、ライト側周波数Ｆａとリード側周波数Ｆｂとの周波数差を吸収するために必要となる画素数である。
【００５２】
より具体的には速度差吸収画素数Ｋａｂは、リード側周波数Ｆｂの上限値Ｆｂ＋αにおいてラインデータの書き込みを行った場合に１ラインに書き込める画素数（以下、有効画素数Ａ）と、ライト側周波数Ｆａの上限値Ｆａ＿ｍａｘにおいて書込を行った場合に１ラインに書き込める画素数との差である。
【００５３】
速度差吸収画素数Ｋａｂは、以下の式（３）で示される。
【００５４】
Ｋａｂ＝Ａ／｛Ｆａ＿ｍａｘ／（Ｆｂ＋α）｝−Ａ    （３）
この速度差吸収画素Ｋａｂは、シングルポートＳＲＡＭ１２４において最低限必要とされるワードサイズ（容量）となる。よって本実施形態のシングルポートＳＲＡＭ１２４のサイズは、上記速度差吸収画素数Ｋａｂに基づき設定される。
【００５５】
次にライト側周波数Ｆａの下限値Ｆａ＿ｍｉｎの設定の仕方について説明する。本実施形態においてライト側周波数Ｆａの下限値Ｆａ＿ｍｉｎを設定するためには、シングルポートＳＲＡＭ１２４の容量を確定する必要がある。
【００５６】
式（３）で求められた速度差吸収画素Ｋａｂは、ライト側周波数Ｆａの上限値がリード側周波数Ｆｂの下限値である場合の値である。よって例えばリード側周波数Ｆｂが上限値となる周期が増加した場合、ＲＡＭコントローラ１２３は、シングルポートＳＲＡＭ１２４に次のラインデータが書き込まれる前にシングルポートＳＲＡＭ１２４からラインデータの読み出しを開始する場合がある。この場合、シングルポートＳＲＡＭ１２４に新たなラインデータは書き込まれておらず、一度読み出したラインデータを再度読み出すことになり、正しくラインデータを読み出すことができない。
【００５７】
よって本実施形態では、シングルポートＳＲＡＭ１２４の容量に余裕を持たせることで、正しくラインデータの読み出しが行えるようにした。
【００５８】
シングルポートＳＲＡＭ１２４の容量の余裕分をβとすると、シングルポートＳＲＡＭ１２４の容量Ｋｔｙｐは、以下の式（４）で示される。
【００５９】
Ｋｔｙｐ＝Ｋａｂ＋β    （４）
尚βは、ライト側周波数Ｆａの下限値及びリード側周波数Ｆｂの上限値とが常に同じ周期で動作した際の１ラインの速度差吸収に必要なサイズである。本実施形態においてライト側周波数Ｆａの下限値は、後述するようにシングルポートＳＲＡＭ１２４の容量に基づき設定される。よって本実施形態のβは、所望されるライト側周波数Ｆａの下限値から好ましい値を設定することができる。
【００６０】
本実施形態において、有効画素数Ａと速度差吸収用にあてることができる画像数Ｋａｂとの合計の画素数Ｍｄｏｔは、以下の式（５）のように示される。
【００６１】
Ｍｄｏｔ＝Ａ＋Ｋｔｙｐ    （５）
以上の結果から、ライト側周波数Ｆａの下限値Ｆａ＿ｍｉｎは以下の式（６）のように示される。
【００６２】
Ｆａ＿ｍｉｎ＝（Ａ／Ｍｄｏｔ）×（Ｆｂ＋α）    （６）
よって本実施形態の速度変換回路１２０において、ライト側周波数Ｆａは、以下の式（７）で示される。
【００６３】
ｃｌｋ＿ａ（ｍｉｎ,ｔｙｐ,ｍａｘ）
＝（（Ａ／Ｍｄｏｔ）×（Ｆｂ＋α）,Ｆａ＿ｔｙｐ,Ｆｂ−α）    （７）
本実施形態の速度変換回路１２０では、ライト側周波数Ｆａの周波数範囲を式（７）で示される値に設定すれば、リード側周波数Ｆｂが上限値に振れる周期が増えた場合にも、連続して正しくラインデータを読み出すことができる。
【００６４】
次に図８を参照して本実施形態においてラインの先頭位置を揃える場合について説明する。図８は、ラインの先頭位置を揃える場合を説明するためのタイミングチャートである。
【００６５】
本実施形態において、ラインの先頭位置を揃える場合、ラインの後端部分においてクロックｃｌｋ＿ｂが停止する期間Ｔ５が発生する。この場合も、クロックｃｌｋ＿ｂが停止する期間を予め設定することでライト側周波数Ｆａの周波数範囲を算出することができる。
【００６６】
クロックｃｌｋ＿ｂが停止する期間Ｔ５のサイクル数をＸとすると、上記式（１）は、以下の式（８）のようになる。
【００６７】
Ｆａ＿ｍａｘ＝（（ｎ×ｍ）／（ｎ×ｍ）＋Ｘ）×（Ｆｂ−α）［ＭＨｚ］    （８）
この場合のライト側周波数Ｆａの周波数範囲は、上記式（８）と、式（２）〜式（７）により求めることができる。
【００６８】
以上のように本実施形態では、予め設定されたリード側周波数Ｆｂに基づきシングルポートＳＲＡＭ１２４のワードサイズとライト側周波数Ｆａの周波数範囲を設定することで、シングルポートＳＲＡＭ１２４を用いて非同期の連続書き込み及び連続読み出しを行うことができる。
【００６９】
（第二の実施形態）
以下に本発明の第二の実施形態について説明する。本発明の第二の実施形態は、ＬＤ１５０が複数のＬＤにより構成される点のみ第一の実施形態と相違する。よって本実施形態の以下の説明では、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【００７０】
本実施形態では、ＬＤ１５０は例えば４つのＬＤで構成されており、４本のラインデータを同時に書き込むことができる。この場合４つのＬＤは、感光体上の形成される画像の副走査方向の歪みが生じないように、４つのＬＤがメカ的に固定された間隔で配置されている。このため、形成される画像の先端を揃える場合にはＲＡＭコントローラ１２３はこの固定される間隔分を考慮してラインデータを読み出す必要がある。
【００７１】
図９は、第二の実施形態における速度変換について説明するためのタイミングチャートである。本実施形態では、４本のラインデータの先頭部分を揃えるために、期間Ｔ６の間書き込みデータを保持しておく必要がある。本実施形態のＬＤ１５０は、上述したように感光体上の画像の歪みをなくすため、歪みに合わせて４つのＬＤ１５０をそれぞれずらして配置している。よって各ＬＤ１５０にラインデータが到達するまでの距離は均等ではない。期間Ｔ６は、一番遠いＬＤ１５０にラインデータが転送されてから、一番近いＬＤ１５０にラインデータが転送されるまでの期間である。
【００７２】
本実施形態のライト側周波数Ｆａの周波数範囲は、この期間Ｔ６を考慮して設定される。以下に本実施形態のライト側周波数Ｆａの周波数範囲の設定の仕方を説明する。
【００７３】
本実施形態において、期間Ｔ６で固定される画素数（以下、固定画素数）をＢとすると、シングルポートＳＲＡＭ１２４で最低限必要とされるワードサイズＬａｂは、以下の式（９）のようになる。
【００７４】
Ｌａｂ＝Ｋａｂ＋Ｂ    （９）
シングルポートＳＲＡＭ１２４の容量の余裕分はβであるから、本実施形態においてシングルポートＳＲＡＭ１２４の容量Ｌｔｙｐは、以下の式（１０）で示される。
【００７５】
Ｌｔｙｐ＝Ｌａｂ＋β    （１０）
また速度差吸収用にあてることができるシングルポートＳＲＡＭ１２４のワードサイズＭｓｅｔは、以下の式（１１）で示される。
【００７６】
Ｍｓｅｔ＝Ｌｔｙｐ−Ｂ    （１１）
ここで本実施形態において、有効画素数Ａと速度差吸収用にあてることができる画素数Ｍｓｅｔとの合計の画素数Ｍｄｏｔは、以下の式（１２）で示される。
【００７７】
Ｍｄｏｔ＝Ａ＋Ｍｓｅｔ    （１２）
本実施形態のライト側周波数Ｆａの周波数範囲は、上記式（１２）で示される画素数Ｍｄｏｔと、式（６）、式（７）により求めることができる。
【００７８】
以上のように、本実施形態においても、シングルポートＳＲＡＭ１２４のサイズとライト側周波数Ｆａの周波数範囲を設定することで、シングルポートＳＲＡＭ１２４を用いて非同期の連続書き込み及び連続読み出しを行うことができる。
【００７９】
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
【産業上の利用可能性】
【００８０】
本発明は、シングルポート記憶装置を用いてＦＩＦＯ動作を行う半導体集積回路、データ処理方法、画像形成装置に利用可能である。
【符号の説明】
【００８１】
１００  画像形成装置
１１０  画像処理部
１２０  速度変換回路
１２１  ライトバッファ
１２２  非同期吸収回路
１２３  ＲＡＭコントローラ
１２４  シングルポートＳＲＡＭ
１３０  ＬＤ制御部
１４０  書込速度検出部
１５０  ＬＤ
１６０  ポリゴンミラー
１７０  センサ
【先行技術文献】
【特許文献】
【００８２】
【特許文献１】特開平２−１１４３２３号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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