(57)【要約】【課題】占有面積を低減することができ、電源投入直後の初期値を自動的に決定することが可能なラッチ回路を提供することを目的とする。【解決手段】ラッチ回路１は、閾値電圧の大きさが異なる第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１を有する第１インバータＩＮ１と、閾値電圧の大きさが異なる第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２を有する第２インバータＩＮ２と、を備え、第１インバータＩＮ１と第２インバータＩＮ２とは正帰還ループ接続されており、第１インバータＩＮ１の出力側から電源投入直後の初期値として所定の値を出力する。【選択図】図１
2020191513.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧の大きさが異なる第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータと、
閾値電圧の大きさが異なる第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有する第２インバータと、
を備え、
前記第１インバータと前記第２インバータとは正帰還ループ接続されており、前記第１インバータの出力側から所定の値を出力するラッチ回路。
【請求項２】
前記第１インバータにおいて、前記第１ＰＭＯＳトランジスタの閾値電圧の大きさは前記第１ＮＭＯＳトランジスタの閾値電圧の大きさよりも高く、
前記第２インバータにおいて、前記第２ＰＭＯＳトランジスタの閾値電圧の大きさは前記第２ＮＭＯＳトランジスタの閾値電圧の大きさよりも低い請求項１に記載のラッチ回路。
【請求項３】
前記第１インバータにおいて、前記第１ＰＭＯＳトランジスタの閾値電圧の大きさは前記第１ＮＭＯＳトランジスタの閾値電圧の大きさよりも低く、
前記第２インバータにおいて、前記第２ＰＭＯＳトランジスタの閾値電圧の大きさは前記第２ＮＭＯＳトランジスタの閾値電圧の大きさよりも高い請求項１に記載のラッチ回路。
【請求項４】
前記第１インバータは、前記第１ＰＭＯＳトランジスタと直列に接続され、ゲートにクロック信号の反転信号が入力されるＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタと直列に接続され、ゲートに前記クロック信号が入力されるＮＭＯＳトランジスタとを有し、
前記第２インバータは、前記第２ＰＭＯＳトランジスタと直列に接続され、ゲートに前記クロック信号の反転信号が入力されるＰＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタと直列に接続され、ゲートに前記クロック信号が入力されるＮＭＯＳトランジスタとを有する請求項１から３のいずれか１項に記載のラッチ回路。
【請求項５】
前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは、閾値電圧に関する種類の異なるトランジスタであり、
前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは、閾値電圧に関する種類の異なるトランジスタである請求項１から４のいずれか１項に記載のラッチ回路。
【請求項６】
前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは、閾値電圧の大きさが所定値以上異なり、
前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは、閾値電圧の大きさが所定値以上異なる請求項１から５のいずれか１項に記載のラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路に関するものである。
【背景技術】
【０００２】
集積回路においては、所望の機能を実行させるために適切に初期状態を設定する必要がある。初期状態を設定するためには、１ビットの情報を保持することができるラッチ回路が設けられている。
【０００３】
特許文献１では、インバータを正帰還ループ接続したセンス回路の入力側及び出力側に対して、それぞれトランジスタ等を用いた回路を付加し、付加した回路によって該センス回路の状態を設定し、電源投入直後に所定の値を初期値として出力することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２３１５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、集積回路に含まれる各回路をレイアウト設計する上で、各回路の占有面積を最適化することは重要である。このため、初期値を出力する回路（ラッチ回路）の占有面積をより低減することが望まれている。
【０００６】
本発明は、このような事情に鑑みてなされたものであって、占有面積を低減することができ、電源投入直後の初期値を自動的に決定することが可能なラッチ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１態様は、閾値電圧の大きさが異なる第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータと、閾値電圧の大きさが異なる第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有する第２インバータと、を備え、前記第１インバータと前記第２インバータとは正帰還ループ接続されており、前記第１インバータの出力側から所定の値を出力するラッチ回路である。
【０００８】
上記のような構成によれば、第１インバータと第２インバータとが正帰還ループ接続されているラッチ回路において、第１インバータにおける第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタとで閾値電圧の大きさを異なる構成とし、第２インバータにおける第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタとで閾値電圧の大きさを異なる構成としている。このため、２つのインバータを正帰還ループ接続させた回路のみで、ラッチ回路を構成することが可能となる。このため、ラッチ回路の占有面積をより小さく設計することが可能となる。
【０００９】
上記ラッチ回路において、前記第１インバータにおいて、前記第１ＰＭＯＳトランジスタの閾値電圧の大きさは前記第１ＮＭＯＳトランジスタの閾値電圧の大きさよりも高く、前記第２インバータにおいて、前記第２ＰＭＯＳトランジスタの閾値電圧の大きさは前記第２ＮＭＯＳトランジスタの閾値電圧の大きさよりも低いこととしてもよい。
【００１０】
上記のような構成によれば、第１インバータにおいて、第１ＰＭＯＳトランジスタの閾値電圧の大きさを第１ＮＭＯＳトランジスタの閾値電圧の大きさよりも高く設計し、また、第２インバータにおいて、第２ＰＭＯＳトランジスタの閾値電圧の大きさを第２ＮＭＯＳトランジスタの閾値電圧の大きさよりも低く設計することによって、集積回路の電源投入時、ラッチ回路の初期値として第１インバータの出力側から０（Ｌｏｗ）を出力することができる。
【００１１】
上記ラッチ回路において、前記第１インバータにおいて、前記第１ＰＭＯＳトランジスタの閾値電圧の大きさは前記第１ＮＭＯＳトランジスタの閾値電圧の大きさよりも低く、前記第２インバータにおいて、前記第２ＰＭＯＳトランジスタの閾値電圧の大きさは前記第２ＮＭＯＳトランジスタの閾値電圧の大きさよりも高いこととしてもよい。
【００１２】
上記のような構成によれば、第１インバータにおいて、第１ＰＭＯＳトランジスタの閾値電圧の大きさを第１ＮＭＯＳトランジスタの閾値電圧の大きさよりも低く設計し、また、第２インバータにおいて、第２ＰＭＯＳトランジスタの閾値電圧の大きさを第２ＮＭＯＳトランジスタの閾値電圧の大きさよりも高く設計することによって、集積回路の電源投入時、ラッチ回路の初期値として第１インバータの出力側から１（Ｈｉｇｈ）を出力することができる。
【００１３】
上記ラッチ回路において、前記第１インバータは、前記第１ＰＭＯＳトランジスタと直列に接続され、ゲートにクロック信号の反転信号が入力されるＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタと直列に接続され、ゲートに前記クロック信号が入力されるＮＭＯＳトランジスタとを有し、前記第２インバータは、前記第２ＰＭＯＳトランジスタと直列に接続され、ゲートに前記クロック信号の反転信号が入力されるＰＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタと直列に接続され、ゲートに前記クロック信号が入力されるＮＭＯＳトランジスタとを有することとしてもよい。
【００１４】
上記のような構成によれば、第１インバータにおいて、ゲートにクロック信号の反転信号が入力されるＰＭＯＳトランジスタを第１ＰＭＯＳトランジスタと直列に接続し、ゲートにクロック信号が入力されるＮＭＯＳトランジスタを第１ＮＭＯＳトランジスタと直列に接続している。このため、第１インバータをクロックドインバータ型で設計することが可能となる。また、第２インバータにおいて、ゲートにクロック信号の反転信号が入力されるＰＭＯＳトランジスタを第２ＰＭＯＳトランジスタと直列に接続し、ゲートにクロック信号が入力されるＮＭＯＳトランジスタを第２ＮＭＯＳトランジスタと直列に接続している。このため、第２インバータをクロックドインバータ型で設計することが可能となる。すなわち、ラッチ回路をクロックドインバータを用いて構成することが可能となる。
【００１５】
上記ラッチ回路において、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは、閾値電圧に関する種類の異なるトランジスタであり、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは、閾値電圧に関する種類の異なるトランジスタであることとしてもよい。
【００１６】
上記のような構成によれば、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを閾値電圧に関する種類の異なるトランジスタで設計することによって、容易に閾値電圧を異ならせることが可能となる。また、第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタについても、閾値電圧に関する種類の異なるトランジスタで設計することによって、容易に閾値電圧を異ならせることが可能となる。閾値電圧に関する種類とは、集積回路の製造プロセスにおいて閾値電圧ごとに分類されたトランジスタを示すものであり、例えばＨＶＴ（高閾値電圧）やＬＶＴ（低閾値電圧）等である。
【００１７】
上記ラッチ回路において、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは、閾値電圧の大きさが所定値以上異なり、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは、閾値電圧の大きさが所定値以上異なることとしてもよい。
【００１８】
上記のような構成によれば、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタの閾値電圧の大きさをそれぞれ所定値以上異なるように設計することで、適切にラッチ回路を構成することが可能となる。
【発明の効果】
【００１９】
本発明によれば、占有面積を低減することができるという効果を奏する。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係るラッチ回路の構成を示す図である。
【図２】本発明の第１実施形態に係るラッチ回路の具体的な構成を示す図である。
【図３】本発明の第１実施形態に係るラッチ回路の具体的な構成を示す図である。
【図４】不純物濃度及びゲート長に対する閾値電圧の変化を例示した図である。
【図５】参考例に係るラッチ回路の構成を示す図である。
【図６】本発明の第１実施形態に係るラッチ回路を用いたフリップフロップ回路の構成例を示す図である。
【図７】本発明の第１実施形態に係るラッチ回路を用いたフリップフロップ回路の構成例を示す図である。
【図８】本発明の第１実施形態に係るラッチ回路を用いたフリップフロップ回路の構成例を示す図である。
【図９】本発明の第１実施形態に係るラッチ回路を用いたフリップフロップ回路の構成例を示す図である。
【図１０】本発明の第２実施形態に係るラッチ回路の構成を示す図である。
【図１１】本発明の第２実施形態に係るラッチ回路の構成を示す図である。
【図１２】本発明の第２実施形態に係るラッチ回路を用いたフリップフロップ回路の構成例を示す図である。
【図１３】本発明の第２実施形態に係るラッチ回路を用いたフリップフロップ回路の構成例を示す図である。
【発明を実施するための形態】
【００２１】
〔第１実施形態〕
以下に、本発明に係るラッチ回路の第１実施形態について、図面を参照して説明する。
図１は、本発明の第１実施形態に係るラッチ回路１の構成を示す図である。図１に示すように、ラッチ回路１は、第１インバータＩＮ１と、第２インバータＩＮ２とを備えている。第１インバータＩＮ１及び第２インバータＩＮ２はＣＭＯＳインバータ（ＣＭＯＳ  ＮＯＴ回路）である。
【００２２】
ラッチ回路１において、第１インバータＩＮ１及び第２インバータＩＮ２は、正帰還（ポジティブフィードバック）ループ接続されている。具体的には、第１インバータＩＮ１の出力側が第２インバータＩＮ２の入力側に接続されており、第２インバータＩＮ２の出力側と第１インバータＩＮ１の入力側が接続されている。例えば、Ａ点から見ると、第１インバータＩＮ１によって信号が反転し、第２インバータＩＮ２によって信号がさらに反転しＡ点へ帰還されるため、正帰還となる。ラッチ回路１においては、第１インバータＩＮ１の出力側（第２インバータＩＮ２の入力側）から、所定の値を出力する。すなわち、第１インバータＩＮ１の出力側から、初期値として必要な値（１または０）を出力する。また、第２インバータＩＮ２の出力側（すなわち、第１インバータＩＮ１の入力側であって、ラッチ回路１の入力側）や、第１インバータＩＮ１の出力側（すなわち、第２インバータＩＮ２の入力側であって、ラッチ回路１の出力側）から信号を入れることにより、後からこの初期値を更新することも可能である。
【００２３】
初期値として適切な値を出力可能なように、第１インバータＩＮ１及び第２インバータＩＮ２のそれぞれにおけるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧は、アンバランスとなるように設計されている。
【００２４】
具体的には、第１インバータＩＮ１は、閾値電圧の大きさが異なる第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１を有している。第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１のソース端子は電源Ｖｄｄに接続されており、第１ＰＭＯＳトランジスタＰ１のドレイン端子と第１ＮＭＯＳトランジスタＮ１のドレイン端子が接続されている。すなわち、第１ＰＭＯＳトランジスタＰ１と第１ＮＭＯＳトランジスタＮ１は直列接続されている。そして、第１ＮＭＯＳトランジスタＮ１のソース端子はグランドへ接続（接地）されている。第１ＰＭＯＳトランジスタＰ１のゲート端子と第１ＮＭＯＳトランジスタＮ１のゲート端子とは互いに接続されており、第１インバータＩＮ１の入力端子として第２インバータＩＮ２の出力側と接続されている。また、第１ＰＭＯＳトランジスタＰ１のドレイン端子と第１ＮＭＯＳトランジスタＮ１のドレイン端子とは互いに接続されており、第１インバータＩＮ１の出力端子として第２インバータＩＮ２の入力側と接続されている。
【００２５】
また、第２インバータＩＮ２は、閾値電圧の大きさが異なる第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２を有している。第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２のソース端子は電源Ｖｄｄに接続されており、第２ＰＭＯＳトランジスタＰ２のドレイン端子と第２ＮＭＯＳトランジスタＮ２のドレイン端子が接続されている。すなわち、第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳトランジスタＮ２は直列接続されている。そして、第２ＮＭＯＳトランジスタＮ２のソース端子はグランドへ接続（接地）されている。第２ＰＭＯＳトランジスタＰ２のゲート端子と第２ＮＭＯＳトランジスタＮ２のゲート端子とは互いに接続されており、第２インバータＩＮ２の入力端子として第１インバータＩＮ１の出力側と接続されている。また、第２ＰＭＯＳトランジスタＰ２のドレイン端子と第２ＮＭＯＳトランジスタＮ２のドレイン端子とは互いに接続されており、第２インバータＩＮ２の出力端子として第１インバータＩＮ１の入力側と接続されている。
【００２６】
第１インバータＩＮ１及び第２インバータＩＮ２のそれぞれにおいて、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧をアンバランスさせることによって、各トランジスタの電源投入時におけるターンオンを制御し、ラッチ回路１において所定の値を出力させる。なお、電源投入時とは、ラッチ回路１に対して電源Ｖｄｄからの電力供給を開始した時を示している。
【００２７】
図２及び図３は、具体的なラッチ回路１の構成を示す図である。図２は、所定の値として０（Ｌｏｗ）を出力するラッチ回路１の構成を示しており、図３は、所定の値として１（Ｈｉｇｈ）を出力するラッチ回路１の構成を示している。ラッチ回路１の出力は、０（換言すると、Ｌｏｗ、接地電圧）または１（換言すると、Ｈｉｇｈ、電源電圧）である。
【００２８】
図２に示すように、電源投入時に所定の値として０を出力させるためには、第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１の閾値電圧の大きさ（絶対値）は第１ＮＭＯＳトランジスタＮ１の閾値電圧の大きさ（絶対値）よりも高く、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２の閾値電圧の大きさ（絶対値）は第２ＮＭＯＳトランジスタＮ２の閾値電圧の大きさ（絶対値）よりも低くなるように設計されている。例えば、後述するように、第１ＰＭＯＳトランジスタＰ１及び第２ＮＭＯＳトランジスタＮ２はＨＶＴ仕様で設計され、第２ＰＭＯＳトランジスタＰ２及び第１ＮＭＯＳトランジスタＮ１はＬＶＴ仕様で設計される。
【００２９】
第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１よりも第１ＮＭＯＳトランジスタＮ１の方が閾値電圧の大きさ（絶対値）が低い。このため、第１インバータＩＮ１においては、第１ＰＭＯＳトランジスタＰ１よりも第１ＮＭＯＳトランジスタＮ１の方がターンオンし易い状態となる。
【００３０】
また、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２よりも第２ＮＭＯＳトランジスタＮ２の方が閾値電圧の大きさ（絶対値）が高い。このため、第２インバータＩＮ２においては、第２ＮＭＯＳトランジスタＮ２よりも第２ＰＭＯＳトランジスタＰ２の方がターンオンし易い状態となる。
【００３１】
すなわち、図２に示す回路においては電源投入時、第１インバータＩＮ１において第１ＮＭＯＳトランジスタＮ１がターンオンし、第２インバータＩＮ２において第２ＰＭＯＳトランジスタＰ２がターンオンするため、ラッチ回路１の出力端子から０が出力される。
【００３２】
図３に示すように、電源投入時に所定の値として１を出力させるためには、第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１の閾値電圧の大きさ（絶対値）は第１ＮＭＯＳトランジスタＮ１の閾値電圧の大きさ（絶対値）よりも低く、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２の閾値電圧の大きさ（絶対値）は第２ＮＭＯＳトランジスタＮ２の閾値電圧の大きさ（絶対値）よりも高くなるように設計されている。例えば、後述するように、第１ＰＭＯＳトランジスタＰ１及び第２ＮＭＯＳトランジスタＮ２はＬＶＴ仕様で設計され、第２ＰＭＯＳトランジスタＰ２及び第１ＮＭＯＳトランジスタＮ１はＨＶＴ仕様で設計される。
【００３３】
第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１よりも第１ＮＭＯＳトランジスタＮ１の方が閾値電圧の大きさ（絶対値）が高い。このため、第１インバータＩＮ１においては、第１ＮＭＯＳトランジスタＮ１よりも第１ＰＭＯＳトランジスタＰ１の方がターンオンし易い状態となる。
【００３４】
また、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２よりも第２ＮＭＯＳトランジスタＮ２の方が閾値電圧の大きさ（絶対値）が低い。このため、第２インバータＩＮ２においては、第２ＰＭＯＳトランジスタＰ２よりも第２ＮＭＯＳトランジスタＮ２の方がターンオンし易い状態となる。
【００３５】
すなわち、図３に示す回路においては電源投入時、第１インバータＩＮ１において第１ＰＭＯＳトランジスタＰ１がターンオンし、第２インバータＩＮ２において第２ＮＭＯＳトランジスタＮ２がターンオンするため、ラッチ回路１の出力端子から１が出力される。
【００３６】
一般的なインバータでは、均等動作のために、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは閾値電圧の大きさ（絶対値）は等しくなるように設計される。しかしながら、図２及び図３のように、第１インバータＩＮ１及び第２インバータＩＮ２のそれぞれにおいてＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧の大きさを適切にアンバランスさせることによって、電源投入時適切な値を保持及び出力するラッチ回路１を構成することが可能となる。
【００３７】
第１インバータＩＮ１及び第２インバータＩＮ２を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにおいて、閾値電圧の大きさ（絶対値）は所定の電圧差以上異なるように設計される。所定値としては１００ｍＶから２００ｍＶ程度以上として設定されることが好ましい。すなわち、第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１は、閾値電圧の大きさが所定値（例えば１００ｍＶ）以上異なり、第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２は、閾値電圧の大きさが所定値（例えば１００ｍＶ）以上異なるように設計される。また、第１インバータＩＮ１において第１ＰＭＯＳトランジスタＰ１の方が第１ＮＭＯＳトランジスタＮ１の閾値電圧の大きさよりも高く設計された場合には、第２インバータＩＮ２において第２ＰＭＯＳトランジスタＰ２の方が第２ＮＭＯＳトランジスタＮ２の閾値電圧の大きさよりも低く設計され、第１インバータＩＮ１において第１ＰＭＯＳトランジスタＰ１の方が第１ＮＭＯＳトランジスタＮ１の閾値電圧の大きさよりも低く設計された場合には、第２インバータＩＮ２において第２ＰＭＯＳトランジスタＰ２の方が第２ＮＭＯＳトランジスタＮ２の閾値電圧の大きさよりも高く設計される。第１インバータＩＮ１及び第２インバータＩＮ２のそれぞれにおいてＰＭＯＳトランジスタとＮＭＯＳトランジスタとで閾値電圧の大きさに違い（アンバランス）を設け、第１インバータＩＮ１と第２インバータＩＮ２とでＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧の大きさの大小関係を反転させることによって、適切にラッチ回路１を動作させ、所定の値（１または０）を出力させることが可能となる。
【００３８】
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間で閾値電圧の大きさの差を設けるためには、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを閾値電圧に関する種類（仕様）の異なるトランジスタによって設計することとすればよい。閾値電圧に関する種類とは、集積回路の製造プロセスや設計プラットフォームにおいて閾値電圧ごとに予め分類されたトランジスタの仕様を示すものであり、例えばＨＶＴ（高閾値電圧）やＬＶＴ（低閾値電圧）等である。集積回路を設計するための設計プラットフォームには、閾値電圧の仕様に対して予めトランジスタが分類されている。
【００３９】
例えば、一般的に使用される閾値電圧を有するトランジスタの仕様をＲＶＴ（Ｒｅｇｕｌａｒ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）、ＲＶＴよりも高い閾値電圧を有するトランジスタの仕様をＨＶＴ（Ｈｉｇｈ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）、ＲＶＴよりも低い閾値電圧を有するトランジスタの仕様をＬＶＴ（Ｌｏｗ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）として、設計可能なトランジスタについて閾値電圧に関する種類（仕様）が予め設定されている。そして、回路設計者は、必要な閾値電圧を有するトランジスタ（ＲＶＴ、ＨＶＴ、またはＬＶＴ）を適切に選択して回路設計を行う。閾値電圧が異なる各トランジスタは、一般的に１００ｍＶ以上の電圧差を設けて設定されているため、インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとで異なる種類のトランジスタを使用すれば、アンバランスを容易に設計することが可能となる。
【００４０】
すなわち、図２では、第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１はＨＶＴであり、第１ＮＭＯＳトランジスタＮ１はＬＶＴで設計されている。また、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２はＬＶＴで設計されており、第２ＮＭＯＳトランジスタＮ２はＨＶＴで設計されている。
【００４１】
また、図３では、第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１はＬＶＴであり、第１ＮＭＯＳトランジスタＮ１はＨＶＴで設計されている。また、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２はＨＶＴで設計されており、第２ＮＭＯＳトランジスタＮ２はＬＶＴで設計されている。
【００４２】
なお、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧の大きさの差については、各トランジスタにおけるチャネル領域へのイオン注入により制御することとしてもよい。ＭＯＳトランジスタの閾値電圧は、チャネル領域における不純物濃度に影響を受ける。具体的には、不純物濃度が高いと閾値電圧が高くなり、不純物濃度が低くなると閾値電圧が低くなる。このため、チャネル領域へのイオン注入を制御することによって、トランジスタの閾値電圧を調整することが可能となる。アンバランスさせるＰＭＯＳトランジスタとＮＭＯＳトランジスタにおいて、チャネル領域へのイオン注入を制御することによって、閾値電圧の差を所定値以上とすることが可能となる。例えば、図２の第１インバータＩＮ１を設計する場合には、第１ＮＭＯＳトランジスタＮ１に対して第１ＰＭＯＳトランジスタＰ１の方が所定値以上閾値電圧の大きさが大きくなるように、第１ＰＭＯＳトランジスタＰ１のチャネル領域へイオン注入が行われる。なお、ＨＶＴ等の閾値電圧に関する種類についても、チャネル領域へのイオン注入により各種類が設定されている。
【００４３】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧の大きさの差については、ゲート長により制御することも可能である。ゲート長を長くすることによって閾値電圧を増加させることができるため、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート長を制御することによって閾値電圧の差を調整することができる。
【００４４】
図４は、不純物濃度及びゲート長に対する閾値電圧の変化を例示した図である。図４に示すように、チャネル領域における不純物濃度及びゲート長により閾値電圧を調整することができる。例えば、図４のＶ点に対してゲート長を一定として不純物濃度を調整することによって、ＶＨ及びＶＬの２種類の閾値電圧の大きさを持つトランジスタを設計することができる。このようにして、閾値電圧の大きさが所定値以上異なるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを設計することができる。
【００４５】
閾値電圧の差については、チャネル領域へのイオン注入によって調整されることが好ましい。例えば、閾値電圧の差をゲート長によって調整する場合には、フォトリソグラフィ工程において、適切なマスクを用意する必要があるため、マスク数が増加し費用等の面で負担が大きくなる可能性がある。しかしながら、チャネル領域へのイオン注入によって閾値電圧の差を調整する場合には、イオン注入量による調整のため、マスク数の増加を抑制することができる。
【００４６】
次に、本実施形態におけるラッチ回路１と参考例に係るラッチ回路との占有面積比較を説明する。
【００４７】
図５は、参考例に係るラッチ回路の構成を示している。図５に示すように、参考例に係るラッチ回路は、閾値電圧の大きさが等しいＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによって構成されるＣＭＯＳインバータが正帰還ループ接続されている。そして、参考例では、Ｒ１側にＮＭＯＳトランジスタＭＲ１が接続されており、Ｒ２側（出力側）にＮＭＯＳトランジスタＭＲ２が接続されている。ＮＭＯＳトランジスタＭＲ１は、ドレイン端子がＲ１へ接続されており、ゲート端子及びソース端子がグランドに接続されている。ＮＭＯＳトランジスタＭＲ２は、ドレイン端子がＲ２へ接続されており、ゲート端子及びソース端子がグランドに接続されている。そして、ＮＭＯＳトランジスタＭＲ１はチャネル領域へのイオン注入が行われており、ＮＭＯＳトランジスタＭＲ２はチャネル領域へのイオン注入が行われていない。このため、ＮＭＯＳトランジスタＭＲ２は、ＮＭＯＳトランジスタＭＲ１よりも閾値電圧が低くなり、ＮＭＯＳトランジスタＭＲ１よりもリーク電流が大きくなる。このため、Ｒ２側が接地電位に近い状態となり、正帰還ループ接続されたインバータが動作し、電源投入時に０が保持及び出力される。
【００４８】
なお、図５の回路構成において、ＮＭＯＳトランジスタＭＲ２にチャネル領域へのイオン注入が行われており、ＮＭＯＳトランジスタＭＲ１にチャネル領域へのイオン注入が行われていないこととすることで、電源投入時に１を保持及び出力することも可能である。なお、ＮＭＯＳトランジスタＭＲ１及びＮＭＯＳトランジスタＭＲ２については、イオン注入によりＥ（エンハンスメント）タイプトランジスタ、Ｄ（デプレッション）タイプトランジスタを作り分けることによっても同様に電源投入時に０または１が出力される状態とすることができる。
【００４９】
これに対して、本実施形態におけるラッチ回路１の回路構成は、図１に示すように２つのインバータ（アンバランスインバータ）を正帰還ループ接続した構成となっている。このため、本実施形態に係る回路構成は、図５に示すような参考例のラッチ回路と比較して、ＮＭＯＳトランジスタＭＲ１及びＮＭＯＳトランジスタＭＲ２を不要とすることができ、占有面積を低減することが可能となる。すなわち、本実施形態におけるラッチ回路１では、より小面積な回路構成で、電源投入時に所定の値（１または０）を保持及び出力することが可能となる。
【００５０】
次に、本実施形態に係るラッチ回路１を用いて構成されるフリップフロップ回路について説明する。
【００５１】
図６−９は、フリップフロップ回路の構成例を示す図である。なお、図６−９では、図２及び３の各インバータを簡略化して示している。具体的には、図２における第１インバータＩＮ１の構成をＩＮ１（ＰＨ）として示しており、図２における第２インバータＩＮ２の構成をＩＮ２（ＮＨ）として示しており、図３における第１インバータＩＮ１の構成をＩＮ１（ＮＨ）として示しており、図３における第２インバータＩＮ２の構成をＩＮ２（ＰＨ）として示している。すなわち、図６−９におけるインバータでは、ＭＯＳインバータ構成において上側（ＰＭＯＳトランジスタ側）と下側（ＮＭＯＳトランジスタ側）を示しており、ＰＨがＰＭＯＳの閾値電圧が高い状態を示し、ＮＨがＮＭＯＳの閾値電圧が高い状態を示している。図６−９に示すように、スイッチとしてトランスファーゲート（以下、「ＴＧ」という。）を用いて構成されている。
【００５２】
図６では、ＴＧ１及びＴＧ４がＯＮ（導通状態）となっており、ＴＧ２及びＴＧ３がＯＦＦ（非導通状態）となっている。入力ＤＩＮには１が入力され、ＩＮ１（ＰＨ）の出力は０となる。図６の構成では、ＩＮ１（ＰＨ）に１が入力されるため、ＩＮ１（ＰＨ）は０を出力し、ＩＮ１（ＮＨ）及びＩＮ２（ＰＨ）は、図３と等価の接続状態となり、１を出力する。このように、図６のような構成では、電源投入直後の初期値として１が出力される。
【００５３】
図７では、ＴＧ２及びＴＧ３がＯＮ（導通状態）となっており、ＴＧ１及びＴＧ４がＯＦＦ（非導通状態）となっている。ＩＮ１（ＰＨ）及びＩＮ２（ＮＨ）は、図２と等価の状態となり、０を出力する。そして、ＩＮ１（ＮＨ）には０が入力されるため、ＩＮ１（ＮＨ）は１を出力する。このように、図７のような構成では、電源投入直後の初期値として１が出力される。
【００５４】
図６及び図７に示すように、ＴＧ１−ＴＧ４のスイッチ状態によらず安定的に電源投入直後の初期値として１を出力することが可能となる。
【００５５】
図８では、ＴＧ１及びＴＧ４がＯＮ（導通状態）となっており、ＴＧ２及びＴＧ３がＯＦＦ（非導通状態）となっている。入力ＤＩＮには０が入力され、ＩＮ１（ＮＨ）の出力は１となる。図８の構成では、ＩＮ１（ＮＨ）に０が入力されるため、ＩＮ１（ＮＨ）は１を出力し、ＩＮ１（ＰＨ）及びＩＮ２（ＮＨ）は、図２と等価の接続状態となり、０を出力する。このように、図８のような構成では、電源投入直後の初期値として０が出力される。
【００５６】
図９では、ＴＧ２及びＴＧ３がＯＮ（導通状態）となっており、ＴＧ１及びＴＧ４がＯＦＦ（非導通状態）となっている。ＩＮ１（ＮＨ）及びＩＮ２（ＰＨ）は、図３と等価の状態となり、１を出力する。そして、ＩＮ１（ＰＨ）には１が入力されるため、ＩＮ１（ＰＨ）は０を出力する。このように、図９のような構成では、電源投入直後の初期値として０が出力される。
【００５７】
図８及び図９に示すように、ＴＧ１−ＴＧ４のスイッチ状態によらず安定的に電源投入直後の初期値として０を出力することが可能となる。
【００５８】
以上説明したように、本実施形態に係るラッチ回路によれば、第１インバータＩＮ１と第２インバータＩＮ２とが正帰還ループ接続されているラッチ回路１において、第１インバータＩＮ１における第１ＰＭＯＳトランジスタＰ１と第１ＮＭＯＳトランジスタＮ１とで閾値電圧の大きさを異なる構成とし、第２インバータＩＮ２における第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳトランジスタＮ２とで閾値電圧の大きさを異なる構成としている。このため、２つのインバータを正帰還ループ接続させた回路のみで、ラッチ回路１を構成することが可能となる。このため、ラッチ回路１の占有面積をより小さく設計することが可能となる。
【００５９】
また、第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１の閾値電圧の大きさを第１ＮＭＯＳトランジスタＮ１の閾値電圧の大きさよりも高く設計し、また、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２の閾値電圧の大きさを第２ＮＭＯＳトランジスタＮ２の閾値電圧の大きさよりも低く設計することによって、第１インバータＩＮ１の出力側から電源投入直後の初期値として０（Ｌｏｗ）を出力することができる。
【００６０】
また、第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１の閾値電圧の大きさを第１ＮＭＯＳトランジスタＮ１の閾値電圧の大きさよりも低く設計し、また、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２の閾値電圧の大きさを第２ＮＭＯＳトランジスタＮ２の閾値電圧の大きさよりも高く設計することによって、第１インバータＩＮ１の出力側から電源投入直後の初期値として１（Ｈｉｇｈ）を出力することができる。
【００６１】
〔第２実施形態〕
次に、本発明の第２実施形態に係るラッチ回路について説明する。
本実施形態では、第１インバータＩＮ１及び第２インバータＩＮ２をクロックドインバータ型で構成する場合について説明する。以下、本実施形態に係るラッチ回路について、第１実施形態と異なる点について主に説明する。
【００６２】
図１０は、第１インバータＩＮ１をクロックドインバータ型で構成した場合の例を示している。なお、第２インバータＩＮ２についても同様に構成される。図１０に示すように、第１インバータＩＮ１は、第１ＰＭＯＳトランジスタＰ１と直列に接続され、ゲート端子にクロック信号ＣＫの反転信号が入力されるＰＭＯＳトランジスタＰＣと、第１ＮＭＯＳトランジスタＮ１と直列に接続され、ゲート端子にクロック信号ＣＫが入力されるＮＭＯＳトランジスタＮＣとを有している。第２インバータＩＮ２についても、同様に、第２ＰＭＯＳトランジスタＰ２と直列に接続され、ゲート端子にクロック信号ＣＫの反転信号が入力されるＰＭＯＳトランジスタＰＣと、第２ＮＭＯＳトランジスタＮ２と直列に接続され、ゲート端子にクロック信号ＣＫが入力されるＮＭＯＳトランジスタＮＣとを有する。
【００６３】
具体的には、第１インバータＩＮ１において、ＰＭＯＳトランジスタＰＣのソース端子は電源Ｖｄｄに接続されており、ＰＭＯＳトランジスタＰＣのドレイン端子と第１ＰＭＯＳトランジスタＰ１のソース端子が接続されている。すなわち、ＰＭＯＳトランジスタＰＣと第１ＰＭＯＳトランジスタＰ１は直列接続されている。第１ＰＭＯＳトランジスタＰ１のドレイン端子と第１ＮＭＯＳトランジスタＮ１のドレイン端子が接続されている。そして、第１ＮＭＯＳトランジスタＮ１のソース端子はＮＭＯＳトランジスタＮＣのドレイン端子へ接続されている。すなわち、第１ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮＣは直列接続されている。そして、ＮＭＯＳトランジスタＮＣのソース端子はグランドへ接続（接地）されている。すなわち、ＰＭＯＳトランジスタＰＣ、第１ＰＭＯＳトランジスタＰ１、第１ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮＣは直列接続されている。第１ＰＭＯＳトランジスタＰ１のゲート端子と第１ＮＭＯＳトランジスタＮ１のゲート端子とは互いに接続されており、第１インバータＩＮ１の入力端子として第２インバータＩＮ２の出力側と接続されている。また、第１ＰＭＯＳトランジスタＰ１のドレイン端子と第１ＮＭＯＳトランジスタＮ１のドレイン端子とは互いに接続されており、第１インバータＩＮ１の出力端子として第２インバータＩＮ２の入力側と接続されている。また、ＰＭＯＳトランジスタＰＣのゲート端子にはクロック信号ＣＫの反転信号が入力され、ＮＭＯＳトランジスタＮＣには該クロック信号ＣＫが入力される。
【００６４】
第２インバータＩＮ２において、ＰＭＯＳトランジスタＰＣのソース端子は電源Ｖｄｄに接続されており、ＰＭＯＳトランジスタＰＣのドレイン端子と第２ＰＭＯＳトランジスタＰ２のソース端子が接続されている。すなわち、ＰＭＯＳトランジスタＰＣと第２ＰＭＯＳトランジスタＰ２は直列接続されている。第２ＰＭＯＳトランジスタＰ２のドレイン端子と第２ＮＭＯＳトランジスタＮ２のドレイン端子が接続されている。そして、第２ＮＭＯＳトランジスタＮ２のソース端子はＮＭＯＳトランジスタＮＣのドレイン端子へ接続されている。すなわち、第２ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮＣは直列接続されている。そして、ＮＭＯＳトランジスタＮＣのソース端子はグランドへ接続（接地）されている。すなわち、ＰＭＯＳトランジスタＰＣ、第２ＰＭＯＳトランジスタＰ２、第２ＮＭＯＳトランジスタＮ２、ＮＭＯＳトランジスタＮＣは直列接続されている。第２ＰＭＯＳトランジスタＰ２のゲート端子と第２ＮＭＯＳトランジスタＮ２のゲート端子とは互いに接続されており、第２インバータＩＮ２の入力端子として第１インバータＩＮ１の出力側と接続されている。また、第２ＰＭＯＳトランジスタＰ２のドレイン端子と第２ＮＭＯＳトランジスタＮ２のドレイン端子とは互いに接続されており、第２インバータＩＮ２の出力端子として第１インバータＩＮ１の入力側と接続されている。また、ＰＭＯＳトランジスタＰＣのゲート端子にはクロック信号ＣＫの反転信号が入力され、ＮＭＯＳトランジスタＮＣには該クロック信号ＣＫが入力される。
【００６５】
すなわち、クロック信号ＣＫが１（Ｈｉｇｈ）の場合に、ＰＭＯＳトランジスタＰＣ及びＮＭＯＳトランジスタＮＣがＯＮ状態となり、図２または図３と等価の状態となる。
【００６６】
図１０のようなクロックドインバータ型のインバータを用いて図２のラッチ回路１と等価な構成とする場合には、第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１の閾値電圧の大きさを第１ＮＭＯＳトランジスタＮ１の閾値電圧の大きさよりも高く、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２の閾値電圧の大きさを第２ＮＭＯＳトランジスタＮ２の閾値電圧の大きさよりも低く設計すればよい。また、図１０のようなクロックドインバータ型のインバータを用いて図３のラッチ回路１と等価な構成とする場合には、第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１の閾値電圧の大きさを第１ＮＭＯＳトランジスタＮ１の閾値電圧の大きさよりも低く、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２の閾値電圧の大きさを第２ＮＭＯＳトランジスタＮ２の閾値電圧の大きさよりも高く設計すればよい。
【００６７】
なお、図２のラッチ回路１と等価な構成とする場合において、クロック信号ＣＫが入力されるＰＭＯＳトランジスタＰＣ及びＮＭＯＳトランジスタＮＣについては、互いに等しい閾値電圧（例えば第１ＰＭＯＳトランジスタＰ１の閾値電圧の大きさと第１ＮＭＯＳトランジスタＮ１の閾値電圧の平均値）として設計することとしてもよい。また、第１インバータＩＮ１において、ＰＭＯＳトランジスタＰＣと第１ＰＭＯＳトランジスタＰ１とを等しい大きさの閾値電圧とし、ＮＭＯＳトランジスタＮＣと第１ＮＭＯＳトランジスタＮ１とを等しい大きさの閾値電圧とし、第２インバータＩＮ２において、ＰＭＯＳトランジスタＰＣと第２ＰＭＯＳトランジスタＰ２とを等しい大きさの閾値電圧とし、ＮＭＯＳトランジスタＮＣと第２ＮＭＯＳトランジスタＮ２とを等しい大きさの閾値電圧としてもよい。なお、図３のラッチ回路１と等価な構成とする場合においても、クロック信号ＣＫが入力されるＰＭＯＳトランジスタＰＣ及びＮＭＯＳトランジスタＮＣについては同様に構成することができる。
【００６８】
なお、図１０では、第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１よりも電源Ｖｄｄ側にクロック信号ＣＫの反転信号が入力されるＰＭＯＳトランジスタＰＣを設け、第１ＮＭＯＳトランジスタＮ１よりもグランド側にクロック信号ＣＫが入力されるＮＭＯＳトランジスタＮＣを設け、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２よりも電源Ｖｄｄ側にクロック信号ＣＫの反転信号が入力されるＰＭＯＳトランジスタＰＣを設け、第２ＮＭＯＳトランジスタＮ２よりもグランド側にクロック信号ＣＫが入力されるＮＭＯＳトランジスタＮＣを設けることとしたが、クロックドインバータ型であれば上記構成に限定されない。
【００６９】
すなわち、図１１に示すようなクロックドインバータとすることも可能である。具体的には、第１インバータＩＮ１において、第１ＰＭＯＳトランジスタＰ１のソース端子は電源Ｖｄｄに接続されており、第１ＰＭＯＳトランジスタＰ１のドレイン端子とＰＭＯＳトランジスタＰＣのソース端子が接続されている。すなわち、第１ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰＣは直列接続されている。ＰＭＯＳトランジスタＰＣのドレイン端子とＮＭＯＳトランジスタＮＣのドレイン端子が接続されている。そして、ＮＭＯＳトランジスタＮＣのソース端子は第１ＮＭＯＳトランジスタＮ１のドレイン端子へ接続されている。すなわち、ＮＭＯＳトランジスタＮＣと第１ＮＭＯＳトランジスタＮ１は直列接続されている。そして、第１ＮＭＯＳトランジスタＮ１のソース端子はグランドへ接続（接地）されている。すなわち、第１ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰＣ、ＮＭＯＳトランジスタＮＣ、第１ＮＭＯＳトランジスタＮ１は直列接続されている。第１ＰＭＯＳトランジスタＰ１のゲート端子と第１ＮＭＯＳトランジスタＮ１のゲート端子とは互いに接続されており、第１インバータＩＮ１の入力端子として第２インバータＩＮ２の出力側と接続されている。また、ＰＭＯＳトランジスタＰＣのドレイン端子とＮＭＯＳトランジスタＮＣのドレイン端子とは互いに接続されており、第１インバータＩＮ１の出力端子として第２インバータＩＮ２の入力側と接続されている。また、ＰＭＯＳトランジスタＰＣのゲート端子にはクロック信号ＣＫの反転信号が入力され、ＮＭＯＳトランジスタＮＣには該クロック信号ＣＫが入力される。
【００７０】
また、第２インバータＩＮ２において、第２ＰＭＯＳトランジスタＰ２のソース端子は電源Ｖｄｄに接続されており、第２ＰＭＯＳトランジスタＰ２のドレイン端子とＰＭＯＳトランジスタＰＣのソース端子が接続されている。すなわち、第２ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰＣは直列接続されている。ＰＭＯＳトランジスタＰＣのドレイン端子とＮＭＯＳトランジスタＮＣのドレイン端子が接続されている。そして、ＮＭＯＳトランジスタＮＣのソース端子は第２ＮＭＯＳトランジスタＮ２のドレイン端子へ接続されている。すなわち、ＮＭＯＳトランジスタＮＣと第２ＮＭＯＳトランジスタＮ２は直列接続されている。そして、第２ＮＭＯＳトランジスタＮ２のソース端子はグランドへ接続（接地）されている。すなわち、第２ＰＭＯＳトランジスタＰ２、ＰＭＯＳトランジスタＰＣ、ＮＭＯＳトランジスタＮＣ、第２ＮＭＯＳトランジスタＮ２は直列接続されている。第２ＰＭＯＳトランジスタＰ２のゲート端子と第２ＮＭＯＳトランジスタＮ２のゲート端子とは互いに接続されており、第２インバータＩＮ２の入力端子として第１インバータＩＮ１の出力側と接続されている。また、ＰＭＯＳトランジスタＰＣのドレイン端子とＮＭＯＳトランジスタＮＣのドレイン端子とは互いに接続されており、第２インバータＩＮ２の出力端子として第１インバータＩＮ１の入力側と接続されている。また、ＰＭＯＳトランジスタＰＣのゲート端子にはクロック信号ＣＫの反転信号が入力され、ＮＭＯＳトランジスタＮＣには該クロック信号ＣＫが入力される。
【００７１】
第１インバータＩＮ１及び第２インバータＩＮ２をクロックドインバータ型で構成することで、インバータ機能のＯＮ／ＯＦＦを行うことが可能となる。このため、図６及び図７のような回路構成において、図１２に示すように、ＴＧ２及びＩＮ２（ＮＨ）をまとめてクロックドインバータ型の第２インバータＣＩＮ２としてＣＩＮ２（ＮＨ）とし、ＴＧ４及びＩＮ２（ＰＨ）をまとめてクロックドインバータ型の第２インバータＣＩＮ２としてＣＩＮ２（ＰＨ）とすることも可能である。すなわち、ＴＧ２の開閉状態をＣＩＮ２（ＮＨ）におけるクロック信号ＣＫを用いて行い、ＴＧ４の開閉状態をＣＩＮ２（ＰＨ）におけるクロック信号ＣＫを用いて行う。
【００７２】
また、トランスファーゲートをクロックドインバータ型のインバータを用いて構成することも可能である。この場合には、図１３に示すように、ＴＧ１及びＴＧ３をクロックドインバータ型のインバータであるＣＩＮ１（ＮＨ）とすればよい。ＴＧ１及びＴＧ３の開閉状態をＣＩＮ１（ＮＨ）におけるクロック信号ＣＫを用いて行う。
【００７３】
以上説明したように、本実施形態に係るラッチ回路によれば、第１インバータＩＮ１において、ゲート端子にクロック信号ＣＫの反転信号が入力されるＰＭＯＳトランジスタＰＣを第１ＰＭＯＳトランジスタＰ１と直列に接続し、ゲート端子にクロック信号ＣＫが入力されるＮＭＯＳトランジスタＮＣを第１ＮＭＯＳトランジスタＮ１と直列に接続している。このため、第１インバータＩＮ１をクロックドインバータ型で設計することが可能となる。また、第２インバータＩＮ２において、ゲート端子にクロック信号ＣＫの反転信号が入力されるＰＭＯＳトランジスタＰＣを第２ＰＭＯＳトランジスタＰ２と直列に接続し、ゲート端子にクロック信号ＣＫが入力されるＮＭＯＳトランジスタＮＣを第２ＮＭＯＳトランジスタＮ２と直列に接続している。このため、第２インバータＩＮ２をクロックドインバータ型で設計することが可能となる。すなわち、ラッチ回路をクロックドインバータを用いて構成することが可能となる。
【００７４】
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。なお、各実施形態を組み合わせることも可能である。
【符号の説明】
【００７５】
１        ：ラッチ回路
ＣＫ      ：クロック信号
ＤＩＮ    ：入力
ＩＮ１    ：第１インバータ
ＩＮ２    ：第２インバータ
Ｎ１      ：第１ＮＭＯＳトランジスタ
Ｎ２      ：第２ＮＭＯＳトランジスタ
Ｐ１      ：第１ＰＭＯＳトランジスタ
Ｐ２      ：第２ＰＭＯＳトランジスタ
Ｖｄｄ    ：電源
【図１】
2020191513.tif 000003
【図２】
2020191513.tif 000004
【図３】
2020191513.tif 000005
【図４】
2020191513.tif 000006
【図５】
2020191513.tif 000007
【図６】
2020191513.tif 000008
【図７】
2020191513.tif 000009
【図８】
2020191513.tif 000010
【図９】
2020191513.tif 000011
【図１０】
2020191513.tif 000012
【図１１】
2020191513.tif 000013
【図１２】
2020191513.tif 000014
【図１３】
2020191513.tif 000015
【手続補正書】
【提出日】令和2年8月14日(2020.8.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
閾値電圧の大きさが異なる第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータと、
閾値電圧の大きさが異なる第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有する第２インバータと、
を備え、
前記第１インバータと前記第２インバータとは正帰還ループ接続されており、前記第１インバータの出力側から所定の値を出力し、
前記第１インバータにおいて、前記第１ＰＭＯＳトランジスタの閾値電圧の大きさは前記第１ＮＭＯＳトランジスタの閾値電圧の大きさよりも高く、
前記第２インバータにおいて、前記第２ＰＭＯＳトランジスタの閾値電圧の大きさは前記第２ＮＭＯＳトランジスタの閾値電圧の大きさよりも低いラッチ回路。
【請求項２】
閾値電圧の大きさが異なる第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータと、
閾値電圧の大きさが異なる第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有する第２インバータと、
を備え、
前記第１インバータと前記第２インバータとは正帰還ループ接続されており、前記第１インバータの出力側から所定の値を出力し、
前記第１インバータにおいて、前記第１ＰＭＯＳトランジスタの閾値電圧の大きさは前記第１ＮＭＯＳトランジスタの閾値電圧の大きさよりも低く、
前記第２インバータにおいて、前記第２ＰＭＯＳトランジスタの閾値電圧の大きさは前記第２ＮＭＯＳトランジスタの閾値電圧の大きさよりも高いラッチ回路。
【請求項３】
前記第１インバータは、前記第１ＰＭＯＳトランジスタと直列に接続され、ゲートにクロック信号の反転信号が入力されるＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタと直列に接続され、ゲートに前記クロック信号が入力されるＮＭＯＳトランジスタとを有し、
前記第２インバータは、前記第２ＰＭＯＳトランジスタと直列に接続され、ゲートに前記クロック信号の反転信号が入力されるＰＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタと直列に接続され、ゲートに前記クロック信号が入力されるＮＭＯＳトランジスタとを有する請求項１または２に記載のラッチ回路。
【請求項４】
前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは、閾値電圧に関する種類の異なるトランジスタであり、
前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは、閾値電圧に関する種類の異なるトランジスタである請求項１から３のいずれか１項に記載のラッチ回路。
【請求項５】
前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは、閾値電圧の大きさが所定値以上異なり、
前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは、閾値電圧の大きさが所定値以上異なる請求項１から４のいずれか１項に記載のラッチ回路。