(57)【要約】【課題】パイプラインステージの入出力特性の誤差を補正し、ステージ出力をデコードしたときの折り返しの発生を防止して、出力レンジを有効に使う。【解決手段】複数ステージＰ１１〜Ｐ１ｎにより順次、入力アナログ信号から部分デジタルデータを生成し、タイミング調整後デコーダ部３により加算する。各ステージは、部分Ａ／Ｄ変換器と、部分Ｄ／Ａ変換器と、前段からのアナログ信号に対して部分Ｄ／Ａ変換器の出力の加減算を行なう加算器と、加算器の出力を増幅して次段へ供給するゲインアンプとを備える。デコーダ部の出力に後述する補正値を加算する補正値加算部４と、補正値加算部の出力に基づき、ステージの入出力特性の２点における、出力データ間の中点と理想中点との間の誤差を算出し補正値として保持し、補正値加算部に出力する補正値演算部５と、それらを制御して誤差を算出する補正動作を行わせる制御部６とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
従属接続された複数段のパイプラインステージにより順次、入力アナログ信号から一部ビットに対応する部分デジタルデータを生成し、各々の前記パイプラインステージから得られる前記部分デジタルデータについて、パイプライン処理によるタイミング遅延を調整した後、デコーダ部により加算してデジタルデータを出力するように構成され、
前記各パイプラインステージは、
前記入力アナログ信号または前段の前記パイプラインステージから出力される出力アナログ信号を量子化して前記部分デジタルデータを生成する低ビットの部分Ａ／Ｄ変換器と、
前記部分Ａ／Ｄ変換器が出力する前記部分デジタルデータを基準アナログ信号に変換する低ビットの部分Ｄ／Ａ変換器と、
前記出力アナログ信号に対して前記部分Ｄ／Ａ変換器が出力する前記基準アナログ信号の加減算を行なう加算器と、
前記加算器の出力信号を増幅して前記出力アナログ信号として次段の前記パイプラインステージへ供給するゲインアンプとを備えたパイプラインＡ／Ｄ変換器において、
前記デコーダ部が出力する前記デジタルデータを第１の入力とし、後述する補正値を第２の入力として、これらを加算して出力データとする補正値加算部と、
前記補正値加算部の出力を入力として、前記パイプラインステージの入出力特性の任意の２点における前記出力データ間の中点を算出し、その算出された中点と理想中点との間の誤差を算出し前記補正値として保持し、前記補正値加算部に出力する補正値演算部と、
前記パイプラインステージ及び前記補正値演算部を制御して、前記誤差を算出する補正動作を行わせる制御部とを備えたことを特徴とするパイプライン型Ａ／Ｄ変換器。
【請求項２】
前記パイプラインステージの最下位ステージは、任意ビットのフラッシュ型Ａ／Ｄ変換器により構成された請求項１記載のパイプライン型Ａ／Ｄ変換器。
【請求項３】
前記制御部は、補正対象の前記パイプラインステージを任意の下位側から設定し、順に上位側に移動させるように、前記パイプラインステージの入出力を制御する請求項１記載のパイプライン型Ａ／Ｄ変換器。
【請求項４】
前記制御部は、補正対象の前記パイプラインステージに対して、前記中点を算出するための前記任意の２点の入力値と出力値を設定する請求項１記載のパイプライン型Ａ／Ｄ変換器。
【請求項５】
前記補正値演算部は、前記補正動作前はゼロを出力して、前記補正加算部からの出力をデコーダ部出力と等価にする請求項１記載のパイプライン型Ａ／Ｄ変換器。
【請求項６】
前記補正値演算部は、前記制御部が設定した２点において、前記補正値加算部からの出力をモニタすることで前記中点を算出する請求項４記載のパイプライン型Ａ／Ｄ変換器。
【請求項７】
前記パイプラインステージは、前記補正動作中は、通常入力を遮断して前記任意の２点に対応する設定値を入力するように制御される請求項１記載のパイプライン型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄ変換器のオフセットを補正する技術に関するものである。
【背景技術】
【０００２】
パイプライン型Ａ／Ｄ変換器は、低ビットのＡ／Ｄ変換器を従属接続して構成されことを特徴とし、所望のビット精度を得ることは、低ビットＡ／Ｄ変換器を必要段数接続することで実現可能である。また、一般にパイプラインステージと呼ばれる単位機能ブロックを接続するという比較的単純な構成であることから、デジタルカメラやデジタルビデオカメラなど、様々な用途に利用されている。
【０００３】
一方で、プロセス微細化や高速化、低電圧化などにより、Ａ／Ｄ変換器としての特性（ＤＮＬＥ：微分非線形誤差、ＩＮＬＥ：積分非線形誤差）が劣化してしまう問題がある。この特性劣化に対して、さまざまな補正技術が考案されており、ポピュラーなものとしては段差誤差の補正方法（特許文献１参照）などが提案されている。
【０００４】
図４は、一般的なパイプライン型Ａ／Ｄ変換器の構成の一例を示すブロック図である。図４において、２１はパイプラインステージ群であり、複数のパイプラインステージＰ２１〜Ｐ２ｎを含む。外部から入力されるＡ／Ｄ変換対象である入力アナログ信号ＡＳ２は、パイプライン１ｓｔステージＰ２１に入力される。複数のパイプラインステージＰ２１〜Ｐ２ｎが出力する部分デジタルデータＳ２１〜Ｓ２ｎは、シフトレジスタ群からなるシフトレジスタ部２２に供給される。部分デジタルデータＳ２１〜Ｓ２ｎは、シフトレジスタ部２２によりタイミング調整され、調整後部分デジタルデータＳＲ２１〜ＳＲ２ｎとして、デコーダ部２３に供給される。調整後部分デジタルデータＳＲ２１〜ＳＲ２ｎは、デコーダ部２３により演算処理されてＡＤＣ出力ＤＳ２として出力される。
【０００５】
また、図５は、パイプラインステージＰ２１〜Ｐ２ｎの各々の一般的な構成の一例を示す図である。入力アナログ信号ＡＳ２もしくは上位ステージの出力アナログ信号が、加算器２４、及び低ビットの部分Ａ／Ｄ変換器２５に入力される。部分Ａ／Ｄ変換器２５の出力は、部分デジタルデータＳ２１〜Ｓ２ｎであり、パイプラインステージ出力として出力されるとともに、部分Ｄ／Ａ変換器２６に入力される。部分Ｄ／Ａ変換器２６が出力する基準アナログ信号は、加算器２４に入力されて、入力アナログ信号もしくは上位ステージの出力アナログ信号との演算処理が行われる。その結果の信号は、ゲインアンプ２７により増幅されて出力アナログ信号となり、下位ステージへ供給される。
【０００６】
さらに、図６はシフトレジスタ部２２の一般的な構成の一例を示す図である。シフトレジスタ部２２は、複数の遅延部２８からなり、パイプラインステージの出力遅延に応じて、必要数の遅延部２８が従属接続され、部分デジタルデータＳ２１〜Ｓ２ｎの相互間のタイミングを調整する。
【０００７】
以上のような構成を有するパイプライン型のＡ／Ｄ変換器の動作について、簡単に説明する。アナログ信号ＡＳ２は、まずパイプライン１ｓｔステージＰ２１に入力され、部分Ａ／Ｄ変換器２５でデジタル化される。部分Ａ／Ｄ変換器２５として、一般的には３値（００、０１、１０）を出力する１．５ビットのものが多用されている。部分Ａ／Ｄ変換器２５の部分デジタルデータＳ２１〜Ｓ２ｎは、シフトレジスタ部２２でタイミング調整される一方で、部分Ｄ／Ａ変換器２６によりアナログ変換される。アナログ変換された信号は加算器２４により、入力されてきたアナログ信号と加算され、ゲインアンプ２７で増幅して出力される。１．５ビットパイプラインステージの場合、一般的にゲインアンプ２７の利得は２倍である。この一連の動作が、下位のパイプラインステージまで行われる。
【０００８】
一方、部分デジタルデータＳ２１〜Ｓ２ｎがシフトレジスタ部２２でタイミング調整された調整後部分デジタルデータＳＲ２１〜ＳＲ２ｎはデコーダ部２３に供給され、デコーダ部２３で加算されることで、所望のビット数を持つＡ／Ｄ変換デジタルデータＤＳ２が得られる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−２９８４１８号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
これらパイプラインステージ群２１の構成要素では、さまざまな要因により出力が上下にシフトすることがある。例として１．５ビットパイプラインステージの入出力特性を図７に示す。図７において、各パイプラインステージに入力されるアナログ信号の大きさが、入力軸３０（横軸）で表される。各パイプラインステージが出力するアナログ信号の大きさは、出力軸３１（縦軸）で表される。実線の特性ライン３２は理想的な入出力特性を示し、破線の特性ライン３３は、上側にシフトした入出力特性を示す。
【００１１】
ＶＲＥＦはパイプラインＡ／Ｄ変換器の入力レンジの上限、下限の絶対値を示す。パイプラインステージ出力ＳＰＳは、３値（００、０１、１０）のデジタルデータをとる。−ＶＲＥＦ／４、＋ＶＲＥＦ／４は、３値のデジタルデータ出力を選択する境界値である。破線の入出力特性ライン３３の場合のアナログ出力信号の誤差値が、ＶＥで示されている。
【００１２】
上述のような各パイプラインステージでのアナログ出力信号の誤差に起因して、Ａ／Ｄ変換器の入出力特性における誤差は、図８に示すようなものになる。入力軸３４（横軸）は、Ａ／Ｄ変換器へのアナログ信号の大きさを、出力軸３５（縦軸）は部分デジタルデータの大きさを示す。一点鎖線の特性ライン３６は理想の入出力特性を、実線の特性ライン３７は上側にシフトしている誤差を持った入出力特性を示す。
【００１３】
このように、パイプラインステージの入出力特性に上下シフトが発生した場合、Ａ／Ｄ変換器の出力としてはデジタル出力値の上限を超えてしまい、デコーダ出力としては折り返しが発生してしまう。一般には、折り返しが発生しないようにクリップ処理をする。しかしながら、クリップ処理をすることで、超えた部分の変換データが無駄になってしまい、Ａ／Ｄ変換器の出力レンジを有効に使うことができないという課題がある。
【００１４】
そこで本発明は、パイプラインステージの入出力特性に発生する上下のシフト誤差を補正し、各ステージのデジタル出力値をデコードしたときの折り返しの発生を防止して、Ａ／Ｄ変換器の出力レンジを有効に使うことが可能なパイプライン型Ａ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明のパイプライン型Ａ／Ｄ変換器は、従属接続された複数段のパイプラインステージにより順次、入力アナログ信号から一部ビットに対応する部分デジタルデータを生成し、各々の前記パイプラインステージから得られる前記部分デジタルデータについて、パイプライン処理によるタイミング遅延を調整した後、デコーダ部により加算してデジタルデータを出力するように構成される。
【００１６】
前記各パイプラインステージは、前記入力アナログ信号または前段の前記パイプラインステージから出力される出力アナログ信号を量子化して前記部分デジタルデータを生成する低ビットの部分Ａ／Ｄ変換器と、  前記部分Ａ／Ｄ変換器が出力する前記部分デジタルデータを基準アナログ信号に変換する低ビットの部分Ｄ／Ａ変換器と、前記出力アナログ信号に対して前記部分Ｄ／Ａ変換器が出力する前記基準アナログ信号の加減算を行なう加算器と、前記加算器の出力信号を増幅して前記出力アナログ信号として次段の前記パイプラインステージへ供給するゲインアンプとを備える。
【００１７】
上記課題を解決するために、本発明のパイプライン型Ａ／Ｄ変換器は、前記デコーダ部が出力する前記デジタルデータを第１の入力とし、後述する補正値を第２の入力として、これらを加算して出力データとする補正値加算部と、前記補正値加算部の出力を入力として、前記パイプラインステージの入出力特性の任意の２点における前記出力データ間の中点を算出し、その算出された中点と理想中点との間の誤差を算出し前記補正値として保持し、前記補正値加算部に出力する補正値演算部と、前記パイプラインステージ及び前記補正値演算部を制御して、前記誤差を算出する補正動作を行わせる制御部とを備えたことを特徴とする。
【発明の効果】
【００１８】
上記構成のパイプライン型Ａ／Ｄ変換器によれば、Ａ／Ｄ変換器出力の理想中点に補正することができるため、クリップにより無駄になるデータを軽減できるため、Ａ／Ｄ変換器の出力レンジを有効に利用することが可能になる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施の形態におけるパイプライン型Ａ／Ｄ変換器を示すブロック図
【図２】同パイプライン型Ａ／Ｄ変換器に適用される補正方法の一例を示すフローチャート
【図３】同パイプライン型Ａ／Ｄ変換器に含まれる補正対象のパイプラインステージの構成例を示すブロック図
【図４】従来の一般的なパイプライン型Ａ／Ｄ変換器の構成を示すブロック図
【図５】同パイプライン型Ａ／Ｄ変換器に含まれるパイプラインステージの構成例を示すブロック図
【図６】同パイプライン型Ａ／Ｄ変換器に含まれるシフトレジスタ部の構成例を示すブロック図
【図７】パイプライン型Ａ／Ｄ変換器に含まれるパイプラインステージの入出力特性の例を示す図
【図８】Ａ／Ｄ変換器の入出力特性の例を示す図
【発明を実施するための形態】
【００２０】
本発明のパイプライン型Ａ／Ｄ変換器は、上記構成を基本として、以下のような態様をとることができる。
【００２１】
すなわち、前記パイプラインステージの最下位ステージは、任意ビットのフラッシュ型Ａ／Ｄ変換器により構成することができる。
【００２２】
また、前記制御部は、補正対象の前記パイプラインステージを任意の下位側から設定し、順に上位側に移動させるように、前記パイプラインステージの入出力を制御することが好ましい。
【００２３】
また、前記制御部は、補正対象の前記パイプラインステージに対して、前記中点を算出するための前記任意の２点の入力値と出力値を設定する構成とすることができる。
【００２４】
また、前記補正値演算部は、前記補正動作前はゼロを出力して、前記補正加算部からの出力をデコーダ部出力と等価にする構成とすることができる。
【００２５】
また、前記補正値演算部は、前記制御部が設定した２点において、前記補正値加算部からの出力をモニタすることで前記中点を算出する構成とすることができる。
【００２６】
また、前記パイプラインステージは、前記補正動作中は、通常入力を遮断して前記任意の２点に対応する設定値を入力するように制御される構成とすることができる。
【００２７】
以下に、本発明の実施の形態におけるパイプライン型Ａ／Ｄ変換器について、図面を参照して説明する。
【００２８】
（実施の形態）
図１は、本発明の一実施の形態におけるパイプライン型Ａ／Ｄ変換器の構成例を示すブロック図である。
【００２９】
図１において、パイプラインステージ群１は、複数段のパイプラインステージＰ１１〜Ｐ１ｎを縦続接続して構成されている。最上位のパイプライン１ｓｔステージＰ１１に、Ａ／Ｄ変換対象である外部からの入力アナログ信号ＡＳ１が入力される。各パイプラインステージＰ１１〜Ｐ１ｎの部分デジタルデータＳ１１〜Ｓ１ｎは、シフトレジスタ群からなるシフトレジスタ部２に入力される。シフトレジスタ部２は、各部分デジタルデータＳ１１〜Ｓ１ｎを、各パイプラインステージでの遅延に応じてタイミングを調整し、調整後部分デジタルデータＳＲ１１〜ＳＲ１ｎとして出力する。
【００３０】
シフトレジスタ部２から出力される調整後の部分デジタルデータＳＲ１１〜ＳＲ１ｎは、デコーダ部３に入力され、加算されてＡ／Ｄ変換データＳｄｅｃが生成される。デコーダ部３が出力するＡ／Ｄ変換データＳｄｅｃは、補正値加算部４に入力され、補正値演算部５から供給される補正値データＳｃａｌを加算する処理が行われる。それにより、シフト誤差が補正されたＡ／Ｄ変換データＤＳ１が、パイプラインＡ／Ｄ変換器の出力（デジタルデータ）として出力される。
【００３１】
補正値演算部５は後述する補正期間に、パイプラインステージの入出力特性における誤差を算出して、補正値データＳｃａｌとして保持する。パイプラインステージの入出力特性における誤差は、補正値加算部４からの出力に基づき、パイプラインステージの入出力特性における任意の２点の中点と理想中点との間の出力データの誤差として算出することができる。
【００３２】
パイプラインステージＰ１１〜Ｐ１ｎの入出力特性に起因するシフト誤差を補正するための、パイプラインステージ群１と補正値演算部５の動作は、制御部６により制御される。Ｓｃｎｔ１はパイプラインステージ群１を制御する制御信号、Ｓｃｎｔ２は補正値演算部５を制御する制御信号である。これらの制御信号により、パイプラインステージ群１と補正値演算部５は、以下に説明する動作を行うように制御される。
【００３３】
まず、図７を参照して、シフト誤差の一例について説明する。図７は従来例のパイプラインステージの入出力特性を示したものであるが、本実施の形態のパイプラインステージについても、同様の入出力特性を例として説明することができる。パイプラインステージ出力ＳＰＳは３値（００、０１、１０）をとり、図１における部分デジタルデータＳ１１〜Ｓ１ｎに対応する。
【００３４】
上述のように、パイプラインステージの入出力特性における任意の２点の中点と理想中点との間の出力データの誤差を算出するために、図７に示すような補正用入力値１３、１４が、制御部６で設定される。ここでは、補正用入力値１３として、入力値を＋ＶＲＥＦ／４に、出力データを（０１）に設定し、補正用入力値１４として、入力値を−ＶＲＥＦ／４に、出力データを（０１）に設定している。誤差値ＶＥが、補正すべき値である。
【００３５】
図２は、上記構成のパイプライン型Ａ／Ｄ変換器により行われる、本実施の形態の補正方法の一例を示すフローチャートである。
【００３６】
図２において、補正期間が開始されると、まずステップＳ１０１では、制御部６により任意の下位パイプラインステージが補正対象ステージとして設定される。次にステップＳ１０２では、制御部６により、補正対象ステージの入出力特性における理想中心との誤差が検出される。その際、補正用入力値１３、１４を用い、＋ＶＲＥＦ／４と−ＶＲＥＦ／４を入力値、（０１）を出力データとして補正対象ステージを制御する。
【００３７】
誤差を検出するときには、補正対象ステージの出力アナログ信号を、下位のパイプラインステージのデコーダ部３によりデコードしたＡ／Ｄ変換データＳｄｅｃを用いる。デコードされた２点に対応するデータを用いて加算平均することで、簡単に中点の出力レベルを算出することができる。このようにして算出された中点と理想中点との出力レベルの差を、補正値データとして補正値演算部５が保持する。
【００３８】
次にステップＳ１０３では、最上位ステージ（１ｓｔステージ）であるか否かを判定する。１ｓｔステージでない場合は、ステップＳ１０４に進み、補正対象ステージに対応する補正値データを保持して、補正対象ステージを１つ上位側にシフトさせ、ステップＳ１０２のフローに戻る。以降、１ｓｔステージになるまで、補正対象ステージに対応する補正値データを保持して、次の補正対象ステージを設定し、同様の動作を繰り返す。補正値データは順次加算することで、補正対象ステージの補正値として扱うことができる。
【００３９】
ステップＳ１０３の条件分岐において、１ｓｔステージであった場合、ステップＳ１０５に進む。ステップＳ１０５のフローとしては、全補正対象ステージの補正値を加算して、この補正期間でのパイプラインＡ／Ｄ変換器の補正値データＳｃａｌとして保持し、補正期間を終了する。以降、通常動作期間としてパイプラインＡ／Ｄ変換器を動作させれば、保持された補正値データＳｃａｌにより、シフト誤差をキャンセルすることができる。
【００４０】
図３は、上述のようなフローの補正方法を実施するための、補正対象のパイプラインステージの構成例を示すブロック図である。入力アナログ信号ＡＳ１もしくは上位ステージの出力アナログ信号は、スイッチＳＷ１を介して、加算器７に入力される。さらに、スイッチＳＷ２を介して、部分Ａ／Ｄ変換器８に入力される。部分Ａ／Ｄ変換器８の出力は部分デジタルデータＳ１１〜Ｓ１ｎであり、スイッチＳＷ３を介して、パイプラインステージ出力として出力されるとともに、部分Ｄ／Ａ変換器９に入力される。部分Ｄ／Ａ変換器９が出力する基準アナログ信号は、加算器７に入力されて、入力アナログ信号もしくは上位ステージの出力アナログ信号との演算処理が行われる。その結果の信号は、ゲインアンプ１０により増幅されて出力アナログ信号となり、下位ステージへ供給される。
【００４１】
加算器７には、スイッチＳＷ４を介して、基準電圧設定部１１の出力信号が入力される。部分Ｄ／Ａ変換器９には、スイッチＳＷ５を介して、デジタル値設定部１２の出力信号が入力される。本実施の形態においては上述のように、デジタル値設定部１２は基準電圧として、＋ＶＲＥＦ／４と−ＶＲＥＦ／４を出力するように設定される。デジタル値設定部１２は、（０１）を出力するように設定される。
【００４２】
スイッチＳＷ１〜ＳＷ５は、補正期間に補正対象ステージとして設定されたか否か、あるいは通常動作期間であるかに応じて、選択的に切り換えられる。図３は、補正期間に補正対象ステージとして設定されたときのスイッチ切り換え状態が図示されている。補正対象ステージとなった場合、スイッチＳＷ１〜ＳＷ３がオフとなり、スイッチＳＷ４、ＳＷ５がオンとなる。それにより、基準電圧設定部１１から補正用入力信号が入力され、またデジタル値設定部１２から補正用デジタル出力値が供給される。補正期間に補正対象ステージとして設定されていない場合、及び通常動作期間の場合は、スイッチＳＷ１〜ＳＷ３がオン、スイッチＳＷ４、ＳＷ５がオフになる。
【００４３】
図８に、本実施の形態による補正効果の一例を示す。図８は従来例のパイプラインＡ／Ｄ変換器の入出力特性を示したものであるが、本実施の形態のパイプライン型Ａ／Ｄ変換器についても、同様の入出力特性の場合を一例として説明することができる。上述のフローを実施することで、シフト誤差を含有した実線の特性ライン３７で示される入出力特性を補正して、一点鎖線の特性ライン３６で示される理想の入出力特性に近づけることができる。これにより、シフト誤差のある入出力特性（特性ライン３７）では、出力レンジを超えた分（オーバーフロー）が折り返される（一般的にはクリップされる）ことで無駄になっていた出力データが、補正処理を実施することで、効率的に出力レンジを利用することが可能になる。
【産業上の利用可能性】
【００４４】
本発明にかかるパイプライン型Ａ／Ｄ変換器は、プロセス微細化などによるばらつきで発生する入出力特性の上下シフトを補正することで出力レンジを有効に利用することができるため、デジタルカメラやデジタルビデオカメラなど、様々な用途に有用である。
【符号の説明】
【００４５】
１、２１  パイプラインステージ群
２、２２  シフトレジスタ部
３、２３  デコーダ部
４  補正値加算部
５  補正値演算部
６  制御部
７、２４  加算器
８、２５  部分Ａ／Ｄ変換器
９、２６  部分Ｄ／Ａ変換器
１０、２７  ゲインアンプ
１１  デジタル値設定部
１２  基準電圧設定部
１３、１４  補正用入力値
２８  遅延部
３０、３４  入力軸
３１、３５  出力軸
３２、３７  実線の特性ライン
３３  破線の特性ライン
３６  一点鎖線の特性ライン
Ｐ１１〜Ｐ１ｎ、Ｐ２１〜Ｐ２ｎ  パイプラインステージ
ＳＷ１〜ＳＷ５  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010252177.tif 000009
【図８】
2010252177.tif 000010