(57)【要約】      （修正有）【課題】順バイアス時におけるＶ−Ｉ特性のばらつきを抑制することができる半導体装置を提供する。【解決手段】半導体装置１は、第１の導電型を有する第１の半導体領域２２と、第１の半導体領域の外周を囲み、且つ第１の導電型とは異なる第２の導電型を有する第２の半導体領域２３と、を含む。第２の半導体領域は、環状の形状を有していてもよい。第２の半導体領域は、矩形環状であってもよく、円環状であってもよい。第２の半導体領域は、第１の半導体領域を囲むように設けられた、互いに分離した複数の半導体領域を含んでいてもよい。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
第１の導電型を有する第１の半導体領域と、
前記第１の半導体領域の外周を囲み、且つ前記第１の導電型とは異なる第２の導電型を有する第２の半導体領域と、
を有する半導体装置。
【請求項２】
前記第２の半導体領域は、環状の形状を有する
請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体領域は、矩形環状である
請求項２に記載の半導体装置。
【請求項４】
前記第２の半導体領域は、円環状である
請求項２に記載の半導体装置。
【請求項５】
前記第２の半導体領域は、前記第１の半導体領域を囲むように設けられた、互いに分離した複数の半導体領域を含む
請求項１に記載の半導体装置。
【請求項６】
前記第１の半導体領域及び前記第２の半導体領域は、基板層、絶縁体層及び半導体層が積層されたＳＯＩ基板の前記半導体層にそれぞれ設けられている
請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の半導体領域の外周を囲み、且つ前記半導体層を貫通して前記絶縁体層に達する絶縁体からなる絶縁部を更に含む
請求項６に記載の半導体装置。
【請求項８】
前記第１の半導体領域が、アノード及びカソードのいずれか一方として機能し、
前記第２の半導体領域が、アノード及びカソードのいずれか他方として機能する
請求項１から請求項７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
アノード及びカソードが、半導体基板の主面と平行な方向に並置された横型のダイオードに関する技術として、以下の技術が知られている。例えば、特許文献１には、基板内に第１のドーパントでドープされた第１のドープ領域と、前記基板内に、前記第１のドーパントとは反対の極性を有する第２のドーパントでドープされた第２のドープ領域と、前記第１のドープ領域上に形成され、前記第１のドープ領域と前記第２のドープ領域の間に位置決めされたサリサイドブロックマスクによって画定された第１のサリサイド部分と、前記第２のドープ領域上に形成され、前記サリサイドブロックマスクによって画定された第２のサリサイド部分とを含むダイオードが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１２−５２３１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体基板の主面と平行な方向に電流が流れる横型のダイオードは、半導体層の表層部に並置されたｎ型半導体からなるカソード領域と、ｐ型半導体からなるアノード領域とを有する。横型のダイオードにおいては、カソード領域とアノード領域との配置構成によっては、順バイアス時にアノード領域からカソード領域に向けて流れる電流の経路を制御することが困難となり、その結果、半導体チップ内に形成された複数のダイオード間においてＶ−Ｉ特性にばらつきが生じる場合がある。半導体チップ内に形成された複数のダイオード間においてＶ−Ｉ特性にばらつきが生じると、例えば、バンドギャップリファレンス回路のような、接合面積が互いに異なる複数のダイオードの電流特性を利用する回路において、所望の性能を発揮させることが困難となる。
【０００５】
本発明は、上記の点に鑑みてなされたものであり、順バイアス時におけるＶ−Ｉ特性のばらつきを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、第１の導電型を有する第１の半導体領域と、前記第１の半導体領域の外周を囲み、且つ前記第１の導電型とは異なる第２の導電型を有する第２の半導体領域と、を有する。
【０００７】
本発明に係る半導体装置によれば、順バイアス時において湾曲または屈曲した電流経路が形成され難いので、ダイオード個体間でのＶ−Ｉ特性ばらつきを抑制することが可能となる。
【０００８】
前記第２の半導体領域は、環状の形状を有していてもよい。前記第２の半導体領域は、矩形環状であってもよく、円環状であってもよい。
【０００９】
また、前記第２の半導体領域は、前記第１の半導体領域を囲むように設けられた、互いに分離した複数の半導体領域を含んでいてもよい。
【００１０】
前記第１の半導体領域及び前記第２の半導体領域は、基板層、絶縁体層、半導体層が積層されたＳＯＩ基板の前記半導体層にそれぞれ設けられていてもよい。この場合において、半導体装置は、前記第２の半導体領域の外周を囲み、且つ前記半導体層を貫通して前記絶縁体層に達する絶縁体からなる絶縁部を更に含んでいてもよい。これにより、半導体素子を含む素子領域が、基板層及び絶縁部によって囲まれるので、素子領域の外部で発生したノイズが、半導体素子に及ぼす影響を抑制することができる。
【００１１】
前記第１の半導体領域が、アノード及びカソードのいずれか一方として機能し、前記第２の半導体領域が、アノード及びカソードのいずれか他方として機能してもよい。すなわち、半導体装置は、ダイオードを構成するものであってもよい。
【発明の効果】
【００１２】
本発明によれば、順バイアス時におけるＶ−Ｉ特性のばらつきを抑制することが可能となる。
【図面の簡単な説明】
【００１３】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の構成の一例を示す平面図である。
【図１Ｂ】図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。
【図２Ａ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｂ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｃ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｄ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｅ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｆ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２Ｇ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図３】比較例に係る半導体装置の構成の一例を示す平面図である。
【図４】本発明の実施形態に係るダイオードにおける順バイアス時の電流経路を示す平面図である。
【図５】本発明の第２の実施形態に係る半導体装置の構成の一例を示す平面図である。
【図６】本発明の第３の実施形態に係る半導体装置の構成の一例を示す平面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【００１５】
［第１の実施形態］
図１Ａは、本発明の第１の実施形態に係る半導体装置１の構成の一例を示す平面図である。図１Ｂは、図１Ａにおける１Ａ−１Ａ線に沿った断面図である。
【００１６】
半導体装置１は、基板層１１、絶縁体層１２及び半導体層１３が積層されたＳＯＩ（silicon-on-insulator）基板１０を含んで構成されている。基板層１１は、例えば単結晶シリコン等の半導体材料により構成され得るが、これに限定されるものではなく、導電体材料などによって構成されていてもよい。本実施形態において、基板層１１はＰ型半導体で構成されているものとする。
【００１７】
絶縁体層１２は、例えばＳｉＯ２等の絶縁体によって構成され得るが、ＳｉＯ２以外の他の絶縁体によって構成されていてもよい。半導体層１３は、例えば単結晶シリコン等の半導体材料により構成され得るが、ＳｉＣ、ＧａＮ等のシリコン以外の他の半導体材料により構成されていてもよい。本実施形態において、半導体層１３はＰ型半導体で構成されているものとする。
【００１８】
ＳＯＩ基板１０は、貼り合せ法若しくはＳＩＭＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。因みに、ＳＩＭＯＸ法では、プライムウエハ表面から高エネルギー且つ高濃度の酸素をイオン注入し、その後熱処理で注入酸素とシリコンを反応させ、ウエハ表面近傍の内部にＳｉＯ２膜からなる埋め込み酸化膜層を形成することによりＳＯＩ基板を作成する。
【００１９】
一方、貼り合せ法では、表面にＳｉＯ２膜を形成したシリコンウエハと、もう１枚のシリコンウエハを熱と圧力で接着し、片側のシリコンウエハを所定厚さだけ残すように研削除去することによってＳＯＩ基板を作成する。
【００２０】
半導体装置１は、半導体層１３において、半導体素子としてのダイオード２０を含む素子領域１５を有する。素子領域１５内において、半導体層１３の表層部には、Ｎ型のウェル２１が設けられている。Ｎ型のウェル２１の表層部には、Ｐ型の半導体領域２２及びＮ型の半導体領域２３が設けられている。
【００２１】
Ｐ型の半導体領域２２は、ダイオード２０のアノードとして機能する。本実施形態において、Ｐ型の半導体領域２２は、四角形の島状の形態を有する。Ｐ型の半導体領域２２の不純物濃度は、半導体層１３における不純物濃度よりも高い。
【００２２】
Ｎ型の半導体領域２３は、ダイオード２０のカソードとして機能する。本実施形態において、Ｎ型の半導体領域２３は、Ｐ型の半導体領域２２の外周を囲む矩形環状の形態を有する。すなわち、Ｐ型の半導体領域２２は、矩形環状のＮ型の半導体領域２３の内側中央部に配置されている。Ｎ型の半導体領域２３における不純物濃度は、ウェル２１における不純物濃度よりも高い。
【００２３】
ダイオード２０の外周は、ＳｉＯ２等の絶縁体によって構成された環状の絶縁部３０に囲まれている。絶縁部３０は、所謂トレンチ構造を有し、半導体層１３を貫通して絶縁体層１２にまで達している。すなわち、ダイオード２０は、絶縁体層１２及び絶縁部３０によって素子領域１５の外側の領域から完全に絶縁されている。
【００２４】
半導体層１３の表面は、ＳｉＯ２等の絶縁体からなる絶縁膜４０によって覆われている。絶縁膜４０は、アノードとして機能するＰ型の半導体領域２２の表面を露出させる開口部４１と、カソードとして機能するＮ型の半導体領域２３の表面を露出させる開口部４２とを有する。Ｎ型の半導体領域２３の表面を露出させる開口部４２は、Ｎ型の半導体領域２３の矩形環状の形状に沿って複数箇所に設けられている。なお、図１Ａにおいては、図面の煩雑さを回避する観点から絶縁膜４０の図示を省略する一方、開口部４２を図示している。
【００２５】
以下に、半導体装置１の製造方法について説明する。図２Ａ〜図２Ｇは、半導体装置１の製造方法の一例を示す断面図である。
【００２６】
はじめに、基板層１１、絶縁体層１２および半導体層１３が積層されて構成されたＳＯＩ基板１０を用意する（図２Ａ）。
【００２７】
次に、公知のドライエッチング技術またはウェットエッチング技術を用いて半導体層１３の素子領域１５を囲む環状の溝（トレンチ）３１を形成する。溝３１は、半導体層１３を貫通し、絶縁体層１２に達する深さで形成される（図２Ｂ）。
【００２８】
次に、例えば、公知のＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＯ２等の絶縁体を溝３１の内部に充填することにより、素子領域１５の外周を囲み、且つ半導体層１３を貫通して絶縁体層１２に達する絶縁部３０を形成する（図２Ｃ）。半導体層１３の表面に堆積した絶縁体は、例えばＣＭＰ（Chemical Mechanical Polishing）法により除去される。
【００２９】
次に、素子領域１５（環状の絶縁部３０の内側）を露出させる開口部を有するレジストマスク５０を、半導体層１３の表面に形成する。次に、公知のイオン注入技術を用いて、半導体層１３の表面に、レジストマスク５０を介してヒ素またはリン等の第Ｖ族元素を含む不純物を注入することにより、半導体層１３の表層部にＮ型のウェル２１を形成する（図２Ｄ）。
【００３０】
次に、アノードの配置領域を露出させる開口部を有するレジストマスク５１を、半導体層１３の表面に形成する。次に、公知のイオン注入技術を用いて、半導体層１３の表面に、レジストマスク５１を介してボロン等の第III族元素を含む不純物を注入することにより、ウェル２１の表層部に、アノードとして機能するＰ型の半導体領域２２を形成する（図２Ｅ）。
【００３１】
次に、カソードの配置領域を露出させる開口部を有するレジストマスク５２を、半導体層１３の表面に形成する。次に、公知のイオン注入技術を用いて、半導体層１３の表面に、レジストマスク５２を介してヒ素またはリン等の第Ｖ族元素を含む不純物を注入することにより、ウェル２１の表層部に、カソードとして機能するＮ型の半導体領域２３を形成する。Ｎ型の半導体領域２３は、Ｐ型の半導体領域２２の外周を囲む矩形環状となるように形成される。これにより、半導体層１３の素子領域１５にダイオード２０が形成される（図２Ｆ）。
【００３２】
次に、例えば、公知のＣＶＤ法を用いて、半導体層１３の表面にＳｉＯ２等の絶縁体からなる絶縁膜４０を形成する。次に、公知のフォトリソグラフィ技術及びエッチング技術を用いて、絶縁膜４０に開口部４１、４２を形成する。アノードとして機能するＰ型の半導体領域２２が開口部４１において露出し、カソードとして機能するＮ型の半導体領域２３が開口部４２において露出する（図２Ｇ）。
【００３３】
ここで、図３は、比較例に係る半導体装置１Ｘの構成の一例を示す平面図である。半導体装置１Ｘは、カソードとして機能するＮ型の半導体領域が、アノードとして機能するＰ型の半導体領域２２を挟む位置に設けられた２つの半導体領域２３ａ、２３ｂによって構成されている。２つの半導体領域２３ａ、２３ｂは、図示しない配線によって互いに電気的に接続されており、単一のカソードとして機能する。
【００３４】
比較例に係る半導体装置１Ｘによれば、Ｐ型の半導体領域２２及びＮ型の半導体領域２３ａ、２３ｂによって構成されるダイオードの順バイアス時に、Ｐ型の半導体領域２２の、Ｎ型の半導体領域２３ａ、２３ｂと対向する辺から流出する電流Ｉ１は、図３に示すように、対向するＮ型の半導体領域２３ａ、２３ｂに向けて一直線に流れる。
【００３５】
一方、順バイアス時に、Ｐ型の半導体領域２２の、Ｎ型の半導体領域２３ａ、２３ｂと対向しない辺から流出する電流Ｉ２は、図３において矢印で示すように、湾曲または屈曲してＮ型の半導体領域２３ａ、２３ｂに向かう。しかしながら、このような湾曲または屈曲した電流経路は、制御することが困難であり、電流経路の再現性が低い。その結果、同一構造のダイオードであっても、個体間でＶ−Ｉ特性にばらつきが生じる場合がある。半導体チップ内に形成された複数のダイオード間においてＶ−Ｉ特性にばらつきが生じると、例えば、バンドギャップリファレンス回路のような、接合面積が互いに異なる複数のダイオードの電流特性を利用する回路において、所望の性能を発揮させることが困難となる。
【００３６】
一方、本発明の実施形態に係る半導体装置１によれば、カソードとして機能するＮ型の半導体領域２３は、アノードとして機能するＰ型の半導体領域２２の外周を囲むように構成されている。すなわち、四角形の形状を有するＰ型の半導体領域２２の全ての辺が、Ｎ型の半導体領域２３と対向している。これにより、図４に示すように、順バイアス時に、Ｐ型の半導体領域２２の各辺から流出する電流Ｉは、Ｎ型の半導体領域２３の対向する辺に向けて一直線に流れる。
【００３７】
すなわち、本発明の実施形態に係る半導体装置１によれば、Ｎ型の半導体領域２３が、Ｐ型の半導体領域２２の外周を囲んでいるので、順バイアス時において湾曲または屈曲した電流経路が形成され難い。従って、ダイオード個体間でのＶ−Ｉ特性ばらつきを抑制することが可能となる。これにより、バンドギャップリファレンス回路のような、接合面積が互いに異なる２つのダイオードの電流特性を利用する回路において、安定して所望の性能を発揮させることができる。
【００３８】
また、半導体装置１によれば、半導体層１３を貫通して絶縁体層１２に達する絶縁部３０によって素子領域１５の外周が囲まれている。従って、素子領域１５に設けられたダイオード２０は、絶縁体層１２及び絶縁部３０によって他の領域から完全に絶縁される。これにより、ＳＯＩ基板１０上に設けられた他の半導体素子において発生したノイズ電流が、基板層１１または半導体層１３を介してダイオード２０に流入することを防止することができる。
【００３９】
すなわち、本発明の実施形態に係る半導体装置１によれば、素子領域１５の外部で発生したノイズがダイオード２０に及ぼす影響を抑制することが可能となる。例えば、ダイオード２０を、バンドギャップリファレンス回路を構成する半導体素子として用いた場合には、ノイズによる出力電圧のレベル変動を抑制することが可能となる。
【００４０】
［第２の実施形態］
図５は、本発明の第２の実施形態に係る半導体装置１Ａの構成の一例を示す平面図である。半導体装置１Ａは、カソードとして機能するＮ型の半導体領域が、アノードとして機能するＰ型の半導体領域２２を囲むように設けられた、互いに分離した４つの半導体領域２３ａ、２３ｂ、２３ｃ、２３ｄを含んでいる。４つの半導体領域２３ａ、２３ｂ、２３ｃ、２３ｄは、それぞれ、四角形の形状を有するＰ型の半導体領域２２の各辺に対向するように配置されている。４つの半導体領域２３ａ、２３ｂ、２３ｃ、２３ｄは、図示しない配線によって互いに電気的に接続されており、単一のカソードとして機能する。
【００４１】
本発明の第２の実施形態に係る半導体装置１Ａによれば、四角形の形状を有するＰ型の半導体領域２２の全ての辺が、Ｎ型の半導体領域２３ａ、２３ｂ、２３ｃ、２３ｄのいずれかと対向している。これにより、順バイアス時に、Ｐ型の半導体領域２２の各辺から流出する電流Ｉは、対向するＮ型の半導体領域２３ａ、２３ｂ、２３ｃ、２３ｄに向けて一直線に流れる。すなわち、半導体装置１Ａによれば、順バイアス時において湾曲または屈曲した電流経路が形成され難いので、ダイオード個体間でのＶ−Ｉ特性ばらつきを抑制することが可能となる。
【００４２】
［第３の実施形態］
図６は、本発明の第３の実施形態に係る半導体装置１Ｂの構成の一例を示す平面図である。半導体装置１Ｂにおいて、アノードとして機能するＰ型の半導体領域２２は、円形の島状の形態を有し、カソードとして機能するＮ型の半導体領域２３は、Ｐ型の半導体領域２２の外周を囲む円環状の形態を有する。
【００４３】
発明の第３の実施形態に係る半導体装置１Ｂによれば、円形のＰ型の半導体領域２２の全周が、円環状のＮ型の半導体領域２３と対向している。これにより、順バイアス時に、Ｐ型の半導体領域２２から流出する電流は、Ｎ型の半導体領域２３の対向する部分に向けて一直線に流れる。すなわち、半導体装置１Ｂによれば、順バイアス時において湾曲または屈曲した電流経路が形成され難いので、ダイオード個体間でのＶ−Ｉ特性ばらつきを抑制することが可能となる。
【００４４】
なお、上記した第１乃至第３の実施形態に係る半導体装置１、１Ａ、１Ｂにおいては、アノードとして機能する島状のＰ型の半導体領域２２の外周を、カソードとして機能するＮ型の半導体領域２３によって囲む形態を例示したが、この態様に限定されるものではない。カソードとして機能する島状のＮ型の半導体領域の外周を、アノードとして機能するＰ型の半導体領域によって囲む形態とすることも可能である。
【符号の説明】
【００４５】
１、１Ａ、１Ｂ・・・半導体装置、１０・・・ＳＯＩ基板、１１・・・基板層、１２・・・絶縁体層、１３・・・半導体層、２０・・・ダイオード、２２・・・Ｐ型の半導体領域、２３・・・Ｎ型の半導体領域、３０・・・絶縁部
【図１Ａ】
2020191413.tif 000003
【図１Ｂ】
2020191413.tif 000004
【図２Ａ】
2020191413.tif 000005
【図２Ｂ】
2020191413.tif 000006
【図２Ｃ】
2020191413.tif 000007
【図２Ｄ】
2020191413.tif 000008
【図２Ｅ】
2020191413.tif 000009
【図２Ｆ】
2020191413.tif 000010
【図２Ｇ】
2020191413.tif 000011
【図３】
2020191413.tif 000012
【図４】
2020191413.tif 000013
【図５】
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【図６】
2020191413.tif 000015