(57)【要約】【課題】電圧制御発振器のための補償回路を提供する。【解決手段】電圧制御発振器（ＶＣＯ）の電圧を制御するために使用され得る回路は、第１の比較器、第２の比較器、アキュムレータ、及び出力装置を備え得る。第１の比較器は、制御電圧が高電位側しきい値電圧より高い場合に第１のパルス信号を出力する。第２の比較器は、制御電圧が低電位側しきい値電圧より低い場合に第２のパルス信号を出力する。アキュムレータは、もし第１のパルス信号が受信されるならばスイッチ制御信号の値を増加させ、もし第２のパルス信号が受信されるならばスイッチ制御信号の値を減少させる。出力装置は、スイッチ制御信号の値に応じてＶＣＯの制御電圧を補償する補償電圧を生成する。【選択図】図４
2010252289.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器（ＶＣＯ）の制御電圧を補償するための回路であって、
前記制御電圧を高電位側しきい値電圧と比較すると共に、前記制御電圧が前記高電位側しきい値電圧より高い場合に第１のパルス信号を出力するための第１の比較器と、
前記制御電圧を低電位側しきい値電圧と比較すると共に、前記制御電圧が前記低電位側しきい値電圧より低い場合に第２のパルス信号を出力するための第２の比較器と、
値を有するスイッチ制御信号を生成するための、前記第１の比較器と前記第２の比較器に連結されたアキュムレータと、
前記ＶＣＯの前記制御電圧を補償する補償電圧を生成するための、前記スイッチ制御信号によって制御される出力装置とを備え、
前記生成する処理が、
もし前記第１のパルス信号が受信されるならば、加算値によって前記値を増加させる処理と、
もし前記第２のパルス信号が受信されるならば、減算値によって前記値を減少させる処理とを含む
ことを特徴とする回路。
【請求項２】
前記アキュムレータが、もし前記第１のパルス信号が受信されるならば、前記加算値を前記スイッチ制御信号の前記値に加算し、もし前記第２のパルス信号が受信されるならば、前記減算値を前記スイッチ制御信号に加算するための加算器を備える
ことを特徴とする請求項１に記載の回路。
【請求項３】
前記アキュムレータが、前記スイッチ制御信号の前記値を前記加算器に提供するための、前記加算器に連結された第１のフリップフロップを更に備える
ことを特徴とする請求項２に記載の回路。
【請求項４】
前記第１のパルス信号と前記第２のパルス信号を第１の所定期間遅延させることによって前記第１のフリップフロップを活性化する遅延パルス信号を生成するための第１の遅延モジュールを更に備える
ことを特徴とする請求項３に記載の回路。
【請求項５】
もし前記第１のパルス信号によって活性化されたならば、加算定数に等しい前記加算値を前記加算器に出力するための第２のフリップフロップと、
もし前記第２のパルス信号によって活性化されたならば、減算定数に等しい前記減算値を前記加算器に出力するための第３のフリップフロップと
を更に備えることを特徴とする請求項２に記載の回路。
【請求項６】
前記第１のパルス信号と前記第２のパルス信号を第１の所定期間の間遅延させることによって前記第１のフリップフロップを活性化する遅延パルス信号を生成するための第１の遅延モジュールを更に備える
ことを特徴とする請求項５に記載の回路。
【請求項７】
前記遅延パルス信号を第２の所定期間の間遅延させることによって前記第２のフリップフロップと前記第３のフリップフロップをリセットするリセット信号を生成するための第２の遅延モジュールを更に備える
ことを特徴とする請求項６に記載の回路。
【請求項８】
前記出力装置が、
電源電圧とグランドとの間に連結された、前記電源電圧を複数の電圧に分割するための複数の抵抗器と、
対応する１つをターンオンすることによって前記電圧の内の１つに等しい前記補償電圧を出力するための、前記複数の抵抗器に連結された複数のスイッチと
を備えることを特徴とする請求項１に記載の回路。
【請求項９】
前記出力装置が、
前記複数のスイッチに連結された抵抗器と、
前記補償電圧のスルーレートを制御するように前記補償電圧に関する時定数を設定するための、前記抵抗器及びグランドに連結されたコンデンサと
を更に備えることを特徴とする請求項８に記載の回路。
【請求項１０】
所定の出力周波数を提供するための位相同期回路（ＰＬＬ）であって、
出力周波数を生成するための電圧制御発振器（ＶＣＯ）と、
前記ＶＣＯに連結された位相周波数検出器（ＰＦＤ）と、
前記出力周波数を外部基準周波数と比較することによって前記出力周波数を前記所定のレベルに調整するように前記ＶＣＯに関する制御電圧を提供するための、前記ＰＦＤに連結されたチャージポンプ（ＣＰ）と、
所望の動作領域にある前記制御電圧を監視すると共に、前記ＶＣＯを制御する前記制御電圧に基づいて変更される補償電圧を提供するための、前記ＣＰ及び前記ＶＣＯに連結された補償回路と
を備えることを特徴とする位相同期回路。
【請求項１１】
前記制御電圧を平滑化するための、前記ＣＰに連結されたループフィルタを更に備える
ことを特徴とする請求項１０に記載の位相同期回路。
【請求項１２】
始動時に前記ＶＣＯを較正すると共に、前記出力周波数を特定の帯域内に調整するための周波数較正ループを更に備える
ことを特徴とする請求項１０に記載の位相同期回路。
【請求項１３】
前記制御信号がデジタルの数値である
ことを特徴とする請求項１２に記載の位相同期回路。
【請求項１４】
前記補償回路が、
前記制御電圧を高電位側しきい値電圧と比較すると共に、前記制御電圧が前記高電位側しきい値電圧より高い場合に第１のパルス信号を出力するための第１の比較器と、
前記制御電圧を低電位側しきい値電圧と比較すると共に、前記制御電圧が前記低電位側しきい値電圧より低い場合に第２のパルス信号を出力するための第２の比較器と、
値を有するスイッチ制御信号を生成するための、前記第１の比較器と前記第２の比較器に連結されたアキュムレータと、
前記ＶＣＯの前記制御電圧を補償する前記補償電圧を生成するための、前記スイッチ制御信号によって制御される出力装置とを備え、
前記生成する処理が、
もし前記第１のパルス信号が受信されるならば、加算値によって前記値を増加させる処理と、
もし前記第２のパルス信号が受信されるならば、減算値によって前記値を減少させる処理とを含む
ことを特徴とする請求項１０に記載の位相同期回路。
【請求項１５】
前記アキュムレータが、もし前記第１のパルス信号が受信されるならば、前記加算値を前記スイッチ制御信号の前記値に加算し、もし前記第２のパルス信号が受信されるならば、前記減算値を前記スイッチ制御信号に加算するための加算器を備える
ことを特徴とする請求項１４に記載の位相同期回路。
【請求項１６】
前記アキュムレータが、前記スイッチ制御信号の前記値を前記加算器に提供するための、前記加算器に連結された第１のフリップフロップを更に備える
ことを特徴とする請求項１５に記載の位相同期回路。
【請求項１７】
もし前記第１のパルス信号によって活性化されたならば、加算定数に等しい前記加算値を前記加算器に出力するための第２のフリップフロップと、
もし前記第２のパルス信号によって活性化されたならば、減算定数に等しい前記減算値を前記加算器に出力するための第３のフリップフロップと
を更に備えることを特徴とする請求項１４に記載の位相同期回路。
【請求項１８】
前記出力装置が、
電源電圧とグランドとの間に連結された、前記電源電圧を複数の電圧に分割するための複数の抵抗器と、
対応する１つをターンオンすることによって前記電圧の内の１つに等しい前記補償電圧を出力するための、前記複数の抵抗器に連結された複数のスイッチと
を備えることを特徴とする請求項１４に記載の位相同期回路。
【請求項１９】
電圧制御発振器に関する制御電圧を補償するための方法であって、
前記方法が、
前記制御電圧を高電位側しきい値電圧、及び低電位側しきい値電圧と比較する段階と、
もし前記制御電圧が前記高電位側しきい値電圧より高い場合、第１のパルス信号を出力する段階と、
もし前記制御電圧が前記低電位側しきい値電圧より低い場合、第２のパルス信号を出力する段階と、
アキュムレータを使用し、もし前記アキュムレータが前記第１のパルス信号を受信するならば、加算値によってスイッチ制御信号に関する値を増加させる段階と、
もし前記アキュムレータが前記第２のパルス信号を受信するならば、減算値を減算することによって前記スイッチ制御信号の前記値を減少させる段階と、
前記スイッチ制御信号の前記値に従って出力装置により補償電圧を生成する段階と
を含むことを特徴とする方法。
【請求項２０】
前記アキュムレータの始動の間に前記アキュムレータの前記スイッチ制御信号を外部リセット信号によって初期化する段階を更に含む
ことを特徴とする請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施例は、位相同期回路（フェーズロックループ：ＰＬＬ）に関係すると共に、更に特に、ＰＬＬ回路内の電圧制御発振器（ＶＣＯ）に関係する。
【背景技術】
【０００２】
電圧制御発振器（ＶＣＯ）は、一般的に、無線通信装置において、無線通信装置が割り当て周波数で動作することを可能にするために使用される。ＶＣＯは、所定周波数を出力するように調整され得る。一般的に、ＶＣＯは、周波数シンセサイザに組み込まれると共に、周波数シンセサイザは、ＶＣＯの出力周波数を所定周波数に調整する値にＶＣＯの制御電圧を維持するように構成される位相同期回路（ＰＬＬ）を備えることができる。
【０００３】
従来技術の図１を参照すると、従来のＬＣ（インダクタ（誘導子）−コンデンサ）型ＶＣＯ１００の回路が例証される。ＶＣＯ１００は、３つのｐ−チャンネル金属酸化膜半導体（ＰＭＯＳ）デバイス１０２、１０４、及び１０６、バラクター１２０、インダクタ（誘導子）グループ１２４、そして差動出力１２６及び１２８を備える。ＰＭＯＳ１０２は、電源電圧ＶＤＤに連結されると共に、バイアス電流をＶＣＯ１００に供給するために、バイアス電圧ＶＢＩＡＳによってバイアスされる。ＰＭＯＳ１０４及びＰＭＯＳ１０６は、ＰＭＯＳ１０２に連結されると共に、ＶＣＯ１００が発振するように負抵抗を供給する。
【０００４】
ＶＣＯ１００の差動出力１２６及び１２８の出力周波数は、インダクタグループ１２４のインダクタンス、及びＰＬＬによって供給される制御電圧ＶＴＵＮＥによって変更され得るバラクター１２０の静電容量に関連する。従って、バラクター１２０の静電容量を調整することによって、ＶＣＯ１００の差動出力１２６及び１２８の出力周波数は調整され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電源ＶＤＤ及び動作温度が変化するので、ＶＣＯ１００の同調特性が変化することになると共に、ＶＣＯ１００の出力周波数が従って変化することになる。ＶＣＯ１００の出力周波数を所定レベルに制御するために、バラクター１２０は制御電圧ＶＴＵＮＥによって調整され得る。しかしながら、もし制御電圧ＶＴＵＮＥが過度に変化すると共に、電源電圧ＶＤＤの約半分である所望の動作領域の外にはずれるならば、ＰＬＬの動作特性が影響を受け得る。
【課題を解決するための手段】
【０００６】
本発明の実施例によれば、回路は、電圧制御発振器（ＶＣＯ）に関する制御電圧を補償するために使用され得る。一実施例において、補償回路は、第１の比較器、第２の比較器、アキュムレータ、及び出力装置を備える。第１の比較器は、制御電圧を高電位側しきい値電圧と比較すると共に、制御電圧が高電位側しきい値電圧より高い場合に第１のパルス信号を出力する。第２の比較器は、制御電圧を低電位側しきい値電圧と比較すると共に、制御電圧が低電位側しきい値電圧より低い場合に第２のパルス信号を出力する。アキュムレータは、もし第１のパルス信号が受信されるならばスイッチ制御信号の値を増加させ、もし第２のパルス信号が受信されるならばスイッチ制御信号の値を減少させる。出力装置は、スイッチ制御信号の値に応じてＶＣＯの制御電圧を補償する補償電圧を生成するために、スイッチ制御信号によって制御される。
【図面の簡単な説明】
【０００７】
【図１】従来技術の電圧制御発振器（ＶＣＯ）を示す図である。
【図２】本発明の一実施例によるＶＣＯ補償回路を備えた位相同期回路（ＰＬＬ）を示す図である。
【図３】本発明の一実施例によるＶＣＯの同調特性を示す図である。
【図４】本発明の一実施例によるＶＣＯの補償回路を示す図である。
【図５】本発明の一実施例によるスイッチ及び抵抗ネットワークを示す図である。
【図６】本発明の一実施例によるＶＣＯに関する補償電圧を生成するための方法を示すフローチャートである。
【発明を実施するための形態】
【０００８】
本発明の実施例の特徴及び利点は、以下の詳細な説明、及び同等の数字が同等の要素を描写する図面に対する参照の利益として明白になる。
【０００９】
ここで本発明の実施例に対する参照が詳細に行われることになる。本発明がこれらの実施例と共に説明されることになると同時に、それらが本発明をこれらの実施例に制限することを意図していないということが理解されることになる。これに反して、本発明は、添付された請求項によって定義された発明の精神及び範囲の中に含まれ得る代替物、修正物、及び等価物をカバーすることを意図している。
【００１０】
更に、本発明の以下の詳細な説明において、多数の特定の詳細が、本発明の完全な理解を提供するために説明される。しかしながら、本発明はこれらの特定の詳細なしで実施され得るということが、当業者によって識別されることになる。他の例では、よく知られている方法、手順、構成要素、及び回路は、本発明の特徴を不必要に不明瞭にしないように、詳細に説明されなかった。
【００１１】
一実施例において、補償回路が、ＶＣＯの制御電圧ＶＴＵＮＥを補償するために提供される。もし制御電圧ＶＴＵＮＥが所望の範囲外に変化するならば、ＰＬＬの動作特性が影響を受け得るので、補償回路は、ＶＣＯを制御するために、制御電圧ＶＴＵＮＥに基づいて補償電圧ＶＣＯＭＰを生成する。補償電圧ＶＣＯＭＰは、ＰＬＬの動作特性に影響を及ぼさずにＶＣＯ１００の出力周波数を制御するために、同様に使用され得る。更に、制御電圧ＶＴＵＮＥは、低電位側しきい値電圧と高電位側しきい値電圧との間の所望の動作領域において、監視され得ると共に、維持され得る。そのようにして、ＰＬＬは安定的に動作し得る。
【００１２】
図２を参照すると、本発明の一実施例によるＶＣＯ補償回路２４０を備えるＰＬＬ２００が例証される。ＰＬＬ２００は、ＶＣＯ２３０、周波数較正ループ２３２、位相周波数検出器（ＰＦＤ）２３４、チャージポンプ（ＣＰ）２３６、ループフィルタ２３８、周波数分割器２４２、及び補償回路２４０を備える。ＰＦＤ２３４は、２つの入力信号の位相を比較すると共に、２つの入力信号の内、一方の信号は外部信号源（図２には図示せず）が提供する基準周波数ＦＲＥＦであり、他方の信号は分割周波数ＦＤＩＶであり、ここで、分割周波数ＦＤＩＶは周波数分割器２４２によって分割されたＶＣＯ２３０の出力周波数２６２である。ＣＰ２３６及びＰＦＤ２３４は、基準周波数ＦＲＥＦと分割周波数ＦＤＩＶとの間の位相差を制御電圧ＶＴＵＮＥに変換するために、一緒に使用される。ループフィルタ２３８は、その場合に、制御電圧ＶＴＵＮＥを平滑化すると共に、それをＶＣＯ２３０に供給する。
【００１３】
図２の実施例において、ＶＣＯ２３０は、３つのＰＭＯＳ２０２、２０４、及び２０６、スイッチコンデンサネットワーク２０８、２つのバラクター２２０及び２２２、そしてインダクタグループ２２４を備えると共に、出力周波数２６２を出力する。ＰＭＯＳ２０２は、電源電圧ＶＤＤに連結されると共に、バイアス電流をＶＣＯ２３０に供給するために、バイアス電圧ＶＢＩＡＳによってバイアスされる。ＰＭＯＳ２０４及びＰＭＯＳ２０６は、ＰＭＯＳ２０２に連結されると共に、ＶＣＯ２３０が発振するように負抵抗を供給する。ＶＣＯ２３０の出力周波数は、以下の式（１）を用いて計算され得る。
【００１４】
【数１】
2010252289.tif 000003
【００１５】
ここで、ＦＶＣＯはＶＣＯ２３０の出力周波数２６２であり、Ｌはインダクタグループ２２４のインダクタンスであり、そしてＣｔｏｔａｌはＶＣＯ２３０の全静電容量であり、以下の式（２）を用いて計算され得る。
【００１６】
Ｃｔｏｔａｌ＝Ｃｓｗｉｔｃｈ＋Ｃｖａｒａｃｔｏｒ１＋Ｃｖａｒａｃｔｏｒ２＋Ｃｐａｒａｃｉｔｉｃ・・・（２）
【００１７】
ここで、Ｃｓｗｉｔｃｈはスイッチコンデンサネットワーク２０８の静電容量であり、Ｃｖａｒａｃｔｏｒ１はバラクター２２０の静電容量であり、Ｃｖａｒａｃｔｏｒ２はバラクター２２２の静電容量であり、Ｃｐａｒａｃｉｔｉｃはインダクタグループ２２４による寄生容量である。
【００１８】
本実施例において、スイッチネットワーク２０８は、いくつかのスイッチをターンオンすると共に他のスイッチをターンオフすることによって様々な静電容量を提供するように、別々にスイッチを通して並列に連結されるいくつかの固定値のコンデンサを備える。ＶＣＯ２３０におけるバラクター２２０の静電容量は、ＰＦＤ２３４及びＣＰ２３６によって供給される制御電圧ＶＴＵＮＥによって変更され得る。ＶＣＯ２３０におけるバラクター２２２の静電容量は、補償回路２４０によって供給される補償電圧ＶＣＯＭＰによって変更され得る。従って、スイッチコンデンサネットワーク２０８とバラクター２２０及び２２２を制御することによって、ＶＣＯ２３０の出力周波数は調整され得る。
【００１９】
周波数較正ループ２３２は、スイッチコンデンサネットワーク２０８を制御するために制御信号２６４を提供する周波数比較器２７０及び状態機械２７２を備える。状態機械２７２は、周波数比較器２７０からの出力に基づいて、ＶＣＯ２３０の適切な周波数帯域を選択するように機能する。周波数較正ループ２３２は、ＰＬＬ２００の始動の間に１度だけ活性化され得ると共に、１つの制御信号２６４が選択される。始動の間に、制御信号２６４が初期値に設定されると共に、周波数補償が実行される。制御信号２６４の値は、所望の周波数帯域が選択されるまで増加される。一実施例において、制御信号２６４は、ｎ−ビットのデジタル２進信号であると共に、各ビットは、スイッチコンデンサネットワーク２０８におけるスイッチに対応する。ビット値を変更することによって、いくつかのスイッチがターンオンされ得ると共に、その一方他のスイッチがターンオフされ得る。
【００２０】
図３は、図２において示されるＰＬＬ２００を参照してここで説明される。図３は、ＶＣＯ２３０の同調特性３００の一例を例証する。ｘ軸は制御電圧ＶＴＵＮＥであると共に、ｙ軸はＶＣＯ２３０の出力周波数２６２である。図３において描写された特性は、以下の条件に基づいており、ここで、電源電圧ＶＤＤは２．０［Ｖ］であり、ＶＣＯ２３０の温度は２０［℃］であると共に変化せず、更に補償電圧ＶＣＯＭＰは１．０［Ｖ］で安定しており、そして制御信号２６４は４ビットのデジタル２進信号である。容易な説明のために、動作特性曲線３０２、３０４、３０６、３０８、３１０、及び３１２は、直線であると共に、“００００”、“０００１”、“０１１１”、“１０００”、“１００１”、及び“１１１１”のような制御信号２６４に対応すると仮定される。そのようにして、各制御信号２６４は、対応する周波数帯域を有する。図２において示されるＰＬＬ２００を８００［ＭＨｚ］で動作させるために、または、すなわちＶＣＯ２３０の出力周波数２６２を８００［ＭＨｚ］で維持するために、“１０００”の制御信号２６４が選択されるべきである。そのような場合、制御電圧ＶＴＵＮＥは、電源電圧ＶＤＤの約半分である１．０５［Ｖ］に非常に近接すると共に、従って所望の動作領域にある。
【００２１】
ここで上述されたように、もし制御電圧ＶＴＵＮＥが所望の範囲外に変化するならば、ＰＬＬ２００の動作特性は影響を受け得る。それ故に、上で提示された条件の下で、ＣＰ２３６の電流の制御を維持するために、従ってＰＬＬ２００の動作特性に影響を及ぼすことを回避するために、制御電圧ＶＴＵＮＥは、低電位側しきい値と高電位側しきい値との間の範囲にあるべきである。理想的に、制御電圧ＶＴＵＮＥの動作範囲は、約１．０［Ｖ］である狭い範囲に制限され、それは電源電圧ＶＤＤの半分である。制御電圧ＶＴＵＮＥを監視すると共に、制御電圧ＶＴＵＮＥが高電位側しきい値電圧ＶＨと低電位側しきい値電圧ＶＬとの間におさまることを補償するために補償回路２４０を利用することによって、制御電圧ＶＴＵＮＥは、所望の動作範囲内に制御され得る。同様に、ＶＣＯ２４０の出力周波数を所定のレベルに調整するために、補償回路２４０によって、補償電圧ＶＣＯＭＰが提供される。
【００２２】
従って、ＰＬＬ２００の温度が変化する場合に、制御電圧ＶＴＵＮＥを変更する代りに、制御電圧ＶＴＵＮＥと同じ作用を有する補償電圧ＶＣＯＭＰが変更され得る。補償電圧ＶＣＯＭＰの動作範囲が制御電圧ＶＴＵＮＥの動作範囲ほど臨界的ではないので、ＶＣＯ２３０の出力周波数２６２は、補償電圧ＶＣＯＭＰを調整することによって、所定のレベルに維持され得る。ＶＣＯ２３０におけるバラクター２２０及びバラクター２２２の大きさは同じであると仮定すると、電源電圧ＶＤＤは２．０［Ｖ］である。制御電圧ＶＴＵＮＥの所望の動作電圧は、従って約１．０［Ｖ］である。例えば、ＰＬＬ２００は２０［℃］において動作していると仮定すると、その場合に、所定の８００［ＭＨｚ］の出力周波数２６２を出力するために、制御電圧ＶＴＵＮＥは、１．０５［Ｖ］であるべきである。そしてもし温度が１２０［℃］に上昇するならば、出力周波数２６２の周波数を８００［ＭＨｚ］に維持するために、制御電圧ＶＴＵＮＥは、所望の範囲外である１．８［Ｖ］であるべきであり、それはＰＬＬ２００の動作に潜在的に影響を及ぼす。補償電圧ＶＣＯＭＰを使用すると共に、それを１．８［Ｖ］に調整することによって、制御電圧ＶＴＵＮＥが１．０５［Ｖ］に維持され得る一方、出力クロック２６２の周波数は、８００［ＭＨｚ］に維持され得る。補償電圧ＶＣＯＭＰを提供する補償回路２４０が、これ以降詳細に説明される。
【００２３】
再度図２を参照すると、始動の間、チャージポンプ２３６とＶＣＯ２３０との間のスイッチ２４４はターンオフされ、一方ＶＣＯ２３０と固定電圧ＶＨＡＬＦとの間の別のスイッチ２４６はターンオンされる。通常、固定電圧ＶＨＡＬＦの値は、電源ＶＤＤの値の半分である。そのようにして、スイッチ２４４をターンオフすると共にスイッチ２４６をターンオンすることによって、制御電圧ＶＴＵＮＥは、電圧ＶＨＡＬＦに連結され、従って較正される。
【００２４】
一実施例によれば、ブロック２９０は、固定電圧ＶＨＡＬＦ、高電位側しきい値電圧ＶＨ、及び低電位側しきい値電圧ＶＬを供給する。抵抗器２８０、２８２、２８４、及び２８６は、ノード２８１、２８３、及び２８５において、それぞれ固定電圧ＶＨＡＬＦ、高電位側しきい値電圧ＶＨ、及び低電位側しきい値電圧ＶＬを提供するために、電源電圧ＶＤＤとグランドとの間に直列に連結される。異なる数の抵抗器が、固定電圧ＶＨＡＬＦ、高電位側しきい値電圧ＶＨ、及び低電位側しきい値電圧ＶＬに関する異なる値を達成するために使用され得る。
【００２５】
図４は、図２において示される補償回路２４０のような補償回路４００の実施例を例証する。図４の例において、補償回路４００は、２つの比較器４０２及び４０４、２つのエッジ検出器４０６及び４０８、３つのフリップフロップ４１６、４１８、及び４２０、加算器４１０、デコーダ４１２、そしてスイッチ及び抵抗ネットワーク４１４、ラッチモジュール４２２、及び２つの遅延モジュール４２４と４２６のような出力装置を備える。
【００２６】
比較器４０２は、制御電圧ＶＴＵＮＥを高電位側しきい値電圧ＶＨと比較すると共に、比較器４０４は、制御電圧ＶＴＵＮＥを低電位側しきい値電圧ＶＬと比較する。もし制御電圧ＶＴＵＮＥが高電位側しきい値電圧ＶＨより高い場合、エッジ検出器４０６は、フリップフロップ４１６を活性化するためにパルス信号４３２を提供することになる。パルス信号４３２を受信する場合、フリップフロップ４１６は、入力加算定数４３６に等しい加算値４４０を出力する。同様に、もし制御電圧ＶＴＵＮＥが低電位側しきい値電圧ＶＬより低い場合、エッジ検出器４０８は、フリップフロップ４１８を活性化するためにパルス信号４３４を提供することになる。パルス信号４３４を受信する場合、フリップフロップ４１８は、入力減算定数４３８に等しい減算値４４２を出力する。加算器４１０及びフリップフロップ４２０は、加算値４４０または減算値４４２を前回のアキュムレータサイクルの出力値４４４に加算することによって、前回のアキュムレータサイクルから出力値４４４を増大させるか、もしくは減少させるためのアキュムレータとして機能する。この明細書において、“前回のアキュムレータサイクル”は、そのアキュムレータがパルス信号４３２または４３４により活性化されて出力値４４４を出力した前回のサイクルのことを指す。加算定数４３６の値及び減算定数４３８の値は、以下で説明されるステップ数の値によって決まる。
【００２７】
その場合に、デコーダ４１２は、新しい出力値４４４を、スイッチ及び抵抗ネットワーク４１４を制御するためのスイッチ制御信号４５０に復号する。
【００２８】
本発明による一実施例において、加算定数４３６は、その最下位ビットが“１”で他のビットが“０”であるｎ−ビットのデジタル２進数である。減算定数４３８は、その全てのビットが“１”であるｎ−ビットのデジタル２進数である。対応して、出力値４４４は、同様にｎ−ビットのデジタル２進数である。例えば、“ｎ”は“３”であると共に、ステップ数は“１”であると仮定すると、その場合に、加算定数４３６は“００１”になると共に、減算定数４３８は“１１１”になることになり、更に前回のサイクルの出力値４４４が“０１０”であるとすると、もし加算定数４３６が加算されるならば、新しい出力値は“０１１”になり、もし減算定数４３８が加算されるならば、新しい出力値は“００１”になることになる。従って、加算定数４３６または減算定数４３８を加算することによって、出力値４４４は、“１”だけ増加されるか、または“１”だけ減少されることになる。その結果、スイッチ制御信号４５０が変更されることになる。
【００２９】
スイッチ及び抵抗ネットワーク４１４は、いくつかの電圧レベルを提供するために、いくつかのスイッチ及び抵抗器を備える（図４には図示せず）。全ての隣接する２つの電圧レベルの間の差異は、階段状変化（step change）として定義される。補償電圧ＶＣＯＭＰは、スイッチ制御信号４５０によって決まる電圧レベルの内の１つに等しい。従って、スイッチ制御信号４５０が変更される場合、補償電圧ＶＣＯＭＰは、同様に変更されることになる。一実施例において、スイッチ制御信号４５０がステップ数を増加させるか、もしくは減少させる場合に、補償電圧ＶＣＯＭＰは階段状変化を増加させるか、もしくは減少させる。
【００３０】
ラッチモジュール４２２は、パルス信号４３２及び４３４を合成するために使用される。一実施例において、ラッチモジュール４２２は、ＯＲゲートである。遅延モジュール４２４は、所定期間の間パルス信号４３２または４３４を遅延すると共に、フリップフロップ４２０を活性化する遅延パルス信号４５４をフリップフロップ４２０に供給するために使用される。遅延モジュール４２６は、所定期間の間遅延パルス信号４５４を遅延すると共に、フリップフロップ４１６及び４１８をリセットするために、リセット信号４５６を供給するために使用される。一実施例において、遅延時間期間は、異なる要求に従って調整され得る。始動の間、フリップフロップ４２０は、外部リセット信号４５８によって初期化され得る。
【００３１】
図５は、図４において示されたスイッチ及び抵抗ネットワーク４１４のようなスイッチ及び抵抗ネットワーク５００の一例を例証する。スイッチ及び抵抗ネットワーク５００は、電源ＶＤＤとグランドとの間に直列に連結される抵抗器５１０、５１２、５１４、５１６、５１８、５２０、５２２、及び５２４、スイッチ５５０、５５２、５５４、５５６、５５８、５６０、及び５６２、抵抗器５７０、そしてコンデンサ５７２を備える。スイッチ５５０、５５２、５５４、５５６、５５８、５６０、及び５６２は、抵抗器５１０、５１２、５１４、５１６、５１８、５２０、５２２、及び５２４の各ペアの間のノード５３０、５３２、５３４、５３６、５３８、５４０、及び５４２に連結される。いくつかの数の抵抗器及びスイッチが図５において示されるが、本発明は、それらの示されそして説明された数に限定されない。一実施例において、電源電圧ＶＤＤが２．０［Ｖ］であり、全ての抵抗器の抵抗値が等しいと仮定すると、その場合に、ノード５３０、５３２、５３４、５３６、５３８、５４０、及び５４２の電圧は、それぞれ１．７５［Ｖ］、１．５［Ｖ］、１．２５［Ｖ］、１．０［Ｖ］、０．７５［Ｖ］、０．５［Ｖ］、及び０．２５［Ｖ］である。従って、補償電圧ＶＣＯＭＰの階段状変化は０．２５［Ｖ］である。スイッチ制御信号５０２に従って、スイッチの内の１つをターンオンすると共に、他のスイッチをターンオフすることによって、補償電圧ＶＣＯＭＰが調整され得る。
【００３２】
一実施例において、スイッチ制御信号５０２は、ｍ−ビットのデジタル２進信号であると共に、ビット数“ｍ”はスイッチの数に対応する。すなわち、スイッチ制御信号５０２の各ビットは、１つのスイッチに対応する。例えばスイッチ５５０、５５２、５５４、５５６、５５８、５６０、及び５６２を考えると、スイッチ制御信号５０２は、“０００１０００”のような７ビットのデジタル２進信号であり得る。この場合、スイッチ５５６はターンオンされ、他のスイッチはターンオフされると共に、補償電圧ＶＣＯＭＰは、ノード５３６の電圧になる。
【００３３】
抵抗器５７０及びコンデンサ５７２は、ローパスフィルタを形成すると共に、補償電圧ＶＣＯＭＰに関する時定数を設定する。時定数は、図２において示されるＶＣＯ２３０の出力周波数２６２を不安定にさせないために、補償電圧ＶＣＯＭＰのスルーレートを制御する。抵抗器５７０及びコンデンサ５７２は、以下の式（３）に従って選択され得る。
【００３４】
【数２】
2010252289.tif 000004
【００３５】
ここで、ＢＷＣＯＭＰは補償電圧ＶＣＯＭＰの帯域幅であり、ＲＣＯＭＰは抵抗器５７０の抵抗値であり、ＣＣＯＭＰはコンデンサ５７２の静電容量である。
【００３６】
例えば、もし図２におけるＰＬＬ２００のループ帯域幅が１００［ＫＨｚ］であるならば、ＢＷＣＯＭＰは、図２におけるＶＣＯ２３０の出力周波数２６２を不安定にさせないように、１０倍小さくなるように選択され得る。一実施例において、スイッチ５５０、５５２、５５４、５５６、５５８、５６０、及び５６２の等価抵抗が十分に大きい場合に、ネットワーク５００は抵抗器５７０なしで実施される。
【００３７】
図６は、本発明の一実施例による電圧制御発振器（ＶＣＯ）の制御電圧ＶＴＵＮＥを補償するための方法６００を例証する。図６は、図４と組み合わせて説明される。図４において示されたように。補償回路４００は、２つの比較器４０２及び４０４、２つのエッジ検出器４０６及び４０８、３つのフリップフロップ４１６、４１８、及び４２０、加算器４１０、デコーダ４１２、スイッチ及び抵抗ネットワーク４１４、ラッチモジュール４２２、そして２つの遅延モジュール４２４及び４２６を備える。
【００３８】
まず最初に、図４における補償回路４００は初期化される。始動の間に、加算器４１０とフリップフロップ４２０を備えるアキュムレータが、図４におけるリセット信号４５８によって初期化される。
【００３９】
ステップ６１０において、比較器４０２及び４０４は、制御電圧ＶＴＵＮＥを、それぞれ高電位側しきい値電圧ＶＨ、及び低電位側しきい値電圧ＶＬと比較する。
【００４０】
ステップ６１２において、もし制御電圧ＶＴＵＮＥが高電位側しきい値電圧ＶＨより高い場合、エッジ検出器４０６はパルス信号４３２を出力すると共に、ステップ６１６が次に実行される。
【００４１】
ステップ６１４において、もし制御電圧ＶＴＵＮＥが低電位側しきい値電圧ＶＬより低い場合、エッジ検出器４０８はパルス信号４３４を出力すると共に、ステップ６１８が次に実行される。
【００４２】
ステップ６１６において、加算器４１０及びフリップフロップ４２０を備えるアキュムレータは、パルス信号４３２に従って、ステップ数を前回のアキュムレータサイクルの出力値４４４に加算する。加算器４１０は、出力値にステップ数を加算するために、加算値４４０及び前回のサイクルの出力値４４４を一緒に加算する。そのようにして、出力値４４４に対応するスイッチ制御信号４５０が増加されることになる。
【００４３】
ステップ６１８において、加算器４１０及びフリップフロップ４２０を備えるアキュムレータは、パルス信号４３４に従って、ステップ数を前回のアキュムレータサイクルの出力値４４４から減算する。加算器４１０は、出力値からステップ数を減算するために、減算値４４２及び前回のサイクルの出力値４４４を一緒に加算する。そのようにして、出力値４４４に対応するスイッチ制御信号４５０が減少されることになる。
【００４４】
ステップ６２０において、スイッチ及び抵抗ネットワーク４１４は、スイッチ制御信号４５０に従って、補償電圧ＶＣＯＭＰを出力する。スイッチ及び抵抗ネットワーク４１４は、スイッチ制御信号４５０に従って、いくつかのスイッチをターンオンすると共に、他のスイッチをターンオフすることによって、いくつかの電圧レベルを提供するために、いくつかのスイッチ及び抵抗器を備える（図４には図示せず）。補償電圧ＶＣＯＭＰは、スイッチ制御信号４５０に従った電圧レベルの内の１つに等しい。従って、スイッチ制御信号４５０が、ステップ数を加算することによって増加されるか、またはステップ数を減算することによって減少される場合に、補償電圧ＶＣＯＭＰが、同様にそれぞれ、増加されるか、または減少されることになる。そのようにして、制御電圧ＶＴＵＮＥは、所望の動作領域に戻ることができる。
【００４５】
前述の説明及び図面が本発明の実施例を示す一方、添付の請求項において定義された本発明の原理の精神及び範囲からはずれずに、その中で様々な追加物、修正物、及び代用物が生成され得る、ということが理解されることになる。当業者は、本発明が、本発明の原理からはずれることなく特に特定の環境及び動作要求に適合する、本発明の実施に使用される形式、構造、装置、割合、材料、要素、及び成分の多くの修正物と共に使用され得るということを認識することになる。ここで開示された実施例は、従って、全ての点で実例になると共に制限的ではないと考えられ、添付の請求項及びそれらの法律上の等価物によって示された本発明の範囲は、上述の説明に限定されない。
【符号の説明】
【００４６】
１００    ＶＣＯ
１０２、１０４、１０６    ｐ−チャンネル金属酸化膜半導体（ＰＭＯＳ）デバイス
１２０    バラクター
１２４    インダクタグループ
１２６、１２８    差動出力
２００    ＰＬＬ
２０２、２０４、２０６    ＰＭＯＳ
２０８    スイッチコンデンサネットワーク
２２０    バラクター
２２２    バラクター
２２４    インダクタグループ
２３０    ＶＣＯ
２３２    周波数較正ループ
２３４    位相周波数検出器（ＰＦＤ）
２３６    チャージポンプ（ＣＰ）
２３８    ループフィルタ
２４０    ＶＣＯ補償回路
２４２    周波数分割器
２６２    出力周波数
２６４    制御信号
２７０    周波数比較器
２７２    状態機械
３００    ＶＣＯ２３０の同調特性
３０２、３０４、３０６、３０８、３１０、３１２    動作特性曲線
４００    補償回路
４０２、４０４    比較器
４０６、４０８    エッジ検出器
４１６、４１８、４２０    フリップフロップ
４１０    加算器
４１２    デコーダ
４１４    スイッチ及び抵抗ネットワーク
４２２    ラッチモジュール
４２４、４２６    遅延モジュール
５００    スイッチ及び抵抗ネットワーク
５０２    スイッチ制御信号
５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４    抵抗器
５３０、５３２、５３４、５３６、５３８、５４０、５４２    ノード
５５０、５５２、５５４、５５６、５５８、５６０、５６２    スイッチ
５７０    抵抗器
５７２    コンデンサ
【図１】
2010252289.tif 000005
【図２】
2010252289.tif 000006
【図３】
2010252289.tif 000007
【図４】
2010252289.tif 000008
【図５】
2010252289.tif 000009
【図６】
2010252289.tif 000010