(57)【要約】【課題】ＳＤＲＡＭの消費電力を削減するようにＳＤＲＡＭを制御するメモリ制御装置およびそれを含んだシステムを提供すること。【解決手段】表示制御部９は、ＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードに移行させる期間を示す情報を保持するＳＥＬＦ期間レジスタ９１と、ＬＣＤ１０の帰線期間の開始からＳＥＬＦ期間レジスタ９１に保持される期間を経過するまでを計時して、ＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードに移行させるよう指示するタイマ９２とを含む。また、メモリ制御部１は、タイマ９２からの指示に応じてＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードに移行させるＳＤＲＡＭコマンド制御部１１を含む。したがって、システム全体の消費電力を削減することが可能となる。【選択図】図４
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【特許請求の範囲】
【請求項１】
表示装置の表示を制御する表示制御装置と、メモリへのアクセスを制御するメモリ制御装置とを含んだシステムであって、
前記表示制御装置は、前記メモリを低消費電力モードに移行させる期間を示す情報を保持する保持手段と、
前記表示装置の帰線期間の開始から前記保持手段に保持される期間を経過するまでを計時して、前記メモリを低消費電力モードに移行させるよう指示する計時手段とを含み、
前記メモリ制御装置は、前記計時手段からの指示に応じて前記メモリを低消費電力モードに移行させる制御手段を含む、システム。
【請求項２】
前記メモリ制御装置はさらに、前記メモリの低消費電力モードの種類を選択する選択手段を含み、
前記制御手段は、前記計時手段からの指示があるときに、前記選択手段によって選択された種類の低消費電力モードに前記メモリを移行させる、請求項１記載のシステム。
【請求項３】
前記システムはさらに、バスマスタが接続されるバスを監視することにより前記バスマスタから前記メモリへのアクセスを検出する監視手段を含み、
前記制御手段は、前記メモリが低消費電力モードに移行中に、前記監視手段によって前記メモリへのアクセスが検出されたときに、前記メモリを低消費電力モードから通常モードに復帰させる、請求項１または２記載のシステム。
【請求項４】
前記格納手段は、前記帰線期間から前記メモリが低消費電力モードから通常モードに復帰するのに要する時間を差し引いた値を保持する、請求項１〜３のいずれかに記載のシステム。
【請求項５】
メモリへのアクセスを制御するメモリ制御装置であって、
バスマスタから前記メモリへのアクセスがなくなってから所定時間を計時して、前記メモリを低消費電力モードに移行させるよう指示する計時手段と、
前記計時手段からの指示に応じて前記メモリを低消費電力モードに移行させる制御手段と、
前記バスマスタが接続されるバスを監視することにより前記バスマスタから前記メモリへのアクセスを検出する監視手段とを含み、
前記制御手段は、前記メモリが低消費電力モードに移行中に、前記監視手段によって前記メモリへのアクセスが検出されたときに、前記メモリを低消費電力モードから通常モードに復帰させる、メモリ制御装置。
【請求項６】
前記メモリ制御装置はさらに、前記メモリの低消費電力モードの種類を選択する選択手段を含み、
前記制御手段は、前記計時手段からの指示があるときに、前記選択手段によって選択された種類の低消費電力モードに前記メモリを移行させる、請求項５記載のメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などのメモリを制御する技術に関し、特に、消費電力を削減するようにメモリを制御するメモリ制御装置およびそれを含んだシステムに関する。
【背景技術】
【０００２】
近年、ＣＰＵ（Central Processing Unit）を搭載したシステムの高機能化、多機能化が進み、ＳＤＲＡＭなどの大容量のメモリがシステムに搭載されることが多くなってきている。このようなシステムにおいては、ＳＤＲＡＭに対するアクセスがないときに、ＳＤＲＡＭコントローラ（以下、ＳＤＲＡＭＣと呼ぶ。）などのメモリ制御装置がＳＤＲＡＭをセルフリフレッシュモードやパワーダウンモードに移行させることにより、消費電力の削減を図っている。
【０００３】
セルフリフレッシュモードにおいては、リフレッシュのために外部からＳＤＲＡＭに信号を与える必要がなく、ＳＤＲＡＭが内部的にリフレッシュ動作を行なうことにより消費電力を削減する。また、パワーダウンモードにおいては、ＳＤＲＡＭが内部でクロック信号を停止させることにより消費電力を削減する。
【０００４】
上述のようなＳＤＲＡＭを通常の動作モードからセルフリフレッシュモードやパワーダウンモードに移行させる動作は、ＣＰＵによるレジスタ操作、すなわちソフトウェアによって行なわれるのが一般的である。
【０００５】
したがって、システムの動作中にたまたまＳＤＲＡＭにアクセスが行なわれない期間が発生した場合など、ソフトウェアが関知しないＳＤＲＡＭへの非アクセス期間に、ＳＤＲＡＭＣがＳＤＲＡＭをセルフリフレッシュモードまたはパワーダウンモードに移行させることができず、消費電力を削減することができない。これに関連する技術として、下記の特許文献１〜４に開示された発明がある。
【０００６】
特許文献１は、消費電力を抑え、バッテリーでの動作時間を延長できるメモリ装置を提供することを目的とする。メモリ装置は、セルフリフレッシュモードを持つＤＲＡＭ（又はＰＳＲＡＭ）からなるメモリアレイを持ち、ＣＰＵアクセス終了後から、タイマレジスタに予め設定した時間までＣＰＵアクセスが無い場合にタイムアウト信号を出力するメモリコントローラを持ち、タイムアウト時に、低消費電力が可能な低電圧セルフリフレッシュモードに移行させる。
【０００７】
特許文献２は、ＤＲＡＭを用いる装置の状態を考慮することなくＤＲＡＭのセルフ・リフレッシュの制御が行え、消費電力の低減が可能なＤＲＡＭ装置およびそのリフレッシュ制御方法を提供することを目的とする。全体を制御するＣＰＵには、セルフ・リフレッシュモードを有するＤＲＡＭ、このＤＲＡＭを制御すると共に、時間が設定されるタイマを内蔵したＤＲＡＭコントローラが接続されている。ＤＲＡＭコントローラは、ＤＲＡＭへのアクセスの有無を監視し、タイマで設定された時間内にＤＲＡＭへのアクセスが全く無かったとき、ＤＲＡＭのリフレッシュモードをセルフ・リフレッシュに切り換え、電力消費を抑制する。
【０００８】
特許文献３は、プログラム（ホスト）側で意識することなく、効率良くシステムの消費電力を軽減することが可能な半導体集積回路装置、マイクロコンピュータおよび電子機器の提供を目的とする。半導体集積回路装置は、セルフリフレッシュ機能を有するダイナミックランダムアクセスメモリに対し、ホストからのアクセス要求に基づくアクセス制御を行うメモリコントローラを含む。メモリコントローラは、アイドル状態を検出したあと、所定期間をカウントするカウンタと、カウンタがその期間をカウント後に、ダイナミックランダムアクセスメモリに対しセルフリフレッシュ状態への移行を指示するために必要な処理を行うセルフリフレッシュ移行指示回路とを含む。
【０００９】
特許文献４は、ＤＲＡＭのセルフリフレッシュモードへの遷移を容易に行なうことを目的とする。ＤＲＡＭのセルフリフレッシュ制御装置はリフレッシュモード、且つセルフリフレッシュモードを有するＤＲＡＭと、ＤＲＡＭの通常モード、リフレッシュモード、セルフリフレッシュモードの制御を行う画像表示制御部と、画像表示制御部の電源供給停止を行う要求に対して画像表示制御部をリフレッシュモードからセルフリフレッシュモードの制御に遷移する第１タイミングを与え、且つ画像表示制御部の電源投入を行う要求に対して画像表示制御部をセルフリフレッシュモードからリフレッシュモードの制御に遷移する第２タイミングを与える遷移制御部と、画像表示制御部の電源供給停止に起因してＤＲＡＭに対して画像表示制御部のセルフリフレッシュモードが不定になるのを防止する外部回路とを具備する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１０−２４１３５６号公報
【特許文献２】特開２００３−０５９２６６号公報
【特許文献３】特開２００５−３１０２４４号公報
【特許文献４】特開２０００−０４８５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述の特許文献１〜３に開示された発明は、ＣＰＵがＤＲＡＭに一定時間アクセスしないことを検出し、ＤＲＡＭをセルフリフレッシュモードに移行させることにより消費電力を削減するものである。しかしながら、セルフリフレッシュモードに移行しているときに、ＣＰＵからＤＲＡＭにアクセスがある場合にＤＲＡＭを効率的に通常の動作モードに移行させることができない。
【００１２】
また、特許文献４に開示された発明は、画像表示制御部の電源供給停止を行なう要求を検出してＤＲＡＭをセルフリフレッシュモードに移行させるものである。したがって、画像表示制御部が画像表示制御を行なっている場合にはＤＲＡＭをセルフリフレッシュモードに移行させることができず、さらなる消費電力を図ることができない。
【００１３】
本発明は、上記問題点を解決するためになされたものであり、その目的は、メモリの消費電力を削減するようにメモリを制御するメモリ制御装置およびそれを含んだシステムを提供することである。
【課題を解決するための手段】
【００１４】
本発明の一実施例によれば、ＬＣＤの表示を制御する表示制御装置と、ＳＤＲＡＭへのアクセスを制御するメモリ制御装置とを含んだシステムが提供される。表示制御装置は、ＳＤＲＡＭを低消費電力モードに移行させる期間を示す情報を保持するＳＥＬＦ期間レジスタと、ＬＣＤの帰線期間の開始からＳＥＬＦ期間レジスタに保持される期間を経過するまでを計時して、ＳＤＲＡＭを低消費電力モードに移行させるよう指示するタイマとを含む。また、メモリ制御装置は、タイマからの指示に応じてＳＤＲＡＭを低消費電力モードに移行させるＳＤＲＡＭコマンド制御部を含む。
【発明の効果】
【００１５】
この実施例によれば、タイマが、ＬＣＤの帰線期間の開始からＳＥＬＦ期間レジスタに保持される期間を経過するまでを計時して、ＳＤＲＡＭを低消費電力モードに移行させるよう指示するので、システム全体の消費電力を削減することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】メモリ制御装置を含んだシステムの一例を示す図である。
【図２】本発明の第１の実施の形態におけるメモリ制御装置を含んだシステムの一例を示す図である。
【図３】本発明の第２の実施の形態におけるメモリ制御装置を含んだシステムの一例を示す図である。
【図４】本発明の第３の実施の形態におけるメモリ制御装置を含んだシステムの一例を示す図である。
【図５】表示制御部９による表示動作を説明するための図である。
【図６】表示制御部９の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１７】
まず、メモリ制御装置の一般的な動作について説明する。図１は、メモリ制御装置を含んだシステムの一例を示す図である。このシステムは、メモリ制御部（メモリ制御装置）１０１と、システムの全体的な制御を行なうＣＰＵ１０２と、マスタ１０３−１〜１０３−ｍと、ＳＤＲＡＭ１０４とを含む。メモリ制御部１０１およびＣＰＵ１０２は、ＣＰＵバス１０５を介して接続される。また、メモリ制御部１０１およびマスタ１０３−１〜１０３−ｍは、ＳＤＲＡＭバス１０６を介して接続される。
【００１８】
また、メモリ制御部１０１は、ＣＰＵ１０２およびマスタ１０３−１〜１０３−ｍから発行されるコマンドを解釈して、ＳＤＲＡＭ１０４へのアクセスを制御するＳＤＲＡＭコマンド制御部２０１を含む。
【００１９】
マスタ１０３−１〜１０３−ｍは、ＳＤＲＡＭ１０４にアクセスするときに、ＳＤＲＡＭバス１０６を介してＳＤＲＡＭコマンド制御部２０１にコマンドを発行する。ＳＤＲＡＭコマンド制御部２０１は、マスタ１０３−１〜１０３−ｍからコマンドを受けると、そのコマンドを解釈してＳＤＲＡＭ１０４へのアクセスを行なう。
【００２０】
ＣＰＵ１０２は、ＳＤＲＡＭ１０４をセルフリフレッシュモードやパワーダウンモードに移行させる場合、ＳＤＲＡＭコマンド制御部２０１内の図示しないレジスタにデータを書き込む。ＳＤＲＡＭコマンド制御部２０１は、レジスタに書き込まれたデータがセルフリフレッシュを示していれば、ＳＤＲＡＭ１０４にセルフリフレッシュコマンドを発行することによりＳＤＲＡＭ１０４をセルフリフレッシュモードに移行させる。
【００２１】
また、レジスタに書き込まれたデータがパワーダウンを示していれば、ＳＤＲＡＭ１０４のＣＫＥ（クロック・イネーブル）信号をロウレベルにすることによりクロック信号を停止させて、ＳＤＲＡＭ１０４をパワーダウンモードに移行させる。
【００２２】
このように、ＣＰＵ１０２によるレジスタ操作、すなわちソフトウェアによってセルフリフレッシュモードやパワーダウンモードへの移行が行なわれる。したがって、システムの動作中にたまたまＳＤＲＡＭ１０４にアクセスが行なわれない期間が発生した場合など、ソフトウェアが関知しないＳＤＲＡＭ１０４への非アクセス期間にＳＤＲＡＭ１０４をセルフリフレッシュモードまたはパワーダウンモードに移行させることができず、消費電力を削減することができない。
【００２３】
（第１の実施の形態）
図２は、本発明の第１の実施の形態におけるメモリ制御装置を含んだシステムの一例を示す図である。このシステムは、メモリ制御部（メモリ制御装置）１と、システムの全体的な制御を行なうＣＰＵ２と、マスタ３−１〜３−ｍと、ＳＤＲＡＭ４とを含む。メモリ制御部１およびＣＰＵ２は、ＣＰＵバス５を介して接続される。また、メモリ制御部１、ＣＰＵ２およびマスタ３−１〜３−ｍは、ＳＤＲＡＭバス６を介して接続される。
【００２４】
また、メモリ制御部１は、ＣＰＵ２およびマスタ３−１〜３−ｍから発行されるコマンドを解釈して、ＳＤＲＡＭ４へのアクセスを制御するＳＤＲＡＭコマンド制御部１１と、タイマ１２と、モード選択部１３とを含む。
【００２５】
ＣＰＵ２およびマスタ３−１〜３−ｍは、ＳＤＲＡＭ４にアクセスするときに、ＳＤＲＡＭバス６を介してＳＤＲＡＭコマンド制御部１１にコマンドを発行する。ＳＤＲＡＭコマンド制御部１１は、ＣＰＵ２またはマスタ３−１〜３−ｍからコマンドを受けると、そのコマンドを解釈してＳＤＲＡＭ４へのアクセスを行なう。
【００２６】
タイマ１２は、ＣＰＵ２によって値が設定される。タイマ１２は、ＣＰＵ２およびマスタ３−１〜３−ｍからＳＤＲＡＭ４へのアクセスを監視しており、ＳＤＲＡＭ４へのアクセスが行なわれていないときにダウンカウントを行なう。たとえば、タイマ１２に値“Ａ”が設定されているとすると、ＳＤＲＡＭ１２へのアクセスが再開されたときに、タイマ１２に値“Ａ”が再ロードされる。
【００２７】
また、タイマ１２は、カウント値が“０”に達したときに、ＳＤＲＡＭコマンド制御部１１に対してＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードに移行させるよう指示する。
【００２８】
モード選択部１３は、タイマ１２のカウント値が“０”に達したときに、ＳＤＲＡＭ４をセルフリフレッシュモードおよびパワーダウンモードのいずれに移行させるかを選択するための情報を保持する。このモード選択部１３への情報の書き込みは、ＣＰＵ２によって行なわれる。
【００２９】
ＳＤＲＡＭコマンド制御部１１は、タイマ１２からセルフリフレッシュモードまたはパワーダウンモードへの移行指示を受けると、モード選択部１３に書き込まれた情報を参照して、セルフリフレッシュモードおよびパワーダウンモードのいずれに移行させるかを決定する。そして、ＳＤＲＡＭコマンド制御部１１は、ＳＤＲＡＭ４を制御してセルフリフレッシュモードまたはパワーダウンモードに移行させる。
【００３０】
また、ＳＤＲＡＭコマンド制御部１１は、セルフリフレッシュモードまたはパワーダウンモードに移行中に、ＳＤＲＡＭバス６を介してＣＰＵ２またはマスタ３−１〜３−ｍからコマンドを受けると、ＳＤＲＡＭ４を通常の動作モードに復帰させる。
【００３１】
以上の説明においては、メモリ制御部１がＳＤＲＡＭ４を制御する場合について説明したが、セルフリフレッシュモードのみを有するＤＲＡＭ、パワーダウンモードを有するＳＲＡＭ（Static Random Access Memory）などを制御するメモリ制御装置にも適用可能である。
【００３２】
以上説明したように、本実施の形態におけるメモリ制御装置によれば、タイマ１２が、ＳＤＲＡＭ４へのアクセスが行なわれていないときにダウンカウントを行ない、カウント値が“０”に達したときに、ＳＤＲＡＭコマンド制御部１１に対してＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードに移行させるよう指示するようにしたので、ＳＤＲＡＭ４に対して一定期間アクセスがない場合にＳＤＲＡＭ４の消費電力を削減することができ、システム全体の消費電力を削減することが可能となった。
【００３３】
（第２の実施の形態）
図３は、本発明の第２の実施の形態におけるメモリ制御装置を含んだシステムの一例を示す図である。このシステムは、図２に示す第１の実施の形態におけるメモリ制御装置を含んだシステムと比較して、ＣＰＵ２およびマスタ３−１〜３−ｍからＳＤＲＡＭ４へのアクセスを監視するバス監視部７が追加されている点、およびＳＤＲＡＭコマンド制御部１１の機能が変更されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００３４】
バス監視部７は、ＳＤＲＡＭバス６の状態を監視しており、ＣＰＵ２またはマスタ３−１〜３−ｍからＳＤＲＡＭ４へのアクセス要求を検出すると、バスアクセス検出信号をＳＤＲＡＭコマンド制御部１１に出力する。
【００３５】
ＳＤＲＡＭコマンド制御部１１は、タイマ１２のカウント値が“０”となったときにＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードに移行させるのは第１の実施の形態と同様である。ＳＤＲＡＭコマンド制御部１１は、ＳＤＲＡＭ４がセルフリフレッシュモードまたはパワーダウンモードに移行した後に、バス監視部７からバスアクセス検出信号を受けると、ＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードから通常の動作モードに移行させる。
【００３６】
これによって、ＣＰＵ２またはマスタ３−１〜３−ｍがＳＤＲＡＭ４へのアクセスを開始してから、バスを介してメモリ制御部１にアクセスが伝わるまでのレイテンシを減らすことができる。
【００３７】
以上説明したように、本実施の形態におけるメモリ制御装置によれば、バス監視部７により、バスのアクセス監視をＣＰＵ２およびマスタ３−１〜３−ｍにより近いところで行なうようにしたので、ＣＰＵ２またはマスタ３−１〜３−ｍがＳＤＲＡＭ４へのアクセスを再開してから、ＳＤＲＡＭ４を通常の動作モードに移行させるまでの時間を短縮することが可能となった。
【００３８】
（第３の実施の形態）
図４は、本発明の第３の実施の形態におけるメモリ制御装置を含んだシステムの一例を示す図である。このシステムは、メモリ制御部１と、システムの全体的な制御を行なうＣＰＵ２と、ＳＤＲＡＭ４と、画像処理部８−１〜８−２と、表示制御部（表示制御装置）９と、ＬＣＤ（Liquid Crystal Device）１０とを含む。メモリ制御部１、ＣＰＵ２および表示制御部９は、ＣＰＵバス５を介して接続される。また、メモリ制御部１、ＣＰＵ２、画像処理部８−１〜８−２および表示制御部９は、ＳＤＲＡＭバス６を介して接続される。
【００３９】
なお、本実施の形態は、バスマスタとして画像処理部８−１〜８−２および表示制御部９がシステム内に設けられている場合のものである。
【００４０】
メモリ制御部１は、ＣＰＵ２、画像処理部８−１〜８−２および表示制御部９から発行されるコマンドを解釈して、ＳＤＲＡＭ４へのアクセスを制御するＳＤＲＡＭコマンド制御部１１と、モード選択部１３とを含む。
【００４１】
画像処理部８−１〜８−２は、ＬＣＤ１０に表示する画像を生成する機能、たとえばサイズ変換などの画像処理機能を有している。画像処理部８−１〜８−２は、ＳＤＲＡＭバス６を介してＳＤＲＡＭ４からデータを読み出し、読み出したデータから画像を生成してＳＤＲＡＭ４に書き込む。
【００４２】
表示制御部９は、ＳＤＲＡＭバス６を介してＳＤＲＡＭ４に記憶される画像データを読み出し、ＬＣＤ１０に対する表示動作を行なう。表示制御部９は、ＮＴＳＣ（National Television System Committee）方式などのテレビ画像を表示する機能を有している。
【００４３】
図５は、表示制御部９による表示動作を説明するための図である。表示制御部９は、図５に示すように表示画面の走査を行なっており、実線で示すように１ライン分の画像を表示した後、次のラインの画像の先頭に戻るまでに一定の時間を要する。すなわち、実線で示す期間が表示期間であり、点線で示す期間が帰線期間である。表示制御部９は、表示期間にＳＤＲＡＭ４から画像データを読み出してＬＣＤ１０に転送し、帰線期間にはＳＤＲＡＭ４へのアクセスは行なわない。同様に、画像処理部８−１〜８−２も、帰線期間にはＳＤＲＡＭ４へのアクセスは行なわない。
【００４４】
表示制御部９は、ＳＥＬＦ期間レジスタ９１と、タイマ９２とを含んでいる。ＳＥＬＦ期間レジスタ９１は、ＣＰＵ２によって値が書き込まれ、ＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードにしておく時間を保持する。
【００４５】
タイマ９２は、帰線期間になったことを検知してＳＥＬＦ期間レジスタ９１に保持される値をロードし、ＳＥＬＦ信号をアサートすると共に、ダウンカウントを開始する。そして、タイマ９２は、カウント値が“０”になるとＳＥＬＦ信号をネゲートする。
【００４６】
図６は、表示制御部９の動作を説明するためのタイミングチャートである。まず、クロック“１”において、ＨＳＹＮＣ（水平同期）信号が入力されると、表示制御部９は、ＳＤＲＡＭ４からの１ライン分の画像データの読み出しを開始し、読み出した画像データを順次ＬＣＤ１０に転送する。図６においては、クロック“１”〜“１０”の期間が表示期間である。
【００４７】
クロック“１１”において、表示制御部９が帰線期間を検知すると、ＳＥＬＦ期間レジスタ９１に設定される値をタイマ９２にロードする。このとき、タイマ９２は、ＳＥＬＦ信号をアサートすると共にダウンカウントを開始する。ＳＤＲＡＭコマンド制御部１１は、ＳＥＬＦ信号がアサートされると、モード選択部１３に書き込まれた情報を参照して、セルフリフレッシュモードおよびパワーダウンモードのいずれに移行させるかを決定する。そして、ＳＤＲＡＭコマンド制御部１１は、ＳＤＲＡＭ４を制御してセルフリフレッシュモードまたはパワーダウンモードに移行させる。
【００４８】
クロック“１７”において、タイマ９２のカウント値が“０”になると、タイマ９２はＳＥＬＦ信号をネゲートする。ＳＤＲＡＭコマンド制御部１１は、ＳＥＬＦ信号がネゲートされると、ＳＤＲＡＭ４を通常の動作モードに復帰させる。図６においては、クロック“１１”〜“１６”の期間がセルフリフレッシュ期間（パワーダウン期間）である。
【００４９】
図６においては、クロック“１７”〜“２０”の期間を復帰時間としている。この復帰時間は、ＳＤＲＡＭ４がセルフリフレッシュモード（パワーダウンモード）から通常の動作モードに移行するのに要する一定の時間である。すなわち、「セルフリフレッシュ期間」＋「復帰時間」＝「帰線期間」となる。
【００５０】
また、図示していないが、図４に示すシステムにも、図３に示すバス監視部７が設けられており、ＳＤＲＡＭバス６の状態を監視している。バス監視部７は、ＣＰＵ２からＳＤＲＡＭ４へのアクセス要求を検出すると、バスアクセス検出信号をＳＤＲＡＭコマンド制御部１１に出力する。
【００５１】
ＳＤＲＡＭコマンド制御部１１は、図６に示すセルフリフレッシュ期間中に、バス監視部７からバスアクセス検出信号を受けると、ＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードから通常の動作モードに移行させる。
【００５２】
たとえば、ＳＤＲＡＭ４の通常モード時における消費電流を５０ｍＡ、セルフリフレッシュモード時における消費電流を６ｍＡとする。ＮＴＳＣ方式における水平期間は６３μｓｅｃ、水平帰線期間は１１μｓｅｃ、復帰時間は０．５μｓｅｃであるので、表示時間の約１６％（（１１−０．５）μｓｅｃ／６３μｓｅｃ）の時間、ＳＤＲＡＭ４の消費電流を１２％（６ｍＡ／５０ｍＡ）にすることができる。したがって、本実施の形態におけるメモリ制御装置を適用することにより、ＳＤＲＡＭ４の消費電力を約１４％削減することができる。
【００５３】
以上の説明においては、ＳＥＬＦ期間レジスタ９１およびタイマ９２が表示制御部９内に設けられる場合について説明したが、ＨＳＹＮＣ信号を受けて帰線期間を検知できればどこに設けられていれも構わない。たとえば、ＳＥＬＦ期間レジスタ９１およびタイマ９２がメモリ制御部１内に設けられていてもよい。
【００５４】
また、１ラインの走査を行なった後、次のラインの先頭に戻るまでの水平帰線期間中にセルフリフレッシュ期間を設けるようにしたが、最後のラインの走査を行なった後、一番上のラインの先頭に戻るまでの帰線期間、すなわち垂直帰線期間を検知し、その期間中にもセルフリフレッシュ期間を設けるようにしてもよい。
【００５５】
また、帰線期間中にセルフリフレッシュ期間を設けるようにしたが、ある一定の期間ＳＤＲＡＭへのアクセスが発生しないことが予め分かっているようなシステムにも適用可能であることは言うまでもいない。
【００５６】
また、表示制御部９がＬＣＤ１０の表示を制御する場合について説明したが、表示制御部９がＣＲＴ（Cathode Ray Tube）の表示を制御する場合にも適用可能である。
【００５７】
以上説明したように、本実施の形態におけるメモリ制御装置によれば、タイマ９２が帰線期間の開始からＳＥＬＦ期間レジスタ９１に設定されたＳＥＬＦ期間が経過するまでの間ＳＥＬＦ信号をアサートし、ＳＤＲＡＭコマンド制御部１１がＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードに移行させるようにしたので、ＳＤＲＡＭ４の消費電力を削減することができ、システム全体の消費電力を削減することが可能となった。
【符号の説明】
【００５８】
１，１０１  メモリ制御部、２，１０２  ＣＰＵ、３−１〜３−ｍ，１０３−１〜１０３−ｍ  マスタ、４，１０４  ＳＤＲＡＭ、５，１０５  ＣＰＵバス、６，１０６  ＳＤＲＡＭバス、７  バス監視部、８−１〜８−２  画像処理部、９  表示制御部、１０  ＬＣＤ、１１，２０１  ＳＤＲＡＭコマンド制御部、１２，９２  タイマ、１３  モード選択部、９１  ＳＥＬＦ期間レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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