(57)【要約】【課題】  薄型化してもＶＳＷＲの劣化が少ないマイクロストリップ構造の積層誘電体フィルタを得る。【解決手段】  誘電体層を積み重ねた積層体２０の内部に、グラウンド電極１１と、共振器となる第一の線路１４Ａおよび該第一の線路１４Ａと対称形状である第二の線路１４Ｂと、が形成されており、前記積層体２０の前記第一の線路１４Ａ側の上面に導電膜からなるマーキング１５が形成されているマイクロストリップライン型の積層誘電体フィルタ１０において、前記第一の線路１４Ａは、前記マーキング１５と重なる部分に幅広部１６Ａが形成されており、前記第二の線路１４Ｂは、前記第一の線路１４と略同じ形状で幅広部１６Ｂが形成されている。【選択図】  図４
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【特許請求の範囲】
【請求項１】
誘電体層を積み重ねた積層体の内部に、グラウンド電極と、共振器となる第一の線路および該第一の線路と対称形状である第二の線路と、が形成されており、前記積層体の前記第一の線路側の上面に導電膜からなるマーキングが形成されているマイクロストリップライン型の積層誘電体フィルタにおいて、前記第一の線路は、前記マーキングと重なる部分が他の部分よりも幅広に形成されており、前記第二の線路は前記第一の線路と略同じ形状であることを特徴とする積層誘電体フィルタ。
【請求項２】
前記第一の線路および前記第二の線路の幅広部分の幅寸法は、前記マーキングの幅寸法と同じ、または前記マーキングの幅寸法よりも広いことを特徴とする請求項１に記載の積層型誘電体フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＷｉＭＡＸや無線ＬＡＮなどの無線通信用の機器において、不要な妨害波を除去する積層型誘電体フィルタに関するもので、特にマイクロストリップライン型の積層型誘電体フィルタに関するものである。
【背景技術】
【０００２】
ＷｉＭＡＸや無線ＬＡＮなどの無線通信に用いられる通信機器には、不要な電波を除去して必要な電波を通過させるフィルタが用いられている。フィルタは必要な電波のみを低損失で通過させる特性が要求される。このようなフィルタとして、例えば図１に示す等価回路図で表されるフィルタが挙げられる。このフィルタ１は次のような構成を有している。入力端子ＩＮから出力端子ＯＵＴの間の信号ラインに、直列に接続された結合容量３が形成されている。この結合容量３より入力端子ＩＮ側に、一方の端部が信号ラインに接続され他方の端部がグラウンドＧＮＤに接続されている第一の共振器４Ａと、この第一の共振器４Ａに並列に接続された第一の接地容量２Ａを有している。また結合容量３より出力端子ＯＵＴ側に、一方の端部が信号ラインに接続され他方の端部がグラウンドＧＮＤに接続されている第二の共振器４Ｂと、この第二の共振器４Ｂに並列に接続された第二の接地容量２Ｂとを有している。そして、入力端子ＩＮ側と出力端子ＯＵＴ側は、結合容量３と、第一の共振器４Ａと第二の共振器４Ｂとの間に形成される磁界結合Ｍと、によって結合される。このようなフィルタ１を実現する手段としては、安価で小型化が容易なことから積層型誘電体フィルタが広く用いられている。
【０００３】
積層型誘電体フィルタは、共振器となる線路が形成された誘電体層を、グラウンド電極が形成された誘電体層で上下に挟んだ構造を有するものである。誘電体層には、誘電率が５０以上の誘電体材料が用いられ、電波の波長を短縮させる。これにより小型で所望の特性を有するフィルタを実現できるものである。
【０００４】
ところで近年、無線通信機器の薄型化が進んできている。例えば無線ＬＡＮ用の通信機器では、ＰＣカード等のようなカード型の機器が広く採用されている。このため、このような無線通信機器に用いられる積層型誘電体フィルタにも薄型化の要求が高まっている。積層型誘電体フィルタを薄型化するには、誘電体層の厚さを薄くする必要がある。しかし、上下をグラウンド電極に挟まれたストリップライン型のフィルタでは、誘電体層を薄くしていくと、共振器となる線路とグラウンド電極との間隔が近くなってきて、共振器の特性インピーダンスが低くなり、所望の特性を得ることが難しくなってくる。そこで、グラウンド電極を片面のみに形成し、誘電体層を介して共振器となる線路が形成されたマイクロストリップライン型の積層型誘電体フィルタとする方法がある。これにより共振器の特性インピーダンスを低下させずに薄型化することができる。
【０００５】
このようなマイクロストリップライン型の積層型誘電体フィルタは、図１０に示す斜視図、図１１に示す分解斜視図および図１２に示す平面図のようになる。なお、以後の説明に用いる平面図については、マーキングと第一の線路との位置関係および第二の線路の形状を明確にするため、容量電極等は省略している。グラウンド電極１１１を有する誘電体層１２１の上層に、第一の容量電極１１２Ａと、該第一の容量電極１１２Ａと対称形状に形成された第二の容量電極１１２Ｂと、を有する誘電体層１２２が積層されている。第一の容量電極１１２Ａとグラウンド電極１１１とによって第一の接地容量２Ａが形成される。第二の容量電極１１２Ｂとグラウンド電極１１１とによって第二の接地容量２Ｂが形成される。この誘電体層１２２の上層に、第三の容量電極１１３を有する誘電体層１２３が積層されている。この第三の容量電極１２３と前記第一の容量電極１１２Ａとによって形成される容量と、第三の容量電極１２３と前記第二の容量電極１１２Ｂとによって形成される容量と、によって結合容量３が形成される。そしてこの誘電体層１２３の上層に、第一の共振器４Ａを形成する第一の線路１１４Ａと、第二の共振器４Ｂを形成しかつ該第一の線路１１４Ａと対称形状に形成された第二の線路１１４Ｂと、を有する誘電体層１２４が積層されている。さらにこの誘電体層１２４の上に、保護層となる誘電体層１２５が積層される。このようにして積層体１２０が形成される。なお、誘電体１２４は、第一の線路１１４Ａおよび第二の線路１１４Ｂと、グラウンド電極１１１と、の距離を大きく取るため、他の誘電体層よりも厚く形成される。誘電体層１２４は、他の誘電体層と同じ厚さの誘電体層を複数枚積層して厚く形成する方法か、一枚の誘電体層の厚さを厚く形成する方法で形成される。
【０００６】
この積層体１２０の側面に外部電極が形成されて、積層型誘電体フィルタ１００となる。入力端子ＩＮとなる第一の外部電極１３１Ａが、第一の線路１１４Ａの一方の端部と第一の容量電極１１２Ａが露出している側面に形成されている。出力端子ＯＵＴとなる第二の外部電極１３１Ｂが、第二の線路１１４Ｂの一方の端部と第二の容量電極１１２Ｂが露出している側面に形成されている。第一の接地用外部電極１３２Ａが第一の線路１１４Ａの他方の端部と第二の線路１１４Ｂの他方の端部とグラウンド電極１１１の一方の端部が露出している側面に形成されている。第二の接地用外部電極１３２Ｂが、グラウンド電極１１１の他方の端部が露出している側面に形成されている。このような積層型誘電体フィルタ１００は、共振器となる線路や容量電極等が、入力側と出力側とで対称になるように設計される。  
【０００７】
そして、この積層型誘電体フィルタ１００の上面すなわち誘電体層１２５の上には、フィルタの方向を識別するマーキング１１５が形成されている。マイクロストリップライン型のフィルタの場合、基板に実装したときにグラウンド電極１１１が実装面側にある必要がある。そのため、どちらが実装面になるかを識別する必要がある。また、この積層型誘電体フィルタ１００に限らず、フィルタ素子は、所望の特性を得るために入力側と出力側が決められている。そのため、どちらが入力側であるかを識別する必要がある。マーキング１１５は通常上面の入力側に寄った位置に形成される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−０３２４０２号公報
【特許文献２】特開平５−３２７３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このようなマーキング１１５は、インクの他、導電ペーストを用いてスクリーン印刷によって形成される。導電ペーストを用いた場合、線路や容量電極等と同様のプロセスによってマーキングを形成することができる。マーキングを線路や容量電極と同時に形成することにより、製造コストを低減することができる。  
【００１０】
しかしながら、マーキング１１５を導電ペーストで形成した場合、次のような問題点がある。第一の線路１１４Ａおよび第二の線路１１４Ｂは、グラウンド電極１１１から離すために、積層型誘電体フィルタ１００の上面に近い位置に形成される。積層型誘電体フィルタ１００の薄型化が進めば、第一の線路１１４Ａおよび第二の線路１１４Ｂはさらに上面に近接した位置に形成される。ここで、マーキング１１５は、図１２に示す透視図のように、第一の線路１１４Ａと重なる状態になる。マーキング１１５が導電膜で形成されていると、第一の線路１１４Ａの周囲に発生する磁界を妨げるようになる。この結果、第一の線路１１４Ａと第二の線路１１４Ｂの電気的特性が変化する。そのため、通過帯域でのミスマッチが生じ、電圧定在波比（Ｖｏｌｔａｇｅ  Ｓｔａｎｄｉｎｇ  Ｗａｖｅ  Ｒａｔｉｏ：以後ＶＳＷＲと略す。）の劣化が発生する。  
【００１１】
本発明は、このような問題点を解決して、マイクロストリップ構造を有する薄型の積層型誘電体フィルタを得られるようにするものである。
【課題を解決するための手段】
【００１２】
本発明では第一の解決手段として、誘電体層を積み重ねた積層体の内部に、グラウンド電極と、共振器となる第一の線路および該第一の線路と対称形状である第二の線路と、が形成されており、前記積層体の前記第一の線路側の上面に導電膜からなるマーキングが形成されているマイクロストリップライン型の積層誘電体フィルタにおいて、前記第一の線路は、前記マーキングと重なる部分が他の部分よりも幅広に形成されており、前記第二の線路は前記第一の線路と略同じ形状である積層誘電体フィルタを提案する。
【００１３】
上記第一の解決手段のように、第一の線路のマーキングと重なる部分の幅を広くすることによって、マーキングが第一の線路の周囲に発生する磁界を妨げる作用を低減できる。そして、第一の線路と第二の線路を略同じ形状にすることによって、入力側と出力側との対称性を持たせることができる。これによって積層型誘電体フィルタのＶＳＷＲを改善することができる。
【００１４】
なお、磁界を妨げる作用の低減という観点から、第二の解決手段として、第一の線路の幅広に形成された部分の幅寸法を、マーキングの幅寸法と同じかまたはそれよりも広くした積層誘電体フィルタを提案する。このような構造であれば、マーキングが磁界を妨げる作用をより低減できる。しかし、第一の線路のマーキングと重なる部分の幅が他の部分よりも広く形成されていれば、その寸法に関係なく、本発明の効果すなわちＶＳＷＲの改善がなされる。
【発明の効果】
【００１５】
本発明によれば、薄型化してもＶＳＷＲの劣化が少ないマイクロストリップライン型の積層誘電体フィルタを得ることができる。
【図面の簡単な説明】
【００１６】
【図１】フィルタの等価回路図である。
【図２】本発明の積層型誘電体フィルタの第一の実施形態を示す斜視図である。
【図３】本発明の積層型誘電体フィルタの第一の実施形態を示す分解斜視図である。
【図４】本発明の積層型誘電体フィルタの第一の実施形態を示す平面図である。
【図５】本発明の効果を示すグラフである。
【図６】本発明の積層型誘電体フィルタの第二の実施形態を示す平面図である。
【図７】本発明の積層型誘電体フィルタの第一の実施形態の変形例を示す平面図である。
【図８】本発明の積層型誘電体フィルタの第一の実施形態の変形例を示す平面図である。
【図９】本発明の積層型誘電体フィルタの第一の実施形態の変形例を示す平面図である。
【図１０】従来の積層型誘電体フィルタを示す斜視図である。
【図１１】従来の積層型誘電体フィルタを示す分解斜視図である。
【図１２】従来の積層型誘電体フィルタを示す平面図である。
【図１３】参考例の積層型誘電体フィルタを示す平面図である。
【発明を実施するための形態】
【００１７】
本発明の積層型誘電体フィルタにかかる第一の実施形態について、図面に基づいて説明する。図２および図３に示す積層型誘電体フィルタ１０は、次のような構成を有している。
【００１８】
グラウンド電極１１を有する誘電体層２１の上に、該グラウンド電極１１と第一の接地容量２Ａを形成する第一の容量電極１２Ａ、および該グラウンド電極１１１と第二の接地容量２Ｂを形成しかつ該第一の容量電極１２Ａと対称形状に形成された第二の容量電極１２Ｂを有する誘電体層２２が積層されている。この誘電体層２２の上に、前記第一の容量電極１２Ａおよび前記第二の容量電極１２Ｂと結合容量３を形成する第三の容量電極１３を有する誘電体層２３が積層されている。そしてこの誘電体層２３の上に、第一の共振器４Ａを形成する第一の線路１４Ａと、第二の共振器４Ｂを形成しかつ該第一の線路１４Ａと対称形状に形成された第二の線路１４Ｂと、を有する誘電体層２４が積層されている。さらにこの誘電体層２４の上に、保護層となる誘電体層２５が積層される。このようにして積層体２０が形成される。なお、誘電体２４は、第一の線路１４Ａおよび第二の線路１４Ｂと、グラウンド電極１１と、の距離を大きく取るため、他の誘電体層よりも厚く形成される。誘電体層２４は、他の誘電体層と同じ厚さの誘電体層を複数枚積層して厚く形成する方法か、一枚の誘電体層の厚さを厚く形成する方法で形成される。
【００１９】
この積層体２０の側面に外部電極を形成すると、積層型誘電体フィルタ１０が得られる。すなわち、第一の線路１４Ａの一方の端部と第一の容量電極１２Ａが露出している側面に入力端子ＩＮとなる第一の外部電極３１Ａが形成され、第二の線路１４Ｂの一方の端部と第二の容量電極１２Ｂが露出している側面に出力端子ＯＵＴとなる第二の外部電極３１Ｂが形成され、第一の線路１４Ａの他方の端部と第二の線路１４Ｂの他方の端部とグラウンド電極１１の一方の端部が露出している側面に第一の接地用外部電極３２Ａが形成され、グラウンド電極１１の他方の端部が露出している側面に第二の接地用外部電極３２Ｂが形成されている。こうして得られた積層型誘電体フィルタ１０は、共振器となる線路や容量電極等が、入力側と出力側とで対称になるように設計される。
【００２０】
そして、この積層型誘電体フィルタ１０の上面すなわち誘電体層２５の上には、フィルタの方向を識別するマーキング１５が形成されている。さらに、第一の線路１４Ａは幅広部１６Ａを有しており、第二の線路１４Ｂは幅広部１６Ｂを有している。幅広部１６Ａは、図４に示すように、マーキング１５と重なる位置に形成されている。幅広部１６Ｂは、幅広部１６Ａと対称となる位置に形成されている。
【００２１】
このような積層型誘電体フィルタ１０は、例えば次のようにして得られる。まず、シート状の誘電体層２１〜２５を用意する。この誘電体層２１〜２５は、例えば誘電体セラミック粉末を有機バインダーと混合してスラリーを形成し、これをドクターブレード法等の方法でシート状に形成して得られる。誘電体セラミック粉末としては、チタン酸バリウムなどのペロブスカイト型誘電体セラミックスや、ディオプサイト結晶（ＣａＭｇＳｉ２Ｏ６）含有セラミックスなどの低温焼結性材料等が挙げられる。これらの材料は所望する特性に応じて選択される。得られたシート状の誘電体層は、長尺のシートのまま、あるいは所定形状に打ち抜いて金属性のフレーム等に貼り付けて、次の印刷工程に送られる。
【００２２】
続いて、スクリーン印刷法等によって導電ペーストを塗布し、誘電体層に導体パターンおよびマーキングを形成する。ここで誘電体層２１にはグラウンド電極１１が形成され、誘電体層２２には第一の容量電極１２Ａおよび第二の容量電極１２Ｂが形成され、誘電体層２３には第三の容量電極１３が形成され、誘電体層２４には第一の線路１４Ａおよび第二の線路１４Ｂが形成され、誘電体層２５にはマーキング１５が形成される。導体パターンおよびマーキングを形成する金属としては、Ａｇ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｇ−Ｐｄ合金、Ａｇ−Ｐｔ合金が挙げられる。これらは、誘電体層に用いる材料に応じて選択される。例えばＮｉやＣｕなどの卑金属を用いる場合は、誘電体層に耐還元性を有する材料が用いられる。また、ＡｇやＣｕなどの比較的融点が低い金属を用いる場合は、誘電体層に焼結温度が１０００℃以下の低温焼結性の材料が用いられる。
【００２３】
続いて、導体パターンを形成した誘電体層２１〜２５を積層する。長尺のシートあるいは金属フレームに貼り付けられたシートから所定形状で打ち抜いて、これを順次積層する。なお、誘電体層２４は、厚さの調整のため、導電パターンを印刷していない誘電体層を複数枚重ねても良い。積層した誘電体層２１〜２５を熱圧着して、積層体２０を得る。
【００２４】
積層体２０を所定の焼成温度例えば１０００℃で焼成したのち、導体パターンが露出しした側面に導電ペーストを塗布して外部電極を形成する。第一の線路１４Ａの一方の端部が露出する側面に第一の外部電極３１Ａが形成され、第二の線路１４Ａの一方の端部が露出する側面に第二の外部電極３１Ｂが形成され、第一の線路１４Ａの他方の端部と第二の線路１４Ｂの他方の端部とグラウンド電極１１の一方の端部が露出している側面に第一の接地用外部電極３２Ａが形成され、グラウンド電極１１の他方の端部が露出している側面に第二の接地用外部電極３２Ｂが形成される。外部電極に用いる金属としては、Ａｇ、Ｃｕ、Ｎｉ等が挙げられる。
【００２５】
このようにして得られた積層型誘電体フィルタ１０について、従来の積層型誘電体フィルタ１００を比較例として、ＶＳＷＲの測定を行った結果を図５に示す。なお、ＶＳＷＲは、次式
ＶＳＷＲ＝（１＋｜ρ｜）／（１−｜ρ｜）
ρ＝（Ｚ−Ｚ０）／（Ｚ＋Ｚ０）＝Ｖ２／Ｖ１
（Ｖ１は進行波の電圧、Ｖ２は反射波の電圧、Ｚ０は伝送線路の特性インピーダンス、Ｚは負荷インピーダンス、ρは電圧反射係数）
で表され、１に近いほど特性が良い。
【００２６】
図５から、本発明の積層型誘電体フィルタ１０は、従来の積層型誘電体フィルタ１００と比較して、ＶＳＷＲが改善されていることがわかる。このことから、共振器となる線路の幅広部分にＶＳＷＲの改善効果があることがわかる。
【００２７】
次に本発明の積層型誘電体フィルタにかかる第二の実施形態について説明する。図６に示す積層型誘電体フィルタ１０’は、第一の線路１４Ａ’に形成された幅広部１６Ａ’の幅寸法Ｗ１が、マーキング１５の幅寸法Ｗ２よりも大きくなっている点で、第一の実施形態の積層型誘電体フィルタ１０と異なる。
【００２８】
この積層型誘電体フィルタ１０’のように、第一の線路１４Ａ’の幅広部１６Ａ’の幅寸法がマーキング１５の幅寸法と同じかまたは大きくなると、マーキング１５に妨げられない磁界が存在するようになる。その結果、マーキング１５が第一の線路１４Ａ’の周囲に発生する磁界を妨げる作用の低減効果がより大きくなる。
【００２９】
なお、第二の線路１４Ｂ’の幅広部１６Ｂ’も、第一の線路１４Ａ’の幅広部１６Ａ’と略同じ形状とする。これにより入力側と出力側との対称性を持った積層型誘電体フィルタ１０’を得ることができる。
【００３０】
次に本発明の積層型誘電体フィルタの変形例について説明する。図７に示す積層誘電体フィルタ１０ａは、第二の線路１４Ｂの他方の端部が第二の接地用外部電極３２Ｂ接続されている点で図２に示す積層型誘電体フィルタ１０と異なる。すなわち、図２に示す積層型誘電体フィルタ１０は第一の線路１４Ａと第二の線路１４Ｂとが線対称の関係にあるが、図７に示す積層型誘電体フィルタ１０ａは第一の線路１４Ａと第二の線路１４Ｂとが点対称の関係にある。このような構造の積層型誘電体フィルタでも、本発明の効果を有している。
【００３１】
他の変形例として、図８に示す積層型誘電体フィルタ５０および図９に示す積層型誘電体フィルタ５０’がある。図８に示す積層型誘電体フィルタ５０は、マーキング５５を境に第一の線路５４Ａの第一の外部電極７１Ａ側が幅広部５６Ａになっており、第二の線路５４Ｂの第二の外部電極７１Ｂ側が幅広部５６Ｂになっている。一方、図９に示す積層型誘電体フィルタ５０’は、マーキング５５を境に第一の線路５４Ａ’の第一の接地用外部電極７２Ａ側が幅広部５６Ａ’になっており、第二の線路５４Ｂ’の第一の接地用外部電極７２Ａ側が幅広部５６Ｂ’になっている。
【００３２】
これらの構成であっても、マーキングに重なる部分の第一の線路の幅が広く形成されているので、本発明のＶＳＷＲの改善効果を有している。また、第二の線路が第一の線路と略同じ形で線対称の位置にあるので、入力側と出力側との対称性を持った積層型誘電体フィルタを得ることができる。
【００３３】
なおここで参考例として、図１３に示す積層型誘電体フィルタ１００’について説明する。積層型誘電体フィルタ１００’は、マーキング１１５’を第一の線路１１４Ａ’の幅Ｗ３よりも小さくした点が従来の積層型誘電体フィルタ１００と異なる。
【００３４】
このように、マーキングの大きさを第一の線路の幅よりも小さくすることで、本発明のＶＳＷＲ改善の効果が得られる。しかし、マーキングを小さくすると、視認性が低下する場合があるので、あまり実用的ではない。なお、図１３に示す積層誘電体フィルタ１００’では、第一の線路１１４Ａ’のマーキング１１５’に重なる部分の線幅Ｗ３を、その他の部分の幅Ｗ４よりも広くして、マーキング１１５’の大きさを視認性が確保できる大きさにすれば、本発明の効果が得られ、マーキングの視認性も低下させずにすむ。
【００３５】
以上、本発明について説明してきたが、上記の実施形態に限定されるものではなく、本発明の範囲内で種々の変更が可能である。
【符号の説明】
【００３６】
１  フィルタ
２Ａ  第一の接地容量
２Ｂ  第二の接地容量
３  結合容量
４Ａ  第一の共振器
４Ｂ  第二の共振器  
１０、１０’、１０ａ、５０、５０’、１００、１００’  積層型誘電体フィルタ
１１、５１、１１１  グラウンド電極
１２Ａ、５２Ａ、１１２Ａ  第一の容量電極
１２Ｂ、５２Ｂ、１１２Ｂ  第二の容量電極
１３、５３、１１３  第三の容量電極
１４Ａ、１４Ａ’、５４Ａ、５４Ａ’、１１４Ａ、１１４Ａ’  第一の線路
１４Ｂ、１４Ｂ’、５４Ｂ、５４Ｂ’、１１４Ｂ、１１４Ｂ’  第二の線路
１５、５５、１１５、１１５’  マーキング
１６Ａ、１６Ｂ、１６Ａ’、１６Ｂ’、５６Ａ、５６Ｂ、５６Ａ’、５６Ｂ’  幅広部
２０、２０’、６０、６０’、１２０  積層体
２１、２２、２３、２４、２５、１２１、１２２、１２３、１２４、１２５  誘電体層
３１Ａ、７１Ａ、１３１Ａ  第一の外部電極
３１Ｂ、７１Ｂ、１３１Ｂ  第二の外部電極
３２Ａ、７２Ａ、１３２Ａ  第一の接地用外部電極
３２Ｂ、７２Ｂ、１３２Ｂ  第二の接地用外部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2010252056.tif 000014
【図１３】
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