(57)【要約】【課題】被テスト信号のテストを正しく行うことが可能なテスト回路，半導体集積回路および電源装置の提供を図る。【解決手段】被テスト信号を基準電圧Ｖref１と比較する少なくとも１つのコンパレータ５２と、第１周波数の第１信号ｆoscを発生する発振器５３と、前記コンパレータの出力信号と前記第１信号との論理を取る第１論理回路５４と、該第１論理回路の出力、および、前記第１信号を分周する少なくとも１つの分周器５５，５６と、を有するように構成する。【選択図】図２
2010181343.tif 000002
【特許請求の範囲】
【請求項１】
被テスト信号を基準電圧と比較する少なくとも１つのコンパレータと、
第１周波数の第１信号を発生する発振器と、
前記コンパレータの出力信号と前記第１信号との論理を取る第１論理回路と、
該第１論理回路の出力、および、前記第１信号を分周する少なくとも１つの分周器と、を有することを特徴とするテスト回路。
【請求項２】
請求項１に記載のテスト回路において、
前記少なくとも１つのコンパレータは、前記被テスト信号を第１基準電圧と比較する第１コンパレータを有することを特徴とするテスト回路。
【請求項３】
請求項１に記載のテスト回路において、
前記少なくとも１つのコンパレータは、前記被テスト信号を第２基準電圧と比較する第２コンパレータと、前記被テスト信号を第３基準電圧と比較する第３コンパレータと、を有することを特徴とするテスト回路。
【請求項４】
請求項３に記載のテスト回路において、さらに、
前記第２コンパレータの出力信号および前記第３コンパレータの出力信号を受け取る第２論理回路を有し、
前記第１論理回路は、前記第２論理回路の出力信号と前記第１信号との論理を取ることを特徴とするテスト回路。
【請求項５】
請求項１〜４のいずれか１項に記載のテスト回路において、
前記少なくとも１つの分周器は、前記第１論理回路の出力信号をｍ分周する第１分周器と、前記第１信号をｎ分周する第２分周器と、を有し、
前記テスト回路は、さらに、選択信号に従って、前記第１分周器または前記第２分周器の一方の出力信号を選択して出力する第１選択回路を有することを特徴とするテスト回路。
【請求項６】
前記請求項１〜５のいずれか１項に記載のテスト回路と、
第１電源線と第２電源線との間に直列に設けられた第１スイッチ素子および第２スイッチ素子と、
前記第１および第２スイッチ素子を、該第１および第２スイッチ素子が両方ともオフする期間を設けてオン／オフ制御する制御回路と、を有し、前記被テスト信号は、前記第１および第２スイッチ素子の接続ノードの信号であることを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路と、
前記第１および第２スイッチ素子の共通接続ノードに一端が接続されたコイルと、
該コイルの他端と前記第２電源線との間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、テスト回路，半導体集積回路および電源装置に関する。
【背景技術】
【０００２】
近年、携帯端末を始めとして様々な電子機器において、一定の電源電圧を所望の電源電圧に変換して出力するスイッチングレギュレータ（ＤＣ／ＤＣコンバータ：電源装置）が広く利用されている。
【０００３】
図１は従来の電源装置のテストの様子を説明するためのブロック図であり、スイッチングレギュレータをテスター（図示しない）によりテストする様子を示すものである。
【０００４】
図１において、参照符号１はＰＷＭ（Pulse Width Modulation）コントローラ、２１はｐＭＯＳトランジスタ、２２はｎＭＯＳトランジスタ、３はコイル、４は平滑用コンデンサ、１００はオペアンプ、そして、２００は半導体集積回路を示している。
【０００５】
図１のスイッチングレギュレータは、電源電圧ＶＩＮが印加された高電位電源線と接地電位ＧＮＤが印加された接地線との間に、直列に設けられたｐＭＯＳトランジスタ２１およびｎＭＯＳトランジスタ２２を有する。
【０００６】
ｐＭＯＳトランジスタ２１およびｎＭＯＳトランジスタ２２のゲートには、ＰＷＭコントローラ１の出力信号が供給され、それらトランジスタ２１および２２のオン／オフが制御されるようになっている。
【０００７】
ＰＷＭコントローラ１は、トランジスタ２１，２２が共にオンして高電位電源線から接地線へ貫通電流が流れるのを防止するために、例えば、ＡＳＴ（Anti Shoot Through）回路を利用してトランジスタ２１，２２が両方ともオフする期間Ｐoffを設けて制御する。
【０００８】
ノードＬＸは、コイル３を介して出力端子ＯＵＴに接続され、また、出力端子ＯＵＴと接地線との間には平滑用コンデンサ４が設けられ、トランジスタ２１，２２のオン／オフ制御に対応した出力電圧Ｖoutが出力端子ＯＵＴから取り出される。
【０００９】
ここで、スイッチングレギュレータのノード（端子）ＬＸにおける信号波形（ＬＸ波形）は、例えば、電力変換効率といったスイッチングレギュレータの特性を管理する上で重要なものとなっている。
【００１０】
すなわち、スイッチングレギュレータに使用する半導体集積回路の製造ばらつき等によりＬＸ波形が変化すると電力変換効率等も変化するため、出荷試験時等において、テスターを使用したＬＸ波形のテスト（測定および評価）を行っている。
【００１１】
具体的に、例えば、スイッチングレギュレータに使用する半導体集積回路の出荷試験等において、テスターを使用したＬＸ波形のテストを行い、その評価結果により不具合品を廃棄している。
【００１２】
近年、スイッチングレギュレータは、例えば、電力変換効率を向上させるために、その動作周波数が高くなって来ており、テスターのプローブを直接ノードＬＸに接続しても、寄生のＬＣＲが大きいために正確なＬＸ波形を測定することが困難になっている。
【００１３】
そのため、図１のブロック図では、オペアンプ１００によるボルテージフォロアを使用してＬＸ波形を整形し、その成形された波形をテスターに送ってテスト（測定および評価）を行うようになっている。
【００１４】
ここで、オペアンプ１００は、例えば、ＰＷＭコントローラ１およびトランジスタ２１，２２を有するスイッチングレギュレータ用の半導体集積回路２００に内蔵することもできる。また、トランジスタ２１，２２は、コイル３および平滑用コンデンサ４と共に、スイッチングレギュレータ用の半導体集積回路２００の外部に設けることもある。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】東海大学，「コンピュータ応用実験Ｉ」，東海大学電子情報学部，コンピュータ応用工学科，２００７年，第４０〜４３頁
【発明の概要】
【発明が解決しようとする課題】
【００１６】
図１に示されるように、従来のスイッチングレギュレータのテストは、例えば、オペアンプ１００によるボルテージフォロアを使用してＬＸ波形を整形し、その整形された波形をテスターに送ってテスト（測定および評価）を行うようになっている。
【００１７】
しかしながら、スイッチングレギュレータの動作周波数は、さらに高くなって来ており、ボルテージフォロアによりＬＸ波形を整形しても、寄生ＬＣＲのためにテスターで測定される波形が鈍って正しいテストを行うことが困難になって来ている。
【００１８】
具体的に、例えば、スイッチングレギュレータの動作周波数は正確に評価できても、ＬＸ波形の立ち上がり／立ち下がり（Ｔr／Ｔf）の評価やトランジスタ２１，２２が両方ともオフする期間Ｐoff（OFF-OFF時間：例えば、１０ｎｓ程度）の評価は難しい。
【００１９】
すなわち、例えば、１０ｎｓのパルス幅は、１００ＭＨｚの周波数の信号に相当し、そのような短いパルス幅の信号を半導体集積回路の外部に取り出し、テスターに供給してテストするのは困難である。さらに、駆動能力の高いオペアンプ等を使用してもリンギングが発生するおそれもある。
【００２０】
上述した短いパルス幅の問題は、スイッチングレギュレータにおけるトランジスタ２１，２２が両方ともオフする期間だけでなく、使用する信号の周波数が高い場合（例えば、１００ＭＨｚ以上の周波数の信号）に対しても同様である。
【００２１】
本明細書では、スイッチングレギュレータとしてＰＷＭ方式のもの（ＰＷＭコントローラ１）を例として説明しているが、それに限定されるものではなく、ＰＦＭ（Pulse Frequency Modulation）方式等のものであってもよい。
【００２２】
さらに、テストを行う被テスト信号としては、スイッチングレギュレータのＬＸ波形だけでなく、他の様々な回路の信号であってもよいのはもちろんである。
【００２３】
この出願は、上述した課題に鑑み、被テスト信号のテストを正しく行うことが可能なテスト回路，半導体集積回路および電源装置の提供を目的とする。
【課題を解決するための手段】
【００２４】
第１実施形態によれば、被テスト信号を基準電圧と比較する少なくとも１つのコンパレータと、第１周波数の第１信号を発生する発振器と、第１論理回路と、少なくとも１つの分周器と、を有するテスト回路が提供される。
【００２５】
第１論理回路は、コンパレータの出力信号と第１信号との論理を取り、少なくとも１つの分周器は、第１論理回路の出力、および、第１信号を分周する。
【発明の効果】
【００２６】
各実施形態によれば、被テスト信号のテストを正しく行うことが可能なテスト回路，半導体集積回路および電源装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】図１は従来の電源装置のテストの様子を説明するためのブロック図である。
【図２】第１実施例のテスト回路を示すブロック図である。
【図３】第１実施例のテスト回路の動作を概略的に説明するための図である。
【図４】第１実施例のテスト回路を適用したシミュレーションの一例を示す波形図である。
【図５】第２実施例のテスト回路を示すブロック図である。
【図６】第３実施例のテスト回路を示すブロック図である。
【図７】第３実施例のテスト回路の動作を説明するための図である。
【図８】第４実施例のテスト回路を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、テスト回路，半導体集積回路および電源装置の実施例を、添付図面を参照して詳述する。
【００２９】
図２は第１実施例のテスト回路を示すブロック図であり、スイッチングレギュレータをテスター（図示しない）によりテストする様子を示すものである。
【００３０】
図２において、参照符号１はＰＷＭコントローラ、２１はｐＭＯＳトランジスタ（第１素子）、２２はｎＭＯＳトランジスタ（第２素子）、３はコイル、４は平滑用コンデンサ、５はテスト回路、そして、２００は半導体集積回路を示している。
【００３１】
テスト回路５は、ダイオード５１，コンパレータ（第１コンパレータ）５２，発振器５３，ＡＮＤゲート（論理積回路）５４，第１分周器５５，第２分周器５６および選択回路（第１選択回路）５７を有する。
【００３２】
スイッチングレギュレータは、電源電圧ＶＩＮが印加された高電位電源線（第１電源線）と接地電位ＧＮＤが印加された接地線（第２電源線）との間に、直列に設けられたｐＭＯＳトランジスタ２１およびｎＭＯＳトランジスタ２２を有する。
【００３３】
ｐＭＯＳトランジスタ２１およびｎＭＯＳトランジスタ２２のゲートには、ＰＷＭコントローラ１の出力信号が供給され、それらトランジスタ２１および２２のオン／オフが制御されるようになっている。
【００３４】
ＰＷＭコントローラ１は、トランジスタ２１，２２が共にオンして高電位電源線から接地線へ貫通電流が流れるのを防止するために、例えば、ＡＳＴ回路を利用してトランジスタ２１，２２が両方ともオフする期間Ｐoffを設けて制御する。
【００３５】
ノードＬＸは、コイル３を介して出力端子ＯＵＴに接続されると共に、ダイオード５１を介して接地線に接続される。
【００３６】
出力端子ＯＵＴと接地線との間には平滑用コンデンサ４が設けられ、トランジスタ２１，２２のオン／オフ制御に対応した出力電圧Ｖoutが平滑用コンデンサ４で平滑され、出力端子ＯＵＴから取り出される。
【００３７】
ここで、スイッチングレギュレータのノード（端子）ＬＸにおける信号（被テスト信号）の波形（ＬＸ波形）は、コンパレータ５２の反転入力（負入力）に供給され、コンパレータ５２の非反転入力（正入力）には、第１基準電圧Ｖref１が印加されている。
【００３８】
なお、第１基準電圧Ｖref１は、ダイオード５１の順方向電圧をＶfとすると、例えば、Ｖref１＝ＧＮＤ−Ｖf／２に設定され、ＬＸ波形においてトランジスタ２１，２２が両方ともオフする期間Ｐoffの両端をコンパレータ５２で比較検出できるようになっている。
【００３９】
図３は第１実施例のテスト回路の動作を概略的に説明するための図である。
図２および図３に示されるように、コンパレータ５２の出力信号COMPoutは、ＬＸ波形を第１基準電圧Ｖref１で比較することにより、期間Ｐoffに相当するパルス（Ｔpulse）を有する信号（COMPout）が得られる。
【００４０】
コンパレータ５２の出力信号COMPoutは、一方の入力に発振器５３の出力信号（第１信号）foscが供給されたＡＮＤゲート５４の他方の入力に供給される。ＡＮＤゲート５４は、コンパレータ５２の出力信号COMPoutと発振器５３の出力信号foscとの論理積を取り、その出力信号ANDoutが第１分周器５５の入力に供給される。
【００４１】
第１分周器５５は、ＡＮＤゲート５４の出力信号ANDoutをｍ分周して出力信号ｆmを選択回路５７に供給する。ここで、発振器５３の出力信号foscは、第２分周器５６の入力にも供給され、発振器５３の出力信号foscをｎ分周した第２分周器５６の出力信号ｆoutも選択回路５７に供給される。
【００４２】
選択回路５７は、選択信号Ｓに応じて第１分周器５５の出力信号ｆm（例えば、Ｓが低レベル『Ｌ』）または第２分周器５６の出力信号ｆout（例えば、Ｓが高レベル『Ｈ』）を選択してテスターに供給する。なお、選択信号Ｓは、例えば、テスターから供給され、テスターにおいて、選択回路５７からの信号がｆmまたはｆoutのいずれかを認識できるようになっている。
【００４３】
図３において、1/ｆmを1/ｆswで割った値でｍを割れば、1/ｆswの期間におけるANDoutに含まれるfoscの個数が算出される。すなわち、次の（１）式が得られる。
ｍ／｛(1/ｆm)÷(1/ｆsw)｝＝（ｍ×ｆm）／ｆsw      （１）
【００４４】
また、1/ｆswの期間におけるANDoutに含まれるfoscの個数は、パルス幅Ｔpulseにおけるfoscの個数になり、foscの周期は、２／(ｎ×ｆosc)にので、次の（２）式が得られる。
Ｔpulse＝｛(ｍ×ｆm)/ｆsw｝×｛1/(ｎ×ｆout)｝
＝(ｍ×ｆm)／(ｎ×ｆout×ｆsw)      （２）
【００４５】
従って、コンパレータ５２の出力信号COMPoutにおけるパルス幅Ｔpulseは、Ｔpulse＝（ｍ×ｆm）／（ｎ×ｆout×ｆsw）により算出されることになる。ここで、期間ｆswは既知であり、テスターに供給される信号ｆmおよびｆoutは両方ともに分周された後の低い周波数の信号である。
【００４６】
従って、選択回路５７からこのような低い周波数の信号ｆout，ｆmがテスターに出力されても、寄生ＬＣＲによる波形の鈍りといった悪影を受けることがない。
【００４７】
なお、スイッチングレギュレータを駆動する周期の半分の期間ｆswは、コンパレータ５２の出力信号COMPoutにおけるパルス幅（Ｔpulse）の立ち上がりタイミングから次の立ち上がりタイミングまでの時間に相当する。
【００４８】
また、発振器５３は、例えば、奇数個のインバータによるリングオシレータを使用することができる。すなわち、パルス幅Ｔpulseの算出式には、発振器５３の出力信号ｆoscが直接使用されるのではなく、信号の比が利用されるため、発振器５３は、特別に発振精度の高い必要はなく、簡易なリングオシレータを使用することができる。
【００４９】
このようにして、テスターは、テスト回路５から供給される第１分周器５５の出力信号ｆmおよび第２分周器５６の出力信号ｆoutを受け取って、トランジスタ２１，２２が両方ともオフする期間Ｐoffに対応するパルスＴpulseを求めて評価することができる。
【００５０】
以上において、テスト回路５は、ＰＷＭコントローラ１およびトランジスタ２１，２２を有するスイッチングレギュレータ用の半導体集積回路２００に内蔵することができる。また、トランジスタ２１，２２は、コイル３および平滑用コンデンサ４と共に、スイッチングレギュレータ用の半導体集積回路２００の外部に設けることもある。
【００５１】
このように、本第１実施例のテスト回路によれば、例えば、電力変換効率を向上させるために、その動作周波数が高いスイッチングレギュレータに対しても正確なＬＸ波形を測定および評価することが可能になる。
【００５２】
なお、スイッチングレギュレータとしては、ＰＷＭ方式のものに限定されるものではなく、ＰＦＭ方式等のものであってもよい。さらに、テストを行う被テスト信号としては、スイッチングレギュレータのＬＸ波形だけでなく、他の様々な回路の信号であってもよいのは前述した通りである。
【００５３】
図４は第１実施例のテスト回路を適用したシミュレーションの一例を示す波形図である。なお、図４（ａ）および図４（ｂ）は、横方向の時間軸の縮尺が異なったものである。
【００５４】
ここで、単なる一例として、第１分周器５５の分周数ｍは、例えば、５１２分周とし、また、第２分周器５６の分周数ｎは、例えば、２０４８分周としている。また、スイッチングレギュレータを駆動する周期の半分の期間ｆswは、１．０ＭＨｚとする。
【００５５】
なお、発振器５３の出力信号foscの周波数は、正確な値に設定する必要がないため、ほぼ１．６ＧＨｚの周波数としてあるが、シミュレーションの結果からほぼ１．６１８ＧＨｚの周波数であることが分かる。
【００５６】
以上のシミュレーションにより、ｆｍ＝３１．２３７３ＫＨｚで、ｆout＝７８９．９８９ＫＨｚであることが分かり、前述した（２）式に当てはめると、次のようになる。
【００５７】
Ｔpulse＝(ｍ×ｆm)／(ｎ×ｆout×ｆsw)
＝(512×31.2373KHz)÷(2048×789.989KHz×1.0MHz)
＝９．９ｎｓとなる。
【００５８】
すなわち、ほぼ３０ＫＨｚの信号ｆｍとほぼ８００ＫＨｚの信号ｆoutをテスターに供給することにより、ほぼ９．９ｎｓ（ほぼ１０ｎｓ：１００ＭＨｚの周波数の信号に相当）という極めて細いパルス幅Ｔpulseを求めることができるのが分かる。
【００５９】
従って、例えば、テスト回路５をスイッチングレギュレータ用の半導体集積回路２００に内蔵し、分周された後の周波数の低い信号ｆｍおよびｆoutをテスターに供給することで、極めて高い周波数成分を有する信号の測定および評価を行うことが可能になる。もちろん、テスト回路５を半導体集積回路２００の外部に設けてもよいのはいうまでもない。
【００６０】
図５は第２実施例のテスト回路を示すブロック図であり、スイッチングレギュレータをテスター（図示しない）によりテストする様子を示すものである。
【００６１】
図５において、参照符号１はＰＷＭコントローラ、２１はｐＭＯＳトランジスタ（第１素子）、２２はｎＭＯＳトランジスタ（第２素子）、３はコイル、４は平滑用コンデンサ、５はテスト回路、そして、２００は半導体集積回路を示している。
【００６２】
テスト回路５は、コンパレータ（第２コンパレータ）５２１，コンパレータ（第３コンパレータ）５２２，ＥＯＲゲート（排他的論理和回路）５２３，発振器５３，ＡＮＤゲート５４，選択回路（第２選択回路）５８および分周器（第３分周器）５９を有する。
【００６３】
スイッチングレギュレータは、第１実施例と同様のものであり、電源電圧ＶＩＮが印加された高電位電源線（第１電源線）と接地電位ＧＮＤが印加された接地線（第２電源線）との間に、直列に設けられたトランジスタ２１および２２を有する。
【００６４】
ＰＷＭコントローラ１は、トランジスタ２１，２２が共にオンして高電位電源線から接地線へ貫通電流が流れるのを防止するために、例えば、ＡＳＴ回路を利用してトランジスタ２１，２２が両方ともオフする期間Ｐoffを設けて制御する。
【００６５】
また、出力端子ＯＵＴと接地線との間には平滑用コンデンサ４が設けられ、トランジスタ２１，２２のオン／オフ制御に対応した出力電圧Ｖoutが平滑用コンデンサ４で平滑され、出力端子ＯＵＴから取り出されるのも第１実施例と同様である。
【００６６】
スイッチングレギュレータのノードＬＸにおけるＬＸ波形は、コンパレータ５２１および５２２の負入力に供給される。コンパレータ５２１の正入力には、第２基準電圧Ｖref２が印加され、また、コンパレータ５２２の正入力には、第３基準電圧Ｖref３が印加されている。
【００６７】
ここで、第２基準電圧Ｖref２は、例えば、高電位電源線の電圧ＶＩＮよりも少し低い電圧、例えば、ＶＩＮ×０．９の電圧に設定される。また、第３基準電圧Ｖref３は、例えば、低電位電源線の接地電位ＧＮＤよりも少し高い電圧、例えば、ＧＮＤ＋ＶＩＮ×０．１の電圧に設定される。
【００６８】
図５に示されるように、ＬＸ波形は、コンパレータ５２１により第２基準電圧Ｖref２と比較されると共に、コンパレータ５２２により第３基準電圧Ｖref３と比較される。
【００６９】
コンパレータ５２１の出力信号およびコンパレータ５２２の出力信号は、ＥＯＲゲート５２３に供給され、このＥＯＲゲート５２３の出力信号により、ＬＸ波形の立ち上がり（Ｔr）および立ち下がり（Ｔf）エッジの特性が表されるようになっている。
【００７０】
すなわち、ＥＯＲゲート５２３の出力信号におけるパルス幅Ｔpulseは、ＬＸ波形の立ち下がりエッジが第３基準電圧Ｖref３のレベルから第２基準電圧Ｖref２のレベルに変化する時間Ｐtfに対応する。或いは、パルス幅Ｔpulseは、ＬＸ波形の立ち上がりエッジが第２基準電圧Ｖref２のレベルから第３基準電圧Ｖref３のレベルに変化する時間Ｐtrに対応する。
【００７１】
ＥＯＲゲート５２３の出力信号は、ＡＮＤゲート５４に供給され、発振器５３の出力信号foscとの論理積が取られる。
【００７２】
ところで、前述した図２に示す第１実施例のテスト回路において、ＡＮＤゲート５４の出力信号ANDoutは第１分周器５５でｍ分周され、発振器５３の出力信号foscは第２分周器５６でｎ分周され、選択回路５７で選択された信号がテスターに供給されている。
【００７３】
これに対して、本第２実施例のテスト回路では、ＡＮＤゲート５４の出力信号ANDoutおよび発振器５３の出力信号foscを選択回路５７に供給し、選択回路５８で選択された信号を第３分周器５９でａ分周してテスターに供給する。
【００７４】
ここで、ＡＮＤゲート５４の出力信号ANDoutをａ×ｆmとし、発振器５３の出力信号foscをａ×ｆoutとすると、選択回路５８を介して分周器５９でａ分周された信号は、ｆmおよびｆoutになる。
【００７５】
これにより、次の（３）式が得られる。
Ｔpulse＝ｆm／(ｆout×ｆsw)      （３）
これにより、テスターは、パルス幅Ｔpulseを求めることができる。
【００７６】
ここで、選択回路５８に供給される選択信号Ｓは、例えば、テスターから出力され、テスターにおいて、選択回路５８からの信号がANDoutまたはｆoscのいずれに基づく信号かを認識できるようになっている。
【００７７】
そして、本第２実施例においても、第１実施例と同様に、ＡＮＤゲート５４の出力信号ANDoutを第１分周器５５でｍ分周すると共に、発振器５３の出力信号foscを第２分周器５６でｎ分周して選択回路５７で選択された信号をテスターに供給することもできる。
【００７８】
このように、本第２実施例のテスト回路によれば、ＬＸ波形の立ち下がりエッジまたは立ち上がりエッジの特性（第２および第３基準電圧レベル間の変化時間）をパルス幅Ｔpulseとして測定および評価することができる。
【００７９】
そして、このパルス幅Ｔpulseの測定は、前述した第１実施例と同様に、第３分周器５９を介して周波数を低減させた信号をテスターに供給して行われるため、例えば、寄生ＬＣＲの影響を受けることなく極めて細いパルス幅Ｔpulseを求めることができる。
【００８０】
なお、上述した図５に示す第２実施例のテスト回路は、第２基準電圧Ｖref２を第１基準電圧Ｖref１とし、第３基準電圧Ｖref３を電源電圧ＶＩＮ（高レベル『Ｈ』）とすることにより、図２に示す第１実施例のテスト回路と等価な回路とすることができる。
【００８１】
図６は第３実施例のテスト回路を示すブロック図であり、図７は第３実施例のテスト回路の動作を説明するための図である。
【００８２】
すなわち、本第３実施例のテスト回路は、上述した第２実施例では、認識していなかった測定したパルス幅ＴpulseがＬＸ波形の立ち上がりエッジと立ち下がりエッジのいずれの特性を示すものかを判別可能としたものである。
【００８３】
図６と前述した図５との比較から明らかなように、本第３実施例のテスト回路は、第２実施例のテスト回路に対して選択回路（第３選択回路）５２４を設けたものに相当する。
【００８４】
選択回路５２４は、ＥＯＲゲート５２３とアンドゲート５４の間に挿入され、被テスト信号（ＬＸ波形）を選択信号としてパルス幅ＴpulseがＬＸ波形の立ち上がりエッジと立ち下がりエッジのいずれの特性を示すものかを判別するようになっている。
【００８５】
すなわち、図７に示されるように、選択回路５２４の選択信号（ＬＸ波形）が高レベル『Ｈ』のとき、テスターは、パルス幅ＴpulseがＬＸ波形の立ち上がりエッジの特性Ｐtrを表していると認識する。
【００８６】
また、選択回路５２４の選択信号が低レベル『Ｌ』のとき、テスターは、パルス幅ＴpulseがＬＸ波形の立ち下がりエッジの特性Ｐtfを表していると認識する。なお、被テスト信号（選択回路５２４の選択信号）はテスターへ供給されている。
【００８７】
このように、本第３実施例のテスト回路によれば、パルス幅Ｔpulseが被テスト信号の立ち上がりエッジまたは立ち下がりエッジのいずれに関連するものかを認識して測定および評価を行うことができる。
【００８８】
ここで、本第３実施例においても、第２実施例と同様に、ＡＮＤゲート５４の出力信号ANDoutをａ×ｆmとし、発振器５３の出力信号foscをａ×ｆoutとすると、選択回路５８を介して分周器５９でａ分周された信号は、ｆmおよびｆoutになる。
【００８９】
そして、図７に示されるように、ｆsw’はｆswの２倍になるため、次の（４）式が得られる。
Ｔpulse＝ｆm／(ｆout×２×ｆsw)      （４）
これにより、テスターは、パルス幅Ｔpulseを求めることができる。
【００９０】
図８は第４実施例のテスト回路を示すブロック図であり、前述した図２に示す第１実施例のテスト回路に対して、図５に示す第２実施例のテスト回路の機能を加えたものに相当する。ここで、半導体集積回路２００は、例えば、３つの異なる出力電圧Ｖout１，Ｖout２，Ｖout３を出力する３つのスイッチングレギュレータ用のものである。
【００９１】
すなわち、半導体集積回路２００は、３つのスイッチングレギュレータ用のＰＷＭコントローラ１１〜１３、並びに、ｐＭＯＳトランジスタ２１１〜２１３およびｎＭＯＳトランジスタ２２１〜２２３を有する。
【００９２】
さらに、電源装置は、３つのスイッチングレギュレータに対応して、３つのコイル３１〜３３，３つの平滑用コンデンサ４１〜４３、および、第１実施例で説明したダイオード５１に対応する３つのダイオード５１１〜５１３を有する。
【００９３】
テスト回路５は、第１〜第３コンパレータ５２，５２１，５２２、ＥＯＲゲート５２３、発振器５３、ＡＮＤゲート５４、第１および第２分周器５５，５６、並びに、第１選択回路５７を有する。なお、上述したダイオード５１１〜５１３は、テスト回路５として、例えば、半導体集積回路２００に内蔵される。
【００９４】
さらに、テスト回路５は、３つのスイッチングレギュレータのノードＬＸ１〜ＬＸ３からの３つの被テスト信号を選択する選択回路５０１、並びに、第１３コンパレータ５２の出力信号またはＥＯＲゲート５２３の出力信号を選択する選択回路５０２を有する。
【００９５】
そして、選択回路５０１，選択回路５０２および第１選択回路５７には、テスターからの選択信号Ｓ１，Ｓ２およびＳ３が供給され、前述した各被テスト信号における期間Ｐoff、並びに、エッジ特性ＰtrおよびＰtfの測定および評価が行われるようになっている。なお、スイッチングレギュレータは３つに限定されるものではない。
【００９６】
ここで、スイッチングレギュレータは、ＰＷＭ方式のものに限定されず、また、スイッチングレギュレータの出力トランジスタはｐＭＯＳおよびｎＭＯＳの両方を使ったものに限定されるものではない。
【００９７】
さらに、テストを行う被テスト信号としては、スイッチングレギュレータのＬＸ波形に限定されるものではなく、他の様々な回路の信号であってもよい。
【００９８】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
被テスト信号を基準電圧と比較する少なくとも１つのコンパレータと、
第１周波数の第１信号を発生する発振器と、
前記コンパレータの出力信号と前記第１信号との論理を取る第１論理回路と、
該第１論理回路の出力、および、前記第１信号を分周する少なくとも１つの分周器と、を有することを特徴とするテスト回路。
【００９９】
（付記２）
付記１に記載のテスト回路において、
前記少なくとも１つのコンパレータは、前記被テスト信号を第１基準電圧と比較する第１コンパレータを有することを特徴とするテスト回路。
【０１００】
（付記３）
付記２に記載のテスト回路において、
前記第１基準電圧は、前記被テスト信号の波形における一定のレベルに対する時間幅を測定するための電圧であることを特徴とするテスト回路。
【０１０１】
（付記４）
付記１に記載のテスト回路において、
前記少なくとも１つのコンパレータは、前記被テスト信号を第２基準電圧と比較する第２コンパレータと、前記被テスト信号を第３基準電圧と比較する第３コンパレータと、を有することを特徴とするテスト回路。
【０１０２】
（付記５）
付記４に記載のテスト回路において、
前記第２基準電圧および前記第３基準電圧は、前記被テスト信号の波形における異なる２つのレベルに対する時間幅を測定するための電圧であることを特徴とするテスト回路。
【０１０３】
（付記６）
付記４または５に記載のテスト回路において、さらに、
前記第２コンパレータの出力信号および前記第３コンパレータの出力信号を受け取る第２論理回路を有し、
前記第１論理回路は、前記第２論理回路の出力信号と前記第１信号との論理を取ることを特徴とするテスト回路。
【０１０４】
（付記７）
付記６に記載のテスト回路において、
前記第２論理回路は、排他的論理和回路であることを特徴とするテスト回路。
【０１０５】
（付記８）
付記４〜７のいずれか１項に記載のテスト回路において、さらに、
前記第２論理回路の出力信号を受け取り、前記被テスト信号のレベルに従って該被テスト信号の立ち上がりエッジまたは立ち下がりエッジのいずれに関連する信号かを選択して前記第１論理回路に供給するエッジ対応信号選択回路を有することを特徴とするテスト回路。
【０１０６】
（付記９）
付記１〜８のいずれか１項に記載のテスト回路において、
前記第１論理回路は、論理積回路であることを特徴とするテスト回路。
【０１０７】
（付記１０）
付記１〜９のいずれか１項に記載のテスト回路において、
前記少なくとも１つの分周器は、前記第１論理回路の出力信号をｍ分周する第１分周器と、前記第１信号をｎ分周する第２分周器と、を有し、
前記テスト回路は、さらに、選択信号に従って、前記第１分周器または前記第２分周器の一方の出力信号を選択して出力する第１選択回路を有することを特徴とするテスト回路。
【０１０８】
（付記１１）
付記１〜９のいずれか１項に記載のテスト回路において、さらに、
前記第１論理回路の出力信号または前記第１信号の一方の信号を選択して出力する第２選択回路を有し、
前記少なくとも１つの分周器は、前記第２選択回路の出力信号をａ分周する第３分周器を有することを特徴とするテスト回路。
【０１０９】
（付記１２）
付記１〜１１のいずれか１項に記載のテスト回路において、さらに、
複数の前記被テスト信号を選択する第３選択回路を有することを特徴とするテスト回路。
【０１１０】
（付記１３）
付記２または３に記載の第１コンパレータと、付記４または５に記載の第２および第３コンパレータと、を有するテスト回路において、さらに、
前記第１コンパレータの出力信号、或いは、前記第２または第３コンパレータの出力信号との一方の信号を選択して出力する第４選択回路を有することを特徴とするテスト回路。
【０１１１】
（付記１４）
付記１〜１３のいずれか１項に記載のテスト回路において、
該テスト回路の出力信号は、テスターに供給されて測定および評価されることを特徴とするテスト回路。
【０１１２】
（付記１５）
前記付記１〜１４のいずれか１項に記載のテスト回路と、
第１電源線と第２電源線との間に直列に設けられた第１スイッチ素子および第２スイッチ素子と、
前記第１および第２スイッチ素子を、該第１および第２スイッチ素子が両方ともオフする期間を設けてオン／オフ制御する制御回路と、を有し、前記被テスト信号は、前記第１および第２スイッチ素子の接続ノードの信号であることを特徴とする半導体集積回路。
【０１１３】
（付記１６）
付記１５に記載の半導体集積回路と、
前記第１および第２スイッチ素子の共通接続ノードに一端が接続されたコイルと、
該コイルの他端と前記第２電源線との間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。
【０１１４】
（付記１７）
付記１６に記載の電源装置において、前記テスト回路は、さらに、
前記第１および第２スイッチ素子の共通接続ノードと前記第２電源線との間に設けられたダイオード素子を有し、前記第１基準電圧を、接地電位から前記ダイオード素子の順方向降下電圧の半分を差し引いた電圧に設定することを特徴とする電源装置。
【符号の説明】
【０１１５】
１，１１〜１３    ＰＷＭコントローラ
３，３１〜３３    コイル
４，４１〜４３    平滑用コンデンサ
５    テスト回路
２１    ｐＭＯＳトランジスタ
２２    ｎＭＯＳトランジスタ
５１，５１１〜５１３    ダイオード
５２    第１コンパレータ
５３    発振器
５４    第１論理回路（ＡＮＤゲート）
５５    第１分周器
５６    第２分周器
５７    第１選択回路
５８    第２選択回路
５９    第３分周器
５２１    第２コンパレータ
５２２    第３コンパレータ
１００    オペアンプ
２００    半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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