(57)【要約】【課題】故障等の障害のあるメモリにおける無駄な電力消費を排除し、装置全体として消費電力を大幅に低減する。【解決手段】複数のＲＡＭ（メモリ）２−０−２−００〜２−０−２−１０と、書き込みデータ／読み出しデータの分配／編集を行うデータ分配回路２−０−１と、上位装置からのリクエストに応じてＲＡＭ制御信号（メモリ制御信号）を生成し、各ＲＡＭ２−０−２−００〜２−０−２−１０に送出するＲＡＭ制御信号生成回路２−０−０と、を備え、ＲＡＭ制御信号生成回路２−０−０が、故障したＲＡＭを個別に省電力制御する省電力制御回路１１−０〜１１−１０を備える。【選択図】図２
2010176577.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリと、
複数のメモリを含むメモリ制御単位毎に設けられ、書き込みデータ／読み出しデータの分配／編集を行うデータ分配回路と、
前記メモリ制御単位毎に設けられ、上位装置からのリクエストに応じてメモリ制御信号を生成し、各メモリに送出するメモリ制御信号生成回路と、を備え、
前記メモリ制御信号生成回路が、
前記複数の各メモリについて、個別に省電力制御を行う省電力制御回路を備えることを特徴とする省電力記憶装置。
【請求項２】
前記メモリ制御信号生成回路が、
運用中に障害が検出されたメモリについて生成される所定のデグレード信号を、次回のシステム立ち上げの際に入力し、
当該デグレード信号が示すメモリについて、前記省電力制御回路により個別に省電力制御を行う請求項１記載の省電力記憶装置。
【請求項３】
前記所定のデグレード信号が、当該省電力記憶装置の外部に記憶され、次回のシステム立ち上げの際に前記メモリ制御信号生成回路に入力される請求項２記載の省電力記憶装置。
【請求項４】
前記複数のメモリのいずれかについて、障害の有無にかかわらず前記所定のデグレード信号を生成するデグレード信号生成回路を備え、
前記メモリ制御信号生成回路が、
次回のシステム立ち上げの際に、前記デグレード信号生成回路から出力されるデグレード信号を入力し、
当該デグレード信号が示すメモリについて、前記省電力制御回路により個別に省電力制御を行う請求項２又は３記載の省電力記憶装置。
【請求項５】
前記メモリが、
終端抵抗切り換え信号の入力に応じて、終端抵抗をＯＮ／ＯＦＦしてノイズの影響を低減する終端抵抗切り換え機構を備える場合に、
前記省電力制御回路が、
各メモリに対して前記終端抵抗切り換え信号を個別に送出することにより、特定のメモリの終端抵抗を個別にＯＦＦにする請求項１乃至４のいずれか一項記載の省電力記憶装置。
【請求項６】
前記メモリが、
クロックイネーブル信号の入力に応じて、クロック信号の受け入れをＯＮ／ＯＦＦしてメモリとして動作するクロックイネーブル機構を備える場合に、
前記省電力制御回路が、
各メモリに対して前記クロックイネーブル信号を個別に送出することにより、特定のメモリのクロックイネーブル信号を個別にＯＦＦにする請求項１乃至５のいずれか一項記載の省電力記憶装置。
【請求項７】
前記メモリ制御単位毎に設けられ、メモリから読み出したデータのエラー検出及び訂正を行う複数種類のエラー検出・訂正回路を備え、
このエラー検出・訂正回路が、前記複数の各メモリについて前記省電力制御回路により個別に省電力制御が行われる場合に、省電力制御が行われるメモリ以外のメモリにデータの再割り付けを行う請求項１乃至６のいずれか一項記載の省電力記憶装置。
【請求項８】
複数のメモリと、複数のメモリを含むメモリ制御単位毎に設けられ、書き込みデータ／読み出しデータの分配／編集を行うデータ分配回路と、前記メモリ制御単位毎に設けられ、上位装置からのリクエストに応じてメモリ制御信号を生成し、各メモリに送出するメモリ制御信号生成回路と、を有する記憶装置を備えた情報処理装置であって、
前記メモリ制御信号生成回路が、
前記複数の各メモリについて、個別に省電力制御を行う省電力制御回路を備えることを特徴とする省電力記憶装置を備えた情報処理装置。
【請求項９】
前記メモリ制御信号生成回路が、
運用中に障害が検出されたメモリについて生成される所定のデグレード信号を、次回のシステム立ち上げの際に入力し、
当該デグレード信号が示すメモリについて、前記省電力制御回路により個別に省電力制御を行う請求項８記載の省電力記憶装置を備えた情報処理装置。
【請求項１０】
複数のメモリと、
複数のメモリを含むメモリ制御単位毎に設けられ、書き込みデータ／読み出しデータの分配／編集を行うデータ分配回路と、
前記メモリ制御単位毎に設けられ、上位装置からのリクエストに応じてメモリ制御信号を生成し、各メモリに送出するメモリ制御信号生成回路と、を備えた記憶装置の省電力制御方法であって、
前記メモリ制御信号生成回路により、
運用中に障害が検出されたメモリについて生成される所定のデグレード信号を、次回のシステム立ち上げの際に入力し、
当該デグレード信号が示すメモリについて、個別に省電力制御を行うことを特徴とする記憶装置の省電力制御方法。
【請求項１１】
前記メモリ制御信号生成回路により、当該記憶装置の外部に記憶された前記所定のデグレード信号を、次回のシステム立ち上げの際に入力する請求項１０記載の記憶装置の省電力制御方法。
【請求項１２】
複数のメモリを有する記憶装置を構成するコンピュータを、
複数のメモリを含むメモリ制御単位毎に設けられ、書き込みデータ／読み出しデータの分配／編集を行うデータ分配手段、
前記メモリ制御単位毎に設けられ、上位装置からのリクエストに応じてメモリ制御信号を生成し、各メモリに送出するメモリ制御信号生成手段、として機能させるとともに、
前記メモリ制御信号生成手段を、
前記複数の各メモリについて、個別に省電力制御を行う省電力制御手段、として機能させるための記憶装置の省電力制御プログラム。
【請求項１３】
前記メモリ制御信号生成手段を、
運用中に障害が検出されたメモリについて生成される所定のデグレード信号を、次回のシステム立ち上げの際に入力する手段、
当該デグレード信号が示すメモリについて、前記省電力制御手段により個別に省電力制御を行う手段、として機能させるための請求項１２記載の記憶装置の省電力制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータなどで使用される記憶装置及びメモリ制御方法に関し、特に、消費電力を低減できる記憶装置及びメモリ制御方法に関する。
【背景技術】
【０００２】
メモリの一種であるＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の故障等の障害を想定し、データのエラー検出及び訂正を行うとともに、データの再割り付けを行う記憶装置が知られている。
【０００３】
例えば、特許文献１に示される記憶装置は、ＥＣＧ（Ｅｒｒｏｒ  Ｃｏｄｅ  Ｇｅｎｅｒａｔｉｏｎ）回路とＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ  ＆  Ｃｏｒｒｅｃｔｉｏｎ：エラー検出・訂正）回路を複数備え、装置運用中にＲＡＭの故障を検出すると、その故障箇所を次回のシステム立ち上げまで記憶し、次回のシステム立ち上げの際、この記憶された情報をもとにデグレード要求とデグレード情報を生成し、ＥＣＣ回路を今まで使用していない他のＥＣＣ回路に切り換え、故障したＲＡＭにデータを割り当てないようにデータの再割り付けを行い、装置の運用を再開するように構成されている。
【０００４】
以下、参考例として、この種の記憶装置のメモリ制御方法について、図８を参照して説明する。
図８は、参考例に係る記憶装置の構成を示すブロック図である。
この図に示すように、記憶装置１００は、例えばスーパーコンピュータ等の情報処理装置に備えられる記憶手段であり、複数のＲＡＭを備えたＲＡＭ制御単位２−０〜２−３で構成されている。
ここで各ＲＡＭ制御単位２−０〜２−３は、ほぼ同じ動作をするので、ＲＡＭ制御単位２−０について説明する。
【０００５】
ＲＡＭ制御単位２−０は、ＲＡＭ制御信号生成回路２−０−０と、データ分配回路２−０−１と、複数のＲＡＭ２−０−２−００〜２−０−２−１０と、ＥＣＧ回路２−０−３と、ＥＣＣ回路２−０−４とから構成されている。
ここで、図８に示すＲＡＭ制御単位２−０は、２種類のＥＣＧ回路／ＥＣＣ回路（Ｓ４ＥＣ−Ｄ４ＥＤ［Ｓｉｎｇｌｅｂｌｏｃｋ  ４ｂｉｔ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔ−Ｄｏｕｂｌｅｂｌｏｃｋ  ４ｂｉｔ  Ｅｒｒｏｒ  Ｄｅｔｅｃｔ］／Ｓ４ＥＣ［Ｓｉｎｇｌｅｂｌｏｃｋ  ４ｂｉｔ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔ）］を備えるものとする。
【０００６】
ＥＣＧ回路２−０−３は、通常、Ｓ４ＥＣ−Ｄ４ＥＤのＥＣＣ回路２−０−３−０を選択し、上位装置から転送される書き込みデータＷＤ０−１−１（００：３２）に対してチェックビット１２ビットを付加し、この４４ビットのデータをＲＡＭ書き込みデータ２−０−３−０（００：４４）としてデータ分配回路２−０−１に送出する。
また、ＥＣＧ回路２−０−３は、システム立ち上げの際にデグレード要求３が転送された場合は、Ｓ４ＥＣのＥＣＣ回路２−０−３−１を選択し、上位装置から転送された書き込みデータ０−１−１（００：３２）に対してチェックビット８ビットを付加し、この４０ビットのデータを書き込みデータ２−０−３−０（００：４０）としてデータ分配回路２−０−１に送出する。
【０００７】
ＲＡＭ制御信号生成回路２−０−０は、上位装置からリクエスト０−１−０が転送されると、そのリクエストに従い、ＲＡＭへデータ書き込むためのＲＡＭ制御信号２−０−０−０、又は、ＲＡＭからデータを読み出すためのＲＡＭ制御信号２−０−０−０を生成し、ＲＡＭ２−０−２−００〜２−０−２−１０に送出する。
【０００８】
データ分配回路２−０−１（ＷＲＩＴＥ）は、通常は、ＥＣＧ回路２−０−３から送出されるＲＡＭ書き込みデータ２−０−３−２（００：４４）を、ＲＡＭ２−０−２−００〜２−０−２−１０に順に割り付け、ＲＡＭ２−０−２−００〜２−０−２−１０にデータを送出する。
また、データ分配回路２−０−１（ＷＲＩＴＥ）は、システム立ち上げの際にデグレード要求３／デグレード制御情報４を入力すると、その情報をもとに故障したＲＡＭを特定し、ＥＣＧ回路２−０−３から送出されるＲＡＭ書き込みデータ２−０−３−０（００：４０）を、故障等の障害の発生したＲＡＭ以外に割り付けて送出する。
例えば、図８に示す例において、ＲＡＭ２−０−２−０１に故障等の障害が発生している場合、ＲＡＭ２−０−２−００とＲＡＭ２−０−２−０２〜２−０−２−１０にそれぞれ書き込みデータを割り付ける。
【０００９】
データ分配回路２−０−１（ＲＥＡＤ）は、通常、ＲＡＭから送出されるデータをＲＡＭ読み出しデータ２−０−４−０（００：４４）としてＥＣＣ回路２−０−４に送出する。
また、データ分配回路２−０−１（ＲＥＡＤ）は、ＲＡＭのデグレードがあるときには、ＲＡＭから送出されたデータを割り付けられたデータに編集し、ＲＡＭ読み出しデータ２−０−４−０（００：４０）としてＥＣＣ回路２−０−４−１に送出する。
【００１０】
ＲＡＭ２−０−２−００〜２−０−２−１０は、ＲＡＭ制御信号生成回路２−０−０から転送される制御信号により、各種コマンドを実行する。
具体的には、書き込みの際は、データ分配回路２−０−１から転送されるデータがＲＡＭ２−０−２−００〜２−０−２−１０へ書き込まれ、読み出しの際はＲＡＭ２−０−２−００〜２−０−２−１０から当該ＲＡＭに記憶されていたデータが読み出されてデータ分配回路２−０−１に送出される。
【００１１】
ＥＣＣ回路２−０−４は、通常、Ｓ４ＥＣ−Ｄ４ＥＤのＥＣＣ回路２−０−４−０を選択し、読み出しの際は、データ分配回路２−０−１から送出されたＲＡＭ読み出しデータ２−０−４−０（００：４４）を入力し、データのエラー検出と、エラーデータの訂正を行なう。
エラーが無かった場合は、ＥＣＣ回路２−０−４は、ＲＡＭ読み出しデータ２−０−４−０（００：３２）を読み出しデータ１−０（００：３２）として上位装置に転送し、エラーした場合は、エラーしたデータを訂正し、これを読み出しデータ１−０（００：３２）として上位装置に転送する。
【００１２】
また、ＥＣＣ回路２−０−４は、システム立ち上げの際にデグレード要求３／デグレード制御情報４を入力すると、Ｓ４ＥＣのＥＣＣ回路２−０−４−１をシステムがクローズされるまで選択し、データ分配回路２−０−１から送出されたＲＡＭ読み出しデータ２−０−４−０（００：４０）を入力し、データのエラー検出と、エラーデータの訂正を行なう。
エラーが無かった場合は、ＲＡＭ読み出しデータ２−０−４−０（００：３２）を読み出しデータ１−０（００：３２）として上位装置に転送し、エラーした場合は、エラーしたデータを訂正し、読み出しデータ１−０（００：３２）として上位装置に転送する。
なお、エラーした場合は、エラー報告５とエラー情報６を送出する。
【００１３】
ところで、近年は、記憶装置などの電子デバイスに対して消費電力を低減することが強く求められている。
このような要求に対して、特許文献２に示される記憶装置は、ＲＡＭに搭載されるＯＤＴ機構（Ｏｎ−Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ：終端抵抗のＯＮ／ＯＦＦによりノイズの影響を低減する終端抵抗切り換え機構）に着目し、ＯＤＴ機構の切り換えを最適化することで、消費電力の低減を実現している。
また、特許文献３に示されるシステムは、コプロセッサに送出するＣＫＥ（ＣｌｏｃＫ−Ｅｎａｂｌｅ：クロックイネーブル）信号に着目し、ＣＫＥ信号を適宜ＯＦＦにすることで、消費電力の低減を実現している。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−３１２３４０号公報
【特許文献２】特開２００８−１０２７０６号公報
【特許文献３】特表２００２−５４４６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
このため、特許文献１に示されるようなエラー検出・訂正方式を有する記憶装置においても、消費電力の低減を図ることが求められる。
そこで、特許文献１に示される記憶装置に、特許文献２や特許文献３に示される消費電力低減方法を適用することが考えられる。
【００１６】
しかしながら、特許文献２や特許文献３に示される消費電力低減方法は、全てのＲＡＭのＯＤＴ信号やＣＫＥ信号を常にＯＦＦとし、アクセスするＲＡＭのＯＤＴ信号やＣＫＥ信号をＯＮする構成となっているので、常にＲＡＭにアクセスする場合は、全てのＲＡＭのＯＤＴ信号やＣＫＥ信号が常にＯＮとなり、消費電力が低減されないという問題がある。
また、特許文献２や特許文献３に示される消費電力低減方法では、故障したＲＡＭを区別していないため、故障したＲＡＭのＯＤＴ信号やＣＫＥ信号がＯＮされるという無駄な電力消費が発生し、更なる消費電力の低減が図れないという問題がある。
【００１７】
本発明は、上記の事情にかんがみなされたものであり、故障等の障害が発生したメモリにおける無駄な電力消費を排除して、装置全体として消費電力を大幅に低減することができる省電力記憶装置とこれを備えた情報処理装置、記憶装置の省電力制御方法及びプログラムの提供を目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため本発明の省電力記憶装置は、複数のメモリと、複数のメモリを含むメモリ制御単位毎に設けられ、書き込みデータ／読み出しデータの分配／編集を行うデータ分配回路と、メモリ制御単位毎に設けられ、上位装置からのリクエストに応じてメモリ制御信号を生成し、各メモリに送出するメモリ制御信号生成回路とを備え、メモリ制御信号生成回路が、複数の各メモリについて、個別に省電力制御を行う省電力制御回路を備える構成としてある。
【００１９】
また、本発明の省電力記憶装置を備えた情報処理装置は、複数のメモリと、複数のメモリを含むメモリ制御単位毎に設けられ、書き込みデータ／読み出しデータの分配／編集を行うデータ分配回路と、メモリ制御単位毎に設けられ、上位装置からのリクエストに応じてメモリ制御信号を生成し、各メモリに送出するメモリ制御信号生成回路とを有する記憶装置を備えた情報処理装置であって、メモリ制御信号生成回路が、複数の各メモリについて、個別に省電力制御を行う省電力制御回路を備える構成としてある。
【００２０】
また、本発明の記憶装置の省電力制御方法は、複数のメモリと、複数のメモリを含むメモリ制御単位毎に設けられ、書き込みデータ／読み出しデータの分配／編集を行うデータ分配回路と、メモリ制御単位毎に設けられ、上位装置からのリクエストに応じてメモリ制御信号を生成し、各メモリに送出するメモリ制御信号生成回路とを備えた記憶装置の省電力制御方法であって、メモリ制御信号生成回路により、運用中に障害が検出されたメモリについて生成される所定のデグレード信号を、次回のシステム立ち上げの際に入力し、当該デグレード信号が示すメモリについて、個別に省電力制御を行う方法としてある。
【００２１】
さらに、本発明の記憶装置の省電力制御プログラムは、複数のメモリを有する記憶装置を構成するコンピュータを、複数のメモリを含むメモリ制御単位毎に設けられ、書き込みデータ／読み出しデータの分配／編集を行うデータ分配手段、メモリ制御単位毎に設けられ、上位装置からのリクエストに応じてメモリ制御信号を生成し、各メモリに送出するメモリ制御信号生成手段、として機能させるとともに、メモリ制御信号生成手段を、複数の各メモリについて、個別に省電力制御を行う省電力制御手段、として機能させるためのプログラムにより構成してある。
【発明の効果】
【００２２】
本発明によれば、故障等の障害の発生したメモリにおける無駄な電力消費を排除し、装置全体として消費電力を大幅に低減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第一実施形態に係る記憶装置の構成を示すブロック図である。
【図２】本発明の第二実施形態に係る記憶装置の構成を示すブロック図である。
【図３】本発明の第三実施形態に係る記憶装置の構成を示すブロック図である。
【図４】本発明の第三実施形態に係る記憶装置の動作を示すフローチャートである。
【図５】本発明の第四実施形態に係る記憶装置の要部を示す回路図である。
【図６】図５に示す記憶装置の動作を示す説明図である。
【図７】図５に示す記憶装置の動作を示す説明図である。
【図８】参考例に係る記憶装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下、本発明に係る省電力記憶装置とこれを備えた情報処理装置、記憶装置の省電力制御方法及びプログラムの実施形態について、図面を参照して説明する。
ここで、以下に示す本発明の省電力記憶装置とこれを備えた情報処理装置で実行される処理動作、は、プログラム（ソフトウェア）の命令によりコンピュータで実行される処理，手段，機能によって実現される。プログラムは、コンピュータの各構成要素に指令を送り、以下に示すような本発明の所定の処理や機能、例えば、ＲＡＭの障害の検知やデグレード要求・情報の生成・入力、各ＲＡＭに対する制御、各ＲＡＭへのデータ等の処理を行わせる。
このように、本発明における各処理や手段は、プログラムとコンピュータとが協働した具体的手段によって実現される。
なお、プログラムの全部又は一部は、例えば、磁気ディスク，光ディスク，半導体メモリ，その他任意のコンピュータで読取り可能な記録媒体により提供され、記録媒体から読み出されたプログラムがコンピュータにインストールされて実行される。また、プログラムは、記録媒体を介さず、通信回線を通じて直接にコンピュータにロードし実行することもできる。
【００２５】
［第一実施形態］
まず、本発明の第一実施形態に係る省電力記憶装置について、図１を参照して説明する。
図１は、本発明の第一実施形態に係る記憶装置の構成を示すブロック図である。
なお、同図において、上述した図８に示す記憶装置と共通する部分については、重複した説明を省略する。
【００２６】
第一実施形態に係る記憶装置は、例えばスーパーコンピュータやワークステーション、パーソナルコンピュータ等の情報処理装置に備えられる記憶装置であり、図１に示すように、ＲＡＭ制御信号生成回路（メモリ制御信号生成回路）１１と、データ分配回路１２と、データ記憶領域となるＲＡＭ（メモリ）１３−０〜１３−１０とを備えた構成となっている。
ＲＡＭ制御信号生成回路１１は、上位装置からのリクエスト０−０が入力されると、リクエストの内容が書き込みの場合は、ＲＡＭ１３−０〜ＲＡＭ１３−１０への書き込み信号を生成し、メモリ制御信号１１−１１−０としてＲＡＭ１３−０〜１３−１０に送出する。
また、ＲＡＭ制御信号生成回路１１は、リクエストの内容が読み出しの場合には、ＲＡＭ１３−０〜１３−１０への読み出し信号を生成し、メモリ制御信号１１−１１−０としてＲＡＭ１３−０〜１３−１０に送出する。
【００２７】
ＲＡＭ制御信号生成回路１１内には、各ＲＡＭ１３−０〜１３−１０を個別に省電力制御可能な省電力制御回路１１−０〜１１−１０が備えられている。
これらの省電力制御回路１１−０〜１１−１０は、複数のＲＡＭに一対一で対応して複数備えられており、対応する各ＲＡＭに対して個別に所定の消費電力の制御を行うようになっている。
具体的には、本実施形態の省電力制御回路１１−０〜１１−１０は、まず、システム立ち上げの際にデグレード要求１４が入力されると、デグレード情報１５を参照し、制御対象のＲＡＭがデグレードとなるか判断する。
【００２８】
そして、省電力制御回路１１−０〜１１−１０は、対応するＲＡＭがデグレード対象である場合には、デグレード対象となったＲＡＭの消費電力を抑える所定の省電力処理を実行し、システムがクローズされるまで状態を維持する。
一方、制御対象のＲＡＭがデグレード対象とならなかった場合には、省電力制御回路１１−０〜１１−１０による所定の省電力処理は行われず、従って各ＲＡＭ１３−０〜１３−１０は、システムがクローズされるまで状態が維持されることになる。
【００２９】
ここで、省電力制御回路１１−０〜１１−１０による各ＲＡＭの省電力処理としては、例えば、各ＲＡＭが備えるノイズ低減用のＯＤＴ機構をＯＦＦにしてＯＤＴ用の消費電力を停止したり、各ＲＡＭに入力されるクロック信号を有効化するクロックイネーブル（ＣＫＥ）信号をＯＦＦすることによりＲＡＭの動作自体を停止して消費電力をなくす等、当該ＲＡＭで消費される電力を低減又は停止させる方法が挙げられる（後述する第二実施形態参照）。
なお、ＲＡＭの省電力処理は、ＯＤＴやＣＫＥのＯＮ／ＯＦＦのみに限らず、所望の各ＲＡＭにおける消費電力を個別に低減又は停止できるものであれば、他の処理・方法であってもよい。
【００３０】
データ分配回路１２は、システム立ち上げの際にデグレード要求１４が入力されると、デグレード情報１５を参照し、デグレード対象のＲＡＭにデータを割り付けないようにデータの再割り付けを行ない、システムクローズが実施されるまで状態を維持する。
また、データ分配回路１２は、デグレード要求１４が入力されないときは、ＲＡＭ１３−０〜１３−１０に対して順にデータを割り付け、システムクローズが実施されるまで状態を維持する。
このようにして、書き込みデータ０−１が入力されると、所定のＲＡＭに所定のデータを書き込み、ＲＡＭ１３−０〜１３−１０から読み出しデータが入力されると、割り付けられたデータ順にデータの並び換えを行い、読み出しデータ０−２として送出する。
【００３１】
ＲＡＭ１３−０〜１３−１０は、情報処理装置における各種データ処理を行うための記憶保持領域であり、書き込み及び読み出し処理が行われるデータを記憶・保持する記憶手段である。
そして、ＲＡＭ１３−０〜１３−１０は、ＲＡＭ制御信号生成回路１１から送出された制御信号をもとに所定の動作を行うようになっている。
【００３２】
以上のように構成された本実施形態の記憶装置１０では、複数のＲＡＭ１３−０〜１３−１０と、複数のＲＡＭ１３−０〜１３−１０を含むＲＡＭ制御単位毎に設けられ、書き込みデータ／読み出しデータの分配／編集を行うデータ分配回路１２と、ＲＡＭ制御単位毎に設けられ、上位装置からのリクエストに応じてＲＡＭ制御信号を生成し、各ＲＡＭ１３−０〜１３−１０に送出するＲＡＭ制御信号生成回路１１と、を備え、ＲＡＭ制御信号生成回路１１が、故障等の障害の発生したＲＡＭ（デグレード対象となったＲＡＭ）を個別に省電力制御する省電力制御回路１１−０〜１１−１０を備えるようになっている。
これにより、省電力制御回路１１−０〜１１−１０による個別の省電力制御により、故障等の障害の発生したＲＡＭのみを個別に制御して、故障したＲＡＭによる無駄な電力消費を排除し、装置全体として消費電力を大幅に低減することができる。
【００３３】
［第二実施形態］
次に、本発明の第二実施形態に係る記憶装置について、図２を参照して説明する。
なお、図８に示した参考例や図１に示した第一実施形態と共通する部分については、重複説明は省略する。
【００３４】
図２は、本発明の第二実施形態に係る記憶装置の構成を示すブロック図である。
この図に示すように、第二実施形態の記憶装置は、ＲＡＭ１３−０〜１３−１０が、終端抵抗の切り換えによりノイズの影響を低減するＯＤＴ機構を備えるとともに、クロックイネーブル信号の入力に応じて動作するように構成されている。
そして、本実施形態では、省電力制御回路１１−０〜１１−１０が、各ＲＡＭ１３−０〜１３−１０に対してＯＤＴ信号及びＣＫＥ信号を個別に送出可能に構成されている。
【００３５】
具体的には、ＲＡＭ１３−０〜１３−１０は、終端抵抗の切り換えによりノイズの影響を低減するＯＤＴ機構を有しており、ＯＤＴ信号の入力に応じてＯＤＴ機構をＯＮ／ＯＦＦするようになっている。ＯＤＴがＯＮになっていれば、所定の終点抵抗がＯＮされて不要ノイズ等が低減されるが、所定の終点抵抗値を得るための電力が消費されることになる。従って、ＲＡＭに故障等の障害が発生し、ＲＡＭとしての機能を果たさない場合に、ＯＤＴがＯＮになっていれば使用されない終点抵抗により無駄な電力が消費されることになる。
そこで、本実施形態では、省電力制御回路１１−０〜１１−１０の制御により、故障等の障害の発生したＲＡＭに対しては、ＯＤＴ信号をＯＦＦとすることにより、無駄な電力が消費されないようにしている。
【００３６】
また、ＲＡＭ１３−０〜１３−１０は、ＣＫＥ信号の入力に応じて動作するようになっており、ＣＫＥ信号がＯＮになっていれば、クロック信号の入力が有効化され、入力されるクロック信号に基づいてＲＡＭとしての読み書き動作を行うようになっている。従って、ＣＫＥ信号がＯＦＦされれば、クロック信号の入力が無効化され、ＲＡＭとして動作しないことになり、仮にＲＡＭに対して外部から制御信号等が入力されてもクロックが無効化されているのでＲＡＭが動作せず、その結果、電力が消費されないことになる。
そこで、本実施形態では、省電力制御回路１１−０〜１１−１０の制御により、故障等の障害の発生したＲＡＭに対しては、ＣＫＥ信号をＯＦＦとすることにより、無駄な電力が消費されないようにしている。
【００３７】
省電力制御回路１１−０〜１１−１０は、複数のＲＡＭに一対一で対応して複数備えられており、対応する各ＲＡＭに対して個別に所定の消費電力の制御を行うようになっている。
本実施形態の省電力制御回路１１−０〜１１−１０は、各ＲＡＭ１３−０〜１３−１０に対してＯＤＴ信号を個別に送出できるようになっており、故障等の障害が発生したＲＡＭのＯＤＴ信号を個別にＯＦＦにする。
また、省電力制御回路１１−０〜１１−１０は、各ＲＡＭ１３−０〜１３−１０に対してＣＫＥ信号を個別に送出できるようになっており、故障等の障害が発生したＲＡＭのＣＫＥ信号を個別にＯＦＦにする。
【００３８】
具体的には、省電力制御回路１１−０〜１１−１０は、システム立ち上げの際にデグレード要求１４が入力されると、デグレード情報１５を参照し、制御対象のＲＡＭがデグレードとなるか判断する。
そして、いずれかのＲＡＭがデグレード対象である場合には、各省電力制御回路１１−０〜１１−１０は、ＯＤＴ信号及び／又はＣＫＥ信号を”ＯＦＦ”にしてデグレード対象となった対応するＲＡＭへ個別に送出し、システムがクローズされるまで状態を維持する。
また、省電力制御回路１１−０〜１１−１０は、デグレード対象とならなかったＲＡＭについては、ＯＤＴ信号及びＣＫＥ信号を”ＯＮ”にしてデグレード対象外である対応するＲＡＭへ送出し、システムがクローズされるまで状態を維持するようになっている。
【００３９】
以上により、本実施形態の記憶装置によれば、ＲＡＭ１３−０〜１３−１０が、終端抵抗の切り換えによりノイズの影響を低減するＯＤＴ機構を有し、ＯＤＴ信号の入力に応じてＯＤＴ機構をＯＮするとともに、クロックイネーブル信号の入力に応じて動作するように構成されており、また、省電力制御回路１１−０〜１１−１０が、各ＲＡＭ１３−０〜１３−１０に対してＯＤＴ信号を個別に送出可能に構成され、故障したＲＡＭのＯＤＴ信号を個別にＯＦＦにするので、故障したＲＡＭにおけるＯＤＴ機構の無駄な電力消費を排除し、装置全体として消費電力を大幅に低減することができる。
【００４０】
また、省電力制御回路１１−０〜１１−１０が、各ＲＡＭ１３−０〜１３−１０に対してＣＫＥ信号を個別に送出可能に構成され、故障したＲＡＭのＣＫＥ信号を個別にＯＦＦにするので、故障したＲＡＭに対してＣＫＥ信号を送り続けるという無駄な電力消費を排除し、装置全体として消費電力を大幅に低減することができる。
【００４１】
［第三実施形態］
次に、本発明の第三実施形態に係る記憶装置について、図３及び図４を参照して説明する。
ただし、図８に示す参考例や図１及び図２に示す第一及び第二実施形態と共通の部分については、重複説明を省略する。
【００４２】
図３は、本発明の実施形態に係る記憶装置の構成を示すブロック図である。
この図に示す第三実施形態の記憶装置１は、ＲＡＭ２−０−２−００〜２−０−２−１０の故障等の障害を検出するとともに、故障等したＲＡＭを装置外部及び／又は装置内部で記憶し、次回のシステム立ち上げの際に、故障等したＲＡＭをデグレードし、デグレードしたＲＡＭに対するＯＤＴ信号及び／又はＣＫＥ信号を個別にＯＦＦにする点が上述した第二実施形態と異なる点である。
さらに、本実施形態では、ＲＡＭ制御単位２−０〜２−３に設けられ、ＲＡＭ２−０−２−００〜２−０−２−１０から読み出したデータのエラー検出及び訂正を行う複数種類のＥＣＣ回路２−０−４を備えている。
このＥＣＣ回路２−０−４は、故障したＲＡＭをデグレードする際には、ＥＣＣ回路２−０−４を切り換えてデータの再割り付けを行うとともに、デグレードしたＲＡＭに対するＯＤＴ信号及び／又はＣＫＥ信号を個別にＯＦＦにするようになっている。
【００４３】
具体的には、本実施形態の記憶装置１は、ＲＡＭ制御単位２−０〜２−３で構成される。ここでＲＡＭ制御単位２−０〜２−３は、ほぼ同じ動作をするので、ＲＡＭ制御単位２−０について説明する。
ＲＡＭ制御単位２−０は、ＲＡＭ制御信号生成回路２−０−０と、データ分配回路２−０−１と、ＲＡＭ２−０−２−００〜２−０−２−１０と、ＥＣＧ回路２−０−３と、ＥＣＣ回路２−０−４とから構成されている。
さらに、ＲＡＭ制御信号生成回路２−０−０は、省電力制御回路２−０−０−０〜２−０−０−１０を備えている。
なお、実施形態のＲＡＭ制御単位２−０は、２種類のＥＣＧ回路／ＥＣＣ回路（Ｓ４ＥＣ−Ｄ４ＥＤ／Ｓ４ＥＣ）を備えるものとする。
【００４４】
記憶装置１は、上位装置から転送されるリクエスト０−１−０と、書き込みデータ０−１−１（００：３２）と、デグレード要求３と、デグレード制御情報４を入力とし、エラー報告５と、エラー情報６と、読み出しデータ１−０（００：３２）を出力とする。
そして、リクエストが読み出し命令であった場合は、ＲＡＭの所定のアドレスから読み出したデータを読み出しデータ１−０（００：３２）として上位装置に送出し、書き込み命令であった場合は、同時に転送された書き込みデータ０−１−１（００：３２）を所定のアドレスに書き込む。
【００４５】
ＲＡＭ制御単位２−０内のＲＡＭ制御信号生成回路２−０−０は、上位装置から送出されたリクエスト０−１−０が書き込みであった場合は、リクエストが指定する所定のアドレスにデータを書き込むためのＯＤＴ／ＣＫＥ以外のＲＡＭ制御信号２−０−０−１１をＲＡＭ２−０−２−００〜２−０−２−１０に送出する。
また、ＲＡＭ制御信号生成回路２−０−０は、上位装置から送出されたリクエストが読み出しであった場合は、リクエストが指定する所定のアドレスからデータを読み出すためのＯＤＴ／ＣＫＥ以外のＲＡＭ制御信号２−０−０−１１をＲＡＭ２−０−２−００〜２−０−２−１０へ送出する。
【００４６】
ＲＡＭ制御信号生成回路２−０−０内には複数の省電力制御回路２−０−０−０〜２−０−０−１０が備えられている。
省電力制御回路２−０−０−０〜２−０−０−１０は、上述した第一、第二実施形態の場合と同様、複数のＲＡＭに一対一で対応して複数備えられており、対応する各ＲＡＭに対して個別に所定の消費電力の制御を行うようになっている。
【００４７】
具体的には、省電力制御回路２−０−０−０〜２−０−０−１０は、システム立ち上げの際、デグレード要求３とデグレード情報４が入力されると、自ＲＡＭがデグレード対象であるか否かの確認を行なう。
そして、対応するＲＡＭがデグレード対象であった場合には、省電力制御回路２−０−０−０〜２−０−０−１０は、ＲＡＭに対するＯＤＴ信号及び／又はＣＫＥ信号をＯＦＦに設定し、システムがクローズされるまでその状態を維持する。
それ以外の場合には、省電力制御回路２−０−０−０〜２−０−０−１０は、ＲＡＭに対するＯＤＴ信号とＣＫＥ信号をＯＮに設定し、システムがクローズされるまでその状態を維持する。
【００４８】
データ分配回路２−０−１は、ＥＣＧ回路２−０−３からＲＡＭ書き込みデータ２−０−３−０（００：４４）［ＲＡＭのデグレードが発生した時は（００：４０）］が入力されると、デグレードが無い時には、データが割り当てられているＲＡＭにデータをそのまま送付する。
一方、デグレードがある時には、データ分配回路２−０−１は、デグレードされないＲＡＭにデータの再割り付けを行い、デグレードされないＲＡＭにデータを送付する（図３にＲＡＭ２−０−２−０１がデグレード対象となったときの再データ割り付けの例を示す）。
【００４９】
また、データ分配回路２−０−１は、ＲＡＭから読み出しデータが入力されると、デグレードが無い場合は、ＲＡＭ読み出しデータ２−０−４−０（００：４４）としてＥＣＣ回路２−０−４へ送付する。
一方、デグレードがされている場合には、データ分配回路２−０−１は、ＲＡＭから読み出したデータを所定の順番に並び換え、ＲＡＭ読み出しデータ２−０−４−０（００：４０）としてＥＣＣ回路２−０−４へ送付する。
【００５０】
ＲＡＭ２−０−２−００〜２−０−２−１０は、ＲＡＭ制御信号生成部２−０−０から送出されるＯＤＴ／ＣＫＥ以外の制御信号２−０−０−１１と、省電力制御回路２−０−０−０〜２−０−０−１０から送出されるＯＤＴ信号やＣＫＥ信号により、データの書き込みやデータの読み出しを行なう。
【００５１】
ＥＣＧ回路２−０−３は、Ｓ４ＥＣ−Ｄ４ＥＤのＥＣＧ回路２−０−３−０と、Ｓ４ＥＣのＥＣＧ回路２−０−３−１の２つのＥＣＧ回路を備えている。
ＥＣＧ回路２−０−３では、通常は、Ｓ４ＥＣ−Ｄ４ＥＤのＥＣＧ回路２−０−３−０が選択され、上位装置から書き込みデータ０−１−１（００：３２）が転送されると、３２ビットのデータに対して、１２ビットのチェックビットを付加し、ＲＡＭ書き込みデータ２−０−３−０（００：４４）としてデータ分配回路２−０−１に送出する。
また、システム立ち上げ時にデグレード要求３が入力されると、ＥＣＧ回路２−０−３では、以降はシステムがクローズされるまでＳ４ＥＣのＥＣＧ回路２−０−３−１が選択され、上位装置から書き込みデータ０−１−１（００：３２）が転送されると、３２ビットのデータに対して、８ビットのチェックビットを付加し、ＲＡＭ書き込みデータ２−０−３−０（００：４０）としてデータ分配回路２−０−１に送出する。
【００５２】
ＥＣＣ回路２−０−４は、Ｓ４ＥＣ−Ｄ４ＥＤのＥＣＣ回路２−０−４−０と、Ｓ４ＥＣのＥＣＣ回路２−０−４−１の２つのＥＣＣ回路を備えている。
ＥＣＣ回路２−０−４では、通常は、Ｓ４ＥＣ−Ｄ４ＥＤのＥＣＣ回路２−０−４−０が選択され、データ分配回路２−０−１から送出されたＲＡＭ読み出しデータ２−０−４−０（００：４４）又はＲＡＭ読み出しデータ２−０−４−０（００：４０）を受け取ると、データの正当性を確認し、エラーが無かった場合は、ＲＡＭ読み出しデータ２−０−４−０（００：３２）をそのまま読み出しデータ１−０（００：３２）として上位装置に送出する。
一方、エラーがあった場合は、ＥＣＣ回路２−０−４は、ＲＡＭ読み出しデータ２−０−４−０（００：４４）又はＲＡＭ読み出しデータ２−０−４−０（００：４０）でエラー情報を取得するとともに、データの訂正を行い、エラー報告５とエラー情報６を送出する。そして、訂正されたデータは、読み出しデータ１−０（００：３２）として上位装置に送出される。
【００５３】
なお、ＥＣＧ回路、ＥＣＣ回路、データ分配回路及びＲＡＭ制御信号生成回路の詳細動作や、エラー報告信号からデグレード要求を生成する方法等は、公知の技術を使用するものであり、また、本実施形態とは直接関係しないので、詳細な説明は省略する。
また、本実施形態では、エラー報告及びエラー情報を外部装置へ送出するとともに、エラー報告及びエラー情報にもとづいて生成されたデグレード要求及びデグレード情報を外部装置に記憶しておき、記憶装置のシステム立上げ時に外部装置からデグレード要求及びデグレード情報を入力してデグレード処理を行っているが、記憶装置が電源を落してもデータを消失しない記憶手段を備えるのであれば、装置内部でデグレード要求及びデグレード情報を管理するようにしてもよい。
また、本実施形態では、デグレード要求とデグレード情報を、ＲＡＭの故障等の障害発生にもとづいて生成して該当するＲＡＭの省電力処理を行うようにしているが、任意のＲＡＭについて、障害発生の有無に関わらず省電力処理を行うようにすることもできる（後述する第四実施形態参照）。
【００５４】
次に、本発明の第三実施形態に係る記憶装置１の動作について、図４を参照して説明する。
図４は、本発明の第三実施形態に係る記憶装置の動作を示すフローチャートである。
【００５５】
同図に示すように、記憶装置１は、まず、システムの立ち上げを行い（Ｓ１）、その後、システムの運用を開始する（Ｓ２）。
システムの運用中にＲＡＭ２−０−２−００〜２−０−２−１０の故障が発生すると（Ｓ３）、故障情報の採取をＥＣＣ回路２−０−４で行い（Ｓ４）、エラー報告とエラー情報を生成する。
その情報をもとに訂正不可能エラーであるか訂正可能エラーであるかの判断をＥＣＣ回路２−０−４で行い（Ｓ５）、訂正不可能エラーのときには、システムダウンに至る（Ｓ６）。訂正可能エラーの時には、デグレード要求とデグレード情報を次回のシステム立ち上げ時まで装置外部又は装置内部で記憶する（Ｓ７）。その後、システムクローズがされる（Ｓ８）。
【００５６】
その後のシステムの立ち上げの際に、デグレード要求があるかを確認し（Ｓ９）、デグレード要求が有った場合には、ＥＣＧ回路２−０−３／ＥＣＣ回路２−０−４を他の回路に変更し（Ｓ１０）、デグレードのＲＡＭ以外へデータの再割り付けを行い（Ｓ１１）、デグレードするＲＡＭのＯＤＴ信号及び／又はＣＫＥ信号をＯＦＦにしてから（Ｓ１２）、システムの再立ち上げを行なう（Ｓ１３）。
このような動作手順とすることで、故障したＲＡＭの消費電力を削減した上で、システム運用が開始される（Ｓ１４）。
一方、デグレード要求が無かった場合は、そのままシステム立ち上げが開始され（Ｓ１３）、システム運用が開始される（Ｓ１４）。
【００５７】
以上説明したように、本実施形態の記憶装置１によれば、ＲＡＭ２−０−２−００〜２−０−２−１０の故障を検出するとともに、故障したＲＡＭを装置外部及び／又は装置内部で記憶し、次回のシステム立ち上げの際に、故障したＲＡＭをデグレードし、デグレードしたＲＡＭに対するＯＤＴ信号及び／又はＣＫＥ信号を個別にＯＦＦにするので、次回のシステム立ち上げ後、故障したＲＡＭによる電力消費を確実に排除することができる。
【００５８】
また、記憶装置１は、ＲＡＭ制御単位２−０〜２−３に設けられ、ＲＡＭ２−０−２−００〜２−０−２−１０から読み出したデータのエラー検出及び訂正を行う複数種類のＥＣＣ回路２−０−４を備え、故障したＲＡＭをデグレードする際には、ＥＣＣ回路２−０−４を切り換えてデータの再割り付けを行うとともに、デグレードしたＲＡＭに対するＯＤＴ信号及び／又はＣＫＥ信号を個別にＯＦＦにするので、チェックビットの多いＥＣＣ回路からチェックビットが少ないＥＣＣ回路へ切り換えることにより、ＲＡＭ制御単位内でデータの再割り付けを行うことができるとともに、デグレードしたＲＡＭに対するＯＤＴ信号及びＣＫＥ信号を個別にＯＦＦすることで、次回のシステム立ち上げ後、故障したＲＡＭによる電力消費を確実に排除することができる。
【００５９】
［第四実施形態］
次に、本発明の第四実施形態に係る記憶装置について、図５〜図７を参照して説明する。
なお、本実施形態においても、上述した図８に示す参考例や図１〜図４で示した第一〜第三実施形態と共通の部分については、上述した各説明を援用し、重複説明を省略する。
【００６０】
図５は、本発明の第四実施形態に係る記憶装置の要部を示す回路図である。
この図に示す第四実施形態の記憶装置は、複数のいずれのＲＡＭにも故障等の障害がなく通常に動作している場合に、正常に動作しているＲＡＭのうちから任意のＲＡＭを選択し、当該ＲＡＭをデグレードして省電力化を図るとともに、いずれかのＲＡＭに実際に故障等の障害が発生した場合には、その故障したＲＡＭをデグレードし、先にデグレードされていた正常なＲＡＭを有効にしてデータの再割り付けを行えるようにするものである。
【００６１】
一般に、スーパーコンピュータ等の高精度・高機能の情報処理装置に搭載される記憶装置を想定した場合、高品質のＲＡＭが搭載されている場合には、Ｓ４ＥＣのＥＣＣ回路を使用するだけで、品質が十分確保される場合がある。そのようなＲＡＭを搭載した記憶装置、情報処理装置においては、上述した第一〜第三実施形態で示したデグレード処理が実行される省電力モードを設定することにより、各ＲＡＭの障害の有無に関わらず、消費電力を低減・抑制することが可能になる。
そこで、本実施形態では、図５に示すような選択回路を備えることにより、各ＲＡＭの障害の有無に関わらず、デグレード要求・情報に基づくＲＡＭの省電力処理を行うようにしている。
【００６２】
具体的には、図５に示す回路は、ＲＡＭ制御信号生成回路２−０−０（図１〜図３参照）内に設けられるＲＡＭ選択回路である。
このＲＡＭ選択回路は、図５に示すように、ＡＮＤゲートＧ１、ＮＯＲゲートＧ２及びセレクタＡを備えた構成となっている。
ＡＮＤゲートＧ１には、ＲＡＭの故障等によるデグレード要求がないときであってもデグレード要求３を“１”として入力し、デグレードするＲＡＭがあると設定し、さらに、デグレード情報としてデグレードするＲＡＭの情報を与えないようにする。
ＮＯＲゲートＧ２には、ＲＡＭ２−０−２−００〜ＲＡＭ２−０−２−１０について、故障等の障害が発生した場合にはデグレード信号“１”を入力し、それ以外の場合にはデグレード信号“０”を入力する。
【００６３】
セレクタＡには、ＡＮＤゲートＧ１の出力が入力され、ＡＮＤゲートＧ１の出力結果に応じて所定の信号が選択されるようにする。
具体的には、セレクタＡには、セレクタＡに直接接続された任意の一のＲＡＭ（図５ではＲＡＭ２−０−２−１０）のデグレード信号（デグレード信号“０”又は“１”）と、当該ＲＡＭ（ＲＡＭ２−０−２−１０）をデグレードするためのデグレード信号（デグレード信号“１”）が入力される。
そして、ＡＮＤゲートＧ１の出力が“０”の場合には、セレクタＡに直接接続されたＲＡＭ２−０−２−１０のデグレード信号が選択され、一方、ＡＮＤゲートＧ１の出力が“１”の場合には、セレクタＡに直接接続されているＲＡＭ２−０−２−１０を動作させないように、当該ＲＡＭ２−０−２−１０をデグレードするデグレード信号“１”が選択されるようになっている。
【００６４】
このようにすると、ＲＡＭ２−０−２−００〜ＲＡＭ２−０−２−１０のいずれにも故障等がなくデグレード要求がない場合には、図５に示すＮＯＲゲートＧ２に入力されるＲＡＭ２−０−２−００デグレード信号〜ＲＡＭ２−０−２−１０デグレード信号はすべて“０”となり、ＡＮＤゲートＧ１の出力が“１”となるので、セレクタＡには“１”が入力され、セレクタＡではＲＡＭ２−０−２−１０をデグレードするデグレード信号“１”が選択される。
従って、この場合には、ＲＡＭ２−０−２−１０のデグレード情報がＲＡＭ制御信号生成回路に転送され、その結果、セレクタＡに直接接続されたＲＡＭ２−０−２−１０は常にデグレード状態となる。
【００６５】
一方、ＲＡＭ２−０−２−００〜ＲＡＭ２−０−２−０９のいずれかに故障等が発生し、通常のデグレード要求があった場合には、デグレード要求３は“１”で、ＮＯＲゲートＧ２に入力されるＲＡＭ２−０−２−００デグレード信号〜ＲＡＭ２−０−２−１０デグレード信号のいずれかが“１”となるので、ＡＮＤゲートＧ１の出力が“０”となる。
従って、この場合には、セレクタＡには“０”が入力され、セレクタＡでは当該セレクタＡに直接接続されたＲＡＭ２−０−２−１０のデグレード信号“０”が選択され、当該ＲＡＭ２−０−２−１０の情報がＲＡＭ制御信号生成回路に転送される。これにより、ＲＡＭ２−０−２−１０は、故障したＲＡＭに替わって動作することになる。
【００６６】
以上のようなＲＡＭ選択回路を備えることにより、ＲＡＭに故障等の障害がない場合にも、常に任意の１つのＲＡＭをデグレード状態として消費電力の低減を図ることができる。
なお、図５に示す例では、ＲＡＭ２−０−２−１０を常にデグレード対象とする構成となっているが、これを他のＲＡＭとしてもよいことは言うまでもない。
その場合には、デグレード対象とする任意のＲＡＭのデグレード信号をセレクタＡに直接接続させればよい。
【００６７】
以下、本実施形態に係るＲＡＭ選択回路によるＲＡＭ選択の具体的動作について、図６及び図７を参照して更に説明する。
図６は、記憶装置の１１個のＲＡＭ２−０−２−００〜２−０−２−１０のうち、１０個のＲＡＭ２−０−２−００〜２−０−２−０９を動作させ、１個のＲＡＭ２−０−２−１０を動作させずに省電力処理を行う消費電力低減モードの場合の動作を示している。
同図（ａ）は１０個のＲＡＭ２−０−２−００〜２−０−２−０９に故障等の障害が発生していない場合、同図（ｂ）は１０個のＲＡＭ２−０−２−００〜２−０−２−０９のいずれかに故障等の障害が発生した場合である。
【００６８】
図６（ａ）に示すように、１０個のＲＡＭ２−０−２−００〜２−０−２−０９に故障等の障害が発生していない場合、すなわち、本来のデグレードがない通常の場合には、ＲＡＭ選択回路は以下のように動作する。
(1)まず、ＡＮＤゲートＧ１に入力するデグレード要求３を“１”となる。
(2)また、ＮＯＲゲートＧ２に入力するＲＡＭ２−０−２−００〜２−０−２−１０のデグレード信号はすべて“０”となる。
(3)この場合、ＡＮＤゲートＧ１の出力は“１”となり、セレクタＡではＲＡＭ２−０−２−１０の“デグレード”が選択され、従ってＲＡＭ２−０−２−１０は動作しない。
【００６９】
次に、図６（ｂ）に示すように、１０個のＲＡＭ２−０−２−００〜２−０−２−０９のいずれかに故障等の障害が発生した場合、すなわち、本来のデグレードが生じた場合には、ＲＡＭ選択回路は以下のように動作する。
(1)まず、ＡＮＤゲートＧ１に入力するデグレード要求３を“１”となる。
(2)また、ＮＯＲゲートＧ２に入力するＲＡＭ２−０−２−００〜２−０−２−０９のデグレード信号はいずれかが“１”となる。
このとき、図６（ａ）で示したように、消費電力モードでは、ＲＡＭ２−０−２−１０は動作していないので故障等は検出されず、従って、ＲＡＭ２−０−２−１０のデグレード信号は“１”とはならないので、ＲＡＭ２−０−２−１０がデグレードされることはない。
(3)そして、この場合には、ＡＮＤゲートＧ１の出力は“０”となり、セレクタＡではＲＡＭ２−０−２−１０のデグレード信号“０”が選択され、従ってＲＡＭ２−０−２−１０はデグレードされることなく動作する。
これにより、省電力モードにあったＲＡＭ２−０−２−１０が、故障等が発生したいずれかのＲＡＭに替わって動作することになる。
【００７０】
図７は、記憶装置の１１個のＲＡＭ２−０−２−００〜２−０−２−１０のすべてを動作させる通常モードの場合の動作を示している。
同図（ａ）は１１個のＲＡＭ２−０−２−００〜２−０−２−１０のすべてのＲＡＭに故障等の障害が発生していない場合、同図（ｂ）は１１個のＲＡＭ２−０−２−００〜２−０−２−１０のいずれかに故障等の障害が発生した場合である。
【００７１】
図７（ａ）に示すように、１１個のＲＡＭ２−０−２−００〜２−０−２−１０のすべてのＲＡＭに故障等の障害が発生していない場合、すなわち、本来のデグレードがない通常動作の場合には、ＲＡＭ選択回路は以下のように動作する。
図７は、RAM11個(通常モード)で動作している場合の動作
(1)まず、ＡＮＤゲートＧ１に入力するデグレード要求３を“０”とする。
(2)また、ＮＯＲゲートＧ２に入力するＲＡＭ２−０−２−００〜２−０−２−１０のデグレード信号はすべて“０”となる。
(3)この場合、ＡＮＤゲートＧ１の出力は“０”となり、セレクタＡではＲＡＭ２−０−２−１０のデグレード信号“０”が選択され、従ってＲＡＭ２−０−２−１０はデグレードとならずに動作することになる。
【００７２】
次に、図７（ｂ）に示すように、１１個のＲＡＭ２−０−２−００〜２−０−２−１０のいずれかに故障等の障害が発生した場合、すなわち、本来のデグレードが生じた場合には、ＲＡＭ選択回路は以下のように動作する。
(1)まず、ＡＮＤゲートＧ１に入力するデグレード要求３を“１”とする。
(2)また、ＮＯＲゲートＧ２に入力するＲＡＭ２−０−２−００〜２−０−２−１０のデグレード信号のいずれかが“１”となる。
(3)この場合も、ＡＮＤゲートＧ１の出力は“０”となるので、セレクタＡではＲＡＭ２−０−２−１０のデグレード信号（“０”又は“１”）が選択され、従って、この場合にはＲＡＭ２−０−２−１０のデグレードの状況により、以下のように動作することになる。
【００７３】
まず、ＲＡＭ２−０−２−１０が故障等した場合には、ＲＡＭ２−０−２−１０のデグレード信号が“１”となるので、セレクタＡからはＲＡＭ２−０−２−１０をデグレードするデグレード信号“１”が出力され、ＲＡＭ２−０−２−１０がデグレードされることになる。
一方、ＲＡＭ２−０−２−１０以外のＲＡＭが故障した場合には、ＲＡＭ２−０−２−１０のデグレード信号は“０”であり、ＲＡＭ２−０−２−１０はデグレードされることなく動作する。従って、この場合は、故障等が発生したいずれかのＲＡＭがデグレードされても、ＲＡＭ２−０−２−１０が動作することになる。
【００７４】
以上のように、本実施形態の記憶装置によれば、通常時は、所定の正常なＲＡＭをデグレードし、故障したＲＡＭをデグレードする際には、デグレードされている所定の正常なＲＡＭを有効にしてデータの再割り付けを行うとともに、上述した第二〜第三実施形態と同様に、デグレードしたＲＡＭに対するＯＤＴ信号及び／又はＣＫＥ信号を個別にＯＦＦにすることができる。
これにより、常に任意の１つのＲＡＭをデグレード状態として消費電力の低減を図ることができる。
また、実際にＲＡＭに故障等の障害が発生した場合には、デグレードされている所定の正常なＲＡＭを有効にするので、ＥＣＣ回路を切り換えることなく、ＲＡＭ制御単位内でデータの再割り付けを行うことができるとともに、デグレードしたＲＡＭに対するＯＤＴ信号及び／又はＣＫＥ信号を個別にＯＦＦすることで、次回のシステム立ち上げ後、故障したＲＡＭによる電力消費を確実に排除することができる。
【００７５】
以上、本発明の省電力記憶装置とこれを備えた情報処理装置、記憶装置の省電力制御方法及びプログラムについて、実施形態を示して説明したが、本発明は、上述した実施形態にのみ限定されるものではなく、特許請求の範囲内で種々の変更が可能であることは言うまでもない。
例えば、上述した実施形態では、故障したメモリを個別に省電力制御するにあたり、メモリに対して送出する終端抵抗切り換え信号やクロックイネーブル信号をＯＦＦにしているが、その他の省電力制御を故障したメモリに対して個別に実行するようにしてもよい。
【産業上の利用可能性】
【００７６】
本発明は、コンピュータなどで使用される記憶装置及びメモリ制御方法に適用することができる。特に、消費電力の低減が要求される記憶装置や記憶装置を備える情報処理装置に好適に利用することができる。
【符号の説明】
【００７７】
１  記憶装置
２−０  ＲＡＭ制御単位
２−０−０  ＲＡＭ制御信号生成回路
２−０−０−０〜２−０−０−１０  省電力制御回路
２−０−１  データ分配回路
２−０−２  ＲＡＭ
２−０−３  ＥＣＧ回路
２−０−４  ＥＣＣ回路
１１  ＲＡＭ制御信号生成回路
１１−０〜１１−１０  省電力制御回路
１２  データ分配回路
１３  ＲＡＭ
【図１】
2010176577.tif 000003
【図２】
2010176577.tif 000004
【図３】
2010176577.tif 000005
【図４】
2010176577.tif 000006
【図５】
2010176577.tif 000007
【図６】
2010176577.tif 000008
【図７】
2010176577.tif 000009
【図８】
2010176577.tif 000010