(57)【要約】【課題】読み出し時間の短縮化を図れ、高ビット精度のＡＤ変換を実現することが可能なＡＤ変換装置、固体撮像素子、およびカメラシステムを提供する。【解決手段】各カラム処理回路１５１は、画素から垂直信号線１１６を経由し得られる１つのアナログ信号と第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２とを比較する第１および第２の比較器１５２−１，１５２−２と、第１の比較器１５２−１の比較時間をカウントするカウンタを含み、カウンタのカウント結果を保持する第１のラッチ１５３−１と、第２の比較器１５２−２の比較時間をカウントするカウンタを含み、カウンタのカウント結果を保持する第２のラッチ１５３−２と、第１のラッチ１５３−１に保持されたデジタル値と第２のラッチ１５３−２に保持されたデジタル値に基づいて、ＡＤ変換後の所定の状態を区別して検出し、デジタルの確定値を求める論理回路１５４とを有する。【選択図】図４
2010252140.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なるランプ波である参照電圧が供給され、供給された参照電圧とアナログ入力信号とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を有し、
上記複数の参照電圧は、
同一時刻において任意の電圧だけオフセットされている
ＡＤ変換装置。
【請求項２】
上記複数の参照電圧は、
ステップ数も振幅も同一であるように形成される
請求項１記載のＡＤ変換装置。
【請求項３】
上記複数のラッチに保持されている上記複数の比較器の比較結果を演算する論理回路を有する
請求項１または２記載のＡＤ変換装置。
【請求項４】
ランプ波である第１の参照電圧とアナログ入力信号とを比較する第１の比較器と、
ランプ波である第２の参照電圧と上記アナログ入力信号とを比較する第２の比較器と、
上記第１の比較器の比較時間をカウントし、当該カウント結果を保持する第１のラッチと、
上記第２の比較器の比較時間をカウントし、当該カウント結果を保持する第２のラッチと、を有し、
上記第１の参照電圧と上記第２の参照電圧は、
同一時刻において任意の電圧だけオフセットされている
請求項１または２記載のＡＤ変換装置。
【請求項５】
ランプ波である第１の参照電圧とアナログ入力信号とを比較する第１の比較器と、
ランプ波である第２の参照電圧と上記アナログ入力信号とを比較する第２の比較器と、
上記第１の比較器の比較時間をカウントし、当該カウント結果を保持する第１のラッチと、
上記第２の比較器の比較時間をカウントし、当該カウント結果を保持する第２のラッチと、を有し、
上記論理回路は、
上記第１のラッチに保持されたデジタル値と上記第２のラッチに保持されたデジタル値に基づいて、ＡＤ変換後の所定の状態を区別して検出し、デジタルの確定値を求め、
上記第１の参照電圧と上記第２の参照電圧は、
同一時刻において任意の電圧だけオフセットされている
請求項３記載のＡＤ変換装置。
【請求項６】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して、
異なるランプ波である複数の参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を有し、
上記複数の参照電圧は、
同一時刻において任意の電圧だけオフセットされている
固体撮像素子。
【請求項７】
上記複数の参照電圧は、
ステップ数も振幅も同一であるように形成される
請求項６記載の固体撮像素子。
【請求項８】
上記複数のラッチに保持されている上記複数の比較器の比較結果を演算する論理回路を有する
請求項６または７記載の固体撮像素子。
【請求項９】
ランプ波である第１の参照電圧とアナログ入力信号とを比較する第１の比較器と、
ランプ波である第２の参照電圧と上記アナログ入力信号とを比較する第２の比較器と、
上記第１の比較器の比較時間をカウントし、当該カウント結果を保持する第１のラッチと、
上記第２の比較器の比較時間をカウントし、当該カウント結果を保持する第２のラッチと、を有し、
上記第１の参照電圧と上記第２の参照電圧は、
同一時刻において任意の電圧だけオフセットされている
請求項６または７記載の固体撮像素子。
【請求項１０】
ランプ波である第１の参照電圧とアナログ入力信号とを比較する第１の比較器と、
ランプ波である第２の参照電圧と上記アナログ入力信号とを比較する第２の比較器と、
上記第１の比較器の比較時間をカウントし、当該カウント結果を保持する第１のラッチと、
上記第２の比較器の比較時間をカウントし、当該カウント結果を保持する第２のラッチと、を有し、
上記論理回路は、
上記第１のラッチに保持されたデジタル値と上記第２のラッチに保持されたデジタル値に基づいて、ＡＤ変換後の所定の状態を区別して検出し、デジタルの確定値を求め、
上記第１の参照電圧と上記第２の参照電圧は、
同一時刻において任意の電圧だけオフセットされている
請求項８記載の固体撮像素子。
【請求項１１】
上記画素からの読み出しを行毎に２回行い、２回目の読み出しの後半で一部の参照電圧の供給が停止される
請求項６から１０のいずれか一に記載の固体撮像素子。
【請求項１２】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して、
異なるランプ波である複数の参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を有し、
上記複数の参照電圧は、
同一時刻において任意の電圧だけオフセットされている
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能なＡＤ変換装置、固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００３】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００４】
列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【０００５】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【０００６】
図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【０００７】
この固体撮像素子１は、図１に示すように、画素部２、垂直走査回路３、水平転送走査回路４、およびＡＤＣ群からなるカラム処理回路群５を有する。
さらに、固体撮像素子１は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital Analog Converter)と略す）６、およびアンプ回路（Ｓ／Ａ）７を有する。
【０００８】
画素部２は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素２１がマトリックス状（行列状）に配置されて構成される。
【０００９】
カラム処理回路群５は、列ごとにＡＤＣを形成するカラム処理回路５１が複数列配列されている。
各カラム処理回路（ＡＤＣ）５１は、ＤＡＣ６により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器５１−１を有する。
さらに、各カラム処理回路５１は、比較器５１−１の比較時間をカウントし、そのカウント結果を保持するラッチ（メモリ）５１−２を有する。
カラム処理回路５１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）８−１〜８−ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。
各メモリ５１−２の出力は、たとえばｋビット幅の水平転送線９に接続されている。
そして、水平転送線９に対応したｋ個のアンプ回路７が配置される。
【００１０】
図２は、図１の回路のタイミングチャートを示す図である。
【００１１】
各カラム処理回路（ＡＤＣ）５１において、垂直信号線８に読み出されたアナログ信号（電位Ｖｓｌ）が列毎に配置された比較器５１−１で階段状に変化する参照電圧Ｖｓｌｏｐと比較される。
このとき、アナログ電位Ｖｓｌと参照電圧Ｖｓｌｏｐのレベルが交差し比較器５１−１の出力が反転するまで、ラッチ５１−２でカウントが行われ、垂直信号線の電位（アナログ信号）Ｖｓｌがデジタル信号に変換される（ＡＤ変換される）。
このＡＤ変換は、１度の読出しで２回行われる。
１回目は単位画素２１のリセットレベル（Ｐ相）が垂直信号線８（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素２１で光電変換された信号が垂直信号線８（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関２重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はラッチ（メモリ）５１−２に記録され、水平（列）転送走査回路４により、順番に水平転送線９を介してアンプ回路７に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−２７８１３５号公報
【非特許文献】
【００１３】
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところが、上記構成を有する固体撮像素子では、Ｐ相、Ｄ相の電位を知るために基準となるランプ波は１つである。Ｐ相読み出し時間とＤ相読み出し時間はＤＡＣ６の出力のランプ波である参照電圧Ｖｓｌｏｐの傾きによって決まっている。
したがって、ランプ波の傾きを急にすれば読み出し時間を短縮することができる。
そのためにはＤＡＣ６の動作速度を向上させる必要がある。
しかしながら、アナログ回路であるＤＡＣ６の動作速度を、精度を保ったまま向上させることは容易ではないため、読み出しの高速化は困難である。
【００１５】
ＤＡＣ６の動作速度を向上させなくても、ＤＡＣ６が出力するランプ波の１段階当たりの変化量、すなわちステップ幅を増やせばランプ波の傾きが急になるので読み出し時間を短縮することができる。
しかし、ステップ幅を増やしただけではデジタル変換後の１ＬＳＢも増大し、ＡＤ変換精度が低下する。
【００１６】
本発明は、読み出し時間の短縮化を図れ、高ビット精度のＡＤ変換を実現することが可能なＡＤ変換装置、固体撮像素子、およびカメラシステムを提供することにある。
【００１７】
本発明の第１の観点のＡＤ変換装置は、それぞれ異なるランプ波である参照電圧が供給され、供給された参照電圧とアナログ入力信号とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を有し、上記複数の参照電圧は、同一時刻において任意の電圧だけオフセットされている。
【００１８】
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して、異なるランプ波である複数の参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を有し、上記複数の参照電圧は、同一時刻において任意の電圧だけオフセットされている。
【００１９】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して、異なるランプ波である複数の参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を有し、上記複数の参照電圧は、同一時刻において任意の電圧だけオフセットされている。
【００２０】
本発明によれば、複数の比較器において、同一時刻において任意の電圧だけオフセットされているそれぞれ異なるランプ波である参照電圧とアナログ入力信号とが比較される。  複数のラッチにおいて、各比較器の比較時間がカウントされ、比較器の出力が反転するとカウントを停止され、カウント値が保持される。
【発明の効果】
【００２１】
本発明によれば、クロック周波数を上げるもしくは読み出し時間を増加させることなく、高ビット精度のＡＤ変換を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図２】図１の回路のタイミングチャートを示す図である。
【図３】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図４】図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【図５】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図６】本実施形態に係る第１および第２の参照電圧の第１の形成例を示す図である。
【図７】本実施形態に係る論理回路の機能を説明するための図である。
【図８】図７の第１ケース（１）、第２のケース（２）、および第３のケース（３）を模式的に示す図である。
【図９】本実施形態に係る第１および第２の参照電圧の第２の形成例を示す図である。
【図１０】本実施形態に係る第１および第２の参照電圧の第３の形成例を示す図である。
【図１１】第１の参照電圧の第４の形成例を示す図である。
【図１２】本実施形態に係る第１および第２の参照電圧の第５の形成例を示す図である。
【図１３】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．カラムＡＤＣの構成例
３．ＤＡＣによる複数の参照電圧の形成例
４．カメラシステムの構成例
【００２４】
図３は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図４は、図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【００２５】
＜１．固体撮像素子の全体構成例＞
この固体撮像素子１００は、図３および図４に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、画素信号読み出し回路としてのＡＤＣ群であるカラム処理回路群１５０、並びにＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０を有する。
固体撮像素子１００は、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００２６】
画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。
【００２７】
［単位画素の構成例］
図５は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００２８】
この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。
【００２９】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００３０】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００３１】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出カする。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラム処理回路１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
【００３２】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００３３】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００３４】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００３５】
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理回路群１５０の各カラム処理回路１５１に出力する。
【００３６】
＜２．カラムＡＤＣの構成例＞
本実施形態のカラム処理回路群１５０は、アナログ信号ＶＳＬをデジタル信号に変換する過程で複数の参照電圧を同一時刻において任意の電圧だけオフセットさせて使用し、アナログ値と複数のランプ波との複数の比較結果を演算する機能を有する。
【００３７】
カラム処理回路群（カラムＡＤＣ）において、ステップ幅を増やしたランプ波である参照電圧を１つではなく複数用意し、それぞれをずらして使用すれば、ＡＤ変換精度を低下させずに高速な読み出しが可能となる。
【００３８】
逆に、カラム処理回路群（カラムＡＤＣ）において、ステップ幅を変えないランプ波である参照電圧を複数用意し、それぞれをずらして使用すれば、同じ読み出し時間で高精度な読み出しが可能となる。
【００３９】
また、カラム処理回路群（カラムＡＤＣ）において、一部のランプ波である参照電圧の供給を停止するだけで１ＬＳＢが増大することを利用して、人間が視認しづらい高照度側を低精度かつ低消費電力で読み出すことが可能である。
【００４０】
本実施形態においては、複数のランプ波である参照電圧をずらして使用し、高速な読み出しを実現する例の１つとして、図４に示すように、２つのランプ波である参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２を使用する方法を示す。
【００４１】
カラム処理回路群（ＡＤＣ群）１５０では、ＡＤＣブロックであるカラム処理回路（ＡＤＣ）１５１が複数列配列されている。
すなわち、カラム処理回路群１５０は、ｋビットデジタル信号変換機能を有し、各垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、列並列ＡＤＣブロックが構成される。
各カラム処理回路１５１は、画素から垂直信号線１１６を経由し得られる１つのアナログ信号（電位ＶＳＬ）と、２つの第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２とを比較する第１および第２の比較器１５２−１，１５２−２を有する。
第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２は、図６に示すように、２倍のステップ幅を持つ２本のランプ波(ランプ波ＲＡＭＰ１とランプ波ＲＡＭＰ２)を、もともとのステップ幅だけずらして形成される。
【００４２】
各カラム処理回路１５１は、第１の比較器１５２−１の比較時間をカウントするカウンタを含み、カウンタのカウント結果を保持する第１のラッチ（メモリ）１５３−１を有する。
各カラム処理回路１５１は、第２の比較器１５２−２の比較時間をカウントするカウンタを含み、カウンタのカウント結果を保持する第２のラッチ（メモリ）１５３−２を有する。
【００４３】
さらに、各カラム処理回路１５１は、第１のラッチ１５３−１に保持されたデジタル値と第２のラッチ１５３−２に保持されたデジタル値に基づいて、ＡＤ変換後の所定の状態を区別して検出し、デジタルの確定値を求める論理回路１５４を有する。
【００４４】
論理回路１５４は、ＡＤ変換後の下記の状態（所定の状態）を区別して検出することで１ＬＳＢを変えることなく半分の時間で読み出せるようになる。すなわち、論理回路１５４は、
（１）第２の比較器１５２−２による第２の参照電圧Ｖｓｌｏｐ２（ランプ波ＲＡＭＰ２）との比較結果だけが反転した場合、
（２）第１の比較器１５２−１による第１の参照電圧Ｖｓｌｏｐ１（ランプ波ＲＡＭＰ１）との比較結果と第２の比較器１５２−２による第２の参照電圧（ランプ波ＲＡＭＰ２）との比較結果がともに反転した場合、
を区別して検出する。
【００４５】
図７は、本実施形態に係る論理回路の機能を説明するための図である。
図８（Ａ）〜（Ｃ）は、図７の第１ケース（１）、第２のケース（２）、および第３のケース（３）を模式的に示す図である。
ここでは、１つの参照電圧を用いる通常の技術を比較技術とし、本実施形態のように２つの参照電圧を用いる場合を今回発明として示している。
第１のケース（１）、第２のケース（２）、および第３のケース（３）は時刻ｔが１つずつ進む場合であって、ステップが連続して変化する３つの場合である。
【００４６】
論理回路１５４は、下記の機能を有することにより、比較技術と同じメモリの値を出力することができる。
［１］第１のラッチ（メモリ）１５３−１の確定値ＶＤ１と第２のラッチ（メモリ）１５３−２の確定値ＶＤ２の和をとる。
［２］上記和の結果から１を減算する。
これを式に表すと、出力ＶＯは下記の通りである。
【００４７】
ＶＯ＝ＶＤ１＋ＶＤ２−１
【００４８】
第１のケースの場合、第１のメモリ１５３−１の確定値ＶＤ１は２であり、第２のメモリ１５３−２の確定値ＶＤ２は２である。
したがって、上記（１）から、ＶＯ＝２＋２−１＝３となる。
この値は比較技術と同じ値３となっている。
【００４９】
第２のケースの場合、第１のメモリ１５３−１の確定値ＶＤ１は３であり、第２のメモリ１５３−２の確定値ＶＤ２は２である。
したがって、上記（１）から、ＶＯ＝３＋２−１＝４となる。
この値は比較技術と同じ値４となっている。
【００５０】
第３のケースの場合、第１のメモリ１５３−１の確定値ＶＤ１は３であり、第２のメモリ１５３−２の確定値ＶＤ２は３である。
したがって、上記（１）から、ＶＯ＝３＋３−１＝５となる。
この値は比較技術と同じ値５となっている。
【００５１】
カラム処理回路１５１において、第１の比較器１５２−１は、アナログ電位ＶＳＬと第１の参照電圧Ｖｓｌｏｐ１のレベルが交差すると出力信号ＳＣＭＰ１を反転させる。
第２の比較器１５２−２は、アナログ電位ＶＳＬと第２の参照電圧Ｖｓｌｏｐ２のレベルが交差すると出力信号ＳＣＭＰ２を反転させる。
第１のラッチ（メモリ）１５３−１は、たとえばクロックＣＬＫに同期してカウント動作を行い、第１の比較器１５２−１の出力ＳＣＭＰ１のレベルが反転するとカウント動作を停止し、そのときの値を保持する。
第２のラッチ（メモリ）１５３−２は、たとえばクロックＣＬＫに同期してカウント動作を行い、第２の比較器１５２−２の出力ＳＣＭＰ２のレベルが反転するとカウント動作を停止し、そのときの値を保持する。
そして、論理回路１５４で第１および第２のラッチ（メモリ）１５３−１，１５３−２の確定値を用いた演算処理が行われ、出力される。
各論理回路１５４の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【００５２】
このように、本実施形態のカラムＡＤＣにおいては、アナログ信号ＶＳＬをデジタル信号に変換する過程で複数の参照電圧を同一時刻において任意の電圧だけオフセットさせて使用し、アナログ値と複数のランプ波との複数の比較結果を演算する機能を有する。
このようにすることで、本実施形態のカラムＡＤＣにおいては、通常の構成に比べて高速にＡＤ変換を行うことができる。
ＡＤ変換に対する実行時間が短縮されるため、消費電力の削減が期待できる。
また、読み出し時間を増加させることなく、高ビット精度のＡＤ変換を実現できる。
【００５３】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、論理回路１５４により演算で得られたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００５４】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、カラム処理回路群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
【００５５】
なお、ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
【００５６】
これを除去する手法として、相関二重サンプリング（ＣＤＳ；Correlated Double Sampling）が採用される。
これは一度信号電荷をサンプリングする直前の状態（リセットレベル）読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
【００５７】
＜３．ＤＡＣのよる複数の参照電圧の形成例＞
複数の参照電圧（ランプ波）は、ＤＡＣ１６１により生成される。
図６は、第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２の第１の形成例を示す図である。
【００５８】
図６の例では、第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２は、２倍のステップ幅を持つ２本のランプ波(ランプ波ＲＡＭＰ１とランプ波ＲＡＭＰ２)を、もともとのステップ幅だけずらして形成される。
図６の例は一例であり、第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２は、たとえば図９〜図１２の示すように形成することも可能である。
【００５９】
図９は、第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２の第２の形成例を示す図である。
【００６０】
図９の例では、同一のステップ幅を持つ２つの第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２（２つのランプ波）を、もともとのステップ幅の半分だけずらして使うことで、図２の場合と同じ読み出し時間で２倍の精度で読み出せるようになる。
【００６１】
図１０は、第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２の第３の形成例を示す図である。
【００６２】
図１０の例では、Ｄ相読み出しの後半で一部の参照電圧（ランプ波）の供給を停止することにより、人間が視認しづらい高照度側を低精度にする代わりに低消費電力で読み出せるようになる。
【００６３】
図１１は、第１の参照電圧Ｖｓｌｏｐ１の第４の形成例を示す図である（特開２００６−５０２３１号公報参照）。
【００６４】
図１１の例では、ステップ幅が可変の単一のランプ波を使うことで高照度側を低精度にすることが可能である。
【００６５】
図１２は、第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２の第５の形成例を示す図である。
【００６６】
図１１の例では、ステップ幅が可変の単一のランプ波を使うことで高照度側を低精度にすることが可能であるが、図１２に示すように、任意の量のオフセットを付けた参照電圧（ランプ波）を組み合わせることで、この発明を応用して精度を上げることができる。
【００６７】
このように、複数のＤＡＣスロープを準備する必要があるが、ＤＡＣの回路構造的には容易に実現できる。
【００６８】
次に、上記構成による動作を説明する。
【００６９】
ＤＡＣ１６１において、Ｐ相時には、第１の参照電圧Ｖｓｌｏｐ１および第２の参照電圧Ｖｓｌｏｐ２が生成される。
各カラム処理回路（ＡＤＣ）１５１において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された第１および第２の比較器１５２−１，１５２−２で第１の参照電圧Ｖｓｌｏｐ１，第２の参照電圧Ｖｓｌｏｐ２と比較される。
アナログ電位ＶＳＬと第１の参照電圧Ｖｓｌｏｐ１、第２の参照電圧Ｖｓｌｏｐ２のレベルが交差し第１の比較器１５２−１および第２の比較器１５２−２の出力が反転するまで、第１および第２のラッチ（メモリ）１５３−１，１５３−２でカウントが行われる。
第１のラッチ（メモリ）１５３−１では、たとえばクロックＣＬＫに同期してカウント動作を行い、第１の比較器１５２−１の出力ＳＣＭＰ１のレベルが反転するとカウント動作が停止され、そのときの値が保持される。
第２のラッチ（メモリ）１５３−２では、たとえばクロックＣＬＫに同期してカウント動作を行い、第２の比較器１５２−２の出力ＳＣＭＰ２のレベルが反転するとカウント動作が停止し、そのときの値が保持される。
そして、論理回路１５４で第１および第２のラッチ（メモリ）１５３−１，１５３−２の確定値を用いた演算処理が行われ、出力される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素１１０Ａで光電変換された信号が垂直信号線１１６（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
【００７０】
ＤＡＣ１６１において、Ｄ相時にも、ランプ波である第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２が共に生成される。
各カラム処理回路（ＡＤＣ）１５１において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された第１および第２の比較器１５２−１，１５２−２で第１の参照電圧Ｖｓｌｏｐ１，第２の参照電圧Ｖｓｌｏｐ２と比較される。
アナログ電位ＶＳＬと第１の参照電圧Ｖｓｌｏｐ１、第２の参照電圧Ｖｓｌｏｐ２のレベルが交差し第１の比較器１５２−１および第２の比較器１５２−２の出力が反転するまで、第１および第２のラッチ（メモリ）１５３−１，１５３−２でカウントが行われる。
第１のラッチ（メモリ）１５３−１では、たとえばクロックＣＬＫに同期してカウント動作を行い、第１の比較器１５２−１の出力ＳＣＭＰ１のレベルが反転するとカウント動作が停止され、そのときの値が保持される。
第２のラッチ（メモリ）１５３−２では、たとえばクロックＣＬＫに同期してカウント動作を行い、第２の比較器１５２−２の出力ＳＣＭＰ２のレベルが反転するとカウント動作が停止し、そのときの値が保持される。
そして、論理回路１５４で第１および第２のラッチ（メモリ）１５３−１，１５３−２の確定値を用いた演算処理が行われ、出力される。
このＰ相およびＤ相変換の結果と合わせて、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関２重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号は、水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路１７０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
【００７１】
以上説明したように、本実施形態の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し回路（カラム処理回路群、ＡＤＣ群）１５０と、を有する。
また、固体撮像素子１００は、アナログ信号ＶＳＬをデジタル信号に変換する過程で、複数の参照電圧（ランプ波）を同一時刻において任意の電圧だけオフセットさせて使用し、アナログ値と複数のランプ波との複数の比較結果を演算する機能を有する。
具体的には、各カラム処理回路１５１は、画素から垂直信号線１１６を経由し得られる１つのアナログ信号（電位ＶＳＬ）と、２つの第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２とを比較する第１および第２の比較器１５２−１，１５２−２を有する。
各カラム処理回路１５１は、第１の比較器１５２−１の比較時間をカウントするカウンタを含み、カウンタのカウント結果を保持する第１のラッチ（メモリ）１５３−１を有する。
各カラム処理回路１５１は、第２の比較器１５２−２の比較時間をカウントするカウンタを含み、カウンタのカウント結果を保持する第２のラッチ（メモリ）１５３−２を有する。
さらに、各カラム処理回路１５１は、第１のラッチ１５３−１に保持されたデジタル値と第２のラッチ１５３−２に保持されたデジタル値に基づいて、ＡＤ変換後の所定の状態を区別して検出し、デジタルの確定値を求める論理回路１５４を有する。
したがって、本実施形態によれば、以下の効果を得ることができる。
【００７２】
本実施形態によれば、通常の構成に比べて高速にＡＤ変換を行うことができる。
すなわちＡＤ変換に対する実行時間が短縮されるため、消費電力の削減が期待できる。
また、読み出し時間を増加させることなく、高ビット精度のＡＤ変換を実現できる。
【００７３】
本実施形態によれば、ステップ幅を増やした複数のランプ波をずらして使用することで高速読み出しを実現できる。
また、ステップ幅を変えない複数のランプ波をずらして使用することで高精度読み出しを実現できる。
また、一部のランプ波を停止することで低精度かつ低消費電力読み出しを実現できる。
【００７４】
また、２つのランプ波はステップ数は同一だが振幅が異なる場合、振幅の小さいランプ波は電圧１ステップの変化が小さく、比較器は微小な電圧差を検知する必要があるため設計変更等により精度 (感度)を向上させる必要がある。
これに対して、本実施形態のように、２つのランプ波である参照電圧はステップ数も振幅も同一であるように形成することにより、比較器が電圧１ステップを検知する精度(感度)を向上させる必要は無い。
振幅が同じランプ波を使うため、垂直信号線（列線）からの信号電圧とのクロスがなくなる可能性はない。
【００７５】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７６】
＜４．カメラシステムの構成例＞
図１３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００７７】
本カメラシステム２００は、図１３に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【００７８】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【００７９】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００８０】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【００８１】
１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・カラム処理回路、１５２−１・・・第１の比較器、１５２−２・・・第２の比較器、１５３・・・ラッチ（メモリ）、１５４・・・論理回路、１６１・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
【図１】
2010252140.tif 000003
【図２】
2010252140.tif 000004
【図３】
2010252140.tif 000005
【図４】
2010252140.tif 000006
【図５】
2010252140.tif 000007
【図６】
2010252140.tif 000008
【図７】
2010252140.tif 000009
【図８】
2010252140.tif 000010
【図９】
2010252140.tif 000011
【図１０】
2010252140.tif 000012
【図１１】
2010252140.tif 000013
【図１２】
2010252140.tif 000014
【図１３】
2010252140.tif 000015