(57)【要約】【課題】隣接端子間のショート不良、及び偶数番目の端子のＨｉレベル固着のオープン不良を検出可能な導通検査装置を提供することである。【解決手段】本発明にかかる導通検査装置は、検査対象端子（１_１〜１_ｎ）毎に、検査対象端子のオープン不良とショート不良の少なくとも一方を判定するオープン／ショート検出回路（２_１〜２_ｎ）を有する。そして、オープン／ショート検出回路が接続されている検査対象端子の導通状態と前段のオープン／ショート検出回路の検出結果（４_１〜４_（ｎ−１））とに基づき当該オープン／ショート検出回路の検出結果（４_１〜４_ｎ）を生成し、当該検出結果を後段のオープン／ショート検出回路へ出力する。更に、本発明にかかる導通検査装置は、最終段のオープン／ショート検出回路の出力４_ｎに基づき導通状態を判定している。【選択図】図１
2010210303.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置と、当該半導体装置を実装する実装基板との導通状態を検査する導通検査装置であって、
検査対象端子毎に設けられた、当該検査対象端子のオープン不良とショート不良の少なくとも一方を判定するオープン／ショート検出回路を有し、
前記オープン／ショート検出回路が接続されている検査対象端子の導通状態と前段のオープン／ショート検出回路の検出結果とに基づき当該オープン／ショート検出回路の検出結果を生成し、当該検出結果を後段のオープン／ショート検出回路へ出力すると共に、最終段のオープン／ショート検出回路の出力に基づき導通状態を判定する、導通検査装置。
【請求項２】
前記オープン／ショート検出回路のうちの連続する３つのオープン／ショート検出回路をそれぞれ第１のオープン／ショート検出回路、第２のオープン／ショート検出回路、第３のオープン／ショート検出回路とした場合、
前記第２のオープン／ショート検出回路が接続されている検査対象端子の導通状態と前記第１のオープン／ショート検出回路の検出結果とに基づき前記第２のオープン／ショート検出回路の検出結果を生成し、当該第２のオープン／ショート検出回路の検出結果を前記第３のオープン／ショート検出回路へ出力し、最終段のオープン／ショート検出回路の出力に基づき導通状態を判定する、請求項１に記載の導通検査装置。
【請求項３】
前記オープン／ショート検出回路は、当該オープン／ショート検出回路が接続されている検査対象端子の導通状態がオープン不良またはショート不良である場合は、当該導通状態の検出結果を後段のオープン／ショート検出回路へ出力する、請求項１または２に記載の導通検査装置。
【請求項４】
前記オープン／ショート検出回路は、当該オープン／ショート検出回路が接続されている検査対象端子の導通状態が正常である場合は、前記前段のオープン／ショート検出回路の出力結果を前記後段のオープン／ショート検出回路へ出力する、請求項１乃至３のいずれか一項に記載の導通検査装置。
【請求項５】
前記オープン／ショート検出回路はデイジーチェーン接続されている、請求項１乃至４のいずれか一項に記載の導通検査装置。
【請求項６】
前記オープン／ショート検出回路は、通常動作モードと前記オープン不良を検出するモードと前記ショート不良を検出するモードを切り替える第１及び第２のモード端子を有する、請求項１乃至５のいずれか一項に記載の導通検査装置。
【請求項７】
前記オープン／ショート検出回路は、前記オープン不良を検出する際に前記検査対象端子と同一レベルの信号を入力するＴＤＩ端子を有する、請求項１乃至６のいずれか一項に記載の導通検査装置。
【請求項８】
前記第１のモード端子がＨｉレベル、前記第２のモード端子がＬｏレベルの場合、前記オープン／ショート検出回路はオープン不良を検出するモードとなり、前記検査対象端子の全てをＬｏレベル、前記ＴＤＩ端子をＬｏレベルとした際に、前記最終段のオープン／ショート検出回路の出力がＨｉレベルであれば正常、ＬｏレベルであればＨｉレベル固着のオープン不良と判定する、請求項１乃至７のいずれか一項に記載の導通検査装置。
【請求項９】
前記第１のモード端子がＨｉレベル、前記第２のモード端子がＬｏレベルの場合、前記オープン／ショート検出回路はオープン不良を検出するモードとなり、前記検査対象端子の全てをＨｉレベル、前記ＴＤＩ端子をＨｉレベルとした際に、前記最終段のオープン／ショート検出回路の出力がＨｉレベルであれば正常、ＬｏレベルであればＬｏレベル固着のオープン不良と判定する、請求項１乃至７のいずれか一項に記載の導通検査装置。
【請求項１０】
前記第１のモード端子がＬｏレベル、前記第２のモード端子がＨｉレベルの場合、前記オープン／ショート検出回路はショート不良を検出するモードとなり、前記検査対象端子のうち奇数番目の端子にＬｏレベル、偶数番目の端子にＨｉレベルとした際に、前記最終段のオープン／ショート検出回路の出力がＨｉレベルであれば正常、Ｌｏレベルであればショート不良と判定する、請求項１乃至７のいずれか一項に記載の導通検査装置。
【請求項１１】
前記第１のモード端子がＬｏレベル、前記第２のモード端子がＨｉレベルの場合、前記オープン／ショート検出回路はショート不良を検出するモードとなり、前記検査対象端子のうち奇数番目の端子にＨｉレベル、偶数番目の端子にＬｏレベルとした際に、前記最終段のオープン／ショート検出回路の出力がＨｉレベルであれば正常、Ｌｏレベルであればショート不良と判定する、請求項１乃至７のいずれか一項に記載の導通検査装置。
【請求項１２】
検査対象端子毎に設けられた、当該検査対象端子のオープン不良とショート不良の少なくとも一方を判定するオープン／ショート検出回路を用いた、半導体装置と当該半導体装置を実装する実装基板との導通状態を検査する導通検査方法であって、
前記オープン／ショート検出回路が接続されている検査対象端子の導通状態と前段のオープン／ショート検出回路の検出結果に基づき当該オープン／ショート検出回路の検出結果を生成し、当該検出結果を後段のオープン／ショート検出回路へ出力し、
最終段のオープン／ショート検出回路の出力に基づき導通状態を判定する、導通検査方法。
【請求項１３】
前記オープン／ショート検出回路が接続されている検査対象端子の導通状態がオープン不良またはショート不良である場合は、当該導通状態の検出結果を後段のオープン／ショート検出回路へ出力する、請求項１２に記載の導通検査方法。
【請求項１４】
前記オープン／ショート検出回路が接続されている検査対象端子の導通状態が正常である場合は、前記前段のオープン／ショート検出回路の出力結果を前記後段のオープン／ショート検出回路へ出力する、請求項１２に記載の導通検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導通検査装置及び導通検査方法に関し、特に半導体装置と実装基板との接続状態（導通状態）を検査する導通検査装置及び導通検査方法に関する。
【背景技術】
【０００２】
半導体装置を実装基板に実装した後、半導体装置と実装基板との間の接続状態（導通状態）を確認するために、半導体装置内に接続確認専用の回路を設ける技術が知られている。半導体装置内に配置される接続確認専用の回路として、ＮＡＮＤゲートツリー構造が挙げられる。
【０００３】
特許文献１には、機能回路周辺にＮＡＮＤゲートツリー構造を備える検出回路が開示されている。図６は、特許文献１にかかる検出回路の構成を示す図である。図６において、機能回路２０２の周辺にはＮＡＮＤゲートツリー構造２００が設けられている。入力端子２３_０〜２３_ｎ（ｎは正の整数）は、検査対象端子であり、入力端子２０６は非検査対象端子である。ＮＡＮＤゲートツリー構造２００では、機能回路２０２の入力端子２３_０〜２３_ｎにＮＡＮＤ回路が１つずつ接続されている。ＮＡＮＤ回路の２つの入力信号の内、１つは入力端子２３_０〜２３_ｎであり、もう１つはＮＡＮＤゲートツリー構造２００の前段のＮＡＮＤ回路の出力信号である。
【０００４】
また、ＮＡＮＤ回路２４_０〜２４_ｎの出力信号２１０は、ＮＡＮＤゲートツリー構造２００の後段のＮＡＮＤ回路の２つの入力信号の内の１つとなる。例えば、ＮＡＮＤ回路２４_１は、入力端子２３_１とＮＡＮＤ回路２４_０の出力信号を入力とし、ＮＡＮＤ回路２４_１の出力信号はＮＡＮＤ回路２４_２の入力となる。
【０００５】
ＮＡＮＤゲートツリー構造２００はＮＡＮＤ回路の出力信号を次段（以下、後段ともいう）のＮＡＮＤ回路が受けるという構成となっている。ツリー最上段に位置するＮＡＮＤ回路２４_０の２つの入力信号は、入力端子２３_０と電源電圧ＶＤＤである。そして、特許文献１にかかる検出回路では、ツリー最下段に位置するＮＡＮＤ回路２４_ｎの出力端子２２０の電圧レベルにより、導通状態を判定する。
【０００６】
次に、特許文献１にかかる検出回路の動作について説明する。図７は特許文献１にかかる検出回路の動作を示す図及び回路動作を示す真理値表である。ＮＡＮＤゲートツリー構造７０２は、経路Ｌ１〜Ｌ３によって接続されたＮＡＮＤ回路Ｄ１〜Ｄ４と入力端子Ａ〜Ｄから構成される。ＮＡＮＤ回路Ｄ１への入力は、入力端子Ａと電源電圧ＶＤＤである。ＮＡＮＤ回路Ｄ２への入力は、入力端子Ｂと経路Ｌ１より伝搬されるＮＡＮＤ回路Ｄ１の出力信号である。ＮＡＮＤ回路Ｄ３への入力は、入力端子Ｃと経路Ｌ２より伝搬されるＮＡＮＤ回路Ｄ２の出力信号である。ＮＡＮＤ回路Ｄ４への入力は入力端子Ｄと経路Ｌ３より伝搬されるＮＡＮＤ回路Ｄ３の出力信号である。
【０００７】
図７に示すＮＡＮＤゲートツリー構造７０２の回路動作を示す真理値表７０４の各Ｖｅｃｔｏｒは、４つの入力信号と１つの出力信号のパタンから構成される。例として、ＮＡＮＤゲートツリー構造７０２の経路Ｌ１が断線していた場合の検出方法について説明する。
【０００８】
経路Ｌ１が断線した状態では、真理値表７０４のＶｅｃｔｏｒ  １ｓｔもしくは２ｎｄの条件において、ＮＡＮＤ回路Ｄ１の出力がＮＡＮＤ回路Ｄ２に伝搬しない。このため、ＮＡＮＤ回路Ｄ２から正常な値が出力されず、出力端子ＯＵＴからは期待した値が出力されない。Ｖｅｃｔｏｒ  ３ｒｄの条件では、入力端子Ｂでの入力が"Ｌｏ（０）"レベルであり、ＮＡＮＤ回路Ｄ２の出力によらず、ＮＡＮＤ回路Ｄ３の出力は"Ｈｉ（１）"レベルとなる。よって、出力端子ＯＵＴからは期待値が出力される（端子Ｂが"Ｌｏ（０）"レベルの場合、ＮＡＮＤ論理では必ず"Ｈｉ（１）"レベル出力となるため）。
【０００９】
同様に、Ｖｅｃｔｏｒ  ４ｔｈ及び５ｔｈでも、出力端子ＯＵＴからは期待値が出力される。Ｖｅｃｔｏｒ  １ｓｔ及び２ｎｄが異常、Ｖｅｃｔｏｒ  ３ｒｄ、４ｔｈ及び５ｔｈが正常であることから、経路Ｌ１の断線を検出することができる。
【００１０】
図８は特許文献１の実装評価環境を示す図である。特許文献１のテストシステム６００は、図６に示す入力端子に接続されたＮＡＮＤゲートツリー構造２００を備える機能回路６０２を含み、入力端子へのパタン入力（パタン生成回路）を制御するコンピュータ６０４、パタン入出力インターフェース６０６、評価基板６０８、チップをテストするためのテスト機器６１０を備える。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６４４９７４８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１では、実装後の導通確認をする際、機能回路２０２の周辺にＮＡＮＤゲートツリー構造２００を設け、検査対象端子にパタンを入力し、ＮＡＮＤゲートツリー構造２００の最下段に位置するＮＡＮＤ回路の出力をモニタすることで、正常／異常を判定している。また、評価環境として、実装評価専用の評価基板、テストベクタ（パタン）生成回路、テストベクタ（パタン）入出力端子のモニタが必要となる。
【００１３】
しかしながら、特許文献１の検出回路には、回路動作を示す真理値表に示されるＮＡＮＤ論理では検出できない不良が存在する。ＮＡＮＤ論理では検出できない不良とは、隣接端子間のショート不良、及び偶数番目の端子の"Ｈｉ（１）"レベル固着のオープン不良である。
【００１４】
図７を用いて隣接端子間ショート不良、及び偶数番目の端子の"Ｈｉ（１）"レベル固着のオープン不良が検出できない理由を説明する。図７より、入力端子Ｂの接続確認を行なう条件は真理値表のＶｅｃｔｏｒが３ｒｄのときである。入力端子Ｂに"Ｌｏ（０）"レベル、その他の入力端子に"Ｈｉ（１）"レベルを入力し、接続状態が正常であった場合は出力端子ＯＵＴから"Ｈｉ（１）"レベルが出力される。
【００１５】
しかし、入力端子Ｂと入力端子Ａまたは入力端子Ｂと入力端子Ｃがショートすると、入力端子Ｂの電圧レベルがショートした入力端子（入力端子Ａまたは入力端子Ｂ）の"Ｈｉ（１）"レベルに引き込まれる場合がある。この場合、Ｖｅｃｔｏｒが１ｓｔのときと同じ状態になり、出力端子ＯＵＴからは正常値である"Ｈｉ（１）"レベルが出力されてしまう。
【００１６】
また、図７より、偶数番目の端子は入力端子Ｂと入力端子Ｄである。入力端子Ｂがオープン不良により"Ｈｉ（１）"レベルに固着してしまった場合、Ｖｅｃｔｏｒが１ｓｔのときと同じ状態になり、出力端子ＯＵＴから正常であることを示す"Ｈｉ（１）"レベルが出力されてしまう。
【００１７】
よって、特許文献１にかかる検出回路では、隣接端子間のショート不良、及び偶数番目の端子の"Ｈｉ（１）"レベル固着のオープン不良を検出することができない。
【課題を解決するための手段】
【００１８】
本発明にかかる、半導体装置と当該半導体装置を実装する実装基板との導通状態を検査する導通検査装置は、検査対象端子毎に設けられた、当該検査対象端子のオープン不良とショート不良の少なくとも一方を判定するオープン／ショート検出回路を有し、前記オープン／ショート検出回路が接続されている検査対象端子の導通状態と前段のオープン／ショート検出回路の検出結果とに基づき当該オープン／ショート検出回路の検出結果を生成し、当該検出結果を後段のオープン／ショート検出回路へ出力すると共に、最終段のオープン／ショート検出回路の出力に基づき導通状態を判定する。
【００１９】
本発明にかかる導通検査装置では、検査対象端子毎にオープン／ショートの検出をしているため、隣接端子間のショート不良、及び偶数番目の端子のＨｉレベル固着のオープン不良を検出することが可能となる。
【００２０】
また、本発明にかかる、検査対象端子毎に設けられた、当該検査対象端子のオープン不良とショート不良の少なくとも一方を判定するオープン／ショート検出回路を用いた、半導体装置と当該半導体装置を実装する実装基板との導通状態を検査する導通検査方法は、前記オープン／ショート検出回路が接続されている検査対象端子の導通状態と前段のオープン／ショート検出回路の検出結果に基づき当該オープン／ショート検出回路の検出結果を生成し、当該検出結果を後段のオープン／ショート検出回路へ出力し、最終段のオープン／ショート検出回路の出力に基づき導通状態を判定する。
【００２１】
本発明にかかる導通検査方法では、検査対象端子毎にオープン／ショートの検出をしているため、隣接端子間のショート不良、及び偶数番目の端子のＨｉレベル固着のオープン不良を検出することが可能となる。
【発明の効果】
【００２２】
本発明により、隣接端子間のショート不良、及び偶数番目の端子のＨｉレベル固着のオープン不良を検出可能な導通検査装置及び導通検査方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態にかかる導通検査装置を示す図である。
【図２】実施の形態にかかる導通検査装置の動作を説明するための真理値表である。
【図３】実施の形態にかかる導通検査装置を構成する回路の一例を示す図である。
【図４】実施の形態にかかる導通検査装置を構成するオープン検出回路の一例を示す図である。
【図５】実施の形態にかかる導通検査装置を構成するショート検出回路の一例を示す図である。
【図６】背景技術にかかる検出回路を示す図である。
【図７】背景技術にかかる検出回路の回路動作を示す図および真理値表である。
【図８】背景技術にかかる検出回路の実装評価環境を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態について説明する。
図１に本実施の形態にかかる導通検査装置を示す。また、図２に本実施の形態にかかる導通検査装置の動作を示す真理値表を示す。本実施の形態にかかる導通検査装置では、オープン／ショート検出回路２_１〜２_ｎを検査対象端子毎に備えることで、端子接続状態を確認し、オープン不良及び隣接端子間ショート不良の検出を可能にしている。
【００２５】
すなわち、本実施の形態にかかる導通検査装置は、検査対象端子１_１〜１_ｎ（内部回路３の入出力端子と同じ）毎に、検査対象端子のオープン不良とショート不良の少なくとも一方を判定する複数のオープン／ショート検出回路２_１〜２_ｎを有する。そして、オープン／ショート検出回路が接続されている検査対象端子の導通状態と前段のオープン／ショート検出回路の検出結果４_１〜４_（ｎ−１）とに基づき当該オープン／ショート検出回路の検出結果４_１〜４_ｎを生成し、当該検出結果を後段のオープン／ショート検出回路へ出力する。更に、本実施の形態にかかる導通検査装置は、最終段のオープン／ショート検出回路の出力４_ｎに基づき導通状態を判定している。
【００２６】
オープン／ショート検出回路は、オープン／ショート検出回路が接続されている検査対象端子の導通状態がオープン不良またはショート不良である場合には、当該検査対象端子がオープン不良またはショート不良であるという検出結果を後段のオープン／ショート検出回路へ出力する。
【００２７】
一方、オープン／ショート検出回路は、オープン／ショート検出回路が接続されている検査対象端子の導通状態が正常である場合には、前段のオープン／ショート検出回路の出力結果を後段のオープン／ショート検出回路へ出力する。つまり、前段のオープン／ショート検出回路でオープン不良、ショート不良を検出している場合は、この検出結果を後段のオープン／ショート検出回路へ引き継ぐ。
【００２８】
オープン／ショート検出回路２_１〜２_ｎは、検査対象端子１_１〜１_ｎ、ＴＤＩ端子、ＭＯＤＥ１端子（第１のモード端子）及びＭＯＤＥ２端子（第２のモード端子）の４つの入力端子を有する。また、オープン／ショート検出回路２_１〜２_（ｎ−１）の出力信号４_１〜４_（ｎ−１）は、次段のオープン／ショート検出回路２_２〜２_ｎの入力信号となる。オープン／ショート検出回路２_ｎ（最終段のオープン／ショート検出回路）の出力信号４_ｎは、ＴＤＯ端子から出力される。
【００２９】
次に、図１に示す本実施の形態にかかる導通検査装置、及び図２に示す真理値表を用いて、本実施の形態にかかる導通検査装置の動作について説明する。実装後の端子接続状態（導通状態）の確認は、導通検査装置に配置するオープン／ショート検出回路２_１〜２_ｎを動作させることで実現する。
【００３０】
ＭＯＤＥ１端子及びＭＯＤＥ２端子はオープン／ショート検出回路２_１〜２_ｎの動作を有効にする端子である。オープン検出機能を有効にする場合はＭＯＤＥ１端子を"Ｈｉ（１）"レベル、ショート検出機能を有効にする場合はＭＯＤＥ２端子を"Ｈｉ（１）"レベルに設定する。
【００３１】
また、デバイスが通常動作を行うために、オープン／ショート検出回路２_１〜２_ｎの動作を無効にする場合は、ＭＯＤＥ１端子及びＭＯＤＥ２端子は共に"Ｌｏ（０）"レベルに設定する。ＭＯＤＥ１端子及びＭＯＤＥ２端子へ"Ｈｉ（１）"レベルを同時に入力することは禁止とする。ＭＯＤＥ１端子及びＭＯＤＥ２端子は、オープン検出機能及びショート検出機能の有効／無効を切り替えるために必要な信号であり、導通検査装置の外部から設定される。
【００３２】
検査対象端子１_１〜１_ｎは導通検査装置にて、実装基板との接続確認を実施する端子であり、導通検査装置の入力端子、出力端子、入出力端子が含まれる。また、ＴＤＩ端子も入力端子であり、オープン検出動作時において、検査対象端子と同一レベルの信号を入力する。例えば、検査対象端子１_１〜１_ｎの全端子に"Ｈｉ（１）"レベルの信号を入力した場合、ＴＤＩ端子も"Ｈｉ（１）"レベルを入力する。また、検査対象端子１_１〜１_ｎの全端子に"Ｌｏ（０）"レベルを入力した場合、ＴＤＩ端子も"Ｌｏ（０）"レベルを入力する。
【００３３】
ＴＤＯ端子は、検査対象端子１_１〜１_ｎの接続確認結果を出力する端子であり、検査対象端子１_１〜１_ｎにオープン不良または隣接端子間ショート不良が存在した場合は、期待値とは違う値が出力される。真理値表より、検査対象端子１_１〜１_ｎの接続状態が正常である場合はＴＤＯ端子より"Ｈｉ（１）"レベルが出力さる。また、検査対象端子１_１〜１_ｎにオープン不良または隣接端子間ショート不良が存在する場合はＴＤＯ端子より"Ｌｏ（０）"レベルが出力される。
【００３４】
次に、図２の真理値表（条件番号１〜５）を用いて、図１の導通検査装置の動作について説明する。通常のデバイス動作（条件番号１）は、ＭＯＤＥ１端子及びＭＯＤＥ２端子に"Ｌｏ（０）"レベルを入力し、オープン／ショート検出回路２_１〜２_ｎの動作を無効にすることで実現できる。オープン検出動作（条件番号２及び３）は、ＭＯＤＥ１に"Ｈｉ（１）"レベル、ＭＯＤＥ２に"Ｌｏ（０）"レベルを入力することで実現できる。またショート検出動作（条件番号４及び５）は、ＭＯＤＥ１に"Ｌｏ（０）"レベル、ＭＯＤＥ２に"Ｈｉ（１）"レベルを入力することで実現できる。
【００３５】
図２の真理値表の条件番号２では、全ての検査対象端子１_１〜１_ｎ及びＴＤＩ端子に"Ｌｏ（０）"レベルを入力することにより、検査対象端子１_１〜１_ｎの"Ｈｉ（１）"レベル固着のオープン不良を検出することができる。例えば、検査対象端子１_１の接続状態が正常である場合、検査対象端子１_１に接続されたオープン／ショート検出回路２_１の出力信号４_１は"Ｈｉ（１）"レベルとなる。そして、出力信号４_１は検査対象端子１_２に接続されたオープン／ショート検出回路２_２の入力信号となる。
【００３６】
さらに、検査対象端子１_２の接続状態が正常である場合、検査対象端子１_２に接続されたオープン／ショート検出回路２_２の出力信号４_２は同様に"Ｈｉ（１）"レベルとなり、次段のオープン／ショート検出回路の入力信号となる。そして、最下段の検査対象端子１_ｎに接続されたオープン／ショート検出回路２_ｎの出力端子であるＴＤＯ端子より"Ｈｉ（１）"レベルが出力される。これにより、全ての検査対象端子１_１〜１_ｎの接続状態が正常であると判定される。
【００３７】
しかし、検査対象端子１_１〜１_ｎに"Ｈｉ（１）"レベル固着のオープン不良が存在した場合、該当端子のオープン／ショート検出回路より"Ｌｏ（０）"レベルが出力され、次段以降のオープン／ショート検出回路の出力は全て"Ｌｏ（０）"レベルとなる。そして、ＴＤＯ端子からも同様に"Ｌｏ（０）"レベルが出力され、"Ｈｉ（１）"レベル固着のオープン不良を検出することができる。
【００３８】
図２の真理値表の条件番号３は、全ての検査対象端子１_１〜１_ｎ及びＴＤＩ端子に"Ｈｉ（１）"レベルを入力することにより、検査対象端子１_１〜１_ｎの"Ｌｏ（０）"レベル固着のオープン不良を検出することができる。例えば、検査対象端子１_１の接続状態が正常である場合、検査対象端子１_１に接続されたオープン／ショート検出回路２_１の出力信号４_１は"Ｈｉ（１）"レベルとなる。そして、出力信号４_１は検査対象端子１_２に接続されたオープン／ショート検出回路２_２の入力信号となる。
【００３９】
さらに、検査対象端子１_２の接続状態が正常である場合、検査対象端子１_２に接続されたオープン／ショート検出回路２_２の出力信号４_２は同様に"Ｈｉ（１）"レベルとなり、次段のオープン／ショート検出回路の入力信号となる。そして、最下段の検査対象端子１_ｎに接続されたオープン／ショート検出回路２_ｎの出力端子であるＴＤＯ端子より"Ｈｉ（１）"レベルが出力される。これにより、全ての検査対象端子１_１〜１_ｎの接続状態が正常であると判定される。
【００４０】
しかし、検査対象端子１_１〜１_ｎに"Ｌｏ（０）"レベル固着のオープン不良が存在した場合、該当端子のオープン／ショート検出回路より"Ｌｏ（０）"レベルが出力され、次段以降のオープン／ショート検出回路の出力は全て"Ｌｏ（０）"レベルとなる。そして、ＴＤＯ端子からも同様に"Ｌｏ（０）"レベルが出力され、"Ｌｏ（０）"レベル固着のオープン不良を検出することができる。
【００４１】
図２の真理値表の条件番号４は、検査対象端子１_１〜１_ｎの奇数番目の端子に"Ｌｏ（０）"レベル、偶数番目の端子に"Ｈｉ（１）"レベルを入力することにより、隣接端子間ショート不良を検出することができる。検査対象端子１_１の接続状態が正常である場合、検査対象端子１_１に接続されたオープン／ショート検出回路２_１の出力信号４_１は"Ｈｉ（１）"レベルとなる。そして、出力信号４_１は検査対象端子１_２に接続されたオープン／ショート検出回路２_２の入力信号となる。
【００４２】
さらに、検査対象端子１_２の接続状態が正常である場合、検査対象端子１_２に接続されたオープン／ショート検出回路２_２の出力信号４_２は同様に"Ｈｉ（１）"レベルとなり、次段のオープン／ショート検出回路の入力信号となる。そして、最下段の検査対象端子１_ｎに接続されたオープン／ショート検出回路２_ｎの出力端子であるＴＤＯ端子より"Ｈｉ（１）"レベルが出力される。これにより、全ての検査対象端子１_１〜１_ｎの接続状態が正常であると判定される。
【００４３】
しかし、検査対象端子１_１〜１_ｎ内に隣接端子間ショート不良が存在した場合、ショートした端子に接続されたオープン／ショート検出回路より"Ｌｏ（０）"レベルが出力される。そして、次段以降のオープン／ショート検出回路の出力は全て"Ｌｏ（０）"レベルとなる。ＴＤＯ端子からも同様に"Ｌｏ（０）"レベルが出力され、隣接端子間ショート不良を検出することができる。
【００４４】
図２の真理値表の条件番号５は、検査対象端子１_１〜１_ｎの奇数番目の端子に"Ｈｉ（１）"レベル、偶数番目の端子に"Ｌｏ（０）"レベルを入力することにより、条件番号４と同様に隣接端子間ショート不良を検出することができる。前述したように、実装基板との接続状態に異常が無い場合、ＴＤＯ端子より"Ｈｉ（１）"レベルが出力されることで正常と判定される。また、オープン不良または隣接端子間ショート不良が存在する場合は、ＴＤＯ端子より"Ｌｏ（０）"レベルが出力されることで異常と判定される。
【００４５】
図３に本実施の形態にかかる導通検査装置の例を示す。また、本実施の形態にかかる導通検査装置において、オープン検出回路を示す例及びショート検出回路を示す例をそれぞれ図４、図５に示す。まず、図３の導通検査装置について説明する。
【００４６】
図３に示す本実施の形態にかかる導通検査装置は、検査対象端子１_１〜１_ｎと、検査対象端子１_１〜１_ｎのオープン不良を検出するオープン検出回路２１_１〜２１_ｎと、検査対象端子１_１〜１_ｎの隣接端子間ショートを検出するショート検出回路２２_１〜２２_ｎとを有する。更に、オープン検出時において、検査対象端子１_１〜１_ｎと同一レベルの信号を入力するＴＤＩ端子と、通常のデバイス動作、オープン検出動作及びショート検出動作の切り替え信号を入力するＭＯＤＥ１端子及びＭＯＤＥ２端子と、接続確認結果を出力するＴＤＯ端子を有する。
【００４７】
オープン検出回路２１_１の出力信号４１_１及び４２_１は、オープン検出回路２１_２の入力信号となり、オープン検出回路２１_（ｎ−１）の出力信号４１_（ｎ−１）及び４２_（ｎ−１）は、オープン検出回路２１_ｎの入力信号となる。ここで、（ｎ−１）は一つ前の段を示している。
【００４８】
また、ショート検出回路２２_１の出力信号４３_１、４４_１及び４５_１は、ショート検出回路２２_２の入力信号となる。また、ショート検出回路２２_（ｎ−１）の出力信号４３_（ｎ−１）、４４_（ｎ−１）及び４５_（ｎ−１）は、ショート検出回路２２_ｎの入力信号となる。
【００４９】
最下段のオープン検出回路２１_ｎの出力４１_ｎは、ＭＯＤＥ１端子によって制御されるＮチャネルトランジスタ３１のドレイン入力信号となる。Ｎチャネルトランジスタ３１のソース出力信号５１は、インバータ３３の入力信号となる。そして、インバータ３３の出力信号がＴＤＯ端子から外部へ出力される。
【００５０】
オープン検出回路２１_ｎのもう１つの出力信号４２_ｎは、ＭＯＤＥ１端子によって制御されるＮチャネルトランジスタ３２のドレイン入力信号となる。そして、Ｎチャネルトランジスタ３２のソース出力信号５３（インバータ３３の出力と同一レベル）がＴＤＯ端子から外部へ出力される。
【００５１】
一方、最下段のショート検出回路２２_ｎの出力４５_ｎは、ＭＯＤＥ２端子によって制御されるＮチャネルトランジスタ３４のドレイン入力信号となる。Ｎチャネルトランジスタ３４のソース出力信号５２は、インバータ３５の入力信号となる。そして、インバータ３５の出力信号がＴＤＯ端子から外部へ出力される。ショート検出回路２２_ｎの残り２つの出力４３_ｎ及び４４_ｎは、不要の信号であるため、外部に出力しない。
【００５２】
次に、図４に示すオープン検出回路の構成例について説明する。図４のオープン検出回路２１_ｎは、入力端子として検査対象端子１_ｎ、ＴＤＩ端子、ＭＯＤＥ１端子、入力端子４１_（ｎ−１）及び４２_（ｎ−１）を備え、出力端子として出力端子４１_ｎ及び４２_ｎを備える。出力端子４１_ｎからの出力信号は、次段のオープン検出回路２１_（ｎ＋１）の入力信号４１_ｎとなる。出力端子４２_ｎからの出力信号は次段のオープン検出回路２１_（ｎ＋１）の入力信号４２_ｎとなる。
【００５３】
オープン検出回路２１_ｎは、ＮチャネルトランジスタＮ０１_ｎ〜Ｎ１６_ｎ（以後、Ｎ０１_ｎ〜Ｎ１６_ｎとする）、ＰチャネルトランジスタＰ０１_ｎ〜Ｐ１０_ｎ（以後、Ｐ０１_ｎ〜Ｐ１０_ｎとする）、電圧レベルの変動を抑制するバッファＢ０１_ｎ、Ｂ０２_ｎを有する。ＭＯＤＥ１端子は、Ｎ０１_ｎ〜Ｎ０８_ｎ、Ｐ０１_ｎ〜Ｐ０２_ｎのゲートに接続される。ＴＤＩ端子は、Ｎ０９_ｎ〜Ｎ１２_ｎ、Ｐ０３_ｎ〜Ｐ０６_ｎのゲートに入力される。検査対象端子１_ｎはＮ１３_ｎ〜Ｎ１６_ｎ、Ｐ０７_ｎ〜Ｐ１０_ｎのゲートに入力される。
【００５４】
入力端子４１_（ｎ−１）は、Ｎ０１_ｎのドレインに接続され、Ｎ０１_ｎのソース出力信号１００_ｎは、Ｎ０９_ｎのドレイン入力信号となる。Ｎ０９_ｎのソース出力信号１１０_ｎは、Ｎ１３_ｎのドレイン入力信号となり、Ｎ１３_ｎのソース出力信号１２０_ｎは、Ｂ０１_ｎの入力信号となる。そして、Ｂ０１_ｎの出力信号が出力端子４１_ｎから出力される。さらに、入力端子４１_（ｎ−１）は、Ｎ０６_ｎのドレインに接続され、Ｎ０６_ｎのソース出力信号１０５_ｎは、Ｐ０５_ｎのソース入力信号となる。Ｐ０５_ｎのドレイン出力信号１１５_ｎは、Ｐ０９_ｎのソース入力信号となり、Ｐ０９_ｎのドレイン出力信号１２０_ｎは、Ｂ０１_ｎの入力信号となる。
【００５５】
入力端子４２_（ｎ−１）は、Ｎ０２_ｎのドレインに接続され、Ｎ０２_ｎのソース出力信号１０１_ｎは、Ｐ０３_ｎのソース入力信号となる。Ｐ０３_ｎのドレイン出力信号１１１_ｎは、Ｐ０７_ｎのソース入力信号となり、Ｐ０７_ｎのドレイン出力信号１２１_ｎは、Ｂ０２_ｎの入力信号となる。そして、Ｂ０２_ｎの出力信号が出力端子４２_ｎから出力される。さらに、入力端子４２_（ｎ−１）は、Ｎ０５_ｎのドレインに接続され、Ｎ０５_ｎのソース出力信号１０４_ｎは、Ｎ１１_ｎのドレイン入力信号となる。Ｎ１１_ｎのソース出力信号１１４_ｎは、Ｎ１５_ｎのドレイン入力信号となり、Ｎ１５_ｎのソース出力信号１２１_ｎは、Ｂ０２_ｎの入力信号となる。
【００５６】
電源電圧ＶＤＤは、Ｎ０４_ｎのドレインに接続され、Ｎ０４_ｎのソース出力信号１０３_ｎは、Ｎ１０_ｎのドレイン入力信号となる。Ｎ１０_ｎのソース出力信号１１３_ｎは、Ｐ０８_ｎのソース入力信号となり、Ｐ０８_ｎのドレイン出力信号１２０_ｎは、Ｂ０１_ｎの入力信号となる。さらに、電源電圧ＶＤＤは、Ｎ０７_ｎのドレインに接続され、Ｎ０７_ｎのソース出力信号１０６_ｎは、Ｐ０６_ｎのソース入力信号となる。Ｐ０６_ｎのドレイン出力信号１１６_ｎは、Ｎ１６_ｎのドレイン入力信号となり、Ｎ１６_ｎのソース出力信号１２０_ｎは、Ｂ０１_ｎの入力信号となる。
【００５７】
グランドＧＮＤは、Ｎ０３_ｎのドレインに接続され、Ｎ０３_ｎのソース出力信号１０２_ｎは、Ｐ０４_ｎのソース入力信号となる。Ｐ０４_ｎのドレイン出力信号１１２_ｎは、Ｎ１４_ｎのドレイン入力信号となり、Ｎ１４_ｎのソース出力信号１２１_ｎは、Ｂ０２_ｎの入力信号となる。さらに、グランドＧＮＤは、Ｎ０８_ｎのドレインに接続され、Ｎ０８_ｎのソース出力信号１０７_ｎは、Ｎ１２_ｎのドレイン入力信号となる。Ｎ１２_ｎのソース出力信号１１７_ｎは、Ｐ１０_ｎのソース入力信号となり、Ｐ１０_ｎのドレイン出力信号１２１_ｎは、Ｂ０２_ｎの入力信号となる。
【００５８】
さらに、グランドＧＮＤは、Ｐ０１_ｎのソースに接続され、Ｐ０１_ｎのドレイン出力信号１２０_ｎは、Ｂ０１_ｎの入力信号となる。さらに、グランドＧＮＤは、Ｐ０２_ｎのソースに接続され、Ｐ０２_ｎのドレイン出力信号１２１_ｎは、Ｂ０２_ｎの入力信号となる。
【００５９】
次に、図５に示すショート検出回路の構成例について説明する。図５のショート検出回路２２_ｎは、入力端子として検査対象端子１_ｎ、ＭＯＤＥ２端子、入力端子４３_（ｎ−１）、４４_（ｎ−１）及び４５_（ｎ−１）を備え、出力端子として出力端子４３_ｎ、４４_ｎ及び４５_ｎを備える。出力端子４３_ｎからの出力信号は次段のショート検出回路２２_（ｎ＋１）の入力信号４３_ｎとなり、出力端子４４_ｎからの出力信号は次段のショート検出回路２２_（ｎ＋１）の入力信号４４_ｎとなる。また、出力端子４５_ｎからの出力信号は次段のショート検出回路２２_（ｎ＋１）の入力信号４５_ｎとなる。
【００６０】
ショート検出回路２２_ｎの内部は、ＮチャネルトランジスタＮ１７_ｎ〜Ｎ２１_ｎ（以後、Ｎ１７_ｎ〜Ｎ２１_ｎとする）、ＰチャネルトランジスタＰ１１_ｎ〜Ｐ１６_ｎ（以後、Ｐ１１_ｎ〜Ｐ１６_ｎとする）、電圧レベルの変動を抑制するバッファＢ０３_ｎ、Ｂ０４_ｎ、ＯＲ回路Ｏ０１_ｎ、Ｏ０２_ｎで構成される。ＭＯＤＥ２端子はＮ１７_ｎ〜Ｎ１９_ｎ、Ｐ１１_ｎ〜Ｐ１４_ｎのゲートに入力される。検査対象端子１_ｎはＮ２０_ｎ、Ｎ２１_ｎ、Ｐ１５_ｎ、Ｐ１６_ｎのゲートに入力される。
【００６１】
入力端子４３_（ｎ−１）は、Ｎ１８_ｎのドレインに接続され、Ｎ１８_ｎのソース出力信号２０２_ｎは、Ｎ２１_ｎのドレイン入力信号となる。Ｎ２１_ｎのソース出力信号２１２_ｎは、Ｏ０１_ｎの入力信号１となり、Ｏ０１_ｎの出力信号２２２_ｎは、Ｏ０２_ｎの入力信号１となる。そして、Ｏ０２_ｎの出力信号が出力端子４５_ｎから出力される。
【００６２】
入力端子４４_（ｎ−１）は、Ｎ１９_ｎのドレインに接続され、Ｎ１９_ｎのソース出力信号２０３_ｎは、Ｐ１６_ｎのソース入力信号となる。Ｐ１６_ｎのドレイン出力信号２１３_ｎは、Ｏ０１_ｎの入力信号２となる。
【００６３】
入力端子４５_（ｎ−１）からの入力信号２０４_ｎは、Ｏ０２_ｎの入力信号２となる。電源電圧ＶＤＤは、Ｎ１７_ｎのドレインに接続され、Ｎ１７_ｎのソース出力信号２００_ｎは、Ｎ２０_ｎのドレイン入力信号となる。Ｎ２０_ｎのソース出力信号２１０_ｎは、Ｂ０３_ｎの入力信号となり、Ｂ０３_ｎの出力信号が出力端子４３_ｎから出力される。さらに、電源電圧ＶＤＤは、Ｎ１７_ｎのドレインに接続され、Ｎ１７_ｎのソース出力信号２００_ｎは、Ｐ１５_ｎのソース入力信号となる。Ｐ１５_ｎのドレイン出力信号２１１_ｎは、Ｂ０４_ｎの入力信号となり、Ｂ０４_ｎの出力信号が出力端子４４_ｎから出力される。
【００６４】
グランドＧＮＤは、Ｐ１１_ｎのソースに接続され、Ｐ１１_ｎのドレイン出力信号２０５_ｎは、Ｂ０３_ｎの入力信号となる。さらに、グランドＧＮＤは、Ｐ１２_ｎのソースに接続され、Ｐ１２_ｎのドレイン出力信号２０６_ｎは、Ｂ０４_ｎの入力信号となる。さらに、グランドＧＮＤは、Ｐ１３_ｎのソースに接続され、Ｐ１３_ｎのドレイン出力信号２０７_ｎは、Ｏ０１_ｎの入力信号１となる。さらに、グランドＧＮＤは、Ｐ１４_ｎのソースに接続され、Ｐ１４_ｎのドレイン出力信号２０８_ｎは、Ｏ０１_ｎの入力信号２となる。
【００６５】
次に、オープン検出回路及びショート検出回路の単一での動作について図４及び図５を用いてそれぞれ説明し、更に、本実施の形態にかかる導通検査装置の通常のデバイス動作、オープン検出動作及びショート検出動作について図３を用いて説明する。
【００６６】
通常動作時（図２の真理値表の条件番号１）は、ＭＯＤＥ１及びＭＯＤＥ２に"Ｌｏ（０）"レベルが入力される。この時、図４中のＮ０１_ｎ〜Ｎ０８_ｎがＯＦＦし、Ｐ０１_ｎ〜Ｐ０２_ｎがＯＮし、オープン検出回路２１_ｎの出力４１_ｎ及び４２_ｎを"Ｌｏ（０）"レベルに固定することで、オープン検出回路２１_ｎの機能を無効化する。
【００６７】
また、図５中のＮ１７_ｎ〜Ｎ１９_ｎがＯＦＦし、Ｐ１１_ｎ〜Ｐ１４_ｎがＯＮし、ショート検出回路２２_ｎの出力４３_ｎ〜４５_ｎを"Ｌｏ（０）"レベルに固定することで、ショート検出回路２２_ｎの機能を無効化する。
【００６８】
オープン検出時（図２の真理値表の条件番号２及び３）は、ＭＯＤＥ１に"Ｈｉ（１）"レベル、ＭＯＤＥ２に"Ｌｏ（０）"レベルが入力され、図４中のＮ０１_ｎ〜Ｎ０８_ｎがＯＮ、Ｐ０１_ｎ〜Ｐ０２_ｎがＯＦＦすることで、オープン検出回路２１_ｎの機能が有効となる。また、図５中のＮ１７_ｎ〜Ｎ１９_ｎがＯＦＦ、Ｐ１１_ｎ〜Ｐ１４_ｎがＯＮすることで、ショート検出回路２２_ｎの出力４３_ｎ〜４５_ｎを"Ｌｏ（０）"レベルに固定し、ショート検出回路２２_ｎの機能を無効化する。
【００６９】
（１）条件番号２の場合（端子接続状態が正常である場合）
条件番号２の場合（端子接続状態が正常である場合）のオープン検出回路の動作について図４を用いて説明する。この時、ＴＤＩ端子には"Ｌｏ（０）"レベルが入力される。また、検査対象端子１_ｎには"Ｌｏ（０）"レベル入力が入力される。また、Ｎ０６_ｎ−Ｐ０５_ｎ−Ｐ０９_ｎ−Ｂ０１_ｎの経路、Ｎ０２_ｎ−Ｐ０３_ｎ−Ｐ０７_ｎ−Ｂ０２_ｎの経路が有効になる。
【００７０】
また、入力端子４１_（ｎ−１）の電圧レベルが出力端子４１_ｎへ出力され、入力端子４２_（ｎ−１）の電圧レベルが出力端子４２_ｎへ出力される。また、電源電圧ＶＤＤ及びグランドＧＮＤの電圧レベルは上記入力条件では伝搬しない。
【００７１】
図３より、検査対象端子１_１〜１_ｎが正常であった場合、オープン検出回路２１_１の入力端子４１_０にはグランドＧＮＤ（"Ｌｏ（０）"レベル）、入力端子４２_０には電源電圧ＶＤＤ（"Ｈｉ（１）"レベル）が接続されているため、オープン検出回路２１_１の出力信号４１_１は"Ｌｏ（０）"レベル、出力信号４２_１は"Ｈｉ（１）"レベルとなる。次に、オープン検出回路２１_２の入力信号４１_１は"Ｌｏ（０）"、入力信号４２_１は"Ｈｉ（１）"レベルとなるため、オープン検出回路２１_２の出力信号４１_２は"Ｌｏ（０）"レベル、出力信号４２_２は"Ｈｉ（１）"レベルとなる。
【００７２】
同様にオープン検出回路２１_ｎの入力信号４１_（ｎ−１）は"Ｌｏ（０）"、入力信号４２_（ｎ−１）は"Ｈｉ（１）"レベルとなるため、オープン検出回路２１_ｎの出力信号４１_ｎは"Ｌｏ（０）"レベル、出力信号４２_ｎは"Ｈｉ（１）"レベルとなる。出力信号４１_ｎの"Ｌｏ（０）"レベル信号はＮチャネルトランジスタ３１を経て、インバータ３３で反転レベルとなり、"Ｈｉ（１）"レベルがＴＤＯ端子から出力される。また、出力信号４２_ｎの"Ｈｉ（１）"レベル信号はＮチャネルトランジスタ３２を経てインバータ３３で反転された信号と同一レベルである"Ｈｉ（１）"レベルがＴＤＯ端子から出力される。これにより、検査対象端子１_１〜１_ｎに"Ｈｉ（１）"レベル固着のオープン不良は存在しないと判定される。
【００７３】
（２）条件番号２の場合（検査対象端子１_ｎが"Ｈｉ（１）"レベル固着のオープン不良である場合）
次に、条件番号２の場合（検査対象端子１_ｎが"Ｈｉ（１）"レベル固着のオープン不良である場合）のオープン検出回路の動作について図４を用いて説明する。この時、ＴＤＩ端子には"Ｌｏ（０）"レベルが入力される。また、検査対象端子１_ｎが"Ｈｉ（１）"レベル固着となる。また、Ｎ０３_ｎ−Ｐ０４_ｎ−Ｎ１４_ｎ−Ｂ０２_ｎの経路、Ｎ０７_ｎ−Ｐ０６_ｎ−Ｎ１６_ｎ−Ｂ０１_ｎの経路が有効になる。また、入力端子４１_（ｎ−１）及び入力端子４２_（ｎ−１）の電圧レベルは伝搬しない。また、電源電圧ＶＤＤの電圧レベルが出力端子４１_ｎへ出力され、グランドＧＮＤの電圧レベルが出力端子４２_ｎへ出力される。
【００７４】
図３より、オープン検出回路２１_１の入力端子４１_０にはグランドＧＮＤ（"Ｌｏ（０）"レベル）、入力端子４２_０には電源電圧ＶＤＤ（"Ｈｉ（１）"レベル）が接続されている。検査対象端子１_１は正常であるので、オープン検出回路２１_１の出力信号４１_１は"Ｌｏ（０）"レベル、出力信号４２_１は"Ｈｉ（１）"レベルとなる。
【００７５】
"Ｈｉ（１）"レベル固着のオープン不良が存在する端子１_２に接続されたオープン検出回路２１_２では、上述したように、Ｎ０３_２−Ｐ０４_２−Ｎ１４_２−Ｂ０２_２の経路、Ｎ０７_２−Ｐ０６_２−Ｎ１６_２−Ｂ０１_２の経路が有効になる（この場合、ｎ＝２となる）。この時、電源電圧ＶＤＤの電圧レベル（"Ｈｉ（１）"レベル信号）が出力端子４１_２へ出力され、グランドＧＮＤの電圧レベル（"Ｌｏ（０）"レベル）が出力端子４２_２へ出力される。尚、この場合、入力端子４１_１及び入力端子４２_１の電圧レベルは伝搬しない。
【００７６】
検査対象端子１_３以降の端子は正常であるため、出力信号４１_２の"Ｈｉ（１）"レベル信号と出力信号４２_２の"Ｌｏ（０）"レベル信号がそれぞれ、出力信号４１_３〜４１_ｎと出力信号４２_３〜４２_ｎに伝搬される。よって、出力信号４１_３〜４１_ｎは"Ｈｉ（１）"レベル、出力信号４２_３〜４２_ｎは"Ｌｏ（０）"レベルとなる。
【００７７】
出力信号４１_ｎの"Ｈｉ（１）"レベル信号はＮチャネルトランジスタ３１を経て、インバータ３３で反転レベルとなり、"Ｌｏ（０）"レベルがＴＤＯ端子から出力される。また、出力信号４２_ｎの"Ｌｏ（０）"レベル信号はＮチャネルトランジスタ３２を経てインバータ３３で反転された信号と同一レベルである"Ｌｏ（０）"レベルがＴＤＯ端子から出力される。これにより、検査対象端子１_１〜１_ｎに"Ｈｉ（１）"レベル固着のオープン不良が存在すると判定される。
【００７８】
（３）条件番号３の場合（端子接続状態が正常である場合）
次に、条件番号３の場合（端子接続状態が正常である場合）のオープン検出回路の動作について図４を用いて説明する。この時、ＴＤＩ端子には"Ｈｉ（１）"レベルが入力される。また、検査対象端子１_ｎには"Ｈｉ（１）"レベルが入力される。また、Ｎ０１_ｎ−Ｎ０９_ｎ−Ｎ１３_ｎ−Ｂ０１_ｎの経路、Ｎ０５_ｎ−Ｎ１１_ｎ−Ｎ１５_ｎ−Ｂ０２_ｎの経路が有効になる。
【００７９】
また、入力端子４１_（ｎ−１）の電圧レベルが出力端子４１_ｎへ出力され、入力端子４２_（ｎ−１）の電圧レベルが出力端子４２_ｎへ出力される。また、電源電圧ＶＤＤ及びグランドＧＮＤの電圧レベルは上記入力条件では伝搬しない。
【００８０】
図３より、検査対象端子１_１〜１_ｎが正常であった場合、オープン検出回路２１_１の入力端子４１_０にはグランドＧＮＤ（"Ｌｏ（０）"レベル）、入力端子４２_０には電源電圧ＶＤＤ（"Ｈｉ（１）"レベル）が接続されているため、オープン検出回路２１_１の出力信号４１_１は"Ｌｏ（０）"レベル、出力信号４２_１は"Ｈｉ（１）"レベルとなる。次にオープン検出回路２１_２の入力信号４１_１は"Ｌｏ（０）"、入力信号４２_１は"Ｈｉ（１）"レベルとなるため、オープン検出回路２１_２の出力信号４１_２は"Ｌｏ（０）"レベル、出力信号４２_２は"Ｈｉ（１）"レベルとなる。
【００８１】
同様にオープン検出回路２１_ｎの入力信号４１_（ｎ−１）は"Ｌｏ（０）"、入力信号４２_（ｎ−１）は"Ｈｉ（１）"レベルとなるため、オープン検出回路２１_ｎの出力信号４１_ｎは"Ｌｏ（０）"レベル、出力信号４２_ｎは"Ｈｉ（１）"レベルとなる。出力信号４１_ｎの"Ｌｏ（０）"レベル信号はＮチャネルトランジスタ３１を経て、インバータ３３で反転レベルとなり、"Ｈｉ（１）"レベルがＴＤＯ端子から出力される。また、出力信号４２_ｎの"Ｈｉ（１）"レベル信号はＮチャネルトランジスタ３２を経てインバータ３３で反転された信号と同一レベルである"Ｈｉ（１）"レベルがＴＤＯ端子から出力される。これにより、検査対象端子１_１〜１_ｎに"Ｌｏ（０）"レベル固着のオープン不良は存在しないと判定される。
【００８２】
（４）条件番号３の場合（検査対象端子１_ｎが"Ｌｏ（０）"レベル固着のオープン不良である場合）
次に、条件番号３の場合（検査対象端子１_ｎが"Ｌｏ（０）"レベル固着のオープン不良である場合）のオープン検出回路の動作について図４を用いて説明する。この時、ＴＤＩ端子には"Ｈｉ（１）"レベルが入力される。また、検査対象端子１_ｎが"Ｌｏ（０）"レベル固着となる。また、Ｎ０４_ｎ−Ｎ１０_ｎ−Ｐ０８_ｎ−Ｂ０１_ｎの経路、Ｎ０８_ｎ−Ｎ１２_ｎ−Ｐ１０_ｎ−Ｂ０２_ｎの経路が有効になる。また、入力端子４１_（ｎ−１）及び入力端子４２_（ｎ−１）の電圧レベルは伝搬しない。また、電源電圧ＶＤＤの電圧レベルが出力端子４１_ｎへ出力され、グランドＧＮＤの電圧レベルが出力端子４２_ｎへ出力される。
【００８３】
図３より、オープン検出回路２１_１の入力端子４１_０にはグランドＧＮＤ（"Ｌｏ（０）"レベル）、入力端子４２_０には電源電圧ＶＤＤ（"Ｈｉ（１）"レベル）が接続されている。検査対象端子１_１は正常であるので、オープン検出回路２１_１の出力信号４１_１は"Ｌｏ（０）"レベル、出力信号４２_１は"Ｈｉ（１）"レベルとなる。
【００８４】
"Ｌｏ（０）"レベル固着のオープン不良が存在する端子１_２に接続されたオープン検出回路２１_２では、上述したように、Ｎ０４_２−Ｎ１０_２−Ｐ０８_２−Ｂ０１_２の経路、Ｎ０８_２−Ｎ１２_２−Ｐ１０_２−Ｂ０２_２の経路が有効になる（この場合、ｎ＝２となる）。この時、電源電圧ＶＤＤの電圧レベル（"Ｈｉ（１）"レベル信号）が出力端子４１_２へ出力され、グランドＧＮＤの電圧レベル（"Ｌｏ（０）"レベル）が出力端子４２_２へ出力される。尚、この場合、入力端子４１_１及び入力端子４２_１の電圧レベルは、出力端子４１_２、４２_２へ伝搬しない。
【００８５】
検査対象端子１_３以降の端子は正常であるため、出力信号４１_２の"Ｈｉ（１）"レベル信号と出力信号４２_２の"Ｌｏ（０）"レベル信号がそれぞれ、出力信号４１_３〜４１_ｎと出力信号４２_３〜４２_ｎに伝搬される。よって、出力信号４１_３〜４１_ｎは"Ｈｉ（１）"レベル、出力信号４２_３〜４２_ｎは"Ｌｏ（０）"レベルとなる。
【００８６】
出力信号４１_ｎの"Ｈｉ（１）"レベル信号はＮチャネルトランジスタ３１を経て、インバータ３３で反転レベルとなり、"Ｌｏ（０）"レベルがＴＤＯ端子から出力される。また、出力信号４２_ｎの"Ｌｏ（０）"レベル信号はＮチャネルトランジスタ３２を経てインバータ３３で反転された信号と同一レベルである"Ｌｏ（０）"レベルがＴＤＯ端子から出力される。これにより、検査対象端子１_１〜１_ｎに"Ｌｏ（０）"レベル固着のオープン不良が存在すると判定される。
【００８７】
次に、ショート検出時について説明する。ショート検出時（条件番号４及び５）は、ＭＯＤＥ１に"Ｌｏ（０）"レベル、ＭＯＤＥ２に"Ｈｉ（１）"レベルが入力され、図４中のＮ０１_ｎ〜Ｎ０８_ｎがＯＦＦ、Ｐ０１_ｎ〜Ｐ０２_ｎがＯＮすることで、オープン検出回路２１_ｎの出力４１_ｎ及び４２_ｎを"Ｌｏ（０）"レベルに固定し、オープン検出回路２１_ｎの機能を無効化する。また、図５中のＮ１７_ｎ〜Ｎ１９_ｎがＯＮ、Ｐ１１_ｎ〜Ｐ１４_ｎがＯＦＦすることで、ショート検出回路２２_ｎの機能が有効となる。
【００８８】
（５）条件番号４の場合（端子接続状態が正常である場合）
条件番号４の場合（端子接続状態が正常である場合）のオープン検出回路の動作について図５を用いて説明する。例として検査対象端子１_ｎが奇数番目の端子であった場合について説明する。
【００８９】
この時、検査対象端子１_ｎには"Ｌｏ（０）"レベルが入力される。また、Ｎ１７_ｎ−Ｐ１５_ｎ−Ｂ０４_ｎの経路、Ｎ１９_ｎ−Ｐ１６_ｎ−Ｏ０１_ｎ−Ｏ０２_ｎの経路が有効になる。また、入力端子４３_（ｎ−１）の電圧レベルは上記条件では伝搬しない。Ｏ０１_ｎは、入力端子４３_（ｎ−１）の電圧レベルと入力端子４４_（ｎ−１）の電圧レベル（"Ｌｏ（０）"レベル（初期状態））の論理ＯＲをとり、Ｏ０２_ｎへ出力する。Ｏ０２_ｎは、Ｏ０１_ｎからの出力と入力端子４５_（ｎ−１）の電圧レベルの論理ＯＲをとり、出力端子４５_ｎへ当該結果を出力する。また、電源電圧ＶＤＤの電圧レベルは出力端子４４_ｎへ出力される。グランドＧＮＤの電圧レベルは上記入力条件では伝搬しない。
【００９０】
図３より、検査対象端子１_１〜１_ｎが正常であった場合、検査対象端子の奇数番目には"Ｌｏ（０）"レベル、偶数番目には"Ｈｉ（１）"レベルが入力されるため、出力信号４３_１〜４３_ｎ及び４４_１〜４４_ｎには信号が伝搬しない。ショート検出回路２２_１の入力端子４４_０、４５_０にはグランドＧＮＤ（"Ｌｏ（０）"レベル）が接続されているため、出力信号４５_１〜４５_ｎは"Ｌｏ（０）"レベルとなる。"Ｌｏ（０）"レベルの出力信号４５_ｎは、Ｎチャネルトランジスタ３４を経て、インバータ３５で反転レベルとなり、ＴＤＯから"Ｈｉ（１）"レベルが出力される。これにより、検査対象端子１_１〜１_ｎ間に隣接端子間ショート不良はないと判定される。
【００９１】
（６）条件番号４の場合（検査対象端子１_ｎ〜１_（ｎ＋１）内に隣接端子間ショート不良が存在する場合）
条件番号４の場合（検査対象端子１_ｎ〜１_（ｎ＋１）内に隣接端子間ショート不良が存在する場合）のオープン検出回路の動作について図５を用いて説明する。例として検査対象端子１_ｎが奇数番目の端子、隣接端子間ショート不良により検査対象端子１_ｎ〜１_（ｎ＋１）の入力電圧が中間レベル（ＶＤＤ／２）となった場合について説明する。
【００９２】
この時、検査対象端子１_ｎがショート不良のため、中間レベル（ＶＤＤ／２）となる。また、検査対象端子１_ｎの中間レベル（ＶＤＤ／２）入力により、Ｎ１７_ｎ−Ｎ２０_ｎ−Ｂ０３_ｎの経路、Ｎ１７_ｎ−Ｐ１５_ｎ−Ｂ０４_ｎの経路、Ｎ１８_ｎ−Ｎ２１_ｎ−Ｏ０１_ｎ−Ｏ０２_ｎの経路、Ｎ１９_ｎ−Ｐ１６_ｎ−Ｏ０１_ｎ−Ｏ０２_ｎの経路が有効になる。
【００９３】
また、Ｏ０１_ｎにて入力端子４３_（ｎ−１）及び４４_（ｎ−１）の電圧レベルの論理ＯＲをとる。Ｏ０２_ｎにてＯ０１_ｎの論理ＯＲの演算結果と入力端子４５_（ｎ−１）の電圧レベルの論理ＯＲをとり、当該結果が出力端子４５_ｎへ出力される。また、電源電圧ＶＤＤの電圧レベルが出力端子４３_ｎ及び４４_ｎへ出力される。グランドＧＮＤの電圧レベルは上記入力条件では伝搬しない。
【００９４】
図３より、検査対象端子１_１〜１_２がショート不良であった場合、出力信号４３_１、４３_２及び出力信号４４_１、４４_２は"Ｈｉ（１）"レベルとなる。また、ショート検出回路２２_２のＯＲ回路Ｏ０２_２の出力信号４５_２は"Ｈｉ（１）"レベルとなり、ショート検出回路２２_３の入力信号となる。すると３段目以降のショート検出回路２２_３〜２２_ｎの出力信号４５_３〜４５_ｎは、Ｏ０２_ｎの論理ＯＲであるため全て"Ｈｉ（１）"レベルとなる。そして、Ｎチャネルトランジスタ３４を経て、インバータ３５で反転レベルとなった"Ｌｏ（０）"レベルがＴＤＯから出力される。これにより、検査対象端子１_１〜１_ｎ間に隣接端子間のショート不良が存在することを判定できる。
【００９５】
（７）条件番号５の場合（端子接続状態が正常である場合）
条件番号５の場合（端子接続状態が正常である場合）のオープン検出回路の動作について図５を用いて説明する。例として検査対象端子１_ｎが奇数番目の端子であった場合について説明する。
【００９６】
この時、検査対象端子１_ｎに"Ｈｉ（１）"レベルが入力される。また、Ｎ１７_ｎ−Ｎ２０_ｎ−Ｂ０３_ｎの経路、Ｎ１８_ｎ−Ｎ２１_ｎ−Ｏ０１_ｎ−Ｏ０２_ｎの経路が有効になる。また、入力端子４４_（ｎ−１）の電圧レベルは上記条件では伝搬しない。Ｏ０１_ｎにて入力端子４３_（ｎ−１）の電圧レベルと"Ｌｏ（０）"レベル（初期状態）の論理ＯＲをとる。また、Ｏ０２_ｎにてＯ０１_ｎの論理ＯＲの演算結果と入力端子４５_（ｎ−１）の電圧レベルの論理ＯＲとり、当該結果を出力端子４５_ｎへ出力する。また、電源電圧ＶＤＤの電圧レベルは出力端子４３_ｎへ出力される。グランドＧＮＤの電圧レベルは上記入力条件では伝搬しない。
【００９７】
図３より、検査対象端子１_１〜１_ｎが正常であった場合、検査対象端子の奇数番目には"Ｈｉ（１）"レベル、偶数番目には"Ｌｏ（０）"レベルが入力されるため、出力端子４３_１〜４３_ｎ及び出力端子４４_１〜４４_ｎには信号が伝搬しない。ショート検出回路２２_１の入力端子４４_０、４５_０にはグランドＧＮＤ（"Ｌｏ（０）"レベル）が接続されているため、出力信号４５_１〜４５_ｎは"Ｌｏ（０）"レベルとなる。"Ｌｏ（０）"レベルの出力信号４５_ｎは、Ｎチャネルトランジスタ３４を経て、インバータ３５で反転レベルとなり、ＴＤＯから"Ｈｉ（１）"レベルが出力される。これにより、検査対象端子１_１〜１_ｎ間に隣接端子間ショート不良はないと判定される。
【００９８】
（８）条件番号５の場合（検査対象端子１_ｎ〜１_（ｎ＋１）内に隣接端子間ショート不良が存在する場合）
条件番号５の場合（検査対象端子１_ｎ〜１_（ｎ＋１）内に隣接端子間ショート不良が存在する場合）のオープン検出回路の動作について図５を用いて説明する。例として検査対象端子１_ｎが奇数番目の端子、隣接端子間ショート不良により検査対象端子１_ｎ〜１_（ｎ＋１）の入力電圧が中間レベル（ＶＤＤ／２）となった場合について説明する。
【００９９】
この時、検査対象端子１_ｎがショート不良のため、中間レベル（ＶＤＤ／２）となる。また、検査対象端子１_ｎの中間レベル（ＶＤＤ／２）入力により、Ｎ１７_ｎ−Ｎ２０_ｎ−Ｂ０３_ｎの経路、Ｎ１７_ｎ−Ｐ１５_ｎ−Ｂ０４_ｎの経路、Ｎ１８_ｎ−Ｎ２１_ｎ−Ｏ０１_ｎ−Ｏ０２_ｎの経路、Ｎ１９_ｎ−Ｐ１６_ｎ−Ｏ０１_ｎ−Ｏ０２_ｎの経路が有効になる。
【０１００】
また、Ｏ０１_ｎにて入力端子４３_（ｎ−１）及び４４_（ｎ−１）の電圧レベルの論理ＯＲをとる。また、Ｏ０２_ｎにてＯ０１_ｎの論理ＯＲ結果と入力端子４５_（ｎ−１）の電圧レベルの論理ＯＲをとり、当該結果を出力端子４５_ｎへ出力する。また、電源電圧ＶＤＤの電圧レベルが出力端子４３_ｎ、出力端子４４_ｎへ出力される。グランドＧＮＤの電圧レベルは上記入力条件では伝搬しない。
【０１０１】
図３より、検査対象端子１_１〜１_２がショート不良であった場合、出力信号４３_１、４３_２及び出力信号４４_１、４４_２は"Ｈｉ（１）"レベルとなる。これにより、ショート検出回路２２_２のＯＲ回路Ｏ０２_２の出力信号４５_２は"Ｈｉ（１）"レベルとなる。そして、"Ｈｉ（１）"レベルの出力信号４５_２はショート検出回路２２_３の入力信号となる。すると３段目以降のショート検出回路２２_３〜２２_ｎの出力信号４５_３〜４５_ｎはＯ０２_ｎの論理ＯＲのため全て"Ｈｉ（１）"レベルとなる。そして、"Ｈｉ（１）"レベルの出力信号４５_ｎは、Ｎチャネルトランジスタ３４を経て、インバータ３５で反転レベルとなり、ＴＤＯから"Ｌｏ（０）"レベルが出力される。これにより、検査対象端子１_１〜１_ｎ間に隣接端子間ショート不良が存在することを判定できる。
【０１０２】
本実施の形態にかかる導通検査装置により、図２に示す真理値表の条件番号２の状態で、"Ｈｉ（１）"レベル固着のオープンの検出、条件番号４及び５の状態で、隣接端子間ショートの検出が可能となる。
【０１０３】
つまり、本実施の形態にかかる導通検査装置では、複数のオープン／ショート検出回路を検査対象端子毎に設けているため、検査対象端子毎にオープン／ショートの検出が可能となる。これにより、隣接端子間のショート不良、及び偶数番目の端子のＨｉレベル固着のオープン不良を検出することが可能となる。
【０１０４】
さらに、本実施の形態にかかる導通検査装置により、市場に投入される実製品（実装基板や半導体装置）を用いて実装評価を実施できるため、市場での不良予測の精度が向上する。さらに、実装評価専用基板を準備する必要がなく、さらに、ＮＡＮＤゲートツリー構造を用いる場合に必要であった評価環境（テストベクタ（パタン）生成回路、テストベクタ（パタン）入出力端子モニタ）及び入力パタン数を低減できるため、コストを低減できる。
【０１０５】
次に、本実施の形態にかかる半導体装置と当該半導体装置を実装する実装基板との導通状態を検査する導通検査方法について説明する。本実施の形態にかかる導通検査方法においても、検査対象端子毎に設けられた、検査対象端子のオープン不良とショート不良の少なくとも一方を判定するオープン／ショート検出回路を用いる。そして、本実施の形態にかかる導通検査方法は、オープン／ショート検出回路が接続されている検査対象端子の導通状態と前段のオープン／ショート検出回路の検出結果に基づき当該オープン／ショート検出回路の検出結果を生成し、当該検出結果を後段のオープン／ショート検出回路へ出力するステップと、最終段のオープン／ショート検出回路の出力に基づき導通状態を判定するステップを有する。
【０１０６】
本実施の形態にかかる導通検査方法においても、検査対象端子毎にオープン／ショートの検出をしているため、隣接端子間のショート不良、及び偶数番目の端子のＨｉレベル固着のオープン不良を検出することが可能となる。
【０１０７】
また、本実施の形態にかかる導通検査方法では、オープン／ショート検出回路が接続されている検査対象端子の導通状態がオープン不良またはショート不良である場合は、当該導通状態の検出結果を後段のオープン／ショート検出回路へ出力してもよい。
【０１０８】
また、本実施の形態にかかる導通検査方法では、オープン／ショート検出回路が接続されている検査対象端子の導通状態が正常である場合は、前記前段のオープン／ショート検出回路の出力結果を前記後段のオープン／ショート検出回路へ出力してもよい。
【０１０９】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【０１１０】
１_１〜１_ｎ  検査対象端子
２_１〜２_ｎ  オープン／ショート検出回路
３  内部回路
４_１〜４_ｎ  オープン／ショート検出回路の出力信号
２１_１〜２１_ｎ  オープン検出回路
２２_１〜２２_ｎ  ショート検出回路
３１、３２、３４  Ｎチャネルトランジスタ
３３、３５  インバータ
４１_１〜４１_ｎ  オープン検出回路の出力信号
４２_１〜４２_ｎ  オープン検出回路の出力信号
４３_１〜４３_ｎ  ショート検出回路の出力信号
４４_１〜４４_ｎ  ショート検出回路の出力信号
４５_１〜４５_ｎ  ショート検出回路の出力信号
５１  Ｎチャネルトランジスタのソース出力信号
５２  Ｎチャネルトランジスタのソース出力信号
５３  Ｎチャネルトランジスタのソース出力信号
Ｎ０１_ｎ〜Ｎ２１_ｎ  Ｎチャネルトランジスタ
Ｐ０１_ｎ〜Ｐ１６_ｎ  Ｐチャネルトランジスタ
Ｂ０１_ｎ〜Ｂ０４_ｎ  バッファ
Ｏ０１_ｎ〜Ｏ０２_ｎ  ＯＲ回路
１００_ｎ〜１０７_ｎ  Ｎチャネル（Ｐチャネル）トランジスタの出力信号
１１０_ｎ〜１１７_ｎ  Ｎチャネル（Ｐチャネル）トランジスタの出力信号
１２０_ｎ、１２１_ｎ  Ｎチャネル（Ｐチャネル）トランジスタの出力信号
２００_ｎ、２０２_ｎ、２０３_ｎ  Ｎチャネルトランジスタのソース出力信号
２０４_ｎ  入力端子からの入力信号
２０５_ｎ〜２０８_ｎ  Ｐチャネルトランジスタのドレイン出力信号
２１０_ｎ〜２１３_ｎ  Ｎチャネル（Ｐチャネル）トランジスタの出力信号
２２２ｎ  ＯＲ回路Ｏ０１_ｎの出力信号
【図１】
2010210303.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010210303.tif 000009
【図８】
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