(57)【要約】【課題】故障検出率を向上することができる半導体集積回路及びスキャンテスト方法を提供すること【解決手段】本発明にかかる半導体集積回路は、入力されたトリガ信号に応じて、出力値を出力する第１の回路と、入力されたトリガ信号に応じて、出力値を出力する第２の回路とを備える。また、通常動作モードでは、第１の回路から出力された出力値に基づいた値をトリガ信号として第２の回路に供給し、かつ第１の回路の入力値とは独立した値を入力値として第２の回路に供給し、スキャンテストモードでは、第１の回路に入力されたトリガ信号と共通の信号をトリガ信号として第２の回路に供給し、かつ第１の回路の出力値に基づいた値を入力値として第２の回路に供給する制御回路とを備える。【選択図】図１
2010181167.tif 000002
【特許請求の範囲】
【請求項１】
入力されたトリガ信号に応じて、出力値を出力する第１の回路と、
入力されたトリガ信号に応じて、出力値を出力する第２の回路と、
通常動作モードでは、前記第１の回路から出力された出力値に基づいた値をトリガ信号として前記第２の回路に供給し、かつ前記第１の回路の入力値とは独立した値を入力値として前記第２の回路に供給し、
スキャンテストモードでは、前記第１の回路に入力されたトリガ信号と共通の信号をトリガ信号として前記第２の回路に供給し、かつ前記第１の回路の出力値に基づいた値を入力値として前記第２の回路に供給する制御回路とを備えた半導体集積回路。
【請求項２】
前記制御回路は、前記スキャンテストモードとは異なるスキャンテストモードでは、前記第１の回路に入力されたトリガ信号と共通の信号をトリガ信号として前記第２の回路に供給し、かつ前記第１の回路の入力値とは独立した値を入力値として前記第２の回路に供給する請求項１に記載の半導体集積回路。
【請求項３】
前記制御回路は、前記第１の回路の出力値に基づいた値もしくは前記第１の回路に入力されたトリガ信号と共通の信号のうち、いずれかを選択して出力する第１の信号選択回路と、
前記第１の回路の入力値とは独立した値もしくは前記第１の信号選択回路の出力値のうち、いずれかを選択して前記第２の回路に入力値として供給する第２の信号選択回路と、
前記第１の信号選択回路の出力値もしくは前記第１の回路に入力されたトリガ信号と共通の信号のうち、いずれかを選択して前記第２の回路にトリガ信号として供給する第３の信号選択回路を含み、
前記スキャンテストモードでは、前記第１の信号選択回路が前記第１の回路の出力値を選択し、前記第２の信号選択回路が前記第１の信号選択回路の出力値を選択し、前記第３の信号選択回路が前記第１の回路に入力されたトリガ信号と共通の信号を選択し、
前記スキャンテストモードとは異なるスキャンテストモードでは、前記第１の信号選択回路が前記第１の回路に入力されたトリガ信号と共通の信号を選択し、前記第２の信号選択回路が前記第１の回路の入力値とは独立した値を選択し、前記第３の信号選択回路が前記第１の信号選択回路の出力値を選択する請求項２に記載の半導体集積回路。  
【請求項４】
前記第１の回路および前記第２の回路は、スキャンフリップフロップである請求項１乃至３のいずれかに記載の半導体集積回路。
【請求項５】
前記トリガ信号は、クロック信号である請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項６】
前記トリガ信号は、初期化信号である請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項７】
入力されたトリガ信号に応じて、出力値を出力する第１の回路と、
入力されたトリガ信号に応じて、出力値を出力する第２の回路とを備えた順序回路のスキャンテスト方法であって、
前記第１の回路に入力されたトリガ信号と共通の信号を前記トリガ信号として前記第２の回路に供給し、
前記第１の回路の出力値に基づいた値を入力値として前記第２の回路に供給するスキャンテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及びスキャンテスト方法に関する。
【背景技術】
【０００２】
順序回路のテストを容易にするテスト容易化設計(DFT:Design-for-Testability)手法としてスキャンテストがある。
図６を参照して、スキャンテストの一例について説明する。図６は、スキャンフリップフロップＦＦｉ(ｉは１≦ｉ≦Ｎの整数)(Ｎは正整数)、スキャンフリップフロップｊ(ｊは１≦ｊ≦Ｍの整数)(Ｍは正整数)及び論理回路１０を含んだ半導体集積回路の例である。
【０００３】
スキャンフリップフロップＦＦｉ及びスキャンフリップフロップＦＦｊは、ＤＦＴを適用して半導体集積回路に含まれるフリップフロップをスキャンフリップフロップとしたものである。各スキャンフリップフロップＦＦｉ、ＦＦｊは、スキャンテスト時には、それぞれを順次接続するように切り替えて、シフトレジスタとして動作するスキャンチェーンを構成する。
スキャンテストは、まず、テスト用のデータ(スキャンパタン)をスキャンチェーンにスキャンインする。次に、スキャンインしたスキャンパタンによって論理回路１０を動作させる。そして、論理回路１０の動作結果をスキャンチェーンからスキャンアウトし、スキャンアウトした動作結果を観測することによって半導体集積回路のテストを行う。
【０００４】
続いて、図７、図８及び図９を参照して、スキャンテストにおける問題を説明する。
【０００５】
図７は、フリップフロップＦＦｉ(ｉは１≦ｉ≦Ｎの整数)(Ｎは正整数)、フリップフロップＦＦｊ(ｊは１≦ｊ≦Ｍの整数)(Ｍは正整数)及び論理回路１０を含んだ半導体集積回路の例である。フリップフロップＦＦｊには、クロック信号にシステムクロックのような基準となるクロック値ＣＬＫが入力されておらず、クロック信号が前段のフリップフロップＦＦｉの出力値や論理回路１０の演算結果に基づいて決まる非同期のフリップフロップＦＦｍを含んでいる。
このような半導体集積回路の場合、フリップフロップＦＦｍを含めてシフトレジスタとして動作するスキャンチェーンを構成することができず、スキャンテストをすることができないという問題があった。
【０００６】
図８は、図７に示す半導体集積回路に、上述の問題を解決するＤＦＴを適用した例である。図８は、図７に示す半導体集積回路に含まれるフリップフロップＦＦｉ及びフリップフロップＦＦｊをスキャンフリップフロップに置き換え、スキャンフリップフロップＦＦｍの前段にマルチプレクサｍｕｘを加えるＤＦＴを適用している。
これにより、スキャンテスト時には、マルチプレクサｍｕｘを切り替えて、他のスキャンフリップフロップと共通のクロック値ＣＬＫをスキャンフリップフロップＦＦｍにクロック信号として供給することにより、シフトレジスタとして動作するスキャンチェーンを構成することができる。
【０００７】
図９は、図７及び図８における半導体集積回路のフリップフロップＦＦｎ(ｎは１≦ｎ≦Ｎ)及びフリップフロップＦＦｍ(ｍは１≦ｍ≦Ｎ)を示した図である。また、図９は、図７及び図８における論理回路１０内において、フリップフロップＦＦｎの出力値がフリップフロップＦＦｍのクロック信号として直接供給されている例を示す。
図９(a)は、ＤＦＴ適用前のフリップフロップＦＦｎ及びフリップフロップＦＦｍを示す図である。図９(a)では、フリップフロップＦＦｎの出力値をクロック信号としてフリップフロップＦＦｍに供給する。
【０００８】
図９(b)は、ＤＦＴ適用後のスキャンフリップフロップＦＦｎ及びスキャンフリップフロップＦＦｍを示す図である。
通常動作時には、ＳＣＡＮＭＯＤＥ信号に"０"を入力し、スキャンフリップフロップＦＦｎの出力値をクロック信号としてスキャンフリップフロップＦＦｍに供給する。
スキャンテスト時には、ＳＣＡＮＭＯＤＥ信号に"１"を入力し、他のフリップフロップと共通のクロック値ＣＬＫをクロック信号としてスキャンフリップフロップＦＦｍに供給する。
【０００９】
しかし、図９(c)に示すように、ＳＣＡＮＭＯＤＥ信号に"１"を入力した場合には、通常動作時にスキャンフリップフロップＦＦｍにクロック信号として供給される信号を観測することができない。つまり、この信号を観測することによって判明する論理回路１０内の故障を検出することができないという問題がある。
【００１０】
続いて、図１０、図１１及び図１２を参照して、スキャンテストにおける他の問題を説明する。
【００１１】
図１０は、フリップフロップＦＦｉ(ｉは１≦ｉ≦Ｎの整数)(Ｎは正整数)、フリップフロップＦＦｊ(ｊは１≦ｊ≦Ｍの整数)(Ｍは正整数)及び論理回路１０を含んだ半導体集積回路の例である。フリップフロップＦＦｊには、クリア信号が前段のフリップフロップＦＦｉの出力値や論理回路１０の演算結果に基づいて決まるフリップフロップＦＦｍを含んでいる。なお、スキャンフリップフロップＦＦｉ、ＦＦｊには共通のクロック値がクロック信号として供給されているものとし、図示を省略している。
このような半導体集積回路の場合、各フリップフロップをスキャンフリップフロップに置き換えてスキャンチェーンを構成しても、スキャンパタンによっては、スキャンフリップフロップＦＦｍにアクティブなクリア信号が入力されてしまうときがある。そのときは、スキャンフリップフロップＦＦｍの出力値がクリアされてしまうため、論理回路１０からのスキャンフリップフロップＦＦｍへの入力値、つまり、論理回路１０の動作結果の一部を観測することができないという問題があった。
【００１２】
図１１は、図１０に示す半導体集積回路に、上述の問題を解決するＤＦＴを適用した例である。図１１は、図１０に示す半導体集積回路に含まれるフリップフロップＦＦｉ及びフリップフロップＦＦｊをスキャンフリップフロップに置き換え、スキャンフリップフロップＦＦｍの前段にマルチプレクサｍｕｘを加えるＤＦＴを適用している。
これにより、スキャンテスト時には、マルチプレクサｍｕｘを切り替えて、他のスキャンフリップフロップと共通のクリア値ＣＬＲをスキャンフリップフロップＦＦｍにクリア信号として供給することにより、スキャンパタンによって、スキャンフリップフロップＦＦｍにアクティブなクリア信号が入力されないようにすることができる。
【００１３】
図１２は、図１０及び図１１における半導体集積回路のフリップフロップＦＦｎ(ｎは１≦ｎ≦Ｎ)及びフリップフロップＦＦｍ(ｍは１≦ｍ≦Ｎ)を示した図である。また、図１２は、図１０及び図１１における論理回路１０内において、フリップフロップＦＦｎの出力値がフリップフロップＦＦｍのクリア信号として直接供給されている例を示す。
図１２(a)は、ＤＦＴ適用前のフリップフロップＦＦｎ及びフリップフロップＦＦｍを示す図である。図１２(a)では、フリップフロップＦＦｎの出力値をクリア信号としてフリップフロップＦＦｍに供給する。
【００１４】
図１２(b)は、ＤＦＴ適用後のスキャンフリップフロップＦＦｎ及びスキャンフリップフロップＦＦｍを示す半導体集積回路の構成図を示す。
通常動作時には、ＳＣＡＮＭＯＤＥ信号に"０"を入力し、スキャンフリップフロップＦＦｎの出力値をクリア信号としてスキャンフリップフロップＦＦｍに供給する。
スキャンテスト時には、ＳＣＡＮＭＯＤＥ信号に"１"を入力し、他のフリップフロップと共通のクリア値ＣＬＲをクリア信号としてスキャンフリップフロップＦＦｍに供給する。
【００１５】
しかし、図１２(c)に示すように、ＳＣＡＮＭＯＤＥ信号に"１"を入力した場合には、通常動作時にスキャンフリップフロップＦＦｍにクリア信号として供給される信号を観測することができない。つまり、この信号を観測することによって判明する論理回路１０内の故障を検出することができない。
【００１６】
以上に説明したように、後段のフリップフロップのクロック信号やクリア信号が、前段のフリップフロップの出力値や論理回路の演算結果に基づいて決まる半導体集積回路では、スキャンテストにおいて一部の信号を観測することができず、テスト対象となる論理回路内の全ての故障を検出することができないという問題がある。
しかし、近年は、車載マイコン等に組み込む半導体集積回路に高品質が要求されており、半導体集積回路内の故障をより確実に検出することが望まれている。
【００１７】
なお、特許文献１には、順序回路中でシフトレジスタとして用いられるものに、テスト対象回路中の論理状態を取り込むためのスキャンモード信号を新たに設けて、故障検出率や設計不良検出率を向上することができる技術が開示されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平１１−２７１４０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
以上に説明したように、背景技術にかかる半導体集積回路では、スキャンテストにおいてテスト対象となる論理回路内の全ての故障を検出することができないという問題がある。
【課題を解決するための手段】
【００２０】
本発明にかかる半導体集積回路は、入力されたトリガ信号に応じて、出力値を出力する第１の回路と、入力されたトリガ信号に応じて、出力値を出力する第２の回路と、通常動作モードでは、前記第１の回路から出力された出力値に基づいた値をトリガ信号として前記第２の回路に供給し、かつ前記第１の回路の入力値とは独立した値を入力値として前記第２の回路に供給し、スキャンテストモードでは、前記第１の回路に入力されたトリガ信号と共通の信号をトリガ信号として前記第２の回路に供給し、かつ前記第１の回路の出力値に基づいた値を入力値として前記第２の回路に供給する制御回路とを備えるものである。
【００２１】
これにより、スキャンテストにおいてテスト対象となる論理回路から出力される全ての信号を観測することができるようになるため、論理回路内の全ての故障を検出することが可能となり、故障検出率を向上することができる半導体集積回路及びスキャンテスト方法を提供することができる。
【発明の効果】
【００２２】
本発明により、故障検出率を向上することができる半導体集積回路及びスキャンテスト方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１にかかる半導体集積回路の構成図である。
【図２】実施の形態１にかかる半導体集積回路の各動作モードを示す図である。
【図３】実施の形態１にかかる半導体集積回路の各動作モードを２つの信号選択回路により実現した半導体集積回路の構成図である。
【図４】実施の形態２にかかる半導体集積回路の構成図である。
【図５】実施の形態２にかかる半導体集積回路の各動作モードを示す図である。
【図６】背景技術にかかる半導体集積回路の構成図である。
【図７】問題となる背景技術にかかる半導体集積回路の構成図である。
【図８】図７に示す問題を解決する背景技術にかかる半導体集積回路の構成図である。
【図９】図８の一部を示す背景技術にかかる半導体集積回路の構成図である。
【図１０】他の問題となる背景技術にかかる半導体集積回路の構成図である。
【図１１】図１０示す問題を解決する背景技術にかかる半導体集積回路の構成図である。
【図１２】図１１の一部を示す背景技術にかかる半導体集積回路の構成図である。
【発明を実施するための形態】
【００２４】
発明の実施の形態１．
図１を参照して、本発明の実施の形態１にかかる半導体集積回路について説明する。図１は、図７に示す背景技術にかかる半導体集積回路に、本発明の実施の形態１にかかるＤＦＴを適用した例であり、スキャンフリップフロップＦＦｎ(ｎは１≦ｎ≦Ｎ)及びスキャンフリップフロップＦＦｍ(ｍは１≦ｍ≦Ｎ)を示した図である。また、図１は、図７における論理回路内において、スキャンフリップフロップＦＦｎの出力値がスキャンフリップフロップＦＦｍのクロック信号として直接供給されている例である。
【００２５】
本発明の実施の形態１にかかる半導体集積回路は、スキャンフリップフロップＦＦｎ、スキャンフリップフロップＦＦｍ、信号選択回路ｍｕｘ０、ｍｕｘ１、ｍｕｘ２を備える。
スキャンフリップフロップＦＦｎは、入力信号として供給される前段の論理回路(図示せず)からの出力値ｄ２やクロック信号として供給されるクロックに応じた出力値を出力する。
スキャンフリップフロップＦＦｍは、入力信号として供給されるｍｕｘ１からの出力値やクロック信号として供給されるｍｕｘ２からの出力値に応じた出力値を出力する。
【００２６】
信号選択回路ｍｕｘ０は、スキャンフリップフロップＦＦｎから出力される出力値もしくはクロック値ＣＬＫのいずれかの信号を選択して、選択した信号をｍｕｘ１及びｍｕｘ２に出力する。信号選択回路ｍｕｘ０は、スキャンモード信号ＳＣＡＮＭＯＤＥにより、信号の選択を切り替える。
信号選択回路ｍｕｘ１は、前段の論理回路(図示せず)からの出力値ｄ１もしくは信号選択回路ｍｕｘ０から出力される出力値のいずれかの信号を選択して、選択した信号をスキャンフリップフロップＦＦｍに入力信号として供給する。
信号選択回路ｍｕｘ２は、信号選択回路ｍｕｘ０から出力される出力値もしくはクロック値ＣＬＫのいずれかの信号を選択して、選択した信号をスキャンフリップフロップＦＦｍにクロック信号として供給する。
信号選択回路ｍｕｘ１、ｍｕｘ２は、スキャンモード信号ＳＣＡＮＭＯＤＥ２により、信号の選択を切り替える。
信号選択回路ｍｕｘ０、ｍｕｘ１、ｍｕｘ２は、例えば、マルチプレクサである。
【００２７】
続いて、図２を参照して、本発明の実施の形態１にかかる半導体集積回路の動作について説明する。
【００２８】
図２は、本発明の実施の形態１にかかる各動作モードを示す図である。また、図２は、各動作モードにおいて、スキャンフリップフロップＦＦｍに供給される信号が通る信号線を太線によって示している。
図２(a)は、スキャンモード信号ＳＣＡＮＭＯＤＥ、ＳＣＡＮＭＯＤＥ２に"０"を入力した場合の動作モードであるファンクションモードを示す。ファンクションモードは、通常動作をする場合の動作モードである。
ファンクションモードは、スキャンフリップフロップＦＦｎから出力される出力値をスキャンフリップフロップＦＦｍにクロック信号として供給し、前段の論理回路(図示せず)からの出力値ｄ１をスキャンフリップフロップＦＦｍに入力信号として供給する。
【００２９】
図２(b)は、スキャンモード信号ＳＣＡＮＭＯＤＥに"１"を、スキャンモード信号ＳＣＡＮＭＯＤＥ２に"０"を入力した場合の動作モードである基本のスキャンテストモードを示す。基本のスキャンテストモードは、スキャンテストをする場合の動作モードである。
基本のスキャンテストモードは、図９(c)に示す背景技術にかかる半導体集積回路と同様に、クロック値ＣＬＫをスキャンフリップフロップＦＦｍにクロック信号として供給し、前段の論理回路(図示せず)からの出力値ｄ１をスキャンフリップフロップＦＦｍに入力信号として供給する。基本のスキャンテストモードは、信号線ｓ０、ｓ１０、ｓ２以外の信号が観測可能である。
【００３０】
図２(c)は、スキャンモード信号ＳＣＡＮＭＯＤＥに"０"を、スキャンモード信号ＳＣＡＮＭＯＤＥ２に"１"を入力した場合の動作モードである追加のスキャンテストモードを示す。追加のスキャンテストモードは、図２(b)とは異なるスキャンテストをする場合の動作モードである。
追加のスキャンテストモードは、クロック値ＣＬＫをスキャンフリップフロップＦＦｍにクロック信号として供給し、スキャンフリップフロップＦＦｎの出力値をスキャンフリップフロップＦＦｍに入力信号として供給する。追加のスキャンテストモードは、基本のスキャンテストモードでは観測することができなかった信号線ｓ０、ｓ１０、ｓ２の信号が観測可能となる。
従って、通常動作時に、クロック信号が前段のフリップフロップの出力値や論理回路の演算結果に基づいて決まるフリップフロップを含んでいる半導体集積回路においても、基本のスキャンテストモードと追加のスキャンテストモードによってスキャンテストを実施することによって、テスト対象となる論理回路から出力される全ての信号を観測することができるようになり、論理回路内の全ての故障を検出することが可能となる。
【００３１】
ここで、図３を参照して、上述の各動作モードを２つの信号選択回路により実現した半導体集積回路について説明する。
【００３２】
図３(a)は、上述の各動作モードを２つの信号選択回路により実現した半導体集積回路の例である。
図３(b)は上述の基本のスキャンテストモードに相当する動作モードであり、図３(c)は上述の追加のスキャンテストモードに相当する動作モードである。図３(b)(c)は、スキャンフリップフロップＦＦｍに供給される信号が通る信号線を太線によって示している。
【００３３】
図３(b)(c)に示すように、上述の各動作モードを２つの信号選択回路により実現した場合は、スキャンテスト時のモードにおいて、信号線ｓ０１を経由する信号の観測をすることができない。したがって、図３に示す半導体集積回路では、信号線ｓ０１の故障を検出することができない。
このような理由から、本実施の形態においては、信号選択回路を３つとした構成にすることにより、ＤＦＴ処置によって追加した回路においても全ての信号線を経由する信号を観測できるようにし、全ての信号線の故障の検出を可能としている。
【００３４】
なお、本発明は本実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
例えば、スキャンフリップフロップＦＦｎの出力がスキャンフリップフロップＦＦｍのクロック入力に直接供給されている例に限られず、信号線ｓ０間は、どのような回路構成となっていてもよい。従って、信号線ｓ０における信号の値は、スキャンフリップフロップＦＦｎ以外の他の前段のスキャンフリップフロップＦＦｉの出力値にも依存していてもよい。
【００３５】
発明の実施の形態２．
図４を参照して、本発明の実施の形態２にかかる半導体集積回路について説明する。図４は、図１０に示す背景技術にかかる半導体集積回路に、本発明の実施の形態２にかかるＤＦＴを適用した例であり、スキャンフリップフロップＦＦｎ(ｎは１≦ｎ≦Ｎ)及びスキャンフリップフロップＦＦｍ(ｍは１≦ｍ≦Ｎ)を示した図である。また、図４は、図１０における論理回路内において、スキャンフリップフロップＦＦｎの出力値がスキャンフリップフロップＦＦｍのクリア信号として直接供給されている例である。
【００３６】
本発明の実施の形態２にかかる半導体集積回路は、スキャンフリップフロップＦＦｎ、スキャンフリップフロップＦＦｍ、信号選択回路ｍｕｘ０、ｍｕｘ１、ｍｕｘ２を備える。
本発明の実施の形態２にかかる半導体集積回路は、信号選択回路ｍｕｘ０、ｍｕｘ２が選択する信号のうち、クロック値ＣＬＫがクリア値ＣＬＲとなっており、スキャンフリップフロップＦＦｍがｍｕｘ２からの出力される出力値がクリア信号として供給される点以外は、実施の形態１と同様であるため、各構成要素の説明は省略する。
【００３７】
続いて、図５を参照して、本発明の実施の形態２にかかる半導体集積回路の動作について説明する。
【００３８】
図５は、本発明の実施の形態２にかかる各動作モードを示す図である。また、図５は、各動作モードにおいて、スキャンフリップフロップＦＦｍに供給される信号が通る信号線を太線によって示している。
図５(a)は、スキャンモード信号ＳＣＡＮＭＯＤＥ、ＳＣＡＮＭＯＤＥ２に"０"を入力した場合の動作モードであるファンクションモードを示す。ファンクションモードは、通常動作をする場合の動作モードである。
ファンクションモードは、スキャンフリップフロップＦＦｎから出力される出力値をスキャンフリップフロップＦＦｍにクリア信号として供給し、前段の論理回路(図示せず)からの出力値ｄ１をスキャンフリップフロップＦＦｍに入力信号として供給する。
【００３９】
図５(b)は、スキャンモード信号ＳＣＡＮＭＯＤＥに"１"を、スキャンモード信号ＳＣＡＮＭＯＤＥ２に"０"を入力した場合の動作モードである基本のスキャンテストモードを示す。基本のスキャンテストモードは、スキャンテストをする場合の動作モードである。
基本のスキャンテストモードは、図１２(c)に示す背景技術にかかる半導体集積回路と同様に、クリア値ＣＬＲをスキャンフリップフロップＦＦｍにクリア信号として供給し、前段の論理回路(図示せず)からの出力値ｄ１をスキャンフリップフロップＦＦｍに入力信号として供給する。基本のスキャンテストモードは、信号線ｓ０、ｓ１０、ｓ２以外の信号が観測可能である。
【００４０】
図５(c)は、スキャンモード信号ＳＣＡＮＭＯＤＥに"０"を、スキャンモード信号ＳＣＡＮＭＯＤＥ２に"１"を入力した場合の動作モードである追加のスキャンテストモードを示す。追加のスキャンテストモードは、図５(b)とは異なるスキャンテストをする場合の動作モードである。
追加のスキャンテストモードは、クリア値ＣＬＲをスキャンフリップフロップＦＦｍにクリア信号として供給し、スキャンフリップフロップＦＦｎの出力値をスキャンフリップフロップＦＦｍに入力信号として供給する。追加のスキャンテストモードは、基本のスキャンテストモードでは観測することができなかった信号線ｓ０、ｓ１０、ｓ２の信号が観測可能となる。
従って、通常動作時に、クリア信号が前段のフリップフロップの出力値や論理回路の演算結果に基づいて決まるフリップフロップを含んでいる半導体集積回路においても、基本のスキャンテストモードと追加のスキャンテストモードによってスキャンテストを実施することによって、テスト対象となる論理回路から出力される全ての信号を観測することができるようになり、論理回路内の全ての故障を検出することが可能となる。
【００４１】
なお、本発明は本実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
例えば、プリセット信号が前段のフリップフロップの出力値や論理回路の演算結果に基づいて決まるフリップフロップを含んでいる半導体集積回路においても、本発明を適用することができる。これにより、スキャンテスト時に、スキャンパタンによって、アクティブなプリセット信号が入力されないようにすることでき、さらに、テスト対象となる論理回路内の全ての故障を検出することが可能となる。なお、クリア信号およびプリセット信号は、初期化信号に相当する。また、クロック信号および初期化信号は、トリガ信号に相当する。
【００４２】
以上に説明したように、本実施の形態にかかる半導体集積回路は、スキャンテストにおいてテスト対象となる論理回路から出力される全ての信号を観測することができるようになるため、論理回路内の全ての故障を検出することが可能となり、半導体集積回路のテストにおける故障検出率を向上することができる。つまり、本実施の形態かかる半導体集積回路は、スキャンパタンの組み合わせにより、テスト対象となる論理回路内の全ての故障を検出することが可能となる。
また、本実施の形態にかかる半導体集積回路のように信号選択回路を配置することにより、追加した回路においても全ての信号線を経由する信号を観測できるようにし、全ての信号線の故障の検出を可能としている。
【符号の説明】
【００４３】
１０            論理回路
ＦＦｉ、ＦＦｊ        フリップフロップ
ｍｕｘ、ｍｕｘ０、ｍｕｘ１、ｍｕｘ２    信号選択回路
【図１】
2010181167.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010181167.tif 000007
【図６】
2010181167.tif 000008
【図７】
2010181167.tif 000009
【図８】
2010181167.tif 000010
【図９】
2010181167.tif 000011
【図１０】
2010181167.tif 000012
【図１１】
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【図１２】
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