(57)【要約】【課題】仲介微細配線基板を用いずに、高歩留まり、低コストで、かつ信頼性が高く、ロジックチップとメモリチップを直接実装可能で、広帯域幅でのチップ間接続が可能な半導体パッケージ用配線基板及び半導体パッケージ、並びにそれらの製造方法を提供する。【解決手段】第１の配線基板に第２の配線基板を接合し一体化し、第２の配線基板は、有機絶縁膜を基材とする有機配線基板であり、第２の配線基板は、第１の配線基板よりも微細な配線層が積層されて成り、第１の配線基板上の、第２の配線基板の直上部以外、及び第１の配線基板と第２の配線基板との接合部以外の領域は封止樹脂で充填されている半導体パッケージ用配線基板とし、第２の配線基板上に半導体チップが接合され、第２の配線基板上の、半導体チップ以外、及び第２の配線基板と半導体チップとの接合部以外の領域は第２封止樹脂で充填されている半導体パッケージとする。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の配線基板に第２の配線基板を接合し一体化した半導体パッケージ用配線基板であって、
前記第２の配線基板は、有機絶縁膜を基材とする有機配線基板であり、
前記第２の配線基板は、前記第１の配線基板よりも外形が小さく、前記第１の配線基板よりも微細な線幅の配線層が積層されて成り、
前記第１の配線基板上の、前記第２の配線基板の直上部以外、及び前記第１の配線基板と前記第２の配線基板との接合部以外の領域は封止樹脂で充填され、
前記第１の配線基板、前記第２の配線基板、前記封止樹脂の線膨張係数を、それぞれＣＴＥ１、ＣＴＥ２、ＣＴＥ３とするとき、ＣＴＥ１≦ＣＴＥ３≦ＣＴＥ２である、
ことを特徴とする半導体パッケージ用配線基板。
【請求項２】
請求項１に記載の半導体パッケージ用配線基板の製造方法であって、以下の工程を順次含む、
ことを特徴とする半導体パッケージ用配線基板の製造方法。
１）ガラス基板上に前記第２の配線基板を作製する工程。
２）前記第２の配線基板の前記ガラス基板側と反対側の面を前記第１の配線基板と接合する工程。
３）前記第１の配線基板上の、前記第２の配線基板の直上部以外、及び前記第１の配線基板と前記第２の配線基板との接合部以外の領域を封止樹脂で充填する工程。
【請求項３】
請求項２に記載の工程１）と、工程２）との間に、前記第２の配線基板を断裁し個片化する工程を含む、
ことを特徴とする半導体パッケージ用配線基板の製造方法。
【請求項４】
請求項１に記載の半導体パッケージ用配線基板を備える半導体パッケージであって、
前記第２の配線基板上に半導体チップが接合され、
前記第２の配線基板上の、前記半導体チップ以外、及び前記第２の配線基板と前記半導体チップとの接合部以外の領域は第２封止樹脂で充填され、
前記第１の配線基板、前記第２の配線基板、前記第２封止樹脂の線膨張係数を、それぞれＣＴＥ１、ＣＴＥ２、ＣＴＥ４とするとき、ＣＴＥ１≦ＣＴＥ４≦ＣＴＥ２である、
ことを特徴とする半導体パッケージ。
【請求項５】
前記半導体チップは前記第２の配線基板上に複数個接合されている、
ことを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
請求項４または５に記載の半導体パッケージの製造方法であって、請求項２または３に記載の半導体パッケージ用配線基板の製造方法の後に、以下の工程を順次含む、
ことを特徴とする半導体パッケージの製造方法。
１）前記ガラス基板を前記第２の配線基板から剥離する工程。
２）前記第２の配線基板上に前記半導体チップを接合する工程。
３）前記第２の配線基板上の、前記半導体チップ以外、及び前記第２の配線基板と前記半導体チップとの接合部以外の領域を第２封止樹脂で充填する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ用配線基板とその製造方法、及び該配線基板に半導体チップを搭載した半導体パッケージとその製造方法に関する。
【背景技術】
【０００２】
昨今、サーバー、モバイル機器などでの大容量データの高速処理の要求が大きくなるにつれ、メモリと、プロセッサなどのロジックチップとの間のさらなる高速通信が必要になっている。ただし、駆動周波数を上げ続けることにも課題が多く、消費電力の増大にもなってしまう。またプロセッサの性能をより効率的に使うためにグラフィックプロセッサ（ＧＰＵ）を補助として使うことで高性能化することも多くなっている中で、バンド幅（通信帯域）を広げる方法が主流になりつつある。
【０００３】
そのような中で、サーバーなどのメモリシステムでは、半導体パッケージ内でロジックチップとメモリをワイドバンド（広通信帯域、広ビット幅）で繋ぎ、大容量のデータ転送を可能とする手法がとられるようになってきている（非特許文献１参照）。
【０００４】
但し、前記のことを実現するためには、半導体パッケージ内でロジックチップ、メモリ間で少なくとも１０００から２０００端子以上のＩ／Ｏ接続をする必要があるが、現状の半導体向けパッケージ用配線基板技術では要望に沿うレベルの配線密度（ライン／スペース）、狭ピッチ端子などを実現することができなかった。
【０００５】
そのため、同ワイドバンド接続を可能とする半導体パッケージでは、半導体ウエハプロセスを流用したシリコンインターポーザ（仲介基板）を用いて高密度の配線、端子形成を実現し、半導体チップ（ロジックチップ、メモリ）間を接続し、該シリコンインターポーザを介して半導体パッケージ用配線基板に接続する方法がとられていた。
【０００６】
前記の方法は能動素子が作りこまれた個別のデバイスにＴＳＶ（スルー・シリコン・ビア）を形成してパッケージ基板との多端子接続を試みる方法に比べ、能動素子を含まないシリコンインターポーザを用いることでコストを抑えることができたが、それでもシリコン基板（ウエハ）上への高密度配線と裏面でのパッケージ基板接続のためのＴＳＶを形成する必要があり、これらのプロセス、コスト負荷は大きいという課題があった。
【０００７】
また、配線の微細化は非常に薄いシリコン基板では既存技術で比較的容易であるが、大型のインターポーザになると扱いが困難になるなどの課題があった。合わせて基本的に半導体プロセス技術やウエハプロセス設備を持たない環境では実施できないという課題もあった。尚、このような方法はＴＳＶを介して半導体デバイスを個別に多層接続する３Ｄ実装に対抗する呼び名として、一般的に２．５Ｄ実装と呼ばれており、ＣｏＷｏＳ（ＴＡＩＷＡＮ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＡＮＵＦＡＣＴＵＲＩＮＧ社の登録商標）などの半導体パッケージが代表的である（非特許文献２参照）。
【０００８】
一方、コストダウンに向け、シリコンインターポーザを使わない方法も検討されている。例えば、ＩｎＦＯ−ＷＬＰ技術のような、ファンアウト・ウエハレベルパッケージというような技術も使われ始めている（非特許文献３参照）。
【０００９】
ファンアウト・ウエハレベルパッケージにもいくつかの手法があるが、一般的にダイシングで個片化した半導体チップをウエハに見立てたガラス、シリコンなどの基板上へ再配
置し、半導体チップのデバイス面を、周辺部を含めて平坦化し、半導体ウエハプロセスを用いて各デバイスチップ間を接続する微細配線形成を行い、その上にはんだバンプを形成して半導体パッケージ基板と接続する、という方法がとられるものが代表的である。この方法を用いることで、シリコンインターポーザやＴＳＶの形成は不要になるが、それでも、微細配線形成のために半導体プロセス設備を必要とし、また、デバイス上に直接微細配線や端子形成を行うため、同プロセスの良品率が低くなりコストへの影響が大きいという課題があった。
【００１０】
また、ＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃ）と言われるセラミックパッケージ基板上にライン／スペース＝２／２μｍという微細配線を直接形成して、シリコンインターポーザを使わずに、直接パッケージ基板へ半導体デバイスチップを実装する方法も発表されている（非特許文献４参照）。ただし、この場合にはパッケージ基板そのものも含め、もともと高価なセラミック基板（ＬＴＣＣ）を用いる必要があり、また、高精細フォトリソグラフィー技術で形成が必要な微細配線工程も同じパッケージ基板上に実施する必要があるため、良品率低下によるさらなるコストアップ懸念などの課題があった。
【００１１】
これに対し、より安価な有機パッケージ基板の中に同等（ライン／スペース＝２／２μｍ）の微細配線を形成する手法も報告されている（非特許文献５参照）。同手法では、一般の有機パッケージ用配線基板で用いられているビルドアップ基板上に連続して、有機薄膜を用いた微細多層配線層を形成する構造になっている。このことにより、前記微細配線ＬＴＣＣと同様にシリコンインターポーザを用いることなく、半導体チップを有機パッケージ基板に直接実装できるとしている。
【００１２】
しかしながら、この場合もＬＴＣＣと同様に、同一のパッケージ基板上へ直接微細配線層を形成することにより良品率低下によるコストアップの懸念がある。また、一見構造的には理想的に見えるが、線膨張係数（ＣＴＥ）が異なる材料（ＣＴＥが低いビルドアップ基板と、ＣＴＥが高い有機薄膜の多層配線層と、ＣＴＥが低い半導体チップ）とを積層した構造としているため、信頼性面で問題が発生する可能性が高いと考えられる。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】５Ｇ 時代にむけてのパッケージトレンド、［平成３１年４月１５日検索］、＜ＵＲＬ：ｈｔｔｐ：／／ｓｂｒ．ｔｅｃｈｎｏｌｏｇｙ／ｗｐ／ｗｐ−ｃｏｎｔｅｎｔ／ｕｐｌｏａｄｓ／２０１６／０４／ＪＩＥＰ講演大会−西尾．ｐｄｆ＞
【非特許文献２】ＴＳＭＣ、２．５次元ＩＣ量産立ち上げの苦労明かす、［平成３１年４月１５日検索］、＜ＵＲＬ：ｈｔｔｐｓ：／／ｔｅｃｈ．ｎｉｋｋｅｉｂｐ．ｃｏ．ｊｐ／ｄｍ／ａｒｔｉｃｌｅ／ＥＶＥＮＴ／２０１５０６０１／４２１０４３／＞
【非特許文献３】２．５Ｄの新世代パッケージング技術、ＥＥ  Ｔｉｍｅｓ  Ｊａｐａｎ、［平成３１年４月１５日検索］、＜ＵＲＬ：ｈｔｔｐｓ：／／ｅｅｔｉｍｅｓ．ｊｐ／ｅｅ／ａｒｔｉｃｌｅｓ／１７０４／１７／ｎｅｗｓ０２５．ｈｔｍｌ＞
【非特許文献４】日立金属技法  Ｖｏｌ．３３、ｐ．５６（２０１７）
【非特許文献５】チップ間広帯域信号伝送を実現する２．１次元有機パッケージング技術、ＦＵＪＩＴＳＵ．６８、１、ｐ．１５−２１（０１、２０１７）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、上記の問題点を解決するためになされたものであり、第１の課題は、シリコンインターポーザのような仲介微細配線基板を用いずに、高歩留まり、低コストで、かつ信頼性の高い半導体パッケージ用配線基板及び半導体パッケージ、並びにそれらの製造方
法を提供することである。第２の課題は、第１の課題を解決するための手段を適用し、ロジックチップとメモリチップを直接実装可能で、ワイドバンド（広帯域幅）でのチップ間接続が可能な半導体パッケージ用配線基板及び半導体パッケージ、並びにそれらの製造方法を提供することである。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、請求項１に記載の発明は、第１の配線基板に第２の配線基板を接合し一体化した半導体パッケージ用配線基板であって、
前記第２の配線基板は、有機絶縁膜を基材とする有機配線基板であり、
前記第２の配線基板は、前記第１の配線基板よりも外形が小さく、前記第１の配線基板よりも微細な線幅の配線層が積層されて成り、
前記第１の配線基板上の、前記第２の配線基板の直上部以外、及び前記第１の配線基板と前記第２の配線基板との接合部以外の領域は封止樹脂で充填され、
前記第１の配線基板、前記第２の配線基板、前記封止樹脂の線膨張係数を、それぞれＣＴＥ１、ＣＴＥ２、ＣＴＥ３とするとき、ＣＴＥ１≦ＣＴＥ３≦ＣＴＥ２である、ことを特徴とする半導体パッケージ用配線基板としたものである。
【００１６】
請求項２に記載の発明は、請求項１に記載の半導体パッケージ用配線基板の製造方法であって、以下の工程を順次含む、ことを特徴とする半導体パッケージ用配線基板の製造方法としたものである。
１）ガラス基板上に前記第２の配線基板を作製する工程。
２）前記第２の配線基板の前記ガラス基板側と反対側の面を前記第１の配線基板と接合する工程。
３）前記第１の配線基板上の、前記第２の配線基板の直上部以外、及び前記第１の配線基板と前記第２の配線基板との接合部以外の領域を封止樹脂で充填する工程。
【００１７】
請求項３に記載の発明は、請求項２に記載の工程１）と、工程２）との間に、前記第２の配線基板を断裁し個片化する工程を含む、ことを特徴とする半導体パッケージ用配線基板の製造方法としたものである。
【００１８】
請求項４に記載の発明は、請求項１に記載の半導体パッケージ用配線基板を備える半導体パッケージであって、
前記第２の配線基板上に半導体チップが接合され、
前記第２の配線基板上の、前記半導体チップ以外、及び前記第２の配線基板と前記半導体チップとの接合部以外の領域は第２封止樹脂で充填され、
前記第１の配線基板、前記第２の配線基板、前記第２封止樹脂の線膨張係数を、それぞれＣＴＥ１、ＣＴＥ２、ＣＴＥ４とするとき、ＣＴＥ１≦ＣＴＥ４≦ＣＴＥ２である、ことを特徴とする半導体パッケージとしたものである。
【００１９】
請求項５に記載の発明は、前記半導体チップは前記第２の配線基板上に複数個接合されている、ことを特徴とする請求項４に記載の半導体パッケージとしたものである。
【００２０】
請求項６に記載の発明は、請求項４または５に記載の半導体パッケージの製造方法であって、請求項２または３に記載の半導体パッケージ用配線基板の製造方法の後に、以下の工程を順次含む、ことを特徴とする半導体パッケージの製造方法としたものである。
１）前記ガラス基板を前記第２の配線基板から剥離する工程。
２）前記第２の配線基板上に前記半導体チップを接合する工程。
３）前記第２の配線基板上の、前記半導体チップ以外、及び前記第２の配線基板と前記半導体チップとの接合部以外の領域を第２封止樹脂で充填する工程。
【発明の効果】
【００２１】
本発明によれば、第２封止樹脂の熱膨張係数を第１の配線基板と第２の配線基板の熱膨張係数の中間の値とすることで、第１の配線基板と第２の配線基板を半導体パッケージとしたときに、第１の配線基板と第２の配線基板の熱膨張係数の違いから生じる反りを抑制すること、半導体パッケージ内の接合が破壊されにくくなることから、半導体パッケージの信頼性が高いことのほかに、電子機器への実装においても歩留まりの高い半導体パッケージを提供可能とする効果があります。
【００２２】
さらには、シリコンインターポーザのような仲介微細配線基板を用いることなく、ロジックチップとメモリチップを直接実装可能とすることで、ワイドバンド（広帯域幅）でのチップ間接続することで、高性能な半導体パッケージを提供可能とする効果も得られます。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る、半導体パッケージ用配線基板、及び半導体パッケージの製造プロセスの全体概要を示すフロー図である。
【図２】本発明の第１実施形態に係る、半導体パッケージ用配線基板の（ａ）第１例、（ｂ）第２例を示す模式断面図である。
【図３】本発明の第１実施形態の半導体パッケージ用配線基板が備える、微細配線層を有する有機配線基板の製造プロセスを工程順に示す模式断面図である。
【図４】図３に続く製造プロセスを工程順に示す模式断面図である。
【図５】図４に続く製造プロセスを工程順に示す模式断面図である。
【図６】図５に続く製造プロセスを工程順に示す模式断面図である。
【図７】本発明に係る、ビルドアップ配線基板と、微細配線層を有する有機配線基板とを一体化する半導体パッケージ用配線基板の製造プロセスを工程順に示す模式断面図である。
【図８】図７に続く製造プロセスを工程順に示す模式断面図である。
【図９】図８に続く製造プロセスを工程順に示す模式断面図である。
【図１０】本発明の第２実施形態に係る、半導体パッケージの（ａ）第１例、（ｂ）第２例を示す模式断面図である。
【図１１】本発明の第３実施形態に係る半導体パッケージ用配線基板、及び第４実施形態に係る半導体パッケージの製造プロセスを工程順に示す模式断面図である。
【図１２】図１１に続く製造プロセスを工程順に示す模式断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態に係る半導体パッケージ用配線基板及び半導体パッケージ、並びにそれらの製造方法について図面を用いて説明する。同一の構成要素については便宜上の理由がない限り同一の符号を付ける。各図面において、見易さのため構成要素の厚さや比率は誇張されていることがあり、構成要素の数も減らして図示していることがある。また、本発明は以下の実施形態そのままに限定されるものではなく、主旨を逸脱しない限りにおいて、適宜の組み合わせ、変形によって具体化できる。
【００２５】
図１は、本発明に係る、半導体パッケージ用配線基板、及び半導体パッケージの製造プロセスの全体概要を示すフロー図である。従来の半導体パッケージ用配線基板である配線基板Ａと、ガラス基板上に微細な線幅の配線層（微細配線層）を有する有機配線基板Ｂと、を各々作製し、はんだ接合して一体化した後、後述の領域に第１封止樹脂（半導体パッケージ用配線基板までの場合は単に封止樹脂と記す場合がある）を充填する。その後ガラス基板を剥離した空間に半導体チップを実装し、さらに後述の領域に第２封止樹脂を充填して半導体パッケージを作製する。
【００２６】
図２は、本発明の第１実施形態に係る、半導体パッケージ用配線基板の（ａ）第１例１００、（ｂ）第２例２００を示す模式断面図である。いずれも従来の配線基板Ａと、微細配線層を有する有機配線基板Ｂと、が一体化され、配線基板Ａ上の、第２の配線基板Ｂの直上部以外、及び第１の配線基板Ａと第２の配線基板Ｂとの接合部であるはんだボールバンプ１３以外の領域は、それらを埋める形で封止樹脂Ｃ１ａ（第１例）またはＣ１ｂ（第２例）で充填されている。図２（ａ）の第１例と図２（ｂ）の第２例では封止樹脂Ｃ１ａとＣ１ｂの高さが異なっており、これにより後述（図１０）の半導体パッケージの構造も異なってくる。これらは用途・仕様に応じ適宜選択することができる。
【００２７】
配線基板Ａは、ビルドアップ法など、従来の一般的な手法で形成された半導体パッケージ用配線基板であり、本願ではコアレスと言われる配線基板構造を例示するが、特にコアレス構造である必要はない。材料はガラス繊維、ガラスフィラーを含む有機材料とめっきによる銅配線で構成されることが多いがこれに限らない。
【００２８】
配線基板Ａの各層の配線ピッチは２０μｍ以上程度で、はんだボールバンプの接続ピッチが１００μｍ以上であるものが一般的である。（同部材のプロセス、構造は多種あり、各社各様であるため詳細は本発明では触れない。）
【００２９】
これに対して、微細配線層を有する有機配線基板Ｂは、配線基板Ａと同様の一般的な配線基板作製プロセスでは実現困難な微細配線、微細接続パッドを有する積層配線基板で、同構造を実現可能なプロセス、材料を用いてガラス基板１上に形成される。有機配線基板Ｂは２層以上の複数層の銅配線とその層間材となる有機絶縁膜で構成された薄型配線基板であり、各層の配線ピッチは１０〜２μｍ、同配線基板の上下トップ面には、それぞれ接続用端子を設けており、パッケージ基板との接続側にピッチ５００〜２００μｍ程度のはんだボールバンプ１３を有し、逆面にはピッチ１００〜２０μｍ程度の銅バンプ５などの微細接続用端子を有している。
【００３０】
微細接続用端子の形態は特定しないが、ＴＣＢ（サーマル・コンプレッション・ボンディング）法などで用いることが可能な突起構造（銅バンプ５）などを有することが好ましい。微細配線層を有する有機配線基板Ｂ上には、最終的に半導体チップが接続されるが、微細接続用端子を接続するための平坦性、コプラナリティを有することを特徴とする。接続方法により異なるが、コプラナリティは２μｍ以下程度が好ましい。
尚、有機配線基板Ｂの作製プロセスは図３〜図６で別途説明する。
【００３１】
本発明の半導体パッケージ用配線基板においては、熱膨張係数（ＣＴＥ）は、配線基板Ａの線膨張係数：ＣＴＥ１、有機基板Ｂの線膨張係数：ＣＴＥ２、封止樹脂（硬化後）Ｃｂ１またはＣｂ２の線膨張係数：ＣＴＥ３、とすると、ＣＴＥ１≦ＣＴＥ３≦ＣＴＥ２であるような材料を選定する。また、封止樹脂のＴｇ（ガラス転移温度）は、はんだボールバンプ１３の接合（リフロー）温度よりも高いか、もしくはＴｇ前後での熱膨張係数（α１、α２）の差が小さい方が好ましい。
【００３２】
より具体的には、ＣＴＥ１がおおよそ２０〜３０ｐｐｍ／℃、ＣＴＥ２が３０〜５０ｐｐｍ／℃、ＣＴＥ３がその中間程度で、それぞれの差が小さい方がより好適である。また、各材料の弾性率も配線基板Ａ≧封止樹脂≧有機配線基板Ｂであることが好ましく、半導体パッケージ用配線基板Ａ、封止樹脂は半導体チップの接合時の温度で相応の剛性、高弾性が維持できる材料を選択する。
【００３３】
図３〜図６は、本発明の第１実施形態の半導体パッケージ用配線基板が備える、微細配線層を有する有機配線基板の製造プロセスを工程順に示す模式断面図である。尚、微細配線層を有する有機配線基板Ｂは同等の機能のものであれば良く、ここで示す製造方法、材料などに制限されるものではない。
【００３４】
有機配線基板Ｂ製造時の支持体としてはガラス基板１を用い、まず、その上に仮接着層２を形成する（図３（ａ））。これは最終的に支持体であるガラス基板１を剥離し、有機配線基板Ｂを独立させるためである。ガラス基板１は通常角基板を用いるがプロセスの必要に応じては円状基板でも良く、材質もガラス以外の材料、例えばＳｉなどでもよい。
【００３５】
次に、仮接着層２上に、電気めっきで銅バンプ５を形成するためのシード層３を形成する（図３（ｂ））。シード層３は、後述する電解めっきに必要な導電層であって、一般的には、電解めっきにてめっきする金属と同じ金属をスパッタリング法など用いて形成する。次にシード層３を形成した面に、第１レジスト層４ａとしてドライフィルムタイプのフォトレジストをラミネートして形成し（図３（ｃ））、めっきバンプとなる部分にフォトリソグラフィー法を用いて、バンプになる孔を形成した第１レジスト層４ａ’を形成する（図３（ｄ））。次に、電解めっき法で銅めっきを実施し、銅バンプ５を形成する（図３（ｅ））。  次に、レジストパターン４ａ’を剥離するとシード層３のうち銅めっき処理がされなかった部分が露出するので、この部分をエッチングして除去する（図４（ａ））。
【００３６】
次に、銅バンプ５を形成した面に第２レジスト層（犠牲層）４ｂを形成する（図４（ｂ））。この第２レジスト層（犠牲層）４ｂは、この後の工程である半導体チップの実装の前に、ガラス基板１が外された後、仮接着層２とともに除去されて、銅バンプ５が露出するようにするため、最初に銅バンプ５がすべて埋まる厚みまで液状のレジストを塗布し、この液状のレジストを硬化させた後、アッシングなどの処理を行う。このようにして第２レジスト層（犠牲層）４ｂが銅バンプ５の高さの半分程度の厚みになる様に調整した。この銅バンプ５の第２レジスト層（犠牲層）４ｂからの露出する程度（高さ）はその後、行う半導体チップの実装仕様に応じたものとすればよい。
【００３７】
次に、有機配線基板Ｂとなる第１絶縁膜６ａ（１層目）を銅バンプ５が埋まる厚みに形成する（図４（ｃ））。この時、第１絶縁膜６ａはフォトリソグラフィーで微細パターン形成が可能な材料を用いる。また、硬化後の線膨張率、弾性、強度、耐熱性などに関し、目的の性能を持った材料を選択する。一般的に、ポリイイミド系、ポリベンゾオキサゾール系材料などが好適であるが、エポキシ系、アクリル系、それらの複合物などを用いても良い。厚みは２〜１０μｍ程度を塗布し、必要な場合にはサーフェイスプレーナー（ビットグラインダー）などを用いて表面の平坦化を行う。
【００３８】
次に、第１絶縁膜６ａの銅バンプ５にあたる部分にフォトリソグラフィー法でビアとなる孔７ａを形成する（図４（ｄ））。この状態で、再度銅めっき（埋め込み）用のシード層（不図示）を形成する。シード層は図３（ｂ）の時と同様の材料でよい。そこに電解めっきでフィルドビアめっきを行い、孔７ａ内が銅で満たされた第１ビア８ａを形成する（図４（ｅ））。
【００３９】
次に、サーフェイスプレーナー（ビットグラインダー）、ＣＭＰなどの方法を表層のめっきの除去、および平坦化を兼ねて実施し、表層を除去した第１ビア８ａ’とする（図５（ａ））。さらに微細配線層向けの第２絶縁膜６ｂを塗布法などで形成する（図５（ｂ））。材料は第１絶縁膜６ａと同じ材料でよい。
【００４０】
次に、第２絶縁膜６ｂをフォトリソグラフィー法などでパターニングしてトレンチ形成した第２絶縁膜６ｂ’とするとともに、表層を除去した第１ビア８ａ’に接続するように第１配線めっきパターン用のトレンチ９を形成する（図５（ｃ））。この状態で、銅めっき（埋め込み）用のシード層（不図示）を形成する。シード層は図３（ｂ）、図４（ｄ）と同様のものを形成し、そこにトレンチ９内に銅を満たすまで電解めっきを行い、第１配
線１０ａを形成する（図５（ｄ））。
【００４１】
次に、サーフェイスプレーナー（ビットグラインダー）、ＣＭＰなどの方法を用いて、トレンチからはみ出した表層のめっきの除去、および銅めっき部の表面の平坦化を兼ねて実施し、第１配線１０ａ’とする（図６（ａ））。このことによって、銅バンプ５から第１ビア８ａ’、第１配線１０ａ’を接続して成る１層の微細配線パターンが形成される。本例では、第１ビア８ａ’、第１配線１０ａ’を個別に形成するシングルダマシン法を用いているが、ビアと配線を同時形成するデュアルダマシン法を用いても良い。
【００４２】
以上の図４（ｃ）から図６（ａ）のプロセスを繰り返し、微細配線層を必要な層数形成して、最終層に端子パッド１１を形成することによって、多層微細配線層１２を作製する（図６（ｂ））。これにより、有機配線基板Ｂは有機絶縁膜を基材とする有機配線基板となる。
【００４３】
前記の多層微細配線層１２の端子パッドめっき１１上にはんだボール搭載及びリフローなどの方式ではんだボールバンプ１３を形成する（図６（ｃ））。これで、ガラス基板１が付いた状態であるが、微細配線層１２を有する有機配線基板Ｂが完成する。
【００４４】
最後に支持体となっているガラス基板１も含めた形で、１パッケージ毎にブレードダイシング、スクライビングなどの方式で個片化を行い、個片化した状態（図６（ｄ）のＢ’）で図７〜図９の工程図に示す方法で配線基板Ａに接合して用いる。
【００４５】
図７〜図９は、本発明に係る、従来のビルドアップ配線基板と、微細配線層を有する有機配線基板とを一体化する半導体パッケージ用配線基板の製造プロセスを工程順に示す模式断面図である。
【００４６】
まず、図６（ｄ）で作製したガラス基板１が付いた状態の微細配線を有する有機配線基板Ｂを、はんだボールバンプ１３を配線基板Ａ上の端子１４に位置を合わせる形で、フラックス、はんだペーストなどを用いて、配線基板Ａに搭載（仮設置）する（図７（ａ））。この時、図示しないが、配線基板Ａは多くの場合多面取りになっており、その分複数の有機配線基板Ｂを配置して搭載することができる。さらに、この状態でリフロー処理を行い、はんだボールバンプ１３と端子１４の接合を行う（図７（ｂ））。
【００４７】
次に、有機配線基板Ｂが接合された多面付けの配線基板Ａ上の、有機配線基板Ｂの直上部以外、及び配線基板Ａと有機配線基板Ｂとの接合部（はんだボールバンプ１３）以外の領域がつくる空間を埋める形で封止樹脂Ｃ１を充填する（図８（ａ））。この時、封止樹脂Ｃ１はモールド・アンダーフィルやファン・アウト・ＷＬＰなどに用いられる液状モールド樹脂などを用いることができるが、既述のように硬化後の線膨張係数、弾性率などが適切な材料を選択する必要がある。
【００４８】
次に、封止樹脂Ｃ１と、封止樹脂Ｃ１で囲まれたガラス基板１とを、共にグラインダーなどで研削することにより薄化を行い、それぞれＣ１ａ、１’とする（図８（ｂ））。この時、ガラスの厚みを１ｍｍ以下程度にすることが好ましい。
【００４９】
次に、前記のように研削した側からガラス基板１’面に向けてレーザーを照射し、ガラス基板１’と仮接着層２との界面の密着破壊を行う。その後、研削したガラス基板１’表面に粘着テープを貼り付け、引き上げることにより、ガラス基板１’を剥離する（図９（ａ））。
【００５０】
さらに、有機配線基板Ｂ上に残された仮接着層２、および第２レジスト層（犠牲層）４
ｂを有機溶剤などで洗浄して除去する（図９（ｂ））。この時、必要に応じて、露出した銅バンプ５上にインクジェット、ディスペンスなどの方法ではんだペーストを塗布する、もしくは無電解めっきによりはんだ層を形成しても良い。
【００５１】
図１０（ａ）は、本発明の第２実施形態に係る、半導体パッケージの第１例を示す模式断面図である。第１例の半導体パッケージ１０００は、図２（ａ）の本発明の半導体パッケージ用配線基板の第１例に半導体チップＤ１、Ｄ２を実装して、第２封止樹脂Ｃ２ａにより封止した形態を示す。方法としては、銅バンプ５にＴＣＢ（サーマル・コンプレッション・ボンディング）などの手法によって半導体チップＤ１、Ｄ２の実装を行い、その後に有機配線基板Ｂ上の、半導体チップＤ１、Ｄ２以外、及び有機配線基板Ｂと半導体チップＤ１、Ｄ２との接合部以外の領域がつくる空間を埋める形で第２封止樹脂Ｃ２ａを充填する。本例では半導体チップＤ１、Ｄ２の裏面に放熱板等を設置する形態を想定し、Ｄ１、Ｄ２が露出した構造としている。
【００５２】
図１０（ｂ）は、本発明の第２実施形態に係る、半導体パッケージの第２例を示す模式断面図である。第２例の半導体パッケージ２０００は、図２（ｂ）の本発明の半導体パッケージ用配線基板の第２例に半導体チップＤ１、Ｄ２を実装して、第２封止樹脂Ｃ２ｂにより封止した形態を示す。封止する領域は、図１０（ａ）の第１例の領域に加えて、半導体チップＤ１、Ｄ２の裏面を被覆する形で封止している。
【００５３】
図１１、及び図１２は、本発明の第３実施形態に係る半導体パッケージ用配線基板、及び第４実施形態に係る半導体パッケージの製造プロセスを工程順に示す模式断面図である。図７〜図９における半導体パッケージ用配線基板の製造プロセスを通して図１０（ｂ）の半導体パッケージの第２例を製造するプロセスに類似しているが、異なる点は、複数の有機配線基板Ｂ１、Ｂ２が接合され、それぞれの有機配線基板Ｂ１、Ｂ２にそれぞれの半導体チップＤ１、Ｄ２が実装され、最終的には図１２（ｄ）のように半導体パッケージとしても個片化された形態を図示していることである。
【００５４】
すなわち、図１１（ａ）、（ｂ）で配線基板Ａに有機配線基板Ｂ１、Ｂ２を接合し、図１１（ｃ）で第１封止樹脂Ｃ１を充填し、図１１（ｄ）でＫ部を研磨してガラス基板１’を露出させている。その後、図１２（ａ）でガラス基板１’を剥離し、図１２（ｂ）で半導体チップＤ１、Ｄ２を実装し、図１２（ｃ）で第２封止樹脂Ｃ２ａを充填した後、図１２（ｄ）で断裁して個片化して半導体パッケージ３０００、４０００としている。尚、第２封止樹脂の材料としては、第１封止樹脂と同様の材料でよい。
【００５５】
以上説明した、本発明の半導体パッケージ用配線基板では、これまでの一般的な半導体パッケージ用の有機配線基板では実現不可能だった、配線ピッチ１０〜２μｍの微細配線を有することが、シリコンインターポーザなどを用いることなく可能になる。特に、図１０（ａ）、（ｂ）の構造では、半導体チップＤ１、Ｄ２としてロジックチップとメモリチップを直接実装し、２０００端子以上のＩ／Ｏ接続からなるワイドバンド接続が可能な半導体パッケージ用配線基板を安価に提供できる。
【００５６】
また、本発明の半導体パッケージ用配線基板の製造方法では、通常の半導体パッケージ用配線基板Ａと微細配線層を有する有機配線基板Ｂを個別に作製し、微細配線層を有する有機配線基板Ｂの良品のみを接合し一体化するため、半導体パッケージ用配線基板に微細配線層を直接形成する場合に比べ、歩留まり低下によるコストアップなどを抑えることができる。
【００５７】
さらに、半導体パッケージ用配線基板Ａと微細配線層を有する有機配線基板Ｂの接続は十分信頼性のあるピッチのはんだボールバンプで接続を行い、上下の基板と端子構造部を
適切な線膨張係数（ＣＴＥ）を有する封止樹脂で充填することで半導体チップの搭載に適切な剛性、平坦性を備えるとともに、温度サイクルや落下衝撃に対しても信頼性の高い半導体パッケージ用配線基板、及び半導体パッケージを提供できる。
【符号の説明】
【００５８】
１００、２００、３００・・・・・・半導体パッケージ用配線基板
１０００、２０００、３０００、４０００・・・半導体パッケージ
Ａ・・・・・通常の配線基板
Ｂ・・・・・有機配線基板
Ｂ’・・・・・ガラス基板付き有機配線基板（個片化分）
Ｃ１・・・・（第１）封止樹脂
Ｃ１ａ、Ｃ１ｂ・・・薄くした（第１）封止樹脂
Ｃ２ａ、Ｃ２ｂ・・・・第２封止樹脂
Ｄ１、Ｄ２・・・・・・半導体チップ
１・・・・・ガラス基板
１’・・・・薄くしたガラス基板
２・・・・・仮接着層
３・・・・・シード層
４ａ・・・・第１レジスト層
４ａ’・・・パターニングした第１レジスト層
４ｂ・・・・第２レジスト層（犠牲層）
５・・・・・銅バンプ
６ａ・・・・第１絶縁膜
６ａ’・・・ビアになる孔を形成した第１絶縁膜
６ｂ・・・・第２絶縁膜
６ｂ’、６ｄ’・・・トレンチ形成した第２、第４絶縁膜
６ｃ’、６ｅ’・・・ビア形成した第３、第５絶縁膜
６ｆ’・・・・・・端子パッドめっき用第６絶縁膜
７ａ・・・・（ビアになる）孔
８ａ・・・・第１ビア
８ａ’・・・表層除去した第１ビア
８ｂ’、８ｃ’・・・表層除去した第２、第３ビア
９・・・・・トレンチ（第１配線めっきパターン用）
１０ａ・・・・第１配線
１０ａ’・・・表層除去した第１配線
１１・・・・端子パッド
１２・・・・多層微細配線層
１３・・・・はんだボールバンプ
１４・・・・端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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