(57)【要約】【課題】多量の結晶欠陥の形成が抑えられるとともに、製造コストも抑えられた半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、第２マスク層の開口から露出する半導体基板の表面の第１範囲に向けて第１導電型不純物をイオン注入し、ドリフト領域とボディ領域の双方に接する位置にＪＦＥＴ抵抗低減領域を形成する工程と、第２マスク層の開口から露出する半導体基板の表面の第１範囲に向けて第１導電型不純物をイオン注入し、ボディ領域上にソース領域を形成する工程と、を備える。【選択図】図１
2020096080.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト領域が表面に露出する半導体基板を準備する工程と、
前記半導体基板の前記表面に向けて第２導電型不純物をイオン注入し、前記ドリフト領域上にボディ領域を形成する工程と、
前記半導体基板の前記表面に第１マスク層を成膜する工程であって、前記第１マスク層は、前記半導体基板の前記表面の第１範囲を被膜し、前記半導体基板の前記表面の前記第１範囲とは異なる第２範囲に開口を有する、第１マスク層を成膜する工程と、
前記第１マスク層の前記開口から露出する前記半導体基板の前記表面の前記第２範囲に向けて第２導電型不純物をイオン注入し、前記ボディ領域上にボディコンタクト領域を形成する工程と、
前記半導体基板の前記表面に第２マスク層を成膜する工程であって、前記第２マスク層は、前記半導体基板の前記表面の前記第２範囲を被膜し、前記半導体基板の前記表面の前記第１範囲に開口を有する、第２マスク層を成膜する工程と、
前記第２マスク層の前記開口から露出する前記半導体基板の前記表面の前記第１範囲に向けて第１導電型不純物をイオン注入し、前記ドリフト領域と前記ボディ領域の双方に接する位置にＪＦＥＴ抵抗低減領域を形成する工程と、
前記第２マスク層の前記開口から露出する前記半導体基板の前記表面の前記第１範囲に向けて第１導電型不純物をイオン注入し、前記ボディ領域上にソース領域を形成する工程と、
前記半導体基板の前記表面の前記第１範囲において、前記ソース領域と前記ボディ領域を貫通するトレンチゲートを形成する工程と、を備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、トレンチゲートを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１は、トレンチゲートの底面を覆うように設けられているｐ型の電界緩和領域を備えている半導体装置を開示する。このような電界緩和領域は、トレンチゲートの底面に集中する電界を緩和することができる。これにより、半導体装置の耐圧が向上する。
【０００３】
このようなｐ型の電界緩和領域が設けられていると、ｐ型の電界緩和領域からｎ型のドリフト領域内に伸びてくる空乏層によって抵抗が増加すること、即ち、ＪＦＥＴ抵抗の増加が懸念される。このようなＪＦＥＴ抵抗の増加を抑えるために、特許文献１は、ドリフト領域よりも不純物濃度が濃いｎ型のＪＦＥＴ抵抗低減領域（特許文献１では、電流分散領域と称される）を設ける技術を提案する。ＪＦＥＴ抵抗低減領域が設けられていると、電界緩和領域から伸びてくる空乏層を迂回するように電流が流れることができるので、ＪＦＥＴ抵抗の増加が抑えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−５０５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような半導体装置を製造する場合、製造コストを抑えるために、ｐ型のボディ領域とｐ型のボディコンタクト領域とｎ型のＪＦＥＴ抵抗低減領域とｎ型のソース領域の各々をイオン注入によって形成することが望まれる。この場合、ボディコンタクト領域をイオン注入で形成するとき、多量のｐ型の不純物をイオン注入しなければならない。このため、ボディコンタクト領域の下方には、イオン注入時に形成された結晶欠陥が多量に存在することとなる。ボディコンタクト領域の下方には、ボディ領域が設けられている。このボディ領域をイオン注入で形成するときも、結晶欠陥が形成される。さらに、ボディコンタクト領域の下方であってドリフト領域とボディ領域の間にＪＦＥＴ抵抗低減領域が設けられていると、そのＪＦＥＴ抵抗低減領域をイオン注入で形成するときに形成される結晶欠陥も、ボディコンタクト領域の下方に形成されることとなる。
【０００６】
このように、ｐ型のボディ領域とｐ型のボディコンタクト領域とｎ型のＪＦＥＴ抵抗低減領域とｎ型のソース領域の各々をイオン注入によって形成する場合、ボディコンタクト領域の下方に多量の結晶欠陥が形成される可能性がある。このような多量の結晶欠陥は、リーク電流が増大する原因となる。本願明細書は、多量の結晶欠陥の形成が抑えられるとともに、製造コストも抑えられた半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本明細書で開示する半導体装置の製造方法は、第１導電型のドリフト領域が表面に露出する半導体基板を準備する工程と、前記半導体基板の前記表面に向けて第２導電型不純物をイオン注入し、前記ドリフト領域上にボディ領域を形成する工程と、前記半導体基板の前記表面に第１マスク層を成膜する工程であって、前記第１マスク層は、前記半導体基板の前記表面の第１範囲を被膜し、前記半導体基板の前記表面の前記第１範囲とは異なる第２範囲に開口を有する、第１マスク層を成膜する工程と、前記第１マスク層の前記開口から露出する前記半導体基板の前記表面の前記第２範囲に向けて第２導電型不純物をイオン注入し、前記ボディ領域上にボディコンタクト領域を形成する工程と、前記半導体基板の前記表面に第２マスク層を成膜する工程であって、前記第２マスク層は、前記半導体基板の前記表面の前記第２範囲を被膜し、前記半導体基板の前記表面の前記第１範囲に開口を有する、第２マスク層を成膜する工程と、前記第２マスク層の前記開口から露出する前記半導体基板の前記表面の前記第１範囲に向けて第１導電型不純物をイオン注入し、前記ドリフト領域と前記ボディ領域の双方に接する位置にＪＦＥＴ抵抗低減領域を形成する工程と、前記第２マスク層の前記開口から露出する前記半導体基板の前記表面の前記第１範囲に向けて第１導電型不純物をイオン注入し、前記ボディ領域上にソース領域を形成する工程と、前記半導体基板の前記表面の前記第１範囲において、前記ソース領域と前記ボディ領域と前記ＪＦＥＴ抵抗低減領域を貫通するトレンチゲートを形成する工程と、を備えることができる。なお、ＪＦＥＴ抵抗低減領域を形成する工程とソース領域を形成する工程を実施する順序は特に限定されない。
【０００８】
上記製造方法によると、前記ＪＦＥＴ抵抗低減領域は、前記ソース領域の下方に選択的に形成され、前記ボディコンタクト領域の下方には形成されない。このため、前記ＪＦＥＴ抵抗低減領域をイオン注入で形成するときに形成される結晶欠陥は、前記ボディコンタクト領域の下方に形成されない。これにより、前記ボディコンタクト領域の下方に多量の結晶欠陥が形成されることが抑えられる。さらに、上記製造方法によると、前記ソース領域と前記ＪＦＥＴ抵抗低減領域を共通の第２マスク層を用いて形成することができる。これにより、上記製造方法では、製造コストが抑えられる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の半導体装置の要部断面図を模式的に示す。
【図２】本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。
【図３】本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。
【図４】本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。
【図５】本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。
【図６】本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。
【図７】本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。
【図８】本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。
【図９】本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。
【図１０】本実施形態の半導体装置の製造過程の要部断面図を模式的に示す。
【発明を実施するための形態】
【００１０】
図１に示されるように、半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称されるパワー半導体素子であり、半導体基板１０、半導体基板１０の裏面を被覆するドレイン電極２２、半導体基板１０の表面を被覆するソース電極２４及び半導体基板１０の表層部に設けられているトレンチゲート３０を備えている。トレンチゲート３０は、半導体基板１０の表面に対して直交する方向から観測したときに、例えばストライプ状に配置されている。
【００１１】
半導体基板１０は、炭化珪素（ＳｉＣ）を材料とする基板であり、ｎ+型のドレイン領域１１、ｎ型のドリフト領域１２、ｐ型の電界緩和領域１３、ｎ+型のＪＦＥＴ抵抗低減領域１４、ｐ型のボディ領域１５、ｐ+型のボディコンタクト領域１６及びｎ+型のソース領域１７を有している。
【００１２】
ドレイン領域１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の裏面に露出する。ドレイン領域１１は、後述するドリフト領域１２がエピタキシャル成長するための下地基板でもある。ドレイン領域１１は、半導体基板１０の裏面を被膜するドレイン電極２２にオーミック接触している。
【００１３】
ドリフト領域１２は、ドレイン領域１１上に設けられている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成される。ドリフト領域１２の不純物濃度は、半導体基板１０の厚み方向に一定である。
【００１４】
電界緩和領域１３は、トレンチゲート３０の底面を覆うように設けられており、トレンチゲート３０の底面に集中する電界を緩和することができる。この断面では、電界緩和領域１３がドリフト領域１２及びＪＦＥＴ抵抗低減領域１４によってボディ領域１５から隔てられている。しかしながら、図示しない断面において、電界緩和領域１３がボディ領域１５に接続されていてもよい。電界緩和領域１３は、イオン注入技術を利用して、トレンチゲート３０を形成するためのトレンチの底面に向けてアルミニウムをイオン注入し、そのトレンチの底面に形成される。
【００１５】
ＪＦＥＴ抵抗低減領域１４は、ドリフト領域１２とボディ領域１５の間に設けられており、ドリフト領域１２よりもｎ型不純物の濃度が濃い領域である。ＪＦＥＴ抵抗低減領域１４は、トレンチゲート３０の側面に接しており、半導体基板１０の表面に直交する方向から見たときに（以下、「平面視したときに」という）、ソース領域１７と重複する位置に配置されている。このため、ＪＦＥＴ抵抗低減領域１４は、隣り合うトレンチゲート３０の間において面方向に離間しており、その離間する部分にドリフト領域１２の一部が位置している。換言すると、ＪＦＥＴ抵抗低減領域１４は、ボディコンタクト領域１６の下方に形成されておらず、ボディコンタクト領域１６の下方に対応する部分において面方向に離間しており、その離間する部分にドリフト領域１２の一部が位置している。ＪＦＥＴ抵抗低減領域１４は、イオン注入技術を利用して、半導体基板１０の表面に向けて窒素をイオン注入し、ドリフト領域１２とボディ領域１５の双方に接する位置に形成される。
【００１６】
ボディ領域１５は、ドリフト領域１２及びＪＦＥＴ抵抗低減領域１４上に設けられており、半導体基板１０の表層部に配置されている。ボディ領域１５は、トレンチゲート３０の側面に接している。ボディ領域１５は、イオン注入技術を利用して、半導体基板１０の表面に向けてアルミニウムをイオン注入し、半導体基板１０の表層部に形成される。
【００１７】
ボディコンタクト領域１６は、ボディ領域１５上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出しており、ボディ領域１５よりもｐ型不純物の濃度が濃い領域である。ボディコンタクト領域１６は、半導体基板１０の表面を被膜するソース電極２４にオーミック接触している。ボディコンタクト領域１６は、イオン注入技術を利用して、半導体基板１０の表面に向けてアルミニウムをイオン注入し、半導体基板１０の表層部に形成される。
【００１８】
ソース領域１７は、ボディ領域１５上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出する。ソース領域１７は、ボディ領域１５によってドリフト領域１２及びＪＦＥＴ抵抗低減領域１４から隔てられている。ソース領域１７は、トレンチゲート３０の側面に接している。ソース領域１７は、半導体基板１０の表面を被膜するソース電極２４にオーミック接触している。ソース領域１７は、イオン注入技術を利用して、半導体基板１０の表面に向けて窒素をイオン注入し、半導体基板１０の表層部に形成される。
【００１９】
トレンチゲート３０は、半導体基板１０の表面から深部に向けて伸びており、ゲート絶縁膜３２及びゲート電極３４を有している。トレンチゲート３０は、ソース領域１７とボディ領域１５とＪＦＥＴ抵抗低減領域１４を貫通してドリフト領域１２に達している。ゲート絶縁膜３２は、酸化シリコンである。ゲート電極３４は、ゲート絶縁膜３２で被覆されており、不純物を含むポリシリコンである。
【００２０】
次に、図１を参照し、半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４が接地されていると、半導体装置１はオフである。半導体装置１では、電界緩和領域１３がトレンチゲート３０の底面を覆うように設けられている。このため、トレンチゲート３０の底面のゲート絶縁膜３２における電界集中が緩和され、半導体装置１は高い耐圧を有することができる。
【００２１】
ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４にソース電極２４よりも正となる閾値電圧以上の電圧が印加されていると、半導体装置１はオンである。このとき、ソース領域１７とＪＦＥＴ抵抗低減領域１４を隔てるボディ領域１５のうちのトレンチゲート３０の側面に対向する部分に反転層が形成される。ソース領域１７から供給される電子は、その反転層を経由してＪＦＥＴ抵抗低減領域１４に達する。ＪＦＥＴ抵抗低減領域１４に達した電子は、ＪＦＥＴ抵抗低減領域１４を経由してドリフト領域１２に流れる。このようなＪＦＥＴ抵抗低減領域１４が設けられていると、電界緩和領域１３からドリフト領域１２内に伸びてくる空乏層を迂回するように電流が流れることができる。このため、このような空乏層による抵抗の増加、即ち、ＪＦＥＴ抵抗の増加が抑えられる。
【００２２】
次に、半導体装置１の製造方法を説明する。まず、図２に示されるように、ドレイン領域１１とドリフト領域１２が積層した半導体基板１０を準備する。この半導体基板１０は、エピタキシャル成長技術を利用して、ドレイン領域１１からドリフト領域１２を結晶成長して形成される。
【００２３】
次に、図３に示されるように、イオン注入技術を利用して、半導体基板１０の表面に向けてアルミニウムをイオン注入し、半導体基板１０の表層部にボディ領域１５を形成する。なお、このイオン注入に先立って、ボディ領域１５を形成する範囲外の半導体基板１０の表面にマスクを成膜してもよい。このイオン注入は、アルミニウムを厚み方向に多段で注入し、ボディ領域１５のｐ型の不純物濃度が厚み方向に概ね一定となるように実施される。ボディ領域１５のｐ型の不純物濃度は、約４×１０17ｃｍ-3となるように調整されている。
【００２４】
次に、図４に示されるように、フォトリソグラフィー技術を利用して、半導体基板１０の表面に第１マスク層４２を成膜する。第１マスク層４２は、半導体基板１０の表面の第１範囲１０Ａを被膜し、第２範囲１０Ｂに開口を有している。後述するように、第１範囲１０Ａは、ＪＦＥＴ抵抗低減領域１４とソース領域１７を形成する位置に対応しており、第２範囲１０Ｂは、ボディコンタクト領域１６を形成する位置に対応している。
【００２５】
次に、図５に示されるように、イオン注入技術を利用して、第１マスク層４２から露出する半導体基板１０の表面に向けてアルミニウムをイオン注入し、ボディ領域１５上であって半導体基板１０の表面に露出する位置にボディコンタクト領域１６を形成する。ボディコンタクト領域１６のｐ型の不純物濃度は、最大濃度が約１×１０20ｃｍ-3となるように調整されている。イオン注入後に、第１マスク層４２を除去する。
【００２６】
次に、図６に示されるように、フォトリソグラフィー技術を利用して、半導体基板１０の表面に第２マスク層４４を成膜する。第２マスク層４４は、半導体基板１０の表面の第２範囲１０Ｂを被膜し、第１範囲１０Ａに開口を有している。
【００２７】
次に、図７に示されるように、イオン注入技術を利用して、第２マスク層４４から露出する半導体基板１０の表面に向けて窒素をイオン注入し、ドリフト領域１２とボディ領域１５の双方に接する位置にＪＦＥＴ抵抗低減領域１４を形成する。この例では、ＪＦＥＴ抵抗低減領域１４は、ドリフト領域１２とボディ領域１５の界面のうちのドリフト領域１２側に形成されているが、この例に代えて、ボディ領域１５側に形成されてもよく、ドリフト領域１２とボディ領域１５の双方の側に形成されてもよい。ＪＦＥＴ抵抗低減領域１４のｎ型の不純物濃度は、最大濃度が約１×１０15ｃｍ-3となるように調整されている。
【００２８】
次に、図８に示されるように、イオン注入技術を利用して、第２マスク層４４から露出する半導体基板１０の表面に向けて窒素をイオン注入し、ボディ領域１５上であって半導体基板１０の表面に露出する位置にソース領域１７を形成する。ソース領域１７のｎ型の不純物濃度は、最大濃度が約１×１０20ｃｍ-3となるように調整されている。イオン注入後に、第１マスク層４２を除去する。なお、この例では、ＪＦＥＴ抵抗低減領域１４を形成した後にソース領域１７を形成したが、この例に代えて、ソース領域１７を形成した後にＪＦＥＴ抵抗低減領域１４を形成してもよい。
【００２９】
次に、図９に示すように、ドライエッチング技術を利用して、半導体基板１０の表面の第１範囲１０ＡにトレンチＴＲを形成する。トレンチＴＲは、半導体基板１０の表面からソース領域１７とボディ領域１５とＪＦＥＴ抵抗低減領域１４を貫通してドリフト領域１２に達するように形成される。なお、トレンチＴＲは、ソース領域１７とボディ領域１５を貫通していればよく、その底面がＪＦＥＴ抵抗低減領域１４内に位置するように形成されてもよい。
【００３０】
次に、図１０に示されるように、イオン注入技術を利用して、トレンチＴＲの底面に露出するドリフト領域１２に向けてアルミニウムをイオン注入し、ドリフト領域１２上であってトレンチＴＲの底面に露出する電界緩和領域１３を形成する。なお、このイオン注入に先立って、トレンチＴＲの側面にアルミニウムが導入されるのを抑えるために、トレンチＴＲの側面に保護膜を成膜してもよい。
【００３１】
次に、ＣＶＤ技術を利用して、そのトレンチＴＲ内にゲート絶縁膜３２を堆積する。次に、ＣＶＤ技術を利用して、ゲート電極３４をトレンチ内に充填する。最後に、半導体基板１０の裏面にドレイン電極２２を成膜し、半導体基板１０の表面にソース電極２４を被膜すると、半導体装置１が完成する。
【００３２】
上記製造方法によると、ＪＦＥＴ抵抗低減領域１４は、ソース領域１７の下方に選択的に形成され、ボディコンタクト領域１６の下方には形成されない。このため、ＪＦＥＴ抵抗低減領域１４をイオン注入で形成するときに形成される結晶欠陥は、ボディコンタクト領域１６の下方に形成されない。例えば、ＪＦＥＴ抵抗低減領域１４がボディコンタクト領域１６の下方にも形成された場合、ＪＦＥＴ抵抗低減領域１４とボディ領域１５とボディコンタクト領域１６の各々をイオン注入で形成するときに形成される結晶欠陥が、ボディコンタクト領域１６の下方に多量に存在することとなる。このような多量の結晶欠陥は、リーク電流の原因となる可能性がある。一方、上記製造方法では、ＪＦＥＴ抵抗低減領域１４がボディコンタクト領域１６の下方に形成されないので、ボディコンタクト領域１６の下方に多量の結晶欠陥が形成されることが抑えられる。さらに、上記製造方法によると、ソース領域１７とＪＦＥＴ抵抗低減領域１４を共通の第２マスク層４４を用いて形成することができる。これにより、上記製造方法では、製造コストが抑えられる。
【００３３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３４】
１      ：半導体装置
１０    ：半導体基板
１１    ：ドレイン領域
１２    ：ドリフト領域
１３    ：電界緩和領域
１４    ：ＪＦＥＴ抵抗低減領域
１５    ：ボディ領域
１６    ：ボディコンタクト領域
１７    ：ソース領域
２２    ：ドレイン電極
２４    ：ソース電極
３０    ：トレンチゲート
３２    ：ゲート絶縁膜
３４    ：ゲート電極
【図１】
2020096080.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020096080.tif 000009
【図８】
2020096080.tif 000010
【図９】
2020096080.tif 000011
【図１０】
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