(57)【要約】【課題】チャネル層における電子移動度の低下および短チャネル効果を抑制した状態で、ソース・ドレイン電極とチャネル層との間のアクセス抵抗を、より容易に低減する。【解決手段】基板１０１の上に、バッファ層１０２、エッチング停止層１０３、チャネル層１０４を、これらの順にエピタキシャル成長する。基板１０１は、例えば、Ｆｅをドープすることで高抵抗としたＩｎＰから構成する。バッファ層１０２は、ＩｎＰに格子整合する化合物半導体から構成する。エッチング停止層１０３は、ＩｎxＡｌ1-xＰ（０≦ｘ≦０．７５）から構成する。チャネル層１０４は、ＩｎyＧａ1-yＡｓ（０＜ｙ≦１）から構成する。【選択図】  図１Ａ
2020092131.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に、ＩｎＰに格子整合する化合物半導体からなるバッファ層、ＩｎxＡｌ1-xＰ（０≦ｘ≦０．７５）からなる厚さが臨界膜厚以下のエッチング停止層、ＩｎyＧａ1-yＡｓ（０＜ｙ≦１）からなるチャネル層を、これらの順にエピタキシャル成長する第１工程と、
前記エッチング停止層でエッチングが停止するエッチング処理により、前記チャネル層をパターニングして前記チャネル層からなるメサを形成する第２工程と、
前記メサの両脇の前記エッチング停止層の上にＩｎzＧａ1-zＡｓ（０＜ｚ≦１）を再成長させて第１コンタクト層および第２コンタクト層を形成する第３工程と、
前記メサの前記チャネル層の上にゲート電極を形成する第４工程と、
前記第１コンタクト層の上にソース電極を形成し、前記第２コンタクト層の上にドレイン電極を形成する第５工程と
を備える電界効果トランジスタの製造方法。
【請求項２】
請求項１記載の電界効果トランジスタの製造方法において、
前記第１工程は、前記バッファ層、前記エッチング停止層、前記チャネル層、化合物半導体からなる電子供給層、ＩｎＡｌＡｓからなる障壁層、ＩｎＰからなるキャップ層を、これらの順にエピタキシャル成長し、
前記第２工程は、前記キャップ層、前記障壁層、前記電子供給層、前記チャネル層をパターニングして前記メサを形成し、
前記第４工程は、前記メサの前記キャップ層の上にゲート電極を形成する
ことを特徴とする電界効果トランジスタの製造方法。
【請求項３】
請求項１または２記載の電界効果トランジスタの製造方法において、
前記基板は、半絶縁性のＩｎＰから構成されていることを特徴とする電界効果トランジスタの製造方法。
【請求項４】
請求項１または２記載の電界効果トランジスタの製造方法において、
前記基板は、Ｓｉから構成され、前記バッファ層は、ＧａＡｓまたはＩｎＰから構成されていることを特徴とする電界効果トランジスタの製造方法。
【請求項５】
請求項１または２記載の電界効果トランジスタの製造方法において、
前記基板は、ＧａＡｓから構成され、前記バッファ層は、ＩｎＰから構成されていることを特徴とする電界効果トランジスタの製造方法。
【請求項６】
基板の上に形成された、ＩｎＰに格子整合する化合物半導体からなるバッファ層と、
前記バッファ層の上に形成された、ＩｎxＡｌ1-xＰ（０≦ｘ≦０．７５）からなる厚さが臨界膜厚以下のエッチング停止層と、
前記エッチング停止層の上に形成された、ＩｎyＧａ1-yＡｓ（０＜ｙ≦１）からなるチャネル層から構成されたメサと、
前記メサの両脇の前記エッチング停止層の上に形成された、ＩｎzＧａ1-zＡｓ（０＜ｚ≦１）からなる第１コンタクト層および第２コンタクト層と、
前記メサの前記チャネル層の上に形成されたゲート電極と、
前記第１コンタクト層の上に形成されたソース電極と、
前記第２コンタクト層の上に形成されたドレイン電極と
を備える電界効果トランジスタ。
【請求項７】
請求項６記載の電界効果トランジスタにおいて、
前記メサは、
前記チャネル層の上に形成された化合物半導体からなる電子供給層と、
前記電子供給層の上に形成されたＩｎＡｌＡｓからなる障壁層と、
前記障壁層の上に形成された、ＩｎＰからなるキャップ層と
を備え、
前記ゲート電極は、前記キャップ層の上に形成されている
ことを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
半絶縁性ＩｎＰ基板の上に成長したＩＩＩ−Ｖ族化合物半導体を用いたＩｎＰ系ヘテロ接合型電界効果トランジスタ（InP-based heterostructure field effect transistor）は、ＩｎＰ系高電子移動度トランジスタ（InP-based high electron mobility transistor、以下、ＩｎＰ系ＨＥＭＴ）とも呼ばれている。これらのトランジスタは、高い電子移動度を有するＩｎＧａＡｓやＩｎＡｓからなるチャネルを用いることから、優れた高速性および低雑音性を有し、非特許文献１および２に記載のようにサブテラヘルツおよびテラヘルツ帯で動作する超高周波集積回路への応用が期待されている。
【０００３】
また、ＩｎＧａＡｓやＩｎＡｓなどのＩＩＩ−Ｖ族化合物半導体をチャネルとする金属−酸化物−半導体電界効果トランジスタ（metal-oxide-semiconductor field effect transistor、以下ＭＯＳＦＥＴ）は、ＩＩＩ−Ｖ−ＭＯＳＦＥＴと呼ばれ、非特許文献３に記載のように、低消費電力動作可能な次世代素子として期待されている。
【０００４】
これらのトランジスタは、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法や、有機金属気相成長（Metal-Organic Vapor-Phase Epitaxy：ＭＯＶＰＥ、あるいはMetal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ、以下、ＭＯＶＰＥ）法のようなエピタキシャル結晶成長法を用いて作製された薄膜（半導体層）を加工して作製される。
【０００５】
ＩｎＰ系ＨＥＭＴやＩｎＰ系ＩＩＩ−Ｖ−ＭＯＳＦＥＴにおいては、ソース電極−チャネル間、およびチャネル−ドレイン電極間のアクセス抵抗を低減することが、トランジスタの性能向上において重要となる。例えば、ＩｎＰ系ＨＥＭＴでは、非特許文献４に記載の通り、ｎ型のＩｎＧａＡｓやｎ型のＩｎＡｌＡｓからなるコンタクト層の上に、ソース電極、ドレイン電極を形成し、チャネルとの間のアクセス抵抗の低減を図っている。
【０００６】
上述した構成では、ｎ型コンタクト層とチャネル層の間に、ゲート電極下でスペーサや障壁層として作用するドーピングを施さないＩｎＡｌＡｓやＩｎＰの層を挟んでおり、これらの層を通過する分だけアクセス抵抗は高くなる。
【０００７】
このため、アクセス抵抗低減の方法として、例えば非特許文献５に記載のように、ソース電極下およびドレイン電極下となる領域のスペーサ層、障壁層を除去し、バッファ層上にＳｉを高濃度ドープしたＩｎＧａＡｓをエピタキシャル成長法により再成長し、アクセス抵抗を低減する技術が報告されている。
【０００８】
ＩｎＰ基板上に形成するＩｎＰ系ＭＯＳＦＥＴ作製においても、非特許文献６に記載のように、ソース、ドレイン電極下の領域には、上述した再成長法によって高濃度ドーピングを施した半導体層を形成する技術が報告されている。
【０００９】
上述した高濃度ドープコンタクト層形成のために不要となる層の除去は、主にウエットエッチングによって行われる。これは、ドライエッチング法では、エッチング後の表面を、原子レベルで平坦にするのは困難なためである。再成長によって高品質のコンタクト層を形成するために、エッチングによって露出させた表面は、原子レベルの平坦性を有するが望ましい。しかしながら、ドライエッチングでは露出させた表面の平坦性が確保できず、再成長によって、高品質なコンタクト層を形成するのに好ましくない。
【００１０】
また、チャネル層に高濃度ドープコンタクト層を直接接触させるためには、少なくともチャネル層まで、あるいはチャネル層とバッファ層とのヘテロ界面までエッチングを行う必要がある。このエッチング処理において、チャネル層を構成するＩｎＧａＡｓやＩｎＡｓと、バリア層、スペーサ層、バッファ層を構成するＩｎＡｌＡｓとでは、選択的なエッチングを行うことが難しいため、再現性良く所望の深さでエッチングを停止させることが困難である。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】H. Hamada et al., "300-GHz, 100-Gb/s InP-HEMT Wireless Transceiver Using a 300-GHz Fundamental Mixer", IEEE/MTT-S International Microwave Symposium, 10.1109/MWSYM.2018.8439850, pp. 1480-1483, 2018.
【非特許文献２】X. Mei et al., "First Demonstration of Amplification at 1 THz Using 25-nm InP High Electron Mobility Transistor Process", IEEE Electron Device Letters, vol. 36, no. 4, pp. 327-329, 2015.
【非特許文献３】J. A. del Alamo, "Nanometre-scale electronics with III-V compound semiconductors", Nature, vol. 479, pp. 317-323, 2011.
【非特許文献４】T. Suemitsu et al., "30-nm Two-Step Recess Gate InP-Based InAlAs/InGaAs HEMTs", IEEE Transactions on Electron Devices, vol. 49, no. 10, pp. 1694-1700, 2002.
【非特許文献５】Q. Li et al., "InP Lattice-matched HEMT with Regrown Source/Drain by MOCVD", IPRM 2011 - 23rd International Conference on Indium Phosphide and Related Materials, 2011.
【非特許文献６】R. Terao et al., "InP/InGaAs Composite Metal-.Oxide-.Semiconductor Field-Effect Transistors with Regrown Source and Al2O3 Gate Dielectric Exhibiting Maximum Drain Current Exceeding 1.3 mA/μm", Applied Physics Express, vol. 4, 054201, 2011.
【非特許文献７】Q. Li et al., "Material and Device Characteristics of Metamorphic In0.53Ga0.47As MOSHEMTs Grown on GaAs and Si Substrates by MOCVD", IEEE Transactions on Electron Devices, vol. 60, no. 12, pp. 4112-4118, 2013.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したエッチング処理の工程において、エッチング深さの高精度制御と、エッチング後に平坦な表面を形成するために、ＩｎＧａＡｓやＩｎＡｌＡｓに対してエッチング選択性の高いＩｎＰの層をエッチング停止層として挿入する方法がある。例えば、ＩｎＧａＡｓチャネル層とＩｎＡｌＡｓバッファ層の間にＩｎＰ層を挿入することが考えられる。この層構成とすれば、ウエットエッチングによって、ＩｎＰ層でエッチングを自動的に停止させ、選択的にＩｎＧａＡｓチャネル層までを除去することが可能である。また、この方法では、ウエットエッチングで処理するため、露出させたＩｎＰ層の表面を、原子レベルで平坦なにすることも可能である。
【００１３】
しかし、ＩｎＧａＡｓチャネル層とＩｎＰ層との間の伝導帯バンド不連続が、ＩｎＧａＡｓチャネル層とＩｎＡｌＡｓバッファ層とのバンド不連続よりも小さい。このため、上述した方法で作製した場合、ＩｎＧａＡｓチャネル層への電子の閉じ込めが不十分となり、ＩｎＰ層もチャネルとして作用し、電子移動度が低下するという問題がある。また、ＩｎＧａＡｓチャネル層内への電子閉じ込めが弱くなることから、ＩｎＡｌＡｓバッファ層上に直接ＩｎＧａＡｓチャネルを積層した構造と比べて、ゲート長の短い素子において短チャネル効果が生じやすくなる。
【００１４】
以上に説明したように、従来では、チャネル層における電子移動度の低下および短チャネル効果を抑制した状態で、ソース・ドレイン電極とチャネル層との間のアクセス抵抗を低減することが容易ではないという問題があった。
【００１５】
本発明は、以上のような問題点を解消するためになされたものであり、チャネル層における電子移動度の低下および短チャネル効果を抑制した状態で、ソース・ドレイン電極とチャネル層との間のアクセス抵抗を、より容易に低減することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る電界効果トランジスタの製造方法は、基板の上に、ＩｎＰに格子整合する化合物半導体からなるバッファ層、ＩｎxＡｌ1-xＰ（０≦ｘ≦０．７５）からなる厚さが臨界膜厚以下のエッチング停止層、ＩｎyＧａ1-yＡｓ（０＜ｙ≦１）からなるチャネル層を、これらの順にエピタキシャル成長する第１工程と、エッチング停止層でエッチングが停止するエッチング処理により、チャネル層をパターニングしてチャネル層からなるメサを形成する第２工程と、メサの両脇のエッチング停止層の上にＩｎzＧａ1-zＡｓ（０＜ｚ≦１）を再成長させて第１コンタクト層および第２コンタクト層を形成する第３工程と、メサのチャネル層の上にゲート電極を形成する第４工程と、第１コンタクト層の上にソース電極を形成し、第２コンタクト層の上にドレイン電極を形成する第５工程とを備える。
【００１７】
上記電界効果トランジスタの製造方法の一構成例において、第１工程は、バッファ層、エッチング停止層、チャネル層、化合物半導体からなる電子供給層、ＩｎＡｌＡｓからなる障壁層、ＩｎＰからなるキャップ層を、これらの順にエピタキシャル成長し、第２工程は、キャップ層、障壁層、電子供給層、チャネル層をパターニングしてメサを形成し、第４工程は、メサのキャップ層の上にゲート電極を形成する。
【００１８】
上記電界効果トランジスタの製造方法の一構成例において、基板は、半絶縁性のＩｎＰから構成されている。
【００１９】
上記電界効果トランジスタの製造方法の一構成例において、基板は、Ｓｉから構成され、バッファ層は、ＧａＡｓまたはＩｎＰから構成されている。
【００２０】
上記電界効果トランジスタの製造方法の一構成例において、基板は、ＧａＡｓから構成され、バッファ層は、ＩｎＰから構成されている。
【００２１】
本発明に係る電界効果トランジスタは、基板の上に形成された、ＩｎＰに格子整合する化合物半導体からなるバッファ層と、バッファ層の上に形成された、ＩｎxＡｌ1-xＰ（０≦ｘ≦０．７５）からなる厚さが臨界膜厚以下のエッチング停止層と、エッチング停止層の上に形成された、ＩｎyＧａ1-yＡｓ（０＜ｙ≦１）からなるチャネル層から構成されたメサと、メサの両脇のエッチング停止層の上に形成された、ＩｎzＧａ1-zＡｓ（０＜ｚ≦１）からなる第１コンタクト層および第２コンタクト層と、メサのチャネル層の上に形成されたゲート電極と、第１コンタクト層の上に形成されたソース電極と、第２コンタクト層の上に形成されたドレイン電極とを備える。
【００２２】
上記電界効果トランジスタの一構成例において、メサは、チャネル層の上に形成された化合物半導体からなる電子供給層と、電子供給層の上に形成されたＩｎＡｌＡｓからなる障壁層と、障壁層の上に形成された、ＩｎＰからなるキャップ層とを備え、ゲート電極は、キャップ層の上に形成されている。
【発明の効果】
【００２３】
以上説明したように、本発明によれば、ＩｎyＧａ1-yＡｓ（０＜ｙ≦１）からなるチャネル層の下のエッチング停止層を、ＩｎxＡｌ1-xＰ（０≦ｘ≦０．７５）から構成したので、チャネル層における電子移動度の低下および短チャネル効果を抑制した状態で、ソース・ドレイン電極とチャネル層との間のアクセス抵抗を、より容易に低減することができるという優れた効果が得られる。
【図面の簡単な説明】
【００２４】
【図１Ａ】図１Ａは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
【図１Ｆ】図１Ｆは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
【図１Ｇ】図１Ｇは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
【図２】図２は、本発明の実施の形態に係る他の電界効果トランジスタの構成を示す断面図である。
【図３】図３は、本発明の実施の形態に係る他の電界効果トランジスタの構成を示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態に係る電界効果トランジスタの製造方法について図１Ａ〜図１Ｇを参照して説明する。
【００２６】
まず、図１Ａに示すように、基板１０１の上に、バッファ層１０２、エッチング停止層１０３、チャネル層１０４を、これらの順にエピタキシャル成長する（第１工程）。ここで、高電子移動度トランジスタ（ＨＥＭＴ）を作製する場合、さらに、チャネル層１０４の上に、スペーサ層１０５、電子供給層１０６、障壁層１０７、キャップ層１０８を形成する。バッファ層１０２、エッチング停止層１０３、チャネル層１０４、スペーサ層１０５、電子供給層１０６、障壁層１０７、キャップ層１０８は、これらの順に、基板１０１の上に、ＭＢＥ法やＭＯＶＰＥ法などのエピタキシャル結晶成長法を用い、エピタキシャル成長することで形成する。
【００２７】
基板１０１は、例えば、Ｆｅをドープすることで高抵抗としたＩｎＰから構成する。バッファ層１０２は、ＩｎＰに格子整合する化合物半導体から構成する。また、バッファ層１０２は、厚さ２００ｎｍ程度に形成する。
【００２８】
エッチング停止層１０３は、ＩｎxＡｌ1-xＰ（０≦ｘ≦０．７５）から構成する。この組成のＩｎxＡｌ1-xＰは、また、エッチング停止層１０３の厚さは、格子不整合によるミスフィット転位が発生しない臨界膜厚以下とする。例えば、エッチング停止層１０３は、ＩｎxＡｌ1-xＰ（ｘ＝０．７）から構成し、厚さを５ｎｍとする。なお、本書では、基板１０１の表面の面方向の格子定数が一致していない状態を格子不整合と称する。
【００２９】
チャネル層１０４は、ＩｎyＧａ1-yＡｓ（０＜ｙ≦１）から構成する。より好ましくは、チャネル層１０４は、ＩｎyＧａ1-yＡｓのＩｎ組成ｙを、ＩｎＰに格子整合する０．５３より大きくする。また、チャネル層１０４の厚さは、格子不整合によるミスフィット転位を生じないＩｎＧａＡｓの臨界膜厚以下とする。例えば、チャネル層１０４は、厚さ１０ｎｍ程度とする。
【００３０】
スペーサ層１０５は、ＩｎＡｌＡｓから構成する。また、スペーサ層１０５は、例えば、厚さ３ｎｍ程度に形成する。
【００３１】
電子供給層１０６は、ＩｎＡｌＡｓなどの化合物半導体から構成する。また、電子供給層１０６は、Ｓｉがドープされている。例えば、電子供給層１０６には、Ｓｉがプレーナドープされ、Ｓｉのシート濃度は、例えば５×１０12ｃｍ-2程度とされている。なお、電子供給層１０６におけるＳｉの濃度は、ＨＥＭＴにおける所望とするしきい値電圧を得るために適宜調整する。
【００３２】
障壁層１０７は、例えば、ＩｎＡｌＡｓから構成する。また、障壁層１０７は、厚さ６ｎｍ程度に形成する。キャップ層１０８は、ＩｎＰから構成する。また、キャップ層１０８は、厚さ５ｎｍ程度に形成する。
【００３３】
上述したように、ＩｎxＡｌ1-xＰ（０≦ｘ≦０．７５）から構成したエッチング停止層１０３は、ＩｎyＧａ1-yＡｓ（０＜ｙ≦１）から構成するチャネル層１０４との間のバンド不連続が、エッチング停止層をＩｎＡｌＡｓから構成した場合より、大きな値となる。
【００３４】
次に、図１Ｂに示すように、ゲート電極を形成する領域に、例えば、無機マスクパターン１０９を形成する。無機マスクパターン１０９は、例えば、酸化シリコン（ＳｉＯ2）から構成できる。無機マスクパターン１０９は、平面視の形状が、例えば、図１Ｂの紙面手前より奥（ゲート幅方向）に延在するストライプ形状とされている。
【００３５】
例えば、公知のリソグラフィー技術により、無機マスクパターン１０９を形成する箇所に開口を有するマスク層を、キャップ層１０８の上に形成する。次いで、よく知られた化学的気相成長法などにより、マスク層の上から酸化シリコンを堆積する。この処理により、マスク層の開口部の内部にも、酸化シリコンが堆積する。この後、マスク層を除去（リフトオフ）することで、マスク層の上に酸化シリコンを除去し、マスク層の開口部の部分に堆積した酸化シリコンを残すことで、残された酸化シリコンより無機マスクパターン１０９が形成できる。
【００３６】
次に、エッチング停止層１０３でエッチングが停止するエッチング処理により、無機マスクパターン１０９をマスクとしてチャネル層１０４をパターニングし、図１Ｃに示すように、チャネル層１０４からなるメサ１１０を形成する（第２工程）。より詳しくは、チャネル層１０４はエッチングされるがエッチング停止層１０３はエッチングされないウエットエッチング処理で、無機マスクパターン１０９が形成されていない領域のチャネル層１０４をエッチング除去してメサ１１０を形成する。メサ１１０は、平面視の形状が、例えば、図１Ｃの紙面手前より奥（ゲート幅方向）に延在するストライプ形状に形成される。
【００３７】
実施の形態では、チャネル層１０４の上に、スペーサ層１０５、電子供給層１０６、障壁層１０７、キャップ層１０８を形成しているので、無機マスクパターン１０９をマスクとしたエッチング処理では、チャネル層１０４、スペーサ層１０５、電子供給層１０６、障壁層１０７、キャップ層１０８をパターニングし、チャネル層１０４、スペーサ層１０５、電子供給層１０６、障壁層１０７、キャップ層１０８からなるメサ１１０を形成する。
【００３８】
例えば、ＨＣｌ、Ｈ3ＰＯ4などからなるエッチャントを用いたウエットエッチングによれば、ＩｎＰからなるキャップ層１０８、ＩｎＡｌＡｓからなる障壁層１０７、電子供給層１０６、スペーサ層１０５がエッチングできる。このウエットエッチングでは、ＩｎＧａＡｓからなるチャネル層１０４は、ほとんどエッチングされない。
【００３９】
次に、例えば、クエン酸からなるエッチャントを用いたウエットエッチングによれば、ＩｎＧａＡｓからなるチャネル層１０４がエッチングできる。このウエットエッチングでは、ＩｎxＡｌ1-xＰからなるエッチング停止層１０３はエッチングされず、メサ１１０の両脇に、原子レベルで平坦なエッチング停止層１０３の表面を露出させることが可能である。
【００４０】
次に、メサ１１０の両脇のエッチング停止層１０３の上に、比較的高濃度にｎ型不純物を導入したＩｎzＧａ1-zＡｓ（０＜ｚ≦１）を再成長させ、図１Ｄに示すように、第１コンタクト層１１１および第２コンタクト層１１２を形成する（第３工程）。例えば、ＭＢＥ法やＭＯＶＰＥ法などのエピタキシャル成長法により、ｎ型不純物を導入したＩｎzＧａ1-zＡｓ（０＜ｚ≦１）を再成長させることができる。この再成長では、無機マスクパターン１０９を選択成長マスクとして用い、酸化シリコンの上にはＩｎzＧａ1-zＡｓ（０＜ｚ≦１）が堆積されない成長条件とする。ｎ型の不純物のドーピング濃度は、例えば、５×１０19ｃｍ-3以上とする（非特許文献６，非特許文献７参照）。
【００４１】
次に、無機マスクパターン１０９を除去し、図１Ｅに示すように、メサ１１０の最上層（キャップ層１０８）を露出させる。ＨＦ系のエッチャントを用いたウエットエッチングにより、酸化シリコンからなる無機マスクパターン１０９が選択的に除去できる。
【００４２】
次に、図１Ｆに示すように、メサ１１０のチャネル層１０４の上にゲート電極１２１を形成する（第４工程）。実施の形態では、チャネル層１０４の上に、スペーサ層１０５、電子供給層１０６、障壁層１０７、キャップ層１０８が形成されており、キャップ層１０８の上に、ショットキー接続するゲート電極１２１を形成する。例えば、よく知られたリフトオフ法により、所定のゲート電極材料からゲート電極１２１を形成することができる。
【００４３】
次に、図１Ｇに示すように、第１コンタクト層１１１の上にソース電極１２２を形成し、第２コンタクト層１１２の上にドレイン電極１２３を形成する（第５工程）。ソース電極１２２は、第１コンタクト層１１１にオーミック接続する状態に形成する。同様に、ドレイン電極１２３は、第２コンタクト層１１２にオーミック接続する状態に形成する。例えば、よく知られたリフトオフ法により、所定の電極材料からソース電極１２２、ドレイン電極１２３を形成することができる。
【００４４】
上述した実施の形態における電界効果トランジスタの製造方法により、基板１０１の上に形成されたバッファ層１０２と、バッファ層１０２の上に形成されたエッチング停止層１０３と、エッチング停止層１０３の上に形成されたチャネル層１０４から構成されたメサ１１０と、メサ１１０の両脇のエッチング停止層１０３の上に形成された第１コンタクト層１１１および第２コンタクト層１１２と、メサ１１０のチャネル層１０４の上に形成されたゲート電極１２１と、第１コンタクト層１１１の上に形成されたソース電極１２２と、第２コンタクト層１１２の上に形成されたドレイン電極１２３とを備える電界効果トランジスタが得られる。
【００４５】
実施の形態では、メサ１１０は、チャネル層１０４の上に形成されたスペーサ層１０５と、スペーサ層１０５の上に形成された電子供給層１０６と、電子供給層１０６の上に形成された障壁層１０７と、障壁層１０７の上に形成された、キャップ層１０８とを備え、ゲート電極１２１は、キャップ層１０８の上に形成されている。
【００４６】
上述した実施の形態の製造方法によれば、原子レベルで平坦なエッチング停止層１０３の表面より、エピタキシャル成長により、高品質な第１コンタクト層１１１および第２コンタクト層１１２を形成することが可能となる。この結果、ソース・ドレイン電極とチャネル層との間のアクセス抵抗が低い、電界効果トランジスタが作製できる。
【００４７】
さらに、ＩｎyＧａ1-yＡｓから構成したチャネル層１０４の下層に配置したエッチング停止層１０３は、ＩｎxＡｌ1-xＰ（０≦ｘ≦０．７５）から構成したので、チャネル層１０４とエッチング停止層１０３との間の伝導帯バンド不連続が、ＩｎＧａＡｓ／ＩｎＡｌＡｓの場合よりも大きくなる。これにより、チャネル層１０４の内部への電子の閉じ込めが促進され、電界効果トランジスタにおける、短チャネル効果を抑制することが可能となる。
【００４８】
ところで、上述では、チャネル層１０４を１層から構成したが、図２に示すように、第１チャネル層１０４ａ、第２チャネル層１０４ｂ、第３チャネル層１０４ｃの３層構造としてもよい。この場合、第１チャネル層１０４ａ、第２チャネル層１０４ｂ、第３チャネル層１０４ｃ、スペーサ層１０５、電子供給層１０６、障壁層１０７、キャップ層１０８から、メサ１１０ａが構成される。
【００４９】
第１チャネル層１０４ａおよび第３チャネル層１０４ｃは、Ｉｎ組成ｘが０．５３≦ｘ≦０．８を満たすＩｎＧａＡｓから構成し、第２チャネル層１０４ｂは、０．８＜ｘ≦１を満たすＩｎＧａＡｓから構成する。この構成とすることで、第２チャネル層１０４ｂは、第１チャネル層１０４ａおよび第３チャネル層１０４ｃよりも伝導帯端のバンドギャップが低くなる。また、第２チャネル層１０４ｂは、上下の層との間の格子不整合によるミスフィット転位が発生しない、いわゆる臨界膜厚以下の厚さとする。
【００５０】
また、ゲート電極１２１は、図３に示すように、ゲート絶縁層１１３を介してキャップ層１０８の上に形成してもよい。ゲート絶縁層１１３は、例えば、Ａｌ2Ｏ3、ＨｆＯ2などの酸化物から構成することができる。
【００５１】
ところで、上述では、ＨＥＭＴを例に説明したが、ＭＯＳＦＥＴの場合も同様である。また、基板は、ＩｎＰに限るものではなく、Ｓｉ、ＧａＡｓなどから構成することもできる（非特許文献７参照）。また、ＳｉまたはＧａＡｓから構成した基板の上に、意図的に格子緩和させたバッファ層を介して成長したＩｎＰと同じ格子定数の結晶層を形成し、この結晶層の上に、バッファ層、エッチング停止層、チャネル層をエピタキシャル成長させることもできる。
【００５２】
また、第１コンタクト層、第２コンタクト層は、層厚方向に一様な組成のＩｎＧａＡｓから構成するものに限らない。例えば、エッチング停止層の側は、ＩｎＰに格子整合するＩｎＧａＡｓから構成し、ソース電極、ドレイン電極の側は、高いＩｎ組成としたＩｎＧａＡｓまたはＩｎＡｓから構成することもできる。この場合、高いＩｎ組成としたＩｎＧａＡｓまたはＩｎＡｓから構成する領域は、ミスフィット転位の発生しない臨界膜厚以下とする。
【００５３】
また、無機マスクパターンを用いて第１コンタクト層、第２コンタクト層を再成長した後、無機マスクパターンを除去し、この後でゲート電極を形成したが、これに限るものではない。例えば、キャップ層の上に、ゲート電極、あるいは、ゲート絶縁層およびゲート電極を形成した後、ゲート電極をマスクとしたエッチングにより、エッチング停止層を露出させ、露出したエッチング停止層より、第１コンタクト層、第２コンタクト層を再成長することもできる。
【００５４】
また、ゲート電極より基板の側の各層は、用途に応じて構成する。例えば、ＭＯＳＦＥＴを作製する場合、チャネル層の上に、キャップ層を形成し、キャップ層の上にゲート絶縁層を介してゲート電極を形成すればよい。
【００５５】
以上に説明したように、本発明によれば、ＩｎyＧａ1-yＡｓ（０＜ｙ≦１）からなるチャネル層の下のエッチング停止層を、ＩｎxＡｌ1-xＰ（０≦ｘ≦０．７５）から構成したので、チャネル層における電子移動度の低下および短チャネル効果を抑制した状態で、ソース・ドレイン電極とチャネル層との間のアクセス抵抗を、より容易に低減することができるようになる。
【００５６】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【符号の説明】
【００５７】
１０１…基板、１０２…バッファ層、１０３…エッチング停止層、１０４…チャネル層、１０５…スペーサ層、１０６…電子供給層、１０７…障壁層、１０８…キャップ層、１０９…無機マスクパターン、１１０…メサ、１１１…第１コンタクト層、１１２…第２コンタクト層、１２１…ゲート電極、１２２…ソース電極、１２３…ドレイン電極。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２】
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【図３】
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