(57)【要約】【課題】複数のチップを縦積みにし、電気的に並列又は逆直列に接続する半導体装置及びその製造方法を提供する。【解決手段】半導体装置１１は、第１面にソース電極が形成され、第２面にドレイン電極が形成された第１、第２の縦型パワーデバイスＣ１１、Ｃ１２と、第１縦型パワーデバイスの下に配置され、下面に第１外部接続端子ＳＰ１１、ＧＰ１１、ＤＰ１１を有する第１コア層と、第１縦型パワーデバイスの上に配置された第２コア層と、第２縦型パワーデバイスの下に配置された第３コア層と、第２縦型パワーデバイスの上に配置され、上面に複数の第２外部接続端子を有する第４コア層と、第２コア層と第３コア層との間に配置された配線層ＤＬ１１とを備え、第１及び第２の縦型パワーデバイス、第１、第２の外部接続端子又は配線層はビアＶ１１、Ｖ１２を介して接続され、第１、第２の縦型パワーデバイスは平面視で重なるように配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１面にソース電極が形成され、第２面にドレイン電極が形成された第１及び第２の縦型パワーデバイスと、
前記第１縦型パワーデバイスの下に配置され、下面に複数の第１外部接続端子を有する第１コア層と、
前記第１縦型パワーデバイスの上に配置された第２コア層と、
前記第２縦型パワーデバイスの下に配置された第３コア層と、
前記第２縦型パワーデバイスの上に配置され、上面に複数の第２外部接続端子を有する第４コア層と、
前記第２コア層と第３コア層との間に配置された配線層とを備え、
前記第１コア層は、前記第１外部接続端子と、前記第１縦型パワーデバイスのソース電極又はドレイン電極とを接続する第１ビアを有し、
前記第２コア層は、前記第１縦型パワーデバイスのドレイン電極又はソース電極と、前記配線層とを接続する第２ビアを有し、
前記第３コア層は、前記配線層と、前記第２縦型パワーデバイスのドレイン電極又はソース電極とを接続する第３のビアを有し、
前記第４コア層は、前記第２縦型パワーデバイスのソース電極又はドレイン電極と、前記第２外部接続端子とを接続する第４ビアを有し、
前記第１及び第２の縦型パワーデバイスは平面視で重なるように配置された、
半導体装置。
【請求項２】
前記第１縦型パワーデバイスと前記第２縦型パワーデバイスとが電気的に並列又は逆直列に接続された
請求項１記載の半導体装置。
【請求項３】
前記第１縦型パワーデバイス及び前記第２縦型パワーデバイスは、前記第１面同士が向い合わせとなるように配置された
請求項１記載の半導体装置。
【請求項４】
前記第１又は第２の外部接続端子から前記第１縦型パワーデバイスのソース電極及びドレイン電極までの電流経路長と、前記第１又は第２の外部接続端子から前記第２縦型パワーデバイスのソース電極及びドレイン電極までの電流経路長とが等しい
請求項１記載の半導体装置。
【請求項５】
前記配線層が電気的にフローティング状態である
請求項１記載の半導体装置。
【請求項６】
前記複数の第１外部接続端子と前記複数の第２外部接続端子とは、端子の大きさ又は配置が異なる
請求項１記載の半導体装置。
【請求項７】
前記第２外部接続端子又は前記第１外部接続端子の上に配置された放熱板を更に備える
請求項１記載の半導体装置。
【請求項８】
前記第１又は第２の縦型パワーデバイスを含むチップがセンスＭＯＳＦＥＴ又は検温ダイオードを更に含む
請求項１記載の半導体装置。
【請求項９】
前記センスＭＯＳＦＥＴ又は前記検温ダイオードが前記チップの中央に配置された
請求項８記載の半導体装置。
【請求項１０】
第１コア層上に、第１面にソース電極が形成され、第２面にドレイン電極が形成された第１縦型パワーデバイスを搭載する工程と、
前記第１コア層に、前記第１縦型パワーデバイスのドレイン電極又はソース電極と接続する第１ビアを形成し、前記第１コア層下に前記第１ビアと接続する複数の第１外部接続端子を形成する工程と、
前記第１縦型パワーデバイス上に、第２コア層を搭載する工程と、
前記第２コア層に、前記第１縦型パワーデバイスのソース電極又はドレイン電極と接続する第２ビアを形成し、前記第２コア層上に前記第２ビアと接続する配線層を形成する工程と、
前記配線層上に、第３コア層を搭載する工程と、
前記第３コア層に、前記配線層と接続する第３ビアを形成し、前記第３コア層上に、第１面にソース電極が形成され、第２面にドレイン電極が形成された第２縦型パワーデバイスを、前記ソース電極又は前記ドレイン電極が前記第３ビアと接続するように、また、前記第１縦型パワーデバイスと平面視で重なるように搭載する工程と、
前記第２縦型パワーデバイス上に、第４コア層を搭載する工程と、
前記第４コア層に、前記第２縦型パワーデバイスのドレイン電極又はソース電極と接続する第４ビアを形成し、前記第４コア層上に前記第４ビアと接続する複数の第２外部接続端子を形成する工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
各種の半導体装置、例えば、パワーＭＯＳＦＥＴのようなパワー半導体素子を含む半導体装置などにおいて、発熱、損失などを抑制するために、できるだけそのオン抵抗を低くしたいという要望がある。
オン抵抗を低くする方法には、例えば、半導体装置のチップそのものを大きくする方法、複数の半導体装置を実装基板上で電気的に並列となるように接続する方法などがある。
【０００３】
しかしながら、チップそのものを大きくする方法では、半導体装置のパッケージ外形が大きくなってしまう。
また、複数の半導体装置を実装基板上で電気的に並列となるように接続する方法でも、複数の半導体装置を横に並べて実装基板に実装しようとすると、それぞれの半導体装置のパッケージ外形分のスペースと、半導体装置同士の間のクリアランスのスペースとが必要となってしまう。
【０００４】
すなわち、いずれの方法を用いても実装基板における半導体装置の実装面積が大きくなって、当該実装基板を内蔵する各種機器の小型化に支障が生じる。
そこで、チップをパッケージ内部で縦積みにする方法が考えられる。
例えば、非特許文献１には、基板又はリードフレーム上に大きさの異なる２つのチップを積層してワイヤで接続する２チップ積層ＭＣＰ（マルチチップパッケージ）が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１８−０４９９７４号公報
【非特許文献】
【０００６】
【非特許文献１】岡隆弘、外２名、“２チップ積層ＭＣＰ（マルチチップパッケージ）の開発”、沖電気研究開発、沖電気工業（株）、２０００年１０月、第１８４号、Ｖｏｌ.６７、Ｎｏ．３、ｐ．６９−７２
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、背景技術に係るマルチチップパッケージでは、２つのチップを電気的に直列に接続することは可能であったが、電気的に並列に接続することが困難であった。
そこで、複数のチップを縦積みにし、電気的に並列又は逆直列に接続することができる半導体装置及び半導体装置の製造方法が望まれていた。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置は、第１面にソース電極が形成され、第２面にドレイン電極が形成された第１及び第２の縦型パワーデバイスと、第１縦型パワーデバイスの下に配置され、下面に複数の第１外部接続端子を有する第１コア層と、第１縦型パワーデバイスの上に配置された第２コア層と、第２縦型パワーデバイスの下に配置された第３コア層と、第２縦型パワーデバイスの上に配置され、上面に複数の第２外部接続端子を有する第４コア層と、第２コア層と第３コア層との間に配置された配線層とを備え、縦型パワーデバイス、外部接続端子及び配線層の間はビアを介して接続され、第１及び第２の縦型パワーデバイスは平面視で重なるように配置されている。
【発明の効果】
【０００９】
上記一実施の形態によれば、複数のチップを縦積みにし、電気的に並列又は逆直列に接続する半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置１１の透視斜視図である。
【図２】比較例に係る第１縦型パワーデバイスチップＣ１１を備える半導体装置１１１と第２縦型パワーデバイスチップＣ１２を備える半導体装置１１２とを横に並べたときの実装面積を示す図である。
【図３】実施の形態１に係る半導体装置１１の実装面積を示す図である。
【図４】実施の形態１に係る半導体装置１１の製造方法の処理手順を示すフローチャートである。
【図５】実施の形態１に係る半導体装置１１の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係る半導体装置１１の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係る半導体装置１１の製造方法を説明するための工程断面図である。
【図８】実施の形態２に係る半導体装置２１の透視斜視図である。
【図９】実施の形態１、２に係る半導体装置１１、２１の底面図である。
【図１０】実施の形態３に係る半導体装置３１の透視斜視図である。
【図１１】実施の形態４に係る半導体装置４１の透視斜視図である。
【図１２】実施の形態５に係る半導体装置５１の透視斜視図である。
【図１３】実施の形態６に係る半導体装置６１の透視斜視図である。
【図１４】実施の形態６に係る別の半導体装置６２の底面図及び平面図である。
【図１５】実施の形態７に係る半導体装置７１の透視斜視図である。
【図１６】実施の形態８に係る半導体装置８１の透視斜視図である。
【図１７】実施の形態８に係る別の半導体装置８６の底面図である。
【図１８】実施の形態９に係る半導体装置９１の透視斜視図である。
【図１９】実施の形態９に係る半導体装置９１の底面図である。
【発明を実施するための形態】
【００１１】
説明の明確化のために、以下の記載及び図面は、適宜、省略及び簡略化がなされる。
（実施の形態１）
本実施の形態１に係る半導体装置及びその製造方法は、３層の配線層間に縦型パワーデバイスチップをそのドレイン電極である裏面同士が向かい合うように配置し、配線層の間、及び、配線層と縦型パワーデバイスチップとの間をビアで接続して、縦型パワーデバイスチップを電気的に並列となるように接続するものである。
【００１２】
まずは、本実施の形態１に係る半導体装置の構成について説明する。
図１は、本実施の形態１に係る半導体装置１１の透視斜視図である。
【００１３】
半導体装置１１は、図面の下側から順に、外部接続端子であるソースパッドＳＰ１１、ドレインパッドＤＰ１１及びゲートパッドＧＰ１１を構成する第１配線層Ｍ１１と、ドレイン電極である裏面（第２面）側が上となるように、すなわち、フェイスダウン状態で配置された第１縦型パワーデバイスチップＣ１１と、ドレイン配線ＤＬ１１を構成する第２配線層Ｍ１２と、ドレイン電極である裏面側が下となるように、ソース電極ＳＥ１２及びゲート電極ＧＥ１２を有する表面（第１面）側が上となるように、すなわち、フェイスアップ状態で、第１縦型パワーデバイスチップＣ１１と平面視で重なるように配置された第２縦型パワーデバイスチップＣ１２と、ソース配線ＳＬ１１又はゲート配線ＧＬ１１を構成する第３配線層Ｍ１３とを備える。
【００１４】
更に、半導体装置１１は、各配線層Ｍ１１〜Ｍ１３と各縦型パワーデバイスチップＣ１１、Ｃ１２との間、及び、第１配線層Ｍ１１と第２配線層Ｍ１２との間を接続するビアＶ１１と、第１配線層Ｍ１１と第３配線層Ｍ１３との間を接続するビアＶ１２と、前述の各構成の間を埋めるように配置されてインタポーザとなる複数の絶縁基板（図示せず）とを備える。
【００１５】
ここで、縦型パワーデバイスは、例えば、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ)、ＩＧＢＴ(Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ)などを含むパワーデバイス、又は、ＳｉＣ系のパワーデバイスである。また、この種の縦型パワーデバイスは、例えば、各種機器のバッテリーパック内の基板にバッテリーを保護する目的で実装されている。
【００１６】
半導体装置１１は、このような構成により、ソースパッドＳＰ１１と、第１縦型パワーデバイスチップＣ１１のソース電極（図示せず）とがビアＶ１１を介して電気的に接続され、ソースパッドＳＰ１１と、第２縦型パワーデバイスチップＣ１２のソース電極ＳＥ１２とがビアＶ１２、ソース配線ＳＬ１１及びビアＶ１１を介して電気的に接続される。
【００１７】
ゲートパッドＧＰ１１と、第１縦型パワーデバイスチップＣ１１のゲート電極（図示せず）又は第２縦型パワーデバイスチップＣ１２のゲート電極ＧＥ１２との間の接続についても同様である。
また、ドレインＤＰ１１と、各縦型パワーデバイスチップＣ１１、Ｃ１２のドレイン電極とがビアＶ１１、ドレイン配線ＤＬ１１及びビアＶ１１を介してそれぞれ電気的に接続される。
【００１８】
すなわち、外部接続端子と各チップの電極とをビア及び配線層を介してこのように接続することにより、ワイヤ又はクリップを用いることなく、第１縦型パワーデバイスチップＣ１１と第２縦型パワーデバイスチップＣ１２とを電気的に並列となるように接続して低オン抵抗化し、なおかつ、平面視で重なるように配置して、実装基板（図示せず）における半導体装置１１の実装面積を小さくすることができる。
【００１９】
図２は、比較例に係る第１縦型パワーデバイスチップＣ１１を備える半導体装置１１１と第２縦型パワーデバイスチップＣ１２を備える半導体装置１１２とを横に並べたときの実装面積を示す図である。
また、図３は、本実施の形態１に係る半導体装置１１の実装面積を示す図である。
【００２０】
第１及び第２の縦型パワーデバイスチップＣ１１、Ｃ１２の大きさを、仮に、それぞれ３．４×３．８ｍｍとしたときに、図２に示す比較例では、半導体装置１１１、１１２のパッケージ外形がそれぞれ６．０×５．０ｍｍとなり、半導体装置１１１、１１２の間のクリアランス２．０ｍｍを加えると、実装面積は（５＋２＋５）×６＝７２ｍｍ２と大きくなる。
【００２１】
これに対して、図３に示す本実施の形態１に係る半導体装置１１では、そのパッケージ外形、すなわち、実装面積は５×６＝３０ｍｍ２と小さく、比較例の上記実装面積の半分以下とすることができる。
また、オン抵抗値については、仮に各縦型パワーデバイスチップＣ１１、Ｃ１２のオン抵抗値を０．７２ｍΩとすると、比較例、本実施の形態１のいずれの場合にも０．３６ｍΩとなって、本実施の形態１に係る半導体装置１１では並列接続による低いオン抵抗値を維持することができる。
【００２２】
次に、本実施の形態１に係る半導体装置１１の製造方法について説明する。
図４は、本実施の形態１に係る半導体装置１１の製造方法の処理手順を示すフローチャートである。
また、図５〜７は、本実施の形態１に係る半導体装置１１の製造方法を説明するための工程断面図である。
【００２３】
半導体装置１１の製造は、絶縁基板（第１コア層）Ｓ１３上に第１縦型パワーデバイスチップＣ１１をドレイン電極である裏面側が上となるように、すなわち、フェイスダウンの状態で搭載し、更に、第１縦型パワーデバイスチップＣ１１の周囲に絶縁基板Ｓ１４を搭載する（ステップＳ１１０、図５（ａ））ことから始まる。本実施の形態１では、各絶縁基板Ｓに、ガラス繊維エポキシ材料を含む公知のＦＲ４（Flame Retardant Type 4）基板を用いる。
【００２４】
次に、レーザを用いて絶縁基板Ｓ１３に、第１縦型パワーデバイスチップＣ１１のソース電極及びゲート電極にまで届く層間接続用の穴を形成し、Ｃｕめっきによりこれらの穴を埋めてビアＶ１１を形成する（ステップＳ１２０、図５（ｂ））。
次に、絶縁基板Ｓ１３及びビアＶ１１の上（図面では下側）にＣｕ配線層Ｍ１１を形成し、パターニングして、外部接続端子であるソースパッドＳＰ１１、ドレインパッドＤＰ１１及びゲートパッドＧＰ１１を形成する。また、絶縁基板Ｓ１３上（図面では下側）のパッドがないところに絶縁基板Ｓ１２（図示せず）を搭載する（ステップＳ１３０、図５（ｃ））。
【００２５】
次に、第１縦型パワーデバイスチップＣ１１及び絶縁基板Ｓ１４の上に、絶縁基板（第２コア層）Ｓ１５を搭載する（ステップＳ１４０、図５（ｄ））。
次に、やはりレーザを用いて絶縁基板Ｓ１５に第１縦型パワーデバイスチップＣ１１のドレイン電極にまで届く層間接続用の穴を形成し、更に、絶縁基板Ｓ１５〜Ｓ１３にドレインパッドＤＰ１１にまで届く層間接続用の穴（図示せず）を形成する。そして、Ｃｕめっきによりこれらの穴を埋めてビアＶ１１を形成する。
【００２６】
また、絶縁基板Ｓ１５及びビアＶ１１上にＣｕ配線層Ｍ１２を形成し、パターニングして、ドレイン配線ＤＬ１１を形成する。また、絶縁基板Ｓ１５上のドレイン配線ＤＬ１１がないところに絶縁基板Ｓ１６を搭載する（ステップＳ１５０、図５（ｅ））。
次に、ドレイン配線ＤＬ１１及び絶縁基板Ｓ１６の上に絶縁基板（第３コア層）Ｓ１７を搭載し、絶縁基板Ｓ１７に、ドレイン配線ＤＬ１１に接続するビアＶ１１を形成する（ステップＳ１６０、図５（ｆ））。
【００２７】
次に、絶縁基板Ｓ１７及びビアＶ１１の上に第２縦型パワーデバイスチップＣ１２をドレイン電極である裏面側が下となるように、すなわち、フェイスアップの状態で、第１縦型パワーデバイスチップＣ１１と平面視で重なるように搭載し、更に、第２縦型パワーデバイスチップＣ１２の周囲に絶縁基板Ｓ１８を搭載する（ステップＳ１７０、図６（ｇ））。
【００２８】
次に、第２縦型パワーデバイスチップＣ１２及び絶縁基板Ｓ１８の上に絶縁基板（第４コア層）Ｓ１９を搭載し、絶縁基板Ｓ１９に、第２縦型パワーデバイスチップＣ１２のソース電極ＳＥ１２及びゲート電極ＧＥ１２に接続するビアＶ１１を形成する（ステップＳ１８０、図６（ｈ））。
また、ドリルを用いて、絶縁基板Ｓ１９〜Ｓ１３にソースパッドＳＰ１１にまで届く層間接続用の穴を形成し、Ｃｕめっきによりこの穴を埋めてビアＶ１２を形成する（ステップＳ１９０、図６（ｉ））。
【００２９】
次に、絶縁基板Ｓ１９、ビアＶ１１及びビアＶ１２の上に第３配線層Ｍ１３を形成し、パターニングしてソース配線ＳＬ１１及びゲート配線ＧＬ１１を形成する。また、絶縁基板Ｓ１９上のソース配線ＳＬ１１及びゲート配線ＧＬ１１がないところに絶縁基板Ｓ２０（図示せず）を搭載する（ステップＳ２００、図６（ｊ））。
【００３０】
最後に、ソースパッドＳＰ１１、ドレインパッドＤＰ１１、ゲートパッドＧＰ１１及び絶縁基板Ｓ１２の上（図面では下側）に絶縁基板Ｓ１１を搭載し、また、ソース配線ＳＬ１１、ゲート配線ＧＬ１１及び絶縁基板Ｓ２０の上に絶縁基板Ｓ２１を搭載して、半導体装置１１を完成させる（ステップＳ２１０、図６（ｋ））。
【００３１】
このような構成によれば、例えば、チップ厚をそれぞれ０．１ｍｍ、絶縁基板厚をそれぞれ０．０６ｍｍとしたときに、半導体装置１１の厚さ（高さ）は２チップを搭載しても０．６ｍｍ程度となり、１チップを搭載する半導体装置の１．５倍程度の厚さに抑えることができる。
【００３２】
なお、本実施の形態に係る半導体装置１１及びその製造方法は、種々の変更が可能である。
例えば、半導体装置１１が備えるチップは、縦型パワーデバイスのチップに限定されるものではなく、チップの表面と裏面との間の縦方向の電流経路を有する他の縦型デバイスのチップであっても良いし、ＩＧＢＴを含むパワーデバイス又はＧａＮ系のパワーデバイスのような横型パワーデバイスなど、縦型デバイス以外のデバイスのチップであっても良い。
【００３３】
また、第１縦型パワーデバイスチップＣ１１と第２縦型パワーデバイスチップＣ１２とは平面視で厳密に重なるように配置されていなくても良く、例えば、お互いに多少ずれて配置されていても良い。
また、実施の形態６で説明するように、第３配線層Ｍ１３が、外部接続端子であるソースパッド、ゲートパッド及びドレインパッドを構成しても良い。
【００３４】
また、半導体装置１１の上記製造方法もあくまでも一例に過ぎず、半導体装置１１が図１に示した構造を有することができるのであれば、異なる材料、処理内容、処理手順などを用いても良い。例えば、半導体装置１１は部品埋め込み基板パッケージに限定されるものではない。
【００３５】
以上、説明したように、本実施の形態１に係る半導体装置１１は、第１面にソース電極ＳＥが形成され、第２面にドレイン電極ＤＥが形成された第１及び第２の縦型パワーデバイスＣ１１、Ｃ１２と、第１縦型パワーデバイスＣ１１の下に配置され、下面に複数の第１外部接続端子ＳＰ１１、ＤＰ１１、ＧＰ１１を有する第１コア層Ｓ１３と、第１縦型パワーデバイスＣ１１の上に配置された第２コア層Ｓ１５と、第２縦型パワーデバイスＣ１２の下に配置された第３コア層Ｓ１７と、第２縦型パワーデバイスＣ１２の上に配置され、上面に複数の第２外部接続端子を有する第４コア層Ｓ１９と、第２コア層Ｓ１５と第３コア層Ｓ１７との間に配置された配線層ＤＬ１１とを備えるものである。
【００３６】
更に、本実施の形態１に係る半導体装置１１は、第１コア層Ｓ１３が、第１外部接続端子ＳＰ１１と、第１縦型パワーデバイスＣ１１のソース電極とを接続する第１ビアＶ１１を有し、第２コア層Ｓ１５が、第１縦型パワーデバイスＣ１１のドレイン電極と、配線層ＤＬ１１とを接続する第２ビアＶ１１を有し、第３コア層が、配線層ＤＬ１１と、第２縦型パワーデバイスＣ１２のドレイン電極とを接続する第３のビアＶ１１を有し、第４コア層が、第２縦型パワーデバイスＣ１２のソース電極ＳＥ１２と、複数の第２外部接続端子とを接続する第４ビアＶ１１を有し、第１及び第２の縦型パワーデバイスＣ１１、Ｃ１２は平面視で重なるように配置されたものである。
【００３７】
また、本実施の形態１に係る半導体装置１１は、第１縦型パワーデバイスＣ１１と第２縦型パワーデバイスＣ１２とが電気的に並列又は逆直列に接続されることが好ましい。
【００３８】
また、本実施の形態１に係る半導体装置１１の製造方法は、第１コア層Ｓ１３上に、第１面にソース電極ＳＥが形成され、第２面にドレイン電極ＤＥが形成された第１縦型パワーデバイスＣ１１を搭載する工程Ｓ１１０と、第１コア層Ｓ１３に、第１縦型パワーデバイスのＣ１１ソース電極ＳＥと接続する第１ビアＶ１１を形成し、第１コア層Ｓ１３下に第１ビアＶ１と接続する複数の第１外部接続端子ＳＰ１１を形成する工程Ｓ１２０、Ｓ１３０と、第１縦型パワーデバイスＣ１１上に、第２コア層Ｓ１５を搭載する工程Ｓ１４０と、第２コア層Ｓ１５に、第１縦型パワーデバイスＣ１１のドレイン電極ＤＥと接続する第２ビアＶ１を形成し、第２コア層Ｓ１５上に第２ビアＶ１と接続する配線層ＤＬ１１を形成する工程Ｓ１５０とを有するものである。
【００３９】
更に、本実施の形態１に係る半導体装置１１の製造方法は、配線層ＤＬ１１上に、第３コア層Ｓ１７を搭載する工程と、第３コア層Ｓ１７に、配線層ＤＬ１１と接続する第３ビアＶ１１を形成し、第３コア層Ｓ１７上に、第１面にソース電極ＳＥが形成され、第２面にドレイン電極ＤＥが形成された第２縦型パワーデバイスＣ１２を、ドレイン電極ＤＥが第３ビアＶ１１と接続するように、また、第１縦型パワーデバイスＣ１１と平面視で重なるように搭載する工程Ｓ１６０、Ｓ１７０と、第２縦型パワーデバイスＣ１２上に、第４コア層Ｓ１９を搭載する工程と、第４コア層Ｓ１９に、第２縦型パワーデバイスＣ１２のドレイン電極と接続する第４ビアＶ１１を形成し、第４コア層Ｓ１９上に第４ビアＶ１１と接続する複数の第２外部接続端子を形成する工程Ｓ１８０、Ｓ１９０、Ｓ２００とを有するものである。
【００４０】
（実施の形態２）
実施の形態１に係る半導体装置１１及びその製造方法は、３層の配線層Ｍ１１、Ｍ１２、Ｍ１３の間に縦型パワーデバイスチップＣ１１、Ｃ１２をそのドレイン電極である裏面同士が向かい合うように配置するものであった。
【００４１】
これに対して、本実施の形態２に係る半導体装置及び半導体装置の製造方法は、３層の配線層の間に縦型パワーデバイスチップをそのソース電極及びゲート電極を有する表面同士が向かい合うように配置して、配線層の間、及び、配線層と縦型パワーデバイスチップとの間をビアで接続して、縦型パワーデバイスチップをやはり電気的に並列となるように接続するものである。
まずは、本実施の形態２に係る半導体装置の構成について説明する。
図８は、本実施の形態２に係る半導体装置２１の透視斜視図である。
【００４２】
半導体装置２１は、図面の下側から順に、外部接続端子であるソースパッドＳＰ２１、ドレインパッドＤＰ２１及びゲートパッドＧＰ２１を構成する第１配線層Ｍ２１と、ドレイン電極である裏面側（第２面）が下となるように、ソース電極ＳＥ２１及びゲート電極ＧＥ２１を有する表面側（第１面）が上となるように、すなわち、フェイスアップ状態で配置された第１縦型パワーデバイスチップＣ２１と、ソース配線ＳＬ２１及びゲート配線ＧＬ２１を構成する第２配線層Ｍ２２と、ドレイン電極である裏面側が上となるように、すなわち、フェイスダウン状態で第１縦型パワーデバイスチップＣ２１と平面視で重なるように配置された第２縦型パワーデバイスチップＣ２２と、ドレイン配線ＤＬ２１を構成する第３配線層Ｍ２３とを備える。
【００４３】
更に、半導体装置２１は、各配線層Ｍ２１〜Ｍ２３と各縦型パワーデバイスチップＣ２１、Ｃ２２との間、及び、第１配線層Ｍ２１と第２配線層Ｍ２２との間を接続するビアＶ２１と、第１配線層Ｍ２１と第３配線層Ｍ２３との間を接続するビアＶ２２と、前述の各構成の間を埋めるように配置されてインタポーザとなる複数の絶縁基板（図示せず）とを備える。
【００４４】
このような構成により、ソースパッドＳＰ２１と、第１縦型パワーデバイスチップＣ２１のソース電極ＳＥ２１及び第２縦型パワーデバイスチップＣ２２のソース電極（図示せず）とがビアＶ２１、ソース配線ＳＬ２１及びビアＶ２１を介して電気的に接続される。
ゲートパッドＧＰ２１と、第１縦型パワーデバイスチップＣ２１のゲート電極ＧＥ２１及び第２縦型パワーデバイスチップＣ２２のゲート電極（図示せず）との間の接続についても同様である。
【００４５】
また、ドレインパッドＤＰ２１と、第１縦型パワーデバイスチップＣ２１のドレイン電極とがビアＶ２１を介して電気的に接続され、ドレインパッドＤＰ２１と、第２縦型パワーデバイスチップＣ２２のドレイン電極とがビアＶ２２、ドレイン配線ＤＬ２１及びビアＶ２１を介して電気的に接続される。
【００４６】
図９は、実施の形態１、２に係る半導体装置１１、２１の底面図である。図９（ａ）は、実施の形態１に係る半導体装置１１の底面図であり、図９（ｂ）は、本実施の形態２に係る半導体装置２１の底面図である。
半導体装置１１では、ソースパッドＳＰ１１の面積が、ゲートパッドＧＰ１１又はドレインパッドＤＰ１１の面積よりも大きいが、半導体装置２１では、ドレインパッドＤＰ２１の面積が、ソースパッドＳＰ２１又はゲートパッドＧＰ２１の面積よりも大きい。
【００４７】
そして、半導体装置２１は、第１縦型パワーデバイスチップＣ２１と第２縦型パワーデバイスチップＣ２２とを電気的に並列となるように接続して低オン抵抗化し、なおかつ、平面視で重なるように配置して、実装基板（図示せず）における半導体装置２１の実装面積を小さくし、更に、第１縦型パワーデバイスチップＣ２１と第１配線層Ｍ２１とを接続するビアＶ２１を多数設け、また、ドレインパッドＤＰ２１及びドレイン配線ＤＬ２１の面積を大きくすることにより、半導体装置２１のオン抵抗を更に低くすることができる。
【００４８】
なお、本実施の形態２に係る半導体装置２１の製造方法は、実施の形態１に係る半導体装置１１の製造方法と同様で良く、ここでは、図示及び説明を省略する。
以上、説明したように、本実施の形態２に係る半導体装置２１は、第１縦型パワーデバイスＣ２１及び第２縦型パワーデバイスＣ２２が、ソース電極ＳＥを有する第１面同士が向い合わせとなるように配置されることが好ましい。
【００４９】
（実施の形態３）
実施の形態１に係る半導体装置１１及びその製造方法は、ソースパッドＳＰ１１から第１縦型パワーデバイスチップＣ１１のソース電極までの電流経路長と、ソースパッドＳＰ１１から第２縦型パワーデバイスチップＣ１２のソース電極ＳＥ１２までの電流経路長とが異なるものであった。ゲートパットＧＰ１１から各縦型パワーデバイスチップＣ１１、Ｃ１２のゲート電極までの電流経路長についても同様であった。
【００５０】
また、実施の形態２に係る半導体装置２１及びその製造方法も、ドレインパッドＤＰ２１から第１縦型パワーデバイスチップＣ２１のドレイン電極までの電流経路長と、ドレインパッドＤＰ２１から第２縦型パワーデバイスチップＣ１２のドレイン電極までの電流経路長とが異なるものであった。
【００５１】
これに対して、本実施の形態３に係る半導体装置及びその製造方法は、ソースパッドから第１縦型パワーデバイスチップのソース電極までの電流経路長と、ソースパッドから第２縦型パワーデバイスチップＣ１２のソース電極までの電流経路長とが同じとなるようにするものである。ゲートパッドから各縦型パワーデバイスチップのゲート電極までの電流経路長、及び、ドレインパッドから各縦型パワーデバイスチップのドレイン電極までの電流経路長についても同様である。
【００５２】
まずは、本実施の形態３に係る半導体装置の構成について説明する。
図１０は、本実施の形態３に係る半導体装置３１の透視斜視図である。
【００５３】
半導体装置３１は、図面の下側から順に、外部接続端子であるソースパッドＳＰ３１、ドレインパッドＤＰ３１及びゲートパッドＧＰ３１を構成するとともに、ドレイン配線ＤＬ３１を構成する第１配線層Ｍ３１と、ドレイン電極である裏面側が下となるように、すなわち、フェイスアップ状態で配置された第１縦型パワーデバイスチップＣ３１と、ソース配線ＳＬ３１、ゲート配線ＧＬ３１及びドレイン配線ＤＬ３２を構成する第２配線層Ｍ３２と、ドレイン電極である裏面側が上となるように、すなわち、フェイスダウン状態で第１縦型パワーデバイスチップＣ３１と平面視で重なるように配置された第２縦型パワーデバイスチップＣ３２と、ドレイン配線ＤＬ３３を構成する第３配線層Ｍ３３とを備える。
【００５４】
更に、半導体装置３１は、各配線層Ｍ３１〜Ｍ３３と各縦型パワーデバイスチップＣ３１、Ｃ３２との間、第１配線層Ｍ３１と第２配線層Ｍ３２との間、及び、第２配線層Ｍ３２と第３配線層Ｍ３３との間を接続するビアＶ３１と、前述の各構成の間を埋めるように配置されてインタポーザとなる複数の絶縁基板（図示せず）とを備える。
【００５５】
このような構成により、ソースパッドＳＰ３１と、第１縦型パワーデバイスチップＣ３１のソース電極ＳＥ３１とはビアＶ３１、ソース配線ＳＬ３１及びビアＶ３１を介して電気的に接続され、ソースパッドＳＰ３１と、第２縦型パワーデバイスチップＣ３２のソース電極（図示せず）とは同様にビアＶ３１、ソース配線ＳＬ３１及びビアＶ３１を介して電気的に接続され、それらの電流経路長は同じとなる。
【００５６】
また、ゲートパッドＧＰ３１と、各縦型パワーデバイスチップＣ３１、Ｃ３２のゲート電極とは同様にビアＶ３１、ソース配線ＳＬ３１及びビアＶ３１を介して電気的に接続され、それらの電流経路長は同じとなる。
また、ドレインパッドＤＰ３１と、各縦型パワーデバイスチップＣ３１、Ｃ３２のドレイン電極との間の接続も同様である。
【００５７】
すなわち、半導体装置３１は、第１縦型パワーデバイスチップＣ３１と第２縦型パワーデバイスチップＣ３２とを電気的に並列となるように接続して低オン抵抗化し、なおかつ、平面視で重なるように配置して、実装基板（図示せず）における半導体装置３１の実装面積を小さくし、更に、各パッドから縦型パワーデバイスチップＣ３１、Ｃ３２の対応する各電極までの電流経路長の差異をなくして、各縦型パワーデバイスを同時にオンにすることができる。
【００５８】
なお、本実施の形態３に係る半導体装置３１の製造方法は、実施の形態１に係る半導体装置１１の製造方法において、ビアＶ１２を形成する工程（ステップＳ１９０）が省略される点以外は、実施の形態１に係る半導体装置１１の製造方法と同様で良く、ここでは、図示及び説明を省略する。
【００５９】
以上、説明したように、本実施の形態３に係る半導体装置３１は、第１又は第２の外部接続端子ＳＰ、ＧＰ、ＤＰから第１縦型パワーデバイスＣ３１のソース電極ＳＥ及びドレイン電極ＤＥまでの電流経路長と、第１又は第２の外部接続端子ＳＰ、ＧＰ、ＤＰから第２縦型パワーデバイスＣ３２のソース電極ＳＥ及びドレイン電極ＤＥまでの電流経路長とが等しいことが好ましい。
【００６０】
（実施の形態４）
上記各実施の形態に係る半導体装置及びその製造方法は、第１縦型パワーデバイスチップと第２縦型パワーデバイスチップとを、それらの表面（第１面）同士、又は、裏面（第２面）同士が向い合わせとなるように配置して、電気的に並列となるように接続するものであった。
【００６１】
これに対して、本実施の形態４に係る半導体装置及びその製造方法は、第１縦型パワーデバイスチップと第２縦型パワーデバイスチップとを、それらの表面（又は、裏面）が同じ方向を向くように配置して、電気的に並列となるように接続するものである。
まずは、本実施の形態４に係る半導体装置の構成について説明する。
図１１は、本実施の形態４に係る半導体装置４１の透視斜視図である。
【００６２】
半導体装置４１は、図面の下側から順に、外部接続端子であるソースパッドＳＰ４１、ドレインパッドＤＰ４１及びゲートパッドＧＰ４１を構成する第１配線層Ｍ４１と、ドレイン電極である裏面側が下となるように、すなわち、フェイスアップ状態で配置された第１縦型パワーデバイスチップＣ４１と、ソース配線ＳＬ４１、ゲート配線ＧＬ４１及びドレイン配線ＤＬ４１を構成する第２配線層Ｍ４２と、ドレイン電極である裏面側が同じく下となるように、すなわち、フェイスアップ状態で第１縦型パワーデバイスチップＣ４１と平面視で重なるように配置された第２縦型パワーデバイスチップＣ４２と、ソース配線層ＳＬ４２及びゲート配線ＧＬ４２を構成する第３配線層Ｍ４３とを備える。
【００６３】
更に、半導体装置４１は、各配線層Ｍ４１〜Ｍ４３と各縦型パワーデバイスチップＣ４１、Ｃ４２との間、第１配線層Ｍ４１と第２配線層Ｍ４２との間、及び、第２配線層Ｍ４２と第３配線層Ｍ４３との間を接続するビアＶ４１と、前述の各構成の間を埋めるように配置されてインタポーザとなる複数の絶縁基板（図示せず）とを備える。
【００６４】
このような構成により、ソースパッドＳＰ４１と、第１縦型パワーデバイスチップＣ４１のソース電極ＳＥ４１とはビアＶ４１、ソース配線ＳＬ４１及びビアＶ４１（図示せず）を介して電気的に接続され、ソースパッドＳＰ４１と、第２縦型パワーデバイスチップＣ４２のソース電極ＳＥ４２とはビアＶ４１、ソース配線ＳＬ４１、ビアＶ４１、ソース配線ＳＬ４２及びビアＶ４１（図示せず）を介して電気的に接続される。
【００６５】
また、ゲートパッドＧＰ４１と、第１縦型パワーデバイスチップＣ４１のゲート電極ＧＥ４１及び第２縦型パワーデバイスチップＣ４２のゲート電極ＧＥ４２とはビアＶ４１、ゲート配線ＧＬ４１及びゲート配線ＧＬ４２を介して同様に電気的に接続される。
また、ドレインパッドＤＰ４１と、第１縦型パワーデバイスチップＣ４１のドレイン電極とはビアＶ４１を介して電気的に接続され、ドレインパッドＤＰ４１と、第２縦型パワーデバイスチップＣ４２のドレイン電極とはビアＶ４１、ドレイン配線ＤＬ４１及びビアＶ４１を介して電気的に接続される。
【００６６】
すなわち、半導体装置４１は、第１縦型パワーデバイスチップＣ４１と第２縦型パワーデバイスチップＣ４２とをそれらの表面（又は、裏面）が同じ方向を向くように配置し、電気的に並列となるように接続して低オン抵抗化し、なおかつ、平面視で重なるように配置して、実装基板（図示せず）における半導体装置３１の実装面積を小さくすることができる。
【００６７】
なお、本実施の形態４に係る半導体装置４１の製造方法は、実施の形態１に係る半導体装置１１の製造方法において、ビアＶ１２を形成する工程（ステップＳ１９０）が絶縁基板Ｓ１９〜Ｓ１７を貫くビアＶ１１（本実施の形態４に係るビアＶ４１に相当）を形成する工程に代わること以外は、実施の形態１に係る半導体装置１１の製造方法と同様で良く、ここでは、図示及び説明を省略する。
【００６８】
（実施の形態５）
上記各実施の形態に係る半導体装置及びその製造方法は、第１縦型パワーデバイスチップと第２縦型パワーデバイスチップとを電気的に並列となるように接続するものであった。
これに対して、本実施の形態５に係る半導体装置及びその製造方法は、第１縦型パワーデバイスチップと第２縦型パワーデバイスチップとを電気的に逆直列となるように接続して双方向に電流が流れるようにするものである。
【００６９】
なお、特許文献１には、２つのパワートランジスタを逆直列で接続した双方向接続回路の例が記載されている。
まずは、本実施の形態５に係る半導体装置の構成について説明する。
図１２は、本実施の形態５に係る半導体装置５１の透視斜視図である。
【００７０】
半導体装置５１は、図面の下側から順に、ソースパッドＳＰ５１、ＳＰ５２及びゲートパッドＧＰ５１、ＧＰ５２を構成する第１配線層Ｍ５１と、ドレイン電極である裏面側が上となるように、すなわち、フェイスダウン状態で配置された第１縦型パワーデバイスチップＣ５１と、フローティング状態のドレイン配線ＤＬ５１を構成する第２配線層Ｍ５２と、ドレイン電極である裏面側が下となるように、すなわち、フェイスアップ状態で第１縦型パワーデバイスチップＣ５１と平面視で重なるように配置された第２縦型パワーデバイスチップＣ５２と、ソース配線ＳＬ５１及びゲート配線ＧＬ５１を構成する第３配線層Ｍ５３とを備える。
【００７１】
更に、半導体装置５１は、各配線層Ｍ５１〜Ｍ５３と各縦型パワーデバイスチップＣ５１、Ｃ５２との間を接続するビアＶ５１と、第１配線層Ｍ５１と第３配線層Ｍ５２との間を接続するビアＶ５２と、前述の各構成の間を埋めるように配置されてインタポーザとなる複数の絶縁基板（図示せず）とを備える。
【００７２】
このような構成により、ソースパッドＳＰ５１と、第１縦型パワーデバイスチップＣ５１のソース電極（図示せず）とはビアＶ５１を介して電気的に接続され、ソースパッドＳＰ５２と、第２縦型パワーデバイスチップＣ５２のソース電極ＳＥ５１とはビアＶ５２、ソース配線ＳＬ５１及びビアＶ５１を介して電気的に接続される。
【００７３】
ゲートパッドＧＰ５１と、第１縦型パワーデバイスチップＣ５１のゲート電極（図示せず）との間、及び、ゲートパッドＧＰ５２と、第２縦型パワーデバイスチップＣ５２のゲート電極ＧＥ５１との間の接続についても同様である。
また、第１縦型パワーデバイスチップＣ５１のドレイン電極と第２縦型パワーデバイスチップＣ５２のドレイン電極とは、ビアＶ５１、ドレイン配線ＤＬ５１及びビアＶ５１を介して電気的に接続される。
【００７４】
すなわち、半導体装置５１は、第１縦型パワーデバイスチップＣ５１及び第２縦型パワーデバイスチップＣ５２のドレイン電極を共通にしてドレイン端子を省略し、かつ、ソース電極間に電流を流すときの低オン抵抗化を実現し、なおかつ、縦型パワーデバイスチップＣ５１、Ｃ５２を平面視で重なるように配置して、実装基板（図示せず）における半導体装置３１の実装面積を小さくすることができる。
【００７５】
なお、本実施の形態５に係る半導体装置５１の製造方法は、実施の形態１に係る半導体装置１１の製造方法において、絶縁基板Ｓ１５〜Ｓ１３を貫くビアＶ１２を形成する工程（ステップＳ１５０）及びビアＶ１２を形成する工程（ステップＳ１９０）が省略されること以外は、実施の形態１に係る半導体装置１１の製造方法と同様で良く、ここでは、図示及び説明を省略する。
【００７６】
また、本実施の形態５に係る半導体装置及びその製造方法の変形例として、ドレイン配線ＤＬ５１（第２配線層Ｍ５２）を省略し、第１縦型パワーデバイスチップＣ５１と第２縦型パワーデバイスチップＣ５２とをビアＶ５１を介して電気的に接続するようにすることも可能である。
【００７７】
以上、説明したように、本実施の形態５に係る半導体装置５１は、第１縦型パワーデバイスＣ５１と第２縦型パワーデバイスＣ５２とが電気的に逆直列に接続されることが好ましい。
また、本実施の形態５に係る半導体装置５１は、配線層ＤＬ５１が電気的にフローティング状態であることが好ましい。
【００７８】
（実施の形態６）
上記各実施の形態に係る半導体装置及びその製造方法は、第１配線層、すなわち、最下層の配線層がソース、ゲート又はドレインの各パッドを構成するものであった。
これに対して、本実施の形態６に係る半導体装置及びその製造方法は、最下層の配線層がソース、ゲート及びドレインの各パッドを構成するとともに、最上層の配線層もソース、ゲート及びドレインの各パッドを構成し、半導体装置の上下に各パッドがあるように、すなわち、半導体装置の上下のいずれの面も実装面とできるようにするものである。
まずは、本実施の形態６に係る半導体装置の構成について説明する。
図１３は、本実施の形態６に係る半導体装置６１の透視斜視図である。
【００７９】
半導体装置６１は、図面の下側から順に、ソースパッドＳＰ６１、ドレインパッドＤＰ６１及びゲートパッドＧＰ６１を構成する第１配線層Ｍ６１と、ドレイン電極である裏面側が下となるように、すなわち、フェイスアップ状態で配置された第１縦型パワーデバイスチップＣ６１と、ソース配線ＳＬ６１及びドレイン配線ＤＬ６１を構成する第２配線層Ｍ６２と、ドレイン電極である裏面側が上となるように、すなわち、フェイスダウン状態で第１縦型パワーデバイスチップＣ５１と平面視で重なるように配置された第２縦型パワーデバイスチップＣ６２と、ソースパッドＳＰ６２、ドレインパッドＤＰ６２及びゲートパッドＧＰ６２を構成する第３配線層Ｍ５３とを備える。
【００８０】
更に、半導体装置６１は、各配線層Ｍ６１〜Ｍ６３と各縦型パワーデバイスチップＣ６１、Ｃ６２との間、第１配線層Ｍ６１と第２配線層Ｍ６２との間、及び、第２配線層Ｍ６２と第３配線層Ｍ６３との間を接続するビアＶ６１と、第１配線層Ｍ６１と第３配線層Ｍ６２との間を接続するビアＶ６２と、前述の各構成の間を埋めるように配置されてインタポーザとなる複数の絶縁基板（図示せず）とを備える。
【００８１】
このような構成により、ソースパッドＳＰ６１及びソースパッドＳＰ６２と、第１縦型パワーデバイスチップＣ６１のソース電極ＳＥ６１及び第２縦型パワーデバイスチップＣ６２のソース電極（図示せず）とは、ビアＶ６１、ソース配線ＳＬ６１及びビアＶ６１を介して電気的に接続される。
【００８２】
また、ゲートパッドＧＰ６１及びゲートパッドＧＰ６２と、第１縦型パワーデバイスチップＣ６１のゲート電極ＧＥ６１及び第２縦型パワーデバイスチップＣ６２のゲート電極（図示せず）とは、ビアＶ６１、ゲート配線ＧＬ６１及びビアＶ６１を介して同様に電気的に接続される。
【００８３】
また、ドレインパッドＤＰ６１と第１縦型パワーデバイスチップＣ６１のドレイン電極との間、及び、ドレインパッドＤＰ６２と第２縦型パワーデバイスチップＣ６２のドレイン電極との間はビアＶ６１を介して電気的に接続され、更に、ドレインパッドＤＰ６１とドレインパッドＤＰ６２とはビアＶ６２を介して電気的に接続される。
【００８４】
このとき、ソースパッドＳＰ６１、ドレインパッドＤＰ６１及びゲートパッドＧＰ６１のレイアウト（大きさ、配置など）と、ソースパッドＳＰ６２、ドレインパッドＤＰ６２及びゲートパッドＧＰ６２のレイアウトは、同じとすることも、別とすることもできる。
図１４は、本実施の形態６に係る別の半導体装置６６の底面図及び平面図である。図１４（ａ）が半導体装置６６の底面図を示し、図１４（ｂ）が半導体装置６６の平面図を示す。
【００８５】
このように、ソースパッドＳＰ６６、ドレインパッドＤＰ６６及びゲートパッドＧＰ６６のレイアウトと、ソースパッドＳＰ６７、ドレインパッドＤＰ６７及びゲートパッドＧＰ６７のレイアウトを別とすることもできる。
【００８６】
すなわち、半導体装置６１、６６は、第１縦型パワーデバイスチップＣ６１と第２縦型パワーデバイスチップＣ６２とを電気的に並列となるように接続して低オン抵抗化し、なおかつ、平面視で重なるように配置して、実装基板（図示せず）における半導体装置６１、６６の実装面積を小さくし、半導体装置６１、６６の上面、下面の両方を実装面とし、更に、例えば、半導体装置６６のように第１配線層Ｍ６１と第２配線層Ｍ６２とで異なるパッドレイアウトを有する場合には、異なるフットパターンを有する複数の実装基板に対して１つの半導体装置６６で対応して、ユーザが管理する部品の種類を抑制することができる。
【００８７】
なお、本実施の形態６に係る半導体装置６１、６６の製造方法は、実施の形態１に係る半導体装置１１の製造方法において、絶縁基板Ｓ１９〜Ｓ１７を貫くビアＶ１１（ビアＶ６１）を形成する工程（ステップＳ１８０）を追加すること以外は、実施の形態１に係る半導体装置１１の製造方法と同様で良く、ここでは、図示及び説明を省略する。
【００８８】
以上、説明したように、本実施の形態６に係る半導体装置６６は、複数の第１外部接続端子ＳＰ６６、ＧＰ６６、ＤＰ６６と複数の第２外部接続端子ＳＰ６７、ＧＰ６７、ＤＰ６７とは、端子の大きさ又は配置が異なることが好ましい。
【００８９】
（実施の形態７）
本実施の形態７に係る半導体装置及びその製造方法は、最上層の配線層を露出させて、配線層の上面に放熱板を設けることで、半導体装置の放熱機能を向上させるものである。
まずは、本実施の形態７に係る半導体装置の構成について説明する。
【００９０】
図１５は、本実施の形態７に係る半導体装置７１の透視斜視図である。
半導体装置７１は、図８に示した実施の形態２に係る半導体装置２１のドレイン配線ＤＬ２１の上面に放熱板Ｈ７１を設けたものである。このため、ここでは、実施の形態２に係る半導体装置２１と同じ構成部分についての説明は省略する。
【００９１】
また、半導体装置７１の製造方法も、実施の形態２に係る半導体装置２１の製造方法に、ドレイン配線ＤＬ２１の上面を露出する工程と、当該上面の上に放熱板Ｈ７１を搭載する工程とを追加するものである。このため、ここでは、実施の形態２に係る半導体装置２１の製造方法と同じ工程についての説明は省略する。
【００９２】
このような構成により、半導体装置７１は、半導体装置７１内部で各種デバイスを積層させても、半導体装置７１の放熱機能を向上させることができる。
なお、半導体装置７１は、ソース配線、ゲート配線又はドレイン配線の上ではなく、ソースパッドなどの外部接続端子の上に放熱板を設けても良い。
以上、説明したように、本実施の形態７に係る半導体装置７１は、第２外部接続端子又は第１外部接続端子の上に配置された放熱板を更に備えることが好ましい。
【００９３】
（実施の形態８）
本実施の形態８に係る半導体装置及びその製造方法は、外部接続端子及びチップの電極の種類を増やして、半導体装置に搭載するチップの機能を拡大できるようにするものである。
まずは、本実施の形態８に係る半導体装置の構成について説明する。
図１６は、本実施の形態８に係る半導体装置８１の透視斜視図である。
【００９４】
半導体装置８１は、図１に示した実施の形態１に係る半導体装置１１の各縦型パワーデバイスチップＣ１１、Ｃ１２が、パワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴを内蔵した第１縦型パワーデバイスチップＣ８１、第１縦型パワーデバイスチップＣ８２に置き換えられたもので、第１配線層Ｍ１１が、更に、センスＭＯＳＦＥＴ用のパッドＳＥＰ８１、ＳＥＰ８２を構成し、第３配線層Ｍ１３が、更に、センスＭＯＳＦＥＴ用の配線ＳＥＬ８１を構成する。
【００９５】
そして、センスＭＯＳＦＥＴ用のパッドＳＥＰ８１と第１縦型パワーデバイスチップＣ８１のセンスＭＯＳＦＥＴ用の電極（図示せず）とがビアＶ８１を介して電気的に接続され、センスＭＯＳＦＥＴ用のパッドＳＥＰ８２と第２縦型パワーデバイスチップＣ８２のセンスＭＯＳＦＥＴ用の電極ＳＥＥ８２とがビアＶ８２、センスＭＯＳＦＥＴ用の配線ＳＥＬ８１及びビアＶ８１を介して電気的に接続される。
【００９６】
このように、外部接続端子及びチップの電極の種類を増やすことで、半導体装置８１に搭載するチップの機能を拡大することができる。
例えば、縦型パワーデバイスチップは、センスＭＯＳＦＥＴに加えて、または、センスＭＯＳＦＥＴに代えて、チップの温度を検出する検温ダイオード又は他のデバイスを内蔵しても良い。
【００９７】
図１７は、本実施の形態８に係る別の半導体装置８６の底面図である。
半導体装置８６は、その底面において、第１配線層Ｍ８１で構成したソースパッドＳＰ８６の内側に、やはり第１配線層Ｍ８１で構成したセンスＭＯＳＦＥＴ用のパッドＳＥＰ８６及び検温ダイオード用のパッドＴＤＰ８６を有する。
このような構成により、センスＭＯＳＦＥＴ及び検温ダイオードをチップの中央付近に配置して、より正確に電流及び温度を検出し、また、ビアＶ８１の数を増やして半導体装置８６を低オン抵抗化することができる。
なお、本実施の形態８に係る半導体装置８１、８６の製造方法は、実施の形態１に係る半導体装置１１の製造方法と同様で良く、ここでは、図示及び説明を省略する。
【００９８】
以上、説明したように、本実施の形態８に係る半導体装置８１は、縦型パワーデバイスを含むチップＣ８１、Ｃ８２がセンスＭＯＳＦＥＴ又は検温ダイオードを更に含むことが好ましい。
また、本実施の形態８に係る半導体装置８６は、センスＭＯＳＦＥＴ又は検温ダイオードがチップＣ８１、Ｃ８２の中央に配置されていることが好ましい。
【００９９】
（実施の形態９）
本実施の形態９に係る半導体装置及びその製造方法は、第１縦型パワーデバイスと第２縦型パワーデバイスとを別の導電型のパワーＭＯＳＦＥＴを含むように構成し、これらのデバイスに別のパッドからそれぞれ給電するものである。
【０１００】
まずは、本実施の形態９に係る半導体装置の構成について説明する。
図１８は、本実施の形態９に係る半導体装置９１の透視斜視図である。
また、図１９は、本実施の形態９に係る半導体装置９１の底面図である。
【０１０１】
半導体装置９１は、図面の下側から順に、ソースパッドＳＰＰ９１、ＳＰＮ９１、ゲートパッドＧＰＰ９１、ＧＰＮ９１及びドレインパッドＤＰＰ９１、ＤＰＮ９１を構成する第１配線層Ｍ９１と、ＰｃｈパワーＭＯＳＦＥＴを含むように構成され、ドレイン電極である裏面側が下となるように、すなわち、フェイスアップ状態で配置された第１縦型パワーデバイスチップＣ９１と、ソース配線ＳＬＰ９１、ゲート配線ＧＬＰ９１及びドレイン配線ＤＬＮ９１を構成する第２配線層Ｍ９２と、ＮｃｈパワーＭＯＳＦＥＴを含むように構成され、ドレイン電極である裏面側が下となるように、すなわち、フェイスアップ状態で第１縦型パワーデバイスチップＣ９１と平面視で重なるように配置された第２縦型パワーデバイスチップＣ９２と、ソース配線ＳＬＮ９１及びゲート配線ＧＬＮ９１を構成する第３配線層Ｍ９３とを備える。
【０１０２】
更に、半導体装置９１は、各配線層Ｍ９１〜Ｍ９３と各縦型パワーデバイスチップＣ９１、Ｃ９２との間、第１配線層Ｍ９１と第２配線層Ｍ９２との間を接続するビアＶ９１と、第１配線層Ｍ９１と第３配線層Ｍ９３との間を接続するビアＶ９２と、前述の各構成の間を埋めるように配置されてインタポーザとなる複数の絶縁基板（図示せず）とを備える。
【０１０３】
このような構成により、ＰｃｈパワーＭＯＳＦＥＴを含むように構成される第１縦型パワーデバイスチップＣ９１については、ソースパッドＳＰＰ９１とソース電極ＳＥＰ９１とがビアＶ９１、ソース配線ＳＬＰ９１及びビアＶ９１を介して電気的に接続され、ゲートパッドＧＰＰ９１とゲート電極ＧＥＰ９１とがビアＶ９１、ゲート配線ＧＬＰ９１及びビアＶ９１を介して電気的に接続され、ドレインパッドＤＰＰ９１とドレイン電極（図示せず）とがビアＶ９１を介して電気的に接続される。
【０１０４】
また、ＮｃｈパワーＭＯＳＦＥＴを含むように構成される第２縦型パワーデバイスチップＣ９２については、ソースパッドＳＰＮ９１とソース電極ＳＥＮ９１とがビアＶ９２、ソース配線ＳＬＮ９１及びビアＶ９１を介して電気的に接続され、ゲートパッドＧＰＮ９１とゲート電極ＧＥＮ９１とがビアＶ９２、ゲート配線ＧＬＮ９１及びビアＶ９１を介して電気的に接続され、ドレインパッドＤＰＮ９１とドレイン電極（図示せず）とがビアＶ９１、ドレイン配線ＤＬＮ９１及びビアＶ９１を介して電気的に接続される。
【０１０５】
すなわち、半導体装置９１は、第１縦型パワーデバイスＣ９１と第２縦型パワーデバイスＣ９２とを別の導電型のパワーＭＯＳＦＥＴを含むように構成し、これらのデバイスに別のパッドからそれぞれ給電することができる。
なお、本実施の形態９に係る半導体装置９１の製造方法は、実施の形態１に係る半導体装置１１の製造方法と同様で良く、ここでは、図示及び説明を省略する。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた各実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１０７】
１１、２１、３１、４１、５１、６１、６６、７１、８１、８６、９１、１１１、１１２    半導体装置
Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２、Ｃ４１、Ｃ４２、Ｃ５１、Ｃ５２、Ｃ６１、Ｃ６２、Ｃ８１、Ｃ８２、Ｃ９１、Ｃ９２    縦型パワーデバイスチップ
ＧＥ１２、ＧＥ２１、ＧＥ３１、ＧＥ４１、ＧＥ４２、ＧＥ５２、ＧＥ６１、ＧＥ８２、ＧＥＰ９１、ＧＥＮ９１    ゲート電極
ＳＥ１２、ＳＥ２１、ＳＥ３１、ＳＥ４１、ＳＥ４２、ＳＥ５２、ＳＥ６１、ＳＥ８２、ＳＥＰ９１、ＳＥＮ９１    ソース電極
ＳＥＥ８２    センスＭＯＳＦＥＴ用の電極
Ｍ１１、Ｍ２１、Ｍ３１、Ｍ４１、Ｍ５１、Ｍ６１、Ｍ８１、Ｍ９１    第１配線層
Ｍ１２、Ｍ２２、Ｍ３２、Ｍ４２、Ｍ５２、Ｍ６２、Ｍ８２、Ｍ９２    第２配線層
Ｍ１３、Ｍ２３、Ｍ３３、Ｍ４３、Ｍ５３、Ｍ６３、Ｍ８３、Ｍ９３    第３配線層
ＤＬ１１、ＤＬ２１、ＤＬ３１、ＤＬ３２、ＤＬ３３、ＤＬ４１、ＤＬ５１、ＤＬ８１、ＤＬＮ９１    ドレイン配線
ＧＬ１１、ＧＬ２１、ＧＬ３１、ＧＬ４１、ＧＬ４２、ＧＬ５１、ＧＬ６１、ＧＬ６２、ＧＬ８１、ＧＬＰ９１、ＧＬＮ９１    ゲート配線
ＳＬ１１、ＳＬ２１、ＳＬ３１、ＳＬ４１、ＳＬ４２、ＳＬ５１、ＳＬ６１、ＳＬ８１、ＳＬＰ９１、ＳＬＮ９１    ソース配線
ＳＥＬ８１    センスＭＯＳＦＥＴ用の配線
ＤＰ１１、ＤＰ２１、ＤＰ３１、ＤＰ４１、ＤＰ６１、ＤＰ６２、ＤＰ６６、ＤＰ６７、ＤＰ８１、ＤＰＰ９１、ＤＰＮ９１    ドレインパッド（外部接続端子）
ＧＰ１１、ＧＰ２１、ＧＰ３１、ＧＰ４１、ＧＰ５１、ＧＰ５２、ＧＰ６１、ＧＰ６２、ＧＰ６６、ＧＰ６７、ＧＰ８１、ＧＰＰ９１、ＧＰＮ９１    ゲートパッド（外部接続端子）
ＳＰ１１、ＳＰ２１、ＳＰ３１、ＳＰ４１、ＳＰ５１、ＳＰ５２、ＳＰ６１、ＳＰ６２、ＳＰ６６、ＳＰ６７、ＳＰ８１、ＳＰＰ９１、ＳＰＮ９１    ソースパッド（外部接続端子）
ＳＥＰ８１、ＳＥＰ８６    センスＭＯＳＦＥＴ用のパッド
ＴＤＰ８６    検温ダイオード用のパッド
Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２、Ｖ３１、Ｖ４１、Ｖ５１、Ｖ５２、Ｖ６１、Ｖ６２、Ｖ８１、Ｖ８２、Ｖ９１、Ｖ９２    ビア
Ｓ１１、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８、Ｓ１９、Ｓ２１    絶縁基板（コア層）
Ｈ７１    放熱板
ＭＢ    実装基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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