(57)【要約】【課題】半導体記憶装置の製造コストを抑制する。【解決手段】実施形態の半導体記憶装置１は、複数の第１導電体層２３と、第２導電体層２４と、第１ピラーＭＨと、第２ピラーＳＨと、を含む。第２導電体層２４は、複数の第１導電体層２３の上方に設けられる。第１ピラーＭＨは、複数の第１導電体層２３を貫通し且つ第１方向に延伸した第１半導体層３１の一部分を含む。第２ピラーＳＨは、第２導電体層２４を貫通し且つ第１半導体層３１の他の部分を含み、第１ピラーＭＨ上に設けられる。基板２０と平行且つ第２導電体層２４を含む断面における第２ピラーＳＨの外径は、基板２０と平行且つ第１導電体層２３を含む断面における第１ピラーＭＨの外径よりも小さい。第１半導体層３１は、最上層の第１導電体層２３に対向する第１部分と、第２導電体層２４に対向する第２部分とを含み、少なくとも第１部分から第２部分までは連続膜である。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板の上方に設けられ、互いが第１方向に離れて積層された複数の第１導電体層と、
前記複数の第１導電体層の上方に設けられた第２導電体層と、
前記複数の第１導電体層を貫通し且つ前記第１方向に延伸した第１半導体層の一部分を含み、前記第１導電体層との交差部分がメモリセルトランジスタとして機能する第１ピラーと、
前記第２導電体層を貫通し且つ前記第１半導体層の他の部分を含み、前記第２導電体層との交差部分が選択トランジスタとして機能する、前記第１ピラー上の第２ピラーと、
を備え、
前記基板と平行且つ前記第２導電体層を含む断面における前記第２ピラーの外径は、前記基板と平行且つ前記第１導電体層を含む断面における前記第１ピラーの外径よりも小さく、
前記第１半導体層は、最上層の第１導電体層に対向する第１部分と、前記第２導電体層に対向する第２部分とを含み、少なくとも前記第１部分から前記第２部分までは連続膜である、半導体記憶装置。
【請求項２】
前記第１ピラーは、前記第１半導体層と前記複数の第１導電体層との間の第１積層膜をさらに含み、
前記第２ピラーは、前記第１半導体層と前記第２導電体層との間の第２積層膜をさらに含み、
前記第１積層膜と、前記第２積層膜との間は、少なくとも一部分が離れている、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ピラーは、前記第１半導体層と前記複数の第１導電体層との間の第１積層膜をさらに含み、
前記第２ピラーは、前記第１半導体層と前記第２導電体層との間の第２積層膜をさらに含み、
前記第２積層膜の膜厚は、前記第１積層膜の膜厚よりも薄い、
請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記第１ピラーは、前記第１半導体層と前記複数の第１導電体層との間の第１積層膜をさらに含み、
前記第２ピラーは、前記第１半導体層と前記第２導電体層との間のゲート絶縁膜をさらに含み、
前記第１積層膜は電荷蓄積層を有し、前記ゲート絶縁膜は電荷蓄積層を有していない、
請求項１に記載の半導体記憶装置。
【請求項５】
前記第２導電体層と同じ層に設けられ、前記第２導電体層と離れた第３導電体層と、
前記第２導電体層と前記第３導電体層との間の絶縁体と、
前記複数の第１導電体層を貫通し且つ前記第１方向に延伸した第２半導体層の一部分を含み、前記第１導電体層との交差部分がメモリセルトランジスタとして機能する第３ピラーと、
前記第３導電体層を貫通し且つ前記第２半導体層の他の部分を含み、前記第３導電体層との交差部分が選択トランジスタとして機能する、前記第３ピラー上の第４ピラーと、
をさらに備え、
前記基板と平行且つ前記第３導電体層を含む断面における前記第４ピラーの外径は、前記基板と平行且つ前記第１導電体層を含む断面における前記第３ピラーの外径よりも小さく、
前記第２半導体層は、最上層の第１導電体層に対向する第３部分と、前記第３導電体層に対向する第４部分とを含み、少なくとも前記第３部分から前記第４部分までは連続膜であり、
前記第２ピラーと前記第４ピラーとのそれぞれは、前記絶縁体から離れている、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１８３２２４号公報
【特許文献２】特開２０１４−１７５３４８号公報
【特許文献３】特開２０１４−０１１３８９号公報
【特許文献４】特開２０１０−０８０５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の製造コストを抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の第１導電体層と、第２導電体層と、第１ピラーと、第２ピラーと、を含む。複数の第１導電体層は、基板の上方に設けられ、互いが第１方向に離れて積層される。第２導電体層は、複数の第１導電体層の上方に設けられる。第１ピラーは、複数の第１導電体層を貫通し且つ第１方向に延伸した第１半導体層の一部分を含む。第１ピラーと第１導電体層との交差部分は、メモリセルトランジスタとして機能する。第２ピラーは、第２導電体層を貫通し且つ第１半導体層の他の部分を含み、第１ピラー上に設けられる。第２ピラーと第２導電体層との交差部分は、選択トランジスタとして機能する。基板と平行且つ第２導電体層を含む断面における第２ピラーの外径は、基板と平行且つ第１導電体層を含む断面における第１ピラーの外径よりも小さい。第１半導体層は、最上層の第１導電体層に対向する第１部分と、第２導電体層に対向する第２部分とを含み、少なくとも第１部分から第２部分までは連続膜である。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿ったメモリセルアレイの断面構造の一例を示す断面図。
【図５】図４のＶ−Ｖ線に沿ったメモリピラーの断面構造の一例を示す断面図。
【図６】図４のＶＩ−ＶＩ線に沿ったメモリピラーの断面構造の一例を示す断面図。
【図７】第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図８】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図９】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１０】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１１】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１２】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１３】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１４】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１５】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１６】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１７】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１８】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１９】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２０】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２１】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２２】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２３】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２４】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２５】第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す断面図。
【図２６】第１実施形態におけるメモリピラーの構造と第２実施形態におけるメモリピラーの構造とを比較するための断面図。
【図２７】第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図２８】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２９】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３０】第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す断面図。
【図３１】第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す断面図。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿ったメモリピラーの断面構造の一例を示す断面図。
【図３３】第１実施形態の変形例に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図３４】第１実施形態の変形例に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【００１０】
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【００１１】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１３】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１４】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１５】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１６】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１７】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１８】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００１９】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２０】
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
【００２１】
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２２】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２３】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００２４】
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００２５】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００２６】
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００２７】
［１−１−３］メモリセルアレイ１０の構造
以下に、実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
【００２８】
尚、以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応し、Ｙ方向はワード線ＷＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
【００２９】
図３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、ストリングユニットＳＵ０及びＳＵ１に対応する構造体を含む領域を抽出して示している。図３に示すように、メモリセルアレイ１０は、例えばスリットＳＬＴ及びＳＨＥ、メモリピラーＭＰ、コンタクトＣＶ、並びにビット線ＢＬを含んでいる。
【００３０】
複数のスリットＳＬＴは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。スリットＳＨＥは、Ｙ方向に延伸し、隣り合うスリットＳＬＴ間に配置される。スリットＳＬＴの幅は、例えばスリットＳＨＥの幅よりも広い。スリットＳＬＴ及びＳＨＥのそれぞれは、絶縁体を含んでいる。スリットＳＬＴは、例えばワード線ＷＬに対応する配線層と、選択ゲート線ＳＧＤに対応する配線層と、選択ゲート線ＳＧＳに対応する配線層とのそれぞれを分断する。スリットＳＨＥは、選択ゲート線ＳＧＤに対応する配線層を分断する。
【００３１】
スリットＳＬＴ及びＳＨＥによって区切られた領域が、１つのストリングユニットＳＵに対応している。具体的には、例えばＸ方向に隣り合うスリットＳＬＴ間に、ストリングユニットＳＵ０及びＳＵ１が設けられる。この場合、ストリングユニットＳＵ０及びＳＵ１間に、スリットＳＨＥが配置される。メモリセルアレイ１０には、例えば同様のレイアウトがＸ方向に繰り返し配置される。
【００３２】
複数のメモリピラーＭＰは、例えばストリングユニットＳＵに対応する領域において、千鳥状に配置される。メモリピラーＭＰの各々は、メモリホールＭＨ内に形成される部分と、ＳＧＤホールＳＨ内に形成される部分とを有している。ＳＧＤホールＳＨは、メモリホールＭＨよりも上層に設けられ、メモリホールＭＨよりも径が小さい。対応するメモリホールＭＨとＳＧＤホールＳＨとの組は、平面視において重なった部分を有している。平面視において、対応するメモリホールＭＨの中心とＳＧＤホールＳＨの中心とは、重なっていても良いし、重なっていなくても良い。
【００３３】
対応するメモリホールＭＨの中心とＳＧＤホールＳＨの中心とが重なっていない場合、重なったメモリホールＭＨとＳＧＤホールＳＨとの位置関係は、例えば当該メモリピラーＭＰとスリットＳＬＴ及びＳＨＥとの位置関係に応じて変化する。例えば、スリットＳＬＴ近傍におけるメモリピラーＭＰのＳＧＤホールＳＨは、スリットＳＬＴから離れるように配置される。同様に、スリットＳＨＥ近傍におけるメモリピラーＭＰのＳＧＤホールＳＨは、スリットＳＨＥから離れるように配置される。
【００３４】
言い換えると、ＳＧＤホールＳＨは、Ｘ方向において隣り合うスリットＳＬＴ及びＳＨＥ間の中間位置に寄るように配置される。メモリホールＭＨの中心位置とＳＧＤホールＳＨの中心位置との間の長さは、例えば、対応するメモリピラーＭＰとスリットＳＬＴ及びＳＨＥとの間隔が近くなるほど長くなる。これにより、メモリセルアレイ１０は、スリットＳＨＥとＳＧＤホールＳＨとの接触を避けたレイアウトに設計される。
【００３５】
複数のビット線ＢＬは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのＳＧＤホールＳＨと重なるように配置される。例えば、各ＳＧＤホールＳＨには、２本のビット線ＢＬが重なっている。ＳＧＤホールＳＨに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該ＳＧＤホールＳＨとの間には、コンタクトＣＶが設けられる。ＳＧＤホールＳＨ内の構造体は、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
【００３６】
尚、以上で説明したメモリセルアレイ１０の平面レイアウトはあくまで一例であり、これに限定されない。例えば、隣り合うスリットＳＬＴ間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。隣り合うスリットＳＬＴ間のストリングユニットＳＵの個数は、スリットＳＨＥの数に基づいて変化する。メモリピラーＭＰの個数及び配置は、任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
【００３７】
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。図４に示すように、メモリセルアレイ１０は、例えば導電体層２１〜２５をさらに含んでいる。導電体層２１〜２５は、半導体基板２０の上方に設けられる。
【００３８】
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、例えば半導体基板２０と導電体層２１との間の絶縁体層には、センスアンプモジュール１６等の回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
【００３９】
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコン（Ｓｉ）を含んでいる。
【００４０】
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステン（Ｗ）を含んでいる。
【００４１】
最上層の導電体層２３の上方に、絶縁体層を介して導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。最上層の導電体層２３と導電体層２４とのＺ方向における間隔は、隣り合う導電体層２３間のＺ方向における間隔よりも大きい。言い換えると、最上層の導電体層２３と導電体層２４との間の絶縁体層の厚さは、隣り合う導電体層２３間の絶縁体層の厚さよりも厚い。導電体層２４は、例えばタングステン（Ｗ）を含んでいる。
【００４２】
導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。例えば導電体層２５は、Ｘ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｙ方向に沿って配列している。導電体層２５は、例えば銅（Ｃｕ）を含んでいる。
【００４３】
メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２４を貫通している。具体的には、メモリピラーＭＰのメモリホールＭＨに対応する部分は、導電体層２２及び２３を貫通し、底部が導電体層２１に接触している。メモリピラーＭＰのＳＧＤホールＳＨに対応する部分は、メモリホールＭＨに対応する部分の上に設けられ、導電体層２４を貫通している。メモリホールＭＨとＳＧＤホールＳＨとの境界を含む層は、最上層の導電体層２３と導電体層２４との間の層に含まれている。
【００４４】
また、メモリピラーＭＰは、例えばコア部材３０、半導体層３１、並びに積層膜３２及び３３を含んでいる。コア部材３０及び半導体層３１は、メモリホールＭＨに対応する部分とＳＧＤホールＳＨに対応する部分とのそれぞれに含まれる。積層膜３２は、メモリホールＭＨに対応する部分に含まれる。積層膜３３は、ＳＧＤホールＳＨに対応する部分に含まれる。
【００４５】
コア部材３０は、Ｚ方向に沿って延伸して設けられる。コア部材３０の上端は、例えば導電体層２４が設けられた層よりも上層に含まれ、コア部材３０の下端は、例えば導電体層２１が設けられた層内に含まれる。半導体基板２０の表面と並行な断面におけるコア部材３０の外径は、導電体層２３と対向する部分よりも導電体層２４と対向する部分の方が小さい。また、メモリホールＭＨとＳＧＤホールＳＨとの境界部分近傍におけるコア部材３０の外径は、例えばコア部材３０の導電体層２４と対向する部分の外径よりも小さい。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
【００４６】
半導体層３１は、コア部材３０を覆っている。つまり、半導体層３１は、例えばメモリホールＭＨ内で円筒状に設けられた部分と、ＳＧＤホールＳＨ内で円筒状に設けられた部分とを有している。メモリホールＭＨ内に設けられた半導体層３１の側面の一部分は、導電体層２１に接触している。半導体基板２０の表面と並行な断面における半導体層３１の外径は、導電体層２３と対向する部分よりも導電体層２４と対向する部分の方が小さい。
【００４７】
また、半導体層３１は、メモリホールＭＨに対応する部分とＳＧＤホールＳＨに対応する部分との間で、連続的に設けられている。言い換えると、少なくとも最上層の導電体層２３と対向する半導体層３１の部分と、導電体層２４と対向する半導体層３１の部分との間は、連続的に設けられている。半導体層３１の厚さは、導電体層２４と対向する部分と、導電体層２３と対向する部分とで略等しい。
【００４８】
積層膜３２は、導電体層２１と半導体層３１とが接触している部分を除いて、メモリホールＭＨ内の半導体層３１の側面及び底面を覆っている。つまり、積層膜３２は、メモリホールＭＨ内で円筒状に設けられた部分を含んでいる。
【００４９】
積層膜３３は、ＳＧＤホールＳＨ内の半導体層３１の側面を覆っている。つまり、積層膜３３は、ＳＧＤホールＳＨ内で円筒状に設けられた部分を含んでいる。また、積層膜３３は、メモリホールＭＨとＳＧＤホールＳＨの境界部分近傍において、半導体層３１の下面に沿って設けられた部分を有し得る。
【００５０】
尚、導電体層２４が設けられた層における積層膜３３の外径は、導電体層２３が設けられた層における積層膜３２の外径よりも小さい。また、積層膜３３の膜厚は、積層膜３２の膜厚より薄く設計され得る。積層膜３２の上面と、積層膜３３の底面とは、少なくとも一部分が離れている。
【００５１】
メモリピラーＭＰ内の半導体層３１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域は、４本のメモリピラーＭＰのうち、２本のメモリピラーＭＰに対応するコンタクトＣＶを含んでいる。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。
【００５２】
スリットＳＬＴは、例えばＹＺ平面に沿って広がった板状に形成され、導電体層２２〜２４を分断している。スリットＳＬＴの上端は、メモリピラーＭＰの上面よりも上層且つ導電体層２５よりも下層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
【００５３】
スリットＳＨＥは、例えばＹＺ平面に沿って広がった板状に形成され、導電体層２４を分断している。スリットＳＨＥの上端は、メモリピラーＭＰの上面よりも上層且つ導電体層２５よりも下層に含まれている。スリットＳＨＥのそれぞれの下端は、例えば最上層の導電体層２３が設けられた層と導電体層２４が設けられた層との間の層に含まれている。スリットＳＨＥは、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
【００５４】
図５は、図４のＶ−Ｖ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図５は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、メモリピラーＭＰのメモリホールＭＨに対応する部分における断面構造を示している。
【００５５】
図５に示すように、導電体層２３を含む層では、例えばコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体層３１の側面を囲っている。具体的には、積層膜３２は、例えばトンネル絶縁膜３４、絶縁膜３５、及びブロック絶縁膜３６を含んでいる。
【００５６】
トンネル絶縁膜３４は、半導体層３１の側面を囲っている。絶縁膜３５は、トンネル絶縁膜３４の側面を囲っている。ブロック絶縁膜３６は、絶縁膜３５の側面を囲っている。導電体層２３は、ブロック絶縁膜３６の側面を囲っている。トンネル絶縁膜３４及びブロック絶縁膜３６のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜３５は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００５７】
図６は、図４のＶＩ−ＶＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図６は、半導体基板２０の表面に平行且つ導電体層２４を含む層における、メモリピラーＭＰのＳＧＤホールＳＨに対応する部分における断面構造を示している。
【００５８】
図６に示すように、導電体層２４を含む層では、例えばコア部材３０は、ＳＧＤホールＳＨの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。積層膜３３は、半導体層３１の側面を囲っている。具体的には、積層膜３３は、例えばトンネル絶縁膜３７、絶縁膜３８、及びブロック絶縁膜３９を含んでいる。
【００５９】
トンネル絶縁膜３７は、半導体層３１の側面を囲っている。絶縁膜３８は、トンネル絶縁膜３７の側面を囲っている。ブロック絶縁膜３９は、絶縁膜３８の側面を囲っている。導電体層２４は、ブロック絶縁膜３９の側面を囲っている。トンネル絶縁膜３７及びブロック絶縁膜３９のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜３８は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００６０】
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
【００６１】
つまり、半導体層３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３５は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
【００６２】
尚、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体層２４が割り当てられても良い。
【００６３】
メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴに酸化シリコンが埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。コア部材３０の内側には、空隙が形成されても良い。空隙は、例えばメモリピラーＭＰのメモリホールＭＨに対応する部分に形成され得る。
【００６４】
［１−２］半導体記憶装置１の製造方法
以下に、図７を適宜参照して、第１実施形態に係る半導体記憶装置１における、ソース線ＳＬに対応する積層構造の形成からスリットＳＨＥの形成までの一連の製造工程の一例について説明する。図７は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図８〜図２４のそれぞれは、第１実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造の一例を示している。
【００６５】
まず、ステップＳ１０１の処理が実行され、ソース線部とワード線部の犠牲部材が積層される。具体的には、図８に示すように、半導体基板２０上に、絶縁体層４０、導電体層４１、犠牲部材４２、導電体層４３、絶縁体層４４、及び導電体層２２が順に形成される。導電体層２２上に、絶縁体層４５及び犠牲部材４６が交互に積層される。最上層の犠牲部材４６上に、絶縁体層４７が形成される。図示が省略されているが、絶縁体層４０内には、センスアンプモジュール１６等に対応する回路が形成される。
【００６６】
導電体層４１及び４３並びに犠牲部材４２の組が、ソース線部に対応している。導電体層４１及び４３のそれぞれは、例えばシリコン（Ｓｉ）を含んでいる。犠牲部材４２は、導電体層４１及び４３のそれぞれに対してエッチング選択比を大きくすることが可能な材料である。絶縁体層４４、４５及び４７のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。各犠牲部材４６が、ワード線部に対応している。例えば、犠牲部材４６が形成される層数が、積層されるワード線ＷＬの本数に対応している。犠牲部材４６は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００６７】
次に、ステップＳ１０２の処理が実行され、メモリホールＭＨが形成される。具体的には、図９に示すように、まずフォトリソグラフィ等によって、メモリホールＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨが形成される。
【００６８】
本工程で形成されるメモリホールＭＨは、絶縁体層４４、４５及び４７、犠牲部材４２及び４６、並びに導電体層２２及び４３のそれぞれを貫通し、メモリホールＭＨの底部は、例えば導電体層４１内で停止する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
【００６９】
次に、ステップＳ１０３の処理が実行され、メモリホールＭＨ内に積層膜３２が形成される。具体的には、図１０に示すように、メモリホールＭＨの側面及び底面と、絶縁体層４７の上面とに、積層膜３２が形成される、すなわちブロック絶縁膜３６、絶縁膜３５、及びトンネル絶縁膜３４が順に形成される。
【００７０】
次に、ステップＳ１０４の処理が実行され、メモリホールＭＨ内に犠牲部材４８が形成される。具体的には、図１１に示すように、まずメモリホールＭＨ内が埋まるように、犠牲部材４８が形成される。そして、メモリホールＭＨ外に形成された犠牲部材４８及び積層膜３２が、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去される。犠牲部材４８は、例えばアモルファスシリコンである。
【００７１】
次に、ステップＳ１０５の処理によって選択ゲート線部の犠牲部材が積層され、続けてステップＳ１０６の処理によってＳＧＤホールＳＨが形成される。具体的には、図１２に示すように、まず絶縁体層４９、犠牲部材５０、及び絶縁体層５１が順に積層される。そして、フォトリソグラフィ等によって、ＳＧＤホールＳＨに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、ＳＧＤホールＳＨが形成される。
【００７２】
本工程で形成されるＳＧＤホールＳＨは、絶縁体層４９及び５１、並びに犠牲部材５０のそれぞれを貫通し、ＳＧＤホールＳＨの底部は、例えば絶縁体層４７が形成された層内で停止する。ＳＧＤホールＳＨは、少なくとも底部が最上層の犠牲部材４６よりも上層に位置し、且つ対応するメモリホールＭＨ内の犠牲部材４８が露出するように加工される。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
【００７３】
次に、ステップＳ１０７の処理が実行され、ＳＧＤホールＳＨ内に積層膜３３が形成される。具体的には、図１３に示すように、ＳＧＤホールＳＨの側面及び底面と、絶縁体層５１の上面とに、積層膜３３が形成される、すなわちブロック絶縁膜３９、絶縁膜３８、及びトンネル絶縁膜３７が順に形成される。
【００７４】
次に、ステップＳ１０８の処理が実行され、ＳＧＤホールＳＨの底部が開口される。具体的には、まず図１４に示すように、積層膜３３の表面に保護膜５２が形成される。保護膜５２は、例えばアモルファスシリコンである。続けて図１５に示すように、例えばＳＧＤホールＳＨ外に形成された積層膜３３及び保護膜５２と、ＳＧＤホールＳＨ底部に形成された積層膜３３及び保護膜５２とが除去される。本工程では、少なくともメモリホールＭＨ内の犠牲部材４８がＳＧＤホールＳＨの底部で露出するように加工される。本工程には、例えばＲＩＥ等の異方性エッチングが使用される。
【００７５】
次に、ステップＳ１０９の処理が実行され、メモリホールＭＨ内の犠牲部材４８が除去される。具体的には、図１６に示すように、例えばウェットエッチングによって、メモリホールＭＨ内の犠牲部材４８が除去される。犠牲部材４８に使用される材料と保護膜５２に使用される材料によっては、本工程で保護膜５２も併せて除去され得る。
【００７６】
次に、ステップＳ１１０の処理が実行され、半導体層３１及びコア部材３０が形成される。具体的には、まず図１７に示すように、半導体層３１がメモリホールＭＨ及びＳＧＤホールＳＨ内に連続的に形成され、メモリホールＭＨ及びＳＧＤホールＳＨ内が絶縁体（コア部材３０）によって埋め込まれる。続けて図１８に示すように、まずエッチバックによってＳＧＤホールＳＨの上部に形成されたコア部材３０が除去され、コア部材３０が除去された領域に半導体層３１と同様の半導体部材が埋め込まれる。そして、絶縁体層５１よりも上層に形成された半導体層３１及びコア部材３０が、例えばＣＭＰによって除去される。その結果、コア部材３０が半導体層３１によって覆われた構造が形成される。
【００７７】
次に、ステップＳ１１１の処理が実行され、スリットＳＬＴが形成される。具体的には、図１９に示すように、まず絶縁体層５１及びＳＧＤホールＳＨ内の構造体上に、絶縁体層５３が形成される。そして、フォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴが形成される。
【００７８】
本工程で形成されるスリットＳＬＴは、絶縁体層４４、４５、４７、４９、５１及び５３、犠牲部材４２、４６及び５０、並びに導電体層２２及び４３のそれぞれを分断し、スリットＳＬＴの底部は、例えば導電体層４１が設けられた層内で停止する。尚、スリットＳＬＴの底部は、少なくとも犠牲部材４２が形成された層に達していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
【００７９】
次に、ステップＳ１１２の処理が実行され、ソース線部の置換処理が実行される。具体的には、まず図２０に示すように、スリットＳＬＴを介したウェットエッチングにより犠牲部材４２が選択的に除去される。このとき、犠牲部材４２が除去された領域を介して積層膜３２の一部分が除去され、半導体層３１の側面の一部分が露出する。犠牲部材４２が除去された構造体は、複数のメモリピラーＭＰ等によってその立体構造が維持される。
【００８０】
続けて図２１に示すように、例えばＣＶＤ（Chemical Vapor Deposition）によって、犠牲部材４２が除去された空間に導電体層５４が埋め込まれる。導電体層５４としては、例えばリンがドープされたポリシリコンが形成される。そして、エッチバック処理によって、スリットＳＬＴ内部と絶縁体層５３の上面とに形成された導電体層５４が除去される。
【００８１】
本工程によって、メモリピラーＭＰ内の半導体層３１と、導電体層４１、５４及び４３の組との間が電気的に接続される。導電体層４１、５４及び４３の組は、図４を用いて説明した導電体層２１に対応し、ソース線ＳＬとして使用される。
【００８２】
次に、ステップＳ１１３の処理が実行され、ワード線部と選択ゲート線部の置換処理が実行される。具体的には、図２２に示すように、まずスリットＳＬＴ内で露出した導電体層４１、５４及び４３の表面が酸化され、図示されない酸化保護膜が形成される。その後、例えば熱リン酸によるウェットエッチングによって、犠牲部材４６及び５０が選択的に除去される。犠牲部材４６及び５０が除去された構造体は、複数のメモリピラーＭＰ等によってその立体構造が維持される。
【００８３】
そして、例えばＣＶＤによって、犠牲部材４６及び５０が除去された空間に導電体が埋め込まれる。それから、エッチバック処理によって、スリットＳＬＴ内部と絶縁体層５３の上面に形成された当該導電体が除去される。これにより、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３と、選択ゲート線ＳＧＤに対応する導電体層２４とが形成される。本工程において形成される導電体層２３及び２４は、バリアメタルを含んでいても良い。この場合、犠牲部材４６及び５０の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタン（ＴｉＮ）が成膜された後に、タングステン（Ｗ）が形成される。また、積層膜３２及び３３中のブロック絶縁膜３６及び３９とともに、メモリセルトランジスタＭＴ又は選択トランジスタＳＴ１のブロック絶縁膜となる絶縁体を介して、犠牲部材４６及び５０が除去された空間に導電体が埋め込まれても良い。
【００８４】
次に、ステップＳ１１４の処理が実行され、スリットＳＬＴ内に絶縁体５５が形成される。具体的には、図２３に示すように、まず絶縁体層５３上に絶縁体５５が形成され、スリットＳＬＴ内が絶縁体５５によって埋め込まれる。その後スリットＳＬＴ外に形成された絶縁体５５が、例えばＣＭＰによって除去される。その結果、スリットＳＬＴが絶縁体５５によって埋め込まれた構造が形成される。絶縁体５５は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
【００８５】
次に、ステップＳ１１５の処理が実行され、スリットＳＨＥが形成される。具体的には、図２４に示すように、まずフォトリソグラフィ等によって、スリットＳＨＥに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥが形成される。
【００８６】
本工程で形成されるスリットＳＨＥは、導電体層２４を分断し、スリットＳＨＥの底部は、例えば絶縁体層４９が形成された層内で停止する。スリットＳＨＥの底部は、ＮＡＮＤストリングＮＳの特性に影響が無い範囲で、絶縁体層４７に達していても良い。本工程における異方性エッチングは、例えばＲＩＥである。
【００８７】
その後、絶縁体層５３上に絶縁体５６が形成され、スリットＳＨＥ内が絶縁体５６によって埋め込まれる。スリットＳＨＥ外に形成された絶縁体５６は、例えばＣＭＰによって除去される。その結果、スリットＳＨＥが絶縁体５６によって埋め込まれた構造が形成される。絶縁体５６は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
【００８８】
以上で説明した第１実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番が問題が生じない範囲で入れ替えられても良い。
【００８９】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の製造コストを抑制することが出来る。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。
【００９０】
メモリセルが三次元に積層された半導体記憶装置では、例えばワード線ＷＬとして使用される板状の配線が積層され、当該積層配線を貫通するメモリピラー内に、メモリセルトランジスタＭＴとして機能するための構造体が形成される。また、半導体記憶装置では、例えばワード線ＷＬと同様に、メモリピラーが貫通した板状の選択ゲート線ＳＧＤが形成され、選択ゲート線ＳＧＤが適宜分割されることによってページ単位の動作が実現される。このような半導体記憶装置の単位面積当たりの記憶容量を大きくするためには、メモリピラーの配置密度を上げることが好ましい。
【００９１】
しかしながら、メモリピラーの配置密度を単純に上げていく場合、選択ゲート線ＳＧＤを分割するためのスリットＳＨＥを、高密度に配列されたメモリピラーＭＰと重ならずに形成することが困難になる。スリットＳＨＥとメモリピラーＭＰとが接触した場合、選択トランジスタＳＴ１の特性ばらつきが大きくなり、動作が不安定になり得る。このため、スリットＳＨＥとメモリピラーＭＰとは、離れて配置することが好ましい。
【００９２】
これに対して、第１実施形態に係る半導体記憶装置１は、メモリピラーＭＰが２つの部分（メモリホールＭＨに対応する部分とＳＧＤホールＳＨに対応する部分）に分けて形成された構造を有している。そして、第１実施形態に係る半導体記憶装置１では、ＳＧＤホールＳＨの径がメモリホールＭＨの径よりも小さく設計され、スリットＳＬＴ及びＳＨＥとの位置関係に応じて、対応するメモリホールＭＨとＳＧＤホールＳＨとの間の位置関係が変えられている。
【００９３】
これにより、第１実施形態に係る半導体記憶装置１では、メモリホールＭＨに対応する構造が高密度に配置され、且つＳＧＤホールＳＨに対応する構造がスリットＳＨＥから離れた構造を形成することが出来る。その結果、第１実施形態に係る半導体記憶装置１は、単位面積当たりの記憶容量を大きくすることが出来、例えば１枚のシリコンウエハに対してより多くの半導体記憶装置１を形成することが可能となる。従って、第１実施形態に係る半導体記憶装置１は、半導体記憶装置１の製造コストを抑制することが出来る。
【００９４】
また、第１実施形態に係る半導体記憶装置１の製造工程では、メモリホールＭＨ内の積層膜３２と、ＳＧＤホールＳＨ内の積層膜３３とが別工程で形成される。つまり、第１実施形態に係る半導体記憶装置１では、メモリセルトランジスタＭＴに使用される絶縁膜の層構造と、選択トランジスタＳＴ１に使用される絶縁膜の層構造とを異なる構造にすることが出来る。例えば、選択トランジスタＳＴ１は、データの記憶に使用されないため、積層膜３３に含まれる各絶縁膜（トンネル絶縁膜３７、絶縁膜３８、及びブロック絶縁膜３９）の膜厚を、積層膜３２よりも薄くすることが出来る。
【００９５】
その結果、第１実施形態に係る半導体記憶装置１では、ＳＧＤホールＳＨの径を小さくすることが出来、メモリホールＭＨ及びＳＧＤホールＳＨのレイアウトの自由度を上げることが出来る。そして、第１実施形態に係る半導体記憶装置１では、積層膜３３の形成コストを抑制することも出来る。
【００９６】
さらに、第１実施形態に係る半導体記憶装置１の製造工程では、メモリホールＭＨ内の半導体層３１と、ＳＧＤホールＳＨ内の半導体層３１とが、同じ製造工程によって一括で形成される。つまり、第１実施形態に係る半導体記憶装置１では、メモリホールＭＨ内の半導体層３１と、ＳＧＤホールＳＨ内の半導体層３１とが連続的に形成される。
【００９７】
これにより、第１実施形態に係る半導体記憶装置１は、メモリホールＭＨ内の半導体層３１とＳＧＤホールＳＨ内の半導体層３１とを別工程で形成する場合よりも、ＮＡＮＤストリングＮＳのチャネル抵抗を小さくすることが出来る。また、第１実施形態に係る半導体記憶装置１は、メモリホールＭＨ内の半導体層３１とＳＧＤホールＳＨ内の半導体層３１とを別工程で形成した場合に生じ得る不良の発生を無くすことも出来る。
【００９８】
以上のように、第１実施形態に係る半導体記憶装置１は、メモリピラーＭＰ起因の不良の発生を抑制することが出来、且つ製造工程の増加を抑制することが出来る。従って、第１実施形態に係る半導体記憶装置１の製造方法は、半導体記憶装置１の歩留まりを向上することが出来、且つ製造コストを抑制することが出来る。
【００９９】
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、メモリピラーＭＰ内の半導体層３１の構造が異なる。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【０１００】
［２−１］メモリセルアレイ１０の構造
図２５は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。図２５に示すように、第２実施形態におけるメモリセルアレイ１０の構造は、第１実施形態で図４を用いて説明したメモリセルアレイ１０の構造に対して、メモリピラーＭＰの構造が異なっている。
【０１０１】
具体的には、第２実施形態におけるメモリピラーＭＰでは、メモリホールＭＨとＳＧＤホールＳＨとの境界部分におけるコア部材３０及び半導体層３１の構造が異なっている。第２実施形態における半導体層３１は、ＳＧＤホールＳＨ内の積層膜３３の底面に設けられた部分を有している。また、対応するメモリホールＭＨとＳＧＤホールＳＨとの位置関係によっては、半導体層３１がメモリホールＭＨ内の積層膜３２の上面に接し得る。
【０１０２】
以下に、図２６を用いて、第１実施形態におけるメモリピラーＭＰの構造と第２実施形態におけるメモリピラーＭＰの構造との詳細な差異について説明する。図２６は、第１実施形態及び第２実施形態のメモリピラーＭＰの詳細な断面構造をそれぞれ示している。尚、以下では、ＳＧＤホールＳＨ内の構造体の底部のことを接続部ＢＰと称する。
【０１０３】
図２６に示すように、第１実施形態におけるメモリピラーＭＰでは、接続部ＢＰの積層膜３３（トンネル絶縁膜３７、絶縁膜３８、及びブロック絶縁膜３９）は、ＳＧＤホールＳＨ内の中央部に向かって延伸した部分を有している。そして、メモリピラーＭＰ内の半導体層３１は、当該部分に沿って括れた部分を有している。本構造における積層膜３３の底部は、ブロック絶縁膜３９、絶縁膜３８、トンネル絶縁膜３７の順に積層された構造であり、積層膜３３の底部ではブロック絶縁膜３９のみが半導体層３１と接触している。
【０１０４】
一方で、第２実施形態におけるメモリピラーＭＰでは、接続部ＢＰの積層膜３３は、例えばＳＧＤホールＳＨ内の中央部に向かって延伸した部分を有さない。このため、メモリピラーＭＰ内の半導体層３１は、第１実施形態と比較して、接続部ＢＰで括れた部分を有さない。本構造における積層膜３３の底部は、例えばトンネル絶縁膜３７、絶縁膜３８、及びブロック絶縁膜３９のそれぞれが半導体層３１に接触している。
【０１０５】
これに限定されず、第２実施形態におけるメモリピラーＭＰでは、少なくとも半導体層３１が、接続部ＢＰにおいて括れた部分を有していなければ良い。また、第２実施形態におけるメモリピラーＭＰでは、メモリホールＭＨ内の積層膜３２とＳＧＤホールＳＨ内の積層膜３３との間は、離れていることが好ましい。
【０１０６】
以上で説明した積層膜３３及び半導体層３１の構造に基づいて、例えば第１実施形態におけるコア部材３０は、接続部ＢＰの積層膜３３に沿って括れた部分を有する構造が形成される。一方で、第２実施形態におけるコア部材３０は、接続部ＢＰの積層膜３３に沿って括れた部分を有さない構造が形成される。第２実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態に係る半導体記憶装置１の構成と同様のため、説明を省略する。
【０１０７】
［２−２］半導体記憶装置１の製造方法
以下に、図２７を適宜参照して、第２実施形態に係る半導体記憶装置１における、ソース線ＳＬに対応する積層構造の形成からスリットＳＨＥの形成までの一連の製造工程の一例について説明する。図２７は、第２実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図２８及び図２９のそれぞれは、第２実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造の一例を示している。
【０１０８】
図２７に示すように、第２実施形態に係る半導体記憶装置１の製造方法は、第１実施形態で図７を用いて説明した製造方法におけるステップＳ１０９の処理が、ステップＳ２０１及びＳ２０２の処理に置き換えられている。
【０１０９】
具体的には、まず第１実施形態と同様に、ステップＳ１０１〜Ｓ１０８の処理が順に実行される。その結果、第１実施形態で参照した図１５と同様に、ＳＧＤホールＳＨの底部が開口した構造体が形成される。
【０１１０】
次に、ステップＳ２０１の処理が実行され、積層膜３３のリセス処理が実行される。具体的には、図２８に示すように、例えばＣＤＥ（Chemical Dry Etching）によって、露出している積層膜３３の一部が除去される。本工程では、保護膜５２の底面よりも下層に設けられた積層膜３３が除去されることが好ましく、少なくとも保護膜５２の底部に設けられた積層膜３３が除去されていれば良い。
【０１１１】
次に、ステップＳ２０２の処理が実行され、メモリホールＭＨ内の犠牲部材４８が除去される。具体的には、図２９に示すように、例えばウェットエッチングによってメモリホールＭＨ内の犠牲部材４８が除去される。第１実施形態と同様に、犠牲部材４８に使用される材料と保護膜５２に使用される材料によっては、本工程で保護膜５２も併せて除去され得る。本工程では、絶縁体層４９に対するエッチング選択比が低い条件が使用される。
【０１１２】
そして、第１実施形態と同様に、ステップＳ１１０〜Ｓ１１５の処理が順に実行される。その結果、図２５及び図２６に示された第２実施形態における導電体層２１〜２４、メモリピラーＭＰ、並びにスリットＳＬＴ及びＳＨＥの構造が形成される。その他の第２実施形態に係る半導体記憶装置１の製造方法の詳細は、第１実施形態に係る半導体記憶装置１の製造方法と同様のため、説明を省略する。
【０１１３】
［２−３］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１では、メモリピラーＭＰ内の半導体層３１が括れた構造を有さないように形成される。つまり、第２実施形態に係る半導体記憶装置１では、接続部ＢＰにおける半導体層３１の曲率の大幅な変化が抑制される。
【０１１４】
これにより、第２実施形態に係る半導体記憶装置１は、第１実施形態よりも安定して半導体層３１を形成することが出来る。従って、第２実施形態に係る半導体記憶装置１は、第１実施形態よりも歩留まりを向上することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【０１１５】
［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、メモリホールＭＨ内の半導体層３１と導電体層２１との接続構造が異なる。以下に、第３実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【０１１６】
［３−１］メモリセルアレイ１０の構造
図３０は、第３実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。図３０に示すように、第３実施形態におけるメモリセルアレイ１０の構造は、第１実施形態で図４を用いて説明したメモリセルアレイ１０の構造に対して、メモリピラーＭＰの構造が異なっている。
【０１１７】
具体的には、第１実施形態におけるメモリピラーＭＰでは、導電体層２１が半導体層３１の側面と接触していたのに対して、第３実施形態におけるメモリピラーＭＰでは、導電体層２１が半導体層３１の底面と接触している。このため、第３実施形態におけるメモリピラーＭＰの製造工程では、積層膜３２の底部の一部が除去され、積層膜３２が除去された部分に半導体層３１が形成される。第３実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態に係る半導体記憶装置１の構成と同様のため、説明を省略する。
【０１１８】
［３−２］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１では、メモリピラーＭＰの底部において半導体層３１と導電体層２１との間が電気的に接続される。このような構造においても、半導体記憶装置１は、第１実施形態と同様にＮＡＮＤストリングＮＳの電流経路を形成することが出来る。第４実施形態に係る半導体記憶装置１のその他の効果は、第１実施形態に係る半導体記憶装置１と同様である。
【０１１９】
［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、選択トランジスタＳＴ１の構造が異なる。以下に、第４実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【０１２０】
［４−１］メモリセルアレイ１０の構造
図３１は、第４実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。図３１に示すように、第４実施形態におけるメモリセルアレイ１０の構造は、第１実施形態で図４を用いて説明したメモリセルアレイ１０の構造に対して、メモリピラーＭＰの構造が異なっている。
【０１２１】
具体的には、第１実施形態におけるメモリピラーＭＰでは、ＳＧＤホールＳＨ内に積層膜３３が形成されていたのに対して、第４実施形態におけるメモリピラーＭＰでは、積層膜３３の替わりに単層のゲート絶縁膜６０が形成されている。ゲート絶縁膜６０は、選択トランジスタＳＴ１のゲート絶縁膜６０として使用される。ゲート絶縁膜６０の膜厚は、第１実施形態における積層膜３３の膜厚と同様でも良いし、メモリホールＭＨ内の積層膜３２の膜厚より薄くても良い。
【０１２２】
図３２は、図３１のＸＸＩＩ−ＸＸＩＩ線に沿った断面図であり、第４実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図３２は、半導体基板２０の表面に平行且つ導電体層２４を含む層における、メモリピラーＭＰのＳＧＤホールＳＨに対応する部分における断面構造を示している。
【０１２３】
図３２に示すように、導電体層２４を含む層では、例えばコア部材３０は、ＳＧＤホールＳＨの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。ゲート絶縁膜６０は、半導体層３１の側面を囲っている。ゲート絶縁膜６０は、例えば積層膜３２におけるトンネル絶縁膜３４と同じ材料を用いて形成される。ゲート絶縁膜６０は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。第４実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態に係る半導体記憶装置１の構成と同様のため、説明を省略する。
【０１２４】
［４−２］第４実施形態の効果
以上のように、第４実施形態に係る半導体記憶装置１では、ＳＧＤホールＳＨ内にゲート絶縁膜６０が単層で設けられている。このように、ＳＧＤホールＳＨ内のゲート絶縁膜６０が電荷蓄積層を有していない構造においても、ＳＧＤホールＳＨ内の構造体と選択ゲート線ＳＧＤとの交差部分は、データの記憶に使用されない選択トランジスタＳＴ１として動作することが出来る。第４実施形態に係る半導体記憶装置１のその他の効果は、第１実施形態に係る半導体記憶装置１と同様である。
【０１２５】
［５］その他の変形例等
実施形態の半導体記憶装置は、複数の第１導電体層と、第２導電体層と、第１ピラーと、第２ピラーと、を含む。複数の第１導電体層は、基板の上方に設けられ、互いが第１方向に離れて積層される。第２導電体層は、複数の第１導電体層の上方に設けられる。第１ピラーは、複数の第１導電体層を貫通し且つ第１方向に延伸した第１半導体層の一部分を含む。第１ピラーと第１導電体層との交差部分は、メモリセルトランジスタとして機能する。第２ピラーは、第２導電体層を貫通し且つ第１半導体層の他の部分を含み、第１ピラー上に設けられる。第２ピラーと第２導電体層との交差部分は、選択トランジスタとして機能する。基板と平行且つ第２導電体層を含む断面における第２ピラーの外径は、基板と平行且つ第１導電体層を含む断面における第１ピラーの外径よりも小さい。第１半導体層は、最上層の第１導電体層に対向する第１部分と、第２導電体層に対向する第２部分とを含み、少なくとも第１部分から第２部分までは連続膜である。これにより、半導体記憶装置の製造コストを抑制することが出来る。
【０１２６】
上記実施形態は、適宜組み合わせることが可能である。例えば、第２実施形態は、第３実施形態及び第４実施形態のそれぞれと組み合わせることが可能である。第３実施形態は、第４実施形態と組み合わせることが可能である。
【０１２７】
上記実施形態では、対応するメモリホールＭＨとＳＧＤホールＳＨとの位置関係がスリットＳＬＴ及びＳＨＥとの位置関係に応じて変化する場合について例示したが、これに限定されない。図３３は、第１実施形態の変形例に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例を示している。図３３に示すように、メモリセルアレイ１０の平面レイアウトにおいて、対応するメモリホールＭＨの中心とＳＧＤホールＳＨの中心とはずれていなくても良い。
【０１２８】
第１実施形態の変形例に係る半導体記憶装置１では、ＳＧＤホールＳＨの径がメモリホールＭＨの径よりも小さく形成されることによって、スリットＳＬＴ及びＳＨＥと、ＳＧＤホールＳＨとの間が離れた構造が形成され得る。半導体記憶装置１は、第１実施形態の変形例のような構造であっても、上記実施形態と同様の効果を得ることが出来る。
【０１２９】
上記実施形態では、ＳＧＤホールＳＨが貫通する導電体層２４が１層である場合について例示したが、これに限定されない。図３４は、第１実施形態の変形例に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。図３４に示すように、メモリセルアレイ１０の断面構造において、ＳＧＤホールＳＨは複数の導電体層２４を貫通していても良い。より具体的には、各メモリピラーＭＰのＳＧＤホールＳＨに対応する部分が、例えば４層の導電体層２４を貫通している。
【０１３０】
これらの導電体層２４は、下層から順に、例えば選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＤｄとして使用される。例えば、各メモリピラーＭＰにおいて、ＳＧＤホールＳＨと選択ゲート線ＳＧＤａとが交差する部分が選択トランジスタＳＴ１ａとして機能し、ＳＧＤホールＳＨと選択ゲート線ＳＧＤｂとが交差する部分が選択トランジスタＳＴ１ｂとして機能し、ＳＧＤホールＳＨと選択ゲート線ＳＧＤｃとが交差する部分が選択トランジスタＳＴ１ｃとして機能し、ＳＧＤホールＳＨと選択ゲート線ＳＧＤｄとが交差する部分が選択トランジスタＳＴ１ｄとして機能する。選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＤｄは、独立して制御されても良いし、一括で制御されても良い。このように、半導体記憶装置１において選択ゲート線ＳＧＤは、複数層設けられても良い。
【０１３１】
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。この場合に、メモリピラーＭＰは、例えば導電体層２４（選択ゲート線ＳＧＤ）及び複数の導電体層２３（ワード線ＷＬ）を貫通するピラーと、複数の導電体層２３（ワード線ＷＬ）及び導電体層２２（選択ゲート線ＳＧＳ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰには、複数の導電体層２３を貫通するピラーが複数含まれていても良い。
【０１３２】
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。この場合に、メモリピラーＭＰは、例えば第３実施形態で説明した構造に形成される。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
【０１３３】
上記実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、複数のピラーが連結された構造である場合には、連結部分近傍の導電体層がダミーワード線として使用されても良い。
【０１３４】
上記実施形態で説明に使用した図面では、メモリホールＭＨやＳＧＤホールＳＨ等の外径が積層位置に依らず一定である場合が例示されているが、これに限定されない。例えば、メモリホールＭＨやＳＧＤホールＳＨは、テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴ及びＳＨＥがテーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。
【０１３５】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“連続的に設けられる”とは、同じ製造工程によって形成されることを示している。ある構成要素において連続的に設けられた部分には、境界が形成されない。“連続的に設けられる”は、ある膜又は層における第１部分から第２部分まで連続膜であることと同義である。“膜厚”は、例えばメモリホールＭＨやＳＧＤホールＳＨ内に形成された構成要素の内径及び外径間の差のことを示している。“内径”及び“外径”は、それぞれ半導体基板２０と平行な断面における内径及び外径のことを示している。
【０１３６】
本明細書において“対向する部分”とは、半導体基板２０の表面に平行な方向において近接している２つの構成要素の部分に対応している。例えば、導電体層２３と対向する半導体層３１の部分は、当該導電体層２３が形成された層に含まれた半導体層３１の部分に対応している。“厚さが略等しい”は、同じ製造工程によって形成された層（膜）であることを示しており、成膜位置に基づいたばらつきも含んでいる。
【０１３７】
本明細書において“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。メモリホールＭＨ及びＳＧＤホールＳＨ内に形成された構造体は、それぞれ“ピラー”と称されても良い。つまり、上記実施形態においてメモリピラーＭＰは、メモリホールＭＨに対応するピラー上に、ＳＧＤホールＳＨに対応するピラーが形成された構造を有している。
【０１３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３９】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体層、３０…コア部材、３１…半導体層、３２，３３…積層膜、３４，３７…トンネル絶縁膜、３５，３８…絶縁膜、３６，３９…ブロック絶縁膜、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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