(57)【要約】      （修正有）【課題】アナログデジタル変換回路の変換誤差を低減することが可能な技術を提供する。【解決手段】アナログデジタル変換回路ＡＤＣにおいて、アナログ入力端子ＡＮ００〜ＡＮ５３と、入力端子と出力端子とを有する増幅回路ＡＭＰ０〜ＡＭＰ３と、入力端子と出力端子とを有するサンプルアンドホールド回路ＳＨと、前記アナログ入力端子と前記増幅回路の前記入力端子との間に接続されたアナログ入力スイッチＳＷ０〜ＳＷ２３と、増幅回路の出力端子とサンプルアンドホールド回路の入力端子との間に接続された制御スイッチＣＳＷ０〜ＣＳＷ３と、サンプルアンドホールド回路の出力端子に接続された比較回路ＣＭＰと、比較回路に接続されたアナログデジタル変換器ＳＡＲ／ＤＡＣと、制御回路ＣＮＴと、制御回路から出力された第１制御信号ＳＳＷ０〜ＳＳＷ２３を第２制御信号ＡＳＷ０〜ＡＳＷ２３へ変換する信号変換回路ＳＷＣＮＶと、を備える。【選択図】図４
2020198524.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力端子と、
入力端子と出力端子とを有する増幅回路と、
入力端子と出力端子とを有するサンプルアンドホールド回路と、
前記アナログ入力端子と前記増幅回路の前記入力端子との間に接続されたアナログ入力スイッチと、
前記増幅回路の前記出力端子と前記サンプルアンドホールド回路の前記入力端子との間に接続された制御スイッチと、
前記サンプルアンドホールド回路の前記出力端子に接続された比較回路と、
前記比較回路に接続されたアナログデジタル変換器と、
第１制御信号を出力する制御回路と、
前記制御回路から出力された前記第１制御信号を第２制御信号へ変換する信号変換回路と、
を含み、
前記制御回路は、さらに、前記制御スイッチに第３制御信号を供給し、
前記第２制御信号の活性化レベルの期間は、前記第１制御信号の活性化レベルの期間と比較して長くされ、
前記第３制御信号は、前記第１制御信号の活性化レベルの期間の最初において、一時的に、活性化レベルされて、前記制御スイッチをオン状態にし、
前記アナログ入力スイッチは前記第２制御信号の前記活性化レベルの期間にオン状態とされる、半導体装置。
【請求項２】
請求項１において、さらに、
信号切換回路を含み、
前記信号切換回路は、前記第１制御信号と前記第２制御信号とを受けて、前記第１制御信号と前記第２制御信号の一方を前記アナログ入力スイッチへ供給する、半導体装置。
【請求項３】
請求項２において、さらに、
制御レジスタを含み、
前記信号切換回路は、前記制御レジスタに格納されたデータに基づいて、前記第１制御信号と前記第２制御信号の一方を前記アナログ入力スイッチへ供給する、半導体装置。
【請求項４】
請求項２において、さらに、
入力オフタイミング信号生成回路を含み、
前記信号切換回路は、前記入力オフタイミング信号生成回路から生成された入力オフタイミング信号に基づいて、前記アナログ入力スイッチへ供給されていた前記第２制御信号を、一時的に、前記第１制御信号へ変更する、半導体装置。
【請求項５】
請求項４において、さらに、
前記アナログ入力端子に接続されたノイズ検出回路を含み、
前記入力オフタイミング信号生成回路は、前記ノイズ検出回路のノイズ検出信号に基づいて、入力オフタイミング信号を生成する、半導体装置。
【請求項６】
請求項５において、
前記ノイズ検出回路は、
前記アナログ入力端子に接続された微分回路と、
前記微分回路に接続された増幅回路と、
前記増幅回路の出力端子に接続された遅延素子およびオア回路と、を含み、
前記オア回路は、前記増幅回路の前記出力端子の微分波形を拡幅させたノイズ検出信号を出力し、前記入力オフタイミング信号生成回路へ供給する、半導体装置。
【請求項７】
第１アナログ入力端子と、第１アナログ入力スイッチと、第１増幅回路と、第１制御スイッチと、を含む第１経路と、
第２アナログ入力端子と、第２アナログ入力スイッチと、第２増幅回路と、第２制御スイッチと、を含む第２経路と、
第３アナログ入力端子と、第３アナログ入力スイッチと、第３増幅回路と、第３制御スイッチと、を含む第３経路と、
第４アナログ入力端子と、第４アナログ入力スイッチと、第４増幅回路と、第４制御スイッチと、を含む第４経路と、
前記第１ないし第４制御スイッチに接続された入力端子と、出力端子と、を有するサンプルアンドホールド回路と、
前記サンプルアンドホールド回路の前記出力端子に接続された比較回路と、
前記比較回路に接続されたアナログデジタル変換器と、
第１制御信号ないし第４制御信号と、前記第１制御スイッチないし前記第４制御スイッチのオン状態およびオフ状態を制御する第５制御信号ないし第８制御信号と、を生成する制御回路と、
前記第１制御信号ないし前記第４制御信号に基づいて、前記第１アナログ入力スイッチないし前記第４アナログ入力スイッチのオン状態およびオフ状態を制御する第９制御信号ないし第１２制御信号を生成する信号変換回路と、
を含み、
前記第９制御信号ないし前記第１２制御信号の活性化レベルの期間は、前記第１制御信号ないし前記第４制御信号の活性化レベルの期間と比較して長くされ、
前記第５制御信号ないし前記第８制御信号は、前記第１制御信号ないし前記第４制御信号の活性化レベルの期間の最初において、一時的に、活性化レベルされて、前記第１制御スイッチないし前記第４制御スイッチを前記オン状態にし、
前記第１アナログ入力スイッチないし前記第４アナログ入力スイッチは前記第９制御信号ないし前記第１２制御信号の前記活性化レベルの期間に前記オン状態とされるとともに、前記第１アナログ入力スイッチないし前記第４アナログ入力スイッチの前記オン状態の期間はオーバーラップしている、半導体装置。
【請求項８】
請求項７において、
前記第９制御信号ないし前記第１２制御信号のおのおの前記活性化レベルの期間は、対応する増幅回路を利用したアナログデジタル変換動作の期間と、他の３つの増幅回路を利用したアナログデジタル変換動作の期間とを加算した期間である、半導体装置。
【請求項９】
請求項８において、さらに、
信号切換回路を含み、
前記信号切換回路は、前記第１制御信号ないし前記第４制御信号と、前記第９制御信号ないし前記第１２制御信号とを受けて、前記第１制御信号ないし前記第４制御信号と前記第９制御信号ないし前記第１２制御信号の一方を、前記第１アナログ入力スイッチないし前記第４アナログ入力スイッチへ供給する、半導体装置。
【請求項１０】
請求項９において、さらに、
制御レジスタを含み、
前記信号切換回路は、前記制御レジスタに格納されたデータに基づいて、前記第１制御信号ないし前記第４制御信号と前記第９制御信号ないし前記第１２制御信号の一方を、前記第１アナログ入力スイッチないし前記第４アナログ入力スイッチへ供給する、半導体装置。
【請求項１１】
請求項９において、さらに、
入力オフタイミング信号生成回路を含み、
前記信号切換回路は、前記入力オフタイミング信号生成回路から生成された入力オフタイミング信号に基づいて、前記第１アナログ入力スイッチないし前記第４アナログ入力スイッチへ供給されていた前記第９制御信号ないし前記第１２制御信号を、一時的に、前記第１制御信号ないし前記第４制御信号へ変更する、半導体装置。
【請求項１２】
請求項１１において、さらに、
前記第１アナログ入力端子ないし前記第４アナログ入力端子から選択されたアナログ入力端子に接続されたノイズ検出回路を含み、
前記入力オフタイミング信号生成回路は、前記ノイズ検出回路のノイズ検出信号に基づいて、入力オフタイミング信号を生成する、半導体装置。
【請求項１３】
請求項１２において、
前記ノイズ検出回路は、
前記選択されたアナログ入力端子に接続された微分回路と、
前記微分回路に接続された増幅回路と、
前記増幅回路の出力端子に接続された遅延素子およびオア回路と、を含み、
前記オア回路は、前記増幅回路の前記出力端子の微分波形を拡幅させたノイズ検出信号を出力し、前記入力オフタイミング信号生成回路へ供給する、半導体装置。
【請求項１４】
請求項７において、
前記第１経路は、さらに、第５アナログ入力端子と、第５アナログ入力スイッチと、を含み、
前記第２経路は、さらに、第６アナログ入力端子と、第６アナログ入力スイッチと、を含み、
前記第３経路は、さらに、第７アナログ入力端子と、第７アナログ入力スイッチと、を含み、
前記第４経路は、さらに、第８アナログ入力端子と、第８アナログ入力スイッチと、を含み、
前記制御回路は、さらに、第１３制御信号ないし第１６制御信号を生成し、
前記信号変換回路は、前記第１制御信号ないし前記第４制御信号および前記第１３制御信号ないし前記第１６制御信号に基づいて、前記第１アナログ入力スイッチないし前記第４アナログ入力スイッチのオン状態およびオフ状態を制御する前記第９制御信号ないし前記第１２制御信号と、前記第５アナログ入力スイッチないし前記第８アナログ入力スイッチのオン状態およびオフ状態を制御する第１７制御信号ないし第２０制御信号を生成し、
前記第５アナログ入力スイッチないし前記第８アナログ入力スイッチは前記第１７制御信号ないし前記第２０制御信号の前記活性化レベルの期間に前記オン状態とされ、
前記第９制御信号ないし前記第１２制御信号および前記第１７制御信号ないし前記第２０制御信号の活性化レベルの期間は、前記第１制御信号ないし前記第４制御信号の活性化レベルの期間と比較して長くされる、半導体装置。
【請求項１５】
請求項１４において、
前記第９制御信号ないし前記第１２制御信号および前記第１７制御信号ないし前記第２０制御信号のおのおの前記活性化レベルの期間は、対応する増幅回路を利用したアナログデジタル変換動作の期間と、他の３つの増幅回路を利用したアナログデジタル変換動作の期間とを加算した期間である、半導体装置。
【請求項１６】
請求項１５において、
前記第１アナログ入力端子ないし前記第８アナログ入力端子のそれぞれに入力されるアナログ信号を、前記第１アナログ入力端子から前記第８アナログ入力端子まで順次スキャン動作によってデジタル信号へ変換する場合において、
前記第１アナログ入力スイッチないし前記第８アナログ入力スイッチを、前記第９制御信号ないし前記第１２制御信号および前記第１７制御信号ないし前記第２０制御信号のおのおのの活性化レベルによって、オン状態とされるとともに、連続する４つのアナログ入力スイッチの前記スキャン動作において、対応する４つのアナログ入力スイッチのオン期間は、オーバーラップしている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、逐次比較型のアナログデジタル変換回路を含む半導体装置に適用可能である。
【背景技術】
【０００２】
逐次比較型のアナログデジタル変換回路において、複数のアナログ入力端子に対応して設けられた複数の増幅回路の出力を選択的にアナログデジタル変換回路へ接続する構成が提案されている（たとえば、特開２００９−１３５７３８号公報を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３５７３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のアナログ入力端子に入力された複数のアナログ信号のおのおのをスキャン動作によりデジタル信号へ順次変換する場合がある。この場合、各アナログ入力端子がアナログデジタル変換回路に接続されるのは、変換対象のアナログ入力信号のアナログデジタル変換を開始した時であり、変換対象のアナログ入力端子と増幅回路の入力との間の経路に存在する寄生容量を変換対象のアナログ入力信号の電位にチャージする時間は、サンプルアンドホールド回路のサンプリング時間程度となる。サンプリング時間は、たとえば、２００ｎＳや４７０ｎｓの様な短い時間である。
【０００５】
このため、アナログ入力端子に接続された温度センサ等の外部回路のインピーダンスが数ＫΩ程度でないと、サンプリング期間に寄生容量のチャージ時間が間に合わず、変換誤差が大きくなる場合があった。
【０００６】
本開示の課題は、寄生容量へのチャージ時間を比較的長くすることで、アナログデジタル変換回路の変換誤差を低減することが可能な技術を提供することにある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
一実施の形態に係る半導体装置は、アナログ入力端子と、入力端子と出力端子とを有する増幅回路と、入力端子と出力端子とを有するサンプルアンドホールド回路と、前記アナログ入力端子と前記増幅回路の前記入力端子との間に接続されたアナログ入力スイッチと、前記増幅回路の前記出力端子と前記サンプルアンドホールド回路の前記入力端子との間に接続された制御スイッチと、前記サンプルアンドホールド回路の前記出力端子に接続された比較回路と、前記比較回路に接続されたアナログデジタル変換器と、制御回路と、前記制御回路から出力された前記第１制御信号を第２制御信号へ変換する信号変換回路と、を含む。前記制御回路は、さらに、前記制御スイッチに第３制御信号を供給する。前記第２制御信号の活性化レベルの期間は、前記第１制御信号の活性化レベルの期間と比較して長くされている。前記第３制御信号は、前記第１制御信号の活性化レベルの期間の最初において、一時的に、活性化レベルされて、前記制御スイッチをオン状態にする。前記アナログ入力スイッチは前記第２制御信号の前記活性化レベルの期間にオン状態とされる。
【発明の効果】
【００１０】
上記半導体装置によれば、寄生容量へのチャージ時間を比較的長くすることで、アナログデジタル変換回路の変換誤差を低減することが可能である。
【図面の簡単な説明】
【００１１】
【図１】図１は、比較例に係るアナログデジタル変換回路の構成例を説明する図である。
【図２】図２は、比較例に係るアナログデジタル変換回路の動作波形の一例を説明する図である。
【図３】図３は、課題を説明する図である。
【図４】図４は、実施例に係るアナログデジタル変換回路の構成例を説明する図である。
【図５】図５は、図４の１つのアナログ入力端子とサンプルアンドホールド回路との間の構成を説明する図である。
【図６】図６は、図４の１つの増幅回路に接続される２つのアナログ入力端子とサンプルアンドホールド回路との間の構成を説明する図である。
【図７】図７は、図４の１つの増幅回路に接続される６つのアナログ入力端子のスキャン動作における６つの制御信号の動作波形を説明する図である。
【図８】図８は、制御信号のハイレベルの期間の生成方法を説明する図である。
【図９】図９は、実施例に係るアナログデジタル変換回路の動作波形の一例を説明する。
【図１０】図１０は、図４の信号変換回路の構成例１を示す図である。
【図１１】図１１は、図４の信号変換回路の構成例２を示す図である。
【図１２】図１２は、変形例１に係るアナログデジタル変換回路の要部を示す図である。
【図１３】図１３は、変形例２に係るアナログデジタル変換回路の要部を示す図である。
【図１４】図１４は、変形例３に係るアナログデジタル変換回路の要部を示す図である。
【図１５】図１５は、図１４のノイズ検出回路の構成例を示す図である。
【図１６】図１６は、図１５のノイズ検出回路の動作波形を説明する図である。
【図１７】図１７は、変形例に係るノイズ検出回路の構成例を示す図である。
【図１８】図１８は、図１７のノイズ検出回路の動作波形を説明する図である。
【図１９】図１９は、変形例４に係るアナログデジタル変換回路の構成例を説明する図である。
【図２０】図２０は、応用例に係る半導体装置の構成例を示す図である。
【発明を実施するための形態】
【００１２】
以下、実施形態、および、比較例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【００１３】
実施の形態の説明に先立って、発明者らにより検討された逐次比較型のアナログデジタル変換回路の構成及び動作などを比較例として説明する。
【００１４】
（比較例）
図１は、比較例に係るアナログデジタル変換回路の構成例を説明する図である。図２は、比較例に係るアナログデジタル変換回路の動作波形の一例を説明する。図３は、課題を説明する図である。なお、図１〜図３は、発明者らにより検討されたものであり、公知の技術ではない。
【００１５】
図１に示す逐次比較型のアナログデジタル変換回路ＡＤＣｒは、たとえば、シリコンの様な単結晶の半導体基板に、公知のＣＭＯＳトランジスタの製造方法を用いて形成された半導体装置に内蔵されている。図１に示す様に、アナログデジタル変換回路ＡＤＣｒは、複数のアナログ入力端子ＡＮと、マルチプレクサＭＰＸと、複数の増幅回路ＡＭＰ（ＡＭＰ０〜ＡＭＰ３）と、複数の制御スイッチＣＳＷ（ＣＳＷ０〜ＣＳＷ３）と、サンプルアンドホールド回路ＳＨと、比較回路ＣＭＰと、アナログデジタル変換器ＳＡＲ／ＤＡＣと、制御回路ＣＮＴと、を含む。
【００１６】
複数のアナログ入力端子ＡＮは、半導体装置に設けられた複数の外部端子である。複数のアナログ入力端子ＡＮは、この例では、ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３、ＡＮ２０〜ＡＮ２３、ＡＮ３０〜ＡＮ３３、ＡＮ４０〜ＡＮ４３、ＡＮ５０〜ＡＮ５３のように、複数が設けられる。なお、図１には、複数のアナログ入力端子ＡＮとして、ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３、ＡＮ２０、ＡＮ５３が代表例として示されている。他の複数のアナログ入力端子ＡＮ２１〜ＡＮ２３、ＡＮ３０〜ＡＮ３３、ＡＮ４０〜ＡＮ４３、ＡＮ５０〜ＡＮ５２は、図示を省略している。
【００１７】
マルチプレクサＭＰＸは、複数のアナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）を含む。複数のアナログ入力スイッチＳＷは、アナログ信号を選択するためのアナログ入力選択スイッチの役割を有する。複数のアナログ入力スイッチＳＷは、一例では、２４個のアナログ入力スイッチＳＷ０〜ＳＷ２３を含む。アナログ入力スイッチＳＷ０〜ＳＷ２３は、制御信号ＳＳＷ０〜ＳＳＷ２３によって、オン状態およびオフ状態がそれぞれ制御される。
【００１８】
アナログ入力スイッチＳＷ０は、アナログ入力端子ＡＮ００と増幅回路ＡＭＰ０の入力端子との間に接続されている。アナログ入力スイッチＳＷ０が制御信号ＳＳＷ０によってオン状態とされると、アナログ入力端子ＡＮ００と増幅回路ＡＭＰ０の入力端子とが電気的に接続される。アナログ入力スイッチＳＷ１は、アナログ入力端子ＡＮ０１と増幅回路ＡＭＰ１の入力端子との間に接続されている。アナログ入力スイッチＳＷ１が制御信号ＳＳＷ１によってオン状態とされると、アナログ入力端子ＡＮ０１と増幅回路ＡＭＰ１の入力端子とが電気的に接続される。アナログ入力スイッチＳＷ２は、アナログ入力端子ＡＮ０２と増幅回路ＡＭＰ２の入力端子との間に接続されている。アナログ入力スイッチＳＷ２が制御信号ＳＳＷ２によってオン状態とされると、アナログ入力端子ＡＮ０２と増幅回路ＡＭＰ２の入力端子とが電気的に接続される。アナログ入力スイッチＳＷ３は、アナログ入力端子ＡＮ０３と増幅回路ＡＭＰ３の入力端子との間に接続されている。アナログ入力スイッチＳＷ３が制御信号ＳＳＷ３によってオン状態とされると、アナログ入力端子ＡＮ０３と増幅回路ＡＭＰ３の入力端子とが電気的に接続される。
【００１９】
また、アナログ入力スイッチＳＷ４は、アナログ入力端子ＡＮ１０と増幅回路ＡＭＰ０の入力端子との間に接続されている。アナログ入力スイッチＳＷ４が制御信号ＳＳＷ４によってオン状態とされると、アナログ入力端子ＡＮ１０と増幅回路ＡＭＰ０の入力端子とが電気的に接続される。アナログ入力スイッチＳＷ５は、アナログ入力端子ＡＮ１１と増幅回路ＡＭＰ１の入力端子との間に接続されている。アナログ入力スイッチＳＷ５が制御信号ＳＳＷ５によってオン状態とされると、アナログ入力端子ＡＮ１１と増幅回路ＡＭＰ１の入力端子とが電気的に接続される。アナログ入力スイッチＳＷ６は、アナログ入力端子ＡＮ１２と増幅回路ＡＭＰ２の入力端子との間に接続されている。アナログ入力スイッチＳＷ６が制御信号ＳＳＷ６によってオン状態とされると、アナログ入力端子ＡＮ１２と増幅回路ＡＭＰ２の入力端子とが電気的に接続される。アナログ入力スイッチＳＷ７は、アナログ入力端子ＡＮ１３と増幅回路ＡＭＰ３の入力端子との間に接続されている。アナログ入力スイッチＳＷ７が制御信号ＳＳＷ７によってオン状態とされると、アナログ入力端子ＡＮ１３と増幅回路ＡＭＰ３の入力端子とが電気的に接続される。
【００２０】
つまり、４つのアナログ入力端子は、１つのアナログ入力端子が１つのアナログ入力スイッチを介して、１つの増幅回路の入力端子に接続されるように、４つのアナログ入力スイッチを介して、４つの増幅回路ＡＭＰ０〜ＡＭＰ３の入力端子に、それぞれ接続されている。
【００２１】
同様に、アナログ入力端子ＡＮ２０〜ＡＮ２３は、アナログ入力スイッチＳＷ８〜ＳＷ１１を介して、増幅回路ＡＭＰ０〜ＡＭＰ３の入力端子に、それぞれ接続されている。アナログ入力端子ＡＮ３０〜ＡＮ３３は、アナログ入力スイッチＳＷ１２〜ＳＷ１５を介して、増幅回路ＡＭＰ０〜ＡＭＰ３の入力端子に、それぞれ接続されている。アナログ入力端子ＡＮ４０〜ＡＮ４３は、アナログ入力スイッチＳＷ１６〜ＳＷ１９を介して、増幅回路ＡＭＰ０〜ＡＭＰ３の入力端子に、それぞれ接続されている。アナログ入力端子ＡＮ５０〜ＡＮ５３は、アナログ入力スイッチＳＷ２０〜ＳＷ２３を介して、増幅回路ＡＭＰ０〜ＡＭＰ３の入力端子に、それぞれ接続されている。
【００２２】
したがって、下記の４つの経路を有することになる。  
第１経路：６個のアナログ入力端子ＡＮ００，ＡＮ１０，ＡＮ２０、ＡＮ３０、ＡＮ４０、ＡＮ５０と増幅回路ＡＭＰ０とを含む経路であり、６個のアナログ入力端子ＡＮ００，ＡＮ１０，ＡＮ２０、ＡＮ３０、ＡＮ４０、ＡＮ５０が増幅回路ＡＭＰ０の入力端子と接続可能にされている。  
第２経路：６個のアナログ入力端子ＡＮ０１，ＡＮ１１，ＡＮ２１、ＡＮ３１、ＡＮ４１、ＡＮ５１と増幅回路ＡＭＰ１とを含む経路であり、６個のアナログ入力端子ＡＮ０１，ＡＮ１１，ＡＮ２１、ＡＮ３１、ＡＮ４１、ＡＮ５１が増幅回路ＡＭＰ１の入力端子と接続可能にされている。  
第３経路：６個のアナログ入力端子ＡＮ０２，ＡＮ１２，ＡＮ２２、ＡＮ３２、ＡＮ４２、ＡＮ５２と増幅回路ＡＭＰ２とを含む経路であり、６個のアナログ入力端子ＡＮ０２，ＡＮ１２，ＡＮ２２、ＡＮ３２、ＡＮ４２、ＡＮ５２が増幅回路ＡＭＰ２の入力端子と接続可能にされている。  
第４経路：６個のアナログ入力端子ＡＮ０３，ＡＮ１３，ＡＮ２３、ＡＮ３３、ＡＮ４３、ＡＮ５３と増幅回路ＡＭＰ３とを含む経路であり、６個のアナログ入力端子ＡＮ０３，ＡＮ１３，ＡＮ２３、ＡＮ３３、ＡＮ４３、ＡＮ５３が増幅回路ＡＭＰ３の入力端子に接続可能にされている。
【００２３】
複数の増幅回路ＡＭＰ０〜ＡＭＰ３のおのおのは、その入力端子に供給されたアナログ信号をバッファアリングしてその出力端子へ出力する。
【００２４】
複数の制御スイッチＣＳＷ０〜ＣＳＷ３のおのおのは、複数の増幅回路ＡＭＰ０〜ＡＭＰ３の対応する出力端子とサンプルアンドホールド回路ＳＨの入力端子との間に接続されている。複数の制御スイッチＣＳＷ０〜ＣＳＷ３は、制御信号ＳＣＳＷ０〜ＳＣＳＷ３によって、オン状態およびオフ状態が制御される。たとえば、制御スイッチＣＳＷ０が制御信号ＳＣＳＷ０によってオン状態とされると、増幅回路ＡＭＰ０の出力端子がサンプルアンドホールド回路ＳＨの入力端子に接続され、増幅回路ＡＭＰ０の出力端子のアナログ信号の電圧がサンプルアンドホールド回路ＳＨによってサンプリングされてホールドされることになる。複数の制御スイッチＣＳＷ０〜ＣＳＷ３のオン状態の期間は、時間的に重なることない。これにより、複数の増幅回路ＡＭＰ０〜ＡＭＰ３の出力端子は、サンプルアンドホールド回路ＳＨの入力端子に、選択的に接続される。
【００２５】
比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣは、サンプルアンドホールド回路ＳＨにホールドされたアナログ信号の電圧値をデジタル信号に逐次変換する。アナログデジタル変換器ＳＡＲ／ＤＡＣは、逐次比較論理回路ＳＡＲと、デジタルアナログ変換回路ＤＡＣとを含む。たとえば、比較回路ＣＭＰは、サンプルアンドホールド回路ＳＨから入力されたアナログ信号の電圧値とデジタルアナログ変換回路ＤＡＣから供給された第１参照電位とを比較し、第１回目の比較結果を出力する。比較の結果、アナログ信号の電圧値が第１参照電位より低い場合、１回目の比較結果として“０”を出力し、アナログ信号の電圧値が第１参照電位より高い場合、１回目の比較結果として“１”を出力する。デジタルアナログ変換回路ＤＡＣは、１回目の比較結果が“０”の場合、第１参照電位より低い第２参照電位を生成し、比較回路ＣＭＰへ供給する。デジタルアナログ変換回路ＤＡＣは、１回目の比較結果が“１”の場合、第１参照電位より高い第２参照電位を生成し、比較回路ＣＭＰへ供給する。比較回路ＣＭＰは、アナログ信号の電圧値と第２参照電位とを比較し、２回目の比較結果を出力する。比較の結果、アナログ信号の電圧値が第２参照電位より低い場合、２回目の比較結果として“０”を出力し、アナログ信号の電圧値が第２参照電位より高い場合、２回目の比較結果として“１”を出力する。デジタルアナログ変換回路ＤＡＣは、２回目の比較結果が“０”の場合、第２参照電位より低い第３参照電位を生成し、比較回路ＣＭＰへ供給する。デジタルアナログ変換回路ＤＡＣは、２回目の比較結果が“１”の場合、第２参照電位より高い第３参照電位を生成し、比較回路ＣＭＰへ供給する。そして、比較回路ＣＭＰは、第３回目の比較動作を実施する。逐次比較論理回路ＳＡＲは、比較結果をエンコードしてデジタル信号を生成する。アナログデジタル変換器ＳＡＲ／ＤＡＣは、アナログ信号の電圧値と各参照電位とを順次比較することで、たとえば、１０ビットのデジタル信号を生成する。
【００２６】
制御回路ＣＮＴは、アナログデジタル変換回路ＡＤＣｒの動作を制御するレジスタや、変換結果を保持するＡＤ変換結果レジスタなどを含む。ＡＤ変換結果レジスタの内容は、たとえば、半導体装置に内蔵された中央処理装置（ＣＰＵ）などに供給される。制御回路ＣＮＴは、また、複数のアナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）のオン状態およびオフ状態を制御する制御信号ＳＳＷ（ＳＳＷ０〜ＳＳＷ２３）、および、制御スイッチＣＳＷ（ＣＳＷ０〜ＣＳＷ３）のオン状態およびオフ状態を制御する制御信号ＳＣＳＷ（ＳＣＳＷ０〜ＳＣＳＷ３）を生成する。
【００２７】
図２は、８つのアナログ入力端子ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３のおのおのに入力されるアナログ信号をスキャン動作によって、順次デジタル信号へ変換する場合における制御信号ＳＳＷ０〜ＳＳＷ７と制御スイッチＣＳＷ０〜ＣＳＷ３の動作波形を示している。
【００２８】
時刻ｔ０において、制御信号ＳＳＷ７が非選択レベル(または、非活性化レベル)の様なロウレベルから選択レベル(または、活性化レベル)の様なハイレベルへ遷移し、アナログ入力スイッチＳＷ７がオン状態とされる。また、制御信号ＳＣＳＷ３が非選択レベルの様なロウレベルから選択レベルの様なハイレベルへ遷移し、制御制御スイッチＣＳＷ３がオン状態とされる。これにより、アナログ入力端子ＡＮ１３へ供給されたアナログ信号が増幅回路ＡＭＰ３を介してサンプルアンドホールド回路ＳＨにサンプリングされてホールドされる。その後、制御信号ＳＣＳＷ３がハイレベルからロウレベルへ遷移し、制御制御スイッチＣＳＷ３がオフ状態にされる。その後、比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣは、サンプルアンドホールド回路ＳＨにホールドされたアナログ信号をデジタル信号へ変換する。
【００２９】
時刻ｔ１において、制御信号ＳＳＷ７がハイレベルからロウレベルへ遷移し、アナログ入力スイッチＳＷ７がオフ状態にされ、制御信号ＳＳＷ７のハイレベルからロウレベルへの遷移に基づいて、制御信号ＳＳＷ０がロウレベルからハイレベルへ遷移し、アナログ入力スイッチＳＷ０がオン状態とされる。また、制御信号ＳＣＳＷ０がロウレベルからハイレベルへ遷移し、制御制御スイッチＣＳＷ０がオン状態とされる。これにより、アナログ入力端子ＡＮ００へ供給されたアナログ信号が増幅回路ＡＭＰ０を介してサンプルアンドホールド回路ＳＨにサンプリングされてホールドされる。その後、制御信号ＳＣＳＷ０がハイレベルからロウレベルへ遷移し、制御制御スイッチＣＳＷ０がオフ状態にされる。その後、比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣは、サンプルアンドホールド回路ＳＨにホールドされたアナログ信号をデジタル信号へ変換する。
【００３０】
時刻ｔ２において、制御信号ＳＳＷ０がハイレベルからロウレベルへ遷移し、アナログ入力スイッチＳＷ０がオフ状態にされ、制御信号ＳＳＷ０のハイレベルからロウレベルへの遷移に基づいて、制御信号ＳＳＷ１がロウレベルからハイレベルへ遷移し、アナログ入力スイッチＳＷ１がオン状態とされる。また、制御信号ＳＣＳＷ１がロウレベルからハイレベルへ遷移し、制御スイッチＣＳＷ１がオン状態とされる。これにより、アナログ入力端子ＡＮ０１へ供給されたアナログ信号が増幅回路ＡＭＰ１を介してサンプルアンドホールド回路ＳＨにサンプリングされてホールドされる。その後、制御信号ＳＣＳＷ１がハイレベルからロウレベルへ遷移し、制御制御スイッチＣＳＷ１がオフ状態にされる。その後、比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣは、サンプルアンドホールド回路ＳＨにホールドされたアナログ信号をデジタル信号へ変換する。
【００３１】
時刻ｔ３〜時刻ｔ４の間では、アナログ入力スイッチＳＷ２を制御信号ＳＳＷ２によってオン状態とし、制御制御スイッチＣＳＷ２を制御信号ＳＣＳＷ２によってオン状態として、アナログ入力端子ＡＮ０２へ供給されたアナログ信号が増幅回路ＡＭＰ２を用いてサンプルアンドホールド回路ＳＨにサンプリングされる。これにより、サンプルアンドホールド回路ＳＨにホールドされたアナログ信号が、比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣによってデジタル信号へ変換される。
【００３２】
時刻ｔ４〜時刻ｔ５の間では、アナログ入力スイッチＳＷ３を制御信号ＳＳＷ３によってオン状態とし、制御制御スイッチＣＳＷ３を制御信号ＳＣＳＷ３によってオン状態として、アナログ入力端子ＡＮ０３へ供給されたアナログ信号が増幅回路ＡＭＰ３を用いてサンプルアンドホールド回路ＳＨにサンプリングされる。これにより、サンプルアンドホールド回路ＳＨにホールドされたアナログ信号が、比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣによってデジタル信号へ変換される。
【００３３】
時刻ｔ５〜時刻ｔ６の間では、アナログ入力スイッチＳＷ４を制御信号ＳＳＷ４によってオン状態とし、制御制御スイッチＣＳＷ０を制御信号ＳＣＳＷ０によってオン状態とする。アナログ入力端子ＡＮ１０へ供給されたアナログ信号は増幅回路ＡＭＰ０を用いてサンプルアンドホールド回路ＳＨにサンプリングされる。これにより、サンプルアンドホールド回路ＳＨにホールドされたアナログ信号が、比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣによってデジタル信号へ変換される。
【００３４】
時刻ｔ６〜時刻ｔ７の間では、アナログ入力スイッチＳＷ５を制御信号ＳＳＷ５によってオン状態とし、制御制御スイッチＣＳＷ１を制御信号ＳＣＳＷ１によってオン状態とする。アナログ入力端子ＡＮ１１へ供給されたアナログ信号は増幅回路ＡＭＰ１を介してサンプルアンドホールド回路ＳＨにサンプリングされる。これにより、サンプルアンドホールド回路ＳＨにホールドされたアナログ信号が、比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣによってデジタル信号へ変換される。
【００３５】
時刻ｔ７〜時刻ｔ８の間では、アナログ入力スイッチＳＷ６を制御信号ＳＳＷ６によってオン状態とし、制御制御スイッチＣＳＷ２を制御信号ＳＣＳＷ２によってオン状態とする。アナログ入力端子ＡＮ１２へ供給されたアナログ信号は増幅回路ＡＭＰ２を介してサンプルアンドホールド回路ＳＨにサンプリングされる。これにより、サンプルアンドホールド回路ＳＨにホールドされたアナログ信号が、比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣによってデジタル信号へ変換される。
【００３６】
時刻ｔ８〜時刻ｔ９の間では、時刻ｔ０〜時刻ｔ１の間の動作と同様に、アナログ入力端子ＡＮ１３へ供給されたアナログ信号がデジタル信号へ変換される。  
時刻ｔ９〜時刻ｔ１０の間では、時刻ｔ１〜時刻ｔ２の間の動作と同様に、アナログ入力端子ＡＮ００へ供給されたアナログ信号がデジタル信号へ変換される。  
時刻ｔ１０〜時刻ｔ１１の間では、時刻ｔ２〜時刻ｔ３の間の動作と同様に、アナログ入力端子ＡＮ０１へ供給されたアナログ信号がデジタル信号へ変換される。  
時刻ｔ１１〜時刻ｔ１２の間では、時刻ｔ３〜時刻ｔ４の間の動作と同様に、アナログ入力端子ＡＮ０２へ供給されたアナログ信号がデジタル信号へ変換される。  
時刻ｔ１２〜時刻ｔ１３の間では、時刻ｔ４〜時刻ｔ５の間の動作と同様に、アナログ入力端子ＡＮ０３へ供給されたアナログ信号がデジタル信号へ変換される。
【００３７】
図３は、課題を説明する図である。図３には、代表的に、アナログ入力端子ＡＮ００とサンプルアンドホールド回路ＳＨの構成が示される。
【００３８】
アナログ入力端子ＡＮ００とアナログ入力スイッチＳＷ０との間の配線には、寄生容量Ｃｓ１が存在する。また、アナログ入力スイッチＳＷ０と増幅回路ＡＭＰ０の入力端子との間の配線には、寄生容量Ｃｓ２が存在する。
【００３９】
アナログ入力端子ＡＮ００がサンプルアンドホールド回路ＳＨの入力端子に接続されるのは、アナログ入力スイッチＳＷ０が制御信号ＳＳＷ０のハイレベルによってオン状態とされ、制御スイッチＣＳＷ０が制御信号ＳＣＳＷ０のハイレベルによってオン状態とされた時である。制御信号ＳＣＳＷ０のハイレベルへの遷移は、制御信号ＳＳＷ０のハイレベルへの遷移とほぼ同時である。制御信号ＳＳＷ０のハイレベルへの遷移によって、アナログデジタル変換動作の開始が指示される。制御信号ＳＳＷ０のハイレベルの期間Ｔ２において、１回のアナログデジタル変換の動作が行われる。
【００４０】
制御信号ＳＳＷ０のハイレベルの期間Ｔ２をアナログデジタル変換動作の１サイクル（１Ｃ）とした場合、制御信号ＳＣＳＷ０のハイレベルの期間Ｔ４は、制御信号ＳＳＷ０のハイレベルの期間Ｔ２の最初に設けられており、期間Ｔ２の１／５程度（Ｔ２／５＝０．２×（１Ｃ））である。期間Ｔ４はサンプルアンドホールド回路ＳＨにおけるアナログ信号の電位のサンプリング時間と見做すことができる。期間Ｔ２は、一例では、1μＳ（秒）であり、期間Ｔ４は、一例では、２００ｎＳ（秒）である。期間Ｔ４は、２００ｎＳに限定されるわけではなく、一例に過ぎない。期間Ｔ４は、アナログデジタル変換回路の構成により種々の値を取りえる。たとえば、期間Ｔ４は、４７０ｎＳの様な値とされてもよい。なお、以下の説明では、代表例として、主に、期間Ｔ４を、一例である２００ｎＳとして説明する。
【００４１】
この期間Ｔ４に寄生容量Ｃｓ１，Ｃｓ２をアナログ入力端子ＡＮ００に供給されたアナログ信号の電位に充電する必要がある。このため、アナログ入力端子ＡＮ００に接続されたセンサ等の外部回路のインピーダンスが数ＫΩ（オーム）程度でないと、サンプリング期間Ｔ４に、寄生容量Ｃｓ１，Ｃｓ２のチャージが間に合わず、アナログデジタル変換における変換誤差が大きくなってしまう場合がある。
【００４２】
変換誤差を小さく維持しつつ、より高速なアナログデジタル変換を行うためには、たとえば、以下のよう手法が考えられる。  
１）アナログ入力スイッチＳＷ０〜ＳＷ２３を構成するＭＯＳスイッチトランジスタのゲート幅を大きくする。  
２）サンプルアンドホールド回路ＳＨ内部のサンプリングコンデンサの容量を小さくする。  
３）アナログ入力端子を外部から駆動する外部回路のインピーダンスを下げるために、半導体装置の外部にサンプリング容量の数千倍のコンデンサを追加する。  
４）アナログ入力端子を外部から駆動するバッファアンプとしてオペアンプを、半導体装置の外部に接続する。
【００４３】
しかし、スイッチトランジスタの大きくするのは限界がある。サンプリングコンデンサの容量を小さくすると、変換誤差が大きくなる。外部のコンデンサの追加は、該当するアナログ入力端子をアナログデジタル変換する周期を長くする必要が生じる。また、バッファアンプの追加は、半導体装置の搭載される回路基板の大型化やコストアップとなる。
【００４４】
特に、高いインピーダンスとなる温度センサからのアナログ信号をアナログデジタル変換する場合、アナログデジタル変換の速度を落とすなどの対応が必要な場合もあった。アナログ入力端子の本数が少なければ、各アナログ入力端子にアナログバッファアンプを内蔵することも考えられる。しかし、アナログ入力端子の数が多い場合、半導体基板の面積が増加するので、半導体装置のコストアップの要因となる。
【００４５】
（実施の形態）
逐次比較型のアナログデジタル変換回路ＡＤＣにおいて、アナログデジタル変換を行う配線経路（第１経路〜第４経路）と増幅回路ＡＭＰ（ＡＭＰ０〜ＡＭＰ３）の４系統を有する。該当するアナログ入力信号のアナログデジタル変換が開始されるまでは、待機状態となっている。この待機状態の時間に、次にアナログデジタル変換を行うアナログ入力端子のアナログ入力信号が取り込めるように、アナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）の制御信号ＳＳＷ（ＳＳＷ０〜ＳＳＷ２３）を先取り化するための信号変換回路（ＳＷＣＮＶ）を付加する。信号変換回路（ＳＷＣＮＶ）は、制御信号ＳＳＷ（ＳＳＷ０〜ＳＳＷ２３）のハイレベル（活性化レベル）の幅を拡幅し、拡幅された制御信号ＡＳＷ（ＡＳＷ０〜ＡＳＷ２３）を生成して、アナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）へ供給する。そのため、アナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）のオン状態は時間的に前倒しされることになる。複数の制御信号ＳＳＷ（ＳＳＷ０〜ＳＳＷ２３）は第１制御信号と言うことができる。複数の制御信号ＡＳＷ（ＡＳＷ０〜ＡＳＷ２３）は第２制御信号と言うことができる。
【００４６】
また、各増幅回路ＡＭＰ（ＡＭＰ０〜ＡＭＰ３）は常に通電状態を維持させる構成とする。これにより、制御スイッチＣＳＷ（ＣＳＷ０〜ＣＳＷ３）の複数の制御信号ＳＣＳＷ（ＳＣＳＷ０〜ＳＣＳＷ３）がロウレベルからハイレベルへ切り替わった時には、対応する増幅回路ＡＭＰ（ＡＭＰ０〜ＡＭＰ３）の出力は十分安定した状態とされており、次のアナログ入力信号の電位がサンプルアンドホールド回路（ＳＨ）に伝達されるようにする。制御信号ＳＣＳＷ（ＳＣＳＷ０〜ＳＣＳＷ３）は、第３制御信号と言うことができる。
【００４７】
実施の形態によれば、増幅回路ＡＭＰ（ＡＭＰ０〜ＡＭＰ３）の入力配線部の寄生容量（Ｃｓ１，Ｃｓ２）がアナログ入力信号の電圧でチャージされるまでの安定時間を先取りして実施するように、制御信号ＡＳＷ（ＡＳＷ０〜ＡＳＷ２３）が信号変換回路（ＳＷＣＮＶ）によって生成される。これにより、寄生容量（Ｃｓ１，Ｃｓ２）のチャージ時間が一つのアナログ入力信号を変換する時間（Ｔ２）の５分の１(０．２サイクル）程度から、他の３個のアナログ入力端子の変換時間＋５分の１の時間分(３．２サイクル）に変更される。したがって、寄生容量（Ｃｓ１，Ｃｓ２）のチャージ時間が１６倍にできるので、大きなコストアップを避けながら、高速でのアナログデジタル変換を実施することができ、アナログ入力端子の外部回路の簡素化、および、低コスト化などの効果を得ることができる。
【実施例】
【００４８】
以下、図面を用いて実施例を説明する。実施例では、比較例で説明したと同様に、４つの増幅回路ＡＭＰ０〜ＡＭＰ３（または、第１経路〜第４経路）を用いて、複数のアナログ入力端子ＡＮに供給される複数のアナログ入力信号をスキャン動作によってアナログデジタル変換する場合における逐次比較型のアナログデジタル変換回路ＡＤＣの構成例を説明する。複数のアナログ入力端子ＡＮは、ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３、ＡＮ２０〜ＡＮ２３、ＡＮ３０〜ＡＮ３３、ＡＮ４０〜ＡＮ４３、ＡＮ５０〜ＡＮ５３である。
【００４９】
図４は、実施例に係るアナログデジタル変換回路ＡＤＣの構成例を説明する図である。図５は、図４の１つのアナログ入力端子ＡＮ００とサンプルアンドホールド回路ＳＨとの間の構成を説明する図である。図６は、図４の１つの増幅回路ＡＭＰ０に接続される２つのアナログ入力端子ＡＮ００、ＡＮ１０とサンプルアンドホールド回路ＳＨとの間の構成を説明する図である。図７は、図４の１つの増幅回路ＡＭＰ０に接続される６つのアナログ入力端子ＡＮ００、ＡＮ１０、ＡＮ２０，ＡＮ３０、ＡＮ４０、ＡＮ５０のスキャン動作における６つの制御信号ＡＳＷ０、ＡＳＷ４，ＡＳＷ８，ＡＳＷ１２，ＡＳＷ１６、ＡＳＷ２０の動作波形を説明する図である。図８は、制御信号ＡＳＷのハイレベルの期間Ｔ１の生成方法を説明する図である。図９は、実施例に係るアナログデジタル変換回路ＡＤＣの動作波形の一例を説明する。
【００５０】
図４に示すアナログデジタル変換回路ＡＤＣが、図１に示すアナログデジタル変換回路ＡＤＣｒと異なる点は、図４のアナログデジタル変換回路ＡＤＣにおいて、信号変換回路ＳＷＣＮＶが設けられた点と、複数の増幅回路ＡＭＰ（ＡＭＰ０〜ＡＭＰ３）がアナログデジタル変換回路ＡＤＣのアナログデジタル変換が指示されている状態において、常に通電状態を維持させる構成とされている点と、である。信号変換回路ＳＷＣＮＶは、複数の制御信号ＳＳＷ（ＳＳＷ０〜ＳＳＷ２３）を受けて、複数の制御信号ＡＳＷ（ＡＳＷ０〜ＡＳＷ２３）を生成する。複数の制御信号ＳＳＷ（ＳＳＷ０〜ＳＳＷ２３）は第１制御信号と言うことができる。複数の制御信号ＡＳＷ（ＡＳＷ０〜ＡＳＷ２３）は第２制御信号と言うことができる。
【００５１】
複数の制御信号ＡＳＷ（ＡＳＷ０〜ＡＳＷ２３）は、複数のアナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）の複数のゲートのそれぞれに供給される。複数の制御信号ＡＳＷ（ＡＳＷ０〜ＡＳＷ２３）のおのおのハイレベル（活性化レベル）の期間（Ｔ１）は、複数の制御信号ＳＳＷ（ＳＳＷ０〜ＳＳＷ２３）のおのおのハイレベル（活性化レベル）の期間（Ｔ２）より長くされている。したがって、複数の制御信号ＡＳＷ（ＡＳＷ０〜ＡＳＷ２３）が供給される複数のアナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）のそれぞれのオン状態の期間Ｔ１は、図１の制御信号ＳＳＷ０〜ＳＳＷ２３が供給されるアナログ入力スイッチＳＷ０〜ＳＷ２３のそれぞれのオン状態の期間Ｔ２と比較して、長くされている。図４に示すアナログデジタル変換回路ＡＤＣの他の構成及び動作は、図１に示すアナログデジタル変換回路ＡＤＣｒの他の構成及び動作と同じであるので、詳細な説明は省略する。
【００５２】
図５には、代表例として、アナログ入力端子ＡＮ００とサンプルアンドホールド回路ＳＨとの間の構成例が示される。図５に示す様に、アナログ入力端子ＡＮ００とサンプルアンドホールド回路ＳＨの入力端子との間には、アナログ入力スイッチＳＷ０と増幅回路ＡＭＰ０と制御スイッチＣＳＷ０とが接続されている。
【００５３】
アナログ入力スイッチＳＷ０は、一例では、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、トランジスタと称す）ＮＭ１と、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、トランジスタと称す）ＰＭ１と、インバータ回路ＩＮＶ１と、を有する。トランジスタＮＭ１は、アナログ入力端子ＡＮ００と増幅回路ＡＭＰ０の入力端子との間に接続されたソースドレイン経路と、制御信号ＡＳＷ０を受けるゲートと、を有する。トランジスタＰＭ１は、アナログ入力端子ＡＮ００と増幅回路ＡＭＰ０の入力端子との間に接続されたソースドレイン経路と、インバータ回路ＩＮＶ１の出力端子に接続されたゲートと、を有する。インバータ回路ＩＮＶ１は、その入力端子に制御信号ＡＳＷ０を受け、その出力端子から制御信号ＡＳＷ０の反転信号を出力する。つまり、トランジスタＮＭ１のソースドレイン経路とトランジスタＰＭ１のソースドレイン経路とは、アナログ入力端子ＡＮ００と増幅回路ＡＭＰ０の入力端子との間に並列に接続されており、トランジスタＮＭ１、ＰＭ１とはＣＭＯＳスイッチを構成している。制御信号ＡＳＷ０のハイレベルにより、トランジスタＮＭ１，ＰＭ１がオン状態に制御される。アナログ入力スイッチＳＷ１〜ＳＷ２３も、上記と同様なＣＭＯＳスイッチの構成を採用することができる。
【００５４】
制御スイッチＣＳＷ０は、一例では、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、トランジスタと称す）ＮＭ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、トランジスタと称す）ＰＭ２と、インバータ回路ＩＮＶ２と、を有する。トランジスタＮＭ２は、増幅回路ＡＭＰ０の出力端子とサンプルアンドホールド回路ＳＨの入力端子との間に接続されたソースドレイン経路と、制御信号ＳＣＳＷ０を受けるゲートと、を有する。トランジスタＰＭ２は、増幅回路ＡＭＰ０の出力端子とサンプルアンドホールド回路ＳＨの入力端子との間に接続されたソースドレイン経路と、インバータ回路ＩＮＶ２の出力端子に接続されたゲートと、を有する。インバータ回路ＩＮＶ２は、その入力端子に制御信号ＳＣＳＷ０を受け、その出力端子から制御信号ＳＣＳＷ０の反転信号を出力する。つまり、トランジスタＮＭ２のソースドレイン経路とトランジスタＰＭ２のソースドレイン経路とは、増幅回路ＡＭＰ０の出力端子とサンプルアンドホールド回路ＳＨの入力端子との間に並列に接続されており、トランジスタＮＭ２、ＰＭ２とはＣＭＯＳスイッチを構成している。制御信号ＳＣＳＷ０のハイレベルにより、トランジスタＮＭ２，ＰＭ２がオン状態に制御される。制御スイッチＣＳＷ１〜ＣＳＷ３も、上記と同様なＣＭＯＳスイッチの構成を採用することができる。制御信号ＳＣＳＷ０〜ＳＣＳＷ３は、第３制御信号と言うことができる。
【００５５】
図５に示す様に、アナログ入力端子ＡＮ００とアナログ入力スイッチＳＷ０と間に設けられた金属配線Ｌ００には、寄生容量Ｃｓ１が存在し、アナログ入力スイッチＳＷ０と増幅回路ＡＭＰ０の入力端子との間に設けられた金属配線Ｌ０には、寄生容量Ｃｓ２が存在する。また、増幅回路ＡＭＰ０の出力端子とサンプルアンドホールド回路ＳＨの入力端子との間の設けられた金属配線ＬＰ０には、寄生容量Ｃｓ３が存在する。
【００５６】
信号変換回路ＳＷＣＮＶにより生成された制御信号ＡＳＷ０のハイレベルの期間Ｔ１は、図５に示す様に、制御信号ＳＳＷ０のハイレベルの期間Ｔ２をアナログデジタル変換動作の１サイクル（１Ｃ）とした場合、４サイクル（４Ｃ）にされている。つまり、制御信号ＡＳＷ０がロウレベル（非活性化レベル）からハイレベル（活性化レベル）へ遷移する時刻ｔ１００は、制御信号ＳＳＷ０がロウレベルからハイレベルへ遷移する時刻ｔ１０１に対して、期間Ｔ５の分、早い時刻になる。期間Ｔ５は、３サイクル（３Ｃ）に対応する期間である。一方、制御信号ＡＳＷ０と制御信号ＳＳＷ０の両方は、時刻ｔ１０２において、ハイレベルからロウレベルへ遷移する。また、図３と同様に、制御信号ＳＣＳＷ０のロウレベルからハイレベルへの遷移は、制御信号ＳＳＷ０のロウレベルからハイレベルへの遷移とほぼ同時（時刻ｔ１０１）である。制御信号ＳＣＳＷ０のハイレベルの期間Ｔ４は、制御信号ＳＳＷ０のハイレベルの期間Ｔ２の最初に設けられており、期間Ｔ２の１／５程度（Ｔ２／５＝０．２×（１Ｃ））である。期間Ｔ２は、期間Ｔ４と期間Ｔ６とを含む。期間Ｔ４はサンプルアンドホールド回路ＳＨにおけるアナログ信号の電位のサンプリング時間と見做すことができる。期間Ｔ２は、一例では、1μＳ（秒）であり、期間Ｔ４は、一例では、２００ｎＳ（秒）である。期間Ｔ６は、サンプルアンドホールド回路ＳＨでサンプリングされたるアナログ信号の電位のアナログデジタル変換の変換時間と見做すことができる。
【００５７】
期間Ｔ１は、次のように定義することもできる。期間Ｔ１は、期間Ｔ５で示される寄生容量の拡張された充電期間と、期間Ｔ４で示されるサンプリング期間と、期間Ｔ６で示されるアナログデジタル変換期間と、を含む。
【００５８】
したがって、この例では、増幅回路ＡＭＰ０がアナログデジタル変換回路ＡＤＣのアナログデジタル変換が指示されている状態において、常に通電状態が維持されているので、寄生容量Ｃｓ１、Ｃｓ２、Ｃｓ３は、時刻ｔ１００〜時刻ｔ１０１の間の期間Ｔ５（３Ｃ）において、アナログ入力端子ＡＮ００に入力されたアナログ入力信号の電位に事前に充電されることになる。また、期間Ｔ４においても、寄生容量Ｃｓ１、Ｃｓ２、Ｃｓ３は、アナログ入力端子ＡＮ００に入力されたアナログ入力信号の電位に充電されることになる。つまり、寄生容量Ｃｓ１、Ｃｓ２、Ｃｓ３の充電時間の合計は、Ｔ５＋Ｔ４＝Ｔ３（３．２Ｃ）となり、図３で説明した寄生容量Ｃｓ１，Ｃｓ２の充電時間Ｔ４（０．２Ｃ）と比較して、１６倍の長い充電時間が確保される。なお、期間Ｔ４が４７２ｎＳ（秒）である場合、７．４倍程度の長い充電時間が確保されることになる。
【００５９】
これにより、サンプルアンドホールド回路ＳＨは、安定したアナログ入力信号の電位をサンプリングして、保持できる。したがって、大きなコストアップを避けながら、高速でのアナログデジタル変換を実施することができ、アナログデジタル入力端子の外部回路の簡素化、および、低コスト化などの効果を得ることができる。
【００６０】
期間Ｔ１が４Ｃとされている理由は、スキャン動作において、４つの増幅回路ＡＭＰ０〜ＡＭＰ３を制御スイッチＣＳＷ０〜ＣＳＷ３によって順次サンプルアンドホールド回路（ＳＨ）に接続する構成を採用しているからである。スキャン動作に用いる増幅回路の数（または経路の数）が３つの場合、期間Ｔ１は３Ｃとなる。スキャン動作に用いる増幅回路の数（または経路の数）が２つの場合、期間Ｔ１は２Ｃとなる。また、アナログデジタル変換回路ＡＤＣが、５つの増幅回路ＡＭＰと５つの制御スイッチＣＳＷとを有し、スキャン動作にその５つの増幅回路を用いる場合、期間Ｔ１は５Ｃとなる。
【００６１】
図６には、代表例として、増幅回路ＡＭＰ０に接続されるアナログ入力端子ＡＮ００、ＡＮ１０とサンプルアンドホールド回路ＳＨとの間の構成例が示される。図６に示す様に、アナログ入力端子ＡＮ００とサンプルアンドホールド回路ＳＨの入力端子との間には、アナログ入力スイッチＳＷ０と増幅回路ＡＭＰ０と制御スイッチＣＳＷ０とが接続されている。また、アナログ入力端子ＡＮ１０とアナログ入力スイッチＳＷ４とが増幅回路ＡＭＰ０の入力端子に接続されている。
【００６２】
図５と同様に、アナログ入力端子ＡＮ００とアナログ入力スイッチＳＷ０と間に設けられた金属配線Ｌ００には、寄生容量Ｃｓ１が存在し、アナログ入力スイッチＳＷ０と増幅回路ＡＭＰ０の入力端子との間に設けられた金属配線Ｌ０には、寄生容量Ｃｓ２が存在する。さらに、増幅回路ＡＭＰ０の出力端子とサンプルアンドホールド回路ＳＨの入力端子との間の設けられた金属配線ＬＰ０には、寄生容量Ｃｓ３が存在する。また、アナログ入力端子ＡＮ１０とアナログ入力スイッチＳＷ４と間に設けられた金属配線Ｌ１０には、寄生容量Ｃｓ１０が存在する。この例では、金属配線Ｌ０には、アナログ入力スイッチＳＷ４も接続されている。
【００６３】
信号変換回路ＳＷＣＮＶにより生成された制御信号ＡＳＷ０、ＡＳＷ１は、以下のように遷移する。図６において、制御信号ＳＣＳＷ０＿０は、アナログ入力端子ＡＮ００に供給されたアナログ入力信号をアナログデジタル変換する際に、制御スイッチＣＳＷ０へ供給される信号を実線で示し、制御信号ＳＣＳＷ０＿１は、アナログ入力端子ＡＮ１０に供給されたアナログ入力信号をアナログデジタル変換する際に、制御スイッチＣＳＷ０へ供給される信号を実線で示している。なお、制御信号ＳＣＳＷ０＿１において、時刻ｔ２００および時刻ｔ２０３に点線で示した波形は、制御信号ＳＣＳＷ０＿０の時刻ｔ２００および時刻ｔ２０３に実線で示す波形と対応している。また、制御信号ＳＣＳＷ０＿０において、時刻ｔ２０２に点線で示した波形は、制御信号ＳＣＳＷ０＿１の時刻ｔ２０２に実線で示す波形と対応している。点線で示した各波形は、各経路のアナログデジタル変換動作において影響しない信号であるため、点線で示している。
【００６４】
まず、時刻ｔ２００の以前には、制御信号ＡＳＷ０がハイレベル、制御信号ＳＣＳＷ０＿０、ＳＣＳＷ０＿１、ＡＳＷ１がロウレベルであるものとする。つまり、アナログ入力スイッチＳＷ０がオン状態なので、寄生容量Ｃｓ１，Ｃｓ２，Ｃｓ３がアナログ入力端子ＡＮ００に供給されたアナログ入力信号によって充電されている状態である。
【００６５】
時刻ｔ２００において、制御信号ＳＣＳＷ０＿０がロウレベルからハイレベルへ遷移し、制御スイッチＣＳＷ０がオン状態となり、アナログ入力端子ＡＮ００に供給されたアナログ入力信号がサンプルアンドホールド回路ＳＨによってサンプリングされて保持され、アナログデジタル変換動作が指示される。その後、制御信号ＳＣＳＷ０＿０はハイレベルからロウレベルへ遷移し、制御スイッチＣＳＷ０がオフ状態となる。
【００６６】
時刻ｔ２０１において、アナログ入力端子ＡＮ００に供給されたアナログ入力信号のアナログデジタル変換動作が完了し、制御信号ＡＳＷ０がハイレベルからロウレベルへ遷移し、アナログ入力スイッチＳＷ０がオフ状態となる。制御信号ＡＳＷ０のハイレベルからロウレベルへの遷移に基づいて、制御信号ＡＳＷ４がロウレベルからハイレベルへ遷移する。これにより、アナログ入力スイッチＳＷ４がオン状態となり、寄生容量Ｃｓ１０，Ｃｓ２，Ｃｓ３がアナログ入力端子ＡＮ１０に供給されたアナログ入力信号によって充電される。
【００６７】
時刻ｔ２０２において、制御信号ＳＣＳＷ０＿１がロウレベルからハイレベルへ遷移し、制御スイッチＣＳＷ０がオン状態となり、アナログ入力端子ＡＮ１０に供給されたアナログ入力信号がサンプルアンドホールド回路ＳＨによってサンプリングされて保持され、アナログデジタル変換動作が指示される。その後、制御信号ＳＣＳＷ０＿１はハイレベルからロウレベルへ遷移し、制御スイッチＣＳＷ０がオフ状態となる。
【００６８】
時刻ｔ２０３において、アナログ入力端子ＡＮ１０に供給されたアナログ入力信号のアナログデジタル変換動作が完了し、制御信号ＡＳＷ４がハイレベルからロウレベルへ遷移し、アナログ入力スイッチＳＷ４がオフ状態となる。制御信号ＡＳＷ４のハイレベルからロウレベルへの遷移に基づいて、制御信号ＡＳＷ０がロウレベルからハイレベルへ遷移する。これにより、アナログ入力スイッチＳＷ０がオン状態となり、寄生容量Ｃｓ１，Ｃｓ２，Ｃｓ３がアナログ入力端子ＡＮ００に供給されたアナログ入力信号によって充電される。
【００６９】
時刻ｔ２０４では、時刻ｔ２００と同等な動作が行われ、時刻ｔ２０５では、時刻ｔ２０１と同等な動作が行われる。
【００７０】
これにより、増幅回路ＡＭＰ０に接続されるアナログ入力端子ＡＮ００、ＡＮ１０に供給されたアナログ入力信号のスキャン動作によるアナログデジタル変換動作が行われる。
【００７１】
図７には、代表例として、図４の１つの増幅回路ＡＭＰ０に接続される６つのアナログ入力端子ＡＮ００、ＡＮ１０、ＡＮ２０，ＡＮ３０、ＡＮ４０、ＡＮ５０のスキャン動作における６つの制御信号ＡＳＷ０、ＡＳＷ４，ＡＳＷ８，ＡＳＷ１２，ＡＳＷ１６、ＡＳＷ２０の動作波形が示される。
【００７２】
時刻ｔ３００において、制御信号ＡＳＷ０がハイレベルからロウレベルへ遷移し、その遷移に基づいて、制御信号ＡＳＷ４がロウレベルからハイレベルへ遷移する。
【００７３】
時刻ｔ３０１において、制御信号ＡＳＷ４がハイレベルからロウレベルへ遷移し、その遷移に基づいて、制御信号ＡＳＷ８がロウレベルからハイレベルへ遷移する。
【００７４】
時刻ｔ３０２において、制御信号ＡＳＷ８がハイレベルからロウレベルへ遷移し、その遷移に基づいて、制御信号ＡＳＷ１２がロウレベルからハイレベルへ遷移する。
【００７５】
時刻ｔ３０３において、制御信号ＡＳＷ１２がハイレベルからロウレベルへ遷移し、その遷移に基づいて、制御信号ＡＳＷ１６がロウレベルからハイレベルへ遷移する。
【００７６】
時刻ｔ３０４において、制御信号ＡＳＷ１６がハイレベルからロウレベルへ遷移し、その遷移に基づいて、制御信号ＡＳＷ２０がロウレベルからハイレベルへ遷移する。
【００７７】
時刻ｔ３０５において、制御信号ＡＳＷ２０がハイレベルからロウレベルへ遷移し、その遷移に基づいて、制御信号ＡＳＷ０がロウレベルからハイレベルへ遷移する。
【００７８】
この様な動作により、増幅回路ＡＭＰ０に接続される６つのアナログ入力端子ＡＮ００、ＡＮ１０、ＡＮ２０，ＡＮ３０、ＡＮ４０、ＡＮ５０のスキャン動作が行われる。増幅回路ＡＭＰ１〜ＡＭＰ３のおのおのに接続される６つのアナログ入力端子においても、同様な動作が行われる。
【００７９】
次に、図８を用いて、制御信号ＡＳＷのハイレベルの期間Ｔ１の生成方法を説明する。図４で説明した様に、信号変換回路ＳＷＣＮＶは、制御信号ＳＳＷ０〜ＳＳＷ２３を受けて、制御信号ＡＳＷ０〜ＡＳＷ２３を生成する。図８では、制御信号ＡＳＷ３を、代表例として、制御信号ＡＳＷ３のハイレベルの期間Ｔ１の生成方法を説明する。図８には、増幅回路ＡＭＰ０〜ＡＭＰ４を用いたスキャン動作における制御信号ＡＳＷ０〜ＡＳＷ３と制御信号ＳＳＷ０〜ＳＳＷ３とが描かれている。増幅回路ＡＭＰ０を用いたアナログデジタル変換動作では、制御信号ＡＳＷ０、ＳＳＷ０が利用され、増幅回路ＡＭＰ１を用いたアナログデジタル変換動作では、制御信号ＡＳＷ１、ＳＳＷ１が利用される。また、増幅回路ＡＭＰ２を用いたアナログデジタル変換動作では、制御信号ＡＳＷ２、ＳＳＷ２が利用され、増幅回路ＡＭＰ３を用いたアナログデジタル変換動作では、制御信号ＡＳＷ３、ＳＳＷ３が利用される。
【００８０】
時刻ｔ４００において、制御信号ＡＳＷ０はハイレベルであり、制御信号ＡＳＷ３がロウレベルからハイレベルへ遷移し、制御信号ＳＳＷ０がロウレベルからハイレベルへ遷移する。これにより、増幅回路ＡＭＰ０を用いたアナログデジタル変換動作が指示される。
【００８１】
時刻ｔ４０１において、制御信号ＡＳＷ０がハイレベルからロウレベルへ遷移し、制御信号ＳＳＷ０がハイレベルからロウレベルへ遷移する。これにより、増幅回路ＡＭＰ０を用いたアナログデジタル変換動作が完了する。また、制御信号ＡＳＷ１はハイレベルであり、制御信号ＳＳＷ１がロウレベルからハイレベルへ遷移する。これにより、増幅回路ＡＭＰ１を用いたアナログデジタル変換動作が指示される。
【００８２】
時刻ｔ４０２において、制御信号ＡＳＷ１がハイレベルからロウレベルへ遷移し、制御信号ＳＳＷ１がハイレベルからロウレベルへ遷移する。これにより、増幅回路ＡＭＰ１を用いたアナログデジタル変換動作が完了する。また、制御信号ＡＳＷ２はハイレベルであり、制御信号ＳＳＷ２がロウレベルからハイレベルへ遷移する。これにより、増幅回路ＡＭＰ２を用いたアナログデジタル変換動作が指示される。
【００８３】
時刻ｔ４０３において、制御信号ＡＳＷ２がハイレベルからロウレベルへ遷移し、制御信号ＳＳＷ２がハイレベルからロウレベルへ遷移する。これにより、増幅回路ＡＭＰ２を用いたアナログデジタル変換動作が完了する。また、制御信号ＡＳＷ３はハイレベルであり、制御信号ＳＳＷ３がロウレベルからハイレベルへ遷移する。これにより、増幅回路ＡＭＰ３を用いたアナログデジタル変換動作が指示される。
【００８４】
時刻ｔ４０４において、制御信号ＡＳＷ３がハイレベルからロウレベルへ遷移し、制御信号ＳＳＷ３がハイレベルからロウレベルへ遷移する。これにより、増幅回路ＡＭＰ３を用いたアナログデジタル変換動作が完了する。
【００８５】
ここで、制御信号ＡＳＷ３のハイレベルの期間Ｔ１は、制御信号ＳＳＷ０のハイレベルの期間Ｔ２ａと、制御信号ＳＳＷ１のハイレベルの期間Ｔ２ｂと、制御信号ＳＳＷ２のハイレベルの期間Ｔ２ｃと、制御信号ＳＳＷ３のハイレベルの期間Ｔ２ｄと、を加算した期間となっている。
【００８６】
すなわち、制御信号ＡＳＷ３のハイレベルの期間は、先行する３つの増幅回路ＡＭＰ０〜ＡＭＰ２に係る３つの制御信号ＳＳＷ０〜ＳＳＷ２のハイレベルの期間と自身の増幅回路ＡＭＰ３に係る制御信号ＳＳＷ３のハイレベルの期間とによってきめられている。
【００８７】
つまり、信号変換回路ＳＷＣＮＶは、この例では、４つの制御信号ＳＳＷ０〜ＳＳＷ３に基づいて、制御信号ＡＳＷ３を生成する。
【００８８】
また、図８から明らかなように、制御信号ＡＳＷ０のハイレベルの期間は、制御信号ＡＳＷ１〜ＡＳＷ３のハイレベルの期間とオーバーラップしている。制御信号ＡＳＷ１のハイレベルの期間は、制御信号ＡＳＷ０、ＡＳＷ２、ＡＳＷ３のハイレベルの期間とオーバーラップしている。制御信号ＡＳＷ２のハイレベルの期間は、制御信号ＡＳＷ０、ＡＳＷ１、ＡＳＷ３のハイレベルの期間とオーバーラップしている。また、制御信号ＡＳＷ３のハイレベルの期間は、制御信号ＡＳＷ０、ＡＳＷ１、ＡＳＷ２のハイレベルの期間とオーバーラップしている。つまり、連続する４つのアナログ入力端子（ＡＮ００，ＡＮ０１，ＡＮ０２，ＡＮ０３）のスキャン動作において、対応する４つのアナログ入力スイッチ（ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３）のオン期間は、オーバーラップしている。
【００８９】
図７と図８とを組み合わせることにより、アナログ入力端子ＡＮ（ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３、ＡＮ２０〜ＡＮ２３、ＡＮ３０〜ＡＮ３３、ＡＮ４０〜ＡＮ４３、ＡＮ５０〜ＡＮ５３）に入力されるアナログ信号をスキャン動作によって、順次デジタル信号へ変換することできる。この場合、当業者には容易に理解されるように、図８の制御信号ＡＳＷと制御信号ＳＳＷの番号が対応する信号の参照番号に変更される。つまり、図８の制御信号ＡＳＷ０〜ＡＳＷ３と制御信号ＳＳＷ０〜ＳＳＷ３が、制御信号ＡＳＷ４〜ＡＳＷ７と制御信号ＳＳＷ４〜ＳＳＷ７へ変更される。また、図８の制御信号ＡＳＷ０〜ＡＳＷ３と制御信号ＳＳＷ０〜ＳＳＷ３が、制御信号ＡＳＷ８〜ＡＳＷ１１と制御信号ＳＳＷ８〜ＳＳＷ１１へ変更される。また、図８の制御信号ＡＳＷ０〜ＡＳＷ３と制御信号ＳＳＷ０〜ＳＳＷ３が、制御信号ＡＳＷ１２〜ＡＳＷ１５と制御信号ＳＳＷ１２〜ＳＳＷ１５へ変更される。また、図８の制御信号ＡＳＷ０〜ＡＳＷ３と制御信号ＳＳＷ０〜ＳＳＷ３が、制御信号ＡＳＷ１６〜ＡＳＷ１９と制御信号ＳＳＷ１６〜ＳＳＷ１９へ変更される。また、図８の制御信号ＡＳＷ０〜ＡＳＷ３と制御信号ＳＳＷ０〜ＳＳＷ３が、制御信号ＡＳＷ２０〜ＡＳＷ２３と制御信号ＳＳＷ２０〜ＳＳＷ２３へ変更される。
【００９０】
図９には、８つのアナログ入力端子ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３のおのおのに入力されるアナログ信号をスキャン動作によって、順次デジタル信号へ変換する場合における制御信号ＡＳＷ０〜ＡＳＷ７と制御スイッチＣＳＷ０〜ＣＳＷ３の動作波形を示している。図９の動作波形図が図２と異なる点は、図９において、図２の制御信号ＳＳＷ０〜ＳＳＷ７が信号変換回路ＳＷＣＮＶによって変換された制御信号ＡＳＷ０〜ＡＳＷ７へ変更された点である。制御信号ＡＳＷ０〜ＡＳＷ７へ変更されたことにより、図５で説明した様に、制御信号ＡＳＷ０〜ＡＳＷ７のおのおののハイレベルの期間がＴ１（４Ｃ）とされ、寄生容量Ｃｓ１，Ｃｓ２，Ｃｓ３の充電時間が期間Ｔ４（０．２Ｃ）から期間Ｔ３（３．２Ｃ）へ変更されている。
【００９１】
また、図６で説明した様に、時刻ｔ１において、制御信号ＡＳＷ７がハイレベルからロウレベルへ遷移することに基づいて、制御信号ＡＳＷ３がロウレベルからハイレベルへ遷移する。時刻ｔ２において、制御信号ＡＳＷ０がハイレベルからロウレベルへ遷移することに基づいて、制御信号ＡＳＷ４がロウレベルからハイレベルへ遷移する。時刻ｔ３において、制御信号ＡＳＷ１がハイレベルからロウレベルへ遷移することに基づいて、制御信号ＡＳＷ５がロウレベルからハイレベルへ遷移する。時刻ｔ４において、制御信号ＡＳＷ２がハイレベルからロウレベルへ遷移することに基づいて、制御信号ＡＳＷ６がロウレベルからハイレベルへ遷移する。
【００９２】
同様に、時刻ｔ５において、制御信号ＡＳＷ３がハイレベルからロウレベルへ遷移することに基づいて、制御信号ＡＳＷ７がロウレベルからハイレベルへ遷移する。時刻ｔ６において、制御信号ＡＳＷ４がハイレベルからロウレベルへ遷移することに基づいて、制御信号ＡＳＷ０がロウレベルからハイレベルへ遷移する。時刻ｔ７において、制御信号ＡＳＷ５がハイレベルからロウレベルへ遷移することに基づいて、制御信号ＡＳＷ１がロウレベルからハイレベルへ遷移する。時刻ｔ８において、制御信号ＡＳＷ６がハイレベルからロウレベルへ遷移することに基づいて、制御信号ＡＳＷ２がロウレベルからハイレベルへ遷移する。時刻ｔ９において、制御信号ＡＳＷ７がハイレベルからロウレベルへ遷移することに基づいて、制御信号ＡＳＷ３がロウレベルからハイレベルへ遷移する。
【００９３】
時刻ｔ１０〜時刻ｔ１３では、時刻ｔ２〜時刻ｔ５で説明したのと同様な動作が行われる。図９の他の動作は、図２の動作と同じであり、説明を省略する。
【００９４】
各増幅回路ＡＭＰ０〜ＡＭＰ３は常に通電状態を維持させる構成とされているので、制御スイッチＣＳＷ０〜ＣＳＷ３の制御信号ＳＣＳＷ０〜ＳＣＳＷ３がロウレベルからハイレベルへ切り替わった時には、対応する増幅回路ＡＭＰ０〜ＡＭＰ３の出力は十分安定した状態とされており、次のアナログ入力信号の電位がサンプルアンドホールド回路ＳＨに伝達されることになる。したがって、図５で説明した様に、寄生容量Ｃｓ１，Ｃｓ２、Ｃｓ３のチャージ時間が１６倍にできるので、大きなコストアップを避けながら、高速でのアナログデジタル変換を実施することができ、アナログ入力端子の外部回路の簡素化、および、低コスト化などの効果を得ることができる。
【００９５】
（信号変換回路ＳＷＣＮＶの構成例１）
図１０は、図４の信号変換回路ＳＷＣＮＶの構成例１を示す図である。図１０に示される信号変換回路ＳＷＣＮＶ１は、８個のアナログ入力端子ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３に接続されるアナログ入力スイッチＳＷ０〜ＳＷ７を、制御信号ＡＳＷ０〜ＡＳＷ７を用いてスキャン動作する場合の信号変換回路ＳＷＣＮＶの構成例が示される。信号変換回路ＳＷＣＮＶ１は、８個のオア回路ＯＲ０〜ＯＲ７を含む。
【００９６】
オア回路ＯＲ０は、その４つ入力端子に、４つの制御信号（ＳＳＷ５、ＳＳＷ６、ＳＳＷ７，ＳＳＷ０）受けて、制御信号ＡＳＷ０を生成する。オア回路ＯＲ１は、その４つ入力端子に、４つの制御信号（ＳＳＷ６、ＳＳＷ７、ＳＳＷ０，ＳＳＷ１）受けて、制御信号ＡＳＷ１を生成する。オア回路ＯＲ２は、その４つ入力端子に、４つの制御信号（ＳＳＷ７、ＳＳＷ０、ＳＳＷ１，ＳＳＷ２）受けて、制御信号ＡＳＷ２を生成する。オア回路ＯＲ３は、その４つ入力端子に、４つの制御信号（ＳＳＷ０、ＳＳＷ１、ＳＳＷ２，ＳＳＷ３）受けて、制御信号ＡＳＷ３を生成する。
【００９７】
オア回路ＯＲ４は、その４つ入力端子に、４つの制御信号（ＳＳＷ１、ＳＳＷ２、ＳＳＷ３，ＳＳＷ４）受けて、制御信号ＡＳＷ４を生成する。オア回路ＯＲ５は、その４つ入力端子に、４つの制御信号（ＳＳＷ２、ＳＳＷ３、ＳＳＷ４，ＳＳＷ５）受けて、制御信号ＡＳＷ５を生成する。オア回路ＯＲ６は、その４つ入力端子に、４つの制御信号（ＳＳＷ３、ＳＳＷ４、ＳＳＷ５，ＳＳＷ６）受けて、制御信号ＡＳＷ６を生成する。オア回路ＯＲ７は、その４つ入力端子に、４つの制御信号（ＳＳＷ４、ＳＳＷ５、ＳＳＷ６，ＳＳＷ７）受けて、制御信号ＡＳＷ７を生成する。
【００９８】
これにより、信号変換回路ＳＷＣＮＶ１は、ハイレベルの期間Ｔ１を有する制御信号ＡＳＷ０〜ＡＳＷ７を生成できる。
【００９９】
信号変換回路ＳＷＣＮＶ１によれば、マルチプレクサＭＰＸ内の１部のアナログ入力スイッチ（ＳＷ０〜ＳＷ７）を制御信号ＡＳＷ０〜ＡＳＷ７で駆動することができる。マルチプレクサＭＰＸ内の他のアナログ入力スイッチ（ＳＷ８〜ＳＷ２３）は制御信号ＳＳＷ８〜ＳＳＷ２３によって駆動することができる。アナログ入力スイッチ（ＳＷ０〜ＳＷ７）に接続されるアナログ入力端子ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３において、アナログ入力信号の変換誤差が大きい場合に有効である。なお、この場合、マルチプレクサＭＰＸ内の他のアナログ入力スイッチ（ＳＷ８〜ＳＷ２３）に接続されるアナログ入力端子ＡＮ２０〜ＡＮ２３、ＡＮ３０〜ＡＮ３３、ＡＮ４０〜ＡＮ４３、ＡＮ５０〜ＡＮ５３では、アナログ入力信号の変換誤差が比較的小さいのが前提である。
【０１００】
したがって、アナログ入力信号の変換誤差が大きいと思われるアナログ入力信号に対応するアナログ入力スイッチを選択的にまたは局所的に制御信号ＡＳＷで駆動できるので、アナログデジタル変換回路ＡＤＣの全体的な変換誤差を低減することができる。また、アナログデジタル変換回路ＡＤＣを含む半導体装置の利便性及び応用性を高めることができる。
【０１０１】
（信号変換回路ＳＷＣＮＶの構成例２）
図１１は、図４の信号変換回路ＳＷＣＮＶの構成例２を示す図である。図１１に示される信号変換回路ＳＷＣＮＶ２は、２４個のアナログ入力端子ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３、ＡＮ２０〜ＡＮ２３、ＡＮ３０〜ＡＮ３３、ＡＮ４０〜ＡＮ４３、ＡＮ５０〜ＡＮ５３をスキャン動作する場合における信号変換回路ＳＷＣＮＶの構成例が示される。信号変換回路ＳＷＣＮＶ２は、２４個のオア回路ＯＲ０〜ＯＲ２３を含む。
【０１０２】
オア回路ＯＲ０は、その４つ入力端子に、４つの制御信号（ＳＳＷ２１、ＳＳＷ２２、ＳＳＷ２３，ＳＳＷ０）受けて、制御信号ＡＳＷ０を生成する。オア回路ＯＲ１は、その４つ入力端子に、４つの制御信号（ＳＳＷ２２、ＳＳＷ２３、ＳＳＷ０，ＳＳＷ１）受けて、制御信号ＡＳＷ１を生成する。オア回路ＯＲ２は、その４つ入力端子に、４つの制御信号（ＳＳＷ２３、ＳＳＷ０、ＳＳＷ１，ＳＳＷ２）受けて、制御信号ＡＳＷ２を生成する。オア回路ＯＲ３は、その４つ入力端子に、４つの制御信号（ＳＳＷ０、ＳＳＷ１、ＳＳＷ２，ＳＳＷ３）受けて、制御信号ＡＳＷ３を生成する。
【０１０３】
同様に、オア回路ＯＲ４〜ＯＲ２３が設けられて、制御信号ＡＳＷ４〜ＡＳＷ２３が形成される。オア回路ＯＲ４〜ＯＲ２３において、制御信号ＡＳＷｎを生成するＯＲｎは、その４つ入力端子に、４つの制御信号（ＳＳＷｎ、ＳＳＷｎ−１、ＳＳＷｎ−２、ＳＳＷｎ−３）を受ける様に構成される。ここで、ｎは、４から２３の正の整数である。
【０１０４】
これにより、信号変換回路ＳＷＣＮＶ２は、ハイレベルの期間Ｔ１を有する制御信号ＡＳＷ０〜ＡＳＷ２３を生成できる。
【０１０５】
したがって、アナログ入力信号の変換誤差が大きいと思われるアナログ入力信号に対応するアナログ入力スイッチの全部を制御信号ＡＳＷで駆動できるので、アナログデジタル変換回路ＡＤＣの全体的な変換誤差を低減することができる。
【０１０６】
（変形例１）
変形例１は、複数の制御信号ＡＳＷ（ＡＳＷ０〜ＡＳＷ２３）と複数の制御信号ＳＳＷ（ＳＳＷ０〜ＳＳＷ２３）とのいずれか一方を、マルチプレクサＭＰＸ内の複数のアナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）へ供給可能とする信号切換回路ＳＳＣＫＴを設けたものである。信号切換回路ＳＳＣＫＴは、制御レジスタＲＥＧの値で制御する。
【０１０７】
図１２は、変形例１に係るアナログデジタル変換回路ＡＤＣの要部を示す図である。図１２に示す様に、アナログデジタル変換回路ＡＤＣは、制御回路ＣＮＴと、信号変換回路ＳＷＣＮＶと、信号切換回路ＳＳＣＫＴと、を含む。つまり、図４の制御回路ＣＮＴとマルチプレクサＭＰＸとの間の構成が、図１２に示される構成へと変更される。
【０１０８】
図１２に示す様に、制御レジスタＲＥＧは、一例では、制御回路ＣＮＴの内部に設けられる。制御レジスタＲＥＧは、第１データと、第１データと異なる第２データとを格納可能であり、たとえば、中央処理装置（ＣＰＵ）から第１データまたは第２データを書き込みことが可能である。一例では、第１データは「０（ゼロ）」の様な値であり、第２データは「１」の様な値である。
【０１０９】
信号切換回路ＳＳＣＫＴは、制御回路ＣＮＴから出力される制御信号ＳＳＷ０〜ＳＳＷ２３を受ける第１入力部Ｉ１と、信号変換回路ＳＷＣＮＶから生成された制御信号ＡＳＷ０〜ＡＳＷ２３を受ける第２入力部Ｉ２と、出力部Ｏと、を含む。出力部はマルチプレクサＭＰＸ内の複数のアナログ入力スイッチＳＷ０〜ＳＷ２３に接続される。
【０１１０】
制御レジスタＲＥＧに第１データ「０」が書き込まれた場合、信号切換回路ＳＳＣＫＴは、第１入力部Ｉ１を出力部Ｏに接続する第１パスＰＴ１を形成する。これにより、制御信号ＳＳＷ０〜ＳＳＷ２３がアナログ入力スイッチＳＷ０〜ＳＷ２３へ供給されることになる。
【０１１１】
一方、制御レジスタＲＥＧに第２データ「１」が書き込まれた場合、信号切換回路ＳＳＣＫＴは、第２入力部Ｉ２を出力部Ｏに接続する第２パスＰＴ２を形成する。これにより、制御信号ＡＳＷ０〜ＡＳＷ２３がアナログ入力スイッチＳＷ０〜ＳＷ２３へ供給されることになる。
【０１１２】
したがって、アナログ入力スイッチＳＷ０〜ＳＷ２３を、制御信号ＡＳＷ０〜ＡＳＷ２３と制御信号ＳＳＷ０〜ＳＳＷ２３とから選択して駆動できる。たとえば、アナログデジタル変換回路ＡＤＣ変換回路のサンプリングの時間不足による誤差を補正可能なソフトウエアプログラムを半導体装置のユーザーがすでに開発して有している場合、制御信号ＡＳＷ０〜ＡＳＷ２３によってアナログ入力スイッチＳＷ０〜ＳＷ２３を駆動する必要はない。したがって、制御信号ＳＳＷ０〜ＳＳＷ２３によってアナログ入力スイッチＳＷ０〜ＳＷ２３を駆動する方法へ、制御レジスタの値に基づいて、変更できる。
【０１１３】
なお、制御レジスタＲＥＧを制御回路ＣＮＴの内部に設けた一例を説明したが、これに限定されない。制御レジスタＲＥＧは、制御回路ＣＮＴ以外の場所に設けてもよい。たとえは、制御レジスタＲＥＧは、半導体装置の中央処理装置の制御レジスタとして設けられてもよい。
【０１１４】
信号切換回路ＳＳＣＫＴを有する場合、制御信号ＡＳＷ０〜ＡＳＷ２３を用いたアナログデジタル変換動作の実施の後あるいは実施中に、制御信号ＳＳＷ０〜ＳＳＷ２３を用いたアナログデジタル変換動作へ変更する場合もあり得る。また、逆に、制御信号ＳＳＷ０〜ＳＳＷ２３を用いたアナログデジタル変換動作の実施の後あるいは実施中に、制御信号ＡＳＷ０〜ＡＳＷ２３を用いたアナログデジタル変換動作へ変更する場合もあり得る。このような場合、信号切換回路ＳＳＣＫＴに、アナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）をすべてオフ状態とする機能を追加するのが良い。アナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）をすべてオフ状態とすることで、アナログ入力信号のサンプリングを一時的にオフ状態にできるので、誤変換等の不所望なアナログデジタル変換動作を回避できる。
【０１１５】
変形例１によれは、信号切換回路ＳＳＣＫＴを設けたことにより、アナログデジタル変換回路ＡＤＣを含む半導体装置の使い勝手や利便性を向上できる。
【０１１６】
（変形例２）
変形例２では、入力オフタイミング信号（ＯＦＴＳ）を生成する入力オフタイミング信号生成回路ＯＦＦＴＭＧをアナログデジタル変換回路ＡＤＣに設け、入力オフタイミング信号（ＯＦＴＳ）によって信号切換回路ＳＳＣＫＴ１を制御するものである。信号切換回路ＳＳＣＫＴ１は、入力オフタイミング信号（ＯＦＴＳ）に基づいて、アナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）に供給されている制御信号ＡＳＷ０〜ＡＳＷ２３を、制御信号ＳＳＷ０〜ＳＳＷ２３へ変更する。なお、信号切換回路ＳＳＣＫＴ１には、変形例１で説明した様に、アナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）をすべてオフ状態とする機能（ＡＯＣＮＴ）も追加されている。
【０１１７】
図１３は、変形例２に係るアナログデジタル変換回路ＡＤＣの要部を示す図である。図１３に示す様に、アナログデジタル変換回路ＡＤＣは、制御回路ＣＮＴと、信号変換回路ＳＷＣＮＶと、信号切換回路ＳＳＣＫＴ１と、入力オフタイミング信号生成回路ＯＦＦＴＭＧと、を含む。つまり、図４の制御回路ＣＮＴとマルチプレクサＭＰＸとの間の構成が、図１３に示される構成へと変更される。
【０１１８】
信号切換回路ＳＳＣＫＴ１は、変形例１の信号切換回路ＳＳＣＫＴと同様に、制御回路ＣＮＴから出力される制御信号ＳＳＷ０〜ＳＳＷ２３を受ける第１入力部Ｉ１と、信号変換回路ＳＷＣＮＶから生成された制御信号ＡＳＷ０〜ＡＳＷ２３を受ける第２入力部Ｉ２と、出力部Ｏと、を含む。出力部はマルチプレクサＭＰＸ内の複数のアナログ入力スイッチＳＷ０〜ＳＷ２３に接続される。信号切換回路ＳＳＣＫＴ１は、さらに、アナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）をすべてオフ状態とする機能として全オフ制御回路ＡＯＣＮＴを含む。
【０１１９】
入力オフタイミング信号生成回路ＯＦＦＴＭＧは、予めノイズが発生するタイミングが予測できる場合において、ノイズの発生するタイミングで、たとえば、ハイレベルの様な入力オフタイミング信号ＯＦＴＳを出力する。入力オフタイミング信号ＯＦＴＳは、一時的にハイレベルとなるタイミングパルス信号と見做すことができる。
【０１２０】
入力オフタイミング信号生成回路ＯＦＦＴＭＧからハイレベルの様な入力オフタイミング信号ＯＦＴＳが出力された場合、信号切換回路ＳＳＣＫＴ１は、第２入力部Ｉ２を出力部Ｏに接続する第２パスＰＴ２から第１入力部Ｉ１を出力部Ｏに接続する第１パスＰＴ１へ一時的に変更する。これにより、信号切換回路ＳＳＣＫＴ１は、アナログ入力スイッチＳＷ０〜ＳＷ２３に供給されていた制御信号ＡＳＷ０〜ＡＳＷ２３を制御信号ＳＳＷ０〜ＳＳＷ２３へ一時的に切り換える。この場合、制御信号ＡＳＷ０〜ＡＳＷ２３を制御信号ＳＳＷ０〜ＳＳＷ２３へ切り換えた後、所定時間の経過後、制御信号ＳＳＷ０〜ＳＳＷ２３が制御信号ＡＳＷ０〜ＡＳＷ２３へ切り換えられることになる。つまり、ノイズの発生するタイミングないし期間では、制御信号ＳＳＷ０〜ＳＳＷ２３をアナログ入力スイッチＳＷ０〜ＳＷ２３へ供給し、ノイズの発生しないタイミングないし期間では、制御信号ＡＳＷ０〜ＡＳＷ２３をアナログ入力スイッチＳＷ０〜ＳＷ２３へ供給する。
【０１２１】
これにより、ノイズの発生するタイミングないし期間では、制御信号ＡＳＷ０〜ＡＳＷ２３によって期間が延長されていたアナログ入力信号による寄生容量の充電期間Ｔ３（図５参照）が削減されるので、ノイズの重畳されたアナログ入力信号の電位をサンプリングしてデジタル変換する確率が低減できる。一方、ノイズの発生しないタイミングないし期間では、制御信号ＡＳＷ０〜ＡＳＷ２３によって期間が延長された充電期間Ｔ３によって、アナログ入力信号により寄生容量を充電できるので、アナログデジタル変換回路ＡＤＣの全体的な変換誤差を低減することができる。したがって、アナログデジタル変換回路ＡＤＣのアナログデジタル変換精度をさらに向上させることができる。
【０１２２】
制御信号ＡＳＷ０〜ＡＳＷ２３を制御信号ＳＳＷ０〜ＳＳＷ２３へ切り換える場合、切り替え時に、不所望な誤変換が発生する場合も考えられる。このような不所望な誤変換の発生を防止する場合、制御信号ＡＳＷ０〜ＡＳＷ２３を制御信号ＳＳＷ０〜ＳＳＷ２３へ切り換える際に、全オフ制御回路ＡＯＣＮＴによって、一旦、アナログ入力スイッチＳＷ０〜ＳＷ２３の全てをオフ状態とし、その後、アナログ入力スイッチＳＷ０〜ＳＷ２３に制御信号ＳＳＷ０〜ＳＳＷ２３を供給する。また、制御信号ＳＳＷ０〜ＳＳＷ２３を制御信号ＡＳＷ０〜ＡＳＷ２３へ切り換える際に、全オフ制御回路ＡＯＣＮＴによって、一旦、アナログ入力スイッチＳＷ０〜ＳＷ２３の全てをオフ状態とし、その後、アナログ入力スイッチＳＷ０〜ＳＷ２３に制御信号ＡＳＷ０〜ＡＳＷ２３を供給する。つまり、信号切換回路ＳＳＣＫＴ１の全オフ制御回路ＡＯＣＮＴは、一時的にアナログ入力スイッチＳＷ（ＳＷ０〜ＳＷ２３）をすべてオフ状態とするように、制御信号ＳＳＷ０〜ＳＳＷ２３または制御信号ＡＳＷ０〜ＡＳＷ２３をロウレベルとする。
【０１２３】
これにより、制御信号ＡＳＷ０〜ＡＳＷ２３と制御信号ＳＳＷ０〜ＳＳＷ２３とを切り換える場合において、不所望な誤変換を防止できる。
【０１２４】
入力オフタイミング信号生成回路ＯＦＦＴＭＧは、中央処理装置（ＣＰＵ）を含む半導体装置の制御プログラムの中で、予めノイズが発生するタイミングが予測できる場合、アナログ入力信号のサンプリングを一時的にオフ状態することを実現するためにも利用することができる。
【０１２５】
たとえば、半導体装置がＣＡＮ（Ｃｏｎｔｏｒｌｌｅｒ  Ａｒｉａ  Ｎｅｔｗｏｒｋ）通信回路を含む場合、ＣＡＮ通信回路の所定の動作がノイズの発生源になる場合がある。このような場合、入力オフタイミング信号生成回路ＯＦＦＴＭＧは、ソフトウエア的に、制御プログラムの中においてノイズの発生が予測されるタイミングに基づいて、入力オフタイミング信号ＯＦＴＳを生成し、信号切換回路ＳＳＣＫＴ１へ出力する。入力オフタイミング信号ＯＦＴＳを受けた信号切換回路ＳＳＣＫＴ１は、上述したように、動作する。
【０１２６】
これにより、アナログデジタル変換回路ＡＤＣのアナログデジタル変換精度をさらに向上させることができる。
【０１２７】
（変形例３）
変形例２は、ソフトウエア的にノイズの発生の予測し、予測されたノイズの発生タイミングに基づいて、制御信号ＡＳＷ０〜ＡＳＷ２３を制御信号ＳＳＷ０〜ＳＳＷ２３へ一時的に変更して、アナログ入力スイッチＳＷ０〜ＳＷ２３へ供給するものである。変形例３では、ハードウエア的にノイズの発生を検出するノイズ検出回路ＮＤＥＴをアナログデジタル変換回路ＡＤＣに設ける。外来ノイズ等の発生の予測が不可能な場合においても、アナログデジタル変換回路ＡＤＣの変換誤差を小さくすることができる。
【０１２８】
図１４は、変形例３に係るアナログデジタル変換回路ＡＤＣの要部を示す図である。図１４に示す様に、アナログデジタル変換回路ＡＤＣは、制御回路ＣＮＴと、信号変換回路ＳＷＣＮＶと、信号切換回路ＳＳＣＫＴ１と、入力オフタイミング信号生成回路ＯＦＦＴＭＧと、ノイズ検出回路ＮＤＥＴと、を含む。つまり、図４の制御回路ＣＮＴとマルチプレクサＭＰＸとの間の構成が、図１４に示される構成へと変更される。図１４が図１３と異なる点は、図１４において、アナログ入力端子ＡＮｎに接続されたノイズ検出回路ＮＤＥＴが設けられた点である。図１４の他の構成及び動作は、図１３の構成及び動作と同じであるので、説明は省略する。
【０１２９】
アナログ入力端子ＡＮｎは、図４に示すアナログ入力端子ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３、ＡＮ２０〜ＡＮ２３、ＡＮ３０〜ＡＮ３３、ＡＮ４０〜ＡＮ４３、ＡＮ５０〜ＡＮ５３の各々である。すなわち、アナログ入力端子ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３、ＡＮ２０〜ＡＮ２３、ＡＮ３０〜ＡＮ３３、ＡＮ４０〜ＡＮ４３、ＡＮ５０〜ＡＮ５３の全端子に、ノイズ検出回路ＮＤＥＴが接続される。あるいは、半導体装置が形成される半導体基板の面積を低減させたい場合、ノイズ検出回路ＮＤＥＴは、アナログ入力端子ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３、ＡＮ２０〜ＡＮ２３、ＡＮ３０〜ＡＮ３３、ＡＮ４０〜ＡＮ４３、ＡＮ５０〜ＡＮ５３から選択された一部のアナログ入力端子に接続することができる。選択された一部のアナログ入力端子は、たとえば、ノイズが問題となると予測されるアナログ入力端子である。
【０１３０】
ノイズ検出回路ＮＤＥＴは、アナログ入力端子ＡＮｎに入力されるアナログ入力信号にノイズが重畳された場合、その重畳されたノイズを検出し、ノイズ検出結果を入力オフタイミング信号生成回路ＯＦＦＴＭＧへ出力する。
【０１３１】
入力オフタイミング信号生成回路ＯＦＦＴＭＧは、入力されたノイズ検出結果（ノイズ検出信号）をトリガとして、入力オフタイミング信号ＯＦＴＳを生成し、信号切換回路ＳＳＣＫＴ１へ出力する。信号切換回路ＳＳＣＫＴ１は、入力オフタイミング信号ＯＦＴＳに基づいて、変形例２で説明した様に、アナログ入力スイッチＳＷ０〜ＳＷ２３に供給されていた制御信号ＡＳＷ０〜ＡＳＷ２３を制御信号ＳＳＷ０〜ＳＳＷ２３へ一時的に切り換える。この場合、制御信号ＡＳＷ０〜ＡＳＷ２３を制御信号ＳＳＷ０〜ＳＳＷ２３へ切り換えた後、所定時間の経過後、制御信号ＳＳＷ０〜ＳＳＷ２３が制御信号ＡＳＷ０〜ＡＳＷ２３へ切り換えられる。所定時間の経過は、たとえば、半導体装置に設けられたタイマー回路（ＴＭ）などによって計測できる。
【０１３２】
（ノイズ検出回路ＮＤＥＴの構成例）
図１５は、図１４のノイズ検出回路ＮＤＥＴの構成例を示す図である。図１６は、図１５のノイズ検出回路ＮＤＥＴの動作波形を説明する図である。
【０１３３】
図１５に示す様に、ノイズ検出回路ＮＤＥＴは、アナログ入力端子ＡＮｎに接続された微分回路ＤＩＦと、微分回路ＤＩＦに接続された増幅回路ＯＰと、を含む。微分回路ＤＩＦは、容量素子Ｃと、抵抗素子Ｒと、を含む。容量素子Ｃは、アナログ入力端子ＡＮｎに接続された第１端子と、増幅回路ＯＰの非反転入力（＋）に接続された第２端子と、を有する。抵抗素子Ｒは、容量素子Ｃの第２端子と接地電位ＡＧＮＤとの間に接続される。増幅回路ＯＰの反転入力（−）は、接地電位ＡＧＮＤされる。増幅回路ＯＰの出力端子Ｏは、入力オフタイミング信号生成回路ＯＦＦＴＭＧの入力端子に接続される。
【０１３４】
図１６を参照し、ノードｎ１は図１４の微分回路ＤＩＦの出力端子のノードを示し、ノードｎ２は図１４の増幅回路ＯＰの出力端子のノードを示している。アナログ入力端子ＡＮｎには、ノイズｎｉｚを含むアナログ入力信号が供給されているものとする。この場合、微分回路ＤＩＦは、ノイズｎｉｚを含むアナログ入力信号を微分し、ノードｎ１の波形で示す様に、バイアスＢｉａｓを変更する。増幅回路ＯＰは、ノードｎ２の波形で示す様に、ノードｎ１のノイズｎｉｚ成分に対応する微分波形の振幅を増幅し、ノイズ検出信号Ｎｄを生成する。
【０１３５】
入力オフタイミング信号生成回路ＯＦＦＴＭＧの入力端子には、ノードｎ２の波形が供給されており、入力オフタイミング信号生成回路ＯＦＦＴＭＧは、ノイズ検出信号Ｎｄをトリガとして、入力オフタイミング信号ＯＦＴＳを生成する。
【０１３６】
（ノイズ検出回路ＮＤＥＴの変形例）
図１７は、変形例に係るノイズ検出回路ＮＤＥＴ１の構成例を示す図である。図１８は、図１７のノイズ検出回路ＮＤＥＴ１の動作波形を説明する図である。
【０１３７】
図１７のノイズ検出回路ＮＤＥＴ１が図１５のノイズ検出回路ＮＤＥＴと異なる点は、図１７において、増幅回路ＯＰの出力端子に接続された遅延素子Ｄｅｌとオア回路ＯＲｎとが設けられた点である。オア回路ＯＲｎは、増幅回路ＯＰの出力端子に接続された第１入力端子１ｎと、増幅回路ＯＰの出力端子に、遅延素子Ｄｅｌを介して接続された第２入力端子２ｎと、出力端子Ｏｎと、を含む。したがって、オア回路ＯＲｎは、ノードｎ２の微分波形を拡幅させたノイズ検出信号（Ｎｄｅ）を出力する。図１７のノイズ検出回路ＮＤＥＴ１の他の構成及び動作は、図１５のノイズ検出回路ＮＤＥＴの構成及び動作と同じであるので、説明は省略する。
【０１３８】
図１８に示す動作波形が図１６に示す動作波形と異なる点は、遅延素子Ｄｅｌの出力のノードｎ３の動作波形と、オア回路ＯＲｎの出力端子Ｏｎのノードｎ４の動作波形とが追加された点である。図１８に示すアナログ入力端子ＡＮｎ、ノードｎ１、ノードｎ２のおのおの波形は、図１６に示すアナログ入力端子ＡＮｎ、ノードｎ１、ノードｎ２のおのおの波形と同じであるので、説明は省略する。
【０１３９】
図１８に示す様に、ノードｎ３の波形は、ノードｎ２のノイズ検出信号Ｎｄを遅延素子Ｄｅｌによって遅延させた波形である。ノードｎ３の波形とノードｎ２の波形とがオア回路ＯＲｎに入力されるので、ノードｎ４には、拡幅されたノイズ検出信号Ｎｄｅが出力される。
【０１４０】
入力オフタイミング信号生成回路ＯＦＦＴＭＧの入力端子には、ノードｎ４の波形が供給されており、入力オフタイミング信号生成回路ＯＦＦＴＭＧは、ノイズ検出信号Ｎｄｅをトリガとして、入力オフタイミング信号ＯＦＴＳを生成する。ノイズ検出信号Ｎｄｅの幅はノイズ検出信号Ｎｄの幅と比較して拡幅されているので、アナログ入力信号をサンプリングしない時間は、ノイズ検出信号Ｎｄをトリガとした場合と比較して、伸長されることとなる。したがって、アナログ入力端子に重畳される外来ノイズの影響をさらに低減することが可能となる。
【０１４１】
（変形例４）
図１９は、変形例４に係るアナログデジタル変換回路ＡＤＣ１の構成例を説明する図である。図１９のアナログデジタル変換回路ＡＤＣ１が図４のアナログデジタル変換回路ＡＤＣと異なる点は、図１９において、トラックアンドホールド回路ＴＨ０，ＴＨ１が設けられている点である。図１９のアナログデジタル変換回路ＡＤＣ１の他の構成及び動作は、図４のアナログデジタル変換回路ＡＤＣの他の構成及び動作と同じであるので、説明は省略する。
【０１４２】
トラックアンドホールド回路ＴＨ０は、６個のアナログ入力スイッチＳＷ０，ＳＷ４，ＳＷ８、ＳＷ１２、ＳＷ１６，ＳＷ２０とサンプルアンドホールド回路ＳＨとの間に設けられる。アナログ入力スイッチＳＷ０，ＳＷ４，ＳＷ８、ＳＷ１２、ＳＷ１６，ＳＷ２０は、制御信号ＡＳＷ０、ＡＳＷ４，ＡＳＷ８、ＡＳＷ１２、ＡＳＷ１６，ＡＳＷ２０によって制御する。トラックアンドホールド回路ＴＨ０は、アナログ入力スイッチＳＷ０，ＳＷ４，ＳＷ８、ＳＷ１２、ＳＷ１６，ＳＷ２０の内の１つのアナログ入力スイッチがオン状態とされているとき、そのオン状態のアナログ入力スイッチを介して入力されるアナログ入力信号の信号電位に追従する信号電位を出力する。サンプルアンドホールド回路ＳＨがトラックアンドホールド回路ＴＨ０の出力する信号電位をサンプリングするとき、トラックアンドホールド回路ＴＨ０はその時点でのアナログ入力信号の信号電位をホールドする。サンプルアンドホールド回路ＳＨによってサンプリングされた信号電位は、比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣによってデジタル信号へ変換される。
【０１４３】
トラックアンドホールド回路ＴＨ１は、６個のアナログ入力スイッチＳＷ１，ＳＷ５，ＳＷ９、ＳＷ１３、ＳＷ１７，ＳＷ２１とサンプルアンドホールド回路ＳＨとの間に設けられる。６個のアナログ入力スイッチＳＷ１，ＳＷ５，ＳＷ９、ＳＷ１３、ＳＷ１７，ＳＷ２１は、制御信号ＡＳＷ１、ＡＳＷ５，ＡＳＷ９、ＡＳＷ１３、ＡＳＷ１７，ＡＳＷ２１によって制御する。トラックアンドホールド回路ＴＨ１は、アナログ入力スイッチＳＷ１，ＳＷ５，ＳＷ９、ＳＷ１３、ＳＷ１７，ＳＷ２１の内の１つのアナログ入力スイッチがオン状態とされているとき、そのオン状態のアナログ入力スイッチを介して入力されるアナログ入力信号の信号電位に追従する信号電位を出力する。サンプルアンドホールド回路ＳＨがトラックアンドホールド回路ＴＨ１の出力する信号電位をサンプリングするとき、トラックアンドホールド回路ＴＨ１はその時点でのアナログ入力信号の信号電位をホールドする。サンプルアンドホールド回路ＳＨによってサンプリングされた信号電位は、比較回路ＣＭＰおよびアナログデジタル変換器ＳＡＲ／ＤＡＣによってデジタル信号へ変換される。
【０１４４】
したがって、実施例と同様な効果を得ることができる。また、トラックアンドホールド回路ＴＨ０，ＴＨ１へ接続される外部アナログ入力信号の接続時間を長くすることができるので、トラックアンドホールド回路ＴＨ０，ＴＨ１に係る逐次比較型のアナログデジタル変換回路ＡＤＣ１のサンプリング誤差を低減することができる。
【０１４５】
（応用例）
図２０は、応用例に係る半導体装置１の構成例を示す図である。図２０に示す半導体装置１は、１つの半導体チップに形成された車載用のマイクロプロセッサＭＣＵである。マイクロプロセッサＭＣＵは、中央処理装置（ＣＰＵ）１３０、フラッシュメモリなどから構成された不揮発性メモリ（ＲＯＭ）１３１、スタテックランダムアクセスメモリ（ＳＲＡＭ）などから構成された揮発性メモリ（ＲＡＭ）１３２、システム制御回路（ＳＣＮＴ）１３３と、を含む。マイクロプロセッサＭＣＵは、さらに、マイクロプロセッサＭＣＵの周辺回路とされるアナログデジタル変換回路（ＡＤＣ）１３４、タイマー回路（ＴＭ）１３５、ＣＡＮ通信回路（ＣＡＮ）１３６、および電源回路（ＰＳＣ）１３７等を含む。これらの回路（１３０、１３１、１３２、１３３、１３４、１３５，１３６）はバス１３８を介して相互に接続されている。電源回路１４は、この例では、電源電位ＶＣＣと接地電位ＧＮＤとを受けるようにされており、回路（１３０、１３１、１３２、１３３、１３５，１３６）等のデジタル回路用の内部電源電位やデジタル回路用の内部接地電位を生成する。
【０１４６】
不揮発性メモリ１３１は、中央処理装置１３０が実行する制御プログラムやソフトウエアなどを格納する。揮発性メモリ１３２は、中央処理装置１３０の作業領域とされ、一時データの格納に利用される。
【０１４７】
アナログデジタル変換回路（ＡＤＣ）１３４は、実施の形態、実施例、変形例１〜変形例４のアナログデジタル変換回路ＡＤＣ、ＡＤＣ１が適用可能である。アナログデジタル変換回路（ＡＤＣ）１３４は、アナログ入力端子ＡＮに接続される。アナログ入力端子ＡＮには、複数のセンサ回路ＳＥＮが接続される。アナログ入力端子ＡＮは、実施例で説明された様に、アナログ入力端子ＡＮ００〜ＡＮ０３、ＡＮ１０〜ＡＮ１３、ＡＮ２０〜ＡＮ２３、ＡＮ３０〜ＡＮ３３、ＡＮ４０〜ＡＮ４３、ＡＮ５０〜ＡＮ５３とすることができる。アナログデジタル変換回路（ＡＤＣ）１３４は、この例では、アナログ回路用の電源電位ＡＶＣＣとアナログ回路用の接地電位ＡＧＮＤとを受ける様にされている。アナログ回路用の電源電位ＡＶＣＣとアナログ回路用の接地電位ＡＧＮＤは、電源電位ＶＣＣと接地電位ＧＮＤと分離されているので、アナログデジタル変換回路（ＡＤＣ）１３４は、ノイズの比較的少ない電源電位ＡＶＣＣと接地電位ＡＧＮＤとによって駆動される。これにより、変換誤差の少ないアナログデジタル変換回路１３４が構成される。
【０１４８】
ＣＡＮ通信回路（ＣＡＮ）１３６は、ＣＡＮＢＵＳに接続され、自動車などの車両に設けられた他の車載用のマイクロプロセッサとの間において、ＣＡＮプロトコルに基づいた通信を行う。
【０１４９】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【０１５０】
１：半導体装置
ＡＤＣ：アナログデジタル変換回路
ＡＮ：アナログ入力端子
ＭＰＸ：マルチプレクサ
ＳＷ：アナログ入力スイッチ
ＡＭＰ：増幅回路
ＣＳＷ：制御スイッチ
ＳＨ：サンプルアンドホールド回路
ＣＭＰ：比較回路
ＳＡＲ／ＤＡＣ：アナログデジタル変換器
ＣＮＴ：制御回路
ＳＷＣＮＶ、ＳＷＣＮＶ１、ＳＷＣＮＶ２：信号変換回路
ＳＳＣＫＴ、ＳＳＣＫＴ１：信号切換回路
ＯＦＦＴＭＧ：入力オフタイミング信号生成回路
ＡＯＣＮＴ：全オフ制御回路
ＮＤＥＴ、ＮＤＥＴ１：ノイズ検出回路
ＴＨ０、ＴＨ１：トラックアンドホールド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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