(57)【要約】【課題】大容量のコンデンサを接続したＤＣ／ＤＣコンバータにおいて、入力電圧と出力電圧に電圧差がある状況でも、起動時の突入電流を抑制する手段を提供することができる。【解決手段】第１のフルブリッジ回路と、トランスと、第１のリアクトルと、第２のフルブリッジ回路と、第２のリアクトルと、コンデンサと、制御部とを備え、前記制御部は、起動時に、第１のスイッチングレッグと第２のスイッチングレッグ、及び、第３のスイッチングレッグと第４のスイッチングレッグの少なくとも何れかの組み合わせを所定の第２位相差でスイッチングし、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子、又は、第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子を通常動作時のデューティ比よりも小さい第１のデューティ比で駆動する。【選択図】図１
2020092592.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチング素子と第２のスイッチング素子を接続した第１のスイッチングレッグと、第３のスイッチング素子と第４のスイッチング素子を接続した第２のスイッチングレッグと、前記第１のスイッチングレッグと前記第２のスイッチングレッグとを並列に接続し、第１の入出力端子の直流電圧を交流電圧に変換する第１のフルブリッジ回路と、
トランスと、
前記第１のスイッチング素子と前記第２のスイッチング素子の接続点に一端が接続され、他端が前記トランスの１次巻線の一端に接続された第１のリアクトルと、
第５のスイッチング素子と第６のスイッチング素子を接続した第３のスイッチングレッグと、第７のスイッチング素子と第８のスイッチング素子を接続した第４のスイッチングレッグと、前記第３のスイッチングレッグと前記第４のスイッチングレッグとを並列に接続し、第２の入出力端子の直流電圧を交流電圧に変換する第２のフルブリッジ回路と、
前記第５のスイッチング素子と前記第６のスイッチング素子の接続点に一端が接続され、他端が前記トランスの２次巻線に接続された第２のリアクトルと、
前記それぞれのスイッチング素子に並列に接続されたコンデンサと、
前記それぞれのスイッチング素子を駆動する信号を生成し、前記第１のフルブリッジ回路と前記第２のフルブリッジ回路とのスイッチングの第１位相差を調整することにより、伝送電力を制御する制御部と
を備え、
前記制御部は、
起動時に、前記第１のスイッチングレッグと前記第２のスイッチングレッグ、及び、前記第３のスイッチングレッグと前記第４のスイッチングレッグの少なくとも何れかの組み合わせを所定の第２位相差でスイッチングし、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子、又は、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子を通常動作時のデューティ比よりも小さい第１のデューティ比で駆動する
ことを特徴とするＤＣ／ＤＣコンバータ。
【請求項２】
前記制御部は、
起動時に、前記第１のスイッチングレッグと前記第２のスイッチングレッグを所定の第２位相差でスイッチングする
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記制御部は、
起動時に、前記第３のスイッチングレッグと前記第４のスイッチングレッグを所定の第２位相差でスイッチングする
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記制御部は、
起動時に、
前記第１のスイッチングレッグと前記第２のスイッチングレッグ及び、
前記第３のスイッチングレッグと前記第４のスイッチングレッグ及び
を所定の第２位相差でスイッチングする
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記制御部は、
前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子を、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子を駆動する信号の相補信号を用いて駆動するか、又は、
前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子を、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子を駆動する信号の相補信号を用いて駆動する
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項６】
前記制御部は、
前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子、及び／又は、
前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子の駆動信号を第１のデューティ比まで大きくする第１のステップと、
前記第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差、および、前記第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差を１８０°まで変化させる第２のステップを実行する
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記第２のステップにおいて、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差を入力電流が所定値以下となるよう設定される
ことを特徴とする請求項６に記載のＤＣ／ＤＣコンバータ。
【請求項８】
前記制御部は、
前記第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、第４のスイッチング素子、前記第５のスイッチング素子、第６のスイッチング素子、第７のスイッチング素子、および、第８のスイッチング素子を、前記第１のデューティ比を有する信号を用いて駆動する
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項９】
前記第２のスイッチング素子と第４のスイッチング素子の駆動信号は、それぞれ、
前記第１のスイッチング素子と第３のスイッチング素子の駆動信号と同一のデューティ比で１８０°位相がずれていること、及び／又は、
前記第６のスイッチング素子と第８のスイッチング素子の駆動信号は、それぞれ、
前記第５のスイッチング素子と第７のスイッチング素子の駆動信号と同一のデューティ比で１８０°位相がずれている
ことを特徴とする請求項８に記載のＤＣ／ＤＣコンバータ。
【請求項１０】
前記所定の第２位相差は、
（１８０°  −  （第１のデューティ比×３６０°））
以下であり、
前記制御部は、
前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子、及び／又は、
前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子の駆動信号を第１のデューティ比まで大きくする第１のステップと、
前記第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差、および、前記第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差を１８０°まで変化させる第２のステップを実行する
ことを特徴とする請求項８に記載のＤＣ／ＤＣコンバータ。
【請求項１１】
前記第２のステップにおいて、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差を入力電流が所定値以下となるよう設定される
ことを特徴とする請求項１０に記載のＤＣ／ＤＣコンバータ。
【請求項１２】
前記所定の第２位相差は０°である
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項１３】
前記制御部は、
前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差を操作して入力電流を制御し、出力電圧が目標電圧となるよう調整する第３のステップを実行する
ことを特徴とする請求項６に記載のＤＣ／ＤＣコンバータ。
【請求項１４】
前記制御部は、
前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差を操作して入力電流を制御し、出力電圧が目標電圧となるよう調整する第３のステップを実行する
ことを特徴とする請求項１０に記載のＤＣ／ＤＣコンバータ。
【請求項１５】
前記制御部は、
前記第３のステップにおいて所定の時間内に出力電圧が目標電圧に到達したかどうかを判定し、
到達しなかった場合には前記第１のデューティ比を大きくする
ことを特徴とする請求項１４に記載のＤＣ／ＤＣコンバータ。
【請求項１６】
前記制御部は、
前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子の駆動信号を第２のデューティ比まで大きくする第４のステップを実行し、
前記第４のステップにおいて、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差を操作して出力電圧が目標電圧となるよう制御する
ことを特徴とする請求項１４に記載のＤＣ／ＤＣコンバータ。
【請求項１７】
前記制御部は、
停止時に、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子、及び／又は、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子の駆動信号を所定のデューティ比まで小さくする第１の停止ステップと、
前記第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差、および、前記第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差を０°まで変化させる第２の停止ステップとを実行する
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項１８】
第１のコンデンサと第２のコンデンサを直列に接続したコンデンサ回路を備え、
前記第１のフルブリッジ回路、または、第２のフルブリッジ回路に並列に前記コンデンサ回路を接続し、前記トランスの１次側巻き線または２次側巻き線にセンタータップを設け、
前記センタータップを前記第１のコンデンサと前記第２のコンデンサの接続点に接続し、
前記センタータップが設けられた側の巻き線の第１のリアクトルまたは第２のリアクトルが接続されていない端に第３のリアクトルが接続されている
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項１９】
前記スイッチング素子には、それぞれ、ダイオードが並列に接続されている
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項２０】
前記第１のリアクトル、および第２のリアクトルの少なくとも一つを前記トランスの漏れインダクタンスで構成する
ことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関し、特に、蓄電池システムや電気自動車を利用した電気自動車充放電システム等で利用される絶縁型双方向ＤＣ／ＤＣコンバータに関するものである。
【背景技術】
【０００２】
近年、太陽光発電システム、定置型蓄電システムや電気自動車に搭載された蓄電池を利用した充放電システムが注目されている。これらシステムでは、絶縁型ＤＣ／ＤＣコンバータを介して直流バスに接続して協調動作させる方法が検討されている。直流バスには大容量のコンデンサが搭載されることがあるため、絶縁型ＤＣ／ＤＣコンバータの起動、あるいは停止時に大きな電流が流れる恐れがある。例えば、特許文献１には、起動時に突入電流を抑えるＤＣ／ＤＣコンバータが開示されている。しかし、還流期間を設ける必要があるため、電力伝送の制御が複雑になる。また、電力伝送時間が長くなるにつれ、不要の電力伝達も同時に増える危険性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０８７１３４号公報（２０１４年５月１２日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のような従来技術は以下の問題がある。
【０００５】
図１９は、従来のＤＣ／ＤＣコンバータの課題を説明する図である。図１９に示すＤＡＢ（Dual Active Bridge）方式のＤＣ／ＤＣコンバータでは、１次側のフルブリッジ回路を駆動する信号と２次側のフルブリッジ回路を駆動する信号の位相差により電力伝送を制御する。しかし、１次側に接続される電圧源と２次側に接続される電圧源で電圧差があると、起動時に電圧が低い側のフルブリッジ回路を構成するスイッチング素子のボディダイオードやスイッチング素子に並列に接続された還流ダイオードを通してコンバータの内部、及び、その入出力部に設けられた大容量のコンデンサを充電するため、突入電流が流れてしまう。（例えば、図１９（ｂ）に示すＴ１の期間の電流経路を図１９（ａ）に示す。）そのため、突入電流が流れることにより、素子の損傷を引き起こしてしまうことがある。特に、一方の入出力端子に負荷のみが接続される場合には電圧差が大きくなり、大きな突入電流が流れてしまう。
【０００６】
本発明の一態様は、上記従来の問題を解決するものであって、大容量のコンデンサを接続したＤＣ／ＤＣコンバータにおいて、入力電圧と出力電圧に電圧差がある状況でも、起動時の突入電流を抑制する手段を提供することを目的とする。
【課題を解決するための手段】
【０００７】
（１）上記の課題を解決するために、本発明の一態様に係るＤＣ／ＤＣコンバータは、第１のスイッチング素子と第２のスイッチング素子を接続した第１のスイッチングレッグと、第３のスイッチング素子と第４のスイッチング素子を接続した第２のスイッチングレッグと、前記第１のスイッチングレッグと前記第２のスイッチングレッグとを並列に接続し、第１の入出力端子の直流電圧を交流電圧に変換する第１のフルブリッジ回路と、トランスと、前記第１のスイッチング素子と前記第２のスイッチング素子の接続点に一端が接続され、他端が前記トランスの１次巻線の一端に接続された第１のリアクトルと、第５のスイッチング素子と第６のスイッチング素子を接続した第３のスイッチングレッグと、第７のスイッチング素子と第８のスイッチング素子を接続した第４のスイッチングレッグと、前記第３のスイッチングレッグと前記第４のスイッチングレッグとを並列に接続し、第２の入出力端子の直流電圧を交流電圧に変換する第２のフルブリッジ回路と、前記第５のスイッチング素子と前記第６のスイッチング素子の接続点に一端が接続され、他端が前記トランスの２次巻線に接続された第２のリアクトルと、前記それぞれのスイッチング素子に並列に接続されたコンデンサと、前記それぞれのスイッチング素子を駆動する信号を生成し、前記第１のフルブリッジ回路と前記第２のフルブリッジ回路とのスイッチングの第１位相差を調整することにより、伝送電力を制御する制御部とを備え、前記制御部は、起動時に、前記第１のスイッチングレッグと前記第２のスイッチングレッグ、及び、前記第３のスイッチングレッグと前記第４のスイッチングレッグの少なくとも何れかの組み合わせを所定の第２位相差でスイッチングし、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子、又は、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子を通常動作時のデューティ比よりも小さい第１のデューティ比で駆動する。
【０００８】
（２）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）の構成に加え、前記制御部は、起動時に、前記第１のスイッチングレッグと前記第２のスイッチングレッグを所定の第２位相差でスイッチングしてもよい。
【０００９】
（３）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）の構成に加え、前記制御部は、起動時に、前記第３のスイッチングレッグと前記第４のスイッチングレッグを所定の第２位相差でスイッチングしてもよい。
【００１０】
（４）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）の構成に加え、前記制御部は、起動時に、前記第１のスイッチングレッグと前記第２のスイッチングレッグ及び、前記第３のスイッチングレッグと前記第４のスイッチングレッグとを所定の第２位相差でスイッチングしてもよい。
【００１１】
（５）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜（４）の何れか１項の構成に加え、前記制御部は、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子を、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子を駆動する信号の相補信号を用いて駆動するか、又は、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子を、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子を駆動する信号の相補信号を用いて駆動してもよい。
【００１２】
（６）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜（５）の何れか１項の構成に加え、前記制御部は、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子、及び／又は、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子の駆動信号を第１のデューティ比まで大きくする第１のステップと、前記第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差、および、前記第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差を１８０°まで変化させる第２のステップを実行してもよい。
【００１３】
（７）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜（６）の何れか１項の構成に加え、前記第２のステップにおいて、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差を入力電流が所定値以下となるよう設定されてもよい。
【００１４】
（８）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜（７）の何れか１項の構成に加え、前記制御部は、前記第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、第４のスイッチング素子、前記第５のスイッチング素子、第６のスイッチング素子、第７のスイッチング素子、および、第８のスイッチング素子を、前記第１のデューティ比を有する信号を用いて駆動してもよい。
【００１５】
（９）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜（８）の何れか１項の構成に加え、前記第２のスイッチング素子と第４のスイッチング素子の駆動信号は、それぞれ、前記第１のスイッチング素子と第３のスイッチング素子の駆動信号と同一のデューティ比で１８０°位相がずれていること、及び／又は、前記第６のスイッチング素子と第８のスイッチング素子の駆動信号は、それぞれ、前記第５のスイッチング素子と第７のスイッチング素子の駆動信号と同一のデューティ比で１８０°位相がずれていてもよい。
【００１６】
（１０）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜（７）の何れか１項の構成に加え、前記所定の第２位相差は、（１８０°−（第１のデューティ比×３６０°））以下であり、前記制御部は、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子、及び／又は、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子の駆動信号を第１のデューティ比まで大きくする第１のステップと、前記第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差、および、前記第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差を１８０°まで変化させる第２のステップを実行してもよい。
【００１７】
（１１）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１０）の構成に加え、前記第２のステップにおいて、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差を入力電流が所定値以下となるよう設定されてもよい。
【００１８】
（１２）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜上記（１１）の何れか１項の構成に加え、前記所定の第２位相差は０°であってもよい。
【００１９】
（１３）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜上記（１２）の何れか１項の構成に加え、前記制御部は、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差を操作して入力電流を制御し、出力電圧が目標電圧となるよう調整する第３のステップを実行してもよい。
【００２０】
（１４）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１３）の構成に加え、前記制御部は、前記第３のステップにおいて所定の時間内に出力電圧が目標電圧に到達したかどうかを判定する手段と、到達しなかった場合には前記第１のデューティ比を大きくする手段とを備えてもよい。
【００２１】
（１５）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１４）の構成に加え、前記制御部は、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子の駆動信号を第２のデューティ比まで大きくする第４のステップを実行し、前記第４のステップにおいて、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差を操作して出力電圧が目標電圧となるよう制御してもよい。
【００２２】
（１６）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜上記（１５）の何れか１項の構成に加え、前記制御部は、停止時に、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子、及び／又は、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子の駆動信号を所定のデューティ比まで小さくする第１の停止ステップと、前記第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差、および、前記第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差を０°まで変化させる第２の停止ステップとを実行してもよい。
【００２３】
（１７）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜上記（１６）の何れか１項の構成に加え、第１のコンデンサと第２のコンデンサを直列に接続したコンデンサ回路を備え、前記第１のフルブリッジ回路、または、第２のフルブリッジ回路に並列に前記コンデンサ回路を接続し、前記トランスの１次側巻き線または２次側巻き線にセンタータップを設け、前記センタータップを前記第１のコンデンサと前記第２のコンデンサの接続点に接続し、前記センタータップが設けられた側の巻き線の第１のリアクトルまたは第２のリアクトルが接続されていない端に第３のリアクトルが接続されていてもよい。
【００２４】
（１８）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜上記（１７）の何れか１項の構成に加え、前記スイッチング素子には、それぞれ、ダイオードが並列に接続されていてもよい。
【００２５】
（１９）また、本発明のある態様に係るＤＣ／ＤＣコンバータは、上記（１）〜上記（１８）の何れか１項の構成に加え、前記第１のリアクトル、および第２のリアクトルの少なくとも一つを前記トランスの漏れインダクタンスで構成してもよい。
【発明の効果】
【００２６】
本発明の一態様によれば、大容量のコンデンサを接続したＤＣ／ＤＣコンバータにおいて、入力電圧と出力電圧に電圧差がある状況でも、起動時の突入電流を抑制する手段を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態のＤＣ／ＤＣコンバータの構成を示す図である。
【図２】前記第１の実施の形態を示す構成図である。
【図３】前記第１の実施の形態の第１のステップを説明する図である。
【図４】（ａ）は、前記第１の実施の形態の第１のステップ終了時の各スイッチング素子の駆動波形を示す図であり、（ｂ）は、前記第１の実施の形態の第２のステップを説明する図である。
【図５】（ａ）は、前記第１の実施の形態の第２のステップにおける入力電流を抑制する手段を説明する図であり、（ｂ）は、前記第１の実施の形態の第２のステップにおける入力電流を抑制する手段を説明する図である。
【図６】（ａ）は、前記第１の実施の形態の第３のステップにおける各スイッチング素子の駆動波形を示す図であり、（ｂ）は、前記第１の実施の形態の第３のステップにおける制御方法を説明する図である。
【図７】前記第１の実施の形態の第３のステップにおける制御方法を説明する図である。
【図８】（ａ）は、前記第１の実施の形態の第４のステップを説明する図であり、（ｂ）は、前記第１の実施の形態の第４のステップにおける制御方法を説明する図である。
【図９】（ａ）は、前記第１の実施の形態の起動時の特性を示す図であり、（ｂ）は、前記第１の実施の形態の停止時の特性を示す図である。
【図１０】本発明の第２の実施の形態のＤＣ／ＤＣコンバータの構成を示す図である。
【図１１】前記第２の実施の形態を示す構成図である。
【図１２】前記第２の実施の形態の第１のステップを説明する図である。
【図１３】（ａ）は、前記第２の実施の形態の第１のステップ終了時の各スイッチング素子の駆動波形を示す図であり、（ｂ）は、前記第２の実施の形態の第２のステップを説明する図である。
【図１４】（ａ）は、前記第２の実施の形態の第２のステップにおける入力電流を抑制する手段を説明する図であり、（ｂ）は、前記第２の実施の形態の第２のステップにおける入力電流を抑制する手段を説明する図である。
【図１５】前記第２の実施の形態の第３のステップにおける各スイッチング素子の駆動波形を示す図である。
【図１６】前記第２の実施の形態の第４のステップを説明する図である。
【図１７】（ａ）は、前記第２の実施の形態の起動時の特性を示す図であり、（ｂ）は、前記第２の実施の形態の停止時の特性を示す図である。
【図１８】（ａ）は、前記第２の実施の形態の起動時の特性を示す図であり、（ｂ）は、前記第２の実施の形態の停止時の特性を示す図である。
【図１９】（ａ）は、従来のＤＣ／ＤＣコンバータの課題を説明する図であり、（ｂ）は、前記従来のＤＣ／ＤＣコンバータの課題を説明する他の図である。
【発明を実施するための形態】
【００２８】
〔実施の形態１〕
以下、本発明の第１の実施の形態について、図面を用いて詳細に説明する。
【００２９】
図１は、本発明の第１の実施の形態におけるＤＣ／ＤＣコンバータ１００ａの構成を示す図である。ここでは、１次側入出力端子として１ａ、１ｃを有し、２次側入出力端子として２ａ、２ｃ有するＤＣ／ＤＣコンバータ１００ａである。
【００３０】
入出力端子１ａと１ｃの間には、コンデンサ１５を接続している。また、入出力端子２ａと２ｃの間には、コンデンサ２５を接続している。
【００３１】
トランス３の１次側に、４つのＩＧＢＴ（Insulated Gate Bipolar Transistor）１１、１２、１３、１４により、１次側フルブリッジ回路（第１のフルブリッジ回路）を形成している。また、トランス３の２次側に、４つのＩＧＢＴ２１、２２、２３、２４により、２次側フルブリッジ回路（第２のフルブリッジ回路）を形成している。また、各ＩＧＢＴには、コンデンサが並列に接続されるとともに、ダイオードが逆並列に接続される。
【００３２】
ここでは、スイッチング素子としてＩＧＢＴを用いたが、ＦＥＴ（Field Effect Transistor）やＨＥＭＴ（High Electron Mobility Transistor）などのトランジスタを用いることもできる。
【００３３】
また、１次側フルブリッジ回路では、ＩＧＢＴ１１とＩＧＢＴ１２を接続して第１のスイッチングレッグを構成し、ＩＧＢＴ１３とＩＧＢＴ１４を接続して第２のスイッチングレッグを構成している。
【００３４】
さらに、２次側フルブリッジ回路では、ＩＧＢＴ２１とＩＧＢＴ２２を接続して第３のスイッチングレッグを構成し、ＩＧＢＴ２３とＩＧＢＴ２４を接続して第４のスイッチングレッグを構成している。
【００３５】
また、ＩＧＢＴ１１とＩＧＢＴ１２の接続点とトランス３の１次巻線の一端の間にリアクトル１６（第１のリアクトル）を接続し、ＩＧＢＴ１３とＩＧＢＴ１４の接続点とトランス３の１次巻線の他端を接続している。
【００３６】
また、ＩＧＢＴ２１とＩＧＢＴ２２の接続点とトランス３の２次巻線の一端の間にリアクトル２６（第２のリアクトル）を接続し、ＩＧＢＴ２３とＩＧＢＴ２４の接続点とトランス３の２次巻線の他端を接続している。
【００３７】
また、各ＩＧＢＴのスイッチングを制御する制御部４を備えている。
【００３８】
ここで、制御部４は、電圧検出手段を有し、１次側の入出力端子１ａと入出力端子１ｃ間の電圧Ｖ１と、２次側の入出力端子２ａと入出力端子２ｃ間の電圧Ｖ２の情報を得る。
【００３９】
また、制御部４は、電流検出手段を有し、１次側の配線１９ａの電流Ｉ１、および、２次側の配線２９ａの電流Ｉ２の情報を得る。
【００４０】
これらの情報に基づいて、１次側ゲート駆動信号Ｇ１と２次側ゲート駆動信号Ｇ２を生成し、所定の電力変換がなされるよう制御する。
【００４１】
ここで、Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４は、それぞれ、１次側フルブリッジ回路のＩＧＢＴ１１、ＩＧＢＴ１２、ＩＧＢＴ１３、ＩＧＢＴ１４のゲート駆動信号である。また、Ｇ２１、Ｇ２２、Ｇ２３、Ｇ２４は、それぞれ、２次側フルブリッジ回路のＩＧＢＴ２１、ＩＧＢＴ２２、ＩＧＢＴ２３、ＩＧＢＴ２４のゲート駆動信号である。
【００４２】
本発明の第１の実施の形態におけるＤＣ／ＤＣコンバータ１００ａは、双方向に電力を伝送することが可能であるが、本実施の形態では、図２に示すように、図１のＤＣ／ＤＣコンバータ１００ａの１次側の入出力端子１ａと入出力端子１ｃの間に負荷１０１を接続し、２次側の入出力端子２ａと入出力端子２ｃの間には、蓄電池１０２が接続される。ここでは蓄電池１０２から負荷１０１に電力を伝送する。なお、ＤＣ／ＤＣコンバータ１００ａを、以下では主回路と呼ぶこともある。
【００４３】
制御部４は、電力変換を開始するにあたり、まず、図３に示すように、１次側フルブリッジ回路、および、２次側フルブリッジ回路を構成する各ＩＧＢＴのゲート駆動信号は周期Ｔｓに固定し、１次側フルブリッジ回路の上側のＩＧＢＴを駆動する信号Ｇ１１、Ｇ１３、および２次側フルブリッジ回路の上側のＩＧＢＴを駆動する信号Ｇ２１、Ｇ２３のデューティ比を第１のデューティ比ＤＵ１まで広げる第１のステップを実行する。なお、第１のデューティ比ＤＵ１対応する期間をＴＤＵ１で示した。ここでは、第１のデューティ比ＤＵ１は０．１６とした。
【００４４】
本実施の形態においては、各フルブリッジ回路の上側のＩＧＢＴを駆動する信号を第１のデューティ比ＤＵ１まで広げるとしたが、上側のＩＧＢＴを駆動する信号と下側のＩＧＢＴを駆動する信号を入れ替えても良い。また、各スイッチングレッグがショートしないよう適切なデッドバンドが設けられている。
【００４５】
第１のステップにおいて、１次側フルブリッジ回路を構成する第１のスイッチングレッグを駆動する信号（Ｇ１１とＧ１２）と、第２のスイッチングレッグを駆動する信号（Ｇ１３とＧ１４）は同位相とする。また、２次側フルブリッジ回路を構成する第３のスイッチングレッグを駆動する信号（Ｇ２１とＧ２２）と、第４のスイッチングレッグを駆動する信号（Ｇ２３とＧ２４）は同位相とする。第１のステップ終了時のＩＧＢＴ駆動波形を図４（ａ）に示す。
【００４６】
ここで、制御部４は、起動時に、１次側フルブリッジ回路の駆動信号Ｇ１（Ｇ１１〜Ｇ１４）と２次側フルブリッジ回路の駆動信号Ｇ２（Ｇ２１〜Ｇ２４）の第１位相差Ｐ１を、２次側フルブリッジ回路を駆動する信号Ｇ２の位相が遅れるよう固定値に設定した。また、制御部４は、起動時に、ＩＧＢＴ１１、ＩＧＢＴ１３、ＩＧＢＴ１５、および、ＩＧＢＴ１７、又は、ＩＧＢＴ１２、ＩＧＢＴ１４、ＩＧＢＴ１６、および、ＩＧＢＴ１８を通常動作時のデューティ比よりも小さい第１のデューティ比で駆動する。
【００４７】
１次側の電圧源と２次側の電圧源を比較して、電位の高い方の駆動信号が遅れるように設定する。ここでは、２次側の電圧源の方の電位が高いため、駆動信号Ｇ２の位相が遅れるよう固定値に設定した。このようにすれば、第２のステップにおいて入力電流を抑制することができる。
【００４８】
なお、本実施形態の１次側フルブリッジ回路の駆動信号Ｇ１と２次側フルブリッジ回路の駆動信号Ｇ２との位相差を第１位相差Ｐ１と定義する。
【００４９】
第１のステップでは、第１のスイッチングレッグと第２のスイッチングレッグを同位相でスイッチングし、また、第３のスイッチングレッグと第４のスイッチングレッグのスイッチングを同位相でスイッチングしているため、入力電流を抑制しながら、１次側フルブリッジ回路の上側のＩＧＢＴを駆動する信号Ｇ１１、Ｇ１３、および２次側フルブリッジ回路の上側のＩＧＢＴを駆動する信号Ｇ２１、Ｇ２３のデューティを第１のデューティＤＵ１まで広げることが可能となる。
【００５０】
上記のように、本発明の第１の実施の形態におけるＤＣ／ＤＣコンバータ１００ａは、第１のスイッチング素子ＩＧＢＴ１１と第２のスイッチング素子ＩＧＢＴ１２を接続した第１のスイッチングレッグと、第３のスイッチング素子ＩＧＢＴ１３と第４のスイッチング素子ＩＧＢＴ１４を接続した第２のスイッチングレッグと、前記第１のスイッチングレッグと前記第２のスイッチングレッグとを並列に接続し、第１の入出力端子１ａ、１ｃの直流電圧を交流電圧に変換する第１のフルブリッジ回路と、トランス３と、第１のスイッチング素子ＩＧＢＴ１１と第２のスイッチング素子ＩＧＢＴ１２の接続点に一端が接続され、他端がトランス３の１次巻線の一端に接続された第１のリアクトル１６と、第５のスイッチング素子ＩＧＢＴ２１と第６のスイッチング素子ＩＧＢＴ２２を接続した第３のスイッチングレッグと、第７のスイッチング素子ＩＧＢＴ２３と第８のスイッチング素子ＩＧＢＴ２４を接続した第４のスイッチングレッグと、前記第３のスイッチングレッグと前記第４のスイッチングレッグとを並列に接続し、第２の入出力端子２ａ、２ｃの直流電圧を交流電圧に変換する第２のフルブリッジ回路と、第５のスイッチング素子ＩＧＢＴ２１と第６のスイッチング素子ＩＧＢＴ２２の接続点に一端が接続され、他端がトランス３の２次巻線に接続された第２のリアクトル２６と、前記それぞれのスイッチング素子に並列に接続されたコンデンサ１５、２５と、前記それぞれのスイッチング素子を駆動する信号を生成し、前記第１のフルブリッジ回路と前記第２のフルブリッジ回路とのスイッチングの第１位相差Ｐ１を調整することにより、伝送電力を制御する制御部４を備え、制御部４は、起動時に、前記第１のスイッチングレッグと前記第２のスイッチングレッグ、及び、前記第３のスイッチングレッグと前記第４のスイッチングレッグの少なくとも何れかの組み合わせを所定の第２位相差Ｐ２でスイッチングし、第１のスイッチング素子ＩＧＢＴ１１、第３のスイッチング素子ＩＧＢＴ１３、第５のスイッチング素子ＩＧＢＴ２１、および、第７のスイッチング素子ＩＧＢＴ２３、又は、第２のスイッチング素子ＩＧＢＴ１２、第４のスイッチング素子ＩＧＢＴ１４、第６のスイッチング素子ＩＧＢＴ２２、および、第８のスイッチング素子ＩＧＢＴ２４を通常動作時のデューティ比よりも小さい第１のデューティ比ＤＵ１で駆動する。
【００５１】
ここでいう通常動作時とは、ＤＣ／ＤＣコンバータ１００ａの上記の起動時と後述の停止時とを除く通常動作を行っていることを指す。
【００５２】
上記構成によれば、起動時に第１のスイッチングレッグと第２のスイッチングレッグ、及び、前記第３のスイッチングレッグと前記第４のスイッチングレッグの少なくとも何れかの組み合わせを所定の第２位相差Ｐ２でスイッチングし、各スイッチング素子を通常動作時のデューティ比よりも小さい第１のデューティ比で駆動することにより、各スイッチング素子のオン期間が制限されるため、突入電流を防止することができる。
【００５３】
例えば、電圧源が接続された第１の入出力端子１ａ、１ｃから負荷が接続された第２の入出力端子２ａ、２ｃ側へ電力伝送を行う場合、各スイッチング素子を通常動作時のデューティ比よりも小さい第１のデューティ比で駆動することにより、第１のフルブリッジ回路の出力パルス幅も小さくすることができるため、第１のリアクトル１６に流れる電流を制限することができる。また、第２のフルブリッジ回路のスイッチング素子のボディダイオードやスイッチング素子に並列に接続した還流ダイオードを通して第２のフルブリッジ回路や第２の入出力端子２ａ、２ｃ側に設けられたキャパシタや負荷に流れる電流を制限することができ、突入電流を抑制することができる。
【００５４】
なお、本実施形態の各フルブリッジ回路内におけるスイッチングレッグ回路の駆動信号間の位相差を第２位相差Ｐ２と定義する。
【００５５】
また、本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいては、制御部４は、起動時に、前記第１のスイッチングレッグと前記第２のスイッチングレッグを所定の第２位相差Ｐ２でスイッチングする構成としてもよい。
【００５６】
上記構成によれば、第１のフルブリッジ回路のみを所定の第２位相差Ｐ２で好適にスイッチングすることができる。
【００５７】
また、本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいては、制御部４は、起動時に、前記第３のスイッチングレッグと前記第４のスイッチングレッグを所定の第２位相差Ｐ２でスイッチングする構成としてもよい。
【００５８】
上記構成によれば、第２のフルブリッジ回路のみを所定の第２位相差Ｐ２で好適にスイッチングすることができる。
【００５９】
また、本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいては、制御部４は、起動時に、起動時に、前記第１のスイッチングレッグと前記第２のスイッチングレッグ及び、前記第３のスイッチングレッグと前記第４のスイッチングレッグとを所定の第２位相差Ｐ２でスイッチングする構成としてもよい。
【００６０】
上記構成によれば、第１のフルブリッジ回路と第２のフルブリッジ回路とを所定の第２位相差Ｐ２で好適にスイッチングすることができる。
【００６１】
また、本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいては、制御部４は、第２のスイッチング素子ＩＧＢＴ１２、第４のスイッチング素子ＩＧＢＴ１４、第６のスイッチング素子ＩＧＢＴ２２、および、第８のスイッチング素子２４を、第１のスイッチング素子ＩＧＢＴ１１、第３のスイッチング素子ＩＧＢＴ１３、第５のスイッチング素子ＩＧＢＴ２１、および、第７のスイッチング素子ＩＧＢＴ２３を駆動する信号の相補信号を用いて駆動するか、または第１のスイッチング素子ＩＧＢＴ１１、第３のスイッチング素子ＩＧＢＴ１３、第５のスイッチング素子ＩＧＢＴ２１、および、第７のスイッチング素子ＩＧＢＴ２３を、第２のスイッチング素子ＩＧＢＴ１２、第４のスイッチング素子ＩＧＢＴ１４、第６のスイッチング素子ＩＧＢＴ２２、および、第８のスイッチング素子２４を駆動する信号の相補信号を用いて駆動する構成としてもよい。
【００６２】
次に、図４（ｂ）に示す第２のステップを実行する。第２のステップにおいて、第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差Ｐ２、および、第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差Ｐ２を１８０°まで所定の速度で変化させる。
【００６３】
この時、電圧源（蓄電池）の接続されている２次側の第２のリアクトル２６に印加される電圧ＶＬ２は、第２位相差Ｐ２に応じて徐々にパルス幅を大きくすることが可能となる。例えば、第２位相差Ｐ２が小さいときは、図５（ａ）に示すように電圧ＶＬ２のパルス幅は小さいが、第２位相差Ｐ２が１８０°になると図５（ｂ）に示すように電圧ＶＬ２のパルス幅は第１のデューティ比ＤＵ１によって規定される幅まで広がる。
【００６４】
第２位相差Ｐ２により電圧ＶＬ２のパルス幅を制御することができるため、第２位相差Ｐ２の変化速度を調整することにより、第２のステップにおける突入電流を抑制することができる。
【００６５】
また、第２位相差Ｐ２が１８０°となった状態でも、電圧ＶＬ２のパルス幅は第１のデューティ比ＤＵ１よって規定される幅に制限されるため、入力電流を抑制できる。
【００６６】
また、第２のステップにおいても、１次側フルブリッジ回路の駆動信号Ｇ１（Ｇ１１〜Ｇ１４）と２次側フルブリッジ回路の駆動信号Ｇ２（Ｇ２１〜Ｇ２４）の第１位相差Ｐ１を、２次側の電圧源の方の電位が高いため、駆動信号Ｇ２の位相が遅れるよう固定値に設定したが、動的に変化させても良い。このように駆動信号Ｇ２の位相が遅れるように所定値を設定すれば、入力電流を抑制することができる。
【００６７】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいては、制御部４は、第１のスイッチング素子ＩＧＢＴ１１、第３のスイッチング素子ＩＧＢＴ１３、第５のスイッチング素子ＩＧＢＴ２１、および、第７のスイッチング素子ＩＧＢＴ２３、及び／又は、第２のスイッチング素子ＩＧＢＴ１２、第４のスイッチング素子ＩＧＢＴ１４、第６のスイッチング素子ＩＧＢＴ２２、および、第８のスイッチング素子ＩＧＢＴ２４の駆動信号を第１のデューティ比まで大きくする第１のステップと、前記第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差Ｐ２、および、前記第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差Ｐ２を１８０°まで変化させる第２のステップを実行する。
【００６８】
次に、第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を操作して入力電流を制御し、入力電流により出力電圧が目標電圧となるよう制御する第３のステップを実行する。
【００６９】
ここでは、例えば、図６（ｂ）の制御ブロックにより１次側出力電圧Ｖ１が１次側出力電圧Ｖ１目標値になるよう制御する。
【００７０】
制御部４は、１次側出力電圧Ｖ１を検出し、１次側出力電圧Ｖ１目標値との誤差に基づき電圧コントローラー４０ｂにより２次側入力電流Ｉ２の目標値を算出する。また、制御部４は、２次側入力電流Ｉ２を検出し、２次側入力電流Ｉ２目標値との誤差に基づき電流コントローラー４０ａにより第１位相差Ｐ１を決定する。信号発生部４９は、図６（ａ）に示すように、第１位相差Ｐ１を持つ駆動信号を生成して主回路１００ａのＩＧＢＴを駆動する。
【００７１】
このような制御ブロックとすることにより、制御された入力電流Ｉ２により出力電圧Ｖ１を制御することが可能となり、突入電流を抑えることができる。
【００７２】
また、ここで、図７に示すフローチャートに示すように、制御部４は、第３のステップにおいて所定の時間内に１次側出力電圧Ｖ１が目標電圧に到達したかどうかを判定し、到達しなかった場合にはゲート駆動信号の第１のデューティＤＵ１を所定の値Δだけ広げるようにした。
【００７３】
負荷によっては、第１のデューティ比ＤＵ１による駆動では目標電圧に到達できない場合があるが、所定の時間で目標電圧に到達していないと判定される場合は、第１のデューティ比ＤＵ１を所定値だけ大きくすることにより、出力電圧を目標電圧に近づけることができる。
【００７４】
この間も入力電流値Ｉ２を操作して出力電圧Ｖ１が目標出力電圧値となるよう制御すれば、制御された入力電流で出力電圧を目標電圧に漸近させることが可能となる。よって、突入電流は抑制される。
【００７５】
次に、図８（ａ）に示すように、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子の駆動信号を第２のデューティ比ＤＵ２まで広げる第４のステップを実行する。なお、第２のデューティ比ＤＵ２対応する期間をＴＤＵ２で示した。ここで、第２のデューティ比ＤＵ２は、０．４５とした。
【００７６】
また、第４のステップにおいて、第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を操作して出力電圧が目標電圧となるよう制御した。例えば、図８（ｂ）の制御ブロックにより１次側出力電圧Ｖ１が１次側目標出力電圧になるよう制御する。
【００７７】
制御部４は、１次側出力電圧Ｖ１を検出し、１次側出力電圧Ｖ１目標値との誤差に基づき電圧コントローラー４０ｂにより第１位相差Ｐ１を決定する。信号発生部４９は、図８（ａ）に示すように、第１位相差Ｐ１を持つ駆動信号を生成して主回路１００ａのＩＧＢＴを駆動する。
【００７８】
ここでは、図８（ｂ）の制御ブロックを用いたが、図６（ｂ）の制御ブロックを用いてもかまわない。
【００７９】
各フルブリッジ内のスイッチングレッグ間の位相を１８０°シフトした状態において、この第４のステップにより駆動信号を所定のデューティ比ＤＵ２とし、１次側目標出力電圧の出力が達成され、所定の電力を伝送する準備が終了し、起動が完了する。
【００８０】
通常動作中の電力伝送は、負荷が変化しても出力電圧が目標電圧を維持するよう第１位相差Ｐ１を調整する。例えば、図８（ｂ）の制御ブロックを用いることができる。第１位相差Ｐ１のみを操作するので、制御が簡単になる。
【００８１】
また、停止時においては、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子の駆動信号を第１のデューティまで狭める第１の停止ステップと、第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差Ｐ２、および、第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差Ｐ２を０°まで変化させる第２の停止ステップを実行する。
【００８２】
図９（ａ）に開始時の出力電圧Ｖ１と入力電流Ｉ２の様子を示す。ここでは、２次側入力電圧Ｖ２を１８０Ｖ、１次側負荷１０１を1ＫΩ、１次側目標出力電圧は１８０Ｖとした。入力電流Ｉ２は滑らかに起動できていることがわかる。
【００８３】
図９（ｂ）に停止時の出力電圧Ｖ１と入力電流Ｉ２の様子を示す。停止時においても入力電流Ｉ２も滑らかに停止できていることがわかる。
【００８４】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいて、前記所定の第２位相差Ｐ２は０°であってもよい。
【００８５】
上記構成によると、所定の第２位相差Ｐ２を０°とすれば、第１のフルブリッジ回路の各スイッチングレッグ、及び、第２のフルブリッジ回路の各スイッチングレッグはそれぞれ同位相でスイッチングすることになるため、第１のステップの制御が容易になる。
【００８６】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ａでは、前記第２のステップにおいて、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を入力電流が所定値以下となるよう設定してもよい。
【００８７】
上記構成によれば、第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を操作して入力電流を所定値以下に抑制しながら各フルブリッジ回路内のスイッチングレッグ間の第２位相差Ｐ２を１８０°まで広げることが可能となる。例えば、入力電流の目標値を０とすることで、突入電流を防止する効果が大きくなる。
【００８８】
ここで、第１の入出力端子１ａ、１ｃの電圧と第２の入出力端子２ａ、２ｃの電圧を比較して、電圧が大きい方のフルブリッジ回路を駆動する信号が他方のフルブリッジ回路を駆動する信号より位相が遅れるよう設定しても良い。
【００８９】
電圧の大きい入出力端子から他方の端子側に電流が流れるため、その逆方向に電力が伝送される位相にシフトして設定することでステップ２における入力電流の抑制に効果がある。
【００９０】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいて、制御部４は、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を操作して入力電流を制御し、出力電圧が目標電圧となるよう調整する第３のステップを実行してもよい。
【００９１】
上記構成によれば、各フルブリッジ回路内のスイッチングレッグ間の位相を１８０°ずれた状態において、出力電圧を目標電圧に近づけることができる。例えば、出力電圧を検出し、目標電圧との誤差に基づいて、入力電流目標値を決定する。
【００９２】
また、入力電流を検出し、目標入力電流との誤差に基づいて第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を操作して入力電流を制御する。
【００９３】
このように、入力電流値を操作して出力電圧が目標出力電圧値となるよう制御すれば、制御された入力電流で出力電圧を目標電圧に漸近させることが可能となる。よって、この第３のステップにおいても、入力電流は抑制される。
【００９４】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいて、制御部４は、前記第３のステップにおいて所定の時間内に出力電圧が目標電圧に到達したかどうかを判定する手段と、到達しなかった場合には前記第１のデューティ比を大きくする手段とを備えてもよい。
【００９５】
上記構成によれば、負荷によらず出力電圧が目標電圧とすることが可能となる。入力電圧、及び、出力に接続される負荷によっては、第１のデューティ比による駆動では目標電圧に到達できない場合があるが、そのように判定される場合は、第１のデューティ比を所定値だけ広げることにより、出力電圧を目標電圧に近づけることができる。
【００９６】
この間も入力電流値を操作して出力電圧が目標出力電圧値となるよう制御すれば、制御された入力電流で出力電圧を目標電圧に漸近させることが可能となる。よって第３のステップにおいて、接続される負荷に対応して第１のデューティ比を調整するため、負荷の大きさによらず入力電流は抑制される。
【００９７】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいて、制御部４は、第１のスイッチング素子ＩＧＢＴ１１、第３のスイッチング素子ＩＧＢＴ１３、第５のスイッチング素子ＩＧＢＴ２１、および、第７のスイッチング素子ＩＧＢＴ２３の駆動信号を第２のデューティ比ＤＵ２まで大きくする第４のステップを実行し、前記第４のステップにおいて、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を操作して出力電圧が目標電圧となるよう制御してもよい。
【００９８】
上記構成によれば、第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を操作して出力電圧が目標電圧となるよう制御することにより、各スイッチング素子の駆動信号を徐々に第２のデューティ比まで大きくしても入力電流を抑制することができる。
【００９９】
例えば、出力電圧を検出し、目標電圧との誤差に基づいて第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を操作して誤差が０となるよう制御することにより、出力電圧を目標電圧に追従させることができる。ここで、入力電流値を操作して出力電圧が目標出力電圧値となるよう制御し、制御された入力電流で出力電圧を目標電圧に追従するようにしても良い。
【０１００】
各スイッチング素子の駆動信号を第２のデューティ比まで大きくし、各フルブリッジ回路内のスイッチングレッグ間の位相を１８０°ずれた状態となり、第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１に基づく電力伝送制御を開始する準備が終了し、起動が完了する。
【０１０１】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいて、制御部４は、停止時に、第１のスイッチング素子ＩＧＢＴ１１、第３のスイッチング素子ＩＧＢＴ１３、第５のスイッチング素子ＩＧＢＴ２１、および、第７のスイッチング素子ＩＧＢＴ２３、及び／又は、第２のスイッチング素子ＩＧＢＴ１２、第４のスイッチング素子ＩＧＢＴ１４、第６のスイッチング素子ＩＧＢＴ２２、および、第８のスイッチング素子ＩＧＢＴ２４の駆動信号を所定のデューティ比まで小さくする第１の停止ステップと、前記第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差Ｐ２、および、前記第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差Ｐ２を０°まで変化させる第２の停止ステップとを実行してもよい。
【０１０２】
上記構成によれば、停止時に所定のデューティまで徐々に小さくすることにより、出力電力をゆっくり絞ることができる。ここで、出力電圧／電流や入力電流が所定の値となるよう制御してもよい。
【０１０３】
また、各フルブリッジ回路のスイッチングレッグ間の第２位相差Ｐ２を０°まで徐々の変化させることにより、各リアクトルに加わる電圧が徐々に小さくなり、出力電圧をゆっくりと低下させることが可能となる。
【０１０４】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいて、前記スイッチング素子には、それぞれ、ダイオードが並列に接続されていてもよい。
【０１０５】
上記構成によれば、スイッチング素子として、例えば、ダイオードを備えないＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いた場合にもダイオードを逆並列に接続することにより、所望の動作が可能となる。
【０１０６】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ａにおいて、前記第１のリアクトル１６、および第２のリアクトル２６の少なくとも一つを前記トランスの漏れインダクタンスで構成してもよい。
【０１０７】
上記構成によれば、漏れインダクタンスにより構成することにより、小型化やコストダウンに寄与する。
【０１０８】
〔実施の形態２〕
本発明の実施の形態２について、以下に説明する。なお、説明の便宜上、上記実施の形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
【０１０９】
図１０は本発明のＤＣ／ＤＣコンバータ１００ｂの第２の実施の形態を示す構成図である。第１の実施の形態で図１に示したＤＣ／ＤＣコンバータ１００ａの構成との相違点について説明する。
【０１１０】
トランス３の１次側巻き線にセンタータップを設け、センタータップが設けられた側の巻き線の第１のリアクトル１６ａが接続されていない端に第３のリアクトル１６ｂを接続している。また、センタータップは入出力端子１ｂに接続され、入出力端子１ａと入出力端子１ｂの間にコンデンサ１５ａ設け、また、入出力端子１ｂと入出力端子１ｃとの間にコンデンサ１５ｃを設けている。
【０１１１】
また、制御部４は、さらに、少なくとも、センタータップに接続された入出力端子１ｂと入出力端子１ｃ間の電圧Ｖ１２または、入出力端子１ａと入出力端子１ｂ間の電圧Ｖ１１を検出する手段を備える。
【０１１２】
本実施の形態では、図１１に示すように、図１０に示すＤＣ／ＤＣコンバータ１００ｂの１次側の入出力端子１ａと入出力端子１ｂの間に負荷１０１ａを接続し、１次側の入出力端子１ｂと入出力端子１ｃの間に負荷１０１ｃを接続し、また、２次側の入出力端子２ａと入出力端子２ｃの間には、蓄電池１０２が接続される。ここでは蓄電池１０２から負荷１０１ａと負荷１０１ｃに電力を伝送する。
【０１１３】
制御部４は、電力変換を開始するにあたり、まず、図１２に示すように、１次側フルブリッジ回路、および、２次側フルブリッジ回路を構成する各ＩＧＢＴのゲート駆動信号を周期Ｔｓと固定し、デューティ比を第１のデューティ比ＤＵ１まで広げる第１のステップを実行する。なお、第１のデューティ比ＤＵ１対応する期間をＴＤＵ１で示した。
【０１１４】
第１の実施の形態では、相補ＰＷＭ信号により駆動したが、本実施の形態では、各ＩＧＢＴを駆動する信号のデューティ比は、すべて第１のデューティ比ＤＵ１となるようにしている。
【０１１５】
すなわち、本実施の形態に係るＤＣ／ＤＣコンバータ１００ｂにおいては、制御部４は、第１のスイッチング素子ＩＧＢＴ１１、第２のスイッチング素子ＩＧＢＴ１２、第３のスイッチング素子ＩＧＢＴ１３、第４のスイッチング素子ＩＧＢＴ１４、第５のスイッチング素子ＩＧＢＴ２１、第６のスイッチング素子ＩＧＢＴ２２、第７のスイッチング素子ＩＧＢＴ２３、および、第８のスイッチング素子ＩＧＢＴ２４を、前記第１のデューティ比を有する信号を用いて駆動する。
【０１１６】
ここで、下側のＩＧＢＴ１２、１４、２２、２４を駆動する信号は、それぞれ上側ＩＧＢＴ１１、１３、２１、２３を駆動する信号に対して１８０°位相をずらして駆動している。そのためデューティを０．５未満に制限することでスイッチングレッグの短絡を防止できる。
【０１１７】
すなわち、本実施の形態に係るＤＣ／ＤＣコンバータ１００ｂにおいては、第２のスイッチング素子ＩＧＢＴ１２と第４のスイッチング素子ＩＧＢＴ１４の駆動信号は、それぞれ、第１のスイッチング素子ＩＧＢＴ１１と第３のスイッチング素子ＩＧＢＴ１３の駆動信号と同一のデューティ比で１８０°位相がずれていること、及び／又は、第６のスイッチング素子ＩＧＢＴ２２と第８のスイッチング素子ＩＧＢＴ２４の駆動信号は、それぞれ、第５のスイッチング素子ＩＧＢＴ２１と第７のスイッチング素子ＩＧＢＴ２３の駆動信号と同一のデューティ比で１８０°位相がずれている。ここでは、第１のデューティ比ＤＵ１は、第１の実施の形態と同様、０．１６としている。
【０１１８】
上記構成によれば、各スイッチング素子が同一のデューティ比で駆動されるため、スイッチング素子がオンする期間を短くでき、不要な電流の流入を抑制する。
【０１１９】
また、第１のステップにおいて、１次側フルブリッジ回路を構成する第１のスイッチングレッグを駆動する信号（Ｇ１１とＧ１２）と、第２のスイッチングレッグを駆動する信号（Ｇ１３とＧ１４）は同位相とする。
【０１２０】
また、２次側フルブリッジ回路を構成する第３のスイッチングレッグを駆動する信号（Ｇ２１とＧ２２）と、第４のスイッチングレッグを駆動する信号（Ｇ２３とＧ２４）は同位相としている。第１のステップ終了時のＩＧＢＴ駆動波形を図１３（ａ）に示す。
【０１２１】
ここで、各ＩＧＢＴを駆動する信号のデューティ比はすべて第１のデューティ比０．１６としているため、第１のスイッチングレッグと第２のスイッチングレッグの駆動第２位相差Ｐ２、及び、第３のスイッチングレッグと第４のスイッチングレッグの駆動第２位相差Ｐ２は、その大きさが（１８０°−（０．１６×３６０°））以下の位相差であれば、各フルブリッジ回路において対角に位置するＩＧＢＴが同時にＯＮ状態となることによって導通パスが形成されない状態でスイッチング素子の駆動を開始できる。
【０１２２】
すなわち、本実施の形態に係るＤＣ／ＤＣコンバータ１００ｂにおいては、前記所定の第２位相差Ｐ２は、
（１８０°  −  （第１のデューティ比×３６０°））
以下であり、制御部４は、第１のスイッチング素子ＩＧＢＴ１１、第３のスイッチング素子ＩＧＢＴ１３、第５のスイッチング素子ＩＧＢＴ２１、および、第７のスイッチング素子ＩＧＢＴ２３、及び／又は、第２のスイッチング素子ＩＧＢＴ１２、第４のスイッチング素子ＩＧＢＴ１４、第６のスイッチング素子ＩＧＢＴ２２、および、第８のスイッチング素子ＩＧＢＴ２４の駆動信号を第１のデューティ比まで大きくする第１のステップと、前記第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差Ｐ２、および、前記第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差Ｐ２を１８０°まで変化させる第２のステップを実行する。
【０１２３】
上記構成によれば、所定の第２位相差Ｐ２を、
（１８０°  −  （第１のデューティ比×３６０°））
以下とし、制御部４は、前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および、第７のスイッチング素子、及び／又は、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および、第８のスイッチング素子の駆動信号を第１のデューティ比まで大きくする第１のステップを実行することにより、第１のリアクトル１６ａあるいは第２のリアクトル２６に流れる電流を制限した状態で各スイッチング素子の駆動信号を第１のデューティ比まで大きくすることができる。
【０１２４】
さらに、前記第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差Ｐ２、および、前記第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差Ｐ２を徐々に１８０°まで変化させる第２のステップを実行することにより、突入電流を防止しながらスイッチングレッグ間の第２位相差Ｐ２を１８０°とすることができる。第２のステップは、通常動作時よりも小さい第１のデューティ比で実行されるため、スイッチングレッグ間の位相を１８０°までシフトしても入力電流を制限することが可能となる。そのため、入力電流を抑制した状態で第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチング第１位相差Ｐ１の操作による双方向電力伝送制御を容易に行える動作モードに移行することが可能になる。
【０１２５】
ここで、第１の実施の形態と同様、１次側フルブリッジ回路の駆動信号Ｇ１（Ｇ１１〜Ｇ１４）と２次側フルブリッジ回路の駆動信号Ｇ２（Ｇ２１〜Ｇ２４）の第１位相差Ｐ１を、２次側フルブリッジ回路を駆動する信号Ｇ２の位相が遅れるよう固定値に設定した。
【０１２６】
次に、図１３（ｂ）に示す第２のステップを実行する。第１の実施の形態と同様、第２のステップにおいて、第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差Ｐ２、および、第３のスイッチングレッグと第４のスイッチングレッグのスイッチング第２位相差Ｐ２を１８０°まで所定の速度で変化させる。
【０１２７】
この時、電圧源（蓄電池）の接続されている２次側の第２のリアクトル２６に印加される電圧ＶＬ２は、第２位相差Ｐ２に応じて徐々パルス幅を大きくすることが可能となる。例えば、駆動信号Ｇ２１と駆動信号Ｇ２４、および駆動信号Ｇ２３と駆動信号Ｇ２２が同時にＯＮする期間が小さいときは、図１４（ａ）に示すように電圧ＶＬ２のパルス幅は小さいが、第２位相差Ｐ２が１８０°になると図１４（ｂ）に示すように電圧ＶＬ２のパルス幅は第１のデューティ比ＤＵ１で規定される幅まで広がる。
【０１２８】
第２位相差Ｐ２により電圧ＶＬ２のパルス幅を制御することができるため、第２位相差Ｐ２の変化速度を調整することにより、第２のステップにおける突入電流を抑制することができる。
【０１２９】
また、第２のステップにおいても、１次側フルブリッジ回路の駆動信号Ｇ１（Ｇ１１〜Ｇ１４）と２次側フルブリッジ回路の駆動信号Ｇ２（Ｇ２１〜Ｇ２４）の第１位相差Ｐ１を、２次側の電圧源の方の電位が高いため、駆動信号Ｇ２の位相が遅れるよう固定値に設定したが、動的に変化させても良い。このように駆動信号Ｇ２の位相が遅れるように所定値を設定すれば、ステップ２において入力電流を抑制することができる。
【０１３０】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ｂでも、前記第２のステップにおいて、前記第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を入力電流が所定値以下となるよう設定してもよい。
【０１３１】
上記構成によれば、第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を操作して入力電流を所定値以下に抑制しながら各フルブリッジ回路内のスイッチングレッグ間の第２位相差Ｐ２を１８０°まで広げることが可能となる。例えば、入力電流の目標値を０とすることで、突入電流を防止する効果が大きくなる。
【０１３２】
本実施の形態に係るＤＣ／ＤＣコンバータ１００ｂにおいて、第１のコンデンサと第２のコンデンサを直列に接続したコンデンサ回路を備え、前記第１のフルブリッジ回路、または、第２のフルブリッジ回路に並列に前記コンデンサ回路を接続し、前記トランスの１次側巻き線または２次側巻き線にセンタータップを設け、前記センタータップを前記第１のコンデンサと前記第２のコンデンサの接続点に接続し、前記センタータップが設けられた側の巻き線の第１のリアクトル１６または第２のリアクトル２６が接続されていない端に第３のリアクトル１６ｂが接続されていてもよい。
【０１３３】
上記構成によれば、入出力端の電圧を第１のコンデンサと第２のコンデンサで分割し、トランスに設けたセンタータップと接続することにより、中間電圧を出力することが可能となる。ここで、第１のコンデンサと第２のコンデンサ、第１のリアクトル１６と第２のリアクトル２６の値を略同一の値に選ぶことにより、１次側回路の構成を対称にすることが可能である。さらに、第１のコンデンサ側に接続される負荷と第２のコンデンサに接続される負荷が同じ場合、或は、コンデンサ回路の両端に負荷が接続される場合は、負荷を含めて対称になる。そのため、第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチング位相を調整することにより、第１のコンデンサの電圧と第２のコンデンサの電圧のバランスがとれた状態で伝送電力を制御することが可能となる。
【０１３４】
さらに、各スイッチング素子の駆動信号のデューティ比を同一にすることにより、起動時、及び、停止時においても中間の電圧を維持することが可能となる。そのため、第１のコンデンサと第２のコンデンサの耐圧要件を緩和することが可能となり、コストダウンにも寄与する。
【０１３５】
次に、第１の実施例と同様、第１のフルブリッジ回路と第２のフルブリッジ回路のスイッチングの第１位相差Ｐ１を操作して入力電流を制御し、入力電流により出力電圧が目標電圧となるよう制御する第３のステップを実行する。
【０１３６】
本実施の形態における第３のステップでは、１次側フルブリッジ回路の駆動信号Ｇ１（Ｇ１１〜Ｇ１４）と２次側フルブリッジ回路の駆動信号Ｇ２（Ｇ２１〜Ｇ２４）の波形は図１５のように、各駆動信号は同一のデューティ比となる。
【０１３７】
次に、図１６に示すように、すべてのスイッチング素子の駆動信号を第２のデューティ比ＤＵ２まで広げる第４のステップを実行する。なお、第２のデューティ比ＤＵ２対応する期間をＴＤＵ２で示した。ここでは、第２のデューティ比ＤＵ２は、０．４５とした。
【０１３８】
例えば、第１の実施例と同様、図８（ｂ）の制御ブロックにおいて、主回路１００ａを主回路１００ｂに置き換えた制御ブロックにより１次側出力電圧Ｖ１が１次側目標出力電圧になるよう制御する。
【０１３９】
制御部４は、１次側出力電圧Ｖ１を検出し、Ｖ１目標値との誤差に基づき電圧コントローラー４０ｂにより第１位相差Ｐ１を決定する。信号発生部４９は、図１６に示すように、第１位相差Ｐ１を持つ駆動信号を生成して主回路１００ｂのＩＧＢＴを駆動する。
【０１４０】
ここでは、図８（ｂ）の制御ブロックを用いたが、図６（ｂ）の制御ブロックを用いてもかまわない。
【０１４１】
各フルブリッジ内のスイッチングレッグ間の位相を１８０°シフトした状態において、本第４のステップを実行することにより、１次側目標出力電圧の出力が達成され、所定の電力を伝送する準備が終了し、起動が完了する。
【０１４２】
また、停止時において本実施の形態では、すべてのスイッチング素子の駆動信号を第１のデューティ比まで狭める第１の停止ステップと、第１のスイッチングレッグと第２のスイッチングレッグのスイッチングの第２位相差Ｐ２、および、第３のスイッチングレッグと第４のスイッチングレッグのスイッチングの第２位相差Ｐ２を０°まで変化させる第２の停止ステップを実行する。
【０１４３】
図１７（ａ）に開始時の出力電圧Ｖ１と入力電流Ｉ２、および、中間電圧Ｖ１２の変化の様子を示す。ここでは、２次側入力電圧Ｖ２を１８０Ｖ、１次側負荷１０１ａを０．５ＫΩ、１次側負荷１０１ｃを０．５ＫΩ、１次側目標出力電圧は１８０Ｖとした。入力電流Ｉ２は、突入電流がなく、滑らかに起動できていることがわかる。
【０１４４】
また、図１７（ｂ）に停止時における出力電圧Ｖ１と入力電流Ｉ２、および、中間電圧Ｖ１２の様子を示す。停止時においても入力電流Ｉ２も滑らかに停止できていることがわかる。 
【０１４５】
ここで、本実施の形態のＤＣ／ＤＣコンバータ１００ｂ（図１１）は、第１の実施の形態と同様の駆動信号と制御ステップを経て開始処理と停止処理を実行することによっても、２次側入力電流Ｉ２の突入電流を防止し、滑らかな起動と停止が可能である。
【０１４６】
その場合の開始時の出力電圧Ｖ１と入力電流Ｉ２、および、中間電圧Ｖ１２の変化の様子を図１８（ａ）に示す。また、図１８（ｂ）に停止時における出力電圧Ｖ１と入力電流Ｉ２、および、中間電圧Ｖ１２の様子を示す。開始時と停止時において、入力電流Ｉ２は滑らかに制御されていることがわかる。
【０１４７】
また、図１７に示した開始時と停止時の特性と図１８に示した開始時と停止時の特性を比較すると、実施の形態２に示した方法では、第１の実施の形態と同様の駆動信号と制御ステップによる方法に対して、中間電圧Ｖ１２を開始時と停止時においても出力電圧Ｖ１の中間の電圧に維持できていることがわかる。
【０１４８】
すなわち、開始時は、図１８（ａ）において、電圧差Ｖ１ｃと電圧差Ｖ１２ｃは大きな偏りが生じているが、図１７（ａ）においては、電圧差Ｖ１ａと電圧差Ｖ１２ａは略同一の値を維持できている。
【０１４９】
また、停止時は、図１８（ｂ）において、電圧差Ｖ１ｄと電圧差Ｖ１２ｄは大きな偏りが生じているが、図１７（ｂ）においては、電圧差Ｖ１ｂと電圧差Ｖ１２ｂは略同一の値を維持できている。よって、第２の実施の形態の方法によれば、１次側フルブリッジ回路のＩＧＢＴを駆動する信号のデューティ比をすべて同一としたことにより、起動時および停止時においても入出力端子１ｂの電位は、１次側出力電圧の半分の電圧に維持できる効果が得られることがわかる。
【０１５０】
そのため、起動時及び停止時において、コンデンサ１５ａとコンデンサ１５ｃに加わる電圧を低く維持することが可能となり、信頼性向上に寄与する。また、耐圧の低いコンデンサを利用することができるようになるため、コストダウンにも有利となる。
【０１５１】
実施形態１の回路構造においても、実施形態２の制御方法を用いることができる。
【０１５２】
〔ソフトウェアによる実現例〕
ＤＣ／ＤＣコンバータ１００ａ、１００ｂの制御ブロック（特に制御部４）は、集積回路（ＩＣチップ）等に形成された論理回路（ハードウェア）によって実現してもよいし、ソフトウェアによって実現してもよい。
【０１５３】
後者の場合、ＤＣ／ＤＣコンバータ１００ａ、１００ｂは、各機能を実現するソフトウェアであるプログラムの命令を実行するコンピュータを備えている。このコンピュータは、例えば少なくとも１つのプロセッサ（制御装置）を備えていると共に、上記プログラムを記憶したコンピュータ読み取り可能な少なくとも１つの記録媒体を備えている。そして、上記コンピュータにおいて、上記プロセッサが上記プログラムを上記記録媒体から読み取って実行することにより、本発明の目的が達成される。上記プロセッサとしては、例えばＣＰＵ（Central Processing Unit）を用いることができる。上記記録媒体としては、「一時的でない有形の媒体」、例えば、ＲＯＭ（Read Only Memory）等の他、テープ、ディスク、カード、半導体メモリ、プログラマブルな論理回路などを用いることができる。また、上記プログラムを展開するＲＡＭ（Random Access Memory）などをさらに備えていてもよい。また、上記プログラムは、該プログラムを伝送可能な任意の伝送媒体（通信ネットワークや放送波等）を介して上記コンピュータに供給されてもよい。なお、本発明の一態様は、上記プログラムが電子的な伝送によって具現化された、搬送波に埋め込まれたデータ信号の形態でも実現され得る。
【０１５４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【０１５５】
１ａ，１ｃ  １次側入出力端子
２ａ，２ｃ  ２次側入出力端子
３  トランス
４  制御部
１１，１２，１３，１４，２１，２２，２３，２４  ＩＧＢＴ
１１ａ，１２ａ，１３ａ，１４ａ，２１ａ，２２ａ，２３ａ，２４ａ  コンデンサ
１５，２５  コンデンサ
１６，２６  リアクトル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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