(57)【要約】【課題】複数の共振周波数を生じさせることが可能なセラミック電子部品及び配線基板を提供する。【解決手段】セラミック電子部品は、内部電極層と誘電体層とが交互に複数積層された積層チップを備え、前記積層チップは、第１の静電容量Ｃ１と第１のインダクタンスＬ１を有する第１の容量部と、第２の静電容量Ｃ２と第２のインダクタンスＬ２を有する第２の容量部とを有し、前記第１の静電容量Ｃ１、前記第１のインダクタンスＬ１、前記第２の静電容量Ｃ２、及び前記第２のインダクタンスＬ２の各々が、（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）＜０．５、又は１．９＜（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）を満たすことを特徴とする。【選択図】図２
2020096074.tif 000002
【特許請求の範囲】
【請求項１】
内部電極層と誘電体層とが交互に複数積層された積層チップを備え、
前記積層チップは、第１の静電容量Ｃ１と第１のインダクタンスＬ１を有する第１の容量部と、第２の静電容量Ｃ２と第２のインダクタンスＬ２を有する第２の容量部とを有し、
前記第１の静電容量Ｃ１、前記第１のインダクタンスＬ１、前記第２の静電容量Ｃ２、及び前記第２のインダクタンスＬ２の各々が、（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）＜０．５、又は１．９＜（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）を満たすことを特徴とするセラミック電子部品。
【請求項２】
前記第１の容量部における最下層の前記内部電極層と前記積層チップの下面との間隔をｔ１、前記第２の容量部における最下層の前記内部電極層と前記積層チップの下面との間隔をｔ２、前記第１の容量部における前記内部電極層の層数をｓ１、前記第２の容量部における前記内部電極層の層数をｓ２、比例定数をαとするとき、Ｌ１＝α・ｔ１・ｓ１、かつＬ２＝α・ｔ２・ｓ２であることを特徴とする請求項１に記載のセラミック電子部品。
【請求項３】
前記第１の容量部の前記誘電体層の厚さと前記第２の容量部の前記誘電体層の厚さが異なることを特徴とする請求項１又は請求項２に記載のセラミック電子部品。
【請求項４】
前記第１の容量部内で上下に隣接する前記内部電極層同士の対向面積と前記第２の容量部内での上下に隣接する前記内部電極層同士の対向面積が異なることを特徴とする請求項１〜請求項３のいずれか一項に記載のセラミック電子部品。
【請求項５】
Ｌ１／Ｌ２＜０．００２、又は０．００９５＜Ｌ１／Ｌ２であることを特徴とする請求項１〜請求項４のいずれか一項に記載のセラミック電子部品。
【請求項６】
前記積層チップは、上下に隣接する前記内部電極層同士の対向面積と前記誘電体層の厚さの少なくとも一方が、前記第１の容量部と前記第２の容量部の少なくとも一方におけるのと異なる第３の容量部を更に有することを特徴とする請求項１〜請求項５のいずれか一項に記載のセラミック電子部品。
【請求項７】
請求項１〜請求項６のいずれか一項に記載のセラミック電子部品が搭載されたことを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック電子部品及び配線基板に関する。
【背景技術】
【０００２】
配線基板に実装されるセラミック電子部品には様々なタイプのものがある。なかでも、積層セラミックコンデンサは、セラミックの誘電体層と内部電極層とを交互に積層した構造を有しており、小型で大容量のコンデンサを実現できる。
【０００３】
積層セラミックコンデンサを配線に設けることで、その配線における電圧変動を抑制でき、配線に重畳されたノイズ成分を低減することができる（特許文献１〜４）。このような効果はデカップリング効果と呼ばれる。
【０００４】
デカップリング効果は、ノイズ成分の周波数が積層セラミックコンデンサの共振周波数に一致したときに最も効率的に発揮される。特許文献１〜４においては、一つの積層セラミックコンデンサに複数の容量が形成されるようにすることで、一つのセラミックコンデンサに複数の共振周波数が生じるようにし、周波数が異なる複数のノイズ成分を一つのセラミックコンデンサで低減している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−１０５３１１号公報
【特許文献２】特開平７−２２６３３１号公報
【特許文献３】特開平９−２４６０９８号公報
【特許文献４】特開２０１３−１３１５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１〜４においては、積層セラミックコンデンサに生じる容量やインダクタンス等の各パラメータがどのような数値範囲にある場合に複数の共振周波数が生じるのかについて検討していない。そのため、一つの積層セラミックコンデンサに複数の共振周波数を生じさせるのが難しく、複数のノイズ成分を低減し得る積層セラミックコンデンサを製造するのが難しい。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、複数の共振周波数を生じさせることが可能なセラミック電子部品及び配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るセラミック電子部品は、内部電極層と誘電体層とが交互に複数積層された積層チップを備え、前記積層チップは、第１の静電容量Ｃ１と第１のインダクタンスＬ１を有する第１の容量部と、第２の静電容量Ｃ２と第２のインダクタンスＬ２を有する第２の容量部とを有し、前記第１の静電容量Ｃ１、前記第１のインダクタンスＬ１、前記第２の静電容量Ｃ２、及び前記第２のインダクタンスＬ２の各々が、（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）＜０．５、又は１．９＜（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）を満たすことを特徴とする。
【０００９】
上記セラミック電子部品において、前記第１の容量部における最下層の前記内部電極層と前記積層チップの下面との間隔をｔ１、前記第２の容量部における最下層の前記内部電極層と前記積層チップの下面との間隔をｔ２、前記第１の容量部における前記内部電極層の層数をｓ１、前記第２の容量部における前記内部電極層の層数をｓ２、比例乗数をαとするとき、Ｌ１＝α・ｔ１・ｓ１、かつＬ２＝α・ｔ２・ｓ２であってもよい。
【００１０】
上記セラミック電子部品において、前記第１の容量部の前記誘電体層の厚さと前記第２の容量部の前記誘電体層の厚さが異なってもよい。
【００１１】
上記セラミック電子部品において、前記第１の容量部内で上下に隣接する前記内部電極層同士の対向面積と前記第２の容量部内で上下に隣接する前記内部電極層同士の対向面積が異なってもよい。
【００１２】
上記セラミック電子部品において、Ｌ１／Ｌ２＜０．００２、又は０．００９５＜Ｌ１／Ｌ２であってもよい。
【００１３】
上記セラミック電子部品において、前記積層チップは、上下に隣接する前記内部電極層同士の対向面積と前記誘電体層の厚さの少なくとも一方が、前記第１の容量部と前記第２の容量部の少なくとも一方におけるのと異なる第３の容量部を更に有してもよい。
【００１４】
本発明に係る配線基板は、上記のいずれかのセラミック電子部品が搭載されたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、複数の共振周波数を生じさせることができる。
【図面の簡単な説明】
【００１６】
【図１】実施形態に係る積層セラミックコンデンサの部分断面斜視図である。
【図２】図１のＩ−Ｉ線に沿う断面図である。
【図３】実験で使用したサンプルの断面図である。
【図４】図３のサンプルを使用した場合における、高周波信号の周波数とインピーダンスとの関係を示すグラフである。
【図５】実験で使用したサンプルの断面図である。
【図６】図６のサンプルを使用した場合における、高周波信号の周波数とインピーダンスとの関係を示すグラフである。
【図７】積層セラミックコンデンサの等価回路図である。
【図８】表１の値を利用して得られた高周波信号の周波数とインピーダンスとの関係を示すグラフである。
【図９】表２のデータＮｏ．２の値を利用して得られた高周波信号の周波数とインピーダンスとの関係を示すグラフである。
【図１０】（ａ）は、積層セラミックコンデンサの第２の容量部を配線基板に対向させたときの各容量部のインダクタンスについて説明するための断面図であり、（ｂ）は、積層セラミックコンデンサの第１の容量部を配線基板に対向させたときの各容量部のインダクタンスについて説明するための断面図である。
【図１１】（ａ）は、調査で使用した第１のサンプルの断面を模式的に示す図であり、（ｂ）は、調査で使用した第２のサンプルの断面を模式的に示す図である。
【図１２】表４のデータＮｏ．３を利用して得られた高周波信号の周波数とインピーダンスとの関係を示すグラフである。
【図１３】表４のデータＮｏ．４を利用して得られた高周波信号の周波数とインピーダンスとの関係を示すグラフである。
【図１４】表５のデータＮｏ．５を利用して得られた高周波信号の周波数とインピーダンスとの関係を示すグラフである。
【図１５】表５のデータＮｏ．６を利用して得られた高周波信号の周波数とインピーダンスとの関係を示すグラフである。
【図１６】表５のデータＮｏ．７を利用して得られた高周波信号の周波数とインピーダンスとの関係を示すグラフである。
【図１７】表６のデータＮｏ．８を利用して得られた高周波信号の周波数とインピーダンスとの関係を示すグラフである。
【図１８】（ａ）は第１の容量部における対向面積について示す模式平面図であり、（ｂ）は第２の容量部における対向面積について示す模式平面図である。
【図１９】積層セラミックコンデンサに第１〜第３の容量部を設けた場合の断面図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しつつ、実施形態について説明する。
【００１８】
（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図１で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ、２０ｂとを備える。
【００１９】
積層チップ１０は、誘電体として機能するセラミック材料を主成分とする誘電体層１１と、卑金属材料等の金属材料を主成分とする内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。
【００２０】
積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。
【００２１】
内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を主成分として用いてもよい。内部電極層１２の厚さは、例えば、０．５μｍ以下であり、０．３μｍ以下とすることが好ましい。誘電体層１１は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３−αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ１-ｘ−ｙＣａｘＳｒｙＴｉ１−ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。
【００２２】
図２は、図１のＩ−Ｉ線に沿う断面図である。図２に示すように、積層チップ１０は、第１の容量部１０ａと第２の容量部１０ｂとを有する。第１の容量部１０ａと第２の容量部１０ｂとでは誘電体層１１の厚さが異なる。この例では、第１の容量部１０ａにおける誘電体層１１の厚さを第２の容量部１０ｂにおける厚さよりも薄くし、第１の容量部１０ａの第１の静電容量Ｃ１を第２の容量部１０ｂの第２の静電容量Ｃ２よりも大きくする。
【００２３】
各容量部１０ａ、１０ｂにおける誘電体層１１の厚さは特に限定されないが、第１の容量部１０ａにおける誘電体層１１の厚さは０．６μｍ〜１．２μｍ、例えば０．９μｍとする。また、第２の容量部１０ｂにおける誘電体層１１の厚さは５．０μｍ〜１０．０μｍ、例えば７．５μｍとする。
【００２４】
このように静電容量が異なる容量部１０ａ、１０ｂが存在することにより、この積層セラミックコンデンサ１００は各容量部１０ａ、１０ｂに対応した二つの共振周波数を有すると考えらえる。これを確認するために、本願発明者は以下のような実験を行った。
【００２５】
図３は、その実験で使用したサンプルの断面図である。図３に示すように、この実験では、配線基板３０の配線層３１の上に積層セラミックコンデンサ１００を搭載し、配線層３１と外部電極２０ａ、２０ｂとを半田３２により接続した。なお、各容量部１０ａ、１０ｂのうち、第２の容量部１０ｂを下にして配線基板３０に対向させた。
【００２６】
そして、配線層３１から積層セラミックコンデンサ１００に高周波信号を供給することにより、高周波信号の周波数と積層セラミックコンデンサ１００のインピーダンスとの関係を示すグラフを得た。そのグラフを図４に示す。
【００２７】
なお、図４における実線は、各外部電極２０ａ、２０ｂと配線層３１との接触抵抗を無視したインピーダンスを示す。そして、点線は、抵抗成分を示しており、例えば各外部電極２０ａ、２０ｂと配線層３１との接触抵抗やコンデンサの抵抗成分などを示す。
【００２８】
図４に示すように、実線のグラフには二つの極小点Ａ、Ｂが存在する。これは、前述のように静電容量の値が異なる二つの容量部１０ａ、１０ｂが積層チップ１０に存在するためと考えられる。また、このように二つの極小点Ａ、Ｂが存在することにより、各極小点Ａ、Ｂに対応する二つの周波数のノイズを一つの積層セラミックコンデンサ１００で吸収することができる。
【００２９】
次に、本願発明者は、積層セラミックコンデンサ１００の表裏を逆にして配線基板３０に実装しても図４と同じ傾向が得られるのかを実験した。
【００３０】
図５は、その実験で使用したサンプルの断面図である。図５に示すように、この実験では、図３の場合とは積層セラミックコンデンサ１００の表裏を逆にし、第１の容量部１０ａを下にして配線基板３０に対向させた。そして、図３の場合と同様に配線層３１から積層セラミックコンデンサ１００に高周波信号を供給することにより、周波数とインピーダンスとの関係を示すグラフを得た。そのグラフを図６に示す。
【００３１】
なお、図４と同様に、図６における実線は、各外部電極２０ａ、２０ｂと配線層３１との接触抵抗を無視したインピーダンスを示す。そして、点線は、抵抗成分を示しており、例えば各外部電極２０ａ、２０ｂと配線層３１との接触抵抗やコンデンサの抵抗成分などを示す。
【００３２】
図６に示すように、この場合にはグラフに一つの極小点Ａしか存在せず、二つの周波数のノイズを一つの積層セラミックコンデンサ１００で吸収することができないことが明らかとなった。
【００３３】
このように、容量部１０ａ、１０ｂのどちらを配線基板３０に対向させるかに応じて、積層セラミックコンデンサ１００の共振周波数が一つになったり二つになったりすることが明らかとなった。これについて本願発明者は以下のように考察した。
【００３４】
図７は、積層セラミックコンデンサ１００の等価回路図である。図７に示すように、第１の容量部１０ａは、前述の第１の静電容量Ｃ１に第１のインダクタンスＬ１を直列に接続したのと等価な回路構成となる。なお、第１のインダクタンスＬ１は、第１の容量部１０ａにおける内部電極層１２や、配線層３１（図３参照）から第１の容量部１０ａに至る電流パスに生じるインダクタンスである。
【００３５】
同様に、第２の容量部１０ｂは、前述の第２の静電容量Ｃ２に第２のインダクタンスＬ２を直列に接続したのと等価な回路構成となる。このうち、第２のインダクタンスＬ２は、第２の容量部１０ｂにおける内部電極層１２や、配線層３１（図３参照）から第２の容量部１０ｂに至る電流パスに生じるインダクタンスである。
【００３６】
そして、第１の容量部１０ａと第２の容量部１０ｂとを並列に接続した回路に接触抵抗Ｒを直列に接続した回路が積層セラミックコンデンサ１００の等価回路となる。なお、接触抵抗Ｒは、配線層３１と外部電極２０ａ、２０ｂとの間に生じる抵抗である。この場合、第１の容量部１０ａのインピーダンスＺａは次の式（１）のように表される。
【００３７】
【数１】
2020096074.tif 000003
【００３８】
なお、式（１）において、ωは高周波信号の角周波数であり、jは虚数単位である。同様に、第２の容量部１０ｂのインピーダンスＺｂは次の式（２）のように表される。
【００３９】
【数２】
2020096074.tif 000004
【００４０】
そして、図７の等価回路全体のインピーダンスＺは次の式（３）のように表される。
【００４１】
【数３】
2020096074.tif 000005
【００４２】
式（１）〜（３）に示されるように、積層セラミックコンデンサ１００全体のインピーダンスＺは、第１の静電容量Ｃ１、第２の静電容量Ｃ２、第１のインダクタンスＬ１、及び第２のインダクタンスＬ２によって支配される。次の表１は、各パラメータＣ１、Ｃ２、Ｌ１、Ｌ２の値の例を示す表である。
【００４３】
【表１】
2020096074.tif 000006
【００４４】
表１の各値は、式（３）からインピーダンスＺを求めるために適当に選ばれた値である。
【００４５】
本願発明者は、表１の各値を式（３）に代入し、高周波信号の周波数とインピーダンスＺとの関係を示すグラフを得た。そのグラフを図８に示す。図８に示すように、グラフには二つの極小点Ａ、Ｂが現れる。これにより、図３のように第１の容量部１０ａを配線基板３０に対向させた場合と同様に、極小点が二つ生じる状況を再現することができた。
【００４６】
次に、どのようにすれば図６のように極小点が一つしか現れない状況を再現できるかについて検討する。共振周波数はインピーダンスが０となるときの周波数である。よって、第１の容量部１０ａの共振周波数は以下の式（４）から求めることができる。
【００４７】
【数４】
2020096074.tif 000007
【００４８】
これをωについて解くと、次の式（５）が得られる。
【００４９】
【数５】
2020096074.tif 000008
【００５０】
同様に、第２の容量部１０ｂの共振周波数は以下の式（６）から求めることができる。
【００５１】
【数６】
2020096074.tif 000009
【００５２】
これをωについて解くと、次の式（７）が得られる。
【００５３】
【数７】
2020096074.tif 000010
【００５４】
積層セラミックコンデンサ１００の共振周波数の各々の極小点は、第１の容量部１０ａと第２の容量部１０ｂのそれぞれの極小点に対応し、これらの極小点が一致する場合に積層セラミックコンデンサ１００の共振周波数が一つになると考えられる。そこで、式（５）と式（７）を以下の式（８）のように等値する。
【００５５】
【数８】
2020096074.tif 000011
【００５６】
これより次の式（９）の関係が得られる。
【００５７】
【数９】
2020096074.tif 000012
【００５８】
そして、式（９）の両辺をＣ２・Ｌ２で割ることにより、次の式（１０）を得る。
【００５９】
【数１０】
2020096074.tif 000013
【００６０】
式（１０）によれば、Ｃ１・Ｌ１とＣ２・Ｌ２との比が１に近づくほど各容量部１０ａ、１０ｂの各々の共振周波数が相互に接近し、積層セラミックコンデンサ１００の共振周波数の共振周波数が一つになると考えられる。これを確かめるため、本願発明者は、次の表２のデータＮｏ．２のように、Ｃ１・Ｌ１とＣ２・Ｌ２との比が１となるように各パラメータＣ１、Ｃ２、Ｌ１、Ｌ２の値を選定した。
【００６１】
【表２】
2020096074.tif 000014
【００６２】
なお、表２におけるデータＮｏ．１は、表１におけるデータと同じである。
【００６３】
図９は、表２のデータＮｏ．２の各値を式（３）に代入した場合に得られた高周波信号の周波数とインピーダンスＺとの関係を示すグラフである。図９に示すように、上記のようにＣ１・Ｌ１とＣ２・Ｌ２との比を１とすると、グラフには一つの極小点のみが現れ、図６と同様の状況を再現することができた。
【００６４】
以上の結果から、Ｃ１・Ｌ１とＣ２・Ｌ２との比が１に近いかどうかにより、積層セラミックコンデンサ１００が二つの共振周波数を有するかどうかが決定されることになる。
【００６５】
次に、各容量部１０ａ、１０ｂのインダクタンスＬ１、Ｌ２について検討する。
【００６６】
図１０（ａ）は、第２の容量部１０ｂを配線基板３０に対向させたときの各容量部１０ａ、１０ｂのインダクタンスＬ１、Ｌ２について説明するための断面図である。図１０（ａ）においては、配線基板３０に対向する積層チップ１０の下面１０ｘと、第１の容量部１０ａにおける最下層の内部電極層１２との間隔をｔ１としている。また、第２の容量部１０ｂにおける最下層の内部電極層１２と下面１０ｘの間隔をｔ２としている。
【００６７】
更に、第１の容量部１０ａにおける内部電極層１２の層数をｓ１とし、第２の容量部１０ｂにおける内部電極層１２の層数をｓ２としている。一般に、直径がｄ（ｍ）の円形の断面を有する長さｌ（ｍ）の導体のインダクタンスＬは次の式（１１）で表されることが知られている。
【００６８】
【数１１】
2020096074.tif 000015
【００６９】
式（１１）に示されるように、インダクタンスＬは導体の長さｌにほぼ比例する。
【００７０】
第１の容量部１０ａにおいて電流密度が最も高い部分は、第１の容量部１０ａにおける複数の内部電極層１２のうちで配線基板３０に最も近い最下層の内部電極層１２である。よって、式（１１）との類推により、第１の容量部１０ａの第１のインダクタンスＬ１は、最下層の内部電極層１２に至る電流パスの長さである間隔ｔ１に比例すると考えられる。更に、式（１１）との類推により、第１の容量部１０ａにおける全ての内部電極層１２の面積の総和に第１のインダクタンスＬ１はほぼ比例すると考えられる。各々の内部電極層１２の面積は等しいため、第１の容量部１０ａにおける内部電極層１２の面積の総和は、第１の容量部１０ａにおける内部電極層１２の層数ｓ１に比例する。そこで、本実施形態では、第１の容量部１０ａの第１のインダクタンスＬ１を次の式（１２）で近似する。
【００７１】
【数１２】
2020096074.tif 000016
【００７２】
同様に、第２の容量部１０ｂの第２のインダクタンスＬ２を次の式（１３）で近似する。
【００７３】
【数１３】
2020096074.tif 000017
【００７４】
なお、以下の計算式では、式（１２）と式（１３）の各々で比例定数αを１とする場合がある。これは、本実施形態で使用するのは第１のインダクタンスＬ１と第２のインダクタンスＬ２との比であり、その比の値は比例定数に依存しないためである。
【００７５】
図１０（ｂ）は、第１の容量部１０ａを配線基板３０に対向させたときの各容量部１０ａ、１０ｂのインダクタンスＬ１、Ｌ２について説明するための断面図である。この場合も、前述の式（１２）、（１３）に従って各インダクタンスＬ１、Ｌ２を算出することができる。式（１２）、（１３）の各インダクタンスＬ１、Ｌ２を用いると、式（１０）の右辺は次の式（１４）のようになる。
【００７６】
【数１４】
2020096074.tif 000018
【００７７】
式（１４）に示すように、Ｃ１・Ｌ１とＣ２・Ｌ２との比には、積層セラミックコンデンサ１００の各パラメータｔ１、ｔ２、ｓ１、ｓ２が含まれる。これらのパラメータは、積層セラミックコンデンサ１００を設計する際に使用する設計パラメータである。本願発明者は、これらの設計パラメータを利用して以下のようにして積層セラミックコンデンサ１００における周波数とインピーダンスとの関係を調査した。
【００７８】
図１１（ａ）、（ｂ）は、その調査で使用した第１のサンプルＰ１と第２のサンプルＰ２の各々の断面を模式的に示す図である。このうち、図１１（ａ）の第１のサンプルＰ１では第２の容量部１０ｂが配線基板３０に対向する。一方、図１１（ｂ）の第２のサンプルＰ２では第１の容量部１０ａが配線基板３０に対向する。各サンプルＰ１、Ｐ２は、このように第１の容量部１０ａと第２の容量部１０ｂのどちらが配線基板３０に対向しているのかを除いて同一の構造を有する。
【００７９】
なお、第１のサンプルＰ１と第２のサンプルＰ２のサイズは同一であり、その長さは１．０±０．２ｍｍ、幅は０．５±０．２ｍｍ、高さは０．９５±０．０５ｍｍである。
【００８０】
次の表３は、これらのサンプルＰ１、Ｐ２におけるパラメータｔ１、ｔ２、ｓ１、ｓ２の値を示す表である。
【００８１】
【表３】
2020096074.tif 000019
【００８２】
また、次の表４におけるデータＮｏ．３、Ｎｏ．４は、表３におけるＬ１／Ｌ２と同じ値を与える各パラメータＣ１、Ｃ２、Ｌ１、Ｌ２の例を示す。
【００８３】
【表４】
2020096074.tif 000020
【００８４】
なお、データＮｏ．１、Ｎｏ２は表２におけるのと同一である。一方、データＮｏ．３は、Ｌ１／Ｌ２の値が表３の第１のサンプルＰ１におけるのと同じになる各パラメータＣ１、Ｃ２、Ｌ１、Ｌ２の例である。また、データＮｏ．４は、Ｌ１／Ｌ２の値が表３の第２のサンプルＰ２におけるのと同じになる各パラメータＣ１、Ｃ２、Ｌ１、Ｌ２の例である。
【００８５】
図１２は、表４のデータＮｏ．３の各値を式（３）に代入した場合に得られた高周波信号の周波数とインピーダンスＺとの関係を示すグラフである。図１２に示すように、グラフには二つの極小点Ａ、Ｂが現れた。これは図４と同じ状況である。
【００８６】
また、図１３は、表４のデータＮｏ．４の各値を式（３）に代入した場合に得られた高周波信号の周波数とインピーダンスＺとの関係を示すグラフである。図１３に示すように、グラフには一つの極小点Ａのみが現れ、図６と同じ状況が再現された。
【００８７】
以上の結果から、積層セラミックコンデンサ１００においては、式（１２）や式（１３）に従って各インダクタンスＬ１、Ｌ２を近似することにより極小点の個数を再現できることが明らかとなった。
【００８８】
また、図１２と図１３の結果と表４とを比較すると、表４における（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の値に応じて極小点の個数が一つになったり二つになったりしている。そこで、極小点の個数が一つから二つになる（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の臨界値について検討する。
【００８９】
次の表５は、（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の臨界値を探るために本願発明者が使用した各パラメータＣ１、Ｃ２、Ｌ１、Ｌ２の値を示す表である。
【００９０】
【表５】
2020096074.tif 000021
【００９１】
表５におけるデータＮｏ．５とデータＮｏ．６は、極小点の個数が一つから二つになる臨界点付近にあると考えられる各パラメータＣ１、Ｃ２、Ｌ１、Ｌ２の値を示す。
【００９２】
図１４は、表５のデータＮｏ．５の各値を式（３）に代入した場合に得られた高周波信号の周波数とインピーダンスＺとの関係を示すグラフである。データＮｏ．５では（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の値が０．２である。この場合には、図１４に示すように、極小点Ａの横に僅かではあるが別の極小点Ｂが現れている。
【００９３】
また、図１５は、表５のデータＮｏ．６の各値を式（３）に代入した場合に得られた高周波信号の周波数とインピーダンスＺとの関係を示すグラフである。データＮｏ．６では（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の値が２．０である。この場合にも、図１５に示すように、極小点Ａの横に別の極小点Ｂが現れている。
【００９４】
よって、（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の値が０．２や２．０の場合でも二つの極小点が現れることが明らかとなった。
【００９５】
本願発明者は、表５は異なるパラメータＣ１、Ｃ２、Ｌ１、Ｌ２の値を利用して（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の臨界値を更に探った。次の表６は、これらのパラメータＣ１、Ｃ２、Ｌ１、Ｌ２の値を示す表である。
【００９６】
【表６】
2020096074.tif 000022
【００９７】
図１６は、表６のデータＮｏ．７の各値を式（３）に代入した場合に得られた高周波信号の周波数とインピーダンスＺとの関係を示すグラフである。データＮｏ．７では（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の値が２．０である。この場合にも、図１６に示すように、二つの極小点Ａ、Ｂが現れている。
【００９８】
図１７は、表６のデータＮｏ．８の各値を式（３）に代入した場合に得られた高周波信号の周波数とインピーダンスＺとの関係を示すグラフである。データＮｏ．８では（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の値が０．４である。この場合にも、図１７に示すように、二つの極小点Ａ、Ｂが現れている。
【００９９】
以上の結果から、（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の値が次の式（１５）を満たすようにすることで、積層セラミックコンデンサ１００が二つの共振周波数を有するようになることが明らかとなった。
【０１００】
【数１５】
2020096074.tif 000023
【０１０１】
一方、０．５≦（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）≦１．９とすると、（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の値が１に近くなるため、式（１０）や図９に示したように、積層セラミックコンデンサ１００の共振周波数が一つのみになってしまう。
【０１０２】
よって、一つの積層セラミックコンデンサ１００で二種類の周波数のノイズを吸収できるようにするには、上記のように（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）＜０．５、又は１．９＜（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）とすればよい。
【０１０３】
ところで、図１１（ａ）、（ｂ）に示した各サンプルＰ１、Ｐ２においては、第１の容量部１０ａの第１の静電容量Ｃ１は、第２の容量部１０ｂの第２の静電容量Ｃ２の２００〜２５０倍となり、Ｃ１／Ｃ２の値が２００〜２５０程度となる。
【０１０４】
式（１５）の一番目の不等式においてＣ１／Ｃ２＝２５０とし、かつ式（１５）の二番目の不等式においてＣ１／Ｃ２＝２００とすると、次の式（１６）が得られる。
【０１０５】
【数１６】
2020096074.tif 000024
【０１０６】
式（１６）は、Ｃ１／Ｃ２の値が２００〜２５０の範囲にある場合にＬ１／Ｌ２が満たすべき不等式である。よって、第１の静電容量Ｃ１が第２の静電容量Ｃ２の２００〜２５０倍となる積層セラミックコンデンサ１００においては、Ｌ１／Ｌ２が式（１６）を満たすようにすることで、二つの共振周波数を生じさせることが可能となる。
【０１０７】
（変形例）
上記した本実施形態では、図２に示したように、第１の容量部１０ａと第２の容量部１０ｂとで誘電体層１１の厚さを変え、これにより第１の容量部１０ａの第１の静電容量Ｃ１を第２の容量部１０ｂの第２の静電容量Ｃ２よりも大きくした。
【０１０８】
本実施形態はこれに限定されず、上下に隣接する内部電極層１２の対向面積を変えることにより、第１の静電容量Ｃ１を第２の静電容量Ｃ２よりも大きくしてもよい。
【０１０９】
図１８（ａ）、（ｂ）は、この場合の内部電極層１２の対向面積について模式的に示す平面図である。このうち、図１８（ａ）は第１の容量部１０ａにおける対向面積Ｘ１について示す模式平面図であり、図１８（ｂ）は第２の容量部１０ｂにおける対向面積Ｘ２について示す模式平面図である。
【０１１０】
図１８（ａ）、（ｂ）に示すように、対向面積Ｘ１を対向面積Ｘ２よりも大きくすることにより、第１の静電容量Ｃ１を第２の静電容量Ｃ２よりも大きくすることができる。
【０１１１】
また、上記した本実施形態では、図２に示したように、一つの積層セラミックコンデンサ１００に二つの容量部１０ａ、１０ｂを形成したが、容量部の個数もこれに限定されず、三以上の容量部を積層セラミックコンデンサ１００に設けてもよい。
【０１１２】
図１９は、積層セラミックコンデンサ１００に第１〜第３の容量部１０ａ〜１０ｃを設けた場合の断面図である。第３の容量部１０ｃは、第１の容量部１０ａや第２の容量部１０ｂと同様に誘電体層１１と内部電極層１２とを交互に複数積層してなる。また、第３の容量部１０ｃにおいては、上下に隣接する内部電極層１２同士の対向面積と誘電体層１１の厚さの少なくとも一方が、第１の容量部１０ａと第２の容量部１０ｂの少なくとも一方におけるのと異なる。このような構成によって、第３の容量部１０ｃは、第３の静電容量Ｃ３と第３のインダクタンスＬ３を有することになる。
【０１１３】
このような場合には、三つの容量部１０ａ〜１０ｃから二つの容量部を選択し、選択した二つの容量部の静電容量とインダクタンスをそれぞれＣ１、Ｃ２、Ｌ１、Ｌ２とする。そして、（Ｃ１・Ｌ１）／（Ｃ２・Ｌ２）の値が式（１５）を満たすようにすることで、積層セラミックコンデンサ１００が二つの共振周波数を有するようになると期待できる。
【０１１４】
以上、本実施形態について詳細に説明したが、本実施形態は上記に限定されない。例えば、上記ではセラミック電子部品として積層セラミックコンデンサを製造したが、バリスタやサーミスタ等をセラミック電子部品として製造してもよい。
【符号の説明】
【０１１５】
１０  積層チップ
１０ａ  第１の容量部
１０ｂ  第２の容量部
１０ｃ  第３の容量部
１０ｘ  下面
１１  誘電体層
１２  内部電極層
１３  カバー層
２０ａ、２０ｂ  外部電極
３０  配線基板
３１  配線層
３２  半田
１００  積層セラミックコンデンサ
【図１】
2020096074.tif 000025
【図２】
2020096074.tif 000026
【図３】
2020096074.tif 000027
【図４】
2020096074.tif 000028
【図５】
2020096074.tif 000029
【図６】
2020096074.tif 000030
【図７】
2020096074.tif 000031
【図８】
2020096074.tif 000032
【図９】
2020096074.tif 000033
【図１０】
2020096074.tif 000034
【図１１】
2020096074.tif 000035
【図１２】
2020096074.tif 000036
【図１３】
2020096074.tif 000037
【図１４】
2020096074.tif 000038
【図１５】
2020096074.tif 000039
【図１６】
2020096074.tif 000040
【図１７】
2020096074.tif 000041
【図１８】
2020096074.tif 000042
【図１９】
2020096074.tif 000043