(57)【要約】【課題】チップ間を接続する配線数を増加できる半導体装置を提供する。【解決手段】半導体装置は、基板上に配置される第１から第３のチップを有し、平面視において、前記第１のチップは、前記第２のチップと隣接し、前記第３のチップは、前記第２のチップと隣接し、前記基板の、前記第１から第３のチップの辺により囲繞され前記第１から第３のチップから露出した空き領域を介して前記第１のチップに対向するよう配置されており、前記第１のチップと前記第３のチップを接続する第１の信号線が前記空き領域に配線されている。【選択図】図１
2020096021.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置される第１から第３のチップを有し、
平面視において、
前記第１のチップは、前記第２のチップと隣接し、
前記第３のチップは、前記第２のチップと隣接し、前記基板の、前記第１から第３のチップの辺により囲繞され前記第１から第３のチップから露出した空き領域を介して前記第１のチップに対向するよう配置されており、
前記第１のチップと前記第３のチップを接続する第１の信号線が前記空き領域に配線されていることを特徴とする半導体装置。
【請求項２】
さらに、前記第１のチップと前記第３のチップに隣接する第４のチップを有し、前記空き領域は前記第１から第４のチップに囲繞され前記第１から第４のチップから露出している、請求項１に記載の半導体装置。
【請求項３】
前記第１から第３のチップは矩形状であり、
前記第１の信号線は、前記空き領域を介して対向する前記第１のチップと前記第３のチップの辺の直交方向に延伸するよう配線されている、請求項１または２に記載の半導体装置。
【請求項４】
前記第２のチップと前記第４のチップを接続する第２の信号線が前記空き領域に配線されている、請求項２または３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関する。
【背景技術】
【０００２】
基板上に複数のチップを搭載したマルチチップモジュール方式の半導体装置が知られている。例えば、複数のチップを回路基板上に並べたマルチチップモジュールでは、チップ間は、基板の配線層に形成される配線を使用して接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−６４２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のチップ間を相互に接続する場合、例えば、対向する辺の間に設けられる配線により接続することが可能であるが、チップの配置領域の対角線上に位置するチップ間は、配線の配置が困難となる場合がある。
【課題を解決するための手段】
【０００５】
そこで、本発明の実施形態の半導体装置は、基板上に配置される第１から第３のチップを有し、平面視において、前記第１のチップは、前記第２のチップと隣接し、前記第３のチップは、前記第２のチップと隣接し、前記基板の、前記第１から第３のチップの辺により囲繞され前記第１から第３のチップから露出した空き領域を介して前記第１のチップに対向するよう配置されており、前記第１のチップと前記第３のチップを接続する第１の信号線が前記空き領域に配線されている。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施形態における半導体装置の例を示すブロック図である。
【図２】図１のチップ内に設けられる回路の例を示すブロック図である。
【図３】比較例として、４つのチップの角部を互いに近づけて配置した他の半導体装置において、基板の対角線上に位置する２つのチップを信号線で接続する例を示す説明図である。
【図４】本発明の別の実施形態における半導体装置の例を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。以下では、信号線を示す符号は、信号名（データ名）としても使用される。また、以下では、特別に記載しない限り、平面視（例えば、図１に示す基板ＢＲＤと基板ＢＲＤ上に配置・実装された４つのチップＣＰ（ＣＰ１−ＣＰ４）とが重なる方向に見た場合）においての説明を行う。
【０００８】
図１は、本発明の一実施形態における半導体装置の例を示すブロック図である。図１に示す半導体装置ＳＥＭ１は、平面視において矩形上の基板ＢＲＤ上に配置された第１のチップから第４のチップである４つの半導体チップＣＰ（ＣＰ１−ＣＰ４）を有している。各チップＣＰは、長方形形状であり、２つの長手の辺と２つの短手の辺とを有している。また、各チップＣＰにおいて基板ＢＲＤに対向する裏面には、複数のバンプＢＰが形成されている。なお、図１では、説明を分かりやすくするため、各チップＣＰの裏面と表面とを区別することなくバンプＢＰを記載している。
【０００９】
換言すると、図１に示す半導体装置ＳＥＭ１は、基板上に配置される第１から第４の４つのチップを有し、平面視において、前記第１のチップは、第２のチップと隣接している。また、第３のチップは、第２のチップと隣接し、２つの前記チップにそれぞれ隣接するとともに、前記基板の、第１から第３のチップの辺により囲繞され前記第１から第３のチップから露出した空き領域を介して第１のチップに対向するよう配置されている。そして、空き領域を介して対向する第１のチップと第３のチップを接続する第１の信号線が空き領域に配線されている。
【００１０】
さらに、第４のチップは、第１のチップと第３のチップに隣接しており、空き領域は前記第１から第４のチップに囲繞されて露出している。本明細書において、「囲繞」とは、ある程度の範囲の外周を取り囲まれていることを指し、完全に包囲されていることに限られない。つまり、図１においては、基板ＢＲＤの４つのチップＣＰ１−ＣＰ４により取り囲まれた略長方形の範囲ＳＰが空き領域であるが、空き領域ＳＰの外周部の一部にチップＣＰの辺が存在しない場合であっても、本発明の範囲に含まれる。
【００１１】
４つのチップＣＰ１−ＣＰ４は、それぞれ長手の辺方向の向きＤＩＲを９０度ずつ変えて矩形状の基板ＢＲＤ上に配置され、基板ＢＲＤの４つの辺の各々に対向する２つのチップＣＰの長手の辺と短手の辺とが同一線上に位置している。換言すれば、各チップＣＰにおいて、長手の辺の一方は、隣接するチップＣＰの短手の辺の一方に対向し、長手の辺の他方は、基板ＢＲＤの外周に対向している。また、各チップＣＰにおいて、短手の辺の一方は、隣接する別のチップＣＰの長手の辺の一方に対向し、短手の辺の他方は、基板ＢＲＤの外周に対向している。
【００１２】
さらに換言すれば、第１のチップＣＰ１の長手の辺の１つは第２のチップＣＰ２の短手の辺の１つに対向し、第２のチップＣＰ２の長手の辺の１つは第３のチップＣＰ３の短手の辺の１つに対向し、第３のチップＣＰ３の長手の辺の１つは第４のチップＣＰ４の短手の辺の１つと対向し、第４のチップＣＰ４の長手の辺の１つは第１のチップＣＰ１の短手の辺の１つと対向している。
【００１３】
本実施形態では、空き領域ＳＰを介して対向する第１のチップＣＰ１の辺と第３のチップＣＰ３の辺、第２のチップＣＰ２の辺と第４のチップＣＰ４の辺がそれぞれ平行となるよう配置されている。
【００１４】
すなわち、チップＣＰ１−ＣＰ４の配置領域である基板ＢＲＤの中央部には、チップＣＰ１−ＣＰ４が配置されない空き領域ＳＰが設けられている。このように、基板ＢＲＤの各辺に対向する２つのチップＣＰの辺を揃えて、チップＣＰを基板ＢＲＤ上に配置することで、チップＣＰの配置領域の大きさ、本実施形態においては基板ＢＲＤの大きさを小さくできる。この結果、半導体装置ＳＥＭ１のコストを削減することができる。また、基板ＢＲＤの大きさを小さくすることで、半導体装置ＳＥＭ１が搭載されるプリント基板等の大きさを小さくすることができ、半導体装置ＳＥＭ１を含むシステムのコストを削減することができる。
【００１５】
長手の辺と短手の辺とが互いに隣接する２つのチップＣＰは、各チップＣＰに形成されるバンプＢＰを基板ＢＲＤに形成された信号線Ｓ（配線）に接続することで、相互に接続される。この際、信号線Ｓを長手の辺と短手の辺の直交方向に配線することで、長手の辺と短手の辺との対向部分の長さに対応する本数の信号線Ｓを設けることができる。
【００１６】
また、空き領域ＳＰを介して対向する２つのチップＣＰは、各チップＣＰに形成されるバンプＢＰを空き領域ＳＰに形成された信号線Ｓ（配線；第１の信号線、第２の信号線）に接続することで、相互に接続される。この際、信号線Ｓを、チップＣＰの空き領域ＳＰに隣接している（つまり、空き領域ＳＰを介して別のチップＣＰと対向している）辺と直交する方向（すなわち、空き領域ＳＰを介して対向するチップＣＰの部分辺に向かう方向）に配線することで、チップＣＰの空き領域と隣接している辺（以下、部分辺）に信号線Ｓを配置することができる。
【００１７】
すなわち、この実施形態では、空き領域ＳＰを介して対向するチップＣＰ間の接続は、長手の辺と短手の辺とが互いに隣接するチップＣＰ間の接続と同様の手法で行うことができる。これは、空き領域ＳＰを設けることで、チップＣＰに互いに対向する部分にある程度の長さを有する部分辺を形成することができ、部分辺と部分辺の間に、直交する方向に信号線Ｓを配置できるためである。
【００１８】
したがって、空き領域ＳＰを介して対向するチップＣＰ間を接続する信号線Ｓの数を、空き領域ＳＰを設けない場合に比べて増加させることができる。この結果、４つのチップＣＰ間で、同等の情報量のデータを相互に通信することが可能になる。例えば、各チップＣＰ１−ＣＰ４に搭載される複数の演算器を用いて演算を実行する場合、演算器で使用するデータや演算結果を、他の全てのチップＣＰに入出力することができる。したがって、半導体装置ＳＥＭ１は、例えば、多数のデータと多数のパラメータを使用してデータ処理を実行する機械学習、特にニューラルネットワークを用いた深層学習に適している。
【００１９】
また、４つのチップＣＰ間で同等の情報量のデータを相互に通信できる場合、例えば、１つのチップで実現される機能を４つのチップＣＰに分割して半導体装置ＳＥＭ１にすることが可能になる。この場合、１つのチップで機能を実現する場合に比べて、チップＣＰの良品率である歩留まりを向上することができる。この結果、チップコストを低減することができ、半導体装置ＳＥＭ１のコストを低減することができる。
【００２０】
また、空き領域ＳＰを介して対向する２つのチップＣＰにおいて、部分辺の近くに形成されるバンプＢＰを信号線Ｓに接続できるため、信号線Ｓの長さのばらつきを低減でき、信号線Ｓを介して伝送されるデータのスキューを低減することができる。この結果、タイミング設計を容易にすることができるとともに、半導体装置ＳＥＭ１の高性能化に寄与することができる。
【００２１】
なお、例えば、信号線Ｓは、基板ＢＲＤの配線層を使用して形成され、配線層に形成される信号線Ｓは、例えば、スルーホールに設けられた導電材料を介して基板ＢＲＤ上の電極に接続される。そして、バンプＢＰが基板ＢＲＤ上の電極に半田付けされることで、チップＣＰ間が信号線Ｓを介して接続される。なお、本実施形態では、スルーホール内に設けられた導電材料および基板ＢＲＤ上の電極も信号線Ｓの一部である。
【００２２】
図２は、図１のチップＣＰ内に設けられる回路の例を示すブロック図である。各チップＣＰは、信号Ｓ（Ｓ１２、Ｓ２１、Ｓ１３、Ｓ３１）を出力先のチップＣＰに対応して、誤り検出／訂正信号生成回路１１、出力フリップフロップ（ＦＦ）１２および出力バッファ１３を有している。また、各チップＣＰは、信号Ｓを出力元のチップＣＰに対応して、入力バッファ２１、入力フリップフロップ（ＦＦ）２２、誤り検出／訂正回路２３およびクロック乗せ換え回路２４を有している。
【００２３】
各信号線Ｓ１２、Ｓ２１、Ｓ１３、Ｓ３１に付けた符号"／"は、信号線Ｓ１２、Ｓ２１、Ｓ１３、Ｓ３１が複数ビットで構成されることを示す。信号線Ｓ１２、Ｓ２１、Ｓ１３、Ｓ３１を伝送される信号はデータおよびクロック等を含む。データのビット数は、特に限定されないが、数十ビットから１００ビット程度でもよい。
【００２４】
図２には、チップＣＰ１、ＣＰ２間で信号Ｓ１２、Ｓ２１を入出力する回路ブロックと、チップＣＰ１、ＣＰ３間で信号Ｓ１３、Ｓ３１を入出力する回路ブロックとが示される。図２には示していないが、チップＣＰ２、ＣＰ３間、チップＣＰ３、ＣＰ４間およびチップＣＰ４、ＣＰ１間で信号Ｓを入出力する回路ブロックは、チップＣＰ１、ＣＰ２間で信号Ｓ１２、Ｓ２１を入出力する図２の回路ブロックと同様である。また、チップＣＰ２、ＣＰ４間で信号Ｓを入出力する回路ブロックは、チップＣＰ１、ＣＰ３間で信号Ｓ１３、Ｓ３１を入出力する図２の回路ブロックと同様である。
【００２５】
以下では、チップＣＰ１、ＣＰ２間で信号Ｓ１２、Ｓ２１を入出力する回路ブロックを説明する。チップＣＰ１において、誤り検出／訂正信号生成回路１１は、データの誤りを訂正する誤り検出／訂正信号を生成し、生成した誤り検出／訂正信号をデータとともに出力ＦＦ１２に出力する。例えば、誤り検出／訂正信号は、ＥＣＣ（Error Correction Code）等である。出力ＦＦ１２は、データ、誤り検出／訂正信号およびクロックを出力バッファ１３に出力する。出力バッファ１３は、データ、誤り検出／訂正信号およびクロックを複数ビットの信号Ｓ１２としてチップＣＰ２に出力する。
【００２６】
チップＣＰ２の入力バッファ２１は、信号線Ｓ１２を介してチップＣＰ１から複数ビットの信号を受信し、受信した信号を入力ＦＦ２２に出力する。入力ＦＦ２２は、信号Ｓ１２に含まれるチップＣＰ１のクロックに同期して信号Ｓ１２を取り込み、取り込んだ信号Ｓ１２を誤り検出／訂正回路２３に出力する。
【００２７】
誤り検出／訂正回路２３は、信号に含まれる誤り検出／訂正信号を用いて、信号Ｓ１２に含まれるデータの誤りを検出または訂正し、誤りを訂正した場合には誤りを訂正したデータをクロック乗せ換え回路２４に出力する。これにより、信号線Ｓ１２を介してチップＣＰ１から受信するデータに誤りが発生する場合にも、誤りを訂正した正しいデータをチップＣＰ２内で処理することができる。
【００２８】
なお、誤り検出／訂正回路２３は誤り検出のみを行ってもよく、この場合、信号線Ｓ１２に信号Ｓ１２を出力するチップＣＰ１の誤り検出／訂正信号生成回路１１は、パリティビット等の誤り検出のみを行う信号を生成してもよい。
【００２９】
誤り検出／訂正回路２３は、訂正できない誤りを検出した場合、訂正できない誤りの検出を示す誤り情報を生成してもよい。また、誤り検出／訂正回路２３は、データの誤りを訂正した場合、誤りを訂正したことを示す訂正情報を生成してもよい。さらに、誤り検出／訂正回路２３は、データの誤りを検出した場合、誤りを検出したことを示す検出情報を生成してもよい。
【００３０】
例えば、チップＣＰ２の内部回路は、誤り検出／訂正回路２３が誤り情報、訂正情報または検出情報を生成した場合、誤り情報、訂正情報または検出情報を保持してもよく、誤り情報、訂正情報または検出情報を用いて誤り訂正率の算出等の情報処理を行ってもよい。さらに、チップＣＰ２の内部回路は、生成した誤り情報、訂正情報、検出情報または算出した誤り訂正率等を、チップＣＰ１に出力してもよい。
【００３１】
クロック乗せ換え回路２４は、チップＣＰ１のクロックに同期した信号Ｓ１２に含まれるデータを、チップＣＰ２のクロックに同期したデータに変換する。そして、チップＣＰ２の内部回路は、チップＣＰ１から転送されたデータを使用して、データ処理等を実行する。データ処理後のデータをチップＣＰ１に戻す必要がある場合、チップＣＰ２は、誤り検出／訂正信号生成回路１１を用いて、チップＣＰ１に戻すデータの誤りを訂正する誤り検出／訂正信号を生成する。そして、チップＣＰ２は、生成した誤り検出／訂正信号とデータとクロックとを、出力ＦＦ１２および出力バッファ１３を介してチップＣＰ１に出力する。チップＣＰ１の入力バッファ２１、入力ＦＦ２２、誤り検出／訂正回路２３およびクロック乗せ換え回路２４は、チップＣＰ２の入力バッファ２１、入力ＦＦ２２、誤り検出／訂正回路２３およびクロック乗せ換え回路２４と同様に動作する。
【００３２】
なお、誤り検出／訂正回路２３とクロック乗せ換え回路２４との接続の順序は逆でもよい。すなわち、クロック乗せ換え回路２４によりチップＣＰ２のクロックに同期させたデータを、誤り検出／訂正回路２３により誤り検出し、任意に誤り訂正してもよい。また、各チップＣＰ１−ＣＰ４は、誤り検出／訂正信号生成回路１１および誤り検出／訂正回路２３を持たなくてもよい。
【００３３】
チップＣＰ１からチップＣＰ３への信号の伝送に使用する回路ブロックは、信号線Ｓ１３を使用することを除き、上述したチップＣＰ１からチップＣＰ２への信号の伝送に使用する回路ブロックの説明と同様である。チップＣＰ３からチップＣＰ１への信号の伝送に使用する回路ブロックは、信号線Ｓ３１を使用することを除き、上述したチップＣＰ２からチップＣＰ１への信号の伝送に使用する回路ブロックの説明と同様である。
【００３４】
図３は、比較例として、４つのチップＣＰ（ＣＰ１−ＣＰ４）の角部を互いに近づけて配置した他の半導体装置において、基板ＢＲＤの対角線Ｄ１（または、Ｄ２）上に位置する２つのチップＣＰを信号線Ｓで接続する例を示す説明図である。なお、図３では、図を分かりやすくするために、対角線Ｄ１、Ｄ２の交点付近の記載を省略している。
【００３５】
図３では、対角線Ｄ１、Ｄ２の交点に近いチップＣＰ１−ＣＰ４の角部の領域に設けられるバンプＢＰを使って、信号線Ｓを対角線Ｄ１（または、Ｄ２）に沿って斜めに配線している。さらに、チップＣＰ１、ＣＰ３間を接続する信号線Ｓと、チップＣＰ２、ＣＰ４間を接続する信号線Ｓとは交差している。このため、チップＣＰ１、ＣＰ３間またはチップＣＰ２、ＣＰ４間で伝送されるデータのビット数が多い場合、全ての信号線Ｓを配線することが困難になる場合がある。また、配線を可能にするために、シリコンインタポーザ等の基板ＢＲＤの配線層の数を増やした場合、コストが増大し、信号の遅延量が増加するおそれがある。
【００３６】
さらに、図３に示すように、信号線Ｓは、接続するバンプＢＰの位置によって長さがばらつくため、信号Ｓにスキューが発生するおそれがある。これに対して、図１の半導体装置ＳＥＭ１では、空き領域ＳＰを介して互いに対向するチップＣＰの辺の直交方向に信号線Ｓを配線するため、上記のような問題を低減することができる。
【００３７】
以上、図１および図２に示す実施形態では、対向するチップＣＰ間に設けられた配線を容易に配置することができ、チップ間を接続する信号線Ｓの数を増加させることができる。したがって、例えば、４つのチップＣＰ間で、同等の情報量のデータを相互に通信することが可能になり、１つのチップＣＰで実現される機能を４つのチップＣＰに分割して半導体装置ＳＥＭ１にすることが可能になる。この場合、１つのチップで機能を実現する場合に比べて、チップＣＰの良品率である歩留まりを向上することができる。したがって、チップコストを低減することができ、半導体装置ＳＥＭ１のコストを低減することができる。
【００３８】
また、空き領域ＳＰに露出する部分辺の近くに設けられるバンプＢＰに信号線Ｓを接続できるため、信号線Ｓの長さのばらつきを低減することができ、信号線Ｓを介して伝送されるデータのスキューを低減することができる。この結果、タイミング設計を容易にすることができるとともに、半導体装置ＳＥＭ１の高性能化に寄与することができる。
【００３９】
さらに、長方形形状のチップＣＰ１−ＣＰ４をそれぞれ長手の辺方向の向きＤＩＲを９０度ずつ変えて基板ＢＲＤ上に配置することで、チップＣＰの配置領域（基板ＢＲＤの中央部）に空き領域ＳＰを形成しつつ、チップＣＰ１−ＣＰ４の外側の辺をチップＣＰの配置領域（基板ＢＲＤの外周）に揃えることができる。この結果、信号線Ｓを配線する空き領域ＳＰを確保しながら、チップＣＰの配置領域または基板ＢＲＤの大きさを小さくすることができる。
【００４０】
図４は、本発明の別の実施形態における半導体装置の例を示すブロック図である。図１と同様の要素については、同じ符号を付し、詳細な説明を省略する。図４に示す半導体装置ＳＥＭ２は、長手の辺と短手の辺の長さの差が小さいチップＣＰ（ＣＰ１−ＣＰ４）が基板ＢＲＤに配置されることを除き、図１に示した半導体装置ＳＥＭ１と同様の構成である。なお、各チップＣＰは、正方形でもよい。
【００４１】
各チップＣＰの長手の辺と短手の辺の長さの差が小さい場合、信号線Ｓの配線のために空き領域ＳＰを作ると、各チップＣＰ１−ＣＰ４の外側の辺は、直線上に揃わず、一部の辺が突出する場合がある。この場合、突出した辺に合わせてチップの配置領域または基板ＢＲＤの大きさが決定される。
【００４２】
図４に示す半導体装置ＳＥＭ２では、突出する辺に応じて基板ＢＲＤの面積が大きくなり、例えば、半導体装置ＳＥＭ２のパッケージの大きさが大きくなるが、空き領域ＳＰを用いて信号線Ｓを配線する手法は、図１と同様である。このため、図１と同様に、空き領域ＳＰを介して対向するチップＣＰ間に配線できる信号線Ｓの本数を増やすことができる。また、空き領域ＳＰを介して対向するチップＣＰ間を接続する信号線Ｓの長さのばらつきを低減できるため、信号線Ｓを介して伝送されるデータのスキューを低減することができる。この結果、タイミング設計を容易にできるとともに、半導体装置ＳＥＭ２の高性能化に寄与することができる。
【００４３】
なお、本明細書中において、対向するとは、辺が平行になるよう対向することに限られない。また、平行、直交、直線、揃う等の用語は厳密な意味として用いられることに限られない。つまり、上述の用語は、チップ、基板、または半導体装置等の設計のマージンや公差、製造のばらつきを含むことを許容する。
【００４４】
本発明は、具体的に開示された上記の実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００４５】
１１  誤り検出／訂正信号生成回路
１２  出力フリップフロップ
１３  出力バッファ
２１  入力バッファ
２２  入力フリップフロップ
２３  誤り検出／訂正回路
２４  クロック乗せ換え回路
ＢＰ  バンプ
ＢＲＤ  基板
ＣＰ（ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４）  チップ
Ｄ１、Ｄ２  対角線
Ｓ  信号線
ＳＥＭ１、ＳＥＭ２  半導体装置
【図１】
2020096021.tif 000003
【図２】
2020096021.tif 000004
【図３】
2020096021.tif 000005
【図４】
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