(57)【要約】      （修正有）【課題】対向アームのＭＯＳＦＥＴのターンオンのタイミングと、ターンオフのタイミングのいずれでも適切に、自アームのＭＯＳＦＥＴを保護するスイッチング回路を提供する。【解決手段】スイッチング回路１０において、ＭＯＳＦＥＴ２０ａのゲートには、ゲート駆動回路４０ａが接続されている。ゲート駆動回路４０ａは、信号Ｖａ１に基づいて、ＭＯＳＦＥＴ２０ａをスイッチングさせる。ＭＯＳＦＥＴ２０ｂのゲートには、ゲート駆動回路４０ｂが接続されている。ゲート駆動回路４０ｂは、信号Ｖｂ１に基づいて、ＭＯＳＦＥＴ２０ｂをスイッチングさせる。また、ゲート駆動回路４０ａには、ＭＯＳＦＥＴ２０ｂのスイッチングタイミングを事前に通知する信号Ｖｂ２が入力される。ゲート駆動回路４０ａは、信号Ｖｂ２に基づいて、ＭＯＳＦＥＴ２０ａがオフしているときのゲート電位を制御する。【選択図】図１
2020096444.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング回路であって、
高電位配線と、
低電位配線と、
中間配線と、
前記高電位配線と前記中間配線の間、及び、前記中間配線と前記低電位配線の間のいずれか一方に接続された第１ＭＯＳＦＥＴと、
前記高電位配線と前記中間配線の間、及び、前記中間配線と前記低電位配線の間のいずれか他方に接続された第２ＭＯＳＦＥＴと、
前記第２ＭＯＳＦＥＴのゲートの電位を制御するゲート駆動回路、
を有し、
前記ゲート駆動回路は、前記第１ＭＯＳＦＥＴがオン状態である期間に前記第２ＭＯＳＦＥＴをオフ状態に制御し、
前記ゲート駆動回路は、前記第１ＭＯＳＦＥＴがターンオンするタイミングに前記ゲートの電位を前記第２ＭＯＳＦＥＴのゲート閾値よりも低いとともに負電位である第１ゲートオフ電位に制御し、前記第１ＭＯＳＦＥＴがターンオフするタイミングに前記ゲートの電位を前記ゲート閾値よりも低いとともに前記第１ゲートオフ電位よりも高い第２ゲートオフ電位に制御する、
スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング回路に関する。
【０００２】
特許文献１には、直列に接続された２つのＭＯＳＦＥＴを備えるスイッチング回路が開示されている。各ＭＯＳＦＥＴのゲートには、ゲート駆動回路が接続されている。上アームのＭＯＳＦＥＴがオン状態である期間には、下アームのＭＯＳＦＥＴはオフ状態に制御される。下アームのＭＯＳＦＥＴがオン状態である期間には、上アームのＭＯＳＦＥＴはオフ状態に制御される。各ゲート駆動回路は、ＭＯＳＦＥＴをオフ状態に制御するときに、ＭＯＳＦＥＴのゲートに負電位を印加する。
【０００３】
ＭＯＳＦＥＴが意図せずオンする現象（以下、誤オンという）が生じる場合がある。例えば、上アームのＭＯＳＦＥＴがターンオンすると、下アームのＭＯＳＦＥＴのドレイン電位が上昇する。すると、下アームのＭＯＳＦＥＴのドレイン−ゲート間の容量結合によって、下アームのＭＯＳＦＥＴのゲート電位が瞬間的に上昇する。このゲート電位の上昇によって、下アームのＭＯＳＦＥＴが誤オンする場合がある。また、誤オンは、上アームのＭＯＳＦＥＴで生じる場合もある。すなわち、下アームのＭＯＳＦＥＴがターンオンすると、上アームのＭＯＳＦＥＴのソース電位が低下し、それに伴って上アームのＭＯＳＦＥＴのゲート電位が低下する。このため、上アームのＭＯＳＦＥＴのドレイン電位がゲート電位に対して相対的に上昇する。すると、上アームのＭＯＳＦＥＴのドレイン−ゲート間の容量結合によって、上アームのＭＯＳＦＥＴのゲート電位が瞬間的に上昇する。このゲート電位の上昇によって上アームのＭＯＳＦＥＴが誤オンする場合がある。このように、自アームのＭＯＳＦＥＴ（すなわち、オフ状態に維持されているＭＯＳＦＥＴ）が、対向アームのＭＯＳＦＥＴ（自アームのＭＯＳＦＥＴではない方のＭＯＳＦＥＴ）のターンオンによって誤オンする場合がある。
【０００４】
上述したように、特許文献１のスイッチング回路では、各ＭＯＳＦＥＴをオフ状態に制御するときに、ゲートに負電位を印加する。これによって、ゲート電位が瞬間的に上昇したとしても、ゲート電位がゲート閾値を超えないようになっている。これによって、ＭＯＳＦＥＴの誤オンを抑制する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−２４３８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ドレイン−ゲート間の容量結合によるゲート電位の変動は、対向アームのＭＯＳＦＥＴがターンオンするタイミングだけでなく、対向アームのＭＯＳＦＥＴがターンオフするタイミングでも生じることが分かった。対向アームのＭＯＳＦＥＴがターンオフするタイミングでは、自アームのＭＯＳＦＥＴのドレイン−ゲート間の容量結合によって、ゲート電位が瞬間的に低下する。特許文献１のように、ＭＯＳＦＥＴをオフ状態に制御するときにゲートに負電位を印加すると、ドレイン−ゲート間の容量結合によってゲート電位がさらに低下したときに、ゲート電位が定格最小値（下限値）を下回る場合がある。このため、ＭＯＳＦＥＴの劣化、特性変動等が生じるおそれがある。本明細書では、対向アームのＭＯＳＦＥＴのターンオンのタイミングとターンオフのタイミングのいずれでも適切に自アームのＭＯＳＦＥＴを保護することが可能な技術を提案する。
【課題を解決するための手段】
【０００７】
本明細書が開示するスイッチング回路は、高電位配線と、低電位配線と、中間配線と、前記高電位配線と前記中間配線の間及び前記中間配線と前記低電位配線の間のいずれか一方に接続された第１ＭＯＳＦＥＴと、前記高電位配線と前記中間配線の間及び前記中間配線と前記低電位配線の間のいずれか他方に接続された第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのゲートの電位を制御するゲート駆動回路を有する。前記ゲート駆動回路は、前記第１ＭＯＳＦＥＴがオン状態である期間に前記第２ＭＯＳＦＥＴをオフ状態に制御する。前記ゲート駆動回路は、前記第１ＭＯＳＦＥＴがターンオンするタイミングに前記ゲートの電位を前記第２ＭＯＳＦＥＴのゲート閾値よりも低いとともに負電位である第１ゲートオフ電位に制御し、前記第１ＭＯＳＦＥＴがターンオフするタイミングに前記ゲートの電位を前記ゲート閾値よりも低いとともに前記第１ゲートオフ電位よりも高い第２ゲートオフ電位に制御する。
【０００８】
このスイッチング回路では、第１ＭＯＳＦＥＴ（第２ＭＯＳＦＥＴから見て対向アームのＭＯＳＦＥＴ）がターンオンするタイミングにおいて、第２ＭＯＳＦＥＴのゲートに負電位である第１ゲートオフ電位が印加される。このため、第２ＭＯＳＦＥＴの誤オンが抑制される。また、このスイッチング回路では、第１ＭＯＳＦＥＴ（第２ＭＯＳＦＥＴから見て対向アームのＭＯＳＦＥＴ）がターンオフするタイミングにおいて、第２ＭＯＳＦＥＴのゲートに第１ゲートオフ電位よりも高い第２ゲートオフ電位が印加される。したがって、ドレイン−ゲート間の容量結合によって第２ＭＯＳＦＥＴのゲート電位が瞬間的に低下したとしても、第２ＭＯＳＦＥＴのゲート電位が定格最小値を下回ることが抑制される。このように、このスイッチング回路によれば、第１ＭＯＳＦＥＴ（対向アームのＭＯＳＦＥＴ）のターンオンのタイミングとターンオフのタイミングのいずれでも、適切に第２ＭＯＳＦＥＴ（自アームのＭＯＳＦＥＴ）を保護することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態のスイッチング回路の回路図。
【図２】ゲート駆動回路４０の接続を示す回路図。
【図３】上アームのＭＯＳＦＥＴのスイッチング時の各値の変化を示すグラフ。
【図４】下アームのＭＯＳＦＥＴのスイッチング時の各値の変化を示すグラフ。
【発明を実施するための形態】
【００１０】
図１に示す実施形態のスイッチング回路１０は、高電位配線１２と中間配線１４と低電位配線１６を有している。高電位配線１２には、低電位配線１６よりも高い電位が印加される。高電位配線１２と中間配線１４の間には、ＭＯＳＦＥＴ２０ａとダイオード３０ａが接続されている。ＭＯＳＦＥＴ２０ａのドレインが高電位配線１２に接続されており、ＭＯＳＦＥＴ２０ａのソースが中間配線１４に接続されている。ダイオード３０ａのアノードが中間配線１４に接続されており、ダイオード３０ａのカソードが高電位配線１２に接続されている。中間配線１４と低電位配線１６の間には、ＭＯＳＦＥＴ２０ｂとダイオード３０ｂが接続されている。ＭＯＳＦＥＴ２０ｂのドレインが中間配線１４に接続されており、ＭＯＳＦＥＴ２０ｂのソースが低電位配線１６に接続されている。ダイオード３０ｂのアノードが低電位配線１６に接続されており、ダイオード３０ｂのカソードが中間配線１４に接続されている。中間配線１４には、コイル１８が接続されている。スイッチング回路１０は、インバータ回路やＤＣ−ＤＣコンバータ回路の一部を構成している。インバータ回路の場合には、コイル１８は、モータ等の負荷である。ＤＣ−ＤＣコンバータ回路の場合には、コイル１８は、電圧変換用のリアクトルである。また、コイル１８は、中間配線１４の寄生インダクタンスであってもよい。
【００１１】
ＭＯＳＦＥＴ２０ａ、２０ｂは、ＳｉＣ基板を備えている。ＳｉＣ基板の内部で、電流のスイッチングが行われる。ＳｉＣ基板を備えるＭＯＳＦＥＴ２０ａ、２０ｂは、低いゲート閾値を有しており、誤オンし易い。なお、ＳｉＣ基板に代えて、ＧａＮ基板等の他の半導体基板を用いてもよい。
【００１２】
ＭＯＳＦＥＴ２０ａのゲートには、ゲート駆動回路４０ａが接続されている。ゲート駆動回路４０ａには、外部から、信号Ｖａ１が入力される。ゲート駆動回路４０ａは、信号Ｖａ１に基づいて、ＭＯＳＦＥＴ２０ａをスイッチングさせる。ＭＯＳＦＥＴ２０ｂのゲートには、ゲート駆動回路４０ｂが接続されている。ゲート駆動回路４０ｂには、外部から、信号Ｖｂ１が入力される。ゲート駆動回路４０ｂは、信号Ｖｂ１に基づいて、ＭＯＳＦＥＴ２０ｂをスイッチングさせる。また、ゲート駆動回路４０ａには、ＭＯＳＦＥＴ２０ｂのスイッチングタイミングを事前に通知する信号Ｖｂ２が入力される。ゲート駆動回路４０ａは、信号Ｖｂ２に基づいて、ＭＯＳＦＥＴ２０ａがオフしているときのゲート電位（以下、オフ電位という）を制御する。また、ゲート駆動回路４０ｂには、ＭＯＳＦＥＴ２０ａのスイッチングのタイミングを事前に通知する信号Ｖａ２が入力される。ゲート駆動回路４０ｂは、信号Ｖａ２に基づいて、ＭＯＳＦＥＴ２０ｂのオフ電位を制御する。
【００１３】
図２は、ゲート駆動回路４０ａ、４０ｂの構成を示している。なお、ゲート駆動回路４０ａとゲート駆動回路４０ｂは同じ構成を有しているので、図２ではゲート駆動回路４０ａとゲート駆動回路４０ｂを共通の符号４０により示している。また、図２では、ＭＯＳＦＥＴ２０ａ、２０ｂを共通の符号２０により示しており、ダイオード３０ａ、３０ｂを共通の符号３０により示している。また、図２において、グランドは、ＭＯＳＦＥＴ２０のソースの電位を示している。図２に示すように、ゲート駆動回路４０には、ゲート電源６２、６４、６６が接続されている。ゲート電源６２は、ゲート駆動回路４０に第１オフ電位Ｖｏｆｆ１を供給する。第１オフ電位Ｖｏｆｆ１は、ＭＯＳＦＥＴ２０のゲート閾値よりも低い電位である。第１オフ電位Ｖｏｆｆ１は、ＭＯＳＦＥＴ２０のソースの電位よりも低い負電位である。ゲート電源６４は、ゲート駆動回路４０に第２オフ電位Ｖｏｆｆ２を供給する。第２オフ電位Ｖｏｆｆ２は、ＭＯＳＦＥＴ２０のゲート閾値よりも低く、かつ、第１オフ電位Ｖｏｆｆ１よりも高い電位である。第２オフ電位Ｖｏｆｆ２は、負電位であってもよいし、０Ｖであってもよいし、正電位であってもよい。ゲート電源６６は、ゲート駆動回路４０にオン電位Ｖｏｎを供給する。オン電位Ｖｏｎは、ＭＯＳＦＥＴ２０のゲート閾値よりも高い正電位である。ゲート駆動回路４０は、ＭＯＳＦＥＴ２０のゲート電位を、第１オフ電位Ｖｏｆｆ１、第２オフ電位Ｖｏｆｆ２、オン電位Ｖｏｎの間で切り換える。オン電位ＶｏｎがＭＯＳＦＥＴ２０のゲートに印加されると、ＭＯＳＦＥＴ２０がオン状態となる。第１オフ電位Ｖｏｆｆ１がＭＯＳＦＥＴ２０のゲートに印加されると、ＭＯＳＦＥＴ２０がオフ状態となる。第２オフ電位Ｖｏｆｆ２がＭＯＳＦＥＴ２０のゲートに印加されると、ＭＯＳＦＥＴ２０がオフ状態となる。すなわち、ゲート駆動回路４０は、ＭＯＳＦＥＴ２０のオフ電位として、第１オフ電位Ｖｏｆｆ１と第２オフ電位Ｖｏｆｆ２のいずれかを印加する。
【００１４】
ゲート駆動回路４０ａ、４０ｂは、ＭＯＳＦＥＴ２０ａとＭＯＳＦＥＴ２０ｂが同時にオンすることがないように、各ゲートの電位を制御する。
【００１５】
図３は、下アームのＭＯＳＦＥＴ２０ｂをオフ状態に維持しながら上アームのＭＯＳＦＥＴ２０ａをスイッチングするときの各値の変化を示している。図３及び後述する図４において、ゲート電位Ｖｇａは上アームのＭＯＳＦＥＴ２０ａのゲート電位を示しており、ドレイン−ソース間電圧Ｖｄｓａは上アームのＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧を示しており、ゲート電位Ｖｇｂは下アームのＭＯＳＦＥＴ２０ｂのゲート電位を示しており、ドレイン−ソース間電圧Ｖｄｓｂは下アームのＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧を示している。また、図３、４において、下限値Ｖｍｉｎは、ＭＯＳＦＥＴ２０ａ、２０ｂのゲート電位の定格最小値を示している。また、図３、４において、ゲート電位ＶｇａはＭＯＳＦＥＴ２０ａのソースに対する電位として示されており、ゲート電位ＶｇｂはＭＯＳＦＥＴ２０ｂのソースに対する電位として示されている。また、図３、４においては、第２オフ電位Ｖｏｆｆ２が０Ｖとして示されているが、上述したように、第２オフ電位Ｖｏｆｆ２は正電位であっても負電位であってもよい。
【００１６】
図３に示す動作では、ゲート駆動回路４０ｂが下アームのＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂを常にゲート閾値Ｖｔｈよりも低い電位に維持することで、ＭＯＳＦＥＴ２０ｂをオフ状態に維持する。また、ゲート駆動回路４０ａが、タイミングｔａでＭＯＳＦＥＴ２０ａをターンオンさせ、タイミングｔｂでＭＯＳＦＥＴ２０ａをターンオフさせる。上述したように、ゲート駆動回路４０ｂには、ＭＯＳＦＥＴ２０ａのスイッチングタイミングを事前に通知する信号Ｖａ２が入力される。したがって、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ａがスイッチングするタイミングｔａ、ｔｂを事前に認識することができる。ゲート駆動回路４０ｂは、タイミングｔａ、ｔｂに応じて、ＭＯＳＦＥＴ２０ｂのオフ電位を、第１オフ電位Ｖｏｆｆ１と第２オフ電位Ｖｏｆｆ２の間で変化させる。以下に、図３におけるスイッチング回路１０の動作について、詳細に説明する。
【００１７】
図３の初期の期間Ｔ１では、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａを第１オフ電位Ｖｏｆｆ１に制御する。このため、期間Ｔ１では、ＭＯＳＦＥＴ２０ａはオフしている。また、期間Ｔ１では、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂを第１オフ電位Ｖｏｆｆ１に制御する。このため、期間Ｔ１では、ＭＯＳＦＥＴ２０ｂもオフしている。この状態では、コイル１８で生じる起電力によって、中間配線１４の電位が低電位配線１６の電位よりも低くなる。このため、期間Ｔ１では、図１の矢印１００に示すように、低電位配線１６からダイオード３０ｂを介して中間配線１４へ電流が流れる。ダイオード３０ｂがオンしているので、ＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧Ｖｄｓｂは略０Ｖとなる。また、ＭＯＳＦＥＴ２０ａには高電位配線１２と中間配線１４の間の電位差が印加されるので、ＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧Ｖｄｓａは高電圧となる。
【００１８】
期間Ｔ１の最後のタイミングｔａにおいて、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａを第１オフ電位Ｖｏｆｆ１からオン電位Ｖｏｎまで引き上げる。したがって、タイミングｔａにおいて、ＭＯＳＦＥＴ２０ａがターンオンする。すると、図１の矢印１００に示す電流が停止し、矢印１０２のように高電位配線１２からＭＯＳＦＥＴ２０ａを介して中間配線１４へ電流が流れるようになる。ＭＯＳＦＥＴ２０ａがターンオンするので、タイミングｔａの直後にＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧Ｖｄｓａが略０Ｖまで低下する。このため、タイミングｔａの直後に、ＭＯＳＦＥＴ２０ｂのドレインの電位が高電位まで上昇する（すなわち、ドレイン−ソース間電圧Ｖｄｓｂが高電圧まで上昇する。）。他方、ゲート駆動回路４０ｂは、タイミングｔａの前からタイミングｔａの後まで、ＭＯＳＦＥＴ２０ｂのゲートに第１オフ電位Ｖｏｆｆ１（すなわち、負電位）を印加し続ける。このため、タイミングｔａの直後に、ＭＯＳＦＥＴ２０ｂのドレインの電位がゲートの電位に対して急激に上昇する。すると、ＭＯＳＦＥＴ２０ｂのドレイン−ゲート間の寄生容量Ｃｂ（図１参照）を介した容量結合によって、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂが瞬間的に上昇する場合がある。これによって、図３に示すように、タイミングｔａの直後に、ＭＯＳＦＥＴ２０ｂのゲートに正のサージ９０が印加される場合がある。しかしながら、タイミングｔａでは、ゲート駆動回路４０ｂがＭＯＳＦＥＴ２０ｂのゲートに第１オフ電位Ｖｏｆｆ１（すなわち、負電位）を印加しているので、正のサージ９０が印加されても、ゲート電位Ｖｇｂがゲート閾値Ｖｔｈに達しない。これによって、ＭＯＳＦＥＴ２０ｂの誤オンが抑制される。
【００１９】
タイミングｔａの後の期間Ｔ２では、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａをオン電位Ｖｏｎに維持する。したがって、期間Ｔ２では、矢印１０２に示すように電流が流れ続ける。
【００２０】
期間Ｔ２の最後のタイミングｔｂにおいて、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａをオン電位Ｖｏｎから第１オフ電位Ｖｏｆｆ１まで引き下げる。したがって、タイミングｔｂにおいて、ＭＯＳＦＥＴ２０ａがターンオフする。すると、矢印１０２に示す電流が停止する。すると、コイル１８が期間Ｔ２と同じ方向に電流が流れるように起電力を生じさせるので、中間配線１４の電位が低下する。したがって、タイミングｔｂの直後に、ＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧Ｖｄｓａが高電位まで上昇する。また、中間配線１４の電位が低下するので、ダイオード３０ｂがオンし、再び矢印１００に示すように電流が流れる。ダイオード３０ｂがオンするので、ＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧Ｖｄｓｂは略０Ｖまで低下する。他方、ゲート駆動回路４０ｂは、タイミングｔｂの直前でＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂを第１オフ電位Ｖｏｆｆ１から第２オフ電位Ｖｏｆｆ２に引き上げる。そして、タイミングｔｂにおいて、ＭＯＳＦＥＴ２０ｂのゲートに第２オフ電位Ｖｏｆｆ２を印加し続ける。
【００２１】
タイミングｔｂでＭＯＳＦＥＴ２０ｂのドレインの電位が低下すると、ＭＯＳＦＥＴ２０ｂのドレイン−ゲート間の寄生容量Ｃｂを介した容量結合によって、ＭＯＳＦＥＴ２０ｂのゲートの電位が瞬間的に低下する場合がある。これによって、図３に示すように、タイミングｔｂの直後に、ＭＯＳＦＥＴ２０ｂのゲートに負のサージ９２が印加される場合がある。しかしながら、タイミングｔｂでは、ゲート駆動回路４０ｂがＭＯＳＦＥＴ２０ｂのゲートに第２オフ電位Ｖｏｆｆ２（すなわち、第１オフ電位Ｖｏｆｆ１よりも高いオフ電位）を印加しているので、負のサージ９２が印加されても、ゲート電位Ｖｇｂが下限値Ｖｍｉｎを下回らない。これによって、ＭＯＳＦＥＴ２０ｂ（特に、ＭＯＳＦＥＴ２０ｂのゲート絶縁膜）に異常な電圧が印加されることが抑制される。このため、負のサージ９２の印加によるＭＯＳＦＥＴ２０ｂの劣化や特性変動が抑制される。タイミングｔｂの後に、ゲート駆動回路４０ｂは、ゲート電位Ｖｇｂを第１オフ電位Ｖｏｆｆ１に低下させる。これによって、スイッチング回路１０は、上述した期間Ｔ１と同じ状態に戻る。
【００２２】
以上に説明したように、ＭＯＳＦＥＴ２０ａがターンオンするときには、ＭＯＳＦＥＴ２０ｂのゲートに負電位である第１オフ電位Ｖｏｆｆ１が印加されることで、正のサージ９０によってＭＯＳＦＥＴ２０ｂが誤オンすることが抑制される。また、ＭＯＳＦＥＴ２０ａがターンオフするときには、ＭＯＳＦＥＴ２０ｂのゲートに第２オフ電位Ｖｏｆｆ２（第１オフ電位Ｖｏｆｆ１よりも高い電位）が印加されることで、負のサージ９２によってゲート電位Ｖｇｂが下限値Ｖｍｉｎを下回ることが抑制される。これによって、ＭＯＳＦＥＴ２０ｂの劣化や特性変動が抑制される。
【００２３】
なお、ＭＯＳＦＥＴ２０ａがオフ状態である期間（すなわち、矢印１００に示す電流が流れている期間）の一部において、ＭＯＳＦＥＴ２０ｂをオンさせてもよい。これによって、ダイオード３０ｂに流れる電流の一部がＭＯＳＦＥＴ２０ｂに分岐して流れるようになるので、損失を低減することができる。
【００２４】
図４は、上アームのＭＯＳＦＥＴ２０ａをオフ状態に維持しながら下アームのＭＯＳＦＥＴ２０ｂをスイッチングするときの各値の変化を示している。
【００２５】
図４に示す動作では、ゲート駆動回路４０ａが上アームのＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａを常にゲート閾値Ｖｔｈよりも低い電位に維持することで、ＭＯＳＦＥＴ２０ａをオフ状態に維持する。また、ゲート駆動回路４０ｂが、タイミングｔｃでＭＯＳＦＥＴ２０ｂをターンオンさせ、タイミングｔｄでＭＯＳＦＥＴ２０ｂをターンオフさせる。上述したように、ゲート駆動回路４０ａには、ＭＯＳＦＥＴ２０ｂのスイッチングタイミングを事前に通知する信号Ｖｂ２が入力される。したがって、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ｂがスイッチングするタイミングｔｃ、ｔｄを事前に認識することができる。ゲート駆動回路４０ａは、タイミングｔｃ、ｔｂに応じて、ＭＯＳＦＥＴ２０ａのオフ電位を、第１オフ電位Ｖｏｆｆ１と第２オフ電位Ｖｏｆｆ２の間で変化させる。以下に、図４におけるスイッチング回路１０の動作について、詳細に説明する。
【００２６】
図４の初期の期間Ｔ３では、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂを第１オフ電位Ｖｏｆｆ１に制御する。このため、期間Ｔ３では、ＭＯＳＦＥＴ２０ｂはオフしている。また、期間Ｔ３では、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａを第１オフ電位Ｖｏｆｆ１に制御する。このため、期間Ｔ３では、ＭＯＳＦＥＴ２０ａもオフしている。この状態では、コイル１８で生じる起電力によって、中間配線１４の電位が高電位配線１２の電位よりも高くなる。このため、期間Ｔ３では、図１の矢印１０４に示すように、中間配線１４からダイオード３０ａを介して高電位配線１２へ電流が流れる。ダイオード３０ａがオンしているので、ＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧Ｖｄｓａは略０Ｖとなる。また、ＭＯＳＦＥＴ２０ｂには中間配線１４と低電位配線１６の間の電位差が印加されるので、ＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧Ｖｄｓｂは高電圧となる。
【００２７】
期間Ｔ３の最後のタイミングｔｃにおいて、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂを第１オフ電位Ｖｏｆｆ１からオン電位Ｖｏｎまで引き上げる。したがって、タイミングｔｃにおいて、ＭＯＳＦＥＴ２０ｂがターンオンする。すると、矢印１０４に示す電流が停止し、矢印１０６のように中間配線１４からＭＯＳＦＥＴ２０ｂを介して低電位配線１６へ電流が流れるようになる。ＭＯＳＦＥＴ２０ｂがターンオンするので、タイミングｔｃの直後にＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧Ｖｄｓｂが略０Ｖまで低下する。このため、タイミングｔｃの直後に、ＭＯＳＦＥＴ２０ａのソースの電位が低電位まで低下し、ＭＯＳＦＥＴ２０ａのドレインの電位がソースの電位に対して相対的に高くなる。このため、タイミングｔｃの直後に、ドレイン−ソース間電圧Ｖｄｓａが高電圧まで上昇する。他方、ゲート駆動回路４０ａは、タイミングｔｃの前からタイミングｔｃの後まで、ＭＯＳＦＥＴ２０ａのゲートに第１オフ電位Ｖｏｆｆ１（すなわち、負電位）を印加し続ける。このため、タイミングｔｃの直後に、ＭＯＳＦＥＴ２０ａのドレインの電位がゲートの電位に対して急激に上昇する。すると、ＭＯＳＦＥＴ２０ａのドレイン−ゲート間の寄生容量Ｃａ（図１参照）を介した容量結合によって、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａが瞬間的に上昇する場合がある。これによって、図４に示すように、タイミングｔｃの直後に、ＭＯＳＦＥＴ２０ａのゲートに正のサージ９４が印加される場合がある。しかしながら、タイミングｔｃでは、ゲート駆動回路４０ａがＭＯＳＦＥＴ２０ａのゲートに第１オフ電位Ｖｏｆｆ１（すなわち、負電位）を印加しているので、正のサージ９４が印加されても、ゲート電位Ｖｇａがゲート閾値Ｖｔｈに達しない。これによって、ＭＯＳＦＥＴ２０ａの誤オンが抑制される。
【００２８】
タイミングｔｃの後の期間Ｔ４では、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂをオン電位Ｖｏｎに維持する。したがって、期間Ｔ４では、矢印１０６に示すように電流が流れ続ける。
【００２９】
期間Ｔ４の最後のタイミングｔｄにおいて、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂをオン電位Ｖｏｎから第１オフ電位Ｖｏｆｆ１まで引き下げる。したがって、タイミングｔｄにおいて、ＭＯＳＦＥＴ２０ｂがターンオフする。すると、矢印１０６に示す電流が停止する。すると、コイル１８が期間Ｔ４と同じ方向に電流が流れるように起電力を生じさせるので、中間配線１４の電位が上昇する。したがって、タイミングｔｄの直後に、ＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧Ｖｄｓｂが高電位まで上昇する。また、中間配線１４の電位が上昇するので、ダイオード３０ａがオンし、再び矢印１０４に示すように電流が流れる。ダイオード３０ａがオンするので、ＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧Ｖｄｓａは略０Ｖまで低下する（すなわち、ＭＯＳＦＥＴ２０ａのドレインのゲートに対する電位が低下する。）。他方、ゲート駆動回路４０ａは、タイミングｔｄの直前でＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａを第１オフ電位Ｖｏｆｆ１から第２オフ電位Ｖｏｆｆ２に引き上げる。そして、タイミングｔｄにおいて、ＭＯＳＦＥＴ２０ａのゲートに第２オフ電位Ｖｏｆｆ２を印加し続ける。
【００３０】
タイミングｔｄでＭＯＳＦＥＴ２０ａのドレインのゲートに対する電位が低下すると、ＭＯＳＦＥＴ２０ａのドレイン−ゲート間の寄生容量Ｃａを介した容量結合によって、ＭＯＳＦＥＴ２０ａのゲートの電位が瞬間的に低下する場合がある。これによって、図４に示すように、タイミングｔｄの直後に、ＭＯＳＦＥＴ２０ａのゲートに負のサージ９６が印加される場合がある。しかしながら、タイミングｔｄでは、ゲート駆動回路４０ａがＭＯＳＦＥＴ２０ａのゲートに第２オフ電位Ｖｏｆｆ２（すなわち、第１オフ電位Ｖｏｆｆ１よりも高いオフ電位）を印加しているので、負のサージ９６が印加されても、ゲート電位Ｖｇａが下限値Ｖｍｉｎを下回らない。これによって、ＭＯＳＦＥＴ２０ａ（特に、ＭＯＳＦＥＴ２０ａのゲート絶縁膜）に異常な電圧が印加されることが抑制される。このため、負のサージ９６の印加によるＭＯＳＦＥＴ２０ａの劣化や特性変動が抑制される。タイミングｔｄの後に、ゲート駆動回路４０ａは、ゲート電位Ｖｇａを第１オフ電位Ｖｏｆｆ１に低下させる。これによって、スイッチング回路１０は、期間Ｔ３と同じ状態に戻る。
【００３１】
以上に説明したように、ＭＯＳＦＥＴ２０ｂがターンオンするときには、ＭＯＳＦＥＴ２０ａのゲートに負電位である第１オフ電位Ｖｏｆｆ１が印加されることで、正のサージ９４によってＭＯＳＦＥＴ２０ａが誤オンすることが抑制される。また、ＭＯＳＦＥＴ２０ｂがターンオフするときには、ＭＯＳＦＥＴ２０ａのゲートに第２オフ電位Ｖｏｆｆ２（第１オフ電位Ｖｏｆｆ１よりも高い電位）が印加されることで、負のサージ９６によってゲート電位Ｖｇａが下限値Ｖｍｉｎを下回ることが抑制される。これによって、ＭＯＳＦＥＴ２０ａの劣化や特性変動が抑制される。
【００３２】
なお、ＭＯＳＦＥＴ２０ｂがオフ状態である期間（すなわち、矢印１０４に示す電流が流れている期間）の一部において、ＭＯＳＦＥＴ２０ａをオンさせてもよい。これによって、ダイオード３０ａに流れる電流の一部がＭＯＳＦＥＴ２０ａに分岐して流れるようになるので、損失を低減することができる。
【００３３】
以上に説明したように、実施形態のスイッチング回路１０によれば、ＭＯＳＦＥＴ２０ａ、２０ｂを適切に保護することができる。このため、ＭＯＳＦＥＴ２０ａ、２０ｂを保護するための構造を削減することが可能となる。したがって、ＭＯＳＦＥＴ２０ａ、２０ｂの小型化や、ＭＯＳＦＥＴ２０ａ、２０ｂに対する要求仕様を緩和することが可能となる。その結果、スイッチング回路１０のコストダウンが可能となる。
【００３４】
なお、上述した実施形態では、対向アームのＭＯＳＦＥＴがターンオフするタイミング（ｔｂ、ｔｄ）でのみ自アームのＭＯＳＦＥＴのゲートに第２オフ電位Ｖｏｆｆ２を印加した。しかしながら、対向アームのＭＯＳＦＥＴがターンオンするタイミング（ｔａ、ｔｂ）に自アームのＭＯＳＦＥＴのゲートに第１オフ電位Ｖｏｆｆ１が印加され、対向アームのＭＯＳＦＥＴがターンオフするタイミング（ｔｂ、ｔｄ）に自アームのＭＯＳＦＥＴのゲートに第２オフ電位Ｖｏｆｆ２が印加されるという条件が満たされれば、その他の期間ではゲートにどのようなオフ電位が印加されてもよい。
【００３５】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３６】
１０        ：スイッチング回路
１２        ：高電位配線
１４        ：中間配線
１６        ：低電位配線
１８        ：コイル
２０        ：ＭＯＳＦＥＴ
３０        ：ダイオード
４０        ：ゲート駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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