(57)【要約】【課題】  高分解能でPVTばらつきにロバストなPWM信号を生成する。【解決手段】  パルス幅を表す複数ビットで表されるパターンデータから、1ビットで表されるパルス幅変調信号を生成するPWM出力回路であって、互いに位相が異なる複数のクロックである多相クロックを生成する多相クロック生成回路と、入力したパターンデータから、パルス幅変調信号における立上りエッジのビット位置と立下りエッジのビット位置を検出し、当該検出に基づいて立上りエッジ位置を表す立上りエッジパルス及び立下りエッジパルスを生成するエッジパルス生成回路と、立上りエッジパルスをセット端子、立下りエッジパルスをリセット端子に入力することで、パルス幅変調信号を生成し出力するSRラッチ回路とを有する。【選択図】  図１
2020198602.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅を表す複数ビットで表されるパターンデータから、1ビットで表されるパルス幅変調信号を生成するPWM出力回路であって、
互いに位相が異なる複数のクロックである多相クロックを生成する多相クロック生成回路と、
入力した前記パターンデータから、パルス幅変調信号における立上りエッジのビット位置と立下りエッジのビット位置を検出し、当該検出に基づいて立上りエッジ位置を表す立上りエッジパルス及び立下りエッジパルスを生成するエッジパルス生成回路と、
前記立上りエッジパルスをセット端子、前記立下りエッジパルスをリセット端子に入力することで、パルス幅変調信号を生成し出力するSRラッチ回路と
を有することを特徴とするPWM出力回路。
【請求項２】
前記パルス幅変調信号の最大長をNビットで表し、前記多相クロック生成回路がN相クロックを生成するとき、
前記エッジパルス生成回路は、
前記パターンデータから前記立上り位置を表すビット位置の値を"1"とし、それ以外を"0"とするNビットの立上りデータ、及び、前記パターンデータから前記立下り位置を表すビット位置の値を"1"とし、それ以外を"0"とするNビットの立下りデータを生成するエッジ検出回路と、
前記多相クロック生成回路からのN相クロックと前記立上りデータの各ビットを入力するN個のフリップフロップ、及び、当該N個のフリップフロップからの出力を論理和回路を有し、当該論理和回路により得た1ビットの信号を前記立上りエッジパルスとして生成する第１のエッジパルス生成回路と、
前記多相クロック生成回路からのN相クロックと前記立下りデータの各ビットを入力するN個のフリップフロップ、及び、当該N個のフリップフロップからの出力を論理和回路を有し、当該論理和回路により得た1ビットの信号を前記立下りエッジパルスとして生成する第２のエッジパルス生成回路と、
を有することを特徴とする請求項１に記載のPWM出力回路。
【請求項３】
前記第１、第２のエッジパルス生成回路が有するN個のフリップフロップのそれぞれは、前記多相クロック生成回路からの位相が隣り合う２つのクロックを、クロック端子とリセット端子に入力し、前記立上りデータ又は前記立下りデータの1ビットをラッチすることを特徴とする請求項２に記載のPWM出力回路。
【請求項４】
前記第１、第２のエッジパルス生成回路が有するN個のフリップフロップのそれぞれは、前記多相クロック生成回路からの１つのクロックと当該クロックの遅延させたクロックとを、クロック端子とリセット端子に入力し、前記立上りデータ又は前記立下りデータの1ビットをラッチすることを特徴とする請求項２に記載のPWM出力回路。
【請求項５】
請求項１乃至４のいずれか１項に記載のPWM出力回路を有し、当該PWM出力回路からの信号に基づいて生成したビーム光を感光体を走査することで画像を形成する画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調信号の生成技術に関するものである。
【背景技術】
【０００２】
電子写真を利用する画像形成装置は、画像データに応じた光ビームを一様に帯電された感光体に照射露光させる光走査装置を有する。そして、画像形成装置は、この光走査装置による感光体上への静電潜像の形成、現像処理、記録紙への転写、定着を経て、記録紙上に画像を形成している。
【０００３】
この光ビームは、画像データから生成されたPWM（Pulse Width Modulation信号：パルス幅変調信号）によって半導体レーザ素子を制御して生成される。そして、このPWMが示す時間分解能（パルス幅、パルス位置の制御可能な細かさ）によって画像解像度が決められている。
【０００４】
従来から画像解像度を上げる要求があり、このため、PWM信号の高分解能化に関する回路技術の提案がされている。たとえば、高速なクロックを用いることなく、互いに位相の異なる複数の低速クロック（以降、多相クロック）を用いることで、製造コストが比較的安価な旧世代の半導体プロセスでも高分解能化を実現することができるPWM回路技術が提案されている。
【０００５】
一方、PWM信号は画像データをパラレル−シリアル変換処理することで生成されるが、従来からSERDES（SERializer/DESerializer）に代表される高速シリアル伝送の技術分野において、データ転送の高速化のため、多相クロックを用いたパラレル−シリアル変換回路技術が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１７−３８１４２号公報
【特許文献２】特許第５４９１４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１では、多相クロック生成回路、フリップフロップ回路（以降、FF）、論理回路（XOR回路）の回路構成により、高分解能なPWM信号を生成するPWM信号生成回路技術が開示されている。特許文献２では、多相クロック生成回路、フリップフロップ回路、SRラッチ回路、エッジ検出回路の回路構成により、高速なパラレル−シリアル変換回路が開示されている。
【０００８】
特許文献１の多相クロックと論理回路（XOR回路）を組み合わせた回路構成の場合、理想的には、PWM出力信号の分解能は多相クロックの位相間隔で決定される。しかしながら、実際には論理回路（XOR回路）のPVT（Process, Voltage, Temperature）ばらつきによって、PWM信号のエッジばらつき、PWM分解能の劣化が発生する。
【０００９】
図６（ａ）はPWM分解能が理想的な状態を示し、同図（ｂ）はPWM分解能が劣化した状態を示す。同図（ａ）の理想的なPWM分解能（ΔT/8）に対し、PVTばらつきによってPWM信号のエッジがばらつくと、同図（ｂ）に示すように、理想的なパルス幅を実現できなくなる。
【００１０】
また、一般的に特許文献１に記載の論理回路（XOR回路）は、他の論理回路（OR回路など）と比べて回路が複雑になる傾向がある。一例として、図１１（ａ）に、一般的な４入力OR回路に対応するトランジスタレベル回路図を示す。また、同図（ｂ）に４入力XOR回路に対応するトランジスタレベル回路図を示す。図１１（ａ）、（ｂ）に示すように、一般的なXOR回路（通常、回路設計で使用されるスタンダードセルなど）を用いた場合、論理回路内のゲート段数が比較的多くなる傾向がある。PVTばらつきは各ゲートにおいて発生するため、ゲート段数が増えるとPWM信号のエッジばらつきが発生し、PWM分解能が劣化するという課題がある。
【００１１】
特許文献２では、PWM回路内部にて、隣接する多相クロック間の位相差を示す信号を生成し、その位相差を示す信号を用いてパラレル−シリアル変換する。高分解能化すると、位相差を示す信号のパルス幅は非常に狭くなる。そのような狭い幅の信号は、PVTばらつきによって、信号品質が劣化したり消失してしまったりしやすい。その結果、図１０（ａ）に示すＰＷＭ信号得るはずが、同図（ｂ）に示すようなPWM信号のパルス消失や波形割れなどの波形劣化が発生してしまうとことが起こり得る。
【課題を解決するための手段】
【００１２】
この課題を解決するため、例えば本発明のＰＷＭ出力回路は以下の構成を備える。すなわち、
パルス幅を表す複数ビットで表されるパターンデータから、1ビットで表されるパルス幅変調信号を生成するPWM出力回路であって、
互いに位相が異なる複数のクロックである多相クロックを生成する多相クロック生成回路と、
入力した前記パターンデータから、パルス幅変調信号における立上りエッジのビット位置と立下りエッジのビット位置を検出し、当該検出に基づいて立上りエッジ位置を表す立上りエッジパルス及び立下りエッジパルスを生成するエッジパルス生成回路と、
前記立上りエッジパルスをセット端子、前記立下りエッジパルスをリセット端子に入力することで、パルス幅変調信号を生成し出力するSRラッチ回路とを有する。
【発明の効果】
【００１３】
本発明によれば、高分解能でPVTばらつきにロバストなPWM信号を生成することが可能になる。
【図面の簡単な説明】
【００１４】
【図１】実施形態におけるPWM出力回路の構成を示すブロック図。
【図２】第１の実施形態のPWM出力回路の構成を示すブロック図。
【図３】第１の実施形態のPWM回路のタイミングチャート。
【図４】第１の実施形態のエッジ検出回路での変換処理を示したタイミングチャート。
【図５】第１の実施形態のPWM出力回路の入出力のタイミングチャート。
【図６】従来の課題を説明するPWM信号の分解能が劣化する状態を示す図。
【図７】第１の実施形態のFF_G[7:0]のタイミングチャート。
【図８】第２の実施形態のエッジパルス生成回路の構成を示すブロック図。
【図９】第２の実施形態のエッジパルス生成回路のタイミングチャート。
【図１０】従来の課題を説明する波形劣化の一例を示す図。
【図１１】従来の課題を説明するOR回路とXOR回路の一例を示す図。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものでない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
【００１６】
［第１の実施形態］
図１は、本第１の実施形態のPWM出力回路10の構成を示す図である。PWM出力回路10は、多相クロック生成回路101、エッジ検出回路102、エッジパルス生成回路103、SRラッチ回路104から構成される。
【００１７】
多相クロック生成回路101は、入力されたリファレンスクロック112から多相クロックを生成する。エッジ検出回路102は多相クロック生成回路101から出力された多相クロックを用いて入力されたPWMパターンデータの立上りエッジ、及び、立下りエッジ（正確にはそれぞれのビット位置）を検出し、検出結果をエッジパルス生成回路103に出力する。エッジパルス生成回路103は、エッジ検出回路102の出力と多相クロックを用いて、立上りエッジ位置を表すパルス（Set108）、及び、立下りエッジ位置を示すパルス(Rset109)を生成する。ここで、エッジパルス生成回路103は、フリップフロップ回路(FF)とOR回路から構成されている。そして、SRラッチ回路104では、Set108・Reset109からシリアルデータ（PWM信号）111を生成する。
【００１８】
理解を容易にするため、実施形態では、1GHz、8ビットのパラレルデータを8GHz、1ビットのシリアルデータに変換する場合を示す。つまり、PWMパターンデータが表すパルス幅の最大長は８ビット分である。よって、多相クロック生成回路101は8相の1GHz(８個のクロック）を生成する。また、本実施形態におけるPWM分解能は1G×8 =8GHzである。
【００１９】
また、上記から、PWM出力回路10には、不図示の回路により、画素値を表すデジタルデータから変換したPWMパターンデータが入力されることになる。このPWMパターンデータは8ビットであり、“1”の値のビットの連続する数で0乃至8の長さを表している。
【００２０】
図５は、PWM出力回路10の入出力のタイミングチャートである。入力されたパラレルデータ(PDATA[7:0])は、所定のレイテンシー後（本実施形態では、多相クロックの周期4サイクル後）に、多相クロックの位相差の単位でシリアルデータ（PWM_OUT）に変換される。パラレルデータ（PDATA[7:0]）は、bit[0]が時間的に前、bit[7]が時間的に後にシリアルデータとして出力される。
【００２１】
図２は、本実施形態に適用したPWM出力回路10の構成例を示す図（図１を詳細化した図）である。図３は、本実施形態のPWM出力回路10におけるタイミングチャートを示す図である。図２、図３の添字in、outは、それぞれ図２のFF回路の入力データ(in)、出力データ(out)を表す。
【００２２】
以下、図２、図３を参照して実施形態におけるPWM出力回路10の構成、及び、その動作の詳細を説明する。
【００２３】
●多相クロック生成回路101
［概要］
多相クロック生成回路101は、位相比較器1011、チャージポンプ1012、ループフィルタ1013、多相発振器1014、分周器1015から構成される（図２参照）。
【００２４】
多相クロック生成回路101は、入力されたリファレンスクロック112（実施形態では1Ghz）を逓倍し、周期が同一で位相の異なる複数（実施形態では８個）のクロック（図３の多相クロック110）を生成する。本実施形態では、リファレンスクロックの周波数が125MHz、多相クロックの周波数が1GHz、多相クロックの相数が8相である。
【００２５】
［詳細説明］
以下、多相クロック生成回路101の動作をその構成とともに詳細に説明する。
【００２６】
位相比較器1011は、基準クロック信号（リファレンスクロックrefclock）と帰還クロック信号fbclkの位相差を検出する。検出された位相差は、チャージポンプ1012に入力され、位相差に応じた吸込・吐出電流が生成され、ループフィルタ1013によって充電・放電が制御される。
【００２７】
多相発振器1014は、ループフィルタ1013の出力電圧に比例した周波数を生成する。その際、互いに位相の異なる複数のクロック（多相クロック）を生成する。本実施形態では、位相差がπ/4の8相のクロック信号clock[7:0]を生成する。多相発振器1014から出力された8相の多相クロック信号clock[7:0]のうち、0相のクロック信号clock[0]は分周器1015に入力される。
【００２８】
分周器1015は、入力されたクロック信号clock[0]を分周して、帰還クロック信号fbclkとして出力する。
【００２９】
以上、多相PLLの動作を示した。なお、他にもさまざまな構成が考えられ、上記構成に限定されるものではない。上記は、あくまで例示であると理解されたい。
【００３０】
●エッジ検出回路102
［概要］
エッジ検出回路102は、FF_A[7:0] 1023、FF_B[8:0] 1024、FF_C[7:0] 1025、FF_D[7:0] 1026、立上りエッジ検出回路1021、立下りエッジ検出回路1022から構成される（図２参照）。エッジ検出回路102は、外部から送られるPWMパターンデータ（8ビット）を、一度クロックclock[0]で同期化し、その後、8ビットから9ビットに変換する。次に、エッジ検出回路102は、この9ビットデータから、PWMパターンデータが表すＰＷＭパターンの立上り／立下りのエッジ検出（エッジのビット位置の検出）を行い、再度clock[0]で同期化して、立上りエッジ（8ビット）、立下りエッジ（8ビット）を出力する。エッジ検出とは、連続するPWMパターンデータの"0"から"1"への変化点（立上りエッジ）と、連続するデータの"1"から"0"への変化点（立下りエッジ）を検出する処理である。そして、エッジ検出回路102は、その変化点を"1"として出力する。
【００３１】
［詳細説明］
以下、エッジ検出回路102の動作をその構成ともに詳細に説明する。
【００３２】
まず、PWM出力回路10に入力されたPDATA[7:0]は、FF_A[7:0] 1023において、clock[0]の立上りタイミングで同期化され、FF_A_out[7:0]を出力する。つまり、FF_A[7:0] 1023は、PDATA[7:0]入力に対してclock[0]の1クロックサイクル分遅延したFF_A_out[7:0]を出力する。
【００３３】
次に、FF_A_out[7:0]は、FF_B[8:0] 1024において、8ビットから9ビットに変換される（図４参照）。この変換処理は、FF_A_out[7:0]の8ビットに、クロック周期(clock[0])の1クロックサイクル前のFF_A_out[7]の1ビットを加えた9ビットへの変換が行われる処理である。本処理は、後段のエッジ検出処理において、サイクルを跨ぐデータ境界のエッジを検出するために行う境界処理である。図２に示すように、1サイクル前のデータ（FF_A_out[7]）を追加する為に、FF_B[8]の出力がFF_B[0]の入力に接続されており、これにより変換処理が実現される。FF_A_out[7:0]入力に対してclock[0]の1サイクル分遅延したFF_B_out[8:0]を出力する。
【００３４】
次に、9ビットに変換されたFF_B_out[8:0]データは、立上り検出回路1021、立下りエッジ検出回路1022に入力される。そして、それぞれ後述の組み合わせ回路から成る立上りエッジ検出回路1021、立下りエッジ検出回路1022によって、エッジ検出処理がなされ、立上りエッジおよび立下りエッジ情報AND_A_out[7:0]、AND_B_out[7:0]が生成される。
【００３５】
立上りエッジ検出回路1021、立下りエッジ検出回路1022は、2入力のANDゲートとインバータ（反転）の組み合わせ回路から構成されている。どちらもANDゲート入力の片方がインバータで反転入力になっている。立上りエッジ検出回路1021では、2入力のうち時間的に前のデータ信号が反転入力されているのに対して、立下りエッジ検出回路1022では、2入力のうち時間的に後のデータ信号が反転入力されている（図２参照）。
【００３６】
これにより、時間的に連続するデータの"0"から"1"への変化タイミング（立上りエッジ）、時間的に連続するデータの"1"から"0"への変化タイミング（立下りエッジ）の検出が可能となる。
【００３７】
次に、AND_A_out[7:0]、AND_B_out[7:0]は、FF_C[7:0] 1025、FF_D[7:0] 1026にて、clock[0]で同期化され、PDATA_rise[7:0]、PDATA_fall[7:0]として出力される。PDATA_rise[7:0]は、PDATA[7:0]が"0"から"1"に変化するタイミング位置（ビット位置）で"1"となり、それ以外は"0"となる信号(8ビット信号)である。PDATA_fall[7:0]は、PDATA[7:0]が"1"から"0"に変化するタイミング位置で"1"となり、それ以外では"0"となる信号（8ビット信号）である（図３参照）。
【００３８】
尚、エッジ検出回路102内のFF回路は、全てclock[0]で動作しているが、その他の相のクロックでも構わない。
【００３９】
また、図２に示すFF_A[7:0], FF_C[7:0], FF_D[7:0], FF_G[7:0], FF_H[7:0]は、それぞれ多相クロックの相数分だけFF回路を有し、本実施形態ではそれぞれFF回路が8個から構成される。FF_BはFF回路が9個、FF_E、FF_Fは、FF回路が4個から構成される。
【００４０】
尚、本実施形態では、入力されるパラレルデータPDATA[7:0]がPWM信号として出力される順番は、PDATA[0]が時間的に前で、PDATA[7]が後である（図５参照）。
【００４１】
また、立上りエッジ検出回路、立下りエッジ検出回路のANDゲートとインバータは、多相クロックの相数である8個から構成される。
【００４２】
また、このエッジ検出回路102は、FF_B[8:0] 1024とFF_C[7:0] 1025 (あるいはFF_D[7:0 1026])の間に、エッジ検出の組み合わせ回路（立上りエッジ検出回路1021と立下りエッジ検出回路1022）がある。これにより、デジタル的にエッジを検出する回路になっており、ばらつきにロバストで波形劣化が発生しづらい構成となっている。
【００４３】
●エッジパルス生成回路103
［概要］
エッジパルス生成回路103は、立上りエッジパルス生成回路1031、立下りエッジパルス生成回路1032から構成される（図２参照）。この立上りエッジパルス生成回路1031と立下りエッジパルス生成回路1032は、入出力データは異なるものの、中身の回路構成は同じである。
【００４４】
立上りエッジパルス生成回路1031は、FF_E[3:0] 10311、FF_G[3:0] 10312、OR（論理和回路）10313から構成される。立上りエッジパルス生成回路1031は、多相クロックを用いて、入力された立上りエッジ情報（8ビット）から、FF回路とOR回路により、立上り位置に応じた立上りエッジパルス（1ビット）を生成する。立下りエッジパルス生成回路1032は、FF_F[3:0] 10321、FF_H[7:0] 10322、OR10323から構成される。立下りエッジパルス生成回路1032は、多相クロックを用いて、入力された立下りエッジ情報（8ビット）から、FF回路とOR回路により、立下り位置に応じた立下りエッジパルス（1ビット）を生成する。
【００４５】
図２に示すようにFF_G[7:0] 10312、FF_H[7:0] 10322のクロック端子、リセット端子には、位相のずれた多相クロックが入力されている。クロック端子には、上のFFから順番に0相、1相、2相、…、7相が入力され、リセット端子には、上のFFから順番に7相、0相、1相・・・6相が入力されている。
【００４６】
［詳細説明］
以下、エッジパルス生成回路の動作をその構成とともに詳細に説明する。
【００４７】
まず、FF_E[3:0] 10311、FF_F[3:0] 10321において、立上りエッジ106、立下りエッジ107のタイミング調整が行われる。FF_E[3:0] 10311は、立上りエッジ106（PDATA_rise[7:4]）を入力として、clock[4]の立上りタイミングで同期化して出力する。
【００４８】
これは、PDATA_rise[7:0]のうちPDATA_rise[7:4]だけクロックの1/2周期（=π）だけ遅らせる処理である。この調整により、後段の多相クロックで動作するFF_G[7:0] 10312のタイミング（セットアップホールド時間）を調整することができ、高速回路の実装が可能となる。同様に、FF_F[3:0] 10321は、立下りエッジ107（PDATA_fall[7:4]）を入力として、clock[4]の立上りタイミングで同期化して出力する。
【００４９】
次に、FF_G[7:0] 10312は、データ端子に立上りエッジPDATA_rise [3:0] 、FF_E_out[7:4]を入力として、クロック端子の多相クロックclock[7:0]の立上りタイミングでデータを取り込む。そして、リセット端子の多相クロックclock[7:0]の立下りタイミングでリセットがかかる（ローでリセット）。
【００５０】
図３（エッジパルス生成回路）に示すように、まず、時間t0において、FF_G_in[0]が"1"、FF_G[0]のクロック(clock[0])が立上るタイミングであることにより、FF_rise[0]が"1"となる。
【００５１】
次に、時間t1において、FF_G[0]のリセット(clock[7])が立下がるタイミングであることにより（リセット端子が0）、FF_rise[0]が"0"になる。これにより、立上りパルスFF_rise[7:0]が生成される。FF_G[7:0] 10312の詳細なタイミング関係を図７に示す。
【００５２】
このように、FF_G[7:0] 10312のクロック端子とリセット端子に位相のずれた多相クロックを入力することで、クロック端子の立上りエッジとリセット端子の立下りエッジの間の幅に相当するパルスの生成が行うことができる（図３）。
【００５３】
同様に、FF_H[7:0] 10322は、立下りエッジに対して上記処理を行い、パルス(FF_fall[7:0])を生成する。
【００５４】
次に、8入力OR回路から構成されるOR10313は、前段のFF_G[7:0] 10312の出力であるFF_rise[7:0]の論理和(OR)を取ることで、立上りエッジパルスであるSet108を生成する。この立上りエッジパルスSet108を式として示すのであれば、次式（１）である。
Set108 ＝ FF_rise[0]+ FF_rise[1]+ FF_rise[2]+ … + FF_rise[7]  …(1)
【００５５】
また、8入力OR回路から構成されるOR10323は、前段のFF_H[7:0] 10322の出力であるFF_fall[7:0]の論理和(OR)を取ることで、立下りエッジパルスであるReset109を生成する。この立下りエッジパルスReset109を式として示すのであれば、次式（２）である。
Reset109 ＝ FF_fall[0]+ FF_fall[1]+ FF_fall[2]+ … + FF_fall[7]  …(2)
以上により、エッジパルス生成回路にて、立上りエッジパルス、立下りエッジパルスが生成される。
【００５６】
●SRラッチ回路104
［詳細説明］
SRラッチ回路104は2つのNOR回路から構成される（図２参照）。
【００５７】
SRラッチ回路104の入力には、立上りエッジパルスであるSet108、立下りエッジパルスであるReset109が入力され、通常のSRラッチの回路動作により、PWM信号が生成される。図３（SRラッチ回路）に示すように、Setの立上りタイミングで、PWM_OUTが立上り、Resetの立上りタイミングで、PWM_OUTが立下る波形が生成される。
【００５８】
一般的なSRラッチ回路では、入力であるSet信号, Reset信号が同時にハイからローになると出力が不定状態となる。しかしながら、本実施形態の構成によれば、Set信号、Reset信号が同時にそのような状態になることはない。これは、Set信号が入力画像データの立上りエッジで、Reset信号Set信号が立下りエッジであることから、 Set信号、Reset信号が同時に立ち上がることがなく、かつ、Set信号、Reset信号のパルス幅が同一であるためである。Set信号、Reset信号のパルス幅は、FF回路のクロック端子とリセット端子に入力されるクロック間の位相間隔で規定され、どちらも同じ位相間隔である為である。
【００５９】
以上の本第１の実施形態の構成により、エッジばらつきが小さいPWM信号の生成が可能となる。これにより、PMW信号の高分解能化、高リニアリティ化が実現される。また、回路内部で多相クロックの位相差信号（非常に狭いパルス信号）を使用せずに、立上りエッジと立下りエッジの位相関係を用いて、PWM出力を生成する為、PVTバラツキにロバストなPWM出力回路が実現される。また、本回路構成により、最小分解能パルスなどの狭パルスの生成が可能である。
【００６０】
尚、多相クロック生成回路101は、本実施形態で示した構成以外であっても構わない。たとえば、アナログPLL(Phase Locked Loop)以外に、デジタルPLLの構成や、PLL以外にDLLの構成、整数分周器以外に小数分周器の構成などが挙げられる。また、多相発振器1014は、インバータチェーン型VCOあるいはLCタンク型VCOなどで実現すればよい。
【００６１】
また、一般的にSRラッチ回路104は、本実施形態で示したNOR回路構成ではなく、その他の構成、たとえばNAND回路の構成であってもよい。
【００６２】
また、PWM出力回路の各ブロックで使用するクロック位相は、本実施形態で示した例以外の例であっても構わない。各ブロックで使用される多相クロックの相を適宜選択しタイミング調整をすることで、回路が実装される。
【００６３】
［第２の実施形態］
図８は、第２の実施形態のエッジパルス生成回路103の構成を示す図である。
【００６４】
本第２の実施形態のエッジパルス生成回路103は、FF_G[7:0] 10312、FF_H[7:0] 10322のリセット端子に入力されるクロックが第１の実施形態とは異なる。
【００６５】
先に示した第１の実施形態では、FF回路のクロック端子に入力されたある相の多相クロックから、所定の相数分だけずれた相のクロックをリセット端子に入力していた。たとえば、第１の実施形態の例では、クロック端子に入力したクロック(clock[0])から、7相ずれた相(clock[7])をリセット端子に入力していた。
【００６６】
本第２の実施形態では、図８に示すように、クロックの位相をずらす遅延素子を挿入することで、クロック端子に入力するクロックを遅延させてリセット端子に入力する構成である。この遅延素子は、バッファ回路、インバータ回路などを用いて実装すれば良い。
【００６７】
図９は、第２の実施形態におけるエッジパルス生成回路103のタイミングチャートである。
【００６８】
本第２の実施形態のPWM出力回路10のPWMパルス間隔は、Reset 109のパルス幅で制限される。このため、PWMパルス間隔が狭い信号を出力したい場合（例えば、最小分解能間隔のパルスなど）、FF回路10312、10322のクロック端子とリセット端子に入力する相を調整する必要がある。
【００６９】
第１の実施形態の構成では、クロック端子とリセット端子に入力している多相クロックの相間隔（例えば、７相分）が決められている為、Reset109のパルス幅は、多相クロックの周波数に依存する。そこで、本第２の実施形態では、クロック端子とリセット端子の間を、遅延素子により一定時間の遅延量を持たせることで、出力可能なPWMパルス間隔がクロック周波数に依存しない構成とするのが特徴であると言える。
【００７０】
以上、本第２の実施形態の構成により、多相クロックの周波数によらずにSet108、Reset109を一定時間のパルス幅で作ることができるため、出力可能なPWMパルス間隔をクロック周波数に依存しない構成とすることが可能となる。これにより、最小パルス間隔を時間単位で設定することできるようになり、アプリケーションに応じた柔軟な設計が可能となる。
【００７１】
以上、本発明にかかる実施形態を説明したが、本発明は、第１、第２の実施形態に示されたPWM出力回路に限定されるものではない。例えば、本発明は、上記のPWM出力回路を有し、そのPWM出力回路からの信号に基づいて生成したビーム光を、感光体上を走査させることで画像を形成する電子写真方式の画像形成装置をもその範疇とするものである。
【００７２】
また、上記実施形態では、パルス幅を表すパターンデータが8ビットであるものとしたが、複数ビットであれば良く、ビット数に特に制限はない。パルス幅を表すパターンデータが2以上の整数Nビットである場合、多相クロック生成回路101はN相クロックを生成し、立上りエッジパルス生成回路等もN個のフリップフロップを有するように構成すればよい。
【００７３】
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
【符号の説明】
【００７４】
１０…PWM出力回路、１０１…多相クロック生成回路、１０２…エッジ検出回路、１０３…エッジパルス生成回路、１０４…ＳＲラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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