(57)【要約】【課題】フラッシュメモリの消去特性を向上させることができる半導体装置とその製造方法とを提供する。【解決手段】  フラッシュメモリのフローティングゲート電極ＦＧＥには、頂部ＴＰを有する突条部ＲＤＧが、主としてＹ軸方向に延在するように形成されている。第１端部と第２端部との間に位置する部分に、せり出し部ＰＴＰが形成されている。せり出し部ＰＴＰでは、Ｙ軸方向に延在する突条部ＲＤＧの部分とＸ軸方向に延在する突条部ＲＤＧの部分とが繋がっている部分に、頂部ＴＰを含む角部が形成されている。角部は、コントロールゲート電極ＣＧに向かって突出している。【選択図】図６
2020096072.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリを備えた半導体装置であって、
半導体基板に素子分離絶縁膜によって規定された素子領域と、
前記素子領域に形成されたフローティングゲート電極と、
前記フローティングゲート電極に、トンネル絶縁膜を介在させて形成されたコントロールゲート電極と
を有し、
前記フローティングゲート電極は、
第１方向に距離を隔てて位置する第１端部および第２端部と、
前記第１方向と交差する第２方向に距離を隔てて位置する第３端部および第４端部と、
前記第３端部の側に頂部を有し、前記頂部から裾野を引く態様で突出した突条部と
を備え、
前記コントロールゲート電極は、前記フローティングゲート電極に対して、前記第３端部の側に形成され、
前記フローティングゲート電極における前記第１端部および前記第２端部のそれぞれは、前記素子分離絶縁膜と隣接し、
前記第１端部と前記第２端部との間に位置する前記突条部の部分では、前記コントロールゲート電極に向かって突出した、前記頂部を含む角部が形成された、半導体装置。
【請求項２】
前記突条部は、
前記第１方向に延在する突条部第１部と、
前記第２方向に延在する突条部第２部と
を含み、
前記角部は、前記突条部第１部と前記突条部第２部とが繋がっている部分に位置する、請求項１記載の半導体装置。
【請求項３】
前記フローティングゲート電極における前記第３端部には、前記コントロールゲート電極の側にせり出した、前記第１方向に延在する部分と前記第２方向に延在する部分を含むせり出し部が設けられ、
前記突条部第１部は、前記せり出し部における前記第１方向に延在する部分に沿って位置し、
前記突条部第２部は、前記せり出し部における前記第２方向に延在する部分に沿って位置する、請求項２記載の半導体装置。
【請求項４】
前記フローティングゲート電極における前記第３端部には、前記第４端部の側に向かって後退した後退部が設けられ、
前記突条部第１部は、前記第３端部に沿って位置し、
前記突条部第２部は、前記第３端部の側から前記後退部に向かって位置する、請求項２記載の半導体装置。
【請求項５】
前記突条部は、前記第１端部と前記第２端部との間の距離よりも短い長さをもって前記第１方向に延在し、
前記角部は、前記突条部における前記第１端部の側および前記第２端部の側の少なくともいずれかに位置する、請求項１記載の半導体装置。
【請求項６】
前記突条部は、
前記第１方向に延在する突条部第３部と、
前記第１方向に延在する突条部第４部と
を含み、
前記突条部第３部と前記突条部第４部とは、前記第１方向に距離を隔てて配置され、
前記角部は、前記突条部第３部と前記突条部第４部とが互いに対向している部分に位置する、請求項５記載の半導体装置。
【請求項７】
前記突条部は、前記第１方向に延在する突条部第５部を含み、
前記突条部第５部は、前記第１端部および前記第２端部のそれぞれとは前記第１方向に距離を隔てて配置され、
前記角部は、前記突条部第５部における、前記第１端部の側の部分と前記第２端部の側の部分とに位置する、請求項５記載の半導体装置。
【請求項８】
フローティングゲート電極およびコントロールゲート電極を含むフラッシュメモリを備えた半導体装置の製造方法であって、
半導体基板の主面上に第１絶縁膜を介在させて、前記フローティングゲート電極となる第１膜厚を有する導電性膜を形成する工程と、
前記導電性膜を貫通して前記半導体基板に達する素子分離絶縁膜を形成することによって、素子領域を規定する工程と、
前記素子領域に位置する前記導電性膜に加工を行うことによって、前記フローティングゲート電極を形成する工程と、
前記フローティングゲート電極に第２絶縁膜を介在させて前記コントロールゲート電極を形成する工程と
を有し、
前記フローティングゲート電極を形成する工程は、
前記フローティングゲート電極が形成されることになる前記素子領域における第１領域を露出し、前記コントロールゲート電極が形成されることになる前記素子領域における第２領域を覆う態様で、マスク材を形成する工程と、
前記マスク材をエッチングマスクとして、前記第１領域に位置する前記導電性膜にエッチング処理を行い、前記マスク材が位置する側を頂部として、前記頂部から裾野を引く態様で、前記導電性膜を前記第１膜厚よりも薄い膜厚にすることによって、前記導電性膜に突出した突条部を形成する工程と、
前記突条部が形成された前記導電性膜を覆う態様で、前記マスク材の側面上に、サイドウォール状の第３絶縁膜を形成する工程と、
前記マスク材を除去することによって、前記第３絶縁膜の側面を露出するとともに、前記第２領域に位置する前記導電性膜の部分を露出する工程と、
露出した前記導電性膜の部分を除去することによって、前記第３絶縁膜に覆われている前記導電性膜の部分の端部を露出させて前記フローティングゲート電極を形成するとともに、前記第１絶縁膜の部分を露出する工程と、
ウェットエッチング処理を行うことによって、露出した前記第１絶縁膜の部分を除去するとともに、前記第３絶縁膜の前記側面を前記フローティングゲート電極の前記端部よりも後退させて、前記突条部の前記頂部を露出する工程と
を含み、
前記マスク材をエッチングマスクとして、前記導電性膜にエッチング処理を行う工程は、前記突条部として、互いに繋がった、第１方向に延在する突条部第１部と、前記第１方向と交差する第２方向に延在する突条部第２部とを形成する工程を備え、
前記ウェットエッチング処理を行う工程は、前記突条部第１部と前記突条部第２部とが繋がっている前記頂部を含む部分を、角部として露出させる工程を備え、
前記コントロールゲート電極を形成する工程は、前記角部を含む前記突条部および前記フローティングゲート電極の前記端部に、前記第２絶縁膜を介在させて前記コントロールゲート電極を形成する工程を備えた、半導体装置の製造方法。
【請求項９】
前記マスク材を形成する工程は、前記第１領域から前記第２領域の側に後退した後退パターンを形成する工程を備え、
前記マスク材をエッチングマスクとして、前記導電性膜にエッチング処理を行う工程は、
前記導電性膜に、前記マスク材の前記後退パターンに対応した、前記第１領域から前記第２領域へせり出したせり出し部を形成する工程と、
前記せり出し部に沿って、前記突条部第１部と前記突条部第２部とを形成する工程と
を備え、
前記ウェットエッチング処理を行う工程は、互いに繋がった前記突条部第１部と前記突条部第２部とを露出する工程を備えた、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記マスク材を形成する工程は、前記第２領域から前記第１領域の側にせり出したせり出しパターンを形成する工程を備え、
前記マスク材をエッチングマスクとして、前記導電性膜にエッチング処理を行う工程は、
前記導電性膜に、前記マスク材の前記せり出しパターンに対応した、前記第２領域から前記第１領域へ後退した後退部を形成する工程と、
前記導電性膜の前記端部に沿って前記突条部第１部を形成するとともに、前記端部の側から前記後退部に向かって前記突条部第２部を形成する工程と
を備え、
前記ウェットエッチング処理を行う工程は、互いに繋がった前記突条部第１部と前記突条部第２部とを露出する工程を備えた、請求項８記載の半導体装置の製造方法。
【請求項１１】
フローティングゲート電極およびコントロールゲート電極を含むフラッシュメモリを備えた半導体装置の製造方法であって、
半導体基板の主面上に第１絶縁膜を介在させて、前記フローティングゲート電極となる第１膜厚を有する導電性膜を形成する工程と、
前記導電性膜を貫通して前記半導体基板に達する素子分離絶縁膜を形成することによって、素子領域を規定する工程と、
前記素子領域に位置する前記導電性膜に加工を行うことによって、前記フローティングゲート電極を形成する工程と、
前記フローティングゲート電極に第２絶縁膜を介在させて前記コントロールゲート電極を形成する工程と
を有し、
前記フローティングゲート電極を形成する工程は、
前記フローティングゲート電極が形成されることになる前記素子領域における第１領域と、前記コントロールゲート電極が形成されることになる前記素子領域における第２領域とに跨る態様で、前記導電性膜を露出する開口パターンを有する第１マスク材を形成する工程と、
前記第１マスク材をエッチングマスクとして、前記導電性膜にエッチング処理を行うことによって、前記開口パターンに露出している前記導電性膜の部分の表面を後退させて表面後退部を形成する工程と、
前記第１マスク材が除去された後、前記素子領域における前記第１領域を露出し、前記素子領域における前記第２領域を覆う態様で、第２マスク材を形成する工程と、
前記第２マスク材をエッチングマスクとして、前記第１領域に位置する前記導電性膜にエッチング処理を行い、前記第２マスク材が位置する側を頂部として、前記頂部から裾野を引く態様で、前記導電性膜を前記第１膜厚よりも薄い膜厚にすることによって、前記表面後退部が位置する部分以外の部分に位置する前記導電性膜に突出した突条部を形成する工程と、
前記突条部が形成された前記導電性膜を覆う態様で、前記第２マスク材の側面上に、サイドウォール状の第３絶縁膜を形成する工程と、
前記第２マスク材を除去することによって、前記第３絶縁膜の側面を露出するとともに、前記導電性膜の部分を露出する工程と、
露出した前記導電性膜の部分を除去することによって、前記第３絶縁膜に覆われている前記導電性膜の部分の端部を露出させて前記フローティングゲート電極を形成するとともに、前記第１絶縁膜の部分を露出する工程と、
ウェットエッチング処理を行うことによって、露出した前記第１絶縁膜の部分を除去するとともに、前記第３絶縁膜の前記側面を前記フローティングゲート電極の前記端部よりも後退させて、前記突条部の前記頂部を露出する工程と
を含み、
前記ウェットエッチング処理を行う工程は、前記突条部において、前記表面後退部に臨む側に位置する前記頂部を含む部分を、角部として露出させる工程を備え、
前記コントロールゲート電極を形成する工程は、前記角部を含む前記突条部および前記フローティングゲート電極における前記端部に、前記第２絶縁膜を介在させて前記コントロールゲート電極を形成する工程を備えた、半導体装置の製造方法。
【請求項１２】
前記突条部を形成する工程は、前記表面後退部を挟んで、突条部第１部と突条部第２部とを形成する工程を備え、
前記ウェットエッチング処理を行う工程は、前記突条部第１部において、前記表面後退部の側に位置する前記頂部を含む部分と、前記突条部第２部において、前記表面後退部の側に位置する前記頂部を含む部分とのそれぞれを、前記角部として露出させる工程を備えた、請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記突条部を形成する工程は、前記表面後退部としての互いに距離を隔てられた一の表面後退部と他の表面後退部との間に、突条部第３部を形成する工程を備え、
前記ウェットエッチング処理を行う工程は、前記突条部第３部において、前記一の表面後退部の側に位置する前記頂部を含む部分と、前記突条部第３部において、前記他の表面後退部の側に位置する前記頂部を含む部分とのそれぞれを、前記角部として露出させる工程を備えた、請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、フラッシュメモリを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置の一種に、情報の書き込みおよび情報の消去が電気的に可能な不揮発性の半導体メモリが搭載された半導体装置がある。そのような半導体装置を開示した特許文献の一例として、特許文献１がある。特許文献１では、フローティングゲート電極にトンネル絶縁膜を介在させてコントロールゲート電極が形成されたフラッシュメモリが提案されている。
【０００３】
情報の書き込みは、チャネルホットエレクトロンをフローティングゲート電極へ注入することによって行われる。情報の消去は、フローティングゲート電極に蓄積された電子を、トンネル絶縁膜を通して制御ゲート電極へ引き抜くことによって行われる。情報の読み出しは、コントロールゲート電極に所定の電圧を印加することによって、ソースとドレインとの間に電流が流れるか否かによって行われる。
【０００４】
特に、情報の消去を行う際には、フローティングゲート電極に蓄積された電子を、ＦＮ（Fowler-Nordheim）トンネル現象によって効率的に引き抜くために、フローティングゲート電極には、電界を集中させる突条部（ティップ部）が設けられている。突条部は、コントロールゲート電極へ向かって突出している。突条部は、コントロールゲート電極が延在する方向に沿って位置する。
【０００５】
フローティングゲート電極は、素子分離絶縁膜によって規定された素子領域内に形成されている。この場合には、フローティングゲート電極と素子分離絶縁膜との界面に位置する突条部の部分に電界が集中しやすくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２７３５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
素子分離絶縁膜に隣接する、フローティングゲート電極の突条部の部分では、その突条部が素子分離絶縁膜の上面から突出している高さが、フラッシュメモリの情報の消去特性に影響を与えることが、発明者の評価によって判明した。突条部と素子分離絶縁膜の上面の位置との相対的な位置関係は、製造プロセスに依存することになる。突条部が素子分離絶縁膜の上面から突出している高さが低い場合には、電子の引き抜きが効率的に行われなくなり、情報の消去特性が悪化することになる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態に係る半導体装置は、フラッシュメモリを備えた半導体装置であって、素子領域とフローティングゲート電極とコントロールゲート電極とを有している。フローティングゲート電極は、第１端部および第２端部と第３端部および第４端部と突条部とを備えている。第１端部および第２端部は、第１方向に距離を隔てて位置する。第３端部および第４端部は、第１方向と交差する第２方向に距離を隔てて位置する。突条部は、第３端部の側に頂部を有し、頂部から裾野を引く態様で突出している。コントロールゲート電極は、フローティングゲート電極に対して、第３端部の側に形成されている。フローティングゲート電極における第１端部および第２端部のそれぞれは、素子分離絶縁膜と隣接している。第１端部と第２端部との間に位置する突条部の部分では、コントロールゲート電極に向かって突出した、頂部を含む角部が形成されている。
【００１０】
他の実施の形態に係る半導体装置の製造方法は、フローティングゲート電極およびコントロールゲート電極を含むフラッシュメモリを備えた半導体装置の製造方法である。特に、フローティングゲート電極を形成する工程は、以下の工程を含む。フローティングゲート電極が形成されることになる素子領域における第１領域を露出し、コントロールゲート電極が形成されることになる素子領域における第２領域を覆う態様で、マスク材を形成する。マスク材をエッチングマスクとして、第１領域に位置する導電性膜にエッチング処理を行い、マスク材が位置する側を頂部として、頂部から裾野を引く態様で、導電性膜を第１膜厚よりも薄い膜厚にすることによって、導電性膜に突出した突条部を形成する。突条部が形成された導電性膜を覆う態様で、マスク材の側面上に、サイドウォール状の第３絶縁膜を形成する。マスク材を除去することによって、第３絶縁膜の側面を露出するとともに、第２領域に位置する導電性膜の部分を露出する。露出した導電性膜の部分を除去することによって、第３絶縁膜に覆われている導電性膜の部分の端部を露出させてフローティングゲート電極を形成するとともに、第１絶縁膜の部分を露出する。ウェットエッチング処理を行うことによって、露出した第１絶縁膜の部分を除去するとともに、第３絶縁膜の側面をフローティングゲート電極の端部よりも後退させて、突条部の頂部を露出する。マスク材をエッチングマスクとして、導電性膜にエッチング処理を行う工程は、突条部として、互いに繋がった、第１方向に延在する突条部第１部と、第１方向と交差する第２方向に延在する突条部第２部とを形成する工程を備えている。ウェットエッチング処理を行う工程は、突条部第１部と突条部第２部とが繋がっている頂部を含む部分を、角部として露出させる工程を備えている。コントロールゲート電極を形成する工程は、角部を含む突条部およびフローティングゲート電極の端部に、第２絶縁膜を介在させてコントロールゲート電極を形成する工程を備えている。
【００１１】
さらに他の実施の形態に係る半導体装置の製造方法は、フローティングゲート電極およびコントロールゲート電極を含むフラッシュメモリを備えた半導体装置の製造方法である。特に、フローティングゲート電極を形成する工程は、以下の工程を含む。フローティングゲート電極が形成されることになる素子領域における第１領域と、コントロールゲート電極が形成されることになる素子領域における第２領域とに跨る態様で、導電性膜を露出する開口パターンを有する第１マスク材を形成する。第１マスク材をエッチングマスクとして、導電性膜にエッチング処理を行うことによって、開口パターンに露出している導電性膜の部分の表面を後退させて表面後退部を形成する。第１マスク材が除去された後、素子領域における第１領域を露出し、素子領域における第２領域を覆う態様で、第２マスク材を形成する。第２マスク材をエッチングマスクとして、第１領域に位置する導電性膜にエッチング処理を行い、第２マスク材が位置する側を頂部として、頂部から裾野を引く態様で、導電性膜を第１膜厚よりも薄い膜厚にすることによって、表面後退部が位置する部分以外の部分に位置する導電性膜に突出した突条部を形成する。突条部が形成された導電性膜を覆う態様で、第２マスク材の側面上に、サイドウォール状の第３絶縁膜を形成する。第２マスク材を除去することによって、第３絶縁膜の側面を露出するとともに、導電性膜の部分を露出する。露出した導電性膜の部分を除去することによって、第３絶縁膜に覆われている導電性膜の部分の端部を露出させてフローティングゲート電極を形成するとともに、第１絶縁膜の部分を露出する。ウェットエッチング処理を行うことによって、露出した第１絶縁膜の部分を除去するとともに、第３絶縁膜の側面をフローティングゲート電極の端部よりも後退させて、突条部の頂部を露出する。ウェットエッチング処理を行う工程は、突条部において、表面後退部に臨む側に位置する頂部を含む部分を、角部として露出させる工程を備えている。コントロールゲート電極を形成する工程は、角部を含む突条部およびフローティングゲート電極における端部に、第２絶縁膜を介在させてコントロールゲート電極を形成する工程を備えている。
【発明の効果】
【００１２】
一実施の形態に係る半導体装置によれば、フラッシュメモリの消去特性を向上させることができる。
【００１３】
他の実施の形態に係る半導体装置の製造方法によれば、フラッシュメモリの消去特性を向上させることができる半導体装置を製造することができる。
【００１４】
さらに他の実施の形態に係る半導体装置の製造方法によれば、フラッシュメモリの消去特性を向上させることができる半導体装置を製造することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る半導体装置の平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】同実施の形態において、図１に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】同実施の形態において、図１に示す断面線Ｖ−Ｖにおける断面図である。
【図６】同実施の形態において、半導体装置におけるフラッシュメモリを示す斜視図である。
【図７】同実施の形態において、フラッシュメモリにおけるフローティングゲート電極を示す斜視図である。
【図８】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図９】同実施の形態において、図８に示す断面線ＩＸ−ＩＸにおける断面図である。
【図１０】同実施の形態において、図８に示す断面線Ｘ−Ｘにおける断面図である。
【図１１】同実施の形態において、図８に示す断面線ＸＩ−ＸＩにおける断面図である。
【図１２】同実施の形態において、図８に示す断面線ＸＩＩ−ＸＩＩにおける断面図である。
【図１３】同実施の形態において、図８に示す工程の後に行われる工程を示す平面図である。
【図１４】同実施の形態において、図１３に示す断面線ＸＩＶ−ＸＩＶにおける断面図である。
【図１５】同実施の形態において、図１３に示す断面線ＸＶ−ＸＶにおける断面図である。
【図１６】同実施の形態において、図１３に示す断面線ＸＶＩ−ＸＶＩにおける断面図である。
【図１７】同実施の形態において、図１３に示す断面線ＸＶＩＩ−ＸＶＩＩにおける断面図である。
【図１８】同実施の形態において、図１３に示す工程の後に行われる工程を示す平面図である。
【図１９】同実施の形態において、図１８に示す断面線ＸＩＸ−ＸＩＸにおける断面図である。
【図２０】同実施の形態において、図１８に示す断面線ＸＸ−ＸＸにおける断面図である。
【図２１】同実施の形態において、図１８に示す断面線ＸＸＩ−ＸＸＩにおける断面図である。
【図２２】同実施の形態において、図１８に示す断面線ＸＸＩＩ−ＸＸＩＩにおける断面図である。
【図２３】同実施の形態において、図１８に示す工程の後に行われる工程を示す平面図である。
【図２４】同実施の形態において、図２３に示す断面線ＸＸＩＶ−ＸＸＩＶにおける断面図である。
【図２５】同実施の形態において、図２３に示す断面線ＸＸＶ−ＸＸＶにおける断面図である。
【図２６】同実施の形態において、図２３に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。
【図２７】同実施の形態において、図２３に示す断面線ＸＸＶＩＩ−ＸＸＶＩＩにおける断面図である。
【図２８】同実施の形態において、図２３に示す工程の後に行われる工程を示す平面図である。
【図２９】同実施の形態において、図２８に示す断面線ＸＸＩＸ−ＸＸＩＸにおける断面図である。
【図３０】同実施の形態において、図２８に示す断面線ＸＸＸ−ＸＸＸにおける断面図である。
【図３１】同実施の形態において、図２８に示す断面線ＸＸＸＩ−ＸＸＸＩにおける断面図である。
【図３２】同実施の形態において、図２８に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩにおける断面図である。
【図３３】同実施の形態において、図２８に示す工程の後に行われる工程を示す平面図である。
【図３４】同実施の形態において、図３３に示す断面線ＸＸＸＩＶ−ＸＸＸＩＶにおける断面図である。
【図３５】同実施の形態において、図３３に示す断面線ＸＸＸＶ−ＸＸＸＶにおける断面図である。
【図３６】同実施の形態において、図３３に示す断面線ＸＸＸＶＩ−ＸＸＸＶＩにおける断面図である。
【図３７】同実施の形態において、図３３に示す断面線ＸＸＸＶＩＩ−ＸＸＸＶＩＩにおける断面図である。
【図３８】同実施の形態において、図３３に示す工程の後に行われる工程を示す平面図である。
【図３９】同実施の形態において、図３８に示す断面線ＸＸＸＩＸ−ＸＸＸＩＸにおける断面図である。
【図４０】同実施の形態において、図３８に示す断面線ＸＬ−ＸＬにおける断面図である。
【図４１】同実施の形態において、図３８に示す断面線ＸＬＩ−ＸＬＩにおける断面図である。
【図４２】同実施の形態において、図３８に示す断面線ＸＬＩＩ−ＸＬＩＩにおける断面図である。
【図４３】同実施の形態において、図３８に示す工程の後に行われる工程を示す平面図である。
【図４４】同実施の形態において、図４３に示す断面線ＸＬＩＶ−ＸＬＩＶにおける断面図である。
【図４５】同実施の形態において、図４３に示す断面線ＸＬＶ−ＸＬＶにおける断面図である。
【図４６】同実施の形態において、図４３に示す断面線ＸＬＶＩ−ＸＬＶＩにおける断面図である。
【図４７】同実施の形態において、図４３に示す断面線ＸＬＶＩＩ−ＸＬＶＩＩにおける断面図である。
【図４８】同実施の形態において、図４３に示す工程の後に行われる工程を示す平面図である。
【図４９】同実施の形態において、図４８に示す断面線ＸＬＩＸ−ＸＬＩＸにおける断面図である。
【図５０】同実施の形態において、図４８に示す断面線Ｌ−Ｌにおける断面図である。
【図５１】同実施の形態において、図４８に示す断面線ＬＩ−ＬＩにおける断面図である。
【図５２】同実施の形態において、図４８に示す断面線ＬＩＩ−ＬＩＩにおける断面図である。
【図５３】同実施の形態において、図４８に示す工程の後に行われる工程を示す平面図である。
【図５４】同実施の形態において、図５３に示す断面線ＬＩＶ−ＬＩＶにおける断面図である。
【図５５】同実施の形態において、図５３に示す断面線ＬＶ−ＬＶにおける断面図である。
【図５６】同実施の形態において、図５３に示す断面線ＬＶＩ−ＬＶＩにおける断面図である。
【図５７】同実施の形態において、図５３に示す断面線ＬＶＩＩ−ＬＶＩＩにおける断面図である。
【図５８】同実施の形態において、図５３に示す工程を示す斜視図である。
【図５９】同実施の形態において、図５３に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図６０】同実施の形態において、図５９に示す工程の、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図６１】同実施の形態において、図５９に示す工程の、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図６２】同実施の形態において、図５９に示す工程の、図１に示す断面線Ｖ−Ｖに対応する断面線における断面図である。
【図６３】同実施の形態において、図５９に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図６４】同実施の形態において、図６３に示す工程の、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図６５】同実施の形態において、図６３に示す工程の、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図６６】同実施の形態において、図６３に示す工程の、図１に示す断面線Ｖ−Ｖに対応する断面線における断面図である。
【図６７】同実施の形態において、図６３に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図６８】同実施の形態において、図６７に示す工程の、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図６９】同実施の形態において、図６７に示す工程の、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図７０】同実施の形態において、図６７に示す工程の、図１に示す断面線Ｖ−Ｖに対応する断面線における断面図である。
【図７１】同実施の形態において、図６７に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図７２】同実施の形態において、図７１に示す工程の、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図７３】同実施の形態において、図７１に示す工程の、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図７４】同実施の形態において、図７１に示す工程の、図１に示す断面線Ｖ−Ｖに対応する断面線における断面図である。
【図７５】同実施の形態において、フラッシュメモリの動作を説明するための図である。
【図７６】比較例に係る半導体装置におけるフラッシュメモリを示す斜視図である。
【図７７】比較例に係るフラッシュメモリのフローティングゲート電極の問題点を説明するための部分拡大斜視図である。
【図７８】同実施の形態にいて、フラッシュメモリの消去動作における効果を説明するための斜視図である。
【図７９】同実施の形態にいて、フラッシュメモリの消去動作における効果を説明するための部分拡大斜視図である。
【図８０】同実施の形態において、消去電圧と消去不良個数との関係を示すグラフである。
【図８１】実施の形態２に係る半導体装置におけるフラッシュメモリを示す斜視図である。
【図８２】同実施の形態において、図８１に示す断面線ＬＸＸＸＩＩ−ＬＸＸＸＩＩにおける断面図である。
【図８３】同実施の形態において、フラッシュメモリにおけるフローティングゲート電極を示す斜視図である。
【図８４】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図８５】同実施の形態において、図８４に示す工程の後に行われる工程を示す平面図である。
【図８６】同実施の形態において、図８５に示す工程を示す斜視図である。
【図８７】同実施の形態にいて、フラッシュメモリの消去動作における効果を説明するための斜視図である。
【図８８】同実施の形態にいて、フラッシュメモリの消去動作における効果を説明するための部分拡大斜視図である。
【図８９】実施の形態３に係る半導体装置の平面図である。
【図９０】同実施の形態において、図８９に示す断面線ＸＣ−ＸＣにおける断面図である。
【図９１】同実施の形態において、図８９に示す断面線ＸＣＩ−ＸＣＩにおける断面図である。
【図９２】同実施の形態において、図８９に示す断面線ＸＣＩＩ−ＸＣＩＩにおける断面図である。
【図９３】同実施の形態において、図８９に示す断面線ＸＣＩＩＩ−ＸＣＩＩＩにおける断面図である。
【図９４】同実施の形態において、図８９に示す断面線ＸＣＩＶ−ＸＣＩＶにおける断面図である。
【図９５】同実施の形態において、半導体装置におけるフラッシュメモリを示す斜視図である。
【図９６】同実施の形態において、フラッシュメモリにおけるフローティングゲート電極を示す斜視図である。
【図９７】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図９８】同実施の形態において、図９７に示す断面線ＸＣＶＩＩＩ−ＸＣＶＩＩＩにおける断面図である。
【図９９】同実施の形態において、図９７に示す断面線ＸＣＩＸ−ＸＣＩＸにおける断面図である。
【図１００】同実施の形態において、図９７に示す断面線Ｃ−Ｃにおける断面図である。
【図１０１】同実施の形態において、図９７に示す断面線ＣＩ−ＣＩにおける断面図である。
【図１０２】同実施の形態において、図９７に示す工程の後に行われる工程を示す平面図である。
【図１０３】同実施の形態において、図１０２に示す工程の後に行われる工程を示す平面図である。
【図１０４】同実施の形態において、図１０３に示す断面線ＣＩＶ−ＣＩＶにおける断面図である。
【図１０５】同実施の形態において、図１０３に示す断面線ＣＶ−ＣＶにおける断面図である。
【図１０６】同実施の形態において、図１０３に示す断面線ＣＶＩ−ＣＶＩにおける断面図である。
【図１０７】同実施の形態において、図１０３に示す断面線ＣＶＩＩ−ＣＶＩＩにおける断面図である。
【図１０８】同実施の形態において、図１０３に示す断面線ＣＶＩＩＩ−ＣＶＩＩＩにおける断面図である。
【図１０９】同実施の形態において、図１０３に示す工程の後に行われる工程を示す平面図である。
【図１１０】同実施の形態において、図１０９に示す断面線ＣＸ−ＣＸにおける断面図である。
【図１１１】同実施の形態において、図１０９に示す断面線ＣＸＩ−ＣＸＩにおける断面図である。
【図１１２】同実施の形態において、図１０９に示す断面線ＣＸＩＩ−ＣＸＩＩにおける断面図である。
【図１１３】同実施の形態において、図１０９に示す断面線ＣＸＩＩＩ−ＣＸＩＩＩにおける断面図である。
【図１１４】同実施の形態において、図１０９に示す断面線ＣＸＩＶ−ＣＸＩＶにおける断面図である。
【図１１５】同実施の形態において、図１０９に示す工程の後に行われる工程を示す平面図である。
【図１１６】同実施の形態において、図１１５に示す断面線ＣＸＶＩ−ＣＸＶＩにおける断面図である。
【図１１７】同実施の形態において、図１１５に示す断面線ＣＸＶＩＩ−ＣＸＶＩＩにおける断面図である。
【図１１８】同実施の形態において、図１１５に示す断面線ＣＸＶＩＩＩ−ＣＸＶＩＩＩにおける断面図である。
【図１１９】同実施の形態において、図１１５に示す断面線ＣＸＩＸ−ＣＸＩＸにおける断面図である。
【図１２０】同実施の形態において、図１１５に示す断面線ＣＸＸ−ＣＸＸにおける断面図である。
【図１２１】同実施の形態において、図１１５に示す工程の後に行われる工程を示す平面図である。
【図１２２】同実施の形態において、図１２１に示す断面線ＣＸＸＩＩ−ＣＸＸＩＩにおける断面図である。
【図１２３】同実施の形態において、図１２１に示す断面線ＣＸＸＩＩＩ−ＣＸＸＩＩＩにおける断面図である。
【図１２４】同実施の形態において、図１２１に示す断面線ＣＸＸＩＶ−ＣＸＸＩＶにおける断面図である。
【図１２５】同実施の形態において、図１２１に示す断面線ＣＸＸＶ−ＣＸＸＶにおける断面図である。
【図１２６】同実施の形態において、図１２１に示す断面線ＣＸＸＶＩ−ＣＸＸＶＩにおける断面図である。
【図１２７】同実施の形態において、図１２１に示す工程の後に行われる工程を示す平面図である。
【図１２８】同実施の形態において、図１２７に示す断面線ＣＸＸＶＩＩＩ−ＣＸＸＶＩＩＩにおける断面図である。
【図１２９】同実施の形態において、図１２７に示す断面線ＣＸＸＩＸ−ＣＸＸＩＸにおける断面図である。
【図１３０】同実施の形態において、図１２７に示す断面線ＣＸＸＸ−ＣＸＸＸにおける断面図である。
【図１３１】同実施の形態において、図１２７に示す断面線ＣＸＸＸＩ−ＣＸＸＸＩにおける断面図である。
【図１３２】同実施の形態において、図１２７に示す断面線ＣＸＸＸＩＩ−ＣＸＸＸＩＩにおける断面図である。
【図１３３】同実施の形態において、図１２７に示す工程の後に行われる工程を示す平面図である。
【図１３４】同実施の形態において、図１３３に示す断面線ＣＸＸＸＩＶ−ＣＸＸＸＩＶにおける断面図である。
【図１３５】同実施の形態において、図１３３に示す断面線ＣＸＸＸＶ−ＣＸＸＸＶにおける断面図である。
【図１３６】同実施の形態において、図１３３に示す断面線ＣＸＸＸＶＩ−ＣＸＸＸＶＩにおける断面図である。
【図１３７】同実施の形態において、図１３３に示す断面線ＣＸＸＸＶＩＩ−ＣＸＸＸＶＩＩにおける断面図である。
【図１３８】同実施の形態において、図１３３に示す断面線ＣＸＸＸＶＩＩＩ−ＣＸＸＸＶＩＩＩにおける断面図である。
【図１３９】同実施の形態において、図１３３に示す工程の後に行われる工程を示す平面図である。
【図１４０】同実施の形態において、図１３９に示す断面線ＣＸＬ−ＣＸＬにおける断面図である。
【図１４１】同実施の形態において、図１３９に示す断面線ＣＸＬＩ−ＣＸＬＩにおける断面図である。
【図１４２】同実施の形態において、図１３９に示す断面線ＣＸＬＩＩ−ＣＸＬＩＩにおける断面図である。
【図１４３】同実施の形態において、図１３９に示す断面線ＣＸＬＩＩＩ−ＣＸＬＩＩＩにおける断面図である。
【図１４４】同実施の形態において、図１３９に示す断面線ＣＸＬＩＶ−ＣＸＬＩＶにおける断面図である。
【図１４５】同実施の形態において、図１３９に示す工程の後に行われる工程を示す平面図である。
【図１４６】同実施の形態において、図１４５に示す断面線ＣＸＬＶＩ−ＣＸＬＶＩにおける断面図である。
【図１４７】同実施の形態において、図１４５に示す断面線ＣＸＬＶＩＩ−ＣＸＬＶＩＩにおける断面図である。
【図１４８】同実施の形態において、図１４５に示す断面線ＣＸＬＶＩＩＩ−ＣＸＬＶＩＩＩにおける断面図である。
【図１４９】同実施の形態において、図１４５に示す断面線ＣＸＬＩＸ−ＣＸＬＩＸにおける断面図である。
【図１５０】同実施の形態において、図１４５に示す断面線ＣＬ−ＣＬにおける断面図である。
【図１５１】同実施の形態において、図１４５に示す工程の後に行われる工程を示す平面図である。
【図１５２】同実施の形態において、図１５１に示す断面線ＣＬＩＩ−ＣＬＩＩにおける断面図である。
【図１５３】同実施の形態において、図１５１に示す断面線ＣＬＩＩＩ−ＣＬＩＩＩにおける断面図である。
【図１５４】同実施の形態において、図１５１に示す断面線ＣＬＩＶ−ＣＬＩＶにおける断面図である。
【図１５５】同実施の形態において、図１５１に示す断面線ＣＬＶ−ＣＬＶにおける断面図である。
【図１５６】同実施の形態において、図１５１に示す断面線ＣＬＶＩ−ＣＬＶＩにおける断面図である。
【図１５７】同実施の形態において、図１５１に示す工程を示す斜視図である。
【図１５８】同実施の形態において、図１５１に示す工程の後に行われる工程を示す平面図である。
【図１５９】同実施の形態において、図１５８に示す断面線ＣＬＩＸ−ＣＬＩＸにおける断面図である。
【図１６０】同実施の形態において、図１５８に示す断面線ＣＬＸ−ＣＬＸにおける断面図である。
【図１６１】同実施の形態において、図１５８に示す断面線ＣＬＸＩ−ＣＬＸＩにおける断面図である。
【図１６２】同実施の形態において、図１５８に示す断面線ＣＬＸＩＩ−ＣＬＸＩＩにおける断面図である。
【図１６３】同実施の形態において、図１５８に示す断面線ＣＬＸＩＩＩ−ＣＬＸＩＩＩにおける断面図である。
【図１６４】同実施の形態において、図１５８に示す工程を示す斜視図である。
【図１６５】同実施の形態にいて、フラッシュメモリの消去動作における効果を説明するための部分拡大斜視図である。
【図１６６】実施の形態４に係る半導体装置におけるフラッシュメモリを示す斜視図である。
【図１６７】同実施の形態において、図１６６に示す断面線ＣＬＸＶＩＩ−ＣＬＸＶＩＩにおける断面図である。
【図１６８】同実施の形態において、フラッシュメモリにおけるフローティングゲート電極を示す斜視図である。
【図１６９】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図１７０】同実施の形態において、図１６９に示す工程の後に行われる工程を示す平面図である。
【図１７１】同実施の形態において、図１７０に示す工程を示す斜視図である。
【図１７２】同実施の形態において、図１７１に示す工程の後に行われる工程を示す斜視図である。
【図１７３】同実施の形態にいて、フラッシュメモリの消去動作における効果を説明するための部分拡大斜視図である。
【発明を実施するための形態】
【００１６】
実施の形態１
フラッシュメモリを備えた半導体装置の第１例について説明する。図１に示すように、半導体装置ＳＤＶの半導体基板ＳＵＢ（図２等参照）では、素子分離絶縁膜ＳＴＩによって、素子領域ＥＦＲが規定されている。素子領域ＥＦＲには、フラッシュメモリＦＭＲ（メモリセル）が形成されている。図２、図３、図４および図５に示すように、素子領域ＥＦＲでは、半導体基板ＳＵＢの表面から所定の深さにわたり、Ｐ型ウェルＰＷＬが形成されている。
【００１７】
Ｐ型ウェルＰＷＬには、Ｐ型ウェルＰＷＬの表面から所定の深さにわたり、Ｎ＋型のソース領域ＮＳＲ、Ｎ＋型のドレイン領域ＮＨＤＲ、Ｎ−型のドレイン領域ＮＬＤＲが、それぞれ形成されている。ソース領域ＮＳＲとドレイン領域ＮＬＤＲとの間に位置するＰ型ウェルＰＷＬの部分には、チャネル領域が形成されるＰ型領域ＰＣＲが形成されている。Ｐ型領域ＰＣＲ（半導体基板ＳＵＢ）の表面上にゲート絶縁膜ＧＩＦを介在させて、フローティングゲート電極ＦＧＥが形成されている。フローティングゲート電極ＦＧＥの上面上に高温シリコン酸化膜ＨＴＯが形成されている。
【００１８】
半導体基板ＳＵＢの表面上、フローティングゲート電極ＦＧＥの一方の側面上および高温シリコン酸化膜ＨＴＯの一方の側面上にトンネル絶縁膜ＴＯＸを介在させて、ワード線ＷＬとなるコントロールゲート電極ＣＧＥが形成されている。コントロールゲート電極ＣＧＥの側面上にサイドウォール絶縁膜ＳＷＩが形成されている。フローティングゲート電極ＦＧＥの他方の側面上および高温シリコン酸化膜ＨＴＯの他方の側面上にサイドウォール絶縁膜ＳＷＨを介在させて、ソース線ＳＬとなるソースプラグＳＰＧが形成されている。ソースプラグＳＰＧの直下にソース領域ＮＳＲが位置する。
【００１９】
コントロールゲート電極ＣＧＥの表面、ソースプラグＳＰＧの表面およびドレイン領域ＮＨＤＲの表面のそれぞれに、たとえば、コバルトシリサイド等の金属シリサイド膜ＭＳＦが形成されている。金属シリサイド膜ＭＳＦ、高温シリコン酸化膜ＨＴＯおよびサイドウォール絶縁膜ＳＷＩ等を覆うように、ライナー膜ＬＮＦが形成されている。ライナー膜ＬＮＦを覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦに形成されたコンタクトホールＣＨ内に、ドレイン領域ＮＨＤＲ等と電気的に接続されるコンタクトプラグＣＰＧが形成されている。
【００２０】
この半導体装置ＳＤＶでは、一つのメモリセルにおけるフローティングゲート電極ＦＧＥおよびコントロールゲート電極ＣＧＥは、ソース線ＳＬ（ソースプラグＳＰＧ）が延在する方向と交差する方向の中央に対して、一方と他方とにほぼ線対称に配置されている。ソース線ＳＬ（ソースプラグＳＰＧ）は、一方に配置されるメモリセルと他方に配置されるメモリセルとに共通のソース線ＳＬ（ソースプラグＳＰＧ）とされる。同様に、ソース領域ＮＳＲも共通のソース領域とされる。この半導体装置ＳＤＶでは、一つの素子領域ＥＦＲに、２つのメモリセルが形成されていることになる。
【００２１】
次に、フラッシュメモリＦＭＲのフローティングゲート電極ＦＧＥの構造について説明する。図６に示すように、フローティングゲート電極ＦＧＥには、頂部ＴＰを有する突条部ＲＤＧが、主としてＹ軸方向に延在するように形成されている。フローティングゲート電極ＦＧＥにおける頂部ＴＰが位置する側には、Ｘ軸方向（負方向）にせり出したせり出し部ＰＴＰが形成されている。
【００２２】
フローティングゲート電極ＦＧＥの構造について、さらに詳しく説明する。図７に示すように、フローティングゲート電極ＦＧＥは、第１端部ＥＳ１、第２端部ＥＳ２、第３端部ＥＳ３および第４端部ＥＳ４を備えている。第１端部ＥＳ１と第２端部ＥＳ２とは、Ｙ軸方向に距離を隔てて位置する。第３端部ＥＳ３と第４端部ＥＳ４とは、Ｘ軸方向に距離を隔てて位置する。
【００２３】
突条部ＲＤＧは、第３端部ＥＳ３の側に頂部ＴＰを有し、その頂部ＴＰから裾野を引く態様で突出している。なお、突条部ＲＤＧは、ティップとも呼ばれている。フローティングゲート電極ＦＧＥの第１端部ＥＳ１および第２端部ＥＳ２のそれぞれは、素子分離絶縁膜ＳＴＩと隣接している。第１端部ＥＳ１と第２端部ＥＳ２との間に位置するフローティングゲート電極ＦＧＥの部分に、せり出し部ＰＴＰが形成されている。
【００２４】
せり出し部ＰＴＰでは、Ｙ軸方向に延在する突条部ＲＤＧの部分（第１部分）とＸ軸方向に延在する突条部ＲＤＧの部分（第２部分）とが位置する。突条部ＲＤＧの第１部分と第２部分とが繋がっている部分に、頂部ＴＰを含む角部ＣＰが形成されている。角部ＣＰは、コントロールゲート電極ＣＧに向かって突出している。後述するように、フローティングゲート電極ＦＧＥにおける第１端部ＥＳ１と第２端部ＥＳ２との間に、角部ＣＰが形成されていることで、フラッシュメモリＦＭＲとしての消去特性が向上する。
【００２５】
次に、上述した半導体装置ＳＤＶの製造方法の一例について説明する。まず、図８、図９、図１０、図１１および図１２に示すように、たとえば、熱酸化処理を行うことにより、半導体基板ＳＵＢの表面にゲート絶縁膜ＧＩＦが形成される。次に、ゲート絶縁膜ＧＩＦを覆うように、たとえば、化学的気相成長法によって、ポリシリコン膜ＰＳＦ１が形成される。ポリシリコン膜ＰＳＦ１は、フローティングゲート電極ＦＧＥとなる。次に、ポリシリコン膜ＰＳＦ１を覆うように、シリコン酸化膜ＳＯＦ１が形成される。
【００２６】
次に、シリコン酸化膜ＳＯＦ１を覆うように、シリコン窒化膜ＳＮＦ１が形成される。シリコン窒化膜ＳＮＦ１は、素子分離絶縁膜ＳＴＩを形成する際のマスク材となる。次に、所定の写真製版処理を行うことによって、素子分離絶縁膜が形成される領域を露出し、他の領域を覆うフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、シリコン窒化膜ＳＮＦ１およびシリコン酸化膜ＳＯＦ１にエッチング処理が行われる。これにより、シリコン窒化膜ＳＮＦ１等には、素子領域パターンＥＦＰが形成される。その後、フォトレジストパターンが除去される。
【００２７】
次に、シリコン窒化膜ＳＮＦ１等をエッチングマスクとしてエッチング処理を行うことによって、露出しているポリシリコン膜ＰＳＦ１の部分が除去されて、半導体基板ＳＵＢの表面が露出する。次に、シリコン窒化膜ＳＮＦ１等をエッチングマスクとしてエッチング処理を行うことによって、半導体基板ＳＵＢに所定の深さのトレンチが形成される。次に、トレンチを埋め込む態様で、シリコン窒化膜ＳＮＦ１を覆うように、素子分離絶縁膜となるシリコン酸化膜ＳＴＩＦ（図１４〜図１７の二点鎖線参照）が形成される。
【００２８】
次に、そのシリコン酸化膜ＳＴＩＦに化学的機械研磨処理を行うことによって、シリコン窒化膜ＳＮＦ１の上面上に位置するシリコン酸化膜ＳＴＩＦの部分が除去される。このとき、シリコン窒化膜ＳＮＦ１の上面には、研磨しきれなかったシリコン酸化膜ＳＴＩＦの部分を除去するためにウェットエッチング処理が行われる。次に、図１３、図１４、図１５、図１６および図１７に示すように、所定の写真製版処理を行うことによって、フォトレジストパターンＰＲ１が形成される。なお、図１４〜図１７では、当初のシリコン酸化膜ＳＴＩＦを二点鎖線によって図示する関係上、図面の煩雑さを避けるために、フォトレジストパターンＰＲ１は図示されていない。
【００２９】
次に、フォトレジストパターンＰＲ１をエッチングマスクとして、露出しているシリコン酸化膜ＳＴＩＦの部分にエッチング処理が行われる。このフォトレジストパターンＰＲ１は、フィールドリセスフォトレジストとも呼ばれている。これにより、特に、図１７に示すように、ドレイン領域が形成される側に位置するシリコン酸化膜ＳＴＩＦの上面の位置が下げられる。その後、フォトレジストパターンＰＲ１が除去される。こうして、素子分離絶縁膜ＳＴＩが形成される。
【００３０】
次に、シリコン窒化膜ＳＮＦ１が除去される。次に、素子分離絶縁膜ＳＴＩ（シリコン酸化膜ＳＴＩＦ）にエッチング処理が行われる。次に、ｐ型の不純物を注入することによって、素子領域ＥＦＲにＰ型ウェルＰＷＬが形成される（図１９〜図２２参照）。次に、ポリシリコン膜ＰＳＦ１等を覆うように、シリコン窒化膜ＳＮＦ２が形成される。次に、所定の写真製版処理を行うことによって、フローティングゲート電極をパターニングするためのフォトレジストパターン（図示せず）が形成される。
【００３１】
次に、フォトレジストパターンをエッチングマスクとしてエッチング処理が行われる。これにより、図１８、図１９、図２０、図２１および図２２に示すように、露出しているシリコン窒化膜ＳＮＦ２の部分が除去されて、フローティングゲート電極をパターニングするためのマスク材となるシリコン窒化膜ＳＮＦ２のパターンが形成される。シリコン窒化膜ＳＮＦ２のパターンは、フローティングゲート電極が形成されることになる領域からコントロールゲート電極が形成されることになる領域の側に後退した後退パターンを有する。次に、シリコン窒化膜ＳＮＦ２を注入マスクとしてｐ型の不純物を注入することによって、チャネルが形成されることになるＰ型領域ＰＣＲが形成される。
【００３２】
次に、図２３、図２４、図２５、図２６および図２７に示すように、シリコン窒化膜ＳＮＦ２をエッチングマスクとしてドライエッチング処理が行われる。これにより、シリコン窒化膜ＳＮＦ２が位置する側を頂部ＴＰとして、その頂部ＴＰから裾野ＦＯＰを引く態様で、ポリシリコン膜ＰＳＦ１の膜厚が薄くされて、ポリシリコン膜ＰＳＦ１に突条部となる部分が形成される。
【００３３】
次に、シリコン窒化膜ＳＮＦ２を覆うように、高温シリコン酸化膜（図示せず）が形成される。次に、高温シリコン酸化膜に異方性エッチング処理が行われる。これにより、図２８、図２９、図３０、図３１および図３２に示すように、シリコン窒化膜ＳＮＦ２の側面上に、サイドウォール状の高温シリコン酸化膜ＨＴＯが形成される。
【００３４】
次に、図３３、図３４、図３５、図３６および図３７に示すように、シリコン窒化膜ＳＮＦ２および高温シリコン酸化膜ＨＴＯをエッチングマスクとして、エッチング処理を行うことによって、露出しているポリシリコン膜ＰＳＦ１の部分が除去される。次に、シリコン窒化膜ＳＮＦ２および高温シリコン酸化膜ＨＴＯ等を覆うように、シリコン酸化膜（図示せず）が形成される。次に、シリコン酸化膜に異方性エッチング処理が行われる。
【００３５】
これにより、図３８、図３９、図４０、図４１および図４２に示すように、高温シリコン酸化膜ＨＴＯの側面上に、サイドウォール絶縁膜ＳＷＨが形成される。また、このとき、ソース領域が形成される領域に位置するゲート絶縁膜ＧＩＦの部分が除去される。次に、露出した半導体基板ＳＵＢ（Ｐ型領域ＰＣＲ）にＮ型の不純物を注入することによって、Ｎ＋型のソース領域ＮＳＲが形成される。
【００３６】
次に、シリコン窒化膜ＳＮＦ等を覆うようにポリシリコン膜（図示せず）が形成される。ポリシリコン膜に、化学的機械研磨処理を行うことによって、シリコン窒化膜ＳＮＦ２の上面上に位置するポリシリコン膜の部分が除去される。次に、残されたポリシリコン膜の部分にエッチング処理が行われる。これにより、図４３、図４４、図４５、図４６および図４７に示すように、ソース線ＳＬとなるソースプラグＳＰＧが形成される。ソースプラグＳＰＧは、ソース領域ＮＳＲに接触する。
【００３７】
次に、シリコン窒化膜ＳＮＦ２にエッチング処理を行うことによって、シリコン窒化膜ＳＮＦ２が除去されて、ポリシリコン膜ＰＳＦ１が露出する。次に、露出したポリシリコン膜ＰＳＦ１にエッチング処理が行われる。これにより、図４８、図４９、図５０、図５１および図５２に示すように、コントロールゲート電極が形成されることになる領域では、ポリシリコン膜ＰＳＦ１の部分が除去されて、ゲート絶縁膜ＧＩＦが露出する。
【００３８】
こうして、高温シリコン酸化膜ＨＴＯの直下に残されたポリシリコン膜ＰＳＦ１の端部が露出し、フローティングゲート電極ＦＧＥがパターニングされる。フローティングゲート電極ＦＧＥでは、シリコン窒化膜ＳＮＦ２の後退パターンに対応したせり出し部ＰＴＰ（図５８参照）が形成されている。なお、このとき、あらかじめ、ポリシリコン膜ＰＳＦ１の表面に存在する自然酸化膜を除去する処理が行われる。そのため、特に、図５２に示すように、露出している素子分離絶縁膜ＳＴＩの上面が後退する。
【００３９】
次に、図５３、図５４、図５５、図５６および図５７に示すように、ウエットエッチング処理を行うことによって、露出しているゲート絶縁膜ＧＩＦの部分が除去される。このとき、高温シリコン酸化膜ＨＴＯの表面もエッチングされることになり、高温シリコン酸化膜ＨＴＯの側面と上面が後退する。これにより、特に、図５４に示すように、フローティングゲート電極ＦＧＥの突条部ＲＤＧの頂部ＴＰが露出する。
【００４０】
こうして、図５８に示すように、フローティングゲート電極ＦＧＥにせり出し部ＰＴＰが形成される。そのせり出し部ＰＴＰに、Ｙ軸方向に延在する突条部ＲＤＧの部分（第１部分）とＸ軸方向に延在する突条部ＲＤＧの部分（第２部分）とが形成される。突条部ＲＤＧの第１部分と第２部分とが繋がっている部分に、頂部ＴＰを含む角部ＣＰが形成される。
【００４１】
次に、フローティングゲート電極ＦＧＥの突条部ＲＤＧ等を覆うように、半導体基板ＳＵＢ上にトンネル絶縁膜ＴＯＸ（図５９等参照）が形成される。次に、トンネル絶縁膜ＴＯＸを覆うように、ポリシリコン膜（図示せず）が形成される。次に、ポリシリコン膜に異方性エッチング処理が行われる。これにより、図５９、図６０、図６１および図６２に示すように、フローティングゲート電極ＦＧＥにトンネル絶縁膜ＴＯＸを介在させて、ワード線ＷＬとなるコントロールゲート電極ＣＧＥが形成される。
【００４２】
次に、図６３、図６４、図６５および図６６に示すように、コントロールゲート電極ＣＧＥ等を注入マスクとしてｎ型の不純物を注入することによって、Ｎ−型のドレイン領域ＮＬＤＲが形成される。次に、コントロールゲート電極ＣＧＥ等を覆うように、シリコン酸化膜等の絶縁膜（図示せず）が形成される。次に、絶縁膜に異方性エッチング処理が行われる。
【００４３】
これにより、図６７、図６８、図６９および図７０に示すように、コントロールゲート電極ＣＧＥの側面上に、サイドウォール絶縁膜ＳＷＩが形成される。このとき、特に、図６８および図６９に示すように、ソースプラグＳＰＧ等の上面に位置していたトンネル絶縁膜ＴＯＸの部分も除去される。次に、サイドウォール絶縁膜ＳＷＩ等を注入マスクとしてｎ型の不純物を注入することによって、Ｎ＋型のドレイン領域ＮＨＤＲが形成される。
【００４４】
次に、図７１、図７２、図７３および図７４に示すように、サリサイドプロセスによって、コントロールゲート電極ＣＧＥの表面、ソースプラグＳＰＧの表面およびドレイン領域ＮＨＤＲの表面のそれぞれに、たとえば、コバルトシリサイド膜等の金属シリサイド膜ＭＳＦが形成される。次に、金属シリサイド膜ＭＳＦ等を覆うように、たとえば、シリコン窒化膜等のライナー膜ＬＮＦが形成される。その後、層間絶縁膜ＩＬＦおよびコンタクトプラグＣＰＧ等を形成することによって、図１〜図５に示すフラッシュメモリＦＭＲを備えた半導体装置ＳＤＶの主要部分が完成する。
【００４５】
次に、半導体装置ＳＤＶにおけるフラッシュメモリＦＭＲの動作について説明する。まず、書き込み動作について説明する。図７５（上段）に示すように、たとえば、ソース領域ＮＳＲにＶｓ、コントロールゲート電極ＣＧＥにＶｃｇ、ドレイン領域ＮＨＤＲにＶｄ、半導体基板ＳＵＢ（Ｐ型ウェル）にＶｂの電圧が、それぞれ印加される。これにより、情報としてのチャネルホットエレクトロンが、フローティングゲート電極ＦＧＥに注入されることになる。
【００４６】
次に、消去動作について説明する。図７５（中段）に示すように、たとえば、ドレイン領域ＮＨＤＲをオープンとし、ソース領域ＮＳＲにＶｓ、コントロールゲート電極ＣＧＥにＶｃｇ、半導体基板ＳＵＢ（Ｐ型ウェル）にＶｂの電圧がそれぞれ印加される。これにより、フローティングゲート電極ＦＧＥに蓄積された情報としての電子が、ＦＮトンネル現象によってコントロールゲート電極ＣＧＥに引き抜かれることになる。
【００４７】
次に、読み出し動作について説明する。図７５（下段）に示すように、たとえば、ソース領域ＮＳＲにＶｓ、コントロールゲート電極ＣＧＥにＶｃｇ、ドレイン領域ＮＨＤＲにＶｄ、半導体基板ＳＵＢ（Ｐ型ウェル）にＶｂの電圧が、それぞれ印加される。このとき、フローティングゲート電極ＦＧＥに電子が注入されている状態であれば、ソース領域ＮＳＲとドレイン領域ＮＨＤＲと間に電流は流れない。一方、フローティングゲート電極ＦＧＥに電子が注入されていない状態であれば、ソース領域ＮＳＲとドレイン領域ＮＨＤＲと間に電流が流れることになる。こうして、ソース領域ＮＳＲとドレイン領域ＮＨＤＲと間に電流が流れるか否かによって、情報の有無が判定される。
【００４８】
上述した半導体装置ＳＤＶのフラッシュメモリＦＭＲでは、図７に示すように、フローティングゲート電極ＦＧＥにおける第１端部ＥＳ１と第２端部ＥＳ２との間に、角部ＣＰが形成されていることで、フラッシュメモリＦＭＲとしての消去特性が向上する。このことについて、比較例に係るフラッシュメモリと比べて説明する。
【００４９】
図７６に示すように、比較例に係るフラッシュメモリのフローティングゲート電極ＣＦＧＥでは、突条部ＲＤＧは、Ｙ軸方向に沿って直線状に形成されている。このため、図７７に示すように、突条部ＲＤＧにおいて電界が集中しやすくなるのは、素子分離絶縁膜ＳＴＩに隣接している角部ＣＣＰになる。
【００５０】
突条部ＲＤＧと素子分離絶縁膜ＳＴＩとの相対的な位置関係は、主として、素子分離絶縁膜ＳＴＩを形成する工程と、シリコン窒化膜ＳＮＦ２のパターンを形成する工程とに依存することになる。素子分離絶縁膜ＳＴＩは、図１３〜図１７に示す工程において形成される。このとき、図７７に示すように、シリコン酸化膜ＳＴＩＦの化学的機械研磨処理による研磨量（素子分離絶縁膜ＳＴＩの厚さＬ１（高さ））、フォトレジストパターンＰＲ１をエッチングマスクとする素子分離絶縁膜ＳＴＩのエッチング量Ｌ２（半導体基板からの突き出し量Ｌ５）、フォトレジストパターンＰＲ１のアライメントのずれ量Ｌ３が、両者の相対的な位置関係を決めることになる。さらに、両者の相対的な位置関係は、ポリシリコン膜の膜厚Ｌ４およびエッチングによる突条部ＲＤＧの形状にも依存する。
【００５１】
このため、素子分離絶縁膜ＳＴＩの上面が素子分離絶縁膜ＳＴＩに隣接している角部ＣＣＰに接近し、素子分離絶縁膜ＳＴＩから突出している角部ＣＣＰの長さが比較的短い場合がある。そのような場合には、角部ＣＣＰからコントロールゲート電極へ向けて電子を引き抜く際に、隣接する素子分離絶縁膜ＳＴＩの影響を受けてしまい、電子を効率的に引き抜くことができないことがある。
【００５２】
比較例に係るフラッシュメモリに対して、実施の形態１に係る半導体装置ＳＤＶのフラッシュメモリＦＭＲでは、図７および図７８に示すように、フローティングゲート電極ＦＧＥにおける第１端部ＥＳ１と第２端部ＥＳ２との間に、せり出し部ＰＴＰが形成されている。せり出し部ＰＴＰでは、Ｙ軸方向に延在する突条部ＲＤＧの部分（第１部分）とＸ軸方向に延在する突条部ＲＤＧの部分（第２部分）とが位置する。突条部ＲＤＧの第１部分と第２部分とが繋がっている部分に、頂部ＴＰを含む角部ＣＰが形成されている。２つの角部ＣＰのそれぞれは、素子分離絶縁膜ＳＴＩとは距離を隔てて位置する。
【００５３】
これにより、図７９に示すように、素子分離絶縁膜ＳＴＩに隣接している角部ＣＣＰから引き抜かれる電子が、素子分離絶縁膜ＳＴＩの影響を受けるような相対的な位置関係の場合であっても、せり出し部ＰＴＰに形成された角部ＣＰからは、素子分離絶縁膜ＳＴＩの影響を受けることなくコントロールゲート電極ＣＧＥへ向かって電子を引き抜くことができる。その結果、フラッシュメモリＦＭＲの消去特性を向上させることができる。
【００５４】
ここで、発明者が行った消去特性の評価について説明する。図８０は、消去電圧と消去不良個数との関係を、比較例に係る半導体装置のフラッシュメモリについて評価したグラフである。横軸は消去電圧であり、縦軸は消去不良個数である。試料として、素子分離絶縁膜ＳＴＩのエッチング量Ｌ２が、比較的少ない試料と、比較的多い試料とを作製した。
【００５５】
図８０に示すように、素子分離絶縁膜ＳＴＩのエッチング量Ｌ２が比較的少ない試料では、素子分離絶縁膜ＳＴＩの上面が素子分離絶縁膜ＳＴＩに隣接している角部ＣＣＰに接近することになる。このため、素子分離絶縁膜ＳＴＩから突出する角部ＣＣＰの長さが比較的短くなり、電子を引き抜く消去電圧を上げないと電子を引き抜くことができず、消去不良が多く発生することがわかる。
【００５６】
一方、素子分離絶縁膜ＳＴＩのエッチング量Ｌ２が比較的多い試料では、素子分離絶縁膜ＳＴＩの上面は素子分離絶縁膜ＳＴＩに隣接している角部ＣＣＰから離れることになる。このため、素子分離絶縁膜ＳＴＩから突出するに角部ＣＣＰの長さが比較的長くなり、比較的低い消去電圧によって電子を引き抜くことができ、消去不良も少なくなることがわかる。この評価結果に基づいて、実施の形態１に係る半導体装置ＳＤＶのフラッシュメモリＦＭＲでは、突条部ＲＤＧの角部ＣＰは、素子分離絶縁膜ＳＴＩとは距離を隔てられていることから、素子分離絶縁膜ＳＴＩの影響を受けることなく、比較的低い消去電圧によって電子を引き抜くことができ、消去不良も少なくなると考えられる。
【００５７】
実施の形態２
フラッシュメモリを備えた半導体装置の第２例について説明する。図８１および図８２に示すように、フローティングゲート電極ＦＧＥには、頂部ＴＰを有する突条部ＲＤＧが、主としてＹ軸方向に延在するように形成されている。フローティングゲート電極ＦＧＥにおける頂部ＴＰが位置する側には、Ｘ軸方向（正方向）に後退した後退部ＲＣＰが形成されている。なお、これ以外の構成については、図１〜図７に示す半導体装置ＳＤＶの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００５８】
フローティングゲート電極ＦＧＥの構造について、さらに詳しく説明する。図８３に示すように、突条部ＲＤＧは、第３端部ＥＳ３の側に頂部ＴＰを有し、その頂部ＴＰから裾野を引く態様で突出している。フローティングゲート電極ＦＧＥの第１端部ＥＳ１および第２端部ＥＳ２のそれぞれは、素子分離絶縁膜ＳＴＩと隣接している。第１端部ＥＳ１と第２端部ＥＳ２との間に位置するフローティングゲート電極ＦＧＥの部分に、後退部ＲＣＰが形成されている。
【００５９】
第３端部ＥＳ３の側には、Ｙ軸方向に延在する突条部ＲＤＧの部分（第１部分）と、後退部ＲＣＰに沿ってＸ軸方向に延在する突条部ＲＤＧの部分（第２部分）とが位置する。突条部ＲＤＧの第１部分と第２部分とが繋がっている部分に、頂部ＴＰを含む角部ＣＰが形成されている。角部ＣＰは、コントロールゲート電極ＣＧに向かって突出している。
【００６０】
次に、上述した半導体装置の製造方法の一例について説明する。上述した半導体装置の製造方法では、フローティングゲート電極をパターニングするシリコン窒化膜のパターンが、実施の形態１の場合と異なる点を除いて、実施の形態１において説明した一連の製造方法によって形成することができる。
【００６１】
図８〜図１７に示す工程と同様の工程を経た後、図８４に示すように、フローティングゲート電極をパターニングするためのマスク材となるシリコン窒化膜ＳＮＦ２のパターンが形成される。シリコン窒化膜ＳＮＦ２のパターンは、コントロールゲート電極が形成されることになる領域からフローティングゲート電極が形成されることになる領域の側にせり出したせり出しパターンを有する。
【００６２】
次に、図２３〜図５７に示す工程と同様の工程を経て、図８５および図８６に示すように、フローティングゲート電極ＦＧＥに後退部ＲＣＰが形成される。その後退部ＲＣＰに、Ｙ軸方向に延在する突条部ＲＤＧの部分（第１部分）とＸ軸方向に延在する突条部ＲＤＧの部分（第２部分）とが形成される。突条部ＲＤＧの第１部分と第２部分とが繋がっている部分に、頂部ＴＰを含む角部ＣＰが形成される。次に、図５９〜図７４に示す工程と同様の工程を経て、図８１および図８２に示すフラッシュメモリＦＭＲを備えた半導体装置ＳＤＶの主要部分が完成する。
【００６３】
上述した半導体装置ＳＤＶにおけるフラッシュメモリＦＭＲの動作は、実施の形態１において説明したとおりであり、以下の実施の形態では、その説明を繰り返さないこととする。
【００６４】
実施の形態２に係る半導体装置ＳＤＶのフラッシュメモリＦＭＲでは、図８３および図８７に示すように、フローティングゲート電極ＦＧＥにおける第１端部ＥＳ１と第２端部ＥＳ２との間に、後退部ＲＣＰが形成されている。第３端部ＥＳ３の側には、Ｙ軸方向に延在する突条部ＲＤＧの部分（第１部分）と、後退部ＲＣＰに沿ってＸ軸方向に延在する突条部ＲＤＧの部分（第２部分）とが位置する。突条部ＲＤＧの第１部分と第２部分とが繋がっている部分に、頂部ＴＰを含む角部ＣＰが形成されている。２つの角部ＣＰのそれぞれは、素子分離絶縁膜ＳＴＩとは距離を隔てて位置する。
【００６５】
これにより、図８８に示すように、素子分離絶縁膜ＳＴＩに隣接している角部ＣＣＰから引き抜かれる電子が、素子分離絶縁膜ＳＴＩの影響を受けるような相対的な位置関係の場合であっても、後退部ＲＣＰ付近に形成された角部ＣＰからは、素子分離絶縁膜ＳＴＩの影響を受けることなくコントロールゲート電極ＣＧＥへ向かって電子を引き抜くことができる。その結果、フラッシュメモリＦＭＲの消去特性を向上させることができる。
【００６６】
実施の形態３
フラッシュメモリを備えた半導体装置の第３例について説明する。図８９、図９０、図９１、図９２、図９３、図９４および図９５に示すように、フローティングゲート電極ＦＧＥには、Ｙ軸方向に延在する、頂部ＴＰを有する２つの突条部ＲＤＧが形成されている。なお、これ以外の構成については、図１〜図７に示す半導体装置ＳＤＶの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。また、製造工程の各図についても、同様の扱いとする。
【００６７】
フローティングゲート電極ＦＧＥの構造について、さらに詳しく説明する。図９６に示すように、２つの突条部ＲＤＧは、第３端部ＥＳ３の側に頂部ＴＰを有し、その頂部ＴＰから裾野を引く態様で突出している。一方の突条部ＲＤＧ（第３部）と他方の突条部ＲＤＧ（第４部）とは、Ｙ軸方向に距離を隔てて配置されている。一方の突条部ＲＤＧ（第３部）と他方の突条部ＲＤＧ（第４部）とが互いに対向している部分に角部ＣＰが位置している。
【００６８】
次に、上述した半導体装置の製造方法の一例について説明する。まず、図８〜図１２に示す工程と同様の工程を経た後、図９７、図９８、図９９、図１００および図１０１に示すように、フォトレジストパターンＰＲ１をエッチングマスクとして、露出しているシリコン酸化膜ＳＴＩＦの部分にエッチング処理が行われる。これにより、特に、図１０１に示すように、ドレイン領域が形成される側に位置するシリコン酸化膜ＳＴＩＦの上面の位置が下げられる。その後、フォトレジストパターンＰＲ１が除去される。こうして、素子分離絶縁膜ＳＴＩが形成される。
【００６９】
次に、図１０２に示すように、所定の写真製版処理を行うことによって、開口パターンを有するフォトレジストパターンＰＲ２が形成される。開口パターンは、コントロールゲート電極が形成されることになる領域とフローティングゲート電極が形成されることになる領域とに跨る態様で形成される。開口パターンには、ポリシリコン膜ＰＳＦ１が露出する。次に、フォトレジストパターンＰＲ２をエッチングマスクとして、ポリシリコン膜ＰＳＦ１にエッチング処理が行われる。
【００７０】
これにより、図１０３、図１０４、図１０５、図１０６、図１０７および図１０８に示すように、コントロールゲート電極が形成されることになる領域とフローティングゲート電極が形成されることになる領域とに跨る態様で、ポリシリコン膜ＰＳＦ１の表面が後退した凹部ＣＮＶが形成される。
【００７１】
次に、図１８〜図２２に示す工程と実質的に同じ工程を経て、図１０９、図１１０、図１１１、図１１２、図１１３および図１１４に示すように、フローティングゲート電極をパターニングするためのマスク材となるシリコン窒化膜ＳＮＦ２のパターンが形成される。このとき、特に、図１１２および図１１４に示すように、凹部ＣＮＶの側面上には、サイドウォール状のシリコン窒化膜ＳＮＦ２が残されることになる。
【００７２】
次に、図１１５、図１１６、図１１７、図１１８、図１１９および図１２０に示すように、シリコン窒化膜ＳＮＦ２をエッチングマスクとしてドライエッチング処理が行われる。これにより、シリコン窒化膜ＳＮＦ２が位置する側を頂部ＴＰとして、その頂部ＴＰから裾野ＦＯＰを引く態様で、ポリシリコン膜ＰＳＦ１の膜厚が薄くされて、ポリシリコン膜ＰＳＦ１に突条部となる部分が形成される。このとき、特に、図１１８に示すように、フローティングゲート電極が形成されることになる領域では、サイドウォール状のシリコン窒化膜ＳＮＦ２が露出する。
【００７３】
次に、図２８〜図３２に示す工程と同様の工程を経て、図１２１、図１２２、図１２３、図１２４、図１２５および図１２６に示すように、シリコン窒化膜ＳＮＦ２の側面上に、サイドウォール状の高温シリコン酸化膜ＨＴＯが形成される。次に、図１２７、図１２８、図１２９、図１３０、図１３１および図１３２に示すように、シリコン窒化膜ＳＮＦ２および高温シリコン酸化膜ＨＴＯをエッチングマスクとして、エッチング処理を行うことによって、露出しているポリシリコン膜ＰＳＦ１の部分が除去される。
【００７４】
次に、図３８〜図４２に示す工程と同様の工程を経て、図１３３、図１３４、図１３５、図１３６、図１３７および図１３８に示すように、サイドウォール絶縁膜ＳＷＨが形成され、ソース領域が形成される領域に位置するゲート絶縁膜ＧＩＦの部分が除去される。次に、図４３〜図４７に示す工程と同様の工程を経て、図１３９、図１４０、図１４１、図１４２、図１４３および図１４４に示すように、ソース線ＳＬとなるソースプラグＳＰＧが形成される。
【００７５】
次に、図４８〜図５２に示す工程と同様の工程を経て、図１４５、図１４６、図１４７、図１４８、図１４９および図１５０に示すように、コントロールゲート電極が形成されることになる領域では、シリコン窒化膜ＳＮＦ２と高温シリコン酸化膜ＨＴＯとシリコン窒化膜ＳＮＦ２とが除去されて、ゲート絶縁膜ＧＩＦが露出する。特に、シリコン窒化膜ＳＮＦ２を除去する際には、サイドウォール状に残るシリコン窒化膜ＳＮＦ２も、薬液の侵入によって除去されることになる。特に、図１４８および図１５０に示すように、サイドウォール状のシリコン窒化膜ＳＮＦ２が除去された部分では、空洞ＶＯＤが形成されることになる。
【００７６】
次に、図５３〜図５７に示す工程と同様の工程を経て、図１５１、図１５２、図１５３、図１５４、図１５５および図１５６に示すように、露出しているゲート絶縁膜ＧＩＦの部分が除去される。このとき、高温シリコン酸化膜ＨＴＯの表面もエッチングされることになり、高温シリコン酸化膜ＨＴＯの側面と上面が後退する。これにより、特に、図１５２および図１５６に示すように、フローティングゲート電極ＦＧＥの突条部ＲＤＧの頂部ＴＰが露出する。
【００７７】
こうして、図１５７に示すように、フローティングゲート電極ＦＧＥに、２つの突条部ＲＤＧが形成される。２つの突条部ＲＤＧは、第３端部ＥＳ３の側に頂部ＴＰを有し、その頂部ＴＰから裾野を引く態様で突出している。一方の突条部ＲＤＧと他方の突条部ＲＤＧとは、Ｙ軸方向に距離を隔てて配置されている。一方の突条部ＲＤＧと他方の突条部ＲＤＧとが互いに対向している部分に角部ＣＰが位置している。
【００７８】
次に、図５９〜図６２に示す工程と同様の工程を経て、図１５８、図１５９、図１６０、図１６１、図１６２、図１６３および図１６４に示すように、フローティングゲート電極ＦＧＥにトンネル絶縁膜ＴＯＸを介在させて、ワード線ＷＬとなるコントロールゲート電極ＣＧＥが形成される。特に、図１６３に示すように、フローティングゲート電極ＦＧＥの第３端部の側では、突条部ＲＤＧと突条部ＲＤＧとの間に位置する凹部ＣＮＶに対応する部分を覆うように、トンネル絶縁膜ＴＯＸが形成されることになる。その後、図５９〜図７４に示す工程と同様の工程を経て、図８９〜図９４に示すフラッシュメモリＦＭＲを備えた半導体装置ＳＤＶの主要部分が完成する。
【００７９】
上述した半導体装置ＳＤＶのフラッシュメモリＦＭＲでは、図９６に示すように、２つの突条部ＲＤＧは、第３端部ＥＳ３の側に頂部ＴＰを有し、その頂部ＴＰから裾野を引く態様で突出している。一方の突条部ＲＤＧと他方の突条部ＲＤＧとは、Ｙ軸方向に距離を隔てて配置されている。一方の突条部ＲＤＧと他方の突条部ＲＤＧとが互いに対向している部分に角部ＣＰが位置している。
【００８０】
これにより、図１６５に示すように、素子分離絶縁膜ＳＴＩに隣接している角部ＣＣＰから引き抜かれる電子が、素子分離絶縁膜ＳＴＩの影響を受けるような相対的な位置関係の場合であっても、一方の突条部ＲＤＧと他方の突条部ＲＤＧとが互いに対向している部分に位置する角部ＣＰからは、素子分離絶縁膜ＳＴＩの影響を受けることなくコントロールゲート電極ＣＧＥへ向かって電子を引き抜くことができる。その結果、フラッシュメモリＦＭＲの消去特性を向上させることができる。
【００８１】
実施の形態４
フラッシュメモリを備えた半導体装置の第４例について説明する。図１６６および図１６７に示すように、フローティングゲート電極ＦＧＥには、頂部ＴＰを有する突条部ＲＤＧ（第５部）が、Ｙ軸方向に延在するように形成されている。なお、これ以外の構成については、図１〜図７に示す半導体装置ＳＤＶの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００８２】
フローティングゲート電極ＦＧＥの構造について、さらに詳しく説明する。図１６８に示すように、突条部ＲＤＧは、第１端部ＥＳ１および第２端部ＥＳ２のそれぞれとは、Ｙ軸方向に距離を隔てて形成されている。突条部ＲＤＧの第１端部ＥＳ１の側の部分と第２端部ＥＳ２の側の部分とに、頂部ＴＰを含む角部ＣＰが形成されている。角部ＣＰは、コントロールゲート電極ＣＧに向かって突出している。
【００８３】
次に、上述した半導体装置の製造方法の一例について説明する。上述した半導体装置の製造方法では、フローティングゲート電極となるポリシリコン膜に凹部を形成すフォトレジストのパターンが、実施の形態３の場合と異なる点を除いて、実施の形態３（または、実施の形態１）において説明した一連の製造方法によって形成することができる。
【００８４】
図８〜図１７に示す工程と同様の工程を経た後、図１６９に示すように、所定の写真製版処理を行うことによって、開口パターンを有するフォトレジストパターンＰＲ３が形成される。開口パターンは、コントロールゲート電極が形成されることになる領域とフローティングゲート電極が形成されることになる領域とに跨る態様で形成される。開口パターンには、ポリシリコン膜ＰＳＦ１が露出する。次に、フォトレジストパターンＰＲ２をエッチングマスクとして、ポリシリコン膜ＰＳＦ１にエッチング処理が行われる。これにより、ポリシリコン膜ＰＳＦ１の表面は後退する。
【００８５】
次に、図１０３〜図１５０に示す工程と同様の工程を経た後、図１７０および図１７１に示すように、フローティングゲート電極ＦＧＥに、Ｙ軸方向に延在する突条部ＲＤＧが露出する。突条部ＲＤＧのＹ軸方向の一方側と他方側とに、頂部ＴＰを含む角部ＣＰが形成される。
【００８６】
次に、図５９〜図６２に示す工程と同様の工程を経て、図１７２に示すように、フローティングゲート電極ＦＧＥにトンネル絶縁膜ＴＯＸを介在させて、ワード線ＷＬとなるコントロールゲート電極ＣＧＥが形成される。その後、図６３〜図７４に示す工程と同様の工程を経て、図１６６および図１６７に示すフラッシュメモリＦＭＲを備えた半導体装置ＳＤＶの主要部分が完成する。
【００８７】
上述した半導体装置ＳＤＶのフラッシュメモリＦＭＲでは、図１６８に示すように、突条部ＲＤＧは、第１端部ＥＳ１および第２端部ＥＳ２のそれぞれとは、Ｙ軸方向に距離を隔てて形成されている。突条部ＲＤＧの第１端部ＥＳ１の側の部分と第２端部ＥＳ２の側の部分とに、頂部ＴＰを含む角部ＣＰが形成されている。
【００８８】
これにより、図１７３に示すように、突条部ＲＤＧに形成された角部ＣＰから、素子分離絶縁膜ＳＴＩの影響を受けることなくコントロールゲート電極ＣＧＥへ向かって電子を引き抜くことができる。その結果、フラッシュメモリＦＭＲの消去特性を向上させることができる。
【００８９】
なお、各実施の形態において説明した、フラッシュメモリＦＭＲを備えた半導体装置ＳＤＶについては、必要に応じて種々組み合わせることが可能である。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９１】
ＳＤＶ  半導体装置、ＦＭＲ  フラッシュメモリ、ＳＵＢ  半導体基板、ＳＴＩ  素子分離絶縁膜、ＥＦＲ  素子領域、ＰＷＬ  Ｐ型ウェル、ＮＳＲ  ソース領域、ＰＣＲ  Ｐ型領域、ＮＨＤＲ  ドレイン領域、ＮＬＤＲ  ドレイン領域、ＧＩＦ  ゲート絶縁膜、ＦＧＥ  フローティングゲート電極、ＲＤＧ  突条部、ＴＰ  頂部、ＣＰ、ＣＣＰ  角部、ＥＳ１  第１端部、ＥＳ２  第２端部、ＥＳ３  第３端部、ＥＳ４  第４端部、ＰＴＰ  せり出し部、ＲＣＰ  後退部、ＨＴＯ  高温シリコン酸化膜、ＳＷＨ  サイドウォール絶縁膜、ＴＯＸ  トンネル絶縁膜、ＣＧＥ  コントロールゲート電極、ＷＬ  ワード線、ＳＷＩ  サイドウォール絶縁膜、ＳＰＧ  ソースプラグ、ＳＬ  ソース線、ＭＳＦ  金属シリサイド膜、ＬＮＦ  ライナー膜、ＩＬＦ  層間絶縁膜、ＣＨ  コンタクトホール、ＣＰＧ  コンタクトプラグ、ＰＳＦ１  ポリシリコン膜、ＦＯＰ  裾野、ＣＮＶ  凹部、ＳＯＦ１  シリコン酸化膜、ＳＮＦ１  シリコン窒化膜、ＥＦＰ  素子領域パターン、ＳＮＦ２  シリコン窒化膜、ＶＯＤ  空洞。
【図１】
2020096072.tif 000003
【図２】
2020096072.tif 000004
【図３】
2020096072.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2020096072.tif 000019
【図１８】
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【図１９】
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【図２０】
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