(57)【要約】【課題】ＰＶＴばらつきを抑制することができるＡＢ級アンプを提供する。【解決手段】第１の電流源４Ｐは、第１のＰＭＯＳトランジスタＰ１と、第２のＰＭＯＳトランジスタＰ２とを含む。第１の電流制御回路１は、第３のＮＭＯＳトランジスタＮ３と第３のＰＭＯＳトランジスタＰ３とを含む。第２の電流制御回路２は、第４のＮＭＯＳトランジスタＮ４と第４のＰＭＯＳトランジスタＰ４とを含む。出力段３は、第５のＰＭＯＳトランジスタＰ５と第５のＮＭＯＳトランジスタＮ５とを含む。第１のＰＭＯＳトランジスタＰ１に第１のバイアス回路５Ｐ内の第１の定電流源ＩＮ１で設定された大きさの電流が流れる。第５のＰＭＯＳトランジスタＰ５に第２のバイアス回路６Ｐ内の第２の定電流源ＩＰ４で設定された大きさの電流が流れる。【選択図】図２
2020092294.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第１のノードとの間に配置される第１のＰＭＯＳトランジスタと、前記第１の電源と第２のノードとの間に配置される第２のＰＭＯＳトランジスタとを含む第１の電流源と、
第２の電源と第３のノードとの間に配置される第１のＮＭＯＳトランジスタと、前記第２の電源と第４のノードとの間に配置される第２のＮＭＯＳトランジスタとを含む第２の電流源と、
前記第１のノードと前記第３のノードとの間に並列に接続された第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとを含む第１の電流制御回路と、
前記第２のノードと前記第４のノードとの間に並列に接続された第４のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタとを含む第２の電流制御回路と、
前記第１の電源と前記第２の電源との間に直列に接続された第５のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタとを含む出力段と、
第１の定電流源を含み、前記第３のＰＭＯＳトランジスタのゲートに第１のバイアス電圧を供給する第１のバイアス回路と、
第２の定電流源を含み、前記第４のＰＭＯＳトランジスタのゲートに第２のバイアス電圧を供給する第２のバイアス回路と、
第３の定電流源を含み、前記第３のＮＭＯＳトランジスタのゲートに第３のバイアス電圧を供給する第３のバイアス回路と、
第４の定電流源を含み、前記第４のＮＭＯＳトランジスタのゲートに第４のバイアス電圧を供給する第４のバイアス回路とを備え、
前記第５のＰＭＯＳトランジスタのゲートは、前記第２のノードと接続し、前記第５のＮＭＯＳトランジスタのゲートは、前記第４のノードと接続し、
前記第１のＰＭＯＳトランジスタのゲートおよび前記第２のＰＭＯＳトランジスタのゲートは、前記第１のノードと接続し、前記第１のＮＭＯＳトランジスタのゲートおよび前記第２のＮＭＯＳトランジスタのゲートは、前記第３のノードと接続し、
前記第１のＰＭＯＳトランジスタに前記第１の定電流源で設定された大きさの電流が流れ、前記第１のＮＭＯＳトランジスタに前記第３の定電流源で設定された大きさの電流が流れ、前記第５のＰＭＯＳトランジスタに前記第２の定電流源で設定された大きさの電流が流れ、前記第５のＮＭＯＳトランジスタに前記第４の定電流源で設定された大きさの電流が流れる、ＡＢ級アンプ。
【請求項２】
第１の電源と第１のノードとの間に配置される第１のＰＭＯＳトランジスタと、前記第１の電源と第２のノードとの間に配置される第２のＰＭＯＳトランジスタとを含む第１の電流源と、
第２の電源と第３のノードとの間に配置される第１のＮＭＯＳトランジスタと、前記第２の電源と第４のノードとの間に配置される第２のＮＭＯＳトランジスタとを含む第２の電流源と、
前記第１のノードと前記第３のノードとの間に並列に接続された第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとを含む第１の電流制御回路と、
前記第２のノードと前記第４のノードとの間に並列に接続された第４のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタとを含む第２の電流制御回路と、
前記第１の電源と前記第２の電源との間に直列に接続された第５のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタとを含む出力段と、
第１の定電流源を含み、前記第３のＰＭＯＳトランジスタのゲートに第１のバイアス電圧を供給する第１のバイアス回路と、
第２の定電流源を含み、前記第４のＰＭＯＳトランジスタのゲートに第２のバイアス電圧を供給する第２のバイアス回路と、
第３の定電流源を含み、前記第３のＮＭＯＳトランジスタのゲートに第３のバイアス電圧を供給する第３のバイアス回路と、
第４の定電流源を含み、前記第４のＮＭＯＳトランジスタのゲートに第４のバイアス電圧を供給する第４のバイアス回路と、
第５の定電流源を含み、前記第１のＰＭＯＳトランジスタのゲートおよび前記第２のＰＭＯＳトランジスタのゲートに第５のバイアス電圧を供給する第５のバイアス回路とを備え、
前記第５のＰＭＯＳトランジスタのゲートは、前記第２のノードと接続し、前記第５のＮＭＯＳトランジスタのゲートは、前記第４のノードと接続し、
前記第１のＮＭＯＳトランジスタのゲートおよび前記第２のＮＭＯＳトランジスタのゲートは、前記第３のノードと接続し、
前記第１のＮＭＯＳトランジスタに前記第３の定電流源で設定された大きさの電流が流れ、前記第５のＰＭＯＳトランジスタに前記第２の定電流源で設定された大きさの電流が流れ、前記第５のＮＭＯＳトランジスタに前記第４の定電流源で設定された大きさの電流が流れる、ＡＢ級アンプ。
【請求項３】
第１の電源と第１のノードとの間に配置される第１のＰＭＯＳトランジスタと、前記第１の電源と第２のノードとの間に配置される第２のＰＭＯＳトランジスタとを含む第１の電流源と、
第２の電源と第３のノードとの間に配置される第１のＮＭＯＳトランジスタと、前記第２の電源と第４のノードとの間に配置される第２のＮＭＯＳトランジスタとを含む第２の電流源と、
前記第１のノードと前記第３のノードとの間に並列に接続された第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとを含む第１の電流制御回路と、
前記第２のノードと前記第４のノードとの間に並列に接続された第４のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタとを含む第２の電流制御回路と、
前記第１の電源と前記第２の電源との間に直列に接続された第５のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタとを含む出力段と、
第２の定電流源を含み、前記第３のＰＭＯＳトランジスタのゲートおよび前記第４のＰＭＯＳトランジスタのゲートに第２のバイアス電圧を供給する第２のバイアス回路と、
第３の定電流源を含み、前記第３のＮＭＯＳトランジスタのゲートに第３のバイアス電圧を供給する第３のバイアス回路と、
第４の定電流源を含み、前記第４のＮＭＯＳトランジスタのゲートに第４のバイアス電圧を供給する第４のバイアス回路と、
第５の定電流源を含み、前記第１のＰＭＯＳトランジスタのゲートおよび前記第２のＰＭＯＳトランジスタのゲートに第５のバイアス電圧を供給する第５のバイアス回路とを備え、
前記第５のＰＭＯＳトランジスタのゲートは、前記第２のノードと接続し、前記第５のＮＭＯＳトランジスタのゲートは、前記第４のノードと接続し、
前記第１のＮＭＯＳトランジスタのゲートおよび前記第２のＮＭＯＳトランジスタのゲートは、前記第３のノードと接続し、
前記第１のＮＭＯＳトランジスタに前記第３の定電流源で設定された大きさの電流が流れ、前記第５のＰＭＯＳトランジスタに前記第２の定電流源で設定された大きさの電流が流れ、前記第５のＮＭＯＳトランジスタに前記第４の定電流源で設定された大きさの電流が流れる、ＡＢ級アンプ。
【請求項４】
第１の電源と第１のノードとの間に配置される第１のＰＭＯＳトランジスタと、前記第１の電源と第２のノードとの間に配置される第２のＰＭＯＳトランジスタとを含む第１の電流源と、
第２の電源と第３のノードとの間に配置される第１のＮＭＯＳトランジスタと、前記第２の電源と第４のノードとの間に配置される第２のＮＭＯＳトランジスタとを含む第２の電流源と、
前記第１のノードと前記第３のノードとの間に並列に接続された第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとを含む第１の電流制御回路と、
前記第２のノードと前記第４のノードとの間に並列に接続された第４のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタとを含む第２の電流制御回路と、
前記第１の電源と前記第２の電源との間に直列に接続された第５のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタとを含む出力段と、
第１の定電流源を含み、前記第３のＰＭＯＳトランジスタのゲートに第１のバイアス電圧を供給する第１のバイアス回路と、
第２の定電流源を含み、前記第４のＰＭＯＳトランジスタのゲートに第２のバイアス電圧を供給する第２のバイアス回路と、
第３の定電流源を含み、前記第３のＮＭＯＳトランジスタのゲートに第３のバイアス電圧を供給する第３のバイアス回路と、
第４の定電流源を含み、前記第４のＮＭＯＳトランジスタのゲートに第４のバイアス電圧を供給する第４のバイアス回路と、
第６の定電流源を含み、前記第１のＮＭＯＳトランジスタのゲートおよび前記第２のＮＭＯＳトランジスタのゲートに第６のバイアス電圧を供給する第６のバイアス回路とを備え、
前記第５のＰＭＯＳトランジスタのゲートは、前記第２のノードと接続し、前記第５のＮＭＯＳトランジスタのゲートは、前記第４のノードと接続し、
前記第１のＰＭＯＳトランジスタのゲートおよび前記第２のＰＭＯＳトランジスタのゲートは、前記第１のノードと接続し、
前記第１のＰＭＯＳトランジスタに前記第１の定電流源で設定された大きさの電流が流れ、前記第５のＰＭＯＳトランジスタに前記第２の定電流源で設定された大きさの電流が流れ、前記第５のＮＭＯＳトランジスタに前記第４の定電流源で設定された大きさの電流が流れる、ＡＢ級アンプ。
【請求項５】
第１の電源と第１のノードとの間に配置される第１のＰＭＯＳトランジスタと、前記第１の電源と第２のノードとの間に配置される第２のＰＭＯＳトランジスタとを含む第１の電流源と、
第２の電源と第３のノードとの間に配置される第１のＮＭＯＳトランジスタと、前記第２の電源と第４のノードとの間に配置される第２のＮＭＯＳトランジスタとを含む第２の電流源と、
前記第１のノードと前記第３のノードとの間に並列に接続された第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとを含む第１の電流制御回路と、
前記第２のノードと前記第４のノードとの間に並列に接続された第４のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタとを含む第２の電流制御回路と、
前記第１の電源と前記第２の電源との間に直列に接続された第５のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタとを含む出力段と、
第１の定電流源を含み、前記第３のＰＭＯＳトランジスタのゲートに第１のバイアス電圧を供給する第１のバイアス回路と、
第２の定電流源を含み、前記第４のＰＭＯＳトランジスタのゲートに第２のバイアス電圧を供給する第２のバイアス回路と、
第４の定電流源を含み、前記第３のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートに第４のバイアス電圧を供給する第４のバイアス回路と、
第６の定電流源を含み、前記第１のＮＭＯＳトランジスタのゲートおよび前記第２のＮＭＯＳトランジスタのゲートに第６のバイアス電圧を供給する第６のバイアス回路とを備え、
前記第５のＰＭＯＳトランジスタのゲートは、前記第２のノードと接続し、前記第５のＮＭＯＳトランジスタのゲートは、前記第４のノードと接続し、
前記第１のＰＭＯＳトランジスタのゲートおよび前記第２のＰＭＯＳトランジスタのゲートは、前記第１のノードと接続し、
前記第１のＰＭＯＳトランジスタに前記第１の定電流源で設定された大きさの電流が流れ、前記第５のＰＭＯＳトランジスタに前記第２の定電流源で設定された大きさの電流が流れ、前記第５のＮＭＯＳトランジスタに前記第４の定電流源で設定された大きさの電流が流れる、ＡＢ級アンプ。
【請求項６】
前記第１のバイアス回路は、
前記第２の電源と前記第１の電源との間に直列に接続された前記第１の定電流源、第８のＰＭＯＳトランジスタ、第９のＰＭＯＳトランジスタ、および第１０のＰＭＯＳトランジスタを含み、
前記第８のＰＭＯＳトランジスタのドレインは、前記第８のＰＭＯＳトランジスタのゲートおよび前記第３のＰＭＯＳトランジスタのゲートと接続し、前記第８のＰＭＯＳトランジスタのソースは、前記第１０のＰＭＯＳトランジスタのゲートと接続し、
前記第１０のＰＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタのレプリカである、請求項１〜２、および４〜５のいずれか１項に記載のＡＢ級アンプ。
【請求項７】
前記第１の電流源は、さらに、
前記第１のノードと、前記第１のＰＭＯＳトランジスタとの間に配置される第６のＰＭＯＳトランジスタと、
前記第２のノードと、前記第２のＰＭＯＳトランジスタとの間に配置される第７のＰＭＯＳトランジスタとを含み、
前記第６のＰＭＯＳトランジスタのゲートが前記第７のＰＭＯＳトランジスタのゲートと接続する、請求項６に記載のＡＢ級アンプ。
【請求項８】
前記第８のＰＭＯＳトランジスタのサイズと、前記第３のＰＭＯＳトランジスタのサイズとの比は、整数倍であり、
前記第９のＰＭＯＳトランジスタのサイズと、前記第６のＰＭＯＳトランジスタのサイズとの比は整数倍である、請求項７記載のＡＢ級アンプ。
【請求項９】
前記第２のバイアス回路は、
前記第２の電源と前記第１の電源との間に直列に接続された第７の定電流源と、第１１のＰＭＯＳトランジスタと、第８の定電流源と、
前記第２の電源と前記第１の電源との間に直列に接続された前記第２の定電流源、第１の抵抗、第１２のＰＭＯＳトランジスタとを含み、
前記第１２のＰＭＯＳトランジスタのゲートは、前記第８の定電流源と前記第１１のＰＭＯＳトランジスタのソースとの間の第５のノードに接続し、
前記第１１のＰＭＯＳトランジスタのゲートは、前記第２の定電流源と前記第１の抵抗の間の第６のノード、および前記第４のＰＭＯＳトランジスタのゲートと接続し、
前記第１２のＰＭＯＳトランジスタは、前記第５のＰＭＯＳトランジスタのレプリカである、請求項１〜５のいずれか１項に記載のＡＢ級アンプ。
【請求項１０】
前記第１１のＰＭＯＳトランジスタのサイズと、前記第４のＰＭＯＳトランジスタのサイズとの比は、整数倍である、請求項９記載のＡＢ級アンプ。
【請求項１１】
前記第３のバイアス回路は、
前記第１の電源と前記第２の電源との間に直列に接続された前記第３の定電流源、第８のＮＭＯＳトランジスタ、第９のＮＭＯＳトランジスタ、および第１０のＮＭＯＳトランジスタを含み、
前記第８のＮＭＯＳトランジスタのドレインは、前記第８のＮＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートと接続し、前記第８のＮＭＯＳトランジスタのソースは、前記第１０のＮＭＯＳトランジスタのゲートと接続し、
前記第１０のＮＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタのレプリカである、請求項１〜４のいずれか１項記載のＡＢ級アンプ。
【請求項１２】
前記第２の電流源は、さらに、
前記第３のノードと、前記第１のＮＭＯＳトランジスタとの間に配置される第６のＮＭＯＳトランジスタと、
前記第４のノードと、前記第２のＮＭＯＳトランジスタとの間に配置される第７のＮＭＯＳトランジスタとを含み、
前記第６のＮＭＯＳトランジスタのゲートが前記第７のＮＭＯＳトランジスタのゲートと接続する、請求項１１に記載のＡＢ級アンプ。
【請求項１３】
前記第８のＮＭＯＳトランジスタのサイズと、前記第３のＮＭＯＳトランジスタのサイズとの比は、整数倍であり、
前記第９のＮＭＯＳトランジスタのサイズと、前記第６のＮＭＯＳトランジスタのサイズとの比は整数倍である、請求項１２記載のＡＢ級アンプ。
【請求項１４】
前記第４のバイアス回路は、
前記第１の電源と前記第２の電源との間に直列に接続された第９の定電流源と、第１１のＮＭＯＳトランジスタと、第１０の定電流源と、
前記第１の電源と前記第２の電源との間に直列に接続された前記第４の定電流源、第２の抵抗、第１２のＮＭＯＳトランジスタとを含み、
前記第１２のＮＭＯＳトランジスタのゲートは、前記第１０の定電流源と前記第１１のＮＭＯＳトランジスタのソースとの間の第７のノードに接続し、
前記第１１のＮＭＯＳトランジスタのゲートは、前記第４の定電流源と前記第２の抵抗の間の第８のノード、および前記第４のＮＭＯＳトランジスタのゲートと接続し、
前記第１２のＮＭＯＳトランジスタは、前記第５のＮＭＯＳトランジスタのレプリカである、請求項１〜５のいずれか１項に記載のＡＢ級アンプ。
【請求項１５】
前記第１１のＮＭＯＳトランジスタのサイズと、前記第４のＮＭＯＳトランジスタのサイズとの比は、整数倍である、請求項１４記載のＡＢ級アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＢ級アンプに関する。
【背景技術】
【０００２】
従来からＡＢ級アンプのＰＶＴ（Process-Voltage-Temperature）のばらつきを抑制する技術が知られている。たとえば、特許文献１に記載のＡＢ級アンプは、レプリカトランジスタ、およびレプリカトランジスタのドレインに接続された抵抗１８を含むバイアス回路を備える。抵抗による電圧降下により、レプリカトランジスタのドレイン電圧を出力段トランジスタのドレイン電圧と等しくすることによって、ＰＶＴばらつきを抑制する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７-１６８９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載のＡＢ級アンプは、負荷段の電流源を制御する方法について記載されておらず、単相出力のＡＢ級アンプにおいて負荷段の電流源の制御に出力段と同じ電流制御回路を用いるとＰＶＴばらつきにより特性ずれが生じる。
【０００５】
それゆえに、本発明の目的は、ＰＶＴばらつきを抑制することができるＡＢ級アンプを提供することである。
【課題を解決するための手段】
【０００６】
本発明のＡＢ級アンプは、第１の電源と第１のノードとの間に配置される第１のＰＭＯＳトランジスタと、第１の電源と第２のノードとの間に配置される第２のＰＭＯＳトランジスタとを含む第１の電流源と、第２の電源と第３のノードとの間に配置される第１のＮＭＯＳトランジスタと、第２の電源と第４のノードとの間に配置される第２のＮＭＯＳトランジスタとを含む第２の電流源と、第１のノードと第３のノードとの間に並列に接続された第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとを含む第１の電流制御回路と、第２のノードと第４のノードとの間に並列に接続された第４のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタとを含む第２の電流制御回路と、第１の電源と第２の電源との間に直列に接続された第５のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタとを含む出力段と、第１の定電流源を含み、第３のＰＭＯＳトランジスタのゲートに第１のバイアス電圧を供給する第１のバイアス回路と、第２の定電流源を含み、第４のＰＭＯＳトランジスタのゲートに第２のバイアス電圧を供給する第２のバイアス回路と、第３の定電流源を含み、第３のＮＭＯＳトランジスタのゲートに第３のバイアス電圧を供給する第３のバイアス回路と、第４の定電流源を含み、第４のＮＭＯＳトランジスタのゲートに第４のバイアス電圧を供給する第４のバイアス回路とを備える。第５のＰＭＯＳトランジスタのゲートは、第２のノードと接続し、第５のＮＭＯＳトランジスタのゲートは、第４のノードと接続する。第１のＰＭＯＳトランジスタのゲートおよび第２のＰＭＯＳトランジスタのゲートは、第１のノードと接続する。第１のＮＭＯＳトランジスタのゲートおよび第２のＮＭＯＳトランジスタのゲートは、第３のノードと接続する。第１のＰＭＯＳトランジスタに第１の定電流源で設定された大きさの電流が流れ、第１のＮＭＯＳトランジスタに第３の定電流源で設定された大きさの電流が流れ、第５のＰＭＯＳトランジスタに第２の定電流源で設定された大きさの電流が流れ、第５のＮＭＯＳトランジスタに第４の定電流源で設定された大きさの電流が流れる。
【発明の効果】
【０００７】
本発明によれば、ＰＶＴばらつきを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】参考例のＡＢ級アンプを表わす図である。
【図２】実施の形態１のＡＢ級アンプを表わす図である。
【図３】実施の形態２のＡＢ級アンプを表わす図である。
【図４】実施の形態２の変形例のＡＢ級アンプを表わす図である。
【図５】実施の形態３のＡＢ級アンプを表わす図である。
【図６】実施の形態３の変形例のＡＢ級アンプを表わす図である。
【発明を実施するための形態】
【０００９】
以下に、実施の形態について、図面を参照して説明する。
（参考例）
図１は、参考例のＡＢ級アンプを表わす図である。
【００１０】
参考例のＡＢ級アンプは、電流制御回路１，２と、電流源４Ｐ，４Ｎと、出力段３と、バイアス回路５Ｎ，５Ｐ，７Ｐ，７Ｎとを備える。
【００１１】
バイアス回路５Ｎは、電流制御回路１に含まれるＮＭＯＳトランジスタＮ３のゲートと、電流制御回路２に含まれるＮＭＯＳトランジスタＮ４のゲートにバイアス電圧ＢＡＮを供給する。バイアス回路５Ｐは、電流制御回路１に含まれるＰＭＯＳトランジスタＰ３のゲートと、電流制御回路２に含まれるＰＭＯＳトランジスタＰ４のゲートにバイアス電圧ＢＡＰを供給する。
【００１２】
参考例の回路構成では、ＮＭＯＳトランジスタＮ１のドレイン電圧と、ＮＭＯＳトランジスタＮ５のドレイン電圧とが相違しているにも関わらず、ＮＭＯＳトランジスタＮ３のゲートとＮＭＯＳトランジスタＮ４のゲートに同じバイアス電圧が供給される。ＰＭＯＳトランジスタＰ１のドレイン電圧と、ＰＭＯＳトランジスタＰ５のドレイン電圧とが相違しているにも関わらず、ＰＭＯＳトランジスタＰ３のゲートとＰＭＯＳトランジスタＰ４のゲートに同じバイアス電圧が供給される。そのため、ＰＶＴばらつきなどによって、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ５、ＰＭＯＳトランジスタＰ１、およびＰＭＯＳトランジスタＰ５に電流源によって設定された電流が流れず、ＡＢ級アンプの特性がずれてしまうという問題がある。
【００１３】
実施の形態１．
図２は、実施の形態１のＡＢ級アンプを表わす図である。
【００１４】
実施の形態１のＡＢ級アンプは、電流制御回路１，２と、電流源４Ｐ，４Ｎと、出力段３と、バイアス回路５Ｎ，６Ｎ，５Ｐ，６Ｐ，７Ｐ，７Ｎとを備える。電流制御回路１，２と、電流源４Ｐ，４Ｎは負荷段を構成する。
【００１５】
出力段３は、電源ＶＤＤと、基準電源（ＧＮＤ）との間に直列に接続されたＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５とを備える。ＰＭＯＳトランジスタＰ５のドレインおよびＮＭＯＳトランジスタＮ５のドレインが、出力端子ＯＵＴと接続する。
【００１６】
電流制御回路２は、出力段３をプッシュプル動作させる。無入力時等の定常状態において、出力段５に流れる電流は電流制御回路２によって決められる。
【００１７】
電流制御回路２は、ＮＭＯＳトランジスタＮ４と、ＰＭＯＳトランジスタＰ４とを備える。ノードＮＤＺとノードＮＤＷとの間にＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ４とが並列に配置される。ＮＭＯＳトランジスタＮ４のゲートは、バイアス回路６Ｎから供給されるバイアス電圧ＢＢＮを受ける。ＰＭＯＳトランジスタＰ４のゲートは、バイアス回路６Ｐから供給されるバイアス電圧ＢＢＰを受ける。
【００１８】
電流制御回路１は、電流源４Ｐ，４Ｎと接続され、電流源４Ｐ，４Ｎに流れる電流を制御する。電流制御回路１は、ＮＭＯＳトランジスタＮ３と、ＰＭＯＳトランジスタＰ３とを備える。ノードＮＤＸとノードＮＤＹとの間にＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３とが並列に配置される。ＮＭＯＳトランジスタＮ３のゲートは、バイアス回路５Ｎから供給されるバイアス電圧ＢＡＮを受ける。ＰＭＯＳトランジスタＰ３のゲートは、バイアス回路５Ｐから供給されるバイアス電圧ＢＡＰを受ける。
【００１９】
電流源４Ｐは、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ６，Ｐ７を備える。電源ＶＤＤとノードＮＤＸとの間にＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ６とが直列に接続される。ＰＭＯＳトランジスタＰ６は、ＰＭＯＳトランジスタＰ１のドレインの電圧が変動しないようにする役割を有する。電源ＶＤＤとノードＮＤＺとの間にＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ７とが直列に接続される。ＰＭＯＳトランジスタＰ７は、ＰＭＯＳトランジスタＰ２のドレインの電圧が変動しないようにする役割を有する。ＰＭＯＳトランジスタＰ１のゲートおよびＰＭＯＳトランジスタＰ２のゲートが電流制御回路１の第１端であるノードＮＤＸと接続する。ＰＭＯＳトランジスタＰ６のゲートとＰＭＯＳトランジスタＰ７のゲートとは、バイアス回路７Ｐからのバイアス電圧ＢＣＰを受ける。
【００２０】
電流源４Ｎは、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ６，Ｎ７を備える。基準電源（ＧＮＤ）とノードＮＤＹとの間にＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ６とが直列に接続される。ＮＭＯＳトランジスタＮ６は、ＮＭＯＳトランジスタＮ１のドレインの電圧が変動しないようにする役割を有する。基準電源（ＧＮＤ）とノードＮＤＷとの間にＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ７とが直列に接続される。ＮＭＯＳトランジスタＮ７は、ＮＭＯＳトランジスタＮ２のドレインの電圧が変動しないようにする役割を有する。ＮＭＯＳトランジスタＮ１のゲートおよびＮＭＯＳトランジスタＮ２のゲートが電流制御回路１の第２端であるノードＮＤＹと接続する。ＮＭＯＳトランジスタＮ６のゲートとＮＭＯＳトランジスタＮ７のゲートとは、バイアス回路７Ｎからのバイアス電圧ＢＣＮを受ける。ＮＭＯＳトランジスタＮ１のドレインは、入力段の出力ＩＮＰ１と接続する。ＮＭＯＳトランジスタＮ２のドレインは、入力段の出力ＩＮＰ２と接続する。
【００２１】
バイアス回路５Ｎは、定電流源ＩＮ１と、ＮＭＯＳトランジスタＮ８，Ｎ９，Ｎ１０とを備える。電源ＶＤＤとノードＮＤＮ１との間に定電流源ＩＮ１が配置される。ノードＮＤ１とノードＮＤＮ２との間にＮＭＯＳトランジスタＮ８が配置される。ノードＮＤＮ２と基準電源（ＧＮＤ）との間に、ＮＭＯＳトランジスタＮ９とＮＭＯＳトランジスタＮ１０とが直列に接続される。ＮＭＯＳトランジスタＮ８のゲートおよびドレインは、ノードＮＤＮ１と接続する。ＮＭＯＳトランジスタＮ９のゲートは、バイアス電圧ＢＣＮを受ける。ＮＭＯＳトランジスタＮ１０のゲートは、ノードＮＤＮ２と接続する。ノードＮＤＮ１からバイアス電圧ＢＡＮが出力される。
【００２２】
バイアス回路６Ｎは、定電流源ＩＮ２，ＩＮ３，ＩＮ４と、ＮＭＯＳトランジスタＮ１１，Ｎ１２と、抵抗ＲＮとを備える。電源ＶＤＤとノードＮＤＮ３との間に、定電流源ＩＮ２と、ＮＭＯＳトランジスタＮ１１とが直列に接続される。ノードＮＤＮ３と基準電源（ＧＮＤ）との間に定電流源ＩＮ３が配置される。電源ＶＤＤとノードＮＤＮ４との間に定電流源ＩＮ４が配置される。ノードＮＤＮ４と基準電源（ＧＮＤ）との間に抵抗ＲＮとＮＭＯＳトランジスタＮ１２とが直列に接続される。ＮＭＯＳトランジスタＮ１１のゲートは、ノードＮＤＮ４と接続する。ＮＭＯＳトランジスタＮ１２のゲートは、ノードＮＤＮ３と接続する。ノードＮＤＮ４からバイアス電圧ＢＢＮが出力される。
【００２３】
バイアス回路５Ｐは、定電流源ＩＰ１と、ＰＭＯＳトランジスタＰ８，Ｐ９，Ｐ１０とを備える。ノードＮＤＰ１との間に基準電源（ＧＮＤ）との間に定電流源ＩＰ１が配置される。ノードＮＤＰ１とノードＮＤＰ２との間にＰＭＯＳトランジスタＰ８が配置される。ノードＮＤＰ２と電源ＶＤＤとの間に、ＰＭＯＳトランジスタＰ９とＰＭＯＳトランジスタＰ１０とが直列に接続される。ＰＭＯＳトランジスタＰ８のゲートおよびドレインは、ノードＮＤＰ１と接続する。ＰＭＯＳトランジスタＰ９のゲートは、バイアス電圧ＢＣＰを受ける。ＰＭＯＳトランジスタＰ１０のゲートは、ノードＮＤＰ２と接続する。ノードＮＤＰ１からバイアス電圧ＢＡＰが出力される。
【００２４】
バイアス回路６Ｐは、定電流源ＩＰ２，ＩＰ３，ＩＰ４と、ＰＭＯＳトランジスタＰ１１，Ｐ１２と、抵抗ＲＰとを備える。基準電源（ＧＮＤ）とノードＮＤＰ３との間に、定電流源ＩＰ２と、ＰＭＯＳトランジスタＰ１１とが直列に接続される。ノードＮＤＰ３と電源ＶＤＤとの間に定電流源ＩＰ３が配置される。基準電源（ＧＮＤ）とノードＮＤＰ４との間に定電流源ＩＰ４が配置される。ノードＮＤＰ４と電源ＶＤＤとの間に抵抗ＲＰとＰＭＯＳトランジスタＰ１２とが直列に接続される。ＰＭＯＳトランジスタＰ１１のゲートは、ノードＮＤＰ４と接続する。ＰＭＯＳトランジスタＰ１２のゲートは、ノードＮＤＰ３と接続する。ノードＮＤＰ４からバイアス電圧ＢＢＰが出力される。
【００２５】
バイアス回路７Ｎは、電源ＶＤＤと基準電源（ＧＮＤ）との間に直列に接続された定電流源ＩＮ２０と、ＮＭＯＳトランジスタＮ２０とを備える。定電流源ＩＮ２０とＮＭＯＳトランジスタＮ２０との間のノードＮＤＭ１からバイアス電圧ＢＣＮが出力される。バイアス回路７Ｐは、電源ＶＤＤと基準電源（ＧＮＤ）との間に直列に接続された定電流源ＩＰ２０と、ＰＭＯＳトランジスタＰ２０とを備える。定電流源ＩＰ２０とＰＭＯＳトランジスタＰ２０との間のノードＮＤＭ２からバイアス電圧ＢＣＰが出力される。
【００２６】
上記の各素子の特性について説明する。
ＮＭＯＳトランジスタＮ１０は、ＮＭＯＳトランジスタＮ１のレプリカである。すなわち、ＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ１のゲート長、ゲート幅、電流利得β、閾値電圧Ｖｔ、温度特性などの特性が同一である。
【００２７】
ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２とは、電流ミラー回路を構成する。ＮＭＯＳトランジスタＮ２には、ＮＭＯＳトランジスタＮ１に流れる電流と、ＮＭＯＳトランジスタＮ２のサイズとＮＭＯＳトランジスタＮ１のサイズとの比とに応じた電流が流れる。
【００２８】
ＮＭＯＳトランジスタＮ８のサイズと、ＮＭＯＳトランジスタＮ３のサイズとの比は、整数倍（１：ＭまたはＭ：１、Ｍは１以上の整数）である。
【００２９】
ＮＭＯＳトランジスタＮ９のサイズと、ＮＭＯＳトランジスタＮ６のサイズとの比は整数倍（１：ＭまたはＭ：１、Ｍは１以上の整数）である。
【００３０】
ＮＭＯＳトランジスタＮ１２は、ＮＭＯＳトランジスタＮ５のレプリカである。すなわち、ＮＭＯＳトランジスタＮ１２とＮＭＯＳトランジスタＮ５のゲート長、ゲート幅、電流利得β、閾値電圧Ｖｔ、温度特性などの特性が同一である。
【００３１】
ＮＭＯＳトランジスタＮ１１のサイズと、ＮＭＯＳトランジスタＮ４のサイズとの比は整数倍（１：ＭまたはＭ：１、Ｍは１以上の整数）である。
【００３２】
定電流源ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ２０から供給される電流量は、同一とは限らない。
【００３３】
ＰＭＯＳトランジスタＰ１０は、ＰＭＯＳトランジスタＰ１のレプリカである。すなわち、ＰＭＯＳトランジスタＰ１０とＰＭＯＳトランジスタＰ１のゲート長、ゲート幅、電流利得β、閾値電圧Ｖｔ、温度特性などの特性が同一である。
【００３４】
ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２とは、電流ミラー回路を構成する。ＰＭＯＳトランジスタＰ２には、ＰＭＯＳトランジスタＰ１に流れる電流と、ＰＭＯＳトランジスタＰ２のサイズとＰＭＯＳトランジスタＰ１のサイズとの比とに応じた電流が流れる。
【００３５】
ＰＭＯＳトランジスタＰ８のサイズと、ＰＭＯＳトランジスタＰ３のサイズとの比は、整数倍（１：ＭまたはＭ：１、Ｍは１以上の整数）である。
【００３６】
ＰＭＯＳトランジスタＰ９のサイズと、ＰＭＯＳトランジスタＰ６のサイズとの比は整数倍（１：ＭまたはＭ：１、Ｍは１以上の整数）である。
【００３７】
ＰＭＯＳトランジスタＰ１２は、ＰＭＯＳトランジスタＰ５のレプリカである。すなわち、ＰＭＯＳトランジスタＰ１２とＰＭＯＳトランジスタＰ５のゲート長、ゲート幅、電流利得β、閾値電圧Ｖｔ、温度特性などの特性が同一である。
【００３８】
ＰＭＯＳトランジスタＰ１１のサイズと、ＰＭＯＳトランジスタＰ４のサイズとの比は整数倍（１：ＭまたはＭ：１、Ｍは１以上の整数）である。
【００３９】
定電流源ＩＰ１、ＩＰ２、ＩＰ３、ＩＰ４、ＩＰ２０から供給される電流量は、同一とは限らない。
【００４０】
ＰＶＴばらつき等によるＡＢ級アンプの特性ずれを抑制するためには、電流制御回路１，２のバイアス回路のバイアス電圧設定が重要となる。
【００４１】
以下では、簡単のため電流制御回路１、２におけるＮＭＯＳトランジスタＮ３、Ｎ４のバイアス電圧について説明するが、ＰＭＯＳトランジスタＰ３、Ｐ４についても同様である。
【００４２】
一般に、ＮＭＯＳトランジスタに流れる電流値Ｉは、下記の式で表される。
Ｉ＝（β／２）＊（Ｖｇｓ−Ｖｔ）2＊（１＋λ＊Ｖｄｓ)・・・（１）
ここで、βは電流利得とする。電流利得は、ＮＭＯＳトランジスタの移動度、ゲート幅、およびゲート長により決定される。ＶｇｓはＮＭＯＳトランジスタのゲート−ソース間電圧である。ＶｔはＮＭＯＳトランジスタの閾値電圧である。λはチャネル長変調効果係数である。ＶｄｓはＮＭＯＳトランジスタのドレイン−ソース間電圧である。Ｖｇｓ−Ｖｔはオーバードライブ電圧（Ｖｏｖ）と呼ばれる。Ｖｄｓ＞Ｖｏｖを満たすときにＮＭＯＳトランジスタは飽和領域で動作する。飽和領域で動作するＮＭＯＳトランジスタの電流値Ｉは電流利得とオーバードライブ電圧Ｖｏｖでほぼ決まるが、チャネル長変調効果により、ＮＭＯＳトランジスタのドレイン−ソース間電圧Ｖｄｓにも依存する。そのため、同じ電流利得を持つ異なるＮＭＯＳトランジスタ間で同じ電流を流したい場合には、異なるＮＭＯＳトランジスタのゲート幅およびゲート長が同一で（条件Ａ）、オーバードライブ電圧Ｖｏｖが同一で（条件Ｂ）、ドレイン−ソース間電圧Ｖｄｓが同一（条件Ｃ）であることが必要である。
【００４３】
図１に示すように、ＮＭＯＳトランジスタＮ１０のゲートは、ＮＭＯＳトランジスタＮ８のソースと接続する。ＮＭＯＳトランジスタＮ１０のドレインは、ＮＭＯＳトランジスタＮ９のソースに接続される。ＮＭＯＳトランジスタＮ８のゲートは、ＮＭＯＳトランジスタＮ８のドレインに接続される。ＮＭＯＳトランジスタＮ８のゲートおよびドレインと、定電流源ＩＮ１とがノードＮＤＮ１で接続される。ノードＮＤＮ１からバイアス電圧ＢＡＮが出力される。
【００４４】
バイアス回路５Ｎから供給されるバイアス電圧ＢＡＮは、ＮＭＯＳトランジスタＮ８、Ｎ１０のオーバードライブ電圧をＶｏｖ８、Ｖｏｖ１０とすると、ＢＡＮ＝Ｖｏｖ８＋Ｖｏｖ１０で表される。
【００４５】
バイアス電圧ＢＡＮ（＝Ｖｏｖ８＋Ｖｏｖ１０）がＮＭＯＳトランジスタＮ３に供給される。ＮＭＯＳトランジスタＮ３のオーバードライブ電圧をＶｏｖ３とすると、ＮＭＯＳトランジスタＮ３のソース電圧は、ＢＡＮ−Ｖｏｖ３（＝Ｖｏｖ８＋Ｖｏｖ１０−Ｖｏｖ３）と表される。
【００４６】
ＮＭＯＳトランジスタＮ８のゲートが、ＮＭＯＳトランジスタＮ３のゲートと接続している。ＮＭＯＳトランジスタＮ８のサイズと、ＮＭＯＳトランジスタＮ３のサイズの比は整数倍なので、ＮＭＯＳトランジスタＮ３に流れる電流とＮＭＯＳトランジスタＮ８に流れる電流の比も整数倍であれば、Ｖｏｖ３＝Ｖｏｖ８となる。よって、ＮＭＯＳトランジスタＮ３のソース電圧、ＮＭＯＳトランジスタＮ１のゲート電圧、およびＮＭＯＳトランジスタＮ２のゲート電圧は、Ｖｏｖ１０となる。また、ＮＭＯＳトランジスタＮ１のソースおよびＮＭＯＳトランジスタＮ１０のソースは、基準電源（ＧＮＤ）に接続されている。よって、ＮＭＯＳトランジスタＮ１のオーバードライブ電圧をＶｏｖ１とすると、Ｖｏｖ１＝Ｖｏｖ１０となる（条件Ｂ）。
【００４７】
ＮＭＯＳトランジスタＮ１のドレイン−ソース間電圧Ｖｄｓは、ＮＭＯＳトランジスタＮ６のゲート電圧、ＮＭＯＳトランジスタＮ６の（流れる電流の大きさ）／サイズから決まる。同様に、ＮＭＯＳトランジスタＮ１０のドレイン−ソース間電圧Ｖｄｓは、ＮＭＯＳトランジスタＮ９のゲート電圧、ＮＭＯＳトランジスタＮ９の（流れる電流の大きさ）／サイズから決まる。
【００４８】
ＮＭＯＳトランジスタＮ６、Ｎ９のゲートには、バイアス電圧ＢＣＮが供給される。さらに、ＮＭＯＳトランジスタＮ９のサイズと、ＮＭＯＳトランジスタＮ６のサイズとの比は整数倍なので、ＮＭＯＳトランジスタＮ９に流れる電流とＮＭＯＳトランジスタＮ６に流れる電流の比も整数倍であれば、ＮＭＯＳトランジスタＮ１のドレイン−ソース間電圧ＶｄｓとＮＭＯＳトランジスタＮ１０のドレイン−ソース間電圧Ｖｄｓと等しくなる（条件Ｃ）。
【００４９】
さらに、ＮＭＯＳトランジスタＮ１０のゲート長、ゲート幅と、ＮＭＯＳトランジスタＮ１のゲート長、ゲート幅とが等しい（条件Ａ）。
【００５０】
条件ＡとＢとＣとが成立するので、定電流源ＩＮ１から供給されてＮＭＯＳトランジスタＮ１０に流れる電流と同じ大きさの電流がＮＭＯＳトランジスタＮ１に流れる。これによって、ＰＶＴばらつき等によるＡＢ級アンプの特性ずれが抑制される。
【００５１】
ここで、参考例のように、バイアス回路５Ｎで生成されるバイアス電圧ＢＡＮ（＝Ｖｏｖ８＋Ｖｏｖ１０）をＮＭＯＳトランジスタＮ４に供給する場合には、出力段を構成するＮＭＯＳトランジスタＮ５のゲート電圧はＶｏｖ８＋Ｖｏｖ１０−Ｖｏｖ４となる。
【００５２】
ＮＭＯＳトランジスタＮ８のサイズと、ＮＭＯＳトランジスタＮ４のサイズとの比が整数倍であり、かつＮＭＯＳトランジスタＮ８に流れる電流とＮＭＯＳトランジスタＮ４に流れる電流の比も整数倍とした場合に、Ｖｏｖ４＝Ｖｏｖ８となる。その結果、ＮＭＯＳトランジスタＮ５のゲート電圧はＶｏｖ１０となる。
【００５３】
さらに、ＮＭＯＳトランジスタＮ５のサイズとＮＭＯＳトランジスタＮ１０のサイズが同じ場合、ＮＭＯＳトランジスタＮ５のオーバードライブ電圧をＶｏｖ５とすると、Ｖｏｖ５＝Ｖｏｖ１０となる。
【００５４】
しかしながら、ＮＭＯＳトランジスタＮ５のドレインは出力端子ＯＵＴに接続されているので、通常の無入力時等の定常状態においては電源ＶＤＤの電圧の半分程度にバイアスされる。よって、ＮＭＯＳトランジスタＮ５のドレイン−ソース間電圧Ｖｄｓは、ＮＭＯＳトランジスタＮ１０のドレイン−ソース間電圧Ｖｄｓと異なるので、条件Ｃが成立しない。その結果、バイアス回路５Ｎの定電流源ＩＮ１で設定される電流と異なる電流がＮＭＯＳトランジスタＮ５に流れるため、ＰＶＴばらつき等によるＡＢ級アンプの特性ずれが生じる。
【００５５】
そこで、実施の形態１では、ＮＭＯＳトランジスタＮ４のゲートには、バイアス回路６Ｎによって生成されるバイアス電圧ＢＢＮを供給する。
【００５６】
バイアス回路６ＮにおけるＮＭＯＳトランジスタＮ１２のゲートは、ＮＭＯＳトランジスタＮ１１のソースに接続される。ＮＭＯＳトランジスタＮ１２のドレインは、抵抗ＲＮの一端に接続される。ＮＭＯＳトランジスタＮ１１のゲートは、抵抗ＲＮの他端に接続される。ＮＭＯＳトランジスタＮ１１のゲートが接続されているノードＮＤＮ４からバイアス電圧ＢＢＮが出力される。
【００５７】
ＮＭＯＳトランジスタＮ１１、Ｎ１２のオーバードライブ電圧をそれぞれ、Ｖｏｖ１１、Ｖｏｖ１２とすると、バイアス回路６Ｎから供給されるバイアス電圧ＢＢＮは、Ｖｏｖ１１＋Ｖｏｖ１２と表される。
【００５８】
バイアス電圧ＢＢＮ（＝Ｖｏｖ１１＋Ｖｏｖ１２）がＮＭＯＳトランジスタＮ４に供給されると、ＮＭＯＳトランジスタＮ４のオーバードライブ電圧をＶｏｖ４とすると、ＮＭＯＳトランジスタＮ４のソース電圧は、Ｖｏｖ１１＋Ｖｏｖ１２−Ｖｏｖ４と表される。
【００５９】
ＮＭＯＳトランジスタＮ１１のサイズと、ＮＭＯＳトランジスタＮ４のサイズとの比が整数倍なので、ＮＭＯＳトランジスタＮ１１に流れる電流とＮＭＯＳトランジスタＮ４に流れる電流の比も整数倍であれば、Ｖｏｖ４＝Ｖｏｖ１１となる。この場合には、ＮＭＯＳトランジスタＮ４のソース電圧およびＮＭＯＳトランジスタＮ５のゲート電圧はＶｏｖ１２と表される。また、ＮＭＯＳトランジスタＮ５のソースおよびＮＭＯＳトランジスタＮ１２のソースは、基準電源（ＧＮＤ）に接続されている。よって、ＮＭＯＳトランジスタＮ５のオーバードライブ電圧をＶｏｖ５とすると、Ｖｏｖ５＝Ｖｏｖ１２となる（条件Ｂ）。
【００６０】
さらに、バイアス回路６Ｎでは抵抗ＲＮによって、ＮＭＯＳトランジスタＮ１２のソースが、電源ＶＤＤの電圧の半分程度に調整される。したがって、ＮＭＯＳトランジスタＮ１２のドレイン−ソース間電圧ＶｄｓとＮＭＯＳトランジスタＮ５のドレイン−ソース間電圧Ｖｄｓが等しくなる（条件Ｃ）。
【００６１】
さらに、ＮＭＯＳトランジスタＮ５のゲート長、ゲート幅とＮＭＯＳトランジスタＮ１２のゲート長、ゲート幅とが同一である（条件Ａ）。
【００６２】
条件ＡとＢとＣとが成立するので、定電流源ＩＮ４から供給されてＮＭＯＳトランジスタＮ１２に流れる電流と同じ大きさの電流がＮＭＯＳトランジスタＮ５に流れる。これによって、ＰＶＴばらつき等によるＡＢ級アンプの特性ずれが抑制される。
【００６３】
本実施の形態によれば、ＮＭＯＳトランジスタＮ３、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ４、ＰＭＯＳトランジスタＰ４によって、ＮＭＯＳトランジスタＮ１，Ｎ２、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ５、ＰＭＯＳトランジスタＰ５に最適なバイアス電圧が与えられる。これによって、電流源４Ｎを構成するＮＭＯＳトランジスタＮ１にバイアス回路５Ｎに含まれる定電流源ＩＮ１で設定された大きさの電流が流れ、電流源４Ｐを構成するＰＭＯＳトランジスタＰ１にバイアス回路５Ｐに含まれる定電流源ＩＰ１で設定された大きさの電流が流れ、出力段３を構成するＮＭＯＳトランジスタＮ５にバイアス回路６Ｎに含まれる定電流源ＩＮ４で設定された大きさの電流が流れ、出力段３を構成するＰＭＯＳトランジスタＰ５にバイアス回路６Ｐに含まれる定電流源ＩＰ４で設定された大きさの電流が流れる。その結果、参考例に比べて、ＰＶＴばらつきによるＡＢ級アンプの特性ずれを抑制することができる。
【００６４】
（付記）
実施の形態１のＡＢ級アンプは、以下の特徴を備える。
【００６５】
（１）ＡＤ級アンプは、第１の電源（ＶＤＤ）と第１のノード（ＮＤＸ）との間に配置される第１のＰＭＯＳトランジスタ（Ｐ１）と、第１の電源（ＶＤＤ）と第２のノード（ＮＤＺ）との間に配置される第２のＰＭＯＳトランジスタ（Ｐ２）とを含む第１の電流源（４Ｐ）と、第２の電源（ＧＮＤ）と第３のノード（ＮＤＹ）との間に配置される第１のＮＭＯＳトランジスタ（Ｎ１）と、第２の電源（ＧＮＤ）と第４のノード（ＮＤＷ）との間に配置される第２のＮＭＯＳトランジスタ（Ｎ２）とを含む第２の電流源（４Ｎ）と、第１のノード（ＮＤＸ）と第３のノード（ＮＤＹ）との間に並列に接続された第３のＮＭＯＳトランジスタ（Ｎ３）と第３のＰＭＯＳトランジスタ（Ｐ３）とを含む第１の電流制御回路（１）と、第２のノード（ＮＤＺ）と第４のノード（ＮＤＷ）との間に並列に接続された第４のＮＭＯＳトランジスタ（Ｎ４）と第４のＰＭＯＳトランジスタ（Ｐ４）とを含む第２の電流制御回路（２）と、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に直列に接続された第５のＰＭＯＳトランジスタ（Ｐ５）と第５のＮＭＯＳトランジスタ（Ｎ５）とを含む出力段（３）と、第１の定電流源（ＩＰ１）を含み、第３のＰＭＯＳトランジスタ（Ｐ３）のゲートに第１のバイアス電圧（ＢＡＰ）を供給する第１のバイアス回路（５Ｐ）と、第２の定電流源（ＩＰ４）を含み、第４のＰＭＯＳトランジスタ（Ｐ４）のゲートに第２のバイアス電圧（ＢＢＰ）を供給する第２のバイアス回路（６Ｐ）と、第３の定電流源（ＩＮ１）を含み、第３のＮＭＯＳトランジスタ（Ｎ３）のゲートに第３のバイアス電圧（ＢＡＮ）を供給する第３のバイアス回路（５Ｎ）と、第４の定電流源（ＩＮ４）を含み、第４のＮＭＯＳトランジスタ（Ｎ４）のゲートに第４のバイアス電圧（ＢＢＮ）を供給する第４のバイアス回路（６Ｎ）とを備える。第５のＰＭＯＳトランジスタ（Ｐ５）のゲートは、第２のノード（ＮＤＺ）と接続する。第５のＮＭＯＳトランジスタ（Ｎ５）のゲートは、第４のノード（ＮＤＷ）と接続する。第１のＰＭＯＳトランジスタ（Ｐ１）のゲートおよび第２のＰＭＯＳトランジスタ（Ｐ２）のゲートは、第１のノード（ＮＤＸ）と接続する。第１のＮＭＯＳトランジスタ（Ｎ１）のゲートおよび第２のＮＭＯＳトランジスタ（Ｎ２）のゲートは、第３のノード（ＮＤＹ）と接続する。第１のＰＭＯＳトランジスタ（Ｐ１）に第１の定電流源（ＩＰ１）で設定された大きさの電流が流れる。第１のＮＭＯＳトランジスタ（Ｎ１）に第３の定電流源（ＩＮ１）で設定された大きさの電流が流れる。第５のＰＭＯＳトランジスタ（Ｐ５）に第２の定電流源（ＩＰ４）で設定された大きさの電流が流れる。第５のＮＭＯＳトランジスタ（Ｎ５）に第４の定電流源（ＩＮ４）で設定された大きさの電流が流れる。
【００６６】
実施の形態２．
図３は、実施の形態２のＡＢ級アンプを表わす図である。
【００６７】
実施の形態２のＡＢ級アンプが、実施の形態１のＡＢ級アンプと相違する点は、以下である。
【００６８】
本実施の形態でも、実施の形態１と同様に、電流源４Ｎに含まれるＮＭＯＳトランジスタＮ１、Ｎ２のゲートは電流制御回路１に接続されている。
【００６９】
したがって、本実施の形態でも、実施の形態１と同様に、ＰＶＴばらつき等によるＡＢ級アンプの特性ずれを抑制するためには、ＮＭＯＳトランジスタＮ３のゲートには、バイアス回路５Ｎで生成されたバイアス電圧ＢＡＮが供給され、ＮＭＯＳトランジスタＮ４のゲートにはバイアス回路６Ｎで生成されたバイアス電圧ＢＢＮが供給される。
【００７０】
一方、本実施の形態では、電流源４Ｐに含まれるＰＭＯＳトランジスタＰ１のゲートおよびＰＭＯＳトランジスタＰ２のゲートが電流制御回路１に接続されていない。ＰＭＯＳトランジスタＰ１のゲートおよびＰＭＯＳトランジスタＰ２のゲートは、バイアス回路８Ｐからのバイアス電圧ＢＣＰ２を受ける。
【００７１】
バイアス回路８Ｐは、電源ＶＤＤと基準電源（ＧＮＤ）との間に直列に接続された定電流源ＩＰ２１と、ＰＭＯＳトランジスタＰ２１とを備える。定電流源ＩＰ２１とＰＭＯＳトランジスタＰ２１との間のノードＮＤＭ３からバイアス電圧ＢＣＰ２が出力される。
【００７２】
実施の形態１と同様に、ＰＶＴばらつき等によるＡＢ級アンプの特性ずれを抑制するためには、ＰＭＯＳトランジスタＰ４のゲートにはバイアス回路６Ｐで生成されたバイアス電圧ＢＢＰが供給されるが、ＰＭＯＳトランジスタＰ３のゲートに、バイアス回路５Ｐで生成されたバイアス電圧ＢＡＰ、またはバイアス回路６Ｐで生成されたバイアス回路ＢＢＰを供給する必要がある。本実施の形態では、ＰＭＯＳトランジスタＰ３のゲートに、バイアス回路５Ｐで生成されたバイアス電圧ＢＡＰを供給する。
【００７３】
本実施の形態によれば、電流源４Ｎを構成するＮＭＯＳトランジスタＮ１にバイアス回路５Ｎに含まれる定電流源ＩＮ１で設定された大きさの電流が流れ、出力段３を構成するＮＭＯＳトランジスタＮ５にバイアス回路６Ｎに含まれる定電流源ＩＮ４で設定された大きさの電流が流れ、出力段３を構成するＰＭＯＳトランジスタＰ５にバイアス回路６Ｐに含まれる定電流源ＩＰ４で設定された大きさの電流が流れる。これによって、参考例に比べて、ＰＶＴばらつきによるＡＢ級アンプの特性ずれを抑制することができる。
【００７４】
（付記）
実施の形態２のＡＢ級アンプは、以下の特徴を備える。
【００７５】
（２）ＡＢ級アンプは、第１の電源（ＶＤＤ）と第１のノード（ＮＤＸ）との間に配置される第１のＰＭＯＳトランジスタ（Ｐ１）と、第１の電源（ＶＤＤ）と第２のノード（ＮＤＺ）との間に配置される第２のＰＭＯＳトランジスタ（Ｐ２）とを含む第１の電流源（４Ｐ）と、第２の電源（ＧＮＤ）と第３のノード（ＮＤＹ）との間に配置される第１のＮＭＯＳトランジスタ（Ｎ１）と、第２の電源（ＧＮＤ）と第４のノード（ＮＤＷ）との間に配置される第２のＮＭＯＳトランジスタ（Ｎ２）とを含む第２の電流源（４Ｎ）と、第１のノード（ＮＤＸ）と第３のノード（ＮＤＹ）との間に並列に接続された第３のＮＭＯＳトランジスタ（Ｎ３）と第３のＰＭＯＳトランジスタ（Ｐ３）とを含む第１の電流制御回路（１）と、第２のノード（ＮＤＺ）と第４のノード（ＮＤＷ）との間に並列に接続された第４のＮＭＯＳトランジスタ（Ｎ４）と第４のＰＭＯＳトランジスタ（Ｐ４）とを含む第２の電流制御回路（２）と、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に直列に接続された第５のＰＭＯＳトランジスタ（Ｐ５）と第５のＮＭＯＳトランジスタ（Ｎ５）とを含む出力段（３）と、第１の定電流源（ＩＰ１）を含み、第３のＰＭＯＳトランジスタ（Ｐ３）のゲートに第１のバイアス電圧（ＢＡＰ）を供給する第１のバイアス回路（５Ｐ）と、第２の定電流源（ＩＰ４）を含み、第４のＰＭＯＳトランジスタ（Ｐ４）のゲートに第２のバイアス電圧（ＢＢＰ）を供給する第２のバイアス回路（６Ｐ）と、第３の定電流源（ＩＮ１）を含み、第３のＮＭＯＳトランジスタ（Ｎ３）のゲートに第３のバイアス電圧（ＢＡＮ）を供給する第３のバイアス回路（５Ｎ）と、第４の定電流源（ＩＮ４）を含み、第４のＮＭＯＳトランジスタ（Ｎ４）のゲートに第４のバイアス電圧（ＢＢＮ）を供給する第４のバイアス回路（６Ｎ）と、第５の定電流源（ＩＰ２１）を含み、第１のＰＭＯＳトランジスタ（Ｐ１）のゲートおよび第２のＰＭＯＳトランジスタ（Ｐ２）のゲートに第５のバイアス電圧（ＢＣＰ２）を供給する第５のバイアス回路（８Ｐ）とを備える。第５のＰＭＯＳトランジスタ（Ｐ５）のゲートは、第２のノード（ＮＤＺ）と接続する。第５のＮＭＯＳトランジスタ（Ｎ５）のゲートは、第４のノード（ＮＤＷ）と接続する。第１のＮＭＯＳトランジスタ（Ｎ１）のゲートおよび第２のＮＭＯＳトランジスタ（Ｎ２）のゲートは、第３のノード（ＮＤＹ）と接続する。第１のＮＭＯＳトランジスタ（Ｎ１）に第３の定電流源（ＩＮ１）で設定された大きさの電流が流れる。第５のＰＭＯＳトランジスタ（Ｐ５）に第２の定電流源（ＩＰ４）で設定された大きさの電流が流れる。第５のＮＭＯＳトランジスタ（Ｎ５）に第４の定電流源（ＩＮ４）で設定された大きさの電流が流れる。
【００７６】
実施の形態２の変形例．
図４は、実施の形態２の変形例のＡＢ級アンプを表わす図である。
【００７７】
本変形例でも、実施の形態２と同様に、電流源４Ｎに含まれるＮＭＯＳトランジスタＮ１、Ｎ２のゲートは電流制御回路１に接続されるが、電流源４Ｐに含まれるＰＭＯＳトランジスタＰ１、Ｐ２のゲートが電流制御回路１に接続されていない。ＰＭＯＳトランジスタＰ１のゲートおよびＰＭＯＳトランジスタＰ２のゲートは、バイアス回路８Ｐからのバイアス電圧ＢＣＰ２を受ける。
【００７８】
バイアス回路８Ｐは、電源ＶＤＤと基準電源（ＧＮＤ）との間に直列に接続された定電流源ＩＰ２１と、ＰＭＯＳトランジスタＰ２１とを備える。定電流源ＩＰ２１とＰＭＯＳトランジスタＰ２１との間のノードＮＤＭ３からバイアス電圧ＢＣＰ２が出力される。
【００７９】
実施の形態２では、ＰＭＯＳトランジスタＰ３のゲートに、バイアス回路５Ｐで生成されたバイアス電圧ＢＡＰを供給するが、本変形例では、ＰＭＯＳトランジスタＰ３のゲートに、バイアス回路６Ｐで生成されたバイアス電圧ＢＢＰを供給する。
【００８０】
本変形例でも、実施の形態２と同様に、電流源４Ｎを構成するＮＭＯＳトランジスタＮ１にバイアス回路５Ｎに含まれる定電流源ＩＮ１で設定された大きさの電流が流れ、出力段３を構成するＮＭＯＳトランジスタＮ５にバイアス回路６Ｎに含まれる定電流源ＩＮ４で設定された大きさの電流が流れ、出力段３を構成するＰＭＯＳトランジスタＰ５にバイアス回路６Ｐに含まれる定電流源ＩＰ４で設定された大きさの電流が流れる。これによって、参考例に比べて、ＰＶＴばらつきによるＡＢ級アンプの特性ずれを抑制することができる。
【００８１】
（付記）
実施の形態２の変形例のＡＢ級アンプは、以下の特徴を備える。
（３）ＡＢ級アンプは、第１の電源（ＶＤＤ）と第１のノード（ＮＤＸ）との間に配置される第１のＰＭＯＳトランジスタ（Ｐ１）と、第１の電源（ＶＤＤ）と第２のノード（ＮＤＺ）との間に配置される第２のＰＭＯＳトランジスタ（Ｐ２）とを含む第１の電流源（４Ｐ）と、第２の電源（ＧＮＤ）と第３のノード（ＮＤＹ）との間に配置される第１のＮＭＯＳトランジスタ（Ｎ１）と、第２の電源（ＧＮＤ）と第４のノード（ＮＤＷ）との間に配置される第２のＮＭＯＳトランジスタ（Ｎ２）とを含む第２の電流源（４Ｎ）と、
第１のノード（ＮＤＸ）と第３のノード（ＮＤＹ）との間に並列に接続された第３のＮＭＯＳトランジスタ（Ｎ３）と第３のＰＭＯＳトランジスタ（Ｐ３）とを含む第１の電流制御回路（１）と、第２のノード（ＮＤＺ）と第４のノード（ＮＤＷ）との間に並列に接続された第４のＮＭＯＳトランジスタ（Ｎ４）と第４のＰＭＯＳトランジスタ（Ｐ４）とを含む第２の電流制御回路（２）と、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に直列に接続された第５のＰＭＯＳトランジスタ（Ｐ５）と第５のＮＭＯＳトランジスタ（Ｎ５）とを含む出力段（３）と、第２の定電流源（ＩＰ４）を含み、第３のＰＭＯＳトランジスタ（Ｐ３）のゲートおよび第４のＰＭＯＳトランジスタ（Ｐ４）のゲートに第２のバイアス電圧（ＢＢＰ）を供給する第２のバイアス回路（６Ｐ）と、第３の定電流源（ＩＮ１）を含み、第３のＮＭＯＳトランジスタ（Ｎ３）のゲートに第３のバイアス電圧（ＢＡＮ）を供給する第３のバイアス回路（５Ｎ）と、第４の定電流源（ＩＮ４）を含み、第４のＮＭＯＳトランジスタ（Ｎ４）のゲートに第４のバイアス電圧（ＢＢＮ）を供給する第４のバイアス回路（６Ｎ）と、第５の定電流源（ＩＰ２１）を含み、第１のＰＭＯＳトランジスタ（Ｐ１）のゲートおよび第２のＰＭＯＳトランジスタ（Ｐ２）のゲートに第５のバイアス電圧（ＢＣＰ２）を供給する第５のバイアス回路（８Ｐ）とを備える。第５のＰＭＯＳトランジスタ（Ｐ５）のゲートは、第２のノード（ＮＤＺ）と接続する。第５のＮＭＯＳトランジスタ（Ｎ５）のゲートは、第４のノード（ＮＤＷ）と接続する。第１のＮＭＯＳトランジスタ（Ｎ１）のゲートおよび第２のＮＭＯＳトランジスタ（Ｎ２）のゲートは、第３のノード（ＮＤＹ）と接続する。第１のＮＭＯＳトランジスタ（Ｎ１）に第３の定電流源（ＩＮ１）で設定された大きさの電流が流れる。第５のＰＭＯＳトランジスタ（Ｐ５）に第２の定電流源（ＩＰ４）で設定された大きさの電流が流れる。第５のＮＭＯＳトランジスタ（Ｎ５）に第４の定電流源（ＩＮ４）で設定された大きさの電流が流れる。
【００８２】
実施の形態３．
図５は、実施の形態３のＡＢ級アンプを表わす図である。
【００８３】
実施の形態３のＡＢ級アンプが、実施の形態１のＡＢ級アンプと相違する点は、以下である。
【００８４】
本実施の形態でも、実施の形態１と同様に、電流源４Ｐに含まれるＰＭＯＳトランジスタＰ１、Ｐ２のゲートは電流制御回路１に接続されている。
【００８５】
したがって、本実施の形態でも、実施の形態１と同様に、ＰＶＴばらつき等によるＡＢ級アンプの特性ずれを抑制するためには、ＰＭＯＳトランジスタＰ３のゲートには、バイアス回路５Ｐで生成されたバイアス電圧ＢＡＰが供給され、ＰＭＯＳトランジスタＰ４のゲートにはバイアス回路６Ｐで生成されたバイアス電圧ＢＢＰが供給される。
【００８６】
一方、本実施の形態では、電流源４Ｎに含まれるＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２のゲートが電流制御回路１に接続されていない。ＮＭＯＳトランジスタＮ１のゲートおよびＮＭＯＳトランジスタＮ２のゲートは、バイアス回路８Ｎからのバイアス電圧ＢＣＮ２を受ける。
【００８７】
バイアス回路８Ｎは、電源ＶＤＤと基準電源（ＧＮＤ）との間に直列に接続された定電流源ＩＮ２１と、ＮＭＯＳトランジスタＮ２１とを備える。定電流源ＩＮ２１とＮＭＯＳトランジスタＮ２１との間のノードＮＤＭ４からバイアス電圧ＢＣＮ２が出力される。
【００８８】
実施の形態１と同様に、ＰＶＴばらつき等によるＡＢ級アンプの特性ずれを抑制するためには、ＮＭＯＳトランジスタＮ４のゲートにはバイアス回路６Ｎで生成されたバイアス電圧ＢＢＮが供給されるが、ＮＭＯＳトランジスタＮ３のゲートに、バイアス回路５Ｎで生成されたバイアス電圧ＢＡＮ、またはバイアス回路６Ｎで生成されたバイアス回路ＢＢＮを供給する必要がある。本実施の形態では、ＮＭＯＳトランジスタＮ３のゲートに、バイアス回路５Ｎで生成されたバイアス電圧ＢＡＮを供給する。
【００８９】
本実施の形態によれば、電流源４Ｐを構成するＰＭＯＳトランジスタＰ１にバイアス回路５Ｐに含まれる定電流源ＩＰ１で設定された大きさの電流が流れ、出力段３を構成するＮＭＯＳトランジスタＮ５にバイアス回路６Ｎに含まれる定電流源ＩＮ４で設定された大きさの電流が流れ、出力段３を構成するＰＭＯＳトランジスタＰ５にバイアス回路６Ｐに含まれる定電流源ＩＰ４で設定された大きさの電流が流れる。これによって、参考例に比べて、ＰＶＴばらつきによるＡＢ級アンプの特性ずれを抑制することができる。
【００９０】
（付記）
実施の形態３のＡＢ級アンプは、以下の特徴を備える。
（４）ＡＢ級アンプは、第１の電源（ＶＤＤ）と第１のノード（ＮＤＸ）との間に配置される第１のＰＭＯＳトランジスタ（Ｐ１）と、第１の電源（ＶＤＤ）と第２のノード（ＮＤＺ）との間に配置される第２のＰＭＯＳトランジスタ（Ｐ２）とを含む第１の電流源（４Ｐ）と、第２の電源（ＧＮＤ）と第３のノード（ＮＤＹ）との間に配置される第１のＮＭＯＳトランジスタ（Ｎ１）と、第２の電源（ＧＮＤ）と第４のノード（ＮＤＷ）との間に配置される第２のＮＭＯＳトランジスタ（Ｎ２）とを含む第２の電流源（４Ｎ）と、第１のノード（ＮＤＸ）と第３のノード（ＮＤＹ）との間に並列に接続された第３のＮＭＯＳトランジスタ（Ｎ３）と第３のＰＭＯＳトランジスタ（Ｐ３）とを含む第１の電流制御回路（１）と、第２のノード（ＮＤＺ）と第４のノード（ＮＤＷ）との間に並列に接続された第４のＮＭＯＳトランジスタ（Ｎ４）と第４のＰＭＯＳトランジスタ（Ｐ４）とを含む第２の電流制御回路（２）と、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に直列に接続された第５のＰＭＯＳトランジスタ（Ｐ５）と第５のＮＭＯＳトランジスタ（Ｎ５）とを含む出力段（３）と、第１の定電流源（ＩＰ１）を含み、第３のＰＭＯＳトランジスタ（Ｐ３）のゲートに第１のバイアス電圧（ＢＡＰ）を供給する第１のバイアス回路（５Ｐ）と、第２の定電流源（ＩＰ４）を含み、第４のＰＭＯＳトランジスタ（Ｐ４）のゲートに第２のバイアス電圧（ＢＢＰ）を供給する第２のバイアス回路（６Ｐ）と、第３の定電流源（ＩＮ１）を含み、第３のＮＭＯＳトランジスタ（Ｎ３）のゲートに第３のバイアス電圧（ＢＡＮ）を供給する第３のバイアス回路（５Ｎ）と、第４の定電流源（ＩＮ４）を含み、第４のＮＭＯＳトランジスタ（Ｎ４）のゲートに第４のバイアス電圧（ＢＢＮ）を供給する第４のバイアス回路（６Ｎ）と、第６の定電流源（ＩＮ２１）を含み、第１のＮＭＯＳトランジスタ（Ｎ１）のゲートおよび第２のＮＭＯＳトランジスタ（Ｎ２）のゲートに第６のバイアス電圧（ＢＣＮ２）を供給する第６のバイアス回路（８Ｎ）とを備える。第５のＰＭＯＳトランジスタ（Ｐ５）のゲートは、第２のノード（ＮＤＺ）と接続する。第５のＮＭＯＳトランジスタ（Ｎ５）のゲートは、第４のノード（ＮＤＷ）と接続する。第１のＰＭＯＳトランジスタ（Ｐ１）のゲートおよび第２のＰＭＯＳトランジスタ（Ｐ２）のゲートは、第１のノード（ＮＤＸ）と接続する。第１のＰＭＯＳトランジスタ（Ｐ１）に第１の定電流源（ＩＰ１）で設定された大きさの電流が流れる。第５のＰＭＯＳトランジスタ（Ｐ５）に第２の定電流源（ＩＰ４）で設定された大きさの電流が流れる。第５のＮＭＯＳトランジスタ（Ｎ５）に第４の定電流源（ＩＮ４）で設定された大きさの電流が流れる。
【００９１】
実施の形態３の変形例．
図６は、実施の形態３の変形例のＡＢ級アンプを表わす図である。
【００９２】
本変形例でも、実施の形態３と同様に、電流源４Ｐに含まれるＰＭＯＳトランジスタＰ１、Ｐ２のゲートは電流制御回路１に接続されるが、電流源４Ｎに含まれるＮＭＯＳトランジスタＮ１、Ｎ２のゲートが電流制御回路１に接続されていない。ＮＭＯＳトランジスタＮ１のゲートおよびＮＭＯＳトランジスタＮ２のゲートは、バイアス回路８Ｎからのバイアス電圧ＢＣＮ２を受ける。
【００９３】
バイアス回路８Ｎは、電源ＶＤＤと基準電源（ＧＮＤ）との間に直列に接続された定電流源ＩＮ２１と、ＮＭＯＳトランジスタＮ２１とを備える。定電流源ＩＮ２１とＮＭＯＳトランジスタＮ２１との間のノードＮＤＭ４からバイアス電圧ＢＣＮ２が出力される。
【００９４】
実施の形態３では、ＮＭＯＳトランジスタＮ３のゲートに、バイアス回路５Ｎで生成されたバイアス電圧ＢＡＮを供給するが、本変形例では、ＮＭＯＳトランジスタＮ３のゲートに、バイアス回路６Ｎで生成されたバイアス電圧ＢＢＮを供給する。
【００９５】
本変形例でも、実施の形態３と同様に、電流源４Ｐを構成するＰＭＯＳトランジスタＰ１にバイアス回路５Ｐに含まれる定電流源ＩＰ１で設定された大きさの電流が流れ、出力段３を構成するＮＭＯＳトランジスタＮ５にバイアス回路６Ｎに含まれる定電流源ＩＮ４で設定された大きさの電流が流れ、出力段３を構成するＰＭＯＳトランジスタＰ５にバイアス回路６Ｐに含まれる定電流源ＩＰ４で設定された大きさの電流が流れる。これによって、参考例に比べて、ＰＶＴばらつきによるＡＢ級アンプの特性ずれを抑制することができる。
【００９６】
（付記）
実施の形態３の変形例のＡＢ級アンプは、以下の特徴を備える。
（５）ＡＢ級アンプは、第１の電源（ＶＤＤ）と第１のノード（ＮＤＸ）との間に配置される第１のＰＭＯＳトランジスタ（Ｐ１）と、第１の電源（ＶＤＤ）と第２のノード（ＮＤＺ）との間に配置される第２のＰＭＯＳトランジスタ（Ｐ２）とを含む第１の電流源（４Ｐ）と、第２の電源（ＧＮＤ）と第３のノード（ＮＤＹ）との間に配置される第１のＮＭＯＳトランジスタ（Ｎ１）と、第２の電源（ＧＮＤ）と第４のノード（ＮＤＷ）との間に配置される第２のＮＭＯＳトランジスタ（Ｎ２）とを含む第２の電流源（４Ｎ）と、第１のノード（ＮＤＸ）と第３のノード（ＮＤＹ）との間に並列に接続された第３のＮＭＯＳトランジスタ（Ｎ３）と第３のＰＭＯＳトランジスタ（Ｐ３）とを含む第１の電流制御回路（１）と、第２のノード（ＮＤＺ）と第４のノード（ＮＤＷ）との間に並列に接続された第４のＮＭＯＳトランジスタ（Ｎ４）と第４のＰＭＯＳトランジスタ（Ｐ４）とを含む第２の電流制御回路（２）と、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に直列に接続された第５のＰＭＯＳトランジスタ（Ｐ５）と第５のＮＭＯＳトランジスタ（Ｎ５）とを含む出力段（３）と、第１の定電流源（ＩＰ１）を含み、第３のＰＭＯＳトランジスタ（Ｐ３）のゲートに第１のバイアス電圧（ＢＡＰ）を供給する第１のバイアス回路（５Ｐ）と、第２の定電流源（ＩＰ４）を含み、第４のＰＭＯＳトランジスタ（Ｐ４）のゲートに第２のバイアス電圧（ＢＢＰ）を供給する第２のバイアス回路（６Ｐ）と、第４の定電流源（ＩＮ４）を含み、第３のＮＭＯＳトランジスタ（Ｎ３）のゲートおよび第４のＮＭＯＳトランジスタ（Ｎ４）のゲートに第４のバイアス電圧（ＢＢＮ）を供給する第４のバイアス回路（６Ｎ）と、第６の定電流源（ＩＮ２１）を含み、第１のＮＭＯＳトランジスタ（Ｎ１）のゲートおよび第２のＮＭＯＳトランジスタ（Ｎ２）のゲートに第６のバイアス電圧（ＢＣＮ２）を供給する第６のバイアス回路（８Ｎ）とを備える。第５のＰＭＯＳトランジスタ（Ｐ５）のゲートは、第２のノード（ＮＤＺ）と接続する。第５のＮＭＯＳトランジスタ（Ｎ５）のゲートは、第４のノード（ＮＤＷ）と接続する。第１のＰＭＯＳトランジスタ（Ｐ１）のゲートおよび第２のＰＭＯＳトランジスタ（Ｐ２）のゲートは、第１のノード（ＮＤＸ）と接続する。第１のＰＭＯＳトランジスタ（Ｐ１）に第１の定電流源（ＩＰ１）で設定された大きさの電流が流れる。第５のＰＭＯＳトランジスタ（Ｐ５）に第２の定電流源（ＩＰ４）で設定された大きさの電流が流れる。第５のＮＭＯＳトランジスタ（Ｎ５）に第４の定電流源（ＩＮ４）で設定された大きさの電流が流れる。
【００９７】
実施の形態１〜３のＡＢ級アンプは、以下の特徴を備える。
（６）第１のバイアス回路（５Ｐ）は、第２の電源（ＧＮＤ）と第１の電源（ＶＤＤ）との間に直列に接続された第１の定電流源（ＩＰ１）、第８のＰＭＯＳトランジスタ（Ｐ８）、第９のＰＭＯＳトランジスタ（Ｐ９）、および第１０のＰＭＯＳトランジスタ（Ｐ１０）を含む。第８のＰＭＯＳトランジスタ（Ｐ８）のドレインは、第８のＰＭＯＳトランジスタ（Ｐ８）のゲートおよび第３のＰＭＯＳトランジスタ（Ｐ３）のゲートと接続する。第８のＰＭＯＳトランジスタ（Ｐ８）のソースは、第１０のＰＭＯＳトランジスタ（Ｐ１０）のゲートと接続する。第１０のＰＭＯＳトランジスタ（Ｐ１０）は、第１のＰＭＯＳトランジスタ（Ｐ１）のレプリカである。
【００９８】
（７）第１の電流源（４Ｐ）は、さらに、第１のノード（ＮＤＸ）と、第１のＰＭＯＳトランジスタ（Ｐ１）との間に配置される第６のＰＭＯＳトランジスタ（Ｐ６）と、
第２のノード（ＮＤＺ）と、第２のＰＭＯＳトランジスタ（Ｐ２）との間に配置される第７のＰＭＯＳトランジスタ（Ｐ７）とを含む。第６のＰＭＯＳトランジスタ（Ｐ６）のゲートが第７のＰＭＯＳトランジスタ（Ｐ７）のゲートと接続する。
【００９９】
（８）第８のＰＭＯＳトランジスタ（Ｐ８）のサイズと、第３のＰＭＯＳトランジスタ（Ｐ３）のサイズとの比は、整数倍である。第９のＰＭＯＳトランジスタ（Ｐ９）のサイズと、第６のＰＭＯＳトランジスタ（Ｐ６）のサイズとの比は整数倍である。
【０１００】
（９）  第２のバイアス回路（６Ｐ）は、
第２の電源（ＧＮＤ）と第１の電源（ＶＤＤ）との間に直列に接続された第７の定電流源（ＩＰ２）と、第１１のＰＭＯＳトランジスタ（Ｐ１１）と、第８の定電流源（ＩＰ３）と、第２の電源（ＧＮＤ）と第１の電源（ＶＤＤ）との間に直列に接続された第２の定電流源（ＩＰ４）、第１の抵抗（ＲＰ）、第１２のＰＭＯＳトランジスタ（Ｐ１２）とを含む。第１２のＰＭＯＳトランジスタ（Ｐ１２）のゲートは、第８の定電流源（ＩＰ３）と第１１のＰＭＯＳトランジスタ（Ｐ１１）のソースとの間の第５のノード（ＮＤＰ３）に接続する。第１１のＰＭＯＳトランジスタ（Ｐ１１）のゲートは、第２の定電流源（ＩＰ４）と第１の抵抗（ＲＰ）の間の第６のノード（ＮＤＰ４）、および第４のＰＭＯＳトランジスタ（Ｐ４）のゲートと接続する。第１２のＰＭＯＳトランジスタ（Ｐ１２）は、第５のＰＭＯＳトランジスタ（Ｐ５）のレプリカである。
【０１０１】
（１０）第１１のＰＭＯＳトランジスタ（Ｐ１１）のサイズと、第４のＰＭＯＳトランジスタ（Ｐ４）のサイズとの比は、整数倍である。
【０１０２】
（１１）第３のバイアス回路（５Ｎ）は、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に直列に接続された第３の定電流源（ＩＮ１）、第８のＮＭＯＳトランジスタ（Ｎ８）、第９のＮＭＯＳトランジスタ（Ｎ９）、および第１０のＮＭＯＳトランジスタ（Ｎ１０）を含む。第８のＮＭＯＳトランジスタ（Ｎ８）のドレインは、第８のＮＭＯＳトランジスタ（Ｎ８）のゲートおよび第３のＮＭＯＳトランジスタ（Ｎ３）のゲートと接続する。第８のＮＭＯＳトランジスタ（Ｎ８）のソースは、第１０のＮＭＯＳトランジスタ（Ｎ１０）のゲートと接続する。第１０のＮＭＯＳトランジスタ（Ｎ１０）は、第１のＮＭＯＳトランジスタ（Ｎ１）のレプリカである。
【０１０３】
（１２）第２の電流源（４Ｎ）は、さらに、第３のノード（ＮＤＹ）と、第１のＮＭＯＳトランジスタ（Ｎ１）との間に配置される第６のＮＭＯＳトランジスタ（Ｎ６）と、第４のノード（ＮＤＷ）と、第２のＮＭＯＳトランジスタ（Ｎ２）との間に配置される第７のＮＭＯＳトランジスタ（Ｎ７）とを含む。第６のＮＭＯＳトランジスタ（Ｎ６）のゲートが第７のＮＭＯＳトランジスタ（Ｎ７）のゲートと接続する。
【０１０４】
（１３）第８のＮＭＯＳトランジスタ（Ｎ８）のサイズと、第３のＮＭＯＳトランジスタ（Ｎ３）のサイズとの比は、整数倍である。第９のＮＭＯＳトランジスタ（Ｎ９）のサイズと、第６のＮＭＯＳトランジスタ（Ｎ６）のサイズとの比は整数倍である。
【０１０５】
（１４）第４のバイアス回路（６Ｎ）は、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に直列に接続された第９の定電流源（ＩＮ２）と、第１１のＮＭＯＳトランジスタ（Ｎ１１）と、第１０の定電流源（ＩＮ３）と、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に直列に接続された第４の定電流源（ＩＮ４）、第２の抵抗（ＲＮ）、第１２のＮＭＯＳトランジスタ（Ｎ１２）とを含む。第１２のＮＭＯＳトランジスタ（Ｎ１２）のゲートは、第１０の定電流源（ＩＮ３）と第１１のＮＭＯＳトランジスタ（Ｎ１１）のソースとの間の第７のノード（ＮＤＮ３）に接続する。第１１のＮＭＯＳトランジスタ（Ｎ１１）のゲートは、第４の定電流源（ＩＮ４）と第２の抵抗（ＲＮ）の間の第８のノード（ＮＤＮ４）、および第４のＮＭＯＳトランジスタ（Ｎ４）のゲートと接続する。第１２のＮＭＯＳトランジスタ（Ｎ１２）は、第５のＮＭＯＳトランジスタ（Ｎ５）のレプリカである。
【０１０６】
（１５）第１１のＮＭＯＳトランジスタ（Ｎ１１）のサイズと、第４のＮＭＯＳトランジスタ（Ｎ４）のサイズとの比は、整数倍である。
【０１０７】
（変形例）
（１）上記の実施形態では、ＮＭＯＳトランジスタＮ１のドレインおよびＮＭＯＳトランジスタＮ２のドレインが、それぞれ入力段と接続するが、これに限定するものではない。ＰＭＯＳトランジスタＰ１のドレインおよびＰＭＯＳトランジスタＰ２のドレインが、それぞれ入力段と接続してもよい。または、ＮＭＯＳトランジスタＮ１のドレイン、ＮＭＯＳトランジスタＮ２のドレイン、ＰＭＯＳトランジスタＰ１のドレイン、およびＰＭＯＳトランジスタＰ２のドレインが、それぞれ入力段と接続してもよい。
【０１０８】
（２）上記の実施形態では、ノードＮＤＸとノードＮＤＹとの間にＮＭＯＳトランジスタとＰＭＯＳトランジスタとが並列に配置されているが、実施の形態２ではＰＭＯＳトランジスタを削除してもよく、実施の形態３では、ＮＭＯＳトランジスタを削除してもよい。
【０１０９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１０】
１，２  電流制御回路、３  出力段、４Ｐ，４Ｎ  電流源、５Ｐ，５Ｎ，６Ｐ，６Ｎ，７Ｐ，７Ｎ，８Ｐ，８Ｎ  バイアス回路、Ｎ１〜Ｎ１２，Ｎ２０，Ｎ２１  ＮＭＯＳトランジスタ、Ｐ１〜Ｐ１２，Ｐ２０，Ｐ２１  ＰＭＯＳトランジスタ、ＩＮ１〜ＩＮ４，ＩＮ２０，ＩＮ２１，ＩＰ１〜ＩＰ４，ＩＰ２０，ＩＰ２１  定電流源。 
【図１】
2020092294.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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