(57)【要約】      （修正有）【課題】信頼性を確保し、かつ、リードの狭ピッチ化および多数化が可能な半導体装置を提供する。【解決手段】半導体装置は、半導体素子１と、ダイパッド２と、封止材３と、複数のリード４と、を含む。ダイパッド２は、表面に半導体素子１を搭載している。封止材３は、半導体素子１を覆って封止している。複数のリード４は、各々の一端が封止材３の内部で半導体素子１に接続され、各々の他端が封止材３の側面から導出されている。半導体素子１とダイパッド２と封止材３とを含むパッケージ９の下面は、ダイパッド２の裏面側に位置し、凸状の反り形状を有する。【選択図】図２
2020198342.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と、
表面に前記半導体素子を搭載するダイパッドと、
前記半導体素子を覆って封止する封止材と、
各々の一端が前記封止材の内部で前記半導体素子に接続され、各々の他端が前記封止材の側面から導出される複数のリードと、を備え、
前記半導体素子と前記ダイパッドと前記封止材とを含むパッケージの下面は、前記ダイパッドの裏面側に位置し、凸状の反り形状を有する、半導体装置。
【請求項２】
前記パッケージと前記複数のリードとを含む構造の重心は、平面視において、前記パッケージの中心から偏心している、請求項１に記載の半導体装置。
【請求項３】
前記封止材の前記内部に設けられ、前記半導体素子の駆動を制御する制御ＩＣ（Integrated Circuit）を、さらに備える、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記封止材の前記内部に設けられ、前記半導体素子に並列接続されるスナバコンデンサを、さらに備える、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体素子は、材料として、ワイドバンドギャップ半導体を含む、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記封止材は、前記パッケージの前記下面に、突起部を含む、請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記凸状の前記反り形状は、前記パッケージの前記下面における一方向に凸状に反っており、
前記複数のリードは、前記封止材の外面を構成する複数の側面のうち、前記一方向の前記側面から導出されている、請求項１から請求項６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、表面実装型の半導体装置には、ＳＯＰ（Small Outline Package）、ＳＯＮ（Small Outline No leads）等のパッケージが広く用いられている。表面実装型のパッケージは、その下面が、直接、基板等の所定位置に接触して実装されるため、放熱特性に優れる。
【０００３】
ＳＯＰ型の半導体装置は、ダイパッド上に搭載された半導体素子と、リードと、封止樹脂とで構成される。リードはパッケージの両端に設けられ、ボンディング線により半導体素子に電気的に接続されている。封止樹脂は、ダイパッド、半導体素子およびリードの一部を封止してパッケージを構成している。特許文献１には、ＳＯＰ型の半導体装置の一例が示されている。その半導体装置は、封止樹脂の下面に設けられた凸部を有し、その凸部およびリードで半導体装置は支持されている。また、特許文献１の半導体装置は、その凸部によって形成されるパッケージ下部の空間に、他のパッケージのリードを潜り込ませて実装することにより高密度実装を実現している。
【０００４】
ＳＯＮ型の半導体装置は、ＳＯＰ型の半導体装置と同様の内部構成を有するものの、そのリードは、ダイシング等で加工され、封止樹脂の下面および側面と面一に形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０８−１２５０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳＯＰ型の半導体装置においては、パッケージの下面と、ガルウイング型のリードの高さとにずれが生じた場合、パッケージの下面と基板との接触、またはリードと基板との接触のいずれかに不良が発生しやすい。そのような不良は、半導体装置の信頼性を悪化させる。
【０００７】
一方でＳＯＮ型の半導体装置においては、パッケージの下面とリードとは、面一に形成されているため、それらは基板と確実に接触する。しかし、リードには、基板への直接実装に適した平坦性および機械的強度が求められ、その観点からパッケージの外形サイズが制限される。そのため、リードの狭ピッチ化および多数化が制限される。
【０００８】
この発明は上記のような問題点を解消するためになされたものであり、信頼性を確保し、かつ、リードの狭ピッチ化および多数化が可能な半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体素子と、ダイパッドと、封止材と、複数のリードと、を含む。ダイパッドは、表面に半導体素子を搭載している。封止材は、半導体素子を覆って封止している。複数のリードは、各々の一端が封止材の内部で半導体素子に接続され、各々の他端が封止材の側面から導出されている。半導体素子とダイパッドと封止材とを含むパッケージの下面は、ダイパッドの裏面側に位置し、凸状の反り形状を有する。
【発明の効果】
【００１０】
本発明によれば、信頼性を確保し、かつ、リードの狭ピッチ化および多数化を実現する半導体装置の提供が可能である。
【００１１】
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１における半導体装置の構成を示す下面図である。
【図２】図１に示されるＡ−Ａ’における断面図である。
【図３】図１に示されるＢ−Ｂ’における断面図である。
【図４】図１に示される半導体装置の結線の構成を示す結線図である。
【図５】実施の形態１における半導体装置がプリント回路基板に実装される際の半導体装置の状態を示す断面図である。
【図６】実施の形態１における半導体装置がプリント回路基板に実装される際の半導体装置の状態を示す断面図である。
【図７】実施の形態１における半導体装置がプリント回路基板に実装される際の半導体装置の状態を示す断面図である。
【図８】実施の形態１における半導体装置がプリント回路基板に実装される際の半導体装置の状態を示す断面図である。
【図９】実施の形態２における半導体装置の構成を示す断面図である。
【図１０】実施の形態３における半導体装置の構成を示す断面図である。
【図１１】実施の形態３における半導体装置の構成を示す断面図である。
【図１２】実施の形態４における半導体装置の構成を示す断面図である。
【図１３】実施の形態５における半導体装置の構成を示す断面図である。
【図１４】図１３に示される半導体装置の結線の構成を示す結線図である。
【発明を実施するための形態】
【００１３】
＜実施の形態１＞
図１は、実施の形態１における半導体装置の構成を示す下面図である。図２は、図１に示されるＡ−Ａ’における断面図である。図３は、図１に示されるＢ−Ｂ’における断面図である。図４は、図１に示される半導体装置の結線の構成を示す結線図である。
【００１４】
半導体装置は、半導体素子１、ダイパッド２、封止材３および複数のリード４を含む。
【００１５】
半導体素子１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ショットキーバリアダイオード等の電力半導体素子（パワー半導体素子）である。実施の形態１における半導体装置は、２つの半導体素子１を含む。２つの半導体素子１は、それぞれローサイド電力半導体素子１Ａおよびハイサイド電力半導体素子１Ｂである。
【００１６】
ダイパッド２は、導電性を有し、その表面に半導体素子１を搭載している。実施の形態１における半導体装置は、ローサイド電力半導体素子１Ａおよびハイサイド電力半導体素子１Ｂに対応して、２つのダイパッド２を含む。ローサイド電力半導体素子１Ａおよびハイサイド電力半導体素子１Ｂは、はんだによって、各々に対応するダイパッド２の表面に固定されている。また、ダイパッド２の裏面は、凸状に反った形状を有する。
【００１７】
封止材３は、絶縁性を有し、半導体素子１とダイパッド２の表面を覆って封止している。封止材３は、例えば、樹脂である。実施の形態１における封止材３は、ダイパッド２の裏面が露出するように、かつ、封止材３の裏面がダイパッド２の反り形状と面一の曲面となるように形成される。
【００１８】
パッケージ９は、半導体素子１とダイパッド２と封止材３とを含む。パッケージ９の下面９Ａは、ダイパッド２の裏面側に位置する面である。そのパッケージ９の下面９Ａは、封止材３の裏面と、封止材３から露出しているダイパッド２の裏面とで構成される。パッケージ９の下面９Ａは、凸状の反り形状を有し、かつ、封止材３から露出しているダイパッド２の裏面と面一である。実施の形態１において、凸状の反り形状は、パッケージ９の下面９Ａにおける一方向に凸状に反っている。具体的には、図２および図３に示されるように、凸状の反り形状は、Ｘ方向に反っており、Ｙ方向には反っていない。
【００１９】
リード４の一端４Ａは、封止材３の内部で、ボンディング線５を介して、半導体素子１に接続されている。実施の形態１における半導体装置は、５本のリード４を含む。その５本のうち１本のリード４の一端４Ａは、ボンディング線５によって、ローサイド電力半導体素子１Ａのエミッタ電極（図示せず）に接続されている。
【００２０】
リード４の他端４Ｂは、封止材３の側面３Ａから導出されている。実施の形態１におけるリード４は、封止材３の側面３Ａから突出し、かつ、ガルウイング型の形状を有する。
【００２１】
パッケージ９とリード４とを含む構造、つまり半導体装置の重心Ｇは、平面視におけるパッケージ９の中心Ｃから偏心していることが好ましい。実施の形態１における重心Ｇは、ダイパッド２の端部（右端Ｒ）とリード４が導出されている側面３Ａとの間に位置する。
【００２２】
実施の形態１においては、リード４は、封止材３の外面を構成する複数の側面のうち、一方向の側面から導出されている。その一方向とは、パッケージ９の下面９Ａが反っているＸ方向に対応する。５本のリード４は、そのＸ方向に位置する２つの側面のうち右側の１つの側面３Ａに偏って設けられている。このような構成により、重心Ｇは、ダイパッド２の端部（右端Ｒ）よりも、リード４が導出されている側面３Ａの方向に偏って位置する。言い換えると、重心Ｇの位置は、リード４の形状または材質を変更することによって調整可能である。
【００２３】
次に、半導体装置における電気的な接続について説明する。ローサイド電力半導体素子１Ａおよびハイサイド電力半導体素子１Ｂは、それぞれ、直接、ダイパッド２にはんだ付けされているため、各々のコレクタ電極（図示せず）はダイパッド２に電気的に接続されている。
【００２４】
５本のうち１本のリード４の一端４Ａは、ボンディング線５によって、ローサイド電力半導体素子１Ａのエミッタ電極に接続されている。ローサイド電力半導体素子１Ａのコレクタ電極と電気的に接続されたダイパッド２は、ボンディング線５によって、ハイサイド電力半導体素子１Ｂのエミッタ電極（図示せず）に接続されている。
【００２５】
図示は省略するが、ローサイド電力半導体素子１Ａのゲート電極およびエミッタセンス電極は、ボンディング線５によって、上記のリード４とは異なる２本のリード４の一端４Ａにそれぞれ接続されている。同様に、ハイサイド電力半導体素子１Ｂのゲート電極およびエミッタセンス電極は、ボンディング線５によって、残りの２本のリード４の一端４Ａにそれぞれ接続されている。
【００２６】
図４に示されるように、ローサイド電力半導体素子１Ａおよびハイサイド電力半導体素子１Ｂは、直列に結線されている。図４において、ハイサイド電力半導体素子１Ｂのコレクタ電極はＣ１で示されている。ハイサイド電力半導体素子１Ｂのエミッタ電極とローサイド電力半導体素子１Ａのコレクタ電極とはＣ２Ｅ１で示されている。ローサイド電力半導体素子１Ａのエミッタ電極はＥ２で示されている。ハイサイド電力半導体素子１Ｂおよびローサイド電力半導体素子１Ａのゲート電極は、それぞれＧ１およびＧ２で示されている。エミッタセンス電極は、Ｅｓ１，Ｅｓ２で示されている。なお、図４において一点鎖線で示されるように、ローサイド電力半導体素子１Ａおよびハイサイド電力半導体素子１Ｂのそれぞれのコレクタ−エミッタ間に、還流ダイオード６が並列に接続されてもよい。
【００２７】
図５から図８は、実施の形態１における半導体装置がプリント回路基板１１に実装される際の半導体装置の状態を示す断面図である。図５および図６は、リード４の他端４Ｂが予め定められた位置よりも高い位置にある場合を示している。図７および図８は、リード４の他端４Ｂが予め定められた位置よりも低い位置にある場合を示している。ここで、予め定められた位置とは、リード４の他端４Ｂの高さがパッケージ９の下面９Ａの頂部を含む水平面と同じ高さであることに対応する。このようなリード４の他端４Ｂの高さばらつきは、例えば、リード４が封止材３から突出する位置が設計位置からずれること、リード４の成形が設計形状からずれることなど、半導体装置の製造ばらつきによって生じる。プリント回路基板１１には、予め定められた位置に基板電極１２が設けられている。ここでは、プリント回路基板１１は、基板電極１２として、ダイパッド２の裏面に接続するための基板電極１２Ａ、および、リード４の他端４Ｂに接続するための基板電極１２Ｂを有する。
【００２８】
図５に示されるように、リード４の他端４Ｂが予め定められた位置よりも高い位置にある場合、パッケージ９の下面９Ａの頂部に対応するダイパッド２はプリント回路基板１１の基板電極１２Ａに接触している。その一方で、リード４の他端４Ｂは基板電極１２Ｂに接触していない。また、この状態では、ダイパッド２と基板電極１２Ａとの接触点ＣＰとの重心Ｇとは、重力方向（−Ｚ方向）に対して同一直線上に位置していない。
【００２９】
そのため、図５に示される矢印の方向にモーメントが生じる。その結果、図６に示されるように、半導体装置は時計回りに回転する。その際、半導体装置は、接触点ＣＰと重心Ｇとが重力方向に対して同一直線上に位置するまで、または、リード４の他端４Ｂが基板電極１２Ｂに接触するまで回転する。ここでは、半導体装置は、リード４の他端４Ｂが基板電極１２Ｂに接触して静止する。ダイパッド２の裏面およびリード４の他端４Ｂのいずれもが、基板電極１２に接触している。その状態で、ダイパッド２の裏面およびリード４の他端４Ｂは、それぞれ基板電極１２Ａおよび１２Ｂにはんだ付けされる。その結果、ダイパッド２は基板電極１２Ａに確実に接触した状態で固定され、リード４の他端４Ｂは基板電極１２Ｂに確実に接触した状態で固定される。
【００３０】
図７に示されるように、リード４が予め定められた位置よりも低い位置にある場合、リード４の他端４Ｂは基板電極１２Ｂに接触している。その一方で、パッケージ９の下面９Ａの頂部に対応するダイパッド２は基板電極１２Ａに接触していない。
【００３１】
そのため、図７に示される矢印の方向にモーメントが生じる。その結果、図８に示されるように、半導体装置は反時計回りに回転する。そして、半導体装置は、ダイパッド２の裏面が基板電極１２Ａに接触して静止する。その状態で、ダイパッド２の裏面およびリード４の他端４Ｂは、それぞれ基板電極１２にはんだ付けされる。その結果、ダイパッド２は基板電極１２Ａに確実に接触した状態で固定され、リード４の他端４Ｂは基板電極１２Ｂに確実に接触した状態で固定される。
【００３２】
このように、リード４が１つの側面３Ａに偏って設けられることによって重心Ｇが偏心し、かつ、パッケージ９の下面９Ａが凸状の反り形状を有することによって、半導体装置は回転する。それにより、リード４の高さばらつきの影響が緩和される。
【００３３】
以上をまとめると、実施の形態１における半導体装置は、半導体素子１と、ダイパッド２と、封止材３と、複数のリード４と、を含む。ダイパッド２は、表面に半導体素子１を搭載している。封止材３は、半導体素子１を覆って封止している。複数のリード４は、各々の一端４Ａが封止材３の内部で半導体素子１に接続され、各々の他端４Ｂが封止材３の側面３Ａから導出されている。半導体素子１とダイパッド２と封止材３とを含むパッケージ９の下面９Ａは、ダイパッド２の裏面側に位置し、凸状の反り形状を有する。
【００３４】
このような半導体装置は、リード４の他端４Ｂの高さに製造ばらつきが生じた場合であっても、ダイパッド２およびリード４の両方をプリント回路基板１１の基板電極１２に確実に接触させて固定することを可能にする。そのため、放熱特性および電気特性の信頼性が向上する。また、パッケージ９の平面度およびリード４の高さに関する製造精度を厳しく管理する必要がないため、半導体装置の製造が容易になる。さらには、リード４がガルウイング型の形状を有するため、フラットリード、ノーリードパッケージ等と比較してリード４の狭ピッチ化および多数化が可能である。このような構成を有する表面実装型の半導体装置は、電動機駆動用などの電力半導体装置に適している。
【００３５】
また、実施の形態１におけるパッケージ９と複数のリード４とを含む構造の重心Ｇは、平面視において、パッケージ９の中心Ｃから偏心している。
【００３６】
このような半導体装置は、リード４が予め定められた位置からずれている場合であっても、ダイパッド２およびリード４の他端４Ｂの両方を、基板電極１２にそれぞれ接触させて固定することを可能にする。
【００３７】
また、実施の形態１における半導体装置の凸状の反り形状は、パッケージ９の下面９Ａにおける一方向に凸状に反っている。複数のリード４は、封止材３の外面を構成する複数の側面のうち、一方向の側面３Ａから導出されている。
【００３８】
このような半導体装置は、リード４が予め定められた位置からずれている場合であっても、パッケージ９が一方向に回転することによって、ダイパッド２およびリード４の他端４Ｂの両方を、基板電極１２にそれぞれ接触させて固定することを可能にする。
【００３９】
＜実施の形態２＞
実施の形態２における半導体装置を説明する。実施の形態２は実施の形態１の下位概念であり、実施の形態２における半導体装置は、実施の形態１における半導体装置の各構成を含む。なお、実施の形態１と同様の構成および動作については説明を省略する。
【００４０】
図９は、実施の形態２における半導体装置の構成を示す断面図である。
【００４１】
封止材３は、裏面に突起部７を含む。すなわち、封止材３は、パッケージ９の下面９Ａに突起部７を含む。突起部７は、封止材３と同じ材料で形成され、封止材３の下面の一部が突出した形状を有する。突起部７は、パッケージ９の中心Ｃに対して、リード４が設けられている側とは反対側におけるパッケージ９の下面９Ａに設けられている。また、実施の形態２における突起部７は、ダイパッド２の近傍に位置する。
【００４２】
この突起部７により、パッケージ９は図９の矢印で示される反時計回りの回転が制限され、時計回りの回転に限定される。突起部７は、アセンブリ中または輸送中に、半導体装置が所定位置から回転すること、またはぐらつくことを防ぐ。また、実施の形態１に示されたように、リード４が予め定められた位置よりも低い位置から突出している場合、突起部７は、半導体装置が反時計回りに過剰に回転することを防ぐ。その結果、ダイパッド２およびリード４の両方が基板電極１２にそれぞれ確実に接触する。このように、突起部７は、ストッパーとして機能する。
【００４３】
＜実施の形態３＞
実施の形態３における半導体装置を説明する。実施の形態３は実施の形態１の下位概念であり、実施の形態３における半導体装置は、実施の形態１における半導体装置の各構成を含む。なお、実施の形態１または２と同様の構成および動作については説明を省略する。
【００４４】
図１０および図１１は、実施の形態３における半導体装置の構成を示す断面図である。
【００４５】
半導体装置は、封止材３の内部に設けられるスナバコンデンサ８をさらに含む。スナバコンデンサ８は、実施の形態１に示されるリード４とは別のリード４の一端４Ａ上に搭載されている。その別のリード４は、リード４が導出されている封止材３の側面３Ａから、その側面３Ａとは反対側の側面３Ａの方向に延在している。
【００４６】
スナバコンデンサ８の一方の電極は、ボンディング線５によって、ハイサイド電力半導体素子１Ｂのコレクタ電極に接続されている。他方の電極は、ボンディング線５によって、ローサイド電力半導体素子１Ａのエミッタ電極に接続されている。スナバコンデンサ８以外の結線は、図３に示される結線と同様であるため、図１１において省略している。このように、スナバコンデンサ８は、半導体素子１に並列接続されている。
【００４７】
スナバコンデンサ８を含むスナバ回路は、半導体素子１に対して、リード４が導出されている側面３Ａとは反対側に、半導体素子１および制御回路配線と交差および干渉せず、接続されている。スナバコンデンサ８は、半導体素子１の直近に接続されている。
【００４８】
このような構成により、配線のインダクタンスが低減され、スイッチング動作時のサージ電圧が低減できる。
【００４９】
＜実施の形態４＞
実施の形態４における半導体装置を説明する。実施の形態４は実施の形態１の下位概念であり、実施の形態４における半導体装置は、実施の形態１における半導体装置の各構成を含む。なお、実施の形態１から３のいずれかと同様の構成および動作については説明を省略する。
【００５０】
図１２は、実施の形態４における半導体装置の構成を示す断面図である。半導体装置は、実施の形態３と同様のスナバコンデンサ８を含む。
【００５１】
実施の形態４における半導体素子１は、シリコンカーバイト（ＳｉＣ）などのワイドバンドギャップ半導体を材料として含む。
【００５２】
ワイドバンドギャップ半導体を材料として含む半導体素子１は、通常のシリコン製の半導体素子１と比較して高速スイッチング動作が可能である。その一方で、スイッチング動作時のサージ電圧が大きい。実施の形態４においては、半導体素子１の直近に接続されたスナバコンデンサ８が、そのサージ電圧を抑制する。
【００５３】
このような半導体装置は、半導体素子１の高速スイッチング動作と、スイッチング動作時のサージ電圧の抑制とを両立する。
【００５４】
ワイドバンドギャップ半導体は、シリコンカーバイトに限定されるものではない。窒化ガリウム（ＧａＮ）など他のワイドバンドギャップ半導体であっても、上記と同様の効果を奏する。
【００５５】
＜実施の形態５＞
実施の形態５における半導体装置を説明する。実施の形態５は実施の形態１の下位概念であり、実施の形態５における半導体装置は、実施の形態１における半導体装置の各構成を含む。なお、実施の形態１から４のいずれかと同様の構成および動作については説明を省略する。
【００５６】
図１３は、実施の形態５における半導体装置の構成を示す断面図である。図１４は、図１３に示される半導体装置の結線の構成を示す結線図である。
【００５７】
半導体装置は、封止材３の内部に設けられ、半導体素子１の駆動を制御する制御ＩＣ（Integrated Circuit）１０を含む。ここでは、半導体装置は、ハイサイド電力半導体素子１Ｂおよびローサイド電力半導体素子１Ａの駆動をそれぞれ制御する２つの制御ＩＣ１０を含む。
【００５８】
リード４と制御ＩＣ１０とはボンディング線５で接続され、また、制御ＩＣ１０と半導体素子１ともボンディング線５で接続されている。
【００５９】
図１４において、ハイサイド電力半導体素子１Ｂに接続される制御ＩＣ１０の制御入力信号端子はＨＩＮ、制御電源端子はＶＰ１、駆動電源端子はＶＢで示されている。ローサイド電力半導体素子１Ａに接続される制御ＩＣ１０の制御入力信号端子はＬＩＮ、制御電源端子はＶＮ１で示されている。２つの制御ＩＣ１０の制御ＧＮＤ端子はＶＮＣで示されている。
【００６０】
制御ＩＣ１０が搭載されることによって、リード４の本数は増加する。しかし、リード４がガルウイング型の形状を有するため、フラットリード、ノーリードパッケージ等と比較して、実施の形態５における半導体装置は、その製造精度を向上させる必要なく、リード４の狭ピッチ化および多数化を可能とする。
【００６１】
なお、実施の形態５においては、制御ＩＣ１０の端子に関して、半導体素子１の駆動に必要な端子のみを示した。しかし、エラー信号出力端子やアナログ温度出力端子など、制御ＩＣ１０の機能に応じたリード４およびボンディング線５が追加で設けられていてもよい。
【００６２】
また、実施の形態５における半導体装置は、２つの制御ＩＣ１０に代えて、ハイサイド電力半導体素子１Ｂおよびローサイド電力半導体素子１Ａの両方の駆動を制御する１つの制御ＩＣを含む構成であってもよい。
【００６３】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【００６４】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００６５】
１  半導体素子、２  ダイパッド、３  封止材、３Ａ  側面、４  リード、４Ａ  一端、４Ｂ  他端、７  突起部、８  スナバコンデンサ、９  パッケージ、９Ａ  下面、１０  制御ＩＣ、Ｃ  中心、Ｇ  重心。
【図１】
2020198342.tif 000003
【図２】
2020198342.tif 000004
【図３】
2020198342.tif 000005
【図４】
2020198342.tif 000006
【図５】
2020198342.tif 000007
【図６】
2020198342.tif 000008
【図７】
2020198342.tif 000009
【図８】
2020198342.tif 000010
【図９】
2020198342.tif 000011
【図１０】
2020198342.tif 000012
【図１１】
2020198342.tif 000013
【図１２】
2020198342.tif 000014
【図１３】
2020198342.tif 000015
【図１４】
2020198342.tif 000016