(57)【要約】【課題】付加的な部品を設けることなく、平滑コンデンサの電圧が負電圧になることを防止できる負荷駆動装置を得ること。【解決手段】負荷駆動装置１００Ａは、平滑コンデンサ３０と、第１及び第２のインバータ４０，４５と、制御部６０とを備える。第１のインバータ４０は、第１の永久磁石同期モータ５０を含む圧縮機を駆動し、第２のインバータ４５は、第２の永久磁石同期モータ５５を含む送風装置を駆動する。制御部６０は、平滑コンデンサ３０の電圧が閾値電圧よりも小さいときに圧縮機及び送風装置に対する力行制御を停止し、第２の永久磁石同期モータ５５よりも第１の永久磁石同期モータ５０の回転を先に停止させる。【選択図】図１９
2020198782.tif 000002
【特許請求の範囲】
【請求項１】
交流電力を第１及び第２の永久磁石同期モータに供給して前記第１及び第２の永久磁石同期モータを含む負荷を駆動する負荷駆動装置であって、
平滑コンデンサと、
上アームスイッチング素子と下アームスイッチング素子とが直列に接続されるレグを２つ以上備え、前記平滑コンデンサに蓄積された直流電力を前記交流電力に変換する第１及び第２のインバータと、
前記第１及び第２のインバータを制御する制御部と、を備え、
前記第１のインバータは、前記第１の永久磁石同期モータを含む圧縮機を駆動し、
前記第２のインバータは、前記第２の永久磁石同期モータを含む送風装置を駆動し、
前記制御部は、
前記上アームスイッチング素子の第１端子を基準とし、前記上アームスイッチング素子の第２端子と前記上アームスイッチング素子の前記第１端子との間の電位差である第１電圧と、前記上アームスイッチング素子と同一のレグにおける下アームスイッチング素子の第１端子を基準とし、前記下アームスイッチング素子の第２端子と前記下アームスイッチング素子の前記第１端子との間の電位差である第２電圧との和よりも前記平滑コンデンサの電圧が高い状態のときに前記圧縮機及び前記送風装置に対する力行制御を停止する電圧低下抑制制御を行い、
前記平滑コンデンサの電圧が閾値電圧よりも小さいときに前記圧縮機及び前記送風装置に対する力行制御を停止し、前記第２の永久磁石同期モータよりも前記第１の永久磁石同期モータの回転を先に停止させる
負荷駆動装置。
【請求項２】
前記第１電圧は、前記上アームスイッチング素子の寄生ダイオードに流れる電流による電圧降下分又は前記上アームスイッチング素子に並列接続されるダイオードに流れる電流による電圧降下分であり、
前記第２電圧は、前記上アームスイッチング素子と同一のレグにおける前記下アームスイッチング素子のトランジスタに流れる電流による電圧降下分である
請求項１に記載の負荷駆動装置。
【請求項３】
前記第１電圧は、前記上アームスイッチング素子のトランジスタに流れる電流による電圧降下分であり、
前記第２電圧は、前記上アームスイッチング素子と同一のレグにおける前記下アームスイッチング素子の寄生ダイオードに流れる電流による電圧降下分又は前記下アームスイッチング素子に並列接続されるダイオードに流れる電流による電圧降下分である
請求項１に記載の負荷駆動装置。
【請求項４】
前記第１及び第２のインバータのうちの少なくとも１つのインバータを構成するスイッチング素子は金属酸化膜半導体電界効果型トランジスタであり、前記金属酸化膜半導体電界効果型トランジスタのうちの少なくとも１つは、ワイドバンドギャップ半導体で形成されている請求項１から３の何れか１項に記載の負荷駆動装置。
【請求項５】
交流電源から出力される交流電圧を直流電圧に変換して前記平滑コンデンサに印加する整流部を備え、
前記整流部は、上アーム素子と下アーム素子とが直列に接続されるレグを２つ以上備え、それぞれのレグにおける各上アーム素子がスイッチング素子で構成され、又は、それぞれのレグにおける各下アーム素子がスイッチング素子で構成され、又は、少なくとも１つのレグの上アーム素子及び下アーム素子がスイッチング素子で構成される
請求項１から４の何れか１項に記載の負荷駆動装置。
【請求項６】
前記整流部を構成するスイッチング素子のうちの少なくとも１つは、ワイドバンドギャップ半導体で形成されている請求項５に記載の負荷駆動装置。
【請求項７】
請求項１から６の何れか１項に記載の負荷駆動装置を備えた冷凍サイクル適用機器。
【請求項８】
請求項７に記載の冷凍サイクル適用機器を備えた空気調和機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータなどの負荷を駆動する負荷駆動装置、負荷駆動装置を備えた冷凍サイクル適用機器、及び冷凍サイクル適用機器を備えた空気調和機に関する。
【背景技術】
【０００２】
一般的に、負荷駆動装置には、平滑コンデンサが設けられる。下記特許文献１には、負荷駆動装置の動作に関し、平滑コンデンサの帯電が負となる状態、即ち平滑コンデンサの電圧が負電圧になる状態が起こり得ることが記載されている。
【０００３】
平滑コンデンサに負電圧が生じると、平滑コンデンサの寿命が劣化し、平滑コンデンサに接続された機器が誤動作するなどの悪影響を及ぼすおそれがある。特許文献１では、平滑コンデンサの両端にダイオードを逆並列に接続することにより、平滑コンデンサの負電圧の印加量が、ダイオードの順方向電圧降下分を超えないように抑制している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２４０２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、平滑コンデンサの両端にダイオードを接続する必要があるので、部品点数が増加するという課題がある。また、特許文献１の技術は、平滑コンデンサの負電圧の印加量がダイオードの順方向電圧降下分を超えないように抑制する技術であり、平滑コンデンサの電圧が負電圧になることを許容している。即ち、特許文献１の技術は、平滑コンデンサの電圧が負電圧になることを防止する技術ではない。
【０００６】
本発明は、上記に鑑みてなされたものであって、付加的な部品を設けることなく、平滑コンデンサの電圧が負電圧になることを防止することができる負荷駆動装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するため、本発明に係る負荷駆動装置は、平滑コンデンサと、第１及び第２のインバータと、制御部とを備え、交流電力を第１及び第２の永久磁石同期モータに供給して第１及び第２の永久磁石同期モータを含む負荷を駆動する。第１及び第２のインバータのそれぞれは、上アームスイッチング素子と下アームスイッチング素子とが直列に接続されるレグを２つ以上備え、平滑コンデンサに蓄積された直流電力を交流電力に変換する。制御部は、第１及び第２のインバータを制御する。第１のインバータは、第１の永久磁石同期モータを含む圧縮機を駆動し、第２のインバータは、第２の永久磁石同期モータを含む送風装置を駆動する。制御部は、第１電圧と第２電圧との和よりも平滑コンデンサの電圧が高い状態のときに圧縮機及び送風装置に対する力行制御を停止する電圧低下抑制制御を行う。また、制御部は、平滑コンデンサの電圧が閾値電圧よりも小さいときに圧縮機及び送風装置に対する力行制御を停止し、第２の永久磁石同期モータよりも第１の永久磁石同期モータの回転を先に停止させる。なお、第１電圧とは、上アームスイッチング素子の第１端子を基準とし、上アームスイッチング素子の第２端子と上アームスイッチング素子の第１端子との間の電位差である。また、第２電圧とは、上アームスイッチング素子と同一のレグにおける下アームスイッチング素子の第１端子を基準とし、下アームスイッチング素子の第２端子と下アームスイッチング素子の第１端子との間の電位差である。
【発明の効果】
【０００８】
本発明に係る負荷駆動装置によれば、付加的な部品を設けることなく、平滑コンデンサの電圧が負電圧になることを防止することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る負荷駆動装置の構成例を示す回路図
【図２】図１に示す整流部の部分拡大図
【図３】図１に示すインバータの部分拡大図
【図４】図１に示す制御部の詳細構成を示すブロック図
【図５】実施の形態１における制御部の制御系の機能を実現するハードウェア構成の一例を示すブロック図
【図６】実施の形態１における制御部の制御系の機能を実現するハードウェア構成の他の例を示すブロック図
【図７】図１の負荷駆動装置における電源喪失時の動作の説明に供するタイムチャート
【図８】図７に示す動作を実施した際の各種の波形例を示す図
【図９】図８に両矢印で示した区間の部分拡大図
【図１０】実施の形態１で問題視する負電圧の発生メカニズム説明に供する図
【図１１】負電圧が発生した場合の図１に示す平滑コンデンサへの影響を説明するための図
【図１２】負電圧が発生した場合の図１に示す制御電源生成部への影響を説明するための図
【図１３】実施の形態１における電圧低下抑制制御による動作の説明に供するフローチャート
【図１４】実施の形態１における電圧低下抑制制御部の構成例を示すブロック図
【図１５】図１４に示す電圧低下抑制制御部の回路動作の説明に供する第１のタイムチャート
【図１６】図１４に示す電圧低下抑制制御部の回路動作の説明に供する第２のタイムチャート
【図１７】電圧低下抑制制御部が図１５に示す動作をするときの電流経路の説明に供する図
【図１８】電圧低下抑制制御部が図１６に示す動作をするときの電流経路の説明に供する図
【図１９】実施の形態２に係る負荷駆動装置の構成例を示す回路図
【発明を実施するための形態】
【００１０】
以下に添付図面を参照し、本発明の実施の形態に係る負荷駆動装置、冷凍サイクル適用機器及び空気調和機について、詳細に説明する。なお、以下に示す実施の形態により、本発明が限定されるものではない。
【００１１】
実施の形態１．
図１は、実施の形態１に係る負荷駆動装置１００の構成例を示す回路図である。図２は、図１に示す整流部２０の部分拡大図である。図３は、図１に示すインバータ４０の部分拡大図である。
【００１２】
実施の形態１に係る負荷駆動装置１００は、図１に示されるように、単相電源である交流電源１０から出力される交流電圧を直流電圧に一旦変換し、負荷駆動装置１００の内部で再度交流電圧に変換して、負荷の一例である永久磁石同期モータ５０を駆動するように構成される。永久磁石同期モータ５０は、冷凍サイクル適用機器に備えられる圧縮機モータに適用可能である。
【００１３】
負荷駆動装置１００は、図１に示されるように、整流部２０と、平滑コンデンサ３０と、電圧検出器８０と、制御電源生成部９０と、インバータ４０と、制御部６０と、電流検出器８２とを備える。整流部２０とインバータ４０とは、直流母線２５ａ，２５ｂによって電気的に接続される。平滑コンデンサ３０及び制御電源生成部９０は、高電位側の直流母線２５ａと、低電位側の直流母線２５ｂとの間に接続されている。
【００１４】
整流部２０は、交流電源１０から出力される交流電圧を整流して直流電圧に変換する。交流電圧及び直流電圧は、それぞれ「交流電力」及び「直流電力」と言い替えてもよい。
【００１５】
整流部２０は、図２に示されるように、上アーム素子ＵＣＰと下アーム素子ＵＣＮとが直列に接続されたレグ２０Ａと、上アーム素子ＶＣＰと下アーム素子ＶＣＮとが直列に接続されたレグ２０Ｂとを備える。レグ２０Ａとレグ２０Ｂとは、互いに並列に接続されている。
【００１６】
図２では、上アーム素子ＵＣＰ，ＶＣＰ及び下アーム素子ＵＣＮ，ＶＣＮが金属酸化膜半導体電界効果型トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）である場合を例示している。上アーム素子ＵＣＰは、トランジスタ２０ａと、トランジスタ２０ａに逆並列に接続されるダイオード２０ｂとを含む。他の上アーム素子ＶＣＰ、及び下アーム素子ＵＣＮ，ＶＣＮについても同様の構成である。逆並列とは、ＭＯＳＦＥＴのソースに相当する第１端子にダイオードのアノード側が接続され、ＭＯＳＦＥＴのドレインに相当する第２端子にダイオードのカソード側が接続されることを意味する。
【００１７】
上アーム素子ＵＣＰ，ＶＣＰ及び下アーム素子ＵＣＮ，ＶＣＮのトランジスタ２０ａがＭＯＳＦＥＴである場合、逆並列に接続されるダイオード２０ｂは、ＭＯＳＦＥＴ自身が内部に有する寄生ダイオードを利用することができる。寄生ダイオードは、ボディダイオードとも呼ばれる。寄生ダイオードを利用すれば、個別のダイオードが不要になるので、部品点数を削減することができ、コスト低減につながる。
【００１８】
また、上アーム素子ＵＣＰ，ＶＣＰ及び下アーム素子ＵＣＮ，ＶＣＮのトランジスタ２０ａがＭＯＳＦＥＴである場合、上アーム素子ＵＣＰ，ＶＣＰ及び下アーム素子ＵＣＮ，ＶＣＮのうちの少なくとも１つは、炭化珪素、窒化ガリウム系材料又はダイヤモンドといったワイドバンドギャップ半導体により形成されていてもよい。ワイドバンドギャップ半導体としては、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンドなどを例示できる。
【００１９】
一般的にワイドバンドギャップ半導体はシリコン半導体に比べて耐電圧及び耐熱性が高い。そのため、上アーム素子ＵＣＰ，ＶＣＰ及び下アーム素子ＵＣＮ，ＶＣＮのうちの少なくとも１つにワイドバンドギャップ半導体により形成されたＭＯＳＦＥＴを用いれば、耐電圧性及び耐熱性の効果を享受することができる。
【００２０】
上アーム素子ＵＣＰ，ＶＣＰ及び下アーム素子ＵＣＮ，ＶＣＮは、ＭＯＳＦＥＴに代えて、例えば絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を用いてもよい。なお、ＩＧＢＴには寄生ダイオードが形成されないので、ＩＧＢＴを用いる場合には、逆並列に接続されるダイオード２０ｂが必須となる。
【００２１】
また、図２では、上アーム素子ＵＣＰ，ＶＣＰ及び下アーム素子ＵＣＮ，ＶＣＮは、同種の素子で構成されているが、この構成に限定されない。例えば、２つのレグ２０Ａ，２０Ｂにおいて、それぞれの上アーム素子がスイッチング素子とされ、それぞれの下アーム素子がダイオードとされるものであってもよい。また、２つのレグ２０Ａ，２０Ｂにおいて、何れか一方のレグの上アーム素子と下アーム素子とがスイッチング素子とされ、もう一方のレグの上アーム素子と下アーム素子とがダイオードとされるものであってもよい。
【００２２】
上アーム素子ＵＣＰと下アーム素子ＵＣＮとの接続点２２は交流電源１０の一端に接続され、上アーム素子ＶＣＰと下アーム素子ＶＣＮとの接続点２３は交流電源１０の他端に接続されている。整流部２０において、接続点２２，２３は、交流端子を成す。
【００２３】
図１及び図２は、上アーム素子と下アーム素子とが直列に接続されるレグを２つ備える構成であるが、この構成は、単相電源である交流電源１０に合わせたものである。交流電源１０が三相電源の場合、整流部２０も三相電源に対応した構成とされる。具体的には、上アーム素子と下アーム素子とが直列に接続されるレグを３つ備える構成となる。なお、交流電源１０が単相電源及び三相電源の何れの場合も、１つのレグが複数対の上下アーム素子で構成されていてもよい。
【００２４】
図１に戻り、負荷駆動装置１００の説明を続ける。整流部２０によって変換された直流電力は、平滑コンデンサ３０に蓄積される。
【００２５】
平滑コンデンサ３０の一例は、アルミ電解コンデンサである。アルミ電解コンデンサは、サイズあたりの静電容量が大きいので、蓄電容量に対する部品サイズを小さくできる。このため、アルミ電解コンデンサは、装置の小型化に適している。なお、静電容量が大きい場合、交流電源１０に流れる高調波電流が大きくなる場合がある。高調波電流が問題となる場合、アルミ電解コンデンサに代えて、フィルムコンデンサを用いてもよい。一般的に、フィルムコンデンサは、アルミ電解コンデンサよりも長寿命である。また、更なる高調波電流の抑制及び力率の改善のために、交流電源１０と平滑コンデンサ３０との間にリアクトルを挿入してもよい。
【００２６】
制御電源生成部９０には、直流母線２５ａ，２５ｂ間の電圧が印加される。以下、直流母線２５ａ，２５ｂ間の電圧を、適宜「母線電圧」と呼ぶ。制御電源生成部９０は、母線電圧を降圧して、制御部６０、電圧検出器８０などを動作させるための電源電圧を生成する。
【００２７】
インバータ４０には、母線電圧が印加される。インバータ４０は、直流母線２５ａ，２５ｂを通じて、平滑コンデンサ３０に蓄積された直流電力を交流電力に変換し、変換した交流電力を負荷である永久磁石同期モータ５０に供給する。
【００２８】
インバータ４０は、図３に示されるように、上アームスイッチング素子ＵＰと下アームスイッチング素子ＵＮとが直列に接続されたレグ４０Ａと、上アームスイッチング素子ＶＰと下アームスイッチング素子ＶＮとが直列に接続されたレグ４０Ｂと、上アームスイッチング素子ＷＰと下アームスイッチング素子ＷＮとが直列に接続されたレグ４０Ｃと、を備える。レグ４０Ａ、レグ４０Ｂ及びレグ４０Ｃは、互いに並列に接続されている。
【００２９】
図３では、上アームスイッチング素子ＵＰ，ＶＰ，ＷＰ及び下アームスイッチング素子ＵＮ，ＶＮ，ＷＮがＭＯＳＦＥＴである場合を例示している。上アームスイッチング素子ＵＰは、トランジスタ４０ａと、トランジスタ４０ａに逆並列に接続されるダイオード４０ｂとを含む。他の上アームスイッチング素子ＶＰ，ＷＰ、及び下アームスイッチング素子ＵＮ，ＶＮ，ＷＮについても同様の構成である。逆並列とは、整流部２０の場合と同様に、ＭＯＳＦＥＴのソースに相当する第１端子にダイオードのアノード側が接続され、ＭＯＳＦＥＴのドレインに相当する第２端子にダイオードのカソード側が接続されることを意味する。
【００３０】
なお、図３は、上アームスイッチング素子と下アームスイッチング素子とが直列に接続されるレグを３つ備える構成であるが、この構成に限定されない。レグの数は４つ以上でもよい。また、図１及び図３の回路構成は、負荷の一例である三相の永久磁石同期モータ５０に合わせたものである。負荷が単相モータの場合、インバータ４０も単相モータに対応した構成とされる。具体的には、上アームスイッチング素子と下アームスイッチング素子とが直列に接続されるレグを２つ備える構成となる。なお、負荷が単相モータ及び三相モータの何れの場合も、１つのレグが複数対の上下アームスイッチング素子で構成されていてもよい。
【００３１】
上アームスイッチング素子ＵＰ，ＶＰ，ＷＰ及び下アームスイッチング素子ＵＮ，ＶＮ，ＷＮのトランジスタ４０ａがＭＯＳＦＥＴである場合、逆並列に接続されるダイオード４０ｂは、ＭＯＳＦＥＴ自身が内部に有する寄生ダイオードを利用することができる。寄生ダイオードを利用すれば、個別のダイオードが不要になるので、部品点数を削減することができ、コスト低減につながる。
【００３２】
また、上アームスイッチング素子ＵＰ，ＶＰ，ＷＰ及び下アームスイッチング素子ＵＮ，ＶＮ，ＷＮのトランジスタ４０ａがＭＯＳＦＥＴである場合、上アームスイッチング素子ＵＰ，ＶＰ，ＷＰ及び下アームスイッチング素子ＵＮ，ＶＮ，ＷＮのうちの少なくとも１つは、炭化珪素、窒化ガリウム系材料又はダイヤモンドといったワイドバンドギャップ半導体により形成されていてもよい。
【００３３】
一般的にワイドバンドギャップ半導体はシリコン半導体に比べて耐電圧及び耐熱性が高い。そのため、上アーム素子ＵＣＰ，ＶＣＰ及び下アーム素子ＵＣＮ，ＶＣＮのうちの少なくとも１つにワイドバンドギャップ半導体により形成されたＭＯＳＦＥＴを用いれば、耐電圧性及び耐熱性の効果を享受することができる。
【００３４】
上アームスイッチング素子ＵＰと下アームスイッチング素子ＵＮとの接続点４２は永久磁石同期モータ５０の第１の相（例えばＵ相）に接続され、上アームスイッチング素子ＶＰと下アームスイッチング素子ＶＮとの接続点４３は永久磁石同期モータ５０の第２の相（例えばＶ相）に接続され、上アームスイッチング素子ＷＰと下アームスイッチング素子ＷＮとの接続点４４は永久磁石同期モータ５０の第３の相（例えばＷ相）に接続されている。インバータ４０において、接続点４２，４３，４４は、交流端子を成す。
【００３５】
図１に戻り、負荷駆動装置１００の説明を続ける。永久磁石同期モータ５０は、インバータ４０から供給される電力によって駆動される。永久磁石同期モータ５０は、負荷の一例であり、回生電力を発生する構造のモータであれば、本実施の形態で言う負荷となり得る。
【００３６】
次に、インバータ４０を制御するための制御部６０を中心とした制御系の構成及び概略の動作について、図１及び図４を参照して説明する。図４は、図１に示す制御部６０の詳細構成を示すブロック図である。
【００３７】
電圧検出器８０は、母線電圧を検出する。図１の構成の場合、母線電圧は、インバータ４０への入力電圧であり、平滑コンデンサ３０の電圧でもある。以下、平滑コンデンサ３０の電圧を、適宜「コンデンサ電圧」と呼ぶ。電圧検出器８０によって検出されたコンデンサ電圧の検出値Ｖｄｃは、制御部６０に入力される。
【００３８】
電流検出器８２は、インバータ４０と永久磁石同期モータ５０との間の各相に流れる相電流を検出する。以下、この相電流を、適宜「モータ電流」と呼ぶ。電流検出器８２によって検出されたモータ電流の検出値ｉｕ，ｉｖ，ｉｗは、制御部６０に入力される。
【００３９】
制御部６０は、コンデンサ電圧の検出値Ｖｄｃと、モータ電流の検出値ｉｕ，ｉｖ，ｉｗとに基づいて、インバータ４０を動作又は停止させるための信号を生成する。図１では、この信号を「ＣＳ」と表記している。具体的に、信号ＣＳは、永久磁石同期モータ５０を力行制御するためのパルス幅変調（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）信号である場合と、永久磁石同期モータ５０の回転を停止させるための停止信号である場合とがある。
【００４０】
ここで、「力行」とは、インバータ４０から永久磁石同期モータ５０に電力が供給されている状態を意味し、「力行制御」は、永久磁石同期モータ５０を力行状態にする制御である。例えばモータの加速時は、回転速度とトルクが同符号であり、力行状態である。また、力行の対義語は「回生」である。回生とは、永久磁石同期モータ５０が保持している回転エネルギーがインバータ４０に流れ込む状態を意味する。例えばモータの減速時は、回転速度とトルクが異符号であり、回生状態になる。
【００４１】
なお、図１では、電流検出器８２がインバータ４０と永久磁石同期モータ５０との間に流れる相電流を検出する構成を採用しているが、これに限定されない。インバータ４０における下アームスイッチング素子と低電位側の直流母線２５ｂとの間に抵抗を設け、抵抗の両端電圧を計測することで電流を検出する構成を採用してもよい。
【００４２】
制御部６０は、図４に示されるように、第１の座標変換部６１と、モータ速度推定部６２と、モータ制御部６３と、積分器６４と、第２の座標変換部６５と、駆動信号生成部６６と、電圧低下抑制制御部６７とを備える。
【００４３】
第１の座標変換部６１は、モータ電流の検出値ｉｕ，ｉｖ，ｉｗと、後述する積分器６４によって生成された磁極位置推定値θｍｅと、に基づいてｄｑ軸電流ｉｄ_ｍ，ｉｑ_ｍを算出する。具体的に、第１の座標変換部６１は、ＵＶＷ座標系の電流値である検出値ｉｕ，ｉｖ，ｉｗを、磁極位置推定値θｍｅを用いてｄｑ座標系の電流値に変換する。変換された電流値は、ｄｑ軸電流ｉｄ_ｍ，ｉｑ_ｍとして、モータ速度推定部６２と、モータ制御部６３とに出力される。
【００４４】
モータ速度推定部６２は、ｄｑ軸電流ｉｄ_ｍ，ｉｑ_ｍ及びｄｑ軸電圧指令値ｖｄ＊，ｖｑ＊に基づいて永久磁石同期モータ５０の回転速度推定値ωｍｅを推定する。ｄｑ軸電圧指令値ｖｄ＊，ｖｑ＊は、後述するモータ制御部６３によって生成されたｄｑ軸上の電圧指令値である。
【００４５】
積分器６４は、回転速度推定値ωｍｅに基づいて永久磁石同期モータ５０の磁極位置推定値θｍｅを算出する。磁極位置推定値θｍｅは、積分器６４において、回転速度推定値ωｍｅを積分することで算出される。
【００４６】
回転速度推定値ωｍｅ及び磁極位置推定値θｍｅは、公知の手法を用いて推定することができる。詳細は、例えば特許第４６７２２３６号公報に示されており、ここでの詳細な説明は割愛する。なお、本実施の形態では、制御部６０において、回転速度推定値ωｍｅ及び磁極位置推定値θｍｅを推定しているが、回転速度及び磁極位置を推定、又は検出可能な手法であれば、どのような手法を用いてもよい。また、本実施の形態では、ｄｑ軸電流ｉｄ_ｍ，ｉｑ_ｍ及びｄｑ軸電圧指令値ｖｄ＊，ｖｑ＊を用いて回転速度推定値ωｍｅ及び磁極位置推定値θｍｅを推定しているが、回転速度推定値ωｍｅ及び磁極位置推定値θｍｅを推定できるのであれば、今回示した情報を省いても、今回示した以外の情報を用いてもよい。
【００４７】
モータ制御部６３は、ｄｑ軸電流ｉｄ_ｍ，ｉｑ_ｍ及び回転速度推定値ωｍｅに基づいてｄｑ軸電圧指令値ｖｄ＊，ｖｑ＊を算出する。そして、第２の座標変換部６５は、ｄｑ軸電圧指令値ｖｄ＊，ｖｑ＊及び磁極位置推定値θｍｅに基づいて、電圧指令値ｖｕ＊，ｖｖ＊，ｖｗ＊を算出する。具体的に、第２の座標変換部６５は、ｄｑ軸上の電圧指令値であるｄｑ軸電圧指令値ｖｄ＊，ｖｑ＊を、磁極位置推定値θｍｅを用いてＵＶＷ座標系の電圧指令値ｖｕ＊，ｖｖ＊，ｖｗ＊に変換し、変換した電圧指令値ｖｕ＊，ｖｖ＊，ｖｗ＊を駆動信号生成部６６に出力する。
【００４８】
駆動信号生成部６６は、電圧指令値ｖｕ＊，ｖｖ＊，ｖｗ＊及びコンデンサ電圧の検出値Ｖｄｃに基づいて駆動信号ＤＳを生成する。駆動信号ＤＳは、インバータ４０のスイッチング素子を駆動するための信号である。インバータ４０は駆動信号ＤＳによって制御され、所望の電圧を永久磁石同期モータ５０に印加する。なお、電圧指令値ｖｕ＊，ｖｖ＊，ｖｗ＊については、一般的に、正弦波又は三次高調波を重畳させた波形が広く用いられるが、永久磁石同期モータ５０を駆動可能であればどのような手法を用いてもよい。
【００４９】
駆動信号ＤＳは、コンデンサ電圧の検出値Ｖｄｃ及び閾値電圧Ｖｔｈと共に電圧低下抑制制御部６７に入力される。電圧低下抑制制御部６７は、平滑コンデンサ３０の電圧が負電圧になることを防止するための電圧低下抑制制御を行う。電圧低下抑制制御部６７において、電圧低下抑制制御が実施されるとき、信号ＣＳは、駆動信号ＤＳがそのまま出力される。一方、電圧低下抑制制御が実施されないときは、コンデンサ電圧の検出値Ｖｄｃ及び閾値電圧Ｖｔｈに基づいて、前述した停止信号が生成される。即ち、電圧低下抑制制御部６７において、電圧低下抑制制御が実施されるときは、信号ＣＳの内容が停止信号となり、停止信号によって、インバータ４０のスイッチング素子が駆動される。なお、電圧低下抑制制御の詳細は、後述する。
【００５０】
図５は、実施の形態１における制御部６０の制御系の機能を実現するハードウェア構成の一例を示すブロック図である。また、図６は、実施の形態１における制御部６０の制御系の機能を実現するハードウェア構成の他の例を示すブロック図である。
【００５１】
実施の形態１における制御部６０の制御系の機能の全部又は一部を実現する場合には、図５に示されるように、演算を行うプロセッサ２００、プロセッサ２００によって読みとられるプログラムが保存されるメモリ２０２、及び信号の入出力を行うインタフェース２０４を含む構成とすることができる。
【００５２】
プロセッサ２００は、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、又はＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）といった演算手段であってもよい。また、メモリ２０２には、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）といった不揮発性又は揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）を例示することができる。
【００５３】
メモリ２０２には、制御部６０における制御系の機能の全部又は一部を実行するプログラムが格納されている。プロセッサ２００は、インタフェース２０４を介して必要な情報を授受し、メモリ２０２に格納されたプログラムをプロセッサ２００が実行することにより、インバータ４０を制御する。
【００５４】
また、図５に示すプロセッサ２００及びメモリ２０２は、図６のように処理回路２０３に置き換えてもよい。処理回路２０３は、単一回路、複合回路、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又は、これらを組み合わせたものが該当する。その他にも、処理回路２０３は、アナログ回路、デジタル回路等の電気回路素子などで構成してもよい。
【００５５】
次に、交流電源１０の停電などにより、負荷駆動装置１００への電力供給が断たれたときの負荷駆動装置１００の動作について説明する。以下、負荷駆動装置１００への電力供給が断たれることを「電源喪失」などと呼ぶ。また、電源喪失後に、負荷駆動装置１００への電力供給が再開されることを「復電」などと呼ぶ。
【００５６】
図７は、図１の負荷駆動装置１００における電源喪失時の動作の説明に供するタイムチャートである。図７には、電源喪失時において、コンデンサ電圧が低下しても、インバータ４０が動作を継続する様子が示されている。コンデンサ電圧が低下すると、永久磁石同期モータ５０に供給可能な電圧が低下するので、永久磁石同期モータ５０の回転速度は低下する。一方、永久磁石同期モータ５０の回転速度が低下しても、永久磁石同期モータ５０が回転した状態で、且つ、コンデンサ電圧がゼロ近くになるまでインバータ４０が動作を継続すると、図示のようにコンデンサ電圧が負電圧に転じる現象が発生する。コンデンサ電圧の負電圧は、インバータ４０の動作が停止することにより解消し、交流電源１０の復電によって、インバータ４０は起動され、永久磁石同期モータ５０は再び回転する。
【００５７】
図８は、図７に示す動作を実施した際の各種の波形例を示す図である。図９は、図８に両矢印で示した区間の部分拡大図である。図８及び図９において、破線はコンデンサ電圧を表し、一点鎖線は第１の相（例えばＵ相）に流れるモータ電流を表し、実線は第１の相（例えばＵ相）と第２の相（例えばＶ相）との間の電圧である相間電圧を表している。図９において、楕円で囲んだ部分に示されるように、コンデンサ電圧が負電圧となる現象が発生している。
【００５８】
次に、負電圧の発生メカニズムについて、図１０を参照して説明する。図１０は、実施の形態１で問題視する負電圧の発生メカニズム説明に供する図である。
【００５９】
図１０において、電源喪失が生起すると、平滑コンデンサ３０への電力供給が絶たれるので、永久磁石同期モータ５０に電力が供給されると、コンデンサ電圧は低下する。この状態でも、永久磁石同期モータ５０は、慣性によって回転を継続しているので、インバータ４０を通じて回生電流が流れる。種々のモータの中でも永久磁石同期モータは、外部からの電力供給がなくとも、ロータに内蔵されている永久磁石の磁束の働きにより、ロータの回転中は常にモータ端子に誘起電圧を発生し続ける。
【００６０】
図１０は、Ｕ相の上アームスイッチング素子ＵＰのＭＯＳＦＥＴと、Ｖ相の上アームスイッチング素子ＶＰのＭＯＳＦＥＴと、Ｗ相の下アームスイッチング素子ＷＮのＭＯＳＦＥＴとがオンしている状態を示している。この場合、図１０において実線で示される第１の電流７２と、破線で示される第２の電流７４とが流れる。第１の電流７２は、永久磁石同期モータ５０から出て、上アームスイッチング素子ＶＰのＭＯＳＦＥＴ、上アームスイッチング素子ＵＰのＭＯＳＦＥＴの順序で永久磁石同期モータ５０に戻る電流である。また、第２の電流７４は、第１の電流７２とは別経路の電流であり、永久磁石同期モータ５０から出て、下アームスイッチング素子ＷＮのＭＯＳＦＥＴ、下アームスイッチング素子ＵＮのダイオードの順序で永久磁石同期モータ５０に戻る電流である。
【００６１】
第１の電流７２は、上アームスイッチング素子ＵＰのＭＯＳＦＥＴにおいて、ドレインからソースに流れる電流である。このため、第１端子であるソースを基準とする上アームスイッチング素子ＵＰの電圧降下分Ｖｓｗの値は正である。なお、本実施の形態では、典型的なＳｉＣ−ＭＯＳＦＥＴを使用すると仮定し、順方向電圧降下の値を「０．１Ｖ」とする。
【００６２】
また、第２の電流７４は、下アームスイッチング素子ＵＮのダイオードにおいて、アノードからカソードに流れる電流である。このため、第１端子であるＭＯＳＦＥＴのソースを基準とする下アームスイッチング素子ＵＮの電圧降下分Ｖｄｉの値は負である。なお、ＳｉＣの場合、バンドギャップがＳｉの３倍以上あるため、電圧降下の値は大きい。以下、本実施の形態では、典型的なＳｉＣ−ＭＯＳＦＥＴにおけるダイオードの順方向電圧降下の値を「４．０Ｖ」とする。
【００６３】
以上の動作により、インバータ４０は、０．１＋（−４．０）＝−３．９Ｖの電圧を発生させ、この電圧を平滑コンデンサ３０の両端に印加する。従って、平滑コンデンサ３０の両端には、停電を繰り返す都度、−４Ｖ程度の負電圧が発生する可能性がある。
【００６４】
なお、上記では、上アームスイッチング素子ＵＰと下アームスイッチング素子ＵＮとからなるレグ４０Ａの電圧降下分について説明したが、レグ４０Ｂ，４０Ｃについても同様な負電圧が発生する。
【００６５】
また、上記では、上アームスイッチング素子ＵＰのＭＯＳＦＥＴに発生する電圧降下分Ｖｓｗと、下アームスイッチング素子ＵＮのダイオードに発生する電圧降下分Ｖｄｉとによって負電圧が発生することを説明したが、これとは逆の場合も起こり得る。即ち、上アームスイッチング素子ＵＰのダイオードに発生する電圧降下分Ｖｄｉと、下アームスイッチング素子ＵＮのＭＯＳＦＥＴに発生する電圧降下分Ｖｓｗとによって、負電圧が発生する場合もある。
【００６６】
次に、交流電源１０が復電するときの整流部２０の動作に起因する負電圧について説明する。
【００６７】
交流電源１０が復電する際、交流電源１０の電圧が例えば正極性のときは、上アーム素子ＶＣＰのダイオードと下アーム素子ＵＣＮのダイオードとが導通することで、平滑コンデンサ３０の両端に整流された電圧が印加される。また、交流電源１０の電圧が例えば負極性のときは、上アーム素子ＵＣＰのダイオードと下アーム素子ＶＣＮのダイオードとが導通することで、平滑コンデンサ３０の両端に整流された電圧が印加される。従って、ダイオードでの順方向電圧降下を「Ｖｆ」で表すと、整流部２０全体での電圧降下分は、「２Ｖｆ」となる。
【００６８】
ここで、整流部２０の素子にワイドバンドギャップ半導体で形成されたＭＯＳＦＥＴを用いたと仮定する。この場合、低電位側の直流母線２５ｂを基準とする整流部２０全体での電圧降下分は、−２Ｖｆ＝−４．０＋（−４．０）＝−８．０Ｖとなる。従って、交流電源１０が復電する際、交流電源１０の電圧が８．０Ｖ以上にならないと整流部２０は導通しない。このことは、電源喪失時における永久磁石同期モータ５０の回転によって、平滑コンデンサ３０の両端には、最大で−８Ｖ程度の負電圧が発生する可能性があることを意味する。
【００６９】
なお、整流部２０の素子を例えばシリコンで形成されたＳｉ−ＭＯＳＦＥＴを用いたとしても、Ｓｉ−ＭＯＳＦＥＴの寄生ダイオードによる電圧降下は２Ｖ程度ある。このため、寄生ダイオード２つ分の４Ｖを超えないと印加電圧はクランプされない。従って、平滑コンデンサ３０の両端には、−４Ｖ程度の負電圧が発生する可能性がある。これは、整流部２０に一般的に用いられる整流ダイオードの電圧降下分である１Ｖに対して非常に高い。即ち、整流部２０にＭＯＳＦＥＴを用いた構成においては、ワイドバンドギャップ半導体を用いたインバータ４０により発生する負電圧である約４Ｖがクランプされないため、負電圧による影響を受けやすくなるという問題がある。
【００７０】
以上の説明のように、平滑コンデンサ３０の両端には、整流部２０全体での電圧降下分（−２Ｖｆ）と、インバータ４０の何れかのレグにおける上アームスイッチング素子の第２端子と第１端子との間の電位差である第１電圧（ＶｓｗもしくはＶｄｉ）と、同一のレグにおける下アームスイッチング素子の第２端子と第１端子との間の電位差である第２電圧（ＶｄｉもしくはＶｓｗ）との和（Ｖｓｗ＋Ｖｄｉ）のうちの大きい方の電圧が発生する可能性がある。
【００７１】
図１１は、負電圧が発生した場合の図１に示す平滑コンデンサ３０への影響を説明するための図である。なお、平滑コンデンサ３０としては、電解コンデンサを想定している。図１１において、横軸は電解コンデンサへの印加電圧を表し、縦軸は電解コンデンサに流れる漏れ電流を表している。図１１に示されるように、比較的低い負電圧が印加された場合においても、過大な漏れ電流が発生するおそれがある。過大な漏れ電流が発生すると、電解コンデンサ内部の温度が上昇する。電解コンデンサの温度上昇が繰り返されると、電解コンデンサの寿命が低下するおそれがある。
【００７２】
図１２は、負電圧が発生した場合の図１に示す制御電源生成部９０への影響を説明するための図である。図１２には、制御電源生成部９０の一般的な回路構成が示されている。図１２に示されるように、一般的な制御電源生成部９０は、制御電源ＩＣ９１と、トランス９２と、逆流防止用のダイオード９３と、平滑用のコンデンサ９４と、電源電圧の印加先である制御回路９５を備える。また、制御電源ＩＣ９１は、制御電源ＩＣ制御部９１ａと、ＭＯＳＦＥＴ９１ｂとを備える。トランス９２の１次巻線９２ａと、ＭＯＳＦＥＴ９１ｂとは直列に接続され、直列に接続された１次巻線９２ａとＭＯＳＦＥＴ９１ｂとの両端には、母線電圧が印加される。そして、トランス９２の２次巻線９２ｂに誘起された降圧電圧が、コンデンサ９４に印加される。
【００７３】
母線電圧が負電圧になると、ＭＯＳＦＥＴ９１ｂに形成される寄生ダイオードのアノード側に正電圧が印加される。このため、上述した−４Ｖ程度の負電圧が発生すると、ＭＯＳＦＥＴ９１ｂの寄生ダイオードが導通する。制御電源ＩＣ９１が１チップの半導体で構成されていた場合、寄生ダイオードが導通すると、制御電源ＩＣ９１の内部に形成される図示しない寄生トランジスタが誤動作するおそれがある。制御電源ＩＣ９１の寄生トランジスタが誤動作すると、電源電圧を生成できなくなり、制御部６０に電源電圧を供給できず、永久磁石同期モータ５０を駆動できなくなるおそれがある。
【００７４】
そこで、実施の形態１の制御部６０は、前述した電圧低下抑制制御を行う。図１３は、実施の形態１における電圧低下抑制制御による動作の説明に供するフローチャートである。電源喪失が生起したときには、図１３のフローチャートが起動される。電圧低下抑制制御部６７は、図１３のフローチャートに従って、以下の制御を実施する。
【００７５】
まず、比較部６８は、コンデンサ電圧の検出値Ｖｄｃと、閾値電圧Ｖｔｈとを比較する（ステップＳ１１）。検出値Ｖｄｃが閾値電圧Ｖｔｈ以下の場合（ステップＳ１１，Ｙｅｓ）、電圧低下抑制制御部６７は、停止信号である信号ＣＳを出力する（ステップＳ１２）。
【００７６】
停止信号の一例は、ゼロベクトルである。ゼロベクトルは、永久磁石同期モータ５０の図示しない巻線を電気的に短絡させる出力信号である。ゼロベクトルの一例は、下アームスイッチング素子ＵＮ，ＶＮ，ＷＮをオン動作させ、上アームスイッチング素子ＵＰ，ＶＰ，ＷＰをオフ動作させる駆動信号である。ゼロベクトルの他の例は、下アームスイッチング素子ＵＮ，ＶＮ，ＷＮをオフ動作させ、上アームスイッチング素子ＵＰ，ＶＰ，ＷＰをオン動作させる駆動信号である。なお、ゼロベクトルに代えて、駆動信号ＤＳ自体の出力を停止させてもよい。
【００７７】
また、図１３のフローにおいて、検出値Ｖｄｃが閾値電圧Ｖｔｈを超える場合（ステップＳ１１，Ｎｏ）、電圧低下抑制制御部６７は、駆動信号生成部６６が生成した駆動信号ＤＳをそのまま出力する（ステップＳ１３）。
【００７８】
なお、上記のステップＳ１１では、検出値Ｖｄｃと閾値電圧Ｖｔｈとが等しい場合を“Ｙｅｓ”で判定しているが、“Ｎｏ”で判定してもよい。即ち、検出値Ｖｄｃと閾値電圧Ｖｔｈとが等しい場合に、ステップＳ１３の処理を実施してもよい。
【００７９】
図１４は、実施の形態１における電圧低下抑制制御部６７の構成例を示すブロック図である。図１４は、実施の形態１における電圧低下抑制制御をハードウェア的に実施する場合の構成例を示している。電圧低下抑制制御部６７は、図１４に示すように、比較部６８と、停止信号生成部６９とを有する。
【００８０】
次に、図１４に示す電圧低下抑制制御部６７の動作について、図１４から図１８の図面を参照して説明する。図１５は、図１４に示す電圧低下抑制制御部６７の動作を示す第１のタイムチャートである。図１６は、図１４に示す電圧低下抑制制御部６７の動作を示す第２のタイムチャートである。図１７は、電圧低下抑制制御部６７が図１５に示す動作をするときの電流経路の説明に供する図である。図１８は、電圧低下抑制制御部６７が図１６に示す動作をするときの電流経路の説明に供する図である。
【００８１】
図１４において、比較部６８には、コンデンサ電圧の検出値Ｖｄｃと、閾値電圧Ｖｔｈとが入力される。比較部６８は、検出値Ｖｄｃが閾値電圧Ｖｔｈ以下のときに、検出信号Ｓｐを出力する。停止信号生成部６９は、検出信号Ｓｐが入力された場合、信号ＣＳとして、停止信号生成部６９の内部で生成した停止信号を出力する。また、停止信号生成部６９は、検出信号Ｓｐが入力されない場合、信号ＣＳとして、入力された駆動信号ＤＳをそのまま出力する。
【００８２】
なお、上記の説明では、検出値Ｖｄｃが閾値電圧Ｖｔｈ以下のときに検出信号Ｓｐを出力するとしているが、この例に限定されない。この例に代えて、例えば、検出値Ｖｄｃが閾値電圧Ｖｔｈ以下のときに「論理１」を出力し、検出値Ｖｄｃが閾値電圧Ｖｔｈを超えるときに「論理０」を出力するような信号でもよい。
【００８３】
図１５及び図１６には、コンデンサ電圧が低下し、時刻ｔ１において閾値電圧Ｖｔｈを下回る様子が示されている。
【００８４】
図１５において、ハッチングで示す時刻ｔ１までの区間はＰＷＭ信号出力区間であり、時刻ｔ１以降は出力停止区間である。ＰＷＭ信号出力区間では、駆動信号ＤＳによって上アームスイッチング素子ＵＰ，ＶＰ，ＷＰ及び下アームスイッチング素子ＵＮ，ＶＮ，ＷＮの何れかが動作している。また、出力停止区間では、上アームスイッチング素子ＵＰ，ＶＰ，ＷＰ及び下アームスイッチング素子ＵＮ，ＶＮ，ＷＮの全てのスイッチング動作が停止している。
【００８５】
また、図１６において、ハッチングで示す時刻ｔ１までの区間はＰＷＭ信号出力区間であり、時刻ｔ１以降はゼロベクトル出力区間である。ＰＷＭ信号出力区間では、駆動信号ＤＳによって上アームスイッチング素子ＵＰ，ＶＰ，ＷＰ及び下アームスイッチング素子ＵＮ，ＶＮ，ＷＮの何れかが動作している。また、ゼロベクトル出力区間では、上アームスイッチング素子ＵＰ，ＶＰ，ＷＰはオフ動作であり、下アームスイッチング素子ＵＮ，ＶＮ，ＷＮはオン動作している。
【００８６】
図１７には、電圧低下抑制制御部６７が図１５に示す動作をするときの電流経路の一例が示されている。図１７に示されるように、永久磁石同期モータ５０の図示しないＷ相巻線から流れ出す電流のうちの１つは、上アームスイッチング素子ＷＰのダイオード、平滑コンデンサ３０、下アームスイッチング素子ＵＮのダイオードの順序で永久磁石同期モータ５０に戻る。また、永久磁石同期モータ５０の図示しないＷ相巻線から流れ出す電流のうちのもう１つは、上アームスイッチング素子ＷＰのＭＯＳＦＥＴ、平滑コンデンサ３０、下アームスイッチング素子ＶＮのダイオードの順序で永久磁石同期モータ５０に戻る。これらの何れの電流も、平滑コンデンサ３０を正電圧に充電する電流である。このため、電圧低下抑制制御部６７が図１５に示される電圧低下抑制制御を行うことで、平滑コンデンサ３０が負電圧に陥るのを確実に防止することができる。
【００８７】
図１８には、電圧低下抑制制御部６７が図１６に示す動作をするときの電流経路の一例が示されている。図１８に示されるように、永久磁石同期モータ５０の図示しないＷ相巻線から流れ出す電流のうちの１つは、下アームスイッチング素子ＷＮのＭＯＳＦＥＴ、下アームスイッチング素子ＵＮのＭＯＳＦＥＴの順序で永久磁石同期モータ５０に戻る。また、永久磁石同期モータ５０の図示しないＷ相巻線から流れ出す電流のうちのもう１つは、下アームスイッチング素子ＷＮのＭＯＳＦＥＴ、下アームスイッチング素子ＶＮのＭＯＳＦＥＴの順序で永久磁石同期モータ５０に戻る。これらの電流が流れるとき、下アームスイッチング素子ＵＮのＭＯＳＦＥＴ及び下アームスイッチング素子ＷＮのＭＯＳＦＥＴでは、順方向の電圧降下成分による第２電圧Ｖｄｉが発生する。しかしながら、下アームスイッチング素子ＵＮ及び下アームスイッチング素子ＷＮの各ＭＯＳＦＥＴで発生する第２電圧Ｖｄｉは、平滑コンデンサ３０との間では電気的に分離されるので、平滑コンデンサ３０の電圧には影響を及ぼさない。
【００８８】
なお、図１６では、ゼロベクトル出力区間において、上アームスイッチング素子ＵＰ，ＶＰ，ＷＰをオフ動作させ、下アームスイッチング素子ＵＮ，ＶＮ，ＷＮをオン動作させているが、上アームスイッチング素子ＵＰ，ＶＰ，ＷＰと下アームスイッチング素子ＵＮ，ＶＮ，ＷＮの動作を逆にしてもよい。即ち、ゼロベクトル出力区間では、上アームスイッチング素子ＵＰ，ＶＰ，ＷＰをオン動作させ、下アームスイッチング素子ＵＮ，ＶＮ，ＷＮをオフ動作させてもよい。
【００８９】
なお、閾値電圧Ｖｔｈは、平滑コンデンサ３０に負電圧が発生しない電圧値に設定されていればよく、どのような値を設定してもよい。但し、電源喪失の検出手段との関係で、適切な閾値電圧Ｖｔｈを設定することが好ましい。例えば、交流電源が５０Ｈｚの商用電源である場合、電源周期の１周期は２０ｍｓとなる。例えば電源喪失の検出手段が電源周期のゼロクロス点を検出して動作する方式である場合、電源喪失の検出が遅れ、その間、力行制御による駆動信号が印加されるおそれがある。このため、閾値電圧Ｖｔｈは、電源喪失の検出の遅れ時間等を考慮して設定する必要がある。従って、平滑コンデンサの電圧が第１電圧（Ｖｓｗ）と第２電圧（Ｖｄｉ）との和（Ｖｓｗ＋Ｖｄｉ）よりも高い状態のときに力行制御が停止されるように閾値電圧Ｖｔｈを設定することが肝要である。なお、第１電圧（Ｖｓｗ）は、何れかのレグの上アームスイッチング素子に発生する電圧であり、第２電圧は、第１電圧（Ｖｓｗ）を発生するレグと同一のレグの下アームスイッチング素子に発生する第２電圧（Ｖｄｉ）である。
【００９０】
以上説明したように、実施の形態１に係る負荷駆動装置１００によれば、平滑コンデンサ３０の電圧が第１電圧（Ｖｓｗ）と第２電圧（Ｖｄｉ）との和（Ｖｓｗ＋Ｖｄｉ）がよりも高い状態のときに力行制御を停止することとしたので、付加的な部品を設けることなく、平滑コンデンサの電圧が負電圧になることを確実に防止することができる。
【００９１】
なお、前述したように、平滑コンデンサの負電圧は、整流部２０のスイッチング素子、又はインバータ４０のスイッチング素子がワイドバンドギャップ半導体で形成されている場合に顕著に現れる。このため、実施の形態１における電圧低下抑制制御は、整流部２０又はインバータ４０のスイッチング素子がワイドバンドギャップ半導体で形成されている場合に特に有効である。
【００９２】
実施の形態２．
図１９は、実施の形態２に係る負荷駆動装置１００Ａの構成例を示す回路図である。図１９に示す負荷駆動装置１００Ａは、空気調和機の室外機を想定した構成となっている。具体的に、永久磁石同期モータ５０は圧縮機モータに適用され、第２の永久磁石同期モータ５５はファンモータに適用されることを想定している。
【００９３】
図１９に示す実施の形態２に係る負荷駆動装置１００Ａでは、図１に示す実施の形態１に係る負荷駆動装置１００の構成において、第２の永久磁石同期モータ５５に交流電力を供給する第２のインバータ４５と、第２のインバータ４５と第２の永久磁石同期モータ５５との間に流れる第２のモータ電流を検出する第２の電流検出器８４とが追加されている。第２のインバータ４５の直流端子側は、直流母線２５ａ，２５ｂに接続されている。従って、インバータ４０と第２のインバータ４５とは、共用の直流母線２５ａ，２５ｂを通じて、平滑コンデンサ３０の直流電圧が印加される構成となっている。第２の電流検出器８４によって検出されたモータ電流の検出値ｉｕｆ，ｉｖｆ，ｉｗｆは、制御部６０に入力される。制御部６０は、コンデンサ電圧の検出値Ｖｄｃと、第２のモータ電流の検出値ｉｕｆ，ｉｖｆ，ｉｗｆとに基づいて、第２のインバータ４５を動作又は停止させるための信号ＣＳ２を生成して第２のインバータ４５に出力する。なお、その他の構成は、図１に示す実施の形態１の構成と同一又は同等であり、同一又は同等の構成部については、同一の符号を付して重複する説明は割愛する。
【００９４】
空気調和機において、圧縮機モータの消費電力は数百〜数ｋＷに対して、ファンモータの消費電力は高々数十Ｗから百Ｗである。即ち、圧縮機モータは、ファンモータに比べて消費電力が大きい。このため、電源喪失が生起した場合、圧縮機モータを長く回し続けると、平滑コンデンサ３０の電圧が急峻に低下し、実施の形態１で説明した負電圧が発生する可能性が高くなる。従って、ファンモータよりも先に圧縮機モータを停止させることが好ましい実施の形態となる。圧縮機モータを先に停止させれば、負電圧の発生を確実に防止することが可能となる。
【００９５】
また、ファンモータは、圧縮機モータに比べて慣性モーメントが大きい。このため、インバータ４０及び第２のインバータ４５への電圧供給を停止させても、ファンモータは長く回り続ける特性を有する。従って、圧縮機モータを先に停止させたとしても、ファンモータは回転して熱交換を継続するため、空気調和機を構成する冷凍サイクル上の圧力増加を抑制することが可能となり、空気調和機を安全に停止させることが可能となる。このように、ファンモータよりも先に圧縮機モータを停止させる電圧低下抑制制御は、空気調和機を安全に停止させる制御をより効果的にする作用があり、空気調和機にとってより好ましい実施の形態となる。
【００９６】
なお、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。
【符号の説明】
【００９７】
１０  交流電源、２０  整流部、２０Ａ，２０Ｂ，４０Ａ，４０Ｂ，４０Ｃ  レグ、２０ａ，４０ａ  トランジスタ、２０ｂ，４０ｂ，９３  ダイオード、２２，２３，４２，４３，４４  接続点、２５ａ，２５ｂ  直流母線、３０  平滑コンデンサ、４０  インバータ、４５  第２のインバータ、５０  永久磁石同期モータ、５５  第２の永久磁石同期モータ、６０  制御部、６１  第１の座標変換部、６２  モータ速度推定部、６３  モータ制御部、６４  積分器、６５  第２の座標変換部、６６  駆動信号生成部、６７  電圧低下抑制制御部、６８  比較部、６９  停止信号生成部、７２  第１の電流、７４  第２の電流、８０  電圧検出器、８２  電流検出器、８４  第２の電流検出器、９０  制御電源生成部、９１  制御電源ＩＣ、９１ａ  制御電源ＩＣ制御部、９１ｂ  ＭＯＳＦＥＴ、９２  トランス、９２ａ  １次巻線、９２ｂ  ２次巻線、９４  コンデンサ、９５  制御回路、１００，１００Ａ  負荷駆動装置、２００  プロセッサ、２０２  メモリ、２０３  処理回路、２０４  インタフェース。
【図１】
2020198782.tif 000003
【図２】
2020198782.tif 000004
【図３】
2020198782.tif 000005
【図４】
2020198782.tif 000006
【図５】
2020198782.tif 000007
【図６】
2020198782.tif 000008
【図７】
2020198782.tif 000009
【図８】
2020198782.tif 000010
【図９】
2020198782.tif 000011
【図１０】
2020198782.tif 000012
【図１１】
2020198782.tif 000013
【図１２】
2020198782.tif 000014
【図１３】
2020198782.tif 000015
【図１４】
2020198782.tif 000016
【図１５】
2020198782.tif 000017
【図１６】
2020198782.tif 000018
【図１７】
2020198782.tif 000019
【図１８】
2020198782.tif 000020
【図１９】
2020198782.tif 000021