(57)【要約】      （修正有）【課題】耐熱性の高い半導体装置を提供する。【解決手段】半導体装置１００は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）及び亜鉛（Ｚｎ）を含み、インジウム、アルミニウム及び亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である酸化物半導体層１０と、ゲート電極１２と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層１４と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含み、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である酸化物半導体層と、
ゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、
を備える半導体装置。
【請求項２】
前記酸化物半導体層の中に含まれる金属元素の中の、インジウム、アルミニウム、及び、亜鉛の総和の原子比が９０％以上である請求項１記載の半導体装置。
【請求項３】
前記酸化物半導体層の中に含まれる金属元素の中のガリウム（Ｇａ）、スズ（Ｓｎ）、及び、チタン（Ｔｉ）の原子比がそれぞれ１０％未満である請求項１又は請求項２記載の半導体装置。
【請求項４】
前記酸化物半導体層に含まれるインジウム、アルミニウム、及び、亜鉛の総和に対するインジウムの原子比が３９％以上である請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記酸化物半導体層に含まれるインジウム、アルミニウム、及び、亜鉛の総和に対するインジウムの原子比が７０％以下である請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含み、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である酸化物半導体層と、
前記酸化物半導体層を囲むゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、
を備える半導体装置。
【請求項７】
前記酸化物半導体層の中に含まれる金属元素の中の、インジウム、アルミニウム、及び、亜鉛の総和の原子比が９０％以上である請求項６記載の半導体装置。
【請求項８】
前記酸化物半導体層の中に含まれるガリウム（Ｇａ）、スズ（Ｓｎ）、及び、チタン（Ｔｉ）の原子比がそれぞれ１０％未満である請求項６又は請求項７記載の半導体装置。
【請求項９】
前記酸化物半導体層に含まれるインジウム、アルミニウム、及び、亜鉛の総和に対するインジウムの原子比が３９％以上である請求項６ないし請求項８いずれか一項記載の半導体装置。
【請求項１０】
前記酸化物半導体層に含まれるインジウム、アルミニウム、及び、亜鉛の総和に対するインジウムの原子比が７０％以下である請求項６ないし請求項９いずれか一項記載の半導体装置。
【請求項１１】
前記酸化物半導体層と前記ゲート絶縁層との間に設けられ、前記酸化物半導体層及び前記ゲート絶縁層と異なる材料の第１の酸化物層を、更に備える請求項６ないし請求項１０いずれか一項記載の半導体装置。
【請求項１２】
前記第１の電極及び前記第２の電極の少なくともいずれか一方と、前記酸化物半導体層との間に設けられ、前記酸化物半導体層及び前記ゲート絶縁層と異なる材料の第２の酸化物層を、更に備える請求項６ないし請求項１１いずれか一項記載の半導体装置。
【請求項１３】
前記第１の電極及び前記第２の電極の一方に電気的に接続されたキャパシタを備える請求項６ないし請求項１２いずれか一項記載の半導体装置。
【請求項１４】
第１の方向に延びる第１の配線と、
前記第１の配線の一方の側に設けられ、前記第１の方向と交差する第２の方向に延びる第２の配線と、
前記第１の配線の他方の側に設けられ、前記第２の方向に延びる第３の配線と、
前記一方の側に設けられた第１のメモリセルと、
前記他方の側に設けられた第２のメモリセルと、を備え、
前記第１のメモリセル及び前記第２のメモリセルのそれぞれが、
インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含み、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である酸化物半導体層と、
前記酸化物半導体層を囲むゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、
前記酸化物半導体層の一端に電気的に接続されたキャパシタと、を有し、
前記第１のメモリセルの前記酸化物半導体層の他端に前記第１の配線が電気的に接続され、
前記第２のメモリセルの前記酸化物半導体層の他端に前記第１の配線が電気的に接続され、
前記第１のメモリセルの前記ゲート電極に前記第２の配線が電気的に接続され、  
前記第２のメモリセルの前記ゲート電極に前記第３の配線が電気的に接続された、
半導体記憶装置。
【請求項１５】
前記酸化物半導体層の中に含まれる金属元素の中の、インジウム、アルミニウム、及び、亜鉛の総和の原子比が９０％以上である請求項１４記載の半導体記憶装置。
【請求項１６】
前記酸化物半導体層の中に含まれるガリウム（Ｇａ）、スズ（Ｓｎ）、及び、チタン（Ｔｉ）の原子比がそれぞれ１０％未満である請求項１４又は請求項１５いずれか一項記載の半導体記憶装置。
【請求項１７】
前記酸化物半導体層に含まれるインジウム、アルミニウム、及び、亜鉛の総和に対するインジウムの原子比が３９％以上である請求項１４ないし請求項１６いずれか一項記載の半導体記憶装置。
【請求項１８】
前記酸化物半導体層に含まれるインジウム、アルミニウム、及び、亜鉛の総和に対するインジウムの原子比が７０％以下である請求項１４ないし請求項１７いずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
【背景技術】
【０００２】
酸化物半導体層をチャネル層とする酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。このため、例えば、酸化物半導体トランジスタを、Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＤＲＡＭ）のメモリセルのスイッチングトランジスタに適用することが検討されている。
【０００３】
酸化物半導体トランジスタをメモリセルのスイッチングトランジスタに適用する場合、酸化物半導体トランジスタは、メモリセルや配線の形成に伴う熱処理を経ることになる。したがって、熱処理を経ても特性の変動が少ない、耐熱性の高い酸化物半導体トランジスタの実現が期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００９／０９３６２５号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、耐熱性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含み、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である酸化物半導体層と、ゲート電極と、前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の作用及び効果の説明図。
【図３】第１の実施形態の半導体装置の作用及び効果の説明図。
【図４】第２の実施形態の半導体装置の模式断面図。
【図５】第２の実施形態の半導体装置の模式断面図。
【図６】第３の実施形態の半導体装置の模式断面図。
【図７】第３の実施形態の半導体装置の模式断面図。
【図８】第４の実施形態の半導体記憶装置のブロック図。
【図９】第４の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
【図１０】第４の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
【図１１】第４の実施形態の半導体記憶装置の第１のメモリセルの模式断面図。
【図１２】第４の実施形態の半導体記憶装置の第２のメモリセルの模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００９】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
本明細書中の半導体装置及び半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、ラザフォード後方散乱分析法（Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋ−Ｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＲＢＳ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
【００１１】
（第１の実施形態）
第１の実施形態の半導体装置は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含み、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である酸化物半導体層と、ゲート電極と、断化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を備える。
【００１２】
図１は、第１の実施形態の半導体装置の模式断面図である。
【００１３】
第１の実施形態の半導体装置は、トランジスタ１００である。トランジスタ１００は、酸化物半導体をチャネル層とする酸化物半導体トランジスタである。
【００１４】
トランジスタ１００は、チャネル層１０（酸化物半導体層）、ゲート電極１２、ゲート絶縁層１４、ソース電極１６、ドレイン電極１８を備える。
【００１５】
チャネル層１０は、酸化物半導体層の一例である。トランジスタ１００のオン動作時に、チャネル層１０に電流経路となるチャネルが形成される。
【００１６】
チャネル層１０は、酸化物半導体である。チャネル層１０は、金属酸化物である。チャネル層１０は、例えば、アモルファスである。
【００１７】
チャネル層１０は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含む。チャネル層１０の、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である。すなわち、Ａｌ／（Ｉｎ＋Ａｌ＋Ｚｎ）で表記される原子比が、８％以上２３％以下である。
【００１８】
チャネル層１０の中に含まれる金属元素の中の、インジウム、アルミニウム、及び、亜鉛の総和の原子比は、例えば、９０％以上である。また、チャネル層１０の中に含まれる酸素以外の元素の中の、インジウム、アルミニウム、及び、亜鉛の総和の原子比は、例えば、９０％以上である。例えば、チャネル層１０の中には、酸素以外の元素で、インジウム、アルミニウム、及び、亜鉛のいずれか一つよりも大きな原子比を有する元素は存在しない。
【００１９】
また、チャネル層１０の中に含まれる金属元素の中のガリウム（Ｇａ）、スズ（Ｓｎ）、及び、チタン（Ｔｉ）の原子比が、例えば、それぞれ１０％未満である。
【００２０】
また、チャネル層１０に含まれるインジウム、アルミニウム、及び、亜鉛の総和に対するインジウムの原子比が、例えば、３９％以上７０％以下である。すなわち、Ｉｎ／（Ｉｎ＋Ａｌ＋Ｚｎ）で表記される原子比が、３９％以上７０％以下である。
【００２１】
チャネル層の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。
【００２２】
チャネル層１０は、例えば、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により形成される。
【００２３】
ゲート電極１２は、例えば、金属、金属化合物、又は、半導体である。ゲート電極１２は、例えば、タングステン（Ｗ）である。ゲート電極１２のゲート長は、例えば、２０ｎｍ以上１００ｎｍ以下である。
【００２４】
ゲート絶縁層１４は、チャネル層１０とゲート電極１２との間に設けられる。ゲート絶縁層１４は、例えば、酸化物、又は、酸窒化物である。ゲート絶縁層１４は、例えば、酸化シリコン、又は、酸化アルミニウムである。ゲート絶縁層１４の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
【００２５】
ソース電極１６は、例えば、金属、金属化合物、半導体、又は、導電性酸化物である。ソース電極１６は、２種以上の材料の積層構造であっても構わない。ソース電極１６は、例えば、金属と導電性酸化物の積層構造である。ソース電極１６は、例えば、タングステン（Ｗ）と酸化インジウムスズとの積層構造である。例えば、ソース電極１６のチャネル層１０側の表面は、酸化インジウムスズである。
【００２６】
ドレイン電極１８は、例えば、金属、金属化合物、半導体、又は、導電性酸化物である。ドレイン電極１８は、２種以上の材料の積層構造であっても構わない。ドレイン電極１８は、例えば、金属と導電性酸化物の積層構造である。ドレイン電極１８は、例えば、タングステン（Ｗ）と酸化インジウムスズ（ＩＴＯ）との積層構造である。例えば、ドレイン電極１８のチャネル層１０側の表面は、酸化インジウムスズである。
【００２７】
なお、チャネル層１０とゲート絶縁層１４との間に、ゲート絶縁層１４と異なる材料の図示しない酸化物層を設けることも可能である。
【００２８】
以下、第１の実施形態の半導体装置の作用及び効果について説明する。
【００２９】
酸化物半導体トランジスタを用いたメモリセルの形成において、キャパシタと酸化物半導体トランジスタを形成後に熱処理を加えることで、例えば、キャパシタとトランジスタをつなぐ配線層のコンタクト抵抗が低減する。コンタクト抵抗が低減することで、メモリセルにおける寄生抵抗が低減し、キャパシタに蓄積した電荷の損失が低減する。熱処理は、例えば、４２０℃以上の温度で行われる。
【００３０】
しかし、酸化物半導体トランジスタの形成後に熱処理を加えることで、例えば、閾値電圧の変動が生じるおそれがある。閾値電圧の変動は、チャネル層を構成する金属酸化物中の酸素が金属元素と解離することにより生じることが考えられる。言い換えれば、チャネル層を構成する金属酸化物中に酸素欠損が形成されることにより、閾値電圧の変動が生じると考えられる。熱処理を経ても特性の変動が少ない、耐熱性の高い酸化物半導体トランジスタの実現が期待される。
【００３１】
第１の実施形態のトランジスタ１００のチャネル層１０に用いられるインジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含む酸化物半導体は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む酸化物半導体と比較して耐熱性が高くなる。耐熱性が高くなるのは、酸化物半導体を構成する金属元素をガリウムからアルミニウムに変えることにより、酸素欠損の形成エネルギーが高くなるためと考えられる。酸素欠損の形成エネルギーが高くなることで、熱処理を経ても酸素欠損が生じにくくなり、閾値電圧の変動が生じにくくなると考えられる。
【００３２】
インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含む酸化物半導体において、酸素欠損の形成エネルギーが高くなるのは、アルミニウムと酸素の結合力が大きいためと考えられる。したがって、酸化物半導体中のアルミウムの比率が低下すると、酸素欠損が形成されやすくなり、耐熱性が低下することが考えられる。
【００３３】
図２、図３は、第１の実施形態の半導体装置の作用及び効果の説明図である。図２は、酸化物半導体トランジスタの移動度と耐熱性の評価結果を示す表である。インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含む酸化物半導体をチャネル層に用い、インジウム、アルミニウム、及び、亜鉛の原子比を変化させて、トランジスタの移動度と耐熱性を評価した。
【００３４】
インジウム、アルミニウム、及び、亜鉛の原子比は、インジウム、アルミニウム、及び、亜鉛の総和に対するそれぞれの金属元素の割合を示している。耐熱性は、トランジスタの形成後に４２０℃の熱処理を加えた後の閾値変動を指標として評価した。熱処理後に閾値電圧が正電圧に保たれる良好な場合を「Ｇｏｏｄ」、熱処理後に閾値電圧が変動して負電圧となり好ましくない場合を「Ｎｏ  Ｇｏｏｄ」とした。
【００３５】
サンプル１の場合は、トランジスタ特性が得られなかったため、移動度及び耐熱性を「Ｎ／Ａ（Ｎｏｔ  Ａｐｐｌｉｃａｂｌｅ）」とした。また、サンプル１０の場合は、熱処理前後ともにトランジスタがディプリーション型となっていたため、移動度及び耐熱性を「Ｎ／Ａ」とした。
【００３６】
図３は、サンプル１〜１０の酸化物半導体の組成を示す三角ダイアグラムである。それぞれの丸印に付された番号がサンプル番号を示す。図３のハッチングされた領域は、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下の領域、すなわち、Ａｌ／（Ｉｎ＋Ａｌ＋Ｚｎ）で表記される原子比が、８％以上２３％以下の領域である。
【００３７】
図３のハッチングされた領域に含まれるサンプル６〜９は白丸で表示し、その他のサンプルは黒丸で表示している。
【００３８】
図２から明らかなように、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が小さくなるにつれて移動度は大きくなる。また、図２から明らかなように、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が小さくなるにつれて、一旦、アルミニウムの原子比が２４％前後で耐熱性が低下するが、その後、耐熱性が高くなる。
【００３９】
インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下の領域にあるサンプル６〜９では、移動度が５ｃｍ２／Ｖｓ以上と実使用に値する高い移動度が実現できる。また、サンプル６〜９は良好な耐熱性を備える。
【００４０】
したがって、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下であることにより、高い移動度と高い耐熱性を備えた酸化物半導体トランジスタ１００が実現される。
【００４１】
インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が小さくなるにつれて移動度が向上するのは、酸化物半導体の中でドナーとして機能する酸素欠損の量が増加するためと考えられる。
【００４２】
上述のように、酸化物半導体中のアルミウムの比率が低下すると、熱処理により酸素欠損が形成されやすくなり、耐熱性が低下することが予想される。しかし、発明者らの検討により酸化物半導体中のアルミウムの比率が低下しても、耐熱性が低下せず向上する特異領域が見出された。
【００４３】
上記特異領域が出現するのは、以下の理由によると考えられる。アルミニウムの原子比が低下すると酸素との結合力の大きい金属元素の割合が低下するため、熱処理により酸素欠損の量が増加する傾向にある。しかし、アルミニウムの割合が特定の範囲にある場合、熱処理の際に、アルミニウムが形成された酸素欠損の構造を埋め、酸素欠損の量が減少すると考えられる。すなわち、アルミニウムの原子比が８％以上２３％以下の領域では、熱処理の際に酸素欠損がアルミニウムによって埋まりやすくなるため、酸素欠損の増加が抑制され耐熱性が低下しないと考えられる。
【００４４】
アルミニウムの原子比が２３％より大きい領域では、アルミウム原子自身の相互作用により酸素欠損が埋まりにくくなるため、アルミニウムの原子比の低下に伴い酸素欠損の量が増加する傾向は保たれると考えられる。また、アルミニウムの原子比が８％より小さいと、酸素欠損を埋めるためのアルミウム量が欠乏するため、アルミニウムの原子比の低下に伴い酸素欠損の量が増加する傾向は保たれると考えられる。
【００４５】
トランジスタ１００の耐熱性を向上させる観点から、チャネル層１０の、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が１０％以上２０％以下であることが好ましく、１１％以上１５％以下であることがより好ましい。
【００４６】
トランジスタ１００の耐熱性を向上させる観点から、チャネル層１０の中に含まれる金属元素の中の、インジウム、アルミニウム、及び、亜鉛の総和の原子比は、例えば、９０％以上であることが好ましく、９５％以上であることがより好ましい。
【００４７】
トランジスタ１００の耐熱性を向上させる観点から、チャネル層１０の中に含まれる金属元素の中のガリウム（Ｇａ）、スズ（Ｓｎ）、及び、チタン（Ｔｉ）の原子比がそれぞれ１０％未満であることが好ましく、５％未満であることがより好ましい。
【００４８】
トランジスタ１００の移動度を向上させる観点から、チャネル層１０に含まれるインジウム、アルミニウム、及び、亜鉛の総和に対するインジウムの原子比が３９％以上であることが好ましい。
【００４９】
トランジスタ１００の特性を安定化させる観点から、チャネル層１０は、結晶化していないアモルファスであることが好ましい。また、チャネル層１０の結晶化を抑制し、トランジスタ１００の特性を安定化させる観点から、チャネル層１０に含まれるインジウム、アルミニウム、及び、亜鉛の総和に対するインジウムの原子比が７０％以下であることが好ましい。
【００５０】
以上、第１の実施形態によれば、高い移動度と高い耐熱性を備えた酸化物半導体トランジスタ１００が実現される。
【００５１】
（第２の実施形態）
第２の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含み、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である酸化物半導体層と、酸化物半導体層を囲むゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を備える。第２の実施形態の半導体装置は、ゲート電極が酸化物半導体層を囲む点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００５２】
図４、図５は、第２の実施形態の半導体装置の模式断面図である。図５は、図４のＡＡ’断面図である。図４において、水平方向を第１の方向、奥行方向を第２の方向、上下方向を第３の方向と称する。
【００５３】
第２の実施形態の半導体装置は、トランジスタ２００である。トランジスタ２００は、酸化物半導体をチャネル層とする酸化物半導体トランジスタである。トランジスタ２００は、ゲート電極がチャネル層を囲んで設けられる、いわゆるＳｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。トランジスタ２００は、いわゆる縦型トランジスタである。
【００５４】
トランジスタ２００は、チャネル層１０（酸化物半導体層）、ゲート電極１２、ゲート絶縁層１４、ソース電極１６（第１の電極）、ドレイン電極１８（第２の電極）、層間絶縁層２０を備える。
【００５５】
ソース電極１６は、第１の電極の一例である。ソース電極１６は、例えば、金属、金属化合物、半導体、又は、導電性酸化物である。ソース電極１６は、２種以上の材料の積層構造であっても構わない。ソース電極１６は、例えば、金属と導電性酸化物の積層構造である。ソース電極１６は、例えば、タングステン（Ｗ）と酸化インジウムスズ（ＩＴＯ）との積層構造である。例えば、ソース電極１６のチャネル層１０側の表面は、酸化インジウムスズである。
【００５６】
ドレイン電極１８は、第２の電極の一例である。ドレイン電極１８は、例えば、金属、金属化合物、半導体、又は、導電性酸化物である。ドレイン電極１８は、２種以上の材料の積層構造であっても構わない。ドレイン電極１８は、例えば、金属と導電性酸化物の積層構造である。ドレイン電極１８は、例えば、タングステン（Ｗ）と酸化インジウムスズ（ＩＴＯ）との積層構造である。例えば、ドレイン電極１８のチャネル層１０側の表面は、酸化インジウムスズである。
【００５７】
チャネル層１０は、ソース電極１６とドレイン電極１８との間に設けられる。チャネル層１０は、酸化物半導体層の一例である。トランジスタ２００のオン動作時に、チャネル層１０に電流経路となるチャネルが形成される。チャネル層１０は、第３の方向に延びる。チャネル層１０は、第３の方向に延びる柱状である。チャネル層１０は、例えば、円柱状である。
【００５８】
チャネル層１０は、酸化物半導体である。チャネル層１０は、金属酸化物である。チャネル層１０は、例えば、アモルファスである。
【００５９】
チャネル層１０は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含む。チャネル層１０の、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である。すなわち、Ａｌ／（Ｉｎ＋Ａｌ＋Ｚｎ）で表記される原子比が、８％以上２３％以下である。
【００６０】
チャネル層の第１の方向の幅は、例えば、２０ｎｍ以上１００ｎｍ以下である。
【００６１】
ゲート電極１２は、例えば、金属、金属化合物、又は、半導体である。ゲート電極１２は、例えば、タングステン（Ｗ）である。ゲート電極１２のゲート長は、例えば、２０ｎｍ以上１００ｎｍ以下である。
【００６２】
ゲート電極１２は、チャネル層１０を囲んで設けられる。ゲート電極１２は、チャネル層１０の周囲に設けられる。
【００６３】
ゲート電極１２は、例えば、金属、金属化合物、又は、半導体である。ゲート電極１２は、例えば、タングステンである。
【００６４】
ゲート電極１２のゲート長（第３の方向の幅）は、例えば、２０ｎｍ以上１００ｎｍ以下である。
【００６５】
ゲート絶縁層１４は、チャネル層１０とゲート電極１２との間に設けられる。ゲート絶縁層１４は、チャネル層１０を囲んで設けられる。ゲート絶縁層１４は、例えば、酸化物、又は、酸窒化物である。ゲート絶縁層１４は、例えば、酸化シリコン、又は、酸化アルミニウムである。ゲート絶縁層１４の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
【００６６】
層間絶縁層２０は、例えば、ソース電極１６とゲート電極１２との間、ドレイン電極１８とゲート電極１２との間に設けられる。層間絶縁層２０は、ソース電極１６、ドレイン電極１８、及び、ゲート電極１２の電気的分離を行う。層間絶縁層２０は、例えば、酸化物である。層間絶縁層２０は、例えば、酸化シリコンである。
【００６７】
以上、第２の実施形態によれば、第１の実施形態と同様、高い移動度と高い耐熱性を備えた酸化物半導体トランジスタ２００が実現される。また、第２の実施形態によれば、ＳＧＴであることにより、単位面積あたりに高い密度でトランジスタを配置することが可能となる。
【００６８】
（第３の実施形態）
第３の実施形態の半導体装置は、酸化物半導体層とゲート絶縁層との間に設けられ、酸化物半導体層及びゲート絶縁層と異なる材料の第１の酸化物層と、第１の電極及び第２の電極の少なくともいずれか一方と酸化物半導体層との間に設けられ、酸化物半導体層及びゲート絶縁層と異なる材料の第２の酸化物層と、を備える点で、第２の実施形態の半導体装置と異なっている。以下、第１及び第２の実施形態と重複する内容については、一部記述を省略する。
【００６９】
図６、図７は、第３の実施形態の半導体装置の模式断面図である。図７は、図６のＢＢ’断面図である。図６において、水平方向を第１の方向、奥行方向を第２の方向、上下方向を第３の方向と称する。
【００７０】
第３の実施形態の半導体装置は、トランジスタ３００である。トランジスタ３００は、酸化物半導体をチャネル層とする酸化物半導体トランジスタである。トランジスタ３００は、ゲート電極がチャネル層を囲んで設けられる、いわゆるＳＧＴである。トランジスタ３００は、いわゆる縦型トランジスタである。
【００７１】
トランジスタ３００は、チャネル層１０（酸化物半導体層）、ゲート電極１２、ゲート絶縁層１４、ソース電極１６（第１の電極）、ドレイン電極１８（第２の電極）、層間絶縁層２０、第１の酸化物層２２、第２の酸化物層２４を備える。
【００７２】
第１の酸化物層２２は、チャネル層１０とゲート絶縁層１４との間に設けられる。第１の酸化物層２２は、チャネル層１０及びゲート絶縁層１４と異なる材料で形成される。
【００７３】
第１の酸化物層２２は、例えば金属酸化物で形成される。第１の酸化物層２２には、例えば、酸化ガリウム、酸化アルミニウム、酸化ハフニウム、又は、シリコンを含む酸化インジウムガリウムを適用することが可能である。
【００７４】
第１の酸化物層２２を備えることにより、例えば、キャリアの移動度が大きくなりトランジスタ３００の特性が向上する。
【００７５】
第２の酸化物層２４は、ソース電極１６とチャネル層１０との間、及び、ドレイン電極１８とチャネル層１０との間に設けられる。第２の酸化物層２４は、チャネル層１０及びゲート絶縁層１４と異なる材料で形成される。第２の酸化物層２４は、第１の酸化物層２２と同一の材料で形成されても構わない。
【００７６】
第２の酸化物層２４は、ソース電極１６とチャネル層１０との間、及び、ドレイン電極１８とチャネル層１０との間の抵抗を低減する機能を有する。
【００７７】
第２の酸化物層２４は、例えば金属酸化物で形成される。第２の酸化物層２４には、例えば、酸化ガリウムに亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、錫（Ｓｎ）、インジウム（Ｉｎ）などを含む酸化物、酸化インジウム、酸化ガリウムを適用することが可能である。
【００７８】
第２の酸化物層２４を備えることにより、例えば、寄生抵抗が低減されトランジスタ３００のオン抵抗が低減する。
【００７９】
なお、第２の酸化物層２４は、ソース電極１６とチャネル層１０との間、及び、ドレイン電極１８とチャネル層１０との間のいずれか一方にのみ設けられても構わない。また、第１の酸化物層２２及び第２の酸化物層２４のいずれか一方のみを備える構成であっても構わない。
【００８０】
以上、第３の実施形態によれば、第１の実施形態と同様、高い移動度と高い耐熱性を備えた酸化物半導体トランジスタ３００が実現される。また、第３の実施形態と同様、ＳＧＴであることにより、単位面積あたりに高い密度でトランジスタを配置することが可能となる。また、第１の酸化物層２２及び第２の酸化物層２４を備えることにより、更に特性の向上したトランジスタ３００が実現される。
【００８１】
（第４の実施形態）
第４の実施形態の半導体記憶装置は、第１の方向に延びる第１の配線と、第１の配線の一方の側に設けられ、第１の方向と交差する第２の方向に延びる第２の配線と、第１の配線の他方の側に設けられ、第２の方向に延びる第３の配線と、一方の側に設けられた第１のメモリセルと、他方の側に設けられた第２のメモリセルと、を備え、第１のメモリセル及び第２のメモリセルのそれぞれが、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含み、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である酸化物半導体層と、酸化物半導体層を囲むゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、酸化物半導体層の一端に電気的に接続されたキャパシタと、を有し、第１のメモリセルの酸化物半導体層の他端に第１の配線が電気的に接続され、第２のメモリセルの酸化物半導体層の他端に第１の配線が電気的に接続され、第１のメモリセルのゲート電極に第２の配線が電気的に接続され、第２のメモリセルのゲート電極に第３の配線が電気的に接続される。第１のメモリセル及び第２のメモリセルが、第２の実施形態の半導体装置の酸化物半導体層の一端に電気的に接続されたキャパシタを備える。以下、第１ないし第３の実施形態と重複する内容については一部記述を省略する。
【００８２】
第４の実施形態の半導体記憶装置は、半導体メモリ４００である。第４の実施形態の半導体記憶装置は、Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＤＲＡＭ）である。半導体メモリ４００は、第２の実施形態のトランジスタ２００を、ＤＲＡＭのメモリセルのスイッチングトランジスタとして使用する。
【００８３】
図８は、第４の実施形態の半導体装置のブロック図である。
【００８４】
図８に示すように、半導体メモリ４００は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
【００８５】
図９、図１０は、第４の実施形態の半導体装置のメモリセルアレイの模式断面図である。図９は、第１の方向と第３の方向を含む面の断面図、図１０は、第２の方向と第３の方向を含む面の断面図である。第１の方向と第２の方向は交差する。第１の方向と第２の方向は、例えば垂直である。第３の方向は、第１の方向及び第２の方向に対して垂直な方向である。第３の方向は、例えば基板に対して垂直な方向である。
【００８６】
第４の実施形態のメモリセルアレイ２１０は、メモリセルが立体的に配置された三次元構造を備える。図９、図１０において破線で囲まれた領域がそれぞれ１個のメモリセルを表している。
【００８７】
メモリセルアレイ２１０は、シリコン基板２５０（基板）を備える。メモリセルアレイ２１０は、シリコン基板２５０の上に、例えば、複数のビット線ＢＬと複数のワード線ＷＬを備える。ビット線ＢＬは第１の方向に伸長する。ワード線ＷＬは第２の方向に伸長する。
【００８８】
ビット線ＢＬとワード線ＷＬとは、例えば、垂直に交差する。ビット線ＢＬとワード線ＷＬとの交差する領域に、メモリセルが配置される。メモリセルには、第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２が含まれる。
【００８９】
第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２に接続されるビット線ＢＬがビット線ＢＬｘ（第１の配線）である。第１のメモリセルＭＣ１に接続されるワード線ＷＬがワード線ＷＬｘ（第２の配線）である。第２のメモリセルＭＣ２に接続されるワード線ＷＬがワード線ＷＬｙ（第３の配線）である。ワード線ＷＬｘ（第２の配線）は、ビット線ＢＬｘ（第１の配線）の一方の側に設けられる。ワード線ＷＬｙ（第３の配線）は、ビット線ＢＬｘ（第１の配線）の他方の側に設けられる。
【００９０】
メモリセルアレイ２１０は、複数のプレート電極線ＰＬを有する。プレート電極線ＰＬは各メモリセルのプレート電極に接続される。
【００９１】
メモリセルアレイ２１０は、各配線及び各電極の電気的分離のために層間絶縁層２６０を備える。
【００９２】
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に電気的に接続される。
【００９３】
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００９４】
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、ビット線ＢＬの電位を検知して増幅する機能を備える。
【００９５】
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
【００９６】
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、シリコン基板２５０を用いて形成される図示しないトランジスタや配線層によって構成される。
【００９７】
ビット線ＢＬ及びワード線ＷＬは、例えば金属である。ビット線ＢＬ及びワード線ＷＬは、例えば、窒化チタン、タングステン、又は、窒化チタンとタングステンの積層構造である。
【００９８】
図１１は、第４の実施形態の半導体装置の第１のメモリセルの模式断面図である。図１２は、第４の実施形態の半導体装置の第２のメモリセルの模式断面図である。
【００９９】
第１のメモリセルＭＣ１は、シリコン基板２５０とビット線ＢＬｘ（第１の配線）との間に設けられる。シリコン基板２５０と第２のメモリセルＭＣ２との間に、ビット線ＢＬｘ（第１の配線）が設けられる。第１のメモリセルＭＣ１は、ビット線ＢＬｘ（第１の配線）の一方の側に設けられる。第２のメモリセルＭＣ２は、ビット線ＢＬｘ（第１の配線）の他方の側に設けられる。
【０１００】
第２のメモリセルＭＣ２は、第１のメモリセルＭＣ１を上下反転させた構造を有する。第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２は、それぞれトランジスタ２００及びキャパシタ２０１を備える。
【０１０１】
トランジスタ２００は、チャネル層１０（酸化物半導体層）、ゲート電極１２、ゲート絶縁層１４、ソース電極１６（第１の電極）、ドレイン電極１８（第２の電極）を備える。トランジスタ２００は、第２の実施形態のトランジスタ２００と同様の構成を備える。
【０１０２】
チャネル層１０は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び、亜鉛（Ｚｎ）を含む。チャネル層１０の、インジウム、アルミニウム、及び、亜鉛の総和に対するアルミニウムの原子比が８％以上２３％以下である。すなわち、Ａｌ／（Ｉｎ＋Ａｌ＋Ｚｎ）で表記される原子比が、８％以上２３％以下である。
【０１０３】
キャパシタ２０１は、セル電極７１、プレート電極７２、キャパシタ絶縁膜７３を備える。セル電極７１及びプレート電極７２は、例えば、窒化チタンである。また、キャパシタ絶縁膜７３は、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層構造を有する。
【０１０４】
キャパシタ２０１は、第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２のチャネル層１０の一端に接続される。キャパシタ２０１のセル電極７１は、ドレイン電極１８に接続される。プレート電極７２はプレート電極線ＰＬに接続される。
【０１０５】
ソース電極１６はビット線ＢＬに接続される。ゲート電極１２はワード線ＷＬに接続される。
【０１０６】
なお、図９、図１０、図１１、図１２では、ビット線ＢＬとソース電極１６、及び、ワード線ＷＬとゲート電極１２は、同一の材料で同時形成される場合を例に示している。ビット線ＢＬとソース電極１６、及び、ワード線ＷＬとゲート電極１２は、それぞれ異なる材料で別々に形成されるものであっても構わない。
【０１０７】
第１のメモリセルＭＣ１のチャネル層１０のキャパシタ２０１が接続される側と反対側の端部（他端）に、ビット線ＢＬｘ（第１の配線）が電気的に接続される。第２のメモリセルＭＣ２のチャネル層１０のキャパシタ２０１が接続される側と反対側の端部（他端）にビット線ＢＬｘ（第１の配線）が電気的に接続される。
【０１０８】
第１のメモリセルＭＣ１のゲート電極１２にワード線ＷＬｘ（第２の配線）が電気的に接続される。また、第２のメモリセルＭＣ２のゲート電極１２にワード線ＷＬｙ（第３の配線）が電気的に接続される。
【０１０９】
第４の実施形態によれば、第２の実施形態のトランジスタ２００をＤＲＡＭのスイッチングトランジスタとして用いることにより、メモリ特性の向上した半導体メモリが実現される。
【０１１０】
第４の実施形態では、第２の実施形態のトランジスタ２００をＤＲＡＭのスイッチングトランジスタとして用いる場合を例に説明したが、第２の実施形態のトランジスタ２００に代えて、第３の実施形態のトランジスタ３００を適用することも可能である。
【０１１１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１２】
１０        チャネル層（酸化物半導体層）
１２        ゲート電極
１４        ゲート絶縁層
１６        ソース電極（第１の電極）
１８        ドレイン電極（第２の電極）
２２        第１の酸化物層
２４        第２の酸化物層
１００      トランジスタ（半導体装置）
２００      トランジスタ（半導体装置）
２０１      キャパシタ
２５０      シリコン基板（基板）
３００      トランジスタ（半導体装置）
４００      半導体メモリ（半導体記憶装置）
ＢＬｘ      ビット線（第１の配線）
ＭＣ１      第１のメモリセル
ＭＣ２      第２のメモリセル
ＷＬｘ      ワード線（第２の配線）
ＷＬｙ      ワード線（第３の配線）
【図１】
2020198343.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2020198343.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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