(57)【要約】【課題】ＳｉＣ−ＭＯＳＦＥＴにおいて高耐圧、大電流が可能で低オン電圧、低スイッチング損失、低ノイズを実現する半導体装置を提供する。【解決手段】高チャネル移動度を有するSi-MOSFETと高バルク移動度を有するＳｉＣからなるドリフト層を組み合わせたＳｉＣ−ＭＯＳＦＥＴとする。第一導電型と第二導電型のドリフト層を交互に形成したＳｉＣウェハと第二導電型のＳｉウェハを接合させてトレンチゲートをSiCの一部まで掘り、MOSFETを作製し、該SiCに隣接した該Si領域に第二導電型ブロック領域をもうけたことを特徴とするMOSFET。【選択図】図１
2020096086.tif 000002
【特許請求の範囲】
【請求項１】
裏面側からドレイン電極、SiC層からなる第一導電型の第一のドレイン拡散層が配置され、その上にSiC層から成るドレイン拡散層より低濃度の第一導電型のドリフト層と、第一導電型のドリフト層と概ね同じ濃度の第二導電型のドリフト層が交互に並び、ＳiC層の上部に第二導電型のＳｉ基板が直接接合し、よって各第一及び第二導電型のドリフト層はそれぞれドレイン拡散層と下部で接し、更に各第一及び第二導電型のドリフト層は上部で第二導電型Siに接し、該第二導電型Ｓｉ基板の表面側から当該Si/SiC接合界面より深いSiC層内部まで溝を掘り、該Si基板-該Si/SiC界面-該SiC基板にわたる側面に酸化膜及び電極を設け、当該Si基板上部に第一導電型のソース拡散層と第二導電型基板拡散層を有するＭＯＳ構造が形成されている事を特徴とした事を特徴としたパワー半導体素子。
【請求項２】
前記、ＳｉＣ基板の上部にＳｉ基板を直接接合させたパワー素子において、複数のゲート電極はストライプ状に並び、交互に配置された第一導電型と第二導電型ドリフト層方法もゲート電極と平行にストライプ状に並び、各ゲート電極下部は第一導電型のドリフト層に覆われている事を特徴とした請求項１に記載のパワー半導体素子。
【請求項３】
前記、ＳｉＣ基板の上部にＳｉ基板を直接接合させたパワー素子において、複数のゲート電極はストライプ状に並び、交互に配置された第一の導電型と第二導電型のドリフト層方法はゲート電極と直交する様に平行にストライプ状に並んでいる事を特徴とした請求項１に記載のパワー半導体素子。
【請求項４】
前記、ＳｉＣ基板の上部にＳｉ基板を直接接合させたパワー素子において、複数のゲート電極はストライプ状に並び、交互に配置されたn型とp型ドリフト層方法もストライプ状に並び、各n型とp型ドリフト層の横幅は凡そ同じで有る事を特徴とした請求項２と３に記載のパワー半導体素子。
【請求項５】
前記、ＳｉＣ基板の上部にＳｉ基板を直接接合させたパワー素子において、複数のゲート電極は円形に孤立して並び、同じく円形の第一導電型のドリフト層が各円形ゲート電極の真下に配置され、各孤立した第一導電型のドリフト層の間を埋める様に第二導電型のドリフト層が配置される事を特徴とした請求項１に記載のパワー半導体素子。
【請求項６】
前記、ＳｉＣ基板の上部にＳｉ基板を直接接合させたパワー素子において、交互に配置された第一導電型と第二導電型ドリフト層の内第二導電型のドリフト層は下部がドレイン拡散層まで到達せず、第二導電型のドリフト層の下部とドレイン拡散層の間は単一の第一導電型のドリフト層で形成される事を特徴とした請求項２と３と５に記載のパワー半導体素子。
【請求項７】
前記ＭＯＳ構造におけるゲート電極の形状がトレンチゲート型であり、該トレンチゲートの先端部は第一導電型のSiCドリフト層部内に0.5ミクロンメータ以上深くに位置する事を特徴とした請求項１に記載のパワー半導体素子。
【請求項８】
前記ＭＯＳ構造におけるゲート電極の形状がトレンチゲート型であり、該トレンチゲートの先端部角に最低0.05um、最大でゲート幅の半分の曲率半径の丸みを持たせる事を特徴とした請求項１に記載のパワー半導体素子。
【請求項９】
チャンネル幅を稼ぐために複数のトレンチゲートが平行に設けられ、ゲート間に挟まれた第二の導電型のSi基板の水平方向の幅が2ミクロンメータ以下である事を特徴とした請求項２と３に記載のパワー半導体素子。
【請求項１０】
チャンネル幅を稼ぐために複数の円形の孤立トレンチゲートが設けられ、隣り合うゲート間に挟まれた第二の導電型のSi基板の水平方向の幅が2ミクロンメータ以下である事を特徴とした請求項５に記載のパワー半導体素子。
【請求項１１】
前記第二導電型Ｓｉ基板において、該第一導電型SiC界面に接合した底辺部に該第二導電型Ｓｉ基板よりも高い濃度の第二導電型ブロック拡散領域を形成する事を特徴とした請求項１に記載のパワー半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用スイッチング素子等に適したMOS型トランジスタ素子とその製造方法。
【背景技術】
【０００２】
電力用半導体デバイスの分野では、従来SiによるIGBTやMOSFET等のパワースイッチが多用されてきたが、脱炭素社会に向けたエネルギー効率化目標に対して、それらの性能は限界に近づいていると言われている。一方、近年ワイドバンドギャップと言われる新結晶素材による代替技術の発展が期待されているが、性能、コスト、及び信頼性面において技術的課題が多く量産が容易ではないため、その改善が強く望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許5,506,421号
【特許文献２】米国特許5,396,085号
【特許文献３】特開2002-076339
【非特許文献】
【０００４】
【非特許文献１】”Lateral n-channel inversion mode 4H-SiC MOSFETs”, S.Sridenvan et.al. IEEE Electron Device Letters, ( Volume: 19, Issue: 7, July 1998 )
【非特許文献２】”Determination of intrinsic phonon-limited mobility and carrier transport property extraction of 4H-SiC MOSFET”, Noguchi, et.al. 9.3.1 IEDM17, pp219-222. (2017)
【非特許文献３】”1800V Bipolar mode MOSFETs: a first application of Silicon wafer Direct Bonding (SDB) technique to a power device”, A. Nakagawa,IEDM86, 5.6, pp122-125
【非特許文献４】“創エネ・省エネデバイスを目指す異種半導体材料の貼り合わせ”, 重川直輝、J. Vac. Soc. Jpn. Vol. 60, No.11, (2017) 421-427.
【非特許文献５】”Theory of semiconductor superjunction devoces”, Tatsuhiko Fujihira, Jpn. J. Apple. Physics, Vol. 36, pp6254-6262, (1997)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワートランジスタとして主流となっているのはシリコン材料（以下Siと呼ぶ ）によるIGBTとMOSFETである。IGBTはバイポーラ型素子であるため、キャリヤの伝導度変調作用により、Ｐ型コレクタ層上の低濃度Ｎ型ドリフト層の低抵抗化が可能となり、高耐圧且つ大電流が実現できる。ところがターンオフ動作の際に、高水準注入された電子とホールは再結合によるキャリヤ消滅時間を要し、立下りに時間を要する為スイッチング動作が遅くなるのでターンオフ損失が増大する。これに対してSiによるMOSFET（以下Si-MOSFETと呼ぶ）はユニポーラ型素子なので高濃度ドレイン拡散層上の低濃度ドレイン拡散層（以下ドリフト層）においては再結合速度が問題にならないのでターンオフ損失が低くなるという利点がある。しかし高電圧向けに耐圧を上げようとドリフト層を厚くした場合、オン状態の時に抵抗が高くなり、オン電圧が上がってしまいエネルギー損失が増大するという欠点があり高電圧向け用途には不向きである。図１１(1)に従来例のSi-MOSFETの断面図を示す。
【０００６】
一方、Si-MOSFETに於いて比較的高電圧且つオン抵抗を下げる為のデバイス構造が提案されており、超接合半導体素子と言われている（特許文献３と、非特許文献５）。図１２は非特許文献５に記載された断面図である。同じくSi- MOSFET構造である図１１（１）との違いはドリフト層が不純物濃度を高めたｎ型の領域３０４とｐ型の領域３０５を交互に配置した並列PN層と成っている点である。オフ状態では、不純物濃度が高くても、各ｐｎ接合において空乏層がその両側の横方向に広がりドリフト領域全体が空乏化するため、高耐圧化を図ることができる。
【０００７】
更に1000Vを超える高耐圧デバイスを実現するために、近年ワイドバンドギャップ半導体が代替可能な次世代パワー半導体材料として期待されている。中でもシリコンカーバイド (以下SiC）と窒化ガリウム (以下GaN)は、いずれもバンドギャップがSiの3倍程度あり、絶縁耐圧も約10倍程度高い、一方移動度はSiと同等である。このような利点から高電圧向け用途においてもウェハを薄くして使用することが出来、オン抵抗を下げられるので高電圧且つ高速動作が可能になる。更に高温動作が可能で、熱伝導率が高く放熱性に優れるので冷却が容易で、高速かつ大電力用途のパワー半導体素子材料として大いに期待されている。しかし、ＳiCはウェハコストが高いこと、及びＳｉと比較しウェハプロセスにおいて高温の熱処理工程が必要になること等が製造上の課題とされている。
【０００８】
SiC結晶により作製されたMOSFET（以下、従来のSiC-MOSFETと呼ぶ）は研究が開始されてから（非特許文献１）長い期間が経過したが、ゲート熱酸化膜界面の品質に起因する伝導電子の低チャネル移動度（Siに比べ約2桁小さい）の問題の原因は未だ十分解明されていない。その原因はゲート絶縁膜とＳｉＣとの界面での欠陥（界面準位密度）が多いために、チャネル移動度が低くなってしまう事が原因であると推測されている（非特許文献２）。すなわちＳｉＣのバルク結晶中の電子移動度は800-1000 cm/v・secであるにもかかわらず、MOSFETにおける表面チャネル移動度は10 cm/v・sec (Si面)と極めて低いことが知られている。
【０００９】
そのため、デバイス動作においては基板ドレイン拡散層上に形成されるSiCドリフト層の抵抗が十分低いのにもかかわらず、MOSFETのチャネル抵抗があまりにも高いという深刻な問題に陥っている。その結果、オン電圧が上昇してエネルギー損失を増大させてしまい、ＳiＣの長所を十分生かすことができていない。図１１(2)は従来例のSiC-MOSFETの断面図である。ここではゲート酸化膜下の界面準位７１１によりチャネル電子伝導が阻害される為に電流利得が小さくなってしまう。又、トレンチ型の縦型SiC-MOSFET構造（特許文献１）においては、駆動能力を上げようとゲート酸化膜を薄くしても、SiC熱酸化膜の品質が劣化しやすく耐圧が低い為、ゲートの底面隅部７３１での絶縁破壊不良が頻繁に起こる。このような欠陥の多いSiC界面状態や熱酸化膜質を改善させる手段として、様々なアニール方法等が試みられてきたものの、劣化の根本原因は十分解明されていない。そのために基本原理からの界面状態の理解についての抜本的な見直しが必要とされている。(非特許文献２）このような状況において本願発明の解決すべき課題は、オン動作損失が少なく、且つ高耐圧化が可能なＳｉＣ結晶を用いたMOSFETを実現することである。
【００１０】
従来例における課題を解決するために、特許文献２においてはSiC上にSi-MOSFETを積層した構造が考案された。図１３に当該公知例の断面図を示す。当該構造においてはメサ型のSi-MOSFETについてサイドウォールゲート５０を用いたもので、トレンチ底にSiCのSchottky接合ゲート６２を設けたMESFETを能動負荷としたものである。この構造はSi-MOSFETによりチャネル抵抗を下げるとともに、ドリフト層に抵抗の低いSiC基板４８を用いる事で素子全体のオン抵抗を下げる事を意図しているものと思われる。Si中での許容電界強度（0.33MV/cm）はSiCの1/10程度しかないので、SiC中の高電界(>1MV/cm)から一桁以上減衰させないとアバランシェ降伏を起こしてしまうが、当該メサ型Si底辺にはＮ＋層57が形成されている為にオフ状態においては該SiCドリフト層からの強い電界により逆にSi電位を上昇させてしまう。しかし当該特許では電界を減衰させるためにメサ幅（チャネル幅）を可能な限り狭く狭チャネル効果による電位降下によりSiへの電界の進入を抑制できると説明しているが、高密度のＮ型空間電荷による大幅な電位上昇が起こるので緩和に逆行し効果は望めない。
【００１１】
一方、当該特許ではオン状態では図１３のサイドウォ―ル型トレンチゲート50の下端がSiとSiCによるヘテロ接合位置５６‘よりも上方にある為、SiC領域の表面電位にはトレンチゲートからの電界効果が及ばず電子は伝導帯段差を乗り越えられずにチャネル伝導を妨げてしまう。しかしながら当該特許の構造においてはトレンチ底面と側面にMESFETを構成する為にショットキー電極５２を形成しなくてはならず、当該電極上部端を当該SiC/Si界面に出来るだけ近づける必要がある事から、物理的にサイドウォールゲート下端の位置をヘテロ接合位置より下げる事は不可能である。
【課題を解決するための手段】
【００１２】
本願発明においてはSiCドリフト層上に高いチャネル移動度を持つSi-MOSFETを積層し、SiCドリフト層はｎ型の領域とｐ型の領域を交互に配置した並列PN層とする新たなデバイス構造と、その製造方法を考案し、上記既存デバイスの持つ課題を解決した。以下に具体的な解決手段を以下に列挙する。
【００１３】
本願発明に係るパワー半導体素子は、底面側からドレイン電極、第一導電型の拡散層及び第一導電型のドリフト層をこの順に有する第一導電型のＳiC基板と、その上に第二導電型のＳi基板が直接接合される。Si表面側から当該Si基板及びSiC基板の一部までに及ぶ溝（リセス溝）を掘り、ゲート酸化膜を介して多結晶Siないし金属を埋込み、トレンチゲートが形成される。ここで当該ゲートの底面位置はSiCとSiの接合位置よりも下方になるものとする。一方、第二導電型Ｓｉ基板の表面側上部にはゲート電極配線、及びソース拡散層と第二導電型Si拡散層の両者にコンタクト接続する電極配線を有するＭＯＳＦＥＴが作製される事を特徴とする。
【００１４】
好適にはトレンチゲートの下端位置は第一導電型SiCのドリフト層と第二導電型Si基板のヘテロ接合位置よりも0.5um以上深くすることで、オン状態においてはSiCドリフト層のMOS界面に電界効果を及ぼし、伝導電子がSi/SiC伝導帯ヘテロ接合のエネルギー段差を容易に乗り越えるようにして円滑にドレイン電流を流すことができる。一方オフ状態においては逆バイアス状態となる為、第一導電型SiCドリフト層からの高電界を第二導電型Si基板において減衰させなくてはならないが、該SiCドリフト層とSi基板界面をトレンチゲート間の奥方向に配置する事で電界の壁となり、Si中への電界の進入を緩和する事が出来る。更に、トレンチゲート底部の隅の角が尖っていては電界集中により絶縁破壊が起こる恐れがあるので、角部を丸めておく必要がある。例えば0.05um以上の曲率半径であれば良い。これは電界強度がゲートの曲率半径に反比例するからであり、出来ればゲート幅半分の曲率である事が望ましい。
【００１５】
本願発明に係るパワー半導体素子においては、前記オフ状態において第二導電型Ｓｉ基板での電界を更に大幅に緩和させなくてはならない。好適には、トレンチゲート間で生じる狭チャネル効果により、Si内の電位分布が空間的変調を受け低下し、電界強度を弱めるように間隔を狭く設定する事は有効である。それに加えて第二導電型Ｓｉ基板の底部に第二導電型ブロック領域を設ける事によりSiへの電界の進入を一層阻止できる方策を考案した。当該ブロック層を設ける事で、オフ状態に空乏層幅を制限出来るので、過度にトレンチゲート間隔のみを狭くする事に依存する必要はなくなる。更にオン状態おいても当該ブロック層がチャネル表面電位を決定し実質的なチャネル長を決定するので当該Si基板の厚みに依存せずに安定した電流を供給する事が可能になる。以上本願発明においては、該トレンチのSiCリセス溝、ゲート間狭チャネル効果及びブロック層形成の導入によりオン状態及びオフ状態において安定的に高い性能を達成することが実現できる。
【００１６】
一方SiCドリフト層は第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層から成り、第一導電型領域はオン状態ではソース拡散層よりドレイン拡散層へ電流を流す。ゲートは上から見ると例えばストライプ状に設けられ、並列ｐｎ層ドリフト層は同じくゲートと平行のストライプ状に設けられ、ゲート直下は第一導電型領域に成る様に形成する。或いはゲートのストライプとｐｎ層のストライプの方向が直交する様に設ける事も可能である。SiCドリフト層において第一導電型領域と第二導電型領域のp型とn型の不純物濃度はほぼ同濃度とする。オフ状態ではドレインとソース間に高い電位差が印可されるが、交互に配置した第一導電型領域と第二導電型領域は共に空乏化される最大不純物濃度に設定する。それによりオフ状態でドレインとソース間に最大電位差が与えられた際に、SiCドリフト層電界はドリフト層の長さに概ね反比例し、接合破壊が起こらぬ様にドリフト層の長さを設定する。それによりオン抵抗の一部であるドリフト層抵抗はドリフト層の長さに比例し、よってオフ状態でのドレインとソース間に与えられる電位差に比例する。ドリフト層が第二導電型領域の単層の場合に比べ第二導電型領域の不純物濃度を上げれる事が可能と成り、よってオン抵抗を下げる事が出来る。
【００１７】
本願発明に係るパワー半導体素子の製造方法は、第一導電型と第二導電型の双方のドリフト層が交互に配列する様に形成（非特許文献）したＳｉＣウェハと第二導電型のＳｉウェハを表面活性化接合技術（非特許文献３，４）により合体させた後、研磨して薄膜化した後、該Si側からトレンチ溝を掘り、該Si基板及び該SiC基板の一部（リセス溝）まで削る。その後、ゲート酸化膜を成膜させた後、多結晶シリコンで該トレンチに埋込みゲート電極を形成する。トレンチゲート間の第二導電型Si基板底部には第二導電型ブロック層が形成されており、ソース領域及び基板との電気的接合の為の第一、及び第二導電型拡散層、及び該拡散層に接する電極を形成することを特徴とするMOSFETである。
【発明の効果】
【００１８】
本願発明のデバイス構造、及びこれに好適な製造方法により、損失が少なく高耐圧化が可能なMOSFETを提供する。オン状態動作において、即ち解決が必要であったＳｉＣの酸化膜界面の欠陥によるチャネル移動度劣化の問題を、Si結晶を用いたMOSチャネルに転換することで回避することが可能になる。特に該SiC/Siヘテロ接合部分に対しトレンチゲートをSiC（リセス溝）側に十分オーバーラップさせる事でオン状態において電子が伝導帯エネルギー段差を乗り越え易くして大きなドレイン電流を取り出す事が可能になる。そして、第二導電型ブロック層を同型Si基板底部に設ける事で実質的なチャネル長が決定されるので、該基板厚さが多少バラついても常に安定した電流を流す事ができる。この構造によりソースからドレインに至るSi及びSiC全導電領域に渡って高い伝導度が安定的に維持でき、低いオン電圧を達成することができる。そして入力にはSi-MOSFET構造を採用しているので、ゲート入力パルス振幅が従来のSiC-MOSFETより低くできるので発振雑音や輻射も低減できる。
【００１９】
他方、オフ状態における従来のSi-MOSFETでは高耐圧化についてはドリフト層を厚くする以外に方策が無かったが、特に本願発明においてはドリフト層にＳiＣを用いているため性能の大幅な向上が可能になる。該SiCのドリフト層からの強い電界がSi領域に進入する事を防ぐための方策として、トレンチゲート間を狭くする事により生じる狭チャネル効果作用、そして該狭チャネル効果を増強する、Si面領域に形成した第二導電型ブロック層の形成によりSi中への電界の進入が効果的に阻止できる。更に該トレンチゲートをSiC領域（リセス溝）まで形成させる事も該第二導電型Si基板への電界進入の抑制に有効である。これらの方策を適正に組み合わせる事により低いオン抵抗の実現と高電圧オフ状態でのSi基板中でのアバランシェ降伏が抑止でき、従来のSi-MOSFET、Si-IGBT、及びSiC-MOSFETでは実現できなかった高い素子性能が達成されるものである。
【００２０】
他方SiC内のドリフト層を第一導電型ドリフト領域と第一導電型層と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とする超接合素子形状とする事で、オフ時にｐとｎ層を完全空乏化出来、それによりドリフト層内の電界を概ね一定にする事が可能となり、n層の不純物濃度を高濃度化出来る。よってドリフト層内のn層の抵抗を下げる事が出来、オン抵抗を下がる事が出来る。
【図面の簡単な説明】
【００２１】
【図１】第一の本願発明に係るデバイスの断面構造図である。
【図２】第一の本願発明に係るデバイスの平面構造図である。
【図３】第一の本願発明に係るデバイスのバンドダイアグラム図である。
【図４】第二の本願発明に係るデバイスの断面構造図である。
【図５】第二の本願発明に係るデバイスの平面構造図である。
【図６】第三の本願発明に係るデバイスの断面構造図である。
【図７】第三の本願発明に係るデバイスの平面構造図である。
【図８】第四の本願発明に係るデバイスの断面構造図である。
【図９】第五の本願発明に係るデバイスの断面構造図である。
【図１０】第六の本願発明に係るデバイスの断面構造図である。
【図１１】従来例の説明図。 (1)は従来例のSi-MOSFET断面図、及び(2)は従来例のSiC-MOSFETの断面図
【図１２】非特許文献５における公知例の素子断面図
【図１３】特許文献１における公知例の素子断面図
【発明を実施するための形態】
【００２２】
本願発明においてはMOSFET部分をSiで構成し、ｐ層とｎ層を交互に配列するドリフト層部分をSiCにより構成された新たなパワーＭＯＳＦＥＴ構造について考案したものである。
【実施例】
【００２３】
第一の実施例について図１を用いて以下に詳細に説明する。図１は、本発明に係るMOSFETの鳥瞰図である。図中の符号１０は第一導電型、例えばｐ型拡散層である。以下第一の導電型はn型とし、第二導電型はｐ型とするが逆も可である。１はゲート電極、３はソース拡散層、４ はp型のSiバルク層、５は ｐ型基板より高濃度のｐ型基板でブロック領域と記載、６は n型のＳiＣからなるドリフト領域、7は n型のＳiＣにおけるドレイン拡散層、１５はｐ型のSiCからなるドリフト領域、１２は層間絶縁膜、1３ はドレイン電極である。従来のＳｉＣ-MOSFETとは異なり、MOSFET領域内にあるｐ型ブロック領域５、ｎ型ソース拡散層３、ｐ型拡散層１０及びｐ型バルク層４はSi基板内において構成され、ｎ型ドレイン拡散層７とｎ型ドリフト層６とｐ型ドリフト層１５はＳｉＣ基板内において構成されている。本発明に於いては1つのMOSFETは横に長い長方形と成っており、複数のMOSFETが並列に並び、それぞれのゲート１は共通ゲート電極に接続され、同電位となる。図示するように、ゲートの深さはSi/ＳiＣ界面１１よりも深い該SiC内部領域に及ぶ。尚ゲートは多結晶Siないし、金属で形成される。又MOSFETのソース拡散層３とp型拡散層１０も共通のメタル電極８に接続され、同電位となる。ｐ型Si基板内のｐ型ブロック層５の位置は、該SiCドリフト層と該Si基板の界面1１上に形成される。ここでゲートの底部を該ヘテロ接合にオーバーラップを持たせる事で、該ドリフト領域にゲート電界及びチャネル電流路が遮断されないように配慮している。複数のゲート電極１はストライプ状に平行に延び、複数のn型のドリフト層６とｐ型のドリフト層１５もゲート電極１と平行に延びる所謂超接合素子形状と成っている。ゲート電極１の下部はn型ドリフト層６で覆われ、オン状態ではソース拡散層３からゲート横のチャネル部とn型ドリフト層６を経由してドレイン拡散層７へ電流が流れる。尚、 ｐ型基板より高濃度のｐ型基板でブロック領域５は無い場合もあり得るが、他の実施例含め以下ではｐ型基板より高濃度のｐ型基板でブロック領域５が付いた場合のみを図示する。
【００２４】
図２は第一の実施例における平面図である。本平面図ではゲート電極１とn型ドリフト層６とｐ型ドリフト層１５のみ図示する。ゲート電極１を覆う様にn型ドリフト層６をゲート電極１と平行に配置され、p型ドリフト層１５はn型ドリフト層６と交互に重なる様に配置する。更にn型ドリフト層６とp型ドリフト層の幅は概ね同じに成る様にする。例えばゲート電極１の幅を0.6〜0.8μmとして、n型ドリフト層６とp型ドリフト層１５の幅は1.2〜１.4μmとし、ゲート電極１の中心軸とn型ドリフト層の中心軸は概ね同じに成る様に配置する。又n型のドリフト層６とp型のドリフト層１５のnとpの不純物濃度は概ね同じに成る様にする。
【００２５】
このように作製したデバイスについて、エネルギーバンドの観点から、本MOSFETの動作について説明する。図３（２）は図３（１）に図示した破線部Ａにおけるオン状態のエネルギーバンド図である。例えばソース拡散層とp型Si拡散層１０は０Ｖとし、ドレイン拡散層７は２Ｖとし、ゲート電極１は閾値より高い電位としたオン状態の場合の、Si/SiCヘテロ界面１１におけるドリフト層への電子注入機構を図解したものである。ここに示すようにオン状態における該エネルギーバンド図においては伝導帯端のエネルギー状態はSiCが0.5eVだけＳｉよりも高いので、伝導電子にとっては障壁となり、MOS構造においてはゲート電界により該Si基板中の自由電子はSiCのエネルギー伝導帯端まで充満する。伝導電子がこのエネルギー障壁を乗り越えさせるには該SiC（リセス溝）内のMOS構造においてゲート電極１から電界を及ぼしSiC表面電位を上昇させれば、電子は容易にＳｉＣの該エネルギー障壁を乗り越えられｎ型ドリフト層６に電子は注入される事ができる。一方、Ｐ型ブロック層５ではチャネル電位が低くなるのでこの領域の電界効果により電流は制御されるので実質的なチャネル長と見做せる。そうするとドレイン電流は当該基板の厚さに依存せず常に安定することになる。
【００２６】
一方、オフ状態の電界を考察する。オフ状態ではゲート電極１は０Ｖとし、ドレイン拡散層７には数十から数千Vの高い電圧が印可される。超接合素子形状のn型のドリフト層６とp型のドリフト層１５のnとpの不純物濃度は概ね同じで、n型ドリフト層６とp型ドリフト層１５は共に空乏化するように濃度を設定する。n型ドリフト層６とp型ドリフト層１５の不純物濃度は低い程空乏化しやすい。Nとpのドリフト層が共に空乏化すると、両ドリフト層内では縦方向に概ね一定の電界が印可される。電界は概ねドリフト層の縦方向の長さに反比例するので、電界は概ねドレイン電圧をドリフト層の長さで割ったものと成る。その際ドリフト層において接合耐圧破壊を起こさない範囲内でn型ドリフト層６とp型ドリフト層１５の不純物濃度を最大化し、縦方向の長さ最小化する。ドリフト層の抵抗はn型領域６の縦方向の長さに比例するので、n型ドリフト層の抵抗は概ねオフ状態でドレインに印可されるドレイン電圧に比例する。一方ドレイン層がn型層６のみで形成された場合は、n型ドレイン層６のオフ状態での電界はゲート電極に近い上層部ほど高くなるので、n型不純物濃度はゲート電極に近い上層部で接合耐圧破壊しない様にする電界で決まる。n型ドリフト層の抵抗は概ねオフ状態でドレインに印可されるドレイン電圧の概ね5/2乗に比例する。よってオフ状態のドレイン電圧が極めて高い場合には超接合素子形状の方が単層n型ドリフト層デバイスよりn型ドリフト層６の抵抗を下げる事が出来る。よってオン状態でのオン抵抗を下げる事が出来る。
【００２７】
一方ｐ型のSi基板４に対してSiCドリフト層から電界が進入し、Si中の許容レベル(0.33MV/cm)を越えた電界強度が発生した場合にはSi中でインパクトイオン化を生じアバランシェ降伏を起こす懸念がある。それに対する第一の方策としてｐ型Si内の狭チャネル効果がある。これは2つのゲート間のｐ型基板の幅を狭くする。すると接地電位にあるゲート電極に引きつられ電位は低くに抑制され、Si層への電界の進入を抑止出来る。
【００２８】
一方。第二の方策としてSiCドリフト層からの電界進入に対してSi基板底面領域にSi基板よりも濃度が高いp型のブロック拡散層５を形成する事でSi領域への電界の進入を効果的に阻止する事が出来る。
【００２９】
更に付け加えると図１に示される様にゲートとドレイン層のオーバーラップ領域（リセス溝）を設ける事は、オフ状態での過度なSi中への電界の進入を阻止するためにも効果的である。これは該ゲート電極１が障壁となりヘテロ接合まで電界が及びにくいからである。このように当該ゲート間の狭チャネル効果、ｐ型ブロック層の効果及びヘテロ接合へのゲートオーバーラップ効果の組み合わせによりSi中に進入する電界は1umの深さについての平均値が0.2MV/cmを下回わる様に成る。
【００３０】
図４に第二実施例の鳥瞰図を示す。本形状では複数のゲート電極１はストライプ状に平行に延び、複数のn型のドリフト層６とｐ型のドリフト層１５もストライプ状に平行に延びる超接合素子形状であるが、ゲート電極１と直交している。オン状態ではドレイン拡散層７からn型ドリフト層６とゲート横のチャネル部とを経由してソース拡散層３へ電流が流れる。
【００３１】
図５は第二の実施例における平面図である。本平面図ではゲート電極１とn型ドリフト層６とｐ型ドリフト層１５のみ図示する。ストライプ状に延びたゲート電極１と直交してn型ドリフト層６とp型ドリフト層１５は同じくストライプ状に延びる。n型ドリフト層６とp型ドリフト層の幅は概ね同じに成る様にし、更にn型のドリフト層６とp型のドリフト層１５のnとpの不純物濃度は概ね同じに成る様にする。
【００３２】
第二の実施例におけるオン状態とオフ状態の動作は第一の実施例と概ね同様であり、オン状態での低抵抗、且つオフ状態での高耐圧を実現出来る。
【００３３】
図６は第三の実施例における鳥瞰図である。本形状では複数のゲート電極１は円形の孤立形状であり、図６には図示されて無いが各ゲート電極１はゲート配線９に接続され同電位となる。N型ドリフト層６も円形の孤立形状であり、各ゲート電極１の下部はn型ドリフト層６で覆われる。n型ドリフト層６の半径はゲート電極の半径より大きく、n型ドリフト層６の中心軸はゲート電極の中心軸と同じ個所に配置する。P型ドリフト層１５がｎ型ドリフト層６の隙間を埋める超接合素子形状と成っている。オン状態ではドレイン拡散層７からn型ドリフト層６とゲート横のチャネル部とを経由してソース拡散層３へ電流が流れる。
【００３４】
図７は第三の実施例における平面図である。本平面図ではゲート電極１とn型ドリフト層６とｐ型ドリフト層１５のみ図示する。円形のゲート電極１とn型ドリフト層６は中心軸が同じに成る様に配置され、p型ドリフト層１５はn型ドリフト層６のスペースを埋める様に配置される。複数の円形ゲートの中心軸同士は例えば正三角形でを敷き詰めた形状とする。複数のゲート電極１はアレイを成し、アレイ中ではn型ドリフト層６とp型ドリフト層の面積概ね同じに成る様に配置される。更にn型のドリフト層６とp型のドリフト層１５のnとpの不純物濃度は概ね同じに成る様にする。
【００３５】
第三の実施例におけるオン状態とオフ状態の動作は第一の実施例と概ね同様であり、オフ状態ではn型とp型のドリフト層は共に完全空乏化する様に設定され、オン状態での低抵抗、且つオフ状態での高耐圧を実現出来る。
【００３６】
図８は第４の実施例における鳥瞰図である。第一の実施例との違いはp層型のドリフト層１５の下部がドレイン拡散層７にまで到達していない点のみで、他は同じである。よってドリフト層は部分的超接合素子形状と成っている。本実施例においてもn型とp型のドリフト層の横幅は凡そ同じに成っており、ｎ型とp型の不純物濃度は概ね同じにする。オフ状態では、第一の実施例と同じく共に完全空乏化する様に設定される。よってオフ状態ではn型とP型ドリフト層は共に空乏化されているので、その部分では電界は概ね上下の電位差をn型とｐ型ドリフト層が共存する領域の縦方向の長さで割ったものと成る。本の実施例におけるオン状態とオフ状態の動作は第一の実施例と概ね同様であり、オン状態での低抵抗、且つオフ状態での高耐圧を実現出来る。
【００３７】
図９は第５の実施例における鳥瞰図である。第二の実施例との違いはp層型のドリフト層１５の下部がドレイン拡散層７にまで到達していない点のみで、他は同じである。よってドリフト層は部分的超接合素子形状と成っている。本実施例においてもn型とp型のドリフト層の横幅は凡そ同じに成っており、ｎ型とp型の不純物濃度は概ね同じにする。オフ状態では、第一の実施例と同じく共に完全空乏化する様に設定される。よってオフ状態ではn型とP型ドリフト層は共に空乏化されているので、その部分では電界は概ね上下の電位差をn型とｐ型ドリフト層が共存する領域の縦方向な長さで割ったものと成る。本の実施例におけるオン状態とオフ状態の動作は第一の実施例と概ね同様であり、オン状態での低抵抗、且つオフ状態での高耐圧を実現出来る。
【００３８】
図１０は第６の実施例における鳥瞰図である。第三の実施例との違いはp層型のドリフト層１５の下部がドレイン拡散層７にまで到達していない点のみで、他は同じである。よってドリフト層は部分的な超接合素子形状と成っている。本実施例においてもn型とp型のドリフト層の横幅は凡そ同じに成っており、ｎ型とp型の不純物濃度は概ね同じにする。オフ状態では、第一の実施例と同じく共に完全空乏化する様に設定される。よってオフ状態ではn型とP型ドリフト層は共に空乏化されているので、その部分では電界は概ね上下の電位差をn型とｐ型ドリフト層が共存する領域の縦方向な長さで割ったものと成る。本の実施例におけるオン状態とオフ状態の動作は第一の実施例と概ね同様であり、オン状態での低抵抗、且つオフ状態での高耐圧を実現出来る。
【産業上の利用可能性】
【００３９】
本発明により大電力、高効率、低ノイズのパワー半導体が実現し、社会インフラにおける総電力使用量の低減に貢献し、地球温暖化等の環境問題の改善にも資するものである。
【符号の説明】
【００４０】
１ ゲート電極、２ ゲート絶縁膜、3 ソース拡散層、4  p型Siバルク層、5  p型Siブロック層、6  n型ＳiCドリフト層、7 ドレイン拡散層、8 ソース拡散層とｐ型拡散層の２つの接合電極、9  ゲート配線、10  ｐ型Si拡散層、１１  Si/ＳiC界面、  12  層間絶縁膜、13  ドレイン電極、１5  p型SiCドリフト層、４２  デバイス断面図、５８  SiC基板、４９  サイドウォールゲート、５０  サイドウォールゲート、５２  ソース電極、５４  ドレイン電極、５６’  n型層SiCドリフト層とn型Si層界面、５７  n型層SiのMESFET拡散層、５８  n型Siソース拡散層、５９  n型層Siのドレイン拡散層、６０  ｐ型Si基板、６１ゲート酸化膜、 ６２  ショットキー接合電極、９１ ｐ型拡散領域、１０１ ｎ型拡散領域、１１１ ゲート電極、１２１ ソース電極、１３１ ｐ型Si領域、１３６ ドリフト層、１３７ ドレイン拡散層、１３８ ドレイン電極、１９１ 層間膜、２１６  ドリフト層、２１７ ドレイン拡散層、２１８  ドレイン電極、２３０ n型ソース拡散層、 ２３１  ゲート電極、２３２  ソース電極、２３３  p型SiC領域、２３９  層間膜絶縁膜、２７１ 界面準位、２７２  ｐ型拡散層、２７３  トレンチ隅ゲート酸化膜、３０１ ｐ型Si層、３０２ ｎ型拡散層、３０３ ゲート電極、３０４ ｎ型ドリフト層、３０５ ｐ型ドリフト層、３０７ ゲート酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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