(57)【要約】【課題】導電性接合部材とチップ素子とに加えられる応力を抑制する。【解決手段】電子回路１０、１０ａ〜１０ｇは、集積回路２０、２０ｇと、集積回路に自身の一端７１、７３が接続されて互いに隣り合って延設された第１端子３０、３０ａ〜３０ｇおよび第２端子４０、４０ａ〜４０ｇと、第１端子と第２端子との対向方向ＯＤに沿った第１端子と第２端子との隙間に自身の少なくとも一部が挿入され、導電性接合部材９０により第１端子と第２端子とにそれぞれ接合されたチップ素子８０と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子回路（１０、１０ａ〜１０ｇ）であって、
集積回路（２０、２０ｇ）と、
前記集積回路に自身の一端（７１、７３）が接続されて互いに隣り合って延設された第１端子（３０、３０ａ〜３０ｇ）および第２端子（４０、４０ａ〜４０ｇ）と、
前記第１端子と前記第２端子との対向方向（ＯＤ）に沿った前記第１端子と前記第２端子との隙間に自身の少なくとも一部が挿入され、導電性接合部材（９０）により前記第１端子と前記第２端子とにそれぞれ接合されたチップ素子（８０）と、
を備える、
電子回路。
【請求項２】
請求項１に記載の電子回路において、
前記第１端子には、前記チップ素子と接合された第１接合部（３６）に対応して前記チップ素子の一部を収容する第１溝部（３１、３１ａ〜３１ｄ）が形成され、
前記第２端子には、前記チップ素子と接合された第２接合部（４６）に対応して前記チップ素子の一部を収容する第２溝部（４１、４１ａ〜４１ｄ）が形成され、
前記チップ素子の少なくとも一部は、前記対向方向に沿った前記第１溝部と前記第２溝部との隙間である溝間隙間（Ｃ１、Ｃ１ａ〜Ｃ１ｄ）の少なくとも一部に挿入されている、
電子回路。
【請求項３】
請求項２に記載の電子回路において、
前記第１端子と前記第２端子とは、少なくとも前記第１溝部および前記第２溝部が形成された部分において互いに平行であり、
前記溝間隙間は、前記対向方向に沿った第１隙間長さ（Ｌ１）が前記対向方向に沿った前記チップ素子の長さである第１素子長さ（ＬＴ１）よりも長く前記第１端子および前記第２端子の表面から連続する第１大隙間部（Ｂ１、Ｂ１ｂ）と、前記第１隙間長さが前記第１素子長さ以下であり前記第１大隙間部に連なる第１小隙間部（Ｓ１、Ｓ１ｂ）とにより形成され、
前記チップ素子の少なくとも一部は、前記第１大隙間部に挿入されている、
電子回路。
【請求項４】
請求項３に記載の電子回路において、
前記第１隙間長さは、前記第１大隙間部と前記第１小隙間部とに亘って前記第１大隙間部から前記第１小隙間部に向かうにつれて次第に縮小している、
電子回路。
【請求項５】
請求項３に記載の電子回路において、
前記第１溝部には、前記第２溝部に向かって突出する第１突出部（３２）が形成され、
前記第２溝部には、前記第１溝部に向かって突出する第２突出部（４２）が形成され、
前記第１小隙間部は、前記対向方向に沿った前記第１突出部と前記第２突出部との隙間により形成されている、
電子回路。
【請求項６】
請求項２に記載の電子回路において、
前記第１端子と前記第２端子とは、少なくとも前記第１溝部および前記第２溝部が形成された部分において互いに平行であり、
前記溝間隙間は、
前記第１溝部および前記第２溝部が形成された部分における前記第１端子と前記第２端子との延設方向（ＥＤ）であって前記対向方向に垂直な延設方向に沿った第２隙間長さ（Ｌ５）が前記延設方向に沿った前記チップ素子の長さである第２素子長さ（ＬＴ２）よりも大きく前記第１端子および前記第２端子の表面から連続する第２大隙間部と、
前記第２隙間長さが前記第２素子長さ以下であり前記第２大隙間部に連なる第２小隙間部と
により形成され、
前記チップ素子の少なくとも一部は、前記第２大隙間部に挿入されている、
電子回路。
【請求項７】
請求項２に記載の電子回路において、
前記第１端子と前記第２端子とは、少なくとも前記第１溝部および前記第２溝部が形成された部分において互いに平行であり、
前記第１溝部と前記第２溝部とは、前記第１溝部および前記第２溝部が形成された部分における前記第１端子と前記第２端子との延設方向であって前記対向方向に垂直な延設方向と、前記対向方向と、に沿った断面において、互いに離れる方向に窪んだ円弧状の断面視形状をそれぞれ有し、
前記第１溝部と前記第２溝部とは、前記断面において、前記チップ素子の曲率半径とは異なる曲率半径を有する部分をそれぞれ含む、
電子回路。
【請求項８】
請求項１から請求項７までのいずれか一項に記載の電子回路において、
前記導電性接合部材は、前記第１端子および前記第２端子と前記チップ素子とを接合する前の状態において流動性を有し、
前記第１端子の表面には、前記導電性接合部材を前記チップ素子と接合される第１接合部へと誘導するために傾斜した第１スロープ部（３３）が形成され、
前記第２端子の表面には、前記導電性接合部材を前記チップ素子と接合される第２接合部へと誘導するために傾斜した第２スロープ部（４３）が形成されている、
電子回路。
【請求項９】
請求項１から請求項８までのいずれか一項に記載の電子回路において、
前記第１端子と前記第２端子とのうちの少なくとも一方は、前記チップ素子と接合された接合部よりも前記一端側と、前記一端側とは反対側と、のうちの少なくとも一方に、曲がって形成された第１曲げ部（３５）を有する、
電子回路。
【請求項１０】
請求項１から請求項９までのいずれか一項に記載の電子回路において、
前記第１端子と前記第２端子とのうちの少なくとも一方は、前記チップ素子と接合された接合部よりも前記一端側に、前記一端側に向かうにつれて前記第１端子と前記第２端子とのうちの他方に近付くように曲がって形成された第２曲げ部（３９）を有する、
電子回路。
【請求項１１】
電子回路（１０、１０ａ〜１０ｇ）の接合方法であって、
チップ素子（８０）と、
第１端子（３０、３０ａ〜３０ｇ）の一端（７１）と第２端子（４０、４０ａ〜４０ｇ）の一端（７３）とがそれぞれ接続され、前記第１端子と前記第２端子とが互いに隣り合って延設された集積回路（２０、２０ｇ）と、
導電性接合部材（９０）と、
を準備する工程と、
前記チップ素子の少なくとも一部を前記第１端子と前記第２端子との対向方向（ＯＤ）に沿った前記第１端子と前記第２端子との隙間に挿入する工程と、
前記チップ素子の鉛直上方と前記第１端子の鉛直上方とに亘る第１鉛直上方部（Ｖｕ１）および前記チップ素子の鉛直上方と前記第２端子の鉛直上方とに亘る第２鉛直上方部（Ｖｕ２）に、前記導電性接合部材をそれぞれ配置する工程と、
前記導電性接合部材を流動させることにより、前記チップ素子を前記第１端子および前記第２端子とそれぞれ接合する工程と、
を含む、
電子回路の接合方法。
【請求項１２】
電子回路（１０、１０ａ〜１０ｇ）の接合方法であって、
チップ素子（８０）と、
第１端子（３０、３０ａ〜３０ｇ）の一端（７１）と第２端子（４０、４０ａ〜４０ｇ）の一端（７３）とがそれぞれ接続され、前記第１端子と前記第２端子とが互いに隣り合って延設された集積回路（２０、２０ｇ）と、
加熱により流動性を有する導電性接合部材（９０）と、
を準備する工程と、
前記第１端子において前記チップ素子と接合される第１接合部（３６）の鉛直上方の第１接合上方部（Ｊｕ１）および前記第２端子において前記チップ素子と接合される第２接合部（４６）の鉛直上方の第２接合上方部（Ｊｕ２）に、前記導電性接合部材をそれぞれ配置する工程と、
配置された前記導電性接合部材の両方に亘って鉛直上方に前記チップ素子を配置する工程と、
前記導電性接合部材を加熱して流動させることにより、前記チップ素子の少なくとも一部を前記第１端子と前記第２端子との対向方向（ＯＤ）に沿った前記第１端子と前記第２端子との隙間に挿入させ、前記チップ素子を前記第１端子および前記第２端子とそれぞれ接合する工程と、
を含む、
電子回路の接合方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電子回路に関する。
【背景技術】
【０００２】
従来から、集積回路（ＩＣ：Integrated Circuit）にそれぞれ接続されたリードフレームやターミナル等の端子を複数有する電子回路が知られている。このような電子回路において、電気的ノイズの抑制等を目的として、向かい合う一対の端子を跨いでコンデンサ等のチップ素子が接合されることがある。特許文献１には、一方のターミナルにおいて他方のターミナルに向かって突出して形成された突起の上にチップ素子の一端が配置され、かかる突起と対向する他方のターミナルの上にチップ素子の他端が配置されて、チップ素子と各ターミナルとがはんだで接合されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−００９５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電子回路の搬送作業等に起因して端子におけるＩＣ側とは反対側の端部が変位すると、はんだ等の導電性接合部材とチップ素子とに応力が加えられて、導電性接合部材とチップ素子とにそれぞれ亀裂が発生するおそれがある。このため、導電性接合部材とチップ素子とに加えられる応力を抑制できる技術が求められている。
【課題を解決するための手段】
【０００５】
本開示は、以下の形態として実現することが可能である。
【０００６】
本開示の一形態によれば、電子回路（１０、１０ａ〜１０ｇ）が提供される。この電子回路は、集積回路（２０、２０ｇ）と；前記集積回路に自身の一端（７１、７３）が接続されて互いに隣り合って延設された第１端子（３０、３０ａ〜３０ｇ）および第２端子（４０、４０ａ〜４０ｇ）と；前記第１端子と前記第２端子との対向方向（ＯＤ）に沿った前記第１端子と前記第２端子との隙間に自身の少なくとも一部が挿入され、導電性接合部材（９０）により前記第１端子と前記第２端子とにそれぞれ接合されたチップ素子（８０）と；を備える。
【０００７】
この形態の電子回路によれば、チップ素子が、第１端子と第２端子との対向方向に沿った第１端子と第２端子との隙間に自身の少なくとも一部が挿入され、導電性接合部材により第１端子と第２端子とにそれぞれ接合されているので、単にチップ素子を第１端子および第２端子に載せて接合する構成に比べて、導電性接合部材とチップ素子との接合面積を大きくできる。このため、電子回路の接合後の搬送作業等に起因して端子の端部が変位した場合に、導電性接合部材とチップ素子とに加えられる応力を抑制できる。
【０００８】
本開示の他の形態によれば、電子回路（１０、１０ａ〜１０ｇ）の接合方法が提供される。この電子回路の接合方法は、チップ素子（８０）と；第１端子（３０、３０ａ〜３０ｇ）の一端（７１）と第２端子（４０、４０ａ〜４０ｇ）の一端（７３）とがそれぞれ接続され、前記第１端子と前記第２端子とが互いに隣り合って延設された集積回路（２０、２０ｇ）と；導電性接合部材（９０）と；を準備する工程と；前記チップ素子の少なくとも一部を前記第１端子と前記第２端子との対向方向（ＯＤ）に沿った前記第１端子と前記第２端子との隙間に挿入する工程と；前記チップ素子の鉛直上方と前記第１端子の鉛直上方とに亘る第１鉛直上方部（Ｖｕ１）および前記チップ素子の鉛直上方と前記第２端子の鉛直上方とに亘る第２鉛直上方部（Ｖｕ２）に、前記導電性接合部材をそれぞれ配置する工程と；前記導電性接合部材を流動させることにより、前記チップ素子を前記第１端子および前記第２端子とそれぞれ接合する工程と；を含む。
【０００９】
この形態の電子回路の接合方法によれば、チップ素子を第１端子と第２端子との隙間に挿入した後に、第１鉛直上方部と第２鉛直上方部とに導電性接合部材を配置するので、チップ素子と第１端子との間およびチップ素子と第２端子との間に導電性接合部材を流動させて配置して、第１端子および第２端子にチップ素子を接合できる。このため、単にチップ素子を第１端子および第２端子に載せて接合する接合方法に比べて、導電性接合部材とチップ素子との接合面積を大きくして接合できる。このため、電子回路の接合後の搬送作業等に起因して端子の端部が変位した場合に、導電性接合部材とチップ素子とに加えられる応力を抑制できる。
【００１０】
本開示の他の形態によれば、電子回路（１０、１０ａ〜１０ｇ）の接合方法が提供される。この電子回路の接合方法は、チップ素子（８０）と；第１端子（３０、３０ａ〜３０ｇ）の一端（７１）と第２端子（４０、４０ａ〜４０ｇ）の一端（７３）とがそれぞれ接続され、前記第１端子と前記第２端子とが互いに隣り合って延設された集積回路（２０、２０ｇ）と；加熱により流動性を有する導電性接合部材（９０）と；を準備する工程と；前記第１端子において前記チップ素子と接合される第１接合部（３６）の鉛直上方の第１接合上方部（Ｊｕ１）および前記第２端子において前記チップ素子と接合される第２接合部（４６）の鉛直上方の第２接合上方部（Ｊｕ２）に、前記導電性接合部材をそれぞれ配置する工程と；配置された前記導電性接合部材の両方に亘って鉛直上方に前記チップ素子を配置する工程と；前記導電性接合部材を加熱して流動させることにより、前記チップ素子の少なくとも一部を前記第１端子と前記第２端子との対向方向（ＯＤ）に沿った前記第１端子と前記第２端子との隙間に挿入させ、前記チップ素子を前記第１端子および前記第２端子とそれぞれ接合する工程と；を含む。
【００１１】
この形態の電子回路の接合方法によれば、導電性接合部材の両方に亘って鉛直上方にチップ素子を配置し、導電性接合部材を加熱して流動させることによりチップ素子を第１端子と第２端子との隙間に挿入させるので、チップ素子と第１端子との間およびチップ素子と第２端子との間に導電性接合部材を流動させて配置して、第１端子および第２端子にチップ素子を接合できる。このため、単にチップ素子を第１端子および第２端子に載せて接合する接合方法に比べて、導電性接合部材とチップ素子との接合面積を大きくして接合できる。このため、電子回路の接合後の搬送作業等に起因して端子の端部が変位した場合に、導電性接合部材とチップ素子とに加えられる応力を抑制できる。
【００１２】
本開示は、種々の形態で実現することも可能である。例えば、電子回路の製造方法、かかる電子回路を備える装置等の形態で実現することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態の電子回路の概略構成を示す斜視図である。
【図２】端子群の詳細構成を説明するための斜視図である。
【図３】チップ素子が接合された状態を示す斜視図である。
【図４】図３のＩＶ−ＩＶ線に沿った断面を示す断面図である。
【図５】電子回路の接合方法の手順を示す工程図である。
【図６】第１チップ素子が接合される様子を示す説明図である。
【図７】比較例の電子回路の端子群の詳細構成を説明するための斜視図である。
【図８】比較例においてチップ素子が接合された状態を示す斜視図である。
【図９】図８のＩＸ−ＩＸ線に沿った断面を示す断面図である。
【図１０】比較例におけるチップ素子のそり立ちの発生を示す斜視図である。
【図１１】比較例におけるイオンマイグレーションの発生を示す斜視図である。
【図１２】第２実施形態における電子回路の接合方法の手順を示す工程図である。
【図１３】第２実施形態においてチップ素子が接合される様子を示す説明図である。
【図１４】第３実施形態における端子群の詳細構成を示す斜視図である。
【図１５】図１４のＸＶ−ＸＶ線に沿った断面を示す断面図である。
【図１６】第４実施形態における端子群の詳細構成を示す斜視図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿った断面を示す断面図である。
【図１８】第５実施形態における端子群の詳細構成を示す斜視図である。
【図１９】第５実施形態においてチップ素子が挿入された状態を示す正面図である。
【図２０】図１９のＸＸ−ＸＸ線に沿った断面を示す断面図である。
【図２１】第６実施形態における端子群の詳細構成を示す斜視図である。
【図２２】第６実施形態においてチップ素子が接合された状態を示す正面図である。
【図２３】第７実施形態における端子群の詳細構成を示す斜視図である。
【図２４】第７実施形態においてチップ素子が溝間隙間に挿入された状態を示す斜視図である。
【図２５】第７実施形態においてチップ素子が接合される様子を示す説明図である。
【図２６】第８実施形態の電子回路の概略構成を示す断面図である。
【図２７】第９実施形態の電子回路の概略構成を示す正面図である。
【発明を実施するための形態】
【００１４】
Ａ．第１実施形態：
Ａ−１．装置構成：
図１に示す第１実施形態の電子回路１０は、図示しない車両用のスロットル装置の内部に配置され、スロットル開度を検出するセンサとして機能する。スロットル装置は、回転式のバルブにより構成され、図示しない内燃機関の吸入空気量を調整する。電子回路１０は、スロットル装置のバルブの回転軸と一体となって回転する互いに向かい合う１組の磁石の間に配置されている。電子回路１０は、集積回路２０と、端子群６０と、チップ素子８０とを備える。
【００１５】
集積回路２０は、図示しないホール素子を有するホールＩＣ（Integrated Circuit）により構成され、磁界の強さを検知してデジタル信号に変換して出力する。集積回路２０は、略矩形の平面視形状を有する。
【００１６】
端子群６０は、それぞれリードフレームにより構成された複数の端子を有する。具体的には、端子群６０は、電源リード３０と接地リード４０と信号リード５０とを有する。電源リード３０と接地リード４０と信号リード５０とは、それぞれ集積回路２０の同じ面に接続されて互いに隣り合って延設されている。電源リード３０の一端７１は、集積回路２０に接続されており、他端７２は、図示しない電源ターミナルに接続されて用いられる。かかる電源ターミナルは、図示しない電源に接続されている。接地リード４０の一端７３は、集積回路２０に接続されており、他端７４は、接地されている図示しない接地ターミナルに接続されて用いられる。信号リード５０の一端７５は、集積回路２０に接続されており、他端７６は、図示しない信号ターミナルに接続されて用いられる。かかる信号ターミナルは、図示しないＥＣＵに接続されている。本実施形態において、端子群６０の各リード３０、４０、５０は、互いに同じ間隔を設けて平行に延設されている。なお、「平行」とは、巨視的に見て略平行であることを示し、例えば０°〜１０°程度の角度を設けて延設されていてもよい。以降の説明では、端子群６０が延設されている方向を、延設方向ＥＤとも呼ぶ。本実施形態において、延設方向ＥＤに見た端子群６０の各リード３０、４０、５０の断面視形状は、それぞれ略矩形である。なお、本実施形態において、端子群６０の各リード３０、４０、５０の集積回路２０側の一端７１、７３、７５とは、集積回路２０から露出している部分の端部を意味する。端子群６０の各リード３０、４０、５０の詳細な形状については、後述する。
【００１７】
チップ素子８０は、電子回路１０における電気的ノイズを抑制するためのフィルタとして機能する。チップ素子８０は、第１チップ素子８１と、第２チップ素子８２とを有する。第１チップ素子８１と第２チップ素子８２とは、それぞれ略直方体の外観形状を有するコンデンサにより構成されている。第１チップ素子８１は、電源リード３０と接地リード４０との対向方向ＯＤに沿った隙間に、自身の長手方向が対向方向ＯＤと平行となるように挿入されている。第１チップ素子８１の長手方向の両端部は、はんだ付けにより電源リード３０と接地リード４０とにそれぞれ接合されている。第２チップ素子８２は、接地リード４０と信号リード５０との対向方向ＯＤに沿った隙間に、自身の長手方向が対向方向ＯＤと平行となるように挿入されている。第２チップ素子８２の長手方向の両端部は、はんだ付けにより接地リード４０と信号リード５０とにそれぞれ接合されている。本実施形態において、対向方向ＯＤは、延設方向ＥＤに垂直に交わっている。なお、「垂直」とは、巨視的に見て略垂直であることを示し、９０°の角度に限らず、例えば８０°〜１００°程度の角度で交わっていてもよい。
【００１８】
図２を用いて端子群６０の各リード３０、４０、５０の詳細構成を説明する。図２では、チップ素子８０が配置および接合されていない状態における端子群６０の要部が示されている。電源リード３０には、第１チップ素子８１の一部を収容する第１溝部３１が形成されている。接地リード４０には、第１チップ素子８１の一部を収容する第２溝部４１が形成されている。第１溝部３１と第２溝部４１とは、互いに離れる方向に窪んで形成されている。第１溝部３１と第２溝部４１とは、端子群６０の延設方向ＥＤにおいて一端７１、７３からの距離が同じとなるように形成されており、対向方向ＯＤに対向している。
【００１９】
加えて、接地リード４０には、第２チップ素子８２の一部を収容する第３溝部４７が形成されている。第３溝部４７は、端子群６０の延設方向ＥＤにおいて第２溝部４１よりも一端７３側とは反対側、すなわち図１に示す他端７４側に配置されている。図２に示す信号リード５０には、第２チップ素子８２の一部を収容する第４溝部５７が形成されている。第３溝部４７と第４溝部５７とは、互いに離れる方向に窪んで形成されている。第３溝部４７と第４溝部５７とは、端子群６０の延設方向ＥＤにおいて一端７３、７５からの距離が同じとなるように形成されており、対向方向ＯＤに対向している。第３溝部４７および第４溝部５７の構成は、形成されている位置を除き、それぞれ第１溝部３１および第２溝部４１の構成と同じである。このため、以降の説明では、第１溝部３１および第２溝部４１の構成を代表して示し、第３溝部４７および第４溝部５７の構成の説明を、適宜省略する。
【００２０】
第１溝部３１と第２溝部４１との間には、対向方向ＯＤに沿った溝間隙間Ｃ１が形成されている。溝間隙間Ｃ１の対向方向ＯＤに沿った長さ（以下、「第１隙間長さＬ１」とも呼ぶ）は、図４に示す第１チップ素子８１の対向方向ＯＤに沿った長さ（以下、「第１素子長さＬＴ１」とも呼ぶ）よりも長い。また、第１隙間長さＬ１は、溝部３１、４１が形成されていない部分における電源リード３０と接地リード４０との隙間の対向方向ＯＤに沿った長さ（以下、「端子間長さＬ２」とも呼ぶ）よりも長い。本実施形態において、端子間長さＬ２は、第１素子長さＬＴ１よりも短い。また、本実施形態において、第１隙間長さＬ１は、溝間隙間Ｃ１において略一定である。
【００２１】
図３および図４に示すように、第１チップ素子８１は、溝間隙間Ｃ１に挿入されて、長手方向の両端部が第１溝部３１と第２溝部４１とにそれぞれ収容されてはんだ付けされている。第１チップ素子８１が溝間隙間Ｃ１に挿入されてはんだ付けされる前の状態において、第１チップ素子８１と第１溝部３１との間および第１チップ素子８１と第２溝部４１との間には、それぞれ対向方向ＯＤにおいてわずかに隙間が形成されている。電子回路１０の製造工程において、かかる隙間に、はんだ付けのはんだ９０が充填される。図４に示すように、電源リード３０においてはんだ９０により第１チップ素子８１と接合される部分を、第１接合部３６とも呼ぶ。また、接地リード４０においてはんだ９０により第１チップ素子８１と接合される部分を、第２接合部４６とも呼ぶ。
【００２２】
図３に示す第２チップ素子８２は、第１チップ素子８１と同様に、図２に示す第３溝部４７と第４溝部５７との対向方向ＯＤに沿った溝間隙間Ｃ２に挿入され、図３に示すように長手方向の両端部が第３溝部４７と第４溝部５７とにそれぞれ収容されてはんだ付けされている。
【００２３】
本実施形態において、電源リード３０および接地リード４０と、接地リード４０および信号リード５０とは、本開示における互いに隣り合って延設された第１端子および第２端子の下位概念にそれぞれ相当する。また、第１溝部３１および第３溝部４７は、本開示における第１溝部の下位概念にそれぞれ相当し、第２溝部４１および第４溝部５７は、本開示における第２溝部の下位概念にそれぞれ相当する。また、はんだ９０は、本開示における導電性接合部材の下位概念に相当し、溝間隙間Ｃ１、Ｃ２は、本開示における第１端子と第２端子との隙間および溝間隙間の下位概念にそれぞれ相当する。
【００２４】
Ａ−２．電子回路の接合方法：
図５に示す電子回路１０の接合方法では、第１チップ素子８１と第２チップ素子８２とのうち、第１チップ素子８１の接合方法を代表して説明する。第２チップ素子８２の接合方法は、第１チップ素子８１の接合方法と同様であるため、その説明および図示を省略する。
【００２５】
第１チップ素子８１と、集積回路２０と、はんだ９０とを準備する（工程Ｐ２１０）。この状態において、集積回路２０には、電源リード３０の一端７１と接地リード４０の一端７３とがそれぞれ接続され、電源リード３０と接地リード４０とが互いに隣り合って延設されている。工程Ｐ２１０で準備する集積回路２０に接続された電源リード３０と接地リード４０との構成は、上述の通りであるため、その詳細な説明を省略する。はんだ９０は、加熱により流動性を有する。本実施形態では、ペースト状のはんだ９０を用いる。
【００２６】
第１チップ素子８１を対向方向ＯＤに沿った電源リード３０と接地リード４０との隙間に挿入する（工程Ｐ２２０）。本実施形態では、第１チップ素子８１を溝間隙間Ｃ１に挿入する。このため、第１チップ素子８１の長手方向の両端部は、第１溝部３１と第２溝部４１とにそれぞれ収容される。
【００２７】
図６に示す第１チップ素子８１が接合される様子を示す説明図では、図４と同じ断面における電子回路１０を示している。本実施形態では、工程Ｐ２２０において、はんだ９０を加熱するための加熱装置Ｈを台座として用い、第１チップ素子８１の鉛直方向ＶＤの中心位置が電源リード３０と接地リード４０との鉛直方向ＶＤの中心位置と略同じになるように調整して、第１チップ素子８１を溝間隙間Ｃ１に挿入している。このため、加熱装置Ｈは、第１チップ素子８１の鉛直方向ＶＤの位置決め手段としても機能する。なお、加熱装置Ｈとは異なる部材により、第１チップ素子８１の鉛直方向ＶＤの位置が調整されてもよい。
【００２８】
図５に示すように、第１チップ素子８１の鉛直上方Ｖｕと電源リード３０の鉛直上方Ｖｕとに亘る第１鉛直上方部Ｖｕ１および第１チップ素子８１の鉛直上方Ｖｕと接地リード４０の鉛直上方Ｖｕとに亘る第２鉛直上方部Ｖｕ２に、はんだ９０をそれぞれ配置する（工程Ｐ２３０）。
【００２９】
図６に示す工程Ｐ２３０完了後の図では、第１鉛直上方部Ｖｕ１および第２鉛直上方部Ｖｕ２に、はんだ９０がそれぞれ配置された様子が示されている。
【００３０】
図５に示すように、はんだ９０を加熱して流動させることにより、第１チップ素子８１を電源リード３０および接地リード４０とそれぞれ接合する（工程Ｐ２４０）。
【００３１】
図６における工程Ｐ２４０の実行途中の図に示すように、はんだ９０は、加熱装置Ｈによって熱が加えられることにより、はんだ９０の自重によって鉛直下方Ｇに向かって流動する。はんだ９０は、第１チップ素子８１と第１溝部３１との対向方向ＯＤの隙間、および第１チップ素子８１と第２溝部４１との対向方向ＯＤの隙間に、それぞれ浸透する。工程Ｐ２４０の完了後の図に示すように、流動したはんだ９０は、第１チップ素子８１の鉛直下方Ｇと電源リード３０の鉛直下方Ｇとに亘る第１鉛直下方部Ｇ１、および第１チップ素子８１の鉛直下方Ｇと接地リード４０の鉛直下方Ｇとに亘る第２鉛直下方部Ｇ２までそれぞれ浸透する。このため、はんだ９０は、第１鉛直上方部Ｖｕ１から第１鉛直下方部Ｇ１までに亘って配置されるとともに、第２鉛直上方部Ｖｕ２から第２鉛直下方部Ｇ２までに亘って配置されることとなる。はんだ９０が冷却されて固化することにより、電源リード３０の第１接合部３６と、接地リード４０の第２接合部４６とに、第１チップ素子８１が接合される。工程Ｐ２４０の完了後、電子回路１０は、加熱装置Ｈから取り外される。工程Ｐ２４０の完了後、電子回路１０の少なくとも一部分は、樹脂等で形成された図示しない封止体により覆われてもよい。
【００３２】
以上説明した第１実施形態の電子回路１０によれば、第１チップ素子８１が、対向方向ＯＤに沿った電源リード３０と接地リード４０との隙間に挿入され、はんだ９０により電源リード３０と接地リード４０とにそれぞれ接合されている。より具体的には、対向方向ＯＤに沿った第１溝部３１と第２溝部４１との隙間である溝間隙間Ｃ１に第１チップ素子８１が挿入されている。また、第２チップ素子８２が、対向方向ＯＤに沿った接地リード４０と信号リード５０との隙間に挿入され、はんだ９０により接地リード４０と信号リード５０とにそれぞれ接合されている。より具体的には、対向方向ＯＤに沿った第３溝部４７と第４溝部５７との隙間である溝間隙間Ｃ２に第２チップ素子８２が挿入されている。このため、第１チップ素子８１と第１溝部３１との間に流動して配置されたはんだ９０と、第１チップ素子８１と第２溝部４１との間に流動して配置されたはんだ９０とによって、第１チップ素子８１を電源リード３０と接地リード４０とに接合できる。また、第２チップ素子８２と第３溝部４７との間に流動して配置されたはんだ９０と、第２チップ素子８２と第４溝部５７との間に流動して配置されたはんだ９０とによって、第２チップ素子８２を接地リード４０と信号リード５０とに接合できる。したがって、単に第１チップ素子８１を電源リード３０および接地リード４０に載せて接合し、第２チップ素子８２を接地リード４０および信号リード５０に載せて接合する構成に比べて、はんだ９０と第１チップ素子８１との接合面積およびはんだ９０と第２チップ素子８２との接合面積とを大きくできる。このため、電子回路１０の接合後の搬送作業等に起因して端子群６０の他端７２、７４、７６が変位した場合に、はんだ９０とチップ素子８０とに加えられる応力を抑制できる。したがって、はんだ９０に亀裂が発生することを抑制できるので、チップ素子８０と端子群６０との断線を抑制できる。また、チップ素子８０に亀裂が発生することを抑制できるので、チップ素子８０の性能不良を抑制できる。したがって、電子回路１０の故障を抑制できる。
【００３３】
また、電源リード３０に第１溝部３１が形成され、接地リード４０に第２溝部４１および第３溝部４７が形成され、信号リード５０に第４溝部５７が形成されている。また、溝間隙間Ｃ１に第１チップ素子８１が挿入され、溝間隙間Ｃ２に第２チップ素子８２が挿入されている。このため、各溝部３１、４１、４７、５７によってチップ素子８０の端部を収容できるので、はんだ９０とチップ素子８０との接合面積をより大きくできる。このため、はんだ９０とチップ素子８０とに加えられる応力をより低減できる。
【００３４】
また、チップ素子８０が端子群６０の隙間に挿入されるので、チップ素子８０の鉛直方向ＶＤの中心位置を端子群６０の鉛直方向ＶＤの中心位置と略同じにできる。このため、チップ素子８０と端子群６０とに亘る鉛直方向ＶＤに沿った長さを短縮でき、電子回路１０の大型化を抑制できる。なお、「鉛直方向ＶＤ」とは、以降の説明においても同様に、電子回路１０を接合する際に鉛直方向ＶＤとなる方向を意味する。
【００３５】
また、第３溝部４７が端子群６０の延設方向ＥＤにおいて第２溝部４１よりも他端４９側に配置されているので、接地リード４０の太さが局所的に過度に細くなることを抑制でき、接地リード４０の強度低下を抑制できる。
【００３６】
また、第１実施形態の電子回路１０によれば、プリント基板を用いずに端子群６０の隙間にチップ素子８０を配置できるので、プリント基板の使用に適さない高温環境下や振動環境下等においても適用できる。このため、高温環境下や振動環境下で使用される電子回路１０において、チップ素子８０を配置して電気的ノイズを抑制できる。
【００３７】
また、第１実施形態の電子回路１０の接合方法によれば、チップ素子８０を端子群６０の隙間に挿入した後に、第１鉛直上方部Ｖｕ１と第２鉛直上方部Ｖｕ２とにはんだ９０を配置してはんだ９０を加熱するので、チップ素子８０と端子群６０の隙間にはんだ９０を流動させて配置することができ、チップ素子８０と端子群６０とを接合できる。
【００３８】
Ｂ．比較例：
図７に示す比較例の電子回路１１０では、集積回路１２０において同じ面から互いに平行に延設された端子群１６０としての電源リード１３０と接地リード１４０と信号リード１５０とを備える。電源リード１３０には、接地リード１４０側に向かって突出する第１ランド部１３１が形成されている。接地リード１４０には、電源リード１３０側に向かって突出する第２ランド部１４１と、信号リード１５０側に向かって突出する第３ランド部１４７とが形成されている。信号リード１５０には、接地リード１４０側に向かって突出する第４ランド部１５７が形成されている。第１ランド部１３１と第２ランド部１４１とは、対向方向ＯＤに対向し、第３ランド部１４７と第４ランド部１５７とは、対向方向ＯＤに対向している。第１ランド部１３１と第２ランド部１４１との間の対向方向ＯＤに沿った隙間の長さ（以下、「ランド隙間長さＬ３」とも呼ぶ）は、電源リード１３０と接地リード１４０との隙間の対向方向ＯＤに沿った長さ（以下、「端子間長さＬ４」とも呼ぶ）よりも小さい。同様に、第３ランド部１４７と第４ランド部１５７とのランド隙間長さＬ３は、端子間長さＬ４よりも小さい。
【００３９】
図８に示すように、比較例の電子回路１１０におけるチップ素子１８０は、第１チップ素子１８１と第２チップ素子１８２とを有する。図８および図９に示すように、第１チップ素子１８１は、第１ランド部１３１の鉛直上方面と第２ランド部１４１の鉛直上方面とに亘って配置されて、長手方向の両端部が第１ランド部１３１と第２ランド部１４１とにそれぞれはんだ付けされている。図９に示すように、第１チップ素子１８１の対向方向ＯＤに沿った第１素子長さＬＴ１は、ランド隙間長さＬ３よりも長い。第１チップ素子１８１は、延設方向ＥＤに見たはんだ１９０の断面視形状がフィレット状となるように、はんだ付けされる。
【００４０】
図８に示す第２チップ素子１８２は、第１チップ素子１８１と同様に、第３ランド部１４７の鉛直上方面と第４ランド部１５７の鉛直上方面とに亘って配置されて、長手方向の両端部が第３ランド部１４７と第４ランド部１５７とにそれぞれはんだ付けされている。
【００４１】
比較例の電子回路１１０における、はんだ１９０と第１チップ素子１８１との接合面積およびはんだ１９０と第２チップ素子１８２との接合面積は、本実施形態の電子回路１０における、はんだ９０と第１チップ素子８１との接合面積およびはんだ９０と第２チップ素子８２との接合面積よりもそれぞれ小さい。このため、電子回路１１０の接合後の搬送作業等に起因して端子群１６０の他端が変位した場合に、はんだ１９０とチップ素子１８０とには、大きな応力が加えられる。
【００４２】
図１０に示すように、比較例の電子回路１１０では、チップ素子１８０と端子群１６０とをはんだ１９０で接合する際の温度にムラが生じた場合、例えば、第１ランド部１３１の鉛直上方面に配置されたはんだ１９０と、第２ランド部１４１の鉛直上方面に配置されたはんだ１９０との溶融に時間差が生じることがある。これにより、先に溶融したはんだ１９０に第１チップ素子１８１の一端が略垂直に接合されてしまう、いわゆるそり立ちが発生する。チップ素子１８０のそり立ちは、マンハッタン現象とも呼ばれる。チップ素子１８０のそり立ちにより、チップ素子１８０の他端が端子群１６０に接合されないため、チップ素子１８０の機能を発揮させることができなくなる。
【００４３】
これに対し、本実施形態の電子回路１０によれば、チップ素子８０が端子群６０の隙間に挿入されて接合される。このため、チップ素子８０が端子群６０の隙間に嵌まり込んでいる。したがって、はんだ付けの際にチップ素子８０の両端部に位置するはんだ９０の溶融に時間差が生じた場合であっても、端子群６０の隙間において、チップ素子８０がそり立つ方向のチップ素子８０の回転を抑制できる。このため、チップ素子８０のそり立ちの発生を抑制できる。
【００４４】
また、図１１に示すように、比較例の電子回路１１０では、ランド隙間長さＬ３が端子間長さＬ４よりも短い。このため、第１ランド部１３１と第２ランド部１４１とが近接しており、第１ランド部１３１と第２ランド部１４１との間でイオンマイグレーションが発生するおそれがある。イオンマイグレーションは、電源リード１３０と接地リード１４０との電位差と、電子回路１１０が使用される環境の水分に起因する電源リード１３０と接地リード１４０との電子金属材料のイオン化とによって発生する。イオンマイグレーションは、電源リード１３０と接地リード１４０との間に限らず、接地リード１４０と信号リード１５０との間等、電位差が生じる端子群１６０の隙間において発生し得る。イオンマイグレーションが発生すると、端子群１６０の隙間における絶縁抵抗が低下して短絡が発生するおそれがある。
【００４５】
これに対し、本実施形態の電子回路１０によれば、第１隙間長さＬ１が端子間長さＬ２よりも長い。このため、端子群６０の隙間の最小値である端子間長さＬ２は、比較例の電子回路１１０における端子群１６０の隙間の最小値であるランド隙間長さＬ３よりも長い。したがって、イオンマイグレーションの発生を抑制できる。
【００４６】
Ｃ．第２実施形態：
図１２に示す第２実施形態の電子回路１０の接合方法は、工程Ｐ２２０〜Ｐ２４０に代えて工程Ｐ２２５〜Ｐ２４５が実行される点において、第１実施形態の電子回路１０の接合方法と異なる。その他の構成は、第１実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。なお、以下の説明では、第１チップ素子８１と第２チップ素子８２とのうち、第１チップ素子８１の接合方法を代表して説明する。第２チップ素子８２の接合方法は、第１チップ素子８１の接合方法と同様であるため、その説明および図示を省略する。
【００４７】
第２実施形態の電子回路１０の接合方法では、工程Ｐ２１０の後に、電源リード３０において第１チップ素子８１と接合される第１接合部３６の鉛直上方Ｖｕの第１接合上方部Ｊｕ１と、接地リード４０において第１チップ素子８１と接合される第２接合部４６の鉛直上方Ｖｕの第２接合上方部Ｊｕ２とに、はんだ９０をそれぞれ配置する（工程Ｐ２２５）。配置されたはんだ９０の両方に亘って鉛直上方Ｖｕにチップ素子８０を配置する（工程Ｐ２３５）。
【００４８】
図１３に示す第１チップ素子８１が接合される様子を示す説明図では、図４と同じ断面における電子回路１０を示している。工程Ｐ２３５完了後の図では、第１接合上方部Ｊｕ１と第２接合上方部Ｊｕ２とにそれぞれ配置されたはんだ９０の鉛直上方Ｖｕにチップ素子８０が配置された様子が示されている。はんだ９０は、工程Ｐ２３５完了後の状態において、加熱されていないため流動性を有していない。
【００４９】
図１２に示すように、はんだ９０を加熱して流動させることにより、第１チップ素子８１を対向方向ＯＤに沿った電源リード３０と接地リード４０との隙間に挿入させ、第１チップ素子８１を電源リード３０および接地リード４０とそれぞれ接合する（工程Ｐ２４５）。
【００５０】
図１３における工程Ｐ２４５の実行途中の図に示すように、はんだ９０は、加熱装置Ｈによって熱が加えられることにより、はんだ９０の自重によって鉛直下方Ｇに流動する。はんだ９０が流動すると、はんだ９０の鉛直上方Ｖｕに配置されていた第１チップ素子８１は、鉛直下方Ｇに落ちることとなる。これにより、第１チップ素子８１は、対向方向ＯＤに沿った電源リード３０と接地リード４０との隙間に挿入される。本実施形態では、第１チップ素子８１が溝間隙間Ｃ１に挿入されるので、第１チップ素子８１の長手方向の両端部は、第１溝部３１と第２溝部４１とにそれぞれ収容されることとなる。このとき、はんだ９０は、第１チップ素子８１と第１溝部３１との間および第１チップ素子８１と第２溝部４１との間にそれぞれ浸透する。これにより、電源リード３０の第１接合部３６と、接地リード４０の第２接合部４６とに、第１チップ素子８１が接合される。工程Ｐ２４５の完了後の図に示すように、電子回路１０は、はんだ９０が冷却されて固化すると、加熱装置Ｈから取り外される。
【００５１】
以上説明した第２実施形態の電子回路１０の接合方法によれば、第１実施形態の電子回路１０の接合方法と同様な効果が得られる。
【００５２】
Ｄ．第３実施形態：
図１４および図１５に示す第３実施形態の電子回路１０ａは、端子群６０に代えて端子群６０ａを備える点において、第１実施形態の電子回路１０と異なる。より具体的には、溝部３１ａ、４１ａ、４７ａ、５７ａの形状において、第１実施形態の電子回路１０と異なる。その他の構成は、第１実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。なお、図１５では、溝間隙間Ｃ１ａに挿入される前の状態の第１チップ素子８１を破線で示している。
【００５３】
第３実施形態の電子回路１０ａでは、電源リード３０ａに第１溝部３１ａが形成され、接地リード４０ａに第２溝部４１ａおよび第３溝部４７ａが形成され、信号リード５０ａに第４溝部５７ａが形成されている。第１溝部３１ａと第２溝部４１ａとは、対向方向ＯＤに対向し、第３溝部４７ａと第４溝部５７ａとは、対向方向ＯＤに対向している。以降の説明では、第１溝部３１ａおよび第２溝部４１ａの構成を代表して示し、第３溝部４７ａおよび第４溝部５７ａの構成の説明を、適宜省略する。
【００５４】
図１５に示すように、第１溝部３１ａと第２溝部４１ａとの間には、溝間隙間Ｃ１ａが形成されている。溝間隙間Ｃ１ａは、延設方向ＥＤに垂直な断面においてテーパ角度θ１を有するテーパ状の断面視形状を有する。なお、「延設方向ＥＤに垂直な断面」とは、巨視的に見て略垂直な断面であることを示し、延設方向ＥＤに９０°の角度で交わる断面に限らず、例えば８０°〜１００°程度の角度で交わる断面であってもよい。溝間隙間Ｃ１ａは、第１大隙間部Ｂ１と、第１小隙間部Ｓ１とにより形成されている。
【００５５】
第１大隙間部Ｂ１は、電源リード３０ａおよび接地リード４０ａの鉛直上方面から連続して形成されている。「電源リード３０ａおよび接地リード４０ａの鉛直上方面」とは、電源リード３０ａおよび接地リード４０ａの表面のうち、電子回路１０ａを接合する際に鉛直上方Ｖｕに位置する面を意味する。
【００５６】
第１小隙間部Ｓ１は、第１大隙間部Ｂ１に連なるとともに電源リード３０ａおよび接地リード４０ａの鉛直下方面から連続して形成されている。「電源リード３０ａおよび接地リード４０ａの鉛直下方面」とは、電源リード３０ａの表面のうち、電子回路１０ａを接合する際に鉛直下方Ｇに位置する面を意味する。
【００５７】
溝間隙間Ｃ１ａの対向方向ＯＤに沿った第１隙間長さＬ１は、第１大隙間部Ｂ１と第１小隙間部Ｓ１とに亘って第１大隙間部Ｂ１から第１小隙間部Ｓ１に向かうにつれて次第に縮小している。第１大隙間部Ｂ１の第１隙間長さＬ１は、対向方向ＯＤに沿った第１チップ素子８１の長さである第１素子長さＬＴ１よりも長い。第１小隙間部Ｓ１の第１隙間長さＬ１は、第１素子長さＬＴ１以下である。本実施形態において、第１小隙間部Ｓ１の第１隙間長さＬ１の最小値は、端子間長さＬ２と同じであるが、端子間長さＬ２よりも長くてもよく、端子間長さＬ２よりも短くてもよい。
【００５８】
第１チップ素子８１は、電源リード３０ａおよび接地リード４０ａと接合される際に、第１大隙間部Ｂ１に挿入される一方で第１小隙間部Ｓ１には挿入されない。すなわち、第１チップ素子８１は、第１チップ素子８１の自重によって第１小隙間部Ｓ１にひっかかり、溝間隙間Ｃ１ａに保持される。第１チップ素子８１の鉛直上方面は、電源リード３０ａおよび接地リード４０ａの鉛直上方面よりも鉛直上方Ｖｕに位置することとなる。第１チップ素子８１の鉛直方向ＶＤに沿った長さが短く形成されることにより、第１チップ素子８１の鉛直上方面が電源リード３０ａおよび接地リード４０ａの鉛直上方面と一致していてもよく、電源リード３０ａおよび接地リード４０ａの鉛直上方面よりも鉛直下方Ｇに位置していてもよい。第１チップ素子８１は、第１実施形態または第２実施形態のいずれか一方の接合方法によって、自身の少なくとも一部が第１大隙間部Ｂ１に挿入されて、はんだ９０によって電源リード３０ａと接地リード４０ａとに接合される。
【００５９】
本実施形態において、端子群６０ａの鉛直上方面は、本開示における第１端子および第２端子の表面の下位概念に相当する。
【００６０】
以上説明した第３実施形態の電子回路１０ａによれば、第１実施形態の電子回路１０と同様な効果が得られる。加えて、溝間隙間Ｃ１ａが、対向方向ＯＤに沿った第１隙間長さＬ１が第１素子長さＬＴ１よりも長く端子群６０ａの鉛直上方面から連続する第１大隙間部Ｂ１と、第１隙間長さＬ１が第１素子長さＬＴ１以下であり第１大隙間部Ｂ１に連なる第１小隙間部Ｓ１とにより形成されている。このため、チップ素子８０は、端子群６０ａと接合される際に、第１大隙間部Ｂ１に挿入される一方で第１小隙間部Ｓ１には挿入されない。すなわち、チップ素子８０は、チップ素子８０の自重によって第１小隙間部Ｓ１にひっかかり、溝間隙間Ｃ１ａに保持される。したがって、端子群６０ａにチップ素子８０を接合する際にチップ素子８０の鉛直方向ＶＤの位置を調整するための部材を省略できる。
【００６１】
Ｅ．第４実施形態：
図１６および図１７に示す第４実施形態の電子回路１０ｂは、端子群６０ａに代えて端子群６０ｂを備える点において、第２実施形態の電子回路１０ａと異なる。より具体的には、溝部３１ｂ、４１ｂ、４７ｂ、５７ｂの形状において、第２実施形態の電子回路１０ａと異なる。その他の構成は、第２実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。なお、図１７では、溝間隙間Ｃ１ｂに挿入される前の状態の第１チップ素子８１を破線で示している。
【００６２】
第４実施形態の電子回路１０ｂでは、電源リード３０ｂに第１溝部３１ｂが形成され、接地リード４０ｂに第２溝部４１ｂおよび第３溝部４７ｂが形成され、信号リード５０ｂに第４溝部５７ｂが形成されている。第１溝部３１ｂと第２溝部４１ｂとは、対向方向ＯＤに対向し、第３溝部４７ｂと第４溝部５７ｂとは、対向方向ＯＤに対向している。以降の説明では、第１溝部３１ｂおよび第２溝部４１ｂの構成を代表して示し、第３溝部４７ｂおよび第４溝部５７ｂの構成の説明を、適宜省略する。
【００６３】
図１７に示すように、第１溝部３１ｂには、第２溝部４１ｂに向かって突出する第１突出部３２が形成され、第２溝部４１ｂには、第１溝部３１ｂに向かって突出する第２突出部４２が形成されている。本実施形態において、第１突出部３２および第２突出部４２の鉛直上方面は、電源リード３０ｂおよび接地リード４０ｂの鉛直上方面と平行に形成されている。換言すると、第１突出部３２および第２突出部４２の鉛直上方面は、鉛直方向ＶＤと垂直に交わる面に沿って形成されている。なお、垂直に限らず、鉛直方向ＶＤと任意の角度で交わる面に沿って形成されていてもよい。
【００６４】
図１７に示すように、第１溝部３１ｂと第２溝部４１ｂとの間には、溝間隙間Ｃ１ｂが形成されている。溝間隙間Ｃ１ｂは、延設方向ＥＤに垂直な断面において段差状の断面視形状を有する。溝間隙間Ｃ１ｂは、第１大隙間部Ｂ１ｂと、第１小隙間部Ｓ１ｂとにより形成されている。第１大隙間部Ｂ１ｂは、電源リード３０ｂの鉛直上方面から連続して形成されている。第１小隙間部Ｓ１ｂは、第１突出部３２と第２突出部４２との間の隙間により形成され、第１大隙間部Ｂ１ｂに連なるとともに電源リード３０ｂの鉛直下方面から連続して形成されている。第１大隙間部Ｂ１ｂの第１隙間長さＬ１は、略一定であり、対向方向ＯＤに沿った第１チップ素子８１の長さである第１素子長さＬＴ１よりも長い。第１小隙間部Ｓ１ｂの第１隙間長さＬ１は、略一定であり、第１素子長さＬＴ１以下である。本実施形態において、第１小隙間部Ｓ１ｂの第１隙間長さＬ１は、端子間長さＬ２と同じ長さであるが、端子間長さＬ２よりも長くてもよく、端子間長さＬ２よりも短くてもよい。
【００６５】
第１チップ素子８１は、電源リード３０ｂおよび接地リード４０ｂと接合される際に、第１大隙間部Ｂ１に挿入される一方で第１小隙間部Ｓ１には挿入されない。すなわち、第１チップ素子８１は、突出部３２、４２の鉛直上方面に配置されて溝間隙間Ｃ１ｂに保持される。第１チップ素子８１は、第１実施形態または第２実施形態のいずれか一方の接合方法によって、自身の少なくとも一部が第１大隙間部Ｂ１に挿入されて、はんだ９０によって電源リード３０ｂと接地リード４０ｂとに接合される。
【００６６】
以上説明した第４実施形態の電子回路１０ｂによれば、第３実施形態の電子回路１０ａと同様な効果が得られる。加えて、チップ素子８０が、各突出部３２、４２の鉛直上方面に配置されて溝間隙間Ｃ１ｂに保持されるので、端子群６０ｂの表面に対してチップ素子８０が傾いた状態で接合されることを抑制できる。
【００６７】
Ｆ．第５実施形態：
図１８〜図２０に示す第５実施形態の電子回路１０ｃは、端子群６０ａに代えて端子群６０ｃを備える点において、第３実施形態の電子回路１０ａと異なる。より具体的には、溝部３１ｃ、４１ｃ、４７ｃ、５７ｃの形状において、第３実施形態の電子回路１０ａと異なる。その他の構成は、第３実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
【００６８】
第５実施形態の電子回路１０ｃでは、電源リード３０ｃに第１溝部３１ｃが形成され、接地リード４０ｃに第２溝部４１ｃおよび第３溝部４７ｃが形成され、信号リード５０ｃに第４溝部５７ｃが形成されている。第１溝部３１ｃと第２溝部４１ｃとは、対向方向ＯＤに対向し、第３溝部４７ｃと第４溝部５７ｃとは、対向方向ＯＤに対向している。以降の説明では、第１溝部３１ｃおよび第２溝部４１ｃの構成を代表して示し、第３溝部４７ｃおよび第４溝部５７ｃの構成の説明を、適宜省略する。
【００６９】
図２０に示すように、第１溝部３１ｃは、対向方向ＯＤに垂直な断面においてテーパ角度θ２を有するテーパ状の断面視形状を有する。図１８に示す第２溝部４１ｃも、第１溝部３１ｃと同様の断面視形状を有する。図１８に示すように、第１溝部３１ｃと第２溝部４１ｃとの間には、溝間隙間Ｃ１ｃが形成されている。図１９に示すように、溝間隙間Ｃ１ｃの第１隙間長さＬ１は、略一定であり、第１素子長さＬＴ１よりも長い。
【００７０】
図２０に示すように、溝間隙間Ｃ１ｃは、第２大隙間部Ｂ２と、第２小隙間部Ｓ２とにより形成されている。なお、図２０では、説明の便宜上、図２０では図示しない第２溝部４１ｃと対向して第２大隙間部Ｂ２に相当する部分を第２大隙間部Ｂ２として示し、第２小隙間部Ｓ２に相当する部分を第２小隙間部Ｓ２として示し、第２大隙間部Ｂ２と第２小隙間部Ｓ２との境界線を破線で示している。
【００７１】
第２大隙間部Ｂ２は、電源リード３０ｃの鉛直上方面から連続して形成されている。第２小隙間部Ｓ２は、第２大隙間部Ｂ２に連なるとともに電源リード３０ｃの鉛直下方面から連続して形成されている。溝間隙間Ｃ１ｃの対向方向ＯＤに垂直な延設方向ＥＤに沿った第２隙間長さＬ５は、第２大隙間部Ｂ２と第２小隙間部Ｓ２とに亘って第２大隙間部Ｂ２から第２小隙間部Ｓ２に向かうにつれて次第に縮小している。対向方向ＯＤに垂直な延設方向ＥＤに沿った第２大隙間部Ｂ２の第２隙間長さＬ５は、延設方向ＥＤに沿った第１チップ素子８１の長さである第２素子長さＬＴ２よりも長い。延設方向ＥＤに沿った第２小隙間部Ｓ２の第２隙間長さＬ５は、第１素子長さＬＴ２以下である。
【００７２】
第１チップ素子８１は、電源リード３０ｃおよび接地リード４０ｃと接合される際に、第２大隙間部Ｂ２に挿入される一方で第２小隙間部Ｓ２には挿入されない。すなわち、第１チップ素子８１は、第１チップ素子８１の自重によって第２小隙間部Ｓ２にひっかかり、溝間隙間Ｃ１ｃに保持される。第１チップ素子８１は、第１実施形態または第２実施形態のいずれか一方の接合方法によって、自身の少なくとも一部が第２大隙間部Ｂ２に挿入されて、はんだ９０によって電源リード３０ｃと接地リード４０ｃとに接合される。
【００７３】
以上説明した第５実施形態の電子回路１０ｃによれば、第３実施形態の電子回路１０ａと同様な効果が得られる。
【００７４】
Ｇ．第６実施形態：
図２１および図２２に示す第６実施形態の電子回路１０ｄは、端子群６０に代えて端子群６０ｄを備える点において、第１実施形態の電子回路１０と異なる。より具体的には、溝部３１ｄ、４１ｄ、４７ｄ、５７ｄの形状において、第１実施形態の電子回路１０と異なる。その他の構成は、第１実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
【００７５】
第６実施形態の電子回路１０ｄでは、電源リード３０ｄに第１溝部３１ｄが形成され、接地リード４０ｄに第２溝部４１ｄおよび第３溝部４７ｄが形成され、信号リード５０ｄに第４溝部５７ｄが形成されている。第１溝部３１ｄと第２溝部４１ｄとは、対向方向ＯＤに対向し、第３溝部４７ｄと第４溝部５７ｄとは、対向方向ＯＤに対向している。以降の説明では、第１溝部３１ｄと第２溝部４１ｄと第１チップ素子８１との構成を代表して示し、第３溝部４７ｄと第４溝部５７ｄと第２チップ素子８２との構成の説明を、適宜省略する。
【００７６】
第１溝部３１ｄおよび第２溝部４１ｄは、鉛直方向ＶＤに垂直な断面において、互いに離れる方向に窪んだ円弧状の断面視形状をそれぞれ有する。鉛直方向ＶＤに垂直な断面において、第１溝部３１ｄと第２溝部４１ｄとは、第１チップ素子８１の曲率半径とは異なる曲率半径を有する部分をそれぞれ含んでいる。なお、「鉛直方向ＶＤに垂直な断面」とは、巨視的に見て略垂直な断面であることを示し、鉛直方向ＶＤに９０°の角度で交わる断面に限らず、例えば８０°〜１００°程度の角度で交わる断面であってもよい。図２１に示すように、第１溝部３１ｄと第２溝部４１ｄとの間には、溝間隙間Ｃ１ｄが形成されている。
【００７７】
図２２に示すように、第１チップ素子８１は、鉛直方向ＶＤに垂直な断面において略矩形の断面視形状を有する。このため、鉛直方向ＶＤに垂直な断面において、第１溝部３１ｄの曲率半径および第２溝部４１ｄの曲率半径は、かかる断面における第１チップ素子８１の角の部分の曲率半径よりも大きく、第１チップ素子８１の直線状の部分の曲率半径よりも小さい。
【００７８】
第１チップ素子８１は、第１実施形態または第２実施形態のいずれか一方の接合方法によって溝間隙間Ｃ１ｄに挿入されて、はんだ９０によって電源リード３０ｄと接地リード４０ｄとに接合される。かかる接合の際に、はんだ９０は、第１チップ素子８１と第１溝部３１ｄとの隙間、および第１チップ素子８１と第２溝部４１ｄとの隙間に、それぞれ充填される。
【００７９】
本実施形態において、鉛直方向ＶＤに垂直な断面は、本開示における断面の下位概念に相当する。
【００８０】
以上説明した第６実施形態の電子回路１０ｄによれば、第１実施形態の電子回路１０と同様な効果が得られる。加えて、第１溝部３１ｄおよび第２溝部４１ｄが鉛直方向ＶＤに垂直な断面において互いに離れる方向に窪んだ円弧状の断面視形状をそれぞれ有し、鉛直方向ＶＤに垂直な断面において、第１溝部３１ｄと第２溝部４１ｄとは、第１チップ素子８１の曲率半径とは異なる曲率半径を有する部分を含む。このため、第１溝部３１ｄおよび第２溝部４１ｄにおいてはんだ９０が充填される空間の体積を大きく形成できる。したがって、第１チップ素子８１と第１溝部３１ｄとの隙間および第１チップ素子８１と第２溝部４１ｄとの隙間に充填されるはんだ９０の量が不十分となることを抑制できる。また、第１溝部と第２溝部とが鉛直方向ＶＤに垂直な断面において互いに離れる方向に窪んだ略矩形状の断面視形状を有する構成と比較して、かかる断面において略矩形に形成された第１チップ素子８１の角の部分と対応する部分に、はんだ９０が過度に集まって充填されることを抑制できる。したがって、第１チップ素子８１と第１溝部３１ｄとの隙間および第１チップ素子８１と第２溝部４１ｄとの隙間に充填されるはんだ９０の量が不均一になることを抑制できる。第２チップ素子８２に関しても同様に、はんだ９０の量が不十分となることと不均一となることを抑制できる。したがって、チップ素子８０と端子群６０ｄとの接合不良の発生を抑制できる。
【００８１】
Ｈ．第７実施形態：
図２３〜図２５に示す第７実施形態の電子回路１０ｅは、端子群６０に代えて端子群６０ｅを備える点において、第１実施形態の電子回路１０と異なる。その他の構成は、第１実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
【００８２】
第７実施形態の電子回路１０ｅにおいて、電源リード３０ｅの鉛直上方面には、第１溝部３１に連なる第１スロープ部３３が形成されている。同様に、接地リード４０ｅの鉛直上方面には、第２溝部４１に連なる第２スロープ部４３と、第３溝部４７に連なる第３スロープ部４８とが形成されている。また、信号リード５０ｅの鉛直上方面には、第４溝部５７に連なる第４スロープ部５８が形成されている。第２スロープ部４３、第３スロープ部４８および第４スロープ部５８の構成は、第１スロープ部３３の構成と同じである。このため、以降の説明では、第１スロープ部３３の構成を代表して示し、他のスロープ部４３、４８、５８の構成の説明を、適宜省略する。
【００８３】
第１スロープ部３３は、第１溝部３１へとはんだ９０を誘導するために傾斜して形成されている。第１スロープ部３３の鉛直上方面は、対向方向ＯＤに沿って溝間隙間Ｃ１側に向かうにつれて鉛直下方Ｇに位置するように、電源リード３０ｅの鉛直上方面に対して傾斜している。
【００８４】
本実施形態において、第１スロープ部３３および第３スロープ部４８は、本開示における第１スロープ部の下位概念にそれぞれ相当し、第２スロープ部４３および第４スロープ部５８は、本開示における第２スロープ部の下位概念にそれぞれ相当する。
【００８５】
第７実施形態の電子回路１０ｅでは、図５に示す第１実施形態の電子回路１０の接合方法と同様に、チップ素子８０と端子群６０ｅとが接合される。以下に、第１チップ素子８１と電源リード３０ｅおよび接地リード４０ｅとを接合する方法を説明する。
【００８６】
図５に示す工程Ｐ２１０の後、第１チップ素子８１を対向方向ＯＤに沿った電源リード３０ｅと接地リード４０ｅとの隙間に挿入する（工程Ｐ２２０）。
【００８７】
図２４に示すように、第１チップ素子８１は、鉛直方向ＶＤの位置が電源リード３０ｅと接地リード４０ｅとの鉛直方向ＶＤの位置と同じになるように調整されて溝間隙間Ｃ１に挿入される。
【００８８】
図５に示すように、第１チップ素子８１の鉛直上方Ｖｕと電源リード３０ｅの鉛直上方Ｖｕとに亘る第１鉛直上方部Ｖｕ１および第１チップ素子８１の鉛直上方Ｖｕと接地リード４０ｅの鉛直上方Ｖｕとに亘る第２鉛直上方部Ｖｕ２に、はんだ９０をそれぞれ配置する（工程Ｐ２３０）。
【００８９】
図２５に示す工程Ｐ２３０完了後の図では、第１鉛直上方部Ｖｕ１および第２鉛直上方部Ｖｕ２に、はんだ９０がそれぞれ配置された様子が示されている。本実施形態において、第１鉛直上方部Ｖｕ１は、第１チップ素子８１の鉛直上方Ｖｕと第１スロープ部３３の鉛直上方Ｖｕとに亘る部分に相当する。同様に、第２鉛直上方部Ｖｕ２は、第１チップ素子８１の鉛直上方Ｖｕと第２スロープ部４３の鉛直上方Ｖｕとに亘る部分に相当する。
【００９０】
図５に示すように、はんだ９０を加熱して流動させることにより、第１チップ素子８１を電源リード３０ｅおよび接地リード４０ｅとそれぞれ接合する（工程Ｐ２４０）。
【００９１】
図２５における工程Ｐ２４０の実行途中の図に示すように、加熱されて流動性を有するはんだ９０は、傾斜して形成された第１スロープ部３３によって第１溝部３１へと誘導され、傾斜して形成された第２スロープ部４３によって第２溝部４１へと誘導される。このため、はんだ９０は、第１チップ素子８１と第１溝部３１との対向方向ＯＤの隙間、および第１チップ素子８１と第２溝部４１との対向方向ＯＤの隙間に、それぞれ容易に浸透する。工程Ｐ２４０の完了後の図に示すように、はんだ９０は、第１スロープ部３３および第２スロープ部４３にも配置されることとなる。このため、電源リード３０ｅよりも鉛直上方Ｖｕに配置されるはんだ９０の量は、電源リード３０ｅよりも鉛直下方Ｇに配置されるはんだ９０の量よりも多い。
【００９２】
以上説明した第７実施形態の電子回路１０ｅによれば、第１実施形態の電子回路１０と同様な効果が得られる。加えて、電源リード３０ｅの鉛直上方面に第１スロープ部３３が形成され、接地リード４０ｅの鉛直上方面に第２スロープ部４３と第３スロープ部４８とが形成され、信号リード５０ｅの鉛直上方面に第４スロープ部５８が形成されている。このため、傾斜して形成された各スロープ部３３、４３、４８、５８によって、はんだ９０を各溝部３１、４１、４７、５７へと誘導できる。したがって、チップ素子８０と各溝部３１、４１、４７、５７との対向方向ＯＤの隙間に、それぞれはんだ９０を容易に浸透させることができる。
【００９３】
Ｉ．第８実施形態：
図２６に示す第８実施形態の電子回路１０ｆは、端子群６０に代えて端子群６０ｆを備える点において、第１実施形態の電子回路１０と異なる。その他の構成は、第１実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。図２６では、鉛直方向ＶＤを含む面であって延設方向ＥＤと平行な面に沿って第１チップ素子８１を切断した断面を示している。なお、端子群６０ｆには、第１実施形態の端子群６０と同様に溝部が形成されている。
【００９４】
第８実施形態の電子回路１０ｆにおいて、電源リード３０ｆは、第１チップ素子８１と接合された第１接合部３６よりも一端７１側、すなわち集積回路２０側に、湾曲部３５を有する。湾曲部３５は、電源リード３０ｆの他の部分よりも、鉛直下方Ｇに湾曲して形成されている。接地リードおよび信号リードにおいても、同様な構成を有する湾曲部３５が形成されている。なお、湾曲部３５は、湾曲に限らず屈曲等により曲がって形成されていてもよい。本実施形態において、湾曲部３５は、本開示における第１曲げ部の下位概念に相当する。
【００９５】
以上説明した第８実施形態の電子回路１０ｆによれば、第１実施形態の電子回路１０と同様な効果が得られる。加えて、端子群６０ｆにおいて、チップ素子８０と接合される部分よりも集積回路２０側に、湾曲部３５が形成されている。このため、電子回路１０ｆの接合後の搬送作業等に起因して端子群６０ｆの他端が変位した場合に、曲がって形成された湾曲部３５によって応力を吸収できる。したがって、はんだ９０とチップ素子８０とに加えられる応力をより低減できる。
【００９６】
Ｊ．第９実施形態：
図２７に示す第９実施形態の電子回路１０ｇは、集積回路２０に代えて集積回路２０ｇを備える点と、端子群６０に代えて端子群６０ｇを備える点とにおいて、第１実施形態の電子回路１０と異なる。その他の構成は、第１実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
【００９７】
第９実施形態における集積回路２０ｇの対向方向ＯＤに沿った大きさは、第１実施形態の集積回路２０よりも小さい。また、第９実施形態における端子群６０ｇは、溝部が省略されている。より具体的には、電源リード３０ｇの第１溝部３１と、接地リード４０ｇの第２溝部４１および第３溝部４７と、信号リード５０ｇの第４溝部５７とが省略されている。
【００９８】
電源リード３０ｇは、第１チップ素子８１と接合された第１接合部３６よりも一端７１側、すなわち集積回路２０ｇ側に、第１屈曲部３９を有する。第１屈曲部３９は、集積回路２０ｇ側に向かうにつれて接地リード４０ｇに近付くように屈曲して形成されている。接地リード４０ｇは、第１実施形態の接地リード４０と同様に、直線状に形成されている。信号リード５０ｇは、第２チップ素子８２と接合された第２接合部５６よりも一端７５側、すなわち集積回路２０ｇ側に、第２屈曲部５９を有する。第２屈曲部５９は、集積回路２０ｇ側に向かうにつれて接地リード４０ｇに近付くように屈曲して形成されている。なお、第１屈曲部３９および第２屈曲部５９は、屈曲に限らず湾曲等により曲がって形成されていてもよい。
【００９９】
このような構成は、以下のように換言することもできる。電源リード３０ｇは、接地リード４０ｇとの隙間に第１チップ素子８１を挿入するために、第１チップ素子８１の第１素子長さＬＴ１よりも端子間長さＬ２がわずかに長くなるように第１屈曲部３９において曲げられている。また、信号リード５０ｇは、接地リード４０ｇとの隙間に第２チップ素子８２を挿入するために、第２チップ素子８２の第１素子長さＬＴ１よりも端子間長さＬ２がわずかに長くなるように第２屈曲部５９において曲げられている。
【０１００】
本実施形態において、電源リード３０ｇは、集積回路２０ｇと接続される一端７１側と、第１接合部３６および第１接合部３６よりも他端７２側とにおいて、接地リード４０ｇと平行に延設されている。信号リード５０ｇは、集積回路２０ｇと接続される一端７５側と、第２接合部５６および第２接合部５６よりも他端７６側とにおいて、接地リード４０ｇと平行に延設されている。
【０１０１】
第１チップ素子８１および第２チップ素子８２は、第１実施形態または第２実施形態のいずれか一方の接合方法によって、それぞれ電源リード３０ｇと接地リード４０ｇとの対向方向ＯＤに沿った隙間および接地リード４０ｇと信号リード５０ｇとの対向方向ＯＤに沿った隙間に挿入されて、はんだ９０によって接合される。本実施形態において、第１屈曲部３９および第２屈曲部５９は、本開示における第２曲げ部の下位概念にそれぞれ相当する。
【０１０２】
以上説明した第９実施形態の電子回路１０ｇによれば、第１実施形態の電子回路１０と同様な効果が得られる。加えて、電源リード３０ｇおよび信号リード５０ｇが、チップ素子８０と接合される接合部３６、５６よりも集積回路２０ｇ側に、集積回路２０ｇ側に向かうにつれて接地リード４０ｇに近付くように曲がって形成された屈曲部３９、５９をそれぞれ有する。このため、集積回路２０ｇ側における端子群６０ｇの隙間の長さを短く形成できる。したがって、対向方向ＯＤに沿った大きさが小さい集積回路２０ｇを含む電子回路１０ｇにおいても、チップ素子８０を端子群６０ｇに接合でき、電子回路１０ｇを小型化できる。また、屈曲部３９、５９よりも他端７２、７４、７６側における端子間長さＬ２が第１素子長さＬＴ１よりもわずかに長いので、端子群６０ｇの隙間にチップ素子８０を挿入できる。このため、端子群６０ｇの隙間にチップ素子８０を挿入するための溝部を省略できる。したがって、端子群６０ｇの構造の複雑化を抑制しつつ、端子群６０ｇの隙間にチップ素子８０を挿入して接合できる。
【０１０３】
Ｋ．他の実施形態：
（１）上記各実施形態において、チップ素子８０は、はんだ９０により端子群６０、６０ａ〜６０ｇに接合されていたが、はんだ９０に限らず、銀ペーストや接着剤等、加熱により流動性を有する任意の導電性接合部材により接合されてもよい。また、導電性接着テープ等、流動性を有さない任意の導電性接合部材により接合されてもよい。このような構成によっても、上記各実施形態と同様な効果が得られる。
【０１０４】
（２）上記各実施形態において、延設方向ＥＤに見た端子群６０、６０ａ〜６０ｇの各リードの断面視形状は、略矩形であったが、略矩形に限らず、略台形や略三角形等の形状であってもよい。かかる構成によって、上記第３、４実施形態の溝部３１ａ、３１ｂ、４１ａ、４１ｂ、４７ａ、４７ｂ、５７ａ、５７ｂと同じ断面視形状を有する溝が、端子群６０、６０ａ〜６０ｇの延設方向ＥＤの全体に亘って形成されていてもよい。かかる構成によっても、上記各実施形態と同様な効果が得られる。
【０１０５】
（３）上記第１実施形態において、チップ素子８０の鉛直方向ＶＤの中心位置は、端子群６０の鉛直方向ＶＤの中心位置と略同じになるように調整されていたが、本発明はこれに限定されるものではない。チップ素子８０の少なくとも一部は、チップ素子８０の鉛直方向ＶＤの位置が調整されることにより、溝間隙間Ｃ１、Ｃ２の少なくとも一部に挿入されていてもよい。また、チップ素子８０の鉛直方向ＶＤに沿った長さが端子群６０の鉛直方向ＶＤに沿った長さよりも短く構成されて、チップ素子８０の全体が溝間隙間Ｃ１、Ｃ２の少なくとも一部に挿入されていてもよい。かかる構成によっても、上記第１実施形態と同様な効果が得られる。
【０１０６】
（４）上記第１〜８実施形態において、電源リード３０、３０ａ〜３０ｆと接地リード４０〜４０ｅと信号リード５０、５０ａ〜５０ｅとは、互いに同じ間隔を設けて平行に延設されていたが、等間隔に限らず、チップ素子８０を接合可能な任意の間隔を設けて延設されていてもよく、平行に限らず、チップ素子８０を接合可能な任意の角度を設けて延設されていてもよい。かかる構成において、少なくとも溝部が形成された部分において互いに略平行に延設されていてもよい。このような構成によっても、上記第１〜８実施形態と同様な効果が得られる。
【０１０７】
（５）上記第６実施形態の電子回路１０ｄにおいて、チップ素子８０は、鉛直方向ＶＤに垂直な断面において略矩形の断面視形状を有していたが、本発明はこれに限定されるものではない。例えば、チップ素子８０は、鉛直方向ＶＤに垂直な断面において長手方向の両端部が円弧状に形成されていてもよい。かかる構成において、チップ素子８０の両端部の曲率半径は、溝部３１ｄ、４１ｄ、４７ｄ、５７ｄの曲率半径よりも小さくてもよい。すなわち一般には、第１溝部と第２溝部とは、延設方向と対向方向とに沿った断面において、チップ素子の曲率半径とは異なる曲率半径を有する部分をそれぞれ含んでいてもよい。このような構成によっても、上記第６実施形態と同様な効果が得られる。
【０１０８】
（６）上記第７実施形態の電子回路１０ｅでは、第１実施形態の電子回路１０の接合方法を用いてチップ素子８０と端子群６０ｅとが接合されていたが、第２実施形態の電子回路１０の接合方法を用いて接合されてもよい。かかる構成によっても、上記第７実施形態と同様な効果が得られる。
【０１０９】
（７）上記第８実施形態において、湾曲部３５は、端子群６０ｆの他の部分よりも鉛直下方Ｇに曲がって形成されていたが、鉛直上方Ｖｕに曲がって形成されていてもよく、延設方向ＥＤと交わる方向に沿って曲がって形成されていてもよい。また、湾曲部３５は、端子群６０ｆの接合部３６、４６よりも一端７１、７３、７５側に代えてまたは一端７１、７３、７５側に加えて、他端７２、７４、７６側にそれぞれ形成されていてもよい。また、端子群６０ｆのうちの少なくとも１つのリード３０ｆ、４０、５０に、湾曲部３５が形成されていてもよい。すなわち一般には、第１端子と第２端子とのうちの少なくとも一方は、チップ素子と接合された接合部よりも一端側と、一端側とは反対側と、のうちの少なくとも一方に、曲がって形成された第１曲げ部を有していてもよい。かかる構成によっても、上記第８実施形態と同様な効果が得られる。
【０１１０】
（８）上記第９実施形態における集積回路２０ｇの対向方向ＯＤに沿った大きさは、第１実施形態の集積回路２０よりも小さかったが、同じであってもよく、大きくてもよい。また、上記第９実施形態において、接地リード４０ｇは、直線状に形成されていたが、屈曲部３９、５９が形成されていてもよい。すなわち一般には、第１端子と第２端子とのうちの少なくとも一方は、チップ素子と接合された接合部よりも一端側に、一端側に向かうにつれて第１端子と第２端子とのうちの他方に近付くように曲がって形成された第２曲げ部を有していてもよい。かかる構成によっても、上記第９実施形態と同様な効果が得られる。
【０１１１】
（９）上記各実施形態の電子回路１０、１０ａ〜１０ｇの構成は、あくまで一例であり、種々変更可能である。例えば、第１チップ素子８１および第２チップ素子８２は、延設方向ＥＤの位置が互いに一致するように端子群６０、６０ａ〜６０ｇにそれぞれ接合されていてもよい。また、例えば、チップ素子８０は、コンデンサに限らず、抵抗素子等の任意のチップ状の素子により構成されていてもよい。また、例えば、集積回路２０、２０ｇにおいて同一面に接続される端子群６０、６０ａ〜６０ｇのリードの数は、電源リード３０、３０ａ〜３０ｇと接地リード４０、４０ａ〜４０ｇと信号リード５０、５０ａ〜５０ｇとの３つに限らず、２つや４つ等の任意の数であってもよい。また、例えば、集積回路２０、２０ｇに接続された端子群６０、６０ａ〜６０ｇのリードの数に応じて、任意の数のチップ素子８０が接合されていてもよい。また、例えば、リードフレームに限らず、集積回路２０、２０ｇにリードフレーム等を介して接続されたターミナル等を含む任意の端子にチップ素子８０が接合されていてもよい。また、例えば、集積回路２０、２０ｇは、ホールＩＣに限らず任意のＩＣにより構成されていてもよい。このような構成によっても、上記各実施形態と同様な効果が得られる。
【０１１２】
本開示は、上述の各実施形態に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した形態中の技術的特徴に対応する各実施形態中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【０１１３】
１０、１０ａ〜１０ｇ  電子回路、２０、２０ｇ  集積回路、３０、３０ａ〜３０ｇ  電源リード（第１端子）、４０、４０ａ〜４０ｇ  接地リード（第２端子）、７１、７３  一端、８０  チップ素子、９０  はんだ（導電性接合部材）、ＯＤ  対向方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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