(57)【要約】【課題】支持基板により機械的強度を維持する構造において、検出器の故障を抑制する。【解決手段】検出器は、入射する電子線を検出する半導体基板と、前記半導体基板よりも厚く、前記半導体基板を支持する支持基板と、前記半導体基板と前記支持基板との間に設けられた 絶縁膜層とを有し、前記絶縁膜層の内部には、前記半導体基板と電気的に接続しない帯電抑制膜が形成されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入射する電子線を検出する半導体基板と、
前記半導体基板よりも厚く、前記半導体基板を支持する支持基板と、
前記半導体基板と前記支持基板との間に設けられた絶縁膜層と、
を有し、
前記絶縁膜層の内部には、前記半導体基板と電気的に接続しない帯電抑制膜が形成されている、
ことを特徴とする検出器。
【請求項２】
前記帯電抑制膜は、導体である、
ことを特徴とする請求項１に記載の検出器。
【請求項３】
前記帯電抑制膜は、前記検出器の外部の電源と電気的に接続されている、
ことを特徴とする請求項１または請求項２に記載の検出器。
【請求項４】
複数の前記帯電抑制膜が形成されており、
前記複数の帯電抑制膜は、前記絶縁膜層における絶縁膜を介して積層している、
ことを特徴とする請求項１から３のいずれか１項に記載の検出器。
【請求項５】
前記半導体基板は、前記電子線が入射することによって発生する電子を信号に変換する機構の一部を有する、
ことを特徴とする請求項１から４のいずれか１項に記載の検出器。
【請求項６】
前記支持基板は、導電性を有し、接地電極を介して一定の電位に固定されている、
ことを特徴とする請求項１から５のいずれか１項に記載の検出器。
【請求項７】
前記支持基板のおける前記絶縁膜層と接しない面には、半導体素子である裏面素子が形成されている、
ことを特徴とする請求項１から６のいずれか１項に記載の検出器。
【請求項８】
前記支持基板は、前記裏面素子を有する半導体層を有し、
前記支持基板または前記絶縁膜層は、電子減速層を有し、
前記電子減速層を構成する素材に対する前記電子線の侵入深さは、前記半導体層を構成する素材に対する前記電子線の侵入深さよりも小さい、
ことを特徴とする請求項７に記載の検出器。
【請求項９】
前記電子減速層の厚さは、前記電子減速層を構成する素材に対する前記電子線の侵入深さよりも大きい、
ことを特徴とする請求項８に記載の検出器。
【請求項１０】
前記半導体基板と前記裏面素子とは、前記絶縁膜層と前記支持基板とを貫通する貫通電極を介して電気的に接続されている、
ことを特徴とする請求項７から９のいずれか１項に記載の検出器。
【請求項１１】
前記半導体基板と電気的に接続された配線層を有し、
前記配線層は、前記絶縁膜層の内部には形成されず、前記半導体基板における前記絶縁膜層と接しない面と接した第２絶縁膜層の内部に形成されている、
ことを特徴とする請求項１から９のいずれか１項に記載の検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出器に関する。
【背景技術】
【０００２】
入射する電子線の量を測定する検出器（検出素子）において、シンチレーターを介さず電子線を直接検出する検出器がある。ここで、検出器に含まれる、電子線を検出する半導体基板は、クロストークを低減するために薄膜であることが望ましい。
【０００３】
これに関して、特許文献１には、薄膜の部分である半導体基板を支持（保持）するために支持基板を用いることによって、半導体基板が薄膜であっても検出器の機械的強度を維持することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５５４００８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に開示された検出器に対して電子線が入射すると、支持基板において大量の二次電子が発生する。そのため、支持基板と半導体基板の間を絶縁する必要があるが、その役割を担う絶縁膜は、電子線および二次電子により帯電する。そして、電位差が耐圧を超えることによって絶縁破壊を起こすと、瞬間的に大電流が流れるため検出器（検出素子）が故障することがあった。
【０００６】
そこで、本発明は、支持基板により機械的強度を維持する構造において、検出器の故障を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、
入射する電子線を検出する半導体基板と、
前記半導体基板よりも厚く、前記半導体基板を支持する支持基板と、
前記半導体基板と前記支持基板との間に設けられた絶縁膜層と、
を有し、
前記絶縁膜層の内部には、前記半導体基板と電気的に接続しない帯電抑制膜が形成されている、
ことを特徴とする検出器である。
【発明の効果】
【０００８】
本発明によれば、支持基板により機械的強度を維持する構造において、検出器の故障を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】実施例１に係る固体素子の一例の構成図
【図２】実施例２に係る固体素子の一例の構成図
【図３】実施例２に係る半導体素子および裏面素子の配置を示す図
【図４】実施例３に係る固体素子の一例の構成図
【図５】実施例４に係る固体素子の一例の構成図
【図６】実施例５に係る固体素子の一例の構成図
【発明を実施するための形態】
【００１０】
以下、添付図面を参照して本発明の実施形態を説明するが、この発明は、以下の実施の形態（実施例）に限定されるものではない。
【００１１】
＜実施例１＞
実施例１では、検出器における半導体基板と支持基板との間に配置された絶縁体（絶縁膜層）に対して、絶縁体内部の絶縁膜の帯電を抑制する帯電抑制膜（帯電防止膜）を形成する。これによって、支持基板により機械的強度を維持する構造において、絶縁膜の帯電を抑制することができ、検出器の故障を抑制することができる。
【００１２】
［固体素子の構成］
図１に本実施例の検出器（検出素子）の一例である固体素子１の構成図を示す。固体素子１は入射する電子線の量を測定する装置であり、半導体基板２と支持基板３を含む。支持基板３と半導体基板２は、絶縁膜層４を介して、電気的に絶縁しつつ、機械的に接合（接続）されている。このように、支持基板３が、絶縁膜層４を介して半導体基板２と接合されていることによって、半導体基板２が薄膜であっても、固体素子１の機械的強度が保たれる。
【００１３】
なお、本実施例では、支持基板３に対して半導体基板２が形成されている側（以下、上部と呼ぶ）から、半導体基板２に対して電子線が入射するものとして説明する。従って、固体素子１において、上部から順に、半導体基板２、絶縁膜層４、支持基板３が積層されている。
【００１４】
半導体基板２は、上部から入射する電子線を検出する。半導体基板２は、主にシリコンなどの半導体によって構成される半導体層であって、半導体素子５を含む。半導体素子５は、電子線が入射することによって発生する電子を出力信号に変換する機構（変換機構）の一部である。変換機構は、機知のＣＭＯＳセンサと同様に、フォトダイオードにおいて蓄積された電子を、転送トランジスタを介して浮遊拡散層に転送し、ソースフォロアを介して電位を読み出す方法などを用いることができる。または、転送トランジスタを用いずに、蓄積部の電位を直接ソースフォロアのゲート電位とする読み出し方法でもよい。または、転送トランジスタを用いずに、ＳＰＡＤ（ｓｉｎｇｌｅ  ｐｈｏｔｏｎ  ａｖａｒ−ａｎｃｈｅ  ｄｉｏｄｅ）などのデバイスを用いてもよい。
【００１５】
支持基板３は、導電性を有し、支持基板３と電気的に接続するアース電極７（接地電極）を介して、一定の電位に固定されている。また、支持基板３は半導体基板２よりも厚く、支持基板３が半導体基板２を支持することによって、固体素子１の機械的強度が十分に保たれる。
【００１６】
絶縁膜層４は、主に絶縁膜４０によって構成されている絶縁膜層であって、半導体基板２と支持基板３との間に形成されている（設けられている）。絶縁膜層４は、内部に配線６および帯電抑制膜８を含む。配線６は、半導体基板２と電気的に接続する配線層である。
【００１７】
帯電抑制膜８は、膜状、格子状、線状などの形態をとり得る導体である。ここで、帯電抑制膜８の素材（材料）は導体であれば機知の様々な材料を用いることができ、帯電抑制膜８は、導体配線または導体膜またはこれらの積層物または混合物から構成されている。また、帯電抑制膜８は、絶縁膜４０を挟むような複数の層であることが好ましい。つまり、複数の帯電抑制膜８は、絶縁膜４０を介して積層されている構成であるとよい。これは
、絶縁膜層４における、絶縁性を確保しつつ、帯電しにくい構成にするためである。
【００１８】
また、帯電抑制膜８には、大きな電流が流れており、一定の電位に固定されている。このため、帯電抑制膜８は、固体素子１（チップ）内では、配線６および半導体基板２と電気的に接続せず、固体素子１（チップ）の外部の電極（電源）と電気的に接続するのが好ましい。
【００１９】
［効果］
このような固体素子１の上部から電子線が入射すると、支持基板３まで貫通した電子は、支持基板３の中で電離を引き起こし、結果、高エネルギーの電子が大量に発生する。電子の一部は高い運動エネルギーを有して絶縁膜層４の中に深く入り込み、固定電荷として残留する。このとき、絶縁膜層４と配線６の間には瞬間的には高い電位差が生じる。しかし、絶縁膜層４の内部に帯電抑制膜８を有することで、帯電した電荷は帯電抑制膜８によって徐々に排出されるため、絶縁膜層４における絶縁膜４０の帯電を抑制することができる。このため、固体素子１の故障を抑制できる。
【００２０】
＜実施例２＞
本実施例に係る固体素子１は、実施例１に係る固体素子１の構造に加え、支持基板３における絶縁膜層４と接しない面（裏面）に、半導体素子である裏面素子９が形成される。図２に本実施例に係る固体素子１の構成図を示す。なお、本実施例では、支持基板３はシリコン（半導体）によって構成されている。つまり、本実施例では、支持基板３は、半導体層であるといえる。
【００２１】
ここで、裏面素子９は、半導体素子５によって構成される画素（センサ）に対する、列駆動やＡＤ変換回路、タイミングジェネレータなどの回路（周辺回路）を構成する。そのため、入射した電子が裏面素子９まで貫通すると、裏面素子９が誤作動を起こす。従って、支持基板３の厚さを、入射する電子線の侵入深さよりも厚くする必要がある。ここで、本実施例における侵入深さ（Ｐｅｎｅｔｒａｔｉｏｎ  ｄｅｐｔｈ）とは、入射した電子線エネルギーが１／ｅ（ｅは自然対数）倍のエネルギーに減少する深さのことである。なお、侵入深さは、入射した電子線エネルギーが１／ｅ（ｅは自然対数）倍のエネルギーに減少する深さに限らず、例えば、入射した電子線エネルギーが１／２倍のエネルギーに減少する深さであってもよい。また、このようなことから、ある素材（原子）に対する電子線の侵入深さが大きいほど、ある素材が単位厚み（長さ）あたりに吸収する電子線エネルギーの割合（吸収係数）が小さいことが分かる。なお、侵入深さは、入射する電子線の電子線エネルギーの大きさ、構成する原子（素材）の原子番号、原子量、密度に応じて異なる値をとる。
【００２２】
例えば、透過型電子顕微鏡の典型的な電子線エネルギーである３００ｋｅＶの電子線が入射される場合、電子線のシリコンへの侵入深さは４２５μｍ程度である。従って、裏面素子９に電子線が直接侵入しないようにするために、支持基板３の厚さは、例えば、７２５μｍとするとよい。
【００２３】
また、支持基板３の内部では電子線による電離が起こるため、発生した電子が裏面素子９の動作を妨げる可能性がある。そのため、裏面素子９は、支持基板３からウェル構造によって分離されていることが好ましい。
【００２４】
図３（Ａ）および図３（Ｂ）は、基板に対する半導体素子５と裏面素子９の配置の一例を示したものである。図３（Ａ）は、半導体基板２における絶縁膜層４との接触面での、半導体素子５の配置（形成）の様子を示している。図３（Ｂ）は、支持基板３における絶縁膜層４との接触面での、裏面素子９の配置（形成）の様子を示している。このように、
半導体基板２に対して半導体素子５を均一に配置してもよく、支持基板３に対して裏面素子９を、アース電極７が存在する位置以外にまんべんなく配置してもよい。
【００２５】
［効果］
このように、本実施例では、支持するために厚さが必要な支持基板３に、回路を構成する裏面素子９が形成される。これによれば、薄膜化の必要がある半導体基板２に当該回路が形成される場合よりも、固体素子１の小型化が実現できる。従って、例えば、電子顕微鏡に対して固体素子１を用いる場合には、電子顕微鏡内部は超高真空を維持するために、固体素子１の体積が小さいことが望ましいため、特に効果的である。
【００２６】
＜実施例３＞
本実施例に係る固体素子１は、実施例２に係る固体素子１の構造に加え、支持基板３の一部に、電子減速層１０を含む。つまり、本実施例に係る支持基板３は、シリコンによって構成される半導体層と、電子減速層１０によって構成される。図４に本実施例に係る固体素子１の構成図を示す。
【００２７】
ここで、電子減速層１０は、支持基板３における絶縁膜層４側に形成され、裏面素子９（支持基板３の下部）に対して電子線が入射することを抑制する。本実施形態では、電子減速層１０として、シリコン（半導体）よりも原子量（質量；密度）が大きい金（Ａｕ）の層を用いる。原子量が大きいため、金は、電子線を止める（吸収する）効果が、実施例２において支持基板３を構成するシリコンより大きい。
【００２８】
ここで、３００ＫｅＶの電子線の金に対する侵入深さは７６μｍ程度である。このように、金によって構成される電子減速層１０の厚さが７６μｍである場合には、支持基板３は、電子減速層１０に加えて、シリコンによって構成される層（半導体層）を、裏面素子９を形成するために用いる分だけ有していればよい。つまり、電子減速層１０の厚さは、電子減速層１０を構成する素材に対する、入射（検出）する電子線の侵入深さよりも大きいとよい。これによれば、支持基板３を薄くすることができ、固体素子１を薄くできるため、固体素子１の体積を小さくすることができる。なお、電子減速層１０には金に限らず、その他のシリコンより質量（密度）の大きい素材（元素、化合物、混合物）によって構成されていてもよい。つまり、電子減速層１０を構成する素材に対する電子線の侵入深さが、半導体層を構成する素材（シリコン）に対する電子線の侵入深さよりも小さければよい。
【００２９】
さらに、電子減速層１０が導体であれば、帯電抑制膜８と同様の効果を得ることができる。また、帯電抑制膜８も、電子減速層１０と同様に、電子線の侵入を抑制する効果を得ることができる。なお、支持基板３の一部に電子減速層１０が形成されている必要はなく、絶縁膜層４の一部に電子減速層１０が形成されていてもよい。つまり、半導体基板２と裏面素子９との間に、電子減速層１０が形成されていればよい。
【００３０】
［効果］
本実施例の構成によれば、支持基板３の厚さを減らすことができるため、固体素子１の体積をさらに減らすことができる。
【００３１】
＜実施例４＞
図５に本実施例に係る固体素子１の構成図を示す。本実施例に係る固体素子１は、実施例１に係る固体素子１と比較して、配線６が形成される位置が異なる。本実施例では、半導体基板２における絶縁膜層４と接する側の反対側の面に接するように絶縁膜層６１が形成される。そして、この絶縁膜層６１の中に配線６が形成される。
【００３２】
このため、絶縁膜層４の内部に配線６が形成されている必要がないため、一般的なＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。一般的なＳＯＩ基板は、配線６を有しない半導体基板２、帯電抑制膜８を有しない絶縁膜層４、支持基板３の３層から構成される。このＳＯＩ基板に対して、絶縁膜層４の内部に帯電抑制膜８が形成され、半導体基板２に半導体素子５が形成され、支持基板３にアース電極７が形成される。ここで、半導体素子５は、絶縁膜層６１における配線６などと接続するため、半導体基板２における上部に形成される。そして、半導体基板２の絶縁膜層４と接する側の反対側に、絶縁膜層６１とともに配線６が形成されることによって、固体素子１が形成できる。
【００３３】
［効果］
このように、本実施例によれば、一般的なＳＯＩ基板を用いることによって、実施例１などで生じる半導体基板２と絶縁膜層４との貼り合わせ工程や絶縁膜層４と支持基板３との貼り合わせ工程が必要ない。従って、本実施例に係る固体素子１は、歩留まりが高く、低コスト化することができる。
【００３４】
＜実施例５＞
本実施例に係る固体素子１は、半導体素子５によって構成される画素（センサ）毎に、半導体素子５（半導体基板２）と裏面素子９の接続を貫通電極１１を用いて行う。図６に本実施例に係る固体素子１の構成図を示す。
【００３５】
貫通電極１１は、絶縁膜層４と支持基板３とを貫通する電極であり、半導体素子５（半導体基板２）と裏面素子９とを電気的に接続する。ここで貫通電極１１は、帯電抑制膜８や支持基板３と電気的に接続しないようにするために、絶縁膜によって囲われている。
【００３６】
［効果］
このように、本実施例によれば、実施例１に係る固体素子１において半導体素子５が行う回路動作を、本実施例では裏面素子９が行うことができる。従って、半導体素子５における光を受光するための部位の体積（面積）を大きくすることができるため、固体素子１における受光感度が向上する。
【００３７】
（その他の実施例）
以上に説明した本発明の各実施例や変形例に記載された構成や処理は、互いに任意に組み合わせて利用できる。
【符号の説明】
【００３８】
１：固体素子、２：半導体基板、３：支持基板、４：絶縁体、８：帯電抑制膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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