(57)【要約】      （修正有）【課題】パワー半導体ダイオードにおいて逆方向電流を低減する。【解決手段】スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード１０は、ｐ＋基板層１２又はｎ＋基板層２２と、ｐ層１４と、１０μｍ〜１５０μｍの層厚を有するｎ領域２０と、ｎ＋層又はｐ＋基板層と、第１の金属コンタクト層２６と、第２の金属コンタクト層２４と、少なくとも１つのシード開口１８を備えたハードマスク層１６と、を有する。すべての層は、ＧａＡｓ化合物を含有しており、ハードマスク層は、ｐ＋基板層と素材結合により結合されているか又はｐ層と素材結合により結合されている。ｎ領域は、シード開口内、かつ、ハードマスク層の上面の、シード開口に接している縁部領域にわたり延在している。ｎ領域は、シード開口内で、ｐ層又はｎ＋基板層と素材結合により結合されており、かつ、ハードマスク層の上面の縁部領域において、ハードマスク層と素材結合により結合されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）であって、
−上面および下面を備え、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓから成るｐ＋基板層（１２）と、
−上面および下面を備え、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓから成るｐ層（１４）と、
−上面、下面および１０μｍ〜１５０μｍの層厚（Ｄ２０）を備え、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓから成るｎ領域（２０）と、
−上面および下面を備え、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓから成るｎ＋層（２２）と、
−第１の金属コンタクト層（２６）および第２の金属コンタクト層（２４）と、
を有しており、
−前記第１の金属コンタクト層（２６）は、前記ｐ＋基板層（１２）の下面と素材結合により結合されており、
−前記第２の金属コンタクト層（２４）は、前記ｎ＋層（２２）の上面と素材結合により結合されている、
スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）において、
−上面、下面および少なくとも１つのシード開口（１８）を備えたハードマスク層（１６）が設けられており、
−前記ハードマスク層（１６）の下面は、前記ｐ＋基板層（１２）の上面と素材結合により結合されているか、または前記ｐ層（１４）の上面と素材結合により結合されており、
−前記ｎ領域（２０）は、前記ハードマスク層（１６）の上面の、前記シード開口（１８）に接している縁部領域にわたり、かつ前記シード開口（１８）上方および／または前記シード開口（１８）内に延在しており、
−前記ｎ領域（２０）は、前記シード開口（１８）内で、前記ｐ層（１４）の上面と一緒に配置されており、かつ前記ハードマスク層（１６）の上面の前記縁部領域において、前記ハードマスク層（１６）と一緒に配置されていることを特徴とする、
スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項２】
スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）であって、
−上面および下面を備え、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓから成るｎ＋基板層（２２）と、
−上面、下面および１０μｍ〜１５０μｍの層厚（Ｄ２０）を備え、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓから成るｎ領域（２０）と、
−上面および下面を備え、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓから成るｐ層（１４）と、
−上面および下面を備え、かつＧａＡｓ化合物を含有しているｐ＋層（１２）と、
−第１の金属コンタクト層（２６）および第２の金属コンタクト層（２４）と、
を有しており、
−前記第１の金属コンタクト層（２６）は、前記ｎ＋基板層（２２）の下面と素材結合により結合されており、
−前記ｎ領域（２０）の下面は、前記ｎ＋基板層（２２）の上面の上に配置されており、
−前記第２の金属コンタクト層（２４）は、前記ｐ＋層（１２）の上面と素材結合により結合されている、
スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）において、
−上面、下面および少なくとも１つのシード開口（１８）を備えたハードマスク層（１６）が設けられており、
−前記ハードマスク層（１６）の下面は、前記ｎ＋基板層（２２）の上面と素材結合により結合されており、
−前記ｎ領域（２０）は、前記シード開口（１８）内に、かつ前記ハードマスク層（１６）の上面の、前記シード開口（１８）に接している縁部領域（２２）にわたり延在しており、
−前記ｎ領域（２０）は、前記シード開口（１８）内で、前記ｎ＋基板層（２２）の上面と素材結合により結合されており、かつ前記ハードマスク層（１６）の上面の前記縁部領域（２２）において、前記ハードマスク層（１６）と素材結合により結合されていることを特徴とする、
スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項３】
前記ｐ＋基板層（１２）は、５×１０１８〜５×１０２０ｃｍ−３のドーパント濃度および５μｍ〜３００μｍの層厚（Ｄ１２）を有していることを特徴とする、
請求項１記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項４】
前記ｎ＋層（２２）は、少なくとも１×１０１８ｃｍ−３のドーパント濃度および３０μｍ未満の層厚（Ｄ２２）を有していることを特徴とする、
請求項１または３記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項５】
前記ｎ＋層（２２）は、前記ｎ領域（２０）を完全にまたは少なくとも９５％まで覆っており、前記第２の金属コンタクト層（２４）は、前記ｎ＋層（２２）を完全にまたは少なくとも１０％まで覆っていることを特徴とする、
請求項１または３または４記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項６】
前記ｎ＋基板層（２２）は、少なくとも１×１０１８ｃｍ−３のドーパント濃度および５μｍ〜３００μｍの層厚（Ｄ２２）を有していることを特徴とする、
請求項２記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項７】
前記ｐ＋層（１２）は、５×１０１８〜５×１０２０ｃｍ−３のドーパント濃度および３０μｍ未満の層厚（Ｄ１２）を有していることを特徴とする、
請求項２または６記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項８】
前記ｐ＋層（１２）は、前記ｎ領域（２０）を完全にまたは少なくとも９５％まで覆っており、前記第２の金属コンタクト層（２４）は、前記ｐ＋層（１２）を完全にまたは少なくとも９５％まで覆っていることを特徴とする、
請求項２または６または７記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項９】
前記ハードマスク層（１６）の上方の前記ｎ領域（２０）は、第１の直径を有しており、前記シード開口（１８）は、第２の直径を有しており、前記第１の直径は、前記第２の直径よりも少なくとも１．５倍大きいことを特徴とする、
請求項１から８までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項１０】
前記シード開口（１８）は、矩形に形成されており、幅（Ｄ１８）および長さを有していることを特徴とする、
請求項１から９までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項１１】
前記シード開口（１８）の幅は、方向＜０１１＞もしくは＜００１＞もしくは＜１１１＞に平行に延在しているか、または、基板層の方向＜０１１＞もしくは方向＜００１＞もしくは方向＜１１１＞に対して１５°もしくは３０°の角度で延在していることを特徴とする、
請求項６記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項１２】
基板層の上面は、ＧａＡｓ（１００）表面またはＧａＡｓ（１１１）表面として形成されていることを特徴とする、
請求項１から１１までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項１３】
ｐドープされた層のうちの少なくとも１つは、亜鉛を含有していることを特徴とする、
請求項１から１２までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項１４】
ｎドープされた層は、ケイ素および／またはクロムおよび／またはパラジウムおよび／またはスズを含有していることを特徴とする、
請求項１から１３までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項１５】
基板層を除く、スタック型のＩＩＩ−Ｖ族半導体ダイオードのすべての層はいずれも、先行して形成された層の上にエピタキシャルに形成されていることを特徴とする、
請求項１から１４までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項１６】
前記ハードマスク層（１６）は、ＳｉＯ２および／またはＳｉ３Ｎ４から成ることを特徴とする、
請求項１から１５までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項１７】
前記ハードマスク層（１６）は、０．１μｍ〜５μｍの層厚を有していることを特徴とする、
請求項１から１６までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項１８】
前記ハードマスク層（１６）の上面に、導体路（２８）が配置されており、前記導体路（２８）は、前記第２の金属コンタクト層（２４）に接続されていることを特徴とする、
請求項１から１７までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項１９】
前記ｐ層（１４）は、１×１０１４〜１×１０１７ｃｍ−３のドーパント濃度および１μｍ〜２０μｍの層厚（Ｄ１４）を有していることを特徴とする、
請求項１から１８までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【請求項２０】
前記ｎ領域（２０）は、８×１０１３〜１×１０１６ｃｍ−３のドーパント濃度を有していることを特徴とする、
請求項１から１９までのいずれか１項記載のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオード（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオードに関する。
【背景技術】
【０００２】
Ｇｅｒｍａｎ  Ａｓｈｋｉｎａｚｉの「ＧａＡｓ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ」、ＩＳＢＮ９６５−７０９４−１９−４、第８頁および第９頁から、ｐ＋−ｎ−ｎ＋を含み、ＧａＡｓから成る、高圧耐性のある半導体ダイオードが公知である。第２３頁から第２６頁には、ＧａＡｓショットキーダイオードが記載されている。
【０００３】
別のスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオードおよび対応する製造方法は、刊行物である、独国特許出願公開第１０  ２０１６  ０１３  ５４０号明細書、独国特許出願公開第１０  ２０１６  ０１３  ５４１号明細書、独国特許出願公開第１０  ２０１６  ０１５  ０５６号明細書、独国特許出願公開第１０  ２０１７  ００２  ９３５号明細書、中国特許出願公開第１０３  ２３６  ４３６号明細書、米国特許出願公開第２００８／０  ２５７  ４０９号明細書および独国特許出願公開第１０  ２０１７  ００２  ９３６号明細書からも公知である。
【０００４】
ダイオードにおいては、動作時に阻止方向において、特に平坦なｐｎ接合部ないしメサ構造の縁部を介して生じる残留電流ないし漏れ電流が可能な限り小さいことが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この背景を基礎とする、本発明の課題は、従来技術をさらに発展させた装置を提供することである。目的は、特に、逆方向電流の低減およびアバランシェ電圧の上昇である。
【課題を解決するための手段】
【０００６】
この課題は、請求項１または請求項２に記載の特徴を備えた、スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオードによって解決される。本発明の有利な構成は、それぞれ従属請求項に記載されている。
【０００７】
本発明の対象によれば、上面および下面を備えたｐ＋基板層を有している、スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオードが提供される。
【０００８】
ｐ＋基板層は、ＧａＡｓ化合物を含有しているか、またはＧａＡｓから成る。
【０００９】
さらに、上面および下面を備えたｐ層と、上面および下面を備えたｎ層と、が設けられている。
【００１０】
ｎ層は、１０μｍ〜１５０μｍの層厚、または特に１５μｍ〜５０μｍの層厚、または２０μｍ〜４０μｍの層厚を有している。ｐ層およびｎ層は、それぞれ、ＧａＡｓ化合物を含有しているか、またはＧａＡｓから成る。
【００１１】
さらに、上面および下面を備えたｎ＋層が設けられている。ｎ＋層は、ＧａＡｓ化合物を含有しているか、またはＧａＡｓから成る。
【００１２】
また、第１の金属コンタクト層および第２の金属コンタクト層が設けられており、第１の金属コンタクト層は、ｐ＋基板層の下面と素材結合により結合されており、また第２の金属コンタクト層は、ｎ＋層の上面と素材結合により結合されている。
【００１３】
ｎ＋層の下面は、ｎ領域の上面の上に配置されている。とりわけ、２つの層は、素材結合により相互に結合されている。
【００１４】
とりわけ、ｐ層の下面は、少なくとも部分的にまたは完全に、ｐ＋基板層の上面と素材結合により結合されている。
【００１５】
とりわけ、ｎ領域の下面とｐ層の上面とは、少なくとも部分的にまたは完全に、素材結合により結合されている。
【００１６】
さらに、スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオードは、上面および下面を備えたハードマスク層と、少なくとも１つのシード開口と、を有している。
【００１７】
ハードマスク層の下面は、ｐ＋基板層の上面と素材結合により結合されているか、またはｐ層の上面と素材結合により結合されている。
【００１８】
ｎ領域は、ハードマスク層の上面の、シード開口に接している縁部領域にわたり、かつシード開口上方および／またはシード開口内に形成されている。
【００１９】
とりわけ、ｎ領域は、ｐ層の上面と素材結合により結合されており、かつハードマスク層の上面の縁部領域において、ハードマスク層と素材結合により結合されている。特に、ｎ領域は、シード開口内でｐ層と素材結合により結合されている。
【００２０】
代替的に、本発明によれば、上面および下面を備えたｎ＋基板層を有している、スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオードが提供される。ｎ＋基板層は、ＧａＡｓ化合物を含有しているか、またはＧａＡｓから成る。
【００２１】
さらに、上面および下面を備えたｎ領域が提供される。とりわけ、ｎ領域は、１０μｍ〜１５０μｍの層厚、またはとりわけ１５μｍ〜５０μｍの層厚、またはとりわけ２０μｍ〜４０μｍの層厚を有している。
【００２２】
ｎ領域は、とりわけＧａＡｓ化合物を含有しているか、またはＧａＡｓから成る。
【００２３】
ｎ領域の上面には、上面および下面を備えたｐ層が配置されている。ｐ層の下面は、ｎ層の上面に配置されていると解される。
【００２４】
ｐ層は、ＧａＡｓ化合物を含有しているか、またはＧａＡｓから成る。
【００２５】
さらに、ｐ＋層が設けられている。ｐ＋層は、上面および下面を備えている。とりわけ、ｐ＋層は、ＧａＡｓ化合物を含有しているか、またはＧａＡｓから成る。
【００２６】
また、第１の金属コンタクト層および第２の金属コンタクト層が設けられており、第１の金属コンタクト層は、ｎ＋基板層の下面と素材結合により結合されている。第２の金属コンタクト層は、ｐ＋層の上面と素材結合により結合されている。
【００２７】
とりわけ、ｎ領域の下面とｎ＋基板層の上面とは、少なくとも部分的に素材結合により結合されている。とりわけ、ｐ層の下面は、ｎ領域の上面と素材結合により結合されている。
【００２８】
とりわけ、ｐ＋層の下面は、ｐ基板層の上面と素材結合により結合されている。
【００２９】
さらに、スタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオードは、上面および下面を備えたハードマスク層と、シード開口と、を有している。
【００３０】
ハードマスク層の下面は、ｎ＋基板層の上面と素材結合により結合されている。
【００３１】
ｎ領域は、シード開口内に、かつハードマスク層の上面の、シード開口に接している縁部領域にわたり延在している。
【００３２】
シード開口内では、ｎ領域が、ｎ＋基板層の上面と素材結合により結合されている。ハードマスクの上面における縁部領域では、ｎ領域がハードマスク上に配置されており、とりわけハードマスクと素材結合により結合されている。
【００３３】
本発明によるスタック型の高耐圧ＩＩＩ−Ｖ族パワー半導体ダイオードは、ｎオンｐ型構造として、またはｐオンｎ型構造として形成することができる。それぞれの基板層、すなわちｎ＋基板層またはｐ＋基板層、ならびにｎオンｐ型構造の場合のｎ＋層、およびｐオンｎ型構造の場合のｐ＋層は、それぞれ高ドープの半導体コンタクト層として形成されていることに留意されたい。半導体コンタクト層は、第１の金属コンタクト層または第２の金属コンタクト層と素材結合により結合されている。
【００３４】
換言すれば、前述の半導体コンタクト層は、順方向において、すなわち導通方向において、直列抵抗を低減するために、またそれによってＩＩＩ−Ｖ族パワー半導体ダイオードの損失出力を低減するために、可能な限り低抵抗に形成されている。
【００３５】
金属端子領域は、完全にまたは部分的に、金属、例えば金、特に合金から成ると解される。
【００３６】
とりわけ、金属端子領域は、電子ビーム蒸着もしくはスパッタリングによって形成することができるか、または層が比較的厚い場合には直流電気的に形成することもできる。
【００３７】
とりわけ、半導体ダイオードの半導体層は、少なくとも部分的にまたは完全に、ＭＯＶＰＥによってエピタキシャルに形成されている。代替的な製造方式では、複数の層が、部分的に液相エピタキシ（ＬＰＥ）によって製造されている。
【００３８】
ＧａＡｓ化合物は、ガリウムおよびヒ素の他に、またドーパントおよび／または不純物の他に、ＩＩＩ族またはＶ族の別の典型元素、例えばインジウムまたはアルミニウムも含有できると解される。
【００３９】
しかしながら、本発明によるＩＩＩ−Ｖ族半導体ダイオードの半導体層ないし半導体領域は、少なくとも、ガリウムおよびヒ素を含有しているか、またはガリウムおよびヒ素から成ることに留意されたい。
【００４０】
とりわけ、各層は、可能な限り僅かな格子転位ないしＥＬ２センターを有している。
【００４１】
シード開口を形成するために、全面にわたるハードマスク層が、マスクプロセスによって構造化される。とりわけ、ハードマスク層は、ＳｉＯ２および／もしくはＳｉ３Ｎ４を含有しているか、またはＳｉＯ２および／もしくはＳｉ３Ｎ４から成る。
【００４２】
基板層がｐ＋基板層として形成されている場合、ｐ層はｐ＋基板層の上面を、全面にわたり覆っているか、または例えばハードマスク層の被着後の析出によって、シード開口内でのみ覆っていると解される。
【００４３】
例えば、ｐ層は、ハードマスク層の被着前に、ｐ＋基板層上に全面にわたり成長されるか、または代替的に、ハードマスク層の被着後に、シード開口内に選択エピタキシによって成長される。
【００４４】
ＩＩＩ−Ｖ族半導体ダイオードのドリフト領域を形成するｎ領域は、シード開口内に析出され、また高さも幅もシード開口を越えて析出される。
【００４５】
つまり、ｎ領域の高さは、シード開口の深さないしハードマスク層の厚さよりも大きい。
【００４６】
さらに、ｎ領域は、シード開口内に第１の直径を備えた第１の領域を有しており、またシード開口の上方に第２の直径を備えた第２の領域を有しており、この場合、第１の直径は、シード開口の直径に相当し、また第２の直径は、シード開口の直径よりも大きい。
【００４７】
これによって、ｎ領域は、ハードマスク層の表面の、シード開口に接している縁部領域を覆っている。縁部領域は、シード開口に対して距離を取ってシード開口を包囲しており、この距離は、例えば、方向に依存して変化することができるので、ｎ領域は、ハードマスク層への垂直な投影では、シード開口を少なくとも覆っている。
【００４８】
この成長は、例えば、１つの共通のＭＯＶＰＥステップまたはＬＰＥステップにおいて、ｐ層の析出でもって実現される。
【００４９】
別の各層は、ハードマスク層に接続されているｎ領域の表面を好適には完全にまたは少なくとも実質的に包囲する。換言すれば、別の各層は、それぞれハードマスク層の上面から、ｎ領域を超えて、ハードマスク層まで延在している。
【００５０】
ハードマスク層によって、縁部領域における漏れ電流、もしくは縁部を越えて延びる電流経路における漏れ電流が抑制される。
【００５１】
本発明による半導体ダイオードの利点は、アバランシェ電圧が非常に高いことである。
【００５２】
１つの実施形態によれば、ｐ＋基板層が、１×１０１８〜５×１０２０ｃｍ−３のドーパント濃度および２μｍ〜３００μｍの層厚を有しているか、またはｎ＋基板層が、少なくとも１×１０１８ｃｍ−３のドーパント濃度および２μｍ〜３００μｍの層厚を有しており、この場合、ｎ＋層は、少なくとも１×１０１８ｃｍ−３のドーパント濃度および３０μｍ未満の層厚を有しているか、またはｐ＋層は、５×１０１８〜５×１０２０ｃｍ−３のドーパント濃度および３０μｍ未満の層厚を有している。
【００５３】
１つの別の実施形態においては、ｎ＋層が、ｎ領域を完全にまたは少なくとも９５％まで覆っており、かつ第２の金属コンタクト層が、ｎ＋層を完全にまたは少なくとも９５％まで覆っているか、もしくはｐ＋層が、ｎ領域を完全にまたは少なくとも９５％まで覆っており、かつ第２の金属コンタクト層が、ｐ＋層を完全にまたは少なくとも９５％まで覆っている。
【００５４】
１つの別の実施形態によれば、ハードマスク層の上方のｎ領域が、第１の直径を有しており、またシード開口が、第２の直径を有しており、この場合、第１の直径は、第２の直径よりも少なくとも１．５倍大きい。
【００５５】
十分な成長によって、すなわちｎ領域によって覆われる、シード開口周囲の可能な限り幅広の縁部領域によって、漏れ電流が低減されるか、または完全に阻止される。
【００５６】
１つの別の実施形態によれば、シード開口が矩形であり、例えば四角形または正方形に形成されており、幅および長さを有している。
【００５７】
１つの発展形態においては、シード開口の幅は、方向＜０１１＞もしくは＜００１＞もしくは＜１１１＞に平行に延在しているか、または基板層の方向＜０１１＞もしくは方向＜００１＞もしくは方向＜１１１＞に対して１５°もしくは３０°の角度で延在している。シード開口の下に位置する層、特に基板層に対するシード開口の配向は、成長の度合いに影響を及ぼす。
【００５８】
１つの別の発展形態によれば、基板層の上面が、ＧａＡｓ（１００）表面またはＧａＡｓ（１１１）表面として形成されている。
【００５９】
１つの別の実施形態においては、ｐドープされた層のうちの少なくとも１つが亜鉛を含有している。少なくとも１つのｎドープされた層は、好適にはケイ素および／またはクロムおよび／またはパラジウムおよび／またはスズを含有している。
【００６０】
１つの別の発展形態によれば、基板層を除く、スタック型のＩＩＩ−Ｖ族半導体ダイオードのすべての層がいずれも、先行して形成された層の上にエピタキシャルに、例えばＬＰＥおよびＭＯＶＰＥによって形成されている。
【００６１】
１つの別の実施形態においては、ハードマスク層が、ＳｉＯ２および／またはＳｉ３Ｎ４から成る。これによって、ハードマスク層がＳｉＯ２またはＳｉ３Ｎ４の他に別の異種原子、例えば不純物または層を有することは排除されていないと解される。
【００６２】
１つの別の実施形態によれば、ハードマスク層が、０．５μｍ〜１μｍの層厚を有している。十分な層厚は、漏れ電流が確実に抑制されることを保証する。
【００６３】
１つの別の発展形態においては、ハードマスク層の上面に、導体路が配置されており、導体路は、第２の金属コンタクト層と電気的に作用するように接続されている。例えば、導体路は、シード開口に対して距離を置いて、ハードマスク層の上面に環状に配置されている。
【００６４】
導体路は、例えば、第２の金属コンタクト層に対して距離を置いて設けられているか、または第２の金属コンタクト層に直接的に接して配置されている。この場合、第２の金属コンタクト層は、ハードマスク層の上面にも延在することができる。
【００６５】
第２の金属コンタクト層ならびに導体路は、この場合、電気的なコンタクトを確立するためにも、熱排出のためにも使用することができる。
【００６６】
別の実施形態によれば、ｐ層は、１×１０１４〜１×１０１７ｃｍ−３のドーパント濃度および１μｍ〜４０μｍの層厚を有している。ｎ領域は、好適には、８×１０１３〜１×１０１６ｃｍ−３のドーパント濃度を有している。
【００６７】
以下では、図面を参照しながら、本発明を詳細に説明する。図中、同種の部分には、同一の参照番号を付している。図示の実施形態は、非常に概略的に示されている。つまり、間隔、横方向および縦方向の大きさは、縮尺通りではなく、また別記しない限りは、導き出すことができる相互の幾何学的な関係も有していない。
【図面の簡単な説明】
【００６８】
【図１】スタック型のＩＩＩ−Ｖ族半導体ダイオードの第１の実施形態の層の図を示す。
【図２】スタック型のＩＩＩ−Ｖ族半導体ダイオードの第２の実施形態の層の図を示す。
【図３】スタック型のＩＩＩ−Ｖ族半導体ダイオードの第３の実施形態の層の図を示す。
【図４ａ】図１から図３と関連させて図示した実施形態のうちの１つによる、スタック型のＩＩＩ−Ｖ族半導体ダイオードの金属化部の１つのヴァリエーションの層の図を示す。
【図４ｂ】図１から図３と関連させて図示した実施形態のうちの１つによる、スタック型のＩＩＩ−Ｖ族半導体ダイオードの金属化部の１つのヴァリエーションの層の図を示す。
【図４ｃ】図１から図３と関連させて図示した実施形態のうちの１つによる、スタック型のＩＩＩ−Ｖ族半導体ダイオードの金属化部の１つのヴァリエーションの層の図を示す。
【発明を実施するための形態】
【００６９】
各図においては、明瞭にするために、ＩＩＩ−Ｖ族半導体ダイオード１０の層の図ないし横断面図のみがそれぞれ図示されている。しかしながら、層の図に示されたすべてのＩＩＩ−Ｖ族半導体ダイオード１０は、上面図で見ると、正方形または矩形または円形の周囲を有していることに留意されたい。
【００７０】
換言すれば、上面図で見ると、ＩＩＩ−Ｖ族半導体ダイオードは、それぞれの横断面図における層列と同一の層列を有している。さらに、図示したすべての実施形態に該当することは、ＩＩＩ−Ｖ族半導体ダイオード１０が、上面および下面を有しており、とりわけ、下面に形成されている金属端子コンタクト層を用いて、ＩＩＩ−Ｖ族半導体ダイオードが、いわゆる「ダイ」として、「リードフレーム」とも称される金属フレームないし金属支持体としてのベース部に配置されている、ということである。金属端子コンタクト層を可能な限り大きく、特に全面にわたり形成することで、ベース部への熱結合が改善される。
【００７１】
さらに、ＩＩＩ−Ｖ族半導体ダイオードの下面を起点として形成されているすべての半導体層は平坦に形成されていることに留意されたい。
【００７２】
図示したすべての実施形態におけるＩＩＩ−Ｖ族半導体ダイオードの下面には、基板層、すなわちｐ＋基板層またはｎ＋基板層が形成されていることにも留意されたい。基板層は、出発状態では、その出発状態の半導体基板ウェハの大きさに依存して、４００μｍ〜７００μｍの厚さを有していると解される。換言すれば、３インチ半導体基板ウェハは、一般的に、６インチ半導体基板ウェハよりも薄い厚さを有している。
【００７３】
順方向における直列抵抗を低減するために、金属端子コンタクト層を形成する前に、半導体基板ウェハが薄くされるが、機械的な安定性の理由から、残厚は、とりわけ、８０μｍ〜２００μｍの範囲、とりわけ１２０μｍ〜１５０μｍの範囲である。
【００７４】
図１には、ｎオンｐ型構造を有するスタック型のＩＩＩ−Ｖ族半導体ダイオード１０の第１の実施形態が示されている。ここでは、ｐドープされた半導体層の上方にｎドープされた半導体層が形成されている。
【００７５】
層厚Ｄ１２を有するｐ＋基板層１２の上面全面にわたり、層厚Ｄ１４を有するｐ層１４が配置されている。ｐ層１４の上面には、層厚Ｄ１６を有するハードマスク層１６が配置されており、また幅Ｄ１８および図示していない（紙面の奥方向への、または紙面の奥方向からの）長さを有するシード開口１８が設けられている。
【００７６】
ｐ層１４の上面に位置するシード開口１８内には、高さＤ２０を有するｎ領域２０が配置されており、ここでは、ｎ領域２０は、ハードマスク層１６の上面の、シード開口に接している縁部領域２２にも延在している。縁部領域２２は、シード開口１８を包囲するように延びており、またｎ領域２０は、全方向において、シード開口１８を超えて、ハードマスク層１６の上面の一部にわたり延在していると解される。
【００７７】
ハードマスク層１６に接続されているｎ領域２０の表面は、層厚Ｄ２２を有するｎ＋層２２によって覆われているか、または包囲されている。またｎ＋層２２も、層厚Ｄ２４を有する第２の金属コンタクト層２４によって、とりわけ完全に覆われているか、または包囲されている。
【００７８】
層厚Ｄ２６を有する第１の金属コンタクト層２６は、ｐ＋基板層１２の下面に平面状に形成されている。とりわけ、金属コンタクト層２６は、ｐ＋基板層１２の下面の全面を覆っているか、または下面の面積の少なくとも９０％超まで覆っている。これによって、電流負荷が高い際に、熱排出が改善される。
【００７９】
シード開口１８の周囲に環状に、またシード開口１８および第２の金属コンタクト層２４に対して距離を置いて、導体路２８が配置されており、この場合、導体路２８は、少なくとも１つのコンタクトワイヤ３０を介して、第２の金属コンタクト層２４と電気的に作用するよう接続されている。このために、導体路２８および第２のコンタクト層には、コンタクトワイヤ３０を接続するためのボンディング面３２がそれぞれ形成されている。
【００８０】
図２には、半導体ダイオード１０の第２の実施形態が示されている。以下では、図１との相異のみを説明する。
【００８１】
半導体ダイオード１０のｐ層１４は、ｐ＋基板層１２の上面の、ハードマスク層１６が設けられていない領域にのみ延在している。すなわち、ｐ層１４は、シード開口１８内に形成されている。
【００８２】
図３には、第３の実施形態が示されている。以下では、図１との相異のみを説明する。
【００８３】
スタック型のＩＩＩ−Ｖ族半導体ダイオード１０は、ｐオンｎ型構造を有している。つまり、ｎ＋層２２は、層厚Ｄ２２を有するｎ＋基板層２２として形成されており、また層厚Ｄ１６を有するハードマスク層１６は、ｎ＋基板層２２の上面に配置されている。
【００８４】
ｎ領域２０の上面は、層厚Ｄ１４を有するｐ層１４によって覆われており、ｐ層１４は、層厚Ｄ１２を有するｐ＋層１２によって覆われており、またｐ＋層１２は、層厚Ｄ２４を有する第２の金属コンタクト層２４によって覆われている。
【００８５】
ｐオンｎ型構造を形成する利点は、ｎ＋層の電気抵抗がｐ＋層の電気抵抗よりも少なくとも５倍〜１０倍低いことによって、ＩＩＩ−Ｖ族半導体ダイオード１０の電気的な特性を改善することである。特に、この効果は、電子と比較した際の、正孔の有効質量の差異が大きいことに起因すると考えられる。
【００８６】
図４ａから図４ｃには、スタック型のＩＩＩ−Ｖ族半導体ダイオード１０の第２のコンタクト層２４の全部で３つの異なる構成の層の図がそれぞれ示されている。明瞭にするために、それぞれに半導体層の一部のみが示されている。ｎ＋層またはｐ＋層の代わりに、上面および下面を備えた半導体コンタクト層ＨＬＫが形成されている。
【００８７】
半導体コンタクト層ＨＬＫの上面は、３つすべての構成において、第２の金属コンタクト層２４と素材結合により結合されている。
【００８８】
第２のコンタクト層２４の上面には、それぞれ、少なくとも１つのボンディング面３２が形成されている。ボンディング面には、ボンディングワイヤとも称されるコンタクトワイヤ（図示せず）を接続することができる。
【００８９】
図４ａの実施形態においては、第２のコンタクト層２４が、第１の領域において、半導体コンタクト層ＨＬＫを完全に包囲しているだけではなく、第２の領域において、ハードマスク層１６の上面においても環状に形成されている。第２の領域において、第２のコンタクト層２４の上面には、２つのボンディング面３２が形成されている。ボンディング面には、ボンディングワイヤとも称されるコンタクトワイヤ（図示せず）を接続することができる。
【００９０】
図４ｂの実施形態においては、第２のコンタクト層２４が、第１の領域において、半導体コンタクト層ＨＬＫを包囲している。第２のコンタクト層２４の上面には、ボンディング面３２が形成されている。
【００９１】
図４ｃの実施形態においては、第２のコンタクト層２４が、第１の領域において、半導体コンタクト層ＨＬＫの上面にのみに形成されている。つまり、半導体コンタクト層ＨＬＫの側面には、第２のコンタクト層２４が形成されていない。上面に形成されている第２のコンタクト層２４の上面には、ボンディング面３２が形成されている。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【外国語明細書】
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