(57)【要約】【課題】本発明は、サンプリング信号のロジックレベルに基づき、判定帰還等化回路の係数を変化させることができる受信回路、これを含む半導体装置及び半導体システムを提供する。【解決手段】本発明による受信回路は、合算回路、クロックラッチ回路及び帰還回路を含むことができる。前記合算回路は、入力信号及び帰還信号に基づいて合算信号が生成できる。前記クロックラッチ回路は、クロック信号に同期して前記合算信号をサンプリングしてサンプリング信号が生成できる。前記帰還回路は、前記サンプリング信号に基づいて複数の係数の一つを選択して、前記帰還信号が生成できる。【選択図】図４
2020188457.tif 000002
【特許請求の範囲】
【請求項１】
入力信号及び帰還信号に基づいて合算信号を生成する合算回路；
クロック信号に同期して前記合算信号をサンプリングしてサンプリング信号を生成するクロックラッチ回路；及び、
前記サンプリング信号に基づいて第１の係数及び第２の係数の一つを選択し、選択された係数及び前記サンプリング信号に基づいて前記帰還信号を生成する帰還回路を含むことを特徴とする、受信回路。
【請求項２】
前記合算回路は、前記入力信号及び基準電圧に基づいて前記合算信号を生成し、前記帰還信号に基づいて前記合算信号の電圧レベルを変化させることを特徴とする、請求項１に記載の受信回路。
【請求項３】
前記基準電圧を生成する基準電圧生成回路をさらに含み、前記基準電圧の電圧レベルは、前記第１及び第２の係数と前記合算信号のスイング範囲の少なくとも一つに基づいて決定されることを特徴とする、請求項２に記載の受信回路。
【請求項４】
前記合算回路は、前記入力信号及び前記入力信号の相補信号に基づいて前記合算信号及び前記合算信号の相補信号を生成し、前記帰還信号に基づいて前記合算信号及び前記合算信号の相補信号の電圧レベルを変化させることを特徴とする、請求項１に記載の受信回路。
【請求項５】
前記帰還回路は、
以前に受信された入力信号に基づいて生成されたサンプリング信号が第１のロジックレベルであるとき、前記第１の係数及び前記サンプリング信号に基づいて前記帰還信号を生成し、
前記以前に受信された入力信号に基づいて生成されたサンプリング信号が第２のロジックレベルであるとき、前記第２の係数及び前記サンプリング信号に基づいて前記帰還信号を生成することを特徴とする、請求項１に記載の受信回路。
【請求項６】
前記第２の係数は前記第１の係数より大きい値を持つことを特徴とする、請求項５に記載の受信回路。
【請求項７】
前記第１及び第２の係数は互いに異なる電圧レベルを持つアナログ電圧信号であることを特徴とする、請求項５に記載の受信回路。
【請求項８】
前記帰還回路は、
前記第１の係数及び前記サンプリング信号に基づいて第１の補償信号を生成する第１の乗算器；
前記第２の係数及び前記サンプリング信号に基づいて第２の補償信号を生成する第２の乗算器；及び、
前記サンプリング信号に基づいて前記第１及び第２の補償信号の一つを前記帰還信号として出力する選択器を含むことを特徴とする、請求項１に記載の受信回路。
【請求項９】
第１の制御信号に基づいて前記第１の係数の電圧レベルを設定し、第２の制御信号に基づいて前記第２の係数の電圧レベルを設定する係数設定回路をさらに含むことを特徴とする、請求項１に記載の受信回路。
【請求項１０】
信号バスを介して転送された転送信号及び増幅基準電圧を差動増幅して、前記入力信号を生成する受信器をさらに含むことを特徴とする、請求項１に記載の受信回路。
【請求項１１】
前記サンプリング信号をラッチして出力信号を生成するラッチ回路をさらに含むことを特徴とする、請求項１に記載の受信回路。
【請求項１２】
信号バスを介して転送された転送信号に基づいて入力信号を生成する受信器；
前記入力信号の電圧レベルに基づいて第１の合算ノードの電圧レベルを変化させ、基準電圧の電圧レベルに基づいて第２の合算ノードの電圧レベルを変化させる比較回路；
クロック信号に同期して前記第１の合算ノード及び第２の合算ノードの電圧レベルをラッチして、サンプリング信号を生成するクロックラッチ回路；及び、
前記サンプリング信号に基づいて第１の係数及び第２の係数の一つを選択し、選択された係数及び前記サンプリング信号に基づいて前記第１及び第２の合算ノードの電圧レベルを変化させる帰還回路を含むことを特徴とする、受信回路。
【請求項１３】
前記第１及び第２の係数は、互いに異なる電圧レベルを持つアナログ電圧信号であることを特徴とする、請求項１２に記載の受信回路。
【請求項１４】
前記第２の係数は、前記第１の係数より高い電圧レベルを持ち、
前記帰還回路は、前記サンプリング信号が第１のロジックレベルであるとき、前記サンプリング信号及び前記第１の係数に基づいて前記第２の合算ノードの電圧レベルを変化させ、前記サンプリング信号が第２のロジックレベルであるとき、前記サンプリング信号及び前記第２の係数に基づいて前記第１の合算ノードの電圧レベルを変化させることを特徴とする、請求項１２に記載の受信回路。
【請求項１５】
前記帰還回路は、
前記サンプリング信号及び前記第１の係数に基づいて前記第２の合算ノードの電圧レベルを変化させる第１の補償回路；及び、
前記サンプリング信号の相補信号及び前記第２の係数に基づいて前記第１の合算ノードの電圧レベルを変化させる第２の補償回路を含むことを特徴とする、請求項１２に記載の受信回路。
【請求項１６】
第１の制御信号に基づいて前記第１の係数の電圧レベルを設定し、第２の制御信号に基づいて前記第２の係数の電圧レベルを設定する係数設定回路をさらに含むことを特徴とする、請求項１２に記載の受信回路。
【請求項１７】
前記基準電圧を生成する基準電圧生成回路をさらに含み、前記基準電圧の電圧レベルは、前記第１及び第２の係数と前記合算信号のスイング範囲の少なくとも一つに基づいて決定されることを特徴とする、請求項１２に記載の受信回路。
【請求項１８】
信号バスを介して転送された転送信号に基づいて入力信号を生成する受信器；
前記入力信号及び帰還信号に基づいて合算信号を生成する合算回路；
第１の位相クロック信号に同期して前記合算信号をサンプリングして、第１のサンプリング信号を生成するクロックラッチ回路；及び、
前記第１の位相クロック信号より先立つ位相を持つ第２の位相クロック信号に同期して生成された第２のサンプリング信号に基づき、第１の係数及び第２の係数の一つを選択し、選択された係数及び前記第２のサンプリング信号に基づいて前記帰還信号を生成する帰還回路を含むことを特徴とする、受信回路。
【請求項１９】
前記合算回路は、前記入力信号及び基準電圧を比較して前記合算信号を生成し、前記帰還信号に基づいて前記合算信号の電圧レベルを変化させることを特徴とする、請求項１８に記載の受信回路。
【請求項２０】
前記基準電圧を生成する基準電圧生成回路をさらに含み、前記基準電圧の電圧レベルは、前記第１及び第２の係数と前記合算信号のスイング範囲の少なくとも一つに基づいて決定されることを特徴とする、請求項１９に記載の受信回路。
【請求項２１】
前記帰還回路は、
前記第２のサンプリング信号が第１のロジックレベルであるとき、前記第１の係数及び前記第２のサンプリング信号に基づいて前記帰還信号を生成し、
前記第２のサンプリング信号が第２のロジックレベルであるとき、前記第２の係数及び前記第２のサンプリング信号に基づいて前記帰還信号を生成することを特徴とする、請求項１８に記載の受信回路。
【請求項２２】
前記第２の係数は、前記第１の係数より大きい値を持つことを特徴とする、請求項２１に記載の受信回路。
【請求項２３】
前記帰還回路は、
前記第１の係数及び前記第２のサンプリング信号に基づいて第１の補償信号を生成する第１の乗算器；
前記第２の係数及び前記第２のサンプリング信号に基づいて第２の補償信号を生成する第２の乗算器；及び、
前記第２のサンプリング信号に基づいて前記第１及び第２の補償信号の一つを前記帰還信号として出力する選択器を含むことを特徴とする、請求項１８に記載の受信回路。
【請求項２４】
第１の制御信号に基づいて前記第１の係数の電圧レベルを設定し、前記第２の制御信号に基づいて前記第２の係数の電圧レベルを設定する係数設定回路をさらに含むことを特徴とする、請求項１８に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路技術に関し、より詳しくは、半導体装置及び半導体システムに関する。
【背景技術】
【０００２】
電子装置は多くの電子構成要素を含み、その中でコンピュータシステムは半導体からなる多くの半導体装置を含むことができる。コンピュータシステムを構成する半導体装置等は、クロック信号とデータを転送及び受信して互いに通信できる。コンピュータシステムの動作速度の増加と共に、半導体装置の動作速度も増加している。例えば、半導体装置間において高速でデータ通信が可能であるようにクロック信号の周波数が増加している。
【０００３】
半導体装置は、クロック信号に同期して外部装置にデータを転送したり、クロック信号に同期して外部装置から転送されたデータが受信できる。クロック信号の周波数が増加しながらデータを転送及び受信するための時間マージンが継続減少している。また、減少したマージンに比例して、転送及び受信されるデータのアイ(Eye)又は有効ウィンドウ(Valid window)も減少されている。前記半導体装置は信号転送ラインを介して外部装置と連結される。前記信号転送ラインを介して信号が転送される場合、信号転送ラインで発生するリフレクション(reflection)により信号無欠性(Signal Integrity)が減少される恐れがある。従って、リフレクションにより発生するポスト−カーソル(post-cursor)成分を補償して信号のアイ又は有効ウィンドウを増加させるために、一般に判定帰還等化回路(Decision Feedback Equalizer)が用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施例は、サンプリング信号のロジックレベルに基づき、判定帰還等化回路の係数を変化させることができる受信回路、これを含む半導体装置及び半導体システムを提供する。
【課題を解決するための手段】
【０００５】
本発明の実施例による受信回路は、入力信号及び帰還信号に基づいて合算信号を生成する合算回路；クロック信号に同期して前記合算信号をサンプリングしてサンプリング信号を生成するクロックラッチ回路；及び、前記サンプリング信号に基づいて第１の係数及び第２の係数の一つを選択し、選択された係数及び前記サンプリング信号に基づいて前記帰還信号を生成する帰還回路を含むことができる。
【０００６】
本発明の実施例による受信回路は、信号バスを介して転送された転送信号に基づいて入力信号を生成する受信器；前記入力信号の電圧レベルに基づいて第１の合算ノードの電圧レベルを変化させ、基準電圧の電圧レベルに基づいて第２の合算ノードの電圧レベルを変化させる比較回路；クロック信号に同期して前記第１の合算ノード及び第２の合算ノードの電圧レベルをラッチして、サンプリング信号を生成するクロックラッチ回路；及び、前記サンプリング信号に基づいて第１の係数及び第２の係数の一つを選択し、選択された係数及び前記サンプリング信号に基づいて前記第１及び第２の合算ノードの電圧レベルを変化させる帰還回路を含むことができる。
【０００７】
本発明の実施例による受信回路は、信号バスを介して転送された転送信号に基づいて入力信号を生成する受信器；前記入力信号及び帰還信号に基づいて合算信号を生成する合算回路；第１の位相クロック信号に同期して前記合算信号をサンプリングして、第１のサンプリング信号を生成するクロックラッチ回路；及び、前記第１の位相クロック信号より先立つ位相を持つ第２の位相クロック信号に同期して生成された第２のサンプリング信号に基づき、第１の係数及び第２の係数の一つを選択し、選択された係数及び前記第２のサンプリング信号に基づいて前記帰還信号を生成する帰還回路を含むことができる。
【発明の効果】
【０００８】
本発明は、インターフェース環境に合う正確な等化動作を遂行することで、半導体装置及び半導体システムの迅速かつ正確な通信が可能であるようにする。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例による半導体システムの構成を示す図である。
【図２ａ】対称インターフェース環境における半導体システムの構成及び転送回路の電流特性を示す図である。
【図２ｂ】図２ａに示す受信器から生成された入力信号の波形を示す図である。
【図３ａ】非対称インターフェース環境における半導体システムの構成及び転送回路の電流特性を示す図である。
【図３ｂ】図３ａに示す受信器から生成された入力信号の波形を示す図である。
【図４】本発明の実施例による受信回路の構成を示す図である。
【図５】本発明の実施例による判定帰還等化回路の構成を示す図である。
【図６】非対称インターフェース環境において一つの係数だけを用いて等化動作が遂行されたときの合算信号の波形を示す図である。
【図７】非対称インターフェース環境において一つの係数だけを用いて等化動作が遂行されたときの合算信号の波形を示す図である。
【図８】本発明の実施例により互いに異なる係数で等化動作を遂行したときの合算信号の波形を示す図である。
【図９】本発明の実施例による判定帰還等化回路の構成を示す図である。
【図１０】本発明の実施例による半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
【００１１】
図１は本発明の実施例による半導体システム１００の構成を示す図である。図１に示すように、前記半導体システム１００は、外部装置１１０及び半導体装置１２０を含むことができる。前記外部装置１１０は、前記半導体装置１２０が動作するのに必要な多様な制御信号を提供することができる。前記外部装置１１０は多様な種類の装置を含むことができる。例えば、前記外部装置１１０は、中央処理処置(ＣＰＵ)、グラフィック処理装置(Graphic Processing Unit、ＧＰＵ)、マルチメディアプロセッサ(Multi-Media Processor、ＭＭＰ)、デジタル信号プロセッサ(Digital Signal Processor)、アプリケーションプロセッサ(ＡＰ)及びメモリコントローラのようなホスト装置であり得る。また、前記外部装置１１０は、前記半導体装置１２０をテストするためのテスト装置又はテスト装備であり得る。前記半導体装置１２０は、例えば、メモリ装置であり得、前記メモリ装置は揮発性メモリ及び非揮発性メモリを含むことができる。前記揮発性メモリはＳＲＡＭ(Static RAM)、ＤＲＡＭ(Dynamic RAM)及びＳＤＲＡＭ(Synchronous DRAM)を含むことができ、前記非揮発性メモリはＲＯＭ(Read Only Memory)、ＰＲＯＭ(Programmable ROM)、ＥＥＰＲＯＭ(Electrically Erase and Programmable ROM)、ＥＰＲＯＭ(Electrically Programmable ROM)、フラッシュメモリ、ＰＲＡＭ(Phase change RAM)、ＭＲＡＭ(Magnetic RAM)、ＲＲＡＭ(登録商標)(Resistive RAM)及びＦＲＡＭ(登録商標)(Ferroelectric RAM)等を含むことができる。
【００１２】
前記半導体装置１２０は、テスト装備として機能する前記外部装置１１０と連結されてテスト動作が遂行できる。前記半導体装置１２０は、ホスト装置として機能する前記外部装置１１０と連結されて前記テスト動作を除いた多様な動作が遂行できる。例えば、前記半導体装置１２０の製造後、前記半導体装置１２０はテスト装備として機能する外部装置１１０と連結されてテストできる。テストの完了後、前記半導体装置１２０はホスト装置として機能する外部装置１１０と連結されて多様な動作が遂行できる。
【００１３】
前記半導体装置１２０は、複数のバスを介して前記外部装置１１０と連結されることができる。前記複数のバスは、信号を転送するための信号転送経路、リンク又はチャンネルであり得る。前記複数のバスは第１のバス１０１及び第２のバス１０２を含むことができる。前記第１のバス１０１は単方向バス又は両方向バスであり得る。前記第２のバス１０２は両方向バスであり得る。前記半導体装置１２０は、第１のバス１０１を介して前記外部装置１１０と連結され、前記第１のバス１０１を介してクロック信号ＣＬＫが受信できる。前記クロック信号ＣＬＫは一つ又はその以上のクロック信号対を含むことができる。一実施例において、前記転送信号ＴＳは前記クロック信号ＣＬＫに同期されて転送される信号、例えば、データであり得る。前記クロック信号ＣＬＫはデータクロック信号及び/又はデータストローブ信号を含むことができる。前記半導体装置１２０は、前記第２のバス１０２を介して前記外部装置１１０と連結され、前記第２のバス１０２を介して前記外部装置１１０から転送信号ＴＳを受信したり、前記外部装置１１０に前記転送信号ＴＳを転送したりできる。前記転送信号ＴＳは、シングルエンド(single ended)信号として転送されることもでき、相補信号ＴＳＢと共に差動信号として転送されることもできる。
【００１４】
前記外部装置１１０は、クロック生成回路１１１及び転送回路１１２を含むことができる。前記クロック生成回路１１１は前記クロック信号ＣＬＫが生成できる。前記クロック生成回路１１１は、前記第１のバス１０１を駆動して、前記クロック信号ＣＬＫが前記第１のバス１０１を介して転送されるようにする。前記クロック生成回路１１１は、位相ロックループ回路(phase locked loop circuit)のようなクロック生成器を含むことができる。前記転送回路１１２は、前記外部装置１１０の内部信号に基づいて前記転送信号ＴＳが出力できる。前記転送回路１１２は、前記内部信号に基づいて前記第２のバス１０２を駆動することで、前記転送信号ＴＳが前記第２のバス１０２を介して転送されるようにする。
【００１５】
前記半導体装置１２０は、内部クロック生成回路１２１及び受信回路１２２を含むことができる。前記内部クロック生成回路１２１は、前記第１のバス１０１と連結され、前記第１のバス１０１を介して前記クロック信号ＣＬＫを受信して、複数の内部クロック信号ＩＮＣＬＫが生成できる。前記半導体装置１２０は、前記第２のバス１０２を介して転送された転送信号ＴＳを前記クロック信号ＣＬＫに同期して受信及び/又はサンプリングできる。一実施例において、前記半導体装置１２０は、前記転送信号ＴＳを受信及び/又はサンプリングするためのタイミングマージンを十分に確保するために、前記クロック信号ＣＬＫを分周して用いられる。前記内部クロック生成回路１２１は、前記クロック信号ＣＬＫの周波数を分周して互いに異なる位相を持つ前記複数の内部クロック信号ＩＮＣＬＫが生成できる。
【００１６】
前記受信回路１２２は、前記第２のバス１０２と連結され、前記第２のバス１０２を介して前記外部装置１１０から転送された前記転送信号ＴＳが受信できる。前記受信回路１２２は、前記内部クロック生成回路１２１から生成された前記複数の内部クロック信号ＩＮＣＬＫが受信できる。前記受信回路１２２は、前記複数の内部クロック信号ＩＮＣＬＫに基づいて前記転送信号ＴＳが受信できる。前記受信回路１２２は、前記複数の内部クロック信号ＩＮＣＬＫに同期して、前記外部装置１１０から転送された前記転送信号ＴＳが受信できる。
【００１７】
前記受信回路１２２は、受信器１３１及び判定帰還等化回路１３２を含むことができる。前記受信器１３１は、前記第２のバス１０２と連結されて前記転送信号ＴＳを受信し、前記転送信号ＴＳに基づいて入力信号ＩＮが生成できる。前記受信器１３１は、前記転送信号ＴＳが差動増幅できる増幅回路を含むことができる。前記受信器１３１は、前記転送信号ＴＳ及び増幅基準電圧ＡＶＲＥＦを比較して入力信号ＩＮが生成できる。一実施例において、前記受信器１３１は、前記転送信号ＴＳ及び前記相補信号ＴＳＢを差動増幅して前記入力信号ＩＮが生成できる。一実施例において、前記受信器１３１は、前記転送信号ＴＳに基づいて生成された前記入力信号ＩＮに対して等化動作が遂行できる。前記受信器１３１は、等化動作が遂行できる連続時間線形等化器(Continuous Time Linear Equalizer、CTLE)を含むことができる。前記受信器１３１は、前記入力信号ＩＮと共に前記入力信号の相補信号ＩＮＢが出力できる。
【００１８】
前記判定帰還等化回路(ＤＦＥ)１３２は、前記入力信号ＩＮを受信して前記サンプリング信号ＰＳが生成できる。前記判定帰還等化回路１３２は、前記サンプリング信号ＰＳに基づいて等化動作が遂行できる。前記判定帰還等化回路１３２は、前記サンプリング信号ＰＳが帰還され、前記サンプリング信号ＰＳに基づいて前記入力信号ＩＮのポスト−カーソルを無效化(cancel)させることができる。前記判定帰還等化回路１３２は、前記複数の内部クロック信号ＩＮＣＬＫが受信できる。前記判定帰還等化回路１３２は、前記複数の内部クロック信号ＩＮＣＬＫに同期して、前記入力信号ＩＮ及び相補信号ＩＮＢを比較して、前記サンプリング信号ＰＳが生成できる。一実施例において、前記判定帰還等化回路１３２は基準電圧ＶＲＥＦをさらに受信できる。前記基準電圧ＶＲＥＦは、前記入力信号ＩＮがスイングする範囲の中間に対応する電圧レベルを持つことができる。前記判定帰還等化回路１３２は、前記サンプリング信号ＰＳ及び係数に基づき、前記入力信号ＩＮに対する等化動作を遂行して前記サンプリング信号ＰＳが生成できる。前記判定帰還等化回路１３２は、前記サンプリング信号ＰＳに基づいて前記係数を変化させることができる。例えば、前記判定帰還等化回路１３２は、前記サンプリング信号ＰＳのロジックレベルに基づいて少なくとも２つの係数の一つを選択し、選択された係数及び前記サンプリング信号ＰＳに基づいて等化動作が遂行できる。例えば、前記サンプリング信号ＰＳが第１のロジックレベルであるとき、第１の係数を用いて等化動作が遂行できる。前記入力信号ＩＮが第２のロジックレベルであるとき、第２の係数を用いて等化動作が遂行できる。前記判定帰還等化回路１３２は、前記サンプリング信号ＰＳと共に前記サンプリング信号の相補信号が生成できる。
【００１９】
前記受信回路１２２はラッチ回路１３３をさらに含むことができる。前記ラッチ回路１３３は、前記サンプリング信号ＰＳを受信し、前記出力信号ＯＵＴが生成できる。前記ラッチ回路１３３は、前記サンプリング信号ＰＳをラッチして、前記出力信号ＯＵＴが生成できる。前記ラッチ回路１３３は、前記出力信号ＯＵＴと共に前記出力信号の相補信号が生成できる。
【００２０】
図２ａは対称インターフェース環境における半導体システムの構成及び転送回路２１０の電流特性を示す図、図２ｂは図２ａに示す受信器２２０から生成された入力信号ＩＮ１の波形を示す図である。図２ａに示すように、前記半導体システムは、転送回路２１０及び受信器２２０を含むことができる。前記転送回路２１０は、図１に示すように、外部装置１１０に具備された構成要素であり得、前記受信器２２０は半導体装置１２０に具備された構成要素であり得る。前記転送回路２１０及び前記受信器２２０は前記バス２０１を介して連結されることができる。前記転送回路２１０は、内部信号ＤＩＮに基づいて前記バス２０１をプルアップ又はプルダウン駆動して、前記バス２０１を介して前記転送信号ＴＳが転送できる。前記受信器２２０は、パッド２２１を介して前記バス２０１と連結され、前記転送信号ＴＳから入力信号ＩＮ１が生成できる。前記転送信号ＴＳの転送端及び受信端のインピーダンス整合のために、前記パッド２２１にはターミネーション抵抗ＴＲが連結されることができる。前記転送回路２１０はＰ ｏｖｅｒ Ｎドライバの構成を持つことができる。前記転送回路２１０では、内部信号ＤＩＮによって前記バス２０１をプルアップ駆動するプルアップドライバがＰチャンネルＭＯＳトランジスタ２１１で構成され、前記内部信号によって前記バス２０１をプルダウン駆動するプルダウンドライバがＮチャンネルＭＯＳトランジスタ２１２で構成される。前記ＰチャンネルＭＯＳトランジスタ２１１及びＮチャンネルＭＯＳトランジスタ２１２は、全部線形領域(Linear region)で動作できるので、同じ電流特性を示すことができる。従って、前記バスは同じ駆動力によりプルアップ駆動又はプルダウン駆動できる。図２ｂに示すように、前記受信器２２０が出力する入力信号ＩＮ１は、転送信号ＴＳの遷移方向と無関係に対称的な電圧レベルを持つことができる。前記転送信号ＴＳにより、ロジックローレベルからロジックハイレベルに遷移する入力信号ＩＮ１と、ロジックハイレベルからロジックローレベルに遷移する入力信号ＩＮ１とは互いに対称になり得る。例えば、図２ｂに示すＴ時点において、ロジックハイレベルに遷移された入力信号ＩＮ１及び前記入力信号ＩＮ１のスイング上限(ＶＨＩＧＨ)間の電圧レベル差(Ａ)は、前記ロジックローレベルに遷移された入力信号ＩＮ１及び前記入力信号ＩＮ１のスイング下限(ＶＬＯＷ)間の電圧レベル差(Ａ)と同一であり得る。
【００２１】
図３ａは非対称インターフェース環境における半導体システムの構成及び転送回路３１０の電流特性を示す図、図３ｂは図３ａに示す受信器３２０から生成された入力信号ＩＮ２の波形を示す図である。図３ａに示すように、前記半導体システムは転送回路３１０及び受信器３２０を含むことができる。図２ａに示す転送回路２１０とは異なり、前記転送回路３１０はＮ ｏｖｅｒ Ｎドライバの構成を持つことができる。高速信号又は低いコモンモード(common mode)を持つ信号を転送するために、Ｎ ｏｖｅｒ Ｎドライバが用いられる。前記転送回路３１０において、内部信号ＤＩＮによってバス３０１をプルアップ駆動するプルアップドライバは、前記内部信号ＤＩＮによって前記バス３０１をプルダウン駆動するプルダウンドライバと同様に、ＮチャンネルＭＯＳトランジスタ３１１、３１２で構成できる。前記バス３０１をプルダウン駆動するＮチャンネルＭＯＳトランジスタ３１２は線形領域で動作できるが、前記バス３０１をプルアップ駆動するＮチャンネルＭＯＳトランジスタ３１１は前記ＮチャンネルＭＯＳトランジスタ３１１の閾値電圧に従う電圧降下によって飽和領域(saturation region)で動作できる。従って、前記バス３０１がプルアップ駆動される駆動力は、前記バス３０１がプルダウン駆動される駆動力よりも小さくなり得る。前記受信器３２０は、パッド３２１を介して前記バス３０１と連結でき、前記転送信号ＴＳから入力信号ＩＮ２が生成できる。図３ｂに示すように、前記受信器３２０が出力する入力信号ＩＮ２は、転送信号ＴＳ及び前記入力信号ＩＮ２の遷移方向によって互いに非対称的な電圧レベルを持つことができる。前記転送信号ＴＳによってロジックローレベルからロジックハイレベルに遷移する入力信号ＩＮ２は相対的に遅く前記ロジックハイレベルに上昇するが、前記転送信号ＴＳによってロジックハイレベルからロジックローレベルに遷移する入力信号ＩＮ２は相対的に速く前記ロジックローレベルに下降できる。例えば、図３ｂに示すＴ時点において、ロジックハイレベルに遷移された入力信号ＩＮ２及び前記入力信号ＩＮ２のスイング上限(ＶＨＩＧＨ)間の電圧レベル差(Ｂ)は、前記ロジックローレベルに遷移された入力信号ＩＮ２及び前記入力信号ＩＮ２のスイング下限(ＶＬＯＷ)間の電圧レベル差(Ａ)よりも大きくなり得る。
【００２２】
図２ａ乃至図３ｂに示すように、インターフェース環境に従い、図１に示す第２のバス１０２を介して転送される転送信号ＴＳ及び前記受信器１３１から生成された入力信号ＩＮの波形は、前記転送信号及び前記入力信号の遷移方向によって非対称になり得る。また、前記ターミネーション抵抗ＴＲの抵抗値が前記プルアップドライバのターンオン抵抗値及び前記プルダウンドライバのターンオン抵抗値の一つと整合しない場合にも、前記転送信号ＴＳ及び入力信号ＩＮは図３ｂに示すような波形を持つことができる。従って、非対称インターフェース環境において、図１に示す受信回路１２２及び判定帰還等化回路１３２は、前記入力信号ＩＮの遷移方向によって互いに異なる等化動作を遂行する必要がある。
【００２３】
図４は本発明の実施例による受信回路４００の構成を示す図である。前記受信回路４００は図１に示す受信回路１２２で適用できる。図４に示すように、前記受信回路４００は受信器４１０及び判定帰還等化回路４２０を含むことができる。前記受信器４１０は転送信号ＴＳに基づいて入力信号ＩＮが生成できる。前記転送信号ＴＳが差動信号として転送されたとき、前記受信器４１０は、前記転送信号ＴＳ及び前記転送信号の相補信号ＴＳＢを差動増幅して前記入力信号ＩＮが生成できる。前記転送信号ＴＳがシングルエンド信号として転送されたとき、前記受信器４１０は、前記転送信号ＴＳ及び増幅基準電圧ＡＶＲＥＦを差動増幅して前記入力信号ＩＮが生成できる。一実施例において、前記受信器４１０は、前記入力信号ＩＮ及び前記入力信号の相補信号ＩＮＢを共に出力できる。
【００２４】
前記判定帰還等化回路４２０は、前記入力信号ＩＮに対する等化動作を遂行してサンプリング信号ＰＳが生成できる。前記判定帰還等化回路４２０は、合算回路４２１、クロックラッチ回路４２２及び帰還回路４２３を含むことができる。前記合算回路４２１は前記入力信号ＩＮ及び帰還信号ＦＢが受信できる。前記合算回路４２１は、前記入力信号ＩＮ及び帰還信号ＦＢに基づいて合算信号ＣＳが生成できる。前記合算回路４２１は、前記入力信号ＩＮに基づいて前記合算信号ＣＳを生成し、前記帰還信号ＦＢに基づいて前記合算信号ＣＳの電圧レベルを変化させることができる。前記合算回路４２１は、前記入力信号ＩＮ及び前記基準電圧ＶＲＥＦのレベルを比較して前記合算信号ＣＳが生成できる。前記基準電圧ＶＲＥＦは、前記入力信号ＩＮがスイングする範囲の中間に対応する電圧レベルを持つことができる。一実施例において、前記合算回路４２１は、前記入力信号ＩＮ及び前記相補信号ＩＮＢの電圧レベルを比較して前記合算信号ＣＳが生成できる。前記合算回路４２１は、前記合算信号ＣＳ及び前記合算信号の相補信号ＣＳＢを共に出力できる。前記合算回路４２１は、前記帰還信号ＦＢに基づいて前記合算信号ＣＳの電圧レベルを変化させることができる。一実施例において、前記合算回路４２１は、前記帰還信号ＦＢに基づいて前記合算信号ＣＳ及び前記合算信号ＣＳの相補信号ＣＳＢの電圧レベルを変化させることができる。前記帰還信号ＦＢは前記帰還回路４２３から生成できる。
【００２５】
前記クロックラッチ回路４２２は、前記合算信号ＣＳに基づいて前記サンプリング信号ＰＳが生成できる。前記クロックラッチ回路４２２は、前記合算信号ＣＳの電圧レベルに基づいて前記サンプリング信号ＰＳの電圧レベルが決定できる。前記クロックラッチ回路４２２は、前記クロック信号ＣＬＫに同期して前記合算信号ＣＳをサンプリングして、前記サンプリング信号ＰＳとして出力できる。前記クロックラッチ回路４２２は、前記クロック信号ＣＬＫに同期して前記合算信号ＣＳの電圧レベルをラッチし、ラッチされた信号を前記サンプリング信号ＰＳとして出力できる。前記クロックラッチ回路４２２は、前記サンプリング信号ＰＳ及び前記サンプリング信号の相補信号ＰＳＢを共に出力できる。
【００２６】
前記帰還回路４２３は、前記サンプリング信号ＰＳを受信し、前記サンプリング信号ＰＳに基づいて前記帰還信号ＦＢが生成できる。前記帰還回路４２３は第１の係数Ｗ１及び第２の係数Ｗ２が受信できる。前記第１及び第２の係数Ｗ１、Ｗ２は、前記判定帰還等化回路４２０が等化動作を遂行するために用いられるウェイトファクター(Weight factor)であり得る。前記第１及び第２の係数Ｗ１、Ｗ２は互いに異なる大きさを持つことができる。例えば、前記第１及び第２の係数Ｗ１、Ｗ２は互いに異なる電圧レベルを持つアナログ電圧信号であることができ、前記第２の係数Ｗ２の電圧レベルが前記第１の係数Ｗ１の電圧レベルより高くなり得る。前記帰還回路４２３は、前記サンプリング信号ＰＳに基づいて前記第１及び第２の係数Ｗ１、Ｗ２の一つが選択でき、選択された係数及び前記サンプリング信号ＰＳに基づいて前記帰還信号ＦＢが生成できる。前記帰還回路４２３は、以前に受信された入力信号ＩＮに基づいて生成された前記サンプリング信号ＰＳが第１のロジックレベルであるとき、前記第１の係数Ｗ１が選択できる。前記帰還回路４２３は、前記第１の係数Ｗ１及び前記サンプリング信号ＰＳに基づいて前記帰還信号ＦＢが生成できる。反対に、前記帰還回路４２３は、以前に受信された入力信号ＩＮに基づいて生成された前記サンプリング信号ＰＳが第２のロジックレベルであるとき、前記第２の係数Ｗ２が選択できる。前記帰還回路４２３は、前記第２の係数Ｗ２及び前記サンプリング信号ＰＳに基づいて前記帰還信号ＦＢが生成できる。前記第１のロジックレベルはロジックハイレベルであり得、前記第２のロジックレベルはロジックローレベルであり得る。
【００２７】
前記帰還回路４２３は、第１の乗算器４２４、第２の乗算器４２５及び選択器４２６を含むことができる。前記第１の乗算器４２４は、前記第１の係数Ｗ１及び前記サンプリング信号ＰＳを受信し、前記第１の係数Ｗ１及び前記サンプリング信号ＰＳに基づいて第１の補償信号Ｆ１が生成できる。前記第１の乗算器４２４は、前記第１の係数Ｗ１及び前記サンプリング信号ＰＳを乗算して、前記第１の補償信号Ｆ１が生成できる。前記第２の乗算器４２５は、前記第２の係数Ｗ２及び前記サンプリング信号の相補信号ＰＳＢを受信し、前記第２の係数Ｗ２及び前記相補信号に基づいて前記第２の補償信号Ｆ２が生成できる。前記第２の係数Ｗ２及び前記相補信号ＰＳＢを乗算して、前記第２の補償信号Ｆ２が生成できる。前記選択器４２６は、前記第１及び第２の乗算器４２４、４２５の出力と、前記サンプリング信号ＰＳとが受信できる。前記選択器４２６は、前記サンプリング信号ＰＳに基づいて前記第１及び第２の補償信号Ｆ１、Ｆ２の一つを前記帰還信号ＦＢとして出力できる。例えば、前記サンプリング信号ＰＳが第１のロジックレベルであるとき、前記選択器４２６は、前記第１の乗算器４２４から生成された第１の補償信号Ｆ１を前記帰還信号ＦＢとして出力できる。前記サンプリング信号ＰＳが第２のロジックレベルであるとき、前記選択器４２６は、前記第２の乗算器４２５から生成された第２の補償信号Ｆ２を前記帰還信号ＦＢとして出力できる。
【００２８】
前記受信回路４００はラッチ回路４３０をさらに含むことができる。前記ラッチ回路４３０は、前記サンプリング信号ＰＳに基づいて出力信号ＯＵＴが生成できる。前記ラッチ回路４３０は、前記サンプリング信号ＰＳをラッチし、ラッチされた信号を前記出力信号ＯＵＴとして出力できる。前記ラッチ回路４３０は、前記サンプリング信号ＰＳ及び前記相補信号ＰＳＢをラッチして、前記出力信号ＯＵＴ及び前記出力信号の相補信号が出力できる。
【００２９】
前記受信回路４００は、前記合算回路４２１から生成された前記合算信号ＣＳのスイング範囲に基づき、前記基準電圧ＶＲＥＦの電圧レベルを変化させることができる。前記入力信号ＩＮに基づいて生成された合算信号ＣＳの電圧レベルが、前記帰還回路４２３から生成された帰還信号ＦＢに基づいて変化すれば、前記合算信号ＣＳのコモンモードは前記入力信号ＩＮのコモンモードと異なることになり得る。従って、前記受信回路４００は、前記基準電圧ＶＲＥＦの電圧レベルを変化させて、前記基準電圧ＶＲＥＦが前記合算信号ＣＳのスイング範囲の中間に対応する電圧レベルを持つことができるようにする。前記受信回路４００は基準電圧生成回路４４０をさらに含むことができる。前記基準電圧生成回路４４０は、電圧制御信号ＶＣに基づいて前記基準電圧ＶＲＥＦの電圧レベルを変化させることができる。前記電圧制御信号ＶＣは、前記第１及び第２の係数Ｗ１、Ｗ２の大きさ又は電圧レベルに基づいて生成される任意の制御信号であり得る。
【００３０】
前記受信回路４００は係数設定回路４５０をさらに含むことができる。前記係数設定回路４５０は、第１の制御信号ＣＤ１及び第２の制御信号ＣＤ２を受信して、前記第１の係数Ｗ１及び第２の係数Ｗ２が生成できる。前記係数設定回路４５０は、前記第１の制御信号ＣＤ１に基づいて前記第１の係数Ｗ１が生成でき、前記第２の制御信号ＣＤ２に基づいて前記第２の係数Ｗ２が生成できる。前記係数設定回路４５０は、デジタル−アナログコンバーター(digital to analog converter)であり得る。前記係数設定回路４５０は、前記第１の制御信号ＣＤ１のコード値によって変化する電圧レベルを持つ前記第１の係数Ｗ１が生成でき、前記第２の制御信号ＣＤ２のコード値によって変化する電圧レベルを持つ前記第２の係数Ｗ２が生成できる。前記第１及び第２の制御信号ＣＤ１、ＣＤ２は、インターフェース環境を考慮して生成される任意の制御信号であり得る。
【００３１】
図５は本発明の実施例による判定帰還等化回路５００の構成を示す図である。前記判定帰還等化回路５００は、図４に示す判定帰還等化回路４２０で適用できる。図５に示すように、前記判定帰還等化回路５００は、比較回路５１０、クロックラッチ回路５２０及び帰還回路５３０を含むことができる。前記比較回路５１０は、前記入力信号ＩＮ及び前記基準電圧ＶＲＥＦに基づき、第１の合算ノードＳＮ１及び第２の合算ノードＳＮ２の電圧レベルを変化させることができる。前記比較回路５１０は、前記入力信号ＩＮ及び前記基準電圧ＶＲＥＦを比較して、前記第１及び第２の合算ノードＳＮ１、ＳＮ２の電圧レベルを変化させることができる。一実施例において、前記比較回路５１０は、前記基準電圧ＶＲＥＦの代わりに前記入力信号の相補信号ＩＮＢを受信し、前記入力信号ＩＮ及び前記相補信号ＩＮＢを比較して、前記第１及び第２の合算ノードＳＮ１、ＳＮ２の電圧レベルを変化させることができる。
【００３２】
前記クロックラッチ回路５２０は、前記第１及び第２の合算ノードＳＮ１、ＳＮ２と連結され、第１の合算信号ＣＳ及び第２の合算信号ＣＳＢが受信できる。前記第１の合算信号ＣＳは前記第２の合算ノードＳＮ２から出力され、前記第２の合算信号ＣＳＢは前記第１の合算ノードＳＮ１から出力される。前記クロックラッチ回路５２０はクロック信号ＣＬＫが受信できる。前記クロックラッチ回路５２０は、前記クロック信号ＣＬＫに同期して前記第１及び第２の合算信号ＣＳ、ＣＳＢをサンプリングして、前記サンプリング信号ＰＳが生成できる。前記クロックラッチ回路５２０は、前記クロック信号ＣＬＫに同期して前記第１及び第２の合算信号ＣＳ、ＣＳＢの電圧レベルに基づき、前記サンプリング信号ＰＳ及び前記サンプリング信号の相補信号ＰＳＢが出力できる。例えば、前記クロックラッチ回路５２０は、前記クロック信号ＣＬＫの立ち上がりエッジ毎に、前記第１及び第２の合算ノードＳＮ１、ＳＮ２の電圧レベルをラッチして、前記サンプリング信号ＰＳ及び前記サンプリング信号の相補信号ＰＳＢが生成できる。
【００３３】
前記帰還回路５３０は、前記第１及び第２の合算ノードＳＮ１、ＳＮ２と連結され、前記サンプリング信号ＰＳが受信できる。前記帰還回路５３０は、第１及び第２の係数Ｗ１、Ｗ２を受信し、前記サンプリング信号ＰＳに基づいて前記第１及び第２の係数Ｗ１、Ｗ２の一つが選択できる。前記帰還回路５３０は、前記サンプリング信号ＰＳがロジックハイレベルあるとき、前記第１の係数Ｗ１及び前記サンプリング信号ＰＳに基づき、前記第２の合算ノードＳＮ２の電圧レベルを変化させることができる。前記帰還回路５３０は、前記サンプリング信号ＰＳがロジックローレベルであるとき、前記第２の係数Ｗ２及び前記サンプリング信号ＰＳに基づき、前記第１の合算ノードＳＮ１の電圧レベルを変化させることができる。
【００３４】
前記帰還回路５３０は、第１の補償回路５３１及び第２の補償回路５３２を含むことができる。前記第１の補償回路５３１は、前記第２の合算ノードＳＮ２と連結され、前記第１の係数Ｗ１及び前記サンプリング信号ＰＳに基づき、前記第２の合算ノードＳＮ２の電圧レベルを変化させることができる。前記第２の補償回路５３２は、前記第１の合算ノードＳＮ１と連結され、前記第２の係数Ｗ２及び前記サンプリング信号の相補信号ＰＳＢに基づき、前記第１の合算ノードＳＮ１の電圧レベルを変化させることができる。
【００３５】
前記比較回路５１０は、第１のトランジスタＴ１１及び第２のトランジスタＴ１２を含むことができる。前記第１及び第２のトランジスタＴ１１、Ｔ１２はＮチャンネルＭＯＳトランジスタであり得る。前記第１のトランジスタＴ１１は、ゲートが前記入力信号ＩＮを受信し、ドレーンが前記第１の合算ノードＳＮ１と連結され、ソースが電流源を介して第１の電源電圧端子５０１と連結されることができる。前記第２のトランジスタＴ１２は、ゲートが前記基準電圧ＶＲＥＦを受信し、ドレーンが前記第２の合算ノードＳＮ２と連結され、ソースが前記電流源を介して前記第１の電源電圧端子５０１と連結されることができる。前記第１の電源電圧端子５０１を介して第１の電源電圧が供給できる。前記第１の合算ノードＳＮ１は抵抗ノードを介して第２の電源電圧端子５０２と連結されることができる。前記第２の合算ノードＳＮ２は抵抗ノードを介して前記第２の電源電圧端子５０２と連結されることができる。前記抵抗ノードは同一の抵抗値を持つことができる。前記第２の電源電圧端子５０２を介して第２の電源電圧が供給できる。前記第２の電源電圧は前記第１の電源電圧より高い電圧レベルを持つことができる。
【００３６】
前記帰還回路５３０は、第１のトランジスタＴ２１、第２のトランジスタＴ２２、第３のトランジスタＴ２３及び第４のトランジスタＴ２４を含むことができる。前記第１乃至第４のトランジスタＴ２１、Ｔ２２、Ｔ２３、Ｔ２４はＮチャンネルＭＯＳトランジスタであり得る。前記第１及び第２のトランジスタＴ２１、Ｔ２２は前記第１の補償回路５３１が構成でき、前記第３及び第４のトランジスタＴ２３、Ｔ２４は前記第２の補償回路５３２が構成できる。前記第１のトランジスタＴ２１は、ゲートが前記サンプリング信号ＰＳを受信し、ソースが電流源を介して前記第１の電源電圧端子５０１と連結されることができる。前記第２のトランジスタＴ２２は、ゲートが前記第１の係数Ｗ１を受信し、ドレーンが前記第２の合算ノードＳＮ２と連結され、ソースが前記第１のトランジスタＴ２１のドレーンと連結されることができる。前記第３のトランジスタＴ２３は、ゲートが前記サンプリング信号の相補信号ＰＳＢを受信し、ソースが前記電流源を介して前記第１の電源電圧端子５０１と連結されることができる。前記第４のトランジスタＴ２４は、ゲートが前記第２の係数Ｗ２を受信し、ドレーンが前記第１の合算ノードＳＮ１と連結され、ソースが前記第３のトランジスタＴ２３のドレーンと連結されることができる。
【００３７】
前記以前に受信された入力信号ＩＮに基づいて生成されたサンプリング信号ＰＳがロジックハイレベルであるとき、前記第１のトランジスタＴ２１がターンオンされ、前記第１の補償回路５３１は第１の係数Ｗ１の電圧レベルによって前記第２の合算ノードＳＮ２の電圧レベルを減少させることができる。前記入力信号ＩＮがロジックローレベルであるとき、前記比較回路５１０の前記第２のトランジスタＴ１２を介してより多くの電流が流れるので、前記第２の合算ノードＳＮ２の電圧レベルは前記第１の合算ノードＳＮ１の電圧レベルより低くなり得る。前記帰還回路５３０は、前記第２の合算ノードＳＮ２の電圧レベルの下降を加速化させることができ、相対的に前記第１の合算ノードＳＮ１の電圧レベルの上昇を加速化させることができる。前記第２の合算ノードＳＮ２の電圧レベルは前記第１の係数Ｗ１に比例して下降し、相対的に前記第１の合算ノードＳＮ１の電圧レベルは前記第１の係数Ｗ１に比例して上昇できる。従って、前記第１の合算信号ＣＳは前記入力信号ＩＮより低い電圧レベルを持つことができる。前記入力信号ＩＮがロジックハイレベルであるとき、前記比較回路５１０の前記第１のトランジスタＴ１１を介してより多くの電流が流れるので、前記第１の合算ノードＳＮ１の電圧レベルは前記第２の合算ノードＳＮ２の電圧レベルより低くなり得る。前記帰還回路５３０は、前記第１の合算ノードＳＮ１の電圧レベルを第１の係数に比例して上昇させ、前記第２の合算ノードＳＮ２の電圧レベルを前記第１の係数に比例して下降させることができる。従って、前記第１の合算信号ＣＳは前記入力信号ＩＮより低い電圧レベルを持つことができる。
【００３８】
前記以前に受信された入力信号ＩＮに基づいて生成されたサンプリング信号ＰＳがロジックローレベルであるとき、前記以前に受信された入力信号ＩＮに基づいて生成された前記サンプリング信号の相補信号ＰＳＢはロジックハイレベルであるので、前記第３のトランジスタＴ２３がターンオンされ、前記第２の補償回路５３２は第２の係数Ｗ２の電圧レベルによって前記第１の合算ノードＳＮ１の電圧レベルを減少させることができる。前記入力信号ＩＮがロジックハイレベルであるとき、前記比較回路５１０の前記第１のトランジスタＴ１１を介してより多くの電流が流れるので、前記第１の合算ノードＳＮ１の電圧レベルは前記第２の合算ノードＳＮ２の電圧レベルより低くなり得る。前記帰還回路５３０は、前記第１の合算ノードＳＮ１の電圧レベルの下降を加速化させることができ、相対的に前記第１の合算ノードＳＮ１の電圧レベルの上昇を加速化させることができる。前記第１の合算ノードＳＮ１の電圧レベルは前記第２の係数Ｗ２に比例して下降し、相対的に前記第２の合算ノードＳＮ２の電圧レベルは前記第２の係数Ｗ２に比例して上昇できる。前記入力信号ＩＮがロジックローレベルであるとき、前記第２の合算ノードＳＮ２の電圧レベルは前記第１の合算ノードＳＮ１の電圧レベルより低くなり得る。前記帰還回路５３０は、前記第１の合算ノードＳＮ１の電圧レベルを第２の係数Ｗ２に比例して上昇させ、前記第２の合算ノードＳＮ２の電圧レベルを前記第２の係数Ｗ２に比例して下降させることができる。従って、前記第１の合算信号ＣＳは前記入力信号ＩＮより高い電圧レベルを持つことができる。
【００３９】
前記判定帰還等化回路５００は、次のように、入力信号ＩＮに対する等化動作を遂行して第１及び第２の合算信号ＣＳ、ＣＳＢが生成できる。前記入力信号ＩＮがロジックハイレベルからロジックローレベルに遷移するとき、前記第１の合算信号ＣＳの電圧レベルが下降し、前記第１の係数Ｗ１に比例して前記第１の合算信号ＣＳの電圧レベルがさらに下降できる。前記第２の合算信号ＣＳＢの電圧レベルは上昇し、前記第１の係数Ｗ１に比例して前記第２の合算信号ＣＳＢの電圧レベルがさらに上昇できる。前記入力信号ＩＮがロジックローレベルからロジックハイレベルに遷移するとき、前記第１の合算信号ＣＳの電圧レベルが上昇し、前記第２の係数Ｗ２に比例して前記第１の合算信号ＣＳの電圧レベルがさらに上昇できる。前記第２の合算信号ＣＳＢの電圧レベルは下降し、前記第２の係数Ｗ２に比例して前記第２の合算信号ＣＳＢの電圧レベルがさらに下降できる。
【００４０】
また、前記入力信号ＩＮがロジックハイレベルを維持するとき、前記第１の係数Ｗ１に比例して前記第１の合算信号ＣＳの電圧レベルが下降でき、前記入力信号ＩＮがロジックローレベルを維持するとき、前記第２の係数Ｗ２に比例して前記第１の合算信号ＣＳの電圧レベルが上昇できる。従って、前記第１の合算信号ＣＳ及び前記第２の合算信号ＣＳＢの電圧レベルは、前記サンプリング信号ＰＳのロジックレベルによって非対称的に補償されることができる。
【００４１】
図６及び図７は非対称インターフェース環境において一つの係数だけを用いて等化動作が遂行されたときの合算信号の波形を示す図である。例えば、図６は第１の係数Ｗ１で等化動作を遂行したときの前記第１の合算信号ＣＳの波形を示し、図７は第２の係数Ｗ２で等化動作を遂行したときの前記第１の合算信号ＣＳの波形を示す。図６に示すように、前記入力信号がロジックローレベルからロジックハイレベルに遷移するとき、前記第１の係数で等化動作が遂行されると、前記第１の合算信号の電圧レベルが第１の係数に比例してＡほどさらに上昇できる。前記入力信号がロジックハイレベルからロジックローレベルに遷移するとき、前記第１の係数で等化動作が遂行されると、前記第１の合算信号の電圧レベルが前記第１の係数に比例してＡほどさらに下降できる。前記入力信号が図２ｂに示すＮ ｏｖｅｒ Ｎドライバのように非対称インターフェース環境において転送された信号に基づいて生成されるとき、前記入力信号は前記ロジックローレベルに遷移するときより遅く前記ロジックハイレベルに遷移されることができる。従って、一つの係数だけを用いてＡほど電圧レベルを補償すると、前記入力信号がロジックハイレベルに遷移するとき、前記入力信号に対する電圧補償が足りなくなる可能性がある(less equalization)。
【００４２】
前記入力信号がロジックローレベルを維持し、前記第１の係数で等化動作が遂行されるとき、前記第１の合算信号の電圧レベルはＡほど上昇できる。前記入力信号がロジックハイレベルを維持し、前記第１の係数で等化動作が遂行されるとき、前記第１の合算信号の電圧レベルはＡほど下降できる。前記合算信号の電圧レベルが遷移するとき、最大電圧レベル及び最小電圧レベルの差は交流アイ(AC eye)であり得、前記合算信号の電圧レベルが維持されるとき、最大電圧レベル及び最小電圧レベルの差は直流アイ(DC eye)であり得る。前記第１の係数だけを用いて等化動作が遂行される場合、前記補償信号の交流アイ及び直流アイ間のミスマッチが発生し、前記交流アイが前記直流アイより小さくなり得る。
【００４３】
図７に示すように、前記入力信号がロジックローレベルからロジックハイレベルに遷移するとき、前記第２の係数で等化動作が遂行されると、前記第１の合算信号の電圧レベルが第２の係数に比例してＢほどさらに上昇できる。前記入力信号がロジックハイレベルからロジックローレベルに遷移するとき、前記第２の係数で等化動作が遂行されると、前記第１の合算信号の電圧レベルが前記第２の係数に比例してＢほどさらに下降できる。前記入力信号が図２ｂに示すＮ ｏｖｅｒ Ｎドライバのように非対称インターフェース環境において転送された信号に基づいて生成されるとき、前記入力信号は前記ロジックローレベルに遷移するときより遅く前記ロジックハイレベルに遷移されることができる。従って、一つの係数だけを用いてＢほど電圧レベルを補償すると、前記入力信号がロジックローレベルに遷移するとき、前記入力信号に対する電圧補償が過度になる可能性がある(over equalization)。
【００４４】
前記入力信号がロジックローレベルを維持し、前記第２の係数で等化動作が遂行されると、前記第１の合算信号の電圧レベルはＢほど上昇できる。前記入力信号がロジックハイレベルを維持し、前記第２の係数で等化動作が遂行されると、前記第１の合算信号の電圧レベルはＢほど下降できる。前記第２の係数だけを用いて等化動作が遂行される場合、前記補償信号の交流アイ及び直流アイ間のミスマッチが発生し、前記交流アイが前記直流アイより大きくなり得る。図６及び図７に示すように、直流アイ及び交流アイ間にミスマッチが存在する場合、前記合算信号をラッチしてサンプリング信号を生成するためのサンプリングマージンを減少させることができる。
【００４５】
図８は本発明の実施例により互いに異なる係数で等化動作を遂行したときの合算信号の波形を示す図である。図８に示すように、前記入力信号がロジックローレベルからロジックハイレベルに遷移するとき、第２の係数で等化動作が遂行でき、前記合算信号の電圧レベルは第２の係数に比例してＢほど十分にさらに上昇できる。前記入力信号がロジックハイレベルからロジックローレベルに遷移するとき、第１の係数で等化動作が遂行でき、前記合算信号の電圧レベルは第１の係数に比例してＡほどさらに下降して等化動作が過度にならないようにできる。前記入力信号がロジックハイレベルを維持するとき、前記第１の係数で等化動作が遂行でき、前記合算信号の電圧レベルは第１の係数に比例して下降できる。前記入力信号がロジックローレベルを維持するとき、前記第２の係数で等化動作が遂行でき、前記合算信号の電圧レベルは第２の係数に比例して上昇できる。従って、前記合算信号の前記直流アイ及び前記交流アイが同一になり、前記合算信号のサンプリングマージンを最適化させることができる。
【００４６】
図８に示すように、前記合算信号に対して互いに異なる係数で等化動作が遂行されると、等化された合算信号の中間に対応する電圧レベルは前記基準電圧のレベルと異なることになり得る。例えば、図８に示すように、前記等化された合算信号の中間に対応する電圧レベルは前記基準電圧レベルより高いことができる。従って、前記基準電圧生成回路は、前記基準電圧のレベルを変化させて、前記受信回路が正確な受信動作を遂行できるようにする。
【００４７】
図９は本発明の実施例による判定帰還等化回路９００の構成を示す図である。前記判定帰還等化回路９００は、図４に示す判定帰還等化回路４２０の構成に代えることができる。前記判定帰還等化回路９００は、比較回路９１０、クロックラッチ回路９２０及び帰還回路９３０を含むことができる。前記比較回路９１０は、前記入力信号ＩＮ及び前記基準電圧ＶＲＥＦを受信し、前記入力信号ＩＮ及び前記基準電圧ＶＲＥＦの電圧レベルを比較して、第１の合算ノードＳＮ１及び第２の合算ノードＳＮ２の電圧レベルを変化させることができる。前記第１の合算ノードＳＮ１を介して前記合算信号の相補信号ＣＳＢが出力でき、前記第２の合算ノードＳＮ２を介して前記合算信号ＣＳが出力できる。前記比較回路９１０は、クロック信号ＣＬＫを受信し、クロック信号ＣＬＫに同期して動作できる。前記比較回路９１０は、前記クロック信号ＣＬＫがロジックハイレベルであるとき、前記入力信号ＩＮ及び前記基準電圧ＶＲＥＦを比較して、前記第１及び第２の合算ノードＳＮ１、ＳＮ２の電圧レベルを変化させることができる。一実施例において、前記比較回路９１０は、前記基準電圧ＶＲＥＦの代わりに前記入力信号の相補信号ＩＮＢを受信するように変更できる。
【００４８】
前記クロックラッチ回路９２０は、前記第１及び第２の合算ノードＳＮ１、ＳＮ２と連結され、前記第１及び第２の合算ノードＳＮ１、ＳＮ２の電圧レベルに基づいて前記サンプリング信号ＰＳが生成できる。前記クロックラッチ回路９２０は、前記第１及び第２の合算ノードＳＮ１、ＳＮ２の電圧レベルによって前記サンプリング信号ＰＳの電圧レベルを変化させ、前記サンプリング信号ＰＳの電圧レベルがラッチできる。前記クロックラッチ回路９２０は、前記クロック信号ＣＬＫを受信し、前記クロック信号ＣＬＫに同期して前記サンプリング信号ＰＳが生成できる。前記クロックラッチ回路９２０は、前記クロック信号ＣＬＫがロジックローレベルであるとき、前記サンプリング信号ＰＳ及びサンプリング信号の相補信号ＰＳＢをプリチャージさせることができる。前記クロックラッチ回路９２０は、前記クロック信号ＣＬＫがロジックハイレベルであるとき、前記第１及び第２の合算ノードＳＮ１、ＳＮ２の電圧レベルによって前記サンプリング信号ＰＳ及び前記相補信号ＰＳＢの電圧レベルを変化させ、前記サンプリング信号ＰＳ及び前記相補信号ＰＳＢの電圧レベルがラッチできる。
【００４９】
前記帰還回路９３０は、前記第１及び第２の合算ノードＳＮ１、ＳＮ２と連結され、前記サンプリング信号ＰＳが受信できる。前記帰還回路９３０は、第１及び第２の係数Ｗ１、Ｗ２を受信し、前記サンプリング信号ＰＳに基づいて前記第１及び第２の係数Ｗ１、Ｗ２の一つが選択できる。前記帰還回路９３０は、前記サンプリング信号ＰＳがロジックハイレベルであるとき、前記第１の係数Ｗ１及び前記サンプリング信号ＰＳに基づき、前記第２の合算ノードＳＮ２の電圧レベルを変化させることができる。前記帰還回路９３０は、前記サンプリング信号ＰＳがロジックローレベルであるとき、前記第２の係数Ｗ２及び前記サンプリング信号ＰＳに基づき、前記第１の合算ノードＳＮ１の電圧レベルを変化させることができる。前記帰還回路９３０は、前記クロック信号ＣＬＫを受信し、前記クロック信号ＣＬＫに同期して動作できる。前記帰還回路９３０は、前記クロック信号ＣＬＫがロジックハイレベルであるとき、前記第１の係数Ｗ１、前記第２の係数Ｗ２及び前記サンプリング信号ＰＳに基づき、前記第１及び第２の合算ノードＳＮ１、ＳＮ２の電圧レベルを変化させることができる。
【００５０】
前記帰還回路９３０は、第１の補償回路９３１及び第２の補償回路９３２を含むことができる。前記第１の補償回路９３１は、前記第２の合算ノードＳＮ２と連結され、前記第１の係数Ｗ１及び前記サンプリング信号ＰＳに基づき、前記第２の合算ノードＳＮ２の電圧レベルを変化させることができる。前記第２の補償回路９３２は、前記第１の合算ノードＳＮ１と連結され、前記第２の係数Ｗ２及び前記サンプリング信号の相補信号ＰＳＢに基づき、前記第１の合算ノードＳＮ１の電圧レベルを変化させることができる。
【００５１】
前記比較回路９１０は、第１のトランジスタＴ３１、第２のトランジスタＴ３２及び第３のトランジスタＴ３３を含むことができる。前記第１乃至第３のトランジスタＴ３１、Ｔ３２、Ｔ３３はＮチャンネルＭＯＳトランジスタであり得る。前記第１のトランジスタＴ３１は、前記第１の合算ノードＳＮ１及び第１の共通ノードＣＮ１間に連結され、ゲートが前記入力信号ＩＮを受信できる。前記第２のトランジスタＴ３２は、前記第２の合算ノードＳＮ２及び前記第１の共通ノードＣＮ１間に連結され、ゲートが前記基準電圧ＶＲＥＦを受信できる。一実施例において、前記第２のトランジスタＴ３２は、前記基準電圧ＶＲＥＦの代わりに前記入力信号ＩＮの相補信号を受信するように修正及び/又は変更できる。前記第３のトランジスタＴ３３は、前記第１の共通ノードＣＮ１及び第１の電源電圧端子９０１間に連結され、ゲートが前記クロック信号ＣＬＫを受信できる。前記第１の電源電圧端子９０１は第１の電源電圧が受信できる。前記第３のトランジスタＴ３３は、前記クロック信号ＣＬＫがハイレベルであるとき、前記第１の共通ノードＣＮ１から前記第１の電源電圧端子９０１までの電流経路が形成できる。従って、前記比較回路９１０は、前記クロック信号ＣＬＫがハイレベルであるとき、前記入力信号ＩＮ及び前記基準電圧ＶＲＥＦの電圧レベルを比較して、前記第１及び第２の合算ノードＳＮ１、ＳＮ２の電圧レベルを変化させることができる。前記入力信号ＩＮがロジックハイレベルであるとき、前記第１のトランジスタＴ３１を介して流れる電流量が、前記第２のトランジスタＴ３２を介して流れる電流量よりも多くなるので、前記第１の合算ノードＳＮ１の電圧レベルは前記第２の合算ノードＳＮ２の電圧レベルよりも低くなり得る。前記入力信号ＩＮがロジックローレベルであるとき、前記第１のトランジスタＴ３１を介して流れる電流量が、前記第２のトランジスタＴ３２を介して流れる電流量よりも少なくなるので、前記第１の合算ノードＳＮ１の電圧レベルは前記第２の合算ノードＳＮ２の電圧レベルよりも高くなり得る。
【００５２】
前記クロックラッチ回路９２０は、第１のトランジスタＴ４１、第２のトランジスタＴ４２、第３のトランジスタＴ４３、第４のトランジスタＴ４４、第５のトランジスタＴ４５、第６のトランジスタＴ４６及び第７のトランジスタＴ４７を含むことができる。前記第１乃至第５のトランジスタＴ４１、Ｔ４２、Ｔ４３、Ｔ４４、Ｔ４５はＰチャンネルＭＯＳトランジスタであり得、前記第６及び第７のトランジスタＴ４６、Ｔ４７はＮチャンネルＭＯＳトランジスタであり得る。前記第１のトランジスタＴ４１は、第２の電源電圧端子９０２及び第１の出力ノードＯＮ１間に連結でき、ゲートが前記クロック信号ＣＬＫを受信できる。前記第２の電源電圧端子９０２は第２の電源電圧が受信でき、前記第２の電源電圧は前記第１の電源電圧より高い電圧レベルを持つことができる。前記第２のトランジスタＴ４２は、前記第２の電源電圧端子９０２及び第２の出力ノードＯＮ２間に連結でき、ゲートが前記クロック信号ＣＬＫを受信できる。前記第３のトランジスタＴ４３は、前記第１及び第２の出力ノードＯＮ１、ＯＮ２間に連結され、ゲートが前記クロック信号ＣＬＫを受信できる。前記第４のトランジスタＴ４４は、前記第２の電源電圧端子９０２及び前記第１の出力ノードＯＮ１間に連結され、ゲートが前記第２の出力ノードＯＮ２と連結されることができる。前記第５のトランジスタＴ４５は、前記第２の電源電圧端子９０２及び前記第２の出力ノードＯＮ２間に連結され、ゲートが前記第１の出力ノードＯＮ１と連結されることができる。前記第６のトランジスタＴ４６は、前記第１の出力ノードＯＮ１及び前記第２の合算ノードＳＮ２間に連結され、ゲートが前記第２の出力ノードＯＮ２と連結されることができる。前記第７のトランジスタＴ４７は、前記第２の出力ノードＯＮ２及び前記第１の合算ノードＳＮ１間に連結され、ゲートが前記第１の出力ノードＯＮ１と連結されることができる。前記第１乃至第３のトランジスタＴ４１、Ｔ４２、Ｔ４３はプリチャージ動作が遂行できる。前記第１及び第２のトランジスタＴ４１、Ｔ４２は、前記クロック信号ＣＬＫがロジックローレベルであるとき、前記第１及び第２の出力ノードＯＮ１、ＯＮ２を各々前記第２の電源電圧にプリチャージさせることができる。前記第３のトランジスタＴ４３は、前記クロック信号ＣＬＫがロジックローレベルであるとき、前記第１及び第２の出力ノードＯＮ１、ＯＮ２を連結して、前記第１及び第２の出力ノードＯＮ１、ＯＮ２の電圧レベルを同一に維持させることができる。
【００５３】
前記クロック信号ＣＬＫがロジックハイレベルであるとき、前記第１乃至第３のトランジスタＴ４１、Ｔ４２、Ｔ４３はターンオフされ、前記第４乃至第７のトランジスタＴ４４、Ｔ４５、Ｔ４６、Ｔ４７はラッチ動作が遂行できる。前記比較回路９１０にロジックローレベルの入力信号ＩＮが受信され、前記第１の合算ノードＳＮ１の電圧レベルが、前記第２の合算ノードＳＮ２の電圧レベルよりも高くなると、前記第７のトランジスタＴ４７を介して流れる電流量は、前記第６のトランジスタＴ４６を介して流れる電流量よりも少なくなり得る。従って、前記第１の出力ノードＯＮ１の電圧レベルは、前記第２の出力ノードＯＮ２の電圧レベルよりも下降でき、前記第５のトランジスタＴ４５は前記第２の出力ノードＯＮ２の電圧レベルを前記第２の電源電圧で駆動できる。前記第６のトランジスタＴ４６は、第２の出力ノードＯＮ２の電圧レベルに基づき、前記第１の出力ノードＯＮ１から前記第２の合算ノードＳＮ２に電流を継続流れるようにできる。従って、前記第１の出力ノードＯＮ１からロジックローレベルを持つサンプリング信号ＰＳが出力され、前記第２の出力ノードＯＮ２からロジックハイレベルを持つ相補信号ＰＳＢが出力されることができる。
【００５４】
前記比較回路９１０にロジックハイレベルの入力信号ＩＮが受信され、前記第１の合算ノードＳＮ１の電圧レベルが、前記第２の合算ノードＳＮ２の電圧レベルよりも低いとき、前記第７のトランジスタＴ４７を介して流れる電流量は、前記第６のトランジスタＴ４６を介して流れる電流量より多くなり得る。従って、前記第２の出力ノードＯＮ２の電圧レベルは、前記第１の出力ノードＯＮ１の電圧レベルよりも下降でき、前記第４のトランジスタＴ４４は前記第１の出力ノードＯＮ１の電圧レベルを前記第２の電源電圧で駆動できる。前記第７のトランジスタＴ４７は、第１の出力ノードＯＮ１の電圧レベルに基づき、前記第２の出力ノードＯＮ２から前記第１の合算ノードＳＮ１に電流を継続流れるようにできる。従って、前記第１の出力ノードＯＮ１からロジックハイレベルを持つサンプリング信号ＰＳが出力され、前記第２の出力ノードＯＮ２からロジックローレベルを持つ相補信号ＰＳＢが出力されることができる。
【００５５】
前記帰還回路９３０は、第１のトランジスタＴ５１、第２のトランジスタＴ５２、第３のトランジスタＴ５３、第４のトランジスタＴ５４及び第５のトランジスタＴ５５を含むことができる。前記第１乃至第５のトランジスタＴ５１、Ｔ５２、Ｔ５３、Ｔ５４、Ｔ５５はＮチャンネルＭＯＳトランジスタであり得る。前記第１及び第２のトランジスタＴ５１、Ｔ５２は前記第１の補償回路９３１が構成でき、前記第２の合算ノードＳＮ２及び第２の共通ノードＣＮ２間に直列に連結されることができる。前記第１のトランジスタＴ５１のゲートは前記サンプリング信号ＰＳを受信し、前記第２のトランジスタＴ５２のゲートは前記第１の係数Ｗ１が受信できる。前記第３及び第４のトランジスタＴ５３、Ｔ５４は前記前記第２の補償回路９３２が構成でき、前記第１の合算ノードＳＮ１及び前記第２の共通ノードＣＮ２間に直列に連結されることができる。前記第３のトランジスタＴ５３のゲートは前記サンプリング信号の相補信号ＰＳＢを受信し、前記第４のトランジスタＴ５４のゲートは前記第２の係数Ｗ２が受信できる。前記第５のトランジスタＴ５５は前記第２の共通ノードＣＮ２及び前記第１の電源電圧端子９０１間に連結され、ゲートが前記クロック信号ＣＬＫを受信できる。前記第５のトランジスタＴ５５は前記クロック信号ＣＬＫがハイレベルであるとき、前記第２の共通ノードＣＮ２から前記第１の電源電圧端子９０１までの電流経路が形成できる。従って、前記帰還回路９３０は、前記クロック信号ＣＬＫがハイレベルであるとき、前記第１の係数Ｗ１及び前記サンプリング信号ＰＳに基づいて前記第２の合算ノードＳＮ２の電圧レベルを変化させたり、前記第２の係数Ｗ２及び前記サンプリング信号の相補信号ＰＳＢに基づいて前記第１の合算ノードＳＮ１の電圧レベルを変化させたりできる。
【００５６】
前記以前に受信された入力信号ＩＮに基づいて生成されたサンプリング信号ＰＳがロジックハイレベルであるとき、前記第１の補償回路９３１は、第１の係数Ｗ１の電圧レベルによって前記第２の合算ノードＳＮ２の電圧レベルを減少させることができる。前記以前に受信された入力信号ＩＮに基づいて生成されたサンプリング信号ＰＳがロジックローレベルであるとき、前記以前に受信された入力信号ＩＮに基づいて生成された前記サンプリング信号の相補信号ＰＳＢはロジックハイレベルであるので、前記第２の補償回路９３２は第２の係数Ｗ２の電圧レベルによって前記第１の合算ノードＳＮ１の電圧レベルを減少させることができる。前記入力信号ＩＮがロジックハイレベルからロジックローレベルに遷移するとき、前記第１の係数Ｗ１に比例して前記第１の出力ノードＯＮ１の電圧レベルがさらに下降するように等化動作が遂行できる。前記入力信号ＩＮがロジックローレベルからロジックハイレベルに遷移するとき、前記第２の係数Ｗ２に比例して前記第１の出力ノードＯＮ１の電圧レベルがさらに上昇するように等化動作が遂行できる。前記入力信号ＩＮがハイレベルを維持するとき、前記第１の係数Ｗ１に比例して前記第１の出力ノードＯＮ１の電圧レベルが下降するように等化動作が遂行できる。前記入力信号ＩＮがローレベルを維持するとき、前記第２の係数Ｗ２に比例して前記第１の出力ノードＯＮ１の電圧レベルが上昇するように等化動作が遂行できる。従って、前記第１の出力ノードＯＮ１の電圧レベルは、前記サンプリング信号ＰＳのロジックレベルによって非対称的に補償されることができる。
【００５７】
図１０は本発明の実施例による半導体装置１０００の構成を示す図である。図１０に示すように、前記半導体装置１０００は、内部クロック生成回路１１００及び受信回路１２００を含むことができる。前記内部クロック生成回路１１００は、外部装置からクロック信号ＣＬＫを受信し、前記クロック信号ＣＬＫに基づいて複数の位相クロック信号が生成できる。前記クロック信号ＣＬＫは、前記半導体装置１０００及び前記外部装置間を連結するクロックバス１００１を介して転送できる。前記クロック信号ＣＬＫはクロックバッファ１１１０によりバッファリングされ、バッファリングされたクロック信号は前記位相クロック生成回路１１２０に提供できる。前記位相クロック生成回路１１２０は、前記クロックバッファ１１１０の出力に基づいて前記複数の位相クロック信号が生成できる。例えば、前記位相クロック生成回路１１２０は、前記クロックバッファ１１１０の出力を分周し、互いに異なる位相を持つ複数の位相クロック信号が生成できる。前記位相クロック生成回路１１２０は、第１の位相クロック信号ＣＬＫ０、第２の位相クロック信号ＣＬＫ９０、第３の位相クロック信号ＣＬＫ１８０及び第４の位相クロック信号ＣＬＫ２７０が生成できる。前記第１の位相クロック信号ＣＬＫ０は前記第２の位相クロック信号ＣＬＫ９０よりも９０°先立つ位相を持つことができ、前記第２の位相クロック信号ＣＬＫ９０は前記第３の位相クロック信号ＣＬＫ１８０より９０°先立つ位相を持つことができ、前記第３の位相クロック信号ＣＬＫ１８０は前記第４の位相クロック信号ＣＬＫ２７０より９０°先立つ位相を持つことができ、前記第４の位相クロック信号ＣＬＫ２７０は前記第１の位相クロック信号ＣＬＫ０より９０°先立つ位相を持つことができる。
【００５８】
前記受信回路１２００は、外部装置と連結される信号バス１００２に共通に連結され、前記信号バス１００２を介して転送される転送信号ＴＳが受信できる。前記受信回路１２００は受信器１２１０を介して前記転送信号ＴＳが受信できる。前記受信器１２１０は、前記転送信号ＴＳを前記転送信号の差動信号ＴＳＢ又は増幅基準電圧ＡＶＲＥＦと比較して入力信号が生成できる。前記受信回路１２００は複数の受信経路を含むことができる。前記受信経路の個数は、前記位相クロック生成回路１１２０で生成される位相クロック信号の個数に対応できる。前記受信回路１２００は、第１の受信経路１２２０、第２の受信経路１２３０、第３の受信経路１２４０及び第４の受信経路１２５０を含むことができる。前記第１の受信経路１２２０は、第１の位相クロック信号ＣＬＫ０に基づいて前記入力信号ＩＮから第１の出力信号ＯＵＴ１が生成できる。前記第１の受信経路１２２０は、前記第１の位相クロック信号ＣＬＫ０に同期して前記入力信号ＩＮをサンプリングして第１のサンプリング信号ＰＳ０を生成し、前記第１のサンプリング信号ＰＳ０をラッチして前記第１の出力信号ＯＵＴ１が生成できる。前記第２の受信経路１２３０は、第２の位相クロック信号ＣＬＫ９０に基づいて前記入力信号ＩＮから第２の出力信号ＯＵＴ２が生成できる。前記第２の受信経路１２３０は、前記第２の位相クロック信号ＣＬＫ９０に同期して前記入力信号ＩＮをサンプリングして第２のサンプリング信号ＰＳ９０を生成し、前記第２のサンプリング信号ＰＳ９０をラッチして前記第２の出力信号ＯＵＴ２が生成できる。前記第２の受信経路１２３０は、前記第１のサンプリング信号ＰＳ０が帰還されて等化動作が遂行できる。前記第３の受信経路１２４０は、第３の位相クロック信号ＣＬＫ１８０に基づいて前記入力信号ＩＮから第３の出力信号ＯＵＴ３が生成できる。前記第３の受信経路１２４０は、前記第３の位相クロック信号ＣＬＫ１８０に同期して前記入力信号ＩＮをサンプリングして第３のサンプリング信号ＰＳ１８０を生成し、前記第３のサンプリング信号ＰＳ１８０をラッチして前記第３の出力信号ＯＵＴ３が生成できる。前記第３の受信経路１２４０は、前記第２のサンプリング信号ＰＳ９０が帰還されて等化動作が遂行できる。前記第４の受信経路１２５０は、第４の位相クロック信号ＣＬＫ２７０に基づいて前記入力信号ＩＮから第４の出力信号ＯＵＴ４が生成できる。前記第４の受信経路１２５０は、前記第４の位相クロック信号ＣＬＫ２７０に同期して前記入力信号ＩＮをサンプリングして第４のサンプリング信号ＰＳ２７０を生成し、前記第４のサンプリング信号ＰＳ２７０をラッチして前記第４の出力信号ＯＵＴ４が生成できる。前記第４の受信経路１２５０は、前記第３のサンプリング信号ＰＳ１８０が帰還されて等化動作が遂行できる。前記第１の受信経路１２２０は、前記第４のサンプリング信号ＰＳ２７０が帰還されて等化動作が遂行できる。
【００５９】
前記第１の受信経路１２２０は、第１の判定帰還等化回路(ＤＦＥ)１２２１及び第１のラッチ回路１２２２を含むことができる。前記第１の判定帰還等化回路１２２１は、前記第１の位相クロック信号ＣＬＫ０に同期して前記入力信号ＩＮから前記第１のサンプリング信号ＰＳ０が生成できる。前記第１の判定帰還等化回路１２２１は、前記第４のサンプリング信号ＰＳ２７０を受信し、前記第４のサンプリング信号ＰＳ２７０に基づいて前記入力信号ＩＮに対する等化動作が遂行できる。前記第１のラッチ回路１２２２は、前記第１のサンプリング信号ＰＳ０をラッチして前記第１の出力信号ＯＵＴ１が生成できる。
【００６０】
前記第２の受信経路１２３０は、第２の判定帰還等化回路(ＤＦＥ)１２３１及び第２のラッチ回路１２３２を含むことができる。前記第２の判定帰還等化回路１２３１は、前記第２の位相クロック信号ＣＬＫ９０に同期して前記入力信号ＩＮから前記第２のサンプリング信号ＰＳ９０が生成できる。前記第２の判定帰還等化回路１２３１は、前記第１のサンプリング信号ＰＳ０を受信し、前記第１のサンプリング信号ＰＳ０に基づいて前記入力信号ＩＮに対する等化動作が遂行できる。前記第２のラッチ回路１２３２は、前記第２のサンプリング信号ＰＳ９０をラッチして前記第２の出力信号ＯＵＴ２が生成できる。
【００６１】
前記第３の受信経路１２４０は、第３の判定帰還等化回路(ＤＦＥ)１２４１及び第３のラッチ回路１２４２を含むことができる。前記第３の判定帰還等化回路１２４１は、前記第３の位相クロック信号ＣＬＫ１８０に同期して前記入力信号ＩＮから前記第３のサンプリング信号ＰＳ１８０が生成できる。前記第３の判定帰還等化回路１２４１は、前記第２のサンプリング信号ＰＳ９０を受信し、前記第２のサンプリング信号ＰＳ９０に基づいて前記入力信号ＩＮに対する等化動作が遂行できる。前記第３のラッチ回路１２４２は、前記第３のサンプリング信号ＰＳ１８０をラッチして前記第３の出力信号ＯＵＴ３が生成できる。
【００６２】
前記第４の受信経路１２５０は、第４の判定帰還等化回路(ＤＦＥ)１２５１及び第４のラッチ回路１２５２を含むことができる。前記第４の判定帰還等化回路１２５１は、前記第４の位相クロック信号ＣＬＫ２７０に同期して前記入力信号ＩＮから前記第４のサンプリング信号ＰＳ２７０が生成できる。前記第４の判定帰還等化回路１２５１は、前記第３のサンプリング信号ＰＳ１８０を受信し、前記第３のサンプリング信号ＰＳ１８０に基づいて前記入力信号ＩＮに対する等化動作が遂行できる。前記第４のラッチ回路１２５２は、前記第４のサンプリング信号ＰＳ２７０をラッチして前記第４の出力信号ＯＵＴ４が生成できる。前記第１乃至第４の判定帰還等化回路１２２１、１２３１、１２４１、１２５１は、各々図４、図５及び図９に示す判定帰還等化回路４２０、５００、９００の何れか一つと実質的に同一に構成できる。
【００６３】
本発明の属する技術分野における通常の技術者は、本発明がその技術的思想や必須特徴から逸脱しない範囲内において、他の具体的な形態で実施できるので、前述した実施例は全ての面において例示的なものであり、限定的なものではないと理解しなければならない。本発明の範囲は前記詳細な説明よりも後述する特許請求の範囲により示され、特許請求の範囲の意味及び範囲、その等価概念から導出される全ての変更又は変形された形態が、本発明の範囲に含まれるものと解釈しなければならない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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