(57)【要約】【課題】安価な構成で漏洩電流を打ち消すための電流を発生させる集積回路を提供する。【解決手段】一端が接地される第１コンデンサの他端が接続される第１入力端子と、第２入力端子との間に電源電圧が印加される際に、接地側の第１ラインと、電源側の第２ラインとの間に設けられるスイッチング素子を駆動する集積回路であって、一端が接地される回路素子の他端が接続される第１端子と、前記スイッチング素子の駆動信号が一方の論理レベルになると、前記第１端子の電圧を前記一方の論理レベルとし、前記駆動信号が他方の論理レベルになると、前記第１端子の電圧を前記他方の論理レベルとする駆動回路と、を備えることを特徴とする集積回路。【選択図】図２
2020096504.tif 000002
【特許請求の範囲】
【請求項１】
一端が接地される第１コンデンサの他端が接続される第１入力端子と、第２入力端子との間に電源電圧が印加される際に、接地側の第１ラインと、電源側の第２ラインとの間に設けられるスイッチング素子を駆動する集積回路であって、
一端が接地される回路素子の他端が接続される第１端子と、
前記スイッチング素子の駆動信号が一方の論理レベルになると、前記第１端子の電圧を前記一方の論理レベルとし、前記駆動信号が他方の論理レベルになると、前記第１端子の電圧を前記他方の論理レベルとする駆動回路と、
を備えることを特徴とする集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記駆動回路は、
前記駆動信号が前記スイッチング素子をオンするための前記一方の論理レベルになると、前記一方の論理レベルの出力信号を、前記第１端子を介して前記回路素子に出力する出力回路と、
前記駆動信号が前記スイッチング素子をオフするための前記他方の論理レベルとなると、前記第２ラインから前記スイッチング素子に流れる電流に応じたシンク電流を、前記第１端子から吸い込むシンク電流回路と、
を備えることを特徴とする集積回路。
【請求項３】
請求項２に記載の集積回路であって、
前記出力回路は、
前記駆動信号を所定時間遅延させた遅延信号を出力する遅延回路と、
前記遅延信号に基づいた前記出力信号を出力するバッファ回路と、
前記バッファ回路と前記第１端子との間に設けられ、前記出力信号が前記一方の論理レベルの際にオンし、前記出力信号が前記他方の論理レベルの際にオフする第１ダイオードと、
を備えることを特徴とする集積回路。
【請求項４】
請求項２または請求項３に記載の集積回路であって、
前記スイッチング素子の前記電源側のノードに一端が接続された第２コンデンサの他端が接続される第２端子と、
前記第２端子にカソードが接続され、前記第１ラインにアノードが接続される第２ダイオードと、
を備え、
前記シンク電流回路は、
前記第２コンデンサに流れる電流に基づいて、前記シンク電流を生成するカレントミラー回路であること、
を特徴とする集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記駆動回路は、
前記スイッチング素子の駆動信号が前記一方の論理レベルになると、前記一方の論理レベルになり、前記駆動信号が前記他方の論理レベルになると、前記他方の論理レベルになる出力信号を、前記第１端子を介して前記回路素子に出力する出力回路を含むこと、
を特徴とする集積回路。
【請求項６】
請求項５に記載の集積回路であって、
前記出力回路は、
前記駆動信号を所定時間遅延させた遅延信号を出力する遅延回路と、
前記遅延信号に基づいた信号を出力するバッファ回路と、
前記バッファ回路の信号が前記一方の論理レベルになると、前記一方の論理レベルの前記出力信号を前記回路素子に出力し、前記バッファ回路の信号が前記他方の論理レベルになると、前記第２ラインに設けられたインダクタのインダクタ電流の値に応じた時間で前記他方の論理レベルとなる前記出力信号を前記回路素子に出力する調整回路と、
を含むことを特徴とする集積回路。
【請求項７】
請求項６に記載の集積回路であって、
前記調整回路は、
前記バッファ回路と、前記第１端子との間に設けられ、前記バッファ回路の信号が前記一方の論理レベルの際にオンし、前記バッファ回路の信号が前記他方の論理レベルの際にオフする第３ダイオードと、
前記第２ラインに設けられたインダクタのインダクタ電流の値が大きくなると抵抗値が小さくなる、前記第３ダイオードに並列接続された可変抵抗と、
を含むことを特徴とする集積回路。
【請求項８】
請求項５に記載の集積回路であって、
前記出力回路は、
前記駆動信号を所定時間遅延させた遅延信号を出力する遅延回路と、
前記遅延信号に基づいて、前記出力信号を前記回路素子に出力するバッファ回路と、
を含むことを特徴とする集積回路。
【請求項９】
請求項３，６〜８の何れか一項に記載の集積回路であって、
前記出力回路は、
前記遅延信号の論理レベルの変化のタイミングと、前記スイッチング素子が駆動される際に前記スイッチング素子の両端に生じる第１電圧の変化のタイミングとの間の期間を計時する計時回路と、
前記駆動信号を遅延させる時間を設定するための設定情報を記憶する記憶回路と、
前記計時回路の計時結果に基づいて、前記遅延信号を前記第１電圧の逆相とする前記設定情報を、前記記憶回路に設定する設定回路と、
を更に含み、
前記遅延回路は、
前記駆動信号を前記設定情報に応じた時間、前記遅延信号を遅延させること、
を特徴とする集積回路。
【請求項１０】
請求項９に記載の集積回路であって、
前記計時回路は、
前記遅延信号の立ち上がりエッジと、前記第１電圧の立ち下がりエッジとの間の前記期間を計時すること、
を特徴とする集積回路。
【請求項１１】
請求項９に記載の集積回路であって、
前記計時回路は、
前記遅延信号の立ち下がりエッジと、前記第１電圧の立ち上がりエッジとの間の前記期間を計時すること、
を特徴とする集積回路。
【請求項１２】
請求項９〜請求項１１の何れか一項に記載の集積回路であって、
前記第１電圧を分圧する分圧回路からの第２電圧が所定電圧より高い場合、一方の論理レベルの信号を前記計時回路に出力し、前記第２電圧が所定電圧より低い場合、他方の論理レベルの信号を前記計時回路に出力する信号出力回路を含み、
前記分圧回路は、前記第１ラインと、前記第２ラインとの間に設けられた第３コンデンサを含むこと、
を特徴とする集積回路。
【請求項１３】
請求項１〜請求項１２の何れか一項に記載の集積回路であって、
前記回路素子は、コンデンサであること、
を特徴とする集積回路。
【請求項１４】
一端が接地される第１コンデンサの他端が接続される第１入力端子と、第２入力端子との間に電源電圧が印加される際に、接地側の第１ラインと、電源側の第２ラインとの間に設けられるスイッチング素子を駆動する集積回路と、
前記集積回路に接続される回路素子と、
を備え、
前記集積回路は、
一端が接地される前記回路素子の他端が接続される第１端子と、
前記スイッチング素子の駆動信号が一方の論理レベルになると、前記回路素子の他端の電圧を前記一方の論理レベルとし、前記駆動信号が他方の論理レベルになると、前記他端の電圧を前記他方の論理レベルとする駆動回路と、
を含むことを特徴とするスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路及びスイッチング回路に関する。
【背景技術】
【０００２】
ＰＦＣ回路（力率改善回路）においては、スイッチング素子の動作で生じる高周波電圧により、回路上の寄生キャパシタンスを介して漏洩電流が流れることがある。この漏洩電流が、接地コンデンサに流入することで回路入力部分の対地電位に変動が生じる。対地電位の変動を抑制するために、漏洩電流を打ち消すべく、回路中のリアクトルに補助巻線を設けることで、補助電流を発生させる技術が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１５３５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示されている技術は、漏洩電流を打ち消すべく補助電流を発生させる補助巻線を用いるため、一般にＰＦＣ回路の製造コストが高くなる。
【０００５】
本発明の目的は、安価な構成で漏洩電流を打ち消すための電流を発生させる集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
前述した課題を解決する主たる本発明は、一端が接地される第１コンデンサの他端が接続される第１入力端子と、第２入力端子との間に電源電圧が印加される際に、接地側の第１ラインと、電源側の第２ラインとの間に設けられるスイッチング素子を駆動する集積回路であって、一端が接地される回路素子の他端が接続される第１端子と、前記スイッチング素子の駆動信号が一方の論理レベルになると、前記第１端子の電圧を前記一方の論理レベルとし、前記駆動信号が他方の論理レベルになると、前記第１端子の電圧を前記他方の論理レベルとする駆動回路と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、安価な構成で漏洩電流を打ち消すための電流を発生させる集積回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】スイッチング回路の一例を示す図である。
【図２】集積回路の一例を示す図である。
【図３】遅延信号と二値化信号との関係を説明するための図である。
【図４】遅延回路の遅延時間を調整する際の処理の一例を示すフローチャートである。
【図５】エッジ検出回路の他の一例を示す図である。
【図６】エッジ検出回路の他の一例を示す図である。
【図７】エッジ検出回路の他の一例を示す図である。
【図８】集積回路の他の一例を示す図である。
【図９】駆動信号と出力信号との関係を説明するための図である。
【図１０】スイッチング回路の一例を示す図である。
【図１１】インダクタ電流ＩＬとスイッチング電圧Ｖｓｗとの関係を説明するための図である。
【図１２】集積回路の一例を示す図である。
【図１３】タイミング調整回路の一例を示す図である。
【図１４】集積回路の主要な波形を示す図である。
【図１５】スイッチング回路の一例を示す図である。
【図１６】集積回路の一例を示す図である。
【図１７】集積回路の主要な波形を示す図である。
【発明を実施するための形態】
【０００９】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＜＜スイッチング回路１０の構成＞＞
図１は、スイッチング回路１０の一例を示す図である。スイッチング回路１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成すべく、スイッチング素子１２ｄをスイッチングする電源回路である。スイッチング回路１０は、図１に示すように、例えば、整流回路１１、昇圧チョッパー回路１２、接地コンデンサ１３、補償素子１４、エッジ検出回路１５、集積回路１６を含んで構成されている。
【００１１】
整流回路１１は、例えば、交流入力端子１１ａ（第１入力端子）と、交流入力端子１１ｂ（第２入力端子）との間に印加される所定の交流電圧Ｖａｃ（電源電圧）を全波整流する回路である。整流回路１１は、印加される所定の交流電圧Ｖａｃを全波整流し、電圧Ｖｒｅｃとして、インダクタ１２ｂに出力する。ここで、交流電圧Ｖａｃは、例えば、実効値が１４０〜２４０Ｖ、周波数が５０〜６０Ｈｚの電圧である。なお、交流入力端子１１ａ，１１ｂに設けられているコンデンサ１１ｃは、線間のリップル電圧を除去するコンデンサである。整流回路１１は、接地側の第１ライン１１ｄと電源側の第２ライン１１ｅに接続されている。第１ライン１１ｄは、後述する補償素子１４を介して接地となるシャーシや筐体と接続されている。
【００１２】
昇圧チョッパー回路１２は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する回路である。昇圧チョッパー回路１２は、例えば、コンデンサ１２ａ、インダクタ１２ｂ、ダイオード１２ｃ、及びスイッチング素子１２ｄ（以下参照）を含んで構成されている。そして、コンデンサの充電電圧が、直流の出力電圧Ｖｏｕｔとなる。なお、出力電圧Ｖｏｕｔは、例えば、４００Ｖである。
【００１３】
スイッチング素子１２ｄは、第１ライン１１ｄと第２ライン１１ｅとの間に設けられ、負荷（不図示）への電力を制御するためのＮＭＯＳトランジスタである。なお、本実施形態では、スイッチング素子１２ｄは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたが、これに限られない。スイッチング素子１２ｄは、電力を制御できるトランジスタであればよく、例えば、バイポーラトランジスタ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
【００１４】
スイッチング素子１２ｄのゲート電極は、集積回路１６の端子ＯＵＴに接続され、ソース電極は接地側の第１ライン１１ｄに接続され、ドレイン電極は電源側の第２ライン１１ｅに接続されている。
【００１５】
なお、図１に示すように、スイッチング素子１２ｄには、寄生キャパシタンスＣｓが生じる。寄生キャパシタンスＣｓとは、例えば、スイッチング素子１２ｄのドレイン電極と接地との間に発生するキャパシタンスである。
【００１６】
接地コンデンサ１３（第１コンデンサ）は、スイッチング素子１２ｄのスイッチング動作で生じる対地電位上昇を抑制するためのコンデンサである。接地コンデンサ１３は、交流入力端子１１ａと接地との間に設けられている。
【００１７】
「対地電位上昇」とは、スイッチング素子１２ｄのスイッチング動作で発生する電圧（以下、「スイッチング電圧Ｖｓｗ」（第１電圧）と称する。）が、寄生キャパシタンスＣｓ（例えば１０ｐＦ）と接地コンデンサ１３（例えば１０００ｐＦ）とで分圧されることにより、接地コンデンサ１３に生じる電位上昇である。なお、接地コンデンサ１３を設けずに、交流入力端子１１ａを接地に対し開放とした場合、スイッチング動作で生じる電圧が、ほぼそのまま交流入力端子１１ａにおける対地電位の上昇となる。すなわち、交流入力端子１１ａに接地コンデンサ１３を設けることで、上述した対地電位上昇を抑制できる。
【００１８】
補償素子１４（回路素子）は、スイッチング動作で回路に流れる漏洩電流Ｉｓを打ち消すための電子部品であり、例えばコンデンサである。上述したように、スイッチング電圧Ｖｓｗは、寄生キャパシタンスＣｓと接地コンデンサ１３とで分圧される。接地コンデンサ１３に分圧された電圧Ｖｎｓにより、図１の一点鎖線で示す漏洩電流Ｉｓが、寄生キャパシタンスＣｓを介してスイッチング回路１０と接地との間に流れる。この漏洩電流Ｉｓは、コモンモードノイズとして周辺機器に電磁的影響を与える。そこで、スイッチング回路１０においては、補償素子１４を設置して、漏洩電流Ｉｓを打ち消すための、漏洩電流Ｉｓが流れる向きと反対向きの電流（以下、「補償電流Ｉｃ」と称する。）を、接地コンデンサ１３との間に流す。なお、本実施形態では、漏洩電流Ｉｓを打ち消すための補償素子１４としてコンデンサを用いたが、例えば抵抗であっても良いし、直列に接続された抵抗及びコンデンサであっても良い。
【００１９】
ここで、漏洩電流Ｉｓと逆方向の補償電流Ｉｃを生成するには、後述する集積回路１６において、補償素子１４に印加する電圧（以下、「キャンセル電圧Ｖｎｃ」と称する。）を、スイッチング電圧Ｖｓｗと逆相となるように発生させる。このような機能を有する集積回路１６の構成については、詳細に後述する。
【００２０】
また、漏洩電流Ｉｓを抑制するために、漏洩電流Ｉｓと同じ電流値の補償電流Ｉｃが生成されることが好ましい。このような補償電流Ｉｃを生成するには、寄生キャパシタンスＣｓの容量の補償素子１４の容量に対する比が、補償素子１４のキャンセル電圧Ｖｎｃのスイッチング電圧Ｖｓｗに対する比と、等しくなるよう、補償素子１４のキャパシタンスや抵抗値を決定する。
【００２１】
エッジ検出回路１５（分圧回路）は、スイッチング電圧Ｖｓｗの論理レベルの変化を検出するとともに、スイッチング電圧Ｖｓｗを適切な電圧レベルに分圧し、集積回路１６に出力する回路である。図１に示すように、エッジ検出回路１５は、コンデンサ１５ａ、コンデンサ１５ａと直列に接続されるコンデンサ１５ｂ（第３コンデンサ）を有する。コンデンサ１５ａは、コンデンサ１５ｂよりも小さいキャパシタンスを有する（例えば１００分の１）。これにより、スイッチング電圧Ｖｓｗがコンデンサ１５ａのキャパシタンスとコンデンサ１５ｂのキャパシタンスとの比で分圧された電圧（以下、「分圧信号Ｓｄｉｖ」（第２電圧）と称する。）が、集積回路１６の端子ＩＮに印加される（例えば４Ｖ）。また、エッジ検出回路１５では、スイッチング電圧Ｖｓｗを分圧できればよいため、コンデンサに代えて例えば抵抗を用いてもよい。
【００２２】
＜＜集積回路１６の構成＞＞
図２の集積回路１６は、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば４００Ｖ）となるよう、スイッチング素子１２ｄのスイッチングを制御する回路である。集積回路１６は、例えば、端子ＯＵＴ，ＩＮ，ＧＮ１（第１端子），ＧＮ２を備える。本実施形態においては、端子ＯＵＴはスイッチング素子１２ｄのゲート電極と接続され、端子ＩＮはエッジ検出回路１５と接続され、端子ＧＮ１は補償素子１４を介して接地され、端子ＧＮ２は整流回路１１及び接地コンデンサ１３を介して接地されている。また、集積回路１６に含まれる各ブロックは、端子ＧＮ２のラインに接続されている。なお、端子ＧＮ１は、第１端子に相当する。
【００２３】
集積回路１６は、上記機能に加え、補償電流Ｉｃを生成する機能を持つ。このために以下説明するように、スイッチング電圧Ｖｓｗと逆相のキャンセル電圧Ｖｎｃを補償素子１４に印加すべく、駆動信号Ｓｇを遅延させる。
【００２４】
図２に示すように、集積回路１６は、例えば、駆動信号Ｓｇを出力するための、駆動信号生成回路２０、バッファ回路２１を有する。駆動信号生成回路２０は、例えば、出力電圧Ｖｏｕｔをフィードバックした電圧に基づいて、出力電圧Ｖｏｕｔのレベルを目的レベルにするための駆動信号Ｓｇを出力する回路である。バッファ回路２１は、駆動信号生成回路２０から出力される駆動信号Ｓｇに基づいて、スイッチング素子１２ｄを駆動する回路である。これにより、入力される駆動信号Ｓｇで、ゲート容量の大きいパワートランジスタなどのスイッチング素子１２ｄを駆動することができる。
【００２５】
また、集積回路１６は、キャンセル電圧Ｖｎｃを補償素子１４に印加するタイミングを調整するための、例えば、二値化回路２２、インバータ２３、計時回路２４、設定回路２５、遅延信号出力回路２６、バッファ回路２７を有する。なお、これらの構成要素が「出力回路」である。
【００２６】
二値化回路２２（信号出力回路）は、分圧信号Ｓｄｉｖと、所定レベルのしきい値電圧（所定電圧）とを比較し、二値化された二値化信号を計時回路２４に出力する。具体的には、二値化回路２２は、スイッチング素子１２ｄがオフし、分圧信号Ｓｄｉｖが出力電圧Ｖｏｕｔに応じた電圧の際、つまり、スイッチング電圧Ｖｓｗがハイレベルの際、ハイレベルの二値化信号を出力する。一方、二値化回路２２は、スイッチング素子１２ｄがオンし、分圧信号Ｓｄｉｖが接地に応じた電圧の際、つまり、スイッチング電圧Ｖｓｗがローレベルの際、ローレベルの二値化信号を出力する。このため、駆動信号Ｓｇがハイレベルの期間、二値化信号はローレベルになり、駆動信号Ｓｇがローレベルの期間、二値化信号はハイレベルとなる。したがって、二値化信号の周期と、駆動信号Ｓｇの周期とは等しくなる。
【００２７】
インバータ２３は、二値化信号の論理レベルを反転して出力する。詳細は後述するが、これにより、計時回路２４は、二値化信号の論理レベルの変化のタイミングと、後述する遅延信号Ｓｎｃの論理レベルの変化のタイミングとの間の期間を容易に計時することができる。なお、以下、インバータ２３からの信号を、二値化信号Ｓｂｉｎとして説明する。このため、二値化信号Ｓｂｉｎの論理レベルは、スイッチング電圧Ｖｓｗの論理レベルと反転することになる。
【００２８】
計時回路２４は、後述する遅延信号Ｓｎｃの論理レベルの変化のタイミングと、二値化信号Ｓｂｉｎの論理レベルの変化のタイミングとの期間を計時する回路である。図２に示すように、計時回路２４は、例えば、第１計時回路２４ａ、第２計時回路２４ｂを有する。以下、一例として、第１計時回路２４ａは２つの信号の立ち上がりのタイミングの期間を計時する回路とし、第２計時回路２４ｂは２つの信号の立ち下がりのタイミングの期間を計時する回路として説明する。
【００２９】
第１計時回路２４ａは、図３に示すように、遅延信号Ｓｎｃの立ち上がりエッジの時刻ｔａと、二値化信号Ｓｂｉｎの立ち上がりエッジの時刻ｔｂと、の間の期間Ｔ１を計時する。また、第１計時回路２４ａは、時刻ｔａ，ｔｂに基づいて、遅延信号Ｓｎｃ、二値化信号Ｓｂｉｎの何れのエッジが時間的に先かを示す情報と、期間Ｔ１を示す情報とを含む信号Ｓｔ１を設定回路２５に出力する。
【００３０】
第２計時回路２４ｂは、第１計時回路２４ａと同様に、遅延信号Ｓｎｃの立ち下がりエッジの時刻ｔｃと、二値化信号Ｓｂｉｎの立ち下がりエッジの時刻ｔｄと、の間の期間Ｔ２を計時する。また、第２計時回路２４ｂは、時刻ｔｃ，ｔｄに基づいて、遅延信号Ｓｎｃ、二値化信号Ｓｂｉｎの何れのエッジが時間的に先かを示す情報と、期間Ｔ２を示す情報とを含む信号Ｓｔ２を設定回路２５に出力する。
【００３１】
なお、上述のように、遅延信号Ｓｎｃは、駆動信号Ｓｇを遅延した信号である。また、二値化信号Ｓｂｉｎは、二値化回路２２からの信号（スイッチング電圧Ｖｓｗを分圧した信号と同様）が反転された信号であるため、二値化信号Ｓｂｉｎも実質的には、駆動信号Ｓｇが遅延された信号に相当する。このため、二値化信号Ｓｂｉｎ、遅延信号Ｓｎｃの周期は同じであるため、夫々に立ち上がりエッジ間の期間Ｔ１と、立ち下がりエッジ間の期間Ｔ２とは等しくなる。
【００３２】
設定回路２５は、計時回路２４からの信号Ｓｔ１，Ｓｔ２に基づいて、スイッチング電圧Ｖｓｗと逆相になる遅延信号Ｓｎｃを生成するための設定情報を、遅延信号出力回路２６に設定する回路である。図２に示すように、設定回路２５は、例えば、第１設定回路２５ａ、第２設定回路２５ｂを有する。以下、一例として、第１設定回路２５ａは第１計時回路２４ａから第１期間信号Ｓｔ１を取得し、第２設定回路２５ｂは第２計時回路２４ｂから第２期間信号Ｓｔ２を取得するものとして説明する。
【００３３】
第１設定回路２５ａは、期間Ｔ１が所定の期間Ｔｘ以内か否かを判定する。「期間Ｔｘ」とは、スイッチング電圧Ｖｓｗと、遅延信号Ｓｎｃとが逆相であるとみなされる期間である。本実施形態では、「期間Ｔｘ」を、例えば、駆動信号Ｓｇの周期の１／１０に相当する期間としている。例えば、駆動信号Ｓｇの周期が１０μｓである場合、期間Ｔｘは、１μｓである。第１設定回路２５ａは、期間Ｔ１が期間Ｔｘ以内である場合、後述する第１カウンタ２６ａのカウント値Ｃ１を保持させる。
【００３４】
また、第１設定回路２５ａは、期間Ｔ１が所定の期間Ｔｘ以内でないと判定した場合、期間Ｔ１が期間Ｔｘ以内とする処理を実行する。具体的には、第１設定回路２５ａは、遅延信号Ｓｎｃが二値化信号Ｓｂｉｎに先行している場合、後述する第１カウンタ２６ａのカウント値Ｃ１をインクリメントし、遅延信号Ｓｎｃの遅延時間を長くする。一方、第１設定回路２５ａは、二値化信号Ｓｂｉｎが遅延信号Ｓｎｃに先行している場合、後述する第１カウンタ２６ａのカウント値Ｃ１をデクリメントし、遅延信号Ｓｎｃの遅延時間を短くする。
【００３５】
第２設定回路２５ｂは、期間Ｔ２が期間Ｔｘ以内か否かを判定する。第２設定回路２５ｂは、第１設定回路２５ａと同様に、期間Ｔ２が期間Ｔｘ以内である場合、後述する第２カウンタ２６ｃのカウント値Ｃ２を保持させる。また、第２設定回路２５ｂは、期間Ｔ２が所定の期間Ｔｘ以内でないと判定した場合、期間Ｔ２を期間Ｔｘ以内とする処理を実行する。この処理は、第１設定回路２５ａで実行される処理と同様であるため、ここではその説明を省略する。
【００３６】
遅延信号出力回路２６は、駆動信号Ｓｇを所定時間だけ遅延した遅延信号Ｓｎｃを出力する回路である。図２に示すように、遅延信号出力回路２６は、例えば、第１カウンタ２６ａ、第１遅延回路２６ｂ、第２カウンタ２６ｃ、第２遅延回路２６ｄを有する。以下、一例として、第１カウンタ２６ａのカウント値Ｃ１は、第１設定回路２５ａにより設定され、第２カウンタ２６ｃのカウント値Ｃ２は、第２設定回路２５ｂにより設定されるものとして説明する。
【００３７】
第１カウンタ２６ａ（記憶回路）は、第１設定回路２５ａからの出力に基づいて、記憶されたカウント値Ｃ１（設定情報）を変化させるアップダウンカウンタである。第１遅延回路２６ｂは、カウント値Ｃ１に応じた時間、駆動信号Ｓｇを遅延させる回路である。具体的には、第１遅延回路２６ｂは、カウント値Ｃ１が大きくなると、駆動信号Ｓｇの遅延時間を長くする。
【００３８】
第２カウンタ２６ｃ（記憶回路）は、第２設定回路２５ｂからの出力に基づいて、記憶されたカウント値Ｃ２（設定情報）を変化させるアップダウンカウンタである。第２遅延回路２６ｄは、カウント値Ｃ２に応じた時間、入力される信号（第１遅延回路２６ｂで遅延された駆動信号Ｓｇ）を遅延させる回路である。具体的には、第２遅延回路２６ｄは、カウント値Ｃ２が大きくなると、入力される信号の遅延時間を長くする。
【００３９】
また、第２遅延回路２６ｄからの遅延信号Ｓｎｃは、バッファ回路２７と、計時回路２４とに出力される。なお、詳細は後述するが、第１遅延回路２６ｂ及び第２遅延回路２６ｄのうち、いずれか一方の遅延時間にて、遅延信号Ｓｎｃとスイッチング電圧Ｖｓｗとが逆相になる場合、他の遅延時間はゼロでもよい。
【００４０】
バッファ回路２７は、遅延信号出力回路２６から出力される遅延信号Ｓｎｃで、補償素子１４が駆動されるよう、遅延信号Ｓｎｃと同相の出力信号Ｓｏｕｔを、補償素子１４に出力する回路である。なお、バッファ回路２７には、例えば、補償素子１４が遅延信号Ｓｎｃに対応した電圧が印加された際に、所望の補償電流Ｉｃを流すための電流駆動能力の大きい増幅回路（不図示）を含む。なお遅延信号Ｓｎｃと同相の出力信号Ｓｏｕｔとは、遅延信号Ｓｎｃがハイレベルになると、ほぼ同じタイミングでハイレベルとなり、遅延信号Ｓｎｃがローレベルになると、ほぼ同じタイミングでローレベルとなる出力信号Ｓｏｕｔである。
【００４１】
＜＜集積回路１６の動作＞＞
集積回路１６が補償電流Ｉｃを発生させる際の動作の一例について、以下説明する。ここでは一例として、遅延信号Ｓｎｃの立ち上がりエッジの時刻ｔａと、二値化信号Ｓｂｉｎの立ち上がりエッジの時刻ｔｂとを比較することにより、第１設定回路２５ａが遅延信号Ｓｎｃを調整する処理について説明する。また、本実施形態では、例えば、第１遅延回路２６ｂでの遅延時間が所定時間となり、第２遅延回路２６ｄでの遅延時間が０（ゼロ）となるようなカウント値Ｃ１，Ｃ２が第１カウンタ２６ａ、第２カウンタ２６ｃに設定されていることとする。
【００４２】
図２に示す駆動信号生成回路２０から、ローレベルの駆動信号Ｓｇが出力されると、スイッチング素子１２ｄの両端には、ハイレベルのスイッチング電圧Ｖｓｗが発生する。そして、エッジ検出回路１５は、スイッチング電圧Ｖｓｗを分圧した電圧を分圧信号Ｓｄｉｖとして集積回路１６に印加する。
【００４３】
二値化回路２２及びインバータ２３は、分圧信号Ｓｄｉｖに基づいて、スイッチング電圧Ｖｓｗの逆相になる二値化信号Ｓｂｉｎを生成する。また、遅延信号出力回路２６からは、駆動信号Ｓｇが遅延された遅延信号Ｓｎｃが出力される。
【００４４】
第１計時回路２４ａは、遅延信号Ｓｎｃの立ち上がりエッジの時刻ｔａと、二値化信号Ｓｂｉｎの立ち上がりエッジの時刻ｔｂと、に基づいて、遅延信号Ｓｎｃ、二値化信号Ｓｂｉｎの何れかのエッジが時間的に先かを示す情報と、期間Ｔ１を示す情報とを含む信号Ｓｔ１を第１設定回路２５ａに出力する。
【００４５】
図４は、第１設定回路２５ａで実行される処理の一例を示すフローチャートである。まず、第１設定回路２５ａは、信号Ｓｔ１に基づいて、遅延信号Ｓｎｃの立ち上がりエッジの時刻ｔａと、二値化信号Ｓｂｉｎの立ち上がりエッジの時刻ｔｂとの間の期間Ｔ１が、上述した期間Ｔｘ以内であるか否かを判定する（Ｓ１０）。ここで、遅延信号Ｓｎｃがスイッチング電圧Ｖｓｗの逆相である場合、つまり、期間Ｔ１が期間Ｔｘ以内である場合（Ｓ１０：Ｙｅｓ）、第１カウンタ２６ａのカウント値Ｃ１は保持される（Ｓ１１）。一方、遅延信号Ｓｎｃがスイッチング電圧Ｖｓｗの逆相でない場合、つまり、期間Ｔ１が期間Ｔｘ以内でない場合（Ｓ１０：Ｎｏ）、第１設定回路２５ａは、遅延信号Ｓｎｃが二値化信号Ｓｂｉｎに先行しているか否かを判定する（Ｓ１２）。そして、遅延信号Ｓｎｃが二値化信号Ｓｂｉｎに先行している場合（Ｓ１２：Ｙｅｓ）、第１設定回路２５ａは、第１カウンタ２６ａのカウント値Ｃ１をインクリメントする（Ｓ１３）。この結果、遅延信号Ｓｎｃの遅延時間は長くなる。
【００４６】
一方、遅延信号Ｓｎｃが二値化信号Ｓｂｉｎに先行していない場合（Ｓ１２：Ｎｏ）、第１設定回路２５ａは、第１カウンタ２６ａのカウント値Ｃ１をデクリメントする（Ｓ１４）。この結果、遅延信号Ｓｎｃの遅延時間は短くなる。
【００４７】
処理Ｓ１３，Ｓ１４が実行され、新たなカウント値Ｃ１が設定されると、設定されたカウント値Ｃ１に応じた遅延時間だけ、駆動信号Ｓｇを遅延した遅延信号Ｓｎｃが遅延信号出力回路２６から出力される。そして、第１設定回路２５ａは、処理Ｓ１０を再度実行するため、結果的に、遅延信号Ｓｎｃの立ち上がりエッジと、二値化信号Ｓｂｉｎの立ち上がりエッジとの期間Ｔ１は、期間Ｔｘより短くなる。つまり、図４に示した遅延時間を調整する処理が実行されると、遅延信号Ｓｎｃは、スイッチング電圧Ｖｓｗの逆相となる。
【００４８】
バッファ回路２７は、遅延信号Ｓｎｃと同相の出力信号Ｓｏｕｔを補償素子１４に出力する。これにより、補償素子１４には、スイッチング電圧Ｖｓｗと逆相のキャンセル電圧Ｖｎｃが印加されることになる。
【００４９】
以上より、図１に示すように、集積回路１６が出力信号Ｓｏｕｔを出力し、補償素子１４にキャンセル電圧Ｖｎｃを印加すると、スイッチング回路１０には漏洩電流Ｉｓの向きと反対向きの補償電流Ｉｃが流れる。スイッチング回路１０は、スイッチング電圧Ｖｓｗにより流れる漏洩電流Ｉｓの向きと反対向きに逆相の補償電流Ｉｃを流すことができる。これにより、集積回路１６は、漏洩電流Ｉｓの影響を抑制することができ、結果的に漏洩電流Ｉｓによる交流入力端子１１ａの接地電位に対する電圧の変化も抑制できる。
【００５０】
ここでは、第１設定回路２５ａが遅延信号Ｓｎｃの遅延時間を調整する処理について説明したがこれに限られない。例えば、第２設定回路２５ｂが遅延信号Ｓｎｃの遅延時間を調整する場合も、図４と同様の処理が実行される。そして、遅延信号Ｓｎｃの立ち下がりエッジの時刻ｔｃと、二値化信号Ｓｂｉｎの立ち下がりエッジの時刻ｔｄとの間の期間Ｔ２が期間Ｔｘ以内となるよう、遅延信号Ｓｎｃの遅延時間が調整されても、集積回路１６は漏洩電流Ｉｓの影響を抑制できる。なお、その際には、図４において期間Ｔ１が、期間Ｔ２となり、カウント値Ｃ１が、カウント値Ｃ２となる。
【００５１】
また、例えば、第１設定回路２５ａ及び第２設定回路２５ｂの両方が、図４の処理を実行し、遅延信号Ｓｎｃの遅延時間を調整しても良い。このような場合、カウント値Ｃ１，Ｃ２の両方が調整されることになるため、例えば、遅延信号Ｓｎｃをより長い時間遅延させることができる。
【００５２】
＜＜エッジ検出回路の他の実施形態＞＞
図５〜図７を参照しつつ、スイッチング回路１０のエッジ検出回路１５の他の実施形態について説明する。
【００５３】
エッジ検出回路１５０、エッジ検出回路２５０、エッジ検出回路３５０は、エッジ検出回路１５と同様に、スイッチング電圧Ｖｓｗの論理レベルの変化を検出するとともに、スイッチング電圧Ｖｓｗを適切な電圧レベルに分圧し、集積回路１６に出力する回路である。
【００５４】
図５に示すエッジ検出回路１５０は、コンデンサ１５１、一端がコンデンサ１５１と接続され他端が接地されたコンデンサ１５２、一端がコンデンサ１５２の一端と接続され他端が接地された抵抗１５３を有する。コンデンサ１５２および抵抗１５３の一端には、集積回路１６の端子ＩＮが接続されている。これにより、集積回路１６の端子ＩＮから抵抗１５３を介して接地に向けてバイアス電流（不図示の電流源から）を流すと、バイアス電圧Ｖｒが印加される。このため、バイアス電圧Ｖｒを中心に変化するスイッチング電圧Ｖｓｗの分圧電圧が、集積回路１６の端子ＩＮに印加されることになる。
【００５５】
図６に示すエッジ検出回路２５０は、コンデンサ２５１、一端がコンデンサ２５１及び端子ＩＮと接続される抵抗２５２、抵抗２５２の他端と接続される直流電源２５３を有する。これにより、集積回路１６の端子ＩＮには、直流電源２５３の直流電圧Ｖｏをバイアス電圧として、スイッチング電圧Ｖｓｗを分圧した電圧が印加される。
【００５６】
図７に示すエッジ検出回路３５０は、コンデンサ３５１、一端がコンデンサ３５１と接続される抵抗３５２、抵抗３５２の他端と接続される直流電源３５３、抵抗３５２の一端とアノードが接続されカソードが制御電源３５６と接続されるダイオード３５４、抵抗３５２の一端とカソードが接続されるダイオード３５５を有する。
【００５７】
これにより、集積回路１６の端子ＩＮには、直流電源２５３の直流電圧Ｖｏをバイアス電圧として、スイッチング電圧Ｖｓｗを分圧した電圧が印加される。また、端子ＩＮに印加される電圧は、直流電圧Ｖｏを中心として、＋側には制御電圧Ｖｃにダイオード３５４の順方向電圧Ｖｂ１を加えた電圧でクランプされ、−側には接地電圧からダイオード３５５の順方向電圧Ｖｂ２だけ低い電圧でクランプされる。このため、集積回路１６の端子ＩＮの電圧が大きく変化することを防ぐことができる。
【００５８】
＜＜集積回路の他の実施形態＞＞
図８は、キャンセル電圧Ｖｎｃを補償素子１４に印加するタイミングを調整して出力する出力回路１１６の一例を示す図である。なお、出力回路１１６は、例えば、集積回路１６において、二値化回路２２、インバータ２３、計時回路２４、設定回路２５、遅延信号出力回路２６、及びバッファ回路２７の代わりに設けられている。
【００５９】
出力回路１１６は、電流源１１６ａ、スイッチ１１６ｂ、コンパレータ１１６ｃ、バッファ回路１１６ｄを有する。
【００６０】
電流源１１６ａは、所定のソース電流を生成するソース電流源２００と、所定のシンク電流を生成するシンク電流源２０１を含む。
【００６１】
スイッチ１１６ｂは、例えば、駆動信号Ｓｇがハイレベルになると、ソース電流源２００と、端子ＳＥＴとを接続し、駆動信号Ｓｇがローレベルになると、シンク電流源２０１と、端子ＳＥＴとを接続する。
【００６２】
コンパレータ１１６ｃは、端子ＳＥＴの電圧と、所定の電圧Ｖｔｈとを比較し、比較結果を出力信号Ｓｏｕｔとして、端子ＧＮ１に出力する。
【００６３】
バッファ回路１１６ｄは、駆動信号Ｓｇに基づいて、スイッチ１１６ｂを切り替えるための回路である。
【００６４】
調整回路１１７は、スイッチング電圧Ｖｓｗと逆相のキャンセル電圧Ｖｎｃが補償素子１４に印加されるよう、駆動信号Ｓｇのタイミングを調整する回路である。調整回路１１７は、第１調整回路１１８、第２調整回路１１９を有する。
【００６５】
第１調整回路１１８は、駆動信号Ｓｇの遅延時間を定めるための回路であり、例えば、抵抗１１８ａ、抵抗１１８ａと並列接続されるダイオード１１８ｂ、一端がこれらと接続され、他端が接地されるコンデンサ１１８ｃを有する。
【００６６】
第２調整回路１１９は、抵抗１１９ａ，１１９ｃ、ダイオード１１９ｂ，１１９ｄを含んで構成される。ここでは、抵抗１１９ａ、ダイオード１１９ｂは、コンパレータ１１６ｃから出力される出力信号Ｓｏｕｔの立ち上がりの傾斜を調整するための素子であり、コンパレータ１１６ｃの出力と、補償素子１４との間に設けられている。
【００６７】
また、抵抗１１９ｃ、ダイオード１１９ｄは、コンパレータ１１６ｃから出力される出力信号Ｓｏｕｔの立下りの傾斜を調整するための素子であり、コンパレータ１１６ｃの出力と、補償素子１４との間に設けられている。なお、補償素子１４については、スイッチング回路１０で説明したため、その説明を省略する。
【００６８】
図９に示すように、駆動信号Ｓｇがハイレベルの際には、コンデンサ１１８ｃは、抵抗１１８ａ及びダイオード１１８ｂを介したソース電流により充電される。そして、駆動信号Ｓｇがハイレベルとなってから時間Ｔ１０だけ経過すると、端子ＳＥＴの電圧Ｖｓｅｔは、電圧Ｖｔｈより高くなる。この結果、コンパレータ１１６ｃは、Ｈレベルの出力信号Ｓｏｕｔを出力する。なお、出力信号Ｓｏｕｔの立ち上がりの傾斜は、端子ＧＮ１に接続された抵抗１１９ａ及びダイオード１１９ｂで調整される。
【００６９】
一方、駆動信号Ｓｇがローレベルとなると、コンデンサ１１８ｃは、抵抗１１８ａを介してシンク電流により放電される。そして、駆動信号Ｓｇがローレベルになってから時間Ｔ１１だけ経過すると、端子ＳＥＴの電圧Ｖｓｅｔは、電圧Ｖｔｈより低くなる。この結果、コンパレータ１１６ｃは、Ｌレベルの出力信号Ｓｏｕｔを出力する。なお、出力信号Ｓｏｕｔの立下りの傾斜は、端子ＧＮ１に接続された抵抗１１９ａ及びダイオード１１９ｂで調整される。
【００７０】
このように、ここでは、駆動信号Ｓｇが所定時間（時間Ｔ１０，Ｔ１１）だけ遅延した出力信号Ｓｏｕｔが、補償素子１４が接続された端子ＧＮ１に出力される。そして、時間Ｔ１０，Ｔ１１を調整することにより、補償素子１４には、スイッチング電圧Ｖｓｗと逆相のキャンセル電圧Ｖｎｃを印加できる。このため、このような構成を用いる場合であっても、集積回路１６の端子ＩＮの電圧が大きく変化することを防ぐことができる。また、キャンセル電圧Ｖｎｃが印加される補償素子１４は、図１に示すように端子ＧＮ１に直接接続されていても、図８に示すように抵抗等を介し、端子ＧＮ１接続されていても良い。
【００７１】
＜＜スイッチング回路２１０の構成＞＞
図１０は、スイッチング回路２１０の一例を示す図である。スイッチング回路２１０は、スイッチング回路１０と同様に、スイッチング素子１２ｄをスイッチングする電源回路である。スイッチング回路２１０は、例えば、整流回路１１、昇圧チョッパー回路１２、接地コンデンサ１３、補償素子１４、集積回路３００、コンデンサ３１０を含んで構成されている。
【００７２】
なお、スイッチング回路１０と、スイッチング回路２１０とでは、同じ符号が付されたブロックは同じである。スイッチング回路２１０においては、集積回路１６の代わりに、集積回路３００が用いられ、エッジ検出回路１５の代わりに、エッジ検出用のコンデンサ３１０が用いられている。このため、ここでは、集積回路３００、コンデンサ３１０を中心に説明する。
【００７３】
また、図１０においては、スイッチング素子１２ｄのドレイン−ソース間の寄生キャパシタンスＣｏｓｓが考慮されている。そして、図１０では、スイッチング電圧Ｖｓｗに基づいて、寄生キャパシタンスＣｓを介して流れる電流Ｉｓ１とし、寄生キャパシタンスＣｏｓｓを介して流れる電流をＩｓ２としている。
【００７４】
ところで、一般に、寄生キャパシタンスＣｏｓｓの値は、例えばノイズを発生させる寄生キャパシタンスＣｓの値より大きい。このため、スイッチング素子１２ｄがオフし、スイッチング電圧Ｖｓｗが、例えば０Ｖから出力電圧Ｖｏｕｔのレベルである４００Ｖまで上昇する際に、寄生容量Ｃｏｓｓを充電するためには、大きな電流値の電流Ｉｓ２が必要となる。
【００７５】
また、電流Ｉｓ１，Ｉｓ２は、インダクタ１２ｂのインダクタ電流ＩＬから供給される電流である。このため、図１１に示すように、インダクタ電流ＩＬが大きく、電流Ｉｓ１，Ｉｓ２も大きい場合、スイッチング電圧Ｖｓｗが、例えば０Ｖから４００Ｖへ立ち上がるまでの時間は短くなる。一方、インダクタ電流ＩＬが小さく、電流Ｉｓ１，Ｉｓ２も小さくなると、スイッチング電圧Ｖｓｗが、例えば０Ｖから４００Ｖへ立ち上がるまでの時間が長くなる。このように、スイッチング電圧Ｖｓｗの立ち上がり時間は、インダクタ電流ＩＬに応じて変化する。
【００７６】
また、上述のように、寄生キャパシタンスＣｓに印加されるスイッチング電圧Ｖｓｗに応じて、ノイズの原因となる電流Ｉｓ１が発生する。このため、スイッチング素子１２ｄがオフする際には、インダクタ電流ＩＬに応じて、ノイズを発生させる電流Ｉｓ１が変化することになる。
【００７７】
一方、スイッチング素子１２ｄがオンする際には、スイッチング素子１２ｄのドレイン−ソース間は直ちにショートされるため、スイッチング電圧Ｖｓｗの立下り時間は、インダクタ電流ＩＬの電流値によらずほぼ一定となる。したがって、スイッチング素子１２ｄがオンする際、ノイズの発生するタイミングは、インダクタ電流ＩＬによらずほぼ一定となる。
【００７８】
集積回路３００は、スイッチング素子１２ｄをスイッチングするとともに、スイッチング電圧Ｖｓｗの変化に追従するキャンセル電圧Ｖｎｃを補償素子１４に印加する回路である。集積回路３００は、図１２に示すように、端子ＶＤ，ＧＮ１，ＧＮ２，ＯＵＴ、駆動信号生成回路２０、バッファ回路２１、シンク電流回路４００、及び出力回路４０１を含む。なお、端子ＧＮ１，ＧＮ２，ＯＵＴ、駆動信号生成回路２０、バッファ回路２１は、スイッチング回路１０の各要素と同じである。また、シンク電流回路４００、及び出力回路４０１は、「駆動回路」に相当する。
【００７９】
端子ＶＤ（第２端子）は、スイッチング電圧Ｖｓｗの変化のタイミングを検出するための端子である。端子ＶＤには、一端がスイッチング素子１２ｄのドレイン（電源側のノード）に接続されるコンデンサ３１０（第２コンデンサ）の他端が接続される。
【００８０】
シンク電流回路４００は、スイッチング素子１２ｄがオフする際、補償素子１４が接続された端子ＧＮ１のキャンセル電圧Ｖｎｃをローレベルに変化させるための回路である。具体的には、シンク電流回路４００は、電源側の第２ライン１１ｅから、スイッチング素子１２ｄの寄生キャパシタンスＣｏｓｓに流れる電流に応じたシンク電流を、端子ＧＮ１から吸い込む回路であり、抵抗５００、ＰＮＰトランジスタ５０１，５０２、ダイオード５０３を含んで構成される。
【００８１】
抵抗５００の一端には、端子ＶＤが接続され、他端には、ダイオード接続されたＰＮＰトランジスタ５０１と、ダイオード５０３が接続されている。なお、ダイオード５０３のカソードは、ＰＮＰトランジスタ５０１のエミッタと、抵抗５００に接続され、アノードは、端子ＧＮ２に接続されている。
【００８２】
このため、スイッチング電圧Ｖｓｗが例えば０Ｖから４００Ｖへ立ち上がると、端子ＶＤの電圧Ｖｄ４は、スイッチング電圧Ｖｓｗが、コンデンサ３１０と抵抗５００とで分圧された電圧となる。なお、ここでは、便宜上、ダイオード接続されたＰＮＰトランジスタ５０１の順方向電圧（約０．７Ｖ）を無視している。
【００８３】
また、この際には、スイッチング電圧Ｖｓｗのレベルに応じた電流が、コンデンサ３１０及び抵抗５００を介して、ダイオード接続されたＰＮＰトランジスタ５０１に流れる。
【００８４】
ＰＮＰトランジスタ５０１と、ＰＮＰトランジスタ５０２とは、カレントミラー回路を構成し、ＰＮＰトランジスタ５０２のエミッタは、端子ＧＮ１に接続されている。
【００８５】
したがって、スイッチング電圧Ｖｓｗが立ち上がると、ＰＮＰトランジスタ５０２は、コンデンサ３１０に流れる電流Ｉ１に応じたシンク電流Ｉ２を、端子ＧＮ１から吸い込むことになる。なお、この際、ダイオード５０３はオフしている。
【００８６】
一方、スイッチング素子１２ｄがオンし、スイッチング電圧Ｖｓｗが例えば４００Ｖから０Ｖへ低下すると、コンデンサ３１０はダイオード５０３を介して放電され、ダイオード５０３に電流Ｉ３が流れる。このように、ダイオード５０３（第２ダイオード）は、スイッチング素子１２ｄがオンする毎にコンデンサ３０１を放電する素子として動作する。このため、本実施形態では、コンデンサ３１０に直流バイアス電圧が発生することを防ぐことができる。
【００８７】
出力回路４０１は、スイッチング素子１２ｄがオンする際に、補償素子１４が接続された端子ＧＮ１のキャンセル電圧Ｖｎｃをハイレベルに変化させるための回路である。出力回路４０１は、タイミング調整回路５２０、及びダイオード５２１を含む。
【００８８】
タイミング調整回路５２０は、スイッチング素子１２ｄがオンするタイミングでハイレベルになる信号Ｓｏ１を生成する。具体的には、タイミング調整回路５２０は、端子ＶＤに発生する電圧Ｖｄ４の立下りのタイミングと、信号Ｓｏ１の立ち上がりのタイミングとが一致するよう、駆動信号Ｓｇを遅延させ、信号Ｓｏ１を生成する。
【００８９】
図１３は、タイミング調整回路５２０の一例を示す図である。タイミング調整回路５２０は、二値化回路２２、インバータ２３、計時回路２４、設定回路２５、遅延信号出力回路２６、ＡＮＤ回路５３０、及びバッファ回路５３１を含む。
【００９０】
ここで、集積回路１６と、集積回路３００とでは、同じ符号が付されたブロックは同じである。また、タイミング調整回路５２０では、電圧Ｖｄ４の立下りエッジ、つまり、二値化信号Ｓｂｉｎの立ち上がりエッジと、信号Ｓｏ１を生成する遅延信号Ｓｎｃの立ち上がりエッジとが、一致するよう、第１カウンタ２６ａのカウント値Ｃ１が設定されていることとする。
【００９１】
ＡＮＤ回路５３０は、駆動信号Ｓｇがカウント値Ｃ１に応じた遅延時間だけ遅延された遅延信号Ｓｎｃと、駆動信号Ｓｇとの論理積を演算する。なお、詳細は後述するが、ＡＮＤ回路５３０は、スイッチング素子１２ｄがオフされる前に、信号Ｓｏ１をローレベルとすることができる。これにより、スイッチング素子１２ｄがオフの際に、ダイオード５２１（後述）が確実にオフするため、出力回路４０１がシンク電流回路４００の動作に影響を与えることは無い。
【００９２】
バッファ回路５３１は、ＡＮＤ回路５３０からの出力と同相の信号Ｓｏ１を出力する回路である。
【００９３】
ダイオード５２１（第１ダイオード）は、タイミング調整回路５２０からの信号Ｓｏ１がハイレベルになると、オンし、タイミング調整回路５２０からの信号Ｓｏ１がローレベルになると、オフする。このため、ダイオード５２１は、信号Ｓｏ１がハイレベルになると、補償素子１４が接続された端子ＧＮ１のキャンセル電圧Ｖｎｃをハイレベルに変化させる。
【００９４】
＜＜スイッチング回路２１０の動作＞＞
図１４は、スイッチング回路２１０の動作を説明するための図である。なお、ここでは、駆動信号Ｓｇの論理レベルが変化してから、スイッチング電圧Ｖｓｗのレベルが変化するまでの時間を、所定時間Ｔ３とする。
【００９５】
駆動信号Ｓｇがハイレベルになる時刻ｔ０から、所定時間Ｔ３だけ経過した時刻ｔ１になると、スイッチング素子１２ｄのゲート電圧Ｖｇはハイレベルになる。そして、スイッチング素子１２ｄのゲート電圧Ｖｇがハイレベルになると、スイッチング素子１２ｄはオンするため、スイッチング電圧Ｖｓｗはローレベルに変化する。
【００９６】
ここで、スイッチング電圧Ｖｓｗはローレベルに変化するタイミングと、電圧Ｖｄ４がローレベルに変化するタイミングはほぼ同じである。また、本実施形態では、電圧Ｖｄ４の立下りエッジと、遅延信号Ｓｎｃの立ち上がりエッジが一致するよう、第１カウンタ２６ａのカウント値Ｃ１が設定されている。したがって、時刻ｔ１にゲート電圧Ｖｇがハイレベルになると、遅延信号Ｓｎｃもハイレベルになる。
【００９７】
そして、時刻ｔ１に駆動信号Ｓｇ及び遅延信号Ｓｎｃはともにハイレベルになるため、ＡＮＤ回路５３０からは、ハイレベルの信号Ｓｏ１が出力される。この結果、補償素子１４が接続された端子ＧＮ１のキャンセル電圧Ｖｎｃもハイレベルになる。
【００９８】
また、時刻ｔ２に駆動信号Ｓｇがローレベルになると、ＡＮＤ回路５３０からは、ローレベルの信号Ｓｏ１が出力され、ダイオード５２１はオフする。この際、端子ＧＮ１の補償素子１４の電荷は保持され続けるため、ハイレベルのキャンセル電圧Ｖｎｃが維持される。
【００９９】
そして、駆動信号Ｓｇがローレベルになる時刻ｔ２から、所定時間Ｔ３だけ経過した時刻ｔ３になると、スイッチング素子１２ｄのゲート電圧Ｖｇはローレベルになる。この結果、スイッチング素子１２ｄはオフされるとともに、寄生キャパシタンスＣｏｓｓの充電が開始されるため、スイッチング電圧Ｖｓｗが徐々に上昇する。
【０１００】
スイッチング電圧Ｖｓｗが上昇すると、端子ＶＤの電圧Ｖｄ４も上昇するため、シンク電流回路４００は、コンデンサ３１０に流れる電流Ｉ１に応じたシンク電流Ｉ２を端子ＧＮ１から吸い込む。この結果、端子ＧＮ１のキャンセル電圧Ｖｎｃは徐々に低下し、時刻ｔ４にローレベルになる。
【０１０１】
ここで、コンデンサ３１０に流れる電流Ｉ１は、寄生キャパシタンスＣｓに流れる電流Ｉｓ１と、寄生キャパシタンスＣｏｓｓに流れる電流Ｉｓ２と、同様に変化する。したがって、シンク電流Ｉ２も、寄生キャパシタンスＣｓに流れる電流Ｉｓ１と同様に変化する。そして、本実施形態では、スイッチング素子１２ｄがオフする際に、スイッチング電圧Ｖｓｗの変化と、補償素子１４のキャンセル電圧Ｖｎｃの変化とが等しくなるよう、シンク電流Ｉ２の値と、補償素子１４の容量値が設定されている。この結果、時刻ｔ４にキャンセル電圧Ｖｎｃがローレベルになるタイミングで、スイッチング電圧Ｖｓｗはハイレベルになる。これにより、スイッチング電圧Ｖｓｗが寄生キャパシタンスＣｓに印加されることにより発生するノイズを効果的に抑制できる。
【０１０２】
なお、以降、時刻ｔ５に駆動信号Ｓｇがハイレベルになると、時刻ｔ０〜時刻ｔ４の動作が繰り返されることになる。
【０１０３】
＜＜スイッチング回路２１１の構成＞＞
図１５は、スイッチング回路２１１の一例を示す図である。スイッチング回路２１１は、スイッチング回路１０と同様に、スイッチング素子１２ｄをスイッチングする電源回路である。スイッチング回路２１１は、例えば、整流回路１１、昇圧チョッパー回路１２、接地コンデンサ１３、補償素子１４、エッジ検出回路１５、集積回路３２０、抵抗３３０を含んで構成されている。
【０１０４】
なお、スイッチング回路１０と、スイッチング回路２１１とでは、同じ符号が付されたブロックは同じである。スイッチング回路２１１においては、集積回路１６の代わりに、集積回路３２０が用いられ、抵抗３３０が追加されているため、ここでは、集積回路３２０、抵抗３３０を中心に説明する。
【０１０５】
また、図１５のスイッチング回路２１１においても、スイッチング素子１２ｄのドレイン−ソース間の寄生キャパシタンスＣｏｓｓが考慮されている。
【０１０６】
集積回路３２０は、スイッチング素子１２ｄをスイッチングするとともに、スイッチング電圧Ｖｓｗの変化に追従するキャンセル電圧Ｖｎｃを補償素子１４に印加する回路である。集積回路３２０は、図１６に示すように、端子ＩＮ，ＧＮ１，ＧＮ２，ＯＵＴ，ＩＳ、駆動信号生成回路２０、バッファ回路２１、タイミング調整回路６００、バッファ回路６０１、及び調整回路６０２を含む。なお、端子ＩＮ，ＧＮ１，ＧＮ２，ＯＵＴ、駆動信号生成回路２０、バッファ回路２１は、スイッチング回路１０の各要素を同じである。また、タイミング調整回路６００、バッファ回路６０１、及び調整回路６０２は、「駆動回路」に相当する。
【０１０７】
抵抗３３０は、第２ライン１１ｅに設けられたインダクタ１２ｂのインダクタ電流ＩＬを検出するための抵抗であり、スイッチング素子１２ｄのソースと、接地側の第１ライン１１ｄとの間に設けられている。
【０１０８】
端子ＩＳは、インダクタ電流ＩＬを検出するための端子であり、一端が接地された抵抗３３０の他端が接続される。
【０１０９】
タイミング調整回路６００は、スイッチング電圧Ｖｓｗと逆相になる遅延信号Ｓｎｃを生成する回路である。タイミング調整回路６００は、例えば、図２に示した回路のうち、二値化回路２２、インバータ２３、計時回路２４、設定回路２５、遅延信号出力回路２６を含んで構成される。なお、ここでは、スイッチング電圧Ｖｓｗと、遅延信号Ｓｎｃとが逆相になるよう、例えばカウント値Ｃ１が設定されていることとする。
【０１１０】
バッファ回路６０１は、タイミング調整回路６００からの遅延信号Ｓｎｃと同相の信号Ｓｏ２を出力する回路であり、インバータ６１０，６１１を含む。遅延信号Ｓｎｃがハイレベルになると、インバータ６１０の出力はローレベルになるため、インバータ６１１のＰＭＯＳトランジスタ６２０はオンし、ＮＭＯＳトランジスタ６２１はオフする。この結果、ハイレベルの信号Ｓｏ２が出力される。
【０１１１】
一方、遅延信号Ｓｎｃがローレベルになると、インバータ６１０の出力はハイレベルになるため、ＰＭＯＳトランジスタ６２０はオフし、ＮＭＯＳトランジスタ６２１はオンする。この結果、ローレベルの信号Ｓｏ２が出力される。なお、インバータ６１１のＰＭＯＳトランジスタ６２０には、所定の電圧Ｖｄｄが供給されている。
【０１１２】
調整回路６０２は、インダクタ電流ＩＬの電流値に応じて、キャンセル電圧Ｖｎｃの立下り時間を調整する回路であり、ダイオード６３０、ＮＭＯＳトランジスタ６３１、及び電流検出回路６３２を含む。
【０１１３】
ダイオード６３０（第３ダイオード）は、信号Ｓｏ２がハイレベルになると、オンし、信号Ｓｏ２がローレベルになると、オフする。なお、ダイオード６３０は、アノードが、バッファ回路６０１の出力に接続され、カソードが、端子ＧＮ１に接続されている。
【０１１４】
ＮＭＯＳトランジスタ６３１は、ダイオード６３０に並列に接続されるよう、バッファ回路６０１の出力と、端子ＧＮ１との間に設けられている。また、ＮＭＯＳトランジスタ６３１のゲートの電圧は、電流検出回路６３２により制御される。
【０１１５】
電流検出回路６３２は、抵抗３３０の電圧に基づいてインダクタ電流ＩＬを検出し、インダクタ電流ＩＬ大きくなると、ＮＭＯＳトランジスタ６３１のドレイン−ソース間抵抗の抵抗値が小さくなるよう、ＮＭＯＳトランジスタ６３１を制御する。
【０１１６】
このように、本実施形態では、インダクタ電流ＩＬの電流値により抵抗値が変化するＮＭＯＳトランジスタ６３１（可変抵抗）と、ダイオード６３０とが、バッファ回路６０１と、端子ＧＮ１との間に設けられている。
【０１１７】
本実施形態では、信号Ｓｏ２がハイレベルになると、ダイオード６３０はオンとなるため、端子ＧＮ１のキャンセル電圧Ｖｎｃは、ＮＭＯＳトランジスタ６３１の抵抗値の影響を受けずに変化する。一方、信号Ｓｏ２がローレベルになると、ダイオード６３０はオフとなる。したがって、キャンセル電圧Ｖｎｃは、ＮＭＯＳトランジスタ６３１の抵抗値に応じた時間で変化する。
【０１１８】
＜＜スイッチング回路２１１の動作＞＞
図１７は、スイッチング回路２１１の動作を説明するための図である。なお、ここでは、駆動信号Ｓｇの論理レベルが変化してから、スイッチング電圧Ｖｓｗのレベルが変化するまでの時間を、所定時間Ｔ４とする。
【０１１９】
駆動信号Ｓｇがハイレベルになる時刻ｔ１０から、所定時間Ｔ４だけ経過した時刻ｔ１１になると、スイッチング素子１２ｄのゲート電圧Ｖｇはハイレベルになる。そして、スイッチング素子１２ｄのゲート電圧Ｖｇがハイレベルになると、スイッチング素子１２ｄはオンするため、スイッチング電圧Ｖｓｗはローレベルに変化する。
【０１２０】
ここで、スイッチング電圧Ｖｓｗはローレベルに変化するタイミングと、分圧信号Ｓｄｉｖがローレベルに変化するタイミングはほぼ同じである。そして、本実施形態では、分圧信号Ｓｄｉｖの立下りエッジと、遅延信号Ｓｎｃの立ち上がりエッジとが、一致するよう、第１カウンタ２６ａのカウント値Ｃ１が設定されている。したがって、時刻ｔ１１にゲート電圧Ｖｇがハイレベルになると、遅延信号Ｓｎｃもハイレベルになる。
【０１２１】
そして、時刻ｔ１１に遅延信号Ｓｎｃがハイレベルとなると、バッファ回路６０１からハイレベルの信号Ｓｏ２が出力される。この結果、補償素子１４が接続された端子ＧＮ１のキャンセル電圧Ｖｎｃもハイレベルになる。
【０１２２】
また、駆動信号Ｓｇがローレベルになる時刻ｔ１２から、所定時間Ｔ４だけ経過した時刻ｔ１３になると、スイッチング素子１２ｄのゲート電圧Ｖｇはローレベルになる。この結果、スイッチング素子１２ｄはオフされるとともに、寄生キャパシタンスＣｏｓｓの充電が開始されるため、スイッチング電圧Ｖｓｗが徐々に上昇する。
【０１２３】
また、時刻ｔ１３において遅延信号Ｓｎｃがローレベルとなるため、バッファ回路６０１からローレベルの信号Ｓｏ２が出力される。この結果、ダイオード６３０はオフし、補償素子１４の電荷は、端子ＧＮ１、ＮＭＯＳトランジスタ６３１、ＮＭＯＳトランジスタ６２１を介して放電され、時刻ｔ１４にキャンセル電圧Ｖｎｃはローレベルになる。
【０１２４】
この際、ＮＭＯＳトランジスタ６３１のオン抵抗は、インダクタ電流ＩＬの値に応じた抵抗値である。具体的には、インダクタ電流ＩＬが大きくなると、ＮＭＯＳトランジスタ６３１のオン抵抗の抵抗値は小さくなる。したがって、インダクタ電流ＩＬが大きく、スイッチング電圧Ｖｓｗが短い時間で上昇する場合、キャンセル電圧Ｖｎｃも短い時間で低下する。一方、インダクタ電流ＩＬが小さく、スイッチング電圧Ｖｓｗが長い時間で上昇する場合、キャンセル電圧Ｖｎｃも長い時間で低下する。
【０１２５】
この結果、本実施形態では、端子ＧＮ１のキャンセル電圧Ｖｎｃの変化を、スイッチング電圧Ｖｓｗの変化に追従させることができるため、スイッチング電圧Ｖｓｗが寄生キャパシタンスＣｓに印加されることにより発生するノイズを効果的に抑制できる。
【０１２６】
なお、以降、時刻ｔ１５に駆動信号Ｓｇがハイレベルになると、時刻ｔ１０〜時刻ｔ１４の動作が繰り返されることになる。
【０１２７】
＜＜まとめ＞＞
以上、本実施形態のスイッチング回路１０，２１０，２１１について説明した。例えば、集積回路３００，３２０は、駆動信号Ｓｇがハイレベルになると、キャンセル電圧Ｖｎｃをハイレベルとし、駆動信号Ｓｇがローレベルになると、キャンセル電圧Ｖｎｃをローレベルとする。これにより、漏洩電流Ｉｓと逆向きの補償電流Ｉｃを流すためのキャンセル電圧Ｖｎｃが、補償素子１４に発生するため、漏洩電流Ｉｓを抑制することができる。
【０１２８】
また、シンク電流回路４００は、スイッチング素子１２ｄがオフする際、スイッチング電圧Ｖｓｗに応じたシンク電流Ｉ２でキャンセル電圧Ｖｎｃを変化させる。このため、キャンセル電圧Ｖｎｃを、スイッチング電圧Ｖｓｗに追従させて変化させることができるため、漏洩電流Ｉｓに基づいて発生する接地コンデンサ１３のノイズを精度良くキャンセルできる。
【０１２９】
また、出力回路４０１には、信号Ｓｏ１がローレベルとなるとオフするダイオード５２１が設けられている。このため、シンク電流回路４００は、出力回路４０１の影響を受けることなく、キャンセル電圧Ｖｎｃを、スイッチング電圧Ｖｓｗに追従させて変化させることができる。
【０１３０】
また、スイッチング素子１２ｄがオフする際、寄生キャパシタンスＣｏｓｓは放電状態となっている。本実施形態では、端子ＶＤに接続されたコンデンサ３１０は、スイッチング素子１２ｄがオンする毎にダイオード５０３により放電される。このため、スイッチング素子１２ｄがオフする際、コンデンサ３１０の状態と、寄生キャパシタンスＣｏｓｓの状態とを一致させることができる。したがって、キャンセル電圧Ｖｎｃを、スイッチング電圧Ｖｓｗに精度良く追従させて変化させることができる。
【０１３１】
本実施形態における集積回路１６は、駆動信号Ｓｇがハイレベルになると、ハイレベルになり、駆動信号Ｓｇがローレベルになると、ローレベルになる出力信号Ｓｏｕｔを、端子ＧＮ１を介して補償素子１４に出力する。これにより、漏洩電流Ｉｓと逆向きの補償電流Ｉｃを流すためのキャンセル電圧Ｖｎｃを、補償素子１４に印加できる。したがって、漏洩電流Ｉｓを抑制することができる。
【０１３２】
また、調整回路６０２は、インダクタ電流ＩＬに応じてキャンセル電圧Ｖｎｃがハイレベルからローレベルとなる時間を変化させることができる。このため、本実施形態では、キャンセル電圧Ｖｎｃをスイッチング電圧Ｖｓｗに精度良く追従させることができる。
【０１３３】
また、調整回路６０２は、インダクタ電流ＩＬが大きくなると、抵抗値が小さくなるＮＭＯＳトランジスタ６３１を含む。そして、キャンセル電圧Ｖｎｃがハイレベルからローレベルとなる時間は、ＮＭＯＳトランジスタ６３１のオン抵抗の値に応じて変化する。したがって、本実施形態では、簡易な構成で、キャンセル電圧Ｖｎｃがハイレベルからローレベルとなる時間を調整できる。
【０１３４】
また、スイッチング電圧Ｖｓｗに応じて発生する漏洩電流Ｉｓの影響を抑制するには、例えば駆動信号Ｓｇを、バッファ回路（不図示）を介して、または直接端子ＧＮ１を介して補償素子１４に出力しても良い。しかしながら、スイッチング電圧Ｖｓｗは、駆動信号Ｓｇを遅延させた信号と逆相になるため、このような場合、効果的に漏洩電流Ｉｓの影響を抑制することは難しい。本実施形態では、駆動信号Ｓｇを所定時間遅延させた出力信号Ｓｏｕｔ（遅延信号Ｓｎｃ）が、補償素子１４に出力されている。このため、本実施形態では、交流入力端子１１ａにおける漏洩電流Ｉｓの影響を、効果的に抑制することができる。
【０１３５】
また、本実施形態では、設定回路２５は、期間Ｔ１が期間Ｔｘ以内になるよう、つまり、遅延信号Ｓｎｃがスイッチング電圧Ｖｓｗと逆相になるよう、カウント値Ｃ１（設定情報）を設定している。これにより、本実施形態では、遅延信号Ｓｎｃはスイッチング電圧Ｖｓｗと逆相になるため、交流入力端子１１ａにおける漏洩電流Ｉｓの影響は効果的に抑制される。
【０１３６】
また、本実施形態では、遅延信号Ｓｎｃをスイッチング電圧Ｖｓｗと逆相にするために、第１計時回路２４ａは、遅延信号Ｓｎｃの立ち上がりエッジと、二値化信号Ｓｂｉｎの立ち上がりエッジとの間の期間Ｔ１を計時している。また、第２計時回路２４ｂは、遅延信号Ｓｎｃの立ち下がりエッジと、二値化信号Ｓｂｉｎの立ち下がりエッジとの間の期間Ｔ２を計時している。何れに計時回路を用いた場合であっても、遅延信号Ｓｎｃをスイッチング電圧Ｖｓｗと逆相にできる。
【０１３７】
また、一般に、スイッチング電圧Ｖｓｗは非常に高い電圧となるため、このよう電圧を直接集積回路１６に印加することは難しい。しかしながら、本実施形態では、エッジ検出回路１５からの分圧信号Ｓｄｉｖに基づいて二値化信号Ｓｂｉｎを生成する。これにより、大きいスイッチング電圧Ｖｓｗを直接、集積回路１６に入力することができない場合であっても、精度よくスイッチング電圧Ｖｓｗの変化のタイミングを把握できる。
【０１３８】
また、本実施形態における集積回路１６に接続される補償素子１４としては、寄生キャパシタンスＣｓと同様にコンデンサを用いている。したがって、例えば、補償素子１４に抵抗を用いる場合と比較すると、精度よく、漏洩電流Ｉｓと逆向きの補償電流Ｉｃを流すことができる。
【０１３９】
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
【０１４０】
例えば、補償素子１４の容量値が十分小さい場合、バッファ回路２７を介さず遅延信号出力回路２６から補償素子１４に遅延信号Ｓｎｃを出力してもよい。
【０１４１】
また、本実施形態では、ＰＦＣ回路を例に説明したがこれに限られない。例えば、一般的なＤＣ−ＤＣコンバータや、ＡＣ−ＤＣコンバータのスイッチング素子（寄生容量が生じるパワートランジスタ）を駆動するスイッチング回路であれば、漏洩電流Ｉｓが発生するため、それらの回路にも集積回路１６は適用できる。
【０１４２】
また、本実施形態では、図４の処理は、設定回路２５等が実行することとしたが、例えばマイコンやＤＳＰが演算処理により実行しても良い。
【０１４３】
また、集積回路３００では、タイミング調整回路５２０を用いたがこれに限られない。例えば、タイミング調整回路５２０の代わりに、出力回路１１６を用いても良い。このような構成であっても、本実施形態と同様の効果を得ることができる。
【０１４４】
また、集積回路３２０では、タイミング調整回路６００を用いたがこれに限られない。例えば、タイミング調整回路６００の代わりに、出力回路１１６を用いても良い。このような構成であっても、本実施形態と同様の効果を得ることができる。
【符号の説明】
【０１４５】
１０，２１０，２１１  スイッチング回路
１２  昇圧チョッパー回路
１２ｄ  スイッチング素子
１３  接地コンデンサ
１４  補償素子
１５  エッジ検出回路
１６，３００，３２０  集積回路
２０  駆動信号生成回路
２１，２７，５３１，６０１  バッファ回路
２２  二値化回路
２３，６１０，６１１  インバータ
２４  計時回路
２４ａ  第１計時回路
２４ｂ  第２計時回路
２５  設定回路
２５ａ  第１設定回路
２５ｂ  第２設定回路
２６  遅延信号出力回路
２６ａ  第１カウンタ
２６ｂ  第１遅延回路
２６ｃ  第２カウンタ
２６ｄ  第２遅延回路
１１６  出力回路
１１６ａ  電流源
１１６ｂ  スイッチ
１１６ｃ  コンパレータ
１１６ｄ  バッファ回路
１１８ａ，１１９ａ，１１９ｃ，３３０，５００  抵抗
１１８ｂ，１１９ｂ，１１９ｄ，５０３，５２１，６３０  ダイオード
１１８ｃ，３１０  コンデンサ
４００  シンク電流回路
４０１  出力回路
５０１，５０２  ＰＮＰトランジスタ
５２０，６００  タイミング調整回路
５３０  ＡＮＤ回路
６２０  ＰＭＯＳトランジスタ
６２１，６３１  ＮＭＯＳトランジスタ
６３２  電流検出回路
【図１】
2020096504.tif 000003
【図２】
2020096504.tif 000004
【図３】
2020096504.tif 000005
【図４】
2020096504.tif 000006
【図５】
2020096504.tif 000007
【図６】
2020096504.tif 000008
【図７】
2020096504.tif 000009
【図８】
2020096504.tif 000010
【図９】
2020096504.tif 000011
【図１０】
2020096504.tif 000012
【図１１】
2020096504.tif 000013
【図１２】
2020096504.tif 000014
【図１３】
2020096504.tif 000015
【図１４】
2020096504.tif 000016
【図１５】
2020096504.tif 000017
【図１６】
2020096504.tif 000018
【図１７】
2020096504.tif 000019