(57)【要約】【課題】階段状の構造が占める領域を小さくすること。【解決手段】実施形態の半導体記憶装置は、基板と、基板の上方に、複数の導電層が絶縁層を介して積層され、導電層が階段状となった第１の階段部、第１の階段部を構成する導電層より下層の導電層が階段状となった第２の階段部、及び第１の階段部と第２の階段部との間に第１の階段部と同じ積層位置の導電層の一部を少なくとも含んで第１の階段部に対向するように配置された第３の階段部を有する積層体と、積層体内を積層体の積層方向に延び、複数の導電層とのそれぞれの交差部に複数のメモリセルを形成する複数のピラーと、を備え、第３の階段部の勾配は第２の階段部の勾配よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に、複数の導電層が絶縁層を介して積層され、前記導電層が階段状となった第１の階段部、前記第１の階段部を構成する前記導電層より下層の前記導電層が階段状となった第２の階段部、及び前記第１の階段部と前記第２の階段部との間に前記第１の階段部と同じ積層位置の前記導電層の一部を少なくとも含んで前記第１の階段部に対向するように配置された第３の階段部を有する積層体と、
前記積層体内を前記積層体の積層方向に延び、前記複数の導電層とのそれぞれの交差部に複数のメモリセルを形成する複数のピラーと、を備え、
前記第３の階段部の勾配は前記第２の階段部の勾配よりも大きい、
半導体記憶装置。
【請求項２】
前記第３の階段部の１段分を構成する前記導電層の層数は、前記第２の階段部の１段を構成する前記導電層の層数よりも多い、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の階段部および前記第２の階段部を構成する前記導電層は前記メモリセルと接続されており、
前記第３の階段部を構成する前記導電層は浮遊した状態となっている、
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の階段部の各段および前記第２の階段部の各段には、各段を構成する前記導電層と上層配線とを接続するコンタクトが配置されている、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
複数の第１の層が第２の層を介して積層された積層体が形成された基板を準備し、
前記積層体の上層部分の前記第１の層が階段状となった第１の階段部を形成する第１の処理、
前記第１の階段部を構成する前記第１の層と同じ積層位置にある前記第１の層が階段状となった第２の階段部を形成する第２の処理、及び
前記第１の階段部と前記第２の階段部との間に前記第１の階段部を構成する前記第１の層と同じ積層位置にある前記第１の層から構成され、前記第１の階段部に対向するように配置される第３の階段部を形成する第３の処理をそれぞれ並行して実施し、
前記第１の階段部の最下段に対する最上段の位置を後退させていきながら、前記積層体の下層部分へ前記第１の階段部を延伸していく第４の処理、
前記第２の階段部の最下段に対する最上段の位置を後退させていきながら、前記積層体の下層部分へ前記第２の階段部を延伸していく第５の処理、及び
前記第３の階段部の最下段に対する最上段の位置を後退させることなく、前記積層体の下層部分へ前記第３の階段部を延伸していく第６の処理をそれぞれ並行して実施し、
前記第２の階段部の段差を維持しつつ前記第２の階段部を前記積層体の積層方向にエッチングして、前記第１の階段部を構成する前記第１の層より下層の前記第１の層を含む前記第２の階段部を形成する処理を実施する、
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年では、半導体記憶装置の微細化が進行し、積層構造のメモリセルを有する３次元不揮発性メモリが提案されている。３次元不揮発性メモリでは、高さ方向に配置されるメモリセルの各層におけるワード線を引き出すため、階段状の構造が採られることがある。このような階段状の構造が占める領域をなるべく小さくすることが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，８２２，２８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、階段状の構造が占める領域を小さくすることができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板と、前記基板の上方に、複数の導電層が絶縁層を介して積層され、前記導電層が階段状となった第１の階段部、前記第１の階段部を構成する前記導電層より下層の前記導電層が階段状となった第２の階段部、及び前記第１の階段部と前記第２の階段部との間に前記第１の階段部と同じ積層位置の前記導電層の一部を少なくとも含んで前記第１の階段部に対向するように配置された第３の階段部を有する積層体と、前記積層体内を前記積層体の積層方向に延び、前記複数の導電層とのそれぞれの交差部に複数のメモリセルを形成する複数のピラーと、を備え、前記第３の階段部の勾配は前記第２の階段部の勾配よりも大きい。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる半導体記憶装置の構成例を模式的に示す断面図である。
【図２】図２は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図３】図３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図４】図４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図５】図５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図６】図６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図７】図７は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図８】図８は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図９】図９は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１０】図１０は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１１】図１１は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１２】図１２は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１３】図１３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１４】図１４は、比較例にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１５】図１５は、比較例にかかる半導体記憶装置および実施形態にかかる半導体記憶装置の無効領域を示す模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成例を模式的に示す断面図である。図１に示すように、半導体記憶装置１は、シリコン基板等の基板１０上に配置される周辺回路ＰＥＲと、周辺回路ＰＥＲ上に配置される積層体ＬＭと、を備える。
【０００９】
周辺回路ＰＥＲは、トランジスタＴＲ等を含み、積層体ＬＭに配置されるメモリセルＭＣの動作に寄与する。メモリセルＭＣについては後述する。周辺回路ＰＥＲは、絶縁層５５で覆われている。
【００１０】
絶縁層５５上にはソース線ＳＬが配置されている。ソース線ＳＬは例えばポリシリコン層等で構成されている。
【００１１】
ソース線ＳＬ上には、導電層としてのワード線ＷＬと絶縁層ＩＬとが複数交互に積層された積層体ＬＭが配置されている。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＩＬは例えばＳｉＯ２層等である。ワード線ＷＬ及び絶縁層ＩＬの積層数は任意である。積層体ＬＭはメモリ部ＭＥＭと階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃとを有する。
【００１２】
メモリ部ＭＥＭには複数のピラーＰＬがマトリクス状に配置されている。ピラーＰＬは、積層体ＬＭを貫通してソース線ＳＬに到達する柱状構造を有する。また、ピラーＰＬは、複数の層から構成される。具体的には、ピラーＰＬは、ピラーＰＬの内側から順に、コア層５０、チャネル層５１、トンネル絶縁層５２、電荷蓄積層５３、及びブロック絶縁層５４を備える。コア層５０、トンネル絶縁層５２、及びブロック絶縁層５４は、例えばＳｉＯ２層等である。チャネル層５１は、例えばアモルファスシリコン層またはポリシリコン層等である。電荷蓄積層５３は例えばＳｉＮ層等である。
【００１３】
以上のように構成されることで、ピラーＰＬと複数のワード線ＷＬとのそれぞれの交差部には、複数のメモリセルＭＣが形成される。メモリセルＭＣは、ワード線ＷＬから所定の電圧を印加され、電荷蓄積層５３に所定の電圧を保持することで、データを不揮発に保持する。また、ワード線ＷＬから所定の電圧を印加することで、メモリセルＭＣからデータを読み出すことができる。半導体記憶装置１は、例えば、メモリセルＭＣが積層体ＬＭ中に３次元に配置された３次元不揮発性メモリとして構成される。
【００１４】
なお、積層体ＬＭの最下層のワード線ＷＬを含む１つ以上のワード線ＷＬと、積層体ＬＭの最上層のワード線ＷＬを含む１つ以上のワード線ＷＬは、所定のピラーＰＬを選択する選択ゲート線として機能してもよい。この場合、これらの選択ゲート線とピラーＰＬの交差部には選択ゲートが形成される。選択ゲート線から所定の電圧を印加され、選択ゲートがオンまたはオフすることで、動作対象のメモリセルＭＣを含む所定のピラーＰＬが選択される。
【００１５】
積層体ＬＭの端部には、ワード線ＷＬ及び絶縁層ＩＬが階段状となった階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃが配置されている。第１の階段部としての階段部ＳＴＲａは最もメモリ部ＭＥＭ寄りに配置され、メモリ部ＭＥＭ側へと向かって昇段するよう構成される。第２の階段部としての階段部ＳＴＲｂは最もメモリ部ＭＥＭから離れた位置に配置され、メモリ部ＭＥＭ側へと向かって昇段するよう構成される。第３の階段部としての階段部ＳＴＲｃは、階段部ＳＴＲａ，ＳＴＲｂの間に配置され、メモリ部ＭＥＭ側へと向かって降段するよう構成される。階段部ＳＴＲａ，ＳＴＲｃの間には、それぞれの最下段の間を接続するランディング部ＬＮＤが配置される。階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃは、例えば積層体ＬＭの上面の高さ位置と同じ高さの絶縁層５６により覆われている。
【００１６】
階段部ＳＴＲａは、積層体ＬＭの上層部分のワード線ＷＬ及び絶縁層ＩＬから構成される。階段部ＳＴＲｂは、積層体ＬＭの下層部分のワード線ＷＬ及び絶縁層ＩＬから構成される。階段部ＳＴＲａ，ＳＴＲｂでは、例えば１層のワード線ＷＬとその上層の１層の絶縁層ＩＬとから１段分が構成される。
【００１７】
階段部ＳＴＲａ，ＳＴＲｂを構成するワード線ＷＬは、それぞれ同じ高さ位置に配置されるメモリセルＭＣと接続している。換言すれば、ランディング部ＬＮＤを構成するワード線ＷＬを除き、積層体ＬＭに含まれる全てのワード線ＷＬが、階段部ＳＴＲａｓ，ＳＴＲｂｓのいずれかの段を構成する。これにより、階段部ＳＴＲａ，ＳＴＲｂは、これらのワード線ＷＬの引き出し部として機能する。そして、階段部ＳＴＲａ，ＳＴＲｂの各段には、階段部ＳＴＲａ，ＳＴＲｂを覆う絶縁層５６及び各段を構成するワード線ＷＬ上層の絶縁層ＩＬを貫通し、ワード線ＷＬと図示しない上層配線とを接続するコンタクトＣＣが配置される。また、上記のランディング部ＬＮＤにもコンタクトＣＣが配置される。
【００１８】
階段部ＳＴＲｃは、階段部ＳＴＲａを構成する上層部分のワード線ＷＬ及び絶縁層ＩＬと同じ積層位置にあるワード線ＷＬ及び絶縁層ＩＬの一部を少なくとも含んで構成される。上述のように、階段部ＳＴＲａ，ＳＴＲｃは段差の昇降の向きが逆であり、階段部ＳＴＲａ，ＳＴＲｃは互いに対向する。階段部ＳＴＲｃでは、理想的には、例えば３層のワード線ＷＬとそれら各ワード線ＷＬの上層の３層の絶縁層ＩＬとから１段分が構成される。階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃの各段の平坦部分であるテラス部の幅は例えば略等しく、このため、階段部ＳＴＲｃは、総じて、階段部ＳＴＲａ，ＳＴＲｂよりも急な勾配を有する。
【００１９】
ただし、階段部ＳＴＲｃに関するこれらの構成は、後述する製造処理が理想的に実施された場合の例であって、実際の階段部ＳＴＲｃに必ずしも当てはまらない場合がある。例えば、階段部ＳＴＲｃの製造処理においては、各段の合わせが階段部ＳＴＲａ，ＳＴＲｂよりも精度を落として行われる場合があり、階段部ＳＴＲｃの各段が規則的に構成されているとは限らず、その勾配も途中で変化することがある。階段部ＳＴＲｃについて少なくともいえることは、階段部ＳＴＲｃの階段長が、階段部ＳＴＲａ，ＳＴＲｂの階段長よりも短いということである。
【００２０】
階段部ＳＴＲｃを構成するワード線ＷＬはメモリセルＭＣとは接続されておらず、階段部ＳＴＲｃはワード線ＷＬの引き出し部としての機能を有さないダミー階段である。階段部ＳＴＲｃ及びコンタクトＣＣが接続される領域を除くランディング部ＬＮＤは、半導体記憶装置１の機能に寄与しない無効領域である。
【００２１】
（半導体記憶装置の製造処理の例）
次に、図２〜図１３を用いて、実施形態の半導体記憶装置１の製造処理の例について説明する。図２〜図１３は、実施形態にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。図２〜図１３において、積層体ＬＭの下層構造およびメモリ部ＭＥＭなどの一部の構成が省略される場合がある。
【００２２】
まず、シリコン基板等の基板１０上に、トランジスタＴＲ等を含む周辺回路ＰＥＲを形成する。周辺回路ＰＥＲは、一般的な半導体回路の形成手法を用いて形成することができる。周辺回路ＰＥＲを覆う絶縁層５５を形成し、絶縁層５５上にポリシリコン層等のソース線ＳＬを形成する。
【００２３】
図２（ａ）に示すように、基板１０の上方に、第１の層としての犠牲層ＳＣと、第２の層としての絶縁層ＩＬとが複数交互に積層された積層体ＬＭｓを形成する。ただし、図２（ａ）及びそれ以降の複数の図において、積層体ＬＭｓの上層部のみを示す。
【００２４】
犠牲層ＳＣは、例えば絶縁層ＩＬとは異なるＳｉＮ層等の絶縁層であり、後の処理でタングステンまたはモリブデン等の導電材料に置き換えられる層である。
【００２５】
これ以降、積層体ＬＭｓに階段状の構造を形成していく。
【００２６】
図２（ｂ）に示すように、積層体ＬＭｓ上に、メモリ部ＭＥＭとなる領域の全面、及び階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃとなる領域の一部を覆うレジストパターン３１を形成する。
【００２７】
図２（ｂ）において、レジストパターン３１は、例えばメモリ部ＭＥＭの幅分、紙面の奥行き方向に延びている。また、レジストパターン３１の端部Ｐ１ａのメモリ部ＭＥＭからの距離は、後に形成される階段部ＳＴＲａの最下段の段差部分であるステップ部のメモリ部ＭＥＭからの距離に略等しい。また、レジストパターン３１の端部Ｐ１ｂのメモリ部ＭＥＭからの距離は、後に形成される階段部ＳＴＲｂの最下段のステップ部のメモリ部ＭＥＭからの距離に略等しい。また、レジストパターン３１の端部Ｐ１ｃのメモリ部ＭＥＭからの距離は、後に形成される階段部ＳＴＲｃの最下段のステップ部のメモリ部ＭＥＭからの距離に略等しい。
【００２８】
図２（ｃ）に示すように、レジストパターン３１をマスクに、積層体ＬＭｓの最上層の絶縁層ＩＬと犠牲層ＳＣとを除去する。
【００２９】
図３（ａ）に示すように、レジストパターン３１をＯ２プラズマ等でスリミングして、レジストパターン３１ａを形成する。このとき、レジストパターン３１ａが、後に形成される階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃのテラス部の幅分程度、後退するようスリミング量を調整する。これにより、レジストパターン３１ａの裾部には、積層体ＬＭｓの最上層の絶縁層ＩＬと犠牲層ＳＣとが新たに露出する。
【００３０】
図３（ｂ）に示すように、レジストパターン３１ａをマスクに、新たに露出した最上層の絶縁層ＩＬと犠牲層ＳＣとを除去する。このとき、最上層の絶縁層ＩＬと犠牲層ＳＣとが既に除去されていた部分では、それらの下層の絶縁層ＩＬと犠牲層ＳＣとが除去される。
【００３１】
図３（ｃ）に示すように、レジストパターン３１ａをＯ２プラズマ等でスリミングして、レジストパターン３１ｂを形成する。レジストパターン３１ｂの裾部には、積層体ＬＭｓの最上層の絶縁層ＩＬと犠牲層ＳＣとが新たに露出する。
【００３２】
図４（ａ）に示すように、レジストパターン３１ｂをマスクに、新たに露出した最上層の絶縁層ＩＬと犠牲層ＳＣとを除去する。このとき、最上層の絶縁層ＩＬと犠牲層ＳＣとが既に除去されていた部分では、それらの下層の絶縁層ＩＬと犠牲層ＳＣとが除去される。また、最上層の下層の絶縁層ＩＬと犠牲層ＳＣとが既に除去されていた部分では、それらの更に下層の絶縁層ＩＬと犠牲層ＳＣとが除去される。
【００３３】
図４（ｂ）に示すように、レジストパターン３１ｂをＯ２プラズマ等でスリミングして、レジストパターン３１ｃを形成する。レジストパターン３１ｃの裾部には、積層体ＬＭｓの最上層の絶縁層ＩＬと犠牲層ＳＣとが新たに露出する。
【００３４】
図４（ｃ）に示すように、レジストパターン３１ｃをマスクに、新たに露出した最上層の絶縁層ＩＬと犠牲層ＳＣとを除去する。このとき、最上層の絶縁層ＩＬと犠牲層ＳＣとが既に除去されていた部分では、それらの下層の絶縁層ＩＬと犠牲層ＳＣとが除去される。また、最上層の下層の絶縁層ＩＬと犠牲層ＳＣとが既に除去されていた部分では、それらの更に下層の絶縁層ＩＬと犠牲層ＳＣとが除去される。また、最上層の下層の更に下層の絶縁層ＩＬと犠牲層ＳＣとが既に除去されていた部分では、それらの更に下層の絶縁層ＩＬと犠牲層ＳＣとが除去される。
【００３５】
ここまでの処理により、メモリ部ＭＥＭの形成予定位置から最も近い位置には、メモリ部ＭＥＭに向かって昇段していく４段分の階段部ＳＴＲａｓが形成される。また、メモリ部ＭＥＭの形成予定位置から最も遠い位置には、メモリ部ＭＥＭに向かって昇段していく４段分の階段部ＳＴＲｂｓが形成される。また、階段部ＳＴＲａｓ，ＳＴＲｂｓの間には、メモリ部ＭＥＭに向かって降段していく４段分の階段部ＳＴＲｃｓが形成される。また、階段部ＳＴＲａｓ，ＳＴＲｃｓの間には、これらの階段部ＳＴＲａｓ，ＳＴＲｃｓの最下段を接続するランディング部ＬＮＤｓが形成される。階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓは、積層体ＬＭｓにおける積層位置が互いに等しい層から構成され、例えば全て同じ高さ位置に形成される。
【００３６】
このように、積層体ＬＭｓに階段状の構造を形成していく処理では、最上層から数えて所定の積層位置にある１対の絶縁層ＩＬと犠牲層ＳＣとが一括して同じ処理を経ていく。これ以降、最上層の１対の絶縁層ＩＬおよび犠牲層ＳＣを１組目の絶縁層ＩＬおよび犠牲層ＳＣ、それらの下層の１対の絶縁層ＩＬおよび犠牲層ＳＣを２組目の絶縁層ＩＬおよび犠牲層ＳＣなどと呼ぶことがある。
【００３７】
図４（ｃ）の処理の後、レジストパターン３１ｃを剥離する。
【００３８】
図５（ａ）に示すように、積層体ＬＭｓ上に、メモリ部ＭＥＭとなる領域の全面、及び階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓの一部の領域を覆うレジストパターン３２を形成する。
【００３９】
図５（ａ）において、レジストパターン３２は、例えばメモリ部ＭＥＭの幅分、紙面の奥行き方向に延びている。また、レジストパターン３２の端部Ｐ２ａは、図４（ｃ）において最後に形成された階段部ＳＴＲａｓの最上段のステップ部から、テラス部の幅分程度、後退している。また、レジストパターン３２の端部Ｐ２ｂは、図４（ｃ）において最後に形成された階段部ＳＴＲｂｓの最上段のステップ部から、テラス部の幅分程度、後退している。また、レジストパターン３２の端部Ｐ２ｃの位置は、図４（ｃ）において最後に形成された階段部ＳＴＲｃｓの最下段のステップ部の位置と一致している。つまり、レジストパターン３２は、最下段のテラス部までの階段部ＳＴＲｃｓの全体を覆っている。
【００４０】
図５（ｂ）に示すように、レジストパターン３２をマスクに、積層体ＬＭｓの露出部分において、１組の絶縁層ＩＬおよび犠牲層ＳＣを除去する。これにより、階段部ＳＴＲａｓ，ＳＴＲｂｓでは、各段から１組ずつ絶縁層ＩＬおよび犠牲層ＳＣが除去されて１段下の段となり、レジストパターン３２の裾部には新たに最上段が形成され、最上層から５組目の絶縁層ＩＬおよび犠牲層ＳＣが新たに最下段となる。
【００４１】
階段部ＳＴＲｃはレジストパターン３２に覆われているので、階段部ＳＴＲｃの各段は除去されない。ただし、階段部ＳＴＲｃの最下段を覆うレジストパターン３２裾部の絶縁層ＩＬおよび犠牲層ＳＣが１組除去されることにより、階段部ＳＴＲｃの最下段が２組の絶縁層ＩＬおよび犠牲層ＳＣから構成されることとなり、最下段の段差が増す。
【００４２】
図５（ｃ）に示すように、レジストパターン３２をＯ２プラズマ等でスリミングして、レジストパターン３２ａを形成する。このとき、レジストパターン３２ａが階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓのテラス部の幅分程度、後退するようスリミング量を調整する。これにより、階段部ＳＴＲａｓ，ＳＴＲｂｓにおいては、レジストパターン３２ａの裾部に、積層体ＬＭｓの最上層の絶縁層ＩＬと犠牲層ＳＣとが新たに露出する。また、階段部ＳＴＲｃｓにおいては、レジストパターン３２の裾部に、階段部ＳＴＲｃｓの最下段が露出する。
【００４３】
図６（ａ）に示すように、レジストパターン３２ａをマスクに、積層体ＬＭｓの露出部分において、１組の絶縁層ＩＬおよび犠牲層ＳＣを除去する。これにより、階段部ＳＴＲａｓ，ＳＴＲｂｓでは、各段から１組ずつ絶縁層ＩＬおよび犠牲層ＳＣが除去されて１段下の段となり、レジストパターン３２ａの裾部には新たに最上段が形成され、最上層から６組目の絶縁層ＩＬおよび犠牲層ＳＣが新たに最下段となる。
【００４４】
また、階段部ＳＴＲｃでは、露出した最下段を構成する２組の絶縁層ＩＬおよび犠牲層ＳＣのうち、上層の絶縁層ＩＬおよび犠牲層ＳＣの１組が除去される。これにより、階段部ＳＴＲｃの最下段から２段目が、新たに２組の絶縁層ＩＬおよび犠牲層ＳＣから構成されることとなり、段差が増す。また、最上層から５組目および６組目の絶縁層ＩＬおよび犠牲層ＳＣが新たに最下段となる。
【００４５】
図６（ｂ）に示すように、レジストパターン３２ａをＯ２プラズマ等でスリミングして、レジストパターン３２ｂを形成する。これにより、階段部ＳＴＲａｓ，ＳＴＲｂｓにおいては、レジストパターン３２ｂの裾部に、積層体ＬＭｓの最上層の絶縁層ＩＬと犠牲層ＳＣとが新たに露出する。また、階段部ＳＴＲｃｓにおいては、レジストパターン３２の裾部に、階段部ＳＴＲｃｓの最下段から２段目が露出する。
【００４６】
図６（ｃ）に示すように、レジストパターン３２ｂをマスクに、積層体ＬＭｓの露出部分において、１組の絶縁層ＩＬおよび犠牲層ＳＣを除去する。これにより、階段部ＳＴＲａｓ，ＳＴＲｂｓでは、各段から１組ずつ絶縁層ＩＬおよび犠牲層ＳＣが除去されて１段下の段となり、レジストパターン３２ａの裾部には新たに最上段が形成され、最上層から７組目の絶縁層ＩＬおよび犠牲層ＳＣが新たに最下段となる。
【００４７】
また、階段部ＳＴＲｃでは、露出した最下段から２段目を構成する２組の絶縁層ＩＬおよび犠牲層ＳＣのうち、上層の絶縁層ＩＬおよび犠牲層ＳＣの１組が除去される。これにより、階段部ＳＴＲｃの最下段から３段目が、新たに２組の絶縁層ＩＬおよび犠牲層ＳＣから構成されることとなり、段差が増す。また、最上層から４組目および５組目の絶縁層ＩＬおよび犠牲層ＳＣが新たに最下段から２段目となり、最上層から６組目および７組目の絶縁層ＩＬおよび犠牲層ＳＣが新たに最下段となる。
【００４８】
図７（ａ）に示すように、レジストパターン３２ｂをＯ２プラズマ等でスリミングして、レジストパターン３２ｃを形成する。
【００４９】
図７（ｂ）に示すように、レジストパターン３２ｃをマスクに、積層体ＬＭｓの露出部分において、１組の絶縁層ＩＬおよび犠牲層ＳＣを除去する。
【００５０】
ここまでの処理により、階段部ＳＴＲａｓ，ＳＴＲｂｓは、それぞれメモリ部ＭＥＭに向かって昇段していく８段分の階段部となる。また、階段部ＳＴＲｃｓは、各段が２組の絶縁層ＩＬおよび犠牲層ＳＣから構成されることとなり、メモリ部ＭＥＭに向かって降段していく４段分の階段部となる。また、階段部ＳＴＲｃｓは、テラス部の幅が階段部ＳＴＲａｓ，ＳＴＲｂｓと変わらないまま、各段が２組の絶縁層ＩＬおよび犠牲層ＳＣから構成されるため、階段部ＳＴＲａｓ，ＳＴＲｂｓよりも急な勾配を有することとなる。
【００５１】
このように、当初、レジストパターン３１のスリミングにより、等しい段差および等しい勾配を有する階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓを形成した後、レジストパターン３２のスリミングでは、異なる段差および異なる勾配を有する階段部ＳＴＲａｓ，ＳＴＲｂｓと、階段部ＳＴＲｃｓとを形成する。
【００５２】
換言すれば、レジストパターン３２のスリミングにより、階段部ＳＴＲａｓ，ＳＴＲｂｓでは、新たに形成される最下段に対して、新たに形成される最上段の位置をメモリ部ＭＥＭ側へと後退させていきながら、積層体ＬＭｓの下層部分へと階段形状が延伸されていく。このとき、階段部ＳＴＲａｓ，ＳＴＲｂｓの最下段のメモリ部ＭＥＭに対する位置（距離）は変化しないままである。
【００５３】
一方、階段部ＳＴＲｃｓでは、新たに形成される最下段に対して最上段の位置を後退させることなく、積層体ＬＭｓの下層部分へと階段形状が延伸されていく。つまり、階段部ＳＴＲｃｓでは、最下段のメモリ部ＭＥＭに対する位置も、最上段のメモリ部ＭＥＭに対する位置も変化しないまま、階段部ＳＴＲｃｓの深さだけが増していく。これにより、階段部ＳＴＲｃｓが、階段部ＳＴＲａｓ，ＳＴＲｂｓよりも急な勾配を有することとなる。
【００５４】
図７（ｂ）の処理の後、レジストパターン３２ｃを剥離する。
【００５５】
図７（ｃ）に示すように、積層体ＬＭｓ上に、メモリ部ＭＥＭとなる領域の全面、及び階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓの一部の領域を覆うレジストパターン３３を形成する。
【００５６】
図７（ｃ）において、レジストパターン３３は、例えばメモリ部ＭＥＭの幅分、紙面の奥行き方向に延びている。また、レジストパターン３３の端部Ｐ３ａは、図７（ｂ）において最後に形成された階段部ＳＴＲａｓの最上段のステップ部から、テラス部の幅分程度、後退している。また、レジストパターン３３の端部Ｐ３ｂは、図７（ｂ）において最後に形成された階段部ＳＴＲｂｓの最上段のステップ部から、テラス部の幅分程度、後退している。また、レジストパターン３３の端部Ｐ３ｃの位置は、図７（ｂ）において最後に形成された階段部ＳＴＲｃｓの最下段のステップ部の位置と一致している。つまり、レジストパターン３３は、最下段のテラス部までの階段部ＳＴＲｃｓの全体を覆っている。
【００５７】
レジストパターン３３をマスクに、積層体ＬＭｓの露出部分において、１組の絶縁層ＩＬおよび犠牲層ＳＣを除去する。また、レジストパターン３２の場合と同様、レジストパターン３３のスリミングと１組の絶縁層ＩＬおよび犠牲層ＳＣの除去とを３回繰り返す。
【００５８】
図８（ａ）に示すように、上記の処理により、階段部ＳＴＲａｓ，ＳＴＲｂｓは、それぞれメモリ部ＭＥＭに向かって昇段していく１２段分の階段部となる。また、階段部ＳＴＲｃｓは、各段が３組の絶縁層ＩＬおよび犠牲層ＳＣから構成されることとなり、メモリ部ＭＥＭに向かって降段していく４段分の階段部となる。これにより、階段部ＳＴＲｃｓは、階段部ＳＴＲａｓ，ＳＴＲｂｓよりも更に急な勾配を有することとなる。
【００５９】
ここで、各々のレジストパターンを用いて行われる複数回のスリミングを１サイクルとすると、ここまでの処理では、３つのレジストパターン３１〜３３を用いて３サイクルのスリミングが行われたこととなる。
【００６０】
また、等しい段差および等しい勾配を有する階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓを初期状態として、２つのレジストパターン３２，３３を用いてスリミングを２サイクル行うと、階段部ＳＴＲａｓ，ＳＴＲｂｓの１段分に含まれる絶縁層ＩＬおよび犠牲層ＳＣが例えば１組である場合、階段部ＳＴＲｃｓの１段分に含まれる絶縁層ＩＬおよび犠牲層ＳＣは３組となる。すなわち、スリミングを２サイクル行うと、階段部ＳＴＲｃｓの１段分の段差は、階段部ＳＴＲａｓ，ＳＴＲｂｓの１段分の段差の３倍となる。
【００６１】
さらに上記を一般化すれば、等しい段差および等しい勾配を有する階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓを初期状態として、スリミングをＮサイクル行うと、階段部ＳＴＲａｓ，ＳＴＲｂｓの１段分の層数がＭ層に対して、階段部ＳＴＲｃｓの１段分の層数が［（Ｎ＋１）×Ｍ］層となる。
【００６２】
図８（ａ）の処理の後、レジストパターン３３ｃを剥離する。
【００６３】
図８（ｂ）に示すように、積層体ＬＭｓ上に、メモリ部ＭＥＭとなる領域の全面、及び階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓの一部の領域を覆うレジストパターン３４を形成する。
【００６４】
図８（ｂ）において、レジストパターン３４は、例えばメモリ部ＭＥＭの幅分、紙面の奥行き方向に延びている。また、レジストパターン３４は、階段部ＳＴＲａｓの最上段から最下段まで、また、階段部ＳＴＲａｓと対向する階段部ＳＴＲｃｓの最下段から最上段までを覆っている。階段部ＳＴＲｂｓは、階段部ＳＴＲｃｓと最上段を共有しているため、階段部ＳＴＲｂｓにおいては、最上段から２段目の段以降の下段が露出している。
【００６５】
図９に示すように、レジストパターン３４をマスクに、階段部ＳＴＲｂｓの露出した各段から、階段部ＳＴＲａｓを構成する絶縁層ＩＬおよび犠牲層ＳＣと等しい層数、つまり、１２組の絶縁層ＩＬおよび犠牲層ＳＣを除去する。換言すれば、階段部ＳＴＲｂｓの最上段が、ランディング部ＬＮＤｓを構成する絶縁層ＩＬおよび犠牲層ＳＣよりも１組分下層の絶縁層ＩＬおよび犠牲層ＳＣとなるようにする。これにより、階段部ＳＴＲａｓを構成する絶縁層ＩＬおよび犠牲層ＳＣよりも下層の絶縁層ＩＬおよび犠牲層ＳＣから、階段部ＳＴＲｂｓが構成されることとなる。
【００６６】
このように、他の階段部ＳＴＲａよりも階段部ＳＴＲｂｓの積層位置を下げる処理を、これ以降、階段部ＳＴＲｂｓの落とし込みと呼ぶことがある。この落とし込みによって、上述の階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃと略等しい形状を有する階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓが形成される。
【００６７】
図９の処理の後、レジストパターン３４を剥離する。
【００６８】
図１０に示すように、階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓを覆う絶縁層５６を、積層体ＬＭｓの上面の高さまで形成する。また、積層体ＬＭｓを貫通してソース線ＳＬまで到達する複数のメモリホールＭＨを形成する。
【００６９】
図１１に示すように、個々のメモリホールＭＨ内に、メモリホールＭＨの内壁側から順に、ブロック絶縁層５４、電荷蓄積層５３、トンネル絶縁層５２、及びチャネル層５１を形成する。チャネル層５１はメモリホールＭＨの底部にも形成する。また、チャネル層５１内側の空隙をコア層５０により充填する。これにより、ピラーＰＬが形成される。
【００７０】
積層体ＬＭｓを貫通する図示しないスリットを形成する。図１１において、スリットは紙面と平行して伸びる。
【００７１】
図１２に示すように、図示しないスリットを介して、積層体ＬＭｓの犠牲層ＳＣを除去する。これにより、犠牲層ＳＣが除去された絶縁層ＩＬ間に空隙を含む階段部ＳＴＲａｇ，ＳＴＲｂｇ，ＳＴＲｃｇを有する積層体ＬＭｇが形成される。
【００７２】
図１３に示すように、図示しないスリットを介して、絶縁層ＩＬ間の空隙にタングステンまたはモリブデン等の導電材料を充填する。これにより、絶縁層ＩＬ間にワード線ＷＬが積層された階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃを有する積層体ＬＭが形成される。
【００７３】
その後、階段部ＳＴＲａ，ＳＴＲｂの各段、及びランディング部ＬＮＤを構成するワード線ＷＬに接続されるコンタクトＣＣを形成する。
【００７４】
以上により、実施形態の半導体記憶装置１の製造処理が終了する。
【００７５】
（比較例）
次に、図１４を用いて、比較例の半導体記憶装置について説明する。図１４は、比較例にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。ただし、対比のため、図１４右側に実施形態の半導体記憶装置１の製造処理の幾つかの段階を示す。
【００７６】
図１４（ａ）に示すように、比較例の半導体記憶装置の製造処理において、積層体ＬＭ’の階段部が形成される領域に５つのアイランド部を有するレジストパターン３１’を形成する。図１４（ｂ）に示すように、レジストパターン３１’をスリミングしながら、アイランド部の両側に、同じ高さ及び同じ勾配の階段部ＳＴＲａ’〜ＳＴＲｋ’を形成する。図１４（ｃ）に示すように、レジストパターン３２’をマスクに、階段部ＳＴＲａ’，ＳＴＲｂ’、階段部ＳＴＲｅ’，ＳＴＲｆ’、階段部ＳＴＲｉ’，ＳＴＲｊ’に対して、階段部ＳＴＲｃ’，ＳＴＲｄ’、階段部ＳＴＲｇ’，ＳＴＲｈ’、階段部ＳＴＲｋ’を落とし込む。図１４（ｄ）に示すように、レジストパターン３３’をマスクに、階段部ＳＴＲａ’〜ＳＴＲｄ’に対して、階段部ＳＴＲｅ’〜ＳＴＲｋ’を落とし込む。図１４（ｅ）に示すように、レジストパターン３４’をマスクに、階段部ＳＴＲａ’〜ＳＴＲｈ’に対して、階段部ＳＴＲｉ’〜ＳＴＲｋ’を落とし込む。以上のように、レジストパターン３１’を用いたスリミングを１サイクル行い、レジストパターン３２’〜３４’を用いた落とし込みを３回行うことで、比較的簡便に、比較例の階段部ＳＴＲａ’〜ＳＴＲｋ’が形成される。
【００７７】
次に、図１５を用いて、比較例の半導体記憶装置の課題について説明する。図１５は、比較例にかかる半導体記憶装置および実施形態にかかる半導体記憶装置１の無効領域ＩＶを示す模式図である。
【００７８】
図１５（ａ）に示すように、比較例の半導体記憶装置においては、階段部ＳＴＲｂ’，ＳＴＲｄ’，ＳＴＲｆ’，ＳＴＲｈ’，ＳＴＲｊ’及びこれらに接続されるランディング部が、半導体記憶装置の機能に寄与しない無効領域ＩＶである。また、無効領域ＩＶに属する階段部ＳＴＲｂ’，ＳＴＲｄ’，ＳＴＲｆ’，ＳＴＲｈ’，ＳＴＲｊ’の勾配は、ワード線の引き出し部としての機能を有する他の階段部と変わらず緩やかである。したがって、比較例の半導体記憶装置の階段部ＳＴＲａ’〜ＳＴＲｋ’における無効領域ＩＶの占有率は、例えば５０％を超え、階段部のデザインによっては７５％程度となってしまうこともある。
【００７９】
図１５（ｂ）に示すように、実施形態の半導体記憶装置１においては、階段部ＳＴＲｃ及びコンタクトＣＣの接続領域を除くランディング部ＬＮＤが無効領域ＩＶである。また、無効領域ＩＶに属する階段部ＳＴＲｃの勾配は、ワード線ＷＬの引き出し部としての機能を有する他の階段部ＳＴＲａ，ＳＴＲｂよりも大きい。したがって、実施形態の半導体記憶装置１の階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃにおける無効領域ＩＶの占有率を、例えば５０％以下に抑えることができる。また、比較例の階段部ＳＴＲａ’〜ＳＴＲｋ’に対し、実施形態の階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃの全長は５０％以下、階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃのデザインによっては３０％程度である。
【００８０】
以上のように、実施形態の半導体記憶装置１によれば、階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃが占める領域を小さくすることができる。これにより、半導体記憶装置１におけるメモリ部ＭＥＭの占有率を高めることができる。また、半導体記憶装置１を小型化することができる。
【００８１】
実施形態の半導体記憶装置１によれば、階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃの前身である階段部ＳＴＲａｓ，ＳＴＲｂｓ，ＳＴＲｃｓの各段は、レジストパターン３１〜３３を用いて並行して形成される。これにより、製造処理が煩雑になることなく簡便に、階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃを形成することができる。
【００８２】
なお、上述の実施形態においては、階段部ＳＴＲｂの最上段がランディング部ＬＮＤより１段分低いこととしたが、これらが同じ階層にあってもよい。この場合、その階層に属するワード線ＷＬに接続されるコンタクトＣＣは、階段部ＳＴＲｂの最上段またはランディング部ＬＮＤのいずれに配置されてもよい。
【００８３】
また、上述の実施形態においては、階段部ＳＴＲｂを構成する絶縁層ＩＬおよびワード線ＷＬが、階段部ＳＴＲａを構成する絶縁層ＩＬおよびワード線ＷＬと重複しないこととしたが、これらが一部重複してもよい。つまり、階段部ＳＴＲｂの落とし込み量を減らしてもよい。階段部ＳＴＲａ，ＳＴＲｂ間で積層位置が重複した分、無効領域ＩＶが増加することとなるが、階段部ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃのレイアウトに鑑みて、このような構成をとることも可能である。
【００８４】
また、上述の実施形態においては、周辺回路ＰＥＲがメモリ部ＭＥＭと基板１０との間に配置されることとしたが、これに限られない。周辺回路は、例えば、メモリ部外側のメモリ部と同じ高さに配置されてもよい。この場合、メモリ部は基板の直上に配置されてもよい。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
１…半導体記憶装置、１０…基板、３１〜３４…レジストパターン、５０…コア層、５１…チャネル層、５２…トンネル絶縁層、５３…電荷蓄積層、５４…ブロック絶縁層、ＣＣ…コンタクト、ＬＭ…積層体、ＬＮＤ…ランディング部、ＭＣ…メモリセル、ＭＥＭ…メモリ部、ＰＥＲ…周辺回路、ＰＬ…ピラー、ＳＴＲａ，ＳＴＲｂ，ＳＴＲｃ…階段部、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2020145230.tif 000014
【図１３】
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【図１４】
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【図１５】
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