(57)【要約】【課題】リーク電流の増加を抑制しながら、ゲート電極の加工精度へのパターン密度の影響を抑制することができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１００は、半導体基板と、半導体基板の上方に設けられ、第１の方向に延びるゲート電極１０８と、半導体基板の上方にゲート電極１０８から離間して設けられ、第１の方向に延びるダミーゲート電極１０９Ｄと、ゲート電極１０８とダミーゲート電極１０９Ｄとの間で半導体基板の表層部に設けられた第１導電型の第１の半導体領域１０５Ｄと、第１の半導体領域１０５Ｄとダミーゲート電極１０９Ｄとを電気的に接続する導電体１１４Ｄと、を有する。【選択図】図１Ａ
2020145313.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、第１の方向に延びるゲート電極と、
前記半導体基板の上方に前記ゲート電極から離間して設けられ、前記第１の方向に延びるダミーゲート電極と、
前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に設けられた第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記ダミーゲート電極とを電気的に接続する導電体と、
を有することを特徴とする半導体装置。
【請求項２】
前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第１の半導体領域の上方の部分の全体の側方に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第１の半導体領域の上方の部分の全体にわたって一定であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極及び前記ダミーゲート電極を覆う絶縁膜を有し、
前記導電体は、前記絶縁膜に形成されたコンタクトホール内に形成され、前記第１の半導体領域の上面及び前記ダミーゲート電極の上面に連続的に接し、かつ電気的に接続された導電プラグを有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ゲート電極の下方で、前記半導体基板の表層部に設けられたノンドープの第２の半導体領域と、
前記第２の半導体領域の下に設けられた第２導電型の第３の半導体領域と、
を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
半導体基板の上方に、第１の方向に延びるゲート電極と、
前記半導体基板の上方に前記ゲート電極から離間して、前記第１の方向に延びるダミーゲート電極を形成する工程と、
前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に第１導電型の第１の半導体領域を形成する工程と、
前記第１の半導体領域と前記ダミーゲート電極とを電気的に接続する導電体を形成する工程と、
を有し、
前記ゲート電極を形成する工程及び前記ダミーゲート電極を形成する工程は、前記ゲート電極用のパターン及び前記ダミーゲート電極用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び前記フォトレジストの現像を行う工程を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第１の半導体領域の上方の部分の全体の側方に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第１の半導体領域の上方の部分の全体にわたって一定であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極及び前記ダミーゲート電極を覆う絶縁膜を形成する工程を有し、
前記導電体を形成する工程は、
前記絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に前記第１の半導体領域及び前記ダミーゲート電極に電気的に接続される導電プラグを形成する工程と、
を有することを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極の下方で、前記半導体基板の表層部にノンドープの第２の半導体領域を形成する工程と、
前記第２の半導体領域の下に第２導電型の第３の半導体領域を形成する工程と、
を有することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置のトランジスタに含まれるゲート電極のゲート長が設計値からずれることがある。例えば、一定の間隔で配置され、一方向に延びる複数のゲート電極を含む半導体装置では、最も外側に位置するゲート電極とその内側に位置するゲート電極との間でゲート長が相違することがある。また、周囲にゲート電極が存在しない、いわゆる孤立パターンのゲート電極においても、ゲート長が設計値からずれることがある。これらの原因の一つとして、ゲート電極を形成する際の露光に用いる露光マスクのパターン密度の相違が挙げられる。そこで、実際に動作させるトランジスタのゲート電極の側方にダミーゲート電極を設けることとし、露光マスクのパターン密度の均一性を高めることがある。
【０００３】
しかしながら、上記のようにダミーゲート電極が設けられた半導体装置では、リーク電流が増加しやすい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−９８１１７号公報
【特許文献２】特表２０１６−５０８６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示の目的は、リーク電流の増加を抑制しながら、ゲート電極の加工精度へのパターン密度の影響を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本開示の一形態によれば、半導体基板と、前記半導体基板の上方に設けられ、第１の方向に延びるゲート電極と、前記半導体基板の上方に前記ゲート電極から離間して設けられ、前記第１の方向に延びるダミーゲート電極と、前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域と前記ダミーゲート電極とを電気的に接続する導電体と、を有する半導体装置が提供される。
【発明の効果】
【０００７】
本開示によれば、リーク電流の増加を抑制しながら、ゲート電極の加工精度へのパターン密度の影響を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１Ａ】第１の実施形態に係る半導体装置を示す平面図である。
【図１Ｂ】第１の実施形態に係る半導体装置を示す断面図（その１）である。
【図１Ｃ】第１の実施形態に係る半導体装置を示す断面図（その２）である。
【図２Ａ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図２Ｂ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図２Ｃ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図２Ｄ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図２Ｅ】第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図３】第２の実施形態に係る半導体装置を示す平面図である。
【図４】第３の実施形態に係る半導体装置を示す平面図である。
【図５Ａ】第４の実施形態に係る半導体装置を示す平面図である。
【図５Ｂ】第４の実施形態に係る半導体装置を示す断面図（その１）である。
【図５Ｃ】第４の実施形態に係る半導体装置を示す断面図（その２）である。
【図６Ａ】第５の実施形態に係る半導体装置を示す平面図である。
【図６Ｂ】第５の実施形態に係る半導体装置を示す断面図（その１）である。
【図６Ｃ】第５の実施形態に係る半導体装置を示す断面図（その２）である。
【図７Ａ】第５の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図７Ｂ】第５の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図７Ｃ】第５の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図７Ｄ】第５の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図７Ｅ】第５の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図７Ｆ】第５の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図８Ａ】第６の実施形態に係る半導体装置を示す平面図である。
【図８Ｂ】第６の実施形態に係る半導体装置を示す断面図（その１）である。
【図８Ｃ】第６の実施形態に係る半導体装置を示す断面図（その２）である。
【発明を実施するための形態】
【０００９】
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
【００１０】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａは、第１の実施形態に係る半導体装置を示す平面図であり、図１Ｂ及び図１Ｃは、第１の実施形態に係る半導体装置を示す断面図である。図１Ａは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図１Ｂは、図１Ａ中のＩ−Ｉ線に沿った断面図に相当する。図１Ｃは、図１Ａ中のＩＩ−ＩＩ線に沿った断面図に相当する。
【００１１】
図１Ａ、図１Ｂ及び図１Ｃに示すように、第１の実施形態に係る半導体装置１００では、ｐ型の半導体基板１０１の表層部に素子活性領域１６０を画定する素子分離絶縁膜１０２が形成されている。半導体基板１０１は、例えばシリコン（Ｓｉ）基板である。半導体基板１０１にはｐチャネル型のトランジスタが形成される素子活性領域及びｎチャネル型のトランジスタが形成される素子活性領域が存在するが、図１Ａ、図１Ｂ及び図１Ｃには、ｎチャネル型のトランジスタが形成される素子活性領域１６０を示す。例えば、素子活性領域１６０の平面形状は矩形である。以下の説明において、素子活性領域１６０の長辺に平行な方向をＸ方向、短辺に平行な方向をＹ方向、半導体基板１０１の厚さ方向をＺ方向とする。Ｙ方向は第１の方向の一例であり、Ｘ方向は第２の方向である。
【００１２】
素子活性領域１６０を含むようにｐウェル１０３が形成されている。ｐウェル１０３は、例えばｐ型不純物としてボロン（Ｂ）を含有する。なお、例えば半導体基板１０１がｐ型の場合には、ｐウェル１０３を省略して、半導体基板１０１がｐ型の領域としてｐウェル１０３を兼ねることも可能である。その場合には、ｐウェル１０３を半導体基板１０１と適宜読み替えることも可能である。ｐウェル１０３の上方に、Ｙ方向に延びるゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄが形成されている。Ｘ方向において、ゲート電極１０８は、ダミーゲート電極１０９Ｓとダミーゲート電極２０９Ｄとの間に位置する。ゲート電極１０８とｐウェル１０３との間、ダミーゲート電極１０９Ｓとｐウェル１０３との間、及びダミーゲート電極１０９Ｄとｐウェル１０３との間にゲート絶縁膜１０７が形成されている。例えば、ゲート絶縁膜１０７の厚さは１．０ｎｍ〜１０．０ｎｍであり、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄの厚さは５０ｎｍ〜２００ｎｍである。ゲート絶縁膜１０７の材料には、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）等の絶縁物を用いることができる。ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄの材料には、例えば、多結晶シリコン（ポリシリコン）を用いることができる。チタン（Ｔｉ）及びタングステン（Ｗ）等の金属やこれらの窒化物をゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄの材料に用いることもできる。
【００１３】
ゲート電極１０８の両端部は素子分離絶縁膜１０２の上方にあり、ゲート電極１０８は一方の端部に電極パッド１０８Ａを有する。電極パッド１０８Ａは、Ｘ方向において、ゲート電極１０８の平面視で素子活性領域１６０と重なる部分よりも広がっている。ダミーゲート電極１０９Ｄの両端部は素子分離絶縁膜１０２の上方にあり、ダミーゲート電極１０９Ｄは電極パッド１０８Ａと同じ側の端部に電極パッド１０９ＤＡを有する。電極パッド１０９ＤＡは、Ｘ方向において、ダミーゲート電極１０９Ｄの平面視で素子活性領域１６０と重なる部分よりも広がっている。ダミーゲート電極１０９Ｓの両端部は素子分離絶縁膜１０２の上方にある。本実施形態では、電極パッド１０８Ａと電極パッド１０９ＤＡとがＸ方向に並んでおり、Ｙ方向において、電極パッド１０９ＤＡと素子活性領域１６０との間の距離が、電極パッド１０８Ａと素子活性領域１６０との間の距離と等しい。電極パッド１０８Ａは第１の電極パッドの一例であり、電極パッド１０９ＤＡは第２の電極パッドの一例である。
【００１４】
ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９ＤのＸ方向の両側に絶縁膜のスペーサ（サイドウォール）１１０が形成されている。ｐウェル１０３の表層部において、スペーサ１１０の下に第１の深さでｎ型半導体領域１３１が形成され、スペーサ１１０、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄから露出する部分に、第１の深さよりも深い第２の深さでｎ型半導体領域１３２が形成されている。例えば、ｎ型半導体領域１３１は第１の不純物濃度でｎ型不純物としてリン（Ｐ）を含有し、ｎ型半導体領域１３２は第１の不純物濃度よりも高い第２の不純物濃度でｎ型不純物濃度としてリンを含有する。ｎ型半導体領域１３１及び１３２のうち、ゲート電極１０８とダミーゲート電極１０９Ｓとの間に位置するものがｎ型半導体領域１０５Ｓに含まれ、ゲート電極１０８とダミーゲート電極１０９Ｄとの間に位置するものがｎ型半導体領域１０５Ｄに含まれる。ｎ型半導体領域１３１及び１３２のうち、ダミーゲート電極１０９Ｓと素子分離絶縁膜１０２との間に位置するものがｎ型半導体領域１０６Ｓに含まれ、ダミーゲート電極１０９Ｄと素子分離絶縁膜１０２との間に位置するものがｎ型半導体領域１０６Ｄに含まれる。ｎ型半導体領域１０５Ｄは第１の半導体領域の一例である。
【００１５】
ゲート電極１０８の下方、ダミーゲート電極１０９Ｓの下方及びダミーゲート電極１０９Ｄの下方では、ｐウェル１０３の表層部でｎ型半導体領域１３１の間にｐ型半導体領域１０４が形成されている。ｐ型半導体領域１０４は、例えばｐ型不純物としてボロンを含有する。
【００１６】
例えば、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄは、少なくとも、ゲート電極１０８のｐ型半導体領域１０４の上方の部分の全体の側方に設けられている。例えば、Ｘ方向における、ゲート電極１０８とダミーゲート電極１０９Ｓとの間の距離、及びゲート電極１０８とダミーゲート電極１０９Ｄとの間の距離は、ゲート電極１０８のｐ型半導体領域１０４の上方の部分の全体にわたって一定である。ゲート電極１０８とダミーゲート電極１０９Ｓとの間の距離が、ゲート電極１０８とダミーゲート電極１０９Ｄとの間の距離と同一であっても相違していてもよい。
【００１７】
ｎ型半導体領域１３２上にシリサイド層１３３が形成されている。シリサイド層１３３はゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄ上にも形成されている。シリサイド層１３３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）又はチタン（Ｔｉ）のシリサイド層である。
【００１８】
半導体基板１０１上にスペーサ１１０及びシリサイド層１３３を覆うように層間絶縁膜１１１が形成されている。層間絶縁膜１１１に、ｎ型半導体領域１０５Ｓ上のシリサイド層１３３に到達するコンタクトホールと、ｎ型半導体領域１０５Ｄ上のシリサイド層１３３に到達するコンタクトホールとが形成されている。層間絶縁膜１１１に、電極パッド１０８Ａ上のシリサイド層１３３に到達するコンタクトホールと、電極パッド１０９ＤＡ上のシリサイド層１３３に到達するコンタクトホールとが形成されている。ｎ型半導体領域１０５Ｓ上のシリサイド層１３３に到達するコンタクトホール内に導電プラグ１１２Ｓが埋め込まれ、ｎ型半導体領域１０５Ｄ上のシリサイド層１３３に到達するコンタクトホール内に導電プラグ１１２Ｄが埋め込まれている。電極パッド１０８Ａ上のシリサイド層１３３に到達するコンタクトホール内に導電プラグ１１３が埋め込まれ、電極パッド１０９ＤＡ上のシリサイド層１３３に到達するコンタクトホール内に導電プラグ１１３Ｄが埋め込まれている。導電プラグ１１２Ｓ、１１２Ｄ、１１３及び１１３Ｄは、例えばタングステンプラグである。層間絶縁膜１１１上に、導電プラグ１１２Ｓに接続される配線１１４Ｓと、導電プラグ１１３に接続される配線１１５とが形成されている。層間絶縁膜１１１上に、導電プラグ１１２Ｄ及び導電プラグ１１３Ｄに接続される配線１１４Ｄが形成されている。すなわち、配線１１４Ｄを介して、ダミーゲート電極１０９Ｄとｎ型半導体領域１０５Ｄとが電気的に接続されている。配線１１４Ｄは導電体の一例である。
【００１９】
例えば、配線１１５を介してゲート電極１０８に信号が印加される。また、配線１１４Ｄに、ゲート電極１０８を含むトランジスタのドレイン電圧が印加され、配線１１４Ｓに、ゲート電極１０８を含むトランジスタのソース電圧が印加される。例えば、ｎ型半導体領域１０６Ｓ及び１０６Ｄの電位はフローティングとされる。
【００２０】
第１の実施形態に係る半導体装置１００では、上記のように、配線１１４Ｄを介して、ダミーゲート電極１０９Ｄとｎ型半導体領域１０５Ｄとが電気的に接続されている。このため、ダミーゲート電極１０９Ｄの電位がｎ型半導体領域１０５Ｄの電位と等しくなり、ダミーゲート電極１０９Ｄの下方のｐ型半導体領域１０４に反転層が形成される。従って、ダミーゲート電極１０９Ｄの下方におけるｐｎ接合の電界をゲート電極１０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
【００２１】
例えば、ドレイン電圧は０．５Ｖであり、ソース電圧は０Ｖであり、半導体基板１０１を介してｐウェル１０３に−０．５Ｖのバイアス電圧が印加される。この状態で、ゲート電極１０８の電位が０Ｖとなったときの接合リーク電流を抑制することができる。負のバイアス電圧を印加することで、ソースとドレインとの間のサブスレッショルドリーク電流を低減することができる。
【００２２】
次に、第１の実施形態に係る半導体装置１００の製造方法について説明する。図２Ａ〜図２Ｅは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。図２Ａ〜図２Ｅには、図１Ａ中のＩ−Ｉ線に沿った断面図に相当する部分を示す。
【００２３】
先ず、図２Ａに示すように、半導体基板１０１の表層部に、素子活性領域１６０を画定する素子分離絶縁膜１０２を形成する。素子分離絶縁膜１０２は、例えばＳＴＩ（shallow trench isolation）法により形成することができる。次いで、素子活性領域１６０を含むようにｐウェル１０３を形成する。ｐウェル１０３は、例えば、素子活性領域１６０を含むように開口するフォトレジストのマスク（図示せず）を半導体基板１０１上に形成し、このマスクを用いてｐ型不純物をイオン注入することで形成することができる。例えば、エネルギを１００ｋｅＶ〜３００ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ−２〜３．０×１０１４ｃｍ−２として、ｐ型不純物としてボロンをイオン注入する。ｐ型不純物のイオン注入後にマスクを除去する。なお、例えば半導体基板１０１がｐ型の場合であって、所望の濃度を有する場合には、ｐウェル１０３の形成を省略して、半導体基板１０１がｐ型の領域としてｐウェル１０３を兼ねることも可能である。その場合には、ｐウェル１０３を半導体基板１０１と適宜読み替えることも可能である。
【００２４】
その後、同じく図２Ａに示すように、ｐウェル１０３の表層部にｐ型半導体領域１０４を形成する。ｐ型半導体領域１０４は、例えば、ｐウェル１０３を含むように開口するフォトレジストのマスク（図示せず）を半導体基板１０１上に形成し、このマスクを用いてｐ型不純物をイオン注入することで形成することができる。例えば、エネルギを０．３ｋｅＶ〜２０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ−２〜１．０×１０１４ｃｍ−２として、ｐ型不純物としてボロンをイオン注入する。ｐ型不純物のイオン注入後にマスクを除去する。
【００２５】
続いて、図２Ｂに示すように、ゲート絶縁膜１０７、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄを形成する。例えば、半導体基板１０１上に、絶縁膜及びポリシリコン膜を形成し、これらをフォトリソグラフィ及びエッチングにより加工することで、ゲート絶縁膜１０７、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄを形成することができる。フォトリソグラフィでは、ゲート電極１０８用のパターン、ダミーゲート電極１０９Ｓ用のパターン及びダミーゲート電極１０９Ｄ用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。ゲート電極１０８用のパターンは電極パッド１０８Ａ用のパターンを含み、ダミーゲート電極１０９Ｄ用のパターンは電極パッド１０９ＤＡ用のパターンを含む。
【００２６】
次いで、図２Ｃに示すように、素子活性領域１６０内で、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄをマスクとして用いてｎ型不純物をイオン注入することで第１の不純物濃度のｎ型半導体領域１３１を形成する。例えば、エネルギを５ｋｅＶ〜２０ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ−２〜１．０×１０１５ｃｍ−２として、ｎ型不純物としてリンをイオン注入する。
【００２７】
その後、図２Ｄに示すように、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄの両側に絶縁膜のスペーサ１１０を形成する。続いて、素子活性領域１６０内で、スペーサ１１０、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄをマスクとして用いてｎ型不純物をイオン注入することで第１の不純物濃度より高い第２の不純物濃度のｎ型半導体領域１３２をｎ型半導体領域１３１よりも深く形成する。例えば、エネルギを５ｋｅＶ〜３０ｋｅＶ、ドーズ量を１．０×１０１５ｃｍ−２〜３．０×１０１６ｃｍ−２として、ｎ型不純物としてリンをイオン注入する。平面視で、ゲート電極１０８とダミーゲート電極１０９Ｓとの間に位置するｎ型半導体領域１３１及び１３２がｎ型半導体領域１０５Ｓを構成し、ゲート電極１０８とダミーゲート電極１０９Ｄとの間に位置するｎ型半導体領域１３１及び１３２がｎ型半導体領域１０５Ｄを構成する。平面視で、ダミーゲート電極１０９Ｓのゲート電極１０８とは反対側に位置するｎ型半導体領域１３１及び１３２がｎ型半導体領域１０６Ｓを構成し、ダミーゲート電極１０９Ｄのゲート電極１０８とは反対側に位置するｎ型半導体領域１３１及び１３２がｎ型半導体領域１０６Ｄを構成する。
【００２８】
次いで、図２Ｅに示すように、ｎ型半導体領域１３２、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄ上にシリサイド層１３３を形成する。その後、半導体基板１０１上に層間絶縁膜１１１を形成し、その表面を化学機械研磨（chemical mechanical polishing：ＣＭＰ）法等により平坦化する。続いて、層間絶縁膜１１１に、ｎ型半導体領域１０５Ｓ上のシリサイド層１３３に到達するコンタクトホールと、ｎ型半導体領域１０５Ｄ上のシリサイド層１３３に到達するコンタクトホールと、電極パッド１０８Ａ上のシリサイド層１３３に到達するコンタクトホールと、電極パッド１０９ＤＡ上のシリサイド層１３３に到達するコンタクトホールとを形成する。そして、これらコンタクトホール内に導電膜を形成する。この結果、ｎ型半導体領域１０５Ｓ上のシリサイド層１３３に接続される導電プラグ１１２Ｓと、ｎ型半導体領域１０５Ｄ上のシリサイド層１３３に接続される導電プラグ１１２Ｄと、電極パッド１０８Ａ上のシリサイド層１３３に接続される導電プラグ１１３（図１Ａ参照）と、電極パッド１０９ＤＡ上のシリサイド層１３３に接続される導電プラグ１１３Ｄ（図１Ａ及び図１Ｃ参照）とが形成される。次いで、層間絶縁膜１１１上に、導電プラグ１１２Ｓに接続される配線１１４Ｓと、導電プラグ１１３に接続される配線１１５と、導電プラグ１１２Ｄ及び導電プラグ１１３Ｄに接続される配線１１４Ｄとを形成する。
【００２９】
そして、必要に応じて上層の配線等を形成して、半導体装置１００を完成させる。
【００３０】
この製造方法では、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄを形成する際のフォトリソグラフィにて、ゲート電極１０８用のパターン、ダミーゲート電極１０９Ｓ用のパターン及びダミーゲート電極１０９Ｄ用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、実際に動作させるトランジスタのゲート電極１０８をパターン密度が低い領域に形成する場合であっても、ダミーゲート電極１０９Ｓ用のパターン及びダミーゲート電極１０９Ｄ用のパターンによりパターン密度を補い、露光マスクのパターン密度の均一性を高めることができる。従って、ゲート電極１０８の加工精度へのパターン密度の影響を抑制することができる。
【００３１】
（第２の実施形態）
次に、第２の実施形態について説明する。図３は、第２の実施形態に係る半導体装置を示す平面図である。
【００３２】
第２の実施形態に係る半導体装置２００では、図３に示すように、ダミーゲート電極１０９Ｄがゲート電極１０８よりも長く、Ｙ方向において、電極パッド１０９ＤＡが電極パッド１０８Ａよりも素子活性領域１６０から遠く配置されている。他の構成は第１の実施形態と同様である。
【００３３】
第２の実施形態に係る半導体装置２００では、電極パッド１０８Ａと電極パッド１０９ＤＡとの間の距離を、半導体装置１００における距離よりも長くすることができる。従って、Ｘ方向において、ゲート電極１０８とダミーゲート電極１０９Ｄとの間の距離を狭めても、電極パッド１０８Ａと電極パッド１０９ＤＡとの間の絶縁性を確保しやすい。
【００３４】
第２の実施形態に係る半導体装置２００を製造する場合も、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄを形成する際のフォトリソグラフィにて、ゲート電極１０８用のパターン、ダミーゲート電極１０９Ｓ用のパターン及びダミーゲート電極１０９Ｄ用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、第１の実施形態と同様に、ゲート電極１０８の加工精度へのパターン密度の影響を抑制することができる。
【００３５】
（第３の実施形態）
次に、第３の実施形態について説明する。図４は、第３の実施形態に係る半導体装置を示す平面図である。
【００３６】
第３の実施形態に係る半導体装置３００では、図４に示すように、ダミーゲート電極１０９Ｄが、電極パッド１０８Ａとは逆側の端部に電極パッド１０９ＤＡを有する。他の構成は第１の実施形態と同様である。
【００３７】
第３の実施形態に係る半導体装置３００では、電極パッド１０８Ａと電極パッド１０９ＤＡとの間の距離を、半導体装置１００における距離よりも長くすることができる。従って、Ｘ方向において、ゲート電極１０８とダミーゲート電極１０９Ｄとの間の距離を狭めても、電極パッド１０８Ａと電極パッド１０９ＤＡとの間の絶縁性を確保しやすい。
【００３８】
第３の実施形態に係る半導体装置３００を製造する場合も、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極１０９Ｄを形成する際のフォトリソグラフィにて、ゲート電極１０８用のパターン、ダミーゲート電極１０９Ｓ用のパターン及びダミーゲート電極１０９Ｄ用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、第１の実施形態と同様に、ゲート電極１０８の加工精度へのパターン密度の影響を抑制することができる。
【００３９】
（第４の実施形態）
次に、第４の実施形態について説明する。図５Ａは、第４の実施形態に係る半導体装置を示す平面図であり、図５Ｂ及び図５Ｃは、第４の実施形態に係る半導体装置を示す断面図である。図５Ａは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図５Ｂは、図５Ａ中のＩ−Ｉ線に沿った断面図に相当する。図５Ｃは、図５Ａ中のＩＩ−ＩＩ線に沿った断面図に相当する。
【００４０】
図５Ａ、図５Ｂ及び図５Ｃに示すように、第４の実施形態に係る半導体装置４００では、ダミーゲート電極１０９Ｄに代えてダミーゲート電極４０９Ｄが設けられている。ダミーゲート電極１０９Ｓと同様に、ダミーゲート電極４０９Ｄの両端部は素子分離絶縁膜１０２の上方にあるが、電極パッドを有しておらず、Ｘ方向の寸法は均一である。
【００４１】
半導体装置４００では、ｎ型半導体領域１０５Ｄ上のシリサイド層１３３に到達するコンタクトホールが、ダミーゲート電極４０９Ｄ上のシリサイド層１３３にも到達するように形成されている。そして、このコンタクトホール内に導電プラグ４１２Ｄが埋め込まれている。導電プラグ４１２Ｄは、基板に平行な平面視における一方の辺（Ｙ方向）が他方の辺（Ｘ方向）よりも長く、いわゆるシェアードコンタクトの構造を備える。導電プラグ４１２Ｄは、連続して第１の半導体領域であるｎ型半導体領域１０５Ｄの上面のシリサイド層１３３及びダミーゲート電極４０９Ｄの上面のシリサイド層１３３に接するように形成されている。配線１１４Ｄに代えて配線４１４Ｄが設けられている。配線４１４Ｄは導電プラグ４１２Ｄに接続される。すなわち、配線４１４Ｄを介して、ダミーゲート電極４０９Ｄとｎ型半導体領域１０５Ｄとが電気的に接続されている。他の構成は第１の実施形態と同様である。層間絶縁膜１１１は絶縁膜の一例であり、導電プラグ４１２Ｄは導電プラグの一例である。
【００４２】
第４の実施形態に係る半導体装置４００では、ダミーゲート電極４０９Ｄの電位がｎ型半導体領域１０５Ｄの電位と等しくなり、ダミーゲート電極４０９Ｄの下方のｐ型半導体領域１０４に反転層が形成される。従って、ダミーゲート電極４０９Ｄの下方におけるｐｎ接合の電界をゲート電極１０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
【００４３】
更に、ダミーゲート電極４０９Ｄに電極パッドが設けられていないため、Ｘ方向において、ゲート電極１０８とダミーゲート電極４０９Ｄとの間の距離を狭めても、ゲート電極１０８とダミーゲート電極４０９Ｄとの間の絶縁性を確保しやすい。また、ダミーゲート電極４０９Ｄに電極パッドが設けられていないため、第２の実施形態及び第３の実施形態と比較して、面積を縮小することができる。つまり、第４の実施形態によれば、絶縁性を確保しながら、省面積化を図ることができる。
【００４４】
第４の実施形態に係る半導体装置４００を製造する場合、ゲート電極１０８、ダミーゲート電極１０９Ｓ及びダミーゲート電極４０９Ｄを形成する際のフォトリソグラフィにて、ゲート電極１０８用のパターン、ダミーゲート電極１０９Ｓ用のパターン及びダミーゲート電極４０９Ｄ用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、第１の実施形態と同様に、ゲート電極１０８の加工精度へのパターン密度の影響を抑制することができる。
【００４５】
（第５の実施形態）
次に、第５の実施形態について説明する。図６Ａは、第５の実施形態に係る半導体装置を示す平面図であり、図６Ｂ及び図６Ｃは、第５の実施形態に係る半導体装置を示す断面図である。図６Ａは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図６Ｂは、図６Ａ中のＩ−Ｉ線に沿った断面図に相当する。図６Ｃは、図６Ａ中のＩＩ−ＩＩ線に沿った断面図に相当する。
【００４６】
図６Ａ、図６Ｂ及び図６Ｃに示すように、第５の実施形態に係る半導体装置５００では、ｐ型の半導体基板２０１上にシリコン層２２０が形成され、ｐ型の半導体基板２０１及びシリコン層２２０の積層体の表層部に素子活性領域２６０を画定する素子分離絶縁膜２０２が形成されている。半導体基板２０１は、例えばシリコン基板である。シリコン層２２０は、例えば意図的な不純物の導入を行っていないｉ型のノンドープのシリコン層である。シリコン層２２０の厚さは、例えば１０ｎｍ〜４０ｎｍである。半導体基板２０１にはｐチャネル型のトランジスタが形成される素子活性領域及びｎチャネル型のトランジスタが形成される素子活性領域が存在するが、図６Ａ、図６Ｂ及び図６Ｃには、ｎチャネル型のトランジスタが形成される素子活性領域２６０を示す。例えば、素子活性領域２６０の平面形状は矩形である。以下の説明において、素子活性領域２６０の長辺に平行な方向をＸ方向、短辺に平行な方向をＹ方向、半導体基板２０１の厚さ方向をＺ方向とする。Ｙ方向は第１の方向の一例である。
【００４７】
素子活性領域２６０を含むようにｐウェル２０３が形成されている。ｐウェル２０３は、例えばｐ型不純物としてボロンを含有する。なお、例えば半導体基板２０１がｐ型の場合には、ｐウェル２０３を省略して、半導体基板２０１がｐ型の領域としてｐウェル２０３を兼ねることも可能である。その場合には、ｐウェル２０３を半導体基板２０１と適宜読み替えることも可能である。ｐウェル２０３の上方に、Ｙ方向に延びるゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄが形成されている。Ｘ方向において、ゲート電極２０８は、ダミーゲート電極２０９Ｓとダミーゲート電極２０９Ｄとの間に位置する。ゲート電極２０８とシリコン層２２０との間、ダミーゲート電極２０９Ｓとシリコン層２２０との間、及びダミーゲート電極２０９Ｄとシリコン層２２０との間にゲート絶縁膜２０７が形成されている。例えば、ゲート絶縁膜２０７の厚さは１．０ｎｍ〜１０．０ｎｍであり、ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄの厚さは５０ｎｍ〜２００ｎｍである。ゲート絶縁膜２０７の材料には、例えば、酸化シリコン、窒化シリコン、酸化ハフニウム等の絶縁物を用いることができる。ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄの材料には、例えば、多結晶シリコンを用いることができる。チタン及びタングステン等の金属やこれらの窒化物をゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄの材料に用いることもできる。
【００４８】
ゲート電極２０８の両端部は素子分離絶縁膜２０２の上方にあり、ゲート電極２０８は一方の端部に電極パッド２０８Ａを有する。電極パッド２０８Ａは、Ｘ方向において、ゲート電極２０８の平面視で素子活性領域２６０と重なる部分よりも広がっている。ダミーゲート電極２０９Ｄの両端部は素子分離絶縁膜２０２の上方にあり、ダミーゲート電極２０９Ｄは電極パッド２０８Ａと同じ側の端部に電極パッド２０９ＤＡを有する。電極パッド２０９ＤＡは、Ｘ方向において、ダミーゲート電極２０９Ｄの平面視で素子活性領域２６０と重なる部分よりも広がっている。ダミーゲート電極２０９Ｓの両端部は素子分離絶縁膜２０２の上方にある。本実施形態では、電極パッド２０８Ａと電極パッド２０９ＤＡとがＸ方向に並んでおり、Ｙ方向において、電極パッド２０９ＤＡと素子活性領域２６０との間の距離が、電極パッド２０８Ａと素子活性領域２６０との間の距離と等しい。電極パッド２０８Ａは第１の電極パッドの一例であり、電極パッド２０９ＤＡは第２の電極パッドの一例である。
【００４９】
ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９ＤのＸ方向の両側に絶縁膜のスペーサ（サイドウォール）２１０が形成されている。ｐウェル２０３及びシリコン層２２０の積層体の表層部において、スペーサ２１０の下に第１の深さでｎ型半導体領域２３１が形成され、スペーサ２１０、ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄから露出する部分に、第１の深さよりも深い第２の深さでｎ型半導体領域２３２が形成されている。例えば、ｎ型半導体領域２３１は第１の不純物濃度でｎ型不純物としてリンを含有し、ｎ型半導体領域２３２は第１の不純物濃度よりも高い第２の不純物濃度でｎ型不純物濃度としてリンを含有する。ｎ型半導体領域２３１及び２３２のうち、ゲート電極２０８とダミーゲート電極２０９Ｓとの間に位置するものがｎ型半導体領域２０５Ｓに含まれ、ゲート電極２０８とダミーゲート電極２０９Ｄとの間に位置するものがｎ型半導体領域２０５Ｄに含まれる。ｎ型半導体領域２３１及び２３２のうち、ダミーゲート電極２０９Ｓと素子分離絶縁膜２０２との間に位置するものがｎ型半導体領域２０６Ｓに含まれ、ダミーゲート電極２０９Ｄと素子分離絶縁膜２０２との間に位置するものがｎ型半導体領域２０６Ｄに含まれる。ｎ型半導体領域２０５Ｄは第１の半導体領域の一例である。
【００５０】
ゲート電極２０８の下方、ダミーゲート電極１０９Ｓの下方及びダミーゲート電極１０９Ｄの下方では、ｐウェル２０３の表層部でｎ型半導体領域２３１の間にｐ型半導体領域２０４が形成されている。ｐ型半導体領域２０４は、例えばｐ型不純物としてボロンを含有する。ｐ型半導体領域２０４はスクリーン層とよばれることがある。ゲート電極２０８の下方では、ｐ型半導体領域２０４とゲート絶縁膜２０７との間にシリコン層２２０が位置する。ダミーゲート電極２０９Ｓの下方では、ｐウェル２０３とゲート絶縁膜２０７との間にシリコン層２２０が位置する。ダミーゲート電極２０９Ｄの下方では、ｐウェル２０３とゲート絶縁膜２０７との間にシリコン層２２０が位置する。シリコン層２２０は第２の半導体領域の一例であり、ｐ型半導体領域２０４は第３の半導体領域の一例である。
【００５１】
例えば、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄは、少なくとも、ゲート電極２０８のｐ型半導体領域２０４の上方の部分の全体の側方に設けられている。例えば、Ｘ方向における、ゲート電極２０８とダミーゲート電極２０９Ｓとの間の距離、及びゲート電極２０８とダミーゲート電極２０９Ｄとの間の距離は、ゲート電極２０８のｐ型半導体領域２０４の上方の部分の全体にわたって一定である。ゲート電極２０８とダミーゲート電極２０９Ｓとの間の距離が、ゲート電極２０８とダミーゲート電極２０９Ｄとの間の距離と同一であっても相違していてもよい。
【００５２】
ｎ型半導体領域２３２上にシリサイド層２３３が形成されている。シリサイド層２３３はゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄ上にも形成されている。シリサイド層２３３は、例えばコバルト、ニッケル、タングステン又はチタンのシリサイド層である。
【００５３】
半導体基板２０１及びシリコン層２２０上にスペーサ２１０及びシリサイド層２３３を覆うように層間絶縁膜２１１が形成されている。層間絶縁膜２１１に、ｎ型半導体領域２０５Ｓ上のシリサイド層２３３に到達するコンタクトホールと、ｎ型半導体領域２０５Ｄ上のシリサイド層２３３に到達するコンタクトホールとが形成されている。層間絶縁膜２１１に、電極パッド２０８Ａ上のシリサイド層２３３に到達するコンタクトホールと、電極パッド２０９ＤＡ上のシリサイド層２３３に到達するコンタクトホールとが形成されている。ｎ型半導体領域２０５Ｓ上のシリサイド層２３３に到達するコンタクトホール内に導電プラグ２１２Ｓが埋め込まれ、ｎ型半導体領域２０５Ｄ上のシリサイド層２３３に到達するコンタクトホール内に導電プラグ２１２Ｄが埋め込まれている。電極パッド２０８Ａ上のシリサイド層２３３に到達するコンタクトホール内に導電プラグ２１３が埋め込まれ、電極パッド２０９ＤＡ上のシリサイド層２３３に到達するコンタクトホール内に導電プラグ２１３Ｄが埋め込まれている。導電プラグ２１２Ｓ、２１２Ｄ、２１３及び２１３Ｄは、例えばタングステンプラグである。層間絶縁膜２１１上に、導電プラグ２１２Ｓに接続される配線２１４Ｓと、導電プラグ２１３に接続される配線２１５とが形成されている。層間絶縁膜２１１上に、導電プラグ２１２Ｄ及び導電プラグ２１３Ｄに接続される配線２１４Ｄが形成されている。すなわち、配線２１４Ｄを介して、ダミーゲート電極２０９Ｄとｎ型半導体領域２０５Ｄとが電気的に接続されている。配線２１４Ｄは導電体の一例である。
【００５４】
例えば、配線２１５を介してゲート電極２０８に信号が印加される。また、配線２１４Ｄに、ゲート電極２０８を含むトランジスタのドレイン電圧が印加され、配線２１４Ｓに、ゲート電極２０８を含むトランジスタのソース電圧が印加される。例えば、ｎ型半導体領域２０６Ｓ及び２０６Ｄの電位はフローティングとされる。
【００５５】
第５の実施形態に係る半導体装置５００では、上記のように、配線２１４Ｄを介して、ダミーゲート電極２０９Ｄとｎ型半導体領域２０５Ｄとが電気的に接続されている。このため、ダミーゲート電極２０９Ｄの電位がｎ型半導体領域２０５Ｄの電位と等しくなり、ダミーゲート電極２０９Ｄの下方のｐ型半導体領域２０４に反転層が形成される。従って、ダミーゲート電極２０９Ｄの下方におけるｐｎ接合の電界をゲート電極２０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
【００５６】
例えば、ドレイン電圧は０．５Ｖであり、ソース電圧は０Ｖであり、半導体基板２０１を介してｐウェル２０３に−０．５Ｖのバイアス電圧が印加される。この状態で、ゲート電極２０８の電位が０Ｖとなったときの接合リーク電流を抑制することができる。負のバイアス電圧を印加することで、ソースとドレインとの間のサブスレッショルドリーク電流を低減することができる。
【００５７】
また、ゲート電極２０８の下方でゲート絶縁膜２０７の下に、ノンドープで不純物濃度が極めて低いシリコン層２２０が設けられているため、不純物のランダムばらつきによる特性のばらつきを抑制することができる。
【００５８】
次に、第５の実施形態に係る半導体装置５００の製造方法について説明する。図７Ａ〜図７Ｆは、第５の実施形態に係る半導体装置の製造方法を示す断面図である。図７Ａ〜図７Ｆには、図６Ａ中のＩ−Ｉ線に沿った断面図に相当する部分を示す。
【００５９】
先ず、図７Ａに示すように、半導体基板２０１の表層部にｐウェル２０３を形成する。ｐウェル２０３は、例えば、ｐウェル２０３を形成する予定の領域を開口するフォトレジストのマスク（図示せず）を半導体基板２０１上に形成し、このマスクを用いてｐ型不純物をイオン注入することで形成することができる。例えば、エネルギを１００ｋｅＶ〜３００ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ−２〜３．０×１０１４ｃｍ−２として、ｐ型不純物としてボロンをイオン注入する。ｐ型不純物のイオン注入後にマスクを除去する。なお、例えば半導体基板２０１がｐ型の場合であって、所望の濃度を有する場合には、ｐウェル２０３の形成を省略して、半導体基板２０１がｐ型の領域としてｐウェル２０３を兼ねることも可能である。その場合には、ｐウェル２０３を半導体基板２０１と適宜読み替えることも可能である。
【００６０】
次いで、同じく図７Ａに示すように、ｐ型半導体領域２０４を形成する領域を開口するフォトレジストのマスク（図示せず）を半導体基板２０１上に形成し、このマスクを用いてｐ型不純物をイオン注入することでｐウェル２０３の表層部にｐ型半導体領域２０４を形成する。例えば、エネルギを０．３ｋｅＶ〜２０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ−２〜１．０×１０１４ｃｍ−２として、ｐ型不純物としてボロンをイオン注入する。エネルギを３ｋｅＶ〜３０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ−２〜１．０×１０１４ｃｍ−２として、ｐ型不純物としてＢＦ２をイオン注入してもよい。ｐ型不純物のイオン注入後にマスクを除去する。
【００６１】
その後、図７Ｂに示すように、半導体基板２０１上にシリコン層２２０を形成する。シリコン層２２０は、例えばエピタキシャル成長により形成することができる。なお、シリコン層２２０は製造工程を経る過程で、他の不純物領域からの不純物の拡散によって、意図せずに不純物濃度が上がることがあり得る。しかしながら、例えばシリコン層２２０の不純物濃度は、１．０×１０１７ｃｍ−３以下程度になっていればよい。この観点で、シリコン層２２０は意図的な不純物の導入を行っていないｉ型のノンドープのシリコン層である。続いて、半導体基板２０１及びシリコン層２２０の積層体の表層部に、素子活性領域２６０を画定する素子分離絶縁膜２０２を形成する。素子分離絶縁膜２０２は、例えばＳＴＩ法により形成することができる。
【００６２】
続いて、図７Ｃに示すように、ゲート絶縁膜２０７、ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄを形成する。例えば、半導体基板２０１上に、絶縁膜及びポリシリコン膜を形成し、これらをフォトリソグラフィ及びエッチングにより加工することで、ゲート絶縁膜２０７、ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄを形成することができる。フォトリソグラフィでは、ゲート電極２０８用のパターン、ダミーゲート電極２０９Ｓ用のパターン及びダミーゲート電極２０９Ｄ用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。ゲート電極２０８用のパターンは電極パッド２０８Ａ用のパターンを含み、ダミーゲート電極２０９Ｄ用のパターンは電極パッド２０９ＤＡ用のパターンを含む。
【００６３】
次いで、図７Ｄに示すように、素子活性領域２６０内で、ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄをマスクとして用いてｎ型不純物をイオン注入することで第１の不純物濃度のｎ型半導体領域２３１を形成する。例えば、エネルギを５ｋｅＶ〜２０ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ−２〜１．０×１０１５ｃｍ−２として、ｎ型不純物としてリンをイオン注入する。
【００６４】
その後、図７Ｅに示すように、ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄの両側に絶縁膜のスペーサ２１０を形成する。続いて、素子活性領域２６０内で、スペーサ２１０、ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄをマスクとして用いてｎ型不純物をイオン注入することで第１の不純物濃度より高い第２の不純物濃度のｎ型半導体領域２３２をｎ型半導体領域２３１よりも深く形成する。例えば、エネルギを５ｋｅＶ〜３０ｋｅＶ、ドーズ量を１．０×１０１５ｃｍ−２〜３．０×１０１６ｃｍ−２として、ｎ型不純物としてリンをイオン注入する。平面視で、ゲート電極２０８とダミーゲート電極２０９Ｓとの間に位置するｎ型半導体領域２３１及び２３２がｎ型半導体領域２０５Ｓを構成し、ゲート電極２０８とダミーゲート電極２０９Ｄとの間に位置するｎ型半導体領域２３１及び２３２がｎ型半導体領域２０５Ｄを構成する。平面視で、ダミーゲート電極２０９Ｓのゲート電極２０８とは反対側に位置するｎ型半導体領域２３１及び２３２がｎ型半導体領域２０６Ｓを構成し、ダミーゲート電極２０９Ｄのゲート電極２０８とは反対側に位置するｎ型半導体領域２３１及び２３２がｎ型半導体領域２０６Ｄを構成する。
【００６５】
次いで、図７Ｆに示すように、ｎ型半導体領域２３２、ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄ上にシリサイド層２３３を形成する。その後、半導体基板２０１及びシリコン層２２０上に層間絶縁膜２１１を形成し、その表面をＣＭＰ法等により平坦化する。続いて、層間絶縁膜２１１に、ｎ型半導体領域２０５Ｓ上のシリサイド層２３３に到達するコンタクトホールと、ｎ型半導体領域２０５Ｄ上のシリサイド層２３３に到達するコンタクトホールと、電極パッド２０８Ａ上のシリサイド層２３３に到達するコンタクトホールと、電極パッド２０９ＤＡ上のシリサイド層２３３に到達するコンタクトホールとを形成する。そして、これらコンタクトホール内に導電膜を形成する。この結果、ｎ型半導体領域２０５Ｓ上のシリサイド層２３３に接続される導電プラグ２１２Ｓと、ｎ型半導体領域２０５Ｄ上のシリサイド層２３３に接続される導電プラグ２１２Ｄと、電極パッド２０８Ａ上のシリサイド層２３３に接続される導電プラグ２１３（図６Ａ参照）と、電極パッド２０９ＤＡ上のシリサイド層２３３に接続される導電プラグ２１３Ｄ（図６Ａ及び図６Ｃ参照）とが形成される。次いで、層間絶縁膜２１１上に、導電プラグ２１２Ｓに接続される配線２１４Ｓと、導電プラグ２１３に接続される配線２１５と、導電プラグ２１２Ｄ及び導電プラグ２１３Ｄに接続される配線２１４Ｄとを形成する。
【００６６】
そして、必要に応じて上層の配線等を形成して、半導体装置５００を完成させる。
【００６７】
この製造方法では、ゲート電極２０８、ダミーゲート電極２０９Ｓ及びダミーゲート電極２０９Ｄを形成する際のフォトリソグラフィにて、ゲート電極２０８用のパターン、ダミーゲート電極２０９Ｓ用のパターン及びダミーゲート電極２０９Ｄ用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、実際に動作させるトランジスタのゲート電極２０８をパターン密度が低い領域に形成する場合であっても、ダミーゲート電極２０９Ｓ用のパターン及びダミーゲート電極２０９Ｄ用のパターンによりパターン密度を補い、露光マスクのパターン密度の均一性を高めることができる。従って、ゲート電極２０８の加工精度へのパターン密度の影響を抑制することができる。
【００６８】
第５の実施形態のように、シリコン層及びｐ型半導体領域（スクリーン層）を含む構造を、第２の実施形態、第３の実施形態又は第４の実施形態に適用してもよい。
【００６９】
（第６の実施形態）
次に、第６の実施形態について説明する。図８Ａは、第６の実施形態に係る半導体装置を示す平面図であり、図８Ｂ及び図８Ｃは、第６の実施形態に係る半導体装置を示す断面図である。図８Ａは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図８Ｂは、図８Ａ中のＩ−Ｉ線に沿った断面図に相当する。図８Ｃは、図８Ａ中のＩＩ−ＩＩ線に沿った断面図に相当する。
【００７０】
第１の実施形態では、ダミーゲート電極１０９Ｓとダミーゲート電極１０９Ｄの間に１本のゲート電極１０８が設けられている。これに対し、第６の実施形態に係る半導体装置６００では、図８Ａ、図８Ｂ及び図８Ｃに示すように、２本のダミーゲート電極１０９の間に複数本、例えば４本のゲート電極１０８が設けられている。４本のゲート電極１０８の間隔は一定であり、４本のゲート電極１０８の間でゲート長は同一である。ゲート電極１０８とｐウェル１０３との間、及びダミーゲート電極１０９とｐウェル１０３との間にゲート絶縁膜１０７が形成されている。ダミーゲート電極１０９の両端部は素子分離絶縁膜１０２の上方にあり、ダミーゲート電極１０９は電極パッド１０８Ａと同じ側の端部に電極パッド１０９Ａを有する。電極パッド１０９Ａは、Ｘ方向において、ダミーゲート電極１０９の平面視で素子活性領域１６０と重なる部分よりも広がっている。本実施形態では、電極パッド１０８Ａと電極パッド１０９ＡとがＸ方向に並んでおり、Ｙ方向において、電極パッド１０９Ａと素子活性領域１６０との間の距離が、電極パッド１０８Ａと素子活性領域１６０との間の距離と等しい。
【００７１】
ゲート電極１０８及びダミーゲート電極１０９のＸ方向の両側に絶縁膜のスペーサ（サイドウォール）１１０が形成されている。ｐウェル１０３の表層部において、スペーサ１１０の下に第１の深さでｎ型半導体領域１３１が形成され、スペーサ１１０、ゲート電極１０８、ダミーゲート電極１０９から露出する部分に、第１の深さよりも深い第２の深さでｎ型半導体領域１３２が形成されている。ｎ型半導体領域１３１及び１３２のうち、ゲート電極１０８とダミーゲート電極１０９との間に位置するものがｎ型半導体領域１０５に含まれ、ｎ型半導体領域１３１及び１３２のうち、ダミーゲート電極１０９と素子分離絶縁膜１０２との間に位置するものがｎ型半導体領域１０６に含まれる。
【００７２】
ゲート電極１０８の下方及びダミーゲート電極１０９の下方では、ｐウェル１０３の表層部でｎ型半導体領域１３１の間にｐ型半導体領域１０４が形成されている。
【００７３】
例えば、ダミーゲート電極１０９は、少なくとも、ゲート電極１０８のｐ型半導体領域１０４の上方の部分の全体の側方に設けられている。例えば、Ｘ方向における、ゲート電極１０８とダミーゲート電極１０９との間の距離は、ゲート電極１０８のｐ型半導体領域１０４の上方の部分の全体にわたって一定である。ゲート電極１０８と一方のダミーゲート電極１０９との間の距離が、ゲート電極１０８と他方のダミーゲート電極１０９との間の距離と同一であっても相違していてもよい。
【００７４】
ｎ型半導体領域１３２上にシリサイド層１３３が形成されている。シリサイド層１３３はゲート電極１０８、ダミーゲート電極１０９上にも形成されている。
【００７５】
半導体基板１０１上にスペーサ１１０及びシリサイド層１３３を覆うように層間絶縁膜１１１が形成されている。層間絶縁膜１１１に、ｎ型半導体領域１０５上のシリサイド層１３３に到達するコンタクトホールと、電極パッド１０８Ａ上のシリサイド層１３３に到達するコンタクトホールと、電極パッド１０９Ａ上のシリサイド層１３３に到達するコンタクトホールとが形成されている。ｎ型半導体領域１０５上のシリサイド層１３３に到達するコンタクトホール内に導電プラグ１１２が埋め込まれ、電極パッド１０８Ａ上のシリサイド層１３３に到達するコンタクトホール内に導電プラグ１１３が埋め込まれ、電極パッド１０９Ａ上のシリサイド層１３３に到達するコンタクトホール内に導電プラグ１１３Ａが埋め込まれている。導電プラグ１１２、１１３及び１１３Ａは、例えばタングステンプラグである。層間絶縁膜１１１上に、個々に導電プラグ１１３に接続される複数の配線１１５が形成されている。層間絶縁膜１１１上に、Ｘ方向で隣り合う２本のゲート電極１０８の間に位置する導電プラグ１１２に接続される複数の配線１１４が形成されている。層間絶縁膜１１１上に、Ｘ方向で隣り合うゲート電極１０８とダミーゲート電極１０９との間に位置する導電プラグ１１２（１１２Ａ）と当該ダミーゲート電極１０９上の導電プラグ１１３Ａとに接続される２本の配線１１４Ａが形成されている。すなわち、配線１１４Ａを介して、ダミーゲート電極１０９と、Ｘ方向で隣り合うゲート電極１０８とダミーゲート電極１０９との間に位置するｎ型半導体領域１０５（１０５Ａ）とが電気的に接続されている。他の構成は第１の実施形態と同様である。
【００７６】
第６の実施形態に係る半導体装置６００では、上記のように、配線１１４Ａを介して、ダミーゲート電極１０９とｎ型半導体領域１０５Ａとが電気的に接続されている。このため、ダミーゲート電極１０９の電位がｎ型半導体領域１０５Ａの電位と等しくなり、ダミーゲート電極１０９の下方のｐ型半導体領域１０４に反転層が形成される。従って、ダミーゲート電極１０９の下方におけるｐｎ接合の電界をゲート電極１０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
【００７７】
半導体装置６００の製造方法では、ゲート電極１０８及びダミーゲート電極１０９を形成する際のフォトリソグラフィでは、ゲート電極１０８用のパターン及びダミーゲート電極１０９用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。この製造方法によれば４本のゲート電極１０８の間でゲート長に良好な均一性を得ることができる。露光マスクの各ゲート電極１０８の周辺のパターン密度の均一性が高いからである。
【００７８】
２本のダミーゲート電極の間に複数本のゲート電極が設けられる構造を、第２の実施形態、第３の実施形態、第４の実施形態又は第５の実施形態に適用してもよい。
【００７９】
本開示において不純物は特に限定されず、例えば、ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を用いてもよく、ｐ型不純物としてインジウム（Ｉｎ）又はアルミニウム（Ａｌ）を用いてもよい。また、本開示を適用できるトランジスタの導電型は特に限定されず、ｐチャネル型のトランジスタに本開示を適用してもよい。
【００８０】
本開示において、ゲート電極上のシリサイド層は当該ゲート電極の一部とみなすことができ、ダミーゲート電極上のシリサイド層は当該ダミーゲート電極の一部とみなすことができ、不純物領域上のシリサイド層は当該不純物領域の一部とみなすことができる。
【００８１】
以下、本開示の諸態様を付記としてまとめて記載する。
【００８２】
（付記１）
半導体基板と、
前記半導体基板の上方に設けられ、第１の方向に延びるゲート電極と、
前記半導体基板の上方に前記ゲート電極から離間して設けられ、前記第１の方向に延びるダミーゲート電極と、
前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に設けられた第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記ダミーゲート電極とを電気的に接続する導電体と、
を有することを特徴とする半導体装置。
（付記２）
前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第１の半導体領域の上方の部分の全体の側方に設けられていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第１の半導体領域の上方の部分の全体にわたって一定であることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記ゲート電極及び前記ダミーゲート電極を覆う絶縁膜を有し、
前記導電体は、前記絶縁膜に形成されたコンタクトホール内に形成され、前記第１の半導体領域の上面及び前記ダミーゲート電極の上面に連続的に接し、かつ電気的に接続された導電プラグを有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記導電プラグは平面視で前記第１の方向に直交する第２の方向の長さが前記第１の方向の長さよりも長い形状を有することを特徴とする付記４に記載の半導体装置。
（付記６）
前記半導体基板の表層部に設けられ、素子活性領域を画定する素子分離領域を有し、
前記ゲート電極は、前記素子分離領域の上方に位置する第１の電極パッドを有し、
前記ダミーゲート電極は、前記素子分離領域の上方に位置する第２の電極パッドを有し、
前記第１の電極パッドと前記第２の電極パッドとは、前記第１の方向において、前記素子活性領域からみて逆側に位置することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記半導体基板の表層部に設けられ、素子活性領域を画定する素子分離領域を有し、
前記ゲート電極は、前記素子分離領域の上方に位置する第１の電極パッドを有し、
前記ダミーゲート電極は、前記素子分離領域の上方に位置する第２の電極パッドを有し、
前記第１の電極パッドと前記第２の電極パッドとは、前記第１の方向において、前記素子活性領域からみて同じ側に位置することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記８）
前記第１の電極パッドと前記素子活性領域との間の距離と、前記第２の電極パッドと前記素子活性領域との間の距離とが相違していることを特徴とする付記７に記載の半導体装置。
（付記９）
前記ゲート電極の下方で、前記半導体基板の表層部に設けられたノンドープの第２の半導体領域と、
前記第２の半導体領域の下に設けられた第２導電型の第３の半導体領域と、
を有することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
（付記１０）
前記ダミーゲート電極が２本設けられ、
前記ゲート電極は２本の前記ダミーゲート電極の間に設けられていることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）
２本以上の前記ゲート電極が２本の前記ダミーゲート電極の間に設けられていることを特徴とする付記１０に記載の半導体装置。
（付記１２）
半導体基板の上方に、第１の方向に延びるゲート電極と、
前記半導体基板の上方に前記ゲート電極から離間して、前記第１の方向に延びるダミーゲート電極を形成する工程と、
前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に第１導電型の第１の半導体領域を形成する工程と、
前記第１の半導体領域と前記ダミーゲート電極とを電気的に接続する導電体を形成する工程と、
を有し、
前記ゲート電極を形成する工程及び前記ダミーゲート電極を形成する工程は、前記ゲート電極用のパターン及び前記ダミーゲート電極用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び前記フォトレジストの現像を行う工程を有することを特徴とする半導体装置の製造方法。
（付記１３）
前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第１の半導体領域の上方の部分の全体の側方に形成することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）
前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第１の半導体領域の上方の部分の全体にわたって一定であることを特徴とする付記１２又は１３に記載の半導体装置の製造方法。
（付記１５）
前記ゲート電極及び前記ダミーゲート電極を覆う絶縁膜を形成する工程を有し、
前記導電体を形成する工程は、
前記絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に前記第１の半導体領域及び前記ダミーゲート電極に電気的に接続される導電プラグを形成する工程と、
を有することを特徴とする付記１２乃至１４のいずれか１項に記載の半導体装置の製造方法。
（付記１６）
前記ゲート電極の下方で、前記半導体基板の表層部にノンドープの第２の半導体領域を形成する工程と、
前記第２の半導体領域の下に第２導電型の第３の半導体領域を形成する工程と、
を有することを特徴とする付記１２乃至１５のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００８３】
１００、２００、３００、４００、５００、６００：半導体装置
１０１、２０１：半導体基板
１０２、２０２：素子分離絶縁膜
１０３、２０３：ｐウェル
１０４、２０４：ｐ型半導体領域
１０５、１０５Ａ、１０５Ｄ、１０５Ｓ、１０６、１０６Ｄ、１０６Ｓ、２０５Ｄ、２０５Ｓ、２０６Ｄ、２０６Ｓ：ｎ型半導体領域
１０８、２０８：ゲート電極
１０８Ａ、１０９Ａ、１０９ＤＡ、２０９ＤＡ：電極パッド
１０９、１０９Ｄ、１０９Ｓ、２０９Ｄ、２０９Ｓ、４０９Ｄ：ダミーゲート電極
１１２、１１２Ａ、１１２Ｄ、１１２Ｓ、１１３、１１３Ａ、１１３Ｄ、２１２Ｓ、２１２Ｄ、４１２Ｄ：導電プラグ
１１４Ａ、１１４Ｓ、１１４Ｄ、２１４Ｓ、２１４Ｄ、４１４Ｄ：配線
２２０：シリコン層
【図１Ａ】
2020145313.tif 000003
【図１Ｂ】
2020145313.tif 000004
【図１Ｃ】
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【図２Ａ】
2020145313.tif 000006
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
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【図５Ａ】
2020145313.tif 000013
【図５Ｂ】
2020145313.tif 000014
【図５Ｃ】
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【図６Ａ】
2020145313.tif 000016
【図６Ｂ】
2020145313.tif 000017
【図６Ｃ】
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【図７Ａ】
2020145313.tif 000019
【図７Ｂ】
2020145313.tif 000020
【図７Ｃ】
2020145313.tif 000021
【図７Ｄ】
2020145313.tif 000022
【図７Ｅ】
2020145313.tif 000023
【図７Ｆ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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