(57)【要約】【課題】ノイズを低減可能な接合型電界効果トランジスタを提供する。【解決手段】接合型電界効果トランジスタは、第１導電形の第１半導体層と、前記第１半導体層の上層部分に設けられ、アクティブエリアを区画する素子分離絶縁体と、前記アクティブエリア内における前記第１半導体層上に設けられ、第２導電形であり、第１方向の端部が前記素子分離絶縁体から離隔した第２半導体層と、前記第２半導体層上に設けられ、前記第２導電形であり、不純物濃度が前記第２半導体層の不純物濃度よりも高いソース層と、前記第２半導体層上に設けられ、前記ソース層から前記第１方向に対して交差した第２方向に離隔し、前記第２導電形であり、不純物濃度が前記第２半導体層の不純物濃度よりも高いドレイン層と、前記第２半導体層上に設けられ、前記ソース層と前記ドレイン層との間に配置され、前記ソース層及び前記ドレイン層から離隔し、前記第１導電形であるゲート層と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層の上層部分に設けられ、アクティブエリアを区画する素子分離絶縁体と、
前記アクティブエリア内における前記第１半導体層上に設けられ、第２導電形であり、第１方向の端部が前記素子分離絶縁体から離隔した第２半導体層と、
前記第２半導体層上に設けられ、前記第２導電形であり、不純物濃度が前記第２半導体層の不純物濃度よりも高いソース層と、
前記第２半導体層上に設けられ、前記ソース層から前記第１方向に対して交差した第２方向に離隔し、前記第２導電形であり、不純物濃度が前記第２半導体層の不純物濃度よりも高いドレイン層と、
前記第２半導体層上に設けられ、前記ソース層と前記ドレイン層との間に配置され、前記ソース層及び前記ドレイン層から離隔し、前記第１導電形であるゲート層と、
を備えた接合型電界効果トランジスタ。
【請求項２】
前記ゲート層の前記第１方向における端部は前記第１半導体層に接している請求項１記載の接合型電界効果トランジスタ。
【請求項３】
前記ソース層、前記ドレイン層及び前記ゲート層は、前記第１方向に延びる請求項１または２に記載の接合型電界効果トランジスタ。
【請求項４】
前記ソース層、前記ドレイン層及び前記ゲート層の上面には、それぞれ、サリサイド層が形成された請求項１〜３のいずれか１つに記載の接合型電界効果トランジスタ。
【請求項５】
前記第２半導体層上であって、前記ソース層と前記ゲート層との間に配置され、前記第１導電形であり、不純物濃度が前記ゲート層の不純物濃度よりも低い第３半導体層と、
前記第２半導体層上であって、前記ドレイン層と前記ゲート層との間に配置され、前記第１導電形であり、不純物濃度が前記ゲート層の不純物濃度よりも低い第４半導体層と、
をさらに備えた請求項１〜４のいずれか１つに記載の接合型電界効果トランジスタ。
【請求項６】
前記第３半導体層の下面は前記ゲート層の下面よりも上方に位置し、
前記第４半導体層の下面は前記ゲート層の下面よりも上方に位置する請求項５記載の接合型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、接合型電界効果トランジスタに関する。
【背景技術】
【０００２】
従来より、接合型電界効果トランジスタ（ＪＦＥＴ）が開発されている。ＪＦＥＴは、例えば、センサーの出力電圧を定電流に変換する素子として使用される。センサーの高感度化に伴い、ＪＦＥＴのノイズを低減することが要望されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−０６８７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、ノイズを低減可能な接合型電界効果トランジスタを提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る接合型電界効果トランジスタは、第１導電形の第１半導体層と、前記第１半導体層の上層部分に設けられ、アクティブエリアを区画する素子分離絶縁体と、前記アクティブエリア内における前記第１半導体層上に設けられ、第２導電形であり、第１方向の端部が前記素子分離絶縁体から離隔した第２半導体層と、前記第２半導体層上に設けられ、前記第２導電形であり、不純物濃度が前記第２半導体層の不純物濃度よりも高いソース層と、前記第２半導体層上に設けられ、前記ソース層から前記第１方向に対して交差した第２方向に離隔し、前記第２導電形であり、不純物濃度が前記第２半導体層の不純物濃度よりも高いドレイン層と、前記第２半導体層上に設けられ、前記ソース層と前記ドレイン層との間に配置され、前記ソース層及び前記ドレイン層から離隔し、前記第１導電形であるゲート層と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る接合型電界効果トランジスタを示す平面図である。
【図２】（ａ）は図１のＡ−Ａ’線による断面図であり、（ｂ）は図１のＢ−Ｂ’線による断面図である。
【図３】図１のＣ−Ｃ’線による断面図である。
【図４】第１の実施形態に係る接合型電界効果トランジスタを示す断面図である。
【発明を実施するための形態】
【０００７】
＜第１の実施形態＞
以下、第１の実施形態について説明する。
図１は、本実施形態に係る接合型電界効果トランジスタを示す平面図である。
図２（ａ）は図１のＡ−Ａ’線による断面図であり、（ｂ）は図１のＢ−Ｂ’線による断面図である。
図３は、図１のＣ−Ｃ’線による断面図である。
【０００８】
図１〜図３に示すように、本実施形態に係る接合型電界効果トランジスタ（ＪＦＥＴ）１においては、導電形がｐ形の半導体基板１０が設けられている。半導体基板１０は、例えばシリコンにより形成されている。後述する各層についても、同様である。
【０００９】
半導体基板１０上には、導電形がｎ形のｎウェル１１が設けられている。以下、本明細書においては、半導体基板１０からｎウェル１１に向かう方向を「上」といい、その逆方向を「下」という。「上」及び「下」を総称して「垂直方向Ｖ」ともいう。「上方から見て」とは、ｎウェル１１から半導体基板１０に向かう方向の視線による観察を意味する。ｎウェル１１の上層部分には、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁体）１２が設けられている。ＳＴＩ１２は、例えばシリコン酸化物等の絶縁材料からなる。ＳＴＩ１２は、ｎウェル１１の上層部分の一部を囲んでいる。ｎウェル１１の上層部分のうち、ＳＴＩ１２によって囲まれた部分をアクティブエリア１３という。アクティブエリア１３はＳＴＩ１２によって周囲から区画されている。上方から見て、アクティブエリア１３の形状は矩形である。
【００１０】
アクティブエリア１３内におけるｎウェル１１上には、導電形がｐ−形のチャネル層１４が設けられている。チャネル層１４の下面は、ＳＴＩ１２の下面よりも上方に位置する。チャネル層１４のゲート長方向Ｌにおける両端部はＳＴＩ１２に接している。チャネル層１４のゲート幅方向Ｗにおける両端部はＳＴＩ１２から離隔している。チャネル層１４のゲート幅方向Ｗにおける両端部とＳＴＩ１２との間には、ｎウェル１１の一部が介在している。
【００１１】
チャネル層１４上には、導電形がｐ＋形のソース層１５が設けられている。ソース層１５は、例えば、アクティブエリア１３におけるゲート長方向Ｌの一方の端部に配置されており、ＳＴＩ１２に接している。また、ソース層１５はゲート幅方向Ｗに延びている。例えば、上方から見て、ソース層１５のゲート幅方向Ｗにおける両端部は、チャネル層１４からはみ出し、チャネル層１４の外部に位置している。このため、ソース層１５の両端部の下面は、ｎウェル１１に接している。また、ソース層１５のゲート幅方向Ｗにおける両端部は、ＳＴＩ１２に接している。
【００１２】
チャネル層１４上には、導電形がｐ＋形のドレイン層１６が設けられている。ドレイン層１６は、例えば、アクティブエリア１３におけるゲート長方向Ｌの他方の端部に配置されており、ＳＴＩ１２に接し、ソース層１５から離隔している。また、ドレイン層１６はゲート幅方向Ｗに延びている。例えば、上方から見て、ドレイン層１６のゲート幅方向Ｗのおける両端部は、チャネル層１４からはみ出し、チャネル層１４の外部に位置している。このため、ドレイン層１６の両端部の下面は、ｎウェル１１に接している。また、ドレイン層１６のゲート幅方向Ｗのおける両端部は、ＳＴＩ１２に接している。
【００１３】
ソース層１５の不純物濃度及びドレイン層１６の不純物濃度は、チャネル層１４の不純物濃度よりも高い。なお、本明細書における「不純物濃度」とは、半導体の伝導性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合には、これらの相殺分を除いた実効的な不純物の濃度をいう。
【００１４】
チャネル層１４上には、導電形がｎ＋形のゲート層１７が設けられている。ゲート層１７の不純物濃度は、ｎウェル１１の不純物濃度よりも高い。ゲート層１７は、ゲート幅方向Ｗに延び、ソース層１５とドレイン層１６との間に配置されており、ソース層１５及びドレイン層１６から離隔している。上方から見て、ゲート層１７のゲート幅方向Ｗ両側の端部１７ａは、チャネル層１４からはみ出し、チャネル層１４の外部に位置している。このため、ゲート層１７の端部１７ａの下面は、ｎウェル１１に接している。端部１７ａはＳＴＩ１２にも接している。
【００１５】
ソース層１５の上面の例えば全体には、サリサイド層２１が設けられている。ドレイン層１６の上面の例えば全体には、サリサイド層２２が設けられている。ゲート層１７の上面の例えば全体には、サリサイド層２３が設けられている。アクティブエリア１３におけるソース層１５とゲート層１７との間に位置する部分上には、サリサイドブロック２５が設けられている。アクティブエリア１３におけるドレイン層１６とゲート層１７との間に位置する部分上には、サリサイドブロック２６が設けられている。サリサイドブロック２５及び２６は絶縁膜であり、例えば、シリコン酸化物からなる。
【００１６】
ＳＴＩ１２、サリサイド層２１〜２３、サリサイドブロック２５及び２６上には、層間絶縁膜３０が設けられている。層間絶縁膜３０は、例えば、シリコン酸化物等の絶縁材料からなる。層間絶縁膜３０内には、ソースコンタクト３１、ドレインコンタクト３２及びゲートコンタクト３３が設けられている。
【００１７】
ソースコンタクト３１はサリサイド層２１に接しており、サリサイド層２１を介してソース層１５に接続されている。ドレインコンタクト３２はサリサイド層２２に接しており、サリサイド層２２を介してドレイン層１６に接続されている。ゲートコンタクト３３はサリサイド層２３に接しており、サリサイド層２３を介してゲート層１７に接続されている。ゲート層１７のゲート幅方向Ｗの両端部１７ａは、ｎウェル１１に接続されている。このようにして、ｐチャネル形の接合型電界効果トランジスタ（ＪＦＥＴ）１が構成されている。なお、図を見やすくするために、図１においては、層間絶縁膜３０は図示を省略している。
【００１８】
次に、本実施形態に係るＪＦＥＴ１の動作について説明する。
ＪＦＥＴ１においては、ソースコンタクト３１及びサリサイド層２１を介して、ソース層１５にソース電位が印加される。また、ドレインコンタクト３２及びサリサイド層２２を介して、ドレイン層１６にドレイン電位が印加される。更に、ゲートコンタクト３３及びサリサイド層２３を介して、ゲート層１７にゲート電位が印加される。ゲート電位は、ゲート層１７の端部１７ａを介して、ｎウェル１１にも印加される。
【００１９】
そして、ゲート電位がソース電位と同電位であると、チャネル層１４内に空乏層は形成されない。このため、ソース層１５からドレイン層１６に向かって、ソース・ドレイン電流５１が流れる。なお、図１及び図２（ｂ）においては、ソース・ドレイン電流５１の一部を破線の矢印で示している。一方、ゲート電位がソース電位よりも高くなると、チャネル層１４内に空乏層が形成され、ソース・ドレイン電流５１が減少する。そして、空乏層がチャネル層１４の下面まで到達すると、ソース・ドレイン電流５１が遮断される。このようにして、ゲート電位を制御することより、ソース・ドレイン電流５１の大きさを制御することができる。
【００２０】
次に、本実施形態の効果について説明する。
ＪＦＥＴ１においては、チャネル層１４のゲート幅方向Ｗの両端部がＳＴＩ１２から離隔しているため、ＳＴＩ１２の近傍においては、ソース・ドレイン電流５１が流れない。これにより、ソース・ドレイン電流５１のノイズを低減することができる。
【００２１】
また、ＪＦＥＴ１においては、チャネル層１４のゲート幅方向Ｗの両端部がＳＴＩ１２から離隔しており、ゲート層１７の端部１７ａがｎウェル１１に接していることにより、ゲートコンタクト３３からゲート層１７を介してｎウェル１１にゲート電位を印加することができる。これにより、ｎウェル１１にゲート電位を印加するための構成をアクティブエリア１３の外側に設ける必要がなく、ＪＦＥＴ１の小型化を図ることができる。
【００２２】
これに対して、仮に、チャネル層１４のゲート幅方向Ｗの両端部がＳＴＩ１２に接していると、ソース・ドレイン電流５１はＳＴＩ１２の近傍も流れる。ＳＴＩ１２とチャネル層１４との界面近傍には、ＳＴＩ１２の側面の凹凸、ＳＴＩ１２の存在に起因したチャネル層１４の結晶欠陥、及び、固定電荷等が多数存在するため、この領域を流れることにより、ソース・ドレイン電流５１にフリッカーノイズが発生してしまう。
【００２３】
また、チャネル層１４がアクティブエリア１３のゲート幅方向Ｗの全長にわたって設けられていると、ｎウェル１１に電位を印加するための構成を、アクティブエリア１３の外部に設ける必要がある。例えば、アクティブエリア１３を区画する枠状のＳＴＩ１２の外側に、ＳＴＩ１２及びチャネル層１４が設けられていない領域を設け、この領域に専用のコンタクトを接続する必要がある。これより、ＪＦＥＴが大型化してしまう。
【００２４】
＜第２の実施形態＞
次に、第２の実施形態について説明する。
図４は、本実施形態に係る接合型電界効果トランジスタを示す断面図である。
図４が示す断面は、第１の実施形態における図２（ｂ）が示す断面に相当する。
【００２５】
図４に示すように、本実施形態に係る接合型電界効果トランジスタ（ＪＦＥＴ）２は、前述の第１の実施形態に係るＪＦＥＴ１の構成に加えて、導電形がｎ−形のｎ−形層４１（第３半導体層）及びｎ−形層４２（第４半導体層）が設けられている。ｎ−形層４１及びｎ−形層４２の不純物濃度は、ゲート層１７の不純物濃度よりも低い。
【００２６】
ｎ−形層４１は、ゲート長方向Ｌにおいては、ソース層１５とゲート層１７との間、及び、サリサイド層２１とサリサイド層２３との間に配置されており、垂直方向Ｖにおいては、チャネル層１４とサリサイドブロック２５との間に配置されている。ｎ−形層４１の上面はサリサイドブロック２５の下面に接し、下面はチャネル層１４の上面に接し、ソース層１５側の側面はソース層１５及びサリサイド層２１に接し、ゲート層１７側の側面はゲート層１７及びサリサイド層２３に接している。また、ｎ−形層４１のゲート幅方向Ｗ両側の側面はＳＴＩ１２に接していることが好ましい。ｎ−形層４１の下面４１ａは、例えば、ゲート層１７の下面１７ｂよりも上方に位置する。なお、ｎ−形層４１の下面４１ａはゲート層１７の下面１７ｂよりも下方に位置してもよいが、チャネル層１４の下面１４ａよりは上方に位置する必要がある。
【００２７】
ｎ−形層４２は、ゲート長方向Ｌにおいては、ドレイン層１６とゲート層１７との間、及び、サリサイド層２２とサリサイド層２３との間に配置されており、垂直方向Ｖにおいては、チャネル層１４とサリサイドブロック２６との間に配置されている。ｎ−形層４２の上面はサリサイドブロック２６の下面に接し、下面はチャネル層１４の上面に接し、ドレイン層１６側の側面はドレイン層１６及びサリサイド層２２に接し、ゲート層１７側の側面はゲート層１７及びサリサイド層２３に接している。また、ｎ−形層４２のゲート幅方向Ｗ両側の側面はＳＴＩ１２に接していることが好ましい。ｎ−形層４２の下面４２ａは、例えば、ゲート層１７の下面１７ｂよりも上方に位置する。なお、ｎ−形層４２の下面４２ａはゲート層１７の下面１７ｂよりも下方に位置してもよいが、チャネル層１４の下面１４ａよりは上方に位置する必要がある。
【００２８】
次に、本実施形態の効果について説明する。
図４に示すように、本実施形態に係るＪＦＥＴ２においては、ソース・ドレイン電流５２がｎ−形層４１及びｎ−形層４２を迂回して流れる。このため、ソース・ドレイン電流５２は、サリサイドブロック２５及び２６の近傍を流れることがない。これにより、サリサイドブロック２５及び２６の下面の凹凸、チャネル層１４におけるサリサイドブロック２５及び２６近傍の結晶欠陥、及び、固定電荷等に起因して、ソース・ドレイン電流５２にフリッカーノイズが発生することを抑制できる。この結果、本実施形態によれば、ソース・ドレイン電流５２のノイズをより一層低減することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００２９】
なお、前述の第１及び第２の実施形態においては、チャネル層１４のゲート幅方向Ｗの両端部がＳＴＩ１２から離隔している例を示したが、チャネル層１４のゲート幅方向Ｗにおける一方の端部のみがＳＴＩ１２から離隔していて、他方の端部はＳＴＩ１２に接していてもよい。
【００３０】
また、前述の第１及び第２の実施形態においては、ｐチャネル形の接合型電界効果トランジスタを例に挙げて説明したが、接合型電界効果トランジスタはｎチャネル形であってもよい。この場合は、上述のｎウェル１１の替わりにｐウェルが設けられるが、このｐウェルとシリコン基板１０との間に、ｐウェルをシリコン基板１０から電気的に分離するｎ形のディープウェルが設けられていてもよい。
【００３１】
以上説明した実施形態によれば、ノイズを低減可能な接合型電界効果トランジスタを実現することができる。
【００３２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００３３】
１、２：接合型電界効果トランジスタ（ＪＦＥＴ）
１０：半導体基板
１１：ｎウェル（第１半導体層）
１２：ＳＴＩ（素子分離絶縁体）
１３：アクティブエリア
１４：チャネル層（第２半導体層）
１４ａ：下面
１５：ソース層
１６：ドレイン層
１７：ゲート層
１７ａ：端部
１７ｂ：下面
２１、２２、２３：サリサイド層
２５、２６：サリサイドブロック
３０：層間絶縁膜
３１：ソースコンタクト
３２：ドレインコンタクト
３３：ゲートコンタクト
４１：ｎ−形層（第３半導体層）
４１ａ：下面
４２：ｎ−形層（第４半導体層）
４２ａ：下面
５１、５２：ソース・ドレイン電流
Ｌ：ゲート長方向
Ｖ：垂直方向
Ｗ：ゲート幅方向
【図１】
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【図２】
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【図３】
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【図４】
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