(57)【要約】【課題】  本発明の実施形態が解決しようとする課題は、半導体スイッチング素子において、ノイズの抑制および損失の低減を両立できる電子回路、方法、およびプログラムを提供することである。【解決手段】  上記課題を解決するために、実施形態の電子回路は、は、少なくとも１つの第１ｎ型トランジスタおよび少なくとも１つの第１ｐ型トランジスタを有し、この半導体スイッチング素子の制御端子に電流を供給する電流供給回路と、この半導体スイッチング素子の第１端子における電圧関連値を取得する検知回路と、少なくともこの電圧関連値に基づいて、この第１ｎ型トランジスタおよびこの第１ｐ型トランジスタのうち、一方の型を非駆動にし、もう一方の型のうち、少なくとも１つのトランジスタを駆動させる制御回路を備える。この第１ｎ型トランジスタは基準電位およびこの制御端子に接続され、この第１ｐ型トランジスタは電源電位およびこの制御端子に接続される。【選択図】  図１
2020145560.tif 000002
【特許請求の範囲】
【請求項１】
半導体スイッチング素子の駆動および非駆動を切り替える電子回路であって、
少なくとも１つの第１ｎ型トランジスタおよび少なくとも１つの第１ｐ型トランジスタを有し、前記半導体スイッチング素子の制御端子に電流を供給する電流供給回路と、
前記半導体スイッチング素子の前記制御端子とは異なる第１端子における電圧に関連する値を取得する検知回路と、
少なくとも前記電圧に関連する値に基づいて、前記第１ｎ型トランジスタおよび前記第１ｐ型トランジスタのうち、一方の型のトランジスタを非駆動にし、もう一方の型のうち、少なくとも１つのトランジスタを駆動させる制御回路と、
を備え、
前記第１ｎ型トランジスタは基準電位および前記制御端子に電気的に接続され、
前記第１ｐ型トランジスタは電源電位および前記制御端子に電気的に接続される、
電子回路。
【請求項２】
前記制御回路は、少なくとも前記電圧に関連する値に基づいて、前記第１ｎ型トランジスタを非駆動とし、前記第１ｐ型トランジスタのうち、少なくとも１つのトランジスタを駆動させて前記半導体スイッチング素子を駆動から非駆動に切り替える、
請求項１に記載の電子回路。
【請求項３】
前記電圧に関連する値とは、前記第１端子における電圧の時間微分値であり、
前記時間微分値および前記半導体スイッチング素子の駆動から非駆動への切り替えにおける前記第１端子の目標となる電圧の時間に対する微分値を示す目標微分値から、前記第１ｐ型トランジスタのうち、駆動させるトランジスタを決定する、
請求項２に記載の電子回路。
【請求項４】
前記制御回路は、少なくとも前記電圧に関連する値に基づいて、前記第１ｐ型トランジスタを非駆動とし、前記第１ｎ型トランジスタのうち、少なくとも１つのトランジスタを駆動させ前記半導体スイッチング素子を非駆動から駆動に切り替える、
請求項１乃至３のいずれか１つに記載の電子回路。
【請求項５】
前記電圧に関連する値とは、前記第１端子における電圧の時間微分値であり、
前記時間微分値および前記半導体スイッチング素子の駆動から非駆動への切り替えにおける前記第１端子の目標となる電圧の時間に対する微分値を示す目標微分値から、前記第１ｎ型トランジスタのうち、駆動させるトランジスタを決定する、
請求項４に記載の電子回路。
【請求項６】
前記電流供給回路は、並列に電気的に接続される第１キャパシタおよび少なくとも１つの第２ｐ型トランジスタを有し、
前記第２ｐ型トランジスタは、さらに前記制御端子と電気的に接続され、
前記制御回路は、少なくとも前記電圧に関連する値に基づいて、前記第１ｎ型トランジスタを非駆動とし、前記第２ｐ型トランジスタを駆動させて前記半導体スイッチング素子を駆動から非駆動に切り替える、
請求項１乃至３のいずれか１つに記載の電子回路。
【請求項７】
前記第１キャパシタに保持される電荷は、前記半導体スイッチング素子における、前記第制御端子および前記第１端子間の第１静電容量、前記第１端子および基準電位に接続される第２端子間の第２静電容量の２つの静電容量のうち、少なくとも１つの静電容量および前記半導体スイッチング素子のしきい値電圧から決定される、
請求項６に記載の電子回路。
【請求項８】
前記電流供給回路は第１抵抗または第３ｐ型トランジスタを有し、
前記第１抵抗または第３ｐ型トランジスタは、前記電源電圧および前記第１キャパシタと電気的に接続され、
前記第１キャパシタは前記第１抵抗または前記第３ｐ型トランジスタを介して電荷が充電される、
請求項６または７に記載の電子回路。
【請求項９】
前記第１キャパシタは、前記第１端子における電圧が遷移していない間に電荷が充電される、
請求項８に記載の電子回路。
【請求項１０】
前記電流供給回路は、前記基準電位に接続される第２キャパシタおよび前記第２キャパシタおよび前記制御端子に接続される少なくとも１つの第２ｎ型トランジスタを有し、
前記制御回路は、少なくとも前記電圧に関連する値に基づいて、前記第１ｐ型トランジスタを非駆動とし、前記第２ｎ型トランジスタを駆動させて前記半導体スイッチング素子を駆動から非駆動に切り替える、
請求項１乃至９のいずれか１つに記載の電子回路。
【請求項１１】
前記第１キャパシタに保持される電荷は、前記半導体スイッチング素子における、前記第制御端子および前記第１端子間の第１静電容量、前記第１端子および基準電位に接続される第２端子間の第２静電容量の２つの静電容量のうち、少なくとも１つの静電容量および前記半導体スイッチング素子のしきい値電圧から決定される、
請求項１０に記載の電子回路。
【請求項１２】
前記電流供給回路は第２抵抗または第３ｎ型トランジスタを有し、
前記第２抵抗または第３ｎ型トランジスタは、前記基準電圧に接続され、前記第２キャパシタと並列に、前記第２ｎ型トランジスタと直列に電気的に接続され、
前記第２キャパシタは前記第２抵抗または前記第３ｎ型トランジスタを介して電荷が充電される、
請求項１０または１１に記載の電子回路。
【請求項１３】
前記第１キャパシタは、前記第１端子における電圧が遷移していない間に電荷が充電される、
請求項１２に記載の電子回路。
【請求項１４】
前記半導体スイッチング素子の切り替えにおいて、駆動させるトランジスタに関する第１情報を保持する記憶部をさらに有し、
前記制御回路は、前記第１情報に基づいてトランジスタを駆動させる、
請求項１乃至１３のいずれか１つに記載の電子回路。
【請求項１５】
前記半導体スイッチング素子の温度を計測して前記制御回路に出力する温度センサをさらに有し、
前記第１情報は前記温度によって駆動させるトランジスタが定められている情報であり、
前記制御回路は、前記温度および前記第１情報に基づいてトランジスタを駆動させる、
請求項１４に記載の電子回路。
【請求項１６】
少なくとも１つの第１ｎ型トランジスタおよび少なくとも１つの第１ｐ型トランジスタから、半導体スイッチング素子の制御端子に電流を供給し、
前記半導体スイッチング素子の前記制御端子とは異なる第１端子における電圧に関連する値を取得し、
少なくとも前記電圧に関連する値に基づいて、前記第１ｎ型トランジスタおよび前記第１ｐ型トランジスタのうち、一方の型のトランジスタを非駆動にし、もう一方の型のうち、少なくとも１つのトランジスタを駆動する、
方法。
【請求項１７】
少なくとも１つの第１ｎ型トランジスタおよび少なくとも１つの第１ｐ型トランジスタから、半導体スイッチング素子の制御端子に電流を供給させ、
前記半導体スイッチング素子の前記制御端子とは異なる第１端子における電圧に関連する値を取得させ、
少なくとも前記電圧に関連する値に基づいて、前記第１ｎ型トランジスタおよび前記第１ｐ型トランジスタのうち、一方の型のトランジスタを非駆動にさせ、もう一方の型のうち、少なくとも１つのトランジスタを駆動させる、
プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子回路、方法およびプログラムに関する。
【背景技術】
【０００２】
半導体スイッチング素子において、伝導ノイズ、放射ノイズの抑制（ＥＭＩ対策、ＥＭＩ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）およびスイッチング損失の低減を両立できる電子回路が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９１８４７４４号明細書
【非特許文献】
【０００４】
【非特許文献１】Ｍ．  Ｂｌａｎｋ，  ｅｔ  ａｌ．，  “Ｄｉｇｉｔａｌ  Ｓｌｅｗ  Ｒａｔｅ  ａｎｄ  Ｓ−Ｓｈａｐｅ  Ｃｏｎｔｒｏｌ  ｆｏｒ  Ｓｍａｒｔ  Ｐｏｗｅｒ  Ｓｗｉｔｃｈｅｓ  ｔｏ  Ｒｅｄｕｃｅ  ＥＭＩ  Ｇｅｎｅｒａｔｉｏｎ”  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｐｏｗｅｒ  Ｅｌｅｃｔｏｒｏｎｉｃｓ  ｖｏｌ．３０，  ｎｏ．９  ２０１５年，  ｐｐ．５１７０−５１８０
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態が解決しようとする課題は、半導体スイッチング素子において、ノイズの抑制および損失の低減を両立できる電子回路、方法、およびプログラムを提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、実施形態の電子回路は、半導体スイッチング素子の駆動および非駆動を切り替える電子回路であって、電流供給回路と、検知回路と、制御回路を備える。この電流供給回路は、少なくとも１つの第１ｎ型トランジスタおよび少なくとも１つの第１ｐ型トランジスタを有し、この半導体スイッチング素子の制御端子に電流を供給する。この検知回路は、この半導体スイッチング素子のこの制御端子とは異なる第１端子における電圧に関連する値を取得する。この制御回路は、少なくともこの電圧に関連する値に基づいて、この第１ｎ型トランジスタおよびこの第１ｐ型トランジスタのうち、一方の型のトランジスタを非駆動にし、もう一方の型のうち、少なくとも１つのトランジスタを駆動させる。この第１ｎ型トランジスタは基準電位およびこの制御端子に電気的に接続され、この第１ｐ型トランジスタは電源電位およびこの制御端子に電気的に接続される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態における電子回路１００の構成を含む駆動システム図。
【図２】半導体スイッチング素子１のスイッチングを時系列的に表す図。
【図３】半導体スイッチング素子１の１回目の立ち上げおよび立ち下げを説明する図。
【図４】半導体スイッチング素子１のスイッチングにおける制御回路１０１の動作のフローチャート。
【図５】半導体スイッチング素子１の２回目の立ち上げおよび立ち下げを説明する図。
【図６】半導体スイッチング素子１の４回目の立ち上げおよび立ち下げを説明する図。
【図７】半導体スイッチング素子１の５回目の立ち上げおよび立ち下げを説明する図。
【図８】微分値Ｄｉが目標微分値Ｄｔを下回った場合の半導体スイッチング素子１の立ち上げおよび立ち下げを説明する図。
【図９】第１の実施形態に適用可能な電子回路１５０の構成を含む駆動システム図。
【図１０】第１の実施形態に適用可能な電子回路１６０の構成を含む駆動システム図。
【図１１】第２の実施形態における電子回路２００の構成を含む駆動システム図。
【図１２】半導体スイッチング素子１の物理的な構造によって発生する抵抗および静電容量を説明する図。
【図１３】第２の実施形態に適用可能な電子回路２５０の構成を含む駆動システム図。
【図１４】第２の実施形態に適用可能な電子回路２６０の構成を含む駆動システム図。
【図１５】第３の実施形態における電子回路３００の構成を含む駆動システム図。
【図１６】第３の実施形態に適用可能な電子回路３５０の構成を含む駆動システム図。
【図１７】第３の実施形態に適用可能な電子回路３６０の構成を含む駆動システム図。
【図１８】第３の実施形態に適用可能な電子回路３７０の構成を含む駆動システム図。
【発明を実施するための形態】
【０００８】
以下、発明を実施するための実施形態について説明する。
【０００９】
（第１の実施形態）
図１に、本実施形態における駆動システムを示す。この駆動システムは、半導体スイッチング素子１および半導体スイッチング素子１を駆動する電子回路１００を備えている。
【００１０】
半導体スイッチング素子１は、電子回路１００から供給される電流により、駆動状態（オン状態）と非駆動状態（オフ状態）が切り替わる（以降、スイッチングを行うとも称する）半導体素子である。半導体スイッチング素子１は、駆動状態では電流を流し、非駆動状態では電流を流さない。本実施形態では、この半導体スイッチング素子１は高耐圧パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｉｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以降ＭＯＳＦＥＴはＭＯＳトランジスタと称する）とする。なお、高耐圧パワーＭＯＳトランジスタは例示であり、他の種類の素子でもよい。例えば、この半導体スイッチング素子１は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、サイリスタなどでもよいし、ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）などの化合物半導体を用いた素子でもよい。また、半導体スイッチング素子１は、今後開発される半導体を用いた素子を含む。
【００１１】
半導体スイッチング素子１は、スイッチングを行うことで、半導体スイッチング素子１に接続されている負荷を駆動させる（図示せず）。この負荷は電流を流すことで駆動する電子機器であり、例えばエアコンや冷蔵庫、電車、ロボットなどに搭載されるモータ、サーバ電源用のＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）回路などである。スイッチング素子１が駆動状態のときに、この負荷に電流が供給される。
【００１２】
また、半導体スイッチング素子１のゲート端子は電子回路１００と接続され、半導体スイッチング素子１のソース端子は基準電位に接続されている。ここで、半導体スイッチング素子１のゲート端子は制御端子とも称される。半導体スイッチング素子１が例えばバイポーラトランジスタであれば、この制御端子はベース端子に相当する。基準電位の説明は後述する。
【００１３】
電子回路１００は、半導体スイッチング素子１に対して供給する電流を制御することができる。電子回路１００は、制御回路１０１、検知回路１０２、レベルシフタ１０３および１０４、記憶部１０５、および少なくとも１つのｐ型トランジスタＭｐｘ（ｘは０以上の整数）、少なくとも１つのｎ型トランジスタＭｎｘを有する電流供給回路１１０を備える。
【００１４】
検知回路１０２は、半導体スイッチング素子１の電圧や電圧の微分値を検知し、制御回路１０１に送る。例えば半導体スイッチング素子１のドレイン端子およびソース端子間の電圧Ｖｄｓ（以降、電圧Ｖｄｓと称する）や、電圧Ｖｄｓの時間微分値の絶対値｜ｄＶｄｓ／ｄｔ｜である。本実施形態では、検知回路１０２はこの｜ｄＶｄｓ／ｄｔ｜を検知し、制御回路１０１に送る。この電圧Ｖｄｓや｜ｄＶｄｓ／ｄｔ｜などを含んで電圧に関連する値とも称することとする。
【００１５】
以降、説明のために、｜ｄＶｄｓ／ｄｔ｜を微分値Ｄｉと称する。ｉは１以上の整数であり、例えば半導体スイッチング素子１の１回目のスイッチングにおける電圧Ｖｄｓの絶対値はＤ１、２回目のスイッチングにおける電圧Ｖｄｓの絶対値はＤ２などのように表される。
【００１６】
この微分値Ｄｉは、制御回路１０１において、電流供給回路１１０が半導体スイッチング素子１のゲート端子に対して供給する電流を制御するために使われる。
【００１７】
この検知回路１０２は、制御回路１０１および半導体スイッチング素子１のドレイン端子と接続されている。
【００１８】
また、この検知回路１０２は、電圧以外にも半導体スイッチング素子１の状態を検知するようにしてもよい。例えば、半導体スイッチング素子１が駆動しているか否か、ドレイン端子およびソース端子間の電流や電流の微分値などを検知するようにしてもよい。
【００１９】
記憶部１０５は情報を保持する電子装置である。本実施形態では、例えば制御回路１０１によって決定される、電流供給回路１１０が半導体スイッチング素子１のゲート端子に対して供給する電流を制御するための情報を保持する。
【００２０】
記憶部１０５はメモリ等であり、例えば、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ、レジスタなどである。
【００２１】
制御回路１０１は、半導体スイッチング素子１のゲート端子に電流を供給する電流供給回路１１０の電流供給量を制御する。制御回路は、電流供給回路１１０の制御を通じて、半導体スイッチング素子１のスイッチングを制御する。
【００２２】
制御回路１０１は、半導体スイッチング素子１の駆動に関する指令と、微分値Ｄｉに基づいて電流供給回路１１０を制御する。この半導体スイッチング素子１の駆動に関する指令は、図示しないプロセッサなどの処理装置から制御回路１０１に送られる。微分値Ｄｉは、検知回路１０２から制御回路１０１に送られる。
【００２３】
制御回路１０１は、電流供給回路１１０が有するトランジスタＭｐｘおよびＭｎｘのうち、半導体スイッチング素子１のゲート端子に電流を供給する（以降、駆動させるとも称する）トランジスタを決定する。制御回路１０１は、決定したトランジスタに対してそれぞれ電圧を出力し、駆動させることで、電流供給回路１１０の電流供給量を制御する。
【００２４】
また、制御回路１０１は、半導体スイッチング素子１のドレイン端子およびソース端子間の電圧における、目標微分値Ｄｔを決定する。この目標微分値Ｄｔは、半導体スイッチング素子１のスイッチングにおいて、伝導ノイズ、放射ノイズの抑制（ＥＭＩ対策、ＥＭＩ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）およびスイッチング損失の低減を両立できる値である。目標微分値Ｄｔは、記憶部１０５に保持されていてもよい。
【００２５】
また、制御回路１０１は、半導体スイッチング素子１のスイッチングにおいて、微分値Ｄｉおよび目標微分値Ｄｔから、次のスイッチングにおける電流供給回路１１０の電流供給量を決定する。すなわち、制御回路１０１は、トランジスタＭｐｘ、Ｍｎｘのうち、駆動させるトランジスタを決定する。時間帯によって駆動させるトランジスタを調整するようにしてもよい。決定されたこのトランジスタに関する情報は記憶部１０５に保持され、半導体スイッチング素子１の次のスイッチングにて使われる。
【００２６】
なお、本実施形態では制御回路１０１に微分値Ｄｉが入力されるが、制御回路１０１がこの微分値Ｄｉを算出するようにしてもよい。この場合では検知回路１０２が電圧Ｖｄｓを検知し、制御回路１０１が電圧Ｖｄｓに応じて微分値Ｄｉを算出する。
【００２７】
レベルシフタ１０３および１０４は、制御回路１０１から電流供給回路１１０に対して送られた電圧を調整する装置である。このレベルシフタによって調整された電圧は、接続点Ｄｐ０〜Ｄｐ５、およびＤｎ０〜Ｄｎ５を通じて電流供給回路１１０に届けられる。図１にはレベルシフタ１０３および１０４の２つのレベルシフタが表されているが、制御回路１０１の動作電圧やバッファＢｐｘおよびＢｎｘによって、これらのレベルシフタの数を変えるようにしてもよい。
【００２８】
電流供給回路１１０は、半導体スイッチング素子１のゲート端子に対して電流を供給する。電流供給回路１１０は少なくとも１つのｐ型トランジスタＭｐｘおよび少なくとも１つのｎ型トランジスタＭｎｘを備える。これらのトランジスタが駆動することで電流を供給し、駆動させるトランジスタの種類（ｐ型またはｎ型）および数によって、半導体スイッチング素子１のゲート端子に供給する電流の量を調整することができる。
【００２９】
本実施形態では、ＭｐｘはＰＭＯＳトランジスタ、ＭｎｘはＮＭＯＳトランジスタとして説明するが、他のトランジスタ、例えばバイポーラトランジスタでもよい。
【００３０】
図１ではｘ＝５として、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタはともに６個ずつ備えられた電流供給回路１１０が表されている（一部省略）。また、図１では、それぞれのトランジスタを区別するために、ＰＭＯＳトランジスタをＭｐ０〜Ｍｐ５、ＮＭＯＳトランジスタをＭｎ０〜Ｍｎ５と表している。
【００３１】
さらに電源供給回路１１０は、それぞれのＰＭＯＳトランジスタＭｐｘ、ＮＭＯＳトランジスタＭｎｘに対応して、バッファＢｐｘ（ｘは０以上の整数）およびＢｎｘを備えている。これらのバッファは、入力された電圧を調整して出力する。また、これらのバッファは、ｐ型トランジスタおよびｎ型トランジスタによって構成される。
【００３２】
制御回路１０１から送られた電圧は、レベルシフタ１０３および１０４、接続点Ｄｐ０〜Ｄｐ５およびＤｎ０〜Ｄｎ５を通じて、それぞれ対応するバッファに入力される。これらのバッファから対応するトランジスタに対して電圧が入力され、トランジスタは駆動し、半導体スイッチング素子１のゲート端子に対して電流を供給する。
【００３３】
駆動するトランジスタから半導体スイッチング素子１のゲート端子に電流が供給されることにより、ゲート端子の電圧はＶｇ、ゲート端子の電流はＩｇとなる。
【００３４】
それぞれのＰＭＯＳトランジスタＭｐｘのソース端子は電源電位ＶＤＤに接続され、それぞれのＮＭＯＳトランジスタのソース端子は基準電位に接続される。この電源電位ＶＤＤは外部電源から電子回路１００に供給された電源の電位であるが、図示しない電子回路１００内の機器、例えばＤＣ／ＤＣコンバータやＬＤＯなどを通じて調整された電位を含む。また、基準電位は電源電位ＶＤＤより低く定められた電位であればよく、グランドの０Ｖに限られない。
【００３５】
また、ＰＭＯＳトランジスタＭｎｘのドレイン端子およびＮＭＯＳトランジスタＭｎｘのドレイン端子は、半導体スイッチング素子１のゲート端子においてそれぞれ接続されている。例えば、ＰＭＯＳトランジスタＭｐ０のドレイン端子およびＮＭＯＳトランジスタＭｎｘのドレイン端子は、半導体スイッチング素子１のゲート端子において互いに接続されている。
【００３６】
また、バッファＢｐｘおよびＢｎｘは、対応するＰＭＯＳトランジスタＭｐｘおよびＮＭＯＳトランジスタＭｎｘのゲート端子にそれぞれ接続されている。図１では、１２個のバッファが備えられた電流供給回路１１０が表されている（一部省略）。例えば、ＰＭＯＳトランジスタＭｐ０のゲート端子にはバッファＢｐ０が接続され、ＮＭＯＳトランジスタＭｎ０のゲート端子にはバッファＢｎ０が接続される。
【００３７】
また、バッファＢｐｘはバッファ用の電位ＶＢｐおよび半導体スイッチング素子１のゲート端子と接続され、バッファＢｎｘはバッファ用の電位ＶＢｎおよび基準電位と接続されている。
【００３８】
以上に説明した電子回路１００は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）などの集積回路で実装される。１チップ上にまとめて実装されてもよいし、一部の回路が別のチップ上に実装されてもよい。また、制御回路１０１、検知回路１０２の機能は、プロセッサなどの処理部で実現するようにしてもよい。
【００３９】
また、図１は電子回路１００を説明するための一例である。ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの数はそれぞれ任意に取りうる。ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの数がそれぞれで異なっていてもよい。バッファの数についても任意に取りうる。バッファは電流供給回路１１０だけでなく電子回路１００に備えられるようにしてもよい。
【００４０】
次に、電子回路１００の動作を、図２から図７を用いて説明する。
【００４１】
まず、制御回路１０１は図示しない処理装置から半導体スイッチング素子１のスイッチングの指令を受け取る。例えば、図２はスイッチングの指令の一例を表す図である。図２では、制御回路１０１は時間帯ｔ１、ｔ３、ｔ５、ｔ７、ｔ９でスイッチング素子１を駆動させ、時間帯ｔ２、ｔ４、ｔ６、ｔ８、ｔ１０でスイッチング素子１を非駆動にさせることが表されている。これらの時間帯ｔ１からｔ１０は、半導体スイッチング素子１の駆動及び非駆動が実際に切り替わる時刻を含む前後の時間帯を表し、図２では白抜きの円で表されている。
【００４２】
このスイッチングの指令は、逐次制御回路１０１に送られるようにしてもよい。
【００４３】
検知回路１０２は、逐次スイッチング素子１の微分値Ｄｉを検知しており、制御回路１０１に対して送っている。
【００４４】
制御回路１０１は、これらのスイッチング素子１のスイッチングにおいて、微分値Ｄｉが目標微分値Ｄｔに漸近するように、電流供給回路１１０の電流供給量を制御する。具体的には、制御回路１０１は、トランジスタＭｐｘおよびＭｎｘのうち、駆動させるトランジスタに対して電圧を入力する。
【００４５】
また、制御回路１０１は、半導体スイッチング素子１の現在のスイッチングにおいて駆動するトランジスタおよび微分値Ｄｉ、目標微分値Ｄｔから、次のスイッチングにおいて駆動させるトランジスタおよび駆動させる時間帯を決定する。
【００４６】
例えば、時間帯ｔ１の１回目の半導体スイッチング素子１を駆動させる処理（以降、立ち上げとも称する）において駆動するトランジスタおよび微分値Ｄ１、目標微分値Ｄｔから、半導体スイッチング素子１の２回目の立ち上げが行われる時間帯ｔ３に駆動させるトランジスタおよび駆動させる時間帯を決定する。
【００４７】
同様に、時間帯ｔ２の１回目の半導体スイッチング素子１を非駆動にさせる処理（以降、立ち下げとも称する）において、駆動するトランジスタおよび微分値Ｄ１、目標微分値Ｄｔから、半導体スイッチング素子１の２回目の立ち下げが行われる時間帯ｔ４に駆動させるトランジスタおよび駆動させる時間帯を決定する。
【００４８】
すなわち、制御回路１０１は、半導体スイッチング素子１のスイッチングにおいて駆動するトランジスタ、微分値Ｄｉおよび目標微分値Ｄｔをフィードバックし、次のスイッチングにおける条件を決定する。この条件は、トランジスタＭｐｘおよびＭｎｘのうち、駆動させるトランジスタおよび駆動させる時間帯などである。
【００４９】
以下、図３から図７を用いて、制御回路１０１の動作を具体的に説明する。制御回路１０１の動作を説明するにあたり、本実施形態におけるＰＭＯＳトランジスタＭｐ０〜Ｍｐ５、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５の駆動力について説明する。駆動力とは、それぞれのトランジスタが駆動した場合における半導体スイッチング素子１のゲート端子への電流供給量を表す。本実施形態では、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５は対応する駆動力Ｗｐ０〜Ｗｐ５を有し、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５は対応する駆動力Ｗｎ０〜Ｗｎ５を有することとする。これらの駆動力はトランジスタによって任意でよい。
【００５０】
図３は、制御回路１０１が時間帯ｔ１に半導体スイッチング素子１の１回目の立ち上げを行い、時間帯ｔ２に半導体スイッチング素子１の１回目の立ち下げを行う際の、パラメータを説明する図である。駆動力Ｗｐｓとは、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５のうち、駆動するトランジスタの駆動力の合計を表す。駆動力Ｗｎｓとは、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５のうち、駆動するトランジスタの駆動力の合計を表す。図３は、半導体スイッチング素子１の立ち上げおよび立ち下げにおける駆動力Ｗｐｓ、Ｗｎｓ、電圧Ｖｄｓおよび微分値｜ｄＶｄｓ／ｄｔ｜＝Ｄｉを表している。本実施形態では、電圧Ｖｄｓは直接制御回路１０１が取得しないが、微分値Ｄｉの説明のために表している。
【００５１】
なお、ＰＭＯＳトランジスタの駆動力Ｗｐｓ、ＮＭＯＳトランジスタの駆動力Ｗｎｓは駆動させているトランジスタから制御回路１０１が任意の時間で算出している。また、微分値Ｄｉは検知回路１０２が取得し、制御回路１０１に送られている。
【００５２】
また、半導体スイッチング素子１の立ち上げが行われる時間帯ｔ１以前では、１つ以上のＮＭＯＳトランジスタが駆動しているものとする。例えば、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５のすべてが駆動しているものとする。
【００５３】
ＮＭＯＳトランジスタの駆動については、制御回路１０１がＮＭＯＳトランジスタＭｎ０〜Ｍｎ５に対して電圧を出力する。これらの電圧はレベルシフタ１０３を通じて調整される。調整された電圧は接続点Ｄｎ０〜Ｄｎ５およびバッファＢｎ０〜Ｂｎ５を通じて、それぞれのＮＭＯＳトランジスタＭｎ０〜Ｍｎ５に入力される。これにより、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５は駆動し、半導体スイッチング素子１のゲート端子に電流を供給する。これにより、半導体スイッチング素子１は非駆動が保たれている。
【００５４】
時間帯ｔ１の半導体スイッチング素子１の立ち上げにおける制御回路１０１の動作を、図３および図４を用いて説明する。
【００５５】
まず、制御回路１０１は駆動しているトランジスタを非駆動にさせる（ステップＳ１０１）。すなわち、時刻ｔ１ａにおいて制御回路１０１はＮＭＯＳトランジスタＭｎ０〜Ｍｎ５に対する電圧の入力を停止する。
【００５６】
次に、制御回路１０１は事前に決定されたトランジスタを駆動させる（ステップＳ１０２）。時間帯ｔ１における半導体スイッチング素子１の立ち上げが初の立ち上げとなるので、初期に設定されているトランジスタを駆動させる。
【００５７】
半導体スイッチング素子１の立ち上げでは、制御回路１０１は、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５のうち、少なくとも１つを駆動させる。例えば、制御回路１０１は時刻ｔ１ｂにおいてＰＭＯＳトランジスタＭｐ０〜Ｍｐ５のすべてを駆動させ、ＮＭＯＳトランジスタＭｎｘは駆動させない。
【００５８】
具体的には、制御回路１０１はＰＭＯＳトランジスタＭｐ０〜Ｍｐ５に対して電圧を出力する。これらの電圧はレベルシフタ１０３および１０４を通じて調整される。調整された電圧は接続点Ｄｐ０〜Ｄｐ５およびバッファＢｐ０〜Ｂｐ５を通じて、それぞれのＰＭＯＳトランジスタＭｐ０〜Ｍｐ５に入力される。これにより、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５は駆動し、半導体スイッチング素子１のゲート端子に電流を供給する。
【００５９】
図３では駆動させたＰＭＯＳトランジスタの駆動力をＷｐｓ１と表している。すなわち、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５の駆動力Ｗｐ０〜Ｗｐ５の合計がＷｐｓ１である。
【００６０】
電流供給回路１１０のトランジスタが駆動することにより、電圧Ｖｄｓが変化する。したがって、微分値ＤｉがＤ１として制御回路１０１により算出される。
【００６１】
制御回路１０１は、この微分値Ｄｉと目標微分値Ｄｔを比較し、次の半導体スイッチング素子のスイッチングにおいて、駆動させるトランジスタを決定し、記憶部１０５に保持させる（ステップＳ１０３）。
【００６２】
図３では、Ｄ１は目標微分値Ｄｔより大きい。制御回路１０１は、時間帯ｔ３の半導体スイッチング素子１の２回目の立ち上げにおいて、一部の時間帯でＰＭＯＳトランジスタの駆動力ＷｐｓをＷｐｓ１より小さくする。具体的には、制御回路１０１は半導体スイッチング素子１の２回目の立ち上げにおいて、この一部の時間帯でＰＭＯＳトランジスタＭｐ０〜Ｍｐ４を駆動させることを決定し、記憶部１０５に保持させる。この一部の時間帯の例は後述する半導体スイッチング素子１の２回目の立ち上げにて挙げる。
【００６３】
以上のようにして、制御回路１０１は半導体スイッチング素子１を立ち上げる。また、制御回路１０１は、次の半導体スイッチング素子１の立ち上げにおいて駆動させるトランジスタおよび駆動させる時間帯を決定し、記憶部１０５に保持させる。以降、半導体スイッチング素子１の１回目の立ち下げ、２回目以降の立ち上げおよび立ち下げにおける制御回路１０１の動作は、ステップＳ１０１からステップＳ１０３と同様である。
【００６４】
半導体スイッチング素子１の立ち下げにおいても、制御回路１０１の動作は立ち上げと同様である。図３を用いて、時間帯ｔ２における半導体スイッチング素子１の１回目の立ち下げを説明する。
【００６５】
制御回路１０１は時刻ｔ２ａにおいて、駆動しているＰＭＯＳトランジスタを非駆動にさせる。具体的には、制御回路１０１はＰＭＯＳトランジスタＭｐ０〜Ｍｐ５に対して出力していた電圧を停止する。
【００６６】
次に、制御回路１０１は、ＮＭＯＳトランジスタＭｎｘのうち、少なくとも１つを駆動させる。例えば、制御回路１０１はＰＭＯＳトランジスタＭｐ０〜Ｍｐ５を非駆動にするとともに、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５のすべてを駆動させたとする。図３では駆動させたＮＭＯＳトランジスタの駆動力をＷｎｓ１と表している。
【００６７】
電圧ＶｄｓはＮＭＯＳトランジスタを駆動させることで、Ｖｄｓ１まで上昇する。
【００６８】
次に制御回路１０１は、この微分値Ｄｉと目標微分値Ｄｔを比較し、次の半導体スイッチング素子のスイッチングにおいて、駆動させるトランジスタを決定し、記憶部１０５に保持させる。
【００６９】
図３では、電圧ＶｄｓがＶｄｓ１まで上昇する時における微分値ＤｉはＤ１と表されている。Ｄ１は目標微分値Ｄｔより大きい。制御回路１０１は、時間帯ｔ４の半導体スイッチング素子１の２回目の立ち下げでは、一部の時間帯でＮＭＯＳトランジスタの駆動力ＷｎｓをＷｎｓ１より小さくする。具体的には、制御回路１０１は、駆動させるＮＭＯＳトランジスタを決定し、記憶部１０５に保持させる。例えば、制御回路１０１は、この一部の時間帯でＮＭＯＳトランジスタＭｎ０〜Ｍｎ４を駆動させることを決定し、記憶部１０５に保持させる。この一部の時間帯の例は後述する半導体スイッチング素子１の２回目の立ち下げにて挙げる。
【００７０】
以上のようにして、制御回路１０１は半導体スイッチング素子１の１回目の立ち下げを行う。
【００７１】
続いて、制御回路１０１は半導体スイッチング素子１を、時間帯ｔ３で２回目の立ち上げ、時間帯ｔ４で２回目の立ち下げを行う。図５は、半導体スイッチング素子１の２回目の立ち上げおよび立ち下げを説明する図である。
【００７２】
制御回路１０１は、時間帯ｔ３において半導体スイッチング素子１の２回目の立ち上げを行う。制御回路１０１は、時刻ｔ３ａにおいて駆動しているＮＭＯＳトランジスタを非駆動にさせ、時刻ｔ３ｂにおいてＰＭＯＳトランジスタを図３と同様に駆動させる。このときのＰＭＯＳトランジスタの駆動力ＷｐｓはＷｐｓ１である。また、時刻ｔ３ｃにおいて制御回路１０１は、半導体スイッチング素子１の１回目の立ち上げにおいて記憶部１０５に保持させた情報に基づいて、ＰＭＯＳトランジスタを駆動させる。
【００７３】
すなわち、ＰＭＯＳトランジスタの駆動力ＷｐｓがＷｐｓ１より小さくなるように、駆動しているＰＭＯＳトランジスタの少なくとも１つを非駆動にする。例えば、制御回路１０１は、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ４を駆動させ、ＰＭＯＳトランジスタＭｐ５を非駆動にさせる。図５では、この時のＰＭＯＳトランジスタの駆動力ＷｐｓをＷｐｓ２と表している。
【００７４】
ＰＭＯＳトランジスタの駆動力Ｗｐｓが下がることにより、電圧Ｖｄｓの変化が緩やかになる。したがって、微分値Ｄｉを小さくすることができる。制御回路１０１は、この一部のＰＭＯＳトランジスタを非駆動にさせる制御を、半導体スイッチング素子１の１回目の立ち上げにおいて決定した一部の時間帯だけ行う。図５では、この一部の時間帯は時刻ｔ３ｃから時刻ｔ３ｄまでであることが表されている。
【００７５】
その後制御回路１０１は時刻ｔ３ｄにおいて、ＰＭＯＳトランジスタの駆動力ＷｐｓがＷｐｓ１となるようにＰＭＯＳトランジスタを駆動させる。
【００７６】
次に制御回路１０１は、この微分値Ｄｉと目標微分値Ｄｔを比較し、次の半導体スイッチング素子のスイッチングにおいて、駆動させるトランジスタを決定し、記憶部１０５に保持させる。
【００７７】
２回目の立ち上げにおいて、微分値ＤｉはＤ２である。図５では、Ｄ２は依然目標微分値Ｄｔより大きい。制御回路１０１は、時間帯ｔ５の半導体スイッチング素子１の３回目の立ち上げでは、一部の時間帯でＰＭＯＳトランジスタの駆動力ＷｐｓをＷｐｓ２より小さくする。具体的には、駆動させるＰＭＯＳトランジスタを決定し、記憶部１０５に保持させる。例えば、制御回路１０１は、この一部の時間帯でＮＭＯＳトランジスタＭｎ０〜Ｍｎ３を駆動させることを決定し、記憶部１０５に保持させる。
【００７８】
以上のようにして、制御回路１０１は半導体スイッチング素子１の２回目の立ち上げを行う。
【００７９】
次に制御回路１０１は、時間帯ｔ４において半導体スイッチング素子１の２回目の立ち下げを行う。制御回路１０１は、時刻ｔ４ａにおいて、駆動しているＰＭＯＳトランジスタを非駆動にさせ、時刻ｔ４ｂにおいてＮＭＯＳトランジスタを図３と同様に駆動させる。このときのＮＭＯＳトランジスタの駆動力はＷｎｓ１である。
【００８０】
時刻ｔ４ｃにおいて、制御回路１０１は、半導体スイッチング素子１の１回目の立ち下げにおいて記憶部１０５に保持させた情報に基づいて、ＮＭＯＳトランジスタを駆動させる。
【００８１】
すなわち、ＮＭＯＳトランジスタの駆動力ＷｎｓがＷｎｓ１より小さくなるように、駆動しているＮＭＯＳトランジスタの少なくとも１つを非駆動にする。例えば、制御回路１０１は、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ４を駆動させ、ＮＭＯＳトランジスタＭｎ５を非駆動にさせる。図５では、この時のＮＭＯＳトランジスタの駆動力ＷｎｓをＷｎｓ２と表している。
【００８２】
ＮＭＯＳトランジスタの駆動力Ｗｎｓが下がることにより、電圧Ｖｄｓの変化が緩やかになる。したがって、微分値Ｄｉを小さくすることができる。制御回路１０１は、この一部のＮＭＯＳトランジスタを非駆動にさせる制御を、半導体スイッチング素子１の１回目の立ち下げにおいて決定した一部の時間帯だけ行う。図５では、この一部の時間帯は時刻ｔ４ｃから時刻ｔ４ｄまでであることが表されている。
【００８３】
その後制御回路１０１は時刻ｔ４ｃにおいて、ＮＭＯＳトランジスタの駆動力ＷｎｓがＷｎｓ１となるようにＮＭＯＳトランジスタを駆動させる。電圧ＶｄｓはＶｄｓ１まで上昇する。
【００８４】
次に制御回路１０１は、この微分値Ｄｉと目標微分値Ｄｔを比較し、次の半導体スイッチング素子のスイッチングにおいて、駆動させるトランジスタを決定し、記憶部１０５に保持させる。
【００８５】
２回目の立ち下げにおける微分値ＤｉはＤ２である。図５では、Ｄ２は依然目標微分値Ｄｔより大きい。制御回路１０１は、時間帯ｔ６の半導体スイッチング素子１の３回目の立ち下げでは、一部の時間帯でＮＭＯＳトランジスタの駆動力ＷｎｓをＷｎｓ２より小さくする。具体的には、制御回路１０１は、駆動させるＮＭＯＳトランジスタを決定し、記憶部１０５に保持させる。例えば、制御回路１０１は、この一部の時間帯でＮＭＯＳトランジスタＭｎ０〜Ｍｎ３を駆動させることを決定し、記憶部１０５に保持させる。
【００８６】
以上のようにして、制御回路１０１は半導体スイッチング素子１の２回目の立ち下げを行う。
【００８７】
以上説明したように、制御回路１０１は、半導体スイッチング素子１の立ち上げおよび立ち下げごとに、微分値Ｄｉと目標微分値Ｄｔとを比較する。この微分値Ｄｉが目標微分値Ｄｔより大きい場合、制御回路１０１は一部の時間帯で非駆動にするトランジスタを増やしていく。すなわち、制御回路１０１はフィードバックをかけながら半導体スイッチング素子１のスイッチングを行う。なお、制御回路１０１は、半導体スイッチング素子１の立ち上げではＰＭＯＳトランジスタ、立ち下げではＮＭＯＳトランジスタの駆動数を減らしていく。
【００８８】
制御回路１０１は、時間帯ｔ５の半導体スイッチング素子１の３回目の立ち上げにおいて、時間帯ｔ７のおける４回目の立ち上げでは、一部の時間帯でＰＭＯＳトランジスタの駆動力Ｗｐｓを０にすると決定したとする。すなわち、制御回路１０１はこの一部の時間帯でＰＭＯＳトランジスタＭｐｘをすべて非駆動にすると決定したとする。この場合の時間帯ｔ７における半導体スイッチング素子１の４回目の立ち上げについて、図６を用いて説明する。
【００８９】
制御回路１０１は、時刻ｔ７ａにおいて駆動しているＮＭＯＳトランジスタを非駆動にさせ、時刻ｔ７ｂにおいてＰＭＯＳトランジスタを図３、図５と同様に駆動させる。このときのＰＭＯＳトランジスタの駆動力ＷｐｓはＷｐｓ１である。時刻ｔ７ｃにおいて、制御回路１０１は、半導体スイッチング素子１の３回目の立ち上げにおいて記憶部１０５に保持させた情報に基づいて、駆動しているＰＭＯＳトランジスタを非駆動にする。
【００９０】
ＰＭＯＳトランジスタの駆動力が０になることで、電圧Ｖｄｓの変化がより緩やかになる。図６は、２回目の立ち上げにおける電圧Ｖｄｓを破線で表し、４回目の立ち上げにおける電圧Ｖｄｓを実線で表している。したがって、微分値Ｄｉをより小さくすることができる。また、図６は２回目の立ち上げにおける微分値Ｄ２を破線で表し、４回目の立ち上げにおける微分値Ｄ４を実線で表している。
【００９１】
制御回路１０１は、ＰＭＯＳトランジスタを非駆動にさせる制御を、半導体スイッチング素子１の３回目の立ち上げにおいて決定した一部の時間帯だけ行う。図６では、この一部の時間帯は時刻ｔ７ｃから時刻ｔ７ｄまでであることが表されている。また、図６は、２回目の立ち上げにおけるＰＭＯＳトランジスタの駆動力Ｗｐｓを破線で表し、４回目の立ち上げにおけるＰＭＯＳトランジスタの駆動力Ｗｐｓを実線で表している。
【００９２】
ここで、時刻ｔ７ｃからｔ７ｄまでの時間が、図５における時刻ｔ３ｃからｔ３ｄまでの時間よりも長い理由は、電圧Ｖｄｓの傾きがより緩やかになっているためである。電圧Ｖｄｓの傾きが緩やかになることは、微分値Ｄｉが生じる時間が長くなることを意味する。したがって、制御回路１０１は、ＰＭＯＳトランジスタの駆動力Ｗｐｓを変化させる一部の時間帯をより長く決定する。
【００９３】
その後制御回路１０１は時刻ｔ７ｄにおいて、ＰＭＯＳトランジスタの駆動力ＷｐｓがＷｐｓ１となるようにＰＭＯＳトランジスタを駆動させる。
【００９４】
次に制御回路１０１は、この微分値Ｄｉと目標微分値Ｄｔを比較し、次の半導体スイッチング素子のスイッチングにおいて、駆動させるトランジスタを決定し、記憶部１０５に保持させる。
【００９５】
４回目の立ち上げにおいて、微分値ＤｉはＤ４である。図６では、Ｄ４は依然目標微分値Ｄｔより大きい。制御回路１０１は、時間帯ｔ９の半導体スイッチング素子１の５回目の立ち上げにおいて、一部の時間帯でＰＭＯＳトランジスタを非駆動とし、さらにこの一部の時間帯の中で少なくとも１つのＮＭＯＳトランジスタを駆動させることを決定し、記憶部１０５に保持させる。例えば、制御回路１０１は、ＮＭＯＳトランジスタＭｎ０を駆動させることを決定し、記憶部１０５に保持させる。
【００９６】
以上のようにして、制御回路１０１は半導体スイッチング素子１の４回目の立ち上げを行う。
【００９７】
一方、時間帯ｔ８の半導体スイッチング素子１の４回目の立ち下げについても、４回目の立ち上げと同様の前提であるとする。すなわち制御回路１０１は、時間帯ｔ６の半導体スイッチング素子１の３回目の立ち下げにおいて、４回目の立ち下げでは一部の時間帯でＮＭＯＳトランジスタの駆動力Ｗｎｓを０にすると決定したとする。すなわち、制御回路１０１はこの一部の時間帯でＮＭＯＳトランジスタＭｎｘをすべて非駆動にすると決定したとする。この場合の半導体スイッチング素子１の４回目の立ち上げについても、図６を用いて説明する。
【００９８】
制御回路１０１は、時刻ｔ８ａにおいて駆動しているＰＭＯＳトランジスタを非駆動にさせ、時刻ｔ８ｂにおいてＮＭＯＳトランジスタを図３、図５と同様に駆動させる。このときのＮＭＯＳトランジスタの駆動力ＷｎｓはＷｎｓ１である。時刻ｔ８ｃにおいて、制御回路１０１は、半導体スイッチング素子１の３回目の立ち下げにおいて記憶部１０５に保持させた情報に基づいて、駆動しているＮＭＯＳトランジスタを非駆動にする。
【００９９】
ＮＭＯＳトランジスタの駆動力が０になることで、電圧Ｖｄｓの変化がより緩やかになる。図６は、２回目の立ち下げにおける電圧Ｖｄｓを破線で表し、４回目の立ち下げにおける電圧Ｖｄｓを実線で表している。したがって、微分値Ｄｉをより小さくすることができる。図６は、２回目の立ち下げにおける微分値Ｄ２を破線で表し、４回目の立ち下げにおける微分値Ｄ４を実線で表している。
【０１００】
制御回路１０１は、ＮＭＯＳトランジスタを非駆動にさせる制御を、半導体スイッチング素子１の３回目の立ち下げにおいて決定した一部の時間帯だけ行う。図６では、この一部の時間帯は時刻ｔ８ｃから時刻ｔ８ｄまでであることが表されている。また、図６は、２回目の立ち上げにおけるＰＭＯＳトランジスタの駆動力Ｗｐｓを破線で表し、４回目の立ち上げにおけるＰＭＯＳトランジスタの駆動力Ｗｐｓを実線で表している。
【０１０１】
ここで、時刻ｔ８ｃからｔ８ｄまでの時間が、図５における時刻ｔ４ｃからｔ４ｄまでの時間よりも長い理由は、４回目の立ち上げで説明した理由と同様である。
【０１０２】
その後制御回路１０１は時刻ｔ８ｄにおいて、ＮＭＯＳトランジスタの駆動力ＷｎｓがＷｎｓ１となるようにＮＭＯＳトランジスタを駆動させる。
【０１０３】
次に制御回路１０１は、この微分値Ｄｉと目標微分値Ｄｔを比較し、次の半導体スイッチング素子のスイッチングにおいて、駆動させるトランジスタを決定し、記憶部１０５に保持させる。
【０１０４】
４回目の立ち下げにおいて、微分値ＤｉはＤ４である。図６では、Ｄ４は依然目標微分値Ｄｔより大きい。制御回路１０１は、時間帯ｔ１０の半導体スイッチング素子１の５回目の立ち下げでは、一部の時間帯でＮＭＯＳトランジスタを非駆動とし、この一部の時間帯の中でさらに少なくとも１つのＰＭＯＳトランジスタを駆動させることを決定し、記憶部１０５に保持させる。例えば、制御回路１０１は、ＰＭＯＳトランジスタＭｐ０を駆動させることを決定し、記憶部１０５に保持させる。
【０１０５】
以上のようにして、制御回路１０１は半導体スイッチング素子１の４回目の立ち下げを行う。
【０１０６】
以上説明したように、制御回路１０１は、半導体スイッチング素子１の立ち上げではＰＭＯＳトランジスタ、立ち下げではＮＭＯＳトランジスタを一部の時間帯で非駆動としても、微分値Ｄｉが目標微分値Ｄｔに達しない場合、次の立ち上げおよび立ち下げでは、もう一方の型のトランジスタを、少なくとも１つ駆動させる決定をする。すなわち、制御回路１０１は、半導体スイッチング素子１の立ち上げではＮＭＯＳトランジスタを、立ち下げではＰＭＯＳトランジスタを一部の時間帯で少なくとも１つ駆動させる決定をする。図７を用いて、半導体スイッチング素子１の５回目の立ち上げおよび立ち下げについて説明する。
【０１０７】
まず、時間帯ｔ９における半導体スイッチング素子１の５回目の立ち上げについて説明する。制御回路１０１は、時刻ｔ９ａにおいて駆動しているＮＭＯＳトランジスタを非駆動にさせ、時刻ｔ９ｂにおいてＰＭＯＳトランジスタを図３から図６と同様に駆動させる。このときのＰＭＯＳトランジスタの駆動力ＷｐｓはＷｐｓ１である。
【０１０８】
時刻ｔ９ｃにおいて、制御回路１０１は、半導体スイッチング素子１の４回目の立ち上げにおいて記憶部１０５に保持させた情報に基づいて、駆動しているＰＭＯＳトランジスタを非駆動にする。さらに、制御回路１０１は、時刻ｔ９ｄにおいて、同様に記憶部１０５に保持させた情報に基づいて、ＮＭＯＳトランジスタを少なくとも１つ駆動させる。例えば制御回路１０１は、ＮＭＯＳトランジスタＭｎ０を駆動させる。このときのＮＭＯＳトランジスタの駆動力ＷｎｓはＷｎｓ３である。
【０１０９】
ＰＭＯＳトランジスタの駆動力を０とし、ＮＭＯＳトランジスタを駆動させることで、電圧Ｖｄｓの変化がより緩やかになる。図７は、４回目の立ち上げにおける電圧Ｖｄｓを破線で表し、５回目の立ち上げにおける電圧Ｖｄｓを実線で表している。したがって、微分値Ｄｉをより小さくすることができる。図７は、４回目の立ち上げにおける微分値Ｄ４を破線で表し、５回目の立ち上げにおける微分値Ｄ５を実線で表している。
【０１１０】
制御回路１０１は、ＰＭＯＳトランジスタを非駆動にさせる制御およびＮＭＯＳトランジスタの少なくとも一部を駆動させる制御を、半導体スイッチング素子１の４回目の立ち上げにおいて決定した一部の時間帯だけ行う。図７では、制御回路１０１は時刻ｔ９ｃから時刻ｔ９ｆまでＰＭＯＳトランジスタを非駆動にさせ、時刻ｔ９ｄから時刻ｔ９ｅまで少なくとも１つのＮＭＯＳトランジスタを駆動させることが表されている。
【０１１１】
その後制御回路１０１は時刻ｔ９ｅにおいてＮＭＯＳトランジスタを非駆動にさせ、時刻ｔ９ｆにおいて、ＰＭＯＳトランジスタの駆動力ＷｐｓがＷｐｓ１となるようにＰＭＯＳトランジスタを駆動させる。
【０１１２】
次に制御回路１０１は、この微分値Ｄｉと目標微分値Ｄｔを比較し、次の半導体スイッチング素子のスイッチングにおいて、駆動させるトランジスタを決定し、記憶部１０５に保持させる。
【０１１３】
５回目の立ち上げにおいて、微分値ＤｉはＤ５である。図７では、Ｄ５＝Ｄｔと表されている。制御回路１０１は、次回から半導体スイッチング素子１の立ち上げでは、今回行った５回目の制御を行うことを記憶部１０５に保持させる。制御回路１０１は、記憶部１０５に半導体スイッチング素子１の種類を合わせて記憶させ、この半導体スイッチング素子１と同様の半導体スイッチング素子に対してこの制御を適用するようにしてもよい。
【０１１４】
また、制御回路１０１は目標微分値Ｄｔの近辺にしきい値を定めるようにしてもよい。微分値Ｄｉがこのしきい値以内であれば、微分値Ｄｉが目標微分値Ｄｔに到達したとみなし、制御回路１０１は同様に今回行った制御を今後も行うことを記憶部１０５に保持させるようにしてもよい。
【０１１５】
以上のようにして、制御回路１０１は半導体スイッチング素子１の５回目の立ち上げを行う。
【０１１６】
一方、時間帯ｔ１０における半導体スイッチング素子１の５回目の立ち下げについて説明する。制御回路１０１は、時刻ｔ１０ａにおいて駆動しているＰＭＯＳトランジスタを非駆動にさせ、時刻ｔ１０ｂにおいてＮＭＯＳトランジスタを図３から図６と同様に駆動させる。このときのＮＭＯＳトランジスタの駆動力ＷｎｓはＷｎｓ１である。
【０１１７】
時刻ｔ１０ｃにおいて、制御回路１０１は、半導体スイッチング素子１の４回目の立ち下げにおいて記憶部１０５に保持させた情報に基づいて、駆動しているＮＭＯＳトランジスタを非駆動にする。さらに、制御回路１０１は、時刻ｔ１０ｄにおいて、同様に記憶部１０５に保持させた情報に基づいて、ＰＭＯＳトランジスタを少なくとも１つ駆動させる。例えば制御回路１０１は、ＰＭＯＳトランジスタＭｐ０を駆動させる。このときのＰＭＯＳトランジスタの駆動力ＷｐｓはＷｐｓ３である。
【０１１８】
ＮＭＯＳトランジスタの駆動力を０とし、ＰＭＯＳトランジスタを駆動させることで、電圧Ｖｄｓの変化がより緩やかになる。図７は、４回目の立ち下げにおける電圧Ｖｄｓを破線で表し、５回目の立ち下げにおける電圧Ｖｄｓを実線で表している。したがって、微分値Ｄｉをより小さくすることができる。図７は、４回目の立ち下げにおける微分値Ｄ４を破線で表し、５回目の立ち上げにおける微分値Ｄ５を実線で表している。
【０１１９】
制御回路１０１は、ＮＭＯＳトランジスタを非駆動にさせる制御およびＰＭＯＳトランジスタの少なくとも一部を駆動させる制御を、半導体スイッチング素子１の４回目の立ち下げにおいて決定した一部の時間帯だけ行う。図７では、制御回路１０１は時刻ｔ１０ｃから時刻ｔ１０ｆまでＮＭＯＳトランジスタを非駆動にさせ、時刻ｔ１０ｄから時刻ｔ１０ｅまで少なくとも１つのＰＭＯＳトランジスタを駆動させることが表されている。
【０１２０】
その後制御回路１０１は時刻ｔ１０ｅにおいてＰＭＯＳトランジスタを非駆動にさせ、時刻ｔ１０ｆにおいて、ＮＭＯＳトランジスタの駆動力ＷｎｓがＷｎｓ１となるようにＮＭＯＳトランジスタを駆動させる。
【０１２１】
５回目の立ち下げにおいて、微分値ＤｉはＤ５である。図７では、Ｄ５＝Ｄｔと表されている。制御回路１０１は、次回から半導体スイッチング素子１の立ち下げでは、今回行った５回目の制御を行うことを記憶部１０５に保持させる。制御回路１０１は、記憶部１０５に半導体スイッチング素子１の種類を合わせて記憶させ、この半導体スイッチング素子１と同様の半導体スイッチング素子に対してこの制御を適用するようにしてもよい。
【０１２２】
また、制御回路１０１は目標微分値Ｄｔの近辺にしきい値を定めるようにしてもよい。微分値Ｄｉがこのしきい値以内であれば、微分値Ｄｉが目標微分値Ｄｔに到達したとみなし、制御回路１０１は同様に今回行った制御を今後も行うことを記憶部１０５に保持させるようにしてもよい。
【０１２３】
以上のようにして、制御回路１０１は半導体スイッチング素子１の５回目の立ち下げを行う。
【０１２４】
以上説明したように、立ち上げではＰＭＯＳトランジスタ、立ち下げではＮＭＯＳトランジスタを一部の時間帯非駆動にさせるだけでなく、もう一方の型の少なくとも１つのトランジスタを駆動させることで、取りうる微分値Ｄｉがより幅広くなる。取りうる微分値Ｄｉがより幅広くなることで、伝導ノイズ、放射ノイズの抑制およびスイッチング損失の低減を両立させたスイッチングを行うことができる。
【０１２５】
以上では、微分値Ｄｉが目標微分値Ｄｔより大きい場合について説明した。微分値Ｄｉが目標微分値Ｄｔより小さい場合について、図８および図９を用いて説明する。なお、前提として、制御回路１０１は立ち上げではＰＭＯＳトランジスタ、立ち下げではＮＭＯＳトランジスタを一部の時間帯で非駆動とし、もう一方の型の少なくとも１つのトランジスタを駆動した場合（図７で説明した場合と同様）とする。
【０１２６】
図８では、半導体スイッチング素子１のｎ回目の立ち上げおよび立ち下げが表されている。まず、半導体スイッチング素子１の立ち上げについて説明する。制御回路１０１は、時刻ｔｍａにおいてＮＭＯＳトランジスタを非駆動にさせ、時刻ｔｍｂにおいてＰＭＯＳトランジスタの駆動力ＷｐｓがＷｐｓ１となるように駆動させる。
【０１２７】
制御回路１０１は、時刻ｔｍｃから記憶部１０５に保持されたトランジスタの制御を行う。すなわち、制御回路１０１は時刻ｔｍｃから時刻ｔｍｆまでＰＭＯＳトランジスタを非駆動とし、時刻ｔｍｄから時刻ｔｍｄまでＮＭＯＳトランジスタの駆動力がＷｎｓ４となるように少なくとも１つ駆動させる。ここで、Ｗｎｓ４はＷｎｓ３よりも大きいものとする。制御回路１０１は、時刻ｔｍｅには再びＮＭＯＳトランジスタを非駆動にさせ、時刻ｔｍｆにはＰＭＯＳトランジスタの駆動力ＷｐｓがＷｐｓ１となるように駆動させる。
【０１２８】
Ｗｎｓ４はＷｎｓ３よりも大きいため、微分値Ｄｎは目標微分値Ｄｔより小さい。制御回路１０１はｎ＋１回目の半導体スイッチング素子１の立ち上げでは、一部の時間帯で駆動させるＮＭＯＳトランジスタの駆動力ＷｎｓがＷｎ４よりも小さくなるように、駆動させるトランジスタを決定し、記憶部１０５に保持させる。
【０１２９】
以上のようにして、制御回路１０１は半導体スイッチング素子１のｎ回目の立ち上げを行う。
【０１３０】
一方、この場合の半導体スイッチング素子１の立ち下げについて説明する。制御回路１０１は、時刻ｔｍ＋１ａにおいてＰＭＯＳトランジスタを非駆動にさせ、時刻ｔｍ＋１ｂにおいてＮＭＯＳトランジスタの駆動力ＷｎｓがＷｎｓ１となるように駆動させる。
【０１３１】
制御回路１０１は、時刻ｔｍ＋１ｃから記憶部１０５に保持されたトランジスタの制御を行う。すなわち、制御回路１０１は時刻ｔｍ＋１ｃから時刻ｔｍ＋１ｆまでＮＭＯＳトランジスタを非駆動とし、時刻ｔｍ＋１ｄから時刻ｔｍ＋１ｅまでＰＭＯＳトランジスタの駆動力がＷｐｓ４となるように少なくとも１つ駆動させる。ここで、Ｗｐｓ４はＷｐｓ３よりも大きいものとする。制御回路１０１は、時刻ｔｍ＋１ｅには再びＰＭＯＳトランジスタを非駆動にさせ、時刻ｔｍ＋１ｆにはＮＭＯＳトランジスタの駆動力ＷｎｓがＷｎｓ１となるように駆動させる。
【０１３２】
Ｗｐｓ４はＷｐｓ３よりも大きいため、微分値Ｄｎは目標微分値Ｄｔより小さい。制御回路１０１はｎ＋１回目の半導体スイッチング素子１の立ち下げでは、一部の時間帯で駆動させるＰＭＯＳトランジスタの駆動力ＷｐｓがＷｐｓ４よりも小さくなるように、駆動させるトランジスタを決定し、記憶部１０５に保持させる。
【０１３３】
以上のようにして、制御回路１０１は半導体スイッチング素子１のｎ回目の立ち下げを行う。
【０１３４】
以上説明したように、微分値Ｄｉは目標微分値Ｄｔより小さい場合は、制御回路１０１は一部の時間帯で駆動させるトランジスタの駆動力が小さくなるように決定する。すなわち制御回路１０１は、半導体スイッチング素子１の立ち上げではＮＭＯＳトランジスタを、立ち下げではＰＭＯＳトランジスタを、今回の制御よりも駆動力が小さくなるようにする。
【０１３５】
本実施形態を以上に説明したが、図などはあくまで説明のための一例であり、表現が異なっていてもよい。例えば、図１に表される電子回路１００は、半導体スイッチング素子１を含んでいないが、半導体スイッチング素子１まで含めて電子回路１００を構成するようにしてもよい。また、
図３から図８の電圧Ｖｄｓ、微分値Ｄｉは直線で表されているが、曲線により表されていてもよい。
【０１３６】
また、図３から図８のＰＭＯＳおよびＮＭＯＳの駆動力について、同時に駆動および非駆動の切り替わりが行われているように見えるが、半導体スイッチング素子１の切り替わりに影響を及ぼさない程度であれば、同時でなくてもよい。
【０１３７】
また、図７の半導体スイッチング素子１の立ち上げにおいては、時刻ｔ９ｄから時刻ｔ９ｅまでの時間帯でＮＭＯＳトランジスタを駆動させているが、この時間帯に限定されない。ＰＭＯＳトランジスタが一時的に非駆動となる時刻ｔ９ｃからｔ９ｆの時間帯であれば、ＮＭＯＳトランジスタを駆動させる時間帯は任意である。半導体スイッチング素子１の立ち下げでも同様に、ＮＭＯＳトランジスタが一時的に非駆動となる時刻ｔ１０ｃからｔ１０ｆの時間帯であれば、ＰＭＯＳトランジスタを駆動させる時間帯は任意である。なお、図８の場合も同様である。
【０１３８】
さらに、本実施形態の変形例は様々に実装、実行可能である。例えば、本実施形態では、半導体スイッチング素子１の立ち上げおよび立ち下げにおいて、図３から図８に表される目標微分値Ｄｔは同じであったが、それぞれ異なる目標微分値を定めるようにしてもよい。
【０１３９】
また、本実施形態では、検知回路１０２が微分値Ｄｉを取得して制御回路１０１に伝えていたが、検知回路１０２が電圧Ｖｄｓを取得して制御回路１０１に伝え、制御回路１０１が微分値Ｄｉを算出するようにしてもよい。
【０１４０】
また、本実施形態においては、半導体スイッチング素子１の立ち上げおよび立ち下げの結果をフィードバックすることにより、微分値Ｄｉを目標微分値Ｄｔに近づけていた。記憶部１０５は、個々のトランジスタが駆動、非駆動によって微分値Ｄｉに寄与する値をあらかじめ保持していてもよい。制御回路１０１は、微分値Ｄｉおよび目標微分値Ｄｔの差分、および記憶部１０５に保持されているこの寄与する値によって駆動させるトランジスタを決定してもよい。このようにすることで、より少ない半導体スイッチング素子１の立ち上げおよび立ち下げの回数で、微分値Ｄｉを目標微分値Ｄｔに近づけることができる。
【０１４１】
また、本実施形態において、制御回路１０１は、検知回路１０２が通知する微分値Ｄｉを目標微分値Ｄｔに近づけるようにトランジスタを制御していたが、この検知回路を持たない構成としてもよい。このような電子回路１５０の構成を図９に表す。電子回路１００の構成要素のうち、同じものに関しては同じ符号を付して説明を省略する。
【０１４２】
記憶部１０５は、半導体スイッチング素子１の立ち上げおよび立ち下げについて、伝導ノイズ、放射ノイズの抑制およびスイッチング損失の低減を両立するように駆動させるトランジスタが定められている駆動情報を、例えばルックアップテーブル（ＬＵＴ）の形で保持している。図９には、記憶部１０５がルックアップテーブル（ＬＵＴ）を保持していることが表されている。この駆動情報は、事前に本実施形態で説明した電子回路１００によって取得したものでもよいし、シミュレーションや実験により取得したものでもよい。
【０１４３】
制御回路１０１は、記憶部１０５から読みだしたこの駆動情報に基づいてトランジスタを駆動させ、半導体スイッチング素子１の立ち上げおよび立ち下げを行うようにしてもよい。
【０１４４】
この駆動情報は、半導体スイッチング素子１の温度によって駆動させるトランジスタが定められているようにしてもよい。例えば、記憶部１０５は、半導体スイッチング素子１の温度によって駆動させるトランジスタが定められた、複数のルックアップテーブルを保持するようにしてもよい。図１０には、記憶部１０５が複数のルックアップテーブル（ＬＵＴ１、ＬＵＴ２・・・）を保持していることが表されている。この駆動情報は、事前に本実施形態で説明した電子回路１００に、さらに温度センサを取り付けた回路によって取得したものを保持していてもよい。
【０１４５】
このような電子回路１６０の構成を図１０に表す。電子回路１００の構成要素のうち、同じものに関しては同じ符号を付して説明を省略する。
【０１４６】
電子回路１６０は、新たに温度センサ１２０を備えている。この温度センサ１２０は、半導体スイッチング素子１の温度を測定し、その温度情報を制御回路１０１に伝えている。制御回路１０１はその温度情報に基づいて、記憶部１０５に保持されている複数のルックアップテーブルから、半導体スイッチング素子１の温度に適したルックアップテーブルを選択し、トランジスタの制御を行う。
【０１４７】
なお、図１０では温度センサ１２０は電子回路１６０に備えられているが、制御回路１０１に半導体スイッチング素子１の温度情報を伝えられれば温度センサ１２０の場所は問わない。例えば半導体スイッチング素子１に備えられていてもよいし、独立していてもよい。
【０１４８】
また、本実施形態では、回路によって電圧Ｖｄｓの測定（検知回路１０２）、微分値Ｄｉの算出およびトランジスタの制御（制御回路１０１）を行っているが、制御回路１０１および検知回路１０２の一部またはすべての機能を、処理部でプログラムを処理することにより実現するようにしてもよい。
【０１４９】
この処理部はハードウェアの制御装置と演算装置を含む電子回路である。プロセッサの例としては、汎用目的プロセッサ、中央処理装置（ＣＰＵ）、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、マイクロコントローラ、状態マシン、特定用途向け集積回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラム可能論理回路（ＰＬＤ）およびその組み合わせが可能である。
【０１５０】
このプログラムは、インストール可能な形式または実行可能な形式のファイルでＣＤ−ＲＯＭ、メモリカード、ＣＤ−ＲおよびＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）などのコンピュータで読み取り可能な記憶媒体に記憶されて提供されてもよい。また、このプログラムは、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由で提供されるようにしてもよいし、ＲＯＭ、ＨＤＤ、ＳＳＤなどの記憶媒体に組み込んで提供されるようにしてもよい。
【０１５１】
以上説明したように、本実施形態の電子回路１００は、半導体スイッチング素子１の立ち上げおよび立ち下げにおいて、微分値Ｄｉを参照しながら微分値トランジスタの制御を行う。
【０１５２】
半導体スイッチング素子１の立ち上げでは、制御回路１０１は、駆動しているＰＭＯＳトランジスタの数を一時的に減らして微分値Ｄｉが目標微分値Ｄｔとなるように制御する。ＰＭＯＳトランジスタの駆動数が０になっても微分値Ｄｉが目標微分値Ｄｔとならない場合、さらにＮＭＯＳトランジスタの駆動数を増やして微分値Ｄｉが目標微分値Ｄｔとなるように制御する。
【０１５３】
一方、半導体スイッチング素子１の立ち下げでは、制御回路１０１は、駆動しているＮＭＯＳトランジスタの数を一時的に減らして微分値Ｄｉが目標微分値Ｄｔとなるように制御する。ＮＭＯＳトランジスタの駆動数が０になっても微分値Ｄｉが目標微分値Ｄｔとならない場合、さらにＰＭＯＳトランジスタの駆動数を増やして微分値Ｄｉが目標微分値Ｄｔとなるように制御する。
【０１５４】
このようにすることで、幅広い目標微分値Ｄｔに微分値Ｄｉを対応させることができ、伝導ノイズ、放射ノイズの抑制およびスイッチング損失の低減を両立させたスイッチングを行うことができる。
【０１５５】
（第２の実施形態）
第１の実施形態において半導体スイッチング素子１のスイッチングについて説明したが、半導体スイッチング素子１の立ち下げにおいて、半導体スイッチング素子１が非駆動となった後にノイズなどの影響によって、非駆動にさせる期間であるにもかかわらず、再び駆動してしまうことがある。
【０１５６】
本実施形態では、この意図しない再駆動を防ぐ電子回路について説明する。本実施形態の電子回路２００の構成を、図１１を用いて説明する。電子回路１００と同じ構成要素に関しては、同じ符号を付して説明を省略する。
【０１５７】
電流供給回路２１０は、電流供給回路１１０に加えて、さらに抵抗Ｒ１とキャパシタＣ１とｐ型トランジスタを備えている。図１１ではｐ型トランジスタはＰＭＯＳトランジスタＭｐｅｘ１と表されているが、第１の実施形態で説明した他のｐ型トランジスタでもよい。また、図１１には表されていないが、ＰＭＯＳトランジスタＭｐｅｘ１と接続点Ｄｐｅｘ１の間にバッファが備えられていてもよい。
【０１５８】
抵抗Ｒ１は電源電位ＶＤＤに接続され、キャパシタＣ１およびＰＭＯＳトランジスタＭｐｅｘ１は並列で抵抗Ｒ１に接続されている。キャパシタＣ１はさらに基準電位に接続され、ＰＭＯＳトランジスタＭｐｅｘ１はさらに半導体スイッチング素子１のゲート端子と接続されている。
【０１５９】
抵抗Ｒ１のインピーダンスは、駆動するＰＭＯＳトランジスタＭｐｅｘ１のインピーダンスよりも高い。
【０１６０】
キャパシタＣ１の静電容量は、半導体スイッチング素子１によって異なる。半導体スイッチング素子１の内部構造を、図１２を用いて説明する。半導体スイッチング素子１には、物理的な構造によって発生する抵抗およびキャパシタが存在する。この抵抗は寄生抵抗、このキャパシタは寄生キャパシタとも称される。
【０１６１】
図１２には、寄生抵抗Ｒｇ、抵抗ゲート端子およびドレイン端子間に発生する寄生キャパシタＣｇｄ、ゲート端子およびソース端子間に発生する寄生キャパシタＣｇｓが表されている。
【０１６２】
本実施形態では、キャパシタＣ１の静電容量は、寄生キャパシタＣｇｄの静電容量、寄生キャパシタＣｇｓの静電容量および半導体スイッチング素子１のしきい値電圧Ｖｔｈから決定される。キャパシタＣ１の静電容量は、半導体スイッチング素子１の寄生キャパシタＣｇｄの静電容量、寄生キャパシタＣｇｓの静電容量のいずれか一方およびしきい値電圧Ｖｔｈから定められるようにしてもよい。
【０１６３】
なお、半導体スイッチング素子１の寄生抵抗Ｒｇのインピーダンス、寄生キャパシタＣｇｄの静電容量、寄生キャパシタＣｇｓの静電容量の測定は既存の方法によって行うことが可能である。
【０１６４】
ＰＭＯＳトランジスタＭｐｅｘ１は、制御回路１０１からレベルシフタ１０３および１０４、接続点Ｄｐｅｘ１を通じて駆動する電圧が入力される。
【０１６５】
第１の実施形態と同様に、半導体スイッチング素子１のスイッチングにおける制御回路１０１および電流供給回路２１０の動作を説明する。なお、第１の実施形態で説明した１回目から４回目までの立ち上げおよび立ち下げ、５回目の立ち上げ（図３から図７）は第１の実施形態と同様であるため省略する。第１の実施形態で説明した、半導体スイッチング素子１の５回目の立ち下げ（図７）における、制御回路１０１および電流供給回路２１０の動作を説明する。なお制御回路１０１は、半導体スイッチング素子１の４回目の立ち下げにおいて、５回目の立ち下げでは一部の時間帯でＮＭＯＳトランジスタを非駆動とし、この一部の時間帯の中でさらにＰＭＯＳトランジスタＭｐｅｘ１を駆動させることを決定し、記憶部１０５に保持させているものとする。
【０１６６】
制御回路１０１は、時刻ｔ１０ａにおいて駆動しているＰＭＯＳトランジスタを非駆動にさせ、時刻ｔ１０ｂにおいてＮＭＯＳトランジスタを図３から図６と同様に駆動させる。このときのＮＭＯＳトランジスタの駆動力ＷｎｓはＷｎｓ１である。
【０１６７】
時刻ｔ１０ｃにおいて、制御回路１０１は、半導体スイッチング素子１の４回目の立ち下げにおいて記憶部１０５に保持させた情報に基づいて、駆動しているＮＭＯＳトランジスタを非駆動にする。さらに、制御回路１０１は、時刻ｔ１０ｄにおいて、同様に記憶部１０５に保持させた情報に基づいて、ＰＭＯＳトランジスタＭｐｅｘ１を駆動させる。このときのＰＭＯＳトランジスタの駆動力ＷｐｓはＷｐｓ３であるとする。図７では、制御回路１０１は時刻ｔ１０ｂから時刻ｔ１０ｄまでＮＭＯＳトランジスタを非駆動にさせ、時刻ｔ１０ｄから時刻ｔ１０ｅまでＰＭＯＳトランジスタＭｐｅｘ１を駆動させることが表されている。
【０１６８】
第１の実施形態で行った説明と同様に、ＮＭＯＳトランジスタの駆動力を０とし、ＰＭＯＳトランジスタを駆動させることで、電圧Ｖｄｓの変化がより緩やかになる。また、微分値Ｄ５＝目標微分値Ｄｔと表される。制御回路１０１は、今回駆動させたトランジスタおよび駆動させた時間帯を記憶部１０５に保存し、次回以降の立ち下げに使用する。
【０１６９】
ここで、第１の実施形態と異なり、ＰＭＯＳトランジスタＭｐｅｘ１を駆動させることで、キャパシタＣ１から電荷が供給され、半導体スイッチング素子１のゲート端子に電流が流れる。このキャパシタＣ１の電荷がなくなると、半導体スイッチング素子１のゲート端子に電流が流れなくなる。したがって、半導体スイッチング素子１が非駆動となった後に、ノイズなどの影響によって再び駆動することを防ぐことができる。
【０１７０】
その後制御回路１０１は時刻ｔ１０ｅにおいてＰＭＯＳトランジスタを非駆動にさせ、時刻ｔ１０ｆにおいてＮＭＯＳトランジスタの駆動力ＷｎｓがＷｎｓ１となるようにＮＭＯＳトランジスタを駆動させる。
【０１７１】
なお、キャパシタＣ１への電荷の充電は、電圧Ｖｄｓが遷移しない間に、電源電位ＶＤＤから抵抗Ｒ１を通じて行われる。電圧Ｖｄｓの遷移とは、一定以上の電圧Ｖｄｓの変動が起こる場合のことである。例えば、図７においては、時間帯ｔ９において電圧ＶｄｓがＶｄｓ１から０まで変動することを遷移すると表現する。時間帯ｔ１０においても、電圧Ｖｄｓが０からＶｄｓ１まで変動することを遷移すると表現する。
【０１７２】
以上のようにして制御回路１０１は半導体スイッチング素子１の立ち下げを行う。
【０１７３】
以上に本実施形態を説明したが、本実施形態においても変形例は様々に実装、実行可能である。まず、第１の実施形態で説明した変形例はそれぞれ実装、実行可能である。
【０１７４】
また、本実施形態では、抵抗Ｒ１はキャパシタＣ１に電荷を充電するために備えられている。この抵抗Ｒ１の代わりに、ｐ型トランジスタを備えてもよい。抵抗Ｒ１の代わりにｐ型トランジスタを備えた電子回路２５０の構成を、図１３を用いて説明する。電子回路２５０は、電子回路２００と比較して電流供給回路が異なる。他の構成要素は同様であるので、同じ符号を付して説明を省略する。
【０１７５】
電流供給回路２２０は、電流供給回路２１０と異なり、抵抗Ｒ１の代わりにｐ型トランジスタとしてＰＭＯＳトランジスタＭｐｃを備えている。ＰＭＯＳトランジスタＭｐｃは、第１の実施形態で説明した他の種類のｐ型トランジスタでもよい。また、図１３には表されていないが、ＰＭＯＳトランジスタＭｐｃと接続点Ｄｐｃの間にバッファが備えられていてもよい。
【０１７６】
ＰＭＯＳトランジスタＭｐｃのドレイン端子およびソース端子の接続は抵抗Ｒ１の接続と同様である。ＰＭＯＳトランジスタＭｐｃのゲート端子は、接続点Ｄｐｃ、レベルシフタ１０３および１０４を通じて、制御回路１０１に接続されている。すなわち、ＰＭＯＳトランジスタＭｐｃは、制御回路１０１からの電圧を受けて駆動する。
【０１７７】
このＰＭＯＳトランジスタＭｐｃはキャパシタＣ１に電荷を充電するために備えられており、半導体スイッチング素子１が駆動している間に、制御回路１０１からの電圧を受けて駆動し、キャパシタＣ１に電荷を充電する。
【０１７８】
抵抗Ｒ１からＰＭＯＳトランジスタＭｐｃとすることで、キャパシタＣ１に電荷を充電するタイミングを制御回路１０１が決定することができる。また、抵抗Ｒ１のインピーダンスは、駆動するＰＭＯＳトランジスタＭｐｅｘ１のインピーダンスよりも高いので、ＰＭＯＳトランジスタＭｐｃとすることで、よりキャパシタＣ１に電荷を充電しやすくすることができる。
【０１７９】
また、本実施形態において、図１１ではＰＭＯＳトランジスタＭｐｅｘ１は１つだけだったが、複数であってもよい。このような電子回路２６０は、図１４に表されている。すなわち、電子回路２６０の電流供給回路２３０では、キャパシタＣ１および複数のＰＭＯＳトランジスタＭｐｅｘｋ（ｋは１以上の整数）は並列で抵抗Ｒ１に接続されている。図１４では、ｋ＝３として、３つのＰＭＯＳトランジスタＭｐｅｘｋが備えられている。ここで、ＰＭＯＳトランジスタＭｐｅｘｋの数および駆動力Ｗｐｅｘｋはそれぞれ任意に取りうる。他の構成要素については同様であるので、同じ符号を付して説明を省略する。
【０１８０】
ＰＭＯＳトランジスタＭｐｘと同様に、ＰＭＯＳトランジスタＭｐｅｘｋもバッファＢｐｅｘｋにゲート端子が接続されている。ＰＭＯＳトランジスタＭｐｅｘｋは、接続点Ｄｐｅｘｋ、レベルシフタ１０３および１０４を通じて制御回路１０１と接続されている。すなわち、ＰＭＯＳトランジスタＭｐｅｘｋは、制御回路１０１から電圧を受けて駆動する。
【０１８１】
キャパシタＣ１に並列して複数のＰＭＯＳトランジスタＭｐｅｘｋとすることで、第１の実施形態で説明したＰＭＯＳの駆動力Ｗｐｓを様々に取ることができる。本実施形態では、ＰＭＯＳトランジスタＭｐｅｘ１を駆動させることで微分値Ｄｉが目標微分値Ｄｔをなる場合を説明したが、複数のＰＭＯＳトランジスタＭｐｅｘｋとすることで、様々な目標微分値Ｄｔに対応することができる。
【０１８２】
以上説明したように、抵抗Ｒ１とキャパシタＣ１と新たにｐ型トランジスタをさらに備え、キャパシタＣ１とこの新たなｐ型トランジスタを並列に抵抗Ｒ１に接続した電流供給回路とすることで、第１の実施形態で説明した効果に加えて、半導体スイッチング素子１の立ち下げにおいて意図しない再駆動が行われることを防ぐことができる。また、この新たなｐ型トランジスタは複数であってもよいし、抵抗Ｒ１はｐ型トランジスタであってもよい。
【０１８３】
（第３の実施形態）
第１の実施形態において半導体スイッチング素子１のスイッチングについて説明したが、半導体スイッチング素子１の立ち上げにおいて、半導体スイッチング素子１が駆動した後にノイズなどの影響によって、駆動させる期間であるにもかかわらず、再び非駆動になってしまうことがある。
【０１８４】
本実施形態では、この意図しない再駆動を防ぐ電子回路について説明する。本実施形態の電子回路３００の構成を、図１５を用いて説明する。電子回路１００と同じ構成要素に関しては、同じ符号を付して説明を省略する。
【０１８５】
電流供給回路３１０は、電流供給回路１１０に加えて、さらに抵抗Ｒ１とキャパシタＣ１とｎ型トランジスタを備えている。図１５ではｎ型トランジスタはＮＭＯＳトランジスタＭｎｅｘ１と表されているが、第１の実施形態で説明した他のｎ型トランジスタでもよい。また、図１５には表されていないが、ＮＭＯＳトランジスタＭｎｅｘ１と接続点Ｄｎｅｘ１の間にバッファが備えられていてもよい。
【０１８６】
ＮＭＯＳトランジスタＭｎｅｘ１は半導体スイッチング素子１のゲート端子に接続され、キャパシタＣ１および抵抗Ｒ１は並列でＮＭＯＳトランジスタＭｎｅｘ１および基準電位に接続されている。
【０１８７】
抵抗Ｒ１のインピーダンスは、駆動するＮＭＯＳトランジスタＭｎｅｘ１のインピーダンスよりも高い。
【０１８８】
キャパシタＣ１の静電容量は第２の実施形態で説明したように、寄生キャパシタＣｇｄの静電容量、寄生キャパシタＣｇｓの静電容量および半導体スイッチング素子１のしきい値電圧Ｖｔｈから決定される。キャパシタＣ１の静電容量は、半導体スイッチング素子１の寄生キャパシタＣｇｄの静電容量、寄生キャパシタＣｇｓの静電容量のいずれか一方およびしきい値電圧Ｖｔｈから定められるようにしてもよい。
【０１８９】
図１５では、抵抗Ｒ１およびキャパシタＣ１と表されているが、第２の実施形態で説明した抵抗およびキャパシタとは同じものであってもよいし、別のものであってもよい。
【０１９０】
ＮＭＯＳトランジスタＭｐｅｘ１は、制御回路１０１からレベルシフタ１０３および接続点Ｄｎｅｘ１を通じて駆動する電圧が入力される。
【０１９１】
第１の実施形態と同様に、半導体スイッチング素子１のスイッチングにおける制御回路１０１および電流供給回路３１０の動作を説明する。なお、第１の実施形態で説明した１回目から４回目までの立ち上げおよび立ち下げ（図３から図６）は第１の実施形態と同様であるため省略する。第１の実施形態で説明した、半導体スイッチング素子１の５回目の立ち上げ（図７）における、制御回路１０１および電流供給回路３１０の動作を説明する。
【０１９２】
また、制御回路１０１は、半導体スイッチング素子１の４回目の立ち上げにおいて、５回目の立ち上げでは一部の時間帯でＰＭＯＳトランジスタを非駆動とし、この一部の時間帯の中でさらにＮＭＯＳトランジスタＭｎｅｘ１を駆動させることを決定し、記憶部１０５に保持させているものとする。
【０１９３】
制御回路１０１は、時刻ｔ９ａにおいて駆動しているＮＭＯＳトランジスタを非駆動にさせ、時刻ｔ９ｂにおいてＰＭＯＳトランジスタを図３から図６と同様に駆動させる。このときのＰＭＯＳトランジスタの駆動力ＷｐｓはＷｐｓ１である。
【０１９４】
時刻ｔ９ｃにおいて、制御回路１０１は、半導体スイッチング素子１の４回目の立ち上げにおいて記憶部１０５に保持させた情報に基づいて、駆動しているＰＭＯＳトランジスタを非駆動にする。さらに、制御回路１０１は、時刻ｔ９ｄにおいて、同様に記憶部１０５に保持させた情報に基づいて、ＮＭＯＳトランジスタＭｎｅｘ１を駆動させる。このときのＮＭＯＳトランジスタの駆動力ＷｎｓはＷｎｓ３であるとする。図７では、制御回路１０１は時刻ｔ９ｃから時刻ｔ９ｆまでＰＭＯＳトランジスタを非駆動にさせ、時刻ｔ９ｄから時刻ｔ９ｅまでＮＭＯＳトランジスタＭｎｅｘ１を駆動させることが表されている。
【０１９５】
第１の実施形態で行った説明と同様に、ＰＭＯＳトランジスタの駆動力を０とし、ＮＭＯＳトランジスタを駆動させることで、電圧Ｖｄｓの変化がより緩やかになる。また、微分値Ｄ５＝目標微分値Ｄｔと表される。制御回路１０１は、今回駆動させたトランジスタおよび駆動させた時間帯を記憶部１０５に保存し、次回以降の立ち上げに使用する。
【０１９６】
ここで、第１の実施形態と異なり、ＮＭＯＳトランジスタＭｎｅｘ１を駆動させることで、キャパシタＣ１から電荷が供給され、半導体スイッチング素子１のゲート端子に電流が流れる。このキャパシタＣ１の電荷がなくなると、半導体スイッチング素子１のゲート端子に電流が流れなくなる。したがって、半導体スイッチング素子１が駆動した後に、ノイズなどの影響によって再び非駆動となることを防ぐことができる。
【０１９７】
その後制御回路１０１は時刻ｔ９ｅにおいてＮＭＯＳトランジスタを非駆動にさせ、時刻ｔ９ｆにおいて、ＰＭＯＳトランジスタの駆動力ＷｐｓがＷｐｓ１となるようにＰＭＯＳトランジスタを駆動させる。
【０１９８】
なお、キャパシタＣ１への電荷の充電は、第２の実施形態で説明したように、電圧Ｖｄｓが遷移しない間に電源電位ＶＤＤから抵抗Ｒ１を通じて行われる。
【０１９９】
以上のようにして、制御回路１０１は半導体スイッチング素子１の立ち上げを行う。
【０２００】
以上に本実施形態を説明したが、本実施形態においても変形例は様々に実装、実行可能である。まず、第１の実施形態で説明した変形例はそれぞれ実装、実行可能である。
【０２０１】
また、本実施形態では、抵抗Ｒ１はキャパシタＣ１に電荷を充電するために備えられている。この抵抗Ｒ１の代わりに、ｎ型トランジスタを備えてもよい。抵抗Ｒ１の代わりにｎ型トランジスタを備えた電子回路３５０の構成を、図１６を用いて説明する。電子回路３５０は、電子回路３００と比較して電流供給回路が異なる。他の構成要素は同様であるので、同じ符号を付して説明を省略する。
【０２０２】
電流供給回路３２０は、電流供給回路３１０と異なり、抵抗Ｒ１の代わりにｎ型トランジスタとしてＮＭＯＳトランジスタＭｎｃを備えている。ＮＭＯＳトランジスタＭｎｃは、第１の実施形態で説明した他の種類のｎ型トランジスタでもよい。また、図１６には表されていないが、ＰＭＯＳトランジスタＭｎｃと接続点Ｄｎｃの間にバッファが備えられていてもよい。
【０２０３】
ＮＭＯＳトランジスタＭｎｃのドレイン端子およびソース端子の接続は抵抗Ｒ１の接続と同様である。ＮＭＯＳトランジスタＭｎｃのゲート端子は、接続点Ｄｐｃ、レベルシフタ１０３および１０４を通じて、制御回路１０１に接続されている。すなわち、ＮＭＯＳトランジスタＭｎｃは、制御回路１０１からの電圧を受けて駆動する。
【０２０４】
このＮＭＯＳトランジスタＭｎｃはキャパシタＣ１に電荷を充電するために備えられており、半導体スイッチング素子１が駆動している間に、制御回路１０１の電圧を受けて駆動し、キャパシタＣ１に電荷を充電する。
【０２０５】
抵抗Ｒ１からＮＭＯＳトランジスタＭｎｃとすることで、キャパシタＣ１に電荷を充電するタイミングを制御回路１０１が決定することができる。また、抵抗Ｒ１のインピーダンスは、駆動するＮＭＯＳトランジスタＭｎｅｘ１のインピーダンスよりも高いので、ＮＭＯＳトランジスタＭｎｃとすることで、よりキャパシタＣ１に電荷を充電しやすくすることができる。
【０２０６】
また、本実施形態において、図１５ではＮＭＯＳトランジスタＭｎｅｘ１は１つだけだったが、複数であってもよい。このような電子回路３６０は、図１７に表されている。すなわち、電子回路３６０の電流供給回路３３０では、キャパシタＣ１および複数のＮＭＯＳトランジスタＭｎｅｘｋ（ｋは１以上の整数）は並列で抵抗Ｒ１およびキャパシタＣ１に接続されている。図１４では、ｋ＝３として、３つのＮＭＯＳトランジスタＭｎｅｘｋが備えられている。ここで、ＮＭＯＳトランジスタＭｐｅｘｋの数および駆動力Ｗｎｅｘｋはそれぞれ任意に取りうる。他の構成要素については同様であるので、同じ符号を付して説明を省略する。
【０２０７】
ＮＭＯＳトランジスタＭｎｘと同様に、ＮＭＯＳトランジスタＭｎｅｘｋもバッファＢｎｅｘｋにゲート端子が接続されている。ＮＭＯＳトランジスタＭｎｅｘｋは、接続点Ｄｎｅｘｋ、レベルシフタ１０３および１０４を通じて制御回路１０１と接続されている。すなわち、ＮＭＯＳトランジスタＭｎｅｘｋは、制御回路１０１から電圧を受けて駆動する。
【０２０８】
抵抗Ｒ１およびキャパシタＣ１に並列して複数のＮＭＯＳトランジスタＭｎｅｘｋとすることで、第１の実施形態で説明したＮＭＯＳの駆動力Ｗｎｓを様々に取ることができる。本実施形態では、ＮＭＯＳトランジスタＭｎｅｘ１を駆動させることで微分値Ｄｉが目標微分値Ｄｔをなる場合を説明したが、複数のＮＭＯＳトランジスタＭｎｅｘｋとすることで、様々な目標微分値Ｄｔに対応することができる。
【０２０９】
また、第２の実施形態で説明した電子回路２００、２５０および２６０と、本実施形態で説明した電子回路３００、３５０および３６０と組み合わせてもよい。例えば、電子回路２６０と電子回路３６０を組み合わせ、図１８に示す電子回路３７０としてもよい。電子回路３７０の電流供給回路３４０の接続関係は、電子回路２６０の電流供給回路２３０と電子回路３６０の電流供給回路３３０を組み合わせたものである。
【０２１０】
以上説明したように、抵抗Ｒ１とキャパシタＣ１と新たにｎ型トランジスタをさらに備え、キャパシタＣ１とこの新たなｎ型トランジスタを並列に抵抗Ｒ１に接続した電流供給回路とすることで、第１の実施形態で説明した効果に加えて、半導体スイッチング素子１の立ち下げにおいて意図しない再駆動が行われることを防ぐことができる。また、この新たなｎ型トランジスタは複数であってもよいし、抵抗Ｒ１はｎ型トランジスタであってもよい。
【０２１１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１２】
１：半導体スイッチング素子
１００：電子回路
１０１：制御回路
１０２：検知回路
１０３：レベルシフタ
１０４：レベルシフタ
１０５：記憶部
１１０：電流供給回路
１５０：電子回路
１６０：電子回路
２００：電子回路
２１０：電流供給回路
２２０：電流供給回路
２５０：電子回路
Ｍｐ０、Ｍｐ１、…、Ｍｐ５：ＰＭＯＳトランジスタ
Ｍｎ０、Ｍｎ１、…、Ｍｎ５：ＮＭＯＳトランジスタ
Ｂｐ０、Ｂｐ１、…、Ｂｐ５、Ｂｎ０、Ｂｎ１、…、Ｂｎ５：バッファ
Ｄｐ０、Ｄｐ１、…、Ｄｐ５、Ｄｎ０、Ｄｎ１、…、Ｄｎ５：接続点
Ｖｇ：ゲート電圧
Ｉｇ：ゲート電流
Ｖｄｓ：ドレイン端子およびソース端子間の電圧
Ｒ１：抵抗
Ｃ１：キャパシタ
Ｒｇ：寄生抵抗
Ｃｇｄ：寄生キャパシタ
Ｃｇｓ：寄生キャパシタ
Ｍｐｅｘ１、…、Ｍｐｅｘ３：ＰＭＯＳトランジスタ
Ｂｐｅｘ１、…、Ｂｐｅｘ３：バッファ
Ｄｐｅｘ１、…、Ｄｐｅｘ３：接続点
Ｍｐｃ：ＰＭＯＳトランジスタ
Ｄｐｃ：接続点
Ｍｎｅｘ１、…、Ｍｎｅｘ３：ＮＭＯＳトランジスタ
Ｂｎｅｘ１、…、Ｂｎｅｘ３：バッファ
Ｄｎｅｘ１、…、Ｄｎｅｘ３：接続点
Ｍｎｃ：ＮＭＯＳトランジスタ
Ｄｎｃ：接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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