(57)【要約】      （修正有）【課題】エッチングされる積層構造の側壁の損傷や汚染を低減する。【解決手段】クロスポイントアレイを製造する方法は、メモリセル材料積層をパターン化することをさらに含み、これは、メモリセル材料積層の第一および第二のアクティブ材料のうちの少なくとも一つを通じてエッチングすることと、第一および第二のアクティブ材料のうちの一方を通じてエッチングした後、第一および第二のアクティブ材料のうちの少なくとも一つの側壁上に保護ライナーを形成することと、第一および第二のアクティブ材料の一方の側壁上に保護ライナーを形成した後、メモリセル材料積層をさらにエッチングすることと、を含む。【選択図】なし【特許請求の範囲】
【請求項１】
基板と、
前記基板の上の下部導線と、
前記下部導線の上の上部導線と、
前記下部導線と前記上部導線との間のメモリセル積層であって、
ストレージ素子と、
前記ストレージ素子と前記下部導線との間の横方向の平坦領域と
を含み、
前記横方向の平坦領域と前記上部導線との間の前記メモリセル積層の全ての部分は、前記横方向の平坦領域よりも幅が短く、
前記横方向の平坦領域と前記下部導線との間の前記メモリセル積層の全ての部分は、前記横方向の平坦領域の幅と少なくとも同程度である、
前記メモリセル積層と
を含む、メモリデバイス。
【請求項２】
前記横方向の平坦領域は第１の幅を有し、
前記ストレージ素子は、前記第１の幅よりも小さい第２の幅を有し、
前記第２の幅は、前記ストレージ素子と前記上部導線との間の前記メモリセル積層の全ての部分と少なくとも同程度である、
請求項１に記載のメモリデバイス。
【請求項３】
前記下部導線は第１の方向に延び、
前記上部導線は、前記第１の方向とは異なる第２の方向に延び、
前記横方向の平坦領域は、前記第１の方向から見た時に、及び前記第２の方向から見た時に前記ストレージ素子よりも幅が広い、
請求項１に記載のメモリデバイス。
【請求項４】
前記ストレージ素子と前記下部導線との間の電極であって、前記電極の上面は前記横方向の平坦領域を含む、前記電極と、
誘電体材料であって、
前記導電体材料の第１の部分は、前記下部導線から前記上部導線まで延び、前記電極の第１の側壁と接触し、前記導電体材料の前記第１の部分の厚さは、前記メモリセル積層と第２のメモリセル積層との間の間隔よりも小さく、
前記導電体材料の第２の部分は、前記下部導線から前記上部導線まで延び、前記電極の第２の側壁と接触し、前記導電体材料の前記第２の部分の厚さは、前記メモリセル積層と第３のメモリセル積層との間の間隔よりも小さい、
前記誘電体材料と
を更に含む、請求項１に記載のメモリデバイス。
【請求項５】
前記誘電体材料の前記第１の部分は、前記電極の前記上面に接触し、
前記誘電体材料の前記第２の部分は、前記電極の前記上面に接触する、
請求項４に記載のメモリデバイス。
【請求項６】
前記誘電体材料の前記第１の部分と前記ストレージ素子の第１の側壁との間の第１の保護ライナーであって、前記第１の保護ライナーは、前記電極の前記上面から前記上部導線まで延びる、前記第１の保護ライナーと、
前記誘電体材料の前記第２の部分と前記ストレージ素子の第２の側壁との間の第２の保護ライナーであって、前記第２の保護ライナーは、前記電極の前記上面から前記上部電極まで延びる、前記第２の保護ライナーと
を更に含む、請求項４に記載のメモリデバイス。
【請求項７】
前記メモリセル積層は、前記ストレージ素子の上に第２の電極を含み、
前記第１の保護ライナーは、前記電極の前記上面、前記ストレージ素子の前記第１の側壁、及び前記第２の電極の第１の側壁と接触し、
前記第２の保護ライナーは、前記電極の前記上面、前記ストレージ素子の前記第２の側壁、及び前記第２の電極の第２の側壁と接触する、
請求項６に記載のメモリデバイス。
【請求項８】
前記第１の保護ライナーは、前記上部導線におけるよりも前記電極の前記上面において厚く、
前記第２の保護ライナーは、前記上部導線におけるよりも前記電極の前記上面において厚い、
請求項６に記載のメモリデバイス。
【請求項９】
前記導電体材料の前記第１の部分は、前記下部導線において第１の距離だけ前記導電体材料の前記第２の部分から分離され、
前記導電体材料の前記第１の部分は、前記上部導線において第２の距離だけ前記導電体材料の前記第２の部分から分離され、前記第２の距離は前記第１の距離よりも小さい、
請求項４に記載のメモリデバイス。
【請求項１０】
前記導電体材料の前記第１の部分は、前記電極の前記第１の側面及び前記電極の前記上面とコンフォーマルであり、
前記導電体材料の前記第２の部分は、前記電極の前記第２の側面及び前記電極の前記上面とコンフォーマルである、
請求項４に記載のメモリデバイス。
【請求項１１】
前記ストレージ素子は、カルコゲナイド材料を含む、請求項１に記載のメモリデバイス。
【請求項１２】
基板と、
前記基板の上に配置され、第１の方向に延びる下部導線と、
前記下部導線の上に配置され、前記第１の方向とは異なる第２の方向に延びる上部導線と、
前記上部導線と前記下部導線との間に挟まれたメモリセル積層であって、横方向の平坦領域の下の前記メモリセル積層の第１の幅が前記横方向の平坦領域の上の前記メモリセル積層の第２の幅よりも幅が広いように、前記メモリセル積層は、前記第１の方向から見た時に前記横方向の平坦領域を含む、前記メモリセル積層と
を含む、メモリデバイス。
【請求項１３】
前記横方向の平坦領域の下の前記メモリセル積層の前記第１の幅は、前記横方向の平坦領域の上の前記メモリセル積層の前記第２の幅よりも、約１０％と約５０％の間で幅が広い、請求項１２に記載のメモリデバイス。
【請求項１４】
前記メモリセル積層は、アクティブ素子を含み、前記横方向の平坦領域は、前記アクティブ素子と前記下部導線との間にある、請求項１２に記載のメモリデバイス。
【請求項１５】
前記メモリセル積層は、
前記アクティブ素子と前記上部導線との間の上部電極と、
前記アクティブ素子と前記下部導線との間の下部電極と
を更に含む、請求項１４に記載のメモリデバイス。
【請求項１６】
前記横方向の平坦領域は、前記下部電極の表面を含む、請求項１５に記載のメモリデバイス。
【請求項１７】
前記メモリセル積層は、前記アクティブ素子の下に第２のアクティブ素子を更に含み、前記横方向の平坦領域は、前記第２のアクティブ素子と前記下部導線との間にある、請求項１４に記載のメモリデバイス。
【請求項１８】
前記メモリセル積層は、前記アクティブ素子と前記第２のアクティブ素子との間に第２の横方向の平坦領域を更に含む、請求項１７に記載のメモリデバイス。
【請求項１９】
下部導線と、
前記下部導線の上の上部導線と、
前記下部導線と前記上部導線との間のメモリセル積層であって、下部電極と、ストレージ素子と、上部電極とを含む前記メモリセル積層であって、前記下部電極の表面は、横方向の平坦領域を含む、前記メモリセル積層と、
前記横方向の平坦領域、前記ストレージ素子の第１の側壁、及び前記上部電極の第１の側壁と接触する第１の保護ライナーと、
前記横方向の平坦領域、前記ストレージ素子の前記第１の側壁とは反対側の前記ストレージ素子の第２の側壁、及び前記上部電極の前記第１の側壁とは反対側の前記上部電極の第２の側壁とに接触する第２の保護ライナーと
を含む、メモリデバイス。
【請求項２０】
前記下部電極の第１の側壁と、及び前記第１の保護ライナーと接触する第１のシーリング誘電体と、
前記下部電極の前記第１の側壁とは反対側の前記下部電極の第２の側壁と、及び前記第１の保護ライナーと接触する第２のシーリング誘電体と
を更に含む、請求項１９に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される本発明の主題は、概して、集積回路デバイスに関し、より詳細には、クロスポイントメモリアレイおよびそれを製造するための方法に関する。
【背景技術】
【０００２】
一般的に、クロスポイントメモリアレイとは、第一組の導線（例えば、ワード線）と、第一組の導線に重なり、かつ交差する第二組の導線（例えば、ビット線）との間の交差接合に配置され、電気的に接続されたメモリ素子を有するメモリアレイのことを称する。幾つかのクロスポイントメモリアレイは、メモリ素子にわたって適用される信号によってその抵抗が変化することができる材料を組み込む。抵抗変化材料の例は、相変化材料を含む。
【０００３】
クロスポイントメモリアレイの製造は、積層構造に複数の素子を有するメモリ素子をパターン化することを含むことができる。メモリ素子をパターン化することは、積層構造、例えば、ラインの積層を形成するために材料の積層の少なくとも一部をエッチングすることをしばしば含むが、エッチングされる積層構造の側壁の損傷および汚染などの望ましくない影響を結果として生じ得る。このように、このような望ましくない影響を最小限化することができる製造方法が必要とされている。
【図面の簡単な説明】
【０００４】
請求された本発明の主題は、本明細書の結論部分に詳細に記述される。しかしながら、ある目的、特徴および／または利点とともに、動作の組織化および／または方法は、添付の図面と共に読解された場合に、以下の詳細な説明を参照することによってより理解され得る。
【図１】幾つかの実施形態によるメモリセルの三次元概略図である。
【図２Ａ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｂ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｃ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｄ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｅ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｆ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｇ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｈ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｉ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｊ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｋ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｌ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｍ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図２Ｎ】幾つかの実施形態による製造段階におけるメモリセルの中間構造の三次元概略図である。
【図３Ａ】幾つかの実施形態によるメモリセルの構造の断面図であって、この断面はｙ−ｚ平面において描かれる。
【図３Ｂ】幾つかの実施形態によるメモリセルの構造の断面図であって、この断面はｙ−ｚ平面において描かれる。
【図３Ｃ】幾つかの実施形態によるメモリセルの構造の断面図であって、この断面はｙ−ｚ平面において描かれる。
【図４】幾つかの実施形態によるメモリセルの構造の断面図であって、この断面はｘ−ｚ平面において描かれる。
【図５Ａ】幾つかの実施形態によるメモリセルの構造の断面図であって、この断面はｙ−ｚ平面において描かれる。
【図５Ｂ】幾つかの実施形態によるメモリセルの構造の断面図であって、この断面はｙ−ｚ平面において描かれる。
【図５Ｃ】幾つかの実施形態によるメモリセルの構造の断面図であって、この断面はｙ−ｚ平面において描かれる。
【０００５】
図面内の特徴は、必ずしも同一の縮尺で描かれているとは限らず、図示された方向とは異なる方向に延びることもある。種々の軸および方向は、本明細書の議論を容易にするために図示されているが、特徴は、異なる方向に延びてもよいことが理解されるだろう。
【発明を実施するための形態】
【０００６】
上述されたように、一般的に、クロスポイントメモリアレイは、第一組の導線（例えば、ワード線）と、第一組の導線に重なり、かつ交差する第二組の導線（例えば、ビット線）との間の交差接合に配置され、電気的に接続されたメモリ素子を有するメモリアレイのことを称する。メモリセルは、信号に応じてそのメモリ状態を変化させることができ、この信号は、電圧または電流パルスなどの電気信号とすることができる。幾つかのメモリセルは、抵抗変化セルとときには呼ばれるが、抵抗変化材料を組み込み、その電気抵抗は、抵抗変化材料に接続された第一および第二の導線を通じて提供される電気信号によって変化させることができる。このような抵抗変化材料のうちの一つのカテゴリーは、相変化材料のカテゴリーであり、カルコゲナイド材料を含むがそれには限定されない。
【０００７】
クロスポイントメモリアレイ内のメモリセルは、積層構造に配置された複数の素子を含むことができる。例えば、メモリセルは、ストレージ素子とセレクタ素子とを含むことができ、ストレージ素子およびセレクタ素子を接続し、ストレージ素子とセレクタ素子とを導線にさらに接続する電極も含むことができる。このような電極は、隣接する機能的素子の間の反応または相互拡散を防ぐために使用されてもよいが、選択された材料によっては使用されなくてもよい。複数の素子を有するメモリセルをパターン化することは、しばしば、例えばラインの積層などの積層構造を形成するために材料の積層の少なくとも一部をエッチングすることを含むが、エッチングされる積層構造の側壁の損傷および／または相互汚染などの望ましくない影響を結果として生じ得る。例えば、エッチング中に、ストレージ素子またはセレクタ素子のうちの一つの側壁は、化学的および／または物理的に損傷され得る。相互汚染は、エッチングされる材料のうちの一つの再堆積および／または別の素子上における副産物のエッチングから生じ得る。例えば、セレクタ材料由来の素子は、ストレージ材料の側壁を汚染し得るし、逆もまたあり得る。同様の損傷および／または相互汚染は、ストレージまたはセレクタ素子の材料、電極材料、導線材料または積層エッチングプロセスの一部としてエッチングされ得る任意の他の材料のうちの一つ以上にわたって生じ得る。さらに、汚染物質は、その後のプロセスで熱的に挿入され、それによって、製造歩留まりと同様に最終的なデバイスの特性に意図されない、望ましくない影響を引き起こす。したがって、このような望ましくない影響を最小限化することができる製造方法が必要とされている。
【０００８】
幾つかの実施形態によるメモリデバイスの製造方法は、メモリセル材料積層を形成することと、メモリセル材料積層をパターン化することとを含む。メモリセル材料積層を形成することは、第一のアクティブ材料と、第一のアクティブ材料の上の第二のアクティブ材料とを形成する、例えば堆積することを含む。幾つかの実施形態においては、第一および第二のアクティブ材料のうちの一方はストレージ材料を含み、第一および第二のアクティブ材料のうちの他方は、セレクタ材料を含む。メモリセル材料積層をパターン化することは、メモリセル材料積層の第一および第二のアクティブ材料のうちの少なくとも一つを通じてなど、メモリセル材料積層の一部を通じてエッチングすることと、全体のメモリセル材料積層のエッチングの完了前に側壁上に保護ライナーを形成することと、を含むことができる。保護ライナーを形成した後、セル材料積層は、セル積層エッチングを完了するためにさらにエッチングすることができる。このように、セル積層のさらなるエッチング中に遊離され得るエッチング生成物が、その側壁が保護ライナーで被覆された部分の汚染を防ぐように、その側壁が保護ライナーで被覆されるメモリセル積層の一部は、セル積層のさらなるエッチング中に保護される。エッチングは、物理エッチング、化学エッチングまたは反応性イオンエッチングなど二つの組み合わせを含むドライエッチングとすることができる。
【０００９】
図１は、一実施形態によるクロスポイントメモリアレイ内のメモリセル１０を図示する。図１におけるメモリセル１０は、ｙ方向に延びる列ライン２０と、ｘ方向に延びる行ライン２２との間の積層構造に配置された抵抗変化メモリセルである。一つの列ライン２０と一つの行ライン２２との間に挟まれた単一のメモリセル１０が図示されるが、メモリアレイは、複数の列ライン２０と複数の行ライン２２との間の複数の交点に形成されるさらなるメモリセルを含むことができることが理解されるだろう。列ライン２０は、代替的に、ビット線もしくはデジット線、またはより一般的にはアクセス線とも称することができ、行ライン２２は、代替的に、ワード線またはこれもより一般的にはアクセス線とも称することができ、業界の慣習によって、これらの指定は逆にすることもできる。行ラインおよび列ライン２２、２０は、例えば、アレイ内のセルとドライバ回路との間の電圧または電流パルスなど電気信号を伝送するように構成された導線である。メモリセル１０は、セレクタ素子３８とストレージ素子３４とを含むメモリセル積層３０を含み、図示された実施形態においては、これらの素子は、中間電極３６によって分離される。メモリセル積層３０は、セレクタ素子３８と行ライン２２との間の第一の電極４０と、列ライン２０とストレージ素子３４との間の第二の電極３２とをさらに含む。
【００１０】
図１の図示された実施形態から改変された実施形態が可能である。例えば、図１に図示された実施形態は、一次元で横方向に限定され、列ライン２２の上にｘ方向に延びるライン構造として構成された第一の電極４０と、二次元で横方向に限定された構造として構成された第二の電極３２と、を図示しているが、逆の構成が可能であり、その場合には、第一の電極４０が二次元で横方向に限定された構造として構成され、第二の電極３２が一次元で横方向に限定され、行ライン２０の下にｙ方向に延びるライン構造として構成される。他の実施形態においては、第一および第二の電極４０および３２の双方は、一次元または二次元で横方向に限定することができる。さらに、他の実施形態においては、積層構造内のストレージ素子３４とセレクタ素子３８の位置は、互いに入れ替えられてもよい。さらに他の実施形態においては、セレクタ素子３８は省略されてもよい。さらに他の実施形態においては、第一、第二および中間電極のうちのいずれか一つが、隣接するストレージ、セレクタおよび導線材料の適合性または反応性によっては省略されてもよい。さらに、“行”および“列”の指定は、交換可能であり、行および列は、一般的には垂直であるが、９０°以外の角度で互いに交差してもよい。
【００１１】
ストレージ素子３４の例は、他の種類のストレージ素子の中でも、カルコゲナイドベースの相変化ストレージ素子、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）ストレージ素子（例えば、ＮｉＯ、ＨｆＯ２、ＺｒＯ２、Ｃｕ２Ｏ、ＴａＯ２、Ｔａ２Ｏ５、ＴｉＯ２、ＳｉＯ２、Ａｌ２Ｏ３）、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）ストレージ素子（例えば、金属がドープされたカルコゲナイド）および／またはスピントランスファートルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）ストレージ素子を含む。
【００１２】
セレクタ素子３８の例は、他の二端子デバイスの中でも、ダイオード、オボニック閾値スイッチ（ＯＴＳ）、トンネル接合、またはイオン電気伝導混合スイッチ（ＭＩＥＣ）などの二端子デバイス（例えば、スイッチ）を含む。あるいは、セレクタ素子３８の例は、他のスイッチング素子の中でも、電界効果トランジスタ（ＦＥＴ）、またはバイポーラ接合トランジスタ（ＢＪＴ）などの三端子デバイス（例えば、スイッチ）を含む。
【００１３】
幾つかの実施形態においては、ストレージ素子およびセレクタ素子３４、３８のうちの一方またはその双方は、カルコゲナイド材料を含むことができる。ストレージ素子およびセレクタ素子３４、３８の双方がカルコゲナイド材料を含むとき、ストレージ素子３４は、室温で不揮発性の相変化を経験し得るカルコゲナイド材料を含むことができる。一方、セレクタ素子３８は、同様の不揮発性相変化を経験しないカルコゲナイド材料を含むことができる。
【００１４】
幾つかの実施形態においては、ストレージ素子３４は、他のカルコゲナイド合金系の中でも、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＩＳＴ）合金系内の元素のうちの少なくとも二つを含む合金、例えば、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など、または、ゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＧＳＴ）合金系内の元素のうちの少なくとも二つを含む合金、例えば、Ｇｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７などのカルコゲナイド組成物を含む相変化材料を含む。本明細書で用いられるような、ハイフンで接続された化学組成表記は、特定の混合物または化合物内に含まれる元素を示すものであり、示された元素を含むすべての化学量論を表すことが意図される。相変化ストレージ素子で使用することができる他のカルコゲナイド合金系は、例えば、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｉｎ−Ｇｅ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−ＰｄおよびＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含む。
【００１５】
幾つかの実施形態においては、セレクタ素子３８は、ある側上で中間電極３６を通じてストレージ素子３４に電気的に結合され、他の側上で第一の電極４０を通じて行ライン２２に電気的に接続されたたカルコゲナイド材料を含む。カルコゲナイド材料を有するセレクタデバイスは、オボニック閾値スイッチ（ＯＴＳ）として時に称され得る。ＯＴＳは、ストレージ素子３４に対して上述されたカルコゲナイド合金系のうちの任意の一つを含むカルコゲナイド組成物を含んでもよい。さらに、セレクタ素子は、ヒ素（Ａｓ）などの結晶化を抑制するための元素をさらに含んでもよい。ＯＴＳ材料の例は、とりわけ、Ｔｅ−Ａｓ−Ｇｅ−Ｓｉ、Ｇｅ−Ｔｅ−Ｐｂ、Ｇｅ−Ｓｅ−Ｔｅ、Ａｌ−Ａｓ−Ｔｅ、Ｓｅ−Ａｓ−Ｇｅ−Ｓｉ、Ｓｅ−Ａｓ−Ｇｅ−Ｃ、Ｓｅ−Ｔｅ−Ｇｅ−Ｓｉ、Ｇｅ−Ｓｂ−Ｔｅ−Ｓｅ、Ｇｅ−Ｂｉ−Ｔｅ−Ｓｅ、Ｇｅ−Ａｓ−Ｓｂ−Ｓｅ、Ｇｅ−Ａｓ−Ｂｉ−ＴｅおよびＧｅ−Ａｓ−Ｂｉ−Ｓｅを含む。
【００１６】
電極３２、３６、４０は、メモリセルの演算素子を電気的に接続するが、材料間の反応を防ぐ材料を含むことができる。例えば、ストレージ素子３４およびセレクタ素子３８がカルコゲナイド材料を含む場合、その材料の相互拡散を防ぐためにこれらの素子間と、これらの素子と其々の隣接する導線、特に金属材料で形成された導線との間にも、非反応性導体を配置することが有利なことがある。適切な電極材料の例は、例えば、炭素（Ｃ）；ｎ型にドープされたポリシリコンおよびｐ型にドープされたポリシリコン；Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、ＴａおよびＷを含む金属；ＴｉＮ、ＴａＮ、ＷＮおよびＴａＣＮを含む導電性金属窒化物；ケイ化タンタル、ケイ化タングステン、ケイ化ニッケル、ケイ化コバルトおよびケイ化チタンを含む導電性金属ケイ化物；ＲｕＯ２を含む導電性金属酸化物などの一つ以上の導電性および半導電性材料を含む。
【００１７】
さらに、行ライン２２および列ライン２０は、メモリアレイ内のメモリセルにアクセスするための電流を伝達するための導線を形成するのに適切なあらゆる導電性および／または半導電性材料を含むことができる。行ライン２２および列ライン２０を形成するのに適切な導電性／半導電性材料の例は、ｎ型にドープされたポリシリコンまたはｐ型にドープされたポリシリコン；Ａｌ、ＣｕおよびＷを含む金属；ＴｉＮ、ＴａＮ、ＴａＣＮを含む導電性金属窒化物および他の導電性材料を含む。電極３２または４０のうちの一方が省略される実施形態においては、行ライン２２または列ライン２０は、電気信号を伝送するのに加えてセル電極としても機能することができる。
【００１８】
以下には、メモリセルの幾つかの実施形態がカルコゲナイド材料を含むストレージ素子およびセレクタ素子に関する或る特徴を有するものとして記述され得るが、実施形態はこのようなストレージおよびセレクタ材料に限定されることはないことが理解されるだろう。例えば、幾つかの実施形態においては、バイポーラ接合トランジスタまたはダイオードなどのカルコゲナイド材料を含まないセレクタ素子を含みつつ、メモリセルは、カルコゲナイド相変化材料を含むストレージ素子を含むことができる。幾つかの他の実施形態においては、カルコゲナイド相変化材料と類似の電気的挙動を示す別の材料が使用されてもよい。幾つかの他の実施形態においては、メモリセルは、酸化物ベースの抵抗変化酸化物材料などのカルコゲナイド材料を含まないストレージ素子を含みつつ、オボニック閾値スイッチング材料を含むセレクタ素子を含むことができる。さらに他の実施形態においては、メモリセルは、これらの機能のための個別のセレクタ素子がなくても、ストレージおよびセレクタ機能の双方を有するカルコゲナイド相変化材料を含むことができる。
【００１９】
図２Ａ−図２Ｎは、種々の実施形態によるメモリデバイスを製造する構造および方法を図示する中間メモリアレイ構造の三次元概略図である。図示された実施形態においては、製造は、メモリセル材料積層を部分的にエッチングすることと、メモリセルライン積層などの積層メモリセル構造を形成するためのエッチングの完了前に、部分的にエッチングされたメモリセル材料積層の露出された側壁を保護することとを含む。エッチングは、導線がメモリセル積層を有するように通常パターン化される、パターン化プロセスの一部とすることができる。図示されたプロセスにおいては、下部行ラインおよびより上部列ラインは、二つのマスクパターンを利用してパターン化され、中間メモリセル積層は、二つのマスクパターンのうちの各々によって部分的にパターン化される。
【００２０】
例示の明瞭性および容易性のために図示されないが、図示されたアレイ構造は、基板の上に形成され、基板は、とりわけ、種々の周辺および支持回路、例えば、上述された列ラインおよび行ラインを通じて、メモリアレイにこのような回路を接続するソケットおよびワイヤとともに、列および行ドライバ回路とセンス増幅器回路の一部を形成するＣＭＯＳトランジスタなどを含むことができることが理解されるだろう。さらに、基板は、一つ以上のメモリアレイまたはアレイの“デッキ”を含んでもよい。本明細書で用いられるように、基板という語は、その上に形成される集積構造と同様にバルク半導体基板を含むことができる。
【００２１】
本明細書を通して用いられるように、“サブトラクティブパターン化”とは、画定されるべき構造が材料の除去によってパターン化されるプロセスシーケンスのことを称する。例えば、“サブトラクティブパターン化プロセス”とは、まず、パターン化されるべき領域と重なるエッチングマスク構造をリソグラフィーによって提供することと、その後、エッチングすることによって、マスク構造によってマスクされた領域内の材料が保護される一方で、露出された領域内の材料はエッチング除去プロセスによって除去されることを含んでもよい。層の積層をサブトラクティブパターン化するためのプロセスステップの集合は、例えば、レジスト、ハードマスクおよび抗反射コーティングのうちの一つ以上を含むことができるエッチマスクパターンを提供することを含むことができる。レジストは、フォトリソグラフィープロセスによってパターン化されてもよく、そのパターンは、より低部のハードマスクおよび／または抗反射層へと転写することができる。他のリソグラフィー技術もまた可能であり、ハードマスク層なしのプロセスを含む。（複数の）ハードマスク層が含まれる場合、レジストは、下層の材料のエッチング中にハードマスクを用いる前に除去することができる。このようにエッチマスクパターンは、関心のある材料へのパターンの転写時点で、レジストおよび／またはハードマスク層によって提供することができる。エッチマスクパターンは、下層の材料がエッチング（例えば、ウェットまたはドライ）されることから保護するために、マスクパターンによって被覆された領域をブロックするが、エッチマスクパターンは、エッチングされる（複数の）材料の露出領域をエッチングするためにマスクパターンによって被覆されない領域を露出する。
【００２２】
図２Ａの中間アレイ構造１００ａを参照して、幾つかの実施形態によれば、メモリデバイスを製造する方法は、基板（図示せず）の上に下部導電性材料２２ａを形成することと、下部導電性材料２２ａの上にメモリセル材料積層３０ａを形成することと、セル材料積層３０ａの上に第一のハードマスク材料４２ａを形成することと、を含む。メモリセル材料積層３０ａを形成することは、今度は、下部導電性材料２２ａ上に下部電極材料４０ａを形成することと、下部電極材料４０ａ上にセレクタ素子材料３８ａを形成することと、セレクタ素子材料３８ａ上に中間電極材料３６ａを形成することと、中間電極材料３６ａ上にストレージ素子材料３４ａを形成することと、ストレージ素子材料３４ａ上に上部電極材料３２ａを形成することと、上部電極材料３２ａ上に第一のハードマスク材料４２ａを形成することと、を含む。材料のうちの各々は、スパッタリングまたは化学蒸着などによって、基板上に層をブランケット堆積することによって形成することができる。メモリセル積層は他の実施形態においては材料を省略または追加してもよいことが理解されるだろう。
【００２３】
図２Ｂの中間アレイ構造１００ｂを参照して、幾つかの実施形態によれば、メモリデバイスを製造する方法は、ｘ方向に延びる部分的にエッチングされた下部ライン積層４４ａを形成するために、図２Ａの中間アレイ構造１００ａのメモリセル材料積層をサブトラクティブパターン化することを含む。マスクがその上にパターン化された後、中間アレイ構造１００ａを有する基板は、ドライエッチングツールへと装填することができる。一実施形態においては、図２Ｂ−図２Ｅを参照して以下に記述されるプロセスは、ドライエッチングツール内で実施することができる。
【００２４】
部分的にエッチングされた下部ライン積層４４ａを形成するためのサブトラクティブパターン化は、ｘ方向に延びるラインを含むエッチマスクパターン（例えば、フォトレジストパターン）を形成することと、エッチマスクパターンライン間の露出領域をエッチングすることと、を含む。少なくとも上部アクティブ材料がエッチングされる。図２Ｂの図示された実施形態においては、ハードマスク材料４２ａ、上部電極材料３２ａ、ストレージ素子材料３４ａをエッチングすることは、中間電極材料３６ａ上のストレージ素子ライン３４ｂ、ストレージ素子ライン３４ｂ上の上部電極ライン３２ｂ、上部電極ライン３２ｂ上のハードマスクライン４２ｂを含む部分的にエッチングされた下部ライン積層４４ａを形成する。結果として生じる中間構造１００ｂは、シャロウトレンチによって分離された部分的にエッチングされた下部ライン積層４４ａを含む。
【００２５】
図２Ｂに図示された実施形態においては、エッチングプロセスは、その側壁を露出するために、ストレージ素子材料３４ａの一部を除去するが、ストレージ素子材料３４ａおよびセレクタ素子材料３８ａの垂直位置が幾つかの実施形態によって交換される実施形態においては、同様のエッチングプロセスが、セレクタ素子材料３８ａの一部を除去することができることが理解されるだろう。
【００２６】
さらに、図２Ｂに図示された実施形態においては、ストレージ材料３４ｂおよび上部電極３２ｂのうちの露出された側壁を、保護ライナーを使用してその後保護することができるように、エッチングは、中間電極材料３６ａのうちの少なくとも上部表面に延びるが、図２Ａの中間アレイ構造１００ａのどの（複数の）材料がその後のプロセス中に保護されようとしているかに依存して、エッチングプロセスは他の深さで停止することができる。例えば、幾つかの実施形態においては、図３Ａ−図３Ｃの以下の記述から理解されるように、エッチングプロセスは、その後、中間電極材料３６ａ、セレクタ素子材料３４ａ、底部電極材料４０ａおよび下部電極材料２２ａのうちの一つ以上を除去するように進行することができる。
【００２７】
図２Ｂを再度参照すると、部分的にエッチングされた下部ライン積層４４ａを形成することは、その後の保護用にストレージ材料の厚さ全体を通った側壁の露出を確実にするために、ストレージ材料ライン３４ｂの下にある材料、この場合は中間電極材料３６ａへと少なくとも部分的にエッチングすることを含むことができ、中間電極材料３６ａの厚さの一部を通った側壁の露出を結果として生じ得る。
【００２８】
一般的に、ドライエッチングプロセスは、除去される材料を有する揮発性化学化合物を形成するために、例えば、フッ素、塩素、臭素またはヨウ素含有蒸気化合物などのハロゲン化物のうちの少なくとも一つを含む種々のエッチャントを使用することによって化学反応を利用してもよい。幾つかの他のドライエッチングプロセスは、エッチャント自体、またはエッチャントと不活性イオンなどの他の種との組み合わせであり得る荷電種の加速度を使用することによって、物理的エネルギーを利用してもよい。反応性イオンエッチングなどのさらに他の幾つかのドライエッチングプロセスは、エッチング性能の最適化のために化学反応と物理的エネルギーの双方の組み合わせを利用してもよい。
【００２９】
図２Ｂの部分的にエッチングされた下部ライン積層４４ａをパターン化するための幾つかのドライエッチングプロセスは、エッチング速度および／またはプロファイルを向上させるために複数のサブプロセスを含むことが理解されるだろう。しかしながら、図２Ａの中間構造１００ａの種々の材料内の特定の材料を除去するように適合されたサブプロセスの結果として、望ましくない結果を生じることがある。例えば、ストレージ素子材料３４ａまで、ストレージ素子材料３４ａを含む材料を除去した後、エッチングプロセスが、中間電極材料３６ａとセレクタ素子材料３８ａをさらに除去し続ける場合、セレクタ素子材料３８ａなどの除去されるさらなる材料由来のエッチング副産物の原子、分子、またはクラスタは、例えば、ストレージ素子ライン３４ｂの側壁上など、いたるところで放出かつ再堆積することができる。セレクタ材料から放出された材料は、ストレージ素子ライン３４ｂの側壁またはバルク材料を汚染することがあり、その結果として、一例を挙げると、メモリセルの閾値／スイッチング電圧におけるシフトなど、結果として生じるメモリセルの電気的性能における意図されない変化を引き起こす。その電気的挙動を望ましくないように変化させる、ストレージ素子材料３４ａ内にその後組み込むことができるセレクタ材料３８ａから放出される材料の例は、とりわけ、Ｔｅ、Ａｓ、Ｇｅ、Ｓｉ、Ｐｂ、Ｓｅ、Ａｌ、Ｃ、ＢｉおよびＳｂを含む。より詳細には、ＡｓおよびＳｅは、ＧＳＴなどのカルコゲナイドストレージ材料の挙動を変化させることができる。
【００３０】
無論、他の相互汚染は、除去される材料のうちのあらゆる材料、または既にエッチングされた材料のうちのあらゆる材料の既存の側壁上に再堆積されるエッチングの副産物によって生じ得る。このような汚染は、エッチング中またはウェットクリーンプロセスもしくは間隙充填プロセスなどのその後のプロセス中に生じ得る。
【００３１】
ドライエッチングプロセスの結果として生じ得るメモリセルの電気的性能におけるこのような意図されない変化を回避するために、中間構造１００ｂの積層をエッチングし続ける前に、例えば、図２Ｂの部分的にエッチングされた下部ライン積層４４ａを形成するために、部分的にエッチングした後で、エッチングされた層の側壁上に保護ライナーを形成することが有利であり得る。このように、以下の記述においては、図２Ｂなどの部分的にエッチングされた下部ライン積層４４ａの側壁上に保護ライナーを形成する方法が記述される。
【００３２】
図２Ｃの中間アレイ構造１００ｃを参照し、幾つかの実施形態によれば、メモリデバイスを製造する方法は、保護ライナー４６ａで被覆された側壁を有する部分的にエッチングされた下部ライン積層４４ｂを形成するために、側壁を含む図２Ｂの部分的にエッチングされた下部ライン積層４４ａの表面上に保護ライナー４６ａを形成することを含む。結果として生じる中間構造１００ｃは、シャロウトレンチ（一つが図示される）によって分離された部分的にエッチングされた下部ライン積層４４ａ（図２Ｂ）と、シャロウトレンチの側壁および底面上に形成された保護ライナー４６ａとを含む。
【００３３】
幾つかの実施形態においては、保護ライナー４６ａは、フッ化炭素材料を含むことができる。本明細書で用いられるように、フッ化炭素材料は、長距離秩序を有し得るか、有し得ない炭素とフッ素とを有するあらゆる材料を含み、ポリマー鎖および非晶質材料を含む。このようなフッ化炭素材料は、堆積およびエッチングプロセスのうちの少なくとも一つのために構成されるプロセスチャンバ内で堆積することができる。有利には、フッ化炭素材料は、下部ライン積層を画定するためのその後のエッチングプロセスを実施するためと同様に、図２Ｂの部分的にエッチングされた下部ライン積層４４ａを形成するために使用されるのと同一のドライエッチングチャンバ内で、ｉｎ−ｓｉｔｕで堆積することができる。ｉｎ−ｓｉｔｕで保護ライナーを堆積することによって、追加の処理時間、設備および材料を減少することができる。例えば、プラズマおよびフッ化炭素反応ガス種を使用して堆積されるフッ化炭素材料は、幾つかを挙げると、ＣＨ２Ｆ２、ＣＦ、ＣＦ２、ＣＦ４、Ｃ４Ｆ６、Ｃ４Ｆ８、ＣＯＦ３、ＣＨＦ３などＣとＦを含む。
【００３４】
幾つかの実施形態においては、保護ライナー４６ａを形成することは、図２Ｂの中間構造１００ｂの全ての露出表面を均一かつ実質的に被覆するコンフォーマルライナー材料を堆積することを含み、部分的にエッチングされた下部ライン積層４４ａの側壁と、隣接する部分的にエッチングされた下部ライン積層４４ａの間のライン間積層領域とを含む。上部アクティブ材料のうちの少なくとも側壁が被覆される。図示された実施形態においては、ハードマスクライン４２ｂの側壁、上部電極ライン３２ｂ、ストレージ素子ライン３４ｂおよび中間電極材料３６ａの露出された側壁が被覆される。本明細書で用いられるように、コンフォーマル材料は、堆積された表面の様々な部分において実質的に同一の厚さを有する。このように、コンフォーマルであるとき、保護ライナー４６ａは、隣接する部分的にエッチングされた下部ライン積層４４ｂの間の中間電極材料３６ａと同様に、部分的にエッチングされた下部ライン積層４４ｂの上面および側壁において実質的に同一の厚さを有する。
【００３５】
コンフォーマルな保護ライナー４６ａは、（以下にさらに記述される）その後のスペーサ構造形成を有利に可能にすることができることが理解されるだろう。図２Ｂが結果とし生じる垂直方向のエッチング用に使用される条件と比較すると、堆積中のより低い基板バイアスおよび／またはより高いチャンバー圧力などの幾つかのプロセス条件は、コンフォーマル保護ライナー４６ａの形成を容易にすることができる。如何なる理論に拘束されることもなく、このようなプロセス条件は、基板に向かってのエッチャント種の加速を遅らせることができる。例えば、ストレージ材料ライン３４ｂを画定するためのエッチング用のドライエッチング条件が、約１−２０ｍＴｏｒｒのより低い圧力と、約−２００Ｖから−５００Ｖの高い基板バイアスを含む場合、圧力は、約３０−５０ｍＴｏｒｒに増加させ、基板バイアスは−５０Ｖから＋５０Ｖまで減少させることができ、特に、保護ライナー４６ａのより大きい等方性処理およびよりコンフォーマルな堆積のためには０Ｖ（基板バイアスがない）である。
【００３６】
他の実施形態においては、コンフォーマルな保護ライナー４６ａは、窒化シリコンなどの無機材料が使用できる場合には、ｅｘ ｓｉｔｕで堆積することができる。
【００３７】
保護ライナー４６ａの厚さは、図２Ｃにおけるストレージ素子ライン３４ｂと中間電極層３６ａの間の界面の上下の層の幅に結果として生じる変化を制御するのと同様に、相互汚染からの効率的な保護用に適合させることができる。幾つかの実施形態においては、保護ライナーは、同一の垂直高さで測定されたセルライン積層３０ｂの幅のうちの約５％から約２５％の間、または約１０％から２０％の間の厚さ、例えば、約１５％の厚さを有することができる。幾つかの実施形態においては、保護ライナーは、約１ｎｍから約２０ｎｍ、または約１ｎｍから約１０ｎｍ、例えば、約５ｎｍの厚さを有することができる。
【００３８】
図２Ｄの中間アレイ構造１００ｄを参照すると、メモリデバイスを製造する方法は、幾つかの実施形態によれば、部分的にエッチングされた下部ライン積層４４ｃの間のハードマスクライン４２ｂの上面と、中間電極材料３６ａの上面とを露出するために、図２Ｃの保護ライナー４６ａの水平部分を異方性除去することをさらに含む。残りの保護ライナー４６ｂは、部分的にエッチングされた下部ライン積層４４ｃの側壁を被覆し、ストレージライン３４ｂの側壁を含む。このような異方性除去は、業界では“スペーサエッチングプロセス”と称されることがあり、これは、主に垂直方向（ｚ方向）において材料を除去するように設計された方向性エッチングプロセスのことを称し、図２Ｃの保護ライナー４６ａは水平面（例えば、ｘ−ｙ平面内に形成された表面）から実質的または完全に除去されるが、保護ライナー４６ｂは垂直面（例えば、ｘ−ｚおよびｙ−ｚ平面内に形成された表面）にわたっては残るようにし、保護スペーサとも称することができる。シャロウトレンチの底面から保護ライナー材料を除去するための異方性エッチングの後、結果として生じる中間構造１００ｄは、シャロウトレンチによって分離された部分的にエッチングされた下部ライン積層４４ａと、シャロウトレンチの側壁表面上に形成された保護ライナー４６ｂとを含む。
【００３９】
スペーサエッチングは、以下の図２Ｅを参照して記述されたその後のエッチングと同一のドライエッチングチャンバ内で実施することができる。保護ライナー４６ａがドライエッチングツール内で、ｉｎ−ｓｉｔｕで形成される実施形態においては、図２Ｂ−図２Ｅのシーケンスのために、同一のツールを使用することができる。
【００４０】
図２Ｅの中間アレイ構造１００ｅを参照すると、幾つかの実施形態によれば、部分的にエッチングされた下部ライン積層４４ｃの間のハードマスクライン４２ｂの上面と中間電極材料３６ａの上面とを露出するために、図２Ｃの保護ライナー４６ａがいったん異方性エッチングされると、図２Ｄの中間アレイ構造１００ｄは、以前のステップで部分的にエッチングされた中間電極材料３６ａの残りの厚さを含むが、図２Ｅに図示されるように、完全にエッチングされた下部ライン積層４４ｄを画定するためにさらにエッチングされる。完全にエッチングされた下部ライン積層４４ｄは、底部から順に、基板上の下部導線２２、下部導線２２上のセルライン積層３０ｃ、セルライン積層３０ｃ上の残りのあらゆる第一のハードマスクライン４２ｂを含む。セルライン積層３０ｃは、下部導線２２上の下部電極ライン４０、下部電極ライン４０上のセレクタ素子ライン３８ｂ、セレクタ素子ライン３８ｂ上の中間電極ライン３６ｂ、中間電極ライン３６ｂ上のストレージ素子ライン３４ｂ、ストレージ素子ライン３４ｂ上の上部電極ライン３２ｂを含む。幾つかの状況下では、第一のハードマスク材料４２ａは、下部ライン積層４４ｄを形成するサブトラクティブパターン化プロセスの完了近くで実質的に除去されてもよいことが理解されるだろう。保護ライナー４６ｂは、上部または第二のアクティブ材料の側壁を保護し、図示された実施形態においては、それは、さらなるエッチング中にストレージ素子ライン３４ｂによって表される。具体的には、中間電極ライン３６ｂの上のストレージ素子ライン３４ｂ、上部電極ライン３２ｂおよびあらゆる残りのハードマスクライン４２ｂは、保護ライナー４６ｂによって被覆された側壁を有するが、積層の残りはより広い。なぜなら、それは、図２Ｅの完全にエッチングされた下部ライン積層４４ｄを形成するために保護ライナー４６ｂの影の下でエッチングされるからである。中間電極ライン３６ｂ、セレクタ素子ライン３８ｂ、下部電極ライン４０ｂおよび下部導線２２を含む、保護ライナー４６ｂの下の構造を形成するためのエッチング中に、ストレージ素子ライン３４ｂおよび上部電極ライン３２ｂを含む保護ライナー４６ｂによって被覆される構造の側壁上に直接再堆積することを防止しながら、放出または再スパッタリングされ得るあらゆるエッチング副産物は、保護ライナー４６ｂの側壁上に形成されてもよい。
【００４１】
図２Ｆを参照すると、幾つかの実施形態によれば、メモリデバイスを製造する方法は、ストレージ素子ライン３４ｂの側壁、上部電極ライン３２ｂおよびあらゆる残りのハードマスクライン４２ｂを露出するために、保護ライナー４６ｂを除去することをさらに含む。そうすることによって、保護ライナー４６ｂは、その表面が上述されたようなその上に再堆積されたスペーサ形状の保護ライナー４６ｂの下の層をエッチングすることによる副産物を有してもよく、セレクタ素子材料（例えば、Ａｓ、Ｓｅ）の原子、分子またはクラスタを含むが、副産物に対してストレージライン３４ｂの側壁を直接露出することなく除去することができる。種々の実施形態においては、保護ライナー４６ｂを除去するためのクリーニングは、ドライエッチングされた表面のクリーニング用に本技術分野で既知の、任意の適切なウェットおよび／またはドライクリーニングプロセスを使用して実施することができる。例えば、このようなクリーニングプロセスの一つは、約０％から１０％の間または約０％から５％の間の濃度で希釈フッ化水素酸（ＨＦ）を含む溶液を使用するウェットおよび／または蒸気クリーニングを含んでもよい。別のこのようなクリーニングプロセスは、約０％から２％の間、または約０％から約１％、または約０％から約０．５％の間の濃度でカルボン酸を含む溶液を使用するウェットおよび／または蒸気クリーニングを含んでもよい。他の実施形態においては、ｅｘ ｓｉｔｕ堆積された無機スペーサが使用される場合には、保護ライナーは、その後の処理を通してその位置に残ってもよく、最終生成物に残っていてもよい。
【００４２】
図２Ｆを参照すると、保護ライナー４６ｂの除去の結果として、保護ライナー４６ｂの形成前または形成後にその部分がエッチングされたか否かに依存して、完全にエッチングされた下部ライン積層４４ｅの異なる部分が、異なる幅を有することができることが理解されるだろう。図示された実施形態においては、保護ライナー４６ｂは、ストレージ素子ライン３４ｂを形成するためのエッチング後に形成されたため、中間電極ライン３６ｂの露出された上面の上下にある完全にエッチングされた下部ライン積層４４ｅの部分の幅は、図２Ｅにおける保護ライナー４６ｂの厚さに対応する量だけ異なることがある。幾つかの実施形態においては、セルライン積層のより広い部分とより狭い部分との間の幅の差は、同一の垂直方向レベルの直上で測定されたセルライン積層３０ｂの幅のうちの約１０％から約５０％の間、または約２０％から約４０％の間、例えば、約３０％であり得る。幾つかの実施形態においては、保護ライナーは、約１ｎｍから約２０ｎｍの間、または約１ｎｍから約１０ｎｍの間、例えば、約５ｎｍの厚さを有することができる。
【００４３】
図２Ｇを参照すると、幾つかの実施形態によれば、メモリデバイスを製造する方法は、中間アレイ構造１００ｇを形成するために、図２Ｆを参照して記述されたように保護ライナー４６ｂを除去した後、完全にエッチングされた下部ライン積層４４ｅの露出表面上のシーリング誘電体４７ａを形成することをさらに含む。ドライエッチングツールで、ｉｎｓｉｔｕで形成された保護ライナー４６ｂとは異なり、シーリング誘電体４７ａは、完全にエッチングされた下部ライン積層４４ｆの少なくとも幾つかの表面上に永久に残ることができる。幾つかの実施形態においては、シーリング誘電体４７ａは、ｙ次元（図２Ｈ−図２Ｎを参照）における積層、クリーニング、間隙充填および熱的プロセスを限定するためのその後のエッチングなどのその後のプロセスから下部ライン積層４４ｆの少なくとも一部を保護するのに適した誘電体を含むことができる。シーリング誘電体４７ａは、とりわけ、シリコン酸化物（例えば、ＳｉＯ２）、アルミニウム酸化物（例えば、Ａｌ２Ｏ３）などの酸化物材料と、窒化シリコン（例えば、Ｓｉ３Ｎ４）などの窒化物材料、またはその組み合わせを含むことができる。一般的に、シーリング誘電体４７ａは、熱およびプラズマ堆積技術を含む化学蒸着（ＣＶＤ）および原子層堆積（ＡＬＤ）などの適切なコンフォーマル堆積技術によって形成することができる。
【００４４】
図２Ｈを参照すると、幾つかの実施形態によれば、メモリデバイスを製造する方法は、第一の絶縁誘電領域４８ａを形成するために、絶縁誘電材料で図２Ｇの隣接する下部ライン積層４４ｆの間の空間を充填することをさらに含む。空間を充填するのに適した誘電材料は、例えば、シリコン酸化物を含むことができ、シリコン酸化物は、とりわけ、高密度プラズマ（ＨＤＰ）プロセス、スピン・オン・誘電（ＳＯＤ）プロセス、低大気圧化学蒸着（ＳＡＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセスなどの適切な間隙充填プロセスによって堆積されてもよい。分離誘電領域４８ａを形成するために、隣接する下部ライン積層４４ｇの間のライン間の空間が誘電材料で充填されると、中間アレイ構造は、上部にある間隙充填誘電体とハードマスクのあらゆる残りの部分を除去し、中間構造１００ｈの下部ライン積層４４ｇを完全に形成するために、分離誘電体領域４８ａおよびシーリング誘電体４７ｂによって挟まれる上部電極ライン３２ｂの交互する表面を含む実質的な平面を露出するために化学機械研磨することができる。
【００４５】
ここで、図２Ｉの中間アレイ構造１００ｉを参照すると、幾つかの実施形態によれば、メモリデバイスを製造する方法は、中間アレイ構造１００ｈの平面上の上部導電性材料２０ａを堆積することをさらに含む。上部導電性材料２０ａは、実質的に類似の材料を含むことができ、図２Ａの下部導電性材料２２ａに対して上述されたのと実質的に類似のプロセスを使用して形成することができる。
【００４６】
図２Ｊの中間アレイ構造１００ｊを参照すると、幾つかの実施形態によれば、メモリデバイスを製造する方法は、上部導線２０を含む部分的にエッチングされた壁構造５０ａを形成するために、サブトラクティブパターン化をさらに含む。部分的にエッチングされた壁構造５０ａを形成することは、下部ライン積層４４ａ（図２Ｂ）をパターン化するために上述されたのと類似の方法で、図示された実施形態においては、ｙ方向に直角に延びる、下層にある下部ライン積層４４ｇと交差するライン（例えば、フォトレジストライン、明瞭性のために図示されない）を含むエッチマスクパターンを形成することと、部分的にエッチングされた壁構造５０ａを形成するために露出領域をエッチングすることと、を含む。各部分的にエッチングされた壁構造５０ａは、上部導線２０を含み、上部電極３２とストレージ素子３４とを含むｘおよびｙ方向に限定された上部材料積層を形成することをさらに含む。図２Ｂに図示された実施形態においては、図２Ｂに類似して、壁構造５０ａをエッチングすることは、部分的にエッチングされた壁構造５０ａを形成するために、中間電極ライン３６ｂ上または中間電極ライン３６ｂ内でエッチングプロセスを停止することを含む。図２Ｂに議論されたように、図２Ｊに図示されるような中間電極ライン３６ｂにおいてエッチングを停止することは、例示の目的のためだけのものであって、エッチングは、図２Ｊに図示されるように、中間電極ライン３６ｂの露出表面の上下の、あらゆる適切な垂直方向の部分で停止することができる。
【００４７】
図２Ｋの中間アレイ構造１００ｋを参照すると、幾つかの実施形態によれば、メモリデバイスを製造する方法は、保護ライナー４６ａを形成するために図２Ｃを参照して上述された方法と類似の方法で、図２Ｋの部分的にエッチングされた壁構造５０ｂを形成するために、図２Ｊの部分的にエッチングされた壁構造５０ａの上に第二の保護ライナー５２ａを形成することをさらに含む。第二の保護ライナー５２ａを形成するためのパラメータおよび条件は、保護ライナー４６ａを形成するために図２Ｃを参照して上述されたパラメータおよび条件と類似することができる。
【００４８】
図２Ｌの中間アレイ構造１００Ｉを参照して、幾つかの実施形態によれば、メモリデバイスを製造する方法は、第一の保護ライナー４６ｂを形成するために図２Ｄを参照して記述された方法と類似の方法で、スペーサプロファイルを有する第二の保護ライナー５２ｂを形成するために、図２Ｋの第二の保護ライナー５２ａを異方性エッチングすることをさらに含む。第二の保護ライナー５２ｂを形成するためのパラメータおよび条件は、第一の保護ライナー４６ｂを形成するために図２Ｄを参照して記述されたパラメータおよび条件と類似することができる。
【００４９】
図２Ｍの中間アレイ構造１００ｍを参照して、幾つかの実施形態によれば、メモリデバイスを製造する方法は、完全にエッチングされた下部ライン積層４４ｄを形成するためのさらなるエッチングに対して図２Ｅを参照して上述された方法と類似の方法で、図２Ｍの完全にエッチングされた壁構造５０ｄを形成するために、図２Ｌの中間構造１００ｌをさらにエッチングすることをさらに含む。エッチングされる材料における差と下部電極ライン４０の上面で停止することとを除いて、完全にエッチングされた壁構造５０ｄを形成するためのさらなるエッチングのためのパラメータおよび条件は、図２Ｅと類似とすることができる。セルライン積層３０ｃ（図２Ｆ）は交差線において既にパターン化されているため、完全にエッチングされた壁構造５０ｄは、絶縁材料４８と交互のメモリセル積層のピラーの上部にある列ライン２０を含む。換言すると、エッチングは、セルライン積層をピラーに分離する。
【００５０】
さらなるエッチング中に、第二の保護ライナー５２ｂは、下層にある上部または第二のアクティブ材料のｚ−ｙ平面内の側壁を保護し、図示された実施形態においては、これは、ストレージ素子３４（図２Ｊ）によって表される。積層の残りは、より広い。なぜなら、図２Ｅの完全にエッチングされた上部ライン積層４４ｄを形成するために、第二の保護ライナー５２ｂの影の下でエッチングされるためである。
【００５１】
図２Ｂ−図２Ｅを参照して上述されたように、一実施形態においては、図２Ｊ−図２Ｍのシーケンスは、完全にエッチングされた壁構造５０ｄが形成される後まで、基板を除去することなく、ドライエッチングツール内で、ｉｎｓｉｔｕで実施される。上述されたように、垂直方向ドライエッチング用の（異方性エッチングのための高い負の基板バイアスおよび比較的低い圧力を含む）条件は、コンフォーマル堆積（より低い基板バイアスまたは基板バイアスがない、および比較的高い圧力を含む）に対して、より資するように変化することができ、図２Ｋの第二の有機保護ライナー５２ａは、フッ化炭素前駆物質の供給でポリマーとしてプラズマ堆積することができる。その後、条件は、異方性ドライエッチングに資する条件に戻すことができる。
【００５２】
別の実施形態においては、基板は、エッチングステップの間に除去することができ、図２Ｋの第二の無機保護ライナー５２ａは、個別のツール内で堆積することができる。この場合、結果として生じる図２Ｍの第二の保護ライナー５２ｂは、図２Ｎを参照して以下に記述されるプロセスとは対照的に、最終生成物において任意で残ることができる。
【００５３】
図２Ｎの中間アレイ構造１００ｎを参照すると、幾つかの実施形態によれば、メモリデバイスを製造する方法は、第一の保護ライナー４６ｂを除去するために図２Ｆを参照して記述された方法と類似の方法で、壁構造５０ｄの側壁から第二の保護ライナー５２ｂを除去し、壁構造５０を残すためにクリーニングすることをさらに含む。第二の保護ライナー５２ｂがストレージ素子３４の側壁、上部電極３２および上部導線２０から除去されることを除いて、第二の保護ライナー５２ｂを除去するためのクリーニング用のパラメータおよび条件は、第一の保護ライナー４６ｂを除去するためのクリーニング用に図２Ｆを参照して記述されたパラメータおよび条件と類似することができる。
【００５４】
図２Ｆ−図２Ｇに類似して、中間電極３６およびセレクタ素子３８を含む、図２Ｍ内の第二の保護ライナー５２ｂの下の構造を形成するためのエッチング中に放出され得るあらゆるエッチング副産物は、ストレージ素子３４の形式で上部または第二のアクティブ材料を含む第二の保護ライナー５２ｂによって被覆される構造の側壁上に直接再堆積することを防ぎつつ、第二の保護ライナー５２ｂの側壁上に再堆積することができる。第二の保護ライナー５２ｂが最終生成物内に残るべきである実施形態においては、このようなエッチング副産物は、副産物がストレージ素子３４および上部電極３２と直接接触しないように、第二の保護ライナー５２ｂの除去によって除去することができる。
【００５５】
第二の保護ライナー５２ｂの除去の結果として、第二の保護ライナー５２ａが図２Ｆを参照して記述されたように形成される前か、または、形成された後にその部分が形成されるかによって、壁構造５０ｃの異なる部分は、異なる部分において異なる幅を有することができる。幾つかの実施形態においては、両側におけるスペーサの陰影の影響によって、中間電極３６の露出された上面の垂直方向レベルの直上および直下で測定された壁構造５０の幅における差は、中間電極３６の露出された上面の直上で測定された壁構造５０の幅の約１０％から約５０％の間、または約２０％から４０％の間、例えば、約３０％とすることができる。
【００５６】
さらに、図示されていないが、図２Ｎに図示されるように第二の保護ライナー５２ｂを除去した後、中間構造１００ｎは、シーリング誘電体４７ａを形成するために、図２Ｇで記述された方法と類似の方法で、中間構造１００ｍの露出表面上に第二のシーリング誘電体（図示せず）を形成するためにさらに処理することができる。さらに、第二のシーリング誘電体で裏打ちされた隣接する壁構造５０の間の空間は、第二の絶縁誘電領域および第二のシーリング誘電体によって挟まれた交互する上部導線２０（またはハードマスクラインもしくはその上のエッチストップ材料）を露出するために図２Ｈで記述された方法と類似の方法で、第二の絶縁誘電領域（図示せず）を形成するために、フィラー誘電体で充填することができ、研磨する（図示せず）ことができる。
【００５７】
図３Ａは、図２Ａ−図２Ｎに図示された実施形態により製造されたアレイ構造２００ａの断面図を図示する。図３Ａにおける断面は、図２Ａ−図２Ｎのｙ−ｚ平面に対応するｙ−ｚ平面において描かれる。上述されたように、この実施形態においては、スペーサ構造を有する保護ライナー４６ｂ（図示せず）が形成され、ストレージ素子３４と上部電極３２の側壁を含む部分的にエッチングされた下部ライン積層４４ｃ（図２Ｄ）の側壁から除去される。保護ライナー４６ｂ（図示せず）を除去し、完全にエッチングされた下部ライン積層４４ｅ（図２Ｆ）を形成するためにさらにエッチングした後、シーリング誘電体４７が図３Ａに図示されるように、上部導線２０の下の全体の積層のｘ−ｚ側壁を被覆するように形成される。上述されたように、アレイ構造２００ａの断面は、保護ライナー４６ｂの形成の結果として、中間電極３６（上部電極材料の厚さを部分的に通ってもよい）の上面上の横方向の平坦領域を形成する階段形状を図示し、中間電極３６の上面の直下のセル積層の幅は、中間電極３６の上面の直上のセル積層の幅と比較すると、より大きい。上述されたように、このようなプロセスフローは、例えば、図示されたストレージ素子３４の形式での上部アクティブ材料などの階段形状の上の材料が、階段形状の下の層のエッチングプロセスから保護されようとするときに望ましいことがある。図３Ｂおよび図３Ｃに図示されるように、他の構成が可能であり、そこでは、類似の部分は類似の参照番号によって参照される。
【００５８】
図３Ｂは、別の実施形態によるアレイ構造３００ａの断面図を図示する。図３Ａに類似し、図３Ａの断面は、ｙ−ｚ平面において描かれる。この実施形態においては、保護ライナー４６ｂの形成前に、図２Ｂに図示されたように、中間電極材料３６ａでエッチング除去プロセスを最初に停止する代わりに、図２Ｂの下部電極材料４０ａ上または下部電極材料４０内でエッチングプロセスが停止し、スペーサ構造を有するその後の保護ライナー（図示せず）がその上に形成される。保護ライナー（図示せず）を除去して、完全にエッチングされた下部ライン積層を形成するためにさらにエッチングした後、シーリング誘電体４７が形成され、図３Ｂで図示されたように上部導線２０の下の積層全体のｘ−ｚ側壁を被覆する。保護スペーサ（図示せず）の形成および除去の結果として、階段形状の横方向平坦領域は、下部電極４０の上面上にあって（下部電極材料の厚さを部分的に通ってもよい）、階段形状直下のセル積層の幅が、図３Ｂにおけるアレイ構造３００ａの結果として生じる断面に図示されるように、階段形状直上のセル積層の幅と比較するとより大きくなるようにする。このようなプロセスフローは、例えば、階段形状の上の材料が下部電極４０または下部導線２２のエッチングプロセスから保護されようとするときに、望ましいことがあるが、二つのアクティブ材料（ストレージ素子３４とセレクタ素子３８）の材料は整合性がある。
【００５９】
図３Ｃは、さらに他の実施形態による完全に製造されたアレイ構造４００ａの断面図を図示する。図３Ａおよび図３Ｂに類似して、図３Ｃにおける断面は、ｙ−ｚ平面において描かれる。この実施形態においては、図３Ａにおけるように、中間電極材料３６ａ上または中間電極材料３６ａ内で一度エッチング除去プロセスを停止するのに加えて、保護ライナー４６ｂを形成するために、この実施形態においては、エッチング除去プロセスは、下部電極材料４０ａ上または下部電極材料４０ａ内で二度目に停止し、スペーサ構造（図示せず）を有する保護ライナーが双方の位置において、その上に二度形成される。各位置（図示せず）においてそれらを形成した後で保護ライナーを除去し、完全にエッチングされた下部ライン積層を形成するためのさらなるエッチング後、シーリング誘電体４７が図３Ｃに図示されるように、上部導線２０の下の積層全体のｘ−ｚ側壁を被覆するように形成される。結果として生じる図３Ｃにおけるアレイ構造の断面は、中間電極３６と下部電極４０の上面上の横方向の平坦領域を形成する階段形状を有し、下部階段形状の直下のセル積層の幅が、下部階段形状の直上のセル積層の幅と比較するとより大きく、かつ、上部階段形状の直下のセル積層の幅が、上部階段形状の直上のセル積層の幅よりもより大きくなるようにする。このようなプロセスフローは、例えば、上部階段形状の上の材料が、中間電極３６とセレクタ素子３８のエッチングプロセスから保護されようとし、さらに、下部階段形状の上の材料が、下部電極４０または下部導線２２のエッチングプロセスから保護されようとするときに、望ましいことがある。
【００６０】
図４は、幾つかの実施形態により、図３Ａ−図３Ｃのアレイ構造２００ａ、３００ａ、または４００ａに対応するアレイ構造２００ｂの断面図を図示する。図４における断面は、図２Ａ−図２Ｎのｘ−ｚ平面に対応するｘ−ｚ平面において描かれる。図４のアレイ構造は、図２Ａ−図２Ｎを参照して上述されたプロセスと類似のプロセスを利用して製造することができる。しかしながら、図２Ｉ−図２Ｎおよび図４毎の列ラインエッチング中の上部アクティブ材料を保護するために使用されるスペーサプロセス、および図２Ａ−図２Ｈおよび図３Ａ−図３Ｂ毎に行ラインエッチング中に上部アクティブ材料を保護するために使用される（複数の）スペーサプロセスは、互いに独立して使用することができるか、または組み合わせることができることが理解されるだろう。このディメンジョンにおいては、図示されるように、中間電極材料上または中間電極内に階段形状も形成することができる。
【００６１】
図５Ａ−図５Ｃは、保護スペーサ４６が除去されなかったことを除き、図３Ａ−図３Ｃの断面図と類似の断面を図示する。図示された実施形態の保護スペーサは、メモリセル積層のアクティブ材料（例えば、ストレージおよびセレクタ素子）と相互作用するリスクを最小限化するために無機とすることができる。例は、シリコン窒化物およびシリコン酸窒化物を含む。メモリセルピラー（図４に図示される次元）の直交する壁上の保護スペーサは、最終生成物に同様に維持されることができることが理解されるだろう。
【００６２】
本発明はある実施形態について記述されてきたが、当業者に対して明らかな他の実施形態は、本明細書に説明された全ての特徴および利点を提供するわけではない実施形態を含むが、これもまた、本発明の範囲内にある。さらに、上述された種々の実施形態は、さらなる実施形態を提供するために組み合わせることができる。さらに、一実施形態の文脈に示されたある特徴は、同様に他の実施形態に組み込むことができる。したがって、本発明の範囲は、添付の請求項を参照することによってのみ定義される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
2020145434.tif 000009
【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図２Ｎ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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