(57)【要約】      （修正有）【課題】オペアンプ及びオペアンプの出力信号からオフセット電圧を除去する。【解決手段】オペアンプ３０２が備える回路は、入力端子において入力信号を受信し、入力信号を入力段回路に送信するように構成されている第１のクロスコネクト回路３１０を備える。増幅回路は、入力段回路３００と出力段回路３０５との間に接続された第２のクロスコネクト回路３２０と、入力段回路に接続された電圧調整回路３１５と、を更に備える。各クロスコネクト回路は、複数のスイッチを備える。【選択図】図３
2020109949.tif 000002
【特許請求の範囲】
【請求項１】
オペアンプであって、
第１の位相を有する第１のクロック信号及び第３の位相を有する第３のクロック信号に応答し、第１の入力信号及び第２の入力信号を受信するように構成されている、第１のクロスコネクト回路と、
前記第１のクロスコネクト回路に接続され、前記第１及び第２の入力信号に第１のゲインを適用するように構成されている、入力段回路と、
前記入力段回路に接続され、第２の位相を有する第２のクロック信号及び第４の位相を有する第４のクロック信号に応答する、第２のクロスコネクト回路と、
前記入力段回路に接続され、前記入力段回路に安定した電圧を提供するように構成されている、電圧調整回路と、
前記第２のクロスコネクト回路に接続され、前記第１及び第２の入力信号に第２のゲインを適用し、出力電圧を生成するように構成されている、出力段回路と、を備えることを特徴とする、オペアンプ。
【請求項２】
前記第１、第２、第３、及び第４の位相のそれぞれは互いにオフセットしており、
前記第１、第２、第３、及び第４のクロック信号は同一周波数を有し、
前記オフセットは、前記第１、第２、第３、及び第４のクロック信号が同一信号レベルを有する期間を提供することを特徴とする、請求項１に記載のオペアンプ。
【請求項３】
前記第１のクロスコネクト回路は、
前記第１のクロック信号に応答する第１のスイッチと、
前記第１のスイッチと並列であり、前記第３のクロック信号に応答する第２のスイッチと、
前記第１のスイッチと直列であり、前記第１のクロック信号に応答する第３のスイッチと、
前記第２のスイッチと直列であり、前記第３のクロック信号に応答する第４のスイッチと、を備え、
前記第２のクロスコネクト回路は、
前記第２のクロック信号に応答する第５のスイッチと、
前記第５のスイッチと並列であり、前記第４のクロック信号に応答する第６のスイッチと、
前記第５のスイッチと直列であり、前記第２のクロック信号に応答する第７のスイッチと、
前記第６のスイッチと直列であり、前記第４のクロック信号に応答する、第８のスイッチと、を備えることを特徴とする、請求項１に記載のオペアンプ。
【請求項４】
オペアンプの出力信号からオフセット電圧を除去する方法であって、
第１の位相を有する第１のクロック信号、
第２の位相を有する第２のクロック信号、
第３の位相を有する第３のクロック信号、及び
第４の位相を有する第４のクロック信号を基準クロック信号に従って生成することと、
第１のクロスコネクト回路を用いて、第１の入力信号及び第２の入力信号を入力段回路に選択的に送信することであって、前記第１のクロスコネクト回路は、
前記第１のクロック信号に応答する第１のスイッチと、
前記第１のスイッチと並列であり、前記第３のクロック信号に応答する第２のスイッチと、
前記第１のスイッチと直列であり、前記第１のクロック信号に応答する第３のスイッチと、
前記第２のスイッチと直列であり、前記第３のクロック信号に応答する第４のスイッチと、を備える、ことと、
第２のクロスコネクト回路を用いて、前記入力段回路から出力段回路に前記第１の入力信号及び前記第２の入力信号を選択的に送信することであって、前記第２のクロスコネクト回路は、
前記第２のクロック信号に応答する第５のスイッチと、
前記第５のスイッチと並列であり、前記第４のクロック信号に応答する第６のスイッチと、
前記第５のスイッチと直列であり、前記第２のクロック信号に応答する第７のスイッチと、
前記第６のスイッチと直列であり、前記第４のクロック信号に応答する、第８のスイッチと、を備える、ことと、
電圧調整回路を用いて前記入力段回路の電圧を調整することと、を含むことを特徴とする、方法。
【請求項５】
前記入力段回路の前記電圧を調整することは、前記電圧調整回路に第３のバイアス電圧を適用することを含むことを特徴とする、請求項４に記載の方法。
【請求項６】
前記第１、第２、第３、及び第４の位相のそれぞれは互いにオフセットしており、
前記第１、第２、第３、及び第４のクロック信号は同一周波数を有し、
前記オフセットは、前記第１、第２、第３、及び第４のクロック信号が同一信号レベルを有する期間を提供することを特徴とする、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプ及びオペアンプの出力信号からオフセット電圧を除去する方法に関する。
【背景技術】
【０００２】
多くの電気システムは、アンプを用いて低電圧入力信号を増幅させる。低電圧入力信号を増幅させるためには、概して高ゲインアンプが必要とされる。しかしながら、アンプは、アンプの出力信号にオフセット電圧を取り込み、その結果、入力信号が増幅されると、オフセット電圧も増幅され、入力信号の元の動作点をシフトさせる。概して、（例えば、図９〜図１１に示されるように）ゲインが高くなればなるほどオフセットが高くなる。また、信号対ノイズ比、ダイナミックレンジ、全高調波ひずみなど出力信号の特性は、オフセット電圧を原因として劣化する。加えて、プロセス微細化（例えば、１３０ｎｍから５５ｎｍ）を原因として、アンプの形成に使用されるトランジスタのノイズ特性及び電流−電圧特性は、トランジスタの小型化に従って劣化する。
【発明の概要】
【０００３】
本発明は、オペアンプ及びオペアンプの出力信号からオフセット電圧を除去する方法に関する。
【０００４】
本発明によって解決される技術的問題は、従来の高ゲインアンプが、出力電圧にオフセットを取り込むことであり、この問題は、信号対ノイズ比、ダイナミックレンジ、及び全高調波ゆがみなど信号特性に悪影響を及ぼす。
【０００５】
本技術の様々な実施形態は、増幅回路のための方法及び装置を含み得る。本発明の様々な態様による増幅回路のための方法及び装置は、入力端子において入力信号を受信し、入力信号を入力段回路に送信するように構成されている第１のクロスコネクト回路を備えてよい。増幅回路は、入力段回路と出力段回路との間に接続された第２のクロスコネクト回路と、入力段回路に接続された電圧調整回路と、を更に備えてよい。各クロスコネクト回路は、複数のスイッチを備えてよい。
【０００６】
一態様によると、オペアンプは、第１の位相を有する第１のクロック信号及び第３の位相を有する第３のクロック信号に応答し、第１の入力信号及び第２の入力信号を受信するように構成されている、第１のクロスコネクト回路と、第１のクロスコネクト回路に接続され、第１及び第２の入力信号に第１のゲインを適用するように構成されている、入力段回路と、入力段回路に接続され、第２の位相を有する第２のクロック信号及び第４の位相を有する第４のクロック信号に応答する、第２のクロスコネクト回路と、入力段回路に接続され、入力段回路に安定した電圧を提供するように構成されている、電圧調整回路と、第２のクロスコネクト回路に接続され、第１及び第２の入力信号に第２のゲインを適用し、出力電圧を生成するように構成されている、出力段回路と、を備える。
【０００７】
上記オペアンプの一実施形態では、第１、第２、第３、及び第４の位相のそれぞれは互いにオフセットされ、第１、第２、第３、及び第４のクロック信号は、同一周波数を有する。
【０００８】
上記オペアンプの一実施形態では、オフセットは、第１、第２、第３、及び第４のクロック信号が同一信号レベルを有する期間を提供する。
【０００９】
上記オペアンプの一実施形態では、第１のクロスコネクト回路は、第１のクロック信号に応答する第１のスイッチと、第１のスイッチと並列であり、第３のクロック信号に応答する第２のスイッチと、第１のスイッチと直列であり、第１のクロック信号に応答する第３のスイッチと、第２のスイッチと直列であり、第３のクロック信号に応答する第４のスイッチと、を備え、第２のクロスコネクト回路は、第２のクロック信号に応答する第５のスイッチと、第５のスイッチと並列であり、第４のクロック信号に応答する第６のスイッチと、第５のスイッチと直列であり、第２のクロック信号に応答する第７のスイッチと、第６のスイッチと直列であり、第４のクロック信号に応答する第８のスイッチと、を備える。
【００１０】
別の態様によると、オペアンプの出力信号からオフセット電圧を除去する方法は、第１の位相を有する第１のクロック信号、第２の位相を有する第２のクロック信号、第３の位相を有する第３のクロック信号、及び第４の位相を有する第４のクロック信号を基準クロック信号に従って生成することと、第１のクロスコネクト回路を用いて、第１の入力信号及び第２の入力信号を入力段回路に選択的に送信することであって、第１のクロスコネクト回路は、第１のクロック信号に応答する第１のスイッチと、第１のスイッチと並列であり、第３のクロック信号に応答する第２のスイッチと、第１のスイッチと直列であり、第１のクロック信号に応答する第３のスイッチと、第２のスイッチと直列であり、第３のクロック信号に応答する第４のスイッチと、を備える、ことと、第２のクロスコネクト回路を用いて、入力段回路から出力段回路に第１の入力信号及び第２の入力信号を選択的に送信することであって、第２のクロスコネクト回路は、第２のクロック信号に応答する第５のスイッチと、第５のスイッチと並列であり、第４のクロック信号に応答する第６のスイッチと、第５のスイッチと直列であり、第２のクロック信号に応答する第７のスイッチと、第６のスイッチと直列であり、第４のクロック信号に応答する第８のスイッチと、を備える、ことと、電圧調整回路を用いて入力段回路の電圧を調整することと、を含む。
【００１１】
上記方法の一工程では、入力段回路の電圧を調整することは、電圧調整回路に第３のバイアス電圧を適用することを含む。
【００１２】
上記方法の一工程では、第１、第２、第３、及び第４の位相のそれぞれは互いにオフセットされ、第１、第２、第３、及び第４のクロック信号は、同一周波数を有する。
【００１３】
上記方法の一工程では、オフセットは、第１、第２、第３、及び第４のクロック信号が同一信号レベルを有する期間を提供する。
【００１４】
本発明によって達成される技術的効果は、出力においてオフセットを除去する、ないしは別の方法で補償する増幅回路を提供することである。
【図面の簡単な説明】
【００１５】
本技術のより完全な理解は、以下の例示的な図と関連して考慮される場合、詳細な説明を参照することによって導出され得る。以下の図では、同様の参照番号は、図面全体を通して類似の要素及び工程を指す。
【００１６】
【図１】本技術の例示的な実施形態によるシステムのブロック図である。
【００１７】
【図２】本技術の例示的な実施形態による、アナログ−デジタル変換器のクロック信号及びアンプのクロック信号である。
【００１８】
【図３】本技術の様々な実施形態によるオペアンプの回路図である。
【００１９】
【図４】本技術によるクロック発生器の回路図である。
【００２０】
【図５】本技術の第１の実施形態によるオペアンプの回路図である。
【００２１】
【図６】本技術の第１の実施形態によるオペアンプのタイミング図である。
【００２２】
【図７】本技術の第２の実施形態によるオペアンプの回路図である。
【００２３】
【図８】本技術の第２の実施形態によるオペアンプのタイミング図である。
【００２４】
【図９】第１のゲインにおける実際の出力電圧及び所望の出力電圧を示すグラフである。
【００２５】
【図１０】第２のゲインにおける実際の出力電圧及び所望の出力電圧を示すグラフである。
【００２６】
【図１１】第３のゲインにおける実際の出力電圧及び所望の出力電圧を示すグラフである。
【００２７】
【図１２】従来の増幅回路の入力信号及び対応する出力信号を示すグラフである。
【００２８】
【図１３】本技術の様々な実施形態による、入力信号及び対応する出力信号を示すグラフである。
【００２９】
【図１４】従来の増幅回路の周波数スペクトルである。
【００３０】
【図１５】本技術の様々な実施形態による、増幅回路の周波数スペクトルである。
【００３１】
【図１６】従来の増幅回路の入力信号及び対応する出力信号を示すグラフである。
【００３２】
【図１７】本技術の様々な実施形態による、入力信号及び対応する出力信号を示すグラフである。
【発明を実施するための形態】
【００３３】
本技術は、機能ブロック構成要素及び様々な処理工程に関して説明され得る。このような機能ブロックは、特定の機能を実行し、様々な結果を達成するように構成された任意の数の構成要素によって実現され得る。例えば、本技術は、様々な機能を実行し得る、様々なフィルタ、アンプ、信号変換器、信号処理装置、並びにトランジスタ及びコンデンサなど半導体デバイスなどを用いてよい。加えて、本技術は、自動車、航空、「スマートデバイス」、携帯機器、及び家電など任意の数の電子装置と共に実施することができ、記載の電子装置は、この技術のための例示的な用途に過ぎない。更に、本技術は、パルス発生、クロック信号発生、電圧調整などのための任意の数の従来技術を採用してよい。
【００３４】
本技術の様々な態様による増幅回路のための方法及び装置は、オーディオシステム、マイクロフォンシステム、ビデオ電話、音響システム、聴覚デバイスなど任意の好適な電子装置と連携して動作してよい。
【００３５】
図１を参照して、本技術の様々な態様によると、システム１００は、オーディオシステムと連携して動作するか、又はオーディオシステムに実装されてよい。例示的な実施形態によると、システム１００は、様々な抵抗素子（図示せず）に接続されたオペアンプ（ｏｐ−ａｍｐ）３０２（図３）を備える増幅回路１０５を備えてよく、非反転増幅回路又は反転増幅回路として構成されてよい。システム１００は、信号処理回路１１０と、アナログ−デジタル変換器（ＡＤＣ）１１５と、を更に備えてよい。様々な実施形態によると、システム１００は、他のアナログデバイスからの無線信号及び／又は信号源など１つ以上のアナログ入力信号、つまり入力信号ＶＩＮを受信し、対応するデジタル出力信号を生成できる。
【００３６】
一般に、システム１００は、信号対ノイズ比（ＳＮＲ）、ダイナミックレンジＤＲ、及び全高調波ひずみ（ＴＨＤ）など様々な特性に従って説明できる。ＳＮＲは、以下のように説明できる。
2020109949.tif 000003
ダイナミックレンジＤＲは、以下のように説明できる。
ＤＲ［ｄＢ］＝│ＴＨＤ＋Ｎ│６０
（式２）
式中、ＴＨＤ＋Ｎは、−６０ｄＢＦＳ入力信号におけるノイズでの全高調波ひずみである。
ノイズを有するＴＨＤは、以下のように説明できる。
2020109949.tif 000004
式中、ＨＤは、高調波ひずみ成分である。
【００３７】
信号処理回路１１０は、１つ以上の入力アナログ信号及び／又は増幅回路１０５からの信号を処理してよい。例えば、信号処理回路１１０は、様々なアナログ入力信号のうちの１つを選択する信号セレクタ（図示せず）を備えてよい。信号処理回路１１０は、ゲイン調整及び／又はシングルエンド信号から差動信号への変換など様々な処理機能を実行するように構成されてよい。
【００３８】
ＡＤＣ１１５は、アナログ入力信号をデジタル信号（すなわち、デジタル出力）に変換するように構成されている。例示的な実施形態によると、ＡＤＣ１１５は、オーバーサンプリング型離散時間ＡＤＣとして構成されている。例えば、ＡＤＣ１１５は、デシメーションフィルタ（図示せず）及びハイパスフィルタ（図示せず）など出力デジタル回路素子に接続された、デルタシグマ変調器（図示せず）など入力アナログ回路素子を備えてよい。ＡＤＣ１１５は、ＡＤＣクロック信号ＡＤＣ＿ＣＬＫに従って動作してよい。
【００３９】
デシメーションフィルタ及びハイパスフィルタは、共に動作して、ノイズシェーピング及びサンプリング機能を実行してよい。加えて、デシメーションフィルタは、クロック信号ＣＬＫ１：ＣＬＫ４などクロック信号成分をアナログ入力信号から除去するように構成されてよい。
【００４０】
例示的な実施形態により、図１及び図２を参照すると、システム１００は、アンプクロック信号ＡＭＰ＿ＣＬＫを生成するように構成されているクロック分周器１２０を更に備えてよい。例えば、クロック分周器１２０は、ＡＤＣクロック信号ＡＤＣ＿ＣＬＫを値Ｎで分周できる（Ｎは自然数であり、システム１００の所望の動作条件及び／又はサンプリング周波数ｆｓに従って選択される）。換言すれば、アンプクロック信号ＡＭＰ＿ＣＬＫは、ＡＤＣクロック信号ＡＤＣ＿ＣＬＫの１／Ｎ倍に比例する。例示的な実施形態によると、アンプクロックＡＭＰ＿ＣＬＫは、システム１００のサンプリング周波数ｆｓよりも高く、ＡＤＣ１１５の動作周波数よりも低い周波数を有する。したがって、値Ｎは、これらの条件を達成するように選択されてよい。例えば、サンプリング周波数ｆｓが４８ｋＨｚである場合、ＡＤＣ動作周波数は６．１４４ＭＨｚ（サンプリング周波数ｆｓの１２８倍）であってよく、アンプクロックＡＭＰ＿ＣＬＫは１９２ｋＨｚ（サンプリング周波数の４倍）であってよい。更に、アンプクロックＡＭＰ＿ＣＬＫの周波数は、デシメーションフィルタのノッチ周波数に設定される。また、デシメーションフィルタは、増幅回路１０５の出力信号ＶＯＵＴからアンプクロック成分（ＡＭＰ＿ＣＬＫ）を効率的に除去できる。
【００４１】
例示的な実施形態によると、アンプクロック信号ＡＭＰ＿ＣＬＫの立ち上がりエッジは、ＡＤＣクロック信号ＡＤＣ＿ＣＬＫの立ち上がりエッジ又は立ち下がりエッジと整合されない。クロック分周器１２０は、次いで、アンプクロック信号ＡＭＰ＿ＣＬＫをクロック発生器３２５及び／又は増幅回路１０５に送信してよい。
【００４２】
例示的な実施形態により、図３、図４、及び図６を参照すると、オペアンプ３０２は、複数のクロック信号に従って動作するように構成されてよい。例えば、システム１００は、第１のクロック信号ＣＬＫ１、第２のクロック信号ＣＬＫ２、第３のクロック信号ＣＬＫ３、及び第４のクロック信号ＣＬＫ４を生成するように構成されているクロック発生器３２５を備えてよい。例示的な実施形態によると、各クロック信号は、対応する位相に関連付けられ、各位相は、他の位相からオフセットされ、全てのクロック信号ＣＬＫ１：ＣＬＫ４は、同一周波数を有する。換言すれば、各クロック信号の立ち上がりエッジは、異なる時期に生じる。例えば、第１クロック信号ＣＬＫ１は、第１の位相φ１を有してよく、第２のクロック信号ＣＬＫ２は第２の位相φ２を有してよく、第３のクロック信号ＣＬＫ３は第３の位相φ３を有してよく、第４のクロック信号ＣＬＫ４は第４の位相φ４を有してよい。
【００４３】
クロック発生器３２５は、アンプクロック信号ＡＭＰ＿ＣＬＫなど基準クロック信号に従って、それぞれが異なる位相を有する、複数のクロック信号を生成するのに好適な任意の回路及び／又はシステムを含んでよい。例えば、クロック発生器３２５は、図４に示すように配置されている、複数のインバータＩＶ０：ＩＶ１２、及び第１のＮＯＲゲートＮＯＲ１、及び第２のＮＯＲゲートＮＯＲ２を備えてよい。
【００４４】
様々な実施形態により、図３、図５、及び図７を参照すると、オペアンプ３０２は入力電圧ＶＩＮを受け、入力電圧ＶＩＮを増幅させて出力信号ＶＯＵＴ（すなわち、出力電圧）を生成する。オペアンプ３０２は、第１の入力信号ＶＩＮ＿Ｐ（すなわち、第１の電圧）及び第２の入力信号ＶＩＮ＿Ｎ（すなわち、第２の電圧）のうちの１つを受信するための反転端子（図示せず）及び非反転端子（図示せず）と、出力信号ＶＯＵＴを信号処理回路１１０に送信する出力端子と、を備え得る。オペアンプ３０２は、集積回路として形成され、シングルエンドオペアンプとして構成されてよい。
【００４５】
オペアンプ３０２は、出力信号ＶＯＵＴのオフセット電圧を除去又は低減し、出力信号ＶＯＵＴのノイズを除去又は低減するために連動する様々な回路を備えてよい。オペアンプ３０２は、入力信号を変調し、復調するように構成されている回路を備えてよい。例えば、オペアンプ３０２は、第１のクロスコネクト回路３１０と、第２のクロスコネクト回路３２０と、電圧調整回路３１５と、を備えてよい。例示的な実施形態によると、オペアンプ３０２は、複数のゲイン段を実行するように更に構成されてよい。例えば、オペアンプ３０２は、第１のゲイン段を実行する入力段回路３００と、第２のゲイン段を実行する出力段回路３０５と、を備えてよい。
【００４６】
第１のクロスコネクト回路３１０は、第１の入力信号ＶＩＮ＿Ｎ及び第２の入力信号ＶＩＮ＿Ｐを入力段回路３００に選択的に送信することによって、第１の入力信号ＶＩＮ＿Ｎ及び第２の入力信号ＶＩＮ＿Ｐを変調するように構成されている。加えて、第１のクロスコネクト回路３１０は、入力信号ＶＩＮ＿Ｎ、ＶＩＮ＿Ｐの電圧差を最良に最小化する位置に配置される。この構成は、ＤＣ電流経路を形成しないので、入力段回路３００の電流は安定している。例えば、第１のクロスコネクト回路３１０は、第１のスイッチＳＷ１、第２のスイッチＳＷ２、第３のスイッチＳＷ３、及び第４のスイッチＳＷ４など複数のスイッチを備えてよい。第１のスイッチＳＷ１及び第２のスイッチＳＷ２は、第２の入力信号ＶＩＮ＿Ｐに直接接続されてよく、第３のスイッチＳＷ３及び第４のスイッチＳＷ４は、第１の入力信号ＶＩＮ＿Ｎに直接接続されてよい。各スイッチＳＷ１：ＳＷ４はトランジスタとして実装されてよい。例えば、図７を参照すると、各スイッチＳＷ１：ＳＷ４は、第２のトランジスタＭ２及び第３のトランジスタＭ３がｐチャネルトランジスタ（ＰＭＯＳ）を備えるとき、ｎチャネルトランジスタ（ＮＭＯＳ）として実装され得る。図５を参照すると、各スイッチＳＷ１：ＳＷ４は、第２のトランジスタＭ２及び第３のトランジスタＭ３がｎチャネルトランジスタを備えるとき、ｐチャネルトランジスタとして実装され得る。
【００４７】
第１のスイッチＳＷ１及び第３のスイッチＳＷ３は互いに直列に接続されてよく、第２のスイッチＳＷ２及び第４のスイッチＳＷ４は、互いに直列に接続されてよい。各直列接続回路は、互いに並列に接続されてよい。各スイッチＳＷ１：ＳＷ４は、クロック発生器３２５と通信してよく、特定のクロック信号に従って動作するように構成されてよい。例示的な実施形態によると、第１のスイッチＳＷ１及び第４のスイッチＳＷ４は、第１のクロック信号ＣＬＫ１を受信して応答し、第１の位相φ１に従って動作してよく、第２のスイッチＳＷ２及び第３のスイッチＳＷ３は、第３のクロック信号ＣＬＫ３を受信して応答し、第３の位相φ３に従って動作してよい。
【００４８】
入力段回路３００は、第１のゲイン段を実行し、第１のゲインを第１の入力信号ＶＩＮ＿Ｎ及び第２の入力信号ＶＩＮ＿Ｐに適用するように構成されている。例えば、入力段回路３００は、第１のトランジスタＭ１、第２のトランジスタＭ２、第３のトランジスタＭ３、第４のトランジスタＭ４、及び第５のトランジスタＭ５など複数のトランジスタを備えてよい。第１のトランジスタＭ１は、電流を提供するように構成されてよい。例えば、第１のトランジスタＭ１は、ゲート端子で第１のバイアス電圧ＶＢＩＡＳ１を受け、ソース／ドレイン端子で電源電圧ＶＤＤなど基準電圧又は接地ＧＮＤを受けてよい。
【００４９】
第２のトランジスタＭ２及び第３のトランジスタＭ３は、第１のトランジスタＭ１に接続され、差動対を形成するように構成されてよい。第４のトランジスタＭ４は、第１のノードＮ１において第２のトランジスタＭ２に接続されてよく、第５のトランジスタＭ５は、第２のノードＮ２において第３のトランジスタＭ３に接続されてよい。第４のトランジスタＭ４及び第５のトランジスタＭ５は、それぞれのゲート端子を介して互いに接続されてよい。第４のトランジスタＭ４及び第５のトランジスタＭ５はまた、それぞれのゲート端子において第２のバイアス電圧ＶＢＩＡＳ２を受けてよい。
【００５０】
入力段回路３００は、第１のクロスコネクト回路３１０に接続され、第１のクロスコネクト回路３１０に従って第１の入力信号ＶＩＮ＿Ｎ及び第２の入力信号ＶＶＩＮ＿Ｐを受信してよい。例えば、第２のトランジスタＭ２は、第２のトランジスタＭ２のゲート端子を介して第１のスイッチＳＷ１と第３のスイッチＳＷ３との間に位置する第３のノードＮ３に接続されてよい。第３のトランジスタＭ３は、第３のトランジスタＭ３のゲート端子を介して第２のスイッチＳＷ２と第４のスイッチＳＷ４との間に位置する第４ノードＮ４に接続されてよい。
【００５１】
第２のクロスコネクト回路３２０は、入力段回路３００から出力段回路３０５に選択的に信号を送信するように構成されている。加えて、第２のクロスコネクト回路３２０は、第１のノードＮ１及び第２のノードＮ２の電圧差を最良に最小化する位置に配置される。この構成は、ＤＣ電流経路を形成しないので、入力段回路３００及び出力段回路３０５の電流は安定している。例えば、第２のクロスコネクト回路３２０は、第５のスイッチＳＷ５、第６のスイッチＳＷ６、第７のスイッチＳＷ７、及び第８のスイッチＳＷ８など複数のスイッチを備えてよい。第５のスイッチＳＷ５及び第６のスイッチＳＷ６及び第２のスイッチは第１のノードＮ１に接続されてよく、第７のスイッチＳＷ７及び８個のスイッチＳＷ８は、第２のノードＮ２に接続されてよい。各スイッチＳＷ５：ＳＷ８はトランジスタとして実装されてよい。例えば、図７を参照すると、各スイッチＳＷ５：ＳＷ８は、第２のトランジスタＭ２及び第３のトランジスタＭ３がｐチャネルトランジスタ（ＰＭＯＳ）を備えるとき、ｎチャネルトランジスタ（ＮＭＯＳ）として実装され得る。図５を参照すると、各スイッチＳＷ５：ＳＷ８は、第２のトランジスタＭ２及び第３のトランジスタＭ３がｎチャネルトランジスタを備えるとき、ｐチャネルトランジスタとして実装され得る。
【００５２】
加えて、第５のスイッチＳＷ５及び第７のスイッチＳＷ７は、第５のノードＮ５において互いに直列に接続されてよく、第６のスイッチＳＷ６及び第８のスイッチＳＷ８は、第６のノードＮ６において互いに直列に接続されてよい。各直列接続回路は、互いに並列に接続されてよい。各スイッチＳＷ５：ＳＷ８は、クロック発生器３２５と通信してよく、特定のクロック信号に従って動作するように構成されてよい。例示的な実施形態によると、第５のスイッチＳＷ５及び第８のスイッチＳＷ８は、第２のクロック信号ＣＬＫ２を受信して応答し、第２の位相φ２に従って動作してよく、第６のスイッチＳＷ６及び第７のスイッチＳＷ７は、第４のクロック信号ＣＬＫ４を受信して応答し、第４の位相φ４に従って動作してよい。
【００５３】
電圧調整回路３１５は、入力段回路３００の電圧を調節及び／又は調整するように構成されてよい。例えば、電圧調整回路３１５は、第４のトランジスタＭ４及び第５のトランジスタＭ５のドレイン電圧レベルが等しくなるようにしてよい。更に、電圧調整回路３１５は、入力段回路３００に安定した電流を提供する任意のスイッチングデバイスを備えなくてよい。
【００５４】
例示的な実施形態によると、電圧調整回路３１５は、第６のトランジスタＭ６、第７のトランジスタＭ７、及び第８のトランジスタＭ８など複数のトランジスタを備えてよい。第６のトランジスタＭ６は、電流を提供するように構成されてよい。例えば、第６のトランジスタＭ６は、ゲート端子において第３のバイアス電圧ＶＢＩＡＳ３を受け、ソース／ドレイン端子において第１のトランジスタＭ１に接続されてよい。加えて、第６のトランジスタＭ６は、第１のトランジスタＭ１に直接接続されてよく、したがって、電圧調整回路３１５は、入力段回路３００と電流源（例えば、第１のトランジスタＭ１）を共有する。例示的な実施形態によると、第１のバイアス電圧ＶＢＩＡＳ１、第２のバイアス電圧ＶＢＩＡＳ２、及び第３のバイアス電圧ＶＢＩＡＳ３は、全て異なる電圧値である。
【００５５】
第７のトランジスタＭ７及び第８のトランジスタＭ８は、第７のトランジスタＭ７及び第８のトランジスタＭ８のソース／ドレイン端子を介して、第６のトランジスタＭ６のソース／ドレイン端子に接続されてよい。第７のトランジスタＭ７のゲート端子は、第２のノードＮ２に接続されてよく、第８のトランジスタＭ８のゲート端子は第１のノードＮ１に接続されてよい。
【００５６】
出力段回路３０５は、第２のゲイン段を実行し、第２のゲインを第１の入力信号ＶＩＮ＿Ｎ及び第２の入力信号ＶＩＮ＿Ｐに適用し、出力信号ＶＯＵＴを生成するように構成されている。例えば、出力段回路３０５は、第９のトランジスタＭ９、第１０のトランジスタＭ１０、第１１のトランジスタＭ１１、第１２のトランジスタＭ１２など複数のトランジスタを備えてよい。出力段回路３０５は、レジスタＲＺ１及びＲＺ２など抵抗素子、並びにコンデンサＣＣ１及びＣＣ２など容量素子を更に備えてよい。
【００５７】
出力段回路３０５は、第２のクロス接続回路３２０からの信号を受信してよい。例えば、出力段回路３０５は、第２のクロスコネクト回路３２０の第５のノードＮ５（第５のスイッチＳＷ５と第７のスイッチＳＷ７との間に位置する）及び第６のノードＮ６（第６のスイッチＳＷ６と第８のスイッチＳＷ８との間に位置する）に接続されてよい。
【００５８】
動作中、様々な実施形態によると、オペアンプ３０２は、オフセットをほとんど又は全く有さず、低ノイズ特性を示す出力信号ＶＯＵＴを呈してよい。例えば、図１７を参照すると、特定の入力信号を所与とすると、出力信号は、入力信号の増幅版であり、オフセットを呈さない。対照的に、図１６を参照すると、特定の入力信号を所与とすると、従来のオペアンプは、オフセットを有する増幅された出力を生成する。
【００５９】
図１３を参照し、本技術によると、特定の入力信号を所与とすると、オペアンプ３０２の出力信号は、フリッカ及び熱ノイズの影響を受けない。対照的に、図１２を参照すると、特定の入力信号を所与とすると、従来のオペアンプの出力信号は、フリッカ及び熱ノイズが存在するときにオフセットを呈する。図１５を参照し、本技術によると、周波数スペクトルプロットにおいて、低ノイズ及び低オフセット特性も観察され得る。対照的に、図１４を参照すると、従来のオペアンプの周波数スペクトルプロットにおいて、ノイズ及びオフセットが観察され得る。
【００６０】
例示的な動作に従い、図７及び図８を参照すると、第１のクロスコネクト回路３１０は、第１の入力信号ＶＩＮ＿Ｎ及び第２の入力信号ＶＩＮ＿Ｐを受信する。第１のスイッチＳＷ１、第４のスイッチＳＷ４、第５のスイッチＳＷ５、及び第８のスイッチＳＷ８は閉じているが、第２のスイッチＳＷ２、第３のスイッチＳＷ３、第６のスイッチＳＷ６、及び第７のスイッチＳＷ７は開いている。ある期間の後、第１のスイッチＳＷ１及び第４のスイッチＳＷ４は開く。第５のスイッチＳＷ５及び第８のスイッチＳＷ８はまた、第１のスイッチＳＷ１及び第４のスイッチＳＷ４と同一期間中は閉じているが、第１のスイッチＳＷ１及び第４のスイッチＳＷ４が開いた後のある時点で開く。第５のスイッチＳＷ５及び第８のスイッチＳＷ８が開いた後、第６のスイッチＳＷ６及び第７のスイッチＳＷ７は閉じる。第６のスイッチＳＷ６及び第７のスイッチＳＷ７が閉じた後、第２のスイッチＳＷ２及び第３のスイッチＳＷ３は閉じる。動作中、全てのスイッチＳＷ１：ＳＷ８が開いている期間が存在する（網掛け領域に示す）。
【００６１】
代替実施形態に従い、図５及び図６を参照すると、第１のクロスコネクト回路３１０は、第１の入力信号ＶＩＮ＿Ｎ及び第２の入力信号ＶＩＮ＿Ｐを受信する。第１のスイッチＳＷ１、第４のスイッチＳＷ４、第５のスイッチＳＷ５、及び第８のスイッチＳＷ８は開いており、第２のスイッチＳＷ２、第３のスイッチＳＷ３、第６のスイッチＳＷ６、及び第７のスイッチＳＷ７は閉じている。ある期間の後、第１のスイッチＳＷ１及び第４のスイッチＳＷ４は閉じる。第５のスイッチＳＷ５及び第８のスイッチＳＷ８はまた、第１のスイッチＳＷ１及び第４のスイッチＳＷ４と同一期間中は開いているが、第１のスイッチＳＷ１及び第４のスイッチＳＷ４が閉じた後のある時点で閉じる。第５のスイッチＳＷ５及び第８のスイッチＳＷ８が閉じた後、第６のスイッチＳＷ６及び第７のスイッチＳＷ７は開く。第６のスイッチＳＷ６及び第７のスイッチＳＷ７が開いた後、第２のスイッチＳＷ２及び第３のスイッチＳＷ３は開く。動作中、全てのスイッチＳＷ１：ＳＷ８が開いている期間が存在する（網掛け領域に示す）。
【００６２】
前述の説明において、本技術は、特定の例示的な実施形態を参照して説明されてきた。図示及び説明される特定の実装は、技術及びその最良の形態の例示であり、いかなる場合でも本技術の範囲を別様に限定することを意図するものではない。実際に、簡潔にするために、方法及びシステムの従来の製造、接続、調製、及び他の機能的態様は、詳細に説明されない場合がある。更に、様々な図に示される接続線は、様々な要素の間の例示的な機能的関係及び／又は工程を表すことを意図している。実用的なシステムにおいては、多くの代替的又は追加の機能的関係又は物理的接続が存在し得る。
【００６３】
本技術は、特定の例示的な実施形態を参照して説明されてきた。しかしながら、本技術の範囲から逸脱することなく、様々な修正及び変更を行うことができる。説明及び図面は、限定的ではなく、例示的に見なされるべきであり、そのような全ての修正は、本技術の範囲内に含まれることが意図される。したがって、技術の範囲は、単に上述の特定の実施例によるのではなく、記載されている一般的な実施形態及びそれらの法的等価物により、決定されるべきである。例えば、任意の方法又はプロセスの実施形態に記載される工程は、特に明示的な記載のない限り、任意の順序で実行されてもよく、特定の実施例で提示される明示的な順序に限定されない。更に、任意の装置の実施形態に記載される構成要素及び／又は要素は、本技術と実質的に同じ結果を生成するために、様々な順列で組み立てられるか、ないしは別の方法で動作可能に構成されてもよく、したがって、特定の実施例に記載される特定の構成に限定されない。
【００６４】
特定の実施形態に関する利益、他の利点及び問題に対する解決策が上述されてきた。しかしながら、任意の利益、利点、問題に対する解決策、又は任意の特定の利益、利点、若しくは解決策を生じさせるか、又はより顕著にさせ得る任意の要素は、重要な、必要とされる又は必須の特徴若しくは構成要素として解釈されるべきではない。
【００６５】
用語「含む（comprises）」、「含む（comprising）」、又はそれらの任意の変形は、非排他的な包含に言及することを意図しており、そのため、要素のリストを含むプロセス、方法、物品、組成物又は装置は、記載された要素のみを含むのではなく、そのようなプロセス、方法、物品、組成物又は装置には明示的に列挙されておらず、それらに固有でもない他の要素も含み得る。具体的に記載されていないものに加えて、本技術の実施に使用される上述の構造、配置、用途、割合、要素、材料、又は構成要素の他の組み合わせ及び／又は修正は、同一の一般原則から逸脱することなく、変更されるか、ないしは別の方法で特定の環境、製造仕様、設計パラメータ又は他の動作要件に特に適合されてもよい。
【００６６】
本技術は、例示的な実施形態を参照して上述されてきた。しかしながら、本技術の範囲から逸脱することなく、例示的な実施形態に対する変更及び修正が行われてもよい。これら及び他の変更又は修正は、以下の特許請求の範囲で表される本技術の範囲内に含まれることが意図されている。
【００６７】
第１の態様によると、オペアンプは、第１の位相を有する第１のクロック信号及び第３の位相を有する第３のクロック信号に応答し、第１の入力信号及び第２の入力信号を受信するように構成されている、第１のクロスコネクト回路と、第１のクロスコネクト回路に接続され、第１及び第２の入力信号に第１のゲインを適用するように構成されている、入力段回路と、入力段回路に接続され、第２の位相を有する第２のクロック信号及び第４の位相を有する第４のクロック信号に応答する、第２のクロスコネクト回路と、入力段回路に接続され、入力段回路に安定した電圧を提供するように構成されている、電圧調整回路と、第２のクロスコネクト回路に接続され、第１及び第２の入力信号に第２のゲインを適用し、出力電圧を生成するように構成されている、出力段回路と、を備える。
【００６８】
一実施形態では、第１、第２、第３、及び第４の位相のそれぞれは互いにオフセットされ、第１、第２、第３、及び第４のクロック信号は、同一周波数を有する。
【００６９】
一実施形態では、オフセットは、第１、第２、第３、及び第４のクロック信号が同一信号レベルを有する期間を提供する。
【００７０】
一実施形態では、第１のクロスコネクト回路は、第１のクロック信号に応答する第１のスイッチと、第１のスイッチと並列であり、第３のクロック信号に応答する第２のスイッチと、第１のスイッチと直列であり、第１のクロック信号に応答する第３のスイッチと、第２のスイッチと直列であり、第３のクロック信号に応答する第４のスイッチと、を備える。
【００７１】
一実施形態では、入力段回路はＮＭＯＳトランジスタを含む差動トランジスタ対を備え、第１、第２、第３、第４のスイッチはＰＭＯＳトランジスタを備える。
【００７２】
一実施形態では、第１のクロスコネクト回路は、第１のスイッチと第３のスイッチとの間に位置する第３のノードと、第２のスイッチと第４のスイッチとの間に位置する第４のノードと、を備え、入力段回路は、第１のトランジスタ及び第２のトランジスタを含む差動トランジスタ対を備え、第１のトランジスタは第３のノードに接続され、第２のトランジスタは第４のノードに接続される。
【００７３】
一実施形態では、第２のクロスコネクト回路は、第２のクロック信号に応答する第５のスイッチと、第５のスイッチと並列であり、第４のクロック信号に応答する第６のスイッチと、第５のスイッチと直列であり、第２のクロック信号に応答する第７のスイッチと、第６のスイッチと直列であり、第４のクロック信号に応答する第８のスイッチと、を備える。
【００７４】
一実施形態では、入力段回路はＰＭＯＳトランジスタを含む差動トランジスタ対を備え、第１、第２、第３、第４のスイッチはＮＭＯＳトランジスタを備える。
【００７５】
第２の態様によると、オペアンプの出力信号からオフセット電圧を除去する方法は、第１の位相を有する第１のクロック信号、第２の位相を有する第２のクロック信号、第３の位相を有する第３のクロック信号、及び第４の位相を有する第４のクロック信号を基準クロック信号に従って生成することと、第１のクロスコネクト回路を用いて、第１の入力信号及び第２の入力信号を入力段回路に選択的に送信することであって、第１のクロスコネクト回路は、第１のクロック信号に応答する第１のスイッチと、第１のスイッチと並列であり、第３のクロック信号に応答する第２のスイッチと、第１のスイッチと直列であり、第１のクロック信号に応答する第３のスイッチと、第２のスイッチと直列であり、第３のクロック信号に応答する第４のスイッチと、を備える、ことと、第２のクロスコネクト回路を用いて、入力段回路から出力段回路に第１の入力信号及び第２の入力信号を選択的に送信することであって、第２のクロスコネクト回路は、第２のクロック信号に応答する第５のスイッチと、第５のスイッチと並列であり、第４のクロック信号に応答する第６のスイッチと、第５のスイッチと直列であり、第２のクロック信号に応答する第７のスイッチと、第６のスイッチと直列であり、第４のクロック信号に応答する第８のスイッチと、を備える、ことと、電圧調整回路を用いて入力段回路の電圧を調整することと、を含む。
【００７６】
一工程では、方法は、第１のバイアス電圧及び第２のバイアス電圧を入力段回路に適用することを更に含む。
【００７７】
一工程では、入力段回路の電圧を調整することは、第３のバイアス電圧を電圧調整回路に適用することを含む。
【００７８】
一工程では、第１、第２、第３、及び第４の位相のそれぞれは互いにオフセットされ、第１、第２、第３、及び第４のクロック信号は、同一周波数を有する。
【００７９】
一工程では、オフセットは、第１、第２、第３、及び第４のクロック信号が同一信号レベルを有する期間を提供する。
【００８０】
第３の態様によると、システムは、第１の位相を有する第１のクロック信号、第２の位相を有する第２のクロック信号、第３の位相を有する第３のクロック信号、及び第４の位相を有する第４のクロック信号を基準クロック信号に従って生成するように構成されている第１のクロック発生器と、クロック発生器と通信するオペアンプであって、第１のクロック信号及び第３のクロック信号に応答し、第１の入力信号及び第２の入力信号を受信するように構成されている第１のクロスコネクト回路と、第１のクロスコネクト回路に接続され、第１及び第２の入力信号に第１のゲインを適用するように構成されている、入力段回路と、入力段回路に接続され、第２のクロック信号及び第４のクロック信号に応答する、第２のクロスコネクト回路と、第２のクロスコネクト回路に接続され、第１及び第２の入力信号に第２のゲインを適用し、出力電圧を生成するように構成されている出力段回路と、を備える、オペアンプと、アナログ−デジタル変換器（ＡＤＣ）クロックに従って動作し、出力電圧をデジタル信号に変換するように構成されているＡＤＣと、を備える。
【００８１】
一実施形態では、基準クロック信号は、ＡＤＣクロックの１／Ｎ倍に比例する（Ｎは自然数である）。
【００８２】
一実施形態では、オペアンプは、入力段回路に接続され、入力段回路に安定した電圧を提供するように構成されている電圧調整回路を更に備える。
【００８３】
一実施形態では、第１、第２、第３、及び第４の位相のそれぞれは互いにオフセットされ、第１、第２、第３、及び第４のクロック信号は、同一周波数を有する。
【００８４】
一実施形態では、第１のクロスコネクト回路は、第１のクロック信号に応答する第１のスイッチと、第１のスイッチと並列であり、第３のクロック信号に応答する第２のスイッチと、第１のスイッチと直列であり、第１のクロック信号に応答する第３のスイッチと、第２のスイッチと直列であり、第３のクロック信号に応答する第４のスイッチと、を備え、第２のクロスコネクト回路は、第２のクロック信号に応答する第５のスイッチと、第５のスイッチと並列であり、第４のクロック信号に応答する第６のスイッチと、第５のスイッチと直列であり、第２のクロック信号に応答する第７のスイッチと、第６のスイッチと直列であり、第４のクロック信号に応答する第８のスイッチと、を備える。
【００８５】
一実施形態では、第１のクロスコネクト回路は、第１のスイッチと第３のスイッチとの間に位置する第３のノードと、第２のスイッチと第４のスイッチとの間に位置する第４のノードと、を更に備え、入力段回路は、第３のノードに接続されたゲート端子を備える第１のトランジスタと、第４のノードに接続されたゲート端子を備える第２のトランジスタと、を含む差動トランジスタ対を備える。
【００８６】
一実施形態では、入力段回路は、第１のバイアス電圧及び第２のバイアス電圧に従って動作するように構成され、電圧調整回路は、第３のバイアス電圧に従って動作するように構成されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【外国語明細書】
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