(57)【要約】【課題】漏れ電流を防止しながら、高集積化に有利な半導体素子を提供する。【解決手段】本発明による半導体素子は、セル領域と、前記セル領域に隣接する連結領域と、を含む基板と、前記基板上に複数の絶縁層と複数の電極層とが交互に積層された積層構造体と、前記セル領域内に配置され、前記積層構造体を貫通する複数のセルチャンネル構造体と、前記連結領域内に配置され、前記積層構造体を貫通する複数のダミーチャンネル構造体と、前記連結領域内に配置され、前記複数の電極層の内から選択される１つの電極層に接触するコンタクト構造体と、を有し、前記コンタクト構造体は、前記複数のダミーチャンネル構造体の内の隣接する少なくとも１つのダミーチャンネル構造体と直接接触する。【選択図】  図１
2020096166.tif 000002
【特許請求の範囲】
【請求項１】
セル領域と、前記セル領域に隣接する連結領域と、を含む基板と、
前記基板上に複数の絶縁層と複数の電極層とが交互に積層された積層構造体と、
前記セル領域内に配置され、前記積層構造体を貫通する複数のセルチャンネル構造体と、
前記連結領域内に配置され、前記積層構造体を貫通する複数のダミーチャンネル構造体と、
前記連結領域内に配置され、前記複数の電極層の内から選択される１つの電極層に接触するコンタクト構造体と、を有し、
前記コンタクト構造体は、前記複数のダミーチャンネル構造体の内の隣接する少なくとも１つのダミーチャンネル構造体と直接接触することを特徴とする半導体素子。
【請求項２】
前記コンタクト構造体は、上部領域の幅が下部領域の幅よりも大きく、
前記コンタクト構造体の前記上部領域は、前記複数のダミーチャンネル構造体の内の隣接する少なくとも１つのダミーチャンネル構造体に接触し、
前記コンタクト構造体の前記下部領域は、前記複数のダミーチャンネル構造体の内の隣接する少なくとも１つのダミーチャンネル構造体と離隔することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記コンタクト構造体は、前記複数のダミーチャンネル構造体の内の互いに離隔する４つと直接接触することを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記コンタクト構造体は、前記複数のダミーチャンネル構造体の内の隣接する少なくとも１つのダミーチャンネル構造体の第１の部分と第２の部分との間に突出した突出部を含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記セル領域内に配置され、前記基板と前記積層構造体との間に配置されるソースラインと、
前記連結領域内に配置され、前記基板と前記積層構造体との間に配置されるソース絶縁層と、
前記基板と前記ソース絶縁層との間に配置される下部絶縁層と、をさらに有し、
前記複数のセルチャンネル構造体は、前記ソースラインに電気的に接続され、
前記複数のダミーチャンネル構造体は、前記ソースラインとは電気的に絶縁され、且つ前記ソース絶縁層及び前記下部絶縁層に電気的に接続されることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記複数のセルチャンネル構造体のそれぞれは、チャンネルパターンと、
前記チャンネルパターンの外側に配置された情報保存パターンと、を含み、
前記複数のダミーチャンネル構造体のそれぞれは、ダミーチャンネルパターンと、
前記ダミーチャンネルパターンの外側に配置されたダミー情報保存パターンと、を含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記コンタクト構造体は、前記ダミーチャンネルパターン及び前記ダミー情報保存パターンに直接接触することを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記複数のセルチャンネル構造体のそれぞれは、コアパターンを更に含み、
前記複数のダミーチャンネル構造体のそれぞれは、ダミーコアパターンを更に含み、
前記ダミーチャンネルパターンは、前記ダミーコアパターンの外側に配置され、
前記コンタクト構造体は、前記ダミー情報保存パターン及び前記ダミーチャンネルパターンを貫通して、前記ダミーコアパターンに直接接触することを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記基板と前記積層構造体との間のソースラインをさらに有し、
前記チャンネルパターンは、前記ソースラインに電気的に接続され、
前記ダミーチャンネルパターンは、前記ソースラインに電気的に接続されないことを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記チャンネルパターンは、前記ソースラインに直接接触することを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記連結領域内に配置され、前記ソースラインと実質的に同一のレベルに配置されるソース絶縁層をさらに有し、
前記複数のダミーチャンネル構造体は、前記ソース絶縁層に接触することを特徴とする請求項９に記載の半導体素子。
【請求項１２】
支持構造体をさらに有し、
前記支持構造体は、前記ソースラインと前記積層構造体との間の第１部分と、
前記第１部分から前記基板に向けて延在し、前記ソースライン及び前記ソース絶縁層のそれぞれの側面と接触する第２部分と、を含むことを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記連結領域内に配置され、前記基板と前記積層構造体との間に配置される下部絶縁層をさらに有し、
前記複数のダミーチャンネル構造体は、前記下部絶縁層に接触することを特徴とする請求項９に記載の半導体素子。
【請求項１４】
前記情報保存パターンは、前記チャンネルパターンの外側に配置されたトンネル絶縁層と、
前記トンネル絶縁層の外側に配置された電荷保存層と、
前記電荷保存層の外側に配置されたブロッキング層と、を含み、
前記ダミー情報保存パターンは、前記ダミーチャンネルパターンの外側に配置されたダミートンネル絶縁層と、
前記ダミートンネル絶縁層の外側に配置されたダミー電荷保存層と、
前記ダミー電荷保存層の外側に配置されたダミーブロッキング層と、を含むことを特徴とする請求項６に記載の半導体素子。
【請求項１５】
前記連結領域内に配置される層間絶縁層をさらに有し、
前記複数の電極層のそれぞれは、前記連結領域内に延在したパッドを含み、
前記層間絶縁層は、前記パッド上を覆い、
前記コンタクト構造体は、前記層間絶縁層を貫通して前記パッドに接触することを特徴とする請求項１に記載の半導体素子。
【請求項１６】
前記複数のダミーチャンネル構造体の内の前記コンタクト構造体と隣接する少なくとも１つのダミーチャンネル構造体は、前記パッドを貫通することを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
前記コンタクト構造体は、コンタクトプラグと、
前記コンタクトプラグの外側を囲むコンタクトスペーサと、を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１８】
基板上に複数の絶縁層と複数の電極層とが交互に積層された積層構造体と、
前記積層構造体を貫通する複数のダミーチャンネル構造体と、
前記複数の電極層の内から選択された１つの電極層に接触するコンタクト構造体と、を有し、
前記コンタクト構造体は、前記複数のダミーチャンネル構造体の内の隣接する少なくとも１つのダミーチャンネル構造体に直接接触することを特徴とする半導体素子。
【請求項１９】
基板上に複数の絶縁層と複数の電極層とが交互に積層された積層構造体と、
前記積層構造体を貫通する複数のセルチャンネル構造体と、
前記積層構造体を貫通し、前記複数のセルチャンネル構造体と離隔する複数のダミーチャンネル構造体と、
前記複数の電極層の内から選択された１つの電極層に接触するコンタクト構造体と、を有し、
前記コンタクト構造体は、前記複数のダミーチャンネル構造体の内の隣接する少なくとも１つのダミーチャンネル構造体に直接接触することを特徴とする半導体素子。
【請求項２０】
前記基板と前記積層構造体との間に配置されるソースラインをさらに有し、
前記複数のセルチャンネル構造体のそれぞれは、チャンネルパターンを含み、
前記複数のダミーチャンネル構造体のそれぞれは、ダミーチャンネルパターンを含み、
前記チャンネルパターンは、前記ソースラインに電気的に接続され、
前記ダミーチャンネルパターンは、前記ソースラインに電気的に接続されないことを特徴とする請求項１９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、特に、高集積化に有利なコンタクト構造体を有する半導体素子に関する。
【背景技術】
【０００２】
半導体素子の高集積化に伴って、積層構造体内に積層される複数の電極層の数が徐々に増加している。
複数の電極層のそれぞれは、コンタクトプラグを介して外部に電気的に接続されなければならない。
しかしながら、高いアスペクト比を有する複数のコンタクトプラグは、高集積化を困難にしているという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１８／０１０８６７１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は上記従来の積層構造体を有する半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、漏れ電流を防止しながら、高集積化に有利な半導体素子を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明による半導体素子は、セル領域と、前記セル領域に隣接する連結領域と、を含む基板と、前記基板上に複数の絶縁層と複数の電極層とが交互に積層された積層構造体と、前記セル領域内に配置され、前記積層構造体を貫通する複数のセルチャンネル構造体と、前記連結領域内に配置され、前記積層構造体を貫通する複数のダミーチャンネル構造体と、前記連結領域内に配置され、前記複数の電極層の内から選択される１つの電極層に接触するコンタクト構造体と、を有し、前記コンタクト構造体は、前記複数のダミーチャンネル構造体の内の隣接する少なくとも１つのダミーチャンネル構造体と直接接触することを特徴とする。
【０００６】
また、上記目的を達成するためになされた本発明による半導体素子は、基板上に複数の絶縁層と複数の電極層とが交互に積層された積層構造体と、前記積層構造体を貫通する複数のダミーチャンネル構造体と、前記複数の電極層の内から選択された１つの電極層に接触するコンタクト構造体と、を有し、前記コンタクト構造体は、前記複数のダミーチャンネル構造体の内の隣接する少なくとも１つのダミーチャンネル構造体に直接接触することを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体素子は、基板上に複数の絶縁層と複数の電極層とが交互に積層された積層構造体と、前記積層構造体を貫通する複数のセルチャンネル構造体と、前記積層構造体を貫通し、前記複数のセルチャンネル構造体と離隔する複数のダミーチャンネル構造体と、前記複数の電極層の内から選択された１つの電極層に接触するコンタクト構造体と、を有し、前記コンタクト構造体は、前記複数のダミーチャンネル構造体の内の隣接する少なくとも１つのダミーチャンネル構造体に直接接触することを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体素子によれば、複数のダミーチャンネル構造体のうちの隣接する少なくとも１つに直接接触するコンタクト構造体を提供し、複数のダミーチャンネル構造体は、ソースラインに電気的に絶縁することで、コンタクト構造体の工程余裕が著しく増加することで、漏れ電流を防止しながら高集積化に有利な半導体素子を具現できるという効果がある。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による半導体素子の概略構成を示す断面図である。
【図２】本発明の実施形態による半導体素子の概略構成を示す断面図である。
【図３】本発明の実施形態による半導体素子の概略構成を示す平面図である。
【図４】本発明の実施形態による半導体素子の一部構成のいくつかの例を説明するための水平断面図である。
【図５】本発明の実施形態による半導体素子の一部構成のいくつかの例を説明するための水平断面図である。
【図６】本発明の実施形態による半導体素子の一部構成のいくつかの例を説明するための水平断面図である。
【図７】本発明の実施形態による半導体素子の一部構成のいくつかの例を説明するための水平断面図である。
【図８】本発明の実施形態による半導体素子の一部構成のいくつかの例を説明するための水平断面図である。
【図９】図１の一部分を詳細に示す拡大図である。
【図１０】図１の一部分を詳細に示す拡大図である。
【図１１】本発明の実施形態による半導体素子のいくつかの例を説明するための断面図である。
【図１２】本発明の実施形態による半導体素子のいくつかの例を説明するための断面図である。
【図１３】本発明の実施形態による半導体素子のいくつかの例を説明するための断面図である。
【図１４】本発明の実施形態による半導体素子のいくつかの例を説明するための断面図である。
【図１５】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図１６】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図１７】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図１８】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図１９】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図２０】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図２１】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図２２】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図２３】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図２４】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図２５】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【発明を実施するための形態】
【００１０】
次に、本発明に係る半導体素子を実施するための形態の具体例を図面を参照しながら説明する。
【００１１】
本発明の実施形態による半導体素子は、ＶＮＡＮＤ又は３Ｄフラッシュメモリのような不揮発性メモリを含む。
本発明の実施形態による半導体素子は、ＣＯＰ（Ｃｅｌｌ  Ｏｎ  Ｐｅｒｉｐｈｅｒａｌ）構造を含むと解釈される。
【００１２】
図１及び図２は、本発明の実施形態による半導体素子の概略構成を示す断面図であり、図３は、本発明の実施形態による半導体素子の概略構成を示す平面図である。
一実施形態において、図１は、図３の切断線Ｉ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面図であり、図２は、図３の切断線ＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。
図４〜図８は、本発明の実施形態による半導体素子の一部構成のいくつかの例を説明するための水平断面図である。
一実施形態において、図４は、図３の一部分（Ｅ３）に該当し、図１の切断線ＩＶ−ＩＶ’線に沿って切断した水平断面図である。
図９は、図１の第１部分（Ｅ１）を詳細に示す拡大図であり、図１０は、図１の第２部分（Ｅ２）を詳細に示す拡大図である。
【００１３】
図１を参照すると、本発明の実施形態による半導体素子は、基板２１、第１下部絶縁層２３、複数のトランジスタ２５、第２下部絶縁層２７、複数の周辺回路配線２９、下部埋め込み導電層３１、第３下部絶縁層３２、中間埋め込み導電層３３、第４下部絶縁層３４、代替導電性ライン（例：ソースライン）３５、ソースモールド層（例：ソース絶縁層）３７、支持台３８、第５下部絶縁層３９、積層構造体４０、層間絶縁層４６、複数のセルチャンネルホール５１、複数のセルチャンネル構造体５９、複数のダミーチャンネルホール５１Ｄ、複数のダミーチャンネル構造体５９Ｄ、第１上部絶縁層６２、分離トレンチ６３Ｔ、分離スペーサ６５、分離絶縁層６６、第２上部絶縁層６７、複数のコンタクトホール７１、複数のコンタクト構造体７５、第３上部絶縁層８１、複数の上部プラグ８３、複数のビットプラグ８４、複数の上部配線８５、及び複数のビットライン８６を含む。
【００１４】
支持台３８は、支持板３８Ａのような第１部分と、支持バー３８Ｂのような第２部分と、を含む。
支持台３８は、また、「支持構造体」と指称する。
積層構造体４０は、交互に繰り返して積層された複数の絶縁層４１と複数の電極層４５とを含む。
複数の電極層４５のそれぞれは、パッド４５Ｐを含む。
複数のセルチャンネル構造体５９のそれぞれは、情報保存パターン５５、チャンネルパターン５６、コアパターン５７、及びビットパッド５８を含む。
複数のダミーチャンネル構造体５９Ｄのそれぞれは、ダミー情報保存パターン５５Ｄ、ダミーチャンネルパターン５６Ｄ、ダミーコアパターン５７Ｄ、及びダミービットパッド５８Ｄを含む。
【００１５】
複数のコンタクト構造体７５のそれぞれは、コンタクトプラグ７４と、コンタクトプラグ７４の外側を囲むコンタクトスペーサ７３と、を含む。
複数のコンタクト構造体７５のそれぞれは、複数のダミーチャンネル構造体５９Ｄの内の隣接する少なくとも１つのダミーチャンネル構造体に直接接触する。
一実施形態において、代替導電性ライン３５は、ソースライン又は共通ソースライン（Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｌｉｎｅ：ＣＳＬ）に該当する。
分離トレンチ６３Ｔは、ワードラインカット（ｗｏｒｄ  ｌｉｎｅ  ｃｕｔ）に該当する。
複数の電極層４５の内のいくつかは、ワードライン（ｗｏｒｄ  ｌｉｎｅ）に該当する。
【００１６】
複数の電極層４５の内の最下層は、ゲート誘導ドレインリーク（Ｇａｔｅ−Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ：ＧＩＤＬ）制御ラインに該当する。
複数の電極層４５の内の下から２番目の層は、接地選択ライン（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ：ＧＳＬ）又はソース選択ライン（Ｓｏｕｒｃｅ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ：ＳＳＬ）に該当する。
複数の電極層４５の内の最上層は、ＧＩＤＬ制御ラインに該当する。
複数の電極層４５の内の上から２番目の層及び３番目の層は、ストリング選択ライン（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ：ＳＳＬ）又はドレイン選択ライン（Ｄｒａｉｎ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ：ＤＳＬ）に該当する。
【００１７】
図２を参照すると、本発明の実施形態による半導体素子は、基板２１、第１下部絶縁層２３、複数のトランジスタ２５、第２下部絶縁層２７、複数の周辺回路配線２９、第３下部絶縁層３２、第４下部絶縁層３４、ソースモールド層３７、支持台３８、複数の絶縁層４１、複数の電極層４５、パッド４５Ｐ、層間絶縁層４６、複数のダミーチャンネルホール５１Ｄ、複数のダミーチャンネル構造体５９Ｄ、第１上部絶縁層６２、分離トレンチ６３Ｔ、分離スペーサ６５、分離絶縁層６６、第２上部絶縁層６７、及び第３上部絶縁層８１を含む。
【００１８】
図３を参照すると、本発明の実施形態による半導体素子は、セル領域ＣＥＬ及びセル領域ＣＥＬに隣接する連結領域ＥＸＴを有する基板２１、支持トレンチ３８Ｔ、支持トレンチ３８Ｔ内の支持バー３８Ｂ、複数のセルチャンネルホール５１、複数のセルチャンネルホール５１内の複数のセルチャンネル構造体５９、複数のダミーチャンネルホール５１Ｄ、複数のダミーチャンネルホール５１Ｄ内の複数のダミーチャンネル構造体５９Ｄ、分離トレンチ６３Ｔ、分離トレンチ６３Ｔ内の分離絶縁層６６、選択ライン分離パターン６４、複数のコンタクトホール７１、及び複数のコンタクトホール７１内の複数のコンタクト構造体７５を含む。
連結領域ＥＸＴは、セル領域ＣＥＬに連続する。
【００１９】
図４を参照すると、コンタクトホール７１は、４つのダミーチャンネルホール５１Ｄと部分的に重畳する。
コンタクトホール７１は、４つのダミーチャンネルホール５１Ｄと連通する。
コンタクトホール７１内にコンタクト構造体７５が配置される。
４つのダミーチャンネルホール５１Ｄ内に４つのダミーチャンネル構造体５９Ｄが配置される。
コンタクト構造体７５は、互いに離隔する４つのダミーチャンネル構造体５９Ｄに直接接触する。
【００２０】
ダミーチャンネルパターン５６Ｄは、ダミーコアパターン５７Ｄの外側を囲む。
ダミー情報保存パターン５５Ｄは、ダミーチャンネルパターン５６Ｄの外側を囲む。
ダミー情報保存パターン５５Ｄは、ダミーチャンネルパターン５６Ｄの外側を囲むダミートンネル絶縁層５２Ｄと、ダミートンネル絶縁層５２Ｄの外側を囲むダミー電荷保存層５３Ｄと、ダミー電荷保存層５３Ｄの外側を囲むダミーブロッキング層５４Ｄと、を含む。
【００２１】
コンタクト構造体７５は、ダミーチャンネルパターン５６Ｄ及びダミー情報保存パターン５５Ｄに直接接触する。
コンタクト構造体７５は、ダミー情報保存パターン５５Ｄ及びダミーチャンネルパターン５６Ｄを貫通して、ダミーコアパターン５７Ｄに直接接触する。
一実施形態において、コンタクト構造体７５は、ダミーブロッキング層５４Ｄ、ダミー電荷保存層５３Ｄ、ダミートンネル絶縁層５２Ｄ、ダミーチャンネルパターン５６Ｄ、及びダミーコアパターン５７Ｄに直接接触する。
【００２２】
図５を参照すると、コンタクト構造体７５は、互いに離隔する４つのダミーチャンネル構造体５９Ｄに直接接触する。
コンタクト構造体７５は、少なくとも１つの突出部７５Ｐを含む。
コンタクト構造体７５の少なくとも１つの突出部７５Ｐは、複数のダミーチャンネル構造体５９Ｄの内の隣接する少なくとも１つの内部に侵入（ｐｅｎｅｔｒａｔｅ）する。
コンタクト構造体７５の少なくとも１つの突出部７５Ｐは、複数のダミーチャンネル構造体５９Ｄの内の隣接する少なくとも１つのダミーチャンネル構造体５９Ｄの中心に重畳する。
少なくとも１つの突出部７５Ｐのそれぞれは、複数のダミーチャンネル構造体５９Ｄの内の対応する１つの左側部分と右側部分との間で水平に突出する。
例えば、ダミーチャンネルパターン５６Ｄは、少なくとも１つの突出部７５Ｐのそれぞれの左側壁及び右側壁にそれぞれある左側部分及び右側部分を有する。
【００２３】
図６を参照すると、コンタクト構造体７５は、互いに離隔する２つのダミーチャンネル構造体５９Ｄに直接接触する。
図７を参照すると、コンタクト構造体７５は、互いに離隔する複数のダミーチャンネル構造体５９Ｄの内の隣接する１つのダミーチャンネル構造体５９Ｄに直接接触する。
図８を参照すると、コンタクト構造体７５は、互いに離隔する４つのダミーチャンネル構造体５９Ｄに直接接触する。
コンタクトスペーサ７３の外側面は、ダミーブロッキング層５４Ｄの外側面に直接接触する。
【００２４】
図９を参照すると、ソースモールド層３７は、順次に積層された下部ソースモールド層３７Ａと、中間ソースモールド層３７Ｍと、上部ソースモールド層３７Ｂと、を含む。
下部ソースモールド層３７Ａの下面は、第４下部絶縁層３４に直接接触する。
上部ソースモールド層３７Ｂの上面は、支持板３８Ａに直接接触する。
【００２５】
図１０を参照すると、チャンネルパターン５６は、コアパターン５７の外側を囲む。
情報保存パターン５５は、チャンネルパターン５６の外側を囲む。
情報保存パターン５５は、チャンネルパターン５６の外側を囲むトンネル絶縁層５２と、トンネル絶縁層５２の外側を囲む電荷保存層５３と、電荷保存層５３の外側を囲むブロッキング層５４と、を含む。
【００２６】
図１〜図１０を再度参照すると、本発明の実施形態による半導体素子は、セル領域ＣＥＬと連結領域ＥＸＴとを有する基板２１上に、複数の絶縁層４１と複数の電極層４５とが交互に積層された積層構造体４０を含む。
基板２１と積層構造体４０との間に、第１下部絶縁層２３、複数のトランジスタ２５、第２下部絶縁層２７、複数の周辺回路配線２９、下部埋め込み導電層３１、第３下部絶縁層３２、中間埋め込み導電層３３、第４下部絶縁層３４、代替導電性ライン３５、ソースモールド層３７、支持台３８、及び第５下部絶縁層３９が配置される。
【００２７】
下部埋め込み導電層３１及び第３下部絶縁層３２の上面は、実質的に同一平面を成す。
下部埋め込み導電層３１及び第３下部絶縁層３２上に、中間埋め込み導電層３３及び第４下部絶縁層３４が配置される。
中間埋め込み導電層３３は、セル領域ＣＥＬ内に配置され、第４下部絶縁層３４は、連結領域ＥＸＴ内に配置される。
第４下部絶縁層３４は、中間埋め込み導電層３３と実質的に同一のレベルに配置される。
【００２８】
中間埋め込み導電層３３上に代替導電性ライン３５が配置される。
第４下部絶縁層３４上にソースモールド層３７が配置される。
ソースモールド層３７は、連結領域ＥＸＴ内に代替導電性ライン３５と実質的に同一のレベルに配置される。
支持板３８Ａは、代替導電性ライン３５と積層構造体４０との間、及びソースモールド層３７と積層構造体４０との間に配置される。
支持バー３８Ｂは、支持板３８Ａと連続するように形成され得る。
例えば、支持バー３８Ｂは、支持板３８Ａから基板２１に向けて延在／突出する。
支持バー３８Ｂの少なくとも一部分は、セル領域ＣＥＬと連結領域ＥＸＴとの間の境界に隣接して配置される。
支持バー３８Ｂは、ソースモールド層３７及び代替導電性ライン３５の側面に直接接触する。
ソースモールド層３７は、支持バー３８Ｂによって連結領域ＥＸＴ内に限定される。
【００２９】
複数の電極層４５のそれぞれは、連結領域ＥＸＴ内に延在するパッド４５Ｐを含む。
層間絶縁層４６は、連結領域ＥＸＴ内の前記パッド４５Ｐ上を覆う。
層間絶縁層４６は、複数のコンタクト構造体７５の間を絶縁する役割をする。
【００３０】
セル領域ＣＥＬ内に積層構造体４０、支持板３８Ａ、及び代替導電性ライン３５を貫通して、中間埋め込み導電層３３内に侵入（ｐｅｎｅｔｒａｔｅ）した複数のセルチャンネル構造体５９が配置される。
代替導電性ライン３５は、情報保存パターン５５の側面を貫通して、チャンネルパターン５６の側面に直接接触する。
チャンネルパターン５６は、代替導電性ライン３５に電気的に接続される。
【００３１】
連結領域ＥＸＴ内に、層間絶縁層４６、積層構造体４０、支持板３８Ａ、及びソースモールド層３７を貫通して、第４下部絶縁層３４内に侵入（ｐｅｎｅｔｒａｔｅ）した複数のダミーチャンネル構造体５９Ｄが配置される。
複数のダミーチャンネル構造体５９Ｄは、ソースモールド層３７に接触する。
ダミーチャンネルパターン５６Ｄは、代替導電性ライン３５に電気的に接続されない。
ダミーチャンネルパターン５６Ｄは、代替導電性ライン３５から電気的に絶縁される。
ソースモールド層３７及び第４下部絶縁層３４は、複数のダミーチャンネル構造体５９Ｄと代替導電性ライン３５との間を電気的に絶縁する役割をする。
ソースモールド層３７及び第４下部絶縁層３４は、ダミーチャンネルパターン５６Ｄの漏れ電流を遮断する役割をする。
【００３２】
連結領域ＥＸＴ内に複数のコンタクト構造体７５が配置される。
複数のコンタクト構造体７５のそれぞれは、複数の電極層４５の内の選択された１つの電極層４５に接触する。
複数のコンタクト構造体７５のそれぞれは、層間絶縁層４６を貫通して、パッド４５Ｐに接触する。
複数のコンタクト構造体７５のそれぞれは、複数のダミーチャンネル構造体５９Ｄの内の隣接する少なくとも１つのダミーチャンネル構造体５９Ｄに直接接触する。
複数のコンタクト構造体７５のそれぞれは、上部領域の幅が下部領域の幅よりも大きい。
複数のコンタクト構造体７５のそれぞれの上部領域は、複数のダミーチャンネル構造体５９Ｄの内の隣接する少なくとも１つのダミーチャンネル構造体５９Ｄに接触する。
複数のコンタクト構造体７５のそれぞれの下部領域は、複数のダミーチャンネル構造体５９Ｄの内の隣接する少なくとも１つのダミーチャンネル構造体５９Ｄと離隔する。
複数のダミーチャンネル構造体５９Ｄの内の複数のコンタクト構造体７５と隣接する少なくとも１つのダミーチャンネル構造体５９Ｄは、パッド４５Ｐを貫通する。
【００３３】
図１１〜図１４は、本発明の実施形態による半導体素子のいくつかの例を説明するための断面図である。
図１１を参照すると、本実施形態による半導体素子は、基板２１、第１下部絶縁層２３、複数のトランジスタ２５、第２下部絶縁層２７、複数の周辺回路配線２９、下部埋め込み導電層３１、第３下部絶縁層３２、中間埋め込み導電層３３、第４下部絶縁層３４、代替導電性ライン３５、ソースモールド層３７、支持台３８、第５下部絶縁層３９、下部積層構造体１４０、下部層間絶縁層１４６、上部積層構造体２４０、上部層間絶縁層２４６、複数の下部セルチャンネルホール１５１、複数の上部セルチャンネルホール２５１、複数のセルチャンネル構造体５９、複数の下部ダミーチャンネルホール１５１Ｄ、複数の上部ダミーチャンネルホール２５１Ｄ、複数のダミーチャンネル構造体５９Ｄ、第１上部絶縁層６２、分離トレンチ６３Ｔ、分離スペーサ６５、分離絶縁層６６、第２上部絶縁層６７、複数のコンタクトホール７１、複数のコンタクト構造体７５、第３上部絶縁層８１、複数の上部プラグ８３、複数のビットプラグ８４、複数の上部配線８５、及び複数のビットライン８６を含む。
【００３４】
支持台３８は、支持板３８Ａと、支持バー３８Ｂと、を含む。
下部積層構造体１４０は、交互に繰り返し積層された複数の下部絶縁層１４１と複数の下部電極層１４５とを含む。
上部積層構造体２４０は、交互に繰り返し積層された複数の上部絶縁層２４１と複数の上部電極層２４５とを含む。
複数の下部電極層１４５及び複数の上部電極層２４５のそれぞれは、パッド１４５Ｐを含む。
複数のコンタクト構造体７５のそれぞれは、コンタクトプラグ７４と、コンタクトプラグ７４の外側を囲むコンタクトスペーサ７３と、を含む。
【００３５】
図１２を参照すると、本実施形態による半導体素子は、基板２１、中間埋め込み導電層３３、代替導電性ライン３５、ソースモールド層３７、支持台３８、第５下部絶縁層３９、積層構造体４０、層間絶縁層４６、複数のセルチャンネルホール５１、複数のセルチャンネル構造体５９、複数のダミーチャンネルホール５１Ｄ、複数のダミーチャンネル構造体５９Ｄ、第１上部絶縁層６２、分離トレンチ６３Ｔ、分離スペーサ６５、分離絶縁層６６、第２上部絶縁層６７、複数のコンタクトホール７１、複数のコンタクト構造体７５、第３上部絶縁層８１、複数の上部プラグ８３、複数のビットプラグ８４、複数の上部配線８５、及び複数のビットライン８６を含む。
【００３６】
支持台３８は、支持板３８Ａと、支持バー３８Ｂと、を含む。
積層構造体４０は、交互に繰り返し積層された複数の絶縁層４１と複数の電極層４５とを含む。
複数の電極層４５のそれぞれは、パッド４５Ｐを含む。
複数のコンタクト構造体７５のそれぞれは、コンタクトプラグ７４と、コンタクトプラグ７４の外側を囲むコンタクトスペーサ７３と、を含む。
【００３７】
図１３を参照すると、本実施形態による半導体素子は、基板２１、中間埋め込み導電層３３、第４下部絶縁層３４、代替導電性ライン３５、ソースモールド層３７、支持台３８、第５下部絶縁層３９、積層構造体４０、層間絶縁層４６、複数のセルチャンネルホール５１、複数のセルチャンネル構造体５９、複数のダミーチャンネルホール５１Ｄ、複数のダミーチャンネル構造体５９Ｄ、第１上部絶縁層６２、分離トレンチ６３Ｔ、分離スペーサ６５、分離絶縁層６６、第２上部絶縁層６７、複数のコンタクトホール７１、複数のコンタクト構造体７５、第３上部絶縁層８１、複数の上部プラグ８３、複数のビットプラグ８４、複数の上部配線８５、及び複数のビットライン８６を含む。
【００３８】
支持台３８は、支持板３８Ａと、支持バー３８Ｂと、を含む。
積層構造体４０は、交互に繰り返し積層された複数の絶縁層４１と複数の電極層４５とを含む。
複数の電極層４５のそれぞれは、パッド４５Ｐを含む。
複数のコンタクト構造体７５のそれぞれは、コンタクトプラグ７４と、前記コンタクトプラグ７４の外側を囲むコンタクトスペーサ７３と、を含む。
【００３９】
図１４を参照すると、本実施形態による半導体素子は、基板２１、中間埋め込み導電層３３、第４下部絶縁層３４、積層構造体４０、層間絶縁層４６、複数のセルチャンネルホール５１、複数のセルチャンネル構造体５９、複数のダミーチャンネルホール５１Ｄ、複数のダミーチャンネル構造体５９Ｄ、第１上部絶縁層６２、分離トレンチ６３Ｔ、分離スペーサ６５、分離絶縁層６６、第２上部絶縁層６７、複数のコンタクトホール７１、複数のコンタクト構造体７５、第３上部絶縁層８１、複数の上部プラグ８３、複数のビットプラグ８４、複数の上部配線８５、複数のビットライン８６、複数の下部チャンネルパターン９１、及びゲート誘電層９３を含む。
【００４０】
積層構造体４０は、交互に繰り返し積層された複数の絶縁層４１と複数の電極層４５とを含む。
複数の電極層４５のそれぞれは、パッド４５Ｐを含む。
複数のコンタクト構造体７５のそれぞれは、コンタクトプラグ７４と、コンタクトプラグ７４の外側を囲むコンタクトスペーサ７３と、を含む。
【００４１】
中間埋め込み導電層３３は、Ｎ型不純物を含む単結晶シリコンなどの半導体層を含む。
中間埋め込み導電層３３は、ソースライン又は共通ソースラインに該当する。
第４下部絶縁層３４は、連結領域（図３のＥＸＴ）内に中間埋め込み導電層３３と実質的に同一のレベルに配置される。
一実施形態において、第４下部絶縁層３４は、下部絶縁層と指称する。
複数のダミーチャンネル構造体５９Ｄは、第４下部絶縁層３４に接触する。
【００４２】
複数の下部チャンネルパターン９１は、複数のセルチャンネルホール５１の下部領域に配置される。
複数の下部チャンネルパターン９１は、ＳＥＧ（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ）工程によって形成された半導体層を含む。
複数の下部チャンネルパターン９１の下端は、中間埋め込み導電層３３に直接接触する。
複数の下部チャンネルパターン９１の上端は、複数の電極層４５の内の最下層よりも高いレベルに配置される。
ゲート誘電層９３は、複数の電極層４５の内の最下層と複数の下部チャンネルパターン９１との間に配置される。
【００４３】
図１５〜図２５は、本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
一実施形態において、図１５〜図２５は、図３の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した断面図である。
【００４４】
図３及び図１５を参照すると、基板２１上に第１下部絶縁層２３、複数のトランジスタ２５、第２下部絶縁層２７、複数の周辺回路配線２９、下部埋め込み導電層３１、第３下部絶縁層３２、中間埋め込み導電層３３、及び第４下部絶縁層３４が形成される。
【００４５】
基板２１は、シリコンウエハなどの半導体基板を含む。
第１下部絶縁層２３は、素子分離層に該当する。
第１下部絶縁層２３は、シャロートレンチ素子分離（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）方法を用いて形成された絶縁層を含む。
第１下部絶縁層２３は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電体（ｌｏｗ−Ｋ  ｄｉｅｌｅｃｔｒｉｃｓ）、又はそれらの組み合わせを含む。
複数のトランジスタ２５は、基板２１の内部及び／又は基板２１上に多様な方法で形成される。
【００４６】
複数のトランジスタ２５は、フィン電界効果トランジスタ（ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ｆｉｎＦＥＴ）、マルチ−ブリッジチャンネルトランジスタ（Ｍｕｌｔｉ−Ｂｒｉｄｇｅ  Ｃｈａｎｎｅｌ  ｔｒａｎｓｉｓｔｏｒ：ＭＢＣ  ｔｒａｎｓｉｓｔｏｒ）、ナノワイヤトランジスタ、垂直トランジスタ、リセスチャンネルトランジスタ（ｒｅｃｅｓｓ  ｃｈａｎｎｅｌ  ｔｒａｎｓｉｓｔｏｒ）、３Ｄトランジスタ、プレーナトランジスタ（ｐｌａｎａｒ  ｔｒａｎｓｉｓｔｏｒ）、又はそれらの組み合わせを含む。
【００４７】
第２下部絶縁層２７は、第１下部絶縁層２３及び複数のトランジスタ２５上を覆う。
複数の周辺回路配線２９は、第２下部絶縁層２７内に形成される。
複数の周辺回路配線２９は、複数のトランジスタ２５に接続される。
複数の周辺回路配線２９は、多様な形状を有する水平配線及び垂直配線を含む。
第２下部絶縁層２７上に、下部埋め込み導電層３１及び第３下部絶縁層３２が形成される。
下部埋め込み導電層３１及び第３下部絶縁層３２上に、中間埋め込み導電層３３及び第４下部絶縁層３４が形成される。
【００４８】
第２下部絶縁層２７、第３下部絶縁層３２、及び第４下部絶縁層３４のそれぞれは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電体、又はそれらの組み合わせを含む。
下部埋め込み導電層３１は、複数の周辺回路配線２９に電気的に接続される。
複数の周辺回路配線２９及び下部埋め込み導電層３１は、金属、金属窒化物、金属酸化物、金属シリサイド、ポリシリコン、導電性カーボン、又はそれらの組み合わせを含む。
中間埋め込み導電層３３は、Ｎ型不純物を含むポリシリコンなどの半導体層を含む。
【００４９】
中間埋め込み導電層３３及び第４下部絶縁層３４の形成には、複数の薄膜形成工程及び平坦化工程が含まれる。
平坦化工程は、化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程、エッチバック（ｅｔｃｈ−ｂａｃｋ）工程、又はそれらの組み合わせを含む。
中間埋め込み導電層３３及び第４下部絶縁層３４の上面は、実質的に同一平面上に露出する。
【００５０】
図３及び図１６を参照すると、中間埋め込み導電層３３及び第４下部絶縁層３４上に、ソースモールド層３７が形成される。
ソースモールド層３７をパターニングして、支持トレンチ３８Ｔが形成される。
支持トレンチ３８Ｔは、ソースモールド層３７を貫通して、中間埋め込み導電層３３及び第４下部絶縁層３４を露出する。
ソースモールド層３７は、中間埋め込み導電層３３及び第４下部絶縁層３４に対してエッチング選択比を有する物質を含む。
【００５１】
ソースモールド層３７は、図９に示すように、順次に積層された下部ソースモールド層３７Ａと、中間ソースモールド層３７Ｍと、上部ソースモールド層３７Ｂと、を含む。
一実施形態において、下部ソースモールド層３７Ａはシリコン酸化物を含み、中間ソースモールド層３７Ｍはシリコン窒化物を含み、上部ソースモールド層３７Ｂはシリコン酸化物を含む。
ソースモールド層３７は、１つ又は複数の絶縁物質を含む。
【００５２】
図３及び図１７を参照すると、ソースモールド層３７と支持トレンチ３８Ｔとを有する基板２１上に支持台３８及び第５下部絶縁層３９が形成される。
支持台３８は、支持板３８Ａと、支持バー３８Ｂと、を含む。
支持板３８Ａは、ソースモールド層３７上を覆う。
支持バー３８Ｂは、支持トレンチ３８Ｔ内に形成される。
支持バー３８Ｂは、支持板３８Ａに連続するように形成される。
【００５３】
支持台３８は、ソースモールド層３７に対してエッチング選択比を有する物質を含む。
一実施形態において、支持台３８は、ポリシリコンを含む。
第５下部絶縁層３９は、支持台３８の一側面に接触する。
第５下部絶縁層３９は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電体、又はそれらの組み合わせを含む。
【００５４】
図３及び図１８を参照すると、支持台３８上に予備積層構造体４０Ｔが形成される。
予備積層構造体４０Ｔは、交互に繰り返し積層された複数の絶縁層４１と複数のモールド層（例：犠牲層）４３とを含む。
複数のモールド層４３は、複数の絶縁層４１に対してエッチング選択比を有する物質を含む。
一実施形態において、複数のモールド層４３は、シリコン窒化物などの窒化物を含み、複数の絶縁層４１は、シリコン酸化物などの酸化物を含む。
【００５５】
図３及び図１９を参照すると、パターニング工程を用いて複数の絶縁層４１及び複数のモールド層４３をパターニングして、複数の予備パッド４３Ｐを形成する。
複数の予備パッド４３Ｐのそれぞれは、複数のモールド層４３の対応する１つに含まれる。
複数の予備パッド４３Ｐのそれぞれは、複数のモールド層４３の対応する１つの末端に限定される。
複数の予備パッド４３Ｐの上面及び側面は露出する。
【００５６】
図３及び図２０を参照すると、複数の予備パッド４３Ｐの厚さを増加させて、複数の上昇した予備パッド４３Ｒが形成される。
複数の上昇した予備パッド４３Ｒを覆う層間絶縁層４６が形成される。
層間絶縁層４６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電体、又はそれらの組み合わせを含む。
【００５７】
図３、４及び図２１を参照すると、予備積層構造体４０Ｔ、支持板３８Ａ、及びソースモールド層３７を貫通し、中間埋め込み導電層３３内に侵入（ｐｅｎｅｔｒａｔｅ）した複数のセルチャンネルホール５１が形成される。
層間絶縁層４６、予備積層構造体４０Ｔ、支持板３８Ａ、及びソースモールド層３７を貫通し、第４下部絶縁層３４内に侵入（ｐｅｎｅｔｒａｔｅ）した複数のダミーチャンネルホール５１Ｄが形成される。
複数のセルチャンネルホール５１の形成と、複数のダミーチャンネルホール５１Ｄの形成には、同時に行われるパターニング工程が含まれる。
複数のダミーチャンネルホール５１Ｄのそれぞれは、複数の上昇した予備パッド４３Ｒの内の対応する１つを貫通する。
【００５８】
複数のセルチャンネルホール５１内に複数のセルチャンネル構造体５９が形成される。
複数のダミーチャンネルホール５１Ｄ内に複数のダミーチャンネル構造体５９Ｄが形成される。
複数のセルチャンネル構造体５９のそれぞれは、情報保存パターン５５、チャンネルパターン５６、コアパターン５７、及びビットパッド５８を含む。
情報保存パターン５５は、図１０に示すように、トンネル絶縁層５２、電荷保存層５３、及びブロッキング層５４を含む。
複数のダミーチャンネル構造体５９Ｄのそれぞれは、ダミー情報保存パターン５５Ｄ、ダミーチャンネルパターン５６Ｄ、ダミーコアパターン５７Ｄ、及びダミービットパッド５８Ｄを含む。
ダミー情報保存パターン５５Ｄは、図４に示すように、ダミートンネル絶縁層５２Ｄ、ダミー電荷保存層５３Ｄ、及びダミーブロッキング層５４Ｄを含む。
【００５９】
コアパターン５７及びダミーコアパターン５７Ｄは、シリコン酸化物などの絶縁層を含む。
チャンネルパターン５６及びダミーチャンネルパターン５６Ｄは、ポリシリコンなどの半導体層を含む。
チャンネルパターン５６及びダミーチャンネルパターン５６Ｄは、Ｐ型不純物を含む。
ビットパッド５８及びダミービットパッド５８Ｄは、ポリシリコンなどの半導体層、金属層、金属シリサイド層、金属酸化物層、金属窒化物層、又はそれらの組み合わせを含む。
一実施形態において、ビットパッド５８及びダミービットパッド５８Ｄは、Ｎ型不純物を有するポリシリコン層を含む。
ビットパッド５８は、チャンネルパターン５６に接触し、ダミービットパッド５８Ｄは、ダミーチャンネルパターン５６Ｄに接触する。
【００６０】
トンネル絶縁層５２及びダミートンネル絶縁層５２Ｄは、シリコン酸化物などの絶縁層を含む。
電荷保存層５３及びダミー電荷保存層５３Ｄは、トンネル絶縁層５２と、ダミートンネル絶縁層５２Ｄと異なる物質と、を含む。
電荷保存層５３及びダミー電荷保存層５３Ｄは、シリコン窒化物などの絶縁層を含む。
ブロッキング層５４及びダミーブロッキング層５４Ｄは、電荷保存層５３と、ダミー電荷保存層５３Ｄと異なる物質と、を含む。
ブロッキング層５４及びダミーブロッキング層５４Ｄは、シリコン酸化物、金属酸化物、又はそれらの組み合わせの絶縁層を含む。
【００６１】
図３及び図２２を参照すると、予備積層構造体４０Ｔ及び層間絶縁層４６上に、複数のセルチャンネル構造体５９及び複数のダミーチャンネル構造体５９Ｄを覆う第１上部絶縁層６２が形成される。
第１上部絶縁層６２、予備積層構造体４０Ｔ、及び支持板３８Ａを貫通する分離トレンチ６３Ｔが形成される。
ソースモールド層３７を部分的に除去し、代替導電性ライン３５が形成される。
代替導電性ライン３５の形成には、薄膜形成工程及びエッチバック工程が含まれる。
分離トレンチ６３Ｔは、代替導電性ライン３５を貫通する。
分離トレンチ６３Ｔの底に中間埋め込み導電層３３が露出する。
【００６２】
第１上部絶縁層６２は、シリコン酸化物などの絶縁層を含む。
代替導電性ライン３５は、ポリシリコンなどの半導体層、金属層、金属シリサイド層、金属酸化物層、金属窒化物層、又はそれらの組み合わせを含む。
一実施形態において、代替導電性ライン３５は、Ｎ型不純物を有するポリシリコン層を含む。
代替導電性ライン３５は、情報保存パターン５５を貫通して、チャンネルパターン５６に直接接触する。
【００６３】
図３及び図２３を参照すると、複数のモールド層４３を除去し、複数の電極層４５が形成される。
複数の電極層４５のそれぞれは、パッド４５Ｐを含む。
分離トレンチ６３Ｔの側壁上に分離スペーサ６５が形成される。
分離トレンチ６３Ｔの内部を埋める分離絶縁層６６と、第１上部絶縁層６２上を覆う第２上部絶縁層６７と、が形成される。
交互に繰り返し積層された複数の絶縁層４１と複数の電極層４５は、積層構造体４０を構成する。
【００６４】
複数の電極層４５は、金属、金属シリサイド、金属酸化物、金属窒化物、ポリシリコン、導電性カーボン、又はそれらの組み合わせの導電層を含む。
分離スペーサ６５、分離絶縁層６６、及び第２上部絶縁層６７のそれぞれは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電体、又はそれらの組み合わせを含む。
【００６５】
図３及び図２４を参照すると、第２上部絶縁層６７、第１上部絶縁層６２、及び層間絶縁層４６を貫通して、複数の電極層４５を露出する複数のコンタクトホール７１が形成される。
複数のコンタクトホール７１の底にパッド４５Ｐが露出する。
複数のコンタクトホール７１のそれぞれは、上部の水平幅が下部の水平幅よりも大きい。
複数のコンタクトホール７１のそれぞれは、水平幅よりも垂直高さの方が大きい。
【００６６】
複数のコンタクトホール７１を形成する工程は、異方性エッチング工程を含む。
複数のコンタクトホール７１のそれぞれは、複数のダミーチャンネルホール５１Ｄの内の隣接する少なくとも１つのダミーチャンネルホール５１Ｄと部分的に重なる。
複数のコンタクトホール７１を形成する間、複数のダミーチャンネル構造体５９Ｄが部分的に除去される。
複数のコンタクトホール７１の側壁に複数のダミーチャンネル構造体５９Ｄが露出する。
一実施形態において、複数のコンタクトホール７１の側壁にダミー情報保存パターン５５Ｄ、ダミーチャンネルパターン５６Ｄ、及びダミーコアパターン５７Ｄが露出する。
従って、複数のコンタクトホール７１を形成する工程の工程余裕は、著しく増加する。
【００６７】
図３及び図２５を参照すると、複数のコンタクトホール７１内に複数のコンタクト構造体７５が形成される。
複数のコンタクト構造体７５のそれぞれは、コンタクトプラグ７４と、コンタクトプラグ７４の外側を囲むコンタクトスペーサ７３と、を含む。
【００６８】
コンタクトスペーサ７３の形成には、薄膜形成工程及び異方性エッチング工程が含まれる。
コンタクトスペーサ７３は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電体、高誘電体（ｈｉｇｈ−Ｋ  ｄｉｅｌｅｃｔｒｉｃｓ）、又はそれらの組み合わせの絶縁層を含む。
コンタクトプラグ７４の形成には、薄膜形成工程及び平坦化工程が含まれる。
コンタクトプラグ７４は、金属、金属窒化物、金属酸化物、金属シリサイド、ポリシリコン、導電性カーボン、又はそれらの組み合わせの導電層を含む。
【００６９】
図１及び図３を再度参照すると、第２上部絶縁層６７上に複数のコンタクト構造体７５を覆う第３上部絶縁層８１が形成される。
第３上部絶縁層８１を貫通して、複数のコンタクト構造体７５に接触する複数の上部プラグ８３が形成される。
第３上部絶縁層８１、第２上部絶縁層６７、及び第１上部絶縁層６２を貫通して、ビットパッド５８に接触する複数のビットプラグ８４が形成される。
第３上部絶縁層８１上に複数の上部配線８５及び複数のビットライン８６が形成される。
複数の上部配線８５は、複数の上部プラグ８３に接触する。
複数のビットライン８６は、複数のビットプラグ８４に接触する。
【００７０】
第３上部絶縁層８１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電体、又はそれらの組み合わせの絶縁層を含む。
複数の上部プラグ８３、複数のビットプラグ８４、複数の上部配線８５、及び複数のビットライン８６のそれぞれは、金属、金属窒化物、金属酸化物、金属シリサイド、ポリシリコン、導電性カーボン、又はそれらの組み合わせの導電層を含む。
【００７１】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００７２】
２１    基板
２３、２７、３２、３４、３９    （第１〜第５）下部絶縁層
２５    トランジスタ
２９    周辺回路配線
３１    下部埋め込み導電層
３３    中間埋め込み導電層
３５    代替導電性ライン（ソースライン）
３７    ソースモールド層（ソース絶縁層）
３７Ａ    下部ソースモールド層
３７Ｂ    上部ソースモールド層
３７Ｍ    中間ソースモールド層
３８    支持台
３８Ａ    支持板
３８Ｂ    支持バー
３８Ｔ    支持トレンチ
４０    積層構造体
４０Ｔ    予備積層構造体
４１    絶縁層
４３    モールド層（犠牲層）
４３Ｐ    予備パッド
４３Ｒ    上昇した予備パッド
４５    電極層
４５Ｐ    パッド
４６    層間絶縁層
５１    セルチャンネルホール
５１Ｄ    ダミーチャンネルホール
５２    トンネル絶縁層
５２Ｄ    ダミートンネル絶縁層
５３    電荷保存層
５３Ｄ    ダミー電荷保存層
５４    ブロッキング層
５４Ｄ    ダミーブロッキング層
５５    情報保存パターン
５５Ｄ    ダミー情報保存パターン
５６    チャンネルパターン
５６Ｄ    ダミーチャンネルパターン
５７    コアパターン
５７Ｄ    ダミーコアパターン
５８    ビットパッド
５８Ｄ    ダミービットパッド
５９    セルチャンネル構造体
５９Ｄ    ダミーチャンネル構造体
６２、６７、８１    （第１〜第３）上部絶縁層
６３Ｔ    分離トレンチ
６４    選択ライン分離パターン
６５    分離スペーサ
６６    分離絶縁層
７１    コンタクトホール
７３    コンタクトスペーサ
７４    コンタクトプラグ
７５    コンタクト構造体
８３    上部プラグ
８４    ビットプラグ
８５    上部配線
８６    ビットライン
９１    下部チャンネルパターン
９３    ゲート誘電層
１４０    下部積層構造体
１４１    下部絶縁層
１４５    下部電極層
１４５Ｐ    パッド
１４６    下部層間絶縁層
１５１Ｄ    下部ダミーチャンネルホール
２４０    上部積層構造体
２４１    上部絶縁層
２４５    上部電極層
２４６    上部層間絶縁層
２５１Ｄ    上部ダミーチャンネルホール
【図１】
2020096166.tif 000003
【図２】
2020096166.tif 000004
【図３】
2020096166.tif 000005
【図４】
2020096166.tif 000006
【図５】
2020096166.tif 000007
【図６】
2020096166.tif 000008
【図７】
2020096166.tif 000009
【図８】
2020096166.tif 000010
【図９】
2020096166.tif 000011
【図１０】
2020096166.tif 000012
【図１１】
2020096166.tif 000013
【図１２】
2020096166.tif 000014
【図１３】
2020096166.tif 000015
【図１４】
2020096166.tif 000016
【図１５】
2020096166.tif 000017
【図１６】
2020096166.tif 000018
【図１７】
2020096166.tif 000019
【図１８】
2020096166.tif 000020
【図１９】
2020096166.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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