(57)【要約】【課題】酸化物半導体層を用いたｎチャネルＴＦＴのみを用いてバッファ回路やインバータ回路などを構成することを課題の一つとする。【解決手段】ソース電極及びドレイン電極の両方がゲート電極に重なる第１のトランジスタと、ソース電極はゲート電極と重ね、且つ、ドレイン電極はゲート電極と重ならない第２のトランジスタとを組み合わせてバッファ回路やインバータ回路などを構成する。第２のトランジスタをこのような構造とすることによって、容量Ｃｐを小さくし、電位差ＶＤＤ−ＶＳＳが小さい場合でもＶＡ’が大きくとれるようになる。【選択図】図１
2020188290.tif 000002
【特許請求の範囲】
【請求項１】
同じ導電型を有する第１のトランジスタ及び第２のトランジスタと、を有し、
前記第１のトランジスタの導通状態と、前記第２のトランジスタの導通状態とに従って、出力する電位を制御する機能を有する半導体装置であって、
前記第１のトランジスタは、第１のゲート電極上方に第１のチャネル形成領域を有する第１の酸化物半導体層を有し、
前記第２のトランジスタは、第２のゲート電極上方に第２のチャネル形成領域を有する第２の酸化物半導体層を有し、
前記第１のトランジスタは、前記第１のトランジスタのソースまたはドレインの一方としての機能を有する第１の導電層と、前記第１のトランジスタのソースまたはドレインの他方としての機能を有する第２の導電層と、を有し、
前記第２のトランジスタは、前記第２のトランジスタのソースまたはドレインの一方としての機能を有する前記第２の導電層と、前記第２のトランジスタのソースまたはドレインの他方としての機能を有する第３の導電層と、を有し、
前記第１のゲート電極は、前記第１の導電層と重なる領域を有し、
前記第１のゲート電極は、前記第２の導電層と重なる第１の領域を有し、
前記第２のゲート電極は、前記第２の導電層と重なる第２の領域を有し、
前記第２のゲート電極の周縁は、前記第２の導電層と前記第３の導電層との間隙と重なりを有し、
前記第１の領域は、前記第２の領域よりも小さく、
前記電位は、前記第２の導電層を介して出力される半導体装置。
【請求項２】
同じ導電型を有する第１のトランジスタ及び第２のトランジスタと、を有し、
前記第１のトランジスタの導通状態と、前記第２のトランジスタの導通状態とに従って、出力する電位を制御する機能を有する半導体装置であって、
前記第１のトランジスタは、第１のゲート電極上方に第１のチャネル形成領域を有する第１の酸化物半導体層を有し、
前記第２のトランジスタは、第２のゲート電極上方に第２のチャネル形成領域を有する第２の酸化物半導体層を有し、
前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、Ｉｎ、Ｇａ、及びＺｎを含み、
前記第１のトランジスタは、前記第１のトランジスタのソースまたはドレインの一方としての機能を有する第１の導電層と、前記第１のトランジスタのソースまたはドレインの他方としての機能を有する第２の導電層と、を有し、
前記第２のトランジスタは、前記第２のトランジスタのソースまたはドレインの一方としての機能を有する前記第２の導電層と、前記第２のトランジスタのソースまたはドレインの他方としての機能を有する第３の導電層と、を有し、
前記第１のゲート電極は、前記第１の導電層と重なる領域を有し、
前記第１のゲート電極は、前記第２の導電層と重なる第１の領域を有し、
前記第２のゲート電極は、前記第２の導電層と重なる第２の領域を有し、
前記第２のゲート電極の周縁は、前記第２の導電層と前記第３の導電層との間隙と重なりを有し、
前記第１の領域は、前記第２の領域よりも小さく、
前記電位は、前記第２の導電層を介して出力される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
酸化物半導体を用いる半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を
構成する技術の研究が進められている。薄膜トランジスタはＩＣや電気光学装置のような
電子デバイスに広く応用され、特に画像表示装置（液晶表示装置やＥＬ表示装置）のスイ
ッチング素子として用いられている。
【０００４】
薄膜トランジスタを画像表示装置（液晶表示装置やＥＬ表示装置）のスイッチング素子と
して用いた表示装置は、アクティブマトリクス型表示装置と呼ばれ、その利点は、画素部
に信号を伝送する駆動回路として、シフトレジスタ回路、ラッチ回路もしくはバッファ回
路といった回路を同一の絶縁体上にＴＦＴで形成することが可能な点である。
【０００５】
しかしながら、アクティブマトリクス型表示装置はＴＦＴの製造工程が複雑であると、
製造コストが高くなるという問題を抱えていた。また、複数のＴＦＴを同時に形成するた
め、製造工程が複雑になると歩留まりを確保することが難しい。特に駆動回路に動作不良
があると画素一列が動作しないといった線状欠陥を引き起こすこともある。
【０００６】
画素部及び駆動回路を全てｎチャネル型トランジスタで形成する技術が特許文献１に開示
されている。
【０００７】
また、表示装置に限らず、インバータ回路（論理否定回路）やバッファ回路などを組み合
わせれば、ＬＳＩなどのさまざまな半導体集積回路を作製することができる。通常、イン
バータ回路やバッファ回路などは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合
わせたＣＭＯＳ回路で構成される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−４９３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
酸化物半導体層を用いたｎチャネルＴＦＴのみを用いてバッファ回路やインバータ回路な
どを構成することを課題の一つとする。
【課題を解決するための手段】
【００１０】
ｎチャネルＴＦＴのみを用いてバッファ回路や、インバータ回路を構成する際には、ブー
トストラップという手法が用いられる。バッファ回路や、インバータ回路を構成する際に
用いる出力部を図１（Ａ）に示す。
【００１１】
図１（Ａ）において、第１のトランジスタ３０１のゲート電極が制御部３０４に電気的に
接続され、第２のトランジスタ３０２のゲート電極も制御部３０４に電気的に接続されて
いる。また、第２のトランジスタ３０２のゲート電極と一方の電極が電気的に接続する容
量３０３とを有し、該容量のもう一方の電極は、第２のトランジスタ３０２のソース電極
と電気的に接続されている。
【００１２】
ブートストラップは、図１（Ａ）に示した回路とすることで、出力がハイ状態になったと
きにＯＵＴがＶＤＤよりも小さくならないようにしている。なお、図１（Ｂ）及び図１（
Ｃ）に図１（Ａ）のｎｏｄｅＡの電位がブートストラップによってどうなるかを示してい
る。この時、ＶＡ’は以下の数式で求めることができる。
【００１３】
【数１】
2020188290.tif 000003
【００１４】
図１（Ａ）のような回路を用いる場合、容量Ｃｐを小さくすることが重要である。特に電
位差ＶＤＤ−ＶＳＳが小さい場合にはＶＡ’＜ＶＤＤとなるように非常に大きな容量Ｃを
必要とする場合も出てくる。酸化物半導体を用いたトランジスタで回路を構成する場合に
は、トランジスタの構造によって、容量Ｃｐが大きくなる恐れがある。容量Ｃｐが大きい
構造のトランジスタでは、回路を動作させにくい、マージンが小さい、所望の周波数特性
（ｆ特性とも呼ぶ）が得られないといった問題がある。
【００１５】
酸化物半導体を用いたトランジスタは、ソース電極をゲート電極と重ね、ドレイン電極も
ゲート電極と重なる構造とすると容量Ｃｐが大きくなる。そこで、ソース電極及びドレイ
ン電極の両方をゲート電極と重ならないトランジスタ構造とするとオン電流が低下してし
まう。特にソース電極がゲート電極と重ならないトランジスタ構造は、顕著にオン電流が
低下してしまう。
【００１６】
本発明の一形態は、図１（Ａ）の回路における第２のトランジスタ３０２のゲート電極の
一方の端面が、第２のトランジスタ３０２のソース電極と第２のトランジスタ３０２のド
レイン電極の間隙と重なる位置に形成し、ゲート電極のもう一方の端面は、ソース電極と
重なる構造とする。第２のトランジスタをこのような構造とすることによって、容量Ｃｐ
を小さくし、電位差ＶＤＤ−ＶＳＳが小さい場合でもＶＡ’が大きくとれるようになる。
【００１７】
本発明の一形態は、第１のトランジスタと、第１のトランジスタのドレイン電極と電気的
にソース電極が接続する第２のトランジスタと、第２のトランジスタのゲート電極と一方
の電極が電気的に接続する容量とを有し、容量のもう一方の電極は、第２のトランジスタ
のソース電極と電気的に接続され、第１のトランジスタのゲート電極は、ゲート絶縁層を
介して第１のトランジスタのソース電極及びドレイン電極と重なり、第２のトランジスタ
のゲート電極は、ゲート絶縁層を介して第２のトランジスタのソース電極と重なり、第２
のトランジスタのゲート電極の一方の端面は、第２のトランジスタのソース電極と第２の
トランジスタのドレイン電極の間隙と重なり、第１のトランジスタ及び第２のトランジス
タはｎチャネル型トランジスタであることを特徴とする半導体装置である。
【００１８】
また、第２のトランジスタ３０２の寄生容量を用いて、容量３０３の代わりとすることも
でき、その場合には、容量３０３を別途設けなくてもよい。
【００１９】
容量３０３を設けない場合、本発明の一形態は、第１のトランジスタと、第１のトランジ
スタのドレイン電極と電気的にソース電極が接続する第２のトランジスタとを有し、第１
のトランジスタのゲート電極は、ゲート絶縁層を介して第１のトランジスタのソース電極
及びドレイン電極と重なり、第２のトランジスタのゲート電極は、ゲート絶縁層を介して
第２のトランジスタのソース電極と重なり、第２のトランジスタのゲート電極の一方の端
面は、第２のトランジスタのソース電極と第２のトランジスタのドレイン電極の間隙と重
なり、第１のトランジスタ及び第２のトランジスタはｎチャネル型トランジスタであるこ
とを特徴とする半導体装置である。
【００２０】
上記構成において、第１のトランジスタの半導体層及び第２のトランジスタの半導体層は
、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ
とＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性の
ばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有す
ることが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。
また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビ
ライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００２１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００２２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
【００２３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【００２４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【発明の効果】
【００２５】
ｎチャネル型トランジスタのみでバッファ回路などを構成することができるため、低電圧
で駆動することができ、半導体回路を低消費電力な回路とすることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一態様を示す回路図である。
【図２】本発明の一態様を示す断面構造図及び上面図である。
【図３】本発明の一態様を示す断面構造図である。
【図４】計算によって得られた移動度のゲート電圧依存性を説明する図である。
【図５】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図６】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図７】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図８】計算に用いたトランジスタの断面構造を説明する図である。
【図９】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１０】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１１】本発明の一態様に係る酸化物材料の構造を説明する図。
【発明を実施するための形態】
【００２７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
【００２８】
（実施の形態１）
本実施の形態では、バッファ回路や、インバータ回路を構成する際に用いる出力部に相当
する回路及びその構成の一例を図１（Ａ）、図２（Ａ）、及び図２（Ｂ）を用いて説明す
る。
【００２９】
図１（Ａ）に示す回路は、第１のトランジスタ３０１と、第１のトランジスタのドレイン
電極と電気的にソース電極が接続する第２のトランジスタ３０２と、第２のトランジスタ
のゲート電極と一方の電極が電気的に接続する容量３０３とを有している。容量３０３の
もう一方の電極は、第２のトランジスタ３０２のソース電極と電気的に接続される。
【００３０】
また、図２（Ｂ）は第２のトランジスタ３０２の上面図である。また、図２（Ａ）は図２
（Ｂ）の一点鎖線Ａ−Ｂに対応する断面図である。
【００３１】
図２（Ｂ）に示すように、第２のトランジスタのドレイン電極３１５は、第２のトランジ
スタのゲート電極３１０と重ならないようにする。即ち、ゲート電極の一方の端面の位置
は、第２のトランジスタのソース電極３１４と第２のトランジスタのドレイン電極３１５
の間隙である。第２のトランジスタのゲート電極３１０の端面からドレイン電極３１５ま
でのチャネル長方向の距離をＬｏｆｆとして図２（Ｂ）に表記している。Ｌｏｆｆが長く
なれば長くなるほど容量３０５のＣｐは小さくなる。
【００３２】
また、図２（Ｂ）に示すように、第２のトランジスタのソース電極３１４は、第２のトラ
ンジスタのゲート電極３１０と重なる。第２のトランジスタのゲート電極３１０の端面か
らソース電極３１４までのチャネル長方向の距離をＬｏｖ（オーバーラップ長とも呼ぶ）
として図２（Ｂ）に表記している。また、酸化物半導体層３０６に対するソース電極３１
４（或いはドレイン電極３１５）のはみ出しをｄＷと呼ぶ。
【００３３】
以下に酸化物半導体を用いた第２のトランジスタ３０２の作製プロセスを説明する。
【００３４】
まず、基板３００上に下地層となる絶縁層を５０ｎｍ以上３００ｎｍ以下、好ましくは１
００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板３００は、ガラス基板、セラミック
基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を
用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属
の基板や半導体基板の表面に絶縁層を設けたものを用いてもよい。
【００３５】
下地層は、窒化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒
化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造
により形成することができ、基板３００からの不純物元素の拡散を防止する機能がある。
なお、下地層は特に設けなくともよい。
【００３６】
次に、下地層上にスパッタリング法、真空蒸着法、またはメッキ法を用いて１００ｎｍ以
上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形成し、
第１のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッ
チング除去し、ゲート電極３１０を形成する。
【００３７】
ゲート電極３１０を形成するための導電層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タ
ングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ
）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合
金材料を用いて、単層又は積層して形成することができる。
【００３８】
導電層は配線となるため、低抵抗材料であるＡｌやＣｕを用いるのが好ましい。ＡｌやＣ
ｕを用いることで、信号遅延を低減し、高画質化を実現することができる。なお、Ａｌは
耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しや
すい。Ａｌのマイグレーションを防ぐため、Ａｌに、Ｍｏ、Ｔｉ、Ｗなどの、Ａｌよりも
融点の高い金属材料を積層することが好ましい。また、導電層にＡｌを含む材料を用いる
場合には、以後の工程におけるプロセス最高温度を３８０℃以下とすることが好ましく、
３５０℃以下とするとよい。
【００３９】
次いで、ゲート電極３１０上にゲート絶縁層３０８を５ｎｍ以上３００ｎｍ以下、好まし
くは１０ｎｍ以上２００ｎｍ以下の厚さで形成する。ゲート絶縁層３０８には、酸化シリ
コン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム
、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ハフニ
ウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入された
ハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ
、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、ゲート絶縁層
３０８は単層に限らず異なる層の積層でも良い。
【００４０】
次いで、成膜する酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにす
るために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で基
板３００を予備加熱し、基板３００やゲート絶縁層３０８に吸着した水素、水分などの不
純物を脱離し排気することが好ましい。
【００４１】
本実施の形態では、酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１５ｎｍの厚さで成
膜する。好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１
：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５で
示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の組成比を有するＩｎ−Ｓｎ−
Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣ（
ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）が形成されやす
くなる。
【００４２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積
比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜する。本実施の形態では、Ｉｎ：
Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。なお
、成膜時の基板加熱温度は２００℃とする。
【００４３】
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手
段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライ
オポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含
む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で
成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【００４４】
次いで、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で
行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
【００４５】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸
化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不
活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を効果的に低減するこ
とができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、
酸化性雰囲気での加熱処理により低減することができる。
【００４６】
本実施の形態では、はじめに窒素雰囲気で１時間の加熱処理を行い、２５０℃〜６５０℃
の温度を保持したまま、さらに酸素雰囲気で１時間の加熱処理を行う。
【００４７】
次いで、第２のフォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導
体層３０６を形成する。本実施の形態では、ドライエッチングにより酸化物半導体膜のエ
ッチングを行う。エッチングガスには、ＢＣｌ３、Ｃｌ２を用いる。エッチング速度の向
上にはＥＣＲやＩＣＰなどの高密度プラズマ源を用いたドライエッチング装置を用いる。
【００４８】
次いで、ソース電極またはドレイン電極として機能する電極を形成するための金属膜を成
膜する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム
、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材
料を用いて形成することができる。金属膜は、単層構造としてもよいし、積層構造として
もよい。
【００４９】
次いで、第３のフォトリソグラフィ工程によって金属膜を加工して、ソース電極３１４及
びドレイン電極３１５を形成する。この第３のフォトリソグラフィ工程のフォトマスクに
よって第２のトランジスタのソース電極３１４と第２のトランジスタのドレイン電極３１
５の位置が決定される。第２のトランジスタ３０２のゲート電極３１０は、ゲート絶縁層
を介して第２のトランジスタのソース電極３１４と重なり、第２のトランジスタのゲート
電極の一方の端面は、第２のトランジスタのソース電極３１４と第２のトランジスタのド
レイン電極３１５の間隙と重なるように形成される。
【００５０】
次いで、ソース電極３１４及びドレイン電極３１５を覆う保護絶縁膜３２０を形成する。
保護絶縁膜３２０は、段差被覆性のよい絶縁膜を用いることが好ましい。保護絶縁膜３２
０の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シ
リコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することが
できる。本実施の形態では、スパッタ法により、保護絶縁膜３２０となる酸化シリコン膜
を３００ｎｍの厚さで成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガ
ス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下
において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用い
ることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッ
タを行うと酸化シリコン膜を形成することができる。
【００５１】
保護絶縁膜３２０の成膜時における成膜室内の残留水分を除去するためには、吸着型の真
空ポンプ（クライオポンプなど）を用いることが好ましい。また、保護絶縁膜３２０を成
膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去され
た高純度ガスを用いることが好ましい。
【００５２】
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲
気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５
０℃以下）を行ってもよい。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル
形成領域）が保護絶縁膜３２０と接した状態で昇温され、酸素を含む保護絶縁膜３２０か
ら酸素を酸化物半導体層３０６へ供給することができる。なお、上記雰囲気に水、水素な
どが含まれないことが好ましい。
【００５３】
以上の工程で図２（Ａ）及び図２（Ｂ）に示す第２のトランジスタ３０２を作製すること
ができる。
【００５４】
また、第１のトランジスタ３０１は、上述した第３のフォトリソグラフィ工程のフォトマ
スクによって、第１のトランジスタ３０１のソース電極及びドレイン電極の位置が決定さ
れ、第１のトランジスタ３０１のソース電極及びドレイン電極がゲート絶縁層を介して第
１のトランジスタ３０１のゲート電極と重なる。
【００５５】
本実施の形態に示す第２のトランジスタ３０２は、酸化物半導体層の上面形状を矩形とし
ている例を示したが、特に限定されず、ドレイン電極３１５を、Ｕ字型（Ｃ字型、コの字
型、または馬蹄型）のソース電極３１４で囲む形状としてもよい。このような形状とする
ことで、トランジスタの面積が小さくても、十分なチャネル幅を確保することが可能とな
り、トランジスタの導通時に流れる電流（オン電流ともいう）の量を増やすことが可能と
なる。
【００５６】
（実施の形態２）
本実施の形態では、図１（Ａ）に示す容量３０３を設けない例を以下に説明する。
【００５７】
図１（Ａ）に示す容量３０３の代わりに、図３に示すように寄生容量３２３を用いること
で図１（Ａ）に示す回路とほぼ同じ駆動を行うことができる。
【００５８】
第２のトランジスタ３０２のソース電極として機能する接続電極３２５は、寄生容量の一
方の電極として機能し、第２のトランジスタ３０２のゲート電極３１０と重なる領域の面
積を広く、即ちＬｏｖを長くすることで容量を大きくすることができる。
【００５９】
また、第２のトランジスタのドレイン電極は、実施の形態１と同様に、第２のトランジス
タ３０２のゲート電極３１０と重ならない位置に形成され、ゲート電極３１０とドレイン
電極３１５の間隔がＬｏｆｆ（オフセット長ともよぶ）となる。
【００６０】
また、接続電極３２５は、第１のトランジスタ３０１のドレイン電極として機能する。
【００６１】
また、第１のトランジスタ３０１のゲート電極３３０は、ソース電極３２４及び接続電極
３２５の両方と重なる。また、ソース電極３２４及び接続電極３２５がそれぞれゲート電
極３３０と重なる幅、Ｌｏｖは、ほぼ同じである。
【００６２】
本実施の形態では、容量３０３を別途形成しなくともよいため、実施の形態１に比べて回
路の占有面積を小さくすることができる。
【００６３】
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
【００６４】
（実施の形態３）
実施の形態１の図１に示す回路に用いる第１のトランジスタ３０１の電界効果移動度は、
高いことが望ましく、１０より大きく、好ましくは３０以上、より好ましくは５０以上の
電界効果移動度を有するトランジスタを用いる。そして、第２のトランジスタ３０２は、
第１のトランジスタと同一プロセスで形成され、ソース電極がゲート電極と重なり、ドレ
イン電極がゲート電極と重ならない構造とする。これにより電位差ＶＤＤ−ＶＳＳが小さ
い場合でもＶＡ’が大きくとれるようになる。特に高い電界効果移動度が得られる半導体
材料、具体的にはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を半導体層に用いれば、オン電流の低下も特に
問題とならない。
【００６５】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
【００６６】
以下に示す計算ではトランジスタの構造としてトップゲート型を用いて算出するが、ボト
ムゲート型トランジスタであっても同等の電界効果移動度が得られる。
【００６７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【００６８】
【数２】
2020188290.tif 000004
【００６９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは
、以下の式で表される。
【００７０】
【数３】
2020188290.tif 000005
【００７１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の
誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たり
の容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Ｉｄは、以下の式で表される。
【００７２】
【数４】
2020188290.tif 000006
【００７３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、
以下のようになる。
【００７４】
【数５】
2020188290.tif 000007
【００７５】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、
横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎ
が求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉ
ｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【００７６】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓ
が導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖ
ｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【００７７】
ただし、半導体内部に欠陥がなくても、チャネル形成領域とゲート絶縁層との界面での散
乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘ
だけ離れた場所における移動度μ１は、以下の式で表される。
【００７８】
【数６】
2020188290.tif 000008
【００７９】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果よ
り求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０
ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）
と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【００８０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタ
の移動度μ２を計算した結果を図４に示す。なお、計算にはシノプシス社製デバイスシミ
ュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバン
ドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボ
ルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を
測定して得られたものである。
【００８１】
さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５電子ボル
ト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎ
ｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン
電圧Ｖｄは０．１Ｖである。
【００８２】
図４で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつ
けるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。な
お、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏ
ｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。具体的には、平均面粗さ（Ｒａ）
が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に半
導体層を形成するとよい。
【００８３】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
【００８４】
【数７】
2020188290.tif 000009
【００８５】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１
）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高
さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃ
ｏｐｅ）にて評価可能である。
【００８６】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性を計算した結果を図５、図６、及び図７に示す。なお、計算に用いたトランジスタの断
面構造を図８に示す。図８に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する
半導体領域１０３ａおよび半導体領域１０３ｃを有する。半導体領域１０３ａおよび半導
体領域１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【００８７】
図８（Ａ）に示すトランジスタは、下地絶縁物１０１と、下地絶縁物１０１に埋め込まれ
るように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成される。
トランジスタは半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれ、チャネル
形成領域となる真性の半導体領域１０３ｂと、ゲート電極１０５を有する。ゲート電極１
０５の幅を３３ｎｍとする。
【００８８】
ゲート電極１０５と半導体領域１０３ｂの間には、ゲート絶縁層１０４を有し、また、ゲ
ート電極１０５の両側面には側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂ、ゲート電極
１０５の上部には、ゲート電極１０５と他の配線との短絡を防止するための絶縁物１０７
を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３ａおよび半導体領域
１０３ｃに接して、ソース電極１０８ａおよびドレイン電極１０８ｂを有する。なお、こ
のトランジスタにおけるチャネル幅を４０ｎｍとする。
【００８９】
図８（Ｂ）に示すトランジスタは、下地絶縁物１０１と、酸化アルミニウムよりなる埋め
込み絶縁物１０２の上に形成され、半導体領域１０３ａ、半導体領域１０３ｃと、それら
に挟まれた真性の半導体領域１０３ｂと、幅３３ｎｍのゲート電極１０５とゲート絶縁層
１０４と側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂと絶縁物１０７とソース電極１０
８ａおよびドレイン電極１０８ｂを有する点で図８（Ａ）に示すトランジスタと同じであ
る。
【００９０】
図８（Ａ）に示すトランジスタと図８（Ｂ）に示すトランジスタの相違点は、側壁絶縁物
１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域の導電型である。図８（Ａ）に示す
トランジスタでは、側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域はｎ
＋の導電型を呈する半導体領域１０３ａおよび半導体領域１０３ｃであるが、図８（Ｂ）
に示すトランジスタでは、真性の半導体領域１０３ｂである。すなわち、図８（Ｂ）に示
す半導体層において、半導体領域１０３ａ（半導体領域１０３ｃ）とゲート電極１０５が
Ｌｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌ
ｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０
６ａ（側壁絶縁物１０６ｂ）の幅と同じである。
【００９１】
図３で示す第１のトランジスタ３０１はボトムゲート型であるが、図８で示すトランジス
タと等価な構造を有している。すなわち、図８におけるゲート電極１０５と重畳する半導
体領域１０３ｂが、図３の酸化物半導体層３２６に相当し、図８におけるｎ＋の導電型を
呈する半導体領域１０３ａ及び半導体領域１０３ｃが、図３におけるソース電極３２４及
び接続電極３２５と酸化物半導体層３２６との接触部に相当する。従ってゲート絶縁層３
０８と酸化物半導体層３２６との界面準位及び酸化物半導体層３２６と保護絶縁膜３２０
との界面準位を低減することにより、計算結果で示した結果と同様に高い電界効果移動度
を得ることが可能となる。
【００９２】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図５は、図
８（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ
、点線）のゲート電圧（Ｖｇ、ゲート電極とソース電極の電位差）依存性を示す。ドレイ
ン電流Ｉｄは、ドレイン電圧（ドレイン電極とソース電極の電位差）を＋１Ｖとし、移動
度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【００９３】
図５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図５（Ｂ）は１０ｎｍと
したものであり、図５（Ｃ）は５ｎｍとしたものである。
【００９４】
図６は、図８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍと
したもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を
示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０
．１Ｖとして計算したものである。図６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたも
のであり、図６（Ｂ）は１０ｎｍとしたものであり、図６（Ｃ）は５ｎｍとしたものであ
る。
【００９５】
また、図７は、図８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１
５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存
性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を
＋０．１Ｖとして計算したものである。図７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとし
たものであり、図７（Ｂ）は１０ｎｍとしたものであり、図７（Ｃ）は５ｎｍとしたもの
である。
【００９６】
なお、移動度μのピークは、図５では８０ｃｍ２／Ｖｓ程度であるが、図６では６０ｃｍ
２／Ｖｓ程度、図７では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下
する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増
加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【００９７】
（実施の形態４）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状ま
たは六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原
子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中
心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともい
う。）を含む酸化物について説明する。
【００９８】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
【００９９】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡ
ＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
【０１００】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ
を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、
ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個
々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡ
ＡＣの表面などに垂直な方向）を向いていてもよい。
【０１０１】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる
結晶を挙げることもできる。
【０１０２】
ＣＡＡＣに含まれる結晶構造の一例について図９乃至図１１を用いて詳細に説明する。な
お、特に断りがない限り、図９乃至図１１は上方向をｃ軸方向とし、ｃ軸方向と直交する
面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半
分、下半分をいう。また、図９において丸で囲まれたＯは４配位のＯを示し、二重丸で囲
まれたＯは３配位のＯを示す。
【０１０３】
図９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配
位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子
のみ示した構造を小グループと呼ぶ。図９（Ａ）の構造は、八面体構造をとるが、簡単の
ため平面構造で示している。なお、図９（Ａ）の上半分および下半分にはそれぞれ３個ず
つ４配位のＯがある。図９（Ａ）に示す小グループは電荷が０である。
【０１０４】
図９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配
位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれも
ａｂ面に存在する。図９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯが
ある。また、Ｉｎも５配位をとるため、図９（Ｂ）に示す構造をとりうる。図９（Ｂ）に
示す小グループは電荷が０である。
【０１０５】
図９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造
を示す。図９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯ
がある。または、図９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位
のＯがあってもよい。図９（Ｃ）に示す小グループは電荷が０である。
【０１０６】
図９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造
を示す。図９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯ
がある。図９（Ｄ）に示す小グループは電荷が＋１となる。
【０１０７】
図９（Ｅ）に、２個のＺｎを含む小グループを示す。図９（Ｅ）の上半分には１個の４配
位のＯがあり、下半分には１個の４配位のＯがある。図９（Ｅ）に示す小グループは電荷
が−１となる。
【０１０８】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
【０１０９】
ここで、これらの小グループ同士が結合する規則について説明する。図９（Ａ）に示す６
配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個
のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図９（Ｂ）に示す５配位のＧａの上半
分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接
Ｇａを有する。図９（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接
Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、
金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく
、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数
は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属
原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属
原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グル
ープ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（
ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個である
ため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれ
かと結合することになる。
【０１１０】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
【０１１１】
図１０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示
す。図１０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１０（
Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１１２】
図１０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図１０（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１０
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
【０１１３】
図１０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺ
ｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分
および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２
個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４
配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
【０１１４】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図９
（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小
グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消される
ため、層構造の合計の電荷を０とすることができる。
【０１１５】
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ
−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）
とする組成式で表すことができる。
【０１１６】
例えば、図１１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデ
ル図を示す。
【０１１７】
図１１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分
にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個
ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介
して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。
この中グループが複数結合して大グループを構成する。
【０１１８】
図１１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１１（Ｃ）は
、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１１９】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
【０１２０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１１（Ａ）に示した
中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大
グループも取りうる。
【０１２１】
以上に示したＣＡＡＣは、実施の形態１に示した作製プロセスによって得ることができる
。ＣＡＡＣは、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成されやすい。また、成膜時の加熱温度が高いとＣＡ
ＡＣが形成されやすい。
【０１２２】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【符号の説明】
【０１２３】
１０１    下地絶縁物
１０３    半導体領域
１０４    ゲート絶縁層
１０５    ゲート電極
１０６    側壁絶縁物
１０７    絶縁物
１０８    電極
１０８ａ  ソース電極
１０８ｂ  ドレイン電極
３００    基板
３０１    第１のトランジスタ
３０２    第２のトランジスタ
３０３    容量
３０４    制御部
３０５    容量
３０６    酸化物半導体層
３０８    ゲート絶縁層
３１４    ソース電極
３１５    ドレイン電極
３２０    保護絶縁膜
３２３    寄生容量
３２４    ソース電極
３２５    接続電極
３２６    酸化物半導体層
３３０    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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