(57)【要約】【課題】ノイズを低減することができる撮像装置を提供する。【解決手段】本開示の一実施の形態の撮像装置は、光電変換を行うとともに信号電荷を出力するセンサ画素を有する第１基板と、信号電荷に基づく画素信号を出力する読み出し回路を構成し第１のアナログトランジスタを含む第１の信号処理回路、を有する第２基板と、画素信号を処理するロジック回路を有する第３基板とが順に積層された積層構造を備える。【選択図】図２
2020096225.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行うとともに信号電荷を出力するセンサ画素を有する第１基板と、
前記信号電荷に基づく画素信号を出力する読み出し回路を構成し第１のアナログトランジスタを含む第１の信号処理回路、を有する第２基板と、
前記画素信号を処理するロジック回路を有する第３基板と
が順に積層された積層構造を備えた撮像装置。
【請求項２】
前記第１基板は、前記信号電荷が蓄積されるフローティングディフュージョンをさらに有し、
前記第1のアナログトランジスタは、前記フローティングディフュージョンに接続されたゲート電極を含む増幅トランジスタである
請求項１に記載の撮像装置。
【請求項３】
前記読み出し回路は、１つの前記センサ画素に対して１つのアナログ−デジタル変換回路を含む
請求項１に記載の撮像装置。
【請求項４】
前記読み出し回路は、比較回路を有するアナログ−デジタル変換回路を含み、
前記第１のアナログトランジスタは、前記比較回路を構成する
請求項１に記載の撮像装置。
【請求項５】
前記センサ画素は、行列状に設けられており、
前記読み出し回路は、１列の前記センサ画素に対して１つのアナログ−デジタル変換回路を含む
請求項１に記載の撮像装置。
【請求項６】
前記読み出し回路は、垂直信号線を含み、
前記第１のアナログトランジスタは、前記垂直信号線に接続された負荷トランジスタである
請求項５に記載の撮像装置。
【請求項７】
前記読み出し回路は、サンプルホールド回路を含み、
前記第１のアナログトランジスタは、前記サンプルホールド回路を構成する入力トランジスタである
請求項５に記載の撮像装置。
【請求項８】
前記第１のアナログトランジスタは、
前記第２基板の半導体領域に設けられたチャネル形成領域と、
前記チャネル形成領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２基板の前記半導体領域のうち、前記チャネル形成領域と隣り合う位置に設けられたソース領域と、
前記第２基板の前記半導体領域のうち、前記チャネル形成領域から見て前記ソース領域と反対側において前記チャネル形成領域と隣り合う位置に設けられたドレイン領域と、
前記ゲート電極の表面を覆って形成された第１の金属シリサイド層と、
前記ソース領域の表面を覆って形成された第２の金属シリサイド層と、
前記ドレイン領域の表面を覆って形成された第３の金属シリサイド層と
を有する請求項１に記載の撮像装置。
【請求項９】
前記第３基板は、前記第１の信号処理回路とともに前記読み出し回路を構成し第２のアナログトランジスタを含む第２の信号処理回路、を有する
請求項１に記載の撮像装置。
【請求項１０】
前記第１のアナログトランジスタは、ＮＭＯＳトランジスタである
請求項１に記載の撮像装置。
【請求項１１】
前記第１のアナログトランジスタは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含む
請求項１に記載の撮像装置。
【請求項１２】
前記センサ画素は、フォトダイオードと転送トランジスタとを有する
請求項１に記載の撮像装置。
【請求項１３】
前記読み出し回路は、増幅トランジスタ、リセットトランジスタ、選択トランジスタの少なくとも１つを有する
請求項１に記載の撮像装置。
【請求項１４】
前記読み出し回路は、アナログ−デジタル変換回路の一部を含む
請求項１に記載の撮像装置。
【請求項１５】
前記ロジック回路は、アナログ−デジタル変換回路の一部を含む
請求項１に記載の撮像装置。
【請求項１６】
前記第１基板は、複数のセンサ画素を有し、前記複数のセンサ画素を分離する素子分離部を有する
請求項１に記載の撮像装置。
【請求項１７】
前記第１基板は、複数のセンサ画素を有し、
前記読み出し回路は、前記複数のセンサ画素に電気的に接続された
請求項１に記載の撮像装置。
【請求項１８】
前記第１基板は、１つの前記センサ画素に対して１つのフローティングディフュージョンを有する
請求項１に記載の撮像装置。
【請求項１９】
前記第１基板は、複数のセンサ画素を有し、前記複数のセンサ画素に対して１つのフローティングディフュージョンを有する
請求項１に記載の撮像装置。
【請求項２０】
光学系と、
撮像装置と、
信号処理回路とを備え、
前記撮像装置は、
光電変換を行うとともに信号電荷を出力するセンサ画素を有する第１基板と、
前記信号電荷に基づく画素信号を出力する読み出し回路を構成し第１のアナログトランジスタを含む第１の信号処理回路、を有する第２基板と、
前記画素信号を処理するロジック回路を有する第３基板と
が順に積層された積層構造を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置及びそのような撮像装置を用いた電子機器に関する。
【背景技術】
【０００２】
撮像装置において画素から信号を読み出す回路の１つに、比較器とその後段のデジタル回路とを有するアナログ−デジタル変換回路（Ａ／Ｄコンバータ）がある（例えば特許文献１参照）。このＡ／Ｄコンバータは、面積効率が高い構成である。
【０００３】
特許文献１では、１画素に１つのＡ／Ｄコンバータを有する撮像装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１６／１３６４４８号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような撮像装置では、ノイズを低減することが望まれている。
【０００６】
ノイズを低減することができる撮像装置及び電子機器を提供することが望ましい。
【課題を解決するための手段】
【０００７】
本開示の一実施の形態における撮像装置は、第１基板と、第２基板と、第３基板とが順に積層された積層構造を備える。第１基板は、光電変換を行うとともに信号電荷を出力するセンサ画素を有する。第２基板は、信号電荷に基づく画素信号を出力する読み出し回路を構成し第１のアナログトランジスタを含む第１の信号処理回路、を有する。第３基板は、画素信号を処理するロジック回路を有する。
【０００８】
本開示の一実施の形態における電子機器は、光学系と撮像装置と、信号処理回路とを備える。撮像装置は、第１基板と、第２基板と、第３基板とが順に積層された積層構造を有する。第１基板は、光電変換を行うとともに信号電荷を出力するセンサ画素を有する。第２基板は、信号電荷に基づく画素信号を出力する読み出し回路を構成し第１のアナログトランジスタを含む第１の信号処理回路、を有する。第３基板は、画素信号を処理するロジック回路を有する。
【０００９】
本開示の一実施の形態における撮像装置及び電子機器では、第１のアナログトランジスタを含む第１の信号処理回路が第２基板に形成されており、第１の信号処理回路は、センサ画素からの画素信号の読み出し回路を構成する。
【図面の簡単な説明】
【００１０】
【図１】本開示の一実施の形態に係る撮像装置の概略構成の一例を表す図である。
【図２】図１の撮像装置のセンサ画素及び読み出し回路の一例を表す図である。
【図３Ａ】図１に係る撮像装置の第１基板のレイアウトの一例を表す図である。
【図３Ｂ】図１に係る撮像装置の第２基板のレイアウトの一例を表す図である。
【図３Ｃ】図３Ａと図３Ｂを重ね合わせた図である。
【図４】図１の撮像装置の垂直方向の断面構成の一例を表す図である。
【図５Ａ】図１の撮像装置の製造過程の一例を表す図である。
【図５Ｂ】図５Ａに続く製造過程の一例を表す図である。
【図５Ｃ】図５Ｂに続く製造過程の一例を表す図である。
【図５Ｄ】図５Ｃに続く製造過程の一例を表す図である。
【図５Ｅ】図５Ｄに続く製造過程の一例を表す図である。
【図５Ｆ】図５Ｅに続く製造過程の一例を表す図である。
【図５Ｇ】図５Ｆに続く製造過程の一例を表す図である。
【図５Ｈ】図５Ｇに続く製造過程の一例を表す図である。
【図５Ｉ】図５Ｈに続く製造過程の一例を表す図である。
【図６】変形例Ａの撮像装置の垂直方向の断面構成の一例を表す図である。
【図７Ａ】図６の撮像装置の製造過程の一例を表す図である。
【図７Ｂ】図７Ａに続く製造過程の一例を表す図である。
【図７Ｃ】図７Ｂに続く製造過程の一例を表す図である。
【図８】変形例Ｂの撮像装置のセンサ画素及び読み出し回路の一例を表す図である。
【図９】変形例Ｃの撮像装置のセンサ画素及び読み出し回路の一例を表す図である。
【図１０】変形例Ｄの撮像装置のセンサ画素及び読み出し回路の一例を表す図である。
【図１１Ａ】変形例Ｅの撮像装置のセンサ画素及び読み出し回路の一例を表す図である。
【図１１Ｂ】変形例Ｅの撮像装置の信号処理回路の一例を表す図である。
【図１２】変形例Ｆの撮像装置の信号処理回路の一例を表す図である。
【図１３】変形例Ｇの撮像装置の信号処理回路の一例を表す図である。
【図１４】変形例Ｈの撮像装置の信号処理回路の一例を表す図である。
【図１５】変形例Ｉの撮像装置の信号処理回路の一例を表す図である。
【図１６】変形例Ｊの撮像装置の水平方向の断面構成の一例を表す図である。
【図１７】変形例Ｊの撮像装置の水平方向の断面構成の一例を表す図である。
【図１８】変形例Ｊの撮像装置の水平方向の断面構成の一例を表す図である。
【図１９】変形例Ｊの撮像装置の水平方向の断面構成の一例を表す図である。
【図２０】変形例Ｊの撮像装置の水平方向の断面構成の一例を表す図である。
【図２１】変形例Ｊの撮像装置の水平方向の断面構成の一例を表す図である。
【図２２】変形例Ｋの撮像装置の垂直方向の断面構成の一例を表す図である。
【図２３】変形例Ｌの撮像装置の垂直方向の断面構成の一例を表す図である。
【図２４】変形例Ｍの撮像装置の水平方向の断面構成の一例を表す図である。
【図２５】変形例Ｍの撮像装置の水平方向の断面構成の一例を表す図である。
【図２６】変形例Ｎの撮像装置の水平方向の断面構成の一例を表す図である。
【図２７】変形例Ｏの撮像装置の水平方向の断面構成の一例を表す図である。
【図２８】変形例Ｐの撮像装置の水平方向の断面構成の一例を表す図である。
【図２９】変形例Ｑの撮像装置の水平方向の断面構成の一例を表す図である。
【図３０】変形例Ｒの撮像装置の水平方向の断面構成の一例を表す図である。
【図３１】変形例Ｓの撮像装置を備えた撮像装置の回路構成の一例を表す図である。
【図３２】変形例Ｔの撮像装置を３つの基板を積層して構成した例を表す図である。
【図３３】変形例Ｕの撮像装置のロジック回路を、センサ画素の設けられた基板と、読み出し回路の設けられた基板とに分けて形成した例を表す図である。
【図３４】変形例Ｖの撮像装置のロジック回路を、第３基板に形成した例を表す図である。
【図３５】上記実施の形態及びその変形例に係る撮像装置を備えた電子機器の概略構成の一例を示すブロック図である。
【図３６】上記実施の形態及びその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。
【図３７】図３５の撮像システムにおける撮像手順の一例を表す図である。
【図３８】車両制御システムの概略的な構成の一例を示すブロック図である。
【図３９】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【図４０】内視鏡手術システムの概略的な構成の一例を示す図である。
【図４１】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（撮像装置）…図１〜図５Ｉ
第１の信号処理回路が第２基板に設けられている例
２．変形例（撮像装置）
変形例Ａ：第１のトランジスタがシリサイド層を有する例…図６〜７Ｃ
変形例Ｂ：第１の信号処理回路がＮＭＯＳ及びＰＭＯＳを含む例…図８
変形例Ｃ：４画素で第１の信号処理回路を共有する例…図９
変形例Ｄ：４画素で第１の信号処理回路を共有する例…図１０
変形例Ｅ：第１の信号処理回路が負荷トランジスタを
含む例…図１１Ａ、図１１Ｂ
変形例Ｆ：信号処理回路がＰＭＯＳ入力型差動入力回路を含む例…図１２
変形例Ｇ：信号処理回路がＳＡＲ型ＡＤＣを含む例…図１３
変形例Ｈ：信号処理回路がΔΣコアを有するＡＤＣを含む例…図１４
変形例Ｉ：第１の信号処理回路のトランジスタが
高電圧駆動トランジスタである例…図１５
変形例Ｊ：４画素で第１の信号処理回路を共有する例…図１６〜２１
変形例Ｋ：平面型の転送ゲート電極ＴＧを用いた例…図２２
変形例Ｌ：パネル外縁でＣｕ−Ｃｕ接合を用いた例…図２３
変形例Ｍ：センサ画素と読み出し回路との間にオフセットを
設けた例…図２４、図２５
変形例Ｎ：第１の信号処理回路の設けられたシリコン基板が
島状となっている例：図２６
変形例Ｏ：第１の信号処理回路の設けられたシリコン基板が
島状となっている例：図２７
変形例Ｐ：ＦＤを４つのセンサ画素で共有した例…図２８
変形例Ｑ：ＦＤを４つのセンサ画素で共有した例…図２９
変形例Ｒ：ＦＤを４つのセンサ画素で共有した例…図３０
変形例Ｓ：カラム信号処理回路を一般的なカラムＡＤＣ回路で
構成した例：図３１
変形例Ｔ：撮像装置を、３つの基板を積層して構成した例…図３２
変形例Ｕ：ロジック回路を第１基板、第２基板に設けた例…図３３
変形例Ｖ：ロジック回路を第３基板に設けた例…図３４
変形例Ｗ：半導体領域のｎ型とｐ型を入れ替えた例
３．適用例
適用例１：上記実施の形態及びその変形例に係る撮像装置を
電子機器に適用した例…図３５
適用例２：上記実施の形態及びその変形例に係る撮像装置を
撮像システムに適用した例…図３６、図３７
４．応用例
応用例１：上記実施の形態及びその変形例に係る撮像装置を
移動体に応用した例…図３８、図３９
応用例２：上記実施の形態及びその変形例に係る撮像装置を
手術システムに応用した例…図４０、図４１
【００１２】
＜１．実施の形態＞
［構成例］
図１は、本開示の一実施の形態に係る撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０、及び第３基板３０は、この順に積層されている。
【００１３】
第１基板１０は、半導体基板１１に、光電変換を行うとともに信号電荷を出力する複数のセンサ画素１２を有している。第１基板１０は、本開示の「第１基板」の一具体例に相当する。センサ画素１２は、本開示の「センサ画素」の一具体例に相当する。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。
【００１４】
第２基板２０は、半導体基板２１に、第１の信号処理回路２２Ａを１つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、本開示の「第２基板」の一具体例に相当する。第１の信号処理回路２２Ａは、本開示の「第１の信号処理回路」の一具体例に相当する。第１の信号処理回路２２Ａは、センサ画素１２から出力された信号電荷に基づく画素信号を出力する読み出し回路２２を構成する。第２基板２０は、行方向に延在する複数の画素駆動線２３を有する。また、読み出し回路２２の後段には信号読み出し線２４Ａが設けられている。信号読み出し線２４Ａは、第２基板２０と第３基板３０のいずれに設けられていてもよい。
【００１５】
第３基板３０は、半導体基板３１に、第２の信号処理回路２２Ｂと、画素信号を処理するロジック回路３２とを有している。第３基板３０は、本開示の「第３基板」の一具体例に相当する。ロジック回路３２は、本開示の「ロジック回路」の一具体例に相当する。第２の信号処理回路２２Ｂは、１つのセンサ画素１２ごとに１つずつ設けられている。第１の信号処理回路２２Ａ及び第２の信号処理回路２２Ｂは、読み出し回路２２を構成する。読み出し回路２２は、１つのセンサ画素１２ごとに１つずつ設けられている。ロジック回路３２は、例えば、垂直駆動回路３３、信号処理回路３４、水平駆動回路３５、及びシステム制御回路３６を有している。読み出し回路２２は、信号読み出し線２４Ａにより信号処理回路３４に接続されている。信号処理回路３４は、水平駆動回路３５に接続されている。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。撮像装置１では、第２の信号処理回路２２Ｂは第３基板３０に設けられている。また、撮像装置１では信号処理回路３４は第３基板３０に設けられているが、信号処理回路３４の一部または全部が第２基板２０に設けられていてもよい。また、撮像装置１では垂直駆動回路３３は第３基板３０に設けられているが、垂直駆動回路３３は第１基板１０及び第２基板２０に設けられていてもよい。
【００１６】
撮像装置１では、読み出し回路２２はアナログ−デジタル変換回路（Ａ／Ｄコンバータ）を含む。撮像装置１では、Ａ／Ｄコンバータはセンサ画素１２ごとに設けられている。読み出し回路２２は、各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。読み出し回路２２は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量（信号電荷量）に応じた画素データ（画素信号）を保持する。水平駆動回路３５は、例えば、読み出し回路２２に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、信号処理回路３４、及び水平駆動回路３５）の駆動を制御する。
【００１７】
撮像装置１では、読み出し回路２２と信号処理回路３４とを合わせた回路がＡ／Ｄコンバータを含む構成であってもよい。この場合でも、Ａ／Ｄコンバータはセンサ画素１２ごとに設けられている。Ａ／Ｄコンバータは、比較回路及びラッチ記憶部等を有する。比較回路は、差動入力回路、電圧変換回路、及び正帰還回路等を有する。例えば、読み出し回路２２は、Ａ／コンバータを構成する差動入力回路であり、信号処理回路３４はＡ／Ｄコンバータから差動入力回路を除いた部分の回路である。あるいは、読み出し回路２２はＡ／Ｄコンバータを構成する比較回路であり、信号処理回路３４はＡ／Ｄコンバータから比較回路を除いた部分の回路であってもよい。例えば、信号処理回路３４は、読み出し回路２２からの信号を信号処理し、得られた画素データを保持し、水平駆動回路３５は、信号処理回路３４に保持されている画素データを順次、外部に出力する。信号処理回路３４は、センサ画素１２ごとに設けられていてもよく、画素領域１３におけるセンサ画素１２の列（カラム）ごとに設けられていてもよい。信号処理回路３４の一部がセンサ画素１２ごとに設けられ、残部がカラムごとに設けられている構成でもよい。
【００１８】
また、読み出し回路２２は、撮像装置１ではセンサ画素１２ごとに設けられているが、４つ等、複数のセンサ画素１２で共有されていてもよい。この場合、信号処理回路３４は、読み出し回路２２を共有するセンサ画素１２の組ごとに設けられていてもよく、センサ画素１２の組の列（カラム）ごとに設けられていてもよい。信号処理回路の一部がセンサ画素１２の組ごとに設けられ、残部がカラムごとに設けられている構成でもよい。
【００１９】
図２は、センサ画素１２及び読み出し回路２２の一例を表したものである。本実施の形態では、１つのセンサ画素１２に対して１つの読み出し回路２２が設けられている。読み出し回路２２は、第１の信号処理回路２２Ａ及び第２の信号処理回路２２Ｂを有する。
【００２０】
各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＸと、転送トランジスタＴＸを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、光電変換を行って受光量に応じた信号電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＸのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＸのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＸのゲートは画素駆動線２３に電気的に接続されている。転送トランジスタＴＸは、例えば、ＮＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタである。各センサ画素１２は、第１基板１０に設けられている。
【００２１】
フローティングディフュージョンＦＤは、読み出し回路２２を構成する第１の信号処理回路２２Ａの入力端に電気的に接続されている。第１の信号処理回路２２Ａは、第１のアナログトランジスタを有する。第１のアナログトランジスタは、例えば、増幅トランジスタＡＭＰ、参照信号入力トランジスタ（ＲＥＦ）、及び電流源トランジスタ（Ｖｂ）を含む。増幅トランジスタＡＭＰ、参照信号入力トランジスタ（ＲＥＦ）、及び電流源トランジスタ（Ｖｂ）は、本開示の「第１のアナログトランジスタ」の一具体例に相当する。増幅トランジスタＡＭＰ、参照信号入力トランジスタ（ＲＥＦ）、及び電流源トランジスタ（Ｖｂ）は、それぞれＮＭＯＳトランジスタである。第１の信号処理回路２２Ａは、さらにリセットトランジスタＲＳＴを有する。リセットトランジスタＲＳＴはＮＭＯＳトランジスタである。第１の信号処理回路２２Ａは、第２基板２０に設けられている。また、図２では示されていないが、ＦＤ転送トランジスタＦＤＧが設けられていてもよい。
【００２２】
本実施の形態の撮像装置１では、第１の信号処理回路２２Ａは、読み出し回路２２の一部を構成する。第１の信号処理回路２２Ａは、例えば、Ａ／Ｄコンバータを構成する比較回路の一部である差動入力回路を構成する、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂを含む。第１の信号処理回路２２Ａは、他のアナログトランジスタを含む構成であってもよい。例えば、フローティングディフュージョンＦＤに接続されたリセットトランジスタＲＳＴ、選択トランジスタＳＥＬ（設けられている場合）、あるいはＦＤ転送トランジスタＦＤＧ（設けられている場合）等のトランジスタを含む構成であってもよい。増幅トランジスタＡＭＰは他のトランジスタよりも専有面積拡大時のノイズ低減効果が高いことから、第１の信号処理回路２２Ａは増幅トランジスタＡＭＰを含む回路であることが好ましい。
【００２３】
読み出し回路２２は、さらに第２の信号処理回路２２Ｂを有する。第２の信号処理回路２２Ｂは、第２のアナログトランジスタを有する。第２のアナログトランジスタは、例えば、トランジスタＰＴＲ１及びトランジスタＰＴＲ２を含む。トランジスタＰＴＲ１及びトランジスタＰＴＲ２は、それぞれＰＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタである。第２の信号処理回路２２Ｂは、第３基板３０に設けられている。
【００２４】
増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、電流源トランジスタＶｂ、トランジスタＰＴＲ１、及びトランジスタＰＴＲ２は、差動入力回路を構成する。差動入力回路の入力端は、増幅トランジスタＡＭＰのゲートであり、出力端は増幅トランジスタＡＭＰのドレインである。増幅トランジスタＡＭＰは、センサ画素１２の信号電荷に応じた電圧信号を出力するトランジスタと、差動入力回路の一部とを兼ねたトランジスタである。リセットトランジスタＲＳＴのソースはフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインは増幅トランジスタＡＭＰのドレインに電気的に接続されている。
【００２５】
転送トランジスタＴＸは、転送トランジスタＴＸがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＸのゲート（転送ゲート電極ＴＧ）は、例えば、後述の図４に示したように、半導体基板１１の表面からウェル層４２を貫通してフォトダイオードＰＤに達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは必要に応じて設けられ、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプである。増幅トランジスタＡＭＰは、フォトダイオードＰＤで発生し、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の画素信号を出力する。電圧の画素信号は、（選択トランジスタＳＥＬを有する場合は選択トランジスタＳＥＬがオン状態となると）増幅トランジスタＡＭＰを含む差動入力回路から、後段の回路へと出力される。
【００２６】
差動入力回路の後段には、例えば電圧変換回路及び正帰還回路等が設けられている。差動入力回路、電圧変換回路及び正帰還回路等から比較回路が構成されている。比較回路の後段には、例えばラッチ制御回路及びラッチ記憶部等が設けられている。比較回路及びラッチ記憶部等から、Ａ／Ｄコンバータが構成されている。撮像装置１では、１つのセンサ画素１２に対して、１つのＡ／Ｄコンバータが設けられている。撮像装置１では、例えば、差動入力回路より後段におけるＡ／Ｄコンバータの部分の回路は、第２の信号処理回路２２Ｂあるいは信号処理回路３４に含まれる。例えば、フローティングディフュージョンＦＤからＡ／Ｄコンバータまでの回路が読み出し回路２２に対応するものであってよい。あるいは、フローティングディフュージョンＦＤからＡ／Ｄコンバータまでの回路のうちの差動入力回路までの回路が読み出し回路２２に対応するものであってよい。あるいは、フローティングディフュージョンＦＤからＡ／Ｄコンバータまでの回路から適宜選択された回路が読み出し回路２２に対応するものであってもよい。例えば、読み出し回路２２のうちのＮＭＯＳトランジスタが第１の信号処理回路２２Ａとして第２基板２０に設けられている。また、読み出し回路２２のうちのＰＭＯＳトランジスタが第２の信号処理回路２２Ｂとして第３基板３０に設けられている。
【００２７】
ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
【００２８】
図３Ａは、撮像装置１の第１基板１０のレイアウトの一例を示すものである。１つのセンサ画素１２内において、転送トランジスタＴＸと、電源線（ＰＷＬ、ＶＳＳ）が配置されている。転送トランジスタＴＸと、電源線（ＰＷＬ、ＶＳＳ）を除く部分には、フォトダイオードＰＤが設けられている。図３Ｂは、撮像装置１の第２基板２０のレイアウトの一例を示すものである。１つのセンサ画素１２内において、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、電流源トランジスタＶｂ、及びリセットトランジスタＲＳＴが配置されている。図３Ｃは、図３Ａのレイアウトと図３Ｂのレイアウトを重ね合わせたものである。図３Ｃを参照すると、転送トランジスタＴＸ及び電源線（ＰＷＬ、ＶＳＳ）に対して、電流源トランジスタＶｂの位置が近く、一部重なってしまい、同一基板に配置することはできないことがわかる。本実施の形態においては、転送トランジスタＴＸ及び電源線（ＰＷＬ、ＶＳＳ）を第１基板１０に、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、電流源トランジスタＶｂ、及びリセットトランジスタＲＳＴを第２基板２０に、分けて配置して積層する。これにより、１画素として配置が可能となる。
【００２９】
図４は、撮像装置１の垂直方向の断面構成の一例を表したものである。図４には、撮像装置１において、センサ画素１２と対向する箇所の断面構成が例示されている。撮像装置１は、第１基板１０、第２基板２０、及び第３基板３０をこの順に積層して構成されており、さらに、第１基板１０の裏面側（光入射面側）に、カラーフィルタ４０及び受光レンズ５０を備えている。カラーフィルタ４０及び受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像装置１は、裏面照射型の撮像装置である。
【００３０】
第１基板１０は、半導体基板１１上に絶縁層４６を積層して構成されている。絶縁層４６は、層間絶縁膜５１の一部に相当する。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間隙に設けられている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部及びその近傍に、ｐウェル層４２を有しており、それ以外の領域（ｐウェル層４２よりも深い領域）に、ｐウェル層４２とは異なる導電型のフォトダイオードＰＤを有している。ｐウェル層４２は、ｐ型の半導体領域で構成されている。フォトダイオードＰＤは、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル層４２内に、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。
【００３１】
第１基板１０は、フォトダイオードＰＤ、転送ゲート電極ＴＧを有する転送トランジスタＴＸ、及びフローティングディフュージョンＦＤをセンサ画素１２ごとに有している。転送ゲート電極ＴＧはフォトダイオードＰＤから電荷を取り出す縦型ゲートと半導体基板１１の表面に設けられたＦＤ転送トランジスタＦＤＧのゲート電極を有する。第１基板１０は、半導体基板１１の表面側（光入射面側とは反対側、第２基板２０側）の部分に、転送トランジスタＴＸ及びフローティングディフュージョンＦＤが設けられた構成となっている。第１基板１０は、各センサ画素１２を分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在して形成されている。素子分離部４３は、互いに隣接する２つのセンサ画素１２の間に設けられている。素子分離部４３は、互いに隣接するセンサ画素１２同士を電気的に分離する。素子分離部４３は、例えば、酸化シリコンによって構成されている。素子分離部４３は、例えば、半導体基板１１を貫通している。第１基板１０は、例えば、さらに、素子分離部４３の側面であって、かつ、フォトダイオードＰＤ側の面に接するｐウェル層４４を有している。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。半導体基板１１との絶縁層４６との界面にｐウェル層４４Ａを有している。ｐウェル層４４Ａは、ｐウェル層４２とは同じ導電型（具体的にはｐ型）であってｐウェル層４２より高濃度の半導体領域である。
【００３２】
第１基板１０は、例えば、さらに、半導体基板１１の裏面に接する固定電荷膜４５を有している。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜４５が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ４０は、例えば、固定電荷膜４５に接して設けられており、固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ４０に接して設けられており、カラーフィルタ４０及び固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。
【００３３】
第２基板２０は、半導体基板２１上に絶縁層５２を積層して構成されている。絶縁層５２は、層間絶縁膜５１の一部に相当する。絶縁層５２は、半導体基板２１と、半導体基板３１との間隙に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０は、１つのセンサ画素１２ごとに、１つの第１の信号処理回路２２Ａを有している。第２基板２０は、半導体基板２１の表面側（第３基板３０側）の部分に第１の信号処理回路２２Ａが設けられた構成となっている。第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に、フェイストゥーバックで貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有している。絶縁層５３は、層間絶縁膜５１に相当する。絶縁層５３は、後述の貫通配線５４の側面を覆うように設けられている。
【００３４】
第１の信号処理回路２２Ａは、例えば、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂを含む。増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂは、アナログトランジスタである。増幅トランジスタＡＭＰは、半導体基板２１のｐ型のチャネル形成領域、ゲート電極Ｇ１、及びｎ型のソースドレイン領域ＳＤ１を有する。ゲート電極Ｇ１は、チャネル形成領域上にゲート絶縁膜を介して設けられている。ソースドレイン領域ＳＤ１はのゲート電極Ｇ１の両側部に対応する部分の半導体基板２１中にチャネル形成領域を挟むようにして設けられている。参照信号入力トランジスタＲＥＦは、増幅トランジスタＡＭＰと同様、半導体基板２１のｐ型のチャネル形成領域上にゲート絶縁膜を介してゲート電極Ｇ２を有し、ゲート電極Ｇ２の両側部に対応する部分の半導体基板２１中にｎ型のソースドレイン領域ＳＤ２を有する。電流源トランジスタＶｂは、増幅トランジスタＡＭＰと同様、半導体基板２１のｐ型のチャネル形成領域上にゲート絶縁膜を介してゲート電極Ｇ３を有し、ゲート電極Ｇ３の両側部に対応する部分の半導体基板２１中にｎ型のソースドレイン領域ＳＤ３を有する。
【００３５】
第１基板１０及び第２基板２０からなる積層体は、層間絶縁膜５１と、層間絶縁膜５１内に設けられた貫通配線５４を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線５４を有している。貫通配線５４は、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０及び第２基板２０は、貫通配線５４によって互いに電気的に接続されている。具体的には、貫通配線５４は、フローティングディフュージョンＦＤ及び後述の接続配線５５に電気的に接続されている。
【００３６】
第１基板１０及び第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８（後述の図１６参照）を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０及び第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のｐウェル層４２と、第２基板２０内の配線とに電気的に接続されている。貫通配線４８は、転送ゲート電極ＴＧ及び画素駆動線２３に電気的に接続されている。
【００３７】
第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素駆動線２３及び複数の信号読み出し線２４Ａを有している。配線層５６は、さらに、接続配線５５を有する。接続配線５５は、センサ画素１２に含まれるフローティングディフュージョンＦＤに電気的に接続された各貫通配線５４を互いに電気的に接続している。ここで、貫通配線５４，４８の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の２倍となっている。また、貫通配線５４，４８，４７の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の３倍となっている。
【００３８】
配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３及び信号読み出し線２４Ａごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。
【００３９】
第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面側の部分に第２の信号処理回路２２Ｂ及びロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４を有している。複数のパッド電極６４は、第２の信号処理回路２２Ｂ及びロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでも第２の信号処理回路２２Ｂあるいはロジック回路３２と電気的に接続が可能である。第２基板２０及び第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＸのゲート（転送ゲート電極ＴＧ）は、貫通配線５４と、パッド電極５８，６４とを介して、第２の信号処理回路２２Ｂあるいはロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に、フェイストゥーフェイスで貼り合わされている。
【００４０】
第２の信号処理回路２２Ｂは、例えば、トランジスタＰＴＲ１及びトランジスタＰＴＲ２を含む。トランジスタＰＴＲ１及びトランジスタＰＴＲ２はアナログトランジスタである。トランジスタＰＴＲ１及びトランジスタＰＴＲ２はＰＭＯＳトランジスタである。図４では、トランジスタＰＴＲ１及びトランジスタＰＴＲ２を代表して１つのトランジスタを示している。第２の信号処理回路２２Ｂを構成するトランジスタは、半導体基板３１のｎ型のチャネル形成領域上にゲート絶縁膜を介してゲート電極Ｇ４を有し、ゲート電極Ｇ４の両側部に対応する部分の半導体基板３１中にｐ型のソースドレイン領域ＳＤ４を有する。
【００４１】
ロジック回路３２は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタで構成される。図４では、ロジック回路３２のトランジスタを代表して１つのトランジスタを示している。ロジック回路３２を構成するトランジスタは、半導体基板３１のチャネル形成領域上にゲート絶縁膜を介してゲート電極Ｇ５を有し、ゲート電極Ｇ５の両側部に対応する部分の半導体基板３１中にソースドレイン領域ＳＤ５を有する。
【００４２】
[製造方法]
次に、撮像装置１の製造方法について説明する。図５Ａ〜図５Ｉは、撮像装置１の製造過程の一例を表したものである。図５Ａ〜図５Ｉでは、フォトダイオードＰＤの途中から受光レンズ５０までの部分は省略している。
【００４３】
まず、半導体基板１１に、ｐウェル層４２や、素子分離部４３、ｐウェル層４４を形成する。次に、半導体基板１１に、フォトダイオードＰＤ、転送トランジスタＴＸの転送ゲート電極ＴＧを形成する（図５Ａ）。これにより、半導体基板１１に、センサ画素１２が形成される。このとき、センサ画素１２に用いる電極材料として、サリサイドプロセスによるＣｏＳｉ2やＮｉＳｉなどの耐熱性の低い材料を用いないことが好ましい。むしろ、センサ画素１２に用いる電極材料としては、耐熱性の高い材料を用いることが好ましい。耐熱性の高い材料としては、例えば、ポリシリコンが挙げられる。転送トランジスタＴＸの転送ゲート電極ＴＧの形成は、例えばＣＶＤ（Chemical Vapor Deposition）法によりリンを含有するポリシリコンを５０〜３００ｎｍの膜厚で形成し、フォトリソグラフィー工程によるレジスト膜のパターン形成とドライエッチング処理によりポリシリコンをパターン加工して行う。あるいは、例えば不純物を含まないポリシリコンを５０〜３００ｎｍの膜厚で形成し、イオン注入により１×１０15〜１×１０16ｉｏｎｓ／ｃｍ2のドーズ量でリンを添加し、フォトリソグラフィー工程とドライエッチング処理でパターン加工して行う。
【００４４】
続いて、半導体基板１１の表面に、イオン注入によりフローティングディフュージョンＦＤやｐウェル層４４Ａを形成し、その後、半導体基板１１上に、絶縁層（PMD: Pre-Metal-Dielectric）４６を形成し、平坦化する（図５Ｂ）。このようにして、第１基板１０が形成される。平坦化後の絶縁層４６の膜厚は、２００ｎｍ〜２μｍ程度が好ましい。
【００４５】
次に、第１基板１０（絶縁層４６）上に、半導体基板２１を貼り合わせる（図５Ｃ）。このとき、必要に応じて、半導体基板２１を薄肉化する。この際、半導体基板２１の厚さを、第１の信号処理回路２２Ａの形成に必要な膜厚にする。半導体基板２１の厚さは、一般的には数百ｎｍ程度である。しかし、第１の信号処理回路２２Ａのコンセプトによっては、完全空乏型も可能であるので、その場合には、半導体基板２１の厚さとしては、数ｎｍ〜数μｍの範囲を採り得る。
【００４６】
続いて、半導体基板２１と同一の層内に、絶縁層５３を形成する（図５Ｄ）。絶縁層５３を、例えば、フローティングディフュージョンＦＤと対向する箇所に形成する。例えば、半導体基板２１に対して、半導体基板２１を貫通するスリットを形成して、半導体基板２１を複数のブロック２１Ａに分離する。次に、スリットを埋め込むように、絶縁層５３を形成する。
【００４７】
続いて、半導体基板２１の各ブロック２１Ａにイオン注入を行い、チャネル形成領域を形成する。次に、半導体基板２１の各ブロック２１Ａの表面に、熱酸化法あるいはＣＶＤ法等により酸化シリコンのゲート絶縁膜を形成する。続いて、ゲート電極Ｇ１，Ｇ２，Ｇ３を形成する。ゲート電極Ｇ１，Ｇ２，Ｇ３の形成は、例えばＣＶＤ法によりリンを含有するポリシリコンを５０〜３００ｎｍの膜厚で形成し、フォトリソグラフィー工程によるレジスト膜のパターン形成とドライエッチング処理によりポリシリコンをパターン加工して行う。あるいは、例えば不純物を含まないポリシリコンを５０〜３００ｎｍの膜厚で形成し、イオン注入により１×１０15〜１×１０16ｉｏｎｓ／ｃｍ2のドーズ量でリンを添加し、フォトリソグラフィー工程とドライエッチング処理でパターン加工して行う。次に、イオン注入によりソースドレイン領域ＳＤ１，ＳＤ２，ＳＤ３を形成する。このようにして、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂなどを含む第１の信号処理回路２２Ａを形成する（図５Ｅ）。熱酸化法によるゲート絶縁膜の形成は、センサ画素１２の電極材料として、耐熱性の高い金属材料が用いられている場合に好ましく適用できる。
【００４８】
続いて、半導体基板２１上に絶縁層５２を形成する。このようにして、絶縁層４６，５２，５３からなる層間絶縁膜５１を形成する。次に、不純物活性化のための熱処理を行う。このとき、フローティングディフュージョンＦＤ及びソースドレイン領域ＳＤ１，ＳＤ２，ＳＤ３では、不純物が拡散する。続いて、絶縁層５２の表面を平坦化し、層間絶縁膜５１に貫通孔５１Ａ，５１Ｂを形成する（図５Ｆ）。具体的には、絶縁層５２のうち、第１の信号処理回路２２Ａの各トランジスタのゲート電極及びソースドレイン領域と対向する箇所に、絶縁層５２を貫通する貫通孔５１Ｂを形成する。また、層間絶縁膜５１のうち、フローティングディフュージョンＦＤと対向する箇所（つまり、絶縁層５３と対向する箇所）に、層間絶縁膜５１を貫通する貫通孔５１Ａを形成する。
【００４９】
次に、貫通孔５１Ａ，５１Ｂに導電性材料を埋め込むことにより、貫通孔５１Ａ内に貫通配線５４を形成するとともに、貫通孔５１Ｂ内に接続部５９を形成する（図５Ｆ）。貫通孔５１Ａ，５１Ｂへの導電性材料の埋め込みは、例えばＭＯ−ＣＶＤ（metal-organic CVD）法によりチタン／窒化チタン膜を貫通孔５１Ａ，５１Ｂの内壁面に形成し、さらにＣＶＤ法によりタングステンを成膜して貫通孔５１Ａ，５１Ｂを埋め込み、貫通孔５１Ａ，５１Ｂの外部の導電性材料を除去して行う。さらに、絶縁層５２上に、貫通配線５４と接続部５９とを互いに電気的に接続する接続配線５５を形成する（図５Ｆ）。続いて、絶縁層５７と、画素駆動線２３、信号読み出し線２４Ａ、及びパッド電極５８等の導電層とを含む配線層５６を、絶縁層５２上に形成する。導電層の形成は、例えば銅を用いたダマシン法により形成する。ダマシン法では、例えば、絶縁層５７を構成する絶縁膜を形成し、絶縁膜に導電層のパターンのトレンチを形成し、トレンチを銅で埋め込み、トレンチの外部の銅を除去する。このようにして、第２基板２０が形成される（図５Ｇ）。
【００５０】
一方、第２の信号処理回路２２Ｂ及びロジック回路３２や配線層６２が形成された第３基板３０を別途形成する（図５Ｈ）。続いて、第２基板２０を、半導体基板３１の表面側に半導体基板２１の表面を向けて、第３基板３０に貼り合わせる（図５Ｉ）。第２基板２０のパッド電極５８は銅で形成されており、第３基板３０のパッド電極６４も銅で形成されている。第２基板２０のパッド電極５８と、第３基板３０のパッド電極６４とを銅−銅接合法により互いに接合することにより、第２基板２０と第３基板３０とを互いに電気的に接続する。次に、第１基板１０の裏面側に、カラーフィルタ４０及び受光レンズ５０を形成する。このようにして、撮像装置１が製造される。
【００５１】
[動作]
撮像装置１では、第１基板１０の裏面側からフォトダイオードＰＤへ光（例えば可視領域の波長の光）が入射すると、フォトダイオードＰＤで正孔（ホール）及び電子の対が発生する（光電変換される）。転送トランジスタＴＸがオン状態となると、フォトダイオードＰＤに蓄積された信号電荷がフローティングディフュージョンＦＤに転送される。フローティングディフュージョンＦＤに蓄積された信号電荷は、増幅トランジスタＡＭＰにより電圧信号に変換され、電圧信号は読み出し回路２２に含まれるＡ／ＤコンバータでＡ／Ｄ変換され、水平駆動回路３５から出力される。
【００５２】
[撮像装置１の作用・効果]
本実施の形態の撮像装置１では、センサ画素１２を第１基板１０配置し、第１のアナログトランジスタを含んで構成され、読み出し回路２２を構成する第１の信号処理回路２２Ａを第２基板２０に配置した。第１のアナログトランジスタは、増幅トランジスタＡＭＰを含む。これにより、センサ画素１２と、増幅トランジスタ等の読み出し回路を構成するアナログトランジスタとを別の基板に配置したので、アナログトランジスタの専有面積を拡大できる。以下、この作用効果について、比較例を用いて説明する。
【００５３】
１画素に１つのＡ／Ｄコンバータを有する撮像装置が特許文献１に開示されている。ここでは、1枚の半導体基板に、フォトダイオード、増幅トランジスタ等を含む読み出し回路、及びＡ／Ｄコンバータを構成する比較回路の一部を有する構成により実現されている。このような撮像装置において、増幅トランジスタ等を含む読み出し回路及びＡ／Ｄコンバータを構成する比較回路のノイズを低減することが求められている。比較回路等を構成するアナログトランジスタ、特に増幅トランジスタの専有面積を拡大することでノイズを低減することが可能であるが、増幅トランジスタの専有面積を拡大すると、同じ基板に形成されているフォトダイオードの専有面積の確保が困難となり、画素の微細化及び多画素化が困難となる。
【００５４】
本実施の形態の撮像装置１では、センサ画素１２を第１基板１０に配置し、増幅トランジスタ等の読み出し回路を構成するアナログトランジスタを第２基板２０に配置した。これにより、フォトダイオードの専有面積を狭めることなく、増幅トランジスタ等のアナログトランジスタの専有面積を拡大することができる。アナログトランジスタ、特に増幅トランジスタの専有面積を拡大することでノイズを低減することができる。
【００５５】
さらに、本実施の形態に撮像装置１では、フローティングディフュージョンＦＤに接続された増幅トランジスタＡＭＰが、Ａ／Ｄコンバータを構成する比較回路の差動入力回路の一部を兼ねている。これにより、トランジスタの数を減らし、増幅トランジスタの専有面積を拡大することが可能となり、ノイズを低減することができる。
【００５６】
また、本実施の形態の撮像装置１では、１つのセンサ画素に対して、信号処理回路として１つのＡ／Ｄコンバータが設けられている。これにより、Ａ／Ｄ変換されたデジタル画素信号を画素ごとに読み出すことが可能であり、高フレームレート化や、フレーム内で時間的な歪の無い撮像特性を得ることが可能となる。
【００５７】
以上説明したように、本実施の形態の撮像装置１では、センサ画素１２を第１基板１０に配置し、アナログトランジスタを第２基板２０に配置したことにより、フォトダイオードの専有面積を狭めることなく、アナログトランジスタの専有面積を拡大してノイズを低減することができる。
【００５８】
＜２．変形例＞
以下に、上記実施の形態に係る撮像装置１の変形例について説明する。なお、以下の変形例において、上記実施の形態と共通の構成に対しては、同一の符号が付与されている。
【００５９】
[変形例Ａ]
上記の実施の形態においては、第１の信号処理回路２２Ａを構成するアナログトランジスタにシリサイド層は形成されていないが、設けられていてもよい。シリサイド層は、コバルトシリサイド（ＣｏＳｉ2）やニッケルシリサイド（ＮｉＳｉ）などのサリサイド(Self Aligned Silicide)プロセスを用いて形成された金属シリサイド（以下シリサイドとも称する）である。
【００６０】
図６は、変形例Ａとしての撮像装置１Ａの垂直方向の断面構成の一例を表したものである。撮像装置１Ａは、上記実施の形態に係る撮像装置１の一変形例である。撮像装置１Ａでは、第１の信号処理回路２２Ａを構成する増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂのゲート電極Ｇ１，Ｇ２，Ｇ３の表面に、ＣｏＳｉ2やＮｉＳｉなどのシリサイド層Ｇ１Ａ，Ｇ２Ａ，Ｇ３Ａが形成されている。撮像装置１Ａでは、ソースドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の代わりに、シリサイド化されたソースドレイン領域ＳＤ１Ａ，ＳＤ２Ａ，ＳＤ３Ａが設けられている。シリサイド層Ｇ１Ａ，Ｇ２Ａ，Ｇ３Ａ及びシリサイド化されたソースドレイン領域ＳＤ１Ａ，ＳＤ２Ａ，ＳＤ３Ａは、サリサイドプロセスにより形成される。ゲート電極Ｇ１，Ｇ２，Ｇ３の両側部には、サリサイドプロセスにおいてシリサイド化させない部分を保護するシリサイドブロックであるサイドウォールＳＷ１，ＳＷ２，ＳＷ３が形成されている。上記を除いては、上記の実施の形態と同様の構成である。
【００６１】
撮像装置１Ａでは、ゲート電極Ｇ１，Ｇ２，Ｇ３の表面にシリサイド層Ｇ１Ａ，Ｇ２Ａ，Ｇ３Ａが形成され、ソースドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の代わりに、シリサイド化されたソースドレイン領域ＳＤ１Ａ，ＳＤ２Ａ，ＳＤ３Ａが設けられている。シリサイドは低抵抗であるので、トランジスタの寄生抵抗を大幅に低減でき、相互インダクタンスｇｍの向上によりノイズを低減することが可能である。
【００６２】
一般に、センサ画素が設けられた基板のトランジスタをシリサイド化すると、画素部に暗電流などの漏れ電流の増加、輝点の増加などの画質の悪化、あるいは歩留まりの低下を招くことがある。撮像装置１Ａでは、センサ画素１２が設けられた第１基板１０とは別の基板（第２基板２０）に形成されたトランジスタをシリサイド化するので、暗電流特性や輝点の増加に起因する歩留まり低下等を発生させずにトランジスタを低抵抗化できる。これにより、トランジスタの寄生抵抗の低減が可能であり、処理速度が向上し、ノイズを低減できる。
【００６３】
図６に示した撮像装置１Ａの製造方法について説明する。図７Ａ〜図７Ｃは、撮像装置１Ａの製造過程の一例を表したものである。図７Ａ〜図７Ｃでは、フォトダイオードＰＤの途中から受光レンズ５０までの部分は省略している。
【００６４】
まず、第１基板１０に半導体基板２１を積層し、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂなどを含む第１の信号処理回路２２Ａを形成する工程までは、上記の実施の形態の図５Ｅまでの工程と同様にして行う。
【００６５】
次に、例えばＣＶＤ法により増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂを被覆して全面に酸化シリコンを形成し、エッチバックを行ってゲート電極Ｇ１，Ｇ２，Ｇ３の両側部にサイドウォールＳＷ１，ＳＷ２，ＳＷ３を形成する。続いて、ゲート電極Ｇ１，Ｇ２，Ｇ３及びソースドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の表面を露出させた状態で、例えばスパッタリング法等により全面にコバルトあるいはニッケルなどの金属膜を形成する。金属膜は、ゲート電極Ｇ１，Ｇ２，Ｇ３及びソースドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の表面のシリコンと接するようにして形成する。次に、金属膜の上層にキャップ膜を形成し、熱処理を行う。金属とシリコンが接した部分で合金化（金属シリサイド化）し、シリサイド層Ｇ１Ａ，Ｇ２Ａ，Ｇ３Ａ及びシリサイド化されたソースドレイン領域ＳＤ１Ａ，ＳＤ２Ａ，ＳＤ３Ａが形成される。シリサイド化工程では、ゲート電極Ｇ１，Ｇ２，Ｇ３及びソースドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の一部のみがシリサイド化してもよく、ゲート電極Ｇ１，Ｇ２，Ｇ３及びソースドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の全部がシリサイド化してもよい。続いて、洗浄工程によりシリサイドを残してキャップ層と未反応の金属膜を除去する（図７Ａ）。
【００６６】
以降の工程は、実施の形態と同様に行うことができる。即ち、半導体基板２１上に絶縁層５２を形成し、貫通孔５１Ａ，５１Ｂを形成し、貫通配線５４及び接続部５９を形成する。次に、接続配線５５を形成する（図７Ｂ）。
【００６７】
次に、絶縁膜の形成とダマシン法による導電層の形成により配線層５６を形成する（図７Ｃ）。続いて、第２基板２０を第３基板３０に貼り合わせ、第１基板１０の裏面側にカラーフィルタ４０及び受光レンズ５０を形成する。このようにして、撮像装置１Ａが製造される。
【００６８】
撮像装置１Ａでは、上記の実施の形態の効果に加えて、第２基板２０に形成されたトランジスタをシリサイド化することでトランジスタを低抵抗化し、ノイズを低減できる。
【００６９】
[変形例Ｂ]
上記の実施の形態においては、第１の信号処理回路２２Ａを構成するアナログトランジスタが、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂ等のＮＭＯＳトランジスタのみであってが、これに限らず、ＰＭＯＳトランジスタを含んでもよい。
【００７０】
図８は変形例Ｂとしての撮像装置１Ｂのセンサ画素及び読み出し回路の一例を表すものである。撮像装置１Ｂは、上記実施の形態に係る撮像装置１の一変形例である。撮像装置１Ｂでは、第１の信号処理回路２２Ａは、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、電流源トランジスタＶｂ、トランジスタＰＴＲ１、及びトランジスタＰＴＲ２を有する。トランジスタＰＴＲ１及びトランジスタＰＴＲ２は、ＰＭＯＳトランジスタである。撮像装置１Ｂでは、第２の信号処理回路２２Ｂは設けられておらず、第１の信号処理回路２２Ａのみで読み出し回路２２が構成されている。読み出し回路２２は、Ａ／Ｄコンバータを構成する差動入力回路に相当する。読み出し回路２２は、画素信号を信号読み出し線２４Ａあるいは後段の信号処理回路３４等へ出力する。
【００７１】
撮像装置１Ｂでは、第２基板２０に、第１の信号処理回路２２Ａとして、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂ等のＮＭＯＳトランジスタだけでなく、トランジスタＰＴＲ１、及びトランジスタＰＴＲ２等のＰＭＯＳトランジスタが配置されている。第３基板３０には、ロジック回路３２及びＡ／Ｄコンバータ（差動入力回路の部分を除く）等の信号処理回路３４等が配置されている。
【００７２】
撮像装置１Ｂでは、上記の実施の形態と同様に、アナログトランジスタを第２基板２０に配置したことにより、フォトダイオードの専有面積を狭めることなく、アナログトランジスタの専有面積を拡大してノイズを低減することができる。
【００７３】
[変形例Ｃ]
上記の実施の形態においては、１つのセンサ画素１２に対して１つの第１の信号処理回路２２Ａを有する構成であったが、４つ等、複数のセンサ画素１２で第１の信号処理回路２２Ａを共有していてもよい。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の第１の信号処理回路２２Ａに入力されることを指している。
【００７４】
図９は変形例Ｃとしての撮像装置１Ｃのセンサ画素及び読み出し回路の一例を表すものである。撮像装置１Ｃは、上記実施の形態に係る撮像装置１の一変形例である。図８では、４つのセンサ画素１２−１，１２−２，１２−３，１２−４のフローティングディフュージョンＦＤは１つの増幅トランジスタＡＭＰに接続されている。増幅トランジスタＡＭＰへの入力の切り替えは、各センサ画素１２−１，１２−２，１２−３，１２−４に含まれる転送トランジスタＴＸにより行う。転送のタイミングをセンサ画素１２ごとに制御し、Ａ／Ｄ変換する機構とする。撮像装置１Ｃでは４つのセンサ画素１２で1つのＡ／Ｄコンバータを共有している。
【００７５】
撮像装置１Ｃでは、第１基板１０にセンサ画素１２が配置され、第２基板２０に、第１の信号処理回路２２Ａを構成する、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂ等のＮＭＯＳトランジスタが配置され、第３基板３０に第２の信号処理回路２２Ｂを構成する、トランジスタＰＴＲ１、及びトランジスタＰＴＲ２等のＰＭＯＳトランジスタが配置されている。第３基板３０には、さらに、ロジック回路３２及びＡ／Ｄコンバータ（差動入力回路の部分を除く）等の信号処理回路３４等が配置されている。
【００７６】
撮像装置１Ｃでは、上記の実施の形態と同様に、アナログトランジスタを第２基板２０に配置したことにより、フォトダイオードの専有面積を狭めることなく、アナログトランジスタの専有面積を拡大してノイズを低減することができる。Ａ／Ｄコンバータ（第１の信号処理回路２２Ａ）を共有するセンサ画素１２の数に特に制限はなく、Ａ／Ｄ変換の速度と兼ね合いで選択可能である。
【００７７】
[変形例Ｄ]
撮像装置１Ｃとは異なる回路構成により、４つ等、複数のセンサ画素１２で第１の信号処理回路２２Ａを共有していてもよい。
【００７８】
図１０は変形例Ｄとしての撮像装置１Ｄのセンサ画素及び読み出し回路の一例を表すものである。撮像装置１Ｄは、上記実施の形態に係る撮像装置１の一変形例である。図９では、４つのセンサ画素１２−１，１２−２，１２−３，１２−４のフローティングディフュージョンＦＤは４つの増幅トランジスタＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＡＭＰ４にそれぞれ接続されている。４つの増幅トランジスタＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＡＭＰ４には、選択トランジスタＳＥＬ１，ＳＥｌ２，ＳＥＬ３、ＳＥＬ４がそれぞれ接続されている。選択トランジスタＳＥＬ１，ＳＥｌ２，ＳＥＬ３、ＳＥＬ４で選択されたセンサ画素１２のフローティングディフュージョンＦＤから信号電荷が読みだされ、電圧信号に変換して信号読み出し線２４Ａあるいは後段の信号処理回路３４等に出力される。
【００７９】
撮像装置１Ｄでは、第１基板１０にセンサ画素１２が配置されている。第２基板２０に、第１の信号処理回路２２Ａを構成する、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、電流源トランジスタＶｂ、及び選択トランジスタＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４等のＮＭＯＳトランジスタが配置されている。第３基板３０に第２の信号処理回路２２Ｂを構成する、トランジスタＰＴＲ１、及びトランジスタＰＴＲ２等のＰＭＯＳトランジスタが配置されている。第３基板３０には、さらに、ロジック回路３２及びＡ／Ｄコンバータ（差動入力回路の部分を除く）等の信号処理回路３４等が配置されている。
【００８０】
撮像装置１Ｄでは、上記の実施の形態と同様に、アナログトランジスタを第２基板２０に配置したことにより、フォトダイオードの専有面積を狭めることなく、アナログトランジスタの専有面積を拡大してノイズを低減することができる。Ａ／Ｄコンバータ（第１の信号処理回路２２Ａ）を共有するセンサ画素１２の数に特に制限はなく、Ａ／Ｄ変換の速度と兼ね合いで選択可能である。
【００８１】
[変形例Ｅ]
撮像装置１においては、１つのセンサ画素１２に対して１つのＡ／Ｄコンバータを有する構成であったが、画素領域１３におけるセンサ画素１２の列（カラム）ごとにＡ／Ｄコンバータが設けられた構成であってもよい。センサ画素１２ごとにＡ／Ｄコンバータが設けられた撮像装置を画素ＡＤＣ型撮像装置と称する。また、センサ画素１２の列（カラム）ごとにＡ／Ｄコンバータが設けられた撮像装置をカラムＡＤＣ型撮像装置と称する。カラムＡＤＣ型撮像装置において、第１の信号処理回路２２Ａは、フローティングディフュージョンＦＤに接続された増幅トランジスタＡＭＰ及び垂直信号線２４の負荷トランジスタを含んでいてもよい。
【００８２】
図１１Ａは、変形例Ｅとしての撮像装置１Ｅのセンサ画素１２と、読み出し回路２２を構成する第１の信号処理回路２２Ａとの一例を表すものである。図１１Ａに示したように、センサ画素１２は、フォトダイオードＰＤ、転送トランジスタＴＸ、及びフローティングディフュージョンＦＤを有する。センサ画素１２は、第１基板１０に配置されている。フローティングディフュージョンＦＤには、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬが接続されており、フローティングディフュージョンＦＤの信号電荷を電圧信号に変換して垂直信号線２４に出力する。垂直信号線２４には、負荷トランジスタが設けられている。上記の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、及び負荷トランジスタは、第１の信号処理回路２２Ａを構成し、第２基板２０に配置されている。
【００８３】
図１１Ｂは、垂直信号線２４の後段に接続される信号処理回路３４の一例を表すものである。信号処理回路３４はＡ／Ｄコンバータを有する。Ａ／Ｄコンバータは、差動入力回路を含む。図１１Ｂは、差動入力回路に相当する。図１１の破線で囲んだＮＭＯＳトランジスタを含む回路３４Ｅは、第１の信号処理回路２２Ａと同様に第２基板２０に配置される。第３基板３０には、ロジック回路３２、Ａ／Ｄコンバータ（回路３４Ｅを除く）等の信号処理回路３４を構成するアナログトランジスタ、及び記憶部等が配置されている。
【００８４】
撮像装置１Ｅでは、上記の実施の形態と同様に、アナログトランジスタを第２基板２０に配置したことにより、フォトダイオードの専有面積を狭めることなく、アナログトランジスタの専有面積を拡大してノイズを低減することができる。
【００８５】
図１１Ａ及び図１１Ｂに示した回路構成を有し、増幅トランジスタＡＭＰのゲート幅を拡大していないゲート幅１倍の撮像装置と、ゲート幅を拡げたゲート幅１．５倍の撮像装置について、ゲート幅を拡げることによるノイズ低減の効果をシミュレーションにより求めた。増幅トランジスタＡＭＰのゲート幅を拡大していない撮像装置においてＣＤＳ処理後のＲＮ（Random Noise）が５１．６μＶｒｍｓであったとき、増幅トランジスタＡＭＰのゲート幅を１．５倍にするとＲＮが４８．１μＶｒｍｓであった。ＣＤＳ処理後のＲＮは６．８％低減できた。シミュレーションの条件は、増幅トランジスタＡＭＰ後の回路の遮断周波数が２．０ＭＨｚであり、ＣＤＳ期間は１．９μＳとした。
【００８６】
[変形例Ｆ]
変形例Ｆとしての撮像装置１Ｆは、カラムＡＤＣ型撮像装置である。撮像装置１Ｅでは差動入力回路はＮＭＯＳトランジスタが入力部であったが、ＰＭＯＳトランジスタが入力部であってもよい。
【００８７】
撮像装置１Ｆは、撮像装置１Ｅと同様に、センサ画素１２は第１基板１０に配置されている。撮像装置１Ｆは、図１１Ａと同様の第１の信号処理回路２２Ａを有する。第１の信号処理回路２２Ａを構成する増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、及び負荷トランジスタは、第２基板２０に配置されている。
【００８８】
図１２は、垂直信号線２４の後段に接続される信号処理回路３４の一例を表すものである。信号処理回路３４はＡ／Ｄコンバータを有する。Ａ／Ｄコンバータは差動入力回路を含む。撮像装置１Ｆの差動入力回路はＰＭＯＳトランジスタ入力型である。図１２の破線で囲んだＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む回路３４Ｆは、第１の信号処理回路２２Ａと同様に第２基板２０に配置される。第３基板３０には、ロジック回路３２、Ａ／Ｄコンバータ（回路３４Ｆを除く）等の信号処理回路３４を構成するアナログトランジスタ、及び記憶部等が配置されている。
【００８９】
撮像装置１Ｆでは、上記の実施の形態と同様に、アナログトランジスタを第２基板２０に配置したことにより、フォトダイオードの専有面積を狭めることなく、アナログトランジスタの専有面積を拡大してノイズを低減することができる。また、アナログトランジスタを第２基板２０に配置したことにより、第３基板３０にアナログトランジスタを設けない構成とすることが可能である。一般に、アナログトランジスタは、ロジック回路のトランジスタよりも閾値電圧を低く設定する等、ロジックトランジスタよりも細かい特性調整が必要である。第３基板３０にアナログトランジスタを設けない構成とすることで、第３基板３０を短工程で安価に製造することが可能となる。
【００９０】
[変形例Ｇ]
変形例Ｇとしての撮像装置１Ｇは、カラムＡＤＣ型撮像装置である。カラムごとに設けられたＡ／Ｄコンバータは、逐次比較型（ＳＡＲ）であってもよい。
【００９１】
撮像装置１Ｇは、撮像装置１Ｅと同様に、センサ画素１２は第１基板１０に配置されている。撮像装置１Ｇは、図１１Ａと同様の第１の信号処理回路２２Ａを有する。第１の信号処理回路２２Ａを構成する増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、及び負荷トランジスタは、第２基板２０に配置されている。
【００９２】
図１３は、垂直信号線２４の後段に接続される信号処理回路３４の一例を表すものである。信号処理回路３４はＳＡＲ型のＡ／Ｄコンバータを有する。Ａ／Ｄコンバータは差動入力回路を含む。撮像装置１Ｇの差動入力回路はＰＭＯＳ入力型である。参照信号入力トランジスタにはＶＤＡＣが接続される。図１３の破線で囲んだＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む回路３４Ｇは、第１の信号処理回路２２Ａと同様に第２基板２０に配置される。撮像装置１Ｇでは、回路３４ＧはＰＭＯＳ入力型の差動入力回路に相当する。第２基板２０には、さらにサンプルホールド回路の電流センス入力部とＬＤＯ回路が配置される。このように、増幅トランジスタ以外にも、Ａ／Ｄコンバータに含まれる差動入力回路の一部を構成するアナログトランジスタが、第２基板２０に配置されている。第３基板３０には、ロジック回路３２、ＤＡＣ、Ａ／Ｄコンバータ（回路３４Ｇを除く）等の信号処理回路３４を構成するアナログトランジスタ（サンプルホールド回路の電流センス入力部とＬＤＯ回路等を除く）、及び記憶部等が配置されている。
【００９３】
撮像装置１Ｇでは、上記の実施の形態と同様に、アナログトランジスタを第２基板２０に配置したことにより、フォトダイオードの専有面積を狭めることなく、アナログトランジスタの専有面積を拡大してノイズを低減することができる。また、アナログトランジスタを第２基板２０に配置したことにより、第３基板３０にアナログトランジスタを設けない構成とすることが可能である。これにより、第３基板３０を短工程で安価に製造することが可能となる。
【００９４】
[変形例Ｈ]
変形例Ｈとしての撮像装置１Ｈは、カラムＡＤＣ型撮像装置である。カラムごとに設けられたＡ／Ｄコンバータは、ΔΣコアを有するＡ／Ｄコンバータであってもよい。ΔΣコアを含むＡ／Ｄコンバータでは、例えば、積分器、量子化器のフィードバック先において画素からのカラム読み出し用のカラム電流源に電流を変調させる。カラム内にΔΣ変調器を内蔵して処理の高速化を図ることができる。
【００９５】
撮像装置１Ｈは、撮像装置１Ｅと同様に、センサ画素１２は第１基板１０に配置されている。撮像装置１Ｈは、図１１Ａと同様の第１の信号処理回路２２Ａを有する。第１の信号処理回路２２Ａを構成する増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、及び負荷トランジスタは、第２基板２０に配置されている。
【００９６】
図１４は、垂直信号線２４の後段に接続される信号処理回路３４の一例を表すものである。信号処理回路３４はΔΣコアを有するＡ／Ｄコンバータを有する。Ａ／ＤコンバータはΔΣコアを有し、その前段に、サンプルホールド回路Ｓ＆Ｈ、ＬＤＯ回路、及びＶ２Ｉ回路を含む入力電流制御部３４Ｈを有する。入力電流制御部３４Ｈは、第１の信号処理回路２２Ａと同様に第２基板２０に配置される。このように、増幅トランジスタ以外にも、Ａ／Ｄコンバータの一部を構成するアナログトランジスタが第２基板２０に配置されている。第３基板３０には、ロジック回路３２、ＤＡＣ、信号処理回路３４を構成するアナログトランジスタ（入力電流制御部３４Ｈを除く）、及び記憶部等が配置されている。
【００９７】
撮像装置１Ｈでは、上記の実施の形態と同様に、アナログトランジスタを第２基板２０に配置したことにより、フォトダイオードの専有面積を狭めることなく、アナログトランジスタの専有面積を拡大してノイズを低減することができる。また、アナログトランジスタを第２基板２０に配置したことにより、第３基板３０にアナログトランジスタを設けない構成とすることが可能である。これにより、第３基板３０を短工程で安価に製造することが可能となる。
【００９８】
[変形例Ｉ]
変形例Ｉとしての撮像装置１Ｉは、カラムＡＤＣ型撮像装置である。撮像装置１Ｅ〜１Ｈでは、アナログトランジスタのうちの高電圧駆動トランジスタと低電圧駆動トランジスタとが混在する分け方で第２基板２０と第３基板３０に配置していたが、高電圧駆動トランジスタと低電圧駆動トランジスタとで分けて、第２基板２０と第３基板３０に配置してもよい。
【００９９】
撮像装置１Ｉは、撮像装置１Ｅと同様に、センサ画素１２は第１基板１０に配置されている。撮像装置１Ｉは、図１１Ａと同様の第１の信号処理回路２２Ａを有する。第１の信号処理回路２２Ａを構成する増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、及び負荷トランジスタは、第２基板２０に配置されている。
【０１００】
図１５は、垂直信号線２４の後段に接続される信号処理回路３４の一例を表すものである。信号処理回路３４はＡ／Ｄコンバータを有する。Ａ／Ｄコンバータは差動入力回路を含む。撮像装置１Ｉの差動入力回路はＮＭＯＳ入力型である。参照信号入力トランジスタにはＲＡＭＰ波形が入力される。図１５の破線で囲んだＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む回路３４Ｉは、第１の信号処理回路２２Ａと同様に第２基板２０に配置される。このように、増幅トランジスタ以外にも、Ａ／Ｄコンバータに含まれる差動入力回路の一部を構成するアナログトランジスタが、第２基板２０に配置されている。撮像装置１Ｉでは、回路３４Ｉは差動入力回路に相当する。第２基板２０には、さらに他の高電圧駆動トランジスタが配置される。一方、第３基板３０には、ロジック回路３２等の低電圧駆動トランジスタのみを含む回路と記憶部等が配置されている。
【０１０１】
撮像装置１Ｉでは、上記の実施の形態と同様に、アナログトランジスタを第２基板２０に配置したことにより、フォトダイオードの専有面積を狭めることなく、アナログトランジスタの専有面積を拡大してノイズを低減することができる。さらに、第３基板に高電圧駆動のトランジスタを配置する必要が無くなるため、短工程化及び低コスト化が実現できる。
【０１０２】
[変形例Ｊ]
変形例Ｊとしての撮像装置１Ｊは、カラムＡＤＣ型撮像装置である。図１６、図１７は、撮像装置１Ｊの水平方向の断面構成の一例を表したものである。撮像装置１Ｊは、撮像装置１Ｅ〜撮像装置１Ｉにおいて、４画素で１つの第1の信号処理回路を共有する構成の一変形例である。図１６、図１７の上側の図は、図４の断面Ｓｅｃ１での断面構成に対応する断面の一例を表す図であり、図１６、図１７の下側の図は、図４の断面Ｓｅｃ２での断面構成に対応する断面の一例を表す図である。図１６には、２×２の４つのセンサ画素１２を２組、第２方向Ｈに並べた構成が例示されており、図１７には、２×２の４つのセンサ画素１２を４組、第１方向Ｖ及び第２方向Ｈに並べた構成が例示されている。なお、図１６、図１７の上側の断面図では、図４の断面Ｓｅｃ１での断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされるとともに、絶縁層４６が省略されている。また、図１６、図１７の下側の断面図では、図４の断面Ｓｅｃ２での断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。なお、撮像装置１Ｊでは、第１の信号処理回路２２Ａは、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬを含んで構成されている。撮像装置１Ｊでは、第1の信号処理回路２２Ａを構成するアナログトランジスタが第２基板２０に配置されている。さらに、第１の信号処理回路２２Ａが構成する読み出し回路２２の後段に接続されるＡ／Ｄコンバータに関して、増幅トランジスタ以外にも、Ａ／Ｄコンバータの一部を構成するアナログトランジスタが、第２基板２０に配置されている。
【０１０３】
図１６に示したように、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７は、第１基板１０の面内において第１方向Ｖ（図１６の上下方向）に帯状に並んで配置されている。なお、図１６には、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７が第１方向Ｖに２列に並んで配置されている場合が例示されている。また、図１７に示したように、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７は、第１基板１０の面内において第２方向Ｈ（図１７の左右方向）に帯状に並んで配置されている。なお、図１７には、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７が第２方向Ｈに２列に並んで配置されている場合が例示されている。第１方向Ｖは、マトリクス状の配置された複数のセンサ画素１２の２つの配列方向（例えば行方向及び列方向）のうち一方の配列方向（例えば列方向）と平行となっている。第１の信号処理回路２２Ａを共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。第１の信号処理回路２２Ａを共有する４つのセンサ画素１２において、４つの転送ゲート電極ＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲート電極ＴＧによって円環形状となる形状となっている。
【０１０４】
絶縁層５３は、第１方向Ｖに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖに延在するとともに、絶縁層５３を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの第１の信号処理回路２２Ａは、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬとによって構成されている。
【０１０５】
図１８、図１９、図２０、図２１は、変形例Ｊとしての撮像装置１Ｊの水平面内での配線レイアウトの一例を表したものである。図１８〜図２１には、４つのセンサ画素１２によって共有される１つの第１の信号処理回路２２Ａが４つのセンサ画素１２と対向する領域内に設けられている場合が例示されている。図１８〜図２１に記載の配線は、例えば、配線層５６において互いに異なる層内に設けられている。
【０１０６】
互いに隣接する４つの貫通配線５４は、例えば、図１８に示したように、接続配線５５と電気的に接続されている。互いに隣接する４つの貫通配線５４は、さらに、例えば、図１８に示したように、接続配線５５及び接続部５９を介して、絶縁層５３の左隣りブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の右隣りブロック２１Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続されている。
【０１０７】
電源線ＶＤＤは、例えば、図１９に示したように、第２方向Ｈに並んで配置された各第１の信号処理回路２２Ａと対向する位置に配置されている。電源線ＶＤＤは、例えば、図１９に示したように、接続部５９を介して、第２方向Ｈに並んで配置された各第１の信号処理回路２２Ａの増幅トランジスタＡＭＰのドレイン及びリセットトランジスタＲＳＴのドレインに電気的に接続されている。２本の画素駆動線２３が、例えば、図１９に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。一方の画素駆動線２３（第２制御線）は、例えば、図１９に示したように、第２方向Ｈに並んで配置された各読み出し回路２２のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線２３（第３制御線）は、例えば、図１９に示したように、第２方向Ｈに並んで配置された各読み出し回路２２の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧである。各第１の信号処理回路２２Ａにおいて、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとが、例えば、図１９に示したように、配線２５を介して、互いに電気的に接続されている。
【０１０８】
２本の電源線ＶＳＳが、例えば、図２０に示したように、第２方向Ｈに並んで配置された各第１の信号処理回路２２Ａと対向する位置に配置されている。各電源線ＶＳＳは、例えば、図２０に示したように、第２方向Ｈに並んで配置された各センサ画素１２と対向する位置において、複数の貫通配線４７に電気的に接続されている。４本の画素駆動線２３が、例えば、図２０に示したように、第２方向Ｈに並んで配置された各第１の信号処理回路２２Ａと対向する位置に配置されている。４本の画素駆動線２３の各々は、例えば、図２０に示したように、第２方向Ｈに並んで配置された各第１の信号処理回路２２Ａに対応する４つのセンサ画素１２のうちの１つのセンサ画素１２の貫通配線４８に電気的に接続された配線ＴＲＧである。つまり、４本の画素駆動線２３（第１制御線）は、第２方向Ｈに並んで配置された各センサ画素１２の転送トランジスタＴＸのゲート（転送ゲート電極ＴＧ）に電気的に接続されている。図２０では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子（１，２，３，４）が付与されている。
【０１０９】
垂直信号線２４は、例えば、図２１に示したように、第１方向Ｖに並んで配置された各第１の信号処理回路２２Ａと対向する位置に配置されている。垂直信号線２４（出力線）は、例えば、図２１に示したように、第１方向Ｖに並んで配置された各読み出し回路２２の出力端（増幅トランジスタＡＭＰのソース）に電気的に接続されている。
【０１１０】
[変形例Ｋ]
図２２は、変形例Ｋとしての撮像装置１Ｋの垂直方向の断面構成の一例を表したものである。撮像装置１Ｋは、上記実施の形態に係る撮像装置１の一変形例である。撮像装置１Ｋでは、転送トランジスタＴＸが、平面型の転送ゲート電極ＴＧを有している。そのため、転送ゲート電極ＴＧは、ウェル層４２を貫通しておらず、半導体基板１１の表面だけに形成されている。転送トランジスタＴＸに平面型の転送ゲート電極ＴＧが用いられる場合であっても、撮像装置１Ｋは、上記実施の形態と同様の効果を有する。なお、図２２では、第１の信号処理回路２２Ａとして、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂを代表して１つのトランジスタが示されている。撮像装置１Ｋでは、第1の信号処理回路２２Ａを構成するアナログトランジスタが第２基板２０に配置されている。さらに、第１の信号処理回路２２Ａが構成する読み出し回路２２の後段に接続されるＡ／Ｄコンバータに関して、増幅トランジスタ以外にも、Ａ／Ｄコンバータの一部を構成するアナログトランジスタが、第２基板２０に配置されている。
【０１１１】
[変形例Ｌ]
図２３は、変形例Ｌとしての撮像装置１Ｌの垂直方向の断面構成の一例を表したものである。撮像装置１Ｌは、上記実施の形態に係る撮像装置１の一変形例である。撮像装置１Ｌでは、第２基板２０と第３基板３０との電気的な接続が、第１基板１０における周辺領域１４と対向する領域でなされている。周辺領域１４は、第１基板１０の額縁領域に相当しており、画素領域１３の周縁に設けられている。撮像装置１Ｌでは、第２基板２０は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、第３基板３０は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。第２基板２０及び第３基板３０は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。なお、図２３では、第１の信号処理回路２２Ａとして、増幅トランジスタＡＭＰ、参照信号入力トランジスタＲＥＦ、及び電流源トランジスタＶｂを代表して１つのトランジスタが示されている。撮像装置１Ｌでは、第1の信号処理回路２２Ａを構成するアナログトランジスタが第２基板２０に配置されている。さらに、第１の信号処理回路２２Ａが構成する読み出し回路２２の後段に接続されるＡ／Ｄコンバータに関して、増幅トランジスタ以外にも、Ａ／Ｄコンバータの一部を構成するアナログトランジスタが、第２基板２０に配置されている。
【０１１２】
このように、撮像装置１Ｌでは、第２基板２０及び第３基板３０が、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。これにより、画素領域１３と対向する領域で、パッド電極５８，６４同士を接合する場合と比べて、１画素あたりの面積の微細化を阻害するおそれを低減することができる。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１Ｌを提供することができる。
【０１１３】
[変形例Ｍ]
変形例Ｍとしての撮像装置１Ｍは、カラムＡＤＣ型撮像装置である。図２４、図２５は、撮像装置１Ｍの水平方向の断面構成の一例を表したものである。撮像装置１Ｍは、撮像装置１Ｅ〜撮像装置１Ｉにおいて、４画素で１つの第1の信号処理回路を共有する構成の一変形例である。図２４、図２５の上側の図は、図４の断面Ｓｅｃ１での断面構成に対応する断面の一変形例であり、図２４、図２５の下側の図は、図４の断面Ｓｅｃ２での断面構成に対応する断面の一変形例である。なお、図２４、図２５の上側の断面図では、図４の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図４の半導体基板１１の表面構成の一変形例を表す図が重ね合わされるとともに、絶縁層４６が省略されている。また、図２４、図２５の下側の断面図では、図４の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。なお、図２４の例では、第１の信号処理回路２２Ａは、例えば、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬを含んで構成されている。また、図２５の例では、第１の信号処理回路２２Ａは、例えば、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、及びＦＤ転送トランジスタＦＤＧを含んで構成されている。撮像装置１Ｍでは、第1の信号処理回路２２Ａを構成するアナログトランジスタが第２基板２０に配置されている。さらに、第１の信号処理回路２２Ａが構成する読み出し回路２２の後段に接続されるＡ／Ｄコンバータに関して、増幅トランジスタ以外にも、Ａ／Ｄコンバータの一部を構成するアナログトランジスタが、第２基板２０に配置されている。
【０１１４】
図２４、図２５に示したように、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７（図中の行列状に配置された複数のドット）は、第１基板１０の面内において第２方向Ｈ（図２４、図２５の左右方向）に帯状に並んで配置されている。なお、図２４、図２５には、複数の貫通配線５４、複数の貫通配線４８、及び複数の貫通配線４７が第２方向Ｈに２列に並んで配置されている場合が例示されている。第１の信号処理回路２２Ａを共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。第１の信号処理回路２２Ａを共有する４つのセンサ画素１２において、４つの転送ゲート電極ＴＧ（ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲート電極ＴＧによって円環形状となる形状となっている。
【０１１５】
絶縁層５３は、第２方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第２方向Ｈに延在するとともに、絶縁層５３を介して第２方向Ｈと直交する第１方向Ｖに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの第１の信号処理回路２２Ａは、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。
【０１１６】
図２４では、４つのセンサ画素１２によって共有される１つの第１の信号処理回路２２Ａは、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの第１の信号処理回路２２Ａは、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬによって構成されている。
【０１１７】
図２５では、４つのセンサ画素１２によって共有される１つの第１の信号処理回路２２Ａは、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、及びＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの第１の信号処理回路２２Ａは、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、及びＦＤ転送トランジスタＦＤＧによって構成されている。
【０１１８】
撮像装置１Ｍでは、４つのセンサ画素１２によって共有される１つの第１の信号処理回路２２Ａは、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第１方向Ｖにずれて配置されている。このようにした場合には、配線２５を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、第１の信号処理回路２２Ａのサイズを小さくしたり、第１の信号処理回路２２Ａ内の他の箇所のサイズを大きくしたりすることができる。
【０１１９】
[変形例Ｎ]
変形例Ｎとしての撮像装置１Ｎは、カラムＡＤＣ型撮像装置である。図２６は、変形例Ｎとしての撮像装置１Ｎの水平方向の断面構成の一例を表したものである。撮像装置１Ｎは、撮像装置１Ｊの一変形例である。図２６には、図１６の断面構成の一変形例が示されている。なお、図２６の例では、第１の信号処理回路２２Ａは、例えば、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬを含んで構成されている。撮像装置１Ｎでは、第1の信号処理回路２２Ａを構成するアナログトランジスタが第２基板２０に配置されている。さらに、第１の信号処理回路２２Ａが構成する読み出し回路２２の後段に接続されるＡ／Ｄコンバータに関して、増幅トランジスタ以外にも、Ａ／Ｄコンバータの一部を構成するアナログトランジスタが、第２基板２０に配置されている。
【０１２０】
撮像装置１Ｎでは、半導体基板２１が、絶縁層５３を介して第１方向Ｖ及び第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
【０１２１】
[変形例Ｏ]
変形例Ｏとしての撮像装置１Ｏは、カラムＡＤＣ型撮像装置である。図２７は、変形例Ｏとしての撮像装置１Ｏの水平方向の断面構成の一例を表したものである。撮像装置１Ｏは、撮像装置１Ｎの一変形例である。図２７には、図２６の断面構成の一変形例が示されている。なお、図２７の例では、第１の信号処理回路２２Ａは、例えば、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬを含んで構成されている。撮像装置１Ｏでは、第1の信号処理回路２２Ａを構成するアナログトランジスタが第２基板２０に配置されている。さらに、第１の信号処理回路２２Ａが構成する読み出し回路２２の後段に接続されるＡ／Ｄコンバータに関して、増幅トランジスタ以外にも、Ａ／Ｄコンバータの一部を構成するアナログトランジスタが、第２基板２０に配置されている。
【０１２２】
撮像装置１Ｏでは、４つのセンサ画素１２によって共有される１つの第１の信号処理回路２２Ａが、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。撮像装置１Ｏでは、さらに、撮像装置１Ｎと同様、半導体基板２１が、絶縁層５３を介して第１方向Ｖ及び第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられている。撮像装置１Ｏでは、さらに、複数の貫通配線４７及び複数の貫通配線５４が、第２方向Ｈにも配列されている。具体的には、複数の貫通配線４７が、ある第１の信号処理回路２２Ａを共有する４つの貫通配線５４と、その第１の信号処理回路２２Ａの第２方向Ｈに隣接する他の第１の信号処理回路２２Ａを共有する４つの貫通配線５４との間に配置されている。このようにした場合には、互いに隣接する第１の信号処理回路２２Ａ同士のクロストークを、絶縁層５３及び貫通配線４７によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
【０１２３】
[変形例Ｐ]
変形例Ｐとしての撮像装置１Ｐは、カラムＡＤＣ型撮像装置である。図２８は、変形例Ｐとしての撮像装置１Ｐの水平方向の断面構成の一例を表したものである。撮像装置１Ｐは、撮像装置１Ｊの一変形例である。図２８には、図１６の断面構成の一変形例が示されている。なお、図２８の例では、第１の信号処理回路２２Ａは、例えば、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬを含んで構成されている。撮像装置１Ｐでは、第1の信号処理回路２２Ａを構成するアナログトランジスタが第２基板２０に配置されている。さらに、第１の信号処理回路２２Ａが構成する読み出し回路２２の後段に接続されるＡ／Ｄコンバータに関して、増幅トランジスタ以外にも、Ａ／Ｄコンバータの一部を構成するアナログトランジスタが、第２基板２０に配置されている。
【０１２４】
撮像装置１Ｐでは、第１基板１０は、フォトダイオードＰＤ及び転送トランジスタＴＸをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、撮像装置１Ｐでは、４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。
【０１２５】
マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、撮像装置１Ｐでは、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、撮像装置１Ｐでは、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
【０１２６】
撮像装置１Ｐでは、第１基板１０は、フォトダイオードＰＤ及び転送トランジスタＴＸをセンサ画素１２ごとに分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤ（貫通配線５４）の近傍と、貫通配線４７の近傍に、隙間（未形成領域）を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。撮像装置１Ｐでは、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに第１の信号処理回路２２Ａを有している。
【０１２７】
[変形例Ｑ]
変形例Ｑとしての撮像装置１Ｑは、カラムＡＤＣ型撮像装置である。図２９は、変形例Ｑとしての撮像装置１Ｑの水平方向の断面構成の一例を表したものである。撮像装置１Ｑは、撮像装置１Ｎの一変形例である。図２９には、図２６の断面構成の一変形例が示されている。なお、図２９の例では、第１の信号処理回路２２Ａは、例えば、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬを含んで構成されている。撮像装置１Ｑでは、第1の信号処理回路２２Ａを構成するアナログトランジスタが第２基板２０に配置されている。さらに、第１の信号処理回路２２Ａが構成する読み出し回路２２の後段に接続されるＡ／Ｄコンバータに関して、増幅トランジスタ以外にも、Ａ／Ｄコンバータの一部を構成するアナログトランジスタが、第２基板２０に配置されている。
【０１２８】
撮像装置１Ｑでは、第１基板１０は、フォトダイオードＰＤ及び転送トランジスタＴＸをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤ及び転送トランジスタＴＸをセンサ画素１２ごとに分離する素子分離部４３を有している。
【０１２９】
[変形例Ｒ]
変形例Ｒとしての撮像装置１Ｒは、カラムＡＤＣ型撮像装置である。図３０は、変形例Ｒとしての撮像装置１Ｒの水平方向の断面構成の一例を表したものである。撮像装置１Ｒは、撮像装置１Ｏの一変形例である。図３０には、図２７の断面構成の一変形例が示されている。なお、図３０の例では、第１の信号処理回路２２Ａは、例えば、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び選択トランジスタＳＥＬを含んで構成されている。撮像装置１Ｒでは、第1の信号処理回路２２Ａを構成するアナログトランジスタが第２基板２０に配置されている。さらに、第１の信号処理回路２２Ａが構成する読み出し回路２２の後段に接続されるＡ／Ｄコンバータに関して、増幅トランジスタ以外にも、Ａ／Ｄコンバータの一部を構成するアナログトランジスタが、第２基板２０に配置されている。
【０１３０】
撮像装置１Ｒでは、第１基板１０は、フォトダイオードＰＤ及び転送トランジスタＴＸをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤ及び転送トランジスタＴＸをセンサ画素１２ごとに分離する素子分離部４３を有している。
【０１３１】
[変形例Ｓ]
図３１は、変形例Ｓとしての撮像装置１Ｓの回路構成の一例を表したものである。撮像装置１Ｓは、上記の撮像装置１、１Ａ〜１Ｒの変形例である。撮像装置１Ｓは、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
【０１３２】
図３１に示すように、撮像装置１Ｓは、光電変換素子を含む複数のセンサ画素１２が行列状（マトリクス状）に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、及びシステム制御回路３６を有する構成となっている。
【０１３３】
このシステム構成において、システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、信号処理回路３４、参照電圧供給部３８、及び水平駆動回路３５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路３３、信号処理回路３４、参照電圧供給部３８、及び水平駆動回路３５などに対して与える。
【０１３４】
また、垂直駆動回路３３は、画素領域１３の各センサ画素１２とともに、第１基板１０に形成されており、さらに、読み出し回路２２を構成する第１の信号処理回路２２Ａの形成されている第２基板２０にも形成される。信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、及びシステム制御回路３６は、第３基板３０に形成される。
【０１３５】
センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＸとを有する構成のものを用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
【０１３６】
画素領域１３には、センサ画素１２が２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行ごとに画素駆動線２３が配線され、列ごとに垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタなどによって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
【０１３７】
信号処理回路３４は、例えば、画素領域１３の画素列ごと、即ち垂直信号線２４ごとに設けられたＡＤＣ（アナログ−デジタル変換回路）３４−１〜３４−ｍを有し、画素領域１３の各センサ画素１２から列ごとに出力されるアナログ信号をデジタル信号に変換して出力する。なお、上記実施の形態に記載のように、ＡＤＣ（アナログ−デジタル変換回路）はセンサ画素１２ごとに設けられていてもよい。
【０１３８】
参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル−アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３８Ａに限られるものではない。
【０１３９】
ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部のＡＤＣ３４−１〜３４−ｍに対して供給する。
【０１４０】
なお、ＡＤＣ３４−１〜３４−ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡ／Ｄ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
【０１４１】
ＡＤＣ３４−１〜３４−ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４−ｍを例に挙げて説明するものとする。ＡＤＣ３４−ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３４Ｂ、転送スイッチ３４Ｃ、及びメモリ装置３４Ｄを有する構成となっている。
【０１４２】
比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが"Ｈ"レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが"Ｌ"レベルになる。
【０１４３】
アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
【０１４４】
具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
【０１４５】
一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
【０１４６】
転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
【０１４７】
一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
【０１４８】
このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列ごとに供給されるアナログ信号が、ＡＤＣ３４−１〜３４−ｍにおける比較器３４Ａ及びアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
【０１４９】
水平駆動回路３５は、シフトレジスタなどによって構成され、信号処理回路３４におけるＡＤＣ３４−１〜３４−ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４−１〜３４−ｍの各々でＡ／Ｄ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
【０１５０】
なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
【０１５１】
上記構成の列並列ＡＤＣ搭載の撮像装置１Ｓでは、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
【０１５２】
[変形例Ｔ]
図３２は、変形例Ｔとしての撮像装置１Ｔの構成の一例を表したものである。撮像装置１Ｔは、上記の撮像装置１、１Ａ〜１Ｓの変形例である。撮像装置１Ｔでは、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０において、中央部分に、複数の第１の信号処理回路２２Ａを含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。第３基板３０において、信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７及び参照電圧供給部３８が形成されている。これにより、上記実施の形態及びその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
【０１５３】
[変形例Ｕ]
図３３は、変形例Ｕとしての撮像装置１Ｕの構成の一例を表したものである。撮像装置１Ｕは、上記の撮像装置１、１Ａ〜１Ｔの変形例である。上記の撮像装置１、１Ａ〜１Ｔは、３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成されていた。しかし、上記の撮像装置１、１Ａ〜１Ｔは、２つの基板（第１基板１０，第２基板２０）を積層して構成されていてもよい。このとき、ロジック回路３２は、例えば、図３３に示したように、第１基板１０と、第２基板２０とに分けて形成されている。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ−ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極及びドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極及びドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
【０１５４】
[変形例Ｖ]
図３４は、変形例Ｖとしての撮像装置１Ｖの構成の一例を表したものである。撮像装置１Ｖは、上記の撮像装置１、１Ａ〜１Ｔの変形例である。上記の撮像装置１、１Ａ〜１Ｔの第３基板３０のロジック回路３２において、ソース電極及びドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３７Ａが形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極及びドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３７Ａを設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
【０１５５】
[変形例Ｗ]
上記の撮像装置１、１Ａ〜１Ｖにおいて、導電型が逆になっていてもよい。例えば、上記実施の形態及びその変形例Ａ〜Ｖの記載において、ｐ型をｎ型に読み替えるとともに、ｎ型をｐ型に読み替えてもよい。このようにした場合であっても、上記の撮像装置１、１Ａ〜１Ｖと同様の効果を得ることができる。
【０１５６】
＜３．適用例＞
[適用例１]
上述した撮像装置１、１Ａ〜１Ｗ（代表して撮像装置１とする）は、例えば、デジタルスチルカメラやデジタルビデオカメラ等のカメラ、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１５７】
図３５は、上記実施の形態及びその変形例に係る撮像装置を備えた電子機器の概略構成の一例を示すブロック図である。
【０１５８】
図３５に示される電子機器２０１は、光学系２０２、シャッタ装置２０３、撮像装置１、駆動回路２０５、信号処理回路２０６、モニタ２０７、及びメモリ２０８を備えて構成され、静止画像及び動画像を撮像可能である。
【０１５９】
光学系２０２は、1枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を撮像装置１に導き、撮像装置１の受光面に結像させる。
【０１６０】
シャッタ装置２０３は、光学系２０２及び撮像装置１の間に配置され、駆動回路２０５の制御に従って、撮像装置１への光照射期間及び遮光期間を制御する。
【０１６１】
撮像装置１は、上述した撮像装置を含むパッケージにより構成される。撮像装置１は、光学系２０２及びシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像装置１に蓄積された信号電荷は、駆動回路２０５から供給される駆動信号（タイミング信号）に従って転送される。
【０１６２】
駆動回路２０５は、撮像装置１の転送動作、及びシャッタ装置２０３のシャッタ操作を制御する駆動信号を出力して、撮像装置１及びシャッタ装置２０３を駆動する。
【０１６３】
信号処理回路２０６は、撮像装置１から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。
【０１６４】
上記のように構成されている電子機器２０１においても、撮像装置１を適用することにより、全画素でノイズを低減した撮像を実現することが可能となる。
【０１６５】
[適用例２]
図３６は、上記の撮像装置１、１Ａ〜１Ｗを備えた撮像システム２の概略構成の一例を表したものである。図３６では、撮像装置１、１Ａ〜１Ｗを代表して撮像装置１が示されている。以下、撮像装置１、１Ａ〜１Ｗを代表して撮像装置１とする。
【０１６６】
撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２は、例えば、上記実施の形態及びその変形例に係る撮像装置１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５、及び電源部１４６を備えている。撮像システム２において、上記実施の形態及びその変形例に係る撮像装置１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５、及び電源部１４６は、バスライン１４７を介して相互に接続されている。
【０１６７】
上記実施の形態及びその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路１４１は、上記実施の形態及びその変形例１〜Ｗに係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ１４２は、ＤＳＰ回路１４１により処理された画像データを、フレーム単位で一時的に保持する。表示部１４３は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態及びその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部１４４は、上記実施の形態及びその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４５は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部１４６は、上記実施の形態及びその変形例に係る撮像装置１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、及び操作部１４５の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１６８】
次に、撮像システム２における撮像手順について説明する。
【０１６９】
図３７は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザは、操作部１４５を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１４５は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
【０１７０】
撮像装置１は、撮像により得られた画像データをＤＳＰ回路１４１に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４１は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路１４１は、所定の信号処理がなされた画像データをフレームメモリ１４２に保持させ、フレームメモリ１４２は、画像データを記憶部１４４に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。
【０１７１】
本適用例では、上記実施の形態及びその変形例Ａ〜Ｗに係る撮像装置１が撮像システム２に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム２を提供することができる。
【０１７２】
＜４．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０１７３】
図３８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０１７４】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０１７５】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０１７６】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１７７】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０１７８】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０１７９】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０１８０】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ  Ｄｒｉｖｅｒ  Ａｓｓｉｓｔａｎｃｅ  Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【０１８１】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１８２】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０１８３】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０１８４】
図３９は、撮像部１２０３１の設置位置の例を示す図である。
【０１８５】
図３９では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０１８６】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０１８７】
なお、図３９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０１８８】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０１８９】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１９０】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０１９１】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０１９２】
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態及びその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
【０１９３】
[応用例２]
図４０は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【０１９４】
図４０では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【０１９５】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【０１９６】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【０１９７】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：  Ｃａｍｅｒａ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）１１２０１に送信される。
【０１９８】
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【０１９９】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【０２００】
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【０２０１】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【０２０２】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【０２０３】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【０２０４】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【０２０５】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ  Ｂａｎｄ  Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【０２０６】
図４１は、図４０に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
【０２０７】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【０２０８】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【０２０９】
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【０２１０】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【０２１１】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【０２１２】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【０２１３】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【０２１４】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ  Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ  Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ  Ｗｈｉｔｅ  Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
【０２１５】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【０２１６】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【０２１７】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【０２１８】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【０２１９】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【０２２０】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【０２２１】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【０２２２】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【０２２３】
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
【０２２４】
以上、実施の形態及びその変形例Ａ〜Ｗ、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【０２２５】
上記実施の形態では、増幅トランジスタを含むアナログトランジスタを第２基板に配置した構成について説明したが、これに限定されるものではなく、これに代えて、増幅トランジスタ以外のアナログトランジスタを第２基板に配置した構成にも適用できる。
【０２２６】
なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
【０２２７】
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、センサ画素を第１基板に配置し、アナログトランジスタを第２基板に配置したことにより、フォトダイオードの専有面積を狭めることなく、アナログトランジスタの専有面積を拡大してノイズを低減することができる。
【０２２８】
（１）光電変換を行うとともに信号電荷を出力するセンサ画素を有する第１基板と、
前記信号電荷に基づく画素信号を出力する読み出し回路を構成し第１のアナログトランジスタを含む第１の信号処理回路、を有する第２基板と、
前記画素信号を処理するロジック回路を有する第３基板と
が順に積層された積層構造を備えた撮像装置。
（２）前記第１基板は、前記信号電荷が蓄積されるフローティングディフュージョンをさらに有し、
前記第1のアナログトランジスタは、前記フローティングディフュージョンに接続されたゲート電極を含む増幅トランジスタである
前記（１）に記載の撮像装置。
（３）前記読み出し回路は、１つの前記センサ画素に対して１つのアナログ−デジタル変換回路を含む
前記（１）または（２）に記載の撮像装置。
（４）前記読み出し回路は、比較回路を有するアナログ−デジタル変換回路を含み、
前記第１のアナログトランジスタは、前記比較回路を構成する
前記（１）から（３）のいずれかに記載の撮像装置。
（５）前記センサ画素は、行列状に設けられており、
前記読み出し回路は、１列の前記センサ画素に対して１つのアナログ−デジタル変換回路を含む
前記（１）または（２）に記載の撮像装置。
（６）前記読み出し回路は、垂直信号線を含み、
前記第１のアナログトランジスタは、前記垂直信号線に接続された負荷トランジスタである
前記（５）に記載の撮像装置。
（７）前記読み出し回路は、サンプルホールド回路を含み、
前記第１のアナログトランジスタは、前記サンプルホールド回路を構成する入力トランジスタである
前記（５）に記載の撮像装置。
（８）前記第１のアナログトランジスタは、
前記第２基板の半導体領域に設けられたチャネル形成領域と、
前記チャネル形成領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２基板の前記半導体領域のうち、前記チャネル形成領域と隣り合う位置に設けられたソース領域と、
前記第２基板の前記半導体領域のうち、前記チャネル形成領域から見て前記ソース領域と反対側において前記チャネル形成領域と隣り合う位置に設けられたドレイン領域と、
前記ゲート電極の表面を覆って形成された第１の金属シリサイド層と、
前記ソース領域の表面を覆って形成された第２の金属シリサイド層と、
前記ドレイン領域の表面を覆って形成された第３の金属シリサイド層と
を有する前記（１）〜（７）のいずれかに記載の撮像装置。
（９）前記第３基板は、前記第１の信号処理回路とともに前記読み出し回路を構成し第２のアナログトランジスタを含む第２の信号処理回路、を有する
前記（１）から（８）のいずれかに記載の撮像装置。
（１０）前記第１のアナログトランジスタは、ＮＭＯＳトランジスタである
前記（１）から（９）のいずれかに記載の撮像装置。
（１１）前記第１のアナログトランジスタは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含む
前記（１）から（９）のいずれかに記載の撮像装置。
（１２）前記センサ画素は、フォトダイオードと転送トランジスタとを有する
（１）から（１１）のいずれかに記載の撮像装置。
（１３）前記読み出し回路は、増幅トランジスタ、リセットトランジスタ、選択トランジスタの少なくとも１つを有する
（１）から（１２）のいずれかに記載の撮像装置。
（１４）前記読み出し回路は、アナログ−デジタル変換回路の一部を含む
（１）から（１３）のいずれかに記載の撮像装置。
（１５）前記ロジック回路は、アナログ−デジタル変換回路の一部を含む
（１）から（１４）のいずれかに記載の撮像装置。
（１６）前記第１基板は、複数のセンサ画素を有し、前記複数のセンサ画素を分離する素子分離部を有する
（１）から（１５）のいずれかに記載の撮像装置。
（１７）前記第１基板は、複数のセンサ画素を有し、前記読み出し回路は、前記複数のセンサ画素に電気的に接続された（１）から（１６）のいずれかに記載の撮像装置。
（１８）前記第１基板は、１つの前記センサ画素に対して１つのフローティングディフュージョンを有する（１）から（１７）のいずれかに記載の撮像装置。
（１９）前記第１基板は、複数のセンサ画素を有し、前記複数のセンサ画素に対して１つのフローティングディフュージョンを有する（１）から（１７）のいずれかに記載の撮像装置。
（２０）光学系と、撮像装置と、信号処理回路とを備え、前記撮像装置は、光電変換を行うとともに信号電荷を出力するセンサ画素を有する第１基板と、前記信号電荷に基づく画素信号を出力する読み出し回路を構成し第１のアナログトランジスタを含む第１の信号処理回路、を有する第２基板と、前記画素信号を処理するロジック回路を有する第３基板とが順に積層された積層構造を有する電子機器。
【符号の説明】
【０２２９】
１…撮像装置、１０…第１基板、１１…半導体基板、１２…センサ画素、１３…画素領域、２０…第２基板、２１…半導体基板、２２…読み出し回路、２２Ａ…第１の信号処理回路、２２Ｂ…、第２の信号処理回路、２３…画素駆動線、２４…垂直信号線、２４Ａ…信号読み出し線、３０…第３基板、３１…半導体基板、３２…ロジック回路、３３…垂直駆動回路、３４…信号処理回路、３５…水平駆動回路、３６…システム制御回路、ＰＤ…フォトダイオード、ＴＸ…転送トランジスタ、ＦＤ…フローティングディフュージョン、ＡＭＰ…増幅トランジスタ、ＲＥＦ…参照信号入力トランジスタ、Ｖｂ…電流源トランジスタ、ＰＴＲ１、ＰＴＲ２…トランジスタ、ＲＳＴ…リセットトランジスタ、ＳＥＬ…選択トランジスタ。
【図１】
2020096225.tif 000003
【図２】
2020096225.tif 000004
【図３Ａ】
2020096225.tif 000005
【図３Ｂ】
2020096225.tif 000006
【図３Ｃ】
2020096225.tif 000007
【図４】
2020096225.tif 000008
【図５Ａ】
2020096225.tif 000009
【図５Ｂ】
2020096225.tif 000010
【図５Ｃ】
2020096225.tif 000011
【図５Ｄ】
2020096225.tif 000012
【図５Ｅ】
2020096225.tif 000013
【図５Ｆ】
2020096225.tif 000014
【図５Ｇ】
2020096225.tif 000015
【図５Ｈ】
2020096225.tif 000016
【図５Ｉ】
2020096225.tif 000017
【図６】
2020096225.tif 000018
【図７Ａ】
2020096225.tif 000019
【図７Ｂ】
2020096225.tif 000020
【図７Ｃ】
2020096225.tif 000021
【図８】
2020096225.tif 000022
【図９】
2020096225.tif 000023
【図１０】
2020096225.tif 000024
【図１１Ａ】
2020096225.tif 000025
【図１１Ｂ】
2020096225.tif 000026
【図１２】
2020096225.tif 000027
【図１３】
2020096225.tif 000028
【図１４】
2020096225.tif 000029
【図１５】
2020096225.tif 000030
【図１６】
2020096225.tif 000031
【図１７】
2020096225.tif 000032
【図１８】
2020096225.tif 000033
【図１９】
2020096225.tif 000034
【図２０】
2020096225.tif 000035
【図２１】
2020096225.tif 000036
【図２２】
2020096225.tif 000037
【図２３】
2020096225.tif 000038
【図２４】
2020096225.tif 000039
【図２５】
2020096225.tif 000040
【図２６】
2020096225.tif 000041
【図２７】
2020096225.tif 000042
【図２８】
2020096225.tif 000043
【図２９】
2020096225.tif 000044
【図３０】
2020096225.tif 000045
【図３１】
2020096225.tif 000046
【図３２】
2020096225.tif 000047
【図３３】
2020096225.tif 000048
【図３４】
2020096225.tif 000049
【図３５】
2020096225.tif 000050
【図３６】
2020096225.tif 000051
【図３７】
2020096225.tif 000052
【図３８】
2020096225.tif 000053
【図３９】
2020096225.tif 000054
【図４０】
2020096225.tif 000055
【図４１】
2020096225.tif 000056