(57)【要約】【課題】システムの制御に使用されている制御装置のリセット時にも、システムを連続して稼働させることができる情報処理装置を得る。【解決手段】実施形態の情報処理装置１０は、リセット信号を受信するとリセットされる制御装置（マイコン１３）と、制御装置の端子から送信された信号によって制御される制御対象デバイス１４と、を備え、制御装置は、制御装置がリセットされた場合、フロートの状態になり、かつ、接続された制御対象デバイス１４の端子の信号をＨｉｇｈに維持することが要求される第１の端子（ＧＰＩＯ１）と、制御装置がリセットされた場合、フロートの状態になり、かつ、接続された制御対象デバイス１４の端子の信号をＬｏｗに維持することが要求される第２の端子（ＧＰＩＯ２）とを備え、第１の端子をプルアップする第１のプルアップ抵抗１５ａと、第２の端子をプルダウンする第１のプルダウン抵抗１５ｂと、を備える。【選択図】図１
2020109553.tif 000002
【特許請求の範囲】
【請求項１】
リセット信号を受信するとリセットされる制御装置と、
前記制御装置の端子から送信された信号によって制御される制御対象デバイスと、を備え、
前記制御装置は、前記制御装置がリセットされた場合、フロートの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第１の端子と、
前記制御装置がリセットされた場合、フロートの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＬｏｗに維持することが要求される第２の端子と、を備え、
前記第１の端子をプルアップする第１のプルアップ抵抗と、
前記第２の端子をプルダウンする第１のプルダウン抵抗と、
を備える情報処理装置。
【請求項２】
前記制御装置は、
前記制御装置がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第３の端子を更に備え、
前記第３の端子は第１のＮＭＯＳ（Ｎｅｇａｔｉｖｅ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲートに接続され、
前記第１のＮＭＯＳトランジスタのソースは、ＧＮＤ（ＧｒｏｕＮＤ）に接続され、
前記第１のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、
前記第３の端子と前記第１のＮＭＯＳトランジスタのゲートとの間をプルダウンする第２のプルダウン抵抗と、
前記第１のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第２のプルアップ抵抗と、
を更に備える請求項１に記載の情報処理装置。
【請求項３】
前記制御装置は、
前記制御装置がリセットされた場合、切断され、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第４の端子を更に備え、
前記第４の端子は第２のＮＭＯＳトランジスタのソースに接続され、
前記第２のＮＭＯＳトランジスタのゲートは、Ｌｏｗによりリセットを示すリセット信号が入力され、
前記第２のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、
前記第２のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第３のプルアップ抵抗、
を更に備える請求項１に記載の情報処理装置。
【請求項４】
前記制御装置は、
前記制御装置がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＬｏｗに維持することが要求される第５の端子を更に備え、
前記第５の端子は第３のＮＭＯＳトランジスタのゲートに接続され、
前記第３のＮＭＯＳトランジスタのソースは、ＧＮＤに接続され、
前記第３のＮＭＯＳトランジスタのドレインは、第４のＮＭＯＳトランジスタのゲートに接続され、
前記第４のＮＭＯＳトランジスタのソースは、ＧＮＤに接続され、
前記第４のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、
前記第５の端子と前記第３のＮＭＯＳトランジスタのゲートとの間をプルダウンする第３のプルダウン抵抗と、
前記第３のＮＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのゲートとの間をプルアップする第４のプルアップ抵抗と、
前記第４のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第５のプルアップ抵抗と、
を更に備える請求項１に記載の情報処理装置。
【請求項５】
前記第１の端子は、所定の処理を実行するシステムに電力を供給する電源回路の端子に接続され、
前記第２の端子は、前記システムの端子に接続される、
請求項１に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置に関する。
【背景技術】
【０００２】
マイコン等の制御装置のＩ／Ｏ機能として、ウオッチドック・タイマ（ＷＤＴ）がある。ウオッチドック・タイマは、プログラムの不具合またはノイズの影響により、制御装置が暴走して操作を受け付けなくなった場合に、強制的にリセットをかける機能である。また、制御装置には、自身のファームウェア（ＦＷ）をアップデートする機能があり、アップデート中は操作を受け付けない。したがって、アップデート中の期間は、制御装置が担っているシステム制御が出来なくなる。また、通常動作モードとＦＷアップデートモードとを切り替えるため、ＦＷアップデート開始前とＦＷアップデート完了後には、制御装置にリセットがかけられる。また、電源再投入により制御装置にリセットがかかる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４１０２７号公報
【特許文献２】特表２０１２−５０４８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
連続して稼働することが要求されるシステムでは、システムの制御に使用されている制御装置のリセット時にも、システムを連続して稼働させることが求められる。
【０００５】
そこで、本発明の課題の一つは、システムの制御に使用されている制御装置のリセット時にも、システムを連続して稼働させることができる情報処理装置を得ることである。
【課題を解決するための手段】
【０００６】
本発明の第１態様に係る情報処理装置は、リセット信号を受信するとリセットされる制御装置と、前記制御装置の端子から送信された信号によって制御される制御対象デバイスと、を備え、前記制御装置は、前記制御装置がリセットされた場合、フロートの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第１の端子と、前記制御装置がリセットされた場合、フロートの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＬｏｗに維持することが要求される第２の端子とを備え、前記第１の端子をプルアップする第１のプルアップ抵抗と、前記第２の端子をプルダウンする第１のプルダウン抵抗と、を備える。
【０００７】
また、前記情報処理装置では、例えば、前記制御装置は、前記制御装置がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第３の端子を更に備え、前記第３の端子は第１のＮＭＯＳ（Ｎｅｇａｔｉｖｅ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲートに接続され、前記第１のＮＭＯＳトランジスタのソースは、ＧＮＤ（ＧｒｏｕＮＤ）に接続され、前記第１のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、前記第３の端子と前記第１のＮＭＯＳトランジスタのゲートとの間をプルダウンする第２のプルダウン抵抗と、前記第１のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第２のプルアップ抵抗と、を更に備える。
【０００８】
また、前記情報処理装置では、例えば、前記制御装置は、前記制御装置がリセットされた場合、切断され、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第４の端子を更に備え、前記第４の端子は第２のＮＭＯＳトランジスタのソースに接続され、前記第２のＮＭＯＳトランジスタのゲートは、Ｌｏｗによりリセットを示すリセット信号が入力され、前記第２のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、前記第２のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第３のプルアップ抵抗、を更に備える。
【０００９】
また、前記情報処理装置では、例えば、前記制御装置は、前記制御装置がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＬｏｗに維持することが要求される第５の端子を更に備え、前記第５の端子は第３のＮＭＯＳトランジスタのゲートに接続され、前記第３のＮＭＯＳトランジスタのソースは、ＧＮＤに接続され、前記第３のＮＭＯＳトランジスタのドレインは、第４のＮＭＯＳトランジスタのゲートに接続され、前記第４のＮＭＯＳトランジスタのソースは、ＧＮＤに接続され、前記第４のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、前記第５の端子と前記第３のＮＭＯＳトランジスタのゲートとの間をプルダウンする第３のプルダウン抵抗と、前記第３のＮＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのゲートとの間をプルアップする第４のプルアップ抵抗と、前記第４のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第５のプルアップ抵抗と、を更に備える。
【００１０】
また、前記情報処理装置では、例えば、前記第１の端子は、所定の処理を実行するシステムに電力を供給する電源回路の端子に接続され、前記第２の端子は、前記システムの端子に接続される。
【発明の効果】
【００１１】
本発明の上記態様によれば、システムの制御に使用されている制御装置のリセット時にも、システムを連続して稼働させることができる情報処理装置を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施形態の情報処理装置の構成の例を示す図である。
【図２】図２は、実施形態のマイコンがリセットされたときのＧＰＩＯ端子の状態と、接続先のレベルとの組み合わせを示す図である。
【図３Ａ】図３Ａは、実施形態のマイコンと制御対象デバイスとを接続する回路の例１を示す図である。
【図３Ｂ】図３Ｂは、図３Ａの回路の端子の状態を、実施形態のマイコンの状態毎に示す図である。
【図４Ａ】図４Ａは、実施形態のマイコンと制御対象デバイスとを接続する回路の例２を示す図である。
【図４Ｂ】図４Ｂは、図４Ａの回路の端子の状態を、実施形態のマイコンの状態毎に示す図である。
【図５Ａ】図５Ａは、実施形態のマイコンと制御対象デバイスとを接続する回路の例３を示す図である。
【図５Ｂ】図５Ｂは、図５Ａの回路の端子の状態を、実施形態のマイコンの状態毎に示す図である。
【図６Ａ】図６Ａは、実施形態のマイコンと制御対象デバイスとを接続する回路の例４を示す図である。
【図６Ｂ】図６Ｂは、図６Ａの回路の端子の状態を、実施形態のマイコンの状態毎に示す図である。
【図７Ａ】図７Ａは、実施形態のマイコンと制御対象デバイスとを接続する回路の例５を示す図である。
【図７Ｂ】図７Ｂは、図７Ａの回路の端子の状態を、実施形態のマイコンの状態毎に示す図である。
【図８】図８は、実施形態のマイコンに入力されるリセット解除信号を遅らせるディレイ回路の例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の例示的な実施形態が開示される。以下に示される実施形態の構成、ならびに当該構成によってもたらされる作用および効果は、一例である。本発明は、以下の実施形態に開示される構成以外によっても実現可能である。また、本発明の実施形態によれば、構成によって得られる種々の効果（派生的な効果も含む）のうち少なくとも一つを得ることが可能である。
【００１４】
なお、本明細書では、序数は、部品や、部材、部位、位置、方向等を区別するためだけに用いられており、順番や優先度を示すものではない。
【００１５】
［構成の例］
図１は、実施形態の情報処理装置１０の構成の例を示す図である。実施形態の情報処理装置１０は、ＰＳＵ（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｕｎｉｔ）１１、電源回路１２、マイコン１３、制御対象デバイス１４、及び、抵抗１５ａ及び１５ｂを備える。
【００１６】
ＰＳＵ（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｕｎｉｔ）１１は、情報処理装置１０に使用されているデバイスに電力を供給する。
【００１７】
電源回路１２は、ＰＳＵ１１から出力された１１Ｖの電圧を、３Ｖの電圧に変換して、マイコン１３に入力する。
【００１８】
マイコン１３は、制御対象デバイス１４を制御する制御装置である。マイコン１３は、例えば制御対象デバイス１４をリセットするか否かを制御するリセットシステム（電源制御マイコン）として動作する。マイコン１３は、例えば情報処理装置１０のベース基板に実装される。制御対象デバイス１４は、制御対象のデバイスである。図１の例では、制御対象デバイス１４は、電源回路１４１及びシステム１４２を含む。電源回路１４１は、システム１４に１２Ｖの電圧を入力する。
【００１９】
システム１４２は、所定の処理を実行するプラットフォームである。システム１４２は、例えばベース基板に実装された子基板である。図１の例では、簡単のため、システム１４２が１つの場合を例示しているが、システム１４２は複数あってもよい。
【００２０】
システム１４には、例えばインテル社製ｘ８６互換プロセッサが搭載されている。システム１４は、例えばＷｉｎｄｏｗｓ（登録商標）やＬｉｎｕｘ（登録商標）等の汎用ＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）が動作するＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）プラットフォームである。
【００２１】
また例えば、システム１４には、所定の処理に適したプロセッサ（演算プロセッサ）が搭載される。所定の処理は、例えば、ＡＩ（Ａｒｔｉｆｉｃｉａｌ  Ｉｎｔｅｌｌｉｇｅｎｃｅ）推論処理、及び、画像処理等の負荷が高い演算を含む。所定の処理に適したプロセッサは、例えばＰＣのデバイスとして利用可能なＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、及び、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等である。
【００２２】
マイコン１３は、複数の端子を備える。図１の例では、マイコン１３の端子として、ＧＰＩＯ（Ｇｅｎｅｒａｌ−ｐｕｒｐｏｓｅ  ｉｎｐｕｔ／ｏｕｔｐｕｔ）１〜６、及び、ＭＣＵ＿ＲＳＴ＿ＩＣ＃が例示されている。ＧＰＩＯ１〜５は、制御対象デバイス１４と接続される。抵抗１５ａは、ＧＰＩＯ１をプルアップするプルアップ抵抗である。抵抗１５ｂは、ＧＰＩＯ２をプルダウンするプルダウン抵抗である。ＧＰＩＯ６は、ＰＳＵ１１と接続される。ＭＣＵ＿ＲＳＴ＿ＩＣ＃は、後述のディレイ回路（図８参照）と接続される。
【００２３】
ＭＣＵ＿ＲＳＴ＿ＩＣ＃は、リセット信号を受信する端子である。マイコン１３は、リセット信号を受信した場合、リセットされる。具体的には、例えばマイコン１３の暴走が起きてしまった場合は、ウオッチドック・タイマ機能によって、リセットがかかる（ＭＣＵ＿ＲＳＴ＿ＩＣ＃がＬｏｗレベルになる）。また例えば、ファームウェアのアップデート時には、アップデート用プログラムの機能によってリセットがかかる。
【００２４】
マイコン１３がリセットされる場合、初期状態からプログラムを再実行することになる。初期状態からプログラムが再実行された場合、マイコン１３のＲＡＭ上にあるデータ、及び、ＧＰＩＯ１〜６の設定値は消失してしまう。また、リセット中はマイコン１３が不定状態になるため、マイコン１３が担っている制御対象デバイス１４の制御が出来なくなり、例えばシステム１４の端子の状態は保持できなくなる。
【００２５】
以下、マイコン１３が不定になってもＧＰＩＯ端子のＨｉｇｈ／Ｌｏｗレベルを、マイコン１３のリセット発生時の状態に固定できるようにするための構成について説明する。ＧＰＩＯ端子を、マイコン１３のリセット発生時の状態に固定できるようにすることにより、マイコン１３がリセットされても、例えばシステム１４をリセットするか否かを制御するリセットシステムの状態を保持できる。なお、マイコン電源とＧＰＩＯ端子のＨｉｇｈ／Ｌｏｗレベルの固定は、常時系電源にて行われる。
【００２６】
図２は、実施形態のマイコン１３がリセットされたときのＧＰＩＯ端子の状態と、接続先のレベルとの組み合わせを示す図である。「Ｈ」は、Ｈｉｇｈレベルを示し、「Ｌ」は、Ｌｏｗレベルを示す。マイコン１３が不定になった場合、ＧＰＩＯ端子の状態は、フロート又はＬｏｗとなる。また、ＧＰＩＯ端子の接続先の端子のレベルは、Ｈｉｇｈ又はＬｏｗである。したがって、実施形態のマイコン１３がリセットされたときのＧＰＩＯ端子の状態と、接続先のレベルとの組み合わせは、４パターンになる。
【００２７】
＜パターン１（抵抗プルアップ）＞
不定期間のＧＰＩＯ端子が、フロートの状態であり、マイコン１３のリセット発生時の接続先のレベルがＨｉｇｈの場合、プルアップ抵抗によって状態を保持する。この場合の回路を、ＧＰＩＯ１を例にして、図３Ａ及び図３Ｂを用いて説明する。
【００２８】
図３Ａは、実施形態のマイコン１３と制御対象デバイス１４とを接続する回路の例１を示す図である。マイコン１３がリセットされた場合、フロートの状態になり、かつ、接続された制御対象デバイス１４の端子の信号をＨｉｇｈに維持することが要求されるＧＰＩＯ１（第１の端子）は、第１のプルアップ抵抗１５ａによりプルアップされる。図３Ａの回路の端子の状態を、実施形態のマイコン１３の状態毎に示すと、図３Ｂのようになる。ＯＮの時は、マイコン１３が動作中の場合を示す。ＯＦＦの時は、マイコン１３が停止中の場合を示す。リセット時は、マイコン１３がリセットされた場合を示す。以下、図４Ｂ、図５Ｂ、図６Ｂ及び図７Ｂについても同様である。
【００２９】
＜パターン２（抵抗プルダウン）＞
不定期間のＧＰＩＯ端子が、フロートの状態であり、マイコン１３のリセット発生時の接続先のレベルがＬｏｗの場合、プルダウン抵抗によって状態を保持する。この場合の回路を、ＧＰＩＯ２を例にして、図４Ａ及び図４Ｂを用いて説明する。
【００３０】
図４Ａは、実施形態のマイコン１３と制御対象デバイス１４とを接続する回路の例２を示す図である。マイコン１３がリセットされた場合、フロートの状態になり、かつ、接続された制御対象デバイス１４の端子の信号をＬｏｗに維持することが要求されるＧＰＩＯ２（第２の端子）は、第１のプルダウン抵抗１５ｂによりプルダウンされる。図４Ａの回路の端子の状態を、実施形態のマイコン１３の状態毎に示すと、図４Ｂのようになる。
【００３１】
＜パターン３（抵抗プルアップ＋ＦＥＴスイッチ）＞
不定期間のＧＰＩＯ端子が、Ｌｏｗの状態であり、マイコン１３のリセット発生時の接続先のレベルがＨｉｇｈの場合に、接続先の状態を保持する回路の１つ目の例を、ＧＰＩＯ３を例にして、図５Ａ及び図５Ｂを用いて説明する。
【００３２】
図５Ａは、実施形態のマイコン１３と制御対象デバイス１４とを接続する回路の例３を示す図である。ＧＰＩＯ３（第３の端子）は、マイコン１３がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された制御対象デバイス１４の端子の信号をＨｉｇｈに維持することが要求される。
【００３３】
ＧＰＩＯ３は第１のＮＭＯＳ（Ｎｅｇａｔｉｖｅ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１６ａのゲートに接続され、ＧＰＩＯ３と第１のＮＭＯＳトランジスタ１６ａのゲートとの間は第２のプルダウン抵抗１５ｃによりプルダウンされる。第１のＮＭＯＳトランジスタ１６ａのソースは、ＧＮＤ（ＧｒｏｕＮＤ）に接続される。第１のＮＭＯＳトランジスタ１６ａのドレインは、制御対象デバイス１４の端子に接続される。第１のＮＭＯＳトランジスタ１６ａのドレインと制御対象デバイス１４の端子との間は第２のプルアップ抵抗１５ｄによりプルアップされる。
【００３４】
図５Ａの回路の端子の状態を、実施形態のマイコン１３の状態毎に示すと、図５Ｂのようになる。マイコン１３がＯＮの時に、マイコン１３から制御対象デバイス１４へリセットがかかっても（ＧＰＩＯ３＝Ｌ）、第１のＮＭＯＳトランジスタ１６ａのゲートは、オープンのままなので、ＯＮ端子のレベルはＨｉｇｈとなる。
【００３５】
次に、不定期間のＧＰＩＯ端子が、Ｌｏｗの状態であり、マイコン１３のリセット発生時の接続先のレベルがＨｉｇｈの場合に、接続先の状態を保持する回路の２つ目の例を、ＧＰＩＯ４を例にして、図６Ａ及び図６Ｂを用いて説明する。
【００３６】
図６Ａは、実施形態のマイコン１３と制御対象デバイス１４とを接続する回路の例４を示す図である。ＧＰＩＯ４（第４の端子）は、マイコン１３がリセットされた場合、切断され、かつ、接続された制御対象デバイス１４の端子の信号をＨｉｇｈに維持することが要求される。図６Ａの例では、第２のＮＭＯＳトランジスタ１６ｂを備えることにより、ＧＰＩＯ４が不定時にＬｏｗになる場合に、制御対象デバイス１４への不要な電流引き込みを無くすことができる。
【００３７】
ＧＰＩＯ４は第２のＮＭＯＳトランジスタ１６ｂのソースに接続され、第２のＮＭＯＳトランジスタ１６ｂのゲートは、Ｌｏｗによりリセットを示すリセット信号（ＭＣＵ＿ＲＳＴ＿ＩＣ＃）が入力される。第２のＮＭＯＳトランジスタ１６ｂのドレインは、制御対象デバイス１４の端子に接続される。第２のＮＭＯＳトランジスタ１６ｂのドレインと制御対象デバイス１４の端子との間は第３のプルアップ抵抗１５ｅによりプルアップされる。
【００３８】
図６Ａの回路の端子の状態を、実施形態のマイコン１３の状態毎に示すと、図６Ｂのようになる。マイコン１３にリセットがかかっていない場合（ＭＣＵ＿ＲＳＴ＿ＩＣ＃＝Ｈ）、第２のＮＭＯＳトランジスタ１６ｂのゲートは、クローズする。マイコン１３にリセットがかかると（ＭＣＵ＿ＲＳＴ＿ＩＣ＃＝Ｌ）、第２のＮＭＯＳトランジスタ１６ｂのゲートが、オープンし、ＧＰＩＯ４と制御対象デバイスとが切断される。
【００３９】
＜パターン４（抵抗プルダウン＋ＦＥＴスイッチ）＞
不定期間のＧＰＩＯ端子が、Ｌｏｗの状態であり、マイコン１３のリセット発生時の接続先のレベルがＬｏｗの場合に、接続先の状態を保持する回路の例を、ＧＰＩＯ５を例にして、図７Ａ及び図７Ｂを用いて説明する。
【００４０】
図７Ａは、実施形態のマイコン１３と制御対象デバイス１４とを接続する回路の例５を示す図である。ＧＰＩＯ５（第５の端子）は、マイコン１３がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された制御対象デバイス１４の端子の信号をＬｏｗに維持することが要求される。
【００４１】
ＧＰＩＯ５は第３のＮＭＯＳトランジスタ１６ｃのゲートに接続され、ＧＰＩＯ５と第３のＮＭＯＳトランジスタ１６ｃのゲートとの間は第３のプルダウン抵抗１５ｆによりプルダウンされる。第３のＮＭＯＳトランジスタ１６ｃのソースは、ＧＮＤに接続される。第３のＮＭＯＳトランジスタ１６ｃのドレインは、第４のＮＭＯＳトランジスタ１６ｄのゲートに接続される。第３のＮＭＯＳトランジスタのドレイン１６ｃと第４のＮＭＯＳトランジスタ１６ｄのゲートとの間は第４のプルアップ抵抗１５ｇによりプルアップされる。第４のＮＭＯＳトランジスタ１６ｄのソースは、ＧＮＤに接続される。第４のＮＭＯＳトランジスタ１６ｄのドレインは、制御対象デバイス１４の端子に接続される。第４のＮＭＯＳトランジスタ１６ｄのドレインと制御対象デバイス１４の端子との間は第５のプルアップ抵抗１５ｈによりプルアップされる。
【００４２】
図７Ａの回路の端子の状態を、実施形態のマイコン１３の状態毎に示すと、図７Ｂのようになる。マイコン１３がＯＮの時に、マイコン１３から制御対象デバイス１４へリセットがかかっても（ＧＰＩＯ５＝Ｌ）、第３のＮＭＯＳトランジスタ１６ｃのゲートは、オープンし、第４のＮＭＯＳトランジスタ１６ｄのゲートは、クローズするので、ＯＮ端子のレベルはＬｏｗとなる。
【００４３】
次に、マイコン１３のＭＣＵ＿ＲＳＴ＿ＩＣ＃に接続されるディレイ回路の例について説明する。
【００４４】
図８は、実施形態のマイコン１３に入力されるリセット解除信号（ＭＣＵ＿ＲＳＴ＿ＩＣ＃＝Ｈ）を遅らせるディレイ回路２０の例を示す図である。ディレイ回路２０によって、マイコン１３のリセット解除信号にＤｅｌａｙを持たせる。具体的には、このディレイ回路２０によって、システム１４側ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に電力が供給されてから、マイコン１３のリセット解除を行う。これによりシステム１４側ＩＣに電力供給されるまえにＯＮ端子に電圧がかかって、システム１４が不安定になったり、ＩＣが故障したりすることを防ぐ。なお、ディレイさせる時間は、ＣＴ端子に接続されるコンデンサの容量を変えることにより、変更することができる。
【００４５】
以上説明したように、実施形態の情報処理装置１０は、リセット信号を受信するとリセットされる制御装置（マイコン１３）と、制御装置の端子から送信された信号によって制御される制御対象デバイス１４と、を備え、制御装置は、制御装置がリセットされた場合、フロートの状態になり、かつ、接続された制御対象デバイス１４の端子の信号をＨｉｇｈに維持することが要求される第１の端子（ＧＰＩＯ１）と、制御装置がリセットされた場合、フロートの状態になり、かつ、接続された制御対象デバイス１４の端子の信号をＬｏｗに維持することが要求される第２の端子（ＧＰＩＯ２）とを備え、第１の端子をプルアップする第１のプルアップ抵抗１５ａと、第２の端子をプルダウンする第１のプルダウン抵抗１５ｂと、を備える。
【００４６】
このような構成によれば、システムの制御に使用されている制御装置（マイコン１３）のリセット時にも、システムを連続して稼働させることができる。すなわち、制御装置（マイコン１３）のリセット時に、制御対象デバイス（システム）が停止することが無くなるため、信頼性の高いシステムが提供可能となる。また、マイコンの２重搭載や、データを退避させるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）の搭載などの冗長性を持たせずに実現しているため、従来の方法に比べコストダウンできる。
【００４７】
また、実施形態の情報処理装置１０では、例えば、制御装置（マイコン１３）がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された制御対象デバイス１４の端子の信号をＨｉｇｈに維持することが要求される第３の端子（ＧＰＩＯ３）を更に備える。第３の端子は第１のＮＭＯＳトランジスタ１６ａのゲートに接続される。第１のＮＭＯＳトランジスタ１６ａのソースは、ＧＮＤに接続される。第１のＮＭＯＳトランジスタ１６ａのドレインは、制御対象デバイス１４の端子に接続される。第２のプルダウン抵抗１５ｃは、第３の端子と第１のＮＭＯＳトランジスタ１６ａのゲートとの間をプルダウンする。第２のプルアップ抵抗１５ｄは、第１のＮＭＯＳトランジスタ１６ａのドレインと制御対象デバイス１４の端子との間をプルアップする。
【００４８】
このような構成によれば、制御装置（マイコン１３）がリセットされた場合に、Ｌｏｗの状態になる端子に接続された制御対象デバイス１４の端子の信号をＨｉｇｈに維持することができる。
【００４９】
また、実施形態の情報処理装置１０では、例えば、制御装置（マイコン１３）は、制御装置がリセットされた場合、切断され、かつ、接続された制御対象デバイス１４の端子の信号をＨｉｇｈに維持することが要求される第４の端子（ＧＰＩＯ４）を更に備える。第４の端子は第２のＮＭＯＳトランジスタ１６ｂのソースに接続される。第２のＮＭＯＳトランジスタ１６ｂのゲートは、Ｌｏｗによりリセットを示すリセット信号が入力される。第２のＮＭＯＳトランジスタ１６ｂのドレインは、制御対象デバイス１４の端子に接続される。第３のプルアップ抵抗１５ｅは、第２のＮＭＯＳトランジスタ１６ｂのドレインと制御対象デバイス１４の端子との間をプルアップする。
【００５０】
このような構成によれば、制御装置（マイコン１３）がリセットされた場合に、制御対象デバイス１４と切断される端子に接続された制御対象デバイス１４の端子の信号をＨｉｇｈに維持することができる。
【００５１】
また、実施形態の情報処理装置１０では、例えば、制御装置（マイコン１３）は、制御装置がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された制御対象デバイス１４の端子の信号をＬｏｗに維持することが要求される第５の端子（ＧＰＩＯ５）を更に備える。第５の端子は第３のＮＭＯＳトランジスタ１５ｆのゲートに接続される。第３のＮＭＯＳトランジスタ１６ｃのソースは、ＧＮＤに接続される。第３のＮＭＯＳトランジスタ１６ｃのドレインは、第４のＮＭＯＳトランジスタ１６ｄのゲートに接続される。第４のＮＭＯＳトランジスタ１６ｄのソースは、ＧＮＤに接続される。第４のＮＭＯＳトランジスタ１６ｄのドレインは、制御対象デバイス１４の端子に接続される。第３のプルダウン抵抗１５ｆは、第５の端子と第３のＮＭＯＳトランジスタ１６ｃのゲートとの間をプルダウンする。第４のプルアップ抵抗１５ｇは、第３のＮＭＯＳトランジスタ１６ｃのドレインと第４のＮＭＯＳトランジスタ１６ｄのゲートとの間をプルアップする。第５のプルアップ抵抗１５ｈは、第４のＮＭＯＳトランジスタ１６ｄのドレインと制御対象デバイス１４の端子との間をプルアップする。
【００５２】
このような構成によれば、制御装置（マイコン１３）がリセットされた場合に、Ｌｏｗの状態になる端子に接続された制御対象デバイス１４の端子の信号をＬｏｗに維持することができる。
【００５３】
また、実施形態の情報処理装置１０では、例えば、第１の端子（ＧＰＩＯ１）は、所定の処理を実行するシステム１４２に電力を供給する電源回路１４１の端子に接続される。第２の端子（ＧＰＩＯ２）は、システム１４２の端子に接続される。
【００５４】
このような構成によれば、制御装置（マイコン１３）がリセットされた場合でも、第１の端子（ＧＰＩＯ１）、及び、第２の端子（ＧＰＩＯ２）の状態を、リセット発生時の状態に維持できるので、電源回路１４１及びシステム１４２を継続して動作させることができる。
【００５５】
以上、本発明の実施形態が例示されたが、上記実施形態は一例であって、発明の範囲を限定することは意図していない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組み合わせ、変更を行うことができる。また、各構成や、形状、等のスペック（構造や、種類、方向、形式、大きさ、長さ、幅、厚さ、高さ、数、配置、位置、材質等）は、適宜に変更して実施することができる。
【符号の説明】
【００５６】
１〜６  ＧＰＩＯ
１０  情報処理装置
１１  ＰＳＵ
１２  電源回路
１３  マイコン
１４  制御対象デバイス
１５  抵抗
１６  ＮＭＯＳトランジスタ
２０  ディレイ回路
【図１】
2020109553.tif 000003
【図２】
2020109553.tif 000004
【図３Ａ】
2020109553.tif 000005
【図３Ｂ】
2020109553.tif 000006
【図４Ａ】
2020109553.tif 000007
【図４Ｂ】
2020109553.tif 000008
【図５Ａ】
2020109553.tif 000009
【図５Ｂ】
2020109553.tif 000010
【図６Ａ】
2020109553.tif 000011
【図６Ｂ】
2020109553.tif 000012
【図７Ａ】
2020109553.tif 000013
【図７Ｂ】
2020109553.tif 000014
【図８】
2020109553.tif 000015
【手続補正書】
【提出日】令和1年7月12日(2019.7.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
リセット信号を受信するとリセットされる制御装置と、
前記制御装置の端子から送信された信号によって制御される制御対象デバイスと、を備え、
前記制御装置は、
前記制御装置がリセットされた場合、切断され、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第４の端子を備え、
前記第４の端子は第２のＮＭＯＳ（Ｎｅｇａｔｉｖｅ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのソースに接続され、
前記第２のＮＭＯＳトランジスタのゲートは、Ｌｏｗによりリセットを示すリセット信号が入力され、
前記第２のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、
前記第２のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第３のプルアップ抵抗、
を備える情報処理装置。
【請求項２】
リセット信号を受信するとリセットされる制御装置と、
前記制御装置の端子から送信された信号によって制御される制御対象デバイスと、を備え、
前記制御装置は、
前記制御装置がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＬｏｗに維持することが要求される第５の端子を備え、
前記第５の端子は第３のＮＭＯＳ（Ｎｅｇａｔｉｖｅ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲートに接続され、
前記第３のＮＭＯＳトランジスタのソースは、ＧＮＤ（ＧｒｏｕＮＤ）に接続され、
前記第３のＮＭＯＳトランジスタのドレインは、第４のＮＭＯＳトランジスタのゲートに接続され、
前記第４のＮＭＯＳトランジスタのソースは、ＧＮＤに接続され、
前記第４のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、
前記第５の端子と前記第３のＮＭＯＳトランジスタのゲートとの間をプルダウンする第３のプルダウン抵抗と、
前記第３のＮＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのゲートとの間をプルアップする第４のプルアップ抵抗と、
前記第４のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第５のプルアップ抵抗と、
を備える情報処理装置。
【請求項３】
前記制御装置は、
前記制御装置がリセットされた場合、フロートの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第１の端子と、
前記制御装置がリセットされた場合、フロートの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＬｏｗに維持することが要求される第２の端子と、を更に備え、
前記第１の端子をプルアップする第１のプルアップ抵抗と、
前記第２の端子をプルダウンする第１のプルダウン抵抗と、
を更に備える請求項１又は２に記載の情報処理装置。
【請求項４】
前記制御装置は、
前記制御装置がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第３の端子を更に備え、
前記第３の端子は第１のＮＭＯＳトランジスタのゲートに接続され、
前記第１のＮＭＯＳトランジスタのソースは、ＧＮＤに接続され、
前記第１のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、
前記第３の端子と前記第１のＮＭＯＳトランジスタのゲートとの間をプルダウンする第２のプルダウン抵抗と、
前記第１のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第２のプルアップ抵抗と、
を更に備える請求項１又は２に記載の情報処理装置。
【請求項５】
前記第１の端子は、所定の処理を実行するシステムに電力を供給する電源回路の端子に接続され、
前記第２の端子は、前記システムの端子に接続される、
請求項３に記載の情報処理装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の第１態様に係る情報処理装置は、リセット信号を受信するとリセットされる制御装置と、前記制御装置の端子から送信された信号によって制御される制御対象デバイスと、を備え、前記制御装置は、前記制御装置がリセットされた場合、切断され、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第４の端子を備え、前記第４の端子は第２のＮＭＯＳ（Ｎｅｇａｔｉｖｅ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのソースに接続され、前記第２のＮＭＯＳトランジスタのゲートは、Ｌｏｗによりリセットを示すリセット信号が入力され、前記第２のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、前記第２のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第３のプルアップ抵抗、を備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
また、前記情報処理装置は、リセット信号を受信するとリセットされる制御装置と、前記制御装置の端子から送信された信号によって制御される制御対象デバイスと、を備え、前記制御装置は、前記制御装置がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＬｏｗに維持することが要求される第５の端子を備え、前記第５の端子は第３のＮＭＯＳ（Ｎｅｇａｔｉｖｅ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲートに接続され、前記第３のＮＭＯＳトランジスタのソースは、ＧＮＤ（ＧｒｏｕＮＤ）に接続され、前記第３のＮＭＯＳトランジスタのドレインは、第４のＮＭＯＳトランジスタのゲートに接続され、前記第４のＮＭＯＳトランジスタのソースは、ＧＮＤに接続され、前記第４のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、前記第５の端子と前記第３のＮＭＯＳトランジスタのゲートとの間をプルダウンする第３のプルダウン抵抗と、前記第３のＮＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのゲートとの間をプルアップする第４のプルアップ抵抗と、前記第４のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第５のプルアップ抵抗と、を備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
また、前記情報処理装置では、例えば、前記制御装置は、前記制御装置がリセットされた場合、フロートの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第１の端子と、前記制御装置がリセットされた場合、フロートの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＬｏｗに維持することが要求される第２の端子と、を更に備え、前記第１の端子をプルアップする第１のプルアップ抵抗と、前記第２の端子をプルダウンする第１のプルダウン抵抗と、を更に備える。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また、前記情報処理装置では、例えば、前記制御装置は、前記制御装置がリセットされた場合、Ｌｏｗの状態になり、かつ、接続された前記制御対象デバイスの端子の信号をＨｉｇｈに維持することが要求される第３の端子を更に備え、前記第３の端子は第１のＮＭＯＳトランジスタのゲートに接続され、前記第１のＮＭＯＳトランジスタのソースは、ＧＮＤに接続され、前記第１のＮＭＯＳトランジスタのドレインは、前記制御対象デバイスの端子に接続され、前記第３の端子と前記第１のＮＭＯＳトランジスタのゲートとの間をプルダウンする第２のプルダウン抵抗と、前記第１のＮＭＯＳトランジスタのドレインと前記制御対象デバイスの端子との間をプルアップする第２のプルアップ抵抗と、を更に備える。