(57)【要約】【課題】非飽和特性を改善してスイッチング時間の短時間化によりスイッチング損失の低減を図る。【解決手段】電界ブロック層４を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧Ｖｄがゲートチャネルのピンチオフ電圧になるまでＪＦＥＴ部３がピンチオフされないようにする。これにより、ゲートチャネルでピンチオフされるようになり、縦型ＭＯＳＦＥＴのピンチオフ電圧をゲートチャネルのピンチオフ電圧とすることが可能となる。このため、飽和領域において非飽和特性になることを抑制できる。したがって、ミラー期間中のミラー電圧がほぼ一定になるようにでき、スイッチング時間を短時間化することができて、スイッチング損失を低減することが可能となる。【選択図】図１
2020109811.tif 000002
【特許請求の範囲】
【請求項１】
反転型の半導体素子を備えている半導体装置であって、
第１または第２導電型の半導体基板（１）と、
前記半導体基板の上に形成され、前記半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、
前記第１導電型層の上に形成されていると共に前記半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、
前記第１導電型層上に形成され、前記電界ブロック層に挟まれて配置されている第１導電型の半導体からなるＪＦＥＴ部（３）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、
前記電流分散層の上に形成された第２導電型の半導体からなるベース領域（６）と、
前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、
前記コンタクトホールを通じて、前記ソース領域にオーミック接触させられたソース電極（１５）と、
前記半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む前記半導体素子を備え、
前記ゲート電極へのゲート電圧の印加に基づいて前記トレンチゲート構造の側面に位置する前記ベース領域にチャネル領域が形成されて前記半導体素子をオンさせ、前記ゲート電圧の印加を停止することで前記半導体素子をオフする動作を行い、
前記ＪＦＥＴ部の幅ＬＪＦＥＴおよび第１導電型不純物濃度ＮＪＦＥＴは、前記チャネル領域でのピンチオフ電圧をＶｐ、前記半導体の内蔵電圧をＶｂｉ、素電荷をｑ［Ｃ］、該ＪＦＥＴ部を構成する半導体の誘電率をε、前記電界ブロック層の第２導電型不純物濃度をＮＤＰ［ｃｍ−３］、前記半導体素子の通常作動時に前記ゲート電極に対して印加されるゲート電圧よりも大きな値とされる設定値をＶｇｘとして、
【数１】
2020109811.tif 000005
を満たす値に設定されている半導体装置。
【請求項２】
前記半導体素子が複数セル配置されることでセル領域が構成されており、
前記複数セルの前記半導体素子それぞれにおいて、
前記電流分散層と共に前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記電界ブロック層と電気的に接続された第２導電型のディープ層（７）と、
前記ソース領域を挟んで前記トレンチゲート構造と反対側に形成され、前記ベース領域を前記ソース電極に連結させる第２導電型の半導体で構成された連結層（１０）と、が備えられ、
前記ベース領域は、前記電流分散層および前記ディープ層の上に形成されていて、
前記複数セルぞれぞれで、前記電界ブロック層が前記ディープ層と電気的に接続されている請求項１に記載の半導体装置。
【請求項３】
前記ＪＦＥＴ部は、前記第１導電型不純物濃度ＮＪＦＥＴが０．５×１０１７〜２．０×１０１７／ｃｍ３とされ、前記幅ＬＪＦＥＴが０．８μｍ以上とされている請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造の半導体素子を有した半導体装置に関し、特に半導体材料として炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用されると好適なものである。
【背景技術】
【０００２】
従来より、ＭＯＳ構造の半導体素子を有した半導体装置が提案されている。例えば、ＭＯＳ構造の半導体素子として、大電流が流せるようにチャネル密度を高くしたトレンチゲート構造を有するＭＯＳＦＥＴがある。このＭＯＳＦＥＴは、ｎ＋型基板上に形成したｎ型ドリフト層の上にｐ型ベース領域とｎ型ソース領域とが順に形成され、ｎ型ソース領域の表面からｐ型ベース領域を貫通してｎ型ドリフト層に達するように複数本のトレンチゲート構造が形成された構造とされる。
【０００３】
このようなトレンチゲート構造のＭＯＳＦＥＴにおいて、ｐ型ベース領域からトレンチゲート構造よりも深い位置まで形成されたｐ型電界緩和層をトレンチゲート構造に対して交差するように備えた構造が提案されている（特許文献１参照）。このような構造とする場合、ｐ型電界緩和層の間におけるｎ型ドリフト層をＪＦＥＴ部として、半導体素子のオン時には、ＪＦＥＴ部を通じて電流が流れるようにできる。そして、ＪＦＥＴ部の両側がｐ型電界緩和層で挟まれた構造であるため、電界のせり上がりを抑制して耐圧を向上させることができ、ＪＦＥＴ部およびｐ型電界緩和層のピッチを狭ピッチ化することができる。このため、ＪＦＥＴ部とｐ型電界緩和層を合わせた面積に対するＪＦＥＴ部の割合を高くすることができ、ＪＦＥＴ抵抗の低減を図ることができて、オン抵抗の低減を図ることが可能となる。
【０００４】
また、ＪＦＥＴ部の幅を狭くすることでより電界のせり上がりが抑制されるようにしつつ、ＪＦＥＴ抵抗の低減のためにＪＦＥＴ部のｎ型不純物濃度を高くすることで、耐圧向上とオン抵抗の低減の両立が図れるようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４７９３４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、本発明者らが鋭意検討を行った結果、ＭＯＳＦＥＴのピンチオフ電圧が通常期待される電圧よりも低い電圧になることが確認された。具体的には、ピンチオフ電圧は通常はチャネル部分がピンチオフされる際のドレイン電圧Ｖｄとして決まり、１０〜１５［Ｖ］程度になるが、シミュレーションにより、それよりも低い電圧になることが確認された。図８は、その結果を示した図である。この図に示されるように、ドレイン電圧Ｖｄが６［Ｖ］程度となるときがピンチオフ電圧となっていた。
【０００７】
ピンチオフ電圧がドレイン電圧Ｖｄ＜１０［Ｖ］になっていることから、ピンチオフ電圧の低下は、チャネルよりも先にＪＦＥＴ部がピンチオフされていることを意味している。つまり、ＪＦＥＴ部がチャネルとして機能していると考えられる。以下、トレンチゲート構造の側面に形成される通常のチャネルをゲートチャネルと呼び、ＪＦＥＴ部が構成するチャネルをＪＦＥＴチャネルと呼ぶ。
【０００８】
ＪＦＥＴチャネルは、ノーマリオン型のため、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈに影響を及ぼさないが、飽和電流に大きな影響を及ぼす。すなわち、ＪＦＥＴチャネルは、ゲートチャネルよりも短チャネル化し易く、短チャネル効果の影響を受け易い。具体的には、ＪＦＥＴ部の両側にｐ型電界緩和層が形成されているが、ｐ型電界緩和層の内部に空乏層が広がることにより、実質的にｐ型電界緩和層として機能するソース電位となる部分における電流の流れ方向の寸法が小さくなる。このため、ＪＦＥＴチャネルにおいて短チャネル効果が生じる。
【０００９】
この短チャネル効果により、本来は、ピンチオフ電圧を超えると、ドレイン電圧Ｖｄが上昇してもドレイン電流Ｉｄが殆ど上昇しなくなるという飽和特性を示すのに、図８に示すようにドレイン電流Ｉｄが増加するという非飽和特性になり易くなる。飽和電流が非飽和特性になると、ゲート電圧の立上り時もしくは立下り時のミラー期間が平らにならず、余分にゲート−ソース間にチャージが為されて、スイッチング時間が長時間になることが知られている。このため、オン抵抗を低減したにも関わらず、スイッチング損失が増加してしまうという課題が発生する。
【００１０】
本発明は上記点に鑑みて、非飽和特性を改善してスイッチング時間の短時間化によりスイッチング損失の低減を図ることが可能なトレンチゲート構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の半導体装置は、第１または第２導電型の半導体基板（１）と、半導体基板の上に形成され、半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、第１導電型層の上に形成されていると共に半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、第１導電型層上に形成され、電界ブロック層に挟まれて配置されている第１導電型の半導体からなるＪＦＥＴ部（３）と、電界ブロック層およびＪＦＥＴ部の上に形成され、第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、電流分散層の上に形成された第２導電型の半導体からなるベース領域（６）と、ベース領域の上に形成され、第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、コンタクトホールを通じて、ソース領域にオーミック接触させられたソース電極（１５）と、半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む半導体素子を備えられている。このような構成において、ゲート電極へのゲート電圧の印加に基づいてトレンチゲート構造の側面に位置するベース領域にチャネル領域が形成されて半導体素子をオンさせ、ゲート電圧の印加を停止することで半導体素子をオフする動作を行う。そして、ＪＦＥＴ部の幅ＬＪＦＥＴおよび第１導電型不純物濃度ＮＪＦＥＴは、チャネル領域でのピンチオフ電圧をＶｐ、半導体の内蔵電圧をＶｂｉ、素電荷をｑ［Ｃ］、該ＪＦＥＴ部を構成する半導体の誘電率をε、電界ブロック層の第２導電型不純物濃度をＮＤＰ［ｃｍ−３］、半導体素子の通常作動時にゲート電極に対して印加されるゲート電圧よりも大きな値とされる設定値をＶｇｘとして、次式を満たす値に設定されている。
【００１２】
【数１】
2020109811.tif 000003
このような構成とすることで、電界ブロック層を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧Ｖｄがゲートチャネルのピンチオフ電圧になるまでＪＦＥＴ部がピンチオフされないようにしている。これにより、ゲートチャネルでピンチオフされるようになり、縦型ＭＯＳＦＥＴのピンチオフ電圧をゲートチャネルのピンチオフ電圧とすることが可能となる。このため、飽和領域において非飽和特性になることを抑制できる。
【００１３】
したがって、ミラー期間中のミラー電圧がほぼ一定になるようにでき、スイッチング時間を短時間化することができて、スイッチング損失を低減することが可能となる。よって、非飽和特性を改善してスイッチング時間の短時間化によりスイッチング損失の低減を図ることが可能なトレンチゲート構造の半導体装置にできる。
【００１４】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の斜視断面図である。
【図３】図１に示すＳｉＣ半導体装置のドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性を示した図である。
【図４】従来構造および第１実施形態の構造それぞれについて、シミュレーションによりターンオフ波形を調べた結果を示した図である。
【図５】ｐ型ベース領域のｐ型不純物濃度を変えてＪＦＥＴ部の幅ＬＪＦＥＴとピンチオフ電圧Ｖｐとの関係について調べた結果を示す図である。
【図６】ピンチオフしないようにできるＪＦＥＴ部の幅ＬＪＦＥＴとｎ型不純物濃度ＮＪＦＥＴとの関係を示す図である。
【図７Ａ】図１に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｂ】図７Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｃ】図７Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｄ】図７Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｅ】図７Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｆ】図７Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図７Ｇ】図７Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図８】従来のＳｉＣ半導体装置のドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性を示した図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明する。本実施形態のＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、縦型ＭＯＳＦＥＴの幅方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの奥行方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。
【００１８】
図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２が形成されている。ｎ＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ−型層２は、例えばｎ型不純物濃度が７．０×１０１５〜１．０×１０１６／ｃｍ３とされ、厚さが８．０μｍとされている。
【００１９】
ｎ−型層２の上には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ−型層２は、ｎ＋型基板１から離れた位置においてＪＦＥＴ部３と連結されている。
【００２０】
ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置された線状部分を有している。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
【００２１】
なお、本実施形態の場合、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっており、ＪＦＥＴ部３のうちストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。
【００２２】
ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．４μｍ以上、好ましくは０．８μｍ以上、形成間隔となるピッチが例えば０．６〜２．０μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば０．８μｍとされており、ｎ型不純物濃度は、ｎ−型層２よりも高くされていて、例えば０．５×１０１７〜２．０×１０１７／ｃｍ３とされている。このＪＦＥＴ部３は、ノーマリオン型となっており、縦型ＭＯＳＦＥＴをオンさせる際に電流が流れる部分となる。このため、ＪＦＥＴ部３もチャネルと見做すことができる。このＪＦＥＴ部３が構成するチャネルがＪＦＥＴチャネルに相当するものである。
【００２３】
電界ブロック層４は、電界緩和層の一部となる下部を構成する部分であり、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされている。このストライプ状とされた電界ブロック層４の各短冊状の部分は、ＭＯＳＦＥＴのオンオフ切替えの際などにドレイン電圧Ｖｄが高電圧となっても完全空乏化しないように幅や深さおよびｐ型不純物濃度が設定されている。たとえば、電界ブロック層４の各短冊状の部分は、幅が０．６μｍ、厚みが０．８μｍ、ｐ型不純物濃度が５．０×１０１７〜１．０×１０１８／ｃｍ３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、ｎ−型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。
【００２４】
さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層５が形成されている。ｎ型電流分散層５は、後述するようにチャネルを通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、ｎ−型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層５は、Ｙ方向を長手方向として延設されており、ｎ型不純物濃度がＪＦＥＴ部３と同じかそれよりも高くされ、例えば厚みが０．５μｍとされている。また、ｎ型電流分散層５は、ｎ型不純物濃度が２．０×１０１６〜５．０×１０１７／ｃｍ３とされている。
【００２５】
なお、ここでは、ドリフト層を、便宜的にｎ−型層２、ＪＦＥＴ部３およびｎ型電流分散層５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。
【００２６】
ｎ型電流分散層５の上にはＳｉＣからなるｐ型ベース領域６が形成されている。また、ｐ型ベース領域６の下方において、具体的にはＪＦＥＴ部３と電界ブロック層４の表面からｐ型ベース領域６の間であって、ｎ型電流分散層５が形成されていない部分に、ｐ型ディープ層７が形成されている。ｐ型ディープ層７は、電界緩和層のうち一部となる上部を構成する部分である。本実施形態では、ｐ型ディープ層７は、ＪＦＥＴ部３のうちのストライプ状の部分や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向として延設され、Ｘ方向においてｎ型電流分散層５と交互に複数本並べられたレイアウトとされている。このｐ型ディープ層７を通じて、ｐ型ベース領域６や電界ブロック層４が電気的に接続されている。ｎ型電流分散層５やｐ型ディープ層７の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてある。
【００２７】
さらに、ｐ型ベース領域６の上にはｎ型ソース領域８が形成されている。ｎ型ソース領域８は、ｐ型ベース領域６のうち後述するトレンチゲート構造と対応する部分に形成されており、トレンチゲート構造の両側それぞれに形成されている。
【００２８】
ｐ型ベース領域６は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．４〜０．６μｍとされている。ｐ型ディープ層７は、厚みがｎ型電流分散層５と等しくされており、ｐ型不純物濃度は任意であるが、例えば電界ブロック層４と等しくされている。
【００２９】
ｎ型ソース領域８は、後述するソース電極１５とのコンタクトを取るための領域であり、ｎ−型層２よりもｎ型不純物が高濃度とされている。ｎ型ソース領域８は、例えばｎ型不純物濃度が１．０×１０１８〜５．０×１０１９／ｃｍ３とされ、厚みが０．３〜０．７μｍとされている。
【００３０】
さらに、ｐ型ベース領域６上のうちｐ型ディープ層７と対応する位置、換言すればｎ型ソース領域８と異なる位置であってｎ型ソース領域８を挟んでトレンチゲート構造と反対側の位置に、ｐ型連結層１０が形成されている。ｐ型連結層１０は、ｐ型ベース領域６と後述するソース電極１５とを連結することで電気的に接続するための層である。
【００３１】
ｐ型連結層１０は、コンタクト領域としてソース電極１５に接触させられる部分である。例えば、ｐ型連結層１０は、ｐ型不純物濃度が５．０×１０１７〜１．０×１０２０／ｃｍ３と高濃度に設定され、厚みが０．２〜０．３μｍとされている。
【００３２】
さらに、ｎ型ソース領域８およびｐ型ベース領域６を貫通してｎ型電流分散層５に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域６とｎ型ソース領域８の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ１１が形成されている。このゲートトレンチ１１の側面と接するように上述したｐ型ベース領域６およびｎ型ソース領域８が配置されている。ゲートトレンチ１１は、図２のＸ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向と交差する方向、ここではＹ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、ゲートトレンチ１１は、複数本がＸ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域６およびｎ型ソース領域８が配置されている。また、各ゲートトレンチ１１の中間位置に、ｐ型ディープ層７やｐ型連結層１０が配置されている。
【００３３】
このゲートトレンチ１１の側面の位置において、ｐ型ベース領域６は、縦型ＭＯＳＦＥＴの作動時にｎ型ソース領域８とｎ型電流分散層５との間を繋ぐチャネル領域を形成する。このチャネル領域がゲートチャネルに相当するものである。このチャネル領域を含むゲートトレンチ１１の内壁面は、ゲート絶縁膜１２で覆われている。ゲート絶縁膜１２の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１３が形成されており、これらゲート絶縁膜１２およびゲート電極１３によってゲートトレンチ１１内が埋め尽くされ、トレンチゲート構造が構成されている。
【００３４】
また、ｎ型ソース領域８の表面やゲート電極１３の表面には、層間絶縁膜１４を介してソース電極１５や図示しないゲート配線層などが形成されている。ソース電極１５やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ型ソース領域８と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層１０と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１５は、層間絶縁膜１４上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１４に形成されたコンタクトホールを通じて、ｎ型ソース領域８およびｐ型連結層１０と電気的に接触させられている。そして、ｐ型連結層１０を通じてｐ型ベース領域６やｐ型ディープ層７および電界ブロック層４が接続されていることから、これらがすべてソース電位とされるようになっている。
【００３５】
一方、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１６が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００３６】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極１３に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ１１に接する部分のｐ型ベース領域６にチャネル領域を形成する。これにより、ｎ型ソース領域８とｎ型電流分散層５との間が導通する。したがって、縦型ＭＯＳＦＥＴがオンし、ｎ＋型基板１より、ｎ−型層２とＪＦＥＴ部３およびｎ型電流分散層５にて構成されるドリフト層を通じ、さらにチャネル領域からｎ型ソース領域８を通じて、ドレイン−ソース間に電流を流すという動作を行う。また、ゲート電圧Ｖｇへの印加を停止することでチャネル領域が無くなり、ｎ型ソース領域８とｎ型電流分散層５との間が非導通となって、縦型ＭＯＳＦＥＴがオフされ、ドレイン−ソース間への電流の流れが停止される。
【００３７】
このとき、本実施形態のＳｉＣ半導体装置には、ＪＦＥＴ部３および電界ブロック層４を備えてある。このため、縦型ＭＯＳＦＥＴの動作時には、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
【００３８】
まず、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部３のｎ型不純物濃度がｎ−型層２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。
【００３９】
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層５よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度を設定している。したがって、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、更に負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【００４０】
このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、更に低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００４１】
さらに、ＪＦＥＴ部３を挟み込むように電界ブロック層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ−型層２に伸びてくる空乏層の伸びが電界ブロック層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１２に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１２が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ドリフト層の一部を構成するｎ−型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的高くすることができ、低オン抵抗化を図ることが可能となる。
【００４２】
また、本実施形態のＳｉＣ半導体装置では、ＪＦＥＴ部３および電界ブロック層４の幅や不純物濃度について、ドレイン電圧Ｖｄがゲートチャネルのピンチオフ電圧になるまでは、ＪＦＥＴチャネルがピンチオフされないように設定してある。つまり、上記したように、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにはＪＦＥＴ部３が即座にピンチオフされるが、通常作動時の電圧においてはピンチオフされない条件に設定してある。具体的には、次式を満たすようにしている。
【００４３】
【数１】
2020109811.tif 000004
なお、数式１において、Ｖｐはピンチオフ電圧である。Ｖｂｉは半導体材料の内蔵電圧であり、本実施の場合はＪＦＥＴ部３において電界ブロック層４とのＰＮ接合による空乏層広がり分相当の電圧である。ｑは素電荷［Ｃ］、ＮＪＦＥＴはＪＦＥＴ部３のｎ型不純物濃度［ｃｍ−３］である。ＬＪＦＥＴはＪＦＥＴ部３のうちのストライプ状とされている部分の各部の幅［ｃｍ］である。εｓｉｃは、ＳｉＣの誘電率である。ＮＤＰは電界ブロック層４のｐ型不純物濃度［ｃｍ−３］である。また、Ｖｇｘは、通常作動時に印加されるゲート電圧を想定した設定値である。設定値は、縦型ＭＯＳＦＥＴの駆動時にゲート電極１３に対して印加されるゲート電圧よりも大きな電圧としてあるが、仕様に応じて適宜設定されれば良い。例えば、縦型ＭＯＳＦＥＴの駆動時にゲート電極１３に印加されるゲート電圧が１５［Ｖ］とされるのであれば、例えばＶｇｘを２０［Ｖ］に設定している。
【００４４】
このように、数式１を満たすようにＪＦＥＴ部３および電界ブロック層４の幅や不純物濃度を設定することで、ゲートチャネルでピンチオフされるようになり、縦型ＭＯＳＦＥＴのピンチオフ電圧をゲートチャネルのピンチオフ電圧とすることが可能となる。このため、飽和領域において非飽和特性になることを抑制できる。
【００４５】
具体的には、図３に示されるように、ピンチオフ電圧がゲート電圧Ｖｇに対応して上昇していく値になり、ドレイン電圧Ｖｄがピンチオフ電圧を超えてからはそれ以上に上昇してもドレイン電流Ｉｄがあまり上昇しないという飽和特性を示す。これは、ゲートチャネルでピンチオフされていることを表しており、飽和領域において非飽和特性になっていないことを表している。
【００４６】
そして、このようにゲートチャネルでピンチオフされるようになると、ゲート電圧の立上り時もしくは立下り時のミラー期間が平らになるようにできると共にその時間を短くすることができる。例えば、特許文献１の従来構造および本実施形態の構造それぞれについて、シミュレーションによりターンオフ波形を調べたところ図４に示す結果となった。
【００４７】
理想的には、ミラー期間中にミラー電圧が一定値をとり、かつ、ミラー期間が短いことが良好なスイッチング特性の条件となる。しかしながら、図４に示されるように、特許文献１の構造の場合、ミラー期間中にミラー電圧が一定にならずに傾斜した状態となり、ミラー期間も長時間となっている。このような状態になると、スイッチング時間が長時間化してしまい、スイッチング損失を増大させることになる。
【００４８】
これに対して、本実施形態の構造の場合には、図４に示されるように、特許文献１の場合と比較してミラー期間中のミラー電圧がほぼ一定となっており、ミラー期間も短くなっていた。
【００４９】
具体的には、ドレイン電圧Ｖｄが立上がり始めたタイミングがミラー期間の開始タイミングとなるが、そこからゲート電圧Ｖｇが一定状態となって、さらに低下し始めるときがミラー期間の終了タイミングとなる。なお、一定状態の際のゲート電圧Ｖｇについて、ゲート電圧Ｖｇが厳密には一定値にならずに変化することから、その変化の中央値と想定している。このミラー期間の開始タイミングと一定状態のときのゲート電圧Ｖｇの電位差ΔＶｇを比較すると、本実施形態の構造の方が特許文献１の構造よりも電位差ΔＶｇが小さくなっている。このことは、ミラー期間中のミラー電圧の変動が小さく、ミラー電圧がほぼ一定になっていることを示している。また、ゲート電圧Ｖｇの単位時間当たりの変化量に相当するｄＶｇ／ｄｔも高くなっており、より早くミラー電圧に移行してミラー期間が短くなることが判る。
【００５０】
このように、ミラー期間中のミラー電圧がほぼ一定になるようにすることで、スイッチング時間を短時間化することができ、スイッチング損失を低減することが可能となる。よって、非飽和特性を改善してスイッチング時間の短時間化によりスイッチング損失の低減を図ることが可能なトレンチゲート構造のＳｉＣ半導体装置にできる。
【００５１】
このような効果が得られるようなＪＦＥＴ部３の幅ＬＪＦＥＴやｎ型不純物濃度ＮＪＦＥＴについては、ｐ型ベース領域６のｐ型不純物濃度によって若干変化する。しかしながら、基本的には、ＪＦＥＴ部３の幅ＬＪＦＥＴとｎ型不純物濃度ＮＪＦＥＴのいずれか一方が決まれば他方も決まる関係となる。例えば、ＪＦＥＴ部３のｎ型不純物濃度ＮＪＦＥＴを１．０×１０１７／ｃｍ３とした場合において、内蔵電圧Ｖｂｉを３［Ｖ］一定と想定して、ＪＦＥＴ部３の幅ＬＪＦＥＴとピンチオフ電圧Ｖｐとの関係について調べた。ｐ型ベース領域６のｐ型不純物濃度については、５．０×１０１７／ｃｍ３と１．０×１０１８／ｃｍ３とした。図５は、その結果を示した図である。
【００５２】
この図に示される関係は、ｐ型ベース領域６の変化に応じて若干変化するものの概ね同じになり、ＪＦＥＴ部３の幅ＬＪＦＥＴが大きくなるほどピンチオフ電圧Ｖｐが大きくなる。そして、例えば、設定値Ｖｇｘ＝２０と想定すると、ＪＦＥＴ部３の幅ＬＪＦＥＴが０．４μｍ以上であれば、ＪＦＥＴ部３がピンチオフされないようにすることができる。
【００５３】
また、ピンチオフしないようにできるＪＦＥＴ部３の幅ＬＪＦＥＴについては、ＪＦＥＴ部３のｎ型不純物濃度ＮＪＦＥＴに応じて変化する。図６は、これらの関係をシミュレーションにより調べた結果を示している。この図に示されるように、ＪＦＥＴ部３の幅ＬＪＦＥＴは、ＪＦＥＴ部３のｎ型不純物濃度ＮＪＦＥＴが高くなるほど小さくても良い。したがって、図６において、シミュレーションで得られた設定値Ｖｇｘ＝２０となるときをプロットした点を結ぶ曲線よりも上の領域となるようにＪＦＥＴ部３の幅ＬＪＦＥＴやｎ型不純物濃度ＮＪＦＥＴが設定されれば、ＪＦＥＴ部３がピンチオフしないようにできる。
【００５４】
そして、ＪＦＥＴ部３のｎ型不純物濃度ＮＪＦＥＴとして最も低い値として想定されるのが５．０×１０１６／ｃｍ３であるが、このときに必要とされる幅ＬＪＦＥＴが０．８μｍであった。このため、ＪＦＥＴ部３のｎ型不純物濃度ＮＪＦＥＴとして想定される範囲内においては、幅ＬＪＦＥＴが０．８μｍ以上あれば、本実施形態の構造の縦型ＭＯＳＦＥＴにおいて、ＪＦＥＴ部３がピンチオフしないようにできる。
【００５５】
以上説明したように、本実施形態では、電界ブロック層４を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧Ｖｄがゲートチャネルのピンチオフ電圧になるまでＪＦＥＴ部３がピンチオフされないようにしている。これにより、ゲートチャネルでピンチオフされるようになり、縦型ＭＯＳＦＥＴのピンチオフ電圧をゲートチャネルのピンチオフ電圧とすることが可能となる。このため、飽和領域において非飽和特性になることを抑制できる。
【００５６】
したがって、ミラー期間中のミラー電圧がほぼ一定になるようにでき、スイッチング時間を短時間化することができて、スイッチング損失を低減することが可能となる。よって、非飽和特性を改善してスイッチング時間の短時間化によりスイッチング損失の低減を図ることが可能なトレンチゲート構造のＳｉＣ半導体装置にできる。
【００５７】
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図７Ａ〜図７Ｇに示す製造工程中の断面図を参照して説明する。
【００５８】
〔図７Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ−型層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ−型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させるか、もしくはｎ−型層２に対してｎ型不純物をイオン注入することでＪＦＥＴ部３を形成する。このとき、ＪＦＥＴ部３部３の幅ＬＪＦＥＴやｎ型不純物濃度ＮＪＦＥＴについて、上記した数式１を満たすように設定している。
【００５９】
なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。
【００６０】
〔図７Ｂに示す工程〕
ＪＦＥＴ部３の表面に、マスク１７を配置したのち、マスク１７をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。その後、マスク１７を除去する。
【００６１】
なお、ここでは、電界ブロック層４をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングすることで電界ブロック層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させた後、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して電界ブロック層４を形成する。このように、電界ブロック層４をエピタキシャル成長によって形成することもできる。ｐ型ＳｉＣをエピタキシャル成長させる場合、ＳｉＣの原料ガスに加えて、ｐ型ドーパントとなるガス、例えばトリメチルアルミニウム（ＴＭＡ）を導入すれば良い。
【００６２】
〔図７Ｃに示す工程〕
引き続き、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層５を形成する。そして、ｎ型電流分散層５の上に、ｐ型ディープ層７の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からｐ型不純物をイオン注入することでｐ型ディープ層７を形成する。
【００６３】
なお、ｐ型ディープ層７についてもイオン注入によって形成する例を示したが、イオン注入以外の方法によって形成することもできる。例えば、電界ブロック層４と同様に、ｎ型電流分散層５に対して凹部を形成したのち、ｐ型不純物層をエピタキシャル成長させ、さらにｐ型不純物層の平坦化を行うことで、ｐ型ディープ層７を形成するようにしても良い。また、ｐ型ディープ層７を形成してからイオン注入等によってｎ型電流分散層５を形成しても良い。
【００６４】
〔図７Ｄに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層５およびｐ型ディープ層７の上にｐ型ベース領域６およびｎ型ソース領域８を順にエピタキシャル成長させる。例えば、同じＣＶＤ装置内において、まずはｐ型ドーパントとなるガスを導入したエピタキシャル成長によってｐ型ディープ層７を形成する。続いて、ｐ型ドーパントとなるガスの導入を停止したのち、今度はｎ型ドーパントとなるガスを導入したエピタキシャル成長によってｎ型ソース領域８を形成する。
【００６５】
〔図７Ｅに示す工程〕
ｎ型ソース領域８の上にｐ型連結層１０の形成予定位置を開口させた図示しないマスクを配置する。そして、マスクの上からｐ型不純物をイオン注入したのち、活性化のために１５００℃以上の熱処理を行う。イオン注入する元素としては、ボロン（Ｂ）とアルミニウム（Ａｌ）のいずれか一方もしくは両方を用いている。これにより、ｎ型ソース領域８をｐ型不純物のイオン注入によって打ち返してｐ型連結層１０を形成することができる。
【００６６】
〔図７Ｆに示す工程〕
ｎ型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１１の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ゲートトレンチ１１を形成する。
【００６７】
〔図７Ｇに示す工程〕
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１２を形成し、ゲート絶縁膜１２によってゲートトレンチ１１の内壁面上およびｎ型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１１内にＰｏｌｙ−Ｓｉを残すことでゲート電極１３を形成する。これにより、トレンチゲート構造が完成する。
【００６８】
この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１３およびゲート絶縁膜１２の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１４を形成する。また、図示しないマスクを用いて層間絶縁膜１４にｎ型ソース領域８およびｐ型ディープ層７を露出させるコンタクトホールを形成する。そして、層間絶縁膜１４の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１５やゲート配線層を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１６を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００６９】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７０】
（１）例えば、上記実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。
【００７１】
（２）また、電界ブロック層４については、どこかの部位と接続されることでソース電位とされれば良く、縦型ＭＯＳＦＥＴの各セルにおいて、ｐ型ディープ層７やｐ型ベース領域６およびｐ型連結層１０を介してソース電極１５に接続してなくても良い。ただし、このような構成とすれば、各セルにおいて、電界ブロック層４をソース電位に固定することが可能となる。
【００７２】
仮に、電界ブロック層４をソース電位に固定するための接続される部位が遠くなると、縦型ＭＯＳＦＥＴを高速スイッチング駆動した際に、電界ブロック層４からソース電極１５に抜ける電流経路が長くなり、電界ブロック層４を通じての充放電時間が長くなる。これにより、スイッチング時間が長くなり、スイッチング損失を増大させてしまう。これに対して、電界ブロック層４を各セルでソース電位に固定すれば、電界ブロック層４からソース電極１５に抜ける電流経路を短くでき、電界ブロック層４を通じての充放電時間を短くできる。よって、スイッチング時間を短くできて、スイッチング損失を低減することが可能となる。
【００７３】
（３）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００７４】
（４）上記実施形態では、半導体材料としてＳｉＣを用いた半導体装置について説明したが、ＳｉＣ以外の半導体材料、例えばＩＶ属半導体であるＳｉやＧｅ、Ｃ等やＧａＮ、ＡｌＮを用いた半導体装置に対しても本発明を適用可能である。その場合、上記した数式１については、ＳｉＣの誘電率εｓｉｃに代えて、使用される半導体材料に応じた誘電率εを適用すれば良い。
【符号の説明】
【００７５】
３          ＪＦＥＴ部
４          電界ブロック層
５          ｎ型電流分散層
６          ｐ型ベース領域
８          ｎ型ソース領域
１１        ゲートトレンチ
１３        ゲート電極
１５        ソース電極
１６        ドレイン電極
【図１】
2020109811.tif 000006
【図２】
2020109811.tif 000007
【図３】
2020109811.tif 000008
【図４】
2020109811.tif 000009
【図５】
2020109811.tif 000010
【図６】
2020109811.tif 000011
【図７Ａ】
2020109811.tif 000012
【図７Ｂ】
2020109811.tif 000013
【図７Ｃ】
2020109811.tif 000014
【図７Ｄ】
2020109811.tif 000015
【図７Ｅ】
2020109811.tif 000016
【図７Ｆ】
2020109811.tif 000017
【図７Ｇ】
2020109811.tif 000018
【図８】
2020109811.tif 000019