(57)【要約】【課題】歩留まりの低下を抑制することができる半導体装置を提供すること。【解決手段】本開示に係る半導体装置は、基板と、ビアとを有する。基板は、配線層が埋設される。ビアは、基板の主面から深さ方向へ延伸して配線層を貫通し、側周面で配線層に接続される。【選択図】図２
2020098849.tif 000002
【特許請求の範囲】
【請求項１】
配線層が埋設される基板と、
前記基板の主面から深さ方向へ延伸して前記配線層を貫通し、側周面で前記配線層に接続されるビアと
を有する半導体装置。
【請求項２】
前記ビアは、
底部が先細り形状である
請求項１に記載の半導体装置。
【請求項３】
前記ビアは、
底部が椀形状をなす
請求項２に記載の半導体装置。
【請求項４】
前記ビアは、
底部が円錐形状をなす
請求項２に記載の半導体装置。
【請求項５】
前記ビアは、
底部が平面形状をなす
請求項２に記載の半導体装置。
【請求項６】
前記ビアは、
積層される複数の前記配線層を貫通する
請求項１に記載の半導体装置。
【請求項７】
前記ビアは、
積層される複数の前記配線層のうち、最浅層に設けられる金属材料によって形成された配線層に接続される
請求項１に記載の半導体装置。
【請求項８】
配線層が埋設される基板と、
前記基板の主面から深さ方向へ延伸し、先細り形状をなす底部の一部で前記配線層の表面に接続されるビアと
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関する。
【背景技術】
【０００２】
ＣＳＰ（Chip  Size  Package）化された半導体装置は、パッケージ内部の配線層と実装基板上の接続端子とを接続するＴＳＶ（Through  Silicon  Via）を備える（例えば、特許文献１参照）。
【０００３】
ＴＳＶを形成する場合、一般的には、まず、基板の裏面からパッケージ内部の配線層にまで達する貫通孔を形成し、貫通孔をシードメタル膜によって被覆する。その後、シードメタル膜の表面に、例えば、電界メッキによって銅膜等のＲＤＬ（Re  Distribution  Layer）膜を成長させてＴＳＶを形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２０６２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、シードメタル膜に段切れが発生することがあり、シードメタル膜の段切れ部分にＲＤＬ膜が正常に成長せずに、ＴＳＶに接続不良が発生して半導体装置の歩留まりが低下することがある。
【０００６】
そこで、本開示では、歩留まりの低下を抑制することができる半導体装置を提案する。
【課題を解決するための手段】
【０００７】
本開示によれば、半導体装置が提供される。半導体装置は、基板と、ビアとを有する。基板は、配線層が埋設される。ビアは、前記基板の主面から深さ方向へ延伸して前記配線層を貫通し、側周面で前記配線層に接続される。
【図面の簡単な説明】
【０００８】
【図１】本開示の実施形態に係る半導体装置の断面を示す説明図である。
【図２】本開示の実施形態に係るＴＳＶの断面を示す説明図である。
【図３Ａ】本開示の実施形態に係るＴＳＶの形成工程を示す説明図である。
【図３Ｂ】本開示の実施形態に係るＴＳＶの形成工程を示す説明図である。
【図３Ｃ】本開示の実施形態に係るＴＳＶの形成工程を示す説明図である。
【図４Ａ】本開示の実施形態に係るＴＳＶの形成工程を示す説明図である。
【図４Ｂ】本開示の実施形態に係るＴＳＶの形成工程を示す説明図である。
【図４Ｃ】本開示の実施形態に係るＴＳＶの形成工程を示す説明図である。
【図５Ａ】本開示の実施形態の変形例１に係るＴＳＶの断面を示す説明図である。
【図５Ｂ】本開示の実施形態の変形例２に係るＴＳＶの断面を示す説明図である。
【図６Ａ】本開示の実施形態の変形例３に係るＴＳＶの断面を示す説明図である。
【図６Ｂ】本開示の実施形態の変形例４に係るＴＳＶの断面を示す説明図である。
【図６Ｃ】本開示の実施形態の変形例５に係るＴＳＶの断面を示す説明図である。
【図７Ａ】本開示の実施形態の変形例６に係るＴＳＶの断面を示す説明図である。
【図７Ｂ】本開示の実施形態の変形例７に係るＴＳＶの断面を示す説明図である。
【図８Ａ】本開示の実施形態の変形例８に係るＴＳＶの断面を示す説明図である。
【図８Ｂ】本開示の実施形態の変形例９に係るＴＳＶの断面を示す説明図である。
【発明を実施するための形態】
【０００９】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【００１０】
［半導体装置の構造］
まず、図１を参照し、本開示に係る半導体装置１の構造について説明する。図１は、本開示の実施形態に係る半導体装置１の断面を示す説明図である。ここでは、実施形態に係る半導体装置１がＣＳＰ（Chip  Size  Package）化された積層型のイメージセンサである場合を例に挙げて説明するが、実施形態に係る半導体装置は、ＴＳＶ（Through  Silicon  Via）を備える任意の半導体装置であってもよい。
【００１１】
図１に示すように、半導体装置１は、実装基板１００上に実装されて使用される。半導体装置１は、例えば、ロジック基板１０と、ロジック基板１０上に積層されるセンサ基板２０とを備える。
【００１２】
ロジック基板１０は、Ｓｉ（シリコン）基板１１と、Ｓｉ基板１１上に積層されるＳｉＯ（酸化シリコン）等によって形成される絶縁層１２とを備える。絶縁層１２の内部には、多層配線層１３が埋設される。また、ここでは、図示を省略しているが、絶縁層１２の内部には、多層配線層１３以外に信号処理回路やメモリ等が設けられる。
【００１３】
センサ基板２０は、Ｓｉ基板２１と、Ｓｉ基板２１上に設けられるガラスカバー２２と、ガラスカバー２２の外周部を支持する支持部材２３とを備える。Ｓｉ基板２１の内部には、例えば、裏面照射型のＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサ２４が設けられる。また、ＣＭＯＳイメージセンサ２４が備える複数の各受光素子の受光面には、マイクロレンズ２５が設けられる。
【００１４】
さらに、ＣＳＰ化された半導体装置１は、ロジック基板１０の内部に設けられた多層配線層１３と、実装基板１００上に設けられた接続端子１０１とを接続するためのＴＳＶ１４を備える。
【００１５】
ＴＳＶ１４は、ロジック基板１０の下面から多層配線層１３にまで達する貫通孔の内周面からロジック基板１０の下面の一部まで延在するように、例えば、銅膜等のＲＤＬ（Re  Distribution  Layer：再配線）膜３が成膜されて形成された貫通電極の一種である。
【００１６】
そして、半導体装置１は、ＲＤＬ膜３のロジック基板１０における下面に延在する部分が、はんだバンプ１５を介して接続端子１０１に接続されて実装基板１００上に実装される。
【００１７】
このように、ＣＳＰ化された半導体装置１は、ボンディングワイヤを使用することなく、はんだバンプ１５を介してＴＳＶ１４のＲＤＬ膜３と実装基板１００の接続端子１０１とが直接接続されるので、実装面積を最小限に抑えることができる。
【００１８】
本実施形態では、かかるＴＳＶ１４の形状を工夫することで、ＴＳＶ１４における接続不良の発生を抑制することにより、半導体装置１の歩留まりを向上させた。次に、図２を参照し、かかるＴＳＶ１４の具体的な構造について説明する。
【００１９】
［ＴＳＶの構造］
図２は、本開示の実施形態に係るＴＳＶ１４の断面を示す説明図である。なお、図２には、半導体装置１の構成要素のうち、ロジック基板１０におけるＴＳＶ１４近傍の部分を選択的に図示しており、センサ基板２０については、図示を省略している。
【００２０】
また、図２には、図１に示すロジック基板１０の上下を反転させた状態のロジック基板１０を示している。このため、以下では、図１に示したロジック基板１０における下面側を上、図１に示したロジック基板１０における上面側を下と称して説明する。
【００２１】
図２に示すように、ＴＳＶ１４は、ロジック基板１０の上面から深さ方向へ延伸して多層配線層１３における第１配線層Ｍ１、第２配線層Ｍ２、および第３配線層Ｍ３のうち最上層の第１配線層Ｍ１を貫通し、側周面で第１配線層Ｍ１に接続される。
【００２２】
かかるＴＳＶ１４は、Ｓｉ基板１１の上面から第１配線層Ｍ１を貫通する深さにまで達する貫通孔３０の表面にシードメタル膜３１と、ＲＤＬ膜を順次成膜することによって形成される。
【００２３】
なお、Ｓｉ基板１１とシードメタル膜３１との間には、絶縁のため予めＳｉＯ膜３２が設けられる。かかるＴＳＶ１４の具体的な形成工程については、図３Ａ〜図４Ｃを参照して後述する。
【００２４】
ここで、シードメタル膜３１およびＲＤＬ膜３を成膜する前に、ロジック基板１０の上面から第１配線層Ｍ１を貫通する深さにまで達する貫通孔３０を形成する工程では、絶縁層１２および第１配線層Ｍ１をエッチングする必要がある。
【００２５】
このため、貫通孔３０を形成する工程では、絶縁層１２のエッチングに適したエッチングガスと、第１配線層Ｍ１のエッチングに適したエッチングガスとを混合したエッチングガスを使用したＲＩＥ（Reactive  Ion  Etching）によって貫通孔３０を形成する。
【００２６】
かかるＲＩＥでは、エッチングはロジック基板１０の深さ方向へ進行するが、絶縁層１２の面方向へは進行しない。したがって、絶縁層１２における貫通孔３０の径がＳｉ基板１１における貫通孔３０の径よりも大きくなることがない。
【００２７】
これにより、貫通孔３０の形成後に成膜されるシードメタル膜３１に段切れが発生することを抑制することで、段切れのないシードメタル膜３１の表面全体にＲＤＬ膜３を成膜することができる。
【００２８】
これに対して、一般的なＴＳＶは、Ｓｉ基板１１の上面から第１配線層Ｍ１の上面に達する深さまでしかなく、底面で第１配線層Ｍ１の上面に接続される。かかる一般的なＴＳＶを形成する場合には、第１配線層Ｍ１がエッチングストッパとして使用され、Ｓｉ基板１１の上面から第１配線層Ｍ１の上面に達する深さの貫通孔がＲＩＥによって形成される。
【００２９】
このときのＲＩＥでは、絶縁層１２のエッチングに適したエッチングガスが使用されるが、第１配線層Ｍ１のエッチングに適したエッチングガスは使用されない。このため、第１配線層Ｍ１の上面を完全に露出させるようにオーバーエッチングを行うと、深さ方向へのエッチングは、第１配線層Ｍ１の上面で進行が停止するが、絶縁層１２における面方向へのエッチングは、進行が継続する。
【００３０】
その結果、絶縁層１２における貫通孔３０の径がＳｉ基板１１における貫通孔３０の径よりも大きくなり、貫通孔３０の底部にノッチ（切り込みや切欠き）ができる。かかる貫通孔３０の表面にシードメタル膜３１を成膜した場合、貫通孔３０底部のノッチ部分でシードメタル膜３１に段切れが発生し、貫通孔３０の全体を被覆するＲＤＬ膜３を形成することができず、結果としてＴＳＶに接続不良が発生して半導体装置の歩留まりが低下する。
【００３１】
一方、実施形態に係るＴＳＶ１４は、上記したように、段切れのないシードメタル膜３１の表面全体にＲＤＬ膜３が成膜されるので、ＴＳＶ１４における接続不良の発生を抑制することにより、半導体装置１の歩留まりを向上させることができる。
【００３２】
また、図２に示すように、実施形態に係るＴＳＶ１４は、底部が貫通孔３０の縦孔部分から滑らかに連続する先細り形状、具体的には、椀形状となっている。これにより、本実施形態によれば、より確実にシードメタル膜３１の段切れを防止することができるので、ＴＳＶ１４における接続不良の発生を抑制して、半導体装置１の歩留まりを向上させることができる。
【００３３】
また、実施形態に係るＴＳＶ１４は、底部が椀形状となっているため、第１配線層Ｍ１との接合面が傾斜面となる。これにより、ＴＳＶ１４は、例えば、底部が水平で第１配線層Ｍ１を完全に貫通し、第１配線層Ｍ１との接合面が垂直となるような形状に比べて、第１配線層Ｍ１との接続面積を大きくとることができるので、接続抵抗を低減することが可能となる。
【００３４】
［ＴＳＶの形成工程］
次に、図３Ａ〜図４Ｃを参照し、実施形態に係るＴＳＶ１４の形成工程について説明する。ＴＳＶ１４を形成する場合には、まず、図３Ａに示すように、Ｓｉ基板１１の上面にレジスト４０を塗布した後、フォトリソグラフィーによってレジスト４０をパターニングし、ＴＳＶ１４を形成する部分のレジスト４０を選択的に除去する。
【００３５】
このとき、例えば、直径が５０μｍ程度の平面視略円形の穴をレジスト４０に形成する。続いて、図３Ｂに示すように、レジスト４０をマスクとして使用し、例えば、ＲＩＥ等のドライエッチングを行うことにより、Ｓｉ基板１１に貫通孔３０を形成する。
【００３６】
このときのエッチングでは、Ｓｉ（シリコン）のエッチングに適した塩素系やフッ素系のエッチングガスを使用する。これにより、Ｓｉ基板１１におけるレジスト４０によってマスクされていない部分が深さ方向へ、例えば、１００μｍ程度エッチングされて絶縁層１２の上面が露出する。
【００３７】
その後、図３Ｃに示すように、Ｓｉ基板１１の上面からレジスト４０を除去する。続いて、図４Ａに示すように、Ｓｉ基板１１と後に形成するＲＤＬ膜３とを絶縁するため、Ｓｉ基板１１の上面と、貫通孔３０の底面および側周面とに、例えば、ＣＶＤ（Chemical  Vapor  Deposition）によってＳｉＯ膜３２を成膜する。
【００３８】
このとき、Ｓｉ基板１１の上面には、厚さが５μｍ程度のＳｉＯ膜３２が形成され、貫通孔３０の底面および側周面には、厚さが０．５μｍ程度のＳｉＯ膜３２が形成される。その後、ＳｉＯ膜３２の全面に対して、例えば、ＲＩＥ等のドライエッチングを行う。
【００３９】
このときのエッチングでは、絶縁膜のエッチングに適したフッ素系のエッチングガスと、金属系のエッチングに適した塩素系のエッチングガスとを使用する。さらに、ここでは、横方向へのエッチングの進行を抑制するためのデポガスとして機能する炭化フッ素系又は炭化水素系のガスをエッチングガスに混合してエッチングを行う。
【００４０】
これにより、図４Ｂに示すように、貫通孔３０の底部に形成されているＳｉＯ膜３２、絶縁層１２、および第１配線層Ｍ１が順次エッチングされ、貫通孔３０が第１配線層Ｍ１を貫通する深さにまで達する。
【００４１】
このとき、エッチングの終盤では、徐々にエッチングガスの量を低減すると共に、デポガスの量を増大させる。これにより、図４Ｂに白抜き矢印で示すような横方向へエッチングを進行させずに、貫通孔３０の底部を椀形状にすることができる。このように、本実施形態に係る貫通孔３０は、底部にノッチが形成されることがなく、底部の形状が縦孔部分から滑らかに連続する椀形状となる。
【００４２】
その後、貫通孔３０の表面に付着しているデポ膜を有機薬液によって除去する。続いて、貫通孔３０の底面、貫通孔３０の側面、およびＳｉＯ膜３２の上面の全体に、スパッタリングによって、膜厚が２００ｎｍ〜４００ｎｍのＴｉ（チタン）、Ｃｕ（銅）、またはＴｉ（チタン）及びＣｕ（銅）の薄膜を成膜することでシードメタル膜３１を形成する。
【００４３】
最後に、シードメタル膜３１の表面に、電界メッキによって膜厚が５μｍ程度のＣｕ（銅）膜を成長させてＲＤＬ膜３を形成することにより、図２に示すＴＳＶ１４を形成する。なお、ＲＤＬ膜３を形成する工程では、電界メッキを行う前に、ＲＤＬ膜３の形成位置以外の部分をレジストによってマスクする。
【００４４】
そして、ＲＤＬ膜３の形成後に、レジストを除去する。このとき、貫通孔３０の底部にノッチがある場合、ノッチ内にレジストの残さが残り、ＲＤＬ膜３に亀裂が生じる原因となるが、上述したように、本実施形態では、貫通孔３０の底部にノッチが形成されない。これにより、実施形態に係るＴＳＶ１４は、ＲＤＬ膜３に亀裂が生じることを抑制することができるので、接触不良の発生を未然に防止することができる。
【００４５】
なお、図２に示したＴＳＶ１４の形状は、実施形態に係るＴＳＶの一例である。実施形態に係るＴＳＶは、図２に示す形状以外に種々の変形が可能である。以下、図５Ａ〜図８Ｂを参照し、実施形態の変形例に係るＴＳＶの形状について説明する。
【００４６】
図５Ａは、実施形態の変形例１に係るＴＳＶの断面を示す説明図である。図５Ｂは、実施形態の変形例２に係るＴＳＶの断面を示す説明図である。図６Ａは、実施形態の変形例３に係るＴＳＶの断面を示す説明図である。図６Ｂは、実施形態の変形例４に係るＴＳＶの断面を示す説明図である。図６Ｃは、実施形態の変形例５に係るＴＳＶの断面を示す説明図である。
【００４７】
また、図７Ａは、実施形態の変形例６に係るＴＳＶの断面を示す説明図である。図７Ｂは、実施形態の変形例７に係るＴＳＶの断面を示す説明図である。図８Ａは、実施形態の変形例８に係るＴＳＶの断面を示す説明図である。図８Ｂは、実施形態の変形例９に係るＴＳＶの断面を示す説明図である。
【００４８】
図５Ａに示すように、変形例１に係るＴＳＶは、底部の形状だけが図２に示すＴＳＶ１４とは異なり、底部が深い位置になるほど先細りとなる円錐形状をしている。かかる円錐形状の底部は、貫通孔３０を形成するエッチングの終盤で、エッチングガスの量およびデポガスの量の比率調整を行うことで形成することができる。
【００４９】
変形例１に係るＴＳＶは、図２に示すＴＳＶ１４と同様に、第１配線層Ｍ１を貫通する深さまで達しており、側周面で第１配線層Ｍ１に接続されている。かかるＴＳＶは、第１配線層Ｍ１をエッチングストッパとして使用せずに形成される。
【００５０】
このため、変形例１に係るＴＳＶは、底部にノッチが形成されないので、ＲＤＬ膜３に接続不良が発生することを抑制することにより、半導体装置の歩留まりを向上させることができる。
【００５１】
また、変形例１に係るＴＳＶは、第１配線層Ｍ１との接続面が傾斜面となっているため、図２に示すＴＳＶ１４と同様に、第１配線層Ｍ１との接続面積を大きくとることができるので、接続抵抗を低減することが可能である。
【００５２】
また、図５Ｂに示すように、変形例２に係るＴＳＶは、底部の形状だけが図２に示すＴＳＶ１４とは異なり、底部が水平面形状をしている。かかる水平面形状の底部は、貫通孔３０を形成するエッチングの終盤でエッチングガスの量およびデポガスの量を変更せずにエッチングを終了することで形成することができる。
【００５３】
変形例２に係るＴＳＶは、図２に示すＴＳＶ１４と同様に、第１配線層Ｍ１を貫通する深さまで達しており、側周面で第１配線層Ｍ１に接続されている。かかるＴＳＶは、第１配線層Ｍ１をエッチングストッパとして使用せずに形成される。
【００５４】
このため、変形例２に係るＴＳＶは、底部にノッチが形成されないので、ＲＤＬ膜３に接続不良が発生することを抑制することにより、半導体装置の歩留まりを向上させることができる。
【００５５】
また、図６Ａに示すように、変形例３に係るＴＳＶは、ロジック基板１０における深さが図２に示すＴＳＶ１４よりも深く、第３配線層Ｍ３を貫通する深さにまで達している点だけが図２に示すＴＳＶ１４とは異なる。
【００５６】
また、図６Ｂに示すように、変形例４に係るＴＳＶは、ロジック基板１０における深さが図５Ａに示す変形例１のＴＳＶよりも深く、第３配線層Ｍ３を貫通する深さにまで達している点だけが図５Ａに示す変形例１のＴＳＶとは異なる。
【００５７】
また、図６Ｃに示すように、変形例５に係るＴＳＶは、ロジック基板１０における深さが図５Ｂに示す変形例２のＴＳＶよりも深く、第３配線層Ｍ３を貫通する深さにまで達している点だけが図５Ｂに示す変形例２のＴＳＶとは異なる。
【００５８】
これら変形例３〜５のＴＳＶによれば、第１〜第３配線層Ｍ１，Ｍ２，Ｍ３を一度に接続することができ、図２に示すＴＳＶ１４と同様に、ＲＤＬ膜３に接続不良が発生することを抑制することにより、半導体装置の歩留まりを向上させることができる。
【００５９】
なお、変形例３〜５のＴＳＶは、第２配線層Ｍ２を貫通する深さであってもよい。つまり、実施形態に係るＴＳＶは、配線層を貫通する深さがあれば、貫通する配線層の数に制限はない。
【００６０】
また、実施形態に係るＴＳＶは、底部が先細りとなる形状であれば、必ずしも配線層を貫通している必要はない。例えば、図７Ａに示すように、変形例６に係るＴＳＶは、第１配線層Ｍ１を貫通することなく、底面で第１配線層Ｍ１の上面に接続される。なお、変形例６の底面形状は、図２に示すＴＳＶ１４と同様の椀形状である。
【００６１】
かかるＴＳＶを形成する場合には、第１配線層Ｍ１をエッチングストッパとして使用して貫通孔３０を形成する。ただし、貫通孔３０を形成するエッチングの終盤では、エッチングガスの量およびデポガスの量の比率調整を行うことで貫通孔３０の底部を椀形状にする。これにより、貫通孔３０の底部にノッチが形成されることを防止することができる。
【００６２】
したがって、変形例６のＴＳＶは、図２に示すＴＳＶ１４と同様に、ＲＤＬ膜３に接続不良が発生することを抑制することにより、半導体装置の歩留まりを向上させることができる。
【００６３】
また、図７Ｂに示すように、変形例７に係るＴＳＶは、第１配線層Ｍ１を貫通することなく、円錐形状の底部における先端部分で第１配線層Ｍ１の上面に接続される。かかるＴＳＶによっても、図７Ａに示すＴＳＶと同様に、ＲＤＬ膜３に接続不良が発生することを抑制することにより、半導体装置の歩留まりを向上させることができる。
【００６４】
また、実施形態に係るＴＳＶは、例えば、ロジック基板１０の絶縁層１２における第１配線層Ｍ１よりも浅い位置に、例えば、タングステン等の金属材料によって形成される配線層が設けられた半導体装置にも適用することが可能である。
【００６５】
例えば、図８Ａに示すように、変形例８に係るＴＳＶは、絶縁層１２における最浅層に設けられるタングステン等の金属によって形成されたＬＩＣ（Local  Inter  Connect）等の金属配線層Ｍ０を貫通し、側周面で金属配線層Ｍ０に接続される。なお、変形例８のＴＳＶにおける底部は、椀形状をなしている。
【００６６】
また、図８Ｂに示すように、変形例９に係るＴＳＶは、金属配線層Ｍ０を貫通し、側周面で金属配線層Ｍ０に接続される。なお、変形例９のＴＳＶにおける底部は、円錐形状をなしている。このように、変形例８，９に係るＴＳＶは、ＬＩＣを備える半導体装置に適用することで、ＬＩＣを備える半導体装置の歩留まりを向上させることができる。
【００６７】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【００６８】
なお、本技術は以下のような構成も取ることができる。
（１）
配線層が埋設される基板と、
前記基板の主面から深さ方向へ延伸して前記配線層を貫通し、側周面で前記配線層に接続されるビアと
を有する半導体装置。
（２）
前記ビアは、
底部が先細り形状である、（１）に記載の半導体装置。
（３）
前記ビアは、
底部が椀形状をなす、（２）に記載の半導体装置。
（４）
前記ビアは、
底部が円錐形状をなす、（２）に記載の半導体装置。
（５）
前記ビアは、
底部が平面形状をなす、（２）に記載の半導体装置。
（６）
前記ビアは、
積層される複数の前記配線層を貫通する、（１）〜（５）のいずれかに記載の半導体装置。
（７）
前記ビアは、
積層される複数の前記配線層のうち、最浅層に設けられる金属材料によって形成された配線層に接続される、（１）〜（５）のいずれかに記載の半導体装置。
（８）
配線層が埋設される基板と、
前記基板の主面から深さ方向へ延伸し、先細り形状をなす底部の一部で前記配線層の表面に接続されるビアと
を備える半導体装置。
【符号の説明】
【００６９】
１  半導体装置
１０  ロジック基板
１１  Ｓｉ基板
１２  絶縁層
１３  多層配線層
１４  ＴＳＶ
１５  はんだバンプ
２０  センサ基板
２１  Ｓｉ基板
２２  ガラスカバー
２３  支持部材
２４  ＣＭＯＳイメージセンサ
２５  マイクロレンズ
３  ＲＤＬ膜
３１  シードメタル膜
３２  ＳｉＯ膜
Ｍ０  金属配線層
Ｍ１  第１配線層
Ｍ２  第２配線層
Ｍ３  第３配線層
１００  実装基板
１０１  接続端子
【図１】
2020098849.tif 000003
【図２】
2020098849.tif 000004
【図３Ａ】
2020098849.tif 000005
【図３Ｂ】
2020098849.tif 000006
【図３Ｃ】
2020098849.tif 000007
【図４Ａ】
2020098849.tif 000008
【図４Ｂ】
2020098849.tif 000009
【図４Ｃ】
2020098849.tif 000010
【図５Ａ】
2020098849.tif 000011
【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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