(57)【要約】【課題】ショットキダイオードを内蔵するＳｉＣ−ＭＯＳＦＥＴにおいて、終端部に形成される第２ウェル領域がバイポーラ通電して耐圧が低下する場合があった。【解決手段】ショットキダイオードを内蔵するＳｉＣ−ＭＯＳＦＥＴにおいて、終端部に形成される第２ウェル領域上に第２ウェル領域とショットキ接続する導電性層を設け、導電性層をＭＯＳＦＥＴのソース電極と電気的に接続させる。導電性層とソース電極とだけを接続させる導電性層コンタクトホールを設ける。【選択図】図２
2020096202.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素の半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
ソース電極に接続された第１導電型のソース領域を有するＭＯＳＦＥＴが前記ドリフト層に周期的に配置される活性領域と、
前記活性領域とは別に前記ドリフト層に設けられる終端領域と、
前記終端領域における前記ドリフト層の表層に設けられる、第２導電型の第２ウェル領域と、
前記第２ウェル領域の底面より上部に前記第２ウェル領域とオーミック接続しないように形成された、前記第２ウェル領域よりシート抵抗が低い導電性層と、
前記導電性層と前記ソース電極とをオーミック接続させ、前記導電性層と前記第２ウェル領域とをオーミック接続させない導電性層コンタクトホールと
を備えたことを特徴とする炭化珪素半導体装置。
【請求項２】
第１導電型の炭化珪素の半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
第１導電型のソース領域および第２導電型の第１ウェル領域を有し、前記第１ウェル領域とオーミック接続するオーミック電極を備えるＭＯＳＦＥＴが前記ドリフト層に周期的に配置される活性領域と、
前記活性領域とは別に前記ドリフト層に設けられる終端領域と、
前記ＭＯＳＦＥＴ内の第２導電型の前記第１ウェル領域の少なくとも１つと接続され、かつ、前記終端領域における前記ドリフト層の表層に設けられる、第２導電型の第２ウェル領域と、
前記第１ウェル領域上の絶縁膜上、および、前記第２ウェル領域上の絶縁膜上に形成されるゲート電極と、
前記第２ウェル領域の上方に形成され、かつ、前記ゲート電極に接続されるゲートパッドと、
前記第２ウェル領域の底面よりも上部に前記第２ウェル領域とオーミック接続しないように形成され、前記ゲートパッドの下部に形成された前記第２ウェル領域の半分以上の面積を有し、かつ、前記第２ウェル領域よりもシート抵抗が低い導電性層と、
前記オーミック電極および前記導電性層とに接続されるソース電極とを備え、
前記第２ウェル領域は、前記第１ウェル領域上の第１ウェル領域コンタクトホールを介して前記ソース電極とオーミック接続する、
ことを特徴とする炭化珪素半導体装置。
【請求項３】
前記ＭＯＳＦＥＴは、第２導電型の前記第２ウェル領域と第１導電型の前記ドリフト層とから形成されるｐｎダイオードの動作電圧よりも低い立ち上がり電圧のユニポーラ型のダイオードを備える、
請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ユニポーラ型のダイオードは、前記第１ウェル領域上に形成された第１導電型の層である、
請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記ユニポーラ型のダイオードは、前記活性領域に形成されたショットキーバリアダイオードである、
請求項３に記載の炭化珪素半導体装置。
【請求項６】
前記導電性層は、前記第２ウェル領域の断面横方向の幅の半分以上の幅に渡って形成されていることを特徴とする、
請求項１から５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記導電性層が、前記第２ウェル領域上の表層部に形成された第１導電型の炭化珪素からなる炭化珪素導電性層であることを特徴とする、
請求項１から６のいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
前記導電性層が、多結晶シリコンからなることを特徴とする、
請求項１から６のいずれか１項に記載の炭化珪素半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素で構成される炭化珪素半導体装置および電力変換装置に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を用いて構成されるｐｎダイオードに、順方向電流すなわちバイポーラ電流を流し続けると、結晶中に積層欠陥が発生して順方向電圧がシフトするという信頼性上の問題が知られている。これは、ｐｎダイオードを通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーにより、炭化珪素基板に存在する基底面転位などを起点として、面欠陥である積層欠陥が拡張するためと考えられている。この積層欠陥は、電流の流れを阻害するため、積層欠陥の拡張により電流が減少して順方向電圧が増加し、半導体装置の信頼性の低下を引き起こす。
【０００３】
このような順方向電圧の増加は、炭化珪素を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においても同様に発生する。縦型ＭＯＳＦＥＴは、ソース−ドレイン間に寄生ｐｎダイオード（ボディダイオード）を備えており、順方向電流がこのボディダイオードに流れると、縦型ＭＯＳＦＥＴにおいてもｐｎダイオードと同様の信頼性低下を引き起こす。ＳｉＣ−ＭＯＳＦＥＴのボディダイオードをＭＯＳＦＥＴの還流ダイオードとして用いる場合には、このＭＯＳＦＥＴ特性の低下が発生する場合がある。
【０００４】
上記のような寄生ｐｎダイオードへの順方向電流通電による信頼性上の問題を解決する方法として、一つには、特許文献１にて示されるように、寄生ｐｎダイオードに順方向電流を長時間流すストレス印加を行ない、ストレス印加前後での順方向電圧の変化を測定して、順方向電圧の変化の大きい素子を製品から排除（スクリーニング）する方法がある。しかしながら、この方法では、通電時間が長くなり、欠陥の多いウエハを使用すると不良品が多く発生するというデメリットがある。
【０００５】
また、別の方法として、ＭＯＳＦＥＴ等ユニポーラ型のトランジスタである半導体装置に、ユニポーラ型のダイオードを還流ダイオードとして内蔵させて使用する方法がある。例えば特許文献２、特許文献３には、ユニポーラ型のダイオードとしてショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）をＭＯＳＦＥＴのユニットセル内に内蔵させる方法が記載されている。
【０００６】
このような活性領域にユニポーラ型、すなわち多数キャリアのみで通電するダイオードを内蔵したユニポーラ型トランジスタを炭化珪素半導体装置に適用した場合、ユニポーラ型ダイオードの拡散電位すなわち通電動作が始まる電圧をｐｎ接合の拡散電位よりも低く設計することにより、還流動作時にボディダイオードにバイポーラ電流が流れないようにして、活性領域のユニポーラ型トランジスタの特性劣化を抑制することができる。
【０００７】
また、例えば特許文献４のように、活性領域を形成するｐ型のウェル領域上にｎ型のチャネルエピ層を形成し、このチャネルエピ層が閾値電圧以下のゲート電圧にてユニポーラ型のダイオードとして動作するようにし、かつ、このユニポーラ型のダイオードの立ち上がり電圧をｐ型のウェル領域とｎ型のドリフト層とから形成されるｐｎダイオードの動作電圧よりも低く設計したＭＯＳＦＥＴにおいても、ＳＢＤを内蔵したＭＯＳＦＥＴと同様の効果が期待できる。このＭＯＳＦＥＴも活性領域にユニポーラ型のダイオードを内蔵したユニポーラ型のトランジスタの一つと言うことができる。
【０００８】
しかしながら、活性領域にユニポーラ型ダイオードが内蔵されたユニポーラ型トランジスタにおいても、終端領域すなわち活性領域以外の領域では、構造上ユニポーラ型ダイオードを配置し難いところに寄生ｐｎダイオードが形成される箇所ができることがある。
【０００９】
例えば、ゲートパッド近傍や半導体装置終端部近傍の領域では、ソース電極よりも外周側に張り出した終端ウェル領域が形成されており、終端ウェル領域とドリフト層との間で寄生ｐｎダイオードを形成している。そして、この箇所では、ショットキ電極が形成されておらず、ユニポーラ型ダイオードが形成されていない。終端ウェル領域ではショットキ電極が無いため、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにソース電極とドレイン電極との間の電圧が印加され、このｐｎダイオードにバイポーラ電流が流れることになる。
【００１０】
このような箇所に基底面転位などの起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が低下してしまうことがある。具体的にはトランジスタがオフ状態のときに漏れ電流が発生し、漏れ電流による発熱によって素子や回路が破壊してしまうことがある。
【００１１】
この問題を回避するためには、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにバイポーラ電流が流れないようにすればよく、例えば半導体装置が動作中にソース−ドレイン間の印加電圧を一定値以下に制限すればよい。そのためには、チップサイズを拡大させて、１チップ当たりの内蔵されたＳＢＤの微分抵抗を低減することにより、還流電流が流れた際に発生するソース−ドレイン間電圧を低減すればよい。そうすると、チップサイズが大きくなり、コストが増大するデメリットが生じる。
【００１２】
また、チップサイズを拡大することなく、終端ウェル領域とドリフト層によって形成されるｐｎダイオードの順方向動作を抑制する方法として、終端ウェル領域の各箇所と、ソース電極の間に形成される通電経路の抵抗を高める方法がある。通電経路の抵抗を高める方法には、終端ウェル領域とソース電極とのコンタクト抵抗を高める方法（例えば特許文献５）などがある。このような構成にすると、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにバイポーラ電流が流れた際に、コンタクト抵抗の抵抗成分によって電圧降下が生じるため、終端ウェル領域の電位がソース電位と乖離し、その分、ｐｎダイオードにかかる順方向電圧が低減する。したがって、バイポーラ電流の通電を抑制することができる。
【００１３】
さらに、炭化珪素に代表されるワイドギャップ半導体装置において特に顕著な現象として、スイッチング時にウェル領域に流れる変位電流によって素子が破壊される場合があることが知られている。ＭＯＳ構造を有する炭化珪素半導体装置がスイッチングしたときに、比較的面積の大きなｐ型のウェル領域内を素子の平面方向に変位電流が流れ、この変位電流とウェル領域のシート抵抗とによって、ウェル領域内に高電圧が発生する。そして、ウェル領域上に絶縁膜を介して形成された電極との間で絶縁膜の絶縁破壊が起こることにより、素子が破壊される。例えば、ウェル領域の電位が５０Ｖ以上に変動し、その上に、厚さ５０ｎｍの酸化珪素膜を介して電位がおよそ０Ｖのゲート電極が形成されている場合、酸化珪素膜に１０ＭＶ／ｃｍといった高電界が印加され、酸化珪素膜が絶縁破壊する場合がある。
【００１４】
この現象が炭化珪素に代表されるワイドギャップ半導体装置において顕著に発生する理由は以下の２つの原因による。
【００１５】
一つは、炭化珪素等のワイドギャップ半導体に形成したｐ型ウェル領域の不純物準位がシリコンに形成したｐ型ウェル領域のそれと比べて深いため、ワイドギャップ半導体のｐ型ウェル領域のシート抵抗がシリコンのそれより格段に高くなるためである。
【００１６】
もう一つは、シリコン半導体に比べワイドギャップ半導体の絶縁破壊電界が高いことを活かして低抵抗で不純物濃度が高いｎ型ドリフト層をワイドギャップ半導体で使用することにより、ｎ型ドリフト層とｐ型ウェル領域との間に形成されるｐｎ接合にできる空乏層の容量がワイドギャップ半導体ではシリコンに比べて非常に大きくなり、その結果、スイッチング時に大きな変位電流が流れるためである。
【００１７】
変位電流は、スイッチング速度が大きくなるほど大きくなり、ウェル領域に発生する電圧も高くなるが、この変位電流によって発生する電圧を低減する方法として、例えば、ｐ型ウェル領域の一部に低抵抗なｐ型層を形成する方法が提案されている（例えば特許文献６）。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０１４−１７５４１２号公報
【特許文献２】特開２００３−０１７７０１号公報
【特許文献３】国際公開第２０１４／０３８１１０号
【特許文献４】国際公開第２０１３／０５１１７０号
【特許文献５】国際公開第２０１４／１６２９６９号
【特許文献６】国際公開第２０１０／０９８２９４号
【発明の概要】
【発明が解決しようとする課題】
【００１９】
これまで説明してきたように、終端ウェル領域における還流動作時のバイポーラ電流通電を抑制するために、終端ウェル領域の平面方向抵抗を大きくした方がよいという課題と、スイッチング時に終端ウェル領域などの面積の大きなウェル領域に流れる変位電流によって発生する電圧を低減するために、ウェル領域の平面方向抵抗を低減した方がよいという課題がある。このような二律背反の課題があるために、これまでは、還流動作時のバイポーラ電流低減とスイッチング時の素子破壊防止の課題解決を両立させる方法は知られていなかった。
【００２０】
本発明は、上述のような課題を解決するためになされたもので、還流動作時のバイポーラ電流を低減させ、かつ、スイッチング時の素子破壊を抑制する、信頼性を高めた炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明にかかる炭化珪素半導体装置は、第１導電型の炭化珪素の半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、ソース電極に接続された第１導電型のソース領域を有するＭＯＳＦＥＴが前記ドリフト層に周期的に配置される活性領域と、前記活性領域とは別に前記ドリフト層に設けられる終端領域と、前記終端領域における前記ドリフト層の表層に設けられる、第２導電型の第２ウェル領域と、前記第２ウェル領域の底面より上部に前記第２ウェル領域とオーミック接続しないように形成された、前記第２ウェル領域よりシート抵抗が低い導電性層と、前記導電性層と前記ソース電極とをオーミック接続させ、前記導電性層と前記第２ウェル領域とをオーミック接続させない導電性層コンタクトホールとを備えたものである。
【発明の効果】
【００２２】
本発明にかかる炭化珪素半導体装置によれば、還流動作時バイポーラ電流を低減でき、かつ、スイッチング時の素子破壊を抑制することができ、素子の信頼性を高めることができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の実施の形態１に係る炭化珪素半導体装置を上面から見た平面模式図である。
【図２】この発明の実施の形態１に係る炭化珪素半導体装置の断面模式図である。
【図３】この発明の実施の形態１に係る炭化珪素半導体装置の平面模式図である。
【図４】この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の平面模式図である。
【図５】この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図６】この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の平面模式図である。
【図７】この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の平面模式図である。
【図８】この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図９】この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。
【図１０】この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。
【図１１】この発明の実施の形態３に係る炭化珪素半導体装置の断面模式図である。
【図１２】この発明の実施の形態４に係る炭化珪素半導体装置の断面模式図である。
【図１３】この発明の実施の形態５に係る炭化珪素半導体装置の断面模式図である。
【図１４】この発明の実施の形態６に係る炭化珪素半導体装置の断面模式図である。
【図１５】この発明の実施の形態６に係る炭化珪素半導体装置の断面模式図である。
【図１６】この発明の実施の形態６に係る炭化珪素半導体装置の平面模式図である。
【図１７】この発明の実施の形態７に係る炭化珪素半導体装置の断面模式図である。
【図１８】この発明の実施の形態８に係る炭化珪素半導体装置の平面模式図である。
【図１９】この発明の実施の形態９に係る炭化珪素半導体装置の断面模式図である。
【図２０】この発明の実施の形態９に係る別の構成の炭化珪素半導体装置の断面模式図である。
【図２１】この発明の実施の形態９に係る別の構成の炭化珪素半導体装置の平面模式図である。
【図２２】この発明の実施の形態９に係る別の構成の炭化珪素半導体装置の平面模式図である。
【図２３】この発明の実施の形態１０に係る炭化珪素半導体装置の断面模式図である。
【図２４】この発明の実施の形態１１に係る電力変換装置の構成を示す模式図である。
【発明を実施するための形態】
【００２４】
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００２５】
本明細書に記載の実施の形態においては、半導体装置の一例として、炭化珪素（ＳｉＣ）半導体装置であり、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。電位の高低についての記述は、第１導電型をｎ型、第２導電型をｐ型とした場合に対する記述であり、第１導電体をｐ型、第２導電型をｎ型とした場合には、電位の高低の記述も逆になる。
【００２６】
さらに、半導体装置全体のうち、ユニットセルが周期的に並ぶ活性領域以外の領域を、本願では終端領域と呼んで説明する。
【００２７】
実施の形態１．
まず、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を説明する。
【００２８】
図１は、実施の形態１にかかる炭化珪素半導体装置であるショットキダイオード（ＳＢＤ）内蔵炭化珪素ＭＯＳＦＥＴ（ＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴ）を上面から見た平面模式図である。図１において、ＳｉＣ−ＭＯＳＦＥＴの上面の一部にはゲートパッド８１が形成されており、これに隣接してソース電極８０が形成されている。また、ゲートパッド８１から延びるように、ゲート配線８２が形成されている。
【００２９】
図２は、図１のソース電極８０から炭化珪素半導体装置の外周部のゲート配線８２にかけてのａ−ａ’部分の断面を模式的に示す断面模式図である。また、図３は、図１の上面図の主に炭化珪素半導体部分を記載した平面模式図である。
【００３０】
図２において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。図１で説明したゲート配線８２が設けられている領域にほぼ対応する位置のドリフト層２０の表層部には、図３に示すように、ｐ型の炭化珪素で構成される第２ウェル領域３１が設けられている。
【００３１】
図１で説明したソース電極８０が設けられている領域の下部には、ドリフト層２０の表層部に、ｐ型の炭化珪素で構成される第１ウェル領域３０が複数設けられている。第１ウェル領域３０のそれぞれの表層部には、第１ウェル領域３０の外周から所定の間隔だけ内部に入った位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。
【００３２】
各第１ウェル領域３０の表層部のソース領域４０のさらに内側の第１ウェル領域３０の表層部には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３２が形成されており、そのさらに内部には、第１ウェル領域３０を貫通する、炭化珪素で構成される第１離間領域２１が形成されている。第１離間領域２１は、ドリフト層２０と同じｎ型であり、第１離間領域２１のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
【００３３】
この第１離間領域２１の表面側には、第１離間領域２１とショットキ接続する第１ショットキ電極７１が形成されている。ここで、第１ショットキ電極７１は、上面から見て、少なくとも対応する第１離間領域２１を含むように形成されていることが望ましい。
【００３４】
また、ソース領域４０の表面上には、オーミック電極７０が形成されており、オーミック電極７０、第１ショットキ電極７１およびコンタクト領域３２に接続されるソース電極８０がこれらの上に形成されている。第１ウェル領域３０は、低抵抗のコンタクト領域３２を介してオーミック電極７０と電子と正孔との授受を容易に行なうことができる。
【００３５】
隣接する第１ウェル領域３０間のドリフト層２０の領域は、ｎ型の第２離間領域２２となっている。第２離間領域２２のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。隣接する第１ウェル領域３０、その間の第２離間領域２２、およびそれぞれの第１ウェル領域３０内のソース領域４０の表面上には、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０上の少なくとも第１ウェル領域３０の上部には、ゲート電極６０が形成されている。ゲート電極６０が形成されている箇所の下部で、ゲート絶縁膜５０を介して対向する第１ウェル領域３０の表層部を、チャネル領域と呼ぶ。
【００３６】
炭化珪素半導体装置の最外周の第１ウェル領域３０の外側には第２ウェル領域３１が形成されており、第１ウェル領域３０と第２ウェル領域３１との間には、第３離間領域２３が形成されている。第３離間領域２３は、ドリフト層２０と同じｎ型であり、第３離間領域２３のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
【００３７】
また、第２ウェル領域３１上にも、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０の上部には、第１ウェル領域３０上に形成されたゲート電極６０と電気的に接続されたゲート電極６０が形成されている。
【００３８】
第２ウェル領域３１の表面上の大部分の領域には、導電性層４７が形成されている。導電性層４７は、第２ウェル領域３１よりシート抵抗が低く、ｐ型の第２ウェル領域３１に対してオーミック接続しない材料で構成されている。導電性層４７は、第２ウェル領域３１の断面横方向の幅の半分以上の幅に渡って形成されている。導電性層４７が第２ウェル領域３１の断面横方向の幅の半分以上の幅で形成されている箇所は、全断面である必要は無く、一部の断面だけであってもよい。
【００３９】
また、導電性層４７は、例えば多結晶シリコン材料で、厚さが５０ｎｍ以上、１０００ｎｍ以下のものを使用すればよい。
【００４０】
多結晶シリコン製の導電性層４７の導電型は、ｎ型であってもｐ型であってもよいが、ここではｎ型とする。なお、多結晶シリコンの導電性層４７がｎ型であろうとｐ型であろうと、４Ｈ−ＳｉＣで構成される第２ウェル領域３１に対してショットキ接続されると呼ぶことにする。
【００４１】
これは、炭化珪素の価電子帯のエネルギー準位がシリコンと比較して深いエネルギー準位にあるため、炭化珪素と多結晶シリコンを接触させた際に、多結晶シリコン中のキャリア（電子、正孔の両方のキャリア）に対して、炭化珪素の価電子帯が大きな障壁高さを有するためである。
【００４２】
この場合、第２ウェル領域３１と導電性層４７との間のショットキ接続の拡散電位以上の電圧がこのショットキ接続部に印加されると、第２ウェル領域３１の多数キャリアである正孔がソース電極８０へ移動することができる。反対に、ソース電極８０から導電性層４７を経由して第２ウェル領域３１に向けての第２ウェル領域３１の多数キャリアである正孔の注入は、遮断できる。
【００４３】
また、ゲート電極６０とソース電極８０との間には、層間絶縁膜５５が形成されている。さらに、第２ウェル領域３１の上方のゲート電極６０とゲート配線８２とは、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また、第２ウェル領域３１の外周側、すなわち、第１ウェル領域３０と反対側には、ｐ型で炭化珪素のＪＴＥ領域３７が形成されている。ＪＴＥ領域３７の不純物濃度は、第２ウェル領域３１の不純物濃度より低いものとする。
【００４４】
第２ウェル領域３１上、および、その上に形成された導電性層４７上には、ゲート絶縁膜５０より膜厚の大きなフィールド絶縁膜５１、または、ゲート絶縁膜５０が形成されている。導電性層４７の表面上のゲート絶縁膜５０またはフィールド絶縁膜５１の一部には開口、すなわち、導電性層コンタクトホール９１が形成されており、その開口を通じて、導電性層４７がその上部に形成されたソース電極８０とオーミック接続されている。導電性層コンタクトホール９１は、層間絶縁膜５５をも貫通し、導電性層４７とソース電極８０とをオーミック接続させ、導電性層４７と第２ウェル領域３１とを接続させないものとする。また、導電性層４７は、導電性層コンタクトホール９１の径より大きい面積を有する。
【００４５】
ここで、第２ウェル領域３１はソース電極８０と直接オーミック接続されていないものとする。
【００４６】
活性領域においては、層間絶縁膜５５およびゲート絶縁膜５０を貫通して形成された第１ウェル領域コンタクトホール９０を介して、オーミック電極７０、第１ショットキ電極７１およびコンタクト領域３２上のソース電極８０が層間絶縁膜５５上のソース電極８０と接続されている。
【００４７】
半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
【００４８】
次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。
【００４９】
まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、化学気相堆積法（ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、１×１０１５から１×１０１７ｃｍ−３の不純物濃度でｎ型、５から５０μｍの厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
【００５０】
つづいて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７から１×１０１９ｃｍ−３の範囲でありドリフト層２０の不純物濃度より高くする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域が第１ウェル領域３０および第２ウェル領域３１となる。
【００５１】
次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物濃度であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１６から１×１０１８ｃｍ−３の範囲でありドリフト層２０の不純物濃度より高く、かつ、第１ウェル領域３０の不純物濃度よりも低いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。同様に、所定の領域に第１ウェル領域３０の不純物濃度より高い不純物濃度でＡｌをイオン注入することにより、コンタクト領域３２を形成する。
【００５２】
つづいて、ドリフト層２０の表面の第１ウェル領域３０の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８から１×１０２１ｃｍ−３の範囲であり、第１ウェル領域３０のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
【００５３】
次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００から１９００℃の温度で、３０秒から１時間のアニールを行う。このアニールにより、イオン注入されたＮ及びＡｌを電気的に活性化させる。
【００５４】
つづいて、ＣＶＤ法、フォトリソグラフィ技術等を用いて、第２ウェル領域３１上にｎ型多結晶シリコンで構成される導電性層４７を形成する。また、ＣＶＤ法、フォトリソグラフィ技術等を用いて、第１ウェル領域３０が形成された領域にほぼ対応する活性領域を除く領域の半導体層の上に、膜厚が０．５から２μｍの酸化珪素からなるフィールド絶縁膜５１を形成する。
【００５５】
次に、フィールド絶縁膜５１に覆われていない炭化珪素表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。つづいて、ゲート絶縁膜５０およびフィールド絶縁膜５１の上に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。つづいて、層間絶縁膜５５とゲート絶縁膜５０を貫き、活性領域内のコンタクト領域３２とソース領域４０とに到達する第１ウェル領域コンタクトホール９０を形成し、同時に、導電性層４７に到達する導電性層コンタクトホール９１を形成する。
【００５６】
次に、スパッタ法等によりＮｉを主成分とする金属膜を形成後、６００から１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と第１ウェル領域コンタクトホール９０内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の残留した金属膜をウェットエッチングにより除去する。これにより、残ったシリサイドがオーミック電極７０となる。このようにして、オーミック電極７０が形成される。
【００５７】
つづいて、半導体基板１０の裏面（第２主面）にＮｉを主成分とする金属膜を形成、熱処理することにより、半導体基板１０の裏側に裏面オーミック電極（図示せず）を形成する。
【００５８】
次に、フォトレジスト等によるパターニングを用いて、第１離間領域２１上の層間絶縁膜５５およびゲート絶縁膜５０を除去し、また、ゲートコンタクトホール９５となる位置の層間絶縁膜５５を除去する。除去する方法としては、ショットキ界面となる炭化珪素層の表面にダメージを与えないウェットエッチングとする。
【００５９】
つづいて、スパッタ法等により、ショットキ電極となる金属膜を堆積し、フォトレジスト等によるパターニングを用いて、第１ウェル領域コンタクトホール９０内の第１離間領域２１上に第１ショットキ電極７１を形成する。
【００６０】
次に、ここまで処理してきた基板の表面にスパッタ法又は蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィ技術により所定の形状に加工することで、ソース側のオーミック電極７０、第１ショットキ電極７１、導電性層４７に接触するソース電極８０、および、ゲート電極６０に接触するゲートパッド８１とゲート配線８２とを形成する。
【００６１】
さらに、基板の裏面に形成された裏面オーミック電極（図示せず）の表面上に金属膜であるドレイン電極８４を形成すれば、図１〜３に示した本実施の形態の炭化珪素半導体装置ができる。
【００６２】
次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの動作について説明する。ここで、半導体材料が４Ｈ型の炭化珪素の炭化珪素半導体装置を例に説明する。この場合ｐｎ接合の拡散電位はおおよそ２Ｖである。
【００６３】
まず還流動作の場合について説明する。
【００６４】
還流動作では、ソース電圧（ソース電極８０の電圧）に対しドレイン電圧（ドレイン電極８４の電圧）が低くなり、この間に数Ｖの電圧が発生する。第２ウェル領域３１にオーミック電極７０を経由してオーミック接続するソース電極８０がある場合、第２ウェル領域３１とドリフト層２０と間に形成されるｐｎ接合にソース−ドレイン間の電圧の多くが印加されるために、第２ウェル領域３１とドリフト層２０とで形成されるｐｎダイオードにバイポーラ電流が流れる。
【００６５】
しかしながら、本発明の炭化珪素半導体装置においては、第２ウェル領域３１がソース電極８０とオーミック接続していない。また、導電性層４７（ソース電極８０とオーミック接続されている）と第２ウェル領域３１との間のショットキダイオードには、還流動作時に逆バイアスが印加される。したがって、還流動作時には第２ウェル領域３１に多数キャリアが注入されない。よって、第２ウェル領域３１とドリフト層２０との間のｐｎ接合に順方向電流であるバイポーラ電流が流れず、ｐｎ接合の積層欠陥の拡張およびこの積層欠陥の拡張による絶縁耐圧の低下を抑制できる。
【００６６】
このとき、還流動作時に上記の効果が現れるためには、第２ウェル領域３１への多数キャリアの有効な伝導経路が、還流動作時の印加電圧によって形成されないことが必要である。すなわち、導電性層４７と第２ウェル領域３１との間のショットキ接続が還流動作時の印加電圧で逆降伏しないこと、かつ、第２ウェル領域３１−第３離間領域２３−第１ウェル領域３０からなるｐｎｐ構造が、還流動作時の印加電圧でパンチスルーしないことが必要である。
【００６７】
ここで、このパンチスルー現象について、説明しておく。
【００６８】
第２ウェル領域３１は、隣接する第１ウェル領域３０との間にｎ型の第３離間領域２３を有し、ソース電極８０にオーミック接続された第１ウェル領域３０を経由した第２ウェル領域３１のソース電極８０への伝導経路内には、第１ウェル領域３０−第３離間領域２３−第２ウェル領域３１からなるｐｎｐ構造がある。第２ウェル領域３１は直接ソース電極８０とオーミック接続されていない。
【００６９】
このｐｎｐ構造部分では、いずれの電圧方向にも逆バイアスのｐｎ接合があるため、一般的には電流が流れないが、第３離間領域２３の幅が短い場合は、パンチスルー電圧以上の電圧を印加することにより、通電する。
【００７０】
このパンチスルー電圧は、第１ウェル領域３０のｐ型不純物濃度と第２ウェル領域３１のｐ型不純物濃度がともに第３離間領域２３のｎ型不純物濃度より高いものとして、
【００７１】
【数１】
2020096202.tif 000003
【００７２】
の一次元ポアソン方程式から、ｘ＝Ｗの解として、
【００７３】
【数２】
2020096202.tif 000004
【００７４】
として導出される。ここで、ｑは素電荷、Ｎeffctは第３離間領域２３の実効不純物濃度、Ｗは第３離間領域２３の幅、εは炭化珪素半導体の誘電率である。
【００７５】
したがって、還流動作時に第２ウェル領域３１の電圧が変動しても、数２で計算されるパンチスルー電圧が第１ウェル領域３０−第３離間領域２３−第２ウェル領域３１からなるｐｎｐ構造にかからない構造にしておけばよい。
【００７６】
次に、ターンオフ動作について説明する。
【００７７】
ターンオフ動作中は、ドレイン電極８４の電位が急激に増大し、第２ウェル領域３１とドリフト層２０との間に形成されるｐｎ接合に逆バイアスが印加され、ｐｎ接合面から第２ウェル領域３１とドリフト層２０との両側に空乏層が広がる。この時、この空乏層の広がりによって第２ウェル領域３１内の空乏化していない領域の正孔密度が増大し、これが導電性層４７を介してソース電極８０に向かうが、ソース電極８０とコンタクトしている箇所（導電性層コンタクトホール９１）から平面方向に離れた箇所で発生した第２ウェル領域３１内の正孔は、第２ウェル領域３１内または導電性層４７内をチップ平面方向に移動してソース電極８０に達する。この電流を変位電流と呼ぶ。この変位電流は、スイッチング速度（ｄＶ／ｄｔ）が大きいほど、大きくなる。このとき、第２ウェル領域３１から導電性層４７への電流は、このショットキダイオードの順方向に流れるため、第２ウェル領域３１と導電性層４７との間でゲート絶縁膜が絶縁破壊されるような大きな電圧は発生しない。
【００７８】
また、本実施の形態では、第２ウェル領域３１よりシート抵抗の低い導電性層４７を備えているため、第２ウェル領域３１からソース電極８０に流れる変位電流によって発生する電圧を、導電性層４７を設けていない場合より大幅に低減させることができる。
【００７９】
最後に、ターンオン動作について説明する。
【００８０】
ターンオン動作時には、オフ時に高電圧であったドレイン電極８４のドレイン電圧が、ＭＯＳＦＥＴのオン電圧に向けて急激に低下する。このとき、第２ウェル領域３１とドリフト層２０との間のｐｎ接合にできていた空乏層が急激に縮小する。これに伴い、ソース電極８０から第２ウェル領域３１に向けて、ターンオフ動作時と反対方向の変位電流が流れる。ターンオン時の変位電流についても、スイッチング速度（ｄＶ／ｄｔ）が大きいほど、大きくなる。
【００８１】
ソース電極８０とコンタクトしている箇所（導電性層コンタクトホール９１）から平面方向に離れた箇所に向けては、平面方向の変位電流が、主に、シート抵抗が低い導電性層４７を流れる。したがって、変位電流によって発生する電圧を、導電性層４７の上部に形成された絶縁層が絶縁破壊するほど高い電圧にならないようにできる。第２ウェル領域３１と導電性層４７との間は逆バイアスになり、第２ウェル領域３１と導電性層４７との間に空乏層が形成されるが、この間にはＡＣ電流が流れるので、変位電流は、シート抵抗が低い導電性層４７を主に流れる。
【００８２】
ここで、ドリフト層２０のキャリア濃度が低く導電性層４７が低抵抗であるため、第２ウェル領域３１と導電性層４７との間にできる電圧１Ｖあたりの単位面積にできる空乏層容量は、第２ウェル領域３１とドリフト層２０との間にできる電圧１Ｖあたりの単位面積にできるｐｎ接合容量より大きくなる。第２ウェル領域３１と導電性層４７との間に大きなｐｎ接合容量があるためにＡＣ的な電流が流れ易くなり、第２ウェル領域３１に高電圧を発生させることなく、ＡＣ的な変位電流を第２ウェル領域３１から導電性層４７に流すことができる。
【００８３】
また、第２ウェル領域３１と導電性層４７との間に形成されるショットキダイオードには逆バイアスが印加されるので、第２ウェル領域３１と導電性層４７との間にＤＣ電流は流れない。
【００８４】
このように、ターンオン動作時には、第２ウェル領域３１にＤＣ的な電流経路が存在しない。そのため、ターンオン動作中には第２ウェル領域３１に正孔を注入できない。したがって、ターンオン動作後には、第２ウェル領域３１にターンオフ動作時に導電性層４７を通じてソース電極８０にＤＣ電流が流れた分だけ第２ウェル領域３１に正孔が不足し、第２ウェル領域３１が負に帯電する。この帯電により、第２ウェル領域３１に負の電圧が発生する。
【００８５】
このとき、第２ウェル領域３１に発生する負の電荷量は、オフ状態にて電界Ｅが印加されているときのドリフト層２０と第２ウェル領域３１との間に出現する空乏層電荷量として、ガウスの法則（ｄｉｖＥ＝ρ／ε、Ｅ：電界、ρ：電荷密度）により、おおよその値を見積もることができる。
【００８６】
例えば電界Ｅが炭化珪素の絶縁破壊電圧に近い２ＭＶ／ｃｍであれば、第２ウェル領域３１に発生する空乏層電荷の総量は、平面方向から見た単位面積当たり約１.８μＣ／ｃｍ２となる。これだけの負の空乏層電荷が発生した場合であっても、第２ウェル領域３１上に形成されたゲート絶縁膜５０などの絶縁膜が絶縁破壊されないようにしなければならない。
【００８７】
ターンオン動作後に第２ウェル領域３１に発生する電圧をＶｏｎｐｗとした場合、Ｖｏｎｐｗは次式で表される。
【００８８】
【数３】
2020096202.tif 000005
【００８９】
ここで、Ｃｓｕｒｒｏｕｎｄ（Ｖ）は第２ウェル領域３１と外部領域との間に形成される容量であり、第２ウェル領域３１の電圧Ｖの関数である。Ｖが負の値のときにはＣｓｕｒｒｏｕｎｄ（Ｖ）の主な成分は、第２ウェル領域３１と導電性層４７との間に形成される空乏層容量になる。また、Ｑｄｒｉｆｔはオフ状態におけるドリフト層２０の空乏層電荷の総量である。Ｃｓｕｒｒｏｕｎｄ（Ｖ）を大きくすれば、ターンオン動作直後に第２ウェル領域３１に発生した負電荷を、第２ウェル領域３１と導電性層４７との間に形成される大きな空乏層容量に充電でき、Ｖｏｎｐｗの絶対値を低減することができる。
【００９０】
Ｃｓｕｒｒｏｕｎｄ（Ｖ）の具体的な構成要素には、導電性層４７と第２ウェル領域３１との間のショットキ接続部の空乏層容量、導電性層４７とドリフト層２０との間のｐｎ接合の空乏層容量、さらには、ゲート電極６０またはゲートパッド８１と第２ウェル領域３１と間の容量などがある。第２ウェル領域３１とゲート電極６０またはゲートパッド８１との容量は小さいが、ドリフト層２０と第２ウェル領域３１と間の空乏層容量に加え、この空乏層容量より大きい導電性層４７と第２ウェル領域３１と間の空乏層容量があるために、Ｃｓｕｒｒｏｕｎｄ（Ｖ）を十分大きくできるので、ターンオン時に発生する負の電荷に対しては、第２ウェル領域３１の発生電圧Ｖｏｎｐｗの絶対値をゲート絶縁膜が破壊されない程度に小さくできる。
【００９１】
また、第２ウェル領域３１と外部領域との間に形成される容量Ｃｓｕｒｒｏｕｎｄ（Ｖ）が十分に大きく無い場合であっても、第２ウェル領域３１−第３離間領域２３−第１ウェル領域３０からなるｐｎｐ構造のパンチスルー電圧を適切に設定することによって、第２ウェル領域３１に発生する電圧の上昇を抑制することができる。
【００９２】
第２ウェル領域３１−第３離間領域２３−第１ウェル領域３０からなるｐｎｐ構造のパンチスルー電圧を、還流動作時のソース−ドレイン間の発生電圧からｐｎ接合の拡散電位分を差し引いた値よりも大きく、かつ、第２ウェル領域３１上に形成された絶縁膜の破壊電圧よりも小さく、さらに望ましくは破壊電圧の半分以下となるように設計すれば、第２ウェル領域３１上に形成された絶縁膜の絶縁破壊を防止することができる。
【００９３】
このように、本実施の形態の炭化珪素半導体装置によれば、第２ウェル領域３１の上に第２ウェル領域３１とショットキ接続し第２ウェル領域３１よりシート抵抗の低い導電性層４７を設け、導電性層４７とソース電極８０とを導電性層コンタクトホール９１を介してオーミック接続しているため、ＭＯＳＦＥＴの還流動作時に、終端領域におけるバイポーラ動作を抑制することができ、また、ターンオフ、ターンオン動作時の第２ウェル領域３１上に発生する電圧を低減でき、第２ウェル領域３１上の絶縁膜の絶縁破壊を抑制できる。
【００９４】
また、ターンオン動作直後に第２ウェル領域に発生する負電荷を、第２ウェル領域３１と導電性層４７との間に形成される大きな空乏層容量に充電することにより、第２ウェル領域３１の電圧変化量を低減でき、第２ウェル領域３１上に形成された絶縁膜の絶縁破壊を防止することができる。
【００９５】
さらに、補助的な位置付けではあるが、第２ウェル領域３１と第１ウェル領域３０の間に形成されるｐｎｐ構造のパンチスルー電圧を適切に設定することによっても、第２ウェル領域３１上の絶縁膜の絶縁破壊を防止することができる。
【００９６】
なお、本実施の形態においては、第２ウェル領域３１上に形成される導電性層４７は、多結晶シリコンで形成されたものとして説明したが、導電性層４７の材料としては、これに限るものでは無く、他の半導体材料や、Ｔｉなどの第２ウェル領域３１とショットキ接続する金属などであってもよい。
【００９７】
また、第２ウェル領域３１上のゲート電極６０は、第２ウェル領域３１との間にゲート絶縁膜５０を介して形成されていると説明してきたが、ゲート電極６０と第２ウェル領域３１との間の絶縁膜は、ゲート絶縁膜５０である必要は無く、フィールド絶縁膜５１やその他の厚さの絶縁膜であってもよい。
【００９８】
さらに、ここまで、第２ウェル領域３１がソース電極８０とオーミック接続されていないとして説明してきたが、第２ウェル領域３１の一部は、ソース電極８０とオーミック接続されていてもよい。
【００９９】
図４は、本実施の形態の炭化珪素半導体装置の別の形態の、主に炭化珪素半導体部分を記載した平面模式図である。図４において、第２ウェル領域３１の一部に、第２ウェル領域３１とソース電極８０とをオーミック接続する第２ウェル領域コンタクトホール９２が形成されている。図５は、図４の第２ウェル領域コンタクトホール９２が形成されている箇所を含む断面を示した断面模式図である。図５において、第２ウェル領域コンタクトホール９２は、フィールド絶縁膜５１および層間絶縁膜５５を貫通して形成されている。また、第２ウェル領域コンタクトホール９２の下部の第２ウェル領域３１には、第２ウェル領域３１よりｐ型不純物濃度が高く低抵抗な第２ウェルコンタクト領域３６を設けてもよい。
【０１００】
第２ウェル領域コンタクトホール９２は、第２ウェル領域３１内の最短経路上で、導電性層コンタクトホール９１から断面横方向に、１０μｍ以上離れて形成されている。第２ウェル領域３１内の最短経路上の導電性層コンタクトホール９１と第２ウェル領域コンタクトホール９２との距離は、より好ましくは、５０μｍ以上であればよい。
【０１０１】
またさらに、本実施の形態では第１ウェル領域３０と第２ウェル領域３１とが離間しているとして説明してきたが、第１ウェル領域３０と第２ウェル領域３１とがつながっていてもよい。また、第１ウェル領域３０が複数あり、複数の第１ウェル領域３０が互いに離間しているものとして説明したが、複数の第１ウェル領域３０どうしがつながっていてもよい。図６に、第１ウェル領域３０と第２ウェル領域３１とがつながっており、かつ、複数の第１ウェル領域３０どうしがつながっている場合の本実施の形態の炭化珪素半導体装置の平面模式図を示す。このような場合は、第１ウェル領域３０に対して形成されている第１ウェル領域コンタクトホール９０は、第１ウェル領域３０内または第２ウェル領域３１内の最短経路上で導電性層コンタクトホール９１から断面横方向に、１０μｍ以上離れて形成されている。第１ウェル領域３０内または第２ウェル領域３１内の最短経路上の導電性層コンタクトホール９１と第１ウェル領域コンタクトホール９０との距離は、より好ましくは、５０μｍ以上であればよい。
【０１０２】
また、第１ウェル領域３０と第２ウェル領域３１とがつながっている場合であっても、図４と同様に、第２ウェル領域３１に第２ウェル領域コンタクトホール９２を設けてもよい。図７に、図６に示した炭化珪素半導体装置の第２ウェル領域３１に第２ウェル領域コンタクトホール９２を設けた場合の平面模式図を示す。この場合においても、第２ウェル領域３１内の最短経路上の導電性層コンタクトホール９１と第２ウェル領域コンタクトホール９２との距離は、１０μｍ以上、より好ましくは、５０μｍ以上であればよい。
【０１０３】
ここで、図６のように第１ウェル領域３０と第２ウェル領域３１が平面上でつながっている場合は、第２ウェル領域３１は、還流動作時の電圧印加時に、原則としてソース電極８０から電気的に分離されている必要がある。例えば、ソース電極８０接続部から離れた位置に形成された面積Ｓ（ｃｍ２）の領域の第２導電型のウェル領域に還流動作時に電流密度Ｊ（Ａ／ｃｍ２）のバイポーラ電流が流れるとする。このとき、その面積Ｓの領域とソース電極８０と間の経路の抵抗値をＲｔｏｔ（Ω）とすると、ソース電極８０の電位を０Ｖとしたときのその領域の電位Ｖｄｒｏｐ（Ｖ）は、Ｖｄｒｏｐ＝Ｊ×Ｓ×Ｒｔｏｔとなる。
【０１０４】
例えば、第１ウェル領域３０と第２ウェル領域３１とが接続された箇所において、接続箇所から第２ウェル領域３１側に１０μｍ離れた箇所に、該当箇所から接続箇所と反対方向に５０μｍの奥行きがある領域を考える。該当箇所から奥行き５０μｍの長さの領域に積層欠陥が成長しない程度の電流密度、たとえば電流密度Ｊが５Ａ／ｃｍ２のバイポーラ電流が流れたとする。また、第２ウェル領域３１のシート抵抗Ｒｓｈｅｅｔが１００ｋΩ／ｓｑと仮定する。そうすると、この場合の該当箇所から接続箇所までの電流経路の幅１μｍ当たりの抵抗値（幅１μｍ当たりのＲｔｏｔ）が１ＭΩとなり、該当箇所から奥行き５０μｍの長さの領域分のバイポーラ電流の合計２．５×１０−６Ａ（Ｊ×Ｓ）が流れることによって、該当箇所から接続箇所の間のＶｄｒｏｐは２．５Ｖとなる。この場合、接続箇所を０Ｖとして、ＶｄｒｏｐとＳｉＣのｐｎ接合の拡散電位である約２Ｖとを絶対値で足した値である約４．５Ｖから、該当箇所の還流動作時のドレイン電圧が約−４．５Ｖ（先ほどの絶対値の値をマイナスにした値）とならないとバイポーラ電流が流れない。該当箇所が接続箇所から第２ウェル領域３１側に５０μｍ離れた箇所であれば、Ｖｄｒｏｐは１２．５Ｖとなり、還流動作時のドレイン電圧は約−１４．５Ｖとならないとバイポーラ電流が流れない。
【０１０５】
このように、第１ウェル領域３０と第２ウェル領域３１とが接続された接続箇所から離れ、奥行き方向にも第２ウェル領域３１がある場合は、Ｖｄｒｏｐが発生し、還流動作時にドレイン電圧がかなりマイナス側に大きな値にならないとバイポーラ電流が流れない。
【０１０６】
そのため、このような条件の第２ウェル領域３１は、第１ウェル領域３０と十分に電気的に分離されているとみなせて、第１ウェル領域３０との接続箇所から離れて形成された第２ウェル領域３１においては、本発明の効果を享受できる。
【０１０７】
ここで、より厳密には活性セル内のオーミックコンタクト箇所、すなわち、第１ウェル領域３０内のオーミック電極７０から接続部分までの電流経路における電圧についてもＲｔｏｔに加える必要がある。例えば、接続部分から１０μｍはなれた領域にオーミック電極７０があった場合には、接続部分より外側の領域において、本発明の効果を享受できる。さらに接続部分より４０μｍ外側の領域においては、本発明の効果をより顕著に享受できる。この場合、第１ウェル領域コンタクトホール９０と導電性層コンタクトホール９１との距離が１０μｍ以上、より望ましくは５０μｍ以上であればよい。
【０１０８】
また、図６に示したように、第２ウェル領域３１上にソース電極８０とのオーミックコンタクト（第２ウェル領域コンタクトホール９２）が形成されていた場合においても、第２ウェル領域コンタクトホール９２と導電性層コンタクトホール９１との間に１０μｍ以上の距離が確保されていれば、本発明の効果を享受できることは、上記説明と同様である。この場合においても、第２ウェル領域コンタクトホール９２と導電性層コンタクトホール９１との間の距離が５０μｍ以上であれば、なお好ましい。
【０１０９】
さらに、ソース電極８０にオーミック接続された第２ウェル領域３１において、Ｖｄｒｏｐが約２Ｖ以上になれば、例えばドレイン電圧を負側に約４Ｖとした場合に、ドレイン電圧からＶｄｒｏｐを差し引いた電圧がＳｉＣのｐｎ接合の拡散電位である約２Ｖ以下になり、積層欠陥が拡張するほどの電流がこの第２ウェル領域３１を流れない。したがって、このような場合は、この第２ウェル領域３１がゲートパッド８１またはゲート配線８２の直下あるいはその近辺のいわゆる終端領域とされる箇所にあり、かつ、前述した第１ウェル領域コンタクトホール９０または第２ウェル領域コンタクトホール９２から１０μｍ以内の距離にあったとしても、そのウェル領域に積層欠陥が拡張するほどのバイポーラ電流が流れない。
【０１１０】
同様に、図６のように第１ウェル領域３０と第２ウェル領域３１がつながっている場合には、上記制限に加えて、所定のウェル領域からソース電極８０までの経路の抵抗値による制限がある。還流電流がたとえば積層欠陥が拡張しないような電流密度として５Ａ／ｃｍ２の電流密度で流れたとし、その領域からソース電極８０までの経路の抵抗値が４００ｋΩの１０μｍ×１０μｍの領域があるとする。その場合、さきに説明したＶｄｒｏｐ（Ｖ）が２Ｖと計算される。そのような領域は、ドレイン電圧が４Ｖの場合、ドレイン電圧からＶｄｒｏｐを差し引いた値がｐｎ接合の拡散電位より小さくなるので、還流動作時のバイポーラ動作を抑制できる。
【０１１１】
本実施の形態においては、各イオン注入を所定の順序で行なう例を示したが、イオン注入の順序は、適宜変更してもよい。また、裏面のオーミック電極、表面のオーミック電極７０、第１ショットキ電極７１の形成順序は適宜変更してもよい。
【０１１２】
また、オーミック電極７０、第１ショットキ電極７１は、ソース電極８０と別のものとして説明したが、それぞれの機能を発揮する範囲では、一部同じ材料を用いて一度に形成してもよい。
【０１１３】
なお、第１の導電型と第２の導電型が、それぞれ、ｎ型とｐ型として説明し、その反対であってもよいとして説明したが、第１の導電型がｎ型で、第２の導電型がｐ型である場合に、より効果を奏する。
【０１１４】
さらに、第２ウェル領域３１上に形成される導電性層４７の平面視上の面積の割合については、特に触れなかったが、導電性層４７は第２ウェル領域３１の導電性を高めるためにも形成されているので、導電性層４７は、第２ウェル領域３１の平面方向に、より広い割合に形成されていることが望ましく、例えば、第２ウェル領域３１の領域の面積の半分以上、より望ましくは８０％以上などに形成されればよい。
【０１１５】
また、第２ウェル領域３１上に形成される導電性層４７は、必ずしも連続して形成される必要は無く、間に隙間がある形状であってもよい。
【０１１６】
なお、導電性層４７は、第２ウェル領域３１上で平面横方向の抵抗を下げることを目的としているので、断面から見て第２ウェル領域３１の幅の半分以上、より望ましくは、第２ウェル領域３１の８０％以上の幅であることが望ましい。また、最低限、導電性層４７は、導電性層コンタクトホール９１よりも面積が大きければ、本発明の効果を享受できる。
【０１１７】
さらに、本実施の形態では活性領域にＳＢＤ内蔵ＭＯＳＦＥＴがある例について説明してきたが、ＳＢＤ内蔵ＭＯＳＦＥＴの代わりに、ｐ型のウェル領域上にｎ型のチャネルエピ層４９を形成し、このチャネルエピ層４９がしきい値電圧以下のゲート電圧にてユニポーラ型のダイオードとして動作するようにし、かつ、このユニポーラ型のダイオードの立ち上がり電圧をｐ型のウェル領域とｎ型のドリフト層とから形成されるｐｎダイオードの動作電圧よりも低く設計したＭＯＳＦＥＴにしてもよい。図８に、図２のＳＢＤ内蔵ＭＯＳＦＥＴをこのようなＭＯＳＦＥＴに置き換えたＭＯＳＦＥＴの断面模式図を示す。このように、還流動作時においてＭＯＳＦＥＴのチャネル領域に逆通電させる場合でも、ＳＢＤ内蔵ＭＯＳＦＥＴと同様の効果を得ることができる。
【０１１８】
実施の形態２．
実施の形態１では、第２ウェル領域３１上に直接接するように導電性層４７が設けられた炭化珪素半導体装置の例を示したが、本実施の形態の炭化珪素半導体装置では、第２ウェル領域３１上に絶縁層５３を介して導電性層４７が設けられている。その他の点については、実施の形態１と同様であるので、詳しい説明は省略する。
【０１１９】
図９は、実施の形態１の説明で使用した図１のソース電極８０から炭化珪素半導体装置の外周部のゲート配線８２にかけてのａ−ａ’部分の断面を模式的に示す本実施の形態の炭化珪素半導体装置の断面模式図である。
【０１２０】
図９の終端領域において、第２ウェル領域３１と導電性層４７との間に絶縁層５３が形成されている。
【０１２１】
絶縁層５３は、酸化珪素材料などの絶縁性材料で形成されていればよく。窒化珪素、酸化アルミニウムなどの絶縁性材料であってもよい。また、ゲート絶縁膜５０と同じ材料で同じ工程で形成してもよい。さらに、ゲート絶縁膜５０と同様に、炭化珪素層を熱酸化して形成してもよい。また、絶縁層５３の上部と下部の容量結合を大きくするため、絶縁層５３の厚さは、大きすぎない方がよく、例えば、酸化珪素材料であれば、２００ｎｍ厚以下などであればよい。
【０１２２】
さらに、絶縁層５３上の導電性層４７は、ゲート電極６０と同じ材料、同じ工程で形成してもよい。
【０１２３】
絶縁層５３をゲート絶縁膜５０と同じ材料、同じ工程で形成し、導電性層４７をゲート電極６０と同じ材料、同じ工程で形成することにより、製造工程を簡略化することができる。
【０１２４】
絶縁層５３をゲート絶縁膜５０と同じ材料、同じ工程で形成し、導電性層４７をゲート電極６０と同じ材料、同じ工程で形成する場合は、実施の形態１の炭化珪素半導体装置の製造方法と比較して、以下の点を変更すればよい。
【０１２５】
なお、実施の形態１では、フィールド絶縁膜５１を形成する前に、第２ウェル領域３１上に導電性層４７を形成していたが、この工程を行わず、フィールド絶縁膜５１形成後に、活性領域にゲート絶縁膜５０、ゲート電極６０を形成する工程で、第２ウェル領域３１上に絶縁層５３、導電性層４７をそれぞれ同時に形成すればよい。
【０１２６】
ここで、本実施の形態の炭化珪素半導体装置の動作について、説明する。
【０１２７】
本実施の形態の炭化珪素半導体装置では、第２ウェル領域３１と導電性層４７とが絶縁層５３を介してキャパシタを形成している。このキャパシタが、ターンオン／ターンオフ時のｄＶ／ｄｔ印加時に第２ウェル領域３１を平面方向に流れる変位電流を交流電流として流す電流経路として働く。このキャパシタは、実施の形態１の第２ウェル領域３１と導電性層４７との間のショットキ接合が逆バイアスになったときに、これらの間に空乏層容量と同様に働くので、実施の形態１と同様に、電圧スイッチング時に変位電流によって発生する電圧を抑制することができる。このように、ターンオフ直後に第２ウェル領域３１に発生した正の電荷を第２ウェル領域３１と導電性層４７との間のキャパシタに充電することにより、第２ウェル領域３１に発生する電圧を低く抑え、第２ウェル領域３１上に形成された絶縁膜の絶縁破壊を防止することができる。
【０１２８】
第２ウェル領域３１がソース電極８０とオーミック接続されていないことが第２ウェル領域３１に流れるバイポーラ電流を抑制することは、実施の形態１と同様である。また、第２ウェル領域３１がある条件のもとでソース電極８０とオーミック接続されていてもよいことも、実施の形態１と同様である。
【０１２９】
さらに、図１０にその断面模式図を示すように、第２ウェル領域３１とソース電極８０とを接続するショットキコンタクトホール９３を設け、第２ウェル領域３１とソース電極８０とがショットキ接続するようにすると、ターンオフ動作直後の第２ウェル領域３１の帯電をより有効に低減することができる。
【０１３０】
実施の形態３．
実施の形態１では、第２ウェル領域３１上に導電性層４７が設けられる例を示したが、本実施の形態の炭化珪素半導体装置では、炭化珪素材料の第２導電型の第２ウェル領域３１の上層部を低抵抗の第１導電型にして、その層と第２ウェル領域３１との間にｐｎ接合を形成する。ここでは、そのｎ型の層が導電性層４７と同様の働きをする。その他の点については、実施の形態１と同様であるので、詳しい説明は省略する。
【０１３１】
図１１は、実施の形態１の説明で使用した図１のソース電極８０から炭化珪素半導体装置の外周部のゲート配線８２にかけてのａ−ａ’部分の断面を模式的に示す本実施の形態の炭化珪素半導体装置の断面模式図である。
【０１３２】
図１１の終端領域において、第２導電型の第２ウェル領域３１の上層部に、ドリフト層より低抵抗で不純物濃度が高い、炭化珪素材料からなる第１導電型の炭化珪素導電性層４５が形成されている。第２ウェル領域３１とソース電極８０とはオーミック接続されていない。
【０１３３】
炭化珪素導電性層４５は、例えば、その厚さが５０ｎｍ以上１０００ｎｍ以下などであればよく、第２ウェル領域３１の厚さより小さければよい。また、炭化珪素導電性層４５の不純物濃度は、例えば、１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下などであればよい。
【０１３４】
また、炭化珪素導電性層４５とソース領域４０とを同じ工程で、同じ厚さ、不純物濃度で形成してもよい。なお、炭化珪素導電性層４５とソース領域４０とを別の工程で別の厚さ、別の不純物濃度で形成してもよいことは、いうまでもない。
【０１３５】
次に、炭化珪素導電性層４５とソース領域４０とを同じ工程で、同じ厚さ、不純物濃度で形成する場合の本実施の形態の炭化珪素半導体装置の製造方法について説明する。
【０１３６】
実施の形態１では、フィールド絶縁膜５１を形成する前に、第２ウェル領域３１上に導電性層４７を形成していたが、この工程を行わず、ソース領域４０形成のためのイオン注入工程のときに、同時に第２ウェル領域３１の上層部に炭化珪素導電性層４５を形成すればよい。
【０１３７】
この製造方法により、炭化珪素半導体装置の製造工程を簡略化することができ、製造コストを低減することができる。
【０１３８】
次に、本実施の形態の炭化珪素半導体装置の動作について説明する。
【０１３９】
実施の形態１の炭化珪素半導体装置においては、第２ウェル領域３１と導電性層４７との間にショットキ接合が形成されていたところ、本実施の形態の炭化珪素半導体装置では、ここに、第２ウェル領域３１と炭化珪素導電性層４５とのｐｎ接合が形成されている。このｐｎ接合が実施の形態１の炭化珪素半導体装置のショットキ接合と同様の役割を果たす。
【０１４０】
したがって、本実施の形態の炭化珪素半導体装置は、実施の形態１で説明したのと同様に、ＭＯＳＦＥＴの還流動作時に、終端領域におけるバイポーラ動作を抑制することができ、また、ターンオフ、ターンオン動作時の第２ウェル領域３１上に発生する電圧を低減でき、第２ウェル領域３１上の絶縁膜の絶縁破壊を抑制できる。
【０１４１】
さらに、実施の形態１の炭化珪素半導体装置と比較して、容易に製造することができる。
【０１４２】
実施の形態４．
実施の形態３では、第２ウェル領域３１の上層部に低抵抗で第１導電型の炭化珪素導電性層４５を形成した例を説明したが、炭化珪素導電性層４５は、第２ウェル領域３１内に埋め込んで形成してもよい。その他の点については、実施の形態３と同様であるので、詳しい説明は省略する。
【０１４３】
図１２は、実施の形態１の説明で使用した図１のソース電極８０から炭化珪素半導体装置の外周部のゲート配線８２にかけてのａ−ａ’部分の断面を模式的に示す本実施の形態の炭化珪素半導体装置の断面模式図である。
【０１４４】
図１２の終端領域において、炭化珪素導電性層４５が第２導電型の第２ウェル領域３１の深さ方向の中央部に形成されており、炭化珪素導電性層４５は第１導電型の接続領域４６を介して第２オーミック電極７２と接続されている。
【０１４５】
第１導電型の接続領域４６は、ソース領域４０形成と同時にイオン注入して形成すればよい。また、炭化珪素導電性層４５はイオンを深めに注入することによって形成すればよい。
【０１４６】
本実施の形態の炭化珪素半導体装置によれば、炭化珪素導電性層４５を第２ウェル領域３１の内部に形成したため、炭化珪素導電性層４５と第２ウェル領域３１との間にできるｐｎダイオードの面積を増大でき、炭化珪素導電性層４５を第２ウェル領域３１との間の空乏層容量を大きくすることができる。
【０１４７】
そのため、第２ウェル領域３１上に発生する電圧をより低減でき、第２ウェル領域３１上の絶縁膜の絶縁破壊をより抑制できる。
【０１４８】
実施の形態５．
実施の形態３では、第２ウェル領域３１の上層部に低抵抗で第１導電型の炭化珪素導電性層４５を形成した例を説明したが、炭化珪素導電性層４５の下面に凹凸があってもよいその他の点については、実施の形態３と同様であるので、詳しい説明は省略する。
【０１４９】
図１３は、実施の形態１の説明で使用した図１のソース電極８０から炭化珪素半導体装置の外周部のゲート配線８２にかけてのａ−ａ’部分の断面を模式的に示す本実施の形態の炭化珪素半導体装置の断面模式図である。
【０１５０】
図１３の終端領域において、炭化珪素導電性層４５の下面の第２ウェル領域３１との接続部に凹凸形成されている。
【０１５１】
炭化珪素導電性層４５の下面の凹凸は、所定のイオン注入マスクを通して炭化珪素導電性層４５のイオン注入の前後に炭化珪素導電性層４５より深めにイオン注入して形成すればよい。
【０１５２】
本実施の形態の炭化珪素半導体装置によれば、炭化珪素導電性層４５の下面に凹凸を形成したため、炭化珪素導電性層４５と第２ウェル領域３１との間にできるｐｎダイオードの面積を増大でき、炭化珪素導電性層４５を第２ウェル領域３１との間の空乏層容量を大きくすることができる。
【０１５３】
そのため、第２ウェル領域３１上に発生する電圧をより低減でき、第２ウェル領域３１上の絶縁膜の絶縁破壊をより抑制できる。
【０１５４】
実施の形態６．
実施の形態１〜５の炭化珪素半導体装置の終端領域では、第２ウェル領域３１にソース電極８０に対してオーミックコンタクトを設けず、第２ウェル領域３１にショットキ接続またはｐｎ接続、または絶縁膜を介して容量性結合する領域を設け、この領域に対してソース電極８０をオーミック接続させていた。これに加えて、活性領域の第１ウェル領域３０と同様に、第２ウェル領域３１の平面方向の内部に第１導電型の離間領域を形成し、その離間領域に対してショットキ接続する電極を設けてもよい。その他の点については、実施の形態１〜５と同様であるので、詳しい説明は省略する。
【０１５５】
図１４は、実施の形態１の説明で使用した図１のソース電極８０から炭化珪素半導体装置の外周部のゲート配線８２にかけてのａ−ａ’部分の断面を模式的に示す本実施の形態の炭化珪素半導体装置の断面模式図である。
【０１５６】
図１４の終端領域において、第２導電型の第２ウェル領域３１の平面上の内部には、炭化珪素で構成された第１導電型の第４離間領域２４が形成されており、第４離間領域２４の上部には、第４離間領域２４とショットキ接続する第２ショットキ電極７３が形成されている。第２ショットキ電極７３は、第２ウェル領域内ショットキコンタクトホール９４内に形成されている。その他の点については、実施の形態３と同様である。
【０１５７】
ここで、図１５と図１６にその断面模式図と平面模式図を示すように、実施の形態１〜５の導電性層４７または炭化珪素導電性層４５とソース電極８０とをつなぐ導電性層コンタクトホール９１と、第４離間領域２４上の第２ショットキ電極７３とソース電極８０とをつなぐ第２ウェル領域内ショットキコンタクトホール９４とを同じコンタクトホールで形成してもよい。
【０１５８】
図１５および図１６に示すように、導電性層４７または炭化珪素導電性層４５とソース電極８０とをつなぐ導電性層コンタクトホール９１と、第４離間領域２４上の第２ショットキ電極７３とソース電極８０とをつなぐ第２ウェル領域内ショットキコンタクトホール９４と同じコンタクトホールで形成することにより、コンタクトホールを形成する面積を小さくできる。また、第２ウェル領域３１内部にも第１導電型の第４離間領域２４を形成し、第４離間領域２４とショットキ接続する第２ショットキ電極７３を形成することにより、還流動作時のバイポーラ通電抑制能力をさらに向上させることができる。
【０１５９】
本実施の形態の炭化珪素半導体装置によれば、第２ウェル領域３１の平面上の内部にも、活性領域と同じようにドリフト層２０とショットキ接続する構造を設けたため、終端構造部の第２ウェル領域３１に流れるバイポーラ電流をより低減できる。
【０１６０】
なお、ここでは、第２導電型の第２ウェル領域３１中にドリフト層２０とショットキ接続する構造を実施の形態３に適用した例を示したが、その他の実施の形態に適用しても同様の効果が得られることは、言うまでもない。
【０１６１】
実施の形態７．
実施の形態１〜６の炭化珪素半導体装置の終端領域では、第２ウェル領域３１の平面横方向の不純物濃度については、特に説明しなかったが、第２ウェル領域３１のうち、その上部にゲート絶縁膜５０を介してゲート電極６０を備える箇所の上層部に、他の第２ウェル領域３１の不純物濃度より不純物濃度が低い第２導電型の電界緩和層３３を備えたことを特徴とする。その他の点については、実施の形態１〜６と同様であるので、詳しい説明は省略する。
【０１６２】
図１７の終端領域において、第２導電型の第２ウェル領域３１の上部にゲート絶縁膜５０を介してゲート電極６０を備える箇所の上層部に、他の第２ウェル領域３１の不純物濃度より不純物濃度が低い第２導電型の電界緩和層３３を備えている。図１７の構造は、実施の形態３の構造に適用した例である。
【０１６３】
ここで、電界緩和層３３の不純物濃度は、第２ウェル領域３１の不純物濃度の半分以下などにすればよい。
【０１６４】
本実施の形態の炭化珪素半導体装置では、ターンオン時に第２ウェル領域３１で発生した余剰電荷による電圧により、ゲート絶縁膜５０と電界緩和層３３との間に空乏層が形成される。
【０１６５】
電界緩和層３３が形成されない場合でも、ゲート絶縁膜５０と第２ウェル領域３１との間に空乏層が形成されるが、本実施の形態の炭化珪素半導体装置では、電界緩和層３３を形成しているため、その空乏層幅が大幅に大きくなる。そのため、ターンオン時に第２ウェル領域３１中の余剰電荷から生じる発生電圧によりゲート絶縁膜５０に印加される電界を大幅に低減でき、ゲート絶縁膜５０の信頼性をさらに大幅に高めることができる。
【０１６６】
本実施の形態の炭化珪素半導体装置における電界緩和層３３は、第２ウェル領域３１を形成するイオン注入の前後に、所定のマスクを用いてｎ型またはｐ型のイオンを注入することによって形成することができる。
【０１６７】
ｐ型のイオンを注入する場合は、まず、第２ウェル領域３１の領域に対するイオン注入を深い領域に行ない、次に、電界緩和層３３の領域を除く領域を開口したマスクを用いて浅い領域にイオンを注入する方法によって実現される。この場合、深い領域にピークを持った第２ウェル領域３１へのイオン注入のレトログレードプロファイルが、ゲート絶縁膜５０に接する浅い領域で不純物濃度を低くするので、そのまま電界緩和層３３として働く。
【０１６８】
実施の形態８．
実施の形態１〜７の炭化珪素半導体装置の終端領域では、原則として活性領域内の第１ウェル領域３０と終端構造の第２ウェル領域３１とは離間していて、第２ウェル領域３１はソース電極８０とオーミック接続されていなものについて主に説明したが、本実施の形態では、終端構造の第２ウェル領域３１が補助接続領域３４を経由して第１ウェル領域３０の一部と接続している。その他の構成については、実施の形態１〜７と同様であるので、詳しい説明は省略する。
【０１６９】
図１８は、本実施の形態の炭化珪素半導体装置の平面模式図であるが、図１８において、活性領域の第１ウェル領域３０と終端領域の第２ウェル領域３１とが、第２導電型の補助接続領域３４を介して接続されている。図１８は、実施の形態１に適用した場合の図である。
【０１７０】
第２導電型の補助接続領域３４は、イオン注入マスクを変更することにより、第２ウェル領域３１形成と同時に形成すればよい。
【０１７１】
活性領域の第１ウェル領域３０と終端構造の第２ウェル領域３１とが完全に分離され、第２ウェル領域３１が完全にフローティングな状態の場合、条件や構造によっては、第２ウェル領域３１がチャージアップして、第２ウェル領域３１上の絶縁膜が絶縁破壊される可能性があった。
【０１７２】
本実施の形態の炭化珪素半導体装置によれば、第２ウェル領域３１が補助接続領域３４を介して接続されており、第２ウェル領域３１上の絶縁膜の絶縁破壊をより確実に回避することができ、より信頼性を高めることができる。
【０１７３】
このとき、図１８の炭化珪素半導体装置の各辺中央近傍の補助接続領域３４に近い領域では、第３離間領域２３を介さず補助接続領域３４を通る電流が流れるため、耐圧劣化が起こる可能性がある。これに対して、図１８の炭化珪素半導体装置の各コーナー部近傍の補助接続領域３４に近い領域では、実施の形態１で説明したように、第２ウェル領域３１を平面横方向に長く電流が流れ、第２ウェル領域３１のシート抵抗による電圧降下が生じ、バイポーラ通電が抑制される。
【０１７４】
実施の形態１の図６では、第１ウェル領域３０と第２ウェル領域３１とを多くの箇所で接続したが、本実施の形態では、第１ウェル領域３０と第２ウェル領域３１との接続箇所を限定したため、耐圧劣化が生じる可能性がある箇所も少なくなる。したがって、バイポーラ電流が第２ウェル領域３１に流れることによる耐圧劣化も限られたものになる。
【０１７５】
このように、本実施の形態の炭化珪素半導体装置によれば、第２ウェル領域３１がフローティングになることにより発生する絶縁破壊の可能性を低減させ、かつ、第２ウェル領域３１がバイポーラ通電することによる信頼性低下を最小限にすることができる。
【０１７６】
なお、補助接続領域３４を設ける領域は、第３離間領域２３が形成された長さに対して短い方がよく、例えば第３離間領域２３が形成された長さの１／１０以下などにすればよい。このようにすることで、耐圧劣化が生じる可能性を約１／１０以下に低減し、素子の信頼性を格段に高めることができる。
【０１７７】
実施の形態９．
実施の形態１〜８では、ＭＯＳＦＥＴ終端領域に形成された第２ウェル領域３１が導電性層コンタクトホール９１を有することを特徴としていたが、本発明の効果を享受するには、第２ウェル領域３１上に導電性層コンタクトホール９１が無い場合であっても、第２ウェル領域３１近傍に形成された導電性層４７がいずれかの箇所でソース電極８０とオーミック接続されており、かつ、第２ウェル領域３１がソース電極８０からみて高抵抗で接続されていればよい。ここで、導電性層４７は、ゲートパッド８１の下部にある第２ウェル領域３１の面積の半分以上の面積を占めるものとする。その他の点は、実施の形態１等と同様であるので、詳しい説明は省略する。
【０１７８】
図１９に実施の形態９の炭化珪素半導体装置における終端領域の断面模式図を示す。図１９に示すように、本実施の形態の炭化珪素半導体装置では、終端構造の第２ウェル領域３１よりも活性領域側において、第１ウェル領域コンタクトホール９０の一部に導電性層４７への接続箇所を設けている。このような構造においては、第２ウェル領域３１に特別なコンタクトホールを形成する必要がなく、かつ、第２ウェル領域３１へのソース電極への接続抵抗を高めることができる。また、第２ウェル領域３１の上部には低いシート抵抗でオーミック電極７０と同じ電位になる導電性層４７が形成されている。導電性層４７が断面横方向に幅広く形成されることにより、第２ウェル領域３１の断面横方向の抵抗を低減できる。したがって、本実施の形態の炭化珪素半導体装置は、高速スイッチング時においても、タ−ンオフ、ターンオン動作時の第２ウェル領域３１上に発生する電圧を低減でき、第２ウェル領域３１上の絶縁膜の絶縁破壊を抑制でき、また、還流動作時のバイポーラ電流が抑制できる。
【０１７９】
図２０は、本実施の形態の炭化珪素半導体装置の変形例の断面模式図である。また、図２１は、本実施の形態の炭化珪素半導体装置の変形例の平面模式図である。図２０、図２１において、第２ウェル領域３１の上層部に形成された低抵抗ｎ型の炭化珪素導電性層４５が、活性領域の最外周にある第１ウェル領域３０の上層部に形成されたソース領域４０と平面方向の一部で接続されており、また、第２ウェル領域３１が第１ウェル領域３０と平面方向に接続されている。
【０１８０】
第１ウェル領域３０内のソース領域４０は、第１ウェル領域コンタクトホール９０内のオーミック電極７０を介してソース電極８０とオーミック接続されているので、第２ウェル領域３１の上層部に形成された炭化珪素導電性層４５は、低抵抗、オーミックにソース電極８０とオーミック接続される。したがって、本実施の形態の炭化珪素半導体装置は、高速スイッチング時においても、タ−ンオフ、ターンオン動作時の第２ウェル領域３１上に発生する電圧を低減できる。
【０１８１】
また、ソース電極８０と同電位になる第１ウェル領域３０と第２ウェル領域３１との間は、比較的高抵抗のｐ型半導体で接続されているので、スイッチング時に第２ウェル領域３１にバイポーラ電流が流れることを抑制できる。
【０１８２】
さらに、本実施の形態の炭化珪素半導体装置は、図２２にその平面模式図を示すように、ストライプ状に形成された活性領域の第１ウェル領域３０が終端領域の第２ウェル領域３１と接続されており、第１ウェル領域３０内のソース領域４０が第２ウェル領域３１内の炭化珪素導電性層４５と接続されている構造であってもよい。
【０１８３】
図２２に示した構造においても、第２ウェル領域３１側では、ソース電極８０へのオーミックコンタクトが形成されておらず、また、第２ウェル領域３１の上層部の広範囲に形成された炭化珪素導電性層４５は、第１ウェル領域３０内のソース領域４０を介してソース電極８０と低抵抗、オーミックに接続されている。また、第２ウェル領域３１と第１ウェル領域３０は互いに接続されているが、比較的高抵抗のｐ型半導体で接続されているので、スイッチング時に第２ウェル領域３１にバイポーラ電流が流れることを抑制できる。したがって、この構造の炭化珪素半導体装置においても、高速スイッチング時に第２ウェル領域３１上に発生する電圧を低減でき、第２ウェル領域３１上の絶縁膜の絶縁破壊を抑制できる。また、還流動作時のバイポーラ電流が抑制できる。
【０１８４】
本実施の形態の炭化珪素半導体装置は、実施の形態１〜８の炭化珪素半導体装置の導電性層コンタクトホール９１と第１ウェル領域コンタクトホール９０の機能を一つのコンタクトホールに集約させたものと言える。
【０１８５】
なお、本実施の形態の炭化珪素半導体装置は、基本的に実施の形態１〜８の炭化珪素半導体装置の製造プロセスと同様のプロセスで製造することができる。
【０１８６】
実施の形態１０．
実施の形態１〜９では、ＭＯＳＦＥＴ終端領域に形成された第２ウェル領域３１上の導電性層４７または炭化珪素導電性層４５は、ドリフト層２０とは直接接触していなかったが、本実施の形態の炭化珪素半導体装置においては、第２ウェル領域３１の一部にｎ型の離間領域があり、その離間領域がその上に形成されている導電性層４７とショットキ接続するものである。その他の点は、上記実施の形態と同様であるので、詳しい説明を省略する。
【０１８７】
本発明の効果をさらに高める実施の形態として、本実施の形態では、図２３にその断面模式図を示すように、導電性層４７の下部の第２ウェル領域３１にｎ型の第５離間領域２５を設け、ドリフト層２０につながる第５離間領域２５と導電性層４７とを直接ショットキ接触させる。本実施の形態では、導電性層コンタクトホール９１の大きさに関わらず、第２ウェル領域３１中に、任意の大きさ、任意の数の第５離間領域２５を形成することが可能となる。これにより終端領域におけるバイポーラ通電抑制の効果をさらに高めることができる。
【０１８８】
なお、第５離間領域２５は、ドリフト層２０と同じ不純物濃度であってもよいし、異なる不純物濃度でもよい。
【０１８９】
さらに、導電性層４７が第２ウェル領域３１上に広範囲に形成されていることから、第２ウェル領域３１と導電性層４７の間の大きな空乏層容量を介して第２ウェル領域３１に発生する変位電流をソース電極へ低抵抗で流すことができる。そのため、高速スイッチング時の第２ウェル領域３１に発生する電圧を低減でき、第２ウェル領域３１上の絶縁膜の絶縁破壊を抑制できる。
【０１９０】
なお、本実施の形態の炭化珪素半導体装置は、第２ウェル領域３１形成時のイオン注入時のレジストパターンを変更するだけで、基本的に実施の形態１〜８の炭化珪素半導体装置の製造プロセスと同様のプロセスで製造することができる。
【０１９１】
また、本実施の形態において、導電性層４７は第１導電型のドリフト層２０と第２導電型の第２ウェル領域３１の双方にショットキ接続が可能となる材料であればよい。例えば、ｎ型、ｐ型の多結晶シリコンやＡｌ、Ｔｉなどの金属であればよい。
【０１９２】
なお、実施の形態１〜１０においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、これに限るものではなく、第１の導電型をｐ型、第２の導電型をｎ型としても同様の効果を奏する。また、ｎ型（第１導電型）不純物としてＮを用いたが、リンまたはヒ素であってもよい。ｐ型（第２導電型）不純物としてＡｌを用いたが、ホウ素またはガリウムであってもよい。
【０１９３】
また、実施の形態１〜１０で説明したＭＯＳＦＥＴにおいては、ゲート絶縁膜５０は、必ずしも酸化珪素などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。また、ゲート絶縁膜５０として炭化珪素を熱酸化した酸化珪素を用いたが、ＣＶＤ法による堆積膜の酸化珪素であってもよい。さらに、本発明は、スーパージャンクション構造を有するＭＯＳＦＥＴにも用いることができる。
【０１９４】
また、上記実施形態では、ゲート絶縁膜５０を有するＭＯＳＦＥＴについて説明したが、ユニポーラデバイスであれば本発明を適用することができ、例えば、ゲート絶縁膜５０を有しないＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）にも本発明を用いることができる。
【０１９５】
さらに、上記実施形態では、ソース側のオーミック電極７０と第１ショットキ電極７１とが分離して作製されているが、同一材料で連続して形成されてもよいし、別材料で連続していてもよい。
【０１９６】
また、第１ショットキ電極７１と第２ショットキ電極７３についても同一材料で形成されてもよいし、別材料で形成されてもよい。
【０１９７】
また、上記実施形態では、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
【０１９８】
実施の形態１１．
本実施の形態は、上述した実施の形態１〜１０にかかる炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態１１として、三相のインバータに本発明を適用した場合について説明する。
【０１９９】
図２４は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【０２００】
図２４に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【０２０１】
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図２４に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
【０２０２】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【０２０３】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１〜６のいずれかにかかる炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【０２０４】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【０２０５】
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【０２０６】
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１〜１０にかかる炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
【０２０７】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【０２０８】
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【符号の説明】
【０２０９】
１０  半導体基板、２０  ドリフト層、２１  第１離間領域、２２  第２離間領域、２３  第３離間領域、２４  第４離間領域、２５  第５離間領域、３０  第１ウェル領域、３１  第２ウェル領域、３２  コンタクト領域、３３  電界緩和層、３４  補助接続領域、３７  ＪＴＥ領域、４０  ソース領域、４５  炭化珪素導電性層、４７  導電性層、４９  チャネルエピ層、５０  ゲート絶縁膜、５１  フィールド絶縁膜、５３  絶縁層、５５  層間絶縁膜、６０  ゲート電極、７０  オーミック電極、７１  第１ショットキ電極、７３  第２ショットキ電極、８０  ソース電極，ソースパッド、８１  ゲートパッド、８２  ゲート配線、８４  ドレイン電極、９０  第１ウェル領域コンタクトホール、９１  導電性層コンタクトホール、９２  第２ウェル領域コンタクトホール、９３  ショットキコンタクトホール、９４  第２ウェル領域内ショットキコンタクトホール、９５  ゲートコンタクトホール、１００  電源、２００  電力変換装置、２０１  主変換回路、２０２  駆動回路、２０３  制御回路、３００  負荷。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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