(57)【要約】      （修正有）【課題】小型化が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置１００は、基板２上に設けられた矩形状の第１領域４内において、第１辺４ａに平行な第１方向Ｘに延びる複数の第１配線ＢＬ０と、複数の第１配線の上に設けられ、第２辺４ｂに平行な第２方向Ｙに延びる複数の第２配線ＷＬ０と、複数の第２配線の上に設けられ、第１方向に延びる複数の第３配線ＢＬ１と、複数の第１、第２配線の間及び第２、第３配線の間に設けられた複数のメモリセルＭＣと、第２領域１２内に設けられた第１マルチプレクサ１４と、第３領域１８内に設けられた第２マルチプレクサ２０と、第４領域２４内に設けられた第３マルチプレクサ２６と、第１領域外の第６領域３４に設けられた第４マルチプレクサ２８と、第１領域外の第５領域３０内に設けられ、第３又は第４マルチプレクサと複数の第２の配線を接続する第３接続配線３２ａ、３２ｂと、を備える。【選択図】図３
2020145344.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、基板面に平行な面内で、第１辺と、前記第１辺に交差する第２辺と、前記第２辺に対向する第３辺と、を有する矩形状の第１領域内において、前記第１辺に平行な第１方向に延びる複数の第１配線と、
前記複数の第１配線の上に設けられ、前記第２辺に平行な第２方向に延びる複数の第２配線と、
前記複数の第２配線の上に設けられ、前記第１方向に延びる複数の第３配線と、
前記複数の第１配線と前記複数の第２配線の間、及び前記複数の第２配線の間及び前記複数の第３配線の間のそれぞれに設けられた複数のメモリセルと、
前記基板と前記複数の第１配線の間の前記第１領域内の、前記第２辺に沿う第２領域内に設けられた第１マルチプレクサと、
前記第１マルチプレクサと前記複数の第１配線の間に設けられ、前記第１マルチプレクサと前記複数の第１配線を接続する第１接続配線と、
前記第２領域に前記第１方向で隣接する、前記第１領域外の第３領域内に設けられた第２マルチプレクサと、
前記第２マルチプレクサの上に設けられ、前記第２マルチプレクサと前記複数の第３配線を接続する第２接続配線と、
前記基板と前記複数の第１配線の間の前記第１領域内の、前記第３辺と前記第２領域の間において前記第１辺に沿う第４領域内に設けられた第３マルチプレクサと、
前記第１領域外に設けられた第４マルチプレクサと、
前記第４領域に前記第２方向で隣接する、前記第１領域外の第５領域内に設けられ、前記第３又は第４マルチプレクサと前記複数の第２の配線を接続する第３接続配線と、
を備えた半導体記憶装置。
【請求項２】
前記第４マルチプレクサは、前記第１領域外で前記第３及び前記第５領域に隣接する第６領域に設けられた請求項１記載の半導体記憶装置。
【請求項３】
前記複数の第３配線の上に設けられ、前記第２方向に延びる複数の第４配線と、
前記複数の第４配線の上に設けられ、前記第１方向に延びる複数の第５配線と、
前記第２方向において前記第５領域に隣接する第７領域内に設けられた第５マルチプレクサと、
前記第５マルチプレクサの上に設けられ、前記第５マルチプレクサと前記複数の第４配線を接続する第４接続配線と、
前記複数の第５配線と前記第１マルチプレクサを接続する第５接続配線と、
をさらに備え、
前記複数のメモリセルは、前記複数の第３配線と前記複数の第４配線の間及び前記複数の第４配線と前記複数の第５配線の間に、さらにそれぞれ設けられた請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記基板上に前記第１領域と前記第５領域を挟んで設けられ、前記基板面に平行な面内で、前記第１辺に平行で前記第５領域に隣接する第４辺と、前記第４辺に交差し前記第２辺に隣接する第５辺と、前記第５辺に対向する第６辺と、を有する第８領域において、前記第１方向に延びる複数の第６配線と、
前記複数の第６配線の上に設けられ、前記第２方向に延びる複数の第７配線と、
前記複数の第７配線の上に設けられ、前記第１方向に延びる複数の第８配線と、
前記基板と前記複数の第６配線の間の前記第８領域内の、前記第５辺に沿う第９領域に設けられた第６マルチプレクサと、
前記第６マルチプレクサと前記複数の第６配線の間に設けられ、前記第６マルチプレクサと前記複数の第６配線を接続する第６接続配線と、
前記第９領域に前記第１方向で隣接する、前記第８領域外の第１０領域内に設けられた第７マルチプレクサと、
前記第７マルチプレクサの上に設けられ、前記第７マルチプレクサと前記複数の第８配線を接続する第７接続配線と、
前記基板と前記複数の第６配線の間の前記第８領域内の、前記第６辺と前記第９領域の間において前記第４辺に沿う第１１領域に設けられた第８マルチプレクサと、
前記第１領域外及び前記第６領域外に設けられた第９マルチプレクサと、
前記第１１領域に前記第２方向で隣接する第１２領域内に設けられ、前記第８及び第９マルチプレクサと前記複数の第７の配線を接続する第８接続配線と、
をさらに備え、
前記複数のメモリセルは、前記複数の第６配線と前記複数の第７配線の間及び前記複数の第７配線の間と前記複数の第８配線の間に、さらにそれぞれ設けられた請求項２又は請求項３に記載の半導体記憶装置。
【請求項５】
前記第９マルチプレクサは前記第２マルチプレクサと前記第８マルチプレクサの間に設けられている請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルアレイとして可変抵抗素子を用いるクロスポイント型メモリ装置は、従来に比べて容易に大容量の記憶装置を実現できるものとして注目されている。
【０００３】
クロスポイント型メモリ装置においては、ビット線及びワード線と呼ばれる配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線とワード線に電圧もしくは電流を印加することで行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−０５５０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、小型化が可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体記憶装置は、基板と、基板上に設けられ、基板面に平行な面内で、第１辺と、第１辺に交差する第２辺と、第２辺に対向する第３辺と、を有する矩形状の第１領域内において、第１辺に平行な第１方向に延びる複数の第１配線と、複数の第１配線の上に設けられ、第２辺に平行な第２方向に延びる複数の第２配線と、複数の第２配線の上に設けられ、第１方向に延びる複数の第３配線と、複数の第１配線と複数の第２配線の間、及び複数の第２配線の間及び複数の第３配線の間のそれぞれに設けられた複数のメモリセルと、基板と複数の第１配線の間の第１領域内の、第２辺に沿う第２領域内に設けられた第１マルチプレクサと、第１マルチプレクサと複数の第１配線の間に設けられ、第１マルチプレクサと複数の第１配線を接続する第１接続配線と、第２領域に第１方向で隣接する、第１領域外の第３領域内に設けられた第２マルチプレクサと、第２マルチプレクサの上に設けられ、第２マルチプレクサと複数の第３配線を接続する第２接続配線と、基板と複数の第１配線の間の第１領域内の、第３辺と第２領域の間において第１辺に沿う第４領域内に設けられた第３マルチプレクサと、第１領域外に設けられた第４マルチプレクサと、第４領域に第２方向で隣接する、第１領域外の第５領域内に設けられ、第３又は第４マルチプレクサと複数の第２の配線を接続する第３接続配線と、を備えた半導体記憶装置である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態のメモリシステムの構成を示すブロック図である。
【図２】第１の実施形態のバンクＢＮＫ、カラムデコーダＣＤ及びロウデコーダＲＤの詳細な構成例を示すブロック図である。
【図３】第１の実施形態の半導体記憶装置の模式図である。
【図４】第１の実施形態の比較形態となる半導体記憶装置の模式図である。
【図５】第２の実施形態の半導体記憶装置の模式図である。
【図６】第３の実施形態の半導体記憶装置の模式図である。
【図７】第３の実施形態の他の態様の半導体記憶装置の模式図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００９】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１０】
（第１の実施形態）
本実施形態の半導体記憶装置は、基板と、基板上に設けられ、基板面に平行な面内で、第１辺と、第１辺に交差する第２辺と、第２辺に対向する第３辺と、を有する矩形状の第１領域内において、第１辺に平行な第１方向に延びる複数の第１配線と、複数の第１配線の上に設けられ、第２辺に平行な第２方向に延びる複数の第２配線と、複数の第２配線の上に設けられ、第１方向に延びる複数の第３配線と、複数の第１配線と複数の第２配線の間、及び複数の第２配線の間及び複数の第３配線の間のそれぞれに設けられた複数のメモリセルと、基板と複数の第１配線の間の第１領域内の、第２辺に沿う第２領域内に設けられた第１マルチプレクサと、第１マルチプレクサと複数の第１配線の間に設けられ、第１マルチプレクサと複数の第１配線を接続する第１接続配線と、第２領域に第１方向で隣接する、第１領域外の第３領域内に設けられた第２マルチプレクサと、第２マルチプレクサの上に設けられ、第２マルチプレクサと複数の第３配線を接続する第２接続配線と、基板と複数の第１配線の間の第１領域内の、第３辺と第２領域の間において第１辺に沿う第４領域内に設けられた第３マルチプレクサと、第１領域外に設けられた第４マルチプレクサと、第４領域に第２方向で隣接する、第１領域外の第５領域内に設けられ、第３又は第４マルチプレクサと複数の第２の配線を接続する第３接続配線と、を備えた半導体記憶装置である。
【００１１】
図１は、本実施形態のメモリシステム１の構成を示すブロック図である。
【００１２】
本実施形態の半導体記憶装置は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の揮発性メモリ、ＮＡＮＤ型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−ｏｎｌｙ−ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）等の不揮発性メモリである。
【００１３】
図１に示すメモリシステム１は、メモリセルアレイＭＣＡと、カラムデコーダＣＤと、ロウデコーダＲＤと、センスアンプＳＡと、リード・ライト・バッファＲＷＢと、周辺回路ＰＣとを備えている。
【００１４】
メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、例えば、ＲｅＲＡＭ等の抵抗変化型メモリである。メモリセルＭＣは、例えば、ビット線ＢＬとワード線ＷＬとの交点に配置されている。即ち、メモリセルアレイＭＣＡは、所謂、クロスポイント型メモリセルアレイである。半導体基板の上方または側方から見たときに、ビット線ＢＬは、ワード線ＷＬと略直交（交差）する。複数のビット線ＢＬは、メモリセルアレイＭＣＡのそれぞれメモリセルＭＣの一端に接続される。複数のワード線ＷＬは、メモリセルアレイＭＣＡのそれぞれのメモリセルＭＣのゲート端子に接続される。メモリセルアレイＭＣＡは、１チップ内において複数のバンクＢＮＫに分割されており、各バンクＢＮＫごとにセンスアンプＳＡ、データラッチＤＬ、アドレスラッチＡＬ等が設けられている。
【００１５】
センスアンプＳＡは、例えば、ビット線ＢＬを介してメモリセルＭＣに接続されており、ビット線ＢＬを介して書込み電圧や読出電圧をメモリセルＭＣに印加する。センスアンプＳＡは、メモリセルＭＣに書込み電圧を印加することによってデータをメモリセルＭＣに書き込み、あるいは、メモリセルＭＣに読出し電圧を印加することによってメモリセルＭＣからデータを読み出す。
【００１６】
リード・ライト・バッファＲＷＢは、センスアンプＳＡで検出されたデータやアドレス
をページごとに一時的に保持し、あるいは、メモリセルアレイＭＣＡに書き込むデータや
アドレスをページごとに一時的に保持する。
【００１７】
ロウデコーダＲＤおよびカラムデコーダＣＤは、バンクアドレスやページアドレスに基づいてメモリセルアレイＭＣＡにアクセスし、ワード線ＷＬやビット線ＢＬに書込み電圧や読出し電圧を印加する。ロウデコーダＲＤは、複数のワード線ＷＬの中から選択された選択ワード線に書込み電圧または読出し電圧を印加する。カラムデコーダＣＤは、複数のビット線ＢＬの中から選択された選択ビット線をセンスアンプＳＡに接続する。センスアンプＳＡは、選択ビット線に書込み電圧または読出し電圧を印加する。これにより、メモリシステム１は、メモリセルＭＣ内の所望のメモリセルＭＣヘデータを書き込み、あるいは、所望のメモリセルＭＣからデータを読み出すことができる。
【００１８】
周辺回路ＰＣは、例えば、電圧生成回路、リード・ライト・エンジン、アドレスコントローラ、コマンドコントローラ、入出力回路等（図示せず）を備えている。電圧生成回路ＧＥＮは、データ読出し動作およびデータ書込み動作に必要なワード線ＷＬの電圧やビット線ＢＬの電圧を生成する。電圧生成回路ＧＥＮのより詳細な構成は、図２に示す。リード・ライト・エンジンは、コマンドおよびアドレスに従って、データをバンクＢＮＫ内の所望のメモリセルＭＣに書き込むようにカラムデコーダＣＤおよびロウデコーダＲＤを制御し、あるいは、バンクＢＮＫ内の所望のメモリセルＭＣからデータを読み出す。リード・ライト・エンジンは、読み出しデータを入出力回路のＤＱバッファヘ転送する。アドレスコントローラは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードする。コマンドコントローラは、データ読出し動作、データ書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドをリード・ライト・エンジンヘ転送する。入出力回路(ＩＯ) は、コマンドおよびアドレスをＣＡ端子ＣＡから取り込み、コマンドをコマンドコントローラヘ転送し、アドレスをアドレスコントローラヘ転送する。コマンドは、書込み動作を指示する書込みコマンドであったり、読出し動作を指示する読出しコマンドでよい。アドレスは、メモリセルアレイＭＣＡのいずれかのバンクＢＮＫを示すバンクアドレス、および、バンクＢＮＫ内の読出しまたは書込み対象のページやメモリセルＭＣを示すアドレスでよい。また、入出力回路は、書込みデータをＤＱ端子から取り込み、書込みデータをリード・ライト・バッファＲＷＢへ転送する。あるいは、入出力回路は、データラッチＤＬに保持された読出しデータを受け取り、その読出しデータをＤＱ端子から出力する。
【００１９】
メモリシステム１の外部には、複数のメモリシステム１全体を制御するメモリコントローラ（図示せず）が設けられていてもよい。
【００２０】
図２は、バンクＢＮＫ、カラムデコーダＣＤおよびロウデコーダＲＤのより詳細な構成例を示すブロック図である。バンクＢＮＫは、メモリセルアレイＭＣＡを構成するが、さらにマルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎに対応して細分化された複数のメモリセルアレイを含む。以下、この細分化されたメモリセルアレイをＭＣＡと呼ぶ。
【００２１】
メモリシステム１は、メモリセルアレイＭＣＡと、カラムデコーダＣＤとしてのマルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０と、ロウデコーダＲＤとしてのマルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０と、ビット線パスＰ＿ＢＬ＿ｓｅｌ、Ｐ＿ＢＬ＿ｕｎｓｅｌと、ワード線パスＰ＿ＷＬ＿ｓｅｌ、Ｐ＿ＷＬ＿ｕｎｓｅｌと、選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと、非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌと、選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと、非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌと、を備えている。
【００２２】
なお、マルチプレクサは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子を用いて構成されている。
【００２３】
第１デコーダとしてのカラムデコーダＣＤは、マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０を含む。マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、それぞれメモリセルアレイＭＣＡに対応して設けられており、各メモリセルアレイＭＣＡの複数のビット線ＢＬに接続されている。尚、ｍ、ｎは、それぞれ１以上の整数である。マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、対応するメモリセルアレイＭＣＡのビット線ＢＬの中から選択された１本の選択ビット線ＢＬ＿ｓｅｌを選択ビット線パスＰ＿ＢＬ＿ｓｅｌに接続し、選択ビット線電圧ＶＲＥＡＤを印加する。マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、選択ビット線ＢＬ＿ｓｅｌ以外の非選択ビット線ＢＬ＿ｕｎｓｅｌを非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌに接続し、非選択ビット線電圧ＶＵＢを印加する。あるいは、マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、非選択ビット線ＢＬ＿ｕｎｓｅｌを浮遊状態とし、電圧を印加しない。
【００２４】
マルチプレクサＭＵＸ＿ＢＬ０は、選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌと複数のビット線パスとの間および非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌと複数のビット線パスとの間に接続されている。マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち選択された１本のビット線パスを選択ビット線パスＰ＿ＢＬ＿ｓｅｌとして選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに接続する。一方、マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち非選択ビット線パスをＰ＿ＢＬ＿ｕｎｓｅｌとして非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに接続する。
【００２５】
ビット線パスＰ＿ＢＬ＿ｓｅｌ、Ｐ＿ＢＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎとマルチプレクサＭＵＸ＿ＢＬ０との間に接続された配線経路である。ビット線パスは、例えば、３２本、あるいは、６４本等設けられている。マルチプレクサＭＵＸ＿ＢＬ０は、上述の通り、複数のビット線パスのうち1本を選択し、その選択ビット線パスＰ＿ＢＬ＿ｓｅｌを選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに接続する。選択ビット線パスＰ＿ＢＬ＿ｓｅｌは、選択ビット線電圧ＶＲＥＡＤを伝達する。一方、マルチプレクサＭＵＸ＿ＢＬ０は、複数のビット線パスのうち非選択のビット線パスＰ＿ＢＬ＿ｕｎｓｅｌを非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに接続する。ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌは、非選択ビット線電圧ＶＵＢを伝達する。第１電源回路としての選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌは、選択ビット線ＢＬ＿ｓｅｌに印加される選択ビット線電圧ＶＲＥＡＤを外部電源から生成する。選択ビット線電圧ＶＲＥＡＤは、高レベル電圧であり、例えば、数Ｖである。選択ビット線パスＰ＿ＢＬ＿ｓｅｌは、マルチプレクサMＭＵＸ＿ＢＬ０からマルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎへ選択ビット線電圧ＶＲＥＡＤを伝達する。第１デコーダとしてのマルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎ、ＭＵＸ＿ＢＬ０は、選択ビット線パスＰ＿ＢＬ＿ｓｅｌを介して、複数のビット線ＢＬの中の選択ビット線ＢＬ＿ｓｅｌを選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｓｅｌに電気的に接続し、選択ビット線ＢＬ＿ｓｅｌに選択ビット線電圧ＶＲＥＡＤを選択的に印加する。
【００２６】
第２電源回路としての非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌは、非選択ビット線ＢＬ＿ｕｎｓｅｌに印加される非選択ビット線電圧ＶＵＢを外部電源から生成する。非選択ビット線電圧ＶＵＢは、選択ビット線電圧ＶＲＥＡＤと選択ワード線電圧ＶＬＯＷとの間の電圧であり、例えば、ＶＲＥＡＤ／２である。非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＢＬ０からマルチプレクサＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎへ非選択ビット線電圧ＶＵＢを伝達する。第１デコーダとしてのマルチプレクサＭＵＸ＿ＢＬ０、ＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、非選択ビット線パスＰ＿ＢＬ＿ｕｎｓｅｌを介して、非選択ビット線ＢＬ＿ｕｎｓｅｌを非選択ＢＬ電圧生成回路ＧＥＮ＿ＢＬ＿ｕｎｓｅｌに電気的に接続し、非選択ビット線ＢＬ＿ｕｎｓｅｌに非選択ビット線電圧ＶＵＢを選択的に印加する。あるいは、マルチプレクサＭＵＸ＿ＢＬ０、ＭＵＸ＿ＢＬ１＿１〜ＭＵＸ＿ＢＬｍ＿ｎは、非選択ビット線ＢＬ＿ｕｎｓｅｌに電圧を印加しない。
【００２７】
第２デコーダとしてのロウデコーダＲＤは、マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０を含む。マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎは、それぞれメモリセルアレイＭＣＡに対応して設けられており、各メモリセルアレイＭＣＡの複数のワード線ＷＬに接続されている。マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎは、対応するメモリセルアレイＭＣＡのワード線ＷＬの中から選択された１本の選択ワード線ＷＬ＿ｓｅｌをワード線パスＰ＿ＷＬ＿ｓｅｌに接続し、選択ワード線電圧ＶＬＯＷを印加する。マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎは、選択ワード線ＷＬ＿ｓｅｌ以外の他の非選択ワード線ＷＬ＿ｕｎｓｅｌをワード線パスＰ＿ＷＬ＿ｕｎｓｅｌに接続し、非選択ワード線電圧ＶＵＸを印加する。マルチプレクサＭＵＸ＿ＷＬ０は、選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌと複数のワード線パスとの間および非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌと複数のワード線パスとの間に接続されている。マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち選択された１本のワード線パスをＰ＿ＷＬ＿ｓｅｌとして選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに接続する。一方、マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち非選択のワード線パスをＰ＿ＷＬ＿ｕｎｓｅｌとして非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに接続する。
【００２８】
ワード線パスＰ＿ＷＬ＿ｓｅｌ、Ｐ＿ＷＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎとマルチプレクサＭＵＸ＿ＷＬ０との間に接続された配線経路である。ワード線パスは、例えば、３２本、あるいは、６４本等設けられている。マルチプレクサＭＵＸ＿ＷＬ０は、上述の通り、複数のワード線パスのうち１本を選択し、その選択ワード線パスＰ＿ＷＬ＿ｓｅｌを選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに接続する。ワード線パスＰ＿ＷＬ＿ｓｅｌは、選択ワード線電圧ＶＬＯＷを伝達する。一方、マルチプレクサＭＵＸ＿ＷＬ０は、複数のワード線パスのうち非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌを非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに接続する。ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌは、非選択ワード線電圧ＶＵＸを伝達する。第３電源回路としての選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌは、選択ワード線ＷＬ＿ｓｅｌに印加される選択ワード線電圧ＶＬＯＷを外部電源から生成する。選択ワード線電圧ＶＬＯＷは、低レベル電圧であり、例えば、接地電圧（０Ｖ）である。ワード線パスＰ＿ＷＬ＿ｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ０からマルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎへ選択ワード線電圧ＶＬＯＷを伝達する。第２デコータとしてのマルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎ、ＭＵＸ＿ＷＬ０は、選択ワード線パスＰ＿ＷＬ＿ｓｅｌを介して、複数のワード線ＷＬの中の選択ワード線ＷＬ＿ｓｅｌを選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｓｅｌに電気的に接続し、選択ワード線ＷＬ＿ｓｅｌに選択ワード線電圧ＶＬＯＷを選択的に印加する。
【００２９】
第４電源回路としての非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌは、非選択ワード線ＷＬ＿ｕｎｓｅｌに印加される非選択ワード線電圧ＶＵＸを外部電源から生成する。非選択ワード線電圧ＶＵＸは、選択ビット線電圧ＶＲＥＡＤと選択ワード線電圧ＶＬＯＷとの間の電圧であり、例えば、ＶＲＥＡＤ／２である。非選択ワード線電圧ＶＵＸは、非選択ビット線電圧ＶＵＢと略等しいことが好ましい。しかし、非選択ワード線電圧ＶＵＸは、非選択ビット線電圧ＶＵＢと異なっていてもよい。非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌは、マルチプレクサＭＵＸ＿ＷＬ０からマルチプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎへ非選択ワード線電圧ＶＵＸを伝達する。第２デコーダとしてのマル
チプレクサＭＵＸ＿ＷＬ１＿１〜ＭＵＸ＿ＷＬｍ＿ｎは、非選択ワード線パスＰ＿ＷＬ＿ｕｎｓｅｌを介して、非選択ワード線ＷＬ＿ｕｎｓｅｌを非選択ＷＬ電圧生成回路ＧＥＮ＿ＷＬ＿ｕｎｓｅｌに電気的に接続し、非選択ワード線ＷＬ＿ｕｎｓｅｌに非選択ワード
線電圧ＶＵＸを選択的に印加する。
【００３０】
このように、選択ビット線ＢＬ＿ｓｅｌと選択ワード線ＷＬ＿ｓｅｌとに接続された選択メモリセルＭＣ＿ｓｅｌには、選択ビット線電圧ＶＲＥＡＤと選択ワード線電圧ＶＬＯＷとの電圧差が印加される。これにより、選択メモリセルＭＣ＿ｓｅｌからデータが読み出されたり、あるいは、選択メモリセルＭＣ＿ｓｅｌにデータが書き込まれる。
【００３１】
図３は、本実施形態の半導体記憶装置１００の模式図である。
【００３２】
ここで、ｘ軸と、ｘ軸に垂直なｙ軸と、ｘ軸及びｙ軸に垂直なｚ軸を定義する。基板２の基板面は、ｘｙ面に平行に配置されているものとする。
【００３３】
図３（ａ）は、本実施形態の半導体記憶装置１００のブロック図である。図３（ｂ）は、本実施形態の半導体記憶装置１００の、ｘｚ面に平行な断面における模式断面図の一例である。図３（ｃ）は、本実施形態の半導体記憶装置１００の、ｙｚ面に平行な断面における模式断面図の一例である。
【００３４】
半導体記憶装置１００は、図１及び図２に示した一つのメモリセルアレイＭＣＡと、係るメモリセルアレイＭＣＡについて設けられたカラムデコーダＣＤとしてのマルチプレクサ（例えば、ＭＵＸ＿ＢＬ１＿１）と、係るメモリセルアレイＭＣＡについて設けられたロウデコーダＲＤとしてのマルチプレクサ（例えば、ＭＵＸ＿ＷＬ１＿１）と、を含む。
【００３５】
メモリシステム１や半導体記憶装置１００は、半導体基板等の基板２の上に設けられている。
【００３６】
第１領域４は、例えば、一つのメモリセルアレイＭＣＡが内部に設けられる領域である。第１領域４は、例えば、基板２上に設けられている。そして、第１領域４は、基板２面に平行な面内で、第１辺４ａと、第１辺４ａに対して例えば垂直に交差する第２辺４ｂと、第２辺４ｂに対向する第３辺４ｃと、を有する矩形状の領域である。図３においては、第１領域４は長方形状の領域として図示されているが、勿論長方形状に限定されるものではない。なお、第１辺４ａはｘ方向（第１方向の一例）に平行に、また第２辺４ｂ及び第３辺４ｃはｙ方向（第２方向の一例）に平行に設けられている。
【００３７】
ＢＬ０  ６（複数の第１配線の一例）は、基板２上の第１領域４内において、第１辺４ａに平行に延びるように設けられている。ＷＬ０  ８（複数の第２配線の一例）は、ＢＬ０の上の第１領域４内において、第２辺４ｂに平行に延びるように設けられている。ＢＬ１  １０（複数の第３配線の一例）は、ＷＬ０  ８の上の第１領域４内において、第１辺４ａに平行に延びるように設けられている。そして、メモリセルＭＣは、ＢＬ０  ６とＷＬ０  ８の間、及びＷＬ０  ８とＢＬ１  １０の間のそれぞれに設けられている。
【００３８】
カラムデコーダＣＤの一部であるＢＬ０＿ＭＵＸ１４（第１マルチプレクサの一例）は、基板２とＢＬ０の間の第１領域４内の、第２辺４ｂに沿う第２領域１２内に設けられている。しかしＢＬ０＿ＭＵＸ１４が設けられる場所はこれに限定されるものではない。例えばＢＬ０＿ＭＵＸ１４は、基板２の表面に公知の半導体デバイス形成プロセスを用いて形成されている。
【００３９】
第１接続配線１６は、ＢＬ０＿ＭＵＸ１４とＢＬ０の間に設けられ、それぞれのＢＬ０＿ＭＵＸ１４とＢＬ０を接続している。なお第１接続配線１６は、ＢＬ０＿ＭＵＸ１４とＢＬ０を接続する本数だけ設けられているが、図３（ｂ）においては記載を省略している。
【００４０】
ＢＬ１＿ＭＵＸ２０（第２マルチプレクサの一例）は、第２領域１２にｘ方向で隣接する、第１領域４外の第３領域１８内に設けられている。具体的には、例えばＢＬ０＿ＭＵＸ２０は、基板２の表面に公知の半導体デバイス形成プロセスを用いて形成されている。しかしＢＬ１＿ＭＵＸ２０が設けられる場所はこれに限定されるものではない。
【００４１】
第２接続配線２２は、ＢＬ１＿ＭＵＸ２０とＢＬ１の間に設けられ、それぞれのＢＬ１＿ＭＵＸ２０とＢＬ１を接続している。なお第２接続配線２２は、ＢＬ１＿ＭＵＸ２０とＢＬ１を接続する本数だけ設けられているが、図３（ｂ）においては記載を省略している。
【００４２】
ＷＬ０＿ＭＵＸ＿１  ２６（第３マルチプレクサの一例）は、基板２とＢＬ０の間の第１領域４内の、第３辺４ｃと第２領域１２の間において第１辺４ａに沿う第４領域２４内に設けられている。具体的には、例えばＷＬ０＿ＭＵＸ＿１  ２６は、基板２の表面に公知の半導体デバイス形成プロセスを用いて形成されている。しかしＷＬ０＿ＭＵＸ＿１  ２６が設けられる場所はこれに限定されるものではない。
【００４３】
ＷＬ０＿ＭＵＸ＿２  ２８（第４マルチプレクサの一例）は、第１領域４外に設けられている。
【００４４】
第３接続配線３２は、第４領域２４にｙ方向で隣接する、第１領域４外の第５領域３０内に設けられ、ＷＬ０＿ＭＵＸ＿１  ２６又はＷＬ０＿ＭＵＸ＿２  ２８とＷＬ０を接続している。言い換えると、ＷＬ０に接続されてるマルチプレクサは、第４領域２４内に設けられたＷＬ０＿ＭＵＸ＿１  ２６と、第１領域４外に設けられたＷＬ０＿ＭＵＸ＿２  ２８（第４マルチプレクサの一例）と、で構成されていることになる。
【００４５】
例えば、ＷＬ０＿ＭＵＸ＿２  ２８は、第１領域４外で第３領域１８にｙ方向で隣接し、第５領域３０にｘ方向で隣接する第６領域３４内に設けられている。そして、例えばＷＬ０＿ＭＵＸ＿１  ２６は、第５領域３０内に設けられた第３接続配線３２ａ及び、基板２内に設けられた配線３１により、ＷＬ０の一部と接続されている。なお、配線３１は、例えば、ＷＬ０＿ＭＵＸ＿２  ２８よりも図３（ｃ）紙面奥において、第３接続配線３２ａと接続されている。ただし、ＷＬ０の一部とＷＬ０＿ＭＵＸ＿１  ２６の接続の態様は、これに限定されるものではない。また、ＷＬ０＿ＭＵＸ＿２  ２８は、第５領域３０内で第３接続配線３２ｂと接続されている。なお、図３（ｃ）においては、第３接続配線３２ａと第３接続配線３２ｂはｘ方向の図示において重なっていない。しかし、第３接続配線３２ａと第３接続配線３２ｂは、図３（ｃ）において重なっていてもかまわない。
【００４６】
絶縁体９０は、基板２上の、ＢＬ０、ＷＬ０、ＢＬ１、ＭＣ、第１接続配線１６、第２接続配線２２、第３接続配線３２、ＢＬ０＿ＭＵＸ  １４、ＢＬ１＿ＭＵＸ  ２０、ＷＬ０＿ＭＵＸ＿１  ２６及びＷＬ０＿ＭＵＸ＿２  ２８の周囲に設けられている。なお、絶縁体９０と各ＢＬ／ＷＬの間等には、図示しないバリアメタルが適宜設けられている。
【００４７】
次に、本実施形態の作用効果を記載する。
【００４８】
図４に、本実施形態の比較形態となる半導体記憶装置８００の模式図である。より具体的には、図４は、本実施形態の比較形態となる半導体記憶装置８００のブロック図である。
【００４９】
半導体記憶装置の小型化のためには、マルチプレクサをＭＣＡの下に配置することが好ましい。ここで、マルチプレクサが配置される領域の大きさは、例えばＢＬ用マルチプレクサの場合には、ＢＬが配置される部分の長さと同じ長さとなることが、好ましい。これは、ＢＬ用マルチプレクサ内のトランジスタの一部をＢＬと同じ間隔で配置させることにより、ＢＬとＢＬ用マルチプレクサを接続させる配線の長さを出来るだけ短くして、配線の長さに起因する電圧ロスを出来るだけ小さくするためである。しかし、例えば図４のようにＢＬ０＿ＭＵＸ１４を第１領域４の下に配置すると、ＷＬ０＿ＭＵＸ２６は第１領域４の外に配置せざるを得なくなり、小型化の観点から好ましくない。
【００５０】
また、図４に示した、ＢＬ１＿ＭＵＸ２０が配置される第３領域１８とＷＬ０＿ＭＵＸ２６が配置される領域に隣接する領域が、デッドスペースとなってしまうという問題がある。これは、ＭＣＡが配置される第１領域に対して配線等を設けて有効に活用することが難しいためである。
【００５１】
本実施形態の半導体記憶装置１００によれば、ＷＬ０  ８に接続されるマルチプレクサを、第３辺４ｃと第２領域１２の間において第１辺４ａに沿う第４領域２４内に設けられたＷＬ０ＭＵＸ＿１（第３マルチプレクサ）２６と、第１領域４外に設けられたＷＬ０ＭＵＸ＿２（第４マルチプレクサ）２８と、に分割して配置する。そして、ＷＬ０ＭＵＸ＿１（第３マルチプレクサ）２６又はＷＬ０ＭＵＸ＿２（第４マルチプレクサ）２８とＷＬ０  ８を接続する第３接続配線３２を設ける。第３接続配線３２が設けられる領域の大きさは、マルチプレクサを配置する領域の大きさと比較すれば小さく出来る。そのため、小型化が可能となる。
【００５２】
また、ＷＬ０ＭＵＸ＿２（第４マルチプレクサ）２８を、第１領域４外で第３領域１８及び第５領域３０に隣接する第６領域３４に設けると、第５領域３０に設けた第３接続配線３２（３２ｂ）によりＷＬ０ＭＵＸ＿２（第４マルチプレクサ）  ２８とＷＬ０  ８との接続が可能であるため、スペースの有効利用が可能となり、小型化に寄与することが出来る。
【００５３】
本実施形態の半導体記憶装置によれば、小型化が可能な半導体記憶装置の提供が可能となる。
【００５４】
（第２の実施形態）
本実施形態の半導体記憶装置は、複数の第３配線の上に設けられ、第２方向に延びる複数の第４配線と、複数の第４配線の上に設けられ、第１方向に延びる複数の第５配線と、第２方向において第５領域に隣接する第７領域内に設けられた第５マルチプレクサと、第５マルチプレクサと複数の第４配線を接続する第４接続配線と、複数の第５配線と第１マルチプレクサを接続する第５接続配線と、をさらに備え、複数のメモリセルは、複数の第３配線と複数の第４配線の間及び複数の第４配線と複数の第５配線の間に、さらにそれぞれ設けられている点で、第１の実施形態の半導体記憶装置と異なっている。ここで、第１の実施形態と重複する内容については、記載を省略する。
【００５５】
図５は、本実施形態の半導体記憶装置１１０の模式図である。
【００５６】
ＷＬ１  ３６（複数の第４配線の一例）は、ＢＬ１  １０の上に設けられ、ＢＬ１  １０上の第１領域４内において、第２辺４ｂに平行に延びるように設けられている。そして、メモリセルＭＣは、ＢＬ１  １０とＷＬ１  ３６の間にさらに設けられている。
【００５７】
ＷＬ１ＭＵＸ  ４２（第５マルチプレクサの一例）は、ｙ方向において第５領域３０に隣接する第７領域４０に設けられている。そして、第４接続配線４４により、ＷＬ１  ３６とＷＬ１ＭＵＸ  ４２は接続されている。
【００５８】
本実施形態は、半導体記憶装置１１０のＭＣＡがさらにＷＬ１を備えた場合のマルチプレクサの配置について説明したものである。
【００５９】
本実施形態の半導体記憶装置によっても、小型化が可能な半導体記憶装置の提供が可能となる。
【００６０】
（第３の実施形態）
本実施形態の半導体記憶装置は、基板上に第１領域と第５領域を挟んで設けられ、基板面に平行な面内で、第１辺に平行で第５領域に隣接する第４辺と、第４辺に交差し第２辺に隣接する第５辺と、第５辺に対向する第６辺と、を有する第８領域において、第１方向に延びる複数の第６配線と、複数の第６配線の上に設けられ、第２方向に延びる複数の第７配線と、複数の第７配線の上に設けられ、第１方向に延びる複数の第８配線と、基板と複数の第６配線の間の第８領域内の、第５辺に沿う第９領域に設けられた第６マルチプレクサと、第６マルチプレクサと複数の第６配線の間に設けられ、第６マルチプレクサと複数の第６配線を接続する第６接続配線と、第９領域に第１方向で隣接する、第８領域外の第１０領域内に設けられた第７マルチプレクサと、第７マルチプレクサの上に設けられ、第７マルチプレクサと複数の第８配線を接続する第７接続配線と、基板と複数の第６配線の間の第８領域内の、第６辺と第９領域の間において第４辺に沿う第１１領域に設けられた第８マルチプレクサと、第１領域外及び第６領域外に設けられた第９マルチプレクサと、第１１領域に第２方向で隣接する第１２領域内に設けられ、第８及び第９マルチプレクサと複数の第７の配線を接続する第８接続配線と、をさらに備え、複数のメモリセルは、複数の第６配線と複数の第７配線の間及び複数の第７配線の間と複数の第８配線の間に、さらにそれぞれ設けられている点で、第１の実施形態及び第２の実施形態と異なっている。ここで、第１の実施形態及び第２の実施形態と重複する内容については、記載を省略する。
【００６１】
図６は、本実施形態の半導体記憶装置１２０の模式図である。
【００６２】
半導体記憶装置１２０においては、もう一つのＭＣＡが設けられる第８領域６０が存在している。第８領域６０は、第１領域４に、ｙ方向で、第５領域３０を間に挟むように隣接する領域である。具体的には、第８領域６０は、基板２面に平行な面内で、第４辺６０ａと、第４辺６０ａに対して例えば垂直に交差する第５辺６０ｂと、第５辺６０ｂに対向する第６辺６０ｃと、を有する矩形状の領域である。図６においては、第８領域６０は長方形状の領域として図示されているが、勿論長方形状に限定されるものではない。例えば、第４辺６０ａはｘ方向に平行であり、第５辺６０ｂ及び第６辺６０ｃはｙ方向に平行である。
【００６３】
ＢＬ０  ６２（複数の第６配線の一例）は、基板２上の第８領域６０内において、第４辺６０ａに平行に延びるように設けられている。ＷＬ０  ６４（複数の第７配線の一例）は、ＢＬ０  ６２の上の第８領域内において、第５辺６０ｂに平行に延びるように設けられている。ＢＬ１  ６６（複数の第８配線の一例）は、ＷＬ０  ６４の上の第８領域６０内において、第４辺６０ａに平行に延びるように設けられている。そして、メモリセルＭＣは、ＢＬ０  ６２とＷＬ０  ６４の間、及びＷＬ０  ６４とＢＬ１  ６の間のそれぞれに設けられている。
【００６４】
ＢＬ０＿ＭＵＸ７０（第６マルチプレクサの一例）は、基板２とＢＬ０  ６２の間の第８領域６０内の、第５辺６０ｂに沿う第９領域６８内に設けられている。
【００６５】
第６接続配線７２は、ＢＬ０＿ＭＵＸ７０とＢＬ０  ６２の間に設けられ、それぞれのＢＬ０＿ＭＵＸ７０とＢＬ０  ６２を接続している。なお第６接続配線７２は、ＢＬ０＿ＭＵＸ７０とＢＬ０  ６２を接続する本数だけ設けられているが、図６（ｂ）においては記載を省略している。
【００６６】
ＢＬ１＿ＭＵＸ７６（第７マルチプレクサの一例）は、第９領域６８にｘ方向で隣接する、第８領域６０外の第１０領域７４内に設けられている。
【００６７】
第７接続配線７８は、ＢＬ１＿ＭＵＸ７６とＢＬ１  ６６の間に設けられ、それぞれのＢＬ１＿ＭＵＸ７６とＢＬ１  ６６を接続している。なお第７接続配線７８は、ＢＬ１＿ＭＵＸ７６とＢＬ１  ６６を接続する本数だけ設けられているが、図６（ｂ）においては記載を省略している。
【００６８】
ＷＬ０＿ＭＵＸ＿１  ８２（第８マルチプレクサの一例）は、基板２とＢＬ６２の間の第８領域６０内の、第６辺６０ｃと第９領域６８の間において第４辺６０ａに沿う第１１領域８０内に設けられている。
【００６９】
ＷＬ０＿ＭＵＸ＿２  ８４（第９マルチプレクサの一例）は、第１領域４外及び第８領域６０外に設けられている。
【００７０】
例えば、ＷＬ０＿ＭＵＸ＿２  ８４は、第１領域４外及び第８領域６０外で第１０領域７４にｙ方向に隣接する、第１２領域８６内に設けられている。言い換えると、ＷＬ０＿ＭＵＸ＿２  ８４は、例えば、ＢＬ１ＭＵＸ  １８とＢＬ１ＭＵＸ  ７４の間に設けられている。
【００７１】
そして、例えば図６（ｃ）のように、ＷＬ０＿ＭＵＸ＿１  ８２とＷＬ０  ６４の一部は、例えば第５領域３０と第１１領域８０の間の第１３領域８８内に設けられた第８接続配線８６ａと、基板２内に設けられた配線３１により接続されている。また、ＷＬ０＿ＭＵＸ＿２  ８４とＷＬ０  ６４の一部は、例えば第１３領域８８内に設けられた第８接続配線８６ｂにより接続されている。
【００７２】
本実施形態は、ＭＣＡがｙ方向に並んでいる場合の実施形態である。この場合には、それぞれのＷＬ０ＭＵＸ＿２を、ＷＬ０ＭＵＸ＿２  ３４とＷＬ０ＭＵＸ＿２  ８６のように、隣接させて設けることが好ましい。これにより、隣接する第５領域３０と第１３領域８８がまとまるため、この領域を配線の配置等に有効活用することが可能となり、小型化に資するためである。
【００７３】
図７は、本実施形態の他の態様の半導体記憶装置１３０の模式図である。
【００７４】
図６に示した半導体記憶装置１２０においては、ＷＬ０ＭＵＸ＿２  ３４のｙ方向の幅が、第５領域３０のｙ方向の幅より広くなっている。しかし、半導体記憶装置１３０のように、ＷＬ０ＭＵＸ＿２  ３４のｙ方向の幅が、第５領域３０のｙ方向の幅と同じであってもかまわない。なお、ＷＬ０ＭＵＸ＿２  ３４のｙ方向の幅が、第５領域３０のｙ方向の幅より狭くてもかまわない。
【００７５】
また、図６に示した半導体記憶装置１２０においては、ＷＬ０ＭＵＸ＿２  ８６のｙ方向の幅が、第１３領域８８の幅より広くなっている。しかし、半導体記憶装置１３０のように、ＷＬ０ＭＵＸ＿２  ８４のｙ方向の幅が、第１３領域８８の方向の幅と同じであってもかまわない。なお、ＷＬ０ＭＵＸ＿２  ３４のｙ方向の幅が、第５領域３０のｙ方向の幅より狭くてもかまわない。
【００７６】
さらに、半導体記憶装置１３０のように、第５領域３０と第１３領域８８は、ｙ方向において互いに接近している、あるいは接していてもかまわない。
【００７７】
本実施形態の半導体記憶装置によっても、小型化が可能な半導体記憶装置の提供が可能となる。
【００７８】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１      メモリシステム  ２      基板  ４      第１領域  ４ａ    第１辺  ４ｂ    第２辺  ４ｃ    第３辺  ６      ＢＬ０（複数の第１配線）  ８      ＷＬ０（複数の第２配線）  １０    ＢＬ１（複数の第３配線）  １２    第２領域  １４    ＢＬ０ＭＵＸ（第１マルチプレクサ）  １６    第１接続配線  １８    第３領域  ２０    ＢＬ１ＭＵＸ（第２マルチプレクサ）  ２２    第２接続配線  ２４    第４領域  ２６    ＷＬ０ＭＵＸ＿１（第３マルチプレクサ）  ２８    ＷＬ０ＭＵＸ＿２（第４マルチプレクサ）  ３０    第５領域  ３２    第３接続配線  ３４    第６領域  ３６    ＷＬ１（複数の第４配線）  ３８    ＢＬ２（複数の第５配線）  ４０    第７領域  ４２    ＷＬ１ＭＵＸ（第５マルチプレクサ）  ４４    第４接続配線  ４６    第５接続配線  ６０    第８領域  ６０ａ  第４辺  ６０ｂ  第５辺  ６０ｃ  第６辺  ６２    ＢＬ０（複数の第６配線）  ６４    ＷＬ０（複数の第７配線）  ６６    ＢＬ１（複数の第８配線）  ６８    第９領域  ７０    ＢＬ０ＭＵＸ（第６マルチプレクサ）  ７２    第６接続配線  ７４    第１０領域  ７６    ＢＬ１ＭＵＸ（第７マルチプレクサ）  ７８    第７接続配線  ８０    第１１領域  ８２    ＷＬ０ＭＵＸ＿１（第８マルチプレクサ）  ８４    ＷＬ０ＭＵＸ＿２（第９マルチプレクサ）  ８６    第１２領域  ８８    第１３領域  １００  半導体記憶装置  １１０  半導体記憶装置  １２０  半導体記憶装置  １３０  半導体記憶装置  ８００  半導体記憶装置
【図１】
2020145344.tif 000003
【図２】
2020145344.tif 000004
【図３】
2020145344.tif 000005
【図４】
2020145344.tif 000006
【図５】
2020145344.tif 000007
【図６】
2020145344.tif 000008
【図７】
2020145344.tif 000009