(57)【要約】      （修正有）【課題】制御を拡張するための共振回路信号を検出可能な共振コンバータを提供する。【解決手段】共振コンバーター１００ａは、共振変圧器入力ポートを形成するように直列結合された漏れインダクタンスＬＬＫおよび励磁インダクタンスＬＭを有する共振変圧器１０７を含む。共振変圧器が、負荷１１３に出力電力を提供するように結合された出力を含む。一次ブリッジ回路１０３は、共振変圧器入力ポートに入力電力を提供するように結合されている。バッファ回路１１６は、共振変圧器入力ポートと並列に結合されている。制御モジュール７０は、バッファ回路からバッファリングされた一次ポート信号を受信して、バッファリングされた一次ポート信号に応答して負荷への出力電力を制御するように一次ブリッジ回路１０３を制御するように結合されている。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
共振変圧器入力ポートを形成するように直列結合された漏れインダクタンスと励磁インダクタンスとを含む共振変圧器であって、前記共振変圧器が、負荷に出力電力を提供するように結合された出力を含む、共振変圧器と、
前記共振変圧器入力ポートに入力電力を提供するように結合された一次ブリッジ回路と、
前記共振変圧器入力ポートと並列に結合されたバッファ回路と、
前記バッファ回路からバッファリングされた一次ポート信号を受信して、バッファリングされた前記一次ポート信号に応答して前記負荷への前記出力電力を制御するように前記一次ブリッジ回路を制御するように結合された制御モジュールと、
を備える、共振コンバーター。
【請求項２】
前記制御モジュールが、一次側制御を提供するように電気的に結合された、
請求項１に記載の共振コンバーター。
【請求項３】
前記制御モジュールが、二次側制御を提供するように電気的に結合された、
請求項１に記載の共振コンバーター。
【請求項４】
前記共振コンバーターが、非絶縁共振コンバーターである、
請求項１に記載の共振コンバーター。
【請求項５】
前記制御モジュールが、バッファリングされた前記一次ポート信号を受信して、前記共振変圧器の一次ポート信号を示す検出インターフェース信号を提供するように結合された検出インターフェース回路を備える、
請求項１に記載の共振コンバーター。
【請求項６】
前記制御モジュールが、前記検出インターフェース信号のスイッチングサイクル中に前記検出インターフェース回路から複数の検出インターフェース信号サンプルをサンプリングするように結合されたサンプリング回路を備える、
請求項５に記載の共振コンバーター。
【請求項７】
前記制御モジュールが、前記サンプリング回路からの複数の前記検出インターフェース信号サンプルに応答して、瞬間的な出力電力推定を計算するように結合された信号処理ブロックを備える、
請求項６に記載の共振コンバーター。
【請求項８】
前記制御モジュールが、前記瞬間的な出力電力推定に応答して、前記負荷への前記出力電力を制御するように結合された、
請求項７に記載の共振コンバーター。
【請求項９】
前記共振変圧器の前記出力に結合された同期整流器をさらに備え、
前記制御モジュールが、前記瞬間的な出力電力推定に応答して前記同期整流器を制御するように結合された、
請求項８に記載の共振コンバーター。
【請求項１０】
前記制御モジュールが、前記瞬間的な出力電力推定に応答して、前記共振変圧器入力ポートに提供される前記入力電力を制御するように、前記一次ブリッジ回路を制御するように結合された、
請求項８に記載の共振コンバーター。
【請求項１１】
前記制御モジュールが、
前記共振コンバーターの出力を表すフィードバック信号を受信して、エラー増幅器信号と相補的エラー増幅器信号とを生成するように結合された電圧エラー補償増幅器出力生成器と、
スイッチ信号を生成するように前記電圧エラー補償増幅器出力生成器に結合された制御ループクロック生成器と、
を備える、
請求項５に記載の共振コンバーター。
【請求項１２】
前記電圧エラー補償増幅器出力生成器が、
前記フィードバック信号に応答して増幅器出力信号を生成するように結合されたエラー増幅器と、
前記増幅器出力信号に応答して、前記エラー増幅器信号と前記相補的エラー増幅器信号とを生成するように結合されたエラー増幅器信号生成器と、
を備える、
請求項１１に記載の共振コンバーター。
【請求項１３】
前記一次ブリッジ回路が、
前記共振コンバーターが第１のスイッチング状態において動作している場合、前記制御モジュールから受信された駆動信号に応答して、前記共振変圧器入力ポートに前記入力電力を提供するように結合されたハイ側デバイスと、
前記共振コンバーターが第２のスイッチング状態において動作している場合、前記制御モジュールから受信された前記駆動信号に応答して、前記共振変圧器入力ポートに前記入力電力を提供するように結合されたロー側デバイスと、
を備える、
請求項１２に記載の共振コンバーター。
【請求項１４】
前記制御ループクロック生成器が、前記検出インターフェース信号の大きさが前記相補的エラー増幅器信号の大きさを上回った場合、前記第１のスイッチング状態において前記共振コンバーターを動作させるように結合された、
請求項１３に記載の共振コンバーター。
【請求項１５】
前記制御ループクロック生成器が、前記エラー増幅器信号の大きさが前記検出インターフェース信号の大きさを上回った場合、前記第２のスイッチング状態において前記共振コンバーターを動作させるように結合された、
請求項１３に記載の共振コンバーター。
【請求項１６】
前記検出インターフェース回路が、バッファリングされた前記一次ポート信号を前記制御モジュールのコモンモード電圧にレベルシフトするように構成された、
請求項５に記載の共振コンバーター。
【請求項１７】
バッファリングされた前記一次ポート信号が、バッファリングされた交流（ＡＣ）電流を含み、
前記検出インターフェース回路が、バッファリングされた前記ＡＣ電流に比例した前記検出インターフェース信号を提供するように構成された電流依存電流源を備える、
請求項１６に記載の共振コンバーター。
【請求項１８】
前記バッファ回路が、
結合回路と、
前記結合回路に結合された第２の変圧器と、
を備え、
前記第２の変圧器が、
前記共振変圧器入力ポートと並列に結合された第１の巻線と、
バッファリングされた前記一次ポート信号を提供するように前記結合回路に結合された第２の巻線と、
を備える、
請求項５に記載の共振コンバーター。
【請求項１９】
前記共振変圧器が、前記共振変圧器入力ポートと並列に磁気的に結合された補助巻線をさらに備え、
前記バッファ回路が、前記補助巻線を通して前記共振変圧器入力ポートと並列に結合された、
請求項５に記載の共振コンバーター。
【請求項２０】
負荷に共振コンバーターにより伝送される出力電力を制御する方法であって、
前記共振コンバーターの入力に入力電圧を含む入力電力を印加することと、
共振変圧器入力ポートにスイッチングされた電力信号を提供することであって、スイッチングされた前記電力信号が、スイッチングサイクルとスイッチング周波数とをもつ、スイッチングされた電力信号を提供することと、
前記共振変圧器入力ポートに結合された並列結合されたバッファ回路を使用して、前記共振変圧器入力ポートから制御モジュールにバッファリングされた一次ポート信号を提供することと、
バッファリングされた前記一次ポート信号の交流（ＡＣ）成分をレベルシフトすることと、
前記ＡＣ成分を検出インターフェース信号に変換することと、
前記検出インターフェース信号に応答して前記出力電力を制御することと、
を含む、方法。
【請求項２１】
前記ＡＣ成分を前記検出インターフェース信号に変換することが、
バッファリングされた前記一次ポート信号の前記ＡＣ成分を前記制御モジュールのコモンモード電圧にレベルシフトすることと、
バッファリングされた前記一次ポート信号の前記ＡＣ成分に比例した前記検出インターフェース信号を提供することと、
を含む、
請求項２０に記載の方法。
【請求項２２】
バッファリングされた前記一次ポート信号の前記ＡＣ成分に比例した前記検出インターフェース信号を提供することが、ハーフサイクルの非対称性を伴う前記検出インターフェース信号を提供することを含む、
請求項２１に記載の方法。
【請求項２３】
スルータイムを特定することと、
前記スルータイムに少なくとも部分的に基づいてサンプリングクロックを生成することと、
をさらに含む、
請求項２０に記載の方法。
【請求項２４】
前記スイッチングサイクル中に前記検出インターフェース信号から複数の検出インターフェース信号サンプルをサンプリングすることと、
複数の前記検出インターフェース信号サンプルから共振コンデンサディファレンシャル電圧を推定することと、
複数の前記検出インターフェース信号サンプルから入力電圧を推定することと、
をさらに含む、
請求項２０に記載の方法。
【請求項２５】
前記共振コンデンサディファレンシャル電圧と前記入力電圧と前記スイッチング周波数とに基づいて、前記出力電力の値を推定することと、
前記共振コンデンサディファレンシャル電圧と前記入力電圧と前記スイッチング周波数に基づいて推定された前記出力電力の前記値に応答して前記出力電力を制御することと、
をさらに含む、
請求項２４に記載の方法。
【請求項２６】
スイッチングされた電力信号を共振変圧器入力ポートに提供することと、
前記共振変圧器入力ポートに結合された並列結合されたバッファ回路を使用して、前記共振変圧器入力ポートから制御モジュールにバッファリングされた一次ポート信号を提供することと、
バッファリングされた前記一次ポート信号の交流（ＡＣ）成分をレベルシフトすることと、
検出インターフェース回路を使用して、前記ＡＣ成分を検出インターフェース信号に変換することと、
前記検出インターフェース信号に応答して、負荷に出力電力を伝送することであって、前記出力電力が、出力電流および出力電圧を伴う、伝送することと、
含む、共振電力変換の方法。
【請求項２７】
電圧エラー補償増幅器出力生成器を使用して前記出力電圧を調節することと、
前記電圧エラー補償増幅器出力生成器に結合された制御ループクロック生成器を使用してスイッチ信号を提供することと、
をさらに含む、
請求項２６に記載の方法。
【請求項２８】
スイッチングされた前記電力信号を前記共振変圧器入力ポートに提供することが、
前記共振変圧器入力ポートに結合されたブリッジ回路に駆動信号を提供することであって、前記駆動信号が、スイッチングサイクルをもち、前記スイッチングサイクルが、正のハーフサイクルと負のハーフサイクルとを含む、駆動信号を提供することと、
前記正のハーフサイクル中に前記ブリッジ回路に含まれるハイ側デバイスを介してスイッチングされた前記電力信号を前記共振変圧器入力ポートに提供することと、
前記負のハーフサイクル中に前記ブリッジ回路に含まれるロー側デバイスを介してスイッチングされた前記電力信号を前記共振変圧器入力ポートに提供することと、
を含む、
請求項２７に記載の方法。
【請求項２９】
前記電圧エラー補償増幅器出力生成器を使用して前記出力電圧を調節することが、
前記出力電圧を表すフィードバック信号を受信することと、
前記フィードバック信号に応答してエラー増幅器信号を生成することと、
前記フィードバック信号に応答して相補的エラー増幅器信号を生成することと、
を含む、
請求項２８に記載の方法。
【請求項３０】
前記制御ループクロック生成器を使用して前記スイッチ信号を提供することが、前記検出インターフェース信号を前記エラー増幅器信号と比較することを含む、
請求項２９に記載の方法。
【請求項３１】
前記制御ループクロック生成器を使用して前記スイッチ信号を提供することが、前記検出インターフェース信号を前記相補的エラー増幅器信号と比較することを含む、
請求項２９に記載の方法。
【請求項３２】
前記検出インターフェース信号の大きさが前記相補的エラー増幅器信号の大きさを上回った場合、前記正のハーフサイクルに遷移するように前記駆動信号を制御することをさらに含む、
請求項２９に記載の方法。
【請求項３３】
前記エラー増幅器信号の大きさが前記検出インターフェース信号の大きさを上回った場合、前記負のハーフサイクルに遷移するように前記駆動信号を制御することをさらに含む、
請求項２９に記載の方法。
【請求項３４】
共振変圧器入力ポートを含む共振変圧器であって、前記共振変圧器入力ポートが、第１の電圧範囲をもつ一次ポート信号を提供するように、直列結合された漏れインダクタンスと励磁インダクタンスとを含む、共振変圧器と、
前記一次ポート信号に応答してバッファリングされた前記一次ポート信号を提供するように前記共振変圧器入力ポートと並列に結合されたバッファ回路と、
バッファリングされた前記一次ポート信号を受信するように、バッファリングされた前記一次ポート信号を第２の電圧範囲をもつ検出インターフェース信号に変換するように結合された検出インターフェース回路と、
を備える、共振コンバーター。
【請求項３５】
前記第１の電圧範囲が、正および負の電圧値を含む、
請求項３４に記載の共振コンバーター。
【請求項３６】
前記第１の電圧範囲が、前記第２の電圧範囲より大きい、
請求項３４に記載の共振コンバーター。
【請求項３７】
バッファリングされた前記一次ポート信号が、バッファリングされた一次ポート信号電流を含む、
請求項３４に記載の共振コンバーター。
【請求項３８】
前記検出インターフェース回路が、
バッファリングされた前記一次ポート信号電流を受信するように結合された入力を含む入力段と、
前記入力における直流（ＤＣ）電圧が調節可能なＤＣコモンモード電圧をもつように、前記入力段にＤＣバイアスを提供するように前記入力段に結合された入力バイアス段と、
を備える、
請求項３７に記載の共振コンバーター。
【請求項３９】
前記検出インターフェース回路が、前記入力バイアス段に結合されたディファレンシャル段をさらに備え、
前記ディファレンシャル段が、前記入力バイアス段を制御するように結合され、
前記ディファレンシャル段が、前記入力バイアス段からフィードバック電圧を受信するようにさらに結合され、
前記入力における前記ＤＣコモンモード電圧が、前記フィードバック電圧に比例する、
請求項３８に記載の共振コンバーター。
【請求項４０】
前記検出インターフェース回路が、直流（ＤＣ）コモンモード出力電圧を含む前記検出インターフェース信号を提供するように結合された出力を含む出力段を備える、
請求項３４に記載の共振コンバーター。
【請求項４１】
前記検出インターフェース信号が、バッファリングされた前記一次ポート信号を複製したＡＣ電流を含む、
請求項４０に記載の共振コンバーター。
【請求項４２】
前記出力段が、前記検出インターフェース信号にＤＣオフセットを提供するように結合された電流源を備える、
請求項４０に記載の共振コンバーター。
【請求項４３】
前記検出インターフェース信号が、バッファリングされた前記一次ポート信号を複製したＡＣ電圧を含む、
請求項４２に記載の共振コンバーター。
【請求項４４】
共振変圧器の一次ポート信号を表す検出インターフェース信号を生成するように、共振コンバーターの前記共振変圧器の入力ポートにまたがって結合されたバッファ回路からバッファリングされた前記一次ポート信号を受信するように結合された検出インターフェース回路と、
前記検出インターフェース回路からの前記検出インターフェース信号と前記共振コンバーターの出力を表すフィードバック信号とを受信して、前記共振コンバーターの出力に結合された負荷に提供される出力電力を制御するように、前記共振変圧器の前記入力ポートに入力電力を提供するように結合された一次ブリッジ回路を制御するようにスイッチ信号を生成するように結合されたクロック制御回路と、
を備える、共振コンバーターにおける使用のための制御装置。
【請求項４５】
前記共振変圧器が、共振変圧器入力ポートの前記入力ポートにまたがって直列結合された漏れインダクタンスと励磁インダクタンスとを含み、
前記共振変圧器が、負荷に前記出力電力を提供するように結合された出力を含む、
請求項４４に記載の制御装置。
【請求項４６】
前記バッファ回路からのバッファリングされた前記一次ポート信号が、前記共振コンバーターの前記入力電力および前記出力電力に関連した包括的な信号情報を含み、
前記クロック制御回路が、バッファリングされた前記一次ポート信号の前記包括的な信号情報に応答して前記一次ブリッジ回路を制御するようにさらに結合された、
請求項４４に記載の制御装置。
【請求項４７】
前記制御装置が、
前記検出インターフェース回路から前記検出インターフェース信号を受信して、前記検出インターフェース信号のデータ点をサンプリングするように結合されたサンプリングブロックと、
前記サンプリングブロックからサンプリングされた前記データ点を受信して、サンプリングされた前記データ点から前記包括的な信号情報を抽出するように結合された信号処理ブロックであって、前記信号処理ブロックが、サンプリングされた前記データ点からの前記包括的な信号情報から、入力電圧とインクリメンタル共振コンデンサ電圧変化と前記出力電力とのうちの少なくとも１つを計算するように結合された、信号処理ブロックと、
をさらに備える、
請求項４６に記載の制御装置。
【請求項４８】
前記制御装置が、前記入力電圧と前記インクリメンタル共振コンデンサ電圧変化と前記出力電力とのうちの前記少なくとも１つを受信して、前記一次ブリッジ回路を制御するように前記信号処理ブロックに結合された電力制御ブロックをさらに備える、
請求項４７に記載の制御装置。
【請求項４９】
前記検出インターフェース回路が、フィルタを通してバッファリングされた前記一次ポート信号を受信するように結合された、
請求項４４に記載の制御装置。
【請求項５０】
前記検出インターフェース回路が、磁気結合を通してバッファリングされた前記一次ポート信号を受信するように結合された、
請求項４４に記載の制御装置。
【請求項５１】
前記クロック制御回路が、
前記フィードバック信号に応答してエラー増幅器信号と相補的エラー増幅器信号とを生成するように結合されたエラー増幅器出力生成器と、
前記エラー増幅器出力生成器に結合された制御ループクロック生成器であって、前記制御ループクロック生成器が、前記検出インターフェース信号と前記エラー増幅器信号と前記相補的エラー増幅器信号とに応答して前記スイッチ信号を生成するように結合された、制御ループクロック生成器と、
を備える、
請求項４４に記載の制御装置。
【請求項５２】
前記検出インターフェース回路が、
バッファ回路からバッファリングされた前記一次ポート信号を受信するように結合された入力を含む入力段と、
前記入力段のＤＣバイアスを制御するように前記入力段に結合された入力バイアス段と、
基準電圧および前記入力バイアス段からのフィードバック電圧を受信するように結合されたディファレンシャル段であって、前記入力バイアス段からの前記フィードバック電圧が前記基準電圧に実質的に等しくなるように、前記ディファレンシャル段が前記入力バイアス段を制御するように結合されており、前記入力段の前記入力におけるＤＣコモンモード電圧が、前記入力バイアス段からの前記フィードバック電圧に比例する、ディファレンシャル段と、
を備える、
請求項４４に記載の制御装置。
【請求項５３】
前記検出インターフェース回路が、前記入力段から第１のバイアス信号を受信して、前記検出インターフェース信号を生成するように結合された第１の出力段をさらに備え、
前記第１の出力段により生成された前記検出インターフェース信号が、前記入力段の前記入力において受信されたバッファリングされた前記一次ポート信号の電流に比例した交流（ＡＣ）電流である、
請求項５２に記載の制御装置。
【請求項５４】
前記検出インターフェース回路が、前記入力段から第２のバイアス信号を受信して前記検出インターフェース信号を生成するように結合された第２の出力段をさらに備え、
前記第２の出力段により生成された前記検出インターフェース信号が、前記入力段の前記入力において受信されたバッファリングされた前記一次ポート信号の電流に比例した交流（ＡＣ）電圧である、
請求項５２に記載の制御装置。
【請求項５５】
前記制御装置が、
前記クロック制御回路から前記スイッチ信号を受信するように結合された制御インターフェースと、
リンク信号を通して前記制御インターフェースクロック制御回路から前記スイッチ信号を受信するように結合されたリンク回路であって、前記リンク回路が、前記一次ブリッジ回路を制御するように駆動信号を生成するように結合された、リンク回路と、
をさらに備える、
請求項４４に記載の制御装置。
【請求項５６】
前記リンク信号が、前記共振コンバーターの前記出力から前記駆動信号をガルバニック的に絶縁するために、光結合器および／または磁気インターフェースのうちの少なくとも１つにより送信される、
請求項５５に記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共振コンバーターの制御のために信号を検出することに関し、より具体的には、インダクタ・インダクタ・コンデンサ（ＬＬＣ）コンバーターにおける制御を拡張するための共振回路信号を検出するための電子回路に関する。
【背景技術】
【０００２】
多くの電子デバイス、例えば携帯電話、ラップトップなどは、電源から取得された直流電流（ＤＣ：ｄｉｒｅｃｔ  ｃｕｒｒｅｎｔ）の電力により給電される。従来の壁のコンセントは、概して、消費者向け電子デバイスのための電源として使用されるために調節されたＤＣ電力に変換される必要がある高電圧の交流電流（ＡＣ：ａｌｔｅｒｎａｔｉｎｇ  ｃｕｒｒｅｎｔ）電力を伝送する。スイッチング式電源（ＳＭＰＳ：ｓｗｉｔｃｈ  ｍｏｄｅ  ｐｏｗｅｒ  ｓｕｐｐｌｙ）とも呼ばれるスイッチング式電力コンバーターは、高電圧ＡＣ電力を調節されたＤＣ電力に変換するために、それらの高効率さ、小寸法さ、および軽量さを理由として一般的に使用されている。
【０００３】
スイッチング式電力コンバーターのうちの一種が電力段の一部として共振回路（例えばインダクタおよびコンデンサ）を含む共振コンバーターである。共振回路は、ゼロ電流および／またはゼロ電圧スイッチングを役立てることにより、電力変換効率を有益に高め得る。
【０００４】
共振コンバーターの部分集合、直列インダクタ・インダクタ・コンデンサ（ＬＬＣ）コンバーターは、ＬＬＣ共振回路を形成するように直列接続された、２つのインダクタおよび１つのコンデンサを含む共振回路を使用する。一般的に、ＬＬＣコンバーターの電力段は、電力段スイッチがゼロ電圧スイッチングを経るように制御される。
【発明の概要】
【０００５】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様の参照符号は、別段の指定がない限り、同様の部分を示す。
【図面の簡単な説明】
【０００６】
【図１Ａ】一実施形態による負荷に出力電力を伝送するためのＬＬＣコンバーターを示す。
【図１Ｂ】別の実施形態による負荷に出力電力を伝送するためのＬＬＣコンバーターを示す。
【図１Ｃ】別の実施形態による負荷に出力電力を伝送するためのＬＬＣコンバーターを示す。
【図１Ｄ】図１ＣのＬＬＣコンバーターの追加的な回路態様を示す。
【図１Ｅ】別の実施形態による共振変圧器を使用するＬＬＣコンバーターを示す。
【図１Ｆ】別の実施形態によるＬＬＣコンバーターを示す。
【図１Ｇ】一実施形態による一次側制御を伴うＬＬＣコンバーターを示す。
【図１Ｈ】一実施形態による非絶縁ＬＬＣコンバーターを示す。
【図２Ａ】本明細書における教示による共振変圧器の概略図を示す。
【図２Ｂ】一実施形態による共振変圧器に結合されたバッファ回路の概略図を示す。
【図２Ｃ】別の実施形態による共振変圧器およびフィルタの概略図を示す。
【図２Ｄ】図２Ｃの共振変圧器を実現するための巻線図を示す。
【図２Ｅ】図２Ｃの共振変圧器を実現するための別の巻線図を示す。
【図３】本明細書における教示による検出インターフェース回路を使用した制御モジュールのシステム図を示す。
【図４Ａ】一実施形態によるＬＬＣコンバーターのスイッチング信号波形を示す。
【図４Ｂ】一実施形態によるＬＬＣコンバーターにおける一次ポート信号の波形を示す。
【図４Ｃ】一実施形態によるＬＬＣコンバーターにおける一次ポート信号の別の波形を示す。
【図４Ｄ】一実施形態によるＬＬＣコンバーターにおける検出インターフェース信号の波形を示す。
【図４Ｅ】一実施形態によるＬＬＣコンバーターにおける一次ポート信号の波形の追加的な態様を示す。
【図４Ｆ】図４Ｅの一次ポート信号に対応した検出インターフェース信号の波形の追加的な態様を示す。
【図４Ｇ】図４Ｄの検出インターフェース信号の波形の拡大部分を示す。
【図４Ｈ】図４Ｆの検出インターフェース信号の波形の拡大部分を示す。
【図５Ａ】本明細書における教示によるクロック制御モジュールを含む制御モジュールのシステム図を示す。
【図５Ｂ】別の実施形態による制御モジュールのシステム図を示す。
【図６Ａ】一実施形態によるクロック制御モジュールのシステム図を示す。
【図６Ｂ】一実施形態による電圧エラー補償増幅器出力生成器の概略図を示す。
【図６Ｃ】図６Ｂのバッファリングおよび相補的エラー増幅器信号生成器の追加的な回路の詳細を示す概略図である。
【図６Ｄ】一実施形態による制御ループクロック生成器の概略図を示す。
【図６Ｅ】図６Ｄのクロック生成器の追加的な回路の詳細を示す概略図である。
【図７Ａ】一実施形態によるＬＬＣコンバーターのスイッチング信号波形を示す。
【図７Ｂ】第１の動作状態に従ったスイッチング信号波形を示す。
【図７Ｃ】第２の動作状態に従ったスイッチング信号波形を示す。
【図７Ｄ】可変動作状態に従ったスイッチング信号波形を示す。
【図７Ｅ】第３の動作状態に従ったクリッピングを伴うスイッチング信号波形を示す。
【図８Ａ】本明細書における教示による検出インターフェース回路のシステム図を示す。
【図８Ｂ】一実施形態による検出インターフェース回路の概略図を示す。
【図８Ｃ】第１の実施形態による検出インターフェース回路出力段の概略図を示す。
【図８Ｄ】第２の実施形態による検出インターフェース回路出力段の概略図を示す。
【図９】一実施形態によるＬＬＣコンバーターにおけるスイッチング信号を検出する方法のフロー図を示す。
【図１０】一実施形態によるＬＬＣコンバーターにおける制御方法のフロー図を示す。
【図１１Ａ】別の実施形態によるＬＬＣコンバーターにおける制御方法のフロー図を示す。
【図１１Ｂ】ハーフブリッジ実施形態によるＬＬＣコンバーターにおける連続モードスイッチングのフロー図を示す。
【図１１Ｃ】フルブリッジ実施形態によるＬＬＣコンバーターにおける連続モードスイッチングのフロー図を示す。
【発明を実施するための形態】
【０００７】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれること、および、一定の縮尺で描かれるとは限らないことを理解する。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするために、他の要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくならないように、描かれない。
【０００８】
以下の説明では、共振コンバーターにおける制御を拡張するために共振回路信号を検出することの十分な理解を提供するために、多くの具体的な詳細事項が記載される。しかし、特定の詳細事項が本明細書における教示を実施するために使用されるとは限らないことが当業者に明らかとなる。他の例において、本開示を不明瞭にしないために、よく知られた材料または方法は詳細には説明されていない。
【０００９】
本明細書中での「一実施形態」、「実施形態」、「一例」、または「例」についての言及は、実施形態または例との関連で説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書中の様々な場所における「一実施形態において」、「実施形態において」、「一例」、または「例」という表現の使用は、すべてが同じ実施形態または例に関連するとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされてよい。特定の特徴、構造、または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切なコンポーネントに含まれてよい。加えて、本明細書とともに提供される図が当業者への説明を目的としていること、および、図面が一定の縮尺で描かれるとは限らないことが理解される。
【００１０】
本出願に関する文脈において、トランジスタが「オフ状態」または「オフ」であるとき、トランジスタは電流を遮断する、および／または実質的に電流を流さない。逆に、トランジスタが「オン状態」または「オン」であるとき、トランジスタは実質的に電流を流すことができる。例示として、一実施形態において、高電圧トランジスタは、第１の端子であるドレインと第２の端子であるソースとの間において高電圧がサポートされる、Ｎチャネル金属−酸化物−半導体（ＮＭＯＳ：Ｎ−ｃｈａｎｎｅｌ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）を備える。いくつかの実施形態において、集積型制御装置回路は、負荷に提供されるエネルギーを調節するとき、電力スイッチを駆動するために使用され得る。さらに、本開示の目的において、「グランド」または「グランド電位」は、基準電圧または基準電位を表し、この基準電圧または基準電位に対して、電子回路または集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）のすべての他の電圧または電位が規定または測定される。
【００１１】
上述のようにスイッチング式電力コンバーターのうちの一種が、電力変換工程の一部としてインダクタンスおよび静電容量をもつ「タンク」回路とも呼ばれる共振回路を使用する共振コンバーターである。共振コンバーターは、非共振スイッチング式電力コンバーターに比べて、例えば、ソフトスイッチング（例えばゼロ電圧スイッチング）、高周波数動作時の効率、およびスイッチング波形における、より小さな高調波成分といったいくつかの利点をもち得る。これらは、ひいては、より小さい磁気要素およびより小さいＥＭＩフィルタの使用を可能にすることにより、パッケージングおよびコンポーネントコストを下げ得る。
【００１２】
さらに上述のように、ＬＬＣコンバーターは、共振コンバーターの部分集合である。ＬＬＣコンバーターは、ゼロ電圧スイッチングにおいて動作するように制御され得る。ゼロ電圧スイッチング（ＺＶＳ：Ｚｅｒｏ−ｖｏｌｔａｇｅ  ｓｗｉｔｃｈｉｎｇ）は、タンク回路電圧波形のゼロ線交差において、または実質的にタンク回路電圧波形のゼロ線交差付近において発生するスイッチ（例えばパワー電界効果トランジスタ（ＦＥＴ）または半導体デバイス）のオン切り替えおよびオフ切り替え遷移により特徴付けられるソフトスイッチングの一種である。この手法により、スイッチにかかる電圧（例えば電力ＦＥＴドレイン・ソース電圧）は、スイッチング遷移中、ゼロ、または実質的にゼロであり得、それにより、容量性スイッチング損失を減らす。
【００１３】
スイッチングの制御および電力変換工程は、一次における信号（すなわち、共振変圧器一次側における信号）を二次における信号（すなわち、共振変圧器二次側における信号）からガルバニック絶縁する共振コンポーネント（すなわち、変圧器などのエネルギー伝達デバイス）に関連して制御装置がどのように実装されるかに基づき得る。例えば、制御装置が一次における信号を制御するように実装される場合、それは、一次側制御装置と呼ばれ得、その種類の制御は、一次制御と呼ばれ得る。代替的に、制御装置が二次における信号を制御するように実装される場合、それは、二次側制御装置と呼ばれ得、その種類の制御は、二次制御と呼ばれ得る。
【００１４】
スイッチングの制御および電力変換工程は、ＬＬＣコンバーター内の制御装置に利用可能な信号の種類によっても特定および分類され得る。一例において、出力電圧情報のみを含むフィードバック信号が、電圧フィードバックループにおいて利用可能であり、および実装され、制御は、電圧モード制御としてさらに分類され得る。例えば、ＬＬＣコンバーター出力に由来する分割器フィードバック信号は、電圧モード二次側制御装置における使用に容易に利用可能となり得る。代替的に、および追加的に、一例において、スイッチ電流情報を含む追加的なフィードバック信号が利用可能であり、電流フィードバックループにおいて使用される場合、制御は、電流モード制御として実装され得る。例えば、共振ハーフブリッジにおいて電流を測定する検出抵抗器は、電流モード一次側制御装置における使用に容易に利用可能となり得る。
【００１５】
共振コンバーターにおける制御を拡張するために共振回路信号を検出するための装置および方法が本明細書において説明される。共振コンポーネント（例えば変圧器）入力ポートと並列に、または共振コンポーネント（例えば変圧器）入力ポートにまたがって結合されたバッファ回路は、共振変換における使用のためのバッファリングされた一次ポート信号に役立つ。バッファリングされた一次ポート信号は、入力電圧と入力電力との両方に関連した情報を含む包括的な信号であり、それは、スイッチングおよびＬＬＣコンバーターにおける電力変換を有益に拡張するために使用され得る。さらに、ＬＬＣコンバーターは、検出インターフェース回路を使用してバッファリングされた一次ポート信号のスケール調整された複製を提供する。一例において、スケール調整された複製は、バッファリングされた一次ポート信号に含まれる包括的な情報に基づいて出力電力を制御するために二次側制御装置とともに有益に使用され得る。
【００１６】
図１Ａは、一実施形態による負荷１１３に出力電力を伝送するためのＬＬＣコンバーター１００ａを示す。ＬＬＣコンバーター１００は、一次ブリッジ回路１０３、共振変圧器１０７、バッファ回路１１６、共振コンデンサＣＲＥＳ、整流器７１および７２、出力コンデンサＣＯ、フィードバックネットワーク１１２、および制御装置１１４を含む。一次ブリッジ回路１０３は、スイッチドライバ１０２およびハーフブリッジ１０４を含む。さらに、ハーフブリッジ１０４は、電力Ｎチャネル電界効果トランジスタ（ＮＦＥＴ：Ｎ−ｃｈａｎｎｅｌ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）を使用して両方が実現されたハイ側（ＨＳ：ｈｉｇｈ−ｓｉｄｅ）デバイス１２６およびロー側（ＬＳ：ｌｏｗ−ｓｉｄｅ）デバイス１２８を含む。さらに、共振変圧器１０７は、変圧器１０６、漏れインダクタＬＬＫ、および励磁インダクタＬＭを含み、制御装置１１４は、制御モジュール７０を含む。
【００１７】
図示されるようにグランドＧＮＤを基準とする直流電流（ＤＣ）入力電圧ＶＩＮが、ＬＬＣコンバーター１００ａの一次入力に適用され得る。ＬＬＣコンバーター１００ａは、一次入力からの入力電力をＤＣ出力電力に変換し得る。ＤＣ出力電力は、ＬＬＣコンバーター１００ａの二次出力に接続された負荷１１３に伝達され得る。さらに、ＤＣ出力電力は、二次グランドＲＴＮを基準とする調節出力電圧ＶＯを伴って、および出力電流ＩＯを伴って伝送され得る。
【００１８】
図示されるように、漏れインダクタＬＬＫ、励磁インダクタＬＭ、および共振コンデンサＣＲＥＳは、一次ブリッジ回路１０３の出力とグランドＧＮＤとの間に直列接続される。動作中、制御装置１１４は、一次ブリッジ回路１０３に駆動信号ＣＬＫＤを提供し得る。スイッチドライバ１０２は駆動信号ＣＬＫＤを受信し得、それに応答して、ＨＳデバイス１２６に制御信号（すなわちゲート信号）ＧＨを提供し、ＬＳデバイス１２８に制御信号ＧＬを提供し得る。ハーフブリッジが共振変圧器にスイッチングされた電力信号ＶＸを提供するように、制御信号ＧＨおよびＧＬがＨＳデバイス１２６およびＬＳデバイス１２８をそれぞれ駆動し得、図１Ａに示されるように、スイッチングされた電力信号ＶＸが、一次ブリッジ回路１０３の出力から提供され得る。
【００１９】
変圧器１０６は、一次巻線１２０、二次巻線１２２、および二次巻線１２４を含む。動作中、変圧器１０６は、ＬＬＣコンバーター１００ａの一次側と二次側との間にガルバニック絶縁を提供し得、この手法により、グランドＧＮＤを基準とする一次側における信号が、二次グランドＲＴＮを基準とする二次側における信号から絶縁され得る。二次グランドＲＴＮは、戻りグランドＲＴＮとも呼ばれ得る。
【００２０】
図示されるように、ドットにより示されるように同相巻線端子が（すなわちドット端子を）漏れインダクタＬＬＫに接続するように、一次巻線１２０が励磁インダクタＬＭと並列に電気的に結合される。二次巻線１２２は、同相巻線端子が二次出力に接続されるように、二次グランドＲＴＮと二次出力との間において整流器７２と直列に電気的に接続される。同相巻線端子が整流器７１のカソードに接続されるように、二次巻線１２３が、二次グランドＲＴＮと二次出力との間において整流器７１と直列に電気的に接続される。さらに、整流器７１および７２のアノードの両方が二次グランドＲＴＮに接続され、出力コンデンサＣＯおよびフィードバックネットワーク１１２が、二次出力と二次グランドＲＴＮとの間において負荷１１３と並列に電気的に結合される。整流器７１および７２二次グランドＲＴＮに接続されたものとして示されるが、当業者は他の整流器構成が可能であることを理解し得る。例えば、整流器７２は、整流器７２のアノードが二次巻線１２２のドット端子に接続されたとき、整流器としてさらに動作し得る。
【００２１】
本明細書における教示によると、ＬＬＣコンバーター１００ａは、示されるように、一次ポート信号ＶＰＲＩを受信するように、および、バッファリングされた一次ポート信号ＳＰＲＩを提供するように、共振変圧器１０７の入力ポートと並列に、または、共振変圧器１０７の入力ポートにまたがって結合されたバッファ回路１１６を使用し得る。いくつかの実施形態において、一次ポート信号ＶＰＲＩは、制御モジュール７０の安全な動作にとっては大きすぎるものであり得る大きい信号スイングまたは動的電圧範囲（例えば、プラスおよびマイナス１００ボルトより大きい変動）をもち得、バッファ回路１１６は、より低い信号スイングまたは動的電圧範囲にスケール調整された一次ポート信号ＶＰＲＩからの信号内容に有益に役立ち得る。バッファリングされた一次ポート信号ＳＰＲＩは、一次ポート信号ＶＰＲＩから伝達された包括的な信号内容を含み得、包括的な信号内容は、次に、ＬＬＣコンバーター１００ａの動作および／または制御において有益に使用され得る。
【００２２】
図１Ａに示されるように、制御装置１１４は、フィードバックネットワーク１１２からＬＬＣコンバーター１００ａの出力を表すフィードバック信号ＦＢを受信し、バッファリングされた一次ポート信号ＳＰＲＩを受信する。本明細書における教示によると、制御モジュール７０は、バッファリングされた一次ポート信号ＳＰＲＩに由来する包括的な信号内容を有益に使用して、負荷に伝達される電圧および電力を調節および制御し得る。さらに、制御モジュール７０は、フィードバック信号ＦＢとバッファリングされた一次ポート信号ＳＰＲＩとを使用して、駆動信号ＣＬＫＤを生成し得る。
【００２３】
図１Ａは、ハーフブリッジ１０４を使用してスイッチングされた電力信号ＶＸを提供するＬＬＣコンバーター１００ａを示すが、図１Ｂおよび図１Ｃに関連して説明されているように、より多い、またはより少ないコンポーネントを使用した他の構成も可能である。
【００２４】
図１Ｂは、別の実施形態による負荷１１３に出力電力を伝送するためのＬＬＣコンバーター１００ｂを示す。ＬＬＣコンバーター１００ｂは、それが一次ブリッジ回路９９を使用することを除いて、ＬＬＣコンバーター１００ａと同様である。一次ブリッジ回路１０３と異なり、一次ブリッジ回路９９は、スイッチドライバ７３およびフルブリッジ７４を含む。フルブリッジ７４は、電力Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）を使用して各々が実現されたＨＳデバイス７５、ＬＳデバイス７６、ＨＳデバイス７７、およびＬＳデバイス７８を含む。
【００２５】
図示されるように、漏れインダクタＬＬＫ、励磁インダクタＬＭ、および共振コンデンサＣＲＥＳが、一次ブリッジ回路１０３の第１の出力と一次ブリッジの第２の出力との間において直列接続される。電力信号ＶＸ１が第１の出力における共振変圧器に提供されるように、および、電力信号ＶＸ２が第２の出力における共振コンデンサＣＲＥＳに提供されるように、制御信号ＧＨ１、ＧＬ１、ＧＨ２、およびＧＬ２が、それぞれ、ＨＳデバイス７５、ＬＳデバイス７８、ＨＳデバイス７７、およびＬＳデバイス７６を制御し得る。この手法により、電力信号ＶＸ１と電力信号ＶＸ２との差により決定されるスイッチングされた電力信号が、直列接続された漏れインダクタＬＬＫ、励磁インダクタＬＭ、および共振コンデンサＣＲＥＳにかかるように提供され得る。
【００２６】
図１Ｃは、別の実施形態による負荷１１３に出力電力を伝送するためのＬＬＣコンバーター１００ｃを示す。ＬＬＣコンバーター１００ｃは、さらに、ＬＬＣコンバーター１００ｃが、整流器７１および７２を、それぞれ電力ＮチャネルＦＥＴを使用して実現される同期整流器１１０および１０８と置換していること、および、ＬＬＣコンバーター１００ｃが、制御モジュール７０の代わりに制御モジュール１３０を使用していることを除いて、ＬＬＣコンバーター１００ａと同様である。制御モジュール１３０は、それが制御信号Ｇ１およびＧ２を生成して、それぞれ同期整流器１０８および１１０を制御することを除いて、制御モジュール７０と同様である。同期整流器１０８および１１０を使用することは、整流器順電圧降下を有益に低減し得る。
【００２７】
図１Ｄは、図１ＣのＬＬＣコンバーター１００ｃの追加的な回路態様を示す。図１Ｄの実施形態によると、バッファ回路１１６は、変圧器１２３および結合回路１２１を含む。本例に示されるように、変圧器１２３は、一次巻線１１７および二次巻線１１９を含む。一次巻線１１７は、直列接続された漏れインダクタＬＬＫおよび励磁インダクタＬＭと電気的に並列に接続されて、包括的な信号内容を含む一次ポート信号ＶＰＲＩを受信する。二次巻線１１９は、結合回路１２１に直列に結合され、制御モジュール１３０に電気的に接続されて、バッファリングされた一次ポート信号ＳＰＲＩを提供する。
【００２８】
一次ポート信号ＶＰＲＩは、制御モジュール１３０の安全な動作に対して過度に高いＤＣ電圧成分（例えば３８０ボルト）、および、大きい信号変動をさらにもち得る。変圧器１２３は、変圧器１２３の磁気結合を通して包括的な信号内容を有益に伝達し得、結合回路１２１は、有益に、ＤＣ信号成分を除去し、ＡＣ信号成分を通し得る。この手法により、バッファリングされた一次ポート信号ＳＰＲＩが、バッファリングされた一次ポート信号電圧ＶＳＰＲＩを伴って、バッファリングされた一次ポート信号電流ＩＳＰＲＩとして制御モジュール１３０に伝送され得る。バッファリングされた一次信号電流ＩＳＰＲＩは、制御モジュール１３０に送達されるＡＣ電流であり得、バッファリングされた一次ポート信号電圧ＶＳＰＲＩは、制御モジュール１３０の、および／または、制御モジュール１３０内の回路の動的電圧範囲を有益にもち得る。
【００２９】
図１Ｅは、別の実施形態による共振変圧器１４７を使用したＬＬＣコンバーター１００ｅを示す。ＬＬＣコンバーター１００ｅが共振変圧器１４７を使用して一次ポート信号ＶＰＳＷを提供することを除いてＬＬＣコンバーター１００ｅはＬＬＣコンバーター１００ｃと同様であり、したがって、バッファ回路１１６がより少ないコンポーネント（すなわち結合回路１２１）を使用するということを可能にする。共振変圧器１４７が共振変圧器入力ポートと並列に、または共振変圧器入力ポートにまたがって磁気結合された補助巻線１２５を含むことを除いて、共振変圧器１４７は変圧器１０７と同様である。したがって、補助巻線１２５は、直列結合された漏れインダクタＬＬＫおよび励磁インダクタＬＭと並列に結合される。補助巻線１２５は、さらに結合回路１２１に直列に結合される。
【００３０】
さらに、図２Ｄに関連して後で説明されるように、補助巻線１２５が結合回路１２１に直接接続され得るように、補助巻線１２５が、直列結合された漏れインダクタＬＬＫおよび励磁インダクタＬＭとの結合をもたらすように物理的に巻き付けられ得る。この手法により、結合回路１２１を伴う補助巻線１２５は、バッファリングされた一次ポート信号ＳＰＲＩを制御モジュール１３０に提供するために使用され得、バッファリングされた一次ポート信号ＳＰＲＩは、バッファリングされた一次ポート信号電圧ＶＳＰＲＩを伴って、バッファリングされた一次ポート信号電流ＩＳＰＲＩとして伝送され得る。
【００３１】
図１Ｆは、別の実施形態によるＬＬＣコンバーター１００ｆを示す。制御モジュール１３０は、二次制御ブロック１６４およびリンク回路１６２を含む。図示されるように、二次制御ブロック１６４は、バッファリングされた一次ポート信号電圧ＶＳＰＲＩを伴って、バッファリングされた一次ポート信号電流ＩＳＰＲＩとしてバッファリングされた一次ポート信号ＳＰＲＩを受信する。一次ポート信号電圧ＶＳＰＲＩは、二次グランドＲＴＮに対して二次制御ブロック１６４の電圧範囲にレベルシフトされ得る。さらに、二次制御ブロック１６４は二次側から信号を提供および受信し得、例えば、二次制御ブロック１６４は、フィードバック信号ＦＢを受信し、制御信号Ｇ１およびＧ２を提供し得る。
【００３２】
さらに、二次制御ブロック１６４は、二次グランドＲＴＮを電気的に基準とし得、それにより、制御モジュール１３０が二次側制御を提供すること、および、二次グランドＲＴＮに対する電圧において動作することを可能にする。さらに示されるように、二次制御ブロックは、リンク信号ＦＬＯＵＴを介して制御情報（例えば駆動信号ＣＬＫＤに関連した情報）を通信し得る。リンク信号ＦＬＯＵＴは、共振コンバーターの出力側および二次制御ブロック１６４の信号（例えば、フィードバック信号ＦＢ、および制御信号Ｇ１、Ｇ２）から駆動信号ＣＬＫＤをガルバニック的に絶縁するために、光結合器、容量性結合器のうちの少なくとも１つにより、および／または、磁気インターフェースにより送信され得る。続いて、駆動信号ＣＬＫＤは、一次ブリッジ回路１０３におけるグランドＧＮＤを基準とし得、制御信号ＧＨおよびＧＬを生成するためにスイッチドライバ１０２に提供され得る。
【００３３】
図１Ｆは、二次制御ブロック１６４を使用したＬＬＣコンバーター１００ｆを示すが、一次側制御を使用した他の構成が可能である。例えば、図１Ｇは、一実施形態による一次側制御を伴うＬＬＣコンバーター１００ｇを示す。ＬＬＣコンバーター１００ｇは、一次ブリッジ回路１０３、バッファ回路１１６、共振変圧器１７７、および制御装置１７４を含む。
【００３４】
共振変圧器１７７が一次バイアス巻線１７６を含むことを除いて、共振変圧器１７７は共振変圧器１４７と同様である。さらに、ＬＬＣコンバーター１００ｇの二次側は、二次巻線１２２、１２４への結合を含むＬＬＣコンバーター１００ｂの二次側と同様である。しかし、ＬＬＣコンバーター１００ｇは、二次側におけるフィードバックネットワーク１１２を使用せず、代替的に、ＬＬＣコンバーター１００ｇは、一次側におけるグランドＧＮＤを基準とするフィードバックネットワーク１７２を使用する。一次バイアス巻線１７６は、フィードバックネットワーク１７２に電気的に接続されて、制御装置１７４にフィードバック信号ＦＢを提供する。さらに、整流器１７８およびコンデンサ１７９は、一次バイアス巻線１７６に電気的に結合されて、フィードバック信号ＦＢの変動を減らす。
【００３５】
制御装置１７４は、制御モジュール１７０を含む。制御モジュール１７０が一次側制御を提供するために一次側におけるグランドＧＮＤ（すなわち、一次グランド）を電気的に基準とすることを除いて、制御モジュール１７０は制御モジュール１３０と同様に動作するように構成され得る。したがって、補助巻線１２５は、グランドＧＮＤに対する一次ポート信号ＶＰＳＷを提供するように磁気的に結合され得る。
【００３６】
ＬＬＣコンバーター１００ｆに比べて、ＬＬＣコンバーター１００ｇは、一次側における制御モジュール１７０を使用するので、より高い周波数において動作するようにさらに構成され得る。例えば、一次側における制御モジュール１７０を含むことにより、制御装置１７４は、リンク信号ＦＬＯＵＴを必要とせずに駆動信号ＣＬＫＤを有益に提供し得る。この手法により、制御モジュール１７０内の遅延が小さくされ得る。遅延を小さくすることは、ひいては、ＬＬＣコンバーター１００ｇの駆動信号ＣＬＫＤがＬＬＣコンバーター１００ｆの周波数より高い周波数をもつことを可能にし得る。
【００３７】
図１Ａ〜図１Ｇは、グランドＧＮＤに接続された一次側と二次グランドＲＴＮに接続された二次側とを含むＬＬＣコンバーターを示すが、他のコンバーター構成が可能である。例えば、図１Ｈは、一実施形態による非絶縁ＬＬＣコンバーター１００ｈを示す。非絶縁ＬＬＣコンバーター１００ｈが、一次側と二次側との両方がグランドＧＮＤに接続された非絶縁共振コンバーターとして構成されていることを除いて、非絶縁ＬＬＣコンバーター１００ｈはＬＬＣコンバーター１００ｅと同様である。
【００３８】
図２Ａは、本明細書における教示による共振変圧器１０７の概略図２００ａを示す。概略図２００ａは、ポート端子Ｎ１〜Ｎ５を含むマルチポートネットワークとして共振変圧器１０７を示す。図示されるように、漏れインダクタＬＬＫおよび励磁インダクタＬＭは、ポート端子Ｎ１とポート端子Ｎ２との間に直列接続されて、共振変圧器入力ポートを形成する。さらに、変圧器１０６の二次巻線１２２がポート端子Ｎ３とポート端子Ｎ４との間に接続されて、第１の出力ポートを形成し、二次巻線１２４が、ポート端子Ｎ３とポート端子Ｎ５との間に接続されて第２の出力ポートを形成する。
【００３９】
図示されるように、動作中、一次ポート信号ＶＰＲＩは、入力ポート電流ＩＰを伴って入力ポートに提供される電圧であり得る。一次ポート信号ＶＰＲＩは、大きい電圧変動（例えば一例においてプラス・マイナス３８０ボルトの間における変動）を伴う包括的な信号内容を含み得る。本明細書における教示によると、一次ポート信号ＶＰＲＩは、後述のようにバッファリングされ得る。
【００４０】
図２Ｂは、一実施形態による、共振変圧器１０７の入力ポートにまたがって、または、共振変圧器１０７の入力ポートと並列に共振変圧器１０７に結合されたバッファ回路１１６の概略図２００ｂを示す。バッファ回路１１６は、変圧器１２３を使用して、一次ポート信号ＶＰＲＩをサンプリングする。変圧器１２３が一次ポート信号ＶＰＲＩを直接受信するように、一次巻線１１７は、共振変圧器入力ポートと並列にポートノードＮ１とポートノードＮ２との間に接続される。変圧器１２３は、一次ポート信号ＶＰＲＩを二次巻線１１９に磁気結合し得、結合回路１２１を伴う二次巻線１１９は、バッファリングされた一次ポート信号電流ＩＳＰＲＩをＡＣ電流として提供し得る。有益に、バッファリングされた一次ポート信号電流ＩＳＰＲＩは、より低い電圧（例えば５ボルト）をもつバッファリングされた一次ポート信号電圧ＶＳＰＲＩを伴って、包括的な信号内容を制御モジュール１３０に伝達し得る。
【００４１】
当業者が理解し得るように、回路図２００ａおよび２００ｂに示される漏れインダクタＬＬＫは、異なる手法により共振変圧器１０７に実装され得る。例えば、漏れインダクタＬＬＫは、励磁インダクタＬＭの外部に直列に物理的に装着された独立した磁気的構造物であり得、代替的に、および追加的に、漏れインダクタＬＬＫは、図２Ｃおよび図２Ｄに関連して説明されるように励磁インダクタＬＭとともに内側に直列に物理的に巻き付けられた、統合された磁気的構造物であり得る。
【００４２】
図２Ｃは、別の実施形態による共振変圧器１４７および結合回路１２１の概略図２００ｃを示し、図２Ｄは、図２Ｃの共振変圧器１４７を実現するための巻線図２４７を示す。図２Ｃの概略図２００ｃに示されるように、共振変圧器１４７は、ポート端子Ｎ１とポート端子Ｎ２との間における共振変圧器入力ポートからの一次ポート信号ＶＰＲＩを磁気結合するために補助巻線１２５を含む。共振変圧器１４７は、変圧器巻線端子２１０、２１２、２１４、２１６、２１７、２１８、２２０、および２２２を含むように、物理的に巻き付けられ得、漏れインダクタＬＬＫおよび励磁インダクタＬＭは、ポート端子Ｎ１とポート端子Ｎ２との間において直列接続に、統合された磁気的構造物、共振変圧器１４７において物理的に巻き付けられ得る。
【００４３】
さらに回路図２００ｃに示されるように、補助巻線１２５は、一次ポート信号ＶＰＳＷを提供するように磁気的に結合され得る。一次ポート信号ＶＰＳＷは、バッファリングされた一次ポート信号電圧ＶＳＰＲＩを伴ってバッファリングされた一次ポート信号電流ＩＳＰＲＩを提供するように結合回路１２１によりフィルタ処理され得る。
【００４４】
図２Ｄにおける巻線図２４７は、巻線１２０ｄ、補助巻線１２５、二次巻線１２２、および二次巻線１２４を使用して実現された共振変圧器１４７の断面の上半分を示し、変圧器ボビン２５７の内側に巻き付けられたワイヤ断面を各々が示す。巻線１２０ｄ、補助巻線１２５、および二次巻線１２２、１２４のワイヤ断面はフィルパターンにより描写され、塗りつぶされた断面２２３〜２２６を含んで巻線の始点を描写する。例えば、断面２２３は、巻線１２４が始まる場所を示し得、断面２２６は、巻線１２５が始まる場所を示し得る。さらに、巻線図２４７の例において、巻線１２０ｄ、補助巻線１２５、および二次巻線１２２、１２４の巻き方向は同じである。しかし、当業者が理解し得るように、他の巻き構成が可能である。例えば、補助巻線１２５は、巻線１２０ｄの方向とは逆方向に巻かれ得る。
【００４５】
巻線図２４７に示される実施形態では、二次巻線１２２および１２４は、ボビンセパレータ２５５の一方側に巻かれる。二次巻線１２２は、巻線端子２１４および２１６により電気的に接続され、二次巻線１２４は、巻線端子２１７および２１８により電気的に接続される。さらに、図２Ｃと同様に、巻線端子２１４は、巻線端子２１７に電気的に接続される。
【００４６】
さらに、一次巻線１２０、励磁インダクタＬＭ、および漏れインダクタＬＬＫは、ボビンセパレータ２５５の他方側において変圧器巻線端子２１０と２１２との間に電気的に接続された巻線１２０ｄにより物理的に実現され得る。この手法により、一次巻線１２０、励磁インダクタＬＭ、および漏れインダクタＬＬＫは、巻線１２０ｄの集中型モデルを表し得る。
【００４７】
さらに示されるように、補助巻線１２５は、より少ない巻き数により巻線１２０ｄの周囲に巻かれていることが示される（例えば、一例において２巻きを使用して示される）。この手法により、補助巻線１２５は、直列接続された漏れインダクタＬＬＫおよび励磁インダクタＬＭとの磁気結合を含み、スケール調整された複製の一次ポート信号ＶＰＳＷを提供し得る。例えば、一例において、補助巻線１２５により出力された一次ポート信号ＶＰＳＷは、補助巻線１２５に関連した結合係数ｋを使用してスケール調整され、巻線の巻きの数に応じて、ｋはゼロから１の間の数であり得、または代替的に、１より大きい数字であり得る。したがって、補助巻線１２５により提供される一次ポート信号ＶＰＳＷは、続いて、一次ポート信号ＶＰＲＩより低い電圧（例えば３０ボルト）にスケール調整され得る。
【００４８】
図２Ｄは、変圧器ボビン２５７を含む図２Ｃの共振変圧器を実現するための巻線図２４７を示すが、他の巻線図が可能である。例えば、図２Ｅは、図２Ｃの共振変圧器を実現するための別の巻線図２７７を示す。巻線図２７７は、巻線１２０ｄ、補助巻線１２５、および二次巻線１２２、１２４が変圧器ボビン２６７の周囲において異なる巻き構成をもつことを除いて、巻線図２４７と同様である。巻線図２７７に示されるように、二次巻線１２４は、二次巻線１２２の巻き間に、巻線の巻きを含むように巻かれ得る。同様に、補助巻線１２５は、巻線１２０ｄの巻き間に、巻線の巻きを含むように巻かれ得る。
【００４９】
図３は、一実施形態による制御モジュール１３０のシステム図を示す。制御モジュール１３０は、検出インターフェース回路３０８、サンプリングブロック３０２、内部クロック３０９、信号処理ブロック３０４、および電力制御ブロック３０７を含む。上述のように、制御モジュール１３０は、フィードバック信号ＦＢ、バッファリングされた一次ポート信号電流ＩＳＰＲＩ、および対応するバッファリングされた一次ポート信号電圧ＶＳＰＲＩを受信し、制御モジュール１３０は、制御信号Ｇ１、Ｇ２、および駆動信号ＣＬＫＤを提供する。
【００５０】
本明細書における教示によると、制御モジュール１３０は、検出インターフェース回路３０８を使用して、バッファリングされた一次ポート信号電流ＩＳＰＲＩを受信し得、対応するバッファリングされた一次ポート信号電圧ＶＳＰＲＩが、制御モジュール１３０の電圧範囲にレベルシフトされ得る。
【００５１】
さらに、検出インターフェース回路３０８は、バッファリングされた一次ポート信号電流ＩＳＰＲＩを検出インターフェース信号ＶＩＳおよびＩＡに変換し得る。検出インターフェース回路３０８は、検出インターフェース信号ＶＩＳを、サンプリングブロック３０２に、一次ポート信号ＶＰＲＩおよび／または一次ポート信号ＶＰＳＷのスケール調整された複製として提供し得る。サンプリングブロック３０２は、続いて、検出されたインターフェース信号ＶＩＳのデータ点をサンプルして、サンプリングされたデータ点を信号処理ブロック３０４に提供し得る。さらに、検出インターフェース回路は、検出インターフェース信号ＩＡを内部クロック３０９に提供し得る。内部クロック３０９は、サンプリングするために、および、一次ポート信号ＶＰＲＩおよび／または一次ポート信号ＶＰＳＷに基づいて、ＨＳデバイス１２６およびＬＳデバイス１２８のスイッチングを表す遅延したクロック信号を生成するために検出インターフェース信号ＩＡを有益に使用し得る。
【００５２】
図４Ａ〜図４Ｅのスイッチング波形に関連して以下でさらに説明されるように、信号処理ブロック３０４は、サンプリングされたデータ点から包括的な信号情報を抽出し得る。例えば、信号処理ブロック３０４は、検出インターフェース信号ＶＩＳからのサンプリングされたデータ点を使用して、入力電圧ＶＩＮ、インクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳ、および、出力電力ＰＯＵＴのうちの少なくとも１つを計算し得る。さらに、信号処理ブロック３０４は、電力制御ブロック３０７に、入力電圧ＶＩＮ、インクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳ、および、出力電力ＰＯＵＴの推定のうちの１つまたは複数を提供し得る。
【００５３】
図示されるように、電力制御ブロック３０７は、続いて、入力電圧ＶＩＮ、インクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳ、および出力電力ＰＯＵＴのうちの１つまたは複数に基づいて、一次ブリッジ回路１０３に駆動信号ＣＬＫＤを提供することにより電力を制御し得る。代替的に、および追加的に、電力制御ブロック３０７は、推定された出力電力ＰＯＵＴに少なくとも部分的に基づいて、過電流保護、バーストモード電力レベル検出、電力制限値、および、クロックサイクル制御をさらに提供し得る。
【００５４】
図４Ａは、一実施形態によるＬＬＣコンバーター４００ｆのスイッチング信号波形４０１〜４０７を示す。図１Ｆを参照すると、波形４０１、４０２、４０３、および４０４は、それぞれ、時間に対するボルトを単位としている制御信号ＧＨ、ＧＬ、Ｇ１、およびＧ２の波形に対応し得、波形４０５および４０６は、それぞれ、二次電流ＩＳＥＣおよび二次電圧ＶＳＥＣ１に対応し得る。図１Ｆを参照すると、二次電圧ＶＳＥＣ１は二次巻線１２２にかかる電圧であり、二次電流ＩＳＥＣは、二次巻線１２２および１２４から出力コンデンサＣＯに伝送される電流である。
【００５５】
さらに図１Ｆを参照すると、波形４０７は、時間に対する一次ポート信号ＶＰＲＩの波形である。図４Ａにおいて、波形４０７は、時点４３０と時点４３２との間における持続期間ＴＨＣ１の第１のハーフサイクル４３６に加え、時点４３２と時点４３４との間における持続期間ＴＨＣ２の第２のハーフサイクル４３８を示す。さらに、波形４０７は、持続期間ＴＨＣ１と持続期間ＴＨＣ２との和に等しい、または実質的に等しい周期をもち得る。第１のハーフサイクル４３６中、一次ポート信号ＶＰＲＩが大きい最大電圧ＶＭＡＸ（例えば３８０ボルト）に到達するように、ＨＳデバイス１２６がオンにされ得る。したがって、第１のハーフサイクル４３６は、「正のハーフサイクル」とも呼ばれ得る。第２のハーフサイクル４３８中、一次ポート信号ＶＰＲＩが大きい最小電圧ＶＭＩＮ（例えばマイナス３８０ボルト）に到達するように、ＬＳデバイス１２８がオンにされ得る。したがって、第２のハーフサイクル４３８は、「負のハーフサイクル」と呼ばれ得る。この手法によりスイッチングすることは、ＬＬＣコンバーター１００ｆの連続的スイッチングモード中、続き得、スイッチング周波数ＦＳＷは、波形４０７の周期の逆数により決定され得る。
【００５６】
一次ポート信号特性
【００５７】
本明細書における教示によると、一次ポート信号は、入力電力と出力電力との両方に関連した包括的な信号情報を含み得る。
【００５８】
図４Ｂは、一実施形態によるＬＬＣコンバーター（例えば、図１Ａ〜図１ＦのＬＬＣコンバーター１００ａ〜１００ｆのうちの任意のもの）における一次ポート信号ＶＰＲＩの波形４０７を示す。波形４０７は包括的な信号内容を示す。例えば、正のハーフサイクル中、波形４０７は、入力電圧ＶＩＮに等しい、および／または実質的に等しい大きさのステップ４１４を経験し得る。さらに、正のハーフサイクル中、波形４０７は、負荷１１３に伝達される電力量に関連した電圧差４１５ぶん低下する。電圧差４１５は、共振コンデンサＣＲＥＳにかかる電圧ＶＣＲＥＳのインクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳに等しい、および／または実質的に等しい大きさをもち得る。
【００５９】
したがって時点ｔＡ、ｔＢ、およびｔＣにおける３つの波形データ点４１１、４１２、および４１３は、それぞれ、包括的な信号内容をさらに表し得る。データ点４１１は、（例えば信号の大きさステップ４１４といった）ステップの直前における一次ポート信号ＶＰＲＩの値を含み得、データ点４１２は、大きさステップ４１４における、または大きさステップ４１４の直後における一次ポート信号ＶＰＲＩの値を含み得る。したがって、データ点４１２とデータ点４１１との電圧値の差は、入力電圧ＶＩＮに等しい、および／または実質的に等しいものであり得る。さらに、時点ｔＡと時点ｔＢとの間の時間差は、ハーフブリッジスルータイムを表す。同様に、データ点４１３とデータ点４１２との電圧値の差がインクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳに等しい、および／または実質的に等しいものであり得るように、データ点４１３は、正のハーフサイクルの終わりにおける、または、正のハーフサイクルの終わり付近における一次ポート信号ＶＰＲＩの値を含み得る。スイッチング周波数ＦＳＷから、インクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳ、共振コンデンサＣＲＥＳの静電容量ＣＲ、および入力電圧ＶＩＮ、入力電力ＰＩＮは、式１により計算され得る。
ＰＩＮ＝０．５・ＣＲ・ｄＶＣＲＥＳ・ＶＩＮ／（ｔＣ−ｔＢ）      式１
出力電力ＰＯＵＴは、続いて、入力電力ＰＩＮおよび電力変換効率ηｅｆｆの観点により、式２から計算され得る。
ＰＯＵＴ＝ηｅｆｆ・ＰＩＮ      式２
【００６０】
図４Ｃは、ＬＬＣコンバーター（例えば、ＬＬＣコンバーター１００ｅおよび／またはＬＬＣコンバーター１００ｆ）における一次ポート信号ＶＰＳＷの別の波形４１７を示す。波形４１７が補助巻線１２５に関連した結合係数ｋによりスケール調整されることを除いて、波形４１７は波形４０７に追従して、包括的な信号内容を提供する。図２Ｄに関連して説明されているように、巻線の巻きの数に応じて、結合係数ｋは、ゼロから１の間の数であり得、または代替的に、１より大きい数字であり得る。
【００６１】
したがって、波形４１７は、結合係数ｋによりスケール調整された入力電圧ＶＩＮに等しい、および／または実質的に等しい大きさのステップ４２４を経験し得、正のハーフサイクル中、波形４１７は、結合係数ｋによりさらにスケール調整されたインクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳに等しい、および／または実質的に等しい大きさをもつ電圧差４２５ぶん低下する。さらに、時点ｔＡ、ｔＢ、およびｔＣにおける３つの波形データ点４２１、４２２、および４２３は、それぞれ、データ点４２１、４２２、および４２３がさらに結合係数ｋにより電圧においてスケール調整されることを除いて、データ点４１１、４１２、および４１３に類似した包括的な信号内容をさらに表し得る。
【００６２】
波形４０７および４１７に示されるように一次ポート信号ＶＰＲＩとＶＰＳＷとの両方が大きい正の電圧および負の電圧変動（例えば一例において４００Ｖ）を示し得る。本明細書における教示によると、検出インターフェース回路３０８は、バッファリングされた一次ポート信号電流ＩＳＰＲＩを、一次ポート信号ＶＰＲＩおよび／または一次ポート信号ＶＰＳＷのスケール調整された複製として検出インターフェース信号ＶＩＳに変換し得、その結果、それが制御モジュール１３０により使用され得る。
【００６３】
図４Ｄは、一実施形態によるＬＬＣコンバーター（例えば、ＬＬＣコンバーター１００ａ〜１００ｆのうちの任意のもの）における検出インターフェース信号ＶＩＳの波形４５７を示す。波形４５７に示されるように、検出インターフェース信号ＶＩＳは、二次グランドＲＴＮに対するピーク電圧ＶＭＬＳ（例えば一例において４．５ボルト）とゼロの最小電圧との間の信号スイング（すなわち、ダイナミックレンジ）を伴って、コモンモード電圧ＶＣＭまでレベルシフトされ得る。検出インターフェース回路３０８を使用して波形４０７および／または４１７を線形に複製することにより、検出インターフェース信号ＶＩＳは、線形定数α（例えば、１未満の定数）により、より小さい大きさにスケール調整された包括的な内容を維持し得る。
【００６４】
したがって、波形４５７は、線形定数αによりスケール調整された入力電圧ＶＩＮに等しい、および／または実質的に等しい大きさのステップ４５４を経験し得、正のハーフサイクル中、波形４５７は、また、線形定数αによりスケール調整されたインクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳに等しい、および／または実質的に等しい大きさをもつ電圧差４５５ぶん低下する。さらにデータ点４５１、４５２、および４５３が線形定数αにより電圧においてもスケール調整されることを除いて、時点ｔＡ、ｔＢ、およびｔＣにおける３つの波形データ点４５１、４５２、および４５３は、それぞれ、データ点４１１、４１２および４１３に類似した包括的な信号内容をさらに表し得る。
【００６５】
図３を参照すると、サンプリングブロック３０２は、正のハーフサイクル中、データ点４５１、４５２、および４５３をサンプリングし、電力を推定するために、サンプリングされたデータ点４５１、４５２、および４５３を信号処理ブロック３０４に提供し得る。例えば、サンプリングブロック３０２は、第１の電圧サンプルＶＰ１、第２の電圧サンプルＶＰ２、および第３の電圧サンプルＶＰ３をそれぞれ含むデータ点４５１、４５２、および４５３をサンプリングし得る。したがって、信号処理ブロック３０４は、次のように式３〜式５から、入力電圧ＶＩＮ、インクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳ、および入力電力ＰＩＮを推定し得る。
ＶＩＮ＝（ＶＰ２−ＶＰ１）／α      式３
ｄＶＣＲＥＳ＝（ＶＰ３−ＶＰ２）／α      式４
ＰＩＮ＝０．５・ＣＲ・（ＶＰ３−ＶＰ２）・（ＶＰ２−ＶＰ１）／［（ｔＣ−ｔＢ）・α２］      式５
【００６６】
図４Ａ〜図４Ｄは、電力情報を計算するための正のハーフサイクル中のサンプリングデータ点を示すが、データ点は、また、同じことを実現するために負のハーフサイクル中にサンプリングされ得る。負のハーフサイクル中に、および／または、正のハーフサイクルと負のハーフサイクルとの両方中にサンプリングすることは、追加的な信号情報を提供し得、さらなる電力制御を提供するために使用され得る。
【００６７】
例えば、図４Ｅは、一実施形態によるＬＬＣコンバーター（例えばＬＬＣコンバーター１００ａ〜１００ｆのうちの任意のもの）における一次ポート信号ＶＰＲＩの波形４０７の追加的な態様を示し、図４Ｆは、図４Ｅの一次ポート信号ＶＰＲＩに対応した検出インターフェース信号ＶＩＳの波形４５７の追加的な態様を示す。波形４０７および４５７は、電力を計算するための負のハーフサイクル中のサンプリングを示す。
【００６８】
図示されるように、負のハーフサイクル中、図４Ｅの波形４０７は、入力電圧ＶＩＮに等しい、および／または実質的に等しい大きさのステップ４６６を経験し得る。さらに、波形４０７は、負荷１１３に伝達される電力量に関連した電圧差４６７ぶん上昇し、電圧差４６７は、インクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳに等しい、および／または実質的に等しい大きさをもち得る。
【００６９】
したがって、時点ｔＤ、ｔＥ、およびｔＦにおける３つの波形データ点４６１、４６２、および４６３は、それぞれ、包括的な信号内容をさらに表し得る。データ点４１１は、ステップ（例えばステップ４６６）の直前における一次ポート信号ＶＰＲＩの値を含み得、データ点４６２は、ステップにおける、またはステップの直後における一次ポート信号ＶＰＲＩの値を含み得る。したがって、データ点４６２とデータ点４６１との電圧値の差は、入力電圧ＶＩＮに等しい、および／または実質的に等しいものであり得る。同様に、データ点４６３とデータ点４６２との電圧値の差がインクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳに等しい、および／または実質的に等しいものであり得るように、データ点４６３は、負のハーフサイクルの終わりにおける、または、負のハーフサイクルの終わり付近における一次ポート信号ＶＰＲＩの値を含み得る。
【００７０】
さらに、上述のように、図４Ｆの波形４５７は、線形定数αによる波形４０７のスケール調整された複製を示す。したがって、波形４５７は、線形定数αによりスケール調整された入力電圧ＶＩＮに等しい、および／または実質的に等しい大きさのステップ４７６を経験し得、負のハーフサイクル中に、波形４５７は、また線形定数αによりスケール調整されたインクリメンタル共振コンデンサ電圧変化ｄＶＣＲＥＳに等しい、および／または実質的に等しい大きさをもつ電圧差４７７ぶん上昇する。さらに、時点ｔＤ、ｔＥ、およびｔＦにおける３つの波形データ点４７１、４７２、および４７３は、それぞれ、線形定数αにより電圧においてスケール調整された包括的な信号内容をさらに表し得る。
【００７１】
上述のように包括的な信号内容を含むことに加えて、波形４０７、４１７、４５７は、動作状態に関連した追加的な内容をさらに含み得る。例えば、図４Ｇは、図４Ｄの検出インターフェース信号ＶＩＳの波形４５７の拡大部分４５９を示し、図４Ｈは、図４Ｆの検出インターフェース信号ＶＩＳの波形４５７の拡大部分４６０を示す。拡大部分４５９は、スルータイムｄｔＡＢ（すなわち、時点ｔＢと時点ｔＡとの間の時間差）を含むように、検出インターフェース信号ＶＩＳの挙動を示す時点ｔＡと時点ｔＢとの間の波形４５７を拡大している。同様に、拡大部分４６０は、スルータイムｄｔＤＥ（すなわち、時点ｔＥと時点ｔＤとの間の時間差）を含むように、検出インターフェース信号ＶＩＳの挙動を示す時点ｔＤと時点ｔＥとの間の波形４５７を拡大している。スルータイムｄｔＡＢ、ｄｔＤＥは、スルーレート（すなわち、波形４５７の傾き）を監視することにより少なくとも部分的に特定され得、拡大部分４５９、４６０に示されるように、スルータイムｄｔＡＢ、ｄｔＤＥ中のスルーレートは、他の期間（例えば時点ｔＥと時点ｔＦとの間の期間）に対して識別可能な勾配（すなわち、識別可能なスルーレート）をもち得る。
【００７２】
スルータイムｄｔＡＢ、ｄｔＤＥの決定は、動作状態に関連した情報を有益に提供し得る。例えば、スルータイムｄｔＡＢ、ｄｔＤＥ、およびスルーレートは、負荷状態（例えば過負荷状態）に関連し得る。スルータイムｄｔＡＢ、ｄｔＤＥ、およびスルーレートは、また、共振状態、ゼロ電圧スイッチング状態、および／またはゼロ電流スイッチング状態を示し得る。さらに、図７Ａに関連して後で説明されるように、スルータイムを推定および／または決定することは、サンプリングクロックの生成を可能にし得る。
【００７３】
図５Ａは、本明細書における教示によるクロック制御モジュール５０２を含む制御モジュール１３０のシステム図を示す。さらに、制御モジュール１３０は、検出インターフェース回路３０８および内部クロック５０９を含む。検出インターフェース回路３０８は、バッファリングされた一次ポート信号電圧ＶＳＰＲＩのコモンモード範囲にシフトされたバッファリングされた一次ポート信号電流ＩＳＰＲＩレベルを受信し、それに応答して、検出インターフェース回路３０８が、検出インターフェース信号ＶＩＳおよび／またはＩＡを、それぞれ、クロック制御モジュール５０２および内部クロック５０９に提供する。内部クロック５０９は、サンプリングすること、および／または遅延したクロック信号を生成することが挙げられるがこれらに限定されない内部クロッキング目的に使用され得、本明細書において説明されているように、クロック制御モジュール５０２は、駆動信号を生成することにおいてフィードバック信号ＦＢおよび検出インターフェース信号ＶＩＳを使用し得る。
【００７４】
図５Ｂは、別の実施形態による制御モジュール１３０のシステム図を示す。制御モジュール１３０は二次制御ブロック１６４を使用し、ＬＬＣ制御装置１００ｆにより使用される駆動信号ＣＬＫＤを提供するリンク回路１６２に結合される。示されるように、クロック制御モジュール５０２は、フィードバック信号ＦＢおよび検出インターフェース信号ＶＩＳを受信し、それに応答して、クロック制御モジュール５０２は、スイッチ信号ＣＬＫを生成し得る。スイッチ信号ＣＬＫは制御インターフェース５４３に提供され得、制御インターフェース５４３はリンク信号ＦＬＯＵＴを介してスイッチ信号ＣＬＫを送信し得る。リンク回路１６２は、スイッチ信号ＣＬＫに基づいて駆動信号ＣＬＫＤを提供し得る。例えば、駆動信号ＣＬＫＤは、同様の波形（例えば、周波数およびデューティサイクル）をもつように提供され得るが、スイッチ信号ＣＬＫに対して遅延され得る。さらに、駆動信号ＣＬＫＤは、一次ブリッジ回路１０３における一次グランドＧＮＤを基準とし得る。
【００７５】
図６Ａは、一実施形態によるクロック制御モジュール５０２のシステム図６００を示す。クロック制御モジュール５０２は、電圧エラー補償増幅器出力生成器６０２および制御ループクロック生成器６０４を含む。電圧エラー補償増幅器出力生成器６０２は、フィードバック信号ＦＢを受信し、それに応答して、エラー増幅器信号ＶＥＡＰおよび相補的エラー増幅器信号ＶＥＡＮを提供する。制御ループクロック生成器６０４は、エラー増幅器信号ＶＥＡＰ、相補的エラー増幅器信号ＶＥＡＮ、および検出インターフェース信号ＶＩＳを受信し、それに応答して、制御ループクロック生成器６０４は、スイッチ信号ＣＬＫを提供する。
【００７６】
図６Ｂは、一実施形態による電圧エラー補償増幅器出力生成器６０２の概略図を示す。電圧エラー補償増幅器出力生成器６０２は、増幅器６１４、補償ネットワーク６３０、およびバッファリングおよび相補的エラー増幅器信号生成器６３１を含む。電圧エラー補償増幅器出力生成器６０２は、出力電圧ＶＯを調節するように、ＬＬＣコンバーター（例えばＬＬＣコンバーター１００ａ〜１００ｆのうちの任意のもの）内において電圧制御ループの一部として動作し得る。増幅器６１４は、その非反転入力においてフィードバック信号ＦＢを受信し、その反転入力において基準ＶＲ１を受信する。補償ネットワーク６３０は、受動コンポーネント（例えばコンデンサおよび／または抵抗器）を含み得、増幅器出力信号ＶＣＯＭＰを安定化させるように増幅器の出力に取り付けられている。図示されるように、増幅器６１４は、増幅器出力信号ＶＣＯＭＰを提供し得、フィードバック信号ＦＢが基準ＶＲ１の値に近づくことをもたらすエラー増幅器として動作し得る。例えば、基準ＶＲ１が０．５ボルトである場合、増幅器出力信号ＶＣＯＭＰは、フィードバック信号ＦＢが０．５ボルトに等しくなる、および／または概ね等しくなることをもたらすように変動し得る。
【００７７】
バッファリングおよび相補的エラー増幅器信号生成器６３１は、増幅器出力信号ＶＣＯＭＰを受信し、それに応答して、バッファリングおよび相補的エラー増幅器信号生成器６３１は、エラー増幅器信号ＶＥＡＰおよび相補的エラー増幅器信号ＶＥＡＮを生成する。
【００７８】
図６Ｃは、図６Ｂのバッファリングおよび相補的エラー増幅器信号生成器６３１の追加的な回路の詳細を示す概略図である。バッファリングおよび相補的エラー増幅器信号生成器６３１は、増幅器６１５および増幅器回路６１３を含む。非反転入力からの増幅器出力信号ＶＣＯＭＰをバッファリングするように、増幅器６１５の反転入力が増幅器６１５の出力に電気的に接続される。この手法により、エラー増幅器信号ＶＥＡＰは、増幅器出力信号ＶＣＯＭＰに等しくなるように、実質的に等しくなるように、および／または概ね等しくなるようにバッファリングされ得る。
【００７９】
増幅器回路６１３は、エラー増幅器信号ＶＥＡＰに関連して、レベルシフトされた、および、値において相補的な相補的エラー増幅器信号ＶＥＡＮを生成するように動作する。増幅器回路６１３は、示されるように、増幅器６１６および抵抗器６１８、６１９、６２０、および６２１を含む。抵抗器６１９は、増幅器６１５の出力と増幅器６１６の反転入力との間に電気的に接続されており、抵抗器６２０は、増幅器６１６の反転入力と出力との間に電気的に接続されている。抵抗器６１８は、増幅器６１６の非反転入力に電気的に接続されており、抵抗器６２１は、増幅器６１６の非反転入力とグランドＲＴＮとの間に電気的に接続されている。第２の基準ＶＲ２は、抵抗器６１８に印加され、抵抗器６１８および６２１は、抵抗分割器として動作し得る。増幅器６１６の非反転入力に第２の基準ＶＲ２の小数倍値を印加する。
【００８０】
バッファリングおよび相補的エラー増幅器信号生成器６３１は、増幅器６１５および増幅器回路６１３を含む回路実現例を示すが、より多い、またはより少ないコンポーネントを含む他の構成が可能であり得る。いくつかの実施形態において、増幅器６１５、６１６のうちの１つまたは複数は、オフセットを調節する特徴をもち得、代替的に、および追加的に、抵抗器６１８〜６２１のうちの１つまたは複数が調節可能であり得る。例えば、抵抗器６１８は、オフセットを補償するように実装されたトリミング（すなわち可変）抵抗器であり得る。他の実施形態において、増幅器回路６１３は、演算増幅器を使用して実現され得、チョッパー安定化およびオートゼロが挙げられるがこれらに限定されないオフセットキャンセル技術を使用し得る。
【００８１】
図６Ｄは、一実施形態による制御ループクロック生成器６０４の概略図を示し、図６Ｅは、図６Ｄのクロック生成器６３６の追加的な回路の詳細を示す概略図である。制御ループクロック生成器６０４は、比較器６３２、比較器６３４、およびクロック生成器６３６を含む。制御ループクロック生成器６０４は、エラー増幅器信号ＶＥＡＰおよび相補的エラー増幅器信号ＶＥＡＮを受信し、比較器６３２と比較器６３４とを使用して、検出インターフェース信号ＶＩＳとそれらを比較する。
【００８２】
図示されるように、比較器６３２は、その非反転入力においてエラー増幅器信号ＶＥＡＰを受信し、その反転入力において検出インターフェース信号ＶＩＳを受信し、検出インターフェース信号ＶＩＳがエラー増幅器信号ＶＥＡＰ未満に低下した場合、論理ハイリセット信号ＶＲＳＴを提供する。さらに、比較器６３４は、その反転入力において相補的エラー増幅器信号ＶＥＡＮを受信し、その非反転入力において検出インターフェース信号ＶＩＳを受信し、検出インターフェース信号ＶＩＳが相補的エラー増幅器信号ＶＥＡＮを上回った場合、論理ハイセット信号ＶＳＥＴを提供する。
【００８３】
クロック生成器６３６は、リセット信号ＶＲＳＴおよびセット信号ＶＳＥＴに応答してスイッチ信号ＣＬＫを生成し得る。さらに、クロック生成器６３６は、制御信号ＣＮＴを受信し得る。いくつかの実施形態において、制御信号ＣＮＴは、リセット機能を実施するために、および／または、スイッチ信号ＣＬＫのスイッチング周期を制限するために使用され得る。例えば、制御信号ＣＮＴは、最小サイクル幅（例えば最小スイッチングサイクル周期）、および／または、最大サイクル幅（例えば最大スイッチングサイクル周期）を制限するために使用され得る。
【００８４】
図６Ｅに示されるように、クロック生成器６３６は、スイッチ信号ＣＬＫを生成するセットリセット（ＳＲ：ｓｅｔ  ｒｅｓｅｔ）ラッチ６３８を含み得る。ＳＲラッチ６３８は、リセット信号ＶＲＳＴ、セット信号ＶＳＥＴ、および／または制御信号ＣＮＴを受信し得る。
【００８５】
図７Ａは、一実施形態によるＬＬＣコンバーター（例えばＬＬＣコンバーター１００ａ〜１００ｆのうちの任意のもの）のスイッチング信号波形７１８ａ〜７２３ａを示す。波形７１８ａおよび波形７１９ａは、それぞれ、検出インターフェース信号ＶＩＳの波形７２０ａに重ね合わされた、エラー増幅器信号ＶＥＡＰおよび相補的エラー増幅器信号ＶＥＡＮを示し得る。動作状態は、高入力電圧および中程度の負荷に対応し得、検出インターフェース信号ＶＩＳおよび波形点７０２〜７１０が中程度の出力電力に整合し得るように、エラー増幅器信号ＶＥＡＰは相補的エラー増幅器信号ＶＥＡＮより高い電圧において提供され得る。
【００８６】
波形７２１ａは、波形点７０２、７０５、および７０８における信号交点（すなわち、交差点）に応答してクロック制御モジュール５０２により生成されたスイッチ信号ＣＬＫを示し得る。例えば、波形点７０２および波形点７０８に対応した時点ｔ１および時点ｔ３において、検出インターフェース信号ＶＩＳは、相補的エラー増幅器信号ＶＥＡＮと交わり（すなわち、交差し）、検出インターフェース信号ＶＩＳが相補的エラー増幅器信号ＶＥＡＮと交わり、相補的エラー増幅器信号ＶＥＡＮを上回ったことに応答して、スイッチ信号ＣＬＫ（すなわち、波形７２１ａ）が状態を変える（すなわち、ローからハイに遷移する）。さらに、波形点７０５に対応した時点ｔ２において、検出インターフェース信号ＶＩＳがエラー増幅器信号ＶＥＡＰと交わり（すなわち、交差し）、検出インターフェース信号ＶＩＳがエラー増幅器信号ＶＥＡＰと交わり、エラー増幅器信号ＶＥＡＰ未満になったことに応答して、スイッチ信号ＣＬＫ（すなわち、波形７２１ａ）が状態を変える（すなわち、ハイからローに遷移する）。
【００８７】
波形７２２ａは、スイッチ信号ＣＬＫに対して遅延した駆動信号ＣＬＫＤ、および／または代替的に一次ブリッジ回路（例えば一次ブリッジ回路１０３または９９）内の遅延した駆動信号を示し得る。例えば、波形７２２ａは、スイッチ信号ＣＬＫに対して遅延した制御信号ＧＨおよびＧＬを生成するために使用される一次ブリッジ回路１０３内の駆動信号に対応し得る。図示されるように、時点ｔ１ｄにおいて、波形７２２ａは、ローからハイに状態を変える。したがって、駆動信号ＣＬＫＤおよび／または一次ブリッジ回路１０３内の駆動信号は、制御信号ＧＨがＨＳデバイス１２６をオンに駆動することをもたらし得、それに応答して、検出インターフェース信号ＶＩＳは、波形点７０３において正のハーフサイクルを始める。時点ｔ２ｄにおいて波形７２２ａは再度、ハイからローに状態を変え、駆動信号ＣＬＫＤは、制御信号ＧＬがＬＳデバイス１２８をオンに駆動することをもたらし得る。それに応答して、検出インターフェース信号ＶＩＳは、波形点７０６において負のハーフサイクルを始める。時点ｔ３ｄにおいて波形７２２ａは波形点７０９において再度、ローからハイに状態を変えて次の正のハーフサイクルを始める。
【００８８】
波形７２３ａは、サイクル期間ｔ１ｓ〜ｔ３ｓの終わりに一致する、または、実質的に一致するように生成された内部クロックを示し得る。図４Ｇおよび図４Ｈに関連してここまでに説明されているようにスルータイム（例えば、時点ｄｔＡＢ、ｄｔＤＥ）を特定するために、スルー特性が測定され得る。続いてスルータイムから、サイクル期間ｔ１ｓ〜ｔ３ｓの終わりが決定および／または推定され得る。いくつかの実施形態において、波形７２３ａは、サイクル期間ｔ１ｓ〜ｔ３ｓの終わり、および、サンプル点（例えば、波形点７０４、７０７、７１０）と有益に同期され得るサンプリングクロックとして機能し得る。
【００８９】
示されていないが、検出インターフェース信号ＩＡは、時間に対する電流（例えばμＡ）を単位としていることを除いて、７２０ａと同じ、および／または同様の波形をもち得る。この手法により、検出インターフェース信号ＩＡは、検出インターフェース信号ＶＩＳの正のハーフサイクルおよび負のハーフサイクルと一致した、正のハーフサイクルおよび負のハーフサイクルをさらに含み得、波形７２３ａの遷移は、波形点７０４、７０７、および７１０により示されるように、サイクル期間ｔ１ｓ、ｔ２ｓ、およびｔ３ｓの終わりに対応し得る。例えば、サイクル期間ｔ１ｓおよびｔ３ｓの終わりにおける検出インターフェース信号ＩＡに応答して、波形７２３ａがハイからローに状態を変える。同様に、サイクル期間ｔ２ｓの終わりにおいて、波形７２３ａがローからハイに状態を変える。
【００９０】
図７Ｂは、第１の動作状態に従ったスイッチング信号波形７１８ｂ〜７２１ｂを示す。波形７１８ｂおよび波形７１９ｂは、それぞれ、検出インターフェース信号ＶＩＳの波形７２０ｂに重ね合わされた、エラー増幅器信号ＶＥＡＰおよび相補的エラー増幅器信号ＶＥＡＮを示し得る。動作状態は、より低い入力電圧、および中負荷から重負荷（すなわち、大きい出力電力）に対応し得、検出インターフェース信号ＶＩＳおよび波形点７３２〜７３７が、より高い出力電力（すなわち、大きい出力電力）に整合し得るように、エラー増幅器信号ＶＥＡＰは、相補的エラー増幅器信号ＶＥＡＮより低い電圧で提供され得る。
【００９１】
波形７２１ｂは、信号交点（例えば、波形点７３２および７３５）に応答して、クロック制御モジュール５０２により生成されたスイッチ信号ＣＬＫを示し得る。例えば、時点ｔ４において、検出インターフェース信号ＶＩＳが相補的エラー増幅器信号ＶＥＡＮに交わった（すなわち、相補的エラー増幅器信号ＶＥＡＮを上回るように上昇した）とき、スイッチ信号ＣＬＫがローからハイに状態を変え、時点ｔ５において、検出インターフェース信号ＶＩＳがエラー増幅器信号ＶＥＡＰに交わった（すなわち、エラー増幅器信号ＶＥＡＰ未満に低下した）とき、スイッチ信号ＣＬＫがハイからローに状態を変える。波形点７３３および波形点７３６は、それぞれ、時点ｔ４ｄおよび時点ｔ５ｄにおいて発生する遅延した信号（例えば、駆動信号ＣＬＫＤ）の遷移に対応し得、波形点７３４および波形点７３７は、それぞれ、時点ｔ４ｓおよび時点ｔ５ｓにおいて発生する内部クロックの遷移に対応し得る。
【００９２】
図７Ｃは、第２の動作状態に従ったスイッチング信号波形７１８ｃ〜７２１ｃを示す。波形７１８ｃおよび波形７１９ｃは、それぞれ、検出インターフェース信号ＶＩＳの波形７２０ｃに重ね合わされた、エラー増幅器信号ＶＥＡＰおよび相補的エラー増幅器信号ＶＥＡＮを示し得る。動作状態は、動作のバーストオンおよびバーストオフ期間を含む、より高い入力電圧および軽負荷（すなわち、低い出力電流ＩＯ）に対応し得、検出インターフェース信号ＶＩＳが軽負荷状態に整合し得るように、エラー増幅器信号ＶＥＡＰは、相補的エラー増幅器信号ＶＥＡＮより高い電圧において提供され得る。
【００９３】
例えば、時点ｔｘの前の期間はバーストオフ期間であり得、このバーストオフ期間中はスイッチングがなく、したがって、検出インターフェース信号ＶＩＳは、相補的エラー増幅器信号ＶＥＡＰおよび／またはエラー増幅器信号ＶＥＡＮと交わる（すなわち、交差する）ことなく、変動し得る。したがって、スイッチ信号ＣＬＫの波形７２１ｃは、バーストオフ期間中、１つの（すなわち低い）状態に留まる。
【００９４】
時点ｔｘの後の期間はバーストオン期間であり得、このバーストオン期間中はスイッチングがあり、したがって、検出インターフェース信号ＶＩＳは、正のハーフサイクルと負のハーフサイクルとを含んで遷移し得る。したがって、波形７２１ｃは、検出インターフェース信号ＶＩＳと、相補的エラー増幅器信号ＶＥＡＮおよびエラー増幅器信号ＶＥＡＰとの交点（すなわち交差点）に応答して、遷移（すなわちスイッチ）を経験し得る。
【００９５】
図７Ｄは、可変動作状態に従ったスイッチング信号波形７１８ｄ〜７２０ｄを示す。波形７１８ｄおよび波形７１９ｄは、それぞれ、検出インターフェース信号ＶＩＳの波形７２０ｄに重ね合わされた、エラー増幅器信号ＶＥＡＰおよび相補的エラー増幅器信号ＶＥＡＮを示し得る。動作状態は、時点ｔｙの前における中負荷から軽負荷状態から、時点ｔｚの後の期間にわたる重負荷状態まで変動し得る。
【００９６】
したがって、時点ｔｙの前の期間中、エラー増幅器信号ＶＥＡＰは、大きさｄＶ１の電圧差ぶん相補的エラー増幅器信号ＶＥＡＮより高い電圧において提供され得、時点ｔｚの後の期間中、エラー増幅器信号ＶＥＡＰは、大きさｄＶ２の電圧差ぶん相補的エラー増幅器信号ＶＥＡＮより低い電圧において提供され得る。
【００９７】
時点ｔｙと時点ｔｚとの間の遷移期間ｔｒ中、クロック制御モジュール５０２が一時的な状態において動作し得るとともに、波形７１８ｄ〜７２０ｄが定常状態から外れて変動する。
【００９８】
図７Ｅは、第３の動作状態に従ったクリッピングを伴うスイッチング信号波形７１８ｅ〜７２０ｅを示す。波形７１８ｅおよび波形７１９ｅは、それぞれ、検出インターフェース信号ＶＩＳの波形７２０ｅに重ね合わされた、エラー増幅器信号ＶＥＡＰおよび相補的エラー増幅器信号ＶＥＡＮを示し得る。第３の動作状態はある動作状態に対応し得、その動作状態により、ＬＬＣコンバーターの出力電流および／または動作電圧は、検出インターフェース信号ＶＩＳが非対称的にクリッピングされることをもたらす。図７Ｅに示されるように、第３の動作状態のもとで、負のハーフサイクル７５５ｅ中、検出インターフェース信号ＶＩＳは、時点ｔｃ１と時点ｔｃ２との間において値ＶＬＩＭに制限（すなわち、クリッピング）されるようになり得るとともに、正のハーフサイクル７５６ｅ中、検出インターフェース信号ＶＩＳは、ひずみのない（すなわち、クリッピングを示さない）まま留まり、時点ｔｐｋにおいてひずみのないピーク値ＶＰＫに到達し得る。
【００９９】
いくつかの実施形態において、図７Ｅに示されるようにハーフサイクルの非対称性を伴うインターフェース信号ＶＩＳを提供するように検出インターフェース回路３０８を意図的に構成することが望ましいものであり得る。例えば、インターフェース信号ＶＩＳは、選択ハーフサイクル中により明確になるように調整され得るとともに、残りのハーフサイクル中の冗長な信号情報は、制御装置（例えば制御装置１１４および／または制御装置１７４）により破棄または無視され得る。この手法により、検出インターフェース信号ＶＩＳは、正のハーフサイクル７５６ｅ中に、より大きい信号対ノイズ比を有益にもち得、制御モジュール（例えば制御モジュール７０、１３０、および／または１７０）は、負のハーフサイクル７５５ｅ中、重複した信号内容を選択的に無視し得る。
【０１００】
検出インターフェース回路
【０１０１】
図８Ａは、本明細書における教示による検出インターフェース回路３０８のシステム図８００を示す。検出インターフェース回路３０８は、バッファリングされた一次ポート信号電流ＩＳＰＲＩを受信し、結合回路１２１を介して入力８０３におけるバッファリングされた一次ポート信号電圧ＶＳＰＲＩをレベルシフトさせる。上述のように、結合回路１２１は、一次ポート信号ＶＰＳＷからの（および／または一次ポート信号ＶＰＲＩからの）ＤＣ成分を阻止し得、検出インターフェース回路３０８の目的は、バッファリングされた一次ポート信号電流ＩＳＰＲＩのダイナミックレンジ（例えば電圧振幅ダイナミックレンジ）を拡張することであり得る。この目的を達成することにおいて、バッファリングされた一次ポート信号電流ＩＳＰＲＩは、実質的にゼロのＤＣ電流を伴うＡＣ信号であり得、バッファリングされた一次ポート信号電圧ＶＳＰＲＩは、一次ポート信号ＶＰＳＷのＤＣレベルと異なるＤＣレベル（例えばＶＣＭＩＮ）をもち得る。図８Ａにさらに示されるように、検出インターフェース回路３０８は、出力８０５から検出インターフェース信号ＩＡを提供し、および／または、出力８０７から検出インターフェース信号ＶＩＳを提供し得る。
【０１０２】
システム図８００は、入力抵抗器ＲＩＮ、コモンモード入力電圧源８０４、電流依存電流源８０６、電流依存電流源８０８、および抵抗器ＲＩＳを含む検出インターフェース回路３０８を概念的にモデル化している。入力抵抗器ＲＩＮは、入力インピーダンスおよびコモンモード入力バイアスを機能的にモデル化するように、コモンモード入力電圧源８０４に直列に接続されている。検出インターフェース回路３０８は、バッファリングされた一次ポート信号電流ＩＳＰＲＩを受信し、入力８０３においてＤＣコモンモード電圧ＶＣＭＩＮ（すなわち、ＤＣレベルＶＣＭＩＮ）を提供する。この手法により、バッファリングされた一次ポート信号電圧ＶＳＰＲＩは、ＤＣコモンモード電圧ＶＣＭＩＮをもつように、検出インターフェース回路３０８のコモンモード範囲にレベルシフトされ得る。
【０１０３】
入力抵抗器ＲＩＮは、ＡＣ入力インピーダンスを含む入力インピーダンスをモデル化し得、検出インターフェース回路３０８の機能は、入力８０３における入力ダイナミックレンジを拡張することであり得る。この試みにおいて、検出インターフェース回路３０８は、入力８０３におけるＡＣ入力インピーダンスを小さくすることにより、バッファリングされた一次ポート信号電圧ＶＳＰＲＩのＡＣ変動を小さくするように構成され得る。ＡＣ入力インピーダンスを小さくすることは、そのＤＣコモンモード電圧（すなわち、ＶＣＭＩＮ）に対するバッファリングされた一次ポート信号電圧ＶＳＰＲＩのＡＣ変動を小さくすることにより、バッファリングされた一次ポート信号電流ＩＳＰＲＩのダイナミックレンジを有益に拡張し得る。
【０１０４】
さらに、電流依存電流源８０６は、入力８０３におけるバッファリングされた一次ポート信号電流ＩＳＰＲＩと出力８０５からの検出インターフェース信号ＩＡとの間の関係をモデル化し得る。検出インターフェース回路３０８の機能は、適切な出力ダイナミックレンジを伴って（例えば、出力ひずみを小さくしながら）、バッファリングされた一次ポート信号電流ＩＳＰＲＩのスケール調整された複製として検出インターフェース信号ＩＡを提供することであり得る。この点で、電流依存電流源８０６は、ＤＣコモンモード出力電圧ＶＣＭＯＵＴから検出インターフェース信号ＩＡを提供し得、図示されるように、検出インターフェース信号ＩＡは、スケール因子α１倍として、バッファリングされた一次ポート信号電流ＩＳＰＲＩに比例するように提供され得る。いくつかの実施形態において、スケール因子α１は、１に実質的に等しい、１より大きい、１未満の大きさをもつ正の数または負の数であり得る。
【０１０５】
さらに示されるように、電流依存電流源８０８および抵抗器ＲＩＳは、入力８０３におけるバッファリングされた一次ポート信号電流ＩＳＰＲＩと、出力８０７からの検出インターフェース信号ＶＩＳの間の関係をモデル化し得る。検出インターフェース回路３０８の機能は、さらに適切な出力ダイナミックレンジを伴って（例えば、出力ひずみを小さくしながら）、バッファリングされた一次ポート信号電流ＩＳＰＲＩのスケール調整された複製として検出インターフェース信号ＶＩＳを提供することであり得る。この点で、電流依存電流源８０８からの電流は、出力８０７からの検出インターフェース信号ＶＩＳを提供するように抵抗器ＲＩＳを通って流れ得る。図示されるように、電流依存電流源８０８からの電流は、ＤＣコモンモード出力電圧ＶＣＭＯＵＴにおいて提供され得る。さらに、検出インターフェース信号ＶＩＳは、抵抗器ＲＩＳの抵抗とスケール因子α２との乗算結果に比例し得、スケール因子α２は、１に実質的に等しい、１より大きい、１未満の大きさをもつ正の数または負の数であり得る。
【０１０６】
図７Ｅの検出インターフェース信号ＶＩＳに関連してここまでに説明されているように、いくつかの実施形態において、ハーフサイクルの非対称性を導入することも望ましいものであり得る。電流依存電流源８０８および抵抗器ＲＩＳは、またＤＣコモンモード出力電圧ＶＣＭＯＵＴがハーフサイクルの非対称性をもたらすように選択され得る。この手法により、一方のハーフサイクル（例えば正のハーフサイクル）中に、検出インターフェース信号ＶＩＳは、他方のハーフサイクル（例えば負のハーフサイクル）中に冗長な信号情報をクリッピングする犠牲を払って、改善された信号対ノイズ比をもち得る。
【０１０７】
図８Ｂは、一実施形態による検出インターフェース回路３０８の概略図を示す。検出インターフェース回路３０８は、入力段８１４、入力バイアス段８１６、ディファレンシャル段８１８、出力段８２０、および出力段８２２を含む。
【０１０８】
入力段８１４は、ｎ型金属−酸化物−半導体（ＮＭＯＳ）トランジスタＭＮ１、ＭＮ５、ＭＮ６、ｐ型金属−酸化物−半導体（ＰＭＯＳ：ｐ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＰ１、ＭＰ２、ＭＰ６、ならびに、抵抗器Ｒ１および抵抗器Ｒ２を含む。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレインに、および、ＰＭＯＳトランジスタＭＰ２のゲートに電気的に接続されている。ＰＭＯＳトランジスタＭＰ２のドレインは、ＮＭＯＳトランジスタＭＮ１のソースに電気的に接続されている。ＮＭＯＳトランジスタＭＮ６のドレインは、ＰＭＯＳトランジスタＭＰ６のドレインに、および、ＮＭＯＳトランジスタＭＮ５のゲートに電気的に接続されている。ＮＭＯＳトランジスタＭＮ５のドレインは、ＰＭＯＳトランジスタＭＰ６のソースに電気的に接続されている。抵抗器Ｒ１およびＲ２は、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ６のソース間に電気的に直列に接続されており、さらに、検出インターフェース回路３０８の入力８０３に一緒に電気的に接続されている。
【０１０９】
入力バイアス段８１６は、ＰＭＯＳトランジスタＭＰ３、ＰＭＯＳトランジスタＭＰ７、ＮＭＯＳトランジスタＭＮ２、ＮＭＯＳトランジスタＭＮ７、抵抗器Ｒ３、および抵抗器Ｒ４を含む。ＰＭＯＳトランジスタＭＰ３のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインおよびゲートに電気的に接続されている。ＮＭＯＳトランジスタＭＮ７のドレインは、ＰＭＯＳトランジスタＭＰ７のドレインおよびゲートに電気的に接続されている。抵抗器Ｒ３および抵抗器Ｒ４は、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ７のソース間に電気的に直列に接続されている。
【０１１０】
ディファレンシャル段８１８は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４、およびＭＮ８、ＰＭＯＳトランジスタＭＰ４、およびＭＰ５を含む。ＮＭＯＳトランジスタＭＮ８のドレインは、ＮＭＯＳトランジスタＭＮ３およびＮＭＯＳトランジスタＭＮ４のソースに電気的に接続されている。ＮＭＯＳトランジスタＭＮ３のドレインは、ＰＭＯＳトランジスタＭＰ４のゲートおよびドレインに電気的に接続されており、ＮＭＯＳトランジスタＭＮ４のドレインは、ＰＭＯＳトランジスタＭＰ５のゲートおよびドレインに電気的に接続されている。
【０１１１】
出力段８２０は、ＮＭＯＳトランジスタＭＮ９およびＰＭＯＳトランジスタＭＰ８を含む。ＮＭＯＳトランジスタＭＮ９およびＰＭＯＳトランジスタＭＰ８のドレインは、検出インターフェース回路３０８の出力８０５において一緒に電気的に接続されている。
【０１１２】
出力段８２２は、ＮＭＯＳトランジスタＭＮ１０、ＰＭＯＳトランジスタＭＰ９、抵抗器ＲＩＳ、および電流源８１０を含む。ＮＭＯＳトランジスタＭＮ１０およびＰＭＯＳトランジスタＭＰ９のドレインは、検出インターフェース回路３０８の出力８０７において一緒に電気的に接続されている。抵抗器ＲＩＳは、ＮＭＯＳトランジスタＭＮ１０のドレインとソースとの間に電気的に接続されており、電流源８１０は、出力８０７にＤＣ電流ＩＤＣを供給するように電気的に接続されている。
【０１１３】
検出インターフェース回路３０８は、二次グランドＲＴＮに対して二次的電源ＶＤＤから動作するように結合されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ８、およびＭＰ９のソースは、二次的電源ＶＤＤに一緒に電気的に接続されており、ＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、およびＭＮ１０のソースは、二次グランドＲＴＮに一緒に電気的に接続されている。
【０１１４】
さらに、ＮＭＯＳトランジスタＭＮ６、ＭＮ７およびＭＮ８がＮＭＯＳ電流源として動作し得るように、ＮＭＯＳトランジスタＭＮ６、ＭＮ７、およびＭＮ８のゲートは一緒に電気的に接続されており、ゲート電位ＶＧＮにバイアスされている。ＰＭＯＳトランジスタＭＰ１のゲートは、電位ＶＧＰにバイアスされ、ＰＭＯＳ電流源として動作し得る。
【０１１５】
ディファレンシャル段８１８は、ＮＭＯＳトランジスタＭＮ３のゲートへのフィードバック接続のおかげにより、入力バイアス段８１６を制御し得る。図示されるように、ＰＭＯＳトランジスタＭＰ５のドレインは、ＰＭＯＳトランジスタＭＰ３のゲートに電気的に接続されており、ＰＭＯＳトランジスタＭＰ３のゲートにおいて、ＰＭＯＳトランジスタＭＰ５のドレインが入力バイアス段８１６に制御を行い得る。さらに、ＮＭＯＳトランジスタＭＮ３およびＭＮ４は、ＮＭＯＳトランジスタＭＮ８からテール電流を受信するディファレンシャルペアとして動作し得る。示されるように、ＮＭＯＳトランジスタＭＮ３のゲートは、抵抗器Ｒ３および抵抗器Ｒ４に電気的に接続されており、ＮＭＯＳトランジスタＭＮ４のゲートは、基準電圧ＶＭを受信する。この手法により、ＮＭＯＳトランジスタＭＮ３のゲートは、抵抗器Ｒ３および抵抗器Ｒ４へのその結合を介してフィードバック電圧Ｖ１を受信し、ディファレンシャル段８１８は、フィードバック電圧Ｖ１が基準電圧ＶＭに実質的に等しく、および／または概ね等しくなるように、ＰＭＯＳトランジスタＭＰ５のゲートにおける電位を調節し得る。
【０１１６】
基準電圧ＶＭは、ダイナミックレンジを拡張するように提供され得る。例えば、いくつかの実施形態において、基準電圧ＶＭは、二次的電源ＶＤＤの電圧の半分に実質的に等しくなるように選択され得る。
【０１１７】
入力８０３におけるＤＣコモンモード電圧がフィードバック電圧Ｖ１に比例する、または、フィードバック電圧Ｖ１に関連するように、入力バイアス段８１６が入力段８１４のＤＣバイアスを制御し得る。この点で、ＮＭＯＳトランジスタＭＮ１およびＭＮ２は、コモンゲート構成において接続され（すなわち、ＮＭＯＳトランジスタＭＮ１およびＭＮ２のゲートが一緒に電気的に接続され）、ＰＭＯＳトランジスタＭＰ６およびＭＰ７はコモンゲート構成において接続されている。この手法により、入力８０３におけるＤＣ電圧（すなわち、バッファリングされた一次ポート信号電圧ＶＳＰＲＩ）が、フィードバック電圧Ｖ１に比例したＤＣコモンモード値（例えばＶＣＭＩＮ）をもつように、入力バイアス段８１６が入力段８１４にＤＣバイアスを提供し得る。さらに、抵抗器Ｒ１、Ｒ２、Ｒ３、およびＲ４のうちの１つまたは複数は、ＤＣコモンモード値（例えばＶＣＭＩＮ）を指定された公差に調節するように、トリミングネットワークとして実装され得る。
【０１１８】
図示されるように、ＤＣコモンモード出力電圧ＶＣＭＯＵＴが出力８０５および８０７においてそれぞれ提供されるように、入力段８１４が出力段８２０および８２２にバイアス信号ＢＩＡＳ１およびＢＩＡＳ２を提供し得る。ＰＭＯＳトランジスタＭＰ２のゲートは、バイアス信号ＢＩＡＳ１を提供するように、ＰＭＯＳトランジスタＭＰ８およびＭＰ９のゲートに電気的に接続され、ＮＭＯＳトランジスタＭＮ５のゲートは、バイアス信号ＢＩＡＳ２を提供するように、ＮＭＯＳトランジスタＭＮ９、ＭＮ１０のゲートに電気的に接続されている。ＰＭＯＳトランジスタＭＰ８のドレイン電流がＮＭＯＳトランジスタＭＮ９のドレイン電流に実質的に等しいとき、出力８０５におけるＤＣ電圧（すなわち、ＤＣコモンモード電圧）が、ＶＣＭＯＵＴに等しくなるように、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ９が選択され得る（例えば、デバイスの幅および長さが選択され得る）。この手法により、検出インターフェース信号ＩＡは、ＤＣコモンモード出力電圧ＶＣＭＯＵＴを伴う、出力８０５からのＡＣ電流として提供され得る。
【０１１９】
ＤＣコモンモード出力電圧ＶＣＭＯＵＴを伴う出力８０７からのＡＣ電圧として検出インターフェース信号ＶＩＳが提供されるように、出力段８２２が電流源８１０を使用し得る。この点で、抵抗器ＲＩＳにかかるＤＣ電圧（すなわち、ＤＣコモンモード電圧）がＶＣＭＯＵＴに等しくなるように、ＰＭＯＳトランジスタＭＰ９、ＮＭＯＳトランジスタＭＮ１０、および電流源８１０からのＤＣ電流ＩＤＣがオフセットを提供し得る。二次的電源ＶＤＤの電圧の半分に等しい、または実質的に等しくなるようにＤＣコモンモード出力電圧ＶＣＭＯＵＴを選択することにより、検出インターフェース信号ＶＩＳは、正のＡＣ変動と負のＡＣ変動との両方に対してバッファリングされた一次ポート信号電流の信号電流ＩＳＰＲＩを有益に複製し得る。
【０１２０】
ＡＣダイナミックレンジを解決することにおいて、入力段８１４は、低ＡＣ入力インピーダンスを提供しながら、バッファリングされた一次ポート信号電流の信号電流ＩＳＰＲＩのＡＣ変動に応答して、バイアス信号ＢＩＡＳ１およびＢＩＡＳ２を提供するように構成され得る。この点で、ＰＭＯＳトランジスタＭＰ２のドレインは、入力８０３から流れ出るバッファリングされた一次ポート信号電流ＩＳＰＲＩの負のＡＣ偏位に対する電流を供給するように、ＮＭＯＳトランジスタＭＮ１のソースに接続されており、ＮＭＯＳトランジスタＭＮ５のドレインは、入力８０３に流れ込むバッファリングされた一次ポート信号電流ＩＳＰＲＩの正のＡＣ偏位に応答するように、ＰＭＯＳトランジスタＭＰ６のソースに接続されている。
【０１２１】
ＡＣ電流が、（すなわち、バッファリングされた一次ポート信号電流ＩＳＰＲＩの負のＡＣ偏位に対応した）入力８０３から流れ出る大きさを増すとともに、バイアス信号ＢＩＡＳ１が相応に低下する。さらに、ＡＣ電流が大きさを増し、（すなわち、バッファリングされた一次ポート信号電流ＩＳＰＲＩの正のＡＣ偏位に対応した）入力８０３への流れ込が増加するとともに、バイアス信号ＢＩＡＳ２が相応に上昇する。さらに、低ＡＣ入力抵抗を提供するために、ＡＣ電流（すなわち、バッファリングされた一次ポート信号電流ＩＳＰＲＩ）が抵抗器Ｒ１および抵抗器Ｒ２にかかる比較的（すなわち、ＤＣバイアス電流に比べて）ＡＣの大きい電圧変動を示さないように、抵抗器Ｒ１および抵抗器Ｒ２が、それぞれ、抵抗（例えば１０ｋΩ〜１００ｋΩ）をもつように選択され得る。
【０１２２】
検出インターフェース信号ＩＡおよびＶＩＳがバッファリングされた一次ポート信号電流ＩＳＰＲＩを忠実に複製し得るように、バイアス信号ＢＩＡＳ１およびＢＩＡＳ２が出力段８２０および８２２に提供される。示されるように、ＰＭＯＳトランジスタＭＰ８のゲートは、バイアス信号ＢＩＡＳ１を受信し得、ＮＭＯＳトランジスタＭＮ９のゲートは、バイアス信号ＢＩＡＳ２を受信し得る。検出インターフェース信号ＩＡが、バッファリングされた一次ポート信号電流ＩＳＰＲＩを複製する、または、バッファリングされた一次ポート信号電流ＩＳＰＲＩに比例して変動するＡＣ電流であるように、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ９が選択され、および／または寸法決めされ得る（例えば、デバイスの幅および長さが選択され得る）。バイアス信号ＢＩＡＳ１およびＢＩＡＳ２は、バッファリングされた一次ポート信号電流ＩＳＰＲＩに応答して変動するので、検出インターフェース信号ＩＡは、スケール因子α１に比例するようにポート電流信号ＩＳＰＲＩを複製し得る。したがって、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ９は、電流依存電流源８０６を部分的に実現し得る。いくつかの実施形態において、スケール因子α１は、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ９の選択および／または寸法決めにより部分的に決定された、１に実質的に等しい、１より大きい、１未満の数であり得る。
【０１２３】
さらに示されるように、ＰＭＯＳトランジスタＭＰ９のゲートは、バイアス信号ＢＩＡＳ１を受信し得、ＮＭＯＳトランジスタＭＮ１０のゲートは、バイアス信号ＢＩＡＳ２を受信し得る。検出インターフェース信号ＶＩＳがバッファリングされた一次ポート信号電流ＩＳＰＲＩに比例して変動するように、ＰＭＯＳトランジスタＭＰ９およびＮＭＯＳトランジスタＭＮ１０が選択され、および／または寸法決めされ得る（例えば、デバイスの幅および長さが選択され得る）。バイアス信号ＢＩＡＳ１およびＢＩＡＳ２がバッファリングされた一次ポート信号電流ＩＳＰＲＩに応答して変動するとき、検出インターフェース信号ＶＩＳは、抵抗器ＲＩＳの抵抗のスケール因子α２倍に比例するように、バッファリングされた一次ポート信号電流ＩＳＰＲＩを複製する抵抗器ＲＩＳにかかるＡＣ電圧である。この手法により、ＰＭＯＳトランジスタＭＰ９およびＮＭＯＳトランジスタＭＮ１０は、電流依存電流源８０８を部分的に実現し得、いくつかの実施形態において、スケール因子α２は、また、１に実質的に等しい、１より大きい、１未満の数であり得る。
【０１２４】
図８Ｂの実施形態は、ＮＭＯＳおよびＰＭＯＳトランジスタを使用して実現された検出インターフェース回路を示すが、他の構成も可能である。当業者が理解し得るように、検出インターフェース回路は、様々な形状および寸法をもつ、および、同様の、および／または代替的な構成を使用した、より多い、またはより少ないトランジスタを使用して実現されてよい。例えば、一構成において、ディファレンシャルペアは、ＮＭＯＳトランジスタＭＮ３およびＭＮ４の代わりにＰＭＯＳトランジスタを使用して構成されてよい。別の構成において、バイポーラ接合トランジスタ（すなわち、ＢＪＴ：ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）が、回路段（例えば、入力段８１４、入力バイアス段８１６、ディファレンシャル段８１８、ならびに、出力段８２０および８２２）のうちの１つまたは複数を実現するために使用されてよい。追加的に、および代替的に、検出インターフェース回路は、ディスクリート型および／または集積回路コンポーネントを使用して実現され得る。
【０１２５】
図８Ｃは、第１の実施形態による検出インターフェース回路出力段８２２の概略図を示す。検出インターフェース回路出力段８２２は、ＤＣ電流ＩＤＣを提供するための電流源８１０の回路実現例を示す。電流源８１０は、演算増幅器８５２、抵抗器ＲＤ、およびＰＭＯＳトランジスタＭＰ１１およびＭＰ１２を含む。演算増幅器８５２はＰＭＯＳトランジスタＭＰ１１および抵抗器ＲＤとともに、ＰＭＯＳトランジスタＭＰ１１のドレイン電流が電圧ＶＣＯＭを抵抗器ＲＤの抵抗で割ったものに等しくなることをもたらす電流源として構成される。さらに、電流源構成のおかげで、電圧ＶＣＯＭは、演算増幅器８５２の反転端子に印加される基準電圧ＶＲＸに等しい、および／または概ね等しいものであり得る。ＤＣ電流ＩＤＣがＰＭＯＳトランジスタＭＰ１１のドレイン電流のスケール因子倍に関連するように、ＰＭＯＳトランジスタＭＰ１１およびＭＰ１２のゲートが演算増幅器８５２の出力に接続される。例えば、ＰＭＯＳトランジスタＭＰ１１およびＭＰ１２が等しいデバイスの幅および長さをもつように整合されている場合、ゼロオーダー（ｚｅｒｏｔｈ  ｏｒｄｅｒ）まで、ＤＣ電流ＩＤＣは、基準電圧ＶＲＸを抵抗器ＲＤの抵抗で割ったものに等しい、または概ね等しくなるように生成され得る。
【０１２６】
図８Ｄは、第２の実施形態による検出インターフェース回路出力段８２２の概略図を示す。図８Ｄの検出インターフェース回路出力段８２２は、電流源８１０の回路実現例を除いて図８Ｃのインターフェース回路出力段と同様である。演算増幅器８５２を使用する代わりに、図８Ｄの電流源８１０は、ＰＭＯＳトランジスタＭＰ２１、ＰＭＯＳトランジスタＭＰ２２、ＮＭＯＳトランジスタＭＮ１０、および抵抗器ＲＤ２を含む。図示されるように、ＮＭＯＳトランジスタＭＮ１０は、ＮＭＯＳ電流源として動作するように、ゲート電位ＶＧＮを受信する。さらに、ＰＭＯＳトランジスタＭＰ２１およびＭＰ２２は、ＮＭＯＳトランジスタＭＮ１０のドレインを介して電流を受信するように、カレントミラーまたは電流乗算器として構成され得る。ＤＣ電流ＩＤＣが、ＰＭＯＳトランジスタＭＰ２１のドレイン電流に比例し、および／または概ね等しくなり得るように、ＰＭＯＳトランジスタＭＰ１２のゲートは、ＰＭＯＳトランジスタＭＰ２１およびＭＰ２２のゲートに電気的に結合されている。図８Ｄにさらに示されるように、ＰＭＯＳトランジスタＭＰ２２のドレインは、基準電圧ＶＭを提供するように、抵抗器ＲＤに電気的に接続されている。
【０１２７】
図９は、一実施形態によるＬＬＣコンバーターにおいてスイッチング信号を検出する方法のフロー図９００を示す。ここまでの図を参照すると、ステップ９０２は、ＤＣ入力電圧ＶＩＮを伴ってＬＬＣコンバーター（例えばＬＬＣコンバーター１００ａ）の一次入力に入力電力を提供することを表し得る。ステップ９０４は、共振変圧器１０７（１４７）入力ポートに、スイッチングされた電力信号ＶＸを提供することを表し得る。ステップ９０６は、制御モジュール１３０に、バッファリングされた一次ポート信号ＳＰＲＩを提供するように、バッファ回路１１６を使用することを表し得る。ステップ９０８は、バッファリングされた一次ポート信号電流ＩＳＰＲＩ、ＡＣ電流、を含むようにフィルタ処理された、および、制御モジュール１３０のコモンモード電圧にレベルシフトされた、バッファリングされた一次ポート信号ＳＰＲＩを提供することを表し得る。ステップ９１０は、ＡＣ成分（例えば、バッファリングされた一次ポート信号電流ＩＳＰＲＩ）を、検出インターフェース信号（例えば、検出インターフェース信号ＶＩＳ、ＩＡのうちの１つまたは複数）に変換することを表し得る。
【０１２８】
図１０は、一実施形態によるＬＬＣコンバーターにおける制御方法のフロー図１０００を示す。再度ここまでの図を参照すると、第１のステップ１００２は、検出インターフェース回路３０８を使用して検出インターフェース信号（例えば検出インターフェース信号ＶＩＳ）を提供することを表し得る。検出インターフェース信号は、コモンモード電圧をもつようにレベルシフトされ得る。次のステップ１００４は、スイッチングサイクル中に検出インターフェース信号ＶＩＳからデータをサンプリングすることを表し得る（例えば、時点ｔＡ、ｔＢ、ｔＣにおいて検出インターフェース信号ＶＩＳデータをサンプリングする図４Ｄ）。さらに、いくつかの実施形態において、サンプリング検出インターフェース信号ＶＩＳの特性に少なくとも部分的に基づいて、サンプリングクロックが生成され得る。例えば、図７Ａの波形７２３ａに関連してここまでに説明されているように、サイクル期間の終わり（例えばサイクル期間ｔ１ｓ〜ｔ３ｓの終わり）と一致したサンプリングクロックが、スルー特性（例えばスルータイム）を測定することにより生成され得る。
【０１２９】
次のステップ１００６は、式２を使用した共振コンデンサディファレンシャルチャージを推定することを表し得、ステップ１００８は、式２に基づいて入力電圧ＶＩＮを推定することを表し得る。ステップ１０１０は、式４に基づいて出力電力を推定することを表し得、ステップ１０１２は、出力電力の推定値に基づいて出力電力を制御することを表し得る。例えば、制御モジュール１３０は、負荷１１３への電力伝送を増やす、および／または減らすために、出力電力推定に応答して、スイッチング周波数を調節し得る。
【０１３０】
図１１Ａは、別の実施形態によるＬＬＣコンバーターにおける制御方法のフロー図１１００ａを示す。ここまでの図を参照すると、第１のステップ１１０２は、スイッチングされた電力信号ＶＸを共振変圧器入力ポートに提供することを表し得る。次のステップ１１０４は、フィードバック信号ＦＢに応答して、エラー増幅器信号ＶＥＡＰおよび相補的エラー増幅器信号ＶＥＡＮを生成することを表し得る。ステップ１１０６は、検出インターフェース回路３０８を使用して検出インターフェース信号ＶＩＳを生成することを表し得る。ステップ１１０８は、図６Ａ〜図６Ｅおよび図７Ａ〜図７Ｄに関連して説明されているように、検出インターフェース信号ＶＩＳを、エラー増幅器信号ＶＥＡＰおよび相補的エラー増幅器信号ＶＥＡＮと比較することによりスイッチングを制御すること（例えば駆動信号ＣＬＫＤを制御すること）を表し得る。
【０１３１】
図１１Ｂは、ハーフブリッジ実施形態によるＬＬＣコンバーターにおける連続モードスイッチングのフロー図１１０８ｂを示す。概念的なフロー図１１０８ｂは、図１１Ａのステップ１１０８に基づいて、および、ルーチン入力ステップ１１１１から始まる連続スイッチング状態中に、ハーフブリッジ構成（例えばＬＬＣコンバーター１００ｆ）における駆動信号ＣＬＫＤを制御することに対応し得る。ステップ１１１２は、判断ステップである。連続スイッチング状態が存在する場合、判断ステップ１１１２は、ステップ１１１４進み得、連続スイッチング状態が存在しない場合、ルーチンは、ステップ１１１３に進んで終了し得る。ステップ１１１４において、スイッチング状態は、ハーフブリッジ１０４をその次のスイッチング状態にトグルする。例えば、図１Ｆを参照すると、現在のスイッチング状態が、ＨＳデバイス１２６をオンになるように制御し、ＬＳデバイス１２８をオフになるように制御する場合、次のスイッチング状態が、ＬＳデバイス１２８をオンになるように制御し、ＨＳデバイス１２６をオフになるように制御するようにトグルする。さらに、現在のスイッチング状態がＨＳデバイス１２６をオフになるように制御し、ＬＳデバイス１２８をオンになるように制御する場合、次のスイッチング状態が、次のスイッチング状態が、ＬＳデバイス１２８をオフになるように制御し、ＨＳデバイス１２６をオンになるように制御するようにトグルする。
【０１３２】
ルーチンは、次に判断ステップ１１１５に続く。判断ステップ１１１５は、ハーフブリッジの動作状態を特定し得る。例えば、第１のハーフブリッジスイッチング状態は、ＬＳデバイス１２８がオフであるとともにＨＳデバイス１２６がオンであるスイッチング状態により規定され得、したがって、第２のハーフブリッジスイッチング状態は、ＨＳデバイス１２６がオフであるとともにＬＳデバイス１２８がオンであるスイッチング状態により規定され得る。
【０１３３】
ハーフブリッジが第１のスイッチング状態において動作する（すなわち、ＨＳデバイス１２６がオンであり、ＬＳデバイス１２８がオフである）場合、ルーチンは判断ステップ１１１６に進む。判断ステップ１１１６中、検出インターフェース信号ＶＩＳがエラー増幅器信号ＶＥＡＰより大きい間、ハーフブリッジが第１のスイッチング状態に留まることとなる。検出インターフェース信号ＶＩＳがエラー増幅器信号ＶＥＡＰに交わった（すなわち、エラー増幅器信号ＶＥＡＰ未満になった）場合、ルーチンが判断ステップ１１１２にループバックする。
【０１３４】
ハーフブリッジが第２のスイッチング状態において動作している（すなわち、ＨＳデバイス１２６がオフであり、ＬＳデバイス１２８がオンである）場合、ルーチンは判断ステップ１１１８に進む。判断ステップ１１１８中に、ハーフブリッジは、検出インターフェース信号ＶＩＳが相補的エラー増幅器信号ＶＥＡＮ未満である間、第２のスイッチング状態に留まる、検出インターフェース信号ＶＩＳがエラー増幅器信号ＶＥＡＮに交わった（すなわち、エラー増幅器信号ＶＥＡＮより大きくなった）場合、ルーチンは判断ステップ１１１２にループバックする。
【０１３５】
図１１Ｃは、フルブリッジ実施形態によるＬＬＣコンバーターにおける連続モードスイッチングのフロー図１１０８ｃを示す。概念的なフロー図１１０８ｃは、図１１Ａのステップ１１０８に基づいて、および、ルーチン入力ステップ１１１１から始まる連続スイッチング状態中に、フルブリッジ構成（例えばＬＬＣコンバーター１００ｂ）において駆動信号ＣＬＫＤを制御することに対応し得る。この点で概念的なフロー図１１０８ｃは、判断ステップ１１１５が判断ステップ１１３５と置換されていることを除いて、概念的なフロー図１１０８ｂと同様である。
【０１３６】
判断ステップ１１３５は、フルブリッジ実施形態の動作状態を判定し得る。例えば、第１のフルブリッジスイッチング状態は、ＨＳデバイス７５およびＬＳデバイス７８がオン状態において動作しているとともに、ＨＳデバイス７７およびＬＳデバイス７６がオフ状態において動作しているスイッチング状態により規定され得る。したがって、第２のフルブリッジスイッチング状態は、ＨＳデバイス７５およびＬＳデバイス７８がオフ状態において動作しているとともに、ＨＳデバイス７７およびＬＳデバイス７６がオン状態において動作しているスイッチング状態により規定され得る。
【０１３７】
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態そのものへの限定であることも意図されない。本発明の特定の実施形態および例が、本明細書において例示を目的として説明されるが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されること、および、本発明の教示による他の実施形態および例において他の値が使用されてもよいことが理解される。
【図１Ａ】
2020096519.tif 000003
【図１Ｂ】
2020096519.tif 000004
【図１Ｃ】
2020096519.tif 000005
【図１Ｄ】
2020096519.tif 000006
【図１Ｅ】
2020096519.tif 000007
【図１Ｆ】
2020096519.tif 000008
【図１Ｇ】
2020096519.tif 000009
【図１Ｈ】
2020096519.tif 000010
【図２Ａ】
2020096519.tif 000011
【図２Ｂ】
2020096519.tif 000012
【図２Ｃ】
2020096519.tif 000013
【図２Ｄ】
2020096519.tif 000014
【図２Ｅ】
2020096519.tif 000015
【図３】
2020096519.tif 000016
【図４Ａ】
2020096519.tif 000017
【図４Ｂ】
2020096519.tif 000018
【図４Ｃ】
2020096519.tif 000019
【図４Ｄ】
2020096519.tif 000020
【図４Ｅ】
2020096519.tif 000021
【図４Ｆ】
2020096519.tif 000022
【図４Ｇ】
2020096519.tif 000023
【図４Ｈ】
2020096519.tif 000024
【図５Ａ】
2020096519.tif 000025
【図５Ｂ】
2020096519.tif 000026
【図６Ａ】
2020096519.tif 000027
【図６Ｂ】
2020096519.tif 000028
【図６Ｃ】
2020096519.tif 000029
【図６Ｄ】
2020096519.tif 000030
【図６Ｅ】
2020096519.tif 000031
【図７Ａ】
2020096519.tif 000032
【図７Ｂ】
2020096519.tif 000033
【図７Ｃ】
2020096519.tif 000034
【図７Ｄ】
2020096519.tif 000035
【図７Ｅ】
2020096519.tif 000036
【図８Ａ】
2020096519.tif 000037
【図８Ｂ】
2020096519.tif 000038
【図８Ｃ】
2020096519.tif 000039
【図８Ｄ】
2020096519.tif 000040
【図９】
2020096519.tif 000041
【図１０】
2020096519.tif 000042
【図１１Ａ】
2020096519.tif 000043
【図１１Ｂ】
2020096519.tif 000044
【図１１Ｃ】
2020096519.tif 000045
【外国語明細書】
2020096519000001.pdf