(57)【要約】【課題】演算増幅器のオフセット電圧を抑制する。【解決手段】実施形態に係る演算増幅器１は、差動回路部１０と出力回路部２０とを含む。差動回路部１０は第１及び第２ノードにそれぞれ接続された第１及び第２トランジスタを含む。出力回路部は第３乃至第８トランジスタを含む。第３トランジスタＭＮ２２は、ゲートが第１ノードＶＸに接続され、一端が第３ノードＮ９に接続される。第４トランジスタＭＮ２１は、ゲートが第２ノードＶＹに接続され、一端が第４ノードＮ８に接続される。第５トランジスタＭＰ２２は、ゲートが第４ノードに接続され、一端が第３ノードに接続される。第６トランジスタＭＰ２１は、ゲート及び一端のそれぞれが第４ノードに接続される。第７トランジスタＭＮ２３は、ゲートが第２ノードに接続され、一端が第５ノードＮ１０に接続される。第８トランジスタＭＰ２３は、ゲートが第３ノードに接続され、一端が第５ノードに接続される。【選択図】図３
2020145543.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端子と、
第２入力端子と、
出力端子と、
第１ノードと、第２ノードと、ゲートが前記第１入力端子に接続され、一端が前記第１ノードに接続された第１トランジスタと、ゲートが前記第２入力端子に接続され、一端が前記第２ノードに接続され、他端が前記第１トランジスタの他端に接続された第２トランジスタと、を含む差動回路部と、
第３ノードと、第４ノードと、前記出力端子に接続された第５ノードと、ゲートが前記第１ノードに接続され、一端が前記第３ノードに接続された第３トランジスタと、ゲートが前記第２ノードに接続され、一端が前記第４ノードに接続された第４トランジスタと、ゲートが前記第４ノードに接続され、一端が前記第３ノードに接続された第５トランジスタと、ゲート及び一端のそれぞれが前記第４ノードに接続された第６トランジスタと、ゲートが前記第２ノードに接続され、一端が前記第５ノードに接続された第７トランジスタと、ゲートが前記第３ノードに接続され、一端が前記第５ノードに接続された第８トランジスタと、を含む出力回路部と
を備える、演算増幅器。
【請求項２】
前記第３トランジスタの他端と、前記第４トランジスタの他端と、前記第７トランジスタの他端とが接続された第１電源線と、
前記第５トランジスタの他端と、前記第６トランジスタの他端と、前記第８トランジスタの他端とが接続された第２電源線と、
前記第１電源線に接続された第１電源端子と、
前記第２電源線に接続された第２電源端子と
を更に備える、
請求項１に記載の演算増幅器。
【請求項３】
前記第３トランジスタのサイズと前記第４トランジスタのサイズとは略等しく、
前記第５トランジスタのサイズと前記第６トランジスタのサイズとは略等しい、
請求項１に記載の演算増幅器。
【請求項４】
前記差動回路部は、
ゲートが前記第１入力端子に接続され、一端が前記第１ノードに接続された第９トランジスタと、ゲートが前記第２入力端子に接続され、一端が前記第２ノードに接続され、他端が前記第９トランジスタの他端に接続された第１０トランジスタとを更に含み、前記第１トランジスタの導電型及び前記第２トランジスタの導電型は第１導電型であり、前記第９トランジスタの導電型及び前記第１０トランジスタの導電型は、前記第１導電型とは異なる第２導電型である、
請求項２に記載の演算増幅器。
【請求項５】
前記差動回路部は、電流制御回路を更に含み、
前記電流制御回路は、前記第１入力端子の電圧及び前記第２入力端子の電圧に基づいて、前記第１トランジスタ及び前記第２トランジスタの組と、前記第９トランジスタと前記第１０トランジスタの組との少なくとも一方に電流を供給する、
請求項４に記載の演算増幅器。
【請求項６】
前記差動回路部は、前記第１トランジスタの一端と前記第１ノードとの間に接続された第１１トランジスタと、前記第２トランジスタの一端と前記第２ノードとの間に接続された第１２トランジスタと、前記第１トランジスタの一端と前記第１電源線との間に接続された第１３トランジスタと、ゲートが前記第１３トランジスタのゲートと前記第１ノードとに接続され、前記第２トランジスタの一端と前記第１電源線との間に接続された第１４トランジスタと、前記第９トランジスタの一端と前記第１ノードとの間に接続された第１５トランジスタと、前記第１０トランジスタの一端と前記第２ノードとの間に接続された第１６トランジスタと、前記第９トランジスタの一端と前記第２電源線との間に接続された第１７トランジスタと、前記第１０トランジスタの一端と前記第２電源線との間に接続された第１８トランジスタとを更に含み、
請求項４に記載の演算増幅器。
【請求項７】
前記第１入力端子と前記出力端子とが接続され且つ前記第１入力端子の電圧と前記第２入力端子の電圧と前記出力端子の電圧とが略等しい場合、前記第１ノードの電圧と前記第２ノードの電圧とが略等しい、
請求項１に記載の演算増幅器。
【請求項８】
前記第３トランジスタと前記第４トランジスタと前記第７トランジスタとのそれぞれの導電型は第１導電型であり、前記第５トランジスタと前記第６トランジスタと前記第８トランジスタとのそれぞれの導電型は、前記第１導電型とは異なる第２導電型である、
請求項１に記載の演算増幅器。
【請求項９】
前記差動回路部は、一端とゲートとのそれぞれが前記第２ノードに接続された第１９トランジスタと、一端が前記第１ノードに接続され、ゲートが前記第２ノードに接続された第２０トランジスタとをさらに含む、
請求項１に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、演算増幅器に関する。
【背景技術】
【０００２】
レールツーレール入出力動作が可能な演算増幅器が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２２３６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
演算増幅器のオフセット電圧を抑制する。
【課題を解決するための手段】
【０００５】
実施形態に係る演算増幅器は、第１入力端子と、第２入力端子と、出力端子と、差動回路部と、出力回路部とを含む。差動回路部は、第１ノードと、第２ノードと、第１トランジスタと、第２トランジスタとを含む。第１トランジスタは、ゲートが第１入力端子に接続され、一端が第１ノードに接続されている。第２トランジスタは、ゲートが第２入力端子に接続され、一端が第２ノードに接続され、他端が第１トランジスタの他端と接続されている。出力回路部は、第３ノードと、第４ノードと、第５ノードと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタとを含む。第５ノードは、出力端子に接続されている。第３トランジスタは、ゲートが第１ノードに接続され、一端が第３ノードに接続されている。第４トランジスタは、ゲートが第２ノードに接続され、一端が第４ノードに接続されている。第５トランジスタは、ゲートが第４ノードに接続され、一端が第３ノードに接続されている。第６トランジスタは、ゲート及び一端のそれぞれが第４ノードに接続されている。第７トランジスタは、ゲートが第２ノードに接続され、一端が第５ノードに接続されている。第８トランジスタは、ゲートが第３ノードに接続され、一端が第５ノードに接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る演算増幅器の構成例を示すブロック図。
【図２】第１実施形態に係る演算増幅器の備える差動回路部の回路図。
【図３】第１実施形態に係る演算増幅器の備える出力回路部の回路図。
【図４】第１実施形態の比較例に係る演算増幅器の構成例を示すブロック図。
【図５】第１実施形態の比較例に係る演算増幅器の備える出力回路部の回路図。
【図６】第１実施形態に係る演算増幅器と第１実施形態の比較例に係る演算増幅器とのそれぞれにおける入力電圧とオフセット電圧との関係の一例を示すグラフ。
【図７】第２実施形態に係る演算増幅器の備える出力回路部の回路図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る演算増幅器１について説明する。
【００１０】
［１−１］演算増幅器１の構成
図１は、第１実施形態に係る演算増幅器１の構成例を示している。演算増幅器１は、レールツーレール入出力動作が可能な演算増幅器である。図１に示すように、演算増幅器１は、例えば端子Ｔ１〜Ｔ５、差動回路部１０、及び出力回路部２０を備えている。演算増幅器１において、端子Ｔ１〜Ｔ５の各々は、外部の機器と接続可能に構成され、差動回路部１０及び出力回路部２０は、例えば１つの半導体チップ上に集積される。
【００１１】
端子Ｔ１は、演算増幅器１の正側の電源端子であり、電源線ＰＷに接続される。端子Ｔ１には、例えば電源電圧ＶＤＤが印加される。端子Ｔ２は、演算増幅器１の負側の電源端子であり、電源線ＧＷに接続される。端子Ｔ２には、例えば電源電圧ＶＤＤよりも低い電源電圧ＶＳＳが印加される。端子Ｔ３は、演算増幅器１の非反転入力端子である。端子Ｔ３には、信号ＩＮＰが入力される。端子Ｔ４は、演算増幅器１の反転入力端子である。端子Ｔ４には、信号ＩＮＮが入力される。端子Ｔ５は、演算増幅器１の出力端子である。端子Ｔ５からは、信号Ｖｏｕｔが出力される。
【００１２】
差動回路部１０は、電源線ＰＷ及びＧＷと、端子Ｔ３及びＴ４とのそれぞれに接続され、端子Ｔ３に入力された信号と端子Ｔ４に入力された信号とを差動増幅する。また、差動回路部１０は、ノードＶＸ及びＶＹを含む。ノードＶＸ及びＶＹは、差動回路部１０によって差動増幅された信号が出力されるノードの組である。
【００１３】
出力回路部２０は、電源線ＰＷ及びＧＷと、端子Ｔ５と、差動回路部１０のノードＶＸ及びＶＹとのそれぞれに接続される。出力回路部２０は、ノードＶＸ及びＶＹのそれぞれの電圧に基づいた電圧を信号Ｖｏｕｔとして、端子Ｔ５に出力する。
【００１４】
図２は、第１実施形態に係る演算増幅器１の備える差動回路部１０の回路構成の一例を示している。図２に示すように、差動回路部１０は、第１差動回路１１、第２差動回路１２、電流制御回路１３、及びフォールデッドカスコード回路１４を含む。
【００１５】
第１差動回路１１は、端子Ｔ３に入力された信号と端子Ｔ４に入力された信号とを差動増幅し、フォールデッドカスコード回路１４へ出力する。第１差動回路１１は、例えばトランジスタＭＰ１１及びＭＰ１２を含む。トランジスタＭＰ１１及びＭＰ１２の各々は、例えばＰ型のＭＯＳＦＥＴである。
【００１６】
トランジスタＭＰ１１のソースは、ノードＮ１に接続される。トランジスタＭＰ１１のゲートは、端子Ｔ３に接続される。トランジスタＭＰ１１のドレインは、ノードＮ２に接続される。トランジスタＭＰ１２のソースは、ノードＮ１に接続される。トランジスタＭＰ１２のゲートは、端子Ｔ４に接続される。トランジスタＭＰ１２のドレインは、ノードＮ３に接続される。本明細書では、トランジスタＭＰ１１からノードＮ２に流れ込む電流のことを電流Ｉ２と呼び、トランジスタＭＰ１２からノードＮ３に流れ込む電流のことを電流Ｉ３と呼ぶ。
【００１７】
第２差動回路１２は、端子Ｔ３に入力された信号と端子Ｔ４に入力された信号とを差動増幅し、フォールデッドカスコード回路１４へ出力する。第２差動回路１２は、例えばトランジスタＭＮ１１及びＭＮ１２を含む。トランジスタＭＮ１１及びＭＮ１２の各々は、例えばＮ型のＭＯＳＦＥＴである
トランジスタＭＮ１１のソースは、ノードＮ５に接続される。トランジスタＭＮ１１のゲートは、端子Ｔ３に接続される。トランジスタＭＮ１１のドレインは、ノードＮ６に接続される。トランジスタＭＮ１２のソースは、ノードＮ５に接続される。トランジスタＭＮ１２のゲートは、端子Ｔ４に接続される。トランジスタＭＮ１２のドレインは、ノードＮ７に接続される。本明細書では、ノードＮ６からトランジスタＭＮ１１に流れ込む電流のことを電流Ｉ４と呼び、ノードＮ７からトランジスタＭＮ１２に流れ込む電流のことを電流Ｉ５と呼ぶ。
【００１８】
電流制御回路１３は、信号ＩＮＰ及びＩＮＮに応じて、第１差動回路１１及び第２差動回路１２に流れる電流を制御する。電流制御回路１３は、例えばトランジスタＭＰ１３と、トランジスタＭＮ１３及びＭＮ１４と、定電流源ＣＳ１とを含む。トランジスタＭＰ１３は、例えばＰ型のＭＯＳＦＥＴである。トランジスタＭＮ１３及びＭＮ１４の各々は、例えばＮ型のＭＯＳＦＥＴである。
【００１９】
定電流源ＣＳ１は、電源線ＰＷとノードＮ１との間に接続される。例えば、電源電圧ＶＤＤが定電流源ＣＳ１に印加され、定電流源ＣＳ１は電流Ｉ１をノードＮ１に供給する。トランジスタＭＰ１３のソースは、ノードＮ１に接続される。トランジスタＭＰ１３のドレインは、ノードＮ４に接続される。トランジスタＭＰ１３のゲートには、電圧Ｖ１が入力される。トランジスタＭＮ１３のドレイン及びゲートは、ノードＮ４に接続される。トランジスタＭＮ１３のソースは、電源線ＧＷに接続される。トランジスタＭＮ１４のドレインは、ノードＮ５に接続される。トランジスタＭＮ１４のソースは、電源線ＧＷに接続される。トランジスタＭＮ１４のゲートは、ノードＮ４に接続される。
【００２０】
フォールデッドカスコード回路１４は、第１差動回路１１及び第２差動回路１２から入力された信号を増幅し、増幅された信号をノードＶＸ及びＶＹに出力する。フォールデッドカスコード回路１４は、例えばトランジスタＭＰ１４、ＭＰ１５、ＭＰ１６、及びＭＰ１７と、例えばトランジスタＭＮ１５、ＭＮ１６、ＭＮ１７、及びＭＮ１８とを含む。トランジスタＭＰ１４、ＭＰ１５、ＭＰ１６、及びＭＰ１７の各々は、例えばＰ型のＭＯＳＦＥＴである。トランジスタＭＮ１５、ＭＮ１６、ＭＮ１７、及びＭＮ１８の各々は、例えばＮ型のＭＯＳＦＥＴである。
【００２１】
トランジスタＭＰ１４のソースは、電源線ＰＷに接続される。トランジスタＭＰ１４のドレインは、ノードＮ７に接続される。トランジスタＭＰ１５のゲートは、トランジスタＭＰ１４のゲートと接続される。トランジスタＭＰ１５のソースは、電源線ＰＷに接続される。トランジスタＭＰ１５のドレインは、ノードＮ６に接続される。トランジスタＭＰ１４及びＭＰ１５のそれぞれのゲートには、電圧Ｖ４が印加される。
【００２２】
トランジスタＭＰ１６のソースは、ノードＮ７に接続される。トランジスタＭＰ１６のドレインは、ノードＶＸに接続される。トランジスタＭＰ１７のゲートは、トランジスタＭＰ１６のゲートと接続される。トランジスタＭＰ１７のソースは、ノードＮ６に接続される。トランジスタＭＰ１７のドレインは、ノードＶＹに接続される。トランジスタＭＰ１６及びＭＰ１７のそれぞれのゲートには、電圧Ｖ３が印加される。
【００２３】
トランジスタＭＮ１５のソースは、ノードＮ３に接続される。トランジスタＭＮ１５のドレインは、ノードＶＸに接続される。トランジスタＭＮ１６のゲートは、トランジスタＭＮ１５のゲートと接続される。トランジスタＭＮ１６のソースは、ノードＮ２に接続される。トランジスタＭＮ１６のドレインは、ノードＶＹに接続される。トランジスタＭＮ１５のゲートと、トランジスタＭＮ１６のゲートとには、電圧Ｖ２が印加される。トランジスタＭＮ１７のソースは、電源線ＧＷに接続される。トランジスタＭＮ１７のゲートは、ノードＶＸに接続される。トランジスタＭＮ１７のドレインは、ノードＮ３に接続される。トランジスタＭＮ１８のソースは、電源線ＧＷに接続される。トランジスタＭＮ１８のゲートは、ノードＶＸに接続される。トランジスタＭＮ１８のドレインは、ノードＮ２に接続される。
【００２４】
上記説明した差動回路部１０は、差動増幅を行う回路であるから、対応するトランジスタの組は、例えば略等しいサイズで設けられる。すなわち、トランジスタＭＰ１１及びＭＰ１２の組と、トランジスタＭＮ１１及びＭＮ１２の組と、トランジスタＭＰ１４及びＭＰ１５の組と、トランジスタＭＰ１６及びＭＰ１７の組と、トランジスタＭＰ１５及びＭＰ１６の組と、トランジスタＭＰ１７及びＭＰ１８の組とのそれぞれは、それぞれ略等しいサイズで設けられる。
【００２５】
また、トランジスタＭＮ１３のサイズと、トランジスタＭＮ１４のサイズとは、例えば略等しい。トランジスタＭＰ１１の閾値電圧と、トランジスタＭＰ１２の閾値電圧と、トランジスタＭＰ１３の閾値電圧とは、例えば略等しい。
【００２６】
上記説明したフォールデッドカスコード回路１４は、２つの電流経路を含む。具体的には、フォールデッドカスコード回路１４は、電源線ＰＷ及びＧＷ間において、トランジスタＭＰ１４、ＭＰ１６、ＭＮ１５、及びＭＮ１７を順に通過する電流経路と、トランジスタＭＰ１５、ＭＰ１７、ＭＮ１６、及びＭＮ１８を順に通過する電流経路とを含む。以下では、電源線ＰＷからトランジスタＭＰ１４及びＭＰ１５のそれぞれに流れ込む電流のことを、それぞれＩ６及びＩ７と定義し、トランジスタＭＮ１７及びＭＮ１８のそれぞれから電源線ＧＷに流れ込む電流のことを、それぞれＩ８及びＩ９と定義する。
【００２７】
尚、トランジスタＭＮ１７及びＭＮ１８がカレントミラーを構成しているため、端子Ｔ３及びＴ４に同相入力電圧が入力され差動信号が入力されていないとき、フォールデッドカスコード回路１４内でゲートが共通接続されたトランジスタの組における一方及び他方のトランジスタに流れる電流量は略等しくなる。具体的には、トランジスタＭＰ１４及びＭＰ１５のそれぞれに流れる電流量は略等しくなる。トランジスタＭＰ１６及びＭＰ１７のそれぞれに流れる電流量は略等しくなる。トランジスタＭＮ１５及びＭＮ１６のそれぞれに流れる電流量は略等しくなる。トランジスタＭＮ１７及びＭＮ１８のそれぞれに流れる電流量は略等しくなる。
【００２８】
図３は、第１実施形態に係る演算増幅器１の備える出力回路部２０の回路構成の一例を示している。図３に示すように、出力回路部２０は、駆動回路２１、出力回路２２、及び位相補償回路２３を備えている。
【００２９】
駆動回路２１は、ノードＶＸの電圧とノードＶＹの電圧とに基づいて駆動信号を生成し、ノードＮ９に出力する。駆動回路２１は、例えばトランジスタＭＰ２１及びＭＰ２２と、トランジスタＭＮ２１及びＭＮ２２とを含んでいる。トランジスタＭＰ２１及びＭＰ２２の各々は、例えばＰ型のＭＯＳＦＥＴである。トランジスタＭＮ２１及びＭＮ２２の各々は、例えばＮ型のＭＯＳＦＥＴである。
【００３０】
トランジスタＭＰ２１のソースは、電源線ＰＷに接続される。トランジスタＭＰ２１のゲートとドレインとは、ノードＮ８に接続される。トランジスタＭＰ２２のソースは、電源線ＰＷに接続される。トランジスタＭＰ２２のゲートは、ノードＮ８に接続される。トランジスタＭＰ２２のドレインは、ノードＮ９に接続される。トランジスタＭＮ２１のソースは、電源線ＧＷに接続される。トランジスタＭＮ２１のゲートは、ノードＶＹに接続される。トランジスタＭＮ２１のドレインは、ノードＮ８に接続される。トランジスタＭＮ２２のソースは、電源線ＧＷに接続される。トランジスタＭＮ２２のゲートは、ノードＶＸに接続される。トランジスタＭＮ２２のドレインは、ノードＮ９に接続される。
【００３１】
出力回路２２は、ノードＶＹの電圧とノードＮ９の電圧とに基づいて信号Ｖｏｕｔを生成し、端子Ｔ５から出力する。出力回路２２は、例えばトランジスタＭＰ２３及びトランジスタＭＮ２３を含む。トランジスタＭＰ２３は、例えばＰ型のＭＯＳＦＥＴである。トランジスタＭＮ２３は、例えばＮ型のＭＯＳＦＥＴである。
【００３２】
トランジスタＭＰ２３のソースは、電源線ＰＷに接続される。トランジスタＭＰ２３のゲートは、ノードＮ９に接続される。トランジスタＭＰ２３のドレインは、ノードＮ１０に接続される。トランジスタＭＮ２３のソースは、電源線ＧＷに接続される。トランジスタＭＮ２３のゲートは、ノードＶＹに接続される。トランジスタＭＮ２３のドレインは、ノードＮ１０に接続される。
【００３３】
位相補償回路２３は、演算増幅器１の位相特性を補償する。位相補償回路２３は、抵抗素子Ｒ２１と、容量素子Ｃ２１及びＣ２２とを含む。
【００３４】
抵抗素子Ｒ２１の一端は、ノードＮ１０に接続される。抵抗素子Ｒ２１の他端は、容量素子Ｃ２１の一方電極と、容量素子Ｃ２２の一方電極とに接続される。容量素子Ｃ２１の他方電極は、ノードＮ９に接続される。容量素子Ｃ２２の他方電極は、ノードＶＹに接続される。
【００３５】
上記説明した出力回路部２０に含まれる駆動回路２１において、トランジスタＭＰ２１のサイズと、トランジスタＭＰ２２のサイズとは、略等しい。また、トランジスタＭＮ２１のサイズと、トランジスタＭＮ２２のサイズとは、略等しい。ノードＮ１０は、端子Ｔ５に接続される。つまり、出力回路部２０におけるノードＮ１０の電圧が、信号Ｖｏｕｔに対応している。
【００３６】
［１−２］演算増幅器１の動作
第１実施形態に係る演算増幅器１は、レールツーレール入出力動作が可能である。すなわち、演算増幅器１には、電源電圧ＶＳＳ以上電源電圧ＶＤＤ以下の電圧が入力される。そして、演算増幅器１は、入力された電圧に基づいて電源電圧ＶＳＳ以上電源電圧ＶＤＤ以下の電圧を出力する。レールツーレール入出力動作において、差動回路部１０の動作は、端子Ｔ３及びＴ４に入力される信号に応じて切り替わる。
【００３７】
また、第１実施形態に係る演算増幅器１は、端子Ｔ５と端子Ｔ４とが接続された場合に、ボルテージフォロア回路として動作する。具体的には、演算増幅器１は、端子Ｔ５から出力する信号Ｖｏｕｔと、端子Ｔ３に入力された信号ＩＮＰとが等しくなるように動作する。すなわち、演算増幅器１は、端子Ｔ３の電圧と、端子Ｔ４の電圧と、端子Ｔ５との電圧とが等しくなるように動作する。
【００３８】
以下に、演算増幅器１がボルテージフォロア回路として使用された場合における、差動回路部１０と出力回路部２０とのそれぞれの詳細な動作について説明する。尚、以下の説明では、端子Ｔ１に電源電圧ＶＤＤが印加され、端子Ｔ２が接地され、端子Ｔ３に信号ＩＮＰが入力されたものと仮定する。また、説明を簡略化するため、信号Ｖｏｕｔの電圧のことを“Ｖｏｕｔ”と呼び、信号ＩＮＰの電圧のことを“Ｖｉｎ”と呼び、ノードＶＸの電圧を“ＶＸ”と呼び、ノードＶＹの電圧を“ＶＹ”と呼ぶ。
【００３９】
［１−２−１］差動回路部１０の動作
まず、図２を参照して、第１実施形態における差動回路部１０の動作について説明する。演算増幅器１に信号ＩＮＰが入力されると、トランジスタＭＰ１１及びＭＮ１１のそれぞれのゲートにＶｉｎが印加される。このとき、ノードＮ１には定電流源ＣＳ１から電流Ｉ１が供給され、トランジスタＭＰ１３のゲートにはＶ１が印加されている。
【００４０】
第１実施形態における差動回路部１０の動作は、ＶｉｎとＶ１との間の電圧の大小関係に基づいて変化する。例えば、演算増幅器１の動作点としては、（１）ＶｉｎがＶ１よりも小さい場合、（２）ＶｉｎがＶ１よりも大きい場合、及び（３）ＶｉｎがＶ１と略等しい場合の３種類が考えられる。
【００４１】
＜（１）ＶｉｎがＶ１よりも小さい場合＞
ＶｉｎがＶ１よりも小さい場合、トランジスタＭＰ１１及びＭＰ１２はオンし、トランジスタＭＰ１３はオフする。すなわち、第１差動回路１１がオン状態になり、トランジスタＭＰ１１からノードＮ２に電流Ｉ２が流れ、トランジスタＭＰ１２からノードＮ３に電流Ｉ３が流れる。トランジスタＭＰ１３がオフ状態になると、ノードＮ１及びＮ４間の電流経路が遮断される。その結果、Ｉ１＝Ｉ２＋Ｉ３となる。本例において電流Ｉ２と電流Ｉ３とは略等しいため、Ｉ２＝Ｉ３＝（１／２）×Ｉ１となる。
【００４２】
また、トランジスタＭＰ１３がオフ状態である場合、ノードＮ４の電圧が低下し、トランジスタＭＮ１３がオフする。トランジスタＭＮ１３がオフすると、トランジスタＭＮ１３とカレントミラー回路を構成しているトランジスタＭＮ１４もオフする。トランジスタＭＮ１４がオフすると、ノードＮ５における電流量が減少し、トランジスタＭＮ１１及びＭＮ１２がオフする。すなわち、第２差動回路１２がオフ状態になり、ノードＮ６及びＮ７のそれぞれとノードＮ５との間の電流経路が遮断される。
【００４３】
その結果、トランジスタＭＮ１７を流れる電流Ｉ８が、電流Ｉ３と電流Ｉ６との合計となり、トランジスタＭＮ１８を流れる電流Ｉ９が、電流Ｉ２と電流Ｉ７との合計となる。これらの関係から、トランジスタＭＮ１７を流れる電流Ｉ８は、Ｉ８＝Ｉ６＋（１／２）×Ｉ１と表現出来る。
【００４４】
また、トランジスタＭＮ１７のゲートがトランジスタＭＮ１５を介してトランジスタＭＮ１７のソースと接続されていることから、トランジスタＭＮ１７のゲート電圧、すなわちノードＶＸの電圧は、トランジスタＭＮ１７を流れる電流と、トランジスタＭＮ１７の特性とから定まる。具体的には、ノードＶＸの電圧は、強反転動作時のＭＯＳの基本式より、ＶＸ＝β√(２×（Ｉ６＋（１／２）×Ｉ１）)＋ＶｔｈＭＮ１７と表現出来る。βは、トランジスタのサイズとプロセスによって定まる値である。ＶｔｈＭＮ１７は、トランジスタＭＮ１７の閾値電圧である。
【００４５】
なお、ノードＶＹはノードＶＸと異なり、フォールデッドカスコード回路１４に含まれるトランジスタのゲートと接続されていない。よって、ノードＶＹの動作点は、差動回路部１０外でノードＶＹに接続された出力回路部２０によって定められる。
【００４６】
＜（２）ＶｉｎがＶ１よりも大きい場合＞
ＶｉｎがＶ１よりも大きい場合、トランジスタＭＰ１１及びＭＰ１２はオフし、トランジスタＭＰ１３はオンする。すなわち、第１差動回路１１はオフ状態となり、ノードＮ２及びＮ３のそれぞれとノードＮ１との間の電流経路が遮断される。
【００４７】
また、トランジスタＭＰ１３はオン状態となり、トランジスタＭＰ１３からノードＮ４に電流が流れる。ノードＮ４に流れる電流の量は、電流Ｉ１と略等しい。トランジスタＭＰ１３がオンすると、ノードＮ４の電圧が上昇し、トランジスタＭＮ１３がオンする。トランジスタＭＮ１３がオンすると、トランジスタＭＮ１３とカレントミラー回路を構成しているトランジスタＭＮ１４もオンする。トランジスタＭＮ１４がオンすると、ノードＮ５の電圧が低下し、トランジスタＭＮ１１及びＭＮ１２がオンする。すなわち、第２差動回路１２がオン状態になり、ノードＮ６からトランジスタＭＮ１１に電流Ｉ４が流れ、ノードＮ７からトランジスタＭＮ１２に電流Ｉ５が流れる。ノードＮ５からトランジスタＭＮ１４に流れる電流の量は、電流Ｉ４及びＩ５の合計と略等しい。トランジスタＭＮ１４のサイズとトランジスタＭＮ１３のサイズとは略等しいため、ノードＮ５に流れる電流の量とノードＮ４に流れる電流の量とは略等しい。すなわち、ノードＮ５に流れる電流の量は、電流Ｉ１と略等しい。本例において電流Ｉ４とＩ５とは略等しいため、Ｉ４＝Ｉ５＝（１／２）×Ｉ１となる。
【００４８】
その結果、トランジスタＭＮ１７を流れる電流Ｉ８が、電流Ｉ６から電流Ｉ５を引いた値となり、トランジスタＭＮ１８を流れる電流Ｉ９が、電流Ｉ７から電流Ｉ４を引いた値となる。これらの関係から、トランジスタＭＮ１７を流れる電流Ｉ８は、Ｉ８＝Ｉ６−（１／２）×Ｉ１と表現出来る。よって、ノードＶＸの電圧は、ＶＸ＝β√(２×（Ｉ６−（１／２）×Ｉ１）)＋ＶｔｈＭＮ１７と表現出来る。
【００４９】
＜（３）ＶｉｎがＶ１と略等しい場合＞
ＶｉｎがＶ１と略等しい場合、トランジスタＭＰ１１、ＭＰ１２、及びＭＰ１３はオンする。すなわち、第１差動回路１１及び第２差動回路１２はオン状態となり、第１差動回路１１に流れる電流と、第２差動回路１２に流れる電流との合計が、電流Ｉ１と略等しくなる。その結果、トランジスタＭＮ１７に流れる電流Ｉ８は、（１）の場合と（２）の場合との間の値となる。よって、ノードＶＸの電圧は、（１）の場合と（２）の場合との間の値となる。
【００５０】
［１−２−２］出力回路部２０の動作
次に、図３を参照して、上記差動回路部１０の動作に基づいた出力回路部２０の動作について説明する。出力回路部２０は、ノードＶＸの電圧に基づいてノードＶＸの動作点を決定し、ノードＶＸ及びＶＹの電圧に基づいて信号Ｖｏｕｔを生成する。
【００５１】
まず、出力回路部２０におけるノードＶＹの動作点の決定方法について説明する。出力回路部２０において、トランジスタＭＮ２２は、ゲートに接続されたノードＶＸの電圧に基づいた電流を、ノードＮ９から電源線ＧＷへと供給する。トランジスタＭＮ２２に流れる電流Ｉ１１は、トランジスタＭＰ２２から供給される。トランジスタＭＰ２１及びＭＰ２２は、略等しいサイズであり、カレントミラー回路を構成している。よって、トランジスタＭＰ２１は、電流Ｉ１１と略等しい電流Ｉ１０を、トランジスタＭＮ２１へ供給する。
【００５２】
トランジスタＭＮ２１のゲート電圧は、トランジスタＭＰ２１から供給される電流Ｉ１０に基づいた電位となる。トランジスタＭＮ２１とトランジスタＭＮ２２とは、略等しいサイズで設けられ、略等しい電流が流れる。よって、トランジスタＭＮ２１のゲートが接続されているノードＶＹと、トランジスタＭＮ２２のゲートが接続されているノードＶＸとは、略等しい電圧となる。
【００５３】
次に、出力回路部２０における信号Ｖｏｕｔの生成方法について説明する。出力回路部２０において、駆動回路２１は、差動回路部１０によってノードＶＸ及びＶＹに出力された差動信号に基づいてノードＮ９の電圧を制御することで、出力回路２２に含まれるトランジスタＭＰ２３を制御する。具体的には、ノードＶＸ及びＶＹの差動信号がトランジスタＭＮ２２及びＭＮ２１のそれぞれのゲートに入力される。トランジスタＭＮ２１及びＭＮ２２は、トランジスタＭＰ２１及びＭＰ２２で構成されたカレントミラー回路に接続されている。これにより、ノードＶＸ及びＶＹの差動信号がノードＮ９で合成される。これにより、ノードＮ９の信号を、トランジスタＭＰ２３を制御するために用いることができる。
【００５４】
出力回路２２は、ノードＮ９及びノードＶＹの電圧に基づいて、信号ＶｏｕｔをＴ５へ出力する。具体的には、トランジスタＭＰ２３は、ノードＮ９の電圧に基づいて、端子Ｔ５に電圧を出力する。トランジスタＭＮ２３は、ノードＶＹの電圧に基づいて、端子Ｔ５に電圧を出力する。端子Ｔ５には、トランジスタＭＰ２３及びＭＮ２３双方の出力が合成された信号Ｖｏｕｔが出力される。
【００５５】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る演算増幅器１によれば、オフセット電圧を抑制することが出来、動作信頼性を向上させることが出来る。以下に、第１実施形態に係る演算増幅器１の詳細な効果について説明する。
【００５６】
例えば、演算増幅器がボルテージフォロア回路として使用される場合、非反転入力と出力信号とは同電位になることが望ましい。しかしながら、演算増幅器では、例えば非反転入力側の素子と反転入力側の素子とのばらつき等によって、出力電圧に差が生じることがある。このような非反転入力の電圧と出力信号の電圧との差は、例えばオフセット電圧と呼ばれる。演算増幅器においてオフセット電圧は、０Ｖに近いことが好ましい。
【００５７】
図４は、第１実施形態の比較例に係る演算増幅器２の構成例を示している。比較例に係る演算増幅器２は、図１を用いて説明した第１実施形態に係る演算増幅器１に対して、出力回路部２０が出力回路部３０に置き換えられた構成を有している。図４に示すように、比較例に係る演算増幅器２では、出力回路部３０が、差動回路部１０のノードＶＹのみに接続されている。すなわち、比較例に係る演算増幅器２では、ノードＶＸが出力回路部３０に接続されていない。
【００５８】
図５は、第１実施形態の比較例に係る演算増幅器２の有する出力回路部３０の回路図である。図５に示すように、出力回路部３０は、駆動回路３１、出力回路３２、及び位相補償回路３３を含む。駆動回路３１は、ノードＶＹの電圧に基づいて、出力回路３２に含まれるトランジスタＭＰ３２を駆動するための信号を生成する。また、駆動回路３１は、ノードＶＹの動作点を決定する。比較例に係る演算増幅器２において、ノードＶＹの動作点は、定電流源ＣＳ２が供給する電流Ｉ１２と、トランジスタＭＮ３１の特性とに基づいた電圧となる。出力回路３２は、駆動回路３１が生成した信号と、ノードＶＹの信号とに基づいて、信号Ｖｏｕｔを出力する。位相補償回路３３は、演算増幅器２の位相特性を補償する。
【００５９】
比較例に係る演算増幅器２において、ノードＶＹの電圧は、出力回路部３０によって定められる。一方で、ノードＶＸの電圧は、端子Ｔ３及びＴ４の電圧に応じて変化する。ここではノードＶＸは図示しないが、演算増幅器２の差動回路部１０内に含まれる。すなわち、比較例に係る演算増幅器２では、ノードＶＸの電圧とノードＶＹの電圧とに差が生じ得る。
【００６０】
これに対して、第１実施形態に係る演算増幅器１は、ノードＶＸ及びＶＹに接続された出力回路部２０を有する。第１実施形態に係る演算増幅器１では、出力回路部２０がノードＶＹの電圧をノードＶＸの電圧と等しくなるように定める。すなわち、第１実施形態に係る演算増幅器１では、ノードＶＸの電圧が変化すると、ノードＶＹの電圧も等しくなるよう変化するため、ノードＶＸの電位とノードＶＹの電位とが略等しく保たれる。
【００６１】
図６は、第１実施形態に係る演算増幅器１と第１実施形態の比較例に係る演算増幅器２とのそれぞれにおける、入力電圧とオフセット電圧との関係の一例を示している。具体的には、図６には、演算増幅器１及び２のそれぞれがボルテージフォロア回路として使用され、入力電圧が０ＶからＶＤＤの範囲内である場合における一例が示され、横軸が入力電圧（例えば、端子Ｔ３に印加される電圧）を示し、縦軸がオフセット電圧を示している。図６に示すように、比較例に係る演算増幅器２では、端子Ｔ３に印加する電圧に応じて、オフセット電圧が負の値から正の値まで変動している。一方で、第１実施形態に係る演算増幅器１では、入力電圧、すなわち端子Ｔ３に印加される電圧に関わらず、オフセット電圧の変化が抑制されている。
【００６２】
以上のように、第１実施形態に係る演算増幅器１は、出力回路部２０を用いてノードＶＹ及びＶＸの電圧を略等しくなるように定めることで、オフセット電圧を抑制することが出来る。また、第１実施形態に係る演算増幅器１は、端子Ｔ３に印加された電圧の変化に応じたオフセット電圧の変化が抑制されることから、高い同相信号除去比（ＣＭＲＲ：Common Mode Rejection Ratio）を得ることが出来る。
【００６３】
以上で説明した第１実施形態に係る演算増幅器１は、低電圧動作時においてもオフセット電圧を抑制することが出来る。以下に、本効果について、演算増幅器１を低い電源電圧でボルテージフォロアとして動作させた場合を例に説明する。
【００６４】
トランジスタは、例えばドレイン−ソース間電圧が低下したとき、飽和領域での動作から非飽和領域での動作に変化する。トランジスタは、飽和領域での動作と非飽和領域での動作とでは特性が異なる。このため、例えば差動増幅を行う回路では、ペアとなるトランジスタのそれぞれが、同じ領域で動作することが望ましい。低電圧動作時においてトランジスタを飽和領域で動作させるためには、トランジスタの閾値電圧を低く設計することが有効である。本例では、差動回路部１０内が閾値電圧の低いトランジスタで構成されたものと仮定する。
【００６５】
差動回路部１０が、Ｖｉｎが０ＶからＶ１の間である時にトランジスタＭＮ１５〜ＭＮ１８が飽和領域で動作するように設計された場合、ＶｉｎがＶ１からＶＤＤの間である時にトランジスタＭＮ１５が非飽和領域で動作し易くなる。例えば、トランジスタＭＮ１５及びＭＮ１６の動作点が異なる場合、トランジスタＭＮ１５が非飽和領域で動作し、トランジスタＭＮ１６が飽和領域で動作し易くなる。その結果、低電圧動作時において演算増幅器は、オフセット電圧が大きくなり、ＣＭＲＲが悪化するおそれがある。
【００６６】
比較例に係る演算増幅器２では、ノードＶＹの電圧は出力回路部３０によって定められる。この場合、トランジスタＭＮ１６のドレイン−ソース間電圧が、トランジスタＭＮ１５のドレイン−ソース間電圧よりも大きくなり得る。このため、比較例に係る演算増幅器２では、トランジスタＭＮ１５が非飽和領域で動作し、トランジスタＭＮ１６が飽和領域で動作し得る。
【００６７】
これに対して、第１実施形態に係る演算増幅器１では、ノードＶＹの電圧が、出力回路部２０によってノードＶＸと略等しく定められる。このため、第１実施形態に係る演算増幅器１では、トランジスタＭＮ１５が非飽和領域での動作に変化した際に、トランジスタＭＮ１６も非飽和領域での動作に変化することが期待出来る。
【００６８】
これにより、第１実施形態に係る演算増幅器１では、電源電圧が低い場合においても、差動増幅においてペアを構成するトランジスタが非飽和領域で動作することが可能となる。その結果、第１実施形態に係る演算増幅器１は、低電圧動作時においてもオフセット電圧を抑制することが出来る。
【００６９】
［２］第２実施形態
第２実施形態に係る演算増幅器１は、第１実施形態に係る演算増幅器１に対して差動回路部１０の回路構成が異なる。以下に、第２実施形態に係る演算増幅器１について、第１実施形態と異なる点を説明する。
【００７０】
［２−１］演算増幅器１の構成
図７は、第２実施形態に係る演算増幅器１が有する差動回路部１０の回路図である。図７に示すように、差動回路部１０は、差動回路４１及びカレントミラー回路４２を含む。
【００７１】
差動回路４１は、例えばトランジスタＭＰ４１及びＭＰ４２と、定電流源ＣＳ３とを含む。トランジスタＭＰ４１及びＭＰ４２の各々は、例えばＰ型のＭＯＳＦＥＴである。
【００７２】
定電流源ＣＳ３は、電源線ＰＷと、トランジスタＭＰ４１及びＭＰ４２のそれぞれのソースとの間に接続される。例えば、電源電圧ＶＤＤが定電流源ＣＳ３に印加され、定電流源ＣＳ３は定電流をトランジスタＭＰ４１及びＭＰ４２のそれぞれのソースに供給する。トランジスタＭＰ４１のゲートは、端子Ｔ３に接続される。トランジスタＭＰ４１のドレインは、ノードＶＹに接続される。トランジスタＭＰ４２のゲートは、端子Ｔ４に接続される。トランジスタＭＰ４２のドレインは、ノードＶＸに接続される。
【００７３】
カレントミラー回路４２は、トランジスタＭＮ４１及びＭＮ４２を含む。トランジスタＭＮ４１及びＭＮ４２の各々は、例えばＮ型のＭＯＳＦＥＴである。
【００７４】
トランジスタＭＮ４１のソースは、電源線ＧＷに接続される。トランジスタＭＮ４１のゲート及びドレインのそれぞれは、ノードＶＹと接続される。トランジスタＭＮ４２のソースは、電源線ＧＷに接続される。トランジスタＭＮ４２のゲートは、ノードＶＹに接続される。トランジスタＭＮ４２のドレインは、ノードＶＸに接続される。
【００７５】
以上のように、第２実施形態に係る演算増幅器１は、例えばＰ型のＭＯＳＦＥＴを用いた差動回路４１を含み且つＮ型のＭＯＳＦＥＴを用いた差動回路を含まない差動回路部１０を備えている。第２実施形態に係る演算増幅器１のその他の構成は、第１実施形態に係る演算増幅器１と同様のため、説明を省略する。
【００７６】
［２−２］第２実施形態の効果
以上で説明した第２実施形態に係る演算増幅器１において、差動回路部１０は、端子Ｔ３に入力された信号と端子Ｔ４に入力された信号とを差動増幅し、ノードＶＸ及びＶＹに出力する。そして、出力回路部２０は、第１実施形態と同様に動作する。すなわち、第２実施形態において出力回路部２０は、ノードＶＸの電圧とノードＶＹの電圧とが等しくなるように動作する。第２実施形態に係る演算増幅器１ではレールツーレール入力動作は難しく、動作可能な入力範囲は電源電圧ＶＳＳ以上電源電圧ＶＤＤ未満となるが、第１実施形態と同様に、オフセット電圧を抑制することが出来、高い同相信号除去比を得ることが出来る。
【００７７】
［３］その他の変形例等
上記実施形態に係る演算増幅器１の回路構成は、種々の変形が適用され得る。例えば、第１及び第２実施形態に係る演算増幅器１のそれぞれでは、トランジスタのＮ型とＰ型とが互いに入れ替えられても良い。言い換えると、第１及び第２実施形態に係る演算増幅器１のそれぞれにおいて、Ｐ型のＭＯＳＦＥＴとして説明されたトランジスタがＮ型のＭＯＳＦＥＴに置き換えられ、Ｎ型のＭＯＳＦＥＴとして説明されたトランジスタがＰ型のＭＯＳＦＥＴに置き換えられても良い。
【００７８】
演算増幅器１に対してトランジスタのＮ型とＰ型との入れ替えが適用された場合、定電流源の接続方向や電源電圧なども適宜変更される。具体的には、第１実施形態に係る演算増幅器１に対してトランジスタのＮ型とＰ型との入れ替えが適用された場合、電源線ＰＷが接地され、電源線ＧＷに電源電圧ＶＤＤが印加され、定電流源ＣＳ１がノードＮ１から電源線ＰＷへ電流を流すように構成される。第２実施形態に係る演算増幅器１に対してトランジスタのＮ型とＰ型との入れ替えが適用された場合、電源線ＰＷが接地され、電源線ＧＷに電源電圧ＶＤＤが印加され、定電流源ＣＳ３がトランジスタＭＰ４１及びＭＰ４２のそれぞれの他端から電源線ＰＷへ電流を流すように構成される。
【００７９】
また、第１実施形態に係る演算増幅器１では、出力回路部２０においてトランジスタのＮ型とＰ型との入れ替えが適用された場合、差動回路部１０のフォールデッドカスコード回路１４において、カレントミラー接続がＮ型からＰ型に変形される。具体的には、トランジスタＭＮ１７及びＭＮ１８のそれぞれのゲートがトランジスタＭＮ１５のドレインに接続される代わりに、トランジスタＭＮ１７及びＭＮ１８のそれぞれのゲートには電圧Ｖ５が印加される。さらに、トランジスタＭＰ１４及びＭＰ１５のそれぞれのゲートに電圧Ｖ４が印加される代わりに、トランジスタＭＰ１４及びＭＰ１５のそれぞれのゲートがノードＶＸに接続される。第１実施形態に係る演算増幅器１は、以上のように差動回路部１０の回路構成が変形されても良い。
【００８０】
本明細書において、「レールツーレール入出力動作が可能である」とは、２つの電源レール（例えばＶＤＤ及びＶＳＳ）で動作する演算増幅器１が、ＶＤＤと略等しい電圧から、ＶＳＳと略等しい電圧までを入力及び出力することが可能であることを示している。このような演算増幅器１の動作は、入出力動作においてフルスイングすることができる、と言い換えられても良い。
【００８１】
上記実施形態において、演算増幅器１をボルテージフォロア回路として用いた場合を例に説明したが、演算増幅器１の使用方法はこれに限定されない。演算増幅器１は、例えば、電圧利得を持つ非反転増幅回路として使用されても良いし、反転増幅回路として使用されても良いし、周波数特性を持つフィルタ回路として使用されても良い。上記実施形態に係る演算増幅器１は、種々の使用方法において、オフセット電圧を抑制できる。
【００８２】
本実施形態において、“トランジスタのサイズ”とは、例えばトランジスタのゲート長及びゲート幅を示している。サイズの等しい複数のトランジスタは、ゲート−ソース間に等しい電圧が印加された場合、それぞれが等しい電流駆動能力を有する。また、ドレイン−ソース間にそれぞれ等しい電流が流れている複数のトランジスタでは、ゲート−ソース間の電圧が等しくなる。プロセスのばらつき等により製造されたトランジスタのサイズに微少な差が生じた場合であっても、サイズは略等しいと表現でき、電流駆動能力も略等しいと表現できる。略等しい電流が略等しいサイズの複数のトランジスタに流れている場合も、トランジスタのゲート−ソース間の電圧はそれぞれ略等しいと表現できる。
【００８３】
本願の一実施形態に係る演算増幅器は、種々の装置に組み込んで用いられても良い。例えば、パーソナルコンピュータ、携帯電話などの移動体通信機器、ＩｏＴ（Internet of Things）センサ、家電製品などに組み込んで用いられても良い。
【００８４】
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
１…演算増幅器、１０…差動回路部、２０…出力回路部、１１…第１差動回路、１２…第２差動回路、１３…電流制御回路、１４…フォールデッドカスコード回路、２１…駆動回路、２２…出力回路、２３…位相補償回路、Ｔ１〜Ｔ５…端子、ＰＷ，ＧＷ…電源線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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