(57)【要約】【課題】フルブリッジ回路の電力損失を低減する制御方法を提供する。【解決手段】２つのスイッチング素子が直列接続された第１のレグと、２つのスイッチング素子が直列接続された第２のレグとを有するフルブリッジ回路の制御方法において、一方の対角上に位置する２つのスイッチング素子のうち一方を、所定のデューティ比を有する第１の制御信号によりオンオフ制御すると共に、他方を、前記第１の制御信号のオン期間よりも長いオン期間を有する第２の制御信号によりオンオフ制御し、かつ、他方の対角上に位置する２つのスイッチング素子のうち一方を、第１の制御信号と同じデューティ比で１８０°位相の異なる第３の制御信号によりオンオフ制御すると共に、他方を、第２の制御信号と同じデューティ比で１８０°位相の異なる第４の制御信号によりオンオフ制御する。【選択図】図１
2020145770.tif 000002
【特許請求の範囲】
【請求項１】
２つのスイッチング素子が直列接続された第１のレグと、別の２つのスイッチング素子が直列接続された第２のレグとを有するフルブリッジ回路の制御方法において、
一方の対角上に位置する２つのスイッチング素子のうち、一方のスイッチング素子を、所定のデューティ比を有する第１の制御信号によりスイッチングすると共に、他方のスイッチング素子を、前記第１の制御信号のオン期間と同時に始まりかつそれよりも長いオン期間を有する第２の制御信号によりスイッチングし、かつ、
他方の対角上に位置する２つのスイッチング素子のうち、一方のスイッチング素子を、前記第１の制御信号と同じデューティ比で１８０°位相の異なる第３の制御信号によりスイッチングすると共に、他方のスイッチング素子を、前記第２の制御信号と同じデューティ比で１８０°位相の異なる第４の制御信号によりスイッチングすることを特徴とする
フルブリッジ回路の制御方法。
【請求項２】
前記第１の制御信号の所定のデューティ比が、０％より大きく５０％未満であることを特徴とする請求項１に記載のフルブリッジ回路の制御方法。
【請求項３】
前記第２の制御信号のデューティ比が、略５０％であることを特徴とする請求項１又は２に記載のフルブリッジ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フルブリッジ回路の制御方法に関する。
【背景技術】
【０００２】
スイッチング素子により構成されたフルブリッジ回路は、周知である。フルブリッジ回路は、例えば絶縁型のＤＣ／ＤＣコンバータ等のトランスを有する電力変換回路において用いられる。フルブリッジ回路は、４個のスイッチング素子から構成され、２個ずつのスイッチング素子が交互にオンオフすることにより、トランスの一次コイルに入力電圧を互いに逆向きの極性で交互に印加することができる。
【０００３】
フルブリッジ回路は、電源の大出力化、スイッチング素子の耐圧特性の軽減、及び／又はトランスの効率的利用等のために採用されている（特許文献１、２等）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−２１８１４号公報
【特許文献２】特許第６３０５４９２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フルブリッジ回路は、２組のスイッチング素子が、双方がオフとなるデッドタイムを挟んで、交互にオンとなるようにスイッチング制御される。スイッチング素子がＦＥＴである場合、第１の組のＦＥＴがオンからオフとなったとき、トランスの一次コイルに発生する逆起電力により第２の組のＦＥＴのボディダイオードを介して入力側に還流が流れる。このことは、入力側から出力側に伝達される電力量を低下させることとなる。また、ボディダイオードを還流が流れると、その電圧降下による損失を生じる。また、ボディダイオードの逆回復時間が長いと、次にＦＥＴがオフからオンになるときに直列接続された２つのスイッチング素子が短絡し、大きなリカバリ電流が流れてＦＥＴの電力損失を生じる。
【０００６】
そこで、ＦＥＴのボディダイオードをバイパスさせるために、ショットキーバリアダイオード又はファストリカバリダイオードをＦＥＴと並列に接続することが広く行われている。しかしながら、ショットキーバリアダイオードは、電圧降下ＶＦは小さいが高耐圧のものが少なく、また、ファーストリカバリーダイオードは、逆回復時間が短くリカバリ電流が小さいが電圧降下ＶＦが大きいという問題がある。
【０００７】
以上の現状から、本発明は、フルブリッジ回路を構成するスイッチング素子の外付けダイオードを不要すると共に、電力損失を低減することができるフルブリッジ回路の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するべく、本発明は、以下の構成を提供する。
・  本発明の態様は、２つのスイッチング素子が直列接続された第１のレグと、別の２つのスイッチング素子が直列接続された第２のレグとを有するフルブリッジ回路の制御方法において、
一方の対角上に位置する２つのスイッチング素子のうち、一方のスイッチング素子を、所定のデューティ比を有する第１の制御信号によりスイッチングすると共に、他方のスイッチング素子を、前記第１の制御信号のオン期間と同時に始まりかつそれよりも長いオン期間を有する第２の制御信号によりスイッチングし、かつ、
他方の対角上に位置する２つのスイッチング素子のうち、一方のスイッチング素子を、前記第１の制御信号と同じデューティ比で１８０°位相の異なる第３の制御信号によりスイッチングすると共に、他方のスイッチング素子を、前記第２の制御信号と同じデューティ比で１８０°位相の異なる第４の制御信号によりスイッチングすることを特徴とする。
・  上記態様において、前記第１の制御信号の所定のデューティ比が、０％より大きく５０％未満であることが、好適である。
・  上記態様において、前記第２の制御信号のデューティ比が、略５０％であることが、好適である。
【発明の効果】
【０００９】
本発明により、フルブリッジ回路を構成するスイッチング素子の外付けダイオードを不要すると共に、電力損失を低減することができるフルブリッジ回路の制御方法が実現される。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）〜（ｄ）は、本発明によるフルブリッジ回路の制御方法の適用例を概略的に示した図であり、（ｅ）は制御部を概略的に示している。
【図２】図２（ａ）〜（ｄ）は、図１（ｅ）の制御部により出力される各制御信号の一例を、（ｅ）は、トランスＴの一次コイルＮ１に流れる電流波形の一例を、それぞれ模式的に示した図である。
【図３】図３（ａ）〜（ｄ）は、図１（ａ）のＡタイプの制御方法において、フルブリッジ回路に流れる電流を概略的に示している。
【図４】図４（ａ）〜（ｄ）は、図１（ｂ）のＢタイプの制御方法において、フルブリッジ回路に流れる電流を概略的に示している。
【図５】図５は、本発明の別の効果を説明するための模式的な図である。
【発明を実施するための形態】
【００１１】
以下、例示した図面を参照して本発明の実施形態を説明する。
図１（ａ）〜（ｄ）は、本発明によるフルブリッジ回路の制御方法を適用した幾つかの例を概略的に示した図であり、（ｅ）は、制御信号を出力する制御部を概略的に示している。
【００１２】
図２（ａ）〜（ｄ）は、図１（ｅ）の制御部により出力される各制御信号の一例を、（ｅ）は、トランスＴの一次コイルＮ１に流れる電流波形の一例を、それぞれ模式的に示した図である。
【００１３】
図１（ａ）〜（ｄ）においては、フルブリッジ回路を含む回路構成自体は、全て同じである。各回路構成は、４つの制御信号Ｖａ、ＶＡ、Ｖｂ、ＶＢの適用方法がそれぞれ異なる。
【００１４】
先ず、図１（ａ）を参照して回路構成を説明する。図示の回路は、例えば、絶縁型の電力変換回路（スイッチング電源）の一部である。トランスＴは、入力側と出力側を絶縁するために設けられる。トランスＴは、ここでは一例として、一次コイルＮ１と二次コイルＮ２を有するフォワード方式のトランスである。
【００１５】
このフルブリッジ回路は、一般的な構成であり、トランスＴの一次側のスイッチング部として設けられている。フルブリッジ回路は、４個のスイッチング素子Ｑ１、Ｑ２、Ｑ３、Ｑ４から構成されている。第１のレグにおいて２つのスイッチング素子Ｑ１、Ｑ２が直列接続され、第２のレグにおいて２つのスイッチング素子Ｑ３、Ｑ４が直列接続されている。第１のレグと第２のレグとは並列接続されている。これにより、４つのスイッチング素子が仮想的な四角形の各頂点に配置され、第１の対角上にスイッチング素子Ｑ１、Ｑ４が、第２の対角上にスイッチング素子Ｑ２、Ｑ３が配置される。
【００１６】
並列接続された第１と第２のレグの上側の接続点と下側の接続点が、フルブリッジ回路の入力端１、２である。また、第１のレグの中間点（Ｑ１とＱ２の接続点）と第２のレグの中間点（Ｑ３とＱ４の接続点）が、フルブリッジ回路の出力端３、４である。
【００１７】
入力端１、２には、直流の入力電圧が印加される。出力端３、４は、トランスＴの一次コイルＮ１の両端に接続されている。直流の入力電圧は、フルブリッジ回路におけるスイッチング制御により高周波交流電圧に変換され、変換された高周波交流電圧は、トランスＴの一次コイルＮ１に印加される。
【００１８】
スイッチング素子Ｑ１〜Ｑ４は、ここでは一例としてＮチャネルＭＯＳＦＥＴである。別の例として、ＰチャネルＭＯＳＦＥＴを用いることもできる。各スイッチング素子Ｑ１〜Ｑ４は、制御端に印加される制御信号によりそれぞれオンオフ制御される。ここでは、ＦＥＴのゲートに印加される電圧制御信号により、ＦＥＴの電流路が導通又は遮断される。
【００１９】
なお、本発明による制御方法を適用する場合、フルブリッジ回路の各スイッチング素子において、そのボディダイオードと並列に外付けのダイオードを接続する必要はない。
【００２０】
本発明によるフルブリッジ回路の制御方法では、４つの制御信号Ｖａ、ＶＡ、Ｖｂ、ＶＢを用いる。制御信号Ｖａ、ＶＡ、Ｖｂ、ＶＢは、パルス波形信号であり、好適にはＰＷＭ（pulse width modulation）技術により生成される。
【００２１】
ここで、図２（ａ）〜（ｄ）を参照する。４つの制御信号Ｖａ、ＶＡ、Ｖｂ、ＶＢは、同じ周波数のＰＷＭ信号である。すなわち各制御信号の一周期ｔｔは同じ長さである。
【００２２】
第１の制御信号Ｖａは、所定の長さのオン期間ｔａを有する。従って、制御信号Ｖａのデューティ比は、（ｔａ／ｔｔ）×１００（％）で表される。
【００２３】
第２の制御信号ＶＡは、第１の制御信号Ｖａのオン期間ｔａと同時に始まるオン期間ｔＡを有する。さらに、制御信号ＶＡのオン期間ｔＡは、制御信号ｖａのオン期間ｔａより長く設定される。すなわち、制御信号ＶＡのデューティ比は、制御信号ｖａのデューティ比より大きい。制御信号ｖａのオン期間ｔａが終了するＰ２の時点においても、制御信号ＶＡのオン期間ｔＡはさらに持続する。
【００２４】
第３の制御信号Ｖｂは、第１の制御信号Ｖａと同じデューティ比で１８０°位相が異なる。従って、制御信号Ｖｂのオン期間ｔｂは、制御信号Ｖａのオン期間ｔａと同じである。また、第４の制御信号ＶＢは、第２の制御信号ＶＡと同じデューティ比で１８０°位相が異なる。従って、制御信号ＶＢのオン期間ｔＢは、制御信号ＶＡのオン期間ｔＡと同じである。
【００２５】
但し、フルブリッジ回路において直列接続された２つのスイッチング素子の短絡を防止するために、いずれの制御信号のデューティ比も５０％未満に設定される。デューティ比を略５０％に設定した場合も、短絡の可能性のある２つのスイッチング素子が同時にオンとならないために、適宜のデッドタイムｔｄが設けられる。
【００２６】
制御信号Ｖａ、Ｖｂのデューティ比の範囲は、理論上、０％より大きく５０％未満である。通常、制御信号Ｖａ、Ｖｂのデューティ比は、電力変換回路の稼動時に電力変換量の調整のために所定の範囲内で変動するように制御される。一方、制御信号ＶＡ、ＶＢのデューティ比は、制御信号Ｖａ、Ｖｂの最大デューティ比よりも大きい一定の値に設定されることが好適である。さらに好適には、制御信号ＶＡ、ＶＢのデューティ比は、略５０％とする。「略」５０％とは、必要なデッドタイムｔｄの長さだけ、真の５０％より小さいことを意味する。
【００２７】
再び図１（ａ）を参照する。一般的なフルブリッジ回路における周知の制御方法の一つは、第１の対角上に配置された２つのスイッチング素子Ｑ１とＱ４を同じ制御信号でスイッチングし、第２の対角上に配置された２つのスイッチング素子Ｑ２とＱ３を別の同じ制御信号でスイッチングする方法である。
【００２８】
それに対し、図１（ａ）のフルブリッジ回路では、第１の対角上の２つのスイッチング素子Ｑ１、Ｑ４において、一方のスイッチング素子Ｑ１を第２の制御信号ＶＡによりスイッチングすると共に、他方のスイッチング素子Ｑ４を第１の制御信号Ｖａによりスイッチングする。さらに、第２の対角上の２つのスイッチング素子Ｑ２、Ｑ３において、一方のスイッチング素子Ｑ２を、第３の制御信号Ｖｂによりスイッチングすると共に、他方のスイッチング素子Ｑ３を、第４の制御信号ＶＢによりスイッチングする。図１（ａ）に示した制御方法を、以下、Ａタイプと称することとする。
【００２９】
図１（ｂ）は、別の制御方法（Ｂタイプと称する）を示している。ここでは、第１の対角上のスイッチング素子Ｑ１を第１の制御信号によりスイッチングし、スイッチング素子Ｑ４を第２の制御信号によりスイッチングしている。そして、第２の対角上のスイッチング素子Ｑ２、Ｑ３についてはＡタイプと同じ制御を行う。
【００３０】
図１（ｃ）は、さらに別の制御方法（Ｃタイプと称する）を示している。ここでは、第１の対角上のスイッチング素子Ｑ１、Ｑ４についてはＢタイプと同じ制御を行う。そして、第２の対角上のスイッチング素子Ｑ２を第４の制御信号によりスイッチングし、スイッチング素子Ｑ３を第３の制御信号によりスイッチングする。
【００３１】
図１（ｄ）は、さらに別の制御方法（Ｃタイプと称する）を示している。ここでは、第１の対角上のスイッチング素子Ｑ１、Ｑ４についてはＡタイプと同じ制御を行う。そして、第２の対角上のスイッチング素子Ｑ２、Ｑ３についてはＣタイプと同じ制御を行う。
【００３２】
４つの制御信号Ｖａ、ＶＡ、Ｖｂ、ＶＢを、４つのスイッチング素子Ｑ１、Ｑ２、Ｑ３、Ｑ４にそれぞれ割り当てるパターンとして、さらに別のパターンが考えられる。図示しないが、それらは、図１（ａ）〜（ｄ）の各々において第１のレグに対する制御信号と、第２のレグに対する制御信号を互いに入れ替えたパターンである。
【００３３】
上述した本発明によるフルブリッジ回路の制御方法をまとめると、以下のように表現される。一方の対角上に配置された２つのスイッチング素子のうち、一方のスイッチング素子を第１の制御信号Ｖａによりスイッチイングすると共に、他方のスイッチング素子を第２の制御信号ＶＡによりスイッチングし、かつ、他方の対角上の２つのスイッチング素子のうち、一方のスイッチング素子を第３の制御信号Ｖｂによりスイッチングすると共に、他方のスイッチング素子を第４の制御信号ＶＢによりスイッチングする。
【００３４】
図３（ａ）〜（ｄ）は、図１（ａ）のタイプＡの制御方法において、フルブリッジ回路に流れる電流を概略的に示している。電流は、矢印付き実線で表している。図２（ｅ）に示した一次コイルＮ１の電流波形も参照しながら説明する。
【００３５】
図３（ａ）は、図２（ａ）のＰ１の時点における電流の流れを示す。制御信号ｖａ及びＶＡによりスイッチング素子Ｑ１及びＱ４がそれぞれオフからオンになると、入力電圧が印加されることにより、以下の経路で電流ｉ１が流れる。
入力端１→スイッチング素子Ｑ１→一次コイルＮ１→スイッチング素子Ｑ４→入力端２
【００３６】
図３（ｂ）は、図２（ａ）のＰ２時点における電流の流れを示す。Ｐ２時点では、制御信号ｖａのオン期間が終了し、スイッチング素子Ｑ４がオンからオフになるが、制御信号ＶＡはオン期間が持続するのでスイッチング素子Ｑ１はオンのままである。電流ｉ１が遮断されることにより、一次コイルＮ１に逆起電圧が生じ、以下の経路で電流ｉ２が流れる。
一次コイルＮ１→スイッチング素子Ｑ３のボディダイオード→スイッチング素子Ｑ１→一次コイルＮ１
【００３７】
図３（ｃ）は、図２（ｃ）のＰ３時点における電流の流れを示す。制御信号ｖｂ及びＶＢによりスイッチング素子Ｑ２及びＱ３がそれぞれオフからオンになると、入力電圧が印加されることにより、以下の経路で電流ｉ３が流れる。
入力端１→スイッチング素子Ｑ３→一次コイルＮ１→スイッチング素子Ｑ２→入力端２
【００３８】
図３（ｄ）は、図２（ｃ）のＰ４時点における電流の流れを示す。Ｐ４時点では、制御信号ｖｂのオン期間が終了し、スイッチング素子Ｑ３がオンからオフになるが、制御信号ＶＢはオン期間が持続するのでスイッチング素子Ｑ２はオンのままである。電流ｉ３が遮断されることにより、一次コイルＮ１に逆起電圧が生じ、以下の経路で電流ｉ４が流れる。
一次コイルＮ１→スイッチング素子Ｑ２→スイッチング素子Ｑ４のボディダイオード→一次コイルＮ１
【００３９】
上述した図３（ｂ）及び（ｄ）の電流ｉ２及び電流ｉ４は、従来の一般的な制御方法の場合、還流として入力側に戻される。その還流は、ＦＥＴのボディダイオードのみを流れるため、ボディダイオードの逆回復時間が長くなるとＦＥＴに大きな電力損失が生じるという問題があった。この問題は、特にデューティ比が５０％のときに生じる。本発明では、電流ｉ２及び電流ｉ４は、オン状態のＦＥＴ（スイッチング素子Ｑ１、Ｑ２）を多数キャリアにより速やかに流れるので、ボディダイオードの逆回復時間による電力損失の問題が解消される。
【００４０】
図４（ａ）〜（ｄ）は、図１（ｂ）のＢタイプの制御方法において、フルブリッジ回路に流れる電流を概略的に示している。電流は矢印付き実線で表している。
【００４１】
図４（ａ）、（ｃ）及び（ｄ）に示すＰ１、Ｐ３及びＰ４時点の電流ｉ１、ｉ３及びｉ４の流れは、それぞれ図３（ａ）、（ｃ）及び（ｄ）におけるものと同じである。図４（ｂ）のＰ２時点では、図３（ｂ）とは反対にスイッチング素子Ｑ１がオフになり、スイッチング素子Ｑ４がオンのままとなるので、電流ｉ２の経路が異なる。しかしながら、これらは実質的に同じ動作であり、同じ効果を奏する。
【００４２】
図１（ｃ）及び（ｄ）に示したＣタイプ及びＤタイプの制御方法、並びに、図示しない本発明の他の制御方法についても、電流の経路が一部異なるが、実質的に同じ動作を行い、同じ効果を奏する。
【００４３】
図５は、本発明の別の効果を説明するための模式的な図である。横軸が時間であり、縦軸にスイッチング素子のドレイン電流Ｉｄ及びドレインソース電圧Ｖｄｓを概略的に示している。制御信号Ｖａ、Ｖｂにより制御されるスイッチング素子Ｑは、図２のＰ２又はＰ３の時点でオンからオフになる。このとき、ドレイン電流Ｉｄが零に降下しかつドレインソース電圧Ｖｄｓが上昇するターンオフ時間ｔｆの間に電力損失を生じる。
【００４４】
これに対し、制御信号ＶＡ、ＶＢにより制御されるスイッチング素子Ｑは、図２のＰ２又はＰ３の時点ではオンのまま維持されるので、ドレインソース電圧Ｖｄｓは零のままである。従ってドレイン電流Ｉｄの大きさに関わらず、電力損失は生じない。その後、図２のＰ５又はＰ６時点で制御信号ＶＡ、ＶＢがオンからオフになると、ドレインソース電圧Ｖｄｓは上昇するが、この時点ではドレイン電流Ｉｄは既に零になっているので電力損失は生じない。このように、本発明の制御方法によれば、制御信号ＶＡ、ＶＢにより制御されるスイッチング素子Ｑの電力損失を低減することができる。この結果、従来に比べてフルブリッジ回路の電力損失を低減できる。
【符号の説明】
【００４５】
１、２  入力端
３、４  出力端
Ｔ  トランス
Ｎ１  一次コイル
Ｎ２  二次コイル
Ｑ１、Ｑ２、Ｑ３、Ｑ４  スイッチング素子
【図１】
2020145770.tif 000003
【図２】
2020145770.tif 000004
【図３】
2020145770.tif 000005
【図４】
2020145770.tif 000006
【図５】
2020145770.tif 000007