(57)【要約】【課題】反りを抑制することが可能な半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、半導体基板と、半導体基板上で、第１方向に延びるとともに、第１方向に垂直な第２方向に間隔をおいて並べられている複数の導電層と、複数の導電層上に設けられたパッシベーション膜と、を備える。パッシベーション膜は、凸部と凹部が第２方向に沿って繰り返される凹凸形状を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上で、第１方向に延びるとともに、前記第１方向に垂直な第２方向に間隔をおいて並べられている複数の導電層と、
前記複数の導電層上に設けられたパッシベーション膜と、を備え、
前記パッシベーション膜は、凸部と凹部が前記第２方向に沿って繰り返される凹凸形状を有する、半導体装置。
【請求項２】
前記パッシベーション膜は、前記複数の導電層上に設けられた第１窒化膜と、前記第１窒化膜上に設けられ、前記凹凸形状を有する第２窒化膜と、を有する、請求項１に記載の半導体装置。
【請求項３】
前記第１窒化膜の水素含有量が、前記第２窒化膜の水素含有量と異なる、請求項２に記載の半導体装置。
【請求項４】
前記凸部は、前記複数の導電層上に配置される、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記パッシベーション膜は、前記複数の導電層が設けられたセル領域に設けられた第１部分と、前記第１方向または前記第２方向で前記セル領域に隣接する周辺回路領域に設けられた第２部分とに、設けられ、
前記第１部分が前記凹凸形状を有し、前記第２部分が平坦膜である、請求項１乃至４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の一つである半導体記憶装置では、１つのチップに数多くのワードラインが配列されている。そのため、特にワードラインの長さ方向の反り量が大きくなっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３４５９３５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、反りを抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体装置は、半導体基板と、半導体基板上で、第１方向に延びるとともに、第１方向に垂直な第２方向に間隔をおいて並べられている複数の導電層と、複数の導電層上に設けられたパッシベーション膜と、を備える。パッシベーション膜は、凸部と凹部が第２方向に沿って繰り返される凹凸形状を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】図１に示す切断線Ａ−Ａに沿った断面図である。
【図３】積層体およびメモリ膜の一部の構成を示す断面図である。
【図４】（ａ）は成膜工程を説明する断面図であり、（ｂ）はパターニング工程を説明する断面図であり、（ｃ）はエッチング工程を説明する断面図である。
【図５】第２実施形態に係る半導体装置の概略的な構造を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の平面図である。また、図２は、図１に示す切断線Ａ−Ａに沿った断面図である。図１および図２に示す半導体装置１は、メモリセルが積層された三次元積層型半導体記憶装置である。
【０００９】
図１および図２に示すように、本実施形態に係る半導体装置１は、半導体基板１０と、積層体２０と、メモリ膜３０と、コンタクト４０と、配線５０と、層間絶縁膜６０と、パッド７０と、パッシベーション膜８０と、を備える。
【００１０】
半導体基板１０は、例えばシリコン基板である。半導体基板１０は、複数のセル領域１０１と、周辺回路領域１０２とに区切られている。また、複数のセル領域１０１は、スリット絶縁膜１０３によって、分離されている。
【００１１】
本実施形態では、図１に示すように、１つのチップに４つのセル領域１０１がＸ方向およびＹ方向に２つずつ形成されているが、セル領域１０１の数は特に制限されない。また、周辺回路領域１０２は、Ｙ方向でセル領域１０１に隣接しているが、Ｘ方向で隣接していてもよい。
【００１２】
図３は、積層体２０およびメモリ膜３０の一部の構成を示す断面図である。以下、図１〜図３を参照して、積層体２０およびメモリ膜３０の構造について説明する。
【００１３】
図２に示すように、積層体２０はセル領域１０１に設けられている。また、積層体２０の端部は、階段状に形成されている。積層体２０では、複数の導電層２１と複数の絶縁層２２とがＺ方向に交互に積層されている。複数の導電層２１は、図１に示すように、Ｘ方向に延びるとともに、Ｙ方向に間隔を置いて並べられている。導電層２１は、例えばタングステン等の金属で形成され、メモリ膜３０のワードラインである。各絶縁層２２は、例えば酸化シリコン膜である。
【００１４】
なお、方向の規定に関し、本実施形態では、Ｘ方向は導電層２１の長さ方向である第１方向に相当し、Ｙ方向は、Ｘ方向に直交する第２方向に相当する。また、Ｚ方向は、Ｘ方向およびＹ方向に直交する第３方向に相当する。換言すると、Ｘ方向およびＹ方向は、半導体基板１０に平行な方向であり、Ｚ方向は、半導体基板１０に垂直な方向である。
【００１５】
メモリ膜３０は、図３に示すように、積層体２０を貫通し、ブロック絶縁膜３１と、電荷蓄積層３２と、トンネル絶縁膜３３と、チャネル層３４と、コア絶縁膜３５と、を備える。電荷蓄積層３２は、例えば窒化シリコン膜であり、導電層２１および絶縁層２２の側面にブロック絶縁膜３１を介して形成されている。チャネル層３４は、例えばシリコン層であり、電荷蓄積層３２の側面にトンネル絶縁膜３３を介して形成されている。なお、ブロック絶縁膜３１、トンネル絶縁膜３３、およびコア絶縁膜３５は、例えば酸化シリコン膜である。
【００１６】
各コンタクト４０は、図２に示すように、Ｚ方向に延びる導電体である。各配線５０は、各コンタクト４０を介して、導電層２１、チャネル層３４、および周辺回路領域１０２に設けられたトランジスタ（不図示）等に電気的に接続される。
【００１７】
積層体２０、コンタクト４０、および配線５０は、層間絶縁膜６０に覆われている。層間絶縁膜６０は、例えば酸化シリコン膜である。パッド７０の上面は、層間絶縁膜６０から露出している。パッド７０には、ボンディングワイヤ（不図示）が接合される。なお、図２では、半導体装置１の構造を簡略化しているため、コンタクト４０、配線５０、およびパッド７０の数は、実際の数よりも少なく表示されている。
【００１８】
パッシベーション膜８０は、半導体装置１の最上層に設けられている。パッシベーション膜８０は、図２に示すように、セル領域１０１に設けられた第１部分８０ａと、周辺回路領域１０２に設けられた第２部分８０ｂと、を有する。第１部分８０ａおよび第２部分８０ｂは、例えば窒化シリコン膜である。
【００１９】
第１部分８０ａは、凸部と凹部がＹ方向に繰り返されている凹凸形状を有する。第１部分８０ａにおいて、各凸部は、Ｙ方向に延びる導電層２１上に設けられ、各凹部は、導電層２１間に設けられている。これにより、第１部分８０ａでは、Ｘ方向とＹ方向で体積差が生じている。そのため、導電層２１に起因するＸ方向の反りが、第１部分８０ａによって抑制される。
【００２０】
なお、本実施形態では、Ｙ方向における上記凸部の中心ピッチＰは、Ｙ方向における導電層２１のピッチと同じである。しかし、中心ピッチＰは、導電層２１のピッチよりも大きくてもよい。換言すると、Ｙ方向に配列された複数の導電層２１に対して１つの凸部が形成されていてもよい。
【００２１】
一方、周辺回路領域１０２には、メモリ膜３０を駆動するトランジスタ等を有する周辺回路が設けられているが、Ｘ方向に延びる導電層２１は設けられていない。そのため、第２部分８０ｂで、第１部分８０ａと同様に凹凸形状が繰り返されると、却って、周辺回路領域１０２が反りやすくなる。
【００２２】
そこで、本実施形態では、第２部分８０ｂは、平坦膜である。すなわち、周辺回路領域１０２に設けられたパッシベーション膜８０の第２部分８０ｂは、Ｘ方向とＹ方向で体積差を有さない。そのため、周辺回路領域１０２では、第２部分８０ｂによって反りが抑制される。
【００２３】
以下、図４（ａ）〜図４（ｃ）を参照してパッシベーション膜８０の製造方法の一例について説明する。
【００２４】
まず、図４（ａ）に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）によって、層間絶縁膜６０上に窒化シリコン膜８０ｃを成膜する。次に、図４（ｂ）に示すように、マスク９０でパターニングする。マスク９０のパターンは、パッシベーション膜８０の凹凸パターンに対応する。
【００２５】
次に、図４（ｃ）に示すように、例えばＲＩＥ（Reactive Ion Etching）によって、マスク９０のパターンに合わせて窒化シリコン膜８０ｃをエッチングする。これにより、パッシベーション膜８０の第１部分８０ａおよび第２部分８０ｂが形成される。最後に、マスク９０を除去する。
【００２６】
以上説明した本実施形態によれば、パッシベーション膜８０の第１部分８０ａには、導電層２１の配線パターンに合わせて凹凸形状が繰り返されている。この凹凸形状により、セル領域１０１における第１部分８０ａでは、導電層２１に平行なＸ方向の体積が、導電層２１に垂直なＹ方向の体積よりも大きくなる。
【００２７】
したがって、数多くの導電層２１の存在により大きな応力が生じるＸ方向の反りを、第１部分８０ａの凹凸形状によって抑制することができる。また、上記凹凸形状は、セル領域１０１に形成され、周辺回路領域１０２に設けられたパッシベーション膜８０の第２部分８０ｂには設けられていない。そのため、周辺回路領域１０２の反りの抑制も、パッシベーション膜８０によって維持される。
【００２８】
さらに、本実施形態では、上記応力を抑制する凹凸形状が、半導体装置１の最上層に位置するパッシベーション膜８０に形成される。パッシベーション膜８０は、メモリ膜３０の保護膜であるため、保護に必要な最低限の厚さが確保されていればよい。そのため、パッシベーション膜８０に凹凸形状が形成することによって、メモリ膜３０の特性に悪影響を及ぼすことなく反りを抑制することができる。
【００２９】
（第２実施形態）
図５は、第２実施形態に係る半導体装置の概略的な構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００３０】
図５に示すように、本実施形態に係る半導体装置２は、第１窒化膜に相当するパッシベーション膜８０と、第２窒化膜に相当するパッシベーション膜８１と、を備える。パッシベーション膜８０は、第１実施形態で説明したように、第１部分８０ａおよび第２部分８０ｂを有する。第１部分８０ａには、Ｙ方向に沿って凹凸形状が形成される。
【００３１】
パッシベーション膜８１は、例えばプラズマＣＶＤによって、層間絶縁膜６０とパッシベーション膜８１との間に形成される窒化シリコン膜である。層間絶縁膜６０は、水素を放出することによって、メモリ膜３０の特性を調整する機能を有する。パッシベーション膜８０およびパッシベーション膜８１の膜質は、互いに異なる。すなわち、パッシベーション膜８０とパッシベーション膜８１との間では水素含有量が異なる。
【００３２】
本実施形態では、パッシベーション膜８０の膜厚は、導電層２１によって発生する応力の緩和に必要な体積によって規定される。一方、パッシベーション膜８１の膜厚は、メモリ膜３０の特性の調整に必要な水素量によって規定される。
【００３３】
以上説明した本実施形態によれば、第１実施形態と同様に、凹凸形状が、導電層２１の配線パターンに沿ってパッシベーション膜８０に形成されている。これにより、導電層２１の存在により大きな応力が生じるＸ方向の反りを抑制することができる。
【００３４】
さらに本実施形態では、パッシベーション膜８１が設けられているので、メモリ膜３０の特性を調整することも可能となる。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３６】
１、２：半導体装置、１０：半導体基板、２１：導電層、８０、８１：パッシベーション膜、８０ａ：第１部分、８０ｂ：第２部分、１０１：セル領域、１０２：周辺回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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