(57)【要約】      （修正有）【課題】表示装置において、画素への信号の書き込み時間を短縮し、高い電圧を印加する場合でも、信号の書き込みを高速に行う。【解決手段】表示装置において、トランジスタ１０１と、トランジスタのソース又はドレインに電気的に接続された液晶素子１０２とが設けられた画素１００を有する。トランジスタは、半導体材料として真性又は実質的に真性な酸化物半導体が用いられており、且つオ、フ電流が１×１０−１７Ａ／μｍ以下であり、画素には、容量素子が設けられていない。【効果】容量素子を設けなくてもよいため、信号の書き込み時間を短縮することができる。【選択図】図１
2020188278.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタと、前記トランジスタと電気的に接続された液晶素子と、を画素に有し、
前記トランジスタは、高純度化された酸化物半導体層を有し、
前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記トランジスタのオフ電流は、１×１０−１７Ａ／μｍ以下であり、
前記画素には、容量素子が設けられていない表示装置。
【請求項２】
トランジスタと、前記トランジスタと電気的に接続された液晶素子と、を画素に有し、
前記トランジスタは、高純度化された酸化物半導体層を有し、
前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記トランジスタのオフ電流は、１×１０−１７Ａ／μｍ以下であり、
前記画素には、容量素子が設けられておらず、
前記画素の寄生容量は、５０ｆＦ以下である表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、半導体装置及びその作製方法に関する。また当該半導体装置を用いて作製
された表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置では、画素にスイッチ素子が設けられたアクティブマトリックス型のもの
が多く採用されている。図１３に示すように、画素５０００は、スイッチ素子として機能
するトランジスタ５００１、トランジスタ５００１を介して配線５００４からビデオ信号
が入力される液晶素子５００２、及び液晶素子５００２に書き込まれたビデオ信号を保持
する容量素子５００３により構成されている。容量素子５００３を設けることで、スイッ
チ素子がオフの時もビデオ信号を保持することができる。
【０００３】
そして、トランジスタの半導体材料としては、汎用性に優れたシリコンが用いられてい
る。しかし近年では、汎用性と共に性能の向上が求められており、酸化物半導体を用いた
電界効果型トランジスタ（ＦＥＴとも呼ぶ）に関する技術が注目されている（特許文献１
）。
【０００４】
また、液晶の応答速度を高めるため、ビデオ信号を書き込む前に液晶に高い電圧を瞬間
的に印加する技術、所謂オーバードライブ駆動が行われている（特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５３２号公報
【特許文献２】特開昭６４−０１０２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の液晶表示装置では、液晶素子の液晶容量ＣＬＣと容量素子の保持容量ＣＳ（一般
的に１００ｆＦ以上３００ｆＦ以下）との合成容量（ＣＬＣ＋ＣＳ）を充電する必要があ
るため、充電に必要な時定数τ＝Ｒ（ＣＬＣ＋ＣＳ）を考慮すると、保持容量ＣＳの充電
時間の分だけ信号を書き込むための時間が長くなるという問題が生じていた。Ｒはトラン
ジスタのオン抵抗である。
【０００７】
特に、特許文献２のようなオーバードライブ駆動を行う場合には、瞬間的に高い電圧を
印加する必要がある。しかし、容量素子への充電時間が影響を及ぼし、所望の電圧に達す
るまでの時間が長くなっていた。
【０００８】
これらの問題は、保持容量ＣＳが大きくなることで顕著になる。しかしながら、容量素
子を配置しない構成とした場合、特許文献１のような半導体材料では、トランジスタのオ
フ電流が高いため、信号を保持することが困難であった。そのため、従来の液晶表示装置
においては、容量素子は不可欠であった。
【０００９】
上記問題に鑑み、表示装置において、容量素子への充電時間を短縮し、信号の書き込み
を高速に行うことを目的の一とする。
【００１０】
また、オーバードライブ駆動等の高い電圧を印加する場合でも、信号の書き込みを高速
に行える表示装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、トランジスタと、トランジスタのソース又はドレインに電気的に接
続された液晶素子とが設けられた画素を有し、トランジスタは、半導体材料として酸化物
半導体が用いられており、画素の容量素子の容量を削減する表示装置、好ましくは、容量
素子が設けられていない表示装置、さらに好ましくは、意図的に設けないだけではなく、
意図しないのに生じている容量（寄生容量）をも積極的に削減する表示装置である。寄生
容量は５０ｆＦ以下、より好ましくは１０ｆＦ以下であるとよい。
【００１２】
また、本発明の他の一態様は、トランジスタと、トランジスタのソース又はドレインに
電気的に接続された第１の電極、第１の電極の上方に形成された液晶層、及び第１の電極
の下方に絶縁膜を介して形成された第２の電極とが設けられた画素を有し、第１の電極と
第２の電極とは重なっておらず、且つ第１の電極の端部と第２の電極の端部とが一致して
おり、トランジスタは、半導体材料として酸化物半導体が用いられており、画素には、容
量素子が設けられていない表示装置である。
【００１３】
また、上記トランジスタに用いる酸化物半導体は真性（ｉ型ともいう）又は実質的に真
性であり、トランジスタのオフ電流が１×１０−１７Ａ／μｍ以下である。
【００１４】
また、液晶素子にビデオ信号を入力する前にビデオ信号の電圧以上の電圧を入力するオ
ーバードライブ駆動を採用する。
【発明の効果】
【００１５】
容量素子を充電するための時間を短縮できるため、画素への信号の書き込みを高速に行
うことができる。
【００１６】
また、容量素子への充電時間を短縮することで、高い電圧でも短時間で印加することが
可能となるため、オーバードライブ駆動を効果的に行うことができる。
【図面の簡単な説明】
【００１７】
【図１】表示装置の画素を示す図。
【図２】表示装置の電極構造を示す図。
【図３】表示装置の電極構造を示す図。
【図４】表示装置の画素を示す図。
【図５】エネルギーバンド図。
【図６】酸化物半導体を用いたトランジスタを示す図。
【図７】エネルギーバンドを示す図。
【図８】エネルギーバンドを示す図。
【図９】半導体装置の作製方法を示す図。
【図１０】電子機器の一例を示す図。
【図１１】オーバードライブ駆動を説明する図。
【図１２】トランジスタの電気特性を示す図。
【図１３】表示装置の画素を示す図。
【発明を実施するための形態】
【００１８】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以
下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態およ
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以
下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするた
め、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明
は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２０】
なお、本明細書等における「第１」、「第２」などの序数は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではないことを付記する。
【００２１】
（実施の形態１）
液晶表示装置の画素の一例を、図１を用いて説明する。画素１００を構成する素子は、
スイッチ素子として機能するトランジスタ１０１、及び液晶素子１０２である。
【００２２】
トランジスタ１０１は、ゲートが配線１０３（ゲート信号線）に電気的に接続され、ソ
ース又はドレインの一方が配線１０４（ソース信号線）に電気的に接続され、他方が液晶
素子１０２に電気的に接続されている。
【００２３】
本実施の形態では、トランジスタ１０１の半導体材料として真性又は実質的に真性の酸
化物半導体を用い、トランジスタ１０１のオフ電流が、チャネル幅１μｍ当たり１×１０
−１７Ａ以下（１×１０−１７Ａ／μｍ以下ともいう）であることを特徴としている。
【００２４】
トランジスタ１０１のオフ電流が１×１０−１７Ａ／μｍ以下であることは、トランジ
スタ１０１がオフの間のリーク電流が実質的にゼロであることを意味している。すなわち
、トランジスタ１０１がオフになっても、ノード１０５の電位が変動しないため、画素に
書き込まれた信号は保持される。
【００２５】
したがって、図１に示すように、画素１００には容量素子を設けなくてもよい。つまり
、容量配線を設けなくてよい。図１に示す画素を図１３に示す従来例と比較した場合、容
量素子の保持容量ＣＳを充電する時間が不要なため、画素への信号の書き込みを高速に行
うことができる。
【００２６】
このような容量素子を必須としない画素構成は、オーバードライブ駆動を効果的に行う
ことができる。オーバードライブ駆動について図１１を用いて説明する。
【００２７】
図１１は、印加電圧に対する液晶の透過率の時間変化を表したものである。オーバード
ライブ駆動を行わない場合、破線５１０１で示すビデオ信号の電圧Ｖｉに対して透過率は
破線５１０２のように時間変化して所望の透過率Ｔｏに達する。
【００２８】
これに対し、オーバードライブ駆動を行う場合は、実線５１０３のように電圧Ｖｉより
も高いオーバードライブ電圧Ｖｏを印加することで、実線５１０４のように所望の透過率
Ｔｏに到達するまでの時間を短縮することができる。このように、信号を書き込む前に印
加電圧を瞬間的に高く（または低く）することで液晶の応答速度を高めることができる。
【００２９】
しかし、オーバードライブ電圧Ｖｏのように瞬間的に高い電圧を印加する場合には、容
量素子への充電時間の影響がより顕著になり、所望の電圧に達するまでの時間が長くなっ
てしまう。そこで、容量素子を必須としない画素構成を採用することで、容量素子への充
電時間が短縮され、高い電圧でも短時間で印加することが可能となるため、オーバードラ
イブ駆動を効果的に行うことができる。
【００３０】
また、この画素構成は、液晶表示装置において倍速駆動を採用した場合にも有効である
。倍速駆動では、表示するコマ数が増えるため、より速く画素に信号を入力する必要があ
る。そこで容量素子を必須としない画素構成とすることで、充電時間を短縮でき、倍速駆
動を効果的に行うことができる。
【００３１】
上記の構成及び効果は、真性又は実質的に真性な酸化物半導体を用いてトランジスタ１
０１を形成し、オフ電流を１×１０−１７Ａ／μｍ以下とすることで得られるものである
。
【００３２】
これに対し従来の酸化物半導体はｎ型化しており、オフ電流は小さくても１×１０−９
Ａ／μｍ程度であった。そのため画素の容量素子は必須であり、信号の書き込み時間が長
くなっていた。
【００３３】
ここで、本実施の形態の酸化物半導体を用いたトランジスタの電導機構を、図５〜図８
を用いて説明する。なお、以下の説明では、理解を容易にするため理想的な状況を仮定し
ており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあく
までも一考察に過ぎず、発明の有効性に影響を与えるものではないことを付記する。
【００３４】
図５は、真空準位と金属（Ｍｅｔａｌ）の仕事関数（φＭ）、酸化物半導体（ＯＳ）の
電子親和力（χ）の関係を示す。金属のフェルミ準位をＥＦとし、酸化物半導体のフェル
ミ準位をＥｆ、伝導帯下端のエネルギーをＥＣ、価電子帯上端のエネルギーをＥＶ、真性
フェルミ準位をＥｉとし、酸化物半導体のエネルギーバンドギャップをＥｇとする。なお
、酸化物半導体のエネルギーバンドギャップ（Ｅｇ）は３．０〜３．５ｅＶである。
【００３５】
図５において、従来のようなｎ型化した酸化物半導体の場合、フェルミ準位（Ｅｆ）は
、バンドギャップ（Ｅｇ）の中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導
帯（ＥＣ）寄りに位置する。
【００３６】
ここで、キャリア密度を低減し真性半導体に近づけることで、酸化物半導体のフェルミ
準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）に近づく。本実施の形態の真性又は実質的に真
性な酸化物半導体とは、フェルミ準位（Ｅｆ）が真性フェルミ準位（Ｅｉ）に近接又は一
致するまで、キャリア密度が低減されている状態を指す。
【００３７】
本実施の形態における真性又は実質的に真性な酸化物半導体は、以下の技術思想に基づ
いて得られるものである。
【００３８】
まず、酸化物半導体をｎ型化する要因の一つとして、酸化物半導体中に水素を含むこと
が挙げられる。酸化物半導体において水素の一部はドナーとなり、伝導帯の下０．１〜０
．２ｅＶに浅い準位を形成して、キャリア濃度を増加させる。
【００３９】
また、ｎ型化の要因の一つとして、酸化物半導体の主成分である酸素が欠損（酸素欠損
）していることが挙げられる。酸素欠損は、酸化物半導体に深いドナー準位を形成し、キ
ャリア濃度を増加させる。
【００４０】
半導体において、状態密度（ＤＯＳ：ｄｅｎｓｉｔｙ  ｏｆ  ｓｔａｔｅｓ）等の物性
研究は多くなされているが、これらの研究は、欠陥の準位そのものを十分に減らすという
思想を含まない。本実施の形態では、ＤＯＳ増大の原因たり得る水や水素を酸化物半導体
中より除去することで、高純度化し、真性化した酸化物半導体を作製する。これは、ＤＯ
Ｓそのものを十分に減らすという思想に立脚するものである。そして、これによって極め
て優れた工業製品の製造を可能とするものである。
【００４１】
すなわち本実施の形態では、ｎ型化の要因の一つである水素等の不純物を酸化物半導体
から極力除去すること、かつ、酸素欠損を除去することによって、酸化物半導体を高純度
化することを特徴している。そして、高純度化することで、真性又は実質的に真性の酸化
物半導体を得るものである。これにより、図５において、フェルミ準位（Ｅｆ）は真性フ
ェルミ準位（Ｅｉ）と同程度とすることができる。
【００４２】
具体的には、酸化物半導体の水素濃度を５×１０１９／ｃｍ３以下、望ましくは５×１
０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下まで低減する。そして、
従来と比べて十分に小さいキャリア濃度の値（例えば、１×１０１２／ｃｍ３未満、望ま
しくは１．４５×１０１０／ｃｍ３以下）とすることが好ましい。
【００４３】
図６は、真性又は実質的に真性な酸化物半導体を用いて作製したトランジスタの一例で
あり、逆スタガー型のボトムゲート構造の薄膜トランジスタを示している。ゲート電極（
ＧＥ）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上に
ソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられている。
【００４４】
ここで、酸化物半導体とソース電極及びドレイン電極との間にショットキー型の障壁が
形成されないことが好ましい。本実施の形態では、酸化物半導体の電子親和力（χ）と、
ソース電極及びドレイン電極となる金属の仕事関数（φＭ）とをほぼ等しくする。例えば
、酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）
は４．３ｅＶであると言われており、仕事関数（φＭ）が４．３ｅＶ程度であるチタン（
Ｔｉ）を酸化物半導体に接触させた構造を有するソース電極及びドレイン電極を形成すれ
ばよい。
【００４５】
図７に、図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図７（Ａ
）はソース電極（Ｓ）とドレイン電極（Ｄ）の間の電位差をゼロ（等電位、ＶＤ＝０Ｖ）
とした場合を示しており、図７（Ｂ）はソース電極に対しドレイン電極及びゲート電極の
電位を高くした場合（ＶＤ＞０Ｖ）を示している。図７（Ｂ）において、破線はゲート電
極に電圧を印加しない場合（ＶＧ＝０Ｖ）、実線はゲート電極に正の電圧（ＶＧ＞０Ｖ）
を印加した場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のた
めに電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態
を示す。一方、ゲート電極に正の電圧を印加するとポテンシャル障壁が低下し、電流を流
すオン状態を示す。
【００４６】
図７（Ｂ）において黒丸（●）は電子を示す。ゲート電極およびドレイン電極（Ｄ）に
正の電位が与えられると、実線のように、電子はバリア（ｈ）をこえて酸化物半導体（Ｏ
Ｓ）に注入され、ドレイン電極（Ｄ）に向かって流れる。バリア（ｈ）の高さは、ゲート
電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が印加される場合には、電
圧印加のない図７（Ａ）のバリアの高さ、すなわちバンドギャップ（Ｅｇ）の１／２、よ
り低くなる。
【００４７】
このとき電子は、図８（Ａ）で示すように、ゲート絶縁膜（ＧＩ）と酸化物半導体層（
ＯＳ）との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
【００４８】
また、図８（Ｂ）に示すように、ゲート電極（ＧＥ）に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、オフ電流は限りなくゼロに近い値とな
る。
【００４９】
このように、真性又は実質的に真性な酸化物半導体を用いてトランジスタを形成するこ
とで、オフ電流を実質的にゼロとすることが可能となる。また、トランジスタの温度特性
が良好であり、代表的には、−２５℃から１５０℃までの温度範囲において、トランジス
タの電流電圧特性において、オン電流、オフ電流、電界効果移動度、Ｓ値、及びしきい値
電圧の変動がほとんどなく、温度による電流電圧特性の劣化がほとんどない。
【００５０】
なお、真性又は実質的に真性な酸化物半導体は、ゲート絶縁膜との界面特性が顕在化す
る。そのため、ゲート絶縁膜と酸化物半導体との界面を良好にすることが好ましい。具体
的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波数で生成される高密度プラズマを用
いたＣＶＤ法で作製される絶縁膜や、スパッタリング法で作製される絶縁膜などを用いる
ことが好ましい。
【００５１】
なお、酸化物半導体のバンドギャップ（Ｅｇ）は、シリコンのバンドギャップと比べる
と大きいため、アバランシェ降伏が起こりにくい。このため、酸化物半導体を用いたトラ
ンジスタはドレイン耐圧が高くなり、高電界が印加されてもオン電流の指数関数的急上昇
が生じにくい。
【００５２】
本実施の形態に係るトランジスタを用いた液晶表示装置は、図１に示すように、画素１
００に容量素子を設けなくてもよい。したがって、図１に示す画素を図１３に示す従来例
と比較した場合、容量素子の保持容量ＣＳを充電する時間が不要なため、画素１００への
信号の書き込みを高速に行うことができる。
【００５３】
なお、容量素子を設ける構成とすることもできる。ただ容量素子を設ける場合にも、ト
ランジスタ１０１のリーク電流が十分小さいため、保持容量ＣＳを小さくすることができ
、充電時間を短縮することができる。
【００５４】
本実施の形態では、逆スタガー型のボトムゲート構造の薄膜トランジスタの例を示した
が、トップゲート構造でもよく、順スタガー型としてもよい。また、チャネルエッチ構造
又はチャネルストップ構造を適宜採用することができる。
【００５５】
なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、
ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型
高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを用いることができ
る。
【００５６】
また、液晶表示装置の表示方式は、ＴＮモード、ＳＴＮモード、ＩＰＳモード、ＦＦＳ
モード、ＭＶＡモード、ＰＶＡモード、ＡＳＶモード、ＡＳＭモード、ＯＣＢモード、Ｅ
ＣＢモード、ＦＬＣモード、ＡＦＬＣモード、ＰＤＬＣモード、ゲストホストモード、ブ
ルー相（Ｂｌｕｅ  Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定
されず、液晶素子及びその駆動方式として様々なものを用いることができる。
【００５７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００５８】
（実施の形態２）
本実施の形態では、液晶表示装置の表示方式において、ＦＦＳモードを用いた場合につ
いて説明する。
【００５９】
まず、図２に従来のＦＦＳモードの画素の電極構造の一例を示す。図２は、図１３の画
素回路における液晶素子５００２の部分を示しており、図２（Ａ）は上面図、図２（Ｂ）
は断面図である。
【００６０】
図２では、基板２００上に電極２０１を有し、電極２０１を覆うように絶縁膜２０２を
有し、絶縁膜２０２上に電極２０３を有し、電極２０３上に液晶層２０４を有する。電極
２０１又は電極２０３の一方が画素電極であり、他方が共通電極である。電極２０３はス
リット２０７（開口部）を有している。電極２０１はプレート状（一面を覆う形状）の電
極である。絶縁膜２０２は単層でも積層でもよい。
【００６１】
ＦＦＳモードにより液晶層２０４に横電界が印加されることで、液晶２０５は横方向に
配向されるため、液晶表示装置の視野角を広くすることができる。
【００６２】
従来、図２に示すように、電極２０１をプレート状とし、電極２０１と電極２０３とが
重なった部分に容量素子２０６（保持容量ＣＳ）が形成される構造となっていた。この場
合、実施の形態１で説明したように、保持容量ＣＳの充電時間の分だけ、書き込み時間が
長くなってしまう。
【００６３】
そのため、本実施の形態におけるＦＦＳモードは、図３のような電極構造を有すること
を特徴とする。図３は、図１の画素回路における液晶素子１０２の部分を示しており、図
３（Ａ）は上面図、図３（Ｂ）は断面図である。
【００６４】
図２と異なる点は、図３（Ｂ）に示すように、電極３０１と電極３０３とが重なってい
ない、あるいは重なっても、その面積が従来のものより格段に小さい点である。図３（Ｂ
）に示した構造の場合、電極３０１と電極３０３との間に容量素子が形成されず、また、
電極３０１と電極３０３の間の寄生容量も大きく減少する。また、電極３０１と電極３０
３との端部を一致させることで、電極３０１と電極３０３とにより生じる横電界が印加さ
れやすくなる。
【００６５】
すなわち、電極３０１と電極３０３とが重ならず、且つ電極３０１の端部と電極３０３
の端部とが一致する構成とすることで、ＦＦＳモードによる横方向への配向の効果と、保
持容量ＣＳ低減による書き込み時間短縮の効果が相乗的に得ることができる。電極３０１
を形成する際にスリット３１０（開口部）を設ける様にエッチングを施し、当該スリット
３１０上に電極３０３を形成すればよい。この構成は、作製工程の微差により、電極３０
１が電極３０３の下部にわずかに回り込んだ場合や両電極の端部にわずかに間隔が生じた
場合も含むものとする。
【００６６】
なお、図３（Ｂ）において、電極３０１の幅Ｗ１を電極３０３の幅Ｗ２より広くするこ
とで、液晶層２０４に印加される横方向の電界が印加されやすくなるため、特に有効であ
る。
【００６７】
また、図３（Ｂ）では電極３０３の間隔（スリット３１０の幅）は電極３０１の幅Ｗ１
と等しく書かれているが、Ｗ１を電極３０３の間隔より狭くして、いわゆるオフセット状
態とすることもできる。
【００６８】
図３の電極構造は、本発明の一態様に係る酸化物半導体をトランジスタに用いた場合に
特に有効である。真性又は実質的に真性な酸化物半導体を用い、トランジスタのオフ電流
を１×１０−１７Ａ／μｍ以下とすることで、画素に容量素子を設けなくてもよくなるた
め、信号の書き込み時間を短縮することができる。
【００６９】
なお、容量素子を設ける構成とすることもできる。ただ容量素子を設ける場合にも、ト
ランジスタのリーク電流が十分小さいため、保持容量ＣＳを小さくすることができ、充電
時間を短縮することができる。その場合、図３において、電極３０１と電極３０３の一部
を重ならせることで、面積の小さい容量素子を形成すればよい。表示領域を狭くする必要
がないため有効である。
【００７０】
図３の電極構造を用いて、図１の画素を形成したものを図４に示す。図４（Ａ）は上面
図、図４（Ｂ）は断面図である。Ａ−Ａ’部は図１におけるトランジスタ１０１を示し、
Ｂ−Ｂ’部は図１における液晶素子１０２を示しており図３の電極構造を採用している。
【００７１】
Ａ−Ａ’部には、基板２００と基板４１０と間にゲート電極４０１、ゲート絶縁膜４０
２、酸化物半導体層４０３、電極４０４、及び電極４０５が設けられ、トランジスタ４０
０が形成されている。電極４０４と電極４０５とは、一方がソース電極であり他方がドレ
イン電極である。酸化物半導体層４０３は、本発明の一態様に係る真性又は実質的に真性
な酸化物半導体を用いることができる。
【００７２】
そして電極４０５が、電極３０３と電気的に接続されている。図４は一例であり、電極
４０５が、電極３０１と電気的に接続されていてもよい。また、ゲート電極４０１と電極
３０１とを同層に設ける構成、電極４０４と電極４０５と電極３０１とを同層に設ける構
成、又は電極４０４と電極４０５と電極３０３とを同層に設ける構成とすることで、工程
数を削減してもよい。
【００７３】
電極３０１と電極３０３としては、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃ
ｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ネ
オジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合金材料
を用いて、単層で又は積層して形成することができる。
【００７４】
また、導電性の金属酸化物である酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２
）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯ
と略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）等の各種金属酸化物
材料を用いることができる。また、これらにシリコン若しくは酸化シリコンを含ませても
よい。これらは透光性を有する材料である。
【００７５】
そして、電極３０１と電極３０３との少なくとも一方を、上記の透光性を有する材料で
形成しておくことが好ましい。
【００７６】
なお、図４では、逆スタガー型のボトムゲート構造の薄膜トランジスタを示したが、ト
ップゲート構造でもよく、順スタガー型としてもよい。また、チャネルエッチ構造又はチ
ャネルストップ構造を適宜採用することができる。
【００７７】
また、図示していないが配向膜、カラーフィルタ、遮光膜、スペーサ、封止材等を適宜
設けることができる。
【００７８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００７９】
（実施の形態３）
本実施の形態では、半導体装置の作製方法の一例について、図９を用いて説明する。
【００８０】
まず、絶縁表面を有する基板１０００上に導電膜を形成した後、第１のフォトリソグラ
フィ工程によりゲート電極１００１を形成する。形成されたゲート電極１００１の端部が
テーパであると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。
【００８１】
絶縁表面を有する基板１０００に使用することができる基板に大きな制限はないが、少
なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。たとえ
ば、各種ガラス基板を用いることができる。
【００８２】
ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のも
のを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミ
ノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。酸
化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実
用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用
いることが好ましい。
【００８３】
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの
絶縁体でなる基板を用いても良い。他にも、結晶化ガラス基板などを用いることができる
。また、プラスチック基板等も適宜用いることができる。
【００８４】
下地膜となる絶縁膜を基板１０００とゲート電極１００１との間に設けてもよい。下地
膜は、基板１０００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の
膜による積層構造により形成することができる。
【００８５】
また、ゲート電極１００１は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）
、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ネオジ
ム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合金材料を用
いて、単層で又は積層して形成することができる。
【００８６】
次いで、ゲート電極１００１上にゲート絶縁膜１００２を形成する。
【００８７】
ゲート絶縁膜１００２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シ
リコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウ
ム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸
化ハフニウム層を単層で又は積層して形成することができる。スパッタリング法により酸
化シリコン層を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲ
ットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
【００８８】
ここで、ゲート絶縁膜１００２上に形成される真性又は実質的に真性な酸化物半導体（
高純度化された酸化物半導体）は、界面準位、界面電荷に対して極めて敏感である。その
ため、界面を形成するゲート絶縁膜１００２は、高品質化が要求される。
【００８９】
例えば、μ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻
密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半
導体と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好
なものとすることができるからである。
【００９０】
もちろん、ゲート絶縁膜１００２として良質な絶縁膜を形成できるものであれば、スパ
ッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜
後の熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜
であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論の
こと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良
い。
【００９１】
ゲート絶縁膜１００２は、ゲート電極１００１側から窒化物絶縁膜と、酸化物絶縁膜と
の積層構造とすることもできる。例えば、第１のゲート絶縁膜としてスパッタリング法に
より膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン膜（ＳｉＮｙ（ｙ＞０））を形成し
、第１のゲート絶縁膜上に第２のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸
化シリコン膜（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁膜とする
。ゲート絶縁膜の膜厚は、トランジスタに要求される特性によって適宜設定すればよく３
５０ｎｍ乃至４００ｎｍ程度でもよい。
【００９２】
次いで、ゲート絶縁膜１００２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜
１００３を形成する（図９（Ａ）参照。）。
【００９３】
酸化物半導体膜１００３は、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉ
ｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ
−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ
−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏ、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどを用
いて形成することができる。
【００９４】
また、Ｉｎ−Ａ−Ｂ−Ｏで表現される酸化物半導体材料を用いても良い。ここで、Ａは
、ガリウム（Ｇａ）やアルミニウム（Ａｌ）などの１３族元素、シリコン（Ｓｉ）やゲル
マニウム（Ｇｅ）に代表される１４族元素などから選択される一または複数種類の元素を
表す。また、Ｂは、亜鉛（Ｚｎ）に代表される１２族元素から選択される一又は複数種類
の元素を表す。なお、Ｉｎ、Ａ、Ｂの含有量は任意であり、Ａの含有量がゼロの場合を含
む。一方、ＩｎおよびＢの含有量はゼロではない。すなわち、上述の表記には、Ｉｎ−Ｇ
ａ−Ｚｎ−ＯやＩｎ−Ｚｎ−Ｏなどが含まれる。
【００９５】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高く
オフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導
体装置に用いる半導体材料としては好適である。
【００９６】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ
）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚ
ｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウ
ム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）
、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば
、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭ
ｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成はあくまでも一例に
過ぎないことを付記する。
【００９７】
本実施の形態では、酸化物半導体膜１００３を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物
をターゲットとして用い、スパッタ法により形成する。
【００９８】
酸化物半導体膜１００３をスパッタリング法で作製するためのターゲットとしては、例
えば、Ｉｎ、Ｇａ、およびＺｎを含むターゲットの組成比を、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ
：ｙとする。ここで、ｘは０以上２以下、ｙは１以上５以下である。例えば、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）（すなわち、Ｉｎ２Ｏ３：Ｇａ２
Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いても
良い。また、ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］の組成
比を有する金属酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］、Ｉｎ：Ｇ
ａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有する金属酸化物を
用いることもできる。
【００９９】
減圧状態に保持された処理室内に基板１０００を保持し、基板１０００を室温又は４０
０℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除
去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体膜１００３
を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いること
が好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを
用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加
えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子
、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等
が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減
できる。また、クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成
膜を行うことで、酸化物半導体膜１００３を成膜する際の基板温度は室温から４００℃未
満とすることができる。
【０１００】
次いで、酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層
１００４に加工する（図９（Ｂ）参照。）。
【０１０１】
次いで、ゲート絶縁膜１００２、及び酸化物半導体層１００４上に、導電膜を形成する
。導電膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜としては、アルミニ
ウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、Ｓｉ、Ｔｉ、Ｔａ
、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、ＹなどＡｌ膜に生ずるヒロックやウィスカーの発生を防
止する元素が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能とな
る。
【０１０２】
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコン
を含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔ
ｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜す
る３層構造などが挙げられる。例えば、Ａｌ、Ｃｕなどの金属層の上面もしくは下面の一
方または双方にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成として
も良い。
【０１０３】
また、導電膜として、導電性の金属酸化物である酸化インジウム（Ｉｎ２Ｏ３）、酸化
スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―Ｓ
ｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）また
は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることもで
きる。
【０１０４】
本実施の形態では、導電膜としてチタン（Ｔｉ）を用いた。
【０１０５】
第３のフォトリソグラフィ工程により、ソース電極１００５、ドレイン電極１００６を
形成した（図９（Ｃ）参照。）。
【０１０６】
なお、導電膜のエッチングの際に、酸化物半導体層１００４は除去されないようにそれ
ぞれの材料及びエッチング条件を適宜調節する。
【０１０７】
なお、第３のフォトリソグラフィ工程では、酸化物半導体層１００４は一部のみがエッ
チングされ、溝部（凹部）を有する酸化物半導体層となることもある。
【０１０８】
次に、酸化物半導体層１００４の一部に接し保護絶縁膜となる酸化物絶縁膜１００７を
形成する（図９（Ｄ）参照。）。
【０１０９】
本実施の形態では、酸化物半導体層１００４がソース電極１００５、ドレイン電極１０
０６と重ならない領域において、酸化物半導体層１００４と酸化物絶縁膜１００７とが接
するように形成する。
【０１１０】
本実施の形態では、酸化物絶縁膜１００７として、島状の酸化物半導体層１００４、ソ
ース電極１００５、ドレイン電極１００６まで形成された基板１０００を室温又は１００
℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入
しシリコン半導体のターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
【０１１１】
なお、処理室内の残留水分を除去しつつ酸化物絶縁膜１００７を成膜することが好まし
い。酸化物半導体層１００４及び酸化物絶縁膜１００７に水素、水酸基又は水分が含まれ
ないようにするためである。
【０１１２】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ
２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁
膜１００７に含まれる不純物の濃度を低減できる。
【０１１３】
なお、酸化物絶縁膜１００７として、酸化シリコン層に代えて、酸化窒化シリコン層、
酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
【０１１４】
さらに、酸化物絶縁膜１００７と酸化物半導体層１００４とを接した状態で１００℃乃
至４００℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁膜１００７は欠
陥を多く含むため、この加熱処理によって酸化物半導体層１００４中に含まれる水素、水
分、水酸基又は水素化物などの不純物を酸化物絶縁膜１００７に拡散させ、酸化物半導体
層１００４中に含まれる該不純物をより低減させることができる。また、ここでの加熱処
理により、酸化物絶縁膜１００７に含まれる酸素が酸化物半導体層１００４に供給される
。
【０１１５】
以上の工程により、酸化物半導体層１００４を有するトランジスタ１００８を作製する
ことができる（図９（Ｅ）参照。）。
【０１１６】
酸化物半導体層１００４は、水素等の不純物が十分に除去され、酸素が供給されること
により高純度化されている。具体的には、酸化物半導体層１００４の水素濃度は５×１０
１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７
／ｃｍ３以下であり、従来と比べて十分に小さいキャリア濃度の値（例えば、１×１０１
２／ｃｍ３未満、望ましくは、１．４５×１０１０／ｃｍ３以下）をとる。このように、
真性または実質的に真性な酸化物半導体を用いることで、オフ電流が１×１０−１７Ａ／
μｍ以下のトランジスタ１００８を得ることができる。上記の水素濃度は、例えば、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）等で測定することができる。また、キャリア濃度は、酸化物半導体を用いて
ＭＯＳキャパシタを作製し、例えば、ＣＶ測定の結果（ＣＶ特性）等を評価することによ
って求めることができる。
【０１１７】
また、酸化物絶縁膜１００７上に保護絶縁膜１００９を設けてもよい。本実施の形態で
は、保護絶縁膜１００９を酸化物絶縁膜１００７上に形成する。保護絶縁膜１００９とし
ては、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミ
ニウム膜などを用いる。
【０１１８】
本実施の形態の方法で作製したトランジスタ１００８を実施の形態１、２の液晶表示装
置に用いることができる。画素に容量素子を配置しなくてもよい。画素に容量素子を配置
しない場合、容量素子の保持容量ＣＳを充電する時間が不要になり、全体の充電時間を短
縮することができる。
【０１１９】
また、上記の工程は、エレクトロルミネセンス表示装置、電子インクを用いた表示装置
などのバックプレーン（トランジスタが形成された基板）の製造に用いることができる。
上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で、一辺が１ｍを
超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の処
理温度で全ての工程を行うことができるので、表示装置を製造するために多大なエネルギ
ーを消費しないで済む。
【０１２０】
なお、本実施の形態では、逆スタガー型のボトムゲート構造の薄膜トランジスタを示し
たが、トップゲート構造でもよく、順スタガー型としてもよい。また、チャネルエッチ構
造又はチャネルストップ構造を適宜採用することができる。
【０１２１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１２２】
（実施の形態４）
本実施の形態では、先の実施の形態で得られる表示装置を搭載した電子機器の一例を図
１０に示す。
【０１２３】
図１０（Ａ）は、ノート型のパーソナルコンピュータである。本体２００１に表示部２
１０１を有する。
【０１２４】
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）である。本体２００２に表示部２１０２を有
する。
【０１２５】
図１０（Ｃ）には、電子ペーパーの一例として、電子書籍を示す。本体２００３に表示
部２１０３及び表示部２１０４を有する。
【０１２６】
図１０（Ｄ）は、携帯電話機である。本体２００４に表示部２１０５を有する。
【０１２７】
図１０（Ｅ）は、デジタルカメラである。本体２００５に表示部２１０６及び表示部２
１０７を有する。
【０１２８】
図１０（Ｆ）は、テレビジョン装置である。本体２００６に表示部２１０８を有する。
【０１２９】
図１０（Ａ）〜（Ｆ）の電子機器において、表示部２１０１〜２１０８に先の実施の形
態に係る表示装置を設けることで、画素に容量素子を配置しない又は容量値を極力小さく
することができ、信号の書き込みを高速に行うことができる。また、オーバードライブ駆
動又は倍速駆動等を効果的に行うことができ、電子機器の性能を大幅に向上させることが
可能である。
【０１３０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【実施例１】
【０１３１】
実施の形態３の方法により得られた真性又は実質的に真性な酸化物半導体膜を用いたト
ランジスタの初期特性について、ＶＧ−ＩＤ特性を図１２に示す。
【０１３２】
図１２は、トランジスタのチャネル幅Ｗを１×１０４μｍ、チャネル長Ｌを３μｍ、基
板温度を室温としたサンプルの測定結果を示しており、オフ電流において測定器（パラメ
ータ・アナライザ、Ａｇｉｌｅｎｔ  ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）測定限界である
１×１０−１３Ａ以下、サブスレッショルドスイング値（Ｓ値）において０．１Ｖ／ｄｅ
ｃ．であった。なお、オフ電流は、チャネル幅１μｍ当たりに換算すると、１×１０−１
７Ａ／μｍである。また、サンプルでは、チャネル幅Ｗ＝５０μｍ、チャネル長Ｌ＝３μ
ｍのトランジスタを２００個並列に接続して、チャネル幅Ｗ＝１×１０４μｍ、チャネル
長Ｌ＝３μｍのトランジスタを作製した。
【０１３３】
本実施例は、上記実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０１３４】
１００  画素
１０１  トランジスタ
１０２  液晶素子
１０３  配線
１０４  配線
１０５  ノード
２００  基板
２０１  電極
２０２  絶縁膜
２０３  電極
２０４  液晶層
２０５  液晶
２０６  容量素子
２０７  スリット
３０１  電極
３０３  電極
３１０  スリット
４００  トランジスタ
４０１  ゲート電極
４０２  ゲート絶縁膜
４０３  酸化物半導体層
４０４  電極
４０５  電極
４１０  基板
１０００  基板
１００１  ゲート電極
１００２  ゲート絶縁膜
１００３  酸化物半導体膜
１００４  酸化物半導体層
１００５  ソース電極
１００６  ドレイン電極
１００７  酸化物絶縁膜
１００８  トランジスタ
１００９  保護絶縁膜
５０００  画素
５００１  トランジスタ
５００２  液晶素子
５００３  容量素子
５００４  配線
５１０１  破線
５１０２  破線
５１０３  実線
５１０４  実線
２００１〜２００６  本体
２１０１〜２１０８  表示部
【図１】
2020188278.tif 000003
【図２】
2020188278.tif 000004
【図３】
2020188278.tif 000005
【図４】
2020188278.tif 000006
【図５】
2020188278.tif 000007
【図６】
2020188278.tif 000008
【図７】
2020188278.tif 000009
【図８】
2020188278.tif 000010
【図９】
2020188278.tif 000011
【図１０】
2020188278.tif 000012
【図１１】
2020188278.tif 000013
【図１２】
2020188278.tif 000014
【図１３】
2020188278.tif 000015