(57)【要約】【課題】高速化を図ることが可能な積分型Ａ／Ｄ変換回路を備えた半導体装置を提供する。【解決手段】半導体装置は、下位ビットカウンタ信号ＪＣ＜３：０＞を送信するジョンソンカウンタ１８と、下位ビットカウンタ信号ＪＣ＜３：０＞と下位ビットラッチ信号１４とにより下位ビットラッチ結果信号を出力する下位ビットラッチ回路１１と、下位ビットラッチ信号１４により上位ビットラッチ信号１５を出力する判定回路１２と、上位ビットカウンタ信号ＧＲ＜ｎ：３＞を送信するバイナリグレイ変換回路２０と、上位ビットカウンタ信号ＧＲ＜ｎ：３＞と上位ビットラッチ信号１５によって上位ビットラッチ結果信号を出力する上位ビットラッチ回路１３とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
下位ビットカウンタ信号を送信する下位カウンタ回路と、
前記下位ビットカウンタ信号と下位ビットラッチ信号とにより下位ビットラッチ結果信号を出力する下位ビットラッチ回路と、
前記下位ビットラッチ信号により上位ビットラッチ信号を出力する下位ビット判定回路と、
上位ビットカウンタ信号を送信する上位カウンタ回路と、
前記上位ビットカウンタ信号と前記上位ビットラッチ信号とにより上位ビットラッチ結果信号を出力する上位ビットラッチ回路と、
を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記下位ビットカウンタ信号および前記上位ビットカウンタ信号のそれぞれは、複数のビットカウンタ信号を含み、
参照電圧と入力信号とを比較して、前記下位ビットラッチ信号を出力する入力信号判定回路を、さらに備え、
前記下位ビットラッチ回路は、前記下位ビットラッチ信号に応答して、前記下位ビットカウンタ信号をラッチし、
前記下位ビット判定回路は、前記下位ビットラッチ信号と前記下位ビットカウンタ信号における所定のビットカウンタ信号とに基づいて、前記上位ビットカウンタ信号が不定となる不定期間を除いた期間において、前記上位ビットラッチ信号を出力する、半導体装置。
【請求項３】
時間の経過に対して直線的に変化する参照電圧を生成する参照電圧生成回路と、
時間の経過に対して値が変化し、それぞれが複数のビットカウンタ信号を含む上位ビットカウンタ信号と下位ビットカウンタ信号を生成するカウンタ回路と、
入力信号と前記参照電圧とを比較し、前記入力信号と前記参照電圧とが所定の関係に到達したとき、下位ビットラッチ信号を出力する比較回路と、
前記下位ビットラッチ信号に応答して、前記下位ビットカウンタ信号をラッチする下位ビットラッチ回路と、
前記下位ビットラッチ信号と前記下位ビットカウンタ信号における所定のビットカウンタ信号とに基づいて、前記上位ビットカウンタ信号が不定となる不定期間を除いた期間において、上位ビットラッチ信号を出力する判定回路と、
前記上位ビットラッチ信号に応答して、前記上位ビットカウンタ信号をラッチする上位ビットラッチ回路と、
を具備し、前記上位ビットラッチ回路にラッチされた上位ビットカウンタ信号と前記下位ビットラッチ回路にラッチされた下位ビットカウンタ信号とを前記入力信号に対応するデジタル信号として出力する積分型Ａ／Ｄ変換回路を備える、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記下位ビットカウンタ信号は、前記積分型Ａ／Ｄ変換回路において変換するアナログ信号の最小変化量を表すビットカウンタ信号を含む、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記積分型Ａ／Ｄ変換回路は、前記ビットラッチ回路にラッチされた上位ビットカウンタ信号と前記下位ビットラッチ回路にラッチされた下位ビットカウンタ信号とを、１つのデジタル信号としてデコードするデコーダ回路を備える、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記判定回路には、前記所定のビットカウンタ信号として、前記下位ビットカウンタ信号における複数のビットカウンタ信号が供給される、半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記カウンタ回路は、
前記下位ビットカウンタ信号を出力する下位ビットカウンタ回路と、
前記下位ビットカウンタ回路から出力されるビットカウンタ信号に基づいて、前記上位ビットカウンタ信号を出力する上位ビットカウンタ回路と、
を備える、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記下位ビットカウンタ回路は、互いに位相の異なる複数の信号を前記下位ビットカウンタ信号として出力するジョンソンカウンタを備え、
前記上位ビットカウンタ回路は、前記ジョンソンカウンタから出力される複数の信号のうちの所定の信号をカウントし、グレースコード化された信号を前記上位ビットカウンタ信号として出力するカウンタ回路を備える、半導体装置。
【請求項９】
請求項３に記載の半導体装置において、
前記カウンタ回路は、前記下位ビットカウンタ信号を出力する下位ビットカウンタ回路と、前記下位ビットカウンタ回路から出力されるビットカウンタ信号に基づいて、前記上位ビットカウンタ信号を出力する上位ビットカウンタ回路と、前記下位ビットカウンタ回路から出力されるビットカウンタ信号間の位相を分割して、前記積分型Ａ／Ｄ変換回路において変換するアナログ信号の最小変化量を表す分割ビットカウンタ信号を出力する位相分割回路とを備え、
前記下位ビットラッチ回路は、前記下位ビットラッチ信号に応答して、前記下位ビットカウンタ信号と前記分割ビットカウンタ信号とをラッチする、半導体装置。
【請求項１０】
行列状に配置された複数の感光素子と、行列状に配置された感光素子の各列に配置され、列に配置された複数の感光素子が接続された複数の信号線とを備えた画素部と、
時間の経過に対して直線的に変化する参照電圧を生成する参照電圧生成回路と、
それぞれ複数のビットカウンタ信号を含む上位ビットカウンタ信号と下位ビットカウンタ信号とを出力するカウンタ回路と、
行列状に配置された感光素子の行に沿って配置され、前記上位ビットカウンタ信号および前記下位ビットカウンタ信号を伝達する複数のカウンタ信号線と、前記各列に対応して配置され、各列に配置された信号線と前記複数のカウンタ信号線に接続された複数の積分型Ａ／Ｄ変換回路とを有するカラム変換部と、
を備え、
前記複数の積分型Ａ／Ｄ変換回路のそれぞれは、
対応する信号線から供給される入力信号と前記参照電圧とを比較して、下位ビットラッチ信号を出力する比較回路と、
前記下位ビットラッチ信号に応答して、カウンタ信号線を伝達する下位ビットカウンタ信号をラッチする下位ビットラッチ回路と、
前記下位ビットラッチ信号と、前記下位ビットカウンタ信号のうちの所定のビットカウンタ信号とに基づいて、上位ビットラッチ信号が不定となる不定期間を除いた期間において、上位ビットラッチ信号を出力する判定回路と、
前記上位ビットラッチ信号に応答して、カウンタ信号線を伝達する上位ビットカウンタ信号をラッチする上位ビットラッチ回路と、
を備える、システム。
【請求項１１】
請求項１０に記載のシステムにおいて、
前記カウンタ回路は、
前記下位ビットカウンタ信号を出力する第１カウンタ回路と、
前記第１カウンタ回路よりも低速で、前記第１カウンタ回路から出力されたビットカウンタ信号に基づいて、前記上位ビットカウンタ信号を生成する第２カウンタ回路と、
を備え、
前記上位ビットラッチ回路にラッチされた上位ビットカウンタ信号と前記下位ビットラッチ回路にラッチされた下位ビットカウンタ信号が供給されるデコーダ回路を、さらに備え、前記デコーダ回路は、感光素子から信号線に供給された入力信号に対応したデジタル信号を出力する、システム。
【請求項１２】
請求項１０に記載のシステムにおいて、
前記カラム変換部は、前記各列のうちの所定の列に配置され、前記下位ビットカウンタ信号を伝達するカウンタ信号線に接続され、下位ビットカウンタ信号間の位相差を分割して、分割ビットカウンタ信号を生成する位相分割回路を備え、
前記下位ビットラッチ回路は、前記下位ビットラッチ信号に応答して、前記下位ビットカウンタ信号と前記分割ビットカウンタ信号をラッチする、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびシステムに関し、例えば積分型アナログ／デジタル（以下、Ａ／Ｄと称する）変換回路を備えた半導体装置およびイメージセンサを備えたシステムに関する。
【背景技術】
【０００２】
イメージセンサは、複数の感光素子が行列状に配置された画素部と感光素子からのアナログ信号をデジタル信号へ変換するＡ／Ｄ変換回路とを備えている。近年、イメージセンサに対して、益々、高フレームレート化、高画質化、多画素化が要求されている。この要求に対応するために、Ａ／Ｄ変換回路も高速化が要求されている。
【０００３】
イメージセンサに用いられるＡ／Ｄ変換回路として、アナログ信号の値が参照値に到達するまでの時間をカウントするカウンタ回路を使う積分型Ａ／Ｄ変換回路を用いた技術が、例えば特許文献１および２に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−９２０９１号公報
【特許文献２】特開２０１３−２２９７０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者らが検討したところ、特許文献１および２に記載されている積分型Ａ／Ｄ変換回路では、高速化させたときに、ＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｎｏｎ−Ｌｉｎｅａｒｉｔｙ）の悪化や誤動作が発生する可能性があることが判明した。以下、本発明者らの検討を述べる。ここでは、特許文献２に記載されている積分型Ａ／Ｄ変換回路を基にした検討を述べる。
【０００６】
＜比較例＞
図１７は、本発明者らが特許文献２に記載されている積分型Ａ／Ｄ変換回路を基にして構成した比較例の積分型Ａ／Ｄ変換回路の構成を示すブロック図である。イメージセンサ１７０は、図示しない画素部と、制御回路１７１と、複数の積分型Ａ／Ｄ変換回路１７７と、参照電圧生成回路１８１とを備えている。
【０００７】
画素部には、複数の感光素子が行列状に配置されており、積分型Ａ／Ｄ変換回路１７７は、画素部の各列に対応するように配置されている。画素部に配置された感光素子からのアナログ信号は、入力信号として対応する積分型Ａ／Ｄ変換回路１７７に供給され、積分型Ａ／Ｄ変換回路１７７によって、デジタル信号に変換され、結果出力として出力される。積分型Ａ／Ｄ変換回路１７７は、画素部の各列に対応しているため、カラム積分型Ａ／Ｄ変換回路とも呼ばれることがある。
【０００８】
積分型Ａ／Ｄ変換回路１７７は、比較回路１７８と、ラッチ回路１７９とを備えている。比較回路１７８は、入力信号と参照電圧生成回路１８１により生成された参照電圧とを比較する。参照電圧は、例えばランプ波であり、時間の経過に伴って直線的に電圧値が変化する。入力信号の電圧が例えば参照電圧を超えることにより、比較回路１７８の出力であるラッチ信号１８４が反転する。ラッチ信号１８４が反転することにより、ラッチ回路１７９が、カウンタ信号線１８２＜２：０＞、１８３＜ｎ：２＞に出力されている下位ビットカウンタ信号ＪＣ＜２：０＞および上位ビットカウンタ信号ＧＲ＜ｎ：２＞をラッチする。
【０００９】
ここで、本明細書で用いている表記方法について述べておく。前記した符号＜＞に挟まれ、符号：で区切られた数は、ビット番号を表し、符号：は、区切られたビット番号間の全てを表している。例えば、前記した下位ビットカウンタ信号ＪＣ＜２：０＞は、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞によって構成されていることを表している。同様に上位ビットカウンタ信号ＧＲ＜ｎ：２＞は、上位ビットカウンタ信号ＧＲ＜２＞〜ＧＲ＜ｎ＞によって構成されていることを表している。また、カウンタ信号線１８２＜２：０＞は、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞を伝達するカウンタ信号線１８２＜０＞〜１８２＜２＞によって構成されていることを表している。同様に、カウンタ信号線１８３＜ｎ：２＞は、上位ビットカウンタ信号ＧＲ＜２＞〜ＧＲ＜ｎ＞を伝達するカウンタ信号線１８３＜２＞〜１８３＜ｎ＞によって構成されていることを表している。
【００１０】
ラッチ信号１８４が反転することにより、ラッチ回路１７９は、そのときの下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞と、上位ビットカウンタ信号ＧＲ＜２＞〜ＧＲ＜ｎ＞をラッチすることになる。
【００１１】
制御回路１７１は、ジョンソンカウンタ１７２と、バイナリカウンタ１７３と、バイナリコードをグレイコードに変換するバイナリグレイ変換回路１７４と、遅延調整回路１７５と、同期回路１７６とを備えている。
【００１２】
ジョンソンカウンタ１７２には、所定のクロック信号ＣＬＫが供給される。ジョンソンカウンタ１７２は、供給されたクロック信号ＣＬＫに基づいて、互いに位相差を持って変化する下位ビットカウンタ信号を生成する。ジョンソンカウンタ１７２によって生成された下位ビットカウンタ信号の一部が、バイナリカウンタ１７３に供給される。バイナリカウンタ１７３は供給された下位ビットカウンタ信号をカウントして、バイナリコードのカウンタ信号ＢＣ＜ｎ：２＞を生成する。バイナリクレイ変換回路１７４は、カウンタ信号ＢＣ＜ｎ：２＞をグレイコードの上位ビットカウンタ信号に変換して、出力する。すなわち、バイナリクレイ変換回路１７４は、バイナリコードのカウンタ信号ＢＣ＜ｎ：２＞を基にして、一度に１つの論理値のみが変化するようなグレイコードの上位ビットカウンタ信号を生成する。
【００１３】
バイナリカウンタ１７３およびバイナリグレイ変換回路１７４により生じる遅延分だけ、ジョンソンカウンタ１７２によって生成された下位ビットカウンタ信号を遅延させるように、ジョンソンカウンタ１７２によって生成された下位ビットカウンタ信号は、遅延調整回路１７５によって遅延が調整される。遅延が調整された下位ビットカウンタ信号とバイナリグレイ変換回路１７４によって生成された上位ビットカウンタ信号は、同期回路１７６に供給される。同期回路１７６によって、下位ビットカウンタ信号と上位ビットカウンタ信号とが同期するように調整され、下位ビットカウンタ信号は、下位ビットカウンタ信号ＪＣ＜２：０＞として、同期回路１７６からカウンタ信号線１８２＜２：０＞に供給される。また、上位ビットカウンタ信号は、同期回路１７６から上位ビットカウンタ信号ＧＲ＜ｎ：２＞として、カウンタ信号線１８３＜ｎ：２＞に供給される。
【００１４】
ジョンソンカウンタ１７２は、例えば参照電圧が変化を開始したときに、クロック信号ＣＬＫのカウントを開始する。これにより、各積分型Ａ／Ｄ変換回路１７７におけるラッチ回路１７９は、入力信号の電圧に対応した上位ビットカウンタ信号ＧＲ＜ｎ：２＞と下位ビットカウンタ信号ＪＣ＜２：０＞をラッチし、アナログ信号である入力信号に対応したデジタル信号が、結果出力として出力されることになる。
【００１５】
図１８は、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞および上位ビットカウンタ信号ＧＲ＜２＞〜ＧＲ＜ｎ＞のタイミングの一例を示すタイミング図である。図１８には、理想的なビットカウンタ信号の場合のタイミングが示されている。また、図１９には、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞と上位ビットカウンタ信号ＧＲ＜２＞〜ＧＲ＜５＞とにより構成されるカウンタ信号と、カウンタ信号よって表されるビットコードと、ビットコードによって表されるカウンタ値との対応を示す変換表の一例が示されている。なお、図１８において、ビットカウンタ信号がハイレベルのとき、そのビットカウンタ信号の論理値は、図１９に示した“１”に該当し、ビットカウンタ信号がロウレベルのとき、そのビットカウンタ信号の論理値は、図１９に示した“０”に該当する。
【００１６】
例えば、ラッチ信号１８４が、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞がハイレベル（論理値“１”）で、上位ビットカウンタ信号ＧＲ＜２＞〜ＧＲ＜５＞がロウレベル（論理値“０”）のときに、反転すれば、下位ビットカウンタ信号ＪＣ＜２：０＞をラッチするラッチ回路１７９には、論理値“１”がラッチされることになる。このとき、上位ビットカウンタ信号ＧＲ＜５：２＞をラッチするラッチ回路１７９には、論理値“０”がラッチされることになる。その結果、入力信号は、図１９に示すように、カウンタ値“３”に変換されて、結果出力として出力されることになる。
【００１７】
画素部の列数は、例えば数千から数万に達する。そのため、カウンタ信号線１８２＜２：０＞、１８３＜ｎ：２＞には、リピータ１８０が設けられている。カウンタ信号線１８２および１８３を伝播するビットカウンタ信号は、リピータ１８０によって波形整形が行われながら、カウンタ信号線を伝播することになる。カウンタ信号線１８２および１８３の本数は、Ａ／Ｄ変換後のデジタル信号のビット数に相当する数となり、例えば数十本となる。
【００１８】
＜ＤＮＬの劣化や誤動作の発生＞
図２０は、比較例において、理想的なＡ／Ｄ変換が行われる場合のＡ／Ｄ変換動作を示す図である。図２０において、矢印の左側には、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞および上位ビットカウンタ信号ＧＲ＜２＞〜ＧＲ＜３＞の理想的なタイミングを示されている。また、図２０において、矢印の右側には、Ａ／Ｄ変換回路１７７に入力されるアナログ入力とＡ／Ｄ変換回路１７７から出力されるデジタル出力との関係が示されている。
【００１９】
図２０において、１ＬＳＢは、Ａ／Ｄ変換回路１７７がデジタルへ変換可能な最小入力電圧（最小変化量）に相当する時間を示している。図２０に示すように、理想的なタイミングでは、下位ビットカウンタ信号ＪＣおよび上位ビットカウンタ信号ＧＲは、時間１ＬＳＢを単位として変化しており、スキューは発生していない。これにより、図２０に示すように、Ａ／Ｄ変換回路１７７は、アナログ入力の変化に比例して直線的に変化するデジタル出力を出力する。すなわち、Ａ／Ｄ変換回路１７７は、アナログ入力を、等間隔のデジタル出力に変換し、ＤＮＬの劣化は生じていない。
【００２０】
図２１は、比較例において、ＤＮＬの劣化が生じる場合のＡ／Ｄ変換動作を示す図である。図２１において、矢印の左側には、図２０と同様に、下位ビットカウンタ信号ＪＣおよび上位ビットカウンタ信号ＧＲのタイミングを示している。図２１には、上位ビットカウンタ信号ＧＲ＜２＞の変化が、遅れ、スキューが発生している場合が示されている。この場合、図２１において、矢印の右側に示すように、カウンタ値“３”に対応する期間が、時間１ＬＳＢよりも長くなり、反対にカウンタ値“４”に対応する期間が、時間１ＬＳＢよりも短くなる。すなわち、Ａ／Ｄ変換回路１７７は、アナログ入力を不等間隔でデジタル信号に変換することになり、ＤＮＬが劣化する。
【００２１】
図２２には、比較例において、スキューによる遅延が、図２１に示したものよりもさらに大きくなり、時間１ＬＳＢよりも長くなった場合のＡ／Ｄ変換動作が示されている。図２２において、矢印の左側に示すように、上位ビットカウンタ信号ＧＲ＜２＞が、図２０に示した理想的な場合に比べて、時間１ＬＳＢよりも長く経過して変化している。この場合、図２２の矢印の右側に示すように、デジタル出力がカウンタ値“３”を示している期間が時間１ＬＳＢよりも長くなり、デジタル出力がカウンタ値“４”を示すべき期間にまで延びることになる。すなわち、デジタル出力がカウンタ値“４”を示すべき期間において、あり得ないコード（不定コード）がＡ／Ｄ変換回路１７７から出力されることになり、Ａ／Ｄ変換動作においてエラーが発生し、大きな誤差や誤動作が発生することになる。
【００２２】
すなわち、下位ビットカウンタ信号ＪＣおよび上位ビットカウンタ信号ＧＲ間で、遅延差があると、Ａ／Ｄ変換回路１７７は、不定コードを出力したり、ＤＮＬの悪化に繋がる。この場合、イメージセンサで取得した画像データには歪みや横筋、もしくは白点、黒点のような画像の乱れ（斑）が生じる。つまり、Ａ／Ｄ変換回路に用いるカウンタ信号のスキューは、Ａ／Ｄ変換特性、さらには画像の品質に大きな影響を与えることになる。
【００２３】
図１７に示すように、制御回路１７１で生成した下位ビットカウンタ信号ＪＣおよび上位ビットカウンタ信号ＧＲは、カウンタ信号線１８２および１８３によって、各列に配置された多くのＡ／Ｄ変換回路１７７に分配される。すなわち、カウンタ信号線１８２、１８３は、数千から数万におよぶ列に渡って配置された多くのＡ／Ｄ変換回路１７７のそれぞれに、カウンタ信号を伝達するように延在して配置されることになる。また、カウンタ信号の数は、Ａ／Ｄ変換回路１７７の分解能で定まる。このような条件において、画像の品質の劣化を防ぐためには、それぞれの列に配置されたＡ／Ｄ変換回路１７７において、下位ビットカウンタ信号ＪＣおよび上位ビットカウンタ信号ＧＲ間でスキューを合わせることが必要とされる。
【００２４】
図１７に示した比較例では、遅延調整回路１７５や同期回路１７６によって、下位ビットカウンタ信号ＪＣ＜２：０＞および上位ビットカウンタ信号ＧＲ＜ｎ：２＞のタイミングを高精度で調整し、さらに数千から数万ある列に配置されているＡ／Ｄ変換回路でも下位ビットカウンタ信号ＪＣ＜２：０＞および上位ビットカウンタ信号ＧＲ＜ｎ：２＞の遅延を高精度に調整することが必要とされる。そのため、比較例においては、遅延調整回路１７５や同期回路１７６によって面積が増加するとともに、列に配置されたＡ／Ｄ変換回路部でのカウンタ信号の遅延の高精度な調整も必要となる。
【００２５】
さらに、イメージセンサの高フレームレート化や高画質化が進み、Ａ／Ｄ変換回路の高速化が進んだため、許容されるスキュー要求誤差が小さくなるとともに、多画素化による画素部の列数の増加、Ａ／Ｄ変換回路の高分解能化によるカウンタ信号線数の増加が進んだことにより、スキュー調整の困難化が進み、スキュー要求誤差を満足することが困難になっている。
【００２６】
特許文献２に基づいた比較例を用いて課題を説明したが、特許文献１に記載されているＡ／Ｄ変換回路においても、カウンタ信号間にスキューがあると、ＤＮＬの劣化や誤動作が発生し、画像の品質が劣化する。
【００２７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２８】
一実施の形態に係わる半導体装置を述べると、次のとおりである。
【００２９】
すなわち、半導体装置は、下位ビットカウンタ信号を出力する下位カウンタ回路と、下位ビットカウンタ信号と下位ビットラッチ信号とにより下位ビットラッチ結果信号を出力する下位ビットラッチ回路と、下位ビットラッチ信号により上位ビットラッチ信号を出力する下位ビット判定回路と、上位ビットカウンタ信号を出力する上位カウンタ回路と、上位ビットカウンタ信号と上位ビットラッチ信号とにより上位ビットラッチ結果信号を出力する上位ビットラッチ回路とを備える。
【００３０】
また、他の一実施の形態に係わる半導体装置を述べると、次のとおりである。
【００３１】
すなわち、半導体装置は、時間の経過に対して直線的に変化する参照電圧を発生する参照電圧生成回路と、時間の経過に対して値が変化し、それぞれが複数のビットカウンタ信号を含む上位ビットカウンタ信号と下位ビットカウンタ信号を出力するカウンタ回路と、入力信号と参照電圧とを比較し、入力信号と参照電圧とが所定の関係に到達したとき、下位ビットラッチ信号を出力する比較回路と、下位ビットラッチ信号に応答して、下位ビットカウンタ信号をラッチする下位ビットラッチ回路と、下位ビットラッチ信号と下位ビットカウンタ信号における所定のビットカウンタ信号とに基づいて、上位ビットカウンタ信号が不定となる不定期間を除いた期間において、上位ビットラッチ信号を出力する判定回路と、上位ビットラッチ信号に応答して、上位ビットカウンタ信号をラッチする上位ビットラッチ回路とを有し、上位ビットラッチ回路にラッチされた上位ビットカウンタ信号と下位ビットラッチ回路にラッチされた下位ビットカウンタ信号とを、入力信号に対応するデジタル信号として出力する積分型Ａ／Ｄ変換回路を備える。
【発明の効果】
【００３２】
一実施の形態によれば、高速化を図ることが可能な積分型Ａ／Ｄ変換回路を備えた半導体装置を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】実施の形態１に係わるイメージセンサの構成を示すブロック図である。
【図２】実施の形態１に係わるカラムＡ／Ｄ変換回路の構成を示すブロック図である。
【図３】実施の形態１に係わるＡ／Ｄ変換回路の構成を示したブロック図である。
【図４】実施の形態１に係わる判定回路の構成を示すブロック図である。
【図５】（Ａ）および（Ｂ）は、実施の形態１に係わる判定回路の動作を説明するためのタイミング図である。
【図６】実施の形態１に係わるＡ／Ｄ変換回路の動作を示すタイミング図である。
【図７】実施の形態１に係わるカウンタ回路から出力されるカウンタ信号とビットコードとカウンタ値との対応を示す変換表の図である。
【図８】実施の形態１に係わるＡ／Ｄ換回路の動作を説明するためのタイミング図である。
【図９】実施の形態１に係わるＡ／Ｄ変換回路の動作を説明するためのタイミング図である。
【図１０】実施の形態２に係わる判定回路の構成を示すブロック図である。
【図１１】実施の形態２に係わるＡ／Ｄ変換回路の動作を示すタイミング図である。
【図１２】実施の形態３に係わる判定回路の構成を示すブロック図である。
【図１３】実施の形態３に係わるＡ／Ｄ変換回路の動作を示すタイミング図である。
【図１４】実施の形態４に係わるイメージセンサの構成を示すブロック図である。
【図１５】実施の形態５に係わるカラムＡ／Ｄ変換回路の構成を示すブロック図である。
【図１６】実施の形態５に係わるＡ／Ｄ変換回路の動作を示すタイミング図である。
【図１７】本発明者らが検討した比較例の積分型Ａ／Ｄ変換回路の構成を示すブロック図である。
【図１８】下位ビットカウンタ信号と上位ビットカウンタ信号のタイミングを示すタイミング図である。
【図１９】下位ビットカウンタ信号と上位ビットカウンタ信号と、ビットコードと、ビットコードによって表されるカウンタ値との対応を示す変換表の図である。
【図２０】比較例において、理想的なＡ／Ｄ変換が行われる場合のＡ／Ｄ変換動作を示す図である。
【図２１】比較例において、ＤＮＬの劣化が生じる場合のＡ／Ｄ変換動作を示す図である。
【図２２】比較例において、スキューによる遅延が大きくなった場合のＡ／Ｄ変換動作を示す図である。
【図２３】グレイコードのカウンタ信号によって表されるビットコードと、ビットコードによって表されるカウンタ値との対応を示す変換表の図である。
【発明を実施するための形態】
【００３４】
以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【００３５】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００３６】
（実施の形態１）
＜イメージセンサの構成＞
図１は、実施の形態１に係わるイメージセンサの構成を示すブロック図である。イメージセンサ１００は、制御回路１と、行操作回路２と、画素部３と、カラムＡ／Ｄ変換回路７と、列操作回路８と、デコーダ回路９とを備えている。実施の形態１においては、イメージセンサ１００を構成する画素部３と上記した各回路は、１つの半導体チップに周知の半導体製造技術によって形成されている。すなわち、１個の半導体装置が、上記した画素部３と上記の各回路を備えている。
【００３７】
画素部３は、行列状に配置された複数の感光素子１０と、画素部３の各行に配置された行制御線ＲＬ＿０〜ＲＬ＿ｎと、画素部３の各列に配置された列信号線ＣＬ＿０〜ＣＬ＿ｍとを備えている。感光素子１０は、例えばフォトダイオードＰＤを備え、対応する行に配置された行制御線と対応する列に配置された列信号線とに接続されている。
【００３８】
行操作回路２は、画素部３の各行に配置された行制御線ＲＬ＿０〜ＲＬ＿ｎに接続され、画素部３の各行の動作タイミングを制御する。行操作回路２は、例えば、画像を取得するとき、複数の行制御線ＲＬ＿０〜ＲＬ＿ｎから順番に行制御線を選択し、選択した行制御線に行制御信号を供給する。これにより、画素部３に配置された複数の感光素子１０から、行制御信号が供給された行制御線に接続されている複数の感光素子１０が選択される。選択された感光素子１０においては、フォトダイオードＰＤで光により電子が励起され、光に応じたアナログ信号が、列信号線ＣＬ＿０〜ＣＬ＿ｍに出力される。列信号線ＣＬ＿０〜ＣＬ＿ｍは、カラムＡ／Ｄ変換回路７に接続されており、列信号線ＣＬ＿０〜ＣＬ＿ｍに供給された光に応じたアナログ信号は、カラムＡ／Ｄ変換回路７によって、それぞれ対応するデジタル信号に変換される。
【００３９】
列操作回路８は、カラムＡ／Ｄ変換回路７に接続され、各カラムの動作タイミングを制御する。例えば、列操作回路８は、カラムＡ／Ｄ変換回路７によって変換されたデジタル信号が、順次、デコーダ回路９に供給されるように、カラムＡ／Ｄ変換回路７を制御する。デコーダ回路９は、カラムＡ／Ｄ変換回路７から供給されたデジタル信号をデコードして、カウント値として出力する。
【００４０】
制御回路１は、全体の制御を行う。例えば制御回路１は、行操作回路２および列操作回路８を動作させるタイミングを制御する。また、制御回路１は、後で説明するカラムＡ／Ｄ変換回路７内の参照電圧生成回路４の動作を制御するとともに、カラムＡ／Ｄ変換回路７内のカウンタ回路５にクロック信号ＣＬＫを供給する。
【００４１】
カラムＡ／Ｄ変換回路７は、画素部３の各列に対応した複数のＡ／Ｄ変換回路６と、参照電圧生成回路４と、カウンタ回路５とを備えている。Ａ／Ｄ変換回路６のそれぞれは、対応する画素部３の列に配置されている列信号線に接続されている。参照電圧生成回路４は、時間の経過に伴って直線的に電圧が変化するランプ波状の参照電圧を生成し、各列に対応したＡ／Ｄ変換回路６に対して、共通の参照電圧線ＲＶＬを介して、共通の参照電圧を供給する。カウンタ回路５は、制御回路１からのクロック信号ＣＬＫに基づいて、それぞれ複数のビットカウンタ信号によって構成された上位ビットカウンタ信号および下位ビットカウンタ信号を生成し、画素部３の行に沿って配置されたカウンタ信号線ＣＴＬに出力する。各列に対応したＡ／Ｄ変換回路６は、カウンタ信号線ＣＴＬに接続されており、カウンタ回路５によって生成された上位ビットカウンタ信号および下位ビットカウンタ信号が、各列に対応したＡ／Ｄ変換回路６に分配される。
【００４２】
各列に対応したＡ／Ｄ変換回路６には、共通の参照電圧が供給されるとともに、共通の上位ビットカウンタ信号および下位ビットカウンタ信号が分配されるため、各列に対応したＡ／Ｄ変換回路６は、列信号線ＣＬ＿０〜ＣＬ＿ｍを介して供給されたアナログ信号を、同時にデジタル信号に変換することが可能である。
【００４３】
図１において、ＬＴＣはラッチ信号を示している。ランプ波状の参照電圧が、所定の電圧に到達し、初期の電圧に戻るときに、その旨が、制御回路１から列操作回路８に通知され、列操作回路８がラッチ信号ＬＴＣを発生する。後で説明するが、Ａ／Ｄ変換回路６は、アナログ信号に対応したデジタル信号を、下位ビットと上位ビットに分けて出力する。ランプ波状の参照電圧が初期の電圧に戻るときには、下位ビットのデジタル信号と上位ビットのデジタル信号が、デコーダ回路９に供給されているため、デコーダ回路９は、ラッチ信号ＬＴＣが供給されたタイミングで、下位ビットのデジタル信号と上位ビットのデジタル信号をラッチし、ラッチされたデジタル信号をデコードする。なお、同図では、列操作回路８からラッチ信号ＬＴＣが出力されるように描かれているが、ラッチ信号ＬＴＣはカラムＡ／Ｄ変換回路７、参照電圧生成回路４あるいは制御回路１から出力されるようにしてもよい。
【００４４】
図１において、線と交差するように描かれた線は、その線が複数であることを示している。例えば、カウンタ信号ＣＴＬには、交差するような線“／”が描かれているため、カウンタ信号線ＣＴＬは複数のカウンタ信号線である。これに対して、参照電圧線ＲＶＬには、交差するような線が設けられていないため、参照電圧線は１つの配線である。
【００４５】
＜カラムＡ／Ｄ変換回路＞
図２は、実施の形態１に係わるカラムＡ／Ｄ変換回路の構成を示すブロック図である。
【００４６】
＜＜カウンタ回路＞＞
実施の形態１に係わるカウンタ回路５は、ジョンソンカウンタ１８と、バイナリカウンタ１９と、バイナリコードをグレイコードに変換するバイナリグレイ変換回路２０を備えている。
【００４７】
ジョンソンカウンタ１８は、クロック信号ＣＬＫに基づいて互いに位相が異なる多相クロック信号を生成する。実施の形態１においては、４相の多相クロック信号が、ジョンソンカウンタ１８によって生成され、生成された多相クロック信号が、下位ビットカウンタ信号ＪＣ＜３：０＞として、カウンタ信号線ＣＴＬ−ＪＣ＜３：０＞に供給される。ジョンソンカウンタ１８によって生成された多相クロック信号のうち、下位ビットカウンタ信号ＪＣ＜３＞が、クロック信号として、バイナリカウンタ１９に供給される。バイナリカウンタ１９は、供給された下位ビットカウンタ信号ＪＣ＜３＞をカウントすることによりバイナリコードのカウンタ信号ＢＣ＜ｎ：３＞を生成する。
【００４８】
バイナリコードのカウンタ信号ＢＣ＜ｎ：３＞は、バイナリクレイ変換回路２０によってグレイコードのカウンタ信号に変換され、上位ビットカウンタ信号ＧＲ＜ｎ：３＞として、バイナリグレイ変換回路２０から、カウンタ信号線ＣＴＬ−ＧＲ＜ｎ：３＞に供給される。なお、カウンタ信号線ＣＴＬ−ＪＣ＜３：０＞およびＣＴＬ−ＧＲ＜ｎ：３＞のそれぞれは、画素部３の行と平行して、延在するように配置されている。
【００４９】
実施の形態１に係わるＡ／Ｄ変換回路６は、画素部３から供給されたアナログ信号を、ｎビットのデジタル信号に変換するが、Ａ／Ｄ変換回路６は、ｎビットのデジタル信号を、それぞれ複数のビットによって形成された下位ビットカウンタ信号ＪＣ＜３：０＞と上位ビットカウンタ信号ＧＲ＜ｎ：３＞の組として出力する。この場合、下位ビットカウンタ信号ＪＣ＜３：０＞が、アナログ信号に対応するデジタル信号の下位ビット側の論理値を表し、下位ビットカウンタ信号ＪＣ＜０＞が、下位ビット側で最も下位のビットの論理値を表す。すなわち、下位ビットカウンタ信号ＪＣ＜０＞が、アナログ信号における最小変化量の変化を表す。下位ビットカウンタ信号ＪＣ＜３：０＞においては、下位ビットカウンタ信号ＪＣ＜０＞、ＪＣ＜１＞、ＪＣ＜２＞、ＪＣ＜３＞の順に、下位ビット側で上位のビットの論理値を表す。従って、実施の形態１においては、下位ビット側において、最も上位のビットを表す下位ビットカウンタ信号ＪＣ＜３＞に基づいて、上位ビットカウンタ信号ＧＲ＜ｎ：３＞が生成されていることになる。この上位ビットカウンタ信号ＧＲ＜ｎ：３＞が、アナログ信号に対応するデジタル信号の上位ビット側の論理値を表す。なお、ｎはＡ／Ｄ変換回路６の分解能によって決定される。
【００５０】
＜＜Ａ／Ｄ変換回路＞＞
画素部３の各列に対応した複数のＡ／Ｄ変換回路６のそれぞれは、積分型Ａ／Ｄ変換回路によって構成されている。Ａ／Ｄ変換回路６の構成は、互いに同じであるため、列信号線ＣＬ＿０が配置された列に対応するＡ／Ｄ変換回路６を代表として説明する。
【００５１】
Ａ／Ｄ変換回路６は、比較回路（入力信号判定回路）１０と、下位ビットラッチ回路１１と、判定回路１２と、上位ビットラッチ回路１３とを備えている。比較回路１０は、参照電圧配線ＲＶＬと対応する列の列信号線ＣＬ＿０とに接続され、参照電圧と列信号線ＣＬ＿０からのアナログ信号の電圧とを比較する。比較回路１０は、参照電圧とアナログ信号とを比較した結果、相互の関係が反転すると、そのタイミングで下位ビットラッチ信号１４を出力する。例えばアナログ信号が参照電圧を超えると、超えたタイミングで、比較回路１０は、下位ビットラッチ信号１４を出力する。言い換えるならば、比較回路１０は、参照電圧とアナログ信号との関係が所定の関係に到達すると、そのタイミングで下位ビットラッチ信号１４を出力する。
【００５２】
下位ビットラッチ回路１１は、下位ビットカウンタ信号ＪＣ＜３：０＞が供給されるカウンタ信号線ＣＴＬ−ＪＣ＜３：０＞に入力が接続され、出力（下位ビットラッチ結果信号）が出力線２１に接続されている。下位ビットラッチ回路１１は、比較回路１０から下位ビットラッチ信号１４が供給されると、そのとき、入力に供給されている下位ビットカウンタ信号ＪＣ＜３：０＞をラッチし、ラッチされている下位ビットカウンタ信号ＪＣ＜３：０＞を、出力線２１に出力する。
【００５３】
判定回路（下位ビット判定回路）１２には、下位ビットラッチ信号１４と下位ビットカウンタ信号ＪＣ＜３：０＞のうちの所定の下位ビットカウンタ信号が供給されている。判定回路１２は、後で図４および図５を用いて詳しく説明するが、下位ビットラッチ信号１４と所定の下位ビットカウンタ信号に基づいて、上位ビットカウンタ信号をラッチするか否かを示す上位ビットラッチ信号１５を出力する。
【００５４】
上位ビットラッチ回路１３は、上位ビットカウンタ信号ＧＲ＜ｎ：３＞が供給されているカウンタ信号線ＣＴＬ−ＧＲ＜ｎ：３＞に入力が接続され、出力が出力線２１に接続されている。上位ビットラッチ回路１３は、判定回路１２から上位ビットラッチ信号１５が供給されると、そのとき、入力に供給されている上位ビットカウンタ信号ＧＲ＜ｎ：３＞をラッチし、ラッチされている上位ビットカウンタ信号（上位ビットラッチ結果信号）ＧＲ＜ｎ：３＞を出力線２１に出力する。
【００５５】
図２において、１７はリピータを示している。カウンタ信号線ＣＴＬ−ＪＣ＜３：０＞およびＣＴＬ−ＧＲ＜ｎ：３＞は、下位ビットカウンタ信号および上位ビットカウンタ信号を、数千から数万におよぶ列に対応するＡ／Ｄ変換回路６に分配するために、長くなり、カウンタ信号線での損失等により、下位ビットカウンタ信号および上位ビットカウンタ信号に劣化が発生する。そのため、カウンタ信号線ＣＴＬ−ＪＣ＜３：０＞およびＣＴＬ−ＧＲ＜ｎ：３＞のそれぞれにおいて、Ａ／Ｄ変換回路６が配置されている位置に波形の整形を行うリピータ１７が配置されている。勿論、全てのＡ／Ｄ変換回路６にリピータ１７を設ける必要はなく、カウンタ信号を確実に伝送するため必要に応じて、リピータ１７は配置すればよい。
【００５６】
図３は、実施の形態１に係わるＡ／Ｄ変換回路の構成を示したブロック図である。図３に示すように、下位ビットラッチ回路１１は、入力端子Ｄ０〜Ｄ３と、出力端子Ｑ０〜Ｑ３と、クロック端子ＣＫとを備えたラッチ回路によって構成されている。入力端子Ｄ０〜Ｄ３は、カウンタ信号線ＣＴＫ−ＪＣ＜３：０＞に接続され、出力端子Ｑ０〜Ｑ３は、出力線ＪＣ＜０＞〜ＪＣ＜３＞に接続されている。クロック端子ＣＫに供給されている下位ビットラッチ信号１４の電圧がロウレベルに反転したタイミングで、下位ビットラッチ回路１１は、入力端子Ｄ０〜Ｄ３に供給されている下位ビットカウンタ信号ＪＣ＜３：０＞を取り込み、ラッチする。ラッチされた下位ビットカウンタ信号ＪＣ＜３：０＞は、出力線ＪＣ＜０＞〜ＪＣ＜３＞に供給されることになる。
【００５７】
上位ビットラッチ回路１３は、入力端子Ｄ３〜Ｄｎと、出力端子Ｑ３〜Ｑｎと、クロック端子ＣＫとを備えたラッチ回路によって構成されている。入力端子Ｄ３〜Ｄｎは、カウンタ信号線ＣＴＫ−ＧＲ＜ｎ：３＞に接続され、出力端子Ｑ３〜Ｑｎは、出力線ＧＲ＜３＞〜ＧＲ＜ｎ＞に接続されている。クロック端子ＣＫに供給されている上位ビットラッチ信号１５の電圧がハイレベルからロウレベルに反転したタイミングで、上位ビットラッチ回路１３は、入力端子Ｄ３〜Ｄｎに供給されている上位ビットカウンタ信号ＧＲ＜ｎ：３＞を取り込み、ラッチする。ラッチされた上位ビットカウンタ信号ＧＲ＜ｎ：３＞は、出力線ＧＲ＜３＞〜ＧＲ＜ｎ＞に供給されることになる。
【００５８】
図３に示すように、出力線２１は、下位ビットカウンタ信号に対応した出力線ＪＣ＜３：０＞と上位ビットカウンタ信号に対応し出力線ＧＲ＜ｎ：３＞とを備えているため、下位ビットラッチ回路１１にラッチされた下位ビットカウンタ信号と上位ビットラッチ回路１３にラッチされた上位ビットカウンタ信号が、並列的にデコーダ回路９に供給されることになる。下位ビットラッチ回路１１がラッチするタイミングと上位ビットラッチ回路１３がラッチするタイミントとの間に時間差があっても、ラッチ信号ＬＴＣによって、上位ビットカウンタ信号と下位ビットカウンタ信号が、デコーダ回路９において同時にラッチされ、ラッチされたカウンタ信号が、１つのデジタル信号として、デコードされる。
【００５９】
実施の形態１においては、図３に示すように、下位ビットカウンタ信号ＪＣ＜３＞が、所定の下位ビットカウンタ信号として、判定回路１２に供給されている。また、図１および図２では省略していたが、判定回路１２には、制御回路１からセット信号Ｓｅｔが供給されている。
【００６０】
＜＜判定回路＞＞
図４は、実施の形態１に係わる判定回路の構成を示すブロック図である。また、図５は、実施の形態１に係わる判定回路の動作を説明するためのタイミング図である。
【００６１】
判定回路１２は、Ｄ型フリップフロップ回路（以下、Ｄ−ＦＦと称する）１２＿１と反転機能付きアンド回路１２＿２とを備えている。Ｄ−ＦＦ１２＿１のセット端子Ｓには、制御回路１からセット信号Ｓｅｔが供給され、入力端子Ｄには接地電圧（ロウレベル）が供給されている。また、Ｄ−ＦＦ１２＿１のクロック端子ＣＫは、アンド回路１２＿２の出力が供給され、出力端子Ｄから上位ビットラッチ信号１５が出力される。
【００６２】
アンド回路１２＿２は、特に制限されないが、実施の形態１においては、２入力のアンド回路によって構成されている。アンド回路１２＿２の第１の入力には、下位ビットラッチ信号１４が位相反転されて供給され、第２の入力には、下位ビットカウンタ信号ＪＣ＜３＞が供給されている。
【００６３】
Ｄ−ＦＦ１２＿１は、クロック端子ＣＫに供給されているアンド回路１２＿２の出力が。ロウレベル（論理値“０”）からハイレベル（論理値“１”）へ変化することにより、入力端子Ｄに供給されているロウレベルをラッチし、出力端子Ｑから出力されている上位ビットラッチ信号１５をロウレベルにする。また、セット端子Ｓに供給されているセット信号Ｓｅｔがハイレベルとなることにより、Ｄ−ＦＦ１２＿１は、出力端子Ｑから出力されている上位ビットラッチ信号１５をハイレベルにする。
【００６４】
図５（Ａ）には、下位ビットカウンタ信号ＪＣ＜３＞はハイレベルのときに、時刻ｔで下位ビットラッチ信号１４が、ハイレベルからロウレベルへ変化したときのタイミングが示されている。時刻ｔにおいて、下位ビットラッチ信号１４がハイレベルからロウレベルへ変化するため、アンド回路の第２の入力は、ロウレベルからハイレベルに変化する。その結果、上位ビットラッチ信号１５は、下位ビットラッチ信号１４に同期して、時刻ｔにおいて、図５（Ａ）に示すように、ハイレベルからロウレベルへ変化する。
【００６５】
図５（Ｂ）には、下位ビットカウンタ信号ＪＣ＜３＞がロウレベルの期間において、下位ビットラッチ信号１４が、ハイレベルからロウレベルへ変化したときのタイミングが示されている。この場合には、下位ビットカウンタ信号ＪＣ＜３＞がロウレベルからハイレベルへ変化するタイミング（時刻ｔ）において、アンド回路１２＿２の出力がロウレベルからハイレベルへ変化する。これにより、時刻ｔにおいて、上位ビットラッチ信号１５がハイレベルからロウレベルへ変化する。
【００６６】
すなわち、判定回路１２は、下位ビットカウンタ信号ＪＣ＜３＞がロウレベルとなっている期間においては、例え下位ビットラッチ信号１４が立ち下がっても、上位ビットラッチ信号１５をハイレベルに維持し、下位ビットカウンタ信号ＪＣ＜３＞のハイレベルと下位ビットラッチ信号１４のロウレベルとが同時に発生したときに、上位ビットラッチ信号１５をハイレベルからロウレベルへ変化させる。
【００６７】
これにより、上位ビットラッチ回路１３は、図５（Ａ）に示すように、下位ビットカウンタ信号ＪＣ＜３＞がハイレベルのときには、下位ビットラッチ信号１４がロウレベルに変化したタイミングで、上位ビットカウンタ信号ＧＲ＜ｎ：３＞をラッチすることになる。一方、図５（Ｂ）に示すように、下位ビットカウンタ信号ＪＣ＜３＞がロウレベルの期間において、下位ビットラッチ信号１４がロウレベルに変化すると、下位ビットカウンタ信号ＪＣ＜３＞がハイレベルへ変化するタイミングを待って、上位ビットラッチ回路１３は、上位ビットカウンタ信号ＧＲ＜ｎ：３＞をラッチすることになる。
【００６８】
＜Ａ／Ｄ変換回路の動作＞
図６は、実施の形態１に係わるＡ／Ｄ変換回路の動作を示すタイミング図である。同図には、カウンタ信号にスキューが発生していない場合の上位ビットカウンタ信号と下位ビットカウンタ信号のタイミングが示されている。また、図７は、実施の形態１に係わるカウンタ回路から出力されるカウンタ信号とビットコードとカウンタ値との対応を示す変換表の図である。
【００６９】
Ａ／Ｄ変換回路６に供給されたアナログ信号は、その値に対応したデジタルのカウント値に変換される。特に制限されないが、実施の形態１においては、アナログ信号は、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜３＞と上位ビットカウンタ信号ＧＲ＜３＞〜ＧＲ＜ｎ＞とによって構成されたカウンタ信号のビットコードに変換され、変換されたビットコードに対応するカウンタ値に変換される。
【００７０】
図７には、図６に示した下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜３＞が、ＪＣ＜０＞〜ＪＣ＜３＞として示され、図６の上位ビットカウンタ信号ＧＲ＜３＞〜ＧＲ＜ｎ＞のうちの上位ビットカウンタ信号ＧＲ＜３＞〜ＧＲ＜５＞が、ＧＲ＜３＞〜ＧＲ＜５＞として示されている。また、図６において、ビットカウンタ信号のハイレベルが、図７においては、論理値“１”として示され、ロウレベルが、論理値“０”として示されている。カウンタ値は、図７に示すように、下位ビットカウンタ信号および上位ビットカウンタ信号の論理値の組み合わせ（ビットコード）に一対一に対応している。
【００７１】
下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜３＞によって下位側のビットコードが構成されるが、下位ビットカウンタ信号ＪＣ＜０＞が、下位側のビットコードにおいて最も下位のビットに対応し、ＪＣ＜１＞、ＪＣ＜２＞、ＪＣ＜３＞の順に、下位側のビットコードにおける位置が上位となる。同様に、上位ビットカウンタ信号ＧＲ＜３＞〜ＧＲ＜５＞によって上位側のビットコードが構成され、上位ビットカウンタ信号ＧＲ＜３＞が、上位側のビットコードにおいて最も下位のビットに対応し、ＧＲ＜４＞、ＧＲ＜５＞の順に、上位側のビットコードにおける位置が上位となる。
【００７２】
図２に示したジョンソンカウンタ１８は、クロック信号ＣＬＫをカウントすることにより、図６に示す多相の下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜３＞を出力する。すなわち、ジョンソンカウンタ１８は、Ａ／Ｄ変換回路６の最小入力電圧１ＬＳＢに相当する時間ｔ１ごとに電圧が変化する下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜３＞を出力する。言い換えるならば、ジョンソンカウンタ１８は、最小入力電圧１ＬＳＢに相当する時間ｔ１ごとに１ビットずつ変化する下位側のビットコードを出力する。また、各下位ビットカウンタ信号ＪＣ＜３：０＞の周期は、時間ｔ１の８倍である。言い換えると、下位側にビットコードの周期は、時間ｔ１の８倍である。
【００７３】
図２に示したバイナリカウンタ１９は、下位ビットカウンタ信号ＪＣ＜３＞の立ち下がりエッジをトリガとして動作する。バイナリカウンタ１９とバイナリグレイ変換回路２０（図２）は、下位ビットカウンタ信号ＪＣ＜３＞に基づいて、上位ビットカウンタ信号ＧＲ＜ｎ：３＞を生成する。上位ビットカウンタ信号ＧＲ＜ｎ：３＞が、ｎ−２ビットのグレイコードに相当する。すなわち、下位ビットカウンタ信号＜３：０＞は、デコード後のカウンタ値では下位側の３ビットに相当し、上位ビットカウンタ信号ＧＲ＜ｎ：３＞は、上位側のｎ−２ビットに相当する。
【００７４】
＜＜スキュー＞＞
下位ビットカウンタ信号ＪＣ＜３：０＞および上位ビットカウンタ信号ＧＲ＜ｎ：３＞は、カウンタ信号線ＣＴＬ−ＪＣ＜３：０＞、ＣＴＬ−ＧＲ＜ｎ：３＞によって、図２に示したように、数千から数万の列に配置されたＡ／Ｄ変換回路６に分配される。
【００７５】
下位ビットカウンタ信号ＪＣ＜３：０＞の変化する周期に比べて、上位ビットカウンタ信号ＧＲ＜ｎ：３＞の変化する周期は長くなる。すなわち、上位ビットカウンタ信号ＧＲ＜ｎ：３＞の周波数に比べて、下位ビットカウンタ信号ＪＣ＜３：０＞の周波数が高くなる。周波数が高くなることにより、下位ビットカウンタ信号は、分配するカウンタ信号線での電圧ドロップが、周波数の低い上位ビットカウンタ信号に比べて大きくなる。そのため、Ａ／Ｄ変換回路６に到達する下位ビットカウンタ信号と上位ビットカウンタ信号との間でスキュー（時間差）が発生することが考えられる。
【００７６】
また、隣接するカウンタ信号線または／および他の配線等の影響によって、上位ビットカウンタ信号および下位ビットカウンタ信号を分配するカウンタ信号線に付随する寄生容量、寄生抵抗が、異なる場合にも、Ａ／Ｄ変換回路６に到達するビットカウンタ信号間でスキューが発生することが考えられる。
【００７７】
さらに、図２に示したように、下位ビットカウンタ信号ＪＣ＜３：０＞と上位ビットカウンタ信号ＧＲ＜ｎ：０＞を生成する回路が異なる場合にも、下位ビットカウンタ信号と上位ビットカウンタ信号との間でスキューが発生することが考えられる。
【００７８】
スキューが発生すると、例えば、上位ビットカウンタ信号ＧＲの変化する変化タイミングは、下位ビットカウンタ信号ＪＣ＜３＞の変化に対して、数十ｐｓから数ｎｓ遅れることがある。
【００７９】
図４および図５で説明したように、判定回路１２は、下位ビットカウンタ信号ＪＣ＜３＞がロウレベルの期間においては、上位ビットラッチ信号１５をハイレベルに維持する。そのため、図６において、下位ビットカウンタ信号ＪＣ＜３＞がロウレベルとなっている期間においては、上位ビットカウンタ信号ＧＲ＜ｎ：３＞がスキューにより、その変化タイミングが変動しても、上位ビットカウンタ信号ＧＲ＜ｎ：３＞は、上位ビットラッチ回路１３にラッチされない。すなわち、下位ビットカウンタ信号ＪＣ＜３＞がロウレベルとなっている期間は、スキューの発生が許可されるスキュー許可期間（許可範囲）となる。スキューによって生じる上位ビットカウンタ信号の変動を、上位ビットカウンタ信号が不定になっている状態と見なした場合、スキュー許可期間は、上位ビットカウンタ信号が不定となっていることを許容する不定期間と見なすことができる。
【００８０】
一方、下位ビットカウンタ信号ＪＣ＜３＞がハイレベルとなっている期間では、判定回路１２は、下位ビットラッチ信号１４のロウレベルへの変化に応答して、上位ビットラッチ信号１５をロウレベルに変化させる。そのため、図６において、下位ビットカウンタ信号ＪＣ＜３＞がハイレベルとなっている期間（ドットで示されている範囲）は、上位ビットカウンタ信号をラッチすることが可能な上位ビットラッチ可能期間（可能範囲）となる。実施の形態１においては、スキュー許可期間と上位ビットラッチ可能期間のそれぞれは、下位ビットカウンタ信号の周期の半分（時間ｔ１×４）となり、時間的に重ならないように、交互に発生する。言い換えるならば、前記した不定期間を除いた期間が、上位ビットラッチ可能期間となり、この期間において、判定回路１２は、ロウレベルの上位ビットラッチ信号１５を生成し、上位ビットラッチ回路１３に上位ビットカウンタ信号をラッチさせることが可能となっている。
【００８１】
＜＜スキュー発生時の動作＞＞
次に、スキューが発生しているときの動作を説明する。図８および図９は、実施の形態１に係わるＡ／Ｄ変換回路の動作を説明するためのタイミング図である。図８には、下位ビットカウンタ信号ＪＣ＜３＞がロウレベルとなっている期間において、下位ビットラッチ信号１４が、ハイレベルからロウレベルへ立ち下がった場合のタイミングが示されている。一方、図９には、下位ビットカウンタ信号ＪＣ＜３＞がハイレベルとなっている期間において、下位ビットラッチ信号１４が、ハイレベルからロウレベルへ立ち下がった場合のタイミングが示されている。なお、ここでは、画素部３の一つの列に対応したＡ／Ｄ変換回路６の動作を説明するが、画素部３の残りの列に対応したＡ／Ｄ変換回路６の動作も同様である。
【００８２】
図１に示した参照電圧生成回路４は、図８および図９に示すように、時間の経過に伴って電圧が直線的に変化する参照電圧を生成する。図８および図９には、時間の経過に伴って電圧が低下する参照電圧が示されているが、参照電圧は時間の経過に伴って値が上昇するような電圧であってもよい。
【００８３】
画素部３から画素電圧がアナログ信号として、Ａ／Ｄ変換回路６に供給される。アナログ信号と参照電圧との間で電圧が反転すると、比較回路１６（図２）から出力されている下位ビットラッチ信号１４が、図８および図９に示すように、ハイレベル（Ｈ）からロウレベル（Ｌ）へ立ち下がる。ジョンソンカウンタ１８は、クロック信号ＣＬＫをカウントして、下位ビットカウンタ信号ＪＣ＜３：０＞を出力する。図８および図９に示している下位ビットカウンタ信号ＪＣ＜３：０＞は、図６で説明した下位ビットカウンタ信号ＪＣ＜３：０＞と同じである。
【００８４】
図８において、一点鎖線は、下位ビットカウンタ信号ＪＣ＜３：０＞をラッチするタイミングを示している。図１７で説明した比較例の場合では、この一点鎖線で示すタイミングで、下位ビットカウンタ信号と上位ビットカウンタ信号の両方がラッチされる。すなわち、下位ビットラッチ信号１４がロウレベルへ立ち下がることにより、下位ビットカウンタ信号ＪＣ＜３：０＞と上位ビットカウンタ信号ＧＲ＜ｎ：３＞の両方がラッチされる。比較例の場合、スキューによって、上位ビットカウンタ信号ＧＲ＜ｎ：３＞の変化が、下位ビットカウンタ信号ＪＣ＜３＞の変化に対して遅延すると、遅延量によっては、正しくない電圧レベルの上位ビットカウンタ信号がラッチされる。
【００８５】
例えば、下位ビットカウンタ信号ＪＣ＜３＞の立ち下がりに応答して、上位ビットカウンタ信号ＧＲ＜３＞が立ち上がるときに、スキューによって、上位ビットカウンタ信号ＧＲ＜３＞の立ち上が遅れ、下位ビットラッチ信号１４が立ち下がるタイミングでも、上位ビットカウンタ信号ＧＲ＜３＞がロウレベルとなるような状況を想定すると、正しくないロウレベルの上位ビットカウンタ信号ＧＲ＜３＞がラッチされることになる。
【００８６】
これに対して、実施の形態１においては、下位ビットカウンタ信号ＪＣ＜３＞がロウレベルとなっている期間は、スキュー許可範囲であり、上位ビットラッチ信号１５は、次に下位ビットカウンタ信号ＪＣ＜３＞がハイレベルへ立ち上がるときに、立ち下がる。そのため、上位ビットラッチ回路１３は、二点鎖線で示されているタイミングで、上位ビットカウンタ信号ＧＲ＜ｎ：３＞をラッチすることになる。これにより、上位ビットカウンタ信号ＧＲ＜３＞の立ち上がりが、スキューにより遅れていても、上位ラッチ回路１３は、正しいハイレベルの上位ビットカウンタ信号ＧＲ＜３＞をラッチすることが可能となる。
【００８７】
上位ビットカウンタ信号ＧＲ＜３＞を例にして説明したが、上位ビットカウンタ信号ＧＲ＜４＞〜ＧＲ＜ｎ＞の立ち上がりが遅れた場合でも、上位ビットラッチ回路１３は、正しい電圧レベル（ハイレベル）の上位ビットカウンタ信号ＧＲ＜４＞〜ＧＲ＜ｎ＞をラッチすることが可能である。同様に、上位ビットカウンタ信号ＧＲ＜３＞〜ＧＲ＜ｎ＞の立ち下がりが、スキューによって遅れた場合も、上位ラッチ回路１３は、正しい電圧レベル（ロウレベル）の上位ビットカウンタ信号ＧＲ＜３＞〜ＧＲ＜ｎ＞をラッチすることが可能である。
【００８８】
図９に示すように、下位ビットカウンタ信号ＪＣ＜３＞がハイレベルとなっている期間において、下位ビットラッチ信号１４がハイレベルからロウレベルに立ち下がると、一点鎖線で示されているタイミングで、下位ビットラッチ回路１１が、そのときの下位ビットカウンタ信号ＪＣ＜３：０＞をラッチし、二点鎖線で示されているタイミングで、上位ビットラッチ回路１３が、そのときの上位ビットカウンタ信号ＧＲ＜ｎ：３＞をラッチする。そのため、例えば上位ビットカウンタ信号ＧＲ＜ｎ：３＞の立ち上がりまたは／および立ち下がりが、スキューによって遅れても、上位ビットラッチ回路１３は、正しい電圧の上位ビットカウンタ信号ＧＲ＜ｎ：３＞をラッチすることが可能である。
【００８９】
図６〜図８には示されていないが、図４に示したセット信号Ｓｅｔは、１回のＡ／Ｄ変換が終了するたびに発生する。セット信号Ｓｅｔが発生することにより、判定回路１２は、上位ビットラッチ信号１５の電圧をハイレベルにセットする。
【００９０】
前記した例では、変換回路１２は、下位ビットカウンタ信号ＪＣ＜３＞に基づいて、上位ビットラッチ信号１５を生成しているが、これに限定されるものではない。スキューによって、上位ビットカウンタ信号ＧＲ＜ｎ：３＞の変化が変動する期間を考慮して、下位ビットカウンタ信号ＪＣ＜３＞の代わりに、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞のいずれかに基づいて、変換回路１２は、上位ビットラッチ信号１５を生成するようにしてもよい。例えば、下位ビットカウンタ信号ＪＣ＜３＞の代わりに下位ビットカウンタ信号ＪＣ＜０＞を用いれば、下位ビットカウンタ信号ＪＣ＜０＞が、ロウレベルとなっている期間を、スキュー許可範囲とすることか可能である。
【００９１】
実施の形態１においては、最小入力電圧１ＬＳＢに相当する時間ｔ１を含む、最も精度が必要な時間情報は、ジョンソンカウンタにより生成される下位ビットカウンタ信号ＪＣ＜３：０＞に集約されている。下位ビットカウンタ信号ＪＣ＜３：０＞が、ジョンソンカウンタにより生成されるため、下位ビットカウンタ信号ＪＣ＜３：０＞間で、スキューによって、変化タイミングが変動するのを防ぐことが可能である。一方、上位ビットカウンタ信号ＧＲ＜ｎ：３＞は、下位ビットカウンタ信号ＪＣ＜３：０＞に対して、４ＬＳＢに相当する時間ｔ１×４であるスキュー許可範囲で変動しても、上位ビットラッチ信号１５により十分安定したタイミングでラッチすることが可能である。その結果、Ａ／Ｄ変換回路のＤＮＬ劣化や誤動作等の性能劣化を防ぐことが可能である。
【００９２】
上位ビットラッチ信号１５によって、適切なタイミングで上位ビットカウンタ信号ＧＲ＜ｎ：３＞がラッチされるため、カウンタ回路５で、下位ビットカウンタ信号ＪＣ＜３：０＞と上位ビットカウンタ信号ＧＲ＜ｎ：３＞とを生成する際に、下位ビットカウンタ信号ＪＣ＜３：０＞と上位ビットカウンタ信号ＧＲ＜ｎ：３＞との間の同期を十分に確保することは要求されない。また、複数の列に配置されたＡ／Ｄ変換回路６のそれぞれにおいて、上位ビットラッチ信号１５により上位ビットカウンタ信号がラッチされるため、カウンタ回路５で生成されたカウンタ信号を複数のＡ／Ｄ変換回路６に分配する際に、高精度な遅延調整も必要とされない。結果として、Ａ／Ｄ変換回路としては、高速化やＤＮＬの改善が実現でき、イメージセンサとしては、高フレームレート化、高画質化、多画素化等の性能向上が可能になる。
【００９３】
（実施の形態２）
図１０は、実施の形態２に係わる判定回路の構成を示すブロック図である。また、図１１は、実施の形態２に係わるＡ／Ｄ変換回路の動作を示すタイミング図である。実施の形態２においては、上位ビットカウンタ信号ＧＲ＜ｎ：３＞の変動が、実施の形態１に比べて大きくなった場合にも、特性の劣化を防ぐことが可能なＡ／Ｄ変換回路が提供される。
【００９４】
実施の形態２においては、図２に示した判定回路１２は、図１０に示す判定回路１２−１に変更されている。判定回路が変更されていることを除いて、他の構成は、実施の形態１と同じである。
【００９５】
判定回路１２−１は、Ｄ−ＦＦ１２＿１とアンド回路１２＿３を備えている。Ｄ−ＦＦ１２＿１は、図４で説明したＤ−ＦＦと類似している。相異点は、クロック端子ＣＫにアンド回路１２＿２の代わりにアンド回路１２＿３の出力が供給されていることである。アンド回路１２＿３は、アンド回路１２＿２に比べて入力の数が多くなっている。すなわち、アンド回路１２＿３は、下位ビットラッチ信号１４が反転されて供給される入力と、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞のそれぞれが反転されて供給される入力と、下位ビットカウンタ信号ＪＣ＜３＞が供給される入力とを備えている。
【００９６】
アンド回路１２＿３は、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞のそれぞれと下位ビットラッチ信号１４とがロウレベルとなり、下位ビットカウンタ信号ＪＣ＜３＞がハイレベルとなるときに、ハイレベルを出力する。Ｄ−ＦＦ１２＿１は、アンド回路１２＿３の出力がハイレベルに変化するとき、入力端子Ｄに供給されている接地電圧を取り込み、ロウレベルの上位ビットラッチ信号１５を出力する。
【００９７】
図１１は、図６と類似している。相異点は、図６に比べて、スキュー許可範囲が長くなり、上位ビットカウンタ信号をラッチすることが可能な上位ビットラッチ可能範囲が短くなっていることである。すなわち、判定回路１２−１は、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞がロウレベルで、かつ下位ビットカウンタ信号ＪＣ＜３＞がハイレベルの期間においてのみ、ロウレベルの上位ビットラッチ信号１５を出力することが可能である。そのため、この期間のみが上位ビットラッチ可能範囲となり、他の期間はスキュー許可範囲となる。この例では、スキュー許可範囲は、時間ｔ１×７となる。このスキュー許可範囲においては、上位ビットカウンタ信号ＧＲ＜ｎ：３＞が変動しても、上位ビットラッチ回路１３は、上位ビットカウンタ信号ＧＲ＜ｎ：３＞をラッチせず、上位ビットラッチ可能範囲においてのみ、上位ビットカウンタ信号ＧＲ＜ｎ：３＞をラッチすることが可能である。
【００９８】
これにより、上位ビットカウンタ信号ＧＲ＜ｎ：３＞が大きく変動しても、Ａ／Ｄ変換回路の特性が劣化するのを防ぐことが可能である。
【００９９】
Ａ／Ｄ変換回路の高速化がさらに進み、スキューにより生じる上位ビットカウンタ信号ＧＲ＜ｎ：３＞の変動の範囲が、４ＬＳＢに相当するスキュー許可範囲（ｔ１×４）では不足することが考えられる。実施の形態２においては、スキュー許可範囲が、７ＬＳＢに相当する時間（ｔ１×７）となるため、上位ビットカウンタ信号ＧＲ＜ｎ：３＞に最大で７ＬＳＢに相当するスキューによる遅延があっても、Ａ／Ｄ変換回路の特性が劣化するのを防ぐことが可能である。
【０１００】
判定回路１２−１では、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜２＞がロウレベルで、かつ下位ビットカウンタ信号ＪＣ＜３＞がハイレベルの期間を、上位ビットラッチ可能範囲としているが、これに限定されるものではない。上位ビットカウンタ信号ＧＲ＜ｎ：３＞が変動する範囲に対して、最もマージンを確保できるタイミングが、上位ビットラッチ可能範囲となるように、アンド回路１２＿３に供給されている下位ビットカウンタ信号の組み合わせを変更するようにしてもよい。例えば、下位ビットカウンタ信号ＪＣ＜１＞〜ＪＣ＜３＞の反転信号と下位ビットカウンタ信号ＪＣ＜０＞が、アンド回路１２＿３に供給されるように変更すれば、下位ビットカウンタ信号ＪＣ＜０＞のみがハイレベルとなっている期間を、上位ビットラッチ可能範囲に変更することができる。
【０１０１】
（実施の形態３）
図１２は、実施の形態３に係わる判定回路の構成を示すブロック図である。また、図１３は、実施の形態３に係わるＡ／Ｄ変換回路の動作を示すタイミング図である。実施の形態２においては、下位ビットカウンタ信号および上位ビットカウンタ信号を変更せずに、スキュー許可範囲を広くする例を示した。実施の形態３においては、ジョンソンカウンタ１８により生成される多相クロック信号のビット数、すなわち下位ビットカウンタ信号の数を増やすことにより、スキュー許可範囲を広くしたＡ／Ｄ変換回路を提供する。
【０１０２】
実施の形態３においては、８つの下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜７＞が形成されるように、図２に示したジョンソンカウンタ１８が変更され、バイナリカウンタ１９およびバイナリグレイ変換回路２０が、下位ビットカウンタ信号ＪＣ＜７＞をカウントすることにより、グレイコードの上位ビットカウンタ信号ＧＲ＜４＞〜ＧＲ＜ｎ＞を生成するように変更されている。
【０１０３】
図１２に示した判定回路１２−４は、図１０に示した判定回路と類似している。相異点は、アンド回路１２＿３の代わりにアンド回路１２＿４が用いられていることである。アンド回路１２＿４は、下位ビットラッチ信号１４が反転された信号が供給される入力と、下位ビットカウンタ信号ＪＣ＜０＞〜ＪＣ＜６＞のそれぞれが反転された信号が供給される入力と、下位ビットカウンタ信号ＪＣ＜７＞が供給される入力とを備えている。
【０１０４】
このように構成された判定回路１２−４を用いることにより、図１３に示すように、下位ビットカウンタ信号ＪＣ＜６：０＞がロウレベルとなり、下位ビットカウンタ信号ＪＣ＜７＞がハイレベルとなっている期間のみが、上位ビットラッチ可能範囲となり、残りの期間はスキュー許可範囲となる。この例では、スキュー許可範囲は１５ＬＳＢに相当する時間（ｔ１×１５）となる。すなわち、スキューにより生じる上位ビットカウンタ信号ＧＲ＜ｎ：４＞の変動が、１５ＬＳＢに相当する期間まで緩和されることになる。
【０１０５】
実施の形態３においても、実施の形態２と同様に、アンド回路１２＿４に供給される下位ビットカウンタ信号の組み合わせを変更することにより、上位ビットカウンタ信号の変動する範囲に応じて、上位ビットラッチ可能範囲を変更することができる。
【０１０６】
（実施の形態４）
図１４は、実施の形態４に係わるイメージセンサの構成を示すブロック図である。図１４は、図１と類似しているので、主に相異点を説明する。相異点は、図１４では、図１のカウンタ回路５が、高速カウンタ回路５＿１と低速デジタル回路５＿２とによって構成され、カウンタ信号線ＣＴＬが、多相クロック信号線ＨＭＬと低速信号線ＬＣＬとによって構成されている点である。
【０１０７】
制御回路からのクロック信号ＣＬＫは、高速カウンタ回路５＿１に供給される。高速カウンタ回路５＿１は、供給されたクロック信号ＣＬＫに基づいて、例えば、１ＬＳＢに相当する時間だけ位相が異なる多相クロック信号を生成し、多相クロック信号線ＨＭＬに供給する。多相クロック信号線ＨＭＬは、画素部３の各列に対応して配置されているＡ／Ｄ変換回路６により構成されたカラム部を延在するように配置され、各Ａ／Ｄ変換回路６に接続されている。各Ａ／Ｄ変換回路６においては、多相クロック信号線ＨＭＬを伝播する多相クロック信号を、実施の形態１で説明した下位ビットカウンタ信号として用いる。
【０１０８】
高速カウンタ回路５＿１は、例えばＣＭＯＳトランジスタを用いたＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）回路により構成されている。多相クロック信号は、互いに同じ周波数で、位相のみが異なる複数のクロック信号によって構成されている。多相クロック信号を構成するクロック信号の数は、比較的少ないため、カラム部におけるスキューの調整も容易である。
【０１０９】
低速デジタル回路５＿２は、前記多相クロック信号に基づいて動作するデジタル回路、例えばバイナリカウンタ等によって構成されている。低速デジタル回路５＿２によって形成された低速信号は、カラム部に配置された低速信号線ＬＣＬに供給される。カラム部に配置されている各Ａ／Ｄ変換回路６は、低速信号線ＬＣＬを伝播する低速信号を、実施の形態１で説明した上位ビットカウンタ信号として用いる。上位ビットカウンタ信号は、周期的に変化する信号であるが、その周波数は、下位ビットカウンタ信号を構成する多相クロック信号の周波数よりも低いため、カラム部において細かくスキューを調整する必要はない。また、各Ａ／Ｄ変換回路６は、例えば実施の形態１で説明したように、下位ビットラッチ回路１１、判定回路１２および上位ビットラッチ回路１３を備えているため、多相クロック信号と低速信号との間または／および低速信号間に遅延差が生じていても、誤動作等の発生を防ぐことが可能である。
【０１１０】
（実施の形態５）
図１５は、実施の形態５に係わるカラムＡ／Ｄ変換回路の構成を示すブロック図である。図１５は、図２に類似しているので、主に相異点を説明する。図１５では、図２に示した各Ａ／Ｄ変換回路６に、位相分割回路３０と、最下位ビットラッチ回路３１が追加されていることが、主な相異点である。また、図１６は、実施の形態５に係わるＡ／Ｄ変換回路の動作を示すタイミング図である。
【０１１１】
位相分割回路３０は、下位ビットカウンタ信号ＪＣ＜３：０＞を入力し、下位ビットカウンタ信号の位相を分割した信号を位相分割信号（分割ビットカウンタ信号）３２として生成する。位相分割回路３０は、例えばＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｍｉｒｒｏｒ  Ｄｅｌａｙ）回路等を用いて、多相クロック信号である下位ビットカウンタ信号ＪＣ＜３：０＞の位相を二等分する。位相分割回路３０は、例えば、下位ビットカウンタ信号ＪＣ＜３＞とＪＣ＜０＞との間の位相差を二等分して、二等分したタイミングで、位相分割信号３２の電圧を立ち上げ、下位ビットカウンタ信号ＪＣ＜０＞とＪＣ＜１＞との間の位相差を二等分したタイミングで、位相分割信号３２の電圧を立ち下げる。位相分割回路３０が、このような動作を繰り返すことにより、図１６に示すように、１周期が時間ｔ１×２で、下位ビットカウンタ信号ＪＣ＜３：０＞の変化から、時間ｔ１の半分の時間ｔ２だけずれたタイミングで、電圧が変化する位相分割信号３２が生成される。
【０１１２】
位相分割信号３２は、下位ビットカウンタ信号ＪＣ＜３：０＞に比べて高速であるため、長距離の伝送には適さない。そのため、実施の形態５では、各Ａ／Ｄ変換回路６が、位相分割回路３０を備えている。各Ａ／Ｄ変換回路６ごとに位相分割回路３０を設けると、面積が増加し、消費電力も増加することになるが、１〜数百のＡ／Ｄ変換回路６に対して、１つの共通な位相分割回路３０を設けることが望ましい。
【０１１３】
最下位ビットラッチ回路３１には、下位ビットラッチ信号１４と位相分割回路３０から位相分割信号３２が供給されている。最下位ビットラッチ回路３１は、下位ビットラッチ信号１４のロウレベルへの変化に応答して、供給されている位相分割信号３２をラッチし、出力線２１へ出力する。
【０１１４】
下位ビットラッチ信号１４がロウレベルに変化したとき、そのときの下位ビットカウンタ信号ＪＣ＜３：０＞と、そのときの位相分割信号３２が、出力線２１に供給されることになる。これにより、Ａ／Ｄ変換回路６において変換可能な最小入力電圧（最小変化量）ＬＳＢに相当する時間は、時間ｔ１の半分の時間ｔ２となる。この場合、図１６に示すように、スキュー許可範囲は、時間ｔ２×１４となり、上位ビットラッチ可能範囲は、時間ｔ２×２となる。
【０１１５】
実施の形態５によれば、Ａ／Ｄ変換回路６によってデジタル信号へ変換可能な最小入力電圧を、実施の形態１に比べて半分にすることができ、分解能を向上させることが可能である。また、実施の形態１に比べて高速化を図ることも可能である。
【０１１６】
なお、例えば実施の形態１では、上位ビットカウンタ信号が、ＧＲ＜ｎ：３＞となっており、下位ビットカウンタ信号が、ＪＣ＜３：０＞となっている。そのため、例えば図７に示すように、０〜３２のカウンタ値を表すのに７つのカウンタ信号が必要とされる。同じカウント値を、グレイコードで表せるようにする場合、図２３に示すように６つのカウンタ信号によって表すことができ、カウンタ信号の数を低減することが可能である。しかしながら、上位ビットカウンタ信号と下位ビットカウンタ信号とに分けることにより、実施の形態で述べたように、上位ビットカウンタ信号がスキューにより変動することを許容するスキュー許容範囲を設けることが可能となり、Ａ／Ｄ変換回路の特性が劣化するのを防ぐことが可能である。
【０１１７】
図１５では、下位ビットラッチ回路１１と最下位ビットラッチ回路３１とが、別々に示されているが、最下位ビットラッチ回路３１は、下位ビットラッチ回路１１に統合して、１つの下位ビットラッチ回路としてもよい。
【０１１８】
図２において、ジョンソンカウンタ１８は、下位ビットカウンタ信号を送信する下位カウンタ回路と見なすことができる。この場合、バイナリカウンタ２９とバイナリグレイ変換回路２０とによって、上位ビットカウンタ信号を送信する上位カウンタ回路が構成されていると見なすことができる。また、複数のＡ／Ｄ変換回路と、上位ビットカウンタ信号および下位ビットカウンタ信号を伝達するカウンタ信号線とによって、カラム変換部が構成されていると見なすことができる。
【０１１９】
実施の形態１〜５によれば、少数の下位ビットカウンタ信号に対して遅延時間の調整を行うことにより、スキューによるＡ／Ｄ変換回路の特性の劣化を防ぐことが可能であり、Ａ／Ｄ変換回路を高速に動作させることが可能となる。その結果として、イメージセンサの高フレームレート化、高画質化、多画素化を図ることが可能となる。さらに、下位ビットカウンタ信号を生成するカウンタ回路として、ジョンソンカウンタを用いることにより、遅延時間の調整を減らしながら、遅延時間の変動が少ない下位ビットカウンタ信号を生成することが可能であり、容易に高速動作が可能なＡ／Ｄ変換回路を提供することが可能となる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２１】
１  制御回路
２  行操作回路
３  画素部
４  参照電圧生成回路
５  カウンタ回路
６  Ａ／Ｄ変換回路
７  カラムＡ／Ｄ変換回路
１０  比較回路
１１  下位ビットラッチ回路
１２、１２−１、１２−４  判定回路
１２＿１  Ｄ−ＦＦ
１２＿２、１２＿３、１２＿４  アンド回路
１３  上位ビットラッチ回路
１４  下位ビットラッチ信号
１５  上位ビットラッチ信号
１８  ジョンソンカウンタ
１９  バイナリカウンタ
２０  バイナリグレイ変換回路
１００  イメージセンサ
ＪＣ＜３：０＞、ＪＣ＜７：０＞  下位ビットカウンタ信号
ＧＲ＜ｎ：３＞，ＧＲ＜ｎ：４＞  上位ビットカウンタ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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