(57)【要約】【課題】差動増幅型の固体撮像装置において、更なる性能の改善を図ることができる固体撮像装置を提供する。【解決手段】固体撮像装置は、行列状に配列された画素を有する画素アレイ部と、前記画素アレイ部の周辺に配置された周辺回路と、を備え、前記画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、前記画素のうちの読出し画素及び参照画素は差動増幅器を構成し、前記参照画素は、同一行、同一列又は隣接列に複数配置され、前記複数の参照画素は、前記リセットトランジスタのドレイン又はソースに接続された参照側のリセット入力線、前記選択トランジスタのドレインに接続された参照側の出力信号線、前記増幅トランジスタのソースに接続された電流供給線のうちの少なくともいずれかを共有する。【選択図】図２
2020188441.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された画素を有する画素アレイ部と、
前記画素アレイ部の周辺に配置された周辺回路と、
を備え、
前記画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、
前記画素のうちの読出し画素及び参照画素は差動増幅器を構成し、
前記参照画素は、同一行、同一列又は隣接列に複数配置され、
前記複数の参照画素は、前記リセットトランジスタのドレイン又はソースに接続された参照側のリセット入力線、前記選択トランジスタのドレインに接続された参照側の出力信号線、前記増幅トランジスタのソースに接続された電流供給線のうちの少なくともいずれかを共有する、
固体撮像装置。
【請求項２】
前記読出し画素は、同一行、同一列又は隣接列に複数配置され、
前記複数の読出し画素は、前記リセットトランジスタのドレイン又はソースに接続された読出し側のリセット入力線を共有する、
請求項１に記載の固体撮像装置。
【請求項３】
前記読出し画素は複数同時に選択され、
前記周辺回路は、前記同時に選択される読出し画素のそれぞれの、前記リセットトランジスタのドレイン又はソースに接続された読出し側のリセット入力線と、前記選択トランジスタのドレインに接続された読出し側の出力信号線とを短絡するスイッチを更に備え、
前記同時に選択された読出し画素を順次リセットする、
請求項１に記載の固体撮像装置。
【請求項４】
前記同時に選択された読出し画素のうちの一方のリセットレベルを読み出すと同時に、前記同時に選択された読出し画素のうちの他方の信号レベルを読み出す、
請求項３に記載の固体撮像装置。
【請求項５】
前記参照画素のリセットトランジスタのソースは前記参照画素の浮遊拡散領域に接続され、
前記参照画素のリセットトランジスタのドレインは前記参照側のリセット入力線に接続され、
前記読出し画素のリセットトランジスタのソースは前記読出し画素の浮遊拡散領域に接続され、
前記読出し画素のリセットトランジスタのドレインは読出し側の出力信号線に接続され、
前記参照画素は、前記画素アレイ部の特定の行に固定されている、
請求項１に記載の固体撮像装置。
【請求項６】
前記参照画素の浮遊拡散領域は、前記参照側のリセット入力線からリセット電圧を供給し、
前記読出し画素の浮遊拡散領域は、前記リセットトランジスタを介して前記浮遊拡散領域と前記読出し側の出力信号線とを接続して負帰還ループを構成してリセット電圧を供給する、
請求項５に記載の固体撮像装置。
【請求項７】
前記周辺回路は、前記画素の増幅トランジスタの動作点を、ソースフォロア型の読出しと差動増幅型の読出しとで切り替える切り替え部を有し、
前記切り替え部は、前記ソースフォロア型の読出し時に前記読出し側の出力信号線を電源電位に短絡するスイッチを有する、
請求項１に記載の固体撮像装置。
【請求項８】
前記参照画素は、前記参照画素の浮遊拡散領域にソースが接続され、且つ前記電流供給線にドレインが接続された他のリセットトランジスタを更に有する、
請求項７に記載の固体撮像装置。
【請求項９】
同一行又は同一列で互いに隣接する前記画素は、前記増幅トランジスタのソース拡散層を共有する、
請求項１に記載の固体撮像装置。
【請求項１０】
同一行又は同一列で互いに隣接する前記画素は、前記リセットトランジスタのドレイン拡散層を共有する、
請求項１に記載の固体撮像装置。
【請求項１１】
同一行又は同一列で互いに隣接する前記画素において、前記浮遊拡散領域、前記リセットトランジスタ、前記増幅トランジスタ及び前記選択トランジスタの配置が線対称である、
請求項９に記載の固体撮像装置。
【請求項１２】
前記画素アレイ部において、同一行又は同一列に配置された複数の前記画素の浮遊拡散領域が連結されている、
請求項１に記載の固体撮像装置。
【請求項１３】
前記画素アレイ部が、同一行又は同一列に配置された複数の前記画素の浮遊拡散領域を連結するスイッチを更に備える、
請求項１に記載の固体撮像装置。
【請求項１４】
前記スイッチにより前記浮遊拡散領域が連結される前記画素は、当該画素の選択トランジスタのドレインに接続される出力信号線を共有する、
請求項１３に記載の固体撮像装置。
【請求項１５】
前記スイッチにより前記浮遊拡散領域が連結された前記画素の前記選択トランジスタを同時にオンする、
請求項１３に記載の固体撮像装置。
【請求項１６】
前記周辺回路は、複数の前記読出し画素のそれぞれの選択トランジスタのドレインに接続された共通の読出し側の出力信号線に接続された２系統以上のサンプルホールド回路を有する、
請求項１に記載の固体撮像装置。
【請求項１７】
行列状に配列された画素を有する画素アレイ部と、
前記画素アレイ部の周辺に配置された周辺回路と、
を備え、
前記画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、
前記画素のうちの読出し画素及び参照画素は差動増幅器を構成し、
前記参照画素のリセットトランジスタのソースは前記参照画素の浮遊拡散領域に接続され、
前記参照画素のリセットトランジスタのドレインはリセット入力線に接続され、
前記読出し画素のリセットトランジスタのソースは前記読出し画素の浮遊拡散領域に接続され、
前記読出し画素のリセットトランジスタのドレインは出力信号線に接続され、
前記参照画素は、前記画素アレイ部の特定の行に固定されている、
固体撮像装置。
【請求項１８】
行列状に配列された画素を有する画素アレイ部と、前記画素アレイ部の周辺に配置された周辺回路とを有する固体撮像装置と、
前記固体撮像装置からの画像信号の信号処理を行う信号処理回路と、
を備える電子機器であって、
前記画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、
前記画素のうちの読出し画素及び参照画素は差動増幅器を構成し、
前記参照画素は、同一行、同一列又は隣接列に複数配置され、
前記複数の参照画素は、前記リセットトランジスタのドレイン又はソースに接続された参照側のリセット入力線、前記選択トランジスタのドレインに接続された参照側の出力信号線、前記増幅トランジスタのソースに接続された電流供給線のうちの少なくともいずれかを共有する、電子機器。
【請求項１９】
行列状に配列された画素を有する画素アレイ部と、前記画素アレイ部の周辺に配置された周辺回路とを有する固体撮像装置と、
前記固体撮像装置からの画像信号の信号処理を行う信号処理回路と、
を備える電子機器であって、
前記画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、
前記画素のうちの読出し画素及び参照画素は差動増幅器を構成し、
前記参照画素のリセットトランジスタのソースは前記参照画素の浮遊拡散領域に接続され、
前記参照画素のリセットトランジスタのドレインはリセット入力線に接続され、
前記読出し画素のリセットトランジスタのソースは前記読出し画素の浮遊拡散領域に接続され、
前記読出し画素のリセットトランジスタのドレインは出力信号線に接続され、
前記参照画素は、前記画素アレイ部の特定の行に固定されている、
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示に係る技術（本技術）は、固体撮像装置及び電子機器に関する。
【背景技術】
【０００２】
従来、増幅トランジスタを用いたソースフォロア回路による読出しを行うソースフォロア型のＣＭＯＳイメージセンサ（ＣＩＳ）が知られている。また、ソースフォロア型のＣＩＳと比較して、ゲインが大きく変換効率を大幅に高くすることができる差動増幅型のＣＩＳが提案されている（特許文献１〜３及び非特許文献１参照）。差動増幅型のＣＩＳでは、画素信号が読み出される読出し画素と、画素信号が読み出されない参照画素とにより差動増幅器を構成し、差動増幅器により差動増幅された画素信号を読み出す。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７１２８０号公報
【特許文献２】国際公開第２０１７／１７９３１９号
【特許文献３】特開２００３−２５９２１８号公報
【非特許文献】
【０００４】
【非特許文献１】西村佳壽子、他１１名  著，"An 8K4K Resolution 60fps 450ke- Saturation Signal Organic Photoconductive Film Global Shutter CMOS Image Sensor with In-Pixel Noise Canceller”，国際固体素子回路会議(ISSCC)，米国電気電子学会（IEEE），Digest of Technical Papers，82-83頁，2018年
【発明の概要】
【発明が解決しようとする課題】
【０００５】
差動増幅型のＣＩＳにおいては、更なる性能の改善が求められている。
【０００６】
本技術は、差動増幅型の固体撮像装置において、更なる性能の改善を図ることができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本技術の一態様に係る固体撮像装置は、行列状に配列された画素を有する画素アレイ部と、画素アレイ部の周辺に配置された周辺回路と、を備え、画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、画素のうちの読出し画素及び参照画素は差動増幅器を構成し、参照画素は、同一行、同一列又は隣接列に複数配置され、複数の参照画素は、リセットトランジスタのドレイン又はソースに接続されたリセット入力線、選択トランジスタのドレインに接続された出力信号線、増幅トランジスタのソースに接続された電流供給線のうちの少なくともいずれかを共有する、固体撮像装置であることを要旨とする。
【０００８】
本技術の他の態様に係る固体撮像装置は、行列状に配列された画素を有する画素アレイ部と、画素アレイ部の周辺に配置された周辺回路と、を備え、画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、画素のうちの読出し画素及び参照画素は差動増幅器を構成し、参照画素のリセットトランジスタのソースは浮遊拡散領域に接続され、参照画素のリセットトランジスタのドレインはリセット入力線に接続され、読出し画素のリセットトランジスタのソースは浮遊拡散領域に接続され、読出し画素のリセットトランジスタのドレインは出力信号線に接続され、参照画素は、画素アレイ部の特定の行に固定されている、固体撮像装置であることを要旨とする。
【０００９】
本技術の他の態様に係る電子機器は、行列状に配列された画素を有する画素アレイ部と、画素アレイ部の周辺に配置された周辺回路とを有する固体撮像装置と、固体撮像装置からの画像信号の信号処理を行う信号処理回路と、を備える電子機器であって、画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、画素のうちの読出し画素及び参照画素は差動増幅器を構成し、参照画素は、同一行、同一列又は隣接列に複数配置され、複数の参照画素は、リセットトランジスタのドレイン又はソースに接続されたリセット入力線、選択トランジスタのドレインに接続された出力信号線、増幅トランジスタのソースに接続された電流供給線のうちの少なくともいずれかを共有する、電子機器であることを要旨とする。
【００１０】
本技術の他の態様に係る電子機器は、行列状に配列された画素を有する画素アレイ部と、画素アレイ部の周辺に配置された周辺回路とを有する固体撮像装置と、固体撮像装置からの画像信号の信号処理を行う信号処理回路と、を備える電子機器であって、画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、画素のうちの読出し画素及び参照画素は差動増幅器を構成し、参照画素のリセットトランジスタのソースは浮遊拡散領域に接続され、参照画素のリセットトランジスタのドレインはリセット入力線に接続され、読出し画素のリセットトランジスタのソースは浮遊拡散領域に接続され、読出し画素のリセットトランジスタのドレインは出力信号線に接続され、参照画素は、画素アレイ部の特定の行に固定されている、電子機器であることを要旨とする。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成図である。
【図２】図２は、第１実施形態に係る固体撮像装置の一部の回路図である。
【図３】図３は、第１実施形態に係る画素の回路図である。
【図４】図４は、第１実施形態に係る固体撮像装置の一部の回路図である。
【図５】図５は、第１実施形態に係る固体撮像装置の読み出し動作を説明するためのタイミングチャートである。
【図６】図６は、第１実施形態の第１変形例に係る固体撮像装置の一部の回路図である。
【図７】図７は、第１実施形態の第２変形例に係る固体撮像装置の一部の回路図である。
【図８】図８は、第１実施形態の第３変形例に係る固体撮像装置の一部の回路図である。
【図９】図９は、第１実施形態の第４変形例に係る固体撮像装置の一部の回路図である。
【図１０】図１０は、第１実施形態の第４変形例に係る固体撮像装置の一部の回路図である。
【図１１】図１１は、第１実施形態の第４変形例に係る固体撮像装置の読み出し動作を説明するためのタイミングチャートである。
【図１２】図１２は、第１実施形態の第５変形例に係る固体撮像装置の一部の回路図である。
【図１３】図１３は、第１実施形態の第５変形例に係る固体撮像装置の読み出し動作を説明するためのタイミングチャートである。
【図１４】図１４は、第２実施形態に係る固体撮像装置の一部の差動増幅型の読み出しの状態の回路図である。
【図１５】図１５は、第２実施形態に係る固体撮像装置の一部のソースフォロア型の読み出しの状態の回路図である。
【図１６】図１６は、第２実施形態に係る固体撮像装置の一部の差動増幅型の読み出しの状態の回路図である。
【図１７】図１７は、第２実施形態に係る固体撮像装置の差動増幅型の読み出し動作を説明するためのタイミングチャートである。
【図１８】図１８は、第２実施形態に係る固体撮像装置のソースフォロア型の読み出しの状態の回路図である。
【図１９】図１９は、第２実施形態に係る固体撮像装置のソースフォロア型の読み出しの動作を説明するためのタイミングチャートである。
【図２０】図２０は、第２実施形態の変形例に係る固体撮像装置の一部の差動増幅型の読み出しの状態の回路図である。
【図２１】図２１は、第２実施形態の変形例に係る固体撮像装置の一部の差動増幅型の読み出しの状態の回路図である。
【図２２】図２２は、第２実施形態の変形例に係る固体撮像装置の差動増幅型の読み出しの読み出し動作を説明するためのタイミングチャートである。
【図２３】図２３は、第２実施形態の変形例に係る固体撮像装置のソースフォロア型の読み出しの状態の回路図である。
【図２４】図２４は、第２実施形態の変形例に係る固体撮像装置のソースフォロア型の読み出しの動作を説明するためのタイミングチャートである。
【図２５】図２５は、第３実施形態に係る固体撮像装置の一部の回路図である。
【図２６】図２６は、第３実施形態に係る固体撮像装置の一部の概略平面図である。
【図２７】図２７は、第３実施形態の第１変形例に係る固体撮像装置の一部の概略平面図である。
【図２８】図２８は、第３実施形態の第２変形例に係る固体撮像装置の一部の回路図である。
【図２９】図２９は、第３実施形態の第２変形例に係る固体撮像装置の一部の概略平面図である。
【図３０Ａ】図３０Ａは、第３実施形態の第３変形例に係る固体撮像装置の一部の概略平面図である。
【図３０Ｂ】図３０Ｂは、第３実施形態の第３変形例に係る固体撮像装置の他の一部の概略平面図である。
【図３１】図３１は、第３実施形態の第４変形例に係る固体撮像装置の一部の概略平面図である。
【図３２】図３２は、第４実施形態に係る固体撮像装置の一部の回路図である。
【図３３】図３３は、第４実施形態に係る固体撮像装置の読み出し動作を説明するためのタイミングチャートである。
【図３４】図３４は、第５実施形態に係る固体撮像装置の一部の回路図である。
【図３５】図３５は、第５実施形態の第１変形例に係る固体撮像装置の一部の回路図である。
【図３６Ａ】図３６Ａは、並列接続された増幅トランジスタの寄生容量を示す回路図である。
【図３６Ｂ】図３６Ｂは、増幅トランジスタの寄生容量を示す回路図である。
【図３７】図３７は、第５実施形態の第２変形例に係る固体撮像装置の一部の回路図である。
【図３８】図３８は、第５実施形態の第３変形例に係る固体撮像装置の一部の回路図である。
【図３９】図３９は、第５実施形態の第４変形例に係る固体撮像装置の一部の回路図である。
【図４０】図４０は、第５実施形態の第５変形例に係る固体撮像装置の一部の回路図である。
【図４１】図４１は、第５実施形態の第６変形例に係る固体撮像装置の一部の回路図である。
【図４２】図４２は、第６実施形態に係る固体撮像装置の表面照射型ＣＩＳへの適用例を示す概略断面図である。
【図４３】図４３は、第６実施形態に係る固体撮像装置の裏面照射型ＣＩＳへの適用例を示す概略断面図である。
【図４４】図４４は、第６実施形態に係る固体撮像装置の裏面照射型ＣＩＳへの適用例を示す概略図である。
【図４５】図４５は、第６実施形態に係る固体撮像装置の裏面照射型ＣＩＳへの適用例を示す概略図である。
【図４６】図４６は、第６実施形態に係る固体撮像装置の電子機器への適用例を示す概略図である。
【発明を実施するための形態】
【００１２】
以下において、図面を参照して本技術の第１〜第６実施形態を説明する。以下の説明で参照する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【００１３】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１４】
（第１実施形態）
上述したように、従来のソースフォロア型のＣＩＳと比較して、ゲインが大きく変換効率を大幅に高くすることができる差動増幅型のＣＩＳが提案されている。差動増幅型のＣＩＳでは、ソースフォロア型のＣＩＳと比較して、垂直信号線の本数が多く、配線面積を取るため、画素を微細化する上で障壁となる。また、高速化のために、複数行から同時に読み出す場合にも問題となる。そこで、第１実施形態では、差動増幅型の固体撮像装置において、垂直信号線の本数を削減することができる固体撮像装置を説明する。
【００１５】
＜固体撮像装置の構成＞
第１実施形態に係る固体撮像装置として、ＣＩＳを例示する。ＣＩＳは、被写体からの入射光（像光）を取り込んで、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【００１６】
第１実施形態に係る固体撮像装置は、図１に示すように、画素アレイ部１及び周辺回路（２，３，４，５，６，７）を備える。第１実施形態に係る固体撮像装置は、図１に示した構成を１枚の基板で構成してもよく、複数の基板を貼り合わせた積層構造で構成してもよい。
【００１７】
画素アレイ部１は、２次元の行列状（マトリクス状）に配列された複数の画素を有する。複数の画素のそれぞれは、入射光量に応じた電荷量を光電変換して内部に蓄積し、信号として出力可能な光電変換部を有する。光電変換部は、例えばフォトダイオードで構成されている。画素アレイ部１には、画素行ごとに画素駆動配線８が接続され、画素列ごとに垂直信号線９が接続されている。画素駆動配線８は、転送信号、選択信号及びリセット信号等が入力される配線群で構成されている。垂直信号線９は、出力信号線、リセット入力線及び電流供給線等の配線群で構成されている。
【００１８】
周辺回路（２，３，４，５，６，７）は、垂直駆動部２、カラム読出し回路部３、カラム信号処理部４、水平駆動部５、信号処理部６及びシステム制御部７を含む。垂直駆動部２は、例えばシフトレジスタやアドレスデコーダ等で構成される。垂直駆動部２は、画素駆動配線８を順次選択し、選択した画素駆動配線８に画素を駆動するためのパルスを供給し、各画素を行単位で駆動する。
【００１９】
カラム読出し回路部３は、定電流を供給する回路や、カレントミラー回路等を画素列ごとに有し、画素アレイ部１の画素内のトランジスタと共に差動増幅器を構成する。カラム読出し回路部３は、画素アレイ部１から信号を垂直信号線９に読み出す。
【００２０】
カラム信号処理部４は、例えば、画素列ごとに配置されており、１行分の画素から出力される信号に対して画素列ごとに信号処理を行う。例えば、カラム信号処理部４は、相関２重サンプリング（ＣＤＳ）及びアナログ・デジタル（ＡＤ）変換等の信号処理を行う。ＣＤＳは、画素から２回に亘って信号を読出し、それらの差分を画素データとして求めることにより、固定パターンノイズを低減する処理である。１回目に読み出される信号は例えばリセットレベルであり、Ｐ相レベルと呼ばれる。２回目に読み出される信号は例えば信号レベルであり、Ｄ相レベルと呼ばれる。
【００２１】
水平駆動部５は、例えばシフトレジスタやアドレスデコーダ等で構成される。水平駆動部５は、水平走査パルスをカラム信号処理部４に順次出力して、カラム信号処理部４を順番に選択し、選択したカラム信号処理部４に、信号処理が行われた画素信号を出力させる。信号処理部６は、カラム信号処理部４から出力される画素信号に対し信号処理を行い、信号処理が行われた画像データを出力する。
【００２２】
システム制御部７は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づき、垂直駆動部２、カラム読出し回路部３、カラム信号処理部４、及び水平駆動部５等の動作の基準となるクロック信号や制御信号を生成し、生成したクロック信号や制御信号を、垂直駆動部２、カラム読出し回路部３、カラム信号処理部４及び水平駆動部５等に出力する。
【００２３】
画素アレイ部１は、図２に示すように、行方向（水平方向）及び列方向（垂直方向）に配列された複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1，Ｘi+4,k+1，Ｘi+5,k+1を有する。行方向は、図２の左右方向として定義され、列方向は、図２の上下方向として定義される。図２では、ｋ（ｋは整数），ｋ＋１列目で且つｉ（ｉは整数）行目〜ｉ＋５行目の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1，Ｘi+4,k+1，Ｘi+5,k+1を模式的に示し、その他の画素の図示を省略している。また、図２以降の回路図で示す「Ｉ」「２I」「４I」等の表記と矢印は、電流の大きさと流れを示している。
【００２４】
図２に示した画素Ｘi,kは、図３に示すように、入射光を光電変換するフォトダイオードＰＤで構成された光電変換部と、光電変換された信号電荷を制御する複数の画素トランジスタ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）とを有する。複数の画素トランジスタ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）は、例えば、転送トランジスタＴ１、リセットトランジスタＴ２、選択トランジスタＴ３及び増幅トランジスタＴ４を含む。転送トランジスタＴ１、リセットトランジスタＴ２、選択トランジスタＴ３及び増幅トランジスタＴ４は、例えばｎチャネルＭＯＳトランジスタで構成される。
【００２５】
図３に示すように、フォトダイオードＰＤのアノードは接地され、フォトダイオードＰＤのカソードは転送トランジスタＴ１のソースに接続されている。転送トランジスタＴ１のドレインは浮遊拡散領域（フローティング・ディフュージョン）ＦＤに接続されている。転送トランジスタＴ１のゲートには転送信号ＴＲＧiが印加される。転送トランジスタＴ１は、転送信号ＴＲＧiに基づき、フォトダイオードＰＤで生成された信号電荷を浮遊拡散領域ＦＤに転送する。
【００２６】
浮遊拡散領域ＦＤは、リセットトランジスタＴ２のソースと、増幅トランジスタＴ４のゲートに接続されている。浮遊拡散領域ＦＤは、転送トランジスタＴ１により転送された電荷を蓄積する。浮遊拡散領域ＦＤに蓄積された電荷量に応じて、浮遊拡散領域ＦＤの電位は変調される。
【００２７】
増幅トランジスタＴ４のソースは電流供給線ＶＣＯＭkに接続され、増幅トランジスタＴ４のドレインは選択トランジスタＴ３のソースに接続されている。増幅トランジスタＴ４は、浮遊拡散領域ＦＤの電位を増幅し、浮遊拡散領域ＦＤの電位に応じた電流を出力信号線ＶＳＬ０kに出力する。
【００２８】
選択トランジスタＴ３のドレインは出力信号線ＶＳＬ０kに接続されている。選択トランジスタＴ３のゲートには選択信号ＳＥＬiが印加される。選択トランジスタＴ３は、選択信号ＳＥＬiに基づき、画素Ｘi,kを読出し画素として選択する。
【００２９】
リセットトランジスタＴ２のドレインはリセット入力線ＶＲＤ０kに接続されている。リセットトランジスタＴ２のゲートには、リセット信号ＲＳＴiが印加される。リセットトランジスタＴ２は、リセット信号ＲＳＴiに基づき、浮遊拡散領域ＦＤに蓄積されていた電荷を排出（リセット）する。なお、フォトダイオードＰＤの極性が逆の場合には、リセットトランジスタＴ２のソース及びドレインを逆に接続してよい。その場合、リセットトランジスタＴ２のドレインが浮遊拡散領域ＦＤに接続され、リセットトランジスタＴ２のソースがリセット入力線ＶＲＤ０kに接続されている。
【００３０】
図２に示した画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1，Ｘi+4,k+1，Ｘi+5,k+1も、図３に示した画素Ｘi,kと同様の構成を有する。
【００３１】
図２に示すように、同一行であるｉ行目の画素Ｘi,k，Ｘi,k+1のそれぞれにおいて、転送トランジスタのゲートには転送信号ＴＲＧiが印加され、リセットトランジスタのゲートにはリセット信号ＲＳＴiが印加され、選択トランジスタのゲートには選択信号ＳＥＬiが印加される。同一行であるｉ＋１行目の画素Ｘi+1,k，Ｘi+1,k+1のそれぞれにおいて、転送トランジスタのゲートには転送信号ＴＲＧi+1が印加され、リセットトランジスタのゲートにはリセット信号ＲＳＴi+1が印加され、選択トランジスタのゲートには選択信号ＳＥＬi+1が印加される。
【００３２】
同一行であるｉ＋２行目の画素Ｘi+2,k，Ｘi+2,k+1のそれぞれにおいて、転送トランジスタのゲートには転送信号ＴＲＧi+2が印加され、リセットトランジスタのゲートにはリセット信号ＲＳＴi+2が印加され、選択トランジスタのゲートには選択信号ＳＥＬi+2が印加される。同一行であるｉ＋３行目の画素Ｘi+3,k，Ｘi+3,k+1のそれぞれにおいて、転送トランジスタのゲートには転送信号ＴＲＧi+3が印加され、リセットトランジスタのゲートにはリセット信号ＲＳＴi+3が印加され、選択トランジスタのゲートには選択信号ＳＥＬi+3が印加される。
【００３３】
同一行であるｉ＋４行目の画素Ｘi+4,k，Ｘi+4,k+1のそれぞれにおいて、転送トランジスタのゲートには転送信号ＴＲＧi+4が印加され、リセットトランジスタのゲートにはリセット信号ＲＳＴi+4が印加され、選択トランジスタのゲートには選択信号ＳＥＬi+4が印加される。同一行であるｉ＋５行目の画素Ｘi+5,k，Ｘi+5,k+1のそれぞれにおいて、転送トランジスタのゲートには転送信号ＴＲＧi+5が印加され、リセットトランジスタのゲートにはリセット信号ＲＳＴi+5が印加され、選択トランジスタのゲートには選択信号ＳＥＬi+5が印加される。
【００３４】
第１実施形態に係る固体撮像装置は、信号電荷の読出しを行う読出し画素と、信号電荷なしの基準電圧を与える参照画素との対（差動対）により差動増幅器を構成する。例えば、読出し画素は、複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1，Ｘi+4,k+1，Ｘi+5,k+1から順次選択される。参照画素は、読出し画素に追従するように複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1，Ｘi+4,k+1，Ｘi+5,k+1から順次選択されてよく、或いは予め固定されていてもよい。ここでは、図２にハッチングを付して模式的に示すように、画素Ｘi,k，Ｘi+3,k，Ｘi,k+1，Ｘi+3,k+1が参照画素として選択され、画素Ｘi+1,k，Ｘi+2,k，Ｘi+1,k+1，Ｘi+2,k+1が読出し画素として選択された場合を説明する。
【００３５】
ｋ列目の読出し画素Ｘi+1,k，Ｘi+2,kのリセットトランジスタのドレインには、リセット入力線ＶＲＤ１k，ＶＲＤ２kがそれぞれ接続されている。読出し画素Ｘi+1,k，Ｘi+2,kの選択トランジスタのドレインには、出力信号線ＶＳＬ１ｋ，ＶＳＬ２ｋがそれぞれ接続されている。読出し画素Ｘi+1,k，Ｘi+2,kの増幅トランジスタのソースには、共通の電流供給線ＶＣＯＭｋが接続されている。ｋ列目の参照画素Ｘi,k，Ｘi+3,kのリセットトランジスタのドレインには、共通のリセット入力線ＶＲＤ０ｋが接続されている。参照画素Ｘi,k，Ｘi+3,kの選択トランジスタのドレインには、共通の出力信号線ＶＳＬ０ｋが接続されている。参照画素Ｘi,k，Ｘi+3,kの増幅トランジスタのソースには、共通の電流供給線ＶＣＯＭｋが接続されている。
【００３６】
ｋ＋１列目の読出し画素Ｘi+1,k+1，Ｘi+2,k+1のリセットトランジスタのドレインには、リセット入力線ＶＲＤ１ｋ+1，ＶＲＤ２ｋ+1がそれぞれ接続されている。読出し画素Ｘi+1,k+1，Ｘi+2,k+1の選択トランジスタのドレインには、出力信号線ＶＳＬ１ｋ+1，ＶＳＬ２ｋ+1がそれぞれ接続されている。読出し画素Ｘi+1,k+1，Ｘi+2,k+1の増幅トランジスタのソースには、共通の電流供給線ＶＣＯＭｋ+1が接続されている。ｋ＋１列目の参照画素Ｘi,k+1，Ｘi+3,k+1のリセットトランジスタのドレインには、共通のリセット入力線ＶＲＤ０ｋ+1が接続されている。参照画素Ｘi,k+1，Ｘi+3,k+1の選択トランジスタのドレインには、共通の出力信号線ＶＳＬ０ｋ+1が接続されている。参照画素Ｘi,k+1，Ｘi+3,k+1の増幅トランジスタのソースには、共通の電流供給線ＶＣＯＭｋ+1が接続されている。
【００３７】
カラム読出し回路部３は、ｋ，ｋ＋１列ごとに対応した構成を有する。カラム読出し回路部３は、ｋ列目に対応する構成として、リセット電圧Ｖrstとリセット入力線ＶＲＤ０ｋ，ＶＲＤ１ｋ，ＶＲＤ２ｋとの間に配置されたスイッチＭ０ｋを有する。スイッチＭ０ｋは、リセット電圧Ｖrstの接続先をリセット入力線ＶＲＤ０ｋ，ＶＲＤ１ｋ，ＶＲＤ２ｋのいずれかに切り替える。スイッチＭ０ｋは、リセット電圧Ｖrstの接続先を参照画素Ｘi,k，Ｘi+3,kのリセットトランジスタのドレインが接続されたリセット入力線ＶＲＤ０ｋに接続する。
【００３８】
更に、カラム読出し回路部３は、カレントミラー回路を構成するトランジスタＴ１k，Ｔ２k，Ｔ３k，Ｔ４kを有する。トランジスタＴ１k，Ｔ２k，Ｔ３k，Ｔ４kは、例えばｐチャネルＭＯＳトランジスタで構成されている。トランジスタＴ１k，Ｔ２k，Ｔ３k，Ｔ４kのドレインは電源電圧ＶＤＤに接続されている。トランジスタＴ１k，Ｔ２k，Ｔ３k，Ｔ４kのゲートは互いに接続され、且つトランジスタＴ１k，Ｔ２kのソースに接続されている。トランジスタＴ１k，Ｔ２kは、信号電流２Ｉをソースから出力する。トランジスタＴ３k，Ｔ４kは、参照電流Ｉをソースからそれぞれ出力する。
【００３９】
更に、カラム読出し回路部３は、トランジスタＴ１k，Ｔ２kのソースと出力信号線ＶＳＬ０k，ＶＳＬ１k，ＶＳＬ２kとの間に配置されたスイッチＭ１kと、トランジスタＴ３kのソースと出力信号線ＶＳＬ０k，ＶＳＬ１k，ＶＳＬ２kとの間に配置されたスイッチＭ２kと、トランジスタＴ４kのソースと出力信号線ＶＳＬ０k，ＶＳＬ１k，ＶＳＬ２kとの間に配置されたスイッチＭ３kとを備える。スイッチＭ１kは、トランジスタＴ１k，Ｔ２kの接続先を出力信号線ＶＳＬ０k，ＶＳＬ１k，ＶＳＬ２kのいずれかに切り替え可能であり、出力信号線ＶＳＬ０kに接続している。スイッチＭ２kは、トランジスタＴ３kの接続先を出力信号線ＶＳＬ０ｋ，ＶＳＬ１k，ＶＳＬ２kのいずれかに切り替え可能であり、出力信号線ＶＳＬ１kに接続している。スイッチＭ３kは、トランジスタＴ４kの接続先を出力信号線ＶＳＬ０k，ＶＳＬ１k，ＶＳＬ２kのいずれかに切り替え可能であり、出力信号線ＶＳＬ２kに接続している。
【００４０】
更に、カラム読出し回路部３は、リセット入力線ＶＲＤ０ｋと出力信号線ＶＳＬ０ｋとの間に配置されたスイッチＳ１kと、リセット入力線ＶＲＤ１ｋと出力信号線ＶＳＬ１ｋとの間に配置されたスイッチＳ２kと、リセット入力線ＶＲＤ２ｋと出力信号線ＶＳＬ２ｋとの間に配置されたスイッチＳ３kとを有する。スイッチＳ１kは開状態に制御されている。スイッチＳ２kは閉状態に制御され、リセット入力線ＶＲＤ１ｋと出力信号線ＶＳＬ１ｋとを短絡している。スイッチＳ３kは閉状態に制御され、リセット入力線ＶＲＤ２ｋと出力信号線ＶＳＬ２ｋとを短絡している。更に、カラム読出し回路部３は、電流供給線ＶＣＯＭｋに接続された定電流源Ｌ１ｋを有する。定電流源Ｌ１ｋは、例えばｎチャネルＭＯＳトランジスタで構成されている。定電流源Ｌ１ｋは、電流供給線ＶＣＯＭｋからの電流４Ｉを一定に制御する。
【００４１】
読出し画素Ｘi+1,k，Ｘi+2,kの増幅トランジスタと、参照画素Ｘi,k，Ｘi+3,kの増幅トランジスタと、トランジスタＴ１k，Ｔ２k，Ｔ３k，Ｔ４kで構成されるカレントミラー回路と、定電流源Ｌ１ｋとにより、一対の差動入力電圧を増幅する差動増幅器が構成されている。一対の差動入力電圧の一方が読出し画素Ｘi+1,k，Ｘi+2,kの増幅トランジスタに入力され、一対の差動入力電圧の他方が参照画素Ｘi,k，Ｘi+3,kの増幅トランジスタに入力される。そして、その差動入力電圧を増幅した出力電圧が、読出し画素Ｘi+1,k，Ｘi+2,kの増幅トランジスタのドレインに接続された出力信号線ＶＳＬ１k，ＶＳＬ２kを介してカラム読出し回路部３へ出力される。
【００４２】
カラム読出し回路部３は、ｋ＋１列目に対応する構成として、リセット電圧Ｖrstとリセット入力線ＶＲＤ０k+1，ＶＲＤ１k+1，ＶＲＤ２k+1との間に接続されたスイッチＭ０k+1を有する。スイッチＭ０k+1は、リセット電圧Ｖrstの接続先をリセット入力線ＶＲＤ０k+1，ＶＲＤ１k+1，ＶＲＤ２k+1のいずれかに切り替え可能であり、リセット入力線ＶＲＤ０k+1に接続している。
【００４３】
更に、カラム読出し回路部３は、カレントミラー回路を構成するトランジスタＴ１k+1，Ｔ２k+1，Ｔ３k+1，Ｔ４k+1を有する。トランジスタＴ１k+1，Ｔ２k+1，Ｔ３k+1，Ｔ４k+1は、例えばｐチャネルＭＯＳトランジスタで構成されている。トランジスタＴ１k+1，Ｔ２k+1，Ｔ３k+1，Ｔ４k+1のドレインは電源電圧ＶＤＤに接続されている。トランジスタＴ１k+1，Ｔ２k+1，Ｔ３k+1，Ｔ４k+1のゲートは互いに接続され、且つトランジスタＴ１k+1，Ｔ２k+1のソースに接続されている。トランジスタＴ１k+1，Ｔ２k+1は、信号電流２Ｉをソースから出力する。トランジスタＴ３k+1，Ｔ４k+1は、参照電流Ｉをソースからそれぞれ出力する。
【００４４】
更に、カラム読出し回路部３は、トランジスタＴ１k+1，Ｔ２k+1のソースと出力信号線ＶＳＬ０k+1，ＶＳＬ１k+1，ＶＳＬ２k+1との間に配置されたスイッチＭ１k+1と、トランジスタＴ３k+1のソースと出力信号線ＶＳＬ０k+1，ＶＳＬ１k+1，ＶＳＬ２k+1との間に配置されたスイッチＭ２k+1と、トランジスタＴ４ｋのソースと出力信号線ＶＳＬ０ｋ，ＶＳＬ１ｋ，ＶＳＬ２ｋとの間に配置されたスイッチＭ３k+1とを備える。スイッチＭ１k+1は、トランジスタＴ１k+1，Ｔ２k+1の接続先を出力信号線ＶＳＬ０k+1，ＶＳＬ１k+1，ＶＳＬ２k+1のいずれかに切り替える。スイッチＭ２k+1は、トランジスタＴ３k+1の接続先を出力信号線ＶＳＬ０k+1，ＶＳＬ１k+1，ＶＳＬ２k+1のいずれかに切り替える。スイッチＭ３ｋは、トランジスタＴ４の接続先を出力信号線ＶＳＬ０k+1，ＶＳＬ１k+1，ＶＳＬ２k+1のいずれかに切り替える。
【００４５】
更に、カラム読出し回路部３は、リセット入力線ＶＲＤ０k+1と出力信号線ＶＳＬ０k+1との間に配置されたスイッチＳ１k+1と、リセット入力線ＶＲＤ１k+1と出力信号線ＶＳＬ１k+1との間に配置されたスイッチＳ２k+1と、リセット入力線ＶＲＤ２k+1と出力信号線ＶＳＬ２k+1との間に配置されたスイッチＳ３k+1とを有する。更に、カラム読出し回路部３は、電流供給線ＶＣＯＭk+1に接続された定電流源Ｌ１k+1を有する。定電流源Ｌ１k+1は、例えばｎチャネルＭＯＳトランジスタで構成されている。定電流源Ｌ１k+1は、電流供給線ＶＣＯＭｋ+1からの電流４Ｉを一定に制御する。
【００４６】
＜差動増幅型の読み出し動作＞
次に、図４に示すように、ｋ列目のｉ，ｉ＋３行目の画素Ｘi,k，Ｘi+3,kが参照画素として選択され、ｋ列目のｉ＋１，ｉ＋２行目の画素Ｘi+1,k，Ｘi+2,kが読出し画素として選択された場合の差動増幅型の読出し動作を、図５のタイミングチャートを参照して説明する。
【００４７】
時刻ｔ１〜ｔ５において、参照画素Ｘi,k，Ｘi+3,kの選択信号ＳＥＬi，ＳＥＬi+3としてハイ（Ｈ）レベルを印加すると共に、読出し画素Ｘi+1,k，Ｘi+2,kの選択信号ＳＥＬi+1，ＳＥＬi+2をＨレベルとする。
【００４８】
時刻ｔ１〜ｔ２において、読出し画素Ｘi+1,k，Ｘi+2,kのリセット信号ＲＳＴi+1，ＲＳＴi+2をＨレベルとし、読出し画素Ｘi+1,k，Ｘi+2,kをリセットする。同時に、参照画素Ｘi,k，Ｘi+3,kのリセット信号ＲＳＴi，ＲＳＴi+3をＨレベルとし、参照画素Ｘi,k，Ｘi+3,kをリセットする。このリセット時に、差動増幅器のボルテージフォロア機能により、出力信号線ＶＳＬ１k，ＶＳＬ２kの出力電圧がリセットレベルＶrstとなる。時刻ｔ２〜ｔ３において、出力信号線ＶＳＬ１k，ＶＳＬ２kからリセットレベルＶrstがＰ相レベルとして読み出される。
【００４９】
時刻ｔ３〜ｔ４において、読出し画素Ｘi+1,k，Ｘi+2,kの転送信号ＴＲＧi+1，ＴＲＧi+2をＨレベルとし、出力信号線ＶＳＬ１ｋ，ＶＳＬ２ｋのリセットレベルＶrstが反転増幅され、Ｄ相レベルが読み出される。カラム信号処理部４は、Ｐ相レベルとＤ相レベルの差分を画像データとして出力する。
【００５０】
第１実施形態に係る固体撮像装置によれば、参照画素Ｘi,k，Ｘi+3,kが、リセットトランジスタのドレインに接続されたリセット入力線ＶＲＤ０k、選択トランジスタのドレインに接続された出力信号線ＶＳＬ０k、増幅トランジスタのソースに接続された電流供給線ＶＣＯＭkをそれぞれ共有することにより、共有しない構成と比較して、垂直信号線の本数を削減することができる。このため、画素を微細化することができ、複数行の読み出し時の配線面積も削減可能となる。
【００５１】
なお、参照画素Ｘi,k，Ｘi+3,kが、必ずしもリセット入力線ＶＲＤ０k、出力信号線ＶＳＬ０k及び電流供給線ＶＣＯＭkのすべてを共有しなくてもよい。参照画素Ｘi,k，Ｘi+3,kが、リセット入力線ＶＲＤ０k、出力信号線ＶＳＬ０k及び電流供給線ＶＣＯＭkのうちの少なくともいずれかを共有すれば、垂直信号線の本数を削減することができる。
【００５２】
＜第１実施形態の第１変形例＞
第１実施形態の第１変形例に係る固体撮像装置は、図６に示すように、画素アレイ部１の構成が、図２に示した第１実施形態に係る固体撮像装置と異なる。
【００５３】
画素アレイ部１は、ｋ列目のｉ行目〜ｉ＋５行目の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,k、ｋ＋１列目のｊ行目〜ｊ＋５行目（ｊは整数）の画素Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1，Ｘi+4,k+1，Ｘi+5,k+1、ｋ＋２列目のｉ行目〜ｉ＋５行目の画素Ｘi,k+2，Ｘi+1,k+2，Ｘi+2,k+2，Ｘi+3,k+2，Ｘi+4,k+2，Ｘi+5,k+2、ｋ＋３列目のｊ行目〜ｊ＋５行目の画素Ｘi,k+3，Ｘi+1,k+3，Ｘi+2,k+3，Ｘi+3,k+3，Ｘi+4,k+3，Ｘi+5,k+3を有する。
【００５４】
ｋ列目において、ｉ行目の画素Ｘi,kが参照画素として選択され、ｉ＋１行目の画素Ｘi+1,k+1が読出し画素として選択されている。ｋ＋１列目において、ｊ＋１行目の画素Ｘj+1,k+1が読出し画素として選択され、ｊ＋２行目の画素Ｘj+2,k+1が参照画素として選択されている。読出し画素Ｘi+1,k，Ｘj+1,k+1は同一行で互いに隣接する。
【００５５】
ｋ，ｋ＋１列の読出し画素Ｘi+1,k，Ｘj+1,k+1のそれぞれのリセットトランジスタのドレインは、リセット入力線ＶＲＤ１k，ＶＲＤ２kにそれぞれ接続されている。読出し画素Ｘi+1,k，Ｘj+1,k+1のそれぞれの増幅トランジスタのソースは、共通の電流供給線ＶＣＯＭkに接続されている。読出し画素Ｘi+1,k，Ｘj+1,k+1のそれぞれの選択トランジスタのドレインは、出力信号線ＶＳＬ１k，ＶＳＬ２kにそれぞれ接続されている。
【００５６】
ｋ，ｋ＋１列の参照画素Ｘi,k，Ｘj+2,k+1のそれぞれのリセットトランジスタのドレインは、共通のリセット入力線ＶＲＤ０kに接続されている。参照画素Ｘi,k，Ｘj+2,k+1のそれぞれの増幅トランジスタのソースは、共通の電流供給線ＶＣＯＭkに接続されている。参照画素Ｘi,k，Ｘj+2,k+1のそれぞれの選択トランジスタのドレインは、共通の出力信号線ＶＳＬ０kに接続されている。
【００５７】
また、ｋ＋２列目において、ｉ行目の画素Ｘi,k+2が参照画素として選択され、ｉ＋１行目の画素Ｘi+1,k+2が読出し画素として選択されている。ｋ＋３列目において、ｊ＋１行目の画素Ｘj+1,k+1が読出し画素として選択され、ｊ＋２行目の画素Ｘj+2,k+3が参照画素として選択されている。読出し画素Ｘi+1,k+2，Ｘj+1,k+3は同一行で互いに隣接する。
【００５８】
ｋ＋２，ｋ＋３列の読出し画素Ｘi+1,k+2，Ｘj+1,k+3のそれぞれのリセットトランジスタのドレインは、リセット入力線ＶＲＤ１k+1，ＶＲＤ２k+1にそれぞれ接続されている。読出し画素Ｘi+1,k+2，Ｘj+1,k+3のそれぞれの増幅トランジスタのソースは、共通の電流供給線ＶＣＯＭk+1に接続されている。読出し画素Ｘi+1,k+2，Ｘj+1,k+3のそれぞれの選択トランジスタのドレインは、出力信号線ＶＳＬ１k+1，ＶＳＬ２k+1にそれぞれ接続されている。
【００５９】
ｋ＋２，ｋ＋３列の参照画素Ｘi,k+2，Ｘj+2,k+3のそれぞれのリセットトランジスタのドレインは、共通のリセット入力線ＶＲＤ０k+1に接続されている。参照画素Ｘi,k+2，Ｘj+2,k+3のそれぞれの増幅トランジスタのソースは、共通の電流供給線ＶＣＯＭk+1に接続されている。参照画素Ｘi,k+2，Ｘj+2,k+3のそれぞれの選択トランジスタのドレインは、共通の出力信号線ＶＳＬ０k+1に接続されている。
【００６０】
第１実施形態の第１変形例に係る固体撮像装置の他の構成は、図２に示した第１実施形態に係る固体撮像装置と同様であるので、重複した説明を省略する。
【００６１】
第１実施形態の第１変形例に係る固体撮像装置によれば、隣接列の参照画素Ｘi,k，Ｘj+2,k+1及び参照画素Ｘi,k+2，Ｘj+2,k+3が、リセットトランジスタのドレインに接続されたリセット入力線ＶＲＤ０k，ＶＲＤ０k+1、選択トランジスタのドレインに接続された出力信号線ＶＳＬ０k，ＶＳＬ０k+1、増幅トランジスタのソースに接続された電流供給線ＶＣＯＭk，ＶＣＯＭk+1をそれぞれ共有することにより、垂直信号線の本数を削減することができる。
【００６２】
＜第１実施形態の第２変形例＞
第１実施形態の第２変形例に係る固体撮像装置は、図７に示すように、画素アレイ部１において、ｋ，ｋ＋１列目の各列において、読出し画素Ｘi+1,k，Ｘi+2,k，Ｘi+1,k+1，Ｘi+2,k+1が２個ずつ配置されている点は、図２に示した第１実施形態に係る固体撮像装置と共通する。しかし、第１実施形態の第２変形例に係る固体撮像装置は、ｋ，ｋ＋１列目の各列において、参照画素Ｘi+3,k，Ｘi+3,k+1が１個ずつ配置されている点が、図２に示した第１実施形態に係る固体撮像装置と異なる。
【００６３】
参照画素Ｘi+3,k，Ｘi+3,k+1は、同一行であるｉ＋３行目に配置されている。参照画素Ｘi+3,kの選択トランジスタのドレインに接続された出力信号線ＶＳＬ０kと、参照画素Ｘi+3,k+1の選択トランジスタのドレインに接続された出力信号線ＶＳＬ０k+1とは、カラム読出し回路部３において、スイッチＭ１k，Ｍ１k+1を介して短絡線５１により短絡している。
【００６４】
参照画素Ｘi+3,kの増幅トランジスタのソースに接続された電流供給線ＶＣＯＭkと、参照画素Ｘi+3,k+1の増幅トランジスタのソースに接続された電流供給線ＶＣＯＭk+1とは、カラム読出し回路部３において短絡線５２により短絡している。第１実施形態の第２変形例に係る固体撮像装置の他の構成は、図２に示した第１実施形態に係る固体撮像装置と同様であるので、重複した説明を省略する。
【００６５】
第１実施形態の第２変形例に係る固体撮像装置によれば、図７に示すように、ｋ，ｋ＋１列目の各列に参照画素Ｘi+3,k，Ｘi+3,k+1が１個ずつ配置して、同一行の参照画素Ｘi+3,k，Ｘi+3,k+1のそれぞれの選択トランジスタのドレインに接続された出力信号線ＶＳＬ０k，ＶＳＬ０k+1を短絡線５１により短絡すると共に、同一行の参照画素Ｘi+3,k，Ｘi+3,k+1のそれぞれの増幅トランジスタのソースに接続された電流供給線ＶＣＯＭk，ＶＣＯＭk+1を短絡線５２により短絡することにより、ノイズを低減することができる。更には、カラム当たりの参照画素Ｘi+3,k，Ｘi+3,k+1の読出し数を減らして、消費電力を低減することができる。
【００６６】
＜第１実施形態の第３変形例＞
第１実施形態の第３変形例に係る固体撮像装置は、図８に示すように、画素アレイ部１において、参照画素Ｘi,k，Ｘi+3,k，Ｘi+6,k，Ｘi,k+1，Ｘi+3,k+1，Ｘi+6,k+1が読出し画素Ｘi+1,k，Ｘi+2,k，Ｘi+1,k+1，Ｘi+2,k+1よりも多く選択されている点が、図２に示した第１実施形態に係る固体撮像装置と異なる。
【００６７】
図８では、ｋ列目において、ｉ，ｉ＋３，ｉ＋６行目の３つの参照画素Ｘi,k，Ｘi+3,k，Ｘi+6,kが選択され、ｉ＋１，ｉ＋２行目の２つの読出し画素Ｘi+1,k，Ｘi+2,kが選択されている。ｋ＋１列目において、ｉ，ｉ＋３，ｉ＋６行目の３つの参照画素Ｘi,k+1，Ｘi+3,k+1，Ｘi+6,k+1が選択され、ｉ＋１，ｉ＋２行目の２つの読出し画素Ｘi+1,k+1，Ｘi+2,k+1が選択されている。
【００６８】
なお、各列において４個以上の参照画素が選択されてもよく、各列において３個以上の読出し画素が選択されてもよい。第１実施形態の第３変形例に係る固体撮像装置の他の構成は、図２に示した第１実施形態に係る固体撮像装置と同様であるので、重複した説明を省略する。
【００６９】
第１実施形態の第３変形例に係る固体撮像装置によれば、参照画素Ｘi,k，Ｘi+3,k，Ｘi+6,k，Ｘi,k+1，Ｘi+3,k+1，Ｘi+6,k+1を読出し画素Ｘi+1,k，Ｘi+2,k，Ｘi+1,k+1，Ｘi+2,k+1よりも多く選択することにより、ノイズをより低減することができる。
【００７０】
＜第１実施形態の第４変形例＞
第１実施形態の第４変形例に係る固体撮像装置は、図９に示すように、同一列であるｋ列目の参照画素Ｘi,k，Ｘi+3,kが、出力信号線ＶＳＬ０k、リセット入力線ＶＲＤ０k及び電流供給線ＶＣＯＭkを共有すると共に、同一列であるｋ＋１列目の参照画素Ｘi,k+1，Ｘi+3,k+1が、出力信号線ＶＳＬ０k+1、リセット入力線ＶＲＤ０k+1及び電流供給線ＶＣＯＭk+1を共有する点は、図２に示した第１実施形態に係る固体撮像装置と共通する。
【００７１】
しかし、第１実施形態の第４変形例に係る固体撮像装置は、ｋ列目の読出し画素Ｘi+1,k，Ｘi+2,kが、リセットトランジスタのドレインに接続されたリセット入力線ＶＲＤ１kを共有すると共に、ｋ＋１列目の読出し画素Ｘi+1,k+1，Ｘi+2,k+1が、リセットトランジスタのドレインに接続されたリセット入力線ＶＲＤ１k+1を共有する点が、図２に示した第１実施形態に係る固体撮像装置と異なる。
【００７２】
カラム読出し回路部３は、ｋ列目に対応する構成として、リセット入力線ＶＲＤ０k，ＶＲＤ１kと、出力信号線ＶＳＬ０k，ＶＳＬ１k，ＶＳＬ２kとの間に配置されたスイッチＭ１１k，Ｍ１２kを有する。スイッチＭ１１k，Ｍ１２kは、リセット入力線ＶＲＤ０k，ＶＲＤ１kのいずれかと、出力信号線ＶＳＬ０k，ＶＳＬ１k，ＶＳＬ２kのいずれかとの接続を切り替える。例えば、スイッチＭ１１kは、読出し動作時に、リセット入力線ＶＲＤ１kと、出力信号線ＶＳＬ１kとを接続する。スイッチＭ１２kは、読出し動作時に、リセット入力線ＶＲＤ１kと、出力信号線ＶＳＬ２kとを接続する。
【００７３】
カラム読出し回路部３は、ｋ列目に対応する構成と同様に、ｋ＋１列目に対応する構成として、リセット入力線ＶＲＤ０k+1，ＶＲＤ１k+1と、出力信号線ＶＳＬ０k+1，ＶＳＬ１k+1，ＶＳＬ２k+1との間に配置されたスイッチＭ１１k+1，Ｍ１２k+1を有する。第１実施形態の第３変形例に係る固体撮像装置の他の構成は、図２に示した第１実施形態に係る固体撮像装置と同様であるので、重複した説明を省略する。
【００７４】
次に、図１０に示すように、ｋ列目において、ｉ＋１，ｉ＋２行目の画素Ｘi+1,k，Ｘi+2,kが読出し画素として選択され、ｉ，ｉ＋３行目の画素Ｘi,k，Ｘi+3,kが参照画素として選択された場合の差動増幅型の読出し動作を、図１１のタイミングチャートを参照して説明する。
【００７５】
時刻ｔ０〜ｔ３において、図１０に示したスイッチＭ１１kを閉状態とし、出力信号線ＶＳＬ１kとリセット入力線ＶＲＤ１kとを短絡させる。時刻ｔ１〜ｔ２において、一方の読出し画素Ｘi+1,kのリセット信号ＲＳＴi+1をＨレベルとし、読出し画素Ｘi+1,kをリセットする。同時に、参照画素Ｘi,k，Ｘi+3,kのリセット信号ＲＳＴi，ＲＳＴi+3をＨレベルとし、参照画素Ｘi,k，Ｘi+3,kをリセットする。出力信号線ＶＳＬ１kとリセット入力線ＶＲＤ１kとは短絡しているため、出力信号線ＶＳＬ１kがリセットレベルとなり、Ｐ相レベルとして読み出される。
【００７６】
時刻ｔ３において、スイッチＭ１１kを開状態とし、出力信号線ＶＳＬ１kとリセット入力線ＶＲＤ１kとを電気的に遮断する。時刻ｔ３〜ｔ６において、スイッチＭ１２kを閉状態とし、リセット入力線ＶＲＤ１kと出力信号線ＶＳＬ２kとを短絡させる。
【００７７】
時刻ｔ４〜ｔ５において、他方の読出し画素Ｘi+2,kのリセット信号ＲＳＴi+2をＨレベルとし、読出し画素Ｘi+2,kをリセットする。同時に、参照画素Ｘi,k，Ｘi+3,kのリセット信号ＲＳＴi，ＲＳＴi+3をＨレベルとし、参照画素Ｘi,k，Ｘi+3,kをリセットする。リセット入力線ＶＲＤ１kと出力信号線ＶＳＬ２kとは短絡しているため、出力信号線ＶＳＬ２kがリセットレベルとなり、Ｐ相レベルとして読み出される。時刻ｔ６において、スイッチＭ１２kを開状態とし、リセット入力線ＶＲＤ１kと出力信号線ＶＳＬ２kとを電気的に遮断する。
【００７８】
時刻ｔ７〜ｔ８において、読出し画素Ｘi+1,k，Ｘi+2,kの転送信号ＴＲＧi+1，ＴＲＧi+2をＨレベルとし、出力信号線ＶＳＬ１k，ＶＳＬ２kのリセットレベルが反転増幅される。その後、出力信号線ＶＳＬ１k，ＶＳＬ２kのＤ相レベルが同時に読み出される。
【００７９】
第１実施形態の第４変形例に係る固体撮像装置によれば、ｋ列目の読出し画素Ｘi+1,k，Ｘi+2,kが、リセットトランジスタのドレインに接続されたリセット入力線ＶＲＤ１kを共有すると共に、ｋ＋１列目の読出し画素Ｘi+1,k+1，Ｘi+2,k+1が、リセットトランジスタのドレインに接続されたリセット入力線ＶＲＤ１k+1を共有することにより、垂直信号線の本数を更に削減することができる。
【００８０】
＜第１実施形態の第５変形例＞
第１実施形態の第５変形例に係る固体撮像装置は、図１２に示すように、画素アレイ部１において、ｋ列において１個の参照画素Ｘi,kが選択されている点が、図１０に示した第１実施形態の第４変形例に係る固体撮像装置と異なる。この場合の差動増幅型の読出し動作を、図１３のタイミングチャートを参照して説明する。
【００８１】
時刻ｔ０〜ｔ３において、図１０に示したスイッチＭ１１kを閉状態とし、先にリセットされる読出し画素Ｘi+1,kに接続されている出力信号線ＶＳＬ１kとリセット入力線ＶＲＤ１kとを短絡させる。
【００８２】
時刻ｔ１〜ｔ２において、参照画素Ｘi,kのリセット信号ＲＳＴiをＨレベルとし、参照画素Ｘi,kをリセットする。同時に、一方の読出し画素Ｘi+1,kのリセット信号ＲＳＴi+1をＨレベルとし、読出し画素Ｘi+1,kをリセットする。出力信号線ＶＳＬ１kとリセット入力線ＶＲＤ１kとは短絡しているため、出力信号線ＶＳＬ１kがリセットレベルとなり、Ｐ相レベルが読み出される。時刻ｔ３において、スイッチＭ１１kを開状態とし、出力信号線ＶＳＬ１kとリセット入力線ＶＲＤ１kとを電気的に遮断する。
【００８３】
時刻ｔ４〜ｔ７において、スイッチＭ１２kを閉状態とし、次にリセットされる読出し画素Ｘi+2,kに接続されているリセット入力線ＶＲＤ１kと出力信号線ＶＳＬ２kとを短絡させる。
【００８４】
時刻ｔ５〜ｔ６において、参照画素Ｘi,kのリセット信号ＲＳＴiをＨレベルとし、参照画素Ｘi,kをリセットする。同時に、他方の読出し画素Ｘi+2,kのリセット信号ＲＳＴi+2をＨレベルとし、読出し画素Ｘi+2,kをリセットする。リセット入力線ＶＲＤ１kと出力信号線ＶＳＬ２kとは短絡しているため、出力信号線ＶＳＬ２kがリセットレベルとなり、Ｐ相レベルが読み出される。時刻ｔ５〜ｔ６において、読出し画素Ｘi+1,kの転送信号ＴＲＧi+1をＨレベルとし、出力信号線ＶＳＬ１kのリセットレベルが反転増幅され、Ｄ相レベルが読み出される。
【００８５】
時刻ｔ７において、スイッチＭ１２kを開状態とし、リセット入力線ＶＲＤ１kと出力信号線ＶＳＬ２kとを電気的に遮断する。時刻ｔ８〜ｔ９において、読出し画素Ｘi+2,kの転送信号ＴＲＧi+2をＨレベルとし、出力信号線ＶＳＬ２kのリセットレベルが信号レベルとなり、Ｄ相レベルが読み出される。
【００８６】
第１実施形態の第５変形例に係る固体撮像装置によれば、同時に選択された読出し画素Ｘi+1,k，Ｘi+2,kのＰ相レベル及びＤ相レベルの読み出しは、互いに半相ずれて行われ、一方の読出し画素Ｘi+1,kの信号レベル（Ｄ相レベル）を読み出すと同時に、他方の読出し画素Ｘi+2,kのリセットレベル（Ｐ相レベル）を読み出すことができるので、読み出しを高速化することができ、読み出し時間を短縮することができる。
【００８７】
（第２実施形態）
上述したように、従来のソースフォロア型のＣＩＳと比較して、ゲインが大きく変換効率を大幅に高くすることができる差動増幅型のＣＩＳが提案されている。一方で、差動増幅型のＣＩＳは、動作点が狭くダイナミックレンジ拡大が難しい。このため、差動増幅型の読み出しと、ソースフォロア型の読み出しとをスイッチにより切り替える構成が検討されている。
【００８８】
しかし、ソースフォロア型の読み出しのみの画素と比較して、ソースフォロア型の読み出しと差動増幅型の読み出しとを切り替える画素では、画素内の縦配線の追加が必要になる。例えば、特許文献２のように、画素１列当たり１個のカラムＡＤＣを配置した構成の場合、従来のソースフォロア型の読み出しのみの画素の縦配線は１〜２本であるのに対し、ソースフォロア型の読み出しと差動増幅型の読み出しとを切り替える画素では縦配線が５本に増加する。画素内の縦配線の追加は、表面照射型のＣＩＳでは感度低下となるし、裏面照射型のＣＩＳであっても微細画素サイズにおいては画素内の配線自由度が低下し、メタル配線層が増大し高価となる。そこで、第２実施形態では、差動増幅型の読み出しとソースフォロア型の読み出しとを切り替え可能な固体撮像装置において、画素内の縦配線を削減することができる固体撮像装置を提供する。
【００８９】
＜固体撮像装置の構成＞
第２実施形態に係る固体撮像装置の全体構成は、図１に示した第１実施形態に係る固体撮像装置と共通する。しかしながら、第２実施形態に係る固体撮像装置は、図１４に示すように、画素アレイ部１が、読出し画素領域１ａ及び参照画素領域１ｂを有する点が、図２に示した第１実施形態に係る固体撮像装置と異なる。
【００９０】
読出し画素領域１ａは、２次元のマトリクス状に配置された画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1を有する。読出し画素領域１ａに含まれる画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1は、読出し画素としてのみ選択可能であり、参照画素としては選択されない。読出し画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1の構成は、図３に示した画素Ｘi,kの構成と同様である。
【００９１】
ｋ列目において、ｉ，ｉ＋２行目の読出し画素Ｘi,k，Ｘi+2,kのそれぞれの増幅トランジスタのソースは、共通の電流供給線ＶＣＯＭkに接続されている。読出し画素Ｘi,k，Ｘi+2,kのそれぞれの選択トランジスタのドレインは、共通の出力信号線ＶＳＬ０kに接続されている。読出し画素Ｘi,k，Ｘi+2,kのそれぞれのリセットトランジスタのソースは浮遊拡散領域に接続され、リセットトランジスタのドレインは共通の出力信号線ＶＳＬ０kに接続されている。読出し画素Ｘi,k，Ｘi+2,kは、リセットトランジスタを介して浮遊拡散領域と出力信号線ＶＳＬ１kとを接続した負帰還ループを構成してリセット電圧を供給する。
【００９２】
ｋ列目において、ｉ＋１，ｉ＋３行目の読出し画素Ｘi+1,k，Ｘi+3,kのそれぞれの増幅トランジスタのソースは、共通の電流供給線ＶＣＯＭkに接続されている。読出し画素Ｘi+1,k，Ｘi+3,kのそれぞれの選択トランジスタのドレインは、共通の出力信号線ＶＳＬ１kに接続されている。読出し画素Ｘi+1,k，Ｘi+3,kのそれぞれのリセットトランジスタのソースは浮遊拡散領域に接続され、リセットトランジスタのドレインは共通の出力信号線ＶＳＬ１kに接続されている。読出し画素Ｘi+1,k，Ｘi+3,kは、リセットトランジスタを介して浮遊拡散領域と出力信号線ＶＳＬ１kとを接続した負帰還ループを構成してリセット電圧を供給する。
【００９３】
ｋ＋１列目において、ｉ，ｉ＋２行目の読出し画素Ｘi,k+1，Ｘi+2,k+1のそれぞれの増幅トランジスタのソースは、共通の電流供給線ＶＣＯＭk+1に接続されている。読出し画素Ｘi,k+1，Ｘi+2,k+1のそれぞれの選択トランジスタのドレインは、共通の出力信号線ＶＳＬ０k+1に接続されている。読出し画素Ｘi,k+1，Ｘi+2,k+1のそれぞれのリセットトランジスタのソースは浮遊拡散領域に接続され、リセットトランジスタのドレインは共通の出力信号線ＶＳＬ０k+1に接続されている。即ち、読出し画素Ｘi,k+1，Ｘi+2,k+1は、リセットトランジスタを介して浮遊拡散領域と出力信号線ＶＳＬ１k+1とを接続した負帰還ループを構成してリセット電圧を供給する。
【００９４】
ｋ＋１列目において、ｉ＋１，ｉ＋３行目の読出し画素Ｘi+1,k+1，Ｘi+3,k+1のそれぞれの増幅トランジスタのソースは、共通の電流供給線ＶＣＯＭk+1に接続されている。読出し画素Ｘi+1,k+1，Ｘi+3,k+1のそれぞれの選択トランジスタのドレインは共通の出力信号線ＶＳＬ１k+1に接続されている。読出し画素Ｘi+1,k+1，Ｘi+3,k+1のそれぞれのリセットトランジスタのソースは浮遊拡散領域に接続され、リセットトランジスタのドレインは共通の出力信号線ＶＳＬ１k+1に接続されている。読出し画素Ｘi+1,k+1，Ｘi+3,k+1は、リセットトランジスタを介して浮遊拡散領域と出力信号線ＶＳＬ１k+1とを接続した負帰還ループを構成してリセット電圧を供給する。
【００９５】
一方、参照画素領域１ｂは、画素アレイ部１の特定の行に固定された複数の画素ＸR,k，ＸR,k+1を有する。ここでは、画素ＸR,k，ＸR,k+1は、画素アレイ部１の最もカラム読出し回路部３側に位置する行であるＲ行目に配列された場合を例示する。画素ＸR,k，ＸR,k+1は、読出し画素領域１ａのｋ，ｋ＋１列に対応して配置されている。画素ＸR,k，ＸR,k+1は、参照画素として固定されており、読出し画素としては選択されない。参照画素ＸR,k，ＸR,k+1の構成は、図３に示した画素Ｘi,kの構成と同様である。
【００９６】
ｋ，ｋ＋１列目の参照画素ＸR,k，ＸR,k+1のそれぞれのリセットトランジスタのドレインは、共通のリセット入力線ＶＲＤに接続されている。即ち、参照画素ＸR,k，ＸR,k+1はリセット入力線ＶＲＤを共有する。リセット入力線ＶＲＤには、リセット電圧源から任意のリセット電圧Ｖrstが供給される。
【００９７】
ｋ，ｋ＋１列目の参照画素ＸR,k，ＸR,k+1のそれぞれの選択トランジスタのドレインは、出力信号線ＶＳＬＲk，ＶＳＬＲk+1に接続されている。出力信号線ＶＳＬＲk，ＶＳＬＲk+1は、カラム読出し回路部３において、短絡線６１により短絡している。
【００９８】
ｋ，ｋ＋１列目の参照画素ＸR,k，ＸR,k+1のそれぞれの増幅トランジスタのソースは、電流供給線ＶＣＯＭk，ＶＣＯＭk+1にそれぞれ接続されている。電流供給線ＶＣＯＭk，ＶＣＯＭk+1は、カラム読出し回路部３において、短絡線６２により短絡している。
【００９９】
カラム読出し回路部３は、ｋ，ｋ＋１列目に対応する構成をそれぞれ有する。カラム読出し回路部３は、ｋ列目に対応する構成として、定電流源Ｌ１k，Ｌ２kを有する。定電流源Ｌ１k，Ｌ２kは、ｎチャネルＭＯＳトランジスタ等で構成されている。カラム読出し回路部３は、カレントミラー回路を構成するトランジスタＴ１k，Ｔ２k，Ｔ３kを有する。トランジスタＴ１k，Ｔ２k，Ｔ３kのドレインには電源電圧ＶＤＤが接続されている。トランジスタＴ１k，Ｔ２k，Ｔ３kのゲートは互いに接続され、且つトランジスタＴ１kのソースに接続されている。
【０１００】
カラム読出し回路部３は、ｋ列目の読出し画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,kの増幅トランジスタの動作点を、ソースフォロア型の読み出しと差動増幅型の読み出しとで切り替える複数のスイッチ（切り替え部）Ｓ１１k，Ｓ１２k，Ｓ１３k，Ｓ１４k，Ｓ１５k，Ｓ１６k，Ｓ１７k，Ｓ１８k，Ｓ１９k，Ｓ２０kを有する。
【０１０１】
スイッチＳ１１kは、トランジスタＴ１kのソースと出力信号線ＶＳＬＲkとの間に配置されている。スイッチＳ１２kは、トランジスタＴ２kのソースと出力信号線ＶＳＬ０kとの間に配置されている。スイッチＳ１３kは、トランジスタＴ３kのソースと出力信号線ＶＳＬ１kとの間に配置されている。スイッチＳ１４kは、電源電圧ＶＤＤと電流供給線ＶＣＯＭkとの間に配置されている。
【０１０２】
スイッチＳ１５kは、電源電圧ＶＤＤと出力信号線ＶＳＬ０kとの間に配置されている。スイッチＳ１６kは、電源電圧ＶＤＤと出力信号線ＶＳＬ１kとの間に配置されている。スイッチＳ１７kは、出力信号線ＶＳＬ０kと定電流源Ｌ１kとの間に配置されている。スイッチＳ１８kは、出力信号線ＶＳＬ１kと定電流源Ｌ２kとの間に配置されている。スイッチＳ１９ｋは、定電流源Ｌ１kと電流供給線ＶＣＯＭkとの間に配置されている。スイッチＳ２０ｋは、定電流源Ｌ２kと電流供給線ＶＣＯＭkとの間に配置されている。
【０１０３】
カラム読出し回路部３は、ｋ＋１列目の構成として、定電流源Ｌ１k+1，Ｌ２k+1及びトランジスタＴ１k+1，Ｔ２k+1，Ｔ３k+1を有する。定電流源Ｌ１k+1，Ｌ２k+1及びトランジスタＴ１k+1，Ｔ２k+1，Ｔ３k+1の構成は、ｋ列目の構成である定電流源Ｌ１k，Ｌ２k及びトランジスタＴ１k，Ｔ２k，Ｔ３kと同様である。
【０１０４】
カラム読出し回路部３は、ｋ＋１列目の読出し画素Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1の増幅トランジスタの動作点を、ソースフォロア型の読み出しと差動増幅型の読み出しとで切り替える複数のスイッチ（切り替え部）Ｓ１１k+1，Ｓ１２k+1，Ｓ１３k+1，Ｓ１４k+1，Ｓ１５k+1，Ｓ１６k+1，Ｓ１７k+1，Ｓ１８k+1，Ｓ１９k+1，Ｓ２０k+1を有する。複数のスイッチＳ１１k+1，Ｓ１２k+1，Ｓ１３k+1，Ｓ１４k+1，Ｓ１５k+1，Ｓ１６k+1，Ｓ１７k+1，Ｓ１８k+1，Ｓ１９k+1，Ｓ２０k+1の構成は、ｋ列目の構成である複数のスイッチＳ１１k，Ｓ１２k，Ｓ１３k，Ｓ１４k，Ｓ１５k，Ｓ１６k，Ｓ１７k，Ｓ１８k，Ｓ１９k，Ｓ２０kと同様である。
【０１０５】
図１４は、第２実施形態に係る固体撮像装置の差動増幅型の読出しの状態を示している。カラム読出し回路部３のｋ列目の構成において、スイッチＳ１１k，Ｓ１２k，Ｓ１３k，Ｓ１９k，Ｓ２０kは閉状態となり、スイッチＳ１４k，Ｓ１５k，Ｓ１６k，Ｓ１７k，Ｓ１８kは開状態となる。また、カラム読出し回路部３のｋ＋１列目の構成において、スイッチＳ１１k+1，Ｓ１２k+1，Ｓ１３k+1，Ｓ１９k+1，Ｓ２０k+1は閉状態となり、スイッチＳ１４k+1，Ｓ１５k+1，Ｓ１６+1k，Ｓ１７k+1，Ｓ１８k+1は開状態となる。
【０１０６】
一方、図１５は、第２実施形態に係る固体撮像装置のソースフォロア型の読出しの状態を示している。カラム読出し回路部３のｋ列目の構成において、スイッチＳ１１k，Ｓ１２k，Ｓ１３k，Ｓ１９k，Ｓ２０kは開状態となり、スイッチＳ１４k，Ｓ１７k，Ｓ１８kは閉状態となる。スイッチＳ１５k，Ｓ１６kは、ソースフォロア型の読出し動作中に開状態及び閉状態が切り替わる。また、カラム読出し回路部３のｋ＋１列目の構成において、スイッチＳ１１k+1，Ｓ１２k+1，Ｓ１３k+1，Ｓ１９k+1，Ｓ２０k+1は開状態となり、スイッチＳ１４k+1，Ｓ１７k+1，Ｓ１８k+1は閉状態となる。スイッチＳ１５k+1，Ｓ１６k+1は、ソースフォロア型の読出し動作中に開状態及び閉状態が切り替わる。
【０１０７】
＜差動増幅型の読出し動作＞
次に、図１６に示すように、ｋ列目において、ｉ，ｉ＋１行目の画素Ｘi,k+1，Ｘi+1,k+1が読出し画素として選択され、参照画素ＸR,kが固定されている場合の差動増幅型の読出し動作を、図１７のタイミングチャートを参照して説明する。
【０１０８】
時刻ｔ１〜ｔ５において、参照画素ＸR,kの選択信号ＳＥＬRをＨレベルとすると共に、読出し画素Ｘi,k，Ｘi+1,kの選択信号ＳＥＬi，ＳＥＬi+1をＨレベルとする。なお、時刻ｔ１〜ｔ５において、スイッチＳ１５k，Ｓ１６kの制御信号φＶＳＷをＬレベルとし、スイッチＳ１５k，Ｓ１６kを開状態とする。
【０１０９】
時刻ｔ１〜ｔ２において、読出し画素Ｘi,k，Ｘi+1,kのリセット信号ＲＳＴi，ＲＳＴi+1をＨレベルとし、読出し画素Ｘi,k，Ｘi+1,kをリセットする。同時に、参照画素ＸR,kのリセット信号ＲＳＴRをＨレベルとし、参照画素ＸR,kをリセットする。出力信号線ＶＳＬ０k，ＶＳＬ１kは、差動増幅器のボルテージフォロア機能によりリセットレベルＶrstとなる。時刻ｔ２〜ｔ３において、出力信号線ＶＳＬ０k，ＶＳＬ１kからリセットレベルＶrstがＰ相レベルとして読み出される。
【０１１０】
時刻ｔ３〜ｔ４において、読出し画素Ｘi,k，Ｘi+1,kの転送信号ＴＲＧi，ＴＲＧi+1をＨレベルとし、出力信号線ＶＳＬ０k，ＶＳＬ１kのリセットレベルＶrstが反転増幅され、その後、Ｄ相レベルが読み出される。
【０１１１】
＜ソースフォロア型の読出し動作＞
次に、図１８に示すように、ｋ列目において、ｉ，ｉ＋１行目の画素Ｘi,k，Ｘi+1,kが読出し画素である場合のソースフォロア型の読出し動作を、図１９のタイミングチャートを参照して説明する。
【０１１２】
時刻ｔ１〜ｔ６において、読出し画素Ｘi,k，Ｘi+1,kの選択信号ＳＥＬi，ＳＥＬi+1をＨレベルとする。参照画素ＸR,kの選択信号ＳＥＬRはＬレベルであり、参照画素ＸR,kは選択されない。
【０１１３】
時刻ｔ１〜ｔ２において、読出し画素Ｘi,k，Ｘi+1,kのリセット信号ＲＳＴi，ＲＳＴi+1をＨレベルとし、読出し画素Ｘi,k，Ｘi+1,kをリセットする。時刻ｔ１〜ｔ３において、スイッチＳ１５k，Ｓ１６kの制御信号φＶＳＷをＨレベルとし、スイッチＳ１５k，Ｓ１６kを閉状態とすることにより、出力信号線ＶＳＬ０k，ＶＳＬ１kと電源電位ＶＤＤとを短絡する。その後、出力信号線ＶＳＬ０k，ＶＳＬ１kからＰ相レベルが読み出される。
【０１１４】
時刻ｔ４〜ｔ５において、読出し画素Ｘi,k，Ｘi+1,kの転送信号ＴＲＧi，ＴＲＧi+1をＨレベルとし、出力信号線ＶＳＬ０k，ＶＳＬ１kのＰ相レベルが反転増幅され、Ｄ相レベルが読み出される。
【０１１５】
第２実施形態に係る固体撮像装置によれば、複数のスイッチ（切り替え部）Ｓ１１k，Ｓ１２k，Ｓ１３k，Ｓ１４k，Ｓ１５k，Ｓ１６k，Ｓ１７k，Ｓ１８k，Ｓ１９k，Ｓ２０kにより、ソースフォロア型の読み出しと差動増幅型の読み出しとで切り替えることができる。更に、読出し画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,kが、選択トランジスタのドレイン及びリセットトランジスタのドレインを出力信号線ＶＳＬ０k，ＶＳＬ１kに接続した負帰還ループ構成とすることにより、リセット入力線を削減することができる。したがって、画素内の縦配線を削減することができ、感度が向上すると共に、配線の自由度も向上する。
【０１１６】
更に、参照画素領域１ｂの画素ＸR,k，ＸR,k+1を、画素アレイ部１の最もカラム読出し回路部３側の行であるＲ行目又はその近傍の行に固定することにより、画素ＸR,k，ＸR,k+1のそれぞれの選択トランジスタのドレインが接続される出力信号線ＶＳＬＲk，ＶＳＬＲk+1の配線長を短縮することができる。
【０１１７】
＜第２実施形態の変形例＞
第２実施形態の変形例に係る固体撮像装置は、図２０に示すように、ソースフォロア型の読み出しと差動増幅型の読み出しとで切り替え可能な構成である点は、図１４に示した第２実施形態に係る固体撮像装置と共通する。図２０は、差動増幅型の読出しの状態を示す。第２実施形態の変形例に係る固体撮像装置は、読出し画素領域１ａに含まれる読出し画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1及び参照画素領域１ｂに含まれる参照画素ＸR,k，ＸR,k+1の構成が、図１４に示した第２実施形態に係る固体撮像装置と異なる。
【０１１８】
読出し画素領域１ａに含まれる読出し画素Ｘi,kは、入射光を光電変換するフォトダイオードＰＤ１，ＰＤ２で構成された２つの光電変換部と、光電変換された信号電荷を制御する複数の画素トランジスタ（Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂ，Ｔ３，Ｔ４）とを有する。複数の画素トランジスタ（Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂ，Ｔ３，Ｔ４）は、例えば、転送トランジスタＴ１ａ，Ｔ１ｂ、ソースフォロア型の読み出し用のリセットトランジスタ（ソースフォロア用リセットトランジスタ）Ｔ２ａ、差動増幅型の読み出し用のリセットトランジスタ（差動増幅用リセットトランジスタ）Ｔ２ｂ、選択トランジスタＴ３及び増幅トランジスタＴ４を含む。
【０１１９】
光電変換部であるフォトダイオードＰＤ１，ＰＤ２のアノードはそれぞれ接地され、フォトダイオードＰＤ１，ＰＤ２のカソードのそれぞれは、転送トランジスタＴ１ａ，Ｔ１ｂのソースにそれぞれ接続されている。転送トランジスタＴ１ａ，Ｔ１ｂのドレインは浮遊拡散領域ＦＤに接続されている。転送トランジスタＴ１ａ，Ｔ１ｂのゲートには転送信号ＴＲＧ０ｉ，ＴＲＧ１ｉがそれぞれ印加される。
【０１２０】
浮遊拡散領域ＦＤは、ソースフォロア用リセットトランジスタＴ２ａ及び差動増幅用リセットトランジスタＴ２ｂのソースと、増幅トランジスタＴ４のゲートに接続されている。増幅トランジスタＴ４のソースは電流供給線ＶＣＯＭkに接続され、増幅トランジスタＴ４のドレインは選択トランジスタＴ３のソースに接続されている。選択トランジスタＴ３のドレインは出力信号線ＶＳＬ０kに接続されている。選択トランジスタＴ３のゲートには選択信号ＳＥＬｉが印加される。
【０１２１】
ソースフォロア用リセットトランジスタＴ２ａのドレインは、電流供給線ＶＣＯＭkに接続されている。差動増幅用リセットトランジスタＴ２ｂのドレインは、出力信号線ＶＳＬ０kに接続されている。ソースフォロア用リセットトランジスタＴ２ａ及び差動増幅用リセットトランジスタＴ２ｂのゲートには、リセット信号ＲＳＴＳi，ＲＳＴＤiがそれぞれ印加される。読出し画素領域１ａに含まれる他の読出し画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1及び参照画素領域１ｂに含まれる参照画素ＸR,k，ＸR,k+1も、読出し画素Ｘi,kと同様の構成を有する。
【０１２２】
一方、参照画素領域１ｂにおいて、参照画素ＸR,k，ＸR,k+1のそれぞれのソースフォロア用リセットトランジスタのゲートには、リセット信号ＲＳＴＳRが印加される。参照画素ＸR,k，ＸR,k+1のそれぞれのソースフォロア用リセットトランジスタのドレインは、電流供給線ＶＣＯＭk，ＶＣＯＭk+1に接続されている。
【０１２３】
参照画素ＸR,k，ＸR,k+1のそれぞれの差動増幅用リセットトランジスタのゲートには、リセット信号ＲＳＴＤRが印加される。参照画素ＸR,k，ＸR,k+1のそれぞれの差動増幅用リセットトランジスタのドレインは、共通のリセット入力線ＶＲＤに接続されている。第２実施形態の変形例に係る固体撮像装置のカラム読出し回路部３を含む他の構成は、図１４に示した第２実施形態に係る固体撮像装置と同様であるので、重複した説明を省略する。
【０１２４】
＜差動増幅型の読出し動作＞
次に、第２実施形態の変形例において、図２１に示すように、ｋ列目において、ｉ，ｉ＋１行目の画素Ｘi,k+1，Ｘi+1,k+1が読出し画素であり、参照画素ＸR,kが固定されている場合の差動増幅型の読出し動作を、図２２のタイミングチャートを参照して説明する。
【０１２５】
時刻ｔ１〜ｔ５において、参照画素ＸR,kの選択信号ＳＥＬRをＨレベルとすると共に、読出し画素Ｘi,k，Ｘi+1,kの選択信号ＳＥＬi，ＳＥＬi+1をＨレベルとする。なお、時刻ｔ１〜ｔ５において、スイッチＳ１５k，Ｓ１６kの制御信号φＶＳＷをＬレベルとし、スイッチＳ１５k，Ｓ１６kを開状態とする。また、時刻ｔ１〜ｔ５において、読出し画素Ｘi,k，Ｘi+1,kのリセット信号ＲＳＴＳi，ＲＳＴＳi+1及び参照画素ＸR,kのリセット信号ＲＳＴＳRをＬレベルとする。
【０１２６】
時刻ｔ１〜ｔ２において、読出し画素Ｘi,k，Ｘi+1,kのリセット信号ＲＳＴＤi，ＲＳＴＤi+1をＨレベルとし、読出し画素Ｘi,k，Ｘi+1,kをリセットする。同時に、参照画素ＸR,kのリセット信号ＲＳＴＤRをＨレベルとし、参照画素ＸR,kをリセットする。出力信号線ＶＳＬ０k，ＶＳＬ１kは、差動増幅器のボルテージフォロア機能によりリセットレベルＶrstとなる。時刻ｔ２〜ｔ３において、出力信号線ＶＳＬ０k，ＶＳＬ１kからリセットレベルＶrstがＰ相レベルとして読み出される。
【０１２７】
時刻ｔ３〜ｔ４において、読出し画素Ｘi,k，Ｘi+1,kの転送信号ＴＲＧ０ｉ，ＴＲＧ０ｉ＋１をＨレベルとし、出力信号線ＶＳＬ０k，ＶＳＬ１kのリセットレベルＶrstが反転増幅され、Ｄ相レベルが読み出される。
【０１２８】
＜ソースフォロア型の読出し動作＞
次に、第２実施形態の変形例において、図２３に示すように、ｉ，ｉ＋１行目の画素Ｘi,k+1，Ｘi+1,k+1が読出し画素である場合のソースフォロア型の読出し動作を、図２４のタイミングチャートを参照して説明する。
【０１２９】
時刻ｔ１〜ｔ５において、読出し画素Ｘi,k，Ｘi+1,kの選択信号ＳＥＬi，ＳＥＬi＋１をＨレベルとする。参照画素ＸR,kの選択信号ＳＥＬRはＬレベルであり、参照画素ＸR,kは選択されない。なお、読出し画素Ｘi,k，Ｘi+1,kのリセット信号ＲＳＴＤi，ＲＳＴＤi+1をＬレベルとする。
【０１３０】
時刻ｔ１〜ｔ２において、読出し画素Ｘi,k，Ｘi+1,kのリセット信号ＲＳＴＳi，ＲＳＴＳi+1をＨレベルとし、読出し画素Ｘi,k，Ｘi+1,kをリセットする。時刻ｔ１〜ｔ３において、スイッチＳ１５k，Ｓ１６kの制御信号φＶＳＷをＨレベルとし、スイッチＳ１５k，Ｓ１６kを閉状態とすることにより、出力信号線ＶＳＬ０k，ＶＳＬ１kと電源電位ＶＤＤとを短絡させる。その後、出力信号線ＶＳＬ０k，ＶＳＬ１kからＰ相レベルが読み出される。
【０１３１】
時刻ｔ４〜ｔ５において、読出し画素Ｘi,k，Ｘi+1,kの転送信号ＴＲＧi，ＴＲＧi+1をＨレベルとし、出力信号線ＶＳＬ０k，ＶＳＬ１kのＰ相レベルが反転増幅され、Ｄ相レベルが読み出される。
【０１３２】
第２実施形態の変形例に係る固体撮像装置によれば、読出し画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1及び参照画素ＸR,k，ＸR,k+1のそれぞれが、ソースフォロア用リセットトランジスタＴ２ａ及び差動増幅用リセットトランジスタＴ２ｂを有することにより、図１５に示した第２実施形態に係る固体撮像装置と比較して、電源電圧ＶＤＤと出力信号線ＶＳＬ０kとの間に配置されたスイッチＳ１５k及び電源電圧ＶＤＤと出力信号線ＶＳＬ１kとの間に配置されたスイッチＳ１６kがなくても、ソースフォロア型の読み出しと差動増幅型の読み出しとを切り替えて行うことができる。
【０１３３】
（第３実施形態）
上述したように、従来のソースフォロア型のＣＩＳと比較して、ゲインが大きく変換効率を大幅に高くすることができる差動増幅型のＣＩＳが提案されている。しかし、差動増幅型のＣＩＳでは、読出し時の出力振幅レンジを確保するために浮遊拡散領域のリセット電圧を画素の電源電圧より下げる必要がある。このため、従来のソースフォロア型のＣＩＳでは、画素の増幅トランジスタのソース拡散層と、リセットトランジスタのソース拡散層とを共有できていたが、差動増幅型のＣＩＳでは、画素の増幅トランジスタのソース拡散層と、リセットトランジスタのソース拡散層とを共有できない。このため、差動増幅型のＣＩＳでは、ソースフォロア型のＣＩＳと比較して、レイアウト効率が悪く、特にサブミクロンサイズの小画素の場合には、増幅トランジスタのゲート長が小さくなり、ＲＴＳノイズが悪化する。そこで、第３実施形態では、画素サイズが小さくても増幅トランジスタのゲート長を長くすることができ、ＲＴＳノイズを改善することができる固体撮像装置を提供する。
【０１３４】
＜固体撮像装置の構成＞
第３実施形態に係る固体撮像装置の全体構成は、図１に示した第１実施形態に係る固体撮像装置と共通する。第３実施形態に係る固体撮像装置は、図２５に示すように、画素アレイ部１において、マトリクス状に配置された画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1，Ｘi+4,k+1，Ｘi+5,k+1を有する。
【０１３５】
図２５では、ｋ列目において、ｉ＋１，ｉ＋２行目の画素Ｘi,k，Ｘi+1,kが読み出し画素として選択され、ｉ＋３行目の画素Ｘi+3,kが参照画素として選択されている。また、ｋ＋列目において、ｉ＋１，ｉ＋２行目の画素Ｘi,k+1，Ｘi+1,k+1が読み出し画素として選択され、ｉ＋３行目の画素Ｘi+3,k+1が参照画素として選択されている。
【０１３６】
読出し画素Ｘi,k，Ｘi+1,k，Ｘi,k+1，Ｘi+1,k+1及び参照画素Ｘi+3,k，Ｘi+3,k+1のそれぞれの増幅トランジスタのソースは、共通の電流供給線ＶＣＯＭkに接続されている。第３実施形態に係る固体撮像装置の他の回路構成は、図７に示した第１実施形態の第２変形例に係る固体撮像装置と同様であるので、重複した説明を省略する。
【０１３７】
図２６は、図２５に示した読出し画素Ｘi+1,k，Ｘi+2,k，Ｘi+1,k+1，Ｘi+2,k+1及び参照画素Ｘi+3,k，Ｘi+3,k+1の部分の平面レイアウトを示す。ｋ列目の読出し画素Ｘi+1,k，Ｘi+2,k及び参照画素Ｘi+3,kとｋ＋１列目の読出し画素Ｘi+1,k+1，Ｘi+2,k+1及び参照画素Ｘi+3,k+1とは、図２６の左右方向で線対称の平面レイアウト（平面パターン）を有する。即ち、ｋ列目の読出し画素Ｘi+1,k，Ｘi+2,k及び参照画素Ｘi+3,kとｋ＋１列目の読出し画素Ｘi+1,k+1，Ｘi+2,k+1及び参照画素Ｘi+3,k+1とは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタ等の配置が線対称となっている。なお、図２６以降の平面レイアウトでは、理解を容易にするために、各部位に「ＰＤ」、「ＴＲＧ」、「ＦＤ」、「ＲＳＴ」、「ＶＲＤ」、「ＶＳＬ」、「ＳＥＬ」、「ＡＭＰ」、「ＶＣＯＭ」等の表記を付している。
【０１３８】
ｋ列目のｉ＋１行目の読出し画素Ｘi+1,kは、基板電位印加用の拡散層７０ａと、フォトダイオードを構成する拡散層７１ａと、転送トランジスタのゲート電極８１ａと、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ａと、リセットトランジスタのゲート電極８２ａと、リセットトランジスタのドレイン拡散層７３ａと、選択トランジスタのソース拡散層７４ａと、選択トランジスタのゲート電極８３ａと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ａと、増幅トランジスタのゲート電極８４ａと、増幅トランジスタのソース拡散層７６ａとを備える。
【０１３９】
読出し画素Ｘi+1,kに行方向で隣接する、ｋ＋１列目のｉ＋１行目の読出し画素Ｘi+1,k+1は、基板電位印加用の拡散層７０ｄと、フォトダイオードを構成する拡散層７１ｄと、転送トランジスタのゲート電極８１ｄと、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｄと、リセットトランジスタのゲート電極８２ｄと、リセットトランジスタのドレイン拡散層７３ｄと、選択トランジスタのドレイン拡散層７４ｄと、選択トランジスタのゲート電極８３ｄと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｄと、増幅トランジスタのゲート電極８４ｄと、増幅トランジスタのソース拡散層７６ａとを備える。即ち、同一行であるｉ＋１行目において、互いに隣接する読出し画素Ｘi+1,k，Ｘi+1,k+1は、増幅トランジスタのソース拡散層７６ａを共有する。
【０１４０】
ｋ列目のｉ＋２行目の読出し画素Ｘi+2,kは、基板電位印加用の拡散層７０ｂと、フォトダイオードを構成する拡散層７１ｂと、転送トランジスタのゲート電極８１ｂと、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｂと、リセットトランジスタのゲート電極８２ｂと、リセットトランジスタのドレイン拡散層７３ｂと、選択トランジスタのソース拡散層７４ｂと、選択トランジスタのゲート電極８３ｂと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｂと、増幅トランジスタのゲート電極８４ｂと、増幅トランジスタのソース拡散層７６ｂとを備える。
【０１４１】
読出し画素Ｘi+2,kに行方向で隣接するｋ＋１列目のｉ＋２行目の読出し画素Ｘi+2,k+1は、基板電位印加用の拡散層７０ｅと、フォトダイオードを構成する拡散層７１ｅと、転送トランジスタのゲート電極８１ｅと、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｅと、リセットトランジスタのゲート電極８２ｅと、リセットトランジスタのドレイン拡散層７３ｅと、選択トランジスタのドレイン拡散層７４ｅと、選択トランジスタのゲート電極８３ｅと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｅと、増幅トランジスタのゲート電極８４ｅと、増幅トランジスタのソース拡散層７６ｂとを備える。即ち、同一行であるｉ＋２行目において、互いに隣接する読出し画素Ｘi+2,k，Ｘi+2,k+1は、増幅トランジスタのソース拡散層７６ｂを共有する。
【０１４２】
ｋ列目のｉ＋３行目の参照画素Ｘi+3,kは、基板電位印加用の拡散層７０ｃと、フォトダイオードを構成する拡散層７１ｃと、転送トランジスタのゲート電極８１ｃと、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｃと、リセットトランジスタのゲート電極８２ｃと、リセットトランジスタのドレイン拡散層７３ｃと、選択トランジスタのソース拡散層７４ｃと、選択トランジスタのゲート電極８３ｂと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｃと、増幅トランジスタのゲート電極８４ｃと、増幅トランジスタのソース拡散層７６ｃとを備える。
【０１４３】
参照画素Ｘi+3,kに行方向で隣接するｋ＋１列目のｉ＋３行目の参照画素Ｘi+3,k+1は、基板電位印加用の拡散層７０ｆと、フォトダイオードを構成する拡散層７１ｆと、転送トランジスタのゲート電極８１ｆと、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｆと、リセットトランジスタのゲート電極８２ｆと、リセットトランジスタのドレイン拡散層７３ｆと、選択トランジスタのドレイン拡散層７４ｆと、選択トランジスタのゲート電極８３ｆと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｆと、増幅トランジスタのゲート電極８４ｆと、増幅トランジスタのソース拡散層７６ｃとを備える。即ち、同一行であるｉ＋３行目において互いに隣接する参照画素Ｘi+3,k，Ｘi+3,k+1は、増幅トランジスタのソース拡散層７６ｃを共有する。
【０１４４】
第３実施形態に係る固体撮像装置によれば、同一行で互いに隣接する読出し画素Ｘi+1,k，Ｘi+2,k，Ｘi+1,k+1，Ｘi+2,k+1及び参照画素Ｘi+3,k，Ｘi+3,k+1が、増幅トランジスタのソース拡散層７６ａ，７６ｂ，７６ｃを共有する。これにより、画素サイズが小さくても、読出し画素Ｘi+1,k，Ｘi+2,k，Ｘi+1,k+1，Ｘi+2,k+1及び参照画素Ｘi+3,k，Ｘi+3,k+1のそれぞれの増幅トランジスタのゲート長を長くすることができ、ＲＴＳノイズを改善することができる。
【０１４５】
＜第３実施形態の第１変形例＞
第３実施形態の第１変形例に係る固体撮像装置は、第１実施形態に係る固体撮像装置と同様に、図２に示した画素アレイ部１を有する。図２に示すように、ｋ列目において、画素Ｘi,k，Ｘi+3,kが読出し画素として選択され、画素Ｘi+1,k，Ｘi+2,kが参照画素として選択されている。ｋ＋１列目において、画素Ｘi,k+1，Ｘi+3,k+1が読出し画素として選択され、画素Ｘi+1,k+1，Ｘi+2,k+1が参照画素として選択されている。
【０１４６】
図２７は、図２に示した画素アレイ部１のｋ列目の読出し画素Ｘi+2,k及び参照画素Ｘi+3,kと、ｋ＋１列目の読出し画素Ｘi+2,k+1及び参照画素Ｘi+3,k+1の部分の平面レイアウトを示す。同一行であるｉ＋２行目の読出し画素Ｘi+2,k，Ｘi+2,k+1と、同一行であるｉ＋３行目の参照画素Ｘi+3,k，Ｘi+3,k+1とは、図２７の上下方向で線対称の平面レイアウトを有する。即ち、同一行であるｉ＋２行目の読出し画素Ｘi+2,k，Ｘi+2,k+1と、同一行であるｉ＋３行目の参照画素Ｘi+3,k，Ｘi+3,k+1とは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタ等の配置が線対称となっている。
【０１４７】
ｋ列目のｉ＋２行目の読出し画素Ｘi+2,kは、基板電位印加用の拡散層７０ｂと、フォトダイオードを構成する拡散層７１ｂと、転送トランジスタのゲート電極８１ｂと、転送トランジスタのドレイン拡散層、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｂと、リセットトランジスタのゲート電極８２ｂと、リセットトランジスタのドレイン拡散層７３ｂと、選択トランジスタのソース拡散層７４ｂと、選択トランジスタのゲート電極８３ｂと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｂと、増幅トランジスタのゲート電極８４ｂと、増幅トランジスタのソース拡散層７６ｂとを備える。
【０１４８】
また、読出し画素Ｘi+2,kに列方向で隣接するｋ行目のｉ＋３行目の参照画素Ｘi+3,kは、基板電位印加用の拡散層７０ｃと、フォトダイオードを構成する拡散層７１ｃと、転送トランジスタのゲート電極８１ｃと、転送トランジスタのドレイン拡散層、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｃと、リセットトランジスタのゲート電極８２ｃと、リセットトランジスタのドレイン拡散層７３ｃと、選択トランジスタのソース拡散層７４ｃと、選択トランジスタのゲート電極８３ｂと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｃと、増幅トランジスタのゲート電極８４ｃと、増幅トランジスタのソース拡散層７６ｂとを備える。即ち、同一列であるｋ行目において、互いに隣接する読出し画素Ｘi+2,k及び参照画素Ｘi+3,kは、増幅トランジスタのソース拡散層７６ｂを共有する。
【０１４９】
ｋ＋１列目のｉ＋２行目の読出し画素Ｘi+2,k+1は、基板電位印加用の拡散層７０ｅと、フォトダイオードを構成する拡散層７１ｅと、転送トランジスタのゲート電極８１ｅと、転送トランジスタのドレイン拡散層、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｅ、リセットトランジスタのゲート電極８２ｅと、リセットトランジスタのドレイン拡散層７３ｅと、選択トランジスタのドレイン拡散層７４ｅと、選択トランジスタのゲート電極８３ｅと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｅと、増幅トランジスタのゲート電極８４ｅと、増幅トランジスタのソース拡散層７６ｅとを備える。
【０１５０】
また、読出し画素Ｘi+2,k+1に列方向で隣接するｋ＋１列目のｉ＋３行目の参照画素Ｘi+3,k+1は、基板電位印加用の拡散層７０ｆと、フォトダイオードを構成する拡散層７１ｆと、転送トランジスタのゲート電極８１ｆと、転送トランジスタのドレイン拡散層、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｆと、リセットトランジスタのゲート電極８２ｆと、リセットトランジスタのドレイン拡散層７３ｆと、選択トランジスタのドレイン拡散層７４ｆと、選択トランジスタのゲート電極８３ｆと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｆと、増幅トランジスタのゲート電極８４ｆと、増幅トランジスタのソース拡散層７６ｅとを備える。即ち、同一列であるｋ＋１行目において、互いに隣接する読出し画素Ｘi+2,k+1及び参照画素Ｘi+3,k+1は、増幅トランジスタのソース拡散層７６ｃを共有する。
【０１５１】
第３実施形態の第１変形例に係る固体撮像装置によれば、同一列で互いに隣接する読出し画素Ｘi+2,k及び参照画素Ｘi+3,kと、読出し画素Ｘi+2,k+1及び参照画素Ｘi+3,k+1が、増幅トランジスタのソース拡散層７６ｂ，７６ｆをそれぞれ共有する。これにより、画素サイズが小さくても、読出し画素Ｘi+2,k，Ｘi+2,k+1及び参照画素Ｘi+3,k，Ｘi+3,k+1のそれぞれの増幅トランジスタのゲート長を長くすることができ、ＲＴＳノイズを改善することができる。
【０１５２】
なお、図２７では、同一列で互いに隣接する読出し画素Ｘi+2,k及び参照画素Ｘi+3,kと、読出し画素Ｘi+2,k+1及び参照画素Ｘi+3,k+1が、増幅トランジスタのソース拡散層７６ｂ，７６ｆをそれぞれ共有する場合を例示したが、読出し画素及び参照画素の組がドレイン拡散層を共有する場合に限定されない。例えば、図２に示した画素アレイ部１のｋ列目において、互いに隣接する読出し画素Ｘi+1,k，Ｘi+2,kが、増幅トランジスタのソース拡散層を共有してもよい。また、同一列において参照画素が互いに隣接する場合には、互いに隣接する参照画素が、増幅トランジスタのソース拡散層を共有してもよい。
【０１５３】
＜第３実施形態の第２変形例＞
第３実施形態の第２変形例に係る固体撮像装置は、図２８に示すように、画素アレイ部１が、読出し画素領域１ａ及び参照画素領域１ｂを有する点が、図１４に示した第２実施形態に係る固体撮像装置と共通する。
【０１５４】
しかし、第３実施形態の第２変形例に係る固体撮像装置は、読出し画素領域１ａのｋ列目の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,k，及びｋ＋１列目の画素Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1，Ｘi+4,k+1，Ｘi+5,k+1のそれぞれの増幅トランジスタのドレインが、共通の電流供給線ＶＣＯＭkに接続されている点が、図１４に示した第２実施形態に係る固体撮像装置と異なる。共通の電流供給線ＶＣＯＭkは、カラム読出し回路部３の短絡線６１により、図２８で図示を省略する他の各列の電流供給線と短絡している。
【０１５５】
ｋ列目において、画素Ｘi,k，Ｘi+3,kが読出し画素として選択され、画素ＸR,kが参照画素として固定されている。ｋ＋１列目において、画素Ｘi,k+1，Ｘi+3,k+1が読出し画素として選択され、画素ＸR,k+1が参照画素として固定されている。第３実施形態の第２変形例に係る固体撮像装置の他の構成は、図１４に示した第２実施形態に係る固体撮像装置と同様であるので、重複した説明を省略する。
【０１５６】
図２９は、図２８に示した参照画素ＸR,k，ＸR,k+1の平面レイアウトを示す。同一行である参照画素ＸR,k，ＸR,k+1は、図２９の左右方向で線対称の平面レイアウトを有する。即ち、同一行である参照画素ＸR,k，ＸR,k+1において、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタ等の配置が線対称となっている。
【０１５７】
参照画素ＸR,kは、基板電位印加用の拡散層７０ｇと、フォトダイオードを構成する拡散層７１ｇと、転送トランジスタのゲート電極８１ｇと、転送トランジスタのドレイン拡散層、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｇと、リセットトランジスタのゲート電極８２ｇと、リセットトランジスタのドレイン拡散層７３ｇと、選択トランジスタのドレイン拡散層７４ｇと、選択トランジスタのゲート電極８３ｇと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｇと、増幅トランジスタのゲート電極８４ｇと、増幅トランジスタのソース拡散層７６ｇとを備える。
【０１５８】
参照画素ＸR,kに行方向で隣接する参照画素ＸR,k+1は、基板電位印加用の拡散層７０ｈと、フォトダイオードを構成する拡散層７１ｈと、転送トランジスタのゲート電極８１ｈと、転送トランジスタのドレイン拡散層、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｈと、リセットトランジスタのゲート電極８２ｈと、リセットトランジスタのドレイン拡散層７３ｇと、選択トランジスタのドレイン拡散層７４ｈと、選択トランジスタのゲート電極８３ｈと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｈと、増幅トランジスタのゲート電極８４ａ、増幅トランジスタのソース拡散層７６ｈとを備える。即ち、参照画素ＸR,k，ＸR,k+1は、リセットトランジスタのドレイン拡散層７３ｇを共有する。
【０１５９】
第３実施形態の第２変形例に係る固体撮像装置によれば、同一行で互いに隣接する参照画素ＸR,k，ＸR,k+1が、リセットトランジスタのドレイン拡散層７３ｇを共有することにより、画素サイズが小さくても、参照画素ＸR,k，ＸR,k+1のリセットトランジスタのゲート長を長くすることができ、ＲＴＳノイズを改善することができる。
【０１６０】
＜第３実施形態の第３変形例＞
第３実施形態の第３変形例に係る固体撮像装置は、図２８に示した第３実施形態の第２変形例に係る固体撮像装置の回路構成が共通する。しかし、参照画素ＸR,k，ＸR,k+1の平面レイアウトが、図２９に示した第３実施形態の第２変形例に係る固体撮像装置とは異なる。
【０１６１】
図３０Ａは、図２８に示した参照画素ＸR,k，ＸR,k+1の平面レイアウトを示す。参照画素ＸR,kの左側にはｋ−１列目の参照画素ＸR,k-1が隣接し、参照画素ＸR,k+1の右側にはｋ＋２列目の参照画素ＸR,k+2が隣接している。同一行である参照画素ＸR,k-1，ＸR,k，ＸR,k+1，ＸR,k+2は、図３０Ａの左右方向で互いに線対称の平面レイアウトを有する。即ち、同一行である参照画素ＸR,k-1，ＸR,k，ＸR,k+1，ＸR,k+2において、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタ等の配置が線対称となっている。
【０１６２】
参照画素ＸR,kは、基板電位印加用の拡散層７０ｇ、フォトダイオードを構成する拡散層７１ｇと、転送トランジスタのゲート電極８１ｇと、転送トランジスタのドレイン拡散層、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｇと、リセットトランジスタのゲート電極８２ｇと、リセットトランジスタのドレイン拡散層７３ｇと、選択トランジスタのドレイン拡散層７４ｇと、選択トランジスタのゲート電極８３ｇと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｇと、増幅トランジスタのゲート電極８４ｇ、増幅トランジスタのソース拡散層７６ｇとを備える。参照画素ＸR,kは、行方向で隣接する参照画素ＸR,k-1と共に、リセットトランジスタのドレイン拡散層７３ｇを共有する。
【０１６３】
参照画素ＸR,kに行方向で隣接する参照画素ＸR,k+1は、基板電位印加用の拡散層７０ｈと、フォトダイオードを構成する拡散層７１ｈと、転送トランジスタのゲート電極８１ｈと、転送トランジスタのドレイン拡散層、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｈと、リセットトランジスタのゲート電極８２ｈと、リセットトランジスタのドレイン拡散層７３ｈと、選択トランジスタのドレイン拡散層７４ｈと、選択トランジスタのゲート電極８３ｈと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｈと、増幅トランジスタのゲート電極８４ｈと、増幅トランジスタのソース拡散層７６ｇとを備える。即ち、参照画素ＸRk，ＸR,k+1は、増幅トランジスタのソース拡散層７６ｇを共有する。また、参照画素ＸR,k+1は、行方向で隣接する参照画素ＸR,k+2と共に、リセットトランジスタのドレイン拡散層７３ｈを共有する。
【０１６４】
図３０Ｂは、図２８に示した読出し画素Ｘi+2,k，Ｘi+2,k+1の平面レイアウトを示す。読出し画素Ｘi+2,kの左側にはｋ−１列目の読出し画素Ｘi+2,k-1が隣接し、読出し画素Ｘi+2,k+1の右側にはｋ＋２列目の読出し画素Ｘi+2,k+2が隣接する。同一行である読出し画素Ｘi+2,k-1，Ｘi+2,k，Ｘi+2,k+1，Ｘi+2,k+2は、図３０Ｂの左右方向で互いに線対称の平面レイアウトを有する。即ち、同一行である読出し画素Ｘi+2,k-1，Ｘi+2,k，Ｘi+2,k+1，Ｘi+2,k+2において、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタ等の配置が線対称となっている。
【０１６５】
読出し画素Ｘi+2,kは、基板電位印加用の拡散層７０ｂと、フォトダイオードを構成する拡散層７１ｂと、転送トランジスタのゲート電極８１ｂと、転送トランジスタのドレイン拡散層、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｂと、リセットトランジスタのゲート電極８２ｂと、リセットトランジスタのドレイン拡散層７３ｂと、選択トランジスタのソース拡散層７４ｂと、選択トランジスタのゲート電極８３ｂと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｂと、増幅トランジスタのゲート電極８４ｂと、増幅トランジスタのソース拡散層７６ｂとを備える。
【０１６６】
また、画素Ｘi+2,kに行方向で隣接する読出し画素Ｘi+2,k+1は、基板電位印加用の拡散層７０ｅと、フォトダイオードを構成する拡散層７１ｅと、転送トランジスタのゲート電極８１ｅと、転送トランジスタのドレイン拡散層、浮遊拡散領域及びリセットトランジスタのソース拡散層となる共通の拡散層７２ｅと、リセットトランジスタのゲート電極８２ｅと、リセットトランジスタのドレイン拡散層及び選択トランジスタのドレイン拡散層となる共通の拡散層７４ｅと、選択トランジスタのゲート電極８３ｅと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｅと、増幅トランジスタのゲート電極８４ｅ、増幅トランジスタのソース拡散層７６ｂとを備える。即ち、同一行であるｉ＋２行目において、互いに隣接する読出し画素Ｘi+2,k，Ｘi+2,k+1は、増幅トランジスタのソース拡散層７６ｂを共有する。
【０１６７】
第３実施形態の第３変形例に係る固体撮像装置によれば、同一行で隣接する参照画素ＸR,k-1，ＸR,k，ＸR,k+1，ＸR,k+2が、リセットトランジスタのドレイン拡散層７３ｇ，７３ｈを共有すると共に、参照画素ＸR,k，ＸR,k+1は、増幅トランジスタのソース拡散層７６ｇを共有する。更に、同一行で互いに隣接する読出し画素Ｘi+2,k，Ｘi+2,k+1が、リセットトランジスタのドレイン拡散層７３ｇを共有する。これにより、画素サイズが小さくても、参照画素ＸR,k-1，ＸR,k，ＸR,k+1，ＸR,k+2及び読出し画素Ｘi+2,k，Ｘi+2,k+1の増幅トランジスタ及びリセットトランジスタのゲート長を長くすることができ、ＲＴＳノイズを改善することができる。
【０１６８】
＜第３実施形態の第４変形例＞
第３実施形態の第４変形例に係る固体撮像装置は、第２実施形態の変形例に係る固体撮像装置と同様に、図２０に示した画素アレイ部１を有する。図２０に示すように、ｋ列目において、画素Ｘi,k，Ｘi+1,kが読出し画素として選択され、参照画素ＸR,kが固定されている。ｋ＋１列目において、画素Ｘi,k+1，Ｘi+1,k+1が読出し画素として選択され、参照画素ＸR,k+1が固定されている。
【０１６９】
図３１は、図２０に示した読出し画素Ｘi,k，Ｘi+1,k，Ｘi,k+1，Ｘi+1,k+1及び読出し画素として選択されていない画素（非選択画素）Ｘi+2,k，Ｘi+2,k+1の平面レイアウトを示す。図３１の上下方向が画素アレイ部１の行方向を示し、図３１の左右方向が画素アレイ部１の列方向を示している。同一列であるｋ列目の読出し画素Ｘi,k，Ｘi+1,k及び非選択画素Ｘi+2と、同一列であるｋ＋１列目の読出し画素Ｘi,k+1，Ｘi+1,k+1及び非選択画素Ｘi+2,k+1とは、図３１の上下方向で線対称の平面レイアウトを有する。即ち、同一列であるｋ列目の読出し画素Ｘi,k，Ｘi+1,k及び非選択画素Ｘi+2と、同一列であるｋ＋１列目の読出し画素Ｘi,k+1，Ｘi+1,k+1及び非選択画素Ｘi+2,k+1とは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタ等の配置が線対称となっている。
【０１７０】
ｉ＋１行目、ｋ列目の読出し画素Ｘi+1,kは、基板電位印加用の拡散層７０ｘ、フォトダイオードをそれぞれ構成する拡散層７１ｘ，７１ｙと、転送トランジスタのゲート電極８１ｘ，８１ｙと、浮遊拡散領域を構成する拡散層７２ｘと、ソースフォロア用リセットトランジスタのドレイン拡散層７３ｘと、ソースフォロア用リセットトランジスタのゲート電極８２ｘと、浮遊拡散領域、ソースフォロア用リセットトランジスタのソース拡散層及び差動増幅用リセットトランジスタのソース拡散層となる共通の拡散層７２ｙと、差動増幅用リセットトランジスタのゲート電極８２ｙと、差動増幅用リセットトランジスタのドレイン拡散層及び選択トランジスタのソース拡散層となる共通の拡散層７４ｘと、選択トランジスタのゲート電極８３ｘと、選択トランジスタのソース拡散層及び増幅トランジスタのドレイン拡散層となる共通の拡散層７５ｘと、増幅トランジスタのゲート電極８４ｘと、増幅トランジスタのソース拡散層７６ｘとを備える。図３１に示した他の読出し画素Ｘi,k，Ｘi,k+1，Ｘi+1,k+1及び非選択画素Ｘi+2,k，Ｘi+2,k+1も、読出し画素Ｘi+1,kと同様の構成を有する。
【０１７１】
同一列であるｋ列目において、読出し画素Ｘi,kのソースフォロア用リセットトランジスタのドレイン拡散層７３ｘは、読出し画素Ｘi,kに隣接する読出し画素Ｘi+1,kの増幅トランジスタのソース拡散層と共有の拡散層となる。また、読出し画素Ｘi+1,kの増幅トランジスタのソース拡散層７６ｘは、読出し画素Ｘi+1,kに隣接する非選択画素Ｘi+2,kのソースフォロア用リセットトランジスタのドレイン拡散層と共有の拡散層となる。
【０１７２】
同一列であるｋ＋１列目において、読出し画素Ｘi,k+1のソースフォロア用リセットトランジスタのドレイン拡散層７７ｘは、読出し画素Ｘi,k+1に隣接する読出し画素Ｘi+1,k+1の増幅トランジスタのソース拡散層と共有の拡散層となる。また、読出し画素Ｘi+1,k+1の増幅トランジスタのソース拡散層７７ｙは、読出し画素Ｘi+1,k+1に隣接する非選択画素Ｘi+2,k+1のソースフォロア用リセットトランジスタのドレイン拡散層と共有の拡散層となる。
【０１７３】
第３実施形態の第４変形例に係る固体撮像装置によれば、同一列で互いに隣接する読出し画素Ｘi,k，Ｘi+1,k，Ｘi,k+1，Ｘi+1,k+1及び非選択画素Ｘi+2,k，Ｘi+2,k+1が、拡散層７３ｘ，７７ｘ，７６ｘ，７７ｙを共有することにより、画素サイズが小さくても、拡散層を共有するトランジスタのゲート長を長くすることができ、ＲＴＳノイズを改善することができる。
【０１７４】
（第４実施形態）
上述したように、従来のソースフォロア型のＣＩＳと比較して、ゲインが大きく変換効率を大幅に高くすることができる差動増幅型のＣＩＳが提案されている（特許文献１及び２参照）。しかし、差動増幅型のＣＩＳでは、ソースフォロア型のＣＩＳと比較して、増幅トランジスタの出力抵抗が大きいため、垂直信号線のＲＣ時定数が増加し、読出し速度が遅くなる。
【０１７５】
一方、周辺回路にサンプルホールド回路を有し、ＡＤ変換期間と垂直信号線のセトリング期間をオーバーラップさせることで読出し速度を高速化する技術がある（非特許文献１参照）。しかし、サンプルホールド回路のｋＴＣノイズを画質に影響のないレベルに抑え込むためには例えば数ｐＦの大きい容量を用いる必要があり、チップサイズが増大する。そこで、第４実施形態では、チップサイズの増大を抑制しつつ、読出し速度を高速化することができる固体撮像装置を提供する。
【０１７６】
＜固体撮像装置の構成＞
第４実施形態に係る固体撮像装置の全体構成は、図１に示した第１実施形態に係る固体撮像装置と共通する。第４実施形態に係る固体撮像装置は、図３２に示すように、画素アレイ部１及びカラム読出し回路部３の構成は、図１４に示した第２実施形態に係る固体撮像装置と共通する。しかし、第４実施形態に係る固体撮像装置は、図３２に示すように、カラム信号処理部４の構成が、図１４に示した第２実施形態に係る固体撮像装置と異なる。
【０１７７】
カラム信号処理部４は、出力信号線ＶＳＬ０k，ＶＳＬ１kにそれぞれ接続された２系統のサンプルホールド回路４１，４２と、サンプルホールド回路４１，４２にそれぞれ接続された２つのアナログ・デジタル変換部４３，４４とを有する。サンプルホールド回路４１，４２は、出力信号線ＶＳＬ０k，ＶＳＬ１kから読み出したリセットレベル及び信号レベルを順次サンプリングし、サンプリングしたリセットレベル及び信号レベルをアナログ・デジタル変換部４３，４４に順次出力する。
【０１７８】
サンプルホールド回路４１は、出力信号線ＶＳＬ０kに互いに並列に接続されたスイッチＳ３１，Ｓ３２と、スイッチＳ３１，Ｓ３２に一端がそれぞれ接続され、且つ他端が接地されたコンデンサＣ１，Ｃ２と、コンデンサＣ１，Ｃ２の一端にそれぞれ接続され、且つアナログ・デジタル変換部４３に互いに並列に接続されたスイッチＳ３３，Ｓ３４とを備える。スイッチＳ３１，Ｓ３２，Ｓ３３，Ｓ３４は、制御信号φＰＳＭＰ，φＤＳＭＰ，φＰＡＤ，φＤＡＤにより開閉状態が制御される。
【０１７９】
サンプルホールド回路４２は、出力信号線ＶＳＬ１kに互いに並列に接続されたスイッチＳ３５，Ｓ３６と、スイッチＳ３５，Ｓ３６に一端が接地され、且つ他端が接地されたコンデンサＣ３，Ｃ４と、コンデンサＣ３，Ｃ４の一端にそれぞれ接続され、且つアナログ・デジタル変換部４４に互いに並列に接続されたスイッチＳ３７，Ｓ３８とを備える。スイッチＳ３５，Ｓ３６，Ｓ３７，Ｓ３８は、制御信号φＰＳＭＰ，φＤＳＭＰ，φＰＡＤ，φＤＡＤにより開閉状態が制御される。
【０１８０】
アナログ・デジタル変換部４３は、サンプルホールド回路４１から出力されたリセットレベル及び信号レベルをアナログ・デジタル（ＡＤ）変換することにより、画像信号を出力する。アナログ・デジタル変換部４４は、サンプルホールド回路４２から出力されたリセットレベル及び信号レベルをＡＤ変換することにより、画像信号を出力する。
【０１８１】
＜差動増幅型の読み出し動作＞
次に、図３３のタイミングチャートを参照しながら、第４実施形態に係る固体撮像装置の差動増幅型の読み出し動作を説明する。ここで、参照画素ＸR,kは固定されており、画素Ｘi-2,k，Ｘi-1,k，Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,kを読出し画素として順次選択するものとする。
【０１８２】
時刻ｔ１〜９において、参照画素ＸR,kの選択信号ＳＥＬRをＨレベルとする。時刻ｔ１〜ｔ５において、画素Ｘi,k，Ｘi+1,kの選択信号ＳＥＬi，ＳＥＬi+1をＨレベルとし、読出し画素として選択する。時刻ｔ１〜ｔ２において、読出し画素Ｘi,k，Ｘi+1,kのリセット信号ＲＳＴi，ＲＳＴi+1をＨレベルとし、読出し画素Ｘi,k，Ｘi+1,kをリセットする。同時に、参照画素ＸR,kのリセット信号ＲＳＴRをＨレベルとし、参照画素ＸR,kをリセットする。出力信号線ＶＳＬ０k，ＶＳＬ１kは、読出し画素Ｘi,k，Ｘi+1,kのリセットレベルとなり、Ｐ相レベルが読み出される。
【０１８３】
時刻ｔ１〜ｔ３において、制御信号φＰＳＭＰをＨレベルとし、スイッチＳ３１，Ｓ３５を閉状態とすると共に、制御信号φＰＡＤをＬレベルとし、スイッチＳ３３，Ｓ３７を開状態とすることにより、読出し画素Ｘi,k，Ｘi+1,kのＰ相レベルをコンデンサＣ１，Ｃ３にサンプリングする。同時に、制御信号φＤＡＤをＨレベルとし、スイッチＳ３４，Ｓ３８を閉状態とすると共に、制御信号φＤＳＭＰをＬレベルとし、スイッチＤＳＭＰをＬレベルとすることにより、コンデンサＣ２，Ｃ４にサンプリングされていた読出し画素Ｘi-2,k，Ｘi-1,kのＤ相レベルをそれぞれ出力する。即ち、読出し画素Ｘi,k，Ｘi+1,kのＰ相レベルのサンプリング期間（セトリング期間）に、以前の読出し画素Ｘi-2,k，Ｘi-1,kのＤ相レベルのＡＤ変換期間をオーバーラップさせる。アナログ・デジタル変換部４３，４４は、読出し画素Ｘi-2,k，Ｘi-1,kのＤ相レベルをＡＤ変換して画像信号を出力する。
【０１８４】
時刻ｔ３〜ｔ４において、読出し画素Ｘi,k，Ｘi+1,kの転送信号ＴＲＧi，ＴＲＧi+1をＨレベルとし、出力信号線ＶＳＬ０k，ＶＳＬ１kのＰ相レベルが反転増幅され、その後、読出し画素Ｘi,k，Ｘi+1,kのＤ相レベルが読み出される。
【０１８５】
時刻ｔ３〜ｔ５において、制御信号φＤＳＭＰをＨレベルとし、スイッチＳ３２，Ｓ３６を閉状態とすると共に、制御信号φＤＡＤをＬレベルとし、スイッチＳ３４，Ｓ３８を開状態とすることにより、読出し画素Ｘi,k，Ｘi+1,kのＤ相レベルをコンデンサＣ１，Ｃ３にサンプリングする。同時に、制御信号φＰＡＤをＨレベルとし、スイッチＳ３３，Ｓ３７を閉状態とすると共に、制御信号φＰＳＭＰをＬレベルとし、スイッチＳ３１，Ｓ３５を開状態とすることにより、コンデンサＣ１，Ｃ３にサンプリングされていた読出し画素Ｘi,k，Ｘi+1,kのＰ相レベルをそれぞれ出力する。即ち、読出し画素Ｘi,k，Ｘi+1,kのＤ相レベルのサンプリング期間（セトリング期間）に、以前の読出し画素Ｘi,k，Ｘi+1,kのＰ相レベルのＡＤ変換期間をオーバーラップさせる。アナログ・デジタル変換部４３，４４は、読出し画素Ｘi,k，Ｘi+1,kのＰ相レベルをＡＤ変換して画像信号を出力する。
【０１８６】
時刻ｔ５〜ｔ９において、画素Ｘi+2,k，Ｘi+3,kの選択信号ＳＥＬi+2，ＳＥＬi+3をＨレベルとし、読出し画素として選択する。時刻ｔ５〜ｔ６において、読出し画素Ｘi+2,k，Ｘi+3,kのリセット信号ＲＳＴi+2，ＲＳＴi+3をＨレベルとし、読出し画素Ｘi+2,k，Ｘi+3,kをリセットする。同時に、参照画素ＸR,kのリセット信号ＲＳＴRをＨレベルとし、参照画素ＸR,kをリセットする。出力信号線ＶＳＬ０k，ＶＳＬ１kは、画素Ｘi+2,k，Ｘi+3,kのリセットレベルとなり、Ｐ相レベルが読み出される。
【０１８７】
時刻ｔ５〜ｔ７において、制御信号φＰＳＭＰをＨレベルとし、スイッチＳ３１，Ｓ３５を閉状態とすると共に、制御信号φＰＡＤをＬレベルとし、スイッチＳ３３，Ｓ３７を開状態とすることにより、画素Ｘi+2,k，Ｘi+3,kのＰ相レベルをコンデンサＣ１，Ｃ３にサンプリングする。同時に、制御信号φＤＡＤをＨレベルとし、スイッチＳ３４，Ｓ３８を閉状態とすると共に、制御信号φＤＳＭＰをＬレベルとし、スイッチＳ３２，Ｓ３６を開状態とすることにより、コンデンサＣ２，Ｃ４にサンプリングされていた読出し画素Ｘi,k，Ｘi+1,kのＤ相レベルをそれぞれ出力する。即ち、読出し画素Ｘi+2,k，Ｘi+3,kのＰ相レベルのサンプリング期間（セトリング期間）に、以前の読出し画素Ｘi,k，Ｘi+1,kのＤ相レベルのＡＤ変換期間をオーバーラップさせる。アナログ・デジタル変換部４３，４４は、読出し画素Ｘi,k，Ｘi+1,kのＤ相レベルをＡＤ変換して画像信号を出力する。
【０１８８】
時刻ｔ７〜ｔ８において、読出し画素Ｘi+2,k，Ｘi+3,kの転送信号ＴＲＧi+2，ＴＲＧi+3をＨレベルとし、出力信号線ＶＳＬ０k，ＶＳＬ１kのＰ相レベルが反転増幅され、Ｄ相レベルが読み出される。
【０１８９】
時刻ｔ７〜ｔ９において、制御信号φＤＳＭＰをＨレベルとし、スイッチＳ３２，Ｓ３６を閉状態とすると共に、制御信号φＤＡＤをＬレベルとし、スイッチＳ３４，Ｓ３８を開状態とすることにより、読出し画素Ｘi+2,k，Ｘi+3,kのＤ相レベルをコンデンサＣ１，Ｃ３にサンプリングする。同時に、制御信号φＰＡＤをＨレベルとし、スイッチＳ３３，Ｓ３７を閉状態とすると共に、制御信号φＰＳＭＰをＬレベルとし、スイッチＳ３１，Ｓ３５を開状態とすることにより、コンデンサＣ１，Ｃ３にサンプリングされていた読出し画素Ｘi,k，Ｘi+1,kのＰ相レベルをそれぞれ出力する。即ち、読出し画素Ｘi+2,k，Ｘi+3,kのＤ相レベルのサンプリング期間（セトリング期間）に、以前の読出し画素Ｘi,k，Ｘi+1,kのＰ相レベルのＡＤ変換期間をオーバーラップさせる。アナログ・デジタル変換部４３，４４は、読出し画素Ｘi,k，Ｘi+1,kのＰ相レベルをＡＤ変換して画像信号を出力する。
【０１９０】
第４実施形態に係る固体撮像装置によれば、出力信号線ＶＳＬ０k，ＶＳＬ１kの１本当たりにつき２系統以上のサンプルホールド回路４１，４２を有することにより、非特許文献１の構成と比較してサンプルホールド回路４１，４２のサイズを１／１０程度に抑えつつ、高速に低ノイズ読出しを両立することができる。なお、第４実施形態では、２系統のサンプルホールド回路４１，４２を有する場合を例示したが、２系統以上のサンプルホールド回路であればよい。例えば、４系統又は８系統のサンプルホールド回路とすれば、より高速化を図ることができる。
【０１９１】
（第５実施形態）
上述したように、従来のソースフォロア型のＣＩＳと比較して、ゲインが大きく変換効率を大幅に高くすることができる差動増幅型のＣＩＳが提案されている。しかし、差動増幅型のＣＩＳでは、変換効率のばらつきが大きく、セトリングが遅く、更には読み出し信号レンジが狭いという問題点がある。これらの問題は、増幅トランジスタのゲート・ドレイン間の寄生容量のばらつき、選択トランジスタ及び増幅トランジスタの出力抵抗、高変換効率が主要因である。そこで、第５実施形態では、変換効率のばらつきを抑制し、セトリングを高速化し、読み出し信号レンジを広くすることができる個体撮像装置を提供する。
【０１９２】
＜固体撮像装置の構成＞
第５実施形態に係る固体撮像装置の全体構成は、図１に示した第１実施形態に係る固体撮像装置と共通する。第５実施形態に係る固体撮像装置は、図３４に示すように、画素アレイ部１の構成が、図１に示した第１実施形態に係る固体撮像装置と異なる。
【０１９３】
画素アレイ部１は、複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1を有する。画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1の構成は、図２に示した画素Ｘi,kと基本的には同様である。ｋ列目の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,kのそれぞれの増幅トランジスタのソースと、ｋ＋１列目の画素Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1のそれぞれの増幅トランジスタのソースは、共通の電流供給線ＶＣＯＭkに接続されている。ｋ列目の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,kのそれぞれの選択トランジスタのドレインは、共通の出力信号線ＶＳＬ０kに接続されている。ｋ＋１列目の画素Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1のそれぞれの選択トランジスタのドレインは、共通の出力信号線ＶＳＬ１kに接続されている。
【０１９４】
画素アレイ部１は、ｋ列目の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,kの浮遊拡散領域を短絡するスイッチＳ４１i，Ｓ４１i+1，Ｓ４１i+2，Ｓ４１i+3と、ｋ＋１列目の画素Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1の浮遊拡散領域を短絡するスイッチＳ４２i，Ｓ４２i+1，Ｓ４２i+2，Ｓ４２i+3とを画素セル単位で備える。
【０１９５】
同一行であるｉ行目のスイッチＳ４１i，Ｓ４２iは、制御信号ＦＤＬiにより開閉状態が制御される。同一行であるｉ＋１行目のスイッチＳ４１i+1，Ｓ４２i+1は、制御信号ＦＤＬi+1により開閉状態が制御される。同一行であるｉ＋２行目のスイッチＳ４１i+2，Ｓ４２i+2は、制御信号ＦＤＬi+2により開閉状態が制御される。同一行であるｉ＋３行目のスイッチＳ４１i+3，Ｓ４２i+3は、制御信号ＦＤＬi+3により開閉状態が制御される。
【０１９６】
画素アレイ部１において、ｋ列目のｉ行目の画素Ｘi,kが参照画素として選択され、ｋ＋１列目のｉ行目の画素Ｘi,k+1が読出し画素として選択されている。読出し画素Ｘi,k+1及び参照画素Ｘi,kのそれぞれの選択トランジスタはオンしている。一方、読出し画素又は参照画素として選択されていない画素（非選択画素）Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1のそれぞれの選択トランジスタはオンしていない。
【０１９７】
ｋ列目の参照画素Ｘi,kと、参照画素Ｘi,kに列方向で隣接する非選択画素Ｘi+1,kとの間のスイッチＳ４１iは閉状態に制御され、参照画素Ｘi,kの浮遊拡散領域と、非選択画素Ｘi+1,kの浮遊拡散領域が短絡している。一方、ｋ列目の非選択画素Ｘi+1,k，Ｘi+2,k，Ｘi+3,kの間のスイッチＳ４１i+1，Ｓ４１i+2，Ｓ４１i+3は、開状態に制御されている。
【０１９８】
ｋ＋１列目の読出し画素Ｘi,k+1と、読出し画素Ｘi,k+1に列方向で隣接する非選択画素Ｘi+1,k+1との間のスイッチＳ４２iは、閉状態に制御され、読出し画素Ｘi,kの浮遊拡散領域と、非選択画素Ｘi+1,k+1の浮遊拡散領域が短絡している。一方、ｋ＋１列目の非選択画素Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1の間のスイッチＳ４２i+1，Ｓ４２i+2，Ｓ４２i+3は、開状態に制御されている。
【０１９９】
なお、第５実施形態では、スイッチＳ４１i，Ｓ４２iのみを閉状態に制御した場合を例示したが、スイッチＳ４１i+1，Ｓ４１i+2，Ｓ４１i+3，Ｓ４２i+1，Ｓ４２i+2，Ｓ４２i+3を閉状態として、更に多くの浮遊拡散領域を連結してもよい。
【０２００】
ここで、ある画素内の選択トランジスタ及び増幅トランジスタの出力抵抗Ｒは、下記式（１）で表される。
【０２０１】
Ｒ＝ＲVSL＋ＲAMPTr＋ＲSELTr …（１）
【０２０２】
式（１）において、ＲVSLは配線抵抗、ＲAMPTrは増幅トランジスタの出力抵抗、ＲSELTrは選択トランジスタの出力抵抗である。
【０２０３】
また、変換効率ηは、下記式（２）で表される。
【０２０４】
【数１】
2020188441.tif 000003
【０２０５】
式（２）において、ＣFD_totalは浮遊拡散容量の総量、Ａｖは浮遊拡散容量の平均値、ＣFD_VSLは配線の寄生容量、Ｃgdは増幅トランジスタのゲート・ドレイン間の寄生容量である。増幅トランジスタの寄生容量Ｃgdのばらつきは、配線の寄生容量ＣFD_VSLのばらつきよりも相対的に大きい。また、変換効率ηが高いほど、読出し信号レンジは狭くなる。
【０２０６】
これに対して、第５実施形態に係る固体撮像装置によれば、スイッチＳ４１iにより、参照画素Ｘi,kの浮遊拡散領域と、非選択画素Ｘi+1,kの浮遊拡散領域が短絡すると共に、スイッチＳ４２iにより、読出し画素Ｘi,kの浮遊拡散領域と、非選択画素Ｘi+1,k+1の浮遊拡散領域が短絡することで、式（１）に示した浮遊拡散容量の総量ＣFD_totalが２倍に増大し、変換効率ηを低下させることができる。したがって、信号読み出し範囲を広くすることができる。
【０２０７】
なお、第５実施形態に係る固体撮像装置において、スイッチを第５実施形態では、画素アレイ部１が、同一列に配置された複数の画素の浮遊拡散領域を連結するスイッチＳ４１i，Ｓ４１i+1，Ｓ４１i+2，Ｓ４１i+3を有さずに、ｋ列目の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,kの浮遊拡散領域を短絡すると共に、スイッチＳ４２i，Ｓ４２i+1，Ｓ４２i+2，Ｓ４２i+3を有さずに、ｋ＋１列目の画素Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1の浮遊拡散領域を短絡してもよい。即ち、スイッチＳ４１i，Ｓ４１i+1，Ｓ４１i+2，Ｓ４１i+3，Ｓ４２i，Ｓ４２i+1，Ｓ４２i+2，Ｓ４２i+3による切り替えを行わずに、浮遊拡散容量を共有し、変換効率を低下させることができる。したがって、信号読み出し範囲を広くすることができる。
【０２０８】
＜第５実施形態の第１変形例＞
第５実施形態の第１変形例に係る固体撮像装置は、図３５に示すように、画素アレイ部１及びカラム読出し回路部３の構成は、図３４に示した第５実施形態に係る固体撮像装置と共通する。
【０２０９】
しかし、第５実施形態の第１変形例に係る固体撮像装置は、参照画素Ｘi,kの浮遊拡散領域と短絡された浮遊拡散領域を有する画素Ｘi+1,kの選択トランジスタをオンすると共に、読出し画素Ｘi,kの浮遊拡散領域と短絡された浮遊拡散領域を有する画素Ｘi+1,k+1の選択トランジスタをオンする点が、図３４に示した第５実施形態に係る固体撮像装置と異なる。
【０２１０】
なお、第５実施形態の第１変形例では、スイッチＳ４１i，Ｓ４２iのみを閉状態に制御した場合を例示したが、スイッチＳ４１i+1，Ｓ４１i+2，Ｓ４１i+3，Ｓ４２i+1，Ｓ４２i+2，Ｓ４２i+3を閉状態として、３つ以上の浮遊拡散領域を連結してもよい。そして、参照画素Ｘi,kの浮遊拡散領域と短絡された浮遊拡散領域をそれぞれ有する２つ以上の画素選択トランジスタをオンすると共に、読出し画素Ｘi,kの浮遊拡散領域と短絡された浮遊拡散領域をそれぞれ有する２つ以上の画素の選択トランジスタをオンしてもよい。
【０２１１】
第５実施形態の第１変形例に係る固体撮像装置によれば、スイッチＳ４１iにより、参照画素Ｘi,kの浮遊拡散領域と、非選択画素Ｘi+1,kの浮遊拡散領域が短絡すると共に、スイッチＳ４２iにより、読出し画素Ｘi,kの浮遊拡散領域と、非選択画素Ｘi+1,k+1の浮遊拡散領域が短絡することで、浮遊拡散容量を増大させ、変換効率を低下させることができる。したがって、信号読み出し範囲を広くすることができる。
【０２１２】
更に、参照画素Ｘi,kの浮遊拡散領域と短絡された浮遊拡散領域を有する画素Ｘi+1,kの選択トランジスタをオンすると共に、読出し画素Ｘi,kの浮遊拡散領域と短絡された浮遊拡散領域を有する画素Ｘi+1,k+1の選択トランジスタをオンすることにより、複数行（２行）の読出し画素Ｘi,k，Ｘi+1,k+1から並列読み出しを行うことができる。
【０２１３】
図３６Ａに示すように、２つの増幅トランジスタの寄生容量Ｃ１１，Ｃ１２が並列接続されている場合、増幅トランジスタの寄生容量Ｃ１１，Ｃ１２の基準値をＣdg0とすると、増幅トランジスタの寄生容量Ｃ１１，Ｃ１２の値はそれぞれＣdg0＋ΔＣdg0となる。一方、図３６Ｂに示すように、１つの増幅トランジスタの寄生容量Ｃ１３の値は、２Ｃdg0＋√２ΔＣdg0となる。
【０２１４】
ここで、Ｎ（Ｎは２以上の整数）行の並列読み出しを行う場合の増幅トランジスタの寄生容量ＣgdのばらつきΔＣgd／Ｃgdは、下記式（３）で表される。
【０２１５】
【数２】
2020188441.tif 000004
【０２１６】
即ち、Ｎ行の並列読み出しすることで、ゲート・ドレイン間の寄生容量ＣgdのばらつきΔＣgd／Ｃgdが１／√Ｎ倍となり、変換効率ηのばらつきが抑制される。
【０２１７】
また、Ｎ行の並列読み出しの場合、選択トランジスタ及び増幅トランジスタの出力抵抗Ｒは、下記式（４）で表される。
【０２１８】
Ｒ＝ＲVSL＋１／Ｎ（ＲAMPTr＋ＲSELTr）     …（１）
【０２１９】
即ち、Ｎ行の並列読み出しの場合には、式（１）で示した並列読出しを行わない場合と比較して、増幅トランジスタの出力抵抗ＲAMPTr及び選択トランジスタの出力抵抗ＲSELTrが１／Ｎ倍となり、読み出し速度が向上する。
【０２２０】
また、スイッチＳ４１i，Ｓ４１i+1を追加することによるフォトダイオードの面積欠損は、増幅トランジスタのゲート幅を２倍に増加した場合のフォトダイオードの面積欠損よりも小さい。
【０２２１】
＜第５実施形態の第２変形例＞
第５実施形態の第２変形例に係る固体撮像装置は、図３７に示すように、画素アレイ部１及びカラム読出し回路部３の構成は、図３５に示した第５実施形態の第１変形例に係る固体撮像装置と共通する。
【０２２２】
しかし、第５実施形態の第２変形例に係る固体撮像装置は、画素アレイ部１において、スイッチＳ４１i，Ｓ４１i+1，Ｓ４２i，Ｓ４２i+1による画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1の浮遊拡散領域の短絡数を３個に増加した点が、図３５に示した第５実施形態の第１変形例に係る固体撮像装置と異なる。スイッチＳ４１i，Ｓ４１i+1が閉状態に制御され、ｋ列目の参照画素Ｘi,k及び参照画素Ｘi,kに隣接する画素Ｘi+1,k，Ｘi+2,kの浮遊拡散領域が短絡している。また、スイッチＳ４２i，Ｓ４２i+1を閉状態とし、ｋ＋１列目の読出し画素Ｘi,k+1及び読出し画素Ｘi,k+1に隣接する画素Ｘi+1,k+1，Ｘi+2,k+1の浮遊拡散領域を短絡する。なお、スイッチＳ４１i+2，Ｓ４１i+3，Ｓ４２i+2，Ｓ４２i+3を閉状態として、画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1，Ｘi+3,k+1の浮遊拡散領域の短絡数を４個以上に増加させてもよい。
【０２２３】
また、参照画素Ｘi,kに隣接する画素Ｘi+1,k，Ｘi+2,kのそれぞれの選択トランジスタもオンすると共に、読出し画素Ｘi,k+1に隣接する画素Ｘi+1,k+1，Ｘi+2,k+1のそれぞれの選択トランジスタもオンする。第５実施形態の第２変形例に係る固体撮像装置の他の構成は、図３５に示した第５実施形態の第１変形例に係る固体撮像装置と同様であるので、重複した説明を省略する。
【０２２４】
第５実施形態の第２変形例に係る固体撮像装置によれば、スイッチＳ４１i，Ｓ４１i+1，Ｓ４２i，Ｓ４２i+1により画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi,k+1，Ｘi+1,k+1，Ｘi+2,k+1の浮遊拡散領域の短絡数を３個以上に増加させることにより、浮遊拡散容量をより増大し、変換効率をより低下させることができる。この結果、信号読み出し範囲を更に広くすることができる。
【０２２５】
＜第５実施形態の第３変形例＞
第５実施形態の第３変形例に係る固体撮像装置は、図３８に示すように、画素アレイ部１が複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,kを有すると共に、スイッチＳ４１i，Ｓ４１i+1，Ｓ４１i+2，Ｓ４１i+3，Ｓ４１i+4，Ｓ４１i+5を有する点は、図３４に示した第５実施形態に係る固体撮像装置と共通する。
【０２２６】
しかし、第５実施形態の第３変形例に係る固体撮像装置は、同一列であるｋ列目において、画素Ｘi,k，Ｘi+2,kが読出し画素として選択され、画素Ｘi+4,kが参照画素として選択されている点が、図３５に示した第５実施形態に係る固体撮像装置と異なる。
【０２２７】
読出し画素Ｘi,k及び非選択画素Ｘi+1,kは、リセット入力線ＶＲＤ１k，ＶＳＬ１k，ＶＣＯＭkを共有する。読出し画素Ｘi+2,k及び非選択画素Ｘi+3,kは、リセット入力線ＶＲＤ２k，ＶＳＬ２k，ＶＣＯＭkを共有する。参照画素Ｘi+4,k及び非選択画素Ｘi+5,kは、リセット入力線ＶＲＤ０k，ＶＳＬ０k，ＶＣＯＭkを共有する。
【０２２８】
スイッチＳ４１iが閉状態に制御され、読出し画素Ｘi,kの浮遊拡散領域と、非選択画素Ｘi+1,kの浮遊拡散領域とが短絡する。スイッチＳ４１i+2が閉状態に制御され、読出し画素Ｘi+2,kの浮遊拡散領域と、非選択画素Ｘi+3,kの浮遊拡散領域とが短絡する。スイッチＳ４１i+4が閉状態に制御され、読出し画素Ｘi+4,kの浮遊拡散領域と、非選択画素Ｘi+5,kの浮遊拡散領域とが短絡する。第５実施形態の第３変形例に係る固体撮像装置の他の構成は、図３４に示した第５実施形態に係る固体撮像装置と同様であるので、重複した説明を省略する。
【０２２９】
第５実施形態の第３変形例に係る固体撮像装置によれば、同一列であるｋ列目において、画素Ｘi,k，Ｘi+2,kが読出し画素として選択され、画素Ｘi+4,kが参照画素として選択されている場合でも、スイッチＳ４１i+4により、参照画素Ｘi+4,kの浮遊拡散領域と、非選択画素Ｘi+5,kの浮遊拡散領域が短絡し、スイッチＳ４１iにより、読出し画素Ｘi,kの浮遊拡散領域と、非選択画素Ｘi+1,kの浮遊拡散領域が短絡し、スイッチＳ４１i+2により、読出し画素Ｘi+2,kの浮遊拡散領域と、非選択画素Ｘi+3,kの浮遊拡散領域が短絡することで、浮遊拡散容量を増大させ、変換効率を低下させることができる。したがって、信号読み出し範囲を広くすることができる。
【０２３０】
＜第５実施形態の第４変形例＞
第５実施形態の第４変形例に係る固体撮像装置は、図３９に示すように、画素アレイ部１が複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,kを有すると共に、スイッチＳ４１i，Ｓ４１i+1，Ｓ４１i+2，Ｓ４１i+3，Ｓ４１i+4，Ｓ４１i+5を有する点は、図３８に示した第５実施形態の第３変形例に係る固体撮像装置と共通する。
【０２３１】
しかし、第５実施形態の第４変形例に係る固体撮像装置は、スイッチＳ４１i，Ｓ４１i+1，Ｓ４１i+2，Ｓ４１i+3，Ｓ４１i+4，Ｓ４１i+5が同一列において隣接しない画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,kの浮遊拡散領域を接続する点が、図３８に示した第５実施形態の第３変形例に係る固体撮像装置と異なる。
【０２３２】
同一列であるｋ列目において、画素Ｘi,kが参照画素として選択され、画素Ｘi+1,k，Ｘi+2,kが読出し画素として選択されている。スイッチＳ４１iは、参照画素Ｘi,kの浮遊拡散領域と、非選択画素Ｘi+3,kの浮遊拡散領域との間に接続され、且つスイッチＳ４１i+3に接続されている。スイッチＳ４１i+1は、読出し画素Ｘi+1,kの浮遊拡散領域と、非選択画素Ｘi+4,kの浮遊拡散領域との間に接続され、且つスイッチＳ４１i+4に接続されている。スイッチＳ４１i+2は、読出し画素Ｘi+2,kの浮遊拡散領域と、非選択画素Ｘi+5,kの浮遊拡散領域との間に接続され、且つスイッチＳ４１i+5に接続されている。第５実施形態の第４変形例に係る固体撮像装置の他の構成は、図３８に示した第５実施形態の第３変形例に係る固体撮像装置と同様であるので、重複した説明を省略する。
【０２３３】
第５実施形態の第４変形例に係る固体撮像装置によれば、スイッチＳ４１i，Ｓ４１i+1，Ｓ４１i+2，Ｓ４１i+3，Ｓ４１i+4，Ｓ４１i+5が同一列において隣接せずに互いに離間した画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,k，Ｘi+4,k，Ｘi+5,kの浮遊拡散領域を接続する場合でも、浮遊拡散容量を増大させ、変換効率を低下させることができる。したがって、信号読み出し範囲を広くすることができる。
【０２３４】
＜第５実施形態の第５変形例＞
第５実施形態の第５変形例に係る固体撮像装置は、図４０に示すように、画素アレイ部１が複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,kを有すると共に、スイッチＳ４１i，Ｓ４１i+1，Ｓ４１i+2，Ｓ４１i+3を有する点は、図３４に示した第５実施形態に係る固体撮像装置と共通する。
【０２３５】
しかし、第５実施形態の第５変形例に係る固体撮像装置は、図４０に示すように、画素アレイ部１が、読出し画素領域１ａとは個別に固定された参照画素領域１ｂを有する点が、図３４に示した第５実施形態に係る固体撮像装置と異なる。参照画素領域１ｂは、画素アレイ部１の端部、即ち、画素アレイ部１の最もカラム読出し回路部３側に位置する行に配置されている。
【０２３６】
読出し画素領域１ａに含まれる画素Ｘi,k，Ｘi+1,k，Ｘi+2,k，Ｘi+3,kのうち、画素Ｘi,k，Ｘi+2,kが読出し画素として選択され、画素Ｘi+1,k，Ｘi+3,kが非選択画素となる。画素アレイ部１は、読出し画素領域１ａの読出し画素Ｘi,k，Ｘi+2,k及び非選択画素Ｘi+1,k，Ｘi+3,kのそれぞれの浮遊拡散領域を連結するスイッチＳ４１i，Ｓ４１i+1，Ｓ４１i+2，Ｓ４１i+を有する。スイッチＳ４１iが閉状態に制御され、読出し画素Ｘi,kの浮遊拡散領域と、非選択画素Ｘi+1の浮遊拡散領域が接続されている。スイッチＳ４１i+2が閉状態に制御され、読出し画素Ｘi+2,kの浮遊拡散領域と、非選択画素Ｘi+3の浮遊拡散領域が接続されている。
【０２３７】
参照画素領域１ｂは、Ｒ，Ｒ＋１行目に配列された複数の画素ＸR,k，ＸR+1,kを有する。なお、参照画素領域１ｂは、３行以上に配列された複数の画素を有していていもよい。参照画素領域１ｂに含まれる画素ＸR,k，ＸR+1,kのうち、Ｒ行目の画素ＸR,kが参照画素として選択され、画素ＸR,kが非選択画素となる。
【０２３８】
画素アレイ部１は、参照画素領域１ｂの参照画素ＸR,k及び非選択画素ＸR+1,kのそれぞれの浮遊拡散領域を連結するスイッチＳ４１R，Ｓ４１R+1を有する。スイッチＳ４１Rが閉状態に制御され、参照画素ＸR,kの浮遊拡散領域と、非選択画素ＸR+1の浮遊拡散領域が接続されている。第５実施形態の第５変形例に係る固体撮像装置の他の構成は、図３４に示した第５実施形態に係る固体撮像装置と同様であるので、重複した説明を省略する。
【０２３９】
第５実施形態の第５変形例に係る固体撮像装置によれば、画素アレイ部１が、読出し画素領域１ａとは個別に特定行に固定された参照画素領域１ｂを有する場合には、参照画素領域１ｂ内の参照画素ＸR,k及び非選択画素ＸR+1,kのそれぞれの浮遊拡散領域をスイッチＳ４１R，Ｓ４１R+1により接続することができる。このため、浮遊拡散容量を増大させ、変換効率を低下させることができる。したがって、信号読み出し範囲を広くすることができる。
【０２４０】
＜第５実施形態の第６変形例＞
第５実施形態の第６変形例に係る固体撮像装置は、図４１に示すように、画素アレイ部１が、読出し画素領域１ａ及び参照画素領域１ｂを有すると共に、スイッチＳ４１i，Ｓ４１i+1，Ｓ４１i+2，Ｓ４１i+3，スイッチＳ４１R，Ｓ４１R+1を有する点が、図４０に示した第５実施形態の第５変形例に係る固体撮像装置と共通する。
【０２４１】
しかし、第５実施形態の第６変形例に係る固体撮像装置は、参照画素ＸR,kの浮遊拡散領域と連結された浮遊拡散領域を有する非選択画素ＸR+1,kの選択トランジスタをオンにすると共に、読出し画素Ｘi,k，Ｘi+2,kの浮遊拡散領域と連結された浮遊拡散領域をそれぞれ有する画素Ｘi+1,k，Ｘi+3,kのそれぞれの選択トランジスタをオンにする点が、図４０に示した第４実施形態の第４変形例に係る固体撮像装置と異なる。第５実施形態の第６変形例に係る固体撮像装置の他の構成は、図４０に示した第５実施形態の第５変形例に係る固体撮像装置と同様であるので、重複した説明を省略する。
【０２４２】
第５実施形態の第６変形例に係る固体撮像装置によれば、参照画素ＸR,kの浮遊拡散領域と連結された浮遊拡散領域を有する非選択画素ＸR+1,kの選択トランジスタをオンにすると共に、読出し画素Ｘi,k，Ｘi+2,kの浮遊拡散領域と連結された浮遊拡散領域をそれぞれ有する画素Ｘi+1,k，Ｘi+3,kのそれぞれの選択トランジスタをオンにすることにより、複数行（２行）から並列読み出しを行うことができる。
【０２４３】
（第６実施形態）
第６実施形態として、第１〜第５実施形態に係る固体撮像装置の適用例を説明する。
【０２４４】
＜表面照射型ＣＩＳへの適用例＞
図４２は、第１〜第５実施形態に係る固体撮像装置の表面照射型のＣＩＳへの適用例を示す。図４２に示すように、表面照射型のＣＩＳは、第１〜第５実施形態に係る固体撮像装置の複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,kを有する。
【０２４５】
複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,kのそれぞれにおいて、シリコン（Ｓｉ）等からなる基板９１の上部に、ｐｎ接合で構成されるフォトダイオード９２が設けられている。フォトダイオード９２の上方には、画素トランジスタ９３が設けられている。画素トランジスタ９３は、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの一例である。フォトダイオード９２の上方には、絶縁層９４を挟んで積層された配線層９５，９６，９７が設けられている。配線層９５，９６，９７の上面には、カラーフィルタ９８及びオンチップレンズ（ＯＣＬ）９９が設けられている。
【０２４６】
＜裏面照射型ＣＩＳへの適用例＞
図４３は、第１〜第５実施形態に係る固体撮像装置の裏面照射型のＣＩＳへの適用例を示す。図４３に示すように、表面照射型のＣＩＳは、第１〜第５実施形態に係る固体撮像装置の複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,kを有する。
【０２４７】
複数の画素Ｘi,k，Ｘi+1,k，Ｘi+2,kのそれぞれにおいて、シリコン（Ｓｉ）等からなる基板９１の上面に、絶縁層９４を挟んで積層された配線層９５，９６，９７が設けられている。配線層９５，９６，９７の上部には画素トランジスタ９３が設けられている。画素トランジスタ９３は、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの一例である。配線層９５，９６，９７の上方には、ｐｎ接合で構成されるフォトダイオード９２が設けられている。フォトダイオード９２の上方には、カラーフィルタ９８及びオンチップレンズ（ＯＣＬ）９９が設けられている。
【０２４８】
図４４は、第１〜第５実施形態に係る固体撮像装置の裏面照射型のＣＩＳへの適用例を示す。図４４に示した裏面照射型のＣＩＳは、第１基板１０１と、第２基板１０２とを積層して構成されている。第１基板１０１は支持基板である。第２基板１０２には、画素アレイ部１と、周辺回路１０３が設けられている。周辺回路１０３は、カラム読出し回路部３ａ，３ｂ及びカラム信号処理部４ａ，４ｂを含む。
【０２４９】
図４５は、第１〜第５実施形態に係る固体撮像装置の裏面照射型のＣＩＳへの適用例を示す。図４５に示した裏面照射型のＣＩＳは、第１基板１０１と、第２基板１０２とを積層して構成されている。第１基板１０１には、周辺回路１０３が設けられている。周辺回路１０３は、カラム読出し回路部３ａ，３ｂ及びカラム信号処理部４ａ，４ｂを含む。第２基板１０２には、画素アレイ部１が設けられている。
【０２５０】
＜電子機器への適用例＞
第１〜第５実施形態に係る固体撮像装置は、例えば、デジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話等、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。例えば、図４６に示す電子機器は、例えば、静止画又は動画を撮影可能なビデオカメラであり、固体撮像装置２００と、光学系２０１と、シャッタ装置２０２と、固体撮像装置２００及びシャッタ装置２０２を駆動する駆動部２０４と、信号処理部２０３とを有する。
【０２５１】
固体撮像装置２００は、第１〜第５実施形態に係る固体撮像装置を適用可能である。光学系２０１は、被写体からの像光（入射光）を固体撮像装置２００の画素アレイ部１へ導く。この光学系２０１は、複数の光学レンズから構成されていてもよい。シャッタ装置２０２は、固体撮像装置２００への光照射期間及び遮光期間を制御する。駆動部２０４は、固体撮像装置２００の転送動作及びシャッタ装置２０２のシャッタ動作を制御する。信号処理部２０３は、固体撮像装置２００から出力された信号に対し、各種の信号処理を行う。信号処理後の映像信号は、メモリ等の記憶媒体に記憶されるか、或いは、モニタ等に出力される。
【０２５２】
（その他の実施形態）
上記のように、本技術は第１〜第６実施形態によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、上記の実施形態において説明される各構成を任意に応用した構成等、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０２５３】
また、第１〜第６実施形態及びそれらの各変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
【０２５４】
なお、本技術は、以下のような構成を取ることができる。
（１）
行列状に配列された画素を有する画素アレイ部と、
前記画素アレイ部の周辺に配置された周辺回路と、
を備え、
前記画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、
前記画素のうちの読出し画素及び参照画素は差動増幅器を構成し、
前記参照画素は、同一行、同一列又は隣接列に複数配置され、
前記複数の参照画素は、前記リセットトランジスタのドレイン又はソースに接続された参照側のリセット入力線、前記選択トランジスタのドレインに接続された参照側の出力信号線、前記増幅トランジスタのソースに接続された電流供給線のうちの少なくともいずれかを共有する、
固体撮像装置。
（２）
前記読出し画素は、同一行、同一列又は隣接列に複数配置され、
前記複数の読出し画素は、前記リセットトランジスタのドレイン又はソースに接続された読出し側のリセット入力線を共有する、
前記（１）に記載の固体撮像装置。
（３）
前記読出し画素は複数同時に選択され、
前記周辺回路は、前記同時に選択される読出し画素のそれぞれの、前記リセットトランジスタのドレイン又はソースに接続された読出し側のリセット入力線と、前記選択トランジスタのドレインに接続された読出し側の出力信号線とを短絡するスイッチを更に備え、
前記同時に選択された読出し画素を順次リセットする、
前記（１）又は（２）に記載の固体撮像装置。
（４）
前記同時に選択された読出し画素のうちの一方のリセットレベルを読み出すと同時に、前記同時に選択された読出し画素のうちの他方の信号レベルを読み出す、
前記（３）に記載の固体撮像装置。
（５）
前記参照画素のリセットトランジスタのソースは前記参照画素の浮遊拡散領域に接続され、
前記参照画素のリセットトランジスタのドレインは参照側のリセット入力線に接続され、
前記読出し画素のリセットトランジスタのソースは前記読出し画素の浮遊拡散領域に接続され、
前記読出し画素のリセットトランジスタのドレインは出力信号線に接続され、
前記参照画素は、前記画素アレイ部の特定の行に固定されている、
前記（１）〜（４）のいずれかに記載の固体撮像装置。
（６）
前記参照画素の浮遊拡散領域は、前記参照側のリセット入力線からリセット電圧を供給し、
前記読出し画素の浮遊拡散領域は、前記リセットトランジスタを介して前記浮遊拡散領域と前記読出し側の出力信号線とを接続して負帰還ループを構成してリセット電圧を供給する、
前記（５）に記載の固体撮像装置。
（７）
前記周辺回路は、前記画素の増幅トランジスタの動作点を、ソースフォロア型の読出しと差動増幅型の読出しとで切り替える切り替え部を有し、
前記切り替え部は、前記ソースフォロア型の読出し時に前記読出し側の出力信号線を電源電位に短絡するスイッチを有する、
前記（１）〜（６）のいずれかに記載の固体撮像装置。
（８）
前記参照画素は、前記参照画素の浮遊拡散領域にソースが接続され、且つ前記電流供給線にドレインが接続された他のリセットトランジスタを更に有する、
前記（７）に記載の固体撮像装置。
（９）
同一行又は同一列で互いに隣接する前記画素は、前記増幅トランジスタのソース拡散層を共有する、
前記（１）〜（８）のいずれかに記載の固体撮像装置。
（１０）
同一行又は同一列で互いに隣接する前記画素は、前記リセットトランジスタのドレイン拡散層を共有する、
前記（１）〜（９）のいずれかに記載の固体撮像装置。
（１１）
同一行又は同一列で互いに隣接する前記画素において、前記浮遊拡散領域、前記リセットトランジスタ、前記増幅トランジスタ及び前記選択トランジスタの配置が線対称である、
（９）又は（１０）に記載の固体撮像装置。
（１２）
前記画素アレイ部において、同一行又は同一列に配置された複数の前記画素の浮遊拡散領域が連結されている、
（１）〜（７）に記載の固体撮像装置。
（１３）
前記画素アレイ部が、同一行又は同一列に配置された複数の前記画素の浮遊拡散領域を連結するスイッチを更に備える、
前記（１）〜（８）のいずれかに記載の固体撮像装置。
（１４）
前記スイッチにより前記浮遊拡散領域が連結される前記画素は、当該画素の選択トランジスタのドレインに接続される出力信号線を共有する、
（１３）に記載の固体撮像装置。
（１５）
前記スイッチにより前記浮遊拡散領域が連結された前記画素の前記選択トランジスタを同時にオンする、
前記（１３）又は（１４）に記載の固体撮像装置。
（１６）
前記周辺回路は、複数の前記読出し画素のそれぞれの選択トランジスタのドレインに接続された共通の読出し側の出力信号線に接続された２系統以上のサンプルホールド回路を有する、
（１）〜（１５）のいずれかに記載の固体撮像装置。
（１７）
行列状に配列された画素を有する画素アレイ部と、
前記画素アレイ部の周辺に配置された周辺回路と、
を備え、
前記画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、
前記画素のうちの読出し画素及び参照画素は差動増幅器を構成し、
前記参照画素のリセットトランジスタのソースは前記参照画素の浮遊拡散領域に接続され、
前記参照画素のリセットトランジスタのドレインはリセット入力線に接続され、
前記読出し画素のリセットトランジスタのソースは前記読出し画素の浮遊拡散領域に接続され、
前記読出し画素のリセットトランジスタのドレインは出力信号線に接続され、
前記参照画素は、前記画素アレイ部の特定の行に固定されている、
固体撮像装置。
（１８）
行列状に配列された画素を有する画素アレイ部と、前記画素アレイ部の周辺に配置された周辺回路とを有する固体撮像装置と、
前記固体撮像装置からの画像信号の信号処理を行う信号処理回路と、
を備える電子機器であって、
前記画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、
前記画素のうちの読出し画素及び参照画素は差動増幅器を構成し、
前記参照画素は、同一行、同一列又は隣接列に複数配置され、
前記複数の参照画素は、前記リセットトランジスタのドレイン又はソースに接続された参照側のリセット入力線、前記選択トランジスタのドレインに接続された参照側の出力信号線、前記増幅トランジスタのソースに接続された電流供給線のうちの少なくともいずれかを共有する、電子機器。
（１９）
行列状に配列された画素を有する画素アレイ部と、前記画素アレイ部の周辺に配置された周辺回路とを有する固体撮像装置と、
前記固体撮像装置からの画像信号の信号処理を行う信号処理回路と、
を備える電子機器であって、
前記画素のそれぞれは、浮遊拡散領域、リセットトランジスタ、増幅トランジスタ及び選択トランジスタを有し、
前記画素のうちの読出し画素及び参照画素は差動増幅器を構成し、
前記参照画素のリセットトランジスタのソースは前記参照画素の浮遊拡散領域に接続され、
前記参照画素のリセットトランジスタのドレインはリセット入力線に接続され、
前記読出し画素のリセットトランジスタのソースは前記読出し画素の浮遊拡散領域に接続され、
前記読出し画素のリセットトランジスタのドレインは出力信号線に接続され、
前記参照画素は、前記画素アレイ部の特定の行に固定されている、
電子機器。
【符号の説明】
【０２５５】
１…画素アレイ部、１ａ…読出し画素領域、１ｂ…参照画素領域、２…垂直駆動部、３，３ａ，３ｂ…カラム読出し回路部、４，４ａ，４ｂ…カラム信号処理部、５…水平駆動部、６…信号処理部、７…システム制御部、８…画素駆動配線、９…垂直信号線、４１，４２…サンプルホールド回路、４３，４４…アナログ・デジタル変換部、５１，５２，６１，６２…短絡線、７０ａ〜７０ｈ，７０ｘ，７１ａ〜７１ｈ，７１ｘ，７１ｙ，７２ａ〜７２ｈ，７２ｘ，７２ｙ，７３ａ〜７３ｈ，７３ｘ，７４ａ〜７４ｈ，７４ｘ，７５ａ〜７５ｈ，７５ｘ，７６ａ〜７６ｈ，７６ｆ，７６ｘ，７７ｘ，７７ｙ…拡散層、８１ａ〜８１ｈ，８１ｘ，８１ｙ，８２ａ〜８２ｈ，８２ｘ，８２ｙ，８３ａ〜８３ｈ，８３ｘ，８４ａ〜８４ｈ，８４ｘ…ゲート電極、９１…基板、９２…フォトダイオード、９３…画素トランジスタ、９４…絶縁層９５，９６，９７…配線層、９８…カラーフィルタ、１０１，１０２…基板、１０３…周辺回路、２００…固体撮像装置、２０１…光学系、２０２…シャッタ装置、２０３…信号処理部、２０４…駆動部、Ｃ１〜Ｃ４…コンデンサ、ＦＤ…浮遊拡散領域、Ｌ１ｋ，Ｌ２ｋ…定電流源、Ｍ０k〜Ｍ３k，Ｍ１１k，Ｍ１２ｋ…スイッチ、ＰＤ，ＰＤ１，ＰＤ２…フォトダイオード、Ｓ１k〜Ｓ３k，Ｓ１１k〜Ｓ２０k，Ｓ３１〜Ｓ３８，Ｓ４１i〜Ｓ４１i+5，Ｓ４２i〜Ｓ４２i+5、Ｔ１，Ｔ１ａ，Ｔ１ｂ…転送トランジスタ、Ｔ１k〜Ｔ４k…トランジスタ、Ｔ２，Ｔ２ａ，Ｔ２ｂ…リセットトランジスタ、Ｔ３…選択トランジスタ、Ｔ４…増幅トランジスタ、ＶＣＯＭk，ＶＣＯＭk+1…電流供給線、ＶＲＤ，ＶＲＤ０ｋ〜ＶＲＤ２ｋ，ＶＲＤ０ｋ+1〜ＶＲＤ２ｋ+1，ＶＳＬＲｋ，ＶＳＬＲｋ+1…リセット入力線、ＶＳＬ０k〜ＶＳＬ２k，ＶＳＬ０k+1〜ＶＳＬ２k+1…出力信号線、Ｘi,k〜Ｘi+6,k，Ｘi,k+1〜Ｘi+6,k+1，ＸR,k，ＸR+1,k，ＸR,k+1…画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2020188441.tif 000009
【図６】
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【図７】
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【図８】
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【図９】
2020188441.tif 000013
【図１０】
2020188441.tif 000014
【図１１】
2020188441.tif 000015
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６Ａ】
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【図３６Ｂ】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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