(57)【要約】【課題】製品の信頼性を向上できる半導体装置を提供する。【解決手段】半導体装置は、半導体基板上に形成された複数の絶縁層と、複数の絶縁層上にそれぞれ設けられた複数の配線層と、複数の配線層のうちの最上層の配線層に形成され、ボンディングワイヤが接続される電極パッドを含み、電極パッドの下方のクラックの発生確率の高い絶縁層に、異なる配線層間の導通と非導通を検出しうるために配置されたクラック検出部を備え、クラック検出部は、電極パッドとボンディングワイヤが接続される領域と平面視で重なる位置に配置されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成された複数の絶縁層と、
前記複数の絶縁層上にそれぞれ設けられた複数の配線層と、
前記複数の配線層と前記複数の絶縁層からなる多層配線構造体上に配置され、ボンディングワイヤが接続された電極パッドと、
前記電極パッドの下方の前記複数の絶縁層のうちの第１絶縁層内に配置され、前記複数の配線層と接続される第１ビアと、
前記第１ビアと、前記第１ビアに接続された配線で構成された検出部と、
前記検出部に直列に電気的に接続された検出回路と
を備え、
前記第１ビアは、前記電極パッドと前記ボンディングワイヤとが接続された領域と、平面視で重なる位置に配置されている、半導体装置。
【請求項２】
前記検出回路は、前記検出部の導通状態を検出するために、前記検出部に接続されている、請求項１記載の半導体装置。
【請求項３】
前記検出回路は、
前記第１ビアの一端と接続された第１回路と、
前記第１ビアの他端と接続された第２回路と、
を備え、
前記第２回路は、前記第１回路から前記第１ビアの前記一端に送信したデータ信号が、前記第１ビアのインピーダンスに応じて変化された検出信号を、前記第１ビアの前記他端から受信する、請求項１記載の半導体装置。
【請求項４】
前記第１回路及び前記第２回路は、トランジスタで形成されたトランスファーゲート回路とインバータ回路とを有するレジスタ回路である、請求項３記載の半導体装置。
【請求項５】
前記半導体装置は、
さらに、
基準クロック信号を出力する基準クロック回路、
を備え、
前記データ信号は、前記基準クロック信号に基づいて前記第１回路から出力される、請求項４記載の半導体装置。
【請求項６】
前記基準クロック回路から出力される前記基準クロック信号は、互いに相補な関係の第１の基準クロック信号と、第２の基準クロック信号であり、
前記第１の基準クロック信号と前記第２の基準クロック信号は、前記トランスファーゲート回路を形成するトランジスタのゲートへ入力される、請求項５記載の半導体装置。
【請求項７】
前記電極パッドと前記ボンディングワイヤとが接続された前記領域は、前記ボンディングワイヤと前記電極パッドの一部が合金化された第１の接合領域であり、
前記第１の接合領域の平面視での形状は、円形状または楕円形状であり、
前記第１ビアは、前記円形状または楕円形状の領域に、平面視で重なる位置に配置されている、請求項１記載の半導体装置。
【請求項８】
前記第１の接合領域の平面視での形状のうちの一つである前記楕円形状の長軸の方向は、平面視で前記ボンディングワイヤの延在する方向と垂直な方向に沿う向きである、請求項７記載の半導体装置。
【請求項９】
前記半導体装置は、
さらに、
前記第１ビアと平面視で異なる位置に配置される少なくとも一つの第２ビアと、
前記第１ビアと前記第２ビアを接続する少なくとも一つの第１検出配線と、
を備え、
前記第１ビアと前記第２ビアは、前記第１検出配線の長手方向に沿う第１方向に、平面視で直線状に配列され、
前記第１方向は、前記ボンディングワイヤの延在方向と平面視で垂直な方向に沿っている、請求項１記載の半導体装置。
【請求項１０】
前記第２ビアは、前記電極パッドと前記ボンディングワイヤとが接続された領域と、平面視で重なる位置に配置されている、請求項９記載の半導体装置。
【請求項１１】
前記電極パッドの下方の前記複数の絶縁層は、
第１のビア密度の領域と、
前記第１のビア密度の領域よりもビアの密度の低い第２のビア密度の領域と、
を有し、
前記第１ビアは、前記第２のビア密度の領域と平面視で重なる位置に配置されている、請求項１記載の半導体装置。
【請求項１２】
前記複数の絶縁層は、平面視で前記電極パッドと重なる領域に、少なくとも一つのビアをそれぞれ備え、
前記第１絶縁層における平面視で前記電極パッドと重なる領域に備えられたビアの数は、前記第１絶縁層とは異なる前記複数の各絶縁層において、平面視で前記電極パッドと重なる領域に備えられたビアの数より少ない、請求項１記載の半導体装置。
【請求項１３】
前記複数の絶縁層のうち、前記電極パッドが設けられた最上層の絶縁層は、ＳｉＯ２よりも比誘電率の高い第１の絶縁膜材料で形成され、
前記最上層の絶縁層の下方に設けられる絶縁層は、ＳｉＯ２よりも比誘電率の低い第２の絶縁膜材料で形成され、
前記第１絶縁層は、前記第２の絶縁膜材料で形成された絶縁層である、請求項１記載の半導体装置。
【請求項１４】
半導体チップと、
前記半導体チップが実装されたパッケージ基板と、
前記半導体チップを覆うようにパッケージ基板上に形成された樹脂と、
を備え、
前記半導体チップは、
半導体基板と、前記半導体基板の上に少なくとも１層以上の絶縁層と、
前記絶縁層上にそれぞれ設けられた配線層と、
前記半導体チップの上部の主面の縁部に沿って配置され、ボンディングワイヤが接続された複数の電極パッドと、
前記絶縁層の少なくとも一つの絶縁層内に形成され、異なる配線層を接続するビアと、
を備え、
前記ビアは、異なる配線層間の導通と非導通を検出するための第１ビアを含み、
前記電極パッドは、前記第１ビアが配置される位置と、平面視で重なる位置に配置される第１電極パッドを含み、
前記第１ビアは、平面視で前記第１電極パッドと前記ボンディングワイヤが接合された領域と重なる位置に配置され、
前記第１電極パッドは、前記半導体チップの少なくとも一つのコーナー領域に配置される、半導体装置。
【請求項１５】
前記半導体装置は、前記第１ビアと接続された検出回路を備え、
前記検出回路は、データ信号を送信し、前記データ信号が前記第１ビアのインピーダンスに応じて変化した検出信号を受信する、請求項１４記載の半導体装置。
【請求項１６】
前記第１電極パッドが配置された位置は、前記半導体チップの複数の前記コーナー領域のうち、前記樹脂のコーナーに近い位置のコーナー領域である、請求項１４記載の半導体装置。
【請求項１７】
半導体基板と、
前記半導体基板の上に形成された少なくとも１層以上の絶縁層と、
前記絶縁層上にそれぞれ設けられた少なくとも１層以上の配線層と、
前記少なくとも１層以上の配線層の最上層の配線層に形成され、ボンディングワイヤが接続された電極パッドと、
前記絶縁層のインピーダンスを検出する検出回路と、
前記検出回路と電気的に接続された第１電極と、
前記第１電極とは異なる配線層に形成され、接地電位に接続される第２電極と、
を備え、
前記第１電極は前記配線層のうちの第１配線層に形成され、
前記第２電極は前記配線層のうちの前記第１配線層とは異なる第２配線層に、前記第１電極と対向するように形成され、
前記第１電極及び前記第２電極は、平面視で前記電極パッドと前記ボンディングワイヤが接続された領域と重なる位置に配置された、半導体装置。
【請求項１８】
前記第１電極には、前記検出回路から第１交流信号が送信され、
前記検出回路は、前記第１交流信号が前記第１電極と前記第２電極の間のインピーダンスに応じて変化した第２交流信号を、前記第２電極から受信し、
前記検出回路は、前記第１交流信号と、前記第２交流信号に基づいて、前記第１電極と前記第２電極の間のインピーダンスを検出する、請求項１７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその絶縁層のクラック検出方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化と高速化が進み、それに伴い絶縁層の新しい材料が開発されている。例えば、多孔質材料などのＬｏｗ−ｋ材料を用いた絶縁層は、ＳｉＯ２または、ＳｉＯ２よりも比誘電率の高いＨｉｇｈ−ｋ材料を用いた絶縁層よりも、機械強度が弱いため、絶縁層内にクラックが発生しやすくなっている。
【０００３】
このような状況において、半導体チップを備えた半導体装置の信頼性評価における不良について物理解析を行ったところ、半導体チップに配置された電極パッドの下方の絶縁層にクラックが発生していた。
【０００４】
例えば、特許文献１は、半導体チップの電極パッドの下で生じる不具合を検出する半導体装置が開示されている。電極パッドの下に検出用の配線を配置することで、その配線の断線もしくは電極パッドとの短絡が発生すると、クラック検知回路で検出することが可能な技術となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−１５７７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、電極パッドの下の絶縁層に発生するクラックが、どのような領域で発生頻度が高いかについては開示されていない。配線を用いてのクラックの検出では、配線層を横切るようなクラックは検出可能であるが、絶縁層の主面に沿う方向に広がる絶縁層内のクラックについては、検出できない恐れがある。すなわち、特許文献１に記載の半導体装置では、信頼性の観点から改善の余地がある。
【０００７】
半導体装置は、信頼性を高めることが求められているが、高い信頼性を確保できないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
実施の形態１に係わる半導体装置は、半導体基板上に形成された複数の絶縁層と、複数の絶縁層上にそれぞれ設けられた複数の配線層と、複数の配線層のうちの最上層の配線層で形成され、ボンディングワイヤが接続される電極パッドを含み、電極パッドの下方のクラックの発生頻度の高い絶縁層の領域に、異なる配線層間のインピーダンスを検出しうるために配置されたビアを備え、当該ビアは、電極パッドとボンディングワイヤが接続される領域と平面視で重なる位置に配置されている。
【０００９】
実施の形態２に係わる半導体装置は、ビアが配置される電極パッドの下方の絶縁層の領域として、第１のビア密度の領域と、第１のビア密度領域よりもビアの密度の低い第２のビア密度の領域を有し、異なる配線層間のインピーダンスを検出しうるために配置されるビアは、第２のビア密度領域と平面視で重なる位置に配置される。
【００１０】
実施の形態３に係わる半導体装置は、半導体チップと、半導体チップが実装されるパッケージ基板と、半導体チップを覆うようにパッケージ基板上に形成される樹脂とを備え、半導体チップは複数の電極パッドと、異なる配線層間の導通と非導通を検出しうるためのビアを含み、当該ビアは、平面視で電極パッドとボンディングワイヤが接続される領域と重なる位置に配置され、当該電極パッドは、半導体チップの少なくとも一つのコーナー領域に配置される。
【００１１】
実施の形態４に係わる半導体装置は、ボンディングワイヤが接続される電極パッドと、インピーダンスを検出しうる検出回路と、検出回路と電気的に接続される第１電極と、第１電極とは異なる配線層に形成され、接地電位に接続される第２電極とを備え、第２電極は第１電極と対向するように形成され、第１電極及び第２電極は、平面視で電極パッドとボンディングワイヤが接続される領域と重なる位置に配置される。
【発明の効果】
【００１２】
半導体装置の信頼性向上が実現できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態１に係わるクラック検出装置の一例を示すブロック図である。
【図２】図２は、実施の形態１に係わるクラック検出部の配置の一例を示す平面図である。
【図３】図３は、図２のＡ−Ａ’線に沿った断面図である。
【図４】図４は、クラック検出回路とクラック検出ビアの接続の一例を示す断面図である。
【図５】図５は、図４の断面図において、発生しうるクラックの一例を示す図である。
【図６】図６は、図４のレジスタの回路の構成の一例を示す回路図である。
【図７】図７は、実施の形態２に係わるビア密度の異なる領域の一例を示す平面図である。
【図８】図８は、図７のＢ−Ｂ’線に沿った断面図である。
【図９】図９は、図８の断面図において、発生しうるクラックの一例を示す図である。
【図１０】図１０は、クラックの発生の頻度の高い領域に配置される、一実施の形態に係わるクラック検出部の配置の一例を示す断面図である。
【図１１】図１１は、実施の形態３に係わる半導体装置における樹脂の温度による外形の変化を示す図である。
【図１２】図１２は、実施の形態３に係わる半導体チップにおけるクラック検出部の配置の一例を示す平面図である。
【図１３】図１３は、実施の形態３の変形例に係わる２つの半導体チップにおけるクラック検出部の配置の一例を示す平面図である。
【図１４】図１４は、実施の形態４に係わるクラック検出電極の配置と、クラック検出電極とクラック検出回路の接続の一例を示す断面図である。
【図１５】図１５は、図１４のクラック検出回路の一例を示す回路図である。
【図１６】図１６Ａ〜図１６Ｃは、ボンディングワイヤと電極パッドの接合領域が正常に形成された場合のワイヤ・ボンディングのフローを示す図である。
【図１７】図１７Ａ〜図１７Ｃは、ボンディングワイヤと電極パッドの接合領域が正常に形成されていない場合のワイヤ・ボンディングのフローを示す図である。
【図１８】図１８は、正常に形成された電極パッドとボンディングワイヤの接合領域を示す平面図である。
【図１９】図１９は、正常に形成されていない電極パッドとボンディングワイヤの接合領域を示す平面図である。
【図２０】図２０は、樹脂が高温から低温に変化する際に、樹脂からボンディングワイヤに対して加えられる力を示す図である。
【図２１】図２１は、ボンディングワイヤと電極パッドの接合領域が正常に形成された場合に、ボンディングワイヤに加えられる力により、電極パッドの下方の領域に発生する力を示す図である。
【図２２】図２２は、ボンディングワイヤと電極パッドの接合領域が正常に形成されていない場合に、ボンディングワイヤに加えられる力により、電極パッドの下方の領域に発生する力を示す図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態に係わる半導体装置について、図面を参照して詳細に説明する。なお、説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
【００１５】
（発明者による事前検討）
実施の形態１に係わる半導体装置の詳細について説明する前に、後述する実施の形態を想到するに至った経緯を説明する。
【００１６】
これまで、電極パッドの下のクラックの発生のメカニズムは、ワイヤ・ボンディングにおいて、ボンディングワイヤの先端に形成されたボールが電極パッドに圧着される際に、このボールに上部から押し付ける方向の力が加えられることで、電極パッドの下方に設けられている絶縁層が押しつぶされ、クラックが発生すると考えられていた。
【００１７】
今回、電極パッドの下のクラックについて発明者が検討し、新たなメカニズムに基づくクラックの発生があることが分かった。この発明者が新たに解明した電極パッドの下のクラックの発生のメカニズムについて説明する。
【００１８】
なお、クラックは、絶縁層に用いる層間絶縁膜の裂け目、ひび割れのことであり、クラックが発生している状態とは、絶縁層に用いる層間絶縁膜が均一な状態でなく、層間絶縁膜内にすき間が発生しているような状態である。
【００１９】
（構想段階におけるクラックの発生のメカニズム解析結果）
図１６Ａ〜図１６Ｃは、ボンディングワイヤＢＷと電極パッドＥＰの接合領域が正常に形成された場合のワイヤ・ボンディングのフローを示す図である。これらの図は、ワイヤ・ボンディングの方法の一つであるボールボンディングの一例であり、電極パッドＥＰとボンディングワイヤＢＷが接続されるまでの様態を示している。
【００２０】
まず、図１６Ａに示されるように、図示しないキャピラリーに通され支持されたボンディングワイヤＢＷの先端に放電してボンディングワイヤＢＷの先端を溶融させることでボンディングワイヤＢＷの先端にボールが形成される。次に、図１６Ｂで、形成されたボールが電極パッドＥＰに圧着されるように、形成されたボールに当該キャピラリーから荷重がかけられることで、形成されたボールと電極パッドＥＰの接触面が一部合金化される。次に図１６Ｃで、ボンディングワイヤＢＷに当該キャピラリーを介して超音波の振動が印加されることで、電極パッドＥＰと形成されたボールの合金化が進み、接合領域ＪＲＡが形成される。
【００２１】
図１７Ａ〜図１７Ｃは、ボンディングワイヤと電極パッドＥＰの接合領域が正常に形成されていない場合のワイヤ・ボンディングのフローを示す図である。
【００２２】
図１７Ａでは、図１６Ａと同様に、図示しないキャピラリーに通され支持されたボンディングワイヤＢＷの先端に放電してボンディングワイヤＢＷの先端を溶融させることでボンディングワイヤＢＷの先端にボールが形成される。図１７Ｂでは、図１６Ｂと同様に、形成されたボールが電極パッドＥＰに圧着されるように、形成されたボールに当該キャピラリーから荷重がかけられることで、形成されたボールと電極パッドＥＰの接触面が一部合金化される。しかし、図１６Ｂとは異なり、図１７Ｂでは、形成されたボールが電極パッドＥＰに圧着される際に、電極パッドＥＰとボンディングワイヤＢＷの接合面が凹形状になっている。次に図１７Ｃで、ボンディングワイヤＢＷに当該キャピラリーを介して超音波の振動が印加されることで、超音波の振動により電極パッドＥＰと形成されたボールの合金化が進み、接合領域ＪＲＢが形成される。
【００２３】
この接合領域ＪＲＢは、ワイヤ・ボンディングが正常に行われて合金化された接合領域ＪＲＡに比べて、平面視で接合領域は狭く、小さくなっている。
【００２４】
なお、電極パッドＥＰが凹形状となる原因としては、ボンディングワイヤＢＷの先端に形成されたボールの硬度が高いこと、また、ボンディングワイヤＢＷが電極パッドＥＰに圧着される際に、ボンディングワイヤＢＷに加えられる荷重が大きいことが考えられる。
【００２５】
図１８は、正常に形成された電極パッドＥＰとボンディングワイヤＢＷの接合領域ＪＲＡを示す平面図である。図１６Ｃの接合領域ＪＲＡの平面図である。
【００２６】
図１８に示されるように、ワイヤ・ボンディングが正常に行われた場合は、電極パッドＥＰとボンディングワイヤＢＷが合金化された接合領域ＪＲＡは平面視で略円形状になる。
【００２７】
図１９は、正常に形成されていない電極パッドＥＰとボンディングワイヤの接合領域ＪＲＢを示す平面図である。図１７Ｃの接合領域ＪＲＢの平面図である。
【００２８】
図１９に示されるように、ワイヤ・ボンディングが正常に行われない場合は、合金化された接合領域ＪＲＢは平面視で略楕円形状になる。
【００２９】
図１９の接合領域ＪＲＢの略楕円形状の長軸の長さは、図１８の略円形状の接合領域ＪＲＡの直径と略等しいが、図１９の接合領域ＪＲＢの略楕円形状の短軸の長さは、図１８の接合領域ＪＲＡの略円形状の直径よりも短い。ここで、当該楕円形状の長軸の方向は、図１７Ｃの工程の際に、ボンディングワイヤＢＷに印加された超音波の振動方向に沿う方向である。
【００３０】
半導体装置の製造では、このワイヤ・ボンディングのフロー後に、パッケージ基板ＰＳに搭載された半導体チップＳＣと、ボンディングワイヤＢＷを覆うように、高温で樹脂１００が形成され、室温まで樹脂１００の温度を下げて樹脂１００を硬化させる。
【００３１】
図２０は、樹脂１００が高温から低温に変化する際に、樹脂１００からボンディングワイヤに加えられる力ＦＢ１を示す図である。パッケージ基板ＰＳに半導体チップＳＣが実装され、半導体チップＳＣとボンディングワイヤＢＷを覆うように樹脂１００が形成されている。樹脂１００の温度が高温から低温に温度変化する際に、樹脂１００は温度が低下すると収縮するために、図に示される矢印の方向に力が発生し、ボンディングワイヤＢＷに加えられる。この力がボンディングワイヤＢＷを介して、図１８、図１９に示されている接合領域ＪＲＡ及び接合領域ＪＲＢに加えられることになる。
【００３２】
図２１は、ボンディングワイヤＢＷと電極パッドＥＰの接合領域が正常に形成された場合に、ボンディングワイヤＢＷに加えられる力により、電極パッドＥＰの下方の領域に発生する力を示す図である。ボンディングワイヤＢＷに加えられる力ＦＢ１は、点Ｑを支点としたてこの原理により、電極パッドＥＰとボンディングワイヤＢＷを引き剥がす方向の引張応力ＦＢ２１を発生させる。引張応力ＦＢ２１は、電極パッドＥＰとボンディングワイヤＢＷを引き剥がす方向の力を模式的に表している。この引張応力ＦＢ２１は、接合領域ＪＲＡを介して、絶縁層の主面と垂直な方向に沿うような向きに、電極パッドＥＰの下方の領域に配置される絶縁層に加わることになる。
【００３３】
図２２は、ボンディングワイヤＢＷと電極パッドＥＰの接合領域が正常に形成されていない場合に、ボンディングワイヤＢＷに加えられる力により、電極パッドＥＰの下方の領域に発生する力を示す図である。ボンディングワイヤＢＷに加えられる力ＦＢ１は、点Ｑを支点としたてこの原理により、電極パッドＥＰとボンディングワイヤＢＷを引き剥がす方向の引張応力ＦＢ２２を発生させる。引張応力ＦＢ２２は、電極パッドＥＰとボンディングワイヤＢＷを引き剥がす方向の力を模式的に表している。この引張応力ＦＢ２２は、接合領域ＪＲＢを介して、絶縁層の主面と垂直な方向に沿うような向きに、電極パッドＥＰの下方の領域に配置される絶縁層に加わることになる。
【００３４】
以上のように、樹脂１００の収縮に伴い発生する力は、絶縁層の上部主面が下部主面に対して引っ張られる方向の力として、絶縁層に加えられる。その際、絶縁層に加えられる単位面積当たりの力は、ボンディングワイヤＢＷと電極パッドＥＰの接合領域が正常に形成されていない場合の方が、接合領域が小さいため大きい。
【００３５】
つまり、ボンディングワイヤＢＷと電極パッドＥＰの接合領域が正常に形成されていない場合に、接合領域ＪＲＢの下方の領域の絶縁層に集中的に大きな力が加わる。この接合領域ＪＲＢの下方の領域の絶縁層が、クラックの発生の頻度が高いことになる。また、絶縁層内に発生するクラックは、絶縁層の上部主面が下部主面に対して引っ張られる方向に働く力により発生するため、クラックの断面は、絶縁層主面と垂直な方向に沿うような向きよりも、絶縁層の主面に沿う方向が長くなる。
【００３６】
なお、上述の発明者が推定したクラックの発生のメカニズムにおいて発生する力は、樹脂１００の温度変化に関係しており、比較的長い時間をかけて加えられるものである。対して、ワイヤ・ボンディングの際に加えられる荷重により生じる力は、ワイヤ・ボンディング時の短い時間に一時的に加えられるものである。つまり、ワイヤ・ボンディング時の荷重により生じる力よりも、発明者が解明したクラックの発生のメカニズムで発生する力は、時間をかけて加えられるものである。
【００３７】
また、発明者が解明したクラックの発生のメカニズムでは、樹脂１００内部で発生する力は、樹脂１００の温度変化に関係しているため、半導体装置が製品として出荷された後の回路動作にも影響を受ける。回路動作に応じて樹脂１００の温度は繰り返し変動するため、出荷後も継続的に繰り返し力が加えられることになる。つまり、絶縁層に加えられる力は、樹脂１００が形成される際の高温から、硬化させるために温度を低下させる時だけに働く訳ではない。この点もワイヤ・ボンディング時に一時的に加えられる荷重により生じる力とは異なる。
【００３８】
また、絶縁層の上部主面が下部主面に対して引っ張られる方向に働く力に対しては、絶縁層にビアが配置されることで当該絶縁層の機械強度は高まること、絶縁層において、絶縁層内に配置されるビアの数が少ない領域ほど、クラックの発生頻度は高いことも、発明者による事前検討により確認された。
【００３９】
以上の発明者が推定したクラックの発生のメカニズムは、ボールボンディングの例で説明したが、ボールボンディングとは異なるウェッジボンディングにおいても、同様のメカニズムでクラックが発生する。ウェッジボンディングを行うフローにおいてボンディングワイヤＢＷと電極パッドＥＰの接合領域が正常に形成されていない場合、電極パッドＥＰとボンディングワイヤＢＷの接触面が凹み、更にボンディングワイヤＢＷに超音波の振動が加えられ、ボンディングワイヤＢＷと電極パッドＥＰの合金化が進む。その結果形成された接合領域ＪＲＢは、正常に形成された接合領域ＪＲＡと比べて平面視での面積は小さくなっている。この小さくなっている接合領域ＪＲＢに、樹脂１００の温度変化に伴い発生する力がボンディングワイヤＢＷから集中的に加えられ、その力が当該接合領域ＪＲＢを介して絶縁層に加えられるため、絶縁層のクラックの発生の頻度が高くなる。
【００４０】
そこで、発明者は、以上の発明者による事前検討により解明したクラックの発生のメカニズムに基づく、適切なクラック検出方法があるのではないかと考え、以下の実施形態を想到するに至った。
【００４１】
以下、図面を参照しつつ、上記課題を解決するための手段を適用した実施形態を詳細に説明する。
【００４２】
［実施の形態１］
図１は、実施の形態１に係る半導体装置が備えるクラック検出装置ＣＤＤの一例を示すブロック図である。図２は、実施の形態１に係わる半導体装置が備える半導体チップＳＣにおいて、クラック検出部ＣＤＵの配置の一例を示す平面図である。
【００４３】
図１および図２において、クラック検出装置ＣＤＤは、クラック検出回路ＣＤＣＡと、クラック検出部ＣＤＵと、信号判定回路ＳＤＣを含む。クラック検出部ＣＤＵは、異なる配線層の配線が接続されるために絶縁層に配置されるクラック検出ビアＣＤＶと、異なるクラック検出ビアＣＤＶ間の接続を行い、配線層に形成されるクラック検出配線ＣＤＷを含む。
【００４４】
クラック検出部ＣＤＵのインピーダンスがクラック検出回路ＣＤＣＡにより測定され、その結果に基づいて、絶縁層内のクラックの発生の有無を、信号判定回路ＳＤＣで検出する。
【００４５】
図２において、破線で示される楕円形状の接合領域ＪＲＢは、クラックの発生の頻度が高い領域であり、ワイヤ・ボンディングの際にボンディングワイヤＢＷと電極パッドＥＰの接合領域が正常に形成されない場合に形成される。楕円形状の接合領域ＪＲＢの長軸の方向は、ワイヤ・ボンディングの際にボンディングワイヤＢＷに印加される超音波の振動方向に沿う方向であり、図示しないボンディングワイヤＢＷの延在する方向と平面視で垂直な方向に沿う、第１方向である。図示していないが、図２の電極パッドＥＰ上には、図１６Ｃまたは図１７Ｃに示すようにボンディングワイヤＢＷが接続されており、ボンディングワイヤＢＷは、接合領域ＪＲＢから第１方向に直交する方向に延在している。
【００４６】
発明者が解明したクラックの発生のメカニズムによると、接合領域ＪＲＢにボンディングワイヤＢＷから樹脂１００の温度の変化に伴い発生する力が加えられることになる。このボンディングワイヤＢＷから加えられる力が、接合領域ＪＲＢを介して絶縁層に加えられ、絶縁層内のクラックの発生を招く。そのため、クラック検出ビアＣＤＶを含むクラック検出部ＣＤＵは、平面視で、図２における破線の領域と重なる位置に配置される。
【００４７】
つまり、クラック検出ビアＣＤＶは、電極パッドＥＰとボンディングワイヤＢＷが接続される領域と平面視で重なる位置に配置される。
【００４８】
図２では、クラック検出ビアＣＤＶは、平面視で接合領域ＪＲＢ内の２カ所に配置されているが、クラック検出ビアＣＤＶは、平面視で接合領域ＪＲＢ内の１カ所、若しくは３カ所以上に配置されても良い。
【００４９】
平面視において、接合領域ＪＲＢ内の複数カ所にクラック検出ビアＣＤＶが配置される場合は、クラック検出ビアＣＤＶは平面視で直線上に配置され、配置される方向は、ボンディングワイヤＢＷの延在方向と平面視で垂直な方向に沿う、第１方向である。なお、全てのクラック検出ビアＣＤＶが、平面視で接合領域ＪＲＢと重なる位置に配置されてもよく、平面視で接合領域ＪＲＢと重なる位置に一部のクラック検出ビアＣＤＶが配置されてもよい。クラック検出ビアＣＤＶの占有する領域を減らすには、平面視で接合領域ＪＲＢと重なる位置に、全てのクラック検出ビアＣＤＶが配置されるのが好ましい。
【００５０】
なお、ワイヤ・ボンディングの仕様の中で、ボンディングワイヤＢＷと電極パッドＥＰの接合強度は、ボンディングワイヤＢＷに上向きの力を加えてボンディングワイヤＢＷと電極パッドＥＰの接合強度等を測定するワイヤープル試験に耐えうるように規定されている。つまり、ボンディングワイヤＢＷと電極パッドＥＰの接合領域の面積が多少小さくなっても、この接合領域は一定の接合強度が保たれるように、ワイヤ・ボンディングの仕様で決められている。
【００５１】
接合領域ＪＲＢの短軸の長さが、例えば、ボールボンディング部の直径ＤＩＳの長さの略１／２という状態は、一定の接合強度は保たれている。この状態で発明者が解明したクラックの発生のメカニズムに基づき、接合領域ＪＲＢにボンディングワイヤＢＷから力が加えられるため、絶縁層に加えられる単位面積当たりの力は大きい。ここで、ボールボンディング部の直径ＤＩＳは、図１６Ｃ、図１７ＣにおけるＤＩＳであり、接合領域ＪＲＢの長軸の長さ、接合領域ＪＲＡの直径と略等しい。
【００５２】
一方、接合領域ＪＲＢの短軸の長さが、例えば、ボールボンディング部の直径ＤＩＳの長さの略１／４という状態は、接合強度は低下しているが、発明者が解明したクラックの発生のメカニズムに基づき、接合領域ＪＲＢにボンディングワイヤＢＷから力が加えられるため、絶縁層に加えられる単位面積当たりの力は大きい。
【００５３】
したがって、接合領域ＪＲＢの短軸の長さが、ボールボンディング部の直径ＤＩＳの長さの略１／４から略１／２の範囲の時に、絶縁層に加えられる単位面積当たりの力は大きく、クラックの発生の頻度が高い。
【００５４】
以上より、発明者が解明したクラックの発生のメカニズムでは、接合領域ＪＲＢの短軸の長さがボールボンディング部の直径ＤＩＳの略１／４から略１／２の範囲に、クラック検出部ＣＤＵを設けるのが好ましい。この範囲にクラック検出部ＣＤＵを配置することで、クラックの発生を検出する確率を高くすることができる。
【００５５】
なお、上述において、接合領域ＪＲＢの短軸の長さが、ボールボンディング部の直径ＤＩＳの略１／４から略１／２の範囲となる領域にクラック検出部ＣＤＵを設けるのが好ましいとしたが、必ずしもこの領域に限定される訳ではない。
【００５６】
例えば、ボンディングワイヤＢＷと電極パッドＥＰの接合強度が、一般的なワイヤ・ボンディングの仕様よりも強い場合は、接合領域ＪＲＢの短軸の長さが、ボールボンディング部の直径ＤＩＳの略１／４より短い状態であっても、発明者が解明したクラックの発生のメカニズムに従い、クラックは発生しうる。したがって、この場合では、接合領域ＪＲＢの短軸の長さが、ボールボンディング部の直径ＤＩＳの略１／４より短い値から、ボールボンディング部の直径ＤＩＳの略１／２の範囲となる領域に、クラック検出部ＣＤＵを設けることとしてもよい。
【００５７】
図３は、図２におけるＡ−Ａ’線に沿った断面を示す図である。半導体基板ＳＳ上に第１絶縁層１０と第２絶縁層１１と第３絶縁層１２と第４絶縁層１３と第５絶縁層１４と第６絶縁層１５の６層の絶縁層が設けられ、第６絶縁層１５を除く各絶縁層の上に第１配線層２０と第２配線層２１と第３配線層２２と第４配線層２３と第５配線層２４の５層の配線層が設けられている。
【００５８】
第１絶縁層１０と第２絶縁層１１と第３絶縁層１２と第４絶縁１２と第５絶縁層１４は、機械強度は低いものの、配線間容量の低減のためにＳｉＯ２よりも比誘電率の低い絶縁膜材料、いわゆるＬｏｗ−ｋ材料が使用され、例えば多孔質材料である。第６絶縁層１５は、ワイヤ・ボンディング時の荷重による力が大きいため、機械強度の高い材料が使用され、例えば比誘電率がＳｉＯ２より高い絶縁膜材料、いわゆるＨｉｇｈ−ｋ材料である。
【００５９】
ここで、絶縁層に発生するクラックの頻度は、機械強度の低い絶縁層が、機械強度の高い絶縁層よりも高い。したがって、クラック検出ビアＣＤＶは、最上層のＨｉｇｈ−ｋ材料を用いた絶縁層ではなく、最上層の絶縁層よりも下層に配置されるＬｏｗ−ｋ材料を用いた絶縁層に選択的に設けられている。このことで、クラックを少ないクラック検出ビアＣＤＶで効率的に検出することが可能となる。
【００６０】
クラック検出ビアＣＤＶは、機械強度の低い材料で形成された絶縁層に配置されている。クラック検出ビアＣＤＶは、例えば長さが約０．０３ｕｍ以上から約０．１ｕｍ以下、直径が約０．０５ｕｍ以上から約０．１ｕｍ以下である。クラック検出ビアＣＤＶの材料は、例えばＣｕである。
【００６１】
クラック検出ビアＣＤＶは、第１から第８のクラック検出ビアを備え、クラック検出配線ＣＤＷは、第１から第９のクラック検出配線を備えている。
【００６２】
そして、図３に示すように、クラック検出部ＣＤＵは、
第１配線層２０に形成された第１のクラック検出配線３０と、
第２絶縁層１１に形成された第１のクラック検出ビア４０と、
第２配線層２１に形成された第２のクラック検出配線３１と、
第３絶縁層１２に形成された第２のクラック検出ビア４１と、
第３配線層２２に形成された第３のクラック検出配線３２と、
第４絶縁層１３に形成された第３のクラック検出ビア４２と、
第４配線層２３に形成された第４のクラック検出配線３３と、
第５絶縁層１４に形成された第４のクラック検出ビア４３と、
第５配線層２４に形成された第５のクラック検出配線３４と、
第５絶縁層１４に形成された第５のクラック検出ビア４４と、
第４配線層２３に形成された第６のクラック検出配線３５と、
第４絶縁層１３に形成された第６のクラック検出ビア４５と、
第３配線層２２に形成された第７のクラック検出配線３６と、
第３絶縁層１２に形成された第７のクラック検出ビア４６と、
第２配線層２１に形成された第８のクラック検出配線３７と、
第２絶縁層１１に形成された第８のクラック検出ビア４７と、
第１配線層２０に形成された第９のクラック検出配線３８と、
が、順次直列に接続された構成となっており、第１配線層２０に形成された第１のクラック検出配線３０と、第１配線層２０に形成された第９のクラック検出配線３８が、図示しないクラック検出回路ＣＤＣＡに接続されている。
【００６３】
図４は、クラック検出回路ＣＤＣＡとクラック検出ビアＣＤＶの接続の一例を示す断面図である。クラック検出回路ＣＤＣＡとして、レジスタが用いられた例であり、レジスタとクラック検出部ＣＤＵの接続を示す。クラック検出回路ＣＤＣＡは、同図においてＲＥＧ１と示されている第１レジスタ５０と、同図においてＲＥＧ２と示されている第２レジスタ５１を備え、第１レジスタ５０が第１のクラック検出配線３０に接続され、第２レジスタ５１が第９のクラック検出配線３８に接続されている。第１レジスタ５０から送信されたデータ信号ＤＳが、クラック検出部ＣＤＵのインピーダンスに応じて変化された検出信号ＤＥＴＳとして、第２レジスタ５１が受信する。
【００６４】
ここで、クラック検出ビアＣＤＶが配置されている領域にクラックが発生すると、当該クラック検出ビアＣＤＶの一部破損や、断線を招き、クラック検出部ＣＤＵのインピーダンスが高くなる。
【００６５】
例えば、クラックによりクラック検出ビアＣＤＶの断線が起こると、クラック検出部ＣＤＵのインピーダンスがローインピーダンスからハイインピーダンスに変化する。クラック検出回路ＣＤＣＡは、このインピーダンスの変化を検出する。クラック検出回路ＣＤＣＡは、図１に示す信号判定回路ＳＤＣと接続されており、信号判定回路ＳＤＣは、クラック検出回路ＣＤＣＡにより検出されたインピーダンスの変化に基づいて、絶縁層のクラックの発生を検出する。
【００６６】
図５は、図４の断面図において、絶縁層内に発生しうるクラックの一例を示す図である第３絶縁層１２内の第２のクラック検出ビア４１を横切るようなクラックが発生した場合を示している。
【００６７】
クラックは、上述の発明者による事前検討で説明したように、絶縁層の主面に沿う方向に広がるような形状となっている。
【００６８】
クラックが発生していない場合は、第１レジスタ５０から送信されたデータ信号ＤＳは、クラック検出部ＣＤＵを介して、検出信号ＤＥＴＳとして第２レジスタ５１が受信する。つまり、データ信号ＤＳの状態の遷移に応じて、検出信号ＤＥＴＳの状態も遷移する。一方、クラックが発生すると、それによりクラック検出ビアＣＤＶ若しくはクラック検出配線ＣＤＷの断線を招く。クラック検出ビアＣＤＶ若しくはクラック検出配線ＣＤＷが断線すると、第１レジスタ５０から送信されるデータ信号ＤＳの状態が遷移しても、第２レジスタ５１が受信する検出信号ＤＥＴＳは、ローレベル若しくはハイレベルに固着される。信号判定回路ＳＤＣは、この検出信号ＤＥＴＳが固着された状態を検知することで、絶縁層内のクラックの発生を検出する。
【００６９】
図６は図４、図５のレジスタの回路の構成の一例を示す回路図である。第１レジスタ５０及び第２レジスタ５１の回路の一例であるレジスタ回路５２と、レジスタ回路５２の動作のタイミングを規定するレジスタ用基準クロック信号を出力するレジスタ用基準クロック回路５３の一例を示す。第１レジスタ５０と第２レジスタ５１は、それぞれレジスタ回路５２と同じ回路構成となっている。
【００７０】
図６のように、第１レジスタ５０及び第２レジスタ５１は、例えばＭＯＳＦＥＴで構成されたインバータ５４とトランスファーゲート５５を備える。そして、レジスタ用基準クロック回路５３から出力される互いに相補な関係の２つのレジスタ用基準クロック信号により、第１レジスタ５０及び第２レジスタ５１の状態が遷移される。
【００７１】
第１レジスタ５０と第２レジスタ５１の動作について、図５を参照し説明する。第１レジスタ５０は、図示しない信号発生器から出力されるデータ信号ＤＳを、レジスタ用基準クロック信号の立ち上がり時にＤＩＮから取り込み、ＤＯＵＴから出力する。ＤＯＵＴから出力されたデータ信号ＤＳは、クラック検出部ＣＤＵの第１のクラック検出配線３０へ入力され、クラック検出部ＣＤＵのインピーダンスに応じて変化された検出信号ＤＥＴＳとして、クラック検出部ＣＤＵの第９のクラック検出配線３８から第２レジスタ５１に入力される。入力された検出信号ＤＥＴＳは第２レジスタ５１に保持され、レジスタ用基準クロック信号の次の立ち上がり時に、第２レジスタ５１から図示しない信号判定回路ＳＤＣへ出力される。
【００７２】
ここで、レジスタ用基準クロック回路５３から出力される互いに相補な関係の２つのレジスタ用基準クロック信号は、トランスファーゲート５５を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートへそれぞれ入力される。
【００７３】
クラック検出回路ＣＤＣＡは、クラック検出部ＣＤＵの断線等のインピーダンス変化を、ＭＯＳトランジスタを用いた小さな回路規模の論理回路により、検出することが可能である。
【００７４】
なお、データ信号ＤＳは、ハイレベル(high-level)とローレベル(low-level)の２値のデジタル信号であり、例えば、所定の周期で、ハイレベルとローレベルが遷移されている。
【００７５】
クラック検出装置ＣＤＤの低消費電力化のためには、レジスタ用基準クロック回路５３が発生するレジスタ用基準クロック信号の周期を長くするのが好ましい。
【００７６】
また、クラック検出装置ＣＤＤを更に低消費電力で動作させるためには、レジスタ用基準クロック回路５３は、当該クラック検出装置ＣＤＤが備えられた半導体チップＳＣの他の回路が動作中であっても、必ずしも動作させておく必要はない。半導体チップＳＣを覆うように半導体装置のパッケージ基板ＰＳ上に形成された樹脂１００の温度が、所定の範囲以上変動した場合にのみ、レジスタ用基準クロック回路５３を動作させるように制御するのがよい。
【００７７】
以上のような動作となるようにレジスタ用基準クロック回路５３が制御されることで、当該クラック検出回路ＣＤＣＡが実装された半導体チップＳＣを、製品として出荷後の長期にわたり消費電力を抑制することが可能となる。
【００７８】
第２レジスタ５１の代わりに、検出信号ＤＥＴＳの様々な振幅レベルを検出することができる他の機能回路を用いてもよい。
【００７９】
クラック検出ビアＣＤＶ若しくはクラック検出配線ＣＤＷが、断線には至らない一部破壊であっても、第１クラック検出配線３０と第９クラック検出配線３８との間のインピーダンスは変化する。当該インピーダンスの変化に応じた検出信号ＤＥＴＳの振幅レベルを検出することは、クラックの発生の有無だけでなく、クラック検出ビアＣＤＶ若しくはクラック検出配線ＣＤＷの状態を推測することに応用することが可能である。
【００８０】
更に、クラック検出回路ＣＤＣＡが検出信号ＤＥＴＳの振幅レベルの変化を検出し続け、検出結果を情報としてメモリ等の記憶素子に蓄積し、蓄積された検出結果を、半導体チップＳＣに搭載されたＭＰＵ等の処理装置で解析することも出来る。そのことで、クラックが半導体装置に搭載される回路の動作に影響を及ぼす時期を予測することが可能となる。
【００８１】
クラック検出回路ＣＤＣＡが、検出信号ＤＥＴＳの振幅レベルの変化を検出することが可能であれば、クラック検出部ＣＤＵが完全に断線する前に、半導体チップＳＣに搭載されたＭＰＵ等の処理装置からアラームを発信させることに活用することも可能である。
【００８２】
また、信号判定回路ＳＤＣがデータ信号ＤＳと検出信号ＤＥＴＳからクラックの発生を検出する方法は上述の内容に特に限定される訳ではない。
【００８３】
データ信号ＤＳは、レジスタ用基準クロック信号の立ち上がり時に、第１レジスタ５０に取り込まれ、保持されている。例えば、この保持されているデータ信号ＤＳと、次のレジスタ用基準クロック信号の立ち上がり時に第２レジスタ５１に取り込まれる検出信号ＤＥＴＳとが、比較される方法であってもよい。
【００８４】
ここで、データ信号ＤＳと検出信号ＤＥＴＳの比較は、例えば、差動増幅回路から構成される比較器で行うことができる。
【００８５】
なお、クラック検出部ＣＤＵが下方に配置される電極パッドＥＰは、半導体チップＳＣに配置される複数の電極パッドＥＰのうち、少なくとも一つであり、複数の電極パッドＥＰの下方にそれぞれクラック検出部ＣＤＵを配置してもよい。複数の電極パッドＥＰの下方にクラック検出部ＣＤＵを配置することで、絶縁層のクラックの発生を複数位置で監視できることになり、クラック検出装置ＣＤＤを有する半導体装置の信頼性向上を図ることが可能となる。
【００８６】
更に、クラック検出部ＣＤＵが下方に配置される電極パッドＥＰは、半導体チップＳＣの縁部よりも内側のコア領域に配置される電極パッドＥＰであってもよい。コア領域には、メモリ回路やＭＰＵなどのロジック回路の全部又は一部や、ＢＧＲ回路、ＡＤＣ回路、ＰＬＬ回路などの機能回路の全部又は一部が設けられている。そのため、コア領域の絶縁層に発生したクラックは、半導体チップＳＣに搭載される回路の電気特性に対して、影響を及ぼし易い。コア領域にクラック検出部ＣＤＵを設けることは、回路の電気特性に対して、影響を及ぼし易いクラックを効果的に検出することが可能となる。
【００８７】
また、半導体チップＳＣに複数のクラック検出部ＣＤＵが配置される場合は、それぞれのクラック検出部ＣＤＵにクラック検出回路ＣＤＣＡが接続される構成とともに、複数のクラック検出部ＣＤＵが、一つのクラック検出回路ＣＤＣＡに直列に接続される構成であってもよい。複数のクラック検出部ＣＤＵをまとめて、一つのクラック検出回路ＣＤＣＡに直列に接続させる構成は、クラック検出装置ＣＤＤの小型化に有効である。なお、複数のクラック検出部ＣＤＵをまとめて、一つのクラック検出回路ＣＤＣＡに直列に接続させる構成であっても、複数のクラック検出部ＣＤＵのうちのどれか一つのクラック検出部ＣＤＵに断線が発生すれば、クラック検出回路ＣＤＣＡはクラックの発生を検出可能であり、クラック検出機能としては問題ない。
【００８８】
クラック検出部ＣＤＵは、電極パッドＥＰとボンディングワイヤＢＷが接続される接合領域ＪＲＢの下方の絶縁層及び配線層に複数設けられてもよい。
【００８９】
クラック検出ビアＣＤＶが配置される電極パッドＥＰの下方の絶縁層には、クラック検出ビアＣＤＶとは異なる他のビアが配置されていてもよい。
【００９０】
絶縁層に配置されるビアが多くなることで、絶縁層の機械強度を高めることが出来る。
【００９１】
クラック検出配線ＣＤＷが配置される電極パッドＥＰの下方の配線層には、クラック検出配線ＣＤＷとは異なる他の回路等の配線が配置されていてもよい。
【００９２】
クラック検出回路ＣＤＣＡの配置は、コア領域でも、半導体チップＳＣの縁部でもよい。また、クラック検出回路ＣＤＣＡの構成要素は、コア領域に配置された他の回路の構成要素を兼用してもよく、また、クラック検出回路ＣＤＣＡ用に新たに設けてもよい。
【００９３】
本実施の形態に係わる半導体装置は、上述のように発明者が解明した絶縁層内のクラックの発生のメカニズムに基づいて、電極パッドＥＰの下方のクラックの発生頻度の高い絶縁層の領域に、クラック検出部ＣＤＵに備えられるクラック検出ビアＣＤＶとクラック検出配線ＣＤＷが選択的に配置される。クラック検出部ＣＤＵはクラック検出回路ＣＤＣＡと接続され、断線などによるクラック検出部ＣＤＵのインピーダンス変化を検出する。それにより、平面視で電極パッドＥＰの領域と重なる位置の下方の絶縁層と配線層において、クラック検出ビアＣＤＶとクラック検出配線ＣＤＷが広範囲に設けられた時と同等のクラック検出率を維持し、小型なクラック検出部ＣＤＵの実現が可能となる。
【００９４】
更に、本実施の形態によれば、クラックの発生頻度の高い絶縁層の領域に、クラック検出ビアＣＤＶが配置されるため、絶縁層内に絶縁層の主面に沿う方向に広がるクラックが高い確度で検出されることが可能となる。
【００９５】
更に、本実施の形態によれば、検出信号ＤＥＴＳの経時変化の情報が蓄積され、蓄積された経時変化の情報が解析されることで、故障予測に活用されることも可能である。
【００９６】
更に、本実施の形態によれば、クラック検出部ＣＤＵが、電極パッドＥＰの下層のクラック発生頻度の高い特定の狭い領域に配置されることが可能である。そのため、コア領域に配置される電極パッドＥＰの下方の領域にクラック検出部ＣＤＵを配置することができる。コア領域に発生したクラックは、半導体チップＳＣに搭載される回路の電気特性に対して影響が強いため、コア領域の絶縁層に発生するクラックを効果的に検出することは、半導体装置の信頼性の向上に有効である。
【００９７】
［実施の形態２］
半導体チップＳＣにおいて、ビアは、電極パッドＥＰの下方の絶縁層の全領域に配置されることが可能であるが、ビアが接続される回路の電気特性や、半導体製造におけるレイアウトルールなどが考慮されて配置される。そのため、実際の半導体チップＳＣのレイアウトでは、ビア密度が異なる領域が生じている。
【００９８】
図７は、電極パッドＥＰの下方の絶縁層に配置されるビアに関して、ビア密度の異なる領域の一例を示す平面図である。
【００９９】
電極パッドＥＰの下方において、ビアの密度が高い領域と、ビアの密度が低い領域が存在する一例が示されている。ビアの密度の高い領域である高密度ビア領域ＨＶＤと、高密度ビア領域ＨＶＤよりもビアの密度の低い領域である低密度ビア領域ＬＶＤが混在していることがわかる。
【０１００】
図８は、図７のＢ−Ｂ’線に沿った断面図である。実施の形態１の図３と同様に、半導体基板ＳＳ上に第１から第６の６層の絶縁層と、第１から第５の５層の配線層が備えられた半導体チップＳＣの断面図である。電極パッドＥＰ直下の最上層の第６絶縁層１５は、機械強度の高い、ＳｉＯ２よりも比誘電率が高いＨｉｇｈ−ｋ材料が用いられ、この最上層の絶縁層より下層に設けられる第１から第５絶縁層１４は、機械強度は低い、Ｌｏｗ−ｋの多孔質材料が用いられている。
【０１０１】
複数の絶縁層のうち、下層から数えて３番目の第３絶縁層１２は、ビアの配置されている数が少ない領域があることがわかる。この領域は、図７において、ビアの密度の低い低密度ビア領域ＬＶＤである。一方、同じ第３絶縁層１２には、ビアの密度の高い高密度ビア領域ＨＶＤがあることがわかる。
【０１０２】
ここで、絶縁層において、ビアの密度の低い低密度ビア領域ＬＶＤは、加えられる力に対する機械強度が低いので、下層から数えて３番目のビアの密度の低い第３絶縁層１２内にクラックが発生する頻度が高い。
【０１０３】
また、発明者が解明したクラックの発生のメカニズムによると、電極パッドＥＰとボンディングワイヤＢＷが接続される領域と平面視で重なる領域である電極パッドＥＰの中心部が、クラックが発生する頻度が高い。したがって、図７、図８の場合では、第３絶縁層１２内の電極パッドＥＰの中心部が、クラックの発生する頻度が高いことになる。
【０１０４】
図９は、図７、図８に示されるような、絶縁層内にビア密度の異なる領域がある場合において、絶縁層内に発生しうるクラックの一例を示す断面図である。ここで、複数ある絶縁層のうち、絶縁層に用いられる層間絶縁膜の機械強度が低く、ビアの密度が低い箇所を有する絶縁層が、クラックの発生する頻度が高い。
【０１０５】
図９において、クラックは、第３絶縁層１２内に、電極パッドＥＰとボンディングワイヤＢＷが接続される接合領域ＪＲＢを、平面視で含むような位置に、絶縁層の主面に沿うように広がっている。
【０１０６】
なお、図９は、絶縁層内にクラックが発生後、半導体装置の樹脂１００の温度が繰り返し変化することで、クラックが大きくなった際の一例である。クラックは、樹脂１００の温度変化が繰り返されることで、徐々に大きくなっていく。そのため、半導体装置に備えられる半導体チップＳＣに搭載される回路の電気特性が劣化する前に早期に検出しておくことが大切である。
【０１０７】
図１０は、本実施の形態に係わるクラック検出部ＣＤＵの配置の一例を示す断面図である。複数の絶縁層は、平面視で電極パッドＥＰと重なる領域に、少なくとも一つのビアを備えている。クラック検出ビアＣＤＶを備えるクラック検出部ＣＤＵは、クラックの発生の頻度の高い領域に配置されている。つまり、クラック検出部ＣＤＵが備えるクラック検出ビアＣＤＶは、実施の形態１と同様に、電極パッドＥＰとボンディングワイヤＢＷが接続される接合領域ＪＲＢと平面視で重なる位置に配置されている。更に、クラック検出ビアＣＤＶは、複数の絶縁層のなかで、電極パッドＥＰと平面視で重なる領域に配置されるビアの数が少ない絶縁層に配置されている。
【０１０８】
言い換えると、クラック検出ビアＣＤＶが配置される絶縁層における平面視で電極パッドＥＰと重なる領域に備えられるビアの数は、クラック検出ビアＣＤＶが配置される絶縁層とは異なる複数の各絶縁層における平面視で当該電極パッドＥＰと重なる領域に備えられるビアの数より少ない。図１０においては、複数の絶縁層のうち、下層から数えて３番目の第３絶縁層１２に、クラック検出ビアＣＤＶが配置されている。
【０１０９】
実施の形態２では、実施の形態１に対して、クラック検出ビアＣＤＶが配置される絶縁層として、ビアの配置される数が少なく、ビアの密度が低い第３絶縁層１２に選択的にクラック検出ビアＣＤＶが配置されている。クラック検出ビアＣＤＶが、例えば実施の形態１の図３のように縦積みのスタック構造として配置される必要はない。そのため、クラック検出ビアＣＤＶが縦積みに多数配置されない場合であっても、効果的に絶縁層内のクラックを検出することが可能となっている。
【０１１０】
このように、クラック検出ビアＣＤＶとクラック検出配線ＣＤＷを備えるクラック検出部ＣＤＵが、電極パッドＥＰとボンディングワイヤＢＷが接続される領域と平面視で重なる位置に配置され、更に、クラック検出ビアＣＤＶは、ビアの密度が低い絶縁層に選択的に配置されている。
【０１１１】
本実施の形態に係わる半導体装置は、実施の形態１に係わる半導体装置と同等の効果を奏することができる。
【０１１２】
更に本実施の形態に係わる半導体装置は、クラックが効果的に検出されるように、クラック検出部ＣＤＵが配置されている。クラック検出ビアＣＤＶとクラック検出配線ＣＤＷが、平面視及び断面視で小さい領域に配置可能となる。つまり、クラックの発生頻度の高い絶縁層に選択的にクラック検出ビアＣＤＶが配置されるため、クラック検出装置ＣＤＤによるクラックの検出率は低下されることなく、小型なクラック検出装置ＣＤＤが実現可能となる。このことにより、レイアウト設計の際のレイアウトの自由度が高められ、設計効率の向上といった顕著な効果がもたらされる。
【０１１３】
［実施の形態３］
図１１はワイヤ・ボンディングのフロー後に、半導体チップＳＣ及びボンディングワイヤＢＷを覆うようにパッケージ基板ＰＳ上に形成された樹脂１００の温度による外形の変化を示す図である。樹脂１００が形成される時の樹脂１００の高温での樹脂外形６０と、室温まで樹脂１００の温度を下げて硬化させたときの樹脂１００の室温での樹脂外形６１を示す平面図である。ｘｙ座標は図示の通りである。
【０１１４】
図において、外形の大きい点線が高温での樹脂外形６０であり、高温での樹脂外形６０より小さい外形の点線が室温での樹脂外形６１である。
【０１１５】
樹脂１００の温度が下がることで、樹脂１００の各部分が、樹脂１００が形成されている領域の中心部に向かうように収縮するため、図のように室温での樹脂外形６１が示す樹脂１００の外形は、高温での樹脂外形６０が示す樹脂１００の外形よりも小さい。
【０１１６】
樹脂１００における点Ｐ１は、図において半導体チップＳＣの下辺縁部の中央部にある点であり、樹脂１００の温度が高温から下がり室温となる際には、樹脂１００における点Ｐ１は、Ｙ軸方向にΔＰ１ｙ移動する。
【０１１７】
樹脂１００における点Ｐ２は、図において半導体チップＳＣの左下頂点縁部にある点であり、樹脂１００の温度が下がり室温となる際には、樹脂１００における点Ｐ２は、Ｘ軸方向にΔＰ２ｘ移動し、Ｙ軸方向にΔＰ２ｙ移動する。
【０１１８】
樹脂１００は、温度の低下に伴い、樹脂１００の各部分が、樹脂１００が形成されている領域の中心部に向かうように収縮するため、樹脂１００が形成される領域の中心部からの距離が長い位置にある樹脂１００の部分ほど、温度の変化に応じて移動する距離は長い。言い換えると、樹脂１００が形成される領域の中心部からの距離が長い位置にある樹脂１００の部分ほど、位置の変位する量が大きい。
【０１１９】
つまり、平面視で半導体チップＳＣの領域と重なる領域に形成された樹脂１００のなかで、樹脂１００の温度の変化に伴う樹脂１００の各部分の位置の変位する量は、半導体チップＳＣのコーナー領域にある樹脂１００の部分が大きい。
【０１２０】
樹脂１００の位置の変位する量（移動距離）が大きい領域にあるボンディングワイヤＢＷほど、樹脂１００から大きな力が加えられる。そのため、半導体チップＳＣの電極パッドＥＰと接続される複数のボンディングワイヤＢＷのうち、半導体チップＳＣのコーナー領域にある電極パッドＥＰに接続されるボンディングワイヤＢＷが、大きな力が加えられることになる。この大きな力が加えられるボンディングワイヤＢＷと接続される電極パッドＥＰの下方の絶縁層の領域が、クラックの発生する頻度が高くなっている。
【０１２１】
なお、半導体チップＳＣのコーナー領域とは、通常の集積回路では空き領域となる半導体チップＳＣのコーナー部を含み、半導体チップＳＣの隣り合う辺の中点を結ぶ線よりも、半導体チップＳＣのコーナー部側の角部の領域である。つまり、半導体チップＳＣのコーナー領域に配置されている電極パッドＥＰとは、半導体チップＳＣの外周部に配置された電極パッドＥＰのうち、各辺の中点近傍に配置された電極パッドＥＰを除いた電極パッドＥＰである。
【０１２２】
図１２は、実施の形態３に係わる半導体チップＳＣにおけるクラック検出部ＣＤＵの配置の一例を示す平面図である。
【０１２３】
図２０に示すように、半導体チップＳＣは、パッケージ基板ＰＳ上に実装され、樹脂１００で覆われている。そして、図１２に示すように、半導体チップＳＣの外周部に電極パッドＥＰが並べられている。
【０１２４】
第１電極パッド７０は、発明者が解明したクラックの発生のメカニズムに基づいて、電極パッドＥＰの下方の絶縁層にクラック検出部ＣＤＵが配置されている電極パッドＥＰである。第２電極パッド７１は、電極パッドＥＰの下方の絶縁層にクラック検出部ＣＤＵが配置されていない電極パッドＥＰである。
【０１２５】
半導体チップＳＣのコーナー領域は、絶縁層のクラックの発生頻度が高いため、図１２のように半導体チップＳＣのコーナー領域に配置される電極パッドＥＰの下方の絶縁層に、クラック検出部ＣＤＵが配置されている。
【０１２６】
図１２において、第１電極パッド７０は、半導体チップＳＣの４つのコーナー領域にそれぞれ４つ配置されている。そして、各コーナー領域に配置されている第１電極バッド７０は、半導体チップＳＣの対角線に最も近い一対の第１電極パッド７０と、２番目に近い一対の第１電極パッド７０である。ここで、第１電極パッド７０の下方の絶縁層に配置されたクラック検出部ＣＤＵは、図示しないクラック検出回路ＣＤＣＡに接続されている。なお、クラック検出回路ＣＤＣＡは、実施の形態１に記載のクラック検出回路ＣＤＣＡと同様な回路で構成される。クラック検出回路ＣＤＣＡは、ＭＯＳトランジスタを用いた小さな回路規模の論理回路により、クラック検出部ＣＤＵの断線等のインピーダンス変化を検出することが可能である。
【０１２７】
半導体チップＳＣの各コーナー領域に配置される４つのクラック検出部ＣＤＵは、それぞれ別々のクラック検出回路ＣＤＣＡへ接続されてもよく、一つのクラック検出回路ＣＤＣＡへ接続されてもよい。
【０１２８】
また、半導体チップＳＣの各コーナー領域に配置されるクラック検出部ＣＤＵの全ては、一つのクラック検出回路ＣＤＣＡに接続されてもよい。
【０１２９】
更に、各コーナー領域に配置されるクラック検出部ＣＤＵの全ては、複数のクラック検出回路ＣＤＣＡと任意の組み合わせで接続されても良い。
【０１３０】
半導体チップＳＣの各コーナー領域に配置されるクラック検出部ＣＤＵの全てを、一つのクラック検出回路ＣＤＣＡに接続する構成では、クラックの検出率の低下を抑制しつつ、クラック検出回路ＣＤＣＡが半導体チップＳＣに占める領域を小さくすることが出来るため、当該半導体チップＳＣを小型に実現することができる。
【０１３１】
半導体チップＳＣの各コーナー領域に配置されるクラック検出部ＣＤＵは、それぞれ一つであってもよく、少なくとも一つのコーナー領域に、クラック検出部ＣＤＵが配置される形態であっても良い。なお、半導体チップＳＣの一つのコーナー領域に、クラック検出部ＣＤＵが配置される場合は、樹脂１００のコーナーに最も近い位置の半導体チップＳＣのコーナー領域に、クラック検出部ＣＤＵが配置される。
【０１３２】
クラック検出部ＣＤＵが、特定のコーナー領域のみに配置される場合は、コーナー領域にある電極パッドＥＰのうちの、低密度ビア領域ＬＶＤを有する電極パッドＥＰの下方にクラック検出部ＣＤＵが配置されるのがよい。このことで、クラック検出装置ＣＤＤによるクラックの検出率を低下させることなく、クラック検出部ＣＤＵを小型にすることが可能になる。
【０１３３】
クラック検出回路ＣＤＣＡは、半導体チップＳＣのコア領域に配置されてもよく、通常の集積回路では空き領域となる半導体チップＳＣのコーナー部に配置されてもよい。また、電極パッドＥＰの下方の領域に配置されてもよい。
【０１３４】
また、クラック検出回路ＣＤＣＡは、コア領域に設けられ、クラック検出回路ＣＤＣＡを構成する回路素子は、コア領域に配置されている他の回路を構成する回路素子を兼用してもよい。
【０１３５】
クラック検出部ＣＤＵとクラック検出回路ＣＤＣＡが半導体チップＳＣに配置される位置、及びクラック検出部ＣＤＵとクラック検出回路ＣＤＣＡの接続は特に限定されるものではない。設計の際に、発明者が解明したクラックの発生のメカニズムとともに、半導体チップＳＣの信頼性や、半導体チップＳＣに搭載される回路の電気特性などを考慮して適宜最適な位置や接続とすることができる。
【０１３６】
実施の形態３に係わる半導体装置は、発明者が解明した絶縁層のクラックの発生のメカニズムに基づいて、半導体チップＳＣのクラックが発生しやすい半導体チップＳＣのコーナー領域に、クラック検出部ＣＤＵが選択的に配置される。クラック検出部ＣＤＵが、半導体チップＳＣのコーナー領域に選択的に配置されることで、クラック検出装置ＣＤＤによるクラックの検出率の低下を招くことなく、半導体チップＳＣにおけるクラック検出部ＣＤＵの占める領域を減らすことが可能となる。
【０１３７】
更に、本実施の形態によれば、複数のクラック検出部ＣＤＵを一つのクラック検出回路ＣＤＣＡに接続することで、更に、半導体チップＳＣにおけるクラック検出回路ＣＤＣＡの占める領域を減らすことが可能となる。
【０１３８】
以上のように、本実施の形態によれば、半導体チップＳＣにおけるクラック検出部ＣＤＵとクラック検出回路ＣＤＣＡの占める領域を減らすことができる。クラック検出装置ＣＤＤによるクラックの検出率を維持しつつ、小型なクラック検出装置ＣＤＤの実現が可能となる。このことより、半導体チップＳＣの他の回路が占有できる領域を広くできるため、レイアウト設計の際のレイアウトの自由度が高められ、設計効率の向上が実現できる。
【０１３９】
［実施の形態３の変形例］
次に実施の形態３の変形例を説明する。上述の実施の形態３では、パッケージ基板ＰＳに一つの半導体チップＳＣが実装された半導体装置について説明した。実施の形態３の変形例においては、発明者が解明した絶縁層のクラックの発生のメカニズムに基づいて、パッケージ基板ＰＳに複数の半導体チップＳＣＡおよびＳＣＢが実装された場合の半導体装置について説明する。
【０１４０】
図１３は、実施の形態３の変形例に係わる２つの半導体チップＳＣＡおよびＳＣＢにおけるクラック検出部ＣＤＵの配置の一例を示す平面図である。２つの半導体チップは、それぞれ第１の半導体チップＳＣＡと第２の半導体チップＳＣＢである。当該２つの半導体チップＳＣＡおよびＳＣＢは、パッケージ基板ＰＳの上に隣接して実装され、半導体チップＳＣＡおよびＳＣＢを覆うようにパッケージ基板ＰＳ上に樹脂１００が形成されている。第１の半導体チップＳＣＡは、例えばメモリチップであり、第２の半導体チップＳＣＢは、例えば通信用ＲＦＩＣである。第１の半導体チップＳＣＡと第２の半導体チップＳＣＢには、それぞれのチップの外周部に沿うように複数の電極パッドＥＰが配置されている。
【０１４１】
図１３のように、クラック検出部ＣＤＵは、半導体チップＳＣＡおよびＳＣＢのコーナー領域に配置される電極パッドＥＰのうち、樹脂１００のコーナーに近い位置に配置された電極パッドＥＰの下方の絶縁層に配置される。つまり、第１の半導体チップＳＣＡと第２の半導体チップＳＣＢの複数のコーナー領域のうちの、当該２つのチップが互いに隣り合う領域から離れた位置にある第１の半導体チップＳＣＡと第２の半導体チップＳＣＢのコーナー領域に、第１電極パッド７０が配置される。第１電極パッド７０は、電極パッドＥＰの下方の絶縁層にクラック検出部ＣＤＵが配置されている電極パッドＥＰである。
【０１４２】
なお、この変形例も、発明者が解明した絶縁層のクラックの発生のメカニズムに基づくものであり、クラック検出部ＣＤＵは、電極パッドＥＰとボンディングワイヤＢＷが接続される領域と平面視で重なる位置に配置されている。
【０１４３】
本実施の形態の変形例に係わる半導体装置は、パッケージ基板ＰＳ上に２つの半導体チップＳＣＡ、ＳＣＢが実装され、２つの半導体チップＳＣＡ、ＳＣＢに配置される複数の電極パッドＥＰのうちで、クラックの発生頻度の高い電極パッドＥＰの下方の領域に、クラック検出部ＣＤＵが設けられる。このことで効果的に絶縁層内に発生するクラックを検出することができる。
【０１４４】
半導体チップＳＣにクラック検出回路ＣＤＣＡ、クラック検出部ＣＤＵが配置される位置、及びクラック検出回路ＣＤＣＡとクラック検出部ＣＤＵの接続方法は、実施の形態３と同様に、特に限定されない。レイアウト設計の際に、半導体チップＳＣの信頼性や電気特性などを考慮してクラック検出回路ＣＤＣＡとクラック検出部ＣＤＵは、適宜最適な位置や接続とすることが可能である。また、本実施の形態の変形例では、複数の半導体チップＳＣが実装される一例として、半導体チップＳＣが２つの場合で説明したが、これに限定される訳ではない。
【０１４５】
本実施の形態の変形例に係わる半導体装置は、実施の形態３に係わる半導体装置と同等の効果を奏することができる。
【０１４６】
更に、複数の半導体チップＳＣに配置される複数の電極パッドＥＰのうちで、クラックの発生頻度の高い電極パッドＥＰの下方の領域にクラック検出部ＣＤＵを設けることで、クラックの検出率が低下することなく、小型なクラック検出装置ＣＤＤが実現可能となる。
【０１４７】
［実施の形態４］
実施の形態１及び実施の形態２では、絶縁層に配置されるクラック検出ビアＣＤＶを用いて、絶縁層内のクラックの発生の有無が判断された。より具体的には、クラック検出ビアＣＤＶのインピーダンスが、クラック検出ビアＣＤＶの断線等で変化することを利用していた。また、クラック検出ビアＣＤＶに入力されるデータ信号ＤＳや、クラック検出ビアＣＤＶから出力される検出信号ＤＥＴＳは、２値のデジタル信号を利用していた。
【０１４８】
実施の形態４では、クラック検出ビアＣＤＶが用いられることは必須ではなく、２つのクラック検出電極ＤＥが用いられる。このクラック検出電極ＤＥ間のインピーダンスの変化を調べることで、絶縁層内のクラックの発生の有無を判断する。また、クラック検出電極ＤＥに印加される信号は、２値のデジタル信号ではなく交流信号である。
【０１４９】
図１４は実施の形態４に係わるクラック検出電極ＤＥの配置と、クラック検出電極ＤＥとクラック検出回路ＣＤＣＢの接続の一例を示す断面図である。実施の形態１のクラック検出ビアＣＤＶの代わりにクラック検出電極ＤＥが用いられ、クラック検出回路ＣＤＣＢと接続されている。なお、実施の形態１と同様に、半導体チップＳＣは、第１から第６の６つの絶縁層と、第１から第５の５つの配線層を備えている。また、絶縁層の材料についても、実施の形態１と同様である。
【０１５０】
図において、クラック発生頻度の高い第３絶縁層１２の特定の領域を挟むように、第１クラック検出電極ＤＥ１と第２クラック検出電極ＤＥ２が配置されている。第１クラック検出電極ＤＥ１はクラック検出回路ＣＤＣＢに接続され、第２クラック検出電極ＤＥ２はクラック検出回路ＣＤＣＢの接地電位の端子に電気的に接続されている。
【０１５１】
第１クラック検出電極ＤＥ１と第２クラック検出電極ＤＥ２は異なる配線層に、互いに対向するように配置され、第１クラック検出電極ＤＥ１及び第２クラック検出電極ＤＥ２は、平面視で電極パッドＥＰとボンディングワイヤＢＷが接続される領域と重なる位置に配置されている。
【０１５２】
図１５は図１４のクラック検出回路ＣＤＣＢの一例を示す回路図である。
【０１５３】
クラック検出回路ＣＤＣＢは、差動増幅回路を備えるオペアンプＯＰＡと、オペアンプＯＰＡの反転入力端子と出力端子の間に接続される帰還抵抗Ｒ１と、オペアンプＯＰＡの非反転入力端子と接地電位の端子との間に接続される交流信号発生部ＡＣＧと、交流信号発生部ＡＣＧと接地電位の端子との間に接続される直流電源ＤＣＳを有し、オペアンプＯＰＡの反転入力端子に第１クラック検出電極ＤＥ１が接続され、第２クラック検出電極ＤＥ２は、接地電位の端子に接続されている。オペアンプＯＰＡの出力端子が図示しない信号判定回路ＳＤＣに接続されている。
【０１５４】
オペアンプＯＰＡの反転入力端子には、直流電源ＤＣＳが発生する直流電圧に、交流信号発生部ＡＣＧより生成された交流基準信号ＲＡＳが重畳された信号と、電圧値が同じ交流信号が反転入力端子電圧として発生する。そのため、第１クラック検出電極ＤＥ１と第２クラック検出電極ＤＥ２の間のインピーダンスに応じた交流電流が流れることになり、それに基づきオペアンプＯＰＡの出力端子には交流電圧波形が発生する。この交流電圧波形が検出信号ＤＥＴＳとして信号判定回路ＳＤＣに入力され、第１クラック検出電極ＤＥ１と第２クラック検出電極ＤＥ２間の絶縁層内のクラックの発生の有無が判断される。
【０１５５】
第１クラック検出電極ＤＥ１と第２クラック検出電極ＤＥ２の間の絶縁層に発生したクラックにより、当該検出電極間のインピーダンスが変化することを利用している。
【０１５６】
交流基準信号ＲＡＳが、第１クラック検出電極ＤＥ１と第２クラック検出電極ＤＥ２の間の絶縁層に発生したクラックに応じて変化して、検出信号ＤＥＴＳとして出力される。第１クラック検出電極ＤＥ１と第２クラック検出電極ＤＥ２に対しては、交流基準信号ＲＡＳに基づく交流信号が印加されるため、リアクタンス成分を解析することで、クラックの発生の有無だけでなく、クラックの大きさを推定することができる。
【０１５７】
ＤＣの電圧値の変化を用いてクラックを検出する方法では、クラックの大きさの違いや変化を推定することは難しいのに対して、本実施の形態のクラック検出回路ＣＤＣＢでは、クラックの大きさの違いや変化を推定することが可能である。
【０１５８】
そのため、検出信号ＤＥＴＳの振幅レベルの経時変化情報を蓄積し、解析することで、クラックの発生や、クラックの領域の拡大速度の推定に役立てることが出来る。この推定により、クラックの領域が拡大していき、半導体チップＳＣの回路の動作に影響を及ぼす時期の予想が可能になる。
【０１５９】
なお、クラック検出回路ＣＤＣＢは、半導体装置が製品として出荷された後、定期的に、若しくは、樹脂１００温度の変化が所定の変化範囲より大きい場合に、動作されるとよい。
【０１６０】
クラックが発生している時と、クラックが発生していない時とで、信号判定回路ＳＤＣに入力される電圧波形の電圧レベル差が小さく、信号判定回路ＳＤＣでのクラック検出精度が低い場合には、第１クラック検出電極ＤＥ１と第２クラック検出電極ＤＥ２間の絶縁層に、第１クラック検出電極ＤＥ１と第２クラック検出電極ＤＥ２を接続するようにクラック検出ビアＣＤＶを設けてもよい。
【０１６１】
クラック検出ビアＣＤＶが、クラックにより断線すると、断線していない状態に比べて大きくインピーダンスが変化するため、クラックの発生の有無の判断の確度を高くすることが可能である。
【０１６２】
また、クラック検出回路ＣＤＣＢは、図１５の構成に限定されるわけではなく、その他種々様々なインピーダンス測定回路を適用してもよい。
【０１６３】
本実施の形態に係わる半導体装置は、実施の形態１と実施の形態２と実施の形態３と同様な作用効果を奏することができる。更に、本実施の形態に係わる半導体装置は、検出信号ＤＥＴＳが交流であるため、第１クラック検出電極ＤＥ１と第２クラック検出電極ＤＥ２の間のリアクタンスを含めたインピーダンスの測定が可能である。そのため製品の出荷後の故障予測に有効であるという顕著な効果を有する。
【０１６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１６５】
１０  第１絶縁層
１１  第２絶縁層
１２  第３絶縁層
１３  第４絶縁層
１４  第５絶縁層
１５  第６絶縁層
２０  第１配線層
２１  第２配線層
２２  第３配線層
２３  第４配線層
２４  第５配線層
３０  第1のクラック検出配線
３１  第２のクラック検出配線
３２  第３のクラック検出配線
３３  第４のクラック検出配線
３４  第５のクラック検出配線
３５  第６のクラック検出配線
３６  第７のクラック検出配線
３７  第８のクラック検出配線
３８  第９のクラック検出配線
４０  第１のクラック検出ビア
４１  第２のクラック検出ビア
４２  第３のクラック検出ビア
４３  第４のクラック検出ビア
４４  第５のクラック検出ビア
４５  第６のクラック検出ビア
４６  第７のクラック検出ビア
４７  第８のクラック検出ビア
５０  第１レジスタ
５１  第２レジスタ
５２  レジスタ回路
５３  レジスタ用基準クロック回路
５４  インバータ
５５  トランスファーゲート
６０  高温での樹脂外形
６１  室温での樹脂外形
７０  第１電極パッド
７１  第２電極パッド
１００  樹脂
ＡＣＧ  交流信号発生部
ＢＷ  ボンディングワイヤ
ＣＤＣＡ、ＣＤＣＢ  クラック検出回路
ＣＤＤ  クラック検出装置
ＣＤＵ  クラック検出部
ＣＤＶ  クラック検出ビア
ＣＤＷ  クラック検出配線
ＤＣＳ  直流電源
ＤＥ１  第１クラック検出電極
ＤＥ２  第２クラック検出電極
ＤＥＴＳ  検出信号
ＤＩＳ  ボールボンディング部の直径
ＤＳ  データ信号
ＥＰ  電極パッド
ＦＢ１  ボンディングワイヤに加えられる力
ＦＢ２１、ＦＢ２２  引張応力
ＨＶＤ  高密度ビア領域
ＪＲＡ、ＪＲＢ  接合領域
ＬＶＤ  低密度ビア領域
ＯＰＡ  オペアンプ
ＰＳ  パッケージ基板
Ｒ１  帰還抵抗
ＲＡＳ  交流基準信号
ＳＣ  半導体チップ
ＳＣＡ  第１の半導体チップ
ＳＣＢ  第２の半導体チップ
ＳＤＣ  信号判定回路
ＳＳ  半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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