(57)【要約】      （修正有）【課題】上側トランジスタと下側トランジスタが接続される接続ノードに接続される外部端子（ＳＷ端子）に異常短絡が発生した場合でも、同期整流トランジスタの破壊を抑制できる電源制御装置を提供する。【解決手段】電源制御装置１００は、ＯＵＴ端子に接続される第１端を有する上側抵抗Ｒ１１１と、上側抵抗Ｒ１１１の第２端に接続される第１端と、ＳＷ端子に接続される第２端を有し、上側駆動信号Ｇ１によって駆動される上側副トランジスタ１１１と、上側抵抗Ｒ１１１の第２端と上側副トランジスタ１１１の第１端とが接続される接続ノードＮ３に接続される第１入力端と、所定の上側基準電圧Ｈｒｅｆが印加される第２入力端を有する上側コンパレータ１１３と、を備えている。制御部１０４は、上側コンパレータ１１３の出力に基づいてドライバ１０３を介して上側トランジスタ１０１を強制的にオフさせる。【選択図】図１
2020188670.tif 000002
【特許請求の範囲】
【請求項１】
上側トランジスタと、
下側トランジスタと、
前記上側トランジスタの第１端に接続されて、装置外部において出力キャパシタの一端に接続可能なＯＵＴ端子と、
前記上側トランジスタの第２端と前記下側トランジスタの第１端とが接続される第１接続ノードに接続されて、装置外部においてインダクタの一端に接続可能なＳＷ端子と、
前記下側トランジスタの第２端に接続されて、装置外部において接地端と接続可能なＧＮＤ端子と、
前記上側トランジスタを上側駆動信号によって駆動するとともに前記下側トランジスタを下側駆動信号によって駆動するドライバと、
前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタを相補的にスイッチング制御する制御部と、
前記ＯＵＴ端子に接続される第１端を有する上側抵抗と、
前記上側抵抗の第２端に接続される第１端と、前記ＳＷ端子に接続される第２端を有し、前記上側駆動信号によって駆動される上側副トランジスタと、
前記上側抵抗の第２端と前記上側副トランジスタの第１端とが接続される第２接続ノードに接続される第１入力端と、所定の上側基準電圧が印加される第２入力端を有する上側コンパレータと、
を備えており、
前記制御部は、前記上側コンパレータの出力に基づいて前記ドライバを介して前記上側トランジスタを強制的にオフさせる、
電源制御装置。
【請求項２】
前記ＧＮＤ端子に接続される第１端を有する下側抵抗と、
前記ＳＷ端子に接続される第１端を有し、前記下側駆動信号によって駆動される下側副トランジスタと、
前記下側抵抗の第２端と前記下側副トランジスタの第２端とが接続される第３接続ノードに接続される第１入力端と、所定の下側基準電圧が印加される第２入力端を有する下側コンパレータと、
をさらに備えており、
前記制御部は、前記ＯＵＴ端子に生じる出力電圧に基づき生成される帰還電圧に基づいて前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタのスイッチング制御を行い、
前記制御部は、前記下側コンパレータの出力に基づいて前記ドライバを介して前記下側トランジスタを強制的にオフさせる、請求項１に記載の電源制御装置。
【請求項３】
請求項１または請求項２に記載の電源制御装置と、
前記ＯＵＴ端子に接続される出力キャパシタと、
前記ＳＷ端子に接続されるインダクタと、を備える昇圧型ＤＣ／ＤＣコンバータ。
【請求項４】
上側トランジスタと、
下側トランジスタと、
前記上側トランジスタの第１端に接続されて、装置外部において入力電圧の印加端に接続可能なＩＮ端子と、
前記上側トランジスタの第２端と前記下側トランジスタの第１端とが接続される第１接続ノードに接続されて、装置外部においてインダクタの一端に接続可能なＳＷ端子と、
前記下側トランジスタの第２端に接続されて、装置外部において接地端と接続可能なＧＮＤ端子と、
前記上側トランジスタを上側駆動信号によって駆動するとともに前記下側トランジスタを下側駆動信号によって駆動するドライバと、
前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタを相補的にスイッチング制御する制御部と、
前記ＧＮＤ端子に接続される第１端を有する抵抗と、
前記抵抗の第２端に接続される第１端と、前記ＳＷ端子に接続される第２端を有し、前記下側駆動信号によって駆動される副トランジスタと、
前記抵抗の第２端と前記副トランジスタの第１端とが接続される第２接続ノードに接続される第１入力端と、所定の基準電圧が印加される第２入力端を有するコンパレータと、
を備えており、
前記制御部は、前記コンパレータの出力に基づいて前記ドライバを介して前記下側トランジスタを強制的にオフさせる、
電源制御装置。
【請求項５】
請求項４に記載の電源制御装置と、
前記ＳＷ端子に接続される一端を有するインダクタと、
前記インダクタの他端に接続される出力キャパシタと、を備える降圧型ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧型ＤＣ／ＤＣコンバータ用または降圧型ＤＣ／ＤＣコンバータ用の電源制御装置に関する。
【背景技術】
【０００２】
従来から、熱損失が少なく、且つ、入出力差が比較的大きい場合に効率が良い安定化電源手段の一つとして、トランジスタのスイッチング制御によって入力電圧から所望の出力電圧を生成する所謂スイッチングレギュレータが広く用いられている。スイッチングレギュレータには、昇圧型ＤＣ／ＤＣコンバータや降圧型ＤＣ／ＤＣコンバータが含まれる。
【０００３】
特許文献１には、従来の昇圧型ＤＣ／ＤＣコンバータの一例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２５９５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、図８に、従来例に係る昇圧型ＤＣ／ＤＣコンバータの概略構成を示す図である。図８に示す昇圧型ＤＣ／ＤＣコンバータは、電源ＩＣ（電源制御装置）８０と、電源ＩＣ８０に対して外付けされるディスクリート素子として出力キャパシタＣ８０およびインダクタＬ８０を有する。
【０００６】
電源ＩＣ８０は、上側トランジスタ８０１と、下側トランジスタ８０２と、ドライバ８０３と、を有する。上側トランジスタ８０１は、同期整流トランジスタである。すなわち、図８に示す昇圧型ＤＣ／ＤＣコンバータは、同期整流型コンバータである。また、電源ＩＣ８０は、外部との電気的接続を確立するための外部端子として、ＯＵＴ端子、ＳＷ端子、およびＧＮＤ端子を有する。
【０００７】
ｐチャネルＭＯＳＦＥＴで構成される上側トランジスタ８０１のソースは、ＯＵＴ端子に接続される。ＯＵＴ端子には、出力キャパシタＣ８０の一端と接続される。出力キャパシタＣ８０の他端は、接地端に接続される。上側トランジスタ８０１のドレインは、ｎチャネルＭＯＳＦＥＴで構成される下側トランジスタ８０２のドレインと接続ノードＮ８０で接続される。接続ノードＮ８０は、ＳＷ端子に接続される。ＳＷ端子は、インダクタＬ８０の一端に接続される。インダクタＬ８０の他端には、入力電圧Ｖｉｎの印加端が接続される。下側トランジスタ８０２のソースは、ＧＮＤ端子に接続される。ＧＮＤ端子は、接地端に接続される。
【０００８】
ドライバ８０３は、上側トランジスタ８０１のゲートおよび下側トランジスタ８０２のゲートを駆動する。ドライバ８０３によって上側トランジスタ８０１および下側トランジスタ８０２が相補的（排他的）に駆動されることにより、入力電圧Ｖｉｎが昇圧されて出力電圧ＶｏｕｔとしてＯＵＴ端子から出力される。なお、本明細書中で用いる「相補的（排他的）」という文言は、上側トランジスタおよび下側トランジスタのオン／オフが完全に逆転している場合のほか、貫通電流防止の観点から上側トランジスタおよび下側トランジスタの同時オフ期間（デッドタイム）を設けている場合をも含むものとする。
【０００９】
ここで、図８に示すように、ＳＷ端子に地絡（接地端との短絡）が発生した場合に、上側トランジスタ８０１がオンされると、ＯＵＴ端子からＳＷ端子にかけて過電流Ｉ８０が発生し、上側トランジスタ８０１が破壊される虞があった。
【００１０】
上記状況に鑑み、本発明は、上側トランジスタと下側トランジスタが接続される接続ノードに接続される外部端子（ＳＷ端子）に異常短絡が発生した場合でも、同期整流トランジスタの破壊を抑制できる電源制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために本発明の第１態様に係る電源制御装置は、
上側トランジスタと、
下側トランジスタと、
前記上側トランジスタの第１端に接続されて、装置外部において出力キャパシタの一端に接続可能なＯＵＴ端子と、
前記上側トランジスタの第２端と前記下側トランジスタの第１端とが接続される第１接続ノードに接続されて、装置外部においてインダクタの一端に接続可能なＳＷ端子と、
前記下側トランジスタの第２端に接続されて、装置外部において接地端と接続可能なＧＮＤ端子と、
前記上側トランジスタを上側駆動信号によって駆動するとともに前記下側トランジスタを下側駆動信号によって駆動するドライバと、
前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタを相補的にスイッチング制御する制御部と、
前記ＯＵＴ端子に接続される第１端を有する上側抵抗と、
前記上側抵抗の第２端に接続される第１端と、前記ＳＷ端子に接続される第２端を有し、前記上側駆動信号によって駆動される上側副トランジスタと、
前記上側抵抗の第２端と前記上側副トランジスタの第１端とが接続される第２接続ノードに接続される第１入力端と、所定の上側基準電圧が印加される第２入力端を有する上側コンパレータと、
を備えており、
前記制御部は、前記上側コンパレータの出力に基づいて前記ドライバを介して前記上側トランジスタを強制的にオフさせる構成としている（第１の構成）。
【００１２】
また、上記第１の構成において、
前記ＧＮＤ端子に接続される第１端を有する下側抵抗と、
前記ＳＷ端子に接続される第１端を有し、前記下側駆動信号によって駆動される下側副トランジスタと、
前記下側抵抗の第２端と前記下側副トランジスタの第２端とが接続される第３接続ノードに接続される第１入力端と、所定の下側基準電圧が印加される第２入力端を有する下側コンパレータと、
をさらに備えており、
前記制御部は、前記ＯＵＴ端子に生じる出力電圧に基づき生成される帰還電圧に基づいて前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタのスイッチング制御を行い、
前記制御部は、前記下側コンパレータの出力に基づいて前記ドライバを介して前記下側トランジスタを強制的にオフさせる構成としてもよい（第２の構成）。
【００１３】
また、本発明の第２態様に係る昇圧型ＤＣ／ＤＣコンバータは、上記第１または第２の構成の電源制御装置と、前記ＯＵＴ端子に接続される出力キャパシタと、前記ＳＷ端子に接続されるインダクタと、を備える構成としている（第３の構成）。
【００１４】
また、上記目的を達成するために本発明の第３態様に係る電源制御装置は、
上側トランジスタと、
下側トランジスタと、
前記上側トランジスタの第１端に接続されて、装置外部において入力電圧の印加端に接続可能なＩＮ端子と、
前記上側トランジスタの第２端と前記下側トランジスタの第１端とが接続される第１接続ノードに接続されて、装置外部においてインダクタの一端に接続可能なＳＷ端子と、
前記下側トランジスタの第２端に接続されて、装置外部において接地端と接続可能なＧＮＤ端子と、
前記上側トランジスタを上側駆動信号によって駆動するとともに前記下側トランジスタを下側駆動信号によって駆動するドライバと、
前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタを相補的にスイッチング制御する制御部と、
前記ＧＮＤ端子に接続される第１端を有する抵抗と、
前記抵抗の第２端に接続される第１端と、前記ＳＷ端子に接続される第２端を有し、前記下側駆動信号によって駆動される副トランジスタと、
前記抵抗の第２端と前記副トランジスタの第１端とが接続される第２接続ノードに接続される第１入力端と、所定の基準電圧が印加される第２入力端を有するコンパレータと、
を備えており、
前記制御部は、前記コンパレータの出力に基づいて前記ドライバを介して前記下側トランジスタを強制的にオフさせる構成としている（第４の構成）。
【００１５】
また、本発明の第４態様に係る降圧型ＤＣ／ＤＣコンバータは、上記第４の構成の電源制御装置と、前記ＳＷ端子に接続される一端を有するインダクタと、前記インダクタの他端に接続される出力キャパシタと、を備える構成としている。
【発明の効果】
【００１６】
本発明の電源制御装置によれば、上側トランジスタと下側トランジスタが接続される接続ノードに接続される外部端子（ＳＷ端子）に異常短絡が発生した場合でも、同期整流トランジスタの破壊を抑制できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の例示的な実施形態に係る昇圧型ＤＣ／ＤＣコンバータの構成を示す図である。
【図２】通常時の昇圧動作において上側トランジスタがオンの状態を示す図である。
【図３】昇圧型ＤＣ／ＤＣコンバータのＳＷ端子に地絡が発生した場合の上側トランジスタがオンの状態を示す図である。
【図４】通常時の昇圧動作において下側トランジスタがオンの状態を示す図である。
【図５】本発明の例示的な実施形態に係る降圧型ＤＣ／ＤＣコンバータの概略構成を示す図である。
【図６】通常時の降圧動作において下側トランジスタがオンの状態を示す図である。
【図７】降圧型ＤＣ／ＤＣコンバータのＳＷ端子に天絡が発生した場合の下側トランジスタがオンの状態を示す図である。
【図８】従来例に係る昇圧型ＤＣ／ＤＣコンバータのＳＷ端子に地絡が発生した場合の上側トランジスタがオンの状態を示す図である。
【発明を実施するための形態】
【００１８】
以下に本発明の例示的な実施形態について図面を参照して説明する。
【００１９】
＜１．昇圧型ＤＣ／ＤＣコンバータの全体構成＞
図１は、本発明の例示的な実施形態に係る昇圧型ＤＣ／ＤＣコンバータの構成を示す図である。図１に示す昇圧型ＤＣ／ＤＣコンバータは、電源ＩＣ１００と、電源ＩＣ１００に外付けされるディスクリート素子として、出力キャパシタＣ１００と、インダクタＬ１００と、抵抗Ｒ１０１，Ｒ１０２と、を備えている。
【００２０】
電源ＩＣ（電源制御装置）１００は、上側トランジスタ１０１と、下側トランジスタ１０２と、ドライバ１０３と、ロジック部１０４と、保護回路１０５と、ＰＷＭコンパレータ１０６と、発振回路１０７と、エラーアンプ１０８と、基準電圧生成回路１０９と、ソフトスタート回路１１０と、上側副トランジスタ１１１と、下側副トランジスタ１１２と、上側抵抗Ｒ１１１と、下側抵抗Ｒ１１２と、上側コンパレータ１１３と、下側コンパレータ１１４と、を集積化した半導体装置である。また、電源ＩＣ１００は、外部との電気的接続を確立する手段として、外部端子であるＯＵＴ端子、ＳＷ端子、ＧＮＤ端子、およびＦＢ端子を有する。
【００２１】
電源ＩＣ１００の外部において、出力キャパシタＣ１００の一端はＯＵＴ端子に接続され、他端は接地端に接続される。ＯＵＴ端子には、出力電圧Ｖｏｕｔが発生する。上側トランジスタ１０１は、ｐチャネルＭＯＳＦＥＴとして構成される同期整流トランジスタである。すなわち、図１に示す昇圧型ＤＣ／ＤＣコンバータは、同期整流型コンバータである。上側トランジスタ１０１のソースは、ＯＵＴ端子に接続される。
【００２２】
下側トランジスタ１０２は、ｎチャネルＭＯＳＦＥＴとして構成される。上側トランジスタ１０１のドレインは、下側トランジスタ１０２のドレインと接続ノードＮ１において接続される。接続ノードＮ１は、ＳＷ端子に接続される。電源ＩＣ１００の外部において、インダクタＬ１００の一端はＳＷ端子に接続され、他端は入力電圧Ｖｉｎの印加端に接続される。下側トランジスタ１０２のソースは、ＧＮＤ端子に接続される。ＧＮＤ端子は、接地端に接続される。
【００２３】
ドライバ１０３は、上側ゲート信号Ｇ１を上側トランジスタ１０１のゲートに印加させることにより上側トランジスタ１０１をスイッチング駆動する。また、ドライバ１０３は、下側ゲート信号Ｇ２を下側トランジスタ１０２のゲートに印加させることにより下側トランジスタ１０２をスイッチング駆動する。ドライバ１０３は、上側コンパレータ１０１および下側トランジスタ１０２を相補的（排他的）にスイッチング駆動する。
【００２４】
ロジック部１０４は、ＰＷＭコンパレータ１０６から入力されるＰＷＭ信号に基づき、ドライバ１０３を介して上側トランジスタ１０１および下側トランジスタ１０２のオンオフ制御を行う。
【００２５】
ＰＷＭコンパレータ１０６は、エラーアンプ１０８から入力される誤差信号と、発振回路１０７から入力される三角波信号とを比較し、ＰＷＭ信号を生成する。
【００２６】
ここで、電源ＩＣ１００の外部において、抵抗Ｒ１０１の一端は、出力キャパシタＣ１００の一端に接続される。抵抗Ｒ１０１の他端は、抵抗Ｒ１０２の一端に接続される。抵抗Ｒ１０２の他端は、接地端に接続される。抵抗Ｒ１０１と抵抗Ｒ１０２とが接続される接続ノードＮＲは、ＦＢ端子に接続される。
【００２７】
エラーアンプ１０８は、ソフトスタート回路１１０から入力されるソフトスタート電圧ＳＳと、基準電圧生成回路１０９から入力される基準電圧ＲＥＦとの低い方と、ＦＢ端子から入力される帰還電圧（＝接続ノードＮＲに生成される出力電圧Ｖｏｕｔの分圧電圧）との差分を増幅して誤差信号を生成する。
【００２８】
発振回路１０７は、所定周波数の三角波信号を生成する。基準電圧生成回路１０９は、所定電圧値の基準電圧ＲＥＦを生成する。
【００２９】
ソフトスタート回路１１０は電源ＩＣ１００が起動してから緩やかに上昇するソフトスタート電圧ＳＳを生成する。これにより、エラーアンプ１０８は、電源ＩＣ１００が起動してから所定のソフトスタート期間（ソフトスタート電圧ＳＳが基準電圧ＲＥＦよりも低い期間）が経過するまで、ソフトスタート電圧ＳＳと帰還電圧との差分に応じた誤差信号を生成するので、出力電圧Ｖｏｕｔを緩やかに上昇させ、出力電圧Ｖｏｕｔのオーバーシュートを抑制できる。
【００３０】
なお、ＰＷＭコンパレータ１０６、発振回路１０７、エラーアンプ１０８、基準電圧生成回路１０９、およびソフトスタート回路１１０により、出力電圧Ｖｏｕｔに応じた出力帰還制御を行う出力帰還回路が構成される。これにより、ロジック部１０４は、出力電圧Ｖｏｕｔが所望の目標値となるようにドライバ１０３を介して上側トランジスタ１０１および下側トランジスタ１０２のスイッチング制御を行うことができる。
【００３１】
保護回路１０５は、電源ＩＣ１００の異常状態（温度異常、低電圧異常、過電圧など）を監視して昇圧動作のシャットダウン制御を行う。
【００３２】
なお、上側副トランジスタ１１１、下側副トランジスタ１１２、上側抵抗Ｒ１１１、下側抵抗Ｒ１１２、上側コンパレータ１１３、および下側コンパレータ１１４は、過電流保護を行うための構成であり、この構成については後に詳述する。
【００３３】
＜２．昇圧型ＤＣ／ＤＣコンバータの昇圧動作＞
次に、上記のように構成される図１に示す昇圧型ＤＣ／ＤＣコンバータの通常時の昇圧動作について説明する。
【００３４】
まず、ドライバ１０３によって下側ゲート信号Ｇ２がＨｉｇｈレベルとされて下側トランジスタ１０２がオンとされ、ドライバ１０３によって上側ゲート信号Ｇ１がＨｉｇｈとされて上側トランジスタ１０１が下側トランジスタ１０２に対して相補的にオフとされた状態では、インダクタＬ１００には下側トランジスタ１０２を介して接地端に向けた電流が流れ、インダクタＬ１００にエネルギーが蓄えられる。なお、このとき、インダクタＬ１００の一端に生じるＳＷ端子のスイッチ電圧ＳＷは、ほぼ接地電圧（＝０Ｖ）となる。
【００３５】
その後、ドライバ１０３によって下側ゲート信号Ｇ２がＬｏｗレベルとされて下側トランジスタ１０２がオフとされ、ドライバ１０３によって上側ゲート信号Ｇ１がＬｏｗとされて上側トランジスタ１０１が下側トランジスタ１０２に対して相補的にオンとされた状態では、インダクタＬ１００の一端から上側トランジスタ１０１を介して流れる電流は、ＯＵＴ端子に接続される不図示の負荷に供給されるとともに、出力キャパシタＣ１００に供給される。すなわち、インダクタＬ１００に蓄えられたエネルギーが放出される。
【００３６】
このような動作が繰り返されることで、不図示の負荷には、出力キャパシタＣ１００により平滑された出力電圧Ｖｏｕｔが供給される。
【００３７】
＜３．上側トランジスタの過電流保護＞
ここで、電源ＩＣ１００は、上側トランジスタ１０１の過電流保護機能を有しており、以下これについて説明する。
【００３８】
電源ＩＣ１００は、同期整流トランジスタである上側トランジスタ１０１の過電流保護機能の構成として、上側副トランジスタ１１１と、上側抵抗Ｒ１１１と、上側コンパレータ１１３と、を有する。上側副トランジスタ１１１は、ｐチャネルＭＯＳＦＥＴとして構成される。上側抵抗Ｒ１１１の一端は、ＯＵＴ端子に接続され、他端は上側副トランジスタ１１１のソースに接続される。上側副トランジスタ１１１のドレインは、ＳＷ端子と接続ノードＮ２において接続される。
【００３９】
ドライバ１０３は、上側ゲート信号Ｇ１を上側副トランジスタ１１１のゲートに印加させることで、上側副トランジスタ１１１を駆動する。これにより、上側トランジスタ１０１と上側副トランジスタ１１１は、同期してオンオフ駆動される。
【００４０】
また、電源ＩＣ１００は、後述する下側トランジスタ１０２の過電流保護機能の構成として、下側副トランジスタ１１２と、下側抵抗Ｒ１１２と、下側コンパレータ１１４と、を有する。下側副トランジスタ１１２は、ｎチャネルＭＯＳＦＥＴとして構成される。下側抵抗Ｒ１１２の一端は、ＧＮＤ端子に接続され、他端は下側副トランジスタ１１２のソースに接続される。下側副トランジスタ１１２のドレインは、ＳＷ端子と接続ノードＮ２において接続される。
【００４１】
ドライバ１０３は、下側ゲート信号Ｇ２を下側副トランジスタ１１２のゲートに印加させることで、下側副トランジスタ１１２を駆動する。これにより、下側トランジスタ１０２と下側副トランジスタ１１２は、同期してオンオフ駆動される。
【００４２】
ここで、先述した通常時の昇圧動作において、図２に示すように、上側ゲート信号Ｇ１によって上側トランジスタ１０１と上側副トランジスタ１１１がともにオンとされ、下側ゲート信号Ｇ２によって下側トランジスタ１０２と下側副トランジスタ１１２がともにオフとされた状態では、ＳＷ端子から上側トランジスタ１０１および上側副トランジスタ１１１を介してＯＵＴ端子へ向けて電流が流れる。
【００４３】
上側トランジスタ１０１のオン抵抗は、上側副トランジスタ１１１のオン抵抗よりも小さい。例えば、上側トランジスタ１０１のオン抵抗は１Ω程度であり、上側副トランジスタ１１１のオン抵抗は１００Ω程度である。また、上側抵抗Ｒ１１１の抵抗値は、上側副トランジスタ１１１のオン抵抗よりも十分に大きい。例えば、上側抵抗Ｒ１１１の抵抗値は、数ｋΩである。
【００４４】
上側トランジスタ１０１に流れる電流と上側トランジスタ１０１のオン抵抗により、上側トランジスタ１０１のドレイン・ソース間電圧が発生し、上側抵抗Ｒ１１１の両端間にはほぼ上記ドレイン・ソース間電圧が印加される。
【００４５】
上側抵抗Ｒ１１１の他端と上側副トランジスタ１１１のソースとが接続される接続ノードＮ３は、上側コンパレータ１１３の非反転入力端に接続される。上側コンパレータ１１３の反転入力端には、所定の上側基準電圧Ｈｒｅｆが印加される。
【００４６】
図２に示す通常時の状態では、ＯＵＴ端子の電圧から上側抵抗Ｒ１１１の両端間に印加される上記ドレイン・ソース間電圧だけ高い電圧が上側コンパレータ１１３の非反転入力端に印加される。これにより、上側コンパレータ１１３の非反転入力端に印加される電圧は、上側基準電圧Ｈｒｅｆよりも高くなり、上側コンパレータ１１３はＨｉｇｈレベルを出力する。
【００４７】
一方、図３は、図２と同様のスイッチング状態において、ＳＷ端子に地絡が発生した場合を示す。この状態では、ＯＵＴ端子から上側トランジスタ１０１を介してＳＷ端子へ向けて電流が流れる。このとき、ＯＵＴ端子から上側抵抗Ｒ１１１および上側副トランジスタ１１１を介してＳＷ端子へ向けて流れる電流も発生する。
【００４８】
このとき、上側トランジスタ１０１に流れる電流と上側トランジスタ１０１のオン抵抗により、上側トランジスタ１０１のドレイン・ソース間電圧が発生し、上側抵抗Ｒ１１１の両端間にはほぼ上記ドレイン・ソース間電圧が印加される。これにより、ＯＵＴ端子の電圧から上側抵抗Ｒ１１１の両端間に印加される上記ドレイン・ソース間電圧だけ低い電圧が上側コンパレータ１１３の非反転入力端に印加される。これにより、上側トランジスタ１０１に設定値以上の電流が流れて、上側コンパレータ１１３の非反転入力端に印加される電圧が上側基準電圧Ｈｒｅｆより低くなると、上側コンパレータ１１３はＬｏｗレベルを出力する。
【００４９】
ロジック部１０４は、上側コンパレータ１１３の出力を監視しており、上側コンパレータ１１３の出力が地絡異常を示すＬｏｗレベルとなったことを検知すると、ドライバ１０３を介して上側ゲート信号Ｇ１により上側トランジスタ１０１を強制的にオフさせる。これにより、ＳＷ端子の地絡が生じた場合に上側トランジスタ１０１の過電流保護を行え、上側トランジスタ１０１の破壊を抑制できる。
【００５０】
なお、上側トランジスタ１０１の強制的オフ状態は維持されてもよいし、次の上側トランジスタ１０１のオン時に解除されてもよい。強制的オフ状態が解除される場合は、オンとされた上側トランジスタ１０１を設定値以上の電流が流れると、上側コンパレータ１１３の出力により再び上側トランジスタ１０１は強制的にオフされる。
【００５１】
＜４．下側トランジスタの過電流保護＞
先述した通常時の昇圧動作において、図４に示すように、上側ゲート信号Ｇ１によって上側トランジスタ１０１と上側副トランジスタ１１１がともにオフとされ、下側ゲート信号Ｇ２によって下側トランジスタ１０２と下側副トランジスタ１１２がともにオンとされた状態では、ＳＷ端子から下側トランジスタ１０２および下側副トランジスタ１１２を介してＧＮＤ端子へ向けて電流が流れる。
【００５２】
ここで、下側トランジスタ１０２のオン抵抗は、下側副トランジスタ１１２のオン抵抗よりも小さい。例えば、下側トランジスタ１０２のオン抵抗は１Ω程度であり、下側副トランジスタ１１２のオン抵抗は１００Ω程度である。また、下側抵抗Ｒ１１２の抵抗値は、下側副トランジスタ１１２のオン抵抗よりも十分に大きい。例えば、下側抵抗Ｒ１１の抵抗値は、数ｋΩである。
【００５３】
下側トランジスタ１０２に流れる電流と下側トランジスタ１０２のオン抵抗により、下側トランジスタ１０２のドレイン・ソース間電圧が発生し、下側抵抗Ｒ１１２の両端間にはほぼ上記ドレイン・ソース間電圧が印加される。
【００５４】
下側抵抗Ｒ１１２の他端と下側副トランジスタ１１２のソースとが接続される接続ノードＮ４は、下側コンパレータ１１４の非反転入力端に接続される。下側コンパレータ１１４の反転入力端には、所定の下側基準電圧Ｌｒｅｆが印加される。ＧＮＤ端子の電圧（接地電圧）より下側抵抗Ｒ１１２の両端間電圧だけ高い電圧が、下側コンパレータ１１４の非反転入力端に印加される。
【００５５】
ＯＵＴ端子に接続された不図示の負荷が大きくなると、出力電圧Ｖｏｕｔが低下するので、出力帰還制御によって下側トランジスタ１０２のオン時間が長くなる。これにより、下側トランジスタ１０２に設定値以上の電流が流れると、下側トランジスタ１０２のドレイン・ソース間電圧の発生によって、下側コンパレータ１１４の非反転入力端に印加される電圧が下側基準電圧Ｌｒｅｆより高くなる。すると、下側コンパレータ１１４はＨｉｇｈレベルを出力する。
【００５６】
ロジック部１０４は、下側コンパレータ１１４の出力を監視しており、下側コンパレータ１１４の出力がＨｉｇｈレベルとなったことを検知すると、ドライバ１０３を介して下側ゲート信号Ｇ２により下側トランジスタ１０２を強制的にオフさせる。これにより、下側トランジスタ１０２の過電流保護を行え、下側トランジスタ１０２の破壊を抑制できる。
【００５７】
＜５．降圧型ＤＣ／ＤＣコンバータの構成＞
図５は、本発明の例示的な実施形態に係る降圧型ＤＣ／ＤＣコンバータの概略構成を示す図である。図５に示す降圧型ＤＣ／ＤＣコンバータは、電源ＩＣ２００と、電源ＩＣ２００に対して外付けされるインダクタＬ２００および出力キャパシタＣ２００を有する。
【００５８】
電源ＩＣ２００は、上側トランジスタ２０１と、下側トランジスタ２０２と、ドライバ２０３と、ロジック部２０４と、副トランジスタ２０５と、抵抗２０６と、コンパレータ２０７と、を有する。下側トランジスタ２０２は、同期整流トランジスタである。また、電源ＩＣ２００は、外部端子としてＩＮ端子、ＳＷ端子、およびＧＮＤ端子を有する。
【００５９】
ＩＮ端子は、入力電圧Ｖｉｎの印加端に接続される。上側トランジスタ２０１は、ｐチャネルＭＯＳＦＥＴとして構成される。下側トランジスタ２０２は、ｎチャネルＭＯＳＦＥＴとして構成される。上側トランジスタ２０１のソースは、ＩＮ端子に接続される。上側トランジスタ２０１のドレインは、下側トランジスタ２０２のドレインと接続ノードＮ１１において接続される。接続ノードＮ１１は、ＳＷ端子に接続される。電源ＩＣ２００の外部において、インダクタＬ２００の一端はＳＷ端子に接続される。インダクタＬ２００の他端は、出力キャパシタＣ２００の一端に接続される。出力キャパシタＣ２００の他端は、接地端に接続される。下側トランジスタ２０２のソースは、ＧＮＤ端子に接続される。ＧＮＤ端子は、接地端に接続される。
【００６０】
ドライバ２０３は、上側ゲート信号Ｇ１１を上側トランジスタ２０１のゲートに印加することで、上側トランジスタ２０１をスイッチング駆動する。また、ドライバ２０３は、下側ゲート信号Ｇ１２を下側トランジスタ２０２のゲートに印加することで、下側トランジスタ２０２をスイッチング駆動する。
【００６１】
ロジック部２０４は、ドライバ２０３を介して上側トランジスタ２０１および下側トランジスタ２０２を相補的（排他的）にスイッチング制御する。
【００６２】
続いて、図５に示す降圧型ＤＣ／ＤＣコンバータにおける通常時の降圧動作について説明する。
【００６３】
まず、ドライバ２０３により上側トランジスタ２０１がオンとされるとともに、下側トランジスタ２０２がオフとされると、ＩＮ端子から上側トランジスタ２０１を介してＳＷ端子へ向けて流れる電流によってインダクタＬ２００にエネルギーが蓄えられる。
【００６４】
その後、ドライバ２０３により上側トランジスタ２０１がオフとされるとともに、上側トランジスタ２０２がオンとされると、インダクタＬ２００は電流を保持しようと起電力を発生させ、ＧＮＤ端子から下側トランジスタ２０２を介してＳＷ端子へ向けて流れる電流が生じる。
【００６５】
＜６．降圧型ＤＣ／ＤＣコンバータにおける過電流保護＞
図５に示す電源ＩＣ２００は、同期整流トランジスタである下側トランジスタ２０２の過電流保護機能の構成として、副トランジスタ２０５と、抵抗２０６と、コンパレータ２０７と、を有する。
【００６６】
副トランジスタ２０５は、ｎチャネルＭＯＳＦＥＴとして構成される。副トランジスタ２０５のドレインは、ＳＷ端子と接続ノードＮ１２において接続される。抵抗２０６の一端は、ＧＮＤ端子に接続される。副トランジスタ２０５のソースは、抵抗２０６の他端に接続ノードＮ１３において接続される。接続ノードＮ１３は、コンパレータ２０７の非反転入力端に接続される。コンパレータ２０７の反転入力端には、所定の下側基準電圧Ｌｒｅｆ２が印加される。
【００６７】
ドライバ２０３は、下側ゲート信号Ｇ１２によって副トランジスタ２０５を駆動する。これにより、下側トランジスタ２０２および副トランジスタ２０５は、同期してオンオフ駆動される。
【００６８】
下側トランジスタ２０２のオン抵抗は、副トランジスタ２０５のオン抵抗よりも小さい。例えば、下側トランジスタ２０２のオン抵抗は１Ω程度であり、副トランジスタ２０５のオン抵抗は１００Ω程度である。また、抵抗Ｒ２０６の抵抗値は、副トランジスタ２０５のオン抵抗よりも十分に大きい。例えば、抵抗Ｒ２０６の抵抗値は、数ｋΩである。
【００６９】
下側トランジスタ２０２に流れる電流と下側トランジスタ２０２のオン抵抗により、下側トランジスタ２０２のドレイン・ソース間電圧が発生し、抵抗２０６の両端間にはほぼ上記ドレイン・ソース間電圧が印加される。ＧＮＤ端子の電圧（接地電圧）を基準として抵抗２０６の両端間電圧に応じた電圧が、コンパレータ２０７の非反転入力端に印加される。
【００７０】
ここで、先述した通常時の降圧動作において、図６に示すように、下側トランジスタ２０２および副トランジスタ２０５がオンとされ、上側トランジスタ２０１をオフとされた状態では、ＧＮＤ端子から下側トランジスタ２０２および副トランジスタ２０５を介してＳＷ端子へ向けて電流が流れる。このときに発生する下側トランジスタ２０２のドレイン・ソース間電圧により、コンパレータ２０７の非反転入力端に印加される電圧は、下側基準電圧Ｌｒｅｆ２よりも低くなり、コンパレータ２０７の出力はＬｏｗレベルとなる。
【００７１】
一方、図７は、電源ＩＣ２００のＳＷ端子に天絡（電源電圧の印加端との短絡）が発生した場合の状態を示す。この状態では、ＳＷ端子から下側トランジスタ２０２および副トランジスタ２０５を介してＧＮＤ端子へ向けて流れる電流が生じる。このとき、下側トランジスタ２０２に設定値以上の電流が流れると、下側トランジスタ２０２のドレイン・ソース間電圧の発生により、コンパレータ２０７の非反転入力端に印加される電圧が下側基準電圧Ｌｒｅｆ２より高くなり、コンパレータ２０７の出力はＨｉｇｈレベルとなる。
【００７２】
ロジック部２０４は、コンパレータ２０７の出力を監視しており、コンパレータ２０７の出力がＨｉｇｈレベルとなったことを検知すると、ドライバ２０３を介して下側ゲート信号Ｇ１２により下側トランジスタ２０２を強制的にオフさせる。これにより、下側トランジスタ２０２の過電流保護を行え、下側トランジスタ２０２の破壊を抑制できる。
【産業上の利用可能性】
【００７３】
本発明は、各種用途の昇圧型ＤＣ／ＤＣコンバータまたは降圧型ＤＣ／ＤＣコンバータに利用することができる。
【符号の説明】
【００７４】
１００  電源ＩＣ
１０１  上側トランジスタ
１０２  下側トランジスタ
１０３  ドライバ
１０４  ロジック部
１０５  保護回路
１０６  ＰＷＭコンパレータ
１０７  発振回路
１０８  エラーアンプ
１０９  基準電圧生成回路
１１０  ソフトスタート回路
１１１  上側副トランジスタ
１１２  下側副トランジスタ
１１３  上側コンパレータ
１１４  下側コンパレータ
Ｒ１１１  上側抵抗
Ｒ１１２  下側抵抗
Ｃ１００  出力キャパシタ
Ｌ１００  インダクタ
Ｒ１０１、Ｒ１０２  抵抗
２００  電源ＩＣ
２０１  上側トランジスタ
２０２  下側トランジスタ
２０３  ドライバ
２０４  ロジック部
２０５  副トランジスタ
２０６  抵抗
２０７  コンパレータ
Ｌ２００  インダクタ
Ｃ２００  出力キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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