(57)【要約】【課題】内部回路が書き換え可能なＰＤＬは、内部回路の書き換え中に、出力が不定又はデバイス特有の値となる。そのため、ＰＤＬの内部回路を書き換えている間は、後段に接続した周辺回路が正常に動作しなくなる可能性がある。【解決手段】本発明の出力制御装置は、ＰＤＬの出力側にセレクタを設けることにより、内部回路を書き換えている間であっても、一定の固定値を出力することができる。これにより、ＰＤＬの内部回路を書き換えている間であっても、後段の周辺回路を安定的に動作させることができる。【選択図】図１
2020145602.tif 000002
【特許請求の範囲】
【請求項１】
内部回路を書き換え可能な集積回路と、
前記集積回路に接続され、前記集積回路の出力を第１の入力とし、所定の一定値を第２の入力とする選択回路と、
前記選択回路に接続され、前記選択回路の出力を第１の入力とする電気回路と、を有する出力制御装置であって、
前記選択回路は、前記内部回路の書き換えを行う際に、前記第２の入力を出力し、前記内部回路の書き換えが終了すると、前記第１の入力を出力する
ことを特徴とする出力制御装置。
【請求項２】
前記電気回路は、ＤＣ／ＤＣコンバータである
ことを特徴とする請求項１に記載の出力制御装置。
【請求項３】
前記電気回路の出力は、前記選択回路の出力によって制御される
ことを特徴とする請求項２に記載の出力制御装置。
【請求項４】
前記内部回路の書き換えを行う際に、前記選択回路には切り替え信号として第１の値が入力され、
前記内部回路の書き換えが終了すると、前記選択回路には前記切り替え信号として第２の値が入力される
ことを特徴とする請求項１乃至３のいずれか１項に記載の出力制御装置。
【請求項５】
前記集積回路に接続される演算回路を有する
ことを特徴とする請求項１乃至４のいずれか１項に記載の出力制御装置。
【請求項６】
前記演算回路は、前記内部回路を書き換えるための回路情報を前記集積回路に送信する
ことを特徴とする請求項５に記載の出力制御装置。
【請求項７】
前記演算回路は、前記内部回路の書き換えを行う際に、切り替え信号として第１の値を前記選択回路に送信する
ことを特徴とする請求項５又は６に記載の出力制御装置。
【請求項８】
前記集積回路は、前記内部回路の書き換えが終了すると、前記内部回路の書き換えが終了したことの通知を前記演算回路に送信する
ことを特徴とする請求項５乃至７のいずれか１項に記載の出力制御装置。
【請求項９】
前記演算回路は、前記集積回路から前記通知を受信すると、切り替え信号として第２の値を前記選択回路に送信する
ことを特徴とする請求項８に記載の出力制御装置。
【請求項１０】
前記集積回路に電源を供給する電源回路を有する
ことを特徴とする請求項１乃至９のいずれか１項に記載の出力制御装置。
【請求項１１】
前記電気回路は、前記電源回路の出力を第３の入力とし、前記選択回路の出力を第４の入力とする
ことを特徴とする請求項１０に記載の出力制御装置。
【請求項１２】
前記電気回路は、前記選択回路の出力に応じて、前記第３の入力と前記第４の入力のいずれか一方を出力する
ことを特徴とする請求項１１に記載の出力制御装置。
【請求項１３】
周辺回路に接続され、
前記周辺回路に前記電気回路の出力を供給する
ことを特徴とする請求項１乃至１２のいずれか１項に記載の出力制御装置。
【請求項１４】
前記集積回路は、前記内部回路の書き換えを行う際に、切り替え信号として第１の値を前記選択回路に送信する
ことを特徴とする請求項１乃至６、又は、１０乃至１３のいずれか１項に記載の出力制御装置。
【請求項１５】
前記集積回路は、前記内部回路の書き換えが終了すると、前記切り替え信号として第２の値を前記選択回路に送信する
ことを特徴とする請求項１４に記載の出力制御装置。
【請求項１６】
外部装置に接続され、
前記外部装置は、前記内部回路を書き換えるための回路情報を前記集積回路に送信する
ことを特徴とする請求項１乃至６、又は、１０乃至１５のいずれか１項に記載の出力制御装置。
【請求項１７】
内部回路を書き換え可能な集積回路と、
前記集積回路に接続され、前記集積回路の出力を第１の入力とし、所定の一定値を第２の入力とする選択回路と、
前記選択回路に接続され、前記選択回路の出力を第１の入力とする電気回路と、を有する出力制御装置の制御方法であって、
前記選択回路は、前記内部回路の書き換えを行う際に、前記第２の入力を出力する工程と、前記内部回路の書き換えが終了すると、前記第１の入力を出力する工程と、を有する
ことを特徴とする出力制御装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブル・ロジック・デバイスのような内部回路を書き換え可能な回路を備えた出力制御装置及び出力制御装置の制御方法に関するものである。
【背景技術】
【０００２】
プログラマブル・ロジック・デバイス（Programmable Logic Device。以下、「ＰＬＤ」という）は、プログラムによって機能を再設定可能な（リコンフィギュアラブルな）論理デバイスである。ＰＬＤの例としては、ＦＰＧＡ（Field-Programmable Gate Array）、ＣＰＬＤ（Complex Programmable Logic Device）などが挙げられる。
ＦＰＧＡやＣＰＬＤは、環境設定を行うためのプログラムの実行、すなわちコンフィグレーションにより、内部の論理モジュールの配線を自由に書き換え可能とすることができる回路である。
【０００３】
ところで、ＰＬＤ等の書き換え可能な回路を含んだ装置では、ＰＬＤの初期化時や内部回路の書き換え時に出力信号が不安定になることがある。このため、ＰＬＤの出力を利用する後段の周辺回路を誤動作させる要因となることがある。
特に、動作の開始時に周辺回路に電源電圧を印加する順序や、動作の終了時に印加していた電源電圧を落とす順序を制御する制御信号としてＰＬＤの出力を用いている場合は、出力信号が不安定になると、周辺回路が誤動作を起こす可能性がある。こうした場合、周辺回路にメモリのような記憶素子が含まれていると、電圧の印加及び降下の順番が所定通りに行われないことにより、メモリに無用なデータが書き込まれ、周辺回路が動作しなくなるといった不具合が発生する可能性がある。
【０００４】
そこで、特許文献１には、ＰＬＤの内部回路を設定した後に周辺回路のリセットを終了させるようなタイマ内蔵の制御モジュールを用いるリセット処理装置が提案されている。
【０００５】
また、特許文献２には、ＰＬＤと周辺回路の間にメモリを含むインターフェイス部を介した書換処理装置が開示されている。特許文献２の書換処理装置は、ＰＬＤが書き換えを行う前にＰＬＤから出力されている値をメモリに格納し、ＰＬＤの書き換え中はメモリ内に格納したＰＬＤの出力値を周辺回路に対して出力するように構成されている。また、ＰＬＤが書き換え中に、周辺回路からＰＬＤに対して出力した値をメモリに格納し、ＰＬＤの書き換えが終了した後、ＰＬＤがメモリに格納された値を取得するように構成されている。このように、特許文献２の書換処理回路では、メモリを介することにより、ＰＬＤが書き換え中において、ＰＬＤと周辺回路との間での送受信を双方向に行うことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２０００３９号公報
【特許文献２】特開平１１−２７４９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１のリセット処理装置は、ＰＬＤの初期設定時には適用可能であるが、再設定可能なＰＬＤを用いる場合、ＰＬＤを再設定する度に周辺回路をリセットする必要がある。
また、特許文献２の書換処理装置は、ＰＬＤと周辺回路との間でデータを双方向に参照しながら演算処理を行う装置であるため、ＰＬＤ書き換え中にデータを保持する必要がある。そのため、双方向セレクタと、ＰＬＤと、周辺回路とから、それぞれから書き込み可能なメモリを設けるなど、ＰＬＤの出力制御自体として冗長な回路が必要となるため、回路コスト上昇の要因となる。
【課題を解決するための手段】
【０００８】
本発明は、内部回路を書き換え可能な集積回路と、前記集積回路に接続され、前記集積回路の出力を第１の入力とし、所定の一定値を第２の入力とする選択回路と、前記選択回路に接続され、前記選択回路の出力を第１の入力とする電気回路と、を有する出力制御装置であって、前記選択回路は、前記内部回路の書き換えを行う際に、前記第２の入力を出力し、前記内部回路の書き換えが終了すると、前記第１の入力を出力することを特徴とする。
【発明の効果】
【０００９】
本発明の出力制御装置によれば、ＰＬＤの内部回路が書き換え中であっても、固定値を出力することができる。これにより、ＰＬＤの後段に接続される周辺回路の動作を安定させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施例１における出力制御装置のブロック図である。
【図２】ＣＰＵの動作を示すフローチャートである。
【図３】制御部の動作を示すフローチャートである。
【図４】制御部とＣＰＵの動作を組み合わせたシーケンス図である。
【図５】実施例１の動作を説明するためのタイミングチャートである。
【図６】実施例２における出力制御装置のブロック図である。
【図７】実施例２における制御部の動作を示すフローチャートである。
【図８】実施例３における出力制御装置のブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明を実施するための形態について図面を用いて説明する。なお、以下の実施例は特許請求の範囲に係る発明を限定するものでなく、また、以下の実施例で説明されている特徴の組み合わせのすべてが本発明の解決手段に必須のものであるとは限らない。
【００１２】
＜実施例１＞
図１は、本発明の実施例１における出力制御装置１００の回路構成を示すブロック図である。
図１において、ＣＰＬＤ（Complex Programmable Logic Device）１０１は、プログラムによって内部回路を再設定可能な集積回路であるＰＬＤ（Programmable Logic Device）の一例である。ＣＰＬＤ１０１では、内部回路を設定するための制御部１０１１と、内部回路を設定するための回路情報を格納するメモリ１０１２とが、内部バス１０１３により接続されている。
【００１３】
制御部１０１１は、常夜電源１０３からＣＰＬＤ１０１に対して電源が供給されて起動すると、メモリ１０１２から内部に設定すべき回路情報を読み出し、ＣＰＬＤ１０１の内部回路を設定した後、回路の動作を開始する。また、制御部１０１１は、バス１１１を介して外部のＣＰＵ１０２から回路情報を取得すると、取得した回路情報をメモリ１０１２に格納し、メモリ１０１２に格納した回路情報を用いてＣＰＬＤ１０１の内部回路の変更を行う。
ＣＰＬＤ１０１の内部回路の変更が終了し、内部回路が動作を開始してＣＰＬＤ１０１の出力信号が定常状態になると、制御部１０１１は信号線１１２を介して内部回路の変更が終了したことを外部のＣＰＵ１０２に通知する。
【００１４】
メモリ１０１２は、ＣＰＬＤ１０１の内部回路を設定するための回路情報を格納する。ＣＰＬＤ１０１が起動すると、制御部１０１１はメモリ１０１２に格納された回路情報を読み出して、ＣＰＬＤ１０１の内部回路を設定する。また、メモリ１０１２に格納された回路情報を変更する場合は、新たな回路情報がＣＰＬＤ１０１の外部のＣＰＵ１０２から制御部１０１１を介してメモリに格納される。
【００１５】
なお、ＣＰＬＤ１０１は、ある値の直流電圧（ＤＣ）から所定の値の直流電圧（ＤＣ）を生成する装置（ＤＣ／ＤＣコンバータ。以下、略して「ＤＣ／ＤＣ」という）に対して、動作を制御するためのイネーブル信号１１３及び１１４を出力する。これらのイネーブル信号１１３及び１１４の動作の詳細については後述する。
【００１６】
ＣＰＵ１０２は、後述する周辺回路１０８の制御などを行う演算回路である。また、ＣＰＵ１０２は、必要に応じて、ＣＰＬＤ１０１の制御部１０１１に対して、バス１１１を介してＣＰＬＤ１０１の内部に設定する回路情報を出力することにより、ＣＰＬＤ１０１の内部回路の変更を要求する。
【００１７】
また、ＣＰＵ１０２は、信号線１１２を介して、制御部１０１１がＣＰＬＤ１０１の内部回路の変更を終了したことを受信する。
さらに、ＣＰＵ１０２は、セレクタ１０４及び１０５の出力を切り替えるための切り替え信号１１５を出力する。
【００１８】
常夜電源１０３は、ＣＰＬＤ１０１及びＣＰＵ１０２が稼働状態となるように電源を供給する電源回路である。また、常夜電源１０３は、ＤＣ／ＤＣ１０６の入力に対してＶｉｎ１の電源電圧を供給し、ＤＣ／ＤＣ１０７及びセレクタ１０５の入力に対してＶｉｎ２の電源電圧を供給する。ここで、常夜電源１０３から出力される電源電圧Ｖｉｎ１及びＶｉｎ２は、それぞれ、出力制御装置１００の動作中は常に一定値である。
【００１９】
セレクタ１０４は、入力端子（ｓｅｌ端子）に入力された値に応じて、Ａ端子又はＢ端子に入力された値のいずれかを選択してＹ端子から出力するための選択回路である。本実施例では、セレクタ１０４は、ｓｅｌ端子にＬｏｗ（０）が入力された場合はＹ端子からＡ入力を出力し、Ｈｉｇｈ（１）が入力された場合はＹ端子からＢ入力を出力する。
同様に、セレクタ１０５も、入力端子（ｓｅｌ端子）に入力された値に応じて、Ａ端子又はＢ端子に入力された値のいずれかを選択してＹ端子から出力するための選択回路である。同様に、本実施例では、セレクタ１０５も、ｓｅｌ端子にＬｏｗ（０）が入力された場合はＹ端子からＡ入力を出力し、Ｈｉｇｈ（１）が入力された場合はＹ端子からＢ入力を出力する。
【００２０】
セレクタ１０４のＡ端子には、ＣＰＬＤ１０１から出力したイネーブル信号１１３が入力される。また、セレクタ１０４のＢ端子には、抵抗を介して０Ｖが信号線１１６から入力される。
一方、セレクタ１０５のＡ端子には、ＣＰＬＤ１０１から出力したイネーブル信号１１４が入力される。また、セレクタ１０５のＢ端子には、抵抗を介して信号線１１７からＶｉｎ２が入力される。
【００２１】
また、セレクタ１０４及び１０５のｓｅｌ端子には、それぞれ、ＣＰＵ１０２から出力される切り替え信号１１５が入力される。
これにより、セレクタ１０４のＹ端子の出力は、切り替え信号１１５により、ＣＰＬＤ１０１のイネーブル信号１１３と０Ｖ（信号線１１６）との間で切り替えられる構成となっている。本実施例では、セレクタ１０４は、切り替え信号１１５としてＨｉｇｈ（１）が入力されると０Ｖ（信号線１１６）を出力し、Ｌｏｗ（０）が入力されるとイネーブル信号１１３を出力する。
同様に、セレクタ１０５へＹ端子の出力は、切り替え信号１１５により、ＣＰＬＤ１０１のイネーブル信号出力１１４とＶｉｎ２（信号線１１７）との間で切り替えられる構成となっている。本実施例では、セレクタ１０５は、切り替え信号１１５としてＨｉｇｈ（１）が入力されるとＨｉｇｈ（Ｖｉｎ２）が出力され、Ｌｏｗ（０）が入力されるとイネーブル信号１１４を出力する。
【００２２】
ＤＣ／ＤＣ１０６は、ＩＮ端子に入力される電圧（Ｖｉｎ１）に基づいて所望の電圧（Ｖｏｕｔ１）をＯＵＴ端子から出力する。また、イネーブル端子であるＥＮ端子に入力される信号に応じて、ＯＵＴ端子から所望の電圧（Ｖｉｎ１）を出力するか、又は、出力しないかが制御される。
同様に、ＤＣ／ＤＣ１０７は、ＩＮ端子に入力される電圧（Ｖｉｎ２）に基づいて所望の電圧（Ｖｏｕｔ２）をＯＵＴ端子から出力する。また、イネーブル端子であるＥＮ端子に入力される信号に応じて、ＯＵＴ端子から所望の電圧（Ｖｉｎ２）を出力するか、又は、出力しないかが制御される。
【００２３】
なお、ＤＣ／ＤＣ（１０６，１０７）には、負論理型と正論理型の２種類の論理回路がある。負論理型は、ＥＮ端子にＬｏｗ（０Ｖ）が入力された際にＯＵＴ端子から所望の電圧を出力し、ＥＮ端子にＨｉｇｈ（ＩＮ端子と同じ電圧、又は、それに準ずる所定の電圧）が入力された際にはＯＵＴ端子から電圧を出力しない。
一方、正論理型は、ＥＮ端子にＨｉｇｈが入力された際にＯＵＴ端子から所望の電圧を出力し、ＥＮ端子にＬｏｗが入力された際にはＯＵＴ端子から電圧を出力しない。
図１では、説明のために、正論理型と負論理型の両方のＤＣ／ＤＣを示しており、ＤＣ／ＤＣ１０６が負論理型、ＤＣ／ＤＣ１０７が正論理型となっている。
【００２４】
本実施例では、ＤＣ／ＤＣ１０６のＥＮ端子にはセレクタ１０４の出力が、ＩＮ端子には常夜電源１０３からＶｉｎ１が供給される。そして、負論理型のＤＣ／ＤＣ１０６のＥＮ端子にＬｏｗが入力されると、ＯＵＴ端子からＤＣ／ＤＣ１０６で生成された電圧であるＶｏｕｔ１が出力される。
また、ＤＣ／ＤＣ１０７のＥＮ端子にはセレクタ１０５の出力が、ＩＮ端子には常夜電源１０３からＶｉｎ２が供給される。そして、正論理型のＤＣ／ＤＣ１０７のＥＮ端子にＨｉｇｈが入力されると、ＯＵＴ端子からＤＣ／ＤＣ１０７で生成された電圧であるＶｏｕｔ２が出力される。
【００２５】
図１中に点線で示した１０８は周辺回路部である。周辺回路部１０８は、ＤＣ／ＤＣ１０６及び１０７から出力された電圧Ｖｏｕｔ１及びＶｏｕｔ２を電源として稼働する電気回路である。
【００２６】
図２は、実施例１において、ＣＰＬＤ１０１の内部回路を変更する際におけるＣＰＵ１０２の動作を示すフローチャートである。
【００２７】
ＣＰＬＤ１０１の内部回路を変更する際、まず、ＣＰＵ１０２は切り替え信号１１５としてＨｉｇｈ（１）を出力する（Ｓ２０１）。これにより、セレクタ１０４では、ｓｅｌ端子にＨｉｇｈ（１）が入力されるため、Ｙ端子からはＢ端子に入力されたＬｏｗ（０）が出力される。同様に、セレクタ１０５では、ｓｅｌ端子にＨｉｇｈ（１）が入力されるため、Ｙ端子からはＢ端子に入力されたＨｉｇｈ（Ｖｉｎ２）が出力される。
【００２８】
その後、ＣＰＵ１０２はＣＰＬＤ１０１の制御部１０１１に対して内部回路を変更するための回路情報を送信する（Ｓ２０２）。
回路情報を送信すると、ＣＰＵ１０２は、ＣＰＬＤ１０１の内部回路が変更され、回路の動作が開始されるのを待つ（Ｓ２０３）。ＣＰＬＤ１０１の動作が開始したことは制御部１０１１から信号線１１２を介して送信される。
【００２９】
ＣＰＵ１０２は、信号線１１２を介してＣＰＬＤ１０１の回路変更及び動作開始を受信すると（Ｓ２０３でＹ）、切り替え信号１１５としてＬｏｗ（０）を出力する（Ｓ２０４）。これにより、セレクタ１０４では、ｓｅｌ端子にＬｏｗ（０）が入力されるため、Ｙ端子からはＡ端子に入力されたＣＰＬＤ１０１の出力（イネーブル信号１１３）が出力される。同様に、セレクタ１０５では、ｓｅｌ端子にＬｏｗ（０）が入力されるため、Ｙ端子からはＡ端子に入力されたＣＰＬＤ１０１の出力（イネーブル信号１１４）が出力される。
【００３０】
図３は、実施例１において、ＣＰＬＤ１０１の内部回路を変更する際における制御部１０１１の動作を示すフローチャートである。
【００３１】
制御部１０１１はＣＰＵ１０２から変更する回路情報が送信されるのを待つ（Ｓ３０１）。
制御部１０１１は、バス１１１を介してＣＰＵ１０２から回路情報を受信すると（Ｓ３０１でＹ）、受信した回路情報を一旦メモリ１０１２に格納する（Ｓ３０２）。
【００３２】
回路情報の受信が終了し、受信した回路情報をメモリ１０１２に格納すると、制御部１０１１は、メモリ１０１２に格納した回路情報を読み出し、回路情報に従ってＣＰＬＤ１０１の内部回路を変更（設定）する（Ｓ３０３）。
【００３３】
内部回路の設定が終了すると、制御部１０１１は、設定した内部回路を動作させて、ＣＰＬＤ１０１を稼働させる（Ｓ３０４）。
そして、制御部１０１１は、ＣＰＬＤ１０１の動作が定常状態になったことを検知すると、信号線１１２を介して内部回路の変更の終了と、内部回路の動作開始を、信号線１１２を介してＣＰＵ１０２に送信する（Ｓ３０５）。
【００３４】
図４は、実施例１において、制御部１０１１が実行する動作とＣＰＵ１０２が実行する動作を組み合わせたシーケンス図である。
ＣＰＬＤ１０１の内部回路を変更する際、まず、ＣＰＵ１０２は、切り替え信号１１５としてＨｉｇｈ（１）をセレクタ１０４及び１０５の各ｓｅｌ端子に出力する（Ｓ２０１）。
これにより、セレクタ１０４のＹ端子から出力される値を、Ａ端子に入力されているＣＰＬＤ１０１の出力から、Ｂ端子に入力されているＬｏｗ（０）に切り替える。同様に、セレクタ１０５のＹ端子から出力される値を、Ａ端子に入力されているＣＰＬＤ１０１の出力から、Ｂ端子に入力されているＨｉｇｈ（Ｖｉｎ２）に切り替える。
そして、ＣＰＵ１０２は制御部１０１１に対して回路情報を送信する（Ｓ２０２）。
【００３５】
制御部１０１１は、ＣＰＵ１０２から送信された回路情報を受信すると、メモリ１０１２に格納する（Ｓ３０２）。
制御部１０１１は、回路情報の受信が終了すると、メモリに格納した回路情報を読み出して、回路情報に基づいてＣＰＬＤ１０１の内部回路を変更（設定）する（Ｓ３０３）。
内部回路を設定すると、制御部１０１１は、設定した内部回路を動作させて、ＣＰＬＤ１０１１を稼働させる（Ｓ３０４）。
そして、制御部１０１１は、ＣＰＬＤ１０１の動作が定常状態になったことを検知すると、内部回路の変更が終了したことをＣＰＵ１０２に送信する（Ｓ３０５）。
【００３６】
ＣＰＵ１０２は、制御部１０１１から内部回路の変更が終了したことを受信すると、セレクタ１０４及び１０５に出力する切り替え信号１１５をＬｏｗ（０）にする（Ｓ２０４）。
これにより、セレクタ１０４のＹ端子から出力される値を、Ｂ端子に入力されているＬｏｗ（０）から、Ａ端子に入力されているＣＰＬＤ１０１の出力（イネーブル信号１１３）に切り替える。同様に、セレクタ１０５のＹ端子から出力される値を、Ｂ端子に入力されているＨｉｇｈ（Ｖｉｎ２）から、Ｂ端子に入力されているＣＰＬＤ１０１の出力（イネーブル信号１１４）に切り替える。
【００３７】
図５は、実施例１において、ＣＰＬＤ１０１の内部回路を変更する動作中のタイミングチャートを示す。
図５では、上から、ＣＰＵ１０２から出力される切り替え信号１１５と、ＣＰＵ１０２と制御部１０１１との間で回路情報を送受信するバス１１１と、内部回路の設定終了を示す信号線１１２の各状態を示している。さらに、ＣＰＬＤ１０１が出力するイネーブル信号１１３及び１１４、セレクタ１０４及び１０５の出力の状態を示している。
【００３８】
時刻ｔ０は、ＣＰＬＤ１０１の内部回路を変更する前の状態であり、切り替え信号１１５はＬｏｗ（０）である。
そのため、セレクタ１０４のＹ端子からは（セレクタ１０４出力）、Ａ端子に入力されているＣＰＬＤ１０１のイネーブル信号（Ｅｎａｂｌｅ１）１１３が出力されている。同様に、セレクタ１０５のＹ端子からは（セレクタ１０５出力）、Ａ端子に入力されているＣＰＬＤ１０１のイネーブル信号（Ｅｎａｂｌｅ２）１１４が出力されている。
【００３９】
本実施例では、時刻ｔ０において、ＣＰＬＤ１０１はイネーブル信号１１３としてＬｏｗ（０）を出力しているため、セレクタ１０４出力はＬｏｗとなる。そして、ＤＣ／ＤＣ１０６のＥＮ端子にはＬｏｗが入力されており、ＤＣ／ＤＣ１０６のＥＮ端子は負論理型であるため、ＯＵＴ端子からは所望の電圧Ｖｏｕｔ１が出力されている。
【００４０】
同様に、本実施例では、時刻ｔ０において、ＣＰＬＤ１０１はイネーブル信号１１４としてＨｉｇｈ（Ｖｉｎ２又はそれに準ずる値）を出力しているため、セレクタ１０５出力はＨｉｇｈとなる。そして、ＤＣ／ＤＣ１０７のＥＮ端子にはＨｉｇｈが入力されており、ＤＣ／ＤＣ１０７のＥＮ端子は正論理型であるため、ＯＵＴ端子からは所望の電圧Ｖｏｕｔ２が出力されている。
【００４１】
このように、時刻ｔ０では、ＣＰＬＤ１０１は動作状態であり、ＤＣ／ＤＣ１０６及び１０７からはそれぞれ所望の電圧Ｖｏｕｔ１及びＶｏｕｔ２が出力され、周辺回路１０８に電源が供給されている。
【００４２】
時刻ｔ１は、ＣＰＬＤ１０１の内部回路を変更するために、ＣＰＵ１０２から切り替え信号１１５としてＨｉｇｈ（１）が出力された時点である（Ｓ２０１）。切り替え信号１１５が１になったことにより、セレクタ１０４のＹ端子（セレクタ１０４出力）からはＢ端子に入力されるＬｏｗ（０）が出力される。これにより、ＤＣ／ＤＣ１０６は、ＣＰＬＤ１０１のイネーブル信号１１３の値に関係なく、Ｖｏｕｔ１を出力する状態となる。
また、セレクタ１０５のＹ端子（セレクタ１０５出力）からはＢ端子に入力されるＶｉｎ２が出力される。これにより、ＤＣ／ＤＣ１０７は、ＣＰＬＤ１０１のイネーブル信号１１４の値に関係なく、Ｖｏｕｔ２を出力する状態となる。
【００４３】
時刻ｔ２は、ＣＰＵ１０２が制御部１０１１に対して回路情報の送信を開始する時点である。時刻ｔ２からｔ３までの間、ＣＰＵ１０２は制御部１０１１に対してバス１１１を介して回路情報を送信する（Ｓ２０２）。そして、制御部１０１１は受信した回路情報をメモリ１０１２に格納する（Ｓ３０２）。
【００４４】
時刻ｔ４は、ＣＰＬＤ１０１の内部回路の変更（設定）が開始される時点である（Ｓ３０３）。一般的に、制御部１０１１がＣＰＬＤ１０１の内部回路の変更を開始すると、ＣＰＬＤ１０１の出力は、変更前の回路が出力していた状態を保持できず、一時的に不定、又は、ハイインピーダンス状態や初期値等のデバイス特有の値となる。図５では、時刻ｔ４からｔ５の間において、ＣＰＬＤ１０１の出力（イネーブル信号１１３及び１１４）が不定値になることを示している。
【００４５】
時刻ｔ５は、ＣＰＬＤ１０１の内部回路の変更（設定）が終了し、ＣＰＬＤ１０１が動作を開始する時点である（Ｓ３０４）。ＣＰＬＤ１０１は、動作を開始すると、内部回路で決められる値を出力する。本実施例では、時刻ｔ０における状態と同様に、ＤＣ／ＤＣ１０６及び１０７から所望の電圧が出力される状態にするために、ＣＰＬＤ１０１からはイネーブル信号１１３としてＬｏｗ（０）が出力される。また、イネーブル信号１１４としてＨｉｇｈ（Ｖｉｎ２またはそれに準ずる値）が出力される。
【００４６】
時刻ｔ６は、制御部１１０１が信号線１１２を介してＣＰＵ１０２に対して内部回路の変更が終了したことの送信を開始する時点である（Ｓ３０５）。なお、本実施例では、信号線１１２をＨｉｇｈにすることにより、制御部１１０１は変更が終了したことを送信する。
【００４７】
時刻ｔ７は、ＣＰＵ１０２が、ＣＰＬＤ１０１の内部回路の変更終了を受信し、切り替え信号１１５をＬｏｗ（０）にする時点である（Ｓ２０４）。切り替え信号１１５がＬｏｗ（０）になったことにより、セレクタ１０４のＹ端子からは、Ａ端子に入力されるＣＰＬＤ１０１の出力（イネーブル信号１１３）が出力される。本実施例では、この時、イネーブル信号１１３の値はＬｏｗ（０）であるため、ＤＣ／ＤＣ１０６はＶｏｕｔ１を出力する。
また、セレクタ１０５のＹ端子からは、Ａ端子に入力されるＣＰＬＤ１０１の出力（イネーブル信号１１４）が出力される。本実施例では、この時、イネーブル信号１１４の値はＨｉｇｈ（Ｖｉｎ２またはそれに準ずる値）であるため、ＤＣ／ＤＣ１０７はＶｏｕｔ２を出力する。
【００４８】
以上のとおり、本実施例では、ＣＰＬＤ１０１の出力側にセレクタ１０４及び１０５を設け、内部回路を変更している間は、セレクタ１０４及び１０５は、それぞれ、ＣＰＬＤ１０１の出力ではなく、所定の値を出力する。これにより、本実施例の出力制御装置１００は、ＣＰＬＤ１０１の内部回路を変更している間であっても、時刻ｔ０から時刻ｔ７の間に渡って、ＤＣ／ＤＣ１０６及び１０７から周辺回路１０８に対して一定の固定値を出力し続けることができる。
【００４９】
＜実施例２＞
図６は、本発明の実施例２における出力制御装置１００の回路構成を示すブロック図である。
本実施例では、セレクタ１０４及び１０５の出力を切り替えるための切り替え信号１１５を、ＣＰＵ１０２からではなく、制御部１０１１から出力する。これにより、本実施例では、出力制御に関する動作を制御部１０１１のみで行うことが可能となる。
【００５０】
図７は、実施例２において、ＣＰＬＤ１０１の内部回路を変更する際における制御部１０１１の動作を示すフローチャートである。なお、図７において、実施例１の図３に示すフローチャートと同様の動作を行う箇所については、図３と同じ番号を割り当てている。
【００５１】
制御部１０１１はＣＰＵ１０２から変更する回路情報が送信されるのを待つ（Ｓ３０１）。
制御部１０１１は、バス１１１を介してＣＰＵ１０２から回路情報を受信すると（Ｓ３０１でＹ）、受信した回路情報を一旦メモリ１０１２に格納する（Ｓ３０２）。
【００５２】
回路情報の受信が終了し、受信した回路情報をメモリ１０１２に格納すると、制御部１０１１は、切り替え信号１１５としてＨｉｇｈ（１）を出力する（Ｓ７０１）。
これにより、セレクタ１０４では、ｓｅｌ端子にＨｉｇｈが入力され、Ｂ端子に入力されたＬｏｗ（０）がＹ端子から出力される。同様に、セレクタ１０５では、ｓｅｌ端子にＨｉｇｈが入力され、Ｂ端子に入力されたＨｉｇｈ（Ｖｉｎ２）がＹ端子から出力される。
その後、制御部１０１１は、メモリ１０１２に格納した回路情報を読み出し、回路情報に従ってＣＰＬＤ１０１の内部回路を変更（設定）する（Ｓ３０３）。
【００５３】
内部回路の設定が終了すると、制御部１０１１は、設定した内部回路を動作させて、ＣＰＬＤ１０１を稼働させる（Ｓ３０４）。
そして、制御部１０１１は、切り替え信号１１５としてＬｏｗ（０）を出力する（Ｓ７０２）。
これにより、セレクタ１０４では、ｓｅｌ端子にＬｏｗが入力され、Ａ端子に入力されたＣＰＬＤ１０１の出力（イネーブル信号１１３）がＹ端子から出力される。同様に、セレクタ１０５では、ｓｅｌ端子にＬｏｗが入力され、Ａ端子に入力されたＣＰＬＤ１０１の出力（イネーブル信号１１４）がＹ端子から出力される。
【００５４】
以上のとおり、本実施例では、実施例１と同様に、ＣＰＬＤ１０１の内部回路を変更している間であっても、出力制御装置１００は周辺回路１０８に対して一定の固定値を出力し続けることができる。
【００５５】
＜実施例３＞
図８は、本発明の実施例３における出力制御装置１００の回路構成を示すブロック図である。
本実施例では、ＣＰＬＤ１０１の内部回路を変更するための回路情報を、制御部１０１１が、ＣＰＵ１０２からではなく、外部ＰＣ８０１からバス８０２を介して取得する。これにより、ＣＰＬＤ１０１の内部回路の変更を、ＣＰＬＤ１０１に接続されたＣＰＵ１０２を用いずに、外部ＰＣなどから行うことも可能となる。
【００５６】
以上、各実施例においては、書き換え可能なデバイスであるＰＬＤの一例として、ＣＰＬＤを用いて説明したが、ＦＰＧＡなど他の種類のＰＬＤデバイスについても本発明を適用することができる。
【００５７】
また、実施例１及び実施例２においては、ＣＰＵ１０２からＣＰＬＤ１０１に対して回路の変更を要求するが、この際にＣＰＬＤ１０１に送信される回路情報は不図示のＬＡＮ又はＵＳＢバスなどを用いて外部からＣＰＵ１０２に供給してもよい。この場合、ＣＰＬＤ１０１の内部回路の変更を行うトリガをＬＡＮ又はＵＳＢバスなどを用いて外部からＣＰＵ１０２に送信する場合もある。
【００５８】
＜その他の実施例＞
本発明は、上述の実施例の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
また、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。
本発明は上述の実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、それらを本発明の範囲から除外するものではない。すなわち、上述の実施例及びその変形例を組み合わせた構成もすべて本発明に含まれるものである。
【符号の説明】
【００５９】
１０１            ＣＰＬＤ
１０２            ＣＰＵ
１０４，１０５    セレクタ
１０６，１０７    ＤＣＤＣ
１０８            周辺回路
１０１１          制御部
１０１２          メモリ
【図１】
2020145602.tif 000003
【図２】
2020145602.tif 000004
【図３】
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【図４】
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【図５】
2020145602.tif 000007
【図６】
2020145602.tif 000008
【図７】
2020145602.tif 000009
【図８】
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