(57)【要約】【課題】チップを効率的に製造することが可能な半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１領域と第２領域を表面に有する第１基板を備える。前記装置はさらに、第１領域において、第１基板上に設けられた第１制御回路と、第１制御回路の上方に設けられ、第１制御回路に電気的に接続された第１メモリセルアレイと、第１メモリセルアレイの上方に設けられ、第１制御回路に電気的に接続された第１パッドとを備え、第２領域において、第１基板上に設けられた第２制御回路と、第２制御回路の上方に設けられ、第２制御回路に電気的に接続された第２メモリセルアレイと、第２メモリセルアレイの上方に設けられ、第２制御回路に電気的に接続された第２パッドとを備える。前記装置はさらに、第１メモリセルアレイおよび第２メモリセルアレイの上方に設けられ、第１パッドと第２パッドとを電気的に接続する接続配線を備える。【選択図】図４
2020145231.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と第２領域を表面に有する第１基板と、
前記第１領域において前記第１基板上に設けられた第１制御回路と、
前記第１領域において前記第１制御回路の上方に設けられ、前記第１制御回路に電気的に接続された第１メモリセルアレイと、
前記第１領域において前記第１メモリセルアレイの上方に設けられ、前記第１制御回路に電気的に接続された第１パッドと、
前記第２領域において前記第１基板上に設けられた第２制御回路と、
前記第２領域において前記第２制御回路の上方に設けられ、前記第２制御回路に電気的に接続された第２メモリセルアレイと、
前記第２領域において前記第２メモリセルアレイの上方に設けられ、前記第２制御回路に電気的に接続された第２パッドと、
前記第１メモリセルアレイおよび前記第２メモリセルアレイの上方に設けられ、前記第１パッドと前記第２パッドとを電気的に接続する接続配線と、
を備える半導体装置。
【請求項２】
前記第１パッド、前記第２パッド、および前記接続配線は、互いに連続する金属層である、請求項１に記載の半導体装置。
【請求項３】
前記第１メモリセルアレイおよび前記第２メモリセルアレイの上方に設けられた第２基板をさらに備える、請求項１または２に記載の半導体装置。
【請求項４】
前記第１パッド、前記第２パッド、および前記接続配線は、前記第２基板の上方に設けられている、請求項３に記載の半導体装置。
【請求項５】
前記第１および第２パッドのうちの一方は、ボンディングパッドであり、他方は、ボンディングパッドではない、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
第１基板と、
前記第１基板の上方に設けられた第１制御回路と、
前記第１基板の上方に設けられ、前記第１制御回路に電気的に接続された第１メモリセルアレイと、
前記第１メモリセルアレイの上方に設けられ、前記第１制御回路に電気的に接続された第１パッドと、
前記第１メモリセルアレイの上方に設けられ、一端が前記第１パッドに電気的に接続され、他端が前記第１基板の表面に垂直な第１方向に前記第１基板の端面と重なる位置まで延びて電気的に開放される接続配線と、
を備える半導体装置。
【請求項７】
前記第１パッドおよび前記接続配線は、互いに連続する金属層である、請求項６に記載の半導体装置。
【請求項８】
第１基板の表面上の第１領域で前記第１基板上に第１制御回路を形成し、
前記第１領域で、前記第１制御回路の上方に、前記第１制御回路に電気的に接続される第１メモリセルアレイを形成し、
前記第１領域で、前記第１メモリセルアレイの上方に、前記第１制御回路に電気的に接続された第１パッドを形成し、
前記第１基板の表面上の第２領域で前記第１基板上に第２制御回路を形成し、
前記第２領域で、前記第２制御回路の上方に、前記第２制御回路に電気的に接続される第２メモリセルアレイを形成し、
前記第２領域で、前記第２メモリセルアレイの上方に、前記第２制御回路に電気的に接続された第２パッドを形成し、
前記第１パッドと前記第２パッドとを電気的に接続する接続配線を形成する、
ことを含む半導体装置の製造方法。
【請求項９】
前記第１パッド、前記第２パッド、および前記接続配線は、互いに連続する金属層である、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記接続配線を切断するように前記半導体装置を含むウェハをダイシングすることで、前記第１制御回路、前記第１メモリセルアレイ、および前記第１パッドを含む半導体装置と、前記第２制御回路、前記第２メモリセルアレイ、および前記第２パッドを含む半導体装置とを製造することをさらに含む、請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第１および第２パッドの一方のみにボンディングワイヤをボンディングすることをさらに含む、請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記第１および第２メモリセルアレイの一方の不良ブロックの個数が第１範囲内にあり、前記第１および第２メモリセルアレイの他方の不良ブロックの個数が前記第１範囲外にあり、かつ前記第１および第２メモリセルアレイの不良ブロックの平均個数が前記第１範囲内にある場合には、前記チップを良品チップとして取り扱う、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１基板に、第１幅を有する第１ダイシングラインと、前記第１幅よりも太い第２幅を有する第２ダイシングラインとを形成することをさらに含み、
前記接続配線は、前記第１ダイシングラインをまたぐように形成される、請求項８から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１基板に前記第１および第２メモリセルアレイを形成し、
第２基板に前記第１および第２制御回路を形成し、
前記第１基板と前記第２基板とを前記第１および第２メモリセルアレイと前記第１および第２制御回路とを介して貼り合わせることにより、前記第１基板の上方に前記第１および第２メモリセルアレイと前記第１および第２制御回路とを形成する、
ことをさらに含む請求項８から１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体チップは効率的に製造することが望ましい。例えば、容量の異なるメモリチップについて、同じマスクセットを用いて前工程を行い、後工程で製造し分けることができれば、異なるマスクセットを用意する必要がなくなり効率的である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１２９６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップを効率的に製造することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、第１領域と第２領域を表面に有する第１基板を備える。前記装置はさらに、前記第１領域において前記第１基板上に設けられた第１制御回路と、前記第１領域において前記第１制御回路の上方に設けられ、前記第１制御回路に電気的に接続された第１メモリセルアレイと、前記第１領域において前記第１メモリセルアレイの上方に設けられ、前記第１制御回路に電気的に接続された第１パッドと、前記第２領域において前記第１基板上に設けられた第２制御回路と、前記第２領域において前記第２制御回路の上方に設けられ、前記第２制御回路に電気的に接続された第２メモリセルアレイと、前記第２領域において前記第２メモリセルアレイの上方に設けられ、前記第２制御回路に電気的に接続された第２パッドとを備える。前記装置はさらに、前記第１メモリセルアレイおよび前記第２メモリセルアレイの上方に設けられ、前記第１パッドと前記第２パッドとを電気的に接続する接続配線を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の構造を示す断面図である。
【図２】第１実施形態に係る半導体装置に含まれる柱状部の構造を示す断面図である。
【図３】第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】第１実施形態に係る半導体装置の構造を示す他の断面図である。
【図５】第１実施形態に係る半導体装置としての第１および第２の例を示す平面図である。
【図６】第１実施形態に係る半導体装置としての第１および第２の例を示す他の平面図である。
【図７】第１実施形態に係る半導体装置としての第１および第２の例を示す断面図である。
【図８】第１実施形態に係る半導体装置としての第２の例を示す他の平面図である。
【図９】第１実施形態に係る半導体装置としての第１の例を示す他の平面図である。
【図１０】第１実施形態に係る半導体装置の歩留まりを説明するための平面図である。
【図１１】第１実施形態に係る半導体装置の製造方法を示す断面図(1/6)である。
【図１２】第１実施形態に係る半導体装置の製造方法を示す断面図(2/6)である。
【図１３】第１実施形態に係る半導体装置の製造方法を示す断面図(3/6)である。
【図１４】第１実施形態に係る半導体装置の製造方法を示す断面図(4/6)である。
【図１５】第１実施形態に係る半導体装置の製造方法を示す断面図(5/6)である。
【図１６】第１実施形態に係る半導体装置の製造方法を示す断面図(6/6)である。
【図１７】第１実施形態に係る半導体装置の製造方法の詳細を示す断面図(1/2)である。
【図１８】第１実施形態に係る半導体装置の製造方法の詳細を示す断面図(2/2)である。
【図１９】第１実施形態に係る半導体装置の構成を示す回路図である。
【図２０】第１実施形態に係る半導体装置の第１変形例の構造を示す断面図である。
【図２１】第１実施形態に係る半導体装置の第２変形例の構造を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１から図２１において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
【０００９】
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁層１２と、絶縁層１２上の基板１３と、基板１３上の絶縁層１４と、メモリセルアレイ１１下の層間絶縁膜１５と、層間絶縁膜１５下の第１絶縁層１６とを備えている。絶縁層１２、１４は例えば、シリコン酸化膜やシリコン窒化膜である。基板１３は例えば、シリコン基板などの半導体基板である。
【００１０】
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、第２絶縁層１７と、第２絶縁層１７下の層間絶縁膜１８と、層間絶縁膜１８下の基板１９とを備えている。基板１９は例えば、シリコン基板などの半導体基板である。
【００１１】
図１は、基板１３の表面Ｓ１、Ｓ２や基板１９の表面Ｓ３、Ｓ４に平行で互いに垂直なＸ方向およびＹ方向と、基板１３の表面Ｓ１、Ｓ２や基板１９の表面Ｓ３、Ｓ４に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、メモリセルアレイ１１は、基板１９の上方に位置し、かつ基板１３の下方に位置している。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【００１２】
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、ソース側選択ゲートＳＧＳと、ドレイン側選択ゲートＳＧＤと、ソース線ＳＬを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。図１に示すように、各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続され、ソース側選択ゲートＳＧＳは、コンタクトプラグ２４を介してソース側選択ゲート配線層２５と電気的に接続されている。さらに、ドレイン側選択ゲートＳＧＤは、コンタクトプラグ２６を介してドレイン側選択ゲート配線層２７と電気的に接続され、ソース線ＳＬは、コンタクトプラグ２９を介してソース配線層３０と電気的に接続されている。ワード線ＷＬ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびソース線ＳＬを貫通する柱状部ＣＬは、プラグ２８を介してビット線ＢＬと電気的に接続されており、かつ基板１３と電気的に接続されている。
【００１３】
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１９上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１９内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ２はさらに、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ３３と、これらのプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。回路チップ２はさらに、配線層３５上に設けられた複数のビアプラグ３６と、第２絶縁層１７内でこれらのビアプラグ３６上に設けられた複数の第２金属パッド３７とを備えている。回路チップ２は、アレイチップ１を制御する制御回路（論理回路）として機能する。
【００１４】
アレイチップ１は、第１絶縁層１６内で第２金属パッド３７上に設けられた複数の第１金属パッド４１と、第１金属パッド４１上に設けられた複数のビアプラグ４２と、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３とを備えている。本実施形態の各ワード線ＷＬや各ビット線ＢＬは、配線層４３内の対応する配線と電気的に接続されている。アレイチップ１はさらに、層間絶縁膜１５および絶縁層１２内に設けられ、かつ配線層４３上に設けられた第１プラグ４４と、基板１３および絶縁層１４内に絶縁膜４５を介して設けられ、かつ第１プラグ４４上に設けられた第２プラグ４６と、絶縁層１４上に設けられ、かつ第２プラグ４６上に設けられたパッド４７とを備えている。パッド４７は、本実施形態の半導体装置の外部接続パッド（ボンディングパッド）であり、はんだボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。
【００１５】
なお、本実施形態では、層間絶縁膜１５の下面に第１絶縁層１６が形成されているが、第１絶縁層１６は層間絶縁膜１５に含まれ一体化していてもよい。同様に、本実施形態では、層間絶縁膜１８の上面に第２絶縁層１７が形成されているが、第２絶縁層１７は層間絶縁膜１８に含まれ一体化していてもよい。
【００１６】
図２は、第１実施形態に係る半導体装置に含まれる柱状部ＣＬの構造を示す断面図である。
【００１７】
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１５上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。各ワード線ＷＬは、例えばＷ（タングステン）層である。各絶縁層５１は、例えばシリコン酸化膜である。
【００１８】
柱状部ＣＬは、ブロック絶縁膜５２と、電荷蓄積層５３と、トンネル絶縁膜５４と、チャネル半導体層５５と、コア絶縁膜５６とを順に備えている。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。チャネル半導体層５５は、例えばシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６の例は、シリコン酸化膜や金属絶縁膜である。
【００１９】
図３は、第１実施形態に係る半導体装置の製造方法を示す断面図である。図３は、複数個のアレイチップ１を含むアレイウェハＷ１と、複数個の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。
【００２０】
まず、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、第１絶縁層１６と第２絶縁層１７とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、第１金属パッド４１と第２金属パッド３７とが接合される。
【００２１】
その後、基板１３、１９をＣＭＰ（Chemical Mechanical Polishing）により薄膜化した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図１の半導体装置が製造される。なお、絶縁層１４、絶縁膜４５、第２プラグ４６、およびパッド４７は、例えば基板１３の薄膜化後に基板１３上や基板１３内に形成される。
【００２２】
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１〜図３を参照して前述した内容や、図４〜図１８を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
【００２３】
また、図１は、第１絶縁層１６と第２絶縁層１７との境界面や、第１金属パッド４１と第２金属パッド３７との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば第１金属パッド４１の側面や第２金属パッド３７の側面の傾きや、第１金属パッド４１の側面と第２金属パッド３７との位置ずれを検出することで推定することができる。
【００２４】
図４は、第１実施形態に係る半導体装置の構造を示す他の断面図である。図４は、図１と同様に半導体装置の断面を示しているが、図１とは別の観点から半導体装置の構造を示している。
【００２５】
本実施形態では、貼合後かつ切断前のアレイウェハＷ１および回路ウェハＷ２が、複数個のデュアルチップＣを含んでおり、各デュアルチップＣが、第１シングルチップＣ１と第２シングルチップＣ２とを含んでいる（図４）。第１シングルチップＣ１と第２シングルチップＣ２の各々は、図１に示す１個の半導体装置に相当する。
【００２６】
貼合後のアレイウェハＷ１および回路ウェハＷ２は、個々のシングルチップＣ１、Ｃ２ごとに切断されてもよいし、個々のデュアルチップＣごとに切断されてもよい。図４は、個々のデュアルチップＣごとに切断されて製造された半導体装置を示している。よって、図４の半導体装置は、第１シングルチップＣ１と第２シングルチップＣ２とを含む１個のデュアルチップＣにより構成されている。
【００２７】
図４の半導体装置は、第１シングルチップＣ１内のアレイチップ１および回路チップ２と、第２シングルチップＣ２内のアレイチップ１および回路チップ２を備えている。第１シングルチップＣ１内のメモリセルアレイ１１および論理回路などの回路は、基板１３の表面Ｓ１側に設けられており、基板１３の表面Ｓ１と基板１９の表面Ｓ３との間に設けられている。同様に、第２シングルチップＣ２内のメモリセルアレイ１１および論理回路などの回路は、基板１３の表面Ｓ１側に設けられており、基板１３の表面Ｓ１と基板１９の表面Ｓ３との間に設けられている。第１シングルチップＣ１内のメモリセルアレイ１１および論理回路はそれぞれ、第１メモリアレイおよび第１制御回路の例である。第２シングルチップＣ２内のメモリセルアレイ１１および論理回路はそれぞれ、第２メモリアレイおよび第２制御回路の例である。基板１９は第１基板の例であり、基板１３は第２基板の例である。また、基板１９における第１シングルチップＣ１の領域は第１領域の例であり、基板１９における第２シングルチップＣ２の領域は第２領域の例である。
【００２８】
第１シングルチップＣ１は、第１シングルチップＣ１内のメモリセルアレイ１１や論理回路に電気的に接続された第１プラグ４４と、第１プラグ４４上に設けられた第２プラグ４６と、第２プラグ４６上に設けられたパッド４７とを備えている。第１シングルチップＣ１において、第２プラグ４６は基板１３を貫通しており、パッド４７は基板１３の表面Ｓ２側に設けられている。このパッド４７は、第１パッドの例である。
【００２９】
第２シングルチップＣ２も、第２シングルチップＣ２内のメモリセルアレイ１１や論理回路に電気的に接続された第１プラグ４４と、第１プラグ４４上に設けられた第２プラグ４６と、第２プラグ４６上に設けられたパッド４７とを備えている。第２シングルチップＣ２において、第２プラグ４６は基板１３を貫通しており、パッド４７は基板１３の表面Ｓ２側に設けられている。このパッド４７は、第２パッドの例である。
【００３０】
図４はさらに、基板１３の表面Ｓ２側にて絶縁層１４上に形成された配線層２０を示している。配線層２０は例えば、Ａｌ（アルミニウム）層などの金属導電層である。配線層２０は、第１シングルチップＣ１内のパッド４７と第２シングルチップＣ２内のパッド４７とを電気的に接続する配線（ルーティング配線）４８を含んでいる。配線４８は接続配線の例であり、配線層２０は金属層の例である。
【００３１】
本実施形態の配線層２０は、配線４８だけでなく、第１シングルチップＣ１内のパッド４７と、第２シングルチップＣ２内のパッド４７とを含んでいる。すなわち、本実施形態のこれらのパッド４７と配線４８は、同じ配線層２０により形成される。これにより、これらのパッド４７と配線４８を簡単に形成することが可能となる。なお、図４は、説明を分かりやすくするために、パッド４７の上面と配線４８の上面との間の段差を示しているが、このような段差は設けなくてもよい。第１シングルチップＣ１内のパッド４７、第２シングルチップＣ２内のパッド４７、および配線４８は、互いに連続する配線層２０となっている。
【００３２】
第１シングルチップＣ１内のパッド４７は、アレイウェハＷ１および回路ウェハＷ２をシングルチップごとに切断する場合に、第１シングルチップＣ１の外部接続パッドとして使用される。また、第２シングルチップＣ２内のパッド４７は、アレイウェハＷ１および回路ウェハＷ２をシングルチップごとに切断する場合に、第２シングルチップＣ２の外部接続パッドとして使用される。
【００３３】
一方、アレイウェハＷ１および回路ウェハＷ２をデュアルチップごとに切断する場合には、第１シングルチップＣ１内のパッド４７と第２シングルチップＣ２内のパッド４７の一方のみが、第１および第２シングルチップＣ１、Ｃ２に共通の外部接続パッドとして使用される。本実施形態では、第２シングルチップＣ２内のパッド４７のみが外部接続パッドとして使用される。
【００３４】
本実施形態の配線４８は、アレイウェハＷ１および回路ウェハＷ２をデュアルチップごとに切断する場合のために設けられている。具体的には、第２シングルチップＣ２内のパッド４７への入力電流や入力電圧は、第２シングルチップＣ２内の回路に供給されるだけでなく、配線４８を介して第１シングルチップＣ１内の回路にも供給される。一方、第２シングルチップＣ２内のパッド４７への出力電流や出力電圧は、第２シングルチップＣ２内の回路から供給されるだけでなく、配線４８を介して第１シングルチップＣ１内の回路からも供給される。
【００３５】
図４はさらに、基板１３の表面Ｓ２側にて配線層２０上に形成されたパッシベーション膜４９を示している。パッシベーション膜４９は例えば、シリコン酸化膜などの絶縁膜である。パッシベーション膜４９は、第１および第２シングルチップＣ１、Ｃ２の両方のパッド４７上に開口部Ｐを有していてもよいし、第１および第２シングルチップＣ１、Ｃ２の一方のパッド４７上のみに開口部Ｐを有していてもよい。本実施形態では、第２シングルチップＣ２内のパッド４７のみが外部接続パッドとして使用されるため、第２シングルチップＣ２内のパッド４７上のみに開口部Ｐが設けられている。
【００３６】
図４の半導体装置はさらに、第１シングルチップＣ１と第２シングルチップＣ２とを切断するためのダイシングライン５０を備えている。図４の第１シングルチップＣ１と第２シングルチップＣ２はＸ方向に互いに隣接しているため、このダイシングライン５０はＹ方向に延びている。図４の半導体装置は、アレイウェハＷ１および回路ウェハＷ２をデュアルチップごとに切断して製造されたため、このダイシングライン５０は切断用に使用されずに最終的に残存している。
【００３７】
本実施形態の配線４８は、このダイシングライン５０をまたぐように形成されており、すなわち、このダイシングライン５０とＺ方向に重なる位置に形成されている。よって、アレイウェハＷ１および回路ウェハＷ２をシングルチップごとに切断する場合には、このダイシングライン５０が切断されることで、配線４８が切断されることになる。本実施形態において、アレイウェハＷ１および回路ウェハＷ２をシングルチップごとに切断する場合には、配線４８を使用する必要がなくなるため、配線４８が上記のように切断されても問題は生じない。
【００３８】
図４のダイシングライン５０が切断される場合、このダイシングライン５０上に第１シングルチップＣ１内の基板１３の端面が形成される。第１シングルチップＣ１内の配線４８は、第１シングルチップＣ１内のパッド４７からこの端面の真上まで延びている。そのため、アレイウェハＷ１および回路ウェハＷ２をシングルチップごとに切断する場合、第１シングルチップＣ１内の配線４８は、基板１３の端面とＺ方向に重なる位置まで延びて電気的に開放される形状となる。同様に、第２シングルチップＣ２内の配線４８も、基板１３の端面とＺ方向に重なる位置まで延びて電気的に開放される形状となる。Ｚ方向は、第１方向の例である。
【００３９】
なお、本実施形態のデュアルチップＣは、図４のダイシングライン５０をまたいで第１シングルチップＣ１と第２シングルチップＣ２とを電気的に接続する配線を、配線４８以外に備えていない。そのため、このダイシングライン５０が切断されても、配線４８以外の配線が切断されることはない。よって、本実施形態の第１シングルチップＣ１と第２シングルチップＣ２は、互いに切断されても半導体チップとして機能することができる。逆にいうと、第１シングルチップＣ１と第２シングルチップＣ２が互いに切断されても半導体チップとして機能することができるように、本実施形態では、このダイシングライン５０上に配線４８以外の配線を設けていない。
【００４０】
図５は、第１実施形態に係る半導体装置としての第１および第２の例を示す平面図である。
【００４１】
図５(ａ)は、第１の例として、互いに切断された第１および第２シングルチップＣ１、Ｃ２を備える半導体装置を示している。直線Ｘ１、Ｘ１’、Ｘ２、Ｙ１、Ｙ２は、切断対象となるダイシングライン５０を示している。直線Ｘ１’で示すように、第１シングルチップＣ１と第２シングルチップＣ２との間のダイシングライン５０が切断されていることに留意されたい。
【００４２】
図５(ｂ)は、第２の例として、デュアルチップＣ、すなわち、互いに切断されていない第１および第２シングルチップＣ１、Ｃ２を備える半導体装置を示している。直線Ｘ１、Ｘ２、Ｙ１、Ｙ２は、切断対象となるダイシングライン５０を示している。直線Ｘ１’が示されていないことから分かるように、第１シングルチップＣ１と第２シングルチップＣ２との間のダイシングライン５０が切断されていないことに留意されたい。
【００４３】
図５(ａ)と図５(ｂ)の各々に示すように、第１シングルチップＣ１は符号Ａ〜Ｈで示す８個のパッド４７を備え、第２シングルチップＣ２は符号Ａ〜Ｈ、Ｘ、Ｙで示す１０個のパッド４７を備えている。以下、これらのパッド４７を適宜「パッドＡ」「パッドＢ」「パッドＣ」・・・のように表記する。
【００４４】
第１シングルチップＣ１の各パッド４７は、第２シングルチップＣ２の同じ符号のパッド４７と対応している。すなわち、第１シングルチップＣ１のパッドＡ〜Ｈはそれぞれ、第２シングルチップＣ２のパッドＡ〜Ｈと対応している。そのため、図５(ｂ)に示すように、第１シングルチップＣ１のパッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈはそれぞれ、配線４８により第２シングルチップＣ２のパッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈと電気的に接続されている。一方、第１シングルチップＣ１のパッドＢ、Ｅはそれぞれ例外的に、配線４８により第２シングルチップＣ２のパッドＸ、Ｙと電気的に接続されている。なお、図５(ａ)では、これらの配線４８がすべて切断されている。
【００４５】
図６は、第１実施形態に係る半導体装置としての第１および第２の例を示す他の平面図である。
【００４６】
図６(ａ)は、図５(ａ)の第１の例に対応している。図６(ａ)では、第２シングルチップＣ２のパッドＡ〜Ｈが、ボンディングワイヤ６１により、半導体装置の内部または外部の不図示の端子に接続されている。パッド４７の符号については、図５(ａ)を参照されたい。
【００４７】
また、第１シングルチップＣ１のパッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈはそれぞれ、ボンディングワイヤ６２により、第２シングルチップＣ２のパッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈに接続されている。これにより、第１シングルチップＣ１のパッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈはそれぞれ、第２シングルチップＣ２のパッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈと同じ機能を有することができる。
【００４８】
さらに、第１シングルチップＣ１のパッドＢ、Ｅは、第２シングルチップＣ２のパッドＢ、Ｅと同様に、ボンディングワイヤ６３により、半導体装置の内部または外部の不図示の端子に接続されている。これにより、第１シングルチップＣ１のパッドＢ、Ｅはそれぞれ、第２シングルチップＣ２のパッドＢ、Ｅと同じ機能を有することができる。なお、図６(ａ)の第２シングルチップＣ２のパッドＸ、Ｙは使用されない。
【００４９】
図６(ｂ)は、図５(ｂ)の第２の例に対応している。図６(ｂ)では、第２シングルチップＣ２のパッドＡ〜Ｈ、Ｘ、Ｙが、ボンディングワイヤ６１により、半導体装置の内部または外部の不図示の端子に接続されている。パッド４７の符号については、図５(ｂ)を参照されたい。
【００５０】
ここで、図６(ｂ)では、第１シングルチップＣ１のパッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈがそれぞれ、配線４８により、第２シングルチップＣ２のパッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈに接続されている。これにより、第１シングルチップＣ１のパッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈはそれぞれ、第２シングルチップＣ２のパッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈと同じ機能を有することができる。
【００５１】
さらに、図６(ｂ)では、第１シングルチップＣ１のパッドＢ、Ｅがそれぞれ、配線４８により、第２シングルチップＣ２のパッドＸ、Ｙに接続されている。よって、第２シングルチップＣ２のパッドＢが、ボンディングワイヤ６１により、半導体装置の内部または外部の不図示の端子に接続されているのと同様に、第１シングルチップＣ１のパッドＢも、配線４８と、第２シングルチップＣ２のパッドＸと、パッドＸのボンディングワイヤ６１とにより、半導体装置の内部または外部の不図示の端子に接続されている。また、第２シングルチップＣ２のパッドＥが、ボンディングワイヤ６１により、半導体装置の内部または外部の不図示の端子に接続されているのと同様に、第１シングルチップＣ１のパッドＥも、配線４８と、第２シングルチップＣ２のパッドＹと、パッドＹのボンディングワイヤ６１とにより、半導体装置の内部または外部の不図示の端子に接続されている。これにより、第１シングルチップＣ１のパッドＢ、Ｅはそれぞれ、第２シングルチップＣ２のパッドＢ、Ｅと同じ機能を有することができる。
【００５２】
なお、パッドＢ、Ｅの例は、チップイネーブル信号用のパッド４７である。チップイネーブル信号は一般に、第１シングルチップＣ１と第２シングルチップＣ２とに別々に供給する必要がある。よって、本実施形態のパッドＢ、Ｅは、パッドＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｈとは異なる態様で実装されている。
【００５３】
このように、本実施形態の半導体装置は、第１の例のように構成してもよいし、第２の例のように構成してもよい。第１の例の場合には、第１シングルチップＣ１のパッド４７と第２シングルチップＣ２のパッド４７の両方に、ボンディングワイヤ６１、６２、６３がボンディングされる。一方、第２の例の場合には、第１シングルチップＣ１のパッド４７と第２シングルチップＣ２のパッド４７のうち、第２シングルチップＣ２のパッド４７のみに、ボンディングワイヤ６１がボンディングされる。しかしながら、第２の例の場合には、第１シングルチップＣ１のパッド４７と第２シングルチップＣ２のパッド４７が配線４８により電気的に接続されているため、第２の例の半導体装置は、第１の例の半導体装置と同様に機能することができる。
【００５４】
第１および第２の例によれば、１枚のシングルチップの２倍の記憶容量を有する半導体装置を簡単に製造することが可能となる。
【００５５】
図７は、第１実施形態に係る半導体装置としての第１および第２の例を示す断面図である。
【００５６】
図７(ａ)は、図５(ａ)や図６(ｂ)の第１の例の変形例を示す。図７(ａ)の半導体装置は、互いに積層された４枚の第１シングルチップＣ１を備えている。これらの第１シングルチップＣ１のパッド４７同士は、ボンディングワイヤ６１により互いに接続されている。これにより、１枚のシングルチップの４倍の記憶容量を有する半導体装置を簡単に製造することが可能となる。
【００５７】
図７(ｂ)は、図５(ａ)や図６(ｂ)の第２の例の変形例を示す。図７(ｂ)の半導体装置は、互いに積層された４枚のデュアルチップＣを備えている。各デュアルチップＣ内では、第１シングルチップＣ１のパッド４７と第２シングルチップＣ２のパッド４７が、配線４８により互いに接続されている。さらに、異なるデュアルチップＣの第１シングルチップＣ１のパッド４７同士は、ボンディングワイヤ６１により互いに接続されている。これにより、１枚のシングルチップの８倍の記憶容量を有する半導体装置を簡単に製造することが可能となる。
【００５８】
図８は、第１実施形態に係る半導体装置としての第２の例を示す他の平面図である。
【００５９】
図８は、図５(ｂ)等の第２の例をより詳細に示しており、具体的には、４個のデュアルチップＣを示している。本実施形態では、同じデュアルチップＣ内の第１シングルチップＣ１と第２シングルチップＣ２との間のダイシングライン５０が、細い幅Δ１を有しており、デュアルチップＣ間のダイシングライン５０が、太い幅Δ２を有している。幅Δ１は第１幅の例であり、幅Δ２は第２幅の例である。
【００６０】
図８の直線Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３は、第２の例で切断対象となるダイシングライン５０を示している。第２の例では、幅Δ１を有するダイシングライン５０は切断されず、幅Δ２を有するダイシングライン５０のみが切断される。配線４８は、幅Δ１を有するダイシングライン５０をまたぎ、幅Δ２を有するダイシングライン５０をまたがないように形成されているため、第２の例のダイシングでは配線４８は切断されない。
【００６１】
図９は、第１実施形態に係る半導体装置としての第１の例を示す他の平面図である。
【００６２】
図９は、図５(ａ)等の第１の例をより詳細に示しており、具体的には、４組の第１および第２シングルチップＣ１、Ｃ２を示している。ダイシングライン５０の幅Δ１、Δ２については、第２の例の場合と同様に設定されている。
【００６３】
図９の直線Ｘ１、Ｘ１’、Ｘ２、Ｘ２’、Ｘ３、Ｙ１、Ｙ２、Ｙ３は、第１の例で切断対象となるダイシングライン５０を示している。第１の例では、幅Δ１を有するダイシングライン５０も、幅Δ２を有するダイシングライン５０も切断される。よって、第１の例のダイシングでは配線４８が切断される。
【００６４】
このように、本実施形態では、同じデュアルチップＣ内の第１シングルチップＣ１と第２シングルチップＣ２との間のダイシングライン５０が、細い幅Δ１を有している。これにより、デュアルチップＣの面積を小さくすることが可能となる。
【００６５】
図１０は、第１実施形態に係る半導体装置の歩留まりを説明するための平面図である。
【００６６】
図１０(ａ)は、図６(ａ)の第１の例に対応している。本実施形態では、所定個数のメモリセルを１ブロックとして取り扱い、メモリセルアレイ１１内のメモリセルをブロックごとに取り扱う。また、半導体装置として複数のシングルチップを製造する場合に、あるシングルチップが良品チップであるか否かを、そのシングルチップ内の不良ブロックの個数が所定範囲内であるか否かにより判定する。この所定範囲は、第１範囲の例である。具体的には、あるシングルチップ内の不良ブロックの個数が８個未満であれば、そのシングルチップを良品チップと判定する。一方、あるシングルチップ内の不良ブロックの個数が８個以上であれば、そのシングルチップを不良チップと判定する。
【００６７】
図１０(ａ)において、第１シングルチップＣ１内の不良ブロックの個数は１０個であるため、第１シングルチップＣ１は不良チップと判定される。一方、第２シングルチップＣ２内の不良ブロックの個数は２個であるため、第２シングルチップＣ２は良品チップと判定される。
【００６８】
図１０(ｂ)は、図６(ｂ)の第２の例に対応している。図１０(ｂ)において、第１シングルチップＣ１内の不良ブロックの個数は１０個であり、第２シングルチップＣ２内の不良ブロックの個数は２個である。よって、もし第１の例と同じ判定基準を採用すれば、第１シングルチップＣ１は不良チップと判定され、第２シングルチップＣ２は良品チップと判定される。
【００６９】
しかしながら、本実施形態では、デュアルチップＣが良品チップであるか否かを、デュアルチップＣ内の不良ブロックのシングルチップごとの平均個数で判定する。例えば、デュアルチップＣ内の不良ブロックの平均個数が８個未満であれば、デュアルチップＣを良品チップと判定する。一方、デュアルチップＣ内の不良ブロックの個数が８個以上であれば、デュアルチップＣを不良チップと判定する。
【００７０】
図１０(ｂ)において、デュアルチップＣ内の不良ブロックのシングルチップごとの平均個数は６個（＝（１０＋２）÷２個）である。よって、平均個数が８個未満となるため、デュアルチップＣは良品チップと判定される。なお、この判定基準は「デュアルチップＣ内の不良ブロックの合計個数（１２個）が、１６個以上であるか否かを判定する」と言い換えることもできる。
【００７１】
このように、本実施形態では、デュアルチップＣが良品チップであるか否かを、デュアルチップＣ内の不良ブロックの平均個数で判定する。これにより、第１および第２シングルチップＣ１、Ｃ２のいずれかが不良チップと取り扱われる場合であっても、デュアルチップＣを良品チップとして取り扱うことが可能となる。その結果、デュアルチップＣの歩留まりを向上させることが可能となる。
【００７２】
なお、半導体装置は一般に、不良ブロックを、冗長ブロックと呼ばれる正常ブロックに置き換えるように動作する。このような置き換えは、半導体装置内のコントローラが行うことが多い。本実施形態の半導体装置がデュアルチップＣの場合には、第１および第２シングルチップＣ１、Ｃ２の一方の不良ブロックを、第１および第２シングルチップＣ１、Ｃ２の他方の冗長ブロックに置き換える場合がある。本実施形態では、このようなシングルチップ間の置き換えが可能なようにコントローラを設計しておく。このようなコントローラは例えば、回路チップ２内に実装される。
【００７３】
図１１〜図１６は、第１実施形態に係る半導体装置の製造方法を示す断面図であり、図３で示した方法をより詳細に示すものである。
【００７４】
図１１は、図３と同様にアレイウェハＷ１と回路ウェハＷ２とを示している。このアレイウェハＷ１は、すでに第１プラグ４４を備えているが、まだ絶縁膜４５、第２プラグ４６、パッド４７、配線４８、パッシベーション膜４９は備えていない。さらに、基板１３は、ウェル１３ａと、その他の部分１３ｂとを備えている。
【００７５】
まず、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力およびアニールにより貼り合わせる（図１２）。次に、基板１３を薄膜化することで、基板１３からウェル１３ａ以外の部分１３ｂを除去する（図１２）。
【００７６】
次に、基板１３上に絶縁層１４を形成し、絶縁層１４と基板１３とを貫通する開口部ＨをＲＩＥ（Reactive Ion Etching）により形成する（図１３）。その結果、第１プラグ４４が開口部Ｈ内に露出する。
【００７７】
次に、開口部Ｈの側面に絶縁膜４５を形成する（図１４）。次に、第１プラグ４４、絶縁膜４５、絶縁層１４などの表面に配線層２０を形成する（図１５）。その結果、配線層２０が、開口部Ｈの側面および底面や絶縁層１４の上面に形成される。開口部Ｈの側面および底面の配線層２０は、第２プラグ４６として機能する。一方、絶縁層１４の上面の配線層２０は、パッド４７として機能する。
【００７８】
このように、本方法では、第２プラグ４６とパッド４７が共に配線層２０により形成される。また、本方法の第２プラグ４６は、１つの第１プラグ４４上ではなく、複数の第１プラグ４４上に形成される。ただし、第２プラグ４６は、配線層２０以外の層により形成されてもよいし、１つの第１プラグ４４上のみに形成されてもよい。
【００７９】
次に、基板１３の全面に、第１絶縁膜４９ａと第２絶縁膜４９ｂとを含むパッシベーション膜４９を形成する（図１６）。次に、パッシベーション膜４９を貫通する開口部ＰをＲＩＥにより形成する（図１６）。その結果、パッド４７が開口部Ｐ内に露出する。
【００８０】
その後、基板１９が薄膜化され、アレイウェハＷ１および回路ウェハＷ２がシングルチップごとまたはデュアルチップごとにダイシングされる。この１組のアレイウェハＷ１および回路ウェハＷ２から、シングルチップとデュアルチップの両方を製造してもよい。さらに、パッド４７にボンディングワイヤをボンディングしてもよい。こうして、本実施形態の半導体装置が製造される。
【００８１】
図１７と図１８は、第１実施形態に係る半導体装置の製造方法の詳細を示す断面図である。
【００８２】
図１７は、図１５の詳細を示している。図１７の配線層２０は、第２プラグ４６およびパッド４７だけでなく、配線４８を含んでいる。このように、本実施形態のパッド４７と配線４８は共に配線層２０により形成される。
【００８３】
図１８は、図１６の詳細を示している。配線層２０が、パッシベーション膜４９に覆われた配線４８を含んでいることに留意されたい。アレイウェハＷ１および回路ウェハＷ２がシングルチップごとにダイシングされる場合には、配線４８が切断されるようにダイシングが行われる。一方、アレイウェハＷ１および回路ウェハＷ２がデュアルチップごとにダイシングされる場合には、配線４８が切断されないようにダイシングが行われる。
【００８４】
図１９は、第１実施形態に係る半導体装置の構成を示す回路図である。図１９は第１シングルチップＣ１の構成を示しているが、第２シングルチップＣ２も図１９に示す構成を有している。
【００８５】
図１９に示すように、第１シングルチップＣ１は、アレイチップ１内にメモリセルアレイ１１を備え、回路チップ２内にＩ／Ｏ（Input/Output）制御回路７１、論理制御回路７２、ステータスレジスタ７３、アドレスレジスタ７４、コマンドレジスタ７５、制御回路７６、レディー／ビジー回路７７、電圧生成器７８、ロウデコーダ８１、センスアンプ８２、データレジスタ８３、およびカラムデコーダ８４を備えている。
【００８６】
Ｉ／Ｏ制御回路７１は、データ線ＤＱ０−０〜ＤＱ７−０を介して入力信号や出力信号をコントローラ（不図示）との間で授受する。論理制御回路７２は、チップイネーブル信号ＢＣＥ−０、コマンドラッチイネーブル信号ＣＬＥ−０、アドレスラッチイネーブル信号ＡＬＥ−０、ライトイネーブル信号ＢＷＥ−０、リードイネーブル信号ＲＥ−０およびＢＲＥ−０を受信し、これらの信号に応じてＩ／Ｏ制御回路７１や制御回路７６の動作を制御する。
【００８７】
ステータスレジスタ７３は、リード動作、ライト動作、イレース動作などのステータスを格納し、これらの動作の完了をコントローラに通知するために使用される。アドレスレジスタ７４は、Ｉ／Ｏ制御回路７１がコントローラから受信したアドレス信号を格納するために使用される。コマンドレジスタ７５は、Ｉ／Ｏ制御回路７１がコントローラから受信したコマンド信号を格納するために使用される。
【００８８】
制御回路７６は、コマンドレジスタ７５のコマンド信号に応じて、ステータスレジスタ７３、レディー／ビジー回路７７、電圧生成器７８、ロウデコーダ８１、センスアンプ８２、データレジスタ８３、およびカラムデコーダ８４を制御して、リード動作、ライト動作、イレース動作などを行う。
【００８９】
レディー／ビジー回路７７は、制御回路７６の動作条件に応じて、レディー／ビジー信号ＲＹ／ＢＢＹ−０をコントローラに送信する。これにより、制御回路７６がコマンドを受付可能か受付不能を通知することができる。電圧生成器７８は、リード動作、ライト動作、イレース動作に必要な電圧を生成する。
【００９０】
ロウデコーダ８１は、メモリセルアレイ１１のワード線ＷＬに電圧を印加する。センスアンプ８２は、メモリセルアレイ１１のビット線ＢＬに読み出されたデータを検知する。データレジスタ８３は、Ｉ／Ｏ制御回路７１やセンスアンプ８２からのデータを格納するために使用される。カラムデコーダ８４は、カラムアドレスをデコードし、デコード結果に基づいてデータレジスタ８３内のラッチ回路を選択する。ロウデコーダ８１、センスアンプ８２、データレジスタ８３、およびカラムデコーダ８４は、メモリセルアレイ１１に対するリード動作、ライト動作、イレース動作のインタフェースとして機能する。
【００９１】
以下、本実施形態の第１シングルチップＣ１、第２シングルチップＣ２、およびデュアルチップＣの詳細を説明する。
【００９２】
本実施形態において、第１シングルチップＣ１と第２シングルチップＣ２は同じ容量を有し、デュアルチップＣは各シングルチップの２倍の容量を有している。デュアルチップＣは例えば、シングルチップ２個分の容量のメモリが必要な場合に製造される。
【００９３】
一般に、シングルチップとデュアルチップは、異なるマスクセットを用いて製造されるため、シングルチップとデュアルチップの両方を製造するのは面倒である。しかし、本実施形態では、第１および第２シングルチップＣ１、Ｃ２を製造するためのアレイウェハＷ１および回路ウェハＷ２は、デュアルチップＣを製造するためのアレイウェハＷ１および回路ウェハＷ２と同じ構造にすることが可能である。そのため、本実施形態の第１および第２シングルチップＣ１、Ｃ２とデュアルチップＣは同じマスクセットを用いて製造することができる。よって、本実施形態によれば、第１および第２シングルチップＣ１、Ｃ２とデュアルチップＣを効率的に製造することが可能となる。
【００９４】
一般に、複数のマスクセットを用意すると、半導体装置の製造コストが増大したり、半導体装置の製造時のスループットが低下したり、半導体装置の量産時の歩留まり向上の妨げとなることが問題となる。本実施形態によれば、第１および第２シングルチップＣ１、Ｃ２とデュアルチップＣを上述のように製造することで、これらの問題を解決することが可能となる。
【００９５】
なお、本実施形態では、２個のシングルチップを含むチップ（デュアルチップ）を製造したが、３個以上のシングルチップを含むチップを製造してもよい。この場合、異なるシングルチップのパッド４７同士を配線４８により電気的に接続することが望ましい。
【００９６】
また、本実施形態のパッド４７は、基板１３の表面Ｓ２側に形成されているが、代わりに基板１９の表面Ｓ４側に形成されていてもよい。また、本実施形態の半導体装置は、２枚のウェハ（アレイウェハＷ１および回路ウェハＷ２）により製造されるが、代わりに１枚のウェハにより製造されてもよい。また、本実施形態の半導体装置は、半導体メモリ以外の装置としてもよい。
【００９７】
本実施形態の配線４８は、パッド４７と同様に、基板１３の表面Ｓ２側に形成されている。仮に配線４８を基板１３の表面Ｓ１と基板１９の表面Ｓ３との間に形成すると、配線４８が他の配線のレイアウトの自由度を低下させる可能性がある。よって、配線４８は、基板１３の表面Ｓ２側に形成することが望ましい。また、本実施形態のパッド４７と配線４８は同じ配線層２０により形成されるため、パッド４７と配線４８を簡単に形成することができる。
【００９８】
以上のように、本実施形態によれば、異なる種類の半導体チップ、具体的には、第１および第２シングルチップＣ１、Ｃ２とデュアルチップＣを効率的に製造することが可能となる。
【００９９】
図２０は、第１実施形態に係る半導体装置の第１変形例の構造を示す断面図である。
【０１００】
図２０は、図４に対応する断面図を示している。本変形例の配線層２０は、第１シングルチップＣ１内のパッド４７や、配線（ルーティング配線）４８を含んでいない。代わりに、本変形例の配線層３５は、第１シングルチップＣ１内の配線と第２シングルチップＣ２内の配線とを電気的に接続する配線（ルーティング配線）３５ａを含んでいる。本変形例によれば、配線４８が担っていた役割を、代わりに配線３５ａに担わせることが可能となる。
【０１０１】
なお、本変形例のルーティング配線は、回路チップ２内に設けられているが、代わりにアレイチップ１内に設けられていてもよい。
【０１０２】
図２１は、第１実施形態に係る半導体装置の第２変形例の構造を示す断面図である。
【０１０３】
図２１は、図４や図２０に対応する断面図を示している。本変形例では、配線層２０が配線（ルーティング配線）４８を含んでおらず、配線層３５も配線（ルーティング配線）３５ａを含んでいない。本変形例では、第１シングルチップＣ１内の回路には第１シングルチップＣ１内のパッド４７から電流や電圧が供給され、第２シングルチップＣ２内の回路には第２シングルチップＣ２内のパッド４７から電流や電圧が供給される。そのため、本変形例のパッシベーション膜４９は、第２シングルチップＣ２内のパッド４７上に開口部Ｐを有するだけでなく、第１シングルチップＣ１内のパッド４７上にも開口部Ｐを有している。
【０１０４】
本変形例の構造は例えば、図２１に示す第１シングルチップＣ１と第２シングルチップＣ２とを専らシングルチップとして使用することがダイシング前に判明している場合に採用される。ただし、図２１に示す構造を製造したものの、図２１に示す構造をデュアルチップＣとして使用することがその後に決まった場合には、第１シングルチップＣ１内のパッド４７と第２シングルチップＣ２内のパッド４７とをボンディングワイヤなどにより電気的に接続してもよい。
【０１０５】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【０１０６】
１：アレイチップ、２：回路チップ、１１：メモリセルアレイ、１２：絶縁層、
１３：基板、１４：絶縁層、１５：層間絶縁膜、１６：第１絶縁層、
１７：第２絶縁層、１８：層間絶縁膜、１９：基板、２０：配線層、
２１：階段構造部、２２：コンタクトプラグ、２３：ワード配線層、
２４：コンタクトプラグ、２５：ソース側選択ゲート配線層、
２６：コンタクトプラグ、２７：ドレイン側選択ゲート配線層、
２８：プラグ、２９：コンタクトプラグ、３０：ソース配線層、
３１：トランジスタ、３２：ゲート電極、３３：プラグ、３４：配線層、
３５：配線層、３５ａ：配線、３６：ビアプラグ、３７：第２金属パッド、
４１：第１金属パッド、４２：ビアプラグ、４３：配線層、
４４：第１プラグ、４５：絶縁膜、４６：第２プラグ、４７：パッド、
４８：配線、４９：パッシベーション膜、５０：ダイシングライン、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜、
６１、６２、６３：ボンディングワイヤ、
７１：Ｉ／Ｏ制御回路、７２：論理制御回路、７３：ステータスレジスタ、
７４：アドレスレジスタ、７５：コマンドレジスタ、７６：制御回路、
７７：レディー／ビジー回路、７８：電圧生成器、８１：ロウデコーダ、
８２：センスアンプ、８３：データレジスタ、８４：カラムデコーダ
【図１】
2020145231.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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