(57)【要約】【課題】高電圧の信号の伝送時に生じる抵抗値の増加を抑制する半導体配線と、その半導体配線を有する半導体記憶装置を提供する。【解決手段】本実施形態の半導体配線は、Poly配線とＰ基板とが対向する領域の間で、Ｐ基板内に、回路素子として利用されず、信号の入出力が行われない電気的に浮いた不純物層のN-well層が形成される。半導体配線は、高電圧信号の伝送路として用いられ、半導体記憶装のメモリセルアレイにおける情報の書き込み信号を伝送する配線に用いる。【選択図】図１
2020098878.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域上に形成される絶縁層と、
前記絶縁層を介して、前記第１半導体領域と対向して、回路素子間の電流通路として形成される半導体配線層と、
前記絶縁層を介して前記半導体配線層と対向する前記第１半導体領域内に設けられ、第２導電型の不純物を含み、回路素子とは不接続の電気的に浮いた浮遊層と、
を含む半導体配線を有する半導体装置。
【請求項２】
前記第１導電型がＰ型であるときは、前記浮遊層は、第２導電型のＮ型半導体層又は、N-well層である、請求項１に記載の半導体装置。
【請求項３】
前記浮遊層の幅は、前記半導体配線層の幅以下の幅を有している、請求項１に記載の半導体装置。
【請求項４】
前記浮遊層は、矩形の断面形状を有している際に、前記半導体配線層に対して、少なくとも１面に対向して形成される、請求項１に記載の半導体装置。
【請求項５】
前記半導体配線層は、ポリシリコンを含む半導体材料により形成される、請求項１に記載の半導体装置。
【請求項６】
前記半導体配線は、回路素子間を伝送される信号が前記第１半導体領域から前記半導体配線層に飛び込むサブストレートホットエレクトロンを発生させる電圧値以上の信号を伝送する配線を含む、請求項１に記載の半導体装置。
【請求項７】
前記半導体配線は、メモリセルアレイにおける情報の書き込み信号を伝送する配線を含む、請求項１に記載の半導体装置。
【請求項８】
前記半導体配線は、任意に設定した抵抗値の抵抗体素子である、請求項１に記載の半導体装置。
【請求項９】
前記半導体配線の前記不純物を含む前記浮遊層は、浮遊電位に対して、外部より任意の電圧が印加されることで、チャージアップされた状態の孤立不純物層を形成する、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、回路素子間を繋ぐ半導体配線が設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−１３３４６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高電圧の信号の伝送時に生じる抵抗値の増加を抑制する半導体配線を有する半導体装置を提供できる。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域上に形成される絶縁層と、前記絶縁層を介して、前記第１半導体領域と対向して、回路素子間の電流通路として形成される半導体配線層と、前記絶縁層を介して、前記半導体配線と対向する前記第１半導体領域内に第２導電型の不純物を含み、回路素子とは不接続の電気的に浮いた浮遊well層と、を含む半導体配線を有する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る半導体装置に設ける半導体配線の断面構造を示す図である。
【図２】図２は、Poly配線と浮遊N-well層との配置関係を示す図である。
【図３Ａ】図３Ａは、高電圧が印加されるPoly配線とサブストレートホットエレクトロンに関わるエネルギーバンドを概念的に示す図である。
【図３Ｂ】図３Ｂは、高電圧が印加されるPoly配線と浮遊N-well層に関わるエネルギーバンドを概念的に示す図である。
【図４】図４は、実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図である。
【図５】図５は、半導体記憶装置のメモリセルアレイの回路構成の一例を示すブロック図である。
【図６】図６は、昇圧回路の構成例を図である。
【図７】図７は、浮遊N-well層に印加電圧を加える半導体配線の変形例を示す断面図である。
【図８】図８は、高電圧が印加されるPoly配線と浮遊N-well層に関わるエネルギーバンドに中間電圧VMを印加した時のエネルギーバンドを併記した図である。
【図９】図９は、フィードバック制御を行う出力制御回路の一例を示す図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。  
実施形態は、発明の技術的思想を具体化するための装置や方法を例示する。図面は、模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らない。また、構成要素の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、略同一の機能および構成を有する構成要素については、同一符号を付して、詳細な説明は省略する。
【０００８】
本実施形態は、不純物の導入処理等により低抵抗化された半導体配線、例えば、多結晶シリコン、即ち、ポリシリコン（Poly silicon）を含む半導体材料により形成されるPoly配線が配置される領域に適用される。このPoly配線は、回路素子間を電気的に接続するPoly配線又は、回路素子のうちの抵抗体素子として利用されるPoly配線などである。ここでは、回路素子間を電気的に接続するPoly配線を例として説明する。本実施形態は、Poly配線が高電圧の信号例えば、２０Ｖ以上に昇圧された書き込み信号Vpgmを伝送する時に配線等に影響を与えるホットエレクトロンの発生を抑制するものである。本実施形態においては、ここで生じるホットエレクトロンを、Ｐ型の半導体基板から放出されるものであることから、サブストレートホットエレクトロン（Substrate Hot Electron : SHE）と称している。
【０００９】
このサブストレートホットエレクトロン（SHE）は、例えば、Ｐ型半導体基板（又はＰ型well層）上に形成されたploy配線に対して高電圧の信号が印加されると、半導体基板の表面がdeep depletion状態（深く空乏化した状態）になり、発生する。そこで発生したサブストレートホットエレクトロンがPoly配線に飛び込んで、配線抵抗を上昇させる現象が生じる。配線抵抗の上昇は、ホットエレクトロンを一因とするポリシリコン内の水素の離脱が影響しているものと推測される。このサブストレートホットエレクトロンの発生による配線抵抗の上昇によって、伝送されている信号の電圧値を設定された電圧値より下げてしまい、誤動作を発生させる可能性が生じる。また、この電圧降下の対策として、出力時の電圧を上げると、抵抗値の増加分による消費電力量が増加することとなり、さらには発熱の一因ともなると共に、ＳＨＥを増加させ、抵抗値の上昇速度を加速させて、半導体装置の寿命を短くする一因となる。
【００１０】
図１乃至図３Ａ，図３Ｂを参照して、本実施形態の半導体装置に設ける半導体配線について説明する。図１は、半導体基板上に形成された配線の断面構造を示し、図２は、配線と浮遊層との関係を示している。
【００１１】
図１に示す例では、Ｐ型半導体基板（以下、Ｐ基板と称する）３１上に、例えばシリコン酸化膜からなる絶縁層３２を介して、Poly siliconの配線層からなるPoly配線層３３が形成される。本実施形態は、Poly配線層３３とＰ基板３１とが対向する領域の間で、絶縁層３２と接するＰ基板３１内に、回路素子として利用されず、信号の入出力が行われない電気的に浮いた不純物層、例えば、N型の半導体層であるN型層又は、N-well層３４が形成されている。即ち、図１には、Ｐ基板（P-well層）上にN-well層３４−絶縁層３２−Poly配線層３３の一体的な積層構造を有する半導体配線（又は、後述する半導体抵抗体層）が形成されている。なお、この半導体配線は、水平方向に引き回され、各層が深さ方向（又は高さ方向）に積層される構造に限定されるものではなく、半導体配線が水平方向とは交差する方向に引き回され、各層が側方（又は、水平方向）に並べられる構造であってもよい。ここでは、N-well層を一例として説明するが、N型層であっても同等の作用効果を奏する。
【００１２】
以下の説明において、他の回路素子とは接続がなく電気的に浮いていることから、N-well層３４を浮遊（Floating）N-well層３４と称している。尚、Ｐ型半導体及びＮ型半導体においては、第１導電型の半導体及び、第２導電型の半導体と称する。Ｐ型半導体及びＮ型半導体は、互いに反対の導電型であれば、いずれであってもよい。即ち、Ｐ型半導体が第１導電型であれば、Ｎ型半導体が第２導電型である。反対にＰ型半導体が第２導電型であれば、Ｎ型半導体が第１導電型である。本実施形態では、Ｐ基板内にＮ型浮遊層である浮遊N-well層を形成する例を示しているが、反対に、Ｎ基板内にＰ型浮遊層である浮遊P-well層を形成する構造であってもよい。尚、Ｎ型浮遊層又はＰ型浮遊層を浮遊層とする。
【００１３】
浮遊N-well層３４は、例えば、イオン注入プロセスにより５価元素、例えば、リン（Ｐ）やヒ素（Ａｓ）等の不純物を導入する。勿論、不純物導入方法は、イオン注入法に限定されるものではなく、他の公知なプロセスを用いてもよい。浮遊N-well層３４の不純物濃度は、回路素子設計時に適宜設定されるが、例えば、通常のトランジスタを構成するソース・ドレイン等の回路素子と同等の濃度であってもよい。浮遊N-well層３４は、トランジスタ等の他の回路素子のN-well層の形成工程において、同じプロセスで同時に形成することも可能である。
【００１４】
浮遊N-well層３４は、絶縁層３２を介したpoly配線層３３との容量結合により、高い電圧にブーストされ、後述する図３Ｂに示すように、poly配線層３３の直下にある半導体基板の絶縁層３２近傍のバンドの曲がりを略無くして、サブストレートホットエレクトロンの発生を抑制すると共にバンド曲がりを略無くして、電子が電位障壁を越え難くする。ここでは、Poly配線層３３に伝送される高電圧の信号は、クロック信号のようなパルス信号を想定しており、例えば、ワード線ＷＬに伝送される書き込み信号Vpgm等がある。
【００１５】
浮遊N-well層３４の幅Ｗ２は、Poly配線層３３の幅Ｗ１と同一幅又は略等しいことが望ましい。但し、幅が広いと効果は小さくなるが、効果が無くなるものではない。また、幅を狭くする方が効果を大きくすることができる。尚、図２に示すように、浮遊N-well層３４の幅Ｗ２がPoly配線層３３の幅Ｗ１未満であったとしても、浮遊N-well層３４の幅Ｗ２に、浮遊N-well層３４の周囲に発生する空乏層３５の幅を加えた幅Ｗ３が、Poly配線層３３の幅Ｗ１と同等以上であれば、同じ作用効果を奏する。また、本実施形態では、１本のPoly配線層３３の下層に１つの浮遊N-well層３４を対として形成する構成例について説明しているが、多数のPoly配線層３３が密に形成される場合には、これら多数のPoly配線層３３を包含する幅の１つの浮遊N-well層３４を形成してもよい。また、Poly配線層３３に高電圧の信号が加えられた際に、浮遊N-well層３４は、P基板３１との容量を小さくすることで、電位を上昇させることが望めるため、サブストレートホットエレクトロン（SHE）の放出を抑制する効果がある範囲内で薄い層厚が望ましい。
【００１６】
また、絶縁層３２の層厚は、Poly配線層３３に伝送される信号の大きさ（電圧値及び電流値）に対する耐圧及び、浮遊N-well層３４の不純物濃度や容量値により適宜設定される。絶縁層３２は、電界が５〜６MV/cm以上の場合、絶縁層３２内を流れるトンネル電流が問題になる。そこで、電界が５〜６MV/cmを超えないような絶縁層３２の厚さが必要である。高電圧が２４Ｖの例であれば、６MVは、４０ｎｍに相当する。よって、絶縁層３２の層厚は、４０ｎｍ以上の厚さが必要である。
【００１７】
また、本実施形態においては、浮遊N-well層３４をＰ基板内に形成する例であったが、基板に限定されるものではない。配線の形成対象が回路素子を積層する構造、例えば、メモリセルアレイ１１を積層する構造であれば、積層構造の中で、形成される配線と対向する位置に配置されているＰ型半導体層（又は、Ｐ型半導体領域）内に浮遊N層又は、浮遊N-well層３４を形成してもよい。
【００１８】
さらに、本実施形態では、Poly配線層３３の一面（Ｐ基板との対向面）側のみに浮遊N-well層３４を形成した例について説明したが、これに限定されるものではない。例えば、図１に示す浮遊N-well層３４の形成位置を矩形断面形状のPoly配線層３３の下方と仮定する。Poly配線層３３が絶縁層を介して、Ｐ型半導体層で覆われていた構造であれば、矩形の側方で接するＰ型半導体層内に浮遊N-well層３４を形成してもよいし、矩形の上方で接するＰ型半導体層内に浮遊N-well層３４を形成してもよい。また、浮遊N-well層３４は、Poly配線層３３の一面側に対向配置することに限定されるものではなく、上下面等の一面以上で対向するようにもうけてもよい。また、Poly配線層３３は、矩形断面形状に限定されるものではなく、例えば、円形状や楕円形状に形成されてもよい。その場合には、例えば、半周又は１／３周程度を取り囲むように、絶縁層を介して、浮遊N-well層３４を形成してもよい。
【００１９】
図３Ａ，図３Ｂに示すエネルギーバンドを参照して、サブストレートホットエレクトロンの発生と、本実施形態の浮遊N-well層３４を有するＰ基板３１上に設けられたPoly配線層３３との特性について説明する。図３Ａは、高電圧が印加された配線とサブストレートホットエレクトロンに関わるエネルギーバンドを概念的に示す図、図３Ｂは、高電圧が印加された配線と浮遊N-well層に関わるエネルギーバンドを概念的に示す図である。
【００２０】
図３Ａに示すエネルギーバンドＢは、浮遊N-well層３４が設けられていないPoly配線層に高電圧を印加した時の配線の特性を示している。エネルギーバンドＢは、上限が伝導体底のエネルギーの特性を示し、下限が荷電子帯頂を示している。エネルギーバンドＢは、絶縁層と接するＰ基板の界面近傍において、エネルギーeVのレベルが急に減少するバンド曲がりを有している。エネルギーバンドＢに示すように、バンド曲がりが急峻であった場合、Ｐ基板３１内から電子（SHE）が絶縁層３２により形成される電位障壁を乗り越えて、Poly配線層に飛び込む。周知なように、ホットエレクトロン（SHE）は、飛び込んだPoly層の特性に影響を与えて抵抗値を高くする。即ち、Poly配線層の抵抗値が高くなる。
【００２１】
図３Ｂに示す本実施形態のPoly配線層３３に高電圧を印加した場合のエネルギーバンドＡは、浮遊N-well層３４により、Ｐ基板３１から浮遊N-well層３４の界面に掛けて、エネルギーeVが減少するバンド曲がりを有している。エネルギーeVのバンド曲がりは、浮遊N-well層３４の不純物濃度により曲がりの傾きが変化する。エネルギーeVのバンド曲がりは、浮遊N-well層３４の不純物濃度が濃くなるほど、図３Ｂに示すように、平坦性が大きくなる。さらに、浮遊N-well層３４内では、エネルギーeVの増減が略無く絶縁層３２の界面の電位障壁（上限）以下で平行に推移して、絶縁層３２の界面の電位障壁に接している。よって、Poly配線層に高電圧の信号が加えられたとしても、エネルギーeVのバンド曲がりが平坦化されているため、バンド曲がりに起因して、Ｐ基板３１からN-well層３４を経由してPoly配線層３３へサブストレートホットエレクトロン（SHE）を放出することを抑制できる。
【００２２】
以上のことから、本実施形態の配線は、サブストレートホットエレクトロンの発生を抑制することで、Poly配線の配線抵抗の増加を防止し、伝送される高電圧の信号の低圧化を防ぎ、回路素子に予め設定された電圧値の信号を伝送することができる。また、配線の高抵抗化に対応させるための電圧上昇による消費電力量の増加や発熱の増加も抑制することができる共に、電圧上昇によりSHEを増加し抵抗値の上昇速度を加速されるのを防ぐことができる。
【００２３】
＜第１適用例＞  
以下に、本実施形態に係る半導体配線が設けられる半導体装置の一例として、半導体記憶装置を挙げて説明する。  
まず、半導体記憶装置１の全体構成について説明する。  
図４は、半導体記憶装置１の全体構成の一例を示している。この半導体記憶装置１は、例えば、外部のメモリコントローラ２によって制御され、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。この半導体記憶装置１は、例えば、メモリセルアレイ１１と、周辺回路とを含んでいる。周辺回路は、例えば、ロウデコーダ１２と、センスアンプ１３と、シーケンサ１４と、昇圧回路１５とを含んでいる。
【００２４】
まず、メモリセルアレイ１１は、後述する複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの群であり、例えば、データの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線がマトリックス状に設けられている。１つのメモリセルは、１本のビット線および１本のワード線に関連付けられている。
【００２５】
ロウデコーダ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。そしてロウデコーダ１２は、例えば選択されたワード線ＷＬと非選択のワード線ＷＬとのそれぞれに予め設定された電圧、例えば中間パス電圧Vpass（書き込み禁止信号）、高電圧の書き込み電圧Vpgm（書き込み信号）を印加する。
【００２６】
センスアンプ１３は、書き込み動作において、半導体記憶装置１がメモリコントローラ２から受信した書き込みデータＤＡＴを保持し、書き込みデータＤＡＴに基づいてビット線に設定電圧の書き込み信号を印加する。また、センスアンプ１３は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果に基づいた読み出しデータＤＡＴをメモリコントローラ２に出力する。
【００２７】
シーケンサ１４は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤに基づいて半導体記憶装置１全体の動作を制御する。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏが使用される。入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、およびデータＤＡＴ等を含んでいる。
【００２８】
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏを入力するように半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏを出力するように半導体記憶装置１に命令する信号である。レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。
【００２９】
昇圧回路１５は、前段に配置される発振回路から出力されたクロック信号（パルス信号）φ又は/φ（φの反転信号）等を各構成要素において設定される電圧値まで昇圧して供給する回路である。ここでは、シーケンサ１４からのコマンドに基づいて、メモリセルアレイ１１、ロウデコーダ１２及びセンスアンプ１３に昇圧した電圧信号を供給する。この昇圧回路１５は、後述するように本実施形態の配線が出力側の一部に用いられている。
【００３０】
以上で説明した半導体記憶装置１およびメモリコントローラ２は、それらの組み合わせにより１つの半導体記憶装置を構成しても良い。このような半導体記憶装置としては、例えばＳＤＴＭカード（登録商標）のようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
【００３１】
次に、半導体記憶装置１のメモリセルアレイ１１について説明する。  
図５は、図４に示したメモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示している。
【００３２】
図５に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば６４個のメモリセルトランジスタＭＴ０〜ＭＴ６３、５個のダミーメモリセルトランジスタＭＴＤＤ０ａ、ＭＴＤＤ０ｂ、ＭＴＤＤ１、ＭＴＤＳ０、及びＭＴＤＳ１、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００３３】
以下、メモリセルトランジスタＭＴ０〜ＭＴ６３を限定しない場合は、メモリセルトランジスタＭＴと表記する。また、ダミーメモリセルトランジスタＭＴＤＤ０ａ、ＭＴＤＤ０ｂ、ＭＴＤＤ１、ＭＴＤＳ０、及びＭＴＤＳ１を限定しない場合は、ダミーメモリセルトランジスタＭＴＤと表記する。
【００３４】
メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタＭＴは、データを不揮発に保持する。ダミーメモリセルトランジスタＭＴＤは、メモリセルトランジスタＭＴと同じ構成であるが、ダミーとして用いられ、データの保持には使用されない。
【００３５】
尚、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電層を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は、８個や１６個、３２個、９６個、１２８個等であってもよく、その数は限定されるものではない。また、ダミーメモリセルトランジスタＭＴＤ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、任意である。選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上あればよい。
【００３６】
メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、ダミーメモリセルトランジスタＭＴＤＳ０及びＭＴＤＳ１、メモリセルトランジスタＭＴ０〜ＭＴ６３、並びにダミーメモリセルトランジスタＭＴＤＤ１、ＭＴＤＤ０ｂ、及びＭＴＤＤ０ａは、その電流経路が直列に接続される。そしてダミーメモリセルトランジスタＭＴＤＤ０ａのドレインは、選択トランジスタＳＴ１のソースに接続され、ダミーメモリセルトランジスタＭＴＤＳ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００３７】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。なお、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、それぞれ異なる選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。
【００３８】
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ６３に共通接続される。ブロックＢＬＫ内に配置されるダミーメモリセルトランジスタＭＴＤＤ０ａ及びＭＴＤＤ０ｂの制御ゲートは、ダミーワード線ＤＤ０に共通に接続される。ブロックＢＬＫ内に配置されるダミーメモリセルトランジスタＭＴＤＤ１、ＭＴＤＳ０、及びＭＴＤＳ１の制御ゲートは、それぞれダミーワード線ＤＤ１、ＤＳ０、及ＤＳ１に共通接続される。
【００３９】
以下の説明において、ワード線ＷＬ０〜ＷＬ６３のいずれかを限定しない場合は、総称としてワード線ＷＬとする。ダミーワード線ＤＤ０及びＤＤ１のいずれかを限定しない場合は、総称としてダミーワード線ＤＤと称し、ダミーワード線ＤＳ０及びＤＳ１のいずれかを限定しない場合は、同様にダミーワード線ＤＳと称する。さらに、ダミーメモリセルトランジスタＭＴＤＤ０ａ及びＭＴＤＤ０ｂのいずれかを限定しない場合は、総称としてダミーメモリセルトランジスタＭＴＤＤ０と称する。
【００４０】
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１、但しＮは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの群である。
【００４１】
データの書き込み動作及び読み出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。
【００４２】
次に、本実施形態の半導体配線が設けられる昇圧回路１５について説明する。  
図６は、昇圧回路１５の一例の構成例を示す図である。昇圧回路１５は、チャージポンプ回路と同等である。昇圧回路１５は、入力されたパルス信号等を供給される外部電圧Vccより大きい正電圧に昇圧させて、高電圧の信号VPを生成する。ここでは、正電圧を発生させる昇圧回路１５を例として説明するが、図６に示すダイオードＤに対して、アノードとカソードを反対向きに配置することで、外部電圧Vccよりも小さい負電圧を発生させることもできる。また、本実施形態では、ダイオードＤを回路素子として示しているが、ＭＯＳトランジスタを代用することも可能である。このＭＯＳトランジスタを用いた場合には、ゲートをドレインに接続し、ドレインをカソードとして機能させて、ソースをアノードとして機能させることで実現できる。このため、ダイオードを作成するための製造工程を追加することなく、トランジスタとして形成した回路素子の接続を変更することでダイオードを作製することができる。
【００４３】
昇圧回路１５のダイオードＤ１〜Ｄｎは、前段のダイオード、例えば、ダイオードＤ１のカソードを後段のダイオードＤ２のアノードに接続するように直列接続される。１段目のダイオードＤ１のアノードは、供給端子２１に接続し、外部電圧Vccが供給される。また最終段のダイオードＤｎの出力端となるカソードは出力端子２２に接続する。さらに、奇数段のダイオードＤ１，Ｄ３，…のカソードには、キャパシタ素子Ｃ１，Ｃ３，…を介して、クロック信号φが入力される。また、偶数段のダイオードＤ２，Ｄ４，…のカソードには、キャパシタ素子Ｃ２，Ｃ４，…を介して、反転クロック信号/φが入力される。
【００４４】
このような回路構成において、各キャパシタ素子Ｃ１〜Ｃn-1の両端電圧をクロック信号（φ、/φ）により交互にブートすることで、最終段のダイオードＤｎのカソードから外部電圧Vccよりも高電圧に昇圧された正電圧信号Vpが出力される。  
昇圧回路１５内で、本実施形態の配線である、浮遊N-well層３４を有するPoly配線層３３は、最終段のダイオードＤｎのカソードと、出力端子２２とを繋ぐ太線で図示する配線に適用する。
【００４５】
半導体記憶装置１において、昇圧回路１５は、メモリセルアレイ１１、ロウデコーダ１２及びセンスアンプ１３に対して、それぞれの供給先毎に設定されている任意の電圧値に昇圧された信号VPを出力する。例えば、ロウデコーダ１２では、信号VPを受けて、ワード線ＷＬに２０Ｖ以上となる書き込み信号Vpgmを出力する。駆動する例として、例えば、ワード線ＷＬ６２を選択し、２４Ｖ程度の高電圧の書き込み信号Vpgmを印加し、非選択のワード線ＷＬ０，ＷＬ１，…，ＷＬ６１，Ｗ６３のそれぞれに、例えば、１０Ｖの中間電圧のパス電圧信号Vpassを印加する。従って、これらのワード線ＷＬ０〜ＷＬ６３に対して、本実施形態の浮遊N-well層３４を有する半導体配線層３３を適用する。
【００４６】
また、昇圧回路１５から回路素子、例えば、ロウデコーダ１２を接続する配線において、上層と下層を繋ぐ層間接続を含む等の引き回し距離が長い配線であった場合には、金属配線が併用される。本実施形態におけるPoly配線層３３は、配線全体から見ると、回路素子回りの配線として、部分的又は短線として使用される場合がある。
【００４７】
以上のように、本実施形態の半導体配線は、２次元的に展開されるメモリセルアレイや、これらを階層的に積層した階層構造のメモリセルの各層のワード線ＷＬに適用することができる。この半導体配線をワード線ＷＬに用いることで、書き込み信号Vpgm等の高い電圧の信号によるサブストレートホットエレクトロン（SHE）を抑制することができ、電圧値の上昇や消費電力の増大を防ぎ、また、発熱の一因も排除することもできる。
【００４８】
＜変形例＞
図７を参照して、本実施形態に係る半導体配線である、浮遊N-well層３４を有するPoly配線層３３の変形例について説明する。図７は、変形例となる孤立N-well層３６を有するPoly配線層３３の断面構成を示している。  
この変形例では、図１に示したＰ基板３１上の絶縁層３２の一部を除去し、浮遊N-well層３４（又は、N型層）に露出する窓３２ａを開口し、外部端子Vappを接続したN-well層３６を示している。このN-well層３６においても、回路素子としては利用されず、且つ信号（情報信号、制御信号等）の入出力が行われず、孤立（island）状態である。よって、N-well層３６は、通常時は、浮遊電位の不純物層である。このN-well層３６は、外部端子Vappから任意の電圧VMが印加されることで、電気的にチャージアップした状態となる。以下の説明においては、浮遊N-well層３４に電圧を印加したものを孤立N-well層３６［孤立不純物層］と称する。また、孤立N-well層３６は、Poly配線層３３に高電圧が印加されている時に、チャージアップした状態であればよい。よって、孤立N-well層３６への任意の電圧の印加は、少なくともPoly配線層３３に高電圧が印加されている時に印加されていればよく、常時、孤立N-well層３６へ任意の電圧を印加することは必須では無い。
【００４９】
図８は、前述した図３Ｂに示すエネルギーバンドに、外部端子Vappを通じて、孤立N-well層３６に、外部から例えば１８Ｖ程度の中間電圧VMを印加した時のエネルギーバンドを併記した図である。
【００５０】
図８に示すように、中間電圧VMが印加された孤立N-well層３６は、エネルギーレベルが上昇すると共に、絶縁層３２による禁止帯のエネルギー準位も上昇する。Poly配線層３３に例えば、２４Ｖ程の高電圧を印加すると仮定した場合、絶縁層３２に掛かる電圧は、２４Ｖ−１８Ｖ＝６Ｖとなる。前述したように、高電圧が２４Ｖの例であれば、絶縁層３２の厚さは、４０ｎｍ以上が好適する。
【００５１】
この時の電界としては、６Ｖ／４０ｎｍ＝１．５ＭＶ／ｃｍとなるので、絶縁層３２には、殆ど電流（ＦＮトンネル電流）は流れず、電子はPoly配線層３３に飛び込むことがない。従って、電子が電位障壁を越え難くすることができ、サブストレートホットエレクトロンの発生を抑制する。
【００５２】
尚、孤立N-well層３６の電位VN-wellについて説明する。絶縁層３２のキャパシタCox、N-well/P基板間を容量Cpnとすると、VN-well＝24V* Cox/(Cox+Cpn) である。ここで、P基板３１の濃度が低ければ、即ち、P基板３１の濃度＜＜孤立N-well層３６の濃度ならば、Cox＞＞Cpnとなる。よって、電位VF-N-well≒２４Ｖとなり、Poly配線層３３の２４Ｖと電圧差が略無いため、絶縁層３２には殆ど電圧が掛からない。但し、孤立N-well層３６の層厚や濃度を必要以上に大きくすると、容量Cpnが大きくなるため、即ち、Cox/(Cox+Cnp)が１より小さくなるため、電位VF-N-wellも下がり、効果も減少する。
【００５３】
＜第２適用例＞  
第２適用例は、本実施形態に係る半導体配線を抵抗体素子として用いる。図９は、フィードバック制御を行う出力制御回路の一例を示している。  
本実施形態に係る半導体配線は、不純物の濃度、抵抗体素子の電流が流れる方向の長さ及び、素子断面積等を適宜、設定することにより、所望する抵抗値を得ることができる。本適用例では、半導体配線を抵抗体素子として用いる。抵抗体素子は、伝送する信号に対して、抵抗値に応じた電圧降下を生じさせる。抵抗体素子は、例えば、数十kΩの抵抗値に設定することができる。第２適用例は、半導体配線を抵抗体素子として、抵抗Ｒ１，Ｒ２に用いた例である。
【００５４】
この出力制御回路は、昇圧回路１５の出力を分岐して取得し、モニタ電位を検出する抵抗Ｒ１，Ｒ２と、検出されたモニタ電位と基準電位との差を無くすように制御するオペアンプＭ１を備えている。じた電圧降下を生じさせる。  
出力制御回路の抵抗Ｒ１，Ｒ２は、直列接続されて、抵抗Ｒ１と抵抗Ｒ２の接続点に掛かる電圧をモニタ電位として検出する。この例では、モニタ電位は、基準電位と同電位となるように、抵抗Ｒ１，Ｒ２の分圧比を設定する。
【００５５】
昇圧回路１５は、前述したように、例えば、２４Ｖの高電圧の出力信号を出力する。このため、昇圧電位の出力信号が伝送される出力ラインと共に、分圧抵抗ラインにも同じ出力信号が印加される。このため、抵抗Ｒ１，Ｒ２からなる分圧抵抗ラインにおいても、従来構造の半導体配線（Poly配線）を用いた場合には、前述したサブストレートホットエレクトロンが発生し、抵抗Ｒ１，２の抵抗値が個々に異なる上昇を含み変動する。この抵抗値の変動は、抵抗Ｒ１，２の分圧比も変動させるため、モニタ電位にも影響する。モニタ電位が不適切に変動した場合には、昇圧回路１５の出力を不安定にさせる。このため、抵抗Ｒ１，２に対して、サブストレートホットエレクトロンの発生により抵抗値が変動しないように、半導体配線（Poly層＋絶縁層＋浮遊Ｎ型層）を抵抗体素子として用いる。 Poly層を抵抗体として用いる場合、その層内で電圧降下を起こすので、高い電圧の領域から低い電圧の領域までが存在するようになる。浮遊Ｎ型層は電圧の高い領域の直下にのみ入れると効果が高まる。また、電圧の高い領域の浮遊Ｎ型層と、電圧の低い領域の浮遊Ｎ型層とを分離しても同様の効果が得られる。
【００５６】
このような半導体配線を抵抗体素子として用いるには、前述したように、絶縁層に加わる電界が５〜６MV/cmを超えない厚さが必要である。例えば、高電圧が２４Ｖであれば、絶縁層の層厚は、４０ｎｍ以上の厚さに設定する。また、浮遊Ｎ型層は、Ｐ基板の１０倍以上の不純物濃度が好適し、最大電圧が印加された際に、空乏層が絶縁層に達しない厚さを有している。
【００５７】
第２適用例によれば、浮遊Ｎ型層を含む半導体配線を抵抗体素子として用いることにより、高電圧が掛かった際に、サブストレートホットエレクトロンの発生を防止することで、抵抗値の変動を抑制することができる。回路素子として利用される抵抗体素子の抵抗値の変動を抑制することにより、回路素子の動作や特性の劣化を防止し、所望する性能を維持させることができる。また、抵抗値の変動に伴う消費電力の増加を防止し、且つ発熱の一因を防止することができる。  
さらに、第２適用例として説明した本実施形態の半導体配線を抵抗体素子として用いるだけではなく、高電圧が掛かる回路素子及び配線に好適し、例えば、ＮＯＲ型記憶回路やＣＭＯＳ回路に適用することができる。
【００５８】
以上説明した本発明のいくつかの実施形態及び変形例は、限定されるものではない。実施段階では、その要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上述した実施形態には、種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出される。また、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出される。
【符号の説明】
【００５９】
１…半導体記憶装置、２…メモリコントローラ、５…メモリセルトランジスタ、１０，１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、１４…シーケンサ、１５…昇圧回路、２１…供給端子、２２…出力端子、３１…Ｐ型半導体基板（Ｐ基板）、３２…絶縁層、３３…Poly配線、３４…well層、３５…空乏層、ＢＬ０〜ＢＬ…ビット線、ＢＬＫ０〜ＢＬＫｎ…ブロック、Ｃ１〜Ｃn-1…キャパシタ素子、Ｄ１〜Ｄｎ…ダイオード、ＤＤ０，ＤＤ１…ダミーワード線、ＷＬ０〜ＷＬ６３…ワード線。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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