(57)【要約】【課題】  突入電流によるＳｉＣ結晶の劣化を抑制する。【解決手段】  半導体モジュールであって、電界効果トランジスタを備えているとともにＳｉＣにより構成された第１半導体基板を備える第１半導体チップと、ダイオードを備える第２半導体基板を備える第２半導体チップと、第１主端子を備える第１リードフレームと、第２主端子を備える第２リードフレームを有している。第１リードフレームは第１半導体チップのドレイン電極と第２半導体チップのカソード電極に接続されている。第２リードフレームは、第１半導体チップのソース電極と第２半導体チップのアノード電極に接続されている。第２主端子から第１半導体チップを経て第１主端子に至る第１電流経路が、第２主端子から第２半導体チップを経て第１主端子に至る第２電流経路よりも長い。【選択図】図３
2020098819.tif 000002
【特許請求の範囲】
【請求項１】
半導体モジュールであって、
電界効果トランジスタを備えているとともにＳｉＣにより構成された第１半導体基板と、前記第１半導体基板の一方の表面に設けられているドレイン電極と、前記第１半導体基板の他方の表面に設けられているソース電極を備える第１半導体チップと、
ダイオードを備える第２半導体基板と、前記第２半導体基板の一方の表面に設けられているカソード電極と、前記第２半導体基板の他方の表面に設けられているアノード電極を備える第２半導体チップと、
第１主端子を備えており、前記ドレイン電極と前記カソード電極に接続されている第１リードフレームと、
第２主端子を備えており、前記ソース電極と前記アノード電極に接続されている第２リードフレーム、
を有し、
前記第２主端子から前記第１半導体チップを経て前記第１主端子に至る第１電流経路が、前記第２主端子から前記第２半導体チップを経て前記第１主端子に至る第２電流経路よりも長い、
半導体モジュール。
【請求項２】
前記第２半導体基板が、絶縁ゲートバイポーラトランジスタをさらに備えており、
前記絶縁ゲートバイポーラトランジスタのコレクタが前記カソード電極に接続されており、
前記絶縁ゲートバイポーラトランジスタのエミッタが前記アノード電極に接続されている、
請求項１の半導体モジュール。
【請求項３】
絶縁ゲートバイポーラトランジスタを備える第３半導体基板と、前記第３半導体基板の一方の表面に設けられているコレクタ電極と、前記第３半導体基板の他方の表面に設けられているエミッタ電極を備える第３半導体チップ、をさらに有し、
前記第１リードフレームが前記コレクタ電極に接続されており、
前記第２リードフレームが前記エミッタ電極に接続されており、
前記第３半導体チップが、前記第１半導体チップと前記第２半導体チップの間に配置されている、
請求項１の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体モジュールに関する。
【０００２】
特許文献１には、半導体モジュールが開示されている。この半導体モジュールは、電界効果トランジスタ（以下、ＦＥＴという）とダイオード（以下、メインダイオードという）を備えている。ＦＥＴは、ＳｉＣ（炭化珪素）により構成された半導体基板に設けられている。ＦＥＴのドレインとメインダイオードのカソードが共通の端子（以下、第１端子という）に接続されており、ＦＥＴのソースとメインダイオードのアノードが共通の端子（以下、第２端子という）に接続されている。ＦＥＴの内部には、寄生的に、ボディダイオードが形成されている。ボディダイオードのアノードがＦＥＴのソース（すなわち、第２端子）に接続されており、ボディダイオードのカソードがＦＥＴのドレイン（すなわち、第１端子）に接続されている。したがって、メインダイオードとボディダイオードが、第１端子と第２端子の間に並列に接続されている。第２端子の電位が第１端子の電位よりも高くなると、メインダイオードに順方向に電圧が印加され、メインダイオードがオンする。このとき、ボディダイオードにも順電圧が印加されるので、ボディダイオードがオンするおそれがある。ボディダイオードに電流が流れると、ＦＥＴが設けられた半導体基板のＳｉＣ結晶が劣化する。この問題に対して、特許文献１の技術では、メインダイオードのオン電圧をボディダイオードの通電開始電圧よりも低く設定することで、ボディダイオードのオンを抑制する。これによって、ＳｉＣ結晶の劣化を抑制する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３０５８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のようにメインダイオードとボディダイオードとが並列に接続された回路において、回路上のインダクタンスの影響によって、メインダイオードとボディダイオードに順方向に突入電流が流れる場合がある。特許文献１の技術でも、突入電流がボディダイオードに流れることを抑制することはできない。このため、突入電流によって、ＦＥＴが設けられた半導体基板のＳｉＣ結晶が劣化する。本明細書では、突入電流によるＳｉＣ結晶の劣化を抑制する技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体モジュールは、第１半導体チップと、第２半導体チップと、第１リードフレームと、第２リードフレームを有する。前記第１半導体チップは、電界効果トランジスタを備えているとともにＳｉＣにより構成された第１半導体基板と、前記第１半導体基板の一方の表面に設けられているドレイン電極と、前記第１半導体基板の他方の表面に設けられているソース電極を備えている。前記第２半導体チップは、ダイオードを備える第２半導体基板と、前記第２半導体基板の一方の表面に設けられているカソード電極と、前記第２半導体基板の他方の表面に設けられているアノード電極を備えている。前記第１リードフレームは、第１主端子を備えており、前記ドレイン電極と前記カソード電極に接続されている。前記第２リードフレームは、第２主端子を備えており、前記ソース電極と前記アノード電極に接続されている。前記第２主端子から前記第１半導体チップを経て前記第１主端子に至る第１電流経路が、前記第２主端子から前記第２半導体チップを経て前記第１主端子に至る第２電流経路よりも長い。
【０００６】
この半導体モジュールでは、第２主端子の電位が第１主端子の電位に対して急激に上昇したときに、第１電流経路（すなわち、第１半導体チップの電界効果トランジスタのボディダイオード）と第２電流経路（すなわち、第２半導体チップのダイオード）に突入電流が流れる。第１電流経路が第２電流経路よりも長いので、第１電流経路の寄生インダクタンスは第２電流経路の寄生インダクタンスよりも大きい。寄生インダクタンスが大きい第１電流経路では、寄生インダクタンスが小さい第２電流経路よりも電流の増加が抑制される。このため、突入電流は、第１電流経路よりも第２電流経路に多く流れる。このため、第１半導体チップの電界効果トランジスタのボディダイオードに流れる突入電流が抑制される。これによって、第１半導体基板のＳｉＣ結晶の劣化が抑制される。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体モジュールを有するインバータ回路の回路図。
【図２】実施形態の半導体モジュールの回路図。
【図３】実施形態の半導体モジュールの平面図。
【図４】図３のＩＶ−ＩＶ線における断面図。
【図５】実施形態の半導体モジュールの寄生インダクタンスを示す回路図。
【図６】実施形態の半導体モジュールに流れる突入電流を示すグラフ。
【図７】比較例の半導体モジュールに流れる突入電流を示すグラフ。
【図８】第１変形例の半導体モジュールの回路図。
【図９】第２変形例の半導体モジュールの平面図。
【図１０】図９のＸ−Ｘ線における断面図。
【図１１】第３変形例の半導体モジュールを有するインバータ回路の回路図。
【図１２】第３変形例の半導体モジュールの平面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線における断面図。
【図１４】実施形態の半導体モジュールを有するＤＣ−ＤＣコンバータ回路の回路図。
【発明を実施するための形態】
【０００８】
図１は、実施形態の半導体モジュール１０を備えるインバータ回路を示している。インバータ回路は、高電位配線９０と、低電位配線９２と、３つの出力配線９４、９６、９８を備えている。高電位配線９０と低電位配線９２の間には、図示しない電源によって直流電圧が印加されている。出力配線９４、９６、９８は、Ｌ負荷８８（例えば、三相モータ）が接続されている。高電位配線９０と出力配線９４の間に１つの半導体モジュール１０が接続されている。高電位配線９０と出力配線９６の間に１つの半導体モジュール１０が接続されている。高電位配線９０と出力配線９８の間に１つの半導体モジュール１０が接続されている。低電位配線９２と出力配線９４の間に１つの半導体モジュール１０が接続されている。低電位配線９２と出力配線９６の間に１つの半導体モジュール１０が接続されている。低電位配線９２と出力配線９８の間に１つの半導体モジュール１０が接続されている。各半導体モジュール１０のＭＯＳＦＥＴ１２がスイッチングすることで、三相交流電力が出力配線９４、９６、９８を介してＬ負荷８８に供給される。
【０００９】
図２は、半導体モジュール１０の回路図を示している。図２に示すように、半導体モジュール１０は、電界効果トランジスタ１２とダイオード１６を有している。本実施形態では、電界効果トランジスタ１２として、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）を用いている。ＭＯＳＦＥＴ１２のドレインは主端子２０に接続されており、ＭＯＳＦＥＴ１２のソースは主端子２２に接続されている。また、ＭＯＳＦＥＴ１２は、ボディダイオード１４を有している。ボディダイオード１４は、ＭＯＳＦＥＴ１２の内部に寄生的に形成されたｐｎダイオードである。ボディダイオード１４のカソードは主端子２０に接続されており、ボディダイオード１４のアノードは主端子２２に接続されている。ダイオード１６は、ｐｎダイオードであってもよいし、ショットキーバリアダイオードであってもよい。ダイオード１６のカソードは主端子２０に接続されており、ダイオード１６のアノードは主端子２２に接続されている。図１に示すように、上アームの半導体モジュール１０では、主端子２０が高電位配線９０に接続されており、主端子２２が出力配線９４、９６、９８のいずれかに接続されている。下アームの半導体モジュール１０では、主端子２０が出力配線９４、９６、９８のいずれかに接続されており、主端子２２が低電位配線９２に接続されている。
【００１０】
図３、４は、半導体モジュール１０の構造を示している。図３、４に示すように、半導体モジュール１０は、半導体チップ３０、半導体チップ３２、リードフレーム３４、リードフレーム３６、及び、絶縁樹脂４０を有している。図２のＭＯＳＦＥＴ１２及びボディダイオード１４が半導体チップ３２内に設けられており、図２のダイオード１６が半導体チップ３０内に設けられている。図４に示すように、リードフレーム３４上に、半導体チップ３０、３２が配置されている。半導体チップ３０、３２上にリードフレーム３６が配置されている。
【００１１】
図４に示すように、半導体チップ３２は、半導体基板３２ａ、ドレイン電極３２ｂ、及び、ソース電極３２ｃを有している。半導体基板３２ａは、ＳｉＣにより構成されている。半導体基板３２ａの内部に、ＭＯＳＦＥＴ１２及びボディダイオード１４が設けられている。ドレイン電極３２ｂは、半導体基板３２ａの下面に設けられている。ドレイン電極３２ｂは、ＭＯＳＦＥＴ１２のドレイン電極であるとともに、ボディダイオード１４のカソード電極でもある。ドレイン電極３２ｂは、はんだによってリードフレーム３４に接続されている。ソース電極３２ｃは、半導体基板３２ａの上面に設けられている。ソース電極３２ｃは、ＭＯＳＦＥＴ１２のソース電極であるとともに、ボディダイオード１４のアノード電極でもある。ソース電極３２ｃは、はんだによってリードフレーム３６に接続されている。図３に示すように、半導体基板３２ａの上面には、複数の信号電極３２ｄが設けられている。信号電極３２ｄは、ＭＯＳＦＥＴ１２のゲート電極とケルビンソース電極を含んでいる。各信号電極３２ｄは、ボンディングワイヤによって対応する信号端子３８に接続されている。
【００１２】
図４に示すように、半導体チップ３０は、半導体基板３０ａ、カソード電極３０ｂ、及び、アノード電極３０ｃを有している。半導体基板３０ａは、シリコンにより構成されていてもよいし、ＳｉＣにより構成されていてもよい。半導体基板３０ａの内部に、ダイオード１６が設けられている。カソード電極３０ｂは、半導体基板３０ａの下面に設けられている。カソード電極３０ｂは、はんだによってリードフレーム３４に接続されている。アノード電極３０ｃは、半導体基板３０ａの上面に設けられている。アノード電極３０ｃは、はんだによってリードフレーム３６に接続されている。
【００１３】
絶縁樹脂４０は、半導体チップ３０、３２と、これらの周囲のリードフレーム３４、３６の表面を覆っている。
【００１４】
図３に示すように、リードフレーム３４の一部に、主端子２０が設けられている。主端子２０は、絶縁樹脂４０から外側に突出している。また、リードフレーム３６の一部に、主端子２２が設けられている。主端子２２は、絶縁樹脂４０から外側に突出している。主端子２０と主端子２２は、略平行に伸びており、絶縁樹脂４０の共通の側面から外側に突出している。図３に示すようにリードフレーム３４、半導体チップ３０、３２、及び、リードフレーム３６をこれらの積層方向に沿ってみたときに、半導体チップ３０は、半導体チップ３２よりも、主端子２０、２２に近い位置に配置されている。
【００１５】
ダイオード１６の順電圧（基準電流を流したときの順方向電圧降下）は、ボディダイオード１４の順電圧よりも低い。したがって、ダイオード１６とボディダイオード１４の並列回路に順方向に直流電圧が定常的に印加されている状態では、ダイオード１６に電流が流れる一方で、ボディダイオード１４にはほとんど電流が流れない。すなわち、主端子２２の電位が主端子２０の電位よりも高くなる直流電圧が定常的に印加されている状態では、ダイオード１６に電流が流れる一方で、ボディダイオード１４にはほとんど電流が流れない。このように、定常状態では、ボディダイオード１４にはほとんど電流が流れない。他方、主端子２２の電位が主端子２０の電位に対して急激に上昇する場合がある。この場合、回路のインダクタンスの影響によって、ダイオード１６とボディダイオード１４の両方に突入電流が流れる。以下に、突入電流について説明する。
【００１６】
図１において、下アームの半導体モジュール１０ｂのＭＯＳＦＥＴ１２がオンしており、上アームの半導体モジュール１０ａのＭＯＳＦＥＴ１２がオフしていると、矢印１０２に示すように、出力配線９４から下アームのＭＯＳＦＥＴ１２を介して低電位配線９２へ電流が流れる。その後、下アームのＭＯＳＦＥＴ１２がオフすると、Ｌ負荷８８の誘導起電力によって出力配線９４の電位が上昇する。その結果、上アームの半導体モジュール１０ａの主端子２２の電位が、高電位配線９０の電位よりも高い電位まで急激に上昇する。したがって、上アームの半導体モジュール１０ａのボディダイオード１４とダイオード１６に突入電流が流れる。
【００１７】
また、図１において、上アームの半導体モジュール１０ａのＭＯＳＦＥＴ１２がオンしており、下アームの半導体モジュール１０ｂのＭＯＳＦＥＴ１２がオフしていると、矢印１０４に示すように、高電位配線９０から上アームのＭＯＳＦＥＴ１２を介して出力配線９４へ電流が流れる。その後、上アームのＭＯＳＦＥＴ１２がオフすると、Ｌ負荷８８の誘導起電力によって出力配線９４の電位が低下する。その結果、下アームの半導体モジュール１０ｂの主端子２０の電位が、低電位配線９２の電位よりも低い電位まで急激に低下する。すなわち、下アームの半導体モジュール１０ｂにおいて、主端子２２の電位が、主端子２０の電位に対して急激に上昇する。したがって、下アームの半導体モジュール１０ｂのボディダイオード１４とダイオード１６に突入電流が流れる。
【００１８】
このように、上アームの半導体モジュール１０と下アームの半導体モジュール１０のいずれにおいても、ボディダイオード１４とダイオード１６に突入電流が流れる。しかしながら、以下に説明するように、実施形態の半導体モジュール１０では、ボディダイオード１４に流れる突入電流を低減することができる。
【００１９】
図３の矢印１１０、１１２は、突入電流の電流経路を示している。電流経路１１０は、半導体チップ３０（すなわち、ダイオード１６）に流れる突入電流の電流経路であり、電流経路１１２は、半導体チップ３２（すなわち、ボディダイオード１４）に流れる突入電流の電流経路である。電流経路１１０では、突入電流は、主端子２２からリードフレーム３６内を半導体チップ３０の上部まで流れる。そして、突入電流は、半導体チップ３０内を厚み方向に流れた後に、リードフレーム３４内を主端子２０まで流れる。電流経路１１２では、突入電流は、主端子２２からリードフレーム３６内を半導体チップ３２の上部まで流れる。そして、突入電流は、半導体チップ３２内を厚み方向に流れた後に、リードフレーム３４内を主端子２０まで流れる。
【００２０】
図３から明らかなように、電流経路１１２は、電流経路１１０よりも長い。したがって、電流経路１１２の寄生インダクタンスは、電流経路１１０の寄生インダクタンスよりも大きい。図５は、図２の回路図に寄生インダクタンスを付加して示している。図５のインダクタンスＬ１は半導体チップ３２と主端子２０の間の経路の寄生インダクタンスであり、図５のインダクタンスＬ２は半導体チップ３２と主端子２２の間の経路の寄生インダクタンスであり、図５のインダクタンスＬ３は半導体チップ３０と主端子２０の間の経路の寄生インダクタンスであり、図５のインダクタンスＬ４は半導体チップ３０と主端子２２の間の経路の寄生インダクタンスである。上述したように電流経路１１２が電流経路１１０よりも長いので、寄生インダクタンスＬ１は寄生インダクタンスＬ３よりも大きく、寄生インダクタンスＬ２は寄生インダクタンスＬ４よりも大きい。このため、主端子２２の電位が主端子２０の電位に対して急激に上昇するときに、ボディダイオード１４には、ダイオード１６よりも突入電流が流れ難い。
【００２１】
図６は、本実施形態の半導体モジュール１０に流れる突入電流を示している。また、図７は、比較例として、ダイオード１６とボディダイオード１４とで電流経路の長さが略等しい半導体モジュールに流れる突入電流を示している。図６、７のいずれでも、主端子２２の電位が急激に上昇するタイミングｔ１において、ダイオード１６に流れる電流Ｉ１６が急激に上昇するとともに、ボディダイオード１４に流れる電流Ｉ１４が急激に上昇する。すなわち、ダイオード１６に突入電流Ｉｓ１６が流れるとともに、ボディダイオード１４に突入電流Ｉｓ１４が流れる。タイミングｔ１の後に、順電圧が高いボディダイオード１４では電流が略ゼロとまるまで徐々に低下し、順電圧が低いダイオード１６では電流が一定値Ｉａとなるまで徐々に上昇する。比較例の半導体モジュールではダイオード１６とボディダイオード１４とで電流経路の長さが略等しい（すなわち、寄生インダクタンスが等しい）ので、図７に示すようにダイオード１６に流れる突入電流Ｉｓ１６とボディダイオード１４に流れる突入電流Ｉｓ１４が略等しい。これに対し、本実施形態の半導体モジュール１０では、ボディダイオード１４側の電流経路の寄生インダクタンスがダイオード１６側の電流経路の寄生インダクタンスよりも大きいので、図６に示すようにボディダイオード１４に流れる突入電流Ｉｓ１４がダイオード１６に流れる突入電流Ｉｓ１６よりも小さい。このため、図６に示す突入電流Ｉｓ１４は、図７に示す突入電流Ｉｓ１４よりも小さい。このように、本実施形態の半導体モジュール１０によれば、ボディダイオード１４に流れる突入電流を抑制できる。
【００２２】
ＳｉＣ結晶の内部には基底面転位が存在する。ＳｉＣ結晶に電流を流すと、基底面転位から積層欠陥が成長し、ＳｉＣ結晶が劣化する。ＳｉＣ結晶が劣化すると、ＳｉＣ結晶の抵抗が高くなる。上述したように、実施形態の半導体モジュール１０によれば、ボディダイオード１４に流れる突入電流を抑制できる。このため、ボディダイオード１４を構成する半導体基板３２ａ（すなわち、ＳｉＣ結晶）の劣化を抑制することができる。これによって、ＭＯＳＦＥＴ１２のオン抵抗の増大を抑制することができる。
【００２３】
なお、上述した実施形態では、半導体チップ３０がダイオード１６のみを有していた。しかしながら、図８のように、半導体チップ３０が、ダイオード１６に並列に接続された絶縁ゲートバイポーラトランジスタ１８（以下、ＩＧＢＴ（insulated gate bipolar transistor）という。）をさらに有していてもよい。この構成では、ＩＧＢＴ１８は、半導体基板３０ａ（図４参照）内に形成される。ＩＧＢＴ１８のコレクタはカソード電極３０ｂ（図４参照）に接続され、ＩＧＢＴ１８のエミッタはアノード電極３０ｃ（図４参照）に接続される。この構成によれば、ＩＧＢＴ１８をオンすることによって主端子２０から主端子２２へ電流を流すことができる。
【００２４】
また、図９、１０のように、半導体モジュールが、半導体チップ３５をさらに有していてもよい。半導体チップ３５は、半導体基板３５ａ、コレクタ電極３５ｂ、エミッタ電極３５ｃ、及び、信号電極３５ｄを有している。半導体基板３５ａは、シリコンにより構成されている。半導体基板３５ａには、ＩＧＢＴが設けられている。コレクタ電極３５ｂは、半導体基板３５ａの下面に設けられている。エミッタ電極３５ｃと信号電極３５ｄは、半導体基板３５ａの上面に設けられている。コレクタ電極３５ｂは、はんだによってリードフレーム３４に接続されている。エミッタ電極３５ｃは、はんだによってリードフレーム３６に接続されている。信号電極３５ｄは、ＩＧＢＴのゲート電極、及び、ケルビンエミッタ電極を含んでいる。各信号電極３５ｄは、ボンディングワイヤを介して対応する信号端子３８に接続されている。図９に示すように、リードフレーム３４、半導体チップ３０、３２、３５、及び、リードフレーム３６をこれらの積層方向に沿ってみたときに、半導体チップ３５は、半導体チップ３０と半導体チップ３２の間に配置されている。このように半導体チップ３５を配置することで、半導体チップ３２を経由する電流経路１１２の長さと半導体チップ３０を経由する電流経路１１０の長さの差がより大きくなる。このため、電流経路１１２の寄生インダクタンスが、電流経路１１０の寄生インダクタンスに対してより大きくなる。したがって、ボディダイオード１４に流れる突入電流をより抑制することができ、ＳｉＣ結晶の劣化をより抑制することができる。
【００２５】
また、図１１に示すように、上アームと下アームを１つの半導体モジュール２００に集積化してもよい。この場合、半導体モジュール２００として、例えば、図１２、１３に示す構造を採用することができる。図１２、１３に示すように、半導体モジュール２００は、リードフレーム１１４、１１６、１１８と半導体チップ１３０、１３２、１３４、１３６を有している。リードフレーム１１４上に半導体チップ１３０（上アームのダイオード１６）と半導体チップ１３２（上アームのＭＯＳＦＥＴ１２）が接続されており、半導体チップ１３０、１３２上にリードフレーム１１６の第１部分１１６ａが接続されている。リードフレーム１１６は、一部で屈曲しており、リードフレーム１１６の第２部分１１６ｂはリードフレーム１１４と略同じ高さに位置している。リードフレーム１１６の第２部分１１６ｂ上に半導体チップ１３４（下アームのダイオード１６）と半導体チップ１３６（下アームのＭＯＳＦＥＴ１２）が接続されており、半導体チップ１３４、１３６上にリードフレーム１１８が接続されている。リードフレーム１１４から主端子１２０が伸びており、リードフレーム１１６の第２部分１１６ｂから主端子１２２が伸びており、リードフレーム１１８から主端子１２４が伸びている。主端子１２０、１２２、１２４は、略平行に伸びており、絶縁樹脂４０の共通の側面から外側に突出している。主端子１２２から半導体チップ１３２を経て主端子１２０に至る電流経路の長さは、主端子１２２から半導体チップ１３０を経て主端子１２０に至る電流経路の長さよりも長い。したがって、半導体チップ１３２（すなわち、上アームのボディダイオード１４）に突入電流が流れ難い。また、主端子１２４から半導体チップ１３６を経て主端子１２２に至る電流経路の長さは、主端子１２４から半導体チップ１３４を経て主端子１２２に至る電流経路の長さよりも長い。したがって、半導体チップ１３６（すなわち、下アームのボディダイオード１４）に突入電流が流れ難い。
【００２６】
また、上述した実施形態では、インバータ回路に用いられる半導体モジュールについて説明したが、ＤＣ−ＤＣコンバータ回路に用いられる半導体モジュールに本明細書に開示の技術を適用してもよい。図１４は、半導体モジュール１０をＤＣ−ＤＣコンバータ回路に用いた例を示している。図１４のＤＣ−ＤＣコンバータ回路は、高電位入力配線３００と、高電位出力配線３０２と、低電位配線３０４と、接続配線３０６を有している。高電位入力配線３００と低電位配線３０４の間に図示しない電源によって直流電圧が印加される。高電位入力配線３００と接続配線３０６の間に、リアクトル３１０が接続されている。高電位出力配線３０２と接続配線３０６の間に、１つの半導体モジュール１０が接続されている。接続配線３０６と低電位配線３０４の間に、１つの半導体モジュール１０が接続されている。各半導体モジュール１０のＭＯＳＦＥＴ１２がスイッチングすることで、高電位出力配線３０２に、高電位入力配線３００の電位を昇圧した電位が出力される。このように、ＤＣ−ＤＣコンバータ回路に半導体モジュール１０を用いてもよい。この場合でも、ボディダイオード１４に突入電流が流れることを抑制することができる。
【００２７】
上述した実施形態の構成要素と請求項の構成要素との関係について、以下に説明する。実施形態の半導体基板３２ａは、請求項の第１半導体基板の一例である。実施形態の半導体基板３０ａは、請求項の第２半導体基板の一例である。実施形態の電流経路１１２は、請求項の第１電流経路の一例である。実施形態の電流経路１１０は、請求項の第２電流経路の一例である。実施形態の半導体基板３５ａは、請求項の第３半導体基板の一例である。
【００２８】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００２９】
本明細書が開示する一例の半導体モジュールでは、第２半導体基板が絶縁ゲートバイポーラトランジスタをさらに備えていてもよい。絶縁ゲートバイポーラトランジスタのコレクタがカソード電極に接続されていてもよい。絶縁ゲートバイポーラトランジスタのエミッタがアノード電極に接続されていてもよい。
【００３０】
本明細書が開示する別の一例の半導体モジュールは、絶縁ゲートバイポーラトランジスタを備える第３半導体基板と、第３半導体基板の一方の表面に設けられているコレクタ電極と、第３半導体基板の他方の表面に設けられているエミッタ電極を備える第３半導体チップ、をさらに有していてもよい。第１リードフレームがコレクタ電極に接続されていてもよい。第２リードフレームがエミッタ電極に接続されていてもよい。第３半導体チップが、第１半導体チップと第２半導体チップの間に配置されていてもよい。
【００３１】
このように、第１半導体チップ及び第２半導体チップとは別に、絶縁ゲートバイポーラトランジスタを備える第３半導体チップを設けてもよい。また、この構成によれば、第３半導体チップが第１半導体チップと第２半導体チップの間に配置されているので、第１電流経路の長さと第２電流経路の長さとの差を大きくすることができる。このため、第１電流経路の寄生インダクタンスを、第２電流経路の寄生インダクタンスに対して相対的により大きくすることができる。これによって、電界効果トランジスタのボディダイオードに流れる突入電流をより小さくすることができる。
【００３２】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３３】
１０      ：半導体モジュール
１２      ：ＭＯＳＦＥＴ
１４      ：ボディダイオード
１６      ：ダイオード
２０      ：主端子
２２      ：主端子
３０      ：半導体チップ
３０ａ    ：半導体基板
３０ｂ    ：ドレイン電極
３０ｃ    ：ソース電極
３２      ：半導体チップ
３２ａ    ：半導体基板
３２ｂ    ：カソード電極
３２ｃ    ：アノード電極
３２ｄ    ：信号電極
３４      ：リードフレーム
３６      ：リードフレーム
３８      ：信号端子
４０      ：絶縁樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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