(57)【要約】【課題】  半導体デバイスの特性を向上する。【解決手段】実施形態の半導体デバイスは、第１の電圧ＶＤＤ１を用いて動作し、第１の信号を出力する第１の回路１１と、第１の電圧ＶＤＤ１と異なる第２の電圧ＶＤＤ２を用いて動作し、第１の信号に対応する第２の信号を受け取る第２の回路１３と、第１の回路１１と第２の回路１３との間に接続され、第１の信号の信号レベルを第１の電圧ＶＤＤ１に対応する値から第２の電圧ＶＤＤ２に対応する値に変換して、第２の信号を出力するレベルシフト回路１２と、第１の信号と制御信号ＳＥＬとに基づいてレベルシフト回路１２の活性化を制御する第３の回路２１と、を含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の電圧を用いて動作し、第１の信号を出力する第１の回路と、
前記第１の電圧と異なる第２の電圧を用いて動作し、前記第１の信号に対応する第２の信号を受け取る第２の回路と、
前記第１の回路と前記第２の回路との間に接続され、前記第１の信号の信号レベルを前記第１の電圧に対応する値から前記第２の電圧に対応する値に変換して、前記第２の信号を出力するレベルシフト回路と、
前記第１の信号と制御信号とに基づいて前記レベルシフト回路の活性化を制御する第３の回路と、
を具備する半導体デバイス。
【請求項２】
前記第３の回路は、前記制御信号がそれぞれ供給される第１のゲート回路及び第２のゲート回路を含み、
前記制御信号の信号レベルが第１のレベルに設定されている第１の期間において、前記第１のゲート回路の第１の出力信号の信号レベルは、前記第２のゲート回路の第２の出力信号の信号レベルと同じであり、
前記制御信号の信号レベルが前記第１のレベルと異なる第２のレベルに設定されている第２の期間において、前記第１のゲート回路の前記第１の出力信号は前記第１のゲート回路の第１の入力信号の信号レベルと同じであり、前記第２のゲート回路の前記第２の出力信号は前記第２のゲート回路の第２の入力信号の信号レベルと同じである、
請求項１に記載の半導体デバイス。
【請求項３】
前記第１の電圧を用いて前記第２の電圧を生成する電圧生成回路と、
前記制御信号を出力する制御回路と、
をさらに具備する請求項１に記載の半導体デバイス。
【請求項４】
前記制御回路は、前記電圧生成回路の生成電圧の電圧値をモニタし、前記生成電圧の前記電圧値のモニタ結果に基づいて、前記制御信号の信号レベルを設定する、
請求項３に記載の半導体デバイス。
【請求項５】
前記第１の電圧及び前記第２の電圧は、正の電圧であり、
前記電圧生成回路は、昇圧回路である、
請求項３又は４に記載の半導体デバイス。
【請求項６】
前記第１の電圧は、グランド電位であり、前記第２の電圧は、負の電圧であり、
前記電圧生成回路は、降圧回路である、
請求項３又は４に記載の半導体デバイス。
【請求項７】
前記第３の回路は、第１及び第２の入力端子及び第１の出力端子を有するＮＡＮＤゲートと、第３の入力端子及び第２の出力端子を有するインバータとを有し、
前記第１の信号は、前記第１の入力端子に供給され、
前記制御信号は、前記第２の入力端子に供給され、
前記ＮＡＮＤゲートの出力信号は、前記第１の出力端子から前記レベルシフト回路及び前記第３の入力端子に供給され、
前記インバータの出力信号は、前記第２の出力端子から前記レベルシフト回路に供給される、
請求項１乃至６のうちいずれか１項に記載の半導体デバイス。
【請求項８】
前記第３の回路は、第１及び第２の入力端子及び第１の出力端子を有するＮＯＲゲートと、第３の入力端子及び第２の出力端子を有するインバータとを有し、
前記第１の信号は、前記第１の入力端子に供給され、
前記制御信号は、前記第２の入力端子に供給され、
前記ＮＯＲゲートの出力信号は、前記第１の出力端子から前記レベルシフト回路及び前記第３の入力端子に供給され、
前記インバータの出力信号は、前記第２の出力端子から前記レベルシフト回路に供給される、
請求項１乃至６のうちいずれか１項に記載の半導体デバイス。
【請求項９】
前記第１の回路と、前記第２の回路と、前記レベルシフト回路と、前記第３の回路を有する半導体デバイスであって、
それぞれの回路が複数配置され、それぞれの入力信号ごとに信号を受渡し制御する際に、少なくとも１個の制御回路がそれぞれの前記第３の回路と接続されており、前記制御回路の制御信号によりそれぞれの前記第３の回路が制御され、それぞれの前記レベルシフト回路が同時に制御される、
請求項１に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体デバイスに関する。
【背景技術】
【０００２】
半導体デバイスの特性の向上のために、様々な回路構成及び制御方法が、研究及び開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１７２４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体デバイスの特性を向上する。
【課題を解決するための手段】
【０００５】
実施形態の半導体デバイスは、第１の電圧を用いて動作し、第１の信号を出力する第１の回路と、前記第１の電圧と異なる第２の電圧を用いて動作し、前記第１の信号に対応する第２の信号を受け取る第２の回路と、前記第１の回路と前記第２の回路との間に接続され、前記第１の信号の信号レベルを前記第１の電圧に対応する値から前記第２の電圧に対応する値に変換して、前記第２の信号を出力するレベルシフト回路と、前記第１の信号と制御信号とに基づいて前記レベルシフト回路の活性化を制御する第３の回路と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体デバイスの全体構成を模式的に示す図。
【図２】第１の実施形態の半導体デバイスの内部構成を示す図。
【図３】第１の実施形態の半導体デバイスの内部構成を示す図。
【図４】第１の実施形態の半導体デバイスの内部構成を示す図。
【図５】第１の実施形態の半導体デバイスの内部構成を示す図。
【図６】第１の実施形態の半導体デバイスの内部構成を示す図。
【図７】第１の実施形態の半導体デバイスの内部構成を示す図。
【図８】第１の実施形態の半導体デバイスの動作例を示す図。
【図９】第１の実施形態の半導体デバイスを説明するための図。
【図１０】第２の実施形態の半導体デバイスの内部構成を示す図。
【図１１】第２の実施形態の半導体デバイスを説明するための図。
【図１２】第３の実施形態の半導体デバイスの内部構成を示す図。
【図１３】第４の実施形態の半導体デバイスの内部構成を示す図。
【図１４】実施形態の半導体デバイスの適用例の一例を示す図。
【発明を実施するための形態】
【０００７】
図１乃至図１４を参照して、実施形態の半導体デバイスについて、説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。  
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００９】
（１）  第１の実施形態  
図１乃至図９を参照して、第１の実施形態の半導体デバイスについて、説明する。
【００１０】
（ａ）構成例  
図１乃至図７を参照して、本実施形態の半導体デバイスの構成例について、説明する。
【００１１】
図１は、本実施形態の半導体デバイスの全体構成を示す模式図である。
【００１２】
図１に示されるように、本実施形態の半導体デバイス１は、第１の内部回路１１、第２の内部回路１３、第３の内部回路１４、昇圧回路１６、降圧回路１７、活性化回路２１、及び、制御回路１９などを含む。
【００１３】
第１の内部回路（半導体回路）１１は、端子８１を介して半導体デバイス１の外部からの信号（例えば、データ）ＳＩＮを受け取る。電源電圧ＶＤＤ１が、電源端子９１を介して第１の内部回路１１に印加される。電源電圧ＶＤＤ１は、正の電圧である。電源電圧ＶＧＮＤが、端子９８を介して第１の内部回路１１に印加される。電源電圧ＶＧＮＤは、基準電位であって、例えば、０Ｖである。以下において、０Ｖの電圧ＶＧＮＤは、グランド電位（又はグランド電圧）とよばれる。但し、電圧ＶＧＮＤは、０Ｖより小さい電圧（負の電圧）の場合もある。例えば、電源電圧ＶＤＤ１及びグランド電位ＶＧＮＤは、半導体デバイス１の外部（例えば、電源又は他のデバイス）から供給される。
【００１４】
第１の内部回路１１は、信号ＳＩＮ、又は、信号ＳＩＮを用いた処理結果を、信号ＳＩＮｘとして、電源電圧ＶＤＤ１又はグランド電位ＶＧＮＤに応じた信号レベルで出力する。
【００１５】
レベルシフト回路１２は、電圧ＶＤＤ１又は電圧ＶＧＮＤに対応する信号レベル（電圧値）の信号ＩＮＬＳを、第１の内部回路１１から活性化回路２１を介して受け取る。レベルシフト回路１２は、第１の内部回路１１からの信号ＩＮＬＳの信号レベルの電圧値を、電圧ＶＤＤ２又は電圧ＶＳＳに対応する値に変換する。レベルシフト回路１２は、信号レベル（電圧値）を変換した信号ＯＵＴＬＳを出力する。
【００１６】
第２の内部回路１３は、レベルシフト回路１２からの信号ＯＵＴＬＳを受け取る。電源電圧ＶＤＤ２が、第２の内部回路１３に印加される。電源電圧ＶＤＤ２は、正の電圧である。電源電圧ＶＳＳが、第２の内部回路１３に印加される。電源電圧ＶＳＳは、例えば、負の電圧、又は、０Ｖである。  
第２の内部回路１３は、信号ＯＵＴＬＳを用いた計算処理及び／又は制御動作を実行する。第２の内部回路１３は、信号ＳＩＧを出力する。信号ＳＩＧは、計算処理の結果を示す信号及び／又は制御動作のための信号である。
【００１７】
第３の内部回路１４は、第２の内部回路１３からの信号ＳＩＧを受け取る。第３の内部回路１４は、信号ＳＩＧを用いた計算処理及び／又は制御動作を実行する。例えば、第２の電源電圧ＶＤＤ２及び電圧ＶＳＳが、第３の内部回路１４に印加される。
【００１８】
尚、内部回路１１，１３，１４は、半導体回路であって、所望の処理及び制御を実行する機能を有する。
【００１９】
昇圧回路１６は、半導体デバイス１内において、電源電圧ＶＤＤ１を用いて電源電圧ＶＤＤ２を生成する。例えば、昇圧回路１６は、電源電圧ＶＤＤ１を昇圧し、電源電圧ＶＤＤ２を得る。昇圧回路１６は、電源電圧ＶＤＤ２を、レベルシフト回路１２、第２の内部回路１３、及び、第３の内部回路１４などに供給する。  
例えば、昇圧回路１６は、昇圧チャージポンプ回路である。電源電圧ＶＤＤ２は、電源電圧ＶＤＤ１より高い。
【００２０】
降圧回路１７は、半導体デバイス１内において、グランド電位（第１の基準電圧）ＶＧＮＤを用いて電圧ＶＳＳを生成する。例えば、降圧回路１７は、グランド電位ＶＧＮＤを降圧し、電源電圧ＶＳＳを得る。降圧回路１７は、電源電圧ＶＳＳを、レベルシフト回路１２、第２の内部回路１３、及び、第３の内部回路１４などに供給する。  
例えば、降圧回路１７は、降圧チャージポンプ回路である。例えば、電源電圧ＶＳＳは、グランド電位ＶＧＮＤより小さい電圧（負の電圧）である。但し、電源電圧ＶＳＳは、グランド電位ＶＧＮＤ以上、電源電圧ＶＤＤ１以下である場合もある。
【００２１】
尚、昇圧回路１６及び降圧回路１７を区別しない場合には、これらの回路は、電圧生成回路とよばれる。
【００２２】
制御回路１９は、半導体デバイス１内の回路１１，１２，１３，１４，１６，１７，２１の動作を制御する。制御回路１９は、半導体デバイス１内の回路の動作状態をモニタできる。制御回路１９は、例えば、モニタ回路１９１を有する。モニタ回路１９１は、昇圧回路１６によって生成されている電圧（以下では、生成電圧、昇圧電圧又は出力電圧などともよばれる）の電圧値、及び、降圧回路１７によって生成されている電圧（以下では、生成電圧、降圧電圧、出力電圧ともよばれる）の電圧値を、モニタする。制御回路１９は、モニタ回路１９１のモニタ結果に基づいて、各電圧の電圧値のレギュレーションを実行できる。
【００２３】
本実施形態の半導体デバイス１において、活性化回路２１は、第１の内部回路１１とレベルシフト回路１２との間に、設けられている。活性化回路２１は、第１の内部回路１１からの信号ＩＮＬＳを受け取る。活性化回路２１は、制御回路１９からの制御信号ＳＥＬを受け取る。活性化回路２１は、信号ＩＮＬＳ（及び／又は、信号ＩＮＬＳの相補信号）をレベルシフト回路１２に転送する。
【００２４】
活性化回路２１は、制御信号ＳＥＬに応じて、信号ＩＮＬＳの転送のタイミング、及び／又は、レベルシフト回路１２の活性化（レベルシフト回路１２に対する電源電圧の供給）のタイミングを制御できる。
【００２５】
活性化回路２１によるレベルシフト回路１２の活性化の制御によって、レベルシフト回路１２は、電源電圧ＶＤＤ２が供給される端子（及び昇圧回路１６）及び／又は電圧ＶＳＳが供給される端子（及び降圧回路１７）に、電気的に接続される。
【００２６】
本実施形態の半導体デバイス１の起動は、電源電圧ＶＤＤ１（及びグランド電位ＶＧＮＤ）の供給によって、開始される。本実施形態の半導体デバイスの起動は、昇圧回路又は降圧回路によって生成される電圧ＶＤＤ２，ＶＳＳが所望の電圧値に達することで、完了する。半導体デバイスの起動の完了後に、半導体デバイス１は、内部回路の所望の動作／機能を実行できる。
【００２７】
以下において、半導体デバイスの起動の開始から起動の完了までの期間は、スタンバイ期間又は待機期間ともよばれる。例えば、スタンバイ期間は、半導体デバイス１に対する電源電圧ＶＤＤ１，ＶＧＮＤの供給の開始から半導体デバイス１内で生成される電圧ＶＤＤ２の電圧値及び／又は電圧ＶＳＳの電圧値が、所定の電圧値（規格値）に達するまでの期間に相当する。
【００２８】
図２は、本実施形態の半導体デバイスの内部構成の一例を示す模式図である。
【００２９】
図２において、第１の内部回路１１、活性化回路２１、レベルシフト回路１２及び第２の内部回路１３が、抽出して示されている。
【００３０】
図２に示されるように、第１の内部回路１１は、複数の第１のロジック回路１１０を含む。各第１のロジック回路１１０は、信号ＳＩＮ１〜ＳＩＮｎのうち対応する信号を受け取る。電源電圧ＶＤＤ１及びグランド電位ＶＧＮＤが、各第１のロジック回路１１０に供給される。
【００３１】
第１のロジック回路１１０は、受け取った信号ＳＩＮ（ＳＩＮ−０〜ＳＩＮ−ｎ）に応じて、“Ｈ（High）”レベル又は“Ｌ（Low）”レベルの信号ＩＮＬＳを出力する。第１のロジック回路１１０において、“Ｈ”レベルの信号ＩＮＬＳの電圧値は、電源電圧ＶＤＤ１の電圧値に対応する。“Ｌ”レベルの信号ＩＮＬＳの電圧値は、グランド電位ＶＧＮＤの電圧値に対応する。
【００３２】
第２の内部回路１３は、複数の第２のロジック回路１３０を含む。各第２のロジック回路１３０は、レベルシフト回路１２からの複数の信号ＯＵＴＬＳのうち対応する信号を受け取る。電源電圧ＶＤＤ２及び電源電圧ＶＳＳが、各第２のロジック回路１３０に供給される。
【００３３】
各第２のロジック回路１３０は、受け取った信号ＯＵＴＬＳに応じて、“Ｈ”レベル又は“Ｌ”レベルの信号ＳＩＧを出力する。第２のロジック回路１３０において、“Ｈ”レベルの信号ＳＩＧの電圧値は、電源電圧ＶＤＤ２の電圧値に対応する。“Ｌ”レベルの信号ＳＩＧの電圧値は、負の電源電圧ＶＳＳの電圧値に対応する。
【００３４】
尚、第２のロジック回路１３０の全てに、同じ電圧値の電源電圧ＶＳＳが供給されなくともよい。例えば、第２のロジック回路１３０のうち１つ以上の回路に、電源電圧ＶＳＳが供給され、第２のロジック回路１３０のうち残りの回路に、電圧ＶＳＳと異なる電源電圧（例えば、グランド電位ＶＧＮＤ）が供給されてもよい。これと同様に、第２のロジック回路１３０の全てに、同じ電圧値の電源電圧ＶＤＤ２が供給されなくともよい。  
尚、第１及び第２の内部回路１１，１３は、アナログ回路を含んでもよい。
【００３５】
レベルシフト回路１２は、複数のレベルシフタ１２０を含む。レベルシフタ１２０は、活性化回路２１を介して、対応する第１のロジック回路１１０に接続される。レベルシフタ１２０は、対応する第２のロジック回路１３０に接続される。例えば、レベルシフタ１２０は、第１のロジック回路１１０から供給された信号ＩＮＬＳを、信号ＩＮＬＳの信号レベルをシフトさせて、信号ＯＵＴＬＳとして、第２のロジック回路１３０へ転送する。
【００３６】
例えば、電源電圧ＶＤＤ１、グランド電位ＶＧＮＤ、電源電圧ＶＤＤ２及び電源電圧ＶＳＳのうち３つ以上が、レベルシフタ１２０に供給される。レベルシフタ１２０は、“Ｈ”レベルの信号に対応する電圧（電圧値）を、電源電圧ＶＤＤ１から電源電圧ＶＤＤ２に変換する。レベルシフタ１２０は、“Ｌ”レベルの信号に対応する電圧を、グランド電位ＶＧＮＤから電源電圧ＶＳＳに変換する。
【００３７】
上述のように、本実施形態において、活性化回路２１が、第１の内部回路１１とレベルシフト回路１２との間に、設けられている。  
活性化回路２１は、複数のゲート回路（又は制御ユニットともよばれる）２１０を含む。各ゲート回路２１０は、対応する第１のロジック回路１１０と対応するレベルシフタ１２０との間に接続されている。
【００３８】
各ゲート回路２１０は、信号ＩＮＬＳを対応する第１のロジック回路１１０から受け取る。各ゲート回路２１０は、制御信号ＳＥＬを受け取る。制御信号ＳＥＬは、例えば、制御回路１９から供給される。例えば、制御信号ＳＥＬの信号レベルは、昇圧回路１６及び／又は降圧回路１７のモニタ結果に基づいて、“Ｈ”レベル又は“Ｌ”レベルに設定される。例えば、ゲート回路２１０は、電源電圧ＶＤＤ１及びグランド電位ＶＧＮＤを用いて、動作する。
【００３９】
図２に示されるように、複数の信号ＳＩＮ（ＳＩＮ１〜ＳＩＮｎ）をそれぞれの第１のロジック回路１１０から第２のロジック回路１３０へ受け渡し制御する場合において、例えば、単体の電圧生成回路（昇圧回路１６及び／又は降圧回路１７）によって、それぞれに設けられた複数のレベルシフタ１２０が制御されることになる。この場合において、本実施形態の半導体デバイスは、例えば、１個の制御回路１９がそれぞれの活性化回路２１と接続されることによって、制御回路１９により活性化回路２１を制御することができ、それぞれのレベルシフタ１２０を同時に制御することができる。尚、制御回路１９又は電圧生成回路は複数の半導体デバイスのグループごとに分離して配置させて制御するようにされてもよい。
【００４０】
（ｂ）具体例  
図３乃至図７を用いて、本実施形態の半導体デバイスの回路の具体例について説明する。
【００４１】
＜活性化回路＞  
図３は、本実施形態の半導体デバイスにおける活性化回路の内部構成の一例を示す模式図である。
【００４２】
図３に示されるように、活性化回路２１内のゲート回路２１０（２１０−１，２１０−２，・・・，２１０−ｎ）のそれぞれは、ＮＡＮＤゲート２１１と、インバータ２１５とを含む。ＮＡＮＤゲート２１１は、２つの入力端子ＩＴ１，ＩＴ２と１つの出力端子ＯＴ１とを有する。
【００４３】
ＮＡＮＤゲート２１１の一方の入力端子ＩＴ１は、対応する第１のロジック回路１１０（１１０−１，１１０−２，・・・，１１０−ｎ）に接続される。ＮＡＮＤゲート２１１の他方の入力端子ＩＴ２は、制御回路１９に接続される。ＮＡＮＤゲート２１１の出力端子ＯＴ１は、ノードＮＤ１に接続される。ＮＡＮＤゲート２１１の出力端子ＯＴ１は、ノードＮＤ１を介して、対応するレベルシフタ１２０（１２０−１，１２０−２，・・・，１２０−ｎ）に接続される。
【００４４】
インバータ２１５の入力端子ＩＴ３は、ノードＮＤ１に接続される。インバータ２１５の出力端子ＯＴ２は、対応するレベルシフタ１２０に接続される。
【００４５】
ロジック回路１１０（１１０−１〜１１０−ｎ）の出力信号ＳＩＮｘ（ＳＩＮｘ１〜ＳＩＮｘｎ）が、各ＮＡＮＤゲート２１１の一方の入力端子ＩＴ１に供給される。信号ＳＩＮｘは、ロジック回路１１０による信号ＳＩＮの処理結果に対応する。信号ＳＥＬが、ＮＡＮＤゲート２１１の他方の入力端子ＩＴ２に供給される。
【００４６】
ＮＡＮＤゲート２１１は、信号ＳＩＮｘと信号ＳＥＬとのＮＡＮＤ演算を実行する。
【００４７】
ＮＡＮＤゲート２１１は、ＮＡＮＤ演算の結果を信号ｂＩＮＬＳとして、出力する。
【００４８】
インバータ２１５は、信号（ＮＡＮＤ演算の結果）ｂＩＮＬＳを受け取る。インバータ２１５は、信号ｂＩＮＬＳの反転信号ＩＮＬＳを出力する。
【００４９】
制御信号ＳＥＬの信号レベルが“Ｌ”レベルであり、信号ＳＩＮｘの信号レベルが“Ｌ”レベルである場合、ＮＡＮＤゲート２１１は、“Ｈ”レベルの信号ｂＩＮＬＳ（ｂＩＮＬＳ１，ｂＩＮＬＳ２，・・・，ｂＩＮＬＳｎ）を、出力する。インバータ２１５は、“Ｌ”レベルの信号ＩＮＬＳを出力する。  
制御信号ＳＥＬの信号レベルが“Ｌ”レベルであり、信号ＳＩＮｘの信号レベルが“Ｈ”レベルである場合、ＮＡＮＤゲート２１１は、“Ｈ”レベルの信号ｂＩＮＬＳを、出力する。インバータ２１５は、“Ｌ”レベルの信号ＩＮＬＳを出力する。  
このように、信号ＳＥＬの信号レベルが“Ｌ”レベルであれば、信号ＳＩＮｘの信号レベルに関わらず、ＮＡＮＤゲート２１１は、“Ｈ”レベルの信号ｂＩＮＬＳを出力する。インバータ２１５は、ＮＡＮＤゲート２１１からの信号ｂＩＮＬＳの反転信号ＩＮＬＳ（ＩＮＬＳ１，ＩＮＬＳ２，・・・，ＩＮＬＳｎ）を出力する。
【００５０】
この結果として、制御信号ＳＥＬの信号レベルが“Ｌ”レベルである場合、ゲート回路２１０は、“Ｌ”レベルを有する信号ＩＮＬＳ及び“Ｈ”レベルを有する信号ｂＩＮＬＳを、レベルシフタ１２０に出力する。
【００５１】
制御信号ＳＥＬの信号レベルが“Ｈ”レベルであり、信号ＳＩＮｘの信号レベルが“Ｌ”レベルである場合、ＮＡＮＤゲート２１１は、“Ｈ”レベルの信号ｂＩＮＬＳを、出力する。インバータ２１５は、“Ｌ”レベルの信号ＩＮＬＳを出力する。  
制御信号ＳＥＬの信号レベルが“Ｈ”レベルであり、信号ＳＩＮｘの信号レベルが“Ｈ”レベルである場合、ＮＡＮＤゲート２１１は、“Ｌ”レベルの信号ｂＩＮＬＳを、出力する。インバータ２１５は、“Ｈ”レベルの信号ＩＮＬＳを出力する。
【００５２】
このように、信号ＳＥＬの信号レベルが、“Ｈ”レベルであれば、ＮＡＮＤゲート２１１は、信号ＳＩＮｘの反転信号ｂＩＮＬＳを、出力する。インバータ２１５は、ＮＡＮＤゲート２１１からの信号ｂＩＮＬＳの反転信号ＩＮＬＳを出力する。  
この結果として、制御信号ＳＥＬの信号レベルが“Ｈ”レベルである場合、ゲート回路２１０は、信号ＳＩＮｘと同じ信号レベルを有する信号ＩＮＬＳ及び信号ＩＮＬＳとは反対の信号レベルを有する信号ｂＩＮＬＳを、対応するレベルシフタ１２０に出力する。
【００５３】
＜レベルシフタ＞  
図４乃至図７は、本実施形態の半導体デバイスにおけるレベルシフタの一例を示す模式図である。
【００５４】
図４において、レベルシフト回路内のレベルシフタの構成例の一例が示されている。
【００５５】
図４に示されるように、レベルシフタ１２０は、第１のカップリング回路１２１と、第２のカップリング回路１２２と、２つのインバータ１２５（１２５ａ，１２５ｂ）と、１つの出力回路１２７とを含む。
【００５６】
第１のカップリング回路１２１の一方の入力端子は、ゲート回路２１０の一方の出力端子（インバータ２１５の出力端子ＯＴ２）に接続される。第１のカップリング回路１２１の他方の入力端子は、ゲート回路２１０の他方の出力端子（ＮＡＮＤゲート２１１の出力端子ＯＴ１）に接続される。第１のカップリング回路１２１の出力端子は、インバータ１２５ａの入力端子ＩＴ４ａに接続されている。  
電源電圧ＶＤＤ２及びグランド電位ＶＧＮＤが、第１のカップリング回路１２１に供給される。
【００５７】
図５は、第１のカップリング回路の内部構成の一例を示す図である。  
図５に示されるように、カップリング回路１２１は、例えば、ＣＭＯＳカップリング回路である。カップリング回路１２１は、２つのＰ型の電界効果トランジスタＰＭ２，ＰＭ３、及び、２つのＮ型の電界効果トランジスタＮＭ２，ＮＭ３を含む。以下では、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）は、トランジスタと表記される。
【００５８】
Ｐ型トランジスタＰＭ２の電流経路の一端は、電源端子９２に接続される。電源端子９２は、電源電圧ＶＤＤ２が供給された端子である。Ｐ型トランジスタＰＭ２の電流経路の他端は、ノードＮＤａを介して、カップリング回路１２１の出力端子８５ａに接続される。Ｐ型トランジスタＰＭ２のゲートは、ノードＮＤｂに接続される。
【００５９】
Ｐ型トランジスタＰＭ３の電流経路の一端は、電源端子９２に接続される。Ｐ型トランジスタＰＭ３の電流経路の他端は、ノードＮＤｂに接続される。Ｐ型トランジスタＰＭ３のゲートは、ノードＮＤａを介して、出力端子８５ａに接続される。
【００６０】
Ｎ型トランジスタＮＭ２の電流経路の一端は、グランド端子９８に接続される。グランド端子９８は、グランド電位ＶＧＮＤが供給された端子である。Ｎ型トランジスタＮＭ２の電流経路の他端は、ノードＮＤａを介して出力端子８５ａに接続される。Ｎ型トランジスタＮＭ２のゲートは、カップリング回路１２１の入力端子８１ａに接続される。
【００６１】
Ｎ型トランジスタＮＭ３の電流経路の一端は、グランド端子９８に接続される。Ｎ型トランジスタＮＭ３の電流経路の他端は、ノードＮＤｂに接続される。Ｎ型トランジスタＮＭ３のゲートは、カップリング回路１２１の他方の入力端子８２ａに接続される。
【００６２】
“Ｈ”レベルの信号ＩＮＬＳ及び“Ｌ”レベルの信号ｂＩＮＬＳが、カップリング回路１２１に供給された場合、Ｎ型トランジスタＮＭ２はオン状態に設定され、Ｎ型トランジスタＮＭ３はオフ状態に設定される。ノードＮＤａは、オン状態のトランジスタＮＭ２を介して、グランド端子９８に接続される。ノードＮＤｂは、オフ状態のＮ型トランジスタＮＭ３によって、グランド端子９８から電気的に分離される。
【００６３】
ノードＮＤａの電位は、グランド電位ＶＧＮＤ程度になる。ノードＮＤａに供給されたグランド電位ＶＧＮＤによって、Ｐ型トランジスタＰＭ３は、オン状態に設定される。
【００６４】
オン状態のＰ型トランジスタＰＭ３及びオフ状態のＮ型トランジスタＮＭ３によって、ノードＮＤｂの電位は、端子９２の電位（正の電位）程度に上昇する。これによって、Ｐ型トランジスタＰＭ２は、オフ状態に設定される。
【００６５】
ノードＮＤｂは、オン状態のＰ型トランジスタＰＭ２によって、端子９２から電気的に接続され、オフ状態のＮ型トランジスタＮＭ２によって、グランド端子９８から電気的に分離される。
【００６６】
このように、“Ｈ”レベルの信号ＩＮＬＳ及び“Ｌ”レベルの信号ｂＩＮＬＳが供給された場合、ノードＮＤａは、“Ｌ”レベルに設定され、ノードＮＤｂは、“Ｈ”レベルに設定される。この結果として、カップリング回路１２１は、グランド電位ＶＧＮＤの電圧値に対応する“Ｌ”レベルの信号ＳＬＳ１を、出力する。
【００６７】
“Ｌ”レベルの信号ＩＮＬＳ及び“Ｈ”レベルの信号ｂＩＮＬＳが、カップリング回路１２１に供給された場合、Ｎ型トランジスタＮＭ２はオフ状態に設定され、Ｎ型トランジスタＮＭ３はオン状態に設定される。ノードＮＤａは、オフ状態のトランジスタＮＭ２によって、グランド端子９８から電気的に分離される。ノードＮＤｂは、オン状態のＮ型トランジスタＮＭ３によって、グランド端子９８に接続される。
【００６８】
ノードＮＤｂの電位は、グランド電位ＶＧＮＤ程度になる。ノードＮＤｂに供給されたグランド電位ＶＧＮＤによって、Ｐ型トランジスタＰＭ２は、オン状態に設定される。
【００６９】
オン状態のＰ型トランジスタＰＭ２及びオフ状態のＮ型トランジスタＮＭ２によって、ノードＮＤａの電位は、端子９２の電位（正の電位）程度に上昇する。これによって、Ｐ型トランジスタＰＭ３は、オフ状態に設定される。
【００７０】
ノードＮＤｂは、オフ状態のＰ型トランジスタＰＭ３によって、端子９２から電気的に分離され、オン状態のＮ型トランジスタＮＭ３によって、グランド端子９８に電気的に接続される。
【００７１】
この結果として、“Ｌ”レベルの信号ＩＮＬＳ及び“Ｈ”レベルの信号ｂＩＮＬＳが供給された場合、カップリング回路１２１は、電源電圧ＶＤＤ２の電圧値に対応する“Ｈ”レベルの信号ＳＬＳ１を、出力する。
【００７２】
このように、カップリング回路１２１において、信号ＩＮＬＳ及び信号ｂＩＮＬＳの信号レベルに応じて、信号ＳＬＳ１の信号レベルが、設定される。
【００７３】
図４に示されるように、第２のカップリング回路１２２の一方の入力端子は、ゲート回路２１０の一方の出力端子（インバータ２１５の出力端子ＯＴ２）に接続される。第２のカップリング回路１２２の他方の入力端子は、ゲート回路２１０の他方の出力端子（ＮＡＮＤゲート２１１の出力端子ＯＴ１）に接続される。第２のカップリング回路１２２の出力端子は、インバータ１２５ｂの入力端子ＩＴ４ｂに接続されている。  
電源電圧ＶＳＳが、第２のカップリング回路１２２に供給される。
【００７４】
図６は、第２のカップリング回路の内部構成の一例を示す図である。  
図６に示されるように、カップリング回路１２２は、例えば、ＣＭＯＳカップリング回路である。カップリング回路１２２は、２つのＰ型トランジスタＰＭ４，ＰＭ５、及び、２つのＮ型トランジスタＮＭ４，ＮＭ５を含む。
【００７５】
Ｐ型トランジスタＰＭ４の電流経路の一端は、カップリング回路１２２の一方の入力端子８１に接続される。Ｐ型トランジスタＰＭ４の電流経路の他端は、ノードＮＤｃに接続される。Ｐ型トランジスタＰＭ４のゲートは、グランド端子９８に接続される。
【００７６】
Ｐ型トランジスタＰＭ５の電流経路の一端は、カップリング回路１２２の他方の入力端子８２に接続される。Ｐ型トランジスタＰＭ５の電流経路の他端は、ノードＮＤｄを介して、カップリング回路１２２の出力端子８５ｂに接続される。Ｐ型トランジスタＰＭ５のゲートは、グランド端子９８に接続される。
【００７７】
Ｎ型トランジスタＮＭ４の電流経路の一端は、電源端子９９に接続される。電源端子９９は、負の電源電圧（又は０Ｖ以下の電圧）ＶＳＳが供給された電源端子である。Ｎ型トランジスタＮＭ４の電流経路の他端は、ノードＮＤｃに接続される。Ｎ型トランジスタＮＭ４のゲートは、ノードＮＤｄを介して、出力端子８５ｂに接続される。
【００７８】
Ｎ型トランジスタＮＭ５の電流経路の一端は、電源端子９９に接続される。Ｎ型トランジスタＮＭ５の電流経路の他端は、ノードＮＤｄを介して、出力端子８５ｂに接続される。Ｎ型トランジスタＮＭ３のゲートは、ノードＮＤｃに接続される。
【００７９】
“Ｈ”レベルの信号ＩＮＬＳ及び“Ｌ”レベルの信号ｂＩＮＬＳが、カップリング回路１２２に供給された場合、オン状態のＰ型トランジスタＰＭ４，ＰＭ５を介して、“Ｈ”レベルの信号がノードＮＤｃに転送され、“Ｌ”レベルの信号がノードＮＤｄに転送される。これによって、Ｎ型トランジスタＮＭ５はオン状態に設定され、Ｎ型トランジスタＮＭ４はオフ状態に設定される。
【００８０】
ノードＮＤｄは、オン状態のトランジスタＮＭ５を介して、電源端子９９に接続される。ノードＮＤｃは、オフ状態のＮ型トランジスタＮＭ４によって、電源端子９９から電気的に分離される。
【００８１】
ノードＮＤｄの電位は、端子９９の電位（例えば、０Ｖ以下）程度になる。ノードＮＤｃは、オフ状態のＮ型トランジスタＮＭ４によって、“Ｈ”レベルに対応する電圧（例えば、電圧ＶＤＤ１）に維持される。
【００８２】
この結果として、カップリング回路１２２は、電圧ＶＳＳの電圧値に対応する“Ｌ”レベルの信号ＳＬＳ２を、出力する。
【００８３】
“Ｌ”レベルの信号ＩＮＬＳ及び“Ｈ”レベルの信号ｂＩＮＬＳが、カップリング回路１２２に供給された場合、オン状態のＰ型トランジスタＰＭ４，ＰＭ５を介して、“Ｌ”レベルの信号がノードＮＤｃに転送され、“Ｈ”レベルの信号がノードＮＤｄに転送される。これによって、Ｎ型トランジスタＮＭ４はオン状態に設定され、Ｎ型トランジスタＮＭ５はオフ状態に設定される。
【００８４】
ノードＮＤｃは、オン状態のトランジスタＮＭ４を介して、電源端子９９に接続される。ノードＮＤｄは、オフ状態のＮ型トランジスタＮＭ５によって、電源端子９９から電気的に分離される。
【００８５】
ノードＮＤｃの電位は、端子９９の電位（例えば、０Ｖ以下）程度になる。ノードＮＤｄは、オフ状態のＮ型トランジスタＮＭ５によって、“Ｈ”レベルに対応する電圧（例えば、電圧ＶＤＤ１）に維持される。
【００８６】
この結果として、カップリング回路１２２は、電源電圧ＶＤＤ１の電圧値に対応する“Ｈ”レベルの信号ＳＬＳ２を、出力する。
【００８７】
このように、カップリング回路１２２において、信号ＩＮＬＳ及び信号ｂＩＮＬＳの信号レベルに応じて、信号ＳＬＳ２の信号レベルが、設定される。
【００８８】
図４に示されるように、インバータ１２５ａの入力端子ＩＴ４ａは、カップリング回路１２１の出力端子（例えば、図５の端子８５ａ）に接続される。インバータ１２５ａの出力端子ＯＴ３ａは、出力回路１２７のノードＮＤｅに接続される。インバータ１２５ａの一方の電圧端子は、電源端子９２に接続される。インバータ１２５ａの他方の電圧端子は、グランド端子９８に接続される。
【００８９】
電源電圧ＶＤＤ２及びグランド電位ＶＧＮＤが、インバータ１２５ａに供給される。これによって、インバータ１２５ａの出力信号は、電源電圧ＶＤＤ２の電圧値に対応する信号レベル又はグランド電位ＶＧＮＤの電圧値に対応する信号レベルとなる。
【００９０】
インバータ１２５ｂの入力端子ＩＴ４ｂは、カップリング回路１２２の出力端子（例えば、図６の端子８５ｂ）に接続される。インバータ１２５ｂの出力端子ＯＴ３ｂは、出力回路１２７のノードＮＤｆに接続される。インバータ１２５ｂの一方の電圧端子は、グランド端子９８に接続される。インバータ１２５ｂの他方の電圧端子は、電源端子９９に接続される。
【００９１】
電源電圧ＶＳＳ及びグランド電位ＶＧＮＤが、インバータ１２５ｂに印加される。これによって、インバータ１２５ｂの出力信号は、電源電圧ＶＳＳの電圧値に対応する信号レベル又はグランド電位ＶＧＮＤの電圧値に対応する信号レベルとなる。
【００９２】
図７は、インバータの内部構成の一例を示す図である。尚、図４の２つのインバータ１２５ａ，１２５ｂにおいて、供給される電圧が異なる。但し、インバータ１２５ａの内部構成は、インバータ１２５ｂの内部構成と実質的に同じである。ここでは、２つのインバータ１２５ａ，１２５ｂの区別に無しに、インバータ１２５の内部構成について、説明される。
【００９３】
図７に示されるように、インバータ１２５（１２５ａ，１２５ｂ）は、Ｐ型トランジスタＰＭ６及びＮ型トランジスタＮＭ６を含む。
【００９４】
Ｐ型トランジスタＰＭ６の電流経路の一端は、電圧端子９５に接続される。Ｐ型トランジスタＰＭ５の電流経路の他端は、出力端子８６（ＯＴ３ａ，ＯＴ３ｂ）に接続される。Ｐ型トランジスタＰＭ６のゲートは、入力端子８５（ＩＴ４ａ，ＩＴ４ｂ）に接続される。
【００９５】
Ｎ型トランジスタＮＭ６の電流経路の一端は、電圧端子９６に接続される。Ｎ型トランジスタＮＭ６の電流経路の他端は、インバータ１２５の出力端子８６に接続される。Ｎ型トランジスタＮＭ６のゲートは、インバータ１２５の入力端子８５に接続される。
【００９６】
図７のインバータ１２５が、図４のインバータ１２５ａである場合、電源電圧ＶＤＤ２が電圧端子９５に印加され、グランド電位ＶＧＮＤが電圧端子９６に印加される。入力端子８５（ＩＴ４ａ）が、図５の回路１２１の出力端子８５ａに接続される。出力端子８６（ＯＴ３ａ）が、出力回路１２７のノードＮＤｅに接続される。
【００９７】
図７のインバータ１２５が、図４のインバータ１２５ｂである場合、グランド電位ＶＧＮＤが電圧端子９５に印加され、電源電圧ＶＳＳが電圧端子９６に印加される。入力端子８５（ＩＴ４ｂ）が、図６の回路１２２の出力端子８５ｂに接続される。出力端子８６（ＯＴ３ｂ）が、出力回路１２７のノードＮＤｆに接続される。
【００９８】
図４に示されるように、出力回路１２７は、Ｐ型トランジスタＰＭ１及びＮ型トランジスタＮＭ１を含む。
【００９９】
Ｐ型トランジスタＰＭ１の電流経路の一端（一方のソース／ドレイン）は、ノードＮＤｅを介して、インバータ１２５ａの出力端子ＯＴ３ａに接続される。Ｐ型トランジスタＰＭ１の電流経路の他端（他方のソース／ドレイン）は、ノードＮＤｇに接続される。Ｐ型トランジスタＰＭ１のゲートは、ノードＮＤｈを介して、グランド端子９８に接続される。
【０１００】
Ｎ型トランジスタＮＭ１の電流経路の一端（一方のソース／ドレイン）は、ノードＮＤｆを介して、インバータ１２５ｂの出力端子ＯＴ３ｂに接続される。Ｎ型トランジスタＮＭ１の電流経路の他端（他方のソース／ドレイン）は、ノードＮＤｇに接続される。Ｎ型トランジスタＮＭ１のゲートは、ノードＮＤｈを介して、グランド端子９８に接続される。
【０１０１】
Ｎ型及びＰ型トランジスタＮＭ１，ＰＭ１の電流経路の他端は、ノードＮＤｇを介して，対応する第２のロジック回路１３０に接続される。レベルシフタ１２０の信号ＯＵＴＬＳが、ノードＮＤｇからロジック回路１３０に供給される。
【０１０２】
グランド電位ＶＧＮＤが、Ｎ型及びＰ型トランジスタＮＭ１，ＰＭ１のゲートに供給される。
【０１０３】
信号ＳＬＳ１が“Ｌ”レベルの信号であり、信号ＳＬＳ２が“Ｌ”レベルの信号である場合、ゲート−ソース間の電位差に応じて、Ｐ型トランジスタＰＭ１がオン状態に設定され、Ｎ型トランジスタＮＭ１はオフ状態に設定される。これによって、オン状態のＰ型トランジスタＰＭ１を介して、電圧ＶＤＤ２に対応する信号レベルの信号ＯＵＴＬＳが、出力回路１２７から出力される。このとき、正の電荷が、電源電圧ＶＤＤ２の端子からオン状態のＰ型トランジスタＰＭ１を介して、出力回路１２７のノードＮＤｇに蓄積される状態となる。  
信号ＳＬＳ１が“Ｈ”レベルの信号であり、信号ＳＬＳ２が“Ｈ”レベルの信号である場合、ゲート−ソース間の電位差に応じて、Ｐ型トランジスタＰＭ１がオフ状態に設定され、Ｎ型トランジスタＮＭ１はオン状態に設定される。これによって、オン状態のＮ型トランジスタＮＭ１を介して、電圧ＶＳＳに対応する信号レベルの信号ＯＵＴＬＳが、出力回路１２７から出力される。このとき、出力回路１２７のノードＮＤｇは、オン状態のＮ型トランジスタＮＭ１によって、放電される。換言すると、負の電荷が、電源電圧ＶＳＳの端子からオン状態のＮ型トランジスタＮＭ１を介して、出力回路１２７のノードＮＤｇに蓄積される状態となる。
【０１０４】
（ｃ）動作例  
図８を参照して、本実施形態の半導体デバイスの動作例について、説明する。
【０１０５】
ここでは、図１乃至図７も適宜用いて、本実施形態の半導体デバイスの動作例が、説明される。また、本実施形態において、正の電源電圧の生成に対する負荷容量を軽減する場合の制御について、説明する。
【０１０６】
図８は、本実施形態の半導体デバイスの動作例を説明するためのタイミングチャートである。
【０１０７】
＜時刻ｔ０＞  
図８に示されるように、半導体デバイス１の起動時において、第１の電源電圧ＶＤＤ１及びグランド電位ＶＧＮＤが、半導体デバイス１に時刻ｔ０において供給される。電源電圧ＶＤＤ１は、例えば、電圧値Ｖ１（＞０Ｖ）を有する、
制御回路１９は、半導体デバイス１内の各回路の動作を制御する。  
電源電圧ＶＤＤ１は、第１の内部回路１１、活性化回路２１、レベルシフト回路１２及び昇圧回路１６などに供給される。グランド電位ＶＧＮＤは、第１の内部回路１１、活性化回路、レベルシフト回路１２及び降圧回路１７などに供給される。
【０１０８】
昇圧回路１６は、チャージポンプ回路によって、電源電圧ＶＤＤ１を用いた電圧の昇圧を開始する。降圧回路１７は、チャージポンプ回路によって、グランド電位ＶＧＮＤを用いた電圧の降圧を開始する。  
制御回路１９は、スタンバイ期間中において、制御信号ＳＥＬの信号レベルを、半導体デバイス１の起動時における初期状態として、“Ｌ”レベルに設定する。例えば、制御回路１９は、モニタ回路１９１によって、昇圧回路１６において生成される電圧の電圧値及び降圧回路１７において生成される電圧の電圧値を、モニタする。昇圧回路１６及び降圧回路１７の生成電圧が、所定の電圧値に達していない場合、制御回路１９は、“Ｌ”レベルの制御信号ＳＥＬを、活性化回路２１に供給する。
【０１０９】
＜時刻ｔ１＞  
半導体デバイス１が起動された後、例えば、信号（データ）ＳＩＮが、時刻ｔ１において供給される。第１の内部回路１１の第１のロジック回路１１０は、信号ＳＩＮを受け取る。
【０１１０】
信号ＳＩＮは、“Ｈ”レベル又は“Ｌ”レベルの信号レベルを有する。“Ｈ”レベルの電圧値は電圧ＶＤＤ１に対応し、“Ｌ”レベルの電圧値はグランド電位ＶＳＳに対応する。
【０１１１】
ロジック回路１１０は、信号ＳＩＮに基づいて得られた信号ＳＩＮｘを、活性化回路２１に供給する。
【０１１２】
スタンバイ期間中において、制御回路１９は、モニタ中の昇圧回路１６及び降圧回路１７の生成電圧が所定の電圧値に達していない場合、制御信号ＳＥＬの信号レベルを、“Ｌ”レベルに維持している。
【０１１３】
活性化回路２１のゲート回路２１０（例えば、図３及び図４参照）において、“Ｌ”レベルの制御信号ＳＥＬの供給時、ＮＡＮＤゲート２１１は、“Ｈ”レベルの信号ｂＩＮＬＳを出力し、インバータ２１５は、“Ｌ”レベルの信号ＩＮＬＳを出力する。この時、“Ｌ”レベルの制御信号ＳＥＬが供給された全てのゲート回路２１０が、同じ信号（すなわち、“Ｌ”レベルの信号ＩＮＬＳ及び“Ｈ”レベルの信号ｂＩＮＬＳ）を出力する。
【０１１４】
レベルシフト回路１２のカップリング回路１２１，１２２は、“Ｌ”レベルの信号ＩＮＬＳ及び“Ｈ”レベルの信号ｂＩＮＬＳを受け取る。
【０１１５】
図５のカップリング回路１２１において、“Ｌ”レベルの信号ＩＮＬＳ及び“Ｈ”レベルの信号ＩＮＬＳが供給された場合、上述のように、カップリング回路１２１は、電源電圧ＶＤＤ２に対応する“Ｈ”レベルの信号ＳＬＳ１を出力する。インバータ１２５ａを介して、グランド電位ＶＧＮＤに対応する“Ｌ”レベルの信号が、出力回路１２７に供給される。
【０１１６】
図６のカップリング回路１２２において、“Ｌ”レベルの信号ＩＮＬＳ及び“Ｈ”レベルの信号ＩＮＬＳが供給された場合、上述のように、カップリング回路１２２は、電源電圧ＶＳＳ１に対応する“Ｈ”レベルの信号ＳＬＳ２を出力する。インバータ１２５ｂを介して、電源電圧ＶＳＳに対応する“Ｌ”レベルの信号が、出力回路１２７に供給される。
【０１１７】
それゆえ、レベルシフト回路１２の複数のレベルシフタ１２０は、電圧ＶＳＳに対応した信号ＳＯＵＴを、出力する。
【０１１８】
このとき、レベルシフタ１２０の出力端子（出力回路のノードＮＤｈ）は、オフ状態のＰ型トランジスタＰＭ１によって、電源電圧ＶＤＤ２の端子から電気的に分離された状態になる。
【０１１９】
この結果として、レベルシフト回路１２は、電源電圧ＶＤＤ２に関して活性化されない。
【０１２０】
＜時刻ｔ２＞  
時刻ｔ２において、昇圧回路１６の生成電圧ＶＤＤ２が、所定の電圧値Ｖ１に達する。また、降圧回路１７の生成電圧ＶＳＳが、所定の電圧値に達する。
【０１２１】
制御回路１９は、生成電圧ＶＤＤ２のモニタ結果に基づいて、電圧ＶＤＤ２及び電圧ＶＳＳを用いて動作する回路１３，１４を活性化する。  
制御回路１９は、制御信号ＳＥＬの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、時刻ｔ２において、半導体デバイス１のスタンバイが終了する。半導体デバイス１の起動が、完了する。
【０１２２】
活性化回路２１は、“Ｈ”レベルの制御信号ＳＥＬを受け取る。ゲート回路２１０は、“Ｈ”レベルの制御信号ＳＥＬによって、ロジック回路１１０からの信号をレベルシフト回路１２に転送する。これとともに、活性化回路２１は、電源電圧ＶＤＤ２に関してレベルシフト回路１２を活性化状態に遷移させる。
【０１２３】
レベルシフト回路１２は、信号ＩＮＬＳ，ｂＩＮＬＳを受け取る。信号ＩＮＬＳ，ｂＩＮＬＳが供給されたレベルシフタ１２０は、信号ＩＮＬＳの信号レベルに対応した信号ＯＵＴＩＳを、出力する。
【０１２４】
信号ＯＵＴＬＳの“Ｈ”レベルは、電源電圧ＶＤＤ２の電圧値に対応し、信号ＯＵＴＬＳの“Ｌ”レベルは、電源電圧ＶＳＳの電圧値に対応する。
【０１２５】
尚、複数のレベルシフタ１２０が電源電圧ＶＤＤ２の端子と電気的に接続されるタイミングで、昇圧回路及び降圧回路の生成電圧の電圧値が、瞬間的に変動する場合がある。但し、この電圧値の変動に起因する動作の不良は、実質的に生じない。
【０１２６】
第２の内部回路１３は、レベルシフト回路１２からの信号ＯＵＴＬＳを受け取る。  
第２の内部回路１３において、第２のロジック回路１３０は、対応するレベルシフタ１２０からの信号ＯＵＴＬＳを用いて、計算処理及び／又は制御処理を実行する。第２のロジック回路１３０は、処理の結果に基づいて、信号ＳＯＵＴ１を出力する。信号ＳＯＵＴ１の“Ｈ”レベルは、電源電圧ＶＤＤ２の電圧値に対応し、信号ＳＯＵＴ１の“Ｌ”レベルは、電源電圧ＶＳＳの電圧値に対応する。
【０１２７】
第３の内部回路１４は、第２の内部回路１３からの信号ＳＯＵＴ２を用いて、計算処理及び／又は制御動作を実行する。
【０１２８】
以上のように、本実施形態の半導体デバイスの動作が、実行される。
【０１２９】
（ｄ）まとめ  
半導体デバイスにおける電界効果トランジスタのオン抵抗の低下及び／又は寄生容量の削減など、半導体デバイスの特性の向上のために、半導体デバイスの外部から供給される電圧より比較的高い電圧を用いて、半導体デバイス内の回路が動作される場合がある。
【０１３０】
このため、半導体デバイス内で扱われる信号の信号レベルに対応する電圧値が、半導体デバイスの外部からの信号の信号レベルに対応する電圧値と異なる可能性が生じる。この場合において、半導体デバイス内のレベルシフタ（レベルシフト回路）が、半導体デバイスの外部からの信号レベルの電圧値を、半導体デバイスの内部で用いられる信号レベルの電圧値に、変換する。
【０１３１】
複数のレベルシフタが同じ電圧端子（及び昇圧回路又は降圧回路）に接続されている場合、複数のレベルシフタが、その端子及び他の回路に対して負荷容量となる可能性がある。この負荷容量に起因して、動作の遅延のような半導体デバイスの特性の劣化が生じ得る。例えば、レベルシフタに起因する負荷容量によって、昇圧回路及び降圧回路において、所定の電圧値への電圧の昇圧／降圧のための期間が長くなる。
【０１３２】
本実施形態の半導体デバイスは、半導体デバイスの起動（電圧の投入）から内部回路の動作が実行可能になるまでのスタンバイ期間（例えば、昇圧回路による電圧の昇圧の開始から所定の電圧に達するまでの期間、及び／又は、降圧回路による電圧の降圧の開始から所定の電圧に達するまでの期間）において、活性化回路によって、複数のレベルシフタを非活性化状態に設定する。
【０１３３】
これによって、本実施形態の半導体デバイスにおいて、昇圧回路／降圧回路による電圧の生成期間中において、レベルシフタが、電源端子及び他の回路（例えば、昇圧回路、降圧回路）から電気的に分離される。
【０１３４】
電源電圧ＶＤＤ２及び／又は電源電圧ＶＳＳが所定の電圧値に達した後（スタンバイ期間の経過後）、活性化回路２１による複数のレベルシフタの活性化によって、各レベルシフタは、正の電源端子（及び昇圧回路１６）及び／又は負（又は０Ｖ）の電源端子（及び降圧回路１７）に電気的に接続される。
【０１３５】
これによって、本実施形態において、半導体デバイスの起動時において、レベルシフタに起因する負荷容量は、低減される。
【０１３６】
図９は、本実施形態の半導体デバイスの動作特性を示す模式図である。
【０１３７】
図９は、昇圧回路における電圧の生成期間（昇圧期間）が、半導体デバイスの起動時間に対して支配的である場合における、本実施形態の半導体デバイスの昇圧回路の出力特性を示すグラフである。
【０１３８】
図９において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。図９において、実線は、本実施形態の半導体デバイスの特性を示し、破線は、比較例の半導体デバイスの特性を示す。
【０１３９】
図９に示されるように、比較例の半導体デバイスは、時刻ｔ２で、所定の電圧値Ｖ２に達する。負荷容量に起因して、昇圧回路によって生成される電圧は、所定の電圧値Ｖ２に達するまでに比較的長い時間を有する。
【０１４０】
この一方で、本実施形態の半導体デバイスは、時刻ｔ２より短い時刻ｔ１において、所定の電圧値Ｖ２に達する。本実施形態の半導体デバイスの昇圧回路は、比較例よりも短い期間で、所定の電圧ＶＤＤ２を生成できる。
【０１４１】
このように、本実施形態の半導体デバイスは、所定の電圧値までの電圧の昇圧の期間が増大するのを抑制できる。この結果として、本実施形態の半導体デバイスは、動作速度を向上できる。
【０１４２】
以上のように、第１の実施形態の半導体デバイスは、半導体デバイスの特性を向上できる。
【０１４３】
（２）  第２の実施形態  
図１０及び図１１を参照して、第２の実施形態の半導体デバイスについて、説明する。
【０１４４】
図１０は、本実施形態の半導体デバイスにおける、半導体デバイスの内部構成を示す模式図である。
【０１４５】
半導体デバイスの回路構成に応じて、負の電源電圧の生成期間が、半導体デバイスの起動時間（動作速度）に関して支配的になる場合もある。
【０１４６】
この場合において、本実施形態の半導体デバイスは、活性化回路２１の初期状態として、信号ＩＮＬＳの信号レベルを“Ｈ”レベルに設定し、信号ｂＩＮＬＳの初期状態の信号レベルが“Ｌ”に設定する。
【０１４７】
図１０に示されるように、本実施形態の半導体デバイスの活性化回路２１において、ゲート回路２１０は、インバータ２１５の出力端子から信号ｂＩＮＬＳを出力し、ＮＡＮＤゲート２１１の出力端子から信号ＩＮＬＳを出力する。
【０１４８】
インバータ２１５の出力端子は、図５のカップリング回路１２１の端子８２ａ、及び、図６のカップリング回路１２２の端子８２ｂに接続される。ＮＡＮＤゲート２１１の出力端子は、図５のカップリング回路１２１の端子８１ａに接続され、図６のカップリング回路１２２の端子８１ｂに接続される。
【０１４９】
本実施形態の半導体デバイス１の動作に関して、電源電圧が投入されてから所定の時間（電圧ＶＳＳが所定の電圧値に達する時刻）までの初期状態（スタンバイ期間）において、制御信号ＳＥＬの信号レベルは、“Ｌ”レベルに設定される。
【０１５０】
信号ＩＮＬＳの信号レベルが“Ｌ”レベルに設定され、信号ｂＩＮＬＳの信号レベルが“Ｈ”レベルに設定される。
【０１５１】
このとき、図４の出力回路１２７において、レベルシフタ１２０の出力端子（出力回路のノードＮＤｈ）は、オフ状態のＮ型トランジスタＮＭ１によって、電源電圧ＶＳＳの端子から電気的に分離された状態になる。
【０１５２】
半導体デバイスの起動の完了後（スタンバイ期間中のある時刻）において、制御回路１９は、制御信号ＳＥＬの信号レベル、“Ｈ”レベルに設定する。これによって、信号ＩＮＬＳの信号レベルが“Ｈ”レベルに設定され、信号ｂＩＮＬＳの信号レベルが、信号ＳＩＮｘに応じた信号レベルを取り得る。それゆえ、レベルシフタ１２０は、電源電圧ＶＤＤ２又は電源電圧ＶＳＳに応じた信号レベルを有する信号を出力する。
【０１５３】
図１１は、降圧回路における電圧の生成期間（降圧期間）が、半導体デバイスの起動時間に対して支配的である場合における、本実施形態の半導体デバイスの降圧回路の出力特性を示すグラフである。
【０１５４】
図１１において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。図１１において、実線は、本実施形態の半導体デバイスの特性を示し、破線は、比較例の半導体デバイスの特性を示す。
【０１５５】
図１１に示されるように、本実施形態の半導体デバイスの降圧回路は、比較例よりも短い期間で、所定の電圧値Ｖ３を有する電源電圧ＶＳＳを生成できる。
【０１５６】
このように、本実施形態の半導体デバイスは、半導体デバイスの起動時間に対する負の電源電圧の生成期間の影響を、低減できる。
【０１５７】
したがって、第２の実施形態の半導体デバイスは、第１の実施形態の半導体デバイスの効果と実質的に同じ効果を得ることができる。
【０１５８】
以上のように、第２の実施形態の半導体デバイスは、特性を向上できる。
【０１５９】
（３）  第３の実施形態  
図１２を参照して、第３の実施形態の半導体デバイスについて、説明する。
【０１６０】
図１２は、本実施形態の半導体デバイスにおける、活性化回路の構成例を示す模式図である。
【０１６１】
図１２に示されるように、活性化回路２１のゲート回路２１０のそれぞれは、ＮＯＲゲート２１２と、インバータ２１５とを含む。ＮＯＲゲート２１２は、２つの入力端子ＩＴ１ａ，ＩＴ２ａと１つの出力端子ＯＴ１ａとを有する。
【０１６２】
ＮＯＲゲート２１２の一方の入力端子ＩＴ１ａは、第１のロジック回路１１０に接続される。ＮＯＲゲート２１２の他方の入力端子ＩＴ２ａは、制御回路１９に接続される。ＮＯＲゲート２１２の出力端子ＯＴ１ａは、インバータ２１５の入力端子ＩＴ３、及び、レベルシフト回路１２に接続される。インバータ２１５の出力端子は、レベルシフト回路１２に接続される。
【０１６３】
インバータ２１５の出力端子ＯＴ２は、図５のカップリング回路１２１の端子８１ａに接続され、図６のカップリング回路１２２の端子８１ｂに接続される。ＮＯＲゲート２１２の出力端子ＯＴ１ａは、図５のカップリング回路１２１の端子８２ａに接続され、図６のカップリング回路１２２の端子８２ｂに接続される。
【０１６４】
信号ＳＩＮｘが、ＮＯＲゲート２１２の一方の入力端子ＩＴ１ａに供給される。信号ＳＥＬが、ＮＯＲゲート２１２の他方の入力端子ＩＴ２ａに供給される。
【０１６５】
ＮＯＲゲート２１２は、信号ＳＩＮｘと信号ＳＥＬとのＮＯＲ演算を実行する。インバータ２１５は、ＮＯＲゲート２１２の出力信号（ＮＯＲ演算の結果）の反転信号を出力する。
【０１６６】
制御信号ＳＥＬの信号レベルが“Ｌ”レベルであり、信号ＳＩＮｘの信号レベルが“Ｌ”レベルである場合、ＮＯＲゲート２１２は、“Ｈ”レベルの信号ｂＩＮＬＳを出力する。インバータ２１５は、“Ｌ”レベルの信号ＩＮＬＳを出力する。
【０１６７】
制御信号ＳＥＬの信号レベルが“Ｌ”レベルであり、信号ＳＩＮｘの信号レベルが“Ｈ”レベルである場合、ＮＯＲゲート２１２は、“Ｌ”レベルの信号ｂＩＮＬＳを出力する。インバータ２１５は、“Ｈ”レベルの信号ＩＮＬＳを出力する。
【０１６８】
制御信号ＳＥＬの信号レベルが、“Ｈ”レベルであり、信号ＳＩＮｘの信号レベルが“Ｌ”レベルである場合、ＮＯＲゲート２１２は、“Ｌ”レベルの信号ｂＩＮＬＳを出力する。インバータ２１５は、“Ｈ”レベルの信号ＩＮＬＳを出力する。
【０１６９】
制御信号ＳＥＬの信号レベルが、“Ｈ”レベルであり、信号ＳＩＮの信号レベルが“Ｈ”レベルである場合、ＮＯＲゲート２１２は、“Ｌ”レベルの信号ｂＩＮＬＳを出力する。インバータ２１５は、“Ｈ”レベルの信号ＩＮＬＳを出力する。
【０１７０】
例えば、昇圧回路による電圧の昇圧期間が半導体デバイスの起動時間に対して支配的である場合、制御回路１９は、制御信号ＳＥＬの初期状態（半導体デバイスへの電源投入時）の信号レベルを、“Ｈ”レベルに設定する。これによって、複数のレベルシフタ１２０の出力端子が、電源電圧ＶＤＤ２が供給される電源端子９２から電気的に分離される。これによって、昇圧回路に対するレベルシフタに起因する負荷容量が、緩和される。
【０１７１】
制御回路１９は、スタンバイ期間中のある時刻において、電源端子９２の電位が所定の電圧値（例えば、電源電圧ＶＤＤ２の電圧値）に達したのを検知する。制御回路１９は、電源端子の電位のモニタ結果に基づいて、制制御信号ＳＥＬの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、複数のレベルシフタ１２０が、電源端子９２（及び昇圧回路１６）に電気的に接続される。
【０１７２】
この結果として、本実施形態の半導体デバイス１において、レベルシフタ１２０及び内部回路１３，１４が動作する。
【０１７３】
以上のように、本実施形態の半導体デバイスは、半導体デバイス内の回路（例えば、昇圧回路）に対する負荷容量の影響を低減できる。
【０１７４】
したがって、第３の実施形態の半導体デバイスは、第１及び第２の実施形態の半導体デバイスと実質的に同じ効果を得ることができる。
【０１７５】
（４）  第４の実施形態  
図１３を参照して、第４の実施形態の半導体デバイスについて、説明する。
【０１７６】
図１３は、本実施形態の半導体デバイスにおける、活性化回路の構成例を示す模式図である。
【０１７７】
第２の実施形態で述べたように、負の電源電圧の生成期間が、半導体デバイスの動作に対して支配的になる場合がある。  
この場合において、本実施形態の半導体デバイスは、ＮＯＲゲートを含む活性化回路の初期状態として、信号ＩＮＬＳの信号レベルを“Ｈ”レベルに設定し、信号ｂＩＮＬＳの初期状態の信号レベルが“Ｌ”に設定する。
【０１７８】
図１３に示されるように、本実施形態の半導体デバイスの活性化回路において、ゲート回路２１０にＮＯＲゲート２１２が用いられた場合、インバータ２１５の出力端子ＯＴ２から信号ｂＩＮＬＳが出力され、ＮＯＲゲート２１２の出力端子ＯＴ１ａから信号ＩＮＬＳを出力される。
【０１７９】
この場合において、インバータ２１５の出力端子ＯＴ２は、図５のカップリング回路１２１の端子８２ａに接続され、図６のカップリング回路１２２の端子８２ｂに接続される。ＮＯＲゲート２１２の出力端子ＯＴ１ａは、図５のカップリング回路１２１の端子８１ａに接続され、図６のカップリング回路１２２の端子８１ｂに接続される。
【０１８０】
降圧回路による電圧の降圧期間が半導体デバイスの起動時間に対して支配的である場合、制御回路１９は、制御信号ＳＥＬの初期状態の信号レベルを、“Ｈ”レベルに設定する。これによって、複数のレベルシフタ１２０の出力端子は、電源電圧ＶＳＳが供給される電源端子９９（及び降圧回路１７）から電気的に分離される。
【０１８１】
制御回路１９は、スタンバイ期間中のある時刻においてモニタ中の電源端子９９の電位が所定の電圧値（例えば、電源電圧ＶＳＳの電圧値Ｖ３）に達したのを検知する。制御回路１９は、電源端子９９の電位のモニタ結果に基づいて、制制御信号ＳＥＬの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。信号ＩＮＬＳの信号レベルは、信号ＳＩＮｘの反転信号の信号レベルに設定され、信号ｂＩＮＬＳの信号レベルは、信号ＳＩＮｘの信号レベルと同じレベルに設定される。
【０１８２】
これによって、複数のレベルシフタ１２０の出力端子が、電源電圧ＶＳＳに関する電源端子９９及び降圧回路１７に電気的に接続される。この結果として、本実施形態の半導体デバイスにおいて、レベルシフタ１２０及び内部回路１３，１４が動作する。
【０１８３】
以上のように、第４の実施形態の半導体デバイスは、第１乃至第３の実施形態の半導体デバイスと実質的に同じ効果を得ることができる。
【０１８４】
（５）  適用例  
図１４を参照して、実施形態の半導体デバイスの適用例について説明する。
【０１８５】
実施形態の半導体デバイス１は、アンテナ回路に適用できる。
【０１８６】
図１４は、実施形態の半導体デバイスの適用例を示す図である。
【０１８７】
図１４に示されるように、第３の内部回路１４Ｘは、アンテナ制御回路である。例えば、第２の内部回路１３は、スイッチ回路である。
【０１８８】
アンテナ制御回路１４Ｘは、４つのＮ型トランジスタＮＭＡ，ＮＭＢ，ＮＭＣ，ＮＭＤを含む。
【０１８９】
Ｎ型トランジスタＮＭＡの電流経路の一端は、グランド端子に接続される。Ｎ型トランジスタＮＭＡの電流経路の他端は、ノードＮＤｘに接続される。
【０１９０】
Ｎ型トランジスタＮＭＢの電流経路の一端は、グランド端子に接続される。Ｎ型トランジスタＮＭＢの電流経路の他端は、ノードＮＤｙに接続される。
【０１９１】
Ｎ型トランジスタＮＭＣの電流経路の一端は、ノードＮＤｘに接続される。Ｎ型トランジスタＮＭＣの電流経路の他端は、ノードＮＤｚに接続される。
【０１９２】
Ｎ型トランジスタＮＭＤの電流経路の一端は、ノードＮＤｙに接続される。Ｎ型トランジスタの電流経路の他端は、ノードＮＤｚに接続される。
【０１９３】
ノードＮＤｘは、端子８６Ａに接続される。信号ＩＮＡが、端子８６Ａに供給される。ノードＮＤｙは、端子８６Ｂに接続される。信号ＩＮＢが、端子８６Ｂに供給される。ノードＮＤｚは、アンテナ３０に接続される。
【０１９４】
制御信号ＣＮＴが、トランジスタＮＭＢのゲート及びトランジスタＮＭＣのゲートに供給される。制御信号ｂＣＮＴが、トランジスタＮＭＡのゲート及びトランジスタＮＭＤのゲートに供給される。制御信号ｂＣＮＴは、制御信号ＣＮＴと相補の関係を有する。
【０１９５】
制御信号ＣＮＴ，ｂＣＮＴは、スイッチ制御回路（例えば、高周波スイッチ回路）としての内部回路１３から、供給される。
【０１９６】
制御信号ＣＮＴ，ｂＣＮＴによって各トランジスタＮＭＡ，ＮＭＢ，ＮＭＣ，ＮＭＤのオン及びオフがスイッチングされる。これによって、信号ＩＮＡ及び信号ＩＮＢを用いた発振信号が、アンテナ３０から出力される。
【０１９７】
本実施形態の半導体デバイスとしてのアンテナ回路の起動は、比較的短い期間で完了され得る。したがって、本実施形態の半導体デバイスとしてのアンテナ回路の起動時間及び／又は切り替え時間は、向上される。
【０１９８】
尚、本実施形態の半導体デバイスは、アンテナ回路以外に適用されてもよい。
【０１９９】
例えば、本実施形態の半導体デバイスは、マルチポートスイッチ回路、高速伝送回路、又は、多入力／他出力回路に適用され得る。
【０２００】
本実施形態の半導体デバイスは、より具体的な例としては、ＮＡＮＤ型フラッシュメモリのインターフェイス回路（入出力回路）、メモリコントローラのインターフェイス回路などのように、メモリシステムに適用されてもよい。また、本実施形態の半導体デバイスは、より具体的な例としては、演算回路（例えば、ＣＰＵ）、画像処理回路（例えば、デジタルカメラ）、家電機器などに適用されてもよい。
【０２０１】
（６）  その他  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２０２】
１：半導体デバイス、１１，１３，１４：内部回路、１２：レベルシフト回路、１２０：レベルシフタ、２１：活性化回路。
【図１】
2020145610.tif 000003
【図２】
2020145610.tif 000004
【図３】
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【図４】
2020145610.tif 000006
【図５】
2020145610.tif 000007
【図６】
2020145610.tif 000008
【図７】
2020145610.tif 000009
【図８】
2020145610.tif 000010
【図９】
2020145610.tif 000011
【図１０】
2020145610.tif 000012
【図１１】
2020145610.tif 000013
【図１２】
2020145610.tif 000014
【図１３】
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【図１４】
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