(57)【要約】      （修正有）【課題】薄型且つ小面積であり、薄膜キャパシタの寄生インダクタンスが抑制された薄膜型ＬＣ部品およびその実装構造を提供する。【解決手段】薄膜型ＬＣ部品１０１は、互いに対向する第１面Ｓ１および第２面Ｓ２を有する基板１０と、第１面に薄膜プロセスによって形成された薄膜キャパシタＴＦＣと、第２面のうち平面視で薄膜キャパシタと少なくとも一部が重なる領域に、薄膜プロセスによって形成された薄膜インダクタＴＦＬと、基板に形成され、薄膜キャパシタと薄膜インダクタとを接続するSi貫通電極６１、６２と、第１面側に形成され、薄膜キャパシタを覆う絶縁層３１と、絶縁層の表面に形成され、薄膜キャパシタおよび薄膜インダクタに接続された複数の端子電極５１〜５３と、を有する。複数の端子電極のそれぞれは、薄膜キャパシタが複数の端子電極と薄膜インダクタとの間に位置するように、平面視で、薄膜キャパシタと重なる領域に形成されている。【選択図】図１
2020145475.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する第１面および第２面を有する基板と、
前記第１面に形成された薄膜キャパシタと、
前記第２面のうち、平面視で前記薄膜キャパシタと少なくとも一部が重なる領域に形成された薄膜インダクタと、
前記基板に形成され、前記薄膜キャパシタと前記薄膜インダクタとを接続する層間接続導体と、
前記第１面側に形成され、前記薄膜キャパシタを覆う絶縁層と、
前記絶縁層の表面に形成され、前記薄膜キャパシタおよび前記薄膜インダクタに接続されるとともに、実装基板上の回路に接続される複数の端子電極と、
を有し、
前記複数の端子電極のそれぞれは、前記薄膜キャパシタが前記複数の端子電極と前記薄膜インダクタとの間に位置するように、平面視で、前記薄膜キャパシタと重なる領域に形成されていることを特徴とする、薄膜型ＬＣ部品。
【請求項２】
前記薄膜インダクタおよび前記薄膜キャパシタはそれぞれ第１端と第２端を有し、
前記薄膜キャパシタの第１端と前記薄膜インダクタの第２端とは接続され、
前記複数の端子電極は、前記薄膜キャパシタの第１端、前記薄膜キャパシタの第２端、前記薄膜インダクタの第１端にそれぞれ接続された少なくとも３つの端子電極で構成される、
請求項１に記載の薄膜型ＬＣ部品。
【請求項３】
前記薄膜インダクタは、それぞれ第１端と第２端を有する複数の薄膜インダクタで構成され、
前記複数の端子電極は、前記複数の薄膜インダクタの第１端にそれぞれ接続された端子電極を含む、請求項２に記載の薄膜型ＬＣ部品。
【請求項４】
前記薄膜キャパシタは、前記第１面に平行な第１電極膜と、当該第１電極膜に対向する第２電極膜と、前記第１電極膜と前記第２電極膜との間に介在する誘電体薄膜とで構成され、前記誘電体薄膜はチタン酸バリウムストロンチウム薄膜である、請求項１から３のいずれかに記載の薄膜型ＬＣ部品。
【請求項５】
前記基板、前記薄膜キャパシタ、前記薄膜インダクタおよび前記絶縁層を含む全体の厚みは１００μｍ以下である、請求項１から４のいずれかに記載の薄膜型ＬＣ部品。
【請求項６】
半導体チップ、キャパシタおよびインダクタの、実装基板への実装構造であって、
前記半導体チップは、前記実装基板にバンプを介してフェイスダウン実装され、
前記キャパシタおよび前記インダクタは、
互いに対向する第１面および第２面を有する基板と、
前記第１面に形成された薄膜キャパシタと、
前記第２面のうち平面視で前記薄膜キャパシタとほぼ重なる領域に形成された薄膜インダクタと、
前記基板に形成され、前記薄膜キャパシタと前記薄膜インダクタとを接続する層間接続導体と、
前記第１面側に形成され、前記薄膜キャパシタを覆う絶縁層と、
前記絶縁層の表面に形成され、前記薄膜キャパシタおよび前記薄膜インダクタに接続された複数の端子電極と、
を有する薄膜型ＬＣ部品として構成され、
前記薄膜型ＬＣ部品は、前記実装基板と前記半導体チップとの間隙に配置され、前記端子電極が前記実装基板上の回路に接続されることで、前記実装基板に実装され、
前記複数の端子電極のそれぞれは、前記薄膜キャパシタが前記複数の端子電極と前記薄膜インダクタとの間に位置するように、平面視で、前記薄膜キャパシタと重なる領域に形成されている、
薄膜型ＬＣ部品の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣ部品に関し、特に薄型化に適した薄膜型ＬＣ部品およびその実装構造に関する。
【背景技術】
【０００２】
シリコン基板やアルミナ基板等に、薄膜プロセスによってインダクタとキャパシタが一体的に形成された薄膜型の受動部品（IPD:Integrated Passive Device）が知られている（例えば、特許文献１，２参照）。
【０００３】
特許文献１には、薄膜回路を形成する工程において、薄膜キャパシタの誘電体膜と薄膜インダクタの層間絶縁膜とを同時に成膜することが示されている。
【０００４】
特許文献２には、基板上に第１電極層、誘電体層、第２電極層を順に形成してキャパシタを構成し、その上に磁性膜およびコイルからなる平面インダクタを形成することで、キャパシタとインダクタのアイソレーションを確保することが示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−５３４０６号公報
【特許文献２】特開２００１−４４７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＩＰＤは薄膜プロセスにより形成される受動部品であるため、厚膜プロセスやシート多層プロセスにより形成される受動部品に比べ、その厚み寸法を大幅に減らすことができる。
【０００７】
しかし、特許文献１のように、同一面にインダクタとキャパシタを並べると、必要な基板面積が大きくなってしまい、薄膜型受動部品の大型化は避けられない。
【０００８】
一方、特許文献２のように、基板上にキャパシタを形成し、その上にインダクタを形成すると、必要な基板面積は小さくなるが、これをプリント配線板等に実装する場合に、プリント配線板上の回路とキャパシタとの距離が相対的に大きくなってしまい、その間に寄生インダクタンスが生じる。したがって、プリント配線板等への実装状態によってＬＣ受動部品の電気的特性が変化してしまう。
【０００９】
本発明の目的は、薄型且つ小面積であり、薄膜キャパシタの寄生インダクタンスが抑制された薄膜型ＬＣ部品、およびその実装構造を提供することにある。
【課題を解決するための手段】
【００１０】
（１）本発明の薄膜型ＬＣ部品は、
互いに対向する第１面および第２面を有する基板と、
前記第１面に形成された薄膜キャパシタと、
前記第２面のうち、平面視で前記薄膜キャパシタと少なくとも一部が重なる領域に形成された薄膜インダクタと、
前記基板に形成され、前記薄膜キャパシタと前記薄膜インダクタとを接続する層間接続導体と、
前記第１面側に形成され、前記薄膜キャパシタを覆う絶縁層と、
前記絶縁層の表面に形成され、前記薄膜キャパシタおよび前記薄膜インダクタに接続されるとともに、実装基板上の回路に接続される複数の端子電極と、
を有し、
前記複数の端子電極のそれぞれは、前記薄膜キャパシタが前記複数の端子電極と前記薄膜インダクタとの間に位置するように、平面視で、前記薄膜キャパシタと重なる領域に形成されていることを特徴とする。
【００１１】
上記構成により、薄膜キャパシタおよび薄膜インダクタの形成領域の、平面視での面積が縮小化される。また、基板の薄膜インダクタ形成側ではなく、薄膜キャパシタ形成側に端子電極が形成されているので、薄膜キャパシタはプリント配線板（実装基板）に形成されている回路に最短距離で配置でき、寄生インダクタンスが低減される。また、薄膜インダクタと薄膜キャパシタとの間に基板が介在しているので、すなわち、薄膜インダクタは薄膜キャパシタから離れているので、薄膜キャパシタの電極膜にうず電流が流れにくい。そのため、Ｑ値の高い薄膜インダクタが構成される。
【００１２】
（２）前記薄膜インダクタおよび前記薄膜キャパシタはそれぞれ第１端と第２端を有し、前記薄膜キャパシタの第１端と前記薄膜インダクタの第２端とは接続され、前記複数の端子電極は、前記薄膜キャパシタの第１端、前記薄膜キャパシタの第２端、前記薄膜インダクタの第１端にそれぞれ接続された少なくとも３つの端子電極で構成されることが好ましい。これにより、電気的には外部に３つの端子電極を設けるだけでよく、これら端子電極を基板上の回路に接続するだけで、例えばＬＣローパスフィルタや平滑回路を構成できる。
【００１３】
（３）上記（２）おいて、前記薄膜インダクタは、それぞれ第１端と第２端を有する複数の薄膜インダクタで構成され、前記複数の端子電極は、前記複数の薄膜インダクタの第１端にそれぞれ接続された端子電極を含むことが好ましい。これにより、複数のインダクタと共用のキャパシタとで時定数の異なるローパスフィルタや平滑回路が選択的に使用可能となる。
【００１４】
（４）上記（１）から（３）のいずれかにおいて、前記薄膜キャパシタは、前記第１面に平行な第１電極膜と、当該第１電極膜に対向する第２電極膜と、前記第１電極膜と前記第２電極膜との間に介在する誘電体薄膜とで構成され、前記誘電体薄膜はチタン酸バリウムストロンチウム薄膜であることが好ましい。これにより、小面積でありながら高容量の薄膜キャパシタを構成できるので、小型の薄膜型ＬＣ部品が構成できる。
【００１５】
（５）上記（１）から（４）のいずれかにおいて、前記基板、前記薄膜キャパシタ、前記薄膜インダクタおよび前記絶縁層を含む全体の厚みは１００μｍ以下であることが好ましい。このサイズであれば、基板にバンプを介してフェイスダウン実装される半導体チップのフェイス面と基板との間隙に配置できる。
【００１６】
（６）本発明の薄膜型ＬＣ部品の実装構造は、半導体チップ、キャパシタおよびインダクタの、実装基板への実装構造であって、
前記半導体チップは、前記実装基板にバンプを介してフェイスダウン実装され、
前記キャパシタおよび前記インダクタは、
互いに対向する第１面および第２面を有する基板と、
前記第１面に形成された薄膜キャパシタと、
前記第２面のうち平面視で前記薄膜キャパシタとほぼ重なる領域に形成された薄膜インダクタと、
前記基板に形成され、前記薄膜キャパシタと前記薄膜インダクタとを接続する層間接続導体と、
前記第１面側に形成され、前記薄膜キャパシタを覆う絶縁層と、
前記絶縁層の表面に形成され、前記薄膜キャパシタおよび前記薄膜インダクタに接続された複数の端子電極と、
を有する薄膜型ＬＣ部品として構成され、
前記薄膜型ＬＣ部品は、前記実装基板と前記半導体チップとの間隙に配置され、前記端子電極が前記実装基板上の回路に接続されることで、前記実装基板に実装され、
前記複数の端子電極のそれぞれは、前記薄膜キャパシタが前記複数の端子電極と前記薄膜インダクタとの間に位置するように、平面視で、前記薄膜キャパシタと重なる領域に形成されている。
【００１７】
上記構成により、薄型且つ小面積の薄膜型ＬＣ部品、または薄膜キャパシタの寄生インダクタンスが抑制された薄膜型ＬＣ部品が半導体チップと共に基板へ高密度に実装される。
【発明の効果】
【００１８】
本発明によれば、薄型且つ小面積の薄膜型ＬＣ部品、薄膜キャパシタの寄生インダクタンスが抑制された薄膜型ＬＣ部品、および薄膜型ＬＣ部品を備える小型の電子機器が構成できる。
【図面の簡単な説明】
【００１９】
【図１】図１（Ａ）は第１の実施形態に係る薄膜型ＬＣ部品１０１の平面図、図１（Ｃ）は薄膜型ＬＣ部品１０１の下面図、図１（Ｂ）は、図１（Ａ）（Ｂ）におけるＸ−Ｘラインでの、薄膜型ＬＣ部品１０１の縦断面図である。
【図２】図２は薄膜型ＬＣ部品１０１の回路図である。
【図３】図３（Ａ）は基板１０に薄膜キャパシタ形成用の複数の薄膜を形成した状態での平面図、図３（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図４】図４（Ａ）は、薄膜キャパシタ形成部の複数の薄膜をパターンニングした状態での平面図、図４（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図５】図５（Ａ）は、薄膜キャパシタ形成部にソルダーレジスト膜３１を形成した状態での平面図、図５（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図６】図６（Ａ）は、ソルダーレジスト膜３１に開口Ｈ１，Ｈ２，Ｈ３を形成した状態での平面図、図６（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図７】図７（Ａ）は、ビア４１，４２および端子電極５１，５２，５３を形成した状態での平面図、図７（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図８】図８（Ａ）は、端子電極５１，５２，５３を部分的に覆うソルダーレジスト膜３１を形成した状態での平面図、図８（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図９】図９（Ａ）は、基板１０等に開口Ｈ６１，Ｈ６２を形成した状態での平面図、図９（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図１０】図１０（Ａ）は、基板１０にSi貫通電極６１，６２を形成した状態での平面図、図１０（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図１１】図１１（Ｃ）は、基板１０の第２面Ｓ２に薄膜インダクタ用の導体パターン７０を形成した状態での下面図、図１１（Ａ）はその平面図、図１１（Ｂ）はＸ−Ｘラインでの断面図である。
【図１２】図１２は、第２の実施形態に係る薄膜型ＬＣ部品１０２の分解斜視図である。
【図１３】図１３は薄膜型ＬＣ部品１０２の斜視図である。
【図１４】図１４（Ａ）は、基板１０Ｌに薄膜インダクタTFLを形成した状態での平面図、図１４（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図１５】図１５（Ａ）は、薄膜インダクタTFLを形成した基板１０Ｌと薄膜キャパシタTFCを形成した基板１０Ｃとを背面同士接合した状態での平面図、図１５（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図１６】図１６（Ａ）は、端子電極５１，５２，５３を形成した状態での平面図、図１６（Ｂ）はそのＸ−Ｘラインでの断面図である。
【図１７】図１７は、第３の実施形態に係る、SiP（system in a package）構造の電子部品の断面図である。
【図１８】図１８は、第４の本実施形態に係るマイクロプロセッサに対する平滑回路の接続構造を示す概念図である。
【図１９】図１９（Ａ）（Ｂ）は第５の実施形態に係る薄膜型ＬＣ部品の回路図である。
【発明を実施するための形態】
【００２０】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００２１】
《第１の実施形態》
図１（Ａ）は第１の実施形態に係る薄膜型ＬＣ部品１０１の平面図、図１（Ｃ）は薄膜型ＬＣ部品１０１の下面図、図１（Ｂ）は、図１（Ａ）（Ｂ）におけるＸ−Ｘラインでの、薄膜型ＬＣ部品１０１の縦断面図である。
【００２２】
薄膜型ＬＣ部品１０１は、互いに対向する第１面Ｓ１および第２面Ｓ２を有する基板１０を備える。この基板１０の第１面Ｓ１に薄膜キャパシタTFCが形成されていて、第２面Ｓ２に薄膜インダクタTFLが形成されている。薄膜インダクタTFLは、基板１０の平面視で薄膜キャパシタTFCと重なる領域に形成されている。
【００２３】
基板１０には、薄膜キャパシタTFCと薄膜インダクタTFLとを接続するSi貫通電極６１，６２が形成されている。
【００２４】
また、基板１０の第１面Ｓ１側に、薄膜キャパシタTFCを覆うソルダーレジスト膜（絶縁層）３１が形成されている。
【００２５】
上記ソルダーレジスト膜３１の表面には、薄膜キャパシタTFCおよび薄膜インダクタTFLに接続された端子電極５１，５２，５３が形成されている。
【００２６】
図２は薄膜型ＬＣ部品１０１の回路図である。図２において、ポートＰ１，Ｐ２，Ｐ３は上記端子電極５１，５２，５３にそれぞれ対応する。薄膜型ＬＣ部品１０１は、ポートＰ１−Ｐ２間に接続された薄膜キャパシタTFCと、ポートＰ２−Ｐ３間に接続された薄膜インダクタTFLとで構成される。
【００２７】
本実施形態の薄膜型ＬＣ部品１０１は、ポートＰ３をグランド電位、ポートＰ１を入力ポート、ポートＰ２を出力ポートとする、ローパスフィルタまたは平滑回路として作用する。
【００２８】
本実施形態によれば、次のような効果を奏する。
【００２９】
薄膜キャパシタTFCおよび薄膜インダクタTFLの形成領域の、平面視での面積が縮小化される。また、基板１０の薄膜インダクタTFL形成側ではなく、薄膜キャパシタTFC形成側に端子電極５１，５２，５３が形成されているので、薄膜キャパシタTFCはプリント配線板（実装基板）に形成されている回路に最短距離で配置でき、寄生インダクタンスが低減される。そのため、寄生インダクタンスと薄膜キャパシタとのＬＣ直列共振の共振周波数は使用周波数帯より高くでき、そのことで広帯域に亘ってローパスフィルタ特性または平滑特性を得ることができる。
【００３０】
また、薄膜インダクタTFLと薄膜キャパシタTFCとの間に基板１０が介在しているので、すなわち、薄膜インダクタTFLは薄膜キャパシタTFCから離れているので、薄膜キャパシタTFCの電極にうず電流が流れにくい。そのため、Ｑ値の高い薄膜インダクタTFLが構成される。
【００３１】
次に図１（Ａ）（Ｂ）（Ｃ）に示した薄膜型ＬＣ部品１０１の詳細構造と、その製造方法について、図３〜図１１等を参照して説明する。
【００３２】
図３（Ａ）、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）、図９（Ａ）、図１０（Ａ）、図１１（Ａ）はいずれも各工程での平面図、図３（Ｂ）、図４（Ｂ）、図５（Ｂ）、図６（Ｂ）、図７（Ｂ）、図８（Ｂ）、図９（Ｂ）、図１０（Ｂ）、図１１（Ｂ）はいずれも各工程でのＸ−Ｘラインでの断面図である。図１１（Ｃ）は下面図である。
【００３３】
（１）図３（Ａ）（Ｂ）において、基板１０は例えば高抵抗Si基板である。この基板１０の第１面Ｓ１に、BST膜（チタン酸バリウムストロンチウム膜、(Ba,Sr)TiO3膜）２１、Pt電極膜２２、BST膜２３、Pt電極膜２４を順に形成する。これらBST膜はスピンコート工程と焼成工程とにより形成し、Pt電極膜はスパッタリングにより成膜する。BST膜２１はSi基板１０に対する密着層として利用する。このBST膜２１は容量には無関係であるので、Si基板１０に対する密着層として作用する膜であればBST膜以外でもよい。また、上記Pt電極膜には、導電性が良好で耐酸化性に優れた高融点の他の貴金属材料、例えばAuを用いることもできる。
【００３４】
（２）図４（Ａ）（Ｂ）に示すように、BST膜２１，２３，２５、Pt電極膜２２，２４を所定回数に亘るフォトリソグラフィによりパターンニングする。すなわち、後にポートＰ１に導通するPt電極膜２２１を分離するとともに露出させ、後にポートＰ２に導通するPt電極膜２２２を露出させる。
【００３５】
（３）図５（Ａ）（Ｂ）に示すように、エポキシやポリイミド等のソルダーレジスト膜３１をスピンコートする。
【００３６】
（４）図６（Ａ）（Ｂ）に示すように、ソルダーレジスト膜３１に開口Ｈ１，Ｈ２，Ｈ３を形成する。
【００３７】
（５）図７（Ａ）（Ｂ）に示すように、スパッタリングにより、開口Ｈ１，Ｈ２，Ｈ３内およびソルダーレジスト膜３１の表面に、例えば0.1μm／1.0μm／0.1μmのTi/Cu/Tiの導体膜を成膜する。これにより開口Ｈ１，Ｈ２，Ｈ３にビア４１，４２，４３を形成する。その後、ソルダーレジスト膜３１の表面のTi/Cu/Ti膜をパターンニングすることで端子電極５１，５２，５３を形成する。
【００３８】
（６）図８（Ａ）（Ｂ）に示すように、ソルダーレジスト膜３１をさらに形成し、端子電極５１，５２，５３を露出させる。
【００３９】
（７）図９（Ａ）（Ｂ）に示すように、エッチングやドリリング等によって、基板１０に開口Ｈ６１，Ｈ６２を穿孔する。
【００４０】
（８）図１０（Ａ）（Ｂ）に示すように、開口Ｈ６１，Ｈ６２内および基板１０の第２面Ｓ２に、例えばTi/Cu/Tiの導体膜を成膜する。これにより開口Ｈ６１，Ｈ６２にSi貫通電極（through-silicon via、TSV）６１，６２を形成する。その後、基板１０の第２面Ｓ２表面の上記導体膜をＣＭＰ法等により除去する。
【００４１】
（９）図１１（Ａ）（Ｂ）（Ｃ）に示すように、基板１０の第２面Ｓ２にＣｕめっき膜を形成し、それをパターンニングすることで、基板１０の第２面Ｓ２に、薄膜インダクタTFLとして作用する導体パターン７０を形成する。
【００４２】
（１０）その後、基板１０の第２面Ｓ２に、エポキシやポリイミド等のソルダーレジスト膜３２をスピンコートすることによって、図１（Ａ）（Ｂ）（Ｃ）に示した薄膜型ＬＣ部品１０１を得る。
【００４３】
なお、図３〜図１１では、説明の都合上、単一部品の状態で図示したが、実際には、ウエハー単位で上述の処理がなされ、最終的に単一の部品（個片）に分割される。
【００４４】
《第２の実施形態》
第２の実施形態では、個別に作成した薄膜キャパシタと薄膜インダクタとを一体化した薄膜型ＬＣ部品１０２について示す。
【００４５】
図１２は薄膜型ＬＣ部品１０２の分解斜視図、図１３は薄膜型ＬＣ部品１０２の斜視図である。図１２では誘電体膜および絶縁膜の図示を省略している。
【００４６】
本実施形態の薄膜型ＬＣ部品１０２は、基板１０Ｃの第１面Ｓ１に薄膜キャパシタTFCが構成されていて、基板１０Ｌの第２面Ｓ２に薄膜インダクタTFLが構成されている。
【００４７】
本実施形態の薄膜型ＬＣ部品１０２の詳細構造と、その製造方法について、図１４〜図１６等を参照して説明する。
【００４８】
図１４（Ａ）、図１５（Ａ）、図１６（Ａ）はいずれも各工程での平面図、図１４（Ｂ）、図１５（Ｂ）、図１６（Ｂ）はいずれも各工程でのＸ−Ｘライン断面図である。
【００４９】
（１）図１４（Ａ）（Ｂ）において、基板１０Ｌは例えば高抵抗Si基板である。この基板１０の第２面Ｓ２にＣｕめっき膜を形成し、それをパターンニングすることで、薄膜インダクタTFLとして作用する導体パターン７０を形成する。
【００５０】
（２）続いて、導体パターン７０を被覆するソルダーレジスト膜３２を塗布形成する。その後、基板１０ＬにSi貫通電極（through-silicon via、TSV）６１，６２を形成する。これにより、Si貫通電極６１，６２有する薄膜インダクタTFLを構成する。
【００５１】
（３）図１５（Ａ）（Ｂ）に示すように、第１面Ｓ１にBST膜２１、Pt電極膜２２、BST膜２３、Pt電極膜２４、BST膜２５を順に形成し、ソルダーレジスト膜３１を被覆し、さらにビア４１，４２，４３を形成する。これにより、薄膜キャパシタTFCを構成する。また、基板１０Ｃに、上記ビア４１，４２と導通するSi貫通電極を形成する。
【００５２】
その後、図１４（Ａ）（Ｂ）に示した薄膜インダクタTFLが形成された基板１０Ｌと、上記薄膜キャパシタTFCが形成された基板１０Ｌとを、異方性導電膜（AFC）を介して背面同士接合する。これにより、図１５（Ａ）（Ｂ）に示した構造を得る。
【００５３】
（４）その後、図１６（Ａ）（Ｂ）に示すように、ソルダーレジスト膜３１の表面にＣｕめっき膜を形成し、それをパターンニングすることで、端子電極５１，５２，５３を形成する。
【００５４】
本実施形態のように、薄膜インダクタと薄膜キャパシタは別の基板にそれぞれ形成してから両者を接合することで、薄膜型ＬＣ部品を構成してもよい。
【００５５】
《第３の実施形態》
第３の実施形態では、薄膜型ＬＣ部品の実装構造、および薄膜型ＬＣ部品を備えた電子部品の例を示す。
【００５６】
図１７は、第３の実施形態に係る、SiP（system in a package）構造の電子部品の断面図である。この電子部品は実装基板８０の上面に半導体チップ９０やその他のチップ部品が実装されている。半導体チップ９０は、はんだボール９１によるBGA (Ball grid array)形式のパッケージであり、実装基板８０にはんだバンプを介してフェイスダウン実装される。実装基板８０上の半導体チップ９０の搭載位置に、薄膜型ＬＣ部品１０１が実装されている。すなわち、半導体チップ９０のフェイス面と実装基板８０との間隙に薄膜型ＬＣ部品１０１が配置されている。薄膜型ＬＣ部品１０１の構造は第１の実施形態で示したとおりである。半導体チップ９０のはんだボール９１は、実装前で直径２５０μｍ、実装後は直径２００μｍ程度である。したがって、薄膜型ＬＣ部品１０１の厚みが１００μｍ以下であることにより、半導体チップ９０のフェイス面と実装基板８０との間隙に薄膜型ＬＣ部品１０１を配置できる。はんだボール９１の縮小化を考慮すれば、薄膜型ＬＣ部品１０１の厚みは、７０μｍ以下であることが好ましく、さらには５０μｍ以下であることが好ましい。
【００５７】
実装基板８０の上部は封止樹脂８２で封止され、Sip構造の電子部品２０１が構成される。この電子部品２０１もはんだボール８１によるBGA (Ball grid array)形式のパッケージであり、回路基板２００に表面実装される。
【００５８】
なお、薄膜型ＬＣ部品１０１は、実装基板８０側ではなく、半導体チップ９０側に接合してもよい。
【００５９】
《第４の実施形態》
第４の実施形態では、複数の電源電圧で動作する回路を含むマイクロプロセッサに薄膜型ＬＣ部品を適用した例を示す。
【００６０】
図１８は第４の実施形態に係るマイクロプロセッサに対する平滑回路の接続構造を示す概念図である。マイクロプロセッサチップ９８は動作電源電圧の異なる複数の回路ブロックを備えている。各回路ブロックには電源電圧に応じた個別の電源回路ＰＳａ，ＰＳｂ，ＰＳｃ，ＰＳｄが形成されている。各電源回路ＰＳａ，ＰＳｂ，ＰＳｃ，ＰＳｄの平滑回路１０１ａ，１０１ｂ，１０１ｃ，１０１ｄはマイクロプロセッサチップ９８の外部に設けられ、基板上の配線パターンを介して接続される。これら平滑回路１０１ａ，１０１ｂ，１０１ｃ，１０１ｄの各々は、既に示した薄膜型ＬＣ部品である。そして、これら薄膜型ＬＣ部品は、マイクロプロセッサチップと基板との間隙に配置される。
【００６１】
《第５の実施形態》
第５の実施形態では、複数の薄膜インダクタを備える薄膜型ＬＣ部品の例を示す。
【００６２】
図１９（Ａ）（Ｂ）は第５の実施形態に係る薄膜型ＬＣ部品の回路図である。図１９（Ａ）に示す例では、４つの薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４の第１端がポートＰ１１，Ｐ１２，Ｐ１３，Ｐ１４に導通し、薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４の第２端が共通接続されてポートＰ２に導通する。薄膜キャパシタＣの両端はポートＰ２とポートＰ３に導通する。図１９（Ｂ）に示す例は、４つの薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４の第１端が共通接続されてポートＰ１に導通する点で図１９（Ａ）とは異なる。
【００６３】
図１９（Ａ）に示す構造によれば、電源回路等の回路とポートＰ１１，Ｐ１２，Ｐ１３，Ｐ１４との選択的接続によって、薄膜型ＬＣ部品の時定数を切り替えることができる。
【００６４】
図１９（Ｂ）に示す構造によれば、４つの薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４が並列接続されることにより、直流抵抗（DCR）を小さくできる。
【００６５】
《他の実施形態》
第１の実施形態では、基板１０の平面視で、薄膜インダクタTFLは、そのほぼ全体が薄膜キャパシタTFCと重なる領域に形成されている例を示したが、薄膜インダクタTFLの一部が薄膜キャパシタTFCと重なる領域に形成されていてもよい。薄膜インダクタTFLの少なくとも一部が薄膜キャパシタTFCと重なる領域に形成されていれば、薄膜キャパシタおよび薄膜インダクタの形成領域の、平面視での面積が縮小化される。
【００６６】
図１（Ａ）（Ｂ）（Ｃ）に示した例では、Si基板である基板１０の表面に導体パターン７０を直接形成したが、Si基板の表面にSiO2等の保護膜を形成し、その表面に導体パターン７０を形成してもよい。
【００６７】
第１の実施形態では、高抵抗Si基板を基板として用いた例を示したが、ガラス基板やアルミナセラミック基板等であってもよい。
【００６８】
第１の実施形態では、基板に薄膜キャパシタを先に形成し、後に薄膜インダクタを形成したが、基板への薄膜キャパシタおよび薄膜インダクタの形成順は逆であってもよい。また、薄膜キャパシタの形成工程と薄膜インダクタの形成工程の間で、基板を研磨して、その板厚を薄くしてもよい。
【００６９】
第１の実施形態では、基板（高抵抗Si基板）１０にSi貫通電極TSVを形成した。これはSi基板に貫通孔を形成し、Cuのめっき埋込によるものであるが、TSVに代えて、Si基板への不純物打ち込みによるドーピングで貫通導通路を形成してもよい。
【００７０】
第１の実施形態では、有機層間絶縁膜であるソルダーレジスト膜３１，３２を形成する例を示したが、プラズマCVD法等によって無機絶縁膜を形成してもよい。また、絶縁樹脂シートの貼付によって絶縁膜を形成してもよい。
【００７１】
以上に示した各実施形態では、本発明に係る「基板」として、半導体基板を例に挙げたが、ガラス基板やセラミック基板であってもよい。
【００７２】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。例えば、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７３】
Ｈ１，Ｈ２，Ｈ３…開口
Ｈ６１，Ｈ６２…開口
Ｌ１，Ｌ２，Ｌ３，Ｌ４…薄膜インダクタ
Ｐ１，Ｐ２，Ｐ３…ポート
Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４…ポート
ＰＳａ，ＰＳｂ，ＰＳｃ，ＰＳｄ…電源回路
Ｓ１…第１面
Ｓ２…第２面
TFC…薄膜キャパシタ
TFL…薄膜インダクタ
TSV…Si貫通電極
１０，１０Ｃ，１０Ｌ…基板
２１，２３，２５…BST膜
２２，２４…Pt電極膜
３１，３２…ソルダーレジスト膜（絶縁層）
４１，４２，４３…ビア
５１，５２，５３…端子電極
６１，６２…Si貫通電極
７０…導体パターン
８０…実装基板
８１，９１…はんだボール
８２…封止樹脂
９０…半導体チップ
９８…マイクロプロセッサチップ
１０１，１０２…薄膜型ＬＣ部品
１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ…平滑回路
２００…回路基板
２０１…電子部品
２２１，２２２…Pt電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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