(57)【要約】【課題】面積が小さく製造コストが抑制され、かつ隣接するチャネル間の相対ばらつきが小さい薄膜トランジスタおよびそれを用いた半導体装置を提供すること。【解決手段】少なくとも２つのチャネル領域を有する薄膜トランジスタであって、  基材と、  ドレインもしくはソースとなる少なくとも３つの電極と、  少なくとも２つのゲート電極と、  前記少なくとも２つのゲート電極のいずれにも接するゲート絶縁層と、  前記少なくとも２つのチャネル領域に跨がる島状の半導体層と、を有することを特徴とする薄膜トランジスタ。【選択図】  図１
2020145422.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つのチャネル領域を有する薄膜トランジスタであって、
基材と、
ドレインもしくはソースとなる少なくとも３つの電極と、
少なくとも２つのゲート電極と、
前記少なくとも２つのゲート電極のいずれにも接するゲート絶縁層と、
前記少なくとも２つのチャネル領域に跨がる島状の半導体層と、
を有することを特徴とする薄膜トランジスタ。
【請求項２】
前記島状の半導体層の平面形状が円形である請求項１に記載の薄膜トランジスタ
【請求項３】
前記薄膜トランジスタのチャネル幅のうちの最大値Ｗｍと、前記２つ以上のゲート電極間の距離のうちの最大値ｄｍが、Ｗｍ＞ｄｍの関係を有する請求項１〜２に記載の薄膜トランジスタ
【請求項４】
前記半導体層は少なくとも有機半導体、グラフェンおよびカーボンナノチューブから選ばれる１つ以上の材料を含有する請求項１〜３のいずれかに記載の薄膜トランジスタ
【請求項５】
前記半導体層は複数のカーボンナノチューブがネットワーク状に構成された形状を有する請求項１〜４のいずれかに記載の薄膜トランジスタ
【請求項６】
前記半導体層は、表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブを含有する請求項１〜５のいずれかに記載の薄膜トランジスタ。
【請求項７】
前記基材がフレキシブル性を有する請求項１〜６のいずれかに記載の薄膜トランジスタ。
【請求項８】
前記薄膜トランジスタに含まれる全てのゲート電極のうち、少なくとも２つのゲート電極が電気的に互いに独立している請求項１〜７のいずれかに記載の薄膜トランジスタ
【請求項９】
請求項１〜８のいずれかに記載の薄膜トランジスタを含む半導体装置。
【請求項１０】
請求項８に記載の薄膜トランジスタを含む半導体装置であって、
前記薄膜トランジスタのゲート電極のうち少なくとも２つの電位が、それぞれ独立に制御される半導体装置。
【請求項１１】
請求項１〜７のいずれかに記載の薄膜トランジスタを含む半導体装置であって、
前記薄膜トランジスタに含まれる全てのゲート電極のうち、少なくとも1組の隣り合う２つのゲート電極が共通の電気的配線によって接続され、
前記隣り合う２つのゲート電極の内側に挟まれた１つのドレインまたはソース電極は共通電極であって、
前記隣り合う２つのゲート電極の外側に配置される２つのドレインまたはソース電極が互いに異なる電気的配線に接続され、
前記２つのゲート電極によって制御される２つのチャネル領域に流れるオン電流が、
前記共通電極から、前記外側に配置される２つのドレインまたはソース電極に向かって流れる、または、
前記外側に配置される２つのドレインまたはソース電極から、前記共通電極に向かって流れる
半導体装置。
【請求項１２】
少なくとも２つのチャネル領域を有する薄膜トランジスタの製造方法であって、
前記薄膜トランジスタは、
基材と、
ドレインもしくはソースとなる少なくとも３つの電極と、
少なくとも２つのゲート電極と、
前記少なくとも２つのゲート電極のいずれにも接するゲート絶縁層と、
前記少なくとも２つのチャネル領域に跨がる島状の半導体層と、を有し、
前記島状の半導体層を塗布法により形成することを特徴とする薄膜トランジスタの製造方法。
【請求項１３】
前記塗布法は、前記半導体層を含む材料をインクジェット方式、ノズル塗布方式、スクリーン印刷方式、オフセット印刷方式、またはドロップキャスト塗布方式のいずれか１種によって形成する請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記基材のガラス転移温度が２００℃以下である請求項１２または１３に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、その製造方法、ならびにそれを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、非接触型のタグとしてＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）技術を用いた無線通信システムの開発が進められている。ＲＦＩＤシステムでは、リーダ／ライタと呼ばれる無線送受信機とＲＦＩＤタグとの間で、無線通信が行われる。
【０００３】
ＲＦＩＤタグは、物流管理、商品管理、万引き防止などの様々な用途での利用が期待されており、交通カードなどのＩＣカード、商品タグなど一部で導入が始まっている。ＲＦＩＤタグは、ＩＣチップと、リーダ／ライタとの無線通信するためのアンテナを有している。タグ内に設置されたアンテナが、リーダ／ライタから送信される搬送波を受信し、ＩＣチップ内の駆動回路が動作する。
【０００４】
ＲＦＩＤタグは、あらゆる商品やシーンでの使用が期待されている。そのためには製造コストの低減が必要不可欠であり、真空や高温を使用する製造プロセスから脱却し、塗布・印刷技術を用いた安価なものが検討されている。
【０００５】
例えば、ＩＣチップ内の駆動回路には、成形性に優れた有機半導体を半導体層として用いた薄膜トランジスタ（以下、ＴＦＴという）の利用が提案されている。有機半導体をインクとして利用することで、インクジェット技術等によりフレキシブル基板上に直接回路パターンを形成することが可能になる（例えば、特許文献１参照）。本技術を用いることで、いわゆるロールツーロールプロセスの適用が可能となり、製造コストを低減したＩＣチップの製造が可能となることが期待されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１８７７５０公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、塗布・印刷技術を用いたＴＦＴや、それを用いた回路パターンのサイズは、塗布・印刷技術の加工精度に依存する。そしてそのようなＴＦＴは、いわゆるシリコン半導体で形成されるトランジスタよりも面積が大きいという課題が存在する。
【０００８】
例えば、特許文献１に記載の技術では、ＴＦＴの構成要素であるドレイン電極、ソース電極をフォトリソ技術で加工・形成し、それらの間に有機半導体インクをインクジェット法により供給することで、有機半導体層を形成している。ここで、インクジェット法で形成される有機半導体層のサイズは、フォトリソ技術で加工・形成される各電極の最小加工寸法と比べて大きい。そのため、ＴＦＴ１個あたりの面積は有機半導体層の面積に依存することとなり、チップ面積が大きくなる。
【０００９】
また、一般的にＴＦＴでは、電気的な要求特性から、チャネル幅に対してチャネル長が短いものを使用することが多い。例えば、特許文献１に記載のＴＦＴでは、チャネル長が５μｍ、チャネル幅が５０μｍ〜１００μｍのものを用いている。この場合、チャネル幅とチャネル長の長さが１０倍以上の違いとなり、比較的円形に近い有機半導体層に対して無駄となる面積が大きくなる。
【００１０】
また、殊に塗布技術を用いる有機半導体においては、その半導体層の結晶性やナノワイヤにおけるネットワークの形成状態により、各半導体素子のばらつきが無機結晶系の半導体素子に比べて大きくなってしまうという課題が存在する。このため、１組の半導体素子において相対ばらつきが小さいことを利用するカレントミラー回路や差動対などの特性を安定させることが難しく、アナログ回路の設計が困難であった。
【００１１】
そこで本発明は、面積が小さく製造コストが抑制され、かつ隣接するチャネル間の相対ばらつきが小さいＴＦＴおよびそれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記の課題を鑑みてなされたものであり、
少なくとも２つのチャネル領域を有する薄膜トランジスタであって、
基材と、
ドレインもしくはソースとなる少なくとも３つの電極と、
少なくとも２つのゲート電極と、
前記少なくとも２つのゲート電極のいずれにも接するゲート絶縁層と、
前記少なくとも２つのチャネル領域に跨がる島状の半導体層と、
を有することを特徴する薄膜トランジスタである。
【発明の効果】
【００１３】
本発明により、面積が小さく、製造コストを低減し、かつ隣接するチャネル間の相対ばらつきが小さいＴＦＴ、およびＴＦＴを用いた半導体装置が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係るＴＦＴを示した模式平面図
【図２】図１に示した平面図のＡ−Ｂの断面を示した模式断面図
【図３】本発明の実施の形態２に係るＴＦＴを示した模式平面図
【図４】本発明の実施の形態３に係るＴＦＴを示した模式平面図
【図５】本発明の実施の形態４に係るＴＦＴを示した模式平面図
【図６】本発明の実施の形態５に係るＴＦＴを示した模式平面図
【図７Ａ】本発明の実施の形態に係るＴＦＴの製造方法の一例を示した模式断面図
【図７Ｂ】本発明の実施の形態に係るＴＦＴの製造方法の一例を示した模式断面図
【図８】本発明の実施の形態６に係る半導体装置を示した模式平面図
【図９】本発明の実施の形態６に係る従来の形態の半導体装置を示した模式平面図
【図１０】本発明の実施の形態７に係る半導体装置を示した模式平面図
【図１１】本発明の実施の形態８に係る半導体装置を示した模式平面図
【図１２】本発明の実施の形態９に係る半導体装置を示した模式平面図
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して、本発明を実施するための形態（以下、「実施の形態」という）を説明する。なお、図面は模式的なものである。また、本発明は以下に説明する実施の形態によって限定されるものではない。
【００１６】
なお、以下において、マルチゲートＴＦＴとは、１つの半導体層に対し複数のゲート電極および複数のチャネル領域を有する薄膜トランジスタ（ＴＦＴ）を意味する。
【００１７】
＜薄膜トランジスタ＞
（実施の形態１）
図１は、本発明の実施の形態１に係るＴＦＴを模式的に示した概略平面図であり、図２は図１で示した概略平面図のＡ−Ｂの断面を示す概略断面図である。
【００１８】
図１および図２では、ＰＥＴ（ポリエチレンテレフタラート）等からなるフィルム基材１０の上に、２つのゲート電極２００および２０１と、それらの両方に接するゲート絶縁層５０と、ソースもしくはドレインとなる３つの電極１１０、１１１および１１２と、２つのチャネル領域３００および３０１と、それらのチャネル領域に跨がる島状の半導体層４００とを有するＴＦＴが形成されている。
【００１９】
上記の如き構成とすることにより、ゲート電極２００と、ソースもしくはドレインとなる電極１１０および１１１と、半導体層４００のうちチャネル領域３００にかかる部分とから形成されるＴＦＴ（これをＴＦＴ−Ｒと称する）と、ゲート電極２０１と、ソースもしくはドレインとなる電極１１１および１１２と、半導体層４００のうちチャネル領域３０１にかかる部分とから形成されるＴＦＴ（これをＴＦＴ−Ｌと称する）とが、電極１１１を介して直列接続した形状となる。この状態は、１つの島状をなす半導体層４００でカバーされる領域に２個のＴＦＴが形成された状態である。つまり、本実施の形態１にかかるＴＦＴは、２個のＴＦＴの集合体であるといえる。
【００２０】
本実施の形態１によれば、２個のＴＦＴがそれぞれ独立して島状半導体層を有する場合に比べ、ＴＦＴを形成するために必要な面積がほぼ半分で済む。その結果、チップ面積の縮小や、製造コストの低減が可能となる。
【００２１】
ここで、図１に示したように、面積効率の観点からは、半導体層４００は、各チャネル領域における幅方向の両端部（チャネル領域３００と電極１１０との境界、チャネル領域３００と電極１１１との境界、チャネル領域３０１と電極１１１との境界、およびチャネル領域３０１と電極１１２との境界）を全て包含することが好ましい。また、ソース電極とドレイン電極の間にある半導体層のうち、ゲート電極により導電状態が制御されない領域が存在するとリーク電流の増加等が懸念される。そこで、そのリーク電流を抑制するためには、ゲート電極２００および２０１は、その平面形状が、島状の半導体層４００から少なくとも２方向に突き出した形状であることが望ましい。
【００２２】
本実施の形態１では、ゲート電極がチャネル領域に対して基板側に存在する、いわゆるボトムゲート構造を示したが、所望の特性や効果が得られる限りにおいては、ゲート電極がチャネル領域に対して基板と反対側に存在する、いわゆるトップゲート構造でも良い。また、同様に、本実施の形態１では、半導体層がソース電極およびドレイン電極に対して基板と反対側で接する、いわゆるボトムコンタクト型の構成を示したが、所望の特性や効果が得られる限りにおいては、半導体層がソース電極およびドレイン電極に対して基板側に存在する、いわゆるトップコンタクト型の構成でも良い。
【００２３】
ＴＦＴ−ＲとＴＦＴ−Ｌとは必ずしも直列接続である必要は無く、２つのＴＦＴの間に配置した電極１１１を他の配線に接続し、２つのＴＦＴを並列接続とした構成であってもよい。
【００２４】
本実施の形態１におけるゲート電極の数は２つであり、ドレインもしくはソースとなる電極の数は３つであるが、それらの電極の数を増やしても良い。例えば、ゲート電極の数を３つ（またはそれ以上）、ドレインもしくはソースとなる電極の数を４つ（またはそれ以上）とすることで、３つ（またはそれ以上）のＴＦＴが含まれる構成としてもよい。
【００２５】
それぞれのゲート電極の電気的接続については特に限定しないが、ＴＦＴの制御性と回路への適用性の観点から、電気的に独立していることが望ましい。２つ以上の電極が電気的に独立していることは、ばらつきの小さい複数のＴＦＴチャネルを個別に制御できるという観点から特に望ましい。また、３個以上のゲート電極を含むＴＦＴにおいて、一部のゲート電極を電気的に接続してチャネルを並列接続とし、それ以外の電極を電気的に独立させることで、電気的に独立したゲート電極がそれぞれ形成するチャネル幅の総和によるサイズ比率を持った、ＴＦＴの対を得ることができる。このＴＦＴ対の電気的特性はサイズ比率に比例するため電気的特性の制御が容易であり、殊にカレントミラー回路などに代表される、電流比を用いる回路構成において特性の良好な回路を形成できる。
【００２６】
島状の半導体層４００の平面形状は、円形であることが好ましい。後述のように、島状の半導体層は、ＴＦＴの製造コストを削減する観点から、いわゆる塗布・印刷法を用いて形成することが望ましい。さらに、半導体層を形成するために使用される材料の使用量を最小限に抑制するためには、ＴＦＴなどの素子を形成する部分にのみ半導体層を塗布・印刷することが好ましい。かかる観点から、インクジェット法が特に好ましく用いられる。そして、半導体層の平面形状が円形であることは、インクジェット法での形成に特に適した構成である。
【００２７】
なお、ここでいう円形は真円形状に限られるものではない。すなわち、半導体層の平面形状は、半導体インクの液滴の平面投影形状に近ければ、真円形状でなくても構わない。半導体インクの液滴の自由落下により半導体層が形成されることから、当該液滴の平面投影形状は常に真円となるとは限らない。そこで、プロセスとしての再現性が良好であり、形状や特性のばらつきが所望の範囲である限りにおいては、真円から崩れた円形であることは何ら問題ない。
【００２８】
本実施の形態１において、ゲート電極、ソース電極およびドレイン電極に用いられる材料は、一般的に電極として使用されうる導電材料であればいかなるものでもよい。例えば、酸化錫インジウム（ＩＴＯ）、金、銀、銅、アルミニウム、ポリシリコン、導電性ポリマー、炭素材料などが挙げられる。これらの電極材料は、単独で用いてもよいが、複数の材料を積層または混合して用いてもよい。
【００２９】
本実施の形態１では、基材としてＰＥＴからなるフィルムを例示したが、基材は、少なくとも電極系が配置される面が絶縁されていればいかなる材質のものでもよい。例えば、シリコンウエハ、ガラス、ポリイミドなどが挙げられる。また、基材は、複数の材料が積層されたものであってもよい。なお、ロールツーロール等の安価な製造プロセスへの適用を踏まえると、基材はフィルム等のフレキシブル性に優れたものの方が好ましく、更に絶縁性や保護性など所望の機能性・特性が確保できる限りにおいては、極力薄いことが好ましい。
【００３０】
本実施の形態１において、ゲート絶縁層に含まれる材料は、所望の絶縁性が得られる限りにおいて、特に限定されない。例えば、酸化シリコン、アルミナ、ポリイミドなどが挙げられる。ロールツーロール等の安価な製造プロセスへの適用を踏まえ、塗布法や印刷法などに適用可能な材料である方が好ましい。
【００３１】
本実施の形態１において、半導体層４００に含まれる材料は、所望の電気的特性が得られ、安価な製造プロセスが適用可能で、加工性に優れる限りにおいては特に限定されない。中でも、半導体層に含まれる材料が、有機半導体、グラフェンおよびカーボンナノチューブ（ＣＮＴ）から選ばれる１つ以上であることが、高い電気的特性を実現し、且つ塗布による形成が容易となる点で、より好ましい。特に、ＣＮＴが好ましく、ＣＮＴそのものの分散性といった加工性の観点から、表面の少なくとも一部に共役系重合体が付着したＣＮＴがいっそう好ましい。
【００３２】
また、複数のＣＮＴがネットワーク状に構成されることで、単体のＣＮＴを製造・配置することや複数のＣＮＴを配向させる場合に比べて、電気的特性と製造の簡便さを両立できることから、より好ましい。複数のＣＮＴがネットワーク状に構成される様子は、原子間力顕微鏡（ＡＦＭ）や透過電子顕微鏡（ＴＥＭ）により観察することができる。
【００３３】
更に、ＣＮＴは、ＴＦＴの特性ばらつきを抑制する点、および、複数のチャネル間に跨るリーク電流経路を抑制する点から、半導体型ＣＮＴを８０重量％以上含むことがより好ましい。さらに好ましくは、半導体型ＣＮＴを９０重量％以上含むことであり、特に好ましくは、半導体型ＣＮＴを９５重量％以上含むことである。
【００３４】
以上説明した本実施の形態１に係るＴＦＴは、２つのチャネル領域に跨がる島状の半導体層４００を有するため、ＴＦＴ−ＲとＴＦＴ−Ｌとで半導体層が共通化される。そのため、ＴＦＴ−ＲとＴＦＴ−Ｌとがそれぞれ独立した半導体層を有する場合と比べて、半導体層に起因するＴＦＴ間の特性ばらつきが減少する。また、ＴＦＴ−ＲとＴＦＴ−Ｌとの物理的な距離が近いことから、半導体層以外に起因するＴＦＴ特性のばらつきが減少する。結果として、電気的特性の相互ばらつきが少ないＴＦＴを形成することが可能となる。
【００３５】
本実施の形態１に係るＴＦＴを、半導体回路の中でアナログ回路といわれる回路への適用することにより、回路としての動作安定性や、歩留まり向上につなげることも可能となる。より具体的には、例えば、カレントミラー回路の基準電流生成部と電流ミラー部のＴＦＴを同一の島状の半導体層内とすることや、差動増幅回路の差動入力部に使用するＴＦＴを同一の島状の半導体層内とすることなどが挙げられる。
【００３６】
（実施の形態２）
図３は、本発明の実施の形態２に係るＴＦＴを模式的に示した概略平面図である。この実施の形態２に係るＴＦＴは、ゲート電極２０１の幅が実施の形態１の場合に比べて小さいこと、およびソースもしくはドレインとなる電極の１つである電極１１２の、ゲート電極が走る方向の幅が小さいこと以外は、実施の形態１に係る構成と同様である。かかる構成により、本実施の形態２におけるＴＦＴ−Ｌのチャネル長およびチャネル幅は、実施の形態１におけるものとは異なる。このように、本発明の効果を得られる限りにおいて、２つのＴＦＴを構成する各要素の形状、チャネル長、チャネル幅等が異なっていても良い。
【００３７】
（実施の形態３）
図４は、本発明の実施の形態３に係るＴＦＴを模式的に示した概略平面図である。この実施の形態３に係るＴＦＴは、ソースもしくはドレインとなる電極１１０の、ゲート電極が走る方向の幅が小さいこと以外は図１と同様の構成である。
【００３８】
ＴＦＴ−Ｒのチャネル幅は、ゲート電極２００と電極１１０の接触面の長さと、ゲート電極２００と電極１１１の接触面の長さとのうち小さい方の値となる。本実施の形態３の場合は、電極１１０とゲート電極２００が接している辺の長さとなる。
【００３９】
半導体層４００の平面上の大きさは、チャネル幅のうちの最大値（最大チャネル幅Ｗｍ）に応じた大きさとすることが望ましい。本実施の形態３では、半導体層４００の平面上の大きさは最大チャネル幅Ｗｍを覆い尽くすことができる範囲で、かつ大きすぎることがない、適度な大きさである。
【００４０】
２つのゲート電極間の距離のうちの最大値（最大距離ｄｍ）は、最大チャネル幅Ｗｍより小さいことが好ましい。これにより、同一の島状の半導体層４００内に所望のＴＦＴを含めることが可能となり、ＴＦＴ面積の縮小によるチップ面積の縮小および製造コストの低減が可能となる。
【００４１】
（実施の形態４）
図５は、本発明の実施の形態４に係るＴＦＴを模式的に示した概略平面図である。この実施の形態４は、ゲート電極２０１が折れ曲がりを有する場合以外は実施の形態３に係る構成と同様である。本実施の形態４では、折れ曲がりを有するゲート電極２０１を含む側のＴＦＴ（ＴＦＴ−Ｌ）の最大チャネル幅Ｗｍは、図５中に示したように、チャネル領域３０１の左右の端部の長さのうち短い側（電極１１１もしくは電極１１２がそれぞれチャネル領域３０１と接する辺の長さの総和のうち短い側）となる。なお、図５に示した例では、ゲート電極２０１が直角の折れ曲がりを有する場合を述べたが、直角に限定されるものではなく、所望の電気的特性や形状が得られる限りにおいてはその折れ曲がりの角度は限定しないとともに、折れ曲がり箇所の数も特に限定はしない。また、折れ曲がりは直線による角に限定されず、円弧やサイクロイド曲線状であってもよい。
【００４２】
（実施の形態５）
図６は、本発明の実施の形態５に係るＴＦＴを模式的に示した概略平面図である。この実施の形態５は、ゲート電極２００および２０１、ソースもしくはドレインとなる電極１１０、１１１および１１２、ならびに島状の半導体層４００の形状が異なる以外は実施の形態１と同様の構成である。
【００４３】
本実施の形態５では、ゲート電極２００と２０１が共に折れ曲がりを有し、また、半導体層４００が楕円形状を有する。ＴＦＴ−ＲとＴＦＴ−Ｌとを比較すると、チャネル幅はＴＦＴ−Ｌの方が長い。したがって最大チャネル幅Ｗｍは図６に図示されるとおりとなる。一方、上記２つのＴＦＴのチャネル間の距離は、図６にｄｍで示した箇所が最大値となる。よって本実施の形態５に係るＴＦＴはＷｍ＞ｄｍの関係を有し、面積効率が良く、結果チップ面積が小さく、製造コストが低減された半導体装置の提供が可能となる。なお、本実施の形態５では、ゲート電極が２個でＴＦＴが２つ配置された場合を示したが、ゲート電極が３つ以上存在する場合であっても、それぞれのゲート電極が独立して所望の形状をとれば良く、それぞれのゲート電極同士の相関関係は特に限定しない。
【００４４】
また半導体層４００については、図面上下方向に楕円の長軸がある場合を示したが、ゲート電極やソース・ドレイン電極の形状、半導体層の塗布・印刷方法などにより適切な方法にて所望の範囲に半導体層が形成される限りにおいては、材料や形成方法は特に限定しないが、ＴＦＴのチャネルとなる領域をカバーし、円形に準じる形とすることで、製造コストの低減と半導体層の効率使用が実現できることから、より好ましい。
【００４５】
（実施の形態６）
図８（ａ）は、本発明の実施の形態６に係る半導体装置のレイアウトを模式的に示した概略平面図である。図８（ｂ）は本構成を回路図で示したものである。
【００４６】
この実施の形態６は、それぞれ２個のゲート電極と３個のソースまたはドレインとなる電極を有するマルチゲートＴＦＴを２個用いてＮＡＮＤゲートを構成したものである。２個のＴＦＴは、それぞれｐ型ＴＦＴ５００、ｎ型ＴＦＴ５１０であり、ＣＭＯＳ回路を構成する。ｐ型ＴＦＴ５００における２個のゲート電極は、互いに独立した電位を有する。ｎ型ＴＦＴ５１０においても同様に、２個のゲート電極は、互いに独立した電位を有する。
【００４７】
ｐ型ＴＦＴ５００およびｎ型ＴＦＴ５１０を同一基板上に作製する方法は特に限定しないが、例として半導体材料に直接不純物を加える方法、イオン注入やドーピングペーストにより不純物を注入・拡散する方法、オーバーコート材によりチャネル領域を覆ってキャリアとなる材料を導入する方法が知られている。特にオーバーコート材によるキャリア導入を行うことは、低温プロセスを適用しやすい点、真空プロセスが不要になる点などから、ロールツーロールへの適用が容易となり、より好ましい。
【００４８】
本実施の形態６では、ＴＦＴ２個と配線との接続により半導体装置が構成されている点、およびｐ型ＴＦＴとｎ型ＴＦＴを同一基材上に形成する点を除いては、実施の形態１と同様である。ＴＦＴの構成は、実施の形態２〜５のいずれかに示す形態であってもよい。また、所望の電気的特性を確保できる限りにおいては、ゲート電極、ソースまたはドレインとなる電極の形状は限定されない。
【００４９】
ｐ型ＴＦＴ５００において、片方のゲートは入力１である配線５３０に接続され、もう片方のゲートは入力２である配線５３１に接続される。入力１および入力２の配線はそれぞれ独立した電位により制御される。３個のドレインまたはソースとなる電極のうち、２つのゲート電極に挟まれる１つのドレイン電極は２個のチャネルの共通端子であり、出力である配線５３６に接続される。その他２個のソース電極は、どちらも電源である配線５４０に接続される。
【００５０】
ｎ型ＴＦＴ５１０において、片方のゲートは入力１である配線５３０に接続され、もう片方のゲートは入力２である配線５３１に接続される。入力１および入力２の配線はそれぞれ独立した電位により制御される。３個のドレインまたはソースとなる電極のうち、１つのドレイン電極は出力である配線５３６に接続される。２つのゲート電極に挟まれる１つのソースまたはドレインとなる電極は２個のチャネルの共通端子であって、出力側チャネルのソース、ＧＮＤ側チャネルのドレインとなる。残りの１つのソース電極はＧＮＤである配線５４５に接続される。
【００５１】
上記の如き構成とすることにより、ｐ型ＴＦＴチャネル２個の並列接続およびｎ型ＴＦＴチャネル２個の直列接続を有する、２入力１出力のＮＡＮＤゲート回路が形成される。
【００５２】
図９（ａ）は、従来の方式との比較のために、図８（ａ）と電気的に同等となる回路を１つのゲート電極と２つのソースまたはドレインとなる電極のみを持つシングルゲートＴＦＴを用いて形成したレイアウトを模式的に示した概略平面図である。回路図は図９（ｂ）であり、これはマルチゲートＴＦＴを用いた場合の図８（ｂ）と同一である。図９（ａ）に示す従来の形態においては、ｐ型半導体層とｎ型半導体層がそれぞれ２個ずつ配置され、ｐ型ＴＦＴ５０１と５０２のソース電極はどちらも電源電極５４１に、ドレイン電極はどちらも出力電極５３７に接続され、ｎ型ＴＦＴ５１１のソース電極はＧＮＤ電極５４６に、ｎ型ＴＦＴ５１２のドレイン電極は出力電極５３７に接続される。ｎ型ＴＦＴ５１１のドレイン電極とｎ型ＴＦＴ５１２のソース電極は共通端子として配線５３８に接続される。したがって、ｐ型ＴＦＴ５０１、５０２のソース電極およびドレイン電極は並列の構成に、ｎ型ＴＦＴ５１１、５１２のソース電極およびドレイン電極は直列の構成になる。
【００５３】
ここで、図８（ａ）と図９（ａ）は論理的に等価な回路構成であるが、本例おけるＴＦＴと周辺の配線を合わせた面積は、図８（ａ）では図９（ａ）の半分以下となり、マルチゲートＴＦＴを用いることで回路面積を大きく削減することができる。また、半導体層そのものの面積も半分となることから、基材や半導体層の材料コストを大きく低減できる。さらに、集積化による半導体装置の取れ数の増加、製造装置の小型化などの観点からも、マルチゲートＴＦＴを用いた回路構成が有利である。さらに、直列接続においては共通電極の配線引き回しが不要になるため、配線レイアウトの設計自由度を高める観点からも好ましい。
【００５４】
本実施の形態６ではＮＡＮＤ回路の例を示したが、半導体装置中の少なくとも１つ以上のＴＦＴが２個以上のゲート電極と３個以上のソースまたはドレイン電極を含み、かつゲート電極のうち少なくとも２つの電位が、それぞれ独立に制御される限りにおいて、回路構成は特に限定されない。例えば、ＮＯＲ回路やインバータ回路、クロックドインバータ回路、フリップフロップ回路、およびその複合ゲートなどが挙げられる。
【００５５】
なお、本実施の形態６について、入出力電極の例として、電源配線、ＧＮＤ配線、入力１、入力２、出力の端子を挙げたが、回路として所望の電気的特性が得られる限りにおいて、各入出力電極の接続先は限定されるものではない。例えば、電源配線、ＧＮＤ配線はそれぞれＧＮＤ配線、負電源配線と置き換えることもできる。
【００５６】
（実施の形態７）
図１０（ａ）は本発明の実施の形態７に係る半導体装置のレイアウトを模式的に示した概略平面図である。また、図１０（ｂ）は本形態の半導体装置および周辺回路の回路図であり、カレントミラー回路５９０が本実施の形態７に係る半導体装置、すなわち図１０（ａ）の半導体装置と対応する。電源ライン６００、電流源６０１、負荷ＲＬ６０２は、本実施の形態７に係る半導体装置を制御する周辺回路部品である。
【００５７】
この実施の形態７は、２個のゲート電極と、３個のソースまたはドレインとなる電極とを有するｐ型ＴＦＴを用いて、１出力のカレントミラー回路を構成したものである。
【００５８】
本実施の形態７では、ＴＦＴ２個と配線との接続により半導体装置が構成されていることを除いては、実施の形態１と同様である。ＴＦＴの構成はこれに限定されるものではなく、実施の形態２〜５のいずれかに示す形態であってもよい。
【００５９】
ｐ型ＴＦＴ５０３において、１組の隣り合う２個のゲート電極は、共通の電気的配線である配線５８０により電気的に接続されている。２つのゲート電極間に挟まれるソース電極は共通電極である。なお、共通電極とは、１つの電気的配線によって、ＴＦＴのチャネル２個以上のソースまたはドレイン電極を兼ねる電極である。両チャネルの外側の２個のドレイン電極は互いに異なる電気的配線に接続されている。また、そのうち一方のドレイン電極は、ダイオード接続を構成するために層間ビア５５０を通じてゲート電極の配線に接続される。
【００６０】
上記の如き構成とすることにより、ｐ型ＴＦＴチャネル２個を用いたカレントミラー回路となる。このカレントミラー回路の共通電極を電源配線５４２に接続、ダイオード接続側のドレイン電極を入力である配線５７０を介して電流源６０１に接続し、出力である配線５７１を負荷６０２を介してＧＮＤ配線に接続することで、電流源６０１の電流が負荷電流にミラーリングされる。この時のＴＦＴのオン電流５６０は、ＴＦＴのチャネル２か所において、共にソース電極からドレイン電極、すなわち共通ソース電極から外側のドレイン電極に向かって流れる。
【００６１】
本実施の形態７で示したカレントミラー回路や、差動対回路のように、２個のチャネルの相対ばらつきが小さい必要がある回路を作製する際には、マルチゲートＴＦＴ上の複数のチャネルを使用することが、半導体層の粒子径、膜厚、ネットワーク構造に起因するばらつきや、チャネル長、チャネル幅に代表される加工精度の位置的なばらつきを抑制する観点から好ましい。
【００６２】
本実施の形態７ではｐ型ＴＦＴチャネル２個を用いたカレントミラー回路の例を示したが、ｎ型ＴＦＴを用いても同様のカレントミラー回路を構成することができる。この場合、ＴＦＴのチャネルを流れるオン電流の向きはｐ型ＴＦＴの場合とは逆になり、ドレイン電極からソース電極、すなわち外側のドレイン電極から共通ソース電極に向かって流れる。
【００６３】
（実施の形態８）
図１１（ａ）は本発明の実施の形態８に係る半導体装置のレイアウトを模式的に示した概略平面図である。また、図１１（ｂ）は本実施の形態８に係る半導体装置および周辺回路の回路図であり、カレントミラー回路５９１が本実施の形態８に係る半導体装置、すなわち図１１（ａ）の半導体装置と対応する。電源ライン６０３、電流源６０４、負荷ＲＬ６０５〜６０６は、本実施の形態８に係る半導体装置を制御する周辺回路部品である。
【００６４】
この実施の形態８は、６個のゲート電極と、７個のソースまたはドレインである電極を有するｐ型マルチゲートＴＦＴ５０４とを用いて、２出力のカレントミラー回路を構成したものである。
【００６５】
本実施の形態８では、カレントミラー元になるＴＦＴのチャネルとカレントミラー先となるＴＦＴのチャネルとが、それぞれチャネル２個分の並列接続となること、カレントミラー先が２個の出力となることを除いては、実施の形態７と同様である。
【００６６】
ｐ型ＴＦＴ５０４において、６個のゲート電極は全て配線５８１により電気的に接続されており、隣り合う２つのゲート電極間に挟まれるドレインまたはソースとなる電極はそれぞれ共通電極である。ドレインとなる共通電極は３個あり、それぞれ入力となる配線５７２、出力１となる配線５７３、出力２となる配線５７４に接続される。これらのドレイン電極は互いに直接接続されておらず、電気的に独立である。また、入力となる配線５７２に接続されるドレイン電極は、ダイオード接続を構成するために層間ビア５５１を通じてゲート電極の配線５８１にも接続される。
【００６７】
ソースとなる電極は、共通電極として２個とチャネルの両外側に単独で２個、合わせて４個あり、全て電源配線５４３に接続される。
【００６８】
上記の如き構成とすることにより、ｐ型ＴＦＴチャネル６個を用いたカレントミラー回路となる。入力である配線５７２を電流源に接続し、出力１、出力２である配線５７３、５７４を、それぞれ負荷６０５、６０６を介してＧＮＤ配線に接続することで、電流源６０４の電流が負荷電流にミラーリングされる。この時のＴＦＴのオン電流５６１は、ＴＦＴのチャネル２か所において、共にソース電極からドレイン電極、すなわち共通ソース電極から外側のドレイン電極に向かって流れる。
【００６９】
本実施の形態８ではｐ型ＴＦＴチャネル６個を用いたカレントミラー回路の例を示したが、ｎ型ＴＦＴを用いても同様のカレントミラー回路を構成することができる。この場合、ＴＦＴのチャネルを流れるオン電流の向きはｐ型ＴＦＴの場合とは逆になり、ドレイン電極からソース電極、すなわち外側のドレイン電極から共通ソース電極に向かって流れる。
【００７０】
（実施の形態９）
図１２（ａ）は本発明の実施の形態９に係る半導体装置のレイアウトを模式的に示した概略平面図である。また、図１２（ｂ）は本実施の形態９に係る半導体装置および周辺回路の回路図であり、カスコード型のカレントミラー回路５９２が本実施の形態９に係る半導体装置、すなわち図１２（ａ）の半導体装置と対応する。電源ライン６０７、電流源６０８、負荷ＲＬ６０９は、本形態の半導体装置を制御する周辺回路部品である。この実施の形態９は、４個のゲート電極と、５個のソースまたはドレイン電極を有するｐ型マルチゲートＴＦＴ５０５とを用いて、１出力のカスコード型のカレントミラー回路を構成したものである。
【００７１】
本実施の形態９では、カレントミラー元になるＴＦＴのチャネルとカレントミラー先となるＴＦＴのチャネルが、それぞれチャネル２個分の直列接続であることを除いては、実施の形態７と同様である。
【００７２】
ｐ型ＴＦＴ５０５において、４個のゲート電極のうち、外側の２本は配線５８２により電気的に接続されており、内側の２本は配線５８３により電気的に接続される。
【００７３】
内側の配線５８３に接続される２つの隣り合うゲート電極間に挟まれるソース電極は共通電極であり、電源配線５４４に接続される。外側のゲート電極と内側のゲート電極に挟まれる電極２つはそれぞれ共通電極であり、内側のゲート電極が作るチャネルのドレイン電極と、外側のゲート電極とが作るチャネルのソース電極である。これらの２つの電極は電気的に独立しており、異なる電位を持つ。このうち、カレントミラー元となる側は、ダイオード接続を構成するため、配線ビア５５３および配線５８３を通じて内側の２個のゲート電極に接続される。
【００７４】
最も外側にある２つの電極は、それぞれ外側のゲート電極が作るチャネルのドレイン電極であり、カレントミラー元となる側の電極は入力配線５７５に、カレントミラー先となる側の電極は出力配線５７６に接続される。また、カレントミラー元となる側の電極は、ダイオード接続を構成するため、配線ビア５５２および配線５８２を通じて外側の２個のゲート電極に接続される。
【００７５】
上記の如き構成とすることにより、ｐ型ＴＦＴチャネル４個を用いたカスコード型のカレントミラー回路となる。入力となる配線５７５を電流源に接続し、出力となる配線５７６を負荷を介してＧＮＤ配線に接続することで、電流源の電流が負荷電流にミラーリングされる。この時のＴＦＴのオン電流５６２は、内側のＴＦＴチャネル２か所において、共にソース電極からドレイン電極、すなわち共通ソース電極から外側のドレイン電極に向かって流れる。
【００７６】
本実施の形態９ではｐ型ＴＦＴチャネル４個を用いたカレントミラー回路の例を示したが、ｎ型ＴＦＴを用いても同様のカレントミラー回路を構成することができる。この場合、ＴＦＴのチャネルを流れるオン電流の向きはｐ型ＴＦＴの場合とは逆になり、ドレイン電極からソース電極、すなわち外側のドレイン電極から共通ソース電極に向かって流れる。
【００７７】
＜薄膜トランジスタの製造方法＞
次に、本発明の実施の形態に係るＴＦＴの製造方法について、実施の形態１に係る半導体装置を製造する方法を例にして、図７を用いて詳細に説明する。
【００７８】
まず、図７（ａ）に示すように、ＰＥＴフィルムからなる基材１０に、ゲート電極２００およびゲート電極２０１となる、例えば金属を成膜し、レジスト塗布、露光、現像、エッチングと、いわゆるフォトリソプロセスを用いて、所望の形状に加工する。なお、ゲート電極２００およびゲート電極２０１の材料や成膜方法、フォトリソの各工程の詳細条件は、所望の形状が得られる限りにおいては、特に限定しない。
【００７９】
次に、図７（ｂ）に示すように、ゲート絶縁層５０となる絶縁膜を成膜する。ゲート絶縁層５０においても、特に材料・成膜方法は問わないが、例えば、塗布による成膜を行うことで、安価に製造できるメリットを有する。なお、ゲート絶縁層５０は、半導体素子部のみ残るように、例えばフォトリソプロセスを用いて加工してもよいし、加工せず、全面にゲート絶縁層が残ったままとしてもよい。ただし、本製造方法例では省略するが、いずれかの工程において、ゲート電極２００およびゲート電極２０１への電気的接続を行うための工程は必要となる。
【００８０】
続いて、図７（ｃ）に示すように、ソース電極もしくはドレイン電極１１０、１１１、１１２を成膜し、例えば、前述のフォロリソプロセスを用いて、所望の形状に加工する。ここでも、例えば、電極材料として塗布可能な材料を用いることで、より安価に製造できるメリットを有するが、材料、成膜方法、加工方法は、所望の形状および特性が得られる限りにおいては、特に限定しない。
【００８１】
次に、図７（ｄ）に示すように、半導体層を形成する。なお、半導体層は、塗布法により形成することで形成すべき領域にのみ半導体層を形成することが可能となる。塗布法としては、具体的にはインクジェット方式、ノズル塗布方式、スクリーン印刷方式、オフセット印刷方式、ドロップキャスト塗布方式が挙げられるが、特定の領域に、必要最低限の半導体層の領域を形成するにあたっては、インクジェット方式が好ましい。
【００８２】
インクジェット法による半導体層の形成を行う場合、半導体層の塗布・印刷は、必要に応じて溶媒などを追加した半導体材料を含む半導体インクをインクジェットヘッドから吐出することにより行う。この際、吐出された半導体インクは、着地する地点の表面エネルギーや半導体インクの粘度、インクジェットヘッドの動作スピードなど様々な要素により形状が変化することとなる。製造プロセスの制御性の観点からは、半導体層の形状はＴＦＴ間において比較的均一であることが望ましく、半導体インクの着地によって形成される半導体層は半導体インクの液滴の平面投影形状に近いことが好ましい。
【００８３】
本製造方法の例ではソース電極やドレイン電極を形成した後に半導体を形成しているが、ソース電極やドレイン電極を形成する前に半導体層を形成してもよく、この順序は特に限定しない。
【００８４】
製造プロセスの温度は特に限定されるものではないが、形成される薄膜トランジスタにおいて所望の電気的特性や形状が得られる限りにおいては、ロールツーロールや塗布プロセスの適用容易性という観点から、できる限り低温であることが望ましい。特にプロセス温度を２００℃以下とすることで、ＰＥＴやＰＰ（ポリプロピレン）などの安価でフレキシブル性の高い基材を適用することが可能となる。なお、ここでの製造プロセスの温度とは、製造時に基材および薄膜トランジスタが形成される領域における最高温度を指す。また、基材のガラス転移温度が２００℃以下であることが好ましい。前記ガラス転移温度は、熱機械分析（ＴＭＡ）法によって分析される。
【００８５】
以上により、本発明の実施の形態１に示した構成でのＴＦＴや、そのＴＦＴを用いたチップの製造が可能となり、ＴＦＴ面積が小さいことによりチップ面積が小さく、安価な製造コストで高機能あるいは高性能な回路を実現できる。
【実施例】
【００８６】
以下、本発明の実施例の一つを具体的に示す。なお、本発明は下記実施例に限定されるものではない。
【００８７】
＜実施例１＞
（１）半導体溶液の作製
純度が９５％のＣＮＴ１（ＣＮＩ社製、単層ＣＮＴ）を１．５ｍｇと、ドデシル硫酸ナトリウム（和光純薬工業社製）を１．５ｍｇとを、３０ｍｌの水中に加え、氷冷しながら超音波ホモジナイザーを用いて、出力を２５０Ｗとして３時間超音波撹拌し、溶媒に対するＣＮＴ複合体濃度が０．０５ｇ／ｌのＣＮＴ複合体分散液を得た。得られたＣＮＴ複合体分散液を、遠心分離機（日立工機社製、ＣＴ１５Ｅ）を用いて、２１０００Ｇで３０分間遠心分離した後、上澄みの８０体積％を取り出すことによって半導体溶液Ａを得た。
【００８８】
（２）ゲート絶縁層材料の作製
メチルトリメトキシシラン（以下、ＭＴＭＳｉという）を６１．２９ｇ（０．４５ｍｏｌ）、β−（３，４−エポキシシクロヘキシル）エチルトリメトキシシラン（以下、β−ＥｐＥＴＭＳｉという）を１２．３１ｇ（０．０５ｍｏｌ）、およびフェニルトリメトキシシラン（以下、ＰｈＴＭＳｉという）を９９．１５ｇ（０．５ｍｏｌ）用いて、２０３．３６ｇの容量の沸点が１７０℃のプロピレングリコールモノブチルエーテルに溶解させた。これに、水を５４．９０ｇ、リン酸を０．８６４ｇ、撹拌しながら加えた。得られた溶液を、バス温を１０５℃として２時間加熱し、内温を９０℃まで上昇させて、主として副生するメタノールからなる成分を留出した。次に、バス温を１３０℃として２．０時間加熱し、内温を１１８℃まで上昇させて、主として水とプロピレングリコールモノブチルエーテルからなる成分を留出せしめた後、室温まで冷却し、固形分濃度が２６．０質量％のゲート絶縁層材料Ａを得た。
【００８９】
（３）半導体素子の作製
本例では、実施の形態１で示したように、２個のゲート電極および３個のソースまたはドレインとなる電極を含み、１チャネルあたりＬ／Ｗ＝１０／１２００ｕｍとなるマルチゲートＴＦＴを作製した。
【００９０】
厚さ１ｍｍのガラス製基板を用い、抵抗加熱法により、厚さ１００ｎｍのアルミニウム薄膜を真空蒸着した。その上にフォトレジスト（商品名「ＬＣ１００−１０ｃＰ」、ローム・アンド・ハース（株）製）をスピンコート塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分加熱乾燥した。作製したフォトレジスト膜をパラレルライトマスクアライナー（キヤノン（株）製ＰＬＡ−５０１Ｆ）を用いて、マスクを介してパターン露光した後、２．３８重量％水酸化テトラメチルアンモニウム水溶液であるＥＬＭ−Ｄ（商品名、三菱ガス化学（株）製）で３０秒間撹拌しながら現像し、次いで水で３０秒間洗浄した。その後、混酸（商品名ＳＥＡ−５、関東化学（株）製）で６分間エッチング処理した後、水で３０秒間洗浄した。ＡＺリムーバ１００（商品名、ＡＺエレクトロニックマテリアルズ（株）製）に２分間浸漬してレジストを剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥することでゲート電極を形成した。
【００９１】
その後、ゲート絶縁層となるゲート絶縁層材料Ａを基板上に滴下し、スピンコーターで２００ｒｐｍ／５秒間回転の後、７００ｒｐｍ／１５秒間回転させることにより均一に塗布し、一定の熱処理を加えるアニール処理を加えることで絶縁層を硬化させ、厚さ３５０ｎｍのゲート絶縁層を得た。更に、パラレルライトマスクアライナーを用いて、マスクを介してパターン露光した後、所定の位置のゲート絶縁層をＥＬＭ−Ｄで４０秒ディップ現像し、水で３０秒洗浄することでコンタクトホール部分の電極を露出させた。
【００９２】
次に、抵抗加熱法により、厚さ６０ｎｍの金薄膜を真空蒸着した。その上にフォトレジストをスピンコート塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分加熱乾燥した。作製したフォトレジスト膜を、パラレルライトマスクアライナーを用いて、マスクを介してパターン露光した後、自動現像装置（滝沢産業（株）製ＡＤ−２０００）を用いてＥＬＭ−Ｄで３０秒間撹拌しながら現像し、次いで水で３０秒間洗浄した。その後、ＡＵＲＵＭ−３０２（商品名、関東化学（株）製）で６分間エッチング処理した後、水で３０秒間洗浄した。ＡＺリムーバ１００に２分間浸漬してレジストを剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥することでソース電極、ドレイン電極を形成した。
【００９３】
次に、ＣＮＴを含む半導体溶液Ａ  １μＬをインクジェット法によりソース電極とドレイン電極の間に滴下し、３０℃で１０分風乾した後、ホットプレート上で窒素気流下、１５０℃、３０分の熱処理を行い、ｐ型ＦＥＴの半導体層およびｎ型ＦＥＴの半導体層を形成した。
【００９４】
以上の工程を経て、２個のゲート電極と、３個のソースまたはドレインとなる電極とを含む半導体素子を同一条件で３基板、合計２１対作製した。１対における素子面積は直径３６０μｍの円形にあたる１０１７３６平方μｍであり、これをチャネル長Ｗ＝１２００μｍで割ると、チャネル長１μｍあたりの長さは８４．７８μｍとなる。
【００９５】
（４）半導体素子の評価
本素子中の２つのチャネル部分それぞれにおけるＴＦＴのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を、半導体パラメータアナライザ（Ｋｅｙｓｉｇｈｔ  Ｔｅｃｈｎｏｌｏｇｙ社製  Ｂ１５００Ａ）を用いて測定し、２つのＴＦＴの特性差について評価を行った。
【００９６】
２１対の相対ばらつきを１０％単位の度数分布としたとき、累積度数分布が９０％を超えるばらつきの値は＋１１０％であり、最大ばらつきは＋１６０％であった。
【００９７】
なお、ここでの相対ばらつきの値は、ゲート電圧Ｖｇ＝５Ｖ、ドレイン電流Ｖｄ＝５Ｖにおけるドレイン電流Ｉｄの値について、２個のＴＦＴにおける値の大きい側を値の小さい側で割った値をパーセンテージ表示としたものである。
【００９８】
＜比較例１＞
実施例１に示した基板と同一の基板３枚に、１個のゲート電極と２個のソースまたはドレインとなる電極を含み、１チャネルあたりＬ／Ｗ＝１０／１４００ｕｍとなるシングルゲートＴＦＴを合計１９個作製した。本比較例１において、特に明確な差異を記載しない項目においては、実施例１と同一である。
【００９９】
１対における素子面積は直径３００μｍの円形２個分にあたる１４１３００平方μｍであり、これをチャネル長Ｗ＝１４００μｍで割ると、チャネル長１μｍあたりの長さは１００．９４ｕｍとなる。
【０１００】
これらの１９個の半導体素子について、それぞれＴＦＴのＶｇ−Ｉｄ特性を半導体パラメータアナライザ（Ｋｅｙｓｉｇｈｔ  Ｔｅｃｈｎｏｌｏｇｙ社製  Ｂ１５００Ａ）を用いて測定し、物理的配置が隣接している２個の半導体素子１５対について、２つのＴＦＴの特性差について評価を行った。
【０１０１】
２１対の相対ばらつき１０％単位の度数分布としたとき、累積度数分布が９０％を超えるばらつきの値、および最大ばらつきは共に＋５００％超であった。
【０１０２】
実施例１と比較例１におけるチャネル長１μｍあたり長さの比より、１８．２％の面積効率の向上が得られた。さらに隣接ＴＦＴにおける相対ばらつきも、実施例１の結果が比較例１より優れた結果であることが示された。
【符号の説明】
【０１０３】
１０    基材
５０    ゲート絶縁層
１１０、１１１、１１２    ソースもしくはドレイン電極
２００、２０１    ゲート電極
３００、３０１    チャネル領域
４００  半導体層
Ｗｍ    ＴＦＴのチャネル幅最大値
ｄｍ    ＴＦＴのチャネル間スペースの最大値
５００、５０３、５０４、５０５    マルチゲートｐ型ＴＦＴ
５０１、５０２    シングルゲートｐ型ＴＦＴ
５１０    マルチゲートｎ型ＴＦＴ
５１１、５１２    シングルゲートＴＦＴ
５８０、５８１、５８２、５８３    ゲート配線
５７１、５７２、５７５    入力配線
５３０、５３２    入力１配線
５３１，５３３    入力２配線
５３６、５３７、５７６    出力配線
５３８    配線
５７３    出力１配線
５７４    出力２配線
５４０、５４１、５４２、５４３、５４４    電源配線
５４５、５４６    ＧＮＤ配線
５５０、５５１、５５２、５５３    層間ビア
５６０、５６１、５６２    チャネルオン電流
５９０、５９１    カレントミラー回路
５９２    カスコード型カレントミラー回路
６００、６０３、６０７    電源ライン
６０１、６０４、６０８    電流源
６０２、６０５、６０６、６０９    負荷
【図１】
2020145422.tif 000003
【図２】
2020145422.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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