(57)【要約】【課題】半導体モジュールに適切に電力を供給すると共に、半導体モジュールが実装される主基板の配線層の数を抑制する。【解決手段】半導体装置１０は主基板９０と半導体モジュール１とを備える。主基板９０には第１電源回路７１と半導体モジュール１と第１素子９とが実装される。半導体モジュール１は、第２素子２，３と、第２素子２，３が実装されたモジュール基板４とを備える。第１電源回路７１は、第１素子９に電力Ｖｃｃを供給する。半導体モジュール１は、モジュール基板４に実装された第２電源回路７２をさらに備え、第２電源回路７２は、第２素子２，３に電力Ｖｃｃを供給する。【選択図】図４
2020145229.tif 000002
【特許請求の範囲】
【請求項１】
主基板と、半導体モジュールと、を備えた半導体装置であって、
前記主基板には、第１電源回路と、前記半導体モジュールと、第１素子とが実装され、
前記半導体モジュールは、第２素子と、前記第２素子が実装されたモジュール基板と、を備え、
前記第１電源回路は、前記第１素子に電力を供給し、
前記半導体モジュールは、前記モジュール基板に実装された第２電源回路をさらに備え、
前記第２電源回路は、前記第２素子に電力を供給する、半導体装置。
【請求項２】
前記第２素子は、プロセッサ及びメモリである、請求項１に記載の半導体装置。
【請求項３】
主基板と、半導体モジュールと、を備えた半導体装置であって、
前記主基板には、第１電源回路と、前記半導体モジュールとが実装され、
前記半導体モジュールは、プロセッサと、前記プロセッサと協働するメモリと、前記プロセッサ及び前記メモリが実装されたモジュール基板と、を備え、
前記プロセッサは、複数系統の電源入力部を備え、
前記半導体モジュールには、前記プロセッサの少なくとも１系統の前記電源入力部である第１系統電源入力部を含む第１回路と、前記プロセッサの他の少なくとも１系統の前記電源入力部である第２系統電源入力部及び前記メモリを含む第２回路と、が形成され、
前記第１電源回路は、前記第１回路に第１電力を供給し、
前記半導体モジュールは、前記モジュール基板に実装された第２電源回路をさらに備え、
前記第２電源回路は、前記第２回路に前記第１電力とは異なる第２電力を供給する、半導体装置。
【請求項４】
前記半導体モジュールは、前記モジュール基板に実装された第３電源回路をさらに備え、
前記半導体モジュールには、前記プロセッサの前記第１系統電源入力部及び前記第２系統電源入力部とは異なる少なくとも１系統の前記電源入力部である第３系統電源入力部を含む第３回路がさらに形成され、
前記第３電源回路は、前記第３回路に前記第１電力及び前記第２電力とは異なる第３電力を供給する、請求項３に記載の半導体装置。
【請求項５】
前記第３電力は、前記プロセッサの複数系統の前記電源入力部のそれぞれに供給される電力の内、前記第１電力及び前記第２電力を除いて最も消費電流が大きい電力である、請求項４に記載の半導体装置。
【請求項６】
前記主基板には、前記プロセッサの信号端子と接続される回路素子である接続対象素子がさらに実装され、前記第１電源回路は、前記第１回路及び前記接続対象素子を含む対象回路に電力を供給する、請求項３から５の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主基板と半導体モジュールとを備えた半導体装置に関する。
【背景技術】
【０００２】
ＳｏＣ（System on a Chip）やＳｉＰ（System in a Package）などのシステムＬＳＩを中核とした半導体モジュールは、多くの場合複数の機能ブロックを有して構成されている。国際公開第ＷＯ２０１７／０３８９０５号に開示された半導体モジュールは、複数のＣＰＵコア、ＤＳＰ（Digital Signal Processor）、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）とのインターフェースなどの機能ブロックを有している（例えば図７参照）。それぞれの機能ブロックは、しばしば異なる電源電圧等によって動作するため、このような半導体モジュールには、複数の電源を必要とするものがある。例えば、ＣＰＵコアやＤＳＰは１．０［Ｖ］、ＳＤＲＡＭは１．５［Ｖ］、周辺回路と接続されるＩ／Ｏ端子は３．３［Ｖ］や１．８［Ｖ］の電源電圧によって動作する場合がある。また、ＣＰＵコアやＤＳＰを複数有している場合には、電源電圧が同一であっても、それぞれ別の電源が用意される場合もある。つまり、半導体モジュールは、複数種類の電力を供給されて動作することが一般的である。
【０００３】
上記公報には、２種類又は３種類の電力が半導体モジュールに供給される形態が例示されているが、４種類以上の電力が半導体モジュールに供給される場合もある。多くの種類の電力を供給するための電源は、半導体モジュールが実装される主基板上において、電源回路によって生成される場合が多い。基板上において電力を伝送するための配線は、断面積を大きくしてインピーダンスを低く抑えるために、広い配線幅を有することが求められる。このため、特に消費電流の多い電力については１つの配線層（多くの場合内層配線層）の全てを用いて電力を伝送する場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第ＷＯ２０１７／０３８９０５号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、半導体モジュールには、集積率の向上等により、より多くの機能ブロックが搭載されるようになってきており、半導体モジュールに供給する電力の種類も増加する傾向がある。上述したように、半導体モジュールが実装される主基板の１つの内層配線層の全てを用いて伝送することが必要な電力の種類が多くなると、主基板を構成する配線層の数が増加し、主基板のコストが上昇する。
【０００６】
上記背景に鑑みて、半導体モジュールに適切に電力を供給すると共に、半導体モジュールが実装される主基板の配線層の数を抑制することが望まれる。
【課題を解決するための手段】
【０００７】
上記に鑑みた、主基板と、半導体モジュールと、を備えた半導体装置は、１つの態様として、前記主基板には、第１電源回路と、前記半導体モジュールと、第１素子とが実装され、前記半導体モジュールは、第２素子と、前記第２素子が実装されたモジュール基板と、を備え、前記第１電源回路は、前記第１素子に電力を供給し、前記半導体モジュールは、前記モジュール基板に実装された第２電源回路をさらに備え、前記第２電源回路は、前記第２素子に電力を供給する。
【０００８】
このような半導体装置では、多くの場合、主基板に電源回路が形成されて、当該電源回路から、主基板に実装された第１素子、及び、半導体モジュールのモジュール基板に実装された第２素子に電力が供給される。例えば、第１素子に供給する電力と第２素子に供給する電力とが異なる場合、主基板において使用しない電力の配線が主基板に形成される可能性がある。一般的に電力を伝送する配線は、信号を伝送する配線に比べて非常に太く、１層の配線層の全てを使った電源プレーンとして形成されることも多い。例えば、主基板では使用しない第２素子への電力を伝送するために主基板にこのような電源プレーンが形成されると半導体装置のコストの上昇を招く。本構成によれば、モジュール基板に実装された第２素子が使用する電力がモジュール基板に実装された第２電源回路によって生成されるので、主基板から半導体モジュールへ電力を伝送する必要がない。従って、第２素子への電力を伝送するための電源プレーンを主基板に設ける必要はなく、主基板並びに半導体装置のコストを低減することができる。即ち、本構成によれば、半導体モジュールに適切に電力を供給すると共に、半導体モジュールが実装される主基板の配線層の数を抑制することができる。
【０００９】
上記に鑑みた、主基板と、半導体モジュールと、を備えた半導体装置は、１つの態様として、前記主基板には、第１電源回路と、前記半導体モジュールとが実装され、前記半導体モジュールは、プロセッサと、前記プロセッサと協働するメモリと、前記プロセッサ及び前記メモリが実装されたモジュール基板と、を備え、前記プロセッサは、複数系統の電源入力部を備え、前記半導体モジュールには、前記プロセッサの少なくとも１系統の前記電源入力部である第１系統電源入力部を含む第１回路と、前記プロセッサの他の少なくとも１系統の前記電源入力部である第２系統電源入力部及び前記メモリを含む第２回路と、が形成され、前記第１電源回路は、前記第１回路に第１電力を供給し、前記半導体モジュールは、前記モジュール基板に実装された第２電源回路をさらに備え、前記第２電源回路は、前記第２回路に前記第１電力とは異なる第２電力を供給する。
【００１０】
プロセッサによりアクセスされてプロセッサとの間でデータが授受されるメモリが、モジュール基板上で完結する回路ブロックであるような場合、主基板上には、第２電力は必要ではない。本構成のように、第２電力がモジュール基板上の第２電源回路で生成されると、主基板上には、第２電力に関する回路を形成する必要がなくなる。主基板上において電力を伝送するための配線はインピーダンスを低く抑えるために幅を広くすることが求められ、しばしば１つの内層配線層の全てを用いて電力を伝送する場合がある。本構成によれば、第２電力の内層配線層を主基板に設ける必要もないため、主基板の内層配線層を削減することができる。その結果、例えば、第２電力を伝送する場合に対応する内層配線層を信号配線層として用いることで、信号配線密度を低下させてクロストークノイズを抑制したり、配線幅を太くすることでインピーダンスを低下させて信号減衰を抑制したりすることができる。また、内層配線層の削減によって基板コストが低下する可能性もある。このように、本構成によれば、半導体モジュールに適切に電力を供給すると共に、半導体モジュールが実装される主基板の配線層の数を抑制することができる。特に、複数種類の電力の供給を必要とする半導体モジュールに適切に電力を供給すると共に、半導体モジュールが実装される主基板の内層配線層の数を抑制することができる。
【００１１】
半導体装置のさらなる特徴と利点は、図面を参照して説明する実施形態についての以下の記載から明確となる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置の模式的分解斜視図
【図２】半導体モジュールの部品配置図
【図３】システムＬＳＩの一例を示す模式的ブロック図
【図４】半導体装置の一例を示す模式的回路ブロック図
【図５】半導体装置の一例を示す側面図及び主基板の構造の一例を示す断面図
【図６】半導体装置の他の例を示す模式的回路ブロック図
【図７】図６の半導体装置の主基板の構造の一例を示す断面図
【図８】半導体装置の比較例を示す模式的回路ブロック図
【図９】図７の半導体装置の主基板の構造の一例（比較例）を示す断面図
【発明を実施するための形態】
【００１３】
以下、半導体装置の実施形態を図面に基づいて説明する。本実施形態においては、この半導体装置が、例えば車両に搭載されて、車載情報機器を制御するＥＣＵ（Electronic Control Unit）として構成される形態を例として説明するが、当然ながら半導体装置の用途は、これに限定されるものではない。
【００１４】
図１の模式的分解斜視図に示すように、半導体装置１０は、主基板９０と、半導体モジュール１と、を備えて構成されている。主基板９０には、第１電源回路７１と、半導体モジュール１と、第１素子９とが実装されている。ここで、半導体モジュール１は、システムＬＳＩ２（プロセッサ、第２素子）と、システムＬＳＩ２と協働するメモリ３（第２素子）と、後述する第２電源回路７２と、システムＬＳＩ２及びメモリ３が実装されたモジュール基板４とを備えたマルチチップモジュールである。本実施形態では、図１及び図２に示すように、モジュール基板第１面４ａには、第２素子として、システムＬＳＩ２としてのＳｏＣ（System on a Chip）と、メモリ３としての２つのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）とが実装されている。ＳＤＲＡＭは、例えば、ＤＤＲ３（Double Data Rate3）ＳＤＲＡＭ、ＤＤＲ４（Double Data Rate4）ＳＤＲＡＭ等であると好適である。
【００１５】
ここでは、システムＬＳＩ２としてＳｏＣを例示しているが、ＳｉＰ（System in a Package）であってもよい。また、ＳｏＣには、セミカスタムＬＳＩのＡＳＩＣ（Application Specific Integrated Circuit）、汎用ＬＳＩのＡＳＳＰ（Application Specific Standard Processor）等も含む。また、ＡＳＩＣは、ゲートアレイやセルベースＩＣ（スタンダードセル）に限らず、ＦＰＧＡ（Field Programmable Gate Array）、ＰＬＡ（Programmable Logic Array）などのＰＬＤ（Programmable Logic Device）も含む。また、ここでは、メモリ３としてＳＤＲＡＭを例示しているが、フラッシュメモリやＳＲＡＭ（Static RAM）等、他の構造のメモリであることを妨げるものではない。
【００１６】
半導体モジュール１は、図５に示すようにモジュール基板第２面４ｂに形成されたモジュール端子Ｂを有している。マルチチップモジュールである半導体モジュール１は、主基板９０に形成された不図示のランドにモジュール端子Ｂを半田付けすることによって、１つの素子のように主基板９０に実装される。つまり、モジュール基板４と主基板９０とは、単に基板同士がハーネスやコネクタ等によって接続されているのではなく、モジュール基板４にモジュール端子Ｂが形成された半導体モジュール１が部品として主基板９０に実装されることによって接続されている。
【００１７】
モジュール端子Ｂは、モジュール基板４に実装されたシステムＬＳＩ２などと接続されている。システムＬＳＩ２と協働するメモリ３の信号端子は、システムＬＳＩ２とのみ接続されている。従って、システムＬＳＩ２とメモリ３とを備えた半導体モジュール１には、システムＬＳＩ２の接続端子とメモリ３の接続端子との内、互いの接続にのみ用いられる接続端子を除いて、モジュール端子Ｂが設けられている。このため、システムＬＳＩ２とメモリ３とをそれぞれ主基板９０に実装する場合に比べて、半導体モジュール１を主基板９０に実装する方が配線効率や実装効率が向上する。
【００１８】
図３の模式的ブロック図は、システムＬＳＩ２の一例を示している。図３に示すように、システムＬＳＩ２は、ＣＰＵコア（CPU CORE）２２、ＧＰＵコア（GPU CORE）２３、オーディオＤＳＰ（Audio DSP）、メモリインターフェース（SDRAM I/F）２１、サウンドルーティングユニット（SRU）３０、ディスプレイインターフェース（Display I/F）２７、ビデオキャプチャー（Video Capture）２８、ＵＳＢホスト（USB 3.0 HOST）２９、画像認識エンジン（Image Recognition Engine）２５、ＣＡＮ（Control Area Network）３２、シリアルＡＴＡ（Serial ATA）３１、ビデオアクセラレータ（Video Accelerator）２６等の機能ブロックを有している。
【００１９】
ＣＰＵコア２２は、システムＬＳＩ２の中核となるＣＰＵ（Central Processing Unit）を含む演算ユニットである。ＧＰＵコア２３は、主に画像関係の演算処理の中核となるＧＰＵ（Graphic Processing Unit）を含む演算ユニットである。メモリインターフェース２１は、システムＬＳＩ２が、メモリ３としてのＳＤＲＡＭにデータを書き込んだり、ＳＤＲＡＭからデータを読み出したり、ＳＤＲＡＭが記憶しているデータをリフレッシュしたりする際のインターフェースとなる機能部である。
【００２０】
オーディオＤＳＰ２４は、種々の圧縮形式や保存形式で構成された音声データを復号する処理を行うＤＳＰ（Digital Signal Processor）である。サウンドルーティングユニット３０は、オーディオコーディック装置（Audio Codec）１０１等を介してスピーカ１０２により、サラウンド再生などの音響効果を実現したり、マイク１０３に入力された音声等のオーディオ情報をオーディオコーディック装置１０１を介して受け取ったりするための演算ユニットである。
【００２１】
ビデオキャプチャー２８は、例えば車載カメラ１０４による撮影画像を取得する演算ユニットである。画像認識エンジン２５は、ビデオキャプチャー２８により取得された車載カメラ１０４による撮影画像に基づいて画像認識を行うためのＩＳＰ（Image Signal Processor）を含む演算ユニットである。ビデオアクセラレータ２６は、種々の圧縮形式や保存形式で構成された動画データを復号する処理を行うためのＩＳＰを含む演算ユニットである。ディスプレイインターフェース２７は、例えば車室内のディスプレイ１０７の表示形態に応じて、ビデオキャプチャー２８により取得された車載カメラ１０４による撮影画像や、ビデオアクセラレータ２６により復号された画像を出力する演算ユニットである。車載カメラ１０４による撮影画像には、画像認識エンジン２５の認識結果に基づいて種々の情報（文字、記号など）を重畳させたり、画像を部分的に強調させたりすることもできる。
【００２２】
ＵＳＢホスト２９は、ポータブルオーディオ機器、スマートフォン、デジタルカメラなど、ユーザーが携帯する各種のＵＳＢ対応機器１０９を接続するためのインターフェースとなる演算ユニットである。シリアルＡＴＡ３１は、ハードディスクドライブ（HDD）１０５やＤＶＤディスクドライブ（DVD）１０６とのインターフェースとなる演算ユニットである。ＣＡＮ３２は、車両内のＣＡＮトランシーバ（CAN Transceiver）１０８を介した車両内の通信のインターフェースとなる演算ユニットである。
【００２３】
上述したＣＰＵコア２２、ＧＰＵコア２３、ＤＳＰ、ＩＳＰ等は、それぞれの演算処理の際に、メモリ３と協働する。半導体モジュール１は、システムＬＳＩ２と、システムＬＳＩと協働するメモリ３と、これらが実装されたモジュール基板４とを備えたマルチチップモジュールとして構成されている。図１及び図５に示すように、半導体モジュール１は、モジュール基板４の一方側の基板面であるモジュール基板第１面４ａに、システムＬＳＩ２、第１メモリ３ａ、第２メモリ３ｂ、後述するモジュール電源ＩＣ８等の部品が実装され、モジュール基板４の他方側の基板面であるモジュール基板第２面４ｂに半球状のモジュール端子Ｂが格子状に配置されて構成されている。モジュール端子Ｂには、信号を伝送するモジュール信号入出力端子ＳＢと、電力Ｖｃｃが伝送されるモジュール電源端子ＰＢとを含む。尚、「信号入出力端子」は、「入力端子」、「出力端子」、「双方向端子」を含む。
【００２４】
システムＬＳＩ２のチップ端子Ｔは、システムＬＳＩ２がＱＦＰ（Quad Flat Gull Wing Leaded Package）タイプの場合には、パッケージの周囲に設けられ、システムＬＳＩ２がＢＧＡ（Ball Grid Array）タイプの場合には、パッケージの下部（モジュール基板第１面４ａと対向する面）に設けられている。チップ端子Ｔは、図４の回路ブロック図に示すように、チップ信号入出力端子Ｓと、チップ電源端子Ｐとを含む。チップ信号入出力端子Ｓの内、主基板９０に形成された回路（例えば第１素子９（接続対象素子）（図４参照））と接続される端子は、モジュール基板４内で、モジュール信号入出力端子ＳＢ（図５参照）と接続される。チップ信号入出力端子Ｓの内、モジュール基板４上の回路とのみ接続される端子は、モジュール信号入出力端子ＳＢとは接続されない。チップ電源端子Ｐの内、主基板９０に形成された電源回路（例えば後述する第１電源回路７１）と接続される端子は、モジュール基板４内で、モジュール電源端子ＰＢ（図５参照）と接続される。チップ電源端子Ｐの内、モジュール基板４上の電源回路（例えば第２電源回路７２）と接続され、主基板９０とは接続されない端子は、モジュール電源端子ＰＢには接続されない。
【００２５】
ところで、システムＬＳＩ２には、上述したような複数の機能ブロックが構成されており、マルチチップモジュールとしての半導体モジュール１も同様に複数の機能ブロックを有する。ＳｏＣやＳｉＰなど、複数の機能ブロックが集積されたシステムＬＳＩ２では、複数の機能ブロックは、一般的にそれぞれの電気的特性に応じた電力を供給されて動作する。ここで「電力」とは、「電圧」及び「電流」を含み、理想的には安定した「電圧」で負荷によって大きく変動しない「電流」を与えることが可能な「電源（電源回路）」から供給されるものである。
【００２６】
例えば、ＣＰＵコア２２やＧＰＵコア２３、ＤＳＰ、ＩＳＰは、定格電圧１．０［Ｖ］の電力を供給されて動作し、メモリ３、メモリインターフェース２１、メモリ３と接続されるシステムＬＳＩ２のチップ端子Ｔ（チップ信号入出力端子Ｓ）は、定格電圧１．５［Ｖ］や１．３５［Ｖ］の電力を供給されて動作する。周辺回路と接続されるシステムＬＳＩ２のチップ信号入出力端子Ｓは、例えばシステムＬＳＩ２の内部でＩ／Ｏパッド（信号入出力部５０）に接続されており、このＩ／Ｏパッドに供給される電力の定格電圧は、３．３［Ｖ］や１．８［Ｖ］である。
【００２７】
このように、システムＬＳＩ２には複数の電力を供給する必要がある。また、定格電圧が同一の機能ブロックであっても、合計の消費電力が多い場合には電源回路の負荷も考慮すると別の電力として供給されることが望ましい。また、定格電圧が同じ機能ブロックであっても、ある機能ブロックの動作によって生じる電源ノイズが、別の機能ブロックへ影響することを抑制するために、複数のそれぞれ別の電力によって動作する方が好ましい場合もある。このため、図４に示すように、システムＬＳＩ２は複数系統の電源入力部５を備えて、複数の電力Ｖｃｃが供給される。
【００２８】
図４に示すように、本実施形態では、システムＬＳＩ２には、１１種類の電力Ｖｃｃ（第１電力Ｖｃｃ１、第２電力Ｖｃｃ２、・・・）が供給されている。例えば、第１電力Ｖｃｃ１（第１系統電力）は、ＣＰＵコア２２に供給される電力Ｖｃｃであり、第２電力Ｖｃｃ２（第２系統電力）は、メモリ３、メモリインターフェース２１に供給される電力Ｖｃｃであり、第３電力Ｖｃｃ３（第３系統電力）は、ＧＰＵコア２３に供給される電力Ｖｃｃである。第４系統電力には３種類有り、第４系統第１電力Ｖｃｃ４１、第４系統第２電力Ｖｃｃ４２、第４系統第３電力Ｖｃｃ４３は、ＤＳＰやＩＳＰなど（符号２４〜２６など）に供給される電力Ｖｃｃである。第５系統電力には５種類有り、第５系統第１電力Ｖｃｃ５１、第５系統第２電力Ｖｃｃ５２、第５系統第３電力Ｖｃｃ５３、第５系統第４電力Ｖｃｃ５４、第５系統第５電力Ｖｃｃ５５は、Ｉ／Ｏパッド（信号入出力部５０）や、各種インターフェース部など（符号２７〜３２など）に供給される電力Ｖｃｃである。
【００２９】
図４に示すように、半導体モジュール１には、システムＬＳＩ２の少なくとも１系統の電源入力部５である第１系統電源入力部５１を含む第１回路１１と、システムＬＳＩ２の他の少なくとも１系統の電源入力部５である第２系統電源入力部５２及びメモリ３を含む第２回路１２とが形成されている。半導体モジュール１が実装される主基板９０には、第１電力Ｖｃｃ１を生成する第１電源回路７１が実装されている。第１電源回路７１は、第１回路１１に第１電力Ｖｃｃ１を供給する。より詳しくは、第１電源回路７１は、図５に示すモジュール端子Ｂの一種であるモジュール電源端子ＰＢを介して半導体モジュール１の第１回路１１に第１電力Ｖｃｃ１を供給する。半導体モジュール１は、システムＬＳＩ２及びメモリ３に加え、モジュール基板４に実装された第２電源回路７２をさらに備えている。第２電源回路７２は、第２回路１２に第１電力Ｖｃｃ１とは異なる第２電力Ｖｃｃ２を供給する。尚、第１回路１１は、システムＬＳＩ２の内部（半導体セル内）において第１電力Ｖｃｃ１により動作する回路及び電源入力パッド等も含む。第２回路１２、及び後述する第３回路１３についても同様である。
【００３０】
主基板９０には、第１電源回路７１を含む主電源回路６０が、主電源ＩＣ６を中核として構成されている。主電源ＩＣ６は、複数種の電力を生成可能な電源機能ブロックを有して構成されており、それぞれの電源機能ブロックを中核として、不図示の平滑コンデンサやバイパスコンデンサ、抵抗器などの受動部品を含む電源回路ブロック（PCCT）が形成されている。第１電源回路７１は、主電源ＩＣ６の１つの電源機能ブロックを含む第１主電源回路ブロック６１によって構成されている。また、例えば、第３電源回路７３は、主電源ＩＣ６の他の１つの電源機能ブロックを含む第３主電源回路ブロック６３によって構成されている。図４では簡略化しているが、３種類の第４系統電力（Ｖｃｃ４１〜Ｖｃｃ４３）、５種類の第５系統電力（Ｖｃｃ５１〜Ｖｃｃ５５）も、それぞれ主電源ＩＣ６の１つの電源機能ブロックを含む主電源回路ブロックによって構成されている。主電源回路６０には、半導体装置１０の外部、例えば車両に搭載された不図示の直流電源（低圧用主電源：例えば定格電圧１２［Ｖ］）などから供給されるベース電力ＶＢからそれぞれの電力Ｖｃｃを生成する。
【００３１】
尚、第２電源回路７２についても、主電源ＩＣ６の１つの電源機能ブロックを含んで構成することが可能である。例えば、本実施形態に対する比較例のブロック図である図８に示すように、第２電源回路７２も、主電源ＩＣ６の１つの電源機能ブロックを含む第２主電源回路ブロック６２によって構成することができる。しかし、本実施形態では、第２電源回路７２は、モジュール基板４に実装されている。モジュール基板４には、第２電源回路７２を含むモジュール電源回路８０が、モジュール電源ＩＣ８を中核として構成されている。主電源ＩＣ６と同様に、モジュール電源ＩＣ８は、少なくとも１つの電力を生成可能な電源機能ブロックを有して構成されており、１つの電源機能ブロックを中核として、１つの電源回路ブロック（PCCT）が形成されている。第２電源回路７２は、モジュール電源ＩＣ８の１つの電源機能ブロックを含む第１モジュール電源回路ブロック８１によって構成されている。モジュール電源回路８０（第２電源回路７２）も、ベース電力ＶＢから第２電力Ｖｃｃ２を生成する。
【００３２】
図４に示すように、第２回路１２は、モジュール基板４の中で完結する回路である。従って、モジュール基板４において第２電力Ｖｃｃ２が生成された場合には、主基板９０には第２電力Ｖｃｃ２は必要ない。主基板９０上において電力を伝送するための配線はインピーダンスを低く抑えるために幅を広くすることが求められる。但し、表面配線層（図５に示す符号“ＯＬ”）にそのような電力伝送用の配線を設けると、部品を実装するための領域や信号配線を設けるための領域が制限されることにより好ましくない。このため、このような電力伝送用の配線は、内層配線層（図５に示す符号“ＩＬ”）を用いて設けられる。そして、そのような電力伝送用の配線には、しばしば１つの内層配線層の全てが用いられる。
【００３３】
図５は、主基板９０の断面を模式的に示している。主基板９０には、半導体モジュール１が実装される主基板第１面９０ａから、裏面側の主基板第２面９０ｂに向かって、少なくとも９層の配線層が形成されている（後述するように１０層以上の偶数層であってもよいがここでは９層分について例示する。）。主基板第１面９０ａの側から、第１信号配線層ＳＬ１、第１電源配線層ＰＬ１、第３電源配線層ＰＬ３、第２信号配線層ＳＬ２、グラウンド配線層ＧＬ、第３信号配線層ＳＬ３、第４電源配線層ＰＬ４、第５電源配線層ＰＬ５、第４信号配線層ＳＬ４の配線層が形成されている。第１信号配線層ＳＬ１、第２信号配線層ＳＬ２、第３信号配線層ＳＬ３、第４信号配線層ＳＬ４は、信号配線が設けられる配線層であり、第１信号配線層ＳＬ１及び第４信号配線層ＳＬ４が表面配線層ＯＬであり、第２信号配線層ＳＬ２及び第３信号配線層ＳＬ３が内層配線層ＩＬである。
【００３４】
第１電源配線層ＰＬ１は第１電力Ｖｃｃ１が伝送される配線層、第３電源配線層ＰＬ３は第３電力Ｖｃｃ３が伝送される配線層、第４電源配線層ＰＬ４は３種類の第４系統電力（Ｖｃｃ４１〜Ｖｃｃ４３）が伝送される配線層であり、異なる３つの電力配線が形成されている。第５電源配線層ＰＬ５は５種類の第５系統電力（Ｖｃｃ５１〜Ｖｃｃ５５）が伝送される配線層であり、異なる５つの電力配線が形成されている。第１電源配線層ＰＬ１、第３電源配線層ＰＬ３、第４電源配線層ＰＬ４、第５電源配線層ＰＬ５は、内層配線層ＩＬである。グラウンド配線層ＧＬは、半導体装置１０の基準となるグラウンドＧの配線層である。これらの配線層の順序は、一例であって半導体装置１０の構成を限定するものではない。また、内層配線層ＩＬの全て或いは一部を用いてベース電力ＶＢの配線層が設けられることを妨げるものではない。
【００３５】
尚、一般的には、複数層の配線層を有する基板（多層基板）は、２つの表面配線層を有する両面基板を複数組、積層することによって形成される。このため、一般的に、配線層の数は偶数となる。例えば本実施形態の主基板９０を偶数の配線層を有する１０層基板により構成する場合には、グラウンド配線層ＧＬを１層追加したり、信号配線層を１層追加したりすると好適である。グラウンド配線層ＧＬの追加によって電力Ｖｃｃの安定化が図れる他、信号配線層の間を遮蔽するシールド効果を得られて信号伝送の信頼性を向上させることができる。また、信号配線層を追加することによって、信号配線密度を低下させてクロストークノイズを抑制したり、配線幅を太くすることでインピーダンスを低下させて信号減衰を抑制したりすることができる。
【００３６】
図９は、図８に例示した比較例のブロック図に対応した主基板９０の断面を示している。上述したように、比較例の半導体モジュール１では、第２電源回路７２も主基板９０に形成されている。このため、主基板９０に第２電力Ｖｃｃ２を伝送する第２電源配線層ＰＬ２が形成されており、この点において図５に例示した本実施形態と相違している。尚、一般的にクロストークノイズなどの信号線同士の干渉を抑制するため、複数の信号配線層は、それぞれ隣接せずに配置されることが好ましく、信号配線層の間には電源配線層やグラウンド配線層が設けられることが多い。このため、第２電源配線層ＰＬ２の有無に応じて配線層の配置が図５と図８とで異なっているが、半導体装置１０の構成を何ら限定するものではない。
【００３７】
図５と図９との比較により明らかなように、半導体モジュール１に第２電源回路７２を備えることによって、主基板９０における電源配線層（第２電源配線層ＰＬ２）を削減することができる。これにより、複数の配線層を有する主基板９０の配線層の数を削減することができる。尚、図９と図５との比較では、１０層から９層へ１層削減可能であり、一般的に偶数の層数で形成される基板では削減効果が限定的になるとも考えられる。しかし、上述したように、グラウンド配線層を追加したり、信号配線層を追加したりすることによって、半導体装置１０のノイズ耐性を向上させることが可能である。その結果、半導体装置１０の信頼性の向上や、ノイズ対策部品の削減によってコスト低減が図れる可能性がある。また、配線層を偶数にするために、信号配線層を余分に利用していた場合には、電源配線層を１層削減する際に、信号配線層も１層削減できる場合がある。このような場合には、第２電源配線層ＰＬ２の削減によって主基板９０のコストも低減される。従って、１層であっても、主基板９０の内層電源配線層を削減できると好適である。
【００３８】
また、第２電源回路７２が半導体モジュール１に形成された場合には、図４と図８との比較から明らかなように、第２主電源回路ブロック６２を他の用途に利用することができる。例えば、主基板９０上において、主電源ＩＣ６の電源機能ブロックの数が足りずに、リニアレギュレーションＩＣなどを利用したドロッパ回路などによって電力Ｖｃｃを生成する場合がある。ドロッパ回路は電圧降下分を熱によって消費させるためエネルギー効率が低い。このような場合に、第２主電源回路ブロック６２を利用することでエネルギー効率を向上させることができる。
【００３９】
また、別の形態として、２つの電源配線層が削減可能なように、半導体モジュール１に複数の電力Ｖｃｃを生成する電源回路を設けることも好適である。図６の回路ブロック図は、半導体モジュール１が、モジュール基板４に実装された第３電源回路７３をさらに備えている形態を例示している。具体的には、モジュール基板４に、第２電源回路７２及び第３電源回路７３を含むモジュール電源回路８０が、モジュール電源ＩＣ８を中核として構成されている。モジュール電源ＩＣ８は、少なくとも２つの電力を生成可能な電源機能ブロックを有して構成されており、１つの電源機能ブロックを中核として１つの電源回路ブロック（PCCT）が形成されている。上述したように、第２電源回路７２は、モジュール電源ＩＣ８の１つの電源機能ブロックを含む第１モジュール電源回路ブロック８１によって構成されている。そして、第３電源回路７３は、モジュール電源ＩＣ８の別の電源機能ブロックを含む第２モジュール電源回路ブロック８２によって構成されている。
【００４０】
半導体モジュール１には、システムＬＳＩ２の第１系統電源入力部５１及び第２系統電源入力部５２とは異なる少なくとも１系統の電源入力部５である第３系統電源入力部５３を含む第３回路１３がさらに形成されている。第３電源回路７３は、第３回路１３に第１電力Ｖｃｃ１及び第２電力Ｖｃｃ２とは異なる第３電力Ｖｃｃ３を供給する。
【００４１】
ところで、上述したように、主基板９０の電源配線層には、第１電源配線層ＰＬ１、第２電源配線層ＰＬ２、第３電源配線層ＰＬ３のように、１つの内層配線層ＩＬの全てを使って１種類の電力Ｖｃｃを伝送する層と、第４電源配線層ＰＬ４及び第５電源配線層ＰＬ５のように、１つの内層配線層ＩＬにおいて複数の電力Ｖｃｃを伝送する層とがある。第４電源配線層ＰＬ４及び第５電源配線層ＰＬ５において伝送される電力Ｖｃｃを半導体モジュール１の側で生成したとしても、主基板９０において生成される他の電力Ｖｃｃが、第４電源配線層ＰＬ４及び第５電源配線層ＰＬ５において伝送されるため、電源配線層の削減にはつながらない。一方、１つの内層配線層ＩＬの全てを使って１種類の電力Ｖｃｃを伝送する層において伝送される電力Ｖｃｃが半導体モジュール１の側で生成されると、電源配線層を削減することができる。
【００４２】
１つの内層配線層ＩＬの全てを使って伝送される電力Ｖｃｃの消費電流は、１つの内層配線層ＩＬの一部を使って伝送される電力Ｖｃｃの消費電力よりも大きい。換言すれば、消費電流の大きい電力Ｖｃｃは、伝送における電圧降下を抑制するために、消費電力の小さい電力Ｖｃｃよりもインピーダンスを低くする必要がある。このため、消費電流の大きい電力Ｖｃｃは、消費電力の小さい電力Ｖｃｃよりも広い配線幅で伝送される必要があり、１つの内層配線層ＩＬの全てを使って伝送されることが多くなる。従って、第３電力Ｖｃｃ３は、システムＬＳＩ２の複数系統の電源入力部５のそれぞれに供給される電力Ｖｃｃの内、第１電力Ｖｃｃ１及び第２電力Ｖｃｃ２を除いて最も消費電流が大きい電力Ｖｃｃであると好適である。
【００４３】
図６及び図７に示すように、半導体モジュール１の内部でのみ使用される第２電力Ｖｃｃ２及び第３電力Ｖｃｃ３が、半導体モジュール１に形成された第２電源回路７２及び第３電源回路７３において生成されると、主基板９０に第２電源配線層ＰＬ２及び第３電源配線層ＰＬ３を設ける必要がない。従って、図９に示す比較例において１０層基板により構成される主基板９０を、図７に示すように８層基板により構成することができ、主基板９０のコストを低減することができる。例えば、従来、半導体モジュール１の内部でのみ使用される電力Ｖｃｃも主基板９０の側で生成していた場合に、当該電力Ｖｃｃを伝送するために主基板９０に設けられていた配線層が、半導体モジュール１の内部でのみ使用される電力Ｖｃｃをモジュール基板４の側で生成することによって削減可能となる。
【００４４】
以上、消費電流の観点より、半導体モジュール１で生成する電力Ｖｃｃを選定する基準を説明したが、半導体モジュール１で生成する電力Ｖｃｃは、主基板９０において使用されない電力Ｖｃｃであることが好ましい。換言すれば、主基板９０で使用される電力Ｖｃｃ（主基板９０及び半導体モジュール１で使用される電力Ｖｃｃも含む）は、主基板９０において生成し（第１電源回路７１により生成し）、モジュール基板４でのみ使用される電力Ｖｃｃはモジュール基板４において生成する（第２電源回路７２により生成する）とよい。例えば、第１電力Ｖｃｃ１は、半導体モジュール１の第１回路１１のみではなく、主基板９０においても使用される。図４及び図６（図８も含む）に示すように、主基板９０には、システムＬＳＩ２のチップ信号入出力端子Ｓ（信号端子）と接続される回路素子である第１素子９（IC）がさらに実装されている。第１電源回路７１は、第１回路１１及び第１素子９（接続対象素子）を含む対象回路９１に電力を供給する。
【００４５】
半導体モジュール１の内部でのみ使用される電力Ｖｃｃではなく、主基板９０上においても必要な第１電力Ｖｃｃ１を半導体モジュール１の内部で生成した場合、第１電力Ｖｃｃ１を主基板９０にも供給する必要がある。そして、主基板９０においてはこの第１電力Ｖｃｃ１を伝送するための配線が必要である。従って、第１電力Ｖｃｃ１を半導体モジュール１において生成しても主基板９０の配線層の削減にはあまり効果はない。このため、第１電力Ｖｃｃ１は、モジュール基板４上のモジュール電源回路８０ではなく、主基板９０に形成された第１電源回路７１によって生成されてモジュール基板４に供給されている。つまり、半導体モジュール１で生成する電力Ｖｃｃは、半導体モジュール１の内部でのみ使用される電力Ｖｃｃの内、消費電流が大きいものから順に選定されると好適である。
【００４６】
尚、上記においては、第２素子として、システムＬＳＩ２とメモリ３とを例示して説明したが、第２素子は、第２電源回路７２から電力Ｖｃｃを供給される素子であれば、他の素子であってもよい。また、第２素子は、第２電源回路７２から電力Ｖｃｃを供給されていればよく、第１電源回路７１から別の電力Ｖｃｃを供給されることを妨げるものではない。つまり、第２素子は、上述したシステムＬＳＩ２のように、第１電源回路７１及び第２電源回路７２から電力Ｖｃｃを供給されてもよい。
【００４７】
〔実施形態の概要〕
以下、上記において説明した半導体装置（１０）の概要について簡単に説明する。
【００４８】
主基板（９０）と、半導体モジュール（１）と、を備えた半導体装置（１０）は、１つの態様として、前記主基板（９０）には、第１電源回路（７１）と、前記半導体モジュール（１）と、第１素子（９）とが実装され、前記半導体モジュール（１）は、第２素子（２，３）と、前記第２素子（２，３）が実装されたモジュール基板（４）と、を備え、前記第１電源回路（７１）は、前記第１素子（９）に電力（Ｖｃｃ）を供給し、前記半導体モジュール（１）は、前記モジュール基板（４）に実装された第２電源回路（７２）をさらに備え、前記第２電源回路（７２）は、前記第２素子（２，３）に電力（Ｖｃｃ）を供給する。
【００４９】
このような半導体装置（１０）では、多くの場合、主基板（９０）に電源回路が形成されて、当該電源回路から、主基板（９０）に実装された第１素子（９）、及び、半導体モジュール（１）のモジュール基板（４）に実装された第２素子（２，３）に電力（Ｖｃｃ）が供給される。例えば、第１素子（９）に供給する電力（Ｖｃｃ）と第２素子（２，３）に供給する電力（Ｖｃｃ）とが異なる場合、主基板（９０）において使用しない電力（Ｖｃｃ）の配線が主基板（９０）に形成される可能性がある。一般的に電力（Ｖｃｃ）を伝送する配線は、信号を伝送する配線に比べて非常に太く、１層の配線層の全てを使った電源プレーンとして形成されることも多い。例えば、主基板（９０）では使用しない第２素子（２，３）への電力（Ｖｃｃ）を伝送するために主基板（９０）にこのような電源プレーンが形成されると半導体装置（１０）のコストの上昇を招く。本構成によれば、モジュール基板（４）に実装された第２素子（２，３）が使用する電力（Ｖｃｃ）がモジュール基板（４）に実装された第２電源回路（７２）によって生成されるので、主基板（９０）から半導体モジュール（１）へ電力（Ｖｃｃ）を伝送する必要がない。従って、第２素子（２，３）への電力（Ｖｃｃ）を伝送するための電源プレーンを主基板（９０）に設ける必要はなく、主基板（９０）並びに半導体装置（１０）のコストを低減することができる。即ち、本構成によれば、半導体モジュール（１）に適切に電力（Ｖｃｃ）を供給すると共に、半導体モジュール（１）が実装される主基板（９０）の配線層の数を抑制することができる。
【００５０】
ここで、前記第２素子（２，３）は、プロセッサ（２）及びメモリ（３）であると好適である。
【００５１】
プロセッサ（２）とメモリ（３）とは協働することが多く、プロセッサ（２）とメモリ（３）との間でのみ接続される信号線も多い。従って、プロセッサ（２）とメモリ（３）とを備えた半導体モジュール（１）では、プロセッサ（２）の接続端子とメモリ（３）の接続端子との内、互いの接続にのみ用いられる接続端子を除いて、半導体モジュール（１）の接続端子（Ｂ）を設ければよい。このため、プロセッサ（２）とメモリ（３）とをそれぞれ主基板（９０）に実装する場合に比べて、半導体モジュール（１）を主基板（９０）に実装する方が配線効率や実装効率が向上する。従って、第２素子がプロセッサ（２）とメモリ（３）であると好適である。また、メモリ（２）へ供給される電力は多くの場合、メモリ（２）のみ、或いはメモリ（３）及びメモリ（３）と協働するプロセッサ（２）のみで用いられる。従って、第２素子としてのプロセッサ（２）及びメモリ（３）には、モジュール基板（４）に実装された第２電源回路（７２）から電力が供給されると好適である。
【００５２】
主基板（９０）と、半導体モジュール（１）と、を備えた半導体装置（１０）は１つの態様として、前記主基板（９０）には、第１電源回路（７１）と、前記半導体モジュール（１）とが実装され、前記半導体モジュール（１）は、プロセッサ（２）と、前記プロセッサ（２）と協働するメモリ（３）と、前記プロセッサ（２）及び前記メモリ（３）が実装されたモジュール基板（４）と、を備え、前記プロセッサ（２）は、複数系統の電源入力部（５）を備え、前記半導体モジュール（１）には、前記プロセッサ（２）の少なくとも１系統の前記電源入力部（５）である第１系統電源入力部（５１）を含む第１回路（１１）と、前記プロセッサ（２）の他の少なくとも１系統の前記電源入力部（５）である第２系統電源入力部（５２）及び前記メモリ（３）を含む第２回路（１２）と、が形成され、前記第１電源回路（７１）は、前記第１回路（１１）に第１電力（Ｖｃｃ１）を供給し、前記半導体モジュール（１）は、前記モジュール基板（４）に実装された第２電源回路（７２）をさらに備え、前記第２電源回路（７２）は、前記第２回路（１２）に前記第１電力（Ｖｃｃ１）とは異なる第２電力（Ｖｃｃ２）を供給する。
【００５３】
プロセッサ（２）によりアクセスされてプロセッサ（２）との間でデータが授受されるメモリ（３）が、モジュール基板（４）上で完結する回路ブロックであるような場合、主基板（９０）上には、第２電力（Ｖｃｃ２）は必要ではない。本構成のように、第２電力（Ｖｃｃ２）がモジュール基板（４）上の第２電源回路（７２）で生成されると、主基板（９０）には、第２電力（Ｖｃｃ２）に関する回路を形成する必要がなくなる。主基板（９０）上において電力を伝送するための配線はインピーダンスを低く抑えるために幅を広くすることが求められ、しばしば１つの内層配線層（ＩＬ）の全てを用いて電力を伝送する場合がある。本構成によれば、第２電力（Ｖｃｃ２）の内層配線層（ＩＬ）を主基板（９０）に設ける必要がないため、主基板（９０）の内層配線層（ＩＬ）を削減することができる。その結果、例えば、第２電力（Ｖｃｃ２）を伝送する場合に対応する内層配線層（ＩＬ）を信号配線層として用いることで、信号配線密度を低下させてクロストークノイズを抑制したり、配線幅を太くすることでインピーダンスを低下させて信号減衰を抑制したりすることができる。また、内層配線層（ＩＬ）の削減によって基板コストが低下する可能性もある。このように、本構成によれば、半導体モジュール（１）に適切に電力を供給すると共に、半導体モジュール（１）が実装される主基板（９０）の配線層の数を抑制することができる。特に、複数種類の電力の供給を必要とする半導体モジュール（１）に適切に電力を供給すると共に、半導体モジュール（１）が実装される主基板（９０）の内層配線層（ＩＬ）の数を抑制することができる。
【００５４】
ここで、前記半導体モジュール（１）は、前記モジュール基板（４）に実装された第３電源回路（７３）をさらに備え、前記半導体モジュール（１）には、前記プロセッサ（２）の前記第１系統電源入力部（５１）及び前記第２系統電源入力部（５２）とは異なる少なくとも１系統の前記電源入力部（５）である第３系統電源入力部（５３）を含む第３回路（１３）がさらに形成され、前記第３電源回路（７３）は、前記第３回路（１３）に前記第１電力（Ｖｃｃ１）及び前記第２電力（Ｖｃｃ２）とは異なる第３電力（Ｖｃｃ３）を供給すると好適である。
【００５５】
一般的に、複数層の配線層を有する基板（多層基板）は、２つの表面配線層（ＯＬ）を有する両面基板を複数組、積層することによって形成される。このため、一般的に、配線層の数は偶数となる（例えば４層基板、６層基板、８層基板等）。第２電力（Ｖｃｃ２）に加えて、第３電力（Ｖｃｃ３）についても、モジュール基板（４）上で生成することによって、主基板（９０）上から、容易に２つの電力用配線層を無くすことができる。つまり、信号配線の再設計等を行うことなく、単純に２つの電力用配線層を無くすことによって、容易に主基板（９０）の配線層の数を削減することができる。その結果、主基板（９０）のコストを削減することが可能となる。
【００５６】
また、前記第３電源回路（７３）が、前記第３回路（１３）に前記第３電力（Ｖｃｃ３）を供給する場合、前記第３電力（Ｖｃｃ３）は、前記プロセッサ（２）の複数系統の前記電源入力部（５）のそれぞれに供給される電力（Ｖｃｃ）の内、前記第１電力（Ｖｃｃ１）及び前記第２電力（Ｖｃｃ２）を除いて最も消費電流が大きい電力（Ｖｃｃ）であると好適である。
【００５７】
主基板（９０）において、１つの内層配線層（ＩＬ）の全てを１つの電力（Ｖｃｃ）の配線層として用いる場合には、一般的に当該電力（Ｖｃｃ）の消費電力が大きい。一方、消費電力が小さい電力（Ｖｃｃ）の場合には、同一の内層配線層（ＩＬ）の全てを使わなくても電力（Ｖｃｃ）を伝送することができる場合がある。従って、このように消費電力が小さい電力（Ｖｃｃ）をモジュール基板（４）で生成しても、内層配線層（ＩＬ）には他の配線が残る可能性が高い。つまり、主基板（９０）において電力伝送に用いられる内層配線層（ＩＬ）の数を少なくする上では、１つの配線層の全てを用いる電力（Ｖｃｃ）を削減対象とすることが好ましい。従って、既に電力（Ｖｃｃ）の供給経路が定まっている第１電力（Ｖｃｃ１）及び第２電力（Ｖｃｃ２）を除いて、最も消費電流の多い電力（Ｖｃｃ）を第３電力（Ｖｃｃ３）とすると好適である。
【００５８】
また、前記主基板（９０）には、前記プロセッサ（２）の信号端子（Ｓ）と接続される回路素子である接続対象素子（９）がさらに実装され、前記第１電源回路（７１）は、前記第１回路（１１）及び前記接続対象素子（９）を含む対象回路（９１）に電力を供給すると好適である。
【００５９】
モジュール基板（４）上だけでなく、主基板（９０）上においても必要な電力（Ｖｃｃ）をモジュール基板（４）上で生成した場合には、当該電力（Ｖｃｃ）を主基板（９０）に供給する必要がある。従って、主基板（９０）上には当該電力（Ｖｃｃ）を伝送するための配線が必要である。そして、その配線は内層配線層（ＩＬ）に設けられる可能性が高い。従って、そのような電力（Ｖｃｃ）をモジュール基板（４）において生成しても主基板（９０）の配線層の削減にはつながりにくい。主基板（９０）に実装されてプロセッサ（２）の信号端子（Ｓ）と接続される接続対象素子（９）を含む対象回路（９１）にも第１電力（Ｖｃｃ１）が供給される場合、主基板（９０）には第１電力（Ｖｃｃ１）の配線が必要である。従って、第１電力（Ｖｃｃ１）は、モジュール基板（４）上の電源回路（８０）ではなく、主基板（９０）に形成された第１電源回路（７１）によって生成されてモジュール基板（４）に供給されると好適である。
【符号の説明】
【００６０】
１          ：半導体モジュール
２          ：システムＬＳＩ（プロセッサ、第２素子）
３          ：メモリ（第２素子）
４          ：モジュール基板
５          ：電源入力部
９          ：接続対象素子（第１素子）
１０        ：半導体装置
１１        ：第１回路
１２        ：第２回路
１３        ：第３回路
５１        ：第１系統電源入力部
５２        ：第２系統電源入力部
５３        ：第３系統電源入力部
７１        ：第１電源回路
７２        ：第２電源回路
７３        ：第３電源回路
９０        ：主基板
９１        ：対象回路
Ｓ          ：チップ信号入出力端子（プロセッサの信号端子）
Ｖｃｃ      ：電力
Ｖｃｃ１    ：第１電力
Ｖｃｃ２    ：第２電力
Ｖｃｃ３    ：第３電力
【図１】
2020145229.tif 000003
【図２】
2020145229.tif 000004
【図３】
2020145229.tif 000005
【図４】
2020145229.tif 000006
【図５】
2020145229.tif 000007
【図６】
2020145229.tif 000008
【図７】
2020145229.tif 000009
【図８】
2020145229.tif 000010
【図９】
2020145229.tif 000011
【手続補正書】
【提出日】令和1年9月12日(2019.9.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主基板と、半導体モジュールと、を備えた半導体装置であって、
前記主基板には、第１電源回路と、前記半導体モジュールと、第１素子とが実装され、
前記半導体モジュールは、第２素子と、前記第２素子が実装されたモジュール基板と、を備え、
前記第１電源回路は、前記第１素子に電力を供給し、
前記半導体モジュールは、前記モジュール基板に実装された第２電源回路をさらに備え、
前記第２電源回路は、前記第２素子に電力を供給する、半導体装置。
【請求項２】
前記第２素子は、プロセッサ及びメモリである、請求項１に記載の半導体装置。
【請求項３】
前記第２素子は、プロセッサ及び前記プロセッサと協働するメモリであり、
前記プロセッサは、複数系統の電源入力部を備え、
前記半導体モジュールには、前記プロセッサの少なくとも１系統の前記電源入力部である第１系統電源入力部を含む第１回路と、前記プロセッサの他の少なくとも１系統の前記電源入力部である第２系統電源入力部及び前記メモリを含む第２回路と、が形成され、
前記第１電源回路は、前記第１回路に第１電力を供給し、
前記半導体モジュールは、前記モジュール基板に実装された第２電源回路をさらに備え、
前記第２電源回路は、前記第２回路に前記第１電力とは異なる第２電力を供給する、請求項１に記載の半導体装置。
【請求項４】
前記半導体モジュールは、前記モジュール基板に実装された第３電源回路をさらに備え、
前記半導体モジュールには、前記プロセッサの前記第１系統電源入力部及び前記第２系統電源入力部とは異なる少なくとも１系統の前記電源入力部である第３系統電源入力部を含む第３回路がさらに形成され、
前記第３電源回路は、前記第３回路に前記第１電力及び前記第２電力とは異なる第３電力を供給する、請求項３に記載の半導体装置。
【請求項５】
前記第３電力は、前記プロセッサの複数系統の前記電源入力部のそれぞれに供給される電力の内、前記第１電力及び前記第２電力を除いて最も消費電流が大きい電力である、請求項４に記載の半導体装置。
【請求項６】
前記主基板には、前記プロセッサの信号端子と接続される回路素子である接続対象素子がさらに実装され、前記第１電源回路は、前記第１回路及び前記接続対象素子を含む対象回路に電力を供給する、請求項３から５の何れか一項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
また、半導体装置（１０）は、前記第２素子が、プロセッサ及び前記プロセッサと協働するメモリであり、前記プロセッサ（２）が、複数系統の電源入力部（５）を備え、前記半導体モジュール（１）には、前記プロセッサ（２）の少なくとも１系統の前記電源入力部（５）である第１系統電源入力部（５１）を含む第１回路（１１）と、前記プロセッサ（２）の他の少なくとも１系統の前記電源入力部（５）である第２系統電源入力部（５２）及び前記メモリ（３）を含む第２回路（１２）と、が形成され、前記第１電源回路（７１）が、前記第１回路（１１）に第１電力（Ｖｃｃ１）を供給し、前記半導体モジュール（１）が、前記モジュール基板（４）に実装された第２電源回路（７２）をさらに備え、前記第２電源回路（７２）が、前記第２回路（１２）に前記第１電力（Ｖｃｃ１）とは異なる第２電力（Ｖｃｃ２）を供給すると好適である。