(57)【要約】      （修正有）【課題】省スペース性を有し、かつ、十分な放熱特性を有する半導体パッケージを提供する。【解決手段】半導体パッケージ１００ａは、少なくとも１つ以上の半導体チップ１０２、１０４と、半導体チップを封止する封止材と、接地配線１０６と、を有する。接地配線の少なくとも一部に、放熱部材１０８が設けられ、ＧＮＤ電位を印可するために使用される接地配線の一部又は全部に、放熱板、放熱フィン等の放熱部材を設ける。【選択図】図１
2020188082.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つ以上の半導体チップと、
前記半導体チップを封止する封止材と、
接地配線と、
を有し、
前記接地配線の少なくとも一部に、放熱部材が設けられている、
半導体パッケージ。
【請求項２】
前記放熱部材の材料はカーボンである、
請求項１に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関する。
【背景技術】
【０００２】
近年、電子電気機器の中には、ディスクリート半導体、ＬＳＩ、光半導体、マイクロ波デバイス、パワー半導体、各種センサ等、発熱密度の高い半導体デバイスが実装されている。
【０００３】
半導体デバイスは、一般的に、使用される半導体チップの保護のために樹脂、セラミック等で封止され、半導体パッケージとして取り扱われている。また、半導体チップの動作は、発熱反応であり、この熱により半導体デバイスの誤動作が発生し得る。そのため、発生した熱を半導体デバイスの外部に放出して、デバイス駆動に高い信頼性を確保するために、半導体パッケージには高い放熱性が求められる（例えば、特許文献１参照）。
【０００４】
半導体パッケージには、半導体チップを樹脂やセラミックで封止するタイプが一般的である。この樹脂やセラミックによって、半導体チップで発生した熱を放散する放熱部材も封止される場合がある。
【０００５】
放熱部材としては、熱伝導率の高い金属（銅、アルミニウム、アルミニウム合金、マグネシウム合金等）が使用され、押し出し成形法やダイキャスト成形法を用いて成形した放熱フィンを発熱源近傍に配置して、外界空気に効率的に熱放散する方法などが採用されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２９８１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の放熱対策は、高い放熱性能を実現するうえで、放熱面積確保のために放熱フィンの外寸法を増大させる必要がある等の問題点を有していた。また、近年の半導体デバイスの小型化、高速化に伴い、パッケージに収納されるチップ数が増加し、発熱量が大きくなっているため、十分な放熱特性を実現できないという問題点を有していた。特に、パッケージの実装面積を最小限にするために縦方向に複数チップを積層する３次元パッケージにおいては、中央部の半導体チップが上下の放熱板と接触する部分を持たないため、自己発熱が大きくなるという大きな課題を有していた。
【０００８】
本発明は、上記の点に鑑み提案されたものであり、その目的として、一つの側面では、省スペース性を有し、かつ、十分な放熱特性を有する半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体パッケージは、少なくとも１つ以上の半導体チップと、前記半導体チップを封止する封止材と、接地配線と、を有し、前記接地配線の少なくとも一部に、放熱部材が設けられている、半導体パッケージ
【発明の効果】
【００１０】
本発明の実施形態によれば、一つの側面では、省スペース性を有し、かつ、十分な放熱特性を有する半導体パッケージを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る半導体パッケージの構成の一例を説明するための概略断面図である。
【図２】本実施形態に係る半導体パッケージの構成の他の例を説明するための概略断面図である。
【図３】本実施形態に係る半導体パッケージの構成の他の例を説明するための概略断面図である。
【図４】本実施形態に係る半導体パッケージの構成の他の例を説明するための概略断面図である。
【図５】本実施形態に係る半導体パッケージの構成の他の例を説明するための概略断面図である。
【図６】本実施形態に係る半導体パッケージの構成の他の例を説明するための概略断面図である。
【図７】本実施形態に係る半導体パッケージの構成の他の例を説明するための概略断面図である。
【発明を実施するための形態】
【００１２】
以下、本実施形態に係る半導体パッケージについて、詳細に説明する。
【００１３】
本発明者らは、半導体パッケージで半導体チップにＧＮＤ電位を印可するために使用される接地配線の一部又は全部に、放熱板、放熱フィン等の放熱部材を設けることで、発熱体の近くに大型の放熱部材を形成させることなく（省スペース性）、十分な放熱効果を得られること（放熱性）を見出し、ここに本発明を完成した。即ち、本実施形態に係る半導体パッケージは、少なくとも１つ以上の半導体チップと、接地配線と、を有してパッケージ化される全ての半導体デバイスに適用可能である。
【００１４】
具体的な半導体デバイスには、ダイオード、トランジスタ（パワートランジスタを含む）、整流素子、サイリスタ等の個別半導体素子；ＬＥＤ（ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ）、発光ダイオード等の発光デバイス、フォトダイオード、フォトトランジスタ等の受光デバイス、光通信用デバイス等の光半導体デバイス；マイクロ波デバイス；各種センサ；揮発性メモリ、不揮発性メモリ等のメモリ、ロジックＩＣ、アナログＩＣ等の集積回路；などが挙げられる。
【００１５】
本実施形態において、半導体チップをなす半導体基板は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）のような半導体元素、又は、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ及びＩｎＰのような化合物半導体を含んでもよい。また、半導体基板は、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造を有していてもよい。さらに、半導体基板は、ＢＯＸ層（ｂｕｒｉｅｄ  ｏｘｉｄｅ  ｌａｙｅｒ）を含んでもよい。またさらに、半導体基板は、導電領域、例えば、不純物がドーピングされたウェル（ｗｅｌｌ）を含んでいてもよい。
【００１６】
本実施形態において、半導体チップは、１又は複数の個別素子を含む半導体素子であっても良い。個別素子としては、多様な微細電子素子、例えば、ＣＭＯＳトランジスタ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｔｒａｎｓｉｓｔｏｒ）のようなＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）、システムＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）、ＣＩＳ（ＣＭＯＳ  ｉｍａｇｉｎｇ  ｓｅｎｓｏｒ）等のイメージセンサ、ＭＥＭＳ（ｍｉｃｒｏ−ｅｌｅｃｔｒｏ−ｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍ）、能動素子、受動素子などを含んでも良い。また、半導体チップは、プロセッサユニット（ｐｒｏｃｅｓｓｏｒ  ｕｎｉｔ）でも良く、具体的には、例えば、ＭＰＵ（ｍｉｃｒｏ  ｐｒｏｃｅｓｓｏｒ  ｕｎｉｔ）又はＧＰＵ（ｇｒａｐｈｉｃｓ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）でも良い。さらに、半導体チップは、ロジック半導体チップでも良いし、メモリ半導体チップでも良い。メモリ半導体チップとしては、具体的には、例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）又はＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような揮発性メモリ半導体チップや、ＰＲＡＭ（ｐｈａｓｅ−ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）又はＲＲＡＭ（登録商標）（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような不揮発性メモリ半導体チップでも良い。
【００１７】
また、本実施形態に係る半導体パッケージは、パッケージの種類に限定されず、ＤＩＰ系（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｐａｃｋａｇｅ）、ＳＩＰ系（Ｓｉｎｇｌｅ  Ｉｎｌｉｎｅ  Ｐａｃｋａｇｅ）、ＺＩＰ系（Ｚｉｇｚａｇ  Ｉｎｌｉｎｅ  Ｐａｃｋａｇｅ）、ＱＦＰ系（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）、ＳＯＪ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｊ−ｌｅａｄｅｄ  ｐａｃｋａｇｅ）等のＪリード系、ＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等のグリッドアレー系、ＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）等のＳＯ系、ＳＯＴ系（Ｓｍａｌｌ  ＯｕｔｌｉｎｅＴｒａｎｓｉｓｔｏｒ）、Ｔｒａｎｓｉｓｔｏｒ  Ｏｕｔｌｉｎｅ等のＴＯ系等のパッケージに適用可能である。
【００１８】
また、本実施形態に係る半導体パッケージは、単一のチップのみをパッケージした半導体パッケージにも適用可能であるし、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）技術を利用して複数の集積回路チップを同一パッケージ内に搭載していても良い。なお、ＭＣＰ技術を利用する場合、インターポーザ基板を用いて複数のチップを平面的に集積する平面ＭＣＰや、インターポーザ基板上で複数の集積回路チップをダイボンディングにより積層する積層ＭＣＰや、下地集積回路チップ上に、金属バンプにより別の集積回路チップをＦａｃｅ  ｔｏ  Ｆａｃｅで積層したＣｏＣ（Ｃｈｉｐ  ｏｎ  Ｃｈｉｐ）等にも適用可能である。
【００１９】
なお、半導体チップは、パッケージベース基板上に実装されていても良い。パッケージベース基板は、例えば、印刷回路基板、セラミックス基板又はインターポーザ基板（ｉｎｔｅｒｐｏｓｅｒ）等が挙げられる。
【００２０】
本実施形態に係る半導体パッケージで使用する放熱部材の形態は、放熱板、放熱フィンなど、従来公知の全ての形態を使用可能である。
【００２１】
また、本実施形態においては、放熱部材は、半導体チップにＧＮＤ電位を印可するために使用される接地配線の一部又は全部を兼ねている。そのため、接地配線を、例えば半導体パッケージのリードピン（リードありの場合）の一部をグランド（アース）端子にして半導体チップからグランド端子までの経路で放熱部材を設ける場合、信号線など他の配線の邪魔にならないよう、放熱部材をエッチング加工する。これにより、放熱部材を設けない場合と同等の配線の自由度を担保することができる。
【００２２】
ＭＯＳトランジスタ及びＣＭＯＳ回路を例に考えた場合、抵抗の高いトランジスタのチャネル部分を電流が流れる際に特に発熱が大きくなる。そのため、ＮチャネルＭＯＳのソース電極に接続されている接地線の一部及び全部に放熱部材を配置できる本発明の放熱効果は特に効果的であると言える。
【００２３】
放熱部材の材料としては、熱伝導率が高い材料を使用することが好ましく、金属以外ではカーボン系の材料が適しており、例えば、グラフェン（およそ５０００Ｗｍ−１Ｋ−１）、カーボンナノチューブ（およそ３０００Ｗｍ−１Ｋ−１）、グラファイト（およそ２０００Ｗｍ−１Ｋ−１）などが、電気伝導性にも優れており本発明の放熱部材としては適切であり、中でも最も高い熱伝導率を有するグラフェンを使用することが好ましい。
【００２４】
（実施例）
次に、具体的な実施例を参照することにより、本発明をより具体的に説明するが、本発明はこの具体的な実施例に限定されない。
【００２５】
図１乃至図７に、本実施形態に係る半導体パッケージの構成の一例を説明するための概略図を示す。なお、図においては、説明のために、一部の構成要素を省略して概略的に示している。
【００２６】
本実施例においては、半導体チップとしてＣＭＯＳトランジスタを例に挙げるが、本発明はこの点において限定されない。
【００２７】
図１に示す半導体パッケージ１００ａは、ＣＭＯＳトランジスタチップ１０２とＣＭＯＳトランジスタチップ１０４とをＦａｃｅ  Ｔｏ  Ｆａｃｅに積層した実施形態である。図１に示す例では、接地配線１０６の一部、例えば、半導体パッケージ１００ａの側面に放熱板１０８を設置して４面放熱している。
【００２８】
図２に示す半導体パッケージ１００ｂは、ＣＭＯＳトランジスタチップ１０４とＣＭＯＳトランジスタチップ１０２とをＦａｃｅ  Ｔｏ  Ｂａｃｋに積層した実施形態である。図２に示す例では、接地配線１０６の一部、例えば、半導体パッケージ１００ｂの側面に放熱板１０８を設置して４面放熱している。
【００２９】
図３に示す半導体パッケージ１００ｃは、ＣＭＯＳトランジスタチップ１０４とＣＭＯＳトランジスタチップ１０２とをＢａｃｋ  Ｔｏ  Ｂａｃｋに積層した実施形態である。図３に示す例では、接地配線１０６の一部、例えば、半導体パッケージ１００ｃの側面に放熱板１０８を設置して４面放熱している。
【００３０】
図４に示す半導体パッケージ１００ｄは、ＣＭＯＳトランジスタチップ１０４とＣＭＯＳトランジスタチップ１０２とをＢａｃｋ  Ｔｏ  Ｂａｃｋに接合した実施形態である。図４に示す例では、接地配線１０６の一部、例えば、半導体パッケージ１００ｄの側面に放熱板１０８を設置して４面放熱している。
【００３１】
図５に示す半導体パッケージ１００ｅは、ＣＭＯＳトランジスタチップ１０２とＣＭＯＳトランジスタチップ１０４とＣＭＯＳトランジスタチップ１１０との３つのチップを３層で実装した実施形態である。図５に示す例では、接地配線１０６の一部、例えば、半導体パッケージ１００ｅの底面及び表面に放熱板１０８を設置して２面放熱している。
【００３２】
図６に示す半導体パッケージ１００ｆは、ＣＭＯＳトランジスタチップ１０２とＣＭＯＳトランジスタチップ１０４とをＦａｃｅ  Ｔｏ  Ｆａｃｅに積層した実施形態である。図６に示す例では、接地配線１０６の一部、例えば、半導体パッケージ１００ｆの側面及び裏面に放熱板１０８を設置して５面放熱している。
【００３３】
図７に示す半導体パッケージ１００ｇは、ＣＭＯＳトランジスタチップ１０２とＣＭＯＳトランジスタチップ１０４とＣＭＯＳトランジスタチップ１１０との３つのチップを３層で実装した実施形態である。図７に示す例では、接地配線１０６の一部、例えば、半導体パッケージ１００ｇの側面、表面及び裏面に放熱板１０８を設置して６面放熱している。
【００３４】
図１乃至図７に具体的に実施例で示したように、本実施形態に係る半導体パッケージは
接地配線の少なくとも一部に、放熱部材が設けている。そのため、パッケージに収納されるチップ数の増加に伴い単位体積当たりの発熱が大きくなるＭＣＰ技術においても、省スペース性を担保したまま、十分な放熱特性を得る放熱部材の配置が可能となる。
【符号の説明】
【００３５】
１００    半導体パッケージ
１０２    ＣＭＯＳトランジスタチップ
１０４    ＣＭＯＳトランジスタチップ
１０６    接地配線
１０８    放熱板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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