(57)【要約】 【課題】電源電圧が低い場合でも、ハイサイド側とローサイド側の各トランジスタがともにオンしないように各ゲート電圧を制御する。【解決手段】ゲート制御回路は、第１基準電圧ノードと、第１基準電圧ノードよりも低い電圧の第２基準電圧ノードとの電位差に基づいて、第１基準電圧ノードと出力ノードとの間に接続される第１トランジスタのゲート電圧を制御する第１ゲート制御部と、第３基準電圧ノードと、第３基準電圧ノードよりも低い電圧の第４基準電圧ノードとの電位差に基づいて、出力ノードと第４基準電圧ノードとの間に接続される第２トランジスタのゲート電圧を制御する第２ゲート制御部と、第１基準電圧ノードの電圧が初期電圧から上昇する最中の第１期間と、第１基準電圧ノードの電圧が通常電圧から下降する最中の第２期間において、第１基準電圧ノードと第２基準電圧ノードとの電位差を一時的に増大させる電圧調整回路と、を備える。【選択図】図１
2020109910.tif 000002
【特許請求の範囲】
【請求項１】
第１基準電圧ノードと、前記第１基準電圧ノードよりも低い電圧の第２基準電圧ノードとの電位差に基づいて、前記第１基準電圧ノードと出力ノードとの間に接続される第１トランジスタのゲート電圧を制御する第１ゲート制御部と、
前記第１基準電圧ノードよりも低い電圧の第３基準電圧ノードと、前記第３基準電圧ノードよりも低い電圧の第４基準電圧ノードとの電位差に基づいて、前記出力ノードと前記第４基準電圧ノードとの間に接続される第２トランジスタのゲート電圧を制御する第２ゲート制御部と、
前記第１基準電圧ノードの電圧が初期電圧から上昇する最中の第１期間と、前記第１基準電圧ノードの電圧が通常電圧から下降する最中の第２期間とにおいて、前記第１基準電圧ノードと前記第２基準電圧ノードとの電位差を一時的に増大させる電圧調整回路と、を備える、ゲート制御回路。
【請求項２】
前記電圧調整回路は、前記第１期間及び前記第２期間内において、前記第２基準電圧ノードから前記第４基準電圧ノードに電流を流すことで、前記第１基準電圧ノードと前記第２基準電圧ノードとの電位差を一時的に増大させる、請求項１に記載のゲート制御回路。
【請求項３】
前記電圧調整回路は、前記第１期間が終了する際の前記第１基準電圧ノードの電圧レベルと、前記第２期間が開始される際の前記第１基準電圧ノードの電圧レベルとを相違させる、請求項１又は２に記載のゲート制御回路。
【請求項４】
前記第１トランジスタのゲート電圧を前記第２ゲート制御部の動作電圧に応じた電圧レベルに変換して前記第２ゲート制御部に入力する第１レベルシフト回路と、
前記第２トランジスタのゲート電圧を前記第１ゲート制御部の動作電圧に応じた電圧レベルに変換して前記第１ゲート制御部に入力する第２レベルシフト回路と、を備え、
前記第１ゲート制御部は、前記第２レベルシフト回路で電圧レベルを変換した前記第２トランジスタのゲート電圧に基づいて、前記第１トランジスタのゲート電圧を制御し、
前記第２ゲート制御部は、前記第１レベルシフト回路で電圧レベルを変換した前記第１トランジスタのゲート電圧に基づいて、前記第２トランジスタのゲート電圧を制御する、請求項１又は２に記載のゲート制御回路。
【請求項５】
前記電圧調整回路は、前記第１基準電圧ノードの電圧が初期電圧から上昇し始めて第１電圧になるまでは第１論理で、前記第１電圧を超えると第２論理になり、前記第１基準電圧ノードの電圧が通常電圧から下降し始めて第２電圧になるまでは前記第２論理で、前記第２電圧以下になると前記第１論理になる昇圧タイミング信号を生成する昇圧タイミング制御回路を有し、
前記電圧調整回路は、前記昇圧タイミング信号に基づいて、前記第１期間及び前記第２期間を設定する、請求項１乃至４のいずれか一項に記載のゲート制御回路。
【請求項６】
前記電圧調整回路は、
前記昇圧タイミング信号が前記第１論理のときに、前記第１基準電圧ノードの電圧が前記第１電圧及び前記第２電圧より小さい第３電圧以上になると、前記第２基準電圧ノードから前記第４基準電圧ノードに電流を流す第１電流生成回路と、
前記第１基準電圧ノードの電圧が前記第３電圧より大きく、かつ前記第１電圧及び前記第２電圧より小さい第４電圧以上のときに、所定の電流を生成する電流源と、
前記所定の電流に基づいて、前記第２基準電圧ノードから前記第４基準電圧ノードに電流を流す第２電流生成回路と、を有する、請求項５に記載のゲート制御回路。
【請求項７】
前記第１電流生成回路は、
前記第１基準電圧ノードと前記第２基準電圧ノードとの間に接続される第１抵抗と、
前記第２基準電圧ノードと前記第４基準電圧ノードとの間に接続される第３トランジスタと、
前記第１基準電圧ノードと前記第３トランジスタのゲートとの間に接続される第２抵抗と、を有し、
前記第３トランジスタは、前記昇圧タイミング信号が前記第１論理で、かつ前記第１基準電圧ノードの電圧が前記第３電圧以上になると、前記第２基準電圧ノードから前記第４基準電圧ノードに電流を流す、請求項６に記載のゲート制御回路。
【請求項８】
第１基準電圧ノードと出力ノードとの間に接続される第１トランジスタと、
前記第１基準電圧ノードと、前記第１基準電圧ノードよりも低い電圧の第２基準電圧ノードとの電位差に基づいて、前記第１トランジスタのゲート電圧を制御する第１ゲート制御部と、
前記出力ノードと、第３基準電圧ノードよりも低い電圧の第４基準電圧ノードとの間に接続される第２トランジスタと、
前記第１基準電圧ノードよりも低い電圧の第３基準電圧ノードと、前記第３基準電圧ノードよりも低い電圧の第４基準電圧ノードとの電位差に基づいて、前記第２トランジスタのゲート電圧を制御する第２ゲート制御部と、
前記第１基準電圧ノードの電圧が上昇する最中の第１期間と、下降する最中の第２期間とにおいて、前記第１基準電圧ノードと前記第２基準電圧ノードとの電位差を一時的に増大させる電圧調整回路と、を備える、トランジスタ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ゲート制御回路及びトランジスタ駆動回路に関する。
【背景技術】
【０００２】
ＩＧＢＴなどの高電流をスイッチするパワー半導体素子は、１０Ｖ以上の高電圧をゲートに印加する必要がある。このため、ハイサイド側トランジスタとローサイド側トランジスタとでパワー半導体素子のゲートを制御するのが一般的である。
【０００３】
ハイサイド側トランジスタとローサイド側トランジスタとが同タイミングでオンしてしまうと、電源電圧ノードと接地ノード間に貫通電流が流れてしまい、電力の損失になる。よって、ハイサイド側トランジスタとローサイド側トランジスタが同時にオンしないような制御が必要となる。
【０００４】
同時オンを防止する制御の一例として、ハイサイド側トランジスタのゲート電圧と、ローサイド側トランジスタのゲート電圧をモニタリングする。すなわち、ハイサイド側をオンする場合は、まずローサイド側をオフさせ、ローサイドゲート電圧でオフを確認した後、ハイサイドオン信号と論理積を取って昇圧レベルシフト回路によりハイサイドへオン信号を伝送させオンする。ローサイド側をオンする場合は、まずハイサイド側をオフし、ハイサイド側のゲート電圧でオフを確認した後、降圧レベルシフト回路でローサイド側へ信号を伝送し、ハイサイドオフ信号と論理積を取ってローサイドをオンする。
【０００５】
しかしながら、ハイサイド側電源ＶCCの投入時や電源遮断時などでは、一時的に電源電圧が低くなるため、上述した２つのレベルシフト回路が正常に動作せず、モニタ信号を正しく伝送できないおそれがある。ハイサイド側がオン状態で、ＶCC電源が急激に低下すると、ハイサイドフローディング電源の電位差(ＶCC-Hs_GND)の監視回路がない場合にローサイドオン信号が入ると、ハイサイドオフの監視信号が安定されず、ハイサイド側トランジスタとローサイド側トランジスタがともにオンして、貫通電流が流れるおそれがある。
【０００６】
また、ハイサイドフローディング電源の電位差(ＶCC-Hs_GND)の監視回路があってハイサイドはオフできたとする。ハイサイドのオフ状態をローサイドへ伝送する降圧レベルシフト回路が動作しないとローサイドはオフ状態を保持し、外部トランジスタ駆動の出力端子ＯＵＴはハイインピーダンスとなる。外部トランジスタがMOSゲートトランジスタならば、ゲート電圧が安定されず制御不能な電流が流れる。回避にはＶCC-GND間監視信号により別系統でＯＵＴを下げる系統が必要となる。電源監視はＶCC-Hs_GND間とＶCC-GND間の二系統が必要となる。
【０００７】
さらにスイッチング電源のアプリケーションにおいては、雷サージなどで電源が数us瞬停し、ＶCC＝２．４Ｖ程度かつ低温−４５℃条件下でハイサイドオン状態を一定時間保持し以降ハイサイドオフさせる要求がある。降圧レベルシフト回路が安定しないとオン状態を保持できない。したがって、電源電圧が低く（２．４Ｖ＜ＶＣＣ＜４Ｖ）、かつ低温−４５℃においても、ハイサイドフローディング電源の電位差(ＶCC-Hs_GND)を確保する必要がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許３９１５８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一態様は、電源電圧が低く、かつ低温時においても、ハイサイドフローディング電源の電位差(ＶCC-Hs_GND)を確保し、PWMのオン、オフ命令通りハイサイド側とローサイド側の各ゲート電圧を制御可能なゲート制御回路及びトランジスタ駆動回路を提供するものである。
【課題を解決するための手段】
【００１０】
本実施形態によれば、第１基準電圧ノードと、前記第１基準電圧ノードよりも低い電圧の第２基準電圧ノードとの電位差に基づいて、前記第１基準電圧ノードと出力ノードとの間に接続される第１トランジスタのゲート電圧を制御する第１ゲート制御部と、
前記第１基準電圧ノードよりも低い電圧の第３基準電圧ノードと、前記第３基準電圧ノードよりも低い電圧の第４基準電圧ノードとの電位差に基づいて、前記出力ノードと前記第４基準電圧ノードとの間に接続される第２トランジスタのゲート電圧を制御する第２ゲート制御部と、
前記第１基準電圧ノードの電圧が初期電圧から上昇する最中の第１期間と、前記第１基準電圧ノードの電圧が通常電圧から下降する最中の第２期間とにおいて、前記第１基準電圧ノードと前記第２基準電圧ノードとの電位差を一時的に増大させる電圧調整回路と、を備える、ゲート制御回路が提供される。
【図面の簡単な説明】
【００１１】
【図１】一実施形態によるゲート制御回路を備えたトランジスタ駆動回路の回路図。
【図２】第１期間と第２期間の一例を示すグラフ。
【図３】第１基準電圧ノードと第２基準電圧ノードから第４基準電圧ノードに流れる電流との関係を示すグラフ。
【図４】電圧調整回路の内部構成の一例を示す回路図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物から変更し誇張してある。
【００１３】
図１は一実施形態によるゲート制御回路１を備えたトランジスタ駆動回路２の回路図である。図１では、ゲート制御回路１及びトランジスタ駆動回路２内の主要な回路素子を示している。実際には、図１に図示されていない種々の回路素子が存在しうる。ゲート制御回路１は、トランジスタ駆動回路２の一部を構成している。
【００１４】
図１のトランジスタ駆動回路２は、ＩＧＢＴ等のパワー半導体素子３を駆動するための回路である。パワー半導体素子３は、一般にはトランジスタ駆動回路２に外付けされる。
【００１５】
トランジスタ駆動回路２は、ハイサイド側の第１トランジスタＭＤＰ１と、ローサイド側の第２トランジスタＭＤＮ１とを備えている。
【００１６】
第１トランジスタＭＤＰ１は、第１基準電圧ノードＶCCと出力ノードＯＵＴとの間に接続されるＰＭＯＳトランジスタである。より詳細には、第１トランジスタＭＤＰ１のソースは第１基準電圧ノードＶCCに接続され、ドレインは出力ノードＯＵＴに接続されている。出力ノードＯＵＴには、パワー半導体素子３のゲートが接続されている。なお、第１トランジスタＭＤＰ１のドレインと出力ノードＯＵＴの間に抵抗が接続される場合もある。
【００１７】
第１トランジスタＭＤＰ１のゲートには、第１ゲート制御部４が接続されている。第１ゲート制御部４は、第１基準電圧ノードＶCCと、第１基準電圧ノードＶCCよりも低い電圧の第２基準電圧ノードHs_GNDとの電位差に基づいて、第１基準電圧ノードＶCCと出力ノードＯＵＴとの間に接続される第１トランジスタＭＤＰ１のゲート電圧を制御する。
【００１８】
第２トランジスタＭＤＮ１は、出力ノードＯＵＴと第４基準電圧ノードＧＮＤとの間に接続されるＮＭＯＳトランジスタである。より詳細には、第２トランジスタＭＤＮ１のドレインは出力ノードＯＵＴに接続され、ソースは第４基準電圧ノードＧＮＤに接続されている。第２トランジスタＭＤＮ１のドレインと出力ノードＯＵＴの間には、抵抗が接続される場合もある。
【００１９】
第２トランジスタＭＤＮ１のゲートには、第２ゲート制御部５が接続されている。第２ゲート制御部５は、第１基準電圧ノードＶCCよりも低い電圧の第３基準電圧ノードLs_REGと、第３基準電圧ノードLs_REGよりも低い電圧の第４基準電圧ノードＧＮＤとの電位差に基づいて、出力ノードＯＵＴと第４基準電圧ノードＧＮＤとの間に接続される第２トランジスタＭＤＮ１のゲート電圧を制御する。
【００２０】
第１ゲート制御部４は、第１レベルシフト回路６を有する。第１レベルシフト回路６は、第１トランジスタＭＤＰ１のゲート電圧を第２ゲート制御部５の動作電圧に応じた電圧レベルに変換して第２ゲート制御部５に入力する。
【００２１】
第２ゲート制御部５は、第２レベルシフト回路７を有する。第２レベルシフト回路７は、第２トランジスタＭＤＮ１のゲート電圧を第１ゲート制御部４の動作電圧に応じた電圧レベルに変換して第１ゲート制御部４に入力する。
【００２２】
第１ゲート制御部４は、第２レベルシフト回路７で電圧レベルを変換した第２トランジスタＭＤＮ１のゲート電圧に基づいて、第１トランジスタＭＤＰ１のゲート電圧を制御する。第２ゲート制御部５は、第１レベルシフト回路６で電圧レベルを変換した第１トランジスタＭＤＰ１のゲート電圧に基づいて、第２トランジスタＭＤＮ１のゲート電圧を制御する。
【００２３】
より詳細には、第１ゲート制御部４は、第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDとの間に接続されるＰＭＯＳトランジスタＭ１と、抵抗Ｒ１と、ＮＭＯＳトランジスタＭ２を有する。ＰＭＯＳトランジスタＭ１のソースは第１基準電圧ノードＶCCに接続され、ＰＭＯＳトランジスタＭ１のドレインは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端はＮＭＯＳトランジスタＭ２のドレインに接続され、ＮＭＯＳトランジスタＭ２のソースは第２基準電圧ノードHs_GNDに接続されている。
【００２４】
ＰＭＯＳトランジスタＭ１のドレインと抵抗Ｒ１との接続ノードは、第１トランジスタＭＤＰ１のゲートに接続されている。また、この接続ノードの電圧は、抵抗Ｒ２を介して第１レベルシフト回路６に入力されて、ローサイド側の電圧レベルに変換される。
【００２５】
ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の両ゲートには、インバータＩＶ１の出力ノードが接続されている。このインバータＩＶ１は、第２ゲート制御部５内の第２レベルシフト回路７の出力信号を反転して出力ノードＯＵＴから出力する。
【００２６】
第２ゲート制御部５は、第２レベルシフト回路７の他に、ＰＭＯＳトランジスタＭ３と、抵抗Ｒ３と、ＮＭＯＳトランジスタＭ４と、抵抗Ｒ４と、ＮＯＲゲートＧ１と、インバータＩＶ３、ＩＶ４と、ＮＡＮＤゲートＧ２と、インバータＩＶ５、ＩＶ６とを有する。
【００２７】
ＰＭＯＳトランジスタＭ３のソースは第３基準電圧ノードLs_REGに接続され、ＰＭＯＳトランジスタＭ３のドレインは抵抗Ｒ３の一端に接続され、抵抗Ｒ３の他端はＮＭＯＳトランジスタＭ４のドレインに接続され、ＮＭＯＳトランジスタＭ４のソースは第４基準電圧ノードＧＮＤに接続されている。
【００２８】
抵抗Ｒ３とＮＭＯＳトランジスタＭ４のドレインとの接続ノードは、第２トランジスタＭＤＮ１のゲートに接続されている。また、この接続ノードの電圧は、抵抗Ｒ４を介してＮＯＲゲートＧ１に入力されている。ＮＯＲゲートＧ１は、第１トランジスタＭＤＰ１と第２トランジスタＭＤＮ１のオン／オフを制御するＰＷＭ信号をインバータＩＶ３で反転した信号と、第２トランジスタＭＤＮ１のゲートとの論理和の反転信号を出力する。ＮＯＲゲートＧ１の出力信号は、第２レベルシフト回路７で電圧レベルの変換を行って、第１ゲート制御部４内のインバータＩＶ１に入力されている。
【００２９】
第１ゲート制御部４内の各回路素子は、第２基準電圧ノードHs_GNDを接地レベルとし、第１基準電圧ノードＶCCから電源電圧の供給を受けている。第２ゲート制御部５内の各回路素子は、第４基準電圧ノードＧＮＤを接地レベルとし、第３基準電圧ノードLs_REGから電源電圧の供給を受けている。第１レベルシフト回路６と第２レベルシフト回路７には、第１〜第４基準電圧ノードＶcc、Hs_GND、Ls_REG,ＧＮＤが接続されている。
【００３０】
次に、図１の第１ゲート制御部４と第２ゲート制御部５の動作を説明する。第１基準電圧ノードＶCCと第３基準電圧ノードLs_REGの電圧が通常電圧の場合、ＰＷＭ信号がハイになると、第２レベルシフト回路７の出力はローレベル電圧になる。これにより、第１ゲート制御部４内のインバータＩＶ１の出力はハイレベルになり、ＮＭＯＳトランジスタＭ２がオンする。このとき、第２ゲート制御部５内のインバータＩＶ６はハイレベルになり、ＮＭＯＳトランジスタＭ４がオンして第２トランジスタＭＤＮ１のゲートはローレベルになる。これにより、第２トランジスタＭＤＮ１がオフして第１トランジスタＭＤＰ１がオンし、出力ノードＯＵＴはハイレベル電圧になり、パワー半導体素子３はオンする。
【００３１】
一方、第１基準電圧ノードＶCCと第３基準電圧ノードLs_REGの電圧が通常電圧の場合、ＰＷＭ信号がローレベルになると、第１ゲート制御部４内のインバータＩＶ１の出力はローになる。よって、ＰＭＯＳトランジスタＭ１がオンし、第１トランジスタＭＤＰ１のゲートはハイレベルになるため、第１トランジスタＭＤＰ１はオフする。このとき、第２ゲート制御部５内のインバータＩＶ６はローレベルになり、ＰＭＯＳトランジスタＭ３がオンして第２トランジスタＭＤＮ１のゲートはハイレベルになる。これにより、第１トランジスタＭＤＰ１がオフして第２トランジスタＭＤＮ１がオンし、出力ノードＯＵＴはローレベル電圧になり、パワー半導体素子３はオフする。
【００３２】
ゲート制御回路１は、上述した第１ゲート制御部４と第２ゲート制御部５を有する他に、電圧調整回路１０を有する。
【００３３】
電圧調整回路１０は、第１基準電圧ノードＶCCが上昇する最中の第１期間と、下降する最中の第２期間とにおいて、第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDとの電位差を一時的に増大させる。
【００３４】
電圧調整回路１０は、第１期間が終了する第１基準電圧ＶCCレベルと、第２期間が開始される第１基準電圧ＶCCレベルとを相違させてもよい。第１期間が終了する第１基準電圧ＶCCレベルと、第２期間が開始される第１基準電圧ＶCCレベルとを相違させことで、第１基準電圧ノードＶCCと第２基準電圧ノードHs_GND間の電位差が不安定になるチャタリングを防止できる。
【００３５】
図２は第１期間と第２期間の一例を示すグラフである。図２の横軸は第１基準電圧ノードＶCC［Ｖ］、縦軸は第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDの電位差［Ｖ］である。図２の実線波形が本実施形態による電位差であり、破線波形が電位差の昇圧動作を行わない従来の波形である。図２の実線波形に示すように、本実施形態では、上述した第１期間と第２期間において電位差を昇圧させており、かつ第１期間の終了時刻に対応する第１基準電圧と、第２期間の開始時刻に対応する第１基準電圧とをずらしている。
【００３６】
図３は第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDから第４基準電圧ノードＧＮＤに流れる電流との関係を示すグラフである。図３の横軸は第１基準電圧ノードＶCC［Ｖ］、縦軸は電流［μＡ］である。
【００３７】
図３に矢印で示すように、第１基準電圧ノードＶCCが０Ｖから徐々に高くなるときの電位差及び電流の変化と、第１基準電圧ノードＶCCが通常電圧から徐々に低くなるときの電位差及び電流の変化は一部異なっており、ヒステリシスを持たせている。
【００３８】
図４は電圧調整回路１０の内部構成の一例を示す回路図である。図４に示すように、電圧調整回路１０は、昇圧タイミング制御回路１１と、第１電流生成回路１２と、電流源１３と、第２電流生成回路１４とを有していてもよい。
【００３９】
昇圧タイミング制御回路１１は、第１基準電圧ノードＶCCが初期電圧から上昇し始めて第１電圧になるまでは第１論理で、第１電圧を超えると第２論理になり、第１基準電圧ノードＶCCが通常電圧から下降し始めて第２電圧になるまでは第２論理で、第２電圧以下になると第１論理になる昇圧タイミング信号を生成する。第１電圧と第２電圧の大小関係は任意である。
【００４０】
第１電流生成回路１２は、昇圧タイミング信号が第１論理のときに、第１基準電圧ノードＶCCが第１電圧及び第２電圧より小さい第３電圧以上になると、第２基準電圧ノードHs_GNDから第４基準電圧ノードＧＮＤに電流を流す。
【００４１】
電流源１３は、第１基準電圧ノードＶCCが第３電圧より大きく、かつ第１電圧及び第２電圧より小さい第４電圧以上のときに、所定の電流を生成する。第２電流生成回路１４は、所定の電流に基づいて、第２基準電圧ノードHs_GNDから第４基準電圧ノードＧＮＤに電流を流す。
【００４２】
昇圧タイミング制御回路１１は、抵抗Ｒ５〜Ｒ７と、ＮＭＯＳトランジスタＭ６と、差動増幅器１５と、電圧源１６と、インバータＩＶ７とを有する。抵抗Ｒ５と抵抗Ｒ６は、第１基準電圧ノードＶCCと第４基準電圧ノードＧＮＤの間に直列接続されている。抵抗Ｒ５とＲ６の接続ノードには、抵抗Ｒ７の一端が接続され、抵抗Ｒ７の他端はトランジスタＭ６のドレインに接続され、トランジスタＭ６のソースは第４基準電圧ノードＧＮＤに接続されている。
【００４３】
差動増幅器１５の負側入力ノードには、抵抗Ｒ５とＲ６の接続ノードが接続されている。差動増幅器１５の正側入力ノードには、電圧源１６が接続されている。差動増幅器１５の出力ノードは、インバータＩＶ７の入力ノードに接続されている。インバータＩＶ７の出力ノードは、第１電流生成回路１２内のＮＭＯＳトランジスタＭ５のゲートに接続されている。
【００４４】
第１電流生成回路１２は、抵抗（第２抵抗）Ｒ９と、ツェナーダイオードＤ１、Ｄ２と、ＰＭＯＳトランジスタＭ６、Ｍ７と、ＮＭＯＳトランジスタＭ５、Ｍ８、Ｍ９と有する。
【００４５】
第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDとの間には、抵抗（第１抵抗）Ｒ８とツェナーダイオードＤ１が並列に接続されている。抵抗Ｒ８は、第１電流生成回路１２と第２電流生成回路１４で共通に用いられる抵抗である。トランジスタ（第３トランジスタ）Ｍ８のドレインは第２基準電圧ノードHs_GNDに接続され、トランジスタＭ８のソースは第４基準電圧ノードＧＮＤに接続されている。
【００４６】
第１基準電圧ノードＶCCとトランジスタＭ８のゲートとの間には、トランジスタＭ６とＭ７がカスコード接続されている。第１基準電圧ノードＶCCとトランジスタＭ１２のゲートとの間には、抵抗Ｒ９が接続されている。
【００４７】
トランジスタＭ８のゲートと第４基準電圧ノードＧＮＤの間には、トランジスタＭ９と、ツェナーダイオードＤ２と、トランジスタＭ５とが並列に接続されている。
【００４８】
電流源１３は、ＮＰＮトランジスタＱ１〜Ｑ５と、抵抗Ｒ１０〜Ｒ１２と、ＰＭＯＳトランジスタＭ１０、Ｍ１１とを有する。第１基準電圧ノードＶCCと第４基準電圧ノードＧＮＤとの間には、抵抗Ｒ１０と、トランジスタＱ２、Ｑ４が直列に接続されている。また、第１基準電圧ノードＶCCと第４基準電圧ノードＧＮＤとの間には、ＰＭＯＳトランジスタＭ１０、Ｍ１１と、抵抗Ｒ１１と、ＮＰＮトランジスタＱ１、Ｑ５と、抵抗Ｒ１２とが直列に接続されている。トランジスタＱ１とＱ２はゲートが共通であり、カレントミラー回路を構成している。
【００４９】
第２電流生成回路１４は、ＰＭＯＳトランジスタＭ１２〜Ｍ１５と、ＮＭＯＳトランジスタＭ１６〜Ｍ１９と、抵抗Ｒ１３と、ツェナーダイオードＤ３〜Ｄ５と、を有する。
【００５０】
トランジスタＭ１２、Ｍ１３は、電流源１３内のトランジスタＭ１０、Ｍ１１とカレントミラー回路を構成している。また、トランジスタＭ１２、Ｍ１３は、トランジスタＭ６、Ｍ７とカレントミラー回路を構成している。トランジスタＭ１６、Ｍ１７は、トランジスタＭ１８、Ｍ１９とカレントミラー回路を構成している。
【００５１】
次に、図４の電圧調整回路１０の動作を説明する。第１基準電圧ノードＶCCが０Ｖから徐々に高くなると、当初は、差動増幅器１５の出力はハイレベルであり、インバータＩＶ７の出力はローレベルになる。よって、トランジスタＭ５はオフ状態である。
【００５２】
トランジスタＭ８のゲートは、抵抗Ｒ９を介して第１基準電圧ノードＶCCに接続されている。第１基準電圧ノードＶCCが徐々に高くなると、抵抗Ｒ９の他端側であるトランジスタＭ８のゲート電圧も徐々に高くなる。トランジスタＭ８のゲート電圧がトランジスタＭ８の閾値電圧を超えると、第１基準電圧ノードＶCCから、抵抗Ｒ８を通って、トランジスタＭ８のドレイン−ソース間に電流が流れる。これにより、第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDとの電位差は上昇し、電位差の昇圧動作が開始される。
【００５３】
一方、第２電流生成回路１４内の電流源１３は、第１基準電圧ノードＶCCがトランジスタＱ３〜Ｑ５のベース−エミッタ間電圧ＶBEの２倍以上の電圧になると、トランジスタＱ１に所定の電流Ｉaを流し始める。この電流Ｉaは、以下の（１）式で表される。
Ｉa＝ＶＴ×ｌｎ(Ｎ)／Ｒ１２    …（１）
【００５４】
ここで、ＶＴはトランジスタＱ１〜Ｑ５の熱起電圧、Ｎはトランジスタの個数で、図４の回路では、トランジスタＱ３とＱ５の２個であり、Ｎ＝２である。
【００５５】
電流Ｉaが流れ始めるのは、第１基準電圧ノードＶCCが以下の（２）式の右辺における各電圧の総和である約２Ｖを超えたときである。
【００５６】
ＶCC＝トランジスタＭ１０の閾値電圧ＶTH＋飽和状態のトランジスタＭ１0のソース−ドレイン間電圧ＶSD(M10)_sat＋M11のドレインソース電圧ＶSD(M11)_satのトランジスタＱ１のコレクタ−エミッタ間電圧ＶCE(Q1)_sat＋トランジスタＱ３，Ｑ５のコレクタ−エミッタ間電圧    …（２）
ここで、（２）式の右辺のＶSD(M10)_satとＶCE(Q5)_satは、それぞれ以下の（３）式と（４）式で表される。
ＶSD(M10)_sat=R11×Ia  …（３）
ＶCE(Q5)_sat=VBE(Q2)    …（４）
（２）式の第１基準電圧ノードＶCCの最小電圧ＶCCmin1は、以下の（５）式で表される。
ＶCCmin1=ＶSD(M10)_sat＋ＶSD(M11)_sat＋ＶCE(Q1)_sat＋ＶCE(Q5)_sat
＝１Ｖ＋０．１５Ｖ＋０．１５Ｖ＋０．７Ｖ＝約２Ｖ    …（５）
【００５７】
飽和状態のトランジスタＭ１０のソース−ドレイン間電圧ＶSD_satは、自己バイアスで、抵抗Ｒ１１×Ｉaでバイアスされている。
【００５８】
第２電流生成回路１４内のトランジスタＭ１２、Ｍ１３、抵抗Ｒ１３、トランジスタＭ１６、Ｍ１７が動作する第１基準電圧ノードＶCCの最小電圧ＶCCmin2は、以下の（６）式で表される。
ＶCCmin2＝トランジスタＭ１２のＶSD(M12)_sat＋トランジスタＭ１３のＶSD(M13)_sat＋トランジスタＭ１６のゲート−ソース間電圧ＶGS(M16)＋トランジスタＭ１７のＶDS(M17)_sat    …（６）
（６）式の右辺のＶSD(M12)_satは、以下の（７）式で表される。
ＶSD(M12)_sat=R13×Ia    …（７）
よって、上記（６）式は、以下の（８）式で表される。
ＶCC_min2=ＶSD(M12)_sat＋ＶSD(M13)_sat＋ＶGS(M16)＋ＶDS(M17)_sat
＝１Ｖ＋０．１Ｖ×３＝１．３Ｖ    …（８）
【００５９】
このように、（８）式の電圧値は、（５）式の電圧値より低いため、第１基準電圧ノードＶCCが（５）式の約２Ｖになった場合に、トランジスタＭ１６、Ｍ１７に電流が流れて、トランジスタＭ１６、Ｍ１７とカレントミラー回路を構成するトランジスタＭ１８、Ｍ１９に電流が流れる。このとき、トランジスタＭ１５のゲートとソースの間に接続されるツェナーダイオードＤ５はブレークダウンしていないため、トランジスタＭ１５のゲートは第４基準電圧ノードＧＮＤと略等しい電圧になる。これにより、抵抗Ｒ８からトランジスタＭ１５のソース−ドレイン間を通って電流が流れ始める。
【００６０】
同時に、トランジスタＭ１２、Ｍ１３とカレントミラー回路を構成するトランジスタＭ６、Ｍ７のソース−ドレイン間電流が増大し、この電流はトランジスタＭ９のドレイン−ソース間に流れる。トランジスタＭ９は、トランジスタＭ８とカレントミラー回路を構成するため、トランジスタＭ８のドレイン−ソース間の電流も増大する。よって、第２基準電圧ノードHs_GNDから、より多くの電流が第４基準電圧ノードＧＮＤに流れ、第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDとの電位差が増大する。
【００６１】
第１基準電圧ノードＶCCがさらに高くなると、昇圧タイミング制御回路１１内の抵抗Ｒ５、Ｒ６、Ｒ７の接続ノードの電圧が電圧源１６の電圧よりも高くなり、差動増幅器１５の出力はハイレベルからローレベルに遷移する。よって、トランジスタＭ５はオンになり、トランジスタＭ８のゲートが第４基準電圧ノードＧＮＤの電圧にまで低下することから、トランジスタＭ８のドレイン−ソース間電流は流れなくなり、図２で示した第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDの電位差の昇圧動作は停止する。
【００６２】
逆に、第１基準電圧ノードＶCCが通常電圧から徐々に下がる場合、昇圧タイミング制御回路１１内のトランジスタＭ５はオンで、トランジスタＭ６はオフであるため、抵抗Ｒ５とＲ６で分圧した電圧が電圧源１６の電圧を下回った時点で、差動増幅器１５の出力はローレベルからハイレベルに遷移する。これにより、トランジスタＭ５はオフし、抵抗Ｒ８からトランジスタＭ８のドレイン−ソース間に電流が流れて、第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDとの電位差の昇圧動作が開始される。
【００６３】
このように、本実施形態では、電源投入時や電源遮断時など、ハイサイド側の第１基準電圧ノードＶCCの電圧レベルが一時的に低くなった場合に、第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDとの電位差を一時的に大きくする昇圧動作を行うため、第１基準電圧ノードＶCCが低い場合であっても、ハイサイド側のトランジスタＭＤＰ１とローサイド側のトランジスタＭＤＮ１が同時にオンして貫通電流が流れるという不具合を防止できる。
【００６４】
より具体的には、本実施形態では、第１基準電圧ノードＶCCが上昇し始める第１期間と、下降し始める第２期間内は、第２基準電圧ノードHs_GNDから第４基準電圧ノードＧＮＤに電流を流すようにして、第１基準電圧ノードＶCCと第２基準電圧ノードHs_GNDとの電位差を大きくする。また、第１期間が終了する際の第１基準電圧ノードＶCCと、第２期間が開始される際の第１基準電圧ノードＶCCとを相違させることにより、上述した電位差のチャタリングを防止する。これにより、電源投入時や電源遮断時においても、ハイサイド側のトランジスタＭＤＰ１からローサイド側のトランジスタＭＤＮ１に貫通電流が流れなくなり、安定したゲート制御を行うことができる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
１  ゲート制御回路、２  トランジスタ駆動回路、３  パワー半導体素子、４  第１ゲート制御部、５  第２ゲート制御部、６  第１レベルシフト回路、７  第２レベルシフト回路、１０  電圧調整回路、１１  昇圧タイミング制御回路、１２  第１電流生成回路、１３  電流源、１４  第２電流生成回路、１５  差動増幅器、１６  電圧源
【図１】
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【図２】
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【図３】
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【図４】
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