(57)【要約】【課題】外部磁場によって生ずる磁気センサの出力電圧のオフセットを除去する。【解決手段】開示される実施形態に係るモータは、ロータの回転に応じて順に一定の位相差を有する正弦波信号を出力する複数の磁気センサと、複数の磁気センサの各々の出力信号と、複数の磁気センサの出力信号の平均である平均信号との差分を増幅する信号増幅部と、信号増幅部の出力信号をパルス信号に変換するパルス信号生成部と、を備える。【選択図】図８
2020188575.tif 000002
【特許請求の範囲】
【請求項１】
ロータの回転に応じて順に一定の位相差を有する正弦波信号を出力する複数の磁気センサと、
前記複数の磁気センサの各々の出力信号と、前記複数の磁気センサの出力信号の平均である平均信号との差分を増幅する信号増幅部と、
前記信号増幅部の出力信号をパルス信号に変換するパルス信号生成部と、
を備えたモータ。
【請求項２】
前記複数の磁気センサの各々から出力される前記正弦波信号は、基準電圧を基準とした信号であり、
前記信号増幅部は、
前記複数の磁気センサの各々の出力信号が入力抵抗を介して並列に入力される入力端子を有する第１の演算増幅器と、前記第１の演算増幅器の出力信号が前記基準電圧を基準とした前記平均信号となるように設定される前記第１の演算増幅器の帰還抵抗と、を備えた平均信号生成回路と、
前記複数の磁気センサの各々の出力信号と、前記平均信号生成回路によって生成された前記平均信号との差分を増幅する複数の第２の演算増幅器と、を備え、
前記パルス信号生成部は、前記複数の第２の信号増幅回路の各々の出力信号と、前記基準電圧との比較結果に基づいて、前記パルス信号を生成する、
請求項１に記載されたモータ。
【請求項３】
前記複数の磁気センサの各々から出力される前記正弦波信号は、基準電圧を基準とした信号であり、
前記信号増幅部は、前記複数の磁気センサの各々の出力信号が並列に入力される入力端子を有し、各磁気センサに対応した複数の演算増幅器を備え、
各演算増幅器は、対応する磁気センサの出力信号と前記平均信号との差分を増幅した信号を出力するように、入力抵抗および帰還抵抗が設定され、
前記パルス信号生成部は、前記複数の演算増幅器の各々の出力信号と、前記基準電圧との比較結果に基づいて、前記パルス信号を生成する、
請求項１に記載されたモータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータに関する。
【背景技術】
【０００２】
従来から、ホール素子等、磁力の大きさに応じて変化する磁気センサに対して出力のオフセットをキャンセルする回路が知られている。例えば特許文献１には、回路内のコンデンサの寄生容量によって生ずるオフセットをキャンセルするようにした、ホール素子のオフセットキャンセル回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−４７６３０号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、モータにおいてロータの位置検出を行うために磁気センサとしてホール素子が広く用いられる。ホール素子の信号は信号処理回路で増幅されてマイクロコントローラに供給され、モータ駆動の制御に利用される。ここで、モータに永久磁石等の外部磁場を近づけると磁気センサからの信号にオフセットが生ずるため、マイクロコントローラにホール素子の信号が正確に伝わらないという課題がある。しかしながら、外部磁場によって生ずるオフセットを除去する方法については、従来知られていなかった。
【０００５】
そこで、本発明は、外部磁場によって生ずる磁気センサの出力電圧のオフセットを除去することを目的とする。
【課題を解決するための手段】
【０００６】
本願の例示的な第１発明は、ロータの回転に応じて順に一定の位相差を有する正弦波信号を出力する複数の磁気センサと、前記複数の磁気センサの各々の出力信号と、前記複数の磁気センサの出力信号の平均である平均信号との差分を増幅する信号増幅部と、前記信号増幅部の出力信号をパルス信号に変換するパルス信号生成部と、を備えたモータである。
【発明の効果】
【０００７】
本発明によれば、外部磁場によって生ずる磁気センサの出力電圧のオフセットを除去することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態のモータ駆動システムのシステム構成を示す図である。
【図２】参照回路の回路図である。
【図３】参照回路の動作を示すタイミングチャートである。
【図４】外部磁界によるホール素子の信号に対する影響を説明する図である。
【図５】外部磁界があるときの参照回路の動作を示すタイミングチャートである。
【図６】第１の実施形態におけるモータ駆動システムのホール素子の配置を示す図である。
【図７】第１の実施形態におけるホール素子の出力波形の例を示す図である。
【図８】第１の実施形態の平均信号生成回路の回路図である。
【図９】第１の実施形態の平均信号生成回路の回路図である。
【図１０】第１の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図１１】第１の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図１２】第１の実施形態の信号増幅部の回路図である。
【図１３】第１の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図１４】第１の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図１５】第２の実施形態の信号増幅部について説明する図である。
【図１６】第２の実施形態の信号増幅部の回路図である。
【図１７】第２の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図１８】第２の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図１９】第２の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図２０】第２の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図２１】第２の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図２２】第２の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図２３】第２の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図２４】第２の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【図２５】第２の実施形態のホール素子信号の信号処理回路に対するシミュレーション結果を示す図である。
【０００９】
以下、本発明の駆動システムの実施形態であるモータ駆動システムについて説明する。
なお、以下の実施形態において、少なくとも３相交流モータ、複数のホール素子、および、各ホール素子の信号処理回路を含む構成が、本発明のモータに相当する。
【００１０】
（１）第１の実施形態
（１−１）システム構成
以下、本発明のモータ駆動システムの一実施形態について図面を参照して説明する。
図１は、実施形態のモータ駆動システム１のシステム構成を示す図である。モータ駆動システム１は、インバータ装置２、降圧電源回路３、ＣＰＵ（Central Processing Unit）５、および、３相交流モータＭを備える。ＣＰＵ５は、マイクロコントローラの例である。
インバータ装置２は、３相電圧生成部１０および駆動回路群２０を備え、３相交流電力を発生させて３相交流モータＭに供給する。３相交流モータＭには、回転子の位置を検出する相ごとのホール素子群１００が取り付けられている。
【００１１】
以下の説明において、回路内のノードまたは端子の電圧は、グランド電位ＧＮＤ（以下の説明では、「ＧＮＤ電位」とする。）を基準とした電位を意味している。例えば、インバータ装置２において最も高い電位は電源電位ＶＭであるが、ＧＮＤ電位は０Ｖとみなしてよいため、適宜、「電源電圧ＶＭ」ともいう。
降圧電源回路３は、電源電圧ＶＭをＣＰＵ５が動作するのに必要となる所定の電圧（本実施形態の例では、＋３．３Ｖ）まで低下させてＣＰＵ５に供給する。
ＣＰＵ５は、駆動回路群２０の駆動回路２１〜２３の各々に対して、振幅が３．３Ｖのパルス信号を供給する。各駆動回路は、ＣＰＵ５からのパルス信号を、３相電圧生成部１０内のＭＯＳトランジスタを動作可能となる信号レベルに変換する。
図１では、駆動回路２１〜２３がそれぞれ、ノードＮ１１〜Ｎ１３に対応しており、それぞれ後述する駆動回路の出力端子に相当する。
【００１２】
（１−２）インバータ装置２の構成
以下、インバータ装置２の構成を詳細に説明する。
図１に示すように、インバータ装置２の３相電圧生成部１０は、ローサイドスイッチとしてのＮＭＯＳトランジスタＭ１１，Ｍ２１，Ｍ３１、および、ハイサイドスイッチとしてのＰＭＯＳトランジスタＭ１２，Ｍ２２，Ｍ３２を備える。３相交流モータＭは１００％デューティで動作する場合もあるため、３相電圧生成部１０は、ハイサイドスイッチをＰＭＯＳトランジスタとしている。
なお、本実施形態の説明では、ハイサイドスイッチをＰＭＯＳトランジスタとする例について説明するが、その限りではない。例えばブートストラップ回路を利用して、ハイサイドスイッチとしてＮＭＯＳトランジスタを適用してもよい。
【００１３】
本実施形態では、ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１１は、３相交流モータＭに供給される３相交流電力のＵ相に対して設けられる。ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１１とがスイッチング動作を行うことによりＵ相の出力電圧であるＵ相電圧Ｖｕが生成される。
同様に、ＰＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２１は、３相交流モータＭに供給される３相交流電力のＶ相に対して設けられる。ＰＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２１とがスイッチング動作を行うことによりＶ相の出力電圧であるＶ相電圧Ｖｖが生成される。ＰＭＯＳトランジスタＭ３２とＮＭＯＳトランジスタＭ３１は、３相交流モータＭに供給される３相交流電力のＷ相に対して設けられる。ＰＭＯＳトランジスタＭ３２とＮＭＯＳトランジスタＭ３１とがスイッチング動作を行うことによりＷ相の出力電圧であるＷ相電圧Ｖｗが生成される。
【００１４】
ＮＭＯＳトランジスタＭ１１，Ｍ２１，Ｍ３１のソースは、グランド電位ＧＮＤに設定されている。ＰＭＯＳトランジスタＭ１２，Ｍ２２，Ｍ３２のソースは、インバータ装置２の電源電圧ＶＭに接続されている。
【００１５】
Ｕ相のＮＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１２の共通のドレイン（ノードＮ１１）は、３相交流モータＭのＵ相の巻線（図示せず）の一端に接続される。同様に、Ｖ相のＮＭＯＳトランジスタＭ２１とＰＭＯＳトランジスタＭ２２の共通のドレイン（ノードＮ１２）は、３相交流モータＭのＶ相の巻線（図示せず）の一端に接続され、Ｗ相のＮＭＯＳトランジスタＭ３１とＰＭＯＳトランジスタＭ３２の共通のドレイン（ノードＮ１３）は、３相交流モータＭのＷ相の巻線（図示せず）の一端に接続される。
【００１６】
ホール素子群１００は、３個のホール素子Ｈ１，Ｈ２，Ｈ３からなる。なお、以下の説明では、３個のホール素子について共通して言及するときには、単に「ホール素子Ｈ」と表記する。ホール素子Ｈ１〜Ｈ３は、３相交流モータＭのロータマグネットの位置を検出する素子であり、それぞれ３相交流モータＭのロータマグネット（適宜に単に「ロータ」ともいう。）の回転に応じて変化する磁力の大きさを電気信号に変換する素子である。３個のホール素子Ｈ１，Ｈ２，Ｈ３の信号は、基準電圧に対して互いに反転した一対の信号である相補信号であり、順に１２０度ずつ位相差がある正弦波信号であり、それぞれＵ相、Ｖ相、Ｗ相に対応している。
【００１７】
信号処理回路６Ａは、各ホール素子Ｈの信号を増幅するとともに、３．３Ｖ振幅のパルス信号に変換してＣＰＵ５に供給する。信号処理回路６Ａの詳細については後述する。信号処理回路６Ａから供給されるパルス信号のデューティ比は、通常５０％であり、５０％から大きく外れることはない。
【００１８】
ＣＰＵ５は、信号処理回路６Ａによって供給されるパルス信号に基づいて、駆動回路群２０の駆動回路２１〜２３に供給するパルス信号のデューティ比を決定し、決定したデューティ比のパルス信号を各駆動回路に供給する。各駆動回路に供給されるパルス信号の振幅は、ＣＰＵ５の動作電圧と同一の３．３Ｖである。
【００１９】
駆動回路群２０の各駆動回路は、振幅３．３ＶのＣＰＵ５からのパルス信号をレベル変換し、３相電圧生成部１０のＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートに入力する。駆動回路２１は、Ｕ相のＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２の各ゲートに対してレベル変換したパルス信号を入力する。駆動回路２２は、Ｖ相のＮＭＯＳトランジスタＭ２１およびＰＭＯＳトランジスタＭ２２の各ゲートに対してレベル変換したパルス信号を入力する。駆動回路２３は、Ｗ相のＮＭＯＳトランジスタＭ３１およびＰＭＯＳトランジスタＭ３２の各ゲートに対してレベル変換したパルス信号を入力する。
駆動回路２１，２２，２３によってレベル変換されたパルス信号によって、ローサイドスイッチであるＮＭＯＳトランジスタＭ１１，Ｍ２１，Ｍ３１およびハイサイドスイッチであるＰＭＯＳトランジスタＭ１２，Ｍ２２，Ｍ３２の動作が制御される。
【００２０】
（１−３）信号処理回路の構成
以下、本実施形態の信号処理回路６Ａの構成について詳しく説明するが、その前に先ず、信号処理回路６Ａと対比する目的で、参照用の信号処理回路である参照回路６Ｒについて図２および図３を参照して説明する。
【００２１】
（１−３−１）参照回路
図２は、参照回路６Ｒの回路図である。図３は、参照回路６Ｒの動作を示すタイミングチャートである。図２に示す参照回路６Ｒでは、ホール素子群１００のうち１つのホール素子Ｈ（例えばホール素子Ｈ１）に対する信号処理回路を示しているが、他の相のホール素子Ｈ（例えばホール素子Ｈ２，Ｈ３）に対する信号処理も同様である。
図２に示すように、ホール素子Ｈに対して所定のバイアス電圧又はバイアス電流を発生させるために、電源電圧Ｖｃｃに対して抵抗Ｒｂ１，Ｒｂ２が設けられる。ホール素子Ｈの出力端子Ｐ１，Ｐ２からそれぞれ、ホール素子信号Ｖｈ＋およびホール素子信号Ｖｈ-の一対の相補信号が出力される。ホール素子信号Ｖｈ＋およびホール素子信号Ｖｈ−は、基準電圧ＶＲを基準として互いに逆相の正弦波信号（つまり、基準電圧ＶＲに対して極性が異なる信号）である。
基準電圧ＶＲは、本実施形態の例では、電源電圧Ｖｃｃの１／２のレベルの電圧である。
【００２２】
参照回路６Ｒは、信号増幅部６０および比較器６２を備える。信号増幅部６０は、差動増幅器６１と、抵抗Ｒ１〜Ｒ４とを含む。
差動増幅器６１は差動アンプであり、ホール素子Ｈの信号Ｖｈ＋，Ｖｈ−を増幅して、電圧Ｖｏ１の信号を出力する。ホール素子Ｈの出力端子Ｐ２と差動増幅器６１の反転入力端子との間には抵抗Ｒ１が設けられ、ホール素子Ｈの出力端子Ｐ１と差動増幅器６１の非反転入力端子との間には抵抗Ｒ３が設けられる。
差動増幅器６１の反転入力端子と出力端子の間には帰還抵抗Ｒ２が設けられる。抵抗Ｒ４の一端は差動増幅器６１の非反転入力端子に接続され、抵抗Ｒ４の他端は基準電圧ＶＲに設定される。
典型的にはＲ２／Ｒ１＝Ｒ４／Ｒ３となるように設定され、この値が信号増幅部６０の増幅率（ゲイン）となる。
【００２３】
比較器６２（パルス信号生成部の例）は、信号増幅部６０で増幅されて出力された信号（出力電圧Ｖｏ１）と基準電圧ＶＲとを比較して、その比較結果を示す２値のパルス信号（出力電圧Ｖｏｕｔ）を出力する。このパルス信号がＣＰＵ５に供給される。
【００２４】
図３は、ホール素子信号Ｖｈ＋，Ｖｈ−、差動増幅器６１の出力電圧Ｖｏ１、比較器６２の出力電圧Ｖｏｕｔ、および、基準電圧ＶＲの波形のシミュレーション結果を示している。図３Ａは、ホール素子信号の振幅が０．２Ｖp-pであり、信号増幅部６０のゲインが５倍の場合を示す。図３Ｂは、ホール素子信号の振幅が０．６Ｖp-pであり、信号増幅部６０のゲインが５倍の場合を示す。
図３Ｂに示すように出力電圧Ｖｏ１がＶp-pで電源電圧Ｖｃｃ（３．３Ｖ）を超える場合には、クランプされて正弦波にはならない。図３Ａ，図３Ｂのいずれの場合であっても、出力電圧Ｖｏｕｔは、５０％デューティのパルス波形となっている。
【００２５】
図３は、参照回路６Ｒが正常に動作している場合を示している。しかし、外部に検出対象以外の磁界が存在する場合、ホール素子信号Ｖｈ＋，Ｖｈ−にオフセットが生ずるため、出力電圧Ｖｏｕｔが５０％デューティとならない。この点を図４に示す。
図４は、３相交流モータＭの近くに磁石（永久磁石）がない場合と磁石がある場合とで、ホール素子信号Ｖｈ＋，Ｖｈ−と、参照回路６Ｒの出力電圧Ｖｏｕｔ（パルス）がどのように変化するかを示す図である。３相交流モータＭの近くに磁石がない場合には、ロータマグネットの回転に応じて基準電圧ＶＲとのクロス点が一定間隔となる正弦波のホール素子信号Ｖｈ＋，Ｖｈ−が発生し、それによって参照回路６Ｒの出力電圧Ｖｏｕｔが５０％デューティのパルス波形が得られる。
それに対して、３相交流モータＭの近くに磁石がある場合、当該磁界によるオフセット成分により、ロータマグネットの回転に応じて、ホール素子信号Ｖｈ＋，Ｖｈ−の基準電圧ＶＲとのクロス点が一定間隔とならないため、参照回路６Ｒの出力電圧Ｖｏｕｔが５０％デューティのパルス波形とならない。
例えば、図５は、参照回路６Ｒにおいてホール素子信号の振幅が０．６Ｖp-pであり、信号増幅部６０のゲインが５倍であり、ホール素子の信号に０．５Ｖ（ＤＣ）の外部磁界による成分を重畳させた場合の波形である。図に示すように、外部磁界のため、ホール素子信号Ｖｈ＋，Ｖｈ−のクロス点の間隔が一定とならず、デューティ比が５０％から外れることがわかる。
【００２６】
（１−３−２）本実施形態における信号処理回路
次に、本実施形態のホール素子の配置と信号処理回路６Ａについて、図６〜図１２を参照して説明する。
図６は、本実施形態におけるモータ駆動システム１のホール素子の配置を示す図である。図７は、外部磁界によるオフセット成分が重畳した各ホール素子からの信号を示す図である。
図６Ａは、モータの回転軸に直交する平面において、各ホール素子Ｈの配置を示す図である。図６Ｂは、モータの概略断面図である。
【００２７】
図６Ａに示す例では、３相交流モータＭの極数は４（つまり、極対数が２）である。この場合、ホール素子Ｈ１〜Ｈ３のそれぞれが１２０度（２／３π）（電気角）の位相差を有する信号を生成するため、電気角＝機械角×極対数の関係から、ホール素子Ｈ１〜Ｈ３の配置は、６０度（π／３）ずつシフトした配置となる。
ホール素子Ｈ１〜Ｈ３はそれぞれ、磁気センサの一例である。
図６Ｂに示すように、本実施形態の３相交流モータＭでは、台座５１に基板５２が配置され、基板５２上にホール素子Ｈ１〜Ｈ３が設けられる。基板５２は円形であり、基板５２を覆うようにしてロータマグネット（以下、適宜単に「ロータ」という。）が配置されている。なお、図６Ｂでは、外部磁界としてスピーカ７１が例として図示されている。
【００２８】
参照回路６Ｒの上述した課題に鑑み、本実施形態の信号処理回路６Ａは、すべての相のホール素子信号の平均信号（後述する）と各相のホール素子信号との差分をとることによって、外部磁界によるオフセット成分を除去する。
図１２に示すように、本実施形態の信号処理回路６Ａは、平均信号生成回路６３Ａ，６３Ｂ（若しくは、平均信号生成回路６５Ａ，６５Ｂ）、信号増幅部６０−１〜６０−３、および、比較器６２−１〜６２−３を備える。
【００２９】
図７を参照して、本実施形態の信号処理回路６Ａの信号処理の原理を説明すると以下のとおりである。Ｕ相に対応するホール素子Ｈ１から互いに極性が異なる信号Ｖｈ１＋，Ｖｈ１−が出力され、Ｖ相に対応するホール素子Ｈ２から互いに極性が異なる信号Ｖｈ２＋，Ｖｈ２−が出力され、Ｗ相に対応するホール素子Ｈ３から互いに極性が異なる信号Ｖｈ３＋，Ｖｈ３−が出力される場合を想定する。このとき、モータの外部磁界によってＤＣ成分のオフセット電圧Ｖｏｆｓが生じている場合、図７に示すように、ホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋は、基準電圧ＶＲに対して外部磁界によるオフセット電圧Ｖｏｆｓが重畳したＶＲ＋Ｖｏｆｓを中心とした正弦波信号となり、各信号は１２０度（２／３π）の位相差を有している。
【００３０】
各信号は１２０度（２／３π）の位相差を有しているため、オフセット電圧Ｖｏｆｓが重畳したホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋は、それぞれ以下の式（１），（２），（３）のとおり表すことができる。
【数１】
2020188575.tif 000003
【数２】
2020188575.tif 000004
【数３】
2020188575.tif 000005
【００３１】
そのため、ホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋を加算して１／３倍した信号（平均信号）であるＶｋ＋は、以下の式（４）のとおりである。
【数４】
2020188575.tif 000006
【００３２】
ここで、平均信号Ｖｋ＋と、ホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋との差分をとると、以下の式（５）〜（７）となり、基準電圧ＶＲとオフセット電圧とが除去され、２π／３ずつ位相差のある正弦波となる。
【数５】
2020188575.tif 000007
【数６】
2020188575.tif 000008
【数７】
2020188575.tif 000009
【００３３】
同様に、ホール素子信号Ｖｈ１−，Ｖｈ２−，Ｖｈ３−を加算して１／３倍した信号（平均信号）であるＶｋ−は、以下の式（８）のとおりである。
【数８】
2020188575.tif 000010
平均信号Ｖｋ−と、ホール素子信号Ｖｈ１−，Ｖｈ２−，Ｖｈ３−との差分をとることで、＋側と同様に、各相で得られる信号は、基準電圧ＶＲとオフセット電圧とが除去され、２π／３ずつ位相差のある正弦波となる。
【００３４】
図８は、平均信号Ｖｋ＋，Ｖｋ−を生成する平均信号生成回路の一例を示す。なお、基準電圧ＶＲは、本実施形態の例では、電源電圧Ｖｃｃの１／２のレベルの電圧である。
図８の回路において、平均信号生成回路６５Ａは、演算増幅器６１Ａの反転入力端子に対して、ホール素子Ｈ１，Ｈ２，Ｈ３のホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋がそれぞれ入力抵抗Ｒを介して並列に入力され、演算増幅器６１Ａの非反転入力端子が基準電圧ＶＲに設定されている。演算増幅器６１Ａの反転入力端子と出力端子の間には、帰還抵抗Ｒ／３が設けられる。帰還抵抗の値を各ホール素子からの信号の入力抵抗の１／３とすることで、ホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋を加算した信号の１／３倍の信号が出力信号となる。
平均信号生成回路６５Ｂは、演算増幅器６１Ｂの反転入力端子に対して、ホール素子Ｈ１，Ｈ２，Ｈ３のホール素子信号Ｖｈ１−，Ｖｈ２−，Ｖｈ３−がそれぞれ入力抵抗Ｒを介して並列に入力され、演算増幅器６１Ｂの非反転入力端子が基準電圧ＶＲに設定されている。演算増幅器６１Ｂの反転入力端子と出力端子の間には、帰還抵抗Ｒ／３が設けられる。帰還抵抗の値を各ホール素子からの信号の入力抵抗の１／３とすることで、ホール素子信号Ｖｈ１−，Ｖｈ２−，Ｖｈ３−を加算した信号の１／３倍の信号が出力信号となる。
図８に示す回路では、平均信号生成回路６５Ａ，６５Ｂの出力である平均信号Ｖｋinv＋，Ｖｋinv−は、基準電圧ＶＲを中心にオフセット電圧Ｖｏｆｓが反転した信号となる。
【００３５】
オフセット電圧Ｖｏｆｓが反転することを避けるためには、図９に示すように差動アンプ化することが好ましい。
図９に示す回路は、図８の演算増幅器６１Ａ，６１Ｂを差動アンプ化した回路である。
図９の回路において、平均信号生成回路６３Ａは、差動増幅器６４Ａの反転入力端子に対して、ホール素子Ｈ１，Ｈ２，Ｈ３のホール素子信号Ｖｈ１−，Ｖｈ２−，Ｖｈ３−がそれぞれ入力抵抗Ｒを介して並列に入力され、差動増幅器６４Ａの非反転入力端子に対してホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋がそれぞれ入力抵抗Ｒを介して並列に入力される。また、差動増幅器６４Ａの非反転入力端子は抵抗Ｒ／６を介して基準電圧ＶＲに設定されている。差動増幅器６４Ａの反転入力端子と出力端子の間には、帰還抵抗Ｒ／６が設けられる。
平均信号生成回路６３Ｂは、差動増幅器６４Ｂの反転入力端子に対して、ホール素子Ｈ１，Ｈ２，Ｈ３のホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋がそれぞれ入力抵抗Ｒを介して並列に入力され、差動増幅器６４Ｂの非反転入力端子に対してホール素子信号Ｖｈ１−，Ｖｈ２−，Ｖｈ３−がそれぞれ入力抵抗Ｒを介して並列に入力される。また、差動増幅器６４Ｂの非反転入力端子は抵抗Ｒ／６を介して基準電圧ＶＲに設定されている。差動増幅器６４Ｂの反転入力端子と出力端子の間には、帰還抵抗Ｒ／６が設けられる。
【００３６】
図９の平均信号生成回路６３Ａの出力信号は、以下の式（９）が示すように、平均信号Ｖｋ＋となる。
【数９】
2020188575.tif 000011
【００３７】
同様に、図９の平均信号生成回路６３Ｂの出力信号は、以下の式（１０）が示すように、平均信号Ｖｋ−となる。
【数１０】
2020188575.tif 000012
【００３８】
図１０および図１１は、図９に示した平均信号生成回路の動作についてのシミュレーション結果である。シミュレーション条件は、電源電圧Ｖｃｃが３．３Ｖ、ロータマグネットからのＵ相、Ｖ相、Ｗ相の各相によるホール素子信号の振幅が０．６Ｖp-p、周波数３６０Ｈｚである。また、図１０は、図１０Ａに示すように、外部磁界としてＤＣの振幅０．５Ｖの信号が重畳した場合を示す。図１１は、図１１Ａに示すように、外部磁界としてＤＣオフセットの０．５Ｖに対して振幅０．５Ｖ、周波数１ｋＨｚの信号が重畳した場合を示す。
図１０Ｂおよび図１１Ｂは、図９の平均信号生成回路６３Ａ，６３Ｂで得られた平均信号Ｖｋ＋，Ｖｋ−を示している。図１０Ｂおよび図１１Ｂに示すように、基準電圧ＶＲを基準とした外部磁場によるオフセット信号Ｖｏｆｓ＋，Ｖｏｆｓ−と平均信号Ｖｋ＋，Ｖｋ−が一致していることがわかる。
図１０Ｃおよび図１１Ｃは、ホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋と平均信号Ｖｋ＋を示す図である。図１０Ｄおよび図１１Ｄは、ホール素子信号Ｖｈ１−，Ｖｈ２−，Ｖｈ３−と平均信号Ｖｋ−を示す図である。これらの図に示すように、平均信号Ｖｋ＋，Ｖｋ−は、各ホール素子信号のバイアスレベルとなっていることがわかる。
【００３９】
式（５）〜（７）に示したように、ホール素子信号から基準電圧ＶＲとオフセット電圧とを除去するには、各ホール素子信号から図９の平均信号生成回路によって得られた平均信号Ｖｋ＋，Ｖｋ−を減算する必要がある。そのための回路が図１２に示される。
図１２は、各相に対応した信号増幅部と比較器を示す回路図である。すなわち、Ｕ相用回路は、ホール素子信号Ｖｈ１＋，Ｖｈ１−から、平均信号生成回路６３Ａ，６３Ｂで得られた平均信号Ｖｋ＋，Ｖｋ−を減算して増幅する信号増幅部６０−１と、信号増幅部６０−１の出力信号Ｖｏ１をパルス信号に変換するパルス信号生成部としての比較器６２−１とを含む。信号増幅部６０−１は差動アンプとしての差動増幅器６１−１を有し、ホール素子信号Ｖｈ１＋，Ｖｈ１−と平均信号Ｖｋ＋，Ｖｋ−との差分を増幅して電圧Ｖｏ１の信号を出力する。
比較器６２−１は、信号増幅部６０−１で増幅されて出力された信号（出力電圧Ｖｏ１）と基準電圧ＶＲとを比較して、その比較結果を示す２値のパルス信号（出力電圧Ｖｏｕｔ１）を出力する。このパルス信号がＣＰＵ５に供給される。
【００４０】
Ｖ相用回路は、ホール素子信号Ｖｈ２＋，Ｖｈ２−から、平均信号生成回路６３Ａ，６３Ｂで得られた平均信号Ｖｋ＋，Ｖｋ−を減算して増幅する信号増幅部６０−２と、信号増幅部６０−２の出力信号Ｖｏ２をパルス信号に変換するパルス信号生成部としての比較器６２−２とを含む。信号増幅部６０−２は差動アンプとしての差動増幅器６１−２を有し、ホール素子信号Ｖｈ２＋，Ｖｈ２−と平均信号Ｖｋ＋，Ｖｋ−との差分を増幅して電圧Ｖｏ２の信号を出力する。
比較器６２−２は、信号増幅部６０−２で増幅されて出力された信号（出力電圧Ｖｏ２）と基準電圧ＶＲとを比較して、その比較結果を示す２値のパルス信号（出力電圧Ｖｏｕｔ２）を出力する。このパルス信号がＣＰＵ５に供給される。
【００４１】
Ｗ相用回路は、ホール素子信号Ｖｈ３＋，Ｖｈ３−から、平均信号生成回路６３Ａ，６３Ｂで得られた平均信号Ｖｋ＋，Ｖｋ−を減算して増幅する信号増幅部６０−３と、信号増幅部６０−３の出力信号Ｖｏ３をパルス信号に変換するパルス信号生成部としての比較器６２−３とを含む。信号増幅部６０−３は差動アンプとしての差動増幅器６１−３を有し、ホール素子信号Ｖｈ３＋，Ｖｈ３−と平均信号Ｖｋ＋，Ｖｋ−との差分を増幅して電圧Ｖｏ３の信号を出力する。
比較器６２−３は、信号増幅部６０−３で増幅されて出力された信号（出力電圧Ｖｏ３）と基準電圧ＶＲとを比較して、その比較結果を示す２値のパルス信号（出力電圧Ｖｏｕｔ３）を出力する。このパルス信号がＣＰＵ５に供給される。
【００４２】
図１２において、抵抗Ｒ１，Ｒ１’，Ｒ３，Ｒ３’は入力抵抗であり、抵抗Ｒ２は帰還抵抗である。典型的にはＲ１＝Ｒ１’，Ｒ３＝Ｒ３’であり、Ｒ２／Ｒ１＝Ｒ４／Ｒ３となるように設定され、この値が信号増幅部６０−１〜６０−３の増幅率（ゲイン）となる。
【００４３】
図１３および図１４では、図１２に示した回路の動作についてのシミュレーション結果を示す図である。シミュレーション条件は、ホール素子の電源電圧Ｖｃｃが３．３Ｖ、信号増幅部のゲインが２倍、ロータマグネットからの信号（Ｕ相信号）が振幅０．６Ｖp-p、周波数３６０Ｈｚである。
図１３は、外部磁界としてＤＣの振幅０．５Ｖの信号が重畳した場合を示し、図１４は、外部磁界としてＤＣオフセットの０．５Ｖに対して振幅０．５Ｖ、周波数１ｋＨｚの信号が重畳した場合を示す。
【００４４】
図１３Ａ、図１４Ａはともに、ロータの回転によって生ずる磁界のみによるホール素子Ｈ１〜Ｈ３のホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋を示している。
図１３Ｂ〜図１３Ｄ、および、図１４Ｂ〜図１４Ｄはともに、外部磁界による成分が重畳されたホール素子のホール素子信号Ｖｈ１＋，Ｖｈ１，−Ｖｈ２＋，Ｖｈ２−，および，Ｖｈ３＋，Ｖｈ３−の波形を示している。
いずれの場合も、図１３Ｅおよび図１４Ｅに示すように、信号増幅部６０−１〜６０−３の電圧Ｖｏ１〜Ｖｏ３からオフセット成分が除去されていることがわかる。また、図１３Ｆおよび図１４Ｆに示すように、出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ３のデューティ比が５０％になっていることがわかる。
【００４５】
以上説明したように、本実施形態のモータ駆動システム１では、ロータの回転位置を検出するホール素子Ｈ１〜Ｈ３のホール素子信号から平均信号を生成し、各ホール素子信号から平均信号を減算することにより、外部磁界による信号成分を除去するように構成する。そのため、外部磁界による雑音信号レベルがＤＣであっても周波数成分を含む場合であっても追加のホール素子を設けることなく除去することができ、高精度なモータ制御が可能となる。
【００４６】
（２）第２の実施形態
次に、第２の実施形態に係るモータ駆動システムについて、図１５〜図２５を参照して説明する。
以下の各実施形態に係るモータ駆動システムでは、第１の実施形態のモータ駆動システム１と比較して信号処理回路が異なるのみであるため、信号処理回路についてのみ説明する。
【００４７】
第１の実施形態の信号処理回路６Ａでは、平均信号生成回路６３Ａ，６３Ｂ（図９参照）と信号増幅部６０−１〜６０−３（図１２参照）を備え、演算増幅器が多く使われている。それに対して、本実施形態では、平均信号生成回路６３Ａ，６３Ｂを各相の信号増幅部に組み込むことで、使用する演算増幅器の数を低減する。この観点について、図１５を参照して説明する。
図１５に示す信号増幅部６０−１は、図１２に示したものと同じである。信号増幅部６０−１では、平均信号Ｖｋ＋，Ｖｋ−が入力されているが、平均信号Ｖｋ＋，Ｖｋ−に代えてホール素子信号を入力するようにした回路が、図１５の信号増幅部６０’−１である。
【００４８】
前述したように、平均信号Ｖｋ＋，Ｖｋ−とホール素子信号とは以下の式（１１），（１２）の関係がある。そのため、信号増幅部６０’−１では、平均信号Ｖｋ＋，Ｖｋ−に代わるホール素子信号の入力抵抗を３Ｒ（つまり、信号増幅部６０−１のホール素子信号Ｖｈ１＋，Ｖｈ１−の入力抵抗の３倍）とすることで、信号増幅部６０’−１が信号増幅部６０−１と等価になる。
【数１１】
2020188575.tif 000013
【数１２】
2020188575.tif 000014
【００４９】
図１５の信号増幅部６０’−１は８入力であるが、ホール素子信号Ｖｈ１＋，Ｖｈ１−が重複しているため、６入力に減らすことが可能である。
ここで、差動増幅器６１−１の反転入力端子の電圧をＶａ、非反転入力端子の電圧をＶａ’とし、ホール素子信号Ｖｈ１＋に着目する。信号増幅部６０’−１においてホール素子信号Ｖｈ１＋は、非反転入力端子側で抵抗Ｒを介して電圧Ｖａ’に接続され、反転入力端子側で抵抗３Ｒを介して電圧Ｖａに接続されている。よって、ホール素子信号Ｖｈ１＋についての差分Ｄ＋は、以下の式（１３）となる。
【数１３】
2020188575.tif 000015
イマジナリショートによりＶａ＝Ｖａ’であるため、式（１３）は以下の式（１４）となる。
【数１４】
2020188575.tif 000016
【００５０】
次に、ホール素子信号Ｖｈ１―に着目する。信号増幅部６０’−１においてホール素子信号Ｖｈ１―は、非反転入力端子側で抵抗３Ｒを介して電圧Ｖａ’に接続され、反転入力端子側で抵抗Ｒを介して電圧Ｖａに接続されている。よって、ホール素子信号Ｖｈ１―についての差分Ｄ−は、以下の式（１５）となる。
【数１５】
2020188575.tif 000017
イマジナリショートによりＶａ＝Ｖａ’であるため、式（１５）は以下の式（１６）となる。
【数１６】
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【００５１】
上記式（１４）、（１６）により、８入力の信号増幅部６０’−１の２つのホール素子信号Ｖｈ１＋の入力、および、２つのホール素子信号Ｖｈ１―の入力をそれぞれ１つにするには、ホール素子信号Ｖｈ１＋を非反転入力端子側に抵抗１．５Ｒを介して入力し、ホール素子信号Ｖｈ１―を反転入力端子側に抵抗１．５Ｒを介して入力すればよいことがわかる。そのようにして６入力にした回路が、図１５の信号増幅部７０−１である。つまり、信号増幅部７０−１は、信号増幅部６０’−１と等価である。なお、図１５の信号増幅部７０−１では、帰還抵抗をｎＲ（抵抗Ｒのｎ倍）としているが、ｎの値は適宜設定可能である。
以上は、Ｕ相に対応する信号処理回路であるが、Ｖ相、Ｗ相についても同様にして、演算増幅器の数を削減することができる。
図１６は、本実施形態の信号処理回路の信号増幅部７０−１，７０−２，７０−３（以下、総称して「信号増幅部７０」ともいう。）を示す。信号増幅部７０−１は、図１５に示したものと同一である。信号増幅部７０−２，７０−３はそれぞれ、Ｖ相、Ｗ相に対応する回路である。
【００５２】
本実施形態のホール素子信号の信号処理回路（つまり、信号増幅部７０を含む回路）に対してシミュレーションを行った結果を図１７以降に示す。
先ず、図１７および図１８では、ホール素子の電源電圧Ｖｃｃが３．３Ｖ、信号増幅部のゲインが２倍、ロータマグネットからの各相の信号が振幅０．６Ｖp-p、周波数３６０Ｈｚであるという条件で行ったシミュレーション結果である。図１７は、外部磁界としてＤＣの振幅０．５Ｖの信号が重畳した場合を示し、図１８は、外部磁界としてＤＣオフセットの０．５Ｖに対して振幅０．５Ｖ、周波数１ｋＨｚの信号が重畳した場合を示す。
【００５３】
図１７Ａ、図１８Ａはともに、ロータの回転によって生ずる磁界のみによるホール素子Ｈ１〜Ｈ３のホール素子信号Ｖｈ１＋，Ｖｈ２＋，Ｖｈ３＋を示している。
図１７Ｂ、図１８Ｂはともに、外部磁界による成分が重畳されたホール素子Ｈ１のホール素子信号Ｖｈ１＋，Ｖｈ１−の波形を示している。図１７Ｃ、図１８Ｃはともに、外部磁界による成分が重畳されたホール素子Ｈ２のホール素子信号Ｖｈ２＋，Ｖｈ２−の波形を示している。図１７Ｄ、図１８Ｄはともに、外部磁界による成分が重畳されたホール素子Ｈ３のホール素子信号Ｖｈ３＋，Ｖｈ３−の波形を示している。図１７Ｅ、図１８Ｅは、各相に対応する信号増幅部の出力Ｖｏ１，Ｖｏ２，Ｖｏ３、基準電圧ＶＲ、および、Ｕ相の出力電圧Ｖｏｕｔ１の波形を示している。図１７Ｆ、図１８Ｆは、各相の信号処理回路の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３の波形を示している。
いずれの場合も、信号増幅部の出力Ｖｏ１，Ｖｏ２，Ｖｏ３において外部磁界の信号成分が除去され、各相の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３のデューティ比が５０％になっていることが確認された。
【００５４】
図１９〜図２５の各図は、外部磁場によるオフセット電圧Ｖｏｆｓおよびその周波数、ホール素子信号の振幅、差動アンプのゲインを変えたときの、図１７，図１８と同様の波形を示している。波形の表記形式は、図１７，図１８と同じである。
具体的には、以下のとおりである。
図１９は、外部磁場がＤＣの１Ｖ（つまり、オフセット電圧Ｖｏｆｓ＝１Ｖ）、ホール素子信号の振幅が０．６Ｖp-p、信号増幅部７０のゲインが２倍の場合の各信号の波形を示している。
図２０は、外部磁場による信号がオフセット電圧Ｖｏｆｓ：１Ｖを中心にした振幅０．５Ｖ，周波数１ｋＨの信号であり、ホール素子信号の振幅が０．６Ｖp-p、信号増幅部７０のゲインが２倍の場合の各信号の波形を示している。
図２１は、外部磁場による信号がオフセット電圧Ｖｏｆｓ：１０Ｖを中心にした振幅１０Ｖ，周波数１ｋＨの信号であり、ホール素子信号の振幅が０．６Ｖp-p、信号増幅部７０のゲインが２倍の場合の各信号の波形を示している。
図２２は、外部磁場による信号がオフセット電圧Ｖｏｆｓ：１０Ｖを中心にした振幅１０Ｖ，周波数１ｋＨの信号であり、ホール素子信号の振幅が０．６Ｖp-p、信号増幅部７０のゲインが５倍の場合の各信号の波形を示している。
図２３は、外部磁場による信号がオフセット電圧Ｖｏｆｓ：１０Ｖを中心にした振幅１０Ｖ，周波数１ｋＨの信号であり、ホール素子信号の振幅が１．２Ｖp-p、信号増幅部７０のゲインが２倍の場合の各信号の波形を示している。
図２４は、外部磁場による信号がオフセット電圧Ｖｏｆｓ：１０Ｖを中心にした振幅１０Ｖ，周波数１０ｋＨの信号であり、ホール素子信号の振幅が１．２Ｖp-p、信号増幅部７０のゲインが２倍の場合の各信号の波形を示している。
図２５は、外部磁場による信号がオフセット電圧Ｖｏｆｓ：１０Ｖを中心にした振幅１０Ｖ，周波数１０ｋＨの信号であり、ホール素子信号の振幅が０．６Ｖp-p、信号増幅部７０のゲインが２倍の場合の各信号の波形を示している。
【００５５】
図１９〜図２５の各図を見てわかるように、外部磁場によるオフセット電圧Ｖｏｆｓおよびその周波数、ホール素子信号の振幅、差動アンプのゲインを変えた場合であっても、外部磁界による信号が除去されていることがわかる。よって、本実施形態の信号処理回路によっても、第１の実施形態と同様、高精度なモータ制御が可能となる。
【００５６】
以上、本発明のモータの実施形態について詳細に説明したが、本発明の範囲は上記の実施形態に限定されない。また、上記の実施形態は、本発明の主旨を逸脱しない範囲において、種々の改良や変更が可能である。複数の実施形態の各々で述べた技術的事項は、適宜組み合わせることが可能である。
【００５７】
例えば、上述した実施形態では、３相電圧生成部１０の各駆動用ＭＯＳトランジスタのオン・オフ制御が、ホールセンサの位置情報に基づく１２０度通電によって行われる場合について説明したが、その限りではない。各駆動用ＭＯＳトランジスタのオン・オフ制御方法は、１８０度通電等の他の通電制御方法を適用してもよい。
【符号の説明】
【００５８】
１…モータ駆動システム、２…インバータ装置、３…降圧電源回路、５…ＣＰＵ、６Ａ…信号処理回路、６Ｒ…参照回路、１０…３相電圧生成部、２０…駆動回路群、６０，７０…信号増幅部、６２…比較器、Ｎ１１〜Ｎ１３…ノード、Ｖｕ…Ｕ相電圧、Ｖｖ…Ｖ相電圧、Ｖｗ…Ｗ相電圧、Ｍ…３相交流モータ、１００…ホール素子群、ホール素子…Ｈ（Ｈ１，Ｈ２，Ｈ３）
【図１】
2020188575.tif 000019
【図２】
2020188575.tif 000020
【図３】
2020188575.tif 000021
【図４】
2020188575.tif 000022
【図５】
2020188575.tif 000023
【図６】
2020188575.tif 000024
【図７】
2020188575.tif 000025
【図８】
2020188575.tif 000026
【図９】
2020188575.tif 000027
【図１０】
2020188575.tif 000028
【図１１】
2020188575.tif 000029
【図１２】
2020188575.tif 000030
【図１３】
2020188575.tif 000031
【図１４】
2020188575.tif 000032
【図１５】
2020188575.tif 000033
【図１６】
2020188575.tif 000034
【図１７】
2020188575.tif 000035
【図１８】
2020188575.tif 000036
【図１９】
2020188575.tif 000037
【図２０】
2020188575.tif 000038
【図２１】
2020188575.tif 000039
【図２２】
2020188575.tif 000040
【図２３】
2020188575.tif 000041
【図２４】
2020188575.tif 000042
【図２５】
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