(57)【要約】【課題】メモリピラーの上部と下部の２つのピラー間の接続を良好にする。【解決手段】一実施形態の半導体記憶装置は、第１方向に積層する複数の第１導電体層と、上記第１導電体層の上方に設けられる第２導電体層と、上記複数の第１導電体層内を上記第１方向に延びる第１半導体層と、上記第２導電体層内を上記第１方向に延びる第１部分と、上記第１方向に直交する断面における径が上記第１部分より大きい第２部分とを含む第２半導体層と、上記複数の第１導電体層と上記第１半導体層との間に配置された第１電荷蓄積層と、を備える。上記第１電荷蓄積層の上端は、上記第１半導体層の上端に比べて、上記第１方向上向きに突出している。【選択図】図４
2020145218.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に積層する複数の第１導電体層と、
前記第１導電体層の上方に設けられる第２導電体層と、
前記複数の第１導電体層内を前記第１方向に延びる第１半導体層と、
前記第２導電体層内を前記第１方向に延びる第１部分と、前記第１方向に直交する断面における径が前記第１部分より大きい第２部分とを含み、前記第２部分で前記第１半導体層に接する第２半導体層と、
前記複数の第１導電体層と前記第１半導体層との間に配置された第１電荷蓄積層とを備え、
前記第１電荷蓄積層の上端は、前記第１半導体層の上端に比べて、前記第１方向上向きに突出している、
半導体記憶装置。
【請求項２】
前記第１半導体層と前記第２導電体層との間に配置され、且つ、前記第１電荷蓄積層と前記第２半導体層の前記第２部分との間に配置される第１絶縁体層を更に備えた、
請求項１記載の半導体記憶装置。
【請求項３】
前記第２半導体層の前記第２部分は、内部にエアギャップを有する、
請求項１記載の半導体記憶装置。
【請求項４】
前記第１半導体層の径は、前記第２半導体層の前記第１部分の径より大きい、
請求項１記載の半導体記憶装置。
【請求項５】
前記第１絶縁体層は、酸化シリコン又は窒化シリコンを含む、
請求項２記載の半導体記憶装置。
【請求項６】
前記第２導電体層と前記第２半導体層の前記第１部分との間に配置された第２絶縁体層を更に備え、
前記第２絶縁体層は、第２電荷蓄積層を含む、
請求項１記載の半導体記憶装置。
【請求項７】
前記第２半導体層の前記第２部分の膜厚は、前記第１半導体層の前記複数の第１導電体層及び前記第１電荷蓄積層に沿って配置される部分の膜厚より薄い、
請求項１記載の半導体記憶装置。
【請求項８】
第１方向に積層する複数の第１導電体層と、
前記第１導電体層の上方に設けられる第２導電体層と、
前記複数の第１導電体層内を前記第１方向に延びる第１半導体層と、
前記第２導電体層内を前記第１方向に延びる第１部分と、前記第１方向に直交する断面における径が前記第１部分より大きい第２部分とを含み、前記第２部分で前記第１半導体層に接する第２半導体層と、
前記複数の第１導電体層と前記第１半導体層との間に配置された第１電荷蓄積層と、
前記第１半導体層と前記第２導電体層との間に配置され、且つ、前記第２半導体層の前記第２部分と接する第１絶縁体を備える、
半導体記憶装置。
【請求項９】
第１方向に積層された複数の第１犠牲材を含む第１積層体を形成し、前記第１積層体に第１ホールを形成する工程と、
前記第１ホール内に第１絶縁体層、第１半導体層、及び第１コアを順に形成する工程と、
前記第１ホール内に形成された前記第１コアを前記第１積層体の上端から第１深さまで除去する工程と、
前記第１コアが除去されて形成された空間内に第２半導体層を形成する工程と、
前記第１ホール内に形成された前記第１半導体層及び前記第２半導体層を前記第１積層体の上端から前記第１深さより浅い第２深さまで除去する工程と、
前記第１半導体層及び前記第２半導体層が除去されて形成された空間内に第２絶縁体層を形成する工程と、
を備えた、半導体記憶装置の製造方法。
【請求項１０】
前記第２絶縁体層が形成された前記第１積層体の上方に第２犠牲材を形成し、前記第２犠牲材及び前記第２絶縁体層を貫通して前記第２半導体層に達する第２ホールを形成する工程と、
前記第２ホール内に第３絶縁体層及び第３半導体層を順に形成し、前記第２ホールの底部に形成された前記第３半導体層の部分を除去して前記第３絶縁体層を露出させる工程と、
前記露出させた第３絶縁体層を介して、前記第３半導体層の下方の前記第３絶縁体層、及び前記第２絶縁体層の少なくとも一部を除去する工程と、
前記第２ホール内に第４半導体層を形成する工程と、
を更に備えた、
請求項９記載の製造方法。
【請求項１１】
前記第４半導体層は、前記第２犠牲材内を前記第１方向に延びる第１部分と、前記第１方向に直交する断面における径が前記第１部分より大きい第２部分と、を含む、
請求項１０記載の製造方法。
【請求項１２】
前記第４半導体層の前記第２部分は、内部にエアギャップを含む、
請求項１１記載の製造方法。
【請求項１３】
前記第２絶縁体層は、前記第２半導体層と前記第２犠牲材との間に配置され、且つ、前記第１絶縁体層と前記第４半導体層の前記第２部分との間に配置される、
請求項１１記載の製造方法。
【請求項１４】
前記第１ホールの径は、前記第２ホールの径より大きい、
請求項１０記載の製造方法。
【請求項１５】
前記第２犠牲材及び前記第１犠牲材を貫通する第３ホールを形成する工程と、
前記第３ホールを介して前記第１犠牲材を第１導電体層に置換し、第２犠牲材を第２導電体層に置換する工程と、
前記第３ホール内に第４絶縁体層を形成する工程と、
を更に備える、
請求項１０記載の製造方法。
【請求項１６】
前記第２導電体層を貫通する第４ホールを形成する工程と、
前記第４ホール内に第５絶縁体層を形成する工程と、
を更に備える、
請求項１５記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置としてＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために３次元のメモリ構造が採用されつつある。この３次元のメモリ構造において、メモリピラーを上部と下部の２つのピラーを接続して構成したものが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第１００２０３１９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリピラーの上部と下部の２つのピラー間の接続を良好にする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１方向に積層する複数の第１導電体層と、上記第１導電体層の上方に設けられる第２導電体層と、上記複数の第１導電体層内を上記第１方向に延びる第１半導体層と、上記第２導電体層内を上記第１方向に延びる第１部分と、上記第１方向に直交する断面における径が上記第１部分より大きい第２部分とを含む第２半導体層と、上記複数の第１導電体層と上記第１半導体層との間に配置された第１電荷蓄積層と、を備える。上記第１電荷蓄積層の上端は、上記第１半導体層の上端に比べて、上記第１方向上向きに突出している。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置を含むメモリシステムの全体構成を示すブロック図。
【図２】第１実施形態の半導体記憶装置のメモリセルアレイの部分を示す回路構成図。
【図３】第１実施形態の半導体記憶装置のメモリセルアレイを上方から見た平面図。
【図４】図３のＩＶ−ＩＶ線に沿ったメモリセルアレイの断面図。
【図５】図４のＶ−Ｖ線に沿ったメモリピラー下部の断面図。
【図６】図４のＶＩＡ−ＶＩＡ線及びＶＩＢ−ＶＩＢ線に沿ったメモリピラー上部と下部との接続部分の断面図。
【図７】図４のＶＩＩ−ＶＩＩ線に沿ったメモリピラー上部の断面図。
【図８】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図９】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１０】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１１】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１２】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１３】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１４】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１５】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１６】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１７】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１８】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１９】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図２０】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図２１】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図２２】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図２３】第１実施形態の半導体記憶装置の効果を説明するための比較例の模式図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
１．  第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【００１０】
１．１  構成
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１１】
１．１．１  半導体記憶装置
図１は、第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートする。
【００１２】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
【００１３】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
【００１４】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
【００１５】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１６】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
【００１７】
ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１８】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１９】
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００２０】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２１】
１．１．２  メモリセルアレイの回路構成
図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図である。図２は、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫを示す。
【００２２】
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２３】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２４】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００２５】
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００２６】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００２７】
なお、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００２８】
１．１．３  メモリセルアレイの構造
以下に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構造の一例について説明する。
【００２９】
なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁体層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
【００３０】
図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの平面レイアウトを説明するための平面図である。図３では、一例として、或るブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３に対応する構造体を含む領域の一部が示される。
【００３１】
図３に示すように、メモリセルアレイ１０は、例えば複数の、スリットＳＬＴ及びＳＨＥ、メモリピラーＭＰ、コンタクトＣＰ、並びにビット線ＢＬと、図４の説明で後述する導電体層２１〜２４と、を含んでいる。
【００３２】
複数のスリットＳＬＴは、それぞれがメモリセルアレイ平面の所定方向（図３では、Ｘ方向）に延伸し、この所定方向と交わる方向（図３では、Ｘ方向と直交する方向であるＹ方向）に配列されている。複数のスリットＳＨＥも、それぞれがＸ方向に延伸し、隣り合うスリットＳＬＴ間においてＹ方向に配列されている。スリットＳＬＴの幅は、例えばスリットＳＨＥの幅よりも広い。スリットＳＬＴ及びＳＨＥのそれぞれは、絶縁体を含んでいる。スリットＳＬＴは、例えば、図４で後述する、ワード線ＷＬ、選択ゲート線ＳＧＤ、及び選択ゲート線ＳＧＳ等の配線層を分断する。すなわち、スリットＳＬＴは、ストリングユニットＳＵ０〜ＳＵ３と、これらのストリングユニットＳＵ０〜ＳＵ３に隣り合う他のストリングユニット（図示せず）とを絶縁分離する。また、スリットＳＨＥは、ストリングユニットＳＵ０〜ＳＵ３の各々に対応する選択ゲート線ＳＧＤ（積層配線層）を互いに分断し、絶縁分離する。
【００３３】
このように、スリットＳＬＴ及びＳＨＥによって区切られた領域が、ストリングユニットＳＵ０〜ＳＵ３の各々を構成する。メモリセルアレイ１０全体としては、図３に示したのと同様のレイアウトがＸ方向及びＹ方向に繰り返し配置されたものとなっている。
【００３４】
図３において、複数のメモリピラーＭＰは、隣り合うスリットＳＬＴ間の領域において、例えば１６列の千鳥状に配置される。すなわち、ストリングユニットＳＵ０〜ＳＵ３の各々には複数のメモリピラーＭＰが４列の千鳥状に配置される。複数のメモリピラーＭＰの各々は、メモリホールＭＨ内に形成される部分（下部ピラーＬＰ）と、ＳＧＤホールＳＨ内に形成される部分（上部ピラーＵＰ）とを有している。上部ピラーＵＰは、下部ピラーＬＰよりも上層に設けられ、例えば、下部ピラーＬＰよりも径が小さい。
【００３５】
対応する上部ピラーＵＰと下部ピラーＬＰとの組は、すなわち、メモリセルアレイ平面を上方から平面視すると重なった部分を有する。この平面視において、対応する上部ピラーＵＰの中心（軸）と下部ピラーＬＰの中心（軸）とは、重なっていても良いし、重なっていなくても良い。なお、中心（軸）は、上部ピラーＵＰ及び下部ピラーＬＰの任意のＸＹ断面における任意の２つの径の交点をＺ方向に通過する軸としてここでは定義する。任意のＸＹ断面は、例えば、上部ピラーＵＰと下部ピラーＬＰとが接する面である。図３の平面視において、下部ピラーＬＰは、スリットＳＨＥと重ならないように配置される。また、スリットＳＨＥ又はスリットＳＬＴの近傍に配置されたメモリピラーＭＰは、上部ピラーＵＰの軸が、下部ピラーＬＰの軸に対して、近傍のスリットＳＨＥ又はＳＬＴから離れる方向にずれて配置されている。このように、第１実施形態に係る半導体記憶装置１では、スリットＳＨＥ又はＳＬＴは、メモリピラーＭＰとの接触を避けたレイアウトが設計され得る。
【００３６】
図３に示すように、複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、平面視において、ストリングユニットＳＵ毎に少なくとも１つの上部ピラーＵＰと重なるように配置され、各上部ピラーＵＰには、２本のビット線ＢＬが重なっている。上部ピラーＵＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該上部ピラーＵＰとの間には、コンタクトＣＰが設けられる。ストリングユニットＳＵは、上部ピラーＵＰに形成されるコンタクトＣＰを介して、対応するビット線ＢＬに電気的に接続される。
【００３７】
なお、以上で説明したメモリセルアレイ１０の平面レイアウトはあくまで一例であり、これに限定されない。例えば、隣り合うスリットＳＬＴ間に配置されるスリットＳＨＥの数やストリングユニットＳＵの数は、任意に設計され得る。また、メモリピラーＭＰの個数と配置や、メモリピラーＭＰに接続されるビット線ＢＬ等も任意に設計可能である。
【００３８】
図４は、図３の第１実施形態に係る半導体記憶装置のメモリセルアレイ１０をＩＶ−ＩＶ線に沿って切断した断面構造の一例を示している。図４に示すように、半導体基板２０の上方に、絶縁体層（図示せず）を介して導電体層２１が設けられる。この絶縁体層には、センスアンプモジュール１６等の回路が設けられ得る。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとなる。導電体層２１は、例えばシリコン（Ｓｉ）を含む。
【００３９】
導電体層２１の上方に、絶縁体層（図示せず）を介して導電体層２２が設けられる。導電体層２２は、選択ゲート線ＳＧＳとして使用される。
【００４０】
導電体層２２の上方に、絶縁体層（図示せず）と導電体層２３とが交互に複数積層される。導電体層２３は、例えば、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２２及び２３は、例えばＸＹ平面に沿って広がった板状に形成され、例えばタングステン（Ｗ）を含む。
【００４１】
最上層に積層された導電体層２３の上方に、絶縁体層（図示せず）と導電体層２４とが交互に複数積層される。最上層の導電体層２３と最下層の導電体層２４とのＺ方向の間隔は、隣り合う導電体層２３間同士又は導電体層２４間同士のＺ方向の間隔よりも大きい。つまり、最上層の導電体層２３と最下層の導電体層２４との間の絶縁体層（ＩＮＳ、図示せず）の厚さは、隣り合う導電体層２３間同士又は導電体層２４間同士の絶縁体層よりも厚い。積層された複数の導電体層２４は、半導体基板２０側から順に、それぞれ選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｃ，及びＳＧＤｄとして使用され、各選択ゲート線に対応する上部ピラーＵＰの部分に選択トランジスタが設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、例えばタングステン（Ｗ）を含んでいる。
【００４２】
最上層に積層された導電体層２４の上方に、絶縁体層（図示せず）を介して導電体層２５が設けられる。例えば導電体層２５は、Ｙ方向に沿って延伸し、Ｘ方向に複数本がライン状に配列され、それぞれがビット線ＢＬとして使用される。導電体層２５は、例えば銅（Ｃｕ）を含む。
【００４３】
メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられる。具体的には、メモリピラーＭＰのうちの下部ピラーＬＰは、導電体層２２及び２３を貫通し、底部が導電体層２１に接触している。メモリピラーＭＰのうちの上部ピラーＵＰは、導電体層２４を貫通し、下部ピラーＬＰに接触している。
【００４４】
また、メモリピラーＭＰのうち下部ピラーＬＰは、例えばコア部材３０、半導体層３１、積層膜３２、半導体部３３、及び絶縁体部３４を含み、上部ピラーＵＰは、例えば、コア部材４０、半導体層４１、半導体層４２、積層膜４３、及び半導体部４４を含む。上部ピラーＵＰは、半導体層４１の一部が下部ピラーＬＰの上端に埋め込まれるように形成され、これによって下部ピラーＬＰと電気的に良好な接続が可能となる。
【００４５】
下部ピラーＬＰのコア部材３０は、Ｚ方向に沿って延伸し、その上端は、例えば最上層の導電体層２３よりも上方に位置し、上部ピラーＵＰのコア部材３０の下端は、例えば導電体層２１の層内に位置する。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
【００４６】
半導体層３１は、コア部材３０の底面及び側面を覆い、例えば、円筒状の部分を含む。半導体層３１の下端は、導電体層２１に接触し、その上端は、最上層の導電体層２３よりも上層に位置し、積層膜３２の上端よりも下方に位置する。すなわち、Ｚ方向を含む任意の断面における積層膜３２の上端のうちの最上端は、Ｚ方向を含む任意の断面における半導体層３１の上端のうちの最上端に比べて、Ｚ方向における上方に位置する。言い換えると、積層膜３２の上端は、半導体層３１の上端に比べて、Ｚ軸上向きの方向に突出している。更に言い換えると、半導体層３１の上端は、積層膜３２の上端に比べて、Ｚ軸下向きの方向に後退している。
【００４７】
積層膜３２は、導電体層２１と半導体層３１とが接触している部分を除いて、半導体層３１の側面及び底面を覆い、例えば円筒状の部分を含む。積層膜３２の層構造については図５の説明にて詳述する。
【００４８】
半導体部３３は、コア部材３０の上面を覆い、コア部材３０の上方の半導体層３１の内壁部分と、半導体部３３の直上に形成された半導体層４１の下端と、に接触する。半導体部３３は、例えば円柱状である。
【００４９】
図４の断面図において、上部ピラーＵＰと下部ピラーＬＰが接する境界付近、具体的には、下部ピラーＬＰ上方の半導体部３３の上面に、絶縁体部３４が設けられたメモリピラーＭＰが存在する。この絶縁体部３４は、半導体層３１及び半導体部３３の上面の一部を覆い、半導体層４１に接触する。絶縁体部３４の上端は、下部ピラーＬＰの積層膜３２の上端に達する。
【００５０】
絶縁体部３４が存在するかどうかは、下部ピラーＬＰ及び上部ピラーＵＰの中心（軸）間のずれ（以下、簡単のため、「上下ピラー間の軸のずれ」とも言う）の大きさに依存する。例えば、図４の断面図において、中央の２つのメモリピラーＭＰは、上下ピラー間の軸のずれが大きいため、絶縁体部３４が下部ピラーＬＰ上方の半導体部３３上に存在し、その両側のメモリピラーＭＰは、軸のずれが小さいため、絶縁体部３４は下部ピラーＬＰ上方の半導体部３３上に存在しない。絶縁体部３４は、例えば酸化シリコン又は窒化シリコン（ＳｉＮ）等の絶縁体を含む。
【００５１】
コア部材４０は、Ｚ方向に沿って延伸して設けられる。コア部材４０の下端は、最上層の導電体層２３と最下層の導電体層２４との間に位置する。コア部材４０の上端は、最上層の導電体層２４が設けられる層よりも上層に位置する。
【００５２】
半導体層４１は、コア部材４０の側面及び底面を覆う。半導体層４１は、コア部材４０の側面上において導電体層２４と交差する部分ＣＨと、コア部材４０の下方において下部ピラーＬＰと接触する部分ＪＴと、を含む。半導体層４１の部分ＣＨは、Ｚ方向に沿って延伸し、上部ピラーＵＰの上端に達する。半導体層４１の部分ＪＴは、半導体層４１の部分ＣＨよりも、上部ピラーＵＰの中心から外側に広がる部分を有し、内部にエアギャップＡＧを有する。半導体層４１の部分ＣＨの上端と最下層の導電体層２４の下端との間の距離Ｌ０は、所定の間隔よりも大きくなるように設計される。
【００５３】
なお、上述の通り、上部ピラーＵＰの径は、下部ピラーＬＰの径よりも小さく形成される。このため、半導体層４１の膜厚は、半導体層３１の膜厚よりも薄く形成される。
【００５４】
半導体層４２は、半導体層４１の部分ＣＨの側面を覆い、円筒状の部分を含む。半導体層４２の下端は、半導体層４１の部分ＪＴの上端に達し、半導体層４２の上端は、上部ピラーＵＰの上端に達する。
【００５５】
積層膜４３は、選択トランジスタのゲート絶縁膜であり、半導体層４２の側面を覆い、円筒状の部分を含む。積層膜４３の層構造については図７の説明で詳述する。
【００５６】
半導体部４４は、コア部材４０の上面を覆い、半導体層４１の部分ＣＨのうち、コア部材４０の上方に設けられた部分の内壁に接触する。半導体部４４は、例えば円柱状に設けられ、上部ピラーＵＰの上端に達する。
【００５７】
メモリピラーＭＰ内の半導体層４１、半導体層４２、及び半導体部４４の上面には、柱状のコンタクトＣＰが設けられる。図４の断面図においては、４本のメモリピラーＭＰのうち、２つのメモリピラーＭＰに対応するコンタクトＣＰが示されている。コンタクトＣＰが図示されていない残りの２つのメモリピラーＭＰは、図４の奥行き側あるいは手前側の断面においてコンタクトＣＰが設けられる。各コンタクトＣＰの上面は、対応する１つの導電体層２５（ビット線ＢＬ）が接触し、電気的に接続されている。
【００５８】
スリットＳＬＴは、例えばＸ方向及びＺ方向に延伸したＸＺ平面に沿って板状に広がって形成され、導電体層２２〜２４を分断する。スリットＳＬＴの上端は、導電体層２４と導電体層２５との間に位置する。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に位置する。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含む。
【００５９】
スリットＳＨＥは、例えばＸＺ平面に沿って板状に広がって形成され、導電体層２４を分断する。スリットＳＨＥの上端は、導電体層２４と導電体層２５との間に位置する。スリットＳＨＥの下端は、例えば最上層の導電体層２３が設けられた層と導電体層２４が設けられた層との間に位置する。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含む。
【００６０】
スリットＳＬＴの上端、スリットＳＨＥの上端、及びメモリピラーＭＰの上端は、揃っていても良いし、揃っていなくても良い。
【００６１】
図５は、図４のメモリピラーＭＰをＶ−Ｖ線に沿って切断したＸＹ断面図であり、下部ピラーＬＰ及びその周縁の導電体層２３を含む断面構造の例を示している。
【００６２】
図５に示すように、コア部材３０は、下部ピラーＬＰのほぼ中心に設けられる。さらに、コア部材３０の周囲には、半導体層３１、積層膜３２が同心円状に設けられる。すなわち、半導体層３１と積層膜３２は、コア部材３０の側面全体を囲むようにＺ方向に沿って形成される。積層膜３２は、トンネル絶縁膜３５、絶縁膜３６、及びブロック絶縁膜３７が順に積層された膜である。
【００６３】
トンネル絶縁膜３５及びブロック絶縁膜３７のそれぞれは、例えば酸化シリコンを含み、絶縁膜３６は、例えば窒化シリコン（ＳｉＮ）を含む。
【００６４】
図６（Ａ）及び図６（Ｂ）は、図４のメモリピラーＭＰをＶＩＡ−ＶＩＡ線及びＶＩＢ−ＶＩＢ線に沿ってそれぞれ切断したＸＹ断面図であり、上部ピラーＵＰの半導体層４１が下部ピラーＬＰに接触する部分ＪＴ付近のメモリピラーＭＰの断面構造の例である。図６（Ａ）は、上下ピラー間の軸のずれがほとんどない場合、図６（Ｂ）は、上下ピラー間の軸のずれが大きい場合を示している。
【００６５】
図６（Ａ）に示すように、上下ピラー間の軸のずれがほとんどない場合、例えば半導体層４１内のエアギャップＡＧは、上部ピラーＵＰのほぼ中心に形成される。上述の通り、上部ピラーＵＰの径は、下部ピラーＬＰの径よりも小さく形成されるため、上下ピラー間の軸のずれがほとんどない場合、上部ピラーＵＰの半導体層４１の側面の周囲は、下部ピラーＬＰの積層膜３２に囲まれ、積層膜３２は、周囲の層間絶縁膜ＩＮＳに囲まれる。すなわち、半導体基板２０の上方から上部ピラーＵＰと下部ピラーＬＰとを平面視した際に、上部ピラーＵＰの全体（部分ＣＨ及び部分ＪＴ）が、下部ピラーＬＰの断面内、特に積層膜３２で囲まれる領域内に収まるように形成される。
【００６６】
また、図６（Ｂ）に示すように、上下ピラー間の軸のずれが大きい場合においても、エアギャップＡＧは、上部ピラーＵＰのほぼ中心に形成される。
【００６７】
一方、半導体層４１の側面の周囲は、絶縁体部３４に接触する部分、絶縁体部３４の側面を囲む積層膜３２に接触する部分、または積層膜３２の周囲の層間絶縁膜ＩＮＳに接触する部分と、を含む。すなわち、半導体基板２０の上方から上部ピラーＵＰと下部ピラーＬＰを平面視した際に、上部ピラーＵＰの全体（部分ＣＨ及び部分ＪＴ）が、下部ピラーＬＰの断面内には収まらず、一部は断面の外に形成される。
【００６８】
図７は、図４のメモリピラーＭＰをＶＩＩ−ＶＩＩ線に沿って切断したＸＹ断面図であり、上部ピラーＵＰの断面構造の例を示している。
【００６９】
図７に示すように、コア部材４０は、上部ピラーＵＰのほぼ中心に設けられる。更に、コア部材４０の周囲には、半導体層４１、半導体層４２、及び積層膜４３が同心円状に設けられる。すなわち、半導体層４１、半導体層４２、及び積層膜４３は、コア部材４０の側面全体を囲むようにＺ方向に沿って形成される。積層膜４３は、トンネル絶縁膜４５、絶縁膜４６、及びブロック絶縁膜４７が順に積層された膜である。
【００７０】
トンネル絶縁膜４５及びブロック絶縁膜４７のそれぞれは、例えば酸化シリコンを含み、絶縁膜４６は、例えば窒化シリコン（ＳｉＮ）を含む。
【００７１】
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
【００７２】
つまり、半導体層３１は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３６は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２の電荷蓄積層として使用される。半導体層４１は、選択トランジスタＳＴ１のチャネル、及び上部ピラーＵＰと下部ピラーＬＰとの電気的な接続部として使用される。絶縁膜４６は、選択トランジスタＳＴ１の電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
【００７３】
なお、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳ及びＳＧＤには、複数層に設けられた複数の導電体層２２及び２４それぞれが割り当てられても良い。選択ゲート線ＳＧＳ及びＳＧＤが複数層に設けられる場合に、導電体層２２及び２４と異なる導電体が使用されても良い。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。
【００７４】
１．２  半導体記憶装置の製造方法
以下に、第１実施形態に係る半導体記憶装置における、ワード線ＷＬに対応する積層構造の形成から選択ゲート線ＳＧＤの形成までの一連の製造工程の一例について説明する。図８〜図２２のそれぞれは、第１実施形態に係る半導体記憶装置の製造工程における、メモリセルアレイに対応する構造体を含む断面構造の一例を示す。なお、以下で参照される製造工程の断面図には、半導体基板２０の表面に鉛直な断面が含まれる。また、各製造工程の断面図に表示された領域は、２つのメモリピラーＭＰと、スリットＳＬＴ及びＳＨＥとのそれぞれが形成される領域を含む。
【００７５】
まず、図８に示すように選択ゲート線ＳＧＳに対応する犠牲材５２及びワード線ＷＬに対応する犠牲材５３が積層される。具体的には、まず半導体基板２０上に、絶縁体層５０及び導電体層２１が順に積層される。その後、導電体層２１上に絶縁体層５１及び犠牲材５２が積層され、犠牲材５２上に絶縁体層５１及び犠牲材５３が交互に複数回積層される。そして、最上層の犠牲材５３上に絶縁体層５４が積層される。絶縁体層５１及び５４は、例えば酸化シリコン（ＳｉＯ２）を含む。犠牲材５２及び５３が形成される層数がそれぞれ、積層される選択ゲート線ＳＧＳ及びワード線ＷＬの本数に対応している。犠牲材５２及び５３は、例えば窒化シリコン（ＳｉＮ）を含む。
【００７６】
次に、図９に示すように、下部ピラーＬＰに対応するメモリホールＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、メモリホールＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨが形成される。
【００７７】
本工程で形成されるメモリホールＭＨは、絶縁体層５１、犠牲材５２及び５３、並びに絶縁体層５４のそれぞれを貫通し、導電体層２１に達する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
【００７８】
次に、図１０に示すように、メモリホールＭＨ内の積層構造、すなわち下部ピラーＬＰが形成される。
【００７９】
具体的には、メモリホールＭＨの側面及び底面と、絶縁体層５４の上面とにブロック絶縁膜３７、絶縁膜３６、及びトンネル絶縁膜３５が順に形成されて積層膜３２が形成される。そして、メモリホールＭＨ底部の積層膜３２が除去された後に、半導体層３１及びコア部材３０が順に形成され、メモリホールＭＨ内が埋め込まれる。その後、メモリホールＭＨ上端から深さＬ１までのコア部材３０が、絶縁体層５４よりも上層に残存する部分と共に除去される。
【００８０】
続いて、半導体部３３が形成され、メモリホールＭＨ内が埋め込まれる。その後、メモリホールＭＨ上端から深さＬ２（＜Ｌ１）までの半導体部３３及び半導体層３１が、絶縁体層５４よりも上層に残存する半導体部３３及び半導体層３１と共に除去される。更に、絶縁体層５４よりも上層に残存する積層膜３２も除去される。
【００８１】
続いて、絶縁体部３４が形成され、メモリホールＭＨ内が埋め込まれる。その後、絶縁体層５４よりも上層に残存する絶縁体部３４が除去される。
【００８２】
これにより、下部ピラーＬＰが形成される。
【００８３】
次に、図１１に示すように、下部ピラーＬＰ及び絶縁体層５４の上面に絶縁体層５５、が形成された後、選択ゲート線ＳＧＤに対応する犠牲材５６及び絶縁体層５７が交互に積層される。最上層の犠牲材５６の上層には、絶縁体層５８が形成される。絶縁体層５５、５７、及び５８は、酸化シリコンを含み、犠牲材５６は、窒化シリコンを含む。
【００８４】
次に、図１２に示すように、上部ピラーＵＰに対応するＳＧＤホールＳＨが形成される。具体的には、まずフォトリソグラフィ等によって、ＳＧＤホールＳＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、ＳＧＤホールＳＨが形成される。
【００８５】
ＳＧＤホールＳＨは、犠牲材５６及び絶縁体部３４を貫通し、下部ピラーＬＰの半導体部３３に達する。本工程における異方性エッチングは、例えばＲＩＥである。
【００８６】
次に、図１３〜図１７に示すように、ＳＧＤホールＳＨ内の積層構造が形成される。
【００８７】
具体的には、まず図１３に示すように、ブロック絶縁膜４７、絶縁膜４６、及びトンネル絶縁膜４５が順に形成されて積層膜４３が形成された後、半導体層４２が形成される。
【００８８】
そして、図１４に示すように、異方性エッチング（例えばＲＩＥ）によってＳＧＤホールＳＨ底部の半導体層４２及び積層膜４３が除去され、半導体層４２の下端と半導体部３３の上端との間で積層膜４３が露出する。
【００８９】
そして、図１５に示すように、酸化物及び窒化物を選択的に除去可能なエッチングによって、さらに、露出した積層膜４３からＸＹ平面に沿う方向（横方向）に向けて、少なくとも積層膜４３の一部、及び絶縁体部３４の一部又は全部を除去する。そして、絶縁体部３４を設けたことにより、半導体層４２の下端と半導体部３３の上端との間において、ＳＧＤホールＳＨの中心からほぼ等方的に広がる空間を形成することができる。ここで、当該空間は、適切なエッチング時間で制御でき、所定の開口径を確保できる。例えば、その開口径は、少なくとも半導体層４２の下端における径よりも大きい。
【００９０】
なお、本工程におけるエッチングでは、積層膜４３及び絶縁体部３４に限らず、絶縁体部３４とほぼ同層に位置する積層膜３２及び絶縁体層５４の一部も併せて除去し得る。なお、本工程におけるエッチングでは、例えば、ＣＤＥ（Chemical Dry Etching）又はウェットエッチングのような等方性エッチングが適用可能である。特に、ＣＤＥが適用される場合、積層膜４３及び３２内の材料（例えば、酸化物と窒化物）の違いに依るエッチングのムラが抑制される。
【００９１】
そして、図１６に示すように、ＳＧＤホールＳＨ内に半導体層４１が形成される。半導体層４１が形成される過程において、半導体層４１は、例えば、最下層の犠牲材５６と半導体部３３との間の層で、ＳＧＤホールＳＨを閉塞させる。これにより、ＳＧＤホールＳＨのうち、半導体層４１によって閉塞した箇所より下方には、半導体層４１によって囲われるエアギャップＡＧが形成され得る。エアギャップＡＧ内に形成される半導体層４１の膜厚は、エアギャップＡＧより上方に形成される半導体層４１の膜厚よりも薄くなり得る。このように、図１５のエッチング工程において半導体層４２の下端の幅より広げてＳＧＤホールＳＨの空間を形成し、その後この空間内に半導体層４１が形成される。半導体層４１は、半導体部３３及び半導体層３１と接する。半導体層３１及び半導体層４１は、メモリピラーＭＰ内を流れるセル電流の電流経路（チャネルパス）となる。
【００９２】
なお、ＳＧＤホールＳＨの径がメモリホールＭＨの径より小さい場合、半導体層４１は、半導体層３１よりも薄く形成される。このため、エアギャップＡＧの側方を覆う半導体層４１の膜厚は、半導体層３１の膜厚よりも薄くなる。
【００９３】
そして、図１７に示すように、半導体層４１上、及びＳＧＤホールＳＨ内にコア部材４０が形成される。その後、ＳＧＤホールＳＨ上部のコア部材４０の一部が除去され、その空間に半導体部４４が埋め込まれる。絶縁体層５８よりも上層に残存する積層膜４３、半導体層４２、半導体層４１、コア部材４０、及び半導体部４４は、例えばＣＭＰによって除去される。これにより、ＳＧＤホールＳＨ内に上部ピラーＵＰが形成される。
【００９４】
次に、図１８に示すように、スリットＳＬＴに対応するホールＨ１が形成される。具体的には、まずフォトリソグラフィ等によって、ホールＨ１に対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチング（例えばＲＩＥ）によって、ホールＨ１が形成される。本工程で形成されるホールＨ１は、絶縁体層５１、犠牲材５２及び５３、絶縁体層５４及び５５、犠牲材５６、並びに絶縁体層５７及び５８のそれぞれを分断する。
【００９５】
次に、犠牲材５２、５３、及び５６がそれぞれ、導電体層２２〜２４に置換される。
【００９６】
具体的には、まずホールＨ１内で露出した導電体層２１の表面が酸化され、図示されない酸化保護膜が形成される。その後、例えば熱リン酸によるウェットエッチングによって、犠牲材５２、５３、及び５６が選択的に除去される。犠牲材５２、５３、及び５６が除去された構造体は、複数のメモリピラーＭＰ等によってその立体構造が維持される。
【００９７】
そして、図１９に示すように、犠牲材５２、５３、及び５６が除去された空間にホールＨ１を介して導電体が埋め込まれる。本工程には、例えばＣＶＤが使用される。導電体のうち、ホールＨ１内部、及び絶縁体層５８の上面に形成された部分は、エッチバック処理によって除去される。これにより、隣り合う配線層に形成された導電体が分離され、導電体層２２、複数の導電体層２３、及び導電体層２４が形成される。本工程において形成される導電体層２２、２３、及び２４は、バリアメタルを含んでいても良い。この場合、犠牲材５２、５３、及び５６の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタン（ＴｉＮ）が成膜された後に、タングステンが形成される。
【００９８】
次に、図２０に示すように、ホールＨ１内にスリットＳＬＴに対応する絶縁体層５９が形成される。具体的には、絶縁体層５８上に、ホールＨ１が埋まるように絶縁体層５９が形成される。そして、絶縁体層５８よりも上層に形成された絶縁体層５９が、例えばＣＭＰによって除去される。絶縁体層５９は、例えば酸化シリコンを含む。
【００９９】
次に、図２１に示すようにスリットＳＨＥに対応するホールＨ２が形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチング（例えばＲＩＥ）によって、ホールＨ２が形成される。本工程で形成されるホールＨ２は、絶縁体層５８及び５７、並びに導電体層２４を分断し、絶縁体層５５に達する。
【０１００】
次に、図２２に示すように、絶縁体層５８及び５９上に、ホールＨ２が埋まるように、スリットＳＨＥに対応する絶縁体層６０が形成される。そして、絶縁体層５８及び５９よりも上層に形成された絶縁体層６０が、例えばエッチバック処理によって除去される。絶縁体層６０は、例えば酸化シリコンを含む。
【０１０１】
以上で説明した第１実施形態に係る半導体記憶装置の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。なお、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、問題が生じない範囲で製造工程の順番が入れ替えられても良い。
【０１０２】
１．３  本実施形態に係る効果
第１実施形態の構成によれば、下部ピラーＬＰと上部ピラーＵＰとの間に合わせずれが生じたとしても良好に接続することができる。より具体的には、下部ピラーＬＰと上部ピラーＵＰとの接続部分では、下部ピラーＬＰの半導体層３１と上部ピラーＵＰの半導体層４１との接触面積を十分に確保し良好な接続とすることができる。そのため前記接続部分の電流経路（チャネルパス）におけるセル電流低下の影響を低減することができる。さらに、本実施形態によれば、絶縁体部３４を設けることにより、上下ピラー間の接続部が形成される空間をエッチング形成する際、適切なエッチング時間で制御でき、所定の開口径を確保できる。
【０１０３】
本実施形態の効果について、さらに図２３の模式図を用いて説明する。図２３は、第１実施形態に係る半導体記憶装置の効果を説明するための比較例の模式図である。図２３の比較例では、メモリホールＭＨの上端に第１実施形態で設けられていた絶縁体部３４が形成されない。図２３（Ａ）は、上部ピラーＵＰと下部ピラーＬＰとで、軸のずれが比較的小さい場合、図２３（Ｂ）は、上部ピラーＵＰと下部ピラーＬＰとで、軸のずれが比較的大きい場合を示す。
【０１０４】
図２３の半導体層３１’、半導体部３３’、及び半導体層４１’ａ（又は４１’ｂ）はそれぞれ、第１実施形態に係る半導体層３１、半導体部３３、及び半導体層４１に対応する。半導体層３１’及び半導体部３３’は、下部ピラーＬＰの上端に形成される。その後、ＳＧＤホールＳＨ内に形成された積層膜４３の一部を除去する工程を経て、半導体層４１’a又は４１’ｂが形成される。半導体層４１’ａ、４１’ｂともに半導体層４２の下方に形成され、その内部にはそれぞれ、エアギャップＡＧ’ａ、エアギャップＡＧ’ｂが形成される。
【０１０５】
図２３（Ａ）からも分かるように、上下ピラー間の軸のずれが小さい場合、半導体基板２０の上方から上部ピラーＵＰと下部ピラーＬＰを平面視した際に、上下ピラーの接続部分において、上部ピラーＵＰが下部ピラーＬＰの断面内に収まるように形成される。なお、ここで、下部ピラーＬＰ内に埋め込まれた上部ピラーＵＰの積層膜４３の一部を除去する工程（第１実施形態の図１４に相当する工程）の後、絶縁体層を横方向に選択的にエッチングして空間を広げる工程（同上図１５に相当する工程）を行った場合、積層膜４３は、Ｚ方向に沿って更にエッチングが進行するため、積層膜４３のＺ方向の長さは縮小する。
【０１０６】
また、図２３（Ｂ）からも分かるように、上下ピラー間の軸のずれが大きい場合、半導体基板２０の上方から上部ピラーＵＰと下部ピラーＬＰを平面視した際に、上下ピラーの接続部分において、上部ピラーＵＰが下部ピラーＬＰの断面内に収まらず、一部は断面の外に形成される。なお、ここで、下部ピラーＬＰ内に埋め込まれた上部ピラーＵＰの積層膜４３の一部を除去する工程の後、絶縁体層を横方向に選択的にエッチングして空間を広げる工程を行った場合、半導体層３１’及び半導体部３３’にマスクされていない絶縁体層（例えば、図１５の酸化シリコンからなる絶縁体層５４）の部分は、横方向の選択エッチングが進行する。一方、例えばシリコンを含む、半導体層３１’、半導体部３３’及び半導体層４２は、エッチングされないため、これらにマスクされている絶縁体層の部分は、エッチングが進行し難い。また、例えば、窒化シリコン（ＳｉＮ）を含む絶縁膜４６を有する積層膜４３も、Ｚ方向に沿って一部エッチングが進行するが、横方向へエッチングされる前記絶縁体層（絶縁体層５４）に比べエッチングは進行し難い。
【０１０７】
その後、半導体層４１ａ’及び４１ｂ’を成膜するが、下部ピラーＬＰの半導体層３１’と良好に接続するためにはＺ方向に所定の間隔を確保しておく必要がある。しかしながら、図２３（Ａ）、（Ｂ）のいずれの場合も、前述したように積層膜４３のＺ方向へのエッチングの進行が遅いため、良好な接続を確保しようとするとエッチング時間が長くなる傾向がある。
【０１０８】
この場合、ＳＧＤホールＳＨの部分ＣＨにおける半導体層４２及び積層膜４３が長時間にわたりエッチングガス又は薬液に曝され、選択トランジスタＳＴ１のゲート絶縁膜を破損させてしまう可能性がある。積層膜４３のエッチングが過剰に進行してしまった場合、選択トランジスタのゲート長が設計よりも短くなるため、閾値特性が変化し、選択トランジスタの耐圧やカットオフ特性に影響を与える。
【０１０９】
以上述べたように、上部ピラーＵＰと下部ピラーＬＰ間の良好な接続を得るためには、下部ピラーＬＰと接触する上部ピラーＵＰの部分ＪＰにおける構造及び製造プロセスは重要である。特に、上部ピラーＵＰの部分ＪＴに対応する半導体層４１ａ’及び４１ｂ’の部分は、下部ピラーＬＰの半導体層３１’と、上部ピラーＵＰの部分ＣＨに対応する半導体層４１ａ’、４１ｂ’の部分との接続部分であって、下部ピラーＬＰのメモリセルとビット線ＢＬ間の電流パスの接続部分であるため、セル電流にも影響を与えるためである。
【０１１０】
第１実施形態によれば、半導体層３１及び半導体部３３の上端は積層膜３２の上端の下方に位置しており、下部ピラーＬＰ内に埋め込まれた上部ピラーＵＰの積層膜４３の側方には絶縁体部３４が形成されている。このため、半導体部３３及び半導体層３１によって横方向のエッチングが妨げられることがなく、上下ピラー間の接続部が形成される空間をエッチング形成する際、適切なエッチング時間で、所定の開口径を確保することができる。
【０１１１】
なお、上下ピラー間の軸のずれが大きい比較例を示した図２３（Ｂ）において、例えば、エアギャップＡＧ’と積層膜３２との間の距離（ずれ）に相当する半導体の膜厚ｄ２（ｄ２ｂ）は、距離が大きい箇所では、半導体層４１’の膜厚ｄ３と半導体部３３’の一部の膜厚分だけ半導体層３１’の膜厚ｄ１よりも厚い膜厚程度のずれが生じる。なお、軸のずれが小さい図２３（Ａ）の場合は、膜厚ｄ２（ｄ２ａ）の厚さは、ほぼ膜厚ｄ１と同等である。更に、メモリピラーＭＰの半導体層３１’の上端（半導体基板２０から最大高さの半導体層３１’の先端部）は、積層膜３２の上端とほぼ同等の高さである。
【０１１２】
一方、第１実施形態では、図４に示したように、上下ピラー間の軸のずれが大きい場合（例えば、図中央２つのメモリピラーＭＰの場合）、上下ピラー間の接続部が形成されるエアギャップＡＧの側方部分では、半導体層４１は、半導体層３１及び半導体部３３とは接触することなく、絶縁体部３４、積層膜３２、絶縁体層５４のいずれかと接触する。このため、第１実施形態によれば、エアギャップＡＧと積層膜３２との間の半導体の膜厚は、コア部材３０と積層膜３２との間の半導体の膜厚よりも薄い。更に、メモリピラーＭＰの半導体層３１の上端（半導体基板２０から最大高さの半導体層３１の先端部）は、直上に絶縁体部３４が存在するため積層膜３２の上端よりも低い。換言すれば、積層膜３２の上端は、半導体層３１よりも上方に突出している。
【０１１３】
２．  変形例等
なお、上述の第１実施形態は、種々の変形が可能である。
【０１１４】
例えば、上述の第１実施形態では、例えば、積層膜４３がトンネル絶縁膜４５、絶縁膜４６、及びブロック絶縁膜４７を含むことにより、選択トランジスタＳＴ２の閾値電圧を調整可能に構成される場合を例に説明したが、これに限定されない。例えば、積層膜４３は、トンネル絶縁膜４５及び絶縁膜４６を含まない構成でもよい。この場合、半導体層４２の下方をエッチングする際にウェットエッチングを適用しても、積層膜４３内の材料によるエッチングレートの違いが抑制される。
【０１１５】
上述の第１実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
【０１１６】
上記第１実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、複数のピラーが連結された構造である場合には、連結部分近傍の導電体層がダミーワード線として使用されても良い。
【０１１７】
上記第１実施形態では、メモリピラーＭＰの底部を介して半導体層３１と導電体層２１とが電気的に接続される場合について例示したが、これに限定されない。半導体層３１と導電体層２１とは、メモリピラーＭＰの側面を介して電気的に接続されても良い。この場合、メモリピラーＭＰの側面に形成された積層膜３２の一部が除去され、当該部分を介して半導体層３１と導電体層２１とが接触する構造が形成される。
【０１１８】
本明細書において“膜厚”は、例えばメモリホールＭＨやＳＧＤホールＳＨ内に形成された構成要素の内径及び外径間の差のことを示している。或る層の“内径”及び“外径”とはそれぞれ、ＸＹ平面での断面における当該層の内側及び外側の径の平均を意味する。なお、“径”は、“内径”及び“外径”のいずれの意味でも使用され得る。
【０１１９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２０】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体層、３０，４０…コア部材、３１，４１，４２…半導体層、３２，４３…積層膜、３３，４４…半導体部、３４…絶縁体部、３５，４５…トンネル絶縁膜、３６，４６…絶縁膜、３７，４７…ブロック絶縁膜、５０，５１，５４，５５，５７，５８，５９，６０…絶縁体層、５２，５３，５６…犠牲材、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線。
【図１】
2020145218.tif 000003
【図２】
2020145218.tif 000004
【図３】
2020145218.tif 000005
【図４】
2020145218.tif 000006
【図５】
2020145218.tif 000007
【図６】
2020145218.tif 000008
【図７】
2020145218.tif 000009
【図８】
2020145218.tif 000010
【図９】
2020145218.tif 000011
【図１０】
2020145218.tif 000012
【図１１】
2020145218.tif 000013
【図１２】
2020145218.tif 000014
【図１３】
2020145218.tif 000015
【図１４】
2020145218.tif 000016
【図１５】
2020145218.tif 000017
【図１６】
2020145218.tif 000018
【図１７】
2020145218.tif 000019
【図１８】
2020145218.tif 000020
【図１９】
2020145218.tif 000021
【図２０】
2020145218.tif 000022
【図２１】
2020145218.tif 000023
【図２２】
2020145218.tif 000024
【図２３】
2020145218.tif 000025