(57)【要約】【課題】メモリセルの半導体層に対し配線層を適切に接続することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１基板と、前記第１基板の上方に設けられ、第１方向に積層された複数の電極層とを備える。前記装置はさらに、前記複数の電極層内を前記第１方向に延在する第１半導体層と、前記複数の電極層のうちの最上層の上方に設けられ、前記第１方向に交差して延びる金属層とを備える。前記装置はさらに、前記第１半導体層と前記金属層との間に設けられ、前記第１半導体層と前記金属層を電気的に接続し、前記第１半導体層より不純物濃度の高い不純物拡散層を含む第２半導体層を備える。【選択図】図２
2020145233.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板の上方に設けられ、第１方向に積層された複数の電極層と、
前記複数の電極層内を前記第１方向に延在する第１半導体層と、
前記複数の電極層のうちの最上層の上方に設けられ、前記第１方向に交差して延びる金属層と、
前記第１半導体層と前記金属層との間に設けられ、前記第１半導体層と前記金属層を電気的に接続し、前記第１半導体層より不純物濃度の高い不純物拡散層を含む第２半導体層と、
を備える半導体装置。
【請求項２】
前記第１半導体層として、前記複数の電極層の面内方向にアレイ状に設けられた複数の第１半導体層を備え、前記複数の第１半導体層のそれぞれに対し前記第２半導体層が電気的に接続される、請求項１に記載の半導体装置。
【請求項３】
前記第１基板は、論理回路を備える第１チップ内に設けられ、
前記複数の電極層は、前記第１チップ上に設けられメモリセルアレイを備える第２チップ内に設けられている、請求項１または２に記載の半導体装置。
【請求項４】
前記金属層は、前記第２半導体層を環状に包囲している、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２半導体層は、前記第１半導体層を環状に包囲している、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１半導体層は、前記第１方向に延びる柱状の形状を有し、
前記第２半導体層は、前記第１半導体層上において前記第１方向に延びる柱状の形状を有する、請求項１から４のいずれか１項に記載の半導体装置。
【請求項７】
前記第１半導体層は、第１絶縁膜の側面の周りに設けられた第１部分と、前記第１絶縁膜および前記第１部分上に設けられた第２部分とを含み、
前記第２半導体層は、前記第２部分上に設けられている、請求項１から４のいずれか１項に記載の半導体装置。
【請求項８】
前記第２部分の側面の周りに環状の形状を有するように設けられた第２絶縁膜をさらに備える、請求項７に記載の半導体装置。
【請求項９】
前記第２半導体層は、
複数の前記第１半導体層の上方に設けられた第１領域と、
前記第１領域から個々の前記第１半導体層の上部へと突出した複数の第２領域と、
を含む請求項７または８に記載の半導体装置。
【請求項１０】
第１基板と、
前記第１基板の上方に設けられ、前記第１基板の表面に交差する第１方向に互いに離間して積層され、前記第１方向に直交して延びる複数の電極層と、
前記複数の電極層内に設けられ、前記第１方向に延びる第１半導体層と、
前記第１半導体層の周りに環状の形状を有するように設けられ、前記第１半導体層に電気的に接続され、前記第１半導体層より不純物濃度の高い第２半導体層と、
を備える半導体装置。
【請求項１１】
前記第１および第２半導体層の周りに環状の形状を有するように設けられた電荷蓄積層をさらに備える、請求項１０に記載の半導体装置。
【請求項１２】
第１基板の上方に、前記第１基板の表面に交差する第１方向に互いに離間して積層され、前記第１方向に直交して延びる複数の電極層を形成し、
前記複数の電極層内に、前記第１方向に延びる第１半導体層を形成し、
前記複数の電極層のうちの最上層上に、前記第１方向に直交して延びる金属層を形成し、
前記第１半導体層と前記金属層との間に設けられまたは前記第１半導体層の周りに環状の形状を有するように設けられ、前記第１半導体層に電気的に接続され、前記第１半導体層より不純物濃度の高い第２半導体層を形成する、
ことを含む半導体装置の製造方法。
【請求項１３】
前記第１基板を備える第１ウェハに、第２基板と前記複数の電極層と前記第１半導体層とを備える第２ウェハを貼り合わせることで、前記第１基板の上方に前記複数の電極層を形成することをさらに含む、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１ウェハに前記第２ウェハを貼り合わせた後に前記第２基板を除去し、
前記第２基板を除去した後に、前記第２半導体層を前記第１半導体層に電気的に接続されるように形成する、
ことをさらに含む請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２半導体層は、前記第１ウェハに前記第２ウェハを貼り合わせる前に、前記第１半導体層に電気的に接続されるように形成される、請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記第１基板の上方に、複数の第１絶縁層と複数の第２絶縁層とを積層し、
前記複数の第２絶縁層を前記複数の電極層に置き換える、
ことをさらに含み、
前記複数の第２絶縁層内に前記第１半導体層を形成した後に前記複数の第２絶縁層を前記複数の電極層に置き換えることで、前記複数の電極層内に前記第１半導体層が形成される、請求項１２から１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
第１基板と、
前記第１基板上に設けられた論理回路と、
前記論理回路の上に設けられ、前記論理回路に電気的に接続された第１パッドと、
を備える、第１チップと、
前記第１パッド上に設けられる第２パッドと、
前記第２パッドの上方に設けられ、第１方向に積層された複数の電極層と、
前記複数の電極層内を前記第１方向に延在し、一端が前記第２パッドに電気的に接続された第１半導体層と、
前記複数の電極層のうちの最上層の上方に設けられ、前記第１方向に交差して延び、前記第１半導体層の他端に電気的に接続された導電層と、
を備える半導体装置。
【請求項１８】
第１ウェハ上に論理回路を形成し、
前記論理回路の上に、前記論理回路に電気的に接続された第１パッドを形成し、
第２ウェハ上に、複数の電極層を第１方向に積層し、
前記複数の電極層内を前記第１方向に延在する第１半導体層を形成し、
第１半導体層の一端に電気的に接続された第２パッドを形成し、
前記第１ウェハと前記第２ウェハとを、前記第２パッドが前記第１パッド上となるように貼り合わせ、
貼り合わせたウェハから、前記第２ウェハを除去して、前記複数の電極層のうちの最上層を露出させ、
露出された前記複数の電極層のうちの最上層の上方に、前記第１半導体層の他端に電気的に接続される導電層を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
３次元メモリのように微細かつ複雑な構造の半導体装置において、メモリセルを構成するチャネル半導体層に対し配線層をどのように接続するかは大きな課題である。通常、３次元メモリを製造する場合、基板上に犠牲層を形成した後、この犠牲層を配線層に置き換え（リプレイス工程）、メモリセルを形成することが行われる。しかしながら、この犠牲層を例えば、配線層となるソース層にリプレイスする場合、メモリセルをソース層に適切に接続するリプレイス工程を行うことが難しい場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２１９４０９号公報
【特許文献２】米国特許第８１９８６７０号公報
【特許文献３】米国特許第９５０８７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルの半導体層に対し配線層を適切に接続することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、第１基板と、前記第１基板の上方に設けられ、第１方向に積層された複数の電極層とを備える。前記装置はさらに、前記複数の電極層内を前記第１方向に延在する第１半導体層と、前記複数の電極層のうちの最上層の上方に設けられ、前記第１方向に交差して延びる金属層とを備える。前記装置はさらに、前記第１半導体層と前記金属層との間に設けられ、前記第１半導体層と前記金属層を電気的に接続し、前記第１半導体層より不純物濃度の高い不純物拡散層を含む第２半導体層を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図３】第１実施形態の柱状部の構造を示す断面図である。
【図４】第１実施形態の比較例の半導体装置の製造方法を示す断面図である。
【図５】第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図６】第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図７】第３実施形態の半導体装置の製造方法を示す断面図(1/11)である。
【図８】第３実施形態の半導体装置の製造方法を示す断面図(2/11)である。
【図９】第３実施形態の半導体装置の製造方法を示す断面図(3/11)である。
【図１０】第３実施形態の半導体装置の製造方法を示す断面図(4/11)である。
【図１１】第３実施形態の半導体装置の製造方法を示す断面図(5/11)である。
【図１２】第３実施形態の半導体装置の製造方法を示す断面図(6/11)である。
【図１３】第３実施形態の半導体装置の製造方法を示す断面図(7/11)である。
【図１４】第３実施形態の半導体装置の製造方法を示す断面図(8/11)である。
【図１５】第３実施形態の半導体装置の製造方法を示す断面図(9/11)である。
【図１６】第３実施形態の半導体装置の製造方法を示す断面図(10/11)である。
【図１７】第３実施形態の半導体装置の製造方法を示す断面図(11/11)である。
【図１８】第４実施形態の半導体装置の製造方法を示す断面図(1/5)である。
【図１９】第４実施形態の半導体装置の製造方法を示す断面図(2/5)である。
【図２０】第４実施形態の半導体装置の製造方法を示す断面図(3/5)である。
【図２１】第４実施形態の半導体装置の製造方法を示す断面図(4/5)である。
【図２２】第４実施形態の半導体装置の製造方法を示す断面図(5/5)である。
【図２３】第５実施形態の半導体装置の製造方法を説明するための断面図である。
【図２４】第５実施形態の半導体装置の製造方法を説明するための別の断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１から図２４において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１および図２は、第１実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置は、アレイウェハ１と回路ウェハ２とを貼り合わせて製造される３次元メモリである。
【０００９】
まず、図１(ａ)に示すアレイウェハ１を用意する。図１(ａ)は、基板１１と、基板１１上に形成された種々の層とを示している。基板１１は例えば、シリコン基板などの半導体基板である。図１(ａ)は、基板１１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１１の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに直交している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は、第１方向の例である。
【００１０】
アレイウェハ１は、例えば次のように製造される。
【００１１】
まず、基板１１上に複数の絶縁層１２と複数の電極層１３とを交互に形成する。これにより、これらの電極層１３は、基板１１の表面に交差するＺ方向に互いに離間して積層され、Ｘ方向やＹ方向に拡がる形状となる。絶縁層１２は、例えばシリコン酸化膜である。電極層１３は、例えばＷ（タングステン）層であり、ワード線や、メモリアレイを選択する選択ゲート線などの、制御電極として機能する。次に、これらの絶縁層１２および電極層１３内に、Ｚ方向に延びる柱状の形状を各々有する複数の柱状部ＣＬを形成する。各柱状部ＣＬは、これらの絶縁層１２および電極層１３を貫通するメモリホールを形成し、メモリホール内にメモリ絶縁膜１４とチャネル半導体層１５とを順に形成することで形成される。チャネル半導体層１５は、第１半導体層の例である。電極層１３、メモリ絶縁膜１４、およびチャネル半導体層１５は、メモリセルアレイを構成している。すなわち、複数の柱状部ＣＬは、基板１１の上方から見るとアレイ状に配列して設けられており、別言すると、各電極層１３の面内方向にアレイ状に配列して設けられている。
【００１２】
図１(ａ)はさらに、チャネル半導体層１５上などに順に形成されたコンタクトプラグ１６、ビアプラグ１７、配線層２１、ビアプラグ２２、配線層２３、ビアプラグ２４、配線層２５、およびビアプラグ２６を示している。これらのプラグと配線層はそれぞれ、例えば金属プラグと金属層であり、例えば、Ｃｕ（銅）、Ｃｕを主成分とする合金、Ｗ（タングステン）、Ｗを主成分とする合金などにより形成される。図１(ａ)はさらに、ビアプラグ２６上に形成された金属パッド２７と、これらのプラグおよび配線層を覆うように形成された層間絶縁膜２８とを示している。金属パッド２７は例えば、Ｃｕや、Ｃｕを主成分とする合金により形成される。図１(ａ)において、配線層２１は例えば、ビット線として機能する。なお、図１(ａ)では、配線層２１における隣接するビット線の図示が省略されている。
【００１３】
なお、電極層１３は、リプレイス工程により形成してもよい。この場合、基板１１上に複数の絶縁層１２と複数の犠牲層とを交互に形成し、これらの絶縁層１２および犠牲層内に複数の柱状部ＣＬを形成する。その後、犠牲層を除去し、これによって形成される絶縁層１２間の複数の空洞に複数の電極層１３を埋め込む。このようにして、犠牲層が電極層１３に置き換えられる。犠牲層の例は、絶縁層１２と異なる絶縁層であり、例えばシリコン窒化膜である。
【００１４】
次に、図１(ｂ)に示す回路ウェハ２を用意し、アレイウェハ１を回路ウェハ２に貼り合わせる。回路ウェハ２は、本実施形態の半導体装置の動作を制御する論理回路を備えている。回路ウェハ２は第１ウェハの例であり、アレイウェハ１は第２ウェハの例である。
【００１５】
アレイウェハ１を回路ウェハ２に貼り合わせる際には、図１(ａ)に示すアレイウェハ１を上下逆さにしてから、アレイウェハ１を回路ウェハ２に貼り合わせる。ここで、引き続き＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うために、Ｘ、Ｙ、およびＺ方向は、アレイウェハ１および回路ウェハ２の周りの空間に固定して考える。そのため、図１(ａ)の柱状部ＣＬは基板１１の＋Ｚ方向に位置しているのに対し、図１(ｂ)の柱状部ＣＬは基板１１の−Ｚ方向に位置している。第１実施形態だけでなく、後述する別の実施形態でも同様にＸ、Ｙ、およびＺ方向を取り扱う。
【００１６】
回路ウェハ２は、論理回路を構成するＭＯＳトランジスタ等の複数の素子（図示せず）が、シリコンなどの半導体からなる基板３１上に形成され、基板３１上の素子の拡散層上にコンタクトプラグ３２が形成されたものである。
【００１７】
回路ウェハ２は、図１(ｂ)に示すように、さらに複数の配線層４１、４３、４５、複数のビアプラグ４２、４４、４６、および金属パッド４７を含む。これら複数のプラグと複数の配線層はそれぞれ、例えば金属プラグと金属層であり、例えば、Ｃｕ（銅）、Ｃｕを主成分とする合金、Ｗ（タングステン）、Ｗ（タングステン）を主成分とする合金などにより形成される。図１(ｂ)はさらに、ビアプラグ４６上に形成された金属パッド４７と、これらのプラグおよび配線層を覆うように形成された層間絶縁膜４８とを示している。金属パッド４７は例えば、Ｃｕや、Ｃｕを主成分とする合金により形成される。
【００１８】
アレイウェハ１と回路ウェハ２との貼り合わせは、両者に機械的圧力を加え、層間絶縁膜２８と層間絶縁膜４８を互いに接着させた後、密着したアレイウェハ１および回路ウェハ２をアニールすることにより金属パッド２７と金属パッド４７を互いに接合することで行われる。なお、ここで、電極層１３、メモリ絶縁膜１４、およびチャネル半導体層１５は、基板３１の上方に位置する。基板３１は第１基板の例であり、基板１１は第２基板の例である。
【００１９】
なお、図１(ｂ)において、層間絶縁膜２８と層間絶縁膜４８との境界面や、金属パッド２７と金属パッド４７との境界面を明示しているが、上記アニール後はこれらの境界面が観察されなくなる場合がある。しかしながら、これらの境界面のあった位置は、例えば金属パッド２７の側面や金属パッド４７の側面の傾き（側面が広がる方が境界側）や、金属パッド２７の側面と金属パッド４７との位置ずれ（位置ずれ面が境界）を検出することで推定することができる。
【００２０】
次に、アレイウェハ１から基板１１を除去する（図２(ａ)）。基板１１は例えば、エッチングやＣＭＰ（Chemical Mechanical Polishing）により除去される。この際、最上層の絶縁層１２上面よりも高い位置にあるメモリ絶縁膜１４の部分も除去する。その結果、複数のチャネル半導体層１５の各々の表面が露出する。
【００２１】
次に、基板３１の全面に拡散層５１と金属層５２とを順に形成する（図２(ｂ)）。その結果、拡散層５１は、各チャネル半導体層１５の表面、および最上層の絶縁層１２上面に形成され、各チャネル半導体層１５と電気的に接続される。さらには、金属層５２が、拡散層５１上に形成され、拡散層５１と電気的に接続される。拡散層５１は、全体としてＸ方向やＹ方向に拡がる形状となり、金属層５２も、全体としてＸ方向やＹ方向に拡がる形状となる。拡散層５１は、チャネル半導体層１５を環状に包囲する形状を有する。金属層５２は、拡散層５１を環状に包囲する形状を有する。拡散層５１は例えば、ｎ＋型ポリシリコン層などの不純物半導体層であり、チャネル半導体層１５より高い不純物濃度を有する。拡散層５１は、第２半導体層の例である。拡散層５１および金属層５２は、ソース層として機能する。なお、金属層５２の代わりに、金属層以外の導電層（例えば、ボロンがドープされたＮ型ポリシリコン層など、不純物がドープされたポリシリコン層）を形成してもよい。
【００２２】
次に、金属層５２上にビアプラグ５３を形成し、ビアプラグ５３上に金属パッド５４を形成する（図２(ｂ)）。金属パッド５４は例えば、Ａｌ（アルミニウム）や、Ａｌを主成分とする合金により形成される。金属パッド５４は、本実施形態の半導体装置の外部接続パッドであり、はんだボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。図２(ｂ)はさらに、金属層５２などを覆うように形成された絶縁膜５５を示している。
【００２３】
その後、アレイウェハ１および回路ウェハ２は複数の半導体チップに切断される。このようにして、本実施形態の半導体装置（半導体チップ）が製造される。複数の切断された半導体チップの各々のアレイウェハ１部分および回路ウェハ２部分はそれぞれ、アレイチップおよび回路チップと呼ばれる。
【００２４】
なお、本実施形態ではアレイウェハ１と回路ウェハ２を貼り合わせているが、代わりにアレイウェハ１同士を貼り合わせてもよい。図１および図２を参照して前述した内容や、図３〜図２４を参照して後述する内容は、アレイウェハ１同士の貼合にも適用することが可能である。
【００２５】
図３は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
【００２６】
図３に示すように、柱状部ＣＬは、メモリ絶縁膜１４とチャネル半導体層１５とを順に備え、メモリ絶縁膜１４は、ブロック絶縁膜１４ａと、電荷蓄積層１４ｂと、トンネル絶縁膜１４ｃとを順に備えている。
【００２７】
電荷蓄積層１４ｂは、例えばシリコン窒化膜であり、絶縁層１２および電極層１３の側面にブロック絶縁膜１４ａを介して形成されている。チャネル半導体層１５は、例えばポリシリコン層であり、電荷蓄積層１４ｂの側面にトンネル絶縁膜１４ｃを介して形成されている。ブロック絶縁膜１４ａおよびトンネル絶縁膜１４ｃの各々は、例えばシリコン酸化膜や金属絶縁膜である。ブロック絶縁膜１４ａ、電荷蓄積層１４ｂ、トンネル絶縁膜１４ｃ、およびチャネル半導体層１５は、Ｚ方向に延在して設けられている。
【００２８】
図４は、第１実施形態の比較例の半導体装置の製造方法を示す断面図である。
【００２９】
図４は、図１(ａ)に対応する断面図であり、基板１１と最下層の絶縁層１２との間に順に設けられたソース層６１と、層間絶縁膜６２と、ゲート層６３とを示している。ソース層６１は、基板１１上に順に設けられた金属層６１ａと、下部半導体層６１ｂと、中間半導体層６１ｃと、上部半導体層６１ｄとを示している。中間半導体層６１ｃが、チャネル半導体層１５の側面に接していることに留意されたい。下部半導体層６１ｂ、中間半導体層６１ｃ、および上部半導体層６１ｄは、例えばｎ型ポリシリコン層である。
【００３０】
以上の層は、中間半導体層６１ｃを除き、基板１１上に順に形成される。一方、中間半導体層６１ｃは、次のようなリプレイス工程により形成される。まず、基板１１上に金属層６１ａ、下部半導体層６１ｂ、犠牲層、および上部半導体層６１ｄを順に形成する。次に、後で素子分離絶縁膜６４が埋め込まれる溝を形成し、この溝を用いて犠牲層を中間半導体層６１ｃに置き換え、その後に溝に素子分離絶縁膜６４を埋め込む。この犠牲層を除去する際に、犠牲層の側面のメモリ絶縁膜１４も除去する。その結果、中間半導体層６１ｃは、チャネル半導体層１５の側面に接するように形成される。
【００３１】
比較例の半導体装置を製造する際には、例えば以下が問題となる。（１）金属層６１ａ、下部半導体層６１ｂ、犠牲層、および上部半導体層６１ｄを貫通するようにメモリホールを形成するのが難しい。（２）上記の溝を用いたリプレイス工程を適切に行うのが難しい。また、（３）リプレイス工程では、チャネル半導体層１５を残存させつつメモリ絶縁膜１４を除去するのが難しい。加えて、（４）リプレイス工程では、下部半導体層６１ｂと上部半導体層６１ｄとの間の空洞内にエピタキシャル成長により中間半導体層６１ｃを形成するのが難しい。このように、比較例では、ソース層６１との接続構造の形成に関し、種々の問題が生じる可能性がある。
【００３２】
これに対し、本実施形態のソース層（拡散層５１および金属層５２）は、アレイウェハ１と回路ウェハ２との貼合後に形成される。具体的には、アレイウェハ１と回路ウェハ２との貼合後に基板１１を除去してチャネル半導体層１５を露出させ、チャネル半導体層１５の表面にソース層を形成する。よって、本実施形態によれば、比較例に比べてメモリホールを容易に形成することや、比較例のようなリプレイス工程を行わずにソース層を形成することが可能となる。
【００３３】
以上のように、本実施形態では、アレイウェハ１を回路ウェハ２上に貼り合わせ、アレイウェハ１から基板１１を除去し、チャネル半導体層１５の表面に拡散層５１を形成する。よって、本実施形態によれば、チャネル半導体層１５に対し拡散層５１を適切に接続することが可能となる。例えば、本実施形態によれば、比較例の種々の問題を生じることなく、チャネル半導体層１５に対し拡散層５１を簡単に接続することが可能となる。
【００３４】
（第２実施形態）
図５および図６は、第２実施形態の半導体装置の製造方法を示す断面図である。
【００３５】
まず、図５(ａ)に示すアレイウェハ１を用意する。本実施形態の各柱状部ＣＬは、メモリ絶縁膜１４およびチャネル半導体層１５に加え、拡散層１８を備えている。拡散層１８は例えば、ｎ＋型ポリシリコン層などの不純物半導体層である。拡散層１８は、第２半導体層の例である。
【００３６】
メモリ絶縁膜１４とチャネル半導体層１５は、第１実施形態と同様に、Ｚ方向に延びる柱状の形状を有している。同様に、拡散層１８も、Ｚ方向に延びる柱状の形状を有している。具体的には、拡散層１８は、チャネル半導体層１５の底部から−Ｚ方向に延びる形状を有しており、チャネル半導体層１５に電気的に接続されている。本実施形態では、チャネル半導体層１５の底部に拡散層１８が設けられているため、本実施形態のチャネル半導体層１５の底部の位置は、第１実施形態のチャネル半導体層１５の底部の位置と異なっている点に留意されたい。メモリ絶縁膜１４は、チャネル半導体層１５および拡散層１８の周りに筒状の形状を有するように形成されている。各柱状部ＣＬは、絶縁層１２および電極層１３を貫通するメモリホールを形成し、このメモリホール内にメモリ絶縁膜１４を形成した後、メモリホール内にさらに拡散層１８およびチャネル半導体層１５を形成したものである。
【００３７】
次に、図５(ｂ)に示す回路ウェハ２を用意し、アレイウェハ１を回路ウェハ２に貼り合わせる。本実施形態の回路ウェハ２の構造は、第１実施形態の回路ウェハ２の構造と同様である。
【００３８】
なお、図５(ｂ)のアレイウェハ１の向きは、図５(ａ)のアレイウェハ１の向きとは逆であることに留意されたい。これは、図１(ａ)のアレイウェハ１と図１(ｂ) のアレイウェハ１との関係と同様である。その結果、図５(ｂ)では、チャネル半導体層１５の上述の底部が、チャネル半導体層１５の下部ではなく上部となっている。よって、図５(ｂ)の拡散層１８は、チャネル半導体層１５の上部から＋Ｚ方向に延びる形状を有している。
【００３９】
次に、アレイウェハ１から基板１１を除去する（図６(ａ)）。この際、最上層の絶縁層１２の上面よりも高い位置にあるメモリ絶縁膜１４も除去する。その結果、拡散層１８が露出する。
【００４０】
次に、基板３１の全面に金属層５２を形成する（図６(ｂ)）。その結果、金属層５２が、拡散層１８の表面や、最上層の絶縁層１２の上面に形成され、拡散層１８に電気的に接続される。拡散層１８および金属層５２は、ソース層として機能する。
【００４１】
次に、金属層５２上にビアプラグ５３を形成し、ビアプラグ５３上に金属パッド５４を形成する（図６(ｂ)）。図６(ｂ)はさらに、金属層５２などを覆うように形成された絶縁膜５５を示している。
【００４２】
その後、アレイウェハ１および回路ウェハ２は複数の半導体チップに切断される。このようにして、本実施形態の半導体装置（半導体チップ）が製造される。
【００４３】
ここで、第１および第２実施形態を比較する。
【００４４】
第１実施形態では、アレイウェハ１と回路ウェハ２とを貼り合わせた後に拡散層５１を形成する。拡散層５１は例えば、アモルファスシリコン層内に不純物をドープし、その後にアモルファスシリコン層をアニールして結晶化することで形成される。この場合、このアニール条件によってはその熱が金属パッド２７、４７の接合部に悪影響を与えるおそれがある。
【００４５】
一方、本第２実施形態では、アレイウェハ１と回路ウェハ２とを貼り合わせる前に拡散層１８を形成する。拡散層１８は例えば、拡散層５１と同様の方法により形成される。従って、このアニールの際に金属パッド２７、４７の接合部はまだ存在しないため、上記第１実施形態で懸念される問題を回避することが可能となる。また、本実施形態の拡散層１８は、図４に示した比較例の中間半導体層６１ｃと異なり、犠牲層を置換するリプレイス工程を用いずに形成できるため、前述した比較例の問題を生じない。
【００４６】
なお、第１実施形態には、第２実施形態に比べて、例えばメモリホール内に種々の層を埋め込む工程を簡単に実行できるという利点がある。
【００４７】
以上のように、本実施形態では、チャネル半導体層１５下に位置する拡散層１８を形成した後に、アレイウェハ１を回路ウェハ２上に貼り合わせる。よって、本実施形態によれば、第１実施形態と同様に、チャネル半導体層１５に対し拡散層１８を適切に接続することが可能となる。例えば、本実施形態によれば、比較例の種々の問題を抑制しつつ、チャネル半導体層１５に対し拡散層５１を簡単に接続することが可能となる。
【００４８】
（第３実施形態）
図７から図１７は、第３実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置は、第２実施形態の半導体装置の一例に相当する。
【００４９】
まず、アレイウェハ１の基板１１上に、下地絶縁膜６５、層間絶縁膜６２、およびゲート層６３を順に形成し、ゲート層６３上に複数の絶縁層１２と複数の犠牲層６６とを交互に形成する（図７）。下地絶縁膜６５は例えばシリコン窒化膜であり、層間絶縁膜６２は例えばシリコン酸化膜であり、ゲート層６３は例えばｎ＋型ポリシリコン層である。絶縁層１２は例えばシリコン酸化膜であり、犠牲層６６は例えばシリコン窒化膜である。次に、絶縁層１２、犠牲層６６、ゲート層６３、および層間絶縁膜６２を貫通する複数のメモリホールＨ１や埋込絶縁膜６７を形成する（図７）。埋込絶縁膜６７は、例えばシリコン酸化膜である。
【００５０】
次に、各メモリホールＨ１内のゲート層６３の側面を酸化する（図８）。その結果、各メモリホールＨ１内のゲート層６３の側面に、環状の形状を有する酸化膜６８（例えばシリコン酸化膜）が形成される。これにより、各メモリホールＨ１の直径が、酸化膜６８の所で狭くなることに留意されたい。酸化膜６８は、第２絶縁膜の例である。
【００５１】
次に、各メモリホールＨ１の側面および底面に、メモリ絶縁膜１４、第１ボディ層１５ａ、拡散防止層７１、および拡散層７２を順に形成する（図８）。第１ボディ層１５ａは、チャネル半導体層１５の一部となる層であり、例えばアモルファスシリコン層として形成され、その後のアニールによりポリシリコン層に変化する。拡散防止層７１は、拡散層７２から第１ボディ層１５ａ等への不純物の拡散を防止するための層であり、例えばシリコン酸化膜である。拡散層７２は、例えばｎ型アモルファスシリコン層として形成され、その後のアニールによりｎ型ポリシリコン層に変化する。拡散層７２は、ソース層の一部として機能する。
【００５２】
本実施形態の拡散層７２は、酸化膜６８の高さで各メモリホールＨ１が閉塞する厚さに形成される。図８において、酸化膜６８の上方で各メモリホールＨ１が閉塞していない点に留意されたい。各メモリホールＨ１内では、酸化膜６８の下方の拡散層７２内に空洞Ｈ２が残存しているが、このような空洞Ｈ２は残存しなくてもよい。本実施形態では、拡散層７２や第１ボディ層１５ａの周りを、環状の形状の酸化膜６８が包囲している。
【００５３】
なお、本実施形態では、各メモリホールＨ１の直径を、酸化膜６８により狭くしているが、その他の手法で狭くしてもよい。例えば、各メモリホールＨ１内のゲート層６３の側面をテーパー形状に加工することで、各メモリホールＨ１の直径を狭くしてもよい。
【００５４】
次に、酸化膜６８の上方の拡散層７２をスリミングにより除去し、酸化膜６８の上方の拡散防止層７１をエッチングにより除去する（図９）。
【００５５】
次に、各メモリホールＨ１の側面および底面に、第２ボディ層１５ｂを形成する（図１０）。第２ボディ層１５ｂは、第１ボディ層１５ａと共にチャネル半導体層１５の一部となる層であり、例えばアモルファスシリコン層として形成され、その後のアニールによりポリシリコン層に変化する。第２ボディ層１５ｂは、第１ボディ層１５ａと拡散層７２とに接触するように形成される。以下、第１および第２ボディ層１５ａ、１５ｂを、まとめてチャネル半導体層１５と表記する。
【００５６】
次に、各メモリホールＨ１内にコア絶縁膜７３を形成する（図１１）。コア絶縁膜７３は例えばシリコン酸化膜である。本実施形態のコア絶縁膜７３は、酸化膜６８の環の内部には形成されず、酸化膜６８の上方に形成されている点に留意されたい。コア絶縁膜７３は第１絶縁膜の例である。次に、メモリホールＨ１外のメモリ絶縁膜１４、チャネル半導体層１５、およびコア絶縁膜７３を除去し、その後に基板１１の全面にカバー絶縁膜７４を形成する（図１１）。カバー絶縁膜７４は、例えばシリコン酸化膜である。
【００５７】
図１１は、チャネル半導体層１５の第１部分Ｐ１と第２部分Ｐ２とを示している。第１部分Ｐ１は、酸化膜６８の上方に位置しており、コア絶縁膜７３の側面の周りに設けられている。第２部分Ｐ２は、酸化膜６８の環の内部などに位置しており、第１部分Ｐ１およびコア絶縁膜７３の下に設けられている。拡散層７２は、第２部分Ｐ２の下に設けられている。なお、アレイウェハ１と回路ウェハ２との貼合後には、第１部分Ｐ１およびコア絶縁膜７３が第２部分Ｐ２の下に位置し、第２部分Ｐ２が拡散層７２の下に位置することになる。
【００５８】
次に、カバー絶縁膜７４、絶縁層１２、および犠牲層６６内に溝を形成し、溝を用いて犠牲層６６を電極層１３に置き換え、その後に溝に素子分離絶縁膜６４を埋め込む（図１２）。素子分離絶縁膜６４は、例えばシリコン酸化膜である。
【００５９】
次に、カバー絶縁膜７４を除去し、基板１１上にコンタクトプラグ１６、ビアプラグ１７、配線層２１、ビアプラグ２２、配線層２３、ビアプラグ２４、配線層２５、ビアプラグ２６、金属パッド２７、層間絶縁膜２８、およびビアプラグ７５を形成する（図１３）。ビアプラグ７５は、埋込絶縁膜６７および層間絶縁膜２８内において、配線層２１下に形成される。
【００６０】
次に、図１４に示す回路ウェハ２を用意し、アレイウェハ１を回路ウェハ２に貼り合わせる。本実施形態の回路ウェハ２の構造は、第１および第２実施形態の回路ウェハ２の構造と同様である。ただし、図１４はさらに、論理回路を構成するＭＯＳトランジスタのゲート絶縁膜３３およびゲート電極３４を示している。ゲート絶縁膜３３およびゲート電極３４は、基板３１上に順に形成されている。
【００６１】
次に、基板１１をＣＭＰにより除去し、下地絶縁膜６５をエッチバックにより薄膜化する（図１５）。その結果、各柱状部ＣＬのメモリ絶縁膜１４が露出する。
【００６２】
次に、下地絶縁膜６５をこのエッチバックにより除去すると共に、各柱状部ＣＬのメモリ絶縁膜１４、第１ボディ層１５ａ、および拡散防止層７１の一部をこのエッチバックにより除去する（図１６）。その結果、各柱状部ＣＬの拡散層７２が露出する。さらには、ビアプラグ７５が露出する。
【００６３】
次に、基板３１の全面に金属層５２および絶縁膜５５を順に形成する（図１７）。その結果、各柱状部ＣＬの拡散層７２上に金属層５２が形成され、拡散層７２および金属層５２が互いに電気的に接続される。拡散層７２および金属層５２は、ソース層として機能する。金属層５２は、ビアプラグ７５上にも形成される。
【００６４】
図１７は、チャネル半導体層１５の第１部分Ｐ１と第２部分Ｐ２とを示している。第１部分Ｐ１は、コア絶縁膜７３の側面の周りに設けられており、第２部分Ｐ２は、第１部分Ｐ１およびコア絶縁膜７３上に設けられている。拡散層７２は、チャネル半導体層１５の第２部分Ｐ２上に設けられている。
【００６５】
その後、アレイウェハ１および回路ウェハ２は複数の半導体チップに切断される。このようにして、本実施形態の半導体装置（半導体チップ）が製造される。
【００６６】
本実施形態によれば、第２実施形態の拡散層１８を、拡散層７２の形態で実現することが可能となる。よって、本実施形態によれば、第１および第２実施形態と同様に、チャネル半導体層１５に対し拡散層７２を適切に接続することが可能となる。
【００６７】
（第４実施形態）
図１８から図２２は、第４実施形態の半導体装置の製造方法を示す断面図である。本実施形態は、第３実施形態の変形例に相当する。第３実施形態の拡散層７２が柱状の形状に形成されるのに対し、本実施形態の拡散層７２は環状の形状に形成される。
【００６８】
まず、アレイウェハ１の基板１１上に、下地絶縁膜６５、層間絶縁膜６２、およびゲート層６３を順に形成し、ゲート層６３上に複数の絶縁層１２と複数の犠牲層６６とを交互に形成する（図１８(ａ)）。次に、絶縁層１２、犠牲層６６、ゲート層６３、および層間絶縁膜６２を貫通する複数のメモリホールＨ１を形成する（図１８(ａ)）。次に、各メモリホールＨ１内のゲート層６３の側面をエッチングする（図１８(ａ)）。その結果、ゲート層６３の側面に、環状の形状を有する空洞Ｈ３が形成される。別言すると、メモリホールＨ１と空洞Ｈ３からなる空間の直径が、ゲート層６３の所で広くなる。
【００６９】
次に、各メモリホールＨ１および各空洞Ｈ３の表面に、メモリ絶縁膜１４、第１ボディ層１５ａ、拡散防止層７１、および拡散層７２を順に形成する（図１８(ｂ)）。本実施形態の拡散層７２は、各空洞Ｈ３が閉塞し、かつ各メモリホールＨ１が閉塞しない厚さに形成される。
【００７０】
次に、拡散層７２の一部をスリミングにより除去し、拡散防止層７１の一部をエッチングにより除去する（図１９(ａ)）。拡散層７２と拡散防止層７１は、各空洞Ｈ３内に残存するように各メモリホールＨ１等から除去される。その結果、環状の形状を有する拡散層７２が空洞Ｈ３内に形成される。
【００７１】
次に、各メモリホールＨ１および各空洞Ｈ３の表面に、第２ボディ層１５ｂを形成する（図１９(ｂ)）。第２ボディ層１５ｂは、第１ボディ層１５ａと拡散層７２とに接触するように形成される。以下、第１および第２ボディ層１５ａ、１５ｂを、まとめてチャネル半導体層１５と表記する。
【００７２】
次に、各メモリホールＨ１内にコア絶縁膜７３を形成する（図２０(ａ)）。本実施形態のコア絶縁膜７３は、拡散層７２の環の内部にも形成される。次に、メモリホールＨ１外のメモリ絶縁膜１４、チャネル半導体層１５、およびコア絶縁膜７３を除去し、その後に基板１１の全面にカバー絶縁膜７４を形成する（図２０(ａ)）。
【００７３】
次に、カバー絶縁膜７４、絶縁層１２、および犠牲層６６内に溝を形成し、溝を用いて犠牲層６６を電極層１３に置き換え、その後に溝に素子分離絶縁膜６４を埋め込む（図２０(ｂ)）。
【００７４】
次に、カバー絶縁膜７４を除去し、基板１１上にコンタクトプラグ１６、ビアプラグ１７、層間絶縁膜２８等を形成する（図２１(ａ)）。図２１(ａ)の工程ではさらに、基板１１上に配線層２１、ビアプラグ２２、配線層２３、ビアプラグ２４、配線層２５、ビアプラグ２６、金属パッド２７等を形成するが、図示は省略する。
【００７５】
次に、不図示の回路ウェハ２を用意し、アレイウェハ１を回路ウェハ２に貼り合わせる（図２１(ｂ)）。本実施形態の回路ウェハ２の構造は、第１から第３実施形態の回路ウェハ２の構造と同様であるため、図示を省略する。図２１(ｂ)のアレイウェハ１の向きは、図２１(ａ)のアレイウェハ１の向きとは逆であることに留意されたい。次に、基板１１をＣＭＰにより除去し、下地絶縁膜６５をエッチバックにより除去する（図２１(ｂ)）。その結果、各柱状部ＣＬのメモリ絶縁膜１４が露出する。
【００７６】
次に、層間絶縁膜６２をこのエッチバックにより除去すると共に、各柱状部ＣＬのメモリ絶縁膜１４、第１ボディ層１５ａ、および拡散防止層７１の一部をこのエッチバックにより除去する（図２２(ａ)）。その結果、各柱状部ＣＬの拡散層７２やチャネル半導体層１５が露出する。
【００７７】
次に、基板３１の全面に金属層５２および絶縁膜５５を順に形成する（図２２(ｂ)）。その結果、各柱状部ＣＬの拡散層７２の表面等に金属層５２が形成され、拡散層７２および金属層５２が互いに電気的に接続される。拡散層７２および金属層５２は、ソース層として機能する。
【００７８】
図２２(ｂ)の各柱状部ＣＬは、コア絶縁膜７３と、コア絶縁膜７３の周りに設けられたチャネル半導体層１５と、チャネル半導体層１５の周り（第２ボディ層１５ｂの周り）に設けられた拡散層７２と、チャネル半導体層１５および拡散層７２の周りに設けられたメモリ絶縁膜１４とを備えている。メモリ絶縁膜１４は、チャネル半導体層１５および拡散層７２の周りに順に設けられたトンネル絶縁膜１４ｃ、電荷蓄積層１４ｂ、およびブロック絶縁膜１４ａを含んでおり、環状の形状を有している（図３参照）。このように、本実施形態によれば、第３実施形態の柱状部ＣＬと異なる形状を有する柱状部ＣＬを形成することができる。
【００７９】
その後、アレイウェハ１および回路ウェハ２は複数の半導体チップに切断される。このようにして、本実施形態の半導体装置（半導体チップ）が製造される。
【００８０】
以上のように、本実施形態では、チャネル半導体層１５の周りに位置する拡散層７２を形成した後に、アレイウェハ１を回路ウェハ２上に貼り合わせる。よって、本実施形態によれば、第１から第３実施形態と同様に、チャネル半導体層１５に対し拡散層７２を適切に接続することが可能となる。例えば、本実施形態によれば、比較例の種々の問題を抑制しつつ、チャネル半導体層１５に対し拡散層７２を簡単に接続することが可能となる。
【００８１】
（第５実施形態）
図２３は、第５実施形態の半導体装置の製造方法を説明するための断面図である。本実施形態は、第３実施形態の変形例に相当する。
【００８２】
図２３(ａ)は、本実施形態の比較例のアレイウェハ１を示し、具体的には、図４の比較例に似た構造のアレイウェハ１を示している。図２３(ａ)では、図４とは異なり、各柱状部ＣＬがコア絶縁膜７３を備え、中間半導体層６１ｃの側面付近のチャネル半導体層１５が除去されている。その結果、図２３(ａ)の中間半導体層６１ｃは、チャネル半導体層１５の底部（下部）に接触している。よって、図２３(ａ)の構造は、ＧＩＤＬ（Gate Induced Drain Leakage）ジェネレータとして作用する。
【００８３】
図２３(ｂ)は、本実施形態のアレイウェハ１を示し、具体的には、図１７の第３実施形態に似た構造のアレイウェハ１を示している。ただし、図２３(ｂ)のアレイウェハ１は、図１７のアレイウェハ１の向きと逆の向きに図示されていることに留意されたい。図２３(ｂ)では、図１７とは異なり、拡散層７２、一部の拡散防止層７１、一部のチャネル半導体層１５、および一部のメモリ絶縁膜１４が除去されている。そして、図２３(ｂ)のアレイウェハ１は、下部半導体層６１ｂと同様の下部半導体層７６ａと、中間半導体層６１ｃと同様の中間半導体層７６ｂと、上部半導体層６１ｄと同様の上部半導体層７６ｃとを、ソース層７６として備えている。その結果、図２３(ｂ)の中間半導体層７６ｂは、チャネル半導体層１５の底部（下部）に接触している。よって、図２３(ｂ)の構造も、ＧＩＤＬジェネレータとして作用する。空洞Ｈ２は、本実施形態では中間半導体層７６ｂ内にあることに留意されたい。
【００８４】
図２３(ｂ)のソース層７６は、複数の柱状部ＣＬの下方に設けられた第１領域Ｒ１と、第１領域Ｒ１から個々の柱状部ＣＬのチャネル半導体層１５の底部へと突出した複数の第２領域Ｒ２と備えている。図２３(ｂ)は、これらの柱状部ＣＬのうちの１つと、これらの第２領域Ｒ２のうちの１つを図示している。各第２領域Ｒ２は、対応する柱状部ＣＬのチャネル半導体層１５の底部に接触している。なお、本実施形態のアレイウェハ１を図１７の場合と同じ向きで図示する場合は、第１領域Ｒ１は、複数の柱状部ＣＬの「上方」に位置することに留意されたい。本実施形態のソース層７６は例えば、図１７の工程で、図４のソース層６１を形成する際と同様のリプレイス工程を実施することで形成可能である。本実施形態のソース層７６は、第２半導体層の例である。
【００８５】
図２４は、第５実施形態の半導体装置の製造方法を説明するための別の断面図である。
【００８６】
図２４(ａ)は、図２３(ａ)と同じアレイウェハ１を示している。ただし、図２４(ａ)の柱状部ＣＬは、図２３(ａ)の柱状部ＣＬに比べて、素子分離絶縁膜６４から遠い位置に形成されている。そのため、図２４(ａ)のチャネル半導体層１５の底部は、リプレイス工程の影響を受けにくいため、図２３(ａ)に比べて低い高さに位置している。これは、図２３(ａ)の柱状部ＣＬと図２４(ａ)の柱状部ＣＬとの間にＧＩＤＬの差が発生する原因となる。
【００８７】
図２４(ｂ)は、図２３(ｂ)と同じアレイウェハ１を示している。ただし、図２４(ｂ)の柱状部ＣＬは、図２３(ｂ)の柱状部ＣＬに比べて、素子分離絶縁膜６４から遠い位置に形成されている。そのため、図２４(ｂ)のチャネル半導体層１５の底部は、リプレイス工程の影響を受けにくいため、図２３(ｂ)に比べて低い高さに位置しているが、比較例の場合ほど大きな高さの差はない。よって、本実施形態によれば、図２３(ｂ)の柱状部ＣＬと図２４(ｂ)の柱状部ＣＬとの間のＧＩＤＬの差の発生を抑制することが可能となる。
【００８８】
このように、本実施形態によれば、第３実施形態の構造を変形することで、ＧＩＤＬの観点から優れた構造の半導体装置を実現することが可能となる。
【００８９】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００９０】
１：アレイウェハ（アレイチップ）、２：回路ウェハ（回路チップ）、
１１：基板、１２：絶縁層、１３：電極層、１４：メモリ絶縁膜、
１４ａ：ブロック絶縁膜、１４ｂ：電荷蓄積層、１４ｃ：トンネル絶縁膜、
１５：チャネル半導体層、１５ａ：第１ボディ層、１５ｂ：第２ボディ層、
１６：コンタクトプラグ、１７：ビアプラグ、１８：拡散層、
２１：配線層、２２：ビアプラグ、２３：配線層、２４：ビアプラグ、
２５：配線層、２６：ビアプラグ、２７：金属パッド、２８：層間絶縁膜、
３１：基板、３２：コンタクトプラグ、３３：ゲート絶縁膜、３４：ゲート電極、
４１：配線層、４２：ビアプラグ、４３：配線層、４４：ビアプラグ、
４５：配線層、４６：ビアプラグ、４７：金属パッド、４８：層間絶縁膜、
５１：拡散層、５２：金属層、５３：ビアプラグ、５４：金属パッド、５５：絶縁膜、
６１：ソース層、６１ａ：金属層、６１ｂ：下部半導体層、６１ｃ：中間半導体層、
６１ｄ：上部半導体層、６２：層間絶縁膜、６３：ゲート層、６４：素子分離絶縁膜、
６５：下地絶縁膜、６６：犠牲層、６７：埋込絶縁膜、６８：酸化膜、
７１：拡散防止層、７２：拡散層、７３：コア絶縁膜、
７４：カバー絶縁膜、７５：ビアプラグ、７６：ソース層、
７６ａ：下部半導体層、７６ｂ：中間半導体層、７６ｃ：上部半導体層
【図１】
2020145233.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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