(57)【要約】【課題】チップ面積の増加を抑制する。【解決手段】実施形態によれば、半導体記憶装置は、第１方向に並んで配置され、第２方向における位置が互いに異なる第１乃至第３部分（ＨＰＲ１〜ＨＰＲ３）を含む第１半導体層３１と、第２方向に延伸する第４部分３９ａ及び第１方向に延伸する第５部分３９ｂを含む導電層３９と、第４部分と第１半導体層との間、及び第５部分と第１半導体層との間に設けられた第１絶縁層３８と、第４部分と接続された第１コンタクトプラグＣＳＧＤと、第１絶縁層が形成されている領域内で第１半導体層と接続される第２コンタクトプラグＣＢＬと、第１配線ＣＷＬと、第１半導体層と第１配線との間で情報を記憶する第１メモリセルとを含む。【選択図】図１０
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【特許請求の範囲】
【請求項１】
第１方向に並んで配置され、前記第１方向と交差する第２方向における位置が互いに異なる第１乃至第３部分を含む第１半導体層と、
前記第２方向に延伸する第４部分と、前記第４部分に接続され、前記第１方向に延伸する第５部分とを含む導電層と、
前記第４部分と前記第１半導体層との間、及び前記第５部分と前記第１半導体層との間に設けられた第１絶縁層と、
前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第４部分に接続された第１コンタクトプラグと、
前記第３方向に延伸し、前記第１方向において前記第１絶縁層が形成されている領域内で前記第１半導体層と接続される第２コンタクトプラグと、
前記第３方向に延伸する第１配線と、
前記第１方向において前記第５部分から離間した位置に設けられ、前記第１半導体層と前記第１配線との間で情報を記憶する第１メモリセルと
を備える、半導体記憶装置。
【請求項２】
前記第１絶縁層は、前記第２方向において前記第５部分と前記第１乃至第３部分との間、及び前記第１方向において前記第４部分と前記第３部分との間に設けられる、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１半導体層は、
前記第１部分に接し、前記第２コンタクトプラグと接続される第６部分と、
前記第６部分の中心に対して、前記第１部分と点対称となる位置で前記第６部分と接続される第７部分と
を更に含む、
請求項１または２に記載に半導体記憶装置。
【請求項４】
前記第１部分と前記第７部分は、前記第２方向における位置が異なる、
請求項３に記載の半導体記憶装置。
【請求項５】
前記第１メモリセルは、
前記第１配線と前記第１半導体層との間に設けられた第２絶縁層と、
前記第１配線と前記第２絶縁層との間に設けられた電荷蓄積層と、
前記第１配線と前記電荷蓄積層との間に設けられた第３絶縁層と
を含む、
請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第１半導体層と前記第２方向に隣り合い、前記第１方向に並んで配置され、前記第２方向における位置が互いに異なる第８及び第９部分を含む第２半導体層と、
第４絶縁層と、
前記第２半導体層と前記第１配線との間に情報を記憶するために前記第２方向において前記第１メモリセルから離間した位置に設けられる第２メモリセルと
を更に備え、
前記導電層は、前記第５部分と前記第２方向に離間され、前記第１方向に延伸する第１０部分を更に含み、
前記第４絶縁層は、前記第２半導体層と前記第１０部分との間及び前記第２半導体層と前記第４部分との間に設けられる、
請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第２方向における前記第２部分と前記第８部分の距離は、前記第３部分と前記第９部分の距離と同じである、
請求項６に記載の半導体記憶装置。
【請求項８】
第１方向に隣り合って配置され、前記第１方向と交差する第２方向に延伸する第１及び第２半導体層と、
前記第１方向に延伸する第１部分と、前記第２方向に延伸する第２部分と、前記第２部分と前記第１方向に離間され、前記第２方向に延伸する第３部分とを含む導電層と、
前記第１部分と前記第１半導体層との間、及び前記第２部分と前記第１半導体層との間に設けられた第１絶縁層と、
前記第１部分と前記第２半導体層との間、及び前記第３部分と前記第２半導体層との間に設けられた第２絶縁層と、
前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１部分に接続された第１コンタクトプラグと、
前記第１部分と前記第１コンタクトプラグとの間に設けられた第３絶縁層と、
前記第３方向に延伸し、前記第１部分を貫通する第４及び第５絶縁層と、
前記第３方向に延伸し、前記第２方向において前記第１絶縁層が形成されている領域内で前記第１半導体層と接続される第２コンタクトプラグと、
前記第３方向に延伸し、前記第２方向において前記第２絶縁層が形成されている前記領域内で前記第２半導体層と接続される第３コンタクトプラグと、
前記第１方向において、前記第１半導体層と前記第２半導体層との間に設けられ、前記第３方向に延伸する第１配線と、
前記第１半導体層と前記第１配線との間で情報を記憶するために前記第２方向において前記第２部分から離間した位置に設けられる第１メモリセルと、
前記第２半導体層と前記第１配線との間に情報を記憶するために前記第１方向において前記第１メモリセルから離間した位置に設けられる第２メモリセルと
を備え、
前記第１半導体層と前記第４絶縁層とは、前記第２方向に沿って配置され
前記第２半導体層と前記第５絶縁層とは、前記第２方向に沿って配置され、
前記第１部分の前記第２方向を向いた側面と前記第４絶縁層との距離は、前記側面と前記第５絶縁層との距離と同じであり、
前記側面の一部は湾曲している、半導体記憶装置。
【請求項９】
前記第４絶縁層と前記第５絶縁層とは、前記第１方向に沿って配置される、
請求項８に記載の半導体記憶装置。
【請求項１０】
前記第４絶縁層及び前記第５絶縁層の少なくとも１つは、前記第３絶縁層に接している、
請求項８または９に記載の半導体記憶装置。
【請求項１１】
前記第３絶縁層と前記第４絶縁層との距離は、前記第３絶縁層と前記第５絶縁層との距離と同じである、
請求項８に記載の半導体記憶装置。
【請求項１２】
前記第１及び第２メモリセルは、
前記第１配線と前記第１半導体層との間に設けられた第６絶縁層と、
前記第１配線と前記第２絶縁層との間に設けられた電荷蓄積層と、
前記第１配線と前記電荷蓄積層との間に設けられた第７絶縁層と
をそれぞれ含む、
請求項８乃至１１のいずれか一項に記載の半導体記憶装置。
【請求項１３】
前記第２コンタクトプラグは、前記第１及び第２方向において、前記第３コンタクトプラグとは異なる位置に配置される、
請求項８乃至１２のいずれか一項に記載の半導体記憶装置。
【請求項１４】
半導体基板と、
前記半導体基板に垂直な第１方向に積層され、前記半導体基板に平行な第２方向に延伸する複数の第１半導体層、前記第１及び第２方向と交差する第３方向において、前記複数の第１半導体層と隣り合い、前記第１方向に延伸する第１配線、及び前記第１配線に接続され、前記第３方向に延伸する第１ワード線を含む第１メモリブロックと、前記第１方向に積層され、前記第２方向に延伸する複数の第２半導体層、前記第３方向において、前記複数の第２半導体層と隣り合い、前記第１方向に延伸する第２配線、及び前記第２配線に接続され、前記第３方向に延伸する第２ワード線を含む第２メモリブロックと、を有する第１メモリセルアレイと、
前記第１メモリセルアレイ上に設けられ、前記第１方向に積層され、前記第２方向に延伸する複数の第３半導体層、前記第３方向において、前記複数の第３半導体層と隣り合い、前記第１方向に延伸する第３配線、及び前記第３配線に接続され、前記第３方向に延伸する第３ワード線を含む第３メモリブロックと、前記第１方向に積層され、前記第２方向に延伸する複数の第４半導体層、前記第３方向において、前記複数の第４半導体層と隣り合い、前記第１方向に延伸する第４配線、及び前記第４配線に接続され、前記第３方向に延伸する第４ワード線を含む第４メモリブロックと、を有する第２メモリセルアレイと、
前記複数の第１半導体層と前記複数の第３半導体層とに接続され、前記第３方向に延伸する第１コンタクトプラグと、
前記複数の第２半導体層と前記複数の第４半導体層とに接続され、前記第３方向に延伸する第２コンタクトプラグと、
前記第１及び第２ワード線に接続された第１ロウデコーダと、
前記第３及び第４ワード線に接続された第２ロウデコーダと
を備える、半導体記憶装置。
【請求項１５】
前記第１メモリブロックは、前記複数の第１半導体層と前記第１配線との間で情報を記憶するために設けられる複数の第１メモリセルを含む、
請求項１４に記載の半導体記憶装置。
【請求項１６】
前記第１メモリブロックは、
前記第３方向に延伸する第１部分と、前記第１部分に接続され、前記第２方向に延伸する第２部分とをそれぞれ含み、前記第１方向に積層された複数の導電層と、
各々が、前記第１部分と前記複数の第１半導体層の１つとの間、及び前記第２部分と前記複数の第１半導体層の前記１つとの間に設けられた複数の第１絶縁層と、
前記第１方向に延伸し、前記複数の導電層の１つの前記第１部分に接続された第１コンタクトプラグと
を更に含む、
請求項１４または１５に記載の半導体記憶装置。
【請求項１７】
前記複数の第１メモリセルは、
前記第１配線と前記第１半導体層との間に設けられた第２絶縁層と、
前記第１配線と前記第２絶縁層との間に設けられた電荷蓄積層と、
前記第１配線と前記電荷蓄積層との間に設けられた第３絶縁層と
をそれぞれ含む、
請求項１５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−７８４０４号公報
【特許文献２】米国特許第７３８２０１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態に係る半導体記憶装置は、第１方向に並んで配置され、第１方向と交差する第２方向における位置が互いに異なる第１乃至第３部分を含む第１半導体層と、第２方向に延伸する第４部分と、第４部分に接続され、第１方向に延伸する第５部分とを含む導電層と、第４部分と第１半導体層との間、及び第５部分と第１半導体層との間に設けられた第１絶縁層と、第１方向及び第２方向と交差する第３方向に延伸し、第４部分に接続された第１コンタクトプラグと、第３方向に延伸し、第１方向において第１絶縁層が形成されている領域内で第１半導体層と接続される第２コンタクトプラグと、第３方向に延伸する第１配線と、第１方向において第５部分から離間した位置に設けられ、第１半導体層と第１配線との間で情報を記憶する第１メモリセルとを含む。
【課題を解決するための手段】
【０００５】
チップ面積の増加を抑制できる半導体記憶装置を提供する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける選択ゲート線ＳＧＤの接続を示す回路図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける選択ゲート線ＳＧＳの接続を示す回路図である。
【図６】図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける半導体層の上面図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるワード線及びソース線の上面図である。
【図８】図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるビット線の上面図である。
【図９】図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるグローバル選択ゲート線を示す模式図である。
【図１０】図１０は、図６の領域ＲＡの拡大図である。
【図１１】図１１は、図６の領域ＲＢの拡大図である。
【図１２】図１２は、図１０においてＡ１−Ａ２に沿った断面図である。
【図１３】図１３は、図１０においてＢ１−Ｂ２に沿った断面図である。
【図１４】図１４は、図１０においてＣ１−Ｃ２に沿った断面図である。
【図１５】図１５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける半導体層のレイアウトの一例を示す図である。
【図１６】図１６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける半導体層のレイアウトの一例を示す図である。
【図１７】図１７は、第２実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイにおける階段コンタクト領域の上面図である。
【図１８】図１８は、第２実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイにおける階段コンタクト領域の上面図である。
【図１９】図１９は、第２実施形態の第３例に係る半導体記憶装置の備えるメモリセルアレイにおける階段コンタクト領域の上面図である。
【図２０】図２０は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２１】図２１は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイとロウデコーダとの接続を示す図である。
【図２２】図２２は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける第１階層のワード線と第１ロウデコーダとの接続を示す図である。
【図２３】図２３は、第３実施形態に係る半導体記憶装置におけるワード線とロウデコーダとの接続を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成
１．１．１  半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２を含む。
【００１１】
入出力回路１０は、外部コントローラ２との信号ＤＱの入出力を制御する。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤを含む。より具体的には、入出力回路１０は、外部コントローラ２から受信したデータＤＡＴをデータレジスタ２１に送信し、アドレスＡＤＤをアドレスレジスタ１３に送信し、コマンドＣＭＤをコマンドレジスタ１４に送信する。また、入出力回路１０は、ステータスレジスタ１２から受信したステータス情報ＳＴＳ、データレジスタ２１から受信したデータＤＡＴ、及びアドレスレジスタ１３から受信したアドレスＡＤＤ等を、外部コントローラ２に送信する。
【００１２】
ロジック制御回路１１は、外部コントローラ２から各種制御信号を受信する。そしてロジック制御回路１１は、受信した制御信号に応じて、入出力回路１０及びシーケンサ１５を制御する。
【００１３】
ステータスレジスタ１２は、例えば、書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、外部コントローラ２に動作が正常に終了したか否かを通知する。
【００１４】
アドレスレジスタ１３は、受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ１３は、ロウアドレスＲＡＤＤをロウデコーダ１９へ転送し、カラムアドレスＣＡＤＤをカラムデコーダ２２に転送する。
【００１５】
コマンドレジスタ１４は、受信したコマンドＣＭＤを一時的に保存し、シーケンサ１５に転送する。
【００１６】
シーケンサ１５は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ１５は、受信したコマンドＣＭＤに応じて、例えば、ステータスレジスタ１２、レディ／ビジー回路１６、電圧発生回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
【００１７】
レディ／ビジー回路１６は、シーケンサ１５の動作状況に応じて、レディ／ビジー信号ＲＢｎを外部コントローラ２に送信する。
【００１８】
電圧発生回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生した電圧を例えばメモリセルアレイ１８、ロウデコーダ１９、及びセンスアンプ２０等に供給する。ロウデコーダ１９及びセンスアンプ２０は、電圧発生回路１７より供給された電圧をメモリセルアレイ１８内のメモリセルトランジスタに印加する。
【００１９】
メモリセルアレイ１８は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。各々のブロックＢＬＫは、複数のメモリユニットＭＵを含む。そして各々のメモリユニットＭＵは、複数のメモリグループＭＧを含む。なお、メモリセルアレイ１８内のブロックＢＬＫ、ブロックＢＬＫ内のメモリユニットＭＵ、及びメモリユニットＭＵ内のメモリグループＭＧの個数は任意である。メモリセルアレイ１８の詳細については後述する。
【００２０】
ロウデコーダ１９は、ロウアドレスＲＡＤＤをデコードする。ロウデコーダ１９は、デコード結果に基づき、メモリセルアレイ１８に、必要な電圧を印加する。
【００２１】
センスアンプ２０は、読み出し動作のときには、メモリセルアレイ１８から読み出されたデータをセンスする。そして、センスアンプ２０は、読み出しデータをデータレジスタ２１に送信する。また、センスアンプ２０は、書き込み動作のときには、書き込みデータをメモリセルアレイ１８に送信する。
【００２２】
データレジスタ２１は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に保持する。
【００２３】
カラムデコーダ２２は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡＤＤをデコードし、デコード結果に応じてデータレジスタ２１内のラッチ回路を選択する。
【００２４】
１．１．２  メモリセルアレイの全体構成
次に、メモリセルアレイ１８の全体構成について、図２を用いて説明する。図２は、メモリセルアレイ１８の斜視図である。なお、図２の例では、絶縁層の一部が省略されている。
【００２５】
図２に示すように、メモリセルアレイ１８は、複数の半導体層３１、複数のワード線ピラーＷＬＰ、複数のワード線ＷＬ、複数の選択ゲート線ＳＧＤ及びＳＧＳ、複数のコンタクトプラグＣＳＧＤ及びＣＳＧＳ、複数のグローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳ（不図示）、複数のコンタクトプラグＣＢＬ、複数のビット線ＢＬ、複数のコンタクトプラグＣＳＬ、及びソース線ＳＬを含む。
【００２６】
半導体層３１は、後述する１つのメモリグループＭＧに対応し、複数のメモリセルトランジスタＭＣ及び選択トランジスタＳＴ１及びＳＴ２のチャネル層が形成されるアクティブエリアとして機能する。半導体層３１は、半導体基板に平行なＸ方向に延伸し、半導体基板に垂直なＺ方向に離間して（図示せぬ絶縁層を介して）積層されている。また、Ｚ方向における各層において、複数の半導体層３１が半導体基板に平行であり且つＸ方向に交差するＹ方向に沿って配列されている。
【００２７】
Ｙ方向に配置された複数の半導体層３１の間には、Ｚ方向に延伸する複数のワード線ピラーＷＬＰがＸ方向に沿って配置されている。換言すれば、Ｘ方向に沿って配置された複数のワード線ピラーＷＬＰと、Ｚ方向に積層された複数の半導体層３１とが、Ｙ方向に沿って交互に配置されている。ワード線ピラーＷＬＰの上方には、Ｙ方向に延伸するワード線ＷＬが設けられている。ワード線ピラーＷＬＰは、上方に設けられたワード線ＷＬに電気的に接続されるコンタクトプラグＣＷＬ（「配線ＣＷＬ」とも表記する）とコンタクトプラグＣＷＬの側面に形成されたトンネル絶縁膜とを含む。半導体層３１の同層において、ワード線ピラーＷＬＰと半導体層３１との間には、ブロック絶縁膜及び電荷蓄積層が設けられている。
【００２８】
１つのワード線ピラーＷＬＰと半導体層３１とが交差する位置に、１つのメモリセルトランジスタＭＣが設けられる。従って、複数のメモリセルトランジスタＭＣが、半導体層３１を介して、Ｘ方向に接続される。換言すれば、複数のメモリセルトランジスタＭＣのチャネルが、Ｘ方向に接続される。
【００２９】
Ｚ方向に積層された複数の半導体層３１のＸ方向における一端の近傍領域には、Ｚ方向に積層された複数の半導体層３１を貫通するコンタクトプラグＣＢＬが、設けられている。コンタクトプラグＣＢＬは、Ｚ方向に積層された複数の半導体層３１に共通に接続される。Ｙ方向に沿って配置された複数の半導体層３１に対応して、複数のコンタクトプラグＣＢＬが、設けられている。各コンタクトプラグＣＢＬ上には、Ｘ方向に延伸するビット線ＢＬが、設けられる。複数のコンタクトプラグＣＢＬは、それぞれ異なるビット線ＢＬに接続される。
【００３０】
Ｚ方向に積層された複数の半導体層３１のＸ方向における他端の近傍領域には、Ｚ方向に積層された複数の半導体層３１を貫通するコンタクトプラグＣＳＬが、設けられている。コンタクトプラグＣＳＬは、Ｚ方向に積層された複数の半導体層３１に共通に接続される。Ｙ方向に沿って配置された複数の半導体層３１に対応して、複数のコンタクトプラグＣＳＬが、設けられている。複数のコンタクトプラグＣＳＬ上には、Ｙ方向に延伸するソース線ＳＬが、設けられる。複数のコンタクトプラグＣＳＬは、ソース線ＳＬに共通に接続される。
【００３１】
Ｙ方向に沿って、１つの層に配置された複数の半導体層３１のＸ方向における一端は、それぞれ異なる絶縁層に接触され、これらの絶縁層は、Ｙ方向に延伸する選択ゲート線ＳＧＤに接触される。よって、半導体層３１と選択ゲート線ＳＧＤとは電気的に接続されていない。同様に、Ｙ方向に沿って、１つの層に配置された複数の半導体層３１のＸ方向における他端は、それぞれ異なる絶縁層に接触され、これらの絶縁層は、Ｙ方向に延伸する選択ゲート線ＳＧＳに接触される。よって、半導体層３１と選択ゲート線ＳＧＳとは電気的に接続されていない。Ｚ方向に積層された複数の半導体層３１と同層に、それぞれの層の半導体層３１に対応する複数の選択ゲート線ＳＧＤ及びＳＧＳが、それぞれ積層される。
【００３２】
選択ゲート線ＳＧＤの下方には、ＸＹ平面に沿って、複数のグローバル選択ゲート線ＧＳＧＤが形成されている。
【００３３】
各グローバル選択ゲート線ＧＳＧＤ上には、Ｚ方向に延伸するコンタクトプラグＣＳＧＤが配置されている。複数のコンタクトプラグＣＳＧＤは、Ｙ方向に沿って配置されている。コンタクトプラグＣＳＧＤは、複数の選択ゲート線ＳＧＤのいずれかと電気的に接続される接続部を有している。すなわち、コンタクトプラグＣＳＧＤは、いずれかのグローバル選択ゲート線ＧＳＧＤといずれかの選択ゲート線ＳＧＤとを電気的に接続する。図２の例では、Ｙ方向に沿って配置された複数のコンタクトプラグＣＳＧＤの接続部が、各層の選択ゲート線ＳＧＤと順に接続され、複数の接続部が階段状に配置されている。従って、コンタクトプラグＣＳＧＤを「階段コンタクトプラグＣＳＧＤ」とも表記する。
【００３４】
選択ゲート線ＳＧＳの下方には、ＸＹ平面に沿って、複数のグローバル選択ゲート線ＧＳＧＳ（不図示）が形成されている。
【００３５】
各グローバル選択ゲート線ＧＳＧＳ上には、Ｚ方向に延伸するコンタクトプラグＣＳＧＳが配置されている。複数のコンタクトプラグＣＳＧＳは、Ｙ方向に沿って配置されている。コンタクトプラグＣＳＧＳは、複数の選択ゲート線ＳＧＳのいずれかと電気的に接続される接続部を有している。すなわち、コンタクトプラグＣＳＧＳは、いずれかのグローバル選択ゲート線ＧＳＧＳといずれかの選択ゲート線ＳＧＳとを電気的に接続する。コンタクトプラグＣＳＧＤと同様に、コンタクトプラグＣＳＧＳを「階段コンタクトプラグＣＳＧＳ」とも表記する。
【００３６】
１つの選択ゲート線ＳＧＤ及びＳＧＳに対応し、Ｙ方向に沿って配置された複数のメモリグループＭＧ（半導体層３１）が１つのメモリユニットＭＵに含まれる。また、ワード線ピラーＷＬＰに共通に接続された複数のメモリユニットＭＵが１つのブロックＢＬＫに含まれる。
【００３７】
１．１．３  メモリセルアレイの回路構成
次に、メモリセルアレイ１８の回路構成について、図３〜図５を用いて説明する。図３は、メモリセルアレイ１８の回路図である。図４は、選択ゲート線ＳＧＤとグローバル選択ゲート線ＧＳＧＤとの接続を示す回路図である。図５は、選択ゲート線ＳＧＳとグローバル選択ゲート線ＧＳＧＳとの接続を示す回路図である。なお、図３の例は、Ｚ方向に積層され、１つのコンタクトプラグＣＢＬに共通に接続された複数の半導体層３１に対応する複数のメモリグループＭＧを示している。図４の例は、Ｚ方向に積層された複数の選択ゲート線ＳＧＤの各々に接続されたコンタクトプラグＣＳＧＤ及びグローバル選択ゲート線ＧＳＧＤを示している。図５の例は、Ｚ方向に積層された複数の選択ゲート線ＳＧＳの各々に接続されたコンタクトプラグＣＳＧＳ及びグローバル選択ゲート線ＧＳＧＳを示している。以下では、最上層の半導体層３１（メモリグループＭＧ）に対応する選択ゲート線をＳＧＤ１及びＳＧＳ１と表記し、最下層の半導体層３１（メモリグループＭＧ）に対応する選択ゲート線をＳＧＤｋ（ｋは２以上の整数）及びＳＧＳｋと表記する。
【００３８】
図３に示すように、メモリセルアレイ１８は、複数のメモリグループＭＧを含む。メモリグループＭＧの各々は、２つのメモリストリングＭＳａ及びＭＳｂ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。以下、メモリストリングＭＳａ及びＭＳｂを限定しない場合は、メモリストリングＭＳと表記する。
【００３９】
メモリストリングＭＳａは、例えば４個のメモリセルトランジスタＭＣａ０〜ＭＣａ３を含む。同様に、メモリストリングＭＳｂは、例えば４個のメモリセルトランジスタＭＣｂ０〜ＭＣｂ３を含む。以下、メモリセルトランジスタＭＣａ０〜ＭＣａ３及びＭＣｂ０〜ＭＣｂ３を限定しない場合は、メモリセルトランジスタＭＣと表記する。
【００４０】
メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＦＧ型を例として説明する。また、メモリストリングＭＳの各々に含まれるメモリセルトランジスタＭＣの個数は、８個や１６個、３２個、４８個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。
【００４１】
メモリストリングＭＳａに含まれるメモリセルトランジスタＭＣａ０〜ＭＣａ３は、その電流経路が直列に接続される。同様に、メモリストリングＭＳｂに含まれるメモリセルトランジスタＭＣｂ０〜ＭＣｂ３は、その電流経路が直列に接続される。メモリセルトランジスタＭＣａ０及びＭＣｂ０のドレインは、選択トランジスタＳＴ１のソースに共通に接続される。メモリセルトランジスタＭＣａ３及びＭＣｂ３のソースは、選択トランジスタＳＴ２のドレインに共通に接続される。なお、メモリグループＭＧに含まれる選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
【００４２】
Ｚ方向に沿って配置された複数のメモリグループＭＧのメモリセルトランジスタＭＣのゲートは、コンタクトプラグＣＷＬを介して１つのワード線ＷＬに共通に接続される。より具体的には、例えば、Ｚ方向に沿って配置された複数のメモリセルトランジスタＭＣａ０のゲートは、ワード線ＷＬａ０に共通に接続される。同様に、メモリセルトランジスタＭＣａ１、ＭＣａ２、及びＭＣａ３のゲートは、ワード線ＷＬａ１、ＷＬａ２、及びＷＬａ３にそれぞれ接続される。メモリセルトランジスタＭＣｂ０〜ＭＣｂ３のゲートは、ワード線ＷＬｂ０〜ＷＬｂ３にそれぞれ接続される。
【００４３】
Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のドレインは、コンタクトプラグＣＢＬを介して１つのビット線ＢＬに共通に接続される。また、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のゲートは、それぞれ異なる選択ゲート線ＳＧＤに接続される。より具体的には、例えば、最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に接続される。最下層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤｋに接続される。
【００４４】
Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のソースは、コンタクトプラグＣＳＬを介して１つのソース線ＳＬに共通に接続される。また、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のゲートは、それぞれ異なる選択ゲート線ＳＧＳに接続される。より具体的には、例えば、最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ１に接続され、最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳｋに接続される。
【００４５】
次に、選択ゲート線ＳＧＤとコンタクトプラグＣＳＧＤと、グローバル選択ゲート線ＧＳＧＤとの接続について説明する。以下では、Ｚ方向に積層された複数の選択ゲート線ＳＧＤ１〜ＳＧＤｋのそれぞれ対応するコンタクトプラグＣＳＧＤをＣＳＧＤ１〜ＣＳＧＤｋとそれぞれ表記し、グローバル選択ゲート線ＧＳＧＤをＧＳＧＤ１〜ＧＳＧＤｋと表記する。
【００４６】
図４に示すように、選択ゲート線ＳＧＤ１は、コンタクトプラグＣＳＧＤ１を介して、グローバル選択ゲート線ＧＳＧＤ１に接続されている。他の選択ゲート線ＳＧＤも同様である。すなわち、Ｚ方向に積層された複数の選択ゲート線ＳＧＤは、異なるコンタクトプラグＣＳＧＤを介して、異なるグローバル選択ゲート線ＧＳＧＤにそれぞれ接続される。
【００４７】
次に、選択ゲート線ＳＧＳとコンタクトプラグＣＳＧＳと、グローバル選択ゲート線ＧＳＧＳとの接続について説明する。以下では、Ｚ方向に積層された複数の選択ゲート線ＳＧＳ１〜ＳＧＳｋのそれぞれ対応するコンタクトプラグＣＳＧＳをＣＳＧＳ１〜ＣＳＧＳｋとそれぞれ表記し、グローバル選択ゲート線ＧＳＧＳをＧＳＧＳ１〜ＧＳＧＳｋと表記する。
【００４８】
図５に示すように、選択ゲート線ＳＧＳ１は、コンタクトプラグＣＳＧＳ１を介して、グローバル選択ゲート線ＧＳＧＳ１に接続されている。他の選択ゲート線ＳＧＳも同様である。すなわち、Ｚ方向に積層された複数の選択ゲート線ＳＧＳは、異なるコンタクトプラグＣＳＧＳを介して、異なるグローバル選択ゲート線ＧＳＧＳにそれぞれ接続される。
【００４９】
１．１．４  メモリセルアレイの平面構成
次に、メモリセルアレイ１８の平面構成の一例について説明する。
【００５０】
１．１．４．１  半導体層及び選択ゲート線のレイアウト
まず、最上層の半導体層３１、並びに選択ゲート線ＳＧＤ及びＳＧＳのレイアウトについて、図６を用いて説明する。図６は、最上層の半導体層３１、並びに選択ゲート線ＳＧＤ及びＳＧＳの上面図である。なお、図６の例では、絶縁層の一部が省略されている。
【００５１】
図６に示すように、メモリセルアレイ１８は、メモリセルトランジスタＭＣが設けられた、すなわちワード線ピラーＷＬＰが配置されたメモリセル領域、Ｘ方向においてメモリセル領域の一方の端部に隣り合って設けられ、半導体層３１とコンタクトプラグＣＢＬとの接続領域であり且つ選択トランジスタＳＴ１が設けられるＳＧＤ領域、Ｘ方向においてメモリセル領域の他方の端部に隣り合って設けられ、半導体層３１とコンタクトプラグＣＳＬとの接続領域であり且つ選択トランジスタＳＴ２が設けられるＳＧＳ領域、Ｘ方向においてＳＧＤ領域と隣り合って設けられ、コンタクトプラグＣＳＧＤと選択ゲート線ＳＧＤとが接続される階段コンタクト領域、及びＸ方向においてＳＧＳ領域と隣り合って設けられ、コンタクトプラグＣＳＧＳと選択ゲート線ＳＧＳとが接続される階段コンタクト領域を含む。なお、メモリセルアレイ１８に含まれるメモリセル領域、ＳＧＤ領域、ＳＧＳ領域、選択ゲート線ＳＧＤに対応する階段コンタクト領域、及び選択ゲート線ＳＧＳに対応する階段コンタクト領域の個数は任意である。
【００５２】
メモリセル領域において、Ｘ方向に延伸する複数（図６の例では、１２個）の半導体層３１がＹ方向に沿って配置されている。２つの半導体層３１の間には、Ｘ方向に沿って複数（図６の例では、１２個）のワード線ピラーＷＬＰが配置されている。また、ワード線ピラーＷＬＰは、Ｙ方向において千鳥配置となるように配置されている。例えば、ワード線ピラーＷＬＰ１とＷＬＰ２とがＸ方向に隣り合って配置され、ワード線ピラーＷＬＰ３は、Ｘ方向においてワード線ピラーＷＬＰ１とＷＬＰ２との間に配置され、Ｙ方向においてワード線ピラーＷＬＰ１及びＷＬＰ２とは異なる位置に配置されている。
【００５３】
図６の例では、２つの半導体層３１の間に設けられ、Ｘ方向に沿って配置された１２個のワード線ピラーＷＬＰのうち、両端に２個ずつ配置されたワード線ピラーＷＬＰがダミーメモリセルトランジスタＤＭＣ（以下、「ダミーセル」とも表記する）に対応する。すなわち、Ｘ方向に沿って、２個のダミーメモリセルトランジスタＤＭＣ、８個のメモリセルトランジスタＭＣ、及び２個のダミーメモリセルトランジスタＤＭＣが順に配置される。例えば、ダミーメモリセルトランジスタＤＭＣは、メモリセル領域において半導体層３１に形成されたメモリセルトランジスタＭＣのチャネル領域と、ＳＧＤ領域及びＳＧＳ領域において、半導体層３１に形成された選択トランジスタＳＴ１及びＳＴ２を電気的に接続する際に用いられる。なお、ダミーメモリセルトランジスタＤＭＣの個数は、任意であり、０個であってもよい。
【００５４】
ＳＧＤ領域において、半導体層３１の側面には、ゲート酸化膜を介して、選択ゲート線ＳＧＤが設けられている（詳細は後述する）。
【００５５】
また、Ｙ方向に沿って配置された複数の半導体層３１にそれぞれ接続された複数（図６の例では、１２個）のコンタクトプラグＣＢＬが設けられている。図６の例では、複数のコンタクトプラグＣＢＬは、Ｙ方向に沿って４連（列）の千鳥配置となるように設けられている。すなわち、Ｙ方向に隣り合う４個のコンタクトプラグＣＢＬがＸ方向における位置を変えながら配置される４列パターンをＹ方向に繰り返しながら配置されている。
【００５６】
４連の千鳥配置について説明する。例えば、コンタクトプラグＣＢＬ１〜ＣＢＬ４は、Ｘ方向における位置を順にシフトさせながら配置されている。より具体的には、コンタクトプラグＣＢＬ１と隣り合うコンタクトプラグＣＢＬ２は、Ｘ方向において、コンタクトプラグＣＢＬ１とは異なる位置に設けられる。コンタクトプラグＣＢＬ２と隣り合うコンタクトプラグＣＢＬ３は、Ｘ方向において、コンタクトプラグＣＢＬ１及びＣＢＬ２とは異なる位置に設けられる。同様に、コンタクトプラグＣＢＬ３と隣り合うコンタクトプラグＣＢＬ４は、Ｘ方向において、コンタクトプラグＣＢＬ１、ＣＢＬ２、及びＣＢＬ３とは異なる位置に設けられる。
【００５７】
このとき、例えば、Ｘ方向における、コンタクトプラグＣＢＬ１とＣＢＬ２との間の距離と、コンタクトプラグＣＢＬ２とコンタクトプラグＣＢＬ３との間と距離と、コンタクトプラグＣＢＬ３とＣＢＬ４との間の距離とが概略同じとなるように、コンタクトプラグＣＢＬ１〜ＣＢＬ４は配置されている。
【００５８】
このような４連の千鳥配置がＹ方向に繰り返される。例えば、Ｙ方向においてコンタクトプラグＣＢＬ４と隣り合うコンタクトプラグＣＢＬ５は、Ｘ方向において、コンタクトプラグＣＢＬ１と同じ位置に配置される。
【００５９】
なお、４連の千鳥配置において、Ｘ方向におけるコンタクトプラグＣＢＬ１〜ＣＢＬ４の位置は、任意である。例えば、コンタクトプラグＣＢＬ１〜ＣＢＬ４は、Ｘ方向において、同じ間隔に配置されていなくてもよく、Ｘ方向におけるコンタクトプラグＣＢＬ１〜ＣＢＬ４の順序を入れ替えてもよい。また、コンタクトプラグＣＢＬの配置は、４連の千鳥配置に限定されない。例えば、複数のコンタクトプラグＣＢＬは、Ｙ方向に沿って一列に配置されてもよく、２連以上の千鳥配置であってもよい。
【００６０】
ＳＧＳ領域において、半導体層３１の側面には、ゲート酸化膜を介して、選択ゲート線ＳＧＳが設けられている（詳細は後述する）。
【００６１】
また、Ｙ方向に沿って隣り合う２つの半導体層３１は、１つに束ねられ、１つのコンタクトプラグＣＳＬに共通に接続されている。図６の例では、２つの半導体層３１が１つのコンタクトプラグＣＳＬに共通に接続されているが、これに限定されない。例えば、１つの半導体層３１に、１つのコンタクトプラグＣＳＬが設けられてもよく、３つ以上の半導体層３１が束ねられ、１つのコンタクトプラグＣＳＬに共通に接続されてもよい。
【００６２】
選択ゲート線ＳＧＤに対応する階段コンタクト領域において、Ｙ方向に沿って複数のコンタクトプラグＣＳＧＤが、設けられている。複数のコンタクトプラグＣＳＧＤは、Ｚ方向に積層された複数の選択ゲート線ＳＧＤを貫通し、Ｚ方向に積層された複数の選択ゲート線ＳＧＤのいずれか１つに電気的に接続される。
【００６３】
また、選択ゲート線ＳＧＤに対応する階段コンタクト領域には、Ｚ方向に積層された複数の選択ゲート線ＳＧＤを貫通する複数のダミーピラーＨＲが設けられている。ダミーピラーＨＲの配置は、任意である。ダミーピラーＨＲは、絶縁層により形成されており、他の配線とは電気的に接続されない。ダミーピラーＨＲは、後述するエッチング工程において、空隙が形成された際に絶縁層を支える柱として機能する。
【００６４】
同様に、選択ゲート線ＳＧＳに対応する階段コンタクト領域において、Ｙ方向に沿って複数のコンタクトプラグＣＳＧＳが、設けられている。複数のコンタクトプラグＣＳＧＳは、Ｚ方向に積層された複数の選択ゲート線ＳＧＳを貫通し、Ｚ方向に積層された複数の選択ゲート線ＳＧＳのいずれか１つに電気的に接続される。
【００６５】
また、選択ゲート線ＳＧＳに対応する階段コンタクト領域には、選択ゲート線ＳＧＤに対応する階段コンタクト領域と同様に、Ｚ方向に積層された複数の選択ゲート線ＳＧＳを貫通する複数のダミーピラーＨＲが設けられている。
【００６６】
１．１．４．２  ワード線及びソース線のレイアウト
次に、ワード線ＷＬ及びソース線ＳＬのレイアウトについて説明する。図７は、ワード線ＷＬ及びソース線ＳＬの上面図である。図７の例は、ワード線ＷＬ及びソース線ＳＬが、同層に設けられている場合を示している。なお、図７の例では、絶縁層の一部が省略されている。
【００６７】
図７に示すように、メモリセル領域において、Ｙ方向に延伸する複数（図７の例では、２４本）のワード線ＷＬがＸ方向に沿って配置されている。ワード線ＷＬは、ワード線ピラーＷＬＰの上方に設けられており、下方に配置されている複数のワード線ピラーＷＬＰと電気的に接続される。図７の例は、Ｘ方向における２本のワード線ＷＬのピッチ（間隔）が、Ｘ方向に沿って配置された２つのワード線ピラーＷＬＰのピッチの１／２である場合を示している。なお、ワード線ＷＬのピッチは任意に設定できる。例えば、ワード線ＷＬのピッチは、ワード線ピラーＷＬＰのピッチの１／４であってよい。
【００６８】
また、図７は、２４本のワード線ＷＬのうち、両端に２本ずつ配置された合計４本のワード線がダミーワード線ＤＷＬである場合を示しているが、ダミーワード線ＤＷＬの本数及び配置は任意である。例えば、ダミーワード線ＤＷＬは、０本であってもよい。
【００６９】
ＳＧＳ領域において、Ｙ方向に延伸するソース線ＳＬが設けられている。ソース線ＳＬは、コンタクトプラグＣＳＬ上に設けられており、下方に配置されている複数のコンタクトプラグＣＳＬと電気的に接続される。
【００７０】
１．１．４．３  ビット線のレイアウト
次に、ビット線ＢＬのレイアウトについて、図８を用いて説明する。図８は、ビット線ＢＬの上面図である。図８の例は、ビット線ＢＬがワード線ＷＬ及びソース線ＳＬの上方に設けられている場合を示している。なお、図８の例では、絶縁層の一部が省略されている。
【００７１】
図８に示すように、Ｘ方向に延伸する複数（図８の例では、２３本）のビット線ＢＬが、ワード線ＷＬ及びソース線ＳＬの上方において、Ｙ方向に沿って配置されている。ビット線ＢＬは、コンタクトプラグＣＢＬ上に設けられており、下方に配置されている複数のコンタクトプラグＣＢＬと電気的に接続される。図８の例は、Ｙ方向における２本のビット線ＢＬのピッチ（間隔）が、Ｙ方向における２つのコンタクトプラグＣＢＬのピッチの１／２である場合を示している。なお、ビット線ＢＬのピッチは任意に設定できる。例えば、ビット線ＢＬのピッチは、コンタクトプラグＣＢＬのピッチの１／４であってよい。
【００７２】
１．１．４．４  グローバル選択ゲート線のレイアウト
次に、グローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳのレイアウトについて、図９を用いて説明する。図９は、メモリセルアレイ１８におけるグローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳの配置を示す模式図である。例えば、グローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳは、メモリセルアレイ１８の最下層に設けられる。なお、図９の例では、絶縁層の一部が省略されている。
【００７３】
図９に示すように、グローバル選択ゲート線ＧＳＧＤは、Ｘ方向に延伸し、コンタクトプラグＣＳＧＤに接続される第１部分ＧＳＧＤ＿１と、第１部分ＧＳＧＤ＿１の端部に接続され、Ｙ方向に延伸する２つの第２部分ＧＳＧＤ＿２ａ及びＧＳＧＤ＿２ｂとを含む。より具体的には、第１部分ＧＳＧＤ＿１の一端に接続され、Ｙ方向（図９の紙面の上方向）に延伸する第２部分ＧＳＧＤ＿２ａと、第１部分ＧＳＧＤ＿１の他端に接続され、Ｙ方向（図９の紙面の下方向）に延伸する第２部分ＧＳＧＤ＿２ｂとを含む。換言すれば、Ｙ方向に延伸するグローバル選択ゲート線ＧＳＧＤは、Ｘ方向に折れ曲がり、コンタクトプラグＣＧＳＤに接続される。そして、グローバル選択ゲート線ＧＳＧＤは、コンタクトプラグＣＳＧＤに接続されると、Ｙ方向に折れ曲がり、延伸する（以下、このような形状を「クランク形状」と表記する）。
【００７４】
複数のグローバル選択ゲート線ＧＳＧＤにおいて、複数の第１部分ＧＳＧＤ＿１は、Ｙ方向に沿って配置され、複数の第２部分ＧＳＧＤ＿２ａ及びＧＳＧＤ＿２ｂは、Ｘ方向に沿って配置されている。
【００７５】
グローバル選択ゲート線ＧＳＧＳも同様である。
【００７６】
１．１．４．５  メモリセル領域、ＳＧＤ領域、及び階段コンタクト領域の詳細
次に、メモリセル領域、ＳＧＤ領域、及び選択ゲート線ＳＧＤに対応する階段コンタクト領域におけるメモリセルアレイ１８の平面構成の詳細について、図１０を用いて説明する。図１０は、図６における領域ＲＡの拡大図である。なお、図１０の例では、絶縁層の一部が省略されている。なお、図１０の例では、説明を簡略化するためにダミーメモリセルトランジスタＤＭＣが省略されている。
【００７７】
図１０に示すように、Ｙ方向に沿って配置された２つの半導体層３１の間には、メモリトレンチＭＴが設けられており、メモリトレンチＭＴは図示せぬ絶縁層により埋め込まれている。
【００７８】
メモリセル領域において、半導体層３１の側面には、絶縁層３２が設けられている。絶縁層３２は、後述する絶縁層３６（ブロック絶縁膜）及び電荷蓄積層３５を形成する際のエッチングストッパとして機能する。
【００７９】
また、メモリセル領域において、メモリトレンチＭＴを分離するように複数のワード線ピラーＷＬＰが設けられている。ワード線ピラーＷＬＰは、Ｚ方向に延伸する導電層３３及び導電層３３の側面に接触する絶縁層３４を含む。導電層３３は、コンタクトプラグＣＷＬとして機能する。絶縁層３４は、メモリセルトランジスタＭＣのトンネル絶縁膜として機能する。
【００８０】
Ｙ方向において、ワード線ピラーＷＬＰと半導体層３１との間には、絶縁層３２を分離するように、電荷蓄積層３５及び絶縁層３６が設けられている。絶縁層３６は、ブロック絶縁膜として機能する。より具体的には、ＸＹ平面において、Ｘ方向に沿った電荷蓄積層３５の一方の側面は、ワード線ピラーＷＬＰの絶縁層３４に接触し、他の側面（Ｘ方向に沿った他方の側面、及びＸ方向に沿った２つの側面）は、絶縁層３６に接触している。そして、絶縁層３６の側面の一部は、半導体層３１及び絶縁層３２に接触している。
【００８１】
従って、導電層３３と半導体層３１との間には、導電層３３から半導体層３１に向かって絶縁層３４、電荷蓄積層３５、及び絶縁層３６が順に形成されている。半導体層３１の一部、導電層３３の一部、絶縁層３４の一部、電荷蓄積層３５、及び絶縁層３６を含む領域（半導体層３１とワード線ピラーＷＬＰとの交差領域とも表記する）が、メモリセルトランジスタＭＣとして機能する。図１０の例では、１つの半導体層３１において、半導体層３１と図１０の紙面下側に設けられたワード線ピラーＷＬＰとの交差領域が、メモリセルトランジスタＭＣａとして機能し、半導体層３１と図１０の紙面上側に設けられたワード線ピラーＷＬＰとの交差領域が、メモリセルトランジスタＭＣｂとして機能する。また、例えば、１つの半導体層３１に対応する複数のメモリセルトランジスタＭＣａは、ＳＧＤ領域からＳＧＳ領域に向かって、順にＭＣａ０、ＭＣａ１、…と表記する。メモリセルトランジスタＭＣｂ０、ＭＣｂ１、…も同様である。
【００８２】
ＳＧＤ領域において、半導体層３１を貫通する導電層３７が設けられている。導電層３７は、コンタクトプラグＣＢＬとして機能する。図１０の例では、半導体層３１は、導電層３７との接続領域において、円形の形状を有している。なお、導電層３７との接続領域における半導体層３１の形状は、任意である。例えば、接続領域の形状は、多角形でもよい。接続領域は、半導体層３１を貫通するコンタクトプラグＣＢＬのホールを加工する際に、製造ばらつき等によりコンタクトプラグＣＢＬのホールが半導体層３１からはみ出さないための十分なマージンがＸＹ平面において確保できている形状と大きさであればよい。
【００８３】
ＳＧＤ領域において、半導体層３１の側面を囲むように、すなわち、Ｘ方向における半導体層３１の端部及びＹ方向を向いた半導体層３１の側面に接触する絶縁層３８が設けられている。絶縁層３８は、選択トランジスタＳＴ１のゲート絶縁膜として機能する。絶縁層３８は、半導体層３１と接触している側面と対向する側面が導電層３９と接触している。
【００８４】
導電層３９は、選択ゲート線ＳＧＤとして機能する。より具体的には、導電層３９は、Ｙ方向に延伸する第１部分３９ａと、ＳＧＤ領域において、Ｘ方向に延伸し、Ｘ方向に沿った一方の側面が絶縁層３８に接触し、端部が導電層３９の第１部分３９ａに接続される複数の第２部分３９ｂとを含む。以下、導電層３９の第１部分を限定する場合は、導電層３９ａと表記し、導電層３９の第２部分を限定する場合は、導電層３９ｂと表記する。
【００８５】
ＳＧＤ領域の半導体層３１、絶縁層３８、及び導電層３９ｂは、Ｘ方向に階段状に延伸している。換言すれば、ＳＧＤ領域の半導体層３１、絶縁層３８、及び導電層３９ｂは、Ｙ方向における位置を変えながらＸ方向に延伸している。なお、ＳＧＤ領域の半導体層３１、絶縁層３８、及び導電層３９ｂは、曲線状に湾曲しながら、Ｘ方向に延伸してもよい。これにより、ＳＧＤ領域の半導体層３１、絶縁層３８、及び導電層３９ｂは、Ｙ方向において隣り合う他の半導体層３１、絶縁層３８、及び導電層３９ｂと予め設定された距離以上の間隔を有し、且つＹ方向において最密となるように配置される。ＳＧＤ領域における半導体層３１のレイアウトの詳細については後述する。
【００８６】
ＳＧＤ領域において、メモリセル領域から導電層３７までの半導体層３１、絶縁層３８、及び導電層３９ｂを含む領域が、選択トランジスタＳＴ１として機能する。より具体的には、導電層３９ｂが選択トランジスタＳＴ１のゲート電極として機能し、絶縁層３８が選択トランジスタＳＴ１のゲート絶縁膜として機能し、半導体層３１に選択トランジスタＳＴ１のチャネルが形成される。従って、４連のコンタクトプラグＣＢＬに対応する選択トランジスタＳＴ１は、ゲート長がそれぞれ異なる。但し、メモリセル領域からコンタクトプラグＣＢＬまでの距離は、選択トランジスタＳＴ１のゲート長がデバイス特性で決まる最小値以上となるように、設定される。
【００８７】
階段コンタクト領域において、導電層３９ａを貫通する導電層４０及び絶縁層４４が設けられている。導電層４０は、コンタクトプラグＣＳＧＤとして機能する。絶縁層４４は、ダミーピラーＨＲとして機能する。導電層４０は、Ｚ方向に積層されている導電層３９ａのいずれか１つに電気的に接続される。絶縁層４１は、導電層４０の側面（以下、「外面」とも表記する）に接触するように、設けられている。絶縁層４２は、絶縁層４１の外面の一部に接触するように、設けられている。絶縁層４３は、絶縁層４２の外面に接するように、設けられている。
【００８８】
１．１．４．６  メモリセル領域、ＳＧＳ領域、及び階段コンタクト領域の詳細
次に、メモリセル領域、ＳＧＳ領域、及び選択ゲート線ＳＧＳに対応する階段コンタクト領域におけるメモリセルアレイ１８の平面構成の詳細について、図１１を用いて説明する。図１１は、図６における領域ＲＢの拡大図である。なお、図１１の例では、絶縁層の一部が省略されている。なお、図１１の例では、説明を簡略化するためにダミーメモリセルトランジスタＤＭＣが省略されている。
【００８９】
図１１に示すように、２つの半導体層３１がＳＧＳ領域の近傍において共通に接続され、ＳＧＳ領域において、半導体層３１を貫通する導電層４５が設けられている。導電層４５は、コンタクトプラグＣＳＬとして機能する。図１０と同様に、図１１の例では、半導体層３１は、導電層４５との接続領域において、円形の形状を有している。なお、導電層４５は、導電層３７（コンタクトプラグＣＢＬ）と同じ導電材料により構成されてもよい。
【００９０】
ＳＧＳ領域において、絶縁層３８と同様に、半導体層３１の側面を囲むように、絶縁層４６が設けられている。絶縁層４６は、選択トランジスタＳＴ２のゲート絶縁膜として機能する。なお、絶縁層４６は、絶縁層３８と同じ絶縁材料により構成されてもよい。
【００９１】
絶縁層４６は、半導体層３１と接触している側面と対向する側面が導電層４７と接触している。導電層４７は、選択ゲート線ＳＧＳとして機能する。より具体的には、導電層４７は、Ｙ方向に延伸する第１部分と、ＳＧＳ領域において、一方の側面が絶縁層４６に接触し、端部が導電層４７の第１部分に接触する複数の第２部分とを含む。なお、導電層４７は、導電層３９（選択ゲート線ＳＧＤ）と同じ導電材料により構成されてもよい。
【００９２】
ＳＧＳ領域において、メモリセル領域から導電層４５までの半導体層３１、絶縁層４６、及び導電層４７の第２部分を含む領域が、選択トランジスタＳＴ２として機能する。より具体的には、導電層４７の第２部分が選択トランジスタＳＴ２のゲート電極として機能し、絶縁層４６が選択トランジスタＳＴ２のゲート絶縁膜として機能し、半導体層３１に選択トランジスタＳＴ１のチャネルが形成される。
【００９３】
階段コンタクト領域において、導電層４７の第１部分を貫通する導電層４９及び絶縁層４４が設けられている。導電層４９は、コンタクトプラグＣＳＧＤとして機能する。導電層４９は、Ｚ方向に積層されている導電層４７の第１部分のいずれか１つに電気的に接続される。選択ゲート線ＳＧＤに対応する階段コンタクト領域と同様に、導電層４９を囲むように絶縁層４１〜４３が設けられている。なお、導電層４９は、導電層４０（コンタクトプラグＣＳＧＤ）と同じ導電材料により構成されてもよい。
【００９４】
１．１．５  メモリセルアレイの断面構成
次に、メモリセルアレイ１８の断面構成の一例について説明する。
【００９５】
１．１．５．１  メモリセル領域の断面構成
まず、メモリセル領域の断面構成について、図１２を用いて説明する。図１２は、図１０におけるＡ１−Ａ２線に沿った断面図を示している。
【００９６】
図１２に示すように、半導体基板５０上に絶縁層５１が形成されている。絶縁層５１には、例えば酸化シリコン（ＳｉＯ２）が用いられる。絶縁層５１中には、半導体基板５０上に形成されたトランジスタ（不図示）や複数の配線層（不図示）が含まれている。絶縁層５１上にはメモリセルアレイ１８が形成されている。
【００９７】
より具体的には、絶縁層５１上には、絶縁層５２が形成されている。絶縁層５２は、メモリトレンチＭＴ、各種コンタクトプラグ等に用いられるホールを加工する際のエッチングストッパとして機能する。絶縁層５２は、上層に形成される絶縁層５３に対して十分なエッチング選択比が得られる絶縁材料であればよく、例えば、窒化シリコン（ＳｉＮ）、金属酸化物、または酸化アルミニウム（ＡｌＯ）等が用いられる。
【００９８】
絶縁層５２上には、絶縁層５３が形成される。例えば、絶縁層５３には、ＳｉＯ２が用いられる。絶縁層５３上には、各層間に絶縁層５３を介在させて、例えば、９層の半導体層３１が積層される。すなわち、絶縁層５２上に、例えば、９層の絶縁層５３と９層の半導体層３１が交互に積層される。なお、半導体層３１の積層数は任意である。半導体層３１には、例えば、ポリシリコンが用いられる。
【００９９】
最上層の半導体層３１上には、絶縁層５４が形成される。絶縁層５４には、例えば、ＳｉＯ２が用いられる。
【０１００】
絶縁層５４並びに交互に積層された９層の半導体層３１及び９層の絶縁層５３を貫通し、底面が絶縁層５２に達するホールＡＨが形成されている。ホールＡＨ内にはワード線ピラーＷＬＰが形成される。ホールＡＨの側面及び底面には、絶縁層３４が形成され、ホールＡＨの内部は、導電層３３により埋め込まれている。絶縁層３４と半導体層３１との間には、絶縁層３４の側面に接触する電荷蓄積層３５及び電荷蓄積層３５と半導体層３１との間に設けられた絶縁層３６が形成されている。
【０１０１】
導電層３３には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、不純物を添加された半導体材料であってもよい。以下では、導電層３３に、Ｗ及びＴｉＮが用いられる場合について説明する。なお、ＴｉＮは、ＷをＣＶＤ（chemical vapor deposition）により形成する際のバリアメタルとして用いられる。
【０１０２】
絶縁層３４には、絶縁材料が用いられる。絶縁材料は、例えば、ハフニウム（Ｈｆ）とＳｉＯ２とを用いたＨｆ（Ｓｉ）Ｏｘ／ＳｉＯ２／Ｈｆ（Ｓｉ）Ｏｘの積層構造であってもよく、ＳｉＯ２であってもよい。Ｈｆ（Ｓｉ）Ｏｘは、ＨｆＯｘにＳｉを含んでいてもよく、Ｓｉを含んでいなくてもよい。
【０１０３】
電荷蓄積層３５には、例えば、ポリシリコンが用いられる。なお、電荷蓄積層３５は、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）等の金属を含んでいてもよい。
【０１０４】
絶縁層３６には、例えば、ＳｉＯ２または酸窒化シリコン（ＳｉＯＮ）が用いられる。
【０１０５】
また、絶縁層５４並びに交互に積層された９層の半導体層３１及び９層の絶縁層５３を貫通し、底面が絶縁層５２に達するメモリトレンチＭＴが形成されている。メモリトレンチＭＴ内の内部は、絶縁層５５により埋め込まれている。絶縁層５５には、例えば、ＳｉＯ２が用いられる。
【０１０６】
絶縁層５５と半導体層３１との間には、絶縁層３２が形成されている。絶縁層３２には、例えば、ＳｉＯ２が用いられる。
【０１０７】
１．１．５．２  ＳＧＤ領域の断面構成
次に、ＳＧＤ領域の断面構成について、図１３を用いて説明する。図１３は、図１０におけるＢ１−Ｂ２線に沿った断面図を示している。
【０１０８】
図１３に示すように、図１２と同様に、絶縁層５２上に、例えば、９層の絶縁層５３と９層の半導体層３１が交互に積層され、最上層の半導体層３１上に絶縁層５４が形成されている。
【０１０９】
絶縁層５４並びに交互に積層された９層の半導体層３１及び９層の絶縁層５３を貫通し、底面が絶縁層５２に達するホールＢＨが形成されている。ホールＢＨ内にはコンタクトプラグＣＢＬが形成される。ホールＢＨの内部は、導電層３７により埋め込まれている。導電層３７には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、不純物を添加された半導体材料であってもよい。
【０１１０】
ＳＧＤ領域において、絶縁層５５と半導体層３１との間には、絶縁層５５の側面に接触する導電層３９及び導電層３９と半導体層３１との間に設けられた絶縁層３８が形成されている。導電層３９には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、不純物を添加されたＳｉ等の半導体であってもよい。以下では、導電層３９にリン（Ｐ）を添加されたポリシリコンが用いられる場合について説明する。絶縁層３８には、例えば、ＳｉＯ２が用いられる。
【０１１１】
１．１．５．３  階段コンタクト領域の断面構成
次に、選択ゲート線ＳＧＤに対応する階段コンタクト領域の断面構成について、図１４を用いて説明する。図１４は、図１０におけるＣ１−Ｃ２線に沿った断面図を示している。
【０１１２】
図１４に示すように、絶縁層５１の上面近傍には、Ｘ方向に延伸する複数の導電層６０が形成されている。導電層６０は、グローバル選択ゲート線ＧＳＧＤとして機能する。導電層６０には、例えば、金属材料、または不純物を添加された半導体等が用いられる。
【０１１３】
絶縁層５２上には、例えば、９層の絶縁層５３と９層の導電層３９とが交互に積層される。導電層３９は、半導体層３１と同じ層に形成される。最上層の導電層３９上には絶縁層５４が形成されている。
【０１１４】
絶縁層５４を貫通し、底面が積層されている導電層３９のいずれかに達する複数のホールＨＬ１が、形成されている。各導電層３９上には少なくとも1つ以上のホールＨＬ１が形成される。よって、ホールＨＬ１の個数は、導電層３９の層数以上である。図１４の例は、底面が上層から３層目の導電層３９に達するホールＨＬ１と、底面が上層から４層目の導電層３９に達するホールＨＬ１と、底面が上層から５層目の導電層３９に達するホールＨＬ１を示している。
【０１１５】
ホールＨＬ１の側面及び底面の一部には、絶縁層４３が形成されている。絶縁層４３には、例えば、ＳｉＮが用いられる。また、ホールＨＬ１内において、側面が絶縁層４３に接触する絶縁層４２が形成されている。絶縁層４２には、例えば、ＳｉＯ２が用いられる。
【０１１６】
ホールＨＬ１内を貫通し、底面が導電層６０に達するホールＨＬ２が形成されている。ホールＨＬ２の側面の一部には、絶縁層４１が形成されており、ホールＨＬ２の内部は導電層４０により埋め込まれている。絶縁層４１には、例えばＳｉＯ２が用いられる。導電層４０には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよい。以下では、導電層４０に、Ｗ及びＴｉＮが用いられる場合について説明する。
【０１１７】
ホールＨＬ１の底面近傍において、絶縁層４３の一部と同じ層における絶縁層４１とが除去されており、導電層４０において側面に突出した接続部５７が形成されている。接続部５７の底面は、導電層３９に接続されている。すなわち、導電層４０（コンタクトプラグＣＳＧＤ）の底面は、導電層６０（グローバル選択ゲート線ＧＳＧＤ）に電気的に接続され、突出した接続部５７を介して、いずれかの層の導電層３９（選択ゲート線ＳＧＤ）に電気的に接続されている。
【０１１８】
例えば、接続部５７の上面の高さ位置は、上方に設けられた導電層３９の底面よりも低い。
【０１１９】
１．２  ＳＧＤ領域における半導体層のレイアウト
次に、ＳＧＤ領域における半導体層３１のレイアウトの一例について、図１５及び図１６を用いて説明する。図１５及び図１６は、ＳＧＤ領域における半導体層３１をＹ方向に最密に配置する場合の一例を示しており、説明を簡略化するため、導電層３７（コンタクトプラグＣＢＬ）、絶縁層３８、導電層３９（選択ゲート線ＳＧＤ）は、省略されている。
【０１２０】
図１５に示すように、４連の千鳥配置のコンタクトプラグＣＢＬ（不図示）に対応する円形の接続領域がそれぞれ設けられた４つの半導体層３１を、接続領域がメモリセル領域に近い順に半導体層３１ａ〜３１ｄとする。半導体層３１ａ〜３１ｄの各々は、接続領域に対応する接続部分ＣＰと、Ｙ方向における位置を変えながらＸ方向に並んで配置された複数の引き出し部分ＨＰとを含む。すなわち、半導体層３１ａ〜３１ｄは、Ｙ方向に隣り合う接続部分ＣＰがＸ方向における位置を変えながら配置される４列パターンをＹ方向に繰り返しながら配置されている。以下では、接続部分ＣＰからメモリセル領域に向かって順に配置された引き出し部分を引き出し部分ＨＰＬ１〜ＨＰＬ３と表記し、接続部分ＣＰから階段コンタクト領域に向かって順に配置された引き出し部分をＨＰＲ１〜ＨＰＲ３と表記する。以下、引き出し部分ＨＰＬ１〜ＨＰＬ３及びＨＰＲ１〜ＨＰＲ３のいずれかを限定しない場合は、引き出し部分ＨＰと表記する。なお、接続部分ＣＰ及び引き出し部分ＨＰの形状は、それぞれ円形及び矩形形状に限定されない。
【０１２１】
以下、引き出し部分ＨＰのＹ方向における幅をｗ１とする。また、接続部分ＣＰの直径をｒ１とする。なお、以下の説明では、半導体層３１ａ〜３１ｄにおいて、各引き出し部分ＨＰのＹ方向における幅が同じであり、各接続部分ＣＰの直径が同じ場合について説明するが、各部分の大きさはそれぞれ異なっていてもよい。
【０１２２】
引き出し部分ＨＰＬ１及びＨＰＲ１は、互いが接続部分ＣＰの中心から点対称の位置となるように、Ｘ方向における一端が接続部分ＣＰとそれぞれ接している。Ｙ方向において、接続部分ＣＰの中心から引き出し部分ＨＰＬ１及びＨＰＲ１の中心までのシフト量をｓｆとする。シフト量ｓｆ、幅ｗ１、及び直径ｒ１は、０＜ｓｆ＜（（ｒ１）−（ｗ１））／２の関係にある。Ｙ方向に隣り合う２つの半導体層３１において、接続部分ＣＰからＹ方向に隣り合う引き出し部分ＨＰまでのＹ方向における距離をｄ１とし、Ｙ方向に隣り合う２つの引き出し部分ＨＰのＹ方向における最小距離をｄ２とする。例えば、距離ｄ１及びｄ２は、製造工程においてフォトリソグラフィの重ね合わせ精度や加工等のプロセスマージンを考慮して決められる最小寸法である。距離ｄ１と距離ｄ２とは、概略同じである方が好ましい。距離ｄ１と距離ｄ２とが同じような長さになるように半導体層３１を配置することにより、半導体層３１は、Ｙ方向において最密ピッチに配置される。なお、距離ｄ１は、距離ｄ２よりも長くてもよい。
【０１２３】
次に、半導体層３１ａ〜３１ｄについて、具体的に説明する。
【０１２４】
半導体層３１ａは、接続部分ＣＰ、並びに引き出し部分ＨＰＬ１及びＨＰＲ１〜ＨＰＲ３を含む。接続部分ＣＰからメモリセル領域に向かって、引き出し部分ＨＰＬ１が設けられている。引き出し部分ＨＰＬ１は、Ｙ方向において、接続部分ＣＰの中心から半導体層３１ｂに近づく方向にシフト量ｓｆだけシフトした位置に設けられている。
【０１２５】
引き出し部分ＨＰＲ１〜ＨＰＲ３は、接続部分ＣＰから階段コンタクト領域に向かって、Ｙ方向における位置を変えながら、Ｘ方向において互いに隣接するように設けられている。すなわち、引き出し部分ＨＰＲ１〜ＨＰＲ３は、Ｘ方向に沿って、階段状に配置されている。引き出し部分ＨＰＲ１は、Ｙ方向において、接続部分ＣＰの中心から、半導体層３１ｂから遠ざかる方向にシフト量ｓｆだけシフトした位置に設けられている。引き出し部分ＨＰＲ２は、Ｙ方向において、引き出し部分ＨＰＲ１の位置から半導体層３１ｂに近づく方向にシフトした位置に設けられている。引き出し部分ＨＰＲ３は、Ｙ方向において、引き出し部分ＨＰＲ２の位置から半導体層３１ｂに近づく方向にシフトした位置に設けられている。
【０１２６】
半導体層３１ｂは、接続部分ＣＰ、並びに引き出し部分ＨＰＬ１、ＨＰＲ１、及びＨＰＲ２を含む。接続部分ＣＰに対する引き出し部分ＨＰＬ１、ＨＰＲ１、及びＨＰＲ２の位置関係は、半導体層３１ａと同じである。
【０１２７】
半導体層３１ｃは、接続部分ＣＰ、並びに引き出し部分ＨＰＬ１、ＨＰＬ２、及びＨＰＲ１を含む。接続部分ＣＰに対する引き出し部分ＨＰＬ１及びＨＰＲ１の位置関係は、半導体層３１ａ及び３１ｂと同じである。
【０１２８】
引き出し部分ＨＰＬ１及びＨＰＬ２は、接続部分ＣＰからメモリセル領域に向かって、Ｙ方向における位置を変えながら、Ｘ方向において互いに隣接するように設けられている。すなわち、引き出し部分ＨＰＬ１及びＨＰＬ２は、Ｘ方向に沿って、階段状に配置されている。引き出し部分ＨＰＬ２は、Ｙ方向において、引き出し部分ＨＰＬ１の位置から半導体層３１ｂに近づく方向にシフトした位置に設けられている。
【０１２９】
半導体層３１ｄは、接続部分ＣＰ、並びに引き出し部分ＨＰＬ１〜ＨＰＬ３及びＨＰＲ１を含む。接続部分ＣＰに対する引き出し部分ＨＰＬ１、ＨＰＬ２、及びＨＰＲ１の位置関係は、半導体層３１ｃと同じである。
【０１３０】
引き出し部分ＨＰＬ１〜ＨＰＬ３は、接続部分ＣＰからメモリセル領域に向かって、Ｙ方向における位置を変えながら、Ｘ方向において互いに隣接するように設けられている。すなわち、引き出し部分ＨＰＬ１〜ＨＰＬ３は、Ｘ方向に沿って、階段状に配置されている。引き出し部分ＨＰＬ３は、Ｙ方向において、引き出し部分ＨＰＬ２の位置から半導体層３１ｃに近づく方向にシフトした位置に設けられている。
【０１３１】
半導体層３１ａの接続部分ＣＰと半導体層３１ｂの引き出し部分ＨＰＬ１及び半導体層３１ｄの引き出し部分ＨＰＬ３との距離、半導体層３１ｂの接続部分ＣＰと半導体層３１ａの引き出し部分ＨＰＲ１及び半導体層３１ｃの引き出し部分ＨＰＬ１との距離、半導体層３１ｃの接続部分ＣＰと半導体層３１ｂの引き出し部分ＨＰＲ１及び半導体層３１ｄの引き出し部分ＨＰＬ１との距離、並びに半導体層３１ｄの接続部分ＣＰと半導体層３１ｃの引き出し部分ＨＰＲ１及び半導体層３１ａの引き出し部分ＨＰＲ３との距離は、それぞれ距離ｄ１である。
【０１３２】
また、半導体層３１ａの引き出し部分ＨＰＲ２と半導体層３１ｂの引き出し部分ＨＰＲ１との距離、半導体層３１ａの引き出し部分ＨＰＲ３と半導体層３１ｂの引き出し部分ＨＰＲ２との距離、半導体層３１ｂの引き出し部分ＨＰＲ２と半導体層３１ｃの引き出し部分ＨＰＲ１との距離、半導体層３１ｂの引き出し部分ＨＰＬ１と半導体層３１ｃの引き出し部分ＨＰＬ２との距離、半導体層３１ｃの引き出し部分ＨＰＬ１と半導体層３１ｄの引き出し部分ＨＰＬ２との距離、半導体層３１ｃの引き出し部分ＨＰＬ２と半導体層３１ｄの引き出し部分ＨＰＬ３との距離、半導体層３１ｄの引き出し部分ＨＰＬ１と半導体層３１ａの引き出し部分ＨＰＲ２との距離、及び半導体層３１ｄの引き出し部分ＨＰＬ２と半導体層３１ａの引き出し部分ＨＰＲ１との距離は、それぞれ距離ｄ２である。
【０１３３】
Ｙ方向において、半導体層３１ａの接続部分ＣＰの中心と半導体層３１ｂの接続部分ＣＰの中心との距離、半導体層３１ｂの接続部分ＣＰの中心と半導体層３１ｃの接続部分ＣＰの中心との距離、及び半導体層３１ｃの接続部分ＣＰの中心と半導体層３１ｄの接続部分ＣＰの中心との距離は、それぞれ同じであり、それぞれを距離ｘとする。すると、距離ｘは、下記の式に示す関係にある。
ｘ＝（ｒ１）／２＋（ｄ１）＋（ｗ１）／２−（ｓｆ）
【０１３４】
また、Ｙ方向において、半導体層３１ｄの接続部分ＣＰの中心と半導体層３１ａの接続部分ＣＰの中心との距離をｙとする。すると、距離ｙは、下記の式に示す関係にある。
ｙ＝−（ｒ１）／２＋３（ｗ１）／２−（ｄ１）＋２（ｄ２）＋３（ｓｆ）
【０１３５】
Ｙ方向における４連の千鳥配置の１周期の距離、すなわち、１つの半導体層３１ａの接続部分ＣＰの中心からＹ方向に隣り合う他の半導体層３１ａの接続部分ＣＰの中心までの距離は、下記の式に示す関係にある。
３ｘ＋ｙ＝（ｒ１）＋３（ｗ１）＋２（ｄ１）＋２（ｄ２）
【０１３６】
従って、Ｙ方向における４連の千鳥配置の１周期の距離（３ｘ＋ｙ）は、シフト量ｓｆに依存しない。これに対し、Ｙ方向における接続部分ＣＰの間隔（距離ｘ及びｙ）、すなわち、コンタクトプラグＣＢＬ間の距離は、シフト量ｓｆに依存し、粗密がある。
【０１３７】
次に、隣り合う２つの半導体層３１の引き出し部分ＨＰの距離から４連の千鳥配置の１周期の距離を求める場合について説明する。
【０１３８】
図１６に示すように、Ｙ方向において、半導体層３１ａの引き出し部分ＨＰＲ３の中心と半導体層３１ｂの引き出し部分ＨＰＲ２の中心との距離と、半導体層３１ｂの引き出し部分ＨＰＲ２の中心と半導体層３１ｃの引き出し部分ＨＰＲ１の中心との距離とは同じく、それぞれを距離ａとする。Ｙ方向において、半導体層３１ｃの引き出し部分ＨＰＲ１の中心と半導体層３１ｄの引き出し部分ＨＰＲ１の中心との距離を、距離ｂとする。また、Ｙ方向において、半導体層３１ｄの引き出し部分ＨＰＲ１の中心と半導体層３１ａの引き出し部分ＨＰＲ３の中心との距離を、距離ｃとする。すると、距離ａ、ｂ、及びｃは、下記の式に示す関係にある。
ａ＝（ｗ１）＋（ｄ２）
ｂ＝（ｒ１）／２＋（ｗ１）／２＋（ｄ１）−（ｓｆ）
ｃ＝（ｒ１）／２＋（ｗ１）／２＋（ｄ１）＋（ｓｆ）
【０１３９】
Ｙ方向における４連の千鳥配置の１周期の距離、すなわち、１つの半導体層３１ａの引き出し部分ＨＰＲ３の中心からＹ方向に隣り合う他の半導体層３１ａの引き出し部分ＨＰＲ３の中心までの距離は、下記の式に示す関係にある。
２ａ＋ｂ＋ｃ＝（ｒ１）＋３（ｗ１）＋２（ｄ１）＋２（ｄ２）
【０１４０】
すなわち、２ａ＋ｂ＋ｃ＝３ｘ＋ｙの関係にある。
【０１４１】
１．３  本実施形態に係る効果
本実施形態に係る構成であれば、チップ面積の増加を抑制できる半導体記憶装置を提供できる。
【０１４２】
より具体的には、ＳＧＤ領域において、複数の半導体層３１の接続部分ＣＰを千鳥配置にできる。さらに、半導体層３１（並びに絶縁層３８及び導電層３９ｂ）の複数の引き出し部分ＨＰをＸ方向において、階段状に配置できる。これにより、例えば、隣り合う２つの半導体層３１ａ及び３１ｂにおいて、半導体層３１ａの接続部分ＣＰと半導体層３１ｂの引き出し部分ＨＰＬ１との距離ｄ１と、半導体層３１ａの引き出し部分ＨＰと半導体層３１ｂの引き出し部分ＨＰとの距離ｄ２を概略同じにできる。これにより、Ｙ方向において、半導体層３１を最密に配置できる。よって、チップ面積の増加を抑制できる。
【０１４３】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、階段コンタクト領域におけるコンタクトプラグＣＳＧＤ（導電層４０）、選択ゲート線ＳＧＤ（導電層３９ａ）、及びダミーピラーＨＲ（絶縁層４４）のレイアウトについて、３つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。
【０１４４】
２．１  第１例
まず、第１例について、図１７を用いて説明する。なお、図１７の例では、説明を簡略化するため、ＳＧＤ領域の半導体層３１は、Ｘ方向に向かって延伸している（すなわち、階段形状を有していない）。
【０１４５】
図１７に示すように、例えば、階段コンタクト領域において、複数の絶縁層４４（ダミーピラーＨＲ）が、Ｙ方向に向かって２列に配列されている。そして、１つの半導体層３１と２つの絶縁層４４とが、Ｘ方向に沿って（Ｙ方向において同じ位置となるように）、配置されている。なお、Ｙ方向における半導体層３１の位置と、２つの絶縁層４４の位置とは異なっていてもよい。
【０１４６】
階段コンタクト領域において、導電層３９ａのＸ方向を向いた面は、各絶縁層４４を中心とした複数の同心円を合わせた形状となっている。すなわち、導電層３９ａのＸ方向を向いた面は、曲線部分を有する。絶縁層４４の側面から導電層３９ａの側面までの最小距離をｄ３とすると、各絶縁層４４は、導電層３９ａ内において、導電層３９ａの側面から距離ｄ３内側に配置されている。例えば、距離ｄ３は、製造工程において導電層３９ａを形成する際のプロセスマージンを考慮して決められる最小寸法である。また、Ｙ方向に隣り合う２つの絶縁層４４の距離は、２×（ｄ３）未満である。すなわち、絶縁層４４を中心した導電層３９ａの同心円の各々が、Ｙ方向において互いに交わるように、距離ｄ３が設定される。
【０１４７】
例えば、Ｙ方向に隣り合って配置された４つの半導体層３１毎に１つのコンタクトプラグＣＳＧＤ（導電層４０）が設けられている。導電層４０の側面には、絶縁層４１〜４３が順に設けられている。導電層４０は、Ｘ方向において、２列の絶縁層４４の間に配置される。導電層４０は、導電層４０の側面から絶縁層４４の側面までの間隔が距離ｄ４以上となるように配置される。例えば、距離ｄ４は、製造工程において導電層４０を形成する際のプロセスマージンを考慮して決められる最小寸法である。距離ｄ４は、距離ｄ３よりも短い。図１７に示すように、絶縁層４４は、導電層４０との間隔が距離ｄ４以上であれば、絶縁層４３を貫通するように設けられていてもよい。
【０１４８】
２．２  第２例
次に、第２例について、図１８を用いて説明する。なお、図１８の例では、説明を簡略化するため、ＳＧＤ領域の半導体層３１は、Ｘ方向に向かって延伸している。以下、第１例と異なる点を中心に説明する。
【０１４９】
図１８に示すように、本例では、絶縁層４３（すなわち、導電層４０）に対し、８つのダミーピラーＨＲが、同じ距離離れて配置されている。
【０１５０】
より具体的には、例えば、Ｙ方向に隣り合って配置された４つの半導体層３１毎に８つの絶縁層４４と１つのコンタクトプラグＣＳＧＤ（導電層４０）が設けられている。導電層４０の側面には、絶縁層４１〜４３が順に設けられている。
【０１５１】
１つの半導体層３１と２つの絶縁層４４とが、Ｘ方向に沿って配置されている。絶縁層４４の側面から絶縁層４３の側面までの距離をｄ５とすると、８つの絶縁層４４は、絶縁層４３から距離ｄ５離れた位置に配置されている。すなわち、８つの絶縁層４４は、導電層４０から同じ距離離れた位置に配置されている。例えば、距離ｄ５は、製造工程において絶縁層４４を形成する際のプロセスマージンを考慮して決められる最小寸法である。
【０１５２】
階段コンタクト領域において、導電層３９ａのＸ方向を向いた面は、各絶縁層４４を中心とした複数の同心円を合わせた形状となっている。各絶縁層４４は、導電層３９ａ内において、導電層３９ａの側面から距離ｄ３内側に配置されている。
【０１５３】
図１８の例では、４つの半導体層３１のうち、階段コンタクト領域から比較的近い位置に接続部分ＣＰが設けられた２つの半導体層３１と、ＳＧＤ領域から比較的遠い位置に配置された絶縁層４４とが、Ｘ方向に沿って配置されている。そして、４つの半導体層３１のうち、階段コンタクト領域から比較的遠い位置に接続部分ＣＰが設けられた２つの半導体層３１と、ＳＧＤ領域から比較的近い位置に配置された絶縁層４４とが、Ｘ方向に沿って配置されている。これにより、接続部分ＣＰ（導電層３７）の配置によらず、導電層３７から導電層３９ａまで予め設定されている距離よりも長い距離を確保できる（一定以上の距離を確保できる）。
【０１５４】
２．３  第３例
次に、第３例について図１９を用いて説明する。以下、第１例及び第２例と異なる点を中心に説明する。
【０１５５】
図１９に示すように、本例では、コンタクトプラグＣＳＧＤに対し、８つのダミーピラーＨＲが、それぞれ異なる距離離れて配置されている。
【０１５６】
より具体的には、４連の千鳥配置のコンタクトプラグＣＢＬに対応する４つの半導体層３１を、接続部分ＣＰ（コンタクトプラグＣＢＬ）がメモリセル領域に近い順（階段コンタクト領域から遠い順）に半導体層３１ａ〜３１ｄとする。例えば、４つの半導体層３１ａ〜３１ｄ毎に、８つの絶縁層４４と１つのコンタクトプラグＣＳＧＤ（導電層４０）が設けられている。導電層４０の側面には、絶縁層４１〜４３が順に形成されている。
【０１５７】
階段コンタクト領域において、導電層３９ａのＸ方向を向いた面は、各絶縁層４４を中心とした複数の同心円を合わせた形状となっている。各絶縁層４４は、導電層３９ａ内において、導電層３９ａの側面から距離ｄ３内側に配置されている。
【０１５８】
例えば、８つの絶縁層４４は、Ｘ方向における位置がそれぞれ異なる。以下、Ｘ方向に沿って、半導体層３１ａと並んで配置されている絶縁層４４を絶縁層４４ａとする。同様に、Ｘ方向に沿って、半導体層３１ｂと並んで配置されている絶縁層４４を絶縁層４４ｂとする。Ｘ方向に沿って、半導体層３１ｃと並んで配置されている絶縁層４４を絶縁層４４ｃとする。Ｘ方向に沿って、半導体層３１ｄと並んで配置されている絶縁層４４を絶縁層４４ｄとする。そして、絶縁層４４ａの側面から絶縁層４３の側面までの距離をｄ６とする。同様に、絶縁層４４ｂの側面から絶縁層４３の側面までの距離をｄ７とする。絶縁層４４ｃの側面から絶縁層４３の側面までの距離をｄ８とする。絶縁層４４ｄの側面から絶縁層４３の側面までの距離をｄ９とする。例えば、距離ｄ６〜ｄ９は、図１８で説明した距離ｄ５以上の距離である。
【０１５９】
距離ｄ６〜ｄ９は、絶縁層４４の側面から絶縁層４３の側面（すなわち導電層４０）までの間隔が予め設定された距離以上であれば、それぞれ異なっていてもよい。例えば、図１９の例では、絶縁層４４ａ〜４４ｄは、半導体層３１ａ〜３１ｄの接続部分ＣＰの配置に合わせて、Ｘ方向において、ＳＧＤ領域側から絶縁層４４ａ、絶縁層４４ｂ、絶縁層４４ｃ、及び絶縁層４４ｄの順に配置されている。そして、絶縁層４４ａ〜４４ｄの配置に基づいて距離ｄ６〜ｄ９がそれぞれ設定されている。これにより、４つの半導体層３１ａ〜３１ｄは、接続部分ＣＰ（導電層３７）の配置によらず、導電層３７から導電層３９ａまで予め設定されている距離よりも長い距離を確保できる。
【０１６０】
２．４  本実施形態に係る効果
本実施形態は、第１実施形態に適用できる。
【０１６１】
更に、本実施形態の第１例に係る構成であれば、絶縁層４４と導電層４０との間隔が予め設定された距離以上であれば、絶縁層４３を貫通して絶縁層４４を形成できる。これにより、Ｘ方向における階段コンタクト領域の面積増加を抑制できる。
【０１６２】
更に、本実施形態の第２例及び第３例に係る構成であれば、絶縁層４４と導電層４０との間隔が予め設定された距離以上であれば、Ｙ方向における絶縁層４４の位置を任意に設定できる。これにより、Ｘ方向におけるＳＧＤ領域の面積増加を抑制できる。更に、半導体層３１の接続部分ＣＰ、すなわちコンタクトプラグＣＢＬから導電層３９ａの側面までの間隔を、予め設定された距離以上にできる。従って、導電層３９ｂの配線長のばらつきを抑制し、選択トランジスタＳＴ１に接続される選択ゲート線ＳＧＤの電圧のばらつきを抑制できる。
【０１６３】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、複数のメモリセルアレイ１８がＺ方向に積層されている場合におけるワード線ＷＬとロウデコーダ１９との接続について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
【０１６４】
３．１  メモリセルアレイの断面構成
まず、メモリセルアレイ１８の断面構成について、図２０を用いて説明する。なお、図２０の例では、説明を簡略化するために、絶縁層の一部及び半導体基板５０が省略されている。
【０１６５】
図２０に示すように、図示せぬ半導体基板５０の上方に、メモリセルアレイ１８の第１〜第４階層が積層して設けられている。第１〜第４階層の各々は、第１実施形態で説明したメモリセルアレイ１８の構成にそれぞれ対応する。以下の説明では、第１階層に対応するコンタクトプラグをＣＷＬ＿１、ＣＢＬ＿１、ＣＨ＿１、及びＣＳＬ＿１と表記し、ワード線ＷＬをＷＬ＿１と表記し、ソース線ＳＬをＳＬ＿１と表記する。第２〜第４階層も同様である。
【０１６６】
より具体的には、階段コンタクト領域において、第１階層の下方にグローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳが形成されている。
【０１６７】
グローバル選択ゲート線ＧＳＧＤ及びＧＳＧＳ上には、絶縁層５２が形成され、更にその上には、第１階層が形成されている。
【０１６８】
第１階層において、コンタクトプラグＣＷＬ＿１上には、ワード線ＷＬ＿１が形成されている。コンタクトプラグＣＢＬ＿１上には、コンタクトプラグＣＨ＿１が形成されている。コンタクトプラグＣＳＬ＿１上には、ソース線ＳＬ＿１が形成されている。コンタクトプラグＣＳＧＤは、第１〜第４階層の各階層において、いずれか１つの選択ゲート線ＳＧＤに接続され、底面がグローバル選択ゲート線ＧＳＧＤに接続されている。同様に、コンタクトプラグＣＳＧＳは、第１〜第４階層の各階層において、いずれか１つの選択ゲート線ＳＧＳに接続され、底面がグローバル選択ゲート線ＧＳＧＳに接続されている。
【０１６９】
ワード線ＷＬ＿１の上方に第２階層に対応する絶縁層５２が形成され、更にその上には、第２階層が形成されている。
【０１７０】
第２階層において、コンタクトプラグＣＷＬ＿２上には、ワード線ＷＬ＿２が形成されている。コンタクトプラグＣＢＬ＿２は、絶縁層５２を貫通し、コンタクトプラグＣＨ＿１上に形成されている。コンタクトプラグＣＢＬ＿２上には、コンタクトプラグＣＨ＿２が形成されている。コンタクトプラグＣＳＬ＿２は、絶縁層５２を貫通し、ソース線ＳＬ＿１上に形成されている。コンタクトプラグＣＳＬ＿２上には、ソース線ＳＬ＿２が形成されている。
【０１７１】
ワード線ＷＬ＿２の上方に第３階層に対応する絶縁層５２が形成され、更にその上には、第３階層が形成されている。
【０１７２】
第３階層において、コンタクトプラグＣＷＬ＿３上には、ワード線ＷＬ＿３が形成されている。コンタクトプラグＣＢＬ＿３は、絶縁層５２を貫通し、コンタクトプラグＣＨ＿２上に形成されている。コンタクトプラグＣＢＬ＿３上には、コンタクトプラグＣＨ＿３が形成されている。コンタクトプラグＣＳＬ＿３は、絶縁層５２を貫通し、ソース線ＳＬ＿２上に形成されている。コンタクトプラグＣＳＬ＿３上には、ソース線ＳＬ＿３が形成されている。
【０１７３】
ワード線ＷＬ＿３の上方に第４階層に対応する絶縁層５２が形成され、更にその上には、第４階層が形成されている。
【０１７４】
第４階層において、コンタクトプラグＣＷＬ＿４上には、ワード線ＷＬ＿４が形成されている。コンタクトプラグＣＢＬ＿４は、絶縁層５２を貫通し、コンタクトプラグＣＨ＿３上に形成されている。コンタクトプラグＣＢＬ＿４上には、コンタクトプラグＣＨ＿４が形成されている。コンタクトプラグＣＨ＿４上には、コンタクトプラグＶＹが形成されている。コンタクトプラグＶＹ上には、Ｘ方向に延伸するビット線ＢＬが形成されている。すなわち、１つのビット線ＢＬにコンタクトプラグＣＢＬ＿１〜ＣＢＬ＿４が接続されている。
【０１７５】
コンタクトプラグＣＳＬ＿４は、絶縁層５２を貫通し、ソース線ＳＬ＿３上に形成されている。コンタクトプラグＣＳＬ＿４上には、ソース線ＳＬ＿４が形成されている。すなわち、ソース線ＳＬ＿１〜ＳＬ＿４は、共通に接続されている。
【０１７６】
３．２  ワード線及びロウデコーダの構成
３．２．１  ワード線及びロウデコーダの全体構成
次に、ワード線ＷＬ及びロウデコーダ１９の全体構成ついて、図２１を用いて説明する。
【０１７７】
図２１に示すように、第１〜第４階層の各々のメモリセルアレイ１８は、例えば、４つのブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を含む。実施形態では、４つのブロックＢＬＫがビット線ＢＬを分け合っている。より具体的には、例えば、ビット線ＢＬ（４ｋ）（ｋは０以上の整数）はブロックＢＬＫ０に接続される。同様に、ビット線ＢＬ（４ｋ＋１）はブロックＢＬＫ１に接続され、ビット線ＢＬ（４ｋ＋２）はブロックＢＬＫ２に接続され、ビット線ＢＬ（４ｋ＋３）はブロックＢＬＫ３に接続される。
【０１７８】
ロウデコーダ１９は、第１ロウデコーダ１９＿１、第２ロウデコーダ１９＿２、第３ロウデコーダ１９＿３、及び第４ロウデコーダを含む。第１ロウデコーダ１９＿１は、第１階層のメモリセルアレイ１８に対応する。第２ロウデコーダ１９＿２は、第２階層のメモリセルアレイ１８に対応する。第３ロウデコーダ１９＿３は、第３階層のメモリセルアレイ１８に対応する。第４ロウデコーダ１９＿４は、第４階層のメモリセルアレイ１８に対応する。
【０１７９】
各階層において、ブロックＢＬＫ０〜ＢＬＫ３のワード線ＷＬは、ロウデコーダ１９に共通に接続される。より具体的には、例えば、第１階層の４つブロックＢＬＫ０〜ＢＬＫ３のワード線ＷＬａ０は、第１ロウデコーダ１９＿１に共通に接続される。同様に、ブロックＢＬＫ０〜ＢＬＫ３のワード線ＷＬｂ０は、第１ロウデコーダ１９＿１に共通に接続される。他のワード線ＷＬも同様である。第１階層と同様に、第２階層のブロックＢＬＫ０〜ＢＬＫ３のワード線ＷＬは、第２ロウデコーダ１９＿２に共通に接続される。第３階層のブロックＢＬＫ０〜ＢＬＫ３のワード線ＷＬは、第３ロウデコーダ１９＿３に共通に接続される。第４階層のブロックＢＬＫ０〜ＢＬＫ３のワード線ＷＬは、第４ロウデコーダ１９＿４に共通に接続される。
【０１８０】
例えば、書き込み動作または読み出し動作において、第１ロウデコーダ１９＿１〜第４ロウデコーダ〜１９＿４のいずれかを選択することにより、１つの階層を選択できる。更に、ビットＢＬを選択することにより、ブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択できる。
【０１８１】
３．２．２  ワード線とロウデコーダとの接続の具体例
次に、ワード線ＷＬとロウデコーダ１９との接続の具体例について、図２２及び図２３を用いて説明する。図２２は、第１階層のメモリセルアレイ１８と第１ロウデコーダ１９＿１との接続の一例を示す平面図である。図２３は、第１〜第４階層におけるワード線ＷＬとロウデコーダ１９との接続を示す断面図である。なお、図２２の例では、第１階層のメモリセルアレイ１８と第１ロウデコーダ１９＿１との接続を示すが、第２〜第４階層も同様である。
【０１８２】
図２２に示すように、各ブロックＢＬＫにおけるワード線ＷＬを、ワード線ＷＬ０〜ＷＬ５と表記する。ワード線ＷＬ０〜ＷＬ５の下方には、Ｘ方向に延伸する配線ＧＷＬ０〜ＧＷＬ５が設けられている。例えば、各ブロックＢＬＫのワード線ＷＬ０は、コンタクトプラグＶ１を介して、配線ＧＷＬ０に共通に接続される。同様に、各ブロックＢＬＫのワード線ＷＬ１〜ＷＬ５は、コンタクトプラグＶ１を介して、配線ＧＷＬ１〜ＧＷＬ５０にそれぞれ共通に接続される。
【０１８３】
配線ＧＷＬ０〜ＧＷＬ５の下方には、Ｙ方向に延伸する配線ＧＧＷＬ０〜ＧＧＷＬ５が設けられている。配線ＧＷＬ０〜ＧＷＬ５は、コンタクトプラグＶ２を介して、配線ＧＧＷＬ０〜ＧＧＷＬ５にそれぞれ接続される。配線ＧＧＷＬ０〜ＧＧＷＬ５は、コンタクトプラグＶ３を介して第１ロウデコーダ１９＿１にそれぞれ接続される。
【０１８４】
次に、ワード線ＷＬとロウデコーダ１９との接続の断面構成を説明する。
【０１８５】
図２３に示すように、第１階層のワード線ＷＬは、コンタクトプラグＶ１、配線ＧＷＬ、コンタクトプラグＶ２、配線ＧＧＷＬ、及びコンタクトプラグＶ３を介して、第１ロウデコーダ１９＿１に接続される。第２〜第４階層も同様である。従って、コンタクトプラグＶ３は、対応する階層により高さが異なる。
【０１８６】
３．３  本実施形態に係る効果
本実施形態に係る構成は、第１及び第２実施形態に適用できる。
【０１８７】
本実施形態に係る構成であれば、各階層において、複数のビット線ＢＬが分配されている複数のブロックＢＬＫのワード線ＷＬをロウデコーダ１９に共通に接続できる。これにより、複数のメモリセルアレイが積層された構成においてもロウデコーダ１９の面積増加を抑制できる。よって、チップ面積の増加を抑制できる。
【０１８８】
４．変形例等
上記実施形態に係る半導体記憶装置は、第１方向（Ｘ方向）に並んで配置され、第１方向と交差する第２方向（Ｙ方向）における位置が互いに異なる第１乃至第３部分（ＨＰＲ１〜ＨＰＲ３）を含む第１半導体層（３１）と、第２方向（Ｙ方向）に延伸する第４部分（３９ａ）と、第４部分に接続され、第１方向に延伸する第５部分（３９ｂ）とを含む導電層（３９）と、第４部分と第１半導体層との間、及び第５部分と第１半導体層との間に設けられた第１絶縁層（３８）と、第１方向及び第２方向と交差する第３方向（Ｚ方向）に延伸し、第４部分に接続された第１コンタクトプラグ（ＣＳＧＤ）と、第３方向に延伸し、第１方向において第１絶縁層が形成されている領域（ＳＧＤ領域）内で第１半導体層と接続される第２コンタクトプラグ（３７、ＣＢＬ）と、第３方向に延伸する第１配線（ＣＷＬ）と、第１方向において第５部分から離間した位置に設けられ、第１半導体層と第１配線との間で情報を記憶する第１メモリセルとを含む。
【０１８９】
上記実施形態を適用することにより、チップ面積の増加を抑制できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１９０】
上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１９１】
上記実施形態において、同じ距離とは、製造ばらつき等による誤差を含む。
【０１９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１９３】
１…半導体記憶装置、２…外部コントローラ、１０…入出力回路、１１…ロジック制御回路、１２…ステータスレジスタ、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…シーケンサ、１６…レディ／ビジー回路、１７…電圧発生回路、１８…メモリセルアレイ、１９…ロウデコーダ、２０…センスアンプ、２１…データレジスタ、２２…カラムデコーダ、３１…半導体層、３２、３４、３６、３８、４１〜４４、４６、５１〜５５…絶縁層、３３、３７、３９、４０、４５、４７、４９、６０…導電層、３５…電荷蓄積層、５０…半導体基板、５７…接続部、６０…導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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