(57)【要約】【課題】クロック位相変動に対応してデータ伝送のタイミングマージンを確保するようにクロック位相を制御する。【解決手段】タイミングマージン試験信号発生器１１０は、送信クロック信号ＣＬＫ−Ｄの各クロックサイクルにおいて、位相掃引回路１４０によって掃引された位相シフト量に従った位相で信号レベルが変化するタイミングマージン試験信号Ｓｐを生成する。タイミングマージン試験回路２１０は、タイミングマージン試験信号Ｓｐの信号レベルが変化するタイミングが、受信クロック信号ＣＬＫ−ＲＸに同期したデータ受信にてタイミングマージンが確保された適正位相範囲に含まれるか否かを判定する。位相制御回路１５０は、掃引された位相シフト量の各々に対するタイミングマージン試験回路２１０での判定結果を用いて、送信クロック信号ＣＬＫ−Ｄの位相を制御する。【選択図】図１
2020188306.tif 000002
【特許請求の範囲】
【請求項１】
共通のクロックに基づく送信クロック信号及び受信クロック信号に同期してデータ信号を伝送する送信回路及び受信回路の間の通信インタフェース回路であって、
前記データ信号を前記送信回路から前記受信回路へ伝達する第１の信号経路と、
周期的に位相シフト量を掃引する位相掃引回路と、
前記送信クロック信号の各クロックサイクルにおいて、前記位相掃引回路によって設定された前記位相シフト量に従った位相で信号レベルが変化するタイミングマージン試験信号を生成するタイミングマージン試験信号発生器と、
前記タイミングマージン試験信号を前記送信回路から前記受信回路へ伝達する、遅延時間が前記第１の信号経路と同等に設計された第２の信号経路と、
前記受信回路において、前記第２の信号経路によって伝達された前記タイミングマージン試験信号の前記信号レベルが変化するタイミングが、前記受信クロック信号に同期したデータ受信においてタイミングマージンが確保された適正位相範囲に含まれるか否かを判定するタイミングマージン試験回路と、
掃引された各前記位相シフト量に対する前記タイミングマージン試験回路での判定結果を用いて、前記送信クロック信号の位相を制御する位相制御回路とを備える、通信インタフェース回路。
【請求項２】
前記位相制御回路は、前記適正位相範囲に含まれると判定された前記位相シフト量の範囲に従って前記送信クロック信号の位相を変化させる、請求項１記載の通信インタフェース回路。
【請求項３】
前記位相掃引回路は、１周期分の位相を第１の数で分割した第１の単位位相ずつ前記位相シフト量を段階的に変化し、
前記位相制御回路は、前記１周期分の位相を前記第１の数よりも多い第２の数で分割した第２の単位位相の倍数に従って、前記送信クロック信号の位相を設定する、請求項１又は２に記載の通信インタフェース回路。
【請求項４】
前記位相掃引回路は、前記クロックと同一周波数で、かつ、掃引された前記位相シフト量に従った位相を有する掃引クロック信号を生成し、
前記タイミングマージン試験信号発生器は、前記掃引クロック信号の一方のエッジに応答して、前記タイミングマージン試験信号の前記信号レベルを変化する、請求項１又は２に記載の通信インタフェース回路。
【請求項５】
インバータチェーンを有する電圧発振回路を含むＰＬＬ回路を更に備え、
前記電圧発振回路は、前記インバータチェーンの異なるノードからそれぞれ出力される位相が段階的に異なる複数のクロックを生成し、
前記位相掃引回路は、前記複数のクロックの少なくとも一部のクロックのうちの１つを順に選択することによって前記掃引クロック信号を生成し、
前記位相制御回路は、前記複数のクロックのうちの、前記適正位相範囲に含まれると判定された前記位相シフト量の範囲の中心に近い位相シフト量を有するクロックを選択して前記送信クロック信号として出力することによって、前記送信クロック信号の位相を制御する、請求項４記載の通信インタフェース回路。
【請求項６】
前記データ信号を前記送信回路の外部へ出力するための第１の出力バッファと、
前記タイミングマージン試験信号を前記送信回路の外部へ出力するための第２の出力バッファと、
前記電圧発振回路が生成した前記複数のクロックのうちの固定された位相の基準クロックを、前記送信回路の外部へ出力するための第３の出力バッファと、
前記基準クロックを前記送信回路へ入力するための入力バッファとをさらに備え、
前記第３の出力バッファは、前記第１の出力バッファ及び前記第２の出力バッファとの間で、温度変化に対する遅延時間の変化特性に相関を有するように構成され、
前記ＰＬＬ回路は、前記第３の出力バッファ及び前記入力バッファを経由した前記基準クロックを帰還させた位相同期ループを形成して前記複数のクロックを生成する、請求項５記載の通信インタフェース回路。
【請求項７】
前記送信クロック信号の位相は、１周期分の位相を予め定められた分割数で分割したステップ単位で制御され、
前記位相制御回路は、
前記適正位相範囲に含まれると判定された前記位相シフト量の範囲の中心に対応する最適位相シフト量と、現在の位相シフト量とが異なるときに、前記位相シフト量が１ステップ刻みで前記最適位相シフト量に近付くように、前記送信クロック信号の位相を変化させる、請求項４〜６のいずれか１項に記載の通信インタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信インタフェース回路に関する。
【背景技術】
【０００２】
共通のクロックに従った送信回路及び受信回路の間でのデータ伝送が広く用いられている。近年、通信の広帯域化に伴いデバイス間のパラレルデータ伝送の高速化が進むことにより、通信中に温度変動などの要因で発生する、送信側及び受信側の間でのクロック位相の相対的な変動への対応が必要となっている。
【０００３】
例えば、特開２０１１−１１４３８７号公報（特許文献１）には、入力クロックの位相を調整して、受信クロック、当該受信クロックよりも位相が早い第１のサンプリングクロック、及び、当該受信クロックよりも位相が遅い第２のサンプリングクロックの３相のクロックを用いて、データウィンドウの有効期間の位相変動に対処可能な通信インタフェース回路が記載されている。
【０００４】
具体的には、特許文献１の通信インタフェース回路では、上記３相のクロックでパラレルデータをサンプリングした結果を比較することによって、データウィンドウの有効期間の開始エッジ及び終了エッジが、受信クロックのデータ取り込みエッジに接近したこと、即ち、タイミングマージンの減少が検知される。タイミングマージンの減少が検知されると、上記接近が解消される方向に受信クロックの位相が調整される。この結果、温度ドリフト等の影響によってクロック位相が変動した場合には、データウィンドウの有効期間のエッジに対するタイミングマージンの減少を補償するように、クロック位相を調整することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１１４３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の通信インタフェース回路では、上記３相のクロックによって同じデータをサンプリングした結果が一致しないときに、上述した、タイミングマージンの減少を検知するので、原理上、同じデータが連続する期間はタイミングマージンを確認できないことが懸念される。又、後述するように、特許文献１の通信インタフェース回路では、タイミングマージンが許容される境界付近にクロック位相が調整される傾向があるため、タイミングマージンの確保に改善の余地がある。
【０００７】
本発明はこのような課題を解決するためになされたものであって、本発明の目的は、クロック位相の変動に対応してデータ伝送のタイミングマージンを確保するためのクロック位相制御機能を有する通信インタフェース回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明のある局面によれば、共通のクロックに基づく送信クロック信号及び受信クロック信号に同期してデータ信号を伝送する送信回路及び受信回路の間の通信インタフェース回路は、遅延時間が同等に設計された第１及び第２の信号経路と、位相掃引回路と、タイミングマージン試験信号発生器と、タイミングマージン試験回路と、位相制御回路とを備える。第１の信号経路は、データ信号を送信回路から受信回路へ伝達する。位相掃引回路は、周期的に位相シフト量を掃引する。タイミングマージン試験信号発生器は、送信クロック信号の各クロックサイクルにおいて、位相掃引回路によって設定された位相シフト量に従った位相で信号レベルが変化するタイミングマージン試験信号を生成する。第２の信号経路は、タイミングマージン試験信号を送信回路から受信回路へ伝達する。タイミングマージン試験回路は、受信回路において、第２の信号経路によって伝達されたタイミングマージン試験信号の信号レベルが変化するタイミングが、受信クロック信号に同期したデータ受信においてタイミングマージンが確保された適正位相範囲に含まれるか否かを判定する。位相制御回路は、掃引された各位相シフト量に対するタイミングマージン試験回路での判定結果を用いて、送信クロック信号の位相を制御する。
【発明の効果】
【０００９】
本発明によれば、データ信号とは別個に送信されるタイミングマージン試験信号を用いてタイミングマージンが確保された位相シフト量の範囲を逐次求めることができるので、クロック位相変動に対応してデータ伝送のタイミングマージンを確保するためのクロック位相制御を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る通信インタフェース回路の構成を説明するブロック図である。
【図２】実施の形態１に係る通信インタフェース回路の動作例を説明する波形図である。
【図３】実施の形態２に係る通信インタフェース回路の構成例を説明するブロック図である。
【図４】図３に示された電圧制御発振器から出力される多相クロックの一例を説明する波形図である。
【図５】図３に示された電圧制御発振器の構成例を説明する回路図である。
【図６】実施の形態２に係る通信インタフェース回路の送信回路の出力バッファの特性を説明するブロック図である。
【図７】実施の形態３に係る通信インタフェース回路における送信クロック信号の位相シフト量の制御処理を説明するフローチャートである。
【発明を実施するための形態】
【００１１】
以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
【００１２】
実施の形態１．
図１は、実施の形態１に係る通信インタフェース回路の構成を説明するブロック図である。
【００１３】
図１を参照して、実施の形態１に係る通信インタフェース回路１０は、発振器５から供給されるクロックＣＬＫに応じてデータを伝送する送信回路１００及び受信回路２００の構成の一部として配置することができる。
【００１４】
図１の構成例では、通信インタフェース回路１０は、送信回路１００に設けられた、タイミングマージン試験信号発生器１１０、位相掃引回路１４０、及び、位相制御回路１５０と、受信回路２００に設けられたタイミングマージン試験回路２１０とを備える。
【００１５】
送信回路１００は、データ送信回路１６０を含む。データ送信回路１６０は、送信クロック信号ＣＬＫ−Ｄに同期してデータ信号ＳＤを出力する。データ受信回路２２０は、クロックＣＬＫが伝搬遅延された受信クロック信号ＣＬＫ−ＲＸに同期して、データ送信回路１６０から出力されたデータ信号ＳＤを受信する。データ送信回路１６０及びデータ受信回路２２０によるデータ信号ＳＤの送受信によって、送信回路１００及び受信回路２００の間でのデータ伝送が実行される。
【００１６】
送信回路１００において、位相掃引回路１４０及び位相制御回路１５０には、クロックＣＬＫが伝搬遅延されたクロック信号ＣＬＫ−ＴＸが入力される。
【００１７】
位相掃引回路１４０は、クロック信号ＣＬＫ−ＴＸに基づき、周期的に低速で掃引された位相を有する掃引クロック信号ＣＬＫ−Ｐを生成する。クロック信号ＣＬＫ−ＴＸに対する掃引クロック信号ＣＬＫ−Ｐの位相シフト量Ｐｓｈは、０［ｄｅｇ］〜３６０［ｄｅｇ］の範囲内を段階的に、かつ、循環的に変化する。例えば、３２段階で１［ｍｓ］刻みで掃引する場合には、上記位相シフト量は、１［ｍｓ］毎にΔθｕ＝１１．２５［ｄｅｇ］ずつ増加する。即ち、位相シフト量Ｐｓｈは、０［ｄｅｇ］、１１．２５［ｄｅｇ］、２２．５［ｄｅｇ］、…、３４８．７５［ｄｅｇ］とΔθｕずつ段階的に変化して、３６０［ｄｅｇ］（＝０［ｄｅｇ］）に達した後、再び、１１．２５［ｄｅｇ］、２２．５［ｄｅｇ］、…、と循環的に変化する。尚、位相シフト量Ｐｓｈが変化する時間刻みは、クロック信号ＣＬＫ−ＴＸの周期（クロックサイクル）よりも長く設定される。
【００１８】
位相掃引回路１４０は、掃引クロック信号ＣＬＫ−Ｐとともに、掃引クロック信号ＣＬＫ−Ｐの位相シフト量Ｐｓｈを、位相制御回路１５０へ出力する。例えば、上記のように３２段階で位相が掃引される場合には、カウント値ｉ（ｉ：０〜３１の範囲で循環する整数）を用いて、Ｐｓｈ＝ｉ・Δθｕで示されるので、当該カウント値ｉを位相シフト量Ｐｓｈと等価的に用いることも可能である。位相掃引回路１４０における、掃引の刻みΔθｕは「第１の単位位相」に対応し、掃引の段階数である（３６０／Δθｕ）は「第１の数」に対応する。
【００１９】
タイミングマージン試験信号発生器１１０は、データ信号ＳＤとは別に、タイミングマージン確認用にクロックサイクル毎にトグルされた、タイミングマージン確認用のタイミングマージン試験信号Ｓｐを生成する。例えば、タイミングマージン試験信号発生器１１０は、位相掃引回路１４０からの掃引クロック信号ＣＬＫ−Ｐを入力として、タイミングマージン試験信号Ｓｐを出力するＴ型フリップフロップによって構成することができる。これにより、タイミングマージン試験信号Ｓｐには、各クロックサイクルにおいて、位相掃引回路１４０によって掃引された位相シフト量に従った位相において、信号レベルの変化が生じることになる。タイミングマージン試験信号Ｓｐは、信号経路１０２を経由して、送信回路１００から受信回路２００のタイミングマージン試験回路２１０へ伝達される。
【００２０】
タイミングマージン試験回路２１０は、データ受信回路２２０に入力される受信クロック信号ＣＬＫ−ＲＸと、タイミングマージン試験信号発生器１１０からのタイミングマージン試験信号Ｓｐとを受けて、タイミングマージン判定結果信号Ｓｆを出力する。タイミングマージン判定結果信号Ｓｆは、タイミングマージン試験信号Ｓｐの信号レベルが変化するタイミングが、受信クロック信号ＣＬＫ−ＲＸに同期したデータ受信においてタイミングマージンが確保される領域内（特許文献１でのデータウィンドウの有効期間に相当）に存在するときは、論理ハイレベル（以下、単に「Ｈレベル」と表記）に設定される一方で、存在しないときには、論理ローレベル（以下、単に「Ｌレベル」と表記する）に設定される。タイミングマージン判定結果信号Ｓｆは、送信回路１００の位相制御回路１５０へ入力される。
【００２１】
位相制御回路１５０には、タイミングマージン判定結果信号Ｓｆと、位相掃引回路１４０での位相シフト量Ｐｓｈとが入力される。上記のように、位相シフト量Ｐｓｈ（カウント値ｉ）が掃引される下で、タイミングマージン判定結果信号Ｓｆも周期的にＨレベル及びＬレベルの間で変化する。位相制御回路１５０では、０［ｄｅｇ」〜３６０［ｄｅｇ］の範囲内の各位相シフト量に対するタイミングマージン判定結果信号Ｓｆを収集することにより、タイミングマージン判定結果信号Ｓｆ＝Ｈレベルとなる位相シフト量の範囲を求めることができる。例えば、位相制御回路１５０は、当該位相シフト量の範囲（Ｓｆ＝Ｈレベル）の中央値に従って、タイミングマージンが最大となる最適位相シフト量Ｐｓｈ＊として決定することができる。尚、最適位相シフト量Ｐｓｈ＊は、位相掃引回路１４０によって段階的に設定される位相シフト量の中間値に設定することも可能である。このように、位相制御回路１５０は、タイミングマージン判定結果信号Ｓｆ、即ち、タイミングマージン試験回路２１０による判定結果を用いて、最適位相シフト量Ｐｓｈ＊を設定する。
【００２２】
位相制御回路１５０は、クロック信号ＣＬＫ−ＴＸに対して、最適位相シフト量Ｐｓｈ＊に従った位相シフト量を有するように、送信クロック信号ＣＬＫ−Ｄを生成する。位相制御回路１５０における位相シフト量の設定についても、位相掃引回路１４０における位相シフト量と同様に、予め定められた段階数Ｊ（Ｊ：３以上の整数）に従って、３６０／Ｊ［ｄｅｇ］刻みで段階的に実行することができる。即ち、位相制御回路１５０における段階数Ｊは「第２の数」に対応し、３６０／Ｌ［ｄｅｇ］は「第２の単位位相」に対応する。
【００２３】
以下では、位相掃引回路１４０における位相シフト量の段階数と、位相制御回路１５０における段階数Ｌとが同じである場合を代表的に説明するが、位相制御回路１５０における段階数Ｊは、位相掃引回路１４０における位相シフト量での段階数よりも大きくてもよい。この場合には、上述のように、位相掃引回路１４０によって段階的に設定される位相シフト量の中間値に最適位相シフト量Ｐｓｈ＊を設定することが可能となる。
【００２４】
データ送信回路１６０は、位相制御回路１５０によって位相が制御された送信クロック信号ＣＬＫ−Ｄに同期して、データ信号ＳＤを出力する。例えば、データ送信回路１６０は、送信クロック信号ＣＬＫ−ＤがＣ（クロック）端子に入力され、送信データがＤ（データ）端子に入力されるＤ型フリップフロップによって構成することができる。
【００２５】
データ信号ＳＤは、信号経路１０１を経由して、送信回路１００からデータ受信回路２２０へ伝達される。データ信号ＳＤの信号経路１０１と、タイミングマージン試験信号Ｓｐの信号経路１０２とは、遅延時間が同等となるように設計される。データ受信回路２２０は、受信クロック信号ＣＬＫ−ＲＸに同期して、データ信号ＳＤを受信する。信号経路１０１は「第１の信号経路」の一実施例に対応し、信号経路１０２は「第２の信号経路」の一実施例に対応する。
【００２６】
図２には、実施の形態１に係る通信インタフェース回路の動作例を説明する波形図が示される。
【００２７】
図２を参照して、受信クロック信号ＣＬＫ−ＲＸに同期したデータ受信において、タイミングマージンが確保された期間（位相範囲）と、タイミングマージンが確保されない（位相範囲）とが定義される。図５中では、タイミングマージン確保されない位相範囲が、網掛けで示され、タイミングマージンが確保された位相範囲（以下、「適正位相範囲」とも称する）が白抜きで示される。
【００２８】
受信回路２００での受信クロック信号ＣＬＫ−ＲＸと、位相掃引回路１４０及び位相制御回路１５０に入力されるクロック信号ＣＬＫ−ＴＸとは、共通のクロックＣＬＫが遅延されたものである。従って、クロック信号ＣＬＫ−ＴＸに対する位相シフト量が０［ｄｅｇ］〜３６０［ｄｅｇ］の範囲で周期的に変化する掃引クロック信号ＣＬＫ−Ｐは、受信クロック信号ＣＬＫ−ＲＸに対しても、０［ｄｅｇ］〜３６０［ｄｅｇ］の範囲で掃引される位相シフト量を有することになる。
【００２９】
タイミングマージン試験信号Ｓｐは、掃引クロック信号ＣＬＫ−Ｐの立上りエッジ（ＬレベルからＨレベルへの遷移）毎にトグルされて、Ｈレベル及びＬレベルの間での遷移を繰り返す。上述のように、タイミングマージン試験信号Ｓｐの信号レベルの変化は、位相掃引回路１４０によって掃引された位相で生じる。
【００３０】
図２の例では、時刻ｔａでは、タイミングマージン試験信号Ｓｐと受信クロック信号ＣＬＫ−ＲＸとの位相シフト量Ｐｓｈ＝０［ｄｅｇ］であり、その後の時刻ｔｂでは、位相シフト量Ｐｓｈ＝Δθｕ［ｄｅｇ］である。更に、時間経過に伴って位相掃引回路１４０による位相シフト量が変化するため、時刻ｔｃでは、位相シフト量Ｐｓｈ＝１８０［ｄｅｇ］であり、時刻ｔｄでは、位相シフト量Ｐｓｈ＝３００［ｄｅｇ」である。
【００３１】
タイミングマージン判定結果信号Ｓｆは、タイミングマージン試験信号Ｓｐのレベル遷移タイミングが適正位相範囲内である場合にはＨレベルに設定される。一方で、タイミングマージン試験信号Ｓｐのレベル遷移タイミングが、適正位相範囲外である場合には、タイミングマージン判定結果信号Ｓｆは、Ｌレベルに設定される。
【００３２】
図２の例では、時刻ｔａ，ｔｂ，ｔｄでは、適正位相範囲内でタイミングマージン試験信号Ｓｐのレベルが遷移しているため、タイミングマージン判定結果信号Ｓｆは、Ｈレベルに設定される。これに対して、時刻ｔｃでは、適正位相範囲外でタイミングマージン試験信号Ｓｐのレベルが遷移するので、タイミングマージン判定結果信号Ｓｆは、Ｌレベルに設定される。
【００３３】
従って、クロック信号ＣＬＫ−ＴＸに対する送信クロック信号ＣＬＫ−Ｄの位相シフト量は、時刻ｔｃにおける位相シフト量を含む、１周期分（０［ｄｅｇ］〜３６０［ｄｅｇ］）の位相シフト量と、対応するタイミングマージン判定結果信号Ｓｆとに基づいて、受信クロック信号ＣＬＫ−ＲＸに対するタイミングマージンが確保された適正位相範囲に従って最適値に設定することができる。例えば、上記適正位相範囲の中心付近に対応させた最適値に、上記最適位相シフト量Ｐｓｈ＊を設定することができる。図２の例では、時刻ｔａでの掃引クロック信号ＣＬＫ−Ｐと送信クロック信号ＣＬＫ−Ｄとが同等の位相となるように、最適位相シフト量Ｐｓｈ＊が設定されている。データ信号ＳＤは、送信クロック信号ＣＬＫ−Ｄに同期して、データ送信回路１６０から送信される。
【００３４】
データ受信回路２２０では、位相制御された送信クロック信号ＣＬＫ−Ｄに同期して送信されたデータ信号ＳＤを受信する。これにより、タイミングマージンが確保される位相範囲の中心付近で受信することができる。例えば、タイミングマージン試験信号Ｓｐとデータ信号ＳＤとの遅延時間差、タイミングマージン試験信号Ｓｐの位相を離散的に掃引することによる位相の量子化誤差、データ信号ＳＤの位相を離散的に設定することによる量子化誤差、及び、タイミングマージン試験回路２１０の検出誤差等が影響する可能性はあるが、概ね、タイミングマージンが確保される位相範囲を３等分した場合に、真ん中の１／３期間で受信できることが期待される。
【００３５】
これに対して、特許文献１では、上述のように、有効期間のエッジが、受信クロックと、第１又は第２のサンプリングクロックとの間に存在する状態を回避するように受信クロックの位相が調整されるので、タイミングマージンが許容される境界付近にクロック位相が調整される傾向があるため、上記真ん中の１／３期間で受信できることは期待できない。この結果、必ずしもタイミングマージンを十分に確保することができず、電源電圧の変動又はクロストークノイズ等に対する耐性が不十分となることが懸念される。
【００３６】
尚、上記適正位相範囲に従って設定された最適値に対して、タイミングマージン試験信号Ｓｐとデータ信号ＳＤとの遅延時間差に相当するオフセット値を加算して、最適位相シフト量Ｐｓｈ＊を決定することも可能である。このようなオフセット値を加算する場合にも、送信クロック信号ＣＬＫ−Ｄの位相シフト量（最適位相シフト量Ｐｓｈ＊）は、受信クロック信号ＣＬＫ−ＲＸに対するタイミングマージンが確保された適正位相範囲に従って設定されることが理解される。
【００３７】
この結果、実施の形態１に係る通信インタフェース回路によれば、掃引されたクロック位相に対するタイミングマージン確認試験を、データ信号ＳＤの伝送と並列に実行することができる。そして、掃引された各位相シフト量に対するタイミングマージン試験信号Ｓｐから、現在の位相変動下での最適位相シフト量Ｐｓｈ＊を動的に求めることができる。この結果、位相変動に対応してデータ伝送のタイミングマージンを確保するためのクロック位相の制御機能を実現することができる。
【００３８】
実施の形態２．
実施の形態２では、送信回路１００における通信インタフェース回路の構成例を更に説明する。
【００３９】
図３は、実施の形態２に係る通信インタフェース回路の構成例を説明するブロック図である。
【００４０】
図３を参照して、送信回路１００は、ＰＬＬ（Phase  Locked  Loop）回路３００と、カウンタ３６０と、制御回路３７０とを含む。ＰＬＬ回路３００は、電圧発振器（Voltage  Controlled  Oscillator：ＶＣＯ）３１０と、位相検出器３３０と、ループフィルタ３４０と、位相選択回路３５１〜３５３とを有する。
【００４１】
電圧制御発振器３１０は、位相制御回路１５０での位相シフト量調整の段階数Ｊに対応する、位相が異なるＪ個（Ｊ：３以上の整数）のクロックＣＬＫＭ−ｊ（ｊ：１〜Ｊの整数）から構成される多相クロックを生成する。
【００４２】
図４は、電圧制御発振器３１０から出力される多相クロックの一例を説明する波形図である。
【００４３】
図４を参照して、多相クロックを構成する各クロックＣＬＫＭ−ｊ（ｊ＝１〜Ｊ）は、クロック信号ＣＬＫ−ＴＸと同一の周波数を有し、かつ、互いに位相が異なる。例えば、ＣＬＫＭ−１（ｊ＝１）は、点線で示した基準位相に対して、Δθｕの位相シフト量（位相遅れ）を有し、ＣＬＫＭ−２（ｊ＝２）は、ＣＬＫＭ−１に対して、Δθｕの位相シフト量（位相遅れ）を有する。
【００４４】
ＣＬＫＭ−ｌ（ｌ＝Ｊ／２）は、点線で示した基準位相に対して、Ｐｓｈ＝１８０［ｄｅｇ］の位相シフト量を有し、ＣＬＫＭ−Ｊ（ｊ＝Ｊ）は、点線で示した基準位相と同位相である。このように、多相クロックは、位相が段階的に異なる複数（Ｊ個）のクロックＣＬＫＭ−ｊによって構成される。
【００４５】
図５には、図４の多相クロックを生成するための電圧制御発振器３１０の構成例が示される。
【００４６】
図５を参照して、電圧制御発振器３１０は、インバータチェ−ンを構成する、直列接続された複数（Ｋ段：奇数段）インバータ３１１と、各インバータ３１１に対応して配置された可変電流源３１５ａ，３１５ｂとを有する。各可変電流源３１５ａ，３１５ｂによって、各インバータ３１１の駆動電流Ｉｄが、ループフィルタ３４０からの制御電圧Ｖｌｐに従って増減される。
【００４７】
複数のインバータ３１１は、最終段のインバータ３１１の出力が初段のインバータ３１１の入力と接続されることで、リングオシレータを構成する。リングオシレータの発振周波数は、各インバータ３１１での遅延時間を決める駆動電流Ｉｄによって変化する。従って、制御電圧Ｖｌｐに応じて、各インバータ３１１の駆動電流Ｉｄを変化させることにより、リングオシレータの発振周波数が制御される。
【００４８】
複数のインバータ３１１によるインバータチェ−ンの異なるノード、即ち、異なるインバータ３１１の出力を適宜取り出すことによって、図４に示した多相クロックを構成するＪ個のクロックＣＬＫＭ−ｊを生成することができる。
【００４９】
再び図３を参照して、多相クロックを構成するクロックＣＬＫＭ−ｊは、位相選択回路３５１〜３５３に入力される。位相選択回路３５１〜３５３の各々は、多相クロックを構成するＪ個のクロックＣＬＫＭ−ｊ（ｊ＝１〜Ｊ）のうちの１つのクロックを選択的に出力する。
【００５０】
位相選択回路３５２は、多相クロックＣＬＫＭｊのうちの固定された特定位相のクロック（ＣＬＫＭｋ）を選択して出力バッファ１５２へ出力する。クロックＣＬＫＭｋは、出力バッファ１１２を経由して送信回路１００の外部に出力された後、入力バッファ１０４を経由して送信回路１００に再入力される。クロックＣＬＫＭｋは、位相同期ループ（ＰＬＬ）のフィードバック入力として、ＰＬＬ回路３００の位相検出器３３０へ入力される。位相検出器３３０には、位相同期ループ（ＰＬＬ）のリファレンス入力として、クロック信号ＣＬＫ−ＴＸがさらに入力される。
【００５１】
位相検出器３３０では、クロック信号ＣＬＫ−ＴＸ（リファレンス入力）と、フィードバック入力（クロックＣＬＫＭｋ）との位相シフト量に応じたデューティを有するパルス電圧が出力される。位相検出器３３０からのパルス電圧は、ローパスフィルタで構成されたループフィルタ３４０によって、制御電圧Ｖｌｐに変換される。制御電圧Ｖｌｐは、位相検出器３３０からのパルス電圧の積分値に相当する。
【００５２】
制御電圧Ｖｌｐに応じて、図５の可変電流源３１５ａ，３１５ｂによって各インバータ３１１の駆動電流Ｉｄが制御されることにより、上述の特定位相のクロックＣＬＫＭｋをフィードバックした位相同期ループが構成される。これにより、電圧制御発振器３１０が出力する多相クロックＣＬＫＭｊは同一周波数に維持される。
【００５３】
カウンタ３６０は、予め定められた時間の経過毎に、カウント値ｉを１ずつ増加又は減少させる。或いは、カウント値ｉは、クロック信号ＣＬＫ−ＴＸのＮ周期毎（Ｎ：自然数）に、１ずつ増加又は減少されてもよい。カウント値ｉは、最小値０から最大値Ｉ（Ｉ：自然数）の範囲内で循環するように増加又は減少される。最大値Ｉについては、多相クロックＣＬＫＭ−ｊを構成するクロックの個数Ｊと対応させることができる（Ｉ＋１＝Ｊ）。カウント値ｉは、位相シフト量Ｐｓｈを示す情報として、位相選択回路３５１及び制御回路３７０へ与えられる。
【００５４】
位相選択回路３５１は、カウント値ｉに従って、多相クロックを構成するクロックＣＬＫＭ−１〜ＣＬＫＭ−Ｊのうちの１つを順に選択して出力する（例えば、ｊ＝ｉとして選択）。これにより、段階的に位相が異なるＪ個のクロックのうちの１つずつを順次選択することによって、クロック信号ＣＬＫ−ＴＸに対する位相シフト量Ｐｓｈが０［ｄｅｇ］〜３６０［ｄｅｇ］の範囲内で掃引された、掃引クロック信号ＣＬＫ−Ｐを得ることができる。
【００５５】
掃引クロック信号ＣＬＫ−Ｐは、タイミングマージン試験信号発生器１１０を構成するＴ型フリップフロック（図示せず）に入力される。当該Ｔ型フリップフロップの出力信号は、出力バッファ１１２を経由して、タイミングマージン試験信号Ｓｐとして送信回路１００から出力される。図１に示したように、タイミングマージン試験信号Ｓｐは、信号経路１０１によって、受信回路２００のタイミングマージン試験回路２１０へ伝達される。
【００５６】
制御回路３７０には、入力バッファ１５４を経由して、タイミングマージン試験回路２１０（受信回路２００）からのタイミングマージン判定結果信号Ｓｆが入力される。さらに、制御回路３７０には、カウンタ３６０によるカウント値ｉが入力される。これにより、制御回路３７０では、タイミングマージン判定結果信号ＳｆがＨレベルからＬレベルに変化するカウント値ｉ（位相シフト量）、及び、タイミングマージン判定結果信号ＳｆがＬレベルからＨレベルに変化するカウント値ｉ（位相シフト量）を示す情報を記憶することにより、１周期分の位相シフト量（Ｐｓｈ＝０［ｄｅｇ］〜３６０［ｄｅｇ］）の範囲内で、タイミングマージンが確保された位相範囲と、タイミングマージンが確保されない位相範囲とを、カウント値ｉの範囲によって区別することができる。従って、制御回路３７０は、タイミングマージンが確保された位相範囲の中央値を示すカウント値ｉに従って、現在の位相変動状況における最適位相シフト量Ｐｓｈ＊に相当する最適カウント値ｉ＊を決定することができる。
【００５７】
位相選択回路３５３は、制御回路３７０によって決定された最適位相シフト量Ｐｓｈ＊（最適カウント値ｉ＊）に従って、多相クロックを構成するクロックＣＬＫｍ−１〜ＣＬＫｍ−Ｊのうちの１つを選択する。選択されたクロックは、送信クロック信号ＣＬＫ−Ｄとして出力される。
【００５８】
送信クロック信号ＣＬＫ−Ｄは、データ送信回路１６０を構成するＤ型フリップフロック（図示せず）に入力される。当該Ｄ型フリップフロップの出力信号は、出力バッファ１６２を経由して、データ信号ＳＤとして送信回路１００から出力される。図１に示したように、データ信号ＳＤは、信号経路１０１と遅延時間が同等に設計された信号経路１０２によって、受信回路２００のデータ受信回路２２０へ伝達される。
【００５９】
このように、実施の形態２に係る図３の構成例によれば、ＰＬＬ回路３００によって生成された多相クロックを共有する形で、ＰＬＬ回路３００、カウンタ３６０及び位相選択回路３５１によって、図１の位相掃引回路１４０の機能を実現するとともに、ＰＬＬ回路３００、位相選択回路３５３、及び、制御回路３７０によって、図１の位相制御回路１５０の機能を実現することができる。この結果、位相掃引回路１４０及び位相制御回路１５０を効率的に小面積で構成することができる。
【００６０】
尚、図３の構成例では、位相掃引回路１４０が多相クロックを構成するＪ個のクロックのすべてを順次選択することによって掃引クロック信号ＣＬＫ−Ｐを生成したが、Ｊ個のクロックの一部を間引いて、例えば、０［ｄｅｇ］〜３６０［ｄｅｇ］の範囲内において（Ｊ／２）段階で位相シフト量が変化するように、掃引クロック信号ＣＬＫ−Ｐを生成することも可能である。例えば、カウンタ３６０によるカウント値ｉを＋ｎ又は−ｎ（ｎ：２以上の整数、例えば、ｎ＝２）ずつ変化させることで、１周期分（Ｐｓｈ＝０［ｄｅｇ］〜３６０［ｄｅｇ］）の位相シフト量によるタイミングマージン試験を相対的に短時間で実行することができる。一方で、位相制御回路１５０では、多相クロックを構成するＪ個のクロックの選択により、位相掃引回路１４０で順次設定された位相シフト量の中間値を用いて、送信クロック信号ＣＬＫ−Ｄの位相シフト量を、図３の例と同等の細密さで制御することが可能である。
【００６１】
更に、図６に示されるように、実施の形態２に係る通信インタフェース回路では、図３に示された送信回路１００において、出力バッファ１６２は、出力バッファ１１２，１５２との間で、温度変化に対する遅延時間の変化特性に相関があるように構成することができる。本実施の形態では、温度変化に対する遅延時間の変化特性に相関があるとは、少なくとも、温度変化に対する遅延時間の変化（増減）の極性が同じであること、或いは、更に、その際の変化の傾きが同等であることを示すものとする。例えば、半導体ベンダから提供される同一のライブラリに属するセルを用いて、出力バッファ１１２，１５２，１６２を作製することによって、このような遅延温度特性を実現することができる。
【００６２】
図６の構成によれば、ＰＬＬ回路３００のリファレンス入力（クロックＣＬＫＭ−ｋ）について、タイミングマージン試験信号Ｓｐ及びデータ信号ＳＤと同様に、送信回路１００の外部に一旦出力した後に、再び送信回路１００に入力してＰＬＬ回路３００（位相検出器３３０）にフィードバックすることができる。
【００６３】
更に、ＰＬＬ回路３００のリファレンス入力（クロックＣＬＫＭ−ｋ）が経由する出力バッファ１５２が、タイミングマージン試験信号Ｓｐ及びデータ信号ＳＤが経由する出力バッファ１１２及び１６２と、遅延温度特性に相関を有している。これにより、送信回路１００で発生する遅延の支配的要因となる出力バッファでの遅延が温度変化に依存して変動した場合にも、当該温度変動をＰＬＬによって吸収することが可能となる。
【００６４】
実施の形態３．
実施の形態１又は２に係る通信インタフェース回路での位相制御回路１５０における位相シフト量制御の詳細について説明する。
【００６５】
図７は、実施の形態３に係る通信インタフェース回路における送信クロック信号の位相シフト量の制御処理を説明するフローチャートである。図７に示された制御処理は、掃引クロック信号ＣＬＫ−Ｐの位相を３６０［ｄｅｇ］掃引し、最適位相シフト量Ｐｓｈ＊を更新する毎に実行することが可能である。
【００６６】
図７を参照して、位相制御回路１５０は、ステップ（以下、単に「Ｓ」と表記する）１１０において、現在の位相変動状況でのタイミングマージン確認試験によって得られた最適位相シフト量Ｐｓｈ＊の最新値を取得すると、Ｓ１２０によって、位相選択回路３５３が現在選択している位相シフト量Ｐｓｈと、当該最適位相シフト量Ｐｓｈ＊とを比較する。図３の構成例では、位相選択回路３５３が多相クロックに選択に現時点で用いている最適カウント値ｉ＊（現在選択している位相シフト量Ｐｓｈに対応）と、タイミングマージン確認試験に基づいて新たに算出された最新の最適カウント値ｉ＊（最新の最適位相シフト量Ｐｓｈ＊に相当）とが比較されることになる。
【００６７】
位相制御回路１５０は、最適位相シフト量Ｐｓｈ＊と、現在の位相シフト量Ｐｓｈとが一致する場合（Ｓ１２０のＹＥＳ判定時）には、Ｓ１３０により、現在の位相シフト量Ｐｓｈを維持する。これにより、位相選択回路３５３による多相クロックの選択は維持される。
【００６８】
位相制御回路１５０は、最適位相シフト量Ｐｓｈ＊と、現在の位相シフト量Ｐｓｈとが一致しない場合（Ｓ１２０のＮＯ判定時）には、Ｓ１４０により、最適位相シフト量Ｐｓｈ＊及び現在の位相シフト量Ｐｓｈの差の極性を判定する。更に、位相制御回路１５０は、最適位相シフト量Ｐｓｈ＊及び現在の位相シフト量Ｐｓｈの位相差を減少させるためには、現在の位相シフト量Ｐｓｈをプラス方向及びマイナス方向のいずれに変化させるべきかを、Ｓ１４０〜Ｓ１４５によって判定する。
【００６９】
位相制御回路１５０は、Ｐｓｈ＊＞Ｐｓｈの場合（Ｓ１４０のＹＥＳ判定時）には、Ｓ１４１により、プラス方向の位相差パラメータΔＰｓｈ＋＝Ｐｓｈ＊−Ｐｈと演算するとともに、Ｓ１４２により、マイナス方向の位相差パラメータΔＰｓｈ−＝Ｐｓｈ＋３６０［ｄｅｇ］−Ｐｓｈ＊と演算する。
【００７０】
これに対して、位相制御回路１５０は、Ｐｓｈ＊＜Ｐｓｈの場合（Ｓ１４０のＮＯ判定時）には、Ｐｓｈ＊＞Ｐｓｈの場合とは逆に、位相差パラメータΔＰｓｈ＋及び位相差パラメータΔＰｓｈ−を演算する。具体的には、Ｓ１４３により、プラス方向の位相差パラメータΔＰｓｈ＋＝Ｐｓｈ＊＋３６０［ｄｅｇ］−Ｐｓｈと演算するとともに、Ｓ１４４により、マイナス方向の位相差パラメータΔＰｓｈ−＝Ｐｓｈ−Ｐｓｈ＊と演算する。
【００７１】
位相制御回路１５０は、Ｓ１４５により、Ｓ１４１〜Ｓ１４４で演算された位相差パラメータΔＰｓｈ＋及び位相差パラメータΔＰｓｈ−を比較する。ΔＰｓｈ＋＜ΔＰｓｈ−のとき（Ｓ１４５のＹＥＳ判定時）には、プラス方向の位相差の方が小さいため、Ｓ１５０により、位相シフト量Ｐｓｈが＋１ステップ変化される。これにより、位相選択回路３５３による多相クロックの選択は、位相シフト量が増加する方向に１つシフトされる。例えば、図３の構成例において、位相選択回路３５３は、クロックＣＬＫＭ−ｍ（ｍ：２〜（Ｊ−１）の整数）からクロックＣＬＫＭ−（ｍ＋１）に、送信クロック信号ＣＬＫ−Ｄの選択を切り替える。
【００７２】
これに対して、ΔＰｓｈ＋＞ΔＰｓｈ−のとき（Ｓ１４５のＮＯ判定時）には、マイナス方向の位相差の方が小さいため、Ｓ１６０により、位相シフト量Ｐｓｈが−１ステップ変化される。これにより、位相選択回路３５３による多相クロックの選択は、位相シフト量が減少する方向に１つシフトされる。例えば、図３の構成例において、位相選択回路３５３は、クロックＣＬＫＭ−ｍ（ｍ：２〜（Ｊ−１）の整数）からクロックＣＬＫＭ−（ｍ−１）に、送信クロック信号ＣＬＫ−Ｄの選択を切り替える。
【００７３】
最適位相シフト量Ｐｓｈ＊及び現在の位相シフト量Ｐｓｈの単純な比較処理ではなく、Ｓ１４１］からＳ１４５での判定処理をすることにより、最適位相シフト量Ｐｓｈ＊及び現在の位相シフト量Ｐｓｈが０［ｄｅｇ］（又は、３６０［ｄｅｇ］）を挟んで存在している場合でも、位相シフト量の増減を適切に調整することができる。
【００７４】
このように、実施の形態３に係る通信インタフェース回路では、図３の構成例において、位相シフト量は、３６０／Ｊ［ｄｅｇ］をステップ単位として制御され、位相シフト量は最適位相シフト量に対して３６０／Ｊ［ｄｅｇ］ずつ（即ち、１ステップ刻みで）近付けられる。この結果、位相変動に対応したタイミングマージン確保のためのクロック位相制御において、位相の急激な変動によって送信クロック信号ＣＬＫ−Ｄのグリッジ発生、及び、データ送信回路２２０内のセットアップ・ホールド違反によるデータ化けを防止することが可能となる。
【００７５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７６】
５  発振器、１０  通信インタフェース回路、１００  送信回路、１０１，１０２  信号経路、１０４，１５４  入力バッファ、１１０  タイミングマージン試験信号発生器、１１２，１５２，１６２  出力バッファ、１４０  位相掃引回路、１５０  位相制御回路、１６０  データ送信回路、２００  受信回路、２１０  タイミングマージン試験回路、２２０  データ受信回路、３００  ＰＬＬ回路、３１０  電圧制御発振器、３１１  インバータ、３１５  可変電流源、３３０  位相検出器、３４０  ループフィルタ、３５１〜３５３  位相選択回路、３６０  カウンタ、３７０  制御回路、ＣＬＫ  クロック、ＣＬＫ−Ｄ  送信クロック信号、ＣＬＫ−Ｐ  掃引クロック信号、ＣＬＫ−ＲＸ  受信クロック信号、ＣＬＫＭ−ｊ  多相クロック、ＣＬＫＭ−ｋ  リファレンスクロック（ＰＬＬ回路）、Ｐｓｈ  位相シフト量、Ｐｓｈ＊  最適位相シフト量、ＳＤ  データ信号、Ｓｆ  タイミングマージン判定結果信号、Ｓｐ  タイミングマージン試験信号、Ｖｌｐ  制御電圧（ＰＬＬ回路）、ｉ  カウント値、ｉ＊  最適カウント値。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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