(57)【要約】      （修正有）【課題】グローバル電子シャッタ動作を行う場合に生じうる画質の劣化を抑制することが可能な固体撮像装置を提供する。【解決手段】光電変換部から電荷蓄積部に電荷を転送する第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１（ｎ）と、この駆動線の両側に配置されたゲート駆動線ｐＯＦＧ（ｎ）、ｐＴＸ２（ｎ）との配線距離の合計が、第１の転送トランジスタ以外のゲート駆動線と、このゲート駆動線の両側に配置されたゲート駆動線との配線距離の合計よりも大きくなるように配する。第１の転送トランジスタのゲート駆動線の寄生容量を低減して伝搬遅延を減らす。【選択図】図７
2020145705.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、該光電変換部の電荷を転送する第１の転送トランジスタと、該第１の転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、該電荷蓄積部から電荷を転送する第２の転送トランジスタと、該第２の転送トランジスタにより転送された電荷を蓄積するＦＤと、該ＦＤの電位をリセットするリセットトランジスタと、を有する画素が行列状に複数配置された撮像領域を有する固体撮像装置であって、
前記第１の転送トランジスタと、前記第２の転送トランジスタと、前記リセットトランジスタとを含む画素トランジスタのゲートを駆動する複数の画素トランジスタのゲート駆動線が、前記画素の行方向に延在するように、同一の配線層に設けられ、
前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記画素トランジスタのゲート駆動線のうち、前記第１の転送トランジスタのゲート駆動線が前記光電変換部に対して近接するように配されており、
前記第１の転送トランジスタのゲート駆動線と前記第２の転送トランジスタのゲート駆動線とは、近接して配されていないことを特徴とする固体撮像装置。
【請求項２】
前記固体撮像装置は、表面照射型であることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項１から３のいずれかに記載の固体撮像装置。
【請求項５】
前記画素トランジスタとして前記光電変換部に蓄積された電荷を排出するオーバーフロートランジスタを更に有し、
前記オーバーフロートランジスタのゲート駆動線は、前記画素の行方向に延在するように前記画素トランジスタのゲート駆動線と同一の配線層に設けられ、
前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記オーバーフロートランジスタのゲート駆動線が前記光電変換部に対して近接するように配されていることを特徴とする請求項１から３のいずれかに記載の固体撮像装置。
【請求項６】
前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線とは近接して配されていないことを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項５または６に記載の固体撮像装置。
【請求項８】
前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項５から７のいずれかに記載の固体撮像装置。
【請求項９】
前記オーバーフロートランジスタのゲート駆動線と前記第２の転送トランジスタのゲート駆動線とは近接して配されていないことを特徴とする請求項５から８のいずれかに記載の固体撮像装置。
【請求項１０】
光電変換部と、該光電変換部の電荷を転送する第１の転送トランジスタと、該第１の転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、該電荷蓄積部から電荷を転送する第２の転送トランジスタと、該第２の転送トランジスタにより転送された電荷を蓄積するフローティングディフュージョンと、該フローティングディフュージョンの電位をリセットするリセットトランジスタと、を有する画素が行列状に複数配置された撮像領域を有する固体撮像装置であって、
前記第１の転送トランジスタと、前記第２の転送トランジスタと、前記リセットトランジスタとを含む画素トランジスタのゲート駆動線が、前記画素の行方向に延在するように、同一の配線層に設けられ、
前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記第１の転送トランジスタのゲート駆動線と、該第１の転送トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計が、前記第１の転送トランジスタ以外の前記画素トランジスタのゲート駆動線と、該第１の転送トランジスタ以外の画素トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計よりも大きくなるように配されていることを特徴とする固体撮像装置。
【請求項１１】
前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項１０に記載の固体撮像装置。
【請求項１２】
前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項１０または１１に記載の固体撮像装置。
【請求項１３】
前記画素トランジスタのゲート駆動線間における配線距離のうち、配線距離が最大となるのは、前記第１の転送トランジスタのゲート駆動線と前記第２の転送トランジスタのゲート駆動線との配線距離であることを特徴とする請求項１０から１２のいずれかに記載の固体撮像装置。
【請求項１４】
前記画素トランジスタとして前記光電変換部に蓄積された電荷を排出するオーバーフロートランジスタを更に有し、
前記オーバーフロートランジスタのゲート駆動線は、前記画素の行方向に延在するように前記画素トランジスタのゲート駆動線と同一の配線層に設けられ、
前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記第１の転送トランジスタのゲート駆動線と、該第１の転送トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計が、前記オーバーフロートランジスタのゲート駆動線と、該オーバーフロートランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計よりも大きくなるように配されていることを特徴とする請求項１０から１３のいずれかに記載の固体撮像装置。
【請求項１５】
前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項１４に記載の固体撮像装置。
【請求項１６】
前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項１４または１５に記載の固体撮像装置。
【請求項１７】
前記画素トランジスタのゲート駆動線間における配線距離のうち、配線距離が最大となるのは、前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との配線距離であることを特徴とする請求項１４から１６のいずれかに記載の固体撮像装置。
【請求項１８】
前記画素トランジスタのゲート駆動線は、前記電荷蓄積部の上部に配されていることを特徴とする請求項１から１７のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置の駆動線の配置に関する。
【背景技術】
【０００２】
近年、低消費電力や高速読み出しに適したＣＭＯＳイメージセンサを使用したデジタルビデオカメラやデジタルカメラなどの撮像装置が広く一般に普及している。光電変換部を含む画素が行及び列方向に複数配置されたＣＭＯＳイメージセンサにおいて、グローバル電子シャッタといわれる全画素で同時に露光開始と露光終了を電子的に制御する構成が提案されている（特許文献１）。
【０００３】
しかしながら、グローバル電子シャッタを採用した場合に生じる画質の劣化を抑制するためには、画素トランジスタの駆動線の配置まで考慮しなければならないことを本発明者らは見出した。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第１１／０４３４３２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、グローバル電子シャッタ動作を行う場合に生じうる画質の劣化を抑制することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る固体撮像装置は、光電変換部と、該光電変換部の電荷を転送する第１の転送トランジスタと、該第１の転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、該電荷蓄積部から電荷を転送する第２の転送トランジスタと、該第２の転送トランジスタにより転送された電荷を蓄積するフローティングディフュージョンと、該フローティングディフュージョンの電位をリセットするリセットトランジスタと、を有する画素が行列状に複数配置された撮像領域を有する固体撮像装置であって、前記第１の転送トランジスタと、前記第２の転送トランジスタと、前記リセットトランジスタとを含む画素トランジスタのゲート駆動線が、前記画素の行方向に延在するように、同一の配線層に設けられ、前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記第１の転送トランジスタのゲート駆動線と、該第１の転送トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計が、前記第１の転送トランジスタ以外の前記画素トランジスタのゲート駆動線と、該第１の転送トランジスタ以外の画素トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計よりも大きくなるように配されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、グローバル電子シャッタ動作を行う場合に生じうる画質の劣化を抑制することが可能な固体撮像装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態１における画素平面図
【図２】本発明の実施形態１における画素断面図
【図３】本発明の実施形態１における画素回路図
【図４】本発明の実施形態１における駆動タイミング図
【図５】本発明の実施形態２における画素平面図
【図６】本発明の実施形態２、３、４における画素断面図
【図７】本発明の実施形態２、３、４における画素回路図
【図８】本発明の実施形態２、３、４における駆動タイミング図
【図９】本発明の実施形態３における画素平面図
【図１０】本発明の実施形態４における画素平面図
【図１１】本発明の実施形態１に係る駆動配線の配置例に関する模式図
【図１２】配線距離の説明図
【図１３】本発明の実施形態２に係る駆動配線の配置例に関する模式図
【図１４】本発明の実施形態３に係る駆動配線の配置例に関する模式図
【発明を実施するための形態】
【０００９】
〔実施形態１〕
本発明の実施形態１について、図１から図４および図１１を用いて説明する。図１は３×３の行列状に複数配置された画素の平面図である。図２は図１中のＡ点からＢ点に沿った部分の画素断面図である。図３は図１に対応した３行３列分の画素の等価回路図である。図４は本実施形態の固体撮像装置を動作させるための駆動タイミング図である。同一の部材については各図で同様の符号を付している。以下では、信号電荷として電子を用いる構成を例示するが、信号電荷として正孔を用いることも可能である。正孔を信号電荷として用いる場合には、信号電荷が電子の場合に対して各半導体領域の導電型を逆の導電型にすればよい。
【００１０】
図３において、画素Ｐ１には、光電変換部１の電荷を転送する第１の転送トランジスタ１４、第１の転送トランジスタ１４により転送された電荷を蓄積する電荷蓄積部３が設けられている。また、電荷蓄積部３から電荷を転送する第２の転送トランジスタ１５が設けられている。さらに、第２の転送トランジスタ１５により転送された電荷を蓄積するフローティングディフュージョン６（以下、「ＦＤ６」という。）、ＦＤ６の電位をリセットするリセットトランジスタ１６、ソースフォロワトランジスタ１７、行選択トランジスタ１８が設けられている。
【００１１】
各画素Ｐ１は画素出力部２２を介して垂直出力線Ｖｏｕｔに接続されている。符号２０は電源であり、符号２１は接地である。本実施形態では、光電変換部１からの電荷排出は埋め込み層９を介して半導体基板７へ行う、Ｖｅｒｔｉｃａｌ  Ｏｖｅｒｆｌｏｗ  Ｄｒａｉｎ（以下ＶＯＦＤ）と呼ばれる構成をとっている。
【００１２】
図２は、図１中のＡ点からＢ点に沿った部分の画素断面図である。ｎ型の半導体基板７の上に、ｐ型の埋め込み層９とｐ型のウエル８が設けられている。ｎ型とｐ型からなる光電変換部１の上には表面保護層２が設けられており、いわゆる埋め込み型フォトダイオードが構成されている。ｎ型の電荷蓄積部３の上にはｐ型の表面保護層４が設けられている。
【００１３】
また、電荷蓄積部３の下部には、ｐ型の空乏化抑制部５が設けられており、空乏化抑制部５は、ウエル８よりも高濃度の半導体からなる。
【００１４】
第１の転送トランジスタ１４のゲートであるＴＸ１に第１の転送トランジスタ１４がオンするパルスが供給されることにより、光電変換部１の電荷が電荷蓄積部３に転送される。
【００１５】
そして、第２の転送トランジスタ１５のゲートであるＴＸ２に、第２の転送トランジスタ１５がオンするパルスが供給されることにより、電荷蓄積部３に蓄積されていた電荷がＦＤ６に転送される。
【００１６】
次に、図３および図４を用いて本実施形態に係る固体撮像装置の動作について説明する。図４においてローレベル（以下、Ｌレベル）で各トランジスタが非導通状態となり、ハイレベル（以下、Ｈレベル）で各トランジスタが導通状態となる。
【００１７】
図３および図４において、ｐＴＸ１（ｎ）は第ｎ行目の第１の転送トランジスタ１４のゲート駆動線、ｐＴＸ２（ｎ）は第ｎ行目の第２の転送トランジスタ１５のゲート駆動線である。また、ｐＲＥＬ（ｎ）は第ｎ行目のリセットトランジスタ１６のゲート駆動線、ｐＳＥＬ（ｎ）は第ｎ行目の行選択トランジスタ１８のゲート駆動線である。各ゲート駆動線の名称の後に記載されている括弧書は画素の行数を意味する。
【００１８】
図４の時刻ｔ０において、基板電位のレベルをＬレベルにすることにより、ＶＯＦＤがオフされ、光電変換部１において光電変換された電子の蓄積が開始される。
【００１９】
次に、時刻ｔ１において、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１（ｎ−１）、ｐＴＸ１（ｎ）、ｐＴＸ１（ｎ＋１）のレベルをＨレベルにし、第１の転送トランジスタ１４をオンさせることで、電荷蓄積部３へ電子を転送する。所定の時間が経過した後に、第１の転送トランジスタ１４をオフにすることで、電荷蓄積部３への電子の転送を終了する。
【００２０】
本実施形態では電荷蓄積部３を有するため、全画素の光電変換部１の信号電荷を同時に電荷蓄積部３へと転送することができる。これにより、全画素で同時に露光開始と露光終了を電子スイッチで制御するグローバル電子シャッタの動作を実現できる。
【００２１】
次に、時刻ｔ２において、基板電位のレベルをＨレベルにすることで、光電変換部１と半導体基板７との間をパンチスルーさせ、半導体基板７へ電荷を排出させる。
【００２２】
時刻ｔ０においてＶＯＦＤをオフしてから、時刻ｔ１において第１の転送トランジスタ１４をオンさせるまでの期間を適宜設定することで、任意の蓄積時間の画像を得られる。
【００２３】
時刻ｔ０と時刻ｔ１との間で間欠的に、第１の転送トランジスタを複数回オンさせてもよい。複数回オンさせることで、転送動作１回あたりで扱う信号電荷が少なくなり、転送動作を容易にすることができる。複数回オンさせる場合は、時刻ｔ１は上記複数回のオン動作のうち最後のオンの時刻となる。
【００２４】
次に、時刻ｔ３、ｔ４、ｔ５において第２の転送トランジスタ１５のゲート駆動線ｐＴＸ２のレベルを行順次でＨレベルにして、第２の転送トランジスタ１５をオンさせる。これにより、電荷蓄積部３からＦＤ６への信号電荷の転送が行われる。
【００２５】
ＦＤ６以降の信号の転送方法は従来のＣＭＯＳイメージセンサの方法を適用できる。すなわち、ソースフォロワトランジスタ１７、行選択トランジスタ１８、画素出力部２２を介して、垂直信号線に信号が出力される。第２の転送トランジスタ１５をオンする前にノイズ成分の信号を垂直信号線に出力させてもよい。図３においては、行選択トランジスタ１８を設けているが、省かれた構成を採用してもよい。
【００２６】
ここで各ゲート駆動線は、図４に示す各駆動パルスを伝達させるため、導電体により構成されており、導電体と導電体との間には、寄生容量が形成される。この寄生容量と、導電体の持つ電気抵抗とにより、導電体中を伝達する各駆動パルスには伝搬遅延が生じる。固体撮像装置の画素数が増大するほど、撮像領域が拡大するため、撮像領域内で伝搬遅延が小さい箇所と大きい箇所とが生じることとなる。この結果、撮像領域内で画素トランジスタの各ゲートへ入力される駆動パルスの動作タイミングがずれ、画像信号が光電変換部１にて蓄積されるタイミングにずれが生じる。この結果、画質に劣化が生じる場合がある。
【００２７】
グローバル電子シャッタではない従来の行順次のシャッタ方式においては、画面内での蓄積タイミングのずれの方が相対的に大きく、蓄積タイミングの画面内でのずれは、画質において大きな問題とはならなかった。しかし、グローバル電子シャッタでは、行毎の蓄積タイミングのずれが生じにくいため、伝搬遅延により生じる蓄積タイミングのずれに起因した画質の劣化が撮像領域内で目立つようになる。特に、蓄積タイミングのずれは、蓄積時間が短いほど、蓄積時間に対するずれの割合が大きくなるため、ずれが目立ちやすくなり、蓄積時間を短くできない要因の１つともなり得る。
【００２８】
グローバル電子シャッタにおける蓄積タイミングは、上述のとおり第１の転送トランジスタ１４により制御される。したがって、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１の寄生容量を低減し、伝搬遅延を小さくすることで、撮像領域内における蓄積タイミングのずれを小さくすることができる。このような寄生容量の影響は、複数の画素トランジスタのゲート駆動線が同一配線層内に設けられており、各ゲート駆動線が近接して配されている場合に顕著に生じる課題である。
【００２９】
（ｐＴＸ１の配置）
次に、図１を用いて、ゲート駆動線ｐＴＸ１の寄生容量を低減させるための、画素トランジスタの駆動線の配置について説明する。
【００３０】
図１には、光電変換部１等を構成する半導体領域、画素トランジスタのゲート電極、各半導体領域および各画素トランジスタのゲート電極等を電気的に接続する配線等が示されている。固体撮像装置においては、画素トランジスタの駆動線以外にも、電源線、接地電源線、垂直出力線などの配線が、複数層からなる配線層に適宜配置される。図１に示した画素トランジスタの駆動線は、同一の配線層に配されていることを示している。例えば、三層構成の配線層であれば、図１に示した画素トランジスタの駆動線は二層目の配線層に配される。
【００３１】
図１では、第１の転送トランジスタ１４、第２の転送トランジスタ１５、リセットトランジスタ１６のゲート駆動線等が、撮像領域の行方向に延在するように、電荷蓄積部３の上に設けられている。また、これらのゲート駆動線は周期的な配置パターンで設けられている。
【００３２】
ゲート駆動線ｐＴＸ１（ｎ）の近傍にはリセットトランジスタ１６のゲート駆動線ｐＲＥＳ（ｎ）のみを配置しており、第２の転送トランジスタ１５のゲート駆動線ｐＴＸ２（ｎ＋１）は遠くに配置されている。このような配置によれば、ｐＴＸ１（ｎ）は、ｐＴＸ１（ｎ）の両側に画素トランジスタのゲート駆動線が近接して配置されている場合に比べて、寄生容量を低減することが可能となる。
【００３３】
図１１は、図１に示した駆動配線の配置を模式的に示した図である。各駆動配線間の距離はＤｘで表記している。
【００３４】
ここで、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、第１の転送トランジスタのゲート駆動線と、第１の転送トランジスタのゲート駆動線の両側に配置された画素トランジスタのゲート駆動線との配線距離の合計をＤＴＸ１Ｔｏｔａｌとする。
【００３５】
同様に、第１の転送トランジスタ以外の画素トランジスタのゲート駆動線と、このゲート駆動線の両側に配置された画素トランジスタのゲート駆動線との配線距離の合計を以下のようにする。すなわち、第２の転送トランジスタに関しては、ＤＴＸ２Ｔｏｔａｌ、リセットトランジスタに関しては、ＤＲＥＳＴｏｔａｌ、行選択トランジスタに関しては、ＤＳＥＬＴｏｔａｌとする。
【００３６】
この場合、ＤＴＸ１Ｔｏｔａｌは、ＤＴＸ２Ｔｏｔａｌ、ＤＲＥＳＴｏｔａｌ、ＤＳＥＬＴｏｔａｌ、のいずれかよりも大きい値となる。
【００３７】
図１１において、ｎ−１行、ｎ行、ｎ＋１行の駆動配線の間隔をＤ１からＤ１１とする。
【００３８】
ここで、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、ＤＴＸ１Ｔｏｔａｌは、Ｄ１＋Ｄ３＋Ｄ６＋Ｄ８＋Ｄ９である。他方、ＤＲＥＳＴｏｔａｌは、Ｄ１＋Ｄ２＋Ｄ７＋Ｄ８＋Ｄ９＋Ｄ１０である。また、ＤＳＥＬＴｏｔａｌは、Ｄ２＋Ｄ４＋Ｄ５＋Ｄ７＋Ｄ１０＋Ｄ１１である。
【００３９】
Ｄ３とＤ６は、他の配線間の間隔よりも例えば３倍以上も大きいため、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１Ｔｏｔａｌは、ＤＲＥＳＴｏｔａｌおよびＤＳＥＬＴｏｔａｌよりも大きい値となっている。なお、本願明細書において、駆動配線間の配線距離とは、図１２に示すように、例えば、ｐＴＸ１（ｎ）の端部とｐＲＥＳ（ｎ）の端部との距離で定義される。
【００４０】
以上説明した構成によれば、ゲート駆動線ｐＴＸ１に生じる寄生容量を低減し、伝搬遅延を小さくすることで蓄積タイミングのずれを小さくすることができる。
【００４１】
また、上記説明した駆動線の配置に関しては、表面照射型（ＦＳＩ：Ｆｒｏｎｔ  Ｓｉｄｅ  Ｉｌｌｕｍｉｎａｔｉｏｎ）のみならず、裏面照射型（ＢＳＩ：Ｂｒｏｎｔ  Ｓｉｄｅ  Ｉｌｌｕｍｉｎａｔｉｏｎ）にも適用することが可能である。すなわち、裏面照射型であっても、画素の各行に対応して各画素トランジスタの駆動線を配置することが想定されるため、その場合に上記説明した駆動線の配置例を適宜採用することができる。
【００４２】
ところで、図１では表面照射型の画素平面図を示しており、表面照射型では、各画素トランジスタの各駆動線は光電変換部が形成されていない領域に配されるのが一般的である。たとえば、図１では、電荷蓄積部の上部に各画素トランジスタのゲート駆動線が配されている。したがって、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１の寄生容量を低減する目的で、駆動線のレイアウトを考えると、画素トランジスタのゲート駆動線のうち、ゲート駆動線ｐＴＸ１は、光電変換部１に近接して配置されることになる。この結果、ゲート駆動線ｐＴＸ１は、駆動線領域の端部に配置され、ゲート駆動線ｐＴＸ１は、駆動線領域において片側にのみ導電体が配置された構成となる。
【００４３】
（ｐＴＸ１とｐＴＸ２の配置）
本実施形態においては、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とを近接させない構成としている。ここで、「近接させない」とは、ｐＴＸ１の両側のいずれにもｐＴＸ２が配置されていないことをいう。あるいは、ｐＴＸ１の片側にｐＴＸ２が配置されていた場合でも、ｐＴＸ１とｐＴＸ２との距離が、ｐＴＸ１の他方の片側に配置されている駆動線との距離よりも、例えば３倍以上離れていることをいう。
【００４４】
ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とを近接させた場合の問題を以下に示す。
【００４５】
ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とが容量結合していると、ゲート駆動線ｐＴＸ１のレベルを変更するタイミングで、ゲート駆動線ｐＴＸ２の電位にも変動が生じる。例えば、図４に示した時刻ｔ１において、ゲート駆動線ｐＴＸ２のレベルは本来Ｌレベルとなっているが、ゲート駆動線ｐＴＸ１をＬレベルからＨレベルの方向に変化させると、ゲート駆動線ＴＸ２の電位もＬレベルからＨレベルの方向へ変動する。これにより、電荷蓄積部３からＦＤ６へのポテンシャル障壁が低下するため、電荷蓄積部３の飽和信号量が低下することとなる。この電位変動の影響は、撮像領域内の寄生容量のばらつきにより変化するため、電荷蓄積部３の飽和信号量が撮像領域内でばらつく要因となってしまう。この現象は、ゲート駆動線ｐＴＸ１の動作を時刻ｔ０から時刻ｔ１の間で間欠的に複数回行う場合にはより顕著となる。
【００４６】
ところで、例えばＮＭＯＳである第２の転送トランジスタ１５がオフの期間中に、ゲート駆動線ＴＸ２を負の電位に設定する場合がある。これにより、チャネル部分にホールを励起することができるため、電子が発生したとしても、電子とホールとの再結合によって暗電流を抑制することができる。この際に、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２が容量結合していると、ゲート駆動線ｐＴＸ１のレベルをＬレベルからＨレベルにするタイミングで、ゲート駆動線ｐＴＸ２の電位が高くなる方向に変動し、ホールの励起が不十分となりうる。この結果、暗電流の抑制が不十分になる可能性もある。
【００４７】
そこで、本実施形態では、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とを近接させないように配置されている。特に、図１および図１１では、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、画素トランジスタのゲート駆動線間における配線距離のうち、配線距離が最大となるのは、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２との配線距離となっている。
【００４８】
ところで、図４から理解されるように、第１の転送トランジスタをオンするタイミングでは、リセットトランジスタもオンになっており、ＬレベルからＨレベルになる方向にリセットトランジスタの電位変動が生じたとしても影響が生じにくい。そのため、ゲート駆動線ｐＲＥＳを、ゲート駆動線ｐＴＸ１に近接して配置することが可能である。
【００４９】
また、ゲート駆動線ｐＲＥＳの代わりに、ゲート駆動線ｐＳＥＬをゲート駆動線ｐＴＸ１に近接して配置することも可能である。第１の転送トランジスタをオンするタイミングで、行選択トランジスタがオフであったとしても、定電流源がオフであれば、信号電荷の転送経路がなく、撮像領域内での信号のばらつきを生じさせないからである。
【００５０】
さらに、ゲート駆動線ｐＲＥＳの代わりに、電源線や接地線をゲート駆動線ｐＴＸ１に近接して配置して、電位変動を抑制することも可能である。電源線や接地線は信号電荷の転送経路とは直接関係がなく、撮像領域内での信号ばらつきを生じさせないからである。
【００５１】
本実施形態においては、ＦＤ６を各画素で個別に有する構成において説明を行ったが、複数の画素でＦＤ６を共有する画素の構成を採用してもよい。この場合でも第１の転送トランジスタのゲート駆動線ｐＴＸ１を上記のように配置することで、同様の効果を得ることができる。また、複数画素でＦＤ６を共有することで、駆動線の本数を減らすことも可能であるため、より第１の転送トランジスタのゲート駆動線ｐＴＸ１を他の駆動線から遠ざけることができ、寄生容量を低減することも可能である。
【００５２】
〔実施形態２〕
本発明の実施形態２について、図５から図８および図１３を用いて説明する。先の実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。図５は本実施形態の固体撮像装置の３行３列分の画素平面図である。図６は図５中のＣ点からＤ点に沿った部分の画素断面図である。図７は図５に対応した３行３列分の画素の等価回路図である。図８は本実施形態の固体撮像装置を動作させるための駆動タイミング図である。  
【００５３】
ＶＯＦＤの構成を採用せず、別途オーバーフロートランジスタが設けられていることが実施形態１と異なる点である。すなわち、図６および図７に示すように、オーバーフロートランジスタ１９が設けられ、オーバーフロートランジスタのゲートＯＦＧがオンされることにより、プラグ１２を通じて、電源２０に電荷が転送される構成となっている。
【００５４】
図８にタイミングチャートを示す。時刻ｔ０において、オーバーフロートランジスタ１９のゲート駆動線ｐＯＦＧのレベルをＬレベルにすることで、オーバーフロートランジスタ１９をオフする。
【００５５】
次に、時刻ｔ１において、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１のレベルをＨレベルにし、第１の転送トランジスタ１４をオンさせることで、電荷蓄積部３へ電子を転送する。所定の時間が経過した後に、第１の転送トランジスタ１４をオフにすることで、電荷蓄積部３への電子の転送を終了する。
【００５６】
次に、時刻ｔ２において、ゲート駆動線ｐＯＦＧのレベルをＨレベルにすることで、オーバーフロートランジスタ１９をオンさせる。これにより、光電変換部１からオーバーフロードレインである電源２０へ電荷を排出させることができる。
【００５７】
時刻ｔ０においてゲート駆動線ｐＯＦＧのレベルをＬレベルにしてから、時刻ｔ１において第１の転送トランジスタ１４をオン動作させるまでの期間を適宜設定することで、任意の蓄積時間の画像を得ることができる。
【００５８】
図１３は、図５に示した駆動配線の配置を模式的に示した図である。ｎ−１行、ｎ行、ｎ＋１行の駆動配線の間隔をＤ１からＤ１２とする。なお、ｐＯＦＧ（ｎ−２）はｎ−２行目の画素に対応する駆動配線であるため、ｐＯＦＧ（ｎ−２）と隣り合う駆動線との間隔は、考慮に入れない。また、不図示であるが、ｐＯＦＧ（ｎ＋１）も、ｐＲＥＳ（ｎ＋２）およびｐＳＥＬ（ｎ＋２）の間に配置されているため、考慮にいれない。
【００５９】
ここで、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１Ｔｏｔａｌは、Ｄ１＋Ｄ３＋Ｄ８＋Ｄ１０＋Ｄ１１である。他方、ＤＲＥＳＴｏｔａｌは、Ｄ１＋Ｄ２＋Ｄ９＋Ｄ１０＋Ｄ１１である。また、ＤＳＥＬＴｏｔａｌは、Ｄ４＋Ｄ５＋Ｄ６＋Ｄ７＋Ｄ１２である。さらにＤＯＦＧＴｏｔａｌは、Ｄ２＋Ｄ４＋Ｄ７＋Ｄ９である。
【００６０】
Ｄ３とＤ８は、他の配線間の間隔よりも例えば３倍以上も大きいため、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１Ｔｏｔａｌは、ＤＲＥＳＴｏｔａｌ、ＤＳＥＬＴｏｔａｌ、ＤＯＦＧＴｏｔａｌよりも大きい値となる。このような構成によれば、ゲート駆動線ｐＴＸ１に生じる寄生容量を低減し、伝搬遅延を小さくすることで蓄積タイミングのずれを小さくすることができる。
【００６１】
また、このような配線配置は、ｐＴＸ１とｐＴＸ２とを近接させないで配置されていると表現することも可能である。さらに、ｎ−１行、ｎ行、ｎ＋１行において、ｐＴＸ１とｐＴＸ２の距離は、画素トランジスタのゲート駆動線間における配線距離のうち、最大の配線距離と表現することも可能である。
【００６２】
（ｐＴＸ１とｐＯＦＧの配置）
また、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＯＦＧが容量結合している場合にも課題が生じうる。すなわち、図８の時刻ｔ１において、ゲート駆動線ｐＴＸ１のレベルをＬレベルからＨレベルにするタイミングでは、ゲート駆動線ｐＯＦＧのレベルはＬレベルとなっている。しかし、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＯＦＧが容量結合している場合には、時刻ｔ１において、ＬレベルからＨレベルになる方向にゲート駆動線ｐＯＦＧの電位に変動が生じる。これにより、光電変換部１からオーバーフロードレインである電源２０へのポテンシャル障壁が低下し、光電変換部１から電源２０に電子が転送されて光電変換部１の飽和信号量が減少する可能性があり、撮像領域内でのばらつきの原因となる。  
【００６３】
したがって、図５および図１３に示すように、本実施形態では、同一の駆動配線領域において、ゲート駆動線ＴＸ１とゲート駆動線ＯＦＧを近接させないように、両駆動線間に駆動線ｐＲＥＳが設けられている。
【００６４】
ところで、本実施形態では、オーバーフロートランジスタを採用し、実施形態１ではＶＯＦＤの構成を採用する。長波長側の感度を高める目的で深さが深い光電変換部１を採用すると、ＶＯＦＤでは電荷排出が困難となる。しかし、このような場合であっても、オーバーフロートランジスタを採用すれば、電荷排出を行うことができる。また、ＶＯＦＤでは、光電変換部１と半導体基板７とをパンチスルーさせるために埋め込み層９をある程度低濃度にしておく必要がある。これに対して、オーバーフロートランジスタを採用すれば、埋め込み層９を高濃度にすることも可能である。これにより、光電変換部１の感度向上や、電荷蓄積部３への転送効率向上を図ることが可能となる。
【００６５】
他方、ＶＯＦＤの構成を取ることでオーバーフロートランジスタのゲートＯＦＧとゲート駆動線ｐＯＦＧがなくなるため、空いた領域を他の構成要素に振り分けることも可能となる。たとえば、光電変換部１の大きさを維持したままで、各駆動線が配置されている間隔を拡げることができ、第１の転送トランジスタのゲート駆動線ｐＴＸ１の寄生容量を実施形態１よりもさらに低減させることができる。また、光電変換部１の面積を増加させることで、光電変換部１の飽和電荷量を増大させたり、感度を高めたりすることができる。
【００６６】
〔実施形態３〕
本発明の実施形態３について、図６、図７、図９、図１４を用いて説明する。上記実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。
【００６７】
図９は本実施形態の固体撮像装置の３行３列分の画素平面図である。実施形態２と異なる点は、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２が設けられている位置である。
【００６８】
図９において、画素トランジスタのゲート駆動線間における配線距離のうち配線距離が最大となるのは、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＯＦＧとの配線距離となっている。このような配置とすることにより、ゲート駆動線ｐＴＸ１と他のゲート駆動線との寄生容量のみならず、ゲート駆動線ｐＯＦＧと他のゲート駆動線との寄生容量を低減することが可能である。
【００６９】
グローバル電子シャッタにおける蓄積タイミングは、上述のとおりオーバーフロートランジスタ１９のゲートＯＦＧへの駆動パルスの入力によっても制御される。したがって、オーバーフロートランジスタ１９のゲート駆動線ｐＯＦＧの寄生容量を低減し、伝搬遅延を小さくすることで、蓄積タイミングのずれを小さくすることができる。
【００７０】
本実施形態においては、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２とを近接させない構成としている。仮にこれらを近接して配置した場合、電荷蓄積部３の飽和信号量を減少させ、撮像領域内で電荷蓄積部３の飽和信号量をばらつかせる要因となる。
【００７１】
また、ＮＭＯＳである第２の転送トランジスタ１５のゲート駆動線ＴＸ２がオフの期間中に、ゲート駆動線ＴＸ２を負の電位に設定する場合がある。これにより、チャネル部分にホールを励起し、電子とホールとの再結合を生じさせ、暗電流を抑制することができる。この際に、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２が容量結合していると、ゲート駆動線ｐＯＦＧのレベルをＬレベルからＨレベルにするタイミングで、ゲート駆動線ＴＸ２の電位が高くなる方向に変動する。この結果、暗電流の抑制が不十分になる可能性もある。
【００７２】
そこで、同一の駆動配線領域において、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２との間にリセットトランジスタのゲート駆動線ｐＲＥＳを配置している。ゲート駆動線ｐＲＥＳの代わりに、行選択トランジスタのゲート駆動線ｐＳＥＬ、電源線、接地線、などを配置してもよい。
【００７３】
図１４は、図９に示した駆動配線の配置を模式的に示した図である。
【００７４】
ここで、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、ＤＴＸ１Ｔｏｔａｌは、Ｄ１＋Ｄ３＋Ｄ８＋Ｄ１０＋Ｄ１１＋Ｄ１３である。他方、ＤＲＥＳＴｏｔａｌは、Ｄ１＋Ｄ２＋Ｄ９＋Ｄ１０＋Ｄ１１＋Ｄ１２である。また、ＤＳＥＬＴｏｔａｌは、Ｄ４＋Ｄ５＋Ｄ６＋Ｄ７＋Ｄ１４である。さらに、ＤＴＸ２Ｔｏｔａｌは、Ｄ２＋Ｄ４＋Ｄ７＋Ｄ９＋Ｄ１２＋Ｄ１４である。
【００７５】
Ｄ３、Ｄ８、Ｄ１３は、他の配線間の間隔よりも例えば３倍以上も大きいため、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１Ｔｏｔａｌは、ＤＲＥＳＴｏｔａｌ、ＤＳＥＬＴｏｔａｌ、ＤＴＸ２Ｔｏｔａｌよりも大きい値となる。
【００７６】
また、上記の理由から、図１４においては、ｐＴＸ１とｐＯＦＧとは近接して配置されておらず、ｐＴＸ２とｐＯＦＧとは近接して配置されておらず、ｐＴＸ１とｐＴＸ２とは近接して配置されていない。
【００７７】
さらに、ｐＯＦＧが光電変換部１に対して近接するように配された構成となっている。  
【００７８】
加えて、上記のように、ｐＴＸ１とｐＯＦＧの配線距離は、画素トランジスタのゲート駆動線間における配線距離のうち、最大の配線距離とした構成となっている。
【００７９】
〔実施形態４〕
本発明の実施形態４について、図６から図８および図１０を用いて説明する。上記実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。
【００８０】
図１０は本実施形態の固体撮像装置の３行３列分の画素平面図である。実施形態２および３と異なる点は、ゲート駆動線ｐＯＦＧの配線幅とゲート駆動線ｐＴＸ１の配線幅が、他の駆動線の配線幅よりも広くなっていることである。また、各駆動配線の配置場所も適宜変更している。
【００８１】
導電体中を伝達する各駆動パルスの伝搬遅延は、寄生的な容量と導電体の持つ電気抵抗との積により表現される。したがって、電気抵抗を低減することで寄生容量を低減したのと同様の効果を得ることができる。すなわち、ゲート駆動線ｐＯＦＧの配線幅とゲート駆動線ｐＴＸ１の配線幅を広くすることで、伝搬遅延を小さくでき、蓄積タイミングのずれを小さくすることができる。
【００８２】
本実施形態においては、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ１の配線幅を共に広くしているが、どちらか一方のみを広くする構成としてもよい。また、いずれか一方をさらに広くする構成としてもよい。
【００８３】
配線幅を広く構成した場合、駆動線が配置されない配線開口部分の幅を低減するか、または配線開口部分の幅を維持した上で各駆動線の配置間隔を短くする必要がある。そのため、寄生容量の低減効果と電気抵抗の低減効果とを考慮して、効果の高い構成をとるのが好ましい。
【符号の説明】
【００８４】
１  光電変換部
３  電荷蓄積部
６  フローティングディフュージョン
９  埋め込み層
１４  第１の転送トランジスタ
１５  第２の転送トランジスタ
１６  リセットトランジスタ
１７  ソースフォロワトランジスタ
１８  行選択トランジスタ
１９  オーバーフロートランジスタ
【図１】
2020145705.tif 000003
【図２】
2020145705.tif 000004
【図３】
2020145705.tif 000005
【図４】
2020145705.tif 000006
【図５】
2020145705.tif 000007
【図６】
2020145705.tif 000008
【図７】
2020145705.tif 000009
【図８】
2020145705.tif 000010
【図９】
2020145705.tif 000011
【図１０】
2020145705.tif 000012
【図１１】
2020145705.tif 000013
【図１２】
2020145705.tif 000014
【図１３】
2020145705.tif 000015
【図１４】
2020145705.tif 000016
【手続補正書】
【提出日】令和2年5月29日(2020.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
撮像装置であって、
第２の方向に沿って配置された複数の画素によって構成された各画素行が、前記第２の方向と直交する第１の方向に複数配された画素アレイを有し、
前記複数の画素の各画素は、
光電変換部と、
前記光電変換部の電荷を電荷蓄積部に転送する第１の転送トランジスタと、
前記電荷蓄積部の電荷をＦＤに転送する第２の転送トランジスタと、
前記光電変換部の電荷を排出するオーバーフロートランジスタと、
前記ＦＤの電位をリセットするリセットトランジスタと、を備え、
前記撮像装置は、
前記第２の方向に延在するように配された、前記第１の転送トランジスタを駆動する複数の第１のゲート駆動線と、
前記第２の方向に延在するように配された、前記第２の転送トランジスタを駆動する複数の第２のゲート駆動線と、
前記第２の方向に延在するように配された、前記オーバーフロートランジスタを駆動する複数の第３のゲート駆動線と、
前記第２の方向に延在するように配された、前記リセットトランジスタを駆動する複数の第４のゲート駆動線と、を有し、
前記撮像装置は、
第１の画素行と、
前記第１の画素行と隣り合う第２の画素行と、
前記第１の画素行と隣り合って前記第２の画素行と隣り合わない第３の画素行と、を有し、
平面視において、前記第１の画素行に対応した前記第１のゲート駆動線と、前記第１の画素行に対応した前記第２のゲート駆動線は、前記第１の画素行が有する複数の光電変換部と、前記第２の画素行が有する複数の光電変換部との間に設けられており、
前記第１の画素行に対応した前記第３のゲート駆動線は、前記第１の画素行が有する前記複数の光電変換部と、前記第３の画素行が有する複数の光電変換部との間に設けられており、
前記第１の画素行に対応して設けられている前記第１のゲート駆動線と前記第１の画素行の第１の画素の前記第１の転送トランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第１のゲート駆動線と前記第２の方向に対して前記第１の画素と隣り合って配されている第２の画素の前記第１の転送トランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第１のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分は、
前記第１の画素行に対応して設けられている前記第４のゲート駆動線と前記第１の画素の前記リセットトランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第４のゲート駆動線と前記第２の画素の前記リセットトランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第４のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分よりも、広いことを特徴とする撮像装置。
【請求項２】
前記第１の画素行に対応して設けられている前記第３のゲート駆動線と前記第１の画素行の前記第１の画素の前記オーバーフロートランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第３のゲート駆動線と前記第２の画素の前記オーバーフロートランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第３のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分は、前記第１の画素行に対応して設けられている前記第４のゲート駆動線と前記第１の画素の前記リセットトランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第４のゲート駆動線と前記第２の画素の前記リセットトランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第４のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分よりも、広いことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第１の画素行の少なくとも１つの画素が有するＦＤと電気的に接続されたソースフォロワトランジスタを有し、
前記ＦＤと前記ソースフォロワトランジスタのゲートを接続する配線は前記第１の方向に延在し、
前記第１の画素行に対応して設けられている前記第１のゲート駆動線と前記第１の画素の前記第１の転送トランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第１のゲート駆動線と前記第２の画素の前記第１の転送トランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第１のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分は、
前記配線の前記第２の方向の配線幅のうち最も広い部分よりも広いことを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記第１の画素行に対応して設けられている前記第３のゲート駆動線と前記第１の画素の前記オーバーフロートランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第３のゲート駆動線と前記第２の画素の前記オーバーフロートランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第３のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分は、
前記配線の前記第２の方向の配線幅のうち最も広い部分よりも広いことを特徴とする請求項３に記載の撮像装置。
【請求項５】
平面視において、前記第１の画素行に対応した前記第２のゲート駆動線は、前記第１の画素行に対応した前記第１のゲート駆動線よりも、前記第２の画素行が有する複数の光電変換部の近くに設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記第４のゲート駆動線は、平面視において、第１の画素行が有する複数の光電変換部と、前記第２の画素行が有する複数の光電変換部との間に設けられていることを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
【請求項７】
前記第１の画素行が有する複数の画素のそれぞれは、行選択トランジスタを有し、前記第１の画素行に対応して設けられた第５のゲート駆動線は、平面視において、前記第２の方向に延在しており、かつ、前記複数の画素が有する前記行選択トランジスタを駆動し、前記第５のゲート駆動線は、平面視において、前記第１の画素行が有する複数の光電変換部と前記第２の画素行が有する複数の光電変換部との間に設けられていることを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項８】
前記複数の画素行は、前記第２の画素行と隣り合って前記第３の画素行と隣り合わない第４の画素行を有し、
平面視において、前記第２の画素行に対応した前記第１のゲート駆動線と前記第２のゲート駆動線は、前記第２の画素行が有する複数の光電変換部と前記第４の画素行が有する複数の光電変換部との間に設けられていることを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
【請求項９】
前記第１の画素行に対応した前記第１のゲート駆動線は、平面視において、前記第１の画素行を構成する前記複数の画素が有する前記電荷蓄積部の少なくとも一部と重複することを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１０】
前記第５の駆動線は、平面視において、前記第１の画素行を構成する前記複数の画素が有する前記電荷蓄積部の少なくとも一部と重複することを特徴とする請求項７に記載の撮像装置。
【請求項１１】
撮像装置であって、
第２の方向に沿って配置された複数の画素によって構成された各画素行が、前記第２の方向と直交する第１の方向に複数配された画素アレイを有し、
前記複数の画素の各画素は、
光電変換部と、
前記光電変換部の電荷を電荷蓄積部に転送する第１の転送トランジスタと、
前記電荷蓄積部の電荷をＦＤに転送する第２の転送トランジスタと、
前記光電変換部の電荷を排出するオーバーフロートランジスタと、
前記ＦＤの電位をリセットするリセットトランジスタと、を備え、
前記撮像装置は、
前記第２の方向に延在するように配された、前記第１の転送トランジスタを駆動する複数の第１のゲート駆動線と、
前記第２の方向に延在するように配された、前記第２の転送トランジスタを駆動する複数の第２のゲート駆動線と、
前記第２の方向に延在するように配された、前記オーバーフロートランジスタを駆動する複数の第３のゲート駆動線と、
前記第２の方向に延在するように配された、前記リセットトランジスタを駆動する複数の第４のゲート駆動線と、を有し、
前記撮像装置は、
第１の画素行と、
前記第１の画素行と隣り合う第２の画素行と、
前記２の画素行と隣り合う第３の画素行とを有し、
平面視において、前記第１の画素行が有する複数の光電変換部と、前記第２の画素行が有する複数の光電変換部との間に、前記第１の画素行に対応した前記第１のゲート駆動線と、前記第１の画素行に対応した前記第２のゲート駆動線が設けられており、
平面視において、前記第２の画素行が有する複数の光電変換部と、前記第３の画素行が有する複数の光電変換部との間に、前記第２の画素行に対応した前記第１のゲート駆動線と、前記第２の画素行に対応した前記第２のゲート駆動線が設けられており、
前記第１の画素行に対応して設けられている前記第１のゲート駆動線と前記第１の画素行の第１の画素の前記第１の転送トランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第１のゲート駆動線と前記第２の方向に対して前記第１の画素と隣り合って配されている第２の画素の前記第１の転送トランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第１のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分は、
前記第１の画素行に対応して設けられている前記第４のゲート駆動線と前記第１の画素の前記リセットトランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第４のゲート駆動線と前記第２の画素の前記リセットトランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第４のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分よりも、広いことを特徴とする撮像装置。
【請求項１２】
前記第１の画素行に対応して設けられている前記第３のゲート駆動線と前記第１の画素の前記オーバーフロートランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第３のゲート駆動線と前記第２の画素の前記オーバーフロートランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第３のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分は、
前記第１の画素行に対応して設けられている前記第４のゲート駆動線と前記第１の画素の前記リセットトランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第４のゲート駆動線と前記第２の画素の前記リセットトランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第４のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分よりも、広いことを特徴とする請求項１１に記載の撮像装置。
【請求項１３】
前記第１の画素行の少なくとも１つの画素が有するＦＤと電気的に接続されたソースフォロワトランジスタを有し、
前記ＦＤと前記ソースフォロワトランジスタのゲートを接続する配線は前記第１の方向に延在し、
前記第１の画素行に対応して設けられている前記第１のゲート駆動線と前記第１の画素の前記第１の転送トランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第１のゲート駆動線と前記第２の画素の前記第１の転送トランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第１のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分は、
前記配線の前記第２の方向の配線幅のうち最も広い部分よりも広いことを特徴とする請求項１１または１２に記載の撮像装置。
【請求項１４】
前記第１の画素行に対応して設けられている前記第３のゲート駆動線と前記第１の画素の前記オーバーフロートランジスタとが接続する箇所から、前記第１の画素行に対応して設けられている前記第３のゲート駆動線と前記第２の画素の前記オーバーフロートランジスタとが接続する箇所までの区間内において、前記第１の画素行に対応している前記第３のゲート駆動線の前記第１の方向の配線幅のうち最も広い部分は、
前記配線の前記第２の方向の配線幅のうち最も広い部分よりも広いことを特徴とする請求項１３に記載の撮像装置。
【請求項１５】
平面視において、前記第１の画素行が有する複数の光電変換部と、前記第２の画素行が有する複数の光電変換部との間に、前記第１の画素行に対応した前記第３のゲート駆動線が設けられていないことを特徴とする請求項１１乃至１４のいずれか１項に記載の撮像装置。
【請求項１６】
平面視において、前記第１の画素行に対応した前記第２のゲート駆動線は、前記第１の画素行に対応した前記第１のゲート駆動線よりも、前記第２の画素行が有する複数の光電変換部の近くに設けられていることを特徴とする請求項１１乃至１５のいずれか１項に記載の撮像装置。
【請求項１７】
前記第４のゲート駆動線は、平面視において、前記第１の画素行が有する複数の光電変換部と、前記第２の画素行が有する複数の光電変換部の間に設けられていることを特徴とする請求項１１乃至１６のいずれか１項に記載の撮像装置。
【請求項１８】
前記第１の画素行が有する複数の画素のそれぞれは、行選択トランジスタを有し、前記第１の画素行に対応して設けられた第５のゲート駆動線は、平面視において、前記第２の方向に延在しており、かつ、前記複数の画素の前記行選択トランジスタを駆動し、前記第５のゲート駆動線は、平面視において、前記第１の画素行が有する複数の光電変換部と前記第２の画素行が有する複数の光電変換部との間に設けられていることを特徴とする請求項１１乃至１７のいずれか１項に記載の撮像装置。
【請求項１９】
前記第１の画素行に対応した前記第１のゲート駆動線は、平面視において、前記第１の画素行が有する複数の前記電荷蓄積部の少なくとも一部と重複することを特徴とする請求項１１乃至１８のいずれか１項に記載の撮像装置。
【請求項２０】
前記第５のゲート駆動線は、平面視において、前記第１の画素行が有する複数の画素の前記電荷蓄積部の少なくとも一部と重複することを特徴とする請求項１８に記載の撮像装置。