(57)【要約】【課題】コモンモードノイズ特性を向上させつつ、キャパシタサイズおよびインダクタサイズを抑制することが可能となる電力変換装置を提供する。【解決手段】第１交流電圧発生部の一端と、第１スイッチング素子と第２スイッチング素子とが接続されるノードとの間に配置される第１インダクタと、第２交流電圧発生部の一端と、第３スイッチング素子と第４スイッチング素子とが接続されるノードとの間に配置され、前記第１インダクタと磁気結合される第２インダクタと、を含む結合インダクタを有し、第１出力キャパシタと第２出力キャパシタとが接続される第１中性点は、前記第１交流電圧発生部の他端と前記第２交流電圧発生部の他端とが接続される第２中性点と接続される、電力変換装置としている。【選択図】図１
2020145842.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチング素子と第２スイッチング素子とが直列に接続されて構成される第１ハーフブリッジと、
第３スイッチング素子と第４スイッチング素子とが直列に接続されて構成され、前記第１ハーフブリッジに並列に接続される第２ハーフブリッジと、
前記第１スイッチング素子と前記第３スイッチング素子とが接続されるノードに一端が接続される第１出力キャパシタと、
前記第２スイッチング素子と前記第４スイッチング素子とが接続されるノードに一端が接続される第２出力キャパシタと、
第１交流電圧発生部の一端と、前記第１スイッチング素子と前記第２スイッチング素子とが接続されるノードとの間に配置される第１インダクタと、第２交流電圧発生部の一端と、前記第３スイッチング素子と前記第４スイッチング素子とが接続されるノードとの間に配置され、前記第１インダクタと磁気結合される第２インダクタと、を含む結合インダクタと、
を有し、
前記第１出力キャパシタの他端と前記第２出力キャパシタの他端とが接続される第１中性点は、前記第１交流電圧発生部の他端と前記第２交流電圧発生部の他端とが接続される第２中性点と接続される、電力変換装置。
【請求項２】
前記第１交流電源発生部としての第１入力キャパシタと、前記第２交流電源発生部としての第２入力キャパシタと、をさらに有し、
前記第１入力キャパシタと前記第２入力キャパシタの直列接続構成の両端には、交流電源による交流電圧を印加可能である、請求項１に記載の電力変換装置。
【請求項３】
前記第１交流電源発生部は、第１交流電源であり、前記第２交流電源発生部は、前記第１交流電源と同相の第２交流電源である、請求項１に記載の電力変換装置。
【請求項４】
前記結合インダクタは、前記第１インダクタに直列に接続される第３インダクタと、前記第２インダクタと直列に接続されて前記第３インダクタとは磁気結合されない第４インダクタと、をさらに含む、請求項１から請求項３のいずれか１項に記載の電力変換装置。
【請求項５】
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子は、ＳｉＣ、またはＧａＮを半導体材料として用いたトランジスタで構成される、請求項１から請求項４のいずれか１項に記載の電力変換装置。
【請求項６】
前記第１出力キャパシタの一端と前記第２出力キャパシタの一端との間に発生する出力電圧の検出値と、電圧指令値との偏差を生成する第１偏差部と、
前記第１偏差部の出力が入力される第１補償器と、
前記第１補償器の出力と交流電源による交流電圧の検出値との乗算を行う乗算部と、
前記結合インダクタを流れるインダクタ電流の検出値と、前記乗算部の出力としての電流指令値との偏差を生成する第２偏差部と、
前記第２偏差部の出力が入力される第２補償器と、
前記第２補償器の出力に基づいてＰＷＭ信号としての前記第１〜第４スイッチング素子用の各ゲート信号を生成するＰＷＭ信号生成部と、
を含むゲート信号生成回路をさらに有する、請求項１から請求項５のいずれか１項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に関する。
【背景技術】
【０００２】
従来、種々のＰＦＣ（力率改善）コンバータ（例えば特許文献１参照）が開発されている。ＰＦＣコンバータは、交流電力を直流電力へ変換する電力変換装置である。
【０００３】
図７は、ＰＦＣコンバータの一種であるチョッパー型ＰＦＣコンバータを示す回路図である。図７に示すチョッパー型ＰＦＣコンバータ１００は、ダイオードブリッジＤＢと、インダクタＬ１０１と、ダイオードＤ１０５と、スイッチング素子Ｍ１０１と、出力キャパシタＣ１０１と、を有する。
【０００４】
ダイオードブリッジＤＢは、ダイオードＤ１０１〜Ｄ１０４から構成される。ダイオードＤ１０１のカソードは、ダイオードＤ１０３のカソードと接続される。ダイオードＤ１０１のアノードは、ダイオードＤ１０２のカソードに接続される。ダイオードＤ１０３のアノードは、ダイオードＤ１０４のカソードに接続される。ダイオードＤ１０２のアノードは、ダイオードＤ１０４のアノードに接続される。交流電源ＡＣの一端は、ダイオードＤ１０２とダイオードＤ１０１とが接続される接続ノードに接続される。交流電源ＡＣの他端は、ダイオードＤ１０４とダイオードＤ１０３とが接続される接続ノードに接続される。
【０００５】
ダイオードＤ１０１とダイオードＤ１０３とが接続される接続ノードは、インダクタＬ１０１の一端に接続される。インダクタＬ１０１の他端は、ダイオードＤ１０５のアノードに接続されるとともに、一例としてｎチャネルＭＯＳＦＥＴで構成されるスイッチング素子Ｍ１０１のドレインに接続される。ダイオードＤ１０５のカソードは、出力キャパシタＣ１０１の一端に接続される。出力キャパシタＣ１０１の他端は、スイッチング素子Ｍ１０１のソースに接続されるとともに、ダイオードＤ１０２とダイオードＤ１０４とが接続される接続ノードに接続される。
【０００６】
スイッチング素子Ｍ１０１のゲートに印加されるゲート信号によってスイッチング素子Ｍ１０１がオンオフ制御されることで、交流電源ＡＣにより供給される交流電圧である入力電圧Ｖｉｎは、出力キャパシタＣ１０１の両端に生成される直流電圧である出力電圧Ｖｄｃへ変換される。
【０００７】
チョッパー型ＰＦＣコンバータ１００では、使用する半導体素子の数（以下、使用素子数）は、ダイオードＤ１０１〜Ｄ１０５とスイッチング素子Ｍ１０１の合計６個となる。また、例えば入力電圧ＶｉｎがダイオードＤ１０１，Ｄ１０２の接続ノード側が正極となる状態では、スイッチング素子Ｍ１０１がオンの場合、電流が流れる素子は、ダイオードＤ１０１、インダクタＬ１０１、スイッチング素子Ｍ１０１、およびダイオードＤ１０４となり、スイッチング素子Ｍ１０１がオフの場合、電流が流れる素子は、ダイオードＤ１０１、インダクタＬ１０１、ダイオードＤ１０５、およびダイオードＤ１０４となり、インダクタを除いた電流が流れる素子の数（以下、通過素子数）は、３個となる。入力電圧Ｖｉｎの極性が反転した場合も通過素子数は同様である。
【０００８】
また、図８は、ＰＦＣコンバータの一種であるブリッジレス型ＰＦＣコンバータを示す回路図である。図８に示すブリッジレス型ＰＦＣコンバータ２００は、インダクタＬ２０１と、ダイオードＤ２０１と、ダイオードＤ２０２と、スイッチング素子Ｍ２０１と、スイッチング素子Ｍ２０２と、出力キャパシタＣ２０１と、を有する。
【０００９】
インダクタＬ２０１の一端は、交流電源ＡＣの一端に接続される。インダクタＬ２０１の他端は、一例としてｎチャネルＭＯＳＦＥＴで構成されるスイッチング素子Ｍ２０１のドレインとダイオードＤ２０１のアノードとが接続される接続ノードに接続される。交流電源ＡＣの他端は、一例としてｎチャネルＭＯＳＦＥＴで構成されるスイッチング素子Ｍ２０２のドレインとダイオードＤ２０２のアノードとが接続される接続ノードに接続される。
【００１０】
ダイオードＤ２０１のカソードとダイオードＤ２０２のカソードとが接続される接続ノードは、出力キャパシタＣ２０１の一端に接続される。スイッチング素子Ｍ２０１のソースとスイッチング素子Ｍ２０２のソースとが接続される接続ノードは、出力キャパシタＣ２０１の他端に接続される。
【００１１】
スイッチング素子Ｍ２０１、Ｍ２０２の各ゲートに印加されるゲート信号によってスイッチング素子Ｍ２０１、Ｍ２０２がオンオフ制御されることで、交流電源ＡＣにより供給される交流電圧である入力電圧Ｖｉｎは、出力キャパシタＣ２０１の両端に生成される直流電圧である出力電圧Ｖｄｃへ変換される。
【００１２】
ブリッジレス型ＰＦＣコンバータ２００では、使用素子数は、ダイオードＤ２０１、Ｄ２０２とスイッチング素子Ｍ２０１、Ｍ２０２の合計４個となる。
【００１３】
また、入力電圧ＶｉｎがインダクタＬ２０１側が正極となる状態では、スイッチング素子Ｍ２０１がオン、Ｍ２０２がオフの場合、電流が流れる素子は、インダクタＬ２０１、スイッチング素子Ｍ２０１、およびスイッチング素子Ｍ２０２の並列ダイオードとなり、スイッチング素子Ｍ２０１がオフ、Ｍ２０２がオフの場合、電流が流れる素子は、インダクタＬ２０１、ダイオードＤ２０１、およびスイッチング素子Ｍ２０２の並列ダイオードとなる。また、入力電圧ＶｉｎがインダクタＬ２０１側が負極となる状態では、スイッチング素子Ｍ２０２がオン、Ｍ２０１がオフの場合、電流が流れる素子は、スイッチング素子Ｍ２０２、スイッチング素子Ｍ２０１の並列ダイオード、およびインダクタＬ２０１となり、スイッチング素子Ｍ２０２がオフ、Ｍ２０１がオフの場合、電流が流れる素子は、ダイオードＤ２０２、スイッチング素子Ｍ２０１の並列ダイオード、およびインダクタＬ２０１となる。従って、通過素子数は、２個となる。なお、上記で並列ダイオードに電流が流れるオフのスイッチング素子は、それと直列に接続されたスイッチング素子がオフとなった後にオンとなり、直列に接続されたスイッチング素子がオンになる前にオフとなる場合もある。これは、以下説明する他のＰＦＣコンバータについても同様である。
【００１４】
よって、ブリッジレス型ＰＦＣコンバータ２００は、チョッパー型ＰＦＣコンバータ１００と比べて、使用素子数および通過素子数ともに削減することができる。通過素子数を抑えることで、導通損失を抑えることができる。
【００１５】
しかしながら、ブリッジレス型ＰＦＣコンバータ２００では、入力電圧ＶｉｎがインダクタＬ２０１側が負極となる状態では、スイッチング素子Ｍ２０２がオン、スイッチング素子Ｍ２０１がオフの場合、交流電源ＡＣの他端は、出力キャパシタＣ２０１の他端と同電位となり、スイッチング素子Ｍ２０２がオフ、スイッチング素子Ｍ２０１がオンの場合、交流電源ＡＣの他端は、出力キャパシタＣ２０１の一端と同電位となる。すなわち、スイッチングの切替えごとに交流電源ＡＣの他端と同電位となる位置が変化するので、コモンモードノイズ特性としては不利となる。
【００１６】
また、図９は、ＰＦＣコンバータの一種であるトーテムポール型ＰＦＣコンバータを示す回路図である。図９に示すトーテムポール型ＰＦＣコンバータ３００は、インダクタＬ３０１と、スイッチング素子Ｍ３０１と、スイッチング素子Ｍ３０２と、ダイオードＤ３０１と、ダイオードＤ３０２と、出力キャパシタＣ３０１と、を有する。
【００１７】
交流電源ＡＣの一端は、インダクタＬ３０１の一端に接続される。インダクタＬ３０１の他端は、一例としてｎチャネルＭＯＳＦＥＴで構成されるスイッチング素子Ｍ３０１のソースと、一例としてｎチャネルＭＯＳＦＥＴで構成されるスイッチング素子Ｍ３０２のドレインとが接続される接続ノードに接続される。交流電源ＡＣの他端は、ダイオードＤ３０１のアノードとダイオードＤ３０２のカソードとが接続される接続ノードに接続される。スイッチング素子Ｍ３０１のドレインとダイオードＤ３０１のカソードとが接続される接続ノードは、出力キャパシタＣ３０１の一端に接続され、スイッチング素子Ｍ３０２のソースとダイオードＤ３０２のアノードとが接続される接続ノードは、出力キャパシタＣ３０１の他端に接続される。
【００１８】
スイッチング素子Ｍ３０１、Ｍ３０２の各ゲートに印加されるゲート信号によってスイッチング素子Ｍ３０１、Ｍ３０２がオンオフ制御されることで、交流電源ＡＣにより供給される交流電圧である入力電圧Ｖｉｎは、出力キャパシタＣ３０１の両端に生成される直流電圧である出力電圧Ｖｄｃへ変換される。
【００１９】
トーテムポール型ＰＦＣコンバータ３００では、使用素子数は、ダイオードＤ３０１、Ｄ３０２とスイッチング素子Ｍ３０１、Ｍ３０２の合計４個となる。
【００２０】
また、入力電圧ＶｉｎがインダクタＬ３０１側が正極となる状態では、スイッチング素子Ｍ３０１がオフ、Ｍ３０２がオンの場合、電流が流れる素子は、インダクタＬ３０１、スイッチング素子Ｍ３０２、およびダイオードＤ３０２となり、スイッチング素子Ｍ３０１がオフ、Ｍ３０２がオフの場合、電流が流れる素子は、インダクタＬ３０１、スイッチング素子Ｍ３０１の並列ダイオードおよびダイオードＤ３０２となる。また、入力電圧ＶｉｎがインダクタＬ３０１側が負極となる状態では、スイッチング素子Ｍ３０１がオン、Ｍ３０２がオフの場合、電流が流れる素子は、ダイオードＤ３０１、スイッチング素子Ｍ３０１、およびインダクタＬ３０１となり、スイッチング素子Ｍ３０１がオフ、Ｍ３０２がオフの場合、電流が流れる素子は、ダイオードＤ３０１、スイッチング素子Ｍ３０２の並列ダイオード、およびインダクタＬ３０１となる。従って、通過素子数は、２個となる。
【００２１】
よって、ブリッジレス型ＰＦＣコンバータ２００と同様にトーテムポール型ＰＦＣコンバータ３００は、チョッパー型ＰＦＣコンバータ１００と比べて、使用素子数および通過素子数ともに削減することができる。
【００２２】
また、入力電圧ＶｉｎがインダクタＬ３０１側が正極となる状態では、スイッチング素子Ｍ３０１、Ｍ３０２のオンオフの組み合わせがいずれであっても、交流電源ＡＣの他端は、出力キャパシタＣ３０１の他端と同電位となり、入力電圧ＶｉｎがインダクタＬ３０１側が負極となる状態では、スイッチング素子Ｍ３０１、Ｍ３０２のオンオフの組み合わせがいずれであっても、交流電源ＡＣの他端は、出力キャパシタＣ３０１の一端と同電位となる。
【００２３】
すなわち、トーテムポール型ＰＦＣコンバータ３００では、入力電圧Ｖｉｎの極性の切替えごとに交流電源ＡＣの他端と同電位となる位置が変化するので、コモンモードノイズ特性としてはブリッジレス型ＰＦＣコンバータ２００よりは有利となる。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開２０１７−１３９８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
ここで、図１０は、ＰＦＣコンバータの一種であるハーフブリッジ型ＰＦＣコンバータを示す回路図である。図１０に示すハーフブリッジ型ＰＦＣコンバータ４００は、インダクタＬ４０１と、スイッチング素子Ｍ４０１と、スイッチング素子Ｍ４０２と、出力キャパシタＣ４０１と、出力キャパシタＣ４０２と、を有する。
【００２６】
交流電源ＡＣの一端は、インダクタＬ４０１の一端に接続される。インダクタＬ４０１の他端は、一例としてｎチャネルＭＯＳＦＥＴで構成されるスイッチング素子Ｍ４０１のソースと、一例としてｎチャネルＭＯＳＦＥＴで構成されるスイッチング素子Ｍ４０２のドレインとが接続される接続ノードに接続される。
【００２７】
スイッチング素子Ｍ４０１のドレインは、出力キャパシタＣ４０１の一端に接続される。スイッチング素子Ｍ４０２のソースは、出力キャパシタＣ４０２の一端に接続される。出力キャパシタＣ４０１の他端と出力キャパシタＣ４０２の他端とが接続される接続ノードは、交流電源ＡＣの他端に接続される。
【００２８】
スイッチング素子Ｍ４０１、Ｍ４０２の各ゲートに印加されるゲート信号によってスイッチング素子Ｍ４０１、Ｍ４０２がオンオフ制御されることで、交流電源ＡＣにより供給される交流電圧である入力電圧Ｖｉｎに基づき、出力キャパシタＣ４０１、Ｃ４０２にキャパシタ電圧Ｖｃ１、Ｖｃ２が生成され、キャパシタ電圧Ｖｃ１とＶｃ２の総和として直流電圧である出力電圧Ｖｄｃが生成される。出力電圧Ｖｄｃは、出力キャパシタＣ４０１の一端と出力キャパシタＣ４０２の一端との間に接続される負荷４１０に印加される。
【００２９】
ハーフブリッジ型ＰＦＣコンバータ４００では、使用素子数は、スイッチング素子Ｍ４０１、Ｍ４０２の合計２個となる。
【００３０】
入力電圧ＶｉｎがインダクタＬ４０１側が正極となる状態では、スイッチング素子Ｍ４０２がオン、スイッチング素子Ｍ４０１がオフの場合に、電流がスイッチング素子Ｍ４０２、およびインダクタＬ４０１を流れ、インダクタＬ４０１が励磁され、出力キャパシタＣ４０２は交流電源ＡＣへ放電する。スイッチング素子Ｍ４０２がオフ、スイッチング素子Ｍ４０１がオフの場合に、電流がインダクタＬ４０１およびスイッチング素子Ｍ４０１の並列ダイオードを流れ、出力キャパシタＣ４０１は交流電源ＡＣから充電される。
【００３１】
入力電圧ＶｉｎがインダクタＬ４０１側が負極となる状態では、スイッチング素子Ｍ４０１がオン、スイッチング素子Ｍ４０２がオフの場合に、電流がスイッチング素子Ｍ４０１、およびインダクタＬ４０１を流れ、インダクタＬ４０１が励磁され、出力キャパシタＣ４０１は交流電源ＡＣへ放電する。スイッチング素子Ｍ４０１がオフ、スイッチング素子Ｍ４０２がオフの場合に、電流がスイッチング素子Ｍ４０２の並列ダイオードおよびインダクタＬ４０１を流れ、出力キャパシタＣ４０２は交流電源ＡＣから充電される。
【００３２】
すなわち、ハーフブリッジ型ＰＦＣコンバータ４００の通過素子数は１個となり、ブリッジレス型ＰＦＣコンバータ２００およびトーテムポール型ＰＦＣコンバータ３００と比べて、使用素子数および通過素子数ともに削減することができる。
【００３３】
しかしながら、ハーフブリッジ型ＰＦＣコンバータ４００では、入力電圧ＶｉｎがインダクタＬ４０１側が正極となる状態では、交流電源ＡＣから充電されるのは出力キャパシタＣ４０１のみであり、出力キャパシタＣ４０２は負荷に放電される上に、インダクタＬ４０１を励磁する際に交流電源ＡＣにも放電される。また、入力電圧ＶｉｎがインダクタＬ４０１側が負極となる状態では、交流電源ＡＣから充電されるのは出力キャパシタＣ４０２のみであり、出力キャパシタＣ４０１は負荷に放電される上に、インダクタＬ４０１を励磁する際に交流電源ＡＣにも放電される。
【００３４】
これにより、キャパシタ電圧Ｖｃ１，Ｖｃ２および出力電圧Ｖｄｃの波形例を示した図１１のように、入力電圧Ｖｉｎの正の半周期期間でキャパシタ電圧Ｖｃ１が上昇するとともにキャパシタ電圧Ｖｃ２が下降し、入力電圧Ｖｉｎの負の半周期期間でキャパシタ電圧Ｖｃ１が下降するとともにキャパシタ電圧Ｖｃ２が上昇する。従って、キャパシタＣ４０１，Ｃ４０２の電圧リップル、電流リップルが大きくなり、出力キャパシタＣ４０１，Ｃ４０２が大型化する。
【００３５】
また、ハーフブリッジ型ＰＦＣコンバータ４００では、入力電圧Ｖｉｎのゼロクロス付近でインダクタＬ４０１に流れるインダクタ電流のリップルが大きくなり、効率が低下する。
【００３６】
但し、ハーフブリッジ型ＰＦＣコンバータ４００では、出力キャパシタＣ４０１とＣ４０２とが接続される接続ノードである中性点が交流電源ＡＣの他端と同電位となるので、コモンモードノイズ特性としては有利となる。
【００３７】
上記状況に鑑み、本発明は、コモンモードノイズ特性を向上させつつ、キャパシタサイズおよびインダクタサイズを抑制することが可能となる電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【００３８】
本発明の電力変換装置は、第１スイッチング素子と第２スイッチング素子とが直列に接続されて構成される第１ハーフブリッジと、
第３スイッチング素子と第４スイッチング素子とが直列に接続されて構成され、前記第１ハーフブリッジに並列に接続される第２ハーフブリッジと、
前記第１スイッチング素子と前記第３スイッチング素子とが接続されるノードに一端が接続される第１出力キャパシタと、
前記第２スイッチング素子と前記第４スイッチング素子とが接続されるノードに一端が接続される第２出力キャパシタと、
第１交流電圧発生部の一端と、前記第１スイッチング素子と前記第２スイッチング素子とが接続されるノードとの間に配置される第１インダクタと、第２交流電圧発生部の一端と、前記第３スイッチング素子と前記第４スイッチング素子とが接続されるノードとの間に配置され、前記第１インダクタと磁気結合される第２インダクタと、を含む結合インダクタと、
を有し、
前記第１出力キャパシタの他端と前記第２出力キャパシタの他端とが接続される第１中性点は、前記第１交流電圧発生部の他端と前記第２交流電圧発生部の他端とが接続される第２中性点と接続される構成としている（第１の構成）。
【００３９】
また、上記第１の構成において、前記第１交流電源発生部としての第１入力キャパシタと、前記第２交流電源発生部としての第２入力キャパシタと、をさらに有し、前記第１入力キャパシタと前記第２入力キャパシタの直列接続構成の両端には、交流電源による交流電圧を印加可能であることとしてもよい（第２の構成）。
【００４０】
また、上記第１の構成において、前記第１交流電源発生部は、第１交流電源であり、前記第２交流電源発生部は、前記第１交流電源と同相の第２交流電源であることとしてもよい（第３の構成）。
【００４１】
また、上記第１から第３のいずれかの構成において、前記結合インダクタは、前記第１インダクタに直列に接続される第３インダクタと、前記第２インダクタと直列に接続されて前記第３インダクタとは磁気結合されない第４インダクタと、をさらに含むこととしてもよい（第４の構成）。
【００４２】
また、上記第１から第４のいずれかの構成において、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子は、ＳｉＣ、またはＧａＮを半導体材料として用いたトランジスタで構成されることとしてもよい（第５の構成）。
【００４３】
また、上記第１から第５のいずれかの構成において、前記第１出力キャパシタの一端と前記第２出力キャパシタの一端との間に発生する出力電圧の検出値と、電圧指令値との偏差を生成する第１偏差部と、
前記第１偏差部の出力が入力される第１補償器と、
前記第１補償器の出力と交流電源による交流電圧の検出値との乗算を行う乗算部と、
前記結合インダクタを流れるインダクタ電流の検出値と、前記乗算部の出力としての電流指令値との偏差を生成する第２偏差部と、
前記第２偏差部の出力が入力される第２補償器と、
前記第２補償器の出力に基づいてＰＷＭ信号としての前記第１〜第４スイッチング素子用の各ゲート信号を生成するＰＷＭ信号生成部と、
を含むゲート信号生成回路をさらに有することとしてもよい（第６の構成）。
【発明の効果】
【００４４】
本発明の電力変換装置によると、コモンモードノイズ特性を向上させつつ、キャパシタサイズおよびインダクタサイズを抑制することが可能となる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係る電力変換装置の構成を示す回路図である。
【図２】ゲート信号生成回路の一例を示す構成図である。
【図３】電力変換装置のシミュレーションを行った結果の一例を示す各種波形図である。
【図４Ａ】図３の枠線部におけるインダクタ電流ＩＬ１，ＩＬ２のゼロクロス付近でのインダクタ電流ＩＬ１，ＩＬ２および中性点間電流Ｉｎｅの拡大波形を示す図である。
【図４Ｂ】図３の枠線部におけるインダクタ電流ＩＬ１，ＩＬ２の正のピーク付近でのインダクタ電流ＩＬ１，ＩＬ２および中性点間電流Ｉｎｅの拡大波形を示す図である。
【図５Ａ】図４Ａ（実線）の拡大波形をゲート信号Ｇ１〜Ｇ４とともに示した図である。
【図５Ｂ】図４Ｂ（実線）の拡大波形をゲート信号Ｇ１〜Ｇ４とともに示した図である。
【図６】本発明の別実施形態に係る電力変換装置の構成を示す回路図である。
【図７】チョッパー型ＰＦＣコンバータを示す回路図である。
【図８】ブリッジレス型ＰＦＣコンバータを示す回路図である。
【図９】トーテムポール型ＰＦＣコンバータを示す回路図である。
【図１０】ハーフブリッジ型ＰＦＣコンバータを示す回路図である。
【図１１】ハーフブリッジ型ＰＦＣコンバータでのキャパシタ電圧Ｖｃ１，Ｖｃ２および出力電圧Ｖｄｃの波形例を示した図である。
【発明を実施するための形態】
【００４６】
以下に本発明の一実施形態について図面を参照して説明する。
【００４７】
＜１．電力変換装置の構成＞
図１は、本発明の一実施形態に係る電力変換装置１の構成を示す回路図である。電力変換装置１は、スイッチング素子Ｑ１，Ｑ２、およびスイッチング素子Ｑ３，Ｑ４からそれぞれなるハーフブリッジを有するデュアルハーフブリッジＰＦＣコンバータとして構成される。電力変換装置１は、交流電源ＡＣにより供給される交流電圧である入力電圧Ｖｉｎを直流電圧である出力電圧Ｖｄｃに変換する。生成された出力電圧Ｖｄｃは、電力変換装置１に接続された負荷１０に供給される。
【００４８】
電力変換装置１は、入力キャパシタＣ１，Ｃ２、結合インダクタ２、スイッチング素子Ｑ１〜Ｑ４、および出力キャパシタＣ１１，Ｃ１２を有する。
【００４９】
入力キャパシタＣ１，Ｃ２は、交流電源ＡＣの両端間に直列に接続される。入力キャパシタＣ１，Ｃ２は、交流電圧発生部として機能する。結合インダクタ２は、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２を有する。インダクタＬ１１の一端とＬ１２の一端が接続され、インダクタＬ１１，Ｌ１２は直列に接続される。インダクタＬ２１の一端とＬ２２の一端が接続され、インダクタＬ２１，Ｌ２２は直列に接続される。インダクタＬ１１とＬ２１は、磁気的に相互結合される。インダクタＬ１２とＬ２２は、磁気的に結合されない。
【００５０】
交流電源ＡＣの一端と入力キャパシタＣ１の一端とが接続される接続ノードは、インダクタＬ１１の他端に接続される。交流電源ＡＣの他端と入力キャパシタＣ２の一端とが接続される接続ノードは、インダクタＬ２１の他端に接続される。
【００５１】
スイッチング素子Ｑ１，Ｑ２は、一例としてｎチャネルＭＯＳＦＥＴで構成され、ボディダイオードを有する。スイッチング素子Ｑ１，Ｑ２が直列に接続されてハーフブリッジが構成される。スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとが接続される接続ノードは、インダクタＬ１２の他端に接続される。
【００５２】
スイッチング素子Ｑ３，Ｑ４は、一例としてｎチャネルＭＯＳＦＥＴで構成され、ボディダイオードを有する。スイッチング素子Ｑ３，Ｑ４が直列に接続されてハーフブリッジが構成される。スイッチング素子Ｑ１，Ｑ３のドレイン同士が接続され、スイッチング素子Ｑ２，Ｑ４のソース同士が接続される。スイッチング素子Ｑ３のソースとスイッチング素子Ｑ４のドレインとが接続される接続ノードは、インダクタＬ２２の他端に接続される。
【００５３】
出力キャパシタＣ１１，Ｃ１２は、スイッチング素子Ｑ１，Ｑ３が接続される接続ノードとスイッチング素子Ｑ２，Ｑ４が接続される接続ノードとの間に直列に接続される。出力キャパシタＣ１１の一端は、スイッチング素子Ｑ１，Ｑ３が接続される接続ノードに接続される。出力キャパシタＣ１２の一端は、スイッチング素子Ｑ２，Ｑ４が接続される接続ノードに接続される。
【００５４】
出力キャパシタＣ１１の一端と出力キャパシタＣ１２の一端との間には、負荷１０が接続される。出力キャパシタＣ１１，Ｃ１２の他端同士が接続される接続ノードである中性点Ｎ１２は、入力キャパシタＣ１，Ｃ２の他端同士が接続される接続ノードである中性点Ｎ１１に接続される。
【００５５】
電力変換装置１では、使用素子数は、スイッチング素子Ｑ１〜Ｑ４で４個となり、比較的に使用素子数は抑えられる。また、特に、電力変換装置１では、出力キャパシタＣ１１，Ｃ１２の中性点Ｎ１２が入力キャパシタＣ１，Ｃ２の中性点Ｎ１１に接続される構成であるため、コモンモードノイズ特性は、ハーフブリッジ型ＰＦＣコンバータ（図１０）と同様に優れたものとなる。
【００５６】
＜２．電力変換装置の回路動作＞
次に、電力変換装置１の回路動作について説明する。例えば、入力電圧ＶｉｎがキャパシタＣ１の一端側が正極となる場合について説明すると、スイッチング素子Ｑ１がオフ、スイッチング素子Ｑ２がオンの場合（第１状態）、出力キャパシタＣ１２のキャパシタ電圧Ｖｃ２と入力キャパシタＣ１の電圧とが加算されるので、インダクタＬ１１，Ｌ１２が励磁され、インダクタＬ１１，Ｌ１２を流れるインダクタ電流ＩＬ１は、後段側へ流れる方向（図１の矢印）へ増加する。一方、スイッチング素子Ｑ１がオフ、スイッチング素子Ｑ２がオフの場合（第２状態）、インダクタＬ１１，Ｌ１２には、出力キャパシタＣ１１のキャパシタ電圧Ｖｃ１と入力キャパシタＣ１の電圧の差分が印加され、後段側へ流れる方向のインダクタ電流ＩＬ１は、減少する。
【００５７】
また、スイッチング素子Ｑ３がオン、スイッチング素子Ｑ４がオフの場合（第３状態）、出力キャパシタＣ１１のキャパシタ電圧Ｖｃ１と入力キャパシタＣ２の電圧とが加算されるので、インダクタＬ２１，Ｌ２２が励磁され、インダクタＬ２１，Ｌ２２を流れるインダクタ電流ＩＬ２は、前段側へ流れる方向（図１の矢印）へ増加する。一方、スイッチング素子Ｑ３がオフ、スイッチング素子Ｑ４がオフの場合（第４状態）、インダクタＬ２１，Ｌ２２には、出力キャパシタＣ１２のキャパシタ電圧Ｖｃ２と入力キャパシタＣ２の電圧の差分が印加され、前段側へ流れる方向のインダクタ電流ＩＬ２は、減少する。
【００５８】
なお、入力電圧ＶｉｎがキャパシタＣ１の一端側が負極となる場合については、スイッチング素子Ｑ１がオン、スイッチング素子Ｑ２がオフの場合に（第１状態）、インダクタＬ１１，Ｌ１２が励磁され、スイッチング素子Ｑ１，Ｑ２がオフの場合に（第２状態）、インダクタＬ１１，Ｌ１２の電流は減少する。スイッチング素子Ｑ３がオフ、スイッチング素子Ｑ４がオンの場合に（第３状態）、インダクタＬ２１，Ｌ２２が励磁され、スイッチング素子Ｑ３，Ｑ４がオフの場合（第４状態）、インダクタＬ２１，Ｌ２２に流れる電流が減少する。なお、入力電圧Ｖｉｎの極性により、上記各状態の定義(スイッチ状態)は変わる。
【００５９】
入力電圧Ｖｉｎが正極性の半周期期間では、第１状態では、出力キャパシタＣ１２が放電され、第２状態では、出力キャパシタＣ１１が充電され、第３状態では、出力キャパシタＣ１１が放電され、第４状態では、出力キャパシタＣ１２が充電される。スイッチング素子Ｑ１，Ｑ２が第１、第２状態のスイッチングパターンを切替え、スイッチング素子Ｑ３，Ｑ４が第３、第４状態のスイッチングパターンを切替えることにより、入力電圧Ｖｉｎが正極性の半周期期間で出力キャパシタＣ１１，Ｃ１２は頻繁に充放電を繰り返す。第１状態と第４状態とが同時に起こることがあり、出力キャパシタＣ１２の充電電流と放電電流とが相殺されることで、出力キャパシタＣ１２の電流リップルが低減される。第２状態と第３状態も同時に起こることがあり、同様に出力キャパシタＣ１１の充電電流と放電電流とが相殺され、出力キャパシタＣ１１の電流リップルが低減される。
【００６０】
また、入力電圧Ｖｉｎが負極性の半周期期間では、第１状態で出力キャパシタＣ１１が放電され、第２状態で出力キャパシタＣ１２が充電され、第３状態で出力キャパシタＣ１２が放電され、第４状態で出力キャパシタＣ１１が充電される。第１状態と第４状態とが同時に起こることがあり、出力キャパシタＣ１１の充電電流と放電電流とが相殺されることで、出力キャパシタＣ１１の電流リップルが低減される。第２状態と第３状態も同時に起こることがあり、同様に出力キャパシタＣ１２の充電電流と放電電流とが相殺され、出力キャパシタＣ１２の電流リップルが低減される。これにより、出力キャパシタＣ１１，Ｃ１２を小型化することが可能となる。
【００６１】
また、電流が通過する素子は、スイッチング素子Ｑ１，Ｑ２のいずれか、および、スイッチング素子Ｑ３，Ｑ４のいずれかであるので、通過素子数は２個となる。ハーフブリッジ型ＰＦＣコンバータと比べると使用素子数は増えるが、スイッチング素子にかかる電圧が約半分になるので、低オン抵抗品を使用でき、導通損失を抑えることができる。
【００６２】
＜３．ゲート信号生成回路＞
電力変換装置１は、スイッチング素子Ｑ１〜Ｑ４の各ゲートを駆動するゲート信号Ｇ１〜Ｇ４を生成するゲート信号生成回路（図１では不図示）を有する。
【００６３】
図２は、ゲート信号生成回路の一例を示す構成図である。図２に示すゲート信号生成回路３は、偏差部３１と、補償器３２と、乗算部３３と、偏差部３４と、補償器３５と、ＰＷＭ（Pulse Width Modulation）部３６と、ＮＯＴ回路３７と、ＰＷＭ部３８と、ＮＯＴ回路３９と、を有する。ゲート信号生成回路３は、電力変換装置１の力率改善機能を実現する。
【００６４】
偏差部３１は、電力変換装置１の出力電圧Ｖｄｃの検出値Ｖｏｕｔと、電圧指令値Ｖｏｕｔ＊との偏差を生成し、生成された偏差を補償器３２へ出力する。乗算部３３は、補償器３２の出力と入力電圧Ｖｉｎの検出値Ｖａｃとの乗算を行い、乗算結果を電流指令値ＩＬ＊として偏差部３４へ出力する。偏差部３４は、インダクタ電流検出値ＩＬと電流指令値ＩＬ＊との偏差を生成し、生成された偏差を補償器３５へ出力する。なお、インダクタ電流検出値ＩＬは、インダクタ電流ＩＬ１，ＩＬ２のいずれの検出値であってもよく、ＩＬ１，ＩＬ２の平均値を用いてもよい。
【００６５】
ＰＷＭ部３６は、補償器３５の出力に基づいてＰＷＭ信号としてのゲート信号Ｇ２を生成する。ＮＯＴ回路３７は、ゲート信号Ｇ２のレベルを反転したゲート信号Ｇ１を生成する。ＰＷＭ部３８は、補償器３５の出力に基づいてＰＷＭ信号としてのゲート信号Ｇ４を生成する。ゲート信号Ｇ４は、ゲート信号Ｇ２から１８０°位相をシフトさせた信号となる。ＮＯＴ回路３９は、ゲート信号Ｇ４のレベルを反転したゲート信号Ｇ３を生成する。すなわち、ＰＷＭ部３６、ＮＯＴ回路３７、ＰＷＭ部３８、およびＮＯＴ回路３９は、ＰＷＭ信号生成部を構成する。
【００６６】
＜４．シミュレーション結果＞
ここで、電力変換装置１のシミュレーション結果について説明する。図３は、電力変換装置１のシミュレーションを行った結果の一例を示す各種波形図である。図３の上段から順に、入力電圧Ｖｉｎ、入力電流Ｉｉｎ、出力電圧Ｖｄｃ、キャパシタ電圧Ｖｃ１，Ｖｃ２、出力キャパシタＣ１１，Ｃ１２をそれぞれ流れるキャパシタ電流Ｉｃ１，Ｉｃ２、インダクタ電流ＩＬ１，ＩＬ２、および中性点Ｎ１１，Ｎ１２間を流れる中性点間電流Ｉｎｅの各時間経過挙動を示す。なお、インダクタ電流ＩＬ１は後段側へ流れる方向、インダクタ電流ＩＬ２は前段側へ流れる方向、および中性点間電流Ｉｎｅは中性点Ｎ１１側へ流れる方向、すなわち、いずれも図１に示す矢印方向をそれぞれ正としている。
【００６７】
図３に示す出力電圧Ｖｄｃは、キャパシタ電圧Ｖｃ１とＶｃ２との総和となる。図３に示すように、キャパシタ電圧Ｖｃ１，Ｖｃ２はほぼ重なっており、いずれもリップルが抑えられている。
【００６８】
ここで、図４Ａは、図３の枠線部におけるインダクタ電流ＩＬ１，ＩＬ２のゼロクロス付近でのインダクタ電流ＩＬ１，ＩＬ２および中性点間電流Ｉｎｅの拡大波形を示す図である（図４Ａの実線）。なお、図４Ａには、磁気結合していないインダクタのみを用いた電力変換装置のシミュレーション結果としての波形を破線にて併せて示している。なお、図３に示す中性点間電流Ｉｎｅは、磁気結合したインダクタの有無の両方の場合を重ねて示している。
【００６９】
さらに、図５Ａには、図４Ａ（実線）の拡大波形をゲート信号Ｇ１〜Ｇ４とともに示す。ゲート信号Ｇ１，Ｇ２については、Ｇ１がオフ、Ｇ２がオンの状態、Ｇ１、Ｇ２ともにオフの状態、Ｇ１がオン、Ｇ２がオフの状態、Ｇ１、Ｇ２ともにオフの状態の順に遷移しつつ繰り返される。ゲート信号Ｇ３，Ｇ４については、Ｇ３がオフ、Ｇ４がオンの状態、Ｇ３、Ｇ４ともにオフの状態、Ｇ３がオン、Ｇ４がオフの状態、Ｇ３、Ｇ４ともにオフの状態の順に遷移しつつ繰り返される。
【００７０】
図４Ａに示すように、結合インダクタ２を用いることにより、相互誘導によってインダクタ電流ＩＬ１，ＩＬ２のリップルを抑えることができており、インダクタを小型化することが可能である。また、結合インダクタ２を用いることにより、中性点間電流Ｉｎｅを大幅に低減することができ、効率の向上につながる。
【００７１】
また、図４Ｂは、図３の枠線部におけるインダクタ電流ＩＬ１，ＩＬ２の正のピーク付近でのインダクタ電流ＩＬ１，ＩＬ２および中性点間電流Ｉｎｅの拡大波形を示す図である（図４Ｂの実線）。なお、図４Ｂには、磁気結合していないインダクタのみを用いた電力変換装置のシミュレーション結果としての波形を破線にて併せて示している。
【００７２】
さらに、図５Ｂには、図４Ｂ（実線）の拡大波形をゲート信号Ｇ１〜Ｇ４とともに示す。ゲート信号の遷移については、上述した図５Ａと同様である。図５Ｂでは入力電圧Ｖｉｎは正のピーク付近であるため、昇圧率は小さくなり、図５Ａでは約５０％であったゲート信号Ｇ２，Ｇ３のオンデューティは、図５Ｂで図５Ａよりも小さくなっている。
【００７３】
図４Ｂに示すように、結合インダクタ２を用いることにより、相互誘導によってインダクタ電流ＩＬ１，ＩＬ２のリップルを抑えることができており、インダクタを小型化することが可能である。また、結合インダクタ２を用いることにより、中性点間電流Ｉｎｅを低減することができ、効率の向上につながる。なお、ゼロクロス付近での図４Ａは、図４Ｂに比べて効果が大きいことが分かる。
【００７４】
以上のように、本実施形態に係る電力変換装置１によれば、コモンモードノイズ特性を向上させつつ、キャパシタサイズおよびインダクタサイズを抑制することが可能となる。
【００７５】
＜５．別実施形態＞
図６は、本発明の別実施形態に係る電力変換装置５の構成を示す回路図である。図６に示す電力変換装置５は、電源として日本独特の単相三線式配電系統を用いたＰＦＣコンバータである。
【００７６】
図６に示す電力変換装置５の先述した電力変換装置１との構成上の相違点は、電源として交流電源ＡＣ１，ＡＣ２を用いていることである。交流電源ＡＣ１，ＡＣ２の一端同士は中性点Ｎｓで接続される。交流電源ＡＣ１の他端は、結合インダクタ２のインダクタＬ１１の他端と接続される。交流電源ＡＣ２の他端は、結合インダクタ２のインダクタＬ２１の他端と接続される。交流電源ＡＣ１による交流電圧Ｖｓ１と、交流電源ＡＣ２による交流電圧Ｖｓ２は、同相の電圧である。
【００７７】
中性点Ｎｓは、出力キャパシタＣ１１，Ｃ１２が接続される中性点Ｎｃと接続される。これにより、コモンノードノイズ特性は先述した電力変換装置１と同様に向上する。
【００７８】
さらに、電力変換装置５では、電力変換装置１と同様に、いずれの電源半周期期間においても出力キャパシタＣ１１，Ｃ１２は頻繁に充放電を繰り返すので出力キャパシタを小型化することが可能となり、結合インダクタ２を用いることでインダクタ電流のリップルを抑えて、インダクタを小型化することも可能となる。
【００７９】
但し、日本独特の電源を用いる必要が無いという点では、先述した実施形態に係る電力変換装置１の構成のほうが有利である。
【００８０】
＜６．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
【００８１】
電力変換装置に用いるスイッチング素子は、Ｓｉ、ＳｉＣ、ＧａＮ等、種々の半導体材料を用いたＭＯＳＦＥＴで構成することができるが、ボディダイオードのリカバリ損失低減の点ではＳｉＣまたはＧａＮを用いたＭＯＳＦＥＴを利用することが望ましい。また、スイッチング素子は、ｎチャネルＭＯＳＦＥＴに限らず、ｐチャネルＭＯＳＦＥＴで構成してもよい。さらに、ＭＯＳＦＥＴに限らず、他のトランジスタによって構成してもよい。例えばバイポーラトランジスタ（ＮＰＮ／ＰＮＰ何れも可）によって構成してもよい。その場合、バイポーラトランジスタに対して外付けの並列ダイオードを接続する。
【産業上の利用可能性】
【００８２】
本発明は、例えば、各種の負荷に直流電圧を供給するＰＦＣコンバータに利用することができる。
【符号の説明】
【００８３】
１  電力変換装置
２  結合インダクタ
３  ゲート信号生成回路
３１  偏差部
３２  補償器
３３  乗算部
３４  偏差部
３５  補償器
３６  ＰＷＭ部
３７  ＮＯＴ回路
３８  ＰＷＭ部
３９  ＮＯＴ回路
５  電力変換装置
ＡＣ、ＡＣ１、ＡＣ２  交流電源
Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２  インダクタ
Ｃ１、Ｃ２  入力キャパシタ
Ｑ１〜Ｑ４  スイッチング素子
Ｃ１１、Ｃ１２  出力キャパシタ
１０  負荷
【図１】
2020145842.tif 000003
【図２】
2020145842.tif 000004
【図３】
2020145842.tif 000005
【図４Ａ】
2020145842.tif 000006
【図４Ｂ】
2020145842.tif 000007
【図５Ａ】
2020145842.tif 000008
【図５Ｂ】
2020145842.tif 000009
【図６】
2020145842.tif 000010
【図７】
2020145842.tif 000011
【図８】
2020145842.tif 000012
【図９】
2020145842.tif 000013
【図１０】
2020145842.tif 000014
【図１１】
2020145842.tif 000015