(57)【要約】【課題】金属電極の異常箇所を容易に検出可能な半導体装置および半導体装置の製造方法を提供することを目的とする。【解決手段】半導体装置であるＩＧＢＴチップは、基板であるシリコン基板４と、金属電極であるエミッタ電極１とを備えている。金属電極であるエミッタ電極１は、基板であるシリコン基板４の表面に形成されている。さらに、半導体装置であるＩＧＢＴチップにおいて、金属電極であるエミッタ電極１の表面に、５０μｍ以上の径を有する空孔１１が存在している。【選択図】図７
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【特許請求の範囲】
【請求項１】
基板と、
前記基板表面に形成される金属電極と、
を備え、
前記金属電極の表面に５０μｍ以上の径を有する空孔が存在する、半導体装置。
【請求項２】
前記空孔は、前記金属電極を構成する金属元素とは異なる金属元素を含む、請求項１に記載の半導体装置。
【請求項３】
基板と、
前記基板表面に形成される金属電極と、
前記金属電極の一部を覆うはんだ接合用金属電極と、
を備え、
前記はんだ接合用金属電極が形成されていない前記金属電極の表面に５０μｍ以上の径を有する空孔が存在し、
前記はんだ接合用金属電極が形成されていない前記金属電極の表面は、前記はんだ接合用金属電極を構成する金属元素を含む、半導体装置。
【請求項４】
基板と、前記基板表面に形成される金属電極とを備える半導体装置を製造する半導体装置の製造方法であって、
前記金属電極には空孔が形成されており、
前記空孔を目視可能なように顕在化する空孔顕在化工程を備える、半導体装置の製造方法。
【請求項５】
前記空孔顕在化工程は、前記半導体装置にアバランシェ電圧を繰り返し印加する工程である、請求項４に記載の半導体装置の製造方法。
【請求項６】
基板と、前記基板表面に形成される金属電極と、前記金属電極を覆うはんだ接合用金属電極とを備える半導体装置を製造する半導体装置の製造方法であって、
前記金属電極には空孔が形成されており、
前記空孔を目視可能なように顕在化する空孔顕在化工程を備える、半導体装置の製造方法。
【請求項７】
前記空孔顕在化工程は、前記半導体装置に定格電流の１．２倍以上の電流を１秒以上連続して通電することで、前記はんだ接合用金属電極の一部を焼失させる工程である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記空孔顕在化工程の前または後に実施するチップ電気試験工程と、前記チップ電気試験工程および前記空孔顕在化工程の後に実施するチップ目視検査工程とをさらに備える、請求項４から請求項７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体装置およびパワー半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
パワー半導体装置である半導体チップをパッケージに封入してモジュール化する前に、半導体チップに電流を導通して検査を行っている。従来は半導体チップに電流を導通して検査する際に、通電プローブと半導体チップに良好な接触を得るなどして接触抵抗を小さくして大電流を通電していた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２３１６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような半導体装置の製造方法にあっては、半導体基板と金属電極との界面に異物などが混入し通電時の抵抗となって発熱し、金属電極にわずかな変質が生じても電気的な検査で検出できなかった。そのため、後工程の目視検査で検出する必要がある。しかしながら、変質の範囲が小さく、狭い視野で検査する必要があり生産性が低下するという問題点があった。
【０００５】
そこで、本発明は、金属電極の異常箇所を容易に検出可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、基板と、前記基板表面に形成される金属電極とを備え、前記金属電極の表面に５０μｍ以上の径を有する空孔が存在するものである。
【発明の効果】
【０００７】
本発明によれば、金属電極の表面に５０μｍ以上の径を有する空孔が存在するため、従来は検出しにくかった、金属電極の異常箇所を容易に検出することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係るＩＧＢＴチップにおいて空孔がない状態を示す平面図である。
【図２】ＩＧＢＴチップにおいて空孔がない状態を示す断面図である。
【図３】エミッタ電極に異物がある状態を示すＩＧＢＴチップの断面図である。
【図４】エミッタ電極の形状異常箇所に組成異常が発生した状態を示すＩＧＢＴチップの断面図である。
【図５】エミッタ電極の形状異常箇所に空孔が発生した状態を示すＩＧＢＴチップの断面図である。
【図６】実施の形態１に係るＩＧＢＴチップの製造方法を示すフローチャートである。
【図７】空孔顕在化工程後のＩＧＢＴチップの断面図である。
【図８】空孔顕在化工程後のＩＧＢＴチップの平面図である。
【図９】実施の形態２に係るＭＯＳＦＥＴチップにおいて空孔がない状態を示す平面図である。
【図１０】ＭＯＳＦＥＴチップにおいて空孔がない状態を示す断面図である。
【図１１】ソース電極に異物がある状態を示すＭＯＳＦＥＴチップの断面図である。
【図１２】ソース電極の形状異常箇所に空孔が発生した状態を示すＭＯＳＦＥＴチップの断面図である。
【図１３】実施の形態２に係るＭＯＳＦＥＴチップの製造方法を示すフローチャートである。
【図１４】空孔顕在化工程後のＭＯＳＦＥＴチップの断面図である。
【図１５】空孔顕在化工程後のＭＯＳＦＥＴチップの平面図である。
【図１６】関連技術に係るＩＧＢＴチップの製造方法を示すフローチャートである。
【発明を実施するための形態】
【０００９】
＜実施の形態１＞
本発明の実施の形態１について、図面を用いて以下に説明する。図１は、実施の形態１に係るＩＧＢＴチップにおいて空孔１１がない状態を示す平面図である。
【００１０】
図１に示すように、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）チップは、シリコンウェハを材料に用いて形成されたパワー半導体装置である。ＩＧＢＴチップは、シリコン基板４、エミッタ電極１、ゲートパッド２、およびガードリング３を備えている。
【００１１】
シリコン基板４の表面における４つの角部を除く領域に、金属であるアルミニウムからなるエミッタ電極１が形成されている。ゲートパッド２は、エミッタ電極１の端部の表面に配置され、オンとオフとを切り替えるゲート電極５（図２参照）に接続されている。ガードリング３は、エミッタ電極１の外周部を囲むように配置され、ＩＧＢＴチップへの耐圧を保持する。ここで、エミッタ電極１が金属電極に相当する。
【００１２】
なお、図１では、ゲートパッド２はエミッタ電極１の表面の端部に配置された例を示しているが、必要に応じてエミッタ電極１の表面の中央部に配置されていても問題はない。また、図１では、図示していないが電流または温度をセンシングするためのセンス用パッドが設けられることもあり、センス用パッドの位置も必要に応じて好適な場所に配置される。
【００１３】
図２は、ＩＧＢＴチップにおいて空孔１１がない状態を示す断面図である。一般的にＩＧＢＴチップには数万個以上、数百万個以下のトランジスタが形成されており、図２はその一部を切り出して拡大した模式図である。図３は、エミッタ電極１に異物がある状態を示すＩＧＢＴチップの断面図である。図４は、エミッタ電極１の形状異常箇所に組成異常１０が発生した状態を示すＩＧＢＴチップの断面図である。図５は、エミッタ電極１の形状異常箇所に空孔１１が発生した状態を示すＩＧＢＴチップの断面図である。
【００１４】
図２に示すように、シリコン基板４の表面には酸化膜とポリシリコンで構成されるゲート電極５が形成されている。ゲート電極５とエミッタ電極１との間にはこれらの電極間を絶縁するための層間絶縁膜６が形成されている。エミッタ電極１がシリコン基板４からオン時に導通される電流を取り出す領域をコンタクト７と呼ぶ。
【００１５】
次に、図１６を用いて、関連技術に係るＩＧＢＴチップの製造方法について説明する。図１６は、関連技術に係るＩＧＢＴチップの製造方法を示すフローチャートである。
【００１６】
図１６に示すように、高電圧および大電流をスイッチ駆動するＩＧＢＴチップでは、電流を裏面から表面に向けて縦方向に導通するため、ウェハ製造工程において大きく表側と裏側に分かれる（ステップＳ１，Ｓ２）。シリコンウェハにＩＧＢＴチップを形成した後、ウェハ状態で電気特性を測定して試験し（ステップＳ３）、良品と不良品を選別する。その後、シリコンウェハからＩＧＢＴチップを切り出して個片化し（ステップＳ４）、ＩＧＢＴチップ毎に電気特性を測定する（ステップＳ５）。
【００１７】
このとき、ウェハ状態で試験できない高電圧または大電流を測定する。電気試験に合格したＩＧＢＴチップの外観を実体顕微鏡で目視して検査し（ステップＳ６）、異常がないＩＧＢＴチップを後工程へ出荷する（ステップＳ７）。
【００１８】
ここで、例えばウェハ表面製造工程において、図２と図３に示すように、ゲート電極５と層間絶縁膜６を作り込んだ後、エミッタ電極１をスパッタリング法または蒸着法で成膜する際に、成膜前または成膜中に装置を構成する鉄、ステンレス、銅、アルミニウム、人体から発塵する有機物、またはそれらの酸化物などの異物８がコンタクト７の領域に堆積する場合がある。
【００１９】
図３に示すように、エミッタ電極１の中に異物８が取り込まれ、エミッタ電極１の表面に形状異常９として現れる。このように異物８がコンタクト７に接触した状態で定格電流を導通すると形状異常９の領域で局所的に発熱する。そして、図４に示すように、形状異常９の箇所で局所的に酸化アルミニウムが形成され、変質および変色することにより組成異常１０が発生する。
【００２０】
例えば、エミッタ電極１が銅で形成されている場合は、酸化銅が形成され同様に変質および変色することにより組成異常１０が発生する。または、異物８がコンタクト７に接触した状態で定格電圧を印加した際に電流が集中し、図５に示すように、形状異常９のエミッタ電極部が局所的に溶融し空孔１１が生じる。このような組成異常１０および空孔１１は、シリコン基板４、ゲート電極５、およびコンタクト７に与える影響が小さく、ＩＧＢＴチップの電気特性として検出しにくいことが多い。
【００２１】
しかしながら、複数のＩＧＢＴチップを組み合わせて作るパワーモジュールの出荷検査で不良となるため、チップ目視検査工程で検出する必要がある。
【００２２】
ＩＧＢＴチップ内には数万個以上、数百万個以下のトランジスタが形成されるため、図４で示した組成異常１０、および図５で示した空孔１１は最大径が数μｍ以上、十数μｍ以下の小さなサイズとなる。このような微小な異常箇所を実体顕微鏡で目視して検出するには１００倍程度の倍率が必要となるため、一辺が１０ｍｍ程度あるＩＧＢＴチップの場合、狭い視野で広い範囲を目視する必要がある。このような異常箇所の検出を容易にするため、本願の発明者は、異常箇所を５０μｍ以上の大きな空孔として顕在化する技術を発明した。
【００２３】
次に、図６を用いて、実施の形態１に係るＩＧＢＴチップの製造方法について説明する。図６は、実施の形態１に係るＩＧＢＴチップの製造方法を示すフローチャートである。
【００２４】
図６に示すように、ウェハ表面製造工程においてシリコンウェハの表面にトランジスタ構造を形成し（ステップＳ１）、ウェハ裏面製造工程においてシリコンウェハの裏面にコレクタ構造を形成し（ステップＳ２）、シリコンウェハ上にＩＧＢＴチップを製造する。続くウェハ電気試験工程においてシリコンウェハ上のＩＧＢＴチップの良否を選別し（ステップＳ３）、チップ個片化工程においてシリコンウェハから個々のＩＧＢＴチップを切り出して個片化する（ステップＳ４）。
【００２５】
次に、ウェハ電気試験工程を合格したＩＧＢＴチップに対してチップ電気試験工程を行う（ステップＳ５）。チップ電気試験工程では、ＩＧＢＴチップに対して定格電圧以上の高電圧を印加する、または、定格電流以上の大電流を通電し、モジュール組み立てに資するＩＧＢＴチップを抽出する。
【００２６】
この際、一部のＩＧＢＴチップにおいて、ウェハ表面製造工程においてコンタクト７に堆積した異物８がエミッタ電極１に取り込まれ、チップ電気試験工程の高電圧印加時に、図５に示すように、直径が１０μｍ程度の空孔１１が生じている。チップ電気試験工程では異常が検出されず、良品と判定された全てのＩＧＢＴチップに対して空孔顕在化工程を実施する。
【００２７】
空孔顕在化工程では、微細な空孔１１を拡大するために高電圧を印加する（ステップＳ１０）。具体的にはＩＧＢＴチップに最大限印加できるアバランシェ電圧を印加する。その際、良品のＩＧＢＴチップを破壊せず、かつ、異物８が存在する箇所に電界を集中させられるようにｄＶ／ｄｔ＝２ｋＶ／μ秒以上、３ｋＶ／μ秒以下で昇圧したのち、過剰なエネルギーを印加して良品のＩＧＢＴチップを破壊しないように５μ秒以内で遮断する。これをＩＧＢＴチップの定格電流およびサイズに応じて複数回繰り返す。
【００２８】
例えば定格電圧３３００Ｖ、定格電流８０ＡのＩＧＢＴチップの場合、１．５μ秒のアバランシェ電圧の印加を１０回繰り返すことで、チップ電気試験工程後に直径が１０μｍ程度であった空孔１１は、図７に示すように、直径が６０μｍを超えるサイズになる。空孔１１は、チップサイズが1辺５ｍｍのもので最大径が６５μｍ程度、１辺１０ｍｍのもので６４μｍ程度あり、おおむねＩＧＢＴチップのサイズによらず同様の傾向を示す。図７は、空孔顕在化工程後のＩＧＢＴチップの断面図である。
【００２９】
繰り返しのアバランシェ電圧の印加により、異物８があるエミッタ電極１の温度が局所的に上昇することで、異物８がエミッタ電極１の内部に拡散するため、エミッタ電極１はアルミニウムと酸素と異物８の組成が不規則に混合したものになる。また、エミッタ電極１の形状は波うち大きく変形し、元の反射率の５０％以下の反射率になる。
【００３０】
次に、ＩＧＢＴチップの外観を実体顕微鏡で目視して検査し（ステップＳ６）、異常がないＩＧＢＴチップを後工程へ出荷する（ステップＳ７）。なお、図６のフローチャートでは、チップ電気試験工程（ステップＳ５）の後に空孔顕在化工程（ステップＳ１０）を実施するとして説明したが、これに限定されることはない。空孔顕在化工程（ステップＳ１０）の後にチップ電気試験工程（ステップＳ５）を実施してもよい。
【００３１】
実施の形態１では、異物８がコンタクト７に接触している例について説明したが、必ずしもコンタクト７に接触している必要はない。エミッタ電極１の内部、層間絶縁膜６の内部、または層間絶縁膜６の表面と接触している場合でも同様の効果を得ることができる。これにより、図８に示すように、目視にて容易に識別可能な空孔１１をＩＧＢＴチップの表面に形成することが可能になる。図８は、空孔顕在化工程後のＩＧＢＴチップの平面図である。
【００３２】
以上のように、実施の形態１に係るＩＧＢＴチップの製造方法は、エミッタ電極１に形成された空孔１１を目視可能なように顕在化する空孔顕在化工程を備える。また、この製造方法により製造された実施の形態１に係るＩＧＢＴチップでは、エミッタ電極１の表面に５０μｍ以上の径を有する空孔１１が存在する。
【００３３】
したがって、従来は検出しにくかった、エミッタ電極１の異常箇所を容易に検出することができる。
【００３４】
空孔顕在化工程は、ＩＧＢＴチップにアバランシェ電圧を繰り返し印加する工程であるため、エミッタ電極１の表面に５０μｍ以上の空孔１１を形成することができる。
【００３５】
空孔１１は、エミッタ電極１を構成する金属元素とは異なる金属元素を含むため、空孔１１は、エミッタ電極１とは色および表面状態に違いが生じることから、エミッタ電極１の異常箇所を一層容易に検出することができる。
【００３６】
また、実施の形態１に係るＩＧＢＴチップの製造方法は、空孔顕在化工程の前または後に実施するチップ電気試験工程と、チップ電気試験工程および空孔顕在化工程の後に実施するチップ目視検査工程とをさらに備える。
【００３７】
したがって、チップ電気試験工程を空孔顕在化工程の前に実施する場合は、チップ電気試験工程で生じた微細な空孔１１を空孔顕在化工程において拡大することができるため、空孔顕在化工程の後に実施するチップ目視検査工程においてエミッタ電極１の異常箇所を容易に検出することができる。また、チップ電気試験工程を空孔顕在化工程の後に実施する場合は、空孔顕在化工程において、空孔１１の発生だけではなく、シリコン基板４、ゲート電極５、またはコンタクト７に応力歪みまたは熱破壊などのダメージを与えることができれば、チップ電気試験工程で容易にエミッタ電極１の異常を検出することができる。
【００３８】
＜実施の形態２＞
次に、実施の形態２について説明する。図９は、実施の形態２に係るＭＯＳＦＥＴチップにおいて空孔１１がない状態を示す平面図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００３９】
図９に示すように、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）チップは、炭化シリコンウェハを材料に用いて形成されたパワー半導体装置である。ＭＯＳＦＥＴチップは、炭化シリコン基板１４、ソース電極１２、はんだ接合用金属電極１３、ゲートパッド２、およびガードリング３を備えている。
【００４０】
炭化シリコン基板１４の表面における４つの角部を除く領域に、金属であるアルミニウムシリコン合金からなるソース電極１２が形成されている。ゲートパッド２は、ソース電極１２の端部の表面に配置され、オンとオフとを切り替えるゲート電極５（図１０参照）に接続されている。はんだ接合用金属電極１３は金からなり、ソース電極１２の表面の大部分の領域に配置され、はんだ接合用金属電極１３の表面に配置される銅板（図示省略）とソース電極１２とをはんだ接合する。ガードリング３は、ソース電極１２の外周部を囲むように配置され、ＭＯＳＦＥＴチップへの耐圧を保持する。ここで、ソース電極１２が金属電極に相当する。
【００４１】
なお、図９では、ゲートパッド２はソース電極１２の表面の端部に配置された例を示しているが、必要に応じてソース電極１２の表面の中央部に配置されていても問題はない。また、図９では、図示していないが電流または温度をセンシングするためのセンス用パッドが設けられることもあり、センス用パッドの位置も必要に応じて好適な場所に配置される。
【００４２】
図１０は、ＭＯＳＦＥＴチップにおいて空孔１１がない状態を示す断面図である。一般的にＭＯＳＦＥＴチップには数万個以上、数百万個以下のトランジスタが形成されており、図１０はその一部を切り出して拡大した模式図である。
【００４３】
図１０に示すように、シリコン基板４の表面には酸化膜とポリシリコンで構成されるゲート電極５が形成されている。ゲート電極５とソース電極１２との間にはこれらの電極間を絶縁するための層間絶縁膜６が形成されている。ソース電極１２が炭化シリコン基板１４からオン時に導通される電流を取り出す領域をコンタクト７と呼ぶ。
【００４４】
次に、関連技術に係るＭＯＳＦＥＴチップの製造方法と、実施の形態２に係るＭＯＳＦＥＴチップの製造方法との違いについて説明する。図１１は、ソース電極１２に異物がある状態を示すＭＯＳＦＥＴチップの断面図である。図１２は、ソース電極１２の形状異常箇所に空孔１１が発生した状態を示すＭＯＳＦＥＴチップの断面図である。図１３は、実施の形態２に係るＭＯＳＦＥＴチップの製造方法を示すフローチャートである。図１４は、空孔顕在化工程後のＭＯＳＦＥＴチップの断面図である。図１５は、空孔顕在化工程後のＭＯＳＦＥＴチップの平面図である。
【００４５】
関連技術に係るＭＯＳＦＥＴチップの製造方法は、関連技術に係るＩＧＢＴチップの製造方法とほぼ同様であるため、図１６を用いて説明する。図１６に示すように、ステップＳ１からステップＳ４の工程を実施した後、ＭＯＳＦＥＴチップ毎に電気特性を測定する（ステップＳ５）。このとき、ウェハ状態で試験できない高電圧または大電流を測定する。ステップＳ５のチップ電気試験工程に合格したＭＯＳＦＥＴチップの外観を実体顕微鏡で目視して検査し（ステップＳ６）、異常がないＭＯＳＦＥＴチップを後工程へ出荷する（ステップＳ７）。
【００４６】
例えばウェハ表面製造工程において、図１０に示すように、ゲート電極５と層間絶縁膜６を形成した後、ソース電極１２をスパッタリング法または蒸着法で成膜する際に、成膜前、または、成膜中に異物８がコンタクト７の領域に堆積すると、図１１に示すように、ソース電極１２の内部に異物８が取り込まれ、ソース電極１２の表面に形状異常９として現れる。
【００４７】
しかしながら、ソース電極１２の表面にはんだ接合用金属電極１３が存在するため、ＭＯＳＦＥＴチップの表面から形状異常９を確認することが難しい。
【００４８】
このように異物８がコンタクト７に接触した状態で定格電流を導通すると形状異常９の領域で局所的に発熱し、図１２に示すように、形状異常９の箇所で局所的に溶融し空孔１１が生じる。
【００４９】
しかしながら、ソース電極１２の表面にはんだ接合用金属電極１３が存在するため、微小な空孔１１ではＭＯＳＦＥＴチップの表面から空孔１１を確認することは難しい。そのうえ、このような空孔１１は炭化シリコン基板１４、ゲート電極５、およびコンタクト７に与える影響が小さく、ＭＯＳＦＥＴチップの電気特性として検出しにくいことが多い。しかしながら、複数のＭＯＳＦＥＴチップを組み合わせて構成するパワーモジュールの出荷検査で不良となるため、チップ目視検査工程で検出する必要がある。
【００５０】
ＭＯＳＦＥＴチップ内には数万万個以上、数百万個以下のトランジスタが形成されるため、図１２に示すように、空孔１１は数μｍ以上、十数μｍ以下の小さなサイズとなる。このような微小な異常箇所を実体顕微鏡で目視して検出するには１００倍程度の倍率が必要となり、一辺が１０ｍｍ程度あるＭＯＳＦＥＴチップの場合、狭い視野で広い範囲を目視する必要がある。さらに、ソース電極１２の表面にはんだ接合用金属電極１３が存在することから、わずかな光の反射の違いをとらえる必要があり、照明の増加、およびレンズが大きくなるなどの問題があった。このような異常箇所の検出を容易にするため、本願の発明者は、異常箇所を５０μｍ以上の大きな空孔１１として顕在化する技術を発明した。
【００５１】
次に、図１３を用いて、実施の形態２に係るＭＯＳＦＥＴチップの製造方法について説明する。
【００５２】
図１３に示すように、ウェハ表面製造工程において炭化シリコンウェハの表面にトランジスタ構造を形成し（ステップＳ１）、ウェハ裏面製造工程において炭化シリコンウェハの裏面にドレイン電極を形成し、炭化シリコンウェハ上にＭＯＳＦＥＴチップを製造する（ステップＳ２）。続くウェハ電気試験工程において炭化シリコンウェハ上のＭＯＳＦＥＴチップの良否を選別し（ステップＳ３）、チップ個片化工程において炭化シリコンウェハから個々のＭＯＳＦＥＴチップを切り出して個片化する（ステップＳ４）。
【００５３】
ここで、ウェハ表面製造工程において、一部のＭＯＳＦＥＴチップにおけるコンタクト７に堆積した異物８がソース電極１２に取り込まれている。
【００５４】
そこで、チップ電気試験工程を実施する前に空孔顕在化工程を実施する。実施の形態２の空孔顕在化工程においては、高電圧を印加することではなく大電流である定格電流の１．２倍の電流を１秒間通電する。例えば定格電圧３３００Ｖ、定格電流８０ＡのＭＯＳＦＥＴチップの場合、９６Ａの電流を１秒間通電することで、図１１に示した異物８が局所的に発熱し、チップ電気試験工程後では直径が１０μｍ程度にしかならない空孔１１が、図１４に示すように、直径が６０μｍを超えるサイズとなる。
【００５５】
さらに、はんだ接合用金属電極１３を構成する金がソース電極１２の内部に拡散することで、はんだ接合用金属電極１３により覆われる空孔１１を露出させることができる。金が拡散した空孔１１に見られるソース電極１２は、アルミニウムとシリコンと酸素と金と異物８の組成が不規則に混合したものになる。
【００５６】
また、ソース電極１２の形状は波うち大きく変形する。これにより、図１５に示すように、目視にて容易に識別可能な空孔１１をＭＯＳＦＥＴチップの表面に形成することが可能になる。
【００５７】
さらに、空孔顕在化工程で通電時に炭化シリコン基板１４、ゲート電極５、またはコンタクト７に応力歪みまたは熱破壊などのダメージを与えることができれば、次工程のチップ電気試験で容易にソース電極１２の異常を検出することができる。
【００５８】
なお、図１３のフローチャートでは、空孔顕在化工程（ステップＳ１０）の後にチップ電気試験工程（ステップＳ５）を実施するとして説明したが、これに限定されることはない。チップ電気試験工程（ステップＳ５）の後に空孔顕在化工程（ステップＳ１０）を実施してもよい。
【００５９】
以上のように、実施の形態２に係るＭＯＳＦＥＴチップの製造方法は、ソース電極１２に形成された空孔１１を目視可能なように顕在化する空孔顕在化工程を備える。また、この製造方法により製造された実施の形態２に係るＭＯＳＦＥＴチップでは、はんだ接合用金属電極１３が形成されていないソース電極１２の表面に５０μｍ以上の径を有する空孔１１が存在し、はんだ接合用金属電極１３が形成されていないソース電極１２の表面は、はんだ接合用金属電極１３を構成する金属元素を含む。
【００６０】
したがって、従来は検出しにくかった、ソース電極１２の異常箇所を容易に検出することができる。さらに、空孔１１はソース電極１２とは色および表面状態に違いが生じるため、ソース電極１２の異常箇所を一層容易に検出することができる。
【００６１】
空孔顕在化工程は、ＭＯＳＦＥＴチップに定格電流の１．２倍以上の電流を１秒以上連続して通電することで、はんだ接合用金属電極１３の一部を焼失させる工程である。したがって、ソース電極１２の表面に５０μｍ以上の空孔１１を形成することができる。
【００６２】
また、実施の形態２に係るＭＯＳＦＥＴチップの製造方法は、空孔顕在化工程の前または後に実施するチップ電気試験工程と、チップ電気試験工程および空孔顕在化工程の後に実施するチップ目視検査工程とをさらに備える。
【００６３】
したがって、チップ電気試験工程を空孔顕在化工程の前に実施する場合は、チップ電気試験工程で生じた微細な空孔１１を空孔顕在化工程において拡大することができるため、空孔顕在化工程の後に実施するチップ目視検査工程においてソース電極１２の異常箇所を容易に検出することができる。また、チップ電気試験工程を空孔顕在化工程の後に実施する場合は、空孔顕在化工程において、空孔１１の発生だけではなく、炭化シリコン基板１４、ソース電極１２、またはコンタクト７に応力歪みまたは熱破壊などのダメージを与えることができれば、チップ電気試験工程において容易にソース電極１２の異常を検出することができる。
【００６４】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６５】
１  エミッタ電極、４  シリコン基板、１１  空孔、１２  ソース電極、１３  はんだ接合用金属電極、１４  炭化シリコン基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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