(57)【要約】【課題】  ノイズ耐力を低下させずに消費電力を低減することができる符号化回路、復号化回路、符号化方法、及び復号化方法を提供する。【解決手段】  符号化回路は、フレーム内の各ビット列の値に応じたコンスタレーション内のシンボルをビット列に割り当てる割当部と、中心に近いシンボルほど、多く割り当てられるように、第１ビット列以外の各ビット列の値を変換する変換部と、ビット列の誤りを訂正するための誤り訂正符号を生成して第１ビット列に挿入する第１挿入部と、誤り訂正符号の生成元のビット列を選択する選択部と、フレームの周期において、第１ビット列に誤り訂正符号を挿入する第１期間と、他の第２期間を切り替える切替部と、第１期間では、第１ビット列以外の各ビット列から誤り訂正符号が生成され、第２期間では、第２ビット列から誤り訂正符号が生成されるように、切替部及び選択部を制御する制御部とを有する。【選択図】図１６
2020188357.tif 000002
【特許請求の範囲】
【請求項１】
多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換する変換部と、
前記複数のビット列の誤りを訂正するための第１の誤り訂正符号を生成して前記第１ビット列に挿入する第１挿入部と、
前記第１の誤り訂正符号の生成元のビット列を前記複数のビット列から選択する選択部と、
前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号を挿入する第１期間と、他の第２期間を切り替える切替部と、
前記第１期間では、前記複数のビット列のうち、前記第１ビット列以外の各ビット列から前記第１の誤り訂正符号が生成され、前記第２期間では、前記複数のビット列のうち、第２ビット列から前記第１の誤り訂正符号が生成されるように、前記切替部及び前記選択部を制御する制御部とを有することを特徴とする符号化回路。
【請求項２】
前記制御部は、前記複数のビット列の各々の値と前記複数のシンボルの対応関係が前記第１期間及び前記第２期間の間で相違するように前記割当部を制御し、前記複数のビット列のうち、前記第１ビット列以外の各ビット列の値の変換処理が前記対応関係に応じて切り替わるように前記変換部を制御することを特徴とする請求項１に記載の符号化回路。
【請求項３】
前記複数のビット列の誤りを訂正するための第２の誤り訂正符号を前記複数のビット列の各々から生成して、前記第１期間中、前記第１ビット列に挿入する第２挿入部を、さらに有し、
前記第１の誤り訂正符号は、前記複数のビット列の軟判定結果の誤り訂正に用いられ、
前記第２の誤り訂正符号は、前記複数のビット列の硬判定結果の誤り訂正に用いられることを特徴とする請求項１または２に記載の符号化回路。
【請求項４】
多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定する第１判定部と、
前記複数のビット列のうち、第１ビット列に挿入された第１の誤り訂正符号に基づいて前記第１判定部の軟判定の結果の誤りを訂正する訂正部と、
前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定する第２判定部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の値を逆変換する逆変換部と、
前記複数のビット列のうち、前記第２ビット列以外の各ビット列について、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正されたビット列、及び前記第２判定部により硬判定されたビット列から、前記逆変換部により値が逆変換されるビット列を選択するビット列選択部と、
前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号が挿入されている第１期間では、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正された各ビット列が選択され、前記フレームの周期内の他の第２期間では、前記第２判定部により硬判定されたビット列が選択されるように前記ビット列選択部を制御する復号制御部とを有することを特徴とする復号化回路。
【請求項５】
多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換する変換部と、
前記複数のビット列のうち、第２ビット列の誤りを訂正するための誤り訂正符号を生成する生成部と、
前記誤り訂正符号を遅延させることにより、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記第１ビット列に挿入する符号挿入部とを有し、
前記変換部は、遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の変換に用いることを特徴とする符号化回路。
【請求項６】
多値変調方式のコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられたフレーム内の複数のビット列のうち、第１ビット列及び第２ビット列の各値を前記シンボルの１つに基づき軟判定する判定部と、
前記第１ビット列に挿入された誤り訂正符号に基づいて前記判定部の軟判定の結果の誤りを訂正する訂正部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の各値を逆変換する逆変換部と、
前記誤り訂正符号が前記フレームの後続のフレーム内の前記第１ビット列に挿入されるように前記第１ビット列を遅延させる遅延生成部とを有し、
前記逆変換部は、前記遅延生成部により遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の逆変換に用いることを特徴とする復号化回路。
【請求項７】
多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換し、
前記複数のビット列の誤りを訂正するための第１の誤り訂正符号を生成して前記第１ビット列に挿入し、
前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号を挿入する第１期間では、前記複数のビット列のうち、前記第１ビット列以外の各ビット列から前記第１の誤り訂正符号を生成し、
前記フレームの周期において、他の第２期間では、前記複数のビット列のうち、第２ビット列から前記第１の誤り訂正符号を生成することを特徴とする符号化方法。
【請求項８】
多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定し、
前記複数のビット列のうち、第１ビット列に挿入された第１の誤り訂正符号に基づいて前記複数のビット列の各値の軟判定の結果の誤りを訂正し、
前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定し、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の値を逆変換する逆変換部を用い、
前記逆変換部は、
前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号が挿入されている第１期間では、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正された各ビット列の値を逆変換し、
前記フレームの周期内の他の第２期間では、前記複数のビット列のうち、硬判定されたビット列の値を逆変換することを特徴とする復号化方法。
【請求項９】
多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換部により変換し、
前記複数のビット列のうち、第２ビット列の誤りを訂正するための誤り訂正符号を生成し、
前記誤り訂正符号を遅延させることにより、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記第１ビット列に挿入し、
変換部は、遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の変換に用いることを特徴とする符号化方法。
【請求項１０】
多値変調方式のコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられたフレーム内の複数のビット列のうち、第１ビット列及び第２ビット列の各値を前記シンボルの１つに基づき軟判定し、
前記第１ビット列に挿入された誤り訂正符号に基づいて前記第１ビット列及び前記第２ビット列の各値の軟判定の結果の誤りを訂正し、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の各値を逆変換部により逆変換し、
前記誤り訂正符号が前記フレームの後続のフレーム内の前記第１ビット列に挿入されるように前記第１ビット列を遅延させ、
前記逆変換部は、遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の逆変換に用いることを特徴とする復号化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、符号化回路、復号化回路、符号化方法、及び復号化方法に関する。
【背景技術】
【０００２】
光伝送装置の伝送容量の増加に伴い、例えばＱＰＳＫ（Quadrature Phase Shift Keying）、１６ＱＡＭ（Quadrature Amplitude Modulation）、及び６４ＱＡＭなどの多値変調方式が用いられている。多値変調方式では、コンスタレーション内に配置された各シンボルのうち、変調対象のフレーム内の各ビット列の値に応じたシンボルが各ビット列に割り当てられることにより、シンボルに従った位相及び強度の光信号が生成される。
【０００３】
プロバブリスティックシェーピング（PS: Probabilistic Shaping）の技術（以下、「ＰＳ」と表記）は、コンスタレーションの中心に近いシンボルほど、多く割り当てられるようにビット列の値を変換することによりシンボル割り当ての確率分布を形成する。これにより、フレームから生成した信号光のノイズ耐力が向上する。
【０００４】
ＰＳには、例えばビット列のマーク率を５０（％）より大きいレート（例えば８０（％））に増加させるＤＭ（Distribution Matching）処理が用いられる。これにより、コンスタレーションを区切る第１〜第４象限のうち、特定の象限内だけでシンボル割り当ての確率がコンスタレーションの中心寄りに偏る。その後、第１〜第４象限から、割り当て対象のシンボルが位置する象限が決定される。
【０００５】
象限の決定には、ＦＥＣ（Forward Error Correction）などの誤り訂正符号のパリティビットを用いることもできる（例えば非特許文献１を参照）。誤り訂正符号のマーク率は５０（％）近くに維持されるため、第１〜第４象限がほぼ同一の確率で選択され、全象限にわたってコンスタレーションの中心に偏った確率分布が形成される。
【０００６】
誤り訂正符号の符号化方法としては、例えばビットインターリーブド符号化変調（BICM: Bit-Interleaved Coded Modulation）及びマルチレベル符号化（MLC: Multilevel Coding）が挙げられる（例えば特許文献１及び非特許文献２−４を参照）。ＢＩＣＭは、各ビット列をレベル（ＭＳＢ（Most Significant Bit）やＬＳＢ（Least Significant Bit））で区別せずに一括して符号化する符号化方法である。ＭＬＣは、ビット列をレベルごとに分けて個別に誤り訂正符号を生成する符号化方法である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１８７７０６号公報
【非特許文献】
【０００８】
【非特許文献１】F. Buchali, et al., “Rate Adaptation and Reach Increase by Probabilistically Shaped 64-QAM: An Experimental Demonstration,”, JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL., 34, NO. 7, APRIL 1, 2016
【非特許文献２】U. Wachsmann, et al., “Multilevel Codes: Theoretical Concepts and Practical Design Rules”, IEEE TRANSACTIONS ON INFORMATION THEORY, VOL. 45, NO. 5, JULY 1999
【非特許文献３】A. Bisplinghoff, et al., “Low-Power, Phase-Slip Tolerant, Multilevel Coding for M-QAM”, JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL., 35, NO. 4, FEBRUARY 15, 2017
【非特許文献４】Y. Koganei, et al., “Multilevel Coding with Spatially-Coupled Codes for beyond 400Gbps Optical Transmission”, OFC, 2018, Tu3C.2
【発明の概要】
【発明が解決しようとする課題】
【０００９】
例えば６４ＱＡＭを用いる場合、ＢＩＣＭを用いたフレームでは、３つのビット列から生成された誤り訂正符号のパリティビットが最上位のみに挿入されている。他の２つのビット列はＤＭ処理対象であり、最上位のビット列の値に応じて決定されたコンスタレーションの象限内のシンボルのうち、ＤＭ処理された２つのビット列の値に応じたシンボルが割り当てられる。
【００１０】
このとき、誤り訂正符号として、例えばターボ符号や低密度パリティ検査符号（LDPC: Low-Density Parity-check Code）などの軟判定符号（SD（Soft Decision）-FEC）によって、全てのビット列に対して符号化が行われる。軟判定符号は、ＢＣＨ符号やリードソロモン符号などの硬判定符号（HD（Hard Decision）-FEC）と比較すると、訂正能力が高いが、符号化及び復号化の消費電力が大きい。
【００１１】
これに対し、ＭＬＣを用いて軟判定符号の符号化対象を最下位のビット列のみにした場合、ＢＩＣＭを用いたフレームの場合より消費電力が低減される。
【００１２】
しかし、通常のＭＬＣの手法では、最下位のビット列には、ＤＭ処理できない誤り訂正符号のパリティビットが挿入されるため、ＢＩＣＭを用いたフレームの場合と比べると、ＰＳによるノイズ耐力低減の効果が低下するおそれがある。
【００１３】
そこで本件は、ノイズ耐力を低下させずに消費電力を低減することができる符号化回路、復号化回路、符号化方法、及び復号化方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
１つの態様では、符号化回路は、多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換する変換部と、前記複数のビット列の誤りを訂正するための第１の誤り訂正符号を生成して前記第１ビット列に挿入する第１挿入部と、前記第１の誤り訂正符号の生成元のビット列を前記複数のビット列から選択する選択部と、前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号を挿入する第１期間と、他の第２期間を切り替える切替部と、前記第１期間では、前記複数のビット列のうち、前記第１ビット列以外の各ビット列から前記第１の誤り訂正符号が生成され、前記第２期間では、前記複数のビット列のうち、第２ビット列から前記第１の誤り訂正符号が生成されるように、前記切替部及び前記選択部を制御する制御部とを有する。
【００１５】
１つの態様では、復号化回路は、多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定する第１判定部と、前記複数のビット列のうち、第１ビット列に挿入された第１の誤り訂正符号に基づいて前記第１判定部の軟判定の結果の誤りを訂正する訂正部と、前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定する第２判定部と、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の値を逆変換する逆変換部と、前記複数のビット列のうち、前記第２ビット列以外の各ビット列について、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正されたビット列、及び前記第２判定部により硬判定されたビット列から、前記逆変換部により値が逆変換されるビット列を選択するビット列選択部と、前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号が挿入されている第１期間では、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正された各ビット列が選択され、前記フレームの周期内の他の第２期間では、前記第２判定部により硬判定されたビット列が選択されるように前記ビット列選択部を制御する復号制御部とを有する。
【００１６】
１つの態様では、他の符号化回路は、多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換する変換部と、前記複数のビット列のうち、第２ビット列の誤りを訂正するための誤り訂正符号を生成する生成部と、前記誤り訂正符号を遅延させることにより、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記第１ビット列に挿入する符号挿入部とを有し、前記変換部は、遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の変換に用いる。
【００１７】
１つの態様では、他の復号化回路は、多値変調方式のコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられたフレーム内の複数のビット列のうち、第１ビット列及び第２ビット列の各値を前記シンボルの１つに基づき軟判定する判定部と、前記第１ビット列に挿入された誤り訂正符号に基づいて前記判定部の軟判定の結果の誤りを訂正する訂正部と、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の各値を逆変換する逆変換部と、前記誤り訂正符号が前記フレームの後続のフレーム内の前記第１ビット列に挿入されるように前記第１ビット列を遅延させる遅延生成部とを有し、前記逆変換部は、前記遅延生成部により遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の逆変換に用いる。
【００１８】
１つの態様では、符号化方法は、多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換し、前記複数のビット列の誤りを訂正するための第１の誤り訂正符号を生成して前記第１ビット列に挿入し、前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号を挿入する第１期間では、前記複数のビット列のうち、前記第１ビット列以外の各ビット列から前記第１の誤り訂正符号を生成し、前記フレームの周期において、他の第２期間では、前記複数のビット列のうち、第２ビット列から前記第１の誤り訂正符号を生成する方法である。
【００１９】
１つの態様では、復号化方法は、多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定し、前記複数のビット列のうち、第１ビット列に挿入された第１の誤り訂正符号に基づいて前記複数のビット列の各値の軟判定の結果の誤りを訂正し、前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定し、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の値を逆変換する逆変換部を用い、前記逆変換部は、前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号が挿入されている第１期間では、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正された各ビット列の値を逆変換し、前記フレームの周期内の他の第２期間では、前記複数のビット列のうち、硬判定されたビット列の値を逆変換する方法である。
【００２０】
１つの態様では、他の符号化方法は、多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換部により変換し、前記複数のビット列のうち、第２ビット列の誤りを訂正するための誤り訂正符号を生成し、前記誤り訂正符号を遅延させることにより、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記第１ビット列に挿入し、変換部は、遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の変換に用いる方法である。
【００２１】
１つの態様では、他の復号化方法は、多値変調方式のコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられたフレーム内の複数のビット列のうち、第１ビット列及び第２ビット列の各値を前記シンボルの１つに基づき軟判定し、前記第１ビット列に挿入された誤り訂正符号に基づいて前記第１ビット列及び前記第２ビット列の各値の軟判定の結果の誤りを訂正し、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の各値を逆変換部により逆変換し、前記誤り訂正符号が前記フレームの後続のフレーム内の前記第１ビット列に挿入されるように前記第１ビット列を遅延させ、前記逆変換部は、遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の逆変換に用いる方法である。
【発明の効果】
【００２２】
１つの側面として、ノイズ耐力を低下させずに消費電力を低減することができる。
【図面の簡単な説明】
【００２３】
【図１】光伝送システムの一例を示す構成図である。
【図２】トランスポンダの一例を示す構成図である。
【図３】ＢＩＣＭを用いる符号化回路の一例を示す構成図である。
【図４】ＢＩＣＭを用いる復号化回路の一例を示す構成図である。
【図５】ＰＳの処理の一例を示す図である。
【図６】シンボルマッピングの一例を示す図である。
【図７】ＸＯＲ前後のシンボル割り当ての確率分布の一例を示す図である。
【図８】ＭＬＣを用いる符号化回路の一例を示す構成図である。
【図９】ＭＬＣを用いる復号化回路の一例を示す構成図である。
【図１０】シンボルマッピングの他の例を示す図である。
【図１１】ＸＯＲ前後のシンボル割り当ての確率分布の一例を示す図である。
【図１２】第１実施例の符号化回路を示す構成図である。
【図１３】第１実施例の復号化回路を示す構成図である。
【図１４】第２実施例の符号化回路を示す構成図である。
【図１５】符号化回路におけるセレクタの制御例を示すタイムチャートである。
【図１６】第２実施例の復号化回路を示す構成図である。
【図１７】復号化回路におけるセレクタの制御例を示すタイムチャートである。
【発明を実施するための形態】
【００２４】
図１は、光伝送システムの一例を示す構成図である。光伝送システムは、光ファイバなどの伝送路８０，８１を介して接続された一組の波長多重光伝送装置７ａ，７ｂを含む。波長多重光伝送装置７ａ，７ｂは、波長の異なる複数の光信号が波長多重された波長多重光信号Ｓを互いに送受信する。
【００２５】
波長多重光伝送装置７ａは、複数のトランスポンダ１ａ、光合波部３０ａ、光分波部３１ａ、光アンプ５０ａ，５１ａ、及び管理部６ａを有する。また、波長多重光伝送装置７ｂは、複数のトランスポンダ１ｂ、光合波部３０ｂ、光分波部３１ｂ、光アンプ５０ｂ，５１ｂ、及び管理部６ｂを有する。
【００２６】
トランスポンダ１ａ，１ｂは光信号を送受信する。光信号は、一例としてＩＴＵ−Ｔ勧告Ｇ．７０９に規定されたＯＴＵＣｎフレームの形式を有する。
【００２７】
トランスポンダ１ａ，１ｂは、クライアントネットワーク側のルータなどのネットワーク（ＮＷ）機器９と接続されている。トランスポンダ１ａ，１ｂは、ネットワーク機器９との間で複数のクライアント信号を送受信する。トランスポンダ１ａ，１ｂは、ネットワーク機器９からの複数のクライアント信号を共通のフレームに収容して光合波部３０ａ，３０ｂに出力し、光合波部３０ａ，３０ｂからのフレームから複数のクライアント信号を取り出してネットワーク機器９に送信する。
【００２８】
光合波部３０ａ，３０ｂは、例えば光選択スイッチや光フィルタであり、複数のトランスポンダ１ａ，１ｂから入力された光信号を波長多重光信号に波長多重して光アンプ５０ａ，５０ｂに出力する。光アンプ５０ａ，５０ｂは波長多重光信号を増幅して伝送路８０，８１に出力する。
【００２９】
光アンプ５１ａ，５１ｂには伝送路８１，８０から波長多重光信号が入力される。光アンプ５１ａ，５１ｂは波長多重光信号を増幅して光分波部３１ａ，３１ｂに出力する。
【００３０】
光分波部３１ａ，３１ｂは、例えば光選択スイッチや光フィルタであり、波長多重光信号を波長ごとの光信号に分離する。光信号は、光分波部３１ａ，３１ｂから複数のトランスポンダ１ａ，１ｂに入力される。
【００３１】
管理部６ａ，６ｂは、例えばＣＰＵ（Central Processing Unit）などのプロセッサを備えた回路であり、波長多重光伝送装置７ａ，７ｂを制御する。管理部６ａ，６ｂは、例えば、光アンプ５０ａ，５０ｂに対してゲインを設定し、光合波部３０ａ，３０ｂに対して波長多重対象のフレームを設定する。また、管理部６ａ，６ｂは、例えば、光分波部３１ａ，３１ｂに対して分離対象の光信号を設定し、トランスポンダ１ａ，１ｂに対してフレーム内のクライアント信号の収容に関する設定を行う。
【００３２】
図２は、トランスポンダ１ａ，１ｂの一例を示す構成図である。トランスポンダ１ａ，１ｂは、複数の送受信モジュール１０、フレーマチップ１１、ＤＳＰ（Digital Signal Processor）１２、アナログ−デジタル変換部（ＤＡ／ＡＤ）１３、ＡＣＯ（Analog Coherent Optics）１４、及び設定処理部１５を有する。
【００３３】
送受信モジュール１０は、例えば電気コネクタを介し、フレーマチップ１１が実装された回路基板に対して着脱自在な光モジュールである。送受信モジュール１０は、ネットワーク機器９との間でクライアント信号を送受信する。クライアント信号のフレーム形式としては、例えばＳＯＮＥＴ（Synchronous Optical Network）フレームやＧｂＥ（Gigabit Ethernet（登録商標））フレームが挙げられるが、これに限定されない。
【００３４】
まず、送受信モジュール１０からＡＣＯ１４に向かう上り方向の処理を説明する。
【００３５】
送受信モジュール１０は、ネットワーク機器９から受信したクライアント信号を光−電気変換してフレーマチップ１１に出力する。フレーマチップ１１は、各送受信モジュール１０から入力されたクライアント信号をフレームに収容する。本例では、フレームの一例としては、ＯＴＵＣｎフレームが挙げられるが、これに限定されず、他のフレームが用いられてもよい。
【００３６】
フレーマチップ１１はフレームをＤＳＰ１２に出力する。ＤＳＰ１２は、フレームの誤り訂正符号を生成し、フレームを多値変調方式で変調してアナログ−デジタル変換部１３に出力する。アナログ−デジタル変換部１３はフレームをデジタル信号からアナログ信号に変換してＡＣＯ１４に出力する。ＡＣＯ１４はフレームを電気信号から光信号に変換して光合波部３０ａ，３０ｂに出力する。
【００３７】
次にＡＣＯ１４から送受信モジュール１０に向かう下り方向の処理を説明する。
【００３８】
ＡＣＯ１４は、光信号を受信して電気信号に変換し、アナログ−デジタル変換部１３に出力する。アナログ−デジタル変換部１３は、電気信号をアナログ信号からデジタル信号
ＤＳＰ１２に出力する。ＤＳＰ１２は、電気信号を復調処理してフレームを再生し誤り訂正して、フレーマチップ１１に出力する。
【００３９】
フレーマチップ１１は、フレームからクライアント信号を取り出して送受信モジュール１０に出力する。送受信モジュール１０は、クライアント信号を電気信号から光信号に変換してネットワーク機器９に送信する。
【００４０】
また、設定処理部１５は、管理部６ａ，６ｂの指示に従って、フレーマチップ１１、ＤＳＰ１２、及びＡＣＯ１４に各種の設定を行う。
【００４１】
また、ＤＳＰ１２は、上り方向のフレーム内の複数のビット列を符号化する符号化回路１２０と、下り方向のフレーム内の複数のビット列を復号化する復号化回路１２１とを有する。各ビット列はフレームのシリアルデータをパラレル変換して得られた一例のビット値である。
【００４２】
（ＢＩＣＭによる符号化及び復号化）
図３は、ＢＩＣＭを用いる符号化回路１２０の一例を示す構成図である。符号化回路１２０は、ＰＳ変換部２９、ＨＤ−ＦＥＣ生成部２４、ＳＤ−ＦＥＣ生成部２５、及びシンボルマッピング部２７とを有する。ＰＳ変換部２９は、ＤＭ処理部２１ａ，２１ｂ及び排他的論理和（ＸＯＲ）演算器２３を有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。
【００４３】
フレーマチップ１１から入力されたフレーム信号Ｓｉｎは、レベル−０〜レベル−２の３つのビット列に分けられる。ここで、レベル−２のビット列はＭＳＢであり、レベル−０はＬＳＢである。レベル−０〜レベル−２の各ビット列は個別のレーン上に伝送される。
【００４４】
ＰＳ変換部２９は、レベル−０〜レベル−２の各ビット列に対するシンボル割り当ての確率分布をＰＳにより形成する。ＤＭ処理部２１ａはレベル−１のビット列をＤＭ処理し、ＤＭ処理部２１ｂはレベル−０のビット列をＤＭ処理する。これにより、レベル−０，１の各ビット列のマーク率が５０（％）より大きいレート（例えば８０（％））に増加し、レベル−０，１の各ビット列の値は「０」より「１」が多くなる。
【００４５】
ＸＯＲ演算器２３は、レベル−０のビット列の値をレベル−１のビット列の値とＸＯＲする。これにより、レベル−０のビット列の値は、元のレベル−０のビット列の値とレベル−１のビット列の値をＸＯＲした値となる。各ビット列はＰＳ変換部２９からＨＤ−ＦＥＣ生成部２４に出力される。
【００４６】
ＨＤ−ＦＥＣ生成部２４は、レベル−０〜レベル−２の各ビット列から、硬判定符号であるＨＤ−ＦＥＣパリティを生成する。ＨＤ−ＦＥＣ生成部２４は、ＨＤ−ＦＥＣパリティをレベル−２のビット列に挿入する。各ビット列はＨＤ−ＦＥＣ生成部２４からＳＤ−ＦＥＣ生成部２５に出力される。なお、ＨＤ−ＦＥＣパリティは第２の誤り訂正符号の一例である。
【００４７】
ＳＤ−ＦＥＣ生成部２５は、レベル−０〜レベル−２の各ビット列から、軟判定符号であるＳＤ−ＦＥＣパリティを生成する。ＳＤ−ＦＥＣ生成部２５は、ＳＤ−ＦＥＣパリティをレベル−２のビット列に挿入する。各ビット列はＳＤ−ＦＥＣ生成部２５からシンボルマッピング部２７に出力される。
【００４８】
シンボルマッピング部２７は、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル−０〜レベル−２の各ビット列の値に応じたシンボルをビット列に割り当てる。シンボルマッピング部２７は、割り当てたシンボルに応じた出力信号Ｓｏｕｔをアナログ−デジタル変換部１３に出力する。
【００４９】
符号９０は、シンボルマッピング部２７に入力されるフレーム内の各ビット列の内容を示す。レベル−０，１の各ビット列には、ＤＭ処理済みのデータ＃０，＃１がそれぞれ含まれる。
【００５０】
また、レベル−２のビット列には、ＤＭ処理されていないデータ＃２、ＨＤ−ＦＥＣパリティ、及びＳＤ−ＦＥＣパリティが含まれる。ＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティはフレームの周期Ｔ内の期間Ｔａに挿入され、データ＃２は、フレームの周期Ｔ内の期間Ｔｂに挿入されている。期間Ｔａ，Ｔｂは、ＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティが例えばフレーム全体のデータ量の２０（％）程度となるように設定される。
【００５１】
図４は、ＢＩＣＭを用いる復号化回路１２１の一例を示す構成図である。復号化回路１２１は、軟判定部４１、ＳＤ−ＦＥＣ復号部４２、ＨＤ−ＦＥＣ復号部４５、及びＰＳ逆変換部４９を有する。ＰＳ逆変換部４９は、ＸＯＲ演算器４７及びＩｎｖｅｒｓｅ−ＤＭ（ＩＤＭ）処理部４８ａ，４８ｂを含む。
【００５２】
軟判定部４１は、アナログ−デジタル変換部１３から入力された入力信号Ｓｉｎ’からレベル−０〜２の各ビット列の値を軟判定することにより復元する。軟判定部４１は、入力信号Ｓｉｎ’が示すシンボルからビット列の値「０」，「１」の確からしさを判定する。レベル−０〜２の各ビット列は個別のレーンに伝送される。軟判定部４１は、レベル−０〜２の各ビット列の値をＳＤ−ＦＥＣ復号部４２に出力する。
【００５３】
ＳＤ−ＦＥＣ復号部４２は、ＳＤ−ＦＥＣパリティに基づきレベル−０〜２のビット列の値を訂正する。つまり、ＳＤ−ＦＥＣ復号部４２は、ＳＤ−ＦＥＣパリティを用いて復号化を行う。ＳＤ−ＦＥＣ復号部４２は、レベル−０〜２の各ビット列をＨＤ−ＦＥＣ復号部４５に出力する。
【００５４】
ＨＤ−ＦＥＣ復号部４５は、ＨＤ−ＦＥＣパリティに基づきレベル−０〜２の各ビット列の値を訂正する。つまり、ＨＤ−ＦＥＣ復号部４５は、ＨＤ−ＦＥＣパリティを用いて復号化を行う。ＨＤ−ＦＥＣ復号部４５はレベル−０〜２の各ビット列をＰＳ逆変換部４９に出力する。
【００５５】
ＰＳ逆変換部４９は、レベル−０〜２の各ビット列に対しＰＳ変換部２９とは逆の変換を行う。ＸＯＲ演算器４７は、レベル−０のビット列の値をレベル−１のビット列の値とＸＯＲする。これにより、レベル−０のビット列の値は、復号化回路１２１のＸＯＲ演算器２３によりＸＯＲされる前の元のレベル−０のビット列の値となる。
【００５６】
レベル−１のビット列は、ＩＤＭ処理部４８ａに入力され、レベル−０のビット列は、ＸＯＲ演算器４７からＩＤＭ処理部４８ｂに入力される。
【００５７】
ＩＤＭ処理部４８ａ，４８ｂは、ＤＭ処理部２１ａ，２１ｂのＤＭ処理の逆変換処理であるＩｎｖｅｒｓｅ−ＤＭ処理をレベル−０，１のビット列に対してそれぞれ行う。これにより、レベル−０，１の各ビット列は、符号化回路１２０内のＰＳ変換部２９のＤＭ処理部２１ａ，２１ｂにより変換される前の値となる。レベル−０〜２のビット列は出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。
【００５８】
符号化回路１２０のＰＳ変換部２９は、６４ＱＡＭのコンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル−０，１の各ビット列の値を変換する。これにより、コンスタレーションの中心に近いほど、シンボル割り当ての確率が高くなる確率分布が形成される。
【００５９】
図５は、ＰＳの処理の一例を示す図である。本例では、説明の便宜上、１６ＱＡＭのコンスタレーションを挙げる。コンスタレーション内には、信号点であるシンボルＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４が第１〜第４象限に均等に分かれて配置されている。
【００６０】
各シンボルＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４を示す丸の大きさはシンボル割り当ての確率の値を示す。ＰＳ前のシンボル割り当ての確率は、各シンボルＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４の間で等しい。
【００６１】
ＰＳ後のシンボル割り当ての確率が、中心点Ｏに近いシンボルＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４ほど高くなる。例えば、中心点Ｏからの距離が最短であるシンボルＰ２２，Ｐ２３，Ｐ３２，Ｐ３３のシンボル割り当ての確率は最大であり、中心点Ｏからの距離が最長であるシンボルＰ１１，Ｐ１４，Ｐ４１，Ｐ４４のシンボル割り当ての確率は最小となる。
【００６２】
シンボル割り当ての確率分布の形成では、中心点Ｏ寄りのシンボルＰ２２，Ｐ２３，Ｐ３２，Ｐ３３のシンボル割り当ての確率が高くなるようにレベル−０，１の各ビット列の値を変換し、レベル−２のビット列の値によりシンボルＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４の象限が決定される。
【００６３】
図６は、シンボルマッピングの一例を示す図である。シンボルマッピング部２７は、レベル−０〜２の各ビット列をグレイコードマッピングによりシンボルにマッピングする。
【００６４】
シンボルマッピング部２７は、レベル−０〜２の各ビット列の値をＩ値及びＱ値に割り当てる。例えばシンボルマッピング部２７は、レベル−０〜２の各ビット列の同一値をＩ値及びＱ値の両方に割り当ててもよい。例えばレベル−０のビット列の値が「１」である場合、Ｉ値及びＱ値はそれぞれ「１」となる。
【００６５】
また、シンボルマッピング部２７は、レベル−０〜２の各ビット列の値を交互にＩ値及びＱ値に割り当ててもよい。例えばレベル−０のビット列のうち、連続する２ビット分の値が「１」，「０」である場合、Ｉ値は「１」となり、Ｑ値は「１」となる。
【００６６】
レベル−２のビット列のＩ値及びＱ値は、割り当てるシンボルの象限を決定する。Ｉ値＝「０」かつＱ値＝「０」である場合、第１象限内のシンボルが割り当てられ、Ｉ値＝「１」かつＱ値＝「０」である場合、第２象限内のシンボルが割り当てられる。また、Ｉ値＝「１」かつＱ値＝「１」である場合、第３象限内のシンボルが割り当てられ、Ｉ値＝「０」かつＱ値＝「０」である場合、第４象限内のシンボルが割り当てられる。
【００６７】
ＰＳ変換部２９は、中心点Ｏに近いシンボルほど、シンボル割り当ての確率が高くなるように、ＸＯＲ演算器２３によりレベル−０のビット列の値にレベル−１のビット列の値をＸＯＲする。
【００６８】
図７は、ＸＯＲ前後のシンボル割り当ての確率分布の一例を示す図である。なお、図７中のレベル−０〜２のビット列の値はＩ値及びＱ値の何れであってもよい。
【００６９】
ＤＭ処理部２１ａ，２１ｂは、レベル−０，１の各ビット列の値を「０」より「１」が多くなるようにそれぞれ変換する。このため、レベル−０，１の各ビット列の値が両方とも「１」となる確率が高くなり（符号ｍ２参照）、ＸＯＲ前のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ１が、その外側のシンボルＰ２より低くなってしまう。
【００７０】
しかし、グレイコードの配列において、レベル−０のビット列の値は、レベル−１のビット列の値とＸＯＲされることにより「０」となる確率が高くなる。このため、レベル−０，１の各ビット列の値がそれぞれ「０」及び「１」となる確率が高くなり（符号ｍ１参照）、ＸＯＲ後のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ１が、その外側のシンボルＰ２より高くなる。
【００７１】
また、レベル−２のビット列の値は、ＨＤ−ＦＥＣ生成部２４及びＳＤ−ＦＥＣ生成部２５によりそれぞれ生成されたＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティである。ＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティのマーク率は５０（％）近くに維持されるため、第１〜第４象限がほぼ同一の確率で選択され、全象限にわたってコンスタレーションの中心点Ｏに偏った確率分布が形成される。このため、出力信号のノイズ耐力が高まる。
【００７２】
しかし、図３に示されるように、ＳＤ−ＦＥＣ生成部２５は、レベル−０〜２のビット列の全体（点線枠参照）を符号化の対象領域とする。つまり、ＳＤ−ＦＥＣ生成部２５は、レベル−０〜２の各ビット列からＳＤ−ＦＥＣパリティを生成する。軟判定符号は、硬判定符号と比較すると、訂正能力が高いが、符号化及び復号化の消費電力が大きい。
【００７３】
（ＭＬＣによる符号化及び復号化）
図８は、ＭＬＣを用いる符号化回路１２０の一例を示す構成図である。図８において、図３と共通する構成には同一の符号を付し、その説明は省略する。
【００７４】
符号化回路１２０は、ＰＳ変換部２９ｘ、ＨＤ−ＦＥＣ生成部２４ｘ、ＳＤ−ＦＥＣ生成部２５ｘ、及びシンボルマッピング部２７ｘを有する。ＰＳ変換部２９ｘは、ＤＭ処理部２１ａ，２１ｂ及びＸＯＲ演算器２３ｘを有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。
【００７５】
ＰＳ変換部２９ｘは、６４ＱＡＭのコンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル−０，１の各ビット列の値を変換する。ＸＯＲ演算器２３ｘは、レベル−０のビット列の値をレベル−２のビット列の値とＸＯＲする。これにより、レベル−０のビット列の値は、元のレベル−０のビット列の値とレベル−２のビット列の値をＸＯＲした値となる。各ビット列はＰＳ変換部２９ｘからＨＤ−ＦＥＣ生成部２４ｘに出力される。
【００７６】
ＨＤ−ＦＥＣ生成部２４ｘは、レベル−０〜レベル−２の各ビット列から、硬判定符号であるＨＤ−ＦＥＣパリティを個別に生成する。ＨＤ−ＦＥＣ生成部２４ｘは、レベル−１のビット列のＨＤ−ＦＥＣパリティをレベル−１のビット列に挿入し、レベル−２のビット列のＨＤ−ＦＥＣパリティをレベル−２のビット列に挿入する。レベル−１，２の各ビット列はＨＤ−ＦＥＣ生成部２４ｘからシンボルマッピング部２７ｘに出力される。
【００７７】
また、ＨＤ−ＦＥＣ生成部２４ｘは、レベル−０のビット列のＨＤ−ＦＥＣパリティをレベル−０のビット列に挿入する。レベル−０のビット列はＨＤ−ＦＥＣ生成部２４ｘからＳＤ−ＦＥＣ生成部２５ｘに出力される。
【００７８】
ＳＤ−ＦＥＣ生成部２５ｘは、レベル−０のビット列から、軟判定符号であるＳＤ−ＦＥＣパリティを生成する。ＳＤ−ＦＥＣ生成部２５ｘは、レベル−０のビット列からＨＤ−ＦＥＣパリティを削除して、ＳＤ−ＦＥＣパリティをレベル−０のビット列に挿入する。レベル−０のビット列はＳＤ−ＦＥＣ生成部２５ｘからシンボルマッピング部２７ｘに出力される。
【００７９】
シンボルマッピング部２７ｘは、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル−０〜レベル−２の各ビット列の値に応じたシンボルをビット列に割り当てる。シンボルマッピング部２７ｘは、割り当てたシンボルに応じた出力信号Ｓｏｕｔをアナログ−デジタル変換部１３に出力する。
【００８０】
符号９１は、シンボルマッピング部２７ｘに入力されるフレーム内の各ビット列の内容を示す。レベル−０のビット列には、ＤＭ処理済みのデータ＃０及びＳＤ−ＦＥＣパリティが含まれる。レベル−１のビット列には、ＤＭ処理済みのデータ＃１及びＨＤ−ＦＥＣパリティが含まれ、レベル−２のビット列には、ＤＭ処理済みのデータ＃２及びＨＤ−ＦＥＣパリティが含まれる。
【００８１】
図９は、ＭＬＣを用いる復号化回路１２１の一例を示す構成図である。図９において、図４と共通する構成には同一の符号を付し、その説明は省略する。
【００８２】
復号化回路１２１は、軟判定部４１ｘ、ＳＤ−ＦＥＣ復号部４２ｘ、ＨＤ−ＦＥＣ復号部４５ｘ、及びＰＳ逆変換部４９ｘを有する。ＰＳ逆変換部４９ｘは、ＸＯＲ演算器４７ｘ及びＩＤＭ処理部４８ａ，４８ｂを含む。入力信号Ｓｉｎ’は軟判定部４１ｘ及び硬判定部４３にそれぞれ入力される。
【００８３】
軟判定部４１ｘは、入力信号Ｓｉｎ’からレベル−０のビット列の値を軟判定することにより復元する。軟判定部４１ｘは、入力信号Ｓｉｎ’が示すシンボルからビット列の値「０」，「１」の確からしさを判定する。軟判定部４１ｘは、レベル−０のビット列の値をＳＤ−ＦＥＣ復号部４２ｘに出力する。
【００８４】
ＳＤ−ＦＥＣ復号部４２ｘは、ＳＤ−ＦＥＣパリティに基づきレベル−０のビット列の値を訂正する。つまり、ＳＤ−ＦＥＣ復号部４２ｘは、ＳＤ−ＦＥＣパリティを用いて復号化を行う。ＳＤ−ＦＥＣ復号部４２ｘは、レベル−０のビット列をＨＤ−ＦＥＣ復号部４５ｘに出力する。
【００８５】
また、硬判定部４３は、入力信号Ｓｉｎ’からレレベル−１，２の各ビット列の値を硬判定することにより復元する。硬判定部４３は、入力信号Ｓｉｎ’が示すシンボルからビット列の値「０」，「１」を判定する。硬判定部４３は、レベル−１，２の各ビット列の値をＨＤ−ＦＥＣ復号部４５ｘに出力する。
【００８６】
ＨＤ−ＦＥＣ復号部４５ｘは、ＨＤ−ＦＥＣパリティに基づきレベル−０〜２の各ビット列の値を訂正する。つまり、ＨＤ−ＦＥＣ復号部４５ｘは、ＨＤ−ＦＥＣパリティを用いて復号化を行う。ＨＤ−ＦＥＣ復号部４５ｘはレベル−０〜２の各ビット列をＰＳ逆変換部４９ｘに出力する。
【００８７】
ＰＳ逆変換部４９ｘは、逆変換部の一例であり、レベル−０〜２の各ビット列に対しＰＳ変換部２９ｘとは逆の変換を行う。ＸＯＲ演算器４７ｘは、レベル−０のビット列の値をレベル−２のビット列の値とＸＯＲする。これにより、レベル−０のビット列の値は、復号化回路１２１のＸＯＲ演算器２３ｘによりＸＯＲされる前の元のレベル−０のビット列の値となる。
【００８８】
レベル−１のビット列はＩＤＭ処理部４８ａに入力され、レベル−０のビット列はＸＯＲ演算器４７ｘからＩＤＭ処理部４８ｂに入力される。レベル−０〜２のビット列は出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。
【００８９】
符号化回路１２０のＰＳ変換部２９ｘは、６４ＱＡＭのコンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル−０，１の各ビット列の値を変換する。これにより、コンスタレーションの中心に近いほど、シンボル割り当ての確率が高くなる確率分布が形成される。
【００９０】
また、シンボルマッピング部２７ｘは、ＢＩＣＭのシンボルマッピング部２７とは異なるシンボルマッピングを行う。
【００９１】
図１０は、シンボルマッピングの他の例を示す図である。図１０において、図６と共通する内容の説明は省略する。
【００９２】
シンボルマッピング部２７ｘは、レベル−０〜２の各ビット列をセットパーティショニング（Set-partitioning）によりシンボルにマッピングする。セットパーティショニングにおけるレベル−０，１の各ビット列の値の配列はグレイコードとは異なる。
【００９３】
この配列によると、復号化回路１２１のＨＤ−ＦＥＣ復号部４５ｘが多段階復号（MSD: Multi-Stage Decoding）を行うことによりコンスタレーション内の各シンボル間のユークリッド距離をグレイコードの場合より長くすることができる。例えば、ＬＳＢであるレベル−０のビット列がＩ値＝１かつＱ値＝０として正しく復号化された場合、コンスタレーション内の実線の丸のシンボルのみが復号化対象のシンボルとして限定可能である。
【００９４】
このため、ＳＤ−ＦＥＣをレベル−０のビット列だけに適用しているにもかかわらず、上位のレベル−１，２のビット列のエラーを低減して、誤り訂正能力の低下を抑制することができる。
【００９５】
また、ＰＳ変換部２９ｘは、中心点Ｏに近いシンボルほど、シンボル割り当ての確率が高くなるように、ＸＯＲ演算器２３ｘによりレベル−０のビット列の値にレベル−２のビット列の値をＸＯＲする。
【００９６】
図１１は、ＸＯＲ前後のシンボル割り当ての確率分布の一例を示す図である。なお、図１１において、図７と共通する内容の説明は省略する。
【００９７】
ＤＭ処理部２１ａ，２１ｂは、レベル−０，１の各ビット列の値を「０」より「１」が多くなるようにそれぞれ変換するため、レベル−０，１の各ビット列の値が両方とも「１」となる確率が高くなる（符号ｍ３参照）。ここで、セットパーティショニングでは、レベル−０のビット列のＩ値及びＱ値の配列が中心点Ｏを挟んで非対称である。このため、中心点Ｏを挟んだ一方の側において、ＸＯＲ前のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ３が、その外側のシンボルＰ４より低くなってしまう。
【００９８】
しかし、セットパーティショニングの配列において、レベル−０のビット列の値は、中心点Ｏを挟んで対称なレベル−２のビット列の値とＸＯＲされることにより「０」となる確率が高くなる。このため、レベル−０，１の各ビット列の値がそれぞれ「０」及び「１」となる確率が高くなり（符号ｍ４参照）、ＸＯＲ後のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ３が、その外側のシンボルＰ４より高くなる。
【００９９】
また、レベル−２のビット列の値は、ＨＤ−ＦＥＣ生成部２４ｘにより生成されたＨＤ−ＦＥＣパリティである。ＨＤ−ＦＥＣパリティのマーク率は５０（％）近くに維持されるため、第１〜第４象限がほぼ同一の確率で選択される。
【０１００】
図８及び図９で示されるように、ＭＬＣを用いたフレームでは、ＳＤ−ＦＥＣパリティがレベル−０のビット列のみから生成されるため、ＢＩＣＭを用いる場合より消費電力が低減される。
【０１０１】
しかし、ＭＬＣを用いる場合、レベル−０のビット列に、ＤＭ処理できないＳＤ−ＦＥＣパリティ（符号９１１参照）が挿入されるため、ＢＩＣＭを用いる場合と比べると、ＰＳによるノイズ耐力向上の効果が低下するおそれがある。また、レベル−１のビット列には、ＤＭ処理されないＨＤ−ＦＥＣパリティ（符号９１０参照）が挿入されるため、やはりＰＳによるノイズ耐力向上の効果が低下するおそれがある。
【０１０２】
（第１実施例）
そこで、以下のように、第１実施例の符号化回路１２０は、ＢＩＣＭに用いられるフレームの周期Ｔを２つの期間Ｔａ，Ｔｂに分け、ＳＤ−ＦＥＣパリティ及びＨＤ−ＦＥＣパリティを含む期間ＴａではＢＩＣＭを用い、その他の期間ＴｂではＭＬＣを用いる。
【０１０３】
図１２は、第１実施例の符号化回路１２０を示す構成図である。図１２において、図３と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。
【０１０４】
符号化回路１２０は、動作制御部２０、ＰＳ変換部２９ｙ、ＨＤ−ＦＥＣ生成部２４、ＳＤ−ＦＥＣ生成部２５ｙ、及びシンボルマッピング部２７ｙを有する。ＰＳ変換部２９ｙは、ＤＭ処理部２１ａ，２１ｂ、セレクタ２２、及びＸＯＲ演算器２３ｙを有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。
【０１０５】
符号化回路１２０は、フレームの周期Ｔ内の期間Ｔａ，ＴｂごとにＳＤ−ＦＥＣパリティの生成元のビット列と、シンボルマッピング部２７ｙのシンボルマッピングとを切り替える。このため、動作制御部２０は、例えば設定処理部から入力されたフレーム同期情報に従って、セレクタ（ＳＥＬ）２２，２６ａ，２６ｂを切り替え、シンボルマッピング部２７のシンボルマッピングをグレイコードまたはセットパーティショニングに切り替える。
【０１０６】
レベル−０〜２の各ビット列はＰＳ変換部２９ｙに入力される。ＰＳ変換部２９ｙは、変換部の一例であり、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル−１のビット列以外のレベル−０，１の各ビット列の値を変換する。レベル−２のビット列とＤＭ処理済みのレベル−１のビット列はセレクタ２２及びＨＤ−ＦＥＣ生成部２４に入力される。なお、レベル−２のビット列は第１ビット列の一例である。
【０１０７】
セレクタ２２は、ＸＯＲ演算器２３ｙに出力するビット列をレベル−１，２の各ビット列から選択する。レベル−１のビット列が選択された場合、レベル−１のビット列は、ＤＭ処理部２１ａから経路Ｒ１ａに沿ってＸＯＲ演算器２３ｙに入力される。このとき、ＸＯＲ演算器２３ｙは、レベル−０のビット列の値にレベル−１のビット列の値をＸＯＲし、ＸＯＲ後のレベル−０のビット列はＨＤ−ＦＥＣ生成部２４に入力される。
【０１０８】
レベル−２のビット列が選択された場合、レベル−２のビット列は、経路Ｒ１ｂに沿ってＸＯＲ演算器２３ｙに入力される。このとき、ＸＯＲ演算器２３ｙは、レベル−０のビット列の値にレベル−２のビット列の値をＸＯＲし、ＸＯＲ後のレベル−０のビット列はＨＤ−ＦＥＣ生成部２４に入力される。
【０１０９】
ＨＤ−ＦＥＣ生成部２４は、第２挿入部の一例であり、レベル−０〜２の各ビット列の誤りを訂正するためのＨＤ−ＦＥＣパリティをレベル−０〜２の各ビット列から生成して、期間Ｔａ中、レベル−２のビット列に挿入する。なお、ＨＤ−ＦＥＣパリティは第２の誤り訂正符号の一例である。
【０１１０】
レベル−２のビット列は、ＨＤ−ＦＥＣ生成部２４からセレクタ２６ａ及びＳＤ−ＦＥＣ生成部２５ｙに入力され、レベル−１のビット列は、ＨＤ−ＦＥＣ生成部２４からセレクタ２６ｂ及びＳＤ−ＦＥＣ生成部２５ｙに入力される。また、レベル−０のビット列は、ＨＤ−ＦＥＣ生成部２４からＳＤ−ＦＥＣ生成部２５ｙに入力される。
【０１１１】
セレクタ２６ａは、レベル−２のビット列の経路として、ＳＤ−ＦＥＣ生成部２５ｙを経由してシンボルマッピング部２７ｙに至る経路Ｒ２ａ、またはＳＤ−ＦＥＣ生成部２５ｙを経由せずにシンボルマッピング部２７ｙに至る経路Ｒ２ｂを選択する。経路Ｒ２ｂが選択された場合、ＳＤ−ＦＥＣ生成部２５ｙはレベル−２のビット列をＳＤ−ＦＥＣパリティの生成に用いない。
【０１１２】
セレクタ２６ｂは、レベル−１のビット列の経路として、ＳＤ−ＦＥＣ生成部２５ｙを経由してシンボルマッピング部２７ｙに至る経路Ｒ３ａ、またはＳＤ−ＦＥＣ生成部２５ｙを経由せずにシンボルマッピング部２７ｙに至る経路Ｒ３ｂを選択する。経路Ｒ３ｂが選択された場合、ＳＤ−ＦＥＣ生成部２５ｙはレベル−１のビット列をＳＤ−ＦＥＣパリティの生成に用いない。
【０１１３】
ＳＤ−ＦＥＣ生成部２５ｙは、第１挿入部の一例であり、レベル−０〜２の各ビット列の誤りを訂正するためのＳＤ−ＦＥＣパリティを生成してレベル−２のビット列に挿入する。ＳＤ−ＦＥＣパリティは第１の誤り訂正符号の一例である。
【０１１４】
ＳＤ−ＦＥＣ生成部２５ｙは、セレクタ２６ａが経路Ｒ２ａを選択した場合、ＳＤ−ＦＥＣパリティをレベル−２のビット列に挿入し、セレクタ２６ａが経路Ｒ２ｂを選択した場合、ＳＤ−ＦＥＣパリティを挿入しない。ＳＤ−ＦＥＣパリティは、フレームの周期Ｔ内の期間Ｔａ中に挿入され、期間Ｔｂ中には挿入されない。
【０１１５】
このように、セレクタ２６ａは、フレームの周期Ｔにおいて、レベル−１のビット列にＳＤ−ＦＥＣパリティを挿入する期間Ｔａと、ＳＤ−ＦＥＣパリティを挿入しない期間Ｔｂを切り替える。なお、セレクタ２６ａは切替部の一例であり、期間Ｔａは第１期間の一例であり、期間Ｔｂは第２期間の一例である。
【０１１６】
また、ＳＤ−ＦＥＣ生成部２５ｙは、セレクタ２６ｂが経路Ｒ３ａを選択した場合、レベル−０，１の各ビット列からＳＤ−ＦＥＣパリティを生成し、セレクタ２６ｂが経路Ｒ３ｂを選択した場合、レベル−０のビット列のみからＳＤ−ＦＥＣパリティを生成する。このように、セレクタ２６ｂは、ＳＤ−ＦＥＣパリティの生成元のビット列をレベル−０，１の各ビット列から選択する。なお、セレクタ２６ｂは選択部の一例である。
【０１１７】
レベル−２，１のビット列はセレクタ２６ａ，２６ｂからそれぞれシンボルマッピング部２７ｙに入力される。また、レベル−０のビット列はＳＤ−ＦＥＣ生成部２５ｙからシンボルマッピング部２７ｙに入力される。
【０１１８】
シンボルマッピング部２７ｙは、割当部の一例であり、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル−０〜２の各ビット列の値に応じたシンボルをレベル−０〜２のビット列に割り当てる。シンボルマッピング部２７ｙは、フレームの周期Ｔ内の期間Ｔａ，Ｔｂに応じて上記のシンボルマッピング部２７，２７ｘのシンボルマッピングを切り替える。
【０１１９】
すなわち、シンボルマッピング部２７ｙは、期間Ｔａにおいてグレイコードのシンボルマッピングを用い、期間Ｔｂにおいてセットパーティショニングのシンボルマッピングを用いる。なお、シンボルマッピングのデータは、例えばシンボルマッピング部２７ｙ内のメモリなどに格納されている。
【０１２０】
動作制御部２０は、制御部の一例であり、フレーム同期情報に従い、期間Ｔａ，Ｔｂに応じてセレクタ２２，２６ａ，２６ｂ及びシンボルマッピング部２７ｙを制御する。符号９２は、期間Ｔａ，Ｔｂごとのセレクタ２２，２６ａ，２６ｂの経路の選択及びシンボルマッピング部２７ｙがシンボルマッピングに用いるマップ、つまり各ビット列の値とシンボルの対応関係の種類を示す。
【０１２１】
動作制御部２０の制御に従い、期間Ｔａにおいて、セレクタ２２，２６ａ，２６ｂは経路Ｒ１ａ，Ｒ２ａ，Ｒ３ａをそれぞれ選択し、シンボルマッピング部２７ｙはグレイコードをシンボルマッピングに用いる。また、動作制御部２０の制御に従い、期間Ｔｂにおいて、セレクタ２２，２６ａ，２６ｂは経路Ｒ１ｂ，Ｒ２ｂ，Ｒ３ｂをそれぞれ選択し、シンボルマッピング部２７ｙはセットパーティショニングをシンボルマッピングに用いる。
【０１２２】
これにより、期間Ｔａでは、レベル−２のビット列以外のレベル−０，１の各ビット列からＳＤ−ＦＥＣパリティが生成され、期間Ｔｂでは、レベル−０のビット列からＳＤ−ＦＥＣパリティが生成される。つまり、期間ＴａではＢＩＣＭが用いられ、期間ＴｂではＭＬＣが用いられる。
【０１２３】
このため、ＳＤ−ＦＥＣ生成部２５ｙは、期間Ｔａではレベル−０〜２のビット列の全体を符号化の対象領域とするが、期間Ｔｂではレベル−０のビット列のみを符号化の対象領域とする（点線枠参照）。したがって、期間Ｔｂでは、図３に示されたＢＩＣＭの場合よりＳＤ−ＦＥＣパリティの生成元の範囲が狭くなり、消費電力が低減される。
【０１２４】
また、レベル−２のビット列以外のレベル−０，１のビット列にはＳＤ−ＦＥＣパリティが挿入さていないため、レベル−０，１のビット列は期間Ｔａ，ＴｂにおいてＤＭ処理が可能である。したがって、ＰＳによるノイズ耐力向上の効果が低下することがない。
【０１２５】
また、ＰＳ変換部２９ｙにおいて、レベル−０のビット列は、期間Ｔａではレベル−１のビット列とＸＯＲされ、期間Ｔｂではレベル−２のビット列とＸＯＲされる。さらにシンボルマッピング部２７ｙは、期間Ｔａではグレイコードによるシンボルマッピングを行い、期間Ｔｂではセットパーティショニングによるシンボルマッピングを行う。
【０１２６】
このように、動作制御部２０は、レベル−０〜２の各ビット列の値とシンボルの対応関係が期間Ｔａ，Ｔｂの間で相違するようにシンボルマッピング部２７ｙを制御し、レベル−０，１の各ビット列の値の変換処理が上記対応関係に応じて切り替わるようにＰＳ変換部２９ｙを制御する。このため、符号化回路１２０は、期間ＴａではＢＩＣＭに応じてグレイコードを用い、期間ＴｂではＭＬＣに応じてセットパーティショニングを用いることができる。
【０１２７】
また、ＨＤ−ＦＥＣ生成部２４は、ＨＤ−ＦＥＣパリティを生成してレベル−１のビット列に挿入する。ＨＤ−ＦＥＣパリティは、復号化回路１２１においてレベル−０〜２の各ビット列の軟判定結果の誤り訂正に用いられる。一方、ＳＤ−ＦＥＣパリティは、復号化回路１２１においてレベル−０〜２の各ビット列の硬判定結果の誤り訂正に用いられる。
【０１２８】
したがって、符号化回路１２０は、ＨＤ−ＦＥＣパリティを用いて、消費電力の増加を抑制しつつ、ＳＤ−ＦＥＣパリティの符号化の対象領域以外の領域の誤り訂正を可能とする。
【０１２９】
図１３は、第１実施例の復号化回路１２１を示す構成図である。図１３において、図４と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。
【０１３０】
復号化回路１２１は、動作制御部４０、軟判定部４１、ＳＤ−ＦＥＣ復号部４２、硬判定部４３、セレクタ４４ａ，４４ｂ、ＨＤ−ＦＥＣ復号部４５、及びＰＳ逆変換部４９ｙを有する。ＰＳ逆変換部４９ｙは、セレクタ４６、ＸＯＲ演算器４７ｙ、及びＩＤＭ処理部４８ａ，４８ｂを含む。
【０１３１】
入力信号Ｓｉｎ’はアナログ−デジタル変換部１３から軟判定部４１及び硬判定部４３に分かれて入力される。
【０１３２】
軟判定部４１は、第１判定部の一例であり、６４ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル−０〜２のビット列の各値をシンボルに基づき軟判定する。ＳＤ−ＦＥＣ復号部４２は、訂正部の一例であり、フレームの周期Ｔ内の期間Ｔａ中、レベル−２のビット列に挿入されたＳＤ−ＦＥＣパリティに基づいて軟判定部４１の判定の結果の誤りを訂正する。つまり、ＳＤ−ＦＥＣ復号部４２は、ＳＤ−ＦＥＣパリティに基づきレベル−０〜２の各ビット列を復号化する。
【０１３３】
レベル−０のビット列はＳＤ−ＦＥＣ復号部４２から硬判定部４３及びＨＤ−ＦＥＣ復号部４５に入力される。レベル−１のビット列はＳＤ−ＦＥＣ復号部４２からセレクタ４４ｂに入力される。レベル−２のビット列はＳＤ−ＦＥＣ復号部４２からセレクタ４４ａに入力される。
【０１３４】
また、硬判定部４３は、第２判定部の一例であり、６４ＱＡＭのコンスタレーション内のシンボルが割り当てられたレベル−０〜２のビット列のうち、レベル−０のビット列以外のレベル−１，２の各ビットの値をシンボルに基づき硬判定する。レベル−２のビット列は硬判定部４３からセレクタ４４ａに入力され、レベル−１のビット列は硬判定部４３からセレクタ４４ｂに入力される。なお、レベル−０のビット列は第２ビット列の一例である。
【０１３５】
セレクタ４４ａは、ＨＤ−ＦＥＣ復号部４５に入力されるレベル−２のビット列の経路を、ＳＤ−ＦＥＣ復号部４２からＨＤ−ＦＥＣ復号部４５に至る経路Ｒ４ａと、硬判定部４３からＨＤ−ＦＥＣ復号部４５に至る経路Ｒ４ｂとから選択する。また、セレクタ４４ｂは、ＨＤ−ＦＥＣ復号部４５に入力されるレベル−１のビット列の経路を、ＳＤ−ＦＥＣ復号部４２からＨＤ−ＦＥＣ復号部４５に至る経路Ｒ５ａと、硬判定部４３からＨＤ−ＦＥＣ復号部４５に至る経路Ｒ５ｂとから選択する。
【０１３６】
ＨＤ−ＦＥＣ復号部４５は、レベル−０〜２の各ビット列の値をＨＤ−ＦＥＣパリティにより誤り訂正する。つまり、ＨＤ−ＦＥＣ復号部４５は、ＨＤ−ＦＥＣパリティに基づきレベル−０〜２の各ビット列を復号化する。このとき、ＨＤ−ＦＥＣ復号部４５は、多段階復号を行うことにより誤り訂正能力を維持する。ＨＤ−ＦＥＣ復号部４５は、レベル−０〜２の各ビット列をＰＳ逆変換部４９ｙに出力する。
【０１３７】
ＰＳ逆変換部４９ｙは、逆変換部の一例であり、ＤＭ処理により変換されたレベル−２のビット列以外のレベル−０，１の各ビット列の値を逆変換する。レベル−２のビット列はセレクタ４６に入力され、レベル−１のビット列はセレクタ４６及びＩＤＭ処理部４８ａに入力される。また、レベル−０のビット列はＸＯＲ演算器４７ｙに入力される。
【０１３８】
セレクタ４６は、ＸＯＲ演算器４７ｙに出力するビット列をレベル−１，２の各ビット列から選択する。レベル−１のビット列が選択された場合、レベル−１のビット列は、ＨＤ−ＦＥＣ復号部４５から経路Ｒ６ａに沿ってＸＯＲ演算器４７ｙに入力される。このとき、ＸＯＲ演算器４７ｙは、レベル−０のビット列の値にレベル−１のビット列の値をＸＯＲする。
【０１３９】
レベル−２のビット列が選択された場合、レベル−２のビット列は、ＨＤ−ＦＥＣ復号部４５から経路Ｒ６ｂに沿ってＸＯＲ演算器２３ｙに入力される。このとき、ＸＯＲ演算器２３ｙは、レベル−０のビット列の値にレベル−２のビット列の値をＸＯＲする。
【０１４０】
レベル−２のビット列、及びＩＤＭ処理部４８ａ，４８ｂによりＩｎｖｅｒｓｅ−ＤＭ処理されたレベル−０，１の各ビット列は、出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。
【０１４１】
この構成において、セレクタ４４ａ，４４ｂは、ＳＤ−ＦＥＣパリティにより軟判定の結果の誤りを訂正されたレベル−２，１の各ビット列、及び硬判定部４３により硬判定されたレベル−２，１の各ビット列から、ＰＳ逆変換部４９ｙにより値が逆変換されるビット列を選択する。なお、セレクタ４４ａ，４４ｂはビット列選択部の一例である。
【０１４２】
動作制御部４０は、復号化制御部の一例であり、例えば軟判定部４１及び硬判定部４３から入力されるフレーム同期情報に従い、期間Ｔａ，Ｔｂに応じてセレクタ４４ａ，４４ｂ，４６ｂ、軟判定部４１、及び硬判定部４３を制御する。符号９３は、期間Ｔａ，Ｔｂごとのセレクタ４４ａ，４４ｂ，４６ｂの経路選択と、軟判定部４１及び硬判定部４３がシンボルデマッピングに用いるマップ、つまり各ビット列の値とシンボルの対応関係の種類を示す。
【０１４３】
動作制御部４０の制御に従い、期間Ｔａにおいて、セレクタ４４ａ，４４ｂ，４６は経路Ｒ４ａ，Ｒ５ａ，Ｒ６ａをそれぞれ選択し、軟判定部４１及び硬判定部４３はグレイコードをシンボルデマッピングに用いる。また、動作制御部４０の制御に従い、期間Ｔｂにおいて、セレクタ４４ａ，４４ｂ，４６は経路Ｒ４ｂ，Ｒ５ｂ，Ｒ６ｂをそれぞれ選択し、軟判定部４１及び硬判定部４３はセットパーティショニングをシンボルデマッピングに用いる。
【０１４４】
これにより、期間Ｔａでは、ＳＤ−ＦＥＣパリティに基づき誤り訂正されたレベル−０〜２の各ビット列がＨＤ−ＦＥＣ復号部４５に入力され、期間Ｔｂでは、硬判定部４３により硬判定されたレベル−１，２の各ビット列と、ＳＤ−ＦＥＣパリティに基づき誤り訂正されたレベル−０のビット列とがＨＤ−ＦＥＣ復号部４５に入力される。
【０１４５】
このため、ＰＳ逆変換部４９ｙにより逆変換されるレベル−０〜２の各ビット列は、ＳＤ−ＦＥＣパリティの復号化対象の範囲が期間Ｔａ，Ｔｂに応じて変化する。したがって、復号化回路１２１は、第１実施例の符号化回路１２０に対応して各ビット列の復号化を行うことができ、消費電力を低減することができる。
【０１４６】
また、ＸＯＲ演算器４７ｙは、期間Ｔａにおいて、レベル−０のビット列にレベル−１のビット列をＸＯＲし、期間Ｔｂにおいて、レベル−０のビット列にレベル−２のビット列をＸＯＲする。このため、復号化回路１２１は、レベル−０〜２の各ビット列をＰＳ変換部２９ｙの変換前のビット列に戻すことができる。
【０１４７】
また、軟判定部４１及び硬判定部４３は、期間Ｔａにおいて、グレイコードをシンボルデマッピングに用い、期間Ｔｂにおいて、セットパーティショニングをシンボルデマッピングに用いる。このため、復号化回路１２１は、レベル−０〜２の各ビット列をシンボルマッピング部２７ｙに対応して正常にシンボルデマッピングすることができる。
【０１４８】
（第２実施例）
第１実施例では、ＢＩＣＭを用いた場合のフレームが用いられ、レベル−２のビット列にＳＤ−ＦＥＣパリティ及びＨＤ−ＦＥＣパリティが挿入されている期間Ｔａと、レベル−２のビット列にＳＤ−ＦＥＣパリティ及びＨＤ−ＦＥＣパリティが挿入されていない期間Ｔｂとで符号化処理及び復号化処理が切り替えられる。これに対し、符号化処理及び復号化処理を切り替える必要がないように、符号化回路１２０が、ＢＩＣＭを用いず、ＭＬＣだけを用いれば、レベル−０のビット列だけを符号化対象の領域とすることにより、第１実施例よりさらに消費電力を低減することができる。
【０１４９】
しかし、ＳＤ−ＦＥＣパリティ及びＨＤ−ＦＥＣパリティは、ＰＳ変換部２９ｘの後段でレベル−２のビット列に挿入されるため、ＸＯＲ演算器２３ｙが不確定なレベル−１のビット列を用いてＸＯＲすることにより、シンボル割り当ての確率分布が正常に形成されない。なお、ＳＤ−ＦＥＣパリティ及びＨＤ−ＦＥＣパリティがＰＳ変換部２９ｙの後段でレベル−２のビット列に挿入される理由は、復号化回路１２１のＰＳ逆変換部４９ｙが誤り訂正後のビット列でなければ正常に逆変換できないためである。
【０１５０】
そこで、本例の符号化回路１２０は、ＳＤ−ＦＥＣパリティ及びＨＤ−ＦＥＣパリティを遅延させることにより、ＳＤ−ＦＥＣパリティ及びＨＤ−ＦＥＣパリティの生成元の各ビット列のフレームの後続のフレームのレベル−２のビット列に挿入する。これにより、確定済みのＳＤ−ＦＥＣパリティ及びＨＤ−ＦＥＣパリティが挿入されたレベル−１のビット列を用いてＸＯＲすることができるため、シンボル割り当ての確率分布が正常に形成される。
【０１５１】
図１４は、第２実施例の符号化回路１２０を示す構成図である。本例の符号化回路１２０は、ＭＬＣを用いる場合の符号化回路１２０（図８参照）をベースとする。なお、図１４において、図８と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。
【０１５２】
符号化回路１２０は、動作制御部２０ｘ、ＰＳ変換部２９ｘ、ＨＤ−ＦＥＣ生成部２４ｘ、ＳＤ−ＦＥＣ生成部２５ａ，２５ｂ、シンボルマッピング部２７ｘ、セレクタ７０ａ，７０ｂ，７１ａ，７１ｂ，７２、及び遅延生成部２８を有する。ＰＳ変換部２９ｙは、ＤＭ処理部２１ａ，２１ｂ及びＸＯＲ演算器２３ｘを有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。
【０１５３】
シンボルマッピング部２７ｘは、割当部の一例であり、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、フレーム内の各ビット列の値に応じたシンボルをレベル−０〜２のビット列に割り当てる。シンボルマッピング部２７ｘは、期間Ｔａ，Ｔｂによらずセットパーティショニングによりシンボルマッピングする。
【０１５４】
ＰＳ変換部２９ｘは、変換部の一例であり、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル−２のビット列以外のレベル−０，１の各ビット列の値を変換する。このとき、ＸＯＲ演算器４７ｘは、レベル−２のビット列を用いてＸＯＲすることでレベル−０のビット列の値を変換する。
【０１５５】
セレクタ７２は、ＨＤ−ＦＥＣ生成部２４ｘ及びＸＯＲ演算器２３ｘに入力されるレベル−２のビット列の経路を、遅延生成部２８を経由せずにＨＤ−ＦＥＣ生成部２４ｘ及びＸＯＲ演算器２３ｘに至る経路Ｒ１１ａと、遅延生成部２８を経由してＨＤ−ＦＥＣ生成部２４ｘ及びＸＯＲ演算器２３ｘに至る経路Ｒ１１ｂとから選択する。
【０１５６】
遅延生成部２８は、セレクタ７１ａから出力されたレベル−２のビット列をフレームの期間Ｔｂ分だけ遅延させる。このため、セレクタ７２が経路Ｒ１１ａを選択した場合、レベル−２のビット列は元のフレームの後続のフレームに挿入される。
【０１５７】
ＳＤ−ＦＥＣ生成部２５ａには、セレクタ７０ａの選択に応じ、ＨＤ−ＦＥＣ生成部２４ｘから出力されたレベル−０及びレベル−２の一方のビット列が入力される。ＳＤ−ＦＥＣ生成部２５ｂには、セレクタ７０ｂの選択に応じ、ＨＤ−ＦＥＣ生成部２４ｘから出力されたレベル−０及びレベル−２の他方のビット列が入力される。
【０１５８】
ＳＤ−ＦＥＣ生成部２５ａ，２５ｂは、レベル−０のビット列のみからＳＤ−ＦＥＣパリティを生成する。ＳＤ−ＦＥＣパリティは、ＭＬＣを用いてレベル−０，１のビット列のみを符号化範囲として生成される。なお、ＳＤ−ＦＥＣ生成部２５ａ，２５ｂは生成部の一例である。
【０１５９】
ＳＤ−ＦＥＣ生成部２５ａ，２５ｂは、ＨＤ−ＦＥＣ生成部２４ｘから入力されたレベル−０のビット列からＳＤ−ＦＥＣパリティを生成する。ＳＤ−ＦＥＣ生成部２５ａ，２５の一方にレベル−０のビット列が入力されている間、ＳＤ−ＦＥＣ生成部２５ａ，２５の他方はＳＤ−ＦＥＣパリティを生成して遅延生成部２８に出力する。
【０１６０】
セレクタ７１ａは、遅延生成部２８に出力するレベル−２のビット列の入力元をＳＤ−ＦＥＣ生成部２５ａ，２５ｂから選択する。セレクタ７１ｂは、シンボルマッピング部２７ｘに出力するレベル−０のビット列の入力元をＳＤ−ＦＥＣ生成部２５ａ，２５ｂから選択する。
【０１６１】
これにより、セレクタ７０ａ，７０ｂ，７１ａ，７１ｂは、レベル−１のビット列の経路を、ＳＤ−ＦＥＣ生成部２５ａを経由する経路Ｒ１２ａと、ＳＤ−ＦＥＣ生成部２５ｂを経由する経路Ｒ１２ｂとから選択する。また、セレクタ７０ａ，７０ｂ，７１ａ，７１ｂは、レベル−０のビット列の経路を、ＳＤ−ＦＥＣ生成部２５ａを経由する経路Ｒ１３ｂと、ＳＤ−ＦＥＣ生成部２５ｂを経由する経路Ｒ１３ａとから選択する。
【０１６２】
動作制御部２０ｘは、制御部の一例であり、フレーム同期情報に従い、期間Ｔａ，Ｔｂに応じてセレクタ７０ａ，７０ｂ，７１ａ，７１ｂ，７２を制御する。
【０１６３】
図１５は、符号化回路１２０におけるセレクタ７０ａ，７０ｂ，７１ａ，７１ｂ，７２の制御例を示すタイムチャートである。連続する３個のフレーム９４０〜９４２は、第１実施例と同様に、レベル−２のビット列にＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティＭ１ａ〜Ｍ３ｂが挿入されている。フレーム９４０〜９４２の周期Ｔ内には、ＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティＭ１ａ〜Ｍ３ｂが挿入される期間Ｔａと、データ＃２が挿入される期間Ｔｂとが含まれる。
【０１６４】
符号９５０〜９５２は、フレーム９４０〜９４２の周期Ｔ内において、動作制御部２０ｘの制御に従ってセレクタ７０ａ，７０ｂ，７１ａ，７１ｂ，７２がそれぞれ選択する経路を示す。
【０１６５】
セレクタ７２は、動作制御部２０ｘの制御に従い、期間Ｔａでは経路Ｒ１１ａを選択し、期間Ｔｂでは経路Ｒ１１ｂを選択する。このため、ＳＤ−ＦＥＣパリティＭ１ａ〜Ｍ３ｂは、期間Ｔａにおいて、遅延生成部２８により期間Ｔｂ分だけ遅延してレベル−２のビット列に挿入される。
【０１６６】
ＳＤ−ＦＥＣパリティＭ１ａは、フレーム９４０より1周期Ｔ分だけ先行する他のフレーム内のレベル−０のビット列から生成される。ＳＤ−ＦＥＣパリティＭ２ａは、フレーム９４１より1周期Ｔ分だけ先行する他のフレーム９４０内のレベル−０のビット列Ｍ２ｂから生成される。ＳＤ−ＦＥＣパリティＭ３ａは、フレーム９４２より1周期Ｔ分だけ先行する他のフレーム９４１内のレベル−０のビット列Ｍ３ｂから生成される。
【０１６７】
このように、遅延生成部２８は、ＳＤ−ＦＥＣパリティを遅延させることにより、ＳＤ−ＦＥＣパリティの生成元のフレームの後続のフレーム内のレベル−０のビット列に挿入する。なお、遅延生成部２８は符号挿入部の一例である。
【０１６８】
また、ＰＳ変換部２９ｘは、遅延したＳＤ−ＦＥＣパリティを、後続のフレームのレベル−０のビット列の値の変換に用いる。このため、ＰＳ変換部２９ｘは、確定済みのＳＤ−ＦＥＣパリティに基づき適切なシンボル割り当ての確率分布を形成することができる。
【０１６９】
また、セレクタ７０ａ，７０ｂ，７１ａ，７１ｂは、動作制御部２０ｘの制御に従い、フレーム９４０〜９４２ごとに経路選択を切り替える。セレクタ７０ａ，７０ｂ，７１ａ，７１ｂは、フレーム９４０，９４２の周期Ｔ内では経路Ｒ１２ａ，Ｒ１３ａを選択し、セレクタ７０ａ，７０ｂ，７１ａ，７１ｂは、フレーム９４１の周期Ｔ内では経路Ｒ１２ｂ，Ｒ１３ｂを選択する。
【０１７０】
ＳＤ−ＦＥＣ生成部２５ａは、経路Ｒ１２ａが選択された場合、レベル−０のビット列からＳＤ−ＦＥＣパリティを生成して、ＨＤ−ＦＥＣ生成部２４ｘから入力されたＨＤ−ＦＥＣパリティとともに遅延生成部２８に出力する。また、ＳＤ−ＦＥＣ生成部２５ｂは、経路Ｒ１２ｂが選択された場合、ＨＤ−ＦＥＣ生成部２４ｘからレベル−０のビット列が入力される。
【０１７１】
ＳＤ−ＦＥＣ生成部２５ｂは、経路Ｒ１３ａが選択された場合、ＨＤ−ＦＥＣ生成部２４ｘからレベル−０のビット列が入力される。また、ＳＤ−ＦＥＣ生成部２５ｂは、経路Ｒ１２ｂが選択された場合、レベル−０のビット列からＳＤ−ＦＥＣパリティを生成して、ＨＤ−ＦＥＣ生成部２４ｘから入力されたＨＤ−ＦＥＣパリティとともに遅延生成部２８に出力する。
【０１７２】
このように、ＳＤ−ＦＥＣ生成部２５ａ，２５ｂは、フレームごとに交互にＳＤ−ＦＥＣパリティを生成して遅延生成部２８に出力する。このため、ＳＤ−ＦＥＣパリティの生成及び出力とＳＤ−ＦＥＣパリティの生成元のビット列の収集を同時並行で行うことができる。
【０１７３】
本例の符号化回路１２０によると、レベル−１のビット列がＳＤ−ＦＥＣパリティの符号化対象ではないため、第1実施例より消費電力を低減することができる。また、ＰＳ変換部２９ｘは、ＳＤ−ＦＥＣパリティが後続のフレームに挿入されるように遅延させるため、確定済みのＳＤ−ＦＥＣパリティに基づき適切なシンボル割り当ての確率分布を形成することができる。したがって、ＰＳによるノイズ耐力向上の効果が低下することがない。
【０１７４】
図１６は、第２実施例の復号化回路１２１を示す構成図である。本例の復号化回路１２１は、図９の復号化回路１２１をベースとする。なお、図１６において、図９と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。
【０１７５】
復号化回路１２１は、動作制御部４０ｘ、遅延生成部（ＤＬ）４００、軟判定部４１ｘ、ＳＤ−ＦＥＣ復号部４２ａ，４２ｂ、硬判定部４３、セレクタ７５ａ，７５ｂ，７６ａ，７６ｂ，７７、ＨＤ−ＦＥＣ復号部４５ｘ、及びＰＳ逆変換部４９ｘを有する。ＰＳ逆変換部４９ｘは、ＸＯＲ演算器４７ｘ及びＩＤＭ処理部４８ａ，４８ｂを含む。
【０１７６】
入力信号Ｓｉｎ’は、軟判定部４１ｘ及び硬判定部４３に分かれて入力される。ここで、入力信号Ｓｉｎ’内のレベル−２のビット列について、図１４の符号化回路１２０により遅延したＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティは遅延前の位置に挿入されているとする。
【０１７７】
軟判定部４１ｘは、判定部の一例であり、６４ＱＡＭのコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられたフレーム内のレベル−０〜２の各ビット列のうち、レベル−０，２のビット列の各値をシンボルに基づき軟判定する。軟判定部４１ｘは、軟判定したレベル−２のビット列を遅延生成部４００に出力し、軟判定したレベル−０のビット列をセレクタ７５ｂに出力する。
【０１７８】
遅延生成部４００は、ＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティが、その生成元のフレームの後続のフレーム内のレベル−２のビット列に挿入されるようにレベル−２のビット列を遅延させる。遅延生成部４００は、符号化回路１２０の遅延生成部２８と同様に、期間Ｔｂ分だけＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティが遅延するようにレベル−２のビット列を遅延させる。遅延したレベル−２のビット列はセレクタ７５ａに入力される。
【０１７９】
セレクタ７５ａは、レベル−０，２の各ビット列からＳＤ−ＦＥＣ復号部４２ａに入力されるビット列を選択する。また、セレクタ７５ｂは、レベル−０，２の各ビット列からＳＤ−ＦＥＣ復号部４２ｂに入力されるビット列を選択する。
【０１８０】
ＳＤ−ＦＥＣ復号部４２ａ，４２ｂは、訂正部の一例であり、レベル−２のビット列に挿入されたＳＤ−ＦＥＣパリティに基づいて軟判定部４１ｘの軟判定の結果の誤りを訂正する。ＳＤ−ＦＥＣ復号部４２ａ，４２ｂは、セレクタ７５ａ，７５ｂの選択切り替えによりレベル−０のビット列の取得及び出力とＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティの出力を交互に行う。
【０１８１】
セレクタ７６ａは、セレクタ７７に出力するＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティの出力元をＳＤ−ＦＥＣ復号部４２ａ，４２ｂから選択する。また、セレクタ７６ｂは、ＨＤ−ＦＥＣ復号部４５ｘに出力するレベル−０のビット列の出力元をＳＤ−ＦＥＣ復号部４２ａ，４２ｂから選択する。
【０１８２】
これにより、セレクタ７５ａ，７５ｂ，７６ａ，７６ｂは、ＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティの経路を、ＳＤ−ＦＥＣ復号部４２ａを経由する経路Ｒ２１ａと、ＳＤ−ＦＥＣ復号部４２ｂを経由する経路Ｒ２１ｂとから選択する。また、セレクタ７５ａ，７５ｂ，７６ａ，７６ｂは、レベル−０のビット列の経路を、ＳＤ−ＦＥＣ復号部４２ａを経由する経路Ｒ２２ｂと、ＳＤ−ＦＥＣ復号部４２ｂを経由する経路Ｒ２２ａとから選択する。
【０１８３】
硬判定部４３は、レベル−１，２の各ビット列の値をシンボルに基づき硬判定する。硬判定されたレベル−１のビット列はＨＤ−ＦＥＣ復号部４５ｘに入力され、硬判定されたレベル−２のビット列はセレクタ７７に入力される。
【０１８４】
セレクタ７７は、ＨＤ−ＦＥＣ復号部４５ｘに出力するレベル−２のビット列の出力元を、ＳＤ−ＦＥＣ復号部４２ａ，４２ｂの一方と硬判定部４３から選択する。つまり、セレクタ７７は、レベル−２のビット列の経路を、ＳＤ−ＦＥＣ復号部４２ａ，４２ｂの一方からＨＤ−ＦＥＣ復号部４５ｘに至る経路Ｒ２３ａと、硬判定部４３からＨＤ−ＦＥＣ復号部４５ｘに至る経路Ｒ２３ｂとから選択する。
【０１８５】
動作制御部４０ｘは、フレーム同期情報に従い、期間Ｔａ，Ｔｂに応じてセレクタ７５ａ，７５ｂ，７６ａ，７６ｂ，７７を制御する。
【０１８６】
図１７は、復号化回路１２１におけるセレクタ７５ａ，７５ｂ，７６ａ，７６ｂ，７７の制御例を示すタイムチャートである。図１７において、図１５と共通する構成には同一の符号を付し、その説明は省略する。
【０１８７】
符号９６０〜９６２は、フレーム９４０〜９４２の周期Ｔ内において、動作制御部２０ｘの制御に従ってセレクタ７５ａ，７５ｂ，７６ａ，７６ｂ，７７がそれぞれ選択する経路を示す。
【０１８８】
セレクタ７５ａ，７５ｂ，７６ａ，７６ｂは、動作制御部４０ｘの制御に従い、フレーム９４０，９４２の周期Ｔ内では経路Ｒ２１ａ，Ｒ２２ａを選択し、フレーム９４１の周期Ｔ内では経路Ｒ２１ｂ，Ｒ２２ｂを選択する。これにより、ＳＤ−ＦＥＣ復号部４２ａ，４２ｂは、レベル−０のビット列の取得及び出力とＨＤ−ＦＥＣパリティ及びＳＤ−ＦＥＣパリティの出力を交互に行い、ＳＤ−ＦＥＣパリティによりレベル−０のビット列の誤り訂正を行う。
【０１８９】
セレクタ７７は、動作制御部４０ｘの制御に従い、期間Ｔａでは経路Ｒ２３ａを選択し、期間Ｔｂでは経路Ｒ２３ｂを選択する。これにより、遅延生成部４００により遅延したＳＤ−ＦＥＣパリティが、ＨＤ−ＦＥＣ復号部４５ｘからＰＳ逆変換部４９ｘに入力される。このため、ＰＳ逆変換部４９ｘは、遅延生成部４００により遅延したＳＤ−ＦＥＣパリティを、後続のフレームのレベル−０のビット列の値の逆変換に用いることができる。
【０１９０】
したがって、復号化回路１２１は、第２実施例の符号化回路１２０に対応するように、レベル−０のビット列をＳＤ−ＦＥＣパリティにより復号化し、ＰＳ処理で変換されたレベル−０のビット列の値を変換前の値に戻すことができる。復号化回路１２１は、レベル−１のビット列の復号化処理を行わないため、第１実施例よりさらに消費電力を低減することができる。
【０１９１】
なお、上述した符号化回路１２０及び復号化回路１２１は、例えばＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specified Integrated Circuit）などのハードウェアから構成された回路であってもよい。
【０１９２】
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形して実施可能である。
【０１９３】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換する変換部と、
前記複数のビット列の誤りを訂正するための第１の誤り訂正符号を生成して前記第１ビット列に挿入する第１挿入部と、
前記第１の誤り訂正符号の生成元のビット列を前記複数のビット列から選択する選択部と、
前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号を挿入する第１期間と、他の第２期間を切り替える切替部と、
前記第１期間では、前記複数のビット列のうち、前記第１ビット列以外の各ビット列から前記第１の誤り訂正符号が生成され、前記第２期間では、前記複数のビット列のうち、第２ビット列から前記第１の誤り訂正符号が生成されるように、前記切替部及び前記選択部を制御する制御部とを有することを特徴とする符号化回路。
（付記２）  前記制御部は、前記複数のビット列の各々の値と前記複数のシンボルの対応関係が前記第１期間及び前記第２期間の間で相違するように前記割当部を制御し、前記複数のビット列のうち、前記第１ビット列以外の各ビット列の値の変換処理が前記対応関係に応じて切り替わるように前記変換部を制御することを特徴とする付記１に記載の符号化回路。
（付記３）  前記複数のビット列の誤りを訂正するための第２の誤り訂正符号を前記複数のビット列の各々から生成して、前記第１期間中、前記第１ビット列に挿入する第２挿入部を、さらに有し、
前記第１の誤り訂正符号は、前記複数のビット列の軟判定結果の誤り訂正に用いられ、
前記第２の誤り訂正符号は、前記複数のビット列の硬判定結果の誤り訂正に用いられることを特徴とする付記１または２に記載の符号化回路。
（付記４）  多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定する第１判定部と、
前記複数のビット列のうち、第１ビット列に挿入された第１の誤り訂正符号に基づいて前記第１判定部の軟判定の結果の誤りを訂正する訂正部と、
前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定する第２判定部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の値を逆変換する逆変換部と、
前記複数のビット列のうち、前記第２ビット列以外の各ビット列について、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正されたビット列、及び前記第２判定部により硬判定されたビット列から、前記逆変換部により値が逆変換されるビット列を選択するビット列選択部と、
前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号が挿入されている第１期間では、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正された各ビット列が選択され、前記フレームの周期内の他の第２期間では、前記第２判定部により硬判定されたビット列が選択されるように前記ビット列選択部を制御する復号制御部とを有することを特徴とする復号化回路。
（付記５）  多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換する変換部と、
前記複数のビット列のうち、第２ビット列の誤りを訂正するための誤り訂正符号を生成する生成部と、
前記誤り訂正符号を遅延させることにより、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記第１ビット列に挿入する符号挿入部とを有し、
前記変換部は、遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の変換に用いることを特徴とする符号化回路。
（付記６）  多値変調方式のコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられたフレーム内の複数のビット列のうち、第１ビット列及び第２ビット列の各値を前記シンボルの１つに基づき軟判定する判定部と、
前記第１ビット列に挿入された誤り訂正符号に基づいて前記判定部の軟判定の結果の誤りを訂正する訂正部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の各値を逆変換する逆変換部と、
前記誤り訂正符号が前記フレームの後続のフレーム内の前記第１ビット列に挿入されるように前記第１ビット列を遅延させる遅延生成部とを有し、
前記逆変換部は、前記遅延生成部により遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の逆変換に用いることを特徴とする復号化回路。
（付記７）  多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換し、
前記複数のビット列の誤りを訂正するための第１の誤り訂正符号を生成して前記第１ビット列に挿入し、
前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号を挿入する第１期間では、前記複数のビット列のうち、前記第１ビット列以外の各ビット列から前記第１の誤り訂正符号を生成し、
前記フレームの周期において、他の第２期間では、前記複数のビット列のうち、第２ビット列から前記第１の誤り訂正符号を生成することを特徴とする符号化方法。
（付記８）  前記複数のビット列の各々の値と前記複数のシンボルの対応関係を前記第１期間及び前記第２期間の間で相違させ、
前記複数のビット列のうち、前記第１ビット列以外の各ビット列の値の変換処理を前記対応関係に応じて切り替えることを特徴とする付記７に記載の符号化方法。
（付記９）  前記複数のビット列の誤りを訂正するための第２の誤り訂正符号を前記複数のビット列の各々から生成して、前記第１期間中、前記第１ビット列に挿入し、
前記第１の誤り訂正符号は、前記複数のビット列の軟判定結果の誤り訂正に用いられ、
前記第２の誤り訂正符号は、前記複数のビット列の硬判定結果の誤り訂正に用いられることを特徴とする付記７または８に記載の符号化方法。
（付記１０）  多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定し、
前記複数のビット列のうち、第１ビット列に挿入された第１の誤り訂正符号に基づいて前記複数のビット列の各値の軟判定の結果の誤りを訂正し、
前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定し、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の値を逆変換する逆変換部を用い、
前記逆変換部は、
前記フレームの周期において、前記第１ビット列に前記第１の誤り訂正符号が挿入されている第１期間では、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正された各ビット列の値を逆変換し、
前記フレームの周期内の他の第２期間では、前記複数のビット列のうち、硬判定されたビット列の値を逆変換することを特徴とする復号化方法。
（付記１１）  多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換部により変換し、
前記複数のビット列のうち、第２ビット列の誤りを訂正するための誤り訂正符号を生成し、
前記誤り訂正符号を遅延させることにより、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記第１ビット列に挿入し、
変換部は、遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の変換に用いることを特徴とする符号化方法。
（付記１２）  多値変調方式のコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられたフレーム内の複数のビット列のうち、第１ビット列及び第２ビット列の各値を前記シンボルの１つに基づき軟判定し、
前記第１ビット列に挿入された誤り訂正符号に基づいて前記第１ビット列及び前記第２ビット列の各値の軟判定の結果の誤りを訂正し、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の各値を逆変換部により逆変換し、
前記誤り訂正符号が前記フレームの後続のフレーム内の前記第１ビット列に挿入されるように前記第１ビット列を遅延させ、
前記逆変換部は、遅延した前記誤り訂正符号を、前記後続のフレームの前記複数のビット列のうち、前記第２ビット列の値の逆変換に用いることを特徴とする復号化方法。
【符号の説明】
【０１９４】
１２      ＤＳＰ
２０，２０ｘ，４０，４０ｘ   動作制御部
２４，２４ｘ     ＨＤ−ＦＥＣ生成部
２５，２５ａ，２５ｂ，２５ｘ，２５ｙ  ＳＤ−ＦＥＣ生成部
２２，２６ａ，２６ｂ    セレクタ
２７，２７ｘ，２７ｙ    シンボルマッピング部
２８，４００     遅延生成部
２９，２９ｘ，２９ｙ    ＰＳ変換部
４１，４１ｘ     軟判定部
４２，４２ｘ     ＳＤ−ＦＥＣ復号部
４３      硬判定部
４５，４５ｘ     ＨＤ−ＦＥＣ復号部
４９，４９ｘ，４９ｙ    ＰＳ逆変換部
１２０     符号化回路
１２１     復号化回路
【図１】
2020188357.tif 000003
【図２】
2020188357.tif 000004
【図３】
2020188357.tif 000005
【図４】
2020188357.tif 000006
【図５】
2020188357.tif 000007
【図６】
2020188357.tif 000008
【図７】
2020188357.tif 000009
【図８】
2020188357.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
2020188357.tif 000014
【図１３】
2020188357.tif 000015
【図１４】
2020188357.tif 000016
【図１５】
2020188357.tif 000017
【図１６】
2020188357.tif 000018
【図１７】
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