(57)【要約】【課題】半導体モジュールの接続先に応じて、半導体モジュールの接続端子を適切に配置する。【解決手段】少なくとも１つの半導体素子を備えた半導体モジュール１は、第１面５ａに第１回路素子７が実装され、第２面５ｂに第２回路素子６が実装された主基板５の第１面５ａに実装される。複数の接続端子８は、主基板５を介して第１回路素子７と接続される複数の第１接続端子８１である第１接続端子群Ｔ１と、主基板５を介して第２回路素子６と接続される複数の第２接続端子８２である第２接続端子群Ｔ２とを含み、第１接続端子群Ｔ１は、第２接続端子群Ｔ２よりも外周側に配置されている。【選択図】図９
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【特許請求の範囲】
【請求項１】
第１面に第１回路素子が実装され、前記第１面の反対側の第２面に第２回路素子が実装された主基板の前記第１面に実装され、少なくとも１つの半導体素子を備えた半導体モジュールであって、
前記主基板に対向する対向面の側に複数周の矩形環状に配置されて前記主基板と接続される複数の接続端子を備え、
複数の前記接続端子は、前記主基板を介して前記第１回路素子と接続される複数の第１接続端子である第１接続端子群と、前記主基板を介して前記第２回路素子と接続される複数の第２接続端子である第２接続端子群とを含み、
前記第１接続端子群は、前記第２接続端子群よりも外周側に配置されている、半導体モジュール。
【請求項２】
複数周の矩形環状に配置された複数の前記接続端子の内、最外周に配置された前記接続端子を最外周接続端子として、前記第１接続端子群には前記最外周接続端子が含まれ、前記第２接続端子群には前記最外周接続端子が含まれない、請求項１に記載の半導体モジュール。
【請求項３】
前記第１接続端子は、前記第２接続端子よりも高い周波数の信号を伝達する前記接続端子である、請求項１又は２に記載の半導体モジュール。
【請求項４】
前記第１面において隣接する前記接続端子の間に通すことが可能な信号配線の数をｎ（ｎは自然数）として、前記第１接続端子は、複数周の矩形環状に配置された複数の前記接続端子の内、最外周から（ｎ＋１）周目までに配置された前記接続端子である、請求項１から３の何れか一項に記載の半導体モジュール。
【請求項５】
主基板と、少なくとも１つの半導体素子を備えて前記主基板の第１面に実装される半導体モジュールと、前記主基板に実装される複数の回路素子と、を備えた半導体装置であって、
前記回路素子は、前記第１面に実装される第１回路素子と、前記第１面の反対側の第２面に実装される第２回路素子とを含み、
前記半導体モジュールは、前記主基板に対向する対向面の側に複数周の矩形環状に配置されて前記主基板と接続される複数の接続端子を備え、
複数の前記接続端子は、前記主基板を介して前記第１回路素子と接続される複数の第１接続端子である第１接続端子群と、前記主基板を介して前記第２回路素子と接続される複数の第２接続端子である第２接続端子群とを含み、
前記第１接続端子群は、前記第２接続端子群よりも外周側に配置されている、半導体装置。
【請求項６】
複数周の矩形環状に配置された複数の前記接続端子の内、最外周に配置された前記接続端子を最外周接続端子として、前記第１接続端子群には前記最外周接続端子が含まれ、前記第２接続端子群には前記最外周接続端子が含まれない、請求項５に記載の半導体装置。
【請求項７】
前記第１接続端子は、前記第２接続端子よりも高い周波数の信号を伝達する前記接続端子である、請求項５又は６に記載の半導体装置。
【請求項８】
前記第１面において隣接する前記接続端子の間に通すことが可能な信号配線の数をｎ（ｎは自然数）として、前記第１接続端子は、複数周の矩形環状に配置された複数の前記接続端子の内、最外周から（ｎ＋１）周目までに配置された前記接続端子である、請求項５から７の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１つの半導体素子を備えた半導体モジュール、及び半導体モジュールを備えた半導体装置に関する。
【背景技術】
【０００２】
国際公開第０２／１０３７９３号には、パッケージ基板（１）の一方側の面にプロセッサなどの複数のチップ（１Ａ，２Ｂ，３Ｂ）を実装し、他方の面に外部接続端子を構成する半田バンプ（１１）が配置された半導体モジュール（マルチチップモジュール（ＭＣＭ））が開示されている（背景技術において括弧内の符号は参照する文献のもの。）。ここで、外部接続端子は、接続先との配線距離等を考慮して、同一の機能（又は関連性の深い機能）ごとに集約して配置されることが多い。例えば、このマルチチップモジュールでは、メモリと接続されるアドレスピン（Ａ）とデータピン（Ｄ）とが、それぞれ特定の領域に集中して配置されている（国際公開の図３、図４０等参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第０２／１０３７９３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このマルチチップモジュールは、矩形環状の４周の外部接続端子を有しており、アドレスピン（Ａ）及びデータピン（Ｄ）は、最も外周側の１周目から最も内周側の４周目に亘って配置されている。このため、パッケージ基板（１）が実装される（外部接続端子が接続される）基板面（実装面）において全ての端子から配線を引き出すことが困難である。つまり、同一の機能の複数の外部接続端子の内の一部を、スルーホールを介して実装面とは反対側の面や内層の配線層を使って配線する必要がある。
【０００５】
マイクロプロセッサ等の演算処理速度や、マイクロプロセッサと周辺装置との通信速度は、近年高速化しており、マルチチップモジュールの外部接続端子に接続される信号の周波数も高くなってきている。そのような高周波数の信号は、スルーホールを通る際に反射を生じ易く、反射による波形の乱れによって伝送の信頼性を低下させる可能性がある。また、スルーホールを通ることで配線が長くなり信号遅延が増加する可能性もある。
【０００６】
上記背景に鑑みて、半導体モジュールの接続先に応じて、半導体モジュールの接続端子を適切に配置することが望まれる。
【課題を解決するための手段】
【０００７】
上記に鑑みた半導体モジュールは、１つの態様として、第１面に第１回路素子が実装され、前記第１面の反対側の第２面に第２回路素子が実装された主基板の前記第１面に実装され、少なくとも１つの半導体素子を備えた半導体モジュールであって、前記主基板に対向する対向面の側に複数周の矩形環状に配置されて前記主基板と接続される複数の接続端子を備え、複数の前記接続端子は、前記主基板を介して前記第１回路素子と接続される複数の第１接続端子である第１接続端子群と、前記主基板を介して前記第２回路素子と接続される複数の第２接続端子である第２接続端子群とを含み、前記第１接続端子群は、前記第２接続端子群よりも外周側に配置されている。
【０００８】
また、上記に鑑みた半導体装置は、１つの態様として、主基板と、少なくとも１つの半導体素子を備えて前記主基板の第１面に実装される半導体モジュールと、前記主基板に実装される複数の回路素子と、を備えた半導体装置であって、前記回路素子は、前記第１面に実装される第１回路素子と、前記第１面の反対側の第２面に実装される第２回路素子とを含み、前記半導体モジュールは、前記主基板に対向する対向面の側に複数周の矩形環状に配置されて前記主基板と接続される複数の接続端子を備え、複数の前記接続端子は、前記主基板を介して前記第１回路素子と接続される複数の第１接続端子である第１接続端子群と、前記主基板を介して前記第２回路素子と接続される複数の第２接続端子である第２接続端子群とを含み、前記第１接続端子群は、前記第２接続端子群よりも外周側に配置されている。
【０００９】
これらの構成によれば、第２接続端子に比べて、第１面において第１回路素子と第１接続端子とを接続し易くなる。つまり、第１回路素子及び半導体モジュールは第１面に実装されているので、スルーホールを介して第２面に迂回することなく、第１面において第１回路素子と第１接続端子とを接続することができる。第２回路素子は、半導体モジュールが実装されている第１面とは反対側の第２面に実装されているので、第２接続端子からは、第１面において配線を延在させなくてもよい。第２接続端子は、何れにしても、スルーホールを介して接続端子と接続される。従って、複数の第１接続端子である第１接続端子群が複数の第２接続端子である第２接続端子群よりも外側に配置されることで、効率的に回路素子と半導体モジュールとを接続することができる。このように、本構成によれば、半導体モジュールの接続先に応じて、半導体モジュールの接続端子を適切に配置することができる。
【００１０】
半導体モジュール及び半導体装置のさらなる特徴と利点は、図面を参照して説明する実施形態についての以下の記載から明確となる。
【図面の簡単な説明】
【００１１】
【図１】半導体装置の模式的分解斜視図
【図２】半導体モジュールの部品配置図
【図３】システムＬＳＩの一例を示す模式的ブロック図
【図４】半導体モジュールの端子配置の一例を示すＶ方向視の透視平面図
【図５】半導体モジュールの端子配置の一例を示すＶ方向視の拡大透視平面図
【図６】差動伝送の原理を示す説明図
【図７】差動伝送される一対の信号の配線の一例を示す図
【図８】差動伝送される一対の信号の配線の他の例を示す図
【図９】半導体装置の一例を示す断面図
【図１０】主基板第１面のランド及び配線パターンの一例を示すＶ方向視の平面図
【図１１】主基板第２面の配線パターンの一例を示すＶ方向視の透視図
【図１２】主基板第１面のランド及び配線パターンの他の例を示すＶ方向視の平面図
【図１３】主基板第２面の配線パターンの他の例を示すＶ方向視の透視図
【発明を実施するための形態】
【００１２】
以下、半導体装置の実施形態を図面に基づいて説明する。この半導体装置は、例えば車両に搭載されて、車載情報機器を制御するＥＣＵ（Electronic Control Unit）として用いることができる。当然ながら半導体装置の用途は、これに限定されるものではない。
【００１３】
図１の模式的分解斜視図に示すように、半導体装置１０は、主基板５と、少なくとも１つのシステムＬＳＩ２（半導体素子、プロセッサ）とを備えて主基板５の第１面（主基板第１面５ａ）に実装される半導体モジュール１と、主基板５に実装される複数の回路素子５０とを備えて構成されている。ここで、回路素子５０は、主基板第１面５ａに実装される第１回路素子７と、主基板第１面５ａの反対側の主基板第２面５ｂに実装される第２回路素子６とを含む。半導体モジュール１は、システムＬＳＩ２と、システムＬＳＩ２と協働するメモリ３と、システムＬＳＩ２及びメモリ３が実装されたモジュール基板４とを備えている。本実施形態では、図２の部品配置図に示すように、モジュール基板４には、システムＬＳＩ２としてのＳｏＣ（System on a Chip）と、メモリ３としての２つのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）とが実装されている。ＳＤＲＡＭは、例えば、ＤＤＲ３（Double Data Rate3）ＳＤＲＡＭ、ＤＤＲ４（Double Data Rate4）ＳＤＲＡＭ等であると好適である。
【００１４】
ここでは、システムＬＳＩ２としてＳｏＣを例示しているが、システムＬＳＩ２は、ＳｉＰ（System in a Package）であってもよい。また、ＳｏＣには、セミカスタムＬＳＩのＡＳＩＣ（Application Specific Integrated Circuit）、汎用ＬＳＩのＡＳＳＰ（Application Specific Standard Processor）等も含む。また、ＡＳＩＣは、ゲートアレイやセルベースＩＣ（スタンダードセル）に限らず、ＦＰＧＡ（Field Programmable Gate Array）、ＰＬＡ（Programmable Logic Array）などのＰＬＤ（Programmable Logic Device）も含む。また、ここでは、メモリ３としてＳＤＲＡＭを例示しているが、フラッシュメモリやＳＲＡＭ（Static RAM）等、他の構造のメモリであることを妨げるものではない。
【００１５】
図３の模式的ブロック図は、システムＬＳＩ２の一例を示している。図３に示すように、システムＬＳＩ２は、ＣＰＵコア（CPU CORE）２２、ＧＰＵコア（GPU CORE）２３、オーディオＤＳＰ（Audio DSP）、メモリインターフェース（SDRAM I/F）２１、サウンドルーティングユニット（SRU）３０、ディスプレイインターフェース（Display I/F）２７、ビデオキャプチャー（Video Capture）２８、ＵＳＢ（Universal Serial Bus）ホスト（USB 3.0 HOST）２９、画像認識エンジン（Image Recognition Engine）２５、ＣＡＮ（Control Area Network）３２、シリアルＡＴＡ（Serial ATA）３１、ビデオアクセラレータ（Video Accelerator）２６等の機能ブロックを有している。
【００１６】
ＣＰＵコア２２は、システムＬＳＩ２の中核となるＣＰＵ（Central Processing Unit）を含む演算ユニットである。ＧＰＵコア２３は、主に画像関係の演算処理の中核となるＧＰＵ（Graphic Processing Unit）を含む演算ユニットである。メモリインターフェース２１は、システムＬＳＩ２が、メモリ３としてのＳＤＲＡＭにデータを書き込んだり、ＳＤＲＡＭからデータを読み出したり、ＳＤＲＡＭが記憶しているデータをリフレッシュしたりする際のインターフェースとなる機能部である。
【００１７】
オーディオＤＳＰ２４は、種々の圧縮形式や保存形式で構成された音声データを復号する処理を行うＤＳＰ（Digital Signal Processor）である。サウンドルーティングユニット３０は、オーディオコーディック装置（Audio Codec）１０１等を介してスピーカ１０２により、サラウンド再生などの音響効果を実現したり、マイク１０３に入力された音声等のオーディオ情報をオーディオコーディック装置１０１を介して受け取ったりするための演算ユニットである。
【００１８】
ビデオキャプチャー２８は、例えば車載カメラ１０４による撮影画像を取得する演算ユニットである。画像認識エンジン２５は、ビデオキャプチャー２８により取得された車載カメラ１０４による撮影画像に基づいて画像認識を行うためのＩＳＰ（Image Signal Processor）を含む演算ユニットである。ビデオアクセラレータ２６は、種々の圧縮形式や保存形式で構成された動画データを復号する処理を行うためのＩＳＰを含む演算ユニットである。ディスプレイインターフェース２７は、例えば車室内のディスプレイ１０７の表示形態に応じて、ビデオキャプチャー２８により取得された車載カメラ１０４による撮影画像や、ビデオアクセラレータ２６により復号された画像を出力する演算ユニットである。車載カメラ１０４による撮影画像には、画像認識エンジン２５の認識結果に基づいて種々の情報（文字、記号など）を重畳させたり、画像を部分的に強調させたりすることもできる。
【００１９】
ＵＳＢホスト２９は、ポータブルオーディオ機器、スマートフォン、デジタルカメラなど、ユーザーが携帯する各種のＵＳＢ対応機器１０９を接続するためのインターフェースとなる演算ユニットである。シリアルＡＴＡ３１は、ハードディスクドライブ（HDD）１０５やＤＶＤディスクドライブ（DVD）１０６とのインターフェースとなる演算ユニットである。ＣＡＮ３２は、車両内のＣＡＮトランシーバ（CAN Transceiver）１０８を介した車両内の通信のインターフェースとなる演算ユニットである。
【００２０】
上述したＣＰＵコア２２、ＧＰＵコア２３、ＤＳＰ、ＩＳＰ等は、それぞれの演算処理の際に、メモリ３と協働する。半導体モジュール１は、システムＬＳＩ２と、システムＬＳＩと協働するメモリ３と、これらが実装されたモジュール基板４とを備えたマルチチップモジュールとして構成されている。図１に示すように、半導体モジュール１のモジュール基板４の一方側の基板面であるモジュール基板第１面４ａには、システムＬＳＩ２、メモリ３が実装されている。また、図４、図５、図９に示すように、モジュール基板４の他方側の基板面であるモジュール基板第２面４ｂ（主基板５に対向する対向面）には、主基板５に接続される半球状の複数の接続端子８（モジュール端子）が規則的に配置されている。詳細は後述するが、接続端子８は、複数周の矩形環状に配置されている。接続端子８には、信号を伝送する信号端子と、電力が伝送される電源端子とを含む。尚、「信号端子」は、「入力端子」、「出力端子」、「双方向端子（入出力端子）」を含む。
【００２１】
ところで、システムＬＳＩ２には、上述したような複数の機能ブロックが構成されており、マルチチップモジュールとしての半導体モジュール１も同様に複数の機能ブロックを有する。図３に示すように、それぞれの機能ブロックは、それぞれ特定の回路や装置と協働する。従って、それぞれの機能ブロックは、接続端子８を介して特定の回路や装置、或いは装置のインターフェース回路（レシーバ、ドライバ）やコネクタと接続される。図１に示す回路素子５０は、これら特定の回路、装置、インターフェース回路、コネクタ等に対応する。図１では、回路素子５０としての第１回路素子７及び第２回路素子６として、集積回路を例示しているが、当然ながら回路素子５０は単一の集積回路に限らず、複数の回路部品により構成された回路であってもよい。
【００２２】
半導体モジュール１に配置される接続端子８は、接続先となる回路素子５０の位置、回路素子５０との配線距離等を考慮して、同一の機能（関連性の深い機能）ごとに集約して配置されている。図４は、主基板５の基板面に直交する方向Ｖ（図１参照）に見た平面視（Ｖ方向視）で半導体モジュール１の端子配置の一例を示す透視平面図である。図５は、半導体モジュール１の端子配置の一例を示すＶ方向視の拡大透視平面図である。図４に示すように、複数の接続端子８は、主基板５を介して第１回路素子７と接続される複数の第１接続端子８１である第１接続端子群Ｔ１と、主基板５を介して第２回路素子６と接続される複数の第２接続端子８２である第２接続端子群Ｔ２とを含む。図４に示すように、複数周の矩形環状に配置された接続端子８の内、第１接続端子群Ｔ１は、第２接続端子群Ｔ２よりも外周側に配置されている。尚、第１接続端子群Ｔ１の一部が、第２接続端子群Ｔ２の全てよりも外周側に配置されていればよい。例えば、図４に示すように、第１接続端子群Ｔ１の一部と第２接続端子群Ｔ２の一部が共に、外周側から３周目の端子（図５を参照して後述する第３環状接続端子８ｃ）を含んでいるような形態であってもよい。
【００２３】
図４及び図５に示すように、矩形環状に配置されるそれぞれの接続端子８には、大きく３つのグループに属する。最も外側の３周に配置された接続端子８は外周側環状接続端子９ａである。３周に亘って配置される外周側環状接続端子９ａのそれぞれの周の接続端子８を区別する場合は、外周側から内周側に向かって１周ごとに、第１環状接続端子８ａ、第２環状接続端子８ｂ、第３環状接続端子８ｃと称する。ここで、第１環状接続端子８ａは、複数周の矩形環状に配置された複数の接続端子８の内、最外周に配置された「最外周接続端子」である。
【００２４】
接続端子８の１本分の隙間を挟んで外周側環状接続端子９ａよりも内周側の２周に配置された接続端子８は内周側環状接続端子９ｂである。２周に亘って配置される内周側環状接続端子９ｂのそれぞれの周の接続端子８を区別する場合は、外周側から内周側に向かって１周ごとに、第４環状接続端子８ｄ、第５環状接続端子８ｅと称する。
【００２５】
接続端子８の１本分の隙間を挟んで内周側環状接続端子９ｂよりも内側において４回回転対称となるように、４箇所に格子状に配置された接続端子８は、内周側格子状接続端子９ｃである。尚、４回回転対称（４回対称、４相対称、９０度対称）とは、対称点Ｐ２を基準として９０度ずつ回転した場合に一致する形状をいう。また、対称点Ｐ２は、Ｖ方向視で半導体モジュール１（モジュール基板４）の外形の重心に相当する。４箇所の内周側格子状接続端子９ｃのそれぞれの接続端子８を区別する場合は、それぞれ第１格子状接続端子９１、第２格子状接続端子９２、第３格子状接続端子９３、第４格子状接続端子９４と称する。
【００２６】
上述したように、第１接続端子群Ｔ１は、第２接続端子群Ｔ２よりも外周側に配置されている。ここで、第１接続端子群Ｔ１に含まれる第１接続端子８１は、第２接続端子群Ｔ２に含まれる第２接続端子８２よりも高い周波数の信号を伝達する接続端子８である。また、多くの場合、第１接続端子８１は、一対の差動信号によって情報を伝達する（差動伝送によって情報を伝達する）信号の接続端子８である。
【００２７】
例えば、４００万画素以上の高解像度で３０フレーム／秒以上の画像信号を出力可能な車載カメラ１０４とビデオキャプチャー２８とは、差動信号によって接続される場合がある。また、フルハイビジョン（１９２０画素×１０８０画素）以上の高解像度での映像信号を出力するディスプレイインターフェース２７とディスプレイ１０７とは、しばしば差動信号によって情報を伝送するＨＤＭＩ（登録商標）（High-Definition Multimedia Interface）規格によって接続される。また、ＵＳＢホスト２９と各種のＵＳＢ対応機器１０９とも、差動信号によって情報を伝送する。これらの接続に用いられる接続端子８は、高い周波数の信号を伝達する接続端子８であると共に、一対の差動信号によって信号を伝達する接続端子８である。
【００２８】
一方、サウンドルーティングユニット３０とオーディオコーディック装置１０１との間の信号の伝送速度や、ＣＡＮ３２とＣＡＮトランシーバ１０８との間の信号の伝送速度は、上述した画像信号や映像信号などに比べて遅く、低周波数である。また、これらの信号は、一対の差動信号によって１つの情報が伝送されるものではなく、多くの場合、１つの情報について１本の信号線を用いたシングルエンドと称される伝送方式で伝送される。
【００２９】
図６は、差動伝送の原理を示しており、図７及び図８は、差動伝送される一対の信号の配線の一例を示している。図６に示すように、差動伝送では、信号を送る側のドライバＤＲと信号を受け取る側のレシーバＲＥとが、ポジティブ信号Ｓｐと、ネガティブ信号Ｓｎとの一対の差動信号によって接続される。ポジティブ信号Ｓｐとネガティブ信号Ｓｎとは互いに論理が反転している。レシーバＲＥは例えば差動増幅器を有して構成されており、ポジティブ信号Ｓｐからネガティブ信号Ｓｎを減算して、差動出力Ｓｄを出力する。その結果、差動出力Ｓｄの波高Ａ３（振幅＝Ａ３／２）は、ポジティブ信号Ｓｐの波高Ａ１（振幅＝Ａ１／２）とネガティブ信号Ｓｎの波高Ａ２（振幅＝Ａ２／２）を加算したものとなる。つまり、低電圧の電源電圧で信号を伝送した場合にも、当該電源電圧に対して大きい波高（振幅）が確保できるので、外来ノイズに対する耐性が高くなる。また、ポジティブ信号Ｓｐ及びネガティブ信号Ｓｎに同相ノイズ（コモンモードノイズ）が重畳された場合にも、レシーバＲＥにおける差動増幅の際の減算によって同相ノイズを相殺させることができる。
【００３０】
また、一般的にＣＭＯＳ（Complementary Metal Oxide Semiconductor）素子を用いたシングルエンドの信号伝送では、論理状態が変化する際に貫通電流が流れるために、周波数が高くなると（論理の変化が多くなると）消費電流が大きくなる。しかし、差動伝送では、一方の論理状態ではポジティブ信号Ｓｐを出力するＣＭＯＳ素子の上段側から終端抵抗ＴＭを介してネガティブ信号Ｓｎを出力するＣＭＯＳ素子の下段側に電流が流れ、他方の論理状態ではネガティブ信号Ｓｎを出力するＣＭＯＳ素子の上段側から終端抵抗ＴＭを介してポジティブ信号Ｓｐを出力するＣＭＯＳ素子の下段側に電流が流れる。このため、差動伝送では、シングルエンドの信号伝送のように論理状態が変化する際に貫通電流が流れない。従って、伝送される信号の周波数が高くなっても消費電流の増加が抑制される。
【００３１】
また、そのような貫通電流が流れないこと、及び、上述したよう終端抵抗ＴＭが配置されることにより、差動伝送では、信号の変化点におけるリンギング、オーバーシュート、アンダーシュートなどの波形の乱れがシングルエンドの信号に比べて抑制される。そして、貫通電流が流れないこと（エネルギーが相対的に小さいこと）、波形の乱れが少ないこと（高調波が生じにくいこと）等により、不要輻射も抑制される。
【００３２】
このように差動伝送は、低消費電力で高い耐ノイズ性を有した伝送方法であり、周波数が高く消費電流が大きくなるような高速の信号伝送に適している。
【００３３】
但し、差動伝送では、２つの信号の差動により情報を伝達するため、ポジティブ信号Ｓｐとネガティブ信号Ｓｎとの信号遅延が同等であることが求められる。高い周波数の信号の伝送では、主基板５のような基板上における伝送においても集中定数回路ではなく分布定数回路の考え方が必要となる。このため、ポジティブ信号Ｓｐとネガティブ信号Ｓｎとの間に終端抵抗ＴＭを配置して信号の反射を抑制したり、ポジティブ信号Ｓｐの遅延とネガティブ信号Ｓｎの遅延とを同等にする等遅延化のために伝送経路（信号配線）の長さを同等としたりする。
【００３４】
例えば、図７に示すように、ドライバ側第１ランドＬｄｒｐから終端抵抗ＴＭの第１抵抗ランドＬｔｍ１を経由してレシーバ側第１ランドＬｒｅｐに至るポジティブ信号配線Ｗｐと、ドライバ側第２ランドＬｄｒｎから終端抵抗ＴＭの第２抵抗ランドＬｔｍ２を経由してレシーバ側第２ランドＬｒｅｎに至るネガティブ信号配線Ｗｎとがほぼ同じ形状、又は対称性を有するように配線が形成される。
【００３５】
図７では、ドライバ側第１ランドＬｄｒｐとレシーバ側第１ランドＬｒｅｐとの距離と、ドライバ側第２ランドＬｄｒｎとレシーバ側第２ランドＬｒｅｎとの距離がほぼ同一であったが、回路素子５０の配置によっては、これらの距離が異なる場合がある。このような場合は、図８に示すように、ネガティブ信号配線Ｗｎを迂回させて、ポジティブ信号配線Ｗｐと同じ配線長となるように調整される（等長配線）。
【００３６】
また、図示は省略するが、等長配線のような微調整ではなくポジティブ信号配線Ｗｐとネガティブ信号配線Ｗｎとの対称性が大きく崩れるような形状（経路）で配線すること、直角以下の角度で配線を曲げること、スルーホールを介して配線すること、なども好ましくない。特に、直角以下の角度で配線を曲げたり、スルーホールを介して配線したりすることは、それらの箇所において信号の反射が生じて信号波形が乱れる原因となる。従って、差動伝送の信号は、スルーホールを介すること無く、１つの基板面において直線的に伝送されることが好ましい。
【００３７】
上述したような差動伝送の信号に適さない配線が行われた場合、アイパターン（Eye Pattern）（アイダイヤグラム（Eye Diagram））が乱れ、通信品質（伝送品質）の低下が観測されることが知られている。特に、高速な信号の伝送では、定速な信号の伝送に比べて、アイパターン（アイダイヤグラム）の大きさ（面積）が小さくなる。このため、同じように信号に遅延が生じたとしても、高速な信号の伝送では、アイパターン（アイダイヤグラム）の大きさ（面積）に対してズレの割合が大きくなるため、アイパターン（アイダイヤグラム）が乱れ易い。
【００３８】
図９は、半導体装置１０の模式的な断面図を示している。第１環状接続端子８ａは第１環状ランドＬ８ａに接続され、第２環状接続端子８ｂは第２環状ランドＬ８ｂに接続され、第３環状接続端子８ｃは第３環状ランドＬ８ｃに接続され、第４環状接続端子８ｄは第４環状ランドＬ８ｄに接続され、第５環状接続端子８ｅは第５環状ランドＬ８ｅに接続されている。
【００３９】
半導体モジュール１と共に主基板第１面５ａに実装された第１回路素子７は、差動伝送によって半導体モジュール１との間で信号を伝送する回路素子５０である。第１回路素子７の第１回路素子端子７Ｔは、差動信号の入力端子又は出力端子であり、第１回路素子ランドＬ７に接続されている。主基板第２面５ｂに実装された第２回路素子６は、差動伝送ではなくシングルエンドで信号を伝送する回路素子５０である。第２回路素子６の第２回路素子端子６Ｔは、シングルエンド信号の入力端子又は出力端子であり、第２回路素子ランドＬ６に接続されている。
【００４０】
図９に示すように、差動信号の第１回路素子端子７Ｔが接続される第１回路素子ランドＬ７は、主基板第１面５ａにおいて第１配線Ｗ１を介して第１環状ランドＬ８ａに接続されている。一方、シングエンド信号の第２回路素子端子６Ｔが接続される第２回路素子ランドＬ６は、第２配線Ｗ２及びスルーホールＴＨを介して第４環状ランドＬ８ｄと接続されている。つまり、第１回路素子端子７Ｔと第１環状接続端子８ａとは、スルーホールＴＨを介すること無く、同一の基板面（主基板第１面５ａ）において接続されている。一方、第２回路素子端子６Ｔと第４環状接続端子８ｄとは、スルーホールＴＨを介して、異なる基板面（主基板第１面５ａと主基板第２面５ｂ）を通って接続されている。
【００４１】
半導体モジュール１の接続端子８は、主基板第１面５ａに対向する対向面であるモジュール基板第２面４ｂに配置されており、全ての接続端子８は主基板第１面５ａに接続される。従って、同一の基板面（ここでは主基板第１面５ａ）において、第１回路素子７と半導体モジュール１とを接続するためには、接続対象の第１接続端子８１は、矩形環状の接続端子８の内でより外側に配置されることが好ましい。図４及び図５に示すように、最外周接続端子である第１環状接続端子８ａは、第１接続端子８１に割り当てられる。換言すれば、複数の第１接続端子８１である第１接続端子群Ｔ１には、最外周接続端子である第１環状接続端子８ａが含まれる。
【００４２】
第２接続端子８２は、スルーホールＴＨを介して接続されても問題のない端子であるから、第１環状接続端子８ａを第２接続端子８２に割り当てると、その分、差動信号などの周波数の高い信号を第１環状接続端子８ａに割り当てることができなくなる可能性がある。従って、第１環状接続端子８ａは、第２接続端子８２に割り当てないことが好ましい。図４及び図５に示すように、複数の第２接続端子８２である第２接続端子群Ｔ２には最外周接続端子である第１環状接続端子８ａが含まれない。
【００４３】
以下、配線の一例を示して説明する。図１０及び図１２は、主基板第１面５ａに形成される接続端子８のランド及び信号配線Ｗのパターンの一例を示すＶ方向視の平面図である。図１１及び図１３は、主基板第２面５ｂの信号配線Ｗのパターンの一例を示すＶ方向視の透視平面図である。主基板第１面５ａとの対比が容易となるように、主基板第１面５ａに形成される接続端子８のランドを破線によって示している。図１０及び図１１は、隣接する接続端子８のランドの間に最大２本の信号配線を通すことが可能な形態を例示し、図１２及び図１３は、隣接する接続端子８のランドの間に最大１本の信号配線を通すことが可能な形態を例示している。接続端子８は主基板第１面５ａに形成されたランドに接続されるため、「主基板第１面５ａにおいて『隣接する接続端子８のランドの間』に通すことができる信号配線」は、主基板第１面５ａにおいて『隣接する接続端子８の間』に通すことができる信号配線」と同義である。
【００４４】
図１０に示すように、隣接する接続端子８の間に２本の信号配線Ｗを通すことができる場合、第１環状ランドＬ８ａ、第２環状ランドＬ８ｂ、第３環状ランドＬ８ｃから、主基板第１面５ａのみを通って第１回路素子７と接続可能な第１配線Ｗ１を引き出すことができる。従って、第１環状接続端子８ａ、第２環状接続端子８ｂ、第３環状接続端子８ｃを第１接続端子８１に割り当てることができる。
【００４５】
第４環状ランドＬ８ｄ、第５環状ランドＬ８ｅ、及び内周側格子状接続端子９ｃが接続される格子状ランドＬ９ｃは、第２環状ランドＬ８ｂ及び第３環状ランドＬ８ｃからの第１配線Ｗ１がない場合には、主基板第１面５ａ上から信号配線Ｗを引き出すことができる。しかし、第４環状ランドＬ８ｄ、第５環状ランドＬ８ｅ、及び格子状ランドＬ９ｃからは、必ずしも第１配線Ｗ１が引き出せるとは限らない。これらのランドからは、図１１に示すように、スルーホールＴＨを介して主基板第２面５ｂに第２配線Ｗ２を設けることができる。従って、第４環状接続端子８ｄ、第５環状接続端子８ｅ、内周側格子状接続端子９ｃは、第２接続端子８２に割り当てると好適である。
【００４６】
図１２に示すように、隣接する接続端子８の間に１本の信号配線Ｗを通すことができる場合は、第１環状ランドＬ８ａ、第２環状ランドＬ８ｂから、主基板第１面５ａのみを通って第１回路素子７と接続可能な第１配線Ｗ１を引き出すことができる。従って、第１環状接続端子８ａ、第２環状接続端子８ｂを第１接続端子８１に割り当てることができる。また、図１０及び図１１を参照した上記説明と同様であるから詳細な説明は省略するが、図１３に示すように、スルーホールＴＨを介して主基板第２面５ｂに第２配線Ｗ２を設けることができるので、第３環状接続端子８ｃ、第４環状接続端子８ｄ、第５環状接続端子８ｅ、内周側格子状接続端子９ｃは、第２接続端子８２に割り当てると好適である。
【００４７】
図１０及び図１２を参照した上記の説明から明らかなように、第１接続端子８１に割り当てることができることができる接続端子８は、主基板第１面５ａにおいて隣接する接続端子８の間に通すことができる信号配線の数に依存する。ここで、主基板第１面５ａにおいて隣接する接続端子８の間に通すことができる信号配線の数をｎ（ｎは自然数）とする。第１接続端子８１は、複数周の矩形環状に配置された複数の接続端子８の内、最外周から（ｎ＋１）周目までに配置された接続端子８であると好適である。
【００４８】
以上、説明した形態によれば、主基板第１面５ａに第１回路素子７が実装され、主基板第２面５ｂに第２回路素子６が実装された主基板第１面５ａに実装され、少なくとも１つの半導体素子（システムＬＳＩ２）を備えた半導体モジュール１の接続先に応じて、半導体モジュール１の接続端子８を適切に配置することができる。
【００４９】
〔実施形態の概要〕
以下、上記において説明した半導体モジュール（１）及び半導体装置（１０）の概要について簡単に説明する。
【００５０】
１つの態様として、半導体モジュール（１）は、第１面（５ａ）に第１回路素子（７）が実装され、前記第１面（５ａ）の反対側の第２面（５ｂ）に第２回路素子（６）が実装された主基板（５）の前記第１面（５ａ）に実装され、少なくとも１つの半導体素子（２）を備えた半導体モジュール（１）であって、前記主基板（５）に対向する対向面（４ｂ）の側に複数周の矩形環状に配置されて前記主基板（５）と接続される複数の接続端子（８）を備え、複数の前記接続端子（８）は、前記主基板（５）を介して前記第１回路素子（７）と接続される複数の第１接続端子（８１）である第１接続端子群（Ｔ１）と、前記主基板（５）を介して前記第２回路素子（６）と接続される複数の第２接続端子（８２）である第２接続端子群（Ｔ２）とを含み、前記第１接続端子群（Ｔ１）は、前記第２接続端子群（Ｔ２）よりも外周側に配置されている。
【００５１】
また、１つの態様として、半導体装置（１０）は、主基板（５）と、少なくとも１つの半導体素子（２）を備えて前記主基板（５）の第１面（５ａ）に実装される半導体モジュール（１）と、前記主基板（５）に実装される複数の回路素子（５０）と、を備えた半導体装置（１０）であって、前記回路素子（５０）は、前記第１面（５ａ）に実装される第１回路素子（７）と、前記第１面（５ａ）の反対側の第２面（５ｂ）に実装される第２回路素子（６）とを含み、前記半導体モジュール（１）は、前記主基板（５）に対向する対向面（４ｂ）の側に複数周の矩形環状に配置されて前記主基板（５）と接続される複数の接続端子（８）を備え、複数の前記接続端子（８）は、前記主基板（５）を介して前記第１回路素子（７）と接続される複数の第１接続端子（８１）である第１接続端子群（Ｔ１）と、前記主基板（５）を介して前記第２回路素子（６）と接続される複数の第２接続端子（８２）である第２接続端子群（Ｔ２）とを含み、前記第１接続端子群（Ｔ１）は、前記第２接続端子群（Ｔ２）よりも外周側に配置されている。
【００５２】
これらの構成によれば、第２接続端子（８２）に比べて、第１面（５ａ）において第１回路素子（７）と第１接続端子（７）とを接続し易くなる。つまり、第１回路素子（７）及び半導体モジュール（１）は第１面（５ａ）に実装されているので、スルーホール（ＴＨ）を介して第２面（５ｂ）に迂回することなく、第１面（５ａ）において第１回路素子（７）と第１接続端子（７）とを接続することができる。第２回路素子（６）は、半導体モジュール（１）が実装されている第１面（５ａ）とは反対側の第２面（５ｂ）に実装されているので、第２接続端子（８２）からは、第１面（５ａ）において配線を延在させなくてもよい。第２接続端子（８２）は、何れにしても、スルーホール（ＴＨ）を介して接続端子（８）と接続される。従って、複数の第１接続端子（８１）である第１接続端子群（Ｔ１）が複数の第２接続端子（８２）である第２接続端子群（Ｔ２）よりも外側に配置されることで、効率的に回路素子（５０）と半導体モジュール（１）とを接続することができる。このように、本構成によれば、半導体モジュール（１）の接続先に応じて、半導体モジュール（１）の接続端子を適切に配置することができる。
【００５３】
複数周の矩形環状に配置された複数の前記接続端子（８）の内、最外周に配置された前記接続端子（８）を最外周接続端子（８ａ）として、前記第１接続端子群（Ｔ１）には前記最外周接続端子（８ａ）が含まれ、前記第２接続端子群（Ｔ２）には前記最外周接続端子（８ａ）が含まれないと好適である。
【００５４】
最外周接続端子（８ａ）が第１接続端子（８１）に割り当てられると、第１面（５ａ）において第１回路素子（７）と第１接続端子（７）とを容易に接続することができる。第２回路素子（６）は第２面（５ｂ）に実装されているので、第２接続端子（８２）は、スルーホール（ＴＨ）を介して接続される端子である。そのため、最外周接続端子（８ａ）を第２接続端子（８２）に割り当てると、その分、第１接続端子（８１）を最外周接続端子（８ａ）に割り当てることができなくなる可能性がある。従って、最外周接続端子（８ａ）は、第２接続端子（８２）に割り当てないことが好ましい。
【００５５】
ここで、前記第１接続端子（８１）は、前記第２接続端子（８２）よりも高い周波数の信号を伝達する前記接続端子（８）であると好適である。
【００５６】
周波数の高い信号は、周波数の低い信号に比べて、配線長や、配線形状の影響を受け易くなり、伝送品質の低下を招く可能性が高くなる。スルーホール（ＴＨ）は、信号の反射を生じ易く、また、第１面（５ａ）と第２面（５ｂ）との間を配線が行き来することにより配線長が長くなる傾向がある。従って、相対的に周波数の高い信号は、スルーホール（ＴＨ）を介することなく、同じ基板面において接続されることが好ましい。従って、相対的に周波数が高い信号を伝達する接続端子（８）が第１接続端子（８１）であると好適である。
【００５７】
また、前記第１面（５ａ）において隣接する前記接続端子（８）の間に通すことが可能な信号配線（Ｗ）の数をｎ（ｎは自然数）として、前記第１接続端子（８１）は、複数周の矩形環状に配置された複数の前記接続端子（８）の内、最外周から（ｎ＋１）周目までに配置された前記接続端子（８）であると好適である。
【００５８】
主基板（５）の基板面に直交する方向に見て、内周側に配置された接続端子（８）から半導体モジュール（１）の外へ第１面（５ａ）の信号配線（Ｗ）を引き出すためには、当該内周側の接続端子（８）よりも外周側に配置された接続端子（８）の間に信号配線（Ｗ）を通す必要がある。信号配線（Ｗ）と信号配線（Ｗ）との間の距離、信号配線（Ｗ）と接続端子（８）を実装するためのランドとの間の距離は、信号の電圧や、主基板（５）の材質等によって規定される。従って、隣接する接続端子（８）の間を通すことのできる信号配線（Ｗ）の数も信号の電圧や、主基板（５）の材質等によって規定されることになる。隣接する接続端子（８）の間を通すことのできる信号配線（Ｗ）の数が少ない場合には、内周側に接続された接続端子（８）から信号配線（Ｗ）を引き出すことが困難になる。従って、第１接続端子（８１）は、隣接する接続端子（８）の間を通すことのできる信号配線（Ｗ）の数に応じて割り当てられることが好ましい。
【符号の説明】
【００５９】
１          ：半導体モジュール
２          ：システムＬＳＩ（半導体素子）
４ｂ        ：モジュール基板第２面（主基板に対向する対向面）
５          ：主基板
５ａ        ：主基板第１面（主基板の第１面）
５ｂ        ：主基板第２面（主基板の第２面）
６          ：第２回路素子
６Ｔ        ：第２回路素子端子
７          ：第１回路素子
７Ｔ        ：第１回路素子端子
８          ：接続端子
８ａ        ：第１環状接続端子（最外周端子）
１０        ：半導体装置
２１        ：メモリインターフェース
５０        ：回路素子
８１        ：第１接続端子
８２        ：第２接続端子
９１        ：第１格子状接続端子
９２        ：第２格子状接続端子
９３        ：第３格子状接続端子
９４        ：第４格子状接続端子
Ｔ１        ：第１接続端子群
Ｔ２        ：第２接続端子群
ＴＨ        ：スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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