(57)【要約】【課題】３次元メモリのメモリセルを好適に動作させることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられ、前記基板の表面に垂直な第１方向に互いに離間し、前記基板の表面に平行な第２方向に延びる複数の半導体層とを備える。前記装置はさらに、前記複数の半導体層の側面に設けられた複数の電荷蓄積層と、前記複数の電荷蓄積層の側面に設けられ、前記第２方向に互いに離間し、前記第１方向に延びる複数の電極層とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、前記基板の表面に垂直な第１方向に互いに離間し、前記基板の表面に平行な第２方向に延びる複数の半導体層と、
前記複数の半導体層の側面に設けられた複数の電荷蓄積層と、
前記複数の電荷蓄積層の側面に設けられ、前記第２方向に互いに離間し、前記第１方向に延びる複数の電極層と、
を備える半導体装置。
【請求項２】
前記電極層は、金属層を含む、請求項１に記載の半導体装置。
【請求項３】
前記複数の電荷蓄積層は、前記複数の半導体層と前記複数の電極層とが交差する位置に設けられている、請求項１または２に記載の半導体装置。
【請求項４】
前記第１方向に互いに隣接する電荷蓄積層同士は、互いに電気的に絶縁されている、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記電荷蓄積層は、半導体層または絶縁膜を含む、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記電荷蓄積層は、ボロン、リン、またはヒ素を含む、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記電荷蓄積層中のボロン、リン、またはヒ素の濃度は、前記半導体層中のボロン、リン、またはヒ素の濃度よりも高い、請求項６に記載の半導体装置。
【請求項８】
前記電荷蓄積層は、金属原子を含む、請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体層は、ボロン、リン、またはヒ素を含む、請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体層は、単結晶半導体層である、請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記複数の半導体層と前記複数の電荷蓄積層との間に設けられ、前記第１方向に互いに離間し、前記第２方向に延びる複数の第１絶縁膜と、
前記複数の電荷蓄積層と前記複数の電極層との間に設けられ、前記第２方向に互いに離間し、前記第１方向に延び、前記第１絶縁膜より膜厚が厚い複数の第２絶縁膜と、
をさらに備える請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
基板と、
前記基板上に設けられ、前記基板の表面に垂直な第１方向に互いに離間し、前記基板の表面に平行な第２方向に延び、第１側面と前記第１側面の反対側の第２側面とを有する複数の半導体層と、
前記複数の半導体層の前記第１側面に設けられた複数の第１電荷蓄積層と、
前記複数の第１電荷蓄積層の側面に設けられ、前記第２方向に互いに離間し、前記第１方向に延びる複数の第１電極層と、
前記第２方向に沿って前記複数の第１電荷蓄積層および前記複数の第１電極層と交互に設けられた複数の第３絶縁膜と、
前記複数の半導体層の前記第２側面に設けられた複数の第２電荷蓄積層と、
前記複数の第２電荷蓄積層の側面に設けられ、前記第２方向に互いに離間し、前記第１方向に延びる複数の第２電極層と、
前記第２方向に沿って前記複数の第２電荷蓄積層および前記複数の第２電極層と交互に設けられた複数の第４絶縁膜とを備え、
前記第１電荷蓄積層および前記第１電極層は、前記半導体層を介して前記第４絶縁膜と対向する位置に設けられており、
前記第２電荷蓄積層および前記第２電極層は、前記半導体層を介して前記第３絶縁膜と対向する位置に設けられている、
半導体装置。
【請求項１３】
基板上に、前記基板の表面に垂直な第１方向に互いに離間し、前記基板の表面に平行な第２方向に延びる複数の半導体層を形成し、
前記複数の半導体層の側面に複数の電荷蓄積層を形成し、
前記複数の電荷蓄積層の側面に、前記第２方向に互いに離間し、前記第１方向に延びる複数の電極層を形成する、
ことを含む半導体装置の製造方法。
【請求項１４】
前記複数の半導体層の側面に酸化により複数の第１絶縁膜を形成した後に、前記複数の半導体層の側面に前記複数の第１絶縁膜を介して前記複数の電荷蓄積層が形成される、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記複数の半導体層の側面に１つの電荷蓄積層を形成し、前記１つの電荷蓄積層を、前記第１方向に互いに離間したＮ個（Ｎは２以上の整数）の電荷蓄積層に分割し、前記Ｎ個の電荷蓄積層の各々を、前記第２方向に互いに隣接したＭ個（Ｍは２以上の整数）の電荷蓄積層に分割することで、前記複数の電荷蓄積層が形成される、請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記複数の半導体層は、前記基板上に前記複数の半導体層と複数の第２半導体層とを交互に形成し、前記複数の第２半導体層を複数の絶縁層に置き換えることで形成される、請求項１３から１５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、様々な構造の３次元メモリが提案されている。３次元メモリの構造を決定する際には、どのような構造を採用すれば３次元メモリのメモリセルを好適に動作させることができるかが問題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１４０９５３号公報
【特許文献２】特開２０１１−２５８７７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
３次元メモリのメモリセルを好適に動作させることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられ、前記基板の表面に垂直な第１方向に互いに離間し、前記基板の表面に平行な第２方向に延びる複数の半導体層とを備える。前記装置はさらに、前記複数の半導体層の側面に設けられた複数の電荷蓄積層と、前記複数の電荷蓄積層の側面に設けられ、前記第２方向に互いに離間し、前記第１方向に延びる複数の電極層とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の比較例の半導体装置の構造を示す断面図である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(1/7)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(2/7)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(3/7)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(4/7)である。
【図７】第１実施形態の半導体装置の製造方法を示す断面図(5/7)である。
【図８】第１実施形態の半導体装置の製造方法を示す断面図(6/7)である。
【図９】第１実施形態の半導体装置の製造方法を示す断面図(7/7)である。
【図１０】第１実施形態の半導体装置の構造を示す断面図である。
【図１１】第１実施形態の半導体装置の詳細を説明するための断面図である。
【図１２】第２実施形態の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１から図１２において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１(ａ)と図１(ｂ)はそれぞれ、本実施形態の半導体装置の縦断面と横断面とを示している。図１(ｂ)は、図１(ａ)のＡ−Ａ’線上の横断面を示している。図１(ａ)は、図１(ｂ)のＢ−Ｂ’線上の縦断面を示している。本実施形態の半導体装置は、例えば３次元メモリである。
【０００９】
本実施形態の半導体装置は、基板１と、基板１上に交互に積層された複数の絶縁層２および複数のチャネル半導体層３とを備えている。これらの絶縁層２およびチャネル半導体層３のうち、図１(ａ)は、２つの絶縁層２と１つのチャネル半導体層３とを示している。
【００１０】
基板１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１(ａ)と図１(ｂ)は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は第１方向の例であり、Ｙ方向は第２方向の例である。
【００１１】
上記の複数の絶縁層２は、Ｚ方向に互いに離間しており、Ｙ方向に延びている。これらの絶縁層２は例えば、ＳｉＯ２膜（シリコン酸化膜）であり、３０ｎｍ程度の膜厚を有している。
【００１２】
上記の複数のチャネル半導体層３も、Ｚ方向に互いに離間しており、Ｙ方向に延びている。これらのチャネル半導体層３は例えば、Ｓｉ層であり、２０ｎｍ程度の膜厚を有している。当該Ｓｉ層は、単結晶Ｓｉ層でも多結晶Ｓｉ層でもよい。当該Ｓｉ層は例えば、ボロン（Ｂ）を含むｐ型Ｓｉ層、または、リン（Ｐ）またはヒ素（Ａｓ）を含むｎ型Ｓｉ層である。図１(ｂ)は、Ｙ方向に延びる１本のチャネル半導体層３を示している。
【００１３】
本実施形態の半導体装置はさらに、複数のチャネル半導体層３の側面に順に形成された複数のトンネル絶縁膜４および複数の電荷蓄積層５と、複数の絶縁層２の側面やこれらの電荷蓄積層５の側面に順に形成された複数のブロック絶縁膜６および複数の電極層７とを備えている。これらのトンネル絶縁膜４、電荷蓄積層５、ブロック絶縁膜６、および電極層７のうち、図１(ａ)と図１(ｂ)は、１つのトンネル絶縁膜４、１つの電荷蓄積層５、１つのブロック絶縁膜６、および１つの電極層７を示している。
【００１４】
上記の複数の電極層７は、Ｙ方向に互いに離間しており、Ｚ方向に延びている。これらの電極層７は例えば、ＴｉＮ膜（チタン窒化膜）とＷ層（タングステン層）とを含む金属層であり、ワード線（制御電極）として機能する。図１(ａ)は、Ｚ方向に延びる１本の電極層７を示している。
【００１５】
上記の複数の電荷蓄積層５は、Ｙ方向に延びる複数のチャネル半導体層３と、Ｚ方向に延びる複数の電極層７との間に設けられており、具体的には、これらのチャネル半導体層３とこれらの電極層７とが交差する位置に２次元アレイ状に設けられている。図１(ａ)と図１(ｂ)は、１本のチャネル半導体層３と１本の電極層７とが交差する位置に設けられた１個の電荷蓄積層５を示している。このように、本実施形態の電荷蓄積層５は、クロスポイント型のアレイ状に配置されている。
【００１６】
本実施形態の電荷蓄積層５は、チャネル半導体層３と同様に、Ｚ方向に互いに隣接する絶縁層２間に形成されている。図１(ａ)は、２本の絶縁層２間に形成された１本のチャネル半導体層３と１個の電荷蓄積層５とを示している。Ｚ方向に互いに隣接する電荷蓄積層５同士は、互いに電気的に絶縁されている。
【００１７】
本実施形態では、各チャネル半導体層３の一側面に複数の電荷蓄積層５が形成されている。これらの電荷蓄積層５は、Ｙ方向に互いに隣接しており、互いに電気的に絶縁されている。このように、本実施形態では、Ｙ方向に互いに隣接する電荷蓄積層５同士や、Ｚ方向に互いに隣接する電荷蓄積層５同士が、互いに電気的に絶縁されている。
【００１８】
電荷蓄積層５は、Ｓｉ層などの半導体層でもよいし、ＳｉＮ膜（シリコン窒化膜）のような絶縁膜でもよい。前者の場合、当該Ｓｉ層は例えば、ボロン（Ｂ）を含むｐ型多結晶Ｓｉ層、または、リン（Ｐ）またはヒ素（Ａｓ）を含むｎ型多結晶Ｓｉ層である。電荷蓄積層５およびチャネル半導体層３が共に不純物原子（ボロン原子、リン原子、またはヒ素原子）を含む不純物半導体層である場合、電荷蓄積層５中の不純物原子の濃度は、チャネル半導体層３中の不純物原子の濃度よりも高いことが望ましい。また、電荷蓄積層５は、金属原子を含む層でもよく、例えば、金属シリサイド層でもよい。電荷蓄積層５が半導体層や金属シリサイド層の場合、電荷蓄積層５は浮遊電極とも呼ばれる。電荷蓄積層５の膜厚は、例えば３０ｎｍ程度である。
【００１９】
上記の複数のブロック絶縁膜６は、複数の電荷蓄積層５と複数の電極層７との間に設けられ、Ｙ方向に互いに離間しており、Ｚ方向に延びている。ブロック絶縁膜６は、第２絶縁膜の例である。図１(ａ)は、Ｚ方向に延びる１本のブロック絶縁膜６を示している。各ブロック絶縁膜６は例えば、ＳｉＮ膜などの第１層６ａと、ＳｉＯ２膜などの第２層６ｂと、ＳｉＮ膜などの第３層６ｃとを含んでいる。第１層６ａ、第２層６ｂ、第３層６ｃの膜厚は例えば、それぞれ２ｎｍ程度、７ｎｍ程度、３ｎｍ程度である。ただし、各ブロック絶縁膜６を構成する層の種類は、これに限られるものではない。
【００２０】
上記の複数のトンネル絶縁膜４は、複数のチャネル半導体層３と複数の電荷蓄積層５との間に設けられ、Ｚ方向に互いに離間しており、Ｙ方向に延びている。トンネル絶縁膜４は、第１絶縁膜の例である。図１(ｂ)は、Ｙ方向に延びる１本のトンネル絶縁膜４を示している。本実施形態では、トンネル絶縁膜４の膜厚が、ブロック絶縁膜６の膜厚より薄く設定されている。トンネル絶縁膜４は例えば、ＳｉＯ２膜であり、７ｎｍ程度の膜厚を有している。
【００２１】
本実施形態の半導体装置はさらに、複数の絶縁層２の側面に形成された複数の絶縁膜８を備えている。これらの絶縁膜８のうち、図１(ｂ)は、２つの絶縁膜８を示している。
【００２２】
各絶縁膜８は、Ｙ方向に互いに隣接する電荷蓄積層５同士、ブロック絶縁膜６同士、および電極層７同士の間に設けられている。逆に言うと、各電荷蓄積層５、各ブロック絶縁膜６、および各電極層７は、図１(ｂ)に示すように、Ｙ方向に互いに隣接する絶縁膜８間に設けられている。絶縁膜８は、例えばＳｉＯ２膜である。
【００２３】
以上のように、図１(ａ)および図１(ｂ)は、１本のチャネル半導体層３と、１本の電極層７と、これらチャネル半導体層３と電極層７とが交差する位置に設けられた１個の電荷蓄積層５とを示している。これらは、この電荷蓄積層５に信号電荷を蓄積する１個のメモリセルを構成している。本実施形態の半導体装置は、電荷蓄積層５の個数と同じ個数のメモリセルを備えている。
【００２４】
一般的な３次元メモリでは、基板上に複数の絶縁層と複数の電極層（ワード線）とが交互に積層されている。一方、本実施形態では、基板１上に複数の絶縁層２と複数のチャネル半導体層３とが交互に積層されている。前者の場合には、電極層を薄膜化すると、電極層の抵抗の上昇や電極層間の耐圧の低下が、電極層内の信号に遅延やリークなどの悪影響をもたらすことが問題となる。一方、後者の場合には、このような問題を抑制しつつチャネル半導体層３を薄膜化することができる。よって、本実施形態によれば、例えば基板１上に多数のチャネル半導体層３を積層して、半導体装置の集積度を向上させることが可能となる。
【００２５】
図２は、第１実施形態の比較例の半導体装置の構造を示す断面図である。図２(ａ)と図２(ｂ)はそれぞれ、本比較例の半導体装置の縦断面と横断面とを示している。図２(ｂ)は、図２(ａ)のＣ−Ｃ’線上の横断面を示している。図２(ａ)は、図２(ｂ)のＤ−Ｄ’線上の縦断面を示している。
【００２６】
本比較例の半導体装置は、基板１と、基板１上に交互に積層された複数の絶縁層２および複数のチャネル半導体層３とを備えている。これらの絶縁層２およびチャネル半導体層３のうち、図２(ａ)は、２つの絶縁層２と１つのチャネル半導体層３とを示している。
【００２７】
本比較例の半導体装置はさらに、複数の絶縁層２および複数のチャネル半導体層３の側面に順に形成されたトンネル絶縁膜４、電荷蓄積層５、ブロック絶縁膜６、および電極層７を備えている。本比較例において、電極層７は、Ｚ方向に延びる円柱状の形状を有しており、ブロック絶縁膜６、電荷蓄積層５、およびトンネル絶縁膜４は、Ｚ方向に延びる円管状の形状を有している。
【００２８】
本比較例では、ブロック絶縁膜６がトンネル絶縁膜４の内側にあるため、ブロック絶縁膜６の直径がトンネル絶縁膜４の直径より小さい。そのため、トンネル絶縁膜４とブロック絶縁膜６との容量比（カップリング比）が小さくなり、トンネル絶縁膜４に電界が掛かりにくくなる。よって、本比較例では、メモリセルへのデータ書き込みや、メモリセルからのデータ消去がしにくいことが問題となる。また、本比較例の半導体装置を多値メモリにする場合には、多値化に必要なＶｔウィンドウを確保しにくいことが問題となる。
【００２９】
一方、本実施形態のトンネル絶縁膜４やブロック絶縁膜６は、円管上ではなく直線状の形状を有している。そのため、比較例の場合のようなトンネル絶縁膜４に電界が掛かりにくいという問題は回避することが可能となる。よって、本実施形態によれば、基板１上に複数のチャネル半導体層３を積層する場合のメリットを享受しつつ、メモリセルを好適に動作させることが可能となる。
【００３０】
図３〜図９は、第１実施形態の半導体装置の製造方法を示す断面図である。図３(ａ)、図４(ａ)、・・・および図９(ａ)は、図１(ａ)に対応する縦断面を示している。図３(ｂ)、図４(ｂ)、・・・および図９(ｂ)は、図１(ｂ)に対応する横断面を示している。
【００３１】
まず、基板１上に複数の絶縁層２と複数のチャネル半導体層３とを交互に形成する（図３(ａ)および図３(ｂ)）。絶縁層２は例えばＳｉＯ２膜であり、ＣＶＤ（Chemical Vapor Deposition）により３００〜７００℃かつ２０００Ｐａ以下の減圧環境にてＴＥＯＳ（オルトケイ酸テトラエチル）を用いて形成される。チャネル半導体層３は例えばＳｉ層であり、ＣＶＤにより２０００Ｐａ以下の減圧環境にてＳｉＨ４（Ｈは水素を表す）を用いて形成される。その後、チャネル半導体層３をＮ２雰囲気で６００℃以上でアニールして、チャネル半導体層３を結晶化する。
【００３２】
次に、これらの絶縁層２およびチャネル半導体層３を貫通するように、Ｙ方向に延びる複数の溝Ｈ１を形成する（図４(ａ)および図４(ｂ)）。その結果、これらの溝Ｈ１の間の絶縁層２およびチャネル半導体層３からなる複数のライン部と、これらの溝Ｈ１からなる複数のスペース部とを含むＬ／Ｓ（Line and Space）パターンが形成される。各ライン部や各スペース部のＸ方向の幅は、例えば５０ｎｍ程度である。図４(ａ)は、１本のライン部と１本のスペース部（溝Ｈ１）とを示している。各ライン部は、Ｚ方向に互いに離間しＹ方向に延びる複数のチャネル半導体層３を含んでいる。
【００３３】
次に、絶縁層２およびチャネル半導体層３のうちのチャネル半導体層３のみを選択的にエッチングする（図５(ａ)および図５(ｂ)）。具体的には、各チャネル半導体層３の＋Ｘ方向の側面および−Ｘ方向の側面を、アルカリ系薬液により１０ｎｍ程度リセスする。その結果、各チャネル半導体層３のこれらの側面に、空洞Ｈ２が形成される。図５(ａ)は、１本のチャネル半導体層３の＋Ｘ方向の側面に形成された１個の空洞Ｈ２を示している。
【００３４】
次に、各チャネル半導体層３の±Ｘ方向の側面にトンネル絶縁膜４を形成する（図６(ａ)および図６(ｂ)）。トンネル絶縁膜４は例えばＳｉＯ２膜であり、ＡＬＤ（Atomic Layer Deposition）により４００〜８００℃かつ２０００Ｐａ以下の減圧環境にてＴＤＭＡＳ（tris(dimethylamino)silane）およびＯ３を用いて形成される。図６(ａ)は、１本のチャネル半導体層３の＋Ｘ方向の側面に形成された１本のトンネル絶縁膜４を示している。このトンネル絶縁膜４は、空洞Ｈ２内においてＹ方向に延びている。
【００３５】
次に、基板１の全面に電荷蓄積層５を形成して各空洞Ｈ２を電荷蓄積層５で完全に埋め込み、その後、各空洞Ｈ２外の電荷蓄積層５をアルカリ系薬液により除去する（図７(ａ)および図７(ｂ)）。その結果、各トンネル絶縁膜４の側面に電荷蓄積層５が形成される。電荷蓄積層５は例えばＳｉ層であり、ＣＶＤにより４００〜８００℃かつ２０００Ｐａ以下の減圧環境にてＳｉＨ４を用いて形成される。図７(ａ)は、１本のトンネル絶縁膜４の＋Ｘ方向の側面に形成された１本の電荷蓄積層５を示している。この電荷蓄積層５は、空洞Ｈ２内においてＹ方向に延びている。
【００３６】
例えば、図４(ａ)および図４(ｂ)の工程で基板１上にＮ本（Ｎは２以上の整数）のチャネル半導体層３が形成された場合、図７(ａ)および図７(ｂ)ではこれらのチャネル半導体層３の±Ｘ方向の側面に２×Ｎ本の電荷蓄積層５が形成される。後述するように、これらの電荷蓄積層５の各々はさらに、Ｍ個（Ｍは２以上の整数）の電荷蓄積層５に分割されることになる。その結果、Ｎ本のチャネル半導体層３の±Ｘ方向の側面に２×Ｎ×Ｍ個の電荷蓄積層５が形成されることになる。
【００３７】
次に、各溝Ｈ１内の複数の絶縁層２および複数の電荷蓄積層５の側面にブロック絶縁膜６と電極層７とを順に形成する（図８(ａ)および図８(ｂ)）。本実施形態のブロック絶縁膜６は、第１層６ａと、第２層６ｂと、第３層６ｃとを順に含んでいる。第１層６ａは例えばＳｉＮ膜であり、ＡＬＤにより４００〜８００℃かつ２０００Ｐａ以下の減圧環境にてＳｉＨ２Ｃｌ２（Ｃｌは塩素を表す）およびＮＨ３を用いて形成される。第２層６ｂは例えばＳｉＯ２膜であり、ＡＬＤにより４００〜８００℃かつ２０００Ｐａ以下の減圧環境にてＴＤＭＡＳおよびＯ３を用いて形成される。第３層６ｃは例えばＳｉＮ膜であり、ＡＬＤにより４００〜８００℃かつ２０００Ｐａ以下の減圧環境にてＳｉＨ２Ｃｌ２およびＮＨ３を用いて形成される。電極層７は例えばＴｉＮ膜とＷ層とを含む金属層であり、ＴｉＮ膜はＴｉＣｌ４およびＮＨ３を用いて形成され、Ｗ層はＷＦ６（Ｆはフッ素を表す）を用いて形成される。ブロック絶縁膜６と電極層７は、各溝Ｈ１を完全に埋め込むように形成される。
【００３８】
次に、各溝Ｈ１内の電荷蓄積層５、ブロック絶縁膜６、および電極層７内に、複数の絶縁膜８を埋め込むための複数の穴Ｈ３を形成し、その後、これらの穴Ｈ３にこれらの絶縁膜８を埋め込む（図９(ａ)および図９(ｂ)）。図９(ｂ)は、１つの穴Ｈ３の形成範囲を点線で示している。各溝Ｈ１内の絶縁膜８は、Ｙ方向に互いに隣接しており、Ｘ方向に延びている。絶縁膜８は例えばＳｉＯ２膜であり、ＣＶＤにより３００〜７００℃かつ２０００Ｐａ以下の減圧環境にてＴＥＯＳを用いて形成される。
【００３９】
このように、図９(ａ)および図９(ｂ)の工程では、各溝Ｈ１内の電荷蓄積層５、ブロック絶縁膜６、および電極層７内に複数の穴Ｈ３が形成される。その結果、各溝Ｈ１内の電極層７が、Ｙ方向に互いに離間しＺ方向に延びる複数の電極層７に分割される。同様に、各溝Ｈ１内のブロック絶縁膜６が、Ｙ方向に互いに離間しＺ方向に延びる複数のブロック絶縁膜６に分割される。
【００４０】
一方、図９(ａ)および図９(ｂ)の工程を実施する前に、各電荷蓄積層５はＹ方向に延びる形状を有している。図９(ａ)および図９(ｂ)の工程では、各電荷蓄積層５が、Ｙ方向に互いに離間した複数の電荷蓄積層５に分割される。その結果、各溝Ｈ１内に２次元アレイ状に配置された複数の電荷蓄積層５が形成される。図９(ａ)および図９(ｂ)の工程では、上述のように各電荷蓄積層５がＭ個の電荷蓄積層５に分割される。
【００４１】
その後、基板１上に種々の配線層や層間絶縁膜などが形成される。このようにして、本実施形態の半導体装置が製造される。チャネル半導体層３、電荷蓄積層５、電極層７等の配置の詳細は、図１０および図１１を参照して後述する。
【００４２】
図１０は、第１実施形態の半導体装置の構造を示す断面図である。
【００４３】
図１０は、図１(ａ)と同様に本実施形態の半導体装置の縦断面を示しているが、図１(ａ)よりも広い範囲を示している。図１０は、基板１上に交互に積層された複数の絶縁層２および複数のチャネル半導体層３と、これらのチャネル半導体層３の側面に形成された複数のトンネル絶縁膜４および複数の電荷蓄積層５と、これらの絶縁層２および電荷蓄積層５の側面に形成された１本のブロック絶縁膜６と１本の電極層７とを示している。
【００４４】
図１０は、各チャネル半導体層３の＋Ｘ方向の側面に形成された種々の層を示しているが、各チャネル半導体層３の−Ｘ方向の側面にも同様の層が形成されている。このような構造の詳細を、図１１を参照して説明する。
【００４５】
図１１は、第１実施形態の半導体装置の詳細を説明するための断面図である。
【００４６】
図１１は、図１(ｂ)と同様に本実施形態の半導体装置の横断面を示しているが、図１(ｂ)よりも広い範囲を示している。図１１は、各チャネル半導体層３の＋Ｘ方向の側面に形成された電荷蓄積層５、電極層７等と、各チャネル半導体層３の−Ｘ方向の側面に形成された電荷蓄積層５、電極層７等とを示している。＋Ｘ方向の側面は、第１側面の例であり、−Ｘ方向の側面は、第１側面の反対側の第２側面の例である。図１１の各ブロック絶縁膜６は、第１から第３層６ａ〜６ｃに加えて、第４層６ｄをさらに備えていることに留意されたい。第４層６ｄは例えば、ＡｌＯＸ膜（アルミニウム酸化膜）である。また、図１１の各電極層７は、各電極層７の左側のチャネル半導体層３と、各電極層７の右側のチャネル半導体層３とに共有されている点に留意されたい。
【００４７】
本実施形態では、各チャネル半導体層３の−Ｘ方向の側面に形成された電荷蓄積層５および電極層７のＹ方向の位置が、各チャネル半導体層３の＋Ｘ方向の側面に形成された電荷蓄積層５および電極層７のＹ方向の位置と異なっている。例えば、矢印Ａの左側の各電荷蓄積層５は、矢印Ａの右側の電荷蓄積層５ではなく、矢印Ａの右側の絶縁膜８とＸ方向に対向している。同様に、矢印Ａの右側の各電荷蓄積層５は、矢印Ａの左側の電荷蓄積層５ではなく、矢印Ａの左側の絶縁膜８とＸ方向に対向している。別言すると、矢印Ａの左側の複数の電荷蓄積層５と、矢印Ａの右側の複数の電荷蓄積層５は、互い違い（千鳥型）に配置されている。これは、電極層７についても同様である。
【００４８】
このような配置には、例えば次のような利点がある。矢印Ａは、チャネル半導体層３を流れるセル電流（Ｉｃｅｌｌ）を表す。点線Ｂは、チャネル半導体層３内の反転層の位置を表す。点線Ｃは、選択セルの一例を表す。上記のような千鳥型の配列によれば、反転層をチャネル半導体層３全体に形成してメモリセルをオンにすることが可能となり、これによりセル電流を増加させることが可能となる。
【００４９】
以下、図１等を参照して、本実施形態の半導体装置の詳細や変形例を説明する。
【００５０】
上述のように、比較例ではトンネル絶縁膜４の方がブロック絶縁膜６よりも表面積が大きく、トンネル絶縁膜４にかかる電界が低い（カップリング比が低い）ため、メモリセルの書き込み特性や消去特性が劣化してしまう。一方、本実施形態では、トンネル絶縁膜４とブロック絶縁膜６の面積比が電荷蓄積層５の表面にて１：１となるため、良好な書き込み特性や消去特性を確保することができる。加えて、本実施形態では、チャネル半導体層３を積層することで、電極層７を積層する場合に比べて半導体装置のＺ方向の高さを低減することができ、積層方向でのシュリンクを実現可能となる。また、本実施形態はクロスポイント型の構成を採用しているため、半導体装置の規模をＸＹ方向に縮小することが可能であり、セル面積を縮小でき、半導体装置を高集積化することができる。以下、これらの内容をより詳細に説明する。
【００５１】
比較例では、カップリング比（Ｃｒ比）が低いことで、多値化に必要なＶｔウィンドウを確保できないことが問題となる。一方、本実施形態では、単純面積比でＣｒ比をおおむね０．５以上にでき、多値化に必要なＶｔウィンドウを確保することが可能である。さらには、ブロック絶縁膜６をｈｉｇｋ−ｋ材料で形成すれば、ブロック絶縁膜６の電気的膜厚（ＥＯＴ）を薄くでき、Ｃｒ比をさらに向上させることができる。良好なＶｔウィンドウを確保できるようになると、閾値分布を一山でも多くすることができ、多値化が可能になり、半導体装置の高集積化が可能になる。加えて、本実施形態では、電荷蓄積層５がＺ方向に隣接するチャネル半導体層３間で分割されているため、消去特性が良好であり、消去側のウィンドウが広くなるという利点が得られる。
【００５２】
本実施形態において、電極層７が２０ｎｍより薄くなると、電極層７の端部からの電界漏れを無視できなくなる。具体的には、電源から供給されブロック絶縁膜６付近にかかる電圧が低下してしまい、書き込み特性や消去特性が劣化してしまう。そのため、多値化に必要なＶｔウィンドウを確保できない可能性がある。一方、チャネル半導体層３は１０ｎｍより薄くなっても移動度が劣化しないため、電極層７より薄膜化しやすい。本実施形態では、電極層７ではなくチャネル半導体層３を基板１上に積層しており、積層方向でのシュリンクに適している。単純に試算して、基板１上に絶縁層２と電極層７とを積層する場合、１対の絶縁層２および電極層７の厚さは最小でも４５ｎｍ程度である。一方、基板１上に絶縁層２とチャネル半導体層３とを積層する場合には、１対の絶縁層２およびチャネル半導体層３の厚さは３０ｎｍ以下にすることができ、１対の絶縁層２および電極層７の厚さに比べて４０％以上薄くすることができる。
【００５３】
本実施形態では、各チャネル半導体層３の両側面側の部分を、各々ＮＡＮＤストリングとして扱うことが可能となる（図１１）。この場合、チャネル半導体層３自身の体積を増やすことが可能となり、チャネル抵抗を低減することが可能になる。加えて、選択ＮＡＮＤストリングとは逆側のＮＡＮＤストリングにはチャネルが開くようなＶｐａｓｓ相当の電圧を印加することで、シート状のチャネル半導体層３全体をチャネルとして機能させることができ、チャネル電流Ｉｃｅｌｌを増加させることができる。Ｉｃｅｌｌが増加するとチャネル長を伸ばすことができ、チャネル半導体層３の分割数を削減でき、これによる絶縁層２のエリア削減が可能となり、高集積化が可能となる。Ｉｃｅｌｌが増加する分、半導体装置のセンスアンプにチャージする時間も早くなり、半導体装置の動作の高速化が可能となる。
【００５４】
また、本実施形態では、チャネル半導体層３を例えば単結晶Ｓｉ層としている。この場合、チャネル半導体層３が多結晶Ｓｉ層の場合と比べて、チャネル移動度を５倍以上に改善することが可能となる。チャネル移動度が５倍に改善すると、例えばＩｃｅｌｌも５倍に改善することができる。この効果をチャネル半導体層３の分割数の低減に使えば、上記のように余剰なエリアの削減により高集積化が可能となる。また、チャネル半導体層３が単結晶Ｓｉ層の場合、トンネル絶縁膜４をチャネル半導体層３の熱酸化で形成すると、Ｓｉ基板を酸化した場合のような良好な「チャネル半導体層３−トンネル絶縁膜４界面」の形成が可能である。チャネル半導体層３が多結晶Ｓｉ層の場合と比べて界面の状態が改善するため、ノイズが低減され、誤読み出し動作が抑制でき、Ｖｔｈ（閾値電圧）分布がタイトになり、セル特性の改善が見込める。トンネル絶縁膜４をチャネル半導体層３の熱酸化で形成することで、トンネル絶縁膜４の材料に起因する不純物を低減することも可能となり、サイクルストレス後のリーク電流の増加（ＳＩＬＣ）を抑制することが可能となる。これにより、サイクルストレス後の電荷保持特性や、読み出し動作でのＶｔの分布幅がタイトになると期待できる。
【００５５】
さらに、本実施形態では、電荷蓄積層５を例えば不純物半導体層としている。これにより、チャネル半導体層３にキャリアが湧きやすくなり、書き込み特性や消去特性を改善することが可能となる。例えば、電荷蓄積層５がｐ型半導体の場合には、仕事関数が低くなり、トンネル絶縁膜４やブロック絶縁膜６の電子障壁が高くなり、電荷保持特性を改善することができる。
【００５６】
一方、本実施形態では、電荷蓄積層５を例えばＳｉＮ膜としてもよい。この場合、各セルの電荷蓄積層５内の電荷が他のセルに拡散することを抑制しやすくなる。この場合、電荷蓄積層５をクロスポイント型の配置（２次元アレイ状の配置）にせずに、各電荷蓄積層５を例えばＺ方向に延びる形状にしてもよい。これにより、図７(ａ)および図７(ｂ)の工程で、各空洞Ｈ２外の電荷蓄積層５をアルカリ系薬液により除去することが不要となる。その結果、この工程に起因するプロセスバラつきを抑制でき、閾値分布をタイトにすることができる。また、これにより電荷蓄積層５を薄膜化することが可能となるため、半導体装置をＸＹ方向に縮小することが可能であり、メモリセルの高集積化が可能となる。
【００５７】
チャネル半導体層３や電荷蓄積層５は、本実施形態ではＳｉＨ４ガスを用いて形成したが、その他のガスを用いて形成してもよい。このようなガスの一例は、Ｓｉ２Ｈ６ガスである。例えば、チャネル半導体層３や電荷蓄積層５のシード層を有機ＳｉソースガスまたはＳｉ２Ｈ６ガスを用いて形成し、チャネル半導体層３や電荷蓄積層５のメイン層をＳｉＨ４ガスを用いて形成してもよい。電荷蓄積層５がｐ型Ｓｉ層の場合には、ＳｉＨ４ガスなどのソースガスと共に、ＢＣｌ３ガスを供給してもよい。電荷蓄積層５がｎ型Ｓｉ層の場合には、ＳｉＨ４ガスなどのソースガスと共に、ＰＨ３ガスを供給してもよい。これは、チャネル半導体層３を形成する場合にも適用可能である。また、図７(ａ)および図７(ｂ)の工程で各空洞Ｈ２外の電荷蓄積層５をアルカリ系薬液により除去した後に、ＧＰＤ（Gas phase doping）で上記のガスを用いて電荷蓄積層５に不純物原子（ボロンやリン）を添加してもよい。チャネル半導体層３や電荷蓄積層５内の不純物原子の濃度は、セルトランジスタの閾値やメモリセルの特性を考慮して最適な濃度に設定することが望ましい。
【００５８】
トンネル絶縁膜４中やブロック絶縁膜６中のＳｉＯ２膜は、本実施形態ではＴＤＭＡＳおよびＯ３を用いて形成したが、その他の物質を用いて形成してもよい。このような物質の例は、Ｓｉ２Ｃｌ６（ＨＣＤ：ヘキサクロロジシラン）およびＯ２や、酸化剤である。また、トンネル絶縁膜４は、チャネル半導体層３の側面を酸化することで形成してもよい。また、ブロック絶縁膜６は、本実施形態ではＮＯＮ構造を有するが（ここでいうＮはＳｉＮ膜を表し、ＯはＳｉＯ２膜を表す）、例えばＮＯＮＯＮ構造を有していてもよい。ブロック絶縁膜６中のＳｉＮ膜は、Ｓｉ層やＳｉＯ膜の側面をＮ２ラジカルやＮＨ３により窒化して形成してもよい。ブロック絶縁膜６は、ＡｌＯＸ膜、ＨｆＯＸ膜、ＺｒＯＸ膜、ＬａＯＸ膜などのｈｉｇｈ−ｋ膜でもよいし、ｈｉｇｈ−ｋ膜を含む積層膜でもよい（Ｈｆはハフニウム、Ｚｒはジルコニウム、Ｌａはランタンを表す）。
【００５９】
電極層７は、本実施形態では金属層であるが、不純物原子を高濃度に含む多結晶Ｓｉ層でもよい。
【００６０】
以上のように、本実施形態の半導体装置は、Ｙ方向に延びる複数のチャネル半導体層３と、Ｚ方向に延びる複数の電極層７と、これらのチャネル半導体層３および電極層７の間に設けられた複数の電荷蓄積層５とを備えている。よって、本実施形態によれば、メモリセルを好適に動作させることが可能な３次元メモリを提供することが可能となる。
【００６１】
（第２実施形態）
図１２は、第２実施形態の半導体装置の製造方法を示す断面図である。図１２(ａ)から図１２(ｃ)は、図１(ａ)と同様の縦断面を示している。
【００６２】
まず、基板１上に複数の犠牲半導体層９と複数のチャネル半導体層３とを交互に形成する（図１２(ａ)）。上述のように、チャネル半導体層３は例えば、Ｓｉ層であり、２０ｎｍ程度の膜厚を有している。犠牲半導体層９は、チャネル半導体層３と異なる材料で形成された半導体層である。犠牲半導体層９は例えば、ＳｉＧｅ（シリコンゲルマニウム）層であり、３０ｎｍ程度の膜厚を有している。犠牲半導体層９は、第２半導体層の例である。
【００６３】
チャネル半導体層３は例えば、２０００Ｐａ以下の減圧環境にてＳｉＨ４を用いて形成される。一方、犠牲半導体層９は例えば、６００℃以上かつ２０００Ｐａ以下の減圧環境にてＳｉＨ４およびＧｅＨ４を用いて形成される。チャネル半導体層３および犠牲半導体層９は、ＳｉＨ４ガスを供給する期間と、ＳｉＨ４ガスおよびＧｅＨ４ガスを供給する期間とを交互に繰り返すことで、エピタキシャル成長により形成される。よって、本実施形態のチャネル半導体層３は、単結晶Ｓｉ層となる。
【００６４】
次に、これらの犠牲半導体層９およびチャネル半導体層３を貫通するように、Ｙ方向に延びる複数の溝Ｈ１を形成する（図１２(ｂ)）。その結果、これらの溝Ｈ１の間の犠牲半導体層９およびチャネル半導体層３からなる複数のライン部と、これらの溝Ｈ１からなる複数のスペース部とを含むＬ／Ｓパターンが形成される。各ライン部や各スペース部のＸ方向の幅は、例えば５０ｎｍ程度である。図１２(ｂ)は、１本のライン部と１本のスペース部（溝Ｈ１）とを示している。各ライン部は、Ｚ方向に互いに離間しＹ方向に延びる複数のチャネル半導体層３を含んでいる。
【００６５】
次に、これらの犠牲半導体層９を複数の絶縁層２に置き換えるリプレイス工程を実行する（図１２(ｃ)）。具体的には、犠牲半導体層９およびチャネル半導体層３のうちの犠牲半導体層９をウェットエッチングにより選択的に除去して、チャネル半導体層３間に複数の空洞を形成する。そして、これらの空洞内に複数の絶縁層２を埋め込む。その結果、基板１上に複数の絶縁層２と複数のチャネル半導体層３とが交互に形成される。絶縁層２は例えば、ＳｉＯ２膜であり、ＣＶＤにより形成される。
【００６６】
その後、図５(ａ)および図５(ｂ)の工程から、図９(ａ)および図９(ｂ)の工程までが実行される。さらには、基板１上に種々の配線層や層間絶縁膜などが形成される。このようにして、本実施形態の半導体装置が製造される。本実施形態の半導体装置の構造は、第１実施形態の半導体装置の構造と同様である。
【００６７】
なお、犠牲半導体層９は、本実施形態ではＳｉＨ４ガスおよびＧｅＨ４ガスを用いて形成したが、その他のガスを用いて形成してもよい。このようなガスの例は、Ｓｉ２Ｈ２Ｃｌ２ガスおよびＧｅＨ４ガスである。
【００６８】
また、犠牲半導体層９の除去によりチャネル半導体層３の積層構造が倒壊するのを防止するため、事前にこの積層構造を支える柱を形成しておいてもよい。このような柱の構造は例えば、他のリプレイス工程で使用されている構造としてもよい。
【００６９】
また、犠牲半導体層９を除去するタイミングは、本実施形態ではトンネル絶縁膜４の形成前であるが、その他のタイミングでもよい。例えば、犠牲半導体層９は、電極層７の形成後に除去してもよい。
【００７０】
本実施形態によれば、第１実施形態と同様に、メモリセルを好適に動作させることが可能な３次元メモリを提供することが可能となる。
【００７１】
また、本実施形態の各チャネル半導体層３は、基板１上に複数の犠牲半導体層９と複数のチャネル半導体層３とを交互に積層することで形成される。よって、本実施形態によれば、各チャネル半導体層３を単結晶層とすることが可能となり、これによりメモリセルの特性を改善することが可能となる。一般に、単結晶層のチャネル半導体層３は、多結晶層のチャネル半導体層３に比べて、キャリア移動度が高く、オン電流が大きく、欠陥の少なさのためにオン電流のばらつき（ノイズ）が少ない。これにより、Ｖｔ分布幅が小さくなり、メモリの多値化を実現しやすくなる。また、トンネル絶縁膜４を単結晶層であるチャネル半導体層３の酸化により形成できるようになるため、高品質なトンネル絶縁膜４を形成することが可能となり、書き込み消去サイクルストレスによるトンネル絶縁膜４の絶縁劣化を抑制することが可能となる。
【００７２】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００７３】
１：基板、２：絶縁層、３：チャネル半導体層、４：トンネル絶縁膜、
５：電荷蓄積層、６：ブロック絶縁膜、６ａ：第１層、６ｂ：第２層、
６ｃ：第３層、６ｄ：第４層、７：電極層、８：絶縁膜、９：犠牲半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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