(57)【要約】      （修正有）【課題】誘電体層間のずれによる特性の変化を抑制するフィルタを提供する。【解決手段】入力端子Ｔ１、出力端子Ｔ２、グランド端子Ｔｇ、キャパシタＣ１からＣ１２およびストリップ線路Ｌ１からＬ５を有するフィルタ１００において、キャパシタＣ１からＣ５は端子Ｔ１とＴ２の間の直列経路内のノードＮ１からＮ５にそれぞれシャント接続され、ストリップ線路Ｌ１からＬ５は端子Ｔ１とＴ２の間の直列経路内のノードＮ１からＮ５にそれぞれシャント接続され、ＬＣ並列共振回路ＬＣ１からＬＣ５を形成する。この構成において、誘電体層の表面に形成されるストリップ線路Ｌ１からＬ５は、誘電体層の表面において略同じ方向に延伸するので、特性の変化を抑制することができる。【選択図】図１
2020145544.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
出力端子と、
グランド端子と、
前記入力端子と前記出力端子とを接続する直列経路の第１ノードに各々シャント接続された第１キャパシタと第１線路を備える第１並列共振回路と、
前記直列経路の前記第１ノードと異なる第２ノードに各々シャント接続された第２キャパシタと第２線路を備える第２並列共振回路と、
第１接続線路が表面に設けられた第１誘電体層と、
前記第１線路および前記第２線路が表面に設けられ、前記第１線路を前記直列経路に電気的に接続する第１ビア配線と、前記第１線路を前記グランド端子に電気的に接続する第２ビア配線と、前記第１線路における前記第１ビア配線と前記第２ビア配線との間の位置を前記第１接続線路の第１位置に接続する第３ビア配線と、前記第２線路を前記直列経路に電気的に接続する第４ビア配線と、前記第２線路を前記グランド端子に電気的に接続する第５ビア配線と、前記第２線路における前記第４ビア配線と前記第５ビア配線との間の位置を前記第１接続線路の第１位置と異なる第２位置に接続する第６ビア配線と、が貫通する第２誘電体層と、
を備えるフィルタ。
【請求項２】
一端が前記第１ノードに他端が前記第２ノードに接続された第３キャパシタを備える請求項１に記載のフィルタ。
【請求項３】
前記第１並列共振回路および前記第２並列共振回路は通過帯域を形成し、前記第３キャパシタおよび前記第１接続線路は阻止帯域を形成する請求項２に記載のフィルタ。
【請求項４】
前記第１線路および前記第２線路は前記第２誘電体層の表面において略同じ方向に延伸する請求項１から３のいずれか一項に記載のフィルタ。
【請求項５】
前記第１ビア配線および前記第４ビア配線は、前記第３ビア配線および前記第６ビア配線に対し、前記第２誘電体層の表面において同じ側に位置する請求項４に記載のフィルタ。
【請求項６】
前記直列経路の前記第１ノードおよび前記第２ノードと異なる第３ノードに各々シャント接続された第４キャパシタと第３線路を備える第３並列共振回路を備え、
前記第１誘電体層の表面に第２接続線路が設けられ、
前記第２誘電体層の表面に前記第３線路が設けられ、
前記第３線路を前記直列経路に電気的に接続する第７ビア配線と、前記第３線路を前記グランド端子に電気的に接続する第８ビア配線と、前記第３線路における前記第７ビア配線と前記第８ビア配線との間の位置を前記第２接続線路の第１位置に接続する第９ビア配線と、が前記第２誘電体層を貫通し、
前記第６ビア配線は、前記第２接続線路の第１位置と異なる第２位置に接続する請求項１から５のいずれか一項に記載のフィルタ。
【請求項７】
前記第１線路および前記第２線路と前記第１接続線路とは前記第２誘電体層の厚さ方向に５０μｍ以上離れる請求項１から６のいずれか一項に記載のフィルタ。
【請求項８】
積層された複数の誘電体層を含む積層体を備え、
前記第１誘電体層および前記第２誘電体層は前記複数の誘電体層に含まれ、
前記入力端子、前記出力端子および前記グランド端子は前記積層体の表面に設けられている請求項１から７のいずれか一項に記載のフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタに関し、例えば複数の誘電体層が積層されたフィルタに関する。
【背景技術】
【０００２】
スマートホンや携帯電話等の無線通信端末には、不要な妨害波を除去するフィルタが用いられている。フィルタとして、誘電体層を積層した積層体を用いることが知られている。インダクタおよびキャパシタを有するＬＣ並列共振回路を有するフィルタが知られている（例えば特許文献１から３）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２０９７６７号公報
【特許文献２】特開２０１４−５３６８９号公報
【特許文献３】国際公開第２０１６／９２９０３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＬＣ並列共振回路を有するフィルタでは、共振周波数による減衰極を形成することで、フィルタとして機能する。しかしながら、誘電体層間のずれに起因して特性が変化することがある。
【０００５】
本発明は、上記課題に鑑みなされたものであり、特性の変化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、入力端子と、出力端子と、グランド端子と、前記入力端子と前記出力端子とを接続する直列経路の第１ノードに各々シャント接続された第１キャパシタと第１線路を備える第１並列共振回路と、前記直列経路の前記第１ノードと異なる第２ノードに各々シャント接続された第２キャパシタと第２線路を備える第２並列共振回路と、第１接続線路が表面に設けられた第１誘電体層と、前記第１線路および前記第２線路が表面に設けられ、前記第１線路を前記直列経路に電気的に接続する第１ビア配線と、前記第１線路を前記グランド端子に電気的に接続する第２ビア配線と、前記第１線路における前記第１ビア配線と前記第２ビア配線との間の位置を前記第１接続線路の第１位置に接続する第３ビア配線と、前記第２線路を前記直列経路に電気的に接続する第４ビア配線と、前記第２線路を前記グランド端子に電気的に接続する第５ビア配線と、前記第２線路における前記第４ビア配線と前記第５ビア配線との間の位置を前記第１接続線路の第１位置と異なる第２位置に接続する第６ビア配線と、が貫通する第２誘電体層と、を備えるフィルタである。
【０００７】
上記構成において、一端が前記第１ノードに他端が前記第２ノードに接続された第３キャパシタを備える構成とすることができる。
【０００８】
上記構成において、前記第１並列共振回路および前記第２並列共振回路は通過帯域を形成し、前記第３キャパシタおよび前記第１接続線路は阻止帯域を形成する構成とすることができる。
【０００９】
上記構成において、前記第１線路および前記第２線路は前記第２誘電体層の表面において略同じ方向に延伸する構成とすることができる。
【００１０】
上記構成において、前記第１ビア配線および前記第４ビア配線は、前記第３ビア配線および前記第６ビア配線に対し、前記第２誘電体層の表面において同じ側に位置する構成とすることができる。
【００１１】
上記構成において、前記直列経路の前記第１ノードおよび前記第２ノードと異なる第３ノードに各々シャント接続された第４キャパシタと第３線路を備える第３並列共振回路を備え、前記第１誘電体層の表面に第２接続線路が設けられ、前記第２誘電体層の表面に前記第３線路が設けられ、前記第３線路を前記直列経路に電気的に接続する第７ビア配線と、前記第３線路を前記グランド端子に電気的に接続する第８ビア配線と、前記第３線路における前記第７ビア配線と前記第８ビア配線との間の位置を前記第２接続線路の第１位置に接続する第９ビア配線と、が前記第２誘電体層を貫通し、前記第６ビア配線は、前記第２接続線路の第１位置と異なる第２位置に接続する構成とすることができる。
【００１２】
上記構成において、前記第１線路および前記第２線路と前記第１接続線路とは前記第２誘電体層の厚さ方向に５０μｍ以上離れる構成とすることができる。
【００１３】
上記構成において、積層された複数の誘電体層を含む積層体を備え、前記第１誘電体層および前記第２誘電体層は前記複数の誘電体層に含まれ、前記入力端子、前記出力端子および前記グランド端子は前記積層体の表面に設けられている構成とすることができる。
【発明の効果】
【００１４】
本発明によれば、特性の変化を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施例１に係るフィルタの回路図である。
【図２】図２は、実施例１に係るフィルタの斜視図である。
【図３】図３は、実施例１に係るフィルタの解体斜視図である。
【図４】図４は、実施例１に係るフィルタの断面図であり、図３のＡ−Ａ断面図である。
【図５】図５は、実施例１において誘電体層１１ｂおよび１１ｃを拡大した解体斜視図である。
【図６】図６は、比較例１に係るフィルタの解体斜視図である。
【図７】図７（ａ）および図７（ｂ）は実施例１および比較例１におけるストリップ線路Ｌ２からＬ４を示す平面図である。
【図８】図８（ａ）および図８（ｂ）は、比較例１における通過特性を示す図である。
【図９】図９（ａ）および図９（ｂ）は、実施例１における通過特性を示す図である。
【図１０】図１０は、実施例１における厚さＤ１に対する周波数変動量Δｆおよび最小挿入損失を示す図である。
【図１１】図１１は、実施例２に係るフロントエンド回路の回路図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照し本発明の実施例について説明する。
【実施例１】
【００１７】
実施例１として、バンドパスフィルタ（ＢＰＦ）を例に説明する。図１は、実施例１に係るフィルタの回路図である。図１に示すように、フィルタ１００は、入力端子Ｔ１、出力端子Ｔ２、グランド端子Ｔｇ、キャパシタＣ１からＣ１２、およびストリップ線路Ｌ１からＬ５、Ｌ６ａおよびＬ６ｂを有する。
【００１８】
キャパシタＣ１からＣ５は端子Ｔ１とＴ２の間の直列経路内のノードＮ１からＮ５にそれぞれシャント接続されている。ストリップ線路Ｌ１からＬ５は端子Ｔ１とＴ２の間の直列経路内のノードＮ１からＮ５にそれぞれシャント接続されている。キャパシタＣ１とストリップ線路Ｌ１により形成されるインダクタとは並列接続されＬＣ並列共振回路ＬＣ１を形成する。ＬＣ並列共振回路ＬＣ２からＬＣ５も同様に、キャパシタＣ２からＣ５とストリップ線路Ｌ２からＬ５から形成されるインダクタが並列接続されている。ＬＣ並列共振回路ＬＣ１からＬＣ５は、直列経路内のノードＮ１からＮ５にそれぞれシャント接続されている。
【００１９】
端子Ｔ１とＴ２との間の直列経路にキャパシタＣ６からＣ９が設けられている。キャパシタＣ６はノードＮ１とＮ２の間に、キャパシタＣ７はノードＮ２とＮ３の間に、キャパシタＣ８はノードＮ３とＮ４の間に、キャパシタＣ９はノードＮ４とＮ５の間に接続されている。キャパシタＣ１０およびＣ１２はノードＮ１とＮ５との間において、直列接続され、キャパシタＣ６からＣ９と並列接続されている。キャパシタＣ１１はキャパシタＣ１０とＣ１２との間のノードＮ６とノードＮ３との間に接続されている。ストリップ線路Ｌ６ａはストリップ線路Ｌ２とＬ３との間に接続され、ストリップ線路Ｌ６ｂはストリップ線路Ｌ３とＬ４との間に接続されている。
【００２０】
入力端子Ｔ１と出力端子Ｔ２との間の通過特性において、並列共振回路ＬＣ１からＬＣ５は共振周波数により通過帯域を形成する。ストリップ線路Ｌ１とＬ２とは磁界結合Ｌ７ａしており、ストリップ線路Ｌ４とＬ５とは磁界結合Ｌ７ｂしている。磁界結合Ｌ７ａとキャパシタＣ６との並列共振回路ＬＣ６および磁界結合Ｌ７ｂとキャパシタＣ９との並列共振回路ＬＣ９は、通過帯域より低い周波数帯域に共振周波数による減衰極を形成する。ストリップ線路Ｌ６ａとキャパシタＣ７との並列共振回路ＬＣ７、およびストリップ線路Ｌ６ｂとキャパシタＣ８との並列共振回路ＬＣ８は、通過帯域より高い周波数に共振周波数による減衰極を形成する。キャパシタＣ１０からＣ１２は、並列共振回路ＬＣ６およびＬＣ９により形成される減衰極の周波数を異ならせ、並列共振回路ＬＣ７およびＬＣ８により形成される減衰極の周波数を異ならせる。以上により、フィルタ１００はバンドパスフィルタとして機能する。
【００２１】
図２は、実施例１に係るフィルタの斜視図である。図２に示すように、フィルタ１００は、積層体１０を有している。積層体１０の下面に端子１４が設けられている。端子１４は、例えば端子Ｔ１、Ｔ２およびグランド端子Ｔｇである。
【００２２】
図３は、実施例１に係るフィルタの解体斜視図である。図３では、ビア配線１３ｂから１３ｆの接続を破線で示す。図４は、実施例１に係るフィルタの断面図であり、図３のＡ−Ａ断面図である。図３および図４に示すように、積層体１０においてセラミック材料からなる複数の誘電体層１１ａから１１ｆが積層されている。誘電体層１１ｂから１１ｆの上面にそれぞれ導電体パターン１２ａから１２ｆが設けられている。誘電体層１１ｆの下面に端子１４が設けられている。誘電体層１１ｂから１１ｆを貫通するようにそれぞれビア配線１３ｂから１３ｆが設けられている。ビア配線１３ｂから１３ｅは、導電体パターン１２ｂから１２ｆの少なくとも１つと接続する。ビア配線１３ｆは導電体パターン１２ｂから１２ｆの少なくとも１つと端子１４とを接続する。
【００２３】
導電体パターン１２ａは方向識別マークとなる。ストリップ線路Ｌ１からＬ５は、導電体パターン１２ｂにより形成される。ストリップ線路Ｌ６ａおよびＬ６ｂは導電体パターン１２ｃにより形成される。キャパシタＣ６からＣ１２は、誘電体層１１ｄを挟む導電体パターン１２ｄと１２ｅとにより形成される。キャパシタＣ１からＣ５は、誘電体層１１ｅを挟む導電体パターン１２ｅと１２ｆとにより形成される。
【００２４】
図５は、実施例１において誘電体層１１ｂおよび１１ｃを拡大した解体斜視図である。ストリップ線路Ｌ１からＬ５の配列方向をＸ方向、ストリップ線路Ｌ１からＬ５の延伸方向をＹ方向、および誘電体層１１ｂおよび１１ｃの積層方向をＺ方向とする。
【００２５】
図５に示すように、ストリップ線路Ｌ２からＬ４の一方の端部にそれぞれビア配線Ｖ２１、Ｖ３１およびＶ４１が接続されている。ビア配線Ｖ２１、Ｖ３１およびＶ４１は、それぞれキャパシタＣ２からＣ４の電極に相当する導電体パターン１２ｅに電気的に接続されている（図３および図４を参照）。ストリップ線路Ｌ２からＬ４の他方の端部にそれぞれビア配線Ｖ２２、Ｖ３２およびＶ４２が接続されている。ビア配線Ｖ２２、Ｖ３２およびＶ４２は、グランド端子Ｔｇからグランド電位が供給される導電体パターン１２ｆに電気的に接続されている（図３および図４を参照）。
【００２６】
ストリップ線路Ｌ２のビア配線Ｖ２１とＶ２２との間、ストリップ線路Ｌ３のビア配線Ｖ３１とＶ３２との間、およびストリップ線路Ｌ４のビア配線Ｖ４１とＶ４２との間には、それぞれビア配線Ｖ２３、Ｖ３３およびＶ４３が接続されている。ビア配線Ｖ２３、Ｖ３３およびＶ４３は、ストリップ線路Ｌ６ａおよびＬ６ｂに接続されている。導電体パターン１２ｃのうちビア配線Ｖ２３とＶ３３との間がストリップ線路Ｌ６ａに相当し、ビア配線Ｖ３３とＶ４３との間がストリップ線路Ｌ６ｂに相当する。
【００２７】
ストリップ線路Ｌ２からＬ４のＸ方向の幅をＸ１、Ｙ方向の幅をＹ１とする。ビア配線Ｖ２１とＶ２３との中心間の距離、ビア配線Ｖ３１とＶ３３との中心間の距離、およびビア配線Ｖ４１とＶ４３との中心間の距離は互いに略等しくＹ３とする。ビア配線Ｖ２３とＶ２２との中心間の距離、ビア配線Ｖ３３とＶ３２との中心間の距離、およびビア配線Ｖ４３とＶ４２との中心間の距離は互いに略等しくＹ４とする。ストリップ線路Ｌ６ａおよびＬ６ｂのＸ方向の幅をＸ２、Ｙ方向の幅をＹ２とする。ビア配線Ｖ２３とビア配線Ｖ３３との中心間の距離と、Ｖ３３とＶ４３との中心間の距離と、は略等しくＸ３とする。誘電体層１１ｂの厚さはＤ１である。
【００２８】
誘電体層１１ａから１１ｆは、セラミック材料からなり、主成分として例えばＳｉ、ＣａおよびＭｇの酸化物（例えばディオプサイド結晶であるＣａＭｇＳｉ２Ｏ６）を含む。誘電体層１１ａから１１ｆの主成分は、Ｓｉ、Ｃａおよび／またはＭｇ以外の酸化物でもよい。さらに、誘電体層１１ａから１１ｆは、絶縁体材料としてＴｉ、ＺｒおよびＡｌの少なくとも１つの酸化物を含んでもよい。
【００２９】
導電体パターン１２ａから１２ｆ、ビア配線１３ｂから１３ｆおよび端子１４の上部は、例えばＡｇ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｕ−Ｐｄ合金またはＡｇ−Ｐｔ合金を主成分とする金属層である。端子１４の上部は、上記金属材料に加えＴｉＯ２、ＺｒＯ２またはＡｌ２Ｏ３等の不動伝導性材料を含んでもよい。端子１４の下部は、Ｎｉ膜およびＳｎ膜である。
【００３０】
積層体１０は、例えば以下のようにして製造される。誘電体層１１ａから１１ｆは例えばドクターブレード法を用い作製する。誘電体層１１ｂから１１ｆを貫通するビア配線１３ｂから１３ｆを形成する。例えば誘電体層１１ａから１１ｆを貫通するビアホールをレーザ光照射により形成する。スキージ法等を用いビアホール内にビア配線１３ｂから１３ｆを形成する。誘電体層１１ａから１１ｆの表面に導電体パターン１２ａから１２ｆおよび端子１４の上部を形成する。導電体パターン１２ａから１２ｆおよび端子１４上部は例えばスクリーン印刷法または転写法を用い形成する。誘電体層１１ａから１１ｆを積層して積層体１０を形成する。誘電体層１１ａから１１ｆの積層には例えば熱加圧または接着剤を用いる。積層体１０を例えば７００℃以上で焼成する。これにより、誘電体層１１ａから１１ｆが焼結体となる。端子１４の上部の下に端子１４の下部を形成する。端子１４の下部の形成には、例えばバレルメッキ法等のメッキ法を用いる。
【００３１】
［比較例１］
図６は、比較例１に係るフィルタの解体斜視図である。図６に示すように、比較例１に係るフィルタ１１０では、誘電体層１１ｃが設けられておらず、ストリップ線路Ｌ６ａおよびＬ６ｂは導電体パターン１２ｂにより形成されている。その他の構成は実施例１と同じである。
【００３２】
図７（ａ）および図７（ｂ）は実施例１および比較例１におけるストリップ線路Ｌ２からＬ４を示す平面図である。図７（ａ）に示すように、実施例１では、ストリップ線路Ｌ２からＬ４が誘電体層１１ｂ上に設けられている。図７（ｂ）に示すように、比較例１では、ストリップ線路Ｌ６ａは誘電体層１１ｂにおいて、ストリップ線路Ｌ２とＬ３に接続されている。ストリップ線路Ｌ６は誘電体層１１ｂにおいて、ストリップ線路Ｌ３とＬ４に接続されている。このため、比較例１ではビア配線Ｖ２３、Ｖ３３およびＶ４３は設けられていない。
【００３３】
［シミュレーション］
比較例１および実施例１のフィルタの通過特性をシミュレーションした。シミュレーション条件は以下である。
キャパシタＣ１からＣ１２のキャパシタンスの概略値を表１に示す。
【表１】
2020145544.tif 000003
【００３４】
ストリップ線路Ｌ１からＬ５、Ｌ６ａおよびＬ６ｂのインダクタンスの概略値を表２に示す。
【表２】
2020145544.tif 000004
【００３５】
ストリップ線路Ｌ１からＬ５、Ｌ６ａおよびＬ６ｂの各寸法を表３に示す。
【表３】
2020145544.tif 000005
【００３６】
比較例１においては、Ｙ３はビア配線Ｖ２１、Ｖ３１およびＶ４１の中心とストリップ線路Ｌ６ａおよびＬ６ｂの中心までのＹ方向の距離に相当し、Ｙ４はビア配線Ｖ２２、Ｖ３２およびＶ４２の中心とストリップ線路Ｌ６ａおよびＬ６ｂの中心までのＹ方向の距離に相当する。Ｘ３は、ストリップ線路Ｌ２とＬ３との中心のＸ方向の距離およびストリップ線路Ｌ３とＬ４との中心のＸ方向の距離に相当する。
【００３７】
図７（ｂ）において、ビア配線１３ｂ（すなわちビア配線Ｖ２１、Ｖ２２、Ｖ３１、Ｖ３２、Ｖ４１およびＶ４２）を導電体パターン１２ｂ（すなわちストリップ線路Ｌ２からＬ４）に対し、矢印５２のように＋Ｙ方向に４０μｍシフトした場合、矢印５０のように−Ｙ方向に４０μｍシフトした場合、シフトさせない場合について、シミュレーションした。
【００３８】
図８（ａ）および図８（ｂ）は、比較例１における通過特性を示す図である。図８（ａ）は、通過帯域付近における挿入損失を示し、図８（ｂ）は広帯域における減衰特性を示す。横軸は任意単位［ａ．ｕ．］である。フィルタＡはビア配線１３ｂを導電体パターン１２ｂに対しシフトさせていない場合、フィルタＢおよびＣはビア配線１３ｂを導電体パターン１２ｂに対し±４０μｍシフトさせた場合に相当する。
【００３９】
図８（ａ）に示すように、ビア配線１３ｂを導電体パターン１２ｂに対しシフトさせると、通過帯域の幅が変化する。図８（ｂ）に示すように、通過帯域の高周波数側の減衰量が変化する。図８（ａ）において挿入損失が３ｄＢにおける通過帯域端のフィルタＢとＣとの差をフィルタＡの通過帯域端で除した値を周波数変動量Δｆとすると、Δｆは約５．０％である。
【００４０】
図７（ｂ）のように、ビア配線１３ｂが導電体パターン１２ｂに対し矢印５０のようにシフトすると、ビア配線Ｖ２１からストリップ線路Ｌ２、Ｌ６ａおよびＬ３を介しビア配線Ｖ３１に至る距離５４が短くなる。一方、ビア配線Ｖ２２からストリップ線路Ｌ２、Ｌ６ａおよびＬ３を介しビア配線Ｖ３２に至る距離５６が長くなる。ビア配線１３ｂが導電体パターン１２ｂに対し矢印５２のようにシフトすると、距離５４が長くなり、距離５６が短くなる。これにより、通過帯域の高周波数側に形成する減衰極の周波数が変化し、周波数変動量Δｆが大きくなると考えられる。
【００４１】
図９（ａ）および図９（ｂ）は、実施例１における通過特性を示す図である。図９（ａ）は、通過帯域付近における挿入損失を示し、図９（ｂ）は広帯域における減衰特性を示す。横軸は任意単位［ａ．ｕ．］である。誘電体層１１ｂの厚さＤ１を２００μｍとした。フィルタＡはビア配線１３ｂを導電体パターン１２ｂに対しシフトさせていない場合、フィルタＢおよびＣはビア配線１３ｂを導電体パターン１２ｂに対し±４０μｍシフトさせた場合に相当する。
【００４２】
図９（ａ）に示すように、ビア配線１３ｂを導電体パターン１２ｂに対しシフトさせても通過帯域の幅が変化は小さい。図９（ｂ）に示すように、通過帯域の高周波数側の減衰量が変化する。図９（ａ）において挿入損失が３ｄＢにおける周波数変動量Δｆは約０．８％である。このように、実施例１ではΔｆが小さい。
【００４３】
図７（ａ）のように、実施例１では、ビア配線１３ｂが導電体パターン１２ｂに対し矢印５０または５２の方向にシフトしても、ビア配線Ｖ２３（Ｖ３３およびＶ４３）はＶ２１（Ｖ３１およびＶ４１）およびＶ２２（Ｖ３２およびＶ４２）と同じ間隔を保ちシフトする。このため、距離５４および５６はほとんど変わらない。これにより、周波数変動量Δｆを小さくできる。
【００４４】
図１０は、実施例１における厚さＤ１に対する周波数変動量Δｆおよび最小挿入損失を示す図である。最小挿入損失は通過帯域において最も小さい挿入損失である。図１０において、ドットはシミュレーションした点を示し、直線はドットをつなぐ直線である。Ｄ１＝０のとき比較例１に相当する。
【００４５】
図１０に示すように、厚さＤ１が大きくなると周波数変動量Δｆが小さくなる。最小挿入損失のはＤ１によらずほぼ同じである。このように、誘電体層１１ｂを厚くすると、挿入損失は変わらず、周波数変動量Δｆを小さくできる。Ｄ１が小さいと周波数変動量Δｆが大きくなるのは、ストリップ線路Ｌ２からＬ４とストリップ線路Ｌ６ａおよびＬ６ｂとの磁界結合が大きくなるためと考えられる。
【００４６】
Ｄ１を２５μｍ以上とすると、Δｆを比較例１の８０％以下にできる。Ｄ１を５０μｍ以上とするとΔｆを比較例１の６０％以下にできる。Ｄ１を１００μｍ以上とするとΔｆを比較例１の４０％以下にできる。Ｄ１を２００μｍ以上とするとΔｆを比較例１の２０％以下にできる。フィルタの小型化のため、Ｄ１は１０００μｍ以下が好ましい。
【００４７】
実施例１によれば、並列共振回路ＬＣ２（第１並列共振回路）は、入力端子Ｔ１と出力端子Ｔ２とを接続する直列経路のノードＮ２（第１ノード）に各々シャント接続されたキャパシタＣ２（第１キャパシタ）とストリップ線路Ｌ２（第１線路）を備える。並列共振回路ＬＣ３（第２並列共振回路）は、直列経路のノードＮ２と異なるノードＮ３（第２ノード）に各々シャント接続されたキャパシタＣ３（第２キャパシタ）とストリップ線路Ｌ３（第２線路）を備える。
【００４８】
ストリップ線路Ｌ６ａ（第１接続線路）は誘電体層１１ｃ（第１誘電体層）の表面に設けられている。ストリップ線路Ｌ２およびＬ３は誘電体層１１ｂ（第２誘電体層）の表面に設けられている。ビア配線Ｖ２１、Ｖ２２、Ｖ２３、Ｖ３１、Ｖ３２およびＶ３３は誘電体層１１ｂを貫通する。ビア配線Ｖ２１（第１ビア配線）およびＶ３１（第４ビア配線）はそれぞれストリップ線路Ｌ２およびＬ３を直列経路に電気的に接続する。ビア配線Ｖ２２（第２ビア配線）およびＶ３２（第５ビア配線）はそれぞれストリップ線路Ｌ２およびＬ３をグランド端子Ｔｇに電気的に接続する。ビア配線Ｖ２３（第３ビア配線）は、ストリップ線路Ｌ２におけるビア配線Ｖ２１とＶ２２との間の位置をストリップ線路Ｌ６ａの第１位置に接続する。ビア配線Ｖ３３（第６ビア配線）は、ストリップ線路Ｌ３におけるビア配線Ｖ３１とＶ３２との間の位置をストリップ線路Ｌ６ａの第１位置と異なる第２位置に接続する。
【００４９】
これにより、図７（ａ）において、ビア配線１３ｂが導電体パターン１２ｂに対し矢印５０および５２のように±Ｙ方向にシフトしても図１０のように、周波数変動量Δｆを小さくできる。よって、フィルタ特性の変化を抑制することができる。
【００５０】
キャパシタＣ７（第３キャパシタ）の一端はノードＮ２に他端はノードＮ３に接続されている。これにより、キャパシタＣ７とストリップ線路Ｌ６ａにより、減衰極を形成できる。
【００５１】
並列共振回路ＬＣ２およびＬＣ３は通過帯域を形成し、キャパシタＣ７およびストリップ線路Ｌ６ａは阻止帯域を形成する。これにより、フィルタを形成できる。
【００５２】
ストリップ線路Ｌ２およびＬ３は、誘電体層１１ｂの表面において略同じ方向に延伸する。また、ビア配線Ｖ２１およびＶ３１は、ビア配線Ｖ２３およびＶ３３に対し、誘電体層１１ｂの表面において同じ側（−Ｙ側）に位置する。この場合、ビア配線１３ｂが導電体パターン１２ｂに対し±Ｙ方向にシフトすると、周波数変動量Δｆが大きくなりやすい。よって、ストリップ線路Ｌ６ａを別の誘電体層１１ｃに設けることが好ましい。
【００５３】
並列共振回路ＬＣ４（第３並列共振回路）は、直列経路のノードＮ２およびＮ３と異なるノードＮ４（第３ノード）に各々シャント接続されたキャパシタＣ４（第４キャパシタ）およびストリップ線路Ｌ４（第３線路）を備える。ストリップ線路Ｌ６ｂ（第２接続線路）は誘電体層１１ｃの表面に設けられ、ストリップ線路Ｌ４は誘電体層１１ｂの表面に設けられている。ビア配線Ｖ４１、Ｖ４２およびＶ４３は誘電体層１１ｂを貫通する。ビア配線Ｖ４１（第７ビア配線）はストリップ線路Ｌ４を直列経路に電気的に接続する。ビア配線Ｖ４２（第８ビア配線）はストリップ線路Ｌ４をグランド端子Ｔｇに電気的に接続する。ビア配線Ｖ４３（第９ビア配線）は、ストリップ線路Ｌ４におけるビア配線Ｖ４１とＶ４２との間の位置をストリップ線路Ｌ６ｂの第１位置に接続する。ビア配線Ｖ３３はストリップ線路Ｌ６ｂの第１位置と異なる第２位置に接続する。これにより、通過帯域および阻止帯域を広帯域化できる。
【００５４】
ストリップ線路Ｌ２およびＬ３とストリップ線路Ｌ６ａとは誘電体層１１ｂの厚さ方向に５０μｍ以上離れる。これにより、図１０のように周波数変動量Δｆを小さくできる。
【００５５】
積層体１０は積層された複数の誘電体層１１ａから１１ｆを含み、入力端子Ｔ１、出力端子Ｔ２およびグランド端子Ｔｇは積層体１０の表面に設けられている。これにより、フィルタを積層体で形成できる。
【実施例２】
【００５６】
実施例２は、実施例１が用いられる回路の例である。図１１は、実施例２に係るフロントエンド回路の回路図である。図１１に示すように、フロントエンド回路１０２は、ハイパスフィルタ（ＨＰＦ）３１、バンドパスフィルタ（ＢＰＦ）３２、ローパスフィルタ（ＬＰＦ）３３、スイッチ３４、デュプレクサ３７、パワーアンプ（ＰＡ）３８およびローノイズアンプ（ＬＮＡ）３９を備えている。
【００５７】
アンテナ端子Ｔａにアンテナ３０が接続される。アンテナ端子Ｔａには、ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の一端が共通に接続されている。ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の他端には各々スイッチ３４が接続されている。ＨＰＦ３１はハイバンドの高周波信号を通過させ他の周波数の信号を抑圧する。ＢＰＦ３２はハイバンドより周波数の低いミドルバンドの高周波信号を通過させ他の周波数の信号を抑圧する。ＬＰＦ３３はミドルバンドより周波数の低いローバンドの高周波信号を通過させ他の周波数の信号を抑圧する。
【００５８】
スイッチ３４には複数のデュプレクサ３７の共通端子Ｎａが接続されている。スイッチ３４は、複数のデュプレクサ３７から１つを選択し、ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の他端に接続する。デュプレクサ３７はＢＰＦである送信フィルタ３５とＢＰＦである受信フィルタ３６を有している。送信フィルタ３５および受信フィルタ３６はそれぞれＰＡ３８およびＬＮＡ３９に接続されている。
【００５９】
送信端子Ｔｘに入力された送信信号はＰＡ３８により増幅される。送信フィルタ３５は増幅された信号のうち送信帯域の高周波信号を共通端子Ｎａに出力し他の周波数の信号を抑圧する。濾過された送信信号がスイッチ３４と、ＨＰＦ３１、ＢＰＦ３２またはＬＰＦ３３と、を通過しアンテナ３０から出力される。
【００６０】
アンテナ３０に入力された受信信号は、ＨＰＦ３１、ＢＰＦ３２またはＬＰＦ３３と、スイッチ３４と、を通過する。受信フィルタ３６は、共通端子Ｎａに入力した高周波信号のうち受信帯域の信号を通過させ他の周波数の信号を抑圧する。濾過された受信信号は、ＬＮＡ３９により増幅され受信端子Ｒｘに出力される。実施例１は、例えばＢＰＦ３２、送信フィルタ３５および受信フィルタ３６の少なくとも１つに用いられる。このように、実施例１に係るフィルタをマルチプレクサに用いることができる。
【００６１】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６２】
１０    積層体
１１ａ−１１ｆ  誘電体層
１２ａ−１２ｆ  導電体パターン
１３ｂ−１３ｆ  ビア配線
１４  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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