(57)【要約】【課題】サンプルホールドによる遅延がない逐次比較型ＡＤ変換器及びパイプライン型ＡＤ変換器を提供する。【解決手段】逐次比較型ＡＤ変換器１は、受信したアナログ入力信号Ａｉｎに応じたアナログ入力信号ＡｉｎＯを出力する受信回路１０７及び１１７と、ｎ回の逐次変換の各回におけるアナログ入力信号ＡｉｎＯと、制御値ＤＡ０及びＤＡ１をＤＡ変換器１０９及び１１９でＡＤ変換した比較信号との差分信号を算出する減算器１０８ａ及び１１８ａと、差分信号の電圧の参照電圧ＶＣに対する高低関係を判定する比較器１０４及び１１４と、比較結果に基づいて比較信号がアナログ入力信号ＡｉｎＯに近づくように制御値ＤＡ０及びＤＡ１を更新する制御回路１０１と、比較器１０４及び１１４の比較結果に基づき、デジタル出力信号Ｖｏｕｔを出力する出力レジスタ１０２と、を備える。【選択図】図１
2020188454.tif 000002
【特許請求の範囲】
【請求項１】
第１アナログ入力信号を受信し、前記第１アナログ入力信号に応じた第２アナログ入力信号を連続的に出力する受信回路と、
ｎ回（ｎは２以上の自然数、以下同じ）の逐次変換の各回における前記第２アナログ入力信号と、アナログ基準信号との差分信号を算出する差分信号算出回路と、
前記差分信号の電圧が参照電圧よりも高いか否かを判定する判定回路と、
前記判定回路の判定結果に基づいて、前記アナログ基準信号が前記第２アナログ入力信号に近づくように基準値を更新する基準値演算回路と、
前記基準値を前記アナログ基準信号に変換するＤＡ変換器と、
前記判定回路の判定結果に基づき、デジタル出力信号を出力する出力回路と、
を備える
逐次比較型ＡＤ変換器。
【請求項２】
第１〜第ｍ（ｍは、２以上の自然数、以下同じ）の前記受信回路と、
第１〜第ｍの前記判定回路と、
第１〜第ｍの前記ＤＡ変換器と、
第１〜第ｍの前記差分信号算出回路と、を備え、
前記基準値演算回路は、
前記第１〜第ｍの判定回路の前記逐次変換するタイミングにおける判定結果に基づいて、前記第１〜第ｍのＤＡ変換器にそれぞれ対応する前記基準値を更新し、
前記出力回路は、
前記第１〜第ｍの判定回路の判定結果に基づいて、前記デジタル出力信号を演算する  
請求項１に記載の逐次比較型ＡＤ変換器。
【請求項３】
前記基準値演算回路は、
前記第１〜第ｍの判定回路の判定結果に基づいて、前記第２アナログ入力信号を判定する際の複数の判定区間を有する電圧範囲を設定し、
前記判定回路のｊ回目（ｊは１≦ｊ≦（ｎ−１）の自然数、以下同じ）の前記複数の判定区間のうちの第１判定区間における判定結果に基づき設定された（ｊ＋１）回目の判定時の前記電圧範囲が、前記第１判定区間に隣接する第２判定区間における判定結果に基づき設定された（ｊ＋１）回目の判定時の電圧範囲と少なくとも一部の範囲で重複する電圧範囲となるように前記第１〜第ｍのＤＡ変換器にそれぞれ対応する前記基準値を更新演算する
請求項２に記載の逐次比較型ＡＤ変換器。
【請求項４】
前記基準値演算回路は、
（ｊ＋１）回目の判定時において、前記電圧範囲の幅が、ｊ回目の判定時の前記電圧範囲の幅の半分の幅となるように前記第１〜第ｍのＤＡ変換器にそれぞれ対応する前記基準値を更新する
請求項３に記載の逐次比較型ＡＤ変換器。
【請求項５】
前記受信回路は、
前記第１アナログ入力信号が入力される第１スイッチ回路と、
前記差分信号算出回路との間に接続された第１容量素子と、
を有する
請求項１に記載の逐次比較型ＡＤ変換器。
【請求項６】
第１基準電圧を有する第１基準電圧端子と、
前記第１基準電圧を基準にして正側の第２基準電圧を有する第２基準電圧端子と、
前記第１基準電圧を基準にして負側の第３基準電圧を有する第３基準電圧端子と、を備え、
前記ＤＡ変換器は、
各一端が前記差分信号算出回路に接続された第２〜第Ｌ（Ｌは、３以上の自然数、以下同じ）容量素子と、
前記基準値に応じて、前記第２〜第Ｌ容量素子の各他端を、前記第１基準電圧端子、前記第２基準電圧端子または前記第３基準電圧端子のいずれか１つに接続する第２スイッチ回路と、を有する
請求項５に記載の逐次比較型ＡＤ変換器。
【請求項７】
前記第１〜第Ｌ容量素子のうち第Ｋ容量素子（Ｋは、２≦Ｋ≦Ｌの自然数）の容量値は、
前記第Ｌ容量素子の容量値を２の（Ｌ−Ｋ）乗倍した値である、
請求項６に記載の逐次比較型ＡＤ変換器。
【請求項８】
第１基準電圧を有する第１基準電圧端子と、
前記第１基準電圧を基準にして正側の第２基準電圧を有する第２基準電圧端子と、
前記第１基準電圧を基準にして負側の第３基準電圧を有する第３基準電圧端子と、を備え、
前記ＤＡ変換器は、
前記第２基準電圧端子と前記第３基準電圧端子との間に直列接続された複数の抵抗素子と、
一端が前記差分信号算出回路に接続された第２容量素子と、
前記基準値に応じて、前記第２容量素子の他端を、前記複数の抵抗素子の抵抗素子同士の各接続部に形成された複数の端子のうちのいずれかに接続する第２スイッチ回路と、を有する
請求項１に記載の逐次比較型ＡＤ変換器。
【請求項９】
縦続接続された複数のステージと最終ステージとを有するパイプライン型ＡＤ変換器であって、
前記複数のステージの各々は、
アナログ入力信号をデジタル出力信号に変換する第１の逐次比較型副ＡＤ変換器と、
前記第１の逐次比較型副ＡＤ変換器が出力する前記デジタル出力信号をアナログ出力信号に変換するＤＡ変換器と、
前記アナログ入力信号と前記アナログ出力信号との差分の信号を増幅する増幅回路と、
を有し、
前記最終ステージは、
前記複数のステージの最終段のステージが出力する前記差分の信号をデジタル出力信号に変換する第２の逐次比較型副ＡＤ変換器を有し、
前記第１及び第２の逐次比較型副ＡＤ変換器は、請求項１〜８のいずれか１項に記載の逐次比較型ＡＤ変換器から構成されている、
パイプライン型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換器（ＡＤコンバータ）及びパイプライン型ＡＤ変換器に関する。
【背景技術】
【０００２】
従来、ヘッドフォンのアクティブノイズキャンセル（ＡＮＣ）システムでは、まず、外部からのノイズをＡＤ変換する。次に、ＡＤ変換したノイズのうち耳に到達するノイズ成分を打ち消す音をＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）で計算する。そして、この計算結果をＤＡ変換してヘッドフォンから出力することで、耳に到達するノイズを打ち消す。この際、ＡＤ変換に時間がかかると、ノイズを打ち消す信号が、外部から来るノイズに間に合わず、完全にノイズを打ち消すことができなくなる。そこで、このようなシステムでは変換遅延の少ないＡＤ変換器が望まれる。遅延の少ないＡＤ変換器として、例えば、特許文献１及び２に記載のパイプライン型Ａ／Ｄ変換器が知られている。また、ＡＤ変換器として、特許文献３に記載の逐次比較型Ａ／Ｄ変換器が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１６３５９７号公報
【特許文献２】米国特許第８６４３５２９号明細書
【特許文献３】特開２０１１−１１４５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、サンプルホールドによる遅延がない逐次比較型Ａ／Ｄ変換器及びパイプライン型Ａ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一実施形態に係る逐次比較型Ａ／Ｄ変換器は、第１アナログ入力信号を受信し、前記第１アナログ入力信号に応じた第２アナログ入力信号を連続的に出力する受信回路と、ｎ回（ｎは２以上の自然数、以下同じ）の逐次変換の各回における前記第２アナログ入力信号と、アナログ基準信号との差分信号を算出する差分信号算出回路と、前記差分信号の電圧が参照電圧よりも高いか否かを判定する判定回路と、前記判定回路の判定結果に基づいて、前記アナログ基準信号が前記第２アナログ入力信号に近づくように基準値を更新する基準値演算回路と、前記基準値を前記アナログ基準信号に変換するＤＡ変換器と、前記判定回路の判定結果に基づき、デジタル出力信号を出力する出力回路と、を備える。
【０００６】
また、上記目的を達成するために、本発明の一実施形態に係るパイプライン型ＡＤ変換器は、縦続接続された複数のステージと最終ステージとを有するパイプライン型ＡＤ変換器であって、前記複数のステージの各々は、アナログ入力信号をデジタル出力信号に変換する第１の逐次比較型副ＡＤ変換器と、前記第１の逐次比較型副ＡＤ変換器が出力する前記デジタル出力信号をアナログ出力信号に変換するＤＡ変換器と、前記アナログ入力信号と前記アナログ出力信号との差分の信号を増幅する増幅回路と、を有する。加えて、前記最終ステージは、前記複数のステージの最終段のステージが出力する差分の信号をデジタル出力信号に変換する第２の逐次比較型副ＡＤ変換器を有する。そして、前記第１及び第２の逐次比較型副ＡＤ変換器は、上記逐次比較型ＡＤ変換器から構成されている。
【発明の効果】
【０００７】
本発明であれば、判定部での判定タイミング時に受信回路にて受信した第１アナログ入力信号に応じた第２アナログ入力信号とアナログ基準信号との差分信号に対して逐次判定処理を行うことが可能である。これにより、サンプルホールドした固定のアナログ入力信号ではなく、リアルタイムに変化するアナログ入力信号に対してＡＤ変換処理を行うことが可能となる。その結果、サンプルホールドした固定のアナログ入力信号をＡＤ変換処理する構成と比較してサンプルホールドによる遅延を無くすことが可能となり、変換速度を向上することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る逐次比較型ＡＤ変換器の基本構成を示す図であり、図１（ａ）は、シングルエンド構成の基本構成を示す図であり、図１（ｂ）は、差動構成の基本構成を示す図である。
【図２】第１実施形態に係るシングルエンド構成の逐次比較型ＡＤ変換器の具体的な構成を示す図である。
【図３】「ｎ＝４」とした場合の制御値ＮＥＧ、Ｄ１、Ｄ２、Ｄ３、ＤＡ０及び式（４）の第２項の値の対応関係を示す図である。
【図４】比較用スイッチドキャパシタ回路を機能毎のブロックで示したブロック図である。
【図５】第１実施形態に係る逐次比較型ＡＤ変換器のアナログ入力信号Ａｉｎとデジタル出力信号Ｖｏｕｔとの関係の一例を示す図である。
【図６】第１実施形態に係る逐次比較型ＡＤ変換器の比較動作時の比較電圧と比較動作回数との関係の一例を示す図である。
【図７】第１実施形態に係る逐次比較型ＡＤ変換器のアナログ入力電圧が変化した場合の比較電圧とアナログ入力電圧との関係の一例を示す図である。
【図８】関連技術の逐次比較型ＡＤ変換器の比較動作時の比較電圧と比較動作回数との関係の一例を示す図である。
【図９】関連技術の逐次比較型ＡＤ変換器のアナログ入力電圧が変化した場合の比較電圧とアナログ入力電圧との関係の一例を示す図である。
【図１０】第１実施形態に係る逐次比較型ＡＤ変換器の比較動作時のアナログ入力信号波形、比較電圧、クロック信号波形、比較結果及びデジタル出力コードの時間変化の一例を示す図であり、図１０（ａ）は５ビットの出力が得られる構成を説明する図であり、図１０（ｂ）は６ビットの出力が得られる構成を説明する図である。
【図１１】第２実施形態に係るシングルエンド構成の逐次比較型ＡＤ変換器の基本構成を示す図である。
【図１２】第２実施形態に係るシングルエンド構成の逐次比較型ＡＤ変換器の具体的な構成を示す図である。
【図１３】第３実施形態の逐次比較型ＡＤ変換器の具体的な構成を示す図である。
【図１４】第４実施形態に係るパイプライン型ＡＤ変換器の構成例を示すブロック図である。
【図１５】第４実施形態に係る単位ブロックの具体的な構成例を示すブロック図である。
【図１６】第４実施形態に係るパイプライン型ＡＤ変換器の初段とその次段の単位ブロックを構成する逐次比較型副ＡＤ変換器の比較動作時のタイミングチャートである。
【図１７】関連技術のパイプライン型ＡＤ変換器の一例を示す図である。
【図１８】関連技術の逐次比較型ＡＤ変換器を用いたパイプライン型Ａ／Ｄ変換器の動作例を示す図である。
【図１９】関連技術の逐次比較型ＡＤ変換器の基本構成の一例を示す図である。
【図２０】関連技術の逐次比較型ＡＤ変換器の具体的な構成の一例を示す図である。
【図２１】図２０に示す逐次比較型ＡＤ変換器の各信号のタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものではない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００１０】
本発明の各実施形態を説明するにあたって、まず、本発明の各実施形態の関連技術について図１７から図２１に基づき説明する。
関連技術としてのパイプライン型Ａ／Ｄ変換器は、図１７に示すように、単位ブロック１０−１〜１０−４と、Ａ／Ｄコンバータ１１と、エンコーダ１２とを有し、各単位ブロックは、副Ａ／Ｄコンバータ１３（以下、「副Ａ／Ｄ変換器」と称す）と、Ｄ／Ａコンバータ１４と、減算器１５と、増幅器１６とを備えている。副Ａ／Ｄ変換器は、各単位ブロックに入力されるアナログ信号Ｖｉｎをデジタル信号に変換する。一般的なパイプライン型Ａ／Ｄ変換器の副Ａ／Ｄ変換器には、閾値の異なる複数の比較器から構成されるフラッシュ型Ａ／Ｄ変換器を用いる。これはフラッシュ型Ａ／Ｄ変換器には逐次比較型Ａ／Ｄ変換器のような変換遅延がなく高速な変換が可能であるからである。
【００１１】
パイプライン型Ａ／Ｄ変換器では、クロックに同期して最初の単位ブロックから後段の単位ブロックへと順次信号が伝搬処理されていくため、単位ブロック間の信号伝搬処理が変換遅延となる。単位ブロックの数を減らすと変換遅延を短くできるが、所望のビット数のデジタル信号に変換できなくなる。そのため、単位ブロックを減らした分、各単位ブロックにおけるビット分解能を増やす必要がある。しかし、フラッシュ型Ａ／Ｄ変換器でビット幅を増やすと、指数関数的に比較器の数が増加し、消費電力やコストが増加してしまう。例えば、２ビットのフラッシュ型Ａ／Ｄ変換器に必要な比較器は３個であるが、３ビットのフラッシュ型Ａ／Ｄ変換器では７個に増える。具体的に、ｎビットのフラッシュ型Ａ／Ｄ変換器では２ｎ−１個の比較器が必要となる。
【００１２】
これに対して、特許文献２に記載のパイプライン型Ａ／Ｄ変換器は、低消費電力で回路面積を抑えられるＡ／Ｄ変換器である逐次比較型Ａ／Ｄ変換器（特許文献２では「ＳＡＲ」と呼ばれている）を用いてパイプライン型Ａ／Ｄ変換器を構成している。
このパイプライン型Ａ／Ｄ変換器では、図１８に示すように、逐次比較処理として、Ｓａｍｐｌｅ（変換対象信号のサンプル処理）、ＳＡＲ（逐次比較）、Ｏｕｔｐｕｔｔｉｎｇ（結果出力）と３つの処理を行っている。逐次比較処理が上記３つの処理を行わなければならないため、例えば、図１８中の四角で囲った部分に示すように、ＳＡＲの動作期間にアナログ加減算器内のＯＰ−ＡＭＰのＲｅｓｅｔ動作を行うなどして、ＳＡＲの動作終了を待つための期間が存在する。
【００１３】
また、従来、逐次比較型Ａ／Ｄ変換器として、例えば、サンプルホールド機能とＤ／Ａ変換機能とを同時に実現した構成が開示されている（特許文献３を参照）。
ここで、図１９は、従来の電荷比較型の逐次比較型Ａ／Ｄ変換器の一例を示す回路図である。また、図２０は、図１９の回路図を機能毎にブロック化した図である。
図１９に示す逐次比較型Ａ／Ｄ変換器は、アナログ入力信号Ａｉｎをｎビット（ｎは、３以上の自然数）のデジタル出力Ｖｏｕｔに変換するものである。図２０において、Ｓ／Ｈは、サンプルホールド回路であり、Ｄ／Ａ変換器は、デジタル値をアナログ値に変換する回路である。図１９の回路図に示すように、一般的にＳ／ＨとＤ／Ａ変換器はキャパシタを共用して実現されることが多い。即ち、キャパシタにアナログ入力電圧をサンプルした後、そのキャパシタを用いてＤ／Ａ変換及び加減算を行う。
【００１４】
特許文献３の逐次比較型Ａ／Ｄ変換器では、アナログ入力信号Ａｉｎを事前にサンプルした後、サンプルされたＡｉｎに対してＤ／Ａ変換器の値を変えながら順次比較動作が行われ、最終的にデジタル変換結果を得る。ここで、図２１は、特許文献３（図１９）の逐次比較型Ａ／Ｄ変換器の比較動作時の被判定電圧、クロック信号波形及び判定結果の時間変化の一例を示す図である。図２１には、被判定電圧をプロットした一例と、クロック信号ＣＬＫの一例と、判定結果ＤＮの値の一例とが図示されている。
【００１５】
つまり、特許文献３の逐次比較型Ａ／Ｄ変換器は、図１９に示すように、Ｄ／Ａ変換機能とサンプルホールド機能が一つの回路で実現されているため、時分割で処理をしなければならない。そのため、図２１中の両矢印線の期間に示すように、アナログ入力信号Ａｉｎがサンプルされてから、このサンプルされたアナログ入力信号Ａｉｎに基づいて生成された被判定電圧に対する比較動作が終了するまでには遅延がある。即ち、従来の逐次比較型Ａ／Ｄ変換器では、アナログ入力信号Ａｉｎがサンプルされてから、このアナログ入力信号ＡｉｎのＡ／Ｄ変換結果が出力されるまでに、図２１中の両矢印線で示した期間の遅延が存在する。このことは、副Ａ／Ｄ変換器として逐次比較型Ａ／Ｄ変換器を用いる特許文献２に記載のパイプライン型Ａ／Ｄ変換器でも同様で、アナログ入力電圧がサンプルされてから比較動作が終了するまでには遅延が存在する。
【００１６】
これに対し、本発明の各実施形態に係る逐次比較型Ａ／Ｄ変換器及びパイプライン型Ａ／Ｄ変換器は、サンプルホールドによる遅延がない構成を有している。
【００１７】
〔第１実施形態〕
［基本構成］
まず、本発明の第１実施形態に係る逐次比較型ＡＤ変換器の基本構成を図１に基づき説明する。図１（ａ）は、第１実施形態に係るシングルエンド構成の逐次比較型ＡＤ変換器の基本構成を示す図であり、図１（ｂ）は、第１実施形態に係る差動構成の逐次比較型ＡＤ変換器の基本構成を示す図である。
【００１８】
図１（ａ）に示すように、第１実施形態に係るシングルエンド構成の逐次比較型ＡＤ変換器１は、制御回路１０１と、出力レジスタ１０２と、比較器１０４及び１１４と、比較用スイッチドキャパシタ回路１０８及び１１８とを備えている。ここで、制御回路１０１は、特許請求の範囲に記載の基準値演算回路に対応し、出力レジスタ１０２は、特許請求の範囲に記載の出力回路に対応し、比較器１０４及び１１４は、特許請求の範囲に記載の判定回路に対応する。
【００１９】
比較用スイッチドキャパシタ回路１０８は、受信回路１０７と、減算器１０８ａと、ＤＡ変換器１０９とを備え、比較用スイッチドキャパシタ回路１１８は、受信回路１１７と、減算器１１８ａと、ＤＡ変換器１１９とを備える。なお、図１（ａ）中のＤＡ０及びＤＡ１は、制御回路１０１で生成される制御値であり、ＤＡ変換器１０９及び１１９を制御するためのものである。ここで、減算器１０８ａ及び１１８ａは、特許請求の範囲に記載の差分信号算出回路に対応し、制御値ＤＡ０及びＤＡ１は特許請求の範囲に記載の基準値に対応する。
【００２０】
受信回路１０７及び１１７は、信号入力端子Ａｉｎに入力されたアナログ入力信号Ａｉｎに応じた信号を出力するもので、例えば、アナログ入力信号Ａｉｎを、所望の振幅に調整したり、ＤＡ変換器１０９及び１１９の出力信号と加減算したりするために必要な調整回路である。以下、受信回路１０７及び１１７から出力されたアナログ入力信号Ａｉｎに応じた信号を「アナログ入力信号ＡｉｎＯ」と称する。ここで、アナログ入力信号Ａｉｎは特許請求の範囲に記載の第１アナログ入力信号に対応し、アナログ入力信号ＡｉｎＯは特許請求の範囲に記載の第２アナログ入力信号に対応する。
第１実施形態では、アナログ入力信号Ａｉｎとアナログ入力信号ＡｉｎＯとは等価であるとして、以下、受信回路１０７及び１１７から出力されるアナログ入力信号ＡｉｎＯを「アナログ入力信号Ａｉｎ」と称する。
【００２１】
シングルエンド構成では、減算器１０８ａ及び１１８ａにて、受信回路１０７及び１１７から出力されたアナログ入力信号Ａｉｎと、ＤＡ変換器１０９及び１１９の出力信号との差分信号が演算される。そして、比較器１０４及び１１４の非反転入力端子に、減算器１０８ａ及び１１８ａから出力された差分信号が入力される。以下、アナログ入力信号Ａｉｎと、ＤＡ変換器１０９の出力信号との差分信号の信号電圧を「差分電圧ＳＮ０」と称し、アナログ入力信号Ａｉｎと、ＤＡ変換器１１９の出力信号との差分信号の信号電圧を「差分電圧ＳＮ１」と称する。
【００２２】
比較器１０４は、差分電圧ＳＮ０と参照電圧ＶＣとを比較し、比較器１１４は、差分電圧ＳＮ１と参照電圧ＶＣとを比較する。ここで、参照電圧ＶＣは、特許請求の範囲に記載の第１基準電圧に対応する。そして、これらの比較結果に基づき差分電圧ＳＮ０及びＳＮ１と参照電圧ＶＣとの大小関係を判定する。制御回路１０１は、この比較結果ＤＯ０及びＤＯ１に基づき、ＤＡ変換器１０９及び１１９の出力信号がアナログ入力信号Ａｉｎに近づくように制御値ＤＡ０及びＤＡ１を更新する。また、第１実施形態の出力レジスタ１０２は、ｎ回（ｎは３以上の自然数、以下同じ）行われる高低関係の比較結果ＤＯ０＿１〜ＤＯ０＿ｎ及びＤＯ１＿１〜ＤＯ１＿ｎに基づき、アナログ入力信号Ａｉｎに対応する（ｎ＋１）ビットのデジタル出力信号Ｖｏｕｔを演算する。ここで、比較結果ＤＯ０及びＤＯ１は特許請求の範囲に記載の判定結果に対応する。
【００２３】
一方、図１（ｂ）に示すように、第１実施形態に係る差動構成の逐次比較型ＡＤ変換器１Ａは、上記シングルエンド構成の逐次比較型ＡＤ変換器１において、比較用スイッチドキャパシタ回路１０８及び１１８の構成が一部異なる構成となっている。即ち、差動構成では、上記比較用スイッチドキャパシタ回路１０８及び１１８に代えて、比較用スイッチドキャパシタ回路１０８Ａ及び１１８Ａを備えている。比較用スイッチドキャパシタ回路１０８Ａは、受信回路１０７Ａと、減算器１０８ａ及び１０８ｂと、ＤＡ変換器１０９Ａとを備え、比較用スイッチドキャパシタ回路１１８Ａは、受信回路１１７Ａと、減算器１１８ａ及び１１８ｂと、ＤＡ変換器１１９Ａとを備える。
【００２４】
受信回路１０７Ａ及び１１７Ａは、信号入力端子Ａｉｎ＿Ｐ及びＡｉｎ＿Ｎに入力された、互いに逆相の関係にあるアナログ入力信号Ａｉｎ＿Ｐ及びＡｉｎ＿Ｎを、所望の振幅に調整したり、ＤＡ変換器１０９Ａ及び１１９Ａの出力と加減算したりするために必要な調整回路である。以下、受信回路１０７Ａ及び１１７Ａから出力されるアナログ入力信号Ａｉｎ＿Ｐ及びＡｉｎ＿Ｎに対応する信号を「アナログ入力信号ＡｉｎＯ＿Ｐ及びＡｉｎＯ＿Ｎ」と称する。ここで、アナログ入力信号Ａｉｎ＿Ｐ及びＡｉｎ＿Ｎは特許請求の範囲に記載の第１アナログ入力信号に対応し、アナログ入力信号ＡｉｎＯ＿Ｐ及びＡｉｎＯ＿Ｎは特許請求の範囲に記載の第２アナログ入力信号に対応する。
【００２５】
第１実施形態では、アナログ入力信号Ａｉｎ＿Ｐ及びＡｉｎ＿Ｎとアナログ入力信号ＡｉｎＯ＿Ｐ及びＡｉｎＯ＿Ｎとは等価であるとして、以下、受信回路１０７Ａ及び１１７Ａから出力されるアナログ入力信号ＡｉｎＯ＿Ｐ及びＡｉｎＯ＿Ｎを「アナログ入力信号Ａｉｎ＿Ｐ及びＡｉｎ＿Ｎ」と称する。
差動構成では、減算器１０８ａ及び１１８ａにて、受信回路１０７Ａ及び１１７Ａから出力されたアナログ入力信号ＡｉｎＯ＿Ｐと、ＤＡ変換器１０９Ａ及び１１９Ａの出力信号との差分信号が演算される。また、減算器１０８ｂ及び１１８ｂにて、受信回路１０７Ａ及び１１７Ａから出力されたアナログ入力信号ＡｉｎＯ＿Ｎと、ＤＡ変換器１０９Ａ及び１１９Ａの出力信号との差分信号が演算される。
【００２６】
そして、比較器１０４及び１１４の非反転入力端子に、減算器１０８ａ及び１１８ａ並びに１０８ｂ及び１１８ｂから出力された差分信号が入力される。以下、アナログ入力信号Ａｉｎ＿Ｐ及びＡｉｎ＿Ｎのそれぞれと、ＤＡ変換器１０９Ａの出力信号との差分信号の電圧を「差分電圧ＳＮ０＿Ｐ及びＳＮ０＿Ｎ」と称する。また、アナログ入力信号Ａｉｎ＿Ｐ及びＡｉｎ＿Ｎのそれぞれと、ＤＡ変換器１１９Ａの出力信号との差分信号の電圧を「差分電圧ＳＮ１＿Ｐ及びＳＮ１＿Ｎ」と称する。
【００２７】
比較器１０４は、差分電圧ＳＮ０＿Ｐと差分電圧ＳＮ０＿Ｎとを比較し、比較器１１４は、差分電圧ＳＮ１＿Ｐと差分電圧ＳＮ１＿Ｎとを比較する。そして、差分電圧ＳＮ０＿Ｐと差分電圧ＳＮ０＿Ｎとの高低関係並びに差分電圧ＳＮ１＿Ｐと差分電圧ＳＮ１＿Ｎとの高低関係を判定する。ここで、差分電圧ＳＮ０＿Ｎ及び差分電圧ＳＮ１＿Ｎは、特許請求の範囲に記載の参照電圧に対応する。なお、この参照電圧は、上記シングルエンド構成で用いられている参照電圧ＶＣとは異なるものである。
なお、差動構成とすることで、コモンモード・ノイズと外部からの干渉に対する耐性がシングルエンド構成よりも高くなる。
【００２８】
また、第１実施形態に係る逐次比較型ＡＤ変換器１及び１Ａは、比較器と比較用スイッチドキャパシタ回路との組を２組備えた構成となっているが、この構成に限らない。例えば、比較器と比較用スイッチドキャパシタ回路との組を、１組だけ備えた構成としてもよいし、３組以上備えた構成としてもよい。
また、以降は、シングルエンド構成の逐次比較型ＡＤ変換器１について詳細に説明する。
【００２９】
［逐次比較型ＡＤ変換器１の具体的な構成例］
第１実施形態に係る逐次比較型ＡＤ変換器１は、アナログ入力信号Ａｉｎを、（ｎ＋１）ビットのデジタル出力信号ＶｏｕｔへとＡＤ変換するものである。
この逐次比較型ＡＤ変換器１は、図２に示すように、制御回路１０１と、出力レジスタ１０２と、比較器１０４及び１１４と、比較用スイッチドキャパシタ回路１０８及び１１８とを備える。
【００３０】
比較用スイッチドキャパシタ回路１０８は、スイッチ１０３ａ〜１０３ｃと、受信回路１０７と、ストレージノードＳＮ０と、ＤＡ変換器１０９とを備える。ここで、スイッチ１０３ｃは特許請求の範囲に記載の第１スイッチ回路に対応する。
受信回路１０７は、第１実施形態において、静電容量Ｃｉｎのキャパシタから構成されている。この受信回路１０７は、信号入力端子Ａｉｎに入力されたアナログ入力信号Ａｉｎを、比較器１０４の入力ノードであるストレージノードＳＮ０に伝える（加える）役割を有している。ここで、受信回路１０７を構成する静電容量Ｃｉｎのキャパシタは特許請求の範囲に記載の第１容量素子に対応する。
【００３１】
ＤＡ変換器１０９は、スイッチ群１０５＿１〜１０５＿（ｎ＋１）と、キャパシタ１０６＿１〜１０６＿（ｎ＋１）とを備える。ここで、スイッチ群１０５＿１〜１０５＿（ｎ＋１）は特許請求の範囲に記載の第２スイッチ回路に対応し、キャパシタ１０６＿１〜１０６＿（ｎ＋１）は特許請求の範囲に記載の第２〜第Ｌ（Ｌは３以上の自然数、以下同じ）容量素子に対応する。
キャパシタ１０６＿１は、静電容量が基準容量Ｃに設定されたキャパシタである。また、キャパシタ１０６＿２〜１０６＿（ｎ＋１）は、静電容量がそれぞれ、基準容量Ｃを２の累乗の逆数で重み付けした容量（Ｃ／２，Ｃ／４，・・・，Ｃ／２n）に設定されたキャパシタである。
例えば、「ｎ＝４」の場合に、キャパシタ１０６＿１〜１０６＿５の静電容量はそれぞれ、「Ｃ，Ｃ／２，Ｃ／４，Ｃ／８，Ｃ／１６」となる。
【００３２】
スイッチ群１０５＿１〜１０５＿（ｎ＋１）は、各々が、スイッチ１０３ｄ＿ｋ（ｋは、１〜（ｎ＋１）の自然数）と、スイッチ１０３ｅ＿ｋと、スイッチ１０３ｆ＿ｋとの３つのスイッチを備える。以下、スイッチ１０３ｄ＿ｋ、スイッチ１０３ｅ＿ｋ及びスイッチ１０３ｆ＿ｋを、「スイッチ１０３ｄ＿ｋ〜１０３ｆ＿ｋ」と略記する場合がある。
具体的に、スイッチ群１０５＿１〜１０５＿（ｎ＋１）は、各スイッチ群と末尾（１〜（ｎ＋１））が同じ番号となるスイッチ１０３ｄ＿ｋ〜１０３ｆ＿ｋを備える。
例えば、スイッチ群１０５＿１であれば、スイッチ１０３ｄ＿１、スイッチ１０３ｅ＿１及びスイッチ１０３ｆ＿１の３つのスイッチを備える。また、スイッチ群１０５＿（ｎ＋１）であれば、スイッチ１０３ｄ＿（ｎ＋１）、スイッチ１０３ｅ＿（ｎ＋１）及びスイッチ１０３ｆ＿（ｎ＋１）の３つのスイッチを備える。
【００３３】
また、スイッチ１０３ｄ＿ｋ〜１０３ｆ＿ｋは、ＭＯＳトランジスタなどのスイッチング素子から構成され、それぞれの右端が接続された共通端子Ｏを備えている。
スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ＋１）の左端には端子Ｃが形成され、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ＋１）の左端には端子Ｐが形成され、スイッチ１０３ｆ＿１〜１０３ｆ＿（ｎ＋１）の左端には端子Ｎが形成されている。
スイッチ１０３ｄ＿ｋ〜１０３ｆ＿ｋの共通端子Ｏは、キャパシタ１０６＿ｋの左端と接続されている。
【００３４】
具体的に、スイッチ１０３ｄ＿１〜１０３ｆ＿１の共通端子Ｏは、キャパシタ１０６＿１の左端に、スイッチ１０３ｄ＿２〜１０３ｆ＿２の共通端子Ｏは、キャパシタ１０６＿２の左端に、・・・、スイッチ１０３ｄ＿（ｎ＋１）〜１０３ｆ＿（ｎ＋１）の共通端子Ｏは、キャパシタ１０６＿（ｎ＋１）の左端に接続されている。
スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ＋１）の端子Ｃは、第１基準電圧ＶＣを有する第１基準電圧端子ＶＣに接続されている。第１基準電圧ＶＣは、例えば０［Ｖ］に設定される。
【００３５】
また、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ＋１）の端子Ｐは、第１基準電圧ＶＣを基準とした正側のフルスケール基準電圧である第２基準電圧ＶＲＰを有する第２基準電圧端子ＶＲＰに接続されている。
また、スイッチ１０３ｆ＿１〜１０３ｆ＿（ｎ＋１）の端子Ｎは、第１基準電圧ＶＣを基準とした負側のフルスケール基準電圧である第３基準電圧ＶＲＮを有する第３基準電圧端子ＶＲＮに接続されている。
つまり、本実施形態において、第１基準電圧ＶＣを基準（中心）として、負側の第３基準電圧ＶＲＮ〜正側の第２基準電圧ＶＲＰの範囲がフルスケール基準電圧の範囲となる。
【００３６】
そして、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ＋１）は、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｃと端子Ｏとを短絡する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ＋１）の左端を、第１基準電圧端子ＶＣに接続する。
また、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ＋１）は、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｐと端子Ｏとを短絡する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ＋１）の左端を、第２基準電圧端子ＶＲＰに接続する。
【００３７】
また、スイッチ１０３ｆ＿１〜１０３ｆ＿（ｎ＋１）は、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフを切り替え、オン状態のときに、端子Ｎと端子Ｏとを短絡する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ＋１）の左端を、第３基準電圧端子ＶＲＮに接続する。
ストレージノードＳＮ０は、キャパシタ１０６＿１〜１０６＿（ｎ＋１）の右端と、比較器１０４の非反転入力端子と、スイッチ１０３ａの上端と、受信回路１０７を構成するキャパシタ（以下、受信回路１０７を「キャパシタ１０７」とも称す）の右端との接続点に形成された、電荷を保存可能なノードである。
【００３８】
なお、上記説明した各種キャパシタ１０６及び１０７並びに各種スイッチ１０３ａ〜１０３ｆの接続構成によって、スイッチ１０３ａ及び１０３ｂをオフ状態にし、スイッチ１０３ｃをオン状態にしたときに、上記減算器１０８ａと同等の機能が発揮される。即ち、この接続状態において、ストレージノードＳＮ０には、キャパシタ１０７の保持電圧（アナログ入力信号Ａｉｎの電圧）に、キャパシタ１０６＿１〜１０６＿（ｎ＋１）の保持電圧（ＤＡ変換器１０９の出力電圧）を極性に応じて加減した電圧である差分電圧ＳＮ０が保持される。
【００３９】
スイッチ１０３ａは、ＭＯＳトランジスタなどのスイッチング素子から構成され、上端がストレージノードＳＮ０に接続され、下端が第１基準電圧ＶＣを有する第１基準電圧端子ＶＣに接続されている。そして、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、ストレージノードＳＮ０を第１基準電圧端子ＶＣに接続する。
スイッチ１０３ｂは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ１０３ｃの右端と、受信回路１０７の左端とにそれぞれ接続され、左端が第１基準電圧端子ＶＣに接続されている。そして、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、受信回路１０７の左端を第１基準電圧端子ＶＣに接続する。
【００４０】
スイッチ１０３ｃは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ１０３ｂの右端と受信回路１０７の左端とに接続され、左端がアナログ入力信号Ａｉｎの信号入力端子Ａｉｎに接続されている。そして、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフを切り替え、オン状態のときに、受信回路１０７左端を信号入力端子Ａｉｎに接続する。
なお、スイッチ１０３ｂとスイッチ１０３ｃとは同時にオン状態とならないようにスイッチング動作が制御（ノンオーバーラップ制御）される。
【００４１】
一方、比較用スイッチドキャパシタ回路１１８は、スイッチ１１３ａ〜１１３ｃと、受信回路１１７と、ストレージノードＳＮ１と、ＤＡ変換器１１９とを備える。
受信回路１１７は、第１実施形態において、受信回路１０７と同じ静電容量Ｃｉｎのキャパシタから構成されている。かかる構成によって、受信回路１１７は、信号入力端子Ａｉｎに入力されたアナログ入力信号Ａｉｎを、比較器１１４の入力ノードであるストレージノードＳＮ１に伝える（加える）役割を有している。
ＤＡ変換器１１９は、スイッチ群１１５＿１〜１１５＿（ｎ＋１）と、キャパシタ１１６＿１〜１１６＿（ｎ＋１）とを備える。ここで、スイッチ群１１５＿１〜１１５＿（ｎ＋１）は特許請求の範囲に記載の第２スイッチ回路に対応し、キャパシタ１１６＿１〜１１６＿（ｎ＋１）は特許請求の範囲に記載の第２〜第ｎ容量素子に対応する。
キャパシタ１１６＿１〜１１６＿（ｎ＋１）は、上記キャパシタ１０６＿１〜１０６＿（ｎ＋１）と同様の構成となっている。
【００４２】
スイッチ群１１５＿１〜１１５＿（ｎ＋１）は、各々が、スイッチ１１３ｄ＿ｋと、スイッチ１１３ｅ＿ｋと、スイッチ１１３ｆ＿ｋとの３つのスイッチを備える。以下、スイッチ１１３ｄ＿ｋ、スイッチ１１３ｅ＿ｋ及びスイッチ１１３ｆ＿ｋを、「スイッチ１１３ｄ＿ｋ〜１１３ｆ＿ｋ」と略記する場合がある。
スイッチ１１３ｄ＿ｋ〜１１３ｆ＿ｋは、上記スイッチ１０３ｄ＿ｋ〜１０３ｆ＿ｋと同様の構成となっている。即ち、スイッチ１１３ｄ＿１〜１１３ｄ＿（ｎ＋１）の左端には端子Ｃが形成され、スイッチ１１３ｅ＿１〜１１３ｅ＿（ｎ＋１）の左端には端子Ｐが形成され、スイッチ１１３ｆ＿１〜１１３ｆ＿（ｎ＋１）の左端には端子Ｎが形成されている。そして、スイッチ１１３ｄ＿ｋ〜１１３ｆ＿ｋの共通端子Ｏはキャパシタ１１６＿ｋの左端と接続され、端子Ｃは第１基準電圧端子ＶＣに接続され、端子Ｐは第２基準電圧端子ＶＲＰに接続され、端子Ｎは第３基準電圧端子ＶＲＮに接続されている。
【００４３】
そして、スイッチ１１３ｄ＿１〜１１３ｄ＿（ｎ＋１）は、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｃと端子Ｏとを短絡する。これにより、キャパシタ１１６＿１〜１１６＿（ｎ＋１）の左端を、第１基準電圧端子ＶＣに接続する。
また、スイッチ１１３ｅ＿１〜１１３ｅ＿（ｎ＋１）は、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｐと端子Ｏとを短絡する。これにより、キャパシタ１１６＿１〜１１６＿（ｎ＋１）の左端を、第２基準電圧端子ＶＲＰに接続する。
【００４４】
また、スイッチ１１３ｆ＿１〜１１３ｆ＿（ｎ＋１）は、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｎと端子Ｏとを短絡する。これにより、キャパシタ１１６＿１〜１１６＿（ｎ＋１）の左端を、第３基準電圧端子ＶＲＮに接続する。
ストレージノードＳＮ１は、キャパシタ１１６＿１〜１１６＿（ｎ＋１）の右端と、比較器１１４の非反転入力端子と、スイッチ１１３ａの上端と、受信回路１１７を構成するキャパシタ（以下、受信回路１１７を「キャパシタ１１７」とも称す）の右端との接続点に形成された、電荷を保存可能なノードである。
【００４５】
なお、上記説明した各種キャパシタ１１６及び１１７並びに各種スイッチ１１３ａ〜１１３ｆの接続構成によって、スイッチ１１３ａ及び１１３ｂをオフ状態にし、スイッチ１１３ｃをオン状態にしたときに、上記減算器１１８ａと同等の機能が発揮される。即ち、この接続状態において、ストレージノードＳＮ１には、キャパシタ１１７の保持電圧（アナログ入力信号Ａｉｎの電圧）に、キャパシタ１１６＿１〜１１６＿（ｎ＋１）の保持電圧（ＤＡ変換器１１９の出力電圧）を極性に応じて加減した電圧である差分電圧ＳＮ１が保持される。
【００４６】
スイッチ１１３ａは、ＭＯＳトランジスタなどのスイッチング素子から構成され、上端がストレージノードＳＮ１に接続され、下端が第１基準電圧端子ＶＣに接続されている。そして、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、ストレージノードＳＮ１を第１基準電圧端子ＶＣに接続する。
スイッチ１１３ｂは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ１１３ｃの右端と、受信回路１１７の左端とにそれぞれ接続され、左端が第１基準電圧端子ＶＣに接続されている。そして、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、受信回路１１７の左端を第１基準電圧端子ＶＣに接続する。
【００４７】
スイッチ１１３ｃは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ１１３ｂの右端と受信回路１１７の左端とに接続され、左端がアナログ入力信号Ａｉｎの信号入力端子Ａｉｎに接続されている。そして、制御回路１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、受信回路１１７左端を信号入力端子Ａｉｎに接続する。
なお、スイッチ１１３ｂとスイッチ１１３ｃとはノンオーバーラップ制御される。
【００４８】
制御回路１０１は、比較器１０４及び１１４の比較結果ＤＯ０及びＤＯ１に基づき、スイッチ１０３ａ〜１０３ｃ及び１１３ａ〜１１３ｃと、スイッチ群１０５＿１〜１０５＿（ｎ＋１）及び１１５＿１〜１１５＿（ｎ＋１）とのスイッチング動作を制御する制御信号ＣＴＲＬを生成する機能を有している。
制御信号ＣＴＲＬは、制御値ＤＡ０及びＤＡ１に基づいて生成された制御値ＮＥＧ及びＤｉを含んでいる。なお、ｉは１から（ｎ＋１）の自然数である。また、ＮＥＧは信号の極性を意味し、Ｄｉは信号の絶対値を意味する。具体的に、ＮＥＧは「Negative」の意味で、「ＮＥＧ＝０」で正、「ＮＥＧ＝１」で負を示す。ここで、制御信号ＣＴＲＬは特許請求の範囲に記載の基準値に対応する。
【００４９】
出力レジスタ１０２は、比較器１０４及び１１４の出力する比較結果を示す信号の値（ＤＯ０＿１〜ＤＯ０＿ｎ及びＤＯ１＿１〜ＤＯ１＿ｎ）を保持する機能を有している。加えて、保持した比較結果ＤＯ０＿１〜ＤＯ０＿ｎ及びＤＯ１＿１〜ＤＯ１＿ｎに基づき、（ｎ＋１）ビットのデジタル出力信号Ｖｏｕｔを生成し、生成したデジタル出力信号Ｖｏｕｔを出力する機能を有している。
比較器１０４は、制御回路１０１からのクロック信号ＤＣＬＫの立ち上がりエッジに応じて、非反転入力端子に入力された差分電圧ＳＮ０と反転入力端子に入力された参照電圧ＶＣ（第１基準電圧ＶＣと同じ）とを比較する。そして、「ＳＮ０≧ＶＣ」のときは、比較結果ＤＯ０＿Ｍ（Ｍは、１〜ｎの自然数）として、ハイレベルの信号（「ＤＯ０＿Ｍ＝１」）を出力する。また、「ＳＮ０＜ＶＣ」のときは、比較結果ＤＯ０＿Ｍとして、ローレベルの信号（「ＤＯ０＿Ｍ＝０」）を出力する。
【００５０】
比較器１１４は、制御回路１０１からのクロック信号ＤＣＬＫの立ち上がりエッジに応じて、非反転入力端子に入力された差分電圧ＳＮ１と反転入力端子に入力された参照電圧ＶＣとを比較する。そして、「ＳＮ１≧ＶＣ」のときは、比較結果ＤＯ１＿Ｍとして、ハイレベルの信号（「ＤＯ１＿Ｍ＝１」）を出力する。また、「ＳＮ１＜ＶＣ」のときは、比較結果ＤＯ１＿Ｍとして、ローレベルの信号（「ＤＯ１＿Ｍ＝０」）を出力する。
【００５１】
［逐次比較型ＡＤ変換器１の動作概要］
次に、第１実施形態に係る逐次比較型ＡＤ変換器１の動作の概要を説明する。
第１実施形態に係る逐次比較型ＡＤ変換器１は、下記（１）〜（６）に示す動作を行うことで、アナログ入力信号ＡｉｎのＡＤ変換結果であるデジタル出力信号Ｖｏｕｔを得ることが可能である。
【００５２】
（１）制御回路１０１によって、スイッチ１０３ａ、１０３ｂ、１０３ｄ＿１〜１０３ｄ＿（ｎ＋１）をオン状態にし、キャパシタ１０６＿１〜１０６＿（ｎ＋１）の電荷を初期化する。同様に、スイッチ１１３ａ、１１３ｂ、１１３ｄ＿１〜１１３ｄ＿（ｎ＋１）をオン状態にし、キャパシタ１１６＿１〜１１６＿（ｎ＋１）の電荷を初期化する。
【００５３】
（２）制御回路１０１によって、スイッチ１０３ａと１０３ｂをオフ状態にし、スイッチ１０３ｃをオン状態にして、信号入力端子Ａｉｎに入力されたアナログ入力信号Ａｉｎが比較器１０４の入力端子に受信回路１０７を介して伝わるようにする。同時に、ＤＡ変換器１０９の出力電圧が所望の比較電圧（後述）となるようにスイッチ群１０５＿１〜１０５＿（ｎ＋１）内部のいずれかのスイッチをオン状態にする。
同様に、制御回路１０１によって、スイッチ１１３ａと１１３ｂをオフ状態にし、スイッチ１１３ｃをオン状態にして、信号入力端子Ａｉｎに入力されたアナログ入力信号Ａｉｎが比較器１１４の入力端子に受信回路１１７を介して伝わるようにする。同時に、ＤＡ変換器１１９の出力電圧が所望の比較電圧（後述）となるようにスイッチ群１１５＿１〜１１５＿（ｎ＋１）内部のいずれかのスイッチをオン状態にする。
【００５４】
ここで、比較電圧は、アナログ入力信号Ａｉｎの信号電圧との高低比較をするための電圧である。制御回路１０１は、アナログ入力信号Ａｉｎの信号電圧が比較電圧よりも高い場合は、次回の比較電圧をより高い電圧へと更新し、アナログ入力信号Ａｉｎの信号電圧が比較電圧よりも低い場合は、次回の比較電圧をより低い電圧へと更新する。また、ＤＡ変換器１０９及び１１９から出力される所望の比較電圧は互いに異なるので、異なる位置のスイッチがオン状態となる。
【００５５】
（３）比較器１０４によって、ストレージノードＳＮ０に保持された差分電圧ＳＮ０と、参照電圧ＶＣとを比較し、比較結果ＤＯ０＿１を得る。同様に、比較器１１４によって、ストレージノードＳＮ１に保持された差分電圧ＳＮ１と、参照電圧ＶＣとを比較し、比較結果ＤＯ１＿１を得る。ここで、第１実施形態では、比較器１０４及び１１４にて、アナログ入力信号Ａｉｎの電圧と比較電圧との差分電圧ＳＮ０及びＳＮ１と参照電圧ＶＣとの高低比較を行うことで、アナログ入力信号Ａｉｎの電圧と比較電圧との高低比較を行う構成となっている。
【００５６】
（４）出力レジスタ１０２にて、比較器１０４及び１１４の比較結果ＤＯ０＿Ｍ及びＤＯ１＿Ｍに基づき、デジタル出力コードであるＶＯ（Ｍ）を得る。例えば、１回目の比較動作であれば、比較結果ＤＯ０＿１及びＤＯ１＿１に基づき、１回目のデジタル出力コードであるＶＯ（１）が得られる。
【００５７】
（５）制御回路１０１によって、制御値ＤＡ０及びＤＡ１を更新して比較電圧を変更しながら上記（２）から上記（４）と同様の処理を（ｎ−１）回繰り返す。これにより、デジタル出力コードＶＯ（２）からＶＯ（ｎ）を得る。
【００５８】
（６）出力レジスタ１０２にて、デジタル出力コードＶＯ（１）からＶＯ（ｎ）の値に基づき、アナログ入力信号ＡｉｎのＡＤ変換結果であるデジタル出力信号Ｖｏｕｔを計算する。そして、計算したデジタル出力信号Ｖｏｕｔを出力する。なお、第１実施形態に係る逐次比較型ＡＤ変換器１では、ｎ回の比較動作により（ｎ＋１）ビットのＡＤ変換結果を得ることが可能である。
【００５９】
［ストレージノードＳＮ０の差分電圧ＳＮ０について］
上記（２）から上記（４）の処理中、差分電圧ＳＮ０は、スイッチ群１０５＿１〜１０５＿（ｎ＋１）の各スイッチのオン・オフの状態で変化する。また、この差分電圧ＳＮ０は、寄生容量の影響を無視すると、下式（１）で表すことができる。
【００６０】
【数１】
2020188454.tif 000003
【００６１】
ここで、上式（１）において、Ｃtotalは、キャパシタ１０７と、キャパシタ１０６＿１〜１０６＿（ｎ＋１）とを含む全キャパシタの容量値の総和であり、下式（２）で表すことができる。
【００６２】
【数２】
2020188454.tif 000004
【００６３】
上式（２）において、Ｃｉは、キャパシタ１０６＿ｉの容量値である。
制御値ＮＥＧ及びＤｉと、スイッチ群１０５＿ｉのスイッチ１０３ｄ＿ｉ〜１０３ｆ＿ｉのうちオン状態にするスイッチとは、下表１に示す関係となる。
【００６４】
【表１】
2020188454.tif 000005
【００６５】
即ち、上表１に示すように、初期化時においてＮＥＧ及びＤｉは「０又は１」となり、オン状態にするスイッチは１０３ｄ＿ｉとなる。このときの端子Ｏの電圧は第１基準電圧ＶＣとなる。また、比較動作時で、ＮＥＧが「０」かつＤｉが「１」のときは、オン状態にするスイッチは１０３ｆ＿ｉとなる。このときの端子Ｏの電圧は第３基準電圧ＶＲＮとなる。また、比較動作時で、ＮＥＧが「０又は１」で、Ｄｉが「０」のときは、オン状態にするスイッチは１０３ｄ＿ｉとなる。このときの端子Ｏの電圧は第１基準電圧ＶＣとなる。また、比較動作時で、ＮＥＧが「１」かつＤｉが「１」のときは、オン状態にするスイッチは１０３ｅ＿ｉとなる。このときの端子Ｏの電圧は第２基準電圧ＶＲＰとなる。
また、制御値ＤＡ０を下式（３）とすると、上式（１）及び（２）は、下式（４）及び（５）と表すことができる。
【００６６】
【数３】
2020188454.tif 000006
【００６７】
【数４】
2020188454.tif 000007
【００６８】
【数５】
2020188454.tif 000008
【００６９】
上式（４）の第１項は、アナログ入力信号Ａｉｎに比例する。また、上式（４）の第２項は、−（（Ｃ／２n）／Ｃtotal）・（（ＶＲＰ−ＶＲＮ）／２）から＋（（Ｃ／２n）
／Ｃtotal）・（（ＶＲＰ−ＶＲＮ）／２）の範囲内の任意の電圧値となる。
ここで、図３は、「ｎ＝４」とした場合の制御値ＮＥＧ、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、ＤＡ０及び上式（４）の第２項の値の対応関係を示す図である。また、図４は、比較用スイッチドキャパシタ回路を機能毎のブロックで示したブロック図である。
【００７０】
図３に示すように、例えば、「ＮＥＧ＝０、Ｄ１＝Ｄ２＝Ｄ３＝Ｄ４＝Ｄ５＝１、ＤＡ０＝３１」のとき、上式（４）の第２項は、「（３１／３２）・（Ｃ／Ｃtotal）・（ＶＲＰ−ＶＲＮ）」となる。一方、例えば、「ＮＥＧ＝１、Ｄ１＝Ｄ２＝Ｄ３＝Ｄ４＝Ｄ５＝１、ＤＡ０＝−３１」のとき、上式（４）の第２項は、「−（３１／３２）・（Ｃ／Ｃtotal）・（ＶＲＰ−ＶＲＮ）」となる。
【００７１】
つまり、比較用スイッチドキャパシタ回路１０８は、図４に示すように、アナログ入力信号Ａｉｎから制御値ＤＡ０の値に相当する比較電圧を加減した電圧（差分電圧ＳＮ０）をストレージノードＳＮ０に出力する回路と言える。制御値ＤＡ０はデジタル値なので、比較用スイッチドキャパシタ回路１０８は、デジタルの制御値ＤＡ０をアナログ値にＤＡ変換することでアナログの比較信号を生成し、このアナログの比較信号をアナログ入力信号Ａｉｎと加減算して出力する回路と言いかえることもできる。ここで、アナログの比較信号は特許請求の範囲に記載のアナログ基準信号に対応する。
なお、比較用スイッチドキャパシタ回路１１８は、比較用スイッチドキャパシタ回路１０８と同様の構成となるため、ストレージノードＳＮ１の差分電圧ＳＮ１については説明を省略する。
【００７２】
［比較動作時における比較電圧の設定方法について］
ここで、図５は、第１実施形態の逐次比較型ＡＤ変換器のアナログ入力信号Ａｉｎとデジタル出力信号Ｖｏｕｔとの関係の一例を示す図である。図５において、横軸はアナログ入力信号Ａｉｎの信号電圧（以下、「アナログ入力電圧」と称す）であり、縦軸はデジタル出力信号Ｖｏｕｔである。
図５に示すように、第１基準電圧ＶＣを中心として、±ＶＦＳを入力レンジとする逐次比較型ＡＤ変換器１を構成する場合を例に挙げて、比較動作時の比較電圧の設定方法について説明する。
【００７３】
第１実施形態においては、（ｎ＋１）ビットのデジタル出力信号Ｖｏｕｔを得るために、比較器１０４及び１１４において、それぞれｎ回の比較動作を行う。以下、ＤＡ変換器１０９から出力される電圧を「第１比較電圧」と称し、ＤＡ変換器１１９から出力される電圧を「第２比較電圧」と称する。
１回目の比較においては、第１比較電圧が「ＶＣ＋ＶＦＳ／４」となるように制御値ＤＡ０を設定し、第２比較電圧が「ＶＣ−ＶＦＳ／４」となるように制御値ＤＡ１を設定する。例えば、「ｎ＝４」の場合、「ＤＡ０＝８」、「ＤＡ１＝−８」に設定する。
【００７４】
このときの第１比較電圧と第２比較電圧との間隔は、「（ＶＣ＋ＶＦＳ／４）−（ＶＣ−ＶＦＳ／４）＝ＶＦＳ／２」となる。
ここで、アナログ入力信号Ａｉｎと第１比較電圧との比較結果ＤＯ０＿１と、アナログ入力信号Ａｉｎと第２比較電圧との比較結果ＤＯ１＿１とは、アナログ入力信号Ａｉｎの値によって、下表２のとおりとなる。また、この時点でのデジタル出力コードをＶＯ（１）としＤＯ０＿１、ＤＯ１＿１の値に応じて下表２のように定義する。
【００７５】
【表２】
2020188454.tif 000009
【００７６】
上表２に示すように、「Ａｉｎ＜（ＶＣ−ＶＦＳ／４）」のときは、ＤＯ０＿１及びＤＯ１＿１が共に「０」となり、このときのＶＯ（１）を「−１」と定義する。また、「ＶＣ−ＶＦＳ／４≦Ａｉｎ＜ＶＣ＋ＶＦＳ／４」のときは、ＤＯ０＿１が「０」、ＤＯ１＿１が「１」となり、このときのＶＯ（１）を「０」と定義する。また、「Ａｉｎ≧（ＶＣ＋ＶＦＳ／４）」のときは、ＤＯ０＿１及びＤＯ１＿１が共に「１」となり、このときのＶＯ（１）を「１」と定義する。
【００７７】
次に、２回目の比較において、第１及び第２比較電圧の間隔を１回目の間隔の半分にして、より細かな判定を行う。具体的に、１回目の比較結果に従い２回目の第１及び第２比較電圧を以下のとおりに設定する。
１回目の比較結果が「Ａｉｎ＜（ＶＣ−ＶＦＳ／４）」であれば、２回目の比較において、第１比較電圧が「ＶＣ−ＶＦＳ×３／８」となるようにＤＡ０を設定し、第２比較電圧が「ＶＣ−ＶＦＳ×５／８」となるようにＤＡ１を設定する。例えば、「ｎ＝４」の場合、「ＤＡ０＝−１２」、「ＤＡ１＝−２０」に設定する。
【００７８】
また、１回目の比較結果が「ＶＣ−ＶＦＳ／４≦Ａｉｎ＜ＶＣ＋ＶＦＳ／４」であれば、２回目の比較において、第１比較電圧が「ＶＣ＋ＶＦＳ／８」となるようにＤＡ０を設定し、第２比較電圧が「ＶＣ−ＶＦＳ／８」となるようにＤＡ１を設定する。例えば、「ｎ＝４」の場合、「ＤＡ０＝４」、「ＤＡ１＝−４」に設定する。
また、１回目の比較結果が「Ａｉｎ≧（ＶＣ＋ＶＦＳ／４）」であれば、２回目の比較において、第１比較電圧が「ＶＣ＋ＶＦＳ×５／８」となるようにＤＡ０を設定し、第２比較電圧が「ＶＣ＋ＶＦＳ×３／８」となるようにＤＡ１を設定する。例えば、「ｎ＝４」の場合、「ＤＡ０＝２０」、「ＤＡ１＝１２」に設定する。
【００７９】
２回目の比較結果から得られるデジタル出力コードをＶＯ（２）とし、その値は１回目の比較時と同様に定義する（上表２を参照）。
以下同様に、ＤＡ０とＤＡ１との間隔を前回の半分にしてより細かな判定を行う。（ｎ＋１）ビットのＡＤ変換結果を得るために、この比較動作をｎ回繰り返し行い、ＶＯ（１）からＶＯ（ｎ）を得る。
最終的なＡＤ変換結果は以下の式（６）により得られる。
Ｖｏｕｔ＝ＶＯ（１）・（２ｎ−１）＋ＶＯ（２）・（２ｎ−２）＋・・・＋ＶＯ(ｎ)
・・・（６）
【００８０】
以上の比較動作のうち２回目までを図６に図示する。ここで、図６は、第１実施形態に係る逐次比較型ＡＤ変換器の比較動作時の比較電圧と比較動作回数との関係の一例を示す図である。図６では、第１比較電圧の位置を黒塗りの三角印で示し、第２比較電圧の位置を白抜きの三角印で示している。２つの三角印の間隔はその比較時点での最小分解能であり、第１及び第２比較電圧の上下にその最小分解能に相当する幅を持つように縦方向の矢印線を書いている。この矢印線の範囲が、その時点で判定可能なアナログ電圧範囲に相当する。以下、この電圧範囲のことを「比較範囲」と称する。また、この比較範囲において、最大電圧と第１比較電圧との間の区間、第１比較電圧と第２比較電圧との間の区間及び第２比較電圧と最小電圧との間の区間がそれぞれ、特許請求の範囲に記載の「判定区間」に対応する。１回目の比較動作を例にとると、比較範囲は、最大電圧「ＶＣ＋ＶＦＳ×３／４」と第１比較電圧「ＶＣ＋ＶＦＳ×１／４」との間の区間と、第１比較電圧「ＶＣ＋ＶＦＳ×１／４」と第２比較電圧「ＶＣ−ＶＦＳ×１／４」との間の区間と、第２比較電圧「ＶＣ−ＶＦＳ×１／４」と最小電圧「ＶＣ−ＶＦＳ×３／４」との間の区間との３つの判定区間を有している。
【００８１】
図６に示すように、１回目の比較動作のときと比較して、２回目の比較動作のときの方が比較範囲が半分となっていることが解る。なお、図６には、２回目の比較動作の比較範囲として、３つの比較範囲を図示しているが、実際は、１回目の比較結果に応じていずれか１つの比較範囲が設定される。
【００８２】
［比較動作中のアナログ入力信号Ａｉｎの変化に対応する仕組みについて］
ここで、図７は、第１実施形態に係る逐次比較型ＡＤ変換器のアナログ入力電圧が変化した場合の比較電圧とアナログ入力電圧との関係の一例を示す図である。
第１実施形態に係る逐次比較型ＡＤ変換器１では、比較動作中にアナログ入力信号Ａｉｎが変化したときに、これに応じて差分電圧ＳＮ０及びＳＮ１も変化するためＡＤ変換結果に誤りが生じる場合がある。これに対して、第１実施形態では、上記説明した比較電圧の設定方法で第１比較電圧及び第２比較電圧を設定することで、ＡＤ変換結果に誤りが生じることを低減している。以下、その仕組みについて説明する。
【００８３】
１回目の比較時のアナログ入力電圧をＡｉｎ（１）、２回目の比較時のアナログ入力電圧をＡｉｎ（２）とすると、図７に示すように、２回の比較で得られるデジタル出力コードは、１回目が「ＶＯ（１）＝１」、２回目が「ＶＯ（２）＝−１」となる。
ここで、２回目の比較時点で、上式（６）に従って最終出力Ｖｏｕｔを計算すると、「Ｖｏｕｔ＝１×２−１＝１」となる。
一方、１回目の比較時のアナログ入力電圧が図７中のＡｉｎ（１）’で２回目の比較時にＡｉｎ（２）に変化した場合、２回の比較で得られるデジタル出力コードは、１回目が「ＶＯ（１）＝０」、２回目が「ＶＯ（２）＝１」となる。即ち、１回目がＡｉｎ（１）のときと異なる結果が得られる。
【００８４】
但し、この場合も、２回目の比較時点で、上式（６）に従って最終出力Ｖｏｕｔを計算すると、「Ｖｏｕｔ＝０×２＋１＝１」となり、１回目がＡｉｎ（１）のときと同じ結果が得られる。
これは、１回目の比較でのアナログ入力電圧が異なっていても２回目の入力電圧が同じであれば全体としてのＡＤ変換結果は２回目の時点での入力電圧に応じた結果となることを示している。
即ち、本発明では、図７に示すように、アナログ入力電圧がＡｉｎ（１）の場合の２回目の比較範囲と、Ａｉｎ（１）’の場合の２回目の比較範囲とが一部重複するように比較範囲を設定している。そのため、Ａｉｎ（２）がこの重なる範囲内に入る場合は、１回目の比較結果が異なる値となっても最終出力Ｖｏｕｔは同じ結果となる。より具体的には、例えば１回目の３つの判定区間のうちの第１判定区間（最大電圧「ＶＣ＋ＶＦＳ×３／４」と第１比較電圧「ＶＣ＋ＶＦＳ×１／４」との間の区間）における判定結果に基づき設定された２回目の判定時の比較範囲（最大電圧「ＶＣ＋ＶＦＳ×７／８」と最小電圧「ＶＣ＋ＶＦＳ×１／８」との間の範囲）は、第１判定区間に隣接する第２判定区間（第１比較電圧と第２比較電圧との間の区間）における判定結果に基づき設定された２回目の判定時の比較範囲（最大電圧「ＶＣ＋ＶＦＳ×３／８」と最小電圧「ＶＣ−ＶＦＳ×３／８」との間の範囲）と少なくとも一部の範囲（電圧「ＶＣ＋ＶＦＳ×３／８」と電圧「ＶＣ＋ＶＦＳ１／８」との間の範囲）で重複する電圧範囲となる
【００８５】
第１実施形態に係る逐次比較型ＡＤ変換器１は、この特性を利用して（ｎ＋１）ビットのＡＤ変換結果を得るためにｎ回の比較を実施する回路を構成している。そのため、ｎ回目の比較動作ではｎ回目の比較時のアナログ入力電圧に相当するＡＤ変換結果を得ることができ、それ以前の比較時のアナログ電圧が多少異なっていても問題とならない。
一方、対比説明として、関連技術の逐次比較型Ａ／Ｄ変換器において、アナログ入力電圧が変化した場合の比較動作について説明する。
ここで、図８は、関連技術の逐次比較型Ａ／Ｄ変換器の比較動作時の比較電圧と比較動作回数との関係の一例を示す図である。また、図９は、関連技術の逐次比較型Ａ／Ｄ変換器のアナログ入力電圧が変化した場合の比較電圧とアナログ入力電圧との関係の一例を示す図である。なお、図８及び図９では、比較電圧の位置を白抜きの三角印で示している。また、比較範囲は、縦方向の矢印線で示している。
【００８６】
関連技術の逐次比較型Ａ／Ｄ変換器では、図８に示すように、２回目以降の比較動作に用いられる比較範囲間に重複する範囲部分がない構成となっている。
そのため、図８に示す従来の比較動作において、アナログ入力信号が比較動作中に変化した場合、図９に示すような動作となる。
即ち、１回目の比較時のアナログ入力電圧が図９中のＡｉｎ（１）で２回目の比較時に同図中のＡｉｎ（２）に変化した場合、２回の比較で得られるデジタル出力コードは、１回目が「ＶＯ（１）＝１」、２回目が「ＶＯ（２）＝０」となる。従って、２回目の時点での最終出力Ｖｏｕｔは、「Ｖｏｕｔ＝１×２＋０＝２」となる。
【００８７】
一方、１回目のアナログ入力電圧が図９中のＡｉｎ（１）’で２回目の比較時に同図中のＡｉｎ（２）に変化した場合、２回の比較で得られるデジタル出力コードは、１回目が「ＶＯ（１）＝０」、２回目が「ＶＯ（２）＝１」となる。従って、２回目の時点での最終出力Ｖｏｕｔは、「Ｖｏｕｔ＝０×２＋１＝１」となる。
即ち、１回目と２回目の比較動作時のアナログ入力電圧が異なると最終出力Ｖｏｕｔも異なってしまいＡ／Ｄ変換器としての動作ができない。このため関連技術の逐次比較型Ａ／Ｄ変換器では比較動作に入る前にアナログ入力電圧を一旦サンプルホールドし、比較動作はそのホールドされた電圧に基づいて行われる。つまり、サンプル時点から比較動作を経てデジタル出力信号が出力されるまでに比較動作分の遅延が存在する。
【００８８】
これに対して、第１実施形態に係る逐次比較型ＡＤ変換器１は、アナログ入力信号Ａｉｎの変化に追従しながら最終比較時のアナログ入力電圧に相当するＡＤ変換結果を直ぐに出力することが可能である。これにより、関連技術の逐次比較型Ａ／Ｄ変換器にあるようなサンプルホールドによる変換遅延が存在しない。
【００８９】
［動作例］
次に、図１０（ａ）に基づき、第１実施形態に係る逐次比較型ＡＤ変換器１の動作例を説明する。ここで、図１０（ａ）は、第１実施形態に係る逐次比較型ＡＤ変換器を５ビットの出力が得られる構成とした場合の比較動作時のアナログ入力信号波形、比較電圧、クロック信号波形、比較結果及びデジタル出力コードの時間変化の一例を示す図である。
以下、「ｎ＝４」として、５ビットの逐次比較型ＡＤ変換器１について動作を説明する。なお、スイッチ１０３ａ、１０３ｃ、１１３ａ及び１１３ｃがオフ状態、スイッチ１０３ｂ及び１１３ｂがオン状態になった後の動作から説明する。
【００９０】
制御回路１０１は、まず、第１及び第２比較電圧が「ＶＣ＋ＶＦＳ／４」及び「ＶＣ−ＶＦＳ／４」となるように制御値ＤＡ０及びＤＡ１を、「ＤＡ０＝８」、「ＤＡ１＝−８」に設定する（図３を参照）。そして、この制御値ＤＡ０及びＤＡ１に基づく制御信号ＣＴＲＬを、ＤＡ変換器１０９及び１１９に供給する。この場合、ＤＡ変換器１０９に対する制御値は、ＮＥＧ、Ｄ１、Ｄ３、Ｄ４、Ｄ５が「０」、Ｄ２が「１」となり、ＤＡ変換器１１９に対する制御値は、ＮＥＧ、Ｄ２が「１」となり、Ｄ１、Ｄ３、Ｄ４、Ｄ５が「０」となる。
【００９１】
従って、ＤＡ変換器１０９では、スイッチ１０３ｄ＿１、１０３ｄ＿３、１０３ｄ＿４、１０３ｄ＿５及び１０３ｆ＿２がオン状態となり、ＤＡ変換器１１９では、スイッチ１１３ｄ＿１、１１３ｄ＿３、１１３ｄ＿４、１１３ｄ＿５及び１１３ｅ＿２がオン状態となる。
これにより、ストレージノードＳＮ０には、アナログ入力電圧ＡｉｎからＤＡ変換器１０９による第１比較電圧「ＶＣ＋ＶＦＳ／４」を減算した差分電圧ＳＮ０が保持され、ストレージノードＳＮ１には、アナログ入力電圧ＡｉｎからＤＡ変換器１１９による第２比較電圧「ＶＣ−ＶＦＳ／４」を減算した差分電圧ＳＮ１が保持される。
【００９２】
そして、クロック信号ＤＣＬＫの立ち上がりエッジに応じて、比較器１０４において、ストレージノードＳＮ０の差分電圧ＳＮ０と参照電圧ＶＣとが比較判定される。同時に、クロック信号ＤＣＬＫの立ち上がりエッジに応じて、比較器１１４において、ストレージノードＳＮ１の差分電圧ＳＮ１と参照電圧ＶＣとが比較判定される。
図１０（ａ）に示すように、第１比較電圧及び第２比較電圧は共にアナログ入力電圧Ａｉｎよりも小さいため、この比較結果「ＤＯ０＿１＝１」及び「ＤＯ１＿１＝１」が、制御回路１０１及び出力レジスタ１０２にそれぞれ出力される（上表２を参照）。
これにより、出力レジスタ１０２では、「ＤＯ０＿１＝１」及び「ＤＯ１＿１＝１」の比較結果からデジタル出力コードＶＯ（１）として「１」を設定する（上表２を参照）。
【００９３】
また、制御回路１０１では、「ＤＯ０＿１＝１」及び「ＤＯ１＿１＝１」の比較結果から、第１比較電圧が「ＶＣ＋ＶＦＳ×５／８」となるように制御値ＤＡ０を設定し、第２比較電圧が「ＶＣ＋ＶＦＳ×３／８」となるように制御値ＤＡ１を設定する。具体的に、制御値ＤＡ０及びＤＡ１を、「ＤＡ０＝２０」、「ＤＡ１＝１２」に設定する（図３を参照）。そして、この制御値ＤＡ０及びＤＡ１に基づく制御信号ＣＴＲＬを、ＤＡ変換器１０９及び１１９に供給する。この場合、ＤＡ変換器１０９に対する制御値は、ＮＥＧ及びＤ２、Ｄ４、Ｄ５が「０」、Ｄ１及びＤ３が「１」となり、ＤＡ変換器１１９に対する制御値は、ＮＥＧ及びＤ１、Ｄ４、Ｄ５が「０」となり、Ｄ２及びＤ３が「１」となる。
【００９４】
従って、ＤＡ変換器１０９では、スイッチ１０３ｄ＿２、１０３ｄ＿４、１０３ｄ＿５、１０３ｆ＿１及び１０３ｆ＿３がオン状態となり、ＤＡ変換器１１９では、スイッチ１１３ｄ＿１、１１３ｄ＿４、１１３ｄ＿５、１１３ｅ＿２及び１１３ｅ＿３がオン状態となる。
これにより、ストレージノードＳＮ０には、アナログ入力電圧ＡｉｎからＤＡ変換器１０９による第１比較電圧「ＶＣ＋ＶＦＳ×５／８」を減算した差分電圧ＳＮ０が保持され、ストレージノードＳＮ１には、アナログ入力電圧ＡｉｎからＤＡ変換器１１９による第２比較電圧「ＶＣ＋ＶＦＳ×３／８」を減算した差分電圧ＳＮ１が保持される。
【００９５】
そして、クロック信号ＤＣＬＫの立ち上がりエッジに応じて、比較器１０４において、差分電圧ＳＮ０と参照電圧ＶＣとが比較判定され、比較器１１４において、差分電圧ＳＮ１と参照電圧ＶＣとが比較判定される。図１０（ａ）に示すように、アナログ入力電圧Ａｉｎは第１比較電圧よりも小さく第２比較電圧よりも大きいため、この比較結果「ＤＯ０＿２＝０」及び「ＤＯ１＿２＝１」が、制御回路１０１及び出力レジスタ１０２にそれぞれ出力される。
これにより、出力レジスタ１０２では、「ＤＯ０＿２＝０」及び「ＤＯ１＿２＝１」の比較結果からデジタル出力コードＶＯ（２）として「０」を設定する。
【００９６】
以降は、上記同様に、第１比較電圧と第２比較電圧との間隔が前回の半分となるように、制御値ＤＡ０及びＤＡ１を、１つ前の比較結果に基づき設定し、比較判定処理を実施する。
図１０（ａ）に示すように、３回目の比較判定では、「ＤＯ０＿３＝１」及び「ＤＯ１＿３＝１」が得られ、出力レジスタ１０２では、デジタル出力コードＶＯ（３）として「１」が設定される。最後に、４回目の比較判定では、「ＤＯ０＿４＝０」及び「ＤＯ１＿４＝１」が得られる。
そして、出力レジスタ１０２は、デジタル出力コードＶＯ（１）〜ＶＯ（４）から、上式（６）に従って、最終出力Ｖｏｕｔとして、「Ｖｏｕｔ＝１×２3＋０×２2＋１×２1
＋０＝１０」を演算する。
この最終出力Ｖｏｕｔは、最終比較時点のアナログ入力信号ＡｉｎのＡＤ変換結果となる。
【００９７】
一方、図１０（ｂ）は、第１実施形態に係る逐次比較型ＡＤ変換器を６ビットの出力が得られる構成とした場合の比較動作時のアナログ入力信号波形、比較電圧、クロック信号波形、比較結果及びデジタル出力コードの時間変化の一例を示す図である。
図１０（ｂ）に示す内容は、図２１に示す関連技術の６ビット出力の逐次比較型Ａ／Ｄ変換器に合わせたものとなっている。基本的な動作内容は、上述した５ビットの逐次比較型ＡＤ変換器１と同様となる。
【００９８】
第１実施形態に係る６ビット出力の逐次比較型ＡＤ変換器１では、図１０（ｂ）に示すように、１回目の比較判定で、「ＤＯ０＿１＝ＤＯ１＿１＝１」、「ＶＯ（１）＝１」が得られ、２回目の比較判定で、「ＤＯ０＿２＝０」、「ＤＯ１＿２＝１」、「ＶＯ（２）＝０」が得られる。加えて、３回目の比較判定で、「ＤＯ０＿３＝ＤＯ１＿３＝１」、「ＶＯ（３）＝１」が得られ、４回目の比較判定で、「ＤＯ０＿４＝０」、「ＤＯ１＿４＝１」、「ＶＯ（４）＝０」が得られる。そして、最後の５回目の比較判定で、「ＤＯ０＿５＝１」、「ＤＯ１＿５＝１」、「ＶＯ（５）＝１」が得られる。
これにより、最終出力Ｖｏｕｔとして、上式（６）に従って、「Ｖｏｕｔ＝１×２4＋０×２3＋１×２2＋０×２1＋１＝２１」が得られる。
【００９９】
一方、図２１に示す関連技術の６ビットの逐次比較型Ａ／Ｄ変換器では、６回の比較動作による比較結果として、「Ｄ１＝１」、「Ｄ２＝１」、「Ｄ３＝０」、「Ｄ４＝１」、「Ｄ５＝０」、「Ｄ６＝１」が得られる。即ち、２進数表現で「０１０１０１」が得られる。なお、２の補数表現のため最上位ビット（Ｄ１）のみ「１」を「０」に反転している。
従って、最終出力Ｖｏｕｔとして、「Ｖｏｕｔ＝０×２5＋１×２4＋０×２3＋１×２2＋０×２1＋１＝２１」が得られる。
図１０（ｂ）に示す例では、最終比較時点のアナログ入力電圧Ａｉｎが、図２１に示す従来構成のサンプル時点のアナログ入力電圧Ａｉｎと等しくなっているため、両者の最終出力が一致している。
【０１００】
［第１実施形態の作用及び効果］
第１実施形態に係る逐次比較型ＡＤ変換器１は、受信回路１０７及び１１７が、アナログ入力信号Ａｉｎを受信し、アナログ入力信号Ａｉｎに応じたアナログ入力信号ＡｉｎＯを出力する。減算器１０８ａ及び１１８ａが、ｎ回の逐次変換の各回におけるアナログ入力信号ＡｉｎＯと、制御値ＤＡ０及びＤＡ１をＤＡ変換したアナログの比較信号（第１及び第２比較電圧）との差分信号（差分電圧ＳＮ０及びＳＮ１）を算出する。比較器１０４及び１１４が、差分電圧ＳＮ０及びＳＮ１の電圧が参照電圧ＶＣよりも高いか否かを判定する。制御回路１０１が、比較器１０４及び１１４の比較結果ＤＯ０及びＤＯ１に基づき、アナログ入力信号ＡｉｎＯに対応するデジタル出力信号Ｖｏｕｔを演算する。更に、制御回路１０１が、比較器１０４及び１１４の各回の比較結果ＤＯ０及びＤＯ１に基づいて、アナログの比較信号（第１及び第２比較電圧）がアナログ入力信号ＡｉｎＯに近づくように制御値ＤＡ０及びＤＡ１を更新する。ＤＡ変換器１０９及び１１９は、制御値ＤＡ０及びＤＡ１をアナログの比較信号（第１及び第２比較電圧）に変換する。出力レジスタ１０２が、比較器１０４及び１１４の比較結果ＤＯ０及びＤＯ１に基づき、デジタル出力信号を出力する。
【０１０１】
つまり、逐次比較型ＡＤ変換器１は、第１〜第ｍ（本実施形態では、ｍ＝２）の受信回路１０７及び１１７と、第１〜第ｍ（本実施形態では、ｍ＝２）の比較器１０４及び１１４と、第１〜第ｍ（本実施形態では、ｍ＝２）のＤＡ変換器１０９及び１１９と、第１〜第ｍ（本実施形態では、ｍ＝２）の減算器１０８ａ及び１１８ａと、を備えている。制御回路１０１は、比較器１０４及び１１４の逐次変換するタイミングにおける比較結果ＤＯ０及びＤＯ１に基づいて、ＤＡ変換器１０９及び１１９にそれぞれ対応する制御値ＤＡ０及びＤＡ１を更新し、出力レジスタ１０２は、比較器１０４及び１１４の比較結果ＤＯ０及びＤＯ１に基づいて、デジタル出力信号Ｖｏｕｔを演算する。
【０１０２】
更に、第１実施形態に係る逐次比較型ＡＤ変換器１は、アナログ入力信号Ａｉｎが入力されるスイッチ１０３ｃを備える。加えて、逐次比較型ＡＤ変換器１は、第１基準電圧ＶＣを有する第１基準電圧端子ＶＣと、第１基準電圧ＶＣを基準として正側の第２基準電圧ＶＲＰを有する第２基準電圧端子ＶＲＰと、第１基準電圧ＶＣを基準として負側の第３基準電圧ＶＲＮを有する第３基準電圧端子ＶＲＮとを備える。加えて、受信回路１０７が、静電容量がＣｉｎのキャパシタを有する。
【０１０３】
更に、第１実施形態に係る逐次比較型ＡＤ変換器１は、ＤＡ変換器１０９が、各一端がストレージノードＳＮ０に接続されたキャパシタ１０６＿１〜１０６＿（ｎ＋１）と、制御値ＤＡ０のデジタル信号に応じてキャパシタ１０６＿１〜１０６＿（ｎ＋１）の各他端を第１基準電圧端子ＶＣ、第２基準電圧端子ＶＲＰまたは第３基準電圧端子ＶＲＮに接続するスイッチ群１０５＿１〜１０５＿（ｎ＋１）と、を有する。また、ＤＡ変換器１１９が、各一端がストレージノードＳＮ１に接続されたキャパシタ１１６＿１〜１１６＿（ｎ＋１）と、制御値ＤＡ１のデジタル信号に応じてキャパシタ１１６＿１〜１１６＿（ｎ＋１）の各他端を第１基準電圧端子ＶＣ、第２基準電圧端子ＶＲＰまたは第３基準電圧端子ＶＲＮに接続するスイッチ群１１５＿１〜１１５＿（ｎ＋１）と、を有する。また、キャパシタ１０６＿１〜１０６＿（ｎ＋１）及び１１６＿１〜１１６＿（ｎ＋１）のうちキャパシタ１０６＿Ｋ及び１１６＿Ｋ（Ｋは、１≦Ｋ≦（ｎ＋１）の自然数）の容量値が、キャパシタ１０６＿（ｎ＋１）及び１１６＿（ｎ＋１）の容量値を２の（（ｎ＋１）−ｋ）乗倍した値となるように構成した。
【０１０４】
この構成であれば、受信回路１０７及び１１７においてアナログ入力信号Ａｉｎを受信すると、受信したアナログ入力信号Ａｉｎに応じたアナログ入力信号ＡｉｎＯをストレージノードＳＮ０及びＳＮ１に出力することが可能である。即ち、入力信号をサンプルホールドすることなく、入力信号に応じた信号がそのままストレージノードＳＮ０及びＳＮ１に出力される。これにより、比較器１０４及び１１４にて、リアルタイムに変化するアナログ入力信号ＡｉｎＯに対して比較処理を行うことが可能となる。その結果、従来と比較してサンプルホールドによる遅延を無くすことが可能となり、変換速度を向上することが可能となる。
【０１０５】
また、第１実施形態に係る逐次比較型ＡＤ変換器１では、更に、制御回路１０１が、ＤＡ変換器１０９及び１１９の比較結果ＤＯ０及びＤＯ１に基づいて、アナログ入力信号ＡｉｎＯを判定する際の複数の判定区間を有する比較範囲を設定する。制御回路１０１が、比較器１０４及び１１４のｊ回目（ｊは１≦ｊ≦ｎの自然数、以下同じ）の複数の判定区間のうちの第１判定区間における比較結果ＤＯ０＿ｊ及びＤＯ１＿ｊに基づき設定された（ｊ＋１）回目の判定時の比較範囲が、ｊ回目の複数の判定区間のうちの一の判定区間であって当該第１判定区間に隣接する第２判定区間における比較結果ＤＯ０及びＤＯ１に基づき設定された（ｊ＋１）回目の判定時の比較範囲と少なくとも一部の範囲が重複する比較範囲となるようにＤＡ変換器１０９及び１１９にそれぞれ対応する制御値ＤＡ０及びＤＡ１を更新演算する。
【０１０６】
具体的に、制御回路１０１が、（ｊ＋１）回目の判定時において、比較範囲の幅が、ｊ回目の判定時の比較範囲の幅の半分の幅となるようにＤＡ変換器１０９及び１１９にそれぞれ対応する制御値ＤＡ０及びＤＡ１を更新する。
【０１０７】
この構成であれば、比較器１０４及び１１４の、ｊ回目の比較動作における、アナログ入力信号ＡｉｎＯの比較範囲と、（ｊ＋１）回目の比較判定動作時におけるアナログ入力信号ＡｉｎＯの比較範囲とが一部重複するように比較範囲を設定することが可能となる。これにより、（ｊ＋１）回目の比較動作時におけるアナログ入力信号ＡｉｎＯがこの重なる範囲内に入る場合は、ｊ回目以前の比較結果が多少異なる値となっても最終出力Ｖｏｕｔを同じ結果にすることが可能となる。その結果、アナログ入力電圧ＡｉｎＯが変化した場合のＡＤ変換結果に誤りが生じることを低減することが可能となる。
【０１０８】
〔第２実施形態〕
次に、図１１及び図１２に基づき、本発明の第２実施形態を説明する。
ここで、図１１は、第２実施形態に係るシングルエンド構成の逐次比較型ＡＤ変換器の基本構成を示す図であり、図１２は、第２実施形態に係るシングルエンド構成の逐次比較型ＡＤ変換器の具体的な構成を示す図である。
【０１０９】
［構成］
上記第１実施形態では、比較用スイッチドキャパシタ回路と比較器の組を２組備え、これら２組で並列に比較動作を行う構成とした。第２実施形態は、比較用スイッチドキャパシタ回路と比較器の組を１組として、上記第１実施形態で並列に行っていた比較動作を１組で時分割して行う点が上記第１実施形態と異なる。
以下、上記第１実施形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる点を詳細に説明する。
【０１１０】
第２実施形態に係る逐次比較型ＡＤ変換器１Ｂは、図１１及び図１２に示すように、上記第１実施形態の逐次比較型ＡＤ変換器１において、比較用スイッチドキャパシタ回路１１８及び比較器１１４を除外した構成となっている。
第２実施形態の制御回路１０１は、まず、制御値ＤＡ０を演算し、演算した制御値ＤＡ０に基づく制御信号ＣＴＲＬを比較用スイッチドキャパシタ回路１０８に供給する。これにより、ＤＡ変換器１０９は、制御値ＤＡ０をＤＡ変換してなる第１比較電圧を生成し、生成した第１比較電圧をストレージノードＳＮに出力する。ここで、制御値ＤＡ０の演算（設定）方法は上記第１実施形態と同様となる。
【０１１１】
第２実施形態の比較器１０４は、受信回路１０７からストレージノードＳＮに出力されたアナログ入力電圧ＡｉｎとＤＡ変換器１０９からストレージノードＳＮに出力された第１比較電圧との差分電圧ＳＮ（上記第１実施形態の差分電圧ＳＮ０に相当）と参照電圧ＶＣとを比較する。そして、この比較結果ＤＯ（上記第１実施形態のＤＯ０に相当）を、制御回路１０１及び出力レジスタ１０２に出力する。
第２実施形態の制御回路１０１及び出力レジスタ１０２は、比較器１０４から入力された比較結果ＤＯを保持する。以下、各比較動作における１回目の比較結果を「ＤＯ０」と称す。
【０１１２】
引き続き、制御回路１０１は、制御値ＤＡ１を演算し、演算した制御値ＤＡ１に基づく制御信号ＣＴＲＬを比較用スイッチドキャパシタ回路１０８に供給する。これにより、ＤＡ変換器１０９は、制御値ＤＡ１をＤＡ変換してなる第２比較電圧を生成し、生成した第２比較電圧をストレージノードＳＮに出力する。ここで、制御値ＤＡ１の演算（設定）方法は上記第１実施形態と同様となる。
比較器１０４は、受信回路１０７からストレージノードＳＮに出力されたアナログ入力電圧ＡｉｎとＤＡ変換器１０９からストレージノードＳＮに出力された第２比較電圧との差分電圧ＳＮ（上記第１実施形態の差分電圧ＳＮ１に相当）と参照電圧ＶＣとを比較する。そして、この比較結果ＤＯ（上記第１実施形態のＤＯ１に相当）を、制御回路１０１及び出力レジスタ１０２に出力する。以下、各比較動作における２回目の比較結果ＤＯを「ＤＯ１」と称す。
【０１１３】
第２実施形態の制御回路１０１は、比較器１０４から順に入力された比較結果ＤＯ０及びＤＯ１に基づき、上記第１実施形態と同様の方法で制御値ＤＡ０及びＤＡ１を更新する。
また、第２実施形態の出力レジスタ１０２は、比較器１０４から入力された比較結果ＤＯ０及びＤＯ１に基づき、上記第１実施形態と同様の方法でデジタル出力コードＶＯを演算する。
【０１１４】
［第２実施形態の作用及び効果］
第２実施形態に係る逐次比較型ＡＤ変換器１Ｂは、上記第１実施形態の逐次比較型ＡＤ変換器１において、比較用スイッチドキャパシタ回路１１８及び比較器１１４を除外した構成となっている。そして、比較用スイッチドキャパシタ回路１０８及び比較器１０４の１組が、上記第１実施形態で並列に行っていた各回の比較動作を時分割に２回に分けて行う構成となっている。
この構成であれば、上記第１実施形態と比較して変換動作は長くなるが、変換誤差を抑えつつ、サンプルホールドによる変換遅延を無くすことが可能となり、従来と比較して変換速度を向上することが可能となる。また、上記第１実施形態の逐次比較型ＡＤ変換器１と比較して、回路規模を小さくすることが可能となる。
【０１１５】
〔第３実施形態〕
次に、図１３に基づき、本発明の第３実施形態を説明する。
ここで、図１３は、第３実施形態の逐次比較型ＡＤ変換器の具体的な構成を示す図である。
【０１１６】
［構成］
上記第１実施形態では、ＤＡ変換器１０９及び１１９を複数のキャパシタによって比較電圧を生成する構成とした。第３実施形態では、ＤＡ変換器が、複数のキャパシタに代えて複数の抵抗（抵抗ラダー）によって比較電圧を生成する点が上記第１実施形態と異なる。
以下、上記第１実施形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる点を詳細に説明する。
【０１１７】
第３実施形態に係る逐次比較型ＡＤ変換器２は、図１３に示すように、制御回路２０１と、出力レジスタ２０２と、比較器２０４及び２１４と、比較用抵抗ラダー型ＤＡ変換回路２０８及び２１８と、を備える。
比較用抵抗ラダー型ＤＡ変換回路２０８は、スイッチ２０３ａ、２０３ｂ及び２０３ｃと、受信回路２０７と、ストレージノードＳＮ０と、ＤＡ変換器２０９とを備える。ここで、スイッチ２０３ｃは特許請求の範囲に記載の第１スイッチ回路に対応する。
受信回路２０７は、上記第１実施形態の受信回路１０７と同様に、静電容量が容量値Ｃｉｎに設定されたキャパシタを有している。
【０１１８】
ＤＡ変換器２０９は、複数のスイッチを有するスイッチ群２０５と、キャパシタ２０６と、直列接続された複数の抵抗素子を有する抵抗ラダー２１０とを備える。ここで、スイッチ群２０５は特許請求の範囲に記載の第２スイッチ回路に対応し、キャパシタ２０６は特許請求の範囲に記載の第２容量素子に対応する。
キャパシタ２０６は、静電容量が容量値Ｃに設定されたキャパシタであり、その右端はストレージノードＳＮ０と受信回路２０７の右端とスイッチ２０３ａの上端との接続点に接続されている。
【０１１９】
スイッチ群２０５は、複数のスイッチを備え、図１３に示すように、同図中の一番上のスイッチの左端が第１基準電圧端子ＶＣに接続されている。また、残りの各スイッチの左端が抵抗ラダー２１０を構成する複数の抵抗素子の素子同士の各接続部に形成された複数の端子（以下、「抵抗接続端子」と称す）のうちの対応する１つにそれぞれ接続されている。スイッチ群２０５の複数のスイッチの各スイッチの右端は、他のスイッチの右端及びキャパシタ２０６の左端に接続されている。
抵抗ラダー２１０の直列接続された複数の抵抗素子のうち図１３中の一番上の抵抗素子の上端は第２基準電圧端子ＶＲＰに接続され、図１３中の一番下の抵抗素子の下端は第３基準電圧端子ＶＲＮに接続されている。
【０１２０】
なお、第３実施形態において、抵抗ラダー２１０の複数の抵抗素子は、いずれも同じ抵抗値Ｒを有する素子から構成され、スイッチ２０３ａ〜２０３ｃ及びスイッチ群２０５の複数のスイッチは、ＭＯＳトランジスタなどのスイッチング素子から構成されている。
また、スイッチ群２０５の複数のスイッチは、それぞれの右端が接続された共通端子Ｏを備え、一番上のスイッチの左端には端子Ｃが形成されている。また、上から二番目以降から第１基準電圧ＶＣまでの電位に対応する各スイッチの左端には端子Ｐが形成され、以降の第３基準電圧ＶＲＮまでの電位に対応する各スイッチの左端には端子Ｎが形成されている。
【０１２１】
スイッチ群２０５の複数のスイッチは、制御回路２０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、端子Ｃ及び端子Ｏ、端子Ｐ及び端子Ｏ、並びに端子Ｎ及び端子Ｏとのいずれか１つ又は複数を短絡する。これにより、キャパシタ２０６の左端は、第１基準電圧端子ＶＣに接続されるか、又は端子Ｐに接続された抵抗接続端子のいずれか若しくは端子Ｎに接続された抵抗接続端子のいずれかに接続される。
ストレージノードＳＮ０は、キャパシタ２０６の右端と、比較器２０４の非反転入力端子と、スイッチ２０３ａの上端と、受信回路２０７を構成するキャパシタ（以下、「キャパシタ２０７」とも称す）の右端との接続点に形成された、電荷を保存可能なノードである。
【０１２２】
なお、上記説明した各種キャパシタ２０６及び２０７並びに各種スイッチの接続構成によって、スイッチ２０３ａ及び２０３ｂをオフ状態にし、スイッチ２０３ｃをオン状態にしたときに、上記第１実施形態の減算器１０８ａと同等の機能が発揮される。即ち、この接続状態において、ストレージノードＳＮ０には、キャパシタ２０７の保持電圧（アナログ入力信号Ａｉｎの電圧）に、キャパシタ２０６の保持電圧（ＤＡ変換器２０９の出力電圧）を極性に応じて加減した電圧である差分電圧ＳＮ０が保持される。
【０１２３】
スイッチ２０３ａは、ＭＯＳトランジスタなどのスイッチング素子から構成され、上端がストレージノードＳＮ０に接続され、下端が第１基準電圧端子ＶＣに接続されている。そして、制御回路２０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、ストレージノードＳＮ０を第１基準電圧端子ＶＣに接続する。
スイッチ２０３ｂは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ２０３ｃの右端と、受信回路２０７の左端とにそれぞれ接続され、左端が第１基準電圧端子ＶＣに接続されている。そして、制御回路２０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、受信回路２０７の左端を第１基準電圧端子ＶＣに接続する。
【０１２４】
スイッチ２０３ｃは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ２０３ｂの右端と受信回路２０７の左端とに接続され、左端がアナログ入力信号Ａｉｎの信号入力端子Ａｉｎに接続されている。そして、制御回路２０１からの制御信号ＣＴＲＬに応じてオン・オフを切り替え、オン状態のときに、受信回路２０７左端を信号入力端子Ａｉｎに接続する。
なお、スイッチ２０３ｂとスイッチ２０３ｃとは同時にオン状態とならないようにスイッチング動作がノンオーバーラップ制御される。
【０１２５】
以上説明した構成によって、ＤＡ変換器２０９は、抵抗ラダー２１０にて、フルスケール電圧を分圧し、各種スイッチをオン・オフ制御して、各抵抗接続端子からキャパシタ２０６へと所望の分圧電圧を取り出すことで、第１比較電圧を生成する。
一方、比較用抵抗ラダー型ＤＡ変換回路２１８は、スイッチ２１３ａ〜２１３ｃと、受信回路２１７と、ストレージノードＳＮ１と、ＤＡ変換器２１９とを備える。
受信回路２１７は、受信回路２０７と同じ静電容量Ｃｉｎのキャパシタから構成されている。かかる構成によって、受信回路２１７は、信号入力端子Ａｉｎに入力されたアナログ入力信号Ａｉｎを、比較器２１４の入力ノードであるストレージノードＳＮ１に伝える（加える）役割を有している。
【０１２６】
ＤＡ変換器２１９は、スイッチ群２１５と、キャパシタ２１６と、抵抗ラダー２２０とを備える。ここで、スイッチ群２１５は特許請求の範囲に記載の第２スイッチ回路に対応し、キャパシタ２１６は特許請求の範囲に記載の第２容量素子に対応する。
キャパシタ２１６は、接続構成の一部を除いて、上記キャパシタ２０６と同様の構成となっており、スイッチ群２１５は、接続構成の一部を除いて、上記スイッチ群２１５と同様の構成となっており、抵抗ラダー２２０は、上記抵抗ラダー２１０と同様の構成となっている。
【０１２７】
スイッチ群２１５の複数のスイッチの共通端子Ｏはキャパシタ２１６の左端と接続され、一番上のスイッチの端子Ｃは第１基準電圧端子ＶＣに接続されている。また、上から二番目以降の各スイッチの端子Ｐは、抵抗ラダー２２０に接続された一番上の抵抗接続端子の電位から第１基準電圧ＶＣまでの電位に対応する抵抗接続端子のいずれか１つと接続されている。また、端子Ｐに接続されたスイッチよりも下側の各スイッチの端子Ｎは、第１基準電圧ＶＣよりも負側の第３基準電圧ＶＲＮまでの電位に対応する抵抗接続端子のいずれか１つと接続されている。
【０１２８】
そして、スイッチ群２１５の複数のスイッチは、制御回路２０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、端子Ｃ及び端子Ｏ、端子Ｐ及び端子Ｏ、並びに端子Ｎ及び端子Ｏとのいずれか１つを短絡する。これにより、キャパシタ２１６の左端は、第１基準電圧端子ＶＣに接続されるか、又は端子Ｐに接続された抵抗接続端子のいずれか、若しくは端子Ｎに接続された抵抗接続端子のいずれかに接続される。
ストレージノードＳＮ１は、キャパシタ２１６の右端と、比較器２１４の非反転入力端子と、スイッチ２１３ａの上端と、受信回路２１７を構成するキャパシタ（以下、「キャパシタ２１７」とも称す）の右端との接続点に形成された、電荷を保存可能なノードである。
【０１２９】
なお、上記説明した各種キャパシタ２１６及び２１７並びに各種スイッチの接続構成によって、スイッチ２１３ａ及び２１３ｂをオフ状態にし、スイッチ２１３ｃをオン状態にしたときに、上記第１実施形態の減算器２１８ａと同等の機能が発揮される。即ち、この接続状態において、ストレージノードＳＮ１には、キャパシタ２１７の保持電圧（アナログ入力信号Ａｉｎの電圧）に、キャパシタ２１６の保持電圧（ＤＡ変換器２１９の出力電圧）を極性に応じて加減した電圧である差分電圧ＳＮ１が保持される。
【０１３０】
スイッチ２１３ａは、ＭＯＳトランジスタなどのスイッチング素子から構成され、上端がストレージノードＳＮ１に接続され、下端が第１基準電圧端子ＶＣに接続されている。そして、制御回路２０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、ストレージノードＳＮ１を第１基準電圧端子ＶＣに接続する。
スイッチ２１３ｂは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ２１３ｃの右端と、受信回路２１７の左端とにそれぞれ接続され、左端が第１基準電圧端子ＶＣに接続されている。そして、制御回路２０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、受信回路２１７の左端を第１基準電圧端子ＶＣに接続する。
【０１３１】
スイッチ２１３ｃは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ２１３ｂの右端と受信回路２１７の左端とに接続され、左端がアナログ入力信号Ａｉｎの信号入力端子Ａｉｎに接続されている。そして、制御回路２０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、受信回路２１７左端を信号入力端子Ａｉｎに接続する。
なお、スイッチ２１３ｂとスイッチ２１３ｃとはノンオーバーラップ制御される。
以上説明した構成によって、ＤＡ変換器２１９は、抵抗ラダー２２０にて、フルスケール電圧を分圧し、各種スイッチをオン・オフ制御して、各抵抗接続端子からキャパシタ２１６へと所望の分圧電圧を取り出すことで、第２比較電圧を生成する。
【０１３２】
制御回路２０１は、比較器２０４及び２１４の比較結果ＤＯ０及びＤＯ１に基づき、スイッチ２０３ａ〜２０３ｃ及び２１３ａ〜２１３ｃと、スイッチ群２０５及び２１５の各スイッチとのスイッチング動作を制御する制御信号ＣＴＲＬを生成する機能を有している。
出力レジスタ２０２は、比較器２０４及び２１４の出力する比較結果を示す信号の値（ＤＯ０＿１〜ＤＯ０＿ｎ及びＤＯ１＿１〜ＤＯ１＿ｎ）を保持する機能を有している。加えて、保持した比較結果ＤＯ０＿１〜ＤＯ０＿ｎ及びＤＯ１＿１〜ＤＯ１＿ｎに基づき、（ｎ＋１）ビットのデジタル出力信号Ｖｏｕｔを生成し、生成したデジタル出力信号Ｖｏｕｔを出力する機能を有している。
【０１３３】
比較器２０４は、制御回路２０１からのクロック信号ＤＣＬＫの立ち上がりエッジに応じて、非反転入力端子に入力された差分電圧ＳＮ０と反転入力端子に入力された参照電圧ＶＣとを比較する。そして、「ＳＮ０＜ＶＣ」のときは、比較結果ＤＯ０＿Ｍとして、ハイレベルの信号（「ＤＯ０＿Ｍ＝１」）を出力する。また、「ＳＮ０≧ＶＣ」のときは、比較結果ＤＯ０＿Ｍとして、ローレベルの信号（「ＤＯ０＿Ｍ＝０」）を出力する。
比較器２１４は、制御回路２０１からのクロック信号ＤＣＬＫの立ち上がりエッジに応じて、非反転入力端子に入力された差分電圧ＳＮ１と反転入力端子に入力された参照電圧ＶＣとを比較する。そして、「ＳＮ１＜ＶＣ」のときは、比較結果ＤＯ１＿Ｍとして、ハイレベルの信号（「ＤＯ１＿Ｍ＝１」）を出力する。また、「ＳＮ１≧ＶＣ」のときは、比較結果ＤＯ１＿Ｍとして、ローレベルの信号（「ＤＯ１＿Ｍ＝０」）を出力する。
【０１３４】
［ストレージノードＳＮ０の差分電圧ＳＮ０について］
ここで、スイッチ２０３ａと２０３ｂをオフ状態にし、スイッチ２０３ｃをオン状態にして、アナログ入力信号Ａｉｎが比較器２０４の非反転入力端子に伝わるようにする。
このときの差分電圧ＳＮ０は、スイッチ群２０５の各スイッチのオン・オフの状態で変化する。また、この差分電圧ＳＮ０は、寄生容量の影響を無視すると、下式（７）で表すことができる。
ＳＮ０＝（Ｃｉｎ／（Ｃｉｎ＋Ｃ））・Ａｉｎ＋（Ｃｉｎ／（Ｃｉｎ＋Ｃ））・（ＶＲ０−ＶＣ）＋ＶＣ                                                    ・・・（７）
【０１３５】
上式（７）において、ＶＲ０は、制御値ＤＡ０により選択されるスイッチ群２０５の複数のスイッチのうちのいずれかのスイッチの端子Ｏの電圧である。また、Ｃｉｎはキャパシタ２０７の静電容量値、Ｃはキャパシタ２０６の静電容量値である。
上式（７）の第２項は、制御値ＤＡ０により決まるので、上式（７）と第１実施形態の式（４）とは等価である。なお、差分電圧ＳＮ１についてもＳＮ０と同様となる。
従って、第３実施形態に係る逐次比較型ＡＤ変換器２は、上記第１実施形態の逐次比較型ＡＤ変換器１と同様の動作が可能である。
【０１３６】
［第３実施形態の作用及び効果］
第３実施形態に係る逐次比較型ＡＤ変換器２は、受信回路２０７及び２１７が、アナログ入力信号Ａｉｎを受信し、アナログ入力信号Ａｉｎに応じたアナログ入力信号ＡｉｎＯを出力する。比較用抵抗ラダー型ＤＡ変換回路２０８に設けられたキャパシタ２０６及び２０７の分圧による減算動作と、比較用抵抗ラダー型ＤＡ変換回路２１８に設けられたキャパシタ２１６及び２１７の分圧による減算動作とによって、ｎ回の逐次変換の各回におけるアナログ入力信号ＡｉｎＯと、制御値ＤＡ０及びＤＡ１をＤＡ変換したＤＡ変換したアナログの比較信号（第１及び第２比較電圧）との差分信号（差分電圧ＳＮ０及びＳＮ１）が算出される。比較器２０４及び２１４が、差分電圧ＳＮ０及びＳＮ１の電圧が参照電圧ＶＣよりも高いか否かを判定する。制御回路２０１が、比較器２０４及び２１４の比較結果ＤＯ０及びＤＯ１に基づき、アナログ入力信号ＡｉｎＯに対応するデジタル出力信号Ｖｏｕｔを演算する。更に、制御回路２０１が、比較器２０４及び２１４の比較結果ＤＯ０及びＤＯ１に基づいて、アナログの比較信号（第１及び第２比較電圧）がアナログ入力信号ＡｉｎＯに近づくように制御値ＤＡ０及びＤＡ１を更新する。ＤＡ変換器２０９及び２１９は、制御値ＤＡ０及びＤＡ１をアナログの比較信号（第１及び第２比較電圧）に変換する。出力レジスタ２０２が、比較器２０４及び２１４の比較結果ＤＯ０及びＤＯ１に基づき、デジタル出力信号を出力する。
【０１３７】
更に、第１基準電圧ＶＣを有する第１基準電圧端子ＶＣと、第１基準電圧ＶＣを基準として正側の第２基準電圧ＶＲＰを有する第２基準電圧端子ＶＲＰと、第１基準電圧ＶＣを基準として負側の第３基準電圧ＶＲＮを有する第３基準電圧端子ＶＲＮとを備える。また、受信回路２０７及び２１７が、静電容量がＣｉｎのキャパシタを有する。また、ＤＡ変換器２０９が、第２基準電圧端子ＶＲＰと第３基準電圧端子ＶＲＮとの間に直列接続された複数の抵抗素子を有する抵抗ラダー２１０と、各一端がストレージノードＳＮ０に接続されたキャパシタ２０６と、制御値ＤＡ０のデジタル信号に応じて、キャパシタ２０６の他端を抵抗ラダー２１０の複数の抵抗素子の抵抗素子同士の各接続部に形成された複数の抵抗接続端子のうちのいずれかに接続する。また、ＤＡ変換器２１９が、第２基準電圧端子ＶＲＰと第３基準電圧端子ＶＲＮとの間に直列接続された複数の抵抗素子を有する抵抗ラダー２２０と、各一端がストレージノードＳＮ１に接続されたキャパシタ２１６と、制御値ＤＡ１のデジタル信号に応じて、キャパシタ２１６の他端を抵抗ラダー２２０の複数の抵抗素子の抵抗素子同士の各接続部に形成された複数の抵抗接続端子のうちのいずれかに接続する。
【０１３８】
この構成であれば、受信回路２０７及び２１７においてアナログ入力信号Ａｉｎを受信すると、受信したアナログ入力信号Ａｉｎに応じたアナログ入力信号ＡｉｎＯをストレージノードＳＮ０及びＳＮ１に出力することが可能である。これにより、制御回路２０１、比較器２０４及び２１４並びに出力レジスタ２０２にて、リアルタイムに変化するアナログ入力信号ＡｉｎＯに対して比較処理等のＡＤ変換処理を行うことが可能となる。その結果、サンプルホールドした固定のアナログ入力信号をＡＤ変換処理する構成と比較してサンプルホールドによる遅延を無くすことが可能となり、変換速度を向上することが可能となる。
【０１３９】
〔第４実施形態〕
次に、図１４〜図１６に基づき、本発明の第４実施形態を説明する。
ここで、図１４は、第４実施形態に係るパイプライン型ＡＤ変換器の構成例を示すブロック図であり、図１５は、第４実施形態に係る単位ブロックの具体的な構成例を示すブロック図である。また、図１６は、第４実施形態に係るパイプライン型ＡＤ変換器の初段と次段の単位ブロックを構成する逐次比較型副ＡＤ変換器の比較動作時のタイミングチャートである。
【０１４０】
［構成］
第４実施形態は、パイプライン型Ａ／Ｄ変換器において、最終段のＡＤコンバータと、各単位ブロックの副ＡＤコンバータとに、上記第１実施形態の逐次比較型ＡＤ変換器１を適用した構成となっている。即ち、第４実施形態は、パイプライン型ＡＤ変換器を構成するＳＡＲ（逐次比較型ＡＤ変換器）として上記第１実施形態の逐次比較型ＡＤ変換器１を適用した構成ともいえる。
【０１４１】
第４実施形態に係るパイプライン型ＡＤ変換器３０は、図１４に示すように、１段目から４段目まで順に縦続接続された単位ブロック３＿１、３＿２、３＿３及び３＿４を備えている。加えて、単位ブロック３＿４に縦続接続された最終段の逐次比較型副ＡＤ変換器４と、エンコーダ５とを備えている。ここで、逐次比較型副ＡＤ変換器４は、上記第１実施形態の逐次比較型ＡＤ変換器１と同様の構成となっている。また、単位ブロック３＿１〜３＿４は特許請求の範囲に記載の複数のステージに対応し、逐次比較型副ＡＤ変換器４は特許請求の範囲に記載の最終ステージに対応する。
【０１４２】
単位ブロック３＿１〜３＿４は、同様の構成となるので、以下、区別する必要が無い場合に、単位ブロック３＿１〜３＿４を単に「単位ブロック３」と称する。
単位ブロック３は、図１５に示すように、逐次比較型副ＡＤ変換器６と、ＤＡ変換器７と、減算器８と、増幅器９とを備えている。
逐次比較型副ＡＤ変換器６は、上記第１実施形態の逐次比較型ＡＤ変換器１と同様の構成となっている。この逐次比較型副ＡＤ変換器６は、アナログ入力信号Ａｉｎ又は前段の単位ブロック３から入力されたアナログの差分信号（後述）をＡＤ変換し、このＡＤ変換結果のデジタル信号をエンコーダ５とＤＡ変換器７とにそれぞれ出力する。
【０１４３】
ＤＡ変換器７は、逐次比較型副ＡＤ変換器６から入力されたデジタル信号をアナログ信号にＤＡ変換し、このＤＡ変換結果のアナログ信号を減算器８に出力する。
減算器８は、信号入力端子Ａｉｎから入力されたアナログ入力信号Ａｉｎから、ＤＡ変換器７から入力されたアナログ信号を減算し、この減算結果のアナログの差分信号を増幅器９に出力する。
増幅器９は、減算器８から入力されたアナログの差分信号を増幅し、増幅した差分信号を次段の単位ブロック３又は最終段の逐次比較型副ＡＤ変換器４に出力する。ここで、増幅器９は特許請求の範囲に記載の増幅回路に対応する。
【０１４４】
エンコーダ５は、単位ブロック３＿１〜３＿４及び逐次比較型副ＡＤ変換器４から入力されたデジタル信号を加算して最終的なデジタル出力信号Ｖｏｕｔを演算し、演算したデジタル出力信号Ｖｏｕｔを出力する。
なお、逐次比較型副ＡＤ変換器４及び６は、上記第１実施形態の逐次比較型ＡＤ変換器１と同様の構成に限らず、上記第１実施形態の逐次比較型ＡＤ変換器１Ａ、上記第２実施形態の逐次比較型ＡＤ変換器１Ｂ及び上記第３実施形態の逐次比較型ＡＤ変換器２のうちのいずれか１つと同様の構成としてもよい。
【０１４５】
かかる構成によって、第４実施形態に係るパイプライン型ＡＤ変換器３０は、図１６に示す比較動作を行うことが可能となる。
即ち、単位ブロック３＿１及び３＿２を構成する逐次比較型副ＡＤ変換器６では、アナログ入力信号をサンプルホールドすることなく、信号を受けながら比較動作を行う。そのため、図１６に示すように、図１８に示される特許文献２に係るパイプライン型ＡＤ変換器の「third time interval」に相当する期間に信号をサンプルする必要がない。即ち、「third time interval」がないのでその分の変換遅延が短くなり高速動作が可能となる。
【０１４６】
［第４実施形態の作用及び効果］
第４実施形態に係るパイプライン型ＡＤ変換器３０は、縦続接続された単位ブロック３＿１〜３＿４と、最終段の逐次比較型副ＡＤ変換器４とを備える。単位ブロック３＿１〜３＿４の各々は、アナログ入力信号をデジタル出力信号に変換する逐次比較型副ＡＤ変換器６と、逐次比較型副ＡＤ変換器６が出力するデジタル出力信号をアナログ出力信号に変換するＤＡ変換器７と、アナログ入力信号とアナログ出力信号との差分の信号を増幅する増幅器９と、を有する。また、最終段の逐次比較型副ＡＤ変換器４は、単位ブロック３＿４が出力するアナログの差分信号をデジタル信号に変換する。そして、逐次比較型副ＡＤ変換器４及び６は、上記第１実施形態の逐次比較型ＡＤ変換器１から構成されている。
【０１４７】
この構成であれば、副ＡＤコンバータをフラッシュ型のＡＤコンバータで構成した場合と同等の変換遅延時間を保ちながらも低消費電力でレイアウト面積の増加を抑えたパイプライン型ＡＤ変換器を実現することができる。
【０１４８】
〔変形例〕
なお、上記第２実施形態において、上記第１実施形態で２組の比較用スイッチドキャパシタ回路及び比較器にて並列に行っていた比較動作を、１組の比較用スイッチドキャパシタ回路及び比較器にて時分割で行う構成としたが、この構成に限らない。例えば、１組の比較用スイッチドキャパシタ回路及び比較器にて関連技術の逐次比較型Ａ／Ｄ変換器と同様の比較動作を行う構成としてもよい。この構成とした場合も、上記第１実施形態と同様に関連技術と比較してサンプルホールドによる変換遅延を無くすことが可能となる。但し、上記第１実施形態と比較して、Ｊ回目と（Ｊ＋１）回目の比較動作において比較電圧に一部重複する範囲が無いためアナログ入力信号Ａｉｎが変化した場合の変換誤差を低減することはできない。しかし、アナログ入力信号Ａｉｎの変化が少ない環境下において有効である。
【０１４９】
また、上記第３実施形態において、２組の比較用抵抗ラダー型ＤＡ変換回路及び比較器にて上記第１実施形態と同様に並列に比較動作を行う構成としたが、この構成に限らない。例えば、上記第２実施形態と同様に、１組の比較用抵抗ラダー型ＤＡ変換回路及び比較器にて時分割で行う構成としてもよいし、１組の比較用抵抗ラダー型ＤＡ変換回路及び比較器にて関連技術の逐次比較型Ａ／Ｄ変換器と同様の比較動作を行う構成としてもよい。
また、上記第１及び第２の実施形態において、比較用スイッチドキャパシタ回路を用いて比較電圧を発生しているが、この構成に限らない。例えば比較用スイッチドキャパシタ回路のＶＲＰ及びＶＲＮ端子に第３実施形態において使用されているような抵抗ラダー型ＤＡ変換回路の出力を接続することで、スイッチドキャパシタ回路と抵抗ラダー回路を組合せたＤＡ変換回路として構成してもよい。
【０１５０】
上記第１及び第３の実施形態に係る逐次比較型ＡＤ変換回路は、受信回路、比較器、ＤＡ変換回路及び減算器をそれぞれ２個ずつ備えているが、本発明はこれに限られない。逐次比較型ＡＤ変換回路は、受信回路、比較器、ＤＡ変換回路及び減算器をそれぞれ３個以上ずつ備えていてもよい。この場合、３個以上の比較電圧が設定されるため、より高精度にＡＤ変換することができる。
【符号の説明】
【０１５１】
１，１Ａ，１Ｂ，２…逐次比較型ＡＤ変換器、３＿１〜３＿４…単位ブロック、４，６…逐次比較型副ＡＤ変換器、５…エンコーダ、７，１０９，１０９Ａ，１１９，１１９Ａ，２０９，２１９…ＤＡ変換器、８，１０８ａ，１０８ｂ，１１８ａ，１１８ｂ…減算器、９…増幅器、３０…パイプライン型ＡＤ変換器、１０１，２０１…制御回路、１０２，２０２…出力レジスタ、１０４，１１４，２０４，２１４…比較器、１０３ａ〜１０３ｃ，１０３ｄ＿１〜１０３ｄ＿（ｎ＋１），１０３ｅ＿１〜１０３ｅ＿（ｎ＋１），１０３ｆ＿１〜１０３ｆ＿（ｎ＋１），１１３ａ〜１１３ｃ，１１３ｄ＿１〜１１３ｄ＿（ｎ＋１），１１３ｅ＿１〜１１３ｅ＿（ｎ＋１），１１３ｆ＿１〜１１３ｆ＿（ｎ＋１），２０３ａ〜２０３ｃ…スイッチ、１０５＿１〜１０５＿（ｎ＋１），１１５＿１〜１１５＿（ｎ＋１），２０５，２１５…スイッチ群、１０７，１０７Ａ，１１７，１１７Ａ，２０７，２１７…受信回路、１０８，１１８…比較用スイッチドキャパシタ回路、２０８，２１８…比較用抵抗ラダー型ＤＡ変換回路、ＳＮ０，ＳＮ１…ストレージノード、ＶＣ…第１基準電圧端子、ＶＲＰ…第２基準電圧端子、ＶＲＮ…第３基準電圧端子
【図１】
2020188454.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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