(57)【要約】【課題】製造コストを低減することができる半導体記憶装置、及び半導体記憶装置を用いたニューラルネットワーク装置を提供する。【解決手段】本開示の一実施の形態の半導体記憶装置は、基板と、基板に形成されるとともに第１の絶縁膜を含む第１の記憶素子と、基板に形成されるとともに第１の絶縁膜の膜厚の０．５倍以上２倍以下の膜厚を有する第２の絶縁膜を含み、第１の記憶素子とは書き込み時の消費電力が異なる第２の記憶素子とを備える。【選択図】図１
2020098844.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成されるとともに第１の絶縁膜を含む第１の記憶素子と、
前記基板に形成されるとともに前記第１の絶縁膜の膜厚の０．５倍以上２倍以下の膜厚を有する第２の絶縁膜を含み、前記第１の記憶素子とは書き込み時の消費電力が異なる第２の記憶素子と
を備えた半導体記憶装置。
【請求項２】
前記第２の記憶素子は、前記第１の記憶素子より前記書き込み時の消費電力が大きい
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の記憶素子は、第１の下部電極と、前記第１の下部電極の上層に形成された前記第１の絶縁膜と、前記第１の絶縁膜の上層に形成された第１の上部電極とを含む第１のキャパシタであり、
前記第２の記憶素子は、第２の下部電極と、前記第２の下部電極の上層に形成された前記第２の絶縁膜と、前記第２の絶縁膜の上層に形成された第２の上部電極とを含む第２のキャパシタである
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の下部電極と前記第１の絶縁膜との膜厚の和は、前記第２の下部電極と前記第２の絶縁膜との膜厚の和の０．５倍以上２倍以下である
請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の絶縁膜と前記第１の上部電極との膜厚の和は、前記第２の絶縁膜と前記第２の上部電極との膜厚の和の０．５倍以上２倍以下である
請求項３に記載の半導体記憶装置。
【請求項６】
前記第１のキャパシタの膜厚は、前記第２のキャパシタの膜厚の０．５倍以上２倍以下である
請求項３に記載の半導体記憶装置。
【請求項７】
前記基板の上層かつ前記第１の記憶素子と前記第２の記憶素子との下層に設けられた第３の絶縁膜をさらに有し、
前記第１の絶縁膜と前記第２の絶縁膜との最も高い部分における高さの差は、前記第３の絶縁膜の膜厚以下である
請求項１に記載の半導体記憶装置。
【請求項８】
前記第１の絶縁膜及び前記第２の絶縁膜は、それぞれ、強誘電膜である
請求項１に記載の半導体記憶装置。
【請求項９】
前記第１の絶縁膜及び前記第２の絶縁膜は、それぞれ、酸化ハフニウム、酸化ジルコニウム及びそれらの固溶体のうちの少なくとも１種を含んで構成されている
請求項１に記載の半導体記憶装置。
【請求項１０】
前記第１の絶縁膜及び前記第２の絶縁膜は、それぞれ、結晶質である
請求項１に記載の半導体記憶装置。
【請求項１１】
前記第１の絶縁膜及び前記第２の絶縁膜は、それぞれ、結晶質の層及び非晶質の層を含んで構成されている
請求項１に記載の半導体記憶装置。
【請求項１２】
前記基板に設けられた第１のチャネル形成領域と、前記第１のチャネル形成領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の両側部に対応する部分の前記基板に前記第１のチャネル形成領域を挟むように形成された第１のソースドレイン領域とを有し、前記第１の記憶素子に電気的に接続して設けられた第１の電界効果トランジスタと、
前記基板に設けられた第２のチャネル形成領域と、前記第２のチャネル形成領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の両側部に対応する部分の前記基板に前記第２のチャネル形成領域を挟むように形成された第２のソースドレイン領域とを有し、前記第２の記憶素子に電気的に接続して設けられた第２の電界効果トランジスタと
をさらに備えた請求項１に記載の半導体記憶装置。
【請求項１３】
前記第１の記憶素子は、前記第１のソースドレイン領域に電気的に接続されており、
前記第２の記憶素子は、前記第２のゲート電極に電気的に接続されている
請求項１２に記載の半導体記憶装置。
【請求項１４】
前記基板の上層かつ前記第１の記憶素子と前記第２の記憶素子との下層に設けられた第３の絶縁膜をさらに有し、
前記第３の絶縁膜は、前記第１の記憶素子が形成される第１の記憶素子用凹部を有し、
前記第１の絶縁膜は、前記第１の記憶素子用凹部の内壁面に沿って形成されている
請求項１に記載の半導体記憶装置。
【請求項１５】
前記基板の上層かつ前記第１の記憶素子と前記第２の記憶素子との下層に設けられた第３の絶縁膜をさらに有し、
前記第３の絶縁膜は、前記第１の記憶素子が形成される第１の記憶素子用凹部を有し、
前記第１の絶縁膜及び前記第１の下部電極は、前記第１の記憶素子用凹部の内壁面に沿って形成されている
請求項３に記載の半導体記憶装置。
【請求項１６】
前記基板の上層かつ前記第１の記憶素子と前記第２の記憶素子との下層に設けられた第３の絶縁膜をさらに有し、
前記第３の絶縁膜は、前記第２の記憶素子が形成される第２の記憶素子用凹部を有し、
前記第２の絶縁膜は、前記第２の記憶素子用凹部の内壁面に沿って形成されている
請求項１に記載の半導体記憶装置。
【請求項１７】
前記基板の上層かつ前記第１の記憶素子と前記第２の記憶素子との下層に設けられた第３の絶縁膜をさらに有し、
前記第３の絶縁膜は、前記第２の記憶素子が形成される第２の記憶素子用凹部を有し、
前記第２の絶縁膜及び前記第２の下部電極は、前記第２の記憶素子用凹部の内壁面に沿って形成されている
請求項３に記載の半導体記憶装置。
【請求項１８】
前記基板に設けられた第１のチャネル形成領域と、前記第１のチャネル形成領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の両側部に対応する部分の前記基板に前記第１のチャネル形成領域を挟むように形成された第１のソースドレイン領域とを有し、前記第１の記憶素子に電気的に接続して設けられた第１の電界効果トランジスタをさらに備え、
前記第２の記憶素子は薄膜トランジスタであり、前記第２の絶縁膜は前記薄膜トランジスタのゲート絶縁膜である
請求項１に記載の半導体記憶装置。
【請求項１９】
前記第１の記憶素子は第１の薄膜トランジスタであり、前記第１の絶縁膜は前記第１の薄膜トランジスタのゲート絶縁膜であり、
前記第２の記憶素子は第２の薄膜トランジスタであり、前記第２の絶縁膜は前記第２の薄膜トランジスタのゲート絶縁膜である
請求項１に記載の半導体記憶装置。
【請求項２０】
基板と、
前記基板に形成されるとともに第１の絶縁膜を含み、積和演算結果を一時記憶するバッファメモリとして機能する第１の記憶素子と、
前記基板に形成されるとともに前記第１の絶縁膜の膜厚の０．５倍以上２倍以下の膜厚を有する第２の絶縁膜を含み、前記第１の記憶素子とは書き込み時の消費電力が異なり、アナログ積和演算器として機能する第２の記憶素子と
を備えたニューラルネットワーク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置、及びそのような半導体記憶装置を用いたニューラルネットワーク装置に関する。
【背景技術】
【０００２】
畳み込みニューラルネットワーク装置は、半導体記憶装置の１つであり、積和演算処理を行うシナプス回路と積和演算結果を一時的に保持するバッファメモリ等を含んで構成される。
【０００３】
特許文献１では、バッファメモリに強誘電体が用いられた構成が開示されており、また、特許文献２では、シナプス回路に強誘電体トランジスタ（ＦｅＦＥＴ：Ferroelectric Field Effect Transistor）が用いられた構成が開示されている。
【０００４】
また、非特許文献１では、シナプス回路に抵抗変化型メモリスタ素子を用い、バッファメモリにｅＤＲＡＭ（Embedded Dynamic Random Access Memory）を用いる構成が報告されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１５７７５６号公報
【特許文献２】特開平６−６８２８８号公報
【非特許文献】
【０００６】
【非特許文献１】Ali Shafiee et.al., "ISAAC: A Convolutional Neural Network Accelerator with In-Situ Analog Arithmetic in Crossbars", 2016 ACM/IEEE 43rd Annual International Symposium on Computer Architecture (ISCA), (2016).
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、半導体記憶装置では、製造コストを低減することが望まれる。
【０００８】
製造コストを低減することができる半導体記憶装置、及び半導体記憶装置を用いたニューラルネットワーク装置を提供することが望ましい。
【課題を解決するための手段】
【０００９】
本開示の一実施の形態における半導体記憶装置は、基板と、第１の記憶素子と、第２の記憶素子とを備えたものである。第１の記憶素子は、基板に形成されるとともに第１の絶縁膜を含む。第２の記憶素子は、基板に形成されるとともに第１の絶縁膜の膜厚の０．５倍以上２倍以下の膜厚を有する第２の絶縁膜を含み、第１の記憶素子とは書き込み時の消費電力が異なる。
【００１０】
本開示の一実施の形態におけるニューラルネットワーク装置は、基板と、第１の記憶素子と、第２の記憶素子を備えたものである。第１の記憶素子は、基板に形成されるとともに第１の絶縁膜を含み、積和演算結果を一時記憶するバッファメモリとして機能する。第２の記憶素子は、基板に形成されるとともに第１の絶縁膜の膜厚の０．５倍以上２倍以下の膜厚を有する第２の絶縁膜を含み、第１の記憶素子とは書き込み時の消費電力が異なり、アナログ積和演算器として機能する。
【００１１】
本開示の一実施の形態における半導体記憶装置及び本開示の一実施の形態におけるニューラルネットワーク装置では、第２の記憶素子の第２の絶縁膜の膜厚が、第１の記憶素子の第１の絶縁膜の０．５倍以上２倍以下の膜厚を有するようにした。これにより、第１の絶縁膜および第２の絶縁膜は、同一の工程で形成できるようになる。
【図面の簡単な説明】
【００１２】
【図１】本開示の一実施の形態に係る半導体記憶装置の一構成例を表す断面模式図である。
【図２Ａ】図１に示した半導体記憶装置の一構成例を示す説明図である。
【図２Ｂ】図１に示した半導体記憶装置の一構成例を示す説明図である。
【図３Ａ】図１に示した半導体記憶装置の製造方法を説明する断面模式図である。
【図３Ｂ】図３Ａに続く一工程を表す断面模式図である。
【図３Ｃ】図３Ｂに続く一工程を表す断面模式図である。
【図３Ｄ】図３Ｃに続く一工程を表す断面模式図である。
【図４】変形例１に係る半導体記憶装置の記憶素子の一構成例を表す断面模式図である。
【図５】変形例２に係る半導体記憶装置の記憶素子の一構成例を表す断面模式図である。
【図６】変形例３に係る半導体記憶装置の一構成例を表す断面模式図である。
【図７】図６に示した半導体記憶装置の一構成例を示す説明図である。
【図８】変形例４に係る半導体記憶装置の一構成例を表す断面模式図である。
【図９】変形例５に係る半導体記憶装置の一構成例を表す断面模式図である。
【図１０】変形例６に係る半導体記憶装置の一構成例を表す断面模式図である。
【図１１】変形例７に係る半導体記憶装置の一構成例を表す断面模式図である。
【発明を実施するための形態】
【００１３】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（第１及び第２の絶縁膜の膜厚が略同一である例）
２．変形例１（キャパシタ絶縁膜が３層の積層体である例）
３．変形例２（キャパシタ絶縁膜が２層の積層体である例）
４．変形例３（第２の記憶素子がトレンチ型キャパシタである例）
５．変形例４（第１の記憶素子がトレンチ型キャパシタである例）
６．変形例５（第１及び第２の記憶素子がトランジスタのゲートに接続された例）
７．変形例６（第２の記憶素子が強誘電体のゲート絶縁膜を有する薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））である例）
８．変形例７（第１及び第２の記憶素子が強誘電体のゲート絶縁膜を有する薄膜トランジスタ（ＴＦＴ）である例）
【００１４】
＜１．実施の形態＞
［構成例］
図１は、本開示の一実施の形態に係る半導体記憶装置（半導体記憶装置１）の一構成例を表すものである。本実施の形態の半導体記憶装置１は、半導体基板１０と、半導体基板１０に設けられたキャパシタＣＡ、及びキャパシタＣＢを備えたものであり、キャパシタ絶縁膜４１Ａとキャパシタ絶縁膜４１Ｂとは、略同一の膜厚を有する。半導体記憶装置１は、電界効果トランジスタＴＲＡ、電界効果トランジスタＴＲＢ、及び電界効果トランジスタＴＲＣをさらに有する。
【００１５】
キャパシタＣＡは、下部電極４０Ａ、キャパシタ絶縁膜４１Ａ、及び上部電極４２Ａを含み、下部電極４０Ａ、キャパシタ絶縁膜４１Ａ、及び上部電極４２Ａはこの順に積層されている。キャパシタＣＡは、本開示における「第１の記憶素子」の一具体例に対応する。キャパシタ絶縁膜４１Ａは、本開示における「第１の絶縁膜」の一具体例に対応する。キャパシタＣＢは、下部電極４０Ｂ、キャパシタ絶縁膜４１Ｂ、及び上部電極４２Ｂを含み、下部電極４０Ｂ、キャパシタ絶縁膜４１Ｂ、及び上部電極４２Ｂはこの順に積層されている。キャパシタＣＢは、本開示における「第２の記憶素子」の一具体例に対応する。キャパシタ絶縁膜４１Ｂは、本開示における「第２の絶縁膜」の一具体例に対応する。キャパシタＣＡ、及びキャパシタＣＢの構成の詳細については後述する。
【００１６】
半導体基板１０は、例えばシリコン（Ｓｉ）基板であり、酸化シリコン（ＳｉＯ2）からなるＳＴＩ（Shallow Trench Isolation）等の素子分離層１０Ｓにより複数の領域に区分されている。本実施の形態では、半導体基板１０は、素子分離層１０Ｓによって、例えば、第１の領域ＲＡ、第２の領域ＲＢ、及び第３の領域ＲＣに区分されている。半導体基板１０は、本開示における「基板」の一具体例に対応する。
【００１７】
電界効果トランジスタＴＲＡは、半導体基板１０の第１の領域ＲＡにおいて形成されている。電界効果トランジスタＴＲＡは、例えばｎチャネル型のＭＯＳ（Metal-Oxide-Semiconductor）ＦＥＴ（Field Effect Transistor）である。電界効果トランジスタＴＲＡは、チャネル形成領域１１Ａ、ゲート絶縁膜２０Ａ、ゲート電極２１Ａ、及びソースドレイン領域１２Ａ１，１２Ａ２を有する。
【００１８】
チャネル形成領域１１Ａは、半導体基板１０に設けられている。チャネル形成領域１１Ａは、例えば半導体基板１０中にホウ素（Ｂ）等のｐ型の導電性不純物が拡散されて形成されたｐ型の半導体領域である。
【００１９】
ゲート絶縁膜２０Ａは、チャネル形成領域１１Ａ上に形成されている。ゲート絶縁膜２０Ａは、例えば、酸化シリコン、窒化シリコン（ＳｉＮ）、あるいは酸窒化シリコン（ＳｉＯＮ）等の絶縁体で形成されている。
【００２０】
ゲート電極２１Ａは、ゲート絶縁膜２０Ａ上に形成されている。ゲート電極２１Ａは、例えばリン（Ｐ）等のｎ型の導電性不純物を含有するｎ型のポリシリコン、銅（Ｃｕ）、あるいはアルミニウム（Ａｌ）等の導電体で形成されている。
【００２１】
ソースドレイン領域１２Ａ１，１２Ａ２は、ゲート電極２１Ａの両側部に対応する部分の半導体基板１０にチャネル形成領域１１Ａを挟むように形成されている。ソースドレイン領域１２Ａ１，１２Ａ２は、例えば半導体基板１０中にｎ型の導電性不純物が拡散されて形成されたｎ型の半導体領域である。
【００２２】
電界効果トランジスタＴＲＢは、半導体基板１０の第２の領域ＲＢにおいて形成されている。電界効果トランジスタＴＲＢは、電界効果トランジスタＴＲＡと同様に、例えばｎチャネル型のＭＯＳＦＥＴである。電界効果トランジスタＴＲＢは、チャネル形成領域１１Ｂ、ゲート絶縁膜２０Ｂ、ゲート電極２１Ｂ、及びソースドレイン領域１２Ｂ１，１２Ｂ２を有する。これらは、電界効果トランジスタＴＲＡの対応する部分と同様の構成を有する。
【００２３】
電界効果トランジスタＴＲＣは、半導体基板１０の第３の領域ＲＣにおいて形成されている。電界効果トランジスタＴＲＣは、電界効果トランジスタＴＲＡと同様に、例えばｎチャネル型のＭＯＳＦＥＴである。電界効果トランジスタＴＲＣは、チャネル形成領域１１Ｃ、ゲート絶縁膜２０Ｃ、ゲート電極２１Ｃ、及びソースドレイン領域１２Ｃ１，１２Ｃ２を有する。これらは、電界効果トランジスタＴＲＡの対応する部分と同様の構成を有する。
【００２４】
電界効果トランジスタＴＲＡ、電界効果トランジスタＴＲＢ、及び電界効果トランジスタＴＲＣの上層には、全面を被覆する絶縁膜３０が形成されている。絶縁膜３０は、酸化シリコン、窒化シリコン、あるいは酸窒化シリコン等の絶縁体の単層膜または多層膜により形成されている。
【００２５】
絶縁膜３０には、ソースドレイン領域１２Ａ１，１２Ａ２の表面及びゲート電極２１Ａの上面にそれぞれ達する開口部３２Ａ１，３２Ａ２，３２Ａ３が設けられている。各開口部３２Ａ１，３２Ａ２，３２Ａ３には、導電体が埋め込まれて導電層３１Ａ１，３１Ａ２，３１Ａ３が形成されている。導電層３１Ａ１，３１Ａ２，３１Ａ３は、例えば、銅、アルミニウム、金（Ａｕ）、白金（Ｐｔ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、タングステンチタン（ＴｉＷ）、あるいは窒化タングステン（ＷＮ）等の導電体の単層膜もしくは多層膜により形成されている。導電層３１Ａ１，３１Ａ２，３１Ａ３は、それぞれソースドレイン領域１２Ａ１，１２Ａ２の表面及びゲート電極２１Ａの上面に接続されている。
【００２６】
上記と同様にして、絶縁膜３０には、ソースドレイン領域１２Ｂ１，１２Ｂ２の表面及びゲート電極２１Ｂの上面にそれぞれ達する開口部３２Ｂ１，３２Ｂ２，３２Ｂ３が設けられている。各開口部３２Ｂ１，３２Ｂ２、３２Ｂ３には、導電体が埋め込まれて導電層３１Ｂ１，３１Ｂ２，３１Ｂ３が形成されている。また、絶縁膜３０には、ソースドレイン領域１２Ｃ１，１２Ｃ２の表面及びゲート電極２１Ｃの上面にそれぞれ達する開口部３２Ｃ１，３２Ｃ２，３２Ｃ３が設けられている。各開口部３２Ｃ１，３２Ｃ２，３２Ｃ３には、導電体が埋め込まれて導電層３１Ｃ１，３１Ｃ２，３１Ｃ３が形成されている。
【００２７】
キャパシタＣＡは、第１の領域ＲＡに配置されており、下部電極４０Ａが導電層３１Ａ２に接続するように、絶縁膜３０の上層に形成されている。キャパシタＣＢは、第２の領域ＲＢに配置されており、下部電極４０Ｂが導電層３１Ｂ３に接続するように、絶縁膜３０の上層に形成されている。キャパシタＣＡとキャパシタＣＢの構成の詳細については後述する。
【００２８】
キャパシタＣＡ及びキャパシタＣＢの上層には、全面を被覆する絶縁膜５０が形成されている。絶縁膜５０は、酸化シリコン、窒化シリコン、あるいは酸窒化シリコン等の絶縁体の単層膜または多層膜により形成されている。
【００２９】
絶縁膜５０には、導電層３１Ａ１、上部電極４２Ａ、及び導電層３１Ａ３の上面にそれぞれ達する開口部５２Ａ１，５２Ａ２，５２Ａ３が設けられている。各開口部５２Ａ１，５２Ａ２，５２Ａ３には、導電体が埋め込まれて導電層５１Ａ１，５１Ａ２，５１Ａ３が形成されている。導電層５１Ａ１，５１Ａ２，５１Ａ３は、導電層３１Ａ１，３１Ａ２，３１Ａ３と同様の構成である。
【００３０】
上記と同様にして、絶縁膜３０には、導電層３１Ｂ１，３１Ｂ２、及び上部電極４２Ｂの上面にそれぞれ達する開口部３２Ｂ１，３２Ｂ２，３２Ｂ３が設けられている。各開口部３２Ｂ１，３２Ｂ２，３２Ｂ３には、導電体が埋め込まれて導電層３１Ｂ１，３１Ｂ２，３１Ｂ３が形成されている。また、絶縁膜５０には、導電層３１Ｃ１，３１Ｃ２，３１Ｃ３の上面にそれぞれ達する開口部５２Ｃ１，５２Ｃ２，５２Ｃ３が設けられている。各開口部５２Ｃ１，５２Ｃ２、５２Ｃ３には、導電体が埋め込まれて導電層５１Ｃ１，５１Ｃ２，５１Ｃ３が形成されている。導電層５１Ａ１，５１Ａ２，５１Ａ３，５１Ｂ１，５１Ｂ２，５１Ｂ３，５１Ｃ１，５１Ｃ２，５１Ｃ３には、さらなる上層配線等が接続して設けられていてもよい。例えば、導電層５１Ｂ３と導電層５１Ｃ１が上層配線を介して接続されている。
【００３１】
キャパシタＣＡ及びキャパシタＣＢの詳細な構成について説明する。キャパシタＣＡ及びキャパシタＣＢは、詳細は後述するが、略同じ膜厚を有することが好ましく、例えば、上記のように、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂが略同じ膜厚を有することが好ましい。キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、それぞれ、常誘電体、強誘電体、あるいはそれらの積層体で形成されている。図１に示した例においては、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、それぞれ、常誘電体あるいは強誘電体の単層膜である。常誘電体は、常誘電性を示す誘電体であれば特に限定はないが、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、あるいはそれらの積層体等である。強誘電体は、強誘電性を示す誘電体であれば特に限定はないが、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、及びそれらの固溶体のうちの少なくとも１種を含んで構成されている。酸化ハフニウム、酸化ジルコニウム、及びそれらの固溶体であっても、常誘電性を示す場合は、上記の常誘電体として構成可能である。
【００３２】
図１に示した例においては、下部電極４０Ａ及び上部電極４２Ａは平行平板の電極である。下部電極４０Ａ及び下部電極４０Ｂは、それぞれ、例えば銅、アルミニウム、窒化チタン、窒化タンタル等の金属、あるいはｎ型ポリシリコン等の導電体で形成されている。上部電極４２Ａ及び上部電極４２Ｂは、下部電極４０Ａ及び下部電極４０Ｂと同様に、それぞれ、例えば銅、アルミニウム、窒化チタン、窒化タンタル等の金属、あるいはｎ型ポリシリコンの導電体で形成されている。
【００３３】
キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂが常誘電体である場合について説明する。上記のキャパシタＣＡ及びキャパシタＣＢは、それぞれ、電荷を蓄積して情報を記憶する記憶素子として機能する。
【００３４】
電界効果トランジスタＴＲＡでは、キャパシタＣＡの下部電極４０Ａに蓄積した電荷に応じてソースドレイン領域１２Ａ１の出力が定められる。例えば、電界効果トランジスタＴＲＡを高抵抗（オフ）から低抵抗（オン）にしたときに流れるソース・ドレイン電流（１対のソースドレイン領域１２Ａ１，１２Ａ２の間に流れる電流）の大小が、デジタル情報の「０」と「１」に対応する。このようにしてキャパシタＣＡは２値の情報を記憶できる構成である。ソース・ドレイン電流は、導電層５１Ａ１等を介してソースドレイン領域１２Ａ１に接続されたセンスアンプ（不図示）により検出される。
【００３５】
キャパシタＣＡへの情報の書き込みにおいては、例えば、電界効果トランジスタＴＲＡをオンにした状態でソースドレイン領域１２Ａ１に所定の電圧を印加し、電界効果トランジスタＴＲＡをオフにする。これにより、印加した電圧に応じた電荷がキャパシタＣＡの下部電極４０Ａに蓄積できる構成である。
【００３６】
また、電界効果トランジスタＴＲＢでは、キャパシタＣＢに蓄積した電荷に応じてチャネル形成領域１１Ｂに形成されるチャネルの電流の大小が定められる。例えば、キャパシタＣＢ中に保持される電荷の量と、チャネル形成領域１１Ｂに形成されるチャネルの電流の大きさとを対応させることで、キャパシタＣＢが接続された電界効果トランジスタＴＲＢは抵抗変化型の記憶素子として機能する構成である。
【００３７】
キャパシタＣＢへの情報の書き込みにおいて、例えば、ソースドレイン領域１２Ｂ１，１２Ｂ２の一方または両方と、導電層５１Ｂ３との間に所定の電圧を印加する。これにより発生する下部電極４０Ｂへのトンネル電流より、電荷が下部電極４０Ｂに蓄積できる構成である。
【００３８】
次に、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂが強誘電体を含む場合について説明する。キャパシタＣＡ及びキャパシタＣＢは、それぞれ、強誘電体層を導電体層で挟持したキャパシタであり、ＭＦＭ（Metal-Ferroelectric-Metal）キャパシタとも称する。強誘電体の自発分極の方向がデジタル情報の「０」と「１」に対応し、その情報を長期間保持できるため不揮発性メモリとして用いられている。情報を書き込む際には、外部から電圧を印加し自発分極を反転させる。
【００３９】
強誘電体を用いた記憶素子には、情報の読出し方法が異なるＦｅＲＡＭ（Ferroelectric Random Access Memory）方式とＦｅＦＥＴ（Ferroelectric Field Effect Transistor）方式がある。電界効果トランジスタＴＲＡは、ソースドレイン領域１２Ａ２にＭＦＭキャパシタが接続された構成であり、ＦｅＲＡＭ方式の記憶素子（以下ＦｅＲＡＭとも称する）である。ＦｅＲＡＭでは、情報を読み出す際に、外部から電圧を印加した際の強誘電体膜の分極反転電流がセンスアンプで検出される。分極反転電流が小さい場合は、印加した電界の方向に分極しており、分極反転電流が大きい場合には、印加した電界と反対の方向に分極している。読み出し後には、情報が書き換わるため、再書き込みが必要になる。キャパシタＣＡは、電界効果トランジスタＴＲＡのソースドレイン領域１２Ａ２に接続されているので、読み書きの際にキャパシタＣＡに選択的に電圧を印加することが可能な構成となっている。
【００４０】
一方、ＦｅＦＥＴ方式の記憶素子（以下ＦｅＦＥＴとも称する）は、強誘電体をゲート絶縁膜に用いた電界効果トランジスタである。このようなＦｅＦＥＴは、金属−強誘電体−半導体（Metal − Ferroelectric − Semiconductor）の積層であるためＭＦＳ構造とも称する。ＦｅＦＥＴでは、強誘電体の自発分極の方向に応じて、閾電圧が変化する。すなわち、ゲート電圧を一定とすると、ソース―ドレイン間の電流が変化するため、それをセンスアンプで検出することで情報を読出すことができる。ＦｅＲＡＭとは異なり、強誘電体に印加される電圧が小さいため、分極を反転させずに読出しができる。書き込みの際に、非選択セルへの書き込みを防止するため追加でアクセストランジスタを設けてもよい。強誘電体層と半導体層の間に常誘電体層を挿入したＭＦＩＳ（Metal ？Ferroelectric ？ Insulator ？ Semiconductor）構造、さらに強誘電体層と常誘電体層の間に金属層を挿入したＭＦＭＩＳ（Metal ？ Ferroelectric ？ Metal ？ Insulator ？ Semiconductor）構造でも同様の特性が得られる。
【００４１】
電界効果トランジスタＴＲＢは、ゲート電極２１ＢにＭＦＭキャパシタが接続された構成である。電界効果トランジスタＴＲＢはＭＦＭＩＳ構造を有し、上記のようにＦｅＦＥＴと同様の振る舞いを示す。ＭＦＭＩＳは、強誘電体層とゲート絶縁膜との間に中間電極として導電体層を有する。強誘電体の自発分極に応じて中間電極の電位が変化することでソース−ドレイン電流が変化する。ＭＦＭＩＳは、トランジスタ内に強誘電体を導入するＭＦＳよりも製造が容易である。一方で、ゲート絶縁膜を介して書き込み電圧を印加するためＭＦＳ−ＦｅＦＥＴやＭＦＭキャパシタと比べて書き込み電圧が高くなり、書き換え時の消費エネルギー（消費電力）が大きい。また、電界効果トランジスタＴＲＢは、アクセストランジスタである電界効果トランジスタＴＲＣが接続されている。図１に示した例では、アクセストランジスタ（電界効果トランジスタＴＲＣ）が設けられているが、アクセストランジスタは必ずしも設けられなくてもよい。
【００４２】
キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、それぞれ、酸化ハフニウム、酸化ジルコニウム及びそれらの固溶体のうちの少なくとも１種を含んで構成されていることが好ましい。上記の材料は１０ｎｍ程度の薄膜でも強誘電性が発現する。このため、上記の材料をキャパシタ絶縁膜として用いることで、ＭＦＭキャパシタの微細化が可能である。また、上記の材料の薄膜は、ＣＶＤ（Chemical Vapor Deposition）法の１つであるＡＬＤ（Atomic Layer Deposition）法による成膜が可能であり、アスペクト比の高いトレンチの内壁面に沿って形成する場合にも好ましく適用できる。
【００４３】
キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、それぞれ、例えば、結晶質であることが好ましい。結晶質である強誘電体の自発分極は、長時間維持することが可能である。この場合、情報の記憶時間を長くすることができる。
【００４４】
キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、それぞれ、結晶質の層及び非晶質の層を含んで構成されていることが好ましい。非晶質の層は絶縁性に優れており、キャパシタにおけるリーク電流を削減可能であり、これにより情報の記憶時間を長くすることができる。
【００４５】
本実施の形態では、キャパシタＣＡとキャパシタＣＢの大きさが略同じであり、キャパシタＣＡを構成する材料とキャパシタＣＢを構成する材料が略同じであり、電界効果トランジスタＴＲＡと電界効果トランジスタＴＲＢの大きさが略同じである。本実施の形態では、上記のような構成において、キャパシタＣＢへの書き込みに用いられる電圧と、キャパシタＣＡへの書き込みに用いられる電圧とは異なっている。具体的には、キャパシタＣＢへの書き込みに用いられる電圧は、キャパシタＣＡへの書き込みに用いられる電圧より高い。また、キャパシタＣＢへの書き込みにかかる消費電力と、キャパシタＣＡへの書き込みにかかる消費電力とは異なっており、具体的には、キャパシタＣＢへの書き込みにかかる消費電力は、キャパシタＣＡへの書き込みにかかる消費電力より大きい。
【００４６】
上記のように、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、略同じ膜厚を有することが好ましいとしたが、具体的には、キャパシタ絶縁膜４１Ｂは、キャパシタ絶縁膜４１Ａの膜厚の０．５倍以上２倍以下の膜厚を有することが好ましい。さらに好ましくは０．８倍以上１．２倍以下である。最も好ましくは、キャパシタ絶縁膜４１Ｂの膜厚は、キャパシタ絶縁膜４１Ａの膜厚と同じである。これにより、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂを同一の工程で形成することが可能である。キャパシタ絶縁膜４１Ｂの膜厚とキャパシタ絶縁膜４１Ａの膜厚との間の差は、同じ製造工程で製造する際の成膜条件や下地形状等による膜厚の変動範囲内であればよい。
【００４７】
この他、下部電極４０Ｂ及びキャパシタ絶縁膜４１Ｂの膜厚の和は、例えば、下部電極４０Ａ及びキャパシタ絶縁膜４１Ａの膜厚の和の０．５倍以上２倍以下であることが好ましい。さらに好ましくは０．８倍以上１．２倍以下である。最も好ましくは、下部電極４０Ｂ及びキャパシタ絶縁膜４１Ｂの膜厚の和は、下部電極４０Ａ及びキャパシタ絶縁膜４１Ａの膜厚の和と同じである。これにより、下部電極４０Ａと下部電極４０Ｂと、及びキャパシタ絶縁膜４１Ａとキャパシタ絶縁膜４１Ｂとを、それぞれ、同一の工程で形成することが可能となる。下部電極４０Ｂ及びキャパシタ絶縁膜４１Ｂの膜厚の和と、下部電極４０Ａ及びキャパシタ絶縁膜４１Ａの膜厚の和との間の差は、同じ製造工程で製造する際の成膜条件や下地形状等による膜厚の変動範囲内であればよい。
【００４８】
キャパシタ絶縁膜４１Ｂ及び上部電極４２Ｂの膜厚の和は、キャパシタ絶縁膜４１Ａ及び上部電極４２Ａの膜厚の和の０．５倍以上２倍以下であることが好ましい。さらに好ましくは０．８倍以上１．２倍以下である。最も好ましくは、キャパシタ絶縁膜４１Ｂ及び上部電極４２Ｂの膜厚の和は、キャパシタ絶縁膜４１Ａ及び上部電極４２Ａの膜厚の和と同じである。これにより、キャパシタ絶縁膜４１Ａとキャパシタ絶縁膜４１Ｂと、及び上部電極４２Ａと上部電極４２Ｂとを、それぞれ、同一の工程で形成することが可能となる。キャパシタ絶縁膜４１Ｂ及び上部電極４２Ｂの膜厚の和と、キャパシタ絶縁膜４１Ａ及び上部電極４２Ａの膜厚の和との間の差は、同じ製造工程で製造する際の成膜条件や下地形状等による膜厚の変動範囲内であればよい。
【００４９】
キャパシタＣＢの膜厚（キャパシタＣＢを構成する下部電極４０Ｂ、キャパシタ絶縁膜４１Ｂ、及び上部電極４２Ｂの膜厚の和）は、キャパシタＣＡの膜厚（キャパシタＣＡを構成する下部電極４０Ａ、キャパシタ絶縁膜４１Ａ、及び上部電極４２Ａの膜厚の和）の０．５倍以上２倍以下であることが好ましい。さらに好ましくは０．８倍以上１．２倍以下である。最も好ましくは、キャパシタＣＢの膜厚は、キャパシタＣＡの膜厚と同じである。これにより、キャパシタＣＡと、キャパシタＣＢとを一括で形成することができる。キャパシタＣＢの膜厚とキャパシタＣＡの膜厚との間の差は、同じ製造工程で製造する際の成膜条件や下地形状等による膜厚の変動範囲内であればよい。
【００５０】
また、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂの表面高さは、略同一であることが好ましい。図２Ａ及び図２Ｂを参照して、上記表面高さが略同一について説明する。図２Ａ及び図２Ｂは図１中のキャパシタＣＡ及びキャパシタＣＢを拡大して表したものである。なお、下層絶縁膜３０Ａ及び絶縁膜３０Ｂは、図１に示した絶縁膜３０に相当する。図２Ａでは、絶縁膜３０Ｂは高さが均一な平坦面３０Ｂ１を有し、絶縁膜３０Ｂの上層にキャパシタＣＡ及びキャパシタＣＢが設けられている。図２Ａに示した例では、キャパシタ絶縁膜４１Ａの最も高い部分の高さＨ１は、キャパシタ絶縁膜４１Ｂの最も高い部分の高さと同一となっている。これは、キャパシタ絶縁膜４１Ｂ及びキャパシタ絶縁膜４１Ａが平坦な絶縁膜３０Ｂの上層に形成されているからである。下部電極４０Ａの最も高い部分の高さＨ２も、下部電極４０Ｂの最も高い部分の高さと同一となっている。同様に、上部電極４２Ａの最も高い部分の高さＨ３も、上部電極４２Ｂの最も高い部分の高さと同一となっている。
【００５１】
図２Ａ及び図２Ｂに示したように、例えば、絶縁膜３０が下層絶縁膜３０Ａ及び絶縁膜３０Ｂの積層膜である場合には、図２Ｂに示したように、絶縁膜３０Ｂの高さに変動がある場合がある。この場合、キャパシタ絶縁膜４１Ａの最も高い部分の高さは、キャパシタ絶縁膜４１Ｂの最も高い部分の高さと同一でなくなる場合がある。
【００５２】
キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂの表面高さが略同一とは、上記場合を含めて、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂの最も高い部分における高さの差は、絶縁膜３０Ｂの膜厚Ｔ３０Ｂ以下であることとする。
【００５３】
以上のことから、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂの表面高さは、略同一であることが好ましく、具体的には、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂの最も高い部分における高さの差は、例えば、絶縁膜３０Ｂの膜厚Ｔ３０Ｂ以下であることが好ましい。さらに好ましくは絶縁膜３０Ｂの膜厚Ｔ３０Ｂの０．５倍以下である。キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂの最も高い部分における高さの差が絶縁膜３０Ｂの膜厚Ｔ３０Ｂ以下である場合、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、共通の絶縁膜（絶縁膜３０Ｂ）の上層に形成された同一の層であることが可能であり、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂを同一の工程で形成することが可能である。
【００５４】
［半導体記憶装置の製造方法］
次に、図３Ａ〜図３Ｄを参照して、半導体記憶装置１の製造方法について説明する。図３Ａ〜図３Ｄは、それぞれ、半導体記憶装置１の製造方法における一工程を表す平面図である。図３Ａ〜図３Ｄでは、図１の電界効果トランジスタＴＲＡ，ＴＲＢが設けられた領域（第１の領域ＲＡ及び第２の領域ＲＢ）に対応する領域を示し、電界効果トランジスタＴＲＣ（第３の領域ＲＣ）は省略している。
【００５５】
まず、図３Ａに示したように、半導体基板１０の上に、電界効果トランジスタＴＲＡ及び電界効果トランジスタＴＲＢを形成する。具体的には、第１の領域ＲＡ及び第２の領域ＲＢ等の各トランジスタの形成領域を区分するように素子分離層１０Ｓが形成された半導体基板１０を用意する。続いて、イオン注入等により半導体基板１０中にｐ型不純物を拡散させ、第１の領域ＲＡにおける半導体基板１０中にチャネル形成領域１１Ａを形成し、第２の領域ＲＢにおける半導体基板１０中にチャネル形成領域１１Ｂを形成する。
【００５６】
次に、例えば熱酸化法あるいはＣＶＤ法等により第１の領域ＲＡにおけるチャネル形成領域１１Ａの表面にゲート絶縁膜２０Ａを形成し、第２の領域ＲＢにおけるチャネル形成領域１１Ｂの表面にゲート絶縁膜２０Ｂを形成する。ゲート絶縁膜２０Ａ及びゲート絶縁膜２０Ｂは、例えば酸化シリコン、窒化シリコン、あるいは酸窒化シリコン等で形成する。
【００５７】
続いて、例えばＣＶＤ法等により第１の領域ＲＡにおけるゲート絶縁膜２０Ａの上層にゲート電極２１Ａを形成し、第２の領域ＲＢにおけるゲート絶縁膜２０Ｂの上層にゲート電極２１Ｂを形成する。例えば、全面にポリシリコン等の導電層を堆積して、ゲート電極のパターンに加工することで形成できる。ゲート電極２１Ａ及びゲート電極２１Ｂのパターン加工を行う際にゲート絶縁膜２０Ａ及びゲート絶縁膜２０Ｂも同様にパターン加工される。
【００５８】
次に、ゲート電極２１Ａ及びゲート電極２１Ｂをマスクとするｎ型の導電性不純物のイオン注入を行う。これによってゲート電極２１Ａ及びゲート電極２１Ｂの両側部における半導体基板１０の表面（チャネル形成領域１１Ａの表面及びチャネル形成領域１１Ｂの表面）にｎ型の導電性不純物を拡散させ、ソースドレイン領域１２Ａ１，１２Ａ２及びソースドレイン領域１２Ｂ１，１２Ｂ２を形成する。
【００５９】
続いて、例えばＣＶＤ法により電界効果トランジスタＴＲＡ及び電界効果トランジスタＴＲＢを被覆して全面に酸化シリコンを堆積させ、絶縁膜３０を形成する。次に、絶縁膜３０に、ソースドレイン領域１２Ａ１，１２Ａ２の表面及びゲート電極２１Ａの上面にそれぞれ達する開口部３２Ａ１，３２Ａ２、３２Ａ３を形成する。同様に、ソースドレイン領域１２Ｂ１，１２Ｂ２の表面及びゲート電極２１Ｂの上面にそれぞれ達する開口部３２Ｂ１，３２Ｂ２、３２Ｂ３を形成する。続いて、ＣＶＤ法等によって各開口部３２Ａ１，３２Ａ２，３２Ａ３，３２Ｂ１，３２Ｂ２，３２Ｂ３に、タングステン、銅あるいはアルミニウム等の導電体を埋め込んで成膜し、開口部３２Ａ１，３２Ａ２，３２Ａ３，３２Ｂ１，３２Ｂ２，３２Ｂ３の外部の導電体を除去することで、導電層３１Ａ１，３１Ａ２，３１Ａ３，３１Ｂ１，３１Ｂ２，３１Ｂ３を形成する。
【００６０】
次に、図３Ｂに示したように、絶縁膜３０の上層に全面に、例えばスパッタリング法により窒化チタン等の金属を成膜し、あるいは、ＣＶＤ法によりポリシリコンを成膜し、下部電極４０を形成する。下部電極４０は、パターン加工前では、導電層３１Ａ１，３１Ａ２，３１Ａ３，３１Ｂ１，３１Ｂ２，３１Ｂ３に接している。続いて、下部電極４０の上層に全面に、ＡＬＤ法あるいは他のＣＶＤ法により、キャパシタ絶縁膜４１Ａとキャパシタ絶縁膜４１Ｂを含む絶縁膜４１を形成する。即ち、キャパシタ絶縁膜４１Ａとキャパシタ絶縁膜４１Ｂを同一の工程で形成する。絶縁膜４１は、例えば、酸化シリコン等の常誘電体、酸化ハフニウム等の強誘電体、あるいはそれらの積層体で形成される。次に、絶縁膜４１の上層に全面に、例えばスパッタリング法により窒化チタン等の金属を成膜し、あるいは、ＣＶＤ法によりポリシリコンを成膜し、上部電極４２を形成する。
【００６１】
続いて、図３Ｃに示したように、下部電極４０、絶縁膜４１及び上部電極４２をパターン加工する。パターン加工により、第１の領域ＲＡでは、下部電極４０Ａ、キャパシタ絶縁膜４１Ａ及び上部電極４２Ａが積層したキャパシタＣＡが形成される。また、第２の領域ＲＢでは、下部電極４０Ｂ、キャパシタ絶縁膜４１Ｂ及び上部電極４２Ｂが積層したキャパシタＣＢが形成される。上記のパターン加工は、例えばフォトリソグラフィー工程によりフォトレジスト膜（不図示）をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチング処理を施すことにより行う。パターン加工により、下部電極４０Ａは導電層３１Ａ２だけに接続された構成となる。また、下部電極４０Ｂは導電層３１Ｂ３だけに接続された構成となる。
【００６２】
次に、図３Ｄに示したように、例えばＣＶＤ法によりキャパシタＣＡ及びキャパシタＣＢを被覆して全面に酸化シリコンを堆積させ、絶縁膜５０を形成する。続いて、絶縁膜５０に、導電層３１Ａ１、上部電極４２Ａ、及び導電層３１Ａ３の上面にそれぞれ達する開口部５２Ａ１，５２Ａ２，５２Ａ３を形成する。同様に、導電層３１Ｂ１、導電層３１Ｂ２、及び上部電極４２Ｂの上面にそれぞれ達する開口部５２Ｂ１，５２Ｂ２，５２Ｂ３を形成する。次に、ダマシン法あるいはＣＶＤ法等によって各開口部５２Ａ１，５２Ａ２，５２Ａ３，５２Ｂ１，５２Ｂ２，５２Ｂ３に、銅あるいはアルミニウム等の導電体を埋め込んで成膜し、開口部５２Ａ１，５２Ａ２，５２Ａ３，５２Ｂ１，５２Ｂ２，５２Ｂ３の外部の導電体を除去することで、導電層５１Ａ１，５１Ａ２，５１Ａ３，５１Ｂ１，５１Ｂ２，５１Ｂ３を形成する。
【００６３】
［動作］
続いて、本実施の形態の半導体記憶装置の動作について説明する。
【００６４】
（全体動作概要）
まず、図１を参照して、半導体記憶装置の全体動作概要を説明する。キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂが常誘電体である場合について説明する。上記のキャパシタＣＡとキャパシタＣＢとは、それぞれ、電荷を蓄積して情報を記憶する記憶素子として機能するものである。電界効果トランジスタＴＲＡからキャパシタＣＡに記憶した情報を読み出す際には、電界効果トランジスタＴＲＡを高抵抗（オフ）から低抵抗（オン）にしたときに流れるソース・ドレイン電流の大小をセンスアンプにより検出する。キャパシタＣＡへの情報の書き込む際には、電界効果トランジスタＴＲＡをオンにした状態でソースドレイン領域１２Ａ１に所定の電圧を印加し、電界効果トランジスタＴＲＡをオフにする。電界効果トランジスタＴＲＢからキャパシタＣＢに記憶した情報を読み出す際には、キャパシタＣＢ中に保持される電荷の量に対応した大きさで流れるソース・ドレイン電流を検出する。キャパシタＣＢへ情報を書き込む際には、ソースドレイン領域１２Ｂ１，１２Ｂ２の一方または両方と、導電層５１Ｂ３との間に所定の電圧を印加し、下部電極４０Ｂへのトンネル電流により電荷を下部電極４０Ｂに蓄積する。
【００６５】
次に、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂが強誘電体を含む場合について説明する。キャパシタＣＡ及びキャパシタＣＢは、強誘電体膜の自発分極の方向によって情報を記憶するものである。電界効果トランジスタＴＲＡから情報を読み出す際には、強誘電体膜の分極反転電流をセンスアンプで検出する。情報を書き込む際には、外部から電圧を印加し強誘電体膜の自発分極の方向を制御する。電界効果トランジスタＴＲＢでは強誘電体膜の自発分極の方向に応じて閾電圧が変化するので、電界効果トランジスタＴＲＢから情報を読み出す際には、ソース・ドレイン電流の変化をセンスアンプで検出する。情報を書き込む際には、外部から電圧を印加し強誘電体膜の自発分極の方向を制御する。
【００６６】
（詳細動作）
キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂが常誘電体である場合について説明する。上記のキャパシタＣＡ及びキャパシタＣＢは、それぞれ、電荷を蓄積して情報を記憶する記憶素子として機能するものである。電界効果トランジスタＴＲＡからキャパシタＣＡに記憶した情報を読み出すには、電界効果トランジスタＴＲＡを高抵抗（オフ）から低抵抗（オン）にしたときに流れるソース・ドレイン電流をセンスアンプで検出する。ソース・ドレイン電流の大小をデジタル情報の「０」と「１」に対応させることにより、情報を読み出す。キャパシタＣＡへの情報の書き込みにおいては、例えば、電界効果トランジスタＴＲＡをオンにした状態でソースドレイン領域１２Ａ１に所定の電圧を印加し、電界効果トランジスタＴＲＡをオフにする。これにより、印加した電圧に応じた電荷がキャパシタＣＡの下部電極４０Ａに蓄積でき、情報を記憶できる。
【００６７】
電界効果トランジスタＴＲＢでは、キャパシタＣＢに蓄積した電荷に応じてチャネル形成領域１１Ｂに形成されるチャネルの電流の大小が定められる。例えば、キャパシタＣＢ中に保持される電荷の量と、チャネル形成領域１１Ｂに形成されるチャネルの電流の大きさとを対応させることで、抵抗変化型の記憶素子として機能するものである。キャパシタへの情報の書き込みにおいて、例えば、半導体基板１０と導電層５１Ｂ３の間に所定の電圧を印加する。これにより電荷がキャパシタＣＢの下部電極４０Ｂに蓄積され、情報を記憶できる。
【００６８】
次に、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂが強誘電体を含む場合について説明する。電界効果トランジスタＴＲＡはＦｅＲＡＭであり、外部から電圧を印加した際の強誘電体膜の分極反転電流をセンスアンプで検出することで、キャパシタＣＡに記憶された情報を読み出すことができる。キャパシタＣＡへの情報の書き込みを行うには、キャパシタＣＡに外部から所定の電圧を印加して、強誘電体膜の自発分極の方向を制御することで、情報を記憶できる。
【００６９】
電界効果トランジスタＴＲＢは、ＭＦＭＩＳ構造のＦｅＦＥＴである。強誘電体の自発分極の方向に応じて、閾電圧が変化するので、ソース・ドレイン電流の変化をセンスアンプで検出することで情報を読出すことができる。また、電界効果トランジスタＴＲＢへの情報の書き込みを行うには、キャパシタＣＢに外部から所定の電圧を印加して、強誘電体膜の自発分極の方向を制御することで、情報を記憶できる。ここで、書き込みの際、キャパシタＣＢへはゲート絶縁膜を介して電圧の印加が行われるので、印加電圧は電界効果トランジスタＴＲＡ（ＦｅＲＡＭ）へ書き込む際の電圧よりも高くなり、書き換え時の消費エネルギー（消費電力）が大きくなる。
【００７０】
キャパシタ絶縁膜４１Ａが強誘電体である電界効果トランジスタＴＲＡ（ＦｅＲＡＭ）では分極反転電流により記憶情報を読み出すのに対し、キャパシタ絶縁膜４１Ａが常誘電体である電界効果トランジスタＴＲＡ（ｅＤＲＡＭ）では、キャパシタＣＡに蓄積された電荷の放電電流を読み出す。ｅＤＲＡＭは、ＦｅＲＡＭよりも低電圧で読み出すことができる。また、キャパシタ絶縁膜４１Ａが強誘電体である電界効果トランジスタＴＲＡ（ＦｅＲＡＭ）において、キャパシタＣＡはキャパシタ絶縁膜４１Ａが常誘電体である構成と同様に充放電電流が得られる。このため、キャパシタ絶縁膜４１Ａが強誘電体である電界効果トランジスタＴＲＡ（ＦｅＲＡＭ）については、キャパシタ絶縁膜４１Ａが常誘電体である電界効果トランジスタＴＲＡ（ｅＤＲＡＭ）と同様に情報を記憶し、読み出すことが可能である。
【００７１】
［作用］
書き込み時の消費電力が互いに異なる記憶素子は、構成の相違のために、一般に全く別の工程で形成される。これに対して、本実施の形態の半導体記憶装置１では、上記のように、キャパシタＣＢを構成するキャパシタ絶縁膜４１Ｂの膜厚が、キャパシタＣＡを構成するキャパシタ絶縁膜４１Ａの膜厚の０．５倍以上２倍以下となるようにした。これにより、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、同一の工程で形成することができる。
【００７２】
［効果］
以上のように本実施の形態では、キャパシタＣＢを構成するキャパシタ絶縁膜４１Ｂの膜厚が、キャパシタＣＡを構成するキャパシタ絶縁膜４１Ａの膜厚の０．５倍以上２倍以下であるようにしたので、消費電力が互いに異なる２つの記憶素子のキャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、同一の工程で形成できるようになり、製造コストを低減することが可能となる。
【００７３】
本実施の形態の半導体記憶装置は、畳み込みニューラルネットワーク装置へ適用できる。畳み込みニューラルネットワーク装置は、積和演算処理を行うシナプス回路と積和演算結果を一時的に保持するバッファメモリ等を含んで構成される。バッファメモリは、情報の記憶時間は１０ｍｓ程度に短くてもよいが、書き換え頻度が高い。このため、書き換え時の消費電力は小さいことが望ましい。一方、シナプス回路は情報の記憶時間は１０年程度に長く、書き換え頻度は低い。このため、書き換え時の消費電力は大きくともよい。本実施の形態の半導体記憶装置は、上記のバッファメモリとシナプス回路に求められる特性に適した記憶装置である。即ち、バッファメモリは、本実施の形態の電界効果トランジスタＴＲＡにより実現可能である。また、シナプス回路は、本実施の形態の電界効果トランジスタＴＲＢにより実現可能である。
【００７４】
＜２．変形例１＞
上記の実施の形態では、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、それぞれ、常誘電体あるいは強誘電体の単層構成を有するようにしたが、これに限定されるものではない。これに代えて、例えば、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、それぞれ、例えば結晶質の強誘電体と、非晶質の常誘電体との積層体から形成されていてもよい。
【００７５】
図４は、変形例１に係る半導体記憶装置１Ａの記憶素子（キャパシタ）の一構成例を表すものである。この例では、キャパシタＣＡとキャパシタＣＢとは、図４に示したキャパシタＣＳの構成を有する。キャパシタＣＳでは、下部電極４０Ｓの上層に、キャパシタ絶縁膜４１Ｓが形成され、その上層に上部電極４２Ｓが形成されている。キャパシタ絶縁膜４１Ｓは、絶縁膜の積層体であり、下部電極４０Ｓ側から第１の副キャパシタ絶縁膜４１Ｓ１、第２の副キャパシタ絶縁膜４１Ｓ２、及び第３の副キャパシタ絶縁膜４１Ｓ３を有する。第１の副キャパシタ絶縁膜４１Ｓ１と第３の副キャパシタ絶縁膜４１Ｓ３とは、例えば結晶質の強誘電体で形成されている。第２の副キャパシタ絶縁膜４１Ｓ２は、例えば非晶質の常誘電体で形成されている。下部電極４０Ｓと上部電極４２Ｓは上記の実施の形態と同様である。上記を除いては、上記の実施の形態と同様である。下部電極４０Ｓには導電層３１Ｓが接続され、上部電極４２Ｓには導電層５１Ｓが接続されている。
【００７６】
上記の実施の形態のキャパシタＣＢにおいてキャパシタ絶縁膜４１Ｂが強誘電体である構成では、強誘電体上の導電体層または半導体層から中間電極へのリーク電流が存在すると、０状態と１状態のソース−ドレイン電流の比が時間と共に減少する場合がある。そのため強誘電体上の導電体層から中間電極へのリーク電流を抑制することが望ましい。
【００７７】
本変形例の半導体記憶装置１Ａでは、上記の実施の形態の効果に加えて、キャパシタ絶縁膜が結晶質の強誘電体を含むことから、情報の記憶時間を長くすることができる。また、非晶質の常誘電体を含むことから、キャパシタにおけるリーク電流を削減可能であり、これにより情報の記憶時間を長くすることができる。
【００７８】
＜３．変形例２＞
上記の変形例１では、キャパシタ絶縁膜が第１〜第３の副キャパシタ絶縁膜の３層の積層体であるようにしたが、これに限定されるものではない。これに代えて、例えば、第１の副キャパシタ絶縁膜と第２の副キャパシタ絶縁膜の２層の積層体であってもよい。
【００７９】
図５は、変形例２に係る半導体記憶装置１Ｂの記憶素子（キャパシタ）の一構成例を表すものである。この例では、キャパシタＣＡとキャパシタＣＢは、図５に示したキャパシタＣＴの構成を有する。キャパシタＣＴでは、下部電極４０Ｔの上層に、キャパシタ絶縁膜４１Ｔが形成され、その上層に上部電極４２Ｔが形成されている。キャパシタ絶縁膜４１Ｔは、絶縁膜の積層体であり、下部電極４０Ｔ側から第１の副キャパシタ絶縁膜４１Ｔ１及び第２の副キャパシタ絶縁膜４１Ｔ２を有する。第１の副キャパシタ絶縁膜４１Ｓ１は、例えば非晶質の常誘電体で形成されている。第２の副キャパシタ絶縁膜４１Ｓ２は、例えば結晶質の強誘電体で形成されている。あるいは、第１の副キャパシタ絶縁膜４１Ｓ１が結晶質の強誘電体で形成され、第２の副キャパシタ絶縁膜４１Ｓ２が非晶質の常誘電体で形成されていてもよい。下部電極４０Ｔと上部電極４２Ｔは上記の実施の形態と同様である。下部電極４０Ｔには導電層３１Ｔが接続され、上部電極４２Ｔには導電層５１Ｔが接続されている。上記を除いては、上記の実施の形態と同様である。
【００８０】
本変形例の半導体記憶装置１Ｂでは、上記の実施の形態の効果に加えて、キャパシタ絶縁膜が結晶質の強誘電体を含むことから、情報の記憶時間を長くすることができる。また、結晶質の強誘電体を含むことから、キャパシタにおけるリーク電流を削減可能であり、これにより情報の記憶時間を長くすることができる。
【００８１】
＜４．変形例３＞
上記の実施の形態では、キャパシタＣＡとキャパシタＣＢとが平行平板型のキャパシタであるようにしたが、これに限定されるものではない。これに代えて、例えば、キャパシタＣＡとキャパシタＣＢの一方または両方を、トレンチに設けられたキャパシタとしてもよい。
【００８２】
図６は、変形例３に係る半導体記憶装置１Ｃの一構成例を表すものである。この例では、キャパシタＣＡが、絶縁膜３０に設けられたトレンチＴＣＡの内部に形成されたトレンチ型のキャパシタとなっている。キャパシタＣＡ１は、下部電極４０Ａ１、キャパシタ絶縁膜４１Ａ１、及び上部電極４２Ａ１が積層して構成されている。下部電極４０Ａ１及びキャパシタ絶縁膜４１Ａ１は、トレンチＴＣＡの内壁面に沿って形成されている。上部電極４２Ａ１は、キャパシタ絶縁膜４１Ａ１の上層においてトレンチＴＣＡを埋め込むように形成されている。上記を除いては、上記の実施の形態と同様である。
【００８３】
キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂは、上記実施の形態と同様に、略同じ膜厚を有する。例えば、キャパシタ絶縁膜４１Ｂの膜厚は、キャパシタ絶縁膜４１Ａ１の膜厚の０．５倍以上２倍以下である。好ましくは０．８倍以上１．２倍以下であり、最も好ましくは同じである。キャパシタ絶縁膜４１Ａ１の膜厚としては、トレンチＴＣＡの底部における平坦で厚みが均一な部分を参照するものとする。
【００８４】
例えば、下部電極４０Ｂ及びキャパシタ絶縁膜４１Ｂ膜厚の和は、下部電極４０Ａ１及びキャパシタ絶縁膜４１Ａ１の膜厚の和の０．５倍以上２倍以下であることが好ましい。さらに好ましくは０．８倍以上１．２倍以下であり、最も好ましくは同じである。下部電極４０Ａ１とキャパシタ絶縁膜４１Ａ１の膜厚の和としては、トレンチＴＣＡの底部における平坦で厚みが均一な部分を参照する。
【００８５】
また、キャパシタ絶縁膜４１Ａ及びキャパシタ絶縁膜４１Ｂの表面高さは、略同一であることが好ましい。例えば、キャパシタ絶縁膜４１Ｂ及びキャパシタ絶縁膜４１Ａの最も高い部分における高さの差は、絶縁膜３０Ｂの膜厚Ｔ３０Ｂ以下であることが好ましい。さらに好ましくは絶縁膜３０Ｂの膜厚Ｔ３０Ｂの０．５倍以下である。最も好ましくは、キャパシタ絶縁膜４１Ｂとキャパシタ絶縁膜４１Ａとの最も高い部分における高さは同じである。
【００８６】
図７は、キャパシタＣＡ１及びキャパシタＣＢを拡大して表したものである。本変形例のキャパシタＣＡ１は、トレンチＴＣＡの内部に形成されている。キャパシタＣＡ１では、下部電極４０Ａ１及びキャパシタ絶縁膜４１Ａは、トレンチＴＣＡの内壁面に沿って形成されており、トレンチＴＣＡの縁部において絶縁膜３０Ｂの表面に乗り上げるように形成されている。このトレンチＴＣＡの縁部の下部電極４０Ａ１及びキャパシタ絶縁膜４１Ａは、パターン加工後においても残る。トレンチＴＣＡ内を埋設する上部電極４２Ａ１についても同様である。本変形例においてキャパシタ絶縁膜４１Ｂの最も高い表面と略同一となるキャパシタ絶縁膜４１Ａの最も高い表面の高さは、このトレンチＴＣＡの縁部に形成されたキャパシタ絶縁膜４１Ａの高さをいう。
【００８７】
このように、キャパシタ絶縁膜４１Ｂの最も高い表面と、トレンチＴＣＡの縁部に形成されたキャパシタ絶縁膜４１Ａの最も高い表面の高さとの差が絶縁膜３０Ｂの膜厚Ｔ３０Ｂ以下であれば、キャパシタ絶縁膜４１Ｂとキャパシタ絶縁膜４１Ａとを同一の工程で形成することが可能となる。下部電極４０Ａ１と下部電極４０Ｂ、及び上部電極４２Ａ１と上部電極４２Ｂについても同様である。
【００８８】
キャパシタ絶縁膜４１Ａ１が強誘電体であるＦｅＲＡＭでは、キャパシタＣＡ１の分極反転電流はキャパシタの面積に比例するため、キャパシタを微細化するとデータの判別が困難になることがある。本変形例では、キャパシタＣＡ１が設けられる絶縁膜３０に円筒状の溝（トレンチ）を形成し、その内部にキャパシタＣＡ１を設ける。これにより、キャパシタ面積を拡大することができる。なお、トレンチの形状は四角柱状や多角柱状等の円筒状以外の形状でも良い。
【００８９】
本変形例の半導体記憶装置１Ｃでは、キャパシタＣＡ１をトレンチＴＣＡ内に形成するようにしても上記実施の形態と同様の効果を得ることができる。また、本変形例のように、キャパシタＣＡ１を微細化してもキャパシタＣＡ１の分極反転電流を確保できるため、データ判別が困難となることを抑制できる。
【００９０】
また、キャパシタ絶縁膜４１Ａが常誘電体であるｅＤＲＡＭにおいても、微細化してもキャパシタの蓄積容量を確保できるため、データ判別が困難となることを抑制できる。
【００９１】
＜５．変形例４＞
上記の変形例３では、キャパシタＣＡをトレンチに設けられたキャパシタとしたが、これに限定されるものではない。これに代えて、例えば、キャパシタＣＢをトレンチに設けられたキャパシタとしてもよい。
【００９２】
図８は、変形例４に係る半導体記憶装置１Ｄの一構成例を表すものである。この例では、キャパシタＣＢが、絶縁膜３０に設けられたトレンチＴＣＢの内部に形成されたトレンチ型のキャパシタＣＢ１となっている。トレンチ型のキャパシタＣＢ１は、下部電極４０Ｂ１、キャパシタ絶縁膜４１Ｂ１、及び上部電極４２Ｂ１が積層して構成されている。下部電極４０Ｂ１及びキャパシタ絶縁膜４１Ｂ１は、トレンチＴＣＢの内壁面に沿って形成されている。上部電極４２Ｂ１は、キャパシタ絶縁膜４１Ｂ１の上層においてトレンチＴＣＢを埋め込むように形成されている。上記を除いては、変形例３と同様である。
【００９３】
トレンチ形状のキャパシタは、キャパシタＣＢにも適用可能である。さらに、キャパシタＣＡとキャパシタＣＢの両方をトレンチ形状とすることも可能である。
【００９４】
＜６．変形例５＞
上記の実施の形態では、キャパシタＣＡが電界効果トランジスタＴＲＡのゲート電極２１Ａに接続され、キャパシタＣＢが電界効果トランジスタＴＲＢのソースドレイン領域１２Ｂ２に接続された構成としたが、これに限定されるものではない。これに代えて、例えば、キャパシタＣＡ、ＣＢが電界効果トランジスタＴＲＡ、ＴＲＢのゲート電極２１Ａ、２１Ｂに接続された構成としてもよい。
【００９５】
図９は、変形例５に係る半導体記憶装置１Ｅの一構成例を表すものである。この例では、キャパシタＣＡが、電界効果トランジスタＴＲＡのゲート電極２１Ａに接続された構成のキャパシタ（キャパシタＣＡ２）となっている。キャパシタＣＡ２は、下部電極４０Ａ２、キャパシタ絶縁膜４１Ａ２、及び上部電極４２Ａ２が積層して構成されている。
【００９６】
本変形例を適用したニューラルネットワーク装置について説明する。このニューラルネットワーク装置は、読み書き方法が異なる２つのシナプス回路を有する。２つのシナプス回路は、アルゴリズムに応じて書き換え頻度が高いシナプス回路及び低いシナプス回路である。書き換え頻度が高い場合には、図９の構成にさらにアクセストランジスタを追加してもよい。アクセストランジスタとキャパシタＣＡ２との間のノード、あるいはアクセストランジスタとキャパシタＣＢとの間のノードに電荷を蓄積することで、書き込み電圧を低電圧化できる。この場合、キャパシタＣＡ２あるいはキャパシタＣＢは分極反転しない。書き換え頻度が低い場合は、分極反転させるために高電圧を印加する。読み出しの方法は上記の実施の形態と同様である。
【００９７】
＜７．変形例６＞
上記の実施の形態では、電界効果トランジスタＴＲＢは半導体基板１０に形成されたＭＯＳＦＥＴであり、キャパシタＣＢがゲート電極２１Ｂに接続した構成としたが、これに限定されるものではない。これに代えて、例えば、電界効果トランジスタＴＲＢが薄膜トランジスタＴＦＴＢであり、キャパシタ絶縁膜４１Ｂは薄膜トランジスタＴＦＴＢのゲート絶縁膜４４Ｂに相当する構成としてもよい。
【００９８】
図１０は、変形例６に係る半導体記憶装置１Ｆの一構成例を表すものである。この例では、電界効果トランジスタＴＲＢが薄膜トランジスタＴＦＴＢとなっている。薄膜トランジスタＴＦＴＢは、絶縁膜３０の上層に、ポリシリコン等の半導体層４３Ｂ、ゲート絶縁膜４４Ｂ、及びゲート電極４５Ｂの順に積層されている。導電層５１Ｂ１、５１Ｂ２は、半導体層４３Ｂのソースドレイン領域に接続するように設けられている。また、導電層５１Ｂ３は、ゲート電極４５Ｂに接続するように設けられている。
【００９９】
本変形例において、薄膜トランジスタＴＦＴＢのゲート絶縁膜４４Ｂは、上記の実施の形態におけるキャパシタ絶縁膜４１Ｂに相当する。即ち、ゲート絶縁膜４４Ｂ及びキャパシタ絶縁膜４１Ａは、略同一の膜厚を有する。例えば、ゲート絶縁膜４４Ｂの膜厚は、キャパシタ絶縁膜４１Ａの膜厚の０．５倍以上２倍以下である。上記を除いては、上記の実施の形態と同様である。
【０１００】
半導体基板１０に形成されたＭＯＳＦＥＴを用いた半導体記憶装置だけでなく、薄膜トランジスタを用いた半導体記憶装置として用いることが可能である。
【０１０１】
＜８．変形例７＞
上記の変形例５では、キャパシタＣＡ、ＣＢが電界効果トランジスタＴＲＡ、ＴＲＢのゲート電極２１Ａ、２１Ｂに接続された構成としたが、これに限定されるものではない。これに代えて、例えば、電界効果トランジスタＴＲＡが薄膜トランジスタＴＦＴＡであり、キャパシタ絶縁膜４１Ａは薄膜トランジスタＴＦＴＡのゲート絶縁膜４４Ａに相当し、電界効果トランジスタＴＲＢが薄膜トランジスタＴＦＴＢであり、キャパシタ絶縁膜４１Ｂは薄膜トランジスタＴＦＴＢのゲート絶縁膜４４Ｂに相当する構成としてもよい。
【０１０２】
図１１は、変形例７に係る半導体記憶装置１Ｇの一構成例を表すものである。この例では、電界効果トランジスタＴＲＡが薄膜トランジスタＴＦＴＡとなっており、電界効果トランジスタＴＲＢが薄膜トランジスタＴＦＴＢとなっている。薄膜トランジスタＴＦＴＡは、絶縁膜３０の上層に、ポリシリコン等の半導体層４３Ａ、ゲート絶縁膜４４Ａ、及びゲート電極４５Ａの順に積層されている。導電層５１Ａ１、５１Ａ２は、半導体層４３Ａのソースドレイン領域に接続するように設けられている。また、導電層５１Ａ３は、ゲート電極４５Ａに接続するように設けられている。薄膜トランジスタＴＦＴＢも同様の構成である。
【０１０３】
本変形例において、薄膜トランジスタＴＦＴＡのゲート絶縁膜４４Ａは、上記の実施の形態におけるキャパシタ絶縁膜４１Ａに相当し、薄膜トランジスタＴＦＴＢのゲート絶縁膜４４Ｂは、上記の実施の形態におけるキャパシタ絶縁膜４１Ｂに相当する。即ち、ゲート絶縁膜４４Ａ及びゲート絶縁膜４４Ｂは、略同一の膜厚を有する。例えば、ゲート絶縁膜４４Ｂの膜厚は、ゲート絶縁膜４４Ａの膜厚の０．５倍以上２倍以下である。上記を除いては、上記の実施の形態と同様である。
【０１０４】
半導体基板１０に形成されたＭＯＳＦＥＴを用いた半導体記憶装置だけでなく、薄膜トランジスタを用いた半導体記憶装置として用いることが可能である。
【０１０５】
以上、実施の形態及び変形例１〜７を挙げて説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１０６】
上記実施の形態では、畳み込みニューラルネットワーク装置に適用した例について説明したが、これに限定されるものではなく、これに代えて、畳み込みニューラルネットワーク装置以外の半導体記憶装置にも適用できる。例えば、プログラムが格納される不揮発性記憶装置と揮発性の主記憶装置から構成されるマイクロプロセッサに適用できる。
【０１０７】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってよい。
【０１０８】
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、第２のキャパシタを構成する第２の絶縁膜の膜厚が、第１のキャパシタを構成する第１の絶縁膜の膜厚の０．５倍以上２倍以下であるようにしたので、消費電力が互いに異なる２つの記憶素子を有していても、製造コストを低減することができる。
【０１０９】
（１）基板と、
前記基板に形成されるとともに第１の絶縁膜を含む第１の記憶素子と、
前記基板に形成されるとともに前記第１の絶縁膜の膜厚の０．５倍以上２倍以下の膜厚を有する第２の絶縁膜を含み、前記第１の記憶素子とは書き込み時の消費電力が異なる第２の記憶素子と
を備えた半導体記憶装置。
（２）前記第２の記憶素子は、前記第１の記憶素子より前記書き込み時の消費電力が大きい
前記（１）に記載の半導体記憶装置。
（３）前記第１の記憶素子は、第１の下部電極と、前記第１の下部電極の上層に形成された前記第１の絶縁膜と、前記第１の絶縁膜の上層に形成された第１の上部電極とを含む第１のキャパシタであり、
前記第２の記憶素子は、第２の下部電極と、前記第２の下部電極の上層に形成された前記第２の絶縁膜と、前記第２の絶縁膜の上層に形成された第２の上部電極とを含む第２のキャパシタである
前記（１）または（２）に記載の半導体記憶装置。
（４）前記第１の下部電極と前記第１の絶縁膜との膜厚の和は、前記第２の下部電極と前記第２の絶縁膜との膜厚の和の０．５倍以上２倍以下である
前記（３）に記載の半導体記憶装置。
（５）前記第１の絶縁膜と前記第１の上部電極との膜厚の和は、前記第２の絶縁膜と前記第２の上部電極との膜厚の和の０．５倍以上２倍以下である
前記（３）に記載の半導体記憶装置。
（６）前記第１のキャパシタの膜厚は、前記第２のキャパシタの膜厚の０．５倍以上２倍以下である
前記（３）に記載の半導体記憶装置。
（７）前記基板の上層かつ前記第１の記憶素子と前記第２の記憶素子との下層に設けられた第３の絶縁膜をさらに有し、
前記第１の絶縁膜と前記第２の絶縁膜との最も高い部分における高さの差は、前記第３の絶縁膜の膜厚以下である
前記（１）から（６）のいずれかに記載の半導体記憶装置。
（８）前記第１の絶縁膜及び前記第２の絶縁膜は、それぞれ、強誘電膜である
前記（１）から（７）のいずれかに記載の半導体記憶装置。
（９）前記第１の絶縁膜及び前記第２の絶縁膜は、それぞれ、酸化ハフニウム、酸化ジルコニウム及びそれらの固溶体のうちの少なくとも１種を含んで構成されている
前記（１）から（８）のいずれかに記載の半導体記憶装置。
（１０）前記第１の絶縁膜及び前記第２の絶縁膜は、それぞれ、結晶質である
前記（１）から（９）のいずれかに記載の半導体記憶装置。
（１１）前記第１の絶縁膜及び前記第２の絶縁膜は、それぞれ、結晶質の層及び非晶質の層を含んで構成されている
前記（１）から（９）のいずれかに記載の半導体記憶装置。
（１２）前記基板に設けられた第１のチャネル形成領域と、前記第１のチャネル形成領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の両側部に対応する部分の前記基板に前記第１のチャネル形成領域を挟むように形成された第１のソースドレイン領域とを有し、前記第１の記憶素子に電気的に接続して設けられた第１の電界効果トランジスタと、
前記基板に設けられた第２のチャネル形成領域と、前記第２のチャネル形成領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の両側部に対応する部分の前記基板に前記第２のチャネル形成領域を挟むように形成された第２のソースドレイン領域とを有し、前記第２の記憶素子に電気的に接続して設けられた第２の電界効果トランジスタと
をさらに備えた前記（１）から（１１）のいずれかに記載の半導体記憶装置。
（１３）前記第１の記憶素子は、前記第１のソースドレイン領域に電気的に接続されており、
前記第２の記憶素子は、前記第２のゲート電極に電気的に接続されている
前記（１２）に記載の半導体記憶装置。
（１４）前記基板の上層かつ前記第１の記憶素子と前記第２の記憶素子との下層に設けられた第３の絶縁膜をさらに有し、
前記第３の絶縁膜は、前記第１の記憶素子が形成される第１の記憶素子用凹部を有し、
前記第１の絶縁膜は、前記第１の記憶素子用凹部の内壁面に沿って形成されている
前記（１）から（１３）のいずれかに記載の半導体記憶装置。
（１５）前記基板の上層かつ前記第１の記憶素子と前記第２の記憶素子との下層に設けられた第３の絶縁膜をさらに有し、
前記第３の絶縁膜は、前記第１の記憶素子が形成される第１の記憶素子用凹部を有し、
前記第１の絶縁膜及び前記第１の下部電極は、前記第１の記憶素子用凹部の内壁面に沿って形成されている
前記（３）に記載の半導体記憶装置。
（１６）前記基板の上層かつ前記第１の記憶素子と前記第２の記憶素子との下層に設けられた第３の絶縁膜をさらに有し、
前記第３の絶縁膜は、前記第２の記憶素子が形成される第２の記憶素子用凹部を有し、
前記第２の絶縁膜は、前記第２の記憶素子用凹部の内壁面に沿って形成されている
前記（１）から（１３）のいずれかに記載の半導体記憶装置。
（１７）前記基板の上層かつ前記第１の記憶素子と前記第２の記憶素子との下層に設けられた第３の絶縁膜をさらに有し、
前記第３の絶縁膜は、前記第２の記憶素子が形成される第２の記憶素子用凹部を有し、
前記第２の絶縁膜及び前記第２の下部電極は、前記第２の記憶素子用凹部の内壁面に沿って形成されている
前記（３）に記載の半導体記憶装置。
（１８）前記基板に設けられた第１のチャネル形成領域と、前記第１のチャネル形成領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の両側部に対応する部分の前記基板に前記第１のチャネル形成領域を挟むように形成された第１のソースドレイン領域とを有し、前記第１の記憶素子に電気的に接続して設けられた第１の電界効果トランジスタをさらに備え、
前記第２の記憶素子は薄膜トランジスタであり、前記第２の絶縁膜は前記薄膜トランジスタのゲート絶縁膜である
前記（１）に記載の半導体記憶装置。
（１９）前記第１の記憶素子は第１の薄膜トランジスタであり、前記第１の絶縁膜は前記第１の薄膜トランジスタのゲート絶縁膜であり、
前記第２の記憶素子は第２の薄膜トランジスタであり、前記第２の絶縁膜は前記第２の薄膜トランジスタのゲート絶縁膜である
前記（１）に記載の半導体記憶装置。
（２０）基板に、第１の絶縁膜と、前記第１の絶縁膜の膜厚の０．５倍以上２倍以下の膜厚を有する第２の絶縁膜とを同時に形成して、
前記第１の絶縁膜を含む第１の記憶素子を形成して、
前記第２の絶縁膜を含むとともに前記第１の記憶素子とは書き込み時の消費電力が異なる第２の記憶素子を形成する
半導体記憶装置の製造方法。
（２１）基板と、
前記基板に形成されるとともに第１の絶縁膜を含み、積和演算結果を一時記憶するバッファメモリとして機能する第１の記憶素子と、
前記基板に形成されるとともに前記第１の絶縁膜の膜厚の０．５倍以上２倍以下の膜厚を有する第２の絶縁膜を含み、前記第１の記憶素子とは書き込み時の消費電力が異なり、アナログ積和演算器として機能する第２の記憶素子と
を備えたニューラルネットワーク装置。
【符号の説明】
【０１１０】
１…半導体記憶装置、１０…半導体基板、１１Ａ…チャネル形成領域、１１Ｂ…チャネル形成領域、１１Ｃ…チャネル形成領域、１２Ａ１、１２Ａ２…ソースドレイン領域、１２Ｂ１、１２Ｂ２…ソースドレイン領域、１２Ｃ１、１２Ｃ２…ソースドレイン領域、２０Ａ…ゲート絶縁膜、２０Ｂ…ゲート絶縁膜、２０Ｃ…ゲート絶縁膜、２１Ａ…ゲート電極、２１Ｂ…ゲート電極、２１Ｃ…ゲート電極、３０…絶縁膜、４０Ａ…下部電極、４０Ｂ…下部電極、４１Ａ…キャパシタ絶縁膜、４１Ｂ…キャパシタ絶縁膜、４２Ａ…上部電極、４２Ｂ…上部電極、ＣＡ…キャパシタ、ＣＡ…キャパシタ、ＴＲＡ…電界効果トランジスタ、ＴＲＢ…電界効果トランジスタ、ＴＲＣ…電界効果トランジスタ。
【図１】
2020098844.tif 000003
【図２Ａ】
2020098844.tif 000004
【図２Ｂ】
2020098844.tif 000005
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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