(57)【要約】【課題】ゲート−ドレイン間容量Ｃｇｄの低減を更に図ることが可能なトレンチゲート構造の半導体装置を提供する。【解決手段】電界ブロック層４を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧Ｖｄが高電圧になっても電界ブロック層４が完全空乏化しないようにする。これにより、ゲート−ドレイン間容量Ｃｇｄの低減を更に図ることが可能なトレンチゲート構造の半導体装置とすることが可能となる。【選択図】図１
2020109809.tif 000002
【特許請求の範囲】
【請求項１】
反転型の半導体素子を備えている半導体装置であって、
第１または第２導電型の半導体基板（１）と、
前記半導体基板の上に形成され、前記半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、
前記第１導電型層の上に形成されていると共に前記半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、
前記第１導電型層上に形成され、前記電界ブロック層に挟まれて配置されている第１導電型の半導体からなるＪＦＥＴ部（３）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、
前記電流分散層の上に形成された第２導電型の半導体からなるベース領域（６）と、
前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、
前記コンタクトホールを通じて、前記ソース領域にオーミック接触させられたソース電極（１５）と、
前記半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む前記半導体素子を備え、
前記ゲート電極へのゲート電圧の印加に基づいて前記トレンチゲート構造の側面に位置する前記ベース領域にチャネル領域が形成されて前記半導体素子をオンさせ、前記ゲート電圧の印加を停止することで前記半導体素子をオフする動作を行い、
前記電界ブロック層は、前記ソース電極と同電位とされ、前記半導体素子のオフ時に前記ドレイン電極側に高電圧が印加されても完全空乏化されないように該電界ブロック層の幅と深さおよび第１導電型不純物濃度が設定されている半導体装置。
【請求項２】
素電荷をｑ、前記ＪＦＥＴ部の第１導電型不純物濃度をＮＪＦＥＴ、該ＪＦＥＴ部のうち前記電界ブロック層の間に位置する部分の幅をＬＪＦＥＴ、該部分のピッチをＪＦＥＴピッチ、該ＪＦＥＴ部のうち前記電界ブロック層の間に位置する部分および前記電界ブロック層の深さをｄＪＦＥＴ、前記第１導電型層の厚みを１とした場合の実効的な空乏層端の厚さの割合をα、前記第１導電型層の厚みと第１導電型不純物濃度をそれぞれｄｄｒｉｆｔとＮｄ、前記電界ブロック層の第２導電型不純物濃度をＮＤＰとして、
ｑ×（ＬＪＦＥＴ×ｄＪＦＥＴ×ＮＪＦＥＴ＋α×ｄｄｒｉｆｔ×ＪＦＥＴピッチ×Ｎｄ）［Ｃ］
＜ｑ×（ＪＦＥＴピッチ−ＬＪＦＥＴ）×ｄＪＦＥＴ×ＮＤＰ［Ｃ］
が成り立つように、前記電界ブロック層の深さおよび第２導電型不純物濃度が設定されている請求項１に記載の半導体装置。
【請求項３】
前記電界ブロック層および該電界ブロック層に挟まれた前記ＪＦＥＴ部を低飽和電流層として、前記第１導電型層側から見て、該低飽和電流層の面積のうちの前記電界ブロック層の形成されている面積の割合が３０％以上かつ６０％以下とされている請求項１または２に記載の半導体装置。
【請求項４】
前記ＪＦＥＴ部は、前記電界ブロック層の下方にも形成されており、該下方に形成された部分を下方部（３ａ）として、該下方部の方が前記ＪＦＥＴ部のうち前記電界ブロック層の間に位置している部分よりも第１導電型不純物濃度が低くされている請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記ＪＦＥＴ部は、前記電界ブロック層の間に位置する部分と前記電界ブロック層よりも下方に突出した構造とされ、該ＪＦＥＴ部のうち前記電界ブロック層の間に位置する部分を上部（３ｂ）とし、前記電界ブロック層よりも下方に突出した部分を底部（３ｃ）として、前記底部が前記上部よりも第１導電型不純物濃度が低くされている請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項６】
前記電流分散層の方が前記ＪＦＥＴ部よりも第１導電型不純物濃度が低くされている請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記電界ブロック層は、該電界ブロック層のうちの上部（４ａ）の方がそれよりも下方に位置する基部（４ｂ）よりも第２導電型不純物濃度が高くされている請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記電界ブロック層は、該電界ブロック層の上部（４ａ）に向かうほど第２導電型不純物濃度が高くされている請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項９】
前記ＪＦＥＴ部は、前記電界ブロック層の間に位置する部分において、該ＪＦＥＴ部の表層部（３ｄ）が該表層部よりも下方に位置する基部（３ｅ）よりも第１導電型不純物濃度が低くされている請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記ＪＦＥＴ部は、前記電界ブロック層の間に位置する部分において、該ＪＦＥＴ部の表層部（３ｄ）に向かうほど第１導電型不純物濃度が低くされている請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１１】
前記電界ブロック層は、上方に向かうほど幅広とされており、
前記ＪＦＥＴ部は、上方に向かうほど幅狭とされている請求項１ないし１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記半導体素子が複数セル配置されることでセル領域が構成されており、
前記複数セルの前記半導体素子それぞれにおいて、
前記電流分散層と共に前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記電界ブロック層と電気的に接続された第２導電型のディープ層（７）と、
前記ソース領域を挟んで前記トレンチゲート構造と反対側に形成され、前記ベース領域を前記ソース電極に連結させる第２導電型の半導体で構成された連結層（１０）と、が備えられ、
前記ベース領域は、前記電流分散層および前記ディープ層の上に形成されていて、
前記複数セルぞれぞれで、前記電界ブロック層が前記ディープ層と電気的に接続されている請求項１ないし１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記電界ブロック層から前記連結層までの距離に相当する前記ディープ層および前記ベース領域の深さが５μｍ以下とされている請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造の半導体素子を有した半導体装置に関し、特に半導体材料として炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用されると好適なものである。
【背景技術】
【０００２】
従来より、ＭＯＳ構造の半導体素子を有した半導体装置が提案されている。例えば、ＭＯＳ構造の半導体素子として、大電流が流せるようにチャネル密度を高くしたトレンチゲート構造を有するＭＯＳＦＥＴがある。このＭＯＳＦＥＴは、ｎ＋型基板上に形成したｎ型ドリフト層の上にｐ型ベース領域とｎ型ソース領域とが順に形成され、ｎ型ソース領域の表面からｐ型ベース領域を貫通してｎ型ドリフト層に達するように複数本のトレンチゲート構造が形成された構造とされる。
【０００３】
トレンチゲート構造のＭＯＳＦＥＴでは、スイッチング損失低減のために、ゲート−ドレイン間容量の低減が必要とされている。これは、ゲート−ドレイン間容量を小さくすると、ドレイン電圧Ｖｄの時間変化の傾きｄＶｄ／ｄｔが一般に大きくなり、スイッチング時のライズやフォールタイムが短くなるためである。
【０００４】
ゲート−ドレイン間容量Ｃｇｄは、トレンチゲート構造の底部とｐ型ベース領域からの突出部の合計の面積をＳ、ゲート酸化膜の膜厚をｔｏｘ、ｎ型ドリフト層の厚さをｔｓｉｃ、ＳｉＣと酸化膜の誘電率をεｓｉｃ、εｓｉｏ２とすると、次式で表される。
【０００５】
（数１）
１／Ｃｇｄ＝１／Ｃｓｉｃ＋１／Ｃｓｉｏ２
＝１（εｓｉｃ×Ｓ／ｔｓｉｃ）＋１／（εｓｉｏ２×Ｓ／ｔｏｘ）
ここで、負荷駆動を行う際にＭＯＳＦＥＴに対してオフ時に印加される高電圧、例えばドレイン−ソース間電圧Ｖｄｓが４００Ｖや６５０Ｖとなる場合、上記数式１における右辺の第１項を小さくすることが必要であるとされている。
【０００６】
ところが、ｎ型ドリフト層の厚さｔｓｉｃについては、耐圧の仕様で決定され、自由に設計することができないため、面積Ｓを小さくすることが必要になる。
【０００７】
このため、特許文献１において、トレンチゲート構造の底部に、ソース電位とされるｐ型層を形成することで、面積Ｓを小さくする構造が提案されている。このように、トレンチゲート構造の直下にｐ型層を形成することで、ｐ型層内に空乏層が伸展せず、トレンチゲート構造の底部をソース電位とすることができる。このため、見かけ上、ｐ型層によって覆われているトレンチゲート構造の底部についてゲート−ドレイン間容量Ｃｇｄに寄与しなくなり、実効的に面積Ｓを小さくすることが可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第６２８３７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、トレンチゲート構造の底部についてｐ型層で覆うことができるものの、ｐ型ベース領域からの突出部における両側面についてはｐ型層で覆うことができないため、面積Ｓを小さくすることが十分ではない。このため、ゲート−ドレイン間容量Ｃｇｄの低減を十分に行うことができず、低帰還容量にできない。
【００１０】
また、微細化によってトレンチゲート構造の幅が小さくなると、トレンチゲート構造のうちの突出部の両側面の方が底部よりも大きくなり、ゲート−ドレイン間容量Ｃｇｄに及ぼす影響について、底部の面積よりも突出部の方の面積において支配的となる。このため、トレンチゲート構造の突出部を考慮したゲート−ドレイン間容量Ｃｇｄの低減が重要になる。
【００１１】
本発明は上記点に鑑みて、ゲート−ドレイン間容量Ｃｇｄの低減を更に図ることが可能なトレンチゲート構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の半導体装置は、第１または第２導電型の半導体基板（１）と、半導体基板の上に形成され、半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、第１導電型層の上に形成されていると共に半導体基板の法線方向から見て少なくとも一方向を長手方向とする線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、第１導電型層上に形成され、電界ブロック層に挟まれて配置されている第１導電型の半導体からなるＪＦＥＴ部（３）と、電界ブロック層およびＪＦＥＴ部の上に形成され、第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、電流分散層の上に形成された第２導電型の半導体からなるベース領域（６）と、ベース領域の上に形成され、第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、コンタクトホールを通じて、ソース領域にオーミック接触させられたソース電極（１５）と、半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む半導体素子が備えられている。このような構成において、ゲート電極へのゲート電圧の印加に基づいてトレンチゲート構造の側面に位置するベース領域にチャネル領域が形成されて半導体素子をオンさせ、ゲート電圧の印加を停止することで半導体素子をオフする動作を行う。そして、電界ブロック層は、ソース電極と同電位とされ、半導体素子のオフ時にドレイン電極側に高電圧が印加されても完全空乏化されないように該電界ブロック層の幅と深さおよび第１導電型不純物濃度が設定されている。
【００１３】
このように、電界ブロック層を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧が高電圧になっても電界ブロック層が完全空乏化しないようにしている。このため、ゲート−ドレイン間容量Ｃｇｄを低いままにすることができ、従来と比較して、ゲート−ドレイン間容量Ｃｇｄの低減を更に図ることが可能なトレンチゲート構造の半導体装置とすることが可能となる。
【００１４】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の一部を示した斜視断面図である。
【図３】従来構造、参考構造および第１実施形態の構造それぞれについて、ドレイン電圧Ｖｄが変化した場合のゲート−ドレイン間容量Ｃｇｄの変化について調べたシミュレーション結果を示す図である。
【図４】各部の寸法や空乏層の広がりの様子を示した断面図である。
【図５Ａ】図１に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図５Ｂ】図５Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図５Ｃ】図５Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図５Ｄ】図５Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図５Ｅ】図５Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図５Ｆ】図５Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図５Ｇ】図５Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図６】第１実施形態の変形例で説明するＳｉＣ半導体装置の一部を抽出した断面図である。
【図７】第１実施形態の変形例で説明するＳｉＣ半導体装置の一部を抽出した断面図である。
【図８】第２実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。
【図９】第３実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。
【図１０】第４実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。
【図１１】第５実施形態にかかるＳｉＣ半導体装置の一部を抽出した断面図である。
【図１２】第６実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。
【図１３】第７実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明する。本実施形態のＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、縦型ＭＯＳＦＥＴの幅方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの奥行方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。
【００１８】
図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２が形成されている。ｎ＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ−型層２は、例えばｎ型不純物濃度が７．０×１０１５〜１．０×１０１６／ｃｍ３とされ、厚さが８．０μｍとされている。
【００１９】
ｎ−型層２の上には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ−型層２は、ｎ＋型基板１から離れた位置においてＪＦＥＴ部３と連結されている。
【００２０】
ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置された線状部分を有している。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
【００２１】
なお、本実施形態の場合、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっており、ＪＦＥＴ部３のうちストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。
【００２２】
ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．６μｍ、形成間隔となるピッチが例えば０．６〜２．０μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば０．８μｍとされており、ｎ型不純物濃度は、ｎ−型層２よりも高くされていて、例えば５．０×１０１６〜２．０×１０１８／ｃｍ３とされている。
【００２３】
電界ブロック層４は、電界緩和層の一部となる下部を構成する部分であり、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされている。このストライプ状とされた電界ブロック層４の各短冊状の部分は、ＭＯＳＦＥＴのオンオフ切替えの際などにドレイン電圧Ｖｄが高電圧となっても完全空乏化しないように幅や深さおよびｐ型不純物濃度が設定されている。たとえば、電界ブロック層４の各短冊状の部分は、幅が０．６μｍ、厚みが０．８μｍ、ｐ型不純物濃度が４．０×１０１７〜１．０×１０１８／ｃｍ３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、ｎ−型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。また、電界ブロック層４の幅などについては任意であるが、セル領域において、ｎ−型層２側から見てＪＦＥＴ部３および電界ブロック層４で構成される飽和電流抑制層の全体の面積に対して電界ブロック層４の総面積が３０％以上かつ６０％以下としてある。
【００２４】
さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層５が形成されている。ｎ型電流分散層５は、後述するようにチャネルを通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、ｎ−型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層５は、Ｙ方向を長手方向として延設されており、ｎ型不純物濃度がＪＦＥＴ部３と同じかそれよりも高くされ、例えば厚みが０．５μｍとされている。また、ｎ型電流分散層５は、ｎ型不純物濃度が２．０×１０１６〜５．０×１０１７／ｃｍ３とされている。
【００２５】
なお、ここでは、ドリフト層を、便宜的にｎ−型層２、ＪＦＥＴ部３およびｎ型電流分散層５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。
【００２６】
ｎ型電流分散層５の上にはＳｉＣからなるｐ型ベース領域６が形成されている。また、ｐ型ベース領域６の下方において、具体的にはＪＦＥＴ部３と電界ブロック層４の表面からｐ型ベース領域６の間であって、ｎ型電流分散層５が形成されていない部分に、ｐ型ディープ層７が形成されている。ｐ型ディープ層７は、電界緩和層のうち一部となる上部を構成する部分である。本実施形態では、ｐ型ディープ層７は、ＪＦＥＴ部３のうちのストライプ状の部分や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向として延設され、Ｘ方向においてｎ型電流分散層５と交互に複数本並べたレイアウトとされている。このｐ型ディープ層７を通じて、ｐ型ベース領域６や電界ブロック層４が電気的に接続されている。ｎ型電流分散層５やｐ型ディープ層７の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてある。
【００２７】
さらに、ｐ型ベース領域６の上にはｎ型ソース領域８が形成されている。ｎ型ソース領域８は、ｐ型ベース領域６のうち後述するトレンチゲート構造と対応する部分に形成されており、トレンチゲート構造の両側それぞれに形成されている。
【００２８】
ｐ型ベース領域６は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．４〜０．６μｍとされている。ｐ型ディープ層７は、厚みがｎ型電流分散層５と等しくされており、ｐ型不純物濃度は任意であるが、例えば電界ブロック層４と等しくされている。
【００２９】
ｎ型ソース領域８は、後述するソース電極１５とのコンタクトを取るための領域であり、ｎ型不純物が高濃度とされている。ｎ型ソース領域８は、例えばｎ型不純物濃度が１．０×１０１８〜５．０×１０１９／ｃｍ３とされ、厚みが０．３〜０．７μｍとされている。
【００３０】
さらに、ｐ型ベース領域６上のうちｐ型ディープ層７と対応する位置、換言すればｎ型ソース領域８と異なる位置であってｎ型ソース領域８を挟んでトレンチゲート構造と反対側の位置に、ｐ型連結層１０が形成されている。ｐ型連結層１０は、ｐ型ベース領域６と後述するソース電極１５とを連結することで電気的に接続するための層である。
【００３１】
ｐ型連結層１０は、コンタクト領域としてソース電極１５に接触させられる部分である。例えば、ｐ型連結層１０は、ｐ型不純物濃度が２．０×１０１８〜１．０×１０２０／ｃｍ３と高濃度に設定され、厚みが０．２〜０．３μｍとされている。
【００３２】
さらに、ｎ型ソース領域８およびｐ型ベース領域６を貫通してｎ型電流分散層５に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域６とｎ型ソース領域８の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ１１が形成されている。このゲートトレンチ１１の側面と接するように上述したｐ型ベース領域６およびｎ型ソース領域８が配置されている。ゲートトレンチ１１は、図２のＸ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向と交差する方向、ここではＹ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、ゲートトレンチ１１は、複数本がＸ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域６およびｎ型ソース領域８が配置されている。また、各ゲートトレンチ１１の中間位置に、ｐ型ディープ層７やｐ型連結層１０が配置されている。
【００３３】
このゲートトレンチ１１の側面の位置において、ｐ型ベース領域６は、縦型ＭＯＳＦＥＴの作動時にｎ型ソース領域８とｎ型電流分散層５との間を繋ぐチャネル領域を形成する。このチャネル領域を含むゲートトレンチ１１の内壁面は、ゲート絶縁膜１２で覆われている。ゲート絶縁膜１２の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１３が形成されており、これらゲート絶縁膜１２およびゲート電極１３によってゲートトレンチ１１内が埋め尽くされ、トレンチゲート構造が構成されている。
【００３４】
また、ｎ型ソース領域８の表面やゲート電極１３の表面には、層間絶縁膜１４を介してソース電極１５や図示しないゲート配線層などが形成されている。ソース電極１５やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ型ソース領域８と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層１０と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１５は、層間絶縁膜１４上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１４に形成されたコンタクトホールを通じて、ｎ型ソース領域８およびｐ型連結層１０と電気的に接触させられている。そして、ｐ型連結層１０を通じてｐ型ベース領域６やｐ型ディープ層７および電界ブロック層４が接続されていることから、これらがすべてソース電位とされるようになっている。
【００３５】
一方、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１６が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００３６】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極１３に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ１１に接する部分のｐ型ベース領域６にチャネル領域を形成する。これにより、ｎ型ソース領域８とｎ型電流分散層５との間が導通する。したがって、縦型ＭＯＳＦＥＴがオンし、ｎ＋型基板１より、ｎ−型層２とＪＦＥＴ部３およびｎ型電流分散層５にて構成されるドリフト層を通じ、さらにチャネル領域からｎ型ソース領域８を通じて、ドレイン−ソース間に電流を流すという動作を行う。また、ゲート電圧Ｖｇへの印加を停止することでチャネル領域が無くなり、ｎ型ソース領域８とｎ型電流分散層５との間が非導通となって、縦型ＭＯＳＦＥＴがオフされ、ドレイン−ソース間への電流の流れが停止される。
【００３７】
このとき、本実施形態のＳｉＣ半導体装置には、ＪＦＥＴ部３および電界ブロック層４を備えてある。このため、縦型ＭＯＳＦＥＴの動作時には、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
【００３８】
まず、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部３のｎ型不純物濃度がｎ−型層２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。
【００３９】
このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、更に低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００４０】
さらに、ＪＦＥＴ部３を挟み込むように電界ブロック層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされている。
【００４１】
このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ−型層２に伸びてくる空乏層の伸びが電界ブロック層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１２に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１２が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ドリフト層の一部を構成するｎ−型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的高くすることができ、低オン抵抗化を図ることが可能となる。
【００４２】
また、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造に対して電界ブロック層４を構成する各短冊状の部分が交差するように配置されている。このため、ｎ−型層２側から見て、電界ブロック層４によってトレンチゲート構造の一部が覆われて隠れるレイアウトになる。そして、電界ブロック層４はソース電位とされていることから、トレンチゲート構造のうち電界ブロック層４で覆われている部分については、底部もｐ型ベース領域６からの突出部の両側面も、両方共に、ゲート−ドレイン間容量Ｃｇｄに含まれなくなる。このため、ゲート−ドレイン間容量Ｃｇｄを低減できて、低帰還容量を実現することが可能となる。よって、スイッチング特性を良好にすることが可能となる。
【００４３】
ただし、上記の効果を十分に発揮するためには、ドレイン電圧Ｖｄが低電圧であるときだけでなく、高電圧になったときにも、電界ブロック層４が完全空乏化しないようにすることが必要であることが確認された。
【００４４】
具体的には、シミュレーションにより、従来構造と、参考構造および本実施形態の構造について、ドレイン電圧Ｖｄが変化した場合のゲート−ドレイン間容量Ｃｇｄの変化について調べた。従来構造は、ＪＦＥＴ部３および電界ブロック層４を備えていない構造である。参考構造は、本実施形態と同様の構造であり、電界ブロック層４を備えているものの、ドレイン電圧Ｖｄが８００Ｖ以上のように高電圧になったときに完全空乏化してしまう構造である。本実施形態の構造は、ドレイン電圧Ｖｄが低電圧から高電圧に至るまで、電界ブロック層４が完全空乏化しない構造である。図３は、このシミュレーション結果を示している。
【００４５】
図３に示されているように、従来構造と比較して参考構造と本実施形態の構造の両方共に、ゲート−ドレイン間容量Ｃｇｄを低減できている。しかしながら、参考構造については、ドレイン電圧Ｖｄが高電圧になると徐々にゲート−ドレイン間容量Ｃｇｄが増加していき、例えば８００Ｖを超えると電界ブロック層４が完全空乏化してしまい、ゲート−ドレイン間容量Ｃｇｄが大きくなっている。このため、ドレイン電圧Ｖｄが高電圧になったときにはゲート−ドレイン間容量Ｃｇｄの低減が十分ではなくなり、低帰還容量を実現できなくなる。
【００４６】
これに対して、本実施形態の構造の場合、ドレイン電圧Ｖｄが高電圧になっても電界ブロック層４が完全空乏化せず、ゲート−ドレイン間容量Ｃｇｄを低いままにすることができる。このように、本実施形態の構造とすることで、ドレイン電圧Ｖｄが高電圧になっても、低帰還容量を実現することが可能となる。
【００４７】
ここで、ドレイン電圧Ｖｄが高電圧になっても電界ブロック層４が完全空乏化しないようにする条件について説明する。
【００４８】
例えば、図１に示したＳｉＣ半導体装置において、ＪＦＥＴ部３のうちのストライプ状とされている部分の各部の電荷をＱＪＦＥＴ［Ｃ］、ｎ−型層２の電荷をＱｄｒｉｆｔ［Ｃ］、電界ブロック層４の電荷をＱｐ［Ｃ］とする。この場合、次の数式２を満たすことで、電界ブロック層４が完全空乏化しないようにできる。
【００４９】
（数２）
ＱＪＦＥＴ＋Ｑｄｒｉｆｔ＜Ｑｐ
そして、電荷は体積×電荷密度で表されることから、奥行方向となるＹ方向の寸法を１ｃｍとして規格化すると、上記数式２は、次の数式３のように変換される。なお、数式３において、ｑは素電荷［Ｃ］、ＮＪＦＥＴはＪＦＥＴ部３のｎ型不純物濃度［ｃｍ−３］である。また、図４に示すように、ＬＪＦＥＴはＪＦＥＴ部３のうちのストライプ状とされている部分の各部の幅［ｃｍ］、ｄＪＦＥＴはＪＦＥＴ部３のうちのストライプ状とされている部分の各部や電界ブロック層４の深さ［ｃｍ］である。図４では、簡略化のためにＪＦＥＴ部３を電界ブロック層４との間にのみ備えた構造で示してある。また、αはｎ−型層２の厚みを１とした場合における実効的な空乏層端の厚さの割合［無次元単位］である。図４に示すように、電界ブロック層４の底部に向かって入り込んでいくように空乏層が広がっていくため、電界ブロック層４の底部から空乏層端までの距離を空乏層端の厚さと想定している。ｄｄｒｉｆｔとＮｄは、それぞれ、ｎ−型層２の厚み［ｃｍ］とｎ型不純物濃度［ｃｍ−３］、ＪＦＥＴピッチは、ＪＦＥＴ部３のうちのストライプ状とされている部分の各部のピッチ［ｃｍ］、ＮＤＰは電界ブロック層４のｐ型不純物濃度［ｃｍ−３］である。
【００５０】
（数３）
ｑ×（ＬＪＦＥＴ×ｄＪＦＥＴ×ＮＪＦＥＴ＋α×ｄｄｒｉｆｔ×ＪＦＥＴピッチ×Ｎｄ）［Ｃ］
＜ｑ×（ＪＦＥＴピッチ−ＬＪＦＥＴ）×ｄＪＦＥＴ×ＮＤＰ［Ｃ］
この数式３を満たすように、電界ブロック層４の深さｄＪＦＥＴやｐ型不純物濃度ＮＤＰ、幅が決定されている。電界ブロック層４の幅については、ＪＦＥＴ部３の幅ＬＪＦＥＴとＪＦＥＴピッチから決まることから、これらを加味して設定すれば良い。
【００５１】
以上説明したように、本実施形態では、電界ブロック層４を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧Ｖｄが高電圧になっても電界ブロック層４が完全空乏化しないようにしている。このため、ゲート−ドレイン間容量Ｃｇｄを低いままにすることができ、従来と比較して、ゲート−ドレイン間容量Ｃｇｄの低減を更に図ることが可能なトレンチゲート構造の半導体装置とすることが可能となる。そして、トレンチゲート構造から電界ブロック層４が離れた位置に形成されていることから、ｎ−型層２側から見てトレンチゲート構造のうち電界ブロック層４と交差する部分についてもチャネルが生成されるようにでき、チャネル抵抗の増加を抑制できる。
【００５２】
また、このようにドレイン電圧Ｖｄが高電圧になってもゲート−ドレイン間容量Ｃｇｄを低いままにできるため、低帰還容量を実現することが可能となる。これにより、よりスイッチング特性の良好な半導体装置にできる。特に、飽和電流抑制層の全体の面積に対して電界ブロック層４の総面積が３０％以上となるようにしているため、よりゲート−ドレイン間容量Ｃｇｄの低減が図れ、より低帰還容量を実現することが可能となる。ただし、飽和電流抑制層の全体の面積に対して電界ブロック層４の総面積が大きすぎると、ＪＦＥＴ部３の面積が少なくなってオン抵抗を増加させてしまう。このため、飽和電流抑制層の全体の面積に対して電界ブロック層４の総面積が６０％以下となるようにしており、オン抵抗の増加が抑制されるようにしている。
【００５３】
さらに、電界ブロック層４については、どこかの部位と接続されることでソース電位とされれば良いが、本実施形態の場合、縦型ＭＯＳＦＥＴの各セルにおいて、ｐ型ディープ層７やｐ型ベース領域６およびｐ型連結層１０を介してソース電極１５に接続してある。このため、各セルにおいて、電界ブロック層４をソース電位に固定することが可能となる。
【００５４】
仮に、電界ブロック層４をソース電位に固定するために接続される部位が遠くなると、縦型ＭＯＳＦＥＴを高速スイッチング駆動した際に、電界ブロック層４からソース電極１５に抜ける電流経路が長くなり、電界ブロック層４を通じての充放電時間が長くなる。これにより、スイッチング時間が長くなり、スイッチング損失を増大させてしまう。このため、本実施形態のように、電界ブロック層４を各セルでソース電位に固定できることで、電界ブロック層４からソース電極１５に抜ける電流経路を短くでき、電界ブロック層４を通じての充放電時間を短くできる。よって、スイッチング時間を短くできて、スイッチング損失を低減することが可能となる。
【００５５】
なお、電界ブロック層４からソース電極１５に抜ける電流経路を短くするためには、電界ブロック層４とｐ型連結層１０との間に位置するｐ型ディープ層７やｐ型ベース領域６の深さについても短くすると好ましい。例えば、ｐ型ディープ層７およびｐ型ベース領域６の深さを５μｍ以下にすると、より良好なスイッチング特性を得ることが可能となる。
【００５６】
また、ＪＦＥＴ部３とｎ型電流分散層５とのｎ型不純物濃度の濃淡については任意であるが、本実施形態では、ＪＦＥＴ部３よりもｎ型電流分散層５の方がｎ型不純物濃度を低くしてある。ｎ型電流分散層５のｎ型不純物濃度がＪＦＥＴ部３よりも高いと、ｎ型電流分散層５側から電界ブロック層４に空乏層が広がり易くなり、電界ブロック層４が完全空乏化し易くなる。このため、本実施形態のような濃度関係とすることで、電界ブロック層４が完全空乏化し難くなるようにできる。
【００５７】
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図５Ａ〜図５Ｇに示す製造工程中の断面図を参照して説明する。
【００５８】
〔図５Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ−型層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ−型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させるか、もしくはｎ−型層２に対してｎ型不純物をイオン注入することでＪＦＥＴ部３を形成する。
【００５９】
なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。
【００６０】
〔図５Ｂに示す工程〕
ＪＦＥＴ部３の表面に、マスク１７を配置したのち、マスク１７をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。このとき、ドレイン電圧Ｖｄが高電圧となったときに完全空乏化しない条件となるように電界ブロック層４の幅や深さおよびｐ型不純物濃度を設定している。その後、マスク１７を除去する。
【００６１】
なお、ここでは、電界ブロック層４をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングすることで電界ブロック層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させた後、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して電界ブロック層４を形成する。このように、電界ブロック層４をエピタキシャル成長によって形成することもできる。ｐ型ＳｉＣをエピタキシャル成長させる場合、ＳｉＣの原料ガスに加えて、ｐ型ドーパントとなるガス、例えばトリメチルアルミニウム（ＴＭＡ）を導入すれば良い。
【００６２】
〔図５Ｃに示す工程〕
引き続き、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層５を形成する。そして、ｎ型電流分散層５の上に、ｐ型ディープ層７の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からｐ型不純物をイオン注入することでｐ型ディープ層７を形成する。
【００６３】
なお、ｐ型ディープ層７についてもイオン注入によって形成する例を示したが、イオン注入以外の方法によって形成することもできる。例えば、電界ブロック層４と同様に、ｎ型電流分散層５に対して凹部を形成したのち、ｐ型不純物層をエピタキシャル成長させ、さらにｐ型不純物層の平坦化を行うことで、ｐ型ディープ層７を形成するようにしても良い。また、ｐ型ディープ層７を形成してからイオン注入等によってｎ型電流分散層５を形成しても良い。
【００６４】
〔図５Ｄに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層５およびｐ型ディープ層７の上にｐ型ベース領域６およびｎ型ソース領域８を順にエピタキシャル成長させる。例えば、同じＣＶＤ装置内において、まずはｐ型ドーパントとなるガスを導入したエピタキシャル成長によってｐ型ディープ層７を形成する。続いて、ｐ型ドーパントとなるガスの導入を停止したのち、今度はｎ型ドーパントとなるガスを導入したエピタキシャル成長によってｎ型ソース領域８を形成する。
【００６５】
〔図５Ｅに示す工程〕
ｎ型ソース領域８の上にｐ型連結層１０の形成予定位置を開口させた図示しないマスクを配置する。そして、マスクの上からｐ型不純物をイオン注入したのち、活性化のために１５００℃以上の熱処理を行う。イオン注入する元素としては、ボロン（Ｂ）とアルミニウム（Ａｌ）のいずれか一方もしくは両方を用いている。これにより、ｎ型ソース領域８をｐ型不純物のイオン注入によって打ち返してｐ型連結層１０を形成することができる。
【００６６】
〔図５Ｆに示す工程〕
ｎ型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１１の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ゲートトレンチ１１を形成する。
【００６７】
〔図５Ｇに示す工程〕
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１２を形成し、ゲート絶縁膜１２によってゲートトレンチ１１の内壁面上およびｎ型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１１内にＰｏｌｙ−Ｓｉを残すことでゲート電極１３を形成する。これにより、トレンチゲート構造が完成する。
【００６８】
この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１３およびゲート絶縁膜１２の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１４を形成する。また、図示しないマスクを用いて層間絶縁膜１４にｎ型ソース領域８およびｐ型連結層１０を露出させるコンタクトホールを形成する。そして、層間絶縁膜１４の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１５やゲート配線層を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１６を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００６９】
（第１実施形態の変形例）
上記第１実施形態では、ＪＦＥＴ部３の一部が電界ブロック層４の下方にも形成されるようにしており、ＪＦＥＴ部３のうちストライプ状とされている部分が電界ブロック層４の下方において連結した状態になっている。しかしながら、これは一例を示したに過ぎず、例えば図６に示すように、電界ブロック層４の下方にはＪＦＥＴ部３が形成されていなくても良い。少なくとも、ＪＦＥＴ部３のうちストライプ状とされている各部がそれぞれ複数の電界ブロック層４の間に配置された状態となっていれば良い。
【００７０】
また、ＪＦＥＴ部３のうち電界ブロック層４の下方に形成される部分を形成する場合、図７に示すように、この下方部３ａの不純物濃度がＪＦＥＴ部３のうちストライプ状の部分よりもｎ型不純物濃度が低くなるようにすると良い。このようにすると、下方部３ａから電界ブロック層４への空乏層の広がりを抑制することが可能となる。このため、より電界ブロック層４が完全空乏化し難くなるようにできる。
【００７１】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してＪＦＥＴ部３の構成を異ならせたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７２】
図８に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に対して、ＪＦＥＴ部３を電界ブロック層４よりも下方に突出した構造としている。以下、ＪＦＥＴ部３のうち電界ブロック層４の間に位置している部分を上部３ｂと言い、電界ブロック層４よりも深くに位置している部分を底部３ｃと言う。
【００７３】
本実施形態では、底部３ｃを電界ブロック層４が形成されていない位置にのみ形成されるようにしている。この底部３ｃのｎ型不純物濃度については、上部３ｂのｎ型不純物濃度と同じであっても良いが、ここでは上部３ｂを第１実施形態と同様のｎ型不純物濃度としつつ、底部３ｃのｎ型不純物濃度を上部３ｂよりも低く、かつ、ｎ−型層２よりも高くしている。
【００７４】
このような構成にすると、縦型ＭＯＳＦＥＴのオン時には、電界ブロック層４から上部３ｂの下方に広がろうとする空乏層の広がりを底部３ｃで抑制することができるため、電流経路の幅が狭くなることが抑制される。したがって、オン抵抗の低減が図れる。
【００７５】
一方、ドレイン電圧Ｖｄが高電圧になって電界ブロック層４側に空乏層が広がろうとしても、底部３ｃのｎ型不純物濃度を上部３ｂよりも低くしているため、底部３ｃ側からの空乏層の広がりが抑制される。これにより、電界ブロック層４が完全空乏化し難くなるようにできる。
【００７６】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して電界ブロック層４の構成を異ならせたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態において、ＪＦＥＴ部３を電界ブロック層４の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、ＪＦＥＴ部３が電界ブロック層４の下方に形成される構成や第２実施形態の構成にも適用できる。
【００７７】
図９に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に対して、電界ブロック層４を２層構造としている。以下、電界ブロック層４のうちの上方部分を上部４ａと言い、その他の部分を基部４ｂと言う。そして、このような構成において、基部４ｂについては、第１実施形態で説明したｐ型不純物濃度としてあり、上部４ａのｐ型不純物濃度を基部４ｂに対して高くしている。
【００７８】
このような構成にすると、ドレイン電圧Ｖｄが高電圧になって電界ブロック層４側に空乏層が広がろうとしても、高濃度とされた上部４ａへの空乏層の広がりが抑制される。これにより、電界ブロック層４が完全空乏化し難くなるようにできる。
【００７９】
（第３実施形態の変形例）
上記第３実施形態では、電界ブロック層４を上部４ａと基部４ｂに区画して、それぞれｐ型不純物濃度を異なるようにしたが、必ずしもｐ型不純物濃度が異なる領域として区画されている必要はない。すなわち、電界ブロック層４の下方位置から上方位置に向かって徐々にｐ型不純物濃度が高くなるようにし、上部４ａにおいてその下方位置よりもｐ型不純物濃度が高くなっていれば良い。
【００８０】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してＪＦＥＴ部３および電界ブロック層４の構成を異ならせたものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでも第１実施形態において、ＪＦＥＴ部３を電界ブロック層４の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、ＪＦＥＴ部３が電界ブロック層４の下方に形成される構成や第２、第３実施形態の構成にも適用できる。
【００８１】
図１０に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に対して、ＪＦＥＴ部３が下方から上方に向かうに連れて幅狭となり、逆に、電界ブロック層４が下方から上方に向かうに連れて幅広となる構造としている。
【００８２】
このような構成としても、上方において、電界ブロック層４の形成割合が高くなることから、ドレイン電圧Ｖｄが高電圧になって電界ブロック層４側に空乏層が広がろうとしても、上方側において電界ブロック層４への空乏層の広がりが抑制される。これにより、電界ブロック層４が完全空乏化し難くなるようにできる。
【００８３】
（第５実施形態）
第５実施形態について説明する。本実施形態は、第１〜第４実施形態に対してＪＦＥＴ部３の構成を異ならせたものであり、その他については第１〜第４実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでも第１実施形態において、ＪＦＥＴ部３を電界ブロック層４の間にのみ形成した構成について、本実施形態を適用した場合を例に挙げて説明するが、ＪＦＥＴ部３が電界ブロック層４の下方に形成される構成や第２〜第４実施形態の構成にも適用できる。
【００８４】
図１１に示すように、本実施形態では、電界ブロック層４の間に形成されたＪＦＥＴ部３について、２層構造としている。以下、ＪＦＥＴ部３のうちの上方部分を表層部３ｄと言い、その他の部分を基部３ｅと言う。そして、このような構成において、基部３ｅについては、第１実施形態で説明したｎ型不純物濃度としてあり、表層部３ｄのｎ型不純物濃度を基部３ｅに対して低くしている。
【００８５】
このような構成にすると、ドレイン電圧Ｖｄが高電圧になって電界ブロック層４側に空乏層が広がろうとしても、低濃度とされた表層部３ｄからの空乏層の広がりが抑制される。これにより、電界ブロック層４が完全空乏化し難くなるようにできる。
【００８６】
（第５実施形態の変形例）
上記第５実施形態では、ＪＦＥＴ部３を表層部３ｄと基部３ｅに区画して、それぞれｎ型不純物濃度を異なるようにしたが、必ずしもｎ型不純物濃度が異なる領域として区画されている必要はない。すなわち、ＪＦＥＴ部３の下方位置から上方位置に向かって徐々にｎ型不純物濃度が低くなるようにし、表層部３ｄにおいてその下方位置よりもｎ型不純物濃度が低くなっていれば良い。
【００８７】
（第６実施形態）
第６実施形態について説明する。本実施形態は、第１〜第５実施形態に対してソース電極１５とのコンタクトとなるｐ型連結層１０のレイアウトを変更したものであり、その他については第１〜第５実施形態と同様であるため、第１〜第５実施形態と異なる部分についてのみ説明する。
【００８８】
図１２に示すように、本実施形態では、ｐ型連結層１０をドット状とし、ストライプ状とされた電界ブロック層４それぞれと対応する位置にｐ型連結層１０が配置される構造としてある。
【００８９】
このように、ｐ型連結層１０のレイアウトについては、必ずしも直線状でなくても良い。また、レイアウトを変更したとしても、ｐ型連結層１０が電界ブロック層４と対応する位置に形成されるようにしてあれば、電界ブロック層４からソース電極１５に抜ける電流経路を短くでき、スイッチング損失を低減することができる。
【００９０】
（第７実施形態）
第７実施形態について説明する。本実施形態は、第１〜第６実施形態に対して電界ブロック層４のレイアウトを変更したものであり、その他については第１〜第６実施形態と同様であるため、第１〜第６実施形態と異なる部分についてのみ説明する。なお、ここでも第１実施形態の構造に対して本実施形態を適用した場合を例に挙げて説明するが、第２〜第６実施形態の構成にも適用できる。
【００９１】
図１３に示すように、本実施形態では、電界ブロック層４を格子状とし、第１実施形態のようにトレンチゲート構造に対して交差する方向だけでなく、トレンチゲート構造に沿う方向にも電界ブロック層４を形成している。具体的には、電界ブロック層４のうちトレンチゲート構造に対して交差する方向に延設された部分を第１ライン部４１とし、トレンチゲート構造に沿って形成された部分を第２ライン部４２とする。第１ライン部４１は、第１実施形態と同様に所定幅で構成され、ｐ型ディープ層７に接続されている。第２ライン部４２は、トレンチゲート構造の下方に形成され、ｐ型ディープ層７には接触しておらず、第１ライン部４１を介してソース電位に固定される構造とされている。そして、第１ライン部４１と第２ライン部４２とによる格子状の編み目部分がＪＦＥＴ部３とされている。
【００９２】
このように、電界ブロック層４を第１ライン部４１と第２ライン部４２によって構成し、第２ライン部４２がトレンチゲート構造の下方に形成されるようにすると、第２ライン部４２によってトレンチゲート構造の底部を覆うことができる。これにより、更にゲート−ドレイン間容量Ｃｇｄを低減できる。
【００９３】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００９４】
（１）例えば、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。
【００９５】
（２）また、上記実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。
【００９６】
（３）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００９７】
（４）上記実施形態では、半導体材料としてＳｉＣを用いた半導体装置について説明したが、ＳｉＣ以外の半導体材料、例えばＩＶ属半導体であるＳｉやＧｅ、Ｃ等やＧａＮ、ＡｌＮを用いた半導体装置に対しても本発明を適用可能である。
【符号の説明】
【００９８】
３          ＪＦＥＴ部
４          電界ブロック層
５          ｎ型電流分散層
６          ｐ型ベース領域
７          ｐ型ディープ層
８          ｎ型ソース領域
１１        ゲートトレンチ
１３        ゲート電極
１５        ソース電極
１６        ドレイン電極
【図１】
2020109809.tif 000003
【図２】
2020109809.tif 000004
【図３】
2020109809.tif 000005
【図４】
2020109809.tif 000006
【図５Ａ】
2020109809.tif 000007
【図５Ｂ】
2020109809.tif 000008
【図５Ｃ】
2020109809.tif 000009
【図５Ｄ】
2020109809.tif 000010
【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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