(57)【要約】【課題】制御信号線の数を低減することができる信号処理回路を提供すること。【解決手段】制御対象を示す識別情報を含む制御信号が入力される第１の端子と、前記識別情報に基づいて前記制御対象を判定する判定回路と、前記第１の端子とは異なる第２の端子と、を備える信号処理回路であって、前記制御対象が前記信号処理回路であると前記判定回路が判定した場合に、前記信号処理回路は、前記制御信号に応じた処理を行い、前記制御対象が前記信号処理回路であると前記判定回路が判定しない場合に、前記信号処理回路は、前記第２の端子から前記制御信号を出力することを特徴とする信号処理回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御対象を示す識別情報を含む制御信号が入力される第１の端子と、
前記識別情報に基づいて前記制御対象を判定する判定回路と、
前記第１の端子とは異なる第２の端子と、
を備える信号処理回路であって、
前記制御対象が前記信号処理回路であると前記判定回路が判定した場合に、前記信号処理回路は、前記制御信号に応じた処理を行い、
前記制御対象が前記信号処理回路であると前記判定回路が判定しない場合に、前記信号処理回路は、前記第２の端子から前記制御信号を出力する
ことを特徴とする信号処理回路。
【請求項２】
前記制御対象が前記信号処理回路であると前記判定回路が判定しない場合として、少なくとも、前記制御対象が前記信号処理回路とは別の回路であると前記判定回路が判定した場合が含まれる
ことを特徴とする請求項１に記載の信号処理回路。
【請求項３】
前記制御信号は、前記制御対象が前記信号処理回路である場合と前記制御対象が前記信号処理回路でない場合のいずれの場合においても、同一の制御回路から前記第１の端子に入力される
ことを特徴とする請求項１又は２に記載の信号処理回路。
【請求項４】
前記判定回路が、前記制御対象が前記信号処理回路であると判定しない場合に、前記信号処理回路は、前記識別情報がマスキングされる状態で前記制御信号を出力する
ことを特徴とする請求項１乃至３のいずれか１項に記載の信号処理回路。
【請求項５】
前記制御信号は、アドレスビット及びデータビットの少なくとも１つを含み、
前記識別情報は、前記アドレスビット及び前記データビットよりも前に配されている
ことを特徴とする請求項１乃至４のいずれか１項に記載の信号処理回路。
【請求項６】
前記制御信号は、レジスタへのデータの書き込み又はレジスタからのデータの読み出しのいずれの処理を行うかを示すモード選択情報を更に含む
ことを特徴とする請求項１乃至５のいずれか１項に記載の信号処理回路。
【請求項７】
前記第２の端子から出力される前記制御信号は、撮像素子の制御に用いられる
ことを特徴とする請求項１乃至６のいずれか１項に記載の信号処理回路。
【請求項８】
前記信号処理回路は、前記第２の端子から出力された前記制御信号によって制御される前記制御対象から出力されたアナログ信号をデジタル信号に変換する処理を行う
ことを特徴とする請求項１乃至７のいずれか１項に記載の信号処理回路。
【請求項９】
請求項１乃至８のいずれか１項に記載の信号処理回路と、
前記第２の端子から出力された前記制御信号が入力される撮像素子と、
を備えることを特徴とする画像読み取り装置。
【請求項１０】
前記第１の端子に前記制御信号を出力する制御回路を備える本体部と、
前記本体部に移動可能に設けられており、前記信号処理回路及び前記撮像素子を備える読取部と、
可撓性を有し、前記読取部と前記制御回路とを接続するケーブルと、
を更に備える
ことを特徴とする請求項９に記載の画像読み取り装置。
【請求項１１】
前記制御回路は、前記本体部に固定されている
ことを特徴とする請求項１０に記載の画像読み取り装置。
【請求項１２】
請求項９乃至１１のいずれか１項に記載の画像読み取り装置を備える
ことを特徴とする画像形成装置。
【請求項１３】
制御回路を備える本体部と、
可撓性を有し、前記制御回路を読取部に接続するためのケーブルと、を備え、
前記制御回路が、前記読取部の複数の回路から選ばれる少なくとも１つの制御対象を示す識別情報を含む制御信号を、前記ケーブルを介して前記読取部に入力するように構成されている
ことを特徴とする画像形成装置。
【請求項１４】
信号処理回路により実行される信号処理方法であって、
制御対象を示す識別情報を含む制御信号を取得するステップと、
前記識別情報に基づいて前記制御対象を判定するステップと、
前記制御対象が前記信号処理回路であると判定した場合に、前記制御信号に応じた処理を行うステップと、
前記制御対象が前記信号処理回路であると判定しない場合に、前記制御信号を出力するステップと、
を備えることを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路、画像読み取り装置、画像形成装置及び信号処理方法に関する。
【背景技術】
【０００２】
特許文献１には、ＣＣＤイメージセンサと、アナログフロントエンドＩＣと、ＡＳＩＣとを備える画像読み取り装置が開示されている。ＡＳＩＣは、ＡＦＥ制御部とＣＣＤ制御部とを備える。ＡＦＥ制御部は、アナログフロントエンドＩＣを制御し、ＣＣＤ制御部は、ＣＣＤイメージセンサを制御する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−４０１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されているような複数の装置が１つの制御装置によって制御される構成において、制御回路からの制御信号線の数が多いことによる回路規模の増大が問題となる場合がある。
【０００５】
本発明は、制御信号線の数を低減することができる信号処理回路、画像読み取り装置、画像形成装置及び信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、制御対象を示す識別情報を含む制御信号が入力される第１の端子と、前記識別情報に基づいて前記制御対象を判定する判定回路と、前記第１の端子とは異なる第２の端子と、を備える信号処理回路であって、前記制御対象が前記信号処理回路であると前記判定回路が判定した場合に、前記信号処理回路は、前記制御信号に応じた処理を行い、前記制御対象が前記信号処理回路であると前記判定回路が判定しない場合に、前記信号処理回路は、前記第２の端子から前記制御信号を出力することを特徴とする信号処理回路が提供される。
【０００７】
本発明の他の一観点によれば、信号処理回路により実行される信号処理方法であって、制御対象を示す識別情報を含む制御信号を取得するステップと、前記識別情報に基づいて前記制御対象を判定するステップと、前記制御対象が前記信号処理回路であると判定した場合に、前記制御信号に応じた処理を行うステップと、前記制御対象が前記信号処理回路であると判定しない場合に、前記制御信号を出力するステップと、を備えることを特徴とする信号処理方法が提供される。
【発明の効果】
【０００８】
本発明によれば、制御信号線の数を低減することができる信号処理回路、画像読み取り装置、画像形成装置及び信号処理方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る撮像装置の構成を示すブロック図である。
【図２】第１実施形態に係るＡＦＥ回路の処理の概略を示すフローチャートである。
【図３】第１実施形態に係る撮像素子への書き込みモードにおけるタイミング図である。
【図４】第１実施形態に係るＡＦＥ回路への書き込みモードにおけるタイミング図である。
【図５】第１実施形態に係る撮像素子からの読み出しモードにおけるタイミング図である。
【図６】第１実施形態に係るＡＦＥ回路からの読み出しモードにおけるタイミング図である。
【図７】第２実施形態に係る撮像素子への書き込みモードにおけるタイミング図である。
【図８】第３実施形態に係る撮像装置の構成を示すブロック図である。
【図９】第４実施形態に係る画像読み取り装置の概略構成を示す斜視図である。
【図１０】第４実施形態に係る画像読み取り装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態を説明する。複数の図面にわたって同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある。
【００１１】
［第１実施形態］
図１は、第１実施形態に係るアナログフロントエンド回路（以下、ＡＦＥ回路と呼ぶ）を含む撮像装置の構成を示すブロック図である。撮像装置は、ＡＦＥ回路１０１、伝送線群１０３、出力線群１０４、制御回路１０５及び撮像素子１０６を備えている。ＡＦＥ回路１０１は、判定回路１０２を備えている。
【００１２】
本実施形態の撮像装置は、撮像素子１０６への入射光に基づく画像を取得する装置である。撮像素子１０６は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ、ＣＣＤ（Charge Coupled Device）イメージセンサ等の光電変換素子である。制御回路１０５は、ＡＦＥ回路１０１及び撮像素子１０６を制御する機能を有するプロセッサであり、例えば、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）等であり得る。制御回路１０５は、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）等であってもよい。
【００１３】
ＡＦＥ回路１０１は、制御回路１０５から出力された制御信号の識別情報を取得して撮像素子１０６に伝達する機能、撮像素子１０６からアナログ信号を取得してデジタル信号に変換するＡＤ変換の機能等を有する信号処理回路である。判定回路１０２は、伝送線群１０３を介して制御回路１０５に接続される。また、判定回路１０２は、出力線群１０４を介して撮像素子１０６に接続される。
【００１４】
伝送線群１０３及び出力線群１０４の各々は、複数の制御信号線を含む。伝送線群１０３及び出力線群１０４は、例えば、シリアル通信用の規格であるＳＰＩ（Serial Peripheral Interface）に対応した制御信号線である。
【００１５】
判定回路１０２、制御回路１０５及び撮像素子１０６は、ＳＰＩに対応した複数の端子を有する。制御回路１０５は、端子ＥＢ、ＳＣＫ、ＳＤＩ、ＳＤＯを有する。判定回路１０２は、端子ＥＢ１、ＳＣＫ１、ＳＤＩ１、ＳＤＯ１、ＥＢＯ、ＳＣＫＯ、ＳＤＩＯ、ＳＤＯＩを有する。撮像素子１０６は、端子ＥＢ２、ＳＣＫ２、ＳＤＩ２、ＳＤＯ２を有する。制御回路１０５の端子ＥＢ、ＳＣＫ、ＳＤＩ、ＳＤＯは、伝送線群１０３を介して、判定回路１０２の端子ＥＢ１、ＳＣＫ１、ＳＤＩ１、ＳＤＯ１とそれぞれ接続される。判定回路１０２の端子ＥＢＯ、ＳＣＫＯ、ＳＤＩＯ、ＳＤＯＩは、出力線群１０４を介して、撮像素子１０６の端子ＥＢ２、ＳＣＫ２、ＳＤＩ２、ＳＤＯ２とそれぞれ接続される。制御信号が入力される判定回路１０２の端子ＥＢ１、ＳＣＫ１、ＳＤＩ１は第１の端子と呼ばれることもあり、制御信号を出力する判定回路１０２の端子ＥＢＯ、ＳＣＫＯ、ＳＤＩＯは第２の端子と呼ばれることもある。
【００１６】
端子ＥＢから出力され、端子ＥＢ１に入力される信号、及び端子ＥＢＯから出力され、端子ＥＢ２に入力される信号は、通信の開始及び終了を制御する制御信号である。端子ＳＣＫから出力され、端子ＳＣＫ１に入力される信号、及び端子ＳＣＫＯから出力され、端子ＳＣＫ２に入力される信号は、クロック用の制御信号である。端子ＳＤＩから出力され、端子ＳＤＩ１に入力される信号、及び端子ＳＤＩＯから出力され、端子ＳＤＩ２に入力される信号は、制御回路１０５からＡＦＥ回路１０１又は撮像素子１０６に書き込まれる制御信号である。端子ＳＤＯ２から出力され、端子ＳＤＯＩに入力される信号、及び端子ＳＤＯ１から出力され、端子ＳＤＯに入力される信号は、ＡＦＥ回路１０１又は撮像素子１０６から制御回路１０５に読み出されるデータ信号である。
【００１７】
本実施形態のＡＦＥ回路１０１、制御回路１０５及び撮像素子１０６の動作の概要を説明する。制御回路１０５は、ＡＦＥ回路１０１及び撮像素子１０６を駆動するための制御信号を伝送線群１０３を介してＡＦＥ回路１０１に伝送する。この制御信号は、端子ＥＢ、ＳＣＫ、ＳＤＩから出力され、端子ＥＢ１、ＳＣＫ１、ＳＤＩ１に入力される。
【００１８】
図２は、本実施形態に係るＡＦＥ回路１０１の処理の概略を示すフローチャートである。図２を参照してＡＦＥ回路１０１における処理の概略を説明する。ステップＳ１１において、ＡＦＥ回路１０１は、制御回路１０５から制御対象に関する識別情報を含む制御信号を取得する。ステップＳ１２において、判定回路１０２は、受信した制御信号に含まれる識別情報に基づいて、受信した制御信号の制御対象がＡＦＥ回路１０１であるか否かを判定する。
【００１９】
受信した制御信号の制御対象がＡＦＥ回路１０１であると判定された場合（ステップＳ１２においてＹＥＳ）には、処理はステップＳ１３に移行する。ステップＳ１３において、ＡＦＥ回路１０１は、ＡＦＥ回路１０１内に格納されているレジスタに制御信号を書き込み、ＡＦＥ回路１０１は、この制御信号に応じた処理を行う。なお、このとき制御信号は、判定回路１０２から出力されない。ＡＦＥ回路１０１による処理の具体例としては、撮像素子１０６から出力されるアナログ信号をデジタル信号に変換するアナログデジタル変換（ＡＤ変換）を行い、制御回路１０５にデジタル信号を出力する処理が挙げられる。
【００２０】
受信した制御信号の制御対象がＡＦＥ回路１０１であると判定されない場合（ステップＳ１２においてＮＯ）には、処理はステップＳ１４に移行する。ステップＳ１４において、判定回路１０２は、制御信号を端子ＥＢＯ、ＳＣＫＯ、ＳＤＩＯから出力する。制御信号は、出力線群１０４を介して伝送され、撮像素子１０６の端子ＥＢ２、ＳＣＫ２、ＳＤＩ２に入力される。受信した制御信号の制御対象がＡＦＥ回路１０１の制御信号であると判定されない場合として、例えば、受信した制御信号の制御対象がＡＦＥ回路１０１とは別の回路であると判定された場合がある。ＡＦＥ回路１０１とは別の回路は、本実施形態では、撮像素子１０６である。また、受信した制御信号の制御対象がＡＦＥ回路１０１の制御信号であると判定されない場合には、イネーブル信号の制御などにより、判定回路１０２が判定を行わない場合が含まれる。
【００２１】
本実施形態では、判定回路１０２により制御信号の制御対象を判定しているため、制御回路１０５から撮像素子１０６に直接接続される制御信号線が不要である。言い換えると、制御回路１０５からの制御信号を伝送する制御信号線を一群の伝送線群１０３にまとめることができる。これにより、制御回路１０５から延びる制御信号線の本数が削減され回路規模を低減することができる。
【００２２】
図３乃至図６を用いて本実施形態のＡＦＥ回路１０１、制御回路１０５及び撮像素子１０６の動作をより具体的に説明する。図３乃至図６のＥＢ１、ＳＣＫ１、ＳＤＩ１は、制御回路１０５の端子ＥＢ、ＳＣＫ、ＳＤＩから出力され、判定回路１０２の端子ＥＢ１、ＳＣＫ１、ＳＤＩ１に入力される制御信号をそれぞれ示している。図３乃至図６のＳＤＯ１は、判定回路１０２の端子ＳＤＯ１から出力され、制御回路１０５の端子ＳＤＯに入力される制御信号を示している。図３乃至図６のＥＢ２、ＳＣＫ２、ＳＤＩ２は、判定回路１０２の端子ＥＢＯ、ＳＣＫＯ、ＳＤＩＯから出力され、撮像素子１０６の端子ＥＢ２、ＳＣＫ２、ＳＤＩ２に入力される制御信号をそれぞれ示している。図３乃至図６のＳＤＯ２は、撮像素子１０６の端子ＳＤＯ２から出力され、判定回路１０２の端子ＳＤＯＩに入力されるデータ信号を示している。以下の説明では、これらの端子に入出力される制御信号を、対応する端子の符号を付すことにより、単に制御信号ＥＢ１、ＳＣＫ１、ＳＤＩ１、ＳＤＯ１、ＥＢ２、ＳＣＫ２、ＳＤＩ２、ＳＤＯ２等と呼ぶこともある。
【００２３】
制御信号ＳＤＩ１、ＳＤＩ２は、識別ビットＣＳと、モード選択ビットＷと、アドレスビットと、データビットとを含み得るデジタル信号である。識別ビットＣＳは、制御対象を示す識別情報である。本モード選択ビットＷは、レジスタへのデータの書き込み又はレジスタからのデータの読み出しのいずれの処理を行うかを示すモード選択情報である。アドレスビットは、書き込み又は読み出しを行うレジスタのアドレスを示す。実施形態では、識別ビットＣＳとモード選択ビットＷのビット数はいずれも１ビットであるものとする。また、アドレスビットのビット数は６ビットであり、データビットのビット数は９ビットであるものとする。制御信号ＳＤＩ１、ＳＤＩ２は、識別ビットＣＳ、モード選択ビットＷ、アドレスビット、データビットの順に送受信される。アドレスビット及びデータビットの受信前に制御信号の判定及びモードの選択を行うことができるように、識別ビットＣＳ及びモード選択ビットＷは、アドレスビット及びデータビットよりも前に配されている。
【００２４】
制御信号ＥＢ１、ＥＢ２は、通信の開始及び終了のタイミングを制御する。制御信号ＥＢ１がハイレベルのとき、ＡＦＥ回路１０１と制御回路１０５との間のシリアル通信は初期化されている状態である。また、制御信号ＥＢ２がハイレベルのとき、ＡＦＥ回路１０１と撮像素子１０６との間のシリアル通信は初期化されている状態である。
【００２５】
まず、制御信号ＳＣＫ１の立ち上がり数とデータの書き込み又は読み出しの処理の関係について説明する。制御信号ＥＢ１がハイレベルからローレベルに遷移するとＡＦＥ回路１０１と制御回路１０５との間のシリアル通信が有効になる。遷移後の制御信号ＳＣＫ１の立ち上がり数が識別ビットＣＳ、モード選択ビットＷ、アドレスビット及びデータビットのビット数の合計と一致する場合、ＡＦＥ回路１０１は、ＡＦＥ回路１０１内のレジスタに対するデータの書き込み又は読み出しを有効化する。
【００２６】
図３の例では、制御信号ＳＣＫ１の立ち上がり数が１７回である場合に、ＡＦＥ回路１０１内のレジスタに対するデータの書き込み又は読み出しが有効化される。すなわち、制御信号ＳＣＫ１の立ち上がり数が１７回未満である場合には、判定回路１０２内のレジスタに対するデータの書き込み又は読み出しは行われない。制御信号ＳＣＫ１の立ち上がり数が１７回であるか、又は１７回を超えている場合には、ＡＦＥ回路１０１内のレジスタに対しては制御信号ＳＣＫ１の立ち上がり数が１７回目になるまで、データの書き込み又は読み出しが行われる。このとき、１８回目以降のデータに対しては処理が行われない。
【００２７】
次に、制御信号ＳＣＫ２の立ち上がり数とデータの書き込み又は読み出しの処理の関係について説明する。信号ＥＢ２がハイレベルからローレベルに遷移するとＡＦＥ回路１０１と撮像素子１０６との間のシリアル通信が有効になる。遷移後の制御信号ＳＣＫ２の立ち上がり数が識別ビットＣＳ、モード選択ビットＷ、アドレスビット及びデータビットのビット数の合計と一致する場合、撮像素子１０６は、撮像素子１０６内のレジスタに対するデータの書き込み又は読み出しを有効化する。
【００２８】
本実施形態の場合には、制御信号ＳＣＫ２の立ち上がり数が１６回である場合に、撮像素子１０６内のレジスタに対するデータの書き込み又は読み出しが有効化される。すなわち、制御信号ＳＣＫ２の立ち上がり数が１６回未満である場合には、撮像素子１０６内のレジスタに対するデータの書き込み又は読み出しは行われない。制御信号ＳＣＫ２の立ち上がり数が１６回であるか、又は１６回を超えている場合には、撮像素子１０６内のレジスタに対しては制御信号ＳＣＫ２の立ち上がり数が１６回目になるまで、データの書き込み又は読み出しが行われる。このとき、１７回目以降のデータに対しては処理が行われない。
【００２９】
次に識別ビットＣＳとモード選択ビットＷのレベルによる処理内容の違いについて説明する。識別ビットＣＳがローレベルのとき、判定回路１０２は、入力された制御信号の制御対象が撮像素子１０６であると判定する。識別ビットＣＳがハイレベルのとき、判定回路１０２は、入力された制御信号の制御対象がＡＦＥ回路１０１であると判定する。モード選択ビットＷがローレベルのとき、ＡＦＥ回路１０１又は撮像素子１０６は、レジスタへの書き込みが実行可能である書き込みモードとなる。モード選択ビットＷがハイレベルのとき、ＡＦＥ回路１０１又は撮像素子１０６は、レジスタからの読み出しが実行可能である読み出しモードとなる。したがって、撮像装置は、識別ビットＣＳ及びモード選択ビットＷに基づいて、「撮像素子１０６への書き込み」、「ＡＦＥ回路１０１への書き込み」、「撮像素子１０６からの読み出し」、「ＡＦＥ回路１０１からの読み出し」の処理のいずれかを行う。以下、図３乃至図６を順に参照して各処理を説明する。
【００３０】
図３は、撮像素子１０６への書き込みモードにおけるタイミング図である。図３の例では、識別ビットＣＳがローレベルであり、モード選択ビットＷもローレベルであるため、判定回路１０２は、撮像素子１０６への書き込みモードと判定する。この場合、ＡＦＥ回路１０１は、ＡＦＥ回路１０１内のレジスタに制御信号の書き込みを行わない。また、ＡＦＥ回路１０１に入力された制御信号は、端子ＥＢＯ、ＳＣＫＯ、ＳＤＩＯから出力線群１０４を介して撮像素子１０６に出力される。
【００３１】
撮像素子１０６は、入力された制御信号ＳＤＩ２に含まれるモード選択ビットＷ、アドレスビット、データビットを撮像素子１０６内のレジスタに書き込む。ＡＦＥ回路１０１は、入力された制御信号をそのまま撮像素子１０６に伝送するため、識別ビットＣＳも撮像素子１０６に入力される。撮像素子１０６は、制御信号ＳＤＩ２の先頭ビットをモード選択ビットＷとして認識する。そのため、制御信号ＳＤＩ２をそのまま用いると、撮像素子１０６は、制御信号ＳＤＩ２の識別ビットＣＳがモード選択ビットＷであると誤認識する。そこで、判定回路１０２は、制御信号ＥＢ２の立ち下り時間を調整して識別ビットＣＳがマスキングされる状態にすることにより、撮像素子１０６が制御信号ＳＤＩ２の識別ビットＣＳを認識しないようにする。具体的には、判定回路１０２は、制御信号ＳＣＫ２の２クロック目が立ち下るタイミングまで制御信号ＥＢ２が立ち下るタイミングを遅延させる。このようにして判定回路１０２が制御信号ＥＢ２を用いて識別ビットＣＳをマスキングすることにより、撮像素子１０６は、先頭ビットが識別ビットＣＳではなく、モード選択ビットＷであると認識する。
【００３２】
なお、判定回路１０２は、制御信号ＳＤＩ１を制御信号ＳＣＫ１の立ち上がりのタイミングで取得し、制御信号ＳＣＫ１の立ち下りのタイミングと同期させて出力する。そのため、判定回路１０２が制御信号を撮像素子１０６に出力するタイミングは、制御信号ＳＣＫ１の１クロック分だけ遅延する。
【００３３】
図４は、ＡＦＥ回路１０１への書き込みモードにおけるタイミング図である。図４の例では、識別ビットＣＳがハイレベルであり、モード選択ビットＷがローレベルであるため、判定回路１０２は、ＡＦＥ回路１０１への書き込みモードと判定する。この場合、ＡＦＥ回路１０１は、ＡＦＥ回路１０１内のレジスタに制御信号の書き込みを行う。また、判定回路１０２は、制御信号ＥＢ２のレベルをハイレベルに維持することにより、撮像素子１０６との間のシリアル通信を無効にする。これにより、撮像素子１０６のレジスタに対しては制御信号の書き込みは行われない。
【００３４】
図４では、制御信号ＥＢ２はハイレベルに維持され、制御信号ＳＣＫ２、ＳＤＩ２はローレベルに維持されているが、撮像素子１０６のレジスタに対して制御信号の書き込みが行われない構成であればこれらの信号のレベルは特に限定されるものではない。例えば、制御信号ＥＢ２がハイレベルに維持されていれば、制御信号ＳＣＫ２、ＳＤＩ２は図３と同様のものであってもよい。
【００３５】
図５は、撮像素子１０６からの読み出しモードにおけるタイミング図である。図５の例では、識別ビットＣＳがローレベルであり、モード選択ビットＷがハイレベルであるため、判定回路１０２は、撮像素子１０６からの読み出しモードと判定する。読み出しモード時の制御信号は、識別ビットＣＳと、モード選択ビットＷと、アドレスビットとを含む。この場合、ＡＦＥ回路１０１は、ＡＦＥ回路１０１内のレジスタからの制御信号の読み出しを行わない。また、ＡＦＥ回路１０１に入力された制御信号は、端子ＥＢＯ、ＳＣＫＯ、ＳＤＩＯから出力線群１０４を介して撮像素子１０６に出力される。
【００３６】
撮像素子１０６が制御信号ＳＤＩ２を受信すると、撮像素子１０６は、制御信号ＳＤＩ２に含まれるアドレスビットに対応するデータビットを端子ＳＤＯ２から出力線群１０４を介して端子ＳＤＯＩに出力する。判定回路１０２は、受信したデータビットを通過させて、端子ＳＤＯ１から出力し、伝送線群１０３を介して制御回路１０５の端子ＳＤＯに出力する。
【００３７】
なお、判定回路１０２は、データビットを制御信号ＳＣＫ１の立ち上がりのタイミングで取得し、制御信号ＳＣＫ１の立ち下りのタイミングと同期させて伝送線群１０３に出力する。そのため、判定回路１０２がデータビットを制御回路１０５に出力するタイミングは、制御信号ＳＣＫ１の１クロック分だけ遅延する。
【００３８】
図６は、ＡＦＥ回路１０１からの読み出しモードにおけるタイミング図である。図６の例では、識別ビットＣＳがハイレベルであり、モード選択ビットＷもハイレベルであるため、判定回路１０２は、ＡＦＥ回路１０１からの読み出しモードと判定する。図５の例と同様に、読み出しモード時の制御信号は、識別ビットＣＳと、モード選択ビットＷと、アドレスビットとを含む。判定回路１０２が制御信号ＳＤＩ１を受信すると、ＡＦＥ回路１０１は、制御信号ＳＤＩ１に含まれるアドレスビットに対応するデータビットを端子ＳＤＯ１から伝送線群１０３を介して端子ＳＤＯに出力する。
【００３９】
また、判定回路１０２は、制御信号ＥＢ２のレベルをハイレベルに維持することにより、撮像素子１０６との間のシリアル通信を無効にする。これにより、撮像素子１０６のレジスタに対しては読み出しの制御は行われない。
【００４０】
図６では、制御信号ＥＢ２はハイレベルに維持され、制御信号ＳＣＫ２、ＳＤＩ２はローレベルに維持されているが、撮像素子１０６のレジスタに対して読み出しの制御が行われない構成であればこれらの信号のレベルは特に限定されるものではない。例えば、制御信号ＥＢ２がハイレベルに維持されていれば、制御信号ＳＣＫ２、ＳＤＩ２は図５と同様のものであってもよい。
【００４１】
以上のように、本実施形態では、判定回路１０２により制御信号の制御対象を判定しているため、制御回路１０５から撮像素子１０６に直接制御信号を伝送する制御信号線が不要である。これにより、制御回路１０５から延びる制御信号線の本数が削減され回路規模を低減することができる。
【００４２】
更に、制御信号線の本数を低減することにより、制御信号線間のクロストークが低減され得る。また、制御信号線の本数を低減して電源線及びグラウンド線の本数を増加した場合には、配線の総数を増加させずに電源電圧及びグラウンド電圧の変動に起因する伝送ノイズを低減することもできる。このように、本実施形態の構成を適用して制御信号線の本数を低減することにより、制御信号の伝送品質が向上する場合もある。
【００４３】
［第２実施形態］
第１実施形態では、撮像素子１０６は識別ビットＣＳを判定する機能を有しないものとしているが、撮像素子１０６は、識別ビットＣＳを判定する機能を有していてもよい。本実施形態では、撮像素子１０６が判定回路１０２のように識別ビットＣＳを判定する機能を備えている場合の例を説明する。なお、本実施形態において、第１実施形態と共通する要素についての説明は省略又は簡略化することがある。
【００４４】
図７は、撮像素子１０６への書き込みモードにおけるタイミング図である。本実施形態では、判定回路１０２は、制御信号ＳＣＫ２の１クロック目が立ち下るタイミングまで制御信号ＥＢ２が立ち下るタイミングを遅延させる。すなわち、本実施形態では、識別ビットＣＳをマスキングしない状態で制御信号が撮像素子１０６に伝送される。撮像素子１０６は、識別ビットＣＳに基づいて、受信した制御信号の制御対象が撮像素子１０６であるか否かを判定する。本例では、識別ビットＣＳがローレベルであるため、撮像素子１０６は、入力された制御信号の制御対象が撮像素子１０６であると判定する。その後、撮像素子１０６は、図３の例と同様に撮像素子１０６内のレジスタへの書き込みの処理を行う。受信した制御信号の制御対象が撮像素子１０６ではない場合には、撮像素子１０６はレジスタへの書き込みの処理を行わない。
【００４５】
本実施形態においても第１実施形態の場合と同様に制御回路１０５から延びる制御信号線の本数が削減され回路規模を低減することができる。また、第１実施形態と同様の理由により、制御信号の伝送品質が向上する場合もある。
【００４６】
なお、上述の説明では、撮像素子１０６への書き込みモードのみを例示したが、撮像素子１０６からの読み出しモードについても同様の判定が行われる。また、図７の例では判定回路１０２は、制御信号ＳＤＩ１を制御信号ＳＣＫ１の立ち上がりのタイミングで取得し、制御信号ＳＣＫ１の立ち下りのタイミングと同期させて出力する。そのため、判定回路１０２が制御信号を撮像素子１０６に出力するタイミングは、制御信号ＳＣＫ１の１クロック分だけ遅延している。しかしながら、判定回路１０２は制御信号ＳＤＩ１の取得を行わずにそのまま撮像素子１０６に出力してもよい。この場合、制御信号ＳＤＩ２は遅延せずに撮像素子１０６に入力される。
【００４７】
［第３実施形態］
本実施形態では、第１実施形態又は第２実施形態で述べた撮像装置のより詳細な構成例を説明する。本実施形態の撮像装置は、画像読み取り装置に好適に用いられ得る。ここで、画像読み取り装置とは、イメージスキャナ、複写機、マルチファンクションプリンタ等を含み得る。以下の説明では、本実施形態の撮像装置は、画像読み取り装置に搭載されているものとし、原稿等を撮像して画像を読み取るためのスキャナユニットとして機能するものとする。なお、本実施形態において、第１実施形態又は第２実施形態と共通する要素についての説明は省略又は簡略化することがある。
【００４８】
図８は、第３実施形態に係る撮像装置の構成を示すブロック図である。撮像装置は、第１実施形態で述べた要素に加えて、制御基板２０１、撮像基板２０２、デジタル信号線群２０３及びアナログ信号線群２０４を更に備えている。制御回路１０５は制御基板２０１上に実装され、ＡＦＥ回路１０１及び撮像素子１０６は撮像基板２０２上に実装される。ＡＦＥ回路１０１と撮像素子１０６とは、出力線群１０４及びアナログ信号線群２０４により接続される。ＡＦＥ回路１０１と制御回路１０５とは、伝送線群１０３及びデジタル信号線群２０３により接続される。伝送線群１０３及びデジタル信号線群２０３は、制御信号線群２０５をなす。なお、制御信号線群２０５は、更に、撮像基板２０２の電源線、グラウンド線を含み得る。
【００４９】
撮像基板２０２は、画像読み取り装置の本体部内に設けられている。撮像基板２０２は、原稿等の撮像物の読み取りを行う読取部として機能する。撮像基板２０２は、モーター等の駆動装置により駆動されることにより、スキャン範囲内を移動可能である。制御基板２０１は画像読み取り装置の本体部に固定されている。したがって、制御基板２０１と撮像基板２０２との相対的な位置が変動しても電気的な接続が確保されるように、制御信号線群２０５は、フレキシブルフラットケーブル等の可撓性を有するケーブルにより構成される。制御信号線群２０５にフレキシブルフラットケーブルを用いることにより、制御基板２０１と撮像基板２０２との間の距離が読み取り中に数メートル程度変動した場合であっても基板間の信号の送受信を安定して行うことが可能となる。
【００５０】
制御回路１０５は、制御信号線群２０５を介して撮像素子１０６の駆動用の制御信号を撮像基板２０２に出力する。当該制御信号は、ＡＦＥ回路１０１内の判定回路１０２を通過して、出力線群１０４を介して撮像素子１０６に入力される。このようにして、制御回路１０５は、撮像素子１０６を駆動させる。次に、制御回路１０５は、制御信号線群２０５を介してＡＦＥ回路１０１の駆動用の制御信号を撮像基板２０２に出力する。当該制御信号は、ＡＦＥ回路１０１に入力される。このようにして、制御回路１０５は、ＡＦＥ回路１０１を駆動させる。なお、ＡＦＥ回路１０１と撮像素子１０６の駆動の順序は逆であってもよい。
【００５１】
撮像素子１０６は、撮像により得られたアナログ信号を出力する２つの端子ＣＨ１、ＣＨ２を有する。本実施形態では、撮像素子１０６は、アナログ信号線群２０４を介してアナログ信号をＡＦＥ回路１０１の端子ＩＮ１、ＩＮ２に出力する。ＡＦＥ回路１０１は、入力されたアナログ信号をデジタル信号にＡＤ変換する。ＡＦＥ回路１０１は、端子ＯＵＴ１、ＯＵＴ２から、デジタル信号線群２０３を介して制御回路１０５にデジタル信号を出力する。
【００５２】
本実施形態においても第１実施形態の場合と同様に制御回路１０５から延びる制御信号線の本数が削減され回路規模を低減することができる。また、本実施形態の撮像装置は、画像読み取り装置用であるため、制御基板２０１、撮像基板２０２間に長い制御信号線群２０５が配される。そのため、制御信号線群２０５において伝送ノイズが発生しやすい。これに対し、本実施形態では、制御回路１０５からＡＦＥ回路１０１及び撮像素子１０６への制御信号線をまとめることができるため、電源線及びグラウンド線の本数を増加することができる。電源線及びグラウンド線の本数を増加すると、電源電圧及びグラウンド電圧の変動が低減されるため、伝送ノイズを低減することができる。
【００５３】
なお、上述の例では、ＡＦＥ回路１０１と撮像素子１０６が同一の基板に実装されているが、別の基板に実装されていてもよい。また、撮像素子１０６の信号出力端子の数は２つであるものを例示しているが、これに限られるものではない。
【００５４】
［第４実施形態］
本実施形態では、第１乃至第３実施形態で説明した撮像装置を適用した画像読み取り装置及び画像形成装置の具体的な構成例を示す。画像読み取り装置及び画像形成装置としては、特に限定されるものではないが、例えば、イメージスキャナ、複写機、マルチファンクションプリンタ等が挙げられる。ただし、第１乃至第３実施形態による撮像装置は、本実施形態に示す画像読み取り装置及び画像形成装置に限らず、光電変換装置を含む種々の装置に適用可能である。
【００５５】
図９は、本実施形態による画像読み取り装置５００の概略構成を示す斜視図である。本実施形態による画像読み取り装置５００は、図９に示すように、装置本体５０１と、原稿カバー５０３と、を有する。図９には、原稿カバー５０３を開けた状態における画像読み取り装置５００の外観斜視図を示している。
【００５６】
装置本体５０１の上面には、原稿を載置するための原稿台として透明板５０２が取り付けられている。透明板５０２は、例えばガラス板によって構成され得る。読取対象となる原稿は、その読取画像面が透明板５０２と接触するようにして、透明板５０２の上に載置される。原稿カバー５０３は、透明板５０２上に載置された原稿を透明板５０２の上面に押圧するための押圧部材として機能するものであって、装置本体５０１に対して開閉可能に取り付けられている。
【００５７】
装置本体５０１の内部には、読取部５１０が設けられている。読取部５１０は、矢印Ａの方向に並べて実装された複数の撮像素子５１２を有する。本実施形態の撮像素子５１２には、第１乃至第３実施形態で説明した撮像素子１０６が用いられ得る。なお、複数の撮像素子５１２をこのように並べて実装することをタイリングとも言う。読取部５１０は、矢印Ｂの方向に沿って移動することで、透明板５０２の上に載置された原稿を２次元的に撮像することができる。このような画像読み取り装置５００では、読取部５１０又は原稿が移動する矢印Ｂの方向を副走査方向と呼び、副走査方向に直交する矢印Ａの方向を主走査方向と呼ぶ。
【００５８】
図１０は、本実施形態による画像読み取り装置５００の概略構成を示すブロック図である。本実施形態による画像読み取り装置５００は、図１０に示すように、読取部５１０、画像処理部５３０、ＣＰＵ５４０、不揮発性メモリ５５０、操作部５６０、モーター５７０、モータードライバ５７２、画像出力用コントローラ５８０を含む。読取部５１０は、撮像素子５１２、ＬＥＤ５１４、５１６、ＬＥＤドライバ５１８、ＡＦＥ５２０を含む。画像処理部５３０は、画像処理回路５３２、パラレル／シリアル変換回路５３４を含む。本実施形態のＡＦＥ５２０には、第１乃至第３実施形態で説明したＡＦＥ１０１が用いられ得る。また、本実施形態のＣＰＵ５４０及び画像処理部５３０は、第１乃至第３実施形態の制御回路１０５として機能する。
【００５９】
ＣＰＵ５４０は、不揮発性メモリ５５０に格納された制御プログラムを読み出し、画像読み取り装置５００の全体の制御を行う。操作部５６０は、ユーザがカラーコピー、モノクロコピー、両面コピーといったコピーモードの設定や、コピー開始の指示を入力するユーザーインターフェースである。
【００６０】
ＬＥＤドライバ５１８は、ＣＰＵ５４０からのタイミング信号を受け、発光部、すなわち白色のＬＥＤ５１４，５１６を発光させるための電流を供給する。これにより、ＬＥＤ５１４，５１６は、画像の読み取り対象物（原稿）に光を照射する。撮像素子５１２は、原稿から反射された光を受光し、光電変換により電気信号に変換し、入射した光量に応じたアナログ電圧信号を出力する。ＡＦＥ５２０は、撮像素子５１２から出力されるアナログ電圧信号に対し、サンプルホールド処理、オフセット処理、ゲイン処理といったアナログ処理を行い、アナログ処理された電圧信号をデジタルデータ（以下、輝度データ）に変換する。なお、ＡＦＥ５２０の機能の一部或いは全部は、読取部５１０の外部に搭載されていてもよい。
【００６１】
モーター５７０は、読取部５１０を副走査方向に移動させる。モータードライバ５７２は、ＣＰＵ５４０からのタイミング信号を受け、モーター５７０を回転制御させるための励磁電流を供給する。
【００６２】
画像処理回路５３２は、ＡＦＥ５２０から出力される読取データに対して、シェーディング補正処理、フィルタ処理等の画像処理を施す。なお、画像処理を行うために必要となるフィルタの設定等は電源投入時にＣＰＵ５４０によって画像処理回路５３２内のレジスタに設定される。パラレル／シリアル変換回路５３４は、画像処理回路５３２からパラレルのデータとして出力される各種画像処理後の読取データをシリアルデータに変換する。シリアルデータに変換された読取データは、画像出力用コントローラ５８０に送信される。
【００６３】
画像出力用コントローラ５８０に送信された読取データは、画像形成部５９０に送られる。画像読み取り装置５００と画像形成部５９０とにより、画像形成装置が構成される。公知の画像形成部５９０の一例としては、電子写真方式の画像形成部が挙げられる。電子写真方式の画像形成部５９０は、感光ドラムに形成された静電潜像をトナー像に現像し、紙などの記録媒体にトナー像を転写することで像形成を行う。これにより、画像形成装置は、画像読み取り装置５００により読み込まれた画像を、画像形成部により記録媒体に形成することができる。
【００６４】
第１乃至第３実施形態によれば、制御信号線の数が低減されたＡＦＥ回路１０１が提供される。したがって、第１乃至第３実施形態のＡＦＥ回路１０１を本実施形態のＡＦＥ５２０として用いることにより、制御信号線の数が低減された画像読み取り装置５００及び画像形成装置が提供される。
【００６５】
また、第１乃至第３実施形態によれば、伝送ノイズが低減される場合もある。この場合には、ノイズの少ない良質の画像を取得し得る画像読み取り装置５００及びノイズの少ない良質の画像を形成し得る画像形成装置が提供される。
【００６６】
［変形実施形態］
本発明は、上述の実施形態に限られるものではなく、種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【００６７】
上述の実施形態では、識別ビットＣＳがハイレベルのときに制御対象が判定回路１０２であり、ローレベルのときに制御対象が撮像素子１０６であるものとしているが、これは逆であってもよい。また、図２乃至図７において、モード選択ビットＷがハイレベルのときに読み出しモードであり、ローレベルのときに書き込みモードであるものとしているが、これも逆であってもよい。
【００６８】
また、上述の実施形態では、アドレスビットのビット数が６ビットであり、データビットのビット数が９ビットであるが、これに限定されるものではない。また、制御対象がＡＦＥ回路１０１である場合と制御対象が撮像素子１０６である場合とで、アドレスビット又はデータビットのビット数が異なっていてもよい。
【００６９】
また、上述の実施形態では、ＡＦＥ回路１０１は、撮像素子１０６の制御及び撮像素子１０６からの信号の取得に用いられているが、ＡＦＥ回路１０１の用途はこれに限られるものではない。ＡＦＥ回路１０１は撮像素子１０６以外の素子の制御等に用いられてもよい。
【００７０】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【００７１】
上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００７２】
１０１      ＡＦＥ回路
１０２      判定回路
１０３      伝送線群
１０４      出力線群
１０５      制御回路
１０６      撮像素子
【図１】
2020145578.tif 000003
【図２】
2020145578.tif 000004
【図３】
2020145578.tif 000005
【図４】
2020145578.tif 000006
【図５】
2020145578.tif 000007
【図６】
2020145578.tif 000008
【図７】
2020145578.tif 000009
【図８】
2020145578.tif 000010
【図９】
2020145578.tif 000011
【図１０】
2020145578.tif 000012