(57)【要約】【課題】ＥＳＤ耐量を向上させることができ、信頼性の向上が可能な抵抗素子を提供する。【解決手段】下層絶縁膜と、下層絶縁膜上に設けられた抵抗層３ａと、抵抗層３ａの一方の側壁面側に並列して下層絶縁膜上に設けられ、ｎ型の層からなるｎ型帯とｐ型の層からなるｐ型帯との交互配列により、ｐｎ接合を直列接続して形成する、抵抗層用保護素子３ｃと、抵抗層３ａ及び抵抗層用保護素子３ｃを被覆するように設けられた層間絶縁膜と、層間絶縁膜上に設けられ、抵抗層３ａの一方の端子及び抵抗層用保護素子３ｃの一方の端子にそれぞれ電気的に接続された外部接続電極５ａと、層間絶縁膜上に設けられ、抵抗層３ａの他方の端子及び抵抗層用保護素子３ｃの他方の端子にそれぞれ電気的に接続された外部接続電極５ｂとを備える。【選択図】図１
2020098884.tif 000002
【特許請求の範囲】
【請求項１】
下層絶縁膜と、
前記下層絶縁膜上に設けられた第１の抵抗層と、
前記第１の抵抗層の一方の側壁面側に並列して前記下層絶縁膜上に設けられ、第１導電型の層からなる第１導電型帯と第２導電型の層からなる第２導電型帯との交互配列により、ｐｎ接合を直列接続して形成する、一方の第１の抵抗層用保護素子と、
前記第１の抵抗層及び前記一方の第１の抵抗層用保護素子を被覆するように設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記第１の抵抗層の一方の端子及び前記一方の第１の抵抗層用保護素子の一方の端子にそれぞれ電気的に接続された第１の外部接続電極と、
前記層間絶縁膜上に設けられ、前記第１の抵抗層の他方の端子及び前記一方の第１の抵抗層用保護素子の他方の端子にそれぞれ電気的に接続された第２の外部接続電極と、
を備えることを特徴とする抵抗素子。
【請求項２】
半導体基板を更に備え、
前記下層絶縁膜は半導体基板の上面に設けられていることを特徴とする請求項１に記載の抵抗素子。
【請求項３】
半導体基板と、
前記半導体基板の上面に設けられた下層絶縁膜と、
前記下層絶縁膜上に設けられた第１の抵抗層と、
前記第１の抵抗層の一方の側壁面側に並列して前記下層絶縁膜上に設けられ、第１導電型の層からなる第１導電型帯と第２導電型の層からなる第２導電型帯との交互配列により、ｐｎ接合を直列接続して形成する、一方の第１の抵抗層用保護素子と、
前記第１の抵抗層及び前記一方の第１の抵抗層用保護素子を被覆するように設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記第１の抵抗層の一方の端子及び前記一方の第１の抵抗層用保護素子の一方の端子にそれぞれ電気的に接続された第１の外部接続電極と、
前記層間絶縁膜上に設けられ、前記第１の抵抗層の他方の端子及び前記一方の第１の抵抗層用保護素子の他方の端子にそれぞれ電気的に接続され、かつ、前記下層絶縁膜の窓部を介して前記半導体基板にオーミック接続される中継配線と、
前記半導体基板の下面に設けられた対向電極と、
を備えることを特徴とする抵抗素子。
【請求項４】
前記一方の第１の抵抗層用保護素子は、前記第１の外部接続電極に接続された第１導電型の一方のコンタクト領域、前記中継配線に接続された第１導電型の他方のコンタクト領域を有し、
前記一方及び他方のコンタクト領域の間に前記第１導電型帯及び前記第２導電型帯が交互に設けられていることを特徴とする請求項３に記載の抵抗素子。
【請求項５】
前記第１の抵抗層の他方の側壁面側に並列して前記下層絶縁膜上に設けられ、前記第１導電型帯と前記第２導電型帯との交互配列により、ｐｎ接合を直列接続して形成する、他方の第１の抵抗層用保護素子を更に備え、
前記第１の外部接続電極が、前記他方の第１の抵抗層用保護素子の一方の端子に電気的に接続され、前記第２の外部接続電極が、前記他方の第１の抵抗層用保護素子の他方の端子に電気的に接続されることを特徴とする請求項１または２に記載の抵抗素子。
【請求項６】
前記第１の抵抗層の他方の側壁面側に並列して前記下層絶縁膜上に設けられ、前記第１導電型帯と前記第２導電型帯との交互配列により、ｐｎ接合を直列接続して形成する、他方の第１の抵抗層用保護素子を更に備え、
前記第１の外部接続電極が、前記他方の第１の抵抗層用保護素子の一方の端子に電気的に接続され、前記中継配線が、前記他方の第１の抵抗層用保護素子の他方の端子に電気的に接続されることを特徴とする請求項３または４に記載の抵抗素子。
【請求項７】
前記下層絶縁膜上に設けられ、前記中継配線に一方の端子が接続され、第２の外部接続電極に他方の端子が接続された第２の抵抗層と、
前記下層絶縁膜上に、前記第２の抵抗層の一方の側壁面側に並列するように設けられ、前記第１導電型帯と前記第２導電型帯との交互配列によりｐｎ接合を直列接続して形成し、前記中継配線に一方の端子が接続され前記第２の外部接続電極に他方の端子が接続された、一方の第２の抵抗層用保護素子と、
を更に備えることを特徴とする請求項３、４または６のいずれか一項に記載の抵抗素子。
【請求項８】
前記下層絶縁膜上に、前記第２の抵抗層の他方の側壁面側に並列するように設けられ、前記第１導電型帯と前記第２導電型帯との交互配列により、ｐｎ接合を直列接続して形成し、前記中継配線に一方の端子が接続され前記第２の外部接続電極に他方の端子が接続された、他方の第２の抵抗層用保護素子を更に備えることを特徴とする請求項７に記載の抵抗素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）等に用いる半導体素子として、多結晶シリコン（ポリシリコン）等の薄膜を有する抵抗層が設けられた抵抗素子が知られている（特許文献１参照。）。特許文献１に記載された抵抗素子では、抵抗層の上面側で抵抗層の両端に２つの電極が接続され、２つの電極にボンディングワイヤがそれぞれ接合される。また、抵抗層の面積を拡大することにより、抵抗層で発生する熱を下層に放出させている。このため、チップサイズが大きくなると共に、２本のボンディングワイヤが必要となる。
【０００３】
そこで、抵抗層の上面側で抵抗層の一端が１つの電極に接続され、抵抗層の他端が中継配線を介して半導体基板にオーミック接続された構造で、縦方向に電流を流す縦型の抵抗素子が考えられる。縦型の抵抗素子とすることで、横型の抵抗素子よりもチップサイズを削減できると共に、電極に接続するボンディングワイヤの本数を低減することができる。
【０００４】
抵抗素子を高温動作させた場合の抵抗値の上昇を抑えるため、０ｐｐｍ／℃以下の負の温度係数とすることが好ましい。抵抗素子の抵抗層は、ポリシリコンに不純物を添加することにより形成される。抵抗素子の温度係数は、ポリシリコンに注入する不純物イオンのドーズ量や加速電圧、及び注入した不純物イオンの活性化熱処理の温度や時間を調整することで制御される。抵抗素子の抵抗値は、抵抗層の厚さを一定とすれば、抵抗層の長さ及び幅を調整して制御される。
【０００５】
抵抗素子の比抵抗が一定の場合、抵抗値を大きくするためには、抵抗層の幅が減少される。抵抗層の幅が小さくなると、抵抗素子の電極に印加される静電気放電（ＥＳＤ）等のサージによる電流密度が増大する。そのため、抵抗素子が発熱で損傷してしまい、信頼性が損なわれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−３０６８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記課題に鑑み、本発明は、ＥＳＤ耐量を向上させることができ、信頼性の向上が可能な抵抗素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、（ａ）下層絶縁膜と、（ｂ）下層絶縁膜上に設けられた第１の抵抗層と、（ｃ）第１の抵抗層の一方の側壁面側に並列して下層絶縁膜上に設けられ、第１導電型の層からなる第１導電型帯と第２導電型の層からなる第２導電型帯との交互配列により、ｐｎ接合を直列接続して形成する、一方の第１の抵抗層用保護素子と、（ｄ）第１の抵抗層及び一方の第１の抵抗層用保護素子を被覆するように設けられた層間絶縁膜と、（ｅ）層間絶縁膜上に設けられ、第１の抵抗層の一方の端子及び一方の第１の抵抗層用保護素子の一方の端子にそれぞれ電気的に接続された第１の外部接続電極と、（ｆ）層間絶縁膜上に設けられ、第１の抵抗層の他方の端子及び前記一方の第１の抵抗層用保護素子の他方の端子にそれぞれ電気的に接続された第２の外部接続電極と、を備える抵抗素子であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、ＥＳＤ耐量を向上させることができ、信頼性の向上が可能な抵抗素子を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る抵抗素子の一例を示す平面概略図である。
【図２】図１のＡ−Ａ線から垂直に切った抵抗素子の断面概略図である。
【図３】従来の抵抗素子の一例を示す平面概略図である。
【図４】抵抗素子の幅とＭＭ試験によるＥＳＤ耐量との関係を示すグラフである。
【図５】図１の抵抗素子の一部となるＢ−Ｂ線に沿った拡大断面を示す概略図である。
【図６】本発明の実施形態に係る抵抗素子の抵抗層用保護素子の等価回路図である。
【図７】本発明の実施形態に係る抵抗素子の電流電圧特性の一例を示すグラフである。
【図８】本発明の実施形態に係る抵抗素子の他の例を示す平面概略図である。
【図９】図８のＣ−Ｃ線から垂直に切った抵抗素子の断面概略図である。
【図１０】本発明の実施形態に係る抵抗素子の他の例を示す平面概略図である。
【図１１】図１０のＤ−Ｄ線から垂直に切った抵抗素子の断面概略図である。
【図１２】本発明の実施形態に係る抵抗素子の適用例を示す回路図である。
【図１３】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するために用いる断面の位置を示す平面概略図である。
【図１４】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための工程断面図である。
【図１５】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１４に引き続く工程断面図である。
【図１６】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１５に引き続く工程断面図である。
【図１７】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１６に引き続く工程断面図である。
【図１８】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１７に引き続く工程断面図である。
【図１９】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１８に引き続く工程断面図である。
【図２０】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１９に引き続く工程断面図である。
【図２１】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図２０に引き続く工程断面図である。
【図２２】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図２１に引き続く工程断面図である。
【図２３】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図２２に引き続く工程断面図である。
【図２４】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図２３に引き続く工程断面図である。
【図２５】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図２４に引き続く工程断面図である。
【図２６】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図２５に引き続く工程断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１２】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１３】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、ｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
【００１４】
（実施形態）
＜抵抗素子＞
本発明の実施形態に係る抵抗素子は、図１及び図２に示すように、一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ、並びに第１外部接続電極５ａと第２外部接続電極５ｂとを電気的に接続する中継配線５ｃを備える。平面パターンとして中継配線５ｃは、第１外部接続電極５ａと第２外部接続電極５ｂの間に配置され、第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃは、それぞれ矩形形状の平面パターンを有する。そして、第１外部接続電極５ａ、中継配線５ｃ及び第２外部接続電極５ｂが順に並ぶ方向を、それぞれの短辺の方向とし、互いの長辺を平行とするように配列されている。実施形態に係る抵抗素子のチップサイズは、例えば２．８ｍｍ×２．５ｍｍ程度である。図１の左側に配置した第１外部接続電極５ａと右側に配置した第２外部接続電極５ｂとは、ほぼ互いに相似形をなしている。第１外部接続電極５ａと第２外部接続電極５ｂは互いに離間して並列して配置されている。例えば、第１外部接続電極５ａ及び第２外部接続電極５ｂは、図１の上下方向を長手方向とする矩形の平面パターンとして示され、長さＬｐは２．０ｍｍ程度、幅Ｗｐは０．９ｍｍ程度、間隔Ｓは０．５ｍｍ程度以上である。図１においては、中継配線５ｃも、図１の上下方向を長手方向とする矩形の平面パターンとして示されている。実施形態に係る抵抗素子を構成するチップの外周部に、ガードリング層５ｄがリング状に配置される。
【００１５】
図２から分かるように、矩形状の第１抵抗層３ａの一端が第１外部接続電極５ａのコンタクトプラグ６ａに重なり、他端が中継配線５ｃのコンタクトプラグ６ｂに重なるように配置される。互いに相似形をなす矩形状の一対の第１の抵抗層用保護素子３ｃが、図１の上下方向において第１抵抗層３ａを挟んで対面するように配置される。一対の第１の抵抗層用保護素子３ｃのそれぞれは、一端が第１外部接続電極５ａのコンタクトプラグ１６ａに重なり、他端が中継配線５ｃのコンタクトプラグ１６ｂに重なる。また、矩形状の第２抵抗層３ｂが、一端が第２外部接続電極５ｂのコンタクトプラグ６ｃに重なり、他端が中継配線５ｃのコンタクトプラグ６ｃに重なるように配置される。互いに相似形をなす矩形状の一対の第２の抵抗層用保護素子３ｄが、図１の上下方向において第２抵抗層３ｂを挟んで対面するように配置される。一対の第２の抵抗層用保護素子３ｄのそれぞれは、一端が第２外部接続電極５ｂのコンタクトプラグ１６ｄに重なり、他端が中継配線５ｃのコンタクトプラグ１６ｃに重なる。第１抵抗層３ａ及び第２抵抗層３ｂは、図１の上下方向において、それぞれ幅Ｗｒを有し、第１の抵抗層用保護素子３ｃ及び第２の抵抗層用保護素子３ｄは、図１の上下方向において、それぞれ幅Ｗｄを有する。
【００１６】
図２の断面図から分かるように、第１外部接続電極５ａ及び第２外部接続電極５ｂ、並びに中継配線５ｃ上には、保護膜（パッシベーション膜）７が配置されている。保護膜７には第１外部接続電極５ａの上面の一部を露出する第１窓部７ａ、及び第２外部接続電極５ｂの上面の一部を露出する第２窓部７ｂが設けられている。図１に示すように、第１窓部７ａ及び第２窓部７ｂは矩形状の平面パターンである。例えば、第１窓部７ａ及び第２窓部７ｂの長さは１．９ｍｍ程度であり、幅は０．９ｍｍ程度である。第１窓部７ａから露出する第１外部接続電極５ａの部分が、ボンディングワイヤ、ボンディングリボン等の外部接続手段を接合する第１実効接続領域２０ａとなる。同様に、第２窓部７ｂから露出する第２外部接続電極５ｂの部分が、外部接続手段と接合可能な第２実効接続領域２０ｂとなる。例えば、第１実効接続領域２０及び第２実効接続領域２０ｂは、１．３ｍｍ×０．７４ｍｍ程度以下である。
【００１７】
中継配線５ｃの矩形形状の平面パターンは、チップの中心点ＣＰを通る中心線ＣＬ上に設けられている。そして、第１抵抗層３ａ、第２抵抗層３ｂ、第１の抵抗層用保護素子３ｃ、第２の抵抗層用保護素子３ｄ、第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃは、平面パターン上、チップの中心点ＣＰを通る中心線ＣＬに関して線対称となるように設けられている。即ち、第１抵抗層３ａ、第２抵抗層３ｂ、第１の抵抗層用保護素子３ｃ、第２の抵抗層用保護素子３ｄ、第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃの平面パターンは、チップの中心点ＣＰに関して２回回転対称となる。また、図１に示すように、第１窓部７ａ及び第２窓部７ｂも同様に、表面パターンにおいて、チップの中心点ＣＰを通る中心線ＣＬに関して線対称となり、チップの中心点ＣＰに関して２回回転対称となるような位置に配置される。このように、回転対称性を有することにより、実施形態に係る抵抗素子の実装時に１８０°回転して使用してもよく、組み立て作業時の配置の自由度が拡大される。
【００１８】
図２は、図１に示した第１抵抗層３ａ及び第２抵抗層３ｂの領域に着目した断面図である。実施形態に係る抵抗素子は、図２に示すように、第１導電型（ｎ−型）の半導体基板１、下層絶縁膜２ａ，２ｂ、第１抵抗層３ａ及び第２抵抗層３ｂを備える。下層絶縁膜２ａ，２ｂは、半導体基板１上に配置される。薄膜の第１抵抗層３ａ及び第２抵抗層３ｂは、下層絶縁膜２ａ，２ｂ上に配置される。実施形態に係る抵抗素子は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やＭＩＳトランジスタ等の絶縁ゲート型半導体素子を主半導体素子として、この主半導体素子のゲート抵抗として適用される。抵抗素子として要求される仕様に依存するが、半導体基板１の厚さは例えば２５０μｍ〜４５０μｍ程度で、半導体基板１の比抵抗は、通常、比較的低い値に選定される。半導体基板１としては、例えばシリコン（Ｓｉ）基板等が使用可能である。
【００１９】
図２の断面図では、下層絶縁膜２ａ，２ｂとして異なる符号を付しているが、下層絶縁膜２ａ，２ｂは紙面の奥等で連続する一体の膜（２ａ，２ｂ）であってもかまわない。半導体基板１の上部には、下層絶縁膜２ａ，２ｂの間に半導体基板１よりも低比抵抗で第１導電型（ｎ＋型）のコンタクト領域１０が設けられている。下層絶縁膜２ａ，２ｂを連続した一体の膜とすれば、中継配線５ｃのコンタクトプラグ６ｅは下層絶縁膜２ａ，２ｂに設けられた窓部を介して、コンタクト領域１０に接続されている。なお、第２導電型（ｐ−型）の半導体基板１を使用して、半導体基板１の上部に半導体基板１よりも低比抵抗で第２導電型（ｐ＋型）の半導体領域を、コンタクト領域として設けてもよい。
【００２０】
下層絶縁膜２ａ，２ｂは、例えば、６００ｎｍ〜１０００ｎｍ程度の厚さのフィールド絶縁膜を用いることが可能である。下層絶縁膜２ａ，２ｂとしては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。下層絶縁膜２ａ，２ｂとして、テトラエトキシシラン（ＴＥＯＳ）等の有機ケイ素系化合物のガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜等であってもよい。下層絶縁膜２ａ，２ｂを厚くすることで寄生容量を低減することができる。
【００２１】
第１抵抗層３ａ及び第２抵抗層３ｂの厚さは、例えば４００ｎｍ〜６００ｎｍ程度であり、第１抵抗層３ａ及び第２抵抗層３ｂのシート抵抗は例えば１００Ω／□〜２００Ω／□程度である。第１抵抗層３ａの抵抗値は、第１抵抗層３ａの厚さ、幅Ｗｒ（図１の奥行き方向）及び長さＬｒ（図１の左右方向）並びに第１抵抗層３ａの材料を調整することにより制御可能である。同様に、第２抵抗層３ｂの抵抗値は、第２抵抗層３ｂの厚さ、幅Ｗｒ及び長さＬｒ並びに第２抵抗層３ｂの材料を調整することにより制御可能である。第１抵抗層３ａ及び第２抵抗層３ｂとしては、例えばｎ型の不純物を添加した多結晶シリコン（ドープド・ポリシリコン：ＤＯＰＯＳ）が使用可能である。ｎ型のＤＯＰＯＳは、ポリシリコンに燐（Ｐ）や硼素（Ｂ）等の不純物元素をイオン注入で添加することや、ドーピングガスを用いて気相から不純物元素を添加しながらポリシリコンをＣＶＤ法により堆積することで形成可能である。ＤＯＰＯＳ中に添加する不純物元素の添加量を調整することによってＤＯＰＯＳの比抵抗を変化させ、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗値を制御することが可能である。
【００２２】
第１抵抗層３ａの温度係数は０ｐｐｍ／℃以下、即ち、第１抵抗層３ａの温度係数が０であるか、又は第１抵抗層３ａが負の温度係数を有することが好ましい。同様に、第２抵抗層３ｂの温度係数は０ｐｐｍ／℃以下、即ち、第２抵抗層３ｂの温度係数が０であるか、又は第２抵抗層３ｂが負の温度係数を有することが好ましい。温度係数を選ぶことにより、高温動作時の抵抗値の上昇を抑制することができる。例えば、実施形態に係る抵抗素子をＩＧＢＴのゲート抵抗に適用した場合には、ＩＧＢＴのオン時のロスを抑制することができる。ＤＯＰＯＳの温度係数は、ポリシリコンに不純物をイオン注入するときのドーズ量を調整すること等で制御可能である。例えば、ドーズ量を７．０×１０１５ｃｍ−２以下程度とすれば、ＤＯＰＯＳの温度係数を０ｐｐｍ／℃以下にできる。なお、第１抵抗層３ａ及び第２抵抗層３ｂの温度係数は０ｐｐｍ／℃以下に必ずしも限定されず、第１抵抗層３ａ及び第２抵抗層３ｂが正の温度係数を有していてもよい。
【００２３】
第１抵抗層３ａ及び第２抵抗層３ｂはＤＯＰＯＳに限定されず、窒化タンタル（ＴａＮx）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）−ニッケル（Ｎｉ）−マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。第１抵抗層３ａ及び第２抵抗層３ｂは、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ２）等の薄膜を使用してもよい。なお、図２に示した構造とは変わるが、第１抵抗層３ａ及び第２抵抗層３ｂを半導体表面に形成したｐ型拡散層又はｎ型拡散層で実現することも可能である。
【００２４】
下層絶縁膜２ａ，２ｂ並びに第１抵抗層３ａ及び第２抵抗層３ｂを被覆するように層間絶縁膜４が配置されている。層間絶縁膜４の厚さは例えば１０００ｎｍ〜２０００ｎｍ程度である。層間絶縁膜４としては、「ＮＳＧ膜」と称される不純物を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）等が使用可能である。更に、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜等も層間絶縁膜４として採用可能である。例えば、層間絶縁膜４は、５００ｎｍ〜８００ｎｍ程度のＮＳＧ膜と、４００ｎｍ〜８００ｎｍ程度のＰＳＧ膜を積層した複合膜で構成できる。ＮＳＧ膜は抵抗バラツキを抑制する機能を有する。また、ＰＳＧ膜はワイヤボンディングの強度を確保する機能を有する。
【００２５】
層間絶縁膜４上には、第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃが配置されている。第１外部接続電極５ａは下層絶縁膜２ａの上方に位置し、第１外部接続電極５ａの端部の水平位置が第１抵抗層３ａの一端と深さ方向において重複する。第２外部接続電極５ｂは下層絶縁膜２ｂの上方に位置し、第２外部接続電極５ｂの端部の水平位置が第２抵抗層３ｂの一端と深さ方向において重複する。中継配線５ｃは、第１外部接続電極５ａ及び第２外部接続電極５ｂに挟まれるように、下層絶縁膜２ａの上方から下層絶縁膜２ｂの上方に亘って、図２に示す断面構造がＴ字型に近い形状となるように配置されている。
【００２６】
第１外部接続電極５ａはコンタクトプラグ６ａを介して第１抵抗層３ａの一端に接続されている。第１抵抗層３ａの他端には、コンタクトプラグ６ｂを介して中継配線５ｃの一端である抵抗層接続端子が接続されている。第２外部接続電極５ｂは、コンタクトプラグ６ｃを介して第２抵抗層３ｂの一端に接続されている。第２抵抗層３ｂの他端には、コンタクトプラグ６ｄを介して中継配線５ｃの別の一端である抵抗層接続端子が接続されている。Ｔ字型をなす中継配線５ｃの中央端である基板接続端子は、コンタクトプラグ６ｅを介して半導体基板１の上部に設けられたｎ＋型コンタクト領域１０に低接触抵抗でオーミック接続されている。半導体基板１の下面には対向電極９が設けられている。即ち、第１抵抗層３ａ及び第２抵抗層３ｂが、それぞれ中継配線５ｃを介して半導体基板１に直列接続され、第１外部接続電極５ａと対向電極９との間、及び第２外部接続電極５ｂと対向電極９との間を抵抗体とする縦型の抵抗素子を実現している。
【００２７】
第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃの厚さは、例えば３μｍ程度である。第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃは、例えば１００ｎｍ〜１３０ｎｍ程度のバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、３μｍ程度のアルミニウム−シリコン（Ａｌ−Ｓｉ）、３５ｎｍ〜５５ｎｍ程度の反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ−Ｓｉの代わりに、Ａｌや、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｃｕ等のＡｌ合金等を使用してもよい。第１外部接続電極５ａ及び第２外部接続電極５ｂはそれぞれ出力用又は実装用の電極パッドを構成する。第１外部接続電極５ａ及び第２外部接続電極５ｂには、アルミニウム（Ａｌ）等の金属からなる直径２００μｍ〜４００μｍ程度のボンディングワイヤ等の外部接続配線が接続される。
【００２８】
更に、層間絶縁膜４上にはガードリング層５ｄが配置されている。ガードリング層５ｄは、第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃと同じ材料からなる。ガードリング層５ｄは、例えば、実施形態に係る抵抗素子を構成するチップの外周部分にリング状に配置される。ガードリング層５ｄは、半導体基板１の上部に設けられたｎ＋型コンタクト領域１１、１２を介して半導体基板１にオーミック接続される。ガードリング層５ｄは、チップの側面からの水分の侵入を防止する機能を有する。
【００２９】
図２に示すように、第１外部接続電極５ａ、第２外部接続電極５ｂ、中継配線５ｃ及びガードリング層５ｄ上には、保護膜７が配置されている。保護膜７としては、例えばＴＥＯＳ膜、Ｓｉ３Ｎ４膜、及びポリイミド膜等を積層した複合膜で構成できる。保護膜７には、第１窓部７ａ及び第２窓部７ｂがそれぞれ設けられている。第１窓部７ａから露出する第１外部接続電極５ａの部分がボンディングワイヤを接続可能な実装用のパッド領域となる。同様に、第２窓部７ｂから露出する第２外部接続電極５ｂの部分がボンディングワイヤを接続可能な実装用のパッド領域となる。
【００３０】
図２に示すように、半導体基板１の下面には対向電極９が配置されている。対向電極９は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。対向電極９の最外層は、はんだ付け可能な材料で構成できる。対向電極９は金属板等にはんだ付け等により固定される。
【００３１】
図３に、従来の抵抗素子の平面図を示す。図３のコンタクトプラグ６ａからコンタクトプラグ６ｄに至る線に沿った従来の抵抗素子の断面は、図２に示した断面図に対応する。図３に示すように、従来の抵抗素子は、第１抵抗層３ａ及び第２抵抗層３ｂを有するが、図１に示した一対の第１の抵抗層用保護素子３ｃや一対の第２の抵抗層用保護素子３ｄは含まない。抵抗素子の抵抗値は、抵抗層の長さＬｒ、幅Ｗｒ及び厚さを調整して制御することができる。抵抗素子の抵抗値を大きくする場合、第１抵抗層３ａ及び第２抵抗層３ｂの長さＬｒを増加、幅Ｗｒを減少、あるいは厚さを薄くすればよい。第１抵抗層３ａ及び第２抵抗層３ｂの厚さを薄くすると、製造プロセスの変更を伴うため好ましくない。また、第１抵抗層３ａ及び第２抵抗層３ｂの長さＬｒを増加すると、チップサイズの増加を招く。したがって、第１抵抗層３ａ及び第２抵抗層３ｂの幅Ｗｒを減少して調整することになる。
【００３２】
図４は、マシンモデル（ＭＭ）試験による抵抗素子のＥＳＤ耐量と抵抗層の幅Ｗｒの関係を示す。図４に示すように、ＥＳＤ耐量の下限規格を５００Ｖとすると、第１抵抗層３ａ及び第２抵抗層３ｂの幅Ｗｒは４００μｍ以上が必要となる。このように、従来の抵抗素子では、抵抗値を大きくするために、第１抵抗層３ａ及び第２抵抗層３ｂの幅Ｗｒを４００μｍ以下にすると、ＥＳＤ耐量の下限規格値５００Ｖに対してマージンが無くなってしまう。そのため、抵抗素子に印加されるＥＳＤサージ電流による電流密度が増大し、抵抗素子が発熱で損傷してしまう。
【００３３】
図５には、図１に示した実施形態に係る抵抗素子の一部となる上段側の（一方の）第１の抵抗層用保護素子３ｃを切るＢ−Ｂ線に沿った拡大断面を示す。図５の部分拡大図に示すように、実施形態に係る抵抗素子の第１の抵抗層用保護素子３ｃは、下層絶縁膜２ａの上に、層間絶縁膜４で覆われるように設けられている。第１の抵抗層用保護素子３ｃは、第１導電型（ｎ+型）の複数の第１導電型帯（カソード帯）１３ａ、第２導電型（ｐ+型）の複数の第２導電型帯（アノード帯）１３ｂ及び第１導電型（ｎ+型）の一対のコンタクト領域１３ｃ及びコンタクト領域１３ｄを有する。複数の第１導電型帯（カソード帯）１３ａ及び複数の第２導電型帯（アノード帯）１３ｂの交互繰り返し構造が、一対のコンタクト領域１３ｃ及びコンタクト領域１３ｄの間に設けられる。即ち、一対のコンタクト領域１３ｃ及びコンタクト領域１３ｄは、図５の左右方向の第１の抵抗層用保護素子３ｃの両端に配置される。左側の端部（一端部）に配置された一方のコンタクト領域１３ｃは、第１外部接続電極５ａのコンタクトプラグ１６ａに電気的に接続される。右側の端部（他端部）に配置された他方のコンタクト領域１３ｄは、中継配線５ｃのコンタクトプラグ１６ｂに電気的に接続される。このように、図６に示すように、ｎ+型のコンタクト領域１３ｃ、１３ｄ及び複数のｎ+型の第１導電型帯１３ａと複数のｐ+型の第２導電型帯１３ｂとの交互繰り返し構造により、交互に逆向きとなる複数のｐ‐ｎ接合が構成される。
【００３４】
なお、図１に示した下段側の（他方の）第１の抵抗層用保護素子３ｃも、図示は省略したが、図５に示した上側の第１の抵抗層用保護素子３ｃと同様の構成を備える。図１に示した一対の第２の抵抗層用保護素子３ｄも、図５に示した第１の抵抗層用保護素子３ｃと同様の構成を備える。即ち、下段側の（他方の）第１の抵抗層用保護素子３や一対の第２の抵抗層用保護素子３ｄも同様に、下層絶縁膜２ｂの上に、層間絶縁膜４で覆われるように設けられる。第２の抵抗層用保護素子３ｄは、ｎ+型の複数の第１導電型帯１３ａ、ｐ+型の複数の第２導電型帯１３ｂからなる周期的構造をｎ+型の一対のコンタクト領域１３ｃ及びコンタクト領域１３ｄの間に有する。コンタクト領域１３ｃ及びコンタクト領域１３ｄは、図１の左右方向の第２の抵抗層用保護素子３ｄの両端に配置される。一端部に配置されたコンタクト領域１３ｃは、第２外部接続電極５ｂのコンタクトプラグ１６ｄに電気的に接続される。他端部に配置されたコンタクト領域１３ｄは、中継配線５ｃのコンタクトプラグ１６ｃに電気的に接続される。このように、ｎ+型のコンタクト領域１３ｃ、１３ｄ及び複数のｎ+型の第１導電型帯１３ａと複数のｐ+型の第２導電型帯１３ｂとにより交互に逆向きとなる複数のｐ‐ｎ接合が構成される。
【００３５】
第１の抵抗層用保護素子３ｃ及び第２の抵抗層用保護素子３ｄは、第１抵抗層３ａ及び第２抵抗層３ｂと同様に、厚さが４００ｎｍ〜６００ｎｍ程度のＤＯＰＯＳが使用可能である。第１の抵抗層用保護素子３ｃ及び第２の抵抗層用保護素子３ｄのコンタクト領域１３ｃ及び第１導電型帯１３ａは、ポリシリコン層に、例えば燐（Ｐ）や砒素（Ａｓ）等のｎ型不純物原子をイオン注入で添加することによりＤＯＰＯＳの層からなる帯（ゾーン）を選択的に形成することが可能である。第２導電型帯１３ｂは、ポリシリコン層に、例えば硼素（Ｂ）やアルミニウム（Ａｌ）等のｐ型不純物原子をイオン注入で添加することによりＤＯＰＯＳの層からなる帯（ゾーン）を選択的に形成することが可能である。
【００３６】
コンタクト領域１３ｃ、第１導電型帯１３ａ及び第２導電型帯１３ｂのそれぞれの
不純物密度を１０18ｃｍ-3以上とすれば、複数のｐｎ接合のそれぞれは、ツェナー降伏やなだれ降伏を利用したツェナーダイオード等の定電圧ダイオードとして機能する。また、図５に示すように、第１外部接続電極５ａのコンタクトプラグ１６ａ及び中継配線５ｃのコンタクトプラグ１６ｂは、それぞれ両端のｎ+型のコンタクト領域１３ｃ、１３ｄに金属学的に接続している。即ち、第１外部接続電極５ａ及び中継配線５ｃのいずれから見ても、図６に示すように一端から他端へｎ‐ｐ‐ｎ‐ｐ‐・・・‐ｐ‐ｎの順で接続され、ｎ−ｐ−ｎフック構造を周期的に配列した階段状ポテンシャルを形成している。そのため、電流電圧特性は、図７に示すように、正負側ともに逆方向特性となる。降伏電圧ＶBはｎ‐ｐ接合の段数で決まる。
【００３７】
ここで、抵抗素子を用いる半導体装置に使用電圧が印加される場合は、図１に示した第１抵抗層３ａ及び第２抵抗層３ｂだけに電流が流れ、上下にそれぞれ配置された一対の第１の抵抗層用保護素子３ｃ及び一対の第２の抵抗層用保護素子３ｄには電流が流れないようにする必要がある。例えば、半導体装置の使用電圧を８０Ｖとして、複数の定電圧ダイオードそれぞれの降伏電圧ＶBを５Ｖ〜６Ｖ程度とすれば、１６段程度のｐ‐ｎ接合を用いればよい。このように、ｐ‐ｎ接合の段数を調整することにより、使用電圧以下では一対の第１の抵抗層用保護素子３ｃ及び一対の第２の抵抗層用保護素子３ｄに電流が流れないようにすることができる。また、実施形態に係る抵抗素子では、図１に示したように、第１抵抗層３ａ及び第２抵抗層３ｂに並列して一対の第１の抵抗層用保護素子３ｃ及び一対の第２の抵抗層用保護素子３ｄをそれぞれ上下に配置している。抵抗素子の抵抗値の増大によって第１抵抗層３ａ及び第２抵抗層３ｂの幅Ｗｒが減少しても、第１の抵抗層用保護素子３ｃ及び第２の抵抗層用保護素子３ｄの幅ＷｄによってＥＳＤサージ電流に対する実効的な幅を増加することができる。例えば、使用電圧以上のＥＳＤサージ電圧が印加されると、第１抵抗層３ａ及び第２抵抗層３ｂだけでなく上下にそれぞれ配置された第１の抵抗層用保護素子３ｃ及び第２の抵抗層用保護素子３ｄにもサージ電流が流れる。したがって、ＥＳＤサージ電流に対する抵抗素子の実効的な幅は、第１抵抗層３ａの幅Ｗｒと第１の抵抗層用保護素子３ｃの幅Ｗｄの２倍、（Ｗｒ＋２×Ｗｄ）となる。このように、第１抵抗層３ａ及び第２抵抗層３ｂの幅Ｗｒが減少して  も、ＥＳＤ耐量の下限規格値に対するマージンを確保することができる。その結果、ＥＳＤ耐量を向上させることができ、抵抗素子の損傷を防止して信頼性の向上が可能となる。
【００３８】
なお、実施形態に係る抵抗素子として、図１及び図２に示すように１チップに２つの第１抵抗層３ａ及び第２抵抗層３ｂを設けた構造をそれぞれ例示したが、限定されない。図８及び図９に示すように、１チップに１つの第１抵抗層３ａのみがある構造でもよい。この場合、図８に示すように、一対の第１の抵抗層用保護素子３ｃは、図１の上下方向に第１抵抗層３ａを挟んで設けられる。図９に示すように、図２に示した抵抗素子の右側の第２抵抗層３ｂ、第２外部接続電極５ｂを含む構造を設けなくてもよい。また、実施形態に係る抵抗素子として、１チップに３つ以上の抵抗層を設けてもよい。
【００３９】
また、実施形態に係る抵抗素子として、図１及び図２に示すように中継配線５ｃを介して半導体基板１に接続された縦型構造の抵抗素子を例示したが、中継配線５ｃやコンタクト領域１０を省略した横型構造であってもよい。例えば、図１０及び図１１に示すように、中継配線５ｃやコンタクト領域１０が省略されるだけでなく、図２に示したような下層絶縁膜２ｂ、第２抵抗層３ｂを含む構造を設けなくてもよい。また、横型構造の場合、回路基板等に半導体基板１の下面を接着剤等で接着して実装する場合、対向電極９は省略することができる。
【００４０】
＜３相インバータ＞
実施形態に係る抵抗素子は、図１２に示すように、例えばｕ相、ｖ相、ｗ相で構成される３相モータを駆動するインバータモジュール１００に適用可能である。インバータモジュール１００は、ｕ相を駆動する電力用半導体装置ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４、ｖ相を駆動する電力用半導体装置ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８、ｗ相を駆動する電力用半導体装置ＴＲ９，ＴＲ１０，ＴＲ１１，ＴＲ１２を備える。電力用半導体装置ＴＲ１〜ＴＲ１２には還流ダイオード（図示省略）がそれぞれ接続されている。電力用半導体装置ＴＲ１〜ＴＲ１２のそれぞれにはＩＧＢＴが使用可能で、スイッチング動作時の発振現象を抑制するために、ＩＧＢＴのそれぞれのゲート電極には第１ゲート抵抗Ｒ１〜第１２ゲート抵抗Ｒ１２が接続されている。
【００４１】
図１及び図２に示した実施形態に係る抵抗素子は、例えば一対の第１ゲート抵抗Ｒ１及び第２ゲート抵抗Ｒ２としてそれぞれ適用可能である。あるいは、実施形態に係る抵抗素子を一対の第３ゲート抵抗Ｒ３及び第４ゲート抵抗Ｒ４に適用してもよい。更に一対の第５ゲート抵抗Ｒ５及び第６ゲート抵抗Ｒ６、一対の第７ゲート抵抗Ｒ７及び第８ゲート抵抗Ｒ８、一対の第９ゲート抵抗Ｒ９及び第１０ゲート抵抗Ｒ１０、一対の第１１ゲート抵抗Ｒ１１及び第１２ゲート抵抗Ｒ１２としてそれぞれ適用可能である。例えば、図１及び図２に示した第１抵抗層３ａが第１ゲート抵抗Ｒ１に対応し，第２抵抗層３ｂがゲート抵抗Ｒ２に対応する。第１電力用半導体装置ＴＲ１のゲート電極に接続される第１ゲート抵抗Ｒ１の一方の端子側が、図１に示した第１外部接続電極５ａ側の端子に対応する。第２電力用半導体装置ＴＲ２のゲート電極に接続される第２ゲート抵抗Ｒ２の一方の端子側が、図１に示した第２外部接続電極５ｂ側の端子に対応する。また、第１電力用半導体装置ＴＲ１及び第２電力用半導体装置ＴＲ２のゲート電極に接続されるのと反対側となる第１ゲート抵抗Ｒ１及び第２ゲート抵抗Ｒ２の他方の端子がそれぞれ、図２に示した対向電極９側の端子に対応する。
【００４２】
インバータモジュール１００の第１ゲート抵抗Ｒ１及び第２ゲート抵抗Ｒ２のそれぞれに適用される実施形態に係る抵抗素子では、図１に示したように第１抵抗層３ａ及び第２抵抗層３ｂに並列して一対の第１の抵抗層用保護素子３ｃ及び一対の第２の抵抗層用保護素子３ｄを設けている。抵抗素子の抵抗値の増大によって第１抵抗層３ａ及び第２抵抗層３ｂの幅Ｗｒが減少しても、一対の第１の抵抗層用保護素子３ｃ及び一対の第２の抵抗層用保護素子３ｄの幅ＷｄによってＥＳＤサージ電流に対する実効的な幅を増加させている。第３ゲート抵抗Ｒ１〜第１２ゲート抵抗Ｒ１２に関しても同様である。例えば、インバータモジュール１００の使用電圧以上のＥＳＤサージ電圧が印加されると、第１抵抗層３ａ及び第２抵抗層３ｂだけでなく第１の抵抗層用保護素子３ｃ及び第２の抵抗層用保護素子３ｄにもサージ電流が流れる。したがって、ＥＳＤサージ電流に対する抵抗素子の実効的な幅は、第１抵抗層３ａの幅Ｗｒと第１の抵抗層用保護素子３ｃの幅Ｗｄの２倍、（Ｗｒ＋２×Ｗｄ）となる。このように、第１抵抗層３ａ及び第２抵抗層３ｂの幅Ｗｒを減少させても、ＥＳＤ耐量の下限規格値に対するマージンを確保することができる。その結果、ＥＳＤ耐量を向上させることができ、インバータモジュール１００の第１ゲート抵抗Ｒ１〜第１２ゲート抵抗Ｒ１２のそれぞれの損傷を防止して信頼性の向上が可能となる。
【００４３】
＜抵抗素子の製造方法＞
次に、図１３の平面図に示すクランク状のＥ−Ｅ線に沿った断面図である図１４〜図２６を参照しながら、本発明の実施形態に係る抵抗素子の製造方法の一例を説明する。なお、以下に述べる抵抗素子の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４４】
まず、ｎ−型のシリコン基板等の半導体基板１を用意する。図１４に示すように、減圧化学気相成長（ＬＰＣＶＤ）法等により、半導体基板１上にＴＥＯＳ膜等の下層絶縁膜２を堆積する。なお、下層絶縁膜２は、熱酸化法により熱酸化膜を形成した後、ＣＶＤ法等により熱酸化膜上に絶縁膜を堆積して、熱酸化膜及び堆積した絶縁膜を積層した複合膜で形成してもよい。引き続き、下層絶縁膜２上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、下層絶縁膜２の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１５に示すように、半導体基板１上の一部に下層絶縁膜２ａ，２ｂが形成される。図１５では「下層絶縁膜２ａ，２ｂ」として異なる符号を付しているが、下層絶縁膜２ａ，２ｂは紙面の奥等で連続した一体の膜でもよく、一体の膜の場合は、図１５の断面図は、連続した下層絶縁膜の中央部に設けられた窓部（開口部）を示していることになる。
【００４５】
次に、半導体基板１及び下層絶縁膜２ａ，２ｂ上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、燐（Ｐ）イオン等のｎ型を呈する不純物イオンを選択的に注入する。その後、イオン注入用マスクとして用いたフォトレジスト膜を除去してから、不純物イオンを熱処理により活性化させる。この結果、図１６に示すように、半導体基板１の上部の中央にｎ＋型のコンタクト領域１０が形成される。同時に、半導体基板１の上部の周辺にはｎ＋型のコンタクト領域１１、１２を連続したリング状の領域として形成される。
【００４６】
次に、ＣＶＤ法等により、半導体基板１及び下層絶縁膜２ａ，２ｂ上にノンドープのポリシリコン層を形成する。そして、ポリシリコン層に燐（Ｐ）等のｎ型不純物をイオン注入する。例えば燐（Ｐ）を加速電圧８０ｋｅＶ、ドーズ量６．０×１０15ｃｍ-2以下程度でイオン注入する。その後、注入されたイオンを熱処理により活性化させ、図１７に示すように、ｎ型不純物が高濃度に添加されたＤＯＰＯＳ層３を全面に形成する。引き続き、ＤＯＰＯＳ層３上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ法等により、ＤＯＰＯＳ層３の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１８に示すように、下層絶縁膜２ａ上にｎ+型のＤＯＰＯＳ層３のパターニングされたＤＯＰＯＳ層１３、及び下層絶縁膜２ｂ上にｎ+型のＤＯＰＯＳ層３のパターニングされた第２抵抗層３ｂがそれぞれ形成される。
【００４７】
次に、ｎ+型のＤＯＰＯＳ層１３上にＤＯＰＯＳ層１３の表面が露出するようにフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ＤＯＰＯＳ層１３にＢ等のｐ型不純物を選択的にイオン注入する。例えばＢを加速電圧１００ｋｅＶ、ドーズ量１×１０14ｃｍ-2程度でイオン注入する。その後、フォトレジスト膜を除去し、注入されたイオンを熱処理により活性化させる。そして、ｐ型不純物が高濃度に添加された複数の第２導電型帯１３ｂが形成され、残余のｎ+型のＤＯＰＯＳ層１３がコンタクト領域１３ｃ及び複数の第１導電型帯１３ａとなる。その結果、図２０に示すように、ｎ+型のコンタクト領域１３ｃ及び複数のｎ+型の第１導電型帯１３ａと複数のｐ+型の第２導電型帯１３ｂとにより複数のｐ‐ｎ接合が形成される。
【００４８】
ｎ+型の第１導電型帯１３を更に高濃度にしたい場合は、パターニングされたフォトレジスト膜をマスクとして用いて、Ｐ等のｎ型不純物を選択的に追加のイオン注入をしてもよい。例えばＰを加速電圧１００ｋｅＶ、ドーズ量１×１０15ｃｍ-2程度で追加のイオン注入を行う。その後、フォトレジスト膜を除去し、注入されたイオンを熱処理により活性化させる。そして、図１９に示すように、ｎ型不純物が更に高濃度に添加された複数の第１導電型帯１３ａを選択的に形成できる。
【００４９】
次に、図２１に示すように、下層絶縁膜２ａ，２ｂ、第１の抵抗層用保護素子３ｃ及び第２抵抗層３ｂを被覆するように、層間絶縁膜４を堆積する。例えば、ＣＶＤ法等によりＮＳＧ膜及びＰＳＧ膜を順に堆積し、ＮＳＧ膜及びＰＳＧ膜を積層した複合膜で層間絶縁膜４を形成することができる。引き続き、層間絶縁膜４上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ法等により、層間絶縁膜４の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図２２に示すように、層間絶縁膜４に第１コンタクトホール４ａ、第２コンタクトホール４ｂ、第３コンタクトホール４ｃ、第４コンタクトホール４ｄ及び第５コンタクトホール４ｅを開孔する。このとき同時に層間絶縁膜４には、第６コンタクトホール４ｆ及び第７コンタクトホール４ｇ等も開孔される。
【００５０】
次に、図２３に示すように、真空蒸着法又はスパッタリング法等により、コンタクトホール４ａ〜４ｇを埋め込むように、層間絶縁膜４上に金属膜５を堆積する。金属膜５は、例えば、ＣＶＤ法等により、Ｔｉ／ＴｉＮ、Ａｌ−Ｓｉ、ＴｉＮ／Ｔｉを順に堆積して形成することができる。引き続き、金属膜５上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、金属膜５の一部を選択的に除去する。この結果、図２４に示すように、層間絶縁膜４上に、第１外部接続電極５ａ、第２外部接続電極５ｂ、中継配線５ｃ、ガードリング層５ｄが形成される。
【００５１】
このとき、第１コンタクトホール４ａを介して第１外部接続電極５ａを第１の抵抗層用保護素子３ｃに接続するコンタクトプラグ１６ａ、第２コンタクトホール４ｂを介して中継配線５ｃを第１の抵抗層用保護素子３ｃに接続するコンタクトプラグ１６ｂが形成される。また、第５コンタクトホール４ｅを介して、中継配線５ｃを半導体基板１の上部中央のコンタクト領域１０に接続するコンタクトプラグ６ｅも形成される。更に第３コンタクトホール４ｃを介して第２外部接続電極５ｂを第２抵抗層３ｂに接続するコンタクトプラグ６ｃ、第４コンタクトホール４ｄを介して中継配線５ｃを第２抵抗層３ｂに接続するコンタクトプラグ６ｄも形成される。更に、第６コンタクトホール４ｆ及び第７コンタクトホール４ｇを介して、ガードリング層５ｄを半導体基板１の上部周辺のコンタクト領域１１、１２に接続するコンタクトプラグ６ｆ，６ｇも形成される。
【００５２】
次に、図２５に示すように、第１外部接続電極５ａ、第２外部接続電極５ｂ、中継配線５ｃ及びガードリング層５ｄ上に保護膜７を形成する。例えば、プラズマＣＶＤ法等によりＴＥＯＳ膜及びＳｉ３Ｎ４膜を順次堆積し、ポリイミド膜を塗布することで、ＴＥＯＳ膜、Ｓｉ３Ｎ４膜及びポリイミド膜からなる保護膜７が形成される。引き続き、保護膜７上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、保護膜７の一部を選択的に除去する。この結果、図２６に示すように、保護膜７に第１窓部７ａ及び第２窓部７ｂが形成され、第１窓部７ａ及び第２窓部７ｂで露出する一対の第１外部接続電極５ａ及び第２外部接続電極５ｂが実装用のパッド領域となる。
【００５３】
次に、化学的機械研磨（ＣＭＰ）等により半導体基板１の下面を研磨し、半導体基板１の厚さを３５０μｍ程度に薄くする。その後、真空蒸着法又はスパッタリング法等により、半導体基板１の下面に対向電極９を形成する。なお、図１及び図２に示した抵抗素子と同様の素子が１枚のウェハにマトリクス状のチップ領域として多数形成され、ダイシングにより、これらのチップ領域は図１及び図２に示した抵抗素子のチップに分離される。
【００５４】
実施形態に係る抵抗素子の製造方法によれば、第１抵抗層３ａ及び第２抵抗層３ｂの幅Ｗｒが減少しても、ＥＳＤ耐量の下限規格値に対するマージンを確保することができる。その結果、ＥＳＤ耐量を向上させることができ、抵抗素子の損傷を防止して信頼性の向上が可能な抵抗素子を容易に実現することができる。
【００５５】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５６】
例えば、実施形態に係る抵抗素子として、図１に示すように、第１抵抗層３ａ及び第２抵抗層３ｂを挟むように一対の第１の抵抗層用保護素子３ｃ及び一対の第２の抵抗層用保護素子３ｄをそれぞれ同一幅Ｗｄで設けた構造を例示している。しかし、上段側の（一方の）第１の抵抗層用保護素子３ｃと下段側の（他方の）第１の抵抗層用保護素子３ｃのそれぞれの幅Ｗｄは互いに異なってもよい。同様に、上段側の（一方の）第２の抵抗層用保護素子３ｄと下段側の（他方の）第２の抵抗層用保護素子３ｄのそれぞれの幅Ｗｄは互いに異なってもよい。また、第１の抵抗層用保護素子３ｃ及び第２の抵抗層用保護素子３ｄのそれぞれを片側だけに一つだけ設けてもよい。なお、第１の抵抗層用保護素子３ｃ及び第２の抵抗層用保護素子３ｄが、第１外部接続電極５ａ及び第２外部接続電極５ｂの長手方向で偏在して配置される場合、ＥＳＤサージ電流が偏って流れる。そのため、抵抗素子の発熱が不均一になり抵抗素子に応力が発生しやすくなる。そのため、図１に示したように、第１抵抗層３ａ及び第２抵抗層３ｂを中心にして、上下対称に第１の抵抗層用保護素子３ｃ及び第２の抵抗層用保護素子３ｄを設けることが望ましい。
【００５７】
また、本発明の実施形態に係る抵抗素子を、図１２に示すように第１ゲート抵抗Ｒ１〜第１２ゲート抵抗Ｒ１２として適用する場合を例示したが、第１ゲート抵抗Ｒ１〜第１２ゲート抵抗Ｒ１２への適用に限定されるものではない。本発明の実施形態に係る抵抗素子は、各種ＩＣの抵抗素子として適用可能である。
【符号の説明】
【００５８】
１…半導体基板
２…絶縁膜
２ａ，２ｂ…下層絶縁膜
３、１３…ＤＯＰＯＳ層
３ａ…第１抵抗層
３ｂ…第２抵抗層
３ｃ…第１の抵抗層用保護素子
３ｄ…第２の抵抗層用保護素子
４…層間絶縁膜
５…金属膜
５ａ…第１外部接続電極
５ｂ…第２外部接続電極
５ｃ…中継配線
５ｄ…ガードリング層
６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ、６ｇ，１６ａ，１６ｂ，１６ｃ，１６ｄ…コンタクトプラグ
７…保護膜
７ａ，７ｂ…窓部
９…対向電極
１０，１１，１２，１３ｃ，１３ｄ…コンタクト領域
１３ａ…第１導電型帯
１３ｂ…第２導電型帯
２０ａ，２０ｂ…実効接続領域
１００…インバータモジュール 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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