(57)【要約】 【課題】画素信号を短時間でＡＤ変換することができる固体撮像素子およびその駆動方法を提供する。【解決手段】本開示による固体撮像素子は、光電変換を行う複数の画素が行列状に配置された画素部と、第１方向に配列された複数の画素からなる１つの画素列に対応して設けられ、画素列からの第１信号および第２信号をそれぞれ保持する第１および第２信号保持回路と、参照信号を生成する参照信号生成回路と、第１信号保持回路の出力に接続され、第１信号と参照信号とを比較する第１コンパレータと、第２信号保持回路の出力に接続され、第２信号と参照信号とを比較する第２コンパレータと、第１および第２コンパレータのそれぞれの出力に接続され、第１コンパレータからの出力信号と第２コンパレータからの出力信号との演算結果を出力する論理回路とを備えている。【選択図】図２
2020188360.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配置された画素部と、
第１方向に配列された複数の前記画素からなる１つの画素列に対応して設けられ、前記画素列からの第１信号および第２信号をそれぞれ保持する第１および第２信号保持回路と、
参照信号を生成する参照信号生成回路と、
前記第１信号保持回路の出力に接続され、前記第１信号と前記参照信号とを比較する第１コンパレータと、
前記第２信号保持回路の出力に接続され、前記第２信号と前記参照信号とを比較する第２コンパレータと、
前記第１および第２コンパレータのそれぞれの出力に接続され、前記第１コンパレータからの出力信号と前記第２コンパレータからの出力信号との演算結果を出力する論理回路とを備えた固体撮像素子。
【請求項２】
前記参照信号は、経時的に変化する信号であり、
前記第１信号は、前記画素の暗電流成分の信号であり、
前記第２信号は、前記画素において光電変換された画素信号を含む信号である、請求項１に記載の固体撮像素子。
【請求項３】
前記論理回路は、前記参照信号と前記第１信号との大小関係が逆転する第１時点と前記参照信号と前記第２信号との大小関係が逆転する第２時点とにおいて前記演算結果の論理を反転させる、請求項１に記載の固体撮像素子。
【請求項４】
前記論理回路からの前記演算結果を用いて前記第１時点と前記第２時点との間の第１期間を計測する計測部をさらに備えた、請求項３に記載の固体撮像素子。
【請求項５】
前記第１期間は、前記第２信号から前記第１信号を除いた画素信号に対応するデジタル値である、請求項４に記載の固体撮像素子。
【請求項６】
前記第１および第２コンパレータは、前記参照信号と前記第１信号との比較動作、並びに、前記参照信号と前記第２信号との比較動作を並行して実行する、請求項１に記載の固体撮像素子。
【請求項７】
前記第１信号保持回路は、前記画素列と前記第１コンパレータの入力部との間に設けられた第１トランジスタと、前記第１コンパレータの前記入力部と接地電位との間に設けられた第１キャパシタとを備え、
前記第２信号保持回路は、前記画素列と前記第２コンパレータの入力部との間に設けられた第２トランジスタと、前記第２コンパレータの前記入力部と前記接地電位との間に設けられた第２キャパシタとを備える、請求項１に記載の固体撮像素子。
【請求項８】
前記画素列と前記第１信号保持回路との間、並びに、前記画素列と前記第２信号保持回路との間に共通に設けられた信号線をさらに備えた、請求項１に記載の固体撮像素子。
【請求項９】
前記第１および第２信号保持回路は、前記信号線から前記第１および前記第２信号を異なるタイミングで受け取り、それぞれ前記第１および第２信号を並行して出力する、請求項８に記載の固体撮像素子。
【請求項１０】
前記信号線に接続され、前記信号線に所定の試験信号を印加する試験信号生成回路と、
前記試験信号を前記信号線に印加しているときに、前記第１期間または該第１期間から得られる第１信号を補正する補正データを算出する補正回路とをさらに備えた、請求項８に記載の固体撮像素子。
【請求項１１】
前記補正回路は、
前記補正データを算出する補正データ演算部と、
前記補正データを格納する補正データ記憶部と、
前記第１期間または前記第１信号に対して前記補正データを付加する補正処理部とを備えた、請求項１０に記載の固体撮像素子。
【請求項１２】
前記画素列と前記第１コンパレータとの間に設けられた第１信号線と、
前記画素列と前記第２コンパレータとの間に設けられた第２信号線と、
前記画素列の前記複数の画素のそれぞれに含まれ前記第１信号線に接続された第１選択トランジスタと、
前記画素列の前記複数の画素のそれぞれに含まれ前記第２信号線に接続された第２選択トランジスタとをさらに備えた、請求項１に記載の固体撮像素子。
【請求項１３】
前記第１選択トランジスタは、前記画素からの前記第１信号を前記信号線へ伝達し、
前記第２選択トランジスタは、前記画素からの前記第２信号を前記信号線へ伝達する、請求項１２に記載の固体撮像素子。
【請求項１４】
光電変換を行う複数の画素が行列状に配置された画素部と、第１方向に配列された複数の前記画素からなる１つの画素列に対応して設けられた複数の信号保持回路と、前記複数の信号保持回路のそれぞれに接続された複数のコンパレータと、前記複数のコンパレータのそれぞれの出力に接続された論理回路とを備えた固体撮像素子の駆動方法であって、
前記複数の信号保持回路において、それぞれ第１信号および第２信号を保持し、
前記複数のコンパレータにおいて、前記第１信号と参照信号との比較動作、並びに、前記第２信号と前記参照信号との比較動作を並行して実行し、
前記論理回路の出力信号を用いて、前記参照信号と前記第１信号との大小関係が逆転する第１時点と前記参照信号と前記第２信号との大小関係が逆転する第２時点との間の第１期間を計測する、ことを具備した駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子およびその駆動方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子は、光電変換を行うフォトダイオードと複数のトランジスタとを組み合わせた画素を有している。複数の画素から出力される画素信号は、ＡＤ変換され、撮像された画像を生成するために用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−０１２９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような固体撮像素子は、画素信号の読出し時のノイズを低減するためにＣＤＳ（Correlated Double Sampling）方式を用いている場合がある。ＣＤＳ方式は、画素信号を含まないＰ相信号および画素信号を含むＤ相信号をそれぞれＡＤ変換し、ＡＤ変換されたＤ相信号からＰ相信号を除いて画素信号を検出する方式である。しかし、従来のＣＤＳ方式では、ＡＤ変換された画素信号を取得するために長い時間がかかるという問題があった。
【０００５】
そこで、本開示は、画素信号を短時間でＡＤ変換することができる固体撮像素子およびその駆動方法を提供する。
【課題を解決するための手段】
【０００６】
本開示の一側面による固体撮像素子は、光電変換を行う複数の画素が行列状に配置された画素部と、第１方向に配列された複数の前記画素からなる１つの画素列に対応して設けられ、前記画素列からの第１信号および第２信号をそれぞれ保持する第１および第２信号保持回路と、前記第１信号保持回路の出力に接続され、前記第１信号と参照信号とを比較する第１コンパレータと、前記第２信号保持回路の出力に接続され、前記第２信号と前記参照信号とを比較する第２コンパレータと、前記第１および第２コンパレータのそれぞれの出力に接続され前記第１コンパレータからの出力信号と前記第２コンパレータからの出力信号との演算結果を出力する論理回路とを備えている。
【０００７】
前記参照信号は、経時的に変化する信号であり、第１信号は、画素の暗電流成分の信号であり、第２信号は、画素において光電変換された画素信号を含む信号でもよい。
【０００８】
論理回路は、参照信号と第１信号との大小関係が逆転する第１時点と参照信号と第２信号との大小関係が逆転する第２時点とにおいて演算結果の論理を反転させてもよい。
【０００９】
固体撮像素子は、論理回路からの演算結果を用いて第１時点と第２時点との間の第１期間を計測する計測部をさらに備えてもよい。
【００１０】
第１期間は、第２信号から第１信号を除いた画素信号に対応するデジタル値でもよい。
【００１１】
第１および第２コンパレータは、参照信号と第１信号との比較動作、並びに、参照信号と第２信号との比較動作を並行して実行してもよい。
【００１２】
第１信号保持回路は、画素列と第１コンパレータの入力部との間に設けられた第１トランジスタと、第１コンパレータの入力部と接地電位との間に設けられた第１キャパシタとを備え、第２信号保持回路は、画素列と第２コンパレータの入力部との間に設けられた第２トランジスタと、第２コンパレータの入力部と接地電位との間に設けられた第２キャパシタとを備えてもよい。
【００１３】
固体撮像素子は、画素列と第１信号保持回路との間、並びに、画素列と前記第２信号保持回路との間に共通に設けられた信号線をさらに備えてもよい。
【００１４】
第１および第２信号保持回路は、信号線から第１および第２信号を異なるタイミングで受け取り、それぞれ第１および第２信号を並行して出力してもよい。
【００１５】
固体撮像素子は、信号線に接続され、信号線に所定の試験信号を印加する試験信号生成回路と、試験信号を信号線に印加しているときに、第１期間または該第１期間から得られる第１信号を補正する補正データを算出する補正回路とをさらに備えてもよい。
【００１６】
補正回路は、補正データを算出する補正データ演算部と、補正データを格納する補正データ記憶部と、第１期間または第１信号に対して補正データを付加する処理部とを備えてもよい。
【００１７】
固体撮像素子は、画素列と前記第１コンパレータとの間に設けられた第１信号線と、画素列と第２コンパレータとの間に設けられた第２信号線と、画素列の複数の画素のそれぞれに含まれ第１信号線に接続された第１選択トランジスタと、画素列の複数の画素のそれぞれに含まれ第２信号線に接続された第２選択トランジスタとをさらに備えてもよい。
【００１８】
第１選択トランジスタは、画素からの第１信号を信号線へ伝達し、第２選択トランジスタは、画素からの第２信号を信号線へ伝達してもよい。
【００１９】
本開示の一側面による固体撮像素子の駆動方法は、光電変換を行う複数の画素が行列状に配置された画素部と、第１方向に配列された複数の画素からなる１つの画素列に対応して設けられた複数の信号保持回路と、複数の信号保持回路のそれぞれに接続された複数のコンパレータと、複数のコンパレータのそれぞれの出力に接続された論理回路とを備えた固体撮像素子の駆動方法であって、複数の信号保持回路において、それぞれ第１信号および第２信号を保持し、複数のコンパレータにおいて、第１信号と参照信号との比較動作、並びに、第２信号と参照信号との比較動作を並行して実行し、論理回路の出力信号を用いて、参照信号と第１信号との大小関係が逆転する第１時点と参照信号と第２信号との大小関係が逆転する第２時点との間の第１期間を計測する、ことを具備する。
【図面の簡単な説明】
【００２０】
【図１Ａ】第１実施形態による固体撮像素子の構成例を示すブロック図。
【図１Ｂ】画素部の半導体チップと周辺回路部の半導体チップとを積層した固体撮像素子の例を示す概念図。
【図２】画素列からコンパレータまでの構成例を示すブロック図。
【図３】第１コンパレータの内部構成例を示す回路図。
【図４】本開示による固体撮像素子の動作の一例を示すタイミング図。
【図５】第２実施形態による固体撮像素子の構成例を示すブロック図。
【図６Ａ】第３実施形態による固体撮像素子の構成例を示すブロック図。
【図６Ｂ】第３実施形態による固体撮像素子の画素列からコンパレータまでの構成例を示すブロック図。
【図７】第３実施形態による固体撮像素子の動作を示すタイミング図。
【図８】変形例１による固体撮像素子の画素列からコンパレータまでの構成例を示すブロック図。
【図９】変形例１による画素の構成例を示すレイアウト図。
【図１０】変形例２による固体撮像素子の画素列からコンパレータまでの構成例を示すブロック図。
【図１１】変形例２による画素の構成例を示すレイアウト図。
【発明を実施するための形態】
【００２１】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００２２】
（第１実施形態）
図１Ａは、本技術を適用した固体撮像素子の第１実施形態の構成例を示すブロック図である。固体撮像素子１は、画素部１０と、行駆動回路２０と、サンプルホールド回路２５，２６と、コンパレータ３０と、カウンタ４０と、列駆動回路５０と、出力回路６０と、参照信号生成回路７０と、制御回路８０とを備えている。固体撮像素子１は、例えば、ＣＭＯＳイメージセンサであり、半導体基板上に設けられた半導体素子により構成されている。
【００２３】
画素部１０は、行列状に二次元配置された複数の画素１１を含む。画素部１０は、図示しない光学系により集光された光を受光し、画素１１において光電変換する。画素１１は、光量に応じた電圧レベルの画素信号を出力する。画素１１は、フォトダイオードからなる光電変換部と、複数の画素トランジスタにより構成されている。光電変換部は、１つまたは複数のフォトダイオードで構成されている。画素トランジスタは、例えば、図２に示すように、転送トランジスタ、リセットトランジスタ、選択トランジスタ、アンプトランジスタの４つのＭＯＳトランジスタで構成されている。
【００２４】
行方向（Ｘ方向）に配列された複数の画素１１は、行方向に設けられた行信号線ＨＳＬに接続されており、行信号線ＨＳＬを介して行駆動回路２０に接続されている。また、第１方向の一例としての列方向（Ｙ方向）に配列された複数の画素１１は、列方向に設けられた列信号線ＶＳＬに接続されており、列信号線ＶＳＬおよびサンプルホールド回路２５，２６を介してコンパレータ３０に接続されている。尚、列方向に配列された複数の画素１１は、画素列１２を構成しており、以下、画素列１２とも呼ぶ。
【００２５】
行駆動回路２０は、複数の行信号線ＨＳＬを介して画素部１０内の画素１１に接続されており、駆動信号によって画素１１を行ごとに駆動させる。例えば、図２を参照して後述するように、行駆動回路２０は、駆動信号の一例としてリセット信号ＲＳＴにより、画素１１をリセット状態にする。行駆動回路２０は、転送信号ＴＲＧ０によりフォトダイオードの信号電荷をＦＤ（Floating Diffusion）ノードに転送する。さらに、行駆動回路２０は、選択信号ＳＥＬによりＦＤノードに蓄積された画素信号を列信号線ＶＳＬに送る。このように、行駆動回路２０は、任意の行にある複数の画素１１に駆動信号を送り、該複数の画素１１を選択的に駆動させることができる。
【００２６】
信号保持回路の一例としてのサンプルホールド回路２５，２６は、１つの画素列１２に対して設けられている。尚、図１Ａでは、複数のサンプルホールド回路２５，２６は、１つにまとめて図示されている。
【００２７】
第１信号保持回路の一例としての第１サンプルホールド回路２５は、画素列１２からのＰ(Precharge)相信号Ｓｐを入力し、このＰ相信号Ｓｐを保持することができる。第１サンプルホールド回路２５は、保持しているＰ相信号Ｓｐをコンパレータ３０の第１入力部ＩＮ１に出力する。
【００２８】
第２信号保持回路の一例としての第２サンプルホールド回路２６は、画素列１２からのＤ(Data)相信号Ｓｄを入力し、このＤ相信号Ｓｄを保持することができる。第２サンプルホールド回路２６は、保持しているＤ相信号Ｓｄをコンパレータ３０の第２入力部ＩＮ２に出力する。
【００２９】
ここで、第１信号の一例としてのＰ相信号Ｓｐは、フォトダイオードで光電変換された信号電荷をＦＤノードに含まない画素１１から転送された信号である。画素１１のＦＤノードは、リセット状態においてフォトダイオードからの信号電荷を含まないが、画素トランジスタ等のばらつきにより生じるノイズ成分（暗電流成分）を含む場合がある。このようなリセット状態の画素１１からの暗電流成分の画素信号がＰ相信号Ｓｐである。Ｐ相信号Ｓｐの電圧レベルを、以下“リセットレベル”とも言う。一方、第２信号の一例としてのＤ相信号Ｓｄは、信号電荷をＦＤノードに含む画素１１から転送された信号である。即ち、信号電荷およびノイズ成分の両方を含む画素信号がＤ相信号Ｓｄである。Ｄ相信号Ｓｄの電圧レベルを、以下“信号レベル”とも言う。
【００３０】
図１Ａを再度参照する。複数のコンパレータ３０がそれぞれ画素列１２に対応して設けられている。或るコンパレータ３０の第１入力部ＩＮ１は、第１サンプルホールド回路２５を介して列信号線ＶＳＬに接続されており、画素１１からのＰ相信号Ｓｐを受け取る。該コンパレータ３０の第２入力部ＩＮ２は、第２サンプルホールド回路２６を介して同じ列信号線ＶＳＬに接続されており、画素１１からのＤ相信号Ｓｄを受け取る。複数のコンパレータ３０の第３入力部ＩＮ３は、参照信号生成回路７０に共通に接続されており、参照信号Ｒａｍｐを受け取る。このように、コンパレータ３０は、第１〜第３入力部ＩＮ１〜ＩＮ３を有する３入力コンパレータであり、Ｐ相信号Ｓｐと参照信号Ｒａｍｐとの比較、並びに、Ｄ相信号Ｓｄと参照信号Ｒａｍｐとの比較を同時に実行する。そして、コンパレータ３０は、Ｐ相信号Ｓｐと参照信号Ｒａｍｐとの大小関係あるいはＤ相信号Ｓｄと参照信号Ｒａｍｐとの大小関係に基づいた論理を出力する。
【００３１】
計測部の一例としてのカウンタ４０は、それぞれコンパレータ３０とスイッチＳＷとの間に接続されている。複数のカウンタ４０は、それぞれに対応するスイッチＳＷを介して１つの出力回路６０に共通に接続されている。カウンタ４０は、コンパレータ３０の出力信号の論理に基づき、制御回路８０からのクロック信号ＣＫのカウントを開始しあるいは停止する。カウンタ４０は、カウントされたクロック信号ＣＫのカウント値を出力する。カウンタ値は、Ｐ相信号Ｓｐ、Ｄ相信号Ｓｄおよび参照信号Ｒａｍｐのようなアナログ信号の比較結果に対応するデジタル値である。即ち、コンパレータ３０およびカウンタ４０は、画素列１２のそれぞれに対応して設けられたＡＤＣ（Analog-to-Digital Converter）回路として機能する。
【００３２】
列駆動回路５０は、画素列１２に対応して設けられたスイッチＳＷを、画素列１２ごとに順次駆動させ、カウンタ４０からのカウント値を出力信号線５５に順次出力させる。スイッチＳＷは、カウンタ４０と出力信号線５５との間にそれぞれ設けられており、列駆動回路５０によって駆動されるとオン状態となる。カウンタ４０からの出力信号は、出力信号線５５を介して出力回路６０に送られる。出力信号線５５は、複数のスイッチＳＷに対して共通に設けられており、カウンタ４０からの出力信号を順次、出力回路６０へ送る。
【００３３】
出力回路６０は、出力信号線５５に接続されており、カウンタ４０からの出力信号を受け取る。出力回路６０は、この出力信号を増幅して固体撮像素子１の外部へ出力する。
【００３４】
参照信号生成回路７０は、参照信号Ｒａｍｐを生成してコンパレータ３０の第２入力部ＩＮ２へ出力する。参照信号Ｒａｍｐは、経時的に変化する信号であり、例えば、時間の経過に従ってほぼ一定の勾配で降下するスロープ電圧を有する信号である。このような参照信号ＲａｍｐがＰ相信号ＳｐまたはＤ相信号Ｓｄと交差する際に、コンパレータ３０の出力信号が反転し、カウンタ４０がクロック信号ＣＫのカウントを開始または停止する。尚、時間の経過に従ってほぼ一定の勾配で降下する参照信号Ｒａｍｐの動作を、以下、スロープ動作とも言う。
【００３５】
制御回路８０は、固体撮像素子１内の各構成を制御する。例えば、制御回路８０は、行駆動回路２０および列駆動回路５０の動作を制御し、画素部１０内の画素１１の画素信号をＡＤ変換して出力回路６０へ転送する。また、制御回路８０は、参照信号生成回路７０を制御して参照信号Ｒａｍｐを生成させ、あるいは、クロック信号ＣＫを生成して参照信号生成回路７０およびカウンタ４０等へ供給する。さらに、制御回路８０は、カウンタ４０のカウント動作を可能とするカウントイネーブル信号ＣＮＴ＿ＥＮをカウンタ４０へ供給する。このように、制御回路８０は、固体撮像素子１の動作を制御し、画素１１からの画素信号をＡＤ変換して固体撮像素子１から出力させる。
【００３６】
尚、図１Ａに示す固体撮像素子１は、全体として１つの半導体チップとして構成してもよく、あるいは、複数の半導体チップで構成してもよい。固体撮像素子１を複数の半導体チップとして構成する場合、画素部１０およびそれ以外の周辺回路部をそれぞれ別々の半導体チップ５０１，５０２として形成し、画素部１０の半導体チップ５０１と周辺回路部の半導体チップ５０２とを積層してもよい。例えば、図１Ｂは、画素部１０の半導体チップ５０１と周辺回路部１５の半導体チップ５０２とを積層した固体撮像素子１の例を示す概念図である。図１Ｂに示されるように、固体撮像素子１は、積層される２枚の半導体チップ５０１および５０２で構成されている。尚、半導体チップの積層数は、３層以上であってもよい。半導体チップ５０１は、半導体基板上に形成された画素部１０を備える。半導体チップ５０２は、他の半導体基板上に形成された周辺回路部１５を備える。半導体チップ５０１の画素部１０の各画素と半導体チップ５０２の周辺回路部１５の素子は、例えば、ビア領域５１３およびビア領域５１４に設けられたＴＳＶ（Through Silicon Via）のような貫通電極等を用いて電気的に接続してもよい。また、画素部１０の半導体チップ５０１の配線と周辺回路部１５の半導体チップ５０１の配線とを接触させるように、両方の半導体チップを貼り合わせてもよい。さらに、図１Ａの破線枠１３で示す画素部１０、サンプルホールド回路２５，２６、コンパレータ３０、カウンタ４０、行駆動回路２０を１つの半導体チップとして構成し、その他の構成を他の半導体チップとして構成してもよい。
【００３７】
図２は、画素列１２からコンパレータ３０までの構成例を示すブロック図である。１つの画素列１２は、列方向に配列され１本の列信号線ＶＳＬに共通に接続された複数の画素１１を含む。尚、図２では、画素列１２内の１つの画素１１の内部構成を示し、他の画素１１の内部構成についての図示を省略している。
【００３８】
画素１１は、フォトダイオードＰＤ０と、転送トランジスタＴｔｒｎ０と、リセットトランジスタＴｒｓｔと、増幅トランジスタＴａｍｐと、選択トランジスタＴｓｅｌとを備えている。尚、本開示において、これらの画素トランジスタは、例えば、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ Field Effect Transistor）で構成されている。しかし、これらの画素トランジスタは、Ｐ型ＭＯＳＦＥＴで構成されてもよい。この場合、これらの画素トランジスタの制御信号の論理や電源線の電圧を変更する必要がある。
【００３９】
フォトダイオードＰＤ０は、入射光を光電変換により電荷に変換して蓄積する素子であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタＴｔｒｎ０に接続されている。尚、本開示において、各画素１１に含まれるフォトダイオードの個数は１個である。しかし、ＦＤノードＦＤＮを共有するフォトダイオードの個数は限定せず、後述する変形例１のように２以上であってもよい。
【００４０】
転送トランジスタＴｔｒｎ０は、フォトダイオードＰＤ０のカソード端子とＦＤノードＦＤＮとの間に接続されている。転送トランジスタＴｔｒｎ０のゲートは、図１Ａの行駆動回路２０に接続されている。これにより、転送トランジスタＴｔｒｎ０は、行駆動回路２０からの転送信号ＴＲＧ０によってオン状態またはオフ状態に制御される。転送トランジスタＴｔｒｎ０がオン状態になると、フォトダイオードＰＤ０に蓄積されている信号電荷がＦＤノードＦＤＮに転送される。
【００４１】
尚、転送トランジスタＴｔｒｎ０はフォトダイオードＰＤ０に対応して設けられており、本開示において、各画素１１に含まれる転送トランジスタの個数はフォトダイオードの個数と同様に１個である。しかし、転送トランジスタの個数は、フォトダイオードの個数に対応していればよく、２個以上であってもよい。
【００４２】
ＦＤノードＦＤＮは、転送トランジスタＴｔｒｎ０のドレインと増幅トランジスタＴａｍｐのゲートとの間に接続された浮遊拡散領域である。これにより、ＦＤノードＦＤＮは、フォトダイオードＰＤ０から転送される信号電荷を蓄積することがきる。また、ＦＤノードＦＤＮは、リセットトランジスタＴｒｓｔのソースにも接続されている。これにより、ＦＤノードＦＤＮは、信号電荷を排出して画素１１をリセット状態にすることができる。
【００４３】
リセットトランジスタＴｒｓｔは、電源線ＶｄｄとＦＤノードＦＤＮとの間に接続されている。リセットトランジスタＴｒｓｔのゲートは、図１Ａの行駆動回路２０に接続されている。これにより、リセットトランジスタＴｒｓｔは、行駆動回路２０からのリセット信号ＲＳＴによってオン状態またはオフ状態に制御される。リセットトランジスタＴｒｓｔがオン状態になると、ＦＤノードＦＤＮに蓄積されていた信号電荷（例えば、負電荷）は電源線Ｖｄｄに排出される。これにより、画素１１のＦＤノードＦＤＮがリセット状態となる。
【００４４】
増幅トランジスタＴａｍｐは、電源線Ｖｄｄと選択トランジスタＴｓｅｌとの間に接続されている。増幅トランジスタＴａｍｐのゲートは、ＦＤノードＦＤＮに接続されている。これにより、増幅トランジスタＴａｍｐは、ＦＤノードＦＤＮに蓄積された電荷に応じた導通状態となる。例えば、ＦＤノードＦＤＮがリセット状態である場合、増幅トランジスタＴａｍｐは、ＦＤノードＦＤＮのリセットレベルに応じた導通状態となる。これにより、増幅トランジスタＴａｍｐは、電源線Ｖｄｄから選択トランジスタＴｓｅｌを介してリセットレベルに応じた電流を流し、列信号線ＶＳＬをリセットレベルに応じた電圧（Ｐ相信号Ｓｐ）にする。一方、ＦＤノードＦＤＮがフォトダイオードＰＤ０の信号電荷を蓄積している場合、増幅トランジスタＴａｍｐは、信号レベルに応じた導通状態となる。これにより、増幅トランジスタＴａｍｐは、電源線Ｖｄｄから選択トランジスタＴｓｅｌへ信号レベルに応じた電流を流し、列信号線ＶＳＬを信号レベルに応じた電圧（Ｄ相信号Ｓｄ）にする。
【００４５】
選択トランジスタＴｓｅｌは、増幅トランジスタＴａｍｐと列信号線ＶＳＬとの間に接続されている。選択トランジスタＴｓｅｌのゲートは、図１Ａの行駆動回路２０に接続されている。これにより、選択トランジスタＴｓｅｌは、行駆動回路２０からの選択信号ＳＥＬによってオン状態またはオフ状態に制御される。選択トランジスタＴｓｅｌは、画素列１２の複数の画素１１のそれぞれに含まれており、画素１１を列信号線ＶＳＬに接続しあるいは切断する。選択トランジスタＴｓｅｌがオン状態になると、増幅トランジスタＴａｍｐに電流を流すことが可能となり、増幅トランジスタＴａｍｐの導通状態に応じた電流を流す。これにより、増幅トランジスタＴａｍｐは、画素１１のＰ相信号ＳｐまたはＤ相信号Ｓｄを各列信号線ＶＳＬに伝達することができる。
【００４６】
信号線の一例としての列信号線ＶＳＬは、画素１１と第１および第２サンプルホールド回路２５，２６との間に共通に設けられている。また、１本の列信号線ＶＳＬは、第１および第２コンパレータ３１，３２にも共通に設けられている。これにより、列信号線ＶＳＬは、第１サンプルホールド回路２５および第１コンパレータ３１へＰ相信号Ｓｐを転送するとともに、第２サンプルホールド回路２６および第２コンパレータ３２へＤ相信号Ｓｄを転送することができる。
【００４７】
列信号線ＶＳＬは、負荷トランジスタＴｌｄを介して接地されている。負荷トランジスタＴｌｄは、列信号線ＶＳＬに所定電流を流すように行駆動回路２０によって制御される。
【００４８】
このような構成により、行駆動回路２０は、或る行に含まれる複数の画素１１を列信号線ＶＳＬに選択的に接続し、その複数の画素１１からの画素信号を対応する列信号線ＶＳＬへ同時に転送させることができる。
【００４９】
第１サンプルホールド回路２５は、列信号線ＶＳＬとコンパレータ３０の第１入力部ＩＮ１との間に接続されており、列信号線ＶＳＬからのＰ相信号Ｓｐをサンプリングし保持する。第１サンプルホールド回路２５は、サンプリングトランジスタＴｓｐと、ホールドキャパシタＣｈｐとを備えている。
【００５０】
第１トランジスタとしてのサンプリングトランジスタＴｓｐのドレインは、列信号線ＶＳＬに接続されている。サンプリングトランジスタＴｓｐのソースはコンパレータ３０の第１入力部ＩＮ１に接続されている。即ち、サンプリングトランジスタＴｓｐは、画素列１２と第１コンパレータ３１の第１入力部ＩＮ１との間に設けられている。サンプリングトランジスタＴｓｐのゲートは、制御回路８０に接続されており、制御回路８０からのサンプルホールド信号ＳＨＰによって制御される。サンプリングトランジスタＴｓｐは、列信号線ＶＳＬから転送されたＰ相信号Ｓｐをサンプリングする際にオン状態となり、Ｐ相信号Ｓｐに応じた電荷をホールドキャパシタＣｈｐに蓄積する。
【００５１】
第１キャパシタとしてのホールドキャパシタＣｈｐの一方の電極は、サンプリングトランジスタＴｓｐのソースおよび第１入力部ＩＮ１に接続されており、他方の電極は、グランドに接続されている。即ち、ホールドキャパシタＣｈｐは、第１コンパレータ３１の入力部（ＩＮ１）とグランド（接地電位）との間に設けられている。これにより、ホールドキャパシタＣｈｐは、Ｐ相信号Ｓｐに応じた電荷を蓄積し、サンプリングトランジスタＴｓｐがオフ状態になった後も、Ｐ相信号Ｓｐの出力を保持することができる。
【００５２】
第２サンプルホールド回路２６は、列信号線ＶＳＬとコンパレータ３０の第２入力部ＩＮ２との間に接続されており、列信号線ＶＳＬからのＤ相信号Ｓｄをサンプリングし保持する。第２サンプルホールド回路２６は、サンプリングトランジスタＴｓｄと、ホールドキャパシタＣｈｄとを備えている。
【００５３】
第２トランジスタとしてのサンプリングトランジスタＴｓｄのドレインは、列信号線ＶＳＬに接続されている。サンプリングトランジスタＴｓｄのソースはコンパレータ３０の第２入力部ＩＮ２に接続されている。即ち、サンプリングトランジスタＴｓｄは、画素列１２と第２コンパレータ３２の入力部（ＩＮ２）との間に設けられている。サンプリングトランジスタＴｓｄのゲートは、制御回路８０に接続されており、制御回路８０からのサンプルホールド信号ＳＨＤによって制御される。サンプリングトランジスタＴｓｄは、列信号線ＶＳＬから転送されたＤ相信号Ｓｄをサンプリングする際にオン状態となり、Ｄ相信号Ｓｄに応じた電荷をホールドキャパシタＣｈｄに蓄積する。
【００５４】
第２キャパシタとしてのホールドキャパシタＣｈｄの一方の電極は、サンプリングトランジスタＴｓｄのソースおよび第２入力部ＩＮ２に接続されており、他方の電極は、グランドに接続されている。即ち、ホールドキャパシタＣｈｄは、第２コンパレータ３２の入力部（ＩＮ２）とグランドとの間に設けられている。これにより、ホールドキャパシタＣｈｄは、Ｄ相信号Ｓｄに応じた電荷を蓄積し、サンプリングトランジスタＴｓｄがオフ状態になった後も、Ｄ相信号Ｓｄの出力を保持することができる。
【００５５】
尚、図２のサンプルホールド回路２５，２６は、一例であって、同様のサンプルホールド機能を有する他の構成であってもよい。但し、サンプルホールド回路２５，２６の間の電気的特性がばらつかないように、サンプルホールド回路２５，２６は互いに同一構成であることが好ましい。
【００５６】
参照信号生成回路７０は、コンパレータ３０の第３入力部ＩＮ３に接続されており、参照信号Ｒａｍｐを第３入力部ＩＮ３へ供給する。参照信号生成回路７０は、ＤＡＣ回路で構成されている。
【００５７】
コンパレータ３０は、第１コンパレータ３１と、第２コンパレータ３２と、論理回路３３とを備えている。第１コンパレータ３１は、第１サンプルホールド回路２５の出力に接続されており、第１入力部ＩＮ１からＰ相信号Ｓｐを入力する。第１コンパレータ３１は、第１入力部ＩＮ１から入力されているＰ相信号Ｓｐと第３入力部ＩＮ３から入力される参照信号Ｒａｍｐとを比較する。そして、参照信号Ｒａｍｐと第１サンプルホールド回路２５で保持されているＰ相信号Ｓｐとの大小関係が逆転した場合に第１コンパレータ３１は、出力信号Ｐ＿ＯＵＴを反転させる。
【００５８】
第２コンパレータ３２は、第２サンプルホールド回路２６の出力に接続されており、第２入力部ＩＮ２からＤ相信号Ｓｄを入力する。第２コンパレータ３２は、第２入力部ＩＮ２から入力されているＤ相信号Ｓｄと第３入力部ＩＮ３から入力されている参照信号Ｒａｍｐとを比較する。そして、参照信号Ｒａｍｐと第２サンプルホールド回路２６で保持されているＤ相信号Ｓｄとの大小関係が逆転した場合に第２コンパレータ３２は、出力信号Ｄ＿ＯＵＴを反転させる。
【００５９】
論理回路３３は、第１コンパレータ３１の出力部ＯＵＴ１および第２コンパレータ３２の出力部ＯＵＴ２に接続されている。論理回路３３は、出力部ＯＵＴ１からの出力信号Ｐ＿ＯＵＴと出力部ＯＵＴ２からの出力信号Ｄ＿ＯＵＴとを論理演算し、その演算結果を出力部ＯＵＴ３から出力する。出力部ＯＵＴ３からの出力信号Ｃｍｐ＿ＯＵＴは、カウント開始信号として図１Ａのカウンタ４０へ出力される。例えば、論理回路３３は、出力信号Ｐ＿ＯＵＴの反転入力と出力信号Ｄ＿ＯＵＴの非反転入力との論理積を演算する。論理回路３３の出力信号Ｃｍｐ＿ＯＵＴは、カウンタ４０においてクロック信号ＣＫのカウントを開始させ、または、停止させるトリガとして用いられる。
【００６０】
図３は、第１コンパレータ３１の内部構成例を示す回路図である。尚、第２コンパレータ３２の内部構成は、第１コンパレータ３１と同じでよいので、ここでは、第１コンパレータ３１を説明し、第２コンパレータ３２についての説明は省略する。
【００６１】
第１コンパレータ３１は、縦続接続された第１アンプ１１０および第２アンプ１２０から構成される。第１アンプ１１０は、Ｐ相信号Ｓｐと参照信号Ｒａｍｐとの比較動作を行う。第２アンプ１２０は、第１アンプ１１０の出力信号を反転し増幅する。
【００６２】
第１アンプ１１０は、ＰＭＯＳトランジスタＰＴ１１１〜ＰＴ１１４と、ＮＭＯＳトランジスタＮＴ１１１〜ＮＴ１１３と、容量Ｃ１１１，Ｃ１１２とを備えている。  
【００６３】
ＰＭＯＳトランジスタＰＴ１１１のソースおよびＰＭＯＳトランジスタＰＴ１１２のソースは、ともに電源線Ｖｄｄに接続されている。ＰＭＯＳトランジスタＰＴ１１１のドレインおよびＮＭＯＳトランジスタＮＴ１１１のドレインは、ノードＮＤ１１１に接続されている。また、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１２のそれぞれのゲートもノードＮＤ１１１に接続されている。
【００６４】
ＰＭＯＳトランジスタＰＴ１１２のドレインおよびＮＭＯＳトランジスタＮＴ１１２のドレインは、第１アンプ１１０のノードＮＤ１１２に接続されている。ＮＭＯＳトランジスタＮＴ１１１のソースおよびＮＭＯＳトランジスタＮＴ１１２のソースは、ともにＮＭＯＳトランジスタＮＴ１１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ１１３のソースはグランドＧＮＤに接続される。  
【００６５】
ＮＭＯＳトランジスタＮＴ１１１のゲートおよび容量Ｃ１１１の第１電極は、ノードＮＤ１１３に接続されている。容量Ｃ１１１の第２電極は、第３入力部ＩＮ３に接続されており、参照信号Ｒａｍｐを受ける。
【００６６】
ＮＭＯＳトランジスタＮＴ１１２のゲートおよび容量Ｃ１１２の第１電極は、ノードＮＤ１１４に接続されている。容量Ｃ１１２の第２電極は、第１入力部ＩＮ１に接続されており、Ｐ相信号Ｓｐを受ける。
【００６７】
ＮＭＯＳトランジスタＮＴ１１３のゲートは、バイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。  
【００６８】
ＰＭＯＳトランジスタＰＴ１１３のソースはノードＮＤ１１１に接続され、そのドレインはノードＮＤ１１３に接続されている。ＰＭＯＳトランジスタＰＴ１１４のソースはノードＮＤ１１２に接続され、そのドレインはノードＮＤ１１４に接続されている。 
【００６９】
ＰＭＯＳトランジスタＰＴ１１３およびＰＴ１１４のゲートは、第１ＡＺ（Auto Zero）信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続される。ＰＭＯＳトランジスタＰＴ１１３，ＰＴ１１４は、第１アンプ１１０のＡＺスイッチとして機能し、第１ＡＺ信号ＰＳＥＬに基づいて第１アンプ１１０を初期化する。 
【００７０】
第１アンプ１１０においては、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１２によりカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１２によりＮＭＯＳトランジスタＮＴ１１３を電流源とする差動比較部（差動対）が構成される。  
【００７１】
第１アンプ１１０の出力信号１ｓｔｃｏｍｐは、ノードＮＤ１１２から第２アンプ１２０に出力される。
【００７２】
第２アンプ１２０は、ＰＭＯＳトランジスタＰＴ１２１と、ＮＭＯＳトランジスタＮＴ１２１，ＮＴ１２２と、容量Ｃ１２１とを備えている。  
【００７３】
ＰＭＯＳトランジスタＰＴ１２１のソースは電源電位ＶＤＤに接続され、そのゲートは第１アンプ１１０のノードＮＤ１１２に接続される。ＰＭＯＳトランジスタＰＴ１２１のドレインおよびＮＭＯＳトランジスタＮＴ１２１のドレインは、ノードＮＤ１２１に接続されている。  
【００７４】
ＮＭＯＳトランジスタＮＴ１２１のソースはグランドＧＮＤに接続されている。ＮＭＯＳトランジスタＮＴ１２１のゲートおよび容量Ｃ１２１の第１電極は、ノードＮＤ１２２に接続されている。容量Ｃ１２１の第２電極はグランドＧＮＤに接続される。  
【００７５】
ＮＭＯＳトランジスタＮＴ１２２のドレインはノードＮＤ１２１に接続され、そのソースはノードＮＤ１２２に接続される。ＮＭＯＳトランジスタＮＴ１２２のゲートは第２ＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに接続される。ＮＭＯＳトランジスタＮＴ１２２は、第２アンプ１２０のＡＺスイッチとして機能し、第２ＡＺ信号ＮＳＥＬに基づいて第２アンプ１２０を初期化する。
【００７６】
第２アンプ１２０においては、ＰＭＯＳトランジスタＰＴ１２１により入力端および増幅回路が構成される。ノードＮＤ１２１は、インバータ回路ＩＮＶに接続される。
【００７７】
インバータ回路ＩＮＶは、ＰＭＯＳトランジスタＰＴ１２３およびＮＭＯＳトランジスタＮＴ１２３を備える。ＰＭＯＳトランジスタＰＴ１２３およびＮＭＯＳトランジスタＮＴ１２３は、電源線ＶｄｄとグランドＧＮＤとの間に直列接続されている。ＰＭＯＳトランジスタＰＴ１２３およびＮＭＯＳトランジスタＮＴ１２３の各ゲートは、ノードＮＤ１２１に共通に接続されている。ＰＭＯＳトランジスタＰＴ１２３とＮＭＯＳトランジスタＮＴ１２３との間のノードは、出力部ＯＵＴ１となる。これにより、インバータ回路ＩＮＶは、第２アンプ１２０からの出力を反転させて出力信号Ｐ＿ＯＵＴとして出力部ＯＵＴ１から出力する。
【００７８】
このような第１コンパレータ３１の動作を簡単に説明する。まず、第１および第２ＡＺ信号ＰＳＥＬ、ＮＳＥＬにより第１および第２アンプ１１０、１２０を初期化した後、バイアス信号ＢＩＡＳによって第１アンプ１１０を駆動させる。第１アンプ１１０は、第１および第３入力部ＩＮ１、ＩＮ３からそれぞれＰ相信号Ｓｐおよび参照信号Ｒａｍｐを入力し、Ｐ相信号Ｓｐと参照信号Ｒａｍｐとの差分を増幅して出力信号１ｓｔｃｏｍｐとして出力する。第２アンプ１２０は、出力信号１ｓｔｃｏｍｐを反転増幅してインバータ回路ＩＮＶへ出力する。さらに、インバータ回路ＩＮＶが第２アンプ１２０の出力を反転させて出力部ＯＵＴ１から出力する。
【００７９】
例えば、参照信号ＲａｍｐがＰ相信号Ｓｐよりも高い場合、第１コンパレータ３１は、出力信号Ｐ＿ＯＵＴとしてハイレベルを出力する。参照信号ＲａｍｐがＰ相信号Ｓｐよりも低くなった場合、第１コンパレータ３１は、出力信号Ｐ＿ＯＵＴを反転させてロウレベルを出力する。
【００８０】
尚、第２コンパレータ３２は、図３の第１入力部ＩＮ１に代えて第２入力部ＩＮ２を有し、第２入力部ＩＮ２からＤ相信号Ｓｄを入力する。この場合、第２コンパレータ３２は、第２入力部ＩＮ２から入力したＤ相信号Ｓｄと第３入力部ＩＮ３から入力した参照信号Ｒａｍｐとの差分を増幅して出力信号Ｄ＿ＯＵＴとして出力する。
【００８１】
また、図３に開示された第１および第２コンパレータ３１，３２の回路構成は、一例であって、同様の比較機能を有する他の構成であってもよい。但し、第１および第２コンパレータ３１，３２の間の電気的特性がばらつかないように、第１および第２コンパレータ３１，３２は互いに同一構成であることが好ましい。
【００８２】
このように、本開示によれば、複数のサンプルホールド回路２５，２６および複数のコンパレータ３１，３２が、１つの画素列１２および１本の列信号線ＶＳＬを共有している。サンプルホールド回路２５，２６は、１つの列信号線ＶＳＬからＰ相信号ＳｐおよびＤ相信号Ｓｄを異なるタイミングでサンプリングするものの、それぞれＰ相信号ＳｐおよびＤ相信号Ｓｄの出力を並行して保持する。従って、第１および第２コンパレータ３１，３２は、Ｐ相信号Ｓｐと参照信号Ｒａｍｐとの比較動作、および、Ｄ相信号Ｓｄと参照信号Ｒａｍｐとの比較動作を同時に並行して実行することができる。換言すると、第１および第２コンパレータ３１，３２は、Ｐ相信号Ｓｐと参照信号Ｒａｍｐとの比較動作、および、Ｄ相信号Ｓｄと参照信号Ｒａｍｐとの比較動作を時間的に重複して実行することができる。これにより、１行分の画素信号を読出す動作（１フレーム）において、参照信号Ｒａｍｐを１度だけ低下させれば、Ｐ相信号ＳｐおよびＤ相信号Ｓｄの両方を同時に参照信号Ｒａｍｐと比較することができる。
【００８３】
ここで、ＣＤＳ方式について説明する。上述の通り、信号電荷が負電荷の場合、電源線ＶｄｄによってＦＤノードＦＤＮを正電荷で充電（プリチャージ）された状態がリセット状態となる。従って、ＦＤノードＦＤＮの電圧は、リセット状態において比較的高く、信号電荷を蓄積すると低くなる。従って、Ｐ相信号Ｓｐの電圧（リセットレベル）は、Ｄ相信号Ｓｄの電圧（信号レベル）よりも低くなる。この場合、参照信号ＲａｍｐがＤ相信号ＳｄおよびＰ相信号Ｓｐよりも高い電圧レベルからほぼ一定の勾配で低下すると、参照信号Ｒａｍｐは、まずＰ相信号Ｓｐを下回った後に、Ｄ相信号Ｓｄを下回る。参照信号ＲａｍｐがＰ相信号Ｓｐを下回ったときに、第１コンパレータ３１は、出力信号Ｐ＿ＯＵＴを反転させる。その後、参照信号ＲａｍｐがＤ相信号Ｓｄを下回ったときに、第２コンパレータ３２は、出力信号Ｄ＿ＯＵＴを反転させる。
【００８４】
出力信号Ｐ＿ＯＵＴ、Ｄ＿ＯＵＴの反転は、図１Ａのカウンタ４０においてクロック信号ＣＫのカウントを開始させあるいは停止させるトリガとなる。カウンタ４０は、出力信号Ｐ＿ＯＵＴの反転時点（第１時点）から出力信号Ｄ＿ＯＵＴの反転時点（第２時点）までのクロック信号ＣＫの数をカウントする。これにより、カウンタ４０は、論理回路３３の出力信号Ｃｍｐ＿ＯＵＴを用いて第１時点から第２時点までの第１期間（以下、ＣＤＳ期間とも言う）を計測する。ＣＤＳ期間および参照信号Ｒａｍｐの勾配を乗算すれば、Ｄ相信号ＳｄとＰ相信号Ｓｐとの信号差（以下、ＣＤＳ信号とも言う）が算出され得る。このＣＤＳ信号は、信号レベルからリセットレベルを除去した画素信号となる。即ち、ＣＤＳ信号は、ノイズ成分を除いた信号レベルの画素信号となる。このように、ＣＤＳ方式では、アナログ値として得られるＤ相信号ＳｄからＰ相信号Ｓｐを除いて、ノイズ成分（暗電流成分）を含まない画素信号をデジタル値として出力する。
【００８５】
もし、各列信号線ＶＳＬに対して、サンプルホールド回路およびコンパレータがそれぞれ１つずつしか設けられていない場合、１フレームにおいて、コンパレータ３０は、参照信号ＲａｍｐとＰ相信号Ｓｐとの比較と、参照信号ＲａｍｐとＤ相信号Ｓｄとの比較を別々に異なるタイミングで実行する必要がある。この場合、ＣＤＳ期間を得るために、参照信号Ｒａｍｐの電圧は、電源線Ｖｄｄの電圧から１度低下させた後、電源線Ｖｄｄの電圧に戻して再度低下させる必要がある。カウンタは、参照信号Ｒａｍｐの１度目のスロープ動作によってＰ相信号Ｓｐに対応するカウント値を計測し、２度目のスロープ動作によってＤ相信号Ｓｄに対応するカウント値を計測する。そして、Ｐ相信号ＳｐおよびＤ相信号Ｓｄのカウント値の差分を演算してＣＤＳ期間が算出される。このように、各列信号線ＶＳＬに対して、サンプルホールド回路およびコンパレータがそれぞれ１つずつしか設けられていない場合、参照信号Ｒａｍｐには、１フレーム内において複数のスロープ動作が必要となる。
【００８６】
これに対し、本開示による固体撮像素子１は、１つの画素列１２に対して、複数のサンプルホールド回路２５，２６および複数のコンパレータ３１、３２が設けられている。これにより、１フレームにおいて、参照信号Ｒａｍｐを１度だけ低下させれば、Ｐ相信号ＳｐおよびＤ相信号Ｓｄの両方を同時に参照信号Ｒａｍｐと比較することができ、ＣＤＳ信号を得ることができる。従って、本開示による固体撮像素子１は、画素信号を短時間でＡＤ変換することができ、画像を高速に読み出すことができる。
【００８７】
また、カウンタ４０は、Ｐ相信号ＳｐおよびＤ相信号Ｓｄのカウント値の差分を演算すること無く、ＣＤＳ期間のカウント値を出力することができる。これにより、カウンタ４０の回路規模を小さくすることができる。
【００８８】
次に、本開示による固体撮像素子１の動作を説明する。
【００８９】
図４は、本開示による固体撮像素子の動作の一例を示すタイミング図である。
【００９０】
まず、画素部１０が入射光を受け、各画素１１のフォトダイオードＰＤ０が光電変換された電荷を蓄積する。ｔ０において、或る行が選択され、水平同期信号ＸＨＳが活性化される。
【００９１】
次に、ｔ１において行駆動回路２０が、或る行の選択信号ＳＥＬおよびリセット信号ＲＳＴを選択的に立ち上げる。選択された行の複数の画素１１において、選択トランジスタＴｓｅｌがオン状態になり、増幅トランジスタＴａｍｐが列信号線ＶＳＬに接続される。また、リセット信号ＲＳＴの立ち上げによって、リセットトランジスタＴｒｓｔがオン状態になり、ＦＤノードＦＤＮが正電荷でプリチャージされる。
【００９２】
次に、ｔ２において、リセット信号ＲＳＴを立ち下げてＦＤノードＦＤＮを電源線Ｖｄｄから電気的に切断する。これにより、ＦＤノードＦＤＮは、浮遊状態となりプリチャージされた正電荷を維持するが、周囲との容量結合により電源線Ｖｄｄの電圧レベルから幾分下がった電圧レベルになる。従って、ｔ３〜ｔ４において、Ｐ相信号Ｓｐは、電源線Ｖｄｄの電圧レベルから幾分下がったリセットレベルになる。
【００９３】
また、ｔ２において、参照信号生成回路７０が参照信号ＲａｍｐをＰ相信号ＳｐおよびＤ相信号Ｓｄとほぼ等しいレベルからＰ相信号ＳｐおよびＤ相信号Ｓｄよりも高いレベルへ立ち上げる。参照信号Ｒａｍｐの立ち上げ後、参照信号Ｒａｍｐは、まだ経時的に変化せず、高レベル電圧（例えば、Ｖｄｄ）に維持されている。従って、ｔ３〜ｔ４において、参照信号Ｒａｍｐは、Ｐ相信号ＳｐおよびＤ相信号Ｓｄよりも高い信号となっている。
【００９４】
ｔ３において、サンプルホールド信号ＳＨＰを立ち上げることによって第１サンプルホールド回路２５のサンプリング動作を実行する。第１サンプルホールド回路２５は、リセットレベルのＰ相信号Ｓｐを取り込み、サンプリングする。これにより、第１サンプルホールド回路２５は、リセットレベルのＰ相信号Ｓｐを第１コンパレータ３１の第１入力部ＩＮ１へ与える。第１コンパレータ３１の第１入力部ＩＮ１はＰ相信号Ｓｐを受け、第３入力部ＩＮ３は参照信号Ｒａｍｐを受ける。従って、第１コンパレータ３１は、出力信号Ｐ＿ＯＵＴとしてハイレベルを出力する。尚、ｔ３より前においては、出力信号Ｐ＿ＯＵＴは不定である。
【００９５】
次に、ｔ４において、サンプルホールド信号ＳＨＰを立ち下げることによって第１サンプルホールド回路２５のサンプリング動作を終了し、そのときの出力を保持する。即ち、ｔ４以降、第１サンプルホールド回路２５は、リセットレベルのＰ相信号Ｓｐの出力を保持する。
【００９６】
次に、ｔ５において、行駆動回路２０が転送信号ＴＲＧ０を立ち上げることによって、フォトダイオードＰＤ０で光電変換された信号電荷をＦＤノードＦＤＮに転送する。これにより、ＦＤノードＦＤＮは、リセット状態の電荷にフォトダイオードＰＤ０の信号電荷を含めた状態となる。従って、ｔ５〜ｔ６において、Ｄ相信号Ｓｄは、リセットレベルから信号電荷の分だけ下がった信号レベルになる。
【００９７】
ｔ５において、サンプルホールド信号ＳＨＤを立ち上げることによって第２サンプルホールド回路２６のサンプリング動作を実行する。第２サンプルホールド回路２６は、信号レベルのＤ相信号Ｓｄを取り込み、サンプリングする。これにより、第２サンプルホールド回路２６は、信号レベルのＤ相信号Ｓｄを第２コンパレータ３２の第２入力部ＩＮ２へ与える。第２コンパレータ３２の第２入力部ＩＮ２はＤ相信号Ｓｄを受け、第３入力部ＩＮ３は参照信号Ｒａｍｐを受ける。従って、第２コンパレータ３２は、出力信号Ｄ＿ＯＵＴとしてハイレベルを出力する。尚、ｔ５より前においては、出力信号Ｄ＿ＯＵＴは不定である。
【００９８】
論理回路３３は、出力信号Ｐ＿ＯＵＴの反転入力と出力Ｓ＿ＯＵＴとを入力し、それらの論理積を出力信号Ｃｍｐ＿ＯＵＴとして出力する。従って、ｔ５〜ｔ８において、出力信号Ｃｍｐ＿ＯＵＴは、ロウレベルとなっている。尚、ｔ５より前においては、出力信号Ｃｍｐ＿ＯＵＴは不定である。
【００９９】
次に、ｔ６において、サンプルホールド信号ＳＨＤを立ち下げることによって第２サンプルホールド回路２６のサンプリング動作を終了し、そのときの出力を保持する。即ち、ｔ５以降、第２サンプルホールド回路２６は信号レベルのＤ相信号Ｓｄの出力を保持する。
【０１００】
次に、ｔ７において、制御回路８０は、カウントイネーブル信号ＣＮＴ＿ＥＮをカウンタ４０へ供給する。これにより、カウンタ４０は、クロック信号ＣＫのカウント動作を開始可能な状態となる。それとともに、参照信号生成回路７０は、参照信号Ｒａｍｐの低減（スロープ動作）を開始する。ｔ７〜ｔ１０において、参照信号Ｒａｍｐは、ほぼ一定の勾配（傾き）で低減する。
【０１０１】
次に、第１時点の一例としてのｔ８において、参照信号ＲａｍｐがＰ相信号Ｓｐを下回る。即ち、参照信号ＲａｍｐとＰ相信号Ｓｐとの大小関係が逆転する。このとき、第１コンパレータ３１は、出力信号Ｐ＿ＯＵＴをロウレベルからハイレベルを反転させる。これに伴い、論理回路３３の出力信号Ｃｍｐ＿ＯＵＴは、ロウレベルからハイレベルに反転する。出力信号Ｃｍｐ＿ＯＵＴのロウレベルからハイレベルへの反転によって、カウンタ４０は、クロック信号ＣＫのカウントを開始する。即ち、カウンタ４０は、出力信号Ｃｍｐ＿ＯＵＴの論理の反転をトリガとしてクロック信号ＣＫのパルス数の計数を開始する。
【０１０２】
参照信号Ｒａｍｐがさらに低下していくと、第２時点の一例としてのｔ９において、参照信号ＲａｍｐがＤ相信号Ｓｄを下回る。即ち、参照信号ＲａｍｐとＤ相信号Ｓｄとの大小関係が逆転する。このとき、第２コンパレータ３２は、出力信号Ｄ＿ＯＵＴをハイレベルからロウレベルに反転させる。これに伴い、論理回路３３の出力信号Ｃｍｐ＿ＯＵＴは、ハイレベルからロウレベルに反転する。出力信号Ｃｍｐ＿ＯＵＴのハイレベルからロウレベルへの反転によって、カウンタ４０は、クロック信号ＣＫのカウントを停止する。即ち、カウンタ４０は、出力信号Ｃｍｐ＿ＯＵＴの論理の反転をトリガとしてクロック信号ＣＫのパルス数の計数を停止する。このようにして、カウンタ４０は、ｔ８〜ｔ９のＣＤＳ期間を計測することができる。ＣＤＳ期間は、デジタル値として出力回路６０へ送られ、出力回路６０から固体撮像素子１の外部へ出力される。その後、ＣＤＳ期間および参照信号Ｒａｍｐのスロープ電圧の傾きに基づいて、ＣＤＳ信号が算出され得る。
【０１０３】
次に、ｔ１０において、カウントイネーブル信号ＣＮＴ＿ＥＮを立ち下げて、カウンタ４０によるカウント動作が禁止状態となる。
【０１０４】
次に、ｔ１１において、選択された行の検出動作が終了し、次の行の検出動作に移行する。水平同期信号ＸＨＳが活性化されてから次に活性化されるまでの期間（ｔ０〜ｔ１１）が１つのフレームＦＬの期間となる。
【０１０５】
以上のように、本開示によれば、第１および第２サンプルホールド回路２５，２６は、１つの画素列１２からＰ相信号ＳｐおよびＤ相信号Ｓｄを異なるタイミング（ｔ３〜ｔ４、ｔ５〜ｔ６）でサンプリングしている。しかし、その後、第１および第２サンプルホールド回路２５，２６は、それぞれＰ相信号ＳｐおよびＤ相信号Ｓｄの出力を並行して保持している（ｔ６〜ｔ１１）。従って、第１および第２コンパレータ３１，３２は、Ｐ相信号Ｓｐと参照信号Ｒａｍｐとの比較、並びに、Ｄ相信号Ｓｄと参照信号Ｒａｍｐとの比較を同時に並行して実行することができる。即ち、第１および第２コンパレータ３１，３２は、Ｐ相信号Ｓｐと参照信号Ｒａｍｐとの大小関係およびＤ相信号Ｓｄと参照信号Ｒａｍｐとの大小関係に基づいた論理を同時に出力することができる。これにより、１フレームにおいて、参照信号Ｒａｍｐを１度だけ低下させれば、Ｐ相信号ＳｐおよびＤ相信号Ｓｄの両方を同時に参照信号Ｒａｍｐと比較することができる。論理回路３３は、Ｐ相信号Ｓｐと参照信号Ｒａｍｐとの大小関係およびＤ相信号Ｓｄと参照信号Ｒａｍｐとの大小関係の両方を含めた演算結果を出力信号Ｃｍｐ＿ＯＵＴとして出力することができる。従って、カウンタ４０は、Ｐ相信号ＳｐおよびＤ相信号Ｓｄのカウント値の差分を演算すること無く、ＣＤＳ期間のカウント値を出力することができる。その結果、固体撮像素子１は、画素信号を短時間でＡＤ変換することができ、画像を高速に読み出すことができる。
【０１０６】
（第２実施形態）
図５は、第２実施形態による固体撮像素子１の構成例を示すブロック図である。本開示において、複数のサンプルホールド回路２５，２６および複数のコンパレータ３１，３２が１つの画素列１２に対応して設けられている。この場合、第１および第２サンプルホールド回路２５，２６の特性差、および、第１および第２コンパレータ３１，３２の特性差によるノイズ成分がＰ相信号ＳｐまたはＤ相信号Ｓｄに含まれるおそれがある。このようなサンプルホールド回路２５，２６およびコンパレータ３１，３２のノイズ成分は、ＣＤＳ方式では取り除くことができない。
【０１０７】
そこで、第２実施形態による固体撮像素子２は、サンプルホールド回路２５，２６およびコンパレータ３１，３２のノイズ成分を軽減するために、試験信号生成回路１００および補正回路２００を備えている。
【０１０８】
試験信号生成回路１００は、抵抗素子Ｒと、マルチプレクサＭＵＸとを備えている。１または複数の抵抗素子Ｒは、電源線ＶｄｄとグランドＧＮＤとの間に直列に接続されている。マルチプレクサＭＵＸは、抵抗素子Ｒの任意の位置から電源線Ｖｄｄの電圧と接地電圧との間の任意の試験電圧（試験信号）を選択的に列信号線ＶＳＬに印加することができる。試験信号生成回路１００は、複数の列信号線ＶＳＬに共通に接続されており、複数の列信号線ＶＳＬのそれぞれに試験信号を供給することができる。
【０１０９】
補正回路２００は、補正データ演算部２１０と、補正データ記憶部２２０と、補正処理部２３０とを備えている。
【０１１０】
補正データ演算部２１０は、試験信号を列信号線ＶＳＬに印加しているときに出力回路６０からＣＤＳ信号を取得し、該ＣＤＳ信号に基づいて補正データを算出する。例えば、同一の試験信号を用いて、第１および第２サンプルホールド回路２５，２６および第１および第２コンパレータ３１，３２を動作させる。このとき、第１および第２サンプルホールド回路２５，２６は、同一の試験信号を保持し、第１および第２コンパレータ３１，３２は、ともに該試験信号と参照信号Ｒａｍｐとの比較を行う。同一試験信号を用いているので、第１および第２サンプルホールド回路２５，２６の特性差および第１および第２コンパレータ３１，３２の特性差が無い場合、ＣＤＳ信号はゼロになるはずである。しかし、第１および第２サンプルホールド回路２５，２６の特性差および第１および第２コンパレータ３１，３２の特性差がある場合、ＣＤＳ信号はゼロ以外の数値として現れる。補正データ演算部２１０は、このような試験信号を列信号線ＶＳＬに印加しているときに現れるＣＤＳ信号（以下、試験ＣＤＳ信号とも言う）に基づいて補正データを演算する。算出された補正データは、画素信号の測定時に、Ｐ相信号ＳｐとＤ相信号Ｓｄとの信号差を示すＣＤＳ期間、または、そのＣＤＳ期間から得られるＣＤＳ信号（以下、測定ＣＤＳ信号とも言う）を補正するために用いられる。このように、補正データは、試験ＣＤＳ信号に基づいて生成され、測定ＣＤＳ信号に付加されて該測定ＣＤＳ信号を補正するデジタルデータである。尚、補正データ演算部２１０は、各画素列１２について補正データを算出する。
【０１１１】
補正データ記憶部２２０は、補正データ演算部２１０で算出された補正データを格納する。
【０１１２】
補正処理部２３０は、或る画素列１２の測定ＣＤＳ信号に対して、該画素列１２の試験で得られた補正データを適用する。例えば、補正処理部２３０は、測定ＣＤＳ信号に対して補正データを付加する。
【０１１３】
これにより、補正回路２００は、第１および第２サンプルホールド回路２５，２６の特性差および第１および第２コンパレータ３１，３２の特性差によるノイズ成分を測定ＣＤＳ信号から除去することができる。
【０１１４】
第１および第２サンプルホールド回路２５，２６および第１および第２コンパレータ３１，３２は、画素列１２ごとに設けられている。従って、補正データの生成は、画素列１２のそれぞれに対して１度実行すればよい。これにより、各画素列１２における補正データが生成され得る。この場合、補正データの生成および格納に要する時間は、１〜２フレームの期間と考えられる。また、補正データの生成を画素列１２のそれぞれに対して複数回実行し、複数の補正データを画素列１２ごとに平均化してもよい。これにより、より正確な補正データが得られる。但し、この場合には、補正データの生成に要する時間は、２フレーム以上の期間となる。
【０１１５】
補正データの取得後、固体撮像素子２は、画素信号の読み出し動作に入る。画素信号の読み出し動作では、固体撮像素子２は、補正データで補正されたＣＤＳデータを得ることができる。
【０１１６】
補正回路２００は、例えば、１つのＣＰＵ（Central Processing Unit）で構成してもよく、複数のＣＰＵで構成してもよい。補正回路２００を複数のＣＰＵで構成する場合、補正データ演算部２１０および補正処理部２３０をそれぞれ異なるＣＰＵとしてもよい。補正データ記憶部２２０は、ＣＰＵ内のＳＲＡＭ（Static Random Access Memory）等であってもよく、別体のメモリ、ストレージ、あるいは、ラッチ回路であってもよい。
【０１１７】
また、試験信号生成回路１００および補正回路２００は、固体撮像素子２のその他の構成要素と同一半導体チップとして構成されてもよく、別の半導体チップとして構成されてもよい。
【０１１８】
第２実施形態のその他の構成および動作は、第１実施形態の対応する構成および動作と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果も得ることができる。
【０１１９】
（第３実施形態）
図６Ａは、本技術を適用した固体撮像素子３の第３実施形態の構成例を示すブロック図である。第３実施形態では、２本の第１および第２列信号線ＶＳＬｐ、ＶＳＬｄが各画素列１２に対応して設けられている。第１列信号線ＶＳＬｐは、画素列１２とコンパレータ３０との間に設けられ、サンプルホールド回路２５，２６を介してＰ相信号Ｓｐを画素１１からコンパレータ３０へ転送する。第２列信号線ＶＳＬｄは、画素列１２とコンパレータ３０との間に設けられ、サンプルホールド回路２５，２６を介してＤ相信号Ｓｄを画素１１からコンパレータ３０へ転送する。以下、図６Ｂを参照して第３実施形態による固体撮像素子３の構成をより詳細に説明する。
【０１２０】
図６Ｂは、第３実施形態による固体撮像素子３の画素列１２からコンパレータ３０までの構成例を示すブロック図である。上述の通り、第３実施形態では、２本の第１および第２列信号線ＶＳＬｐ、ＶＳＬｄが１つの画素列１２に対応して設けられている。第１信号線の一例としての第１列信号線ＶＳＬｐは、画素列１２と第１コンパレータ３１との間に設けられ、Ｐ相信号Ｓｐを画素１１から第１コンパレータ３１へ転送する信号線である。第２信号線の一例としての第２列信号線ＶＳＬｄは、画素列１２と第２コンパレータ３２との間に設けられ、Ｄ相信号Ｓｄを画素１１から第２コンパレータ３２へ転送する信号線である。第１列信号線ＶＳＬｐは、負荷トランジスタＴｌｄｐを介して接地されている。第２列信号線ＶＳＬｄは、負荷トランジスタＴｌｄｄを介して接地されている。
【０１２１】
また、各画素１１は、第１および第２列信号線ＶＳＬｐ、ＶＳＬｄに対応して、２つの第１および第２選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄを備えている。
【０１２２】
第１選択トランジスタＴｓｅｌｐは、画素列１２の画素１１のそれぞれに含まれており、増幅トランジスタＴａｍｐと第１列信号線ＶＳＬｐとの間に接続されている。例えば、第１選択トランジスタＴｓｅｌｐのドレインは、増幅トランジスタＴａｍｐのソースに接続されている。第１選択トランジスタＴｓｅｌｐのソースは、第１列信号線ＶＳＬｐに接続されている。第１選択トランジスタＴｓｅｌｐのゲートは、行駆動回路２０に接続されており、選択信号ＳＥＬｐで駆動される。これにより、第１選択トランジスタＴｓｅｌｐは、画素１１からＰ相信号Ｓｐを第１列信号線ＶＳＬｐへ転送する。第１列信号線ＶＳＬｐは、Ｐ相信号Ｓｐを第１サンプルホールド回路２５へ転送する。
【０１２３】
第２選択トランジスタＴｓｅｌｄは、画素列１２の画素１１のそれぞれに含まれており、増幅トランジスタＴａｍｐと第２列信号線ＶＳＬｄとの間に接続されている。例えば、第２選択トランジスタＴｓｅｌｄのドレインは、第１選択トランジスタＴｓｅｌｐのドレインと同様に、増幅トランジスタＴａｍｐのソースに共通に接続されている。第２選択トランジスタＴｓｅｌｄのソースは、第２列信号線ＶＳＬｄに接続されている。第２選択トランジスタＴｓｅｌｄのゲートは、行駆動回路２０に接続されており、選択信号ＳＥＬｄで駆動される。これにより、第２選択トランジスタＴｓｅｌｄは、画素１１からＤ相信号Ｓｄを第２列信号線ＶＳＬｄへ転送する。第２列信号線ＶＳＬｄは、Ｄ相信号Ｓｄを第２サンプルホールド回路２６へ転送する。
【０１２４】
このように、第３実施形態において、画素列１２に対して、２本の列信号線ＶＳＬｐ、ＶＬＳｄおよび２つの選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄが設けられている。これにより、Ｐ相信号ＳｐおよびＤ相信号Ｓｄは、それぞれ異なる選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄおよび異なる列信号線ＶＳＬｐ、ＶＳＬｄを介して転送される。
【０１２５】
第３実施形態のその他の構成は、第１または第２実施形態の対応する構成と同様でよい。
【０１２６】
図７は、第３実施形態による固体撮像素子３の動作を示すタイミング図である。選択信号ＳＥＬｐ、ＳＥＬｄがそれぞれ異なるタイミングでオン状態に駆動されている。例えば、選択信号ＳＥＬｐは、ｔ１〜ｔ４の期間、オン状態になっている。これにより、リセットレベルのＰ相信号Ｓｐが第１列信号線ＶＳＬｐに転送され、第１サンプルホールド回路２５に保持される。選択信号ＳＥＬｄは、ｔ５〜ｔ６の期間、オン状態になっている。これにより、信号レベルのＤ相信号Ｓｄが第２列信号線ＶＳＬｄに転送され、第２サンプルホールド回路２６に保持される。
【０１２７】
第３実施形態のその他の動作は、第１または第２実施形態の動作と同様でよい。これにより、第３実施形態は、第１または第２実施形態と同様の効果を得ることができる。また、第３実施形態によれば、Ｐ相信号ＳｐおよびＤ相信号Ｓｄは、それぞれ異なる選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄおよび異なる列信号線ＶＳＬｐ、ＶＳＬｄを介して転送される。従って、Ｐ相信号Ｓｐを第１サンプルホールド回路２５へ転送した後、Ｄ相信号Ｓｄを第２サンプルホールド回路２６へ転送開始するまでの期間（ｔ４〜ｔ５）が短縮され得る。その結果、固体撮像素子３は、画素信号のＡＤ変換をさらに高速化することができる。
【０１２８】
尚、第３実施形態に第２実施形態を適用した場合、補正回路２００は、列信号線ＶＳＬｐ、ＶＳＬｄ間の特性ばらつきおよび選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄ間の特性ばらつきも補正することができる。
【０１２９】
（変形例１）
図８は、変形例１による固体撮像素子４の画素列１２からコンパレータ３０までの構成例を示すブロック図である。変形例１では、１つの画素１１が、４つのフォトダイオードＰＤ０〜ＰＤ３および４つの転送トランジスタＴｔｒｎ０〜Ｔｔｒｎ３を備えている点で第１実施形態と異なる。即ち、変形例１の画素１１では、４つのフォトダイオードＰＤ０〜ＰＤ３が１つのＦＤノードＦＤＮを共有している。変形例１のその他の構成は、第１実施形態の対応する構成と同様でよい。
【０１３０】
フォトダイオードＰＤ１〜ＰＤ３は、フォトダイオードＰＤ０と同様の構成を有する。フォトダイオードＰＤ０〜ＰＤ３のアノードは接地されており、それらのカソードはそれぞれ転送トランジスタＴｔｒｎ０〜Ｔｔｒｎ３のソースに接続されている。
【０１３１】
転送トランジスタＴｔｒｎ１〜Ｔｔｒｎ３は、転送トランジスタＴｔｒｎ０と同様の構成を有する。転送トランジスタＴｔｒｎ０〜Ｔｔｒｎ３は、それぞれフォトダイオードＰＤ０〜ＰＤ３とＦＤノードＦＤＮとの間に接続されている。転送トランジスタＴｔｒｎ０〜Ｔｔｒｎ３のゲートは、図１Ａの行駆動回路２０に接続されており、行駆動回路２０からの転送信号ＴＲＧ０〜ＴＲＧ３をそれぞれ受ける。行駆動回路２０は、転送トランジスタＴｔｒｎ０〜Ｔｔｒｎ３を同時に制御してもよく、それぞれ異なるタイミングで制御してもよい。
【０１３２】
図９は、変形例１による画素１１の構成例を示すレイアウト図である。フォトダイオードＰＤ０〜ＦＤ３は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のうちいずれか単一色の光を受光してもよく、あるいは、異なる複数の色を受光してもよい。フォトダイオードＰＤ０〜ＦＤ３が受光する光の波長は、フォトダイオードＰＤ０〜ＦＤ３上に設けられた図示しないカラーフィルタによって設定可能である。
【０１３３】
フォトダイオードＰＤ０〜ＰＤ３および転送トランジスタＴｔｒｎ０〜Ｔｔｒｎ３は、それぞれ対（ＰＤ０，Ｔｔｒｎ０）、（ＰＤ１，Ｔｔｒｎ１）、（ＰＤ２，Ｔｔｒｎ２）、（ＰＤ３，Ｔｔｒｎ３）を成しており、それぞれ略方形状に配置されている。ＦＤノードＦＤＮは、例えば、半導体基板内に設けられた電気的に浮遊状態の拡散層である。ＦＤノードＦＤＮは、４つの対（ＰＤ０，Ｔｔｒｎ０）、（ＰＤ１，Ｔｔｒｎ１）、（ＰＤ２，Ｔｔｒｎ２）、（ＰＤ３，Ｔｔｒｎ３）のほぼ中心位置から増幅トランジスタＴａｍｐへ引き延ばされている。ＦＤノードＦＤＮの一端は、コンタクトＣＯＮｆｄｎ、ＣＯＮ０〜ＣＯＮ３を介して転送トランジスタＴｔｒｎ０〜Ｔｔｒｎ３のゲートに共通に接続されている。ＦＤノードＦＤＮの他端は、コンタクトＣＯＮａｍｐを介して増幅トランジスタＴａｍｐのゲート電極に接続されている。リセットトランジスタＴｒｓｔは、増幅トランジスタＴａｍｐの一方側に隣接するように配置されている。電源線Ｖｄｄは、リセットトランジスタＴｒｓｔを介してＦＤノードＦＤＮに接続可能となっている。選択トランジスタＴｓｅｌは、増幅トランジスタＴａｍｐの他方側に隣接するように配置されている。増幅トランジスタＴａｍｐのソースは、選択トランジスタＴｓｅｌを介して列信号線ＶＳＬに接続可能となっている。
【０１３４】
尚、第１〜第３実施形態のように、１つの画素１１に含まれるフォトダイオードの個数が１個である場合には、図９のフォトダイオードＰＤ１〜ＦＤ３を省略すればよい。この場合、フォトダイオードＰＤ０の平面レイアウトは、適宜、設計変更してよい。
【０１３５】
このように、画素１１は、それぞれ複数のフォトダイオードを含んでいてもよい。また、変形例１は、第２実施形態に適用してもよい。これにより、変形例１は、第２実施形態と同様の効果を得ることができる。
【０１３６】
（変形例２）
図１０は、変形例２による固体撮像素子５の画素列１２からコンパレータ３０までの構成例を示すブロック図である。変形例２では、１つの画素１１が、４つのフォトダイオードＰＤ０〜ＰＤ３および４つの転送トランジスタＴｔｒｎ０〜Ｔｔｒｎ３を備えている点で第３実施形態と異なる。即ち、変形例１の画素１１では、４つのフォトダイオードＰＤ０〜ＰＤ３が１つのＦＤノードＦＤＮを共有している。変形例２のその他の構成は、第３実施形態の対応する構成と同様でよい。
【０１３７】
フォトダイオードＰＤ０〜ＰＤ３および転送トランジスタＴｔｒｎ０〜Ｔｔｒｎ３の接続関係は、変形例１のそれと同様である。従って、その詳細な説明は省略する。
【０１３８】
図１１は、変形例２による画素１１の構成例を示すレイアウト図である。変形例２では、フォトダイオードＰＤ０〜ＰＤ３および転送トランジスタＴｔｒｎ０〜Ｔｔｒｎ３の平面レイアウトは、変形例２のそれと同様である。しかし、２つの選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄが設けられている。
【０１３９】
選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄのドレインは、増幅トランジスタＴａｍｐのソースに共通に接続されている。従って、図１１に示すように、選択トランジスタＴｓｅｌｐ、ＴｓｅｌｄのドレインのコンタクトＣＯＮｓｅｌは、選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄのゲート電極間のほぼ中心に配置されており、選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄに共有されている。これにより、増幅トランジスタＴａｍｐから選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄまでの配線（図示せず）の距離がほぼ等しくなり、第１選択トランジスタＴｓｅｌｐと第２選択トランジスタＴｓｅｌｄとの間の特性ばらつきが緩和される。
【０１４０】
また、選択トランジスタＴｓｅｌｐ、Ｔｓｅｌｄは、同一のアクティブエリアＡＡに形成されている。これにより、第１選択トランジスタＴｓｅｌｐと第２選択トランジスタＴｓｅｌｄとの間の特性ばらつきがさらに緩和される。
【０１４１】
尚、１つの画素１１に１つのフォトダイオードＰＤ０が含まれる場合には、フォトダイオードＰＤ１〜ＦＤ３を省略し、フォトダイオードＰＤ０の平面レイアウトを、適宜、設計変更すればよい。
【０１４２】
本技術は、以下の構成も取り得る。
（１）
光電変換を行う複数の画素が行列状に配置された画素部と、
第１方向に配列された複数の前記画素からなる１つの画素列に対応して設けられ、前記画素列からの第１信号および第２信号をそれぞれ保持する第１および第２信号保持回路と、
参照信号を生成する参照信号生成回路と、
前記第１信号保持回路の出力に接続され、前記第１信号と前記参照信号とを比較する第１コンパレータと、
前記第２信号保持回路の出力に接続され、前記第２信号と前記参照信号とを比較する第２コンパレータと、
前記第１および第２コンパレータのそれぞれの出力に接続され、前記第１コンパレータからの出力信号と前記第２コンパレータからの出力信号との演算結果を出力する論理回路とを備えた固体撮像素子。
（２）
前記参照信号は、経時的に変化する信号であり、
前記第１信号は、前記画素の暗電流成分の信号であり、
前記第２信号は、前記画素において光電変換された画素信号を含む信号である、前記（１）に記載の固体撮像素子。
（３）
前記論理回路は、前記参照信号と前記第１信号との大小関係が逆転する第１時点と前記参照信号と前記第２信号との大小関係が逆転する第２時点とにおいて前記演算結果の論理を反転させる、前記（１）または（２）に記載の固体撮像素子。
（４）
前記論理回路からの前記演算結果を用いて前記第１時点と前記第２時点との間の第１期間を計測する計測部をさらに備えた、（３）に記載の固体撮像素子。
（５）
前記第１期間は、前記第２信号から前記第１信号を除いた画素信号に対応するデジタル値である、（４）に記載の固体撮像素子。
（６）
前記第１および第２コンパレータは、前記参照信号と前記第１信号との比較動作、並びに、前記参照信号と前記第２信号との比較動作を並行して実行する、前記（１）から（５）のいずれか一項に記載の固体撮像素子。
（７）
前記第１信号保持回路は、前記画素列と前記第１コンパレータの入力部との間に設けられた第１トランジスタと、前記第１コンパレータの前記入力部と接地電位との間に設けられた第１キャパシタとを備え、
前記第２信号保持回路は、前記画素列と前記第２コンパレータの入力部との間に設けられた第２トランジスタと、前記第２コンパレータの前記入力部と前記接地電位との間に設けられた第２キャパシタとを備える、（１）から（６）のいずれか一項に記載の固体撮像素子。
（８）
前記画素列と前記第１信号保持回路との間、並びに、前記画素列と前記第２信号保持回路との間に共通に設けられた信号線をさらに備えた、前記（１）から（７）のいずれか一項に記載の固体撮像素子。
（９）
前記第１および第２信号保持回路は、前記信号線から前記第１および前記第２信号を異なるタイミングで受け取り、それぞれ前記第１および第２信号を並行して出力する、（８）に記載の固体撮像素子。
（１０）
前記信号線に接続され、前記信号線に所定の試験信号を印加する試験信号生成回路と、
前記試験信号を前記信号線に印加しているときに、前記第１期間または該第１期間から得られる第１信号を補正する補正データを算出する補正回路とをさらに備えた、前記（８）または（９）に記載の固体撮像素子。
（１１）
前記補正回路は、
前記補正データを算出する補正データ演算部と、
前記補正データを格納する補正データ記憶部と、
前記画素信号に対して前記補正データを付加する補正処理部とを備えた、前記（１０）に記載の固体撮像素子。
（１２）
前記画素列と前記第１コンパレータとの間に設けられた第１信号線と、
前記画素列と前記第２コンパレータとの間に設けられた第２信号線と、
前記画素列の前記複数の画素のそれぞれに含まれ前記第１信号線に接続された第１選択トランジスタと、
前記画素列の前記複数の画素のそれぞれに含まれ前記第２信号線に接続された第２選択トランジスタとをさらに備えた、前記（１）から（１１）のいずれか一項に記載の固体撮像素子。
（１３）
前記第１選択トランジスタは、前記画素からの前記第１信号を前記信号線へ伝達し、
前記第２選択トランジスタは、前記画素からの前記第２信号を前記信号線へ伝達する、前記（１２）に記載の固体撮像素子。
（１４）
光電変換を行う複数の画素が行列状に配置された画素部と、第１方向に配列された複数の前記画素からなる１つの画素列に対応して設けられた複数の信号保持回路と、前記複数の信号保持回路のそれぞれに接続された複数のコンパレータと、前記複数のコンパレータのそれぞれの出力に接続された論理回路とを備えた固体撮像素子の駆動方法であって、
前記複数の信号保持回路において、それぞれ第１信号および第２信号を保持し、
前記複数のコンパレータにおいて、前記第１信号と参照信号との比較動作、並びに、前記第２信号と前記参照信号との比較動作を並行して実行し、
前記論理回路の出力信号を用いて、前記参照信号と前記第１信号との大小関係が逆転する第１時点と前記参照信号と前記第２信号との大小関係が逆転する第２時点との間の第１期間を計測する、ことを具備した駆動方法。
【０１４３】
尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
【符号の説明】
【０１４４】
１〜５  固体撮像素子、１０  画素部、２０  行駆動回路、２５，２６  サンプルホールド回路、３０  コンパレータ、３１  第１コンパレータ、３２  第２コンパレータ、３３  論理回路、４０  カウンタ、５０  列駆動回路、６０  出力回路、７０  参照信号生成回路、８０  制御回路、１１  画素、１２  画素列、ＰＤ０〜ＰＤ３  フォトダイオード、Ｔｔｒｎ０〜Ｔｔｒｎ３  転送トランジスタ、Ｔｒｓｔ  リセットトランジスタ、Ｔａｍｐ  増幅トランジスタ、Ｔｓｅｌ  選択トランジスタ
【図１Ａ】
2020188360.tif 000003
【図１Ｂ】
2020188360.tif 000004
【図２】
2020188360.tif 000005
【図３】
2020188360.tif 000006
【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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