(57)【要約】【課題】III 族窒化物半導体からなる半導体層に小さなパターンの溝を簡便に形成すること。【解決手段】第２のｎ層１４０上に、エッチングマスクＭ１を形成する。次に、エッチングマスクＭ１上の所定位置に円形のパターンに開口したレジスト層ＲＳ１を形成する。フォトマスクＭ２は、正六角形のパターンを用い、その正六角形の内接円の直径は０．８〜２μｍとする。正六角形のパターンがＯＰＣとして機能し、レジスト層ＲＳ１の開口は正六角形の内接円のパターンとなる。次に、レジスト層ＲＳ１の開口に露出したエッチングマスクＭ１をドライエッチングする。次に、エッチングマスクＭ１の開口に露出した第２のｎ層１４０をドライエッチングし、円形のパターンのリセスＲ１を形成する。次に、リセスＲ１の側面をＴＭＡＨ水溶液を用いてウェットエッチングし、リセスのパターンを正六角形とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
III 族窒化物半導体からなり、ｃ面を主面とする半導体層上に、エッチングマスクを形成する工程と、
前記エッチングマスク上に、内接円の直径が０．８〜２μｍである正六角形のパターンのフォトマスクを用いて、前記正六角形に内接する円形のパターンに開口したレジスト層を形成する工程と、
前記レジスト層の開口に露出する前記エッチングマスクをドライエッチングして、前記エッチングマスクに円形のパターンの開口を形成する工程と、
前記エッチングマスクの開口に露出する前記半導体層をドライエッチングして、円形のパターンの溝を形成する工程と、
前記溝の側面をウェットエッチングして、溝の側面にｍ面を露出させ、正六角形のパターンの溝とする工程と、
を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記溝の深さは、０．２〜０．５μｍである、ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記半導体素子は、リセス構造を有した縦型ＦＥＴであり、前記溝は、リセスである、ことを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項４】
前記フォトマスクの正六角形の各辺は、前記半導体層のｍ軸方向またはａ軸方向に平行である、ことを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III 族窒化物半導体からなり、溝を有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
III 族窒化物半導体からなる縦型のトランジスタでは、ｎ層を貫通してｐ層に達する溝を形成し、ｐ層に接する電極を形成する構造が採用される場合がある。このような溝はリセスと呼ばれている。半導体素子の単位セルを正六角形のパターンとする場合、リセスも正六角形のパターンとすることが一般的である（たとえば特許文献１）。リセス構造を有した半導体素子の設計では、リセスが最小パターンとなることが多い。
【０００３】
リセスはＧａＮをドライエッチングして形成するが、その際のエッチングマスクは、フォトリソグラフィを用いて作製する。しかし、リセスのパターンが小さいため、フォトリソグラフィの解像度では十分にパターンを再現できず、角が丸まったパターンとなってしまう。
【０００４】
そこで従来はＯＰＣ（Optical Proximity Correction；光近接効果補正）により、フォトリソグラフィのマスクパターンをあらかじめ補正しておくことが行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−１５９１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、ＯＰＣによる補正されたマスクパターンを決めるためには、プロセスシミュレーションや実査を繰り返す必要があり、素子設計の見直しのたびにこれを繰り返す必要があった。そのため、より簡便にリセスなどの小さなパターンの溝を形成可能な方法が望まれていた。
【０００７】
そこで本発明の目的は、III 族窒化物半導体からなる半導体層に小さなパターンの溝を形成することが可能な半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明は、III 族窒化物半導体からなり、ｃ面を主面とする半導体層上に、エッチングマスクを形成する工程と、エッチングマスク上に、内接円の直径が０．８〜２μｍである正六角形のパターンのフォトマスクを用いて、正六角形に内接する円形のパターンに開口したレジスト層を形成する工程と、レジスト層の開口に露出するエッチングマスクをドライエッチングして、エッチングマスクに円形のパターンの開口を形成する工程と、エッチングマスクの開口に露出する半導体層をドライエッチングして、円形のパターンの溝を形成する工程と、溝の側面をウェットエッチングして、溝の側面にｍ面を露出させ、正六角形のパターンの溝とする工程と、を有することを特徴とする半導体素子の製造方法である。
【０００９】
溝の深さは、０．２〜０．５μｍとすることが好ましい。溝のパターンの再現性を向上し、溝をより簡便に形成するためである。
【００１０】
フォトマスクの正六角形の各辺は、半導体層のｍ軸方向またはａ軸方向に平行であることが好ましい。溝のパターンの再現性を向上し、溝をより簡便に形成するためである。
【００１１】
半導体素子は、リセス構造を有した縦型ＦＥＴであり、溝はリセスであることが好ましい。リセス構造を有した縦型ＦＥＴでは、リセスが素子設計の最小パターンとなることが多いので、本発明をリセスの形成に適用するのが好適である。
【発明の効果】
【００１２】
本発明の半導体素子の製造方法によれば、III 族窒化物半導体からなる半導体層に小さなパターンの溝を簡便に形成することができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１の半導体素子の構成を示した図。
【図２】リセスＲ１とトレンチＴ１の平面パターンを示した図。
【図３】実施例１の半導体素子の製造工程を示した図。
【図４】リセスＲ１の形成工程を示した図。
【図５】フォトマスクＭ２とレジスト層ＲＳ１の開口のパターンを示した図。
【図６】エッチングマスクＭ１の開口パターンとリセスＲ１のパターンを示した図。
【図７】図６における断面を示した図。
【発明を実施するための形態】
【００１４】
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限るものではない。
【実施例１】
【００１５】
図１は、実施例１の半導体素子の構成を示した図である。図１のように、実施例１の半導体素子は、トレンチゲート型のＦＥＴであり、基板１１０と、第１のｎ層１２０と、ｐ層１３０と、第２のｎ層１４０と、トレンチＴ１と、リセスＲ１と、ゲート絶縁膜Ｆ１と、ゲート電極Ｇ１と、ソース電極Ｓ１と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、を有している。第１のｎ層１２０、ｐ層１３０、および第２のｎ層１４０は、本発明の半導体層に相当している。
【００１６】
基板１１０は、ｃ面を主面とするｎ−ＧａＮからなる厚さ３００μｍの平板状の基板である。基板１１０のドナー濃度は、１×１０18／ｃｍ3 である。ｎ−ＧａＮ以外にも、導電性を有し、III 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。
【００１７】
第１のｎ層１２０は、基板１１０上（基板１１０の一方の表面１００ａ）に積層され、ｃ面を主面とするＳｉドープのｎ−ＧａＮ層である。第１のｎ層１２０の厚さは１０μｍ、Ｓｉ濃度は１×１０16／ｃｍ3 である。
【００１８】
ｐ層１３０は、第１のｎ層１２０上に積層され、ｃ面を主面とするＭｇドープのｐ−ＧａＮ層である。ｐ層１３０の厚さは１．０μｍ、Ｍｇ濃度は２×１０18／ｃｍ3 である。
【００１９】
第２のｎ層１４０は、ｐ層１３０上に積層され、ｃ面を主面とするＳｉドープのｎ−ＧａＮ層である。第２のｎ層１４０の厚さは０．２μｍ、Ｓｉ濃度は１×１０18／ｃｍ3 である。
【００２０】
トレンチＴ１は、第２のｎ層１４０表面の所定位置に形成された溝であり、第２のｎ層１４０およびｐ層１３０を貫通して第１のｎ層１２０に達する深さである。トレンチＴ１の底面Ｔ１ａには第１のｎ層１２０が露出し、トレンチＴ１の側面Ｔ１ｂには第１のｎ層１２０、ｐ層１３０、第２のｎ層１４０が露出する。このトレンチＴ１の側面Ｔ１ｂに露出するｐ層１３０の側面が、実施例１のＦＥＴのチャネルとして動作する領域である。また、トレンチＴ１の側面Ｔ１ｂはｍ面である。
【００２１】
ゲート絶縁膜Ｆ１は、Ａｌ2 Ｏ3 からなり、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、上面Ｔ１ｃにわたって連続して膜状に設けられている。トレンチＴ１の上面とは、第２のｎ層１４０表面であってトレンチＴ１の側面Ｔ１ｂ近傍の領域である。ゲート絶縁膜Ｆ１の厚さは１００ｎｍである。ゲート絶縁膜Ｆ１の材料には、Ａｌ2 Ｏ3 以外にも、ＳｉＯ2 、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮ、ＺｒＯＮ、ＨｆＯ2 、ＺｒＯ2 などを用いることができる。また、ゲート絶縁膜Ｆ１は単層である必要はなく、複数の層で構成されていてもよい。
【００２２】
ゲート電極Ｇ１は、ゲート絶縁膜Ｆ１を介して、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、トレンチＴ１の上面に連続して膜状に設けられている。ゲート電極Ｇ１は、Ａｌからなる。
【００２３】
リセスＲ１は、第２のｎ層１４０表面であってゲート絶縁膜Ｆ１が設けられていない領域に設けられた溝であり、第２のｎ層１４０を貫通してｐ層１３０に達する深さである。リセスＲ１の底面にはｐ層１３０が露出し、側面にはｐ層１３０、第２のｎ層１４０が露出する。リセスＲ１の側面はｍ面である。
【００２４】
図２は、リセスＲ１とトレンチＴ１の平面パターンを示した図である。図２のように、実施例１の半導体素子は単位セルを正六角形とし、その正六角形がハニカム状に配列されたパターンである。トレンチＴ１により、第２のｎ層１４０は正六角形のパターンに区画されている。リセスＲ１は、第２のｎ層１４０の正六角形よりも小さな正六角形のパターンであり、第２のｎ層１４０の正六角形と同心のパターンである。
【００２５】
リセスＲ１の正六角形の内接円の直径は、０．８〜２．０μｍである。このような小さなパターンのリセスＲ１は従来形成が困難であったが、後述の形成方法により簡便に形成可能となる。より好ましくは０．９〜１．５μｍ、さらに好ましくは１．０〜１．２μｍである。
【００２６】
リセスＲ１の深さは、ｐ層１３０に達する深さであれば任意であるが、０．２〜０．５μｍとすることが好ましい。この範囲であれば、リセスＲ１のパターンを正六角形とすることの再現性が高まる。より好ましくは０．２〜０．４μｍ、さらに好ましくは０．２５〜０．３μｍである。
【００２７】
ボディ電極Ｂ１は、リセスＲ１の底面に設けられている。ボディ電極Ｂ１は、Ｐｄからなる。
【００２８】
ソース電極Ｓ１は、ボディ電極Ｂ１上、第２のｎ層１４０上にわたって連続的に設けられている。ソース電極Ｓ１は、Ｔｉ／Ａｌからなる。
【００２９】
ドレイン電極Ｄ１は、基板１１０の裏面（第１のｎ層１２０が設けられている側とは反対側の面１００ｂ）に設けられている。ドレイン電極Ｄ１は、ソース電極Ｓ１と同一材料からなり、Ｔｉ／Ａｌからなる。
【００３０】
次に、実施例１の半導体素子の製造工程について、図を参照に説明する。
【００３１】
まず、ｃ面を主面とするｎ−ＧａＮからなる基板１１０を用意し、ＭＯＣＶＤ法によって、第１のｎ層１２０、ｐ層１３０、第２のｎ層１４０を順に形成する（図３（ａ）参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ：ＴＭＧ）、Ｉｎ源は、トリメチルインジウム（Ｉｎ（ＣＨ3 ）3 ：ＴＭＩ）、Ａｌ源は、トリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ：ＴＭＡ）である。また、ｎ型ドーパントガスは、シラン（ＳｉＨ4 ）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ5 Ｈ5 ）2 ：ＣＰ2 Ｍｇ）である。キャリアガスは水素や窒素である。
【００３２】
次に、第２のｎ層１４０表面の所定位置をドライエッチングすることで、トレンチＴ１を形成する（図３（ｂ）参照）。ドライエッチングには、塩素系ガスを用いる。たとえば、Ｃｌ2 、ＳｉＣｌ4 、ＣＣｌ4 である。また、ドライエッチングは、ＩＣＰエッチングなど任意の方式を用いることができる。
【００３３】
次に、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液を用いてウェットエッチングを行う。ＴＭＡＨ水溶液は、III 族窒化物半導体のｃ面以外をウェットエッチングすることが可能であり、ウェットエッチングはｍ面が露出するまで進行する。そのため、トレンチＴ１の側面Ｔ１ｂをウェットエッチングすることが可能であり、側面Ｔ１ｂがｍ面となった段階でウェットエッチングの進行は停止する。ウェットエッチング溶液には、ＴＭＡＨ以外にも、ＮａＯＨ（水酸化ナトリウム）、ＫＯＨ（水酸化カリウム）、Ｈ3 ＰＯ4 （リン酸）などを用いることができる。
【００３４】
次に、第２のｎ層１４０表面の所定位置にエッチングマスクＭ１を形成し、エッチングマスクＭ１の開口に露出する第２のｎ層１４０表面をドライエッチングすることで、リセスＲ１を形成する（図３（ｃ）参照）。エッチングは、ｐ層１３０が露出するまで行う。
【００３５】
リセスＲ１の形成方法の詳細を図４を用いて説明する。まず、第２のｎ層１４０上に、ＳｉＯ2 からなるエッチングマスクＭ１を形成する（図４（ａ）参照）。エッチングマスクＭ１には、ＳｉＯ2 以外にもＳｉＮなどを用いることができる。
【００３６】
次に、フォトリソグラフィを用いて、エッチングマスクＭ１上の所定位置に円形のパターンに開口したレジスト層ＲＳ１を形成する（図４（ｂ）参照）。フォトリソグラフィのフォトマスクＭ２は、正六角形のパターンを用い、その正六角形の内接円の直径は０．８〜２μｍとする。フォトマスクＭ２は、レジストがポジ型であれば正六角形の開口パターンであり、ネガ型であればそれを反転したパターンである。２μｍは、フォトリソグラフィに用いる露光装置の解像力限界に近く、パターン忠実性に乏しい。そのため、内接円の直径が０．８〜２μｍの正六角形のパターンのフォトマスクＭ２を用いると、正六角形がＯＰＣとして機能し、レジスト層ＲＳ１の開口は正六角形の内接円のパターンとなる（図５参照）。この結果、内接円のパターンに開口したレジスト層ＲＳ１を再現性よく形成することができる。
【００３７】
次に、レジスト層ＲＳ１をマスクとして、レジスト層ＲＳ１の開口に露出したエッチングマスクＭ１をドライエッチングする。エッチングガスにはフッ素系ガスを用いる。ドライエッチングは、第２のｎ層１４０が露出するまで行う。ドライエッチングの方式は、たとえばＩＣＰエッチングである。これにより、レジスト層ＲＳ１のパターンをそのまま転写したパターンのエッチングマスクＭ１を形成する。つまり、レジスト層ＲＳ１の開口と同一の位置に、同一の円形に開口したエッチングマスクＭ１を形成する（図４（ｃ）参照）。
【００３８】
次に、レジスト層ＲＳ１を除去し、エッチングマスクＭ１をマスクとして、エッチングマスクＭ１の開口に露出した第２のｎ層１４０をドライエッチングする。エッチングガスは塩素系ガスを用いる。ドライエッチングは、ｐ層１３０が露出するまで行う。これにより、エッチングマスクＭ１のパターンをそのまま転写したパターンのリセスＲ１を形成する。つまり、エッチングマスクＭ１のの開口と同一の位置に、同一の円形の溝であるリセスＲ１を形成する（図４（ｄ）参照）。
【００３９】
次に、エッチングマスクＭ１を残したまま、リセスＲ１の側面をＴＭＡＨ水溶液を用いてウェットエッチングする。前述のように、ＴＭＡＨ水溶液によるウェットエッチングは、ｍ面が露出するまで進行する。そのため、円形のリセスＲ１のうち、すでにｍ面が露出している領域はウェットエッチングされず、他の領域はｍ面が露出するまでウェットエッチングが進行する。ウェットエッチング溶液には、ＴＭＡＨ以外にも、ＮａＯＨ（水酸化ナトリウム）、ＫＯＨ（水酸化カリウム）、Ｈ3 ＰＯ4 （リン酸）などを用いることができる。
【００４０】
この結果、リセスＲ１は正六角形のパターンにウェットエッチングされる。リセスＲ１の側面は全てＧａＮのｍ面となる。また、リセスＲ１の正六角形は、エッチングマスクＭ１の開口の円形に外接する正六角形となる。よって、リセスＲ１の正六角形は、フォトリソグラフィのフォトマスクＭ２の正六角形とおよそ同一か、それを中心軸回りに回転させた正六角形となる。その後、エッチングマスクＭ１を除去する。
【００４１】
図６は、ウェットエッチング後のエッチングマスクＭ１の開口パターンとリセスＲ１のパターンを示している。また、図７（ａ）は、図６におけるＡ−Ａでの断面、図７（ｂ）は、図６におけるＢ−Ｂでの断面を示している。図７（ａ）のように、Ａ−Ａの断面方向では、リセスＲ１の側面としてａ面が露出していたため、ｍ面が露出するまでウェットエッチングが進行し、エッチングマスクＭ１の開口の側面と第２のｎ層１４０の側面との間に段差が生じる。一方、図７（ｂ）のように、Ｂ−Ｂでの断面方向では、リセスＲ１の側面としてｍ面が露出していたため、ウェットエッチングされず、エッチングマスクＭ１の開口の側面と第２のｎ層１４０の側面との間に段差は生じない。
【００４２】
以上のようにして、内接円の直径が０．８〜２μｍの正六角形のパターンのリセスＲ１を、複雑なマスクパターンなしに簡便に形成することができる。
【００４３】
リセスＲ１の正六角形のパターンの再現性をより向上させ、より簡便に形成するために、以下のようにすることが好ましい。レジスト層ＲＳ１を形成するためのフォトマスクＭ２の正六角形の内接円の直径は、０．９〜１．５μｍとすることが好ましく、より好ましくは１．０〜１．２μｍである。また、リセスＲ１の深さは、０．２〜０．５μｍとすることが好ましく、より好ましくは０．２〜０．４μｍ、さらに好ましくは０．２５〜０．３μｍである。フォトマスクＭ２の正六角形の各辺は、第２のｎ層１４０のｍ軸方向、またはａ軸方向に平行であることが好ましい。
【００４４】
なお、実施例１では、トレンチＴ１の形成後にリセスＲ１を形成しているが、先にリセスＲ１を形成した後にトレンチＴ１を形成してもよい。
【００４５】
次に、窒素雰囲気で加熱することにより、ｐ層１３０のｐ型化を行う。リセスＲ１により露出したｐ層１３０から効率的に水素が抜け出すため、効率的にｐ層１３０の活性化を行うことができる。
【００４６】
次に、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、および第２のｎ層１４０表面であってトレンチＴ１の近傍領域に、ＡＬＤ法によってゲート絶縁膜Ｆ１を形成する（図３（ｄ）参照）。
【００４７】
次に、リフトオフ法などを用いてゲート電極Ｇ１、ボディ電極Ｂ１、ソース電極Ｓ１を順に形成し、さらに基板１１０裏面にドレイン電極Ｄ１を形成する。なお、電極の形成順はこの順に限らず、任意の順でよい。以上によって、図１に示す実施例１の半導体素子が製造される。
【００４８】
以上、実施例１の半導体素子の製造方法によれば、内接円の直径が０．８〜２μｍのリセスＲ１を、ＯＰＣなどのような複雑なマスク設計をすることなく、簡便に形成することができる。また、リセスＲ１を小さくできる結果、実施例１の半導体素子の単位セルも小さくすることができ、チャネルとなるトレンチＴ１の側面の面積を大きくすることができるので、実施例１の半導体素子の電気的特性の向上を図ることができる。たとえば、正六角形の単位セルの内接円の直径を、１．０〜１．２μｍとすることができる。
【００４９】
（変形例）
実施例１では縦型のＦＥＴのリセスＲ１の形成に本発明を利用しているが、本発明はリセスＲ１の形成に限らず、任意の溝の形成に利用することができる。ただし、リセスＲ１は、縦型のＦＥＴの設計において最小のパターンとなることが多い。そのため、本発明はリセス構造を有した縦型ＦＥＴのリセスＲ１の形成に好適である。
【００５０】
また、実施例１はトレンチゲート型のＦＥＴであったが、任意の半導体素子に適用することができる。たとえば、ダイオード、ＩＧＢＴ、ＨＦＥＴなどにも本発明は適用することができる。
【産業上の利用可能性】
【００５１】
本発明は、ＦＥＴ、ダイオードなどの半導体デバイスに適用することができる。
【符号の説明】
【００５２】
１１０：基板
１２０：第１のｎ層
１３０：ｐ層
１４０：第２のｎ層
Ｆ１：ゲート絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１：リセス
ＲＳ１：レジスト層
Ｍ１：エッチングマスク
Ｍ２：フォトマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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