(57)【要約】【課題】回路規模の増大を抑えるとともに、半導体チップ毎の光量バラツキを高精度に制御すること。【解決手段】露光ヘッド１０６は、面発光素子アレイチップ１〜２９と駆動電圧を面発光素子アレイチップに出力する駆動電圧生成部４１４とを有し、駆動電圧生成部４１４は、各面発光素子アレイチップに対応して設けられ駆動電圧を出力するＤＡＣ１１１１〜１１２５と駆動電圧の最大、最小電圧を出力するＤＡＣ１１００、１１０１とを有し、ＤＡＣ１１１１〜１１２５は、複数の分圧抵抗が接続されたラダー抵抗１２０４と、分圧抵抗の各端子に設けられスイッチをＣＰＵ４００からの指示で接続、切断し、ＤＡＣ１１００、１１０１からの電圧を分圧した電圧を出力するセレクタ回路１２０５とを有し、ＣＰＵ４００は、ＤＡＣ１１１１〜１１２５のセレクタ回路１２０５のスイッチを制御し、各面発光素子アレイチップの発光光量に応じた駆動電圧を出力する。【選択図】図７
2020075437.tif 000002
【特許請求の範囲】
【請求項１】
感光体と、
複数の面発光素子を有し、前記面発光素子により前記感光体を露光する露光手段と、
画像データを前記露光手段に出力し、画像形成を制御する制御手段と、
を備える画像形成装置であって、
前記露光手段は、前記感光体を露光する複数の前記面発光素子を有する複数の面発光素子アレイチップと、前記面発光素子を発光させるための駆動電圧を前記面発光素子アレイチップに出力する出力部と、を有し、
前記出力部は、各々の前記面発光素子アレイチップに対応して設けられ、前記駆動電圧を出力する第１の光量制御部と、前記第１の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最大電圧を出力する第２の光量制御部と、前記第１の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最小電圧を出力する第３の光量制御部と、を有し、
前記第１の光量制御部は、複数の抵抗が直列に接続され、入力された電圧を分圧する抵抗部と、前記複数の抵抗の各々の端子に対応して設けられ、前記制御手段からの指示に応じて接続、又は切断することにより、前記第２の光量制御部から出力された前記最大電圧と、前記第３の光量制御部から出力された前記最小電圧との間の電圧を、前記抵抗部の抵抗により分圧した電圧を出力するための複数のスイッチを有するセレクタ部と、を有し、
前記制御手段は、前記面発光素子アレイチップの発光光量に応じて、各々の前記第１の光量制御部の前記セレクタ部の前記スイッチを制御し、各々の前記面発光素子アレイチップに前記駆動電圧を出力することを特徴とする画像形成装置。
【請求項２】
前記第２の光量制御部は、前記最大電圧を出力するために、複数の抵抗が直列に接続され、入力された基準電圧を分圧する抵抗部と、前記複数の抵抗の各々の端子に対応して設けられ、接続、又は切断することにより、前記抵抗部の抵抗により分圧した電圧を出力するための複数のスイッチを有するセレクタ部と、を有し、
前記第３の光量制御部は、前記最小電圧を出力するために、複数の抵抗が直列に接続され、入力された基準電圧を分圧する抵抗部と、前記複数の抵抗の各々の端子に対応して設けられ、接続、又は切断することにより、前記抵抗部の抵抗により分圧した電圧を出力するための複数のスイッチを有するセレクタ部と、を有し、
前記制御手段は、前記第１の光量制御部から前記面発光素子アレイチップに出力する前記最大電圧、及び前記最小電圧に応じて、前記第２の光量制御部及び前記第３の光量制御部の、それぞれの前記セレクタ部の前記スイッチの制御を行うことを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記第１の光量制御部の前記抵抗部の前記複数の抵抗、前記第２の光量制御部の前記抵抗部の前記複数の抵抗、及び前記第３の光量制御部の前記抵抗部の前記複数の抵抗は、それぞれ同一の抵抗値を有することを特徴とする請求項２に記載の画像形成装置。
【請求項４】
前記露光手段は、記憶部を有し、
前記記憶部には、各々の前記面発光素子アレイチップの前記面発光素子を所定の光量で発光させるときに、前記面発光素子アレイチップに対応する前記第１の光量制御部が前記面発光素子アレイチップに供給する駆動電圧が記憶されていることを特徴とする請求項３に記載の画像形成装置。
【請求項５】
前記制御手段は、画像形成を開始する際には、
前記第２の光量制御部の前記セレクタ部の前記スイッチのうちの、前記記憶部に記憶された前記駆動電圧のうちの最大の駆動電圧に応じたスイッチのみを接続することにより、前記第２の光量制御部から前記第１の光量制御部に前記最大電圧を出力し、
前記第３の光量制御部の前記セレクタ部の前記スイッチのうちの、前記記憶部に記憶された前記駆動電圧のうちの最小の駆動電圧に応じたスイッチのみを接続することにより、前記第３の光量制御部から前記第１の光量制御部に前記最小電圧を出力し、
各々の前記第１の光量制御部の前記セレクタ部の前記スイッチのうちの、前記記憶部に記憶された各々の前記第１の光量制御部が対応する前記面発光素子アレイチップに供給する前記駆動電圧に応じたスイッチのみを接続することにより、前記第１の光量制御部から前記面発光素子アレイチップに前記駆動電圧を出力することを特徴とすることを特徴とする請求項４に記載の画像形成装置。
【請求項６】
前記制御手段は、各々の前記面発光素子アレイチップの光量を同一光量に設定する場合には、前記第２の光量制御部及び前記第３の光量制御部が前記同一光量に応じた最大電圧及び最小電圧を出力するように、前記セレクタ部の前記スイッチのみを制御することを特徴とする請求項５に記載の画像形成装置。
【請求項７】
感光体と、
複数の面発光素子を有し、前記面発光素子により前記感光体を露光する露光手段と、
画像データを前記露光手段に出力し、画像形成を制御する制御手段と、
を備える画像形成装置であって、
前記露光手段は、前記感光体を露光する複数の前記面発光素子を有する複数の面発光素子アレイチップと、前記面発光素子を発光させるための駆動電圧を前記面発光素子アレイチップに出力する出力部と、を有し、
前記出力部は、各々の前記面発光素子アレイチップに対応して設けられ、前記面発光素子アレイチップの前記面発光素子を発光させるための前記駆動電圧を出力する第１の光量制御部と、前記第１の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最大電圧を出力する第２の光量制御部と、前記第１の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最小電圧を出力する第３の光量制御部と、を有し、
前記第１の光量制御部は、前記制御手段から出力される制御信号によりオン又はオフされ、オンした場合には前記第２の光量制御部から入力される前記最大電圧を出力し、オフした場合には前記第３の光量制御部から入力される前記最小電圧を出力するスイッチ部と、前記スイッチ部から出力される電圧を平滑化して、前記面発光素子アレイチップに出力する平滑部と、を有することを特徴とする画像形成装置。
【請求項８】
前記制御手段が前記第１の光量制御部に出力する前記制御信号は、前記面発光素子アレイチップに出力する駆動電圧に応じたデューティを有するＰＷＭ信号であることを特徴とする請求項７に記載の画像形成装置。
【請求項９】
前記第２の光量制御部は、前記制御手段から出力される制御信号によりオン又はオフされ、オンした場合には基準電圧を出力するスイッチ部と、前記スイッチ部から出力される電圧を平滑化して、前記最大電圧を前記第１の光量制御部に出力する平滑部と、を有し、
前記第３の光量制御部は、前記制御手段から出力される制御信号によりオン又はオフされ、オンした場合には基準電圧を出力するスイッチ部と、前記スイッチ部から出力される電圧を平滑化して、前記最小電圧を前記第１の光量制御部に出力する平滑部と、を有することを特徴とする請求項７又は請求項８に記載の画像形成装置。
【請求項１０】
前記制御手段が前記第２の光量制御部に出力する前記制御信号は、前記第２の光量制御部が前記第１の光量制御部に出力する前記最大電圧に応じたデューティを有するＰＷＭ信号であり、
前記制御手段が前記第３の光量制御部に出力する前記制御信号は、前記第３の光量制御部が前記第１の光量制御部に出力する前記最小電圧に応じたデューティを有するＰＷＭ信号であることを特徴とする請求項９に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子写真方式の画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置であるプリンタでは、露光ヘッドを使用して感光ドラムを露光し、潜像形成を行う方式が一般的に知られている。なお、露光ヘッドには、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）や有機ＥＬ（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）などが用いられる。露光ヘッドは、感光ドラムの長手方向に配列された発光素子列と、発光素子列からの光を感光ドラム上に結像させるロッドレンズアレイと、から構成される。ＬＥＤや有機ＥＬは、発光面からの光の照射方向がロッドレンズアレイと同一方向となる面発光形状を有する構成が知られている。ここで、発光素子列の長さは、感光ドラム上における画像領域幅に応じて決まり、プリンタの解像度に応じて発光素子間の間隔が決まる。例えば、１２００ｄｐｉのプリンタの場合、画素の間隔は２１．１６μｍであり、そのため、発光素子間の間隔も２１．１６μｍに対応する間隔となる。この発光素子間の間隔でＡ３サイズの記録紙（短手方向の長さが約３００ｍｍ）を印刷可能な画像形成装置の場合には、１４１７３個（＝３００ｍｍ×（２．５４ｃｍ／１２００ｄｐｉ））の発光素子が配列される。ディスクリートの発光素子をワイヤボンディングでプリント基板上に実装する場合には、発光素子の数が多いとワイヤボンディングの数も多くなり、実装コストが高くなる。そのため、従来、複数の発光素子列を１つの半導体チップ上に形成し、各面発光素子の端子を半導体チップ内で共通化することで、ワイヤボンディングの数を少なくする方式が用いられている。例えば、５００個の発光素子を１つの半導体チップ上に形成した場合には、プリント基板上には半導体チップを２９個（≒１４１７３個／５００個）実装すれば、Ａ３サイズの記録紙の印刷が可能な３００ｍｍの画像領域幅を確保することができる。これにより、ディスクリートの発光素子の実装個数（ワイヤボンディングの数）を大幅に削減することができる。このような露光ヘッドを使用したプリンタでは、回転多面鏡によって偏向されたレーザビームによって感光ドラムを走査するレーザ走査方式のプリンタと比べて、使用する部品数が少ないため、装置の小型化、低コスト化が容易である。また、露光ヘッドを使用したプリンタでは回転多面鏡の回転によって生じる音が低減される。
【０００３】
一方で、半導体チップは製造バラツキにより、チップ毎に光量に個体差が生じることが知られている。前述したように、複数の発光素子列を１つの半導体チップ上に配列した場合には、半導体チップの幅が視認できる幅（例えば１ｍｍ以上）になると、光量の個体差により濃度ムラが視認されやすくなる。そこで、例えば特許文献１では、半導体チップ毎の光量を調整する調整手段を設け、画像濃度が均一になるように光量調整を行う方式について提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１５６４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したような半導体チップ毎に光量調整手段を設ける場合、光量調整手段の回路規模が大きくなり、その結果、コストアップとなる課題がある。例えば、ＤＡＣ（デジタルアナログ変換制御回路）を用いて、発光素子の駆動電圧、又は駆動電流を制御し、露光ヘッド内の各半導体チップの光量バラツキを１％以内に抑える場合、７ビット（０〜１２７の１２８段階）以上の分解能を持つＤＡＣが必要となる。一方、７ビットのＤＡＣを備えていても、画像形成装置内で露光ヘッド全体の光量をダイナミックに変化させる場合は、光量の制御分解能が不足することがある。画像形成装置において、感光ドラムやトナーのバラツキや温度変化により、所定の濃度を得るために必要とされる光量は変化する。そのため、多くの画像形成装置では、画像形成装置内に設けられた濃度センサにより、画像濃度を検知し、所定の濃度になるように露光ヘッドの光量を調整する。ここで、画像形成時に最も高い光量が必要となる場合の必要光量をＰｍａｘとし、最も低い光量が必要となる場合の必要光量をＰｍｉｎとする。例えば光量Ｐｍｉｎを光量Ｐｍａｘの２０％まで低光量になるようにダイナミックに全体の光量を制御する場合、光量ＰｍａｘをＤＡＣ（７ｂｉｔ）の最大値（１２７）とすると、光量ＰｍｉｎのＤＡＣ値は約２５（＝１２７×０．２（２０％））となる。光量Ｐｍｉｎの場合に、露光ヘッド内のチップ毎の光量差を補正する場合、光量の制御分解能が４％（ＤＡＣ値２５から１段階増減した時のＤＡＣ値２４又は２６の、ＤＡＣ値２５に対するパーセンテージが±４％）となり、制御分解能が粗くなる。そのため、光量Ｐｍｉｎ時においても、制御分解能を１％以内に抑える場合は、４倍の分解能が求められ、９ビット（＝７ビット＋２ビット）のＤＡＣが必要となる。前述したように、半導体チップは、個々に光量調整機能が必要なため、９ビットのＤＡＣは半導体チップの数だけ必要になり、回路規模が増大してしまうことになる。
【０００６】
本発明は、このような状況のもとでなされたもので、回路規模の増大を抑えるとともに、半導体チップ毎の光量バラツキを高精度に制御することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明では、以下の構成を備える。
【０００８】
（１）感光体と、複数の面発光素子を有し、前記面発光素子により前記感光体を露光する露光手段と、画像データを前記露光手段に出力し、画像形成を制御する制御手段と、を備える画像形成装置であって、前記露光手段は、前記感光体を露光する複数の前記面発光素子を有する複数の面発光素子アレイチップと、前記面発光素子を発光させるための駆動電圧を前記面発光素子アレイチップに出力する出力部と、を有し、前記出力部は、各々の前記面発光素子アレイチップに対応して設けられ、前記駆動電圧を出力する第１の光量制御部と、前記第１の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最大電圧を出力する第２の光量制御部と、前記第１の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最小電圧を出力する第３の光量制御部と、を有し、前記第１の光量制御部は、複数の抵抗が直列に接続され、入力された電圧を分圧する抵抗部と、前記複数の抵抗の各々の端子に対応して設けられ、前記制御手段からの指示に応じて接続、又は切断することにより、前記第２の光量制御部から出力された前記最大電圧と、前記第３の光量制御部から出力された前記最小電圧との間の電圧を、前記抵抗部の抵抗により分圧した電圧を出力するための複数のスイッチを有するセレクタ部と、を有し、前記制御手段は、前記面発光素子アレイチップの発光光量に応じて、各々の前記第１の光量制御部の前記セレクタ部の前記スイッチを制御し、各々の前記面発光素子アレイチップに前記駆動電圧を出力することを特徴とする画像形成装置。
【０００９】
（２）感光体と、複数の面発光素子を有し、前記面発光素子により前記感光体を露光する露光手段と、画像データを前記露光手段に出力し、画像形成を制御する制御手段と、を備える画像形成装置であって、前記露光手段は、前記感光体を露光する複数の前記面発光素子を有する複数の面発光素子アレイチップと、前記面発光素子を発光させるための駆動電圧を前記面発光素子アレイチップに出力する出力部と、を有し、前記出力部は、各々の前記面発光素子アレイチップに対応して設けられ、前記面発光素子アレイチップの前記面発光素子を発光させるための前記駆動電圧を出力する第１の光量制御部と、前記第１の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最大電圧を出力する第２の光量制御部と、前記第１の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最小電圧を出力する第３の光量制御部と、を有し、前記第１の光量制御部は、前記制御手段から出力される制御信号によりオン又はオフされ、オンした場合には前記第２の光量制御部から入力される前記最大電圧を出力し、オフした場合には前記第３の光量制御部から入力される前記最小電圧を出力するスイッチ部と、前記スイッチ部から出力される電圧を平滑化して、前記面発光素子アレイチップに出力する平滑部と、を有することを特徴とする画像形成装置。
【発明の効果】
【００１０】
本発明によれば、回路規模の増大を抑えるとともに、半導体チップ毎の光量バラツキを高精度に制御することができる。
【図面の簡単な説明】
【００１１】
【図１】実施例の画像形成装置の構成を示す概略断面図
【図２】実施例の露光ヘッドと感光ドラムの位置関係を説明する図、及び露光ヘッドの構成を説明する図
【図３】実施例の露光ヘッド全域の調整前後の発光光量を説明する図
【図４】実施例の駆動基板の模式図、及び面発光素子アレイチップの構成を説明する図
【図５】実施例の制御基板及び露光ヘッドの制御ブロック図
【図６】実施例のチップデータ変換部の制御ブロック図
【図７】実施例の駆動電圧生成部の回路構成を示す模式図
【図８】実施例のＤＡＣの回路構成を示す模式図
【図９】実施例のＤＡＣの出力電圧を決定する制御シーケンスを示すフローチャート
【図１０】実施例のＤＡＣの回路構成を示す模式図
【図１１】実施例の面発光素子アレイチップの回路を説明する図
【図１２】実施例のシフトサイリスタのゲート電位の分布状態を説明する図
【図１３】実施例の面発光素子アレイチップの駆動信号波形を示す図
【図１４】実施例の面発光サイリスタの断面を示す図
【発明を実施するための形態】
【００１２】
以下に、図面を参照して本発明の実施の形態について詳細に説明する。
【実施例】
【００１３】
［画像形成装置の構成］
図１は、実施例１における電子写真方式の画像形成装置の構成を示す概略断面図である。図１に示す画像形成装置は、スキャナ機能とプリンタ機能を備える複合機（ＭＦＰ）であり、スキャナ部１００、作像部１０３、定着部１０４、給紙／搬送部１０５、及びこれらを制御するプリンタ制御部（不図示）から構成される。スキャナ部１００は、原稿台に置かれた原稿に照明を当てて原稿画像を光学的に読み取り、読み取った画像を電気信号に変換して画像データを作成する。
【００１４】
作像部１０３は、無端の搬送ベルト１１１の回転方向（反時計回り方向）に沿って、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の順に並べられた、４連の画像形成ステーションを備える。４つの画像形成ステーションは同じ構成を有し、各画像形成ステーションは、矢印方向（時計回り方向）に回転する感光体である感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８を備えている。なお、感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８の添え字ａ、ｂ、ｃ、ｄは、それぞれ画像形成ステーションのブラック（Ｋ）イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）に対応する構成であることを示す。なお、以下では、特定の感光ドラム等を指す場合を除き、符号の添え字を省略することとする。
【００１５】
作像部１０３では、感光ドラム１０２を回転駆動し、帯電器１０７によって感光ドラム１０２を帯電させる。露光手段である露光ヘッド１０６は、配列されたＬＥＤアレイを画像データに応じて発光し、ＬＥＤアレイのチップ面で発光した光を、ロッドレンズアレイによって感光ドラム１０２上（感光体上）に集光し、静電潜像を形成する。現像器１０８は、感光ドラム１０２に形成された静電潜像をトナーで現像する。そして、現像されたトナー像は、記録紙を搬送する搬送ベルト１１１上の記録紙に転写される。このような一連の電子写真プロセスが各画像形成ステーションで実行される。なお、画像形成時には、シアン（Ｃ）の画像形成ステーションでの画像形成が開始されて所定時間が経過した後に、順次、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の各画像形成ステーションで、画像形成動作が実行される。
【００１６】
図１に示す画像形成装置は、記録紙を給紙するユニットとして、給紙／搬送部１０５が有する本体内給紙ユニット１０９ａ、１０９ｂ、大容量の給紙ユニットである外部給紙ユニット１０９ｃ、及び手差し給紙ユニット１０９ｄを備えている。画像形成時には、このうち、予め指示された給紙ユニットから記録紙が給紙され、給紙された記録紙はレジストレーションローラ１１０まで搬送される。レジストレーションローラ１１０は、上述した作像部１０３において形成されたトナー像が記録紙に転写されるタイミングで、搬送ベルト１１１に記録紙を搬送する。搬送ベルト１１１により搬送される記録紙には、各画像形成ステーションの感光ドラム１０２上に形成されたトナー像が順次転写される。未定着のトナー像が転写された記録紙は、定着部１０４へと搬送される。定着部１０４は、ハロゲンヒータ等の熱源を内蔵し、記録紙上のトナー像を、２つのローラにより加熱・加圧することによって記録紙に定着させる。定着部１０４によりトナー像が定着された記録紙は、排出ローラ１１２により画像形成装置の外部に排出される。
【００１７】
ブラック（Ｋ）の画像形成ステーションの記録紙搬送方向の下流側には、搬送ベルト１１１に対向する位置に、検知手段である光学センサ１１３が配置されている。光学センサ１１３は、各画像形成ステーション間のトナー像の色ずれ量を導出するため、搬送ベルト１１１上に形成されたテスト画像の位置検出を行う。光学センサ１１３により導出された色ずれ量は、後述する制御基板４１５（図５参照）に通知され、記録紙上に色ずれのないフルカラートナー像が転写されるように、各色の画像位置が補正される。また、プリンタ制御部（不図示）は、複合機（ＭＦＰ）全体を制御するＭＦＰ制御部（不図示）からの指示に応じて、上述したスキャナ部１００、作像部１０３、定着部１０４、給紙／搬送部１０５等を制御しながら、画像形成動作を実行する。
【００１８】
ここでは、電子写真方式の画像形成装置の例として、搬送ベルト１１１上の記録紙に各画像形成ステーションの感光ドラム１０２に形成されたトナー像を直接転写する方式の画像形成装置について説明した。本発明は、このような感光ドラム１０２上のトナー像を直接、記録紙に転写する方式のプリンタに限定されるものではない。例えば、感光ドラム１０２上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像を記録紙に転写する二次転写部を備える画像形成装置についても、本発明は適用することができる。
【００１９】
［露光ヘッドの構成］
次に、感光ドラム１０２に露光を行う露光ヘッド１０６について、図２を参照して説明する。図２（ａ）は、露光ヘッド１０６と感光ドラム１０２との位置関係を示す斜視図であり、図２（ｂ）は、露光ヘッド１０６の内部構成と、露光ヘッド１０６からの光束がロッドレンズアレイ２０３により感光ドラム１０２に集光される様子を説明する図である。図２（ａ）に示すように、露光ヘッド１０６は、矢印方向に回転する感光ドラム１０２の上部の、感光ドラム１０２に対向する位置に、取付け部材（不図示）によって画像形成装置に取り付けられている（図１）。
【００２０】
図２（ｂ）に示すように、露光ヘッド１０６は、駆動基板２０２と、駆動基板２０２に実装された面発光素子アレイ素子群２０１と、ロッドレンズアレイ２０３と、ハウジング２０４から構成されている。ハウジング２０４には、ロッドレンズアレイ２０３と駆動基板２０２が取り付けられる。ロッドレンズアレイ２０３は、面発光素子アレイ素子群２０１からの光束を感光ドラム１０２上に集光させる。工場では、露光ヘッド１０６単体で組立て調整作業が行われ、各スポットのピント調整、光量調整が行われる。ここで、感光ドラム１０２とロッドレンズアレイ２０３との間の距離、及びロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との間の距離が、所定の間隔となるように組立て調整が行われる。これにより、面発光素子アレイ素子群２０１からの光が感光ドラム１０２上に結像される。そのため、工場でのピント調整時においては、ロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との距離が所定の値となるように、ロッドレンズアレイ２０３の取付け位置の調整が行われる。また、工場での光量調整時においては、面発光素子アレイ素子群２０１の各面発光素子を順次発光させていき、ロッドレンズアレイ２０３を介して感光ドラム１０２上に集光させた光が所定光量になるように、各面発光素子の駆動電流の調整が行われる。
【００２１】
図３（ａ）は、露光ヘッド１０６の面発光素子アレイ素子群２０１を構成する面発光素子アレイ素子の光量調整前の光量分布を示す図である。図３（ａ）の横軸は、各面発光素子アレイ素子（チップ）の位置を示し、縦軸は、面発光素子アレイ素子の発光光量を示す。面発光素子アレイ素子は、チップ毎に光量がバラツクため、例えば図中のチップ１とチップ２の間では、光量が約１０％異なる。この状態のままで画像形成を行うと、チップ間での濃度差が視認されることになる。このため、出荷前の工場の検査工程では、調整目標光量と各チップの発光光量との差を検知し、各チップ毎に調整目標値の光量出力が得られる駆動電圧値である駆動電圧データＶｘ（ｘ＝１〜２９、面発光素子アレイチップ毎の個別データ）を測定する。そして、測定された駆動電圧データＶｘを露光ヘッド１０６に内蔵された記憶部であるメモリ４２０（図５参照）に記憶する。画像形成装置では、画像形成時にメモリ４２０より駆動電圧データＶｘ（ｘ＝１〜２９）が読み出され、露光ヘッド１０６に設定される。また、露光ヘッド１０６は、画像形成装置の条件によって必要とされる光量が変化するため、露光ヘッド１０６全体の光量制御を行いつつ、各チップ個別の光量バラツキの調整を行う。図３（ｂ）は、工場において所定の光量（工場調整光量）に調整されたときの各面発光素子アレイ素子の調整光量、及び画像形成中に画像濃度に応じて光量が制御されたときの各面発光素子アレイ素子の制御光量のイメージを示す図である。図３（ｂ）の横軸は、各面発光素子アレイ素子（チップ）の位置を示し、縦軸は、面発光素子アレイ素子の発光光量を示す。
【００２２】
［面発光素子アレイ素子群の構成］
図４は、面発光素子アレイ素子群２０１を説明する図である。図４（ａ）は、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面の構成を示す模式図であり、図４（ｂ）は、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面（第１面）とは反対側の面（第２面）の構成を示す模式図である。
【００２３】
図４（ａ）に示すように、駆動基板２０２に実装された面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップ１〜２９が、駆動基板２０２の長手方向に沿って、千鳥状に２列に配置された構成を有している。なお、図４（ａ）において、上下方向は第１の方向である副走査方向（感光ドラム１０２の回転方向）を示し、水平方向は、副走査方向と直交する第２の方向である主走査方向を示す。各々の面発光素子アレイチップの内部には、計５１６個の発光点を有する面発光素子アレイチップの各素子が、面発光素子アレイチップの長手方向に所定の解像度ピッチで配列されている。本実施例では、面発光素子アレイチップの各素子のピッチは、第１の解像度である１２００ｄｐｉの解像度のピッチである略２１．１６μｍ（≒２．５４ｃｍ／１２００ドット）となっている。その結果、１つの面発光素子アレイチップ内における５１６個の発光点の端から端までの間隔は、約１０．９ｍｍ（≒２１．１６μｍ×５１６）である。面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップから構成されている。面発光素子アレイ素子群２０１における露光可能な発光素子数は１４，９６４素子（＝５１６素子×２９チップ）となり、約３１６ｍｍ（≒約１０．９ｍｍ×２９チップ）の主走査方向の画像幅に対応した画像形成が可能となる。
【００２４】
図４（ｃ）は、長手方向に２列に配置された面発光素子アレイチップのチップ間の境界部の様子を示す図であり、水平方向は、図４（ａ）の面発光素子アレイ素子群２０１の長手方向である。図４（ｃ）に示すように、面発光素子アレイチップの端部には、制御信号が入力されるワイヤボンディングパッドが配置されており、ワイヤボンディングパッドから入力された信号により、転送部及び発光素子が駆動される。また、面発光素子アレイチップは、複数の発光素子を有している。面発光素子アレイチップ間の境界部においても、発光素子の長手方向のピッチ（２つの発光素子の中心点と中心点の間隔）は、１２００ｄｐｉの解像度のピッチである略２１．１６μｍとなっている。また、上下２列に並んだ面発光素子アレイチップは、上下の面発光素子アレイチップの発光点の間隔（図中、矢印Ｓで示す）が約８４μｍ（１２００ｄｐｉで４画素分、２４００ｄｐｉで８画素分の各解像度の整数倍の距離）となるように配置されている。
【００２５】
図４（ｂ）に示すように、面発光素子アレイ素子群２０１が実装された面とは反対側の駆動基板２０２の面には、駆動部３０３ａ、３０３ｂ、及びコネクタ３０５が実装されている。コネクタ３０５の両側に配置された駆動部３０３ａ、３０３ｂは、それぞれ面発光素子アレイチップ１〜１５、面発光素子アレイチップ１６〜２９を駆動する。駆動部３０３ａ、３０３ｂは、それぞれパターン３０４ａ、３０４ｂを介して、コネクタ３０５と接続されている。コネクタ３０５には、後述する制御基板４１５（図５参照）からの駆動部３０３ａ、３０３ｂを制御する信号線、電源電圧、グランドが接続されており、駆動部３０３ａ、３０３ｂと接続される。また、駆動部３０３ａ、３０３ｂからは、それぞれ面発光素子アレイ素子群２０１を駆動するための配線が駆動基板２０２の内層を通り、面発光素子アレイチップ１〜１５、面発光素子アレイチップ１６〜２９に接続されている。
【００２６】
［制御基板、駆動基板の制御構成］
図４は、画像データを処理し、露光ヘッド１０６の駆動基板２０２に出力する制御基板４１５と、制御基板４１５から入力された画像データに基づいて、感光ドラム１０２を露光する露光ヘッド１０６の駆動基板２０２の制御ブロック図である。駆動基板２０２については、図４に示す駆動部３０３ａにより制御される面発光素子アレイチップ１〜１５について説明する。なお、駆動部３０３ｂ（図４には不図示）により制御される面発光素子アレイチップ１６〜２９も、駆動部３０３ａにより制御される面発光素子アレイチップ１〜１５と同様の動作を行う。また、説明を簡便にするために、ここでは１つの色の画像処理について説明するが、本実施例の画像形成装置では、同様の処理を４色同時に並列処理される。図４に示す制御基板４１５は、露光ヘッド１０６を制御する信号を駆動基板２０２に送信するためのコネクタ４１６を有している。コネクタ４１６からは、駆動基板２０２のコネクタ３０５に接続されたケーブル４１７、４１８、４１９を介して、それぞれ画像データ、後述するＬｉｎｅ同期信号、制御基板４１５のＣＰＵ４００からの制御信号が送信される。
【００２７】
［制御基板の構成］
制御基板４１５では、ＣＰＵ４００により、画像データの処理と印刷タイミングの処理が行われる。制御基板４１５は、画像データ生成部４０１、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６の機能ブロックから構成されている。本実施例では、画像データ生成部４０１は１つの集積回路（ＩＣ）により構成されているものとする。また、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６は、画像データ生成部４０１を有する集積回路とは異なる、１つの集積回路（ＩＣ）により構成されているものとする。なお、画像データ生成部４０１、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６は、集積回路（ＩＣ）内部のモジュールを示している。また、ＣＰＵ４００は、これらの集積回路とは異なる集積回路であり、制御基板４１５にはＣＰＵ４００、画像データ生成部４０１を有する集積回路、ラインデータシフト部４０２等を有する集積回路、コネクタ４１６が実装されている。なお、画像データ生成部４０１、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６が１つの集積回路に含まれていてもよい。更に、画像データ生成部４０１、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６と、ＣＰＵ４００とが１つの集積回路に含まれていてもよい。以下、制御基板４１５での画像データが処理される順に、各機能ブロックでの処理について説明する。
【００２８】
（画像データ生成部）
生成手段である画像データ生成部４０１は、スキャナ部１００又は画像形成装置に接続された外部コンピュータから受信した画像データに対して、ＣＰＵ４００から指示された解像度でディザリング処理を行い、プリント出力のための画像データを生成する。
【００２９】
（ラインデータシフト部）
ＣＰＵ４００は、光学センサ１１３により検知された色ずれ量に基づいて、主走査方向、副走査方向の画像シフト量を各々決定する。画像シフト量は、例えば、光学センサ１１３による色ずれ検出用パターン画像の検知結果に基づいて算出される色間の相対的な色ずれ量に基づいて、ＣＰＵ４００によって決定される。そして、ＣＰＵ４００は、補正手段であるラインデータシフト部４０２に画像シフト量を指示する。ラインデータシフト部４０２では、ＣＰＵ４００から指示された画像シフト量を基に、記録紙１ページ内の画像領域全域に対して、画像データ生成部４０１から入力された画像データ（ラインデータともいう）をシフト処理する。シフト処理により、画像の形成位置の補正が行われる。なお、ラインデータシフト部４０２は、記録紙１ページ内の画像領域を複数に分割し、分割された複数の画像領域毎にシフト処理を実行するようにしても良い。
【００３０】
（同期信号生成部）
同期信号生成部４０６は、感光ドラム１０２の回転速度に同期した信号で、感光ドラム１０２の回転方向の１ライン分の周期信号（以下、Ｌｉｎｅ同期信号という）を生成する。ＣＰＵ４００は、同期信号生成部４０６にＬｉｎｅ同期信号の周期を指示する。Ｌｉｎｅ同期信号の周期とは、予め定められた感光ドラム１０２の回転速度に対して、感光ドラム１０２表面が回転方向（副走査方向）に、ＣＰＵ４００から指示された解像度に基づく画素サイズの分だけ移動する周期（１ライン周期）である。副走査方向の速度については、画像形成装置が感光ドラム１０２の回転速度を検知する検知部を有している場合、ＣＰＵ４００は、検知部の検知結果（エンコーダが出力する信号の発生周期）に基づいて、副走査方向の感光ドラム１０２の回転速度を算出する。そして、ＣＰＵ４００は、当該算出結果に基づいてＬｉｎｅ同期信号の周期を決定する。ここでの検知部は、例えば感光ドラムの回転軸に設置したエンコーダである。一方、画像形成装置が感光ドラム１０２の回転速度を検知する検知部を有していない場合、次のような情報に基づいて、感光ドラム１０２の回転速度を算出する。すなわち、ＣＰＵ４００は、ユーザが操作部から入力するシートの坪量（ｇ／ｃｍ２）やシートサイズなどの紙の種類の情報に基づいて、Ｌｉｎｅ同期信号の周期を決定する。
【００３１】
（チップデータ変換部）
チップデータ変換部４０３は、Ｌｉｎｅ同期信号に同期して、ラインデータシフト部４０２より、感光ドラム１０２の副走査方向の１ライン分ずつ、ラインデータの読み出しを行う。そして、チップデータ変換部４０３は、読み出したラインデータをチップ毎のラインデータに分割するデータ処理を実行し、各面発光素子アレイチップ１〜２９に対応したメモリ５０１〜５２９に格納する。
【００３２】
図６は、チップデータ変換部４０３の構成を示すブロック図である。図６において、同期信号生成部４０６から出力されるＬｉｎｅ同期信号は、カウンタ５３０に入力される。カウンタ５３０はＬｉｎｅ同期信号が入力されると、カウント値を０にリセットした後、不図示のクロック信号に同期して、カウンタ値をインクリメントする。チップデータ変換部４０３は、Ｌｉｎｅ同期信号の間に、副走査方向１ライン分の画像データを読み出してラインメモリ５００への書き込みと、メモリ５０１〜５２９への画像データの書き込みを行う。そのため、カウンタ５３０は、画像データ１ライン分の画素数の２倍の数のカウント動作を行う。カウンタ５３０のカウント値の前半の期間を期間Ｔｍ１、カウント値の後半の期間を期間Ｔｍ２とする。ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値に応じた画像データをラインデータシフト部４０２から読み出す。すなわち、ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値が期間Ｔｍ１のときに、副走査方向１ライン分の画像データをラインメモリ５００に格納する。また、ＷＲ制御部５３２は、カウンタ５３０のカウント値が期間Ｔｍ２のときに、ラインメモリ５００に格納された副走査方向１ライン分の画像データをメモリ５０１〜５２９に分割して書き込む。メモリ５０１〜５２９はラインメモリ５００よりも記憶容量の少ないメモリであり、チップ毎に分割されたラインデータ（分割ラインデータ）を記憶する。なお、メモリ５０１〜５２９は、面発光素子アレイチップ１〜２９に対応して設けられているＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ：先入れ先出し）メモリである。即ち、メモリ５０１は面発光素子アレイチップ１に対応するラインデータを記憶し、メモリ５０２は面発光素子アレイチップ２に対応するラインデータを記憶し、・・・メモリ５２９は面発光素子アレイチップ２９に対応するラインデータを記憶する。
【００３３】
本実施例では、ラインメモリ５００より、主走査方向１ライン分のラインデータを順次読み出し、まず、面発光素子アレイチップ１のラインデータを格納するメモリ５０１への書き込みが行われる。次に、面発光素子アレイチップ２の画像データを格納するメモリ５０２への書き込みが行われ、以降、面発光素子アレイチップ２９の画像データを格納するメモリ５２９まで順次、書き込みが連続的に行われる。なお、チップデータ変換部４０３の後段のチップデータシフト部４０４では、面発光素子アレイチップ単位での副走査方向のデータシフト処理が行われる。そのため、メモリ５０１〜５２９には、副走査方向１０ライン分のラインデータが格納されるものとする。
【００３４】
（チップデータシフト部）
補正手段であるチップデータシフト部４０４は、次のような制御を行う。すなわち、ＣＰＵ４００から予め指示された面発光素子アレイチップ毎の副走査方向の画像シフト量に関するデータ（２４００ｄｐｉ単位）に基づいて、メモリ５０１〜５２９からのラインデータの相対的な読み出しタイミングを制御する。以下、チップデータシフト部４０４が実行する副走査方向の画像シフト処理について具体的に説明する。
【００３５】
露光ヘッド１０６の長手方向において、偶数番目の各面発光素子アレイチップの実装位置にずれがないことが望ましい。同様に、露光ヘッド１０６の長手方向においても、奇数番目の各面発光素子アレイチップの実装位置にずれがないことが望ましい。また、偶数番目の各面発光素子アレイチップと奇数番目の各面発光素子アレイチップとの副走査方向の実装位置関係は２４００ｄｐｉ相当で所定の画素数（例えば、８画素）であることが設計上好ましい。さらに、各面発光素子アレイチップ内における発光素子列の副走査方向の配置位置が固体差を持たず一定であることが好ましい。しかしながら、面発光素子アレイチップの実装位置や発光素子列の配置位置は誤差を含み、これらの誤差が出力画像の画質の低下を招くおそれがある。
【００３６】
図４に示すメモリ４２０（ＲＯＭ）には、駆動基板２０２に千鳥状に実装された面発光素子アレイチップ１〜２９の各発光素子列の副走査方向の相対的な位置関係から演算された補正データが記憶されている。例えば、メモリ４２０には、次のような測定データに基づく補正データが記憶されている。副走査方向の位置の基準となる面発光素子アレイチップ１の発光素子列に対し、他の面発光素子アレイチップ２〜２９の各発光素子列が副走査方向に２４００ｄｐｉ相当で何画素ずれて駆動基板２０２に実装されているかを示す補正データが記憶されている。測定データは、駆動基板２０２に面発光素子アレイチップ２〜２９を実装した後、測定装置によって各面発光素子アレイチップの発光素子を点灯させ、その受光結果に基づいて計測される。ＣＰＵ４００は、画像形成装置の電源がＯＮされたことに応じてメモリ４２０から読み出した補正データをチップデータシフト部４０４の内部レジスタに設定する。チップデータシフト部４０４は、内部レジスタに設定された補正データに基づいてメモリ５０１〜５２９に記憶された同一ラインを形成するためのラインデータのシフト処理を行う。例えば、面発光素子アレイチップ１の発光素子列に対して面発光素子アレイチップ２の発光素子列が２４００ｄｐｉ相当で副走査方向に８画素ずれて駆動基板に実装されている場合には、チップデータシフト部４０４は、次のような処理を行う。すなわち、チップデータシフト部４０４は、駆動基板２０２への面発光素子アレイチップ１に対応するラインデータの出力タイミングに対して、同一ラインをなす面発光素子アレイチップ２に対応するラインデータの出力タイミングを８画素分遅延させる。そのため、チップデータシフト部４０４は、面発光素子アレイチップ１に対応するラインデータに対して、面発光素子アレイチップ２に対応する全ラインデータをシフトさせる。
【００３７】
（データ送信部）
データ送信部４０５は、露光ヘッド１０６の駆動基板２０２に対して、上述した一連のラインデータに対するデータ処理を実行した後のラインデータを送信する。
【００３８】
［露光ヘッドの駆動部］
（データ受信部）
次に、露光ヘッド１０６の駆動部３０３ａ内部の処理について説明する。駆動部３０３ａは、データ受信部４０７、ＰＷＭ信号生成部４１１、タイミング制御部４１２、制御信号生成部４１３、駆動電圧生成部４１４の機能ブロックから構成されている。以下、駆動部３０３ａでの画像データが処理される順に各機能ブロックの処理について説明する。なお、前述したように、チップデータ変換部４０３では、２９個の面発光素子アレイチップ毎に画像データの配列を行い、以降の処理ブロックは、２９チップに格納された各画像データを並列に処理する構成となっている。駆動部３０３ａでは、面発光素子アレイチップ１〜１５に対応した画像データを受信し、面発光素子アレイチップ毎に並列に処理可能な回路を有するものとする。
【００３９】
（データ受信部）
データ受信部４０７は、制御基板４１５のデータ送信部４０５から送信された信号を受信する。ここで、データ受信部４０７、データ送信部４０５は、Ｌｉｎｅ同期信号に同期して副走査方向のライン単位で、画像データを送受信するものとする。
【００４０】
（ＰＷＭ信号生成部、タイミング制御部、制御信号生成部、駆動電圧生成部）
ＰＷＭ信号生成部４１１では、データ受信部４０７から入力された画素毎のデータ値に応じて面発光素子アレイチップが１画素区間内で発光する発光時間に対応したパルス幅に変換したパルス幅信号（以下、ＰＷＭ信号という）を生成する。ＰＷＭ信号を出力するタイミングは、タイミング制御部４１２により制御される。タイミング制御部４１２は、制御基板４１５の同期信号生成部４０６で生成されたＬｉｎｅ同期信号より、各画素の画素区間に対応した同期信号を生成し、ＰＷＭ信号生成部４１１に出力する。駆動電圧生成部４１４は、ＰＷＭ信号に同期して、面発光素子アレイチップを駆動する駆動電圧を生成する。なお、駆動電圧生成部４１４は、ＣＰＵ４００によって所定の光量となるように出力信号の電圧レベルを５Ｖ中心に調整可能な構成とする。本実施例では、各面発光素子アレイチップは、同時に４つの発光素子を独立して駆動できる構成となっている。駆動電圧生成部４１４は、面発光素子アレイチップ毎に駆動信号４ライン、露光ヘッド１０６全体では、千鳥状構成の１ライン（１５チップ）×４＝６０ラインに駆動信号を供給する。各面発光素子アレイチップに供給される駆動信号は、ΦＷ１〜ΦＷ４とする（図１１参照）。一方、後述するシフトサイリスタ（図１１参照）の動作により、順次、面発光素子チップアレイが駆動される。制御信号生成部４１３は、タイミング制御部４１２で生成された画素区間に対応する同期信号より、画素毎にシフトサイリスタを転送するための制御信号Φｓ、Φ１、Φ２を生成する（図１１参照）。
【００４１】
［駆動電圧生成部の構成］
図７は、駆動電圧生成部４１４の回路構成を示す模式図である。上述したように、駆動電圧生成部４１４では、ＰＷＭ信号生成部４１１から出力されるＰＷＭ信号に同期して面発光素子アレイチップ１〜１５を駆動する駆動電圧を生成し、各面発光素子アレイチップ１〜１５に供給する。図７に示すように、駆動電圧生成部４１４は、デジタル信号をアナログ信号に変換するデジタルアナログ変換制御回路であるＤＡＣ１１００、１１０１、ＤＡＣ１１１１〜１１２５、スイッチ素子１１５１〜１１６５を有している。第２の光量制御部であるＤＡＣ１１００、第３の光量制御部であるＤＡＣ１１０１は、露光ヘッド１０６全体の光量を制御するためのＤＡＣである。ＤＡＣ１１００、１１０１は、入力される電源電圧から、第１の光量制御部であるＤＡＣ１１１１〜１１２５が各面発光素子アレイチップ１〜２５に駆動電圧を供給するための制御電圧を生成する。そして、ＤＡＣ１１００、１１０１は、アナログ配線１１０２、１１０３を介して、面発光素子アレイチップ１〜１５に対応して設けられた、各面発光素子アレイチップ１〜１５の光量調整を行うＤＡＣ１１１１〜１１２５に対して、生成した制御電圧を供給する。以下では、ＤＡＣ１１００から供給される制御電圧を第１の電圧、ＤＡＣ１１０１から供給される制御電圧を第２の電圧とする。また、第１の電圧と第２の電圧の大小関係は、後述するように、第１の電圧＞第２の電圧とする。
【００４２】
ＤＡＣ１１１１〜１１２５は、面発光素子アレイチップ１〜１５に対応して設けられ、各面発光素子アレイチップの面発光素子を発光させるための駆動電圧を出力する。出力する駆動電圧は、ＤＡＣ１１００から供給される第１の電圧、ＤＡＣ１１０１から供給される第２の電圧、各ＤＡＣ１１１１〜１１２５にＣＰＵ４００から設定される、出力する駆動電圧に応じた設定値（第１の指示値）に基づいて生成される。前述したように、面発光素子アレイチップ１〜１５は、同一の駆動電圧を供給されても面発光素子アレイチップ毎に発光光量が異なる。そのため、各ＤＡＣ１１１１〜１１２５には、ＣＰＵ４００から通信ライン（不図示）を介して駆動電圧に応じた設定値が設定されるものとする。同一の面発光素子アレイチップ内では、面発光素子毎の光量のバラツキが小さいため、面発光素子アレイチップ１〜１５毎に設けたＤＡＣ１１１１〜１１２５により、面発光素子アレイチップ内の面発光素子の光量が制御される。また、ＤＡＣ１１１１〜１１２５の駆動電圧を出力する出力部は、スイッチ素子１１５１〜１１６５がオンしたときに流れる電流により、出力している駆動電圧が変動しないように、ボルテージフォロア等の電圧ドライブ回路（不図示）を有しているものとする。生成された駆動電圧は、スイッチ素子１１５１〜１１６５を介して、各面発光素子アレイチップ１〜１５に供給される。スイッチ素子１１５１〜１１６５は、各面発光素子アレイチップ１〜１５において、４つの発光素子を同時に発光させるため、それぞれ内部に４つの接点、１１５１ａ〜１１５１ｄ、・・、１１６５ａ〜１１６５ｄを有している。末尾のａ、ｂ、ｃ、ｄは、それぞれ上述した各面発光素子アレイチップ１〜１５に供給される駆動信号ΦＷ１〜ΦＷ４に対応する。スイッチ素子１１５１〜１１６５の各接点は、ＰＷＭ信号生成部４１１より出力されたＰＷＭ信号によってオン又はオフされる。ＰＷＭ信号に応じて生成された駆動電圧のパルス信号は、スイッチ素子１１５１、１１５２〜１１６５の各接点に接続された配線１１３１ａ〜１１３１ｄ、１１３２ａ〜１１３２ｄ、・・１１４５ａ〜１１４５ｄを介して各面発光素子アレイチップに供給される。このような動作によって、面発光素子アレイチップ１〜１５毎に駆動電圧の電圧レベルが制御されたパルス信号が各面発光素子アレイチップ１〜１５に供給される。
【００４３】
［ＤＡＣの回路構成］
図８は、本実施例のＤＡＣの回路構成の一例を示す模式図である。図８に示すＤＡＣは、電圧が入力される入力部１２００、１２０１、電圧が出力される出力部１２０３、６３個の分圧抵抗で構成されるラダー抵抗回路１２０４、６４個のスイッチ接点で構成されるセレクタ回路１２０５を有する６ビットのＤＡＣである。前述したＤＡＣ１１１１〜１１２５の場合には、入力部１２００には、第１の電圧が入力され、入力部１２０１には第２の電圧が入力され、出力部１２０３からは駆動電圧がスイッチ素子１１５１〜１１６５に出力される。また、ＤＡＣ１１００、１１０１においては、入力部１２００には電源電圧が入力され、入力部１２０１にはグランドが接続され、出力部１２０３からは、それぞれ第１の電圧、第２の電圧が出力される。
【００４４】
抵抗部であるラダー抵抗回路１２０４は、互いに等しい抵抗値を有する６３個の抵抗が直列に接続された回路である。各抵抗間の電圧は、例えばＤＡＣ１１１１〜１１２５の場合には、入力部１２００から入力された第１の電圧と入力部１２０１から入力された第２の電圧を６３個の抵抗で等分割した電圧となる。なお、ここでは、各抵抗の抵抗値は、同じ抵抗値としているが、公差の範囲内で抵抗値に差分があってもよい。また、必ずしもすべての抵抗の抵抗値が同一である必要はなく、複数の抵抗の中には抵抗値に公差よりも大きい差分があってもよく、それらの抵抗の中には抵抗値が同一のものを含んでもよい。その場合、ＣＰＵ４００は出力する電圧が目標電圧となるように各抵抗の抵抗値に応じて使用する抵抗を選択する。
【００４５】
一方、セレクタ部であるセレクタ回路１２０５は、６４個のスイッチ接点を有しており、図８に示すように、ラダー抵抗回路１２０４の各抵抗の端子に１対１に対応するように、６４個のスイッチ接点がそれぞれ接続された構成となっている。そして、ＣＰＵ４００からの指示値（０〜６３）に応じて、セレクタ回路１２０５の該当するスイッチ接点がオンすることにより、出力部１２０３から出力される出力電圧が決定される。例えば、ＣＰＵ４００から指示値”０”が入力されると、セレクタ回路１２０５の入力部１２０１に最も近いスイッチ接点がオンし、指示値”１”が入力されると、入力部１２０１から２番目に近いスイッチ接点がオンされる。同様に、ＣＰＵ４００から指示値”６３”が入力されると、セレクタ回路１２０５の入力部１２００に最も近いスイッチ接点がオンされる。
【００４６】
ＤＡＣ１１００が出力する第１の電圧、ＤＡＣ１１０１が出力する第２の電圧、ＤＡＣ１１１１〜１１２５が各面発光素子アレイチップ１〜２５に供給される出力電圧（駆動電圧）は、次の（式１）〜（式３）により算出することができる。
【００４７】
第１の電圧＝電源電圧×（第１の電圧設定値÷６３）・・・（式１）
第２の電圧＝電源電圧×（第２の電圧設定値÷６３）・・・（式２）
各面発光素子アレイチップの出力電圧＝（第１の電圧―第２の電圧）×（面発光素子アレイチップ毎のＤＡＣ設定値÷６３）＋第２の電圧・・・（式３）
ここで第１の電圧設定値とは、ＣＰＵ４００からＤＡＣ１１００に設定される第１の電圧に応じた電圧設定値（第２の指示値）であり、第２の電圧設定値とは、ＣＰＵ４００からＤＡＣ１１０１に設定される第２の電圧に応じた電圧設定値（第３の指示値）である。また、各面発光素子アレイチップの出力電圧とは、ＤＡＣ１１１１〜１１２５から面発光素子アレイチップ１〜２５に出力される駆動電圧である。面発光素子アレイチップ毎のＤＡＣ設定値とは、ＣＰＵ４００から各ＤＡＣ１１１１〜１１２５に指示される駆動電圧に応じた設定値（指示値）である。
【００４８】
［ＤＡＣの出力電圧を決定する制御シーケンス］
図９は、ＤＡＣ１１００、１１０１、１１１１〜１１２５の出力電圧を設定するための制御シーケンスを示すフローチャートである。図９に示す処理は、本実施例の画像形成装置において画像形成動作が開始される際に起動され、ＣＰＵ４００により実行される。なお、メモリ４２０には、上述した、出荷前の工場の検査工程において、調整目標光量と各面発光素子アレイチップの発光光量との差を検知し、各面発光素子アレイチップ毎に調整目標値の光量出力が得られる駆動電圧データＶｘが格納されているものとする。
【００４９】
ステップ（以下、Ｓという）１３０１では、ＣＰＵ４００は、メモリ４２０から、各面発光素子アレイチップ１〜２９の駆動電圧データＶｘ（ｘ＝１〜２９）を読み出す。前述したように駆動電圧データＶｘは、各面発光素子アレイチップ１〜２９を所定の目標光量で発光する際に必要となる駆動電圧を示すデータである。Ｓ１３０２では、ＣＰＵ４００は、各面発光素子アレイチップ１〜２９の駆動電圧データの中で、最も光量が低い面発光素子アレイチップの駆動電圧、すなわちメモリ４２０に格納されている駆動電圧データのうちの最大値を、第１の電圧として決定する。そして、ＣＰＵ４００は、上述した（式１）より、電源電圧、決定した第１の電圧に基づいて、ＤＡＣ１１００に設定する第１の電圧設定値を算出する。なお、面発光素子アレイチップの光量が低いほど、他の面発光素子アレイチップと同じ光量にするためには、駆動電圧を高くする必要がある。Ｓ１３０３では、ＣＰＵ４００は、各面発光素子アレイチップ１〜２９の駆動電圧データの中で、最も光量が高い面発光素子アレイチップの駆動電圧、すなわちメモリ４２０に格納されている駆動電圧データのうちの最小値を、第２の電圧として決定する。そして、ＣＰＵ４００は、上述した（式２）より、電源電圧、決定した第２の電圧に基づいて、ＤＡＣ１１０１に設定する第２の電圧設定値を算出する。なお、面発光素子アレイチップの光量が高いほど、他の面発光素子アレイチップと同じ光量にするためには、駆動電圧を低くする必要がある。
【００５０】
Ｓ１３０４では、ＣＰＵ４００は、第１の電圧、第２の電圧、各面発光素子アレイチップ１〜２９の駆動電圧データＶｘに基づいて、以下の（式４）、（式５）により各面発光素子アレイチップに対応したＤＡＣ設定値を算出する。
【００５１】
ＤＡＣ分解能＝（第１の電圧−第２の電圧）÷６３・・・（式４）
チップ個別のＤＡＣ設定値＝（駆動電圧データＶｘ−第２の電圧）÷ＤＡＣ分解能・・・（式５）
Ｓ１３０５では、ＣＰＵ４００は、算出した第１の電圧設定値、第２の電圧設定値、面発光素子アレイチップ個別のＤＡＣ設定値を、それぞれＤＡＣ１１００、１１０１、１１１１〜１１２５に設定し、処理を終了する。
【００５２】
なお、Ｓ１３０２、Ｓ１３０３の処理において、第１の電圧と第２の電圧を、メモリ４２０に記憶されている工場調整時の面発光素子アレイチップの駆動電圧データＶｘと同一の値を設定した場合には、面発光素子は工場調整時と同一光量で制御される。一方、画像形成時の条件に応じて露光ヘッド１０６全体の光量を必要とされる光量（以下、制御光量という）に制御する場合、ＣＰＵ４００は、以下の（式６）、（式７）により第１の電圧、及び第２の電圧を算出する。
【００５３】
第１の電圧＝駆動電圧最大値Ｖｍａｘ×制御光量÷工場調整光量・・・（式６）
第２の電圧＝駆動電圧最小値Ｖｍｉｎ×制御光量÷工場調整光量・・・（式７）
ここで、駆動電圧最大値Ｖｍａｘは、メモリ４２０に格納されている各面発光素子アレイチップの駆動電圧データのうちの駆動電圧の最大電圧値である。また、駆動電圧最小値Ｖｍｉｎは、メモリ４２０に格納されている各面発光素子アレイチップの駆動電圧データのうちの駆動電圧の最小電圧値である。工場調整光量は、出荷前の工場の検査工程で調整されたときの所定の光量である。
【００５４】
（式６）、（式７）の演算を、Ｓ１３０２、Ｓ１３０３の処理で行うことにより、制御光量における第１の電圧と第２の電圧が決定される。これにより、露光ヘッド１０６内の最大光量となる面発光素子アレイチップの光量と、最小光量となる面発光素子アレイチップの光量とが、制御したい光量レベルとなる。なお、本実施例の構成においては、露光ヘッド１０６全体の光量を制御する場合、各面発光素子アレイチップ個別の調整を行うＤＡＣ１１０１〜１１２５の設定を変えることなく、第１の電圧、第２の電圧の設定を制御だけで光量制御を行うことが可能となる。例えば、工場調整時における第１の電圧が４．４Ｖ、第二の電圧が３．６Ｖ、ある面発光素子アレイチップの駆動電圧が４．０Ｖの場合を例に挙げて説明する。この場合、該当の面発光素子アレイチップの駆動電圧は、第１の電圧と第２の電圧のちょうど中間の電圧値になるため、面発光素子アレイチップ毎に設定される６ビットのＤＡＣ設定値は”３２”となる。露光ヘッド１０６全体の光量を下げるように制御する場合には、例えば第１の電圧を２．２Ｖ、第２の電圧を１．８Ｖに変更する。この場合、該当の面発光素子アレイチップの駆動電圧は、ＤＡＣの設定値を”３２”にした状態のままで、第１の電圧（２．２Ｖ）と第２の電圧（１．８Ｖ）のちょうど中間の電圧である２．０Ｖとなる。すなわち、各面発光素子アレイチップの駆動電圧は、相対的に同じ比率で制御されることになる。そのため、Ｓ１３０４の各ＤＡＣ設定値の決定、Ｓ１３０５の各ＤＡＣ設定値の設定については、電源オンした後の最初の光量設定フローで実行すれば、以降の処理では省略することが可能となる。例えば、画像形成装置の機内昇温等の要因によって、高頻度に光量の制御を行う場合には、Ｓ１３０２、Ｓ１３０３の処理において、第１の電圧と第２の電圧のみを決定し、Ｓ１３０５の処理において、ＤＡＣ１１００、１１０１にＤＡＣ設定値を設定すればよい。これにより、露光ヘッド１０６全体の光量バラツキを補正しつつ、露光ヘッド１０６全体の光量を制御可能となり、面発光素子アレイチップ個別にＤＡＣ設定値を設定する際の通信やＤＡＣの応答速度に起因する光量切り換え時間を大幅に短縮することができる。
【００５５】
また、本実施例では、面発光素子アレイチップを電圧駆動する駆動方式において、印加する電圧レベルを制御することで光量を制御する例について説明した。電流駆動により光量を制御する駆動方式についても、ＤＡＣ１１００、１１０１の出力電圧に応じて駆動電流値が決まるように電流源が構成されていれば、面発光素子アレイチップ個別に制御することで、光量調整が可能となる。なお、駆動電圧や駆動電流に対して、面発光素子アレイチップの光量が比例関係にない（例えば、駆動電圧が２Ｖ以上で発光し、２Ｖ〜５Ｖまで光量が線形に増加する）場合の面発光素子アレイチップには、次のような演算処理を行うことで光量制御が可能になる。すなわち、光量ゼロになるときの電圧Ｖ０（この場合は２Ｖ）を予めメモリ４２０に記憶しておき、上述した（式６）、（式７）を、以下の（式８）、（式９）に変更することにより、より高精度に光量制御可能となる。
【００５６】
第１の電圧＝（駆動電圧最大値ｍａｘ−電圧Ｖ０）×制御光量÷工場調整光量＋電圧Ｖ０・・・（式８）
第２の電圧＝（駆動電圧最大値ｍｉｎ−電圧Ｖ０）×制御光量÷工場調整光量＋電圧Ｖ０・・・（式９）
［ＤＡＣの回路構成例］
ＤＡＣの回路構成については、ラダー抵抗回路１２０４、セレクタ回路１２０５を用いた６ビットのＤＡＣ構成を例に説明したが、必要とする精度に応じてビット数を決めればよく、６ビットである必要は必ずしもない。また、ラダー抵抗回路１２０４、セレクタ回路１２０５を用いない、その他の方式のＤＡＣを用いてもよい。図１０は、ＰＷＭ方式によるＤＡＣの回路構成を示す模式図である。図１０（ａ）は、上述した第１の電圧及び第２の電圧を制御するＤＡＣ１１００、１１０１に適用可能なＤＡＣの回路構成の一例を示す回路図である。図１０（ａ）において、ＰＷＭ生成部１４０１で生成されたＰＷＭ信号（第２の指示値、第３の指示値に相当）は、スイッチ部であるＦＥＴ１４０２のゲート端子に入力される。ＦＥＴ１４０２は、ＰＷＭ信号のＤｕｔｙ（デューティ）に応じて、スイッチング動作を行う。ＦＥＴ１４０２がオン時には、電源電圧がＦＥＴ１４０２を介して、抵抗及びコンデンサで構成された平滑部である平滑回路１４０３に入力され、入力された電源電圧は平滑回路１４０３によって平滑化される。そして、平滑化された電圧は、出力部であるボルテージフォロア１４０４により配線１４０５（図７のアナログ配線１１０２、１１０３に相当）を介して出力される。図１０（ａ）に示す回路構成では、電源電圧に対して、ＰＷＭ信号のオン状態の比率に応じたアナログ電圧が出力される。図１０（ｂ）は、各面発光素子アレイチップ１〜２９の駆動電圧を個別に調整するＤＡＣ１１１１〜１１２５に適用可能なＤＡＣの回路構成の一例を示す回路図である。図１０（ｂ）において、入力部１４１６から第１の電圧が入力され、入力部１４１７から第２の電圧が入力される。ＰＷＭ生成部１４１１で生成されたＰＷＭ信号（第３の指示値に相当）は、スイッチング素子であるＦＥＴ１４１２のゲート端子に入力される。ＦＥＴ１４１２は、ＰＷＭ信号のＤｕｔｙに応じて、スイッチング動作を行う。抵抗及びコンデンサで構成される平滑回路１４１３は、ＦＥＴ１４１２がオン時に入力される第１の電圧と、オフ時に入力される第２の電圧を平滑化する。そして、平滑化された電圧は、出力部であるボルテージフォロア１４１４により配線１４１５を介して出力される。このように、ＰＷＭ方式においても、上述したラダー抵抗を用いた方式と同様に、露光ヘッド１０６全体の光量制御と、面発光素子アレイチップ個別の光量制御が可能となる。
【００５７】
［ＳＬＥＤ回路の説明］
図１１は、本実施例の自己走査型発光素子（Ｓｅｌｆ−Ｓｃａｎｎｉｎｇ  ＬＥＤ：ＳＬＥＤ）チップアレイの一部分を抜き出した等価回路である。図１１において、Ｒａ、Ｒｇはそれぞれアノード抵抗、ゲート抵抗であり、Ｔｎはシフトサイリスタ、Ｄｎは転送ダイオード、Ｌｎは発光サイリスタを示す。また、Ｇｎは、対応するシフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートを表している。ここで、ｎは２以上の整数とする。Φ１は奇数番目のシフトサイリスタＴの転送ライン、Φ２は偶数番目のシフトサイリスタＴの転送ラインである。ΦＷ１〜ΦＷ４は発光サイリスタＬの点灯信号ラインであり、それぞれ抵抗ＲＷ１〜ＲＷ４と接続されている。ＶＧＫはゲートラインであり、Φｓはスタートパルスラインである。図１１に示すように、１個のシフトサイリスタＴｎに対し、発光サイリスタはＬ４ｎ−３〜Ｌ４ｎまでの４個が接続されており、同時に４個の発光サイリスタＬ４ｎ−３〜Ｌ４ｎが点灯可能な構成となっている。
【００５８】
［ＳＬＥＤ回路の動作］
次に、図１１に示すＳＬＥＤ回路の動作について説明する。なお、図１１の回路図において、ゲートラインＶＧＫには５Ｖが印加されているものとし、転送ラインΦ１、Φ２、及び点灯信号ラインΦＷ１〜ΦＷ４に入力される電圧も、同じく５Ｖとする。図１１において、シフトサイリスタＴｎがオン状態にあるとき、シフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートＧｎの電位は約０．２Ｖまで引き下げられる。発光サイリスタＬｎの共通ゲートＧｎと発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１との間は、結合ダイオードＤｎで接続されているため、結合ダイオードＤｎの拡散電位にほぼ等しい電位差が発生する。本実施例では、結合ダイオードＤｎの拡散電位は約１．５Ｖであるので、発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１の電位は、発光サイリスタＬｎの共通ゲートＧｎの電位の０．２Ｖに、拡散電位の１．５Ｖを加えた１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）となる。以下、同様に、発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）、発光サイリスタＬｎ＋３（不図示）の共通ゲートＧｎ＋３（不図示）の電位は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。ただし、発光サイリスタＬｎ＋４の共通ゲートＧｎ＋４以降の電位は、ゲートラインＶＧＫの電圧が５Ｖであり、これ以上の高い電圧にはならないので、５Ｖとなる。また、発光サイリスタＬｎの共通ゲートＧｎより前（図１１の共通ゲートＧｎよりも左側）の共通ゲートＧｎ−１の電位については、結合ダイオードＤｎ−１が逆バイアス状態になっているため、ゲートラインＶＧＫの電圧がそのまま印加され、５Ｖとなっている。
【００５９】
図１２（ａ）は、上述したシフトサイリスタＴｎがオン状態のときの各発光サイリスタＬｎの共通ゲートＧｎのゲート電位の分布を示す図であり、共通ゲートＧｎ−１、Ｇｎ、Ｇｎ＋１・・・は、図１１中の発光サイリスタＬの共通ゲートを指している。また、図１２（ａ）の縦軸は、ゲート電位を示す。各シフトサイリスタＴｎがオンするために必要な電圧（以下、しきい値電圧と表記）は、各々の発光サイリスタＬｎの共通ゲートＧｎのゲート電位に拡散電位（１．５Ｖ）を加えたものと、ほぼ同じ電位である。シフトサイリスタＴｎがオンしているとき、同じシフトサイリスタＴｎの転送ラインΦ２のラインに接続されているシフトサイリスタの中で、共通ゲートのゲート電位が最も低いのはシフトサイリスタＴｎ＋２である。シフトサイリスタＴｎ＋２に接続されている発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は、先に説明したように３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）（図１２（ａ））である。したがって、シフトサイリスタＴｎ＋２のしきい値電圧は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。しかしながら、シフトサイリスタＴｎがオンしているため、転送ラインΦ２の電位は約１．５Ｖ（拡散電位）に引き込まれており、シフトサイリスタＴｎ＋２のしきい値電圧より低いために、シフトサイリスタＴｎ＋２はオンすることができない。同じ転送ラインΦ２に接続されている他のシフトサイリスタは、シフトサイリスタＴｎ＋２よりもしきい値電圧が高いため、同様にオンすることができず、シフトサイリスタＴｎのみがオン状態を保つことができる。
【００６０】
また、転送ラインΦ１に接続されているシフトサイリスタについては、しきい値電圧が最も低い状態であるシフトサイリスタＴｎ＋１のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）である。そして、次にしきい値電圧の低いシフトサイリスタＴｎ＋３（図１１では不図示）は６．２Ｖ（＝４．７Ｖ＋１．５Ｖ）である。この状態で、転送ラインΦ１に５Ｖが入力されると、シフトサイリスタＴｎ＋１のみがオン状態に遷移できる。この状態では、シフトサイリスタＴｎとシフトサイリスタＴｎ＋１が同時にオンした状態である。そのため、シフトサイリスタＴｎ＋１から図１１の回路図中、右側に設けられたシフトサイリスタＴｎ＋２、Ｔｎ＋３等のゲート電位は、各々、拡散電位（１．５Ｖ）分、引き下げられる。ただし、ゲートラインＶＧＫの電圧が５Ｖであり、発光サイリスタＬの共通ゲートの電圧はゲートラインＶＧＫの電圧で制限されるため、シフトサイリスタＴｎ＋５より右側のゲート電位は５Ｖとなる。図１２（ｂ）は、このときの各共通ゲートＧｎ−１〜Ｇｎ＋４のゲート電圧分布を示す図であり、縦軸はゲート電位を示す。この状態で、転送ラインΦ２の電位を０Ｖに下げると、シフトサイリスタＴｎがオフし、シフトサイリスタＴｎの共通ゲートＧｎの電位がＶＧＫ電位まで上昇する。図１２（ｃ）は、このときのゲート電圧分布を示す図であり、縦軸はゲート電位を示す。こうして、シフトサイリスタＴｎからシフトサイリスタＴｎ＋１へのオン状態の転送が完了する。
【００６１】
［発光サイリスタの発光動作］
次に、発光サイリスタの発光動作に関して説明する。シフトサイリスタＴｎのみがオンしているとき、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの４個の発光サイリスタのゲートはシフトサイリスタＴｎの共通ゲートＧｎに共通に接続されている。そのため、発光サイリスタＬ４ｎ−３〜Ｌ４ｎのゲート電位は、共通ゲートＧｎと同じ０．２Ｖである。したがって、各々の発光サイリスタのしきい値は１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）であり、発光サイリスタの点灯信号ラインΦＷ１〜ΦＷ４から、１．７Ｖ以上の電圧が入力されれば、発光サイリスタＬ４ｎ−３〜Ｌ４ｎは点灯可能である。したがって、シフトサイリスタＴｎがオンしているときに、点灯信号ラインΦＷ１〜ΦＷ４に点灯信号を入力することにより、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの４個の発光サイリスタを選択的に発光させることが可能である。このとき、シフトサイリスタＴｎの隣のシフトサイリスタＴｎ＋１の共通ゲートＧｎ＋１の電位は１．７Ｖであり、共通ゲートＧｎ＋１にゲート接続している発光サイリスタＬ４ｎ＋１〜４ｎ＋４のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）となる。点灯信号ラインΦＷ１〜ΦＷ４から入力される点灯信号は５Ｖであるので、発光サイリスタＬ４ｎ−３〜４ｎの点灯パターンと同じ点灯パターンで、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４も点灯しそうである。ところが、発光サイリスタＬ４ｎ−３〜Ｌ４ｎまでの方がしきい値電圧が低いため、点灯信号ラインΦＷ１〜ΦＷ４から点灯信号が入力された場合には、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４よりも早くオンする。一旦、発光サイリスタＬ４ｎ−３〜Ｌ４ｎがオンすると、接続されている点灯信号ラインΦＷ１〜ΦＷ４が約１．５Ｖ（拡散電位）に引き下げられる。そのため、点灯信号ラインΦＷ１〜ΦＷ４の電位が、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４のしきい値電圧よりも低くなるため、発光サイリスタＬ４ｎ＋１〜Ｌ４ｎ＋４はオンすることができない。このように、１個のシフトサイリスタＴに複数の発光サイリスタＬを接続することで、複数個の発光サイリスタＬを同時点灯させることができる。
【００６２】
図１３は、図１１に示すＳＬＥＤ回路の駆動信号のタイミングチャートである。図１３では、上から順に、ゲートラインＶＧＫ、スタートパルスラインΦｓ、奇数番目、偶数番目のシフトサイリスタの転送ラインΦ１、Φ２、発光サイリスタの点灯信号ラインΦＷ１〜ΦＷ４の駆動信号の電圧波形を表している。なお、各駆動信号は、オン時の電圧は５Ｖ、オフ時の電圧は０Ｖである。また、図１３の横軸は時間を示す。また、Ｔｃは、クロック信号Φ１の周期を示し、Ｔｃ／２は、周期Ｔｃの半分（＝１／２）の周期を示す。
【００６３】
ゲートラインＶＧＫには常に５Ｖが供給される。また、奇数番目のシフトサイリスタ用のクロック信号Φ１、偶数番目のシフトサイリスタ用のクロック信号Φ２が同じ周期Ｔｃにて入力され、スタートパルスラインの信号Φｓは５Ｖが供給されている。奇数番目のシフトサイリスタ用のクロック信号Φ１が最初に５Ｖになる少し前に、ゲートラインＶＧＫに電位差をつけるために、スタートパルスラインの信号Φｓは０Ｖに落とされる。これにより、最初のシフトサイリスタＴｎ−１のゲート電位が５Ｖから１．７Ｖに引き込まれ、しきい値電圧が３．２Ｖになって、転送ラインΦ１による信号でオンできる状態になる。転送ラインΦ１に５Ｖが印加され、最初のシフトサイリスタＴｎ−１がオン状態に遷移してから少し遅れて、スタートパルスラインΦｓに５Ｖが供給され、以降、スタートパルスラインΦｓには５Ｖが供給され続ける。
【００６４】
転送ラインΦ１と転送ラインΦ２は互いのオン状態（ここでは５Ｖ）が重なる時間Ｔｏｖを持ち、略相補的な関係になるように構成される。発光サイリスタ点灯用信号ラインΦＷ１〜ΦＷ４は、転送ラインΦ１、Φ２の周期の半分の周期で送信され、対応するシフトサイリスタがオン状態のときに、５Ｖが印加されると点灯する。例えば期間ａでは同一のシフトサイリスタに接続されている４つの発光サイリスタが全て点灯している状態であり、期間ｂでは３つの発光サイリスタが同時点灯している。また、期間ｃでは全ての発光サイリスタは消灯状態であり、期間ｄでは２つの発光サイリスタが同時点灯している。期間ｅでは点灯する発光サイリスタは１つのみである。
【００６５】
本実施例では１個のシフトサイリスタに接続する発光サイリスタの数は４個としているがこれに限ったものではなく、用途に応じて４個より少なくても多くてもよい。なお、上述した回路では各サイリスタのカソードを共通とする回路について説明したが、アノード共通回路でも適宜極性を反転することで適用可能である。
【００６６】
［面発光サイリスタの構造］
図１４は、本実施例の面発光サイリスタ部の概略図である。図１４（ａ）は、メサ（台形）構造９２２に形成された発光素子が複数配列されている発光素子アレイの平面図（模式図）である。図１４（ｂ）は、図１４（ａ）に示すＢ−Ｂ線で、メサ構造９２２に形成された発光素子を切断したときの断面概略図である。発光素子が形成されたメサ構造９２２は、所定のピッチ（発光素子間の間隔）（例えば１２００ｄｐｉの解像度の場合には略２１．１６μｍ）で配置されており、各メサ構造９２２は、素子分離溝９２４により互いに分離されている。
【００６７】
図１４（ｂ）において、９００は第一伝導型の化合物半導体基板、９０２は基板９００と同じ第一伝導型のバッファ層、９０４は第一伝導型の二種類の半導体層の積層で構成される分布ブラッグ反射（ＤＢＲ）層である。また、９０６は第１の第一伝導型の半導体層、９０８は第一伝導型とは異なる第１の第二伝導型の半導体層、９１０は第２の第一伝導型の半導体層、９１２は第２の第二伝導型の半導体層である。図１４（ｂ）に示すように、半導体層９０６、９０８、９１０、９１２の、伝導型の異なる半導体を交互に積層することで、ｐｎｐｎ型（又はｎｐｎｐ型）のサイリスタ構造を形成している。本実施例では、基板９００にはｎ型のＧａＡｓ基板を用い、バッファ層９０２にはｎ型のＧａＡｓ層又はｎ型のＡｌＧａＡｓ層、ＤＢＲ層９０４にはｎ型の高Ａｌ組成のＡｌＧａＡｓと低Ａｌ組成のＡｌＧａＡｓの積層構造を用いている。ＤＢＲ層の上の第１の第一伝導型の半導体層９０６にはｎ型のＡｌＧａＡｓ、第１の第二伝導型の半導体層９０８にはｐ型ＡｌＧａＡｓを用いている。また、第２の第一伝導型の半導体層９１０にはｎ型のＡｌＧａＡｓ、第２の第二伝導型の半導体層９１２にはｐ型のＡｌＧａＡｓを用いている。
【００６８】
また、メサ構造型の面発光素子では、電流狭窄機構を用い、電流をメサ構造９２２側面に流さないようにすることで発光効率を向上させている。ここで、本実施例における電流狭窄機構について説明する。図１４（ｂ）に示すように、本実施例では第２の第二伝導型の半導体層９１２であるｐ型のＡｌＧａＡｓの上に、ｐ型のＧａＰ層９１４を形成し、更にその上にｎ型の透明導電体であるＩＴＯ層９１８を形成している。ｐ型のＧａＰ層９１４は、透明導電体のＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成しておく。発光サイリスタに対して順バイアスを加えたとき（例えば裏面電極９２６を接地し、表面電極９２０に正電圧を加えたとき）、ｐ型のＧａＰ層９１４は、透明導電体のＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成されているためトンネル接合となる。その結果、電流が流れる。このような構造により、ｐ型のＧａＰ層９１４は、ｎ型透明導電体のＩＴＯ層９１８と接触する部分に電流を集中させ、電流狭窄機構を形成している。なお、本実施例においては、ＩＴＯ層９１８とｐ型のＡｌＧａＡｓ層９１２との間に層間絶縁層９１６を設けている。ところが、ｎ型のＩＴＯ層９１８とｐ型のＡｌＧａＡｓ層９１２で形成される付設ダイオードは、発光サイリスタの順方向バイアスに対して逆バイアスになっており、順バイアスしたときに、トンネル接合部以外は基本的に電流が流れない。そのため、ｎ型のＩＴＯ層９１８とｐ型のＡｌＧａＡｓ層９１２で形成される付設ダイオードの逆方向耐圧が必要な用途に対して十分であれば、省略することも可能である。このような構成により、ｐ型のＧａＰ層９１４とｎ型の透明導電体のＩＴＯ層９１８とが接触する部分とほぼ同等な部分の下部の半導体積層部が発光し、ＤＢＲ層９０４によってそのほとんどの発光が基板９００と反対側に反射される。
【００６９】
本実施例における露光ヘッド１０６は、解像度に応じて発光点の密度（発光素子間の間隔）が決定される。面発光素子アレイチップ内部の各面発光素子は、素子分離溝９２４によってメサ構造９２２に分離され、例えば１２００ｄｐｉの解像度で画像形成を行う場合は、隣接する発光素子（発光点）の素子中心間の間隔は２１．１６μｍとなるように配列される。
【００７０】
以上、各面発光素子アレイチップのうちの最大、最小光量の面発光素子アレイチップの駆動電圧に基づいて、２つの基準電圧（第１の電圧、第２の電圧）を決定し、基準電圧に基づいて、各面発光素子アレイチップのＤＡＣを駆動する方式について説明した。これにより、各面発光素子アレイチップの発光光量のバラツキを高精度に補正しつつ、ＤＡＣの回路規模を小さくすることが可能となる。例えば、発光素子アレイチップのバラツキが±１６％（バラツキ幅（レンジ）が３２％）ある場合においても、６ｂｉｔ（６４段階）のＤＡＣを用いれば０．５％（＝３２％／６４）の分解能で補正可能となる。更に、露光ヘッド全体の光量制御を共通のＤＡＣ１１００、１１０１で行うことで、面発光素子アレイチップ個別のＤＡＣの制御分解能を低下させることなく、面発光素子アレイチップ間の濃度差の発生を防ぐことが可能となる。露光ヘッド全体の光量制御を行う場合は、面発光素子アレイチップ個別のＤＡＣ設定を再設定する必要がないことから、短時間で光量の切替えが可能となり、画像形成装置全体の生産性を落とすことなく、光量を切り替えることができる。
【００７１】
なお、本実施例では、面発光素子アレイチップを配列した露光ヘッドを例に説明した。本発明は、複数の発光素子から構成されるレーザ走査方式の露光手段に対しても、同様に有効である。特にビーム数の多いＶＣＳＥＬ（面発光レーザ）を用いた露光手段においても、光出力の近いビームを一つのグループとし、そのグループに対して共通となる２つの基準電圧と、発光素子個別のＤＡＣを用いることで同様の効果を奏することができる。
【００７２】
以上説明したように、本実施例によれば、回路規模の増大を抑えるとともに、半導体チップ毎の光量バラツキを高精度に制御することができる。
【符号の説明】
【００７３】
１〜２９              面発光素子アレイチップ
１０６                露光ヘッド
４００                ＣＰＵ
４１４                駆動電圧生成部
１１００              ＤＡＣ
１１０１              ＤＡＣ
１１１１〜１１２５    ＤＡＣ
１２０４              ラダー抵抗
１２０５              セレクタ回路
【図１】
2020075437.tif 000003
【図２】
2020075437.tif 000004
【図３】
2020075437.tif 000005
【図４】
2020075437.tif 000006
【図５】
2020075437.tif 000007
【図６】
2020075437.tif 000008
【図７】
2020075437.tif 000009
【図８】
2020075437.tif 000010
【図９】
2020075437.tif 000011
【図１０】
2020075437.tif 000012
【図１１】
2020075437.tif 000013
【図１２】
2020075437.tif 000014
【図１３】
2020075437.tif 000015
【図１４】
2020075437.tif 000016