(57)【要約】【課題】本発明は、プリント回路基板を提供する。【解決手段】本発明の一側面に係るプリント回路基板は、複数の素子実装部を備えるプリント回路基板であって、複数の絶縁層及び第１回路を含む第１積層体と、上記第１積層体に形成され、上記第１積層体の上面に開放されるキャビティと、上記キャビティ内に積層された複数の樹脂層及び第２回路を含む第２積層体と、を含み、上記第１回路は、上記キャビティにより露出する接続パッドを含み、上記第２積層体は、最下層に位置する上記樹脂層を貫通し、上記接続パッドと接触する接続ビアを含み、上記第２回路は、複数の素子実装部に電気的に接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の素子実装部を備えるプリント回路基板であって、
複数の絶縁層及び第１回路を含む第１積層体と、
前記第１積層体に形成され、前記第１積層体の上面に開放されたキャビティと、
前記キャビティ内に積層された複数の樹脂層及び第２回路を含む第２積層体と、
を含み、
前記第１回路は、前記キャビティにより露出される接続パッドを含み、
前記第２積層体は、最下層に位置する前記樹脂層を貫通し、前記接続パッドと接触する接続ビアを含み、
前記第２回路は、複数の素子実装部に電気的に接続する、プリント回路基板。
【請求項２】
前記第２回路の一部は、前記複数の素子実装部を互いに電気的に接続する請求項１に記載のプリント回路基板。
【請求項３】
前記第２回路の一部は、いずれか１つの前記素子実装部と前記接続ビアとを電気的に接続する請求項１または２に記載のプリント回路基板。
【請求項４】
前記樹脂層は、感光性樹脂を含む請求項１〜３の何れか一項に記載のプリント回路基板。
【請求項５】
前記樹脂層の厚さは、前記絶縁層の厚さよりも小さい請求項１〜４の何れか一項に記載のプリント回路基板。
【請求項６】
前記第１回路の回路幅は、前記第２回路の回路幅よりも大きい請求項１〜５の何れか一項に記載のプリント回路基板。
【請求項７】
前記第１積層体の最上層に位置する前記第１回路は、最上層に位置した前記絶縁層の上面に埋め込まれた請求項１〜６の何れか一項に記載のプリント回路基板。
【請求項８】
前記第１積層体の最上層に位置する前記第１回路は、最上層に位置した前記絶縁層よりも突出した請求項１〜７の何れか一項に記載のプリント回路基板。
【請求項９】
前記第２積層体の上面は、前記第１積層体の上面の高さ以下に位置する請求項１〜８の何れか一項に記載のプリント回路基板。
【請求項１０】
前記第１積層体の上面及び前記第２積層体の上面に形成される第２の樹脂層をさらに含む請求項１〜９の何れか一項に記載のプリント回路基板。
【請求項１１】
最上層に位置した前記絶縁層には、ビアホールが形成され、
前記ビアホール内には、ビアが形成され、
前記第２の樹脂層は、前記ビアを取り囲むように前記ビアホールの内部を充填する請求項１０に記載のプリント回路基板。
【請求項１２】
前記第２の樹脂層上に積層されるソルダーレジスト層をさらに含む請求項１０に記載のプリント回路基板。
【請求項１３】
前記第２の樹脂層上に形成され、前記第２回路に電気的に接続する第３回路をさらに含む請求項１０に記載のプリント回路基板。
【請求項１４】
前記第１積層体及び前記第２積層体の上に積層されるソルダーレジスト層をさらに含む請求項１〜１３の何れか一項に記載のプリント回路基板。
【請求項１５】
前記ソルダーレジスト層を貫通して前記素子実装部を提供する金属ポストをさらに含む請求項１４に記載のプリント回路基板。
【請求項１６】
前記金属ポストは、
前記ソルダーレジスト層を貫通するポストビアと、
前記ソルダーレジスト層よりも突出して前記ポストビア上に形成されるポストパッドと、を含む請求項１５に記載のプリント回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）に関する。
【背景技術】
【０００２】
コンピューター産業の発達により、高い性能を有しながらもより低い費用で生産できる集積回路（ダイ、ｄｉｅ）に関する技術が発達されている。これにより、多数のダイを含むパッケージ基板に関する技術も開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８７５４５１４号明細書
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の一側面によれば、複数の素子実装部を備えるプリント回路基板であって、複数の絶縁層及び第１回路を含む第１積層体と、上記第１積層体に形成され、上記第１積層体の上面に開放されたキャビティと、上記キャビティ内に積層された複数の樹脂層及び第２回路を含む第２積層体と、を含み、上記第１回路は、上記キャビティにより露出する接続パッドを含み、上記第２積層体は、最下層に位置する上記樹脂層を貫通し、上記接続パッドと接触する接続ビアを含み、上記第２回路は、複数の素子実装部に電気的に接続されるプリント回路基板が提供される。
【０００５】
上記第２回路の一部は、上記複数の素子実装部を互いに電気的に接続させることができ、上記第２回路の一部は、いずれか１つの上記素子実装部と上記接続ビアとを電気的に接続させることができる。
【０００６】
上記樹脂層は、感光性樹脂を含むことができ、上記樹脂層の厚さは、上記絶縁層の厚さよりも小さいことができる。
【０００７】
上記第１回路の回路幅は、上記第２回路の回路幅よりも大きいことができる。
【０００８】
上記第１積層体の最上層に位置する上記第１回路は、最上層に位置した上記絶縁層の上面に埋め込まれることができ、上記第１積層体の最上層に位置する上記第１回路は、最上層に位置した上記絶縁層よりも突出することができる。
【０００９】
上記第２積層体の上面は、上記第１積層体の上面の高さ以下に位置することができる。
【００１０】
上記第１積層体の上面及び上記第２積層体の上面に形成される第２の樹脂層をさらに含むことができる。最上層に位置した上記絶縁層には、ビアホールが形成され、上記ビアホール内にはビアが形成されて、上記第２の樹脂層が上記ビアを取り囲むように上記ビアホールの内部を充填することができる。
【００１１】
上記第２の樹脂層上に積層されるソルダーレジスト層をさらに含むことができる。上記第２の樹脂層上に形成され、上記第２回路に電気的に接続される第３回路をさらに含むことができる。
【００１２】
上記第１積層体及び上記第２積層体の上に積層されるソルダーレジスト層をさらに含むことができる。上記ソルダーレジスト層を貫通する上記素子実装部を提供する金属ポストをさらに含むことができる。上記金属ポストは、上記ソルダーレジスト層を貫通するポストビアと、上記ソルダーレジスト層よりも突出して上記ポストビア上に形成されるポストパッドと、を含むことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施例に係るプリント回路基板を示す図である。
【図２】本発明の第１実施例に係るプリント回路基板を含むパッケージを示す図である。
【図３】本発明の第２実施例に係るプリント回路基板を示す図である。
【図４】本発明の第３実施例に係るプリント回路基板を示す図である。
【図５】本発明の第４実施例に係るプリント回路基板を示す図である。
【図６】本発明の第５実施例に係るプリント回路基板を示す図である。
【図７】本発明の第５実施例に係るプリント回路基板を含むパッケージを示す図である。
【図８】本発明の第６実施例に係るプリント回路基板を示す図である。
【図９】本発明の第７実施例に係るプリント回路基板を示す図である。
【図１０】本発明の一実施例に係るパッケージの製造方法を示す図である。
【図１１】本発明の一実施例に係るパッケージの製造方法を示す図である。
【図１２】本発明の他の実施例に係るパッケージの製造方法を示す図である。
【図１３】本発明の他の実施例に係るパッケージの製造方法を示す図である。
【発明を実施するための形態】
【００１４】
本発明に係るプリント回路基板の実施例を添付図面を参照して詳細に説明し、添付図面を参照して説明するに当たって、同一または対応する構成要素には同一の図面符号を付し、これに対する重複説明を省略する。
【００１５】
また、以下で使用する「第１」、「第２」等の用語は、同一または対応する構成要素を区別するための識別記号に過ぎず、同一または対応する構成要素が第１、第２等の用語により限定されることはない。
【００１６】
また、「結合」とは、各構成要素間の接触関係において、各構成要素間に物理的に直接接触する場合のみを意味するものではなく、他の構成が各構成要素の間に介在され、その他の構成に構成要素がそれぞれ接触している場合まで包括する概念として使用する。
【００１７】
以下では、プリント回路基板の様々な実施例を区分して説明するが、一実施例に対する説明が他の実施例にも適用できることを排除しない。一実施例についての説明は、両立不可能な関係ではない場合は、他の実施例にも適用できる。
【００１８】
＜プリント回路基板＞
［第１実施例］
図１は、本発明の第１実施例に係るプリント回路基板を示す図であり、図２は、本発明の第１実施例に係るプリント回路基板を含むパッケージを示す図である。
【００１９】
本発明の実施例に係るプリント回路基板は、複数の電子素子を実装できるように、複数の素子実装部を提供することができる。素子実装部は、電子素子が結合される領域であって、複数の実装パッドを含むことができる。ここで、電子素子は、能動素子、受動素子、集積回路等多様に選択することができ、チップ（ｃｈｉｐ）、ダイ（ｄｉｅ）等を含むことができる。
【００２０】
本発明の実施例に係るプリント回路基板の説明においては、プリント回路基板が第１素子実装部Ｍ１及び第２素子実装部Ｍ２を備えることに基づいて説明するが、素子実装部が  ３つ以上になることを排除しない。
【００２１】
第１素子実装部Ｍ１と第２素子実装部Ｍ２とは、互いに離隔して区画され、それぞれの素子実装部は、互いに異なる複数の実装パッドを含むことができる。第１素子実装部Ｍ１には、第１電子素子Ｅ１が実装され、第２素子実装部Ｍ２には、第２電子素子Ｅ２が実装されて、第１電子素子Ｅ１と第２電子素子Ｅ２のそれぞれは、能動素子、受動素子、集積回路等から選択することができる。例えば、第１電子素子Ｅ１がＨＢＭであり、第２電子素子Ｅ２がＧＰＵであることができるが、これに制限されない。
【００２２】
図１を参照すると、本発明の第１実施例に係るプリント回路基板は、第１積層体１００、キャビティ１２０、第２積層体２００を含むことができる。
【００２３】
第１積層体１００は、複数の絶縁層１１０が上下に積層されて形成される。絶縁層１１０は、有機物または無機物の絶縁物質で形成される層であって、樹脂を含むことができる。絶縁層１１０の樹脂としては、熱硬化性または熱可塑性が挙げられ、具体的には、エポキシ（ｅｐｏｘｙ）樹脂、イミダゾール（ｉｍｉｄａｚｏｌｅ）樹脂、ポリイミド（ｐｏｌｙｉｍｉｄｅ）樹脂、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）樹脂、フッ素系樹脂のうちの少なくとも１種を含むことができるが、これに制限されない。
【００２４】
絶縁層１１０は、内部にガラス繊維等の繊維補強材を含むことができ、この具体的な絶縁層１１０としては、プリプレグ（Ｐｒｅｐｒｅｇ）を用いることができる。また、絶縁層１１０は、有機フィラーまたは無機フィラー等のフィラーを含有することができる。絶縁層１１０に含有される無機フィラーとしては、シリカが挙げられる。
【００２５】
互いに同一または異なる材質の複数の絶縁層１１０が層ごとに積層されて第１積層体１００を構成することができる。図１には、２つの絶縁層１１０が示されているが、絶縁層１１０の数は、設計等により変更できる。
【００２６】
第１積層体１００には、回路を形成でき、第１積層体１００に形成された回路を第１回路Ｃ１と称する。第１回路Ｃ１は、金属で形成することができ、第１回路Ｃ１の金属は、銅、銀、ニッケル、パラジウム、白金、金、アルミニウムのうちの少なくとも１種を含むことができる。
【００２７】
第１回路Ｃ１は、各絶縁層１１０の一面に形成できる。絶縁層１１０が２つである場合、第１回路Ｃ１は、３個層に形成されることができる。互いに異なる層に位置する第１回路Ｃ１は、ビア（第１ビアＶ１）を介して電気的に接続することができる。図１を参照すると、第１回路Ｃ１のうち、素子実装面に最も近く位置する最外層の第１回路Ｃ１'は、最外層の絶縁層１１０の上面に埋め込まれ、最外層の第１回路Ｃ１'において上面を除いた残りの面が最外層の絶縁層１１０でカバーできる。
【００２８】
第１回路Ｃ１は、複数の回路線を含むことができる。それぞれの回路線の端部にはパッドが設けられることができる。このパッドは、第１ビアＶ１等のビアに接続することができる。
【００２９】
一方、第１回路Ｃ１のうち、素子実装面に最も近く位置する最外層の第１回路Ｃ１'は、電子素子を実装するための実装パッドを含んで素子実装部を提供することができる。
【００３０】
第１積層体１００には、キャビティ１２０を形成することができる。キャビティ１２０は、第１積層体１００内に形成され、上部に開放される。ただし、キャビティ１２０の下部は開放されないため、キャビティ１２０は、第１積層体１００の厚さの一部のみを貫通する。図１に示すように、キャビティ１２０の深さは、第１積層体１００の絶縁層１１０のＮ個の厚さと一致することができる。また、キャビティ１２０の底面は、二つの絶縁層１１間の境界面に位置することができる。
【００３１】
キャビティ１２０により、第１回路Ｃ１のうちの一部が露出することができる。複数の絶縁層１１０のうち、キャビティ１２０に接している絶縁層１１０に位置した第１回路Ｃ１がキャビティ１２０により露出することができ、上記第１回路Ｃ１の端部に設けられたパッドが露出することができる。キャビティ１２０により露出した第１回路Ｃ１のパッドを接続パッド３００と言える。言い換えると、キャビティ１２０により第１回路Ｃ１の接続パッド３００が露出され、上記接続パッド３００は、キャビティ１２０  の下側に位置する第１回路Ｃ１のパッドである。
【００３２】
第２積層体２００は、キャビティ１２０内に形成され、複数の樹脂層２１０が上下に積層されて形成されることができる。複数の樹脂層２１０は、キャビティ１２０0内に順次に積層されることができる。
【００３３】
樹脂層２１０は、樹脂を含み、具体的に、エポキシ（ｅｐｏｘｙ）樹脂、イミダゾール（ｉｍｉｄａｚｏｌｅ）樹脂、ポリイミド（ｐｏｌｙｉｍｉｄｅ）樹脂、液晶ポリマー（ＬＣＰ）、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）樹脂、フッ素系樹脂のうちの少なくとも１種を含むことができるが、これらに制限されない。
【００３４】
樹脂層２１０は、感光性樹脂を含むことができる。この場合、樹脂層２１０は、光に反応することができ、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程で加工することができる。
【００３５】
感光性樹脂を含む樹脂層２１０は、ＰＩＤ（ｐｈｏｔｏ  ｉｍａｇｅａｂｌｅ  ｄｉｅｌｅｃｔｒｉｃ）であることができる。また、感光性樹脂は、ポジ型（ｐｏｓｉｔｉｖｅ  ｔｙｐｅ）またはネガ型（ｎｅｇａｔｉｖｅ  ｔｙｐｅ）であることができる。
【００３６】
ポジ型の樹脂層２１０の場合、露光工程で光を受けた部分の光重合体ポリマー結合が切れる。以後、現像工程を行うと、光を受けて光重合体ポリマー結合の切れた部分が除去される。
【００３７】
ネガ型の樹脂層２１０の場合、露光工程で光を受けた部分が光重合反応を起こして単一構造から鎖構造の３次元網状構造になり、現像工程を行うと、光を受けていない部分が除去される。
【００３８】
感光性樹脂を含む樹脂層２１０によれば、フォトリソグラフィ工程により回路及びビア形成工程が可能となるので、微細パターンの加工が容易となることができる。
【００３９】
樹脂層２１０の厚さは、絶縁層１１０の厚さよりも小さいことができる。すなわち、複数の樹脂層２１０のうちの１つの厚さは、複数の絶縁層１１０のうちの１つの厚さよりも小さいことができる。これによれば、キャビティ１２０の深さが絶縁層１１０の１つの厚さと同一である場合は、上記キャビティ１２０内に複数の樹脂層２１０が形成されることができる。
【００４０】
樹脂層２１０の最上面、すなわち、第２積層体２００の上面は、第１積層体１００の上面と同一平面上に位置することができる。
【００４１】
第２積層体２００には、回路を形成することができ、第２積層体２００に形成された回路を第２回路Ｃ２と称する。第２回路Ｃ２は、金属で形成することができ、第２回路Ｃ２の金属は、銅、銀、ニッケル、パラジウム、白金、金、アルミニウムのうちの少なくとも１種を含むことができる。
【００４２】
第２回路Ｃ２は、各樹脂層２１０の一面（上面）に形成されることができる。素子実装面に最も近く位置する最外層（最上層）の第２回路Ｃ２'は、最外層（最上層）の樹脂層２１０に埋め込まれ、素子実装面に最も近く位置する最外層の第２回路Ｃ２'の上面は、素子実装面に最も近く位置する最外層の第１回路Ｃ１'の上面と同一平面上に位置することができる。
【００４３】
互いに異なる層に位置した第２回路Ｃ２は、ビア（第２ビアＶ２）を介して互いに接続することができる。一方、第２積層体２００には、最下層の樹脂層２１１を貫通して上述の接続パッド３００と接触する接続ビア４００が形成されることができる。すなわち、接続ビア４００は、接続パッド３００と第２回路Ｃ２とを電気的に接続させることができる。
【００４４】
本発明は、第１積層体１００のキャビティ１２０内に樹脂層２１０が直接形成されることに特徴がある。すなわち、第１積層体１００のキャビティ１２０内に複数の樹脂層２１０が順次に積層されて第２積層体２００が形成されるため、これは、第２積層体２００が別に製造された後にキャビティ１２０に挿入され、第１積層体１００に付着される構造と区別される。
【００４５】
また、接続ビア４００が接続パッド３００と接触するようにキャビティ１２０の底面に形成され、接続ビア４００により第１積層体１００と第２積層体２００とが電気的に接続されることができる。これにより、第１積層体１００と第２積層体２００との接続のためのソルダリングの作業や、接着剤の使用が不要となる。
【００４６】
第１回路Ｃ１の回路幅は、第２回路Ｃ２の回路幅よりも大きいことができる。第１回路Ｃ１の回路厚さは、第２回路Ｃ２の回路厚さよりも大きいことができる。第１回路Ｃ１よりも第２回路Ｃ２が微細ピッチを有することができる。第１回路Ｃ１の回路密度よりも第２回路Ｃ２の回路密度が大きいことができる。
【００４７】
第１回路Ｃ１及び第２回路Ｃ２は、ＳＡＰ工程（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）、Ｍ−ＳＡＰ工程（Ｍｏｄｉｆｉｅｄ  Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）またはテンティング（ｔｅｎｔｉｎｇ）工程等の基板工程で形成することができる。ここで、第２回路Ｃ２は、ＳＡＰ工程で形成し、第１回路Ｃ１は、テンティング工程等で形成することができるが、これに制限されない。
【００４８】
第１ビアＶ１の大きさは、第２ビアＶ２の大きさよりも大きく、第１ビアＶ１のピッチは、第２ビアＶ２のピッチよりも大きいことができる。また、接続ビア４００は、第２ビアＶ２と同一の規模を有することができる。
【００４９】
第２回路Ｃ２は、複数の回路線を含むことができる。それぞれの回路線の端部には、パッドが設けられることができる。このパッドは、第２ビアＶ２に接続されることができる。一方、第２回路Ｃ２のうち、素子実装面に最も近く位置する最外層の第２回路Ｃ２'は、電子素子を実装するための実装パッドを含んで素子実装部を提供することができる。
【００５０】
複数の素子実装部のそれぞれは、第１積層体１００と第２積層体２００の両方にかけて形成される。すなわち、第１素子実装部Ｍ１は、第１積層体１００及び第２積層体２００上に設けられ、第２素子実装部Ｍ２も第１積層体１００及び第２積層体２００上に設けられる。第２積層体２００の上面は、複数の素子実装部を提供するために複数に区画できる。
【００５１】
図２（ａ）を参照すると、第１素子実装部Ｍ１上に第１電子素子Ｅ１が実装され、第２素子実装部Ｍ２上に第２電子素子Ｅ２が実装される。
【００５２】
第１電子素子Ｅ１は、第１積層体１００と第２積層体２００の両方にかけて位置し、第２電子素子Ｅ２も、第１積層体１００と第２積層体２００の両方にかけて位置する。
【００５３】
第１電子素子Ｅ１は、電極端子Ｔ１を含み、上記電極端子Ｔ１は、低融点金属部材ＬＭによりプリント回路基板の第１素子実装部Ｍ１の実装パッドに結合することができる。第１電子素子Ｅ１とプリント回路基板との間は、アンダーフィル材料Ｆで充填することができる。
【００５４】
第２電子素子Ｅ２は、電極端子Ｔ２を含み、上記電極端子Ｔ２は、低融点金属部材ＬＭによりプリント回路基板の第２素子実装部Ｍ２の実装パッドに結合することができる。第２電子素子Ｅ２とプリント回路基板との間は、アンダーフィル材料Ｆで充填することができる。
【００５５】
上述したように、第２回路Ｃ２は、複数の回路線を含むことができる。第２回路Ｃ２は、接続ビア４００に電気的に接続する回路線を含むことができる。また、第２回路Ｃ２は、接続ビア４００と電気的に絶縁され、複数の素子実装部を電気的に接続する回路線を含むことができる。この場合、第２回路Ｃ２は、多様な信号伝達経路を提供することができる（図２（ａ）の矢印参照）。
【００５６】
図２（ｂ）は、第２回路Ｃ２の特定信号の伝達経路を提供する回路線を示している。図２（ｂ）を参照すると、第２回路Ｃ２は、ｉ）第１素子実装部Ｍ１と第１回路Ｃ１とを接続する回路線（図示せず）、ｉｉ）第２素子実装部Ｍ２と第２回路Ｃ２とを接続する回路線Ｃ２３、ｉｉｉ）第１素子実装部Ｍ１と第２素子実装部Ｍ２とを接続する回路線Ｃ２１、Ｃ２２を含むことができる。上記回路線は、ｉ）及びｉｉ）の場合は、接続ビア４００に電気的に接続され、ｉｉｉ）の場合は、接続ビア４００と電気的に絶縁することができる。
【００５７】
ここで、第１素子実装部Ｍ１と第２素子実装部Ｍ２とを接続する回路線Ｃ２１、Ｃ２２は、ブリッジ（ｂｒｉｄｇｅ）回路であって、第１電子素子Ｅ１と第２電子素子Ｅ２との電気的接続（これを、ダイ間のインターコネクション（ｄｉｅ  ｔｏ  ｄｉｅ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）と言える）を担うことができる。ブリッジ回路は、複数形成されることができ、第２ビアＶ２を経由して２つの電子素子Ｅ１、Ｅ２を接続することができる。
【００５８】
すなわち、第２回路Ｃ２の一部は、複数の素子実装部のうちの少なくとも２つを電気的に接続することができ、第２回路Ｃ２の他の一部は、いずれか１つの素子実装部と接続ビア４００とを電気的に接続することができる。
【００５９】
第１積層体１００の上面及び第２積層体２００の上面には、ソルダーレジスト層５００を積層することができる。ソルダーレジスト層５００には開口が形成され、開口を介して最外層の回路Ｃ１'、Ｃ２'が露出することができる。特に、開口を介して最外層の回路 Ｃ１'、Ｃ２'のパッドが露出され、露出されたパッドは、実装パッドとして機能することができる。
【００６０】
一方、ソルダーレジスト層５００は、第１積層体１００の下面にも積層できる。
【００６１】
［第２実施例］
図３は、本発明の第２実施例に係るプリント回路基板を示す図である。
【００６２】
図３を参照すると、第２実施例に係るプリント回路基板において最外層（最上層）に位置する第２回路Ｃ２'は、樹脂層２１０よりも突出する。ここで、最外層（最上層）に位置する第２回路Ｃ２'は、第１積層体１００よりも突出する。これは、第１実施例において最外層（最上層）に位置する第２回路Ｃ２'が樹脂層２１０に埋め込まれ、第１積層体１００よりも突出しないことと区別される。
【００６３】
［第３実施例］
図４は、本発明の第３実施例に係るプリント回路基板を示す図である。
【００６４】
図４を参照すると、第３実施例に係るプリント回路基板において第２積層体２００の上面は、第１積層体１００の上面よりも下に（低く）位置する。これにより、樹脂層２１０は、キャビティ１２０の全体を充填せず、ソルダーレジスト層５００がキャビティ１２０の内部の一部を充填することができる。本実施例は、キャビティ１２０が第２積層体２００により完全に充填された第１実施例と区別される。
【００６５】
一方、最外層（最上層）に位置する第２回路Ｃ２'は、樹脂層２１０よりも突出するが、第１積層体１００よりは突出しない。
【００６６】
［第４実施例］
図５は、本発明の第４実施例に係るプリント回路基板を示す図である。
【００６７】
図５を参照すると、第４実施例に係るプリント回路基板は、第１積層体１００、キャビティ１２０、第２積層体２００を含み、第２の樹脂層２２０をさらに含むことができる。
【００６８】
第２の樹脂層２２０は、第２積層体２００上に積層されるように、キャビティ１２０の内部を充填し、第１積層体１００の上面まで延長して形成されることができる。第２の樹脂層２２０は、第２積層体２００の樹脂層２１０と同一の材料で形成することができ、第２の樹脂層２２０は、感光性樹脂を含むことができる。
【００６９】
図５（ａ）を参照すると、第２積層体２００の最外層の第２回路Ｃ２'上に、第２の樹脂層２２０を貫通するビア（第３ビアＶ３）が形成され、第２の樹脂層２２０上に第３回路Ｃ３が形成される。ここで、第３回路Ｃ３のパッドは、実装パッドとして機能することができる。上記第３回路Ｃ３は、第２回路Ｃ２と同一のスペック（ｓｐｅｃ）を有することができる。
【００７０】
また、図５（ａ）に示すように、ソルダーレジスト層５００は、第２の樹脂層２２０上に積層され、ソルダーレジスト層５００の開口は、第２の樹脂層２２０を貫通することができる。ソルダーレジスト層５００と第２の樹脂層２２０が両方とも感光性樹脂を含む場合、ソルダーレジスト層５００の開口は、フォトリソグラフィ工程で形成することができる。
【００７１】
図５（ｂ）を参照すると、第１積層体１００の最外層の絶縁層１１０に位置したビアホールＶＨ内に第１ビアＶ１'が形成されることができる。すなわち、上記第１ビアＶ１'は、最外層の第１回路Ｃ１'の下に形成される。ここで、第２の樹脂層２２０は、第１ビアＶ１'を取り囲むようにビアホールＶＨの内部を充填することができる。
【００７２】
最外層の第１回路Ｃ１'は、第２の樹脂層２２０上に形成され、実装パッドを提供することができる。
【００７３】
また、第２積層体２００の最外層の第２回路Ｃ２'上に、第２の樹脂層２２０を貫通するビア（第３ビアＶ３）が形成され、第２の樹脂層２２０上に第３回路Ｃ３が形成される。ここで、第３回路Ｃ３のパッドは、実装パッドとして機能することができる。
【００７４】
図５に示すように、第２の樹脂層２２０を用いると、第１積層体１００と第２積層体２００との密着力を高めることができる。
【００７５】
［第５実施例］
図６は、本発明の第５実施例に係るプリント回路基板を示す図である。また、図７は、図６のプリント回路基板を用いたパッケージを示す図である。
【００７６】
図６を参照すると、第５実施例に係るプリント回路基板は、第１積層体１００、キャビティ１２０、第２積層体２００を含み、金属ポスト（ｐｏｓｔ）６００をさらに含むことができる。
【００７７】
金属ポスト６００は、ソルダーレジスト層５００を貫通して形成されることができ、実装パッドを提供することができる。金属ポスト６００は、ソルダーレジスト層５００よりも突出するため、プリント回路基板と電子素子との距離が狭くなり、電子素子を実装するための低融点金属部材ＬＭの高さを低減できる（図７参照）。
【００７８】
金属ポスト６００は、ポストビア６１０とポストパッド６２０とを含むことができる。ポストビア６１０は、ソルダーレジスト層５００を貫通し、最外層の第１回路Ｃ１'、最外層の第２回路Ｃ２'または第３回路Ｃ３上に形成されることができる。ポストパッド６２０は、ソルダーレジスト層５００よりも突出して実装パッドを提供する。
【００７９】
一方、図６（ａ）は、図３を参照して説明したプリント回路基板に金属ポスト６００を追加したものであり、図６（ｂ）は、図４を参照して説明したプリント回路基板に金属ポスト６００を追加したものである。また、図６（ｃ）は、図５（ｂ）を参照して説明したプリント回路基板に金属ポスト６００を追加したものである。一方、図７は、図６（ａ）のプリント回路基板を用いたパッケージを示している。
【００８０】
［第６実施例］
図８は、本発明の第６実施例に係るプリント回路基板を示す図である。
【００８１】
図８を参照すると、本発明の第６実施例に係るプリント回路基板は、第１積層体１００、キャビティ１２０、第２積層体２００を含むことができる。
【００８２】
第１積層体１００は、複数の絶縁層１１０が上下に積層されて形成される。絶縁層１１０は、有機物または無機物の絶縁物質で形成される層であって、樹脂を含むことができる。絶縁層１１０の樹脂としては、熱硬化性または熱可塑性が挙げられ、具体的には、エポキシ（ｅｐｏｘｙ）樹脂、イミダゾール（ｉｍｉｄａｚｏｌｅ）樹脂、ポリイミド（ｐｏｌｙｉｍｉｄｅ）樹脂、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）樹脂、フッ素系樹脂のうちの少なくとも１種を含むことができ、これに制限されない。
【００８３】
絶縁層１１０は、内部にガラス繊維等の繊維補強材を含むことができ、具体的な絶縁層１１０としては、プリプレグ（Ｐｒｅｐｒｅｇ）を用いることができる。また、絶縁層１１０は、有機フィラーまたは無機フィラー等のフィラーを含むことができる。絶縁層１１０に含有される無機フィラーとしては、シリカが挙げられる。
【００８４】
互いに同一または異なる材質の複数の絶縁層１１０が層ごとに積層されて第１積層体１００を構成することができる。図１には、２つの絶縁層１１０が示されているが、絶縁層１１０の数は、設計等によって変更できる。
【００８５】
第１積層体１００には、回路を形成することができ、第１積層体１００に形成された回路を第１回路Ｃ１と称する。第１回路Ｃ１は、金属で形成することができ、第１回路Ｃ１の金属としては、銅、銀、ニッケル、パラジウム、白金、金、アルミニウムのうちの少なくとも１種を含むことができる。
【００８６】
第１回路Ｃ１は、各絶縁層１１０の一面に形成できる。互いに異なる層に位置する第１回路Ｃ１は、ビア（第１ビアＶ１）を介して電気的に接続することができる。図８を参照すると、第１回路Ｃ１のうち、素子実装面に最も近く位置する最上層の第１回路Ｃ１'は、最上層の絶縁層１１０よりも突出し、素子実装面から最も遠く位置する最下層の第１回路Ｃ１"は、最下層の絶縁層１１０の下面に埋め込まれ、最下層の第１回路Ｃ１"において下面を除いた残りの面は最下層の絶縁層１１０でカバーできる。
【００８７】
第１回路Ｃ１は、複数の回路線を含むことができる。それぞれの回路線の端部にはパッドが設けられることができる。このパッドは、第１ビアＶ１等のビアに接続することができる。
【００８８】
一方、第１回路Ｃ１のうち、素子実装面に最も近く位置する最外層の第１回路Ｃ１'は、電子素子を実装するための実装パッドを含んで素子実装部を提供することができる。
【００８９】
第１積層体１００にはキャビティ１２０を形成することができる。キャビティ１２０は、第１積層体１００内に形成され、上部に開放される。ただし、キャビティ１２０の下部は開放されないため、キャビティ１２０は、第１積層体１００の厚さの一部のみを貫通する。図１に示されているように、キャビティ１２０の深さは、第１積層体１００の絶縁層１１０のＮ個の厚さ以上になることができ、キャビティ１２０の底面は、２つの絶縁層１１０間の境界面と同一平面上に位置しないこともある。
【００９０】
キャビティ１２０により第１回路Ｃ１のうちの一部が露出できる。複数の絶縁層１１０のうちのキャビティ１２０と接している絶縁層１１０に位置した第１回路Ｃ１がキャビティ１２０により露出することができ、上記第１回路Ｃ１の端部に設けられたパッドが露出することができる。キャビティ１２０により露出された第１回路Ｃ１のパッドを接続パッド３００と言える。言い換えると、キャビティ１２０により第１回路Ｃ１の接続パッド３００が露出され、上記接続パッド３００は、キャビティ１２０の下側に位置する第１回路Ｃ１のパッドである。
【００９１】
第２積層体２００は、キャビティ１２０内に形成され、複数の樹脂層２１０が上下に積層されて形成できる。複数の樹脂層２１０は、キャビティ１２０内に順次に積層されることができる。
【００９２】
樹脂層２１０は、樹脂を含み、具体的には、エポキシ（ｅｐｏｘｙ）樹脂、イミダゾール（ｉｍｉｄａｚｏｌｅ）樹脂、ポリイミド（ｐｏｌｙｉｍｉｄｅ）樹脂、液晶ポリマー（ＬＣＰ）、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）樹脂、フッ素系樹脂のうちの少なくとも１種を含むことができ、これに制限されない。
【００９３】
樹脂層２１０は、感光性樹脂を含むことができる。この場合、樹脂層２１０は、光に反応することができ、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程で加工することができる。感光性樹脂を含む樹脂層２１０は、ＰＩＤ（ｐｈｏｔｏ  ｉｍａｇｅａｂｌｅ  ｄｉｅｌｅｃｔｒｉｃ）であり得る。また、感光性樹脂は、ポジ型（ｐｏｓｉｔｉｖｅ  ｔｙｐｅ）またはネガ型（ｎｅｇａｔｉｖｅ  ｔｙｐｅ）であることができる。
【００９４】
ポジ型の樹脂層２１０の場合は、露光工程で光を受けた部分の光重合体ポリマー結合が切れる。以後、現像工程を行うと、光を受けて光重合体ポリマー結合の切れた部分が除去される。
【００９５】
ネガ型の樹脂層２１０の場合は、露光工程で光を受けた部分が光重合反応を起こして単一構造から鎖構造の３次元網状構造となり、現像工程を行うと、光を受けていない部分が除去される。
【００９６】
感光性樹脂を含む樹脂層２１０によれば、フォトリソグラフィ工程で回路及びビアの形成工程が可能となるので、微細パターン加工が容易となることができる。
【００９７】
樹脂層２１０の厚さは、絶縁層１１０の厚さよりも小さいことができる。すなわち、複数の樹脂層２１０のうちの１つの厚さは、複数の絶縁層１１０のうちの１つの厚さよりも小さいことができる。
【００９８】
樹脂層２１０の最上面、すなわち、第２積層体２００の上面は、第１積層体１００の上面と同一平面上に位置することができる。
【００９９】
第２積層体２００には回路を形成することができ、第２積層体２００に形成された回路を第２回路Ｃ２と称する。第２回路Ｃ２は、金属で形成することができ、第２回路Ｃ２の金属は、銅、銀、ニッケル、パラジウム、白金、金、アルミニウムのうちの少なくとも１種を含むことができる。
【０１００】
第２回路Ｃ２は、各樹脂層２１０の一面（上面）に形成できる。素子実装面に最も近く位置する最外層（最上層）の第２回路Ｃ２'は、最外層（最上層）の樹脂層２１０よりも突出し、素子実装面に最も近く位置する最外層の第２回路Ｃ２'の上面は、素子実装面に最も近く位置する最外層の第１回路Ｃ１'の上面と同一平面上に位置することができる。ただし、図８とは異なって、最外層の第２回路Ｃ２'の厚さが最外層の第１回路Ｃ１'の厚さよりも小さいことができる。この場合、２つの最外層の回路Ｃ１'、Ｃ２'の上面は、同一平面上に位置しない。
【０１０１】
互いに異なる層に位置した第２回路Ｃ２は、ビア（第２ビアＶ２）を介して互いに接続することができる。
【０１０２】
一方、第２積層体２００には、最下層の樹脂層２１１を貫通し、上述の接続パッド３００と接触する接続ビア４００を形成できる。すなわち、接続ビア４００は、接続パッド３００と第２回路Ｃ２とを電気的に接続することができる。
【０１０３】
第１回路Ｃ１の回路幅は、第２回路Ｃ２の回路幅よりも大きいことができる。第１回路Ｃ１の回路厚さは、第２回路Ｃ２の回路厚さよりも大きいことができる。第１回路Ｃ１よりも第２回路Ｃ２が微細ピッチを有することができる。第１回路Ｃ１の回路密度よりも第２回路Ｃ２の回路密度が大きいことができる。
【０１０４】
第１ビアＶ１の大きさは、第２ビアＶ２の大きさよりも大きく、第１ビアＶ１のピッチは、第２ビアＶ２のピッチよりも大きいことができる。また、接続ビア４００は、第２ビアＶ２と同一の規模を有することができる。
【０１０５】
第２回路Ｃ２は、複数の回路線を含むことができる。それぞれの回路線の端部には、パッドが設けられることができる。このパッドは、第２ビアＶ２に接続することができる。  一方、第２回路Ｃ２のうちの素子実装面に最も近く位置する最外層の第２回路Ｃ２'は、電子素子を実装するための実装パッドを含んで素子実装部を提供することができる。
【０１０６】
複数の素子実装部のそれぞれは、第１積層体１００と第２積層体２００の両方にかけて形成される。すなわち、第１素子実装部Ｍ１は、第１積層体１００と第２積層体２００上に設けられ、第２素子実装部Ｍ２も第１積層体１００と第２積層体２００上に設けられる。第２積層体２００の上面は、複数の素子実装部を提供するために複数に区画できる。
【０１０７】
第１素子実装部Ｍ１上に第１電子素子Ｅ１が実装され、第２素子実装部Ｍ２上に第２電子素子Ｅ２が実装される。第１電子素子Ｅ１は、第１積層体１００と第２積層体２００の両方にかけて位置し、第２電子素子Ｅ２も第１積層体１００と第２積層体２００の両方にかけて位置する。
【０１０８】
第１電子素子Ｅ１は、電極端子Ｔ１を含み、上記電極端子Ｔ１は、低融点金属部材ＬＭによりプリント回路基板の第１素子実装部Ｍ１の実装パッドに結合することができる。第１電子素子Ｅ１とプリント回路基板との間はアンダーフィル材料Ｆで充填することができる。第２電子素子Ｅ２は、電極端子Ｔ２を含み、上記電極端子Ｔ２は、低融点金属部材ＬＭによりプリント回路基板の第２素子実装部Ｍ２の実装パッドに結合することができる。第２電子素子Ｅ２とプリント回路基板との間はアンダーフィル材料Ｆで充填することができる。
【０１０９】
上述したように、第２回路Ｃ２は、複数の回路線を含むことができる。第２回路Ｃ２は、接続ビア４００に電気的に接続する回路線を含むことができる。また、第２回路Ｃ２は、接続ビア４００とは電気的に絶縁され、複数の素子実装部を電気的に接続する回路線を含むことができる。この場合、第２回路Ｃ２は、様々な信号伝達経路を提供することができる。
【０１１０】
第２回路Ｃ２は、ｉ）第１素子実装部Ｍ１と第１回路Ｃ１とを接続する回路線、ｉｉ）第２素子実装部Ｍ２と第２回路Ｃ２とを接続する回路線、ｉｉｉ）第１素子実装部Ｍ１と第２素子実装部Ｍ２とを接続する回路線を含むことができる。上記回路線は、ｉ）及びｉｉ）の場合は、 接続ビア４００に電気的に接続され、ｉｉｉ）の場合は、接続ビア４００と電気的に絶縁することができる。
【０１１１】
すなわち、第２回路Ｃ２の一部は、複数の素子実装部のうちの少なくとも２つを電気的に接続することができ、第２回路Ｃ２の他の一部は、いずれか１つの素子実装部と接続ビア４００とを電気的に接続することができる。
【０１１２】
第１積層体１００の上面、また第２積層体２００の上面には、ソルダーレジスト層５００を積層できる。ソルダーレジスト層５００には、開口が形成され、開口を介して最外層の回路Ｃ１'、Ｃ２'が露出することができる。特に、開口を介して最外層の回路Ｃ１'、Ｃ２'のパッドが露出され、露出されたパッドは、実装パッドとして機能することができる。一方、ソルダーレジスト層５００は、第１積層体１００の下面にも積層され、最下層の第１回路Ｃ１"をカバーできる。
【０１１３】
［第７実施例］
図９は、本発明の第７実施例に係るプリント回路基板を示す図である。
【０１１４】
図９を参照すると、第７実施例に係るプリント回路基板は、第１積層体１００、キャビティ１２０、第２積層体２００を含み、第２の樹脂層２２０及び／または金属ポスト６００をさらに含むことができる。
【０１１５】
第２の樹脂層２２０は、第２積層体２００上に積層されるようにキャビティ１２０の内部を充填し、第１積層体１００の上面まで延長して形成されることができる。第２の樹脂層２２０は、第２積層体２００の樹脂層２１０と同一の材料で形成することができ、第２の樹脂層２２０は、感光性樹脂を含むことができる。
【０１１６】
第１積層体１００の最外層の絶縁層１１０に位置したビアホールＶＨ内に第１ビアＶ１'が形成されることができる。すなわち、上記第１ビアＶ１'は、最外層の第１回路Ｃ１'の下に形成される。ここで、第２の樹脂層２２０は、第１ビアＶ１'を取り囲むようにビアホールＶＨの内部を充填することができる。
【０１１７】
最外層の第１回路Ｃ１'は、第２の樹脂層２２０上に形成されることができる。第２積層体２００の最外層の第２回路Ｃ２'上に第２の樹脂層２２０を貫通するビア（第３ビアＶ３）が形成され、第２の樹脂層２２０上に第３回路Ｃ３が形成される。
【０１１８】
ソルダーレジスト層５００は、第２の樹脂層２２０上に積層され、第１積層体１００の下面にも積層されることができる。
【０１１９】
金属ポスト６００は、ソルダーレジスト層５００を貫通して形成されることができ、実装パッドを提供することができる。金属ポスト６００は、ソルダーレジスト層５００よりも突出するので、プリント回路基板と電子素子との距離が狭くなり、電子素子を実装するための低融点金属部材ＬＭの高さを低減できる。
【０１２０】
金属ポスト６００は、ポストビア６１０とポストパッド６２０とを含むことができる。ポストビア６１０は、ソルダーレジスト層５００を貫通し、最外層の第１回路Ｃ１'、最外層の第２回路Ｃ２'または第３回路Ｃ３上に形成されることができる。ポストパッド６２０は、ソルダーレジスト層５００よりも突出して実装パッドを提供する。
【０１２１】
＜プリント回路基板の製造方法＞
図１０及び図１１は、本発明の一実施例に係るプリント回路基板、及びこれを含むパッケージの製造方法を示す図である。
【０１２２】
図１０及び図１１は、図３に示されたプリント回路基板を製造する方法を示しているが、上記製造方法は、他のプリント回路基板を製造する方法にも適用できる。
【０１２３】
図１０（ａ）を参照すると、複数の絶縁層１１０が上下に積層され、第１回路Ｃ１が形成されて第１積層体１００が形成される。
【０１２４】
図に示されていないが、キャリアを用いて第１積層体１００を形成することができる。すなわち、キャリア上に複数の絶縁層１１０を順次積層しながら、各層の一面ごとに第１回路Ｃ１を形成した後に、キャリアを除去すれば、第１積層体１００を形成できる。ここで、ａ面は、キャリア付着面であり、キャリア付着面側にある第１回路Ｃ１は、埋め込み型回路となり得る。また、ここで、ａ面が素子実装面となる。
【０１２５】
図１０（ｂ）を参照すると、第１積層体１００にキャビティ１２０が形成される。キャビティ１２０は、レーザー加工で形成することができる。キャビティ１２０により第１回路Ｃ１の一部が露出でき、特に、第１回路Ｃ１のパッドが露出することができ、露出されたパッドは、接続パッド３００となる。
【０１２６】
図１０（ｃ）及び図１０（ｄ）を参照すると、キャビティ１２０内に複数の樹脂層２１０を上下に積層し、第２回路Ｃ２を形成することで第２積層体２００を形成する。
【０１２７】
先ず、図１０（ｃ）に示すように、最下層の樹脂層２１１をキャビティ１２０の底面に形成する。樹脂層２１０は、スプレー工法で形成することができる。図１０（ｄ）に示すように、最下層の樹脂層２１１を加工してビアホールを形成し、ビアホールをめっきして接続ビア４００、そして第２回路Ｃ２を形成する。樹脂層２１０が感光性樹脂を含む場合、ビアホールはフォトリソグラフィ工法で形成することができる。接続ビア４００は、キャビティ１２０により露出された接続パッド３００と直接接触するように形成される。
【０１２８】
図１１（ａ）を参照すると、上述した図１０（ｃ）及び図１０（ｄ）の工程を繰り返すことで第２積層体２００を形成することができる。ここで、形成された第１積層体１００と第２積層体２００は、図３に示されたプリント回路基板と同様な形態であるが、図１から図５に示されたすべてのプリント回路基板に代替可能である。
【０１２９】
図１１（ｂ）を参照すると、ソルダーレジスト層５００が形成され、ソルダーレジスト層５００に開口が形成されることで、最外層の回路Ｃ１'、Ｃ２'のパッドが露出される。露出されたパッドは、実装パッドとして機能することができる。
【０１３０】
図１１（ｃ）を参照すると、露出された実装パッド上に低融点金属部材ＬＭが位置し、上記低融点金属部材ＬＭに、第１電子素子Ｅ１の電極端子Ｔ１と第２電子素子Ｅ２の電極端子Ｔ２が結合することができる。第１電子素子Ｅ１と第２電子素子Ｅ２の下部はアンダーフィル材料Ｆで充填されることができる。
【０１３１】
第１電子素子Ｅ１は、第１積層体１００の第１回路Ｃ１に電気的に接続するとともに、第２積層体２００の第２回路Ｃ２とも電気的に接続する。同様に、第２電子素子Ｅ２は、第１積層体１００の第１回路Ｃ１に電気的に接続するとともに、第２積層体２００の第２回路Ｃ２とも電気的に接続する。特に、第２回路Ｃ２のうちの第１素子実装部Ｍ１と第２素子実装部Ｍ２とを接続させるブリッジ回路は、第１電子素子Ｅ１と第２電子素子Ｅ２とを接続させる。
【０１３２】
図１２及び図１３は、本発明の他の実施例に係るパッケージの製造方法を示す図である。  図１２及び図１３は、図９に示されたプリント回路基板を製造する方法を示している。
【０１３３】
図１２（ａ）及び図１２（ｂ）を参照すると、複数の絶縁層１１０が上下に積層され、第１回路Ｃ１が形成されて第１積層体１００が形成される。図示されていないが、キャリアを用いて第１積層体１００を形成することができる。すなわち、キャリア上に複数の絶縁層１１０を順次積層しながら、各層の一面ごとに第１回路Ｃ１を形成した後にキャリアを除去すれば、第１積層体１００が形成される。ここで、ｂ面は、キャリア付着面であり、キャリア付着面側にある第１回路Ｃ１は、埋め込み型回路となり得る。また、ここで、ｂ面が素子実装面の反対面となる。
【０１３４】
図１２（ｃ）を参照すると、第１積層体１００にキャビティ１２０が形成される。キャビティ１２０は、レーザー加工で形成することができる。キャビティ１２０により第１回路Ｃ１の一部が露出することができ、特に、第１回路Ｃ１のパッドが露出することができ、露出したパッドは、接続パッド３００となる。
【０１３５】
一方、最外層の絶縁層１１０にビアホールＶＨが形成される。ビアホールＶＨは、レーザー加工で形成することができる。
【０１３６】
図１２（ｄ）を参照すると、キャビティ１２０内に第２積層体２００が形成されるが、第２積層体２００を形成する方法は、図１０（ｃ）及び図１０（ｄ）を参照して説明した内容と同一である。
【０１３７】
図１２（ｅ）を参照すると、第２積層体２００上に第２の樹脂層２２０が形成される。第２の樹脂層２２０は、第１積層体１００の上面にも形成され、ビアホールＶＨの内部を充填する。
【０１３８】
図１３（ａ）を参照すると、第２の樹脂層２２０にビアホールＶＨ'が形成される。絶縁層１１０のビアホールＶＨの内部に第２の樹脂層２２０のビアホールＶＨ'が形成され、第１回路Ｃ１のパッドを露出させることができる。また、第２の樹脂層２２０のビアホールＶＨ'は、最外層の第２回路Ｃ２'のパッドを露出させることができる。
【０１３９】
図１３（ｂ）を参照すると、最外層に位置する第１ビアＶ１'及び最外層の第１回路Ｃ１'が形成されるとともに、第３ビアＶ３及び第３回路Ｃ３が形成される。これらはすべてめっきで形成されることができる。
【０１４０】
図１３（ｃ）を参照すると、ソルダーレジスト層５００が第２の樹脂層２２０上に積層され、第１積層体１００の下面に積層される。また、金属ポスト６００が形成される。ここで、ソルダーレジスト層５００に開口を形成した後に、開口をめっきしてポストビア６１０を形成することができ、上記開口を過めっきしてポストパッド６２０を形成することができる。ポストパッド６２０は、ソルダーレジスト層５００よりも突出し、実装パッドとして機能する。
【０１４１】
図１３（ｄ）を参照すると、金属ポスト６００上に低融点金属部材ＬＭが位置し、上記低融点金属部材ＬＭに、第１電子素子Ｅ１の電極端子Ｔ１と第２電子素子Ｅ２の電極端子Ｔ２が結合することができる。第１電子素子Ｅ１と第２電子素子Ｅ２の下部は、アンダーフィル材料Ｆで充填されることができる。
【０１４２】
第１電子素子Ｅ１は、第１積層体１００の第１回路Ｃ１に電気的に接続するとともに、第２積層体２００の第２回路Ｃ２とも電気的に接続する。同様に、第２電子素子Ｅ２は、第１積層体１００の第１回路Ｃ１に電気的に接続するとともに、第２積層体２００の第２回路Ｃ２とも電気的に接続する。特に、第２回路Ｃ２のうち、第１素子実装部Ｍ１と第２素子実装部Ｍ２とを接続させるブリッジ回路は、第１電子素子Ｅ１と第２電子素子Ｅ２とを接続させる。
【０１４３】
以上では、本発明の一実施例について説明したが、当該技術分野で通常の知識を有する者であれば、特許請求の範囲に記載した本発明の思想から逸脱しない範囲内で、構成要素の付加、変更、削除または追加等により本発明を様々に修正及び変更することができ、これも本発明の権利範囲内に含まれるものといえよう。
【符号の説明】
【０１４４】
１００    第１積層体
１１０    絶縁層
１２０    キャビティ
２００    第２積層体
２１０    樹脂層
２２０    第２の樹脂層
３００    接続パッド
４００    接続ビア
Ｃ１      第１回路
Ｃ２      第２回路
５００    ソルダーレジスト層
６００    金属ポスト
６１０    ポストビア
６２０    ポストパッド
Ｍ１      第１素子実装部
Ｍ２      第２素子実装部
【図１】
2020098898.tif 000003
【図２】
2020098898.tif 000004
【図３】
2020098898.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020098898.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2020098898.tif 000013
【図１２】
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【図１３】
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