(57)【要約】【課題】含まれる構成要素を適切に配置して記録密度を向上させる。【解決手段】一つの実施形態によれば磁気記憶装置が提供される。磁気記憶装置は、第１磁性体部および第２磁性体部と、読出素子と、書込素子とを備える。第１磁性体部および第２磁性体部は、それぞれが所定方向に複数の磁区を保持可能であり所定方向に電流が流れることに応じて保持している磁区をシフトさせ、互いの端部領域が接続される。読出素子は、第１磁性体部と第２磁性体部との接続部分である磁性体領域に電気的に接続され、磁性体領域に保持された磁区の磁化方向を読み出す。書込素子は、磁性体領域に記録情報に応じた磁化方向の磁区を書き込む。【選択図】図２
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【特許請求の範囲】
【請求項１】
それぞれが所定方向に複数の磁区を保持可能であり前記所定方向に電流が流れることに応じて保持している磁区をシフトさせ、互いの端部領域が接続された第１磁性体部および第２磁性体部と、
前記第１磁性体部と前記第２磁性体部との接続部分である磁性体領域に電気的に接続され、前記磁性体領域に保持された磁区の磁化方向を読み出す読出素子と、
前記磁性体領域に記録情報に応じた磁化方向の磁区を書き込む書込素子と、
を備える磁気記憶装置。
【請求項２】
前記第１磁性体部および前記第２磁性体部のそれぞれは、前記所定方向に延伸する筒状の強磁性体部を含む
請求項１に記載の磁気記憶装置。
【請求項３】
ビットラインをさらに備え、
前記読出素子は、前記磁性体領域と前記ビットラインとの間に電気的に接続される
請求項１または２に記載の磁気記憶装置。
【請求項４】
前記読出素子は、磁気抵抗効果素子である
請求項３に記載の磁気記憶装置。
【請求項５】
第１ソースラインと、
第２ソースラインと、
前記第１磁性体部における前記磁性体領域とは反対側の端部領域と前記第１ソースラインとの間を接続または切断する第１スイッチと、
前記第２磁性体部における前記磁性体領域とは反対側の端部領域と前記第２ソースラインとの間を接続または切断する第２スイッチと、
をさらに備える請求項３または４に記載の磁気記憶装置。
【請求項６】
前記第１スイッチおよび前記第２スイッチは、オフ状態において閾電圧値以上の電圧が印加された場合にオン状態に変化し、前記オン状態において保持電流値以上の電流が流れ続ける場合に前記オン状態を維持する２端子間スイッチ素子である
請求項５に記載の磁気記憶装置。
【請求項７】
前記第１スイッチおよび前記第２スイッチは、電界効果トランジスタである
請求項５に記載の磁気記憶装置。
【請求項８】
前記第１磁性体部および前記第２磁性体部における前記磁性体領域の側の端部領域を除く記憶領域は、第１方向に延伸し、
前記第１磁性体部における前記記憶領域と、前記第２磁性体部における前記記憶領域とは、前記第１方向に交差する第２方向に並んで配置され、
前記第１磁性体部および前記第２磁性体部における前記磁性体領域の側の端部領域は、前記第２方向に曲がって接続される
請求項５から７の何れか１項に記載の磁気記憶装置。
【請求項９】
前記ビットラインは、前記第２方向に延伸し、
前記第１ソースラインおよび前記第２ソースラインは、前記第１方向および前記第２方向に交差する第３方向に延伸する
請求項８に記載の磁気記憶装置。
【請求項１０】
前記書込素子は、前記第３方向に延伸するフィールドラインである
請求項９に記載の磁気記憶装置。
【請求項１１】
前記書込素子は、流れる電流によって生じる磁界により前記磁性体領域に記録情報に応じた磁化方向の磁区を書き込む
請求項１から１０の何れか１項に記載の磁気記憶装置。
【請求項１２】
前記磁性体領域は、前記読出素子と前記書込素子との間に設けられる
請求項１から１１の何れか１項に記載の磁気記憶装置。
【請求項１３】
それぞれが所定方向に複数の磁区を保持可能であり前記所定方向に電流が流れることに応じて保持している磁区をシフトさせ、互いの端部領域が接続された第１磁性体部および第２磁性体部と、
前記第１磁性体部にアクセスする場合、前記第１磁性体部を電流供給可能な状態とし且つ前記第２磁性体部に電流が供給されない状態とし、前記第２磁性体部にアクセスする場合、前記第１磁性体部に電流が供給されない状態とし且つ前記第２磁性体部を電流供給可能な状態とするコントローラと、
を備える磁気記憶装置。
【請求項１４】
前記第１磁性体部における、前記第２磁性体部との接続部分である磁性体領域とは反対側の端部領域と第１ソースラインとの間を接続または切断する第１スイッチと、
前記第２磁性体部における前記磁性体領域とは反対側の端部領域と第２ソースラインとの間を接続または切断する第２スイッチと、
をさらに備え、
前記コントローラは、
前記第１磁性体部に記憶された磁区にアクセスする場合、前記第１スイッチを接続状態とし且つ前記第２スイッチを切断状態とし、
前記第２磁性体部に記憶された磁区にアクセスする場合、前記第２スイッチを接続状態とし且つ前記第１スイッチを切断状態とする
請求項１３に記載の磁気記憶装置。
【請求項１５】
前記第１磁性体部または前記第２磁性体部にシフトパルス電流を供給して、前記第１磁性体部または前記第２磁性体部に保持された磁区を前記所定方向にシフトさせるシフト制御回路をさらに備え、
前記コントローラは、
前記第１磁性体部に保持された磁区をシフトさせる場合、前記第１スイッチを接続状態とし且つ前記第２スイッチを切断状態とし、前記シフト制御回路に前記シフトパルス電流を供給させ、
前記第２磁性体部に保持された磁区をシフトさせる場合、前記第２スイッチを接続状態とし且つ前記第１スイッチを切断状態とし、前記シフト制御回路に前記シフトパルス電流を供給させる
請求項１４に記載の磁気記憶装置。
【請求項１６】
前記磁性体領域とビットラインとの間に電気的に接続され、前記磁性体領域に保持された磁区の磁化方向を読み出す読出素子と、
前記読出素子に読出電流を供給して、前記磁性体領域に保持された磁区の磁化方向の情報を取得する読出制御回路と、
をさらに備え、
前記第１磁性体部または前記第２磁性体部に保持された磁区の磁化方向を読み出す場合、前記シフト制御回路は、前記第１磁性体部または前記第２磁性体部に保持された磁区を前記磁性体領域に近づく方向にシフトさせる前記シフトパルス電流を供給し、
前記コントローラは、
前記第１磁性体部に保持された磁区を読み出す場合、前記シフトパルス電流が前記第１磁性体部に供給された後、前記読出制御回路に前記読出素子により読み出された磁化方向の情報を取得させ、
前記第２磁性体部に保持された磁区を読み出す場合、前記シフトパルス電流が前記第２磁性体部に供給された後、前記読出制御回路に前記読出素子により読み出された磁化方向の情報を取得させる
請求項１５に記載の磁気記憶装置。
【請求項１７】
前記磁性体領域に記録情報に応じた磁化方向の磁区を書き込む書込素子と、
前記記録情報に応じた方向の電流を前記書込素子に供給する書込制御回路と、
をさらに備え、
前記第１磁性体部または前記第２磁性体部に磁区を書き込む場合、前記シフト制御回路は、前記第１磁性体部または前記第２磁性体部に保持された磁区を前記磁性体領域から離れる方向にシフトさせる前記シフトパルス電流を供給し、
前記コントローラは、
前記第１磁性体部に新たな磁区を書き込む場合、前記シフトパルス電流が前記第１磁性体部に供給された後、前記書込制御回路に前記記録情報に応じた方向の電流を前記書込素子に供給させ、
前記第２磁性体部に新たな磁区を書き込む場合、前記シフトパルス電流が前記第２磁性体部に供給された後、前記書込制御回路に前記記録情報に応じた方向の電流を前記書込素子に供給させる
請求項１５または１６に記載の磁気記憶装置。
【請求項１８】
２次元のマトリクスに対応して基板に配置された複数のメモリユニットと、
前記マトリクスにおける複数の行に対応させて前記基板に設けられた複数のビットラインと、
を備え、
前記複数のメモリユニットのそれぞれは、
互いの端部領域が接続された第１磁性体部および第２磁性体部と、
前記第１磁性体部と前記第２磁性体部との接続部分である磁性体領域と、対応する１つのビットラインとの間に電気的に接続され、前記磁性体領域に保持された磁区の磁化方向を読み出す読出素子と、
を有し、
前記第１磁性体部および前記第２磁性体部のそれぞれは、所定方向に複数の磁区を保持可能であり、前記所定方向に電流が流れることに応じて保持している磁区をシフトさせる
磁気記憶装置。
【請求項１９】
前記第１磁性体部および前記第２磁性体部における前記磁性体領域の側の端部領域を除く記憶領域は、第１方向に延伸し、
前記第１磁性体部の前記記憶領域と、前記第２磁性体部の前記記憶領域とは、前記第１方向と直交する第２方向に、第１距離の間隔で並んで配置され、
前記複数のビットラインのそれぞれは、前記第２方向に延伸する
請求項１８に記載の磁気記憶装置。
【請求項２０】
前記マトリクスにおける複数の列に対応させて前記基板に設けられた複数の第１ソースラインおよび複数の第２ソースラインをさらに備え、
前記複数のメモリユニットのそれぞれは、
前記第１磁性体部の前記磁性体領域とは反対側の端部領域と対応する第１ソースラインとの間を接続または切断する第１スイッチと、
前記第２磁性体部の前記磁性体領域とは反対側の端部領域と対応する第２ソースラインとの間を接続または切断する第２スイッチと、
をさらに有する請求項１９に記載の磁気記憶装置。
【請求項２１】
前記複数の第１ソースラインのそれぞれおよび前記複数の第２ソースラインのそれぞれは、前記第１方向および前記第２方向に直交する第３方向に延伸する
請求項２０に記載の磁気記憶装置。
【請求項２２】
前記マトリクスにおける複数の列に対応させて前記基板に設けられた複数のフィールドラインをさらに備え、
前記複数のフィールドラインのそれぞれは、対応する列に配置された２以上のメモリユニットのそれぞれにおける前記磁性体領域に対して、流れる電流によって生じる磁界により、記録情報に応じた磁化方向の磁区を書き込む
請求項２１に記載の磁気記憶装置。
【請求項２３】
前記複数のフィールドラインのそれぞれは、前記第３方向に延伸する
請求項２２に記載の磁気記憶装置。
【請求項２４】
隣接する２つの列に含まれる２以上のメモリユニットの前記第２方向の距離は、前記第１距離の３／２倍である
請求項２１から２３の何れか１項に記載の磁気記憶装置。
【請求項２５】
前記マトリクスにおける複数の列のそれぞれに含まれる２以上のメモリユニットは、前記第３方向に第２距離の間隔で均等配置され、
隣接する２つの列に含まれる前記２以上のメモリユニットは、前記第３方向における位置が、前記第２距離の１／２ずれている
請求項２１から２４の何れか１項に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、磁気記憶装置に関する。
【背景技術】
【０００２】
磁性体は、電流を流すことにより、細線の長手方向に磁壁が移動する磁壁シフトと呼ばれる現象が生じる。磁壁シフトの原理を利用して、基板に形成された磁性体に多数の磁区を記憶させる磁壁移動メモリが提案されている。
【０００３】
また、基板に多数の磁性体を形成した磁壁移動メモリも提案されている。例えば、基板を貫通する方向に複数の孔を形成し、形成した複数の孔のそれぞれの内側面に強磁性材料を成膜する。このような方法により、１つの基板に複数の磁性体を形成することができる。このように形成された磁性体は、基板を貫通する方向に複数の磁区を保持することができる。従って、このような磁壁移動メモリは、平面内の記憶密度を高くするとともに、垂直方向の記憶密度も高くすることができる。
【０００４】
ところで、このような磁壁移動メモリは、複数の磁性体のそれぞれに対応して、書込素子、読出素子およびスイッチを備える。また、このような磁壁移動メモリは、多数の配線も備える。従って、このような磁壁移動メモリは、含まれる構成要素が効率良く配置されていなければ、記録密度を向上させることができない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７８５９８８１号明細書
【特許文献２】米国特許第９２９３６９６号明細書
【特許文献３】米国特許第９８７１０７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一つの実施形態は、含まれる構成要素を適切に配置して記録密度を向上させることができる磁気記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一つの実施形態によれば磁気記憶装置が提供される。前記磁気記憶装置は、第１磁性体部および第２磁性体部と、読出素子と、書込素子とを備える。前記第１磁性体部および第２磁性体部は、それぞれが所定方向に複数の磁区を保持可能であり前記所定方向に電流が流れることに応じて保持している磁区をシフトさせ、互いの端部領域が接続される。前記読出素子は、前記第１磁性体部と前記第２磁性体部との接続部分である磁性体領域に電気的に接続され、前記磁性体領域に保持された磁区の磁化方向を読み出す。前記書込素子は、前記磁性体領域に記録情報に応じた磁化方向の磁区を書き込む。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る磁気記憶装置の構成を示す図である。
【図２】図２は、メモリユニットアレイの一部分の模試的な構成を示す図である。
【図３】図３は、読出素子の構成を示す図である。
【図４】図４は、メモリユニットに印加される電圧およびメモリユニットに流れる電流の特性を示す図である。
【図５】図５は、磁性体の記憶領域を示す図である。
【図６】図６は、磁性体が保持する磁区および記録情報の一例を示す図である。
【図７】図７は、第１磁性体部に対して読出電流またはシフト電流を流す場合のスイッチ状態を示す図である。
【図８】図８は、第２磁性体部に対して読出電流またはシフト電流を流す場合のスイッチ状態を示す図である。
【図９】図９は、書き込み時および読み出し時における磁気記憶装置の処理フローを示す図である。
【図１０】図１０は、第１磁性体部に対する書き込み時における、第１磁性体部に保持されている磁区の一例を示す図である。
【図１１】図１１は、第２磁性体部に対する書き込み時における、第２磁性体部に保持されている磁区の一例を示す図である。
【図１２】図１２は、第１磁性体部に対する読み出し時における、第１磁性体部に保持されている磁区の一例を示す図である。
【図１３】図１３は、第２磁性体部に対する読み出し時における、第２磁性体部に保持されている磁区の一例を示す図である。
【図１４】図１４は、記憶装置における１つのメモリユニットを含む部分領域の断面図である。
【図１５】図１５は、部分領域を上側から見た平面図である。
【図１６】図１６は、部分領域を下側から見た平面図である。
【図１７】図１７は、複数のホールを形成した状態の絶縁体層の斜視図である。
【図１８】図１８は、複数のホールを形成した状態の絶縁体層を上側から見た平面図である。
【図１９】図１９は、複数の磁性体ペアを形成した状態の絶縁体層を上側から見た平面図である。
【図２０】図２０は、複数のメモリユニットを形成した状態の絶縁体層を上側から見た平面図である。
【図２１】図２１は、複数のビットラインが形成された絶縁体層を上側から見た平面図である。
【図２２】図２２は、複数の第１ソースラインおよび複数の第２ソースラインが形成された絶縁体層を下側から見た平面図である。
【図２３】図２３は、第１スイッチおよび第２スイッチとして電界効果トランジスタを用いる場合の部分領域の断面図である。
【図２４】図２４は、図２３のＸ−Ｘ´線で部分領域を切断した場合の断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【００１０】
図１は、実施形態に係る磁気記憶装置１０の構成を示す図である。磁気記憶装置１０は、半導体装置により実現される。磁気記憶装置１０は、例えば磁壁移動メモリと称される。
【００１１】
磁気記憶装置１０は、情報処理回路等とバス等を介して接続される。磁気記憶装置１０は、情報処理回路からの指示に応じて、情報処理回路から受け取った記録情報を内部に記憶する。また、磁気記憶装置１０は、情報処理回路からの指示に応じて、内部に記憶している情報を情報処理回路に出力する。
【００１２】
磁気記憶装置１０は、メモリユニットアレイ１１と、ビットラインデコーダ１２と、ソースラインデコーダ１３と、フィールドラインデコーダ１４と、書込制御回路１５と、読出制御回路１６と、シフト制御回路１７と、コントローラ１８とを備える。
【００１３】
メモリユニットアレイ１１は、２次元のマトリクスに対応させて基板に配置された複数のメモリユニット２０を有する。複数のメモリユニット２０のそれぞれは、磁気的に情報を記憶する磁性体ペア３０を含む。磁性体ペア３０は、第１磁性体部３１と、第２磁性体部３２とを含む。第１磁性体部３１および第２磁性体部３２は、磁壁シフトの原理を用いて、所定方向に多数の磁区を保持することができる。例えば、第１磁性体部３１および第２磁性体部３２は、細長い形状を有しており、長さ方向に沿った方向に多数の磁区を保持することができる。
【００１４】
さらに、メモリユニットアレイ１１は、複数のビットライン３３と、複数の第１ソースライン３４と、複数の第２ソースライン３５と、複数のフィールドライン３６とをさらに有する。複数のビットライン３３は、マトリクスにおける複数の行に一対一に対応させて基板に設けられる。複数のビットライン３３のそれぞれは、対応する行に含まれる１以上のメモリユニット２０に電気的に接続される。
【００１５】
複数の第１ソースライン３４、複数の第２ソースライン３５および複数のフィールドライン３６は、マトリクスにおける複数のメモリユニット２０おける複数の列に一対一に対応させて基板に設けられる。複数の第１ソースライン３４のそれぞれは、対応する列に含まれる１以上のメモリユニット２０に電気的に接続される。複数のフィールドライン３６のそれぞれは、対応する列に含まれる１以上のメモリユニット２０に磁気的に接続される。
【００１６】
ビットラインデコーダ１２は、コントローラ１８による制御に応じて、複数のビットライン３３のうち、書き込み対象または読み出し対象のメモリユニット２０が接続されたビットライン３３を選択する。
【００１７】
ソースラインデコーダ１３は、コントローラ１８による制御に応じて、書き込み対象または読み出し対象のメモリユニット２０に接続された第１ソースライン３４または第２ソースライン３５を選択する。なお、ソースラインデコーダ１３は、第１磁性体部３１が書き込み対象または読み出し対象である場合、複数の第１ソースライン３４のうちの対象のメモリユニット２０に接続された第１ソースライン３４を選択する。ソースラインデコーダ１３は、第２磁性体部３２が書き込み対象または読み出し対象である場合、複数の第２ソースライン３５のうちの対象のメモリユニット２０に接続された第２ソースライン３５を選択する。
【００１８】
フィールドラインデコーダ１４は、コントローラ１８による制御に応じて、複数のフィールドライン３６のうち、書き込み対象であるメモリユニット２０に接続されたフィールドライン３６を選択する。
【００１９】
書込制御回路１５は、書き込み時において、コントローラ１８による制御に応じて、書き込み対象のメモリユニット２０に含まれる第１磁性体部３１または第２磁性体部３２に対して、記録情報を書き込む。この場合において、書込制御回路１５は、フィールドラインデコーダ１４により選択されたフィールドライン３６に記録情報に応じた電流を流して誘導磁界を発生させることにより、対象のメモリユニット２０に含まれる第１磁性体部３１または第２磁性体部３２に記録情報を磁気的に書き込む。
【００２０】
読出制御回路１６は、読み出し時において、コントローラ１８による制御に応じて、読み出し対象のメモリユニット２０に含まれる第１磁性体部３１または第２磁性体部３２に保持されている記録情報を取得する。この場合において、読出制御回路１６は、ビットラインデコーダ１２により選択されたビットライン３３と、ソースラインデコーダ１３により選択された第１ソースライン３４または第２ソースライン３５との間に読出電流を流して抵抗値を検出することにより、対象のメモリユニット２０に含まれる第１磁性体部３１または第２磁性体部３２に磁気的に保持されている記録情報を取得する。
【００２１】
シフト制御回路１７は、書き込み時または読み出し時の前において、コントローラ１８による制御に応じて、読み出しまたは書き込み対象のメモリユニット２０に含まれる第１磁性体部３１または第２磁性体部３２にシフトパルス電流を供給して、第１磁性体部３１または第２磁性体部３２が保持している磁区を長さ方向にシフトさせる。この場合において、シフト制御回路１７は、ビットラインデコーダ１２により選択されたビットライン３３と、ソースラインデコーダ１３により選択された第１ソースライン３４または第２ソースライン３５との間にシフトパルス電流を供給することにより、対象のメモリユニット２０に含まれる第１磁性体部３１または第２磁性体部３２に保持されている磁区をシフトさせる。
【００２２】
コントローラ１８は、バス等を介して接続される情報処理回路から読出命令または書込命令等を受け取る。コントローラ１８は、受け取った命令に応じて、ビットラインデコーダ１２、ソースラインデコーダ１３、フィールドラインデコーダ１４、書込制御回路１５、読出制御回路１６およびシフト制御回路１７を制御する。これにより、コントローラ１８は、メモリユニットアレイ１１に含まれる複数のメモリユニット２０のうちの選択したメモリユニット２０に含まれる、第１磁性体部３１または第２磁性体部３２の何れか一方に対して、情報を書き込んだり、情報を読み出したりすることができる。
【００２３】
図２は、メモリユニットアレイ１１の一部分の模試的な構成を示す図である。
【００２４】
複数のメモリユニット２０は、基板における平面（ｘ−ｙ平面）に対して、２次元のマトリクスに対応して配置される。ここでは、基板における、マトリクスの行方向に対する方向をｘ方向（第２方向）とし、列方向に対応する方向をｙ方向（第３方向）とする。また、基板における、基板を貫通する方向をｚ方向（第１方向）とする。
【００２５】
なお、ｘ方向、ｙ方向およびｚ方向は、互いに直交する。つまり、ｘ方向（第２方向）は、ｚ方向（第１方向）およびｙ方向（第３方向）に直交する。また、ｙ方向（第３方向）は、ｚ方向（第１方向）およびｘ方向（第２方向）に直交する。
【００２６】
複数のビットライン３３のそれぞれは、略直線状の配線であり、ｘ方向に延伸する。複数のビットライン３３は、均等間隔で平行に配置される。
【００２７】
複数の第１ソースライン３４のそれぞれは、略直線状の配線であり、ｙ方向に延伸する。複数の第１ソースライン３４は、均等間隔で平行に配置される。複数の第２ソースライン３５のそれぞれは、略直線状の配線であり、ｙ方向に延伸する。複数の第２ソースライン３５は、均等間隔で平行に配置される。
【００２８】
さらに、複数の第１ソースライン３４および第２ソースライン３５は、基板の貫通する方向の同一の位置（同一の層）に形成される。複数の第１ソースライン３４および第２ソースライン３５は、複数のビットライン３３とは異なるｚ方向の位置（つまり、異なる層）に形成される。
【００２９】
また、複数の第１ソースライン３４および複数の第２ソースライン３５は、ｘ方向に交互に配置され、１つの第１ソースライン３４と一方に隣接する１つの第２ソースライン３５とがペアとなっている。ペアとなっている第１ソースライン３４と第２ソースライン３５とは、第１距離の間隔で配置される。
【００３０】
複数のフィールドライン３６のそれぞれは、略直線状の配線であり、ｙ方向に延伸する。複数のフィールドライン３６は、均等間隔で平行に配置される。
【００３１】
さらに、複数のフィールドライン３６は、複数のビットライン３３、複数の第１ソースライン３４および複数の第２ソースライン３５とは異なるｚ方向の位置（つまり、異なる層）に形成される。より詳しくは、複数のフィールドライン３６は、複数のビットライン３３と、複数の第１ソースライン３４（および複数の第２ソースライン３５）との間における、ビットライン３３に近い側の層に形成される。さらに、複数のフィールドライン３６のそれぞれは、ｘ方向における位置が、同一列に対応して設けられた第１ソースライン３４と第２ソースライン３５との中間に設けられる。
【００３２】
複数のメモリユニット２０のそれぞれは、複数のビットライン３３と、複数の第１ソースライン３４（および複数の第２ソースライン３５）との間の層に形成される。複数のメモリユニット２０のそれぞれは、複数のビットライン３３と、１つのソースラインペア（第１ソースライン３４と第２ソースライン３５とのペア）との交差領域に設けられる。
【００３３】
複数のメモリユニット２０のそれぞれは、磁性体ペア３０と、読出素子４０と、第１スイッチ４１と、第２スイッチ４２とを含む。
【００３４】
磁性体ペア３０は、第１磁性体部３１および第２磁性体部３２を含む。第１磁性体部３１および第２磁性体部３２は、導電性を有する、線状の強磁性体である。
【００３５】
第１磁性体部３１および第２磁性体部３２のそれぞれは、所定方向（例えば、線状における長さ方向）に、複数の磁区を保持可能である。複数の磁区のそれぞれは、記憶情報に応じて、２つの記録方向の何れかに磁化されている。第１磁性体部３１および第２磁性体部３２のそれぞれは、所定方向に所定の電流量のシフトパルス電流が流れることに応じて、保持している磁区を所定方向にシフトさせる。
【００３６】
第１磁性体部３１および第２磁性体部３２は、互いのビットライン３３側の端部領域がｘ方向に折れ曲がり、接続されている。第１磁性体部３１の端部領域は、第２磁性体部３２側に折れ曲がっている。また、第２磁性体部３２の端部領域は、第１磁性体部３１側に折れ曲がっている。そして、第１磁性体部３１および第２磁性体部３２は、互いの端部領域が接続される。なお、第１磁性体部３１および第２磁性体部３２における接続部分である磁性体領域を、接続領域４６という。
【００３７】
また、第１磁性体部３１および第２磁性体部３２における接続領域４６の側の端部領域を除く記憶領域４７は、ｚ方向に延伸する直線状に形成される。第１磁性体部３１の記憶領域４７および第２磁性体部３２の記憶領域４７は、ｘ方向に第１距離の間隔で平行に並んで配置される。このような磁性体ペア３０は、全体として略Ｕ字型となっている。
【００３８】
読出素子４０は、接続領域４６と対応するビットライン３３との間に電気的に接続される。さらに、読出素子４０は、接続領域４６と磁気的にも接続され、接続領域４６に保持された磁区の磁化方向を読み出す。
【００３９】
読出素子４０は、一例として、磁気抵抗効果素子である。従って、磁気抵抗効果素子である読出素子４０は、接続領域４６に保持された磁区の磁化方向に応じて、磁化方向が変化する。さらに、磁気抵抗効果素子である読出素子４０は、記憶した磁化方向に応じて抵抗値が変化する。従って、読出制御回路１６は、読出素子４０にシフトパルス電流よりも十分に小さい読出電流を流すことにより、接続領域４６に保持された磁区の磁化方向を読み出すことができる。本実施形態において、読出素子４０は、磁気トンネル接合（ＭＴＪ）素子である。
【００４０】
第１スイッチ４１は、第１磁性体部３１における接続領域４６とは反対側の端部領域と、対応する第１ソースライン３４との間を電気的に接続または切断する。従って、第１スイッチ４１がオン状態（接続状態）の場合、読出制御回路１６およびシフト制御回路１７は、対応するビットライン３３と第１ソースライン３４との間に電流を流すことにより、読出素子４０および第１磁性体部３１に電流を流すことができる。
【００４１】
第２スイッチ４２は、第２磁性体部３２における接続領域４６とは反対側の端部領域と、対応する第２ソースライン３５との間を電気的に接続または切断する。従って、第２スイッチ４２がオン状態（接続状態）の場合、読出制御回路１６およびシフト制御回路１７は、対応するビットライン３３と第２ソースライン３５との間に電流を流すことにより、読出素子４０および第２磁性体部３２に電流を流すことができる。
【００４２】
本実施形態において、第１スイッチ４１は、第１磁性体部３１と第１ソースライン３４との間に直列に接続される２端子間スイッチ素子である。また、本実施形態において、第２スイッチ４２は、第２磁性体部３２と第２ソースライン３５との間に直列に接続される２端子間スイッチ素子である。
【００４３】
２端子間スイッチ素子は、２端子間をオフ状態（高抵抗状態、切断状態）またはオン状態（低抵抗状態、接続状態）に切り換える。２端子間スイッチ素子は、２端子間に印加される電圧および２端子間に流れる電流に応じて、オフ状態またはオン状態に切り替える。２端子間スイッチ素子がオフ状態の場合、直列に接続された第１磁性体部３１または第２磁性体部３２には電流が流れない。２端子間スイッチ素子がオン状態の場合、直列に接続された第１磁性体部３１または第２磁性体部３２に電流が流れる。
【００４４】
このような、２端子間スイッチ素子は、オフ状態において閾電圧値（Ｖｔｈ）以上の電圧が印加された場合にオン状態に変化する。さらに、２端子間スイッチ素子は、オン状態において、保持電流値（Ｉｈｏｌｄ）以上の電流が流れ続ける場合にオン状態を維持する。
【００４５】
２端子間スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。２端子間スイッチ素子は、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、２端子間スイッチ素子は、このようなカルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。２端子間スイッチ素子は、他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
【００４６】
なお、第１スイッチ４１および第２スイッチ４２は、２端子間スイッチ素子に代えて、電界効果トランジスタであってもよい。
【００４７】
複数のメモリユニット２０のそれぞれに含まれる接続領域４６は、複数のフィールドライン３６のうちの対応する１つのフィールドライン３６に磁気的に接続される。
【００４８】
複数のフィールドライン３６のそれぞれは、対応する列に含まれるメモリユニット２０に含まれる第１磁性体部３１と第２磁性体部３２との間を通過するように設けられる。さらに、複数のフィールドライン３６のそれぞれは、対応する列に含まれるメモリユニット２０に含まれる磁性体ペア３０の接続領域４６における、読出素子４０とはｚ方向の反対側の近傍を通過する。すなわち、複数のフィールドライン３６のそれぞれと、対応する読出素子４０とは、接続領域４６を挟んでｚ方向に対向する位置に設けられる。つまり、接続領域４６は、フィールドライン３６と読出素子４０との間に設けられる。従って、複数のフィールドライン３６のそれぞれは、電流が流れた場合、対応するメモリユニット２０に含まれる磁性体ペア３０の接続領域４６に誘導磁界を与えることができる。
【００４９】
つまり、複数のフィールドライン３６のそれぞれは、対応する列に配置された１以上のメモリユニット２０のそれぞれが有する磁性体ペア３０のおける接続領域４６に対して、流れる電流によって生じる磁界により記録情報に応じた磁化方向の磁区を書き込む書込素子として機能する。従って、書込制御回路１５は、対応するフィールドライン３６に記録情報に応じた電流を流して誘導磁界を発生させることにより、対象のメモリユニット２０に含まれる第１磁性体部３１または第２磁性体部３２に記録情報を磁気的に書き込むことができる。
【００５０】
図３は、ＭＴＪ素子により実現された読出素子４０の構成を示す図である。
【００５１】
ＭＴＪ素子により実現される読出素子４０は、第１磁性層４０Ｓ（記憶層）と、非磁性層４０Ｎと、第２磁性層４０Ｒ（参照層）とを含む。第１磁性層４０Ｓは、第１磁性体部３１および第２磁性体部３２における接続領域４６に接している。なお、読出素子４０は、第１磁性層４０Ｓを含まない構成であってもよい。第２磁性層４０Ｒは、ビットライン３３に接している。非磁性層４０Ｎは、第１磁性層４０Ｓと第２磁性層４０Ｒと間に配置される。
【００５２】
第１磁性層４０Ｓは、第１磁性層４０Ｓ、非磁性層４０Ｎおよび第２磁性層４０Ｒの境界面に対して平行な方向（ｘ−ｙ平面の面内方向）に沿って磁化される。読み出し時において、第１磁性層４０Ｓは、第１磁性体部３１および第２磁性体部３２における接続領域４６に保持されている磁区の磁化方向に応じて、磁化方向が反転する。非磁性層４０Ｎは、トンネルバリアとして機能する。
【００５３】
第２磁性層４０Ｒは、方向が固定または不変の磁化を有し、例えば、第１磁性層４０Ｓの保磁力より大きい保磁力を有する。第２磁性層４０Ｒは、第１磁性層４０Ｓの磁化方向および接続領域４６の磁区の磁化方向によっては、磁化方向が反転しない。ここで、方向が固定または不変とは、所定のシフト書き込み電流に対して磁化方向が変わらないことを意味する。
【００５４】
第２磁性層４０Ｒ、非磁性層４０Ｎおよび第１磁性層４０Ｓの組は、磁気抵抗効果を示す。より具体的には、第１磁性層４０Ｓの磁化方向と第２磁性層４０Ｒの磁化方向が平行および反平行であると、第２磁性層４０Ｒ、非磁性層４０Ｎおよび第１磁性層４０Ｓの組は、それぞれ最小および最大の抵抗値を示す。読出素子４０は、第１磁性層４０Ｓと第２磁性層４０Ｒの磁化方向が平行である場合（同一方向である場合）低抵抗状態となり、反平行である場合（反対方向である場合）、高抵抗状態となる。
【００５５】
第１磁性層４０Ｓは、第１磁性体部３１および第２磁性体部３２における接続領域４６に保持されている磁区の磁化方向によって磁化方向が変化する。従って、読出素子４０は、第１磁性体部３１および第２磁性体部３２における接続領域４６の磁区が保持している磁化方向によって、抵抗値が変化する。これにより、読出素子４０は、第１磁性体部３１および第２磁性体部３２における接続領域４６に保持されている磁区の磁化方向を読み出す素子として機能することができる。なお、読出素子４０は、さらなる層を含んでもよい。
【００５６】
図４は、第１スイッチ４１および第２スイッチ４２が２端子間スイッチ素子である場合における、メモリユニット２０に印加される電圧およびメモリユニット２０に流れる電流の特性を示す図である。
【００５７】
図４において、横軸のメモリユニット電圧は、ビットライン３３と第１ソースライン３４（またはビットライン３３と第２ソースライン３５）との間の電圧である。縦軸のメモリユニット電流は、第１スイッチ４１（または第２スイッチ４２）に流れる電流である。
【００５８】
メモリユニット電圧が０およびメモリユニット電流が０の初期状態では、２端子間スイッチ素子はオフ状態である。２端子間スイッチ素子がオフ状態において、メモリユニット電圧が徐々に上昇したとする。この場合、２端子間スイッチ素子は、メモリユニット電圧が所定の閾電圧値（Ｖｔｈ）に達するまではオフ状態を維持する。しかし、メモリユニット電圧が閾電圧値（Ｖｔｈ）以上となり、メモリユニット電流が閾電流値（Ｉｔｈ）以上となると、２端子間スイッチ素子は、オフ状態からオン状態に変化する。
【００５９】
２端子間スイッチ素子がオフ状態からオン状態に変化すると、２端子間スイッチ素子の抵抗値が急激に減少する。従って、２端子間スイッチ素子がオン状態からオフ状態に変化するとメモリユニット電圧は、保持電圧値（Ｖｈｏｌｄ）まで急峻に下がる。一方、メモリユニット電流は、保持電流値（Ｉｈｏｌｄ）まで急峻に上がる。
【００６０】
２端子間スイッチ素子は、オン状態において、保持電流値（Ｉｈｏｌｄ）以上の電流が流れ続けると、オン状態を維持する。しかし、２端子間スイッチ素子は、オン状態において、流れる電流が保持電流値（Ｉｈｏｌｄ）より小さくなると、オン状態を維持できず、オフ状態へと変化してしまう。
【００６１】
また、本実施形態において、読出素子４０は、記録している磁化方向に応じて、抵抗値が異なる。例えば、読出素子４０は、第１記録方向に磁化された場合には、低抵抗状態（ＬＲＳ）となり、第１記録方向とは反対の第２記録方向に磁化された場合に、高抵抗状態（ＨＲＳ）となる。従って、メモリユニット２０は、オン状態において、読出素子４０が低抵抗状態（ＬＲＳ）であるか、高抵抗状態（ＨＲＳ）であるかによって、電圧−電流特性が異なる。
【００６２】
このため、第１スイッチ４１または第２スイッチ４２をオン状態において、読出制御回路１６は、メモリユニット２０に定電圧を印加して、流れる電流の値を測定することにより、読出素子４０が記憶した磁化方向を検出することができる。あるいは、第１スイッチ４１または第２スイッチ４２をオン状態において、読出制御回路１６は、メモリユニット２０に定電流を印加して、加わる電圧の値を測定することにより、読出素子４０が記憶した磁化方向を検出することができる。
【００６３】
図５は、第１磁性体部３１および第２磁性体部３２の記憶領域４７を示す図である。
【００６４】
第１磁性体部３１および第２磁性体部３２の記憶領域４７は、基板の所定の層のｚ方向に形成されたホール５１の内側面に強磁性材料を成膜することにより形成される。従って、第１磁性体部３１および第２磁性体部３２の記憶領域４７は、中心軸がｚ方向の筒状（例えば、円筒状）に形成される。なお、記憶領域４７は、内部が中空となっていない円柱状であってもよいし、円筒状および円柱状でなくてもよい。また、記憶領域４７は、接続領域４６とは反対側の端部に底を有する有底の筒状であってもよい。また、記憶領域４７における筒の中は、非磁性の絶縁体が埋められていてもよい。
【００６５】
図６は、第１磁性体部３１および第２磁性体部３２の記憶領域４７が保持する磁区および記録情報の一例を示す図である。より詳しくは、図６の（Ａ）は、記憶領域４７をｚ方向から見た模式的な図である。図６の（Ｂ）は、記憶領域４７における、図６の（Ａ）のＡ−Ａ’線で切断して見える領域が保持する複数の磁区の磁化方向の一例、および、複数の磁区の磁化方向が表す記録情報を示す。
【００６６】
記憶領域４７は、長さ方向（ｚ方向）に沿って複数の磁区を保持することが可能である。なお、図６の（Ｂ）では、図中の上側が接続領域４６に接している。図６の（Ｂ）の例では、記憶領域４７は、接続領域４６側から、Ｍ１，Ｍ２，Ｍ３，…の磁区を保持している。
【００６７】
各磁区は、第１記録方向、または、第１記録方向とは反対の第２記録方向に磁化される。各磁区は、図６に示すように、外周側からＮ極、Ｓ極の順序で形成される磁化方向と、これと反対に、外周側からＳ極、Ｎ極の順序で形成される磁化方向とを有する。なお、各磁区の磁化方向は、記憶領域４７の長さ方向（ｚ方向）に対して垂直方向であってもよいし（垂直磁化膜）、記憶領域４７の長さ方向（ｚ方向）であってもよい（面内磁化膜）。
【００６８】
例えば、記憶領域４７の長さ方向（ｚ方向）に隣接する２つの磁区の磁化方向が同一の場合、記憶領域４７は、その２つの磁区に第１データを記憶する。隣接する２つの磁区の磁化方向が異なる場合、記憶領域４７は、その２つの磁区に、第１データと異なる第２データを記憶する。例えば、記憶領域４７は、隣接する２つの磁区の磁化方向が同じ場合、その２つの磁区に“０”を記憶する。例えば、記憶領域４７は、隣接する２つの磁区の磁化方向が異なる場合、その２つの磁区に“１”を記憶する。
【００６９】
なお、Ｍ２およびＭ３のように、隣接する２つの磁区の磁化方向が異なる場合には、磁区と磁区との間に磁壁が生じる。しかし、Ｍ１およびＭ２のように、隣接する磁区の磁化方向が同じ場合は、磁区と磁区との間に磁壁は生じない。
【００７０】
図７は、第１磁性体部３１に対して読出電流またはシフト電流を流す場合のスイッチ状態を示す図である。図８は、第２磁性体部３２に対して読出電流またはシフト電流を流す場合のスイッチ状態を示す図である。
【００７１】
書込制御回路１５は、記録情報に応じた方向の電流を、書込素子であるフィールドライン３６に供給して、第１磁性体部３１または第２磁性体部３２における接続領域４６に新たな磁区を書き込む。読出制御回路１６は、読出素子４０に読出電流を供給して、第１磁性体部３１または第２磁性体部３２における接続領域４６に保持された磁区の磁化方向の情報を取得する。
【００７２】
さらに、シフト制御回路１７は、書込制御回路１５による新たな磁区の書き込み、または、読出制御回路１６による磁区の磁化情報の取得に先だって、第１磁性体部３１または第２磁性体部３２にシフトパルス電流を供給して、第１磁性体部３１または第２磁性体部３２に保持された磁区を所定方向にシフトさせる。
【００７３】
ここで、図７に示すように、コントローラ１８は、第１磁性体部３１に記憶された磁区にアクセスする場合、第１スイッチ４１を接続状態とし且つ第２スイッチ４２を切断状態とする。すなわち、コントローラ１８は、第１磁性体部３１に記憶された磁区にアクセスする場合、第１磁性体部３１を電流供給可能な状態とし、且つ、第２磁性体部３２に電流が供給されない状態とする。反対に、図８に示すように、コントローラ１８は、第２磁性体部３２に記憶された磁区にアクセスする場合、第２スイッチ４２を接続状態とし且つ第１スイッチ４１を切断状態とする。すなわち、コントローラ１８は、第２磁性体部３２にアクセスする場合、第１磁性体部３１に電流が供給されない状態とし、且つ、第２磁性体部３２を電流供給可能な状態とする。
【００７４】
例えば、第１磁性体部３１に保持された磁区をシフトさせる場合、図７に示すように、コントローラ１８は、第１スイッチ４１を接続状態とし且つ第２スイッチ４２を切断状態とする。反対に、例えば、第２磁性体部３２に保持された磁区をシフトさせる場合、図８に示すように、コントローラ１８は、第２スイッチ４２を接続状態とし且つ第１スイッチ４１を切断状態とする。
【００７５】
図９は、書き込み時および読み出し時における磁気記憶装置１０の処理フローを示す図である。コントローラ１８は、図９に示すような流れで処理を実行する。
【００７６】
まず、Ｓ１１において、コントローラ１８は、アクセスの対象のメモリユニット２０を選択する。続いて、Ｓ１２において、コントローラ１８は、対象のメモリユニット２０に含まれる第１磁性体部３１にアクセスするか、対象のメモリユニット２０に含まれる第２磁性体部３２にアクセスするかを判断する。
【００７７】
第１磁性体部３１にアクセスする場合（Ｓ１２のＹｅｓ）、コントローラ１８は、処理をＳ１３に進める。Ｓ１３において、コントローラ１８は、第１スイッチ４１を接続状態とし且つ第２スイッチ４２を切断状態とする。一方、第２磁性体部３２にアクセスする場合（Ｓ１２のＮｏ）、コントローラ１８は、処理をＳ１４に進める。Ｓ１４において、コントローラ１８は、第２スイッチ４２を接続状態とし且つ第１スイッチ４１を切断状態とする。コントローラ１８は、Ｓ１３またはＳ１４の後に処理をＳ１５に進める。
【００７８】
Ｓ１５において、コントローラ１８は、シフト制御回路１７にシフトパルス電流を供給させる。シフト制御回路１７は、第１磁性体部３１または第２磁性体部３２に保持された磁区の磁化方向を読み出す場合、第１磁性体部３１または第２磁性体部３２に保持された磁区を接続領域４６に近づく方向にシフトさせるシフトパルス電流を供給する。また、シフト制御回路１７は、第１磁性体部３１または第２磁性体部３２に新たな磁区を書き込む場合、第１磁性体部３１または第２磁性体部３２に保持された磁区を接続領域４６から離れる方向にシフトさせるシフトパルス電流を供給する。
【００７９】
続いて、Ｓ１６において、コントローラ１８は、書き込み時においては、書込制御回路１５に記録情報に応じた方向の電流を書込素子であるフィールドライン３６に供給させる。また、Ｓ１６において、コントローラ１８は、読み出し時においては、読出制御回路１６に読出素子４０により読み出された磁化方向の情報を取得させる。
【００８０】
続いて、Ｓ１７において、コントローラ１８は、第１磁性体部３１または第２磁性体部３２に対して全ての磁区を書き込んだか、または、第１磁性体部３１または第２磁性体部３２から全ての磁区を読み出したかを判断する。全ての磁区を書き込んでいない場合または全ての磁区を読み出していない場合（Ｓ１７のＮｏ）、コントローラ１８は、処理をＳ１５に戻し、Ｓ１５から処理を繰り返す。全ての磁区を書き込んだ場合または全ての磁区を読み出した場合（Ｓ１７のＹｅｓ）、コントローラ１８は、本フローを終了する。
【００８１】
図１０は、第１磁性体部３１に対する書き込み時における、第１磁性体部３１に保持されている磁区の一例を示す図である。
【００８２】
第１磁性体部３１に対する書き込み時において、第１スイッチ４１が接続状態となり、第２スイッチ４２が切断状態となる。従って、第１磁性体部３１に対する書き込み時において、第１磁性体部３１には、シフト制御回路１７から書き込み方向のシフトパルス電流が供給可能となる。
【００８３】
第１磁性体部３１の接続領域４６には、一回の書込処理で、書き込み電流に応じた磁化方向の１つの磁区が書き込まれる。書込処理が１回終了した後、第１磁性体部３１には、保持している全ての磁区を接続領域４６から離れる方向に、１磁区分シフトさせるシフトパルス電流が供給される。これにより、第１磁性体部３１には、接続領域４６に空きができ、次の新たな有効な磁区を書き込み可能となる。
【００８４】
以後、第１磁性体部３１は、書込処理とシフトパルス電流の供給とが交互に行われる。そして、最初に書き込まれた磁区が、第１磁性体部３１における書込素子（フィールドライン３６）とは反対側の端部（末尾位置）まで達すると、第１磁性体部３１は、以後、新たな磁区の書き込みは行わない。
【００８５】
以上のように第１磁性体部３１は、既に書き込まれた磁区を順次に末尾位置の方向にシフトしながら、新たな磁区が書込位置に書き込まれる。
【００８６】
図１１は、第２磁性体部３２に対する書き込み時における、第２磁性体部３２に保持されている磁区の一例を示す図である。
【００８７】
第２磁性体部３２に対する書き込み時において、第２スイッチ４２が接続状態となり、第１スイッチ４１が切断状態となる。従って、第２磁性体部３２に対する書き込み時において、第２磁性体部３２には、シフト制御回路１７からシフトパルス電流が供給可能となり、第１磁性体部３１には、シフトパルス電流が供給不可能となる。
【００８８】
そして、第２磁性体部３２に対する書き込み時において、第２磁性体部３２は、第２スイッチ４２が接続状態および第１スイッチ４１が切断状態で、第１磁性体部３１に対する書き込み処理と同様の処理が行われる。従って、第２磁性体部３２も、既に書き込まれた磁区を順次に末尾位置の方向にシフトしながら、新たな磁区が書込位置に書き込まれる。
【００８９】
図１２は、第１磁性体部３１に対する読み出し時における、第１磁性体部３１に保持されている磁区の一例を示す図である。
【００９０】
第１磁性体部３１に対する読み出し時において、第１スイッチ４１が接続状態となり、第２スイッチ４２が切断状態となる。従って、第１磁性体部３１に対する読み出し時において、第１磁性体部３１には、シフト制御回路１７からシフトパルス電流が供給可能となり、第２磁性体部３２には、シフトパルス電流が供給不可能となる。
【００９１】
第１磁性体部３１の接続領域４６には、一回の読出処理で、１つの磁区の磁化方向が読み出される。読出処理が１回終了した後、第１磁性体部３１には、保持している全ての磁区を接続領域４６に近づける方向に１磁区分シフトさせるシフトパルス電流が供給される。これにより、第１磁性体部３１は、直近に読み出された磁区の次の磁区を読み出し可能とすることができる。
【００９２】
以後、第１磁性体部３１は、読出処理とシフトパルス電流の供給とが交互に行われる。そして、末尾の磁区（接続領域４６から最も離れた位置に保存されていた磁区）が接続領域４６まで達すると、第１磁性体部３１は、全ての磁区が読み出された状態となる。
【００９３】
以上のように第１磁性体部３１は、保持している磁区を順次に接続領域４６に近づく方向にシフトしながら、順次に磁区が読み出される。
【００９４】
図１３は、第２磁性体部３２に対する読み出し時における、第２磁性体部３２に保持されている磁区の一例を示す図である。
【００９５】
第２磁性体部３２に対する読み出し時において、第２スイッチ４２が接続状態となり、第１スイッチ４１が切断状態となる。従って、第２磁性体部３２に対する書き込み時において、第２磁性体部３２には、シフト制御回路１７からシフトパルス電流が供給可能となり、第１磁性体部３１には、シフトパルス電流が供給不可能となる。
【００９６】
そして、第２磁性体部３２に対する読み出し時において、第２磁性体部３２は、第２スイッチ４２が接続状態および第１スイッチ４１が切断状態で、第１磁性体部３１に対する読み出し処理と同様の処理が行われる。従って、第２磁性体部３２も、保持している磁区を順次に接続領域４６に近づく方向にシフトしながら、順次に磁区が読み出される。
【００９７】
（磁気記憶装置１０の部分領域６０の構成の一例）
つぎに、磁気記憶装置１０における１つのメモリユニット２０を含む部分領域６０の半導体構成の一例について説明する。
【００９８】
図１４は、磁気記憶装置１０における１つのメモリユニット２０を含む部分領域６０の断面図である。図１５は、部分領域６０を上側から見た平面図である。図１６は、部分領域６０を下側から見た平面図である。
【００９９】
絶縁体層５０における１つのメモリユニット２０を含む部分領域６０には、ｚ方向に伸びる中空の２つのホール５１が形成される。２つのホール５１の内側面には、導電性を有する強磁性体が成膜される。さらに、絶縁体層５０の第１面６１の２つのホール５１の周囲にも、導電性を有する強磁性体が成膜される。
【０１００】
これにより、第１磁性体部３１および第２磁性体部３２における接続領域４６の側の端部領域は、絶縁体層５０の第１面６１の上に膜状に形成される。第１磁性体部３１および第２磁性体部３２における接続領域４６の側の端部領域は、第１面６１における２つのホール５１の間の領域に形成される。
【０１０１】
また、第１磁性体部３１および第２磁性体部３２における接続領域４６の側の端部領域を除く記憶領域４７は、絶縁体層５０においてｚ方向に延伸する。第１磁性体部３１および第２磁性体部３２における記憶領域４７は、中空の筒状となる。なお、筒の中に、非磁性の絶縁体が形成されてもよい。
【０１０２】
また、２つのホール５１は、絶縁体層５０における第１面６１とは反対側の第２面６２側が強磁性体により塞がれる。これにより、第１磁性体部３１および第２磁性体部３２における記憶領域４７は、接続領域４６とは反対側に、強磁性体の底部６３を有する。
【０１０３】
読出素子４０は、第１磁性体部３１および第２磁性体部３２における接続領域４６の上側に形成される。読出素子４０は、接続領域４６に直接接しており、接続領域４６と電気的にも磁気的にも接続される。
【０１０４】
ビットライン３３は、読出素子４０の上側の層にｘ方向に延伸するように形成される。すなわち、ビットライン３３は、絶縁体層５０における第１面６１側に設けられ、ｘ方向に延伸する。ビットライン３３は、読出素子４０における接続領域４６に接している面とは反対側の面と電気的に接続される。
【０１０５】
第１スイッチ４１は、第１磁性体部３１における記憶領域４７が有する底部６３の下側に形成される。第１スイッチ４１は、第１磁性体部３１における記憶領域４７が有する底部６３に電気的に接続される。
【０１０６】
第２スイッチ４２は、第２磁性体部３２における記憶領域４７が有する底部６３の下側に形成される。第２スイッチ４２は、第２磁性体部３２における記憶領域４７が有する底部６３に電気的に接続される。
【０１０７】
第１ソースライン３４は、第１スイッチ４１の下側の層にｙ方向に延伸するように形成される。すなわち、第１ソースライン３４は、絶縁体層５０における第２面６２側に設けられ、ｙ方向に延伸する。第１ソースライン３４は、第１スイッチ４１における底部６３に接している面とは反対側の面と電気的に接続される。
【０１０８】
第２ソースライン３５は、第２スイッチ４２の下側の層にｙ方向に延伸するように形成される。すなわち、第２ソースライン３５は、絶縁体層５０における第２面６２側に設けられ、ｙ方向に延伸する。第２ソースライン３５は、第２スイッチ４２における底部６３に接している面とは反対側の面と電気的に接続される。
【０１０９】
部分領域６０に対応するフィールドライン３６は、絶縁体層５０の内部における接続領域４６の下側に、ｙ方向に延伸するように形成される。すなわち、フィールドライン３６と読出素子４０とは、接続領域４６を挟んでｚ方向に対向する位置に設けられる。従って、接続領域４６は、フィールドライン３６と読出素子４０との間に設けられる。また、フィールドライン３６は、接続領域４６に対向する部分の面を除き、側面にヨーク６４が成膜されている。これにより、フィールドライン３６は、電流が流れることにより発生される磁界を、効率良く接続領域４６に印加することができる。このようなフィールドライン３６は、接続領域４６と磁気的に接続され、接続領域４６に対する書込素子として機能する。
【０１１０】
このような構成の磁気記憶装置１０は、２つの磁性体に対して、１つの読出素子４０および１つの書込素子（フィールドライン３６）を備える。これにより、磁気記憶装置１０は、２つの磁性体に対して、共通の読出素子４０および書込素子を用いて書き込みを行うので、全体の構成を小さくすることができる。従って、磁気記憶装置１０によれば、記録密度を高くすることができる。
【０１１１】
（複数のメモリユニット２０が形成された磁気記憶装置１０の構成の一例）
つぎに、複数のメモリユニット２０が形成された磁気記憶装置１０の構成の一例について説明する。
【０１１２】
図１７は、複数のホール５１を形成した状態の絶縁体層５０の斜視図である。本実施形態においては、陽極酸化法によるウェットエッチングプロセスにより、層（ｚ方向）を貫通する複数のホール５１を有する絶縁体層５０が形成される。
【０１１３】
陽極酸化法を用いた絶縁体層５０の作製方法について説明する。まず、アルミニウム等の基材を陽極として、電解質溶液（例えば、硫酸、シュウ酸またはリン酸）の中で通電される。
【０１１４】
これにより、陽極金属は、酸化されて金属イオンとなり融解する。この金属イオンは、液中の酸素と結合して金属酸化物となり、陽極金属の表面に残って成長する。つまり、陽極金属には、酸化物（アルミナ）が成長する。この際、溶解と成長とが同時に進むので、陽極金属の表面には、アルミナの微細なホール５１を有する絶縁体層５０が形成される。その後、絶縁体層５０が陽極金属から切り離される。なお、陽極酸化を行った際に、ホール５１の底には、バリア層が形成される。このため、絶縁体層５０は、バリア層を溶かしてホール５１を貫通孔化するメンブレン化処理が行われる。
【０１１５】
ホール５１の寸法およびピッチは、アルミニウムの純度、電圧、電界質溶液および処理時間等によって決定される。例えば、９９．９９５％以上の純度のアルミニウム基材に対して、硫酸を用いて数十Ｖで数十分の陽極酸化処理した場合には、絶縁体層５０には、径２０ｎｍおよび深さ１０μｍの複数のホール５１が、６０ｎｍのピッチで形成される。
【０１１６】
なお、陽極酸化法は、フッ酸を電界室溶液としてシリコン基板を基材として行ってもよい。この場合、絶縁体層５０は、複数のホール５１を有する酸化シリコンとなる。
【０１１７】
図１８は、複数のホール５１を形成した状態の絶縁体層５０を上側から見た平面図である。陽極酸化法を用いて絶縁体層５０を形成した場合、複数のホール５１の配列は、六方細密構造となる。このため、１つのホール５１に着目した場合、着目したホール５１の周囲の複数のホール５１は、着目したホール５１を中心とした正六角形の頂点に配置される。
【０１１８】
なお、本実施形態においては、この正六角形における、中心を挟んで対向する任意の２つのホール５１の間を結ぶ第１直線７１の方向を、ｘ方向（第２方向）とする。また、第１直線７１に対して平面内において直交する第２直線７２の方向を、ｙ方向（第３方向）とする。
【０１１９】
図１９は、複数の磁性体ペア３０を形成した状態の絶縁体層５０を上側から見た平面図である。絶縁体層５０を形成した後、絶縁体層５０に対して複数の磁性体ペア３０を形成する。
【０１２０】
複数の磁性体ペア３０のそれぞれは、ｘ方向に隣接する２つのホール５１を利用して形成される。より詳しくは、複数の磁性体ペア３０のそれぞれは、ｘ方向に隣接する２つのホール５１の内側面、および、絶縁体層５０の上面における２つのホール５１の間の領域に、磁性材料が成膜されることにより形成される。
【０１２１】
複数の磁性体ペア３０を形成した後において、絶縁体層５０は、ｘ方向に交互に並んだ、複数の磁性体ペア３０と、複数のダミーホール５２（磁性体ペア３０に含まれていない複数のホール５１）とを含む。また、複数の磁性体ペア３０を形成した後において、絶縁体層５０は、ｙ方向に交互に並んだ、複数の磁性体ペア３０と、複数のダミーホール５２（磁性体ペア３０に含まれていない複数のホール５１）とを含む。
【０１２２】
また、複数のダミーホール５２は、例えば、内部が何らかの材料で充填される。または、複数のダミーホール５２は、上面および下面が塞がれてもよい。すなわち、複数のダミーホール５２は、磁性材料は成膜されず、メモリユニット２０としては用いられない。
【０１２３】
図２０は、複数のメモリユニット２０を形成した状態の絶縁体層５０を上側から見た平面図である。本実施形態において、複数の磁性体ペア３０のそれぞれは、例えば図２０における左側に第１磁性体部３１を含み、右側に第２磁性体部３２を含む。
【０１２４】
読出素子４０は、第１磁性体部３１と第２磁性体部３２との間の領域の磁性材料の上に形成される。また、第１スイッチ４１は、第１磁性体部３１の下に形成される。また、第２スイッチ４２は、第２磁性体部３２の下に形成される。
【０１２５】
そして、複数のメモリユニット２０のそれぞれは、磁性体ペア３０と、読出素子４０と、第１スイッチ４１と、第２スイッチ４２とを含む。
【０１２６】
ここで、本実施形態において、ｙ方向に並んだ２以上のメモリユニット２０は、マトリクスにおける列を構成する。そして、複数の列のそれぞれに含まれる２以上のメモリユニット２０は、ｙ方向に第２距離（Ｂ）の間隔で均等配置される。つまり、列方向に並んだ２つのメモリユニット２０の間隔は、第２距離（Ｂ）となっている。
【０１２７】
さらに、第１の列に含まれる２以上のメモリユニット２０と、第１の列に隣接する第２の列に含まれる２以上のメモリユニット２０とは、ｙ方向における位置が、第２距離（Ｂ）の１／２ずれている。つまり、複数のメモリユニット２０におけるｙ方向の位置は、１列毎にｙ方向の位置がＢ／２ずつずれている。
【０１２８】
また、Ｘ方向において、第１磁性体部３１の記憶領域４７と、第２磁性体部３２の記憶領域４７との間の距離を、第１距離（Ａ）とする。この場合、第１の列に含まれる２以上のメモリユニット２０と、第１の列に隣接する第２の列に含まれる２以上のメモリユニット２０とは、ｘ方向に、第１距離（Ａ）の３／２倍離れている。つまり、隣接する２つの列に含まれる２以上のメモリユニット２０のｘ方向の距離は、第１距離（Ａ）の３／２倍である。
【０１２９】
図２１は、複数のビットライン３３が形成された絶縁体層５０を上側から見た平面図である。
【０１３０】
複数のビットライン３３のそれぞれは、絶縁体層５０の上面側において、ｘ方向に延伸する直線状に形成される。複数のビットライン３３は、第２距離（Ｂ）の間隔で平行に形成される。さらに、複数のビットライン３３のそれぞれのｙ方向の位置は、メモリユニット２０に対して、ｙ方向に第２距離（Ｂ）の１／４ずれた位置に形成される。そして、複数のビットライン３３のそれぞれは、複数の列のそれぞれについて、含まれている２以上のメモリユニット２０のうちの最も直近の１つのメモリユニット２０に含まれる読出素子４０に、電気的に接続される。
【０１３１】
これにより、複数のメモリユニット２０のそれぞれは、何れか１つのビットライン３３に電気的に接続することができる。なお、本実施形態においては、１つのビットライン３３に接続される２以上のメモリユニット２０は、マトリクスにおける行を構成する。
【０１３２】
また、複数のフィールドライン３６のそれぞれは、絶縁体層５０の内部において、ｙ方向に延伸する直線状に形成される。複数のフィールドライン３６は、第１距離（Ａ）の３／２の間隔で平行に形成される。複数のフィールドライン３６のそれぞれのｘ方向の位置は、対応する列に含まれるメモリユニット２０の中心と同一である。そして、複数のフィールドライン３６のそれぞれは、対応する列に含まれている全てのメモリユニット２０に磁気的に接続される。
【０１３３】
図２２は、複数の第１ソースライン３４および複数の第２ソースライン３５が形成された絶縁体層５０を下側から見た平面図である。
【０１３４】
複数の第１ソースライン３４のそれぞれは、絶縁体層５０の下面側において、ｙ方向に延伸する直線状に形成される。複数の第１ソースライン３４は、第１距離（Ａ）の３／２の間隔で平行に形成される。
【０１３５】
さらに、複数の第１ソースライン３４のそれぞれのｘ方向の位置は、対応する列に含まれるメモリユニット２０の第１スイッチ４１と同一である。そして、複数の第１ソースライン３４のそれぞれは、対応する列に含まれている全てのメモリユニット２０の第１スイッチ４１に電気的に接続される。
【０１３６】
複数の第２ソースライン３５のそれぞれは、絶縁体層５０の下面側において、ｙ方向に延伸する直線状に形成される。複数の第２ソースライン３５は、第１距離（Ａ）の３／２の間隔で平行に形成される。
【０１３７】
さらに、複数の第２ソースライン３５のそれぞれのｘ方向の位置は、対応する列に含まれるメモリユニット２０の第２スイッチ４２と同一である。そして、複数の第２ソースライン３５のそれぞれは、対応する列に含まれている全てのメモリユニット２０の第２スイッチ４２に電気的に接続される。
【０１３８】
以上のように、本実施形態においては、陽極酸化法を用いて絶縁体層５０に六方細密構造で配置された複数のホール５１に対して、以上のようなプロセスで複数のメモリユニット２０が形成される。これにより、本実施形態に係る磁気記憶装置１０は、基板に高い密度で形成された複数のメモリユニット２０を含むことができる。
【０１３９】
（第１スイッチ４１および第２スイッチ４２として、電界効果トランジスタを用いる場合の構成例）
第１スイッチ４１および第２スイッチ４２として、電界効果トランジスタを用いる場合の構成について説明する。
【０１４０】
図２３は、第１スイッチ４１および第２スイッチ４２として電界効果トランジスタを用いる場合の部分領域６０の断面図である。図２４は、図２３のＸ−Ｘ´線で部分領域６０を切断した場合の断面図である。
【０１４１】
第１スイッチ４１および第２スイッチ４２として、電界効果トランジスタを用いる場合、絶縁体層５０の下層に絶縁層９１が形成される。さらに、絶縁層９１の下層にはチャネル層９２が形成される。
【０１４２】
さらに、絶縁体層５０と、絶縁層９１との間には、配線９３が形成される。配線９３は、例えばｘ方向に延伸する直線状である。配線９３は、第１磁性体部３１および第２磁性体部３２と接触しないように、ｙ方向における位置が、第１磁性体部３１および第２磁性体部３２とは異なる位置に形成される。そして、配線９３は、所定電位（例えばグランド電位）に接続される。
【０１４３】
絶縁層９１は、第１層間電極９４と、第２層間電極９５と、第３層間電極９６とを含む。第１層間電極９４は、第１磁性体部３１の底部６３とチャネル層９２との間を電気的に接続する。第２層間電極９５は、第２磁性体部３２の底部６３とチャネル層９２との間を電気的に接続する。第３層間電極９６は、配線９３とチャネル層９２との間を電気的に接続する。
【０１４４】
第１選択線９８は、絶縁層９１の内部において、ｙ方向に延伸する。第１選択線９８は、ｘ方向の位置が、第１層間電極９４と第３層間電極９６との間の領域を通過する。さらに、第１選択線９８は、チャネル層９２との間に、所定の厚さの絶縁膜が形成されるように設けられる。従って、第１選択線９８は、電界効果トランジスタにおけるゲート電極として機能する。また、第１選択線９８は、第１ソースライン３４と同様の位置関係に配置される。
【０１４５】
第２選択線９９は、絶縁層９１の内部において、ｙ方向に延伸する。第２選択線９９は、ｘ方向の位置が、第２層間電極９５と第３層間電極９６との間の領域を通過する。さらに、第２選択線９９は、チャネル層９２との間に、所定の厚さの絶縁膜が形成されるように設けられる。従って、第２選択線９９は、電界効果トランジスタにおけるゲート電極として機能する。また、第２選択線９９は、第２ソースライン３５と同様の位置関係に配置される。
【０１４６】
このような部分領域６０において、チャネル層９２における第１層間電極９４と第３層間電極９６との間の領域、第１層間電極９４、第３層間電極９６および第１選択線９８は、第１磁性体部３１の底部６３と、所定電位の配線９３との間を接続または切断する電界効果トランジスタとして機能することができる。
【０１４７】
また、このような部分領域６０において、チャネル層９２における第２層間電極９５と第３層間電極９６との間の領域、第２層間電極９５、第３層間電極９６および第２選択線９９は、第２磁性体部３２の底部６３と、所定電位の配線９３との間を接続または切断する電界効果トランジスタとして機能することができる。
【０１４８】
さらに、チャネル層９２は、浅溝分離層９７（ＳＴＩ層）を含む。浅溝分離層９７は、部分領域６０に形成される２つの電界効果トランジスタを、他の電界効果トランジスタと絶縁することができる。
【０１４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５０】
１０  磁気記憶装置、１１  メモリユニットアレイ、１２  ビットラインデコーダ、１３  ソースラインデコーダ、１４  フィールドラインデコーダ、１５  書込制御回路、１６  読出制御回路、１７  シフト制御回路、１８  コントローラ、２０  メモリユニット、３０  磁性体ペア、３１  第１磁性体部、３２  第２磁性体部、３３  ビットライン、３４  第１ソースライン、３５  第２ソースライン、３６  フィールドライン、４０  読出素子、４１  第１スイッチ、４２  第２スイッチ、４６  接続領域、４７  記憶領域、５０  絶縁体層、５１  ホール、５２  ダミーホール、６０  部分領域、６１  第１面、６２  第２面、６３  底部、６４  ヨーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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