(57)【要約】【課題】  信頼性が高い半導体記憶装置を提供する。【解決手段】  実施形態の半導体記憶装置は、第１半導体層２７ａと、第１メモリ膜と、複数の第１配線層２４と、第２半導体層２７ｂと、第２メモリ膜と、複数の第２配線層２４とを含む第１積層体と、第１半導体層２７ａ及び第２半導体層２７ｂ上に設けられた接合部材３１と、接合部材３１の上方に配置され、第１半導体層２７ａ及び第１メモリ膜を覆う第１層３４と、接合部材３１の上方に配置され、第２半導体層２７ｂ及び第２メモリ膜を覆う第２層３４と、第２積層体とを含む。第２積層体は、第３半導体層３７ａと、第３メモリ膜と、複数の第３配線層２４と、第４半導体層３７ｂと、第４メモリ膜と、複数の第４配線層２４とを含む。第５半導体層は、第１層３４と第２層３４との間に設けられ、第３半導体層３７ａと第４半導体層３７ｂとを電気的に接続し、接合部材３１に電気的に接続される。【選択図】  図４
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【特許請求の範囲】
【請求項１】
第１方向に延びる第１半導体層と、前記第１方向に沿って互いに離間して配置された複数の第１配線層と、前記第１半導体層と前記第１配線層との間に設けられた第１メモリ膜と、前記第１方向に延びる第２半導体層と、前記第１方向に沿って互いに離間して配置された複数の第２配線層と、前記第２半導体層と前記第２配線層との間に設けられた第２メモリ膜と、前記第１半導体層と前記第２半導体層との間に設けられた第１絶縁層とを含む第１積層体と、
前記第１半導体層、前記第２半導体層、及び前記第１絶縁層上に設けられ、導電材料で構成された接合部材と、
前記接合部材の上方に配置され、平面視において前記第１半導体層、及び前記第１メモリ膜を覆う第１層と、
前記接合部材の上方に配置され、前記第１層と前記第１方向と直交する第２方向に離れて位置し、平面視において前記第２半導体層、及び前記第２メモリ膜を覆う第２層と、
前記第１層の上方に配置され、前記第１方向に延びる第３半導体層と、前記第１方向に沿って互いに離間して配置された複数の第３配線層と、前記第３半導体層と前記第３配線層との間に設けられた第３メモリ膜と、前記第２層の上方に配置され、前記第１方向に延びる第４半導体層と、前記第１方向に沿って互いに離間して配置された複数の第４配線層と、前記第４半導体層と前記第４配線層との間に設けられた第４メモリ膜と、前記第３半導体層と前記第４半導体層との間に設けられた第２絶縁層とを含む第２積層体と、
前記第１層と前記第２層との間に設けられ、前記第３半導体層と前記第４半導体層とを電気的に接続し、前記接合部材に電気的に接続された第５半導体層と
を具備する半導体記憶装置。
【請求項２】
前記第５半導体層の前記第２方向の幅は、前記接合部材の前記第２方向の幅より狭い
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１方向及び前記第２方向に直交する第３方向に隣接する２個の第１半導体層を分離し、前記第３方向に隣接する２個の第２半導体層を分離する第１絶縁層と、
前記第１絶縁層上に設けられ、前記第３方向に隣接する２個の第３半導体層を分離し、前記第３方向に隣接する２個の第４半導体層を分離する第２絶縁層と
をさらに具備する
請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１乃至第４メモリ膜の各々は、トンネル絶縁膜、電荷蓄積層、及びブロック絶縁膜を含み、
前記第１層と前記第５半導体層との間、及び前記第２層と前記第５半導体層との間には、前記トンネル絶縁膜が設けられる
請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１及び第２層の各々は、導電材料で構成される
請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第１層は、第１面と、前記第１面に対して前記第１方向上方に位置する第２面とを有し、前記第１面上方には前記第３半導体層が設けられ、前記第２面上には層間絶縁膜が設けられ、
前記第２層は、第３面と、前記第３面に対して前記第１方向上方に位置する第４面とを有し、前記第３面上方には前記第４半導体層が設けられ、前記第４面上には層間絶縁膜が設けられる
請求項１乃至５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３３１２６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、信頼性が高い半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１方向に延びる第１半導体層と、前記第１方向に沿って互いに離間して配置された複数の第１配線層と、前記第１半導体層と前記第１配線層との間に設けられた第１メモリ膜と、前記第１方向に延びる第２半導体層と、前記第１方向に沿って互いに離間して配置された複数の第２配線層と、前記第２半導体層と前記第２配線層との間に設けられた第２メモリ膜と、前記第１半導体層と前記第２半導体層との間に設けられた第１絶縁層とを含む第１積層体と、前記第１半導体層、前記第２半導体層、及び前記第１絶縁層上に設けられ、導電材料で構成された接合部材と、前記接合部材の上方に配置され、平面視において前記第１半導体層、及び前記第１メモリ膜を覆う第１層と、前記接合部材の上方に配置され、前記第１層と前記第１方向と直交する第２方向に離れて位置し、平面視において前記第２半導体層、及び前記第２メモリ膜を覆う第２層と、前記第１層の上方に配置され、前記第１方向に延びる第３半導体層と、前記第１方向に沿って互いに離間して配置された複数の第３配線層と、前記第３半導体層と前記第３配線層との間に設けられた第３メモリ膜と、前記第２層の上方に配置され、前記第１方向に延びる第４半導体層と、前記第１方向に沿って互いに離間して配置された複数の第４配線層と、前記第４半導体層と前記第４配線層との間に設けられた第４メモリ膜と、前記第３半導体層と前記第４半導体層との間に設けられた第２絶縁層とを含む第２積層体と、前記第１層と前記第２層との間に設けられ、前記第３半導体層と前記第４半導体層とを電気的に接続し、前記接合部材に電気的に接続された第５半導体層とを具備する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置１のブロック図。
【図２】メモリセルアレイに含まれる１つのブロックＢＬＫの回路図。
【図３】メモリセルアレイの一部領域の平面図。
【図４】図３のＡ−Ａ´線に沿ったメモリセルアレイ１０の断面図。
【図５】図３のＢ−Ｂ´線に沿ったメモリセルアレイ１０の断面図。
【図６】図４に示した第１積層体ＴＲ１の平面図。
【図７】１つのメモリセルトランジスタを抽出した断面図。
【図８】１つのメモリセルトランジスタＭＴを抽出した断面図。
【図９】メモリセルアレイの製造方法を説明する平面図。
【図１０】メモリセルアレイの製造方法を説明する断面図。
【図１１】メモリセルアレイの製造方法を説明する断面図。
【図１２】メモリセルアレイの製造方法を説明する平面図。
【図１３】メモリセルアレイの製造方法を説明する断面図。
【図１４】メモリセルアレイの製造方法を説明する断面図。
【図１５】メモリセルアレイの製造方法を説明する平面図。
【図１６】メモリセルアレイの製造方法を説明する断面図。
【図１７】メモリセルアレイの製造方法を説明する断面図。
【図１８】メモリセルアレイの製造方法を説明する平面図。
【図１９】メモリセルアレイの製造方法を説明する断面図。
【図２０】メモリセルアレイの製造方法を説明する平面図。
【図２１】メモリセルアレイの製造方法を説明する断面図。
【図２２】メモリセルアレイの製造方法を説明する断面図。
【図２３】メモリセルアレイの製造方法を説明する平面図。
【図２４】メモリセルアレイの製造方法を説明する断面図。
【図２５】メモリセルアレイの製造方法を説明する断面図。
【図２６】メモリセルアレイの製造方法を説明する平面図。
【図２７】メモリセルアレイの製造方法を説明する断面図。
【図２８】メモリセルアレイの製造方法を説明する平面図。
【図２９】メモリセルアレイの製造方法を説明する断面図。
【図３０】メモリセルアレイの製造方法を説明する断面図。
【図３１】メモリセルアレイの製造方法を説明する平面図。
【図３２】メモリセルアレイの製造方法を説明する断面図。
【図３３】メモリセルアレイの製造方法を説明する断面図。
【図３４】メモリセルアレイの製造方法を説明する断面図。
【図３５】メモリセルアレイの製造方法を説明する断面図。
【図３６】メモリセルアレイの製造方法を説明する断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。以下の説明において、同一の機能及び構成を有する要素については同一符号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【０００８】
［１］  半導体記憶装置１の構成
［１−１］  半導体記憶装置１の全体構成
半導体記憶装置１の全体構成について説明する。本実施形態に係る半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。図１は、本実施形態に係る半導体記憶装置１のブロック図である。
【０００９】
半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、センスアンプ１３、入出力回路１４、コマンドレジスタ１５、アドレスレジスタ１６、及びシーケンサ（制御回路）１７などを備える。
【００１０】
メモリセルアレイ１０は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。メモリセルアレイ１０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
【００１１】
ロウデコーダ１１は、アドレスレジスタ１６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１１は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ１１は、メモリセルアレイ１０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【００１２】
カラムデコーダ１２は、アドレスレジスタ１６からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１２は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。
【００１３】
センスアンプ１３は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ１３は、書き込み動作時には、書き込みデータをビット線に転送する。
【００１４】
入出力回路１４は、複数の入出力線（ＤＱ線）を介して外部装置（ホスト装置）と接続される。入出力回路１４は、外部装置からコマンドＣＭＤ、及びアドレスＡＤＤを受信する。入出力回路１４によって受信されたコマンドＣＭＤは、コマンドレジスタ１５に送られる。入出力回路１４によって受信されたアドレスＡＤＤは、アドレスレジスタ１６に送られる。また、入出力回路１４は、外部装置との間で、データＤＡＴの送受信を行う。
【００１５】
シーケンサ１７は、外部装置から制御信号ＣＮＴを受信する。制御信号ＣＮＴには、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、及び読み出しイネーブル信号ＲＥｎなどが含まれる。信号名に付記された“ｎ”は、アクティブ・ローを示す。シーケンサ１７は、コマンドレジスタ１５に保持されたコマンドＣＭＤ、及び制御信号ＣＮＴに基づいて、半導体記憶装置１全体の動作を制御する。
【００１６】
［１−２］  メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の回路構成について説明する。図２は、メモリセルアレイ１０に含まれる１つのブロックＢＬＫの回路図である。
【００１７】
複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図２には、４個のストリングユニットＳＵ０〜ＳＵ３を例示している。１個のブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。
【００１８】
複数のストリングユニットＳＵの各々は、複数のメモリグループＭＧを備える。複数のメモリグループＭＧの各々は、並列接続された２個のＮＡＮＤストリングＮＳａ、ＮＳｂを備える。
【００１９】
ＮＡＮＤストリングＮＳａは、複数のメモリセルトランジスタＭＴａ、及び２個の選択トランジスタＳＴａ１、ＳＴａ２を備える。複数のメモリセルトランジスタＭＴａは、選択トランジスタＳＴａ１のソースと選択トランジスタＳＴａ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタを、メモリセル又はセルと呼ぶ場合もある。図２では、簡略化のために、ＮＡＮＤストリングＮＳａが８個のメモリセルトランジスタＭＴａ（ＭＴａ０〜ＭＴａ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳａが備えるメモリセルトランジスタＭＴａの数は、任意に設定可能である。
【００２０】
ＮＡＮＤストリングＮＳａと同様に、ＮＡＮＤストリングＮＳｂは、複数のメモリセルトランジスタＭＴｂ（例えば、ＭＴｂ０〜ＭＴｂ７）、及び２個の選択トランジスタＳＴｂ１、ＳＴｂ２を備える。本明細書では、ＮＡＮＤストリングＮＳａ、ＮＳｂを区別する必要がない場合は、“ａ”、“ｂ”の表記を省略した符号“ＮＳ”で表記し、この省略した符号“ＮＳ”に関する説明は、ＮＡＮＤストリングＮＳａ、ＮＳｂに共通する。“ａ”、“ｂ”が付加された他の符号についても、同様に取り扱われる。
【００２１】
メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴａは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層に導電層を用いたＦＧ（floating gate）型であってもよい。本実施形態では、ＦＧ型を例に挙げて説明する。
【００２２】
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴａ１のゲートは、選択ゲート線ＳＧＤａ０に共通接続され、ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴｂ１のゲートは、選択ゲート線ＳＧＤｂ０に共通接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴａ２のゲートは、選択ゲート線ＳＧＳａに共通接続され、ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴｂ２のゲートは、選択ゲート線ＳＧＳｂに共通接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤａ１〜ＳＧＤａ３、選択ゲート線ＳＧＤｂ１〜ＳＧＤｂ３、選択ゲート線ＳＧＳａ、及び選択ゲート線ＳＧＳｂが接続される。
【００２３】
同一ブロックＢＬＫ内にあるメモリセルトランジスタＭＴａ０〜ＭＴａ７の制御ゲートはそれぞれ、ワード線ＷＬａ０〜ＷＬａ７に接続される。同一ブロックＢＬＫ内にあるメモリセルトランジスタＭＴｂ０〜ＭＴｂ７の制御ゲートはそれぞれ、ワード線ＷＬｂ０〜ＷＬｂ７に接続される。
【００２４】
ブロックＢＬＫは、例えば、データの消去単位であり、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴが保持するデータは、一括して消去される。
【００２５】
メモリセルアレイ１０内において、同一列にあるメモリグループＭＧに含まれる選択トランジスタＳＴａ１、ＳＴｂ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間でメモリグループＭＧを共通に接続する。複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。
【００２６】
つまり、ストリングユニットＳＵは、複数のビット線ＢＬにそれぞれ接続され、且つ同一の選択ゲート線ＳＧＤに接続された複数のＮＡＮＤストリングＮＳを含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。メモリセルアレイ１０は、複数のビット線ＢＬを共通にする複数のブロックＢＬＫを含む。また、メモリセルアレイ１０内において、選択ゲート線ＳＧＳ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＤが半導体基板上方に積層されることで、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が三次元に積層される。
【００２７】
［１−３］  メモリセルアレイ１０の構成
次に、メモリセルアレイ１０（具体的には、メモリセルアレイ１０に含まれる１つのブロックＢＬＫ）の構成について説明する。図３は、メモリセルアレイ１０の一部領域の平面図である。図４は、図３のＡ−Ａ´線に沿ったメモリセルアレイ１０の断面図である。図５は、図３のＢ−Ｂ´線に沿ったメモリセルアレイ１０の断面図である。なお、本明細書において、Ｘ方向は、選択ゲート線が延びる方向であり、Ｘ方向と水平面内で直交するＹ方向は、ビット線が延びる方向であり、Ｚ方向は、積層方向である。
【００２８】
基板（例えば、シリコン基板）２０上には、例えばシリコン酸化物（ＳｉＯ２）からなる絶縁層２１、及び例えば多結晶シリコンからなる導電層２２がこの順に積層される。導電層２２は、ソース線ＳＬとして機能する。ソース線ＳＬは、ＸＹ平面に広がるように形成される。ソース線ＳＬは、多結晶シリコンからなる導電層、例えばタングステン（Ｗ）からなる金属層、及び多結晶シリコンからなる導電層がこの順に積層された積層膜で構成してもよい。
【００２９】
導電層２２上には、複数のメモリグループＭＧが設けられる。Ｘ方向に沿った一行分のメモリグループＭＧは、複数の絶縁層４１、及び複数の絶縁層４２によって電気的に分離される。１対の絶縁層４１、４２は、この順に積層される。絶縁層４１、４２の平面形状は、例えば楕円である。絶縁層４１、４２としては、例えばシリコン酸化物が用いられる。絶縁層４１は、後述する製造工程において形成される開口部ＬＡＨ内に設けられる。絶縁層４２は、後述する製造工程において形成される開口部ＵＡＨ内に設けられる。
【００３０】
第１行のメモリグループＭＧと、これにＹ方向において隣接する第２行のメモリグループＭＧとは、半ピッチずれて配置される。メモリグループＭＧは、第１ＮＡＮＤストリングスＮＳａと第１ＮＡＮＤストリングスＮＳａとＹ方向に隣り合う第２ＮＡＮＤストリングスＮＳｂから構成される。メモリグループＭＧは、Ｘ方向に配列されている。第１メモリグループＭＧ、第２メモリグループＭＧ、及び第３メモリグループＭＧは、Ｘ方向に隣り合い配列される。第２行の第４メモリグループＭＧは、Ｘ方向において第１メモリグループＭＧと第２メモリグループＭＧとの間に位置し、Ｙ方向において第１メモリグループＭＧと第２メモリグループＭＧとは異なる位置に配置されている。また、第１行の第１開口部ＵＡＨは第１メモリグループＭＧと第２メモリグループＭＧとの間に設けられている。第２開口部ＵＡＨは第２メモリグループＭＧと第３メモリグループＭＧとの間に設けられている。第２行の第３開口部ＵＡＨは、Ｘ方向において第１開口部ＵＡＨと第２開口部ＵＡＨとの間に位置し、Ｙ方向において異なる位置に配置されている。
【００３１】
メモリグループＭＧは、導電層２２上に積層された第１積層体ＴＲ１と第２積層体ＴＲ２とにより構成される。
【００３２】
第１積層体ＴＲ１は、以下のように構成される。図６は、第１積層体ＴＲ１の平面図であり、図４の断面図の位置ＬＶにおける平面図である。
【００３３】
導電層２２の上方には、選択ゲート線ＳＧＳ（ＳＧＳａ、ＳＧＳｂ）として機能する例えば１層の配線層２４、及びワード線ＷＬ（ＷＬａ、ＷＬｂ）として機能する複数の配線層２４が、それぞれ複数の層間絶縁層２３を介在させて、この順に積層される。層間絶縁層２３としては、例えばシリコン酸化物が用いられる。図４に示したワード線ＷＬの積層数は一例であり、実際には、これより多くのワード線ＷＬが積層される。選択ゲート線ＳＧＳは、１層に限定されず、例えば３層の配線層２４で構成してもよい。
【００３４】
導電層２２上には、Ｚ方向に延びる半導体層２７ａ、２７ｂが設けられる。半導体層２７ａは、メモリセルトランジスタＭＴａのチャネルが形成される領域である。半導体層２７ｂは、メモリセルトランジスタＭＴｂのチャネルが形成される領域である。半導体層２７ａ、２７ｂは、例えばこれらの下端部で接続されており、この下端部は、導電層２２に電気的に接続される。半導体層２７ａ、２７ｂとしては、例えば多結晶シリコンが用いられる。
【００３５】
半導体層２７ａと半導体層２７ｂとの間には、コア層２６が設けられる。コア層２６は、半導体層２７ａと半導体層２７ｂとをＹ方向において電気的に分離する。コア層２６としては、例えばシリコン酸化物が用いられる。
【００３６】
半導体層２７ａと配線層２４との間、及び半導体層２７ａと層間絶縁膜２３との間には、トンネル絶縁膜２８ａが設けられる。トンネル絶縁膜２８ａは、Ｚ方向に延びるように形成され、選択トランジスタＳＴａ２、及び複数のメモリセルトランジスタＭＴａに共通に設けられる。半導体層２７ｂと配線層２４との間、及び半導体層２７ｂと層間絶縁膜２３との間には、トンネル絶縁膜２８ｂが設けられる。トンネル絶縁膜２８ｂは、Ｚ方向に延びるように形成され、選択トランジスタＳＴｂ２、及び複数のメモリセルトランジスタＭＴｂに共通に設けられる。図４の例では、トンネル絶縁膜２８ａ、２８ｂは、第１積層体ＴＲ１に含まれる最上層の層間絶縁層２３上にも形成される。トンネル絶縁膜２８ａ、２８ｂとしては、例えばシリコン酸化物が用いられる。
【００３７】
図７は、１つのメモリセルトランジスタＭＴを抽出した断面図であり、図４の断面図に四角で示した領域ＡＲ１における断面図である。メモリセルトランジスタＭＴａ、ＭＴｂ、及び選択トランジスタＳＴａ１、ＳＴｂ１、ＳＴａ２、ＳＴｂ２の構成は、図７と同じである。
【００３８】
トンネル絶縁膜２８と配線層２４との間には、浮遊ゲート電極（電荷蓄積層）２９が設けられる。浮遊ゲート電極２９は、メモリセルトランジスタＭＴごとに設けられ、周囲から絶縁される。浮遊ゲート電極２９は、電荷を蓄積する導電性の部材からなり、例えば、多結晶シリコンで構成される。
【００３９】
浮遊ゲート電極２９と配線層２４の間には、ブロック絶縁膜３０が設けられる。ブロック絶縁膜３０は、高誘電率膜から構成される。ブロック絶縁膜３０は、例えば、ハフニウム酸化物（ＨｆＯ２）から第１膜、シリコン酸化物からなる第２膜、及びハフニウム酸化物からなる第３膜がこの順に積層された積層膜で構成される。
【００４０】
ブロック絶縁膜３０は、配線層２４と接する。配線層２４は、ワード線ＷＬとして機能する。配線層２４は、例えば、自身の上面、側面、及び底面を覆うバリアメタル膜を含む。制御ゲート電極２４の本体部は、例えばタングステン（Ｗ）で構成され、バリアメタル膜は、例えばチタン窒化物（ＴｉＮ）で構成される。なお、図７の例では、ブロック絶縁膜３０は、制御ゲート電極２４の上面、側面、及び底面に形成される。
【００４１】
本明細書では、半導体層２７と制御ゲート電極２４との間に設けられた積層膜、すなわち、トンネル絶縁膜２８、浮遊ゲート電極（電荷蓄積層）２９、及びブロック絶縁膜３０を総称して、メモリ膜と呼ぶ場合もある。
【００４２】
コア層２６、及び半導体層２７ａ、２７ｂ上には、接合部材３１が設けられる。接合部材３１は、第１積層体ＴＲ１の半導体層（チャネル）と、第２積層体ＴＲ２の半導体層（チャネル）とを電気的に接続する機能を有し、さらに、後述するように、シリコン酸化物からなる層間絶縁層を含む積層膜をエッチングする際のエッチングストッパーとしての機能も有する。接合部材３１としては、導電材料が用いられ、また、シリコン酸化物からなる層間絶縁層に対してエッチングの選択比が高い材料が用いられる。接合部材３１としては、例えばアモルファスシリコンが用いられる。
【００４３】
以上のようにして、第１積層体ＴＲ１が構成される。第１積層体ＴＲ１は、基板２０から接合部材３１までの構造体である。
【００４４】
接合部材３１及びトンネル絶縁膜２８ａ、２８ｂ上には、絶縁層３２が設けられる。絶縁層３２としては、例えばシリコン酸化物が用いられる。
【００４５】
絶縁層３２上には、複数のカバー層３４が設けられる。カバー層３４は、平面視において、セル領域（半導体層２７、トンネル絶縁膜２８、浮遊ゲート電極２９、及びブロック絶縁膜３０）を覆うことが可能な面積を有する。カバー層３４は、半導体層２７ごとに設けられる。カバー層３４としては、導電材料が用いられ、また、シリコン酸化物からなる層間絶縁層に対してエッチングの選択比が高い材料が用いられる。カバー層３４としては、例えばアモルファスシリコンが用いられる。カバー層３４は、後述する製造方法において使用される部材であり、詳細については後述する。
【００４６】
複数のカバー層３４の周囲には、絶縁層３３が設けられる。絶縁層３３としては、例えばシリコン酸化物が用いられる。
【００４７】
絶縁層３３及びカバー層３４上には、第２積層体ＴＲ２が設けられる。第２積層体ＴＲ２は、以下のように構成される。
【００４８】
絶縁層３３及びカバー層３４上には、ワード線ＷＬ（ＷＬａ、ＷＬｂ）として機能する複数の配線層２４、及び選択ゲート線ＳＧＤ（ＳＧＤａ、ＳＧＤｂ）として機能する例えば１層の配線層２４が、それぞれ複数の層間絶縁層２３を介在させて、この順に積層される。図４に示したワード線ＷＬの積層数は一例であり、実際には、これより多くのワード線ＷＬが積層される。選択ゲート線ＳＧＤは、１層に限定されず、例えば３層の配線層２４で構成してもよい。
【００４９】
概略四角形の開口部３５には、メモリセルトランジスタＭＴａ、ＭＴｂ、及び選択トランジスタＳＴａ１、ＳＴｂ１、すなわち、メモリグループＭＧの上側半分が設けられる。接合部材３１上には、Ｚ方向に延びる半導体層３７ａ、３７ｂが設けられる。半導体層３７ａは、メモリセルトランジスタＭＴａのチャネルが形成される領域である。半導体層３７ｂは、メモリセルトランジスタＭＴｂのチャネルが形成される領域である。半導体層３７ａ、３７ｂは、これらの下端部で接続されており、この下端部は、接合部材３１に電気的に接続される。半導体層３７ａ、３７ｂとしては、例えば多結晶シリコンが用いられる。
【００５０】
半導体層３７ａと半導体層３７ｂとの間には、コア層３６が設けられる。コア層３６は、半導体層３７ａと半導体層３７ｂとをＹ方向において電気的に分離する。コア層３６としては、例えばシリコン酸化物が用いられる。
【００５１】
第１積層体ＴＲ１と同様に、半導体層３７の側面には、トンネル絶縁膜２８、浮遊ゲート電極２９、及びブロック絶縁膜３０が設けられる。
【００５２】
半導体層３７ａ、３７ｂ、及びコア層３６上には、接続部材３８が設けられる。接続部材３８は、半導体層３７ａと半導体層３７ｂとを電気的に接続する。接続部材３８は、メモリグループＭＧごとに設けられる。接続部材３８は、導電材料で構成され、例えば多結晶シリコンが用いられる。
【００５３】
接続部材３８及びトンネル絶縁膜２８上には、絶縁層３９が設けられる。絶縁層３９としては、例えばシリコン酸化物が用いられる。
【００５４】
接続部材３８上かつ絶縁層３９内には、接続部材３８に電気的に接続されるコンタクトプラグ４０が設けられる。コンタクトプラグ４０としては、例えばタングステン（Ｗ）が用いられる。
【００５５】
コンタクトプラグ４０及び絶縁層３９上には、コンタクトプラグ４０に電気的に接続されるビット線ＢＬが設けられる。ビット線ＢＬは、Ｙ方向に延びる。ビット線ＢＬとしては、例えばタングステン（Ｗ）が用いられる。
【００５６】
図３及び図５に示すように、メモリセルアレイ１０は、任意の領域にリプレイスホールＬＳＴＨ、ＵＳＴＨを備える。リプレイスホールＬＳＴＨ、ＵＳＴＨは、製造工程において用いられる。リプレイスホールＬＳＴＨ、ＵＳＴＨは、第１積層体ＴＲ１、及び第２積層体ＴＲ２に含まれる犠牲層を配線層にリプレイスするために用いられる。リプレイスホールＬＳＴＨ、ＵＳＴＨ内には、絶縁層４３が設けられる。絶縁層４３としては、例えばシリコン酸化物が用いられる。
【００５７】
リプレイスホールＬＳＴＨは、第１積層体ＴＲ１内に設けられる。リプレイスホールＵＳＴＨは、第２積層体ＴＲ１内に設けられる。絶縁層４３は、第１積層体ＴＲ１に含まれる層間絶縁層２３、配線層２４、及びトンネル絶縁膜２８を貫通する。絶縁層４３は、第２積層体ＴＲ１に含まれる絶縁層３２、３３、層間絶縁層２３、配線層２４、トンネル絶縁膜２８、及び絶縁層３９を貫通する。絶縁層４３は、絶縁層３３内に設けられた２個のカバー層４４の間を通過する。カバー層４４は、前述したカバー層３４と同じ材料で構成される。カバー層４４は、後述する製造工程において使用される部材であり、詳細については後述する。
【００５８】
なお、図３の平面図は、１対の選択ゲート線ＳＤＧａ、ＳＧＤｂに接続される複数のメモリグループＭＧの構成を例示している。実際には、図３の構成がＹ方向に繰り返される。この場合、選択ゲート線ＳＤＧａ、ＳＧＤｂがＹ方向に沿って交互に配置される。また、メモリセルアレイ１０には、偶数番目の複数のワード線ＷＬａと、奇数番目の複数のワード線ＷＬｂとが配設され、偶数番目の複数のワード線ＷＬａは、互いに電気的に接続され、奇数番目の複数のワード線ＷＬｂは、互いに電気的に接続される。また、奇数番目の複数のワード線ＷＬｂと偶数番目の複数のワード線ＷＬａとが電気的に接続されてもよい。
【００５９】
［２］  メモリセルアレイ１０の製造方法
次に、メモリセルアレイ１０の製造方法について説明する。図８乃至図３６は、メモリセルアレイ１０の製造方法を説明する平面図及び断面図である。
【００６０】
まず、シリコン基板２０を準備する。続いて、シリコン基板２０上に、絶縁層２１、及び導電層２２（ソース線ＳＬ）をこの順に形成する。導電層２２は、複数の導電層が積層された積層膜で構成してもよい。例えば、導電層２２は、多結晶シリコンからなる導電層、例えばタングステン（Ｗ）からなる金属層、及び多結晶シリコンからなる導電層がこの順に積層された積層膜で構成してもよい。
【００６１】
続いて、例えばＣＶＤ（chemical vapor deposition）法により、導電層２２上に、複数の層間絶縁層２３と複数の犠牲層５０とを、１層ずつ交互に積層して、積層膜５１を形成する。積層膜５１の最下層と最上層とには、層間絶縁層２３が配置される。層間絶縁層２３としては、例えばシリコン酸化物が用いられる。犠牲層５０としては、例えばシリコン窒化物（ＳｉＮ）が用いられる。犠牲層５０は、層間絶縁層２３に対してウェットエッチングの選択比が十分に得られる材料であればよく、シリコン酸窒化物（ＳｉＯＮ）などを用いてもよい。
【００６２】
続いて、ＲＩＥ（reactive ion etching）などの異方性エッチングにより、積層膜５１に、それぞれがＸ方向に延びる複数のメモリトレンチ５２を形成する。メモリトレンチ５２は、導電層２２を露出する。メモリトレンチ５２は、メモリグループＭＧが形成される領域である。図８に示すように、前述したリプレイスホールＬＳＴＨ、ＵＳＴＨが形成される領域ＡＲ２には、メモリトレンチ５２が設けられず、Ｙ方向において領域ＡＲ２を挟む２個の積層膜５１は、領域ＡＲ２によって繋がっている。領域ＡＲ２を設けることで、積層膜５１が傾いたり、倒れたりするのを抑制できる。
【００６３】
続いて、図１０に示すように、メモリトレンチ５２を介して、犠牲層５０に対して等方性エッチングを施す。等方性エッチングとしては、例えば、エッチャントとしてリン酸（Ｈ３ＰＯ４）を用いたウェットエッチングが用いられる。これにより、メモリトレンチ５２に面した犠牲層５０の露出面が後退し（犠牲層５０がリセスされ）、メモリトレンチ５２の側面に、凹部が形成される。
【００６４】
続いて、図１１に示すように、犠牲層５０の側面に、浮遊ゲート電極２９を形成する。具体的には、例えばＣＶＤ法により、メモリトレンチ５２の側面に、アモルファスシリコン層を堆積させる。この時、メモリトレンチ５２の側面に形成された凹部には、アモルファスシリコン層が埋め込まれる。続いて、アモルファスシリコン層をエッチバックし、凹部内のアモルファスシリコン層を残存させるとともに、層間絶縁層２３の側面に形成されたアモルファスシリコン層を除去する。
【００６５】
続いて、図１２及び図１３に示すように、例えばＣＶＤ法により、メモリトレンチ５２の２つの側面に、シリコン酸化膜を形成する。図１２の平面図では、メモリトレンチ５２の側面に形成された層を示しており、最上層の層間絶縁層上に形成された層の図示を省略している。これにより、浮遊ゲート電極２９の側面に、トンネル絶縁膜２８（２８ａ、２８ｂ）が形成される。続いて、ＲＩＥなどの異方性エッチングにより、導電層２２上に形成されたトンネル絶縁膜２８を部分的に除去する。
【００６６】
続いて、例えばＣＶＤ法により、トンネル絶縁膜２８ａ、２８ｂの側面及び露出した導電層２２上に、アモルファスシリコン層を形成する。これにより、トンネル絶縁膜２８ａ、２８ｂの側面に、導電層２２に電気的に接続された半導体層２７ａ、２７ｂが形成される。半導体層２７ａ、２７ｂは、下端部で接続されている。
【００６７】
続いて、図１４に示すように、例えばＣＶＤ法により、メモリトレンチ５２内に、シリコン酸化物を埋め込む。これにより、半導体層２７ａと半導体層２７ｂとの間に、コア層２６が形成される。
【００６８】
続いて、図１５及び図１６に示すように、例えばＲＩＥにより、メモリトレンチ５２内に形成された半導体層２７、及びメモリ膜（トンネル絶縁膜２８、及び浮遊ゲート電極２９を含む）をＸ方向において複数個に分断するように、積層体内に、導電層２２に達する複数の開口部ＬＡＨを形成する。開口部ＬＡＨのＹ方向に長さは、メモリトレンチ５２の幅（浮遊ゲート電極２９が形成された領域を含む）より長い。Ｘ方向に並んだ複数の開口部ＬＡＨは、等間隔に配置される。Ｙ方向に沿った複数の開口部ＬＡＨは、例えば千鳥状（ジグザグ状）に配列される。これにより、メモリグループＭＧごとに、半導体層２７ａ、２７ｂ、及び浮遊ゲート電極２９が分離される。
【００６９】
続いて、図１７に示すように、例えばＣＶＤ法により、開口部ＬＡＨ内に、シリコン酸化物を埋め込む。これにより、開口部ＬＡＨ内に、絶縁層４１が形成される。
【００７０】
続いて、コア層２６、半導体層２７、及び絶縁層４１を、積層膜５１の上面より低い位置までエッチバックする。さらに、後述するストッパー層５３を厚く形成する目的で、絶縁層４１の上面をコア層２６の上面より低い位置までエッチバックする。
【００７１】
続いて、図１８及び図１９に示すように、例えばＲＩＥにより、積層体の所定の領域（図８の領域ＡＲ２）に、導電層２２に達する開口部（リプレイスホール）ＬＳＴＨを形成する。リプレイスホールＬＳＴＨのＸ方向の長さは、Ｘ方向に隣接する２個の開口部ＬＡＨ間の距離より長く、リプレイスホールＬＳＴＨのＹ方向の長さは、メモリトレンチ５２の幅より長い。
【００７２】
続いて、図２０及び図２１に示すように、例えばＣＶＤ法により、メモリトレンチ５２内に、アモルファスシリコンを埋め込むとともに、開口部ＬＡＨ内に、アモルファスシリコンを埋め込む。これにより、半導体層２７ａ、２７ｂ、及びコア層２６上に、半導体層２７ａ、２７ｂに電気的に接続された接合部材３１が形成される。また、絶縁層４１上に、ストッパー層５３が形成される。ストッパー層５３の厚さは、接合部材３１の厚さより厚く設定される。また、図２０及び図２２に示すように、リプレイスホールＬＳＴＨ内に、アモルファスシリコンを埋め込む。これにより、リプレイスホールＬＳＴＨ内に、犠牲層５４が形成される。続いて、例えばＣＭＰ（Chemical mechanical polishing）により、接合部材３１、ストッパー層５３、及び犠牲層５４を平坦化し、余分なアモルファスシリコン層を除去する。
【００７３】
続いて、図２３及び図２４に示すように、例えばＣＶＤ法により、積層体の全面に、シリコン酸化物からなる絶縁層３２を形成する。続いて、例えばＣＶＤ法及びＲＩＥにより、平面視において、半導体層２７、トンネル絶縁膜２８、及び浮遊ゲート電極２９を覆うように、アモルファスシリコンからなる複数のカバー層３４を形成する。また、図２３及び図２５に示すように、例えばＣＶＤ法及びＲＩＥにより、平面視において、Ｙ方向におけるリプレイスホールＬＳＴＨの端部を覆うように、アモルファスシリコンからなる２個のカバー層４４を形成する。カバー層３４、４４の周囲には、シリコン酸化物からなる絶縁層３３が形成される。続いて、例えばＣＭＰ（Chemical mechanical polishing）により、カバー層３４、４４、及び絶縁層３３を平坦化する。
【００７４】
続いて、図２６及び図２７に示すように、例えばＣＶＤ法により、カバー層３４、４４及び絶縁層３３上に、複数の層間絶縁層２３と複数の犠牲層５０とを、１層ずつ交互に積層して、積層膜５５を形成する。積層膜５５の最下層と最上層とには、層間絶縁層２３が配置される。
【００７５】
続いて、リソグラフィーにより、積層膜５５上に、メモリトレンチ５７が形成される領域を露出するマスク層５６を形成する。平面視において、メモリトレンチ５７が形成される領域は、前述したメモリトレンチ５２が形成される領域と概略同じである。なお、リプレイスホールＬＳＴＨは、マスク層５６で覆われている。
【００７６】
続いて、マスク層５６をマスクとして用いて、例えばＲＩＥにより、積層膜５５内に、接合部材３１及びストッパー層５３に達するメモリトレンチ５７を形成する。接合部材３１及びストッパー層５３は、ＲＩＥのストッパーとしても使用される。このエッチング工程において、複数のカバー層３４が露出する。複数のカバー層３４は完全に除去されず、Ｙ方向に並んだ２個のカバー層３４の隙間を介して、接合部材３１が露出する。すなわち、接合部材３１上の開口部の幅が２個のカバー層３４によって規定されるため、開口部の幅を概略同じにすることができる。また、カバー層３４が半導体層２７及びメモリ膜（トンネル絶縁膜２８、及び浮遊ゲート電極２９を含む）を保護しているため、このエッチング工程において、半導体層２７及びメモリ膜が部分的にエッチングされるのを防ぐことができる。その後、マスク層５６を除去する。
【００７７】
続いて、図２８及び図２９に示すように、メモリトレンチ５７内に、コア層３６、半導体層３７ａ、３７ｂ、トンネル絶縁膜２８ａ、２８ｂ、及び浮遊ゲート電極２９を形成する。コア層、半導体層、トンネル絶縁膜、及び浮遊ゲート電極の形成方法は、第１積層体ＴＲ１の場合と同様である。半導体層３７、及びトンネル絶縁膜２８は、積層膜５５上にも形成されている。
【００７８】
半導体層３７ａ、３７ｂは、これらの下端部で接続されており、この下端部は、接合部材３１に電気的に接続される。また、半導体層３７ａ、３７ｂは、Ｙ方向に並んだ２個のカバー層３４の間を通して接合部材３１に接続される。接合部材３１上の半導体層３７の幅は、Ｙ方向に並んだ２個のカバー層３４によって規定される。これにより、半導体層３７の下端部の幅を概略同じにすることができる。
【００７９】
続いて、リソグラフィーにより、半導体層３７及びコア層３６上に、開口部ＵＡＨが形成される領域を露出するマスク層５８を形成する。平面視において、開口部ＵＡＨが形成される領域は、前述した開口部ＬＡＨが形成される領域と概略同じである。
【００８０】
続いて、マスク層５８をマスクとして、例えばＲＩＥにより、メモリトレンチ５７内に形成された半導体層３７、及びメモリ膜（トンネル絶縁膜２８、及び浮遊ゲート電極２９を含む）をＸ方向において複数個に分断するように、積層体内に、ストッパー層５３に達する複数の開口部ＵＡＨを形成する。ストッパー層５３は、ＲＩＥのストッパーとしても使用される。これにより、メモリグループＭＧごとに、半導体層３７ａ、３７ｂ、及び浮遊ゲート電極２９が分離される。
【００８１】
続いて、図３０に示すように、再度、マスク層５８をマスクとして用いて、例えばＲＩＥにより、ストッパー層５３をエッチングし、絶縁層４１を露出させる。その後、マスク層５８を除去する。
【００８２】
続いて、図３１乃至図３３に示すように、例えばＣＶＤ法により、開口部ＵＡＨ内に、シリコン酸化物を埋め込む。これにより、開口部ＵＡＨ内に、絶縁層４２が形成される。続いて、例えばＣＭＰにより、絶縁層４２を平坦化するとともに、余分な半導体層３７及びコア層３６を除去する。続いて、例えばＣＶＤ法及びＲＩＥにより、半導体層３７ａ、３７ｂ、及びコア層３６上に、多結晶シリコンからなる接続部材３８を形成する。続いて、例えばＣＶＤ法により、積層体上に、シリコン酸化物からなる絶縁層３９を形成する。
【００８３】
続いて、リソグラフィーにより、絶縁層３９上に、リプレイスホールＵＳＴＨが形成される領域を露出するマスク層５９を形成する。平面視において、リプレイスホールＵＳＴＨが形成される領域は、前述したリプレイスホールＬＳＴＨが形成される領域と概略同じである。
【００８４】
続いて、マスク層５９をマスクとして、例えばＲＩＥにより、積層膜５５内に、犠牲層５４に達するリプレイスホールＵＳＴＨを形成する。このエッチング工程において、２個のカバー層４４は完全に除去されず、２個のカバー層４４の隙間を介して、犠牲層５４が露出する。
【００８５】
続いて、図３４に示すように、ＲＩＥ又はウェットエッチングにより、犠牲層５４を除去する。これにより、リプレイスホールＬＳＴＨ、ＵＳＴＨにおいて、複数の犠牲層５０が露出する。
【００８６】
続いて、図３５及び図３６に示すように、犠牲層５０と配線層２４（ワード線ＷＬ）とのリプレイスを行う。具体的には、エッチャントとしてリン酸（Ｈ３ＰＯ４）を用いたウェットエッチングを施すことにより、複数の犠牲層５０を除去する。これにより、複数の犠牲層５０が形成されていたリセスに、浮遊ゲート電極２９が露出する。
【００８７】
続いて、例えばＣＶＤ法により、浮遊ゲート電極２９の側面に、ブロック絶縁膜３０を形成する。ブロック絶縁膜３０は、例えば、ハフニウム酸化物（ＨｆＯ２）から第１膜、シリコン酸化物からなる第２膜、及びハフニウム酸化物からなる第３膜がこの順に積層された積層膜で構成される。図示は省略するが、ブロック絶縁膜３０は、上下の層間絶縁層２３にも形成される。
【００８８】
続いて、例えばＣＶＤ法により、複数の犠牲層５０が形成されていたリセスを埋め込むようにして、ブロック絶縁膜３０の側面に、制御ゲート電極２４を形成する。制御ゲート電極２４は、例えばタングステン（Ｗ）からなる本体部と、本体部の上面、側面、及び底面を覆い、かつ例えばチタン窒化物（ＴｉＮ）からなるバリアメタル膜（図示せず）とで構成される。
【００８９】
続いて、例えばＲＩＥにより、リプレイスホールＬＳＴＨ、ＵＳＴＨの側面に形成された余分な層（ブロック絶縁膜３０、及び制御ゲート電極２４を構成する層）を除去する。その後、マスク層５９を除去する。
【００９０】
続いて、図５に示すように、例えばＣＶＤ法により、リプレイスホールＬＳＴＨ、ＵＳＴＨ内に、シリコン酸化物を埋め込む。これにより、リプレイスホールＬＳＴＨ、ＵＳＴＨ内に、絶縁層４３が形成される。
【００９１】
続いて、図３乃至図５に示すように、接続部材３８上かつ絶縁層３９内に、接続部材３８に電気的に接続されるコンタクトプラグ４０を形成する。続いて、コンタクトプラグ４０及び絶縁層３９上に、コンタクトプラグ４０に電気的に接続されるビット線ＢＬを形成する。
【００９２】
以上のようにして、本実施形態に係るメモリセルアレイ１０が形成される。
【００９３】
［３］  実施形態の効果
以下に、本実施形態の効果について説明する。
【００９４】
第１積層体ＴＲ１は、Ｚ方向に延びる半導体層２７ａと、半導体層２７ａの側面に設けられたメモリ膜（トンネル絶縁膜２８ａ、浮遊ゲート電極２９、及びブロック絶縁膜３０）とを備える。半導体層２７ａ、及びメモリ膜の上方には、これらを覆う第１カバー層３４が設けられる。同様に、第１積層体ＴＲ１は、半導体層２７ａと同じ開口部２５に設けられ、かつＺ方向に延びる半導体層２７ｂと、半導体層２７ｂの側面に設けられたメモリ膜（トンネル絶縁膜２８ｂ、浮遊ゲート電極２９、及びブロック絶縁膜３０）とを備える。半導体層２７ｂ、及びメモリ膜の上方には、これらを覆う第２カバー層３４が設けられる。カバー層３４は、例えばシリコン酸化物からなる層間絶縁層に対してエッチングの選択比が高い材料（例えばアモルファスシリコン）が用いられる。これにより、第２積層体ＴＲ２にメモリトレンチ５７を形成する際、半導体層２７及びメモリ膜を保護することができるため、半導体層２７及びメモリ膜が部分的にエッチングされるのを防ぐことができる。
【００９５】
また、半導体層２７ａ、２７ｂ、及びコア層２６上には、接合部材３１が設けられる。接合部材３１は、導電材料で構成され、また、例えばシリコン酸化物からなる層間絶縁層に対してエッチングの選択比が高い材料（例えばアモルファスシリコン）が用いられる。これにより、第２積層体ＴＲ２にメモリトレンチ５７を形成する際、接合部材３１をエッチングストッパーとして用いることができる。よって、メモリトレンチ５７を所望の形状に加工するのが容易となる。
【００９６】
また、第２積層体ＴＲ２は、Ｚ方向に延びる半導体層３７ａ、３７ｂを備える。半導体層３７ａ、３７ｂは、これらの下端部で接続されており、この下端部は、接合部材３１に電気的に接続される。また、半導体層３７ａ、３７ｂは、Ｙ方向に並んだ２個のカバー層３４の間を通して接合部材３１に接続される。すなわち、半導体層３７の下端部の幅は、２個のカバー層３４の間隔によって規定される。これにより、半導体層３７の下端部の幅を概略同じにすることができる。この結果、半導体層２７と半導体層３７との間の接続抵抗のばらつきを抑制することができる。
【００９７】
また、第１積層体ＴＲ１は、Ｘ方向に隣接する２個のメモリグループＭＧを分断する開口部ＬＡＨ及び絶縁層４１を備える。絶縁層４１上には、ストッパー層５３が設けられる。ストッパー層５３は、接合部材３１と同じ材料で構成され、接合部材３１より厚く形成される。これにより、開口部ＵＡＨを形成する際に、２回のエッチング（具体的には、メモリトレンチ５７を形成するためのＲＩＥと、開口部ＵＡＨを形成するためのＲＩＥ）が行われた場合でも、２回のエッチングをストッパー層５３で止めることができる。この結果、所望の形状を有する開口部ＵＡＨ、及び絶縁層４２を形成することができる。
【００９８】
また、本実施形態によれば、信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
【００９９】
［４］  変形例
上記実施形態では、電荷蓄積層に導電層を用いたＦＧ（floating gate）型のメモリセルアレイを例に挙げて説明したが、電荷蓄積層が絶縁層で構成されたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよい。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…センスアンプ、１４…入出力回路、１５…コマンドレジスタ、１６…アドレスレジスタ、１７…シーケンサ、２０…基板、２１…絶縁層、２２…導電層、２３…層間絶縁層、２４…配線層、２５，３５…開口部、２６，３６…コア層、２７，３７…半導体層、２８…トンネル絶縁膜、２９…浮遊ゲート電極、３０…ブロック絶縁膜、３１…接合部材、３２，３３，３９…絶縁層、３４，４４…カバー層、３８…接続部材、４０…コンタクトプラグ、４１，４２，４３…絶縁層、５０，５４…犠牲層、５２，５７…メモリトレンチ、５３…ストッパー層、５１，５５…積層膜、５６，５８，５９…マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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