(57)【要約】【課題】外部電極における信頼性を高めることが可能な積層セラミック電子部品を提供する。【解決手段】上記積層セラミック電子部品は、セラミック素体と、上記セラミック素体の表面に形成された外部電極と、を具備する。上記セラミック素体は、第１方向を向いた主面と、上記第１方向に直交する第２方向を向いた端面と、上記第１方向及び上記第２方向に直交する第３方向を向いた側面と、を有し、複数の内部電極が上記第１方向に積層される。上記外部電極は、下地膜と、導電性薄膜と、メッキ膜と、を有する。上記下地膜は、上記端面を被覆する端面被覆部と、上記端面被覆部から延出し上記主面の一部を覆う主面被覆部と、を含む。上記導電性薄膜は、上記主面被覆部を覆う下地被覆部と、上記下地被覆部から上記第２方向に延出し上記主面の一部を覆う素体被覆部と、を含む。上記メッキ膜は、上記導電性薄膜及び上記下地膜を覆う。【選択図】図５
2020043169.tif 000002
【特許請求の範囲】
【請求項１】
第１方向を向いた主面と、前記第１方向に直交する第２方向を向いた端面と、前記第１方向及び前記第２方向に直交する第３方向を向いた側面と、を有し、複数の内部電極が前記第１方向に積層されたセラミック素体と、
前記セラミック素体の表面に形成された外部電極と、を具備し、
前記外部電極は、
前記端面を被覆する端面被覆部と、前記端面被覆部から連続して前記主面の一部を覆う主面被覆部と、を含む下地膜と、
前記主面被覆部を覆う下地被覆部と、前記下地被覆部から前記第２方向に延出し前記主面の一部を覆う素体被覆部と、を含む導電性薄膜と、
前記導電性薄膜及び前記下地膜を覆うメッキ膜と、
を有する
積層セラミック電子部品。
【請求項２】
請求項１に記載の積層セラミック電子部品であって、
前記主面被覆部において、前記主面の前記第２方向外縁部からの前記第２方向における主面被覆寸法は、１０μｍ以上である
積層セラミック電子部品。
【請求項３】
請求項１又は２に記載の積層セラミック電子部品であって、
前記主面被覆部において、前記主面の前記第２方向外縁部からの前記第２方向における主面被覆寸法は、１００μｍ以下である
積層セラミック電子部品。
【請求項４】
請求項３に記載の積層セラミック電子部品であって、
前記主面被覆寸法は、７０μｍ以下である
積層セラミック電子部品。
【請求項５】
請求項１から４のいずれか１項に記載の積層セラミック電子部品であって、
前記セラミック素体の前記第１方向における素体高さ寸法は、３０μｍ以上６０μｍ以下であり、
前記主面被覆部において、前記主面の前記第２方向外縁部からの前記第２方向における主面被覆寸法は、前記素体高さ寸法よりも小さい
積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低背型の積層セラミック電子部品に関する。
【背景技術】
【０００２】
電子機器の小型化に伴って、積層セラミック電子部品の低背化が求められている。特許文献１には、低背型の積層セラミックコンデンサが開示されている。この積層セラミックコンデンサは、第１及び第２のベース電極、伝導性薄膜層並びにメッキ層を含み、一定長さ以上のバンド面が形成された第１及び第２の外部電極を備えている。伝導性薄膜層は、セラミック本体のコーナー部を覆うように伸びて形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−６５３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の積層セラミックコンデンサでは、伝導性薄膜層の剥がれが発生することがあり、外部電極における信頼性を高めることが難しかった。
【０００５】
以上のような事情に鑑み、本発明の目的は、外部電極における信頼性を高めることが可能な積層セラミック電子部品を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、上記セラミック素体の表面に形成された外部電極と、を具備する。
上記セラミック素体は、第１方向を向いた主面と、上記第１方向に直交する第２方向を向いた端面と、上記第１方向及び上記第２方向に直交する第３方向を向いた側面と、を有し、複数の内部電極が上記第１方向に積層される。
上記外部電極は、下地膜と、導電性薄膜と、メッキ膜と、を有する。
上記下地膜は、上記端面を被覆する端面被覆部と、上記端面被覆部から延出し上記主面の一部を覆う主面被覆部と、を含む。
上記導電性薄膜は、上記主面被覆部を覆う下地被覆部と、上記下地被覆部から上記第２方向に延出し上記主面の一部を覆う素体被覆部と、を含む。
上記メッキ膜は、上記導電性薄膜及び上記下地膜を覆う。
【０００７】
上記構成では、主面まで延出した下地膜上に導電性薄膜が形成されている。下地膜が主面まで延出することで、導電性薄膜の密着性を高めることができる。またこれにより、下地膜からの水分の浸入を効果的に抑制し、耐湿性を高め、外部電極におけるショート等の不具合を防止できる。したがって、外部電極の接続信頼性を高めることができる。
【０００８】
上記主面被覆部において、上記主面の上記第２方向外縁部からの上記第２方向における主面被覆寸法は、１０μｍ以上であってもよい。
これにより、主面上に下地膜を十分形成することができ、外部電極における接続信頼性をより高めることができる。
【０００９】
また、上記主面被覆寸法は、１００μｍ以下であってもよい。
さらに、上記主面被覆寸法は、７０μｍ以下であってもよい。
これにより、外部電極の形成領域を制限し、外部電極がセラミック素体に及ぼす応力を抑制することができる。したがって、セラミック素体が低背化した場合でもセラミック素体の破損を防止することができる。
【００１０】
また、上記セラミック素体の上記第１方向における素体高さ寸法は、３０μｍ以上６０μｍ以下であり、
上記主面被覆寸法は、上記素体高さ寸法よりも小さくてもよい。
これにより、下地膜から水分が浸入し端面へ回り込むことを十分に抑制でき、耐湿性を向上させることができる。
【発明の効果】
【００１１】
以上のように、本発明によれば、外部電極における信頼性を高めることが可能な積層セラミック電子部品を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る積層セラミックコンデンサを模式的に示す斜視図である。
【図２】上記積層セラミックコンデンサのＡ−Ａ'線に沿った断面図である。
【図３】上記積層セラミックコンデンサのＢ−Ｂ'線に沿った断面図である。
【図４】上記積層セラミックコンデンサのセラミック素体の分解斜視図である。
【図５】図２の部分拡大図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
【００１４】
［積層セラミックコンデンサ１０の全体構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
【００１５】
積層セラミックコンデンサ１０は、セラミック素体１１と、２つの外部電極１４と、を具備する。外部電極１４はそれぞれ、セラミック素体１１の表面に形成されている。
【００１６】
セラミック素体１１は、略６面体形状を有する。つまり、セラミック素体１１は、Ｘ軸方向を向いた２つの端面１１ａと、Ｙ軸方向を向いた２つの側面１１ｂと、Ｚ軸方向を向いた２つの主面１１ｃと、を含む。各面は段差などを含まず、一様な面を有していてもよい。セラミック素体１１は厳密に６面体形状でなくてもよく、例えば各面を接続する稜部が面取りされていてもよく、稜部が曲面状になっていてもよい。
【００１７】
積層セラミックコンデンサ１０のサイズとしては、例えばＸ軸方向の寸法Ｌが０．２ｍｍ〜２．０ｍｍ、Ｙ軸方向の寸法Ｗが０．２ｍｍ〜２．０ｍｍである。積層セラミックコンデンサ１０は、Ｘ軸方向及びＹ軸方向のどちらに長手を有していてもよく、図１〜３に示す例では、Ｙ軸方向に長手を有している。積層セラミックコンデンサ１０のＺ軸方向の寸法Ｔは、例えば１００μｍ以下であり、低背型に構成されている。セラミック素体１１のＺ軸方向の素体高さ寸法Ｔ'は、例えば、３０μｍ以上６０μｍ以下である。なお、積層セラミックコンデンサ１０の各寸法は、各方向に沿って最も大きい部分の寸法とする。
【００１８】
セラミック素体１１は、容量形成部１６と、カバー部１７と、サイドマージン部１８と、を有する。容量形成部１６は、セラミック素体１１のＹ軸及びＺ軸方向における中央部に配置されている。カバー部１７は容量形成部１６をＺ軸方向から覆い、サイドマージン部１８は容量形成部１６をＹ軸方向から覆っている。
【００１９】
より詳細に、カバー部１７は、容量形成部１６のＺ軸方向両側にそれぞれ配置されている。サイドマージン部１８は、容量形成部１６のＹ軸方向両側にそれぞれ配置されている。カバー部１７及びサイドマージン部１８は、主に、容量形成部１６を保護するとともに、容量形成部１６の周囲の絶縁性を確保する機能を有する。
【００２０】
容量形成部１６は、複数の第１内部電極１２と、複数の第２内部電極１３と、がセラミック層１５（図３参照）を介してＺ軸方向に積層されている。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。
【００２１】
図４は、セラミック素体１１の分解斜視図である。セラミック素体１１は、図４に示すようなシートが積層された構造を有している。容量形成部１６及びサイドマージン部１８は、内部電極１２，１３が印刷されたシートで構成することができる。カバー部１７は、内部電極１２，１３が印刷されていないシートで構成することができる。
【００２２】
内部電極１２，１３はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３を形成する電気の良導体としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金が用いられる。
【００２３】
図２に示すように、第１内部電極１２は、セラミック素体１１の一方の端面１１ａに引き出され、一方の外部電極１４に接続されている。第２内部電極１３は、セラミック素体１１の他方の端面１１ａに引き出され、他方の外部電極１４に接続されている。これにより、内部電極１２，１３がそれぞれ異なる外部電極１４と導通している。
【００２４】
セラミック層１５は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ１０では、内部電極１２，１３間の各セラミック層１５の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
【００２５】
また、上記誘電体セラミックスは、チタン酸バリウム系以外にも、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などであってもよい。
【００２６】
カバー部１７及びサイドマージン部１８も、誘電体セラミックスによって形成されている。カバー部１７及びサイドマージン部１８を形成する材料は、絶縁性セラミックスであればよいが、容量形成部１６と同様の組成系の材料を用いることより、製造効率が向上するとともに、セラミック素体１１における内部応力が抑制される。
【００２７】
上記の構成により、積層セラミックコンデンサ１０では、外部電極１４の間に電圧が印加されると、容量形成部１６において内部電極１２，１３の間の複数のセラミック層１５に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１４の間の電圧に応じた電荷が蓄えられる。
【００２８】
［外部電極１４の構成］
図２に示すように、外部電極１４は、それぞれ端面１１ａを覆い、主面１１ｃまで延出している。これにより、外部電極１４の主面１１ｃ上の領域にビアホール等を設けることができ、外部配線との接続が容易になる。
【００２９】
外部電極１４は、それぞれ３層構造を有している。具体的に、外部電極１４は、下地膜１９と、導電性薄膜２０と、メッキ膜２１と、を有する。
【００３０】
下地膜１９は、端面１１ａ及び主面１１ｃの一部を覆う。下地膜１９は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分として形成することができる。下地膜１９は、例えばディップ法、印刷法などにより導電性ペーストを塗布し、焼き付けることによって形成することができる。
【００３１】
導電性薄膜２０は、Ｚ軸方向から下地膜１９及び主面１１ｃの一部を覆う。導電性薄膜２０は、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分として形成することができる。導電性薄膜２０は、例えば、スパッタリング法によって形成されたスパッタ膜であるが、スプレー法、印刷法等によって形成されてもよい。導電性薄膜２０は、主面１１ｃ上におけるメッキ膜２１の下地となり得る。
【００３２】
メッキ膜２１は、下地膜１９及び導電性薄膜２０全体を覆う。メッキ膜２１は、電解メッキ法などのメッキ法で形成された膜であり、単層又は多層構造を有する。メッキ膜２１は、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）などを主成分として形成することができる。
【００３３】
図５は、図２の要部拡大図であり、外部電極１４の詳細な構成を示す図である。なお、図５では、外部電極１４の一方の主面１１ｃ側の構成を示しているが、外部電極１４の他方の主面１１ｃ側の構成も同様である。
【００３４】
図５に示すように、下地膜１９は、端面１１ａを被覆する端面被覆部１９１と、端面被覆部１９１から延出し、セラミック素体１１の稜部を経て主面１１ｃの一部を覆う主面被覆部１９２と、を有する。主面被覆部１９２は、端面被覆部１９１から連続して一体に形成される。主面被覆部１９２のＺ軸方向における厚み寸法Ｄ１は、例えば０．５〜５．０μｍである。なお、主面被覆部１９２の厚み寸法Ｄ１は、主面１１ｃから主面被覆部１９２の表面までのＺ軸方向に沿った寸法のうち、最も大きい寸法とする。
【００３５】
主面１１ｃは、実質的に一様な面であればよく段差などを含まない。主面１１ｃにおいてセラミック素体１１の高さ寸法Ｔ'の１％以内のわずかな範囲の凹凸や傾斜は許容されるものとする。図５に示すように、主面１１ｃのＸ軸方向の外縁を外縁部Ｅａとする。
【００３６】
下地膜１９が端面１１ａから主面１１ｃへ連続して回り込んで延出することで、外部電極１４がセラミック素体１１の表面から剥がれる不良を抑制できるとともに、下地膜１９とセラミック素体１１の間にメッキ液が浸入することも抑制できる。さらに、下地膜１９とセラミック素体１１の間から水分が端面１１ａ側に回りこむことを防止でき、耐湿性も高めることができる。
加えて、下地膜１９のＸ軸方向における端部１９ａが主面１１ｃ上に形成されることで、端部１９ａ周囲に細かな段差等の構造が形成されない。これにより、導電性薄膜２０が端部１９ａを確実に被覆でき、端部１９ａ付近における導電性薄膜２０の亀裂等の破損を防止できる。
【００３７】
主面被覆部１９２において、主面１１ｃの外縁部ＥａからのＸ軸方向における主面被覆寸法Ｅ１は、０μｍより大きく、好ましい下限値は１０μｍ以上、より好ましくは２０μｍ以上である。これにより、上記剥がれ不良をより確実に抑制することができる。
【００３８】
また、主面被覆寸法Ｅ１の好ましい上限値は１００μｍ以下であり、より好ましくは７０μｍ以下である。これにより、外部電極１４がセラミック素体１１に及ぼす応力を低減させることができ、セラミック素体１１の破損を防止できる。
【００３９】
導電性薄膜２０は、主面被覆部１９２を覆う下地被覆部２０１と、下地被覆部２０１からＸ軸方向に延出し主面１１ｃの一部を覆う素体被覆部２０２と、を含む。下地被覆部２０１と素体被覆部２０２とは、連続して一体に形成される。これにより、下地膜１９のＸ軸方向端部１９ａが導電性薄膜２０によって確実に覆われる。したがって、下地膜１９の剥がれをより効果的に防止できるとともに、導電性薄膜２０の密着性を高めることができる。
【００４０】
下地被覆部２０１のＺ軸方向の厚み寸法は、一例として０．１μｍ〜０．２μｍである。
また、素体被覆部２０２において、下地膜１９（主面被覆部１９２）の端部１９ａからのＸ軸方向における素体被覆寸法Ｅ２は、例えば１００〜２００μｍであり、好ましくは１００〜１９０μｍである。これにより、導電性薄膜２０が下地膜１９の端部１９ａを確実に被覆できるとともに、導電性薄膜２０のセラミック素体１１に対する密着性を高めることができる。したがって、セラミック素体１１からの外部電極１４の剥がれの抑制効果を高めることができる。また、下地膜１９からの水分の浸入も効果的に防止し、耐湿性も高めることができる。
【００４１】
メッキ膜２１は、外部電極１４の外層をなし、端面１１ａ上においては下地膜１９の端面被覆部１９１を覆い、主面１１ｃ上においては導電性薄膜２０を覆うように構成される。
【００４２】
以上の構成の外部電極１４によれば、下地膜１９及び導電性薄膜２０の剥がれを効果的に防止できる。さらに、下地膜１９からの水分の浸入を防止し、耐湿性も高めることができる。したがって、外部電極１４における信頼性を十分に高めることができる。
【００４３】
［実施例及び比較例］
積層セラミックコンデンサ１０のサンプルを以下のように作製した。
まず、ＢａＴｉＯ３等の強誘電体材料を用いて、１．０μｍの厚みのセラミックグリーンシートを作成した。このセラミックグリーンシートに印刷法等によって内部電極パターンを形成した。内部電極パターンが形成されたセラミックグリーンシートと、内部電極パターンが形成されていないセラミックグリーンシートとを所定の枚数積層し、図４に示すような積層体を作成した。この積層体を圧着して所定の位置でカットし、未焼成の積層チップを作製した。
【００４４】
未焼成の積層チップの端面及び主面の一部に、ディップ法によってニッケルを主成分とした導電ペーストを塗布した。このとき、積層チップの端面から主面及び側面の一部までディップ槽に浸漬させることで、端面、主面及び側面に導電ペーストを一体に塗布した。導電ペーストが塗布された積層チップを１０００〜１４００℃で焼成し、セラミック素体１１に下地膜１９が形成された焼結体を作製した。焼結後の下地膜１９において、主面１１ｃからの厚み寸法は、１．５μｍであった。
【００４５】
焼結体の主面側の所定位置にマスクをし、スパッタリング法によって主面１１ｃ及び下地膜１９上に銅を主成分とする導電性薄膜２０を形成した。導電性薄膜２０の厚みは０．１〜０．２μｍであった。さらに、導電性薄膜２０及び下地膜１９を下地として、下地側から順に電解メッキ法により、銅４μｍ、ニッケル２μｍ及び錫４μｍからなるメッキ膜２１を形成し、積層セラミックコンデンサ１０のサンプルを得た。
【００４６】
積層セラミックコンデンサ１０のサンプルの寸法は、表１及び２に示すように、Ｘ軸方向における寸法Ｌが６００〜１０００μｍ、Ｙ軸方向における寸法Ｗが５００〜１０００μｍ、Ｚ軸方向における高さ寸法Ｔが５０〜９９μｍとした。また、セラミック素体１１のＺ軸方向における高さ寸法Ｔ'は、３０μｍ〜７９μｍとした。外部電極１４の各部の寸法として、下地膜１９のＸ軸方向における主面被覆寸法Ｅ１が０〜１００μｍ、導電性薄膜２０のＸ軸方向における素体被覆寸法Ｅ２が１００〜２００μｍとした。なお、下地膜１９のＸ軸方向における主面被覆寸法Ｅ１は、主面１１ｃの外縁部Ｅａを起点とした。
【００４７】
各サイズのサンプルを１０００個ずつ作製し、これらについて外部電極１４の剥がれ不良率を算出した。剥がれ不良率は、実体顕微鏡を用いて各サンプルの外観を４０倍の拡大率にて観察し、１０００個のうちの剥がれ不良が確認されたサンプルの数を算出した。
結果を、表１及び表２に示す。
【００４８】
【表１】
2020043169.tif 000003
【００４９】
【表２】
2020043169.tif 000004
【００５０】
各サイズのサンプルについて、下地膜１９の主面被覆寸法Ｅ１が０μｍの場合には０．５〜１．１％程度の剥がれ不良が発生した。一方で、下地膜１９の主面被覆寸法Ｅ１が０μｍより大きい、５〜１０００μｍの場合には、剥がれ不良率はいずれも０．２％以下であった。特に、下地膜１９の主面被覆寸法Ｅ１が１０μｍ以上の場合には、いずれのサイズのサンプルについても、剥がれ不良率が０％であった。
【００５１】
続いて、長さ寸法Ｌが６００μｍ、幅寸法Ｗが１０００μｍのサイズのサンプル１００個ずつに対して、耐湿性試験を行った。具体的には、試験対象のサンプルを温度８５℃、湿度８５％の環境下に配置し、外部電極１４を介して１２Ｖの電圧を５００時間印加した。このとき、ショートが発生したサンプルを耐湿性不良としてカウントした。この結果を、表３に示す。
【００５２】
【表３】
2020043169.tif 000005
【００５３】
この結果、下地膜１９の主面被覆寸法Ｅ１が０μｍの場合には、耐湿性が不安定となり、ショートが発生することがあった。これにより、下地膜１９の主面被覆部１９２が主面１１ｃ上に形成されないと、下地膜１９とセラミック素体１１との間から水分が浸入し、耐湿性が不安定になることが確認された。また、下地膜１９の主面被覆寸法Ｅ１が２０〜４０μｍの場合には特に不良率が低く、耐湿性の高いサンプルが得られることが確認された。
【００５４】
また、特に低背である、セラミック素体１１の高さ寸法Ｔ'が３０μｍ以上６０μｍ以下の場合は、主面被覆寸法Ｅ１が高さ寸法Ｔ'よりも小さい場合に、耐湿性が十分に高くなることが確認された。
【００５５】
［その他の実施形態］
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。
【００５６】
上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
【符号の説明】
【００５７】
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４…外部電極
１９…下地膜
１９１…端面被覆部
１９２…主面被覆部
２０…導電性薄膜
２０１…下地被覆部
２０２…素体被覆部
２１…メッキ膜
【図１】
2020043169.tif 000006
【図２】
2020043169.tif 000007
【図３】
2020043169.tif 000008
【図４】
2020043169.tif 000009
【図５】
2020043169.tif 000010