(57)【要約】【課題】チップ面積の縮小と消費電力の低減を実現するインターポーザと、それを備えた半導体装置を提供する。【解決手段】本発明のインターポーザ１００は、リング状の鉄心１０１、鉄心を巻回する一次コイル１０２−１、および二次コイル１０２−２、で構成される変圧器１００を含むインターポーザであって、鉄心１０１が第一金属層１０４の金属パターンからなり、一次コイル１０２−１が、第一金属層１０４より上の第二金属層１０５−１の金属パターン、第一金属層１０４より下の第三金属層１０３−１の金属パターン、それらを接続する第一ビア１０７を、螺旋を形成するように接続してなり、二次コイル１０２−２が、第一金属層１０４より上の第四金属層１０５−２の金属パターン、第一金属層１０４より下の第五金属層１０３−２の金属パターン、それらを接続する第二ビア１１０を、螺旋を形成するように接続してなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
リング状の鉄心と、
前記鉄心の一部を巻回する一次コイルと、
前記鉄心の他の一部を巻回する二次コイルと、で構成される変圧器を含むインターポーザであって、
前記鉄心が第一金属層として形成された第一金属パターンからなり、
前記一次コイルが、前記第一金属層より上の第二金属層として並んで形成された第二金属パターン、前記第一金属層より下の第三金属層として並んで形成された第三金属パターン、前記第二金属層と前記第三金属層とを結ぶ複数の第一ビアとで構成され、
螺旋を形成するように、前記第二金属パターン、第一ビア、前記第三金属パターン、第一ビア、が順に繰り返して接続されており、
前記二次コイルが、前記第一金属層より上の第四金属層として並んで形成された第四金属パターン、前記第一金属層より下の第五金属層として並んで形成された第五金属パターン、前記第四金属層と前記第五金属層とを結ぶ複数の第二ビアとで構成され、
螺旋を形成するように、前記第四金属パターン、第二ビア、前記第五金属パターン、第二ビア、が順に繰り返して接続されていることを特徴とするインターポーザ。
【請求項２】
含有する金属層の数が、三層以上であることを特徴とする請求項１に記載のインターポーザ。
【請求項３】
前記第二金属層と前記第四金属層とが、同じ層であることを特徴とする請求項１または２のいずれかに記載のインターポーザ。
【請求項４】
前記第三金属層と前記第五金属層とが、同じ層であることを特徴とする請求項１〜３のいずれか一項に記載のインターポーザ。
【請求項５】
請求項１〜４のいずれか一項に記載のインターポーザと、
前記変圧器の一次コイルに電圧を入力するリングオシレータと、
前記変圧器の二次コイルから電圧を出力するＡＤ変換器と、を有することを特徴とする半導体装置。
【請求項６】
前記変圧器として、第一変圧器および第二変圧器を備え、
前記第一変圧器の一次コイルが、前記リングオシレータを構成する第一インバータに接続され、
前記第一変圧器の二次コイルが、前記ＡＤ変換器を構成する第一トランジスタに接続され、
前記第二変圧器の一次コイルが、前記リングオシレータを構成する第二インバータに接続され、
前記第二変圧器の二次コイルが、前記リングオシレータを構成する第二トランジスタに接続され、
前記リングオシレータにおいて、前記第一インバータと前記第二インバータとが、前段と後段または後段と前段の関係となるように、互いに隣接しており、
前記ＡＤ変換器において、前記第一トランジスタと前記第二トランジスタとが、前段と後段または後段と前段の関係となるように、互いに隣接していることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターポーザとそれを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体を用いて形成され、メモリデータについて書き込み、再生、消去する機能を有するメモリデバイスが知られている。メモリデバイスの動作は、外部供給電源とは異なる各種の電圧源を用い、短時間で高電圧を印加して行われる。例えば、ＮＡＮＤ型のフラッシュメモリデバイスにおいては、外部供給電源が３Ｖであるが、メモリデータの書き込み、消去には１５〜２０Ｖ程度、メモリデータの読み出しには、８〜１０Ｖ程度の電圧印加が必要とされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−８４９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的なメモリデバイスにおける高電圧の印加は、チャージポンプ回路を用いて行われる。昇圧を短時間で行う場合には、チャージポンプ回路を構成するキャパシタを大容量化する必要があり、その場合、消費電力とチップサイズが増大してしまうことが問題となっている。
【０００５】
また、ＮＡＮＤ型のフラッシュメモリデバイスは、複数枚のチップを重ねてパッケージ化したものがあるが、各チップにチャージポンプ回路を設けようとすると、トータルコストの増加、パワーの増加を招いてしてしまうことが問題となっている。
【０００６】
本発明は上記事情に鑑みてなされたものであり、チップ面積の縮小と消費電力の低減を実現するインターポーザと、それを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明は以下の手段を採用している。
【０００８】
（１）本発明の一態様に係るインターポーザは、リング状の鉄心と、前記鉄心の一部を巻回する一次コイルと、前記鉄心の他の一部を巻回する二次コイルと、で構成される変圧器を含むインターポーザであって、前記鉄心が第一金属層として形成された第一金属パターンからなり、前記一次コイルが、前記第一金属層より上の第二金属層として並んで形成された第二金属パターン、前記第一金属層より下の第三金属層として並んで形成された第三金属パターン、前記第二金属層と前記第三金属層とを結ぶ複数の第一ビアとで構成され、螺旋を形成するように、前記第二金属パターン、第一ビア、前記第三金属パターン、第一ビア、が順に繰り返して接続されており、前記二次コイルが、前記第一金属層より上の第四金属層として並んで形成された第四金属パターン、前記第一金属層より下の第五金属層として並んで形成された第五金属パターン、前記第四金属層と前記第五金属層とを結ぶ複数の第二ビアとで構成され、螺旋を形成するように、前記第四金属パターン、第二ビア、前記第五金属パターン、第二ビア、が順に繰り返して接続されている。
【０００９】
（２）前記（１）に記載のインターポーザにおいて、含有する金属層の数が、三層以上であることが好ましい。
【００１０】
（３）前記（１）または（２）のいずれかに記載のインターポーザにおいて、前記第二金属層と前記第四金属層とが、同じ層であることが好ましい。
【００１１】
（４）前記（１）〜（３）のいずれか一つに記載のインターポーザにおいて、前記第三金属層と前記第五金属層とが、同じ層であること好ましい。
【００１２】
（５）本発明の一態様に係る半導体装置は、前記（１）〜（４）のいずれか一つに記載のインターポーザと、前記変圧器の一次コイルに電圧を入力するリングオシレータと、前記変圧器の二次コイルから電圧を出力するＡＤ変換器と、を有する。
【００１３】
（６）前記（５）に記載の半導体装置において、前記変圧器として、第一変圧器および第二変圧器を備え、前記第一変圧器の一次コイルが、前記リングオシレータを構成する第一インバータに接続され、前記第一変圧器の二次コイルが、前記ＡＤ変換器を構成する第一トランジスタに接続され、前記第二変圧器の一次コイルが、前記リングオシレータを構成する第二インバータに接続され、前記第二変圧器の二次コイルが、前記リングオシレータを構成する第二トランジスタに接続され、前記リングオシレータにおいて、前記第一インバータと前記第二インバータとが、前段と後段または後段と前段の関係となるように、互いに隣接しており、前記ＡＤ変換器において、前記第一トランジスタと前記第二トランジスタとが、前段と後段または後段と前段の関係となるように、互いに隣接していることが好ましい。
【発明の効果】
【００１４】
本発明の変圧器は、パワーデバイスを構成するインターポーザ内に元々備わっている、三つ以上の金属層を用いて構成されるものである。この変圧器は、従来のパワーデバイスにおいてインターポーザに外付けされ、昇圧回路として用いられていたチャージポンプ回路と同等の機能を有している。したがって、半導体チップに搭載されるパワーデバイスに対し、この変圧器を含むインターポーザを適用することにより、昇圧回路としてのチャージポンプ回路は不要となり、その分のチップ面積の縮小と消費電力の低減を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）、（ｂ）本発明の一実施形態に係る変圧器の斜視図、断面図である。
【図２】（ａ）〜（ｄ）図１の変圧器の製造過程における被処理体の断面図である。
【図３】（ａ）〜（ｃ）図１の変圧器の製造過程における被処理体の断面図である。
【図４】（ａ）〜（ｃ）図１の変圧器の製造過程における被処理体の平面図である。
【図５】変形例１に係る変圧器の斜視図である。
【図６】図１の変圧器を備えた半導体装置の構成を模式的に示す図である。
【図７】図６の半導体装置を構成するリングオシレータの等価回路図である。
【図８】（ａ）、（ｂ）図６の半導体装置を構成する第一変圧器、第二変圧器の等価回路図である。
【図９】図６の半導体装置を構成するＡＤ変換器の等価回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明を適用した実施形態に係るインターポーザとインターポーザを備えた半導体装置について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１７】
図１（ａ）は、本発明の一実施形態に係るインターポーザに含まれる変圧器１００の斜視図である。図１（ｂ）は、図１（ａ）の変圧器１００のα−α線の位置における断面図である。変圧器１００は、半導体プロセスを用いて得られる積層構造の一部として形成されるものであり、リング状の鉄心１０１と、鉄心の一部（図１（ａ）では左側の一部）１０１ａを巻回する一次コイル１０２−１と、鉄心の他の一部（図１（ａ）では右側の一部）１０１ｂを巻回する二次コイル１０２−２と、で構成される。
【００１８】
ここでの「リング状」との表現は、略一方向に延在する貫通孔１０１Ｈ（図１（ａ）では破線で囲まれた部分）を有し、その貫通孔１０１Ｈの全周を囲む閉じた形状を意味している。図１（ａ）では、貫通孔１０１Ｈの形状が矩形である場合について例示しているが、この形状が限定されることはなく、例えば、その他の多角形、円形、あるいは複数の形状を組み合わせた形状であってもよい。
【００１９】
鉄心１０１は、複数の金属層（導電性を有する層）のうち、実装時に基板側から数えてＮ番目（Ｎは自然数）となる金属層（以下では第一金属層１０４と呼ぶ）として形成され、リング状の第一金属パターン１０１Ｐを有する。鉄心１０１の材料としては、例えば、銅、アルミニウム、タングステン等を用いることができる。
【００２０】
一次コイル１０２−１は、少なくとも２つの金属層（以下では第二金属層１０５−１、第三金属層１０３−１と呼ぶ）とビア（以下では第一ビア１０７と呼ぶ）を用いて形成される。
【００２１】
第二金属層１０５−１は、第一金属層１０４より上の層として形成され、複数の第二金属パターン１０５−１Ｐを有する。第二金属パターン１０５−１Ｐは、第二金属層１０５−１の上層側（図１（ｂ）では上側）からの平面視において、第一金属パターン１０１Ｐを跨ぐ線状のパターンである。複数の第二金属パターン１０５−１Ｐは、互いに略平行になるように並んでいる。
【００２２】
第三金属層１０３−１は、第一金属層１０４より下の層として形成され、複数の第三金属パターン１０３−１Ｐを有する。第三金属パターン１０３−１Ｐは、第三金属層１０３−１の下層側（図１（ｂ）では下側）からの平面視において、第一金属パターン１０１ａを跨ぐ線状のパターンである。複数の第三金属パターン１０３−１Ｐは、互いに略平行になるように並んでいる。
【００２３】
第一ビア１０７は、第二金属層１０５−１と第三金属層１０３−１とを結ぶ貫通配線であり、これら二つの金属層の間の層を連通し、一端１０７ａが第二金属層１０５−１に接続され、他端１０７ｂが第三金属層１０３−１に接続されている。
【００２４】
一次コイル１０２−１は、螺旋を形成するように、・・・第二金属パターン１０５−１Ｐ、第一ビア１０７、第三金属パターン１０３−１Ｐ、第一ビア１０７、第二金属パターン１０５−１Ｐ、第一ビア１０７、第三金属パターン１０３−１Ｐ、・・・の順に繰り返して接続されてなる。一次コイルの両端のパターンは、第二金属パターン１０５−１Ｐ、第三金属パターン１０３−１Ｐのいずれであってもよい。
【００２５】
基板側から数えてｍ番目（ｍは２以上の整数）の金属層を第一金属層１０４としたときに、第二金属層１０５−１は（ｍ＋１）番目以上の金属層を意味し、また、第三金属層１０３−１は、（ｍ−１）番目以下の金属層を意味している。
【００２６】
二次コイル１０２−２は、少なくとも２つの金属層（以下では第四金属層１０５−２、第五金属層１０３−２と呼ぶ）とビア（以下では第二ビア１１０と呼ぶ）を用いて形成される。
【００２７】
第四金属層１０５−２は、第一金属層１０４より上の層として形成され、複数の第四金属パターン１０５−２Ｐを有する。第四金属パターン１０５−２Ｐは、第四金属層１０５−２の上層側（図１（ｂ）では上側）からの平面視において、第一金属パターン１０１Ｐを跨ぐ線状のパターンである。複数の第四金属パターン１０５−２Ｐは、互いに略平行になるように並んでいる。
【００２８】
第五金属層１０３−２は、第一金属層１０４より下の層として形成され、複数の第五金属パターン１０３−２Ｐを有する。第五金属パターン１０３−２Ｐは、第五金属層１０３−２の下層側（図１（ｂ）では下側）からの平面視において、第一金属パターン１０１Ｐを跨ぐ線状のパターンである。複数の第五金属パターン１０３−２Ｐは、互いに略平行になるように並んでいる。
【００２９】
第二ビア１１０は、第四金属層１０５−２と第五金属層１０３−２とを結ぶ貫通配線であり、これら二つの金属層の間の層を連通し、一端１１０ａが第四金属層１０５−２に接続され、他端１１０ｂが第五金属層１０３−２に接続されている。
【００３０】
二次コイル１０２−２は、螺旋を形成するように、・・・第四金属パターン１０５−２Ｐ、第二ビア１１０、第五金属パターン１０３−２Ｐ、第二ビア１１０、第四金属パターン１０５−２Ｐ、第二ビア１１０、第五金属パターン１０３−２Ｐ、・・・の順に繰り返して接続されてなる。二次コイルの両端のパターンは、第四金属パターン１０５−２Ｐ、第五金属パターン１０３−２Ｐのいずれであってもよい。
【００３１】
基板側から数えてｍ番目（ｍは２以上の整数）の金属層を第一金属層１０４としたときに、第四金属層１０５−２は（ｍ＋１）番目以上の金属層を意味し、また、第五金属層１０３−２は、（ｍ−１）番目以下の金属層を意味している。
【００３２】
第一金属層１０４、第二金属層１０５−１、第三金属層１０３−１、第四金属層１０５−２、第五金属層１０３−２の材料としては、配線パターン形成用の公知の材料、例えば、銅、アルミニウム、タングステン等を用いることができる。第一ビア１０７、第二ビア１１０の材料としては、貫通孔埋め込み用の公知の材料、例えば、銅、アルミニウム、タングステン等を用いることができる。
【００３３】
インタポーザを薄型化する観点から、一次コイル１０２−１、二次コイル１０２−２をそれぞれ構成する上層同士（第二金属層１０５−１と第四金属層１０５−２）、下層同士（第三金属層１０３−１と第五金属層１０３−２）のうち、少なくとも一方が同一層であることが好ましく、両方とも同一層であればより好ましい。下層同士が同一層であり、かつ上層同士が同一層である場合には、インタポーザに含める金属層を三層のみに抑えることができ、製造プロセスを簡略化することができ、さらにインタポーザの薄型化を実現することができる。
【００３４】
一次コイル１０２−１の両端は、図１（ａ）に示すように、変圧器１００に入力する電圧φｉｎを印加する電源に対し、電気的に接続することができるように構成されている。二次コイル１０２−２の両端は、図１（ａ）に示すように、変圧器１００から出力される電圧φｏｕｔを検知し、出力電圧で動作させる後段の回路に対し、電気的に接続することができるように構成されている。
【００３５】
図２（ａ）〜（ｄ）、図３（ａ）〜（ｃ）は、変圧器１００の製造過程における被処理体の断図である。図４（ａ）〜（ｃ）は、それぞれ図２（ａ）、（ｃ）、図３（ｂ）の被処理体を上層側から見た平面図である。図２（ａ）、（ｃ）、図３（ｂ）は、それぞれ図４（ａ）〜（ｃ）の被処理体をβ―β線の位置における断面図となっている。
【００３６】
変圧器１００、変圧器１００を備えたインターポーザ２００は、次の手順で製造することができる。まず、図２（ａ）に示すように、基板１１１の一方の主面１１１ａに変圧器１００の直下の層まで形成した上で、その直下の層の上に、公知の方法を用いて、第三金属パターン１０３−１Ｐおよび第五金属パターン１０３−２Ｐを形成する。形成する第三金属パターン１０３−１Ｐおよび第五金属パターン１０３−２Ｐは、図４（ａ）に示すように、所定の距離をあけて略平行に並ぶ複数の線状のパターンである。
【００３７】
次に、公知の方法を用いて、図２（ｂ）に示すように、少なくとも、第三金属パターン１０３−１Ｐおよび第五金属パターン１０３−２Ｐを覆うように、シリコン酸化物ＳｉＯ２等で構成される絶縁層１１２を形成する。
【００３８】
次に、図２（ｃ）に示すように、絶縁層１１２の上に、公知の方法を用いて第一金属パターン１０４Ｐを形成する。第一金属パターン１０４Ｐは、図４（ｂ）で示されるようにリング状（ここでは矩形の枠状）であり、上層側からの平面視において、一部（一辺）が第三金属パターン１０３−１Ｐと交差するように重なっており、他の一部（他の一辺）が第五金属パターン１０３−２Ｐと重なっている。
【００３９】
次に、公知の方法を用いて、図２（ｄ）に示すように、少なくとも、第一金属パターン１０４Ｐを覆うように、シリコン酸化物ＳｉＯ２等で構成される絶縁層１１３を形成する。
【００４０】
次に、第三金属パターン１０３−１Ｐの一部、第五金属パターン１０３−２Ｐの一部が、それぞれ露出するように、公知の方法を用いて、絶縁層１１３を貫通する貫通孔を設ける。続いて、それぞれの貫通孔に対し、銅、アルミニウム、タングステン等の導電材料を充填し、図３（ａ）に示すような第一ビア１０７、第二ビア１１０を形成する。
【００４１】
次に、公知の方法を用いて、図３（ｂ）に示すように、第二金属パターン１０５−１Ｐおよび第四金属パターン１０５−２Ｐを形成することにより、鉄心１０１、一次コイル１０２−１、ニ次コイル１０２−２が形成され、ひいては変圧器１００を得ることができる。形成する第二金属パターン１０５−１Ｐ、第四金属パターン１０５−２Ｐは、図４（ｃ）に示すように、所定の距離をあけて略平行に並ぶ複数の線状のパターンであって、それぞれ、第一金属パターン１０４Ｐを挟む２つの第一ビア１０７、２つの第二ビア１１０を連結している。
【００４２】
次に、公知の方法を用いて、図３（ｃ）に示すように、少なくとも、第二金属パターン１０５−１Ｐおよび第四金属パターン１０５−２Ｐを覆うように、所定の材料で構成される絶縁層および保護層１１４を形成することにより、インターポーザ２００を得ることができる。
【００４３】
（変形例１）
図５は、上述した変圧器１００の変形例１に係る、変圧器１５０の斜視図である。図１では、鉄心１０１が第一金属層１０４の一層のみで構成される場合について例示しているが、鉄心１０１は、図５に示すように第一金属層以外の層を含み、段差構造を有していてもよい。電磁誘導を妨げないようにする観点からは、鉄心１０１を構成する層の数は少ない方がよく、図１に示すように一層のみである方がより好ましい。しかしながら、例えばインターポーザ内に所定の構造物Ｍが存在しており、一層のみからなる平坦な鉄心を入れるスペースが設けられないような場合には、この構造物Ｍを避けるような段差構造が有効となる。そのような段差構造としては、例えば図５に示すような、鉄心１０１を二つの部分１０１Ａ、１０１Ｂに分割し、それらをビア１１５で接続した構造が挙げられる。
【００４４】
図６は、ＤＲＡＭ、ＮＡＮＤフラッシュ等のメモリデバイスの昇圧手段として、本実施形態の変圧器１００を含むインターポーザを適用する場合に想定される、半導体装置４００の回路構成のイメージ図である。半導体装置３００の回路構成は、主に、二つの変圧器（第一変圧器１００Ａ、第二変圧器１００Ｂ）を含むインターポーザ２００と、メモリデバイス（不図示）、リングオシレータ１１６、アナログ−デジタル（ＡＤ）変換器１１７等を搭載したチップ３００と、に分けられる。
【００４５】
図７は、リングオシレータ１１６の主な回路構成を示す図である。図７に示すように、リングオシレータ１１６は、複数のインバータ１１８が直列に接続されてなる。各インバータ１１８は、入力電圧φの位相を１８０°変えた電圧φ’を出力し、その電圧を後段のインバータ１１８に入力するように構成されている。
【００４６】
図８（ａ）、（ｂ）は、それぞれ、インターポーザ２００が有する第一変圧器１００Ａ、第二変圧器１００Ｂの主な回路構成を示す図である。半導体装置４００では、リングオシレータ１１６が、第一変圧器１００Ａ、第二変圧器１００Ｂの一次コイルに対し、電圧を入力するように構成されている。具体的には、リングオシレータ１１６を構成する複数のインバータ１１８のうち、前段と後段または後段と前段の関係となるように、互いに隣接した二つのインバータ（第一インバータ、第二インバータ）の出力端子が、それぞれ第一変圧器１００Ａの一次コイル、第二変圧器１００Ｂの一次コイルに対し、電気的に接続されている。この場合、第一変圧器１００Ａに入力される電圧φｉｎと、第二変圧器１００Ｂに入力される電圧φｉｎ’とは、位相が１８０°異なることになる。したがって、第一変圧器１００Ａの二次コイルから出力される電圧φｏｕｔの位相と、第二変圧器１００Ｂの二次コイルから出力される電圧φｏｕｔ’の位相も、同様に１８０°異なることになる。
【００４７】
なお、第一変圧器１００Ａ、第二変圧器１００Ｂのうちのいずれかにおいて、一次コイル１０２−１の巻回方向と二次コイル１０２−２の巻回方向とが、反対である場合には、両者に同じ位相の電圧が印加されたとしても、出力される電圧の位相は１８０°異なるものなる。したがって、この場合には、第一変圧器１００Ａの一次コイル、第二変圧器１００Ｂの一次コイルの両方を、リングオシレータ１１６の同じインバータ１１８の出力端子に接続してもよい。
【００４８】
図９は、ＡＤ変換器１１７の主な回路構成を示す図である。図９に示すように、ＡＤ変換器１１７は、複数のＭＯＳトランジスタ１１９が直列に接続され、それぞれのゲート電極にキャパシタ１２０が接続された構造を有している。ＡＤ変換器１１７は、第一変圧器１００Ａ、第二変圧器１００Ｂから出力される交流電圧φｏｕｔ、φｏｕｔ’が、それぞれ、前段と後段または後段と前段の関係となるように、互いに隣接した二つのＭＯＳトランジスタ（第一トランジスタ、第二トランジスタ）に接続された、それぞれのキャパシタに印加されるように構成されている。印加された２種類の交流電圧φｏｕｔ、φｏｕｔ’は、互いに１８０°の位相差を有しているため、電荷転送型チャージポンプ回路となり、ＡＤ変換器１１７において直流電圧に変換され、メモリデバイスに供給される。
【００４９】
以上により、本実施形態に係る変圧器１００は、パワーデバイスを構成するインターポーザ内に元々備わっている、三つ以上の金属層を用いて構成されるものである。この変圧器１００は、従来のパワーデバイスにおいてインターポーザに外付けされ、昇圧回路として用いられていたチャージポンプ回路と同等の機能を有している。したがって、半導体チップに搭載されるパワーデバイスに対し、この変圧器１００を含むインターポーザを適用することにより、昇圧回路としてのチャージポンプ回路構成の段数は大幅に削減でき、その分のチップ面積の縮小と消費電力の低減を実現することができる。
【符号の説明】
【００５０】
１００、１５０・・・変圧器
１００Ａ・・・第一変換器
１００Ｂ・・・第二変換器
１０１・・・鉄心
１０１ａ・・・鉄心の一部
１０１ｂ・・・鉄心の他の一部
１０１Ａ、１０１Ｂ・・・鉄心の分割された部分
１０１Ｈ・・・貫通孔
１０１Ｐ・・・第一金属パターン
１０２−１・・・一次コイル
１０２−２・・・二次コイル
１０４・・・第一金属パターン
１０５−１・・・第二金属層
１０５−１Ｐ・・・第二金属パターン
１０３−１・・・第三金属層
１０３−１Ｐ・・・第三金属パターン
１０７・・・第一ビア
１０７ａ・・・第一ビアの一端
１０７ｂ・・・第一ビアの他端
１０５−２・・・第四金属層
１０５−２Ｐ・・・第四金属パターン
１０３−２・・・第五金属層
１０３−２Ｐ・・・第五金属パターン
１１０・・・第二ビア
１１０ａ・・・第ニビアの一端
１１０ｂ・・・第ニビアの他端
１１１・・・基板
１１１ａ・・・基板の一方の主面
１１２、１１３・・・絶縁層
１１４・・・保護層
１１５・・・ビア
１１６・・・リングオシレータ
１１７・・・ＡＤ変換器
１１８・・・インバータ
１１９・・・ＭＯＳトランジスタ
１２０・・・キャパシタ
２００・・・インターポーザ
３００・・・チップ
４００・・・半導体装置
Ｍ・・・構造物
【図１】
2020161720.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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