(57)【要約】【課題】ハンチング等の無駄な動作が生じず、短時間でインピーダンス整合を行うことができるインピーダンス整合方法およびインピーダンス整合装置を提供する。【解決手段】インピーダンス整合方法は、２つ可変成分の現実の値、および入力インピーダンスの測定値から、予め設定された理論回路モデルでの出力インピーダンスを算出する工程と、整合遷移による出力インピーダンスが同じ値であると仮定し、出力インピーダンスの算出値に基づいて、理論回路モデルにおける整合条件での演算により、インピーダンス整合時の２つの可変成分を算出する工程と、算出された２つの可変成分の値に対応するように、インピーダンス整合装置の実際の可変成分の値を制御する工程とを有する。【選択図】図５
2020035577.tif 000002
【特許請求の範囲】
【請求項１】
高周波電源と負荷との間に設けられたインピーダンス整合装置によるインピーダンス整合方法であって、
前記インピーダンス整合装置のインピーダンス整合に用いる２つ可変成分の現実の値、および前記インピーダンス整合装置の入力部から見た入力インピーダンスの測定値から、前記インピーダンス整合装置の整合回路部を含めた負荷側の回路構成を模擬した、予め設定された、理論回路モデルでの出力インピーダンスを算出する工程と、
整合遷移による前記出力インピーダンスが同じ値であると仮定し、前記出力インピーダンスの算出値に基づいて、前記理論回路モデルにおける整合条件での演算により、インピーダンス整合時の前記２つの可変成分を算出する工程と、
前記算出された前記２つの可変成分の値に対応するように、前記インピーダンス整合装置の実際の可変成分の値を制御する工程と、
を有する、インピーダンス整合方法。
【請求項２】
前記出力インピーダンスを算出する工程、前記２つの可変成分を算出する工程、および前記実際の可変成分の値を制御する工程は、インピーダンスが整合するまで繰り返す、請求項１に記載のインピーダンス整合方法。
【請求項３】
前記２つの可変成分は、いずれも可変素子である、請求項１または請求項２に記載のインピーダンス整合方法。
【請求項４】
前記２つの可変素子として、第１の可変コンデンサおよび第２の可変コンデンサを有する、請求項３に記載のインピーダンス整合方法。
【請求項５】
前記インピーダンス整合装置は、前記第１の可変コンデンサおよび前記第２の可変コンデンサが、それぞれ、前記高周波電源に対して、前記負荷と並列および直列に接続された逆Ｌ型である、請求項４に記載のインピーダンス整合方法。
【請求項６】
前記インピーダンス整合装置は、前記第１の可変コンデンサおよび前記第２の可変コンデンサが、いずれも前記高周波電源に対して、前記負荷と並列に接続されたπ型である、請求項４に記載のインピーダンス整合方法。
【請求項７】
前記高周波電源は周波数変調機能を有しており、前記可変成分は、一方が前記高周波電源の変調周波数であり、他方が可変素子である、請求項１または請求項２に記載のインピーダンス整合方法。
【請求項８】
前記インピーダンス整合装置は、前記可変素子が可変コンデンサであり、前記可変コンデンサが前記高周波電源に対して、前記負荷と直列に接続され、さらに、前記高周波電源に対して、前記負荷と並列に接続された固定コンデンサを有するπ／Ｔ型＋ＶＦ型である、請求項７に記載のインピーダンス整合方法。
【請求項９】
前記負荷は、プラズマ処理部のプラズマ負荷を含み、
前記高周波電源から前記プラズマ処理部に高周波電力を投入してプラズマ放電を生成させた状態で、前記出力インピーダンスを算出する工程を実行する、請求項１から請求項８のいずれか１項に記載のインピーダンス整合方法。
【請求項１０】
高周波電源と負荷との間に設けられ、前記高周波電源と前記負荷とのインピーダンス整合を行うインピーダンス整合装置であって、
インピーダンス整合に用いる２つの可変成分と、
前記２つの可変成分を可変させる可変部と、
前記可変部を制御してインピーダンスを制御する制御部と、
を有し、
前記制御部は、前記インピーダンス整合装置の整合回路部を含めた負荷側の回路構成を模擬した、理論回路モデルが記憶されており、
前記制御部により、
前記インピーダンス整合装置のインピーダンス整合に用いる２つ可変成分の現実の値、および前記インピーダンス整合装置の入力部から見た入力インピーダンスの測定値から、前記理論回路モデルでの出力インピーダンスを算出する工程と、
整合遷移による前記出力インピーダンスが同じ値であると仮定し、前記出力インピーダンスの算出値に基づいて、前記理論回路モデルにおける整合条件での演算により、インピーダンス整合時の前記２つの可変成分を算出する工程と、
前記算出された前記２つの可変成分の値に対応するように、前記インピーダンス整合装置の実際の可変成分の値を制御する工程と、
を実行する、インピーダンス整合装置。
【請求項１１】
前記制御部は、前記出力インピーダンスを算出する工程、前記２つの可変成分を算出する工程、および前記実際の可変成分の値を制御する工程を、インピーダンスが整合するまで繰り返す、請求項１０に記載のインピーダンス整合装置。
【請求項１２】
前記２つの可変成分は、いずれも可変素子である、請求項１０または請求項１１に記載のインピーダンス整合装置。
【請求項１３】
前記２つの可変素子として、第１の可変コンデンサおよび第２の可変コンデンサを有する、請求項１２に記載のインピーダンス整合装置。
【請求項１４】
前記インピーダンス整合装置は、前記第１の可変コンデンサおよび前記第２の可変コンデンサが、それぞれ、前記高周波電源に対して、前記負荷と並列および直列に接続された逆Ｌ型である、請求項１３に記載のインピーダンス整合装置。
【請求項１５】
前記インピーダンス整合装置は、前記第１の可変コンデンサおよび前記第２の可変コンデンサが、いずれも前記高周波電源に対して、前記負荷と並列に接続されたπ型である、請求項１３に記載のインピーダンス整合装置。
【請求項１６】
前記高周波電源は周波数変調機能を有しており、前記可変成分は、一方が前記高周波電源の変調周波数であり、他方が可変素子である、請求項１０または請求項１１に記載のインピーダンス整合装置。
【請求項１７】
前記インピーダンス整合装置は、前記可変素子が可変コンデンサであり、前記可変コンデンサが前記高周波電源に対して、前記負荷と直列に接続され、さらに、前記高周波電源に対して、前記負荷と並列に接続された固定コンデンサを有するπ／Ｔ型＋ＶＦ型である、請求項１６に記載のインピーダンス整合装置。
【請求項１８】
前記負荷は、プラズマ処理部のプラズマ負荷を含み、
前記制御部は、前記高周波電源から前記プラズマ処理部に高周波電力を投入してプラズマ放電を生成させた状態で、前記出力インピーダンスを算出する工程を実行する、請求項１０から請求項１７のいずれか１項に記載のインピーダンス整合装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、インピーダンス整合方法およびインピーダンス整合装置に関する。
【背景技術】
【０００２】
半導体製造プロセスにはプラズマ処理装置が多用されている。プラズマ処理装置は、被処理基板が収容されたチャンバーを有するプラズマ処理部へ高周波電力を供給してチャンバー内にプラズマを生成させ、そのプラズマによってエッチング処理や成膜処理等のプラズマ処理を行う。
【０００３】
このようなプラズマ処理装置では、処理中に高周波電源からプラズマ処理部へ効率良く高周波電力を供給する観点から、高周波電源とプラズマ処理部との間に、インピーダンス整合器が設けられている。インピーダンス整合器は、高周波電源側のインピーダンスと負荷（電極、プラズマ、チャンバ等）側のインピーダンスとを自動的に整合させるためのものである。高周波電源および伝送ケーブルは通常５０Ωの純抵抗出力になるように設計されるため、インピーダンス整合器の整合回路は、インピーダンス整合器も含めた負荷側のインピーダンスが５０Ωになるように調整される。
【０００４】
インピーダンス整合器は、基本的には、２つの可変素子（例えば可変コンデンサ）を含み、可変素子の位置（ポジション）を調整することにより、負荷側インピーダンスを調整可能となっている。そして、プラズマ処理中に圧力変動などによってプラズマ負荷のインピーダンスが変わると、それら可変素子の位置（リアクタンス）を調整して自動的に負荷側のインピーダンスを整合ポイント（５０Ω）に合わせるようになっている。
【０００５】
このようなインピーダンス整合器としては、例えば特許文献１、２に記載されたものが一般的に用いられている。特許文献１、２では、インピーダンス整合器の整合回路として、２つの可変コンデンサを有するものを用いている。そして、負荷側インピーダンスを測定して、その測定値が目標値（整合点）に近づくように、２つの可変コンデンサのポジションを交互に移動するようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−２０９７８９号公報
【特許文献２】国際公開第２０１７／００２１９６号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本開示は、ハンチング等の無駄な動作が生じず、短時間でインピーダンス整合を行うことができるインピーダンス整合方法およびインピーダンス整合装置を提供する。
【課題を解決するための手段】
【０００８】
本開示の一態様に係るインピーダンス整合方法は、高周波電源と負荷との間に設けられたインピーダンス整合装置によるインピーダンス整合方法であって、前記インピーダンス整合装置のインピーダンス整合に用いる２つ可変成分の現実の値、および前記インピーダンス整合装置の入力部から見た入力インピーダンスの測定値から、前記インピーダンス整合装置の整合回路部を含めた負荷側の回路構成を模擬した、予め設定された、理論回路モデルでの出力インピーダンスを算出する工程と、整合遷移による前記出力インピーダンスが同じ値であると仮定し、前記出力インピーダンスの算出値に基づいて、前記理論回路モデルにおける整合条件での演算により、インピーダンス整合時の前記２つの可変成分を算出する工程と、前記算出された前記２つの可変成分の値に対応するように、前記インピーダンス整合装置の実際の可変成分の値を制御する工程と、を有する。
【発明の効果】
【０００９】
本開示によれば、ハンチング等の無駄な動作が生じず、短時間でインピーダンス整合を行うことができるインピーダンス整合方法およびインピーダンス整合装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係るインピーダンス整合装置を含むプラズマ処理装置を示すブロック図である。
【図２】第１実施形態に係るインピーダンス整合装置の整合回路部を含めた負荷側の回路モデル（実機回路モデル）を示す回路図である。
【図３】第１実施形態に係るインピーダンス整合装置の理論回路モデルの一例を示す回路図である。
【図４Ａ】図２の実機回路モデルにおける、第１および第２の可変コンデンサＶＣ１およびＶＣ２によるスミスチャート上での負荷インピーダンス整合範囲を示す図である。
【図４Ｂ】図３の理論回路モデルにおける、第１および第２の可変コンデンサＶＣ１およびＶＣ２によるスミスチャート上での負荷インピーダンス整合範囲を示す図である。
【図５】第１実施形態における自動整合アルゴリズムを示すフローチャートである。
【図６】シミュレーション１の手順を繰り返した際の反射率を示す図である。
【図７】シミュレーション１の手順の繰り返し回数と反射係数｜Γ｜との関係を示す図である。
【図８】シミュレーション１の手順の繰り返し回数と各可変素子の位置（％）との関係を示す図である。
【図９】シミュレーション２の手順の繰り返し回数と反射係数｜Γ｜との関係を示す図である。
【図１０】シミュレーション２の手順の繰り返し回数と各可変素子の位置（％）との関係を示す図である。
【図１１】シミュレーション２に用いた理論回路モデルを示す回路図である。
【図１２】シミュレーション３の手順の繰り返し回数と反射係数｜Γ｜との関係を示す図である。
【図１３】シミュレーション３の手順の繰り返し回数と各可変素子の位置（％）との関係を示す図である。
【図１４】第１実施形態の出力インピーダンスの演算にあたり、理論回路モデルをインピーダンスブロックＺ０〜Ｚ４に分類した状態を示す図である。
【図１５】図１４のインピーダンスブロックをさらに簡略化して示す図である。
【図１６】並列分解演算を説明するための図である。
【図１７】第１実施形態の整合条件によるＶＣ１の算出にあたり、Ｚｉｎ、Ｌ０、ＶＣ１、ＶＣ２＋Ｌ２、Ｚｏｕｔに分類した状態を示す図である。
【図１８】図１４のインピーダンスブロックをさらに簡略化して示す図である。
【図１９】第１実施形態の整合条件によるＶＣ２の算出にあたり、図１４のインピーダンスブロックをさらに簡略化して示す図である。
【図２０】第２実施形態に係るインピーダンス整合装置を含むプラズマ処理装置を示すブロック図である。
【図２１】図２０のインピーダンス整合装置におけるスミスチャート上での負荷インピーダンス整合範囲を示す図である。
【図２２】第２実施形態に係るインピーダンス整合装置の理論回路モデルの一例を示す回路図である。
【図２３】第２実施形態の出力インピーダンスの演算にあたり、理論回路モデルにおいて、入力側から見たネットワーク全体のインピーダンスについて入力側より差分をとって示す図である。
【図２４】第２実施形態の整合条件によるＶＣ１、ＶＣ２の算出にあたり、ＺｉｎおよびＺｏｕｔによるＶＣ１の算出を説明するための図である。
【図２５】図２４のＺａとＺｂとＺｃとの接続関係を簡略化して示す図である。
【図２６】第２実施形態の整合条件によるＶＣ１、ＶＣ２の算にあたり、ＺｉｎおよびＺｏｕｔによるＶＣ２の算出を説明するための図である。
【図２７】第２実施形態の整合条件によるＶＣ１、ＶＣ２の算出にあたり、ＶＣ１／ＶＣ２並列接続点２箇所による連立方程式を用いる場合の解析図１である。
【図２８】第２実施形態の整合条件によるＶＣ１、ＶＣ２の算出にあたり、ＶＣ１／ＶＣ２並列接続点２箇所による連立方程式を用いる場合の解析図２である。
【図２９】第３実施形態に係るインピーダンス整合装置を含むプラズマ処理装置を示すブロック図である。
【図３０】図２９のインピーダンス整合装置におけるスミスチャート上での負荷インピーダンス整合範囲を示す図である。
【図３１】第３実施形態に係るインピーダンス整合装置の理論回路モデルの一例を示す回路図である。
【図３２】第３実施形態における自動整合アルゴリズムを示すフローチャートである。
【図３３】第３実施形態の整合条件によるＶＦおよびＶＣ２を算出する際の解析図１である。
【図３４】第３実施形態の整合条件によるＶＦおよびＶＣ２を算出する際の解析図２である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照して実施の形態について具体的に説明する。
【００１２】
＜第１実施形態＞
図１は第１実施形態に係るインピーダンス整合装置を含むプラズマ処理装置を示すブロック図である。
【００１３】
本実施形態のプラズマ処理装置１００は、プラズマ処理部１と、プラズマ処理部１に高周波電力を供給する高周波電源２と、高周波電源２とプラズマ処理部１との間に設けられたインピーダンス整合装置３とを有している。
【００１４】
プラズマ処理部１は、被処理基板を収容するチャンバーと、電極とを有する。高周波電源２から電極に高周波電力が供給されることにより、チャンバー内にプラズマが生成される。
【００１５】
インピーダンス整合装置３は、高周波電源側のインピーダンスと負荷（電極、プラズマ、チャンバ等）側のインピーダンスとを自動的に整合させるためのものであり、入力インピーダンス測定部１１と、整合回路部１２と、制御部１３とを有している。
【００１６】
本実施形態においては、インピーダンス整合装置３は逆Ｌ型として構成されている。すなわち、整合回路部１２は、インピーダンス整合に用いる２つの可変成分である可変素子として、高周波電源２に対してプラズマ処理部１側の負荷とそれぞれ並列および直列に接続された第１の可変コンデンサＶＣ１および第２の可変コンデンサＶＣ２を有している。第１の可変コンデンサＶＣ１および第２の可変コンデンサＶＣ２の容量を規定する位置（ポジション）は、それぞれステッピングモータ１７および１８により調整される。なお、Ｐ１は入力ポート、Ｐ２は出力ポートである。
【００１７】
高周波電源２および伝送ケーブルは通常５０Ωの純抵抗出力になるように設計されるため、制御部１３により、インピーダンス整合装置３も含めた負荷側のインピーダンスが５０Ωになるようにステッピングモータ１７および１８を制御する。すなわち、ステッピングモータ１７および１８は可変部として機能する。なお、整合回路部１２の他の回路成分については、ここでは省略している。
【００１８】
入力インピーダンス測定部１１は、インピーダンス整合装置３の入力部、すなわち整合回路部１２の前段に設けられ、インピーダンス整合装置３の入力部から見た入力インピーダンスを測定する。入力インピーダンス測定部１１は、方向性結合器等を有する。方向性結合器は、入力ポートＰ１の高周波電圧から進行波電圧と反射波電圧を分離し、これらを制御部１３に出力する。制御部１３では、これらに基づいて入力インピーダンスを測定するとともに、反射係数を算出する。
【００１９】
制御部１３は、実機における整合回路部１２を含めた負荷側の回路網（ネットワーク）を模擬した理論回路モデルを記憶している。
【００２０】
本実施形態では、以下に詳細に説明するように、制御部１３は、実機における負荷側の回路を、記憶された理論回路モデルで代用し、実機の測定結果を基に、理論回路モデル上での整合条件による演算を行う。そして、その演算結果より第１および第２の可変コンデンサＶＣ１およびＶＣ２を同時に移動させ、整合点へと収束させる。
【００２１】
実機におけるインピーダンス整合装置３の整合回路部１２を含めた負荷側の回路構成は、インピーダンスアナライザーで測定した値から予測することができ、その際の回路モデル（実機回路モデル）は、例えば図２に示すようなものとなる。図２中、Ｚｉｎは入力インピーダンス、Ｚｏｕｔは出力インピーダンスである。しかし、実機回路モデルは、図示するように、第１の可変コンデンサＶＣ１および第２の可変コンデンサＶＣ２の他に、コイルＬ０、Ｌ１、Ｌ２、コンデンサＣ４を有する。さらに、実測への強制補正のため、第２の可変コンデンサＶＣ２と直列に、第１の可変コンデンサＶＣ１と破線関係にある可変コイルＬ２´が導入される。
【００２２】
このように、実機回路は回路構成が複雑となるため、本実施形態では、演算の容易化等を考慮し、実機回路を模擬し、簡略化した理論回路モデルを制御部１３に記憶させる。理論回路モデルとしては、例えば、図３に示すような、図２の実機回路モデルを基にした、より簡単で標準的な回路モデルを用いる。図３中、Ｚｉｎ´は入力インピーダンス、Ｚｏｕｔ´は出力インピーダンスである。図３に示すように、本例の理論回路モデルは、実機回路モデルと近似しているが、実機回路モデルからコイルＬ１およびコンデンサＣ４を削除し、さらに実測への矯正補正のための破線部分（可変コイルＬ２´）を削除している。
【００２３】
図４Ａ、図４Ｂは、図２の実機回路モデルおよび図３の理論回路モデルにおける、第１および第２の可変コンデンサＶＣ１およびＶＣ２によるスミスチャート上での負荷インピーダンス整合範囲を示す図である。これらの図に示すように、実機回路モデルおよび理論回路モデルで回路構成が異なる結果、負荷インピーダンス整合エリアは両者でわずかに異なっている。
【００２４】
次に、第１実施形態において、制御部１３に基づいて実行される自動整合アルゴリズムについて説明する。図５は、その際の自動整合アルゴリズムを示すフローチャートである。
【００２５】
まず、インピーダンス整合装置３の第１および第２の可変コンデンサＶＣ１およびＶＣ２が任意の位置（容量）に存在するときに、高周波電源２から高周波電力を投入してプラズマ放電を生成させる。この状態で、制御部１３は、実機における第１および第２の可変コンデンサＶＣ１およびＶＣ２の現実の位置（容量）における位置情報（可変容量比率）、および入力インピーダンスの測定値から、理論回路モデルでの出力インピーダンスＺｏｕｔ´を算出する（ステップ１）。
【００２６】
次いで、制御部１３は、整合遷移による出力インピーダンスが同じ値であると仮定し、算出した出力インピーダンスＺｏｕｔ´の値に基づいて、理論回路モデルでの整合条件（入力インピーダンス＝５０Ω±０ｊΩ）での演算により、インピーダンス整合時の第１および第２の可変コンデンサＶＣ１およびＶＣ２の一方の値を算出する（ステップ２）。
【００２７】
次いで、制御部１３は、上述した第１および第２の可変コンデンサＶＣ１およびＶＣ２の一方の算出値を基に、同じ整合条件での演算により、インピーダンス整合時の第１および第２の可変コンデンサＶＣ１およびＶＣ２の他方の値を算出する（ステップ３）。
【００２８】
次いで、制御部１３は、ステップ２および３で算出した第１および第２の可変コンデンサＶＣ１およびＶＣ２の値に対応するように、実際のインピーダンス整合装置３の第１および第２の可変コンデンサＶＣ１およびＶＣ２の位置を制御する（ステップ４）。実際のインピーダンス整合装置３では、第１および第２の可変コンデンサＶＣ１およびＶＣ２は、その容量値から変換されたパーセンテージになるように位置が制御される。このため、ステップ４では、制御部１３は、ステップ２、３で算出された理論回路モデルのＶＣ１およびＶＣ２の容量値に対応するパーセンテージになるように、実機における実際の第１および第２の可変コンデンサＶＣ１およびＶＣ２の位置を制御する。
【００２９】
なお、実機回路モデルと理論回路モデルとは整合エリアが多少ずれているため、理論回路での計算値が整合エリアからずれる場合もあるが、その場合は整合エリアに入るように補正する。
【００３０】
実機の回路と理論回路モデルの各回路定数が同じであり、かつ負荷インピーダンスも同じであれば、ステップ４終了時点で完全整合（反射係数の絶対値｜Γ｜＝０）することになる。しかし、実際には、理論回路モデルとして、上述したような、実機回路モデルとは異なる標準的な回路モデルを用いるため、ステップ４終了時点では反射係数が整合点（｜Γ｜＝０）からずれた値となる。理論回路モデルとして、より実機の回路に近いものを用いたとしても、機差等の影響により、ステップ１〜４を１回行っただけでは完全整合には至らない。
【００３１】
このため、ステップ１〜４を繰り返す。これにより、｜Γ｜が整合点に収束していき、最終的に完全整合に至る。理論回路モデルと実機の回路との相違（回路成分の相違、回路定数の相違（特に可変素子値の相違））が大きければ大きいほど、繰り返し回数は増加するが、最終的には完全整合させることができる。
【００３２】
特許文献１のように２つの可変コンデンサのポジションを交互に移動する場合には、ハンチング等の無駄な動作が生じることがあり、状況によっては発振状態に至る場合もある。
【００３３】
これに対して、本実施形態では、実機における負荷側の回路を、理論回路モデルで代用し、実機の測定結果を基に、理論回路モデル上での整合条件による演算を行う。そして、その演算結果より第１および第２のコンデンサＶＣ１およびＶＣ２を同時に移動させ、整合点へと収束させる。このため、ハンチング等の無駄な動作が生じず、短時間にインピーダンス整合を行うことができる。
【００３４】
また、演算に用いる理論回路モデルが、実機の回路と差異があっても、上記ステップ１〜４の繰り返し数を調整することにより整合点に到達させることができる。逆に、演算に用いる理論回路モデルが、上記演算を困難なく行うことができる範囲で、より実機の回路に近いものとすることにより、ステップ１〜４の繰り返し数を少なくして整合動作をより短時間にすることができる。
【００３５】
［シミュレーション］
次に、シミュレーション結果について説明する。
・シミュレーション１
シミュレーション１では、図２に示す実機回路モデルと、図３に示す理論回路モデルを用いてシミュレーションを行った。
【００３６】
ここでは、図２に示す実機回路モデルの各回路定数の値を以下のようにした。
ＶＣ１：２７０〜２３２０［ｐＦ］
ＶＣ２：２０６〜５００［ｐＦ］
Ｃ４：２４［ｐＦ］
Ｌ１：０．００５［μＨ］
また、図３に示す理論回路モデルの各回路定数の値を以下のようにした。
ＶＣ１：３００〜２０００［ｐＦ］
ＶＣ２：１００〜５００［ｐＦ］
Ｌ０およびＬ２は、両者同値の以下の値とした。
Ｌ０：０．３００［μＨ］
Ｌ２：０．８１８［μＨ］
【００３７】
次に、シミュレーション１の手順について説明する。
実機回路モデルにおける、特定な条件による入力インピーダンス：Ｚｉｎと、その時の可変素子（可変コンデンサ）位置：Ｘ（％）より、理論回路モデルへ入力インピーダンス、可変素子位置の条件を入力し、この条件における理論回路モデルの各回路定数による負荷インピーダンス：Ｚｏｕｔ´を算出する。次いで、理論回路モデルにおける、整合条件（Ｚｉｎ´＝５０Ω）より、可変素子値：Ｘ´（％）を整合理論に基づく演算により算出する。次いで、その結果を実機回路モデルへ設定し、｜Γ｜を求める。そして、この手順を繰り返す。
【００３８】
整合条件および開始条件は、以下の通りである。
整合条件：
ＶＣ１＝７０．０％
ＶＣ２＝３０．０％
Ｚｏｕｔ＝０．７７−ｊ１２．７２Ω
とした場合、
開始条件：
ＶＣ１＝８０．０％
ＶＣ２＝４０．０％
Ｚｏｕｔ＝０．７７−ｊ１２．７２Ω  ここでは、整合条件と開始条件での出力インピーダンスＺｏｕｔに変化がないと仮定している。ただし、実際には、不整合状態による負荷への投入電力変化による出力インピーダンスの変化が生じる。
【００３９】
図６は、シミュレーション１の手順を繰り返した際の反射率を示す図である。Γｒが反射係数の実部であり、Γｘが反射係数の虚部である。また、｜Γ｜＝０が整合点である。図７は、シミュレーション１の手順の繰り返し回数と反射係数｜Γ｜との関係を示す図である。図８は、シミュレーション１の手順の繰り返し回数と各可変素子の位置（％）との関係を示す図である。
【００４０】
これらの図に示すように、シミュレーション１における上記手順の演算により、実機回路モデルにおいて、反射係数が１．０の開始条件から整合点への収束がなされることが確認された。また、この手順を繰り返すことにより、最終的に完全整合（｜Γ｜＝０）に至ることが確認された。
【００４１】
・シミュレーション２
シミュレーション２では、実機回路モデルとしてシミュレーション１と同じものを用いた。また、理論回路モデルとして、回路構成およびＣ４、Ｌ０、Ｌ１、Ｌ２の値が実機回路モデルと同様で、ＶＣ１およびＶＣ２の範囲のみが以下のように実機回路モデルとは異なるものを用いた。そして、シミュレーション１と同様の手順でシミュレーションを行った。
ＶＣ１：２５０〜２３００［ｐＦ］
ＶＣ２：１００〜５００［ｐＦ］
なお、整合条件および開始条件は、シミュレーション１と同様である。
【００４２】
図９は、シミュレーション２の手順の繰り返し回数と反射係数｜Γ｜との関係を示す図である。図１０は、シミュレーション２の手順の繰り返し回数と各可変素子の位置（％）との関係を示す図である。
【００４３】
これらの図に示すように、理論回路モデルとして、回路構成および各回路素子の値が実機回路モデルに近いものを用いることにより、整合点に至るまでの繰り返し回数をシミュレーション１よりも低減できることが確認された。
【００４４】
・シミュレーション３
シミュレーション３では、実機回路モデルとしてシミュレーション１と同じものを用いた。また、理論回路モデルとして、図１１に示すような、実機回路モデルから、破線部の理論的な回路には含まれない箇所を削除し、各回路定数を実機回路モデルに近づけたものを用いた。
この理論回路モデルの各回路定数の値は以下のようにした。
ＶＣ１：３００〜２３００［ｐＦ］
ＶＣ２：１００〜５００［ｐＦ］
Ｃ４：２０［ｐＦ］
Ｌ０：０．３００［μＨ］
Ｌ１：０．００５［μＨ］
Ｌ２：１．０００［μＨ］
なお、開始条件および整合条件は、シミュレーション１と同様である。
【００４５】
図１２は、シミュレーション３の手順の繰り返し回数と反射係数｜Γ｜との関係を示す図である。図１３は、シミュレーション３の手順の繰り返し回数と各可変素子の位置（％）との関係を示す図である。
【００４６】
これらの図に示すように、理論回路モデルとして図１１に示すものを用いることにより、整合点に至るまでの繰り返し回数が、シミュレーション２よりも多いものの、シミュレーション１より低減されることが確認された。つまり、理論回路モデルとして、各回路素子の値が実機回路モデルに近く、破線部の理論的な回路には含まれない箇所を削除したものを用いることにより、整合点に至るまでの繰り返し回数が低減されることが確認された。並列側のＶＣ１＋Ｌ１の実機回路モデルとの疑似性が、整合点への収束性に起因しているものと考えられる。
【００４７】
［演算手順］
次に、第１実施形態における上記ステップ１〜３の具体的な演算手順の例について説明する。ここでは、理論回路モデルとして図３に示すものを用いた例について示す。
【００４８】
最初にステップ１の出力インピーダンスの演算について説明する。
理論回路モデルを、図１４に示すように、インピーダンスブロックＺ０〜Ｚ４に分類する。Ｚ３が求めようとする出力インピーダンスＺｏｕｔである。出力インピーダンスＺ３は、インピーダンス整合装置３出力以降（出力ポートＰ２以降）の負荷インピーダンスである。可変素子であるＶＣ１およびＶＣ２は特定の固定値とされ、Ｌ０およびＬ２も既知であることから、Ｚ０、Ｚ１、Ｚ２は既知である。上述したインピーダンス測定部１１で測定された入力インピーダンスＺｉｎをＺ４とした場合、求めようとするＺ３は、Ｚ４と既知であるＺ０、Ｚ１、Ｚ２から算出することができる。
【００４９】
一段の並列演算を行うため、図１５に示すように、直列接続されているＺ２、Ｚ３をＺ２＋Ｚ３＝Ｚ５とし、入力インピーダンスであるＺ４から直列接続部位のＺ０を差し引いたインピーダンス（Ｚ４−Ｚ０）をＺ６とする。この場合Ｚ６＝Ｚ５‖Ｚ１の関係式が成り立つ。この一段の並列回路から並列分解演算によりＺ５を算出し、この値よりＺ２の値を差し引くことで、求めようとする出力インピーダンスＺ３を算出することができる。
【００５０】
並列分解演算は、図１６のように、Ｚ３＝Ｚ１‖Ｚ２の関係がある場合、概値Ｚ２、Ｚ３より、並列の片側の直列要素Ｚ１を求める演算である。
【００５１】
Ｚ３＝Ｚ１‖Ｚ２の関係がある場合、並列−直列変換の関係式より
Ｚ３＝（Ｚ１＊Ｚ２）／（Ｚ１＋Ｚ２）
が成り立つ。
これを、片側の直列要素を求める式へ変換すると
Ｚ１＝（Ｚ２＊Ｚ３）／（Ｚ２−Ｚ３）
となる。
【００５２】
Ｚ＝Ｒ＋ｊＸより、
Ｚ１＝｛（Ｒ２＋ｊＸ２）＊（Ｒ３＋ｊＸ３）｝／｛（Ｒ２−Ｒ３）＋ｊ（Ｘ２−Ｘ３）｝
となる。
分子分母へ分母側の複素共役を掛け合わせ分母側の虚数部を相殺し、展開して、Ｚ１を実数部Ｒ１と虚数部Ｘ１に分解すると、以下の（１）式、（２）式のようになる。
Ｒ１＝｛（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｒ２−Ｒ３）＋（Ｒ３＊Ｘ２＋Ｒ２＊Ｘ３）＊（Ｘ２−Ｘ３）｝／｛（Ｒ２−Ｒ３）２＋（Ｘ２−Ｘ３）２｝・・・（１）
Ｘ１＝｛（Ｒ２＊Ｘ３＋Ｒ３＊Ｘ２）＊（Ｒ２−Ｒ３）−（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｘ２−Ｘ３）｝／｛（Ｒ２−Ｒ３）２＋（Ｘ２−Ｘ３）２｝・・・（２）
【００５３】
次に、整合条件によるＶＣ１の算出手順について説明する。
理論回路モデルを、図１７に示すように、Ｚｉｎ、Ｌ０、ＶＣ１、ＶＣ２＋Ｌ２、Ｚｏｕｔに分類する。そして、図１８に示すように、直列接続されているＶＣ２、Ｌ２、ＺｏｕｔをＺ１とし、ＶＣ１をＺ２とし、Ｚｉｎから直列接続部位のＺ０を差し引いたインピーダンスをＺ３とする。
【００５４】
Ｚ３＝Ｚｉｎ−Ｌ０から、Ｒ３＝Ｒｉｎ、Ｘ３＝Ｘｉｎ−Ｌ０となる。整合条件は、Ｒｉｎ＝５０、Ｘｉｎ＝０であるから、Ｒ３＝５０、Ｘ３＝−Ｌ０となる。
Ｚ２＝ＶＣ１であるから、Ｒ２＝０、Ｘ２＝ＶＣ１となる。
Ｚ１＝ＶＣ２＋Ｌ２＋Ｚｏｕｔから、Ｒ１＝Ｒｏｕｔ、Ｘ１＝ＶＣ２＋Ｌ２＋Ｘｏｕｔとなる。
【００５５】
Ｚ３＝Ｚ１‖Ｚ２の関係式に基づいて並列分解演算した上記（１）式に、Ｒ２＝０を代入すると、
Ｒ１＝｛（−Ｘ２＊Ｘ３）＊（−Ｒ３）＋（Ｒ３＊Ｘ２）＊（Ｘ２−Ｘ３）｝／｛（Ｒ３）２＋（Ｘ２−Ｘ３）２｝
となる。
この式から、以下の式が導かれる。
（Ｒ１−Ｒ３）Ｘ２２＋（−２＊Ｒ１＊Ｘ３）Ｘ２＋Ｒ１（Ｒ３２＋Ｘ３２）＝０
この式は、Ｘ２をｘとする以下の２次方程式となる。
ａｘ２＋ｂｘ＋ｃ＝０
二次方程式の解より、
ｘ＝（−ｂ±（ｂ２−４＊ａ＊ｃ））１／２／２＊ａ
ａ＝Ｒ１−Ｒ３
ｂ＝−２＊Ｒ１＊Ｘ３
ｃ＝Ｒ１（Ｒ３２＋Ｘ３２）
となる。ただし、ｘは±の判定が必要である。
上述したように、Ｒ１＝Ｒｏｕｔであり、Ｒｏｕｔは上記演算により求めた値であって、例えば０．５である。また、上述したように、整合条件からＲ３＝５０、Ｘ３＝−Ｌ０である。Ｘ３は例えば−２５．５６である。なお、Ｘ１は不定であるが、この式には含まれていない。
以上より、Ｘ２すなわちＶＣ１を算出することができる。
【００５６】
このようにＶＣ１の値を求めることにより、もう一つの可変素子ＶＣ２の値も算出することができる。すなわち、Ｘ２（＝ＶＣ１）の値を上記（２）式に代入し、さらにＲ２＝０を代入することにより、ＶＣ２を求めることができる。
【００５７】
次に、整合条件によるＶＣ２の算出手順について説明する。
ここでは、図１９に示すように、ＶＣ１を算出する場合とは逆に、ＶＣ１をＺ１とし、ＶＣ２＋Ｌ２＋ＺｏｕｔをＺ２とする。なお、Ｚ３は、同じくＺｉｎから直列接続部位のＺ０を差し引いたインピーダンスである。
【００５８】
Ｚ３＝Ｚｉｎ−Ｌ０から、Ｒ３＝Ｒｉｎ、Ｘ３＝Ｘｉｎ−Ｌ０となる。整合条件は、Ｒｉｎ＝５０、Ｘｉｎ＝０であるから、Ｒ３＝５０、Ｘ３＝−Ｌ０となる。
Ｚ１＝ＶＣ１であるから、Ｒ１＝０、Ｘ１＝ＶＣ１となる。
Ｚ２＝ＶＣ２＋Ｌ２＋Ｚｏｕｔから、Ｒ２＝Ｒｏｕｔ、Ｘ２＝ＶＣ２＋Ｌ２＋Ｘｏｕｔとなる。
【００５９】
Ｚ３＝Ｚ１‖Ｚ２の関係式に基づいて並列分解演算した上記（１）式においてＲ１＝０であるから、分子のみの条件として、
｛（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｒ２−Ｒ３）＋（Ｒ３＊Ｘ２＋Ｒ２＊Ｘ３）＊（Ｘ２−Ｘ３）｝＝０
となる。
この式から、
Ｘ２２＝（Ｒ２＊Ｒ３２−Ｒ２２＊Ｒ３＋Ｒ２＊Ｘ３２）／Ｒ３
Ｘ２＝±｛（Ｒ２＊Ｒ３２−Ｒ２２＊Ｒ３＋Ｒ２＊Ｘ３２）／Ｒ３｝１／２
となる。ただしＸ２は±の判定が必要である。
上述したように、Ｘ２＝ＶＣ２＋Ｌ２＋Ｖｏｕｔ
であるから、
ＶＣ２＝Ｘ２−Ｌ２−Ｘｏｕｔ
となり、この式のＸ２に上記値を代入することにより、ＶＣ２を求めることができる。
【００６０】
このようにＶＣ２の値を求めることにより、もう一つの可変素子ＶＣ１の値も算出することができる。すなわち、Ｘ２の値を上記（２）式に代入し、さらにＸ１＝ＶＣ１を代入することにより、ＶＣ１を求めることができる。
【００６１】
＜第２実施形態＞
図２０は第２実施形態に係るインピーダンス整合装置を含むプラズマ処理装置を示すブロック図である。
【００６２】
本実施形態のプラズマ処理装置２００は、プラズマ処理部２１と、プラズマ処理部２１に高周波電力を供給する高周波電源２２と、高周波電源２２とプラズマ処理部２１との間に設けられたインピーダンス整合装置２３とを有している。
【００６３】
プラズマ処理部２１は、被処理基板を収容するチャンバーと、電極とを有する。高周波電源２２から電極に高周波電力が供給されることにより、チャンバー内にプラズマが生成される。
【００６４】
インピーダンス整合装置２３は、高周波電源側のインピーダンスと負荷（電極、プラズマ、チャンバ等）側のインピーダンスとを自動的に整合させるためのものであり、入力インピーダンス測定部３１と、整合回路部３２と、制御部３３とを有している。
【００６５】
本実施形態においては、インピーダンス整合装置２３はπ型として構成されている。すなわち、整合回路部３２は、インピーダンス整合に用いる２つの可変成分である可変素子として、高周波電源２２に対して、プラズマ処理部２１側の負荷と並列に接続された第１の可変コンデンサＶＣ１および第２の可変コンデンサＶＣ２を有している。第１の可変コンデンサＶＣ１および第２の可変コンデンサＶＣ２の容量を規定する位置（ポジション）は、それぞれステッピングモータ３７および３８により調整される。
【００６６】
高周波電源２２および伝送ケーブルは通常５０Ωの純抵抗出力になるように設計されるため、制御部３３により、インピーダンス整合装置２３も含めた負荷側のインピーダンスが５０Ωになるようにステッピングモータ３７および３８を制御する。すなわち、ステッピングモータ３７および３８は可変部として機能する。なお、整合回路部３２の他の回路成分については、ここでは省略している。
【００６７】
入力インピーダンス測定部３１は、インピーダンス整合装置２３の入力部、すなわち整合回路部３２の前段に設けられ、インピーダンス整合装置２３の入力部から見た入力インピーダンスを測定する。入力インピーダンス測定部３１は、第１実施形態の入力インピーダンス測定部１１と同様に構成されている。
【００６８】
制御部３３は、実機における整合回路部３２を含めた負荷側の回路網（ネットワーク）を模擬した理論回路モデルを記憶している。
【００６９】
本実施形態では、制御部３３は、第１実施形態の制御部１３と同様、実機における負荷側の回路を、記憶された理論回路モデルで代用し、実機の測定結果を基に、理論回路モデル上での整合条件による演算を行う。そして、その演算結果より第１および第２の可変コンデンサＶＣ１およびＶＣ２を同時に移動させ、整合点へと収束させる。この際の第１および第２の可変コンデンサＶＣ１およびＶＣ２によるスミスチャート上での負荷インピーダンス整合範囲は図２１に示すようになる。
【００７０】
本実施形態においても、実機におけるインピーダンス整合装置２３の整合回路部３２を含めた負荷側の回路構成は複雑であるため、演算の容易化を考慮し、実機の回路構成を模擬し、簡略した理論回路モデルを制御部３３に記憶させる。理論回路モデルとしては、例えば、図２２に示すような、標準的な回路モデルを用いる。図２２中、Ｚｉｎは入力インピーダンス、Ｚｏｕｔは出力インピーダンスである。
【００７１】
本実施形態において、制御部３３に基づいて実行される自動整合アルゴリズムは、基本的に第１実施形態と同様である。
【００７２】
すなわち、まず、インピーダンス整合装置２３の第１および第２の可変コンデンサＶＣ１およびＶＣ２が任意の位置（容量）に存在するときに、高周波電源２２から高周波電力を投入してプラズマ放電を生成させる。この状態で、制御部３３は、第１実施形態と同様のステップ１〜４を実行し、これらステップ１〜４を繰り返す。これにより、｜Γ｜が整合点に収束していき、最終的に完全整合に至る。理論回路モデルと実機の回路との相違（回路成分の相違、回路定数の相違（特に可変素子値の相違））が大きければ大きいほど、繰り返し回数は増加するが、最終的には完全整合させることができる。
【００７３】
本実施形態においても、第１実施形態と同様、実機における負荷側の回路を、理論回路モデルで代用し、実機の測定結果を基に、理論回路モデル上での整合条件による演算を行う。そして、その演算結果より第１および第２の可変コンデンサＶＣ１およびＶＣ２を同時に移動させ、整合点へと収束させる。このため、ハンチング等の無駄な動作が生じず、短時間にインピーダンス整合を行うことができる。
【００７４】
また、演算に用いる理論回路モデルが、実機の回路と差異があっても、上記ステップ１〜４の繰り返し数を調整することにより整合点に到達させることができる。逆に、演算に用いる理論回路モデルが、上記演算を困難なく行うことができる範囲で、より実機の回路に近いものとすることにより、ステップ１〜４の繰り返し数を少なくして整合動作をより短時間にすることができる。
［演算手順］
【００７５】
次に、第２実施形態における上記ステップ１〜３の具体的な演算手順の例について説明する。理論回路としては図２２に示すものを用いている。
【００７６】
最初にステップ１の出力インピーダンスの演算について説明する。
図２３は、理論回路モデルにおいて、入力側から見たネットワーク全体のインピーダンスをＺｉｎとした場合、以下のように入力側より差分をとったものである。
【００７７】
Ｌ１の差分：      Ｚａ＝Ｚｉｎ−Ｌ１
ＶＣ１の差分：    Ｚｂ＝Ｚａ−‖ＶＣ１（並列分解演算）
Ｌ２の差分：      Ｚｃ＝Ｚｂ−Ｌ２
ＶＣ２の差分：    Ｚｄ＝Ｚｃ−‖ＶＣ２（並列分解演算）
Ｌ３の差分：      Ｚｏｕｔ＝Ｚｄ−Ｌ３
【００７８】
このように、入力側より差分処理することで、インピーダンス整合装置３出力以降（出力ポートＰ２以降）の負荷インピーダンスである出力インピーダンスＺｏｕｔを算出することができる。
【００７９】
並列接続部位においては、上述したような並列分解演算を行うことにより、片方の直列要素を求めることができる。例えば、一段目の並列分解演算を行うため、Ｚａ＝Ｚｉｎ−Ｌ１をＺ３と見立て、並列接続のＶＣ１をＺ１とした場合、Ｌ２以降のインピーダンスをＺ２とすることにより、図１９のようなＺ３＝Ｚ１‖Ｚ２の関係式が成り立つ。これにより、並列分解演算によりＺ２を算出することができる。
【００８０】
次に、整合条件によるＶＣ１、ＶＣ２の算出手順について説明する。
【００８１】
１．ＺｉｎおよびＺｏｕｔによるＶＣ１およびＶＣ２の算出
ＶＣ１を算出する際には、図２４に示すように、ＶＣ１入力までの合成インピーダンスをＺａ、ＶＣ１出力以降の合成インピーダンスをＺｂ、ＶＣ１のインピーダンスをＺｃとする。そして、まず、Ｚａ、Ｚｂを算出する。
【００８２】
ＺａとＺｂとＺｃとは、図２５に示すような接続関係があり、Ｚａ＝Ｚ３、Ｚｂ＝Ｚ２、Ｚｃ＝Ｚ１とすると、Ｚ３＝Ｚ１‖Ｚ２の関係式が成り立つ。したがって、並列分解演算によりＶＣ１のインピーダンスを求める。このときレジスタンスＲｃ＝０であることを確認する。
【００８３】
ＶＣ２を算出する際には、図２６に示すように、ＶＣ２入力までの合成インピーダンスをＺａ、ＶＣ２出力以降の合成インピーダンスをＺｂ、ＶＣ２のインピーダンスをＺｃとする。そして、まず、Ｚａ、Ｚｂを算出する。
【００８４】
ＺａとＺｂとＺｃとは、図２５に示すような接続関係があり、Ｚａ＝Ｚ３、Ｚｂ＝Ｚ２、Ｚｃ＝Ｚ１とすると、Ｚ３＝Ｚ１‖Ｚ２の関係式が成り立つ。したがって、並列分解演算によりＶＣ２のインピーダンスを求める。このときレジスタンスＲｃ＝０であることを確認する。
【００８５】
２．ＶＣ１／ＶＣ２並列接続点２箇所による連立方程式を用いる場合
図２７は連立方程式を用いる場合の解の求め方を説明するための解析図１である。図２７において、Ｚ１はＶＣ２のインピーダンス、Ｚ２はＶＣ２出力以降の合成インピーダンス、Ｚ３はＶＣ２入力までの合成インピーダンスである。
【００８６】
図２７より、
Ｚ３＝Ｚ１‖Ｚ２
Ｚ１＝Ｒ１＋Ｘ１、Ｒ１＝０、Ｘ１＝ＶＣ２
Ｚ２＝Ｒ２＋Ｘ２、Ｒ２＝Ｒｏｕｔ、Ｘ２＝Ｘｏｕｔ＋Ｌ３
が成り立つ。
【００８７】
並列分解演算より、上述した（１）式に示すように、
Ｒ１＝｛（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｒ２−Ｒ３）＋（Ｒ３＊Ｘ２＋Ｒ２＊Ｘ３）＊（Ｘ２−Ｘ３）｝／｛（Ｒ２−Ｒ３）２＋（Ｘ２−Ｘ３）２｝
が成り立つ。  
Ｒ１＝０であるから、分子のみの条件として、以下の（３）式が成り立つ。
（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｒ２−Ｒ３）＋（Ｒ３＊Ｘ２＋Ｒ２＊Ｘ３）＊（Ｘ２−Ｘ３）＝０・・・（３）
この中で、Ｒ２、Ｘ２は概値であり、Ｒ３、Ｘ３はＶＣ１を含む不定な関係式となる。
【００８８】
図２８は連立方程式を用いた解の求め方を説明するための解析図２である。図２８において、Ｚ１はＶＣ１出力以降の合成インピーダンス、Ｚ２はＶＣ１のインピーダンス、Ｚ３はＶＣ１入力までの合成インピーダンスである。
【００８９】
図２８より、
Ｚ３＝Ｚ１‖Ｚ２
Ｚ３＝Ｒ３＋Ｘ３、Ｒ３＝Ｒｉｎ、Ｘ３＝Ｘｉｎ−Ｌ１
Ｚ２＝Ｒ２＋Ｘ２、Ｒ２＝０、Ｘ２＝ＶＣ１
Ｚ１＝Ｒ１＋Ｘ１、Ｒ１＝Ｒ３´、Ｘ１＝Ｘ３´＋Ｌ２（ただし、Ｒ３´およびＸ３´は、解析図１のＲ３およびＸ３と同じである。）
が成り立つ。
【００９０】
並列分解演算より、上述した（１）式、（２）式に示すように、
Ｒ１＝｛（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｒ２−Ｒ３）＋（Ｒ３＊Ｘ２＋Ｒ２＊Ｘ３）＊（Ｘ２−Ｘ３）｝／｛（Ｒ２−Ｒ３）２＋（Ｘ２−Ｘ３）２｝
Ｘ１＝｛（Ｒ２＊Ｘ３＋Ｒ３＊Ｘ２）＊（Ｒ２−Ｒ３）−（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｘ２−Ｘ３）｝／｛（Ｒ２−Ｒ３）２＋（Ｘ２−Ｘ３）２｝
が成り立つ。
【００９１】
この条件へ、Ｒ２＝０を代入すると、以下の（４）式、（５）式が導かれる。
Ｒ１＝Ｒ３＊Ｘ２２／｛（Ｘ２−Ｘ３）２＋Ｒ３２｝｝・・・（４）
Ｘ１＝（−Ｒ３２＊Ｘ２＋Ｘ２２＊Ｘ３−Ｘ２＊Ｘ３２）／｛（Ｘ２−Ｘ３）２＋Ｒ３２｝・・・（５）
【００９２】
上記（３）〜（５）式を連立方程式とするため、各パラメータを変更して整合させる。
（３）式において、Ｒ２＝ａ、Ｘ２＝ｂ、Ｒ３＝Ｒ、Ｘ３＝Ｘとする。これにより、上記（３）式が以下の（３）´式となる。
（ａ＊Ｒ−ｂ＊Ｘ）＊（ａ−Ｒ）＋（ａ＊Ｘ＋ｂ＊Ｒ）＊（ｂ−Ｘ）＝０・・・（３）´
【００９３】
（４）式、（５）式において、Ｒ１＝Ｒ、Ｘ＝Ｘ１−Ｘ４（Ｘ４＝Ｌ２）とする。これにより、上記（４）式、（５）式が、以下の（４）´式、（５）´式となる。
Ｒ＝Ｒ３＊Ｘ２２／｛（Ｘ２−Ｘ３）２＋Ｒ３２｝｝・・・（４）´
Ｘ＝［−Ｒ３２＊Ｘ２＋Ｘ２２＊Ｘ３−Ｘ２＊Ｘ３２−Ｘ４＊｛（Ｘ２−Ｘ３）２＋Ｒ３２｝］／｛（Ｘ２−Ｘ３）２＋Ｒ３２｝・・・（５）´
【００９４】
（３）´式へ、（４）´式、（５）´式を代入すると、以下の（６）式が得られる。
＋｛（ａ２＋ｂ２）＊Ｒ３−ａ＊（Ｒ３２‘Ｘ３２−２＊Ｘ３＊Ｘ４＋Ｘ４２）｝＊Ｘ２４
＋｛−２＊（ａ２＋ｂ２）＊Ｒ３＊Ｘ３−ａ＊（−２＊Ｒ３２＊Ｘ３−２＊Ｘ３３＋６＊Ｘ３２＊Ｘ４−４＊Ｘ３＊Ｘ４２＋２＊Ｒ３２＊Ｘ４）｝＊Ｘ２３
＋｛（ａ２＋ｂ２）＊（Ｒ３＊Ｘ３２＋Ｒ３３）−ａ＊（Ｒ３４＋２＊Ｒ３２＊Ｘ３２−６＊Ｘ３３＊Ｘ４−６＊Ｒ３２＊Ｘ３＊Ｘ４＋Ｘ３４＋６＊Ｘ３２＊Ｘ４２＋２＊Ｒ３２＊Ｘ４２）｝＊Ｘ２２
＋｛−１＊ａ＊（２＊Ｒ３４＊Ｘ４＋２＊Ｘ３４＊Ｘ４＋４＊Ｒ３２＊Ｘ３２＊Ｘ４−４＊Ｘ３３＊Ｘ４２−４＊Ｒ３２＊Ｘ３＊Ｘ４２）｝＊Ｘ２
＋｛−１＊ａ＊（Ｘ３４＊Ｘ４２＋２＊Ｒ３２＊Ｘ３２＊Ｘ４２＋Ｒ３４＊Ｘ４２）｝
＝０・・・（６）
【００９５】
この式は、Ｘ２をｘとする以下の４次方程式となる。
ａｘ４＋ｂｘ３＋ｃｘ２＋ｄｘ＋ｅ＝０
ここで、ａ＝Ｒｏｕｔ、ｂ＝Ｘｏｕｔ＋Ｌ３、Ｒ３＝Ｒｉｎ、Ｘ３＝Ｘｉｎ−Ｌ１、Ｘ４＝Ｌ２、Ｘ２＝ＶＣ１であることから、上記４次方程式を解くことにより、ＶＣ１を求めることができる。
【００９６】
このようにＶＣ１の値を求めることにより、もう一つの可変素子ＶＣ２の値も算出することができる。
【００９７】
＜第３実施形態＞
図２９は第２実施形態に係るインピーダンス整合装置を含むプラズマ処理装置を示すブロック図である。
【００９８】
本実施形態のプラズマ処理装置３００は、プラズマ処理部４１と、プラズマ処理部４１に高周波電力を供給する高周波電源４２と、高周波電源４２とプラズマ処理部４１との間に設けられたインピーダンス整合装置４３とを有している。
【００９９】
プラズマ処理部４１は、被処理基板を収容するチャンバーと、電極とを有する。高周波電源４２から電極に高周波電力が供給されることにより、チャンバー内にプラズマが生成される。
【０１００】
高周波電源４２は周波数変調の機能を有しており、この変調周波数ＶＦが、後述するインピーダンス整合装置４３の可変成分として機能する。すなわち、高周波電源４２の周波数変調部がインピーダンス整合装置４３の一部を構成する。
【０１０１】
インピーダンス整合装置４３は、高周波電源側のインピーダンスと負荷（電極、プラズマ、チャンバ等）側のインピーダンスとを自動的に整合させるためのものであり、入力インピーダンス測定部５１と、整合回路部５２と、制御部５３とを有している。
【０１０２】
本実施形態においては、インピーダンス整合装置４３はπ／Ｔ型＋ＶＦ型として構成されている。すなわち、インピーダンス整合に用いる可変成分として、整合回路部５２の、高周波電源４２に対して、プラズマ処理部４１側の負荷と直列に接続された可変コンデンサＶＣ２と、高周波電源４２の変調周波数ＶＦが用いられる。また、整合回路部５２は、高周波電源４２に対して、プラズマ処理部４１側の負荷と並列に接続された固定コンデンサＣ１を有している。可変コンデンサＶＣ２の容量を規定する位置（ポジション）は、ステッピングモータ５８により調整される。
【０１０３】
高周波電源４２および伝送ケーブルは通常５０Ωの純抵抗出力になるように設計されるため、制御部５３によりインピーダンス整合装置３も含めた負荷側のインピーダンスが５０Ωになるように、ステッピングモータ５８および高周波電源４２の周波数を制御する。すなわち、ステッピングモータ５８および高周波電源４２の周波数変調部は可変部として機能する。なお、整合回路部５２の他の回路成分については、ここでは省略している。
【０１０４】
入力インピーダンス測定部５１は、インピーダンス整合装置４３の入力部、すなわち整合回路部５２の前段に設けられ、インピーダンス整合装置４３の入力部から見た入力インピーダンスを測定する。入力インピーダンス測定部５１は、第１実施形態の入力インピーダンス測定部１１と同様に構成されている。
【０１０５】
制御部５３は、実機における整合回路部５２を含めた負荷側の回路網（ネットワーク）を模擬した理論回路モデルを記憶している。
【０１０６】
本実施形態では、制御部５３は、第１実施形態の制御部１３と同様、実機における負荷側の回路を、記憶された理論回路モデルで代用し、実機の測定結果を基に、理論回路モデル上での整合条件による演算を行う。そして、その演算結果より可変コンデンサＶＣ２および高周波電源４２の変調周波数ＶＦを同時に変化させ、整合点へと収束させる。
【０１０７】
本実施形態では、可変成分として変調周波数ＶＦおよび可変コンデンサＶＣ２の位置によりインピーダンスを整合させることにより、負荷インピーダンス（出力インピーダンス）の整合範囲は図３０のようになる。すなわち、ＶＣ２を０％〜１００％、変調周波数ＶＦをｍｉｎ〜ｍａｘで変化させることにより、図３０に示すスミスチャート上の整合範囲で完全整合させることができる。
【０１０８】
本実施形態においても、実機におけるインピーダンス整合装置４３の整合回路部５２を含めた負荷側の回路構成は複雑であるため、演算の容易化を考慮し、実機の回路構成を模擬し、簡略した理論回路モデルを制御部５３に記憶させる。理論回路モデルとしては、例えば、図３１に示すような、標準的な回路モデルを用いる。図３１中、Ｚｉｎは入力インピーダンス、Ｚｏｕｔは出力インピーダンスである。
【０１０９】
次に、制御部５３に基づいて実行される自動整合アルゴリズムについて説明する。図３２は、その際の自動整合アルゴリズムを示すフローチャートである。本実施形態のアルゴリズムは、基本的に第１実施形態と同様である。
【０１１０】
まず、高周波電源の周波数が任意の周波数であり、インピーダンス整合装置４３の可変コンデンサＶＣ２が任意の位置（容量）に存在するときに、高周波電源４２から高周波電力を投入してプラズマ放電を生成させる。この状態で、制御部５３は、実機での高周波電源４２の現実の変調周波数ＶＦ、可変コンデンサＶＣ２の現実の位置情報（容量）、および入力インピーダンスの測定値から、理論回路モデルでの出力インピーダンスＺｏｕｔを算出する（ステップ１１）。
【０１１１】
次いで、制御部５３は、整合遷移による出力インピーダンスが同じ値であると仮定し、算出した出力インピーダンスＺｏｕｔの値に基づいて、理論回路モデルでの整合条件（入力インピーダンス＝５０Ω±０ｊΩ）での演算により、インピーダンス整合時の高周波電源４２の変調周波数ＶＦの値を算出する（ステップ１２）。
【０１１２】
次いで、制御部５３は、上述した変調周波数ＶＦの算出値を基に、同じ整合条件での演算により、インピーダンス整合時の可変コンデンサＶＣ２の値を算出する（ステップ１３）。なお、ステップ１２およびステップ１３は逆であってもよい。
【０１１３】
次いで、制御部５３は、ステップ１２および１３で算出した、変調周波数ＶＦの値および可変コンデンサＶＣ２の値に対応するように、実際の高周波電源４２の変調周波数ＶＦ、および可変コンデンサＶＣ２の位置を制御する（ステップ１４）。
【０１１４】
そして、以上のステップ１１〜１４を繰り返す。
【０１１５】
これにより、｜Γ｜が整合点に収束していき、最終的に完全整合に至る。理論回路モデルと実機の回路との相違（回路成分の相違、回路定数の相違（特に可変素子値の相違））が大きければ大きいほど、繰り返し回数は増加するが、最終的には完全整合させることができる。
【０１１６】
本実施形態においても、第１実施形態と同様、実機における負荷側の回路を、理論回路モデルで代用し、実機の測定結果を基に、理論回路モデル上での整合条件による演算を行う。そして、その演算結果より、可変成分である変調周波数ＶＦおよび可変コンデンサＶＣ２の位置を同時に変化させ、整合点へと収束させる。このため、ハンチング等の無駄な動作が生じず、短時間にインピーダンス整合を行うことができる。
【０１１７】
また、演算に用いる理論回路モデルが、実機の回路と差異があっても、上記ステップ１１〜１４の繰り返し数を調整することにより整合点に到達させることができる。逆に、演算に用いる理論回路モデルが、上記演算を困難なく行うことができる範囲で、より実機の回路に近いものとすることにより、ステップ１１〜１４の繰り返し数を少なくして整合動作をより短時間にすることができる。
［演算手順］
【０１１８】
次に、第３実施形態における上記ステップ１１〜１３の具体的な演算手順の例について説明する。理論回路としては図３１に示すものを用いている。
【０１１９】
本実施形態において、出力インピーダンスの演算は第２実施形態と同様に行うことができる。
【０１２０】
次に、整合条件によるＶＦ、ＶＣ２の算出手順について説明する。
ここでは、第２実施形態における並列接続点２箇所による連立方程式を用いる場合と同様の手順で行う。
図３３および図３４は本実施形態における演算手順を説明するための図であり、図３３は解析図１、図３４は解析図２である。
【０１２１】
図３３において、Ｚ１はＶＣ２のインピーダンス、Ｚ２はＶＣ２出力以降の合成インピーダンス、Ｚ３はＶＣ２入力までの合成インピーダンスである。
【０１２２】
図３３より、
Ｚ３＝Ｚ１‖Ｚ２
Ｚ１＝Ｒ１＋Ｘ１、Ｒ１＝０、Ｘ１＝ＶＣ２
Ｚ２＝Ｒ２＋Ｘ２、Ｒ２＝Ｒｏｕｔ、Ｘ２＝Ｘｏｕｔ＋Ｌ３
が成り立つ。
【０１２３】
並列分解演算より、上述した（１）式に示すように、
Ｒ１＝｛（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｒ２−Ｒ３）＋（Ｒ３＊Ｘ２＋Ｒ２＊Ｘ３）＊（Ｘ２−Ｘ３）｝／｛（Ｒ２−Ｒ３）２＋（Ｘ２−Ｘ３）２｝
が成り立ち、  
Ｒ１＝０であるから、分子のみの条件として、第２実施形態の並列接続点２箇所による連立方程式を用いる場合と同様、以下の（３）式が成り立つ。
（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｒ２−Ｒ３）＋（Ｒ３＊Ｘ２＋Ｒ２＊Ｘ３）＊（Ｘ２−Ｘ３）＝０・・・（３）
【０１２４】
図３４において、Ｚ１はＣ１出力以降の合成インピーダンス、Ｚ２はＣ１のインピーダンス、Ｚ３はＣ１入力までの合成インピーダンスである。
【０１２５】
図３４より、
Ｚ３＝Ｚ１‖Ｚ２
Ｚ３＝Ｒ３＋Ｘ３、Ｒ３＝Ｒｉｎ、Ｘ３＝Ｘｉｎ−Ｌ１
Ｚ２＝Ｒ２＋Ｘ２、Ｒ２＝０、Ｘ２＝ＶＣ１
Ｚ１＝Ｒ１＋Ｘ１、Ｒ１＝Ｒ３´、Ｘ１＝Ｘ３´＋Ｌ２（ただし、Ｒ３´およびＸ３´は、解析図１のＲ３およびＸ３と同じである。）
が成り立つ。
並列分解演算より、上述した（１）式、（２）式に示すように、
Ｒ１＝｛（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｒ２−Ｒ３）＋（Ｒ３＊Ｘ２＋Ｒ２＊Ｘ３）＊（Ｘ２−Ｘ３）｝／｛（Ｒ２−Ｒ３）２＋（Ｘ２−Ｘ３）２｝
Ｘ１＝｛（Ｒ２＊Ｘ３＋Ｒ３＊Ｘ２）＊（Ｒ２−Ｒ３）−（Ｒ２＊Ｒ３−Ｘ２＊Ｘ３）＊（Ｘ２−Ｘ３）｝／｛（Ｒ２−Ｒ３）２＋（Ｘ２−Ｘ３）２｝
が成り立つ。
【０１２６】
この条件へ、Ｒ２＝０を代入すると、第２実施形態の並列接続点２箇所による連立方程式を用いる場合と同様、以下の（４）式、（５）式が導かれる。
Ｒ１＝Ｒ３＊Ｘ２２／｛（Ｘ２−Ｘ３）２＋Ｒ３２｝｝・・・（４）
Ｘ１＝（−Ｒ３２＊Ｘ２＋Ｘ２２＊Ｘ３−Ｘ２＊Ｘ３２）／｛（Ｘ２−Ｘ３）２＋Ｒ３２｝・・・（５）
【０１２７】
上記（３）〜（５）式を連立方程式とするため、各パラメータを変更して整合させる。
（３）式において、Ｒ２＝ａ、Ｘ２＝ｂ、Ｒ３＝Ｒ、Ｘ３＝Ｘとする。これにより、上記（３）式が以下の（３）´式となる。
（ａ＊Ｒ−ｂ＊Ｘ）＊（ａ−Ｒ）＋（ａ＊Ｘ＋ｂ＊Ｒ）＊（ｂ−Ｘ）＝０・・・（３）´
【０１２８】
（４）式、（５）式において、Ｒ１＝Ｒ、Ｘ＝Ｘ１−Ｘ４（Ｘ４＝Ｌ２）とする。これにより、上記（４）式、（５）式が、以下の（４）´式、（５）´式となる。
Ｒ＝Ｒ３＊Ｘ２２／｛（Ｘ２−Ｘ３）２＋Ｒ３２｝｝・・・（４）´
Ｘ＝［−Ｒ３２＊Ｘ２＋Ｘ２２＊Ｘ３−Ｘ２＊Ｘ３２−Ｘ４＊｛（Ｘ２−Ｘ３）２＋Ｒ３２｝］／｛（Ｘ２−Ｘ３）２＋Ｒ３２｝・・・（５）´
【０１２９】
（３）´式へ、（４）´式、（５）´式を代入するとともに、角周波数：ωについて展開すると、以下の（７）式が得られる。
＋｛（−１＊Ｒ０＊Ｌ１４＊Ｌ２２＊Ｃ１４）｝＊ω１０
＋｛（−２＊Ｒ０＊Ｒ１２＊Ｌ１２＊Ｌ２２＊Ｃ１４）＋（４＊Ｒ０＊Ｌ１３＊Ｌ２２＊Ｃ１３）＋（２＊Ｒ０＊Ｌ１４＊Ｌ２＊Ｃ１３）｝＊ω８
＋｛（−１＊Ｒ０＊Ｒ１４＊Ｌ２２＊Ｃ１４）＋（４＊Ｒ０＊Ｒ１２＊Ｌ１＊Ｌ２２＊Ｃ１３）＋（４＊Ｒ０＊Ｒ１２＊Ｌ１２＊Ｌ２＊Ｃ１３）＋（−１＊Ｒ０＊Ｌ１４＊Ｃ１２）＋（−６＊Ｒ０＊Ｌ１２＊Ｌ２２＊Ｃ１２）＋（−６＊Ｒ０＊Ｌ１３＊Ｌ２＊Ｃ１２）＋（Ｒ１＊Ｌ１２＊Ｌ３２＊Ｃ１２）｝＊ω６
＋｛（２＊Ｒ１＊Ｘ０＊Ｌ１２＊Ｌ３＊Ｃ１２）｝＊ω５
＋｛（２＊Ｒ０＊Ｒ１４＊Ｌ２＊Ｃ１３）＋（−２＊Ｒ０＊Ｒ１２＊Ｌ２２＊Ｃ１２）＋（−２＊Ｒ０＊Ｒ１２＊Ｌ１２＊Ｃ１２）＋（−６＊Ｒ０＊Ｒ１２＊Ｌ１＊Ｌ２＊Ｃ１２）＋（２＊Ｒ０＊Ｌ１３＊Ｃ１）＋（６＊Ｒ０＊Ｌ１２＊Ｌ２＊Ｃ１）＋（４＊Ｒ０＊Ｌ１＊Ｌ２２＊Ｃ１）＋（−２＊Ｒ１＊Ｌ１＊Ｌ３２＊Ｃ１）＋（Ｒ１＊Ｘ０２＊Ｌ１２＊Ｃ１２）＋（Ｒ１３＊Ｌ３２＊Ｃ１２）＋（Ｒ０２＊Ｒ１＊Ｌ１２＊Ｃ１２）｝＊ω４
＋｛（−４＊Ｒ１＊Ｘ０＊Ｌ１＊Ｌ３＊Ｃ１）＋（２＊Ｒ１３＊Ｘ０＊Ｌ３＊Ｃ１２）｝＊ω３
＋｛（−Ｒ０＊Ｒ１４＊Ｃ１２）＋（２＊Ｒ０＊Ｒ１２＊Ｌ１＊Ｃ１）＋（２＊Ｒ０＊Ｒ１２＊Ｌ２＊Ｃ１）＋（−Ｒ０＊Ｌ１２）＋（−２＊Ｒ０＊Ｌ１＊Ｌ２）＋（−Ｒ０＊Ｌ２２）＋（−２＊Ｒ１＊Ｘ０２＊Ｌ１＊Ｃ１）＋（Ｒ１＊Ｌ３２）＋（Ｒ１３＊Ｘ０２＊Ｃ１２）＋（Ｒ０２＊Ｒ１３＊Ｃ１２）＋（−２＊Ｒ０２＊Ｒ１＊Ｌ１＊Ｃ１）｝＊ω２
＋｛（２＊Ｒ１＊Ｘ０＊Ｌ３）｝＊ω
＋｛（−１＊Ｒ０＊Ｒ１２）＋（Ｒ１＊Ｘ０２）＋（Ｒ０２＊Ｒ１）｝
＝０・・・（７）
この式は、ωをｘとする以下の１０次方程式となる。
ａ０ｘ１０＋ａ２ｘ８＋ａ４ｘ６＋ａ５ｘ５＋ａ６ｘ４＋ａ７ｘ３＋ａ８ｘ２＋ａ９ｘ＋ａ１０＝０
【０１３０】
多次元方程式の解は、ＤＫＡ法等の代数方式で求めることができるため、ωの値が求まる。ω＝２πｆより変調周波数ＶＦを求めることができ、変調周波数ＶＦの値から、可変素子ＶＣ２の値を求めることができる。
【０１３１】
＜他の適用＞
以上、実施形態について説明したが、今回開示された実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の特許請求の範囲およびその主旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
【０１３２】
例えば、上記実施形態では、プラズマ負荷に高周波電力を供給する際のインピーダンス整合について示したが、これに限るものではない。また、インピーダンス整合装置の構成は、上記第１〜第３実施形態に限らず、２つの可変成分によりインピーダンス整合を実施できるものであればよい。また、理論回路モデルについても、各実施形態で例示したものに限らず、適宜設定することができる。
【符号の説明】
【０１３３】
１，２１，４１；プラズマ処理部
２，２２，４２；高周波電源
３，２３，４３；インピーダンス整合装置
１１，３１，５１；入力インピーダンス測定部
１２，３２，５２；整合回路
１３，３３，５３；制御部
１７，１８，３８，５８；ステッピングモータ
１００，２００，３００；プラズマ処理装置。
ＶＣ１，ＶＣ２；可変コンデンサ（可変成分）
ＶＦ；変調周波数
【図１】
2020035577.tif 000003
【図２】
2020035577.tif 000004
【図３】
2020035577.tif 000005
【図４Ａ】
2020035577.tif 000006
【図４Ｂ】
2020035577.tif 000007
【図５】
2020035577.tif 000008
【図６】
2020035577.tif 000009
【図７】
2020035577.tif 000010
【図８】
2020035577.tif 000011
【図９】
2020035577.tif 000012
【図１０】
2020035577.tif 000013
【図１１】
2020035577.tif 000014
【図１２】
2020035577.tif 000015
【図１３】
2020035577.tif 000016
【図１４】
2020035577.tif 000017
【図１５】
2020035577.tif 000018
【図１６】
2020035577.tif 000019
【図１７】
2020035577.tif 000020
【図１８】
2020035577.tif 000021
【図１９】
2020035577.tif 000022
【図２０】
2020035577.tif 000023
【図２１】
2020035577.tif 000024
【図２２】
2020035577.tif 000025
【図２３】
2020035577.tif 000026
【図２４】
2020035577.tif 000027
【図２５】
2020035577.tif 000028
【図２６】
2020035577.tif 000029
【図２７】
2020035577.tif 000030
【図２８】
2020035577.tif 000031
【図２９】
2020035577.tif 000032
【図３０】
2020035577.tif 000033
【図３１】
2020035577.tif 000034
【図３２】
2020035577.tif 000035
【図３３】
2020035577.tif 000036
【図３４】
2020035577.tif 000037