(57)【要約】【課題】半導体単結晶領域の主面と多結晶層からなる抵抗層との間に設けられた絶縁膜の絶縁破壊を防止することが可能な半導体集積回路を提供する。【解決手段】半導体単結晶領域と、半導体単結晶領域の主面上に設けられた絶縁膜と、絶縁膜の上に設けられ、少なくともｐ型の多結晶層を含む、矩形状の導電層５と、導電層５の電流が流れる方向の直交方向の両側に配置されたｎ型の多結晶層からなり、導電層５よりも低比抵抗の電界緩和層６ａ，６ｂと、電流が流れる方向の導電層５の一端部において導電層５にオーミック接触する高電位側電極９ａと、一端部に対向する導電層５の他端部において導電層５及び電界緩和層６ａ，６ｂの両方にオーミック接触し、高電位側電極９ａより低電位の低電位側電極９ｂとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体単結晶領域と、
前記半導体単結晶領域の主面上に設けられた絶縁膜と、
前記絶縁膜の上に設けられ、少なくともｐ型の多結晶層を含む、矩形状の導電層と、
前記導電層の電流が流れる方向の直交方向の両側に配置されたｎ型の多結晶層からなり、前記導電層よりも低比抵抗の電界緩和層と、
前記電流が流れる方向の前記導電層の一端部において前記導電層にオーミック接触する高電位側電極と、
前記一端部に対向する前記導電層の他端部において前記導電層及び前記電界緩和層の両方にオーミック接触し、前記高電位側電極より低電位の低電位側電極
とを備えることを特徴とする半導体集積回路。
【請求項２】
前記導電層及び前記電界緩和層の間に、前記導電層よりも高比抵抗の多結晶層からなる緩衝層を挟んだことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記導電層は、前記電流が流れる方向の両端にｐ型の多結晶層を配置し、前記ｐ型の多結晶層とｎ型の多結晶層が交互配列されたｐｎ接合で、前記電流が流れる方向にダイオードの直列接続を構成し、前記高電位側電極及び前記低電位側電極がそれぞれ前記ｐ型の多結晶層にオーミック接触することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
半導体単結晶領域と、
前記半導体単結晶領域の主面上に設けられた絶縁膜と、
前記絶縁膜の上に設けられた、ｎ型の多結晶層からなる、矩形状の導電層と、
前記導電層の電流が流れる方向の直交方向の両側に配置された前記導電層よりも高比抵抗の多結晶層からなる緩衝層と、
前記電流が流れる方向の直交方向において、前記緩衝層の両側に配置されたｎ型の多結晶層からなり、前記導電層よりも低比抵抗の電界緩和層と、
前記電流が流れる方向の前記導電層の一端部において前記導電層にオーミック接触する高電位側電極と、
前記一端部に対向する前記導電層の他端部において前記導電層及び前記電界緩和層の両方にオーミック接触し、前記高電位側電極より低電位の低電位側電極
とを備えることを特徴とする半導体集積回路。
【請求項５】
前記導電層の中央部の下方の前記半導体単結晶領域にｎ型半導体領域が配置され、前記一端部の下方の前記半導体単結晶領域にｐ型半導体領域が配置されたことを特徴とする請求項１または４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多結晶層を用いた半導体素子を有する半導体集積回路に関する。
【背景技術】
【０００２】
フィールド絶縁膜上に設けた多結晶シリコン（ポリシリコン）薄膜を用いる半導体素子や配線等が半導体集積回路（ＩＣ）等で使用されている。例えば、シリコン酸化膜等の絶縁膜上に堆積した不純物無添加のポリシリコン膜に不純物をイオン注入して熱処理を行い、ポリシリコン膜をパターニングして半導体素子や配線等が形成される。
【０００３】
特許文献１には、半導体基板上に不純物を拡散したポリシリコン膜の周囲に不純物を添加しないポリシリコン膜を形成し、ポリシリコン膜の抵抗値の精度を向上させる抵抗素子が記載されている。特許文献２には、基板の主面に形成した絶縁膜上に不純物無添加のポリシリコンを堆積し、高温アニールでポリシリコン膜の改質を行った後、イオン注入によりｐ型領域及びｎ型領域を交互に形成して破壊耐量を向上させたｐｎ接合ダイオードが記載されている。
【０００４】
ポリシリコン膜は、絶縁膜下の基板に設けられた活性領域あるいは制御領域に金属配線等を介して電気的に接続される。ポリシリコン膜に電流が流れるとき、電流が流れる方向に対して直交方向となるポリシリコン膜の幅方向における電圧分布はほぼ均一となる。サージ等で基板側が高電位となり、回路を構成する半導体素子の影響によりポリシリコン膜側が過渡的に負電位となる場合、基板とポリシリコン膜との間、特にポリシリコン膜の幅方向の端部の下で絶縁膜が絶縁破壊することがある。絶縁膜を厚くして絶縁破壊を防止することは可能であるが、製造コストが増加する。
【０００５】
特許文献３には、ダイオードを構成するポリシリコン膜の端部の電界集中を、基板に不純物拡散により形成された拡散層から空乏層を生成して緩和することにより、薄い絶縁膜でも絶縁破壊を防止する方法が開示されている。しかし、基板中に形成された拡散層と絶縁膜状のポリシリコン膜との配置は相関しているので、ポリシリコン膜を配置できる位置は制限される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−２４３４９７号公報
【特許文献２】特開平７−５０３０３号公報
【特許文献３】特開平７−２７３３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記課題に鑑み、本発明は、半導体単結晶領域の主面と多結晶層からなる抵抗層との間に設けられた絶縁膜の絶縁破壊を防止することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、（ａ）半導体単結晶領域と、（ｂ）半導体単結晶領域の主面上に設けられた絶縁膜と、（ｃ）絶縁膜の上に設けられ、少なくともｐ型の多結晶層を含む、矩形状の導電層と、（ｄ）導電層の電流が流れる方向の直交方向の両側に配置されたｎ型の多結晶層からなり、導電層よりも低比抵抗の電界緩和層と、（ｅ）電流が流れる方向の導電層の一端部において導電層にオーミック接触する高電位側電極と、（ｆ）一端部に対向する導電層の他端部において導電層及び電界緩和層の両方にオーミック接触し、高電位側電極より低電位の低電位側電極とを備える半導体集積回路であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、半導体単結晶領域の主面と多結晶層からなる抵抗層との間に設けられた絶縁膜の絶縁破壊を防止することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係る半導体集積回路に搭載される半導体素子の一例を示す平面概略図である。
【図２】図１のＡ−Ａ線から垂直に切った断面を示す概略図である。
【図３】図１のＢ−Ｂ線から垂直に切った断面を示す概略図である。
【図４】従来の半導体集積回路に搭載される半導体素子の一例を示す平面概略図である。
【図５】図４のＣ−Ｃ線から垂直に切った断面を示す概略図である。
【図６】本発明の第１実施形態に係る半導体集積回路の一例を示す断面概略図である。
【図７】本発明の第１実施形態に係る半導体素子のサージ試験の一例を示す図である。
【図８】本発明の第２実施形態に係る半導体集積回路に搭載される半導体素子の一例を示す平面概略図である。
【図９】図８のＤ−Ｄ線から垂直に切った断面を示す概略図である。
【図１０】図８のＥ−Ｅ線から垂直に切った断面を示す概略図である。
【図１１】本発明の第２実施形態に係る半導体素子の等価回路の一例を示す図である。
【図１２】本発明の第２実施形態に係る半導体素子の電流電圧特性の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１２】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の選択であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。同様に「表」「裏」の関係も１８０°回転すれば、反転した用語が定義される。
【００１３】
（第１実施形態）
本発明の第１実施形態に係る半導体集積回路に用いる半導体素子（５，６ａ，６ｂ，８ａ，８ｂ，９ａ，９ｂ）は、図１に示すように、例えば抵抗体（５，６ａ，６ｂ）が層間絶縁膜７に覆われた抵抗素子である。抵抗体（５，６ａ，６ｂ）は、図２及び図３に示すように、ｎ−型の半導体単結晶領域であるドリフト領域１及びドリフト領域１の上部に選択的に設けられたｐ−型の半導体領域である拡散領域２ａ、２ｂの上に堆積された絶縁膜３の上面に設けられる。図１及び図３に示すように、抵抗体（５，６ａ，６ｂ）は、ｐ型の多結晶層からなる矩形状の導電層５、及び導電層５の長手方向に直交する幅方向の両端に設けられたｎ＋型の電界緩和層６ａ，６ｂを有する。電界緩和層６ａ，６ｂは導電層５よりも低比抵抗である。半導体素子（５，６ａ，６ｂ，８ａ，８ｂ，９ａ，９ｂ）は、矩形状の一端部及び他端部に互いに対面する高電位側電極９ａ及び低電位側電極９ｂを有する。
【００１４】
図１及び図２に示すように、高電位側電極９ａは、抵抗体（５，６ａ，６ｂ）の長手方向の一端側において、層間絶縁膜７を貫通するコンタクトプラグ８ａを介して、抵抗体（５，６ａ，６ｂ）の導電層５にオーミック接続する。低電位側電極９ｂは、抵抗体（５，６ａ，６ｂ）の長手方向の他端側において、層間絶縁膜７を貫通するコンタクトプラグ８ｂを介して、抵抗体（５，６ａ，６ｂ）の導電層５にオーミック接続する。また、低電位側電極９ｂは、層間絶縁膜７を貫通するコンタクトプラグ８ｃを介して、抵抗体（５，６ａ，６ｂ）の両端の電界緩和層６ａ，６ｂにそれぞれオーミック接続する。高電位側電極９ａより低電位側電極９ｂが低電位であり、半導体集積回路の通常の動作時では、電流は高電位側電極９ａから低電位側電極９ｂに向かって流れる。図２に示すように、抵抗体（５，６ａ，６ｂ）の中央部は、絶縁膜３を介して下方のｎ−型のドリフト領域１に面している。抵抗体（５，６ａ，６ｂ）の一端部及び他端部はそれぞれ、絶縁膜３を介して下方の半導体基板に設けられたｐ−型の拡散領域２ａ、２ｂに面している。
【００１５】
第１実施形態に係る半導体素子（５，６ａ，６ｂ，８ａ，８ｂ，９ａ，９ｂ）は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やＭＩＳトランジスタ等の縦型の絶縁ゲート型半導体素子のゲート抵抗として適用される。抵抗体（５，６ａ，６ｂ）の導電層５が抵抗膜として用いられ、電界緩和層６ａ，６ｂは動作時に高電界となりやすい端部の保護膜として機能する。ゲート抵抗等の抵抗素子として用いる場合は、抵抗素子として要求される仕様に依存するが、導電層５の厚さは、例えば０．２μｍ〜０．６μｍ程度、幅は２μｍ程度で、導電層５の比抵抗は、通常比較的高い値に選定される。また、電界緩和層６ａ，６ｂとしては、例えば幅は０．５μｍ〜１μｍ程度で、比抵抗は低い値が選定される。このように、抵抗体（５，６ａ，６ｂ）の端部に設けられた低比抵抗の電界緩和層６ａ，６ｂは低電位側電極９ｂに電気的に接続されているので、抵抗体の端部での電界集中を緩和することが可能となる。
【００１６】
以下においては、導電層５としてｐ型を用いて説明するが、導電層５はｐ型に限定されるものでなく、ｎ型であってもよい。ｎ型のポリシリコンを導電層５として用いる場合、ｎ＋型の電界緩和層６ａ，６ｂも抵抗素子の抵抗値に関与する。この場合、導電層５と電界緩和層６ａ，６ｂとの幅を調整することにより、電界緩和層６ａ，６ｂの抵抗値への寄与を小さくすることが可能である。導電層５のシート抵抗は例えば１００Ω／□〜２００Ω／□程度である。導電層５の抵抗値は、導電層５の厚さ、幅（図１の奥行き方向）及び長さ（図１の左右方向）並びに導電層５の比抵抗を調整することにより制御可能である。
【００１７】
導電層５の温度係数は０ｐｐｍ／℃であるか、又は導電層５が負の温度係数を有することが好ましい。これにより、高温動作時の抵抗値の上昇を抑制することができる。例えば、実施形態に係る半導体素子をＩＧＢＴのゲート抵抗に適用した場合には、ＩＧＢＴのオン時のロスを抑制することができる。導電層５の温度係数は、ポリシリコンに不純物をイオン注入する条件で制御可能である。なお、導電層５の温度係数は０ｐｐｍ／℃以下に必ずしも限定されず、導電層５が正の温度係数を有していてもよい。
【００１８】
絶縁膜３は、例えば、０．５μｍ程度の厚さの選択酸化（ＬＯＣＯＳ）  膜、浅溝分離（ＳＴＩ）絶縁膜等のフィールド絶縁膜を用いることが可能である。絶縁膜３として、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。また、絶縁膜３としては、テトラエトキシシラン（ＴＥＯＳ）等の有機ケイ素系化合物のガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜等であってもよい。
【００１９】
絶縁膜３、導電層５及び電界緩和層６ａ，６ｂを被覆するように層間絶縁膜７が配置されている。層間絶縁膜７の厚さは、例えば１０００ｎｍ〜２０００ｎｍ程度である。層間絶縁膜７としては、「ＮＳＧ膜」と称される不純物を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）等が使用可能である。更に、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜等も層間絶縁膜７として採用可能である。例えば、層間絶縁膜７は、５００ｎｍ〜８００ｎｍ程度のＮＳＧ膜と、４００ｎｍ〜８００ｎｍ程度のＰＳＧ膜を積層した複合膜で構成できる。ＮＳＧ膜は抵抗バラツキを抑制する機能を有する。また、ＰＳＧ膜はワイヤボンディングの強度を確保する機能を有する。
【００２０】
高電位側電極９ａ及び低電位側電極９ｂは、例えば１００ｎｍ〜１３０ｎｍ程度のバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、３μｍ程度のアルミニウム−シリコン（Ａｌ−Ｓｉ）、３５ｎｍ〜５５ｎｍ程度の反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ−Ｓｉの代わりに、Ａｌや、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｃｕ等のＡｌ合金等を使用してもよい。
【００２１】
第１実施形態に係る抵抗体（（５，６ａ，６ｂ）は、以下のように形成される。まず、絶縁膜３上に不純物無添加（ノンドープ）のポリシリコン等の多結晶膜を全面に堆積する。堆積する多結晶膜の厚さは例えば０．５μｍ程度である。次に、フォトリソグラフィ技術、エッチング技術等により、矩形状の多結晶膜にパターニングする。フォトリソグラフィ技術及びイオン注入技術を用いて、多結晶膜の幅方向の中央部にボロン（Ｂ）等のｐ型の不純物イオンを選択的に注入する。続いて、フォトリソグラフィ技術及びイオン注入技術を用いて、多結晶膜の幅方向の両端部にリン（Ｐ）等のｎ型の不純物イオンを選択的に注入する。活性化熱処理を行って、注入したイオンを活性化し、ｐ型の導電層５及び導電層５の両端にｎ型の電界緩和層６ａ，６ｂを形成する。次に、ＣＶＤ法等によりＳｉＯ２膜等の層間絶縁膜７を堆積する。その後、高電位側となる一端部には導電層５のみに層間絶縁膜７を貫通してコンタクトプラグ８ａを形成し、低電位側となる他端部には導電層５及び電界緩和層６ａ，６ｂの両方に層間絶縁膜７を貫通するコンタクトプラグ８ｂ、８ｃを形成する。そして、コンタクトプラグ８ａを高電位側電極９ａに接続し、コンタクトプラグ８ｂ，８ｃを低電位側電極９ｂに接続する。このようにして、第１実施形態に係る半導体素子（５，６ａ，６ｂ，８ａ，８ｂ，９ａ，９ｂ）が作製される。
【００２２】
なお、図１及び図３に示すように、導電層５と電界緩和層６ａ，６ｂとは互いに隣接して設けられているが、間隔をあけて設けてもよい。例えば、矩形状のノンドープの多結晶膜の中央部にｐ型の不純物イオンを選択的に注入し、ポリシリコン膜の幅方向の両端部に、ｐ型不純物の注入領域から離間するようにｎ型の不純物イオンを選択的に注入する。注入したイオンを活性化すれば、ｐ型の導電層５とｎ＋型の電界緩和層６ａ，６ｂとの間にノンドープの高比抵抗の多結晶層からなる緩衝層を挟んだ抵抗素子が形成される。緩衝層を挟むことにより、導電層５と電界緩和層６ａ，６ｂとの間のｐｎ接合における電流リークを低減することができる。
【００２３】
図４及び図５に、従来の抵抗素子を示す。図４及び図５に示すように、従来の抵抗素子としての半導体素子（５，８ａ，８ｂ，９ａ，９ｂ）は、ｐ型の多結晶層だけからなる抵抗層５ａを有する。高電位側電極９ａは、抵抗層５ａの長手方向の一端側において、絶縁膜３を貫通するコンタクトプラグ８ａを介して、抵抗層５ａにオーミック接続する。低電位側電極９ｂにおいても、抵抗層５ａの長手方向の他端側において、絶縁膜３を貫通するコンタクトプラグ８ｂを介して、抵抗層５ａにオーミック接続する。
【００２４】
例えば、抵抗素子を内燃機関点火装置（イグナイタ）等の半導体集積回路に用いる場合について説明する。図６に、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を用いたイグナイタ用半導体集積回路の断面構造を示す。図６に示すように、ＩＧＢＴはｐ＋型の基板１ａ上にｎ−型のドリフト領域１を備え、ドリフト領域１の上面の中央部にはＩＧＢＴの主電流を流す活性領域６０が設けられている。活性領域６０には、ドリフト領域１の上部にｐ型のボディ領域１６、ｎ＋型のエミッタ領域１８、ゲート絶縁膜２５、ゲート電極２６、エミッタ電極２４が設けられる。ゲート電極２６にはゲート端子Ｇが、エミッタ電極２４にはエミッタ端子Ｅが接続される。図６で活性領域６０の左側には、耐圧領域としての電界緩和領域２０が配置されている。図６で活性領域６０の右側には、横型ＭＯＦＥＴを含む制御回路部６１が配置されている。制御回路部６１には、チャネル領域２１、ソース／ドレイン領域２２ａ，２２ｂ、ソース／ドレイン電極３０ａ，３０ｂ、ゲート酸化膜３１、ゲート電極３２等がモノリシックに集積されている。基板１ａの裏面には、コレクタ電極４０が設けられている。ｐ型のウェル領域１７は、電極２７を介してエミッタ電極２４と短絡することにより、チャネル領域２１へ流れ込む電流をエミッタ電極２４へ逃がして制御回路部６１へ流れる電流を低減してＩＧＢＴを寄生電流による素子破壊から保護するための領域である。ＩＧＢＴのゲート端子Ｇとｎ＋型のウェル領域１９に設けられた電極３５との間には過電圧から保護するためのゲート抵抗やクランプダイオード等が接続される。
【００２５】
例えば、高電位側電極９ａが図６に示したＩＧＢＴを含む活性領域６０に接続され、低電位側電極９ｂが制御回路部６１に接続されているとする。この場合、図６に示すように、例えば、活性領域６０等に正のサージ電圧５０が発生すると、抵抗素子の高電位側電極９ａに負の高電圧が印加される。図４の従来の抵抗素子では、サージが入り、活性領域６０のＩＧＢＴや他の半導体素子の影響で抵抗層５ａの高電位側電極９ａが負電位に振れる場合がある。高電位側電極９ａが配置された一端部の下方には、ｐ型の半導体領域である拡散領域２ａが設けられている。そのため、拡散領域２ａ及び抵抗層５ａに印加された負の電位により、空乏層がｎ−型の半導体領域であるドリフト領域１に延びるが、電界強度が増大する。その結果、図４において丸印で示したドリフト領域１の上の抵抗層５ａの端部付近の位置１０ｂで、電界強度が最大となり、絶縁膜３が絶縁破壊する。
【００２６】
一方、第１実施形態に係る抵抗素子では、抵抗体（５，６ａ，６ｂ）の幅方向の端部にｎ＋型の電界緩和層６ａ，６ｂが設けられている。また、低電位側では、導電層５及び電界緩和層６ａ，６ｂが低電位側電極９ｂに電気的に接続されて短絡されている。例えば、サージが入ったとき、図１で左側の高電位側電極９ａがマイナス電位に振れると、絶縁膜３中の電界強度が最大となるのは図１において丸印で示した位置１０ａである。しかし、第１実施形態では、低電位側電極９ｂに電気的に接続された低比抵抗の電界緩和層６ａ，６ｂが設けられているため、従来方法と比較して最大電界強度を緩和することができ、絶縁膜３の絶縁破壊を防止できる。
【００２７】
図１に示した第１実施形態に係る抵抗素子についてサージ試験の一例として、人体モデル（ＨＢＭ）による静電気放電（ＥＳＤ）試験のシミュレーションを行っている。図７は、第１実施形態に係る抵抗素子の実施例及び従来の抵抗素子の比較例についてのＥＳＤ試験の結果を示す。シミュレーションにおける絶縁膜中の最大電界強度位置は、図１の位置１０ａ及び図４の位置１０ｂである。図７に示すように、試験用サージ電圧を印加すると、実施例及び比較例共に１０ｎｓ程度で電界強度は最大値に達する。図７から明らかなように、比較例では過渡的な電界集中が生じていることが判る。一方、実施例では電界集中が緩和されていることがわかる。このように、第１実施形態によれば、半導体単結晶であるドリフト領域１の主面と多結晶層からなる導電層５との間に設けられた絶縁膜３の絶縁破壊を防止することが可能となる。
【００２８】
（第２実施形態）
本発明の第２実施形態に係る半導体素子は、図８〜図１０に示すように、導電層５にｐ型の多結晶層５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅ，５５ｆとｎ型の多結晶層１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅを交互配列したｐ−ｎ接合を有する。この複数のｐ−ｎ接合で、電流が流れる方向にダイオードの直列接続を構成する。電流が流れる方向の両端にｐ型の多結晶層５５ａ、５５ｆを配置し、高電位側電極９ａ及び低電位側電極９ｂがそれぞれ両端のｐ型の多結晶層５５ａ、５５ｆにオーミック接触する。第２実施形態に係る半導体素子は、双方向ダイオード素子であり、例えばＩＧＢＴ等の絶縁ゲート型半導体素子のゲートに接続される抵抗素子のＥＳＤサージに対する保護素子として用いられる。図８及び図１０に示すように、矩形状の導電層５と電界緩和層６ａ，６ｂとの間に、導電層５よりも高比抵抗の緩衝層１１ａ，１１ｂが設けられている。第２実施形態は、導電層５と電界緩和層６ａ，６ｂとの間に緩衝層１１ａ，１１ｂを設け、電流が流れる方向にダイオードの直列接続を構成する点が第１実施形態と異なる。他の構成は第１実施形態と同様であるので重複する記載は省略する。
【００２９】
図９に示すように、第２実施形態に係る半導体素子である双方向ダイオード素子は、絶縁膜３の上に、層間絶縁膜７で覆われるように設けられている。双方向ダイオード素子は、導電層５にｐ型の複数の多結晶層５５ａ〜５５ｆ及びｎ型の複数の多結晶層１２ａ〜１２ｅを有する。導電層５に多結晶層５５ａ〜５５ｆ及び多結晶層１２ａ〜１２ｅを交互に配置することにより、ｐ型の多結晶層とｎ型の多結晶層の交互繰り返し構造が、高電位側と低電位側との間に設けられる。左側の端部（一端部）に配置された多結晶層５５ａは、高電位側電極９ａのコンタクトプラグ８ａに電気的に接続される。右側の端部（他端部）に配置された他方の多結晶層５５ｆは、低電位側電極９ｂのコンタクトプラグ８ｂに電気的に接続される。図９に示すように、ｐ型の複数の多結晶層５５ａ〜５ｆとｎ型の複数の多結晶層１２ａ〜１２ｅとの交互繰り返し構造により、交互に逆向きとなる複数のｐ‐ｎ接合が構成される。
【００３０】
第２実施形態に係る双方向ダイオード素子は、以下のように形成される。まず、絶縁膜３上にノンドープのポリシリコン等の多結晶膜を全面に堆積する。堆積する多結晶膜の厚さは例えば０．５μｍ程度である。次に、フォトリソグラフィ技術、エッチング技術等により、矩形状の多結晶膜にパターニングする。フォトリソグラフィ技術及びイオン注入技術を用いて、矩形状の多結晶膜の幅方向の中央部にボロン（Ｂ）等のｐ型の不純物イオンを選択的に注入する。続いて、フォトリソグラフィ技術及びイオン注入技術を用いて、ｐ型不純物イオンが注入された領域から離間するように、多結晶膜の幅方向の両端部にリン（Ｐ）や砒素（Ａｓ）等のｎ型の不純物イオンを選択的に注入する。更に、フォトリソグラフィ技術及びイオン注入技術を用いて、多結晶膜の中央部でｐ型不純物イオンが注入された領域にＰやＡｓ等のｎ型不純物イオンを選択的に帯状に注入する。活性化熱処理を行って、注入したイオンを活性化し、ｐ型の多結晶層５５ａ〜５５ｆ、ｎ型の多結晶層１２ａ〜１２ｅ、ｎ＋型の電界緩和層６ａ，６ｂ、及び高比抵抗の緩衝層１１ａ，１１ｂを形成する。次に、ＣＶＤ法等によりＳｉＯ２膜等の層間絶縁膜７を堆積する。その後、高電位側となる一端部にはｐ型の多結晶層５５ａのみに層間絶縁膜７を貫通してコンタクトプラグ８ａを形成する。低電位側となる他端部にはｐ型の多結晶層５５ｆ及び電界緩和層６ａ，６ｂの両方に層間絶縁膜７を貫通するコンタクトプラグ８ｂ、８ｃを形成する。そして、コンタクトプラグ８ａを高電位側電極９ａに接続し、コンタクトプラグ８ｂ，８ｃを低電位側電極９ｂに接続する。このようにして、第２実施形態に係る双方向ダイオード素子が作製される。
【００３１】
なお、図１０には緩衝層１１ａ，１１ｂとしてｎ−型としているが、多結晶層５５ａ〜５５ｆ、１２ａ〜１２ｅに比べて高比抵抗であれば、例えばｐ−型であってもよい。高比抵抗の緩衝層１１ａ，１１ｂを用いることにより、ｎ型の多結晶層５５ａ〜５５ｆとｎ＋型の電界緩和層６ａ，６ｂとの間の電流リークを低減することができる。また、緩衝層１１ａ，１１ｂを挟むことにより、ｐ型の多結晶層５５ａ〜５５ｆと電界緩和層６ａ，６ｂとの間のｐｎ接合における電流リークも低減することができる。なお、本実施形態に係る緩衝層１１ａ，１１ｂを第１実施形態に適用できる。また、本実施形態に係る緩衝層１１ａ、１１ｂに第１実施形態に係る緩衝層（ノンドープの多結晶層）を適用できる。
【００３２】
ｐ型の多結晶層５５ａ〜５５ｆ及びｎ型の多結晶層１２ａ〜１２ｅのそれぞれの不純物濃度を１０１８ｃｍ−３以上とすれば、複数のｐ−ｎ接合のそれぞれは、ツェナー降伏やなだれ降伏を利用したツェナーダイオード等の定電圧ダイオードとして機能する。また、図９に示すように、高電位側電極９ａのコンタクトプラグ８ａ及び低電位側電極９ｂのコンタクトプラグ８ｂは、それぞれ両端のｐ型の多結晶層５５ａ，５５ｆにオーミック接続している。即ち、高電位側電極９ａ及び低電位側電極９ｂのいずれから見ても、図１１に示すように一端から他端へｐ‐ｎ‐ｐ‐ｎ‐・・・‐ｎ‐ｐ‐ｎ‐ｐの順で接続され、ｐ−ｎ−ｐフック構造を周期的に配列した階段状ポテンシャルを形成している。そのため、電流電圧特性は、図１２に示すように、正負側ともに逆方向特性となる。降伏電圧ＶＢはｎ‐ｐ接合の段数で決まる。図８〜図１１ではｎ−ｐ接合の段数を１０段としているが限定されない。
【００３３】
ここで、第２実施形態に係る双方向ダイオード素子を抵抗素子に並列接続して半導体装置に使用される場合、使用電圧が印加される場合は、抵抗素子だけに電流が流れ、双方向ダイオード素子には電流が流れないようにする必要がある。例えば、半導体装置の使用電圧を８０Ｖとして、複数の定電圧ダイオードそれぞれの降伏電圧ＶＢを５Ｖ〜６Ｖ程度とすれば、１６段程度のｐ‐ｎ接合を用いればよい。このように、ｐ‐ｎ接合の段数を調整することにより、使用電圧以下では双方向ダイオード素子に電流が流れないようにすることができる。使用電圧以上のＥＳＤサージ電圧が印加されると、抵抗素子だけでなく双方向ダイオード素子にもサージ電流が流れる。したがって、ＥＳＤサージ電流に対する抵抗素子の実効的な下限規格値に対するマージンを確保することができる。その結果、ＥＳＤ耐量を向上させることができ、抵抗素子の損傷を防止して信頼性の向上が可能となる。
【００３４】
また、第２実施形態に係る双方向ダイオード素子では、幅方向の端部にｎ＋型の電界緩和層６ａ，６ｂが設けられている。また、低電位側では、ｐ型の多結晶層５５ｆと共に電界緩和層６ａ，６ｂが低電位側電極９ｂに電気的に接続されている。ＥＳＤサージ電圧が入った時、図８の左側の高電位側電極９ａがマイナス電位に振れると、絶縁膜３中の電界強度が最大となるのは、高電位側電極９ａの近傍でｎ−型の半導体領域上方の双方向ダイオード素子の端部である。しかし、第２実施形態では、幅方向の両端部に低電位側電極９ｂに電気的に接続された低比抵抗の電界緩和層６ａ，６ｂが設けられているため、最大電界強度を緩和することができ、絶縁膜３の絶縁破壊を防止できる。
【００３５】
（その他の実施形態）
上記のように、本発明は、抵抗素子を例示的に取り上げて記載したが、明細書の一部をなす実施形態等の論述及び図面は本発明を限定するものであると理解すべきではない。本発明の明細書や図面の開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。このように、上記の実施形態の開示の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本発明に含まれ得ることが明らかとなろう。又、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００３６】
１…ドリフト領域（ｎ型半導体領域）
２ａ，２ｂ…拡散領域（ｐ型半導体領域）
３…絶縁膜
５…導電層
６ａ，６ｂ…電界緩和層
７…層間絶縁膜
８ａ，８ｂ，８ｃ…コンタクトプラグ
９ａ…高電位側電極
９ｂ…低電位側電極
１０ａ，１０ｂ…最大電界強度位置
１１ａ，１１ｂ…緩衝層
１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ…多結晶層
５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅ，５５ｆ   多結晶層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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