(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】炭化珪素からなるｎ型の半導体基板１上には、ｎ型の半導体層２が形成され、半導体層２には、ｐ型の不純物領域３が形成され、不純物領域３には、ｎ型のドレイン領域４およびｎ型のソース領域５が形成されている。不純物領域３上、ドレイン領域４上およびソース領域５上には、ドレイン領域４とソース領域５との間に位置している不純物領域３の一部を選択的に開口する開口部ＯＰを有するフィールド絶縁膜７が形成されている。開口部ＯＰ内における不純物領域３上には、ゲート絶縁膜８が形成され、ゲート絶縁膜８上には、ゲート電極９が形成されている。ここで、平面視においてドレイン領域４とソース領域５との間に位置し、且つ、フィールド絶縁膜７の下方に位置している不純物領域３の少なくとも一部には、不純物領域３よりも高い不純物濃度を有する電界緩和層ＥＦＬが形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体基板と、
前記半導体基板上に形成された前記第１導電型の半導体層と、
前記半導体層に形成され、且つ、前記第１導電型とは反対の第２導電型の第１不純物領域と、
前記第１不純物領域に、それぞれ形成された前記第１導電型のドレイン領域および前記第１導電型のソース領域と、
前記第１不純物領域上、前記ドレイン領域上および前記ソース領域上に形成され、且つ、  前記ドレイン領域と前記ソース領域との間に位置している前記第１不純物領域の一部を選択的に開口する開口部を有するフィールド絶縁膜と、
前記開口部内において前記第１不純物領域上に形成され、且つ、前記フィールド絶縁膜よりも薄い厚さを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
平面視において前記ドレイン領域と前記ソース領域との間に位置し、且つ、前記フィールド絶縁膜の下方に位置している前記第１不純物領域の少なくとも一部に、前記第１不純物領域よりも高い不純物濃度を有する電界緩和層が形成されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記電界緩和層の不純物濃度は、３．０×１０１７／ｃｍ３以上である、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
平面視における前記ドレイン領域と前記ソース領域との間に位置し、且つ、前記フィールド絶縁膜の下方に位置している前記第１不純物領域の全部に、前記電界緩和層が形成されている、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
平面視において前記ドレイン領域および前記ソース領域を囲むように、前記第１不純物領域に形成され、且つ、前記第１不純物領域よりも高い不純物濃度を有する前記第２導電型のボディ領域を更に有し、
前記電界緩和層は、平面視において、前記ドレイン領域と前記ボディ領域との間、および、前記ソース領域と前記ボディ領域との間に位置する前記第１不純物領域にも形成されている、半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記電界緩和層の不純物濃度は、３．０×１０１７／ｃｍ３以上であり、且つ、前記ボディ領域の不純物濃度と同じであり、
前記ボディ領域は、前記電界緩和層の一部として形成されている、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記ゲート絶縁膜は、前記開口部外の前記フィールド絶縁膜上にも形成され、
前記ゲート電極は、平面視における第１方向および前記第１方向と直交する第２方向において、前記ゲート絶縁膜を介して前記フィールド絶縁膜上にも形成されている、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記ゲート絶縁膜、前記ゲート電極、前記ソース領域および前記ドレイン領域を含むＭＩＳＦＥＴを複数備え、
複数の前記ＭＩＳＦＥＴは、
前記第１導電型がｎ型であり、且つ、前記第２導電型がｐ型である複数の第１ＭＩＳＦＥＴと、
前記第１導電型がｐ型であり、且つ、前記第２導電型がｎ型である複数の第２ＭＩＳＦＥＴと、
を含む、半導体装置。
【請求項８】
請求項７に記載の半導体装置が複数搭載された圧力伝送器。
【請求項９】
炭化珪素からなる第１導電型の半導体基板と、
前記半導体基板上に形成された前記第１導電型の半導体層と、
前記半導体層に形成され、且つ、前記第１導電型とは反対の第２導電型の電界緩和層と、
前記電界緩和層に、それぞれ選択的に形成された前記第１導電型のドレイン領域および前記第１導電型のソース領域と、
前記電界緩和層上、前記ドレイン領域上および前記ソース領域上に形成され、且つ、前記ドレイン領域と前記ソース領域との間に位置している前記電界緩和層の一部を選択的に開口する開口部を有するフィールド絶縁膜と、
前記開口部内において前記電界緩和層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
平面視において前記ドレイン領域と前記ソース領域との間に位置する前記電界緩和層の不純物濃度は、３．０×１０１７／ｃｍ３以上である、半導体装置。
【請求項１０】
（ａ）炭化珪素からなる第１導電型の半導体基板を準備する工程、
（ｂ）前記半導体基板上に、エピタキシャル成長法によって、前記第１導電型の半導体層を形成する工程、
（ｃ）前記半導体層に、イオン注入によって、前記第１導電型とは反対の第２導電型の第１不純物領域を形成する工程、
（ｄ）前記第１不純物領域に、イオン注入によって、前記第１導電型のドレイン領域および前記第１導電型のソース領域を形成する工程、
（ｅ）平面視において前記ドレイン領域と前記ソース領域との間に位置するように、前記第１不純物領域に、イオン注入法によって、前記第１不純物領域よりも高い不純物濃度を有する電界緩和層を形成する工程、
（ｆ）前記ドレイン領域、前記ソース領域および前記電界緩和層を覆うように、前記第１不純物領域上に、フィールド絶縁膜を形成する工程、
（ｇ）前記ドレイン領域と前記ソース領域との間に位置している前記第１不純物領域の一部を選択的に開口するように、前記フィールド絶縁膜に開口部を形成する工程、
（ｈ）前記開口部内において、前記第１不純物領域上に、前記フィールド絶縁膜よりも薄い厚さを有するゲート絶縁膜を形成する工程、
（ｉ）前記ゲート絶縁膜上に、ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
（ｊ）前記（ｈ）工程と前記（ｉ）工程との間に、前記ゲート絶縁膜と前記第１不純物領域との界面が窒化されるように、酸窒化処理を行う工程、
を更に有する、半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記電界緩和層の不純物濃度は、３．０×１０１７／ｃｍ３以上である、半導体装置の製造方法。
【請求項１３】
請求項１０に記載の半導体装置の製造方法において、
（ｋ）前記（ｆ）工程前に、平面視において、前記電界緩和層を介して前記ドレイン領域および前記ソース領域を囲むように、前記第１不純物領域に、前記第１不純物領域よりも高い不純物濃度を有する前記第２導電型のボディ領域を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記（ｅ）工程および前記（ｋ）工程は、別々の工程として行われる、半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、
前記（ｅ）工程および前記（ｋ）工程は、同じ工程として行われ、
前記ボディ領域は、前記電界緩和層として形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、並びに、半導体装置を用いた圧力伝送器に関し、特に、炭化珪素を用いた半導体装置に関する。
【背景技術】
【０００２】
現在、製造されている工業品の多くには、珪素（Ｓｉ）を材料とした半導体装置が用いられている。一方で、高温環境または高い放射線環境などのような過酷な環境に曝される産業機器では、Ｓｉ基板を用いた半導体装置の適用が困難である。化合物半導体である炭化珪素（ＳｉＣ）は、耐熱性および耐放射線性がＳｉより優れていることが知られている。このため、ＳｉＣを用いることで、過酷な環境下で動作する半導体チップの実現が期待されている。
【０００３】
非特許文献１には、炭化珪素を用いた半導体装置において、炭化珪素層とゲート酸化膜との界面に窒化処理を施すことで、上記界面における欠陥の発生を抑制する技術が開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】T. Chen, et al., Solid-State Electronics, vol. 46, no. 12, pp. 2231-2235, Dec. 2002
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、放射線が炭化珪素を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）に与える影響として、主にトータルドーズ効果、はじき出し損傷効果およびシングルイベント効果の３つがある。トータルドーズ効果による影響において特に問題となるのは、エネルギーレベルの高いγ線である。トータルドーズ効果は、バンドギャップよりも大きなエネルギーが吸収材（半導体層または絶縁膜）へ照射されることで発生する電子正孔対に起因する。
【０００６】
半導体層内で発生した電子正孔対は、電界効果の無い状況下であれば再結合または拡散するが、半導体層内で発生した電子正孔対は、電界効果の有る状況下であればドリフトし、電流としてＭＩＳＦＥＴの外部へ取り出される。このため、誘起されたキャリアは、半導体層内で残留しないので、その影響は殆ど無視できる。
【０００７】
一方で、酸化シリコン膜などの絶縁膜内で生成された電子正孔対は、絶縁膜中の電界の影響を受け、それぞれポテンシャルエネルギーが低い方へドリフトしていく。正孔は、電子と比較して低い移動度を有し、正孔捕獲中心に捕獲される確率が高いので、正孔は、絶縁膜中に蓄積され易い。捕獲された正孔（捕獲電荷）は、絶縁膜中で正電荷を形成するので、この結果、生成される空間電場は、ＭＩＳＦＥＴの閾値電圧を負へ変化させる。絶縁膜中に十分な量の正電荷が蓄積された場合、ｎチャネルＭＩＳＦＥＴは、ゲート電極に０Ｖが入力されたとしても電流が流れ続けるデプレッション型ＭＩＳＦＥＴとなるので、リーク電流が増加する。
【０００８】
また、電子正孔対の影響はそれだけではない。絶縁膜中において誘起された正孔は、絶縁膜中に存在する水素と反応し、水素ラジカルを発生させる。この水素ラジカルは、半導体層と絶縁膜との界面を終端している水素と反応し、上記界面にダングリングボンドを発生させる。ダングリングボンドは界面欠陥として働くので、閾値電圧の変動および移動度の低下などの問題が発生する。
【０００９】
更に、上記界面欠陥は、上記界面欠陥を介して流れるオフリーク電流も増大させるので、ＭＩＳＦＥＴのパラメータ不良およびＳＮ比の劣化などの問題も発生する。
【００１０】
ここで、捕獲電荷による閾値値電圧の変動は、ゲート絶縁膜を薄膜化することで、軽減できることが知られている。一方で、上記界面欠陥の増大は、界面を終端している水素の離脱が原因である。このため、上記界面欠陥によって発生する種々の問題を解決することは難しいが、これらの問題を抑制し、半導体装置の信頼性を向上させることが求められる。
【００１１】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
一実施の形態である半導体装置は、炭化珪素からなる第１導電型の半導体基板と、半導体基板上に形成された第１導電型の半導体層と、半導体層に形成され、且つ、第１導電型とは反対の第２導電型の第１不純物領域と、第１不純物領域に、それぞれ形成された第１導電型のドレイン領域および第１導電型のソース領域とを有する。また、半導体装置は、第１不純物領域上、ドレイン領域上およびソース領域上に形成され、且つ、ドレイン領域とソース領域との間に位置している第１不純物領域の一部を選択的に開口する開口部を有するフィールド絶縁膜と、開口部内において第１不純物領域上に形成され、且つ、フィールド絶縁膜よりも薄い厚さを有するゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する。ここで、平面視においてドレイン領域とソース領域との間に位置し、且つ、フィールド絶縁膜の下方に位置している第１不純物領域の少なくとも一部に、第１不純物領域よりも高い不純物濃度を有する電界緩和層が形成されている。
【００１４】
また、他の実施の形態である半導体装置は、炭化珪素からなる第１導電型の半導体基板と、半導体基板上に形成された第１導電型の半導体層と、半導体層に形成され、且つ、第１導電型とは反対の第２導電型の電界緩和層と、電界緩和層に、それぞれ選択的に形成された第１導電型のドレイン領域および第１導電型のソース領域とを有する。また、半導体装置は、電界緩和層上、ドレイン領域上およびソース領域上に形成され、且つ、ドレイン領域とソース領域との間に位置している電界緩和層の一部を選択的に開口する開口部を有するフィールド絶縁膜と、開口部内において電界緩和層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する。ここで、平面視においてドレインとソース領域との間に位置する電界緩和層の不純物濃度は、３．０×１０１７／ｃｍ３以上である。
【発明の効果】
【００１５】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１における半導体装置の平面図である。
【図２】実施の形態１における半導体装置の断面図である。
【図３】本願発明者らによる測定結果を示すグラフである。
【図４】本願発明者らによる測定結果を示すグラフである。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【図８】図７に続く製造工程を示す断面図である。
【図９】実施の形態２における半導体装置の平面図である。
【図１０】実施の形態２における半導体装置の断面図である。
【図１１】実施の形態３における半導体装置の平面図である。
【図１２】実施の形態３における半導体装置の断面図である。
【図１３】実施の形態４における半導体装置の平面図である。
【図１４】実施の形態４における半導体装置の断面図である。
【図１５】実施の形態５における半導体装置である半導体チップのレイアウトを示す平面図である。
【図１６】実施の形態６における半導体装置である半導体チップを圧力伝送器に搭載した模式図である。
【図１７】非特許文献１を基に本願発明者らが作成したグラフである。
【図１８】ＣＭＯＳ設計における各種パラメータの相関図である。
【図１９】本願発明者らによる測定結果を示すグラフである。
【図２０】本願発明者らによる測定結果を示すグラフである。
【図２１】検討例における半導体装置の平面図である。
【図２２】検討例における半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、図面を見易くするために、断面図であってもハッチングを省略する場合もあるし、平面図であってもハッチングを付す場合もある。
【００１９】
（実施の形態１）
＜実施の形態１における半導体装置の構造＞
図１および図２は、それぞれ実施の形態１の半導体装置である半導体チップの断面図および平面図である。実施の形態１では、半導体装置（半導体チップ）に含まれるトランジスタとして、ｎ型のＭＩＳＦＥＴ１Ｑを例示する。図２には、図１に示されるＡ−Ａ線に沿った断面およびＢ−Ｂ線に沿った断面が示されている。Ａ−Ａ断面は、Ｘ方向における断面であり、ＭＩＳＦＥＴ１Ｑのゲート長方向に沿った断面である。また、Ｂ−Ｂ断面は、Ｙ方向における断面であり、ＭＩＳＦＥＴ１Ｑのゲート幅方向に沿った断面である。
【００２０】
図２に示されるように、実施の形態１で使用される半導体基板（半導体層）１は、炭素および珪素を含む化合物半導体基板であり、具体的には、ｎ型の不純物が導入された炭化珪素（ＳｉＣ）基板である。半導体基板１の不純物濃度は、例えば１×１０１５／ｃｍ３である。半導体基板１上には、ｎ型の不純物が導入された半導体層（エピタキシャル層）２が形成されている。半導体層２の不純物濃度は、例えば１×１０１３／ｃｍ３〜１×１０１４／ｃｍ３である。
【００２１】
半導体層２には、ｐ型の不純物が導入された不純物領域３が形成されている。不純物領域３の不純物濃度は、例えば１×１０１６／ｃｍ３〜３×１０１７／ｃｍ３である。不純物領域３は、実効チャネル領域ＣＨのように、ＭＩＳＦＥＴ１Ｑのチャネル領域の一部を構成している。
【００２２】
不純物領域３の表面に近い領域において、不純物領域３内には、ｎ型の不純物が導入されたドレイン領域（不純物領域）４、ｎ型の不純物が導入されたソース領域（不純物領域）５、ｐ型の不純物が導入されたボディ領域（不純物領域）６およびｐ型の不純物が導入された電界緩和層（不純物領域）ＥＦＬが形成されている。ドレイン領域４およびソース領域５の各々の不純物濃度は、半導体基板１および半導体層２の各々の不純物濃度よりも高く、例えば１×１０２０／ｃｍ３である。ボディ領域６の不純物濃度は、不純物領域３の不純物濃度よりも高く、例えば１×１０２０／ｃｍ３である。
【００２３】
ドレイン領域４は、ＭＩＳＦＥＴ１Ｑのドレイン領域を構成し、例えば電源電圧（Ｖｄｄ）が印加される。ソース領域５は、ＭＩＳＦＥＴ１Ｑのソース領域を構成し、例えば基準電圧（Ｖｓｓ）が印加される。不純物領域３のうち、ドレイン領域４およびソース領域５に挟まれた領域が、実効チャネル領域ＣＨとなる。ボディ領域６は、主に不純物領域３とソース電極１２との接触抵抗を低減させるために設けられ、不純物領域３には、ボディ領域６を介してソース領域５と同じ基準電圧が印加される。
【００２４】
電界緩和層ＥＦＬは、Ａ−Ａ断面（Ｘ方向）およびＢ−Ｂ断面（Ｙ方向）において、フィールド絶縁膜７下に位置し、ドレイン領域４とボディ領域６との間、および、ソース領域５とボディ領域６との間に位置している。実施の形態１において、電界緩和層ＥＦＬの不純物濃度は、不純物領域３の不純物濃度よりも高く、ボディ領域６の不純物濃度以下である。具体的には、電界緩和層ＥＦＬの不純物濃度は、１×１０１６／ｃｍ３以上であることが好ましく、３×１０１７／ｃｍ３以上であることがより好ましい。
【００２５】
ドレイン領域４、ソース領域５、ボディ領域６および電界緩和層ＥＦＬを含む不純物領域３上には、フィールド絶縁膜（素子分離絶縁膜）７が形成されている。フィールド絶縁膜７は、例えば酸化シリコン膜からなり、例えば２００ｎｍ〜３００ｎｍ程度の厚さを有する。また、Ａ−Ａ断面およびＢ−Ｂ断面に示されるように、フィールド絶縁膜７は、実効チャネル領域ＣＨとなる箇所に開口部ＯＰが形成されている。言い換えれば、実効チャネル領域ＣＨ上にはフィールド絶縁膜７が形成されておらず、実効チャネル領域ＣＨは、フィールド絶縁膜７から露出している。
【００２６】
開口部ＯＰ内における不純物領域３上（実効チャネル領域ＣＨ上）およびフィールド絶縁膜７上には、ゲート絶縁膜８が形成されている。ゲート絶縁膜８は、例えば酸化シリコン膜からなり、例えば５ｎｍ〜２５ｎｍ程度の厚さを有する。
【００２７】
ゲート絶縁膜８上には、ゲート電極９が形成されている。ゲート電極９は、例えばｎ型の不純物が導入された多結晶シリコン膜からなり、例えば１００ｎｍ〜２００ｎｍ程度の厚さを有する。ゲート電極９は、開口部ＯＰ内においてゲート絶縁膜８上に形成されているだけでなく、Ｙ方向およびＸ方向において、ゲート絶縁膜８を介してフィールド絶縁膜７上にも形成されている。すなわち、ゲート電極９は、ゲート絶縁膜８を介して不純物領域３上に形成されている箇所と、ゲート絶縁膜８およびフィールド絶縁膜７を介して不純物領域３上に形成されている箇所とを有する。
【００２８】
ゲート電極９の端部の周囲には、高い電界が集中し易いため、ゲート電極９の端部が厚さの厚いフィールド絶縁膜７上に設けられていることで、絶縁破壊が起き難くなっている。また、フィールド絶縁膜７は、半導体基板１上に複数のＭＩＳＦＥＴ１Ｑが設けられている場合、素子分離領域としての機能も果たす。すなわち、複数のＭＩＳＦＥＴ１Ｑの間において、ゲート電極９からの電界によってゲート電極９の下方で寄生トランジスタが動作し、誤点弧などの不具合が発生することを防止できる。
【００２９】
また、フィールド絶縁膜７の厚さは、ゲート絶縁膜８の厚さと比較して十分に厚いので、不純物領域３のうち、ＭＩＳＦＥＴ１Ｑのチャネル領域として機能するのは、ゲート絶縁膜８が不純物領域３に直接接する領域である実効チャネル領域ＣＨとなる。言い換えれば、実効チャネル領域ＣＨは、ドレイン領域４とソース領域５との間に位置し、且つ、ゲート絶縁膜８を介してゲート電極９の下方に位置している。更に言い換えれば、実効チャネル領域ＣＨは、平面視において開口部ＯＰと重なる領域であるので、実効チャネル領域ＣＨは、開口部ＯＰ内における不純物領域３であるとも言える。
【００３０】
ゲート電極９上およびゲート絶縁膜８上には、ＭＩＳＦＥＴ１Ｑを覆うように、例えば酸化シリコン膜からなる層間絶縁膜１０が形成されている。層間絶縁膜１０には、ドレイン領域４、ソース領域５およびボディ領域６に達する複数のコンタクトホールが形成されている。また、層間絶縁膜１０上には、第１配線層として、ドレイン電極１１およびソース電極１２が形成されている。ドレイン電極１１は、電源電圧を供給するための配線であり、ドレイン領域４に達するコンタクトホール内に埋め込まれている。ソース電極１２は、基準電圧を供給するための配線であり、ソース領域５およびボディ領域６に達するコンタクトホール内に埋め込まれている。また、ドレイン電極１１およびソース電極１２は、それぞれ、例えばアルミニウムを主体とした導電性膜である。なお、このような導電性膜は、アルミニウム膜の単層膜であってもよいし、窒化チタン膜のようなバリアメタル膜と、バリアメタル膜上に形成されたアルミニウム膜とを含む積層膜であってもよい。
【００３１】
図１に示されるように、電界緩和層ＥＦＬは、平面視においてドレイン領域４およびソース領域５を囲み、ボディ領域６は、平面視において電界緩和層ＥＦＬを介してドレイン領域４およびソース領域５を囲んでいる。言い換えれば、電界緩和層ＥＦＬは、平面視において、ドレイン領域４とボディ領域６との間、および、ソース領域５とボディ領域６との間に設けられている。また、電界緩和層ＥＦＬの一部は、平面視においてドレイン領域４とソース領域５との間にも設けられている。
【００３２】
また、フィールド絶縁膜７は、図１に示されるドレイン電極１１、ソース電極１２および実行チャネル領域ＣＨを除き、不純物領域３の上面上（ドレイン領域４、ソース領域５、ボディ領域６および電界緩和層ＥＦＬの各々の上面上）に設けられている。
【００３３】
ＭＩＳＦＥＴ１Ｑを含む半導体装置の主な特徴は、フィールド絶縁膜７の下方に位置し、且つ、平面視におけるドレイン領域４とソース領域５との間に位置している不純物領域３のうち少なくとも一部にも、電界緩和層ＥＦＬが形成されていることである。このような特徴の効果などを説明する前に、本願発明者らの知見、および、この知見を基にした検討例の半導体装置について説明する。
【００３４】
＜本願発明者らの知見、および、検討例における半導体装置＞
以下に、図１７〜図２０を用いて本願発明者らの知見について説明し、図２１および図２２を用いて検討例の半導体装置について説明する。
【００３５】
図１７は、上述の非特許文献１に開示された内容を基に、本願発明者らが作成したグラフであり、ＳｉＣ基板を用いたＭＯＳ容量において、ゲート絶縁膜と半導体層（ＳｉＣ層）との間の界面の欠陥密度、および、γ線による積算線量の関係を示す測定データである。
【００３６】
ゲート絶縁膜に酸窒化処理(ＮＯアニール)を施していない試料（■）では、γ線が照射されるに伴って、欠陥密度が増加していることが分かる。これに対して、ゲート絶縁膜に酸窒化処理（ＮＯアニール）を施した試料（●）では、γ線が１６０ｋＧｙまで照射されても、界面欠陥はほぼ増大せずに安定していることが分かる。このため、ＳｉＣ基板を用いたＭＩＳＦＥＴにおいて、酸窒化処理が施された薄いゲート絶縁膜を採用することで、γ線などの放射線耐性を向上できることが期待される。
【００３７】
しかしながら、従来の設計思想に沿って、上記界面に酸窒化処理を施したＭＩＳＦＥＴを設計し、ＭＩＳＦＥＴを集積化しても、それらだけでは放射線耐性を改善できないことが、本願発明者らの検討によって明らかとなった。
【００３８】
図１８は、ＣＭＯＳ設計における各種パラメータの相関図であり、ゲート絶縁膜の膜厚、および、表面ポテンシャル(ψＳ)が２ψＢと等しい場合における最大空乏層の幅の関係を示している。ＣＭＯＳ設計は、短チャネル効果、絶縁膜の破壊耐性およびサブスレッショルドスロープの制約によって決まる。なお、ψＢは、現在の半導体のフェルミ準位（Ｅｆ）と真性半導体のフェルミ準位（Ｅｉ）との差であり、ψＳが２ψＢを超えると反転層における電荷が急激に増大する。
【００３９】
図１８に示されるように、最大空乏層の幅を減らすことで、短チャネル効果は改善するが、サブスレッショルドスロープの特性は劣化する。例えば、ゲート絶縁膜を薄くすることで、駆動電流が増大するが、絶縁膜の破壊耐性が低下し、ＭＩＳＦＥＴの信頼性が低下する。このため、図１８においてハッチングされている領域が、これらの制約を同時に満足する領域であり、適切な設計範囲となる。
【００４０】
本願発明者らは、図１８において適切とされる設計範囲で設計されたＳｉＣ−ＭＩＳＦＥＴを用いて、オペアンプ（演算増幅器）を設計した。ここでは、ゲート絶縁膜の膜厚を８ｎｍに設定し、チャネル領域の不純物濃度であるアクセプタ濃度ＮＡが１．０×１０１６／ｃｍ３（◆）および３．０×１０１６／ｃｍ３（◇）である二種類の試料を用意した。
【００４１】
図１９は、本願発明者らによる測定結果を示すグラフであり、上記オペアンプの入力オフセット電圧と、γ線の積算線量との関係を示している。入力オフセット電圧は、γ線の積算線量が増えるほど低下する傾向を示し、アクセプタ濃度ＮＡは、その濃度が低いほど放射線耐性が低くなる傾向を示している。例えば、１．０×１０１６／ｃｍ３（◆）では３ｋＧｙを、３．０×１０１６／ｃｍ３（◇）では２０ｋＧｙを超えると、オペアンプの動作は不安定になる。図１７を参照すると、界面欠陥の増大は、γ線の積算線量が１６０ｋＧｙ付近になるまで抑えられると予想されたが、その期待を一桁程度下回る結果となっている。
【００４２】
図２０は、本願発明者らによる測定結果を示すグラフであり、ｎ型のＭＩＳＦＥＴにおけるドレイン電流とゲート電圧との関係を示している。γ線を１２４ｋＧｙ照射した後のグラフは、γ線を照射する前（０ｋＧｙ）のグラフと比較して、５．０ｕＡ程度の変化が見られた。すなわち、５．０ｕＡ程度のリーク電流が発生していることが分かった。オペアンプのアイドリング電流は、数ｕＡオーダーであるので、５．０ｕＡ程度のリーク電流は無視できない。なお、ここでは、アクセプタ濃度ＮＡが１．０×１０１６／ｃｍ３である場合を例示しているが、これ以外の濃度（例えば３．０×１０１６／ｃｍ３以上）であっても、同様の傾向が見られた。
【００４３】
また、ドレイン電流が立ち上がってから（ゲート電圧が１．５Ｖ程度より大きくなる領域）において、ドレイン電流の傾きは、照射前と照射後とを比較すると、ほぼ同じであった。すなわち、リーク電流が増大しているにも関わらず、界面欠陥の影響が認められなかった。
【００４４】
これらの結果によって、ＭＩＳＦＥＴがオン状態である場合よりも、ＭＩＳＦＥＴがオフ状態である場合において、γ線に起因する界面欠陥がリーク電流に影響を与えていると考察される。言い換えれば、酸窒化処理が施されているチャネル領域以外の領域において、γ線に起因する界面欠陥がリーク電流を発生させていると推測される。
【００４５】
図２１および図２２は、検討例における半導体装置であるＭＩＳＦＥＴ３Ｑの平面図および断面図を示している。ＭＩＳＦＥＴ３Ｑは、実施の形態１のＭＩＳＦＥＴ１Ｑとほぼ同じ構成を有するが、電界緩和層ＥＦＬを備えていない点でＭＩＳＦＥＴ１Ｑと相違する。なお、図２１では、後述するリーク電流の経路がハッチングを付した矢印で示され、図２２では、後述する界面欠陥が複数の×印で示されている。
【００４６】
上述の本願の課題において開示したように、γ線に起因して絶縁膜中に捕獲された正孔によって、ＭＩＳＦＥＴの閾値値電圧の変動が発生する問題、および、半導体層と絶縁膜との界面に欠陥が発生する問題がある。
【００４７】
検討例のＭＩＳＦＥＴ３Ｑでは、ゲート絶縁膜８を薄膜化することで閾値値電圧の変動を抑制し、ゲート絶縁膜８に対して図１７で説明したような酸窒化処理を施すことで、捕獲電荷および界面欠陥の影響を抑制している。このため、検討例のＭＩＳＦＥＴ３Ｑでは、図２０で示したように、ドレイン電流が立ち上がってからのドレイン電流の傾きは、ほぼ変化しない。
【００４８】
しかしながら、実効チャネル領域ＣＨの外側に形成されているフィールド絶縁膜７は、ゲート絶縁膜８よりも約１０倍以上の厚さを有するので、フィールド絶縁膜７と不純物領域３との界面において、窒化が成され難い。すなわち、フィールド絶縁膜７に対して、相対的に薄い厚さを有するゲート絶縁膜８と同じ酸窒化処理を施しても、実効チャネル領域ＣＨにおけるゲート絶縁膜８と同じような窒化が行われない。
【００４９】
更に、フィールド絶縁膜７の膜厚が厚いので、γ線に起因する電子正孔対の生成量が多く、界面欠陥が誘起され易いという問題がある。従って、フィールド絶縁膜７と不純物領域３との界面には多数の欠陥が誘起され易く、ここにリーク電流の経路が発生する可能性が高くなる。すなわち、実効チャネル領域ＣＨ以外の不純物領域３と、フィールド絶縁膜７との界面では、γ線に起因する界面欠陥が多数発生している。
【００５０】
このため、図２０で説明したように、ＭＩＳＦＥＴがオフ状態であり、実効チャネル領域ＣＨに電流が流れていない状態であっても、実効チャネル領域ＣＨ以外の不純物領域３において、リーク電流が流れやすい状態になっている。なお、図２１および図２２のＢ−Ｂ断面に示されるように、リーク電流および界面欠陥は、不純物領域３の上方にゲート電極９が形成されているか否に関わらず、何れの場合でもほぼ同様に発生している。
【００５１】
＜実施の形態１における半導体装置の主な特徴＞
実施の形態１における半導体装置であるＭＩＳＦＥＴ１Ｑは、検討例が有する種々の問題を考慮して発案されたものである。
【００５２】
ＭＩＳＦＥＴ１Ｑでも検討例におけるＭＩＳＦＥＴ３Ｑと同様に、ゲート絶縁膜８の厚さを５ｎｍ〜２５ｎｍとし、ゲート絶縁膜８を薄膜化することで閾値値電圧の変動を抑制している。また、ゲート絶縁膜８に対して酸窒化処理を施すことで、ゲート絶縁膜８と不純物領域３（実効チャネル領域ＣＨ）との界面を窒化し、捕獲電荷および界面欠陥の影響を抑制している。
【００５３】
そして実施の形態１では、平面視においてドレイン領域４とソース領域５との間に位置し、且つ、フィールド絶縁膜７の下方に位置している不純物領域３の少なくとも一部に、不純物領域３よりも高い不純物濃度を有する電界緩和層ＥＦＬが形成されている。今回、γ線により誘起されたリーク電流は、バンド間トンネル電流と考えられ、これは欠陥密度および電界強度に依存する。実施の形態１では、フィールド絶縁膜７の下方に誘起される界面欠陥の密度を低減させるのではなく、電界緩和層ＥＦＬによって界面欠陥に掛る電界強度を低減させることで、トラップ電荷のバリア高さが小さくなることを防いでいる。言い換えれば、電界緩和層ＥＦＬによってトラップ電荷の放出が抑制されている。
【００５４】
従って、ＳｉＣ基板を用いたＭＩＳＦＥＴ１Ｑが、γ線を含む放射線環境に曝され、フィールド絶縁膜７の下方に界面欠陥が発生したとしても、リーク電流が抑制される。これにより、半導体装置の信頼性を向上させることができる。
【００５５】
また、実施の形態１において、電界緩和層ＥＦＬの不純物濃度は、１×１０１６／ｃｍ３以上であることが好ましく、３×１０１７／ｃｍ３以上であることがより好ましい。これにより、リーク電流がより効果的に抑制される。以下に、図３および図４を用いて、その理由を説明する。図３および図４は、本願発明者らによる測定結果を示すグラフである。
【００５６】
図３は、ｎ型のＭＩＳＦＥＴ１Ｑにおけるリーク電流とγ線の積算線量との関係を示している。図３では、電界緩和層の不純物濃度であるアクセプタ濃度ＮＡが、１．０×１０１６／ｃｍ３（▲）、３．０×１０１６／ｃｍ３（■）および３．０×１０１７／ｃｍ３（●）である場合の評価結果が示されている。例えば、γ線の積算線量が１４０ｋＧｙ程度である場合において、リーク電流を比較すると、アクセプタ濃度ＮＡが３．０×１０１７／ｃｍ３（●）である場合におけるリーク電流は、他サンプルのリーク電流よりも一桁以上低いことが分かる。
【００５７】
図４は、アクセプタ濃度ＮＡが３．０×１０１７／ｃｍ３である場合に、ＭＩＳＦＥＴ１Ｑを用いて作成されたオペアンプの入力オフセット電圧と、γ線の積算線量との関係を示している。図４に示されるように、γ線の積算線量が１８７ｋＧｙ程度となるまで、入力オフセット電圧は安定して推移しており、オペアンプの動作が安定していることが分かる。従って、ＭＩＳＦＥＴ１Ｑを用いて作成されたオペアンプは、十分な放射線耐性を有していることが分かる。
【００５８】
＜実施の形態１における半導体装置の製造方法＞
以下に図５〜図８を用いて、実施の形態１の半導体装置の製造方法を説明する。
【００５９】
まず、図５に示されるように、表面、および、表面と反対の面である裏面を有する半導体基板１を準備する。半導体基板１は、炭素および珪素を化合物半導体基板であり、具体的には、ｎ型の不純物が導入された炭化珪素（ＳｉＣ）基板である。
【００６０】
次に、半導体基板１の表面上に、エピタキシャル成長法によって、ｎ型の半導体層２を形成する。半導体層２をｎ型とするためには、エピタキシャル成長法で使用されるガスに、例えば窒素（Ｎ２）ガスを導入することで達成でき、導入する窒素の量を調整することで、半導体層２の不純物濃度を所望の濃度とすることができる。
【００６１】
図６は、不純物領域３、ドレイン領域４、ソース領域５、ボディ領域６および電界緩和層ＥＦＬの形成工程を示している。
【００６２】
まず、半導体層２に、フォトリソグラフィ技術およびイオン注入法を用いて、ｐ型の不純物領域３を形成する。次に、不純物領域３に、フォトリソグラフィ技術およびイオン注入法を用いて、ｎ型のドレイン領域４およびｎ型のソース領域５をそれぞれ選択的に形成する。ドレイン領域４およびソース領域５の各々の不純物濃度は、半導体基板１および半導体層２の各々の不純物濃度よりも高く、例えば１×１０２０／ｃｍ３である。
【００６３】
次に、平面視においてドレイン領域４およびソース領域５を囲むように、不純物領域３に、フォトリソグラフィ技術およびイオン注入法を用いて、ｐ型の電界緩和層ＥＦＬを選択的に形成する。また、電界緩和層ＥＦＬは、平面視においてドレイン領域４とソース領域５との間に位置する不純物領域３にも形成される。電界緩和層ＥＦＬの不純物濃度は、不純物領域３の不純物濃度よりも高く、１×１０１６／ｃｍ３以上であることが好ましく、３×１０１７／ｃｍ３以上であることがより好ましい。
【００６４】
次に、平面視において、電界緩和層ＥＦＬを介してドレイン領域４およびソース領域５を囲むように、不純物領域３に、フォトリソグラフィ技術およびイオン注入法を用いて、ｐ型のボディ領域６を選択的に形成する。ボディ領域６の不純物濃度は、不純物領域３の不純物濃度よりも高く、例えば１×１０２０／ｃｍ３である。
【００６５】
なお、ｎ型の不純物領域を形成するためのイオンには、例えば窒素が用いられ、ｐ型の不純物領域を形成するためのイオンには、例えばアルミニウムが用いられる。また、実施の形態１では、ドレイン領域４およびソース領域５の形成工程と、ボディ領域６の形成工程と、電界緩和層ＥＦＬの形成工程とは、それぞれ別々の工程で行われ、それぞれ別々のマスクを用いて行われる。また、これらの形成工程は、何れが先であってもよい。
【００６６】
これらのイオン注入後、例えば１６００℃以上の高温アニール処理を行うことで、不純物領域３、ドレイン領域４、ソース領域５、ボディ領域６および電界緩和層ＥＦＬに含まれる不純物を活性化させる。
【００６７】
図７は、フィールド絶縁膜７および開口部ＯＰの形成工程を示している。
【００６８】
まず、不純物領域３上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコンからなるフィールド絶縁膜７を形成する。次に、ドレイン領域４とソース領域５との間に位置している不純物領域３の一部を選択的に開口するように、フォトリソグラフィ技術およびウェットエッチング処理によって、フィールド絶縁膜７に開口部ＯＰを形成する。フィールド絶縁膜７に覆われず、且つ、開口部ＯＰにおいてフィールド絶縁膜７から露出した領域が、後述する実効チャネル領域ＣＨとなる。
【００６９】
図８は、ゲート絶縁膜８およびゲート電極９の形成工程を示している。
【００７０】
まず、開口部ＯＰ内における不純物領域３上、および、フィールド絶縁膜７上に、例えばＣＶＤ法によって、例えば酸化シリコンからなるゲート絶縁膜８を形成する。次に、ゲート絶縁膜８上に、例えばＣＶＤ法によって、例えば多結晶シリコン膜のような導電性膜を形成する。次に、フォトリソグラフィ技術およびエッチング法を用いて、上記導電性膜を選択的にパターニングすることで、上記導電性膜からなるゲート電極９を形成する。不純物領域３上に、ゲート絶縁膜８が直接形成されている領域が、実効チャネル領域ＣＨとなる。
【００７１】
次に、半導体基板１に対して、酸窒化処理（ＮＯ処理）を行う。酸窒化処理は、例えば１３００℃〜１４００℃の範囲内、例えば１５分間の条件下で行われる。これにより、ゲート絶縁膜８と不純物領域３（実効チャネル領域ＣＨ）との界面が窒化される。なお、上述のように、ゲート絶縁膜８と実効チャネル領域ＣＨとの界面では窒化が促進され易いが、フィールド絶縁膜７と不純物領域３（電界緩和層ＥＦＬ）との界面では窒化が行われ難くなっている。しかし、実施の形態１においては、窒化が行われ難い領域に、電界緩和層ＥＦＬが形成されている。以上により、ｎ型のＭＩＳＦＥＴ１Ｑが形成される。
【００７２】
その後、層間絶縁膜１０、ドレイン電極１１およびソース電極１２を形成することで、図２に示される構造が得られる。
【００７３】
まず、ＭＩＳＦＥＴ１Ｑを覆うように、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜１０を形成する。次に、層間絶縁膜１０に、フォトリソグラフィ技術およびドライエッチング処理によって、複数のコンタクトホールを形成する。これらのコンタクトホールは、ドレイン領域４、ソース領域５およびボディ領域６に達するように形成されている。次に、上記複数のコンタクトホール内を埋め込むように、層間絶縁膜１０上に、例えばスパッタリング法によって、例えばアルミニウムを主体とした導電性膜を形成する。このような導電性膜は、アルミニウム膜の単層膜であってもよいし、窒化チタン膜のようなバリアメタル膜と、バリアメタル膜上に形成されたアルミニウム膜とを含む積層膜であってもよい。次に、フォトリソグラフィ技術およびドライエッチング処理によって上記導電性膜をパターニングすることで、ドレイン電極１１およびソース電極１２を形成する。
【００７４】
以上により、実施の形態１の半導体装置が製造される。
【００７５】
（実施の形態２）
以下に図９および図１０を用いて、実施の形態２における半導体装置を説明する。なお、以下の説明では、実施の形態１と実施の形態２との相違点を主に説明する。
【００７６】
実施の形態１では、電界緩和層ＥＦＬは、フィールド絶縁膜７の下方に位置している不純物領域３の少なくとも一部に形成されていた。
【００７７】
実施の形態２では、図９および図１０のＢ−Ｂ断面に示されるように、電界緩和層ＥＦＬは、平面視においてドレイン領域４とソース領域５との間に位置し、且つ、フィールド絶縁膜７の下方に位置している不純物領域３の全部に形成されている。すなわち、電界緩和層ＥＦＬは、ゲート幅方向（Ｙ方向）において、実効チャネル領域ＣＨに接する位置まで形成されている。これにより、フィールド絶縁膜７の下方に存在する界面欠陥に起因するリーク電流を、更に抑制できる。
【００７８】
電界緩和層ＥＦＬは、上述の図６で説明したようにイオン注入によって形成され、電界緩和層ＥＦＬに含まれる不純物は、その後に行われる高温アニールによって活性化される。ここで、ＳｉＣのような半導体においては不純物の拡散係数が低いので、不純物は、高温アニール処理によって横方向に拡散し難い。言い換えれば、不純物領域の位置はイオン注入時にほぼ決定され、不純物領域の位置は高温アニール処理によって変動し難い。
【００７９】
このため、イオン注入によって、電界緩和層ＥＦＬが実効チャネル領域ＣＨに接する位置まで形成されていたとしても、電界緩和層ＥＦＬが高温アニール処理によって実効チャネル領域ＣＨの内部まで拡散され、実効チャネル領域ＣＨの幅が狭くなるという不具合が抑制される。従って、実効チャネル領域ＣＨの幅が狭まることによるドレイン電流の減少を抑制しつつ、界面欠陥に起因するリーク電流を抑制できる。
【００８０】
（実施の形態３）
以下に図１１および図１２を用いて、実施の形態３の半導体装置を説明する。なお、以下の説明では、実施の形態１と実施の形態３との相違点を主に説明する。
【００８１】
実施の形態１では、不純物領域３および電界緩和層ＥＦＬは、それぞれ個別に形成され、互いに異なる不純物濃度で形成されていた。このようにＭＩＳＦＥＴ１Ｑを設計することで、トランジスタに求められる性能と、界面欠陥に起因するリーク電流の低減との両立を図りつつ、ＭＩＳＦＥＴ１Ｑの設計自由度を高めることができる。
【００８２】
実施の形態３では、図１１および図１２に示されるように、電界緩和層ＥＦＬは、実施の形態１において不純物領域３が形成されていた領域全体に形成されている。このため、平面視においてドレイン領域４とソース領域５との間の領域全体に、電界緩和層ＥＦＬが形成されている。言い換えれば、電界緩和層ＥＦＬは、フィールド絶縁膜７の下方だけでなく、ゲート絶縁膜８の下方にも形成されている。従って、実効チャネル領域ＣＨは、電界緩和層ＥＦＬの一部を構成している。なお、実施の形態３における電界緩和層ＥＦＬ（不純物領域３）の不純物濃度は、実施の形態１と同様に、１×１０１６／ｃｍ３以上であることが好ましく、３×１０１７／ｃｍ３以上であることがより好ましい。
【００８３】
このように、ＭＩＳＦＥＴ１Ｑの設計自由度などの観点においては、実施の形態１が優れているが、実施の形態３では、不純物領域３および電界緩和層ＥＦＬを別々に形成する必要がないので、製造コストの低減を図れる。
【００８４】
なお、このような半導体装置を製造するためには、図６において不純物領域３が形成される領域に、電界緩和層ＥＦＬを形成すればよい。この場合、図６において説明した電界緩和層ＥＦＬを形成する工程が省略できる。
【００８５】
（実施の形態４）
以下に図１３および図１４を用いて、実施の形態４の半導体装置を説明する。なお、以下の説明では、実施の形態１と実施の形態４との相違点を主に説明する。
【００８６】
実施の形態１では、ボディ領域６および電界緩和層ＥＦＬは、それぞれ個別に形成されていた。これによりトランジスタに求められる性能と、界面欠陥に起因するリーク電流の低減との両立を図りつつ、ＭＩＳＦＥＴ１Ｑの設計自由度を高めることができる。
【００８７】
実施の形態４では、図１３および図１４に示されるように、ボディ領域６および電界緩和層ＥＦＬが一体化し、ボディ領域６および電界緩和層ＥＦＬの各々に含まれる不純物濃度が同じである。言い換えれば、ボディ領域６は電界緩和層ＥＦＬの一部として形成されている。なお、実施の形態４における電界緩和層ＥＦＬ（ボディ領域６）の不純物濃度は、実施の形態１と同様に、１×１０１６／ｃｍ３以上であることが好ましく、３×１０１７／ｃｍ３以上であることがより好ましい。
【００８８】
このように、ＭＩＳＦＥＴ１Ｑの設計自由度などの観点においては、実施の形態１が優れているが、実施の形態４では、ボディ領域６および電界緩和層ＥＦＬを別々に形成する必要がないので、製造コストの低減を図れる。
【００８９】
なお、このような半導体装置を製造するためには、図６においてボディ領域６が形成されていた領域にも、イオン注入によって電界緩和層ＥＦＬを形成すればよい。この場合、図６において説明したボディ領域６を形成する工程が省略できる。
【００９０】
また、実施の形態２における半導体装置に、実施の形態４で開示した技術を適用することもできる。すなわち、ボディ領域６である電界緩和層ＥＦＬが、ゲート幅方向（Ｙ方向）において実効チャネル領域ＣＨに接していてもよい。
【００９１】
（実施の形態５）
以下に図１５を用いて、実施の形態５の半導体装置を説明する。図１５は、実施の形態５の半導体装置である半導体チップＣＨＰの平面図を示している。なお、以下の説明では、実施の形態１と実施の形態５との相違点を主に説明する。
【００９２】
実施の形態５の半導体チップＣＨＰは、複数のｎ型のＭＩＳＦＥＴ１Ｑと、複数のｐ型のＭＩＳＦＥＴ２Ｑと、複数のパッド電極ＰＡＤとを有する。
【００９３】
ｎ型のＭＩＳＦＥＴ１Ｑは、例えば実施の形態１で説明したＭＩＳＦＥＴ１Ｑである。ｐ型のＭＩＳＦＥＴ２Ｑは、ＭＩＳＦＥＴ１Ｑの各構成（不純物領域３、ドレイン領域４、ソース領域５、ボディ領域６、電界緩和層ＥＦＬおよびゲート電極９）の導電型を反対にした素子である。パッド電極ＰＡＤは、例えばアルミニウム膜のような導電性膜であり、例えばボンディングワイヤによって、半導体チップＣＨＰと、半導体チップＣＨＰの外部のデバイスなどとを電気的に接続するために設けられている。
【００９４】
このような複数のｎ型のＭＩＳＦＥＴ１Ｑの一部または全部に、実施の形態１で説明した特徴を適用することができる。同様に、複数のｐ型のＭＩＳＦＥＴ２Ｑの一部または全部にも、各構成の導電型を反対であることを除き、実施の形態１で説明した特徴を適用することができる。
【００９５】
なお、実施の形態５の半導体チップＣＨＰにおいて、ｐ型のＭＩＳＦＥＴ２Ｑは、ｎ型の電界緩和層を備えていなくてもよい。その場合、半導体チップＣＨＰは、上記複数のｎ型のＭＩＳＦＥＴ１Ｑと、ｎ型の電界緩和層を備えていないｐ型のＭＩＳＦＥＴ２Ｑを有することになる。
【００９６】
また、実施の形態２〜４における半導体装置に、実施の形態５に開示した技術を適用することもできる。
【００９７】
（実施の形態６）
実施の形態６では、前述の各実施の形態で説明した半導体装置（半導体チップ）を、圧力伝送器ＰＴに搭載した例を説明する。
【００９８】
図１６は、圧力伝送器ＰＴの模式図である。図１６には、上述の各実施の形態で開示した半導体装置のうち、例えば実施の形態５で説明したような半導体チップＣＨＰを複数用意し、圧力伝送器ＰＴに複数の半導体チップＣＨＰを搭載した場合が示されている。
【００９９】
図１６に示されるように、圧力伝送器ＰＴは、プリント基板ＰＳを有し、プリント基板上には、複数の半導体チップＣＨＰが搭載されている。プリント基板ＰＳには、複数の配線が形成されており、このような複数の配線と、半導体チップＣＨＰのパッド電極ＰＡＤとは、ボンディングワイヤおよびリードフレームなどを介して、電気的に接続されている。
【０１００】
圧力伝送器ＰＴは、例えば気体、液体または蒸気の圧力を測定する機構を含む。測定された圧力信号は、半導体チップＣＨＰを介して増幅され、増幅された圧力信号は、圧力伝送器ＰＴの外部へと出力される。このように、半導体チップＣＨＰのような本願で開示した半導体装置を適用することで、γ線を含む放射線環境のような、過酷な環境において優れた耐性を有する圧力伝送器ＰＴを創出することが可能となる。
【０１０１】
以上、本願発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１０２】
例えば、上記実施の形態においては、ゲート絶縁膜８に酸窒化処理が施されている場合を説明したが、本願の思想は、酸窒化処理の有無に制限されるものではない。すなわち、酸窒化処理が施されていなくとも、平面視においてドレイン領域４とソース領域５との間であり、且つ、フィールド絶縁膜７の下方である領域において、界面欠陥に起因するリーク電流を低減できる。
【０１０３】
また、上記実施の形態においては、フィールド絶縁膜７がＣＶＤ法によって形成される場合を説明したが、フィールド絶縁膜７は、ＬＯＣＯＳ（Local Oxide of Silicon）法によって形成されていてもよい。
【０１０４】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０１０５】
［付記１］
（ａ）炭化珪素からなる第１導電型の半導体基板を準備する工程、
（ｂ）前記半導体基板上に、エピタキシャル成長法によって、前記第１導電型の半導体層を形成する工程、
（ｃ）前記半導体層に、イオン注入によって、前記第１導電型とは反対の第２導電型の電界緩和層を形成する工程、
（ｄ）前記電界緩和層に、イオン注入によって、前記第１導電型のドレイン領域および前記第１導電型のソース領域を形成する工程、
（ｅ）前記ドレイン領域および前記ソース領域を覆うように、前記電界緩和層上に、フィールド絶縁膜を形成する工程、
（ｆ）前記ドレイン領域と前記ソース領域との間に位置している前記電界緩和層の一部を選択的に開口するように、前記フィールド絶縁膜に開口部を形成する工程、
（ｇ）前記開口部内において、前記前記電界緩和層上に、前記フィールド絶縁膜よりも薄い厚さを有するゲート絶縁膜を形成する工程、
（ｈ）前記ゲート絶縁膜上に、ゲート電極を形成する工程、
を有し、
平面視において前記ドレイン領域と前記ソース領域との間に位置する前記電界緩和層の不純物濃度は、３．０×１０１７／ｃｍ３以上である、半導体装置の製造方法。
【符号の説明】
【０１０６】
１    ｎ型の半導体基板
２    ｎ型の半導体層
３    ｐ型の不純物領域
４    ドレイン領域（ｎ型の不純物領域）
５    ソース領域（ｎ型の不純物領域）
６    ボディ領域（ｐ型の不純物領域）
７    フィールド絶縁膜
８    ゲート絶縁膜
９    ゲート電極
１０    層間絶縁膜
１１    ドレイン電極
１２    ソース電極
１Ｑ、３Ｑ    ｎ型のＭＩＳＦＥＴ
２Ｑ    ｐ型のＭＩＳＦＥＴ
ＣＨ    実効チャネル領域
ＣＨＰ    半導体チップ
ＥＦＬ    電界緩和層（ｐ型の不純物領域）
ＯＰ    開口部
ＰＡＤ    パッド電極
ＰＳ    プリント基板
ＰＴ    圧力伝送器
【図１】
2020155638.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2020155638.tif 000015
【図１４】
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【図１５】
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【図１６】
2020155638.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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