(57)【要約】【課題】パワー半導体素子の出力を抑制することなく、当該半導体素子からの発熱を吸熱し且つ放熱できるようにする。【解決手段】パワー半導体装置１は、パワー半導体素子１０と、パワー半導体素子１０の上面に接合されたペルチェ素子２０とを備えている。ペルチェ素子２０は、複数のｐ型半導体ブロック２０ｐと複数のｎ型半導体ブロック２０ｎとから構成される。各半導体ブロック２０ｐ、２０ｎは、パワー半導体素子１０との接合面から上方に延びると共に、その高さが底部の径よりも大きい立柱体として形成されて熱容量体３０を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
パワー半導体素子と、前記パワー半導体素子の上面に接合されたペルチェ素子とを備えたパワー半導体装置であって、
前記ペルチェ素子は、複数のｐ型半導体ブロックと複数のｎ型半導体ブロックとから構成され、
前記各半導体ブロックは、前記パワー半導体素子との接合面から上方に延びると共に、その高さが底部の径よりも大きい立柱体として形成されて熱容量体を構成するパワー半導体装置。
【請求項２】
請求項１に記載のパワー半導体装置において、
前記各半導体ブロックにおける高さ方向の互いに隣接する中間部分は、金属電極により電気的に接続されているパワー半導体装置。
【請求項３】
請求項１又は２に記載のパワー半導体装置において、
前記ｐ型半導体ブロック及びｎ型半導体ブロックは、半導体シリコンにより構成されているパワー半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載のパワー半導体装置において、
前記ｐ型半導体ブロック及びｎ型半導体ブロックと熱的に接触する冷却部をさらに備えているパワー半導体装置。
【請求項５】
パワー半導体素子と、前記パワー半導体素子の上面に接合されたペルチェ素子とを備えたパワー半導体装置の製造方法であって、
前記パワー半導体素子の上に、絶縁膜を介在させ且つパターン化された下部電極を形成する工程と、
前記下部電極の上に、それぞれ複数のｐ型半導体ブロック及びｎ型半導体ブロックを交互に配置する工程と、
交互に配置された前記ｐ型半導体ブロック及びｎ型半導体ブロックを上部電極により接続する工程とを備え、
前記各ｐ型半導体ブロック及び各ｎ型半導体ブロックは、前記パワー半導体素子との接合面から上方に延びると共に、その高さが底部の径よりも大きい立柱体として形成されて熱容量体を構成するパワー半導体装置の製造方法。
【請求項６】
請求項５に記載のパワー半導体装置の製造方法において、
前記各半導体ブロックを配置する工程よりも前に、前記上部電極を前記各半導体ブロックの側面上に形成する工程をさらに備え、
前記各上部電極は、互いに隣接する半導体ブロックの高さ方向の中間部分で電気的に接続されているパワー半導体装置の製造方法。
【請求項７】
請求項５又は６に記載のパワー半導体装置の製造方法において、
前記ｐ型半導体ブロック及びｎ型半導体ブロックは、半導体シリコンにより構成されているパワー半導体装置の製造方法。
【請求項８】
請求項５〜７のいずれか１項に記載のパワー半導体装置の製造方法において、
前記各半導体ブロックを配置する工程は、
前記各半導体ブロックの配置位置に開口部を有するマスクを用いて行うパワー半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、吸熱素子を備えたパワー半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワー半導体素子からの発熱を吸収するように、パワー半導体素子の発熱部と冷却用ペルチェ素子とを隣接して配置した構成が知られている。
【０００３】
以下に挙げる特許文献１には、半導体素子の炭化シリコンからなる発熱部の上に、絶縁体で且つ熱伝導体である真性炭化シリコン（ｉ−ＳｉＣ）が連続して形成された半導体装置が記載されている。この構成により、半導体素子の発熱部とペルチェ素子との接触部での熱抵抗を小さくし、外部への排熱の熱流速（Ｗ／ｍ２）を向上させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−０２８１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、引用文献１に開示された構成をもってしても、自動車に搭載されたパワー半導体素子からの瞬間的な発熱に対して、ペルチェ素子による冷却（吸熱及び放熱）が間に合わず、結果的に、半導体素子の出力を制限せざるを得ないという問題がある。
【０００６】
本発明は、前記従来の問題を解決し、パワー半導体素子の出力を抑制することなく、当該半導体素子からの発熱を吸熱し且つ放熱できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明は、ペルチェ素子を構成する構成体の体積をそれぞれ増大してその熱容量を大きくする構成とする。
【０００８】
具体的に、本発明は、パワー半導体装置及びその製造方法を対象とし、次のような解決手段を講じた。
【０００９】
すなわち、第１の発明は、パワー半導体素子と、パワー半導体素子の上面に接合されたペルチェ素子とを備えたパワー半導体装置であって、ペルチェ素子は、複数のｐ型半導体ブロックと複数のｎ型半導体ブロックとから構成され、各半導体ブロックは、パワー半導体素子との接合面から上方に延びると共に、その高さが底部の径よりも大きい立柱体として形成されて熱容量体を構成する。
【００１０】
これによれば、各半導体ブロックは、その高さが底部の径よりも大きい立柱体として形成されて熱容量体を構成する。このため、各半導体ブロックはパワー半導体素子に対して瞬間的に大きな負荷が生じた場合に、パワー半導体素子からの発熱を一時的に蓄えることができる。また、その後の軽負荷時には、各半導体ブロックに蓄えられていた熱を排熱することができる。
【００１１】
第２の発明は、上記第１の発明において、各半導体ブロックにおける高さ方向の互いに隣接する中間部分は、金属電極により電気的に接続されていてもよい。
【００１２】
これによれば、ペルチェ素子を構成する各半導体ブロックを十分な容量を持つ熱容量体として構成すると、内部抵抗による発熱が大きくなるので、各半導体ブロックの高さ方向の中間部分で電気的な接続をすれば、熱容量の増大と内部抵抗による発熱の抑制とを両立することができる。
【００１３】
第３の発明は、上記第１又は第２の発明において、ｐ型半導体ブロック及びｎ型半導体ブロックは、半導体シリコンにより構成されていてもよい。
【００１４】
これによれば、ペルチェ素子を安価で入手が容易な半導体材料によって形成することができる。
【００１５】
第４の発明は、上記第１〜第３の発明において、ｐ型半導体ブロック及びｎ型半導体ブロックと熱的に接触する冷却部をさらに備えていてもよい。
【００１６】
これによれば、各半導体ブロックが吸収した熱を冷却部を通して速やかに放熱することができる。
【００１７】
また、第５の発明は、パワー半導体素子と、パワー半導体素子の上面に接合されたペルチェ素子とを備えたパワー半導体装置の製造方法であって、パワー半導体素子の上に、絶縁膜を介在させ且つパターン化された下部電極を形成する工程と、下部電極の上に、それぞれ複数のｐ型半導体ブロック及びｎ型半導体ブロックを交互に配置する工程と、交互に配置されたｐ型半導体ブロック及びｎ型半導体ブロックを上部電極により接続する工程とを備え、各ｐ型半導体ブロック及び各ｎ型半導体ブロックは、パワー半導体素子との接合面から上方に延びると共に、その高さが底部の径よりも大きい立柱体として形成されて熱容量体を構成する。
【００１８】
これによれば、パワー半導体素子の製造工程において、当該パワー半導体素子の上面にペルチェ素子を接合して形成することができる。その上、ペルチェ素子は、各半導体ブロックの高さが底部の径よりも大きい立柱体として形成されて熱容量体を構成するので、各半導体ブロックはパワー半導体素子に対して瞬間的に大きな負荷が生じた場合に、パワー半導体素子からの発熱を一時的に蓄えることができる。また、その後の軽負荷時には、各半導体ブロックに蓄えられていた熱を排熱することができる。
【００１９】
第６の発明は、上記第５の発明において、各半導体ブロックを配置する工程よりも前に、上部電極を各半導体ブロックの側面上に形成する工程をさらに備え、各上部電極は、互いに隣接する半導体ブロックの高さ方向の中間部分で電気的に接続されていてもよい。
【００２０】
これによれば、ペルチェ素子を構成する各半導体ブロックを十分な容量を持つ熱容量体として構成しており、内部抵抗による発熱が大きくなるので、各半導体ブロックの高さ方向の中間部分で電気的な接続をすれば、熱容量の増大と内部抵抗による発熱の抑制とを両立することができる。
【００２１】
第７の発明は、上記第５又は第６の発明において、ｐ型半導体ブロック及びｎ型半導体ブロックは、半導体シリコンにより構成されていてもよい。
【００２２】
これによれば、ペルチェ素子を安価で入手が容易な半導体材料によって形成することができる。
【００２３】
第８の発明は、上記第５〜第７の発明において、各半導体ブロックを配置する工程は、各半導体ブロックの配置位置に開口部を有するマスクを用いて行ってもよい。
【００２４】
これによれば、下部電極の所定の位置に、微小な半導体ブロックを効率良く配置することができる。
【発明の効果】
【００２５】
本発明によれば、パワー半導体素子の出力を抑制することなく、当該半導体素子からの発熱を吸熱し且つ放熱することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は一実施形態に係るパワー半導体装置を示す模式的な断面図である。
【図２】図２は一実施形態に係るパワー半導体素子の発熱温度と車両用モータにおける要求トルクとの時間依存性を示すグラフである。
【図３】図３は一実施形態に係るパワー半導体装置の製造方法であって、パワー半導体素子を形成する工程を示す断面図である。
【図４】図４は一実施形態に係るパワー半導体装置の製造方法であって、パワー半導体素子の上面にペルチェ素子の下部電極を形成する工程を示す断面図である。
【図５】図５は一実施形態に係るパワー半導体装置の製造方法であって、ペルチェ素子の上部電極の一部を形成する工程を示す断面図である。
【図６】図６は一実施形態に係るパワー半導体装置の製造方法であって、ペルチェ素子の上部電極の一部を形成する工程を示す断面図である。
【図７】図７は一実施形態に係るパワー半導体装置の製造方法であって、ペルチェ素子のｎ型シリコン層及びｐ型シリコン層を絶縁する絶縁膜を形成する工程を示す断面図である。
【図８】図８は一実施形態に係るパワー半導体装置の製造方法であって、ペルチェ素子の上部電極の一部並びにｎ型シリコン層及びｐ型シリコン層を絶縁する絶縁膜が形成された断面図である。
【図９】図９は一実施形態に係るパワー半導体装置の製造方法であって、ペルチェ素子用の単結晶シリコンインゴットをダイシングする工程を模式的に示す正面図及び平面図である。
【図１０】図１０は一実施形態に係るパワー半導体装置の製造方法であって、ペルチェ素子用シリコンの表面に高濃度ドーピング層を形成する工程を模式的に示す断面図及び平面図である。
【図１１】図１１は一実施形態に係るパワー半導体装置の製造方法であって、下部電極の上にペルチェ素子のｎ型シリコン層を配置するためのマスクを設置する工程を示す断面図及び平面図である。
【図１２】図１２は一実施形態に係るパワー半導体装置の製造方法であって、下部電極の上にマスクを介してはんだ材を塗布し、ｎ型シリコン層を配置する工程を示す断面図及び平面図である。
【図１３】図１３は一実施形態に係るパワー半導体装置の製造方法であって、下部電極の上にｐ型シリコン層を配置するためのマスクを設置する工程を示す断面図及び平面図である。
【図１４】図１４は一実施形態に係るパワー半導体装置の製造方法であって、下部電極の上にマスクを介してはんだ材を塗布し、ｐ型シリコン層を配置する工程を示す断面図及び平面図である。
【図１５】図１５は一実施形態に係るパワー半導体装置の製造方法であって、パワー半導体素子上の下部電極の上に、上部電極が接するようにｎ型シリコン層及びｐ型シリコン層を配置した状態を示す断面図である。
【図１６】図１６は図１５の状態のパワー半導体装置に対してシンタリングを行う工程を示す断面図である。
【図１７】図１７は一実施形態に係るパワー半導体装置の製造方法であって、複数のパワー半導体素子を筐体に配置する工程を示す平面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物又はその用途を制限することを意図しない。また、各図面の構成部材における寸法比は、便宜上に過ぎず、必ずしも実際の構成部材における寸法比を表してはいない。
【００２８】
（一実施形態）
本発明の一実施形態について図面を参照しながら説明する。
【００２９】
図１は一実施形態に係るパワー半導体装置の模式的な断面構成を表している。図１に示すように、パワー半導体装置１は、パワー半導体素子１０と、該パワー半導体素子１０の上に載置されて固着されたペルチェ素子２０とを備えている。
【００３０】
パワー半導体素子１０は、公知のパワーデバイスでよく、例えば、ＳｉＣ−ＤＭＯＳＦＥＴ又はＳｉ−ＩＧＢＴを用いることができる。ＳｉＣ−ＤＭＯＳＦＥＴは、炭化シリコン（ＳｉＣ）からなる二重拡散ＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）であり、Ｓｉ−ＩＧＢＴは、シリコン（Ｓｉ）からなる絶縁ゲート型バイポーラトランジスタである。ここで、パワー半導体素子１０は、例えば、冷却部を兼ねる金属からなる基台４０の上にパワー素子電極１１及び高熱伝導性の接着材１２を介して固着されている。基台４０は、筐体の底部であってもよい。
【００３１】
ペルチェ素子２０は、パワー半導体素子１０の上に、それぞれ複数のドット（島）状に交互に配置された構成体であるｎ型シリコン層２０ｎ及びｐ型シリコン層２０ｐと、これらシリコン層２０ｎ、２０ｐに交互に電流が流れるように、その下部に配置された下部電極２１、及びシリコン層２０ｎ、２０ｐの高さ方向の中間部分に配置された上部電極２２とから構成されている。ここで、各シリコン層２０ｎ、２０ｐは、半導体ブロックの一例である。また、下部電極２１及び上部電極２５には、例えばニッケル（Ｎｉ）を用いることができる。これら電極２１、２２には、ニッケル（Ｎｉ）の他にも、チタン（Ｔｉ）、アルミニウム（Ａｌ）、錫（Ｓｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）又は金（Ａｕ）を用いることができる。
【００３２】
ペルチェ素子２０は、パワー半導体素子１０の上面に、該半導体素子１０と接合されている。詳細には、ペルチェ素子２０は、その複数の下部電極２１が、パワー半導体素子１０の上面に形成された絶縁層（図示せず）を介して熱的に接続されている。すなわち、ペルチェ素子２０とパワー半導体素子１０とは、下部電極２１を介して互いに熱的に連結されている。また、下部電極２１の両端部は、直流電源５３と接続されている。
【００３３】
図１に示すように、本実施形態に係るペルチェ素子２０は、これを構成するｎ型シリコン層２０ｎ及びｐ型シリコン層２０ｐが、その下方に位置するパワー半導体素子１０との接合面から上方に延びると共に、その高さが底部の径よりも大きい立柱体として形成されている。これら立柱体の上部がペルチェ素子２０の熱容量部３０を構成する。
【００３４】
ここで、ペルチェ素子２０を構成するシリコン層２０ｎ、２０ｐにおけるシリコン（Ｓｉ）自体を熱容量部３０として用いる際の、該シリコンの必要とされる重量及び体積を概算する。
【００３５】
まず、本実施形態に係るパワー半導体装置１が、パワー半導体素子１０を６個搭載しているとする。これら６素子分の熱損失を３００Ｗとし、各半導体素子１０の平面積を１ｃｍ２とすると、１素子の１秒当たり放熱量は５０Ｗ／ｓとなる。ペルチェ素子２０の吸熱量による温度差を５０℃とし、１素子分の５０Ｗを１秒間で吸熱するには、シリコンの比熱が約０．７１３Ｊ／ｇ・Ｋであるため、１素子分のペルチェ素子２０に必要なシリコンの重量は約１．４ｇとなる。また、シリコンの密度は約２．３ｇ／ｃｍ３であるので、１素子分のペルチェ素子２０に必要なシリコンの体積は約０．６ｃｍ３となる。
【００３６】
ここで、パワー半導体素子１０の１素子分の平面積を１ｃｍ３、ペルチェ素子２０の平面積もほぼ１ｃｍ３とし、シリコン層２０ｎ、２０ｐをそれぞれ３２ブロック、併せて６４ブロック分を直列に配置するとする。このとき、半導体ブロックの１辺を１．２ｍｍ程度の正方形とすると、その高さは、約６．３ｍｍとなる。本願発明者は、シリコンのゼーベック係数、電気抵抗及び熱コンダクタンス等の物性値、並びにペルチェ素子２０の表裏面間の温度差等を勘案して、１２Ｖの直流電圧で駆動する場合には、６４ブロックの直列配列が好適であるとの知見を得ている。
【００３７】
また、上述したように、ペルチェ素子２０における複数の上部電極２２は、互いに隣接するシリコン層２０ｎ、２０ｐの高さ方向の中間部分で電気的に接続されている。このように、上部電極２２を各シリコン層２０ｎ、２０ｐの上端部ではなく、中間部分に設けると、ペルチェ素子２０を構成する各シリコン層２０ｎ、２０ｐを十分な容量を持つ熱容量部３０として構成した場合に、各シリコン層２０ｎ、２０ｐの内部抵抗による発熱が大きくなるおそれがある。そこで、各シリコン層２０ｎ、２０ｐの中間部分において上部電極２２で接続すると、ペルチェ素子２０に対して、熱容量の増大と内部抵抗による発熱の抑制とを両立することができる。
【００３８】
また、それぞれペルチェ素子２０が接合された複数個のパワー半導体素子１０は、筐体の内部に封止されてもよい。図１に示すように、筐体の蓋体５０が、熱容量部３０の上面と接触してもよい。蓋体５０に比較的に熱伝導率が高い、例えばアルミニウムのような金属を用いれば、筐体内及び熱容量部３０からの熱を、蓋体５０を通して外部に放熱することが可能となる。
【００３９】
−効果−
このように、本実施形態に係るパワー半導体装置１によると、パワー半導体素子１０と接合され、熱的に連結されたペルチェ素子２０は、その構成体であるｎ型シリコン層２０ｎ及びｐ型シリコン層２０ｐの上部が上方に延長されて構成された熱容量部３０と熱的に接続される。これにより、この熱容量部３０が、パワー半導体素子１０からの放熱の熱流束を瞬間的に上回るピークを持つ熱量を一時的に貯留することができる。さらに、この熱量のピークが過ぎた後、車両の場合は数秒以内の後には、ペルチェ素子２０における直流電源５３の極性を反転することにより、熱容量部３０に貯留された熱をパワー半導体素子１０側から放熱することができる。従って、当該パワー半導体素子１０に対してその出力（能力）を十分に引き出すことが可能となる。
【００４０】
図２に、例えば、ＩＧＢＴからなる複数のパワー半導体素子１０を用いたパワーモジュールを車両に搭載した場合の、モータトルクの要求仕様値とパワー半導体素子１０の発熱温度との関係を示す。ここで、破線のグラフはモータトルクの要求仕様値（右縦軸）であり、実線のグラフはパワー半導体素子１０の温度（左縦軸）である。図２に示すように、モータへの３秒間程度のトルク要求に対して、パワー半導体素子１０が６０℃程度から９０℃程度にまで上昇する。このときの温度の上昇率は約４０℃／ｓである。インバータシステムの構成によっては、１１０℃程度まで上昇する場合もあり、本実施形態では、ペルチェ素子２０に電気エネルギーを瞬間的（間欠的）に付与することにより、このピーク部分の熱を熱容量部３０に放熱する（図１の矢印Ｔ１を参照。）。また、パワー半導体素子１０の温度が６０℃程度の定常状態の下では、熱容量部３０に蓄熱された熱を上面の蓋体５０を通して放熱すると共に、ペルチェ素子２０の上部電極２２から吸熱して、下部電極２１、パワー半導体素子１０、パワー素子電極１１、及び接着材１２等を通して、冷却部である基台４０に放熱する（図１の矢印Ｔ２を参照。）。
【００４１】
（製造方法）
以下、本実施形態に係る製造方法について図面を参照しながら説明する。
【００４２】
製造方法においては、パワー半導体素子１０としてＤＭＯＳＦＥＴを用い、このパワー半導体素子１０の上にペルチェ素子２０を接合して形成する。
【００４３】
図３に本実施形態に係るパワー半導体素子１０の要部の断面構成の一例を示す。図３に示すように、パワー半導体素子１０は、ｎ＋型ＳｉＣからなるバルク層（コンタクト層）３２０と、該バルク層３２０の上にエピタキシャル成長したｎ型ＳｉＣからなり、耐圧を規制するドリフト層３３０と、該ドリフト層３３０の上にエピタキシャル成長したｉ型ＳｉＣからなる絶縁性の熱伝導層３７０とを有している。ここでは、ｎ＋型ＳｉＣの不純物濃度は、例えば、１．０×１０１８ｃｍ−３程度としてもよく、ｎ型ＳｉＣは、１．０×１０１６ｃｍ−３程度としてもよい。また、ドリフト層３３０の厚さは、１０μｍ程度としてもよい。
【００４４】
ドリフト層３３０の表面上で、且つ熱伝導層３７０から部分的に露出した領域（電極形成領域）の上には、ゲート絶縁膜３８０ａを介したゲート電極３９０が選択的に形成されている。該ゲート電極３９０及びゲート絶縁膜３８０ａは、絶縁膜３８０ｂにより覆われている。ゲート電極３９０は、多結晶シリコン（Poly-Ｓｉ）でもよく、多結晶炭化シリコン（Poly-ＳｉＣ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）であってもよい。また、ゲート絶縁膜３８０ａは、酸化シリコン（ＳｉＯ２）でもよく、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ３Ｎ４）、窒化ボロン（ＢＮ）又はダイヤモンド（Ｃ）であってもよい。
【００４５】
さらに、ドリフト層３３０の上で、且つ熱伝導層３７０同士の間の電極形成領域には、例えばニッケル（Ｎｉ）からなるソース電極４００が絶縁膜３８０ｂを覆うように形成されている。
【００４６】
ドリフト層３３０の上部には、各熱伝導層３７０とこれと対向するゲート絶縁膜３８０ａの端部との間に、それぞれｐ型のボディ層３４０が形成されている。各ボディ層３４０の上部には、ゲート絶縁膜３８０ａ側にｎ＋型のソース層３５０がそれぞれ形成され、該ソース層３５０と隣接して熱伝導層３７０側に、耐圧向上のためのｐ＋領域３６０がそれぞれ形成されている。各ソース層３５０は、その上に形成されているソース電極４００とオーミック接触する。また、バルク層３２０の裏面上には、例えばニッケル（Ｎｉ）からなるドレイン電極３１０が形成されている。これらボディ層３４０、ソース層３５０及びｐ＋領域３６０は、それぞれ、公知のリソグラフィ法及びイオン注入法等によって形成することができる。ここで、ボディ層３４０のｐ型の不純物濃度は、例えば、１．０×１０１６ｃｍ−３程度としてもよく、また、ソース層３５０のｎ型の不純物濃度は、例えば、１．０×１０２０ｃｍ−３程度としてもよい。
【００４７】
ＤＭＯＳＦＥＴにおいては、ゲート電極３９０に所定の電圧が引加されて、ｐ型のボディ層３４０におけるゲート絶縁膜３８０ａとの境界部分に反転層であるｎ型のチャネル領域３４０ａが形成される。その結果、動作電流は、ドレイン電極３１０、バルク層３２０、ドリフト層３３０、チャネル領域３４０ａ、ソース層３５０及びソース電極４００の順に流れる。この電流経路においては、チャネル領域３４０ａにおけるチャネル抵抗とドリフト層３３０におけるドリフト抵抗とが大きい。従って、該チャネル抵抗及び該ドリフト抵抗によるジュール熱が、パワー半導体素子１０の全体の発熱量に高い割合で占める。
【００４８】
次に、図４に示すように、ウエハ状態にあって、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜１７０が最表面に形成されたパワー半導体素子１０に対して、下部電極２１を形成して所定のパターニングを行う。
【００４９】
まず、下部電極２１には、例えば、銅（Ｃｕ）をターゲット材とするスパッタリング法を用いて、厚さが７０μｍ程度の銅膜を形成する。
【００５０】
続いて、形成した銅膜の上にレジストを塗布して第１レジスト膜１０１を形成し、リソグラフィ法により、第１レジスト膜１０１に所定の下部電極パターンを形成する。その後、パターン化された第１レジスト膜１０１をマスクとして、塩化第二鉄（塩化鉄（III）：ＦｅＣｌ３）溶液や酸性溶液を用いてエッチングを行って、図４に示す所定のパターンを有する下部電極２１を得る。
【００５１】
次に、図５に示すように、第１レジスト膜１０１を除去し、その後、下部電極２１が形成されたパワー半導体素子１０の上に、例えば、化学気層堆積（ＭＯＣＶＤ）法を用いて、酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮ）からなる絶縁膜２３Ａを成膜する。絶縁膜２３Ａの膜厚は、上部電極２２の下端部の位置を決定する。ここでは、絶縁膜２３Ａの膜厚は、１３μｍ程度としてもよい。
【００５２】
続いて、成膜した絶縁膜２３Ａの上に、銅スパッタリング法を用いて、厚さが１００μｍ程度の銅からなる上部電極形成膜２２Ａを形成する。
【００５３】
続いて、上部電極形成膜２２Ａの上にレジストを塗布して第２レジスト膜１０２を形成し、リソグラフィ法により、第２レジスト膜１０２に所定の上部電極パターンを形成する。
【００５４】
次に、図６に示すように、第２レジスト膜１０２をマスクとして、上部電極形成膜２２Ａに対してエッチングを行って、第１上部電極２２ａを形成する。ここでは、銅からなる上部電極形成膜２２Ａのエッチングにはドライエッチングを用いる。このドライエッチングは、エッチングガスに、塩素（Ｃｌ２）又は四塩化炭素（ＣＣｌ４）等を含むガスを用いた減圧プラズマエッチングであってもよい。
【００５５】
次に、図７に示すように、第３レジスト膜１０３を、絶縁膜２３Ａの上における第１上部電極２２ａ同士の間の領域に形成する。第３レジスト膜１０３の幅は、絶縁膜２３Ａに対して、パターン化された下部電極２１を共有するシリコン層２０ｎ、２０ｐの下部領域同士を絶縁する絶縁幅を規制する。
【００５６】
続いて、第２レジスト膜１０２及び第３レジスト膜１０３をマスクとして、絶縁膜２３Ａに対してドライエッチングを行う。絶縁膜２３Ａが酸化シリコンの場合は、例えば、フッ化炭素（ＣＦ４）をエッチングガスとするプラズマエッチング法、また、絶縁膜２３Ａが窒化シリコンの場合は、例えば、フッ化炭素（ＣＦ４）と酸素（Ｏ２）との混合ガス、又はフッ化硫黄（ＳＦ６）等をエッチングガスとするプラズマエッチング法によりエッチングを行う。その後、各レジスト膜１０２、１０３を除去して、図８に示す絶縁支持部２３ａ及び下部絶縁膜２３ｂを得る。
【００５７】
一方、図９に示すように、径が８ｃｍ程度で、厚さが６．２ｍｍ程度の単結晶シリコンからなるインゴット２０Ａから、底辺が最大で０．９８ｍｍ程度の立柱体状にダイシングすることにより、複数のｎ型シリコン層２０ｎを切り出す。ここでは、予めインゴット２０Ａを所定の不純物濃度を有するｎ型としておく。図示はしないが、ｐ型の単結晶シリコンからなるインゴット（図示せず）から、同様にして、複数のｐ型シリコン層２０ｐを切り出す。
【００５８】
次に、図１０に示すように、各シリコン層２０ｎ、２０ｐの少なくとも側面及び底面に対して、例えばイオン注入を行って、下部電極２１及び上部電極２２とのコンタクト用の高濃度ドーピング層２０ｈを形成する。ｎ型シリコン層２０ｎのドーパントには、例えば燐（Ｐ）を用いることができ、ｐ型シリコン層２０ｐのドーパントには、例えばホウ素（Ｂ）を用いることができる。
【００５９】
続いて、スパッタリング法により、銅からなる第２上部電極２２ｂをｐ型シリコン層２０ｐの一方の側面の第１上部電極２２ａ（図８を参照。）と対向する領域に形成する。また、ｎ型シリコン層２０ｎの第１上部電極２２ａは、ｐ型シリコン層２０ｐの第１上部電極２２ａと対向して接続できるように、ｐ型シリコン層２０ｐとは反対側の側面（図１０では左側）に形成する。なお、第２上部電極２２ｂには、めっき法（電界めっき又は無電界めっき）を用いることができる。
【００６０】
次に、複数の下部電極２１の上に、ｎ型シリコン層２０ｎとｐ型シリコン層２０ｐとをそれぞれ所定の位置に配置する。
【００６１】
ここでは、図１１〜図１４に示すように、例えば、下部電極２１の上にそれぞれ配置されるｎ型シリコン層２０ｎ又はｐ型シリコン２０ｐの各配置位置と対応する複数の開口部６０ａを有するマスク６０を用いる。マスク６０における開口パターンは、１種類であってもよい。この場合、例えばｐ型シリコン２０ｐを配置する際には、ｎ型シリコン層２０ｎの配置位置に対して、平面視で１列分だけ左方向又は右方向にずらして使用すればよい。また、当該マスク６０の構成材料には金属膜を用いてもよい。この場合、複数の開口部６０ａはエッチングにより形成してもよい。
【００６２】
まず、図１１に示すように、マスク６０を、その各開口部６０ａが下部電極２１におけるｎ型シリコン層２０ｎの各配置位置と一致するように、下部電極２１の上方に保持する。続いて、マスク６０の各開口部６０ａを通して、その下方の下部電極２１の上に、クリームはんだ等の流動性（粘性）を持つはんだ材２４の必要量を塗布又は滴下する。
【００６３】
次に、図１２に示すように、ｎ型シリコン層２０ｎの配置位置と一致するように保持されたマスク６０の各開口部６０ａを通して、それぞれｎ型シリコン層２０ｎを下部電極２１上のはんだ材２４の上に載置する。
【００６４】
次に、図１３に示すように、マスク６０を、その各開口部６０ａが下部電極２１におけるｐ型シリコン層２０ｐの各配置位置と一致するように、絶縁性基板２３上の上方に保持する。ここでは、マスク６０の保持位置をｎ型シリコン層２０ｎの場合と比べて、１列分だけ左方向にずらしている。続いて、マスク６０の各開口部６０ａを通して、その下方の下部電極２１の上に、はんだ材２４を塗布又は滴下する。
【００６５】
次に、図１４に示すように、ｐ型シリコン層２０ｐの配置位置と一致するように保持されたマスク６０の各開口部６０ａを通して、それぞれｐ型シリコン層２０ｐを下部電極２１上のはんだ材２４の上に載置する。
【００６６】
その後、マスク６０を除去し、上方から各シリコン層２０ｎ、２０ｐを押圧しながら所定の温度に加熱して、はんだ材２４を硬化する。これにより、各シリコン層２０ｎ、２０ｐが下部電極２１と固着する。これにより、図１５に示す状態のペルチェ素子２０の複数の半導体ブロックを得る。
【００６７】
なお、図１４及び図１５に示すように、行方向（図中のｘ方向）に互いに隣接する各シリコン層２０ｎ、２０ｐにおける下部絶縁膜２３ｂとそれぞれ反対側の側面に設けられて対向する第２上部電極２２ｂ同士が、第１上部電極２２ａを挟んで電気的に接続される構成を採る。従って、図１２に示すｎ型シリコン層２０ｎ及び図１４に示すｐ型シリコン層２０ｐのマスク６０を用いた各配置工程においては、それぞれ側面上の第２上部電極２２ｂが対向するように配置する必要がある。
【００６８】
また、図１４において、例えば、下から１行目の右端に位置するｎ型シリコン層２０ｎと下から２行目の右端に位置するｐ型シリコン層２０ｐとにおいても、列方向（図中のｙ方向）に互いに対向する側面に第１上部電極２２ａ及び第２上部電極２２ｂを設けておき、直列に接続できるようにする。下から２行目の左端に位置するｎ型シリコン層２０ｎと下から３行目の左端に位置するｐ型シリコン層２０ｐとにおいても同様であり、全８行分を直列に接続する。
【００６９】
次に、図１６に示すように、各シリコン層２０ｎ、２０ｐ、下部電極２１、第１上部電極２２ａ及び第２上部電極２２ｂに対して、温度が約２２０℃で、１８０秒間程度のシンタリングを行う。これにより、第１上部電極２２ａと第２上部電極２２ｂとが接合された上部電極２２を得る。
【００７０】
次に、図１７に示すように、本実施形態に係るパワー半導体装置１は、一例として、２組の３アーム構成のインバータ装置を搭載するモジュールとしている。すなわち、それぞれペルチェ素子２０が接合された６個のパワー半導体素子１０を含むインバータ装置を、外部端子５２を有する筐体５１内に配設する。なお、図１７においては、配線の図示を省略している。
【００７１】
−効果（製造方法）−
上述したように、本実施形態に係るパワー半導体装置１の製造方法によると、パワー半導体素子１０の製造プロセスにおいて、パワー半導体素子１０の上面に、熱容量体３０を構成する各シリコン層２０ｎ、２０ｐを有するペルチェ素子２０を接合して形成することができる。その上、ペルチェ素子２０は、各シリコン層２０ｎ、２０ｐの高さが底部の径よりも大きい立柱体として形成されて熱容量体３０を構成するので、各シリコン層２０ｎ、２０ｐはパワー半導体素子１０に対して瞬間的に大きな負荷が生じた場合に、パワー半導体素子１０からの発熱を一時的に蓄えることができる。また、その後の軽負荷時には、各半導体ブロックに蓄えられていた熱を排熱することができる。
【産業上の利用可能性】
【００７２】
本発明は、パワー半導体素子の出力を抑制することなく、当該半導体素子からの発熱を吸熱し且つ放熱でき、車両用のパワー半導体装置として特に有用である。
【符号の説明】
【００７３】
１      パワー半導体装置
１０    パワー半導体素子
１１    パワー素子電極
１３    ペルチェ素子接続用ソース電極
２０    ペルチェ素子
２０ｈ  高濃度ドーピング層
２０ｎ  ｎ型シリコン層（立柱体／半導体ブロック）
２０ｐ  ｐ型シリコン層（立柱体／半導体ブロック）
２１    下部電極
２２    上部電極
２２ａ  第１上部電極
２２ｂ  第２上部電極
２３Ａ  絶縁膜
２３ａ  絶縁支持部
２３ｂ  絶縁壁
２４    はんだ材
３０    熱容量部（熱容量体）
４０    基台（冷却部）
５０    蓋体
５１    筐体
６０    マスク
６０ａ  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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