(57)【要約】【課題】  複数の増幅信号の出力部への出力順序を好適なものにすることができ、出力部が出力する信号を受ける処理回路の処理時間を短縮可能にする構成を備える光電変換装置を提供する。【解決手段】  増幅部は、第１信号を第１ゲインで増幅した第１増幅信号と、第１信号を第２ゲインで増幅した第２増幅信号と、第２信号を第３ゲインで増幅した第３増幅信号と、第２信号を第４ゲインで増幅した第４増幅信号とを、この順で前記ＡＤ変換部に出力し、ＡＤ変換部は、第１〜第４増幅信号のそれぞれに対応する第１〜第４デジタル信号を生成し、ＡＤ変換部は出力部に、第２デジタル信号と第３デジタル信号を、第１デジタル信号、第４デジタル信号よりも先に出力する光電変換装置である。【選択図】  図１
2020161981.tif 000002
【特許請求の範囲】
【請求項１】
第１信号、第２信号を異なるタイミングで出力する画素と、
前記第１信号、前記第２信号を増幅して増幅信号を出力する増幅部と、
前記増幅信号をＡＤ変換してデジタル信号を出力するＡＤ変換部と、
前記デジタル信号が入力される出力部と、を有する光電変換装置であって、
前記増幅部は、
前記第１信号を第１ゲインで増幅した第１増幅信号と、
前記第１信号を第２ゲインで増幅した第２増幅信号と、
前記第２信号を第３ゲインで増幅した第３増幅信号と、
前記第２信号を第４ゲインで増幅した第４増幅信号とを、この順で前記ＡＤ変換部に出力し、
前記第１ゲイン、前記第２ゲイン、前記第３ゲイン、前記第４ゲインの大きさは、
（１）前記第１ゲイン＜前記第２ゲイン、前記第３ゲイン＞前記第４ゲイン、
（２）前記第１ゲイン＞前記第２ゲイン、前記第３ゲイン＜前記第４ゲイン、
のいずれかの関係にあり
前記ＡＤ変換部は、
前記第１増幅信号をＡＤ変換して第１デジタル信号を生成し、
前記第２増幅信号をＡＤ変換して第２デジタル信号を生成し、
前記第３増幅信号をＡＤ変換して第３デジタル信号を生成し、
前記第４増幅信号をＡＤ変換して第４デジタル信号を生成し、
前記ＡＤ変換部は、前記出力部に、前記第２デジタル信号と前記第３デジタル信号を、前記第１デジタル信号、前記第４デジタル信号よりも先に出力することを特徴とする光電変換装置。
【請求項２】
前記画素は、光に応じて信号電荷を蓄積する光電変換部と、前記信号電荷が転送されるフローティングディフュージョンとを有し、
前記第１信号は、リセットされた前記フローティングディフュージョンの電位に基づく信号であり、
前記第２信号は、前記信号電荷が転送された前記フローティングディフュージョンの電位に基づく信号であることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記画素は、光に応じて信号電荷を蓄積する複数の光電変換部を備え、
前記第１信号は、前記複数の光電変換部の一部の光電変換部が蓄積した信号電荷に基づく信号であり、
前記第２信号は、前記複数の光電変換部の、少なくとも他の一部の光電変換部が蓄積した信号電荷に基づく信号であることを特徴とする請求項１に記載の光電変換装置。
【請求項４】
前記光電変換装置は、前記ＡＤ変換部と前記出力部とが接続される、第１出力線および第２出力線を有し、
前記ＡＤ変換部が前記出力部に前記第１出力線を介して前記第２デジタル信号を出力している期間に、
前記ＡＤ変換部が前記出力部に前記第２出力線を介して前記第３デジタル信号を出力することを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置。
【請求項５】
前記ＡＤ変換部が前記出力部に前記第１出力線を介して、前記第１デジタル信号と前記第４デジタル信号の一方を出力している期間に、
前記ＡＤ変換部が前記出力部に前記第２出力線を介して、前記第１デジタル信号と前記第４デジタル信号の他方を出力することを特徴とする請求項４に記載の光電変換装置。
【請求項６】
前記ＡＤ変換部は、第１メモリ、第２メモリ、第３メモリ、選択回路を有し、
前記第１メモリの出力ノード、前記第２メモリの出力ノードは、前記選択回路の入力ノードに接続され、
前記選択回路の出力ノードと、前記第３メモリの出力ノードが前記出力部に接続され、
前記第１メモリは前記第１デジタル信号を保持し、
前記第２メモリは前記第２デジタル信号を保持し、
前記第３メモリは、前記第３デジタル信号と前記第４デジタル信号の一方を保持した後、前記第３デジタル信号と前記第４デジタル信号の他方を保持することを特徴とする請求項１〜５のいずれか１項に記載の光電変換装置。
【請求項７】
前記第１メモリと前記第２メモリは、ともに前記第１デジタル信号を保持し、
その後、前記第２メモリは前記第２デジタル信号を保持することを特徴とする請求項６に記載の光電変換装置。
【請求項８】
前記第１メモリと前記第２メモリは、ともに前記第２デジタル信号を保持し、
その後、前記第２メモリは前記第１デジタル信号を保持することを特徴とする請求項６に記載の光電変換装置。
【請求項９】
前記第１メモリの出力ノードは、前記第２メモリの入力ノードにさらに接続され、
前記第１メモリは、前記第２デジタル信号を保持し、
前記第２メモリは、前記第１メモリから入力される前記第２デジタル信号を保持し、
その後、前記第１メモリは前記第１デジタル信号を保持することを特徴とする請求項６に記載の光電変換装置。
【請求項１０】
前記第２メモリの出力ノードは、前記第１メモリの入力ノードにさらに接続され、
前記第２メモリは、前記第１デジタル信号を保持し、
前記第１メモリは、前記第２メモリから入力される前記第１デジタル信号を保持し、
その後、前記第２メモリは前記第２デジタル信号を保持することを特徴とする請求項６に記載の光電変換装置。
【請求項１１】
前記ＡＤ変換部は、前記第３メモリの入力ノードに接続された出力ノードを有する第４メモリをさらに有し、
前記第４メモリは、前記第３デジタル信号と前記第４デジタル信号の一方のデジタル信号を保持し、
前記第３メモリは、前記第４メモリが保持した前記第３デジタル信号と前記第４デジタル信号の前記一方のデジタル信号を保持することを特徴とする請求項１０に記載の光電変換装置。
【請求項１２】
画素から第１信号、第２信号が異なるタイミングで入力される信号処理回路であって、
前記信号処理回路は、
前記第１信号、前記第２信号を増幅して増幅信号を得て前記増幅信号を出力する増幅部と、
前記増幅信号をＡＤ変換してデジタル信号を得て前記デジタル信号を出力するＡＤ変換部と、
前記デジタル信号が入力される出力部と、を有し、
前記増幅部は、
前記第１信号を第１ゲインで増幅した第１増幅信号と、
前記第１信号を第２ゲインで増幅した第２増幅信号と、
前記第２信号を第３ゲインで増幅した第３増幅信号と、
前記第２信号を第４ゲインで増幅した第４増幅信号とを、この順で前記ＡＤ変換部に出力し、
前記第１ゲイン、前記第２ゲイン、前記第３ゲイン、前記第４ゲインの大きさは、
（１）前記第１ゲイン＜前記第２ゲイン、前記第３ゲイン＞前記第４ゲイン、
（２）前記第１ゲイン＞前記第２ゲイン、前記第３ゲイン＜前記第４ゲイン、
のいずれかの関係にあり
前記ＡＤ変換部は、
前記第１増幅信号をＡＤ変換して第１デジタル信号を生成し、
前記第２増幅信号をＡＤ変換して第２デジタル信号を生成し、
前記第３増幅信号をＡＤ変換して第３デジタル信号を生成し、
前記第４増幅信号をＡＤ変換して第４デジタル信号を生成し、
前記ＡＤ変換部は、前記出力部に、前記第２デジタル信号と前記第３デジタル信号を、前記第１デジタル信号、前記第４デジタル信号よりも先に出力することを特徴とする信号処理回路。
【請求項１３】
請求項１〜１１のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。
【請求項１４】
移動体であって、
請求項１〜１１のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と、
を有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、信号処理回路、撮像システム、移動体に関する。
【背景技術】
【０００２】
入射する光に基づいた電気信号を出力する光電変換装置が知られている。このような光電変換装置において、例えば光電変換装置の信号を用いて画像を生成する場合には、画像の白飛びや黒沈みを低減させることが求められている。
【０００３】
特許文献１では、画素が異なるタイミングで出力する複数の信号のそれぞれを複数のゲインで増幅させることで、複数の出力信号を得ている。すべての複数の出力信号が並行して出力部に出力される動作もまた、記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術では、複数の出力信号の出力順序について、検討が充分では無い。光電変換装置では種々の出力方式への対応が求められる。特許文献１では、すべての複数の出力信号の出力部への並行出力を行わない場合における、複数の出力信号の出力部への出力順序について検討されていない。
【０００６】
複数の出力信号の出力部への並行出力を行わない場合を考える。このとき、出力部から信号を入力される信号処理回路は、付与されたゲインが互いに大きく異なる複数の出力信号が入力されると、ゲインの変更に伴う信号処理方法の変更動作が必要になることがある。この場合、変更動作のための期間が増加することによる単位時間あたりの信号処理量の低下が生じる。
【課題を解決するための手段】
【０００７】
本発明は上記の課題を鑑みて為されたものであり、一の態様は、第１信号、第２信号を異なるタイミングで出力する画素と、前記第１信号、前記第２信号を増幅して増幅信号を出力する増幅部と、前記増幅信号をＡＤ変換してデジタル信号を出力するＡＤ変換部と、前記デジタル信号が入力される出力部と、を有する光電変換装置であって、前記増幅部は、前記第１信号を第１ゲインで増幅した第１増幅信号と、前記第１信号を第２ゲインで増幅した第２増幅信号と、前記第２信号を第３ゲインで増幅した第３増幅信号と、前記第２信号を第４ゲインで増幅した第４増幅信号とを、この順で前記ＡＤ変換部に出力し、前記第１ゲイン、前記第２ゲイン、前記第３ゲイン、前記第４ゲインの大きさは、（１）前記第１ゲイン＜前記第２ゲイン、前記第３ゲイン＞前記第４ゲイン、（２）前記第１ゲイン＞前記第２ゲイン、前記第３ゲイン＜前記第４ゲイン、のいずれかの関係にあり、前記ＡＤ変換部は、前記第１増幅信号をＡＤ変換して第１デジタル信号を生成し、前記第２増幅信号をＡＤ変換して第２デジタル信号を生成し、前記第３増幅信号をＡＤ変換して第３デジタル信号を生成し、前記第４増幅信号をＡＤ変換して第４デジタル信号を生成し、前記ＡＤ変換部は、前記出力部に、前記第２デジタル信号と前記第３デジタル信号を、前記第１デジタル信号、前記第４デジタル信号よりも先に出力することを特徴とする光電変換装置である。
【発明の効果】
【０００８】
本発明により、複数の増幅信号の出力部への出力順序を好適なものにすることができ、出力部が出力する信号を受ける処理回路の処理時間も短縮可能にできる。
【図面の簡単な説明】
【０００９】
【図１】光電変換装置の構成を示す図
【図２】画素の構成を示す図
【図３】光電変換装置の動作を示す図
【図４】光電変換装置の構成を示す図
【図５】光電変換装置の動作を示す図
【図６】光電変換装置の構成を示す図
【図７】光電変換装置の動作を示す図
【図８】画素の構成を示す図
【図９】画素のレイアウトを示す図
【図１０】光電変換装置の動作を示す図
【図１１】撮像システムの構成を示す図
【図１２】撮像システム、移動体の構成を示す図
【発明を実施するための形態】
【００１０】
［実施例１］
本実施例の光電変換装置について、図面を参照しながら説明する。なお、以下に述べる実施例中に記載されるトランジスタの導電型は一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施例中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、トランジスタのゲート、ソース、ドレインの電位は適宜変更される。例えば、スイッチとして動作させるトランジスタであれば、ゲートに供給する電位のローレベルとハイレベルとを、導電型の変更に伴って、実施例中の説明に対し逆転させるようにすればよい。また、以下に述べる実施例中に記載される半導体領域の導電型についても一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施例中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、半導体領域の電位は適宜変更される。
【００１１】
図１は、実施例１の光電変換装置の構成を示した図である。
【００１２】
画素アレイ１には、複数行および複数列に渡って複数の画素１０が配されている。
【００１３】
垂直走査回路６は、複数行の画素１０のそれぞれに対し、対応する１つの制御線群６１によって接続されている。
【００１４】
タイミング制御回路５は、垂直走査回路６に対し、制御線５１を介して接続されている。制御線５１には、垂直走査回路６の走査を制御する垂直同期信号が出力される。また、タイミング制御回路５は、後述する参照電圧供給回路７、カウンタ８に対して、対応する制御線５２、５３を介して接続されている。制御線５２には、参照電圧供給回路７が出力するランプ信号の電位の変化の開始、終了を制御する信号が出力される。また、制御線５３には、クロックパルスが出力される。また、タイミング制御回路５は、保持部４に対して接続されている。
【００１５】
複数列の画素１０のそれぞれに対し、対応する１つの信号線１１が接続されている。
【００１６】
信号線１１は、増幅部２に設けられた複数のアンプのうちの対応する１つのアンプ２−１に接続される。増幅部２のそれぞれのアンプ２−１は、画素１０から出力された複数の信号のそれぞれを、複数のゲインで増幅することで、複数の増幅信号を生成する。
【００１７】
比較部３は、増幅部２に接続されている。比較部３は複数の比較器３−１を有している。複数の比較器３−１のそれぞれは、対応する１つのアンプ２−１から複数の増幅信号が入力される。また、比較部３は、参照信号線７１を介して参照電圧供給回路７に接続されている。参照電圧供給回路７は、参照信号線７１を介して、ランプ信号を複数の比較器３−１に出力する。比較器３−１は、参照電圧供給回路７から入力されるランプ信号と、複数の増幅信号のそれぞれとを比較し、当該比較の結果を示す比較結果信号を生成する。比較部３は、この比較結果信号の信号レベルの変化に基づいて保持部４にラッチ信号を出力する。
【００１８】
保持部４は比較部３に接続されている。また、保持部４はカウンタ８に、カウント信号線８１を介して接続されている。カウンタ８は、タイミング制御回路５から出力されるクロックパルスをカウントすることによってカウント信号を生成する。
【００１９】
保持部４は、第１メモリ回路４１、第２メモリ回路４２、スイッチ９２、スイッチ９４を有する。第１メモリ回路４１は、メモリ４１０、メモリ４１１、セレクタ４１２（選択回路）、スイッチ４１３、スイッチ４１４を有する。
【００２０】
第２メモリ回路４２は、メモリ４２０、スイッチ４２１を有する。
【００２１】
メモリ４１０、４１１、４２０にはカウンタ８からカウント信号が入力される。
【００２２】
比較部３が出力するラッチ信号は、第１メモリ回路４１、第２メモリ回路４２に出力される。
【００２３】
タイミング制御回路５が出力する信号ｍｓｅｌ＿ｎ、ｍｌｔｘ＿ｅｎ、ｍｓｅｌ＿ｓによって、比較結果信号が入力されるメモリがメモリ４１０、４１１、４２０のいずれかに選択される。
【００２４】
セレクタ４１２は、タイミング制御回路５から入力される信号ｍ２ｓｅｌによって、メモリ４１０、４１１の一方の信号を選択し、スイッチ９２へ出力する。
【００２５】
スイッチ９２、９４は、水平走査回路９に接続されている。水平走査回路９から出力される走査信号ｈｎ（ｎは１以上の整数）によって、オン、オフが切り替えられる。
【００２６】
スイッチ９２がオンすると、セレクタ４１２から出力される信号が第１出力線９３に出力される。
【００２７】
スイッチ９４がオンすると、メモリ４２０から出力される信号が第２出力線９５に出力される。
【００２８】
第１出力線９３、第２出力線９５に出力された信号は、出力部５５に入力される。出力部５５は、第１出力線９３、第２出力線９５に出力された信号に対し、ノイズ低減処理、増幅処理、差分処理、誤差補正処理など、種々の処理を行って、光電変換装置の外部に信号を出力する。
【００２９】
増幅部２、比較部３、保持部４は、入力されるアナログ信号を処理する信号処理回路である。
【００３０】
図２は、画素１０の構成を示した図である。
【００３１】
画素１０は、フォトダイオード１０１（光電変換部）、転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４、および選択トランジスタ１０５の４つのトランジスタを有する構成となっている。
【００３２】
転送トランジスタ１０２、リセットトランジスタ１０３、および選択トランジスタ１０５のゲートには、図１で説明した通り、垂直走査回路６から出力される制御線群６１が接続される。
【００３３】
転送トランジスタ１０２には転送パルスｔｘ、リセットトランジスタ１０３にはリセットパルスｒｅｓ、選択トランジスタにはセレクトパルスｓｅｌが図１の垂直走査回路６から入力される。増幅トランジスタ１０４のソースは、選択トランジスタ１０５を介して出力線１１に接続している。画素１０のフローティングディフュージョン（ＦＤ）は、転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４が接続されている。
【００３４】
次に、画素信号読み出し、ＡＤ変換、信号出力動作について説明する。
【００３５】
図３は本実施例における、任意の行での画素信号の読み出しから出力までの動作を示したタイミングチャートである。
【００３６】
時刻ｔ０から時刻ｔ１までの期間において、ＦＤのリセットを行う。時刻ｔ１以降、画素１０は、リセットされたＦＤの電位に基づく信号（Ｎ信号）を出力する。
【００３７】
時刻ｔ２に、増幅部２のゲインが、第１ゲインに設定される。また、参照電圧供給回路７によるランプ信号のランプ動作およびカウンタ８によるカウント動作が開始される。また、信号ｍｓｅｌ＿ｎおよび信号ｍｌｔｘ＿ｅｎはＨｉｇｈレベルにあり、スイッチ４１３、４１４はオン状態にある。増幅部２に第１ゲインを設定するタイミングは、時刻ｔ２よりも前にあらかじめ変更しておいてもよい。
【００３８】
この時刻ｔ２に、増幅部２が出力する信号は、Ｎ信号を第１ゲインで増幅した信号である。この信号には、第１ゲインにおける増幅部２のオフセット成分が含まれる。
【００３９】
なお、増幅部２の前段に、画素１０が出力するノイズを低減するＣＤＳ回路（ＣＤＳはＣｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇの略）を設ける場合が有る。この場合には、ＣＤＳ回路がＮ信号を保持し、増幅部２の入力ノードは、増幅部２のリセットレベルとなる。よって、ＣＤＳ回路が設けられている場合には、増幅部２が出力する信号は、第１ゲインにおける、増幅部２のオフセット信号が主成分の信号となる。
【００４０】
時刻ｔ３に、ランプ信号と増幅部２の出力との大小関係が反転し、比較器３−１の比較結果信号が変化する。この変化によって、比較部３は保持部４にラッチ信号を出力する。
【００４１】
メモリ４１０、メモリ４１１にラッチ信号が入力され、そのタイミングでカウンタ８から入力されているカウント信号の値を保持する。これにより、メモリ４１０、４１１には、増幅部２の第１ゲインの設定によるＮ信号に対応するデジタル信号が保持される。なお、増幅部２の前段ＣＤＳ回路が備わる場合には、メモリ４１０、４１１には、増幅部２の第１ゲインの設定によるオフセット成分に対応するデジタル信号が保持される。
【００４２】
ＡＤ変換完了後、ランプ信号およびカウント信号を初期化する。以降のＡＤ変換についても、ＡＤ変換完了後は同様にランプ信号およびカウント信号を初期化する。
【００４３】
時刻ｔ４に、信号ｍｌｔｘ＿ｅｎがＬｏｗレベルとなる。これによりスイッチ４１３はオフする。したがって、メモリ４１０にはラッチ信号が入力されなくなる。
【００４４】
時刻ｔ５に、増幅部２が第１ゲインよりも高い第２ゲインに設定される。
【００４５】
この時刻ｔ５に、増幅部２が出力する信号は、Ｎ信号を第２ゲインで増幅した信号である。この信号には、第２ゲインにおける増幅部２のオフセット成分が含まれる。
【００４６】
なお、増幅部２の前段に、画素１０が出力するノイズを低減するＣＤＳ回路が設けられている場合には、増幅部２が出力する信号は、第２ゲインにおける、増幅部２のオフセット信号が主成分の信号となる。
【００４７】
そして、参照電圧供給回路７によるランプ信号のランプ動作およびカウンタ８によるカウント動作が開始される。
【００４８】
なお、増幅部２のゲインの設定タイミングは、時刻ｔ４から時刻ｔ５の間で変更しておいてもよい。
【００４９】
時刻ｔ６に、ランプ信号との増幅部２の出力の大小関係が反転し、比較器３−１の比較結果信号が変化する。この変化によって、比較部３は保持部４にラッチ信号を出力する。
【００５０】
メモリ４１０にラッチ信号が入力され（メモリ４１１にはラッチ信号は入力されない）、そのタイミングでカウンタ８から入力されているカウント信号の値を保持する。これにより、メモリ４１０には、増幅部２の第２ゲインの設定によるＮ信号に対応するデジタル信号が保持される。なお、増幅部２の前段にＣＤＳ回路が備わる場合には、メモリ４１０には、増幅部２の第２ゲインの設定によるオフセット成分に対応するデジタル信号が保持される。
【００５１】
時刻ｔ７に、垂直走査回路６は信号ｔｘをＨｉｇｈレベルに遷移させて転送トランジスタ１０２をオンする。これにより、フォトダイオード１０１が入射光に基づいて蓄積した電荷がＦＤに転送される。よって、画素１０は、Ｎ信号に入射光に基づく信号が重畳された信号（Ｓ＋Ｎ信号）を増幅部２に出力する。その後、垂直走査回路６は、信号ｔｘをＬｏｗレベルに遷移させる。
【００５２】
この時刻ｔ８に、増幅部２が出力する信号は、Ｓ＋Ｎ信号を第２ゲインで増幅した信号である。なお、この信号には、第２ゲインにおける増幅部２のオフセット成分が含まれる。
【００５３】
なお、増幅部２の前段に、画素１０が出力するノイズを低減するＣＤＳ回路が設けられている場合がある。この場合は、増幅部２が出力する信号は、第２ゲインにおける増幅部２のオフセット信号と、Ｓ＋Ｎ号とＮ信号の差分（つまりＳ信号）を第２ゲインで増幅させた信号が主成分の信号となる。
【００５４】
時刻ｔ８に、参照電圧供給回路７によるランプ信号のランプ動作およびカウンタ８によるカウント動作を開始する。またタイミング制御回路５は、信号ｍｓｅｌ＿ｎをＬｏｗレベルに遷移させ、スイッチ４１４をオフする。また、信号ｍｓｅｌ＿ｓをＨｉｇｈレベルに遷移させ、スイッチ４２１をオンする。スイッチ４１４とスイッチ４２１の切替タイミングは、時刻ｔ７から時刻ｔ８の期間内であれば異なってもよい。
【００５５】
時刻ｔ９に、ランプ信号と増幅部２の出力の大小関係が反転し、比較器３−１の比較結果信号が変化する。この変化によって、比較部３は保持部４にラッチ信号を出力する。
【００５６】
メモリ４２０にラッチ信号が入力され、そのタイミングでカウンタ８から入力されているカウント信号の値を保持する。これにより、メモリ４２０には、増幅部２の第２ゲインの設定によるＳ＋Ｎ信号に対応するデジタル信号が保持される。なお、増幅部２の前段ＣＤＳ回路が備わる場合には、メモリ４１０には、増幅部２の第２ゲインの設定によるオフセット成分と、Ｓ信号を第２ゲインで増幅した信号に対応するデジタル信号が保持される。
【００５７】
時刻ｔ１０から時刻ｔ１２の間で順次水平走査信号ｈ１、ｈ２、・・・ｈｎを出力して各列のスイッチ９２および９４を第１出力線９３および第２出力線９５に接続し、各列の第２ゲイン設定によるＮおよびＳ信号のＡＤ変換結果を出力していく。
【００５８】
時刻ｔ１１にて、増幅部２の第１ゲイン設定にセットする。増幅部２が出力する信号は、Ｓ＋Ｎ信号を第１ゲインで増幅した信号である。なお、この信号には、第１ゲインにおける増幅部２のオフセット成分が含まれる。
【００５９】
なお、増幅部２の前段に、画素１０が出力するノイズを低減するＣＤＳ回路が設けられている場合がある。この場合には、増幅部２が出力する信号は、第１ゲインにおける増幅部２のオフセット信号と、Ｓ＋Ｎ号とＮ信号の差分（つまりＳ信号）を第１ゲインで増幅させた信号が主成分の信号となる。
【００６０】
時刻ｔ１３に、参照電圧供給回路７によるランプ信号のランプ動作およびカウンタ８によるカウント動作を開始する。
【００６１】
また、タイミング制御回路５は信号ｍ２ｓｅｌをＨｉｇｈレベルに遷移させて、メモリ４１１からデジタル信号が出力されるよう、セレクタ４１２を制御する。
【００６２】
時刻ｔ１４に、ランプ信号と増幅部２の出力の大小関係が反転し、比較器３−１の比較結果信号が変化する。この変化によって、比較部３は保持部４にラッチ信号を出力する。
【００６３】
メモリ４１０にラッチ信号が入力され、そのタイミングでカウンタ８から入力されているカウント信号の値を保持する。これにより、メモリ４１０には、増幅部２の第１ゲインの設定によるＳ＋Ｎ信号に対応するデジタル信号が保持される。なお、増幅部２の前段にＣＤＳ回路が備わる場合には、メモリ４１０には、増幅部２の第２１インの設定によるオフセット成分と、Ｓ信号を第１ゲインで増幅した信号に対応するデジタル信号が保持される。
【００６４】
ＡＤ変換完了後、タイミング制御回路５は、信号ｍｓｅｌ＿ｓをＬｏｗレベルに遷移させてスイッチ４２１をオフする。
【００６５】
時刻ｔ１５から時刻ｔ１６の間で順次水平走査信号ｈ１、ｈ２、・・・ｈｎを出力して各列のスイッチ９２およびスイッチ９４を第１出力線９３および第２出力線９５に接続し、各列の第１ゲイン設定によるＮ信号およびＳ信号のＡＤ変換結果を出力していく。
【００６６】
時刻ｔ１７に、タイミング制御回路５は信号ｍ２ｓｅｌをＬｏｗレベルに遷移させる。これにより、次行の画素１０のＮ信号の入力に備えることができる。
【００６７】
以上説明したように、本実施例では、異なるゲインで読み出したＮ信号とＳ信号を従来技術に比べて少ない数のメモリで読み出すことが可能になり、回路規模を削減することができる。
【００６８】
なお、本実施例では、増幅部３のゲイン設定を、第１ゲイン、第２ゲイン、第１ゲインの順としていた。この例に限られるものでは無く、第２ゲイン、第１ゲイン、第２ゲインの順としても良い。この場合には、Ｎ信号を第２ゲインで増幅した信号、Ｎ信号を第１ゲインで増幅した信号、Ｓ信号を第１ゲインで増幅した信号、Ｓ信号を第２ゲインで増幅した信号の順で、増幅部３はそれぞれの信号を出力する。ＡＤ変換部は、この順でＡＤ変換を行うため、保持部４のメモリ４１０、４１１が保持する信号は入れ換えることができる。また、メモリ４２０が保持する信号の順序はＳ＿１、Ｓ＿２の順となる。
【００６９】
なお、本実施例では、増幅部３のゲインは第１、第２ゲインの２つであったが、さらに多くのゲインを設定しても良い。例えば、Ｎ信号に付与するゲインは第１ゲイン、第２ゲインとし、Ｓ信号に付与するゲインは、第１ゲイン、第２ゲインとは値が異なる複数のゲインとするようにしても良い。すなわち、Ｎ信号、Ｓ信号に付与するゲインは、Ｎ信号に付与するゲインを第１、第２ゲイン、Ｓ信号に付与するゲインを第３、第４ゲインと表記すると、以下の（１）、（２）のいずれか関係であれば良い。
（１）第１ゲイン＜第２ゲイン、第３ゲイン＞第４ゲイン
（２）第１ゲイン＞第２ゲイン、第３ゲイン＜第４ゲイン
【００７０】
なお、第１ゲインと第４ゲインは同じ値であってもよく、第２ゲインと第３ゲインは同じ値であってもよい。
【００７１】
また、光電変換部が、信号電荷を生成し蓄積するフォトダイオードである例を示したが、他の例として、信号電荷をアバランシェ増倍するアバランシェフォトダイオードであってもよい。
【００７２】
［実施例２］
本実施例の光電変換装置について、実施例１と異なる点を中心に説明する。
【００７３】
図４は、本実施例の光電変換装置の構成を示した図である。
【００７４】
本実施例の光電変換装置は、第１メモリ回路４１の構成が、実施例１と異なる。本実施例では、メモリ４１０の出力ノードが、セレクタ４１２と、メモリ４１１のそれぞれに入力ノードに接続されるように構成される。
【００７５】
メモリ４１２の信号の保持動作は、信号ｍｌｔｘによって制御される。
【００７６】
図５は、図４に示した光電変換装置における、所定の画素行の信号を処理する動作を示したタイミング図である。
【００７７】
時刻ｔ３’に、ランプ信号と、アンプ２−１が出力する増幅信号との大小関係が反転することによって、比較器３−１の比較結果信号が変化する。この比較結果信号の出力の変化により、比較部３は、保持部４にラッチ信号を出力する。
【００７８】
メモリ４１０は、ラッチ信号が入力されるタイミングに入力されているカウント信号の値を保持する。これにより、第１ゲイン設定によるＮ信号のＡＤ変換が完了する。この時、メモリ４１１は更新されない。
【００７９】
次に、時刻ｔ４’に、タイミング制御回路５は、信号ｍｌｔｘの信号レベルをＨｉｇｈレベルに遷移させる。
【００８０】
これにより、メモリ４１１はメモリ４１０が保持した信号を保持する。（コピー動作）これにより、実施例１と同じく、メモリ４１１に第１ゲイン設定でのＮ信号に対応するデジタル信号を保持させることができる。
【００８１】
上記以外の動作は、実施例１で述べた内容と同じである。本実施例の光電変換装置は、第１ゲイン設定でのＮ信号のＡＤ変換、第２ゲイン設定でのＮ信号のＡＤ変換を共にメモリ４１０を使用して実施される。
【００８２】
実施例１のようにＡＤ変換ごとに使用するメモリが異なる場合、比較部３からメモリへのラッチ信号の信号経路が異なることとなる。これにより、比較部３からメモリへのラッチ信号の伝送時間に差が生じることがある。この伝送時間の差は、メモリが保持するカウント信号の値を異ならせることとなる。よって、比較部３からメモリへのラッチ信号の信号経路が異なることにより、ＡＤ変換誤差が生じることがある。
【００８３】
一方、本実施例の光電変換装置は、複数のＡＤ変換を１つのメモリ４１０を用いて行うことにより、比較部３からメモリへのラッチ信号の伝送経路を複数のＡＤ変換で共通のものにすることができる。これにより、実施例１の光電変換装置で生じうるＡＤ変換誤差を低減することができる効果を有する。
【００８４】
なお、本実施例では、増幅部３のゲイン設定を、第１ゲイン、第２ゲイン、第１ゲインの順としていた。この例に限られるものでは無く、実施例１の変形例と同じく、第２ゲイン、第１ゲイン、第２ゲインの順としても良い。この場合には、Ｎ信号を第２ゲインで増幅した信号、Ｎ信号を第１ゲインで増幅した信号、Ｓ信号を第１ゲインで増幅した信号、Ｓ信号を第２ゲインで増幅した信号の順で、増幅部３はそれぞれの信号を出力する。ＡＤ変換部は、この順でＡＤ変換を行うため、保持部４のメモリ４１０、４１１が保持する信号は入れ換わる。また、メモリ４２０が保持する信号の順序はＳ＿１、Ｓ＿２の順となる。
【００８５】
［実施例３］
本実施例の光電変換装置について、実施例１と異なる点を中心に説明する。
【００８６】
図６は、本実施例の光電変換装置の構成を示した図である。
【００８７】
本実施例の光電変換装置は、第１メモリ回路４１がメモリ４１５を有し、第２メモリ回路４２がメモリ４２２を有する点で、実施例１の光電変換装置と異なる。
【００８８】
セレクタ４１２の出力ノードはメモリ４１５の入力ノードに接続されている。メモリ４１５がセレクタ４１２の信号をラッチするタイミングは、タイミング制御回路５が出力する制御信号ｍｔｘ＿ｎにより制御される。メモリ４１５の出力ノードは、スイッチ９２に接続されている。
【００８９】
メモリ４２０の出力ノードはメモリ４２２の入力ノードに接続されている。メモリ４２２がメモリ４２０の信号をラッチするタイミングは、タイミング制御回路５が出力する制御信号ｍｔｘ＿ｓにより制御される。メモリ４２２の出力ノードは、スイッチ９４に接続されている。
【００９０】
図７は本実施例における、所定の画素行の画素信号を処理する動作を示したタイミングチャートである。
【００９１】
時刻ｔ９までは実施例２と同じ動作である。
【００９２】
時刻ｔ１０に、信号ｍｔｘ＿ｎがＨｉｇｈレベルとなることによって、メモリ４１５は第２ゲイン設定におけるＮ信号に対応するデジタル信号を保持する。
【００９３】
次に、時刻ｔ１１に、信号ｍｔｘ＿ｎがＨｉｇｈレベルとなることによって、メモリ４２２が第２ゲイン設定におけるＳ信号に対応するデジタル信号を保持する。
【００９４】
なお、メモリ４１５がラッチするタイミングと、メモリ４２２がラッチするタイミングの順番は図７に示した順序以外であっても良く、どちらが先であっても、同時であってもよい。
【００９５】
時刻ｔ１２から時刻ｔ１６までの期間、水平走査回路９は、水平走査信号ｈ１，ｈ２，・・・ｈｎを順次出力する。これにより、各列のスイッチ９２およびスイッチ９４から順次、第１出力線９３、第２出力線９５にデジタル信号が出力される（水平転送）。
【００９６】
時刻ｔ１３に、増幅部２のゲインが、第１ゲインに設定される。
【００９７】
時刻ｔ１４に、第１ゲイン設定によるＳ信号のＡＤ変換が開始される。
【００９８】
この時、第２ゲイン設定によるＮ信号およびＳ信号のそれぞれに対応するデジタル信号の水平転送が行われている状態にある。しかし、水平転送されるデジタル信号はメモリ４１５、メモリ４２２のそれぞれに保持されている。よって、この水平転送が行われている期間に、メモリ４２０の値を第１ゲイン設定によるＳ信号に対応するデジタル信号に更新することができる。
【００９９】
時刻ｔ１５に、メモリ４２０の値が第１ゲイン設定によるＳ信号に対応するデジタル信号に更新される。
【０１００】
時刻ｔ１６に、第２ゲイン設定でのＳ信号の水平転送が終了する。
【０１０１】
その後、時刻ｔ１７に、信号ｍ２ｓｅｌがＨｉｇｈレベルに遷移する。これにより、セレクタ４１２からメモリ４１１の値が出力される状態となる。
【０１０２】
時刻ｔ１８に信号ｍｔｘ＿ｎがＨｉｇｈレベルになる。これにより、メモリ４１５は、第１ゲイン設定におけるＮ信号に対応するデジタル信号を保持する。
【０１０３】
時刻ｔ１９に信号ｍｔｓ＿ｓがＨｉｇｈレベルになる。これにより、メモリ４２２は第１ゲイン設定におけるＳ信号に対応するデジタル信号を保持する。
【０１０４】
その後、時刻ｔ２０から時刻ｔ２２までの期間に、第１ゲイン設定におけるＮ信号とＳ信号のそれぞれに対応するデジタル信号の水平転送が行われる。
【０１０５】
本実施例の光電変換装置は、複数のゲインのうちの一方のゲイン設定の信号に対応するデジタル信号の水平転送中に、他方のゲイン設定の信号に対応するデジタル信号を生成することができる。これにより、所定行の画素信号の読み出し終了（ＡＤ変換終了）から、次行の信号読み出し開始（ＡＤ変換開始）までの時間を短縮することができる。
【０１０６】
また、実施例１の光電変換装置の構成に対しても、本実施例のようにメモリ４１５、メモリ４２２および対応する制御信号を追加することで、同様の効果を得られる。
【０１０７】
なお、保持部４のメモリの個数はメモリ４１５、４２２の分、増加している。しかし、従来技術の構成において、所定行の画素信号の読み出し終了（ＡＤ変換終了）から、次行の信号読み出し開始（ＡＤ変換開始）までの時を短縮しようとすると、本実施例よりもさらに多くのメモリを必要とする。したがって、本実施例の光電変換装置もまた、回路面積を低減する効果が得られていると言える。
【０１０８】
なお、本実施例では、増幅部３のゲイン設定を、第１ゲイン、第２ゲイン、第１ゲインの順としていた。この例に限られるものでは無く、実施例１の変形例と同じく、第２ゲイン、第１ゲイン、第２ゲインの順としても良い。この場合には、Ｎ信号を第２ゲインで増幅した信号、Ｎ信号を第１ゲインで増幅した信号、Ｓ信号を第１ゲインで増幅した信号、Ｓ信号を第２ゲインで増幅した信号の順で、増幅部３はそれぞれの信号を出力する。ＡＤ変換部は、この順でＡＤ変換を行うため、保持部４のメモリ４１０、４１１が保持する信号は入れ換わる。また、メモリ４２０、メモリ４２２が保持する信号の順序はＳ＿１、Ｓ＿２の順となる。
【０１０９】
［実施例４］
本実施例の光電変換装置について、実施例１と異なる点を中心に説明する。
【０１１０】
本実施例の画素１０の構成を図８に示す。本実施例では、１つの画素１０が、複数のフォトダイオードを有する点で、実施例１の光電変換装置と異なる。
【０１１１】
画素１０は、フォトダイオード１０１とフォトダイオード１０６を有する。このフォトダイオード１０１、１０６は、後述するように、図８では不図示の１つのマイクロレンズに対応して設けられている。つまり、１つのマイクロレンズを透過した光は、フォトダイオード１０１、１０６に入射する。フォトダイオード１０１と、フォトダイオード１０６は互いに異なる射出瞳から入射する光を受ける、とも言える。フォトダイオード１０１、１０６は、典型的には、互いに重ならず、平面視において、互いを電気的に分離する分離領域（絶縁分離や、フォトダイオードが蓄積する信号電荷とは逆極性の電荷を主キャリアとする半導体領域）を挟んで、並んで配置されることとなる。
【０１１２】
フォトダイオード１０６は、第２転送トランジスタ１０７を介して、ＦＤに接続されている。その他の画素１０の構成は、実施例１の画素１０と同じである。
【０１１３】
図９は、図８に示した画素１０のレイアウトを示した図である。図９（ａ）に示したように、１つのマイクロレンズ１２０に対して、フォトダイオード１０１、１０６が対応して配置されている。読み出し回路１１５には、図８を参照しながら説明した、画素１０が備える各トランジスタが配されている。
【０１１４】
図９（ｂ）は、図９（ａ）のα―βの線に対応する断面を示した図である。１つのマイクロレンズ１２０、１つのカラーフィルタ１２２に対して、フォトダイオード１０１、１０６が設けられている。
【０１１５】
また、その他の光電変換装置の構成は、図１に示した構成と同じである。
【０１１６】
図１０は、本実施例の光電変換装置の動作を示したタイミングチャートである。
【０１１７】
図８に示したフォトダイオード１０１が光電変換によって生成した電荷に対応して画素１０が出力する信号をＡ信号とする。また、図８に示したフォトダイオード１０６が光電変換によって生成した電荷に対応する信号をＢ信号とする。画素１０は、Ａ信号と、Ａ信号およびＢ信号を加算した信号に相当するＡ＋Ｂ信号とを出力する。
【０１１８】
時刻ｔ１までの動作は、実施例１と同じである。
【０１１９】
時刻ｔ２に、信号ｔｘ＿ａがＨｉｇｈレベルとなり、フォトダイオード１０１が生成した電荷がＦＤに転送される。
【０１２０】
これにより、画素１０の増幅トランジスタ１０４はＡ信号を信号線１１に出力する。
【０１２１】
また、増幅部３のゲインは第１ゲインに設定されている。これにより、増幅部３によって第１ゲインで増幅されたＡ信号（第１増幅Ａ信号）が、比較部４に入力される。
【０１２２】
そして、時刻ｔ３に、第１増幅Ａ信号のＡＤ変換が開始される。メモリ４１０、４１１は、第１増幅Ａ信号に対応するデジタル信号を保持する。
【０１２３】
その後、時刻ｔ５に、増幅部３のゲインは第２ゲインに設定される。
【０１２４】
これにより、増幅部３によって第２ゲインで増幅されたＡ信号（第２増幅Ａ信号）が、比較部４に入力される。
【０１２５】
そして、時刻ｔ６に、増幅Ａ信号のＡＤ変換が開始される。メモリ４１０が保持するデジタル信号は、第２増幅Ａ信号に対応するデジタル信号に上書きされる。
【０１２６】
次に、ＦＤにフォトダイオード１０１の電荷が保持されている状態で、時刻ｔ８に、信号ｔｘ＿ａ、ｔｘ＿ｂがＨｉｇｈレベルとなる。これにより、時刻ｔ２の後に信号ｔｘ＿ａがＬｏｗレベルに遷移してから、時刻ｔ８までにフォトダイオード１０１が生成した電荷と、フォトダイオード１０６が生成した電荷とが、ＦＤにさらに転送される。これにより、画素１０の増幅トランジスタ１０４はＡ＋Ｂ信号を信号線１１に出力する。
【０１２７】
増幅部３のゲインは、引き続き第２ゲインに設定されている。これにより、増幅部３によって第２ゲインで増幅されたＡ＋Ｂ信号（第２増幅Ａ＋Ｂ信号とする。第１増幅Ａ＋Ｂ信号は後述）が、比較部４に入力される。
【０１２８】
そして、時刻ｔ９に、第２増幅Ａ＋Ｂ信号のＡＤ変換が開始される。メモリ４２０は、第２増幅Ａ＋Ｂ信号に対応するデジタル信号を保持する。
【０１２９】
時刻ｔ１１以降、第２増幅Ａ信号、第２増幅Ａ＋Ｂ信号のそれぞれに対応するデジタル信号を、各列の保持部４から第２出力線９５に転送する水平転送が行われる。
【０１３０】
時刻ｔ１２に、増幅部３のゲイン設定は第１ゲインに設定される。
【０１３１】
これにより、増幅部３によって第１ゲインで増幅されたＡ＋Ｂ信号（第１増幅Ａ＋Ｂ信号）が、比較部４に入力される。
【０１３２】
時刻ｔ１４に、第１増幅Ａ＋Ｂ信号のＡＤ変換が開始される。メモリ４２０は、第１増幅Ａ＋Ｂ信号に対応するデジタル信号を保持する。
【０１３３】
時刻ｔ１６以降、第１増幅Ａ信号、第１増幅Ａ＋Ｂ信号のそれぞれに対応するデジタル信号を、各列の保持部４から第２出力線９５に転送する水平転送が行われる。
【０１３４】
以上のように、本実施例では、異なるゲインで読み出したＡ信号とＡ＋Ｂ信号を従来技術に比べて少ない数のメモリで読み出すことが可能になり、回路規模を削減することができる。
【０１３５】
なお、上述した各実施例における第１、第２ゲイン設定は、いずれの回路ブロックにおいて実施しても構わない。画素アレイについては、増幅部３、比較部４と同一の基板上に配置されていてもよい。また、画素アレイを増幅部３、比較部４とは別の基板に形成して、この複数の基板を貼り合わせるようにしても良い。
【０１３６】
また、上記の各実施例は必要に応じて組み合わせることが可能である。例えば、実施例４に示したＡ信号、Ａ＋Ｂ信号のそれぞれに対応するデジタル信号の生成、水平転送を、実施例２、実施例３の保持部４の構成を用いて行うようにしても良い。
【０１３７】
［実施例５］
本実施形態による撮像システムについて、図１１を用いて説明する。図１１は、本実施形態による撮像システムの概略構成を示すブロック図である。
【０１３８】
上記実施例１〜実施例４で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１１には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
【０１３９】
図１１に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第４実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。
【０１４０】
撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部２０８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部２０８の一部であるＡＤ変換部は、撮像装置２０１が設けられた半導体基板に形成されていてもよいし、撮像装置２０１とは別の半導体基板に形成されていてもよい。また、撮像装置２０１と信号処理部２０８とが同一の半導体基板に形成されていてもよい。
【０１４１】
撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。
【０１４２】
更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。
【０１４３】
撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。
【０１４４】
このように、本実施形態によれば、第１乃至第４実施形態による光電変換装置１００を適用した撮像システムを実現することができる。
【０１４５】
［実施例６］
本実施例の撮像システム及び移動体について、図１２を用いて説明する。図１２は、本実施例の撮像システム及び移動体の構成を示す図である。
【０１４６】
図１２（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第４実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０１４７】
撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１４８】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１２（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
【０１４９】
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１５０】
［変形実施形態］
本発明は、上記実施例に限らず種々の変形が可能である。
【０１５１】
例えば、いずれかの実施例の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施例である。
【０１５２】
また、上記実施例５、実施例６に示した撮像システムは、光電変換装置を適用しうる撮像システム例を示したものであって、本発明の光電変換装置を適用可能な撮像システムは図１１及び図１２に示した構成に限定されるものではない。
【０１５３】
なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１５４】
１  画素アレイ
１０  画素
２  増幅部
３  比較部
４  保持部
４１０、４１１、４２０  メモリ
４１２  セレクタ（選択回路）
【図１】
2020161981.tif 000003
【図２】
2020161981.tif 000004
【図３】
2020161981.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020161981.tif 000009
【図８】
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【図９】
2020161981.tif 000011
【図１０】
2020161981.tif 000012
【図１１】
2020161981.tif 000013
【図１２】
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