(57)【要約】【課題】複数の半導体素子が配置されたチップ同士を接合した構造であって、素子ごとに複数箇所の接続部が必要な構造を有する半導体装置において、接続部間の配線カップリングを抑制するための技術を提供する。【解決手段】複数の第一半導体素子が非平行な第１方向と第２方向に沿って二次元アレイ状に配置された第一チップと、前記複数の第一半導体素子から出力される信号を処理する複数の第二半導体素子が配置された第二チップと、が接合された半導体装置であって、対応する前記第一半導体素子と前記第二半導体素子との間は２箇所以上の接続部によって接続されており、前記２箇所以上の接続部は、前記第１方向及び前記第２方向のいずれとも異なる方向に沿って配置されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の第一半導体素子が非平行な第１方向と第２方向に沿って二次元アレイ状に配置された第一チップと、
前記複数の第一半導体素子から出力される信号を処理する複数の第二半導体素子が配置された第二チップと、
が接合された半導体装置であって、
対応する前記第一半導体素子と前記第二半導体素子との間は２箇所以上の接続部によって接続されており、
前記２箇所以上の接続部は、前記第１方向及び前記第２方向のいずれとも異なる方向に沿って配置されている
ことを特徴とする半導体装置。
【請求項２】
前記第一半導体素子は前記第１方向と前記第２方向にそれぞれ平行な辺をもつ矩形の形状を有し、
前記２箇所以上の接続部は、前記第一半導体素子の矩形の対角線に平行な方向に沿って配置されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第一半導体素子に対応する複数の前記接続部が、非平行な第３方向と第４方向に沿って二次元アレイ状に配置されている
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の接続部が、前記第３方向に沿って等ピッチで配置され、前記第４方向に沿って等ピッチで配置されている
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１方向と前記第２方向は互いに直交しており、前記第３方向と前記第４方向は前記第１方向と前記第２方向を４５度回転した方向である
ことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第１方向に隣接する２つの前記第一半導体素子から第一半導体素子ペアが構成され、
前記第２方向に隣接する２つの前記第二半導体素子から、前記第一半導体素子ペアに対応する第二半導体素子ペアが構成され、
前記第一チップと前記第二チップの接合面に対し前記第一半導体素子ペアを投影したときの投影領域と、前記接合面に対し前記第二半導体素子ペアを投影したときの投影領域とが重なるように、前記第一チップ及び前記第二チップが構成されており、
前記第一半導体素子ペアのうちの一方の第一半導体素子と前記第二半導体素子ペアのうちの一方の第二半導体素子との間の２箇所以上の接続部が、前記接合面に対し前記一方の第一半導体素子を投影したときの投影領域と、前記接合面に対し前記一方の第二半導体素子を投影したときの投影領域とが重なる領域に配置され、
前記第一半導体素子ペアのうちの他方の第一半導体素子と前記第二半導体素子ペアのうちの他方の第二半導体素子との間の２箇所以上の接続部が、前記接合面に対し前記他方の第一半導体素子を投影したときの投影領域と、前記接合面に対し前記他方の第二半導体素子を投影したときの投影領域とが重なる領域に配置される
ことを特徴とする請求項３〜５のうちいずれか１項に記載の半導体装置。
【請求項７】
前記一方の第一半導体素子と前記他方の第一半導体素子が反転配置されており、
前記一方の第二半導体素子と前記他方の第二半導体素子が反転配置されている
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記一方の第一半導体素子と前記一方の第二半導体素子との間の２箇所以上の接続部が、前記第３方向に沿って配置され、
前記他方の第一半導体素子と前記他方の第二半導体素子との間の２箇所以上の接続部が、前記第４方向に沿って配置される
ことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第一半導体素子とそれぞれの前記接続部との間は、複数のコンタクトプラグによって接続されている
ことを特徴とする請求項３〜８のうちいずれか１項に記載の半導体装置。
【請求項１０】
前記複数のコンタクトプラグは、前記第１方向又は前記第２方向に沿って配置されている
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記複数のコンタクトプラグは、前記第３方向又は前記第４方向に沿って配置されている
ことを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記複数のコンタクトプラグは、２次元アレイ状に配置されている
ことを特徴とする請求項９に記載の半導体装置。
【請求項１３】
前記２箇所以上の接続部の間で、前記複数のコンタクトプラグの配置が異なる
ことを特徴とする請求項９に記載の半導体装置。
【請求項１４】
前記接続部は、前記第３方向に平行な辺と前記第４方向に平行な辺を有する多角形の断面、又は、円形の断面を有する
ことを特徴とする請求項３〜１３のうちいずれか１項に記載の半導体装置。
【請求項１５】
前記第一半導体素子は光電変換部を含む
ことを特徴とする請求項１〜１４のうちいずれか１項に記載の半導体装置。
【請求項１６】
請求項１５に記載の半導体装置により構成される撮像装置と、
前記撮像装置から出力される信号を処理する信号処理部と、
を有することを特徴とする撮像システム。
【請求項１７】
移動体であって、
請求項１５に記載の半導体装置により構成される撮像装置と、
前記撮像装置から出力される信号を用いて、対象物までの距離情報を取得する距離情報取得部と、
前記距離情報に基づいて前記移動体を制御する制御部と、
を有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチップが積層された半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップ（半導体基板）を積層することで、半導体装置を小型化したり、あるいは大型化を抑制しつつ高性能化したりすることが可能となる。特許文献１には、画素回路が形成された上側基板と、ＡＤコンバータが形成された下側基板とを積層した固体撮像装置が開示されている。また、特許文献１には、上側基板の配線層と下側基板の配線層とをＣｕ−Ｃｕ接合により電気的に接続する構成が開示されている。
【０００３】
特許文献１の図３９の例のように、上下の基板に形成する半導体素子の回路構成によっては、単位素子ごと（図３９の例では１画素ごと）に複数箇所の接続部を設けなければならないことがある。このような構造の場合、隣り合う接続部間の距離が狭くなるため、配線間の結合容量（配線カップリング容量）が増大し、クロストークノイズの問題が生ずる。配線カップリング容量を低減するために１素子の面積を大きくし接続部の配置に余裕をもたせてもよいが、そうすると半導体装置の大型化を招き好ましくない。大型化を避けつつ接続部間の距離を確保するために、接続部自体のサイズを小さくする設計も考えられるが、そうすると、歩留まりの低下につながり好ましくない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１６／００９８３２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、複数の半導体素子が配置されたチップ同士を接合した構造であって、素子ごとに複数箇所の接続部が必要な構造を有する半導体装置において、接続部間のカップリング容量を低減するための技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第一側面は、複数の第一半導体素子が非平行な第１方向と第２方向に沿って二次元アレイ状に配置された第一チップと、前記複数の第一半導体素子から出力される信号を処理する複数の第二半導体素子が配置された第二チップと、が接合された半導体装置であって、対応する前記第一半導体素子と前記第二半導体素子との間は２箇所以上の接続部によって接続されており、前記２箇所以上の接続部は、前記第１方向及び前記第２方向のいずれとも異なる方向に沿って配置されていることを特徴とする半導体装置を提供する。
【０００７】
本発明の第二側面は、本発明に係る半導体装置により構成される撮像装置と、前記撮像装置から出力される信号を処理する信号処理部と、を有することを特徴とする撮像システムを提供する。
【０００８】
本発明の第三側面は、移動体であって、本発明に係る半導体装置により構成される撮像装置と、前記撮像装置から出力される信号を用いて、対象物までの距離情報を取得する距離情報取得部と、前記距離情報に基づいて前記移動体を制御する制御部と、を有することを特徴とする移動体を提供する。
【発明の効果】
【０００９】
本発明によれば、複数の半導体素子が配置されたチップ同士を接合した構造であって、素子ごとに複数箇所の接続部が必要な構造を有する半導体装置において、接続部間のカップリング容量を低減することが可能である。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の半導体装置の概略構成を示す斜視図。
【図２】第一及び第二半導体素子の構造を示す断面図。
【図３】半導体素子と接合配線の配置を示す平面図。
【図４】半導体素子と接合配線の配置を示す平面図。
【図５】半導体素子と接合配線の配置を示す平面図。
【図６】接合配線の形状のバリエーションを示す図。
【図７】画素の等価回路を示す図。
【図８】接合配線に対するコンタクトプラグの配置のバリエーションを示す図。
【図９】第２実施形態における半導体素子と接合配線の配置を示す平面図。
【図１０】第２実施形態における半導体素子と接合配線の配置を示す平面図。
【図１１】第３実施形態の撮像システムの概略構成を示す図。
【図１２】第４実施形態の撮像システム及び移動体の概略構成を示す図。
【発明を実施するための形態】
【００１１】
本発明は、複数の第一半導体素子が配置された第一チップと、複数の第一半導体素子から出力される信号を処理する複数の第二半導体素子が配置された第二チップと、が接合された半導体装置に関する。この種の半導体装置において、第一半導体素子の配線層とこれに対応する第二半導体素子の配線層とを２箇所以上で接合（接触）して接続することにより、第一半導体素子と第二半導体素子との間を電気的・物理的に接続する。典型的には、この配線層は銅が用いられるが、種々の金属を用いることが可能である。この第一半導体素子の配線層と第二半導体素子の配線層とを接合する接続部同士が近接すると、配線カップリング容量の増加が問題となり得る。そこで、複数の第一半導体素子を非平行な第１方向と第２方向に沿って二次元アレイ状に配置する一方で、複数の接続部を第１方向及び第２方向のいずれとも異なる方向に沿って配置する、という構造を採用する。このような配置によれば、（複数の接続部を第１方向又は第２方向に平行に並べる単純な配置に比べ）接続部間の距離を確保する設計を採ることができ、配線カップリング容量を可及的に低減することができる。それゆえ、半導体素子及び配線の微細化、半導体装置の小型化、歩留まり向上などの効果も期待できる。
【００１２】
好ましくは、矩形形状（正方形含む）の第一半導体素子を矩形の直交２辺にそれぞれ平行な第１方向と第２方向に沿って配置し、複数の接続部を第一半導体素子の矩形の対角線に平行な方向に沿って配置するとよい。このような配置により、接続部間の距離を最大限確保することができるからである。ただし、第一半導体素子が矩形でない構成、第１方向と第２方向が直交していない構成、接続部の配置方向が第一半導体素子の対角線に非平行である構成などを採用しても構わない。
【００１３】
例えば、第一チップにＮ個の第一半導体素子が配置され、素子ごとにＭ個の接続部が設けられている場合、半導体装置全体として（Ｎ×Ｍ）個の接続部が設けられることとなる。好ましくは、その複数の接続部も、非平行な第３方向と第４方向に沿って二次元アレイ状に配置されているとよく、さらに好ましくは、複数の接続部がそれぞれの方向に沿って等ピッチで配置されているよい。このような配置により、素子内のＭ個の接続部同士の距離だけでなく、隣接素子間の接続部同士の距離も含めて、接続部の間隔を最適化することができるからである。
【００１４】
以下に述べる実施形態では、半導体装置の一例として、撮像装置（より詳しくはＣＭＯ
Ｓイメージセンサ）を取り上げる。撮像装置は、光電変換部を含む画素回路（第一半導体素子の例）が二次元アレイ状に配置され、信号を読み出し処理を行う回路（第二半導体素子の例）が画素回路ごとに接続された構造を有しているため、本発明が好ましく適用される装置の一つである。ただし、本発明は、複数の半導体素子が二次元アレイ状に配置された構造をもつ半導体装置であれば、いかなる半導体装置にも適用可能である。
【００１５】
＜第１実施形態＞
図１は、第１実施形態における積層型ＣＭＯＳイメージセンサ（以下、単に「積層センサ」とも呼ぶ）の概略構成を示す斜視図である。積層センサは、第一チップ１と第二チップ２が積層された構造を有する（図１では層構成を示すために第一チップ１と第二チップ２を分離して描いているが、実際は第一チップ１と第二チップ２は接合されている。）。以下、第一チップ１と第二チップ２が積層された方向を積層方向（Ｚ方向）、積層方向に直交する方向を面内方向（Ｘ方向、Ｙ方向）と称する。
【００１６】
第一チップ１は第一半導体層１０１と第一配線構造１０２から構成され、第二チップ２は第二半導体層２０１と第二配線構造２０２から構成される。第一チップ１の第一配線構造１０２と第二チップ２の第二配線構造２０２が接合（接触）することによって電気的に接続されている。また、第一チップ１には複数の第一半導体素子１０３が２次元アレイ状に配置され、第二チップ２には複数の第二半導体素子２０３が２次元アレイ状に配置されている。第一半導体素子１０３と第二半導体素子２０３は一対一で対応している。
【００１７】
図２は、第一及び第二半導体素子のＹＺ断面図である。図２では、第一半導体素子１０３と第二半導体素子２０３のペアが２つ示されている。
【００１８】
（第一チップの説明）
第一半導体層１０１は、例えば、シリコンからなる層であり、表面１５と裏面１６を有する。第一半導体層１０１の表面１５側には、素子分離領域１１５が設けられており、素子分離領域１１５によって、活性領域と非活性領域（フィールド領域）とが区分されている。ウエル１１７の中には、複数のトランジスタが設けられている。
【００１９】
第一半導体層１０１には、複数の第一半導体素子１０３（「撮像素子」又は「画素」とも呼ぶ。）が二次元アレイ状に配置されている。各素子は、少なくとも１つの光電変換部１１２を有する。図２においては、複数の素子のそれぞれに対して、光電変換部１１２、ゲート電極１１４、フローティング・ディフュージョン（以下、ＦＤという）１１３が設けられている。ゲート電極１１４に制御信号が与えられることにより、光電変換部１１２に蓄積された電荷がＦＤ１１３に転送される。このため、このトランジスタを転送トランジスタということもある。
【００２０】
ＦＤ１１３は、複数の光電変換部１１２で共有されていてもよい。例えば、４つの光電変換部で、１つのＦＤ１１３を共有していてもよい。不図示であるが、第一半導体素子１０３には、光電変換部１１２で蓄積した電荷を排出する電荷排出トランジスタ（オーバーフロートランジスタ）を設けてもよい。また、同様に、第一半導体素子１０３には、ＦＤ１１３に接続するリセットトランジスタ、増幅トランジスタ、選択トランジスタ等のトランジスタを設けてもよい。これらのトランジスタを画素トランジスタということもある。
【００２１】
第一半導体層１０１の表面１５側には、第一配線構造１０２が設けられている。すなわち、第一半導体層１０１と第二チップ２（第二配線構造２０２）の間に、第一配線構造１０２が設けられている。第一配線構造１０２は、複数の絶縁層と、複数の配線層１２１と、複数の接合配線１２２を有する。配線層１２１と接合配線１２２の間は複数のコンタクトプラグ１２３によって電気的に接続されている。また、接合配線１２２同士は、同じ層
に形成された絶縁層によって絶縁されている。
【００２２】
第一半導体層１０１の裏面１６側には、遮光部材１３３、誘電体膜１３４、カラーフィルタ１３２、マイクロレンズ１３１が設けられている。外部からの光は第一半導体層１０１の裏面１６側から入射されるように構成されており、いわゆる裏面照射型の光電変換装置となっている。
【００２３】
（第二チップの説明）
第二チップ２は、光電変換部１１２から出力された信号を処理する信号処理回路を有する。信号処理回路としては、例えば、アナログ−デジタル変換部（ＡＤ変換部）がある。また、ＡＤ変換部の一部である比較器も、信号処理回路の一例である。
【００２４】
第二半導体層２０１は、例えば、シリコンからなる層であり、表面２５と裏面２６を有する。第二半導体層２０１の表面２５側には、素子分離領域２１５が設けられており、第一チップ１と同様に、活性領域と非活性領域とが区分されている。第二半導体層２０１には、複数のトランジスタが設けられている。トランジスタの構成要素として、ソース／ドレイン領域２１２、２１３、ゲート電極２１４、ウエル領域２１６を図示している。
【００２５】
第二半導体層２０１の表面２５側には、第二配線構造２０２が設けられている。すなわち、第一チップ１（第一配線構造１０２）と第二半導体層２０１の間に、第二配線構造２０２が設けられている。第二配線構造２０２は、複数の絶縁層と、複数の配線層２２１と、複数の接合配線２２２を有する。配線層２２１と接合配線２２２の間は複数のコンタクトプラグ２２３によって電気的に接続されている。また、接合配線２２２同士は、同じ層に形成された絶縁層によって絶縁されている。
【００２６】
（第一チップと第二チップの接合）
第一チップ１と第二チップ２は接合面１０において物理的に接合されている。第一チップ１の第一配線構造１０２の最上層には、接合配線１２２が配されている。また、第二チップ２の第二配線構造２０２の最上層には、接合配線２２２が配されている。接合面１０において、第一配線構造１０２の接合配線１２２（第１接続部）は、第二配線構造２０２の接合配線２２２（第２接続部）と物理的・電気的に接続している。また、接合配線１２２同士の間にある絶縁層と、接合配線２２２同士の間にある絶縁層とが接合される。この絶縁層同士の接合により、第一チップと第二チップの接合が強化される。
【００２７】
図３Ａは、図２における第一チップ１の接合面１０を積層方向に観察した場合の平面図であり、８個の第一半導体素子１０３が示されている。個々の第一半導体素子１０３は、２つの接合配線（接続部）１２２、１２２を有している。ここで「接合配線１２２を有している」とは、第一半導体素子１０３にかかわる電源配線、駆動線、出力線又は走査線が接合配線１２２に接続されていることを意味する。なお、図３Ａ及びその説明においては、半導体素子と接合配線との対応を明示するため、参照符号にアルファベットを付している。すなわち、第一半導体素子１０３ａが有する接合配線を参照符号１２２ａで示し、第一半導体素子１０３ｂが有する接合配線を参照符号１２２ｂで示している。
【００２８】
図３Ｂは、図２における第二チップ２の接合面１０を積層方向に観察した場合の平面図であり、８個の第二半導体素子２０３が示されている。個々の第二半導体素子２０３は、２つの接合配線（接続部）２２２、２２２を有している。ここで「接合配線２２２を有している」とは、第二半導体素子２０３にかかわる電源配線、駆動線、出力線又は走査線が接合配線２２２に接続されていることを意味する。なお、図３Ｂ及びその説明においては、半導体素子と接合配線との対応を明示するため、参照符号にアルファベットを付している。すなわち、第二半導体素子２０３ａが有する接合配線を参照符号２２２ａで示し、第
二半導体素子２０３ｂが有する接合配線を参照符号２２２ｂで示している。
【００２９】
ここで、第一半導体素子１０３はＸ方向とＹ方向に沿って配列されているのに対し、接合配線はＸ’方向とＹ’方向に沿って配列されている。Ｘ方向（第２方向）及びＹ方向（第１方向）と、Ｘ’方向（第４方向）及びＹ’方向（第３方向）とは異なっている。具体的には、２つの接合配線１２２ａ、１２２ａが第一半導体素子１０３ａの対角線に平行に並ぶよう、Ｘ’方向及びＹ’方向は、Ｘ方向及びＹ方向を４５度回転した方向である。
【００３０】
このように、半導体素子の配列方向に対して接合配線の配列方向を異ならせることで、半導体素子の配列方向と同方向に接合配線を配列するよりも効率的に接合配線を配置することが可能となり、微細化、配線カップリング容量の低減、歩留り向上に効果がある。ここで言う効率的とは、複数の接合配線を等ピッチで配列し、かつ半導体素子１０３、２０３に対して繰り返しパターンとして接合配線が配置された場合において、接合配線間の距離を広くとれることを意味する。
【００３１】
図３Ａの例では、半導体素子１０３ａを接合面１０に対し投影したときの投影領域（以下、「素子領域」と称す）内に接合配線１２２ａが収まるように、２箇所の接合配線１２２ａを配置している。しかしこの配置は一例であり、接合配線１２２ａを半導体素子１０３ａの素子領域の境界上又は素子領域の外側に配置しても構わない。図４Ａ及び図４Ｂは、素子領域の境界をまたぐように２箇所の接合配線１２２を配置した例である。例えば、第一半導体素子１０３ｂの接合配線１２２ｂの一つは、第一半導体素子１０３ａの素子領域と第一半導体素子１０３ｂの素子領域の境界をまたぐように配置されている。同様に、第二半導体素子２０３ｂの接合配線２２２ｂの一つは、第二半導体素子２０３ａの素子領域と第二半導体素子２０３ｂの素子領域の境界をまたぐように配置されている。
【００３２】
図５Ａ及び図５Ｂは、図４Ａ及び図４Ｂと配置は同じであるが、接合配線１２２、２２２の形状を変更した例である。接合配線１２２、２２２の断面形状が略四角形の場合、接合配線１２２、２２２の辺が接合配線の配列方向（Ｘ’方向及びＹ’方向）に平行となるように設計したほうが、接合配線間の距離を広くとることが可能となる。なお、図３Ａ及び図３Ｂの配置に対し、図５Ａ及び図５Ｂに示す接合配線の形状を適用してもよい。
【００３３】
図６Ａ、図６Ｂ、図６Ｃは接合配線の形状のバリエーションを示している。図６Ａは接合配線１２２の断面形状が略正八角形の例であり、図６Ｂは接合配線１２２の断面形状が略円形の例である。このような断面形状を採用した場合も、図５Ａと同じく、接合配線間の距離を広くとることが可能となる。図６Ｃは１つの半導体素子１０３に対応する複数の接合配線１２２の間で断面積を異ならせる例である。例えば、駆動線や電源配線などは配線抵抗が低い方が望ましいので、駆動線や電源配線の接続に用いる接合配線１２２の断面積は大きくし、それ以外の配線の接続に用いる接合配線１２２の断面積は小さくする。これにより、センサ性能を維持しつつ、接合配線間の距離を広くとることが可能となる。
【００３４】
ここで示した接合配線の配置及び形状は一例であり、他の構成を採用しても構わない。例えば、接合配線の断面形状は多角形や楕円形の他任意の形状を採用できる（回転対称な形状に限られない）。図６Ａ〜図６Ｃの接合配線を、図４Ａのように素子領域の境界をまたぐように配置してもよいし、素子領域の外側に配置してもよい。図６Ｃのように断面積を異ならせる構成を、他の形状の接合配線に適用してもよい。１つの素子に対応する複数の接合配線の間で、断面積だけでなく、断面形状を異ならせてもよい。また１つの素子に対応する接合配線の数は３以上でもよい。なお、ここまで、第一半導体素子１０３とその接合配線１２２の配置及び形状について説明したが、第二半導体素子２０３とその接合配線２２２の配置及び形状も同様である。
【００３５】
（回路図）
図７は、１つの画素の等価回路を示す図である。図７では、下側に第一チップ１を、上側に第二チップ２を示している。信号電荷処理回路３０は、電荷排出トランジスタ１２０、転送トランジスタ１４０、ＦＤ１４５、リセットトランジスタ１５０を含む。これらのトランジスタを画素トランジスタともいう。図７では、ゲートに丸を付することにより、ｐＭＯＳトランジスタであることを示し、ゲートに丸を付さないことで、ｎＭＯＳトランジスタであることを示す。
【００３６】
電荷排出トランジスタ１２０は、光電変換部１３０に接続される。電荷排出トランジスタ１２０は、駆動線ＯＦＧからゲートに入力される制御信号に応じて、光電変換部１３０で生じた信号電荷を電源線５（電源線ＶＤＤ１）に排出する。
【００３７】
転送トランジスタ１４０は、光電変換部１３０及び差動対回路３１の入力ノードに接続される。転送トランジスタ１４０は、駆動線ＴＸからゲートに入力される制御信号に応じて、光電変換部１３０で生じた信号電荷を差動対回路３１の入力ノードに転送する。
【００３８】
リセットトランジスタ１５０は、差動対回路３１の入力ノードに接続される。リセットトランジスタ１５０は、駆動線ＲＥＳから入力される制御信号に応じて、差動対回路３１の入力ノードの電圧を初期値にリセットする。本実施形態では、リセットトランジスタ１５０のドレインは、差動対回路３１の入力トランジスタ１６０のドレインに接続されている。
【００３９】
差動対回路３１は、入力トランジスタ１６０及び参照トランジスタ１７０を含む。入力トランジスタ１６０及び参照トランジスタ１７０は、いずれもｎＭＯＳトランジスタである。入力トランジスタ１６０のソース、及び、参照トランジスタ１７０のソースは、電流源１８０（負荷トランジスタ１８０）に接続される。負荷トランジスタ１８０は、電源線４（電源線ＧＮＤ）と接続され、ゲートには所定の電圧が配線ＢＩＡＳを介して入力される。このような接続により、入力トランジスタ１６０及び参照トランジスタ１７０は差動対を構成する。
【００４０】
入力トランジスタ１６０は、光電変換部１３０で生じた信号電荷に基づく信号を受ける。つまり、入力トランジスタ１６０のゲートが、差動対回路３１の入力ノードである。参照トランジスタ１７０のゲートには、制御ランプ信号発生回路（不図示）から、配線ＲＡＭＰを介して、ランプ信号が供給される。
【００４１】
カレントミラー回路３２は、トランジスタ４００及びトランジスタ４１０を含む。トランジスタ４００及びトランジスタ４１０は、いずれもｐＭＯＳトランジスタである。トランジスタ４００のゲートとトランジスタ４１０のゲートは互いに接続されている。トランジスタ４００のドレインは参照トランジスタ１７０に、そして、トランジスタ４１０のドレインは入力トランジスタ１６０にそれぞれ接続される。また、トランジスタ４００のゲートとドレインとが接続される。さらに、トランジスタ４００のソースと、トランジスタ４１０のソースは、電源線ＶＤＤ２に接続される。
【００４２】
図７に示す接続により、差動対回路３１及びカレントミラー回路３２は、比較器を構成する。入力トランジスタ１６０のゲートの電位と、参照トランジスタ１７０のゲートの電位との大小関係が反転すると、比較器の出力ノードＰｉｘＯｕｔ（トランジスタ４１０のドレイン）の電位が変化する。入力トランジスタ１６０のゲートの電位が参照トランジスタ１７０のゲートの電位より高いときは、比較器の出力ノードＰｉｘＯｕｔの電位は低いレベルである。一方、入力トランジスタ１６０のゲートの電位が参照トランジスタ１７０のゲートの電位より低いときは、比較器の出力ノードＰｉｘＯｕｔの電位は高いレベルで
ある。
【００４３】
参照トランジスタ１７０のゲートに入力されるランプ信号は、時間とともに高い電圧から低い電圧へと所定の勾配で変化する。そのため、ある時点で比較器の出力ノードＰｉｘＯｕｔの電位は高いレベルから低いレベルへ変化する。入力トランジスタ１６０のゲートの電位の高さ、つまり、光電変換部１３０で生じた電荷に基づく信号のレベルに応じて、ランプ信号が変化を開始してから比較器の出力ノードＰｉｘＯｕｔの電位が変化するまでにかかる時間が決まる。このため、この経過時間をカウントすることにより、光電変換部１３０で生じた電荷に基づく信号をデジタル信号に変換することができる。
【００４４】
リセットトランジスタ１５０がオン状態のときは、差動対回路３１及びカレントミラー回路３２はボルテージフォロア回路として機能する。そのため、入力トランジスタ１６０のゲートの電位を、ランプ信号の電位に応じた任意の値にリセットすることができる。
【００４５】
図７においては、差動対回路３１が第一チップ１に設けられており、カレントミラー回路３２が第二チップ２に設けられている。また、差動対回路３１とカレントミラー回路３２の間に、チップ間の接合配線１２２、２２２が設けられている。このように、本実施形態では１つの画素（撮像素子）が２つの接合配線を有している。
【００４６】
（半導体素子と接合配線の間のブリッジ）
図２に示すように、第一チップ１において、第一半導体素子１０３（の配線層１２１）と接合配線１２２との間は複数のコンタクトプラグ１２３によって電気的に接続されている。同様に、第二チップ２においても、第二半導体素子２０３（の配線層２２１）と接合配線２２２の間は複数のコンタクトプラグ２２３によって電気的に接続されている。接合配線ごとに複数のコンタクトプラグを設けることで、ブリッジの確実を図ることができる。なお、図２では２つのコンタクトプラグを示しているが、各々の接合配線に３つ以上のコンタクトプラグを設けてもよい。
【００４７】
図８Ａ〜図８Ｄは、コンタクトプラグ１２３の配置のバリエーションを示している。図８Ａは、半導体素子１０３の配列方向（Ｙ方向）に沿って２つのコンタクトプラグ１２３を配置した例である。もちろん、Ｘ方向に沿ってコンタクトプラグ１２３を配置してもよい。図８Ｂは、接合配線１２２の配列方向（Ｙ’方向）に沿って２つのコンタクトプラグ１２３を配置した例である。もちろん、Ｘ’方向に沿ってコンタクトプラグ１２３を配置してもよい。図８Ｃは、４つのコンタクトプラグ１２３を２×２の２次元アレイ状に配置した例である。図８Ｄは、接合配線１２２ごとに、コンタクトプラグ１２３の配置を異ならせた例である。
【００４８】
以上述べた第１実施形態の構成によれば、第一半導体素子１０３と第二半導体素子２０３の間の接合配線（接続部）間の距離を広くとることができ、配線カップリング容量を可及的に低減することができる。それゆえ、半導体素子及び配線の微細化、半導体装置の小型化、歩留まり向上などの効果も期待できる。
【００４９】
＜第２実施形態＞
図９は、第２実施形態に係る半導体装置における素子形状と接合配線の配置の例を示している。第１実施形態では、第一半導体素子１０３の素子領域と第二半導体素子２０３の素子領域はともに正方形であり、ちょうど重なるように配置されていた。これに対し、第２実施形態では、第一半導体素子１０３と第二半導体素子２０３とで、素子領域の形状が異なっている。
【００５０】
図９の例では、第一半導体素子１０３の素子領域の形状は正方形であり、第二半導体素
子２０３の素子領域の形状は長方形である。ここで、Ｙ方向（第１方向）に隣接する２つの第一半導体素子１０３ａ、１０３ｂから第一半導体素子ペア１２４が構成され、Ｘ方向（第２方向）に隣接する２つの第二半導体素子２０３ａ、２０３ｂから第二半導体素子ペア２２４が構成される。これらのペア１２４、２２４が、素子及び接合配線の配置を考える上での最小単位となる。すなわち、接合面１０に対し第一半導体素子ペア１２４を投影したときの投影領域と、接合面１０に対し第二半導体素子ペア２２４を投影したときの投影領域とがちょうど重なるように、第一チップ１及び第二チップ２が構成されている。
【００５１】
かかる構成において、第一半導体素子ペア１２４のうちの一方の第一半導体素子１０３ａと第二半導体素子ペア２２４のうちの一方の第二半導体素子２０３ａとの間の接続は、接合配線１２２ａ、２２２ａによって行われる。これらの接合配線１２２ａ、２２２ａは、第一半導体素子１０３ａの素子領域と第二半導体素子２０３ａの素子領域とが重なる領域に配置されている。他方、第一半導体素子１０３ｂと第二半導体素子２０３ｂとの間を接続する接合配線１２２ｂ、２２２ｂは、第一半導体素子１０３ｂの素子領域と第二半導体素子２０３ｂの素子領域とが重なる領域に配置されている。
【００５２】
本実施形態においても、半導体素子の配列方向に対して接合配線の配列方向を異ならせることで、半導体素子の配列方向と同方向に接合配線を配列するよりも効率的に接合配線を配置することが可能となる。したがって、第１実施形態と同様、微細化、配線カップリング容量の低減、歩留り向上に効果がある。加えて、本実施形態では、それぞれの半導体層において、第一半導体素子１０３ａと１０３ｂを反転配置すると共に第二半導体素子２０３ａと２０３ｂを反転配置することで、各半導体素子の配線を複数パターン設ける必要なくレイアウトすることが可能となる。これにより、偶数行と奇数行の間、あるいは、偶数列と奇数列の間などで配線抵抗、負荷の違いをなくすことができ、画質劣化を防ぐことができる。また、図１０のように共有回路２２５が含まれていたとしても、それぞれの半導体層において、半導体素子１０３ａと１０３ｂを反転配置すると共に半導体素子２０３ａと２０３ｂを反転配置することで、素子間の配線の差を小さくすることが可能である。
【００５３】
＜第３実施形態＞
本発明に係る撮像装置は、可視光やその他の波長の光の像を撮像する撮像システムに応用することもできる。撮像システムとして、例えば、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星、医療用カメラなどの各種の機器が挙げられる。また、レンズなどの光学系と光電変換装置とを備えるカメラモジュールも、撮像システムに含まれる。図１１にはこれらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
【００５４】
撮像システムは、レンズの保護のためのバリア１５０１、被写体の光学像を撮像装置１５０４に結像させるレンズ１５０２、レンズ１５０２を通った光量を可変にするための絞り１５０３を有する。さらに撮像システムは、撮像装置１５０４から出力される信号の処理を行う出力信号処理部１５０５を有する。ここで、撮像装置１５０４の基板にはＡＤ変換器が形成されているものとする。撮像装置１５０４から出力される信号は、被写体を撮影した画像を生成するための撮像信号である。出力信号処理部１５０５は撮像装置１５０４から出力される撮像信号に対して必要に応じて各種の補正、圧縮を行って画像を生成する。レンズ１５０２及び絞り１５０３は撮像装置１５０４に光を集光する光学系を構成する。
【００５５】
撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５０６、外部コンピュータ（コンピュータ１５２０）等と通信するための外部インターフェース部１５０７を有する。さらに撮像システムは、撮像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体１５０９と、記録媒体１５０９に記録または読
み出しを行うための記録媒体制御インターフェース部１５０８を有する。さらに撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０を有する。さらに撮像システムは、撮像装置や出力信号処理部などに各種タイミング信号を出力するタイミング発生部１５１１を有する。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置と、撮像装置から出力された撮像信号を処理する出力信号処理部とを有すればよい。
【００５６】
なお、撮像装置１５０４とＡＤ変換器は、同一基板に形成されていても良いし、そうでなくても構わない。例えば、撮像装置１５０４と、撮像装置１５０４が出力するアナログ信号をデジタル信号に変換するＡＤ変換器とが別の基板に設けられてもよい。具体例として、撮像装置１５０４が設けられた基板とは別の基板に設けられた出力信号処理部１５０５がＡＤ変換器を備えている場合が挙げられる。撮像システムは、撮像装置１５０４が設けられた半導体基板と、出力信号処理部１５０５あるいは全体制御・演算部１５１０が設けられた別の半導体基板とが積層されていてもよい。
【００５７】
以上のように、本発明の撮像装置を撮像システムに適用することが可能である。本発明の撮像装置を撮像システムに適用することにより、（高速な、低ノイズ等の効果）撮影が可能となる。
【００５８】
＜第４実施形態＞
図１２Ａ及び図１２Ｂを用いて、車載カメラに関する撮像システムおよび移動体を説明する。図１２Ａは、車載カメラに関する撮像システム４０００の一例を示したものである。撮像システム４０００は、撮像装置４１００を有する。撮像装置４１００は、上述の各実施形態に記載の撮像装置のいずれかである。撮像システム４０００は、撮像装置４１００により取得された複数の画像データに対し、画像処理を行う画像処理部４１２０と、撮像装置４１００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部４１４０を有する。また、撮像システム４０００は、算出された視差に基づいて対象物までの距離を算出する処理装置である距離取得部４１６０と、算出された距離に基づいて衝突可能性があるか否かを判定する処理装置である衝突判定部４１８０と、を有する。ここで、視差取得部４１４０や距離取得部４１６０は、対象物までの距離情報等の情報を取得する距離情報取得部の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部４１８０はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。上述した各種の処理装置は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールに基づいて演算を行う汎用のハードウェアによって実現されてもよい。また、処理装置は、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【００５９】
撮像システム４０００は、車両情報取得装置４２００と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム４０００は、衝突判定部４１８０での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ４３００が接続されている。すなわち、制御ＥＣＵ４３００は、距離情報に基づいて移動体を制御する移動体制御部の一例である。また、撮像システム４０００は、衝突判定部４１８０での判定結果に基づいて、ドライバーへ警報を発する警報装置４４００とも接続されている。例えば、衝突判定部４１８０の判定結果として衝突可能性が高い場合、制御ＥＣＵ４３００はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置４４００は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【００６０】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム４０００で撮像する。図１２Ｂに、車両前方（撮像範囲４５００）を撮像する場合の撮像システム４０００を示した。車両情報取得装置４２００は、撮像システム４０００を動作させ撮像を実行させるように指示を送る。上述の各実施形態の撮像装置を撮像装置４１００として用いることにより、本実施形態の撮像システム４０００は、測距の精度をより向上させることができる。
【００６１】
以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自動車等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（輸送機器）に適用することができる。移動体（輸送機器）における移動装置はエンジン、モーター、車輪、プロペラなどの各種の移動手段である。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【符号の説明】
【００６２】
１：第一チップ
１０３：第一半導体素子
１２２：接合配線
２：第二チップ
２０３：第二半導体素子
２２２：接合配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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