(57)【要約】【課題】好適に制御可能な半導体記憶装置を提供する。【解決手段】一の実施形態に係る半導体記憶装置は、基板と、複数の第１ゲート電極と、複数の第１ゲート電極に対向する第１半導体膜と、複数の第１ゲート電極及び第１半導体膜の間に設けられた第１ゲート絶縁膜と、を備える。また、この半導体記憶装置は、複数の第２ゲート電極と、複数の第２ゲート電極に対向する第２半導体膜と、複数の第２ゲート電極及び第２半導体膜の間に設けられた第２ゲート絶縁膜と、を備える。また、この半導体記憶装置は、複数の第１ゲート電極及び複数の第２ゲート電極の間に設けられ、第２方向に延伸する第３ゲート電極と、第３ゲート電極及び第１半導体膜の間に設けられた第３ゲート絶縁膜と、を備える。また、第３ゲート絶縁膜の第１方向における厚みは、第１ゲート絶縁膜及び第２ゲート絶縁膜の第２方向における幅よりも大きい。【選択図】図４
2020035985.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面と交差する第１方向に配設され、前記第１方向と交差する第２方向に延伸する複数の第１ゲート電極と、
前記第１方向に延伸し、前記複数の第１ゲート電極に対向し、前記基板側の一端の前記第２方向の幅が他端の前記第２方向の幅よりも小さい第１半導体膜と、
前記第１方向に延伸し、前記複数の第１ゲート電極及び前記第１半導体膜の間に設けられた第１ゲート絶縁膜と、
前記第１方向に配設され、前記第２方向に延伸し、前記複数の第１ゲート電極よりも前記基板から遠い複数の第２ゲート電極と、
前記第１方向に延伸し、前記複数の第２ゲート電極に対向し、前記基板側の一端の前記第２方向の幅が前記第１半導体膜の他端の前記第２方向の幅よりも小さく、他端の前記第２方向の幅が前記一端の前記第２方向の幅よりも大きく、前記一端が前記第１半導体膜の他端に接続された第２半導体膜と、
前記第１方向に延伸し、前記複数の第２ゲート電極及び前記第２半導体膜の間に設けられた第２ゲート絶縁膜と、
前記複数の第１ゲート電極及び前記複数の第２ゲート電極の間に設けられ、前記第２方向に延伸し、前記基板側の面において前記第１半導体膜の他端に対向する第３ゲート電極と、
前記第３ゲート電極及び前記第１半導体膜の他端の間に設けられ、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜に接続された第３ゲート絶縁膜と
を備え、
前記第３ゲート電極は、前記第２ゲート絶縁膜を介して前記第２半導体膜に対向し、前記第３ゲート絶縁膜を介して前記第１半導体膜の他端に対向し、
前記第３ゲート絶縁膜の前記第１方向における厚みは、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜の前記第２方向における厚みよりも大きい
半導体記憶装置。
【請求項２】
前記第１ゲート絶縁膜は、
前記第１ゲート電極及び前記第１半導体膜の間に設けられた第１絶縁膜と、
前記第１ゲート電極及び前記第１絶縁膜の間に設けられた第１電荷蓄積膜と、
前記第１ゲート電極及び前記第１電荷蓄積膜の間に設けられた第２絶縁膜と
を備え、
前記第２ゲート絶縁膜は、
前記第２ゲート電極及び前記第２半導体膜の間に設けられた第３絶縁膜と、
前記第２ゲート電極及び前記第３絶縁膜の間に設けられた第２電荷蓄積膜と、
前記第２ゲート電極及び前記第２電荷蓄積膜の間に設けられた第４絶縁膜と
を備え、
前記第３ゲート絶縁膜は、
前記第３ゲート電極及び前記第１半導体膜の間に設けられた第５絶縁膜と、
前記第３ゲート電極及び前記第５絶縁膜の間に設けられた第３電荷蓄積膜と、
前記第３ゲート電極及び前記第３電荷蓄積膜の間に設けられた第６絶縁膜と
を備える
請求項１記載の半導体記憶装置。
【請求項３】
前記第５絶縁膜は、前記第１絶縁膜及び前記第３絶縁膜に接続され、
前記第３電荷蓄積膜は、前記第１電荷蓄積膜及び前記第２電荷蓄積膜に接続され、
前記第６絶縁膜は、前記第２絶縁膜及び前記第４絶縁膜に接続される
請求項２記載の半導体記憶装置。
【請求項４】
前記第６絶縁膜の前記第１方向における厚みは、
前記第２絶縁膜の前記第２方向における厚みよりも大きく、
前記第４絶縁膜の前記第２方向における厚みよりも大きい
請求項２又は３記載の半導体記憶装置。
【請求項５】
前記複数の第１ゲート電極の間に設けられた第１層間絶縁膜と、
前記複数の第２ゲート電極の間に設けられた第２層間絶縁膜と
を更に備え、
前記第２絶縁膜は、
前記第１ゲート電極及び前記第１半導体膜の間に設けられた第１部分と、
前記第１層間絶縁膜及び前記第１半導体膜の間に設けられた第２部分と
を備え、
前記第４絶縁膜は、
前記第２ゲート電極及び前記第２半導体膜の間に設けられた第３部分と、
前記第２層間絶縁膜及び前記第２半導体膜の間に設けられた第４部分と
を備え、
前記第１部分の前記第２方向における厚みは前記第２部分の前記第２方向における厚みよりも大きく、
前記第３部分の前記第２方向における厚みは前記第４部分の前記第２方向における厚みよりも大きい
請求項２〜４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載された実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
基板と、基板の表面と交差する第１方向に配設された複数のゲート電極と、第１方向に延伸してこれら複数のゲート電極に対向する半導体膜と、複数のゲート電極及び半導体膜の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１７４８６６
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に制御可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配設され、第１方向と交差する第２方向に延伸する複数の第１ゲート電極と、第１方向に延伸し、複数の第１ゲート電極に対向し、基板側の一端の第２方向の幅が他端の第２方向の幅よりも小さい第１半導体膜と、第１方向に延伸し、複数の第１ゲート電極及び第１半導体膜の間に設けられた第１ゲート絶縁膜と、を備える。また、この半導体記憶装置は、第１方向に配設され、第２方向に延伸し、複数の第１ゲート電極よりも基板から遠い複数の第２ゲート電極と、第１方向に延伸し、複数の第２ゲート電極に対向し、基板側の一端の第２方向の幅が第１半導体膜の他端の第２方向の幅よりも小さく、他端の第２方向の幅が一端の第２方向の幅よりも大きく、一端が第１半導体膜の他端に接続された第２半導体膜と、第１方向に延伸し、複数の第２ゲート電極及び第２半導体膜の間に設けられた第２ゲート絶縁膜と、を備える。また、この半導体記憶装置は、複数の第１ゲート電極及び複数の第２ゲート電極の間に設けられ、第２方向に延伸し、基板側の面において第１半導体膜の他端に対向する第３ゲート電極と、第３ゲート電極及び第１半導体膜の他端の間に設けられ、第１ゲート絶縁膜及び第２ゲート絶縁膜に接続された第３ゲート絶縁膜と、を備える。また、第３ゲート電極は、第２ゲート絶縁膜を介して第２半導体膜に対向し、第３ゲート絶縁膜を介して第１半導体膜の他端に対向する。また、第３ゲート絶縁膜の第１方向における厚みは、第１ゲート絶縁膜及び第２ゲート絶縁膜の第２方向における厚みよりも大きい。
【発明の効果】
【０００６】
好適に制御可能な半導体記憶装置を提供する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。
【図２】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図３】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図４】図３のＡで示した部分の拡大図である。
【図５】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図６】同製造方法を示す模式的な断面図である。
【図７】同製造方法を示す模式的な断面図である。
【図８】同製造方法を示す模式的な断面図である。
【図９】同製造方法を示す模式的な断面図である。
【図１０】同製造方法を示す模式的な断面図である。
【図１１】同製造方法を示す模式的な断面図である。
【図１２】同製造方法を示す模式的な断面図である。
【図１３】同製造方法を示す模式的な断面図である。
【図１４】同製造方法を示す模式的な断面図である。
【図１５】同製造方法を示す模式的な断面図である。
【図１６】同製造方法を示す模式的な断面図である。
【図１７】同製造方法を示す模式的な断面図である。
【図１８】同製造方法を示す模式的な断面図である。
【図１９】同製造方法を示す模式的な断面図である。
【図２０】同製造方法を示す模式的な断面図である。
【図２１】同製造方法を示す模式的な断面図である。
【図２２】同製造方法を示す模式的な断面図である。
【図２３】第１の比較例について説明するための模式的な断面図である。
【図２４】同比較例について説明するための模式的な断面図である。
【図２５】第２の比較例について説明するための模式的な断面図である。
【図２６】第３の比較例について説明するための模式的な断面図である。
【図２７】同比較例について説明するための模式的な断面図である。
【図２８】同比較例について説明するための模式的な断面図である。
【図２９】第１の実施形態の変形例について説明するための模式的な断面図である。
【図３０】同変形例について説明するための模式的な断面図である。
【図３１】同変形例について説明するための模式的な断面図である。
【図３２】第１の実施形態の変形例について説明するための模式的な断面図である。
【図３３】同変形例について説明するための模式的な断面図である。
【図３４】同変形例について説明するための模式的な断面図である。
【発明を実施するための形態】
【０００８】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、これらの実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００９】
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。Ｘ方向、Ｙ方向及びＺ方向は、それぞれ、第１〜第３方向のいずれかと対応していても良いし、対応していなくても良い。
【００１０】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
【００１１】
また、本明細書において、円筒状又は円環状の部材又は貫通孔等について「径方向」と言った場合には、これら円筒又は円環の中心軸と垂直な平面において、この中心軸に近付く方向又はこの中心軸から離れる方向を意味することとする。また、「径方向の厚み」等と言った場合には、この様な平面において、中心軸から内周面までの距離と、中心軸から外周面までの距離との差分を意味する事とする。
【００１２】
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
【００１３】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。説明の都合上、図１では一部の構成を省略する。
【００１４】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
【００１５】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の下部配線ＳＣ及びソース線ＳＬを介して周辺回路ＰＣに接続される。
【００１６】
メモリユニットＭＵは、ビット線ＢＬ及び下部配線ＳＣの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００１７】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積膜である。この場合、メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬに接続される。ワード線ＷＬは、１のメモリストリングＭＳに属する複数のメモリセルＭＣに対応して設けられ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００１８】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択線ＳＧＤに接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのドレイン選択トランジスタＳＴＤに共通に接続される。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択線ＳＧＳに接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのソース選択トランジスタＳＴＳに共通に接続される。
【００１９】
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
【００２０】
図２は、本実施形態に係る半導体記憶装置の模式的な斜視図である。説明の都合上、図２では一部の構成を省略する。
【００２１】
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、基板Ｓの上方に設けられた回路層ＣＬと、回路層ＣＬの上方に設けられたメモリセルアレイＭＡと、を備える。また、メモリセルアレイＭＡは、メモリ層ＭＬａと、メモリ層ＭＬａの上方に設けられたメモリ層ＭＬｂと、を備える。
【００２２】
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の表面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。
【００２３】
回路層ＣＬは、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒと、これら複数のトランジスタＴｒに接続された複数の配線及びコンタクトと、を備える。トランジスタＴｒは、例えば、基板Ｓの表面をチャネル領域として利用する電界効果型のトランジスタである。
【００２４】
メモリセルアレイＭＡは、Ｚ方向に配設された複数の導電膜１１０と、Ｚ方向に延伸して複数の導電膜１１０に対向する複数の半導体膜１２０と、これら導電膜１１０及び半導体膜１２０の間に設けられたゲート絶縁膜１３０と、を備える。
【００２５】
導電膜１１０は、ワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣのゲート電極、又は、ドレイン選択線ＳＧＤ（図１）及びこのドレイン選択線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。また、複数の導電膜１１０の下方には、導電膜１１１及び導電膜１１２が設けられている。導電膜１１１は、ソース選択線ＳＧＳ（図１）及びこのソース選択線ＳＧＳに接続された複数のソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。導電膜１１２は、下部配線ＳＣ（図１）として機能する。また、導電膜１１０，１１１，１１２の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁膜１０１が設けられている。
【００２６】
導電膜１１０，１１１は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内部には半導体膜１２０及びゲート絶縁膜１３０が配置される。導電膜１１０，１１１のＸ方向の端部は、Ｚ方向に延伸するコンタクトＣＣに接続される。
【００２７】
導電膜１１２は、半導体膜１２０に接続された半導体膜１１３と、半導体膜１１３の下面に設けられた導電膜１１４と、を備える。半導体膜１１３は、例えば、リン（Ｐ）等のｎ型の不純物が注入された多結晶シリコン（Ｓｉ）等の導電性の半導体膜である。導電膜１１４は、例えば、リン等のｎ型の不純物が注入された多結晶シリコン、タングステン（Ｗ）等の金属、又は、シリサイド等の導電膜である。
【００２８】
以下、複数の導電膜１１０のうち、メモリ層ＭＬａに含まれるものを「導電膜１１０ａ」等と表記する場合がある。また、メモリ層ＭＬｂに含まれるものを「導電膜１１０ｂ」等と表記する場合がある。また、導電膜１１０ａ及び導電膜１１０ｂの間に位置するものを、「導電膜１１０ｃ」等と表記する場合がある。
【００２９】
半導体膜１２０は、Ｚ方向に配設された複数のメモリセルＭＣ、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳのチャネル領域等として機能する。半導体膜１２０は、例えば、ノンドープの多結晶シリコン等の半導体層である。また、半導体膜１２０の中心部分には酸化シリコン（ＳｉＯ２）等の絶縁膜１４０が埋め込まれている。
【００３０】
以下、複数の半導体膜１２０及び絶縁膜１４０のうち、メモリ層ＭＬａに含まれるものを「半導体膜１２０ａ」及び「絶縁膜１４０ａ」等と表記する場合がある。また、メモリ層ＭＬｂに含まれるものを「半導体膜１２０ｂ」及び「絶縁膜１４０ｂ」等と表記する場合がある。
【００３１】
半導体膜１２０ａ，１２０ｂは、それぞれ、Ｚ方向に延伸する略円筒状の形状を有する。また、半導体膜１２０ａ，１２０ｂの外径は基板に近付くほど小さい。従って、半導体膜１２０ａ，１２０ｂの下端部の外径は、それぞれ、半導体膜１２０ａ，１２０ｂの上端部の外径よりも小さい。半導体膜１２０ａは、下端部において半導体膜１１３に接続され、上端部において半導体膜１２０ｂに接続される。半導体膜１２０ｂは、上端部において半導体膜１０２に接続され、この半導体膜１０２を介してビット線ＢＬに接続される。半導体膜１０２は、例えば、リン等のｎ型の不純物が注入された多結晶シリコン等の導電性の半導体膜である。
【００３２】
ゲート絶縁膜１３０は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷蓄積膜等を含むゲート絶縁膜である。
【００３３】
以下、ゲート絶縁膜１３０のうち、メモリ層ＭＬａに含まれるものを「ゲート絶縁膜１３０ａ」等と表記する場合がある。また、メモリ層ＭＬｂに含まれるものを「ゲート絶縁膜１３０ｂ」等と表記する場合がある。また、メモリ層ＭＬａ，ＭＬｂの間に位置するものを「ゲート絶縁膜１３０ｃ」等と表記する場合がある。
【００３４】
ゲート絶縁膜１３０ａ，１３０ｂは、それぞれＺ方向に延伸する略円筒状の形状を有する。また、ゲート絶縁膜１３０ａ，１３０ｂの外径は下方に近付くほど小さい。従って、ゲート絶縁膜１３０ａ，１３０ｂの下端部の外径は、それぞれ、ゲート絶縁膜１３０ａ，１３０ｂの上端部の外径よりも小さい。
【００３５】
ゲート絶縁膜１３０ｃは、貫通孔を有する略円盤状又は略円環状の形状を有する。ゲート絶縁膜１３０ｃの外周部分はゲート絶縁膜１３０ａの上端部に接続される。また、ゲート絶縁膜１３０ｃの貫通孔の内周部分はゲート絶縁膜１３０ｂの下端部に接続される。
【００３６】
以下、半導体膜１２０ａ，１２０ｂ、ゲート絶縁膜１３０ａ，１３０ｂ，１３０ｃ、絶縁膜１４０ａ，１４０ｂ、及び、半導体膜１０２等を含む略円柱状の構成を、「メモリ構造ＭＨ」等と表記する場合がある。
【００３７】
図３は、図２に例示した構造のより具体的な構成例を示す模式的なＹＺ断面図である。図４は、図３のＡで示した部分の模式的な拡大図である。尚、説明の都合上、図３、図４では一部の構成を省略する。
【００３８】
導電膜１１０ａ，１１０ｂ，１１０ｃは、図４に示す通り、それぞれ、タングステン（Ｗ）等の金属膜１１５と、この金属膜１１５の上面、下面、及び、金属膜１１５の貫通孔の内周面に設けられた窒化チタン（ＴｉＮ）等のバリア金属膜１１６と、を備える。尚、導電膜１１０ｃの内周面は、ゲート絶縁膜１３０ｂを介して半導体膜１２０ｂの外周面に対向する。また、導電膜１１０ｃの下面の一部は、ゲート絶縁膜１３０ｃを介して半導体膜１２０ａの上端部Ｅ１２０ａに対向する。
【００３９】
半導体膜１２０ａの上端部Ｅ１２０ａは、上述の通り、半導体膜１２０ｂの下端部Ｅ１２０ｂに接続されている。図示の通り、この接続部分には段差が形成されている。
【００４０】
ゲート絶縁膜１３０ａ，１３０ｂ，１３０ｃは、それぞれ、酸化シリコン等のトンネル絶縁膜１３１ａ，１３１ｂ，１３１ｃ、窒化シリコン等の電荷蓄積膜１３２ａ，１３２ｂ，１３２ｃ、酸化シリコン等のブロック絶縁膜１３３ａ，１３３ｂ，１３３ｃ、及び、アルミナ（Ａｌ２Ｏ３）等の高誘電絶縁膜１３４ａ，１３４ｂ，１３４ｃの一部を備える。トンネル絶縁膜１３１ａ，１３１ｂ、電荷蓄積膜１３２ａ，１３２ｂ及びブロック絶縁膜１３３ａ，１３３ｂは、Ｚ方向に延伸する。トンネル絶縁膜１３１ｃ、電荷蓄積膜１３２ｃ及びブロック絶縁膜１３３ｃは、それぞれ、Ｘ方向及びＹ方向に延伸し、トンネル絶縁膜１３１ａ、電荷蓄積膜１３２ａ及びブロック絶縁膜１３３ａの上端部、並びに、トンネル絶縁膜１３１ｂ、電荷蓄積膜１３２ｂ及びブロック絶縁膜１３３ｂの下端部に接続される。高誘電絶縁膜１３４ａ，１３４ｂ，１３４ｃは、導電膜１１０に対応して複数設けられ、それぞれ、導電膜１１０の上面、下面、及び、導電膜１１０の貫通孔の内周面を覆う。
【００４１】
ここで、本実施形態においては、ゲート絶縁膜１３０ｃのＺ方向の厚みＷ１０２が、ゲート絶縁膜１３０ａ，１３０ｂの径方向の厚みＷ１０１よりも大きい。従って、半導体膜１２０ａの上端部Ｅ１２０ａから導電膜１１０ｃまでの最短距離は、半導体膜１２０ａから導電膜１１０ａまでの最短距離よりも大きく、半導体膜１２０ｂから導電膜１１０ｂまでの最短距離よりも大きい。
【００４２】
また、本実施形態においては、ブロック絶縁膜１３３ｃのＺ方向の厚みＷ１１２が、ブロック絶縁膜１３３ａ，１３３ｂの径方向の厚みＷ１１１よりも大きい。尚、ブロック絶縁膜１３３ａ，１３３ｂは、層間絶縁膜１０１の貫通孔の内周面にも設けられている。この部分の径方向の厚みＷ１１３は、導電膜１１０ａ，１１０ｂの貫通孔に設けられた部分の径方向の厚みＷ１１１よりも小さい。
【００４３】
尚、トンネル絶縁膜１３１ｃ，電荷蓄積膜１３２ｃ及び高誘電絶縁膜１３４ｃのＺ方向の厚みは、それぞれ、トンネル絶縁膜１３１ａ，１３１ｂ、電荷蓄積膜１３２ａ，１３２ｂ及び高誘電絶縁膜１３４ａ，１３４ｂの径方向の厚みと同程度である。少なくとも、上記厚みＷ１１２と上記厚みＷ１１１との差は、トンネル絶縁膜１３１ｃ，電荷蓄積膜１３２ｃ及び高誘電絶縁膜１３４ｃのＺ方向の厚みと、トンネル絶縁膜１３１ａ，１３１ｂ、電荷蓄積膜１３２ａ，１３２ｂ及び高誘電絶縁膜１３４ａ，１３４ｂの径方向の厚みと、の差よりも大きい。上記厚みＷ１１３と上記厚みＷ１１１との差についても同様である。
【００４４】
以下の説明においては、トンネル絶縁膜１３１ａ，１３１ｂ，１３１ｃをまとめてトンネル絶縁膜１３１と呼ぶ場合がある。同様に、電荷蓄積膜１３２ａ，１３２ｂ，１３２ｃをまとめて電荷蓄積膜１３２と呼ぶ場合がある。同様に、ブロック絶縁膜１３３ａ，１３３ｂ，１３３ｃをまとめてブロック絶縁膜１３３と呼ぶ場合がある。同様に、高誘電絶縁膜１３４ａ，１３４ｂ，１３４ｃをまとめて高誘電絶縁膜１３４と呼ぶ場合がある。
【００４５】
［製造方法］
次に、図５〜図２２を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００４６】
図５に示す通り、同製造方法においては、回路層ＣＬ上に、導電膜１１４、シリコン等の半導体膜１１３Ａ、酸化シリコン等の絶縁膜１１３Ｂ、シリコン等の半導体膜１１３Ｃ、酸化シリコン等の絶縁膜１１３Ｄ、及び、シリコン等の半導体膜１１３Ｅを形成する。また、これらの上方に、層間絶縁膜１０１及び導電膜１１１を形成する。また、これらの上方に、メモリ層ＭＬａに対応する複数の層間絶縁膜１０１及び窒化シリコン等の犠牲膜１１０Ａを交互に形成する。この工程は、例えば、ＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）等の方法によって行われる。
【００４７】
次に、図６に示す通り、開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延伸し、犠牲膜１１０Ａ、層間絶縁膜１０１、導電膜１１１、半導体膜１１３Ｅ、絶縁膜１１３Ｄ、半導体膜１１３Ｃ、及び、絶縁膜１１３Ｂを貫通して、半導体膜１１３Ａを露出させる開口である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。
【００４８】
次に、図７に示す通り、開口ｏｐ１の内部に、窒化シリコン等のカバー膜１３０Ａと、シリコン等の犠牲膜１２０Ａと、を形成する。この工程は、例えば、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）等によってカバー膜１３０Ａ及び犠牲膜１２０Ａを形成し、ＲＩＥ等によって最上段の層間絶縁膜１０１の上面を露出させることによって行われる。
【００４９】
次に、図８に示す通り、メモリ層ＭＬｂに対応する複数の層間絶縁膜１０１及び犠牲膜１１０Ａを交互に形成する。この工程は、例えば、ＰＥＣＶＤ等の方法によって行われる。
【００５０】
次に、図９及び図１０に示す通り、開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向に延伸し、犠牲膜１１０Ａ、及び、層間絶縁膜１０１を貫通して、犠牲膜１２０Ａを露出させる開口である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００５１】
次に、図１１に示す通り、開口ｏｐ２の内周面及び底面に、窒化シリコン等のカバー膜１３０Ｂと、シリコン等の犠牲膜１２０Ｂと、酸化シリコン等のカバー膜１２０Ｃと、を形成する。この工程は、例えば、ＬＰＣＶＤ等の方法によって行われる。
【００５２】
次に、図１２に示す通り、カバー膜１３０Ｂ、犠牲膜１２０Ｂ及びカバー膜１２０Ｃのうち、開口ｏｐ２の底面に形成された部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００５３】
次に、図１３に示す通り、カバー膜１２０Ｃを除去する。また、カバー膜１３０Ｂの一部を除去する。図示の例において、カバー膜１３０Ｂは、導電膜１１０ｃに対応する犠牲膜１１０Ａの側面を覆う部分を残して除去されている。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【００５４】
次に、図１４に示す通り、犠牲膜１２０Ａ及び犠牲膜１２０Ｂを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【００５５】
次に、図１５及び図１６に示す通り、ブロック絶縁膜１３３を形成する。この工程は、例えば、カバー膜１３０Ａ、カバー膜１３０Ｂ及び犠牲膜１１０Ａの一部に酸化処理を行うことによって行われる。
【００５６】
ここで、本実施形態において、犠牲膜１１０Ａ及びカバー膜１３０Ａ，１３０Ｂはどちらも窒化シリコン等の膜である。しかしながら、成膜方法、成膜条件の違い等により、カバー膜１３０Ａ，１３０Ｂは犠牲膜１１０Ａよりも大きい密度を有する場合がある。この様な場合、カバー膜１３０Ａ，１３０Ｂは、犠牲膜１１０Ａよりも酸化されづらい場合がある。
【００５７】
図示の例において、犠牲膜１１０Ａは基本的にはカバー膜１３０Ａ，１３０Ｂによって覆われている。しかしながら、カバー膜１３０Ａ，１３０Ｂとの接触面の近傍は酸化される場合がある。この様な場合、ブロック絶縁膜１３３のうち、犠牲膜１１０Ａの貫通孔の内周面に設けられた部分の径方向の厚みＷ１１１は、層間絶縁膜１０１の貫通孔の内周面に設けられた部分の径方向の厚みＷ１１３よりも大きくなる。
【００５８】
また、図１４の例において、犠牲膜１１０Ａのうち、導電膜１１０ｃに対応するものの下面の一部はカバー膜１３０Ａ，１３０Ｂによって覆われておらず、開口ｏｐ２に露出している。この様な状態で酸化処理を行うと、図１５に示す通り、カバー膜１３０Ａ，１３０Ｂによって覆われた部分よりも厚い酸化膜が形成される場合がある。この様な場合、ブロック絶縁膜１３３ｃのＺ方向の厚みＷ１１２は、ブロック絶縁膜１３３ａ，１３３ｂの径方向の厚みＷ１１１よりも大きくなる。
【００５９】
次に、図１７及び図１８に示す通り、開口ｏｐ１，ｏｐ２の内部に、積層膜１３０Ｃ、半導体膜１２０及び絶縁膜１４０を形成する。積層膜１３０Ｃは、ブロック絶縁膜１３３、電荷蓄積膜１３２及びトンネル絶縁膜１３１を含む積層膜である。この工程は、例えば、ＬＰＣＶＤ等の方法によって行われる。
【００６０】
次に、図１９に示す通り、開口ｏｐ３を形成する。開口ｏｐ３は、Ｚ方向及びＸ方向に延伸し、犠牲膜１１０Ａ、層間絶縁膜１０１、導電膜１１１、半導体膜１１３Ｅ、及び、絶縁膜１１３ＤをＹ方向に分断し、半導体膜１１３Ｃの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００６１】
次に、図２０に示す通り、開口ｏｐ３のＹ方向の側面に、窒化シリコン等の絶縁膜１０５を形成する。この工程は、例えば、ＬＰＣＶＤ等の方法によって行われる。
【００６２】
次に、図２１に示す通り、半導体膜１１３Ｃ、絶縁膜１１３Ｂ，１１３Ｄ、及び、積層膜１３０Ｃの一部を除去して、半導体膜１２０の下端部を露出させる。この工程は、例えば、ウェットエッチング等によって行われる。
【００６３】
次に、図２２に示す通り、半導体膜１１３Ａの上面、半導体膜１１３Ｅの下面、及び、半導体膜１２０の外周面の一部に半導体膜を形成して、半導体膜１１３を形成する。この工程は、例えば、ＣＶＤ又はエピタキシャル結晶成長法等の方法によって行われる。
【００６４】
その後、ウェットエッチング等の方法によって絶縁膜１０５を除去し、導電膜１１１及び半導体膜１１３の開口ｏｐ３への露出面を選択的に酸化して絶縁膜１０６，１０７を形成し、ウェットエッチング等の方法によって犠牲膜１１０Ａを除去し、ＣＶＤ等の方法によって高誘電絶縁膜１３４、バリア金属膜１１６及び金属膜１１５を形成し、開口ｏｐ３に絶縁膜ＳＴを形成することにより、図３及び図４を参照して説明した構成が形成される。
【００６５】
［第１の比較例］
次に、第１の比較例について説明する。図２３は、第１の比較例に係る製造方法を説明するための模式的な断面図である。
【００６６】
第１の比較例に係る製造方法は、図６を参照して説明した工程までは、第１の実施形態と同様である。
【００６７】
第１の実施形態においては、図７を参照して説明した通り、開口ｏｐ１の内部に、窒化シリコン等のカバー膜１３０Ａを形成していた。これにより、犠牲膜１２０Ａを除去する際に、半導体膜１１３Ａ，１１３Ｃ，１１３Ｅ、及び、導電膜１１１を保護することが可能である。
【００６８】
一方、比較例においては、図２３に示す通り、開口ｏｐ１を形成した後にカバー膜１３０Ａを形成せず、そのかわりに酸化処理を行い、半導体膜１１３Ａ，１１３Ｃ，１１３Ｅ、及び、導電膜１１１の開口ｏｐ１への露出面に、酸化膜１３０Ａ´を形成している。
【００６９】
ここで、図２４に示す通り、開口ｏｐ１を形成する際、開口ｏｐ１よりも大きい開口ｏｐ１´が形成されてしまう場合があった。この様な場合、開口ｏｐ１´に、導電膜１１４が露出してしまう場合があった。この状態で酸化処理を行うと、導電膜１１４において異常酸化が生じ、広範囲にわたって構造が破壊されてしまう場合があった。
【００７０】
［第２の比較例］
次に、第２の比較例について説明する。図２５は、第２の比較例に係る製造方法を説明するための模式的な断面図である。
【００７１】
第２の比較例に係る製造方法は、図９を参照して説明した工程までは第１の実施形態と同様である。
【００７２】
第２の比較例では、図９を参照して説明した工程を行った後、犠牲膜１２０Ａを除去し、酸化処理を行うことにより、ブロック絶縁膜１３３ａ´，１３３ｂ´を形成する。ブロック絶縁膜１３３ａ´は、カバー膜１３０Ａを酸化することによって形成された絶縁膜である。ブロック絶縁膜１３３ｂ´は、犠牲膜１１０Ａの一部を酸化することによって形成された絶縁膜である。
【００７３】
第２の比較例では、図２３を参照して説明した様な酸化処理を行わない。従って、図２４を参照して説明した様な異常酸化の問題は生じない。
【００７４】
しかしながら、第２の比較例では、ブロック絶縁膜１３３ａ´とブロック絶縁膜１３３ｂ´との間で、膜厚や膜質等が異なってしまう。従って、形成されたメモリセルＭＣの特性が大きくばらついてしまう場合がある。
【００７５】
［第３の比較例］
次に、第３の比較例について説明する。図２６及び図２７は、第３の比較例に係る製造方法を説明するための模式的な断面図である。図２８は、第３の比較例に係る半導体記憶装置の構成を説明するための模式的な断面図である。
【００７６】
第３の比較例に係る製造方法は、図９を参照して説明した工程までは第１の実施形態と同様である。
【００７７】
第３の比較例では、図９を参照して説明した工程を行った後、犠牲膜１２０Ａ及びカバー膜１３０Ａを除去し、図２６に示す通り、開口ｏｐ１及び開口ｏｐ２の内周面に窒化シリコン等の絶縁膜１３０Ａ´´を形成する。また、図２７に示す通り、酸化処理によってブロック絶縁膜１３０´´を形成する。
【００７８】
ここで、第１の実施形態においては酸化処理に際して一部の犠牲膜１１０Ａの下面が開口ｏｐ２に露出していたのに対し（図１４参照）、比較例においてはこの部分も絶縁膜１３０Ａ´´によって覆われている。従って、この部分に形成される酸化膜の厚みＷ１１２´は、犠牲膜１１０Ａの貫通孔の内周面に形成される酸化膜の厚みＷ１１１と同程度となる。従って、図２８に示す通り、ゲート絶縁膜１３０ｃのＺ方向の厚みＷ１０２´も、ゲート絶縁膜１３０ａ，１３０ｂの径方向の厚みＷ１０１と同程度となる。また、半導体膜１２０ａの上端部Ｅ１２０ａから導電膜１１０ｃまでの最短距離も、半導体膜１２０ａ，１２０ｂから導電膜１１０ａ，１１０ｂまでの最短距離と同程度となる。
【００７９】
第３の比較例では、第２の比較例と同様に、異常酸化の問題は生じない。また、第３の比較例では、上述の様なメモリセルＭＣの特性のばらつきを抑制可能である。
【００８０】
［第１の実施形態の効果］
第１の実施形態に係る製造方法においては、図２４を参照して説明した様な異常酸化の問題は生じない。また、図２５を参照して説明した様なメモリセルＭＣの特性のばらつきの問題も生じない。
【００８１】
また、発明者らの検討の結果、半導体膜１２０ａの上端部Ｅ１２０ａと導電膜１１０ｃとの距離が大きいほど、導電膜１１０ｃをゲート電極とするメモリセルＭＣの消去動作を好適に行うことが可能であることが分かった。
【００８２】
上述の通り、本実施形態によれば、第３の比較例に係る半導体記憶層と比較して、半導体膜１２０ａの上端部Ｅ１２０ａと導電膜１１０ｃとの距離を大きくすることが出来る。従って、導電膜１１０ｃをゲート電極とするメモリセルＭＣの消去特性を改善して、好適に制御可能な半導体記憶装置を提供可能である。
【００８３】
［第１の実施形態の変形例］
図１３を参照して説明した工程においては、ウェットエッチング等の方法によって、カバー膜１３０Ｂの一部を除去する。図１３に示す例では、カバー膜１３０Ｂの下端の高さ（基板Ｓからの距離又はＺ方向の位置）が、カバー膜１３０Ａの上端の高さに到達したタイミングで、カバー膜１３０Ｂの除去を終了していた。しかしながら、カバー膜１３０Ｂの除去は、カバー膜１３０Ｂの下端の高さがカバー膜１３０Ａの上端の高さに到達する前に終了しても良いし、カバー膜１３０Ａの上端の高さに到達した後で終了しても良い。
【００８４】
例えば、図２９に示す通り、カバー膜１３０Ｂの除去を、カバー膜１３０Ｂの下端の高さがカバー膜１３０Ａの上端の高さに到達する前に終了した場合、図３０に示す通り、ブロック絶縁膜１３３ｂの下端がブロック絶縁膜１３３ａの上端よりも下方に位置することとなる。
【００８５】
この様に形成された半導体記憶装置においては、図３１に示す通り、トンネル絶縁膜１３１ｂ，電荷蓄積膜１３２ｂ及びブロック絶縁膜１３３ｂの下端が、トンネル絶縁膜１３１ａ，電荷蓄積膜１３２ａ及びブロック絶縁膜１３３ａの上端よりも下方に位置することとなる。
【００８６】
また、図示の様に、電荷蓄積膜２３２ｃが、電荷蓄積膜１３２ａの上端に接続され径方向に延伸する第１部分ｐ１と、電荷蓄積膜１３２ｂの下端に接続され径方向に延伸する第２部分ｐ２と、これら第１部分ｐ１及び第２部分ｐ２に接続されＺ方向に延伸する第３部分ｐ３と、を備える形状となる場合がある。
【００８７】
また、例えば、図３２に示す通り、カバー膜１３０Ｂの除去を、カバー膜１３０Ｂの下端の高さがカバー膜１３０Ａの上端の高さに到達した後で終了した場合、犠牲膜１１０Ａの一部も除去される場合がある。この様な場合、図３３に示す通り、ブロック絶縁膜１３３ｂの下端がブロック絶縁膜１３３ａの上端よりも上方に位置することとなる。また、この様な場合、ブロック絶縁膜３３３ｃが、ブロック絶縁膜１３３ａに接続されない場合がある。
【００８８】
この様に形成された半導体記憶装置においては、図３４に示す通り、トンネル絶縁膜１３１ｂ，電荷蓄積膜１３２ｂ及びブロック絶縁膜１３３ｂの下端が、トンネル絶縁膜１３１ａ，電荷蓄積膜１３２ａ及びブロック絶縁膜１３３ａの上端よりも上方に位置することとなる。
【００８９】
また、図示の様に、半導体膜１２０ａの上端に曲面が形成され、トンネル絶縁膜３３１ｃ、電荷蓄積膜３３２ｃ、ブロック絶縁膜３３３ｃ、高誘電絶縁膜３３４ｃ及びバリア金属膜１１６の一部が、それぞれ、この曲面に沿った曲面を形成する様な形状となる場合がある。
【００９０】
［備考］
本明細書においては、例えば、下記の事項について説明した。
【００９１】
［事項１］
基板と、
前記基板の表面と交差する第１方向に配設され、前記第１方向と交差する第２方向に延伸する複数の第１ゲート電極と、
前記第１方向に延伸し、前記複数の第１ゲート電極に対向し、前記基板側の一端の前記第２方向の幅が他端の前記第２方向の幅よりも小さい第１半導体膜と、
前記第１方向に延伸し、前記複数の第１ゲート電極及び前記第１半導体膜の間に設けられた第１ゲート絶縁膜と、
前記第１方向に配設され、前記第２方向に延伸し、前記複数の第１ゲート電極よりも前記基板から遠い複数の第２ゲート電極と、
前記第１方向に延伸し、前記複数の第２ゲート電極に対向し、前記基板側の一端の前記第２方向の幅が前記第１半導体膜の他端の前記第２方向の幅よりも小さく、他端の前記第２方向の幅が前記一端の前記第２方向の幅よりも大きく、前記一端が前記第１半導体膜の他端に接続された第２半導体膜と、
前記第１方向に延伸し、前記複数の第２ゲート電極及び前記第２半導体膜の間に設けられた第２ゲート絶縁膜と、
前記複数の第１ゲート電極及び前記複数の第２ゲート電極の間に設けられ、前記第２方向に延伸し、前記基板側の面において前記第１半導体膜の他端に対向する第３ゲート電極と、
前記第３ゲート電極及び前記第１半導体膜の他端の間に設けられ、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜に接続された第３ゲート絶縁膜と
を備え、
前記第３ゲート電極は、前記第２ゲート絶縁膜を介して前記第２半導体膜に対向し、前記第３ゲート絶縁膜を介して前記第１半導体膜の他端に対向し、
前記第３ゲート絶縁膜の前記第１方向における厚みは、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜の前記第２方向における厚みよりも大きい
半導体記憶装置。
【００９２】
［事項２］
前記第１ゲート絶縁膜は、
前記第１ゲート電極及び前記第１半導体膜の間に設けられた第１絶縁膜と、
前記第１ゲート電極及び前記第１絶縁膜の間に設けられた第１電荷蓄積膜と、
前記第１ゲート電極及び前記第１電荷蓄積膜の間に設けられた第２絶縁膜と
を備え、
前記第２ゲート絶縁膜は、
前記第２ゲート電極及び前記第２半導体膜の間に設けられた第３絶縁膜と、
前記第２ゲート電極及び前記第３絶縁膜の間に設けられた第２電荷蓄積膜と、
前記第２ゲート電極及び前記第２電荷蓄積膜の間に設けられた第４絶縁膜と
を備え、
前記第３ゲート絶縁膜は、
前記第３ゲート電極及び前記第１半導体膜の間に設けられた第５絶縁膜と、
前記第３ゲート電極及び前記第５絶縁膜の間に設けられた第３電荷蓄積膜と、
前記第３ゲート電極及び前記第３電荷蓄積膜の間に設けられた第６絶縁膜と
を備える
事項１記載の半導体記憶装置。
【００９３】
［事項３］
前記第５絶縁膜は、前記第１絶縁膜及び前記第３絶縁膜に接続され、
前記第３電荷蓄積膜は、前記第１電荷蓄積膜及び前記第２電荷蓄積膜に接続され、
前記第６絶縁膜は、前記第２絶縁膜及び前記第４絶縁膜に接続される
事項２記載の半導体記憶装置。
【００９４】
［事項４］
前記第３絶縁膜の前記第１方向における前記基板側の端部は、前記第１絶縁膜の前記第１方向における前記基板と反対側の端部よりも前記基板に近く、
前記第２電荷蓄積膜の前記第１方向における前記基板側の端部は、前記第１電荷蓄積膜の前記第１方向における前記基板と反対側の端部よりも前記基板に近く、
前記第４絶縁膜の前記第１方向における前記基板側の端部は、前記第２絶縁膜の前記第１方向における前記基板と反対側の端部よりも前記基板に近い
事項２記載の半導体記憶装置。
【００９５】
［事項５］
前記第３絶縁膜の前記第１方向における前記基板側の端部は、前記第１絶縁膜の前記第１方向における前記基板と反対側の端部よりも前記基板から遠く、
前記第２電荷蓄積膜の前記第１方向における前記基板側の端部は、前記第１電荷蓄積膜の前記第１方向における前記基板と反対側の端部よりも前記基板から遠く、
前記第４絶縁膜の前記第１方向における前記基板側の端部は、前記第２絶縁膜の前記第１方向における前記基板と反対側の端部よりも前記基板から遠い
事項２記載の半導体記憶装置。
【００９６】
［事項６］
前記第６絶縁膜の前記第１方向における厚みは、
前記第２絶縁膜の前記第２方向における厚みよりも大きく、
前記第４絶縁膜の前記第２方向における厚みよりも大きい
事項２記載の半導体記憶装置。
【００９７】
［事項７］
前記第６絶縁膜の前記第１方向における厚みと、前記第２絶縁膜の前記第２方向における厚みと、の差を第１の差とし、
前記第６絶縁膜の前記第１方向における厚みと、前記第４絶縁膜の前記第２方向における厚みと、の差を第２の差とし、
前記第５絶縁膜の前記第１方向における厚みと、前記第１絶縁膜の前記第２方向における厚みと、の差を第３の差とし、
前記第５絶縁膜の前記第１方向における厚みと、前記第３絶縁膜の前記第２方向における厚みと、の差を第４の差とした場合、
前記第１の差及び前記第２の差は、前記第３の差及び前記第４の差よりも大きい
事項２記載の半導体記憶装置。
【００９８】
［事項８］
前記複数の第１ゲート電極の間に設けられた第１層間絶縁膜と、
前記複数の第２ゲート電極の間に設けられた第２層間絶縁膜と
を更に備え、
前記第２絶縁膜は、
前記第１ゲート電極及び前記第１半導体膜の間に設けられた第１部分と、
前記第１層間絶縁膜及び前記第１半導体膜の間に設けられた第２部分と
を備え、
前記第４絶縁膜は、
前記第２ゲート電極及び前記第２半導体膜の間に設けられた第３部分と、
前記第２層間絶縁膜及び前記第２半導体膜の間に設けられた第４部分と
を備え、
前記第１部分の前記第２方向における厚みは前記第２部分の前記第２方向における厚みよりも大きく、
前記第３部分の前記第２方向における厚みは前記第４部分の前記第２方向における厚みよりも大きい
事項２記載の半導体記憶装置。
【００９９】
［事項９］
前記第１部分の前記第２方向における厚みと、前記第２部分の前記第２方向における厚みと、の差を第１の差とし、
前記第３部分の前記第２方向における厚みと、前記第４部分の前記第２方向における厚みと、の差を第２の差とし、
前記第５絶縁膜の前記第１方向における厚みと、前記第１絶縁膜の前記第２方向における厚みと、の差を第３の差とし、
前記第５絶縁膜の前記第１方向における厚みと、前記第３絶縁膜の前記第２方向における厚みと、の差を第４の差とした場合、
前記第１の差及び前記第２の差は、前記第３の差及び前記第４の差よりも大きい
事項８記載の半導体記憶装置。
【０１００】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
Ｓ…基板、ＣＬ…回路層、ＭＬ１，ＭＬ２…メモリ層、１１０ａ，１１０ｂ，１１０ｃ…導電膜、１２０ａ，１２０ｂ…半導体膜、１３０ａ，１３０ｂ，１３０ｃ…ゲート絶縁膜、１３１ａ，１３１ｂ，１３１ｃ…トンネル絶縁膜、１３２ａ，１３２ｂ，１３２ｃ…電荷蓄積膜、１３３ａ，１３３ｂ，１３３ｃ…ブロック絶縁膜、１３４ａ，１３４ｂ，１３４ｃ…高誘電絶縁膜。
【図１】
2020035985.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2020035985.tif 000019
【図１８】
2020035985.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2020035985.tif 000026
【図２５】
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【図２６】
2020035985.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
2020035985.tif 000032
【図３１】
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【図３２】
2020035985.tif 000034
【図３３】
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【図３４】
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