(57)【要約】【課題】メモリセルを製造する際の負荷を低減する。【解決手段】一実施形態の半導体記憶装置は、各々がセレクタ素子と上記セレクタ素子に接続された抵抗変化素子とを含み、互いに隣り合う第１メモリセル及び第２メモリセルと、上記第１メモリセルの上記セレクタ素子と、上記第２メモリセルの上記セレクタ素子との間に設けられた非活性セレクタ材と、上記非活性セレクタ材の上面及び下面のうちの少なくとも１つと、上記非活性セレクタ材の側面上と、上記第１メモリセルの上記セレクタ素子の側面上と、上記第２メモリセルの上記セレクタ素子の側面上と、を覆う絶縁体と、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
各々がセレクタ素子と前記セレクタ素子に接続された抵抗変化素子とを含み、互いに隣り合う第１メモリセル及び第２メモリセルと、
前記第１メモリセルの前記セレクタ素子と、前記第２メモリセルの前記セレクタ素子との間に設けられた非活性セレクタ材と、
前記非活性セレクタ材の上面及び下面のうちの少なくとも１つと、前記非活性セレクタ材の側面上と、前記第１メモリセルの前記セレクタ素子の側面上と、前記第２メモリセルの前記セレクタ素子の側面上と、を覆う絶縁体と、
を備えた、
半導体記憶装置。
【請求項２】
前記第１メモリセルの前記セレクタ素子、及び前記第２メモリセルの前記セレクタ素子の各々は、前記絶縁体を介して前記非活性セレクタ材と物理的に離れて形成された少なくとも１つの活性セレクタ材を含む、
請求項１記載の半導体記憶装置。
【請求項３】
前記活性セレクタ材は、前記抵抗変化素子よりも、前記セレクタ素子と前記抵抗変化素子との接続面に沿う断面積が小さい、
請求項２記載の半導体記憶装置。
【請求項４】
前記活性セレクタ材の下面上に設けられたシード材を更に含む、
請求項２記載の半導体記憶装置。
【請求項５】
前記活性セレクタ材は、２端子間スイッチ素子を含む、
請求項２記載の半導体記憶装置。
【請求項６】
前記活性セレクタ材は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、チタン（Ｔｉ）、ヒ素（Ａｓ）、インジウム（Ｉｎ）、及びビスマス（Ｂｉ）から選択される少なくとも２つの元素を含む、
請求項５記載の半導体記憶装置。
【請求項７】
前記活性セレクタ材は、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、及びタングステン（Ｗ）から選択された少なくとも１つの元素の酸化物を含む、
請求項５記載の半導体記憶装置。
【請求項８】
前記抵抗変化素子は、第１強磁性体と、第２強磁性体と、前記第１強磁性体及び前記第２強磁性体の間に設けられた非磁性体と、を含む磁気抵抗効果素子を含む、
請求項２記載の半導体記憶装置。
【請求項９】
前記活性セレクタ材は、前記第１強磁性体に接する、
請求項８記載の半導体記憶装置。
【請求項１０】
各々が柱状の第１活性セレクタ材及び第２活性セレクタ材を含むセレクタ素子と、
前記第１活性セレクタ材及び前記第２活性セレクタ材の各々と接続された第１端を有する抵抗変化素子と、
を含む第１メモリセルと、
前記第１活性セレクタ材の側面上及び前記第２活性セレクタ材の側面上を覆う絶縁体と、
を備えた、半導体記憶装置。
【請求項１１】
前記第１活性セレクタ材及び前記第２活性セレクタ材は、前記抵抗変化素子よりも、前記セレクタ素子と前記抵抗変化素子との接続面に沿う断面積が小さい、
請求項１０記載の半導体記憶装置。
【請求項１２】
前記セレクタ素子及び前記抵抗変化素子を含み、前記第１メモリセルに隣り合う第２メモリセルと、
前記第１メモリセルの前記セレクタ素子と、前記第２メモリセルの前記セレクタ素子と、の間に設けられた柱状の非活性セレクタ材と、
を更に備え、
前記絶縁体は、前記非活性セレクタ材の上面上及び下面上のうちの少なくとも１つと、側面上と、を覆う、
請求項１０記載の半導体記憶装置。
【請求項１３】
前記第１活性セレクタ材の下面上に設けられた第１シード材と、
前記第２活性セレクタ材の下面上に設けられた第２シード材と、
を更に含む、
請求項１０記載の半導体記憶装置。
【請求項１４】
前記第１活性セレクタ材及び前記第２活性セレクタ材の各々は、２端子間スイッチ素子を含む、
請求項１０記載の半導体記憶装置。
【請求項１５】
前記第１活性セレクタ材及び前記第２活性セレクタ材は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、チタン（Ｔｉ）、ヒ素（Ａｓ）、インジウム（Ｉｎ）、及びビスマス（Ｂｉ）から選択される少なくとも２つの元素を含む、
請求項１４記載の半導体記憶装置。
【請求項１６】
前記第１活性セレクタ材及び前記第２活性セレクタ材は、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、及びタングステン（Ｗ）から選択された少なくとも１つの元素の酸化物を含む、
請求項１４記載の半導体記憶装置。
【請求項１７】
前記抵抗変化素子は、磁気抵抗効果素子を含む、
請求項１０記載の半導体記憶装置。
【請求項１８】
前記第１活性セレクタ材及び前記第２活性セレクタ材は、互いに異なる導電経路を介して前記抵抗変化素子の前記第１端に共通接続された、請求項１７記載の半導体記憶装置。
【請求項１９】
前記抵抗変化素子は、前記抵抗変化素子の前記第１端に設けられた第１強磁性体と、第２強磁性体と、前記第１強磁性体及び前記第２強磁性体の間に設けられた非磁性体と、を含み、
前記第１活性セレクタ材は、前記抵抗変化素子の前記第１端の第１部分において前記第１強磁性体に接し、
前記第２活性セレクタ材は、前記抵抗変化素子の前記第１端の前記第１部分と異なる第２部分において前記第１強磁性体に接する、
請求項１７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化素子を用いた半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１１９５３２号公報
【特許文献２】特開２０１１−２０４８１４号公報
【特許文献３】特開２００６−２６９５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルを製造する際の負荷を低減する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、各々がセレクタ素子と上記セレクタ素子に接続された抵抗変化素子とを含み、互いに隣り合う第１メモリセル及び第２メモリセルと、上記第１メモリセルの上記セレクタ素子と、上記第２メモリセルの上記セレクタ素子との間に設けられた非活性セレクタ材と、上記非活性セレクタ材の上面及び下面のうちの少なくとも１つと、上記非活性セレクタ材の側面上と、上記第１メモリセルの上記セレクタ素子の側面上と、上記第２メモリセルの上記セレクタ素子の側面上と、を覆う絶縁体と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る磁気記憶装置の構成を説明するためのブロック図。
【図２】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。
【図３】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図４】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための平面図。
【図５】第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。
【図６】第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図７】第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図８】第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図９】第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図１０】第１実施形態の変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図１１】第１実施形態の変形例に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図１２】第１実施形態の変形例に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図１３】第２実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための平面図。
【図１４】第２実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図１５】第２実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図１６】第２実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図１７】第２実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図１８】第２実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図。
【図１９】その他の第１変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図２０】その他の第１変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図２１】その他の第２変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図２２】その他の第３変形例に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。
【図２３】その他の第３変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistive effect）を有する素子（ＭＴＪ素子、又はmagnetoresistive effect elementとも言う。）を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置である。
【０００９】
１．１  構成について
まず、第１実施形態に係る磁気記憶装置の構成について説明する。
【００１０】
１．１．１  磁気記憶装置の構成について
図１は、第１実施形態に係る磁気記憶装置の構成を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備えている。
【００１１】
メモリセルアレイ１０は、各々が行（row）、及び列（column）の組に対応付けられた複数のメモリセルＭＣを備えている。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
【００１２】
ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
【００１３】
カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列を選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。
【００１４】
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。
【００１５】
書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。
【００１６】
読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプ（図示せず）を含む。
【００１７】
電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
【００１８】
入出力回路１７は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。
【００１９】
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【００２０】
１．１．２  メモリセルアレイの構成について
次に、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。図２では、ワード線ＷＬが２つの小文字のアルファベット（“ｕ”及び“ｄ”）と、インデックス（“＜＞”）と、を含む添え字によって分類されて示されている。
【００２１】
図２に示すように、メモリセルＭＣ（ＭＣｕ及びＭＣｄ）は、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞））のうちの１本と、複数のワード線ＷＬｄ（ＷＬｄ＜０＞、ＷＬｄ＜１＞、…、ＷＬｄ＜Ｍ＞）及びＷＬｕ（ＷＬｕ＜０＞、ＷＬｕ＜１＞、…、ＷＬｕ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣｄ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬｄ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続され、メモリセルＭＣｕ＜ｉ、ｊ＞は、ワード線ＷＬｕ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。
【００２２】
なお、添え字の“ｄ”及び“ｕ”はそれぞれ、例えば、ビット線ＢＬに対して下方に設けられたもの、及び上方に設けられたもの、を便宜的に識別するものである。メモリセルアレイ１０の立体的な構造の例については、後述する。
【００２３】
メモリセルＭＣｄ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｄ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｄ＜ｉ、ｊ＞を含む。メモリセルＭＣｕ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｕ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｕ＜ｉ、ｊ＞を含む。
【００２４】
セレクタＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のセレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、セレクタＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。
【００２５】
セレクタＳＥＬは、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。例えば、このスイッチ素子には、Ｔｅ（テルル）、Ｓｅ（セレン）及びＳ（硫黄）からなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ（ボロン）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｃ（炭素）、Ｓｉ（ケイ素）、Ｇｅ（ゲルマニウム）、Ｓｎ（スズ）、Ａｓ（ヒ素）、Ｐ（リン）、Ｓｂ（アンチモン）、チタン（Ｔｉ）、及びビスマス（Ｂｉ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。より具体的には、このスイッチ素子は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、チタン（Ｔｉ）、ヒ素（Ａｓ）、インジウム（Ｉｎ）、及びビスマス（Ｂｉ）から選択される少なくとも２つの元素を含んでいてもよい。更に、このスイッチ素子は他にも、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、及びタングステン（Ｗ）から選択された少なくとも１種の元素の酸化物を含んでいてもよい。
【００２６】
磁気抵抗効果素子ＭＴＪは、セレクタＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。
【００２７】
次に、メモリセルアレイ１０の断面構造について図３を用いて説明する。図３は、第１実施形態に係る磁気記憶装置のメモリセルアレイについての、ワード線に沿う断面構造の一例を示している。
【００２８】
図３に示すように、メモリセルアレイ１０は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。
【００２９】
半導体基板２０の上面上には、例えば、ワード線ＷＬｄとして機能する複数の導電体２１が設けられる。複数の導電体２１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。図３では、複数の導電体２１のうちの１つが示されている。複数の導電体２１の間には、例えば、図示しない絶縁体が、複数の導電体２１と同等の高さまで設けられる。
【００３０】
複数の導電体２１及び図示しない絶縁体の上面上には、ＸＹ平面にわたって、複数のセレクタ材２２が形成される。複数のセレクタ材２２は、各々が上述した２端子間スイッチ素子に使用される材料を含み、２端子間スイッチとしての機能を有する。複数のセレクタ材２２の各々は、Ｚ方向に沿って柱状に形成され、各々の側面上には、絶縁体２３が形成される。絶縁体２３は、例えば、二酸化ケイ素（ＳｉＯ２）又は窒化ケイ素（ＳｉＮ）を含む。
【００３１】
複数のセレクタ材２２及び絶縁体２３の上面上には、磁気抵抗効果素子ＭＴＪｄとして機能する複数の素子２５が設けられる。複数の素子２５は、例えば、導電体２１の上方において、当該導電体２１に沿って並んで設けられる。すなわち、Ｘ方向に沿って並ぶ複数の素子２５は、少なくとも１つのセレクタ材２２を介して１つの導電体２１に共通接続される。なお、素子２５の径は、当該少なくとも１つのセレクタ材２２の径よりも大きい。このため、１つの素子２５の下面上には、１又は複数のセレクタ材２２の上面が接して設けられ得る。１つの素子２５の下面上に接して設けられる１又は複数のセレクタ材２２は、１つのメモリセルＭＣに対応するセレクタＳＥＬｄとして機能する１つの素子２４ともみなし得る。
【００３２】
複数の素子２５の各々の上面上には、ビット線ＢＬとして機能する複数の導電体２６が設けられる。複数の導電体２６は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。すなわち、１つの導電体２６には、Ｙ方向に沿って並ぶ複数の素子２５が共通して接続される。素子２５の側面上及び導電体２６の側面上には、例えば、図示しない絶縁体が設けられる。
【００３３】
複数の導電体２６及び図示しない絶縁体の上面上には、ＸＹ平面にわたって、複数のセレクタ材２７が形成される。複数のセレクタ材２７は、各々が上述した２端子間スイッチ素子としての機能を有する。複数のセレクタ材２７の各々は、Ｚ方向に沿って柱状に形成され、各々の側面上には、絶縁体２８が形成される。なお、セレクタ材２７は、例えば、セレクタ材２２と同等の機能構成を有する。
【００３４】
複数のセレクタ材２７及び絶縁体２８の上面上には、磁気抵抗効果素子ＭＴＪｕとして機能する複数の素子３０が設けられる。素子３０は、例えば、素子２５と同等の機能構成を有する。複数の素子３０は、例えば、導電体２６の上方において、当該導電体２６に沿って並んで設けられる。すなわち、Ｙ方向に沿って並ぶ複数の素子３０は、セレクタ材２７を介して１つの導電体２６に共通接続される。なお、素子３０の径は、セレクタ材２７の径よりも大きい。このため、１つの素子３０の下面上には、複数のセレクタ材２７の上面が接して設けられ得る。１つの素子３０の下面上に接して設けられる複数のセレクタ材２７は、１つのメモリセルＭＣに対応するセレクタＳＥＬｕとして機能する１つの素子２９ともみなし得る。
【００３５】
複数の素子３０の各々の上面上には、ワード線ＷＬｕとして機能する複数の導電体３１が設けられる。共通して接続される。複数の導電体３１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。すなわち、１つの導電体３１には、Ｘ方向に沿って並ぶ複数の素子３０が共通して接続される。素子３０の側面上及び導電体３１の側面上には、例えば、図示しない絶縁体が設けられる。
【００３６】
以上のように構成されることにより、メモリセルアレイ１０は、１本のビット線ＢＬに対して、２本のワード線ＷＬｄ及びＷＬｕの組が対応する構造となる。そして、メモリセルアレイ１０は、ワード線ＷＬｄとビット線ＢＬとの間にメモリセルＭＣｄが設けられ、ビット線ＢＬとワード線ＷＬｕとの間にメモリセルＭＣｕが設けられる積層型のクロスポイント構造を有する。図３において示された積層型のクロスポイント構造においては、メモリセルＭＣｄが下層に対応付けられ、メモリセルＭＣｕが上層に対応付けられる。すなわち、１つのビット線ＢＬに共通に接続される２つのメモリセルＭＣのうち、ビット線ＢＬの上層に設けられるメモリセルＭＣは添え字“ｕ”が付されたメモリセルＭＣｕに対応し、下層に設けられるメモリセルＭＣは添え字“ｄ”が付されたメモリセルＭＣｄに対応する。
【００３７】
図４は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための平面図である。図４では、素子２４と素子２５との接続面が示され、当該接続面における複数のセレクタ材２２のＸＹ平面内における分布が示されると共に、素子２４と素子２５との関係が示される。なお、図４では、接続面における素子２５の断面が実線で示され、素子２４として機能する複数のセレクタ材２２の範囲が破線で示される。なお、図４では、説明の便宜上、メモリセルＭＣｄについて説明するが、メモリセルＭＣｕもメモリセルＭＣｄと同等の構成を有する。このため、メモリセルＭＣｕについての説明は省略される。
【００３８】
図４に示すように、複数のセレクタ材２２の各々は、絶縁体２３を介して互いに分離している。複数のセレクタ材２２間の幅Ｗは、少なくとも閾値Ｗｔｈより大きく、かつ隣り合う２つの素子２５間の幅ＷＭＴＪより小さくなるように形成される。閾値Ｗｔｈは、例えば、１ナノメートルであり、複数のセレクタ材２２の間を、絶縁体２３を介して（ＸＹ平面に沿う方向に）電流が流れない程度の長さが設定される。
【００３９】
素子２５は、例えば、接続面に沿って略円形状の断面を有する。これに対して、複数のセレクタ材２２の接続面に沿う断面の形状は、円形状に限らず、任意の形状を有し得る。また、複数のセレクタ材２２の各々の接続面に沿う断面積は、素子２５の接続面に沿う断面積よりも小さい。このため、１又は複数のセレクタ材２２の上面が、１つの素子２５の下面上に共通接続され得る。なお、１又は複数のセレクタ材２２の各々は、上面の一部が素子２５と接続されていれば、セレクタＳＥＬｄとして機能することができる。すなわち、素子２４には、上面の全部が素子２５と接続されているセレクタ材２２のみならず、上面の一部が素子２５と接続されているセレクタ材２２も含まれる。
【００４０】
また、複数のセレクタ材２２は、ＸＹ平面にわたってランダムに（不規則に）分布するように配置される。このため、互いに隣り合う２つのメモリセルＭＣの間には、隣り合う２つのメモリセルＭＣのいずれの素子２５にも接続されないセレクタ材２２ｅが配置され得る。セレクタ材２２ｅは、素子２４を構成するセレクタ材２２と同様、側面上が絶縁体２３で覆われる。また、セレクタ材２２ｅは、上面及び下面のうちの少なくとも１つの面上も絶縁体（図示せず）で覆われる。このように、セレクタ材２２ｅは、セレクタＳＥＬとして機能する（活性な）セレクタ材２２に対して、セレクタＳＥＬとして機能しない（非活性な）セレクタ材である、ともいえる。
【００４１】
隣り合う２つのメモリセルＭＣにそれぞれ含まれる素子２４同士は、セレクタ材２２ｅの有無に関わらず、絶縁体２３を介して電気的に切断される。このため、セレクタ材２２が形成される層においてＸＹ平面に沿う方向に流れることにより、メモリセルＭＣの一方を流れる電流がメモリセルＭＣの他方にリークすることが抑制される。
【００４２】
なお、図３及び図４の例では、導電体２１、素子２４及び２５、導電体２６、素子２９及び３０、並びに導電体３１は、互いに接するように示されているが、これに限らず、各要素間には、その他の要素が介在して設けられていてもよい。その他の要素は、例えば、記憶層の下方に設けられる下地層や、下部電極を含む。ただし、記憶素子（図３では素子２５及び３０）が磁気抵抗効果素子ＭＴＪである場合、１つのメモリセルＭＣ内において、セレクタＳＥＬ内の複数のセレクタ材の各々の第１端は、互いに独立な導電経路で磁気抵抗効果素子ＭＴＪ内の記憶層と電気的に接続されることが望ましく、互いに独立に磁気抵抗効果素子ＭＴＪ内の記憶層と接することがより望ましい。加えて、磁気抵抗効果素子ＭＴＪ内の記憶層と複数のセレクタ材の各々との接続部分は、当該記憶層の断面積に対して小さい（狭窄している）ことが望ましい。これにより、セレクタ材２２を介して素子２５内の記憶層に電流が流れる際、記憶層に流れる電流がセレクタ材２２との接続位置に集約される。このため、電流狭窄効果（記憶層の磁化反転の初動が促進される効果）が期待でき、ひいては、書込み電流の低減が期待できる。したがって、素子２４と素子２５内の記憶層との間にその他の要素が介在して設けられる場合においても、当該要素は、素子２４内の複数のセレクタ材２２の各々と記憶層との間に、互いに独立した導電経路を形成することが望ましい。上述の素子２４と素子２５との間の関係は、素子２９と素子３０との間の関係についても同様に成り立つ。磁気抵抗効果素子ＭＴＪの構成の詳細については、後述する。
【００４３】
１．１．３  磁気抵抗効果素子の構成について
次に、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成について図５を用いて説明する。図５は、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を示す断面図である。図５では、例えば、図５に示された磁気抵抗効果素子ＭＴＪ（すなわち、素子２５又は３０）をＺ方向に垂直な平面（例えば、ＸＺ平面）に沿って切った断面の一例が示される。
【００４４】
図５に示すように、素子２５及び３０の各々は、記憶層ＳＬ（Storage layer）として機能する強磁性体４１、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体４２、参照層ＲＬ（Reference layer）として機能する強磁性体４３、スペーサ層ＳＰ（Spacer layer）として機能する非磁性体４４、及びシフトキャンセル層ＳＣＬ（Shift cancelling layer）として機能する強磁性体４５を含む。
【００４５】
素子２５は、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、強磁性体４１、非磁性体４２、強磁性体４３、非磁性体４４、及び強磁性体４５の順に、複数の材料が積層される。素子３０は、例えば、ビット線ＢＬ側からワード線ＷＬｕ側に向けて（Ｚ軸方向に）、強磁性体４１、非磁性体４２、強磁性体４３、非磁性体４４、及び強磁性体４５の順に、複数の材料が積層される。素子２５及び３０は、例えば、素子２５及び３０を構成する磁性体の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型のＭＴＪ素子として機能する。
【００４６】
強磁性体４１は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体４１は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体４１は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方（ｂｃｃ：Body‐centered cubic）系の結晶構造を有し得る。
【００４７】
非磁性体４２は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。非磁性体４２は、強磁性体４１と強磁性体４３との間に設けられて、これら２つの強磁性体の間に磁気トンネル接合を構成する。
【００４８】
強磁性体４３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体４３は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体４３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。強磁性体４３の磁化方向は、固定されており、図５の例では、強磁性体４５の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体４１の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
【００４９】
なお、図５では図示を省略しているが、強磁性体４３は、複数の層からなる積層体であってもよい。具体的には例えば、強磁性体４３を構成する積層体は、上述の層の強磁性体４５側の面上に、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体４３を構成する積層体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体４３を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの人工格子を含み得る。
【００５０】
非磁性体４４は、非磁性の導電膜であり、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。
【００５１】
強磁性体４５は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体４５は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金を含む。強磁性体４５は、強磁性体４３と同様、複数の層からなる積層体であってもよい。その場合、強磁性体４５は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの人工格子を含み得る。
【００５２】
強磁性体４５は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体４５の磁化方向は、固定されており、図５の例では、強磁性体４３の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体４１の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
【００５３】
強磁性体４３及び４５は、非磁性体４４によって反強磁性的に結合される。すなわち、強磁性体４３及び４５は、互いに反平行な磁化方向を有するように結合される。このため、図５の例では、強磁性体４３の磁化方向は、強磁性体４５の方向を向いている。このような強磁性体４３、非磁性体４４、及び強磁性体４５の結合構造を、ＳＡＦ（Synthetic Anti‐Ferromagnetic）構造という。これにより、強磁性体４５は、強磁性体４３の漏れ磁場（stray field）が強磁性体４１の磁化方向に与える影響を相殺することができる。このため、強磁性体４１は、強磁性体４３の漏れ磁場等に起因する外的要因によって、磁化の反転し易さに非対称性が発生すること（すなわち、磁化の方向の反転する際の反転し易さが、一方から他方に反転する場合と、その逆方向に反転する場合とで異なること）が抑制される。
【００５４】
第１実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬ及び参照層ＲＬにスピントルクを注入し、記憶層ＳＬの磁化方向及び参照層ＲＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。
【００５５】
磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流Ｉｗ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【００５６】
また、磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ２の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向（矢印Ａ１と同じ方向）に、書込み電流Ｉｗ０より大きい書込み電流Ｉｗ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti‐Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【００５７】
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【００５８】
１．２  製造方法について
次に、第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法について説明する。
【００５９】
図６〜図９は、第１実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図である。図６〜図９では、説明の便宜上、メモリセルアレイ１０を構成する各層のうち、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄを構成する材料が積層される様子が示され、その他の層は省略されている。なお、図６、図７、図８、及び図９はそれぞれ、図６（Ａ）及び図６（Ｂ）、図７（Ａ）及び図７（Ｂ）、図８（Ａ）及び図８（Ｂ）、並びに図９（Ａ）及び図９（Ｂ）を含む。より具体的には、図６（Ａ）、図７（Ａ）、図８（Ａ）、及び図９（Ａ）には、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄを構成する材料をＹ方向に沿って見た断面図が示される。また、図６（Ｂ）、図７（Ｂ）、図８（Ｂ）、及び図９（Ｂ）には、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄを構成する材料のＺ方向に沿って見た平面図が示される。
【００６０】
図６に示すように、図示しない半導体基板上又は上方に、ワード線ＷＬｄとして機能する予定の複数の導電体２１が設けられる。複数の導電体２１は、Ｙ方向に並び、各々がＸ方向に沿って延びる。Ｙ方向に沿って並ぶ複数の導電体２１の間には、絶縁体５１が設けられる。
【００６１】
続いて、図７に示すように、ＸＹ平面にわたって、導電体２１及び絶縁体５１の上面上に、複数のセレクタ材２２及び絶縁体２３が設けられる。セレクタ材２２及び絶縁体２３は、例えば、セレクタ材２２及び絶縁体２３に含まれる元素を同時にスパッタリングすることによって、導電体２１及び絶縁体５１上に形成される。スパッタリングの条件を適切に設定することにより、セレクタ材２２に含まれる元素は、導電体２１及び絶縁体５１の上面上に、複数の島を形成する。当該複数の島は、導電体２１及び絶縁体５１の上面上にランダムに形成される。そして、当該複数の島の側面上には、絶縁体２３が形成される。これにより、セレクタ材２２に含まれる元素によって形成された複数の島は、互いに接触することなく、Ｚ方向に沿って柱状に成長する。セレクタ材２２を形成する際、酸素ガス、又は窒素ガスを導入することにより、セレクタ材２２を構成する元素のうち、少なくとも一部が酸化、又は窒化する。この場合、形成条件を調整することにより、セレクタ材２２を酸化物、又は窒化物で分断する構造を実現できる。このため、セレクタ材２２に含まれる元素によって形成された複数の島は、所定の高さまで成長することにより、２端子間スイッチとしての機能を有することができる。なお、セレクタ材２２及び絶縁体２３の形成方法は、例えば、スパッタ法に限らず、蒸着法等の形成方法が適用可能である。  
続いて、図８に示すように、ＸＹ平面にわたって、複数のセレクタ材２２及び絶縁体２３の上面上にメモリ材５２が設けられる。メモリ材５２は、例えば、図５において説明した磁気抵抗効果素子ＭＴＪとして機能し得る各種材料の積層構造を有する。
【００６２】
続いて、図９に示すように、メモリ材５２は、素子２５が形成される予定の領域を残して除去される。具体的には、例えば、メモリ材５２の上面上には、図示しないマスクが設けられる。続いて、リソグラフィによって、素子２５が形成される予定の領域に対応するパターンを当該マスクに形成した後、得られたパターンに基づいてメモリ材５２をエッチング（例えば、イオンビームエッチング（ＩＢＥ））する。これにより、複数の素子２５が形成される。複数の素子２５は、例えば、Ｘ方向に沿って延びる導電体２１の上方において、Ｘ方向に沿って並ぶように形成される。なお、複数の素子２５の各々は、その後、外部から熱（例えば、３００℃以上４００℃以下の範囲の熱）が加えられるアニーリング処理によって、磁気抵抗効果素子ＭＴＪとしての機能を有することができる。なお、素子２５は、セレクタ材２２よりも大きい断面積を有するように形成される。また、セレクタ材２２は、素子２５よりも稠密に分布するように形成される。このため、素子２５の下面上には、少なくとも１つ以上のセレクタ材２２の上面の全部又は一部が接する。したがって、複数のセレクタ材２２のうち、素子２５に接続された少なくとも１つ以上のセレクタ材２２は、１つのセレクタＳＥＬｄとして機能することができる。
【００６３】
続いて、Ｙ方向に沿って並ぶ複数の素子２５の上面上に導電体２６が設けられ、１段のクロスポイント構造が形成される。以後、上述の製造方法と同等の工程を適用することにより、複数段のクロスポイント構造を形成することができる。なお、複数段のクロスポイント構造を形成する際は、アニーリング処理は、全ての段が形成された後に、まとめて実行され得る。
【００６４】
以上で、メモリセルアレイ１０の製造が終了する。
【００６５】
１．３  本実施形態に係る効果について
第１実施形態によれば、半導体記憶装置１は、磁気抵抗効果素子ＭＴＪとして機能する素子２５と、セレクタＳＥＬとして機能する素子２４と、が直列に接続されたクロスポイント構造のメモリセルＭＣを有する。セレクタ材２２及び絶縁体２３は、セレクタ材２２及び絶縁体２３に含まれる元素をスパッタリングすること、及び酸素ガス又は窒素ガスを導入することにより形成される。これにより、複数のセレクタ材２２がＸＹ平面にわたってランダムに配置され、かつＺ方向に沿って柱状に形成される。そして、当該複数のセレクタ材２２の各々の側面上は、絶縁体２３により覆われる。このため、複数のセレクタ材２２は、１つ１つが２端子間スイッチ素子としての機能を有しつつ、絶縁体２３を介した電流のリークが抑制される。すなわち、少なくとも１つのセレクタ材２２が素子２５と接続されれば、互いに接続されたセレクタ材２２及び素子２５の組をメモリセルＭＣとして機能させることができる。なお、セレクタ材２２の断面積は、素子２５の断面積よりも小さく形成され得る。このため、１つのセレクタ材２２に複数の素子２５が共通接続されないようにすることができる。一方、セレクタ材２２は、ＸＹ平面内において、素子２５よりも稠密に配置される。このため、１つの素子２５には、１又は複数のセレクタ材２２が互いに異なる経路を介して電気的に接続されると共に、隣り合う２つのメモリセルＭＣ間には、いずれのメモリセルＭＣの素子２５にも物理的に接続されないセレクタ材２２ｅが存在する構造が形成される。
【００６６】
このような製造方法によれば、エッチングすることなくセレクタＳＥＬをメモリセルＭＣ毎に分離して形成することができ、ひいては、メモリセルＭＣの製造プロセスの負荷を低減することができる。補足すると、磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬを形成する手法として、ＸＹ平面にわたって積層された材料をイオンビームエッチングによって素子分離する手法が知られている。イオンビームは所定の入射角で射出されるため、メモリセルＭＣ間のピッチに応じてエッチング可能な深さが制限される。すなわち、イオンビームを用いてメモリセルＭＣを素子分離する手法によれば、磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬの膜厚が制限される可能性がある。第１実施形態によれば、セレクタＳＥＬは、磁気抵抗効果素子ＭＴＪと共にエッチングされることなく、メモリセルＭＣ毎に素子分離される。このため、磁気抵抗効果素子ＭＴＪとセレクタＳＥＬを同時にエッチングする場合よりも、エッチング深さの上限に起因する磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬの厚さの制約を緩和することができる。したがって、メモリセルＭＣを加工する際の負荷を低減することができる。
【００６７】
また、複数のセレクタ材２２が強磁性体４１に対して互いに異なる狭窄した経路で電気的に接続される場合（特に、複数のセレクタ材２２が強磁性体４１に対して互いに独立に接する場合）、強磁性体４１に流入する電流の密度が増加する。したがって、書込み電流による強磁性体４１の磁化方向の反転に要する電流量を低減させることができる。
【００６８】
１．４  第１実施形態の変形例
なお、第１実施形態は、上述の例に限らず、種々の変形が適用可能である。例えば、上述の第１実施形態では、複数のセレクタ材２２が導電体２１及び絶縁体５１の上面上において柱状に形成される場合について説明したが、これに限られない。例えば、複数のセレクタ材２２は、絶縁体２３内で相分離して成長しやすくするため、核（シード）となる材料の上面上に形成されてもよい。以下の説明では、第１実施形態と同等の構成及び製造方法についてはその説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
【００６９】
図１０は、第１実施形態の変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図である。図１０は、第１実施形態における図３に対応する。
【００７０】
図１０に示すように、複数の導電体２１及び図示しない絶縁体の上面上には、ＸＹにわたって、複数のシード材２２ａが形成される。シード材２２ａは、例えば、セレクタ材２２ｂに含まれる金属元素等を含む。複数のシード材２２ａの各々の側面上には、絶縁体２３ａが形成される。絶縁体２３ａは、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００７１】
複数のシード材２２ａの上面上には、ＸＹ平面にわたって、複数のセレクタ材２２ｂが形成される。複数のセレクタ材２２ｂの各々は、Ｚ方向に沿って柱状に形成され、各々の側面上には、絶縁体２３ｂが形成される。
【００７２】
メモリセルＭＣｕについても、メモリセルＭＣｄと同等の構成を有する。すなわち、複数の導電体２６及び図示しない絶縁体の上面上には、ＸＹにわたって、複数のシード材２７ａが形成される。シード材２７ａは、例えば、セレクタ材２７ｂに含まれる金属元素等を含む。複数のシード材２７ａの各々の側面上には、絶縁体２８ａが形成される。絶縁体２８ａは、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００７３】
複数のシード材２７ａの上面上には、ＸＹ平面にわたって、複数のセレクタ材２７ｂが形成される。複数のセレクタ材２７ｂの各々は、Ｚ方向に沿って柱状に形成され、各々の側面上には、絶縁体２８ｂが形成される。
【００７４】
シード材２２ａ及び２７ａはそれぞれ、セレクタ材２２ｂ及び２７ｂの形成を促進させる核（seed）としての機能を有する。すなわち、シード材２２ａは、導電体２１上にセレクタ材２２ｂを形成させる場合よりも、セレクタ材２２ｂを絶縁体２３ｂに対して相分離しやすくする。同様に、シード材２７ａは、導電体２６上にセレクタ材２７ｂを形成させる場合よりも、セレクタ材２７ｂを絶縁体２８ｂに対して相分離しやすくする。また、シード材２２ａ及び２７ａはそれぞれ、セレクタ材２２ｂ及び２７ｂの形成に際して、セレクタ材２２ｂ及び２７ｂの結晶構造の配向を制御する機能を有していてもよい。これにより、シード材２２ａ及び２７ａを用いない場合よりも良質なセレクタＳＥＬｄ及びＳＥＬｕを得ることができる。
【００７５】
図１１及び図１２は、第１実施形態の変形例に係る磁気記憶装置の製造方法を説明するための模式図である。図１１及び図１２では、説明の便宜上、メモリセルアレイ１０を構成する各層のうち、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄを構成する材料が積層される様子が示され、その他の層は省略されている。なお、図１１及び図１２はそれぞれ、図１１（Ａ）及び図１１（Ｂ）、並びに図１２（Ａ）及び図１２（Ｂ）を含む。より具体的には、図１１（Ａ）及び図１２（Ａ）には、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄを構成する材料をＹ方向に沿って見た断面図が示される。また、図１１（Ｂ）及び図１２（Ｂ）には、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄを構成する材料のＺ方向に沿って見た平面図が示される。
【００７６】
図１１に示すように、ＸＹ平面にわたって、導電体２１及び絶縁体５１の上面上に、複数のシード材２２ａ及び絶縁体２３ａが設けられる。シード材２２ａ及び絶縁体２３ａは、例えば、シード材２２ａ及び絶縁体２３ａを同時にスパッタリングすることによって、導電体２１及び絶縁体５１上に形成される。スパッタリングの条件を適切に設定することにより、シード材２２ａに含まれる元素は、導電体２１及び絶縁体５１の上面上に、複数の島を形成する。当該複数の島は、導電体２１及び絶縁体５１の上面上にランダムに形成される。そして、当該複数の島の側面上には、絶縁体２３ａが形成される。
【００７７】
続いて、図１２に示すように、ＸＹ平面にわたって、シード材２２ａ及び絶縁体２３ａの上面上に、複数のセレクタ材２２ｂ及び絶縁体２３ｂが設けられる。セレクタ材２２ｂ及び絶縁体２３ｂは、例えば、セレクタ材２２ｂ及び絶縁体２３ｂを同時にスパッタリングすることによって、シード材２２ａ及び絶縁体２３ａ上に形成される。上述の通り、シード材２２ａは、絶縁体２３ｂからセレクタ材２２ｂが相分離して形成されやすい材料、及び／又はセレクタ材２２ｂの配向性を制御可能な材料が選択される。このため、セレクタ材２２ｂは、シード材２２ａ上に選択的に形成される。
【００７８】
以上のように、シード材２２ａを介在させることにより、絶縁体２３ｂ内において相分離した複数のセレクタ材２２ｂをより形成しやすくすることができる。例えば、絶縁体２３ｂと比較的混ざりやすい材料がセレクタ材２２ｂの材料として選択された場合でも、シード材２２ａに選択的にセレクタ材２２ｂを形成することができる。したがって、セレクタＳＥＬの機能の劣化を抑制することができる。
【００７９】
２．  第２実施形態
第１実施形態では、セレクタ材２２がスパッタリングによって形成される場合について説明したが、これに限られない。例えば、セレクタ材２２は、自己組織化（Self‐assembling）可能な材料を含むマスクによって形成されたパターンを使用することにより、リソグラフィ加工してもよい。以下の説明では、第１実施形態と同等の構成及び製造方法についてはその説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
【００８０】
２．１  メモリセルアレイの構成について
まず、第２実施形態に係る磁気記憶装置のメモリセルアレイの構成について説明する。
【００８１】
図１３は、第２実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための平面図である。図１３は、第１実施形態において説明した図４に対応し、図４におけるセレクタ材２２に代えて、セレクタ材２２Ａが設けられる。
【００８２】
図１３に示すように、複数のセレクタ材２２Ａの各々は、ＸＹ平面に沿って、絶縁体２３を介して互いに電気的に切断される。複数のセレクタ材２２Ａの各々の幅ＷＳＥＬは、少なくとも閾値Ｗｔｈより大きく、かつ隣り合う２つの素子２５間の幅ＷＭＴＪより小さくなるように形成される。また、複数のセレクタ材２２Ａの接続面に沿う断面の形状は、円形状に限らず、任意の形状（図１３の例では、六角形）を有し得る。なお、自己組織化によってパターン形成した場合、複数のセレクタ材２２Ａは、ＸＹ平面にわたって、規則性を持って配列され得る。図１３の例では、複数のセレクタ材２２Ａが六方配置の周期構造で形成された場合が一例として示されているが、これに限らず、任意のパターン（第１実施形態の図４において示したランダムパターンも含む）が適用され得る。
【００８３】
複数のセレクタ材２２Ａの各々の断面積は、素子２５の断面積よりも小さい。このため、複数のセレクタ材２２Ａの上面が、１つの素子２５の下面上に共通接続され得る。また、上述の通り、幅ＷＳＥＬは、幅ＷＭＴＪより小さいため、互いに隣り合う２つのメモリセルＭＣの間には、隣り合う２つのメモリセルＭＣのいずれの素子２５にも接続されないセレクタ材２２Ａｅが配置され得る。セレクタ材２２Ａｅは、素子２４を構成するセレクタ材２２Ａと同様、側面上が絶縁体２３で覆われる。セレクタ材２２Ａｅは、上面及び下面のうちの少なくとも１つの面上も絶縁体（図示せず）で覆われる。隣り合う２つのメモリセルＭＣの２つの素子２４は、セレクタ材２２Ａｅの有無に関わらず、絶縁体２３を介して電気的に切断される。このため、隣り合う２つのメモリセルＭＣの一方を流れる電流が、セレクタ材２２Ａが形成される層においてＸＹ平面に沿う方向に流れることにより、メモリセルＭＣの他方にリークすることが抑制される。
【００８４】
２．２  製造方法について
次に、第２実施形態に係る磁気記憶装置のメモリセルアレイの製造方法について説明する。
【００８５】
図１４〜図１８は、第２実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための模式図である。図１４〜図１８では、説明の便宜上、メモリセルアレイ１０を構成する各層のうち、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄを構成する材料が積層される様子が示され、その他の層は省略されている。なお、図１４、図１５、図１６、図１７、及び図１８はそれぞれ、図１４（Ａ）及び図１４（Ｂ）、図１５（Ａ）及び図１５（Ｂ）、図１６（Ａ）及び図１６（Ｂ）、図１７（Ａ）及び図１７（Ｂ）、並びに図１８（Ａ）及び図１８（Ｂ）を含む。より具体的には、図１４（Ａ）、図１５（Ａ）、図１６（Ａ）、図１７（Ａ）、及び図１８（Ａ）には、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄを構成する材料をＹ方向に沿って見た断面図が示される。また、図１４（Ｂ）、図１５（Ｂ）、図１６（Ｂ）、図１７（Ｂ）、及び図１８（Ｂ）には、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄを構成する材料のＺ方向に沿って見た平面図が示される。
【００８６】
図１４に示すように、導電体２１及び絶縁体５１の上面上に、ＸＹ平面にわたってセレクタ材５３が設けられる。セレクタ材５３は、セレクタ材２２Ａと同等の材料を含む。セレクタ材５３は、例えば、ＣＶＤ（Chemical vapor deposition）等によって成膜される。
【００８７】
続いて、図１５に示すように、セレクタ材５３の上面上に、フォトマスク５４が設けられる。フォトマスク５４は、自己組織化可能な材料を含む。具体的には、例えば、フォトマスク５４は、ジブロックコポリマー（Di‐block copolymers）を含み得るが、自己組織化可能な２つの材料の混合物であれば、上述の例に限らず任意の材料が適用可能である。
【００８８】
続いて、図１６に示すように、フォトマスク５４に対して熱を加えるアニーリング処理を行うことにより、自己組織化を誘起させる。フォトマスク５４は、アニーリング処理によって与えられる熱エネルギーにより、フォトマスク５４内に含まれる同じ材料同士が集合し、周期的な構造を形成する。図１６の例では、自己組織化により、フォトマスク５４内に含まれる２つの材料５４ａ及び５４ｂのうち、材料５４ａがＸＹ平面に沿って六方配置の周期構造を形成する場合が示される。図１６では、複数の材料５４ａは、ドットによってハッチングされて示される。自己組織化によって形成された複数の材料５４ａは、例えば、Ｚ方向に沿って柱状に形成され、側面上を材料５４ｂによって覆われる。このように、複数の材料５４ａは、材料５４ｂから相分離し、セレクタ材５３に転写されるパターンを形成する。なお、自己組織化を誘起させる手法としては、アニーリング処理に限らず、任意の手法が適用可能である。
【００８９】
続いて、図１７に示すように、材料５４ｂが材料５４ａに対して選択的に除去された後、材料５４ａによって形成されたパターンに沿って、セレクタ材５３がエッチングされる。これにより、当該パターンに沿った複数のセレクタ材２２Ａが形成される。
【００９０】
続いて、図１８に示すように、複数のセレクタ材２２Ａ上に残留する材料５４ａが除去された後、複数のセレクタ材２２Ａの間に絶縁体２３が設けられる。絶縁体２３は、ＣＶＤ等によって成膜されてもよいし、複数のセレクタ材２２Ａの表面を酸化又は窒化させることによって形成されてもよい。この後、第１実施形態の図９に示される工程と同等の工程が実行され、複数のメモリセルＭＣが形成される。
【００９１】
以上で、メモリセルアレイ１０の製造が終了する。
【００９２】
２．３  本変形例に係る効果について
第２実施形態によれば、複数のセレクタ材２２Ａは、自己組織化によって形成されたフォトマスクのパターンにしたがってエッチングされる。これにより、スパッタリングの際に絶縁体２３から相分離しにくい材料がセレクタ材２２Ａとして選択された場合においても、第１実施形態と同等の効果を奏することができる。
【００９３】
３．その他
なお、上述の第１実施形態及び第２実施形態に限らず、種々の変形が適用可能である。以下では、上述の第１実施形態及び第２実施形態のいずれにも適用可能ないくつかの変形例について説明する。
【００９４】
上述の第１実施形態及び第２実施形態では、複数のセレクタ材２２がＺ方向に沿って略垂直に形成される場合について説明したが、これに限られない。
【００９５】
図１９及び図２０は、その他の第１変形例に係る磁気記憶装置のメモリセルアレイの構成について説明するための断面図である。図１９及び図２０は、第１実施形態において説明した図３の一部に対応し、メモリセルアレイ１０のうち、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄに対応する部分が示される。
【００９６】
図１９に示すように、複数のセレクタ材２２Ｂは、ＸＹ平面に沿う断面が、下端から上端に向かうにつれて小さくなるテーパ形状となるように形成されてもよい。また、図２０に示すように、複数のセレクタ材２２Ｃは、ＸＹ平面に沿う断面が、下端から上端に向かうにつれて大きくなる逆テーパ形状となるように形成されてもよい。このようなセレクタ材２２Ｂ及び２２Ｃの構成は、例えば、第１実施形態ではスパッタリングの条件、第２実施形態ではエッチングの条件によって形成され得る。
【００９７】
形状がそれぞれテーパ又は逆テーパとなっていても、複数のセレクタ材２２Ｂ及び２２Ｃの側面上は、絶縁体２３によって覆われる。このため、複数のセレクタ材２２Ｂ及び２２Ｃの各々は互いに絶縁され、メモリセルＭＣ間の電流のリークは抑制される。したがって、その他の第１変形例においても、第１実施形態及び第２実施形態と同等の効果を奏することができる。
【００９８】
また、上述の第１実施形態及び第２実施形態では、複数のセレクタ材２２が互いに完全に分離している場合について説明したが、これに限られない。すなわち、複数のセレクタ材２２は、下端において互いに結合していてもよい。
【００９９】
図２１は、その他の第２変形例に係る磁気記憶装置のメモリセルアレイの構成について説明するための断面図である。図２１は、第１実施形態において説明した図３の一部に対応し、メモリセルアレイ１０のうち、ワード線ＷＬｄ、セレクタＳＥＬｄ、及び磁気抵抗効果素子ＭＴＪｄに対応する部分が示される。
【０１００】
図２１に示すように、セレクタ材２２Ｄ＿２は、導電体２１上において、ＸＹ平面にわたって設けられる。そして、複数のセレクタ材２２Ｄ＿１は、セレクタ材２２Ｄ＿２によって、ＸＹ平面にわたって互いに結合していてもよい。このような構成は、例えば、その他の第１変形例における図１９で説明したように、複数のセレクタ材２２Ｄ＿１がテーパ形状となった場合に、各々の下端が接触することによって形成され得る。
【０１０１】
この場合、隣り合う２つのメモリセルＭＣのセレクタＳＥＬｄは、セレクタ材２２Ｄ＿２を介して接続される。このため、選択された一方のメモリセルＭＣを流れる電流が、セレクタ材２２Ｄ＿２を介して選択されていない他方のメモリセルＭＣにリークする可能性が生じる。しかしながら、この場合、セレクタ材２２Ｄ＿２のＺ方向の厚さは、セレクタ材２２Ｄ＿１の厚さに対して、無視できる程度の厚さとなるように設計される。このため、２つのメモリセルＭＣ間の抵抗値は、絶縁体とみなし得る程度の大きさを維持することができる。したがって、セレクタ材２２Ｄ＿２によって隣り合う２つのメモリセルＭＣ間のセレクタ材２２Ｄ＿１同士が接続される場合においても、選択されていないメモリセルＭＣへの電流のリークを抑制しつつ、製造プロセスの負荷を低減することができる。
【０１０２】
また、上述の第１実施形態及び第２実施形態では、セレクタＳＥＬの上方に磁気抵抗効果素子ＭＴＪが設けられる場合について説明したが、これに限られない。例えば、メモリセルＭＣは、磁気抵抗効果素子ＭＴＪの上方にセレクタＳＥＬが設けられる構成であってもよい。
【０１０３】
また、上述の第１実施形態及び第２実施形態で述べた磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの下方に設けられるボトムフリー型である場合について説明したが、記憶層ＳＬが参照層ＲＬの上方に設けられるトップフリー型であってもよい。
【０１０４】
図２２は、その他の第３変形例に係る磁気記憶装置の磁気抵抗効果素子の構成について説明するための断面図である。図２２は、第１実施形態において示された図５に対応する。図２２に示すように、素子２５Ａは、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、強磁性体４５、非磁性体４４、強磁性体４３、非磁性体４２、及び強磁性体４１の順に、複数の材料が積層される。素子３０Ａは、例えば、ビット線ＢＬ側からワード線ＷＬｕ側に向けて（Ｚ軸方向に）、強磁性体４５、非磁性体４４、強磁性体４３、非磁性体４２、及び強磁性体４１の順に、複数の材料が積層される。
【０１０５】
以上のように構成される場合、素子２４及び２９はそれぞれ、素子２５Ａ及び３０Ａより上方に設けられることにより、第１実施形態において説明した電流狭窄効果を得ることができる。図２３は、その他の第３変形例に係る磁気記憶装置のメモリセルアレイの構成について説明するための断面図である。図２３は、第１実施形態において示された図３に対応する。
【０１０６】
図２３に示すように、Ｘ方向に沿って並ぶ複数の導電体２１の各々の上面上には、複数の素子２５Ａが設けられる。すなわち、Ｘ方向に沿って並ぶ複数の素子２５Ａは、１つの導電体２１に共通接続される。複数の素子２５Ａの間には、例えば、図示しない絶縁体が、複数の素子２５Ａと同等の高さまで設けられる。複数の素子２５Ａ及び図示しない絶縁体の上面上には、ＸＹ平面にわたって、複数のセレクタ材２２が形成される。複数のセレクタ材２２の各々は、Ｚ方向に沿って柱状に形成され、各々の側面上には、絶縁体２３が形成される。これにより素子２４が形成される。
【０１０７】
また、Ｙ方向に沿って並ぶ複数の導電体２６の各々の上面上には、複数の素子３０Ａが設けられる。すなわち、Ｙ方向に沿って並ぶ複数の素子３０Ａは、１つの導電体２６に共通接続される。複数の素子３０Ａの間には、例えば、図示しない絶縁体が、複数の素子３０Ａと同等の高さまで設けられる。複数の素子４０Ａ及び図示しない絶縁体の上面上には、ＸＹ平面にわたって、複数のセレクタ材２７が設けられる。複数のセレクタ材２７の各々は、Ｚ方向に沿って柱状に形成され、各々の側面上には、絶縁体２８が形成される。これにより、素子２９が形成される。
【０１０８】
以上のように、素子２５Ａ及び３０Ａをそれぞれ素子２４及び２９の下方に形成することにより、セレクタ材２２及び２７からの電流を、素子２５Ａ及び３０Ａ内の強磁性体４１内に、狭窄させた経路から直接流入させることができる。この際、１つのメモリセルＭＣ内において、セレクタＳＥＬ（例えば、素子２４）の複数のセレクタ材２２の各々の第１端は、互いに独立に強磁性体４１と接することが望ましい。以上のように構成されることにより、セレクタ材２２及び２７の各々を介して素子２５Ａ内、及び素子３０Ａ内の記憶層ＳＬに電流が流れる際、記憶層ＳＬに流れる電流がセレクタ材２２及び２７との接続位置に集約される。このため、電流狭窄効果による書込み電流の低下が期待できる。
【０１０９】
また、素子２５Ａ及び３０Ａを形成した後にそれぞれ素子２４及び２９が形成されるため、素子２４及び２９の形成に際して使用されるガスが素子２５Ａ及び３０Ａに対して与えるダメージを抑制することができる。
また、上述の第１実施形態及び第２実施形態で述べた磁気抵抗効果素子ＭＴＪは、垂直磁化ＭＴＪである場合について説明したが、これに限らず、膜面と平行に磁気異方性を有する面内磁化ＭＴＪ素子であってもよい。
【０１１０】
また、上述の各実施形態及び各変形例において、抵抗変化素子として磁気抵抗効果素子ＭＴＪを用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。本実施形態は、抵抗変化素子の抵抗差を電流差又は電圧差に変換してセンスする記憶素子を有するメモリ全般に適用可能である。言い換えるならば、電流又は電圧の印加に伴う抵抗変化によりデータを記憶、もしくは、抵抗変化に伴う抵抗差を電流差又は電圧差に変換することにより記憶されたデータの読出しを行うことができる抵抗変化素子を有する半導体記憶装置に適用可能である。
【０１１１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１２】
１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８制御回路、２０…半導体基板、２１，２６，３１…導電体、２２，２２ｂ，２２ｅ，２２Ａ，２２Ａｅ，２２Ｂ，２２Ｃ，２２Ｄ＿１，２２Ｄ＿２，２７，２７ｂ，５３…セレクタ材、２３，２３ａ，２３ｂ，２８，２８ａ，２８ｂ，５１…絶縁体、２４，２５，２５Ａ，２９，３０，３０Ａ…素子、４１，４３，４５…強磁性体、４２，４４…非磁性体、５２…メモリ材、５４…フォトマスク、５４ａ，５４ｂ…材料。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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