(57)【要約】【課題】炭化珪素結晶の積層欠陥に起因しての装置性能の劣化を抑制することができる半導体装置を提供する。【解決手段】ドリフト層２１は第１の導電型を有している。ウェル領域２２は第２の導電型を有している。ソース領域２３はウェル領域２２上に設けられており第１の導電型を有している。ウェルコンタクト領域２４は、ウェル領域２２に接しており、第２の導電型を有しており、ウェル領域２２の第２の面での不純物濃度に比して高い第２の面での不純物濃度を有している。ゲート電極４２はゲート絶縁膜４１上に設けられている。ショットキー電極５１はドリフト層２１に接している。ソースオーミック電極５２はソース領域２３に接している。抵抗体５３は、ウェルコンタクト領域２４に接しており、ソースオーミック電極５２に比して高い単位面積当たりの抵抗を有している。【選択図】図１
2020077721.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体装置であって、
第１の基板面および前記第１の基板面と反対の第２の基板面を有し、第１の導電型を有する半導体基板と、
前記半導体基板の前記第１の基板面上に設けられたドレイン電極と、
前記半導体基板の前記第２の基板面上の第１の面と、前記第１の面と反対の第２の面とを有し、少なくとも部分的に炭化珪素から作られた半導体層と、
を備え、前記半導体層は、
前記半導体基板の前記第２の基板面上に設けられ、前記半導体層の前記第２の面を部分的に成し、前記第１の導電型を有するドリフト層と、
前記ドリフト層上に設けられ、前記半導体層の前記第２の面を部分的に成し、前記第１の導電型と異なる第２の導電型を有するウェル領域と、
前記ウェル領域上に設けられ、前記ウェル領域によって前記ドリフト層から隔てられ、前記半導体層の前記第２の面を部分的に成し、前記第１の導電型を有するソース領域と、
前記ウェル領域に接し、前記半導体層の前記第２の面を部分的に成し、前記第２の導電型を有し、前記ウェル領域の前記第２の面での不純物濃度に比して高い前記第２の面での不純物濃度を有するウェルコンタクト領域と、
を含み、前記炭化珪素半導体装置はさらに、
前記ソース領域と前記ドリフト層との間で前記ウェル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ドリフト層に接するショットキー電極と、
前記半導体層の前記第２の面上において前記ソース領域に接するソースオーミック電極と、
前記半導体層の前記第２の面上において前記ウェルコンタクト領域に接し、前記ソースオーミック電極に比して高い単位面積当たりの抵抗を有する抵抗体と、
前記ショットキー電極と、前記ソースオーミック電極と、前記抵抗体との各々に電気的に接続されたソース電極と、
を備えた炭化珪素半導体装置。
【請求項２】
前記抵抗体はポリシリコンから作られている、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ソース電極はアルミニウム原子を含有している、請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記ソースオーミック電極は前記ウェルコンタクト領域から離れている、請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
炭化珪素半導体装置であって、
第１の基板面および前記第１の基板面と反対の第２の基板面を有し、第１の導電型を有する半導体基板と、
前記半導体基板の前記第１の基板面上に設けられたドレイン電極と、
前記半導体基板の前記第２の基板面上の第１の面と、前記第１の面と反対の第２の面とを有し、少なくとも部分的に炭化珪素から作られた半導体層と、
を備え、前記半導体層は、
前記半導体基板の前記第２の基板面上に設けられ、前記半導体層の前記第２の面を部分的に成し、前記第１の導電型を有するドリフト層と、
前記ドリフト層上に設けられ、前記半導体層の前記第２の面を部分的に成し、前記第１の導電型と異なる第２の導電型を有するウェル領域と、
前記ウェル領域上に設けられ、前記ウェル領域によって前記ドリフト層から隔てられ、前記半導体層の前記第２の面を部分的に成し、前記第１の導電型を有するソース領域と、
前記ウェル領域に接し、前記半導体層の前記第２の面を部分的に成し、前記第２の導電型を有し、前記ウェル領域の前記第２の面での不純物濃度に比して高い前記第２の面での不純物濃度を有するウェルコンタクト領域と、
を含み、前記半導体層の前記第２の面において前記ウェル領域の縁は、前記ウェルコンタクト領域に接する部分と、前記ソース領域に接する部分とを有しており、前記炭化珪素半導体装置はさらに、
前記ソース領域と前記ドリフト層との間で前記ウェル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ドリフト層に接するショットキー電極と、
前記半導体層の前記第２の面上において少なくとも前記ソース領域に接するソースオーミック電極と、
前記ショットキー電極と、前記ソースオーミック電極との各々に電気的に接続されたソース電極と、
を備えた炭化珪素半導体装置。
【請求項６】
前記ソースオーミック電極は前記ウェルコンタクト領域に接している、請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記半導体層の前記第２の面において、前記ソース領域は、前記ウェルコンタクト領域を貫通して前記ウェル領域に達する突出部を有している、請求項５または６に記載の炭化珪素半導体装置。
【請求項８】
前記半導体層の前記第２の面において、前記ウェル領域の縁は、第１の方向に沿う第１の縁部と、前記第１の方向と交差する第２の方向に沿う第２の縁部とを有しており、前記第１の縁部および前記第２の縁部の各々が、前記ウェルコンタクト領域に接する部分と、前記ソース領域に接する部分とを有している、請求項７に記載の炭化珪素半導体装置。
【請求項９】
前記半導体層の前記第２の面において、前記ウェル領域の縁は、第１の方向に沿う縁部を有しており、前記ウェル領域が前記ウェルコンタクト領域に接する部分と、前記ウェル領域が前記ソース領域に接する部分とが、前記縁部に沿って繰り返されている、請求項７に記載の炭化珪素半導体装置。
【請求項１０】
前記半導体層の前記第２の面において、前記ウェル領域は、前記ウェルコンタクト領域を貫通して前記ソース領域に達する突出部を有している、請求項５または６に記載の炭化珪素半導体装置。
【請求項１１】
前記半導体層の前記第２の面において、前記ソース領域の縁は、第１の方向に沿う第１の縁部と、前記第１の方向と交差する第２の方向に沿う第２の縁部とを有しており、前記第１の縁部および前記第２の縁部の各々が、前記ウェルコンタクト領域に接する部分と、前記ウェル領域に接する部分とを有している、請求項１０に記載の炭化珪素半導体装置。
【請求項１２】
前記半導体層の前記第２の面において、前記ソース領域の縁は、第１の方向に沿う縁部を有しており、前記縁部に沿って、前記ソース領域が前記ウェルコンタクト領域に接する部分と、前記ソース領域が前記ウェル領域に接する部分とが繰り返されている、請求項１０に記載の炭化珪素半導体装置。
【請求項１３】
請求項１から１２のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置および電力変換装置に関し、特に、ゲート電極およびショットキー電極を有する炭化珪素半導体装置と、それを有する電力変換装置とに関するものである。
【背景技術】
【０００２】
国際公開第２０１４／０３８１１０号によれば、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）を内蔵した金属・酸化物・半導体・電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が開示されている。ＭＯＳＦＥＴは、炭化珪素（ＳｉＣ）からなる半導体層を有している。半導体層は、ｎ型のドリフト層と、ｐ型のウェル領域と、ｐ型のウェルコンタクト領域と、ｎ型のソース領域とを有している。ソースオーミック電極は、ソース領域とウェルコンタクト領域との各々に接している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１４／０３８１１０号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記ＭＯＳＦＥＴの還流動作時には、ＳＢＤが動作するだけでなく、ウェル領域とドリフト層とのｐｎ接合によって構成される寄生ダイオードが動作する。その際、ウェル領域からドリフト層中へ少数キャリアが注入される。この少数キャリアが再結合する際に、ＳｉＣ結晶の積層欠陥が成長し得る。この積層欠陥に起因して、装置性能が劣化することがある。
【０００５】
本発明は以上のような課題を解決するためになされたものであり、その目的は、ＳｉＣ結晶の積層欠陥に起因しての装置性能の劣化を抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一の局面に従う炭化珪素半導体装置は、半導体基板と、ドレイン電極と、半導体層と、ゲート絶縁膜と、ゲート電極と、ショットキー電極と、ソースオーミック電極と、抵抗体と、ソース電極とを有している。半導体基板は、第１の基板面および第１の基板面と反対の第２の基板面を有しており、第１の導電型を有している。ドレイン電極は半導体基板の第１の基板面上に設けられている。半導体層は、半導体基板の第２の基板面上の第１の面と、第１の面と反対の第２の面とを有しており、少なくとも部分的に炭化珪素から作られている。半導体層は、ドリフト層と、ウェル領域と、ソース領域と、ウェルコンタクト領域とを含む。ドリフト層は、半導体基板の第２の基板面上に設けられており、半導体層の第２の面を部分的に成しており、第１の導電型を有している。ウェル領域は、ドリフト層上に設けられており、半導体層の第２の面を部分的に成しており、第１の導電型と異なる第２の導電型を有している。ソース領域は、ウェル領域上に設けられており、ウェル領域によってドリフト層から隔てられており、半導体層の第２の面を部分的に成しており、第１の導電型を有している。ウェルコンタクト領域は、ウェル領域に接しており、半導体層の第２の面を部分的に成しており、第２の導電型を有しており、ウェル領域の第２の面での不純物濃度に比して高い第２の面での不純物濃度を有している。ゲート絶縁膜はソース領域とドリフト層との間でウェル領域を覆っている。ゲート電極はゲート絶縁膜上に設けられている。ショットキー電極はドリフト層に接している。ソースオーミック電極は半導体層の第２の面上においてソース領域に接している。抵抗体は、半導体層の第２の面上においてウェルコンタクト領域に接しており、ソースオーミック電極に比して高い単位面積当たりの抵抗を有している。ソース電極は、ショットキー電極と、ソースオーミック電極と、抵抗体との各々に電気的に接続されている。
【発明の効果】
【０００７】
本発明の一の局面に従う炭化珪素半導体装置によれば、ウェルコンタクト領域に接する抵抗体が設けられる。抵抗体が有する電気抵抗によって、炭化珪素半導体装置の還流動作時にウェルコンタクト領域を介してドリフト層中へ注入される少数キャリアの量が抑制される。これにより、少数キャリアの再結合に起因しての炭化珪素結晶の積層欠陥の成長が抑制される。よって、炭化珪素結晶の積層欠陥に起因しての装置性能の劣化を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図２】図１の炭化珪素半導体装置のコンタクト領域における半導体層の構成を概略的に示す上面図である。
【図３】比較例の炭化珪素半導体装置の構成を示す部分断面図である。
【図４】還流動作時における印加電圧と還流電流密度との関係を模式的に示すグラフ図である。
【図５】図２の変形例を示す上面図である。
【図６】本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図７】図６の炭化珪素半導体装置のコンタクト領域における半導体層の構成を概略的に示す上面図である。
【図８】図７の変形例を示す上面図である。
【図９】本発明の実施の形態３における炭化珪素半導体装置のコンタクト領域における半導体層の構成を概略的に示す上面図である。
【図１０】図９の変形例を示す上面図である。
【図１１】本発明の実施の形態４における電力変換装置の構成を概略的に示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面に基づいて本発明の実施の形態について説明する。以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰返さないことがある。なお、部材の名称と組み合わされて用いられる接尾語「上」（前置詞「ｏｎ」に相当）は、当該部材と他の部材との直接的または間接的な接触を意味するものであって、上方向を意味するものではない。
【００１０】
＜実施の形態１＞
（概要）
図１は、本実施の形態１におけるＭＯＳＦＥＴ９１（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ９１は、半導体基板１０と、ドレイン電極３０と、半導体層２０と、ゲート絶縁膜４１と、ゲート電極４２と、ショットキー電極５１と、ソースオーミック電極５２と、抵抗体５３と、ソース電極６０とを有している。
【００１１】
半導体基板１０は、基板下面（第１の基板面）および基板上面（第１の基板面と反対の第２の基板面）を有しており、ｎ型（第１の導電型）を有している。ドレイン電極３０は半導体基板１０の基板下面上に設けられている。
【００１２】
半導体層２０は、半導体基板１０の基板上面上の下面（第１の面）と、上面（第１の面と反対の第２の面）とを有しており、少なくとも部分的にＳｉＣ（炭化珪素）から作られている。半導体層２０は、ドリフト層２１と、ウェル領域２２と、ソース領域２３と、ウェルコンタクト領域２４とを含む。ドリフト層２１は、半導体基板１０の基板上面上に設けられており、半導体層２０の上面を部分的に成しており、ｎ型を有している。ウェル領域２２は、ドリフト層２１上に設けられており、半導体層２０の上面を部分的に成しており、ｐ型（第１の導電型と異なる第２の導電型）を有している。ソース領域２３は、ウェル領域２２上に設けられており、ウェル領域２２によってドリフト層２１から隔てられており、半導体層２０の上面を部分的に成しており、ｎ型を有している。ウェルコンタクト領域２４は、ウェル領域２２に接しており、半導体層２０の上面を部分的に成しており、ｐ型を有しており、ウェル領域２２の半導体層２０上面での不純物濃度に比して高い半導体層２０上面での不純物濃度を有している。
【００１３】
ゲート絶縁膜４１はソース領域２３とドリフト層２１との間でウェル領域２２を覆っている。ゲート電極４２はゲート絶縁膜４１上に設けられている。ショットキー電極５１はドリフト層２１に接している。ソースオーミック電極５２は半導体層２０の上面上においてソース領域２３に接している。抵抗体５３は、半導体層２０の上面上においてウェルコンタクト領域２４に接しており、ソースオーミック電極５２に比して高い単位面積当たりの抵抗を有している。ソース電極６０は、ショットキー電極５１と、ソースオーミック電極５２と、抵抗体５３との各々に電気的に接続されている。
【００１４】
本実施の形態によれば、半導体層２０の上面上においてウェルコンタクト領域２４に接する抵抗体５３が設けられる。抵抗体５３が有する電気抵抗によって、ＭＯＳＦＥＴ９１の還流動作時にウェルコンタクト領域２４を介してドリフト層２１中へ注入される少数キャリアの量が抑制される。よって、少数キャリアの再結合に起因してのＳｉＣ結晶の積層欠陥の成長が抑制される。よって、ＳｉＣ結晶の積層欠陥に起因しての装置性能の劣化を抑制することができる。
【００１５】
（詳細）
ＭＯＳＦＥＴ９１（図１）の構成の詳細について、上記概要の記載と一部重複するところもあるが、以下に説明する。
【００１６】
半導体基板１０はｎ型を有している。半導体基板１０は、典型的には、単結晶ＳｉＣ基板である。ドレイン電極３０は半導体基板１０の基板下面上に設けられている。ドレイン電極３０は、半導体基板１０の基板下面にオーミックに接合されたオーミック電極層３１と、オーミック電極層３１に接する保護電極層３２とを有していてよい。
【００１７】
半導体層２０は少なくとも部分的にＳｉＣから作られている。典型的には、半導体層２０の全体がＳｉＣから作られており、この場合、半導体層２０はＳｉＣ層である。半導体層２０は、ドリフト層２１と、ウェル領域２２と、ソース領域２３と、ウェルコンタクト領域２４とを含む。半導体層２０は、平面レイアウトとして、コンタクト領域Ｃ１と、それ以外の領域とを有している。
【００１８】
ドリフト層２１は、半導体基板１０の基板上面上に設けられており、典型的には半導体基板１０の基板上面上に設けられたエピタキシャル層である。ドリフト層２１は、半導体層２０の上面を部分的に成している。ドリフト層２１はｎ型を有している。ドリフト層２１の不純物濃度は半導体基板１０の不純物濃度よりも低いことが好ましい。
【００１９】
ウェル領域２２は、ドリフト層２１上に設けられており、半導体層２０の上面を部分的に成している。ウェル領域２２はｐ型を有している。ソース領域２３は、ウェル領域２２上に設けられており、ウェル領域２２によってドリフト層２１から隔てられており、半導体層２０の上面を部分的に成している。ソース領域２３はｎ型を有している。
【００２０】
ウェルコンタクト領域２４は、コンタクト領域Ｃ１において、ウェル領域２２に接しており、半導体層２０の上面を部分的に成している。ウェルコンタクト領域２４は、ｐ型を有しており、ウェル領域２２の半導体層２０上面での不純物濃度に比して高い半導体層２０上面での不純物濃度を有している。言い換えれば、半導体層２０上面での不純物濃度は、ウェル領域２２上に比して、ウェルコンタクト領域２４上の方が高い。典型的には、半導体層２０上面での不純物濃度は、ウェル領域２２上においては、ある閾値以下であり、ウェルコンタクト領域２４上においては、この閾値よりも高い。各領域の全体の不純物濃度を勘案したとき、ウェルコンタクト領域２４の最大不純物濃度はウェル領域２２の最大不純物濃度よりも高く、典型的には、ウェルコンタクト領域２４の最小不純物濃度はウェル領域２２の最大不純物濃度よりも高い。ウェル領域２２の不純物濃度は、ドリフト層２１の不純物濃度に依存して、パンチスルー破壊が生じない程度に高い必要があり、例えば１×１０１６／ｃｍ３以上１×１０１９／ｃｍ３以下である。
【００２１】
ゲート絶縁膜４１は半導体層２０の上面上においてソース領域２３とドリフト層２１との間でウェル領域２２を覆っている。ゲート絶縁膜４１は、好ましくは酸化膜である。ゲート電極４２はゲート絶縁膜４１上に設けられている。ゲート電極４２は、ゲート絶縁膜４１を介してウェル領域２２の一部に対向しており、これによりＭＯＳＦＥＴのチャネルが構成されている。層間絶縁膜４３は、ゲート絶縁膜４１上のゲート電極４２を覆うことによって、ゲート電極４２とソース電極６０との間を電気的に絶縁している。ゲート絶縁膜４１および層間絶縁膜４３は、コンタクト領域Ｃ１上に開口（コンタクトホール）を有している。
【００２２】
ショットキー電極５１は、コンタクト領域Ｃ１における半導体層２０の上面上においてドリフト層２１に接している。これによりＭＯＳＦＥＴ９１にはＳＢＤが設けられている。ドリフト層２１がｎ型を有する場合、ショットキー電極５１は、Ｔｉ、Ｍｏ、Ｎｉ、Ａｕ、Ｐｔ、またはＣｕなどの金属から作られていることが好ましい。なお、変形例としてドリフト層２１がｐ型を有する場合は、ショットキー電極５１は、Ａｕ、Ｃｕ、またはＮｉなどの金属から作られていることが好ましい。
【００２３】
ソースオーミック電極５２は、コンタクト領域Ｃ１における半導体層２０の上面上においてソース領域２３に接している。ソースオーミック電極５２はウェルコンタクト領域２４から離れていてよい。ソースオーミック電極５２は、ＮｉＳｉ、ＴｉＳｉ、ＰｔＳｉ、ＣｏＳｉ、またはＭｏＳｉなどのシリサイドから作られていることが好ましい。
【００２４】
抵抗体５３は半導体層２０の上面上においてウェルコンタクト領域２４に接している。言い換えれば、抵抗体５３は半導体層２０の表面上においてウェルコンタクト領域２４を覆っている。抵抗体５３は、ソースオーミック電極５２に比して高い単位面積当たりの抵抗を有している。抵抗体５３は、半導体または導体から作られており、ゲート絶縁膜４１および層間絶縁膜４３の各々に比して、低い単位面積当たりの抵抗を有している。なお、単位面積当たりの抵抗とは、半導体層２０の上面における単位面積当たりの、厚み方向（半導体層２０の上面に垂直な方向）に沿った電気的経路の抵抗を意味する。単位面積当たりの抵抗は、抵抗率と厚みとの積によって算出され得る。抵抗体５３の抵抗率は、ソースオーミック電極５２の抵抗率よりも高いことが好ましい。また抵抗体５３の抵抗率は、ソース電極６０の抵抗率よりも高いことが好ましい。抵抗体５３はポリシリコンから作られていることが好ましい。ポリシリコンには、抵抗率を調整するための導電型不純物（ドナーまたはアクセプタ）が添加されていてよい。
【００２５】
ソース電極６０は、ショットキー電極５１と、ソースオーミック電極５２と、抵抗体５３との各々に電気的に接続されている。その目的で、ソース電極６０は、ショットキー電極５１と、ソースオーミック電極５２と、抵抗体５３との各々に接していてよい。ソース電極６０は、アルミニウム（Ａｌ）原子を含有していてよく、例えば、ＡｌまたはＡｌ合金から作られている。Ａｌ合金は、例えば、アルミニウムシリコン（ＡｌＳｉ）合金である。
【００２６】
ＭＯＳＦＥＴ９１において、図１に示されたセル構造が周期的に配置されている。よって断面視（図１）で、ウェル領域２２が周期的に配置されており、これらの間において半導体層２０の表面上に、ドリフト層２１から成る離間領域Ｄ１およびＤ２が設けられている。離間領域Ｄ１は、コンタクト領域Ｃ１の外に位置しており、ＭＯＳＦＥＴ９１がオン状態にある際にＭＯＳＦＥＴのチャネルを経由する電流が流れる領域である。離間領域Ｄ２は、コンタクト領域Ｃ１内に位置しており、ＭＯＳＦＥＴ９１が還流動作にある際に、ショットキー電極５１によって構成されたＳＢＤの電流が流れる領域である。なお、ＭＯＳＦＥＴ９１が還流動作にある際には、ＳＢＤだけでなく、寄生ダイオード（ウェル領域２２とドリフト層２１とによって構成されたｐｉｎダイオード）も動作し得る。
【００２７】
図２は、コンタクト領域Ｃ１（図１）における半導体層２０（図１）の構成を概略的に示す上面図である。本実施の形態においては、セル構造はメッシュ型であり、これに対応してコンタクト領域Ｃ１は矩形形状を有している。
【００２８】
図３は、比較例のＭＯＳＦＥＴ９０（炭化珪素半導体装置）の構成を示す部分断面図である。ＭＯＳＦＥＴ９０においては、抵抗体５３（図１）が設けられておらず、ソースオーミック電極５２がウェルコンタクト領域２４上まで延びている。
【００２９】
図４は、還流動作時における印加電圧と還流電流密度との関係を模式的に示すグラフ図である。図４において、（ａ）は比較例のＭＯＳＦＥＴ９０（図３）のｐｉｎダイオードの特性の例を示し、（ｂ）は本実施の形態のＭＯＳＦＥＴ９１（図１）のｐｉｎダイオードの特性の例を示し、（ｃ）はＭＯＳＦＥＴ９０およびＭＯＳＦＥＴ９１のＳＢＤの特性の例を示す。（ａ）に比して（ｂ）の方が、より低い電流密度を有している。すなわち、比較例に比して本実施の形態の方が、ｐｉｎダイオードを流れる還流電流密度が抑制されている。よって、ｐｉｎダイオードの動作に起因してドリフト層２１中へ注入される少数キャリアの量が抑制される。
【００３０】
本実施の形態によれば、半導体層２０の上面上においてウェルコンタクト領域２４に接する抵抗体５３が設けられる。これにより、抵抗体５３が有する電気抵抗によって、ＭＯＳＦＥＴ９１の還流動作時にウェルコンタクト領域２４を介してドリフト層２１中へ注入される少数キャリアの量が抑制される。よって、少数キャリアの再結合に起因してのＳｉＣ結晶の積層欠陥の成長が抑制される。よって、ＳｉＣ結晶の積層欠陥に起因しての装置性能の劣化を抑制することができる。
【００３１】
さらに、ＭＯＳＦＥＴ９１の寄生ダイオードであるｐｉｎダイオードに流入するバイポーラ電流が抑制され、ショットキー電極５１およびドリフト層２１によって構成されるＳＢＤに流入するユニポーラ電流が、広い印加電圧範囲において、高く保たれる。これにより、バイポーラ動作に起因してのリカバリ損失を低減することができる。
【００３２】
抵抗体５３がポリシリコンから作られている場合、その抵抗率を、不純物濃度の調整によって容易に制御することができる。またその厚みの制御も、広い範囲で比較的容易である。よって、抵抗体５３の単位面積当たりの抵抗を容易に制御することができる。
【００３３】
ソース電極６０がＡｌ原子を含有しておりかつウェルコンタクト領域２４がＳｉＣから作られている場合、これらの間に配置されポリシリコンから作られた抵抗体５３は、ウェルコンタクト領域２４のＡｌスパイクの発生を阻害するバリアとしての役割を果たす。これにより、装置性能の劣化を、より抑制することができる。
【００３４】
ソースオーミック電極５２はウェルコンタクト領域２４から離れていてよい。その場合、ソースオーミック電極５２を介してウェルコンタクト領域２４を流れる電流の発生を避けることができる。これにより、ＭＯＳＦＥＴ９１の還流動作時にウェルコンタクト領域２４を介してドリフト層２１中へ注入される少数キャリアの量が、より抑制される。
【００３５】
（変形例）
なお、セル構造はメッシュ型に限定されるものではなく、例えばストライプ型であってもよい。図５は、メッシュ型に代わってストライプ型のセル構造を有する変形例の場合の、コンタクト領域Ｃ１Ｓにおける半導体層２０（図１）の構成を概略的に示す上面図である。前述した本実施の形態においてはコンタクト領域Ｃ１（図１）が平面レイアウト（図２）において縦方向および横方向の各々において繰り返し配置される。変形例においては、コンタクト領域Ｃ１に代わるコンタクト領域Ｃ１Ｓが、平面レイアウト（図５）において、縦方向に延在しており、横方向において繰り返し配置される。本変形例によっても、上述した効果と同様の効果が得られる。
【００３６】
＜実施の形態２＞
（概要）
図６は、本実施の形態２におけるＭＯＳＦＥＴ９２（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。図７は、コンタクト領域Ｃ２（図６）における半導体層２０（図６）の構成を概略的に示す上面図である。ＭＯＳＦＥＴ９２は、半導体基板１０と、ドレイン電極３０と、半導体層２０と、ゲート絶縁膜４１と、ゲート電極４２と、ショットキー電極５１と、ソースオーミック電極５２と、ソース電極６０とを有している。
【００３７】
半導体基板１０は、基板下面（第１の基板面）および基板上面（第１の基板面と反対の第２の基板面）を有しており、ｎ型（第１の導電型）を有している。ドレイン電極３０は半導体基板１０の基板下面上に設けられている。
【００３８】
半導体層２０は、半導体基板１０の基板上面上の下面（第１の面）と、上面（第１の面と反対の第２の面）とを有しており、少なくとも部分的にＳｉＣ（炭化珪素）から作られている。半導体層２０は、ドリフト層２１と、ウェル領域２２と、ソース領域２３と、ウェルコンタクト領域２４とを含む。ドリフト層２１は、半導体基板１０の基板上面上に設けられており、半導体層２０の上面を部分的に成しており、ｎ型を有している。ウェル領域２２は、ドリフト層２１上に設けられており、半導体層２０の上面を部分的に成しており、ｐ型（第１の導電型と異なる第２の導電型）を有している。ソース領域２３は、ウェル領域２２上に設けられており、ウェル領域２２によってドリフト層２１から隔てられており、半導体層２０の上面を部分的に成しており、ｎ型を有している。ウェルコンタクト領域２４は、ウェル領域２２に接しており、半導体層２０の上面を部分的に成しており、ｐ型を有しており、ウェル領域２２の半導体層２０上面での不純物濃度に比して高い半導体層２０上面での不純物濃度を有している。半導体層２０の上面においてウェル領域２２の縁は、ウェルコンタクト領域２４に接する部分と、ソース領域２３に接する部分とを有している。
【００３９】
ゲート絶縁膜４１はソース領域２３とドリフト層２１との間でウェル領域２２を覆っている。ゲート電極４２はゲート絶縁膜４１上に設けられている。ショットキー電極５１はドリフト層２１に接している。ソースオーミック電極５２は半導体層２０の上面上において少なくともソース領域２３に接している。ソース電極６０は、ショットキー電極５１と、ソースオーミック電極５２との各々に電気的に接続されている。
【００４０】
本実施の形態によれば、半導体層２０の上面においてウェル領域２２の縁は、ウェルコンタクト領域２４に接する部分に加えて、ソース領域２３に接する部分を有している。これにより、ＭＯＳＦＥＴ９２の還流動作時にウェルコンタクト領域２４を介してドリフト層２１中へ注入される少数キャリアの量が抑制される。よって、少数キャリアの再結合に起因してのＳｉＣ結晶の積層欠陥の成長が抑制される。よって、ＳｉＣ結晶の積層欠陥に起因しての装置性能の劣化を抑制することができる。
【００４１】
（詳細）
ＭＯＳＦＥＴ９２（図６）の構成の詳細について、上記概要の記載と一部重複するところもあるが、以下に説明する。
【００４２】
半導体基板１０はｎ型を有している。半導体基板１０は、典型的には、単結晶ＳｉＣ基板である。ドレイン電極３０は半導体基板１０の基板下面上に設けられている。ドレイン電極３０は、半導体基板１０の基板下面にオーミックに接合されたオーミック電極層３１と、オーミック電極層３１に接する保護電極層３２とを有していてよい。
【００４３】
半導体層２０は少なくとも部分的にＳｉＣから作られている。典型的には、半導体層２０の全体がＳｉＣから作られており、この場合、半導体層２０はＳｉＣ層である。半導体層２０は、ドリフト層２１と、ウェル領域２２と、ソース領域２３と、ウェルコンタクト領域２４とを含む。半導体層２０は、平面レイアウトとして、コンタクト領域Ｃ２と、それ以外の領域とを有している。
【００４４】
ドリフト層２１は、半導体基板１０の基板上面上に設けられており、典型的には半導体基板１０の基板上面上に設けられたエピタキシャル層である。ドリフト層２１は、半導体層２０の上面を部分的に成している。ドリフト層２１はｎ型を有している。ドリフト層２１の不純物濃度は半導体基板１０の不純物濃度よりも低いことが好ましい。
【００４５】
ウェル領域２２は、ドリフト層２１上に設けられており、半導体層２０の上面を部分的に成している。ウェル領域２２はｐ型を有している。ソース領域２３は、ウェル領域２２上に設けられており、ウェル領域２２によってドリフト層２１から隔てられており、半導体層２０の上面を部分的に成している。ソース領域２３はｎ型を有している。
【００４６】
ウェルコンタクト領域２４は、コンタクト領域Ｃ２において、ウェル領域２２に接しており、半導体層２０の上面を部分的に成している。ウェルコンタクト領域２４は、ｐ型を有しており、ウェル領域２２の半導体層２０上面での不純物濃度に比して高い半導体層２０上面での不純物濃度を有している。言い換えれば、半導体層２０上面での不純物濃度は、ウェル領域２２上に比して、ウェルコンタクト領域２４上の方が高い。典型的には、半導体層２０上面での不純物濃度は、ウェル領域２２上においては、ある閾値以下であり、ウェルコンタクト領域２４上においては、この閾値よりも高い。各領域の全体の不純物濃度を勘案したとき、ウェルコンタクト領域２４の最大不純物濃度はウェル領域２２の最大不純物濃度よりも高く、典型的には、ウェルコンタクト領域２４の最小不純物濃度はウェル領域２２の最大不純物濃度よりも高い。ウェル領域２２の不純物濃度は、ドリフト層２１の不純物濃度に依存して、パンチスルー破壊が生じない程度に高い必要があり、例えば１×１０１６／ｃｍ３以上１×１０１９／ｃｍ３以下である。
【００４７】
半導体層２０の上面においてウェル領域２２の縁（図７におけるウェル領域２２の外縁）は、ウェルコンタクト領域２４に接する部分と、ソース領域２３に接する部分とを有している。本実施の形態においては、半導体層２０の上面において、図７に示されているように、ソース領域２３は、ウェルコンタクト領域２４を貫通してウェル領域２２に達する突出部Ｐ２を有している。半導体層２０上面において突出部Ｐ２は、ウェル領域２２のみを介してドリフト層２１に対向していてよい。ドリフト層２１のうち、突出部Ｐ２に上記のように対向する部分は、コンタクト領域Ｃ２に含まれていてよい。特に、図７に示されたレイアウトにおいては、半導体層２０の上面において、ウェル領域２２の縁は、縦方向（第１の方向）に沿う第１の縁部と、横方向（第１の方向と交差する第２の方向）に沿う第２の縁部とを有している。これら第１の縁部および第２の縁部の各々が、ウェルコンタクト領域２４に接する部分と、ソース領域２３に接する部分とを有している。
【００４８】
ゲート絶縁膜４１は半導体層２０の上面上においてソース領域２３とドリフト層２１との間でウェル領域２２を覆っている。ゲート絶縁膜４１は、好ましくは酸化膜である。ゲート電極４２はゲート絶縁膜４１上に設けられている。ゲート電極４２は、ゲート絶縁膜４１を介してウェル領域２２の一部に対向しており、これによりＭＯＳＦＥＴのチャネルが構成されている。層間絶縁膜４３は、ゲート絶縁膜４１上のゲート電極４２を覆うことによって、ゲート電極４２とソース電極６０との間を電気的に絶縁している。ゲート絶縁膜４１および層間絶縁膜４３は、コンタクト領域Ｃ２上に開口（コンタクトホール）を有している。
【００４９】
ショットキー電極５１は、コンタクト領域Ｃ２における半導体層２０の上面上においてドリフト層２１に接している。これによりＭＯＳＦＥＴ９１にはＳＢＤが設けられている。ドリフト層２１がｎ型を有する場合、ショットキー電極５１は、Ｔｉ、Ｍｏ、Ｎｉ、Ａｕ、Ｐｔ、またはＣｕなどの金属から作られていることが好ましい。なお、変形例としてドリフト層２１がｐ型を有する場合は、ショットキー電極５１は、Ａｕ、Ｃｕ、またはＮｉなどの金属から作られていることが好ましい。
【００５０】
ソースオーミック電極５２は、コンタクト領域Ｃ２における半導体層２０の上面上において、少なくともソース領域２３に接している。好ましくはソースオーミック電極５２はウェルコンタクト領域２４にも接しており、これによりウェルコンタクト領域２４の電位を、より十分にソース電位に近づけることができる。ソースオーミック電極５２は、ＮｉＳｉ、ＴｉＳｉ、ＰｔＳｉ、ＣｏＳｉ、またはＭｏＳｉなどのシリサイドから作られていることが好ましい。
【００５１】
ソース電極６０は、ショットキー電極５１と、ソースオーミック電極５２との各々に電気的に接続されている。その目的で、ソース電極６０は、ショットキー電極５１と、ソースオーミック電極５２との各々に接していてよい。ソース電極６０は、アルミニウム（Ａｌ）原子を含有していてよく、例えば、ＡｌまたはＡｌ合金から作られている。Ａｌ合金は、例えば、アルミニウムシリコン（ＡｌＳｉ）合金である。
【００５２】
ＭＯＳＦＥＴ９２において、図６に示されたセル構造が周期的に配置されている。よって断面視（図６）で、ウェル領域２２が周期的に配置されており、これらの間において半導体層２０の表面上に、ドリフト層２１から成る離間領域Ｄ１およびＤ２が設けられている。離間領域Ｄ１は、コンタクト領域Ｃ２の外に位置しており、ＭＯＳＦＥＴ９２がオン状態にある際にＭＯＳＦＥＴのチャネルを経由する電流が流れる領域である。離間領域Ｄ２は、コンタクト領域Ｃ２内に位置しており、ＭＯＳＦＥＴ９２が還流動作にある際に、ショットキー電極５１によって構成されたＳＢＤの電流が流れる領域である。なお、ＭＯＳＦＥＴ９２が還流動作にある際には、ＳＢＤだけでなく、寄生ダイオード（ウェル領域２２とドリフト層２１とによって構成されたｐｉｎダイオード）も動作し得る。
【００５３】
本実施の形態によれば、半導体層２０の上面においてウェル領域２２の縁（図７におけるウェル領域２２の外縁）は、ウェルコンタクト領域２４に接する部分に加えて、ソース領域２３に接する部分を有している。これにより、ＭＯＳＦＥＴ９２の還流動作時にウェルコンタクト領域２４を介してドリフト層２１中へ注入される少数キャリアの量が抑制される。よって、少数キャリアの再結合に起因してのＳｉＣ結晶の積層欠陥の成長が抑制される。よって、ＳｉＣ結晶の積層欠陥に起因しての装置性能の劣化を抑制することができる。
【００５４】
具体的には、半導体層２０の上面において、図７に示されているように、ソース領域２３は、ウェルコンタクト領域２４を貫通してウェル領域２２に達する突出部Ｐ２を有している。これにより、ソース領域２３によってウェルコンタクト領域２４が、互いに離れた部分に分断されている。よって、ＭＯＳＦＥＴ９２の還流動作時にウェルコンタクト領域２４を介してドリフト層２１中へ注入される少数キャリアの量が抑制される。
【００５５】
さらに、ＭＯＳＦＥＴ９２の寄生ダイオードであるｐｉｎダイオードに流入するバイポーラ電流が抑制され、ショットキー電極５１およびドリフト層２１によって構成されるＳＢＤに流入するユニポーラ電流が、広い印加電圧範囲において、高く保たれる。これにより、バイポーラ動作に起因してのリカバリ損失を低減することができる。
【００５６】
（変形例）
なお、セル構造はメッシュ型に限定されるものではなく、例えばストライプ型であってもよい。図８は、メッシュ型に代わってストライプ型のセル構造を有する変形例の場合の、コンタクト領域Ｃ２Ｓにおける半導体層２０（図６）の構成を概略的に示す上面図である。前述した本実施の形態においてはコンタクト領域Ｃ２（図６）が平面レイアウト（図７）において縦方向および横方向の各々において繰り返し配置される。変形例においては、コンタクト領域Ｃ２に代わるコンタクト領域Ｃ２Ｓが、平面レイアウト（図８）において、縦方向に延在しており、横方向において繰り返し配置される。本変形例においては、図８に示されているように、半導体層２０の上面において、ウェル領域２２の縁は、縦方向（第１の方向）に沿う縁部を有している。ウェル領域２２がウェルコンタクト領域２４に接する部分と、ウェル領域２２がソース領域２３に接する部分とが、上記縁部に沿って繰り返されている。本変形例によっても、本実施の形態による効果と同様の効果が得られる。
【００５７】
＜実施の形態３＞
本実施の形態３におけるＭＯＳＦＥＴ（炭化珪素半導体装置）は、コンタクト領域Ｃ２（図７：実施の形態２）のレイアウトとは異なるレイアウトを有するコンタクト領域を有している。これ以外の構成については、上述した実施の形態２（図６および図７）の構成とほぼ同じであるため、以下、本実施の形態におけるコンタクト領域の構成について説明する。
【００５８】
図９は、本実施の形態３におけるコンタクト領域Ｃ３における半導体層２０（図６）の構成を概略的に示す上面図である。半導体層２０の上面において、ウェル領域２２は、ウェルコンタクト領域２４を貫通してソース領域２３に達する突出部Ｐ３を有している。半導体層２０上面において、ウェル領域２２の突出部Ｐ３とドリフト層２１との間にはウェル領域２２のみが配置されていてよい。ドリフト層２１のうち、突出部Ｐ３に上記のように対向する部分は、コンタクト領域Ｃ２に含まれていてよい。特に、図９に示されたレイアウトにおいては、半導体層２０の上面において、ソース領域２３の縁は、縦方向（第１の方向）に沿う第１の縁部と、横方向（第１の方向と交差する第２の方向）に沿う第２の縁部とを有している。これら第１の縁部および第２の縁部の各々が、ウェルコンタクト領域２４に接する部分と、ウェル領域２２に接する部分とを有している。
【００５９】
本実施の形態によれば、半導体層２０の上面において、ウェル領域２２は、ウェルコンタクト領域２４を貫通してソース領域２３に達する突出部Ｐ３を有している。これにより、ウェル領域２２によってウェルコンタクト領域２４が、互いに離れた部分に分断されている。よって、ＭＯＳＦＥＴ９２の還流動作時にウェルコンタクト領域２４を介してドリフト層２１中へ注入される少数キャリアの量が抑制される。
【００６０】
さらに、ＭＯＳＦＥＴの寄生ダイオードであるｐｉｎダイオードに流入するバイポーラ電流が抑制され、ショットキー電極５１およびドリフト層２１（図６）によって構成されるＳＢＤに流入するユニポーラ電流が、広い印加電圧範囲において、高く保たれる。これにより、バイポーラ動作に起因してのリカバリ損失を低減することができる。
【００６１】
（変形例）
なお、セル構造はメッシュ型に限定されるものではなく、例えばストライプ型であってもよい。図１０は、メッシュ型に代わってストライプ型のセル構造を有する変形例の場合の、コンタクト領域Ｃ３Ｓにおける半導体層２０（図６）の構成を概略的に示す上面図である。前述した本実施の形態においてはコンタクト領域Ｃ２が平面レイアウト（図７）において縦方向および横方向の各々において繰り返し配置される。変形例においては、コンタクト領域Ｃ３に代わるコンタクト領域Ｃ３Ｓが、平面レイアウト（図１０）において、縦方向に延在しており、横方向において繰り返し配置される。本変形例においては、図１０に示されているように、半導体層２０の上面において、ソース領域２３の縁は、縦方向（第１の方向）に沿う縁部を有している。縁部に沿って、ソース領域２３がウェルコンタクト領域２４に接する部分と、ソース領域２３がウェル領域２２に接する部分とが繰り返されている。本変形例によっても、本実施の形態による効果と同様の効果が得られる。
【００６２】
＜実施の形態４＞
本実施の形態は、上述した実施の形態１〜３に係るＭＯＳＦＥＴ（炭化珪素半導体装置）を電力変換装置に適用したものである。実施の形態１〜３に係るＭＯＳＦＥＴの適用は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに実施の形態１〜３に係るＭＯＳＦＥＴを適用した場合について説明する。
【００６３】
図１１は、本実施の形態に係る電力変換装置が適用された電力変換システムの構成を示すブロック図である。
【００６４】
図１１に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【００６５】
電力変換装置２００は、電源１００と負荷３００との間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１１に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
【００６６】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００６７】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、還流ダイオードが内蔵されたスイッチング素子を備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１〜３のいずれかに係るＭＯＳＦＥＴを適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【００６８】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【００６９】
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【００７０】
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１〜３に係るＭＯＳＦＥＴを適用するため、装置性能の劣化を抑制することができる。
【００７１】
本実施の形態では、２レベルの三相インバータに実施の形態１〜３に係るＭＯＳＦＥＴを適用する例を説明したが、実施の形態１〜３に係るＭＯＳＦＥＴの適用は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに実施の形態１〜３に係る半導体装置を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに実施の形態１〜３に係るＭＯＳＦＥＴを適用することも可能である。
【００７２】
また、実施の形態１〜３に係るＭＯＳＦＥＴを適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【００７３】
なお、上記実施の形態１〜３においては、第１の導電型がｎ型であり第２の導電型がｐ型である場合について詳述したが、ｎ型およびｐ型が互いに入れ替えられてもよい。これにより、ｎチャネル型に代わってｐチャネル型のＭＯＳＦＥＴが得られる。本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００７４】
Ｃ１，Ｃ１Ｓ，Ｃ２，Ｃ２Ｓ，Ｃ３，Ｃ３Ｓ  コンタクト領域、Ｄ１，Ｄ２  離間領域、Ｐ２，Ｐ３  突出部、１０  半導体基板、２０  半導体層、２１  ドリフト層、２２  ウェル領域、２３  ソース領域、２４  ウェルコンタクト領域、３０  ドレイン電極、３１  オーミック電極層、３２  保護電極層、４１  ゲート絶縁膜、４２  ゲート電極、４３  層間絶縁膜、５１  ショットキー電極、５２  ソースオーミック電極、５３  抵抗体、６０  ソース電極、９１，９２  ＭＯＳＦＥＴ（炭化珪素半導体装置）、１００  電源、２００  電力変換装置、２０１  主変換回路、２０２  駆動回路、２０３  制御回路、３００  負荷。
【図１】
2020077721.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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