(57)【要約】【課題】低背実装（低実装高さ）の要求を満足するうえで極めて有用なセラミック電子部品を提供する。【解決手段】セラミック電子部品（積層セラミックコンデンサ）１０-1は、容量部を内蔵した直方体状のセラミック部品本体１１の第１方向ｄ１の端部それぞれに外部電極１２を有している。各外部電極１２は、セラミック部品本体１１の第１方向ｄ１の１つの面に設けられた第１面部分１２ａと、セラミック部品本体１１の第３方向ｄ３の１つの面に設けられた第２面部分１２ｂとを連続して有する２面型である。また、セラミック部品本体１１の第３方向ｄ３の他の面には、保護部１３の主層部分１３ａが設けられ、セラミック部品本体１１の第２方向ｄ２の２つの面それぞれには、保護部１３の第１回り込み部分１３ｂが主層部分１３ａと連続して設けられている。【選択図】図４
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【特許請求の範囲】
【請求項１】
機能部を内蔵した直方体状のセラミック部品本体の相対する端部それぞれに外部電極を有するセラミック電子部品であって、
前記セラミック部品本体の相対する２つの面の対向方向を第１方向、他の相対する２つの面の対向方向を第２方向、残りの相対する２つの面の対向方向を第３方向とし、各方向に沿う寸法をそれぞれ第１方向寸法、第２方向寸法、第３方向寸法としたとき、
前記外部電極は、前記セラミック部品本体の第１方向の１つの面に設けられた第１面部分と、前記セラミック部品本体の第３方向の１つの面に設けられた第２面部分とを連続して有する２面型であり、
前記セラミック部品本体の第３方向の他の面には、保護部の主層部分が設けられ、前記セラミック部品本体の第２方向の２つの面それぞれには、前記保護部の第１回り込み部分が前記主層部分と連続して設けられている、
セラミック電子部品。
【請求項２】
前記第１回り込み部分の第３方向寸法は、前記セラミック部品本体の第３方向寸法に相当する、
請求項１に記載のセラミック電子部品。
【請求項３】
前記第１回り込み部分の第３方向寸法は、前記セラミック部品本体の第３方向寸法よりも小さい、
請求項１に記載のセラミック電子部品。
【請求項４】
前記セラミック部品本体の第１方向の１つの面には、前記外部電極の前記第１面部分の第３方向の端が及んでいない空所があり、
前記空所には、前記保護部の第２回り込み部分が前記主層部分と連続して設けられていて、当該第２回り込み部分の少なくとも一部が前記外部電極の前記第１面部分と接している、
請求項１〜３のいずれか１項に記載のセラミック電子部品。
【請求項５】
前記第１回り込み部分の第３方向寸法は、前記第２回り込み部分の第３方向寸法よりも大きい、
請求項４に記載のセラミック電子部品。
【請求項６】
前記第１回り込み部分の第３方向寸法は、前記第２回り込み部分の第３方向寸法に相当する、
請求項４に記載のセラミック電子部品。
【請求項７】
前記外部電極の前記第１面部分の第３方向寸法は、前記セラミック部品本体の第３方向寸法に相当し、
前記保護部の主層部分が、前記外部電極の前記第１面部分と接している、
請求項１〜３のいずれか１項に記載のセラミック電子部品。
【請求項８】
前記保護部は２つに区分されており、区分された各保護部の主層部分が前記セラミック部品本体の第３方向の他の面に第１方向に間隔をおいて設けられている、
請求項１〜７のいずれか１項に記載のセラミック電子部品。
【請求項９】
区分された前記保護部の前記主層部分の第１方向寸法は、前記外部電極の前記第２面部分の第１方向寸法に相当する、
請求項８に記載のセラミック電子部品。
【請求項１０】
前記セラミック部品本体の第３方向寸法は、１００μｍ以下である、
請求項１〜９のいずれか１項に記載のセラミック電子部品。
【請求項１１】
前記セラミック部品本体の第３方向寸法は、５０μｍ以下である、
請求項１〜９のいずれか１項に記載のセラミック電子部品。
【請求項１２】
前記セラミック電子部品は、積層セラミックコンデンサである、
請求項１〜１１のいずれか１項に記載のセラミック電子部品。
【請求項１３】
機能部を内蔵した直方体状のセラミック部品本体の相対する端部それぞれに外部電極を有するセラミック電子部品の製造方法であって、
前記セラミック部品本体の相対する２つの面の対向方向を第１方向、他の相対する２つの面の対向方向を第２方向、残りの相対する２つの面の対向方向を第３方向としたとき、
（１）前記セラミック部品本体を作製する工程と、
（２）前記セラミック部品本体の第１方向の１つの面に設けられた第１面部分と、前記セラミック部品本体の第３方向の１つの面に設けられた第２面部分とを連続して有する２面型の外部電極をそれぞれ作製する工程と、
（３）前記セラミック部品本体の第３方向の他の面に主層部分が設けられ、前記セラミック部品本体の第２方向の２つの面それぞれに第１回り込み部分が前記主層部分と連続して設けられた保護部を作製する工程とを備えており、
前記保護部の作製工程は、前記セラミック部品本体の第３方向の他の面に保護部用の硬化性樹脂ペーストを滴下して濡れ広がらせるステップと、濡れ広がり途中で当該硬化性樹脂ペーストを硬化させるステップとを含んでいる、
セラミック電子部品の製造方法。
【請求項１４】
前記硬化性樹脂ペーストの粘度は、０．５〜５０Ｐａ・ｓの範囲内にある、
請求項１３に記載のセラミック電子部品の製造方法。
【請求項１５】
前記硬化性樹脂ペーストの硬化は、熱付与または光照射に基づいて行われる、
請求項１３または１４に記載のセラミック電子部品の製造方法。
【請求項１６】
請求項１〜１２のいずれか１項に記載のセラミック電子部品が回路基板に実装されている、
電子部品実装回路基板。
【請求項１７】
前記セラミック電子部品の外部電極がハンダを用いて前記回路基板の導体パッドに接続されている、
請求項１６に記載の電子部品実装回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサ等のセラミック電子部品と、当該セラミック電子部品の製造方法と、当該セラミック電子部品が回路基板に実装された電子部品実装回路基板に関する。
【背景技術】
【０００２】
積層セラミックコンデンサ等のセラミック電子部品は、一般に、容量部等の機能部を内蔵した直方体状のセラミック部品本体と、当該セラミック部品本体の長さ方向の端部それぞれに設けられた外部電極とを有している。各外部電極の形態としては、大別して、（Ｆ１）セラミック部品本体の長さ方向の１つの面に設けられた第１面部分と、高さ方向の２つの面それぞれに設けられた第２面部分および第３面部分と、幅方向の２つの面それぞれに設けられた第４面部分および第５面部分とを連続して有する５面型（所謂キャップ状）と、（Ｆ２）セラミック部品本体の長さ方向の１つの面に設けられた第１面部分と、高さ方向の２つの面それぞれに設けられた第２面部分および第３面部分とを連続して有する３面型（所謂コ字状）と、（Ｆ３）セラミック部品本体の長さ方向の１つの設けられた第１面部分と、高さ方向の１つの面に設けられた第２面部分とを連続して有する２面型（所謂Ｌ字状）とが知られている。
【０００３】
ところで、スマートフォンやノートブック型パソコン等の電子機器の薄型化に伴い、前述のセラミック電子部品には低背実装（低実装高さ）に応じたものが要求されている。この要求を満足するには、前述のセラミック部品本体の高さ方向の寸法を小さくすることに加え、セラミック電子部品の高さ方向の寸法への影響が最も低い前述の２面型の外部電極を採用することが望ましい。しかしながら、セラミック部品本体の高さ方向の寸法を小さくすることに関しては、セラミック電子部品を回路基板に実装するとき、具体的にはセラミック電子部品の各外部電極を半田を用いて回路基板の導体パッドに接続するときに、以下の如き不具合を生じる懸念があるため、当該不具合にについて図１を用いて説明する。
【０００４】
図１（Ａ）は後記特許文献１の図５に対応するセラミック電子部品（積層セラミックコンデンサ）を例示するものであり、当該セラミック電子部品１００は、容量部を内蔵した直方体状のセラミック部品本体１０１と、当該セラミック部品本体１０１の長さ方向Ｌｄの端部それぞれに設けられた２面型の外部電極１０２（１０２ａは各外部電極１０２の第１面部分を示し、１０２ｂは各外部電極１０２の第２面部分を示す）とを有している。
【０００５】
図１（Ｂ）は、図１（Ａ）に示したセラミック電子部品１００を前述の低背実装（低実装高さ）の要求に応じてサイズ変更したセラミック電子部品１００’を例示するものであり、当該セラミック電子部品１００’のセラミック部品本体１０１’の高さ方向Ｈｄの寸法は図１（Ａ）のセラミック部品本体１０１の高さ方向Ｈｄの寸法よりもかなり小さく、各外部電極１０２’の第１面部分１０２ａ’の高さ方向Ｈｄの寸法は図１（Ａ）の第１面部分１０２ａの高さ方向Ｈｄの寸法よりもかなり小さい。
【０００６】
図１（Ｂ）に示したセラミック電子部品１００’のセラミック部品本体１０１’の高さ方向Ｈｄの寸法が２５０μｍを超える場合には生じにくいが、当該セラミック部品本体１０１’の高さ方向Ｈｄの寸法が１００μｍ以下、とりわけ５０μｍ以下になると、各外部電極１０２’を半田ＳＯＬを用いて回路基板ＳＢの導体パッドＳＢａに接続するときに、図１（Ｂ）の左側に示したような第１の半田付け不良ＩＦａと第２の半田付け不良ＩＦｂが生じ易くなる。ちなみに、図１（Ｂ）の右側は半田付けが正常に行われた様子を示している。
【０００７】
第１の半田付け不良ＩＦａと第２の半田付け不良ＩＦｂについて説明すると、第１の半田付け不良ＩＦａは、溶融半田がセラミック部品本体１０１’の幅方向Ｗｄ（図示省略）の面を通じてセラミック部品本体１０１の高さ方向Ｈｄの上側の面にまで回り込んだものであり、第２の半田付け不良ＩＦｂは、溶融半田の外部電極１０２’の第１面部分１０２ａ’への濡れ上がりが過剰となって当該濡れ上がりがセラミック部品本体１０１の高さ方向Ｈｄの上側の面にまで及んだものである。
【０００８】
実験によると、第２の半田付け不良ＩＦｂ（溶融半田の濡れ上がり過剰）は、実装前に回路基板ＳＢの導体パッドＳＢａに塗布する半田ペーストの量を調整することによって多少改善できるが、第１の半田付け不良ＩＦａ（溶融半田の回り込み異常）は、同様の方法では改善することが難しい。実験時の観察によれば、第１の半田付け不良ＩＦａ（溶融半田の回り込み異常）は、セラミック部品本体１０１’の高さ方向Ｈｄの寸法が小さいが故に、半田ペーストが溶融するときの挙動範疇において溶融半田がセラミック部品本体１０１の幅方向Ｗｄ（図示省略）の面を上昇し、これが高さ方向Ｈｄの上側の面にまで及んでしまうことが原因となっていると思われる。
【０００９】
すなわち、第１の半田付け不良ＩＦａを生じると、セラミック部品本体１０１の高さ方向Ｈｄの上側の面にまで及んだ半田ＳＯＬによって、回路基板ＳＢに実装した後のセラミック電子部品１００’の高さ方向Ｈｄの寸法が当初の実装高さよりも大きくなってしまうため、所期の低背実装（低実装高さ）の要求を満足するうえで好ましいとは言えない。また、セラミック部品本体１０１の高さ方向Ｈｄの上側の面にまで及んだ半田ＳＯＬが、回路基板ＳＢに実装した後のセラミック電子部品１００’の周囲に在る他の電子部品や配線等と電気的に接触する懸念も生じ得る。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１５−２２８４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする課題は、低背実装（低実装高さ）の要求を満足するうえで極めて有用なセラミック電子部品と、当該セラミック電子部品の製造方法と、当該セラミック電子部品が回路基板に実装された電子部品実装回路基板を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係るセラミック電子部品は、機能部を内蔵した直方体状のセラミック部品本体の相対する端部それぞれに外部電極を有するセラミック電子部品であって、前記セラミック部品本体の相対する２つの面の対向方向を第１方向、他の相対する２つの面の対向方向を第２方向、残りの相対する２つの面の対向方向を第３方向とし、各方向に沿う寸法をそれぞれ第１方向寸法、第２方向寸法、第３方向寸法としたとき、前記外部電極は、前記セラミック部品本体の第１方向の１つの面に設けられた第１面部分と、前記セラミック部品本体の第３方向の１つの面に設けられた第２面部分とを連続して有する２面型であり、前記セラミック部品本体の第３方向の他の面には、保護部の主層部分が設けられ、前記セラミック部品本体の第２方向の２つの面それぞれには、前記保護部の第１回り込み部分が前記主層部分と連続して設けられている。
【００１３】
また、本発明に係るセラミック電子部品の製造方法は、機能部を内蔵した直方体状のセラミック部品本体の相対する端部それぞれに外部電極を有するセラミック電子部品の製造方法であって、前記セラミック部品本体の相対する２つの面の対向方向を第１方向、他の相対する２つの面の対向方向を第２方向、残りの相対する２つの面の対向方向を第３方向としたとき、（１）前記セラミック部品本体を作製する工程と、（２）前記セラミック部品本体の第１方向の１つの面に設けられた第１面部分と、前記セラミック部品本体の第３方向の１つの面に設けられた第２面部分とを連続して有する２面型の外部電極をそれぞれ作製する工程と、（３）前記セラミック部品本体の第３方向の他の面に主層部分が設けられ、前記セラミック部品本体の第２方向の２つの面それぞれに第１回り込み部分が前記主層部分と連続して設けられた保護部を作製する工程とを備えており、前記保護部の作製工程は、前記セラミック部品本体の第３方向の他の面に保護部用の硬化性樹脂ペーストを滴下して濡れ広がらせるステップと、濡れ広がり途中で当該硬化性樹脂ペーストを硬化させるステップとを含んでいる。
【００１４】
さらに、本発明に係る電子部品実装回路基板は、前掲のセラミック電子部品が回路基板に実装されている。
【発明の効果】
【００１５】
本発明に係るセラミック電子部品、セラミック電子部品の製造方法および電子部品実装回路基板は、低背実装（低実装高さ）の要求を満足するうえで極めて有用である。
【図面の簡単な説明】
【００１６】
【図１】図１（Ａ）は従前のセラミック電子部品の側面図、図１（Ｂ）は図１（Ａ）に示したセラミック電子部品を低背実装（低実装高さ）の要求に応じてサイズ変更したセラミック電子部品の実装状態を示す図である。
【図２】図２（Ａ）は本発明の第１実施形態に係るセラミック電子部品の平面図、図２（Ｂ）は同セラミック電子部品の底面図、図２（Ｃ）は同セラミック電子部品の第１方向の側面図、図２（Ｄ）は同セラミック電子部品の第２方向の側面図である。
【図３】図３（Ａ）は図２（Ｂ）のＳ１１−Ｓ１１線に沿う一部省略の拡大断面図、図３（Ｂ）は図２（Ａ）のＳ１２−Ｓ１２線に沿う拡大断面図である。
【図４】図４（Ａ）は第１実施形態に係るセラミック電子部品の実装状態を示す図３（Ａ）対応図、図４（Ｂ）は同セラミック電子部品の実装状態を示す図３（Ｂ）対応図である。
【図５】図５（Ａ）は本発明の第２実施形態に係るセラミック電子部品の図３（Ａ）対応図、図５（Ｂ）は同セラミック電子部品の図３（Ｂ）対応図である。
【図６】図６（Ａ）は第２実施形態に係るセラミック電子部品の実装状態を示す図５（Ａ）対応図、図６（Ｂ）は同セラミック電子部品の実装状態を示す図５（Ｂ）対応図である。
【図７】図７（Ａ）は本発明の第３実施形態に係るセラミック電子部品の図３（Ａ）対応図、図７（Ｂ）は同セラミック電子部品の図３（Ｂ）対応図である。
【図８】図８（Ａ）は第３実施形態に係るセラミック電子部品の実装状態を示す図７（Ａ）対応図、図８（Ｂ）は同セラミック電子部品の実装状態を示す図７（Ｂ）対応図である。
【図９】図９（Ａ）は本発明の第４実施形態に係るセラミック電子部品の図３（Ａ）対応図、図９（Ｂ）は同セラミック電子部品の図３（Ｂ）対応図である。
【図１０】図１０（Ａ）は第４実施形態に係るセラミック電子部品の実装状態を示す図９（Ａ）対応図、図１０（Ｂ）は同セラミック電子部品の実装状態を示す図９（Ｂ）対応図である。
【図１１】図１１（Ａ）は本発明の第５実施形態に係るセラミック電子部品の図３（Ａ）対応図、図１１（Ｂ）は同セラミック電子部品の図３（Ｂ）対応図である。
【図１２】図１２（Ａ）は第５実施形態に係るセラミック電子部品の実装状態を示す図１１（Ａ）対応図、図１２（Ｂ）は同セラミック電子部品の実装状態を示す図１１（Ｂ）対応図である。
【図１３】図１３（Ａ）は本発明の第６実施形態に係るセラミック電子部品の図３（Ａ）対応図、図１３（Ｂ）は同セラミック電子部品の図３（Ｂ）対応図である。
【図１４】図１４（Ａ）は第６実施形態に係るセラミック電子部品の実装状態を示す図１３（Ａ）対応図、図１４（Ｂ）は同セラミック電子部品の実装状態を示す図１３（Ｂ）対応図である。
【図１５】図１５（Ａ）および図１５Ｂ（Ｃ）は各外部電極の第２面部分の形状変形例を示す図である。
【発明を実施するための形態】
【００１７】
以下の説明では、便宜上、図２および図３に示したセラミック部品本体１１の相対する２つの面の対向方向（図２（Ａ）、図２（Ｂ）、図２（Ｄ）および図３（Ｂ）の左右方向）を「第１方向ｄ１」、他の相対する２つの面の対向方向（図２（Ａ）および図２（Ｂ）の上下方向、図２（Ｃ）および図３（Ａ）の左右方向）を「第２方向ｄ２」、残りの相対する２つの面の対向方向（図２（Ｃ）、図２（Ｄ）、図３（Ａ）および図３（Ｂ）の上下方向）を「第３方向ｄ３」と表記する。
【００１８】
また、図２および図３に示した各構成要素の第１方向ｄ１に沿う寸法を「第１方向寸法Ｄ１［構成要素の符号］」、第２方向ｄ２に沿う寸法を「第２方向寸法Ｄ２［構成要素の符号］」、第３方向ｄ３に沿う寸法を「第３方向寸法Ｄ３［構成要素の符号］」と表記する。ただし、内部電極層１１ａ、誘電体層１１ｂ、誘電体マージン部（符号省略）、各外部電極１２、保護部１３等の説明にあっては、理解促進を図るために「厚さ」の用語を併用する。ちなみに、各寸法として例示した数値は設計上の基準寸法を意味するものであって、製造上の寸法公差を含むものではない。
【００１９】
《第１実施形態》
図２および図３は本発明の第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）を示し、図４は当該セラミック電子部品１０-1が回路基板ＳＢに実装された状態を示す。
【００２０】
まず、図２および図３を引用して、セラミック電子部品１０-1（積層セラミックコンデンサ）の構成について説明する。
【００２１】
セラミック電子部品１０-1（積層セラミックコンデンサ）は、低背実装（低実装高さ）に対応したものであり、容量部（符号省略）を内蔵した直方体状のセラミック部品本体１１の第１方向ｄ１の端部それぞれに２面型（所謂Ｌ字状）の外部電極１２を有している。また、セラミック電子部品１０-1（積層セラミックコンデンサ）は、セラミック部品本体１１の第３方向ｄ３の他の面（図２（Ｃ）、図２（Ｄ）、図３（Ａ）および図３（Ｂ）の上面）にその主層部分１３ａが設けられた保護部１３を有している。
【００２２】
容量部（符号省略）は、矩形状を成す複数の内部電極層１１ａ（図３では計６層）が誘電体層１１ｂ（図３で計５層）を介して第３方向ｄ３に積層された部分によって構成されており、当該容量部（符号省略）は、第３方向ｄ３の両側に在る誘電体マージン部（符号省略）と第２方向ｄ２の両側に在る誘電体マージン部（符号省略）とによって囲まれている。
【００２３】
図３（Ｂ）に示したように、容量部（符号省略）を構成する複数の内部電極層１１ａは第１方向ｄ１に交互にずれており、図３（Ｂ）の上から奇数番目の内部電極層１１ａの第１方向ｄ１の一端縁は一方の外部電極１２（図３（Ｂ）の左側の外部電極１２）の第１面部分１２ａに接続され、図３（Ｂ）の上から偶数番目の内部電極層１１ａの第１方向ｄ１の他端縁は他方の外部電極１２（図３（Ｂ）の右側の外部電極１２）の第１面部分１２ａに接続されている。
【００２４】
２面型の各外部電極１２は、セラミック部品本体１１の第１方向ｄ１の１つの面（図２（Ａ）、図２（Ｂ）、図２（Ｄ）および図３（Ｂ）の左面または右面）に設けられた第１面部分１２ａと、セラミック部品本体１１の第３方向ｄ３の１つの面（図２（Ｃ）、図２（Ｄ）、図３（Ａ）および図３（Ｂ）の下面）に設けられた第２面部分１２ｂとを連続して有している。
【００２５】
図３（Ｂ）に示したように、各外部電極１２の第１面部分１２ａの第３方向ｄ３の端（図３（Ｂ）の上端）は、セラミック部品本体の第１方向ｄ１の２つの面それぞれにおける第３方向ｄ３の他の面寄りの端（図３（Ｂ）の左面の上端と右面の上端）に達していない。すなわち、セラミック部品本体１１の第１方向ｄ１の２つの面それぞれ（図３（Ｂ）の左面と右面）には、各外部電極１２の第１面部分１２ａの第３方向ｄ３の端（図３（Ｂ）の上端）が及んでいない空所（符号省略）が在る。
【００２６】
保護部１３は、セラミック部品本体１１の第３方向ｄ３の他の面（図２（Ｃ）、図２（Ｄ）、図３（Ａ）および図３（Ｂ）の上面）に設けられた主層部分１３ａと、セラミック部品本体の第２方向ｄ２の２つの面それぞれ（図２（Ａ）および図２（Ｂ）の上面と下面、図２（Ｄ）および図３（Ａ）の左面と右面）に主層部分１３ａと連続して設けられた第１回り込み部分１３ｂと、セラミック部品本体１１の第１方向ｄ１の２つの面それぞれ（図２（Ａ）、図２（Ｂ）、図２（Ｄ）および図３（Ｂ）の左面と右面）の前記空所（符号省略）に主層部分１３ａと連続して設けられた第２回り込み部分１３ｃとを有している。
【００２７】
図３（Ａ）に示したように、各第１回り込み部分１３ｂの端（図３（Ａ）の下端）は、セラミック部品本体１１の第２方向ｄ２の２つの面それぞれにおける第３方向ｄ３の１つの面寄りの端（図３（Ａ）の左面の下端と右面の下端）に達している。すなわち、各第１回り込み部分１３ｂの第３方向寸法Ｄ３［１３ｂ］は、セラミック部品本体１１の第３方向寸法Ｄ３［１１］に相当する。
【００２８】
図３（Ｂ）に示したように、前記空所（符号省略）に設けられた各第２回り込み部分１３ｃの端（図３（Ｂ）の下端）は、各外部電極１２の第１面部分１２ａそれぞれの端（図（Ｂ）の上端）に達していてその少なくとも一部、好ましくは全部が当該端と接している。すなわち、各第２回り込み部分１３ｃの第３方向寸法Ｄ３［１３ｃ］は、前述の各第１回り込み部分１３ｂの第３方向寸法Ｄ３［１３ｂ］よりも小さい。
【００２９】
ここで、図２および図３に示したセラミック電子部品１０-1（積層セラミックコンデンサ）の構成要素の寸法および材料について補足する。
【００３０】
〈構成要素の寸法〉
セラミック部品本体１１の第３方向寸法Ｄ３［１１］としては、低背実装（低実装高さ）を考慮すると１００μｍ以下、または、５０μｍ以下を例示できる。セラミック部品本体１１の第１方向寸法Ｄ１［１１］と第２方向寸法Ｄ２［１１］としては、第３方向寸法Ｄ３［１１］との兼ね合いにおいて２００〜１６００μｍの範囲を例示できる。ちなみに、図２および図３に示したセラミック部品本体１１の第１方向寸法Ｄ１［１１］と第２方向寸法Ｄ２［１１］は、第１方向寸法Ｄ１［１１］＜第２方向寸法Ｄ２［１１］の関係にある。
【００３１】
セラミック部品本体１１の各内部電極層１１ａの厚さと各誘電体層１１ｂの厚さとしては、低背実装（低実装高さ）を考慮すると０．３〜４μｍの範囲を例示できる。また、各誘電体マージン部（符号省略）の厚さとしては、低背実装（低実装高さ）を考慮すると３〜３０μｍの範囲を例示できる。各内部電極層１１ａの第１方向寸法Ｄ１［１１ａ］および第２方向寸法Ｄ２［１１ａ］と内部電極層１１ａの総層数は、セラミック部品本体１１のサイズや目標容量値等に応じて任意に変更できる。すなわち、各内部電極層１１ａの第１方向寸法Ｄ１［１１ａ］および第２方向寸法Ｄ２［１１ａ］と内部電極層１１ａの総層数は、セラミック部品本体１１内に収まる範囲内であれば特段の制限はない。
【００３２】
各外部電極１２の第１面部分１２ａの厚さと第２面部分１２ｂの厚さとしては、低背実装（低実装高さ）を考慮すると２〜１８μｍの範囲を例示できる。第１面部分１２ａの第３方向寸法Ｄ３［１２ａ］としては、各内部電極層１１ａの端縁の接続ができることを前提とし、前述のセラミック部品本体１１の第３方向寸法Ｄ３［１１］の６／１０〜９／１０の範囲を例示できる。第２面部分１２ｂの第１方向寸法Ｄ１［１２ｂ］としては、前述のセラミック部品本体１１の第１方向寸法Ｄ１［１１］の２／１０〜４／１０の範囲を例示でき、第２面部分１２ｂ相互の第１方向ｄ１の間隔として１００μｍ以上を例示できる。
【００３３】
保護部１３の主層部分１３ａの厚さと各第１回り込み部分１３ｂの厚さと各第２回り込み部分１３ｃの厚さとして、低背実装（低実装高さ）を考慮すると０．５〜５μｍの範囲を例示できる。また、保護部１３の主層部分１３ａの厚さと各第１回り込み部分１３ｂの厚さと各第２回り込み部分１３ｃの厚さのうちの少なくとも各第２回り込み部分１３ｃの厚さは、当該第２回り込み部分１３ｃが接する各外部電極１２の第１面部分１２ａの厚さ以下であることが望ましい。
【００３４】
〈構成要素の材料〉
セラミック部品本体１１の各誘電体層１１ｂの主成分と各誘電体マージン部（符号省略）の主成分としては、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、ジルコン酸カルシウム、チタン酸ジルコン酸カルシウム、ジルコン酸バリウム、酸化チタン等の誘電体セラミックスを例示できる。ちなみに、各誘電体層１１ｂの主成分と第３方向ｄ３の両側に在る誘電体マージン部（符号省略）の主成分とを異ならせてもよいし、各誘電体層１１ｂの主成分と第３方向ｄ３の一側に在る誘電体マージン部（符号省略）の主成分と第３方向ｄ３の他側に在る誘電体マージン部（符号省略）の主成分とを異ならせてよい。各内部電極層１１ａの主成分としては、ニッケル、銅、パラジウム、白金、銀、金、これらの合金等の金属を例示できる。
【００３５】
各外部電極１２は、低背実装（低実装高さ）を考慮すると１層構成と２層構成と３層構成を例示できるが、低背実装（低実装高さ）に影響する第２面部分１２ｂの厚さが小さければ４層構成や５層構成も採用可能である。
【００３６】
各外部電極１２が１層構成の場合の主成分としては、銅、ニッケル、銀、金、プラチナ、パラジウム、スズ、クローム、チタン、タンタル、タングステン、モリブデン等の金属を例示できる。
【００３７】
各外部電極１２が２層構成の場合の内側層の主成分と外側層の主成分としては、１層構成の場合と同じ金属を例示でき、内側層の主成分と外側層の主成分は同じであってもよいし異なっていてもよい。ちなみに、内側層の主成分と外側層の主成分を異ならせるときには、相互密着性や半田付け性等を踏まえて、内側層の主成分をクローム、チタンまたはタングステンとし外側層の主成分を銅とする組み合わせや、内側層を銅とし外側層をスズとする組み合わせ等を採用するとよい。
【００３８】
各外部電極１２が３層構成の場合の内側層の主成分と中間層の主成分と外側層の主成分としては、１層構成の場合と同じ金属を例示でき、内側層の主成分と中間層の主成分と外側層の主成分は同じであってもよいし異なっていてもよい。ちなみに、内側層の主成分と中間層の主成分と外側層の主成分を異ならせるときには、相互密着性や半田付け性等を踏まえて、内側層の主成分をクローム、チタンまたはタングステンとし中間層の主成分を銅とし外側層の主成分をスズとする組み合わせや、内側層の主成分と中間層の主成分を銅とし中間層の主成分をニッケルとし外側層の主成分をスズとする組み合わせ等を採用するとよい。
【００３９】
なお、各外部電極１２の作製には、前述の層構成に拘わらず、スパッタリングや真空蒸着等の乾式メッキ法と、電解メッキや無電解メッキ等の湿式メッキ法を、選択的に採用できる。すなわち、１層構成の場合は、当該１層を乾式メッキ法または湿式メッキ法で作製する方法を例示できる。２層構成の場合は、内側層および外側層を乾式メッキ法または湿式メッキ法で作製する方法の他、乾式メッキ法と湿式メッキ法の一方で内側層を作製し他方で外側層を作製する方法を例示できる。３層構成の場合は、内側層、中間層および外側層を乾式メッキ法または湿式メッキ法で作製する方法の他、乾式メッキ法と湿式メッキ法の一方で３層のうちの１層を作製し他方で残りの２層を作製する方法や、乾式メッキ法と湿式メッキ法の一方で３層のうちの２層を作製し他方で残りの１層を作製する方法を例示できる。
【００４０】
保護部１３の主成分としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂等の熱硬化性樹脂、または、変性アクリレート（エポキシアクリレートやウレタンアクリレートやアクリル樹脂アクリレート等）および重合開始剤を少なくとも含有した光硬化性樹脂を例示できる。
【００４１】
次に、図２および図３に示したセラミック電子部品１０-1（積層セラミックコンデンサ）の製造方法について説明する。ここで説明する製造方法はあくまでも好適な例であって、図２および図３に示したセラミック電子部品１０-1（積層セラミックコンデンサ）の製造方法を制限するものではない。
【００４２】
セラミック電子部品１０-1（積層セラミックコンデンサ）の製造方法は、（１）セラミック部品本体１１を作製する工程と、（２）セラミック部品本体１１の第１方向ｄ１の端部それぞれに２面型の外部電極１２を作製する工程と、（３）各外部電極１２が作製された後のセラミック部品本体１１に保護部１３を作製する工程とを備えている。
【００４３】
セラミック部品本体１１を作製する工程（１）は、内部電極層パターンが形成されていないセラミックグリーンシートと、内部電極層パターンが形成されているセラミックグリーンシートとを適宜積み重ねて熱圧着して複数個取り可能な未焼成積層シートを作製するステップと、当該未焼成積層シートを分断してセラミック部品本体１１に対応する未焼成チップを作製するステップと、当該未焼成チップを研磨するステップと、当該未焼成チップをセラミック材料および金属材料に応じた雰囲気および温度プロファイルで焼成してセラミック部品本体１１を作製するステップとを含んでいる。
【００４４】
２面型の外部電極１２を作製する工程（２）は、先に述べた乾式メッキ法と湿式メッキ法を利用して、セラミック部品本体１１の第１方向ｄ１の１つの面（図２（Ａ）、図２（Ｂ）、図２（Ｄ）および図３（Ｂ）の左面または右面）に設けられた第１面部分１２ａと、セラミック部品本体１１の第３方向ｄ３の１つの面（図２（Ｃ）、図２（Ｄ）、図３（Ａ）および図３（Ｂ）の下面）に設けられた第２面部分１２ｂとを連続して有する、１層構成、２層構成または３層構成の外部電極１２を作製するステップを含んでいる。
【００４５】
保護部１３を作製する工程（３）は、セラミック部品本体１１の第３方向ｄ３の他の面（図２（Ｃ）、図２（Ｄ）、図３（Ａ）および図３（Ｂ）の上面）の中心または略中心に、ディスペンサ等を用いて、予め用意した保護部用の硬化性樹脂ペースト（主成分は先に述べた熱硬化性樹脂または光硬化性樹脂、図示省略）を滴下して濡れ広がらせるステップと、濡れ広がり途中で当該硬化性樹脂ペーストを熱付与または光照射に基づいて硬化させるステップとを含んでいる。
【００４６】
前記の濡れ広がりステップを実行する際に好適な硬化性樹脂ペーストの粘度としては、０．５〜５０Ｐａ・ｓ（パスカル秒）の範囲を例示でき、硬化による濡れ広がりの制御のしやすさを加味すると３〜１０Ｐａ・ｓ（パスカル秒）の範囲を例示できる。すなわち、硬化性樹脂ペーストの粘度が低すぎると濡れ広がりを硬化によって抑制することが難しく、逆に硬化性樹脂ペーストの粘度が高すぎると濡れ広がりが不十分となって図２および図３に示した保護部１３の形態を得ることが難しくなる。
【００４７】
次に、図４を用いて、図２および図３に示したセラミック電子部品１０-1（積層セラミックコンデンサ）を回路基板ＳＢに実装する際の半田付けについて、作用効果を交えて説明する。
【００４８】
セラミック電子部品１０-1を図４に示した回路基板ＳＢに実装するときには、当該回路基板ＳＢに設けられた各外部電極１２対応の導体パッドＳＢａに半田ペーストを印刷等によって塗布し、当該半田ペーストに各外部電極１２の第２面部分１２ｂが接触するようにセラミック電子部品１０-1を搭載する。そして、セラミック電子部品１０-1が搭載された後の回路基板ＳＢをリフロー炉（図示省略）に投入し、予熱ステップ、本加熱ステップ、冷却ステップを経て各外部電極１２を半田ＳＯＬを介して各導体パッドＳＢａに半田付けする。ちなみに、前記の半田ペーストは加熱により溶融し、溶融半田は各外部電極１２の各第２面部分１２ｂの全体に濡れ広がるとともに、各第１面部分１２ａに濡れ上がる。
【００４９】
半田ペーストが溶融するときの挙動範疇において、溶融半田がセラミック部品本体１１の第２方向ｄ２の２つの面それぞれ（図４（Ａ）の左面と右面）を上昇しようとしても、当該第２方向ｄ２の２つの面それぞれ（図４（Ａ）の左面と右面）には保護部１３の第１回り込み部分１３ｂが存在し、かつ、各第１回り込み部分１３ｂは主層部分１３ａと連続したものであるため、とりわけ各第１回り込み部分１３ｂが障害として作用して、前記の上昇が抑制される。すなわち、セラミック電子部品１０-1では、背景技術で述べた第１の半田付け不良ＩＦａ（溶融半田の回り込み異常、図１（Ｂ）を参照）は生じにくい。
【００５０】
また、溶融半田の各外部電極１２の第１面部分１２ａへの濡れ上がりは、回路基板ＳＢの導体パッドＳＢａに塗布する半田ペーストの量によって調整可能であるが、当該濡れ上がりが多少過剰となっても、各第１面部分１２ａそれぞれの第３方向ｄ３の端（図４（Ｂ）の上端）には保護部１３の各第２回り込み部分１３ｃの端（図４（Ｂ）の下端）が接しており、かつ、各第２回り込み部分１３ｃは主層部分１３ａと連続したものであるため、とりわけ各第２回り込み部分１３ｃが障害として作用して、前記の濡れ上がりが抑制される。すなわち、セラミック電子部品１０-1では、背景技術で述べた第２の半田付け不良ＩＦｂ（溶融半田の濡れ上がり過剰）も生じにくい。
【００５１】
すなわち、低背実装（低実装高さ）の要求に応じるためにセラミック部品本体１１の第３方向寸法Ｄ１［１１］を小さくしても、具体的には当該第３方向寸法Ｄ１［１１］を１００μｍ以下や５０μｍ以下とした場合でも、回路基板ＳＢへのセラミック電子部品１０-1の半田付けによる実装を良好に行うことが可能となる。
【００５２】
《第２実施形態》
図５は本発明の第２実施形態に係るセラミック電子部品１０-2（積層セラミックコンデンサ）を示し、図６は当該セラミック電子部品１０-2が回路基板ＳＢに実装された状態を示す。
【００５３】
図５に示したセラミック電子部品１０-2（積層セラミックコンデンサ）が、図２および図３に示した第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）と構成を異にするところは、
・保護部１３の各第１回り込み部分１３ｂの端（図５（Ａ）の下端）が、セラミック部品
本体１１の第２方向ｄ２の２つの面それぞれにおける第３方向ｄ３の１つの面寄りの端
（図５（Ａ）の左面の下端と右面の下端）に達していない点、すなわち、各第１回り込
み部分１３ｂの第３方向寸法Ｄ３［１３ｂ］がセラミック部品本体１１の第３方向寸法
Ｄ３［１１］よりも小さい点
にある。ちなみに、保護部１３の各第１回り込み部分１３ｂの第３方向寸法Ｄ３［１３ｂ］としては、セラミック部品本体１１の第３方向寸法Ｄ３［１１］の１／４〜３／４（図５（Ａ）では１／２）の範囲を例示でき、当該各第１回り込み部分１３ｂの第３方向寸法Ｄ３［１３ｂ］は各第２回り込み部分１３ｃの第３方向寸法Ｄ３［１３ｃ］よりも大きい。他の構成は図２および図３に示したセラミック電子部品１０-1（積層セラミックコンデンサ）と同じであるためその説明を省略する。
【００５４】
図５に示したセラミック電子部品１０-2（積層セラミックコンデンサ）は、図２および図３に示した第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）と比べて、保護部１３の各第１回り込み部分１３ｂの第３方向寸法Ｄ３［１３ｂ］が小さいが、当該セラミック電子部品１０-2を回路基板ＳＢに実装する際（図６を参照）の半田付けおいては前述と同様の作用効果が得られる。
【００５５】
《第３実施形態》
図７は本発明の第３実施形態に係るセラミック電子部品１０-3（積層セラミックコンデンサ）を示し、図８は当該セラミック電子部品１０-3が回路基板ＳＢに実装された状態を示す。
【００５６】
図７に示したセラミック電子部品１０-3（積層セラミックコンデンサ）が、図２および図３に示した第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）と構成を異にするところは、
・保護部１３の各第１回り込み部分１３ｂの端（図７（Ａ）の下端）が、セラミック部品
本体１１の第２方向ｄ２の２つの面それぞれにおける第３方向ｄ３の１つの面寄りの端
（図５（Ａ）の左面の下端と右面の下端）に達していない点、すなわち、各第１回り込
み部分１３ｂの第３方向寸法Ｄ３［１３ｂ］がセラミック部品本体１１の第３方向寸法
Ｄ３［１１］よりもかなり小さい点
にある。ちなみに、保護部１３の各第１回り込み部分１３ｂの第３方向寸法Ｄ３［１３ｂ］は、各第２回り込み部分１３ｃの第３方向寸法Ｄ３［１３ｃ］と同じか略同じである。すなわち、各第１回り込み部分１３ｂの第３方向寸法Ｄ３［１３ｂ］は、各第２回り込み部分１３ｃの第３方向寸法Ｄ３［１３ｃ］に相当する。他の構成は図２および図３に示したセラミック電子部品１０-1（積層セラミックコンデンサ）と同じであるためその説明を省略する。
【００５７】
図７に示したセラミック電子部品１０-3（積層セラミックコンデンサ）は、図２および図３に示した第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）と比べて、保護部１３の各第１回り込み部分１３ｂの第３方向寸法Ｄ３［１３ｂ］がかなり小さいが、当該セラミック電子部品１０-3を回路基板ＳＢに実装する際（図８を参照）の半田付けにおいては前述と同様の作用効果が得られる。
【００５８】
《第４実施形態》
図９は本発明の第４実施形態に係るセラミック電子部品１０-4（積層セラミックコンデンサ）を示し、図１０は当該セラミック電子部品１０-4が回路基板ＳＢに実装された状態を示す。
【００５９】
図９に示したセラミック電子部品１０-4（積層セラミックコンデンサ）が、図２および図３に示した第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）と構成を異にするところは、
・各外部電極１２の第１面部分１２ａの第３方向ｄ３の端（図９（Ｂ）の上端）が、セラ
ミック部品本体１１の第１方向ｄ１の２つの面それぞれにおける第３方向ｄ３の他の面
寄りの端（図９（Ｂ）の左面の上端と右面の上端）、または、セラミック部品本体１１
の第３方向ｄ３の他の面（図９（Ｂ）の上面）の端に達している点、すなわち、各外部
電極１２の第１面部分１２ａの第３方向寸法Ｄ３［１２ａ］がセラミック部品本体１１
の第３方向寸法Ｄ３［１１］に相当する点
・保護部１３には各第２回り込み部分１３ｃが無く、当該保護部１３の主層部分１３ａの
第１方向ｄ１の端縁部分が、各外部電極１２の第１面部分１２ａと接している点
にある。他の構成は図２および図３に示したセラミック電子部品１０-1（積層セラミックコンデンサ）と同じであるためその説明を省略する。
【００６０】
図９に示したセラミック電子部品１０-4（積層セラミックコンデンサ）は、図２および図３に示した第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）と比べて、保護部１３に各第２回り込み部分１３ｃが無いが、当該セラミック電子部品１０-4を回路基板ＳＢに実装する際（図１０を参照）の半田付けおいては前述と同様の作用効果が得られる。
【００６１】
《第５実施形態》
図１１は本発明の第５実施形態に係るセラミック電子部品１０-5（積層セラミックコンデンサ）を示し、図１２は当該セラミック電子部品１０-5が回路基板ＳＢに実装された状態を示す。
【００６２】
図１１に示したセラミック電子部品１０-5（積層セラミックコンデンサ）が、図２および図３に示した第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）と構成を異にするところは、
・保護部１３が第１方向ｄ１において２つに区分されており、区分された各保護部１３’
の主層部分１３ａ’がセラミック部品本体１１の第３方向ｄ１の他の面（図１１（Ｂ）
の上面）に第１方向ｄ１に間隔をおいて設けられている点
にある。ちなみに、区分された各保護部１３’の主層部分１３ａ’の第１方向寸法Ｄ１［１３ａ’］は、各外部電極１２の第２面部分１２ｂの第１方向寸法Ｄ１［１２ｂ］よりも僅かに大きい。すなわち、区分された各保護部１３’の主層部分１３ａ’の第１方向寸法Ｄ１［１３ａ’］は、各外部電極１２の第２面部分１２ｂの第１方向寸法Ｄ１［１２ｂ］に相当する。
【００６３】
図１１に示したセラミック電子部品１０-5（積層セラミックコンデンサ）は、図２および図３に示した第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）と比べて、保護部１３が第１方向ｄ１において２つに区分されているが、当該セラミック電子部品１０-5を回路基板ＳＢに実装する際（図１２を参照）の半田付けおいては前述と同様の作用効果が得られる。
【００６４】
なお、図１１に示した第５実施形態に係るセラミック電子部品１０-5（積層セラミックコンデンサ）において、区分された各保護部１３’の第１回り込み部分１３ｂ’の第３方向寸法Ｄ３「１３ｂ’」は、図５に示した第２実施形態に係るセラミック電子部品１０-2（積層セラミックコンデンサ）や図７に示した第３実施形態に係るセラミック電子部品１０-3（積層セラミックコンデンサ）の第１回り込み部分１３ｂの第３方向寸法Ｄ３「１３ｂ」と同じような寸法にしてもよい。
【００６５】
《第６実施形態》
図１３は本発明の第６実施形態に係るセラミック電子部品１０-6（積層セラミックコンデンサ）を示し、図１４は当該セラミック電子部品１０-6が回路基板ＳＢに実装された状態を示す。
【００６６】
図１３に示したセラミック電子部品１０-6（積層セラミックコンデンサ）が、図２および図３に示した第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）と構成を異にするところは、
・各外部電極１２の第１面部分１２ａの第３方向ｄ３の端（図１３（Ｂ）の上端）が、セ
ラミック部品本体１１の第１方向ｄ１の２つの面それぞれにおける第３方向ｄ３の他の
面寄りの端（図１３（Ｂ）の左面の上端と右面の上端）、または、セラミック部品本体
１１の第３方向ｄ３の他の面（図１３（Ｂ）の上面）の端に達している点、すなわち、
各外部電極１２の第１面部分１２ａの第３方向寸法Ｄ３［１２ａ］がセラミック部品本
体１１の第３方向寸法Ｄ３［１１］に相当する点
・保護部１３が第１方向ｄ１において２つに区分されており、区分された各保護部１３’
の主層部分１３ａ’がセラミック部品本体１１の第３方向ｄ１の他の面（図１３（Ｂ）
の上面）に第１方向ｄ１に間隔をおいて設けられている点
・区分された各保護部１３’に各第２回り込み部分１３ｃが無く、当該区分された各保護
部１３’の主層部分１３ａの第１方向ｄ１の端縁部分が、各外部電極１２の第１面部分
１２ａと接している点
にある。ちなみに、区分された各保護部１３’の主層部分１３ａ’の第１方向寸法Ｄ１［１３ａ’］は、各外部電極１２の第２面部分１２ｂの第１方向寸法Ｄ１［１２ｂ］よりも僅かに大きい。すなわち、区分された各保護部１３’の主層部分１３ａ’の第１方向寸法Ｄ１［１３ａ’］は、各外部電極１２の第２面部分１２ｂの第１方向寸法Ｄ１［１２ｂ］に相当する。
【００６７】
図１３に示したセラミック電子部品１０-6（積層セラミックコンデンサ）は、図２および図３に示した第１実施形態に係るセラミック電子部品１０-1（積層セラミックコンデンサ）と比べて、保護部１３に各第２回り込み部分１３ｃが無く、しかも、保護部１３が第１方向ｄ１において２つに区分されているが、当該セラミック電子部品１０-6を回路基板ＳＢに実装する際（図１４を参照）の半田付けおいては前述と同様の作用効果が得られる。
【００６８】
《他の実施形態》
〈Ｖ１〉各実施形態に係るセラミック電子部品１０-1〜１０-6（積層セラミックコンデンサ）では、各外部電極１２の第２面部分１２ｂとして底面視が矩形状のものを示したが、当該各第２面部分１２ｂの底面視の形状は、図１５（Ａ）に示したような６角形状としてもよいし、図示省略の台形状としてもよい。また、各第２面部分１２ｂの底面視の形状は、図１５（Ｂ）に示したように２つの角部分が丸みを帯びた形状としてもよい。
【００６９】
〈Ｖ２〉各実施形態に係るセラミック電子部品１０-1〜１０-6（積層セラミックコンデンサ）では、各外部電極１２の第１面部分１２ａおよび第２面部分１２ｂの第２方向寸法Ｄ２［１２ａ＆１２ｂ］がセラミック部品本体１１の第２方向寸法Ｄ２［１１］と同じか略同じものを示したが、各外部電極１２の第１面部分１２ａおよび第２面部分１２ｂの第２方向寸法Ｄ２［１２ａ＆１２ｂ］はセラミック部品本体１１の第２方向寸法Ｄ２［１１］よりも多少小さくてもよい。
【００７０】
〈Ｖ３〉各実施形態に係るセラミック電子部品１０-1〜１０-6（積層セラミックコンデンサ）では、セラミック部品本体１１として第１方向寸法Ｄ１［１１］＜第２方向寸法Ｄ２［１１］の関係を有するものを示したが、第１方向寸法Ｄ１［１１］と第２方向寸法Ｄ２［１１］が、第１方向寸法Ｄ１［１１］＞第２方向寸法Ｄ２［１１］の関係を有する場合や第１方向寸法Ｄ１［１１］＝第２方向寸法Ｄ２［１１］の関係を有する場合でも、前述と同様の作用効果を得ることが可能である。
【００７１】
〈Ｖ４〉各実施形態では本発明を積層セラミックコンデンサに適用したセラミック電子部品１０-1〜１０-6を示したが、本発明は積層セラミックコンデンサ以外のセラミック電子部品、例えば積層セラミックバリスタや積層セラミックインダクタ等にも適用できる。すなわち、機能部を内蔵した直方体状のセラミック部品本体１１の相対する端部それぞれに外部電極１２を有するセラミック電子部品であれば、本発明を適用して前述と同様の作用効果を得ることが可能である。
【符号の説明】
【００７２】
１０-1，１０-2，１０-3，１０-4，１０-5，１０-6…セラミック電子部品、１１…セラミック部品本体、１１ａ…内部電極層、１１ｂ…誘電体層、１２…外部電極、１２ａ…第１面部分、１２ｂ…第２面部分、１３…保護部、１３’…区分された保護部、１３ａ，１３ａ’…主層部分、１３ｂ，１３ｂ’…第１回り込み部分、１３ｃ，１３ｃ’…第２回り込み部分。
【図１】
2020035772.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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