(57)【要約】【課題】コンタクトプラグの接続抵抗を低抵抗化する。【解決手段】半導体装置は、ゲート、ソース領域、ドレイン領域、層間絶縁膜およびコンタクトプラグを具備する。ゲートは、ゲート絶縁膜を介して半導体基板に隣接して配置される。ソース領域およびドレイン領域は、ゲートの側面に隣接して配置された側壁絶縁膜とゲートとをマスクとして不純物を導入することにより形成される。層間絶縁膜は、側壁絶縁膜が除去された後にゲート、ドレイン領域およびソース領域に隣接して形成される。コンタクトプラグは、層間絶縁膜に形成された貫通孔に配置されてソース領域およびドレイン領域の少なくとも１つに隣接して配置される。【選択図】図２
2020155562.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を介して半導体基板に隣接して配置されるゲートと、
前記ゲートの側面に隣接して配置された側壁絶縁膜と前記ゲートとをマスクとして不純物を導入することにより形成される前記半導体基板の領域であるソース領域およびドレイン領域と、
前記側壁絶縁膜が除去された後に前記ゲート、前記ドレイン領域および前記ソース領域に隣接して形成される層間絶縁膜と、
前記層間絶縁膜に形成された貫通孔に配置されて前記ソース領域および前記ドレイン領域の少なくとも１つに隣接して配置されるコンタクトプラグと
を具備する半導体装置。
【請求項２】
前記コンタクトプラグは、前記ゲートとの間隔が自身の底部の幅の略２倍以下である請求項１記載の半導体装置。
【請求項３】
前記コンタクトプラグは、自身の底部が前記ゲートの厚さより小さい幅に構成される請求項１記載の半導体装置。
【請求項４】
前記コンタクトプラグは、前記ゲートとの間隔が前記ゲートの厚さ以下である請求項１記載の半導体装置。
【請求項５】
前記側壁絶縁膜が配置される前に不純物を導入することにより形成される前記ゲートの近傍の前記半導体基板の領域である第２のソース領域および第２のドレイン領域をさらに具備する請求項１記載の半導体装置。
【請求項６】
前記第２のソース領域および前記第２のドレイン領域は、前記側壁絶縁膜が除去された後にサイズが調整される請求項５記載の半導体装置。
【請求項７】
前記コンタクトプラグおよび前記半導体基板の間に配置されて前記半導体基板と金属との化合物により構成される電極層をさらに具備する請求項１記載の半導体装置。
【請求項８】
前記電極層は、前記層間絶縁膜が形成される前に配置される請求項７記載の半導体装置。
【請求項９】
前記電極層は、前記貫通孔が前記層間絶縁膜に形成された後に配置される請求項７記載の半導体装置。
【請求項１０】
半導体基板にゲート絶縁膜を介してゲートを配置するゲート形成工程と、
前記ゲートの側面に隣接して側壁絶縁膜を配置する側壁絶縁膜配置工程と、
前記配置された側壁絶縁膜と前記ゲートとをマスクとして不純物を導入することにより前記半導体基板の領域であるドレイン領域およびソース領域を形成するドレインソース形成工程と、
前記配置された側壁絶縁膜を除去する側壁絶縁膜除去工程と、
前記側壁絶縁膜が除去された後に前記ゲート、前記ドレイン領域および前記ソース領域に隣接して層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜に形成された貫通孔に配置されるコンタクトプラグを前記ソース領域および前記ドレイン領域の少なくとも１つに隣接して配置するコンタクトプラグ形成工程と
を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置および半導体装置の製造方法に関する。詳しくは、ＭＯＳトランジスタが形成された半導体装置および当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタが集積された半導体装置において、半導体基板の素子領域を微細化するとともに配線との接続抵抗を低抵抗化した半導体装置が使用されている。例えば、半導体基板にゲート絶縁膜を介して多結晶シリコンによるゲートを配置し、イオン注入により半導体基板に不純物を導入してエクステンション領域となる浅い接合の半導体領域を形成する。次に、ゲートに側壁絶縁膜を形成する。この側壁絶縁膜は、ゲートおよび半導体基板の表面を覆うように窒化物や酸化物による膜を形成した後に異方性エッチングを行うことにより形成することができる。次に、ゲートおよび側壁絶縁膜をマスクとして高濃度のイオン注入を行い、側壁絶縁膜に隣接する半導体基板に深い接合のドレイン領域およびソース領域を形成する。この際、側壁絶縁膜の下部の半導体基板には、イオン注入が行われないため、浅い接合の半導体領域が保持されてエクステンション領域となる。側壁絶縁膜をマスクとして使用することにより、ドレイン領域およびソース領域をエクステンション領域に隣接して形成することができる。
【０００３】
次に、ニッケル（Ｎｉ）やコバルト（Ｃｏ）およびチタン（Ｔｉ）等の金属膜を積層して熱処理を行うことにより、これらの金属と半導体基板およびゲートのシリコン（Ｓｉ）とを反応させてシリサイド層を形成する。次に、未反応の金属膜を除去することにより、ドレイン領域およびソース領域ならびにゲートに選択的にシリサイド層を配置することができる。このような、シリサイド層を自己整合により形成する方式は、サリサイドと称される。次に、絶縁物の膜を配置し、この絶縁物の膜にドレイン領域、ソース領域およびゲートに隣接するシリサイド層に達する貫通孔を形成する。次に、金属等をこの貫通孔に埋め込むことによりコンタクトプラグを形成する。コンタクトプラグとドレイン領域、ソース領域およびゲートとの間にシリサイド層が配置されるため、ドレイン領域等とコンタクトプラグとの間の接続抵抗を低減することができる。
【０００４】
このような半導体装置として、例えば、ＭＯＳトランジスタ等の素子が形成される領域である活性領域の周囲に配置される素子分離領域に多結晶シリコンによる配線を形成してシリサイド化する半導体装置が提案されている（例えば、特許文献１参照。）。この素子分離領域の配線のシリサイド層は、上述のＭＯＳトランジスタにおけるシリサイド層と同時に形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０９４４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の従来技術では、ＭＯＳトランジスタを微細化した際に、ドレイン領域等の半導体領域に接続するコンタクトプラグの形成が困難になるという問題がある。微細化に伴い、コンタクトプラグを形成する領域が縮小し、コンタクトプラグと半導体領域とを接合する領域が小さくなるため、低い接続抵抗のコンタクトプラグの形成が困難になる。
【０００７】
本開示は、上述した問題点に鑑みてなされたものであり、ＭＯＳトランジスタを微細化した場合であっても、コンタクトプラグの接続抵抗を低抵抗化し、コンタクトプラグの形成を容易にすることを目的としている。
【課題を解決するための手段】
【０００８】
本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、ゲート絶縁膜を介して半導体基板に隣接して配置されるゲートと、上記ゲートの側面に隣接して配置された側壁絶縁膜と上記ゲートとをマスクとして不純物を導入することにより形成される上記半導体基板の領域であるソース領域およびドレイン領域と、上記側壁絶縁膜が除去された後に上記ゲート、上記ドレイン領域および上記ソース領域に隣接して形成される層間絶縁膜と、上記層間絶縁膜に形成された貫通孔に配置されて上記ソース領域および上記ドレイン領域の少なくとも１つに隣接して配置されるコンタクトプラグとを具備する半導体装置である。
【０００９】
また、この第１の態様において、上記コンタクトプラグは、上記ゲートとの間隔が自身の底部の幅の略２倍以下であってもよい。
【００１０】
また、この第１の態様において、上記コンタクトプラグは、自身の底部が上記ゲートの厚さより小さい幅に構成されてもよい。
【００１１】
また、この第１の態様において、上記コンタクトプラグは、上記ゲートとの間隔が上記ゲートの厚さ以下であってもよい。
【００１２】
また、この第１の態様において、上記側壁絶縁膜が配置される前に不純物を導入することにより形成される上記ゲートの近傍の上記半導体基板の領域である第２のソース領域および第２のドレイン領域をさらに具備してもよい。
【００１３】
また、この第１の態様において、上記第２のソース領域および上記第２のドレイン領域は、上記側壁絶縁膜が除去された後にサイズが調整されてもよい。
【００１４】
また、この第１の態様において、上記コンタクトプラグおよび上記半導体基板の間に配置されて上記半導体基板と金属との化合物により構成される電極層をさらに具備してもよい。
【００１５】
また、この第１の態様において、上記電極層は、上記層間絶縁膜が形成される前に配置されてもよい。
【００１６】
また、この第１の態様において、上記電極層は、上記貫通孔が上記層間絶縁膜に形成された後に配置されてもよい。
【００１７】
また、本開示の第２の態様は、半導体基板にゲート絶縁膜を介してゲートを配置するゲート形成工程と、上記ゲートの側面に隣接して側壁絶縁膜を配置する側壁絶縁膜配置工程と、上記配置された側壁絶縁膜と上記ゲートとをマスクとして不純物を導入することにより上記半導体基板の領域であるドレイン領域およびソース領域を形成するドレインソース形成工程と、上記配置された側壁絶縁膜を除去する側壁絶縁膜除去工程と、上記側壁絶縁膜が除去された後に上記ゲート、上記ドレイン領域および上記ソース領域に隣接して層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜に形成された貫通孔に配置されるコンタクトプラグを上記ソース領域および上記ドレイン領域の少なくとも１つに隣接して配置するコンタクトプラグ形成工程とを具備する半導体装置の製造方法である。
【００１８】
このような態様を採ることにより、コンタクトプラグを配置する貫通孔を層間絶縁膜に形成する際には側壁絶縁膜が除去されているという作用をもたらす。貫通孔の形成に対する側壁絶縁膜の影響の除外が想定される。
【図面の簡単な説明】
【００１９】
【図１】本開示の実施の形態に係る半導体装置の構成例を示す図である。
【図２】本開示の第１の実施の形態に係る半導体装置の構成例を示す図である。
【図３】本開示の第１の実施の形態に係る半導体装置の製造方法の一例を示す図である。
【図４】本開示の第１の実施の形態に係る半導体装置の製造方法の一例を示す図である。
【図５】本開示の第１の実施の形態に係る半導体装置の製造方法の一例を示す図である。
【図６】本開示の第１の実施の形態に係る半導体装置の製造方法の一例を示す図である。
【図７】本開示の第１の実施の形態に係る半導体装置の製造方法の一例を示す図である。
【図８】本開示の第１の実施の形態に係る半導体装置の効果を説明する図である。
【図９】本開示の第２の実施の形態に係る半導体装置の構成例を示す図である。
【図１０】本開示の第３の実施の形態に係る半導体装置の構成例を示す図である。
【図１１】本開示の第３の実施の形態に係る半導体装置の製造方法の一例を示す図である。
【図１２】本開示の第３の実施の形態に係る半導体装置の製造方法の他の例を示す図である。
【図１３】本開示の第４の実施の形態に係る半導体装置の製造方法の一例を示す図である。
【図１４】本開示に係る技術が適用され得る撮像素子の構成例を示す図である。
【図１５】本開示に係る技術が適用され得る撮像素子における画素の構成例を示す図である。
【図１６】本開示に係る技術が適用され得る撮像素子における画素回路の構成例を示す断面図である。
【図１７】本開示に係る技術が適用され得る撮像素子における光電変換部の構成例を示す断面図である。
【図１８】本開示に係る技術が適用され得る撮像装置の一例であるカメラの概略的な構成例を示すブロック図である。
【発明を実施するための形態】
【００２０】
次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。また、以下の順序で実施の形態の説明を行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．撮像素子への応用例
６．カメラへの応用例
【００２１】
＜１．第１の実施の形態＞
［半導体装置の構成］
図１は、本開示の実施の形態に係る半導体装置の構成例を示す図である。同図は、半導体装置の構成例を表す模式平面図である。同図の半導体装置は、ＭＯＳトランジスタを想定したものである。同図のＭＯＳトランジスタ１００を例に挙げて、本開示の半導体装置を説明する。同図は、半導体基板に形成されるＭＯＳトランジスタ１００の半導体領域と半導体基板の表面に隣接して配置されるゲートやコンタクトプラグの配置を表す図である。
【００２２】
ＭＯＳトランジスタ１００は、素子分離領域１１に囲まれた半導体基板に形成されたウェル領域１２に形成される。同図の点線の矩形はウェル領域１２に形成される半導体領域を表し、実線の矩形は半導体基板上に配置されるゲート３１を表し、実線の円は半導体領域と電気的に接続されるコンタクトプラグ４１乃至４３を表す。半導体領域は、ドレイン領域１５およびソース領域１６、第２のドレイン領域１３および第２のソース領域１４ならびに不図示のチャネル領域１９により構成される。ＭＯＳトランジスタ１００の構成の詳細については後述する。なお、ＭＯＳトランジスタ１００は、特許請求の範囲に記載の半導体装置の一例である。
【００２３】
［半導体装置の断面の構成］
図２は、本開示の第１の実施の形態に係る半導体装置の構成例を示す図である。同図は、図１のＭＯＳトランジスタ１００の構成例を表す断面図である。同図のＭＯＳトランジスタ１００は、ドレイン領域１５と、第２のドレイン領域１３と、ソース領域１６と、第２のソース領域１４と、チャネル領域１９と、ゲート３１と、層間絶縁膜２４と、コンタクトプラグ４１乃至４３とを備える。
【００２４】
ドレイン領域１５、第２のドレイン領域１３、ソース領域１６、第２のソース領域１４およびチャネル領域１９は、半導体基板１０に形成されたウェル領域１２に形成される。半導体基板１０には、例えば、Ｓｉにより構成された半導体基板を使用することができる。この半導体基板１０に所定の導電型の半導体領域であるウェル領域１２が形成される。このウェル領域１２は、ドレイン領域１５およびソース領域１６とは異なる導電型に構成される。例えば、ウェル領域１２をｐ型半導体に構成し、ドレイン領域１５およびソース領域１６をｎ型半導体に構成することができる。ウェル領域１２の周囲には素子分離領域１１が配置される。素子分離領域１１は、他のＭＯＳトランジスタ等から分離する領域である。同図の素子分離領域１１は、ＳＴＩ（Shallow Trench Isolation）により構成される素子分離領域１１を想定したものである。なお、素子分離領域１１は、ＬＯＣＯＳ（Local Oxidation of Silicon）により構成することもできる。
【００２５】
ドレイン領域１５およびソース領域１６は、ＭＯＳトランジスタ１００のドレインおよびソースに該当する半導体領域である。これらドレイン領域１５およびソース領域１６は、後述する第２のドレイン領域１３および第２のソース領域１４より高い不純物濃度に構成される。コンタクトプラグ４１等が接続されるため、低抵抗化する必要があるためである。なお、ドレイン領域１５およびソース領域１６は、後述するゲート３１の側面に配置される側壁絶縁膜２２をマスクとして半導体基板１０にイオン注入することにより形成することができる。
【００２６】
チャネル領域１９は、ＭＯＳトランジスタ１００のチャネルに該当する領域である。このチャネル領域１９は、後述するゲート３１の直下のウェル領域１２に形成される。
【００２７】
第２のドレイン領域１３および第２のソース領域１４は、それぞれドレイン領域１５およびチャネル領域１９の間ならびにソース領域１６およびチャネル領域１９の間に配置される半導体領域である。これら第２のドレイン領域１３および第２のソース領域１４は、ドレイン領域１５およびソース領域１６と比較して低い不純物濃度に構成され、浅い接合に構成される。また、第２のドレイン領域１３および第２のソース領域１４は、ドレイン領域１５およびソース領域１６と同じ導電型であるｎ型半導体に構成することができる。これら第２のドレイン領域１３および第２のソース領域１４をチャネル領域１９に隣接して配置することにより、ＭＯＳトランジスタ１００の微細化に伴う短チャネル効果の発生を防ぐことができる。このような、第２のドレイン領域１３および第２のソース領域１４は、エクステンション（Extension）領域または低濃度不純物ドレイン（ＬＤＤ：Lightly Doped Drain）と称される。
【００２８】
ゲート３１は、ＭＯＳトランジスタ１００のゲートに該当し、ゲート絶縁膜２１を介して半導体基板１０のチャネル領域１９に隣接して配置される。このゲート３１は、多結晶シリコンにより構成することができる。また、ゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ２）により構成することができる。
【００２９】
なお、ゲート３１の側面には側壁絶縁膜２２が形成される。この側壁絶縁膜２２は、サイドウォールと称され、ゲート３１の側面および半導体基板１０の隅部に酸化物や窒化物等の絶縁物の膜を配置することにより形成することができる。半導体基板１０のウェル領域１２に第２のドレイン領域１３および第２のソース領域１４を形成するためのイオン注入を行った後に、ゲート３１および側壁絶縁膜２２が形成される。このゲート３１および側壁絶縁膜２２をマスクとして使用して再度イオン注入を行うことにより、第２のドレイン領域１３および第２のソース領域１４を保持しながらドレイン領域１５およびソース領域１６を形成することができる。その後、側壁絶縁膜２２が除去されて、後述する絶縁膜２３および層間絶縁膜２４が成膜される。このため、製造工程を経たＭＯＳトランジスタ１００には、側壁絶縁膜２２が配置されない構成となる。
【００３０】
層間絶縁膜２４は、半導体基板１０と配線層との間に配置される絶縁物の膜であり、半導体基板１０の表面を絶縁する膜である。この層間絶縁膜２４は、例えば、ＳｉＯ２により構成することができる。なお、同図の層間絶縁膜２４と半導体基板１０との間には、絶縁膜２３が配置される。この絶縁膜２３は、ライナー絶縁膜と称され、配線に使用する金属の半導体基板１０への拡散を防止する膜である。絶縁膜２３は、例えば、窒化シリコン（ＳｉＮ）により構成することができる。また、絶縁膜２３は、後述するコンタクトプラグ４１等を配置する貫通孔をエッチングにより形成する際にエッチングを停止させるエッチングストッパとして使用することができる。
【００３１】
コンタクトプラグ４１乃至４３は、ドレイン領域１５等と不図示の配線層とを電気的に接続する導電性のプラグである。このコンタクトプラグ４１乃至４３は、柱状の金属により構成することができる。具体的には、コンタクトプラグ４１等は、タングステン（Ｗ）や銅（Ｃｕ）等の金属を層間絶縁膜２４および絶縁膜２３に形成された貫通孔に埋め込むことにより構成することができる。また、Ｗ等を埋め込む前に、下地金属としてＴｉおよび窒化チタン（ＴｉＮ）を配置することもできる。コンタクトプラグ４１はドレイン領域１５に隣接して配置され、コンタクトプラグ４２はゲート３１に隣接して配置され、コンタクトプラグ４３はソース領域１６に隣接して配置される。なお、絶縁膜２３および層間絶縁膜２４を配置する前に上述の側壁絶縁膜２２が除去されるため、側壁絶縁膜２２の影響を受けることなく貫通孔を形成することができる。
【００３２】
なお、ＭＯＳトランジスタ１００の構成は、この例に限定されない。例えば、ＳＴＩやＬＯＣＯＳ以外の方法、例えば、ｐｎ接合により素子分離を行う方式にすることもできる。また、素子分離領域１１を省略する構成を採ることもできる。
【００３３】
［半導体装置の製造方法］
図３乃至８は、本開示の第１の実施の形態に係る半導体装置の製造方法の一例を示す図である。同図は、ＭＯＳトランジスタ１００の製造工程の一例を表す図である。まず、半導体基板１０の表面に、バッファ酸化物膜３０１および窒化物膜３０２を順に形成する。バッファ酸化物膜３０１は、例えば、半導体基板１０を熱酸化することにより形成することができる。窒化物膜３０２には、例えば、ＣＶＤ（Chemical Vapor Deposition）により成膜したＳｉＮの膜を使用することができる（図３におけるＡ）。次に、素子分離領域１１を形成する領域の半導体基板１０、バッファ酸化物膜３０１および窒化物膜３０２に溝形状の開口部３０３を形成する。これは、次の手順により形成することができる。まず、窒化物膜３０２の表面にレジストを配置し、開口部３０３に相当する位置のレジストに開口部を形成する。これは、フォトリソグラフィにより行うことができる。次に開口部が形成されたレジストをマスクとして使用して、ドライエッチングを行うことにより、開口部３０３を形成する（図３におけるＢ）。
【００３４】
次に、ＳｉＯ２による酸化物膜３０４を成膜し、開口部３０３に酸化物膜３０４を配置する。これは、例えば、ＨＤＰ（High Density Plasma）のＣＶＤにより行うことができる（図３におけるＣ）。次に、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）を行い、酸化物膜３０４を研削する。この際、窒化物膜３０２をＣＭＰのストッパとして使用することができる。次に、窒化物膜３０２および酸化物膜３０１をエッチングにより除去し、素子分離領域１１を形成する（図３におけるＤ）。
【００３５】
次に、半導体基板１０に犠牲酸化膜３０５を形成する。これは、半導体基板１０の表面を熱酸化することにより形成することができる。次に、ウェル領域１２およびチャネル領域１９を順に形成する。これは、イオン注入により行うことができる（図４におけるＥ）。その後、犠牲酸化膜３０５を除去する。
【００３６】
次に、半導体基板１０を熱酸化してゲート絶縁膜２１を形成する。次に、ゲート３１を配置する。これは、多結晶シリコン膜を積層し、ゲート３１の形状のレジストを配置してエッチングを行うことにより形成することができる（図４におけるＦ）。当該工程は、特許請求の範囲に記載のゲート形成工程の一例である。
【００３７】
次に、ＭＯＳトランジスタ１００を形成する領域に開口部を有するレジストを配置してイオン注入を行い、第２のドレイン領域１３および第２のソース領域１４を形成する。この際、ゲート３１がイオン注入のマスクとなり、チャネル領域１９が保持される（図４におけるＧ）。なお、この際、ハロ（Halo）領域を形成することもできる。ハロ領域は、エクステンション領域を囲むように配置される領域であり、エクステンション領域とは異なる導電型の半導体領域である。
【００３８】
次に、サイドウォール絶縁膜３０６および３０７を形成する。サイドウォール絶縁膜３０６は、例えば、ＳｉＮにより構成することができる。サイドウォール絶縁膜３０７は、例えば、ＳｉＯ２により構成することができる（図５におけるＨ）。次に、サイドウォール絶縁膜３０７のエッチングを行って平坦部を除去し、ゲート３１の側面に側壁絶縁膜２２を配置する。これは、ドライエッチングによる異方性エッチングにより行うことができる。この際、サイドウォール絶縁膜３０６よりサイドウォール絶縁膜３０７のエッチングレートが高くなる条件にてエッチングを行う。これにより、ゲート３１の側面にサイドウォール絶縁膜３０７の一部を残すことができ、側壁絶縁膜２２を配置することができる（図５におけるＩ）。当該工程は、特許請求の範囲に記載の側壁絶縁膜配置工程の一例である。
【００３９】
次に、ドレイン領域１５およびソース領域１６を形成する。これは、ＭＯＳトランジスタ１００を形成する領域に開口部を有するレジストを配置して高い不純物濃度のイオン注入を行うことにより形成することができる。この際、ゲート３１および側壁絶縁膜２２がマスクとなり、チャネル領域１９および側壁絶縁膜２２の直下の第２のドレイン領域１３および第２のソース領域１４が保持される（図５におけるＪ）。当該工程は、特許請求の範囲に記載のドレインソース形成工程の一例である。
【００４０】
次に、側壁絶縁膜２２およびサイドウォール絶縁膜３０６を除去する。これは、ウェットエッチングにより行うことができる。ＳｉＯ２からなる側壁絶縁膜２２のエッチングにはフッ酸を使用し、ＳｉＮからなるサイドウォール絶縁膜３０６のエッチングには熱リン酸を使用することができる（図６におけるＫ）。なお、側壁絶縁膜２２の除去は、特定のＭＯＳトランジスタ１００に限定して行うこともできる。例えば、コンタクトプラグ４１を形成する領域が比較的狭いＭＯＳトランジスタ１００のみの側壁絶縁膜２２を除去することができる。当該工程は、特許請求の範囲に記載の側壁絶縁膜除去工程の一例である。
【００４１】
次に、絶縁膜２３を形成する。これは、例えば、ＳｉＮ膜をＣＶＤにより成膜して行うことができる（図６におけるＬ）。次に、層間絶縁膜２４を形成する。これは、例えば、ＳｉＯ２膜をＣＶＤにより成膜して行うことができる（図６におけるＭ）。
【００４２】
次に、層間絶縁膜２４および絶縁膜２３に貫通孔３０８乃至３１０を形成する。貫通孔３０８乃至３１０は、それぞれドレイン領域１５、ゲート３１およびソース領域１６に対応する貫通孔である。これは次の手順により形成することができる。まず、貫通孔３０８乃至３１０に対応する開口部を有するレジストを配置して層間絶縁膜２４のドライエッチングを行う。この際、絶縁膜２３がエッチングストッパとなるため、異なる深さの貫通孔３０８乃至３１０のエッチングを同時に行うことができる。次に、ＳｉＮを選択的にエッチングして貫通孔の底部の絶縁膜２３を除去する。これにより、貫通孔３０８乃至３１０を形成することができる（図７におけるＮ）。次に、コンタクトプラグ４１乃至４３を貫通孔３０８乃至３１０に配置する。これは、例えば、ＣＶＤによりＷの膜を形成して貫通孔３０８乃至３１０にＷを埋め込み、ＣＭＰにより貫通孔３０８乃至３１０以外のＷ膜を除去することにより行うことができる（図７におけるＯ）。当該工程は、特許請求の範囲に記載のコンタクトプラグ形成工程の一例である。
【００４３】
以上説明した工程により、ＭＯＳトランジスタ１００を製造することができる。その後、コンタクトプラグ４１乃至４３に接続される配線層および配線層を絶縁する絶縁層を積層することによりＭＯＳトランジスタ１００を含む半導体装置を製造することができる。
【００４４】
［側壁絶縁膜除去の効果］
図８は、本開示の第１の実施の形態に係る半導体装置の効果を説明する図である。同図は、２つのＭＯＳトランジスタが直列に接続された場合のソース領域１６に隣接して貫通孔３１０を形成する例を表す図である。２つのＭＯＳトランジスタは、それぞれゲート３１およびゲート３１’を備える。同図におけるＡは、図２において説明したＭＯＳトランジスタ１００を適用した例である。側壁絶縁膜２２が除去されたゲート３１およびゲート３１’の間に貫通孔３１０が形成される。ゲート３１およびゲート３１’が近接して配置される場合であっても、これらのゲートに干渉されることなく貫通孔３１０を形成することができる。
【００４５】
これに対し、同図におけるＢは、側壁絶縁膜２２および２２’ならびにサイドウォール絶縁膜３０６および３０６’が配置されたゲート３１およびゲート３１’の間に貫通孔３１０を形成する場合の例を表す図である。同図におけるＢのＭＯＳトランジスタでは、貫通孔３１０に隣接して側壁絶縁膜２２やサイドウォール絶縁膜３０６が配置されるため、同図におけるＡのＭＯＳトランジスタ１００と比較して、貫通孔３１０を形成する際のマージンが不足することとなる。貫通孔３１０を形成する際に位置ずれを生じて側壁絶縁膜２２等に掛かる位置に貫通孔３１０が形成される場合には、貫通孔３１０の底部が狭くなる。側壁絶縁膜２２およびサイドウォール絶縁膜３０６は、イオン注入の際のマスクとして使用されるため、層間絶縁膜２４や絶縁膜２３と比較して緻密な膜に構成される。また、絶縁膜２３と比較してサイドウォール絶縁膜３０６は、厚い膜厚に構成される。このため、貫通孔３１０の側壁絶縁膜２２およびサイドウォール絶縁膜３０６に掛かる部分には貫通する孔が形成されず、貫通孔３１０のソース領域１６に達する部分が狭くなる。
【００４６】
このような貫通孔３１０にコンタクトプラグを形成すると、ソース領域１６との接合面積が減少して接続抵抗が増大することとなる。なお、エッチング時間を長くすることにより側壁絶縁膜２２およびサイドウォール絶縁膜３０６に掛かる部分に貫通孔を形成することも可能であるが、側壁絶縁膜２２およびサイドウォール絶縁膜３０６に掛からない部分に過エッチングを生じる。
【００４７】
以上説明したように、本開示の第１の実施の形態の半導体装置は、ＭＯＳトランジスタ１００において、層間絶縁膜２４を形成する前に側壁絶縁膜２２を除去する。これにより、コンタクトプラグ４１等を配置する貫通孔３０８等を層間絶縁膜２４に形成する際に側壁絶縁膜２２の影響を除くことができる。貫通孔３０８等の底部の狭窄を防ぐことができ、低い接続抵抗のコンタクトプラグ４１等を形成することができる。
【００４８】
＜２．第２の実施の形態＞
上述の第１の実施の形態のＭＯＳトランジスタ１００は、側壁絶縁膜２２を除去していた。これに対し、本開示の第２の実施の形態の半導体装置は、側壁絶縁膜２２を除去するＭＯＳトランジスタ１００のサイズを規定する点で、上述の第１の実施の形態と異なる。
【００４９】
［半導体装置の断面の構成］
図９は、本開示の第２の実施の形態に係る半導体装置の構成例を示す図である。同図は、ゲート３１およびコンタクトプラグ４３の関係を表す図である。同図において、Ｔ１は、ゲート３１の厚さを表す。Ｗ１およびＷ２は、それぞれゲート３１およびコンタクトプラグ４３の幅を表す。Ｓ１は、ゲート３１およびコンタクトプラグ４３の間隔を表す。コンタクトプラグ４３の幅Ｗ２がゲート３１およびコンタクトプラグ４３の間隔Ｓ１の略２倍以下の大きさの場合には、ゲート３１とコンタクトプラグ４３等とが近接すると判断することができる。この場合には、貫通孔３０８等を形成する際に側壁絶縁膜２２と干渉する可能性があるため、側壁絶縁膜２２を除去する。
【００５０】
また、コンタクトプラグ４３の幅Ｗ２がゲート３１の厚さＴ１より小さい場合に、側壁絶縁膜２２を除去することもできる。側壁絶縁膜２２の大きさ（幅）は、ゲート３１の厚さに比例するため、ゲート３１の厚さＴ１がコンタクトプラグ４３の幅Ｗ２を超える場合は、貫通孔３０８等を形成する際に側壁絶縁膜２２と干渉する可能性があると判断することができる。同様に、ゲート３１およびコンタクトプラグ４３の間隔Ｓ１がゲート３１の厚さ以下の場合に、側壁絶縁膜２２を除去することもできる。このように、ゲート３１およびコンタクトプラグ４１等の形状や配置される位置に基づいて側壁絶縁膜２２を除去することができる。
【００５１】
これ以外の半導体装置の構成は本開示の第１の実施の形態において説明した半導体装置の構成と同様であるため、説明を省略する。
【００５２】
以上説明したように、本開示の第２の実施の形態の半導体装置は、ゲート３１の厚さ、ゲート３１およびコンタクトプラグ４１等の幅ならびにゲート３１およびコンタクトプラグ４１等の間隔に応じて側壁絶縁膜２２を除去する。これにより、貫通孔３０８等を形成する際に側壁絶縁膜２２が影響を及ぼすこととなるＭＯＳトランジスタ１００における側壁絶縁膜２２を除去することができる。
【００５３】
＜３．第３の実施の形態＞
上述の第１の実施の形態の半導体装置は、ＭＯＳトランジスタ１００において、ドレイン領域１５、ソース領域１６およびゲート３１とコンタクトプラグ４１等とが直接接合していた。これに対し、本開示の第３の実施の形態の半導体装置は、ドレイン領域１５等とコンタクトプラグ４１等との間にシリサイド層を配置する点で、上述の第１の実施の形態と異なる。
【００５４】
［半導体装置の断面の構成］
図１０は、本開示の第３の実施の形態に係る半導体装置の構成例を示す図である。同図は、図２と同様にＭＯＳトランジスタ１００の構成例を表す断面図である。ドレイン領域１５、ゲート３１およびソース領域１６にそれぞれシリサイド層３５乃至３７が配置される点で、図２のＭＯＳトランジスタ１００と異なる。
【００５５】
シリサイド層３５乃至３７は、シリサイド金属により構成されるものである。ここで、シリサイド金属とは、金属およびＳｉの化合物である。シリサイド金属を構成する金属には、Ｃｏ、ＴｉおよびＮｉ等が該当する。シリサイド金属は低抵抗であるため、ゲート３１やドレイン領域１５等とコンタクトプラグ４１等との間に配置することにより接続抵抗を低減することができる。このシリサイド層３５乃至３７は、ドレイン領域１５等の半導体領域やゲート３１の表面にＣｏ等の膜を配置して熱処理を行うことによりＳｉおよびＣｏ等を反応させて形成することができる。なお、シリサイド層３５乃至３７は、特許請求の範囲に記載の電極層の一例である。
【００５６】
［半導体装置の製造方法］
図１１は、本開示の第３の実施の形態に係る半導体装置の製造方法の一例を示す図である。同図は、ＭＯＳトランジスタ１００の製造工程の一例を表す図であり、図６におけるＫにおいて説明した工程の後に行う工程である。まず、シリサイド層３５乃至３７を配置する領域に開口部３２１乃至３２３を有する酸化物膜３２０を形成する（図１１におけるＡ）。次に、Ｃｏ等の金属膜３２４を形成する。これは、例えば、スパッタリングにより形成することができる（図１１におけるＢ）。次に、次に熱処理を行い、金属膜３２４と開口部３２１乃至３２３に対応するドレイン領域１５、ゲート３１およびソース領域１６のＳｉとを反応させる。これにより、金属膜３２４とドレイン領域１５等とが接する領域にシリサイド金属が形成される（図１１におけるＣ）。次に、未反応の金属膜３２４および酸化物膜３２０を除去する（図１１におけるＤ）。以上の工程によりシリサイド層３５乃至３７を形成することができる。
【００５７】
その後、図６におけるＬ以降の工程を行うことにより、シリサイド層３５乃至３７を備えるＭＯＳトランジスタ１００を製造することができる。
【００５８】
［半導体装置の他の製造方法］
図１２は、本開示の第３の実施の形態に係る半導体装置の製造方法の他の例を示す図である。同図は、図１１とは異なるシリサイド層３５乃至３７の製造工程を表す図であり、図７におけるＮにおいて説明した工程の後に行う工程である。まず、貫通孔３０８乃至３１０が形成された層間絶縁膜２４の表面に、金属膜３２４を形成する。この際、貫通孔３０８乃至３１０の底部にも金属膜３２４を配置する（図１２におけるＡ）。次に熱処理を行い、金属膜３２４とドレイン領域１５、ゲート３１およびソース領域１６のＳｉとを反応させてシリサイド金属を形成する（図１２におけるＢ）。次に、未反応の金属膜３２４を除去する（図１２におけるＣ）。以上の工程によりシリサイド層３５乃至３７を形成することができる。その後、図７におけるＯ以降の工程を行うことにより、シリサイド層３５乃至３７を備えるＭＯＳトランジスタ１００を製造することができる。
【００５９】
これ以外の半導体装置の構成は本開示の第１の実施の形態において説明した半導体装置の構成と同様であるため、説明を省略する。
【００６０】
以上説明したように、本開示の第３の実施の形態の半導体装置は、ＭＯＳトランジスタ１００において、ドレイン領域１５、ゲート３１およびソース領域１６にそれぞれシリサイド層３５乃至３７を配置する。これにより、コンタクトプラグ４１乃至４３との間の接続抵抗を低減することができ、ＭＯＳトランジスタ１００の損失を低減することができる。
【００６１】
＜４．第４の実施の形態＞
上述の第１の実施の形態の半導体装置は、ドレイン領域１５およびソース領域１６を形成した後に、層間絶縁膜２４等を配置していた。これに対し、本開示の第４の実施の形態の半導体装置は、ドレイン領域１５等を形成した後に第２のドレイン領域１３および第２のソース領域１４のサイズを調整する点で、上述の第１の実施の形態と異なる。
【００６２】
［半導体装置の断面の構成］
図１３は、本開示の第４の実施の形態に係る半導体装置の製造方法の一例を示す図である。同図のＭＯＳトランジスタ１００は、ドレイン領域１５およびソース領域１６を形成した後に、第２のドレイン領域１３および第２のソース領域１４のサイズが調整される点で、図３乃至７において説明した製造工程と異なる。
【００６３】
前述のように、ＭＯＳトランジスタ１００は、第２のドレイン領域１３および第２のソース領域１４のイオン注入を行った後に側壁絶縁膜２２が形成され、再度のイオン注入によりドレイン領域１５およびソース領域１６が形成される。しかし、側壁絶縁膜２２の幅が想定より大きくなった場合には、第２のドレイン領域１３および第２のソース領域１４が広くなる一方、ドレイン領域１５およびソース領域１６が狭くなる。このような場合に、第２のドレイン領域１３および第２のソース領域１４のサイズを調整する。この調整は、同図に表したように、サイズを調整する領域に開口部３２６および３２７を有する酸化物膜３２５を成膜してイオン注入を行い、ドレイン領域１５およびソース領域１６を拡張することにより行うことができる。同図の点線は、サイズが調整された後の、ドレイン領域１５およびソース領域１６を表す。これにより、ＭＯＳトランジスタ１００の特性の変動を軽減することができる。
【００６４】
これ以外の半導体装置の構成は本開示の第１の実施の形態において説明した半導体装置の構成と同様であるため、説明を省略する。
【００６５】
以上説明したように、本開示の第４の実施の形態の半導体装置は、側壁絶縁膜２２の厚さが変動した場合であっても、第２のドレイン領域１３および第２のソース領域１４ならびにドレイン領域１５およびソース領域１６のサイズを調整することができる。ＭＯＳトランジスタ１００の特性の変動を軽減することができる。
【００６６】
＜５．撮像素子への応用例＞
本開示に係る技術（本技術）は、様々な製品に応用することができる。例えば、本技術は、撮像素子に応用することができる
【００６７】
［撮像素子の構成］
図１４は、本開示に係る技術が適用され得る撮像素子の構成例を示す図である。同図の撮像素子１は、画素アレイ部２００と、垂直駆動部２２０と、カラム信号処理部２３０と、制御部２４０とを備える。
【００６８】
画素アレイ部２００は、画素２１０が２次元格子状に配置されて構成されたものである。ここで、画素２１０は、照射された光に応じた画像信号を生成するものである。この画素２１０は、照射された光に応じた電荷を生成する光電変換部を有する。また画素２１０は、画素回路をさらに有する。この画素回路は、光電変換部により生成された電荷に基づく画像信号を生成する。画像信号の生成は、後述する垂直駆動部２２０により生成された制御信号により制御される。画素アレイ部２００には、信号線２１１および２１２がＸＹマトリクス状に配置される。信号線２１１は、画素２１０における画素回路の制御信号を伝達する信号線であり、画素アレイ部２００の行毎に配置され、各行に配置される画素２１０に対して共通に配線される。信号線２１２は、画素２１０の画素回路により生成された画像信号を伝達する信号線であり、画素アレイ部２００の列毎に配置され、各列に配置される画素２１０に対して共通に配線される。これら光電変換部および画素回路は、半導体基板に形成される。
【００６９】
垂直駆動部２２０は、画素２１０の画素回路の制御信号を生成するものである。この垂直駆動部２２０は、生成した制御信号を同図の信号線２１１を介して画素２１０に伝達する。カラム信号処理部２３０は、画素２１０により生成された画像信号を処理するものである。このカラム信号処理部２３０は、同図の信号線２１２を介して画素２１０から伝達された画像信号の処理を行う。カラム信号処理部２３０における処理には、例えば、画素２１０において生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換が該当する。カラム信号処理部２３０により処理された画像信号は、撮像素子１の画像信号として出力される。制御部２４０は、撮像素子１の全体を制御するものである。この制御部２４０は、垂直駆動部２２０およびカラム信号処理部２３０を制御する制御信号を生成して出力することにより、撮像素子１の制御を行う。制御部２４０により生成された制御信号は、信号線２４１および２４２により垂直駆動部２２０およびカラム信号処理部２３０に対してそれぞれ伝達される。
【００７０】
［画素の構成］
図１５は、本開示に係る技術が適用され得る撮像素子における画素の構成例を示す図である。同図は、画素２１０の構成例を表す回路図である。同図の画素２１０は、光電変換部２０１と、電荷保持部２０２と、ＭＯＳトランジスタ２０３乃至２０６とを備える。
【００７１】
光電変換部２０１のアノードは接地され、カソードはＭＯＳトランジスタ２０３のソースに接続される。ＭＯＳトランジスタ２０３のドレインは、ＭＯＳトランジスタ２０４のソース、ＭＯＳトランジスタ２０５のゲートおよび電荷保持部２０２の一端に接続される。電荷保持部２０２の他の一端は、接地される。ＭＯＳトランジスタ２０４および２０５のドレインは電源線Ｖｄｄに共通に接続され、ＭＯＳトランジスタ２０５のソースはＭＯＳトランジスタ２０６のドレインに接続される。ＭＯＳトランジスタ２０６のソースは、信号線２１２に接続される。ＭＯＳトランジスタ２０３、２０４および２０６のゲートは、それぞれ転送信号線ＴＲ、リセット信号線ＲＳＴおよび選択信号線ＳＥＬに接続される。なお、転送信号線ＴＲ、リセット信号線ＲＳＴおよび選択信号線ＳＥＬは、信号線２１１を構成する。
【００７２】
光電変換部２０１は、前述のように照射された光に応じた電荷を生成するものである。この光電変換部２０１には、フォトダイオードを使用することができる。また、電荷保持部２０２およびＭＯＳトランジスタ２０３乃至２０６は、画素回路を構成する。
【００７３】
ＭＯＳトランジスタ２０３は、光電変換部２０１の光電変換により生成された電荷を電荷保持部２０２に転送するトランジスタである。ＭＯＳトランジスタ２０３における電荷の転送は、転送信号線ＴＲにより伝達される信号により制御される。電荷保持部２０２は、ＭＯＳトランジスタ２０３により転送された電荷を保持するキャパシタである。ＭＯＳトランジスタ２０５は、電荷保持部２０２に保持された電荷に基づく信号を生成するトランジスタである。ＭＯＳトランジスタ２０６は、ＭＯＳトランジスタ２０５により生成された信号を画像信号として信号線２１２に出力するトランジスタである。このＭＯＳトランジスタ２０６は、選択信号線ＳＥＬにより伝達される信号により制御される。
【００７４】
ＭＯＳトランジスタ２０４は、電荷保持部２０２に保持された電荷を電源線Ｖｄｄに排出することにより電荷保持部２０２をリセットするトランジスタである。このＭＯＳトランジスタ２０４によるリセットは、リセット信号線ＲＳＴにより伝達される信号により制御され、ＭＯＳトランジスタ２０３による電荷の転送の前に実行される。なお、このリセットの際、ＭＯＳトランジスタ２０３を導通させることにより、光電変換部２０１のリセットも行うことができる。このように、画素回路は、光電変換部２０１により生成された電荷を画像信号に変換する。
【００７５】
同図のＭＯＳトランジスタ２０３乃至２０６に本開示の半導体装置を適用することができる。すなわち、図２において説明したＭＯＳトランジスタ１００を同図のＭＯＳトランジスタ２０３乃至２０６として使用することができる。
【００７６】
［画素回路の構成］
図１６は、本開示に係る技術が適用され得る撮像素子における画素回路の構成例を示す断面図である。同図は、図１５において説明した画素２１０における画素回路のうちＭＯＳトランジスタ２０４乃至２０６の構成例を表す断面図である。同図のＭＯＳトランジスタ２０４乃至２０６の半導体領域は、素子分離領域１１により分離されたウェル領域１２に形成される。
【００７７】
同図のＭＯＳトランジスタ２０４は、ソース領域１７、ゲート３８およびドレイン領域１５と、コンタクトプラグ４１、４４および４５とを備える。コンタクトプラグ４１、４４および４５は、それぞれドレイン領域１５、ソース領域１７およびゲート３８に接続される。なお、ソース領域１７は、図１５において説明したＭＯＳトランジスタ２０３（不図示）のドレイン領域を兼ねるとともに電荷保持部２０２にも該当する。この電荷保持部２０２は、フローティングディヒュージョンにより構成される。ＭＯＳトランジスタ２０４に隣接してＭＯＳトランジスタ２０５が配置される。ＭＯＳトランジスタ２０５は、ドレイン領域１５、ゲート３１およびソース領域１６と、コンタクトプラグ４１および４２とを備える。ドレイン領域１５およびコンタクトプラグ４１は、ＭＯＳトランジスタ２０４と共用される。コンタクトプラグ４２は、ゲート３１に接続される。なお、ソース領域１６のコンタクトプラグは省略される。
【００７８】
ＭＯＳトランジスタ２０５に隣接してＭＯＳトランジスタ２０６が配置される。ＭＯＳトランジスタ２０６は、ドレイン領域（ＭＯＳトランジスタのソース領域１６）、ゲート３９およびソース領域１８と、コンタクトプラグ４６および４７とを備える。なお、ＭＯＳトランジスタ２０５のソース領域１６は、ＭＯＳトランジスタ２０６のドレイン領域を兼ねており、共通の半導体領域に構成される。コンタクトプラグ４６および４７は、それぞれゲート３９およびソース領域１８に接続される。
【００７９】
コンタクトプラグ４４および４２は、不図示の配線により互いに接続される。同様にコンタクトプラグ４５、４１および４６は信号線２１１のリセット信号線ＲＳＴ、電源線Ｖｄｄおよび選択信号線ＳＥＬにそれぞれ接続され、コンタクトプラグ４７は信号線２１２に接続される。このように、ＭＯＳトランジスタ同士が近接して配置され、コンタクトプラグ４１等を配置する半導体領域が狭隘な場合であっても、側壁絶縁膜２２を除去することにより、マージンを確保しながらコンタクトプラグ４１、４４および４７を形成することができる。
【００８０】
これ以外の半導体装置の構成は本開示の第１の実施の形態において説明した半導体装置の構成と同様であるため、説明を省略する。
【００８１】
以上説明したように、本開示の半導体装置を撮像素子１に応用することにより、ＭＯＳトランジスタ同士を近接して配置した場合であっても、コンタクトプラグ４１、４４および４７の接続抵抗を低減することができる。撮像素子１のＭＯＳトランジスタの性能の低下を防ぎながら集積度を向上させることができる。
【００８２】
［光電変換部の構成例］
図１７は、本開示に係る技術が適用され得る撮像素子における光電変換部の構成例を示す断面図である。
【００８３】
同図の固体撮像装置では、ＰＤ（フォトダイオード）２００１９が、半導体基板２００１８の裏面（図では上面）側から入射する入射光２０００１を受光する。ＰＤ２００１９の上方には、平坦化膜２００１３、ＣＦ（カラーフィルタ）２００１２、マイクロレンズ２００１１が設けられており、各部を順次介して入射した入射光２０００１を、受光面２００１７で受光して光電変換が行われる。
【００８４】
例えば、ＰＤ２００１９は、ｎ型半導体領域２００２０が、電荷（電子）を蓄積する電荷蓄積領域として形成されている。ＰＤ２００１９においては、ｎ型半導体領域２００２０は、半導体基板２００１８のｐ型半導体領域２００１６、２００４１の内部に設けられている。ｎ型半導体領域２００２０の、半導体基板２００１８の表面（下面）側には、裏面（上面）側よりも不純物濃度が高いｐ型半導体領域２００４１が設けられている。つまり、ＰＤ２００１９は、ＨＡＤ(Hole-Accumulation Diode)構造になっており、ｎ型半導体領域２００２０の上面側と下面側との各界面において、暗電流が発生することを抑制するように、ｐ型半導体領域２００１６および２００４１が形成されている。
【００８５】
半導体基板２００１８の内部には、複数の画素２００１０の間を電気的に分離する画素分離部２００３０が設けられており、この画素分離部２００３０で区画された領域に、ＰＤ２００１９が設けられている。図中、上面側から、固体撮像装置を見た場合、画素分離部２００３０は、例えば、複数の画素２００１０の間に介在するように格子状に形成されており、ＰＤ２００１９は、この画素分離部２００３０で区画された領域内に形成されている。
【００８６】
各ＰＤ２００１９では、アノードが接地されており、固体撮像装置において、ＰＤ２００１９が蓄積した信号電荷（例えば、電子）は、図示せぬ転送トランジスタ(図１５におけるＭＯＳトランジスタ２０３)等を介して読み出され、電気信号として、図示せぬ垂直信号線（図１５における信号線２１２）へ出力される。
【００８７】
配線層２００５０は、半導体基板２００１８のうち、遮光膜２００１４、ＣＦ２００１２およびマイクロレンズ２００１１等の各部が設けられた裏面（上面）とは反対側の表面（下面）に設けられている。
【００８８】
配線層２００５０は、配線２００５１と絶縁層２００５２とを含み、絶縁層２００５２内において、配線２００５１が各素子に電気的に接続するように形成されている。配線層２００５０は、いわゆる多層配線の層になっており、絶縁層２００５２を構成する層間絶縁膜と配線２００５１とが交互に複数回積層されて形成されている。ここでは、配線２００５１としては、転送トランジスタ等のＰＤ２００１９から電荷を読み出すためのトランジスタへの配線等の各配線が、絶縁層２００５２を介して積層されている。
【００８９】
配線層２００５０の、ＰＤ２００１９が設けられている側に対して反対側の面には、支持基板２００６１が設けられている。例えば、厚みが数百μｍのシリコン半導体からなる基板が、支持基板２００６１として設けられている。
【００９０】
遮光膜２００１４は、半導体基板２００１８の裏面（図では上面）の側に設けられている。
【００９１】
遮光膜２００１４は、半導体基板２００１８の上方から半導体基板２００１８の裏面へ向かう入射光２０００１の一部を、遮光するように構成されている。
【００９２】
遮光膜２００１４は、半導体基板２００１８の内部に設けられた画素分離部２００３０の上方に設けられている。ここでは、遮光膜２００１４は、半導体基板２００１８の裏面（上面）上において、シリコン酸化膜等の絶縁膜２００１５を介して、凸形状に突き出るように設けられている。これに対して、半導体基板２００１８の内部に設けられたＰＤ２００１９の上方においては、ＰＤ２００１９に入射光２０００１が入射するように、遮光膜２００１４は、設けられておらず、開口している。
【００９３】
つまり、図中、上面側から、固体撮像装置を見た場合、遮光膜２００１４の平面形状は、格子状になっており、入射光２０００１が受光面２００１７へ通過する開口が形成されている。
【００９４】
遮光膜２００１４は、光を遮光する遮光材料で形成されている。例えば、チタン(Ｔｉ)膜とタングステン(Ｗ)膜とを、順次、積層することで、遮光膜２００１４が形成されている。この他に、遮光膜２００１４は、例えば、窒化チタン(ＴｉＮ)膜とタングステン(Ｗ)膜とを、順次、積層することで形成することができる。
【００９５】
遮光膜２００１４は、平坦化膜２００１３によって被覆されている。平坦化膜２００１３は、光を透過する絶縁材料を用いて形成されている。
【００９６】
画素分離部２００３０は、溝部２００３１、固定電荷膜２００３２、及び、絶縁膜２００３３を有する。
【００９７】
固定電荷膜２００３２は、半導体基板２００１８の裏面（上面）の側において、複数の画素２００１０の間を区画している溝部２００３１を覆うように形成されている。
【００９８】
具体的には、固定電荷膜２００３２は、半導体基板２００１８において裏面（上面）側に形成された溝部２００３１の内側の面を一定の厚みで被覆するように設けられている。そして、その固定電荷膜２００３２で被覆された溝部２００３１の内部を埋め込むように、絶縁膜２００３３が設けられている（充填されている）。
【００９９】
ここでは、固定電荷膜２００３２は、半導体基板２００１８との界面部分において正電荷（ホール）蓄積領域が形成されて暗電流の発生が抑制されるように、負の固定電荷を有する高誘電体を用いて形成されている。固定電荷膜２００３２が負の固定電荷を有するように形成されていることで、その負の固定電荷によって、半導体基板２００１８との界面に電界が加わり、正電荷（ホール）蓄積領域が形成される。
【０１００】
固定電荷膜２００３２は、例えば、ハフニウム酸化膜（ＨｆＯ２膜）で形成することができる。また、固定電荷膜２００３２は、その他、例えば、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、マグネシウム、イットリウム、ランタノイド元素等の酸化物の少なくとも１つを含むように形成することができる。
【０１０１】
このＰＤ２００１９は、図１５において説明した画素２１０の光電変換部２０１として使用することができる。
【０１０２】
＜６．カメラへの応用例＞
本開示に係る技術（本技術）は、様々な製品に応用することができる。例えば、本技術は、カメラ等の撮像装置に搭載される撮像素子として実現されてもよい。
【０１０３】
図１８は、本開示に係る技術が適用され得る撮像装置の一例であるカメラの概略的な構成例を示すブロック図である。同図のカメラ１０００は、レンズ１００１と、撮像素子１００２と、撮像制御部１００３と、レンズ駆動部１００４と、画像処理部１００５と、操作入力部１００６と、フレームメモリ１００７と、表示部１００８と、記録部１００９とを備える。
【０１０４】
レンズ１００１は、カメラ１０００の撮影レンズである。このレンズ１００１は、被写体からの光を集光し、後述する撮像素子１００２に入射させて被写体を結像させる。
【０１０５】
撮像素子１００２は、レンズ１００１により集光された被写体からの光を撮像する半導体素子である。この撮像素子１００２は、照射された光に応じたアナログの画像信号を生成し、デジタルの画像信号に変換して出力する。
【０１０６】
撮像制御部１００３は、撮像素子１００２における撮像を制御するものである。この撮像制御部１００３は、制御信号を生成して撮像素子１００２に対して出力することにより、撮像素子１００２の制御を行う。また、撮像制御部１００３は、撮像素子１００２から出力された画像信号に基づいてカメラ１０００におけるオートフォーカスを行うことができる。ここでオートフォーカスとは、レンズ１００１の焦点位置を検出して、自動的に調整するシステムである。このオートフォーカスとして、撮像素子１００２に配置された位相差画素により像面位相差を検出して焦点位置を検出する方式（像面位相差オートフォーカス）を使用することができる。また、画像のコントラストが最も高くなる位置を焦点位置として検出する方式（コントラストオートフォーカス）を適用することもできる。撮像制御部１００３は、検出した焦点位置に基づいてレンズ駆動部１００４を介してレンズ１００１の位置を調整し、オートフォーカスを行う。なお、撮像制御部１００３は、例えば、ファームウェアを搭載したＤＳＰ（Digital Signal Processor）により構成することができる。
【０１０７】
レンズ駆動部１００４は、撮像制御部１００３の制御に基づいて、レンズ１００１を駆動するものである。このレンズ駆動部１００４は、内蔵するモータを使用してレンズ１００１の位置を変更することによりレンズ１００１を駆動することができる。
【０１０８】
画像処理部１００５は、撮像素子１００２により生成された画像信号を処理するものである。この処理には、例えば、画素毎の赤色、緑色および青色に対応する画像信号のうち不足する色の画像信号を生成するデモザイク、画像信号のノイズを除去するノイズリダクションおよび画像信号の符号化等が該当する。画像処理部１００５は、例えば、ファームウェアを搭載したマイコンにより構成することができる。
【０１０９】
操作入力部１００６は、カメラ１０００の使用者からの操作入力を受け付けるものである。この操作入力部１００６には、例えば、押しボタンやタッチパネルを使用することができる。操作入力部１００６により受け付けられた操作入力は、撮像制御部１００３や画像処理部１００５に伝達される。その後、操作入力に応じた処理、例えば、被写体の撮像等の処理が起動される。
【０１１０】
フレームメモリ１００７は、１画面分の画像信号であるフレームを記憶するメモリである。このフレームメモリ１００７は、画像処理部１００５により制御され、画像処理の過程におけるフレームの保持を行う。
【０１１１】
表示部１００８は、画像処理部１００５により処理された画像を表示するものである。この表示部１００８には、例えば、液晶パネルを使用することができる。
【０１１２】
記録部１００９は、画像処理部１００５により処理された画像を記録するものである。この記録部１００９には、例えば、メモリカードやハードディスクを使用することができる。
【０１１３】
以上、本開示が適用され得るカメラについて説明した。本技術は以上において説明した構成のうち、撮像素子１００２に適用され得る。具体的には、図１４において説明した撮像素子１は、撮像素子１００２に適用することができる。
【０１１４】
なお、ここでは、一例としてカメラについて説明したが、本開示に係る技術は、その他、例えば監視装置等に適用されてもよい。また、本開示は、カメラ等の電子機器の他に、半導体モジュールの形式の半導体装置に適用することもできる。具体的には、図１９の撮像素子１００２および撮像制御部１００３を１つのパッケージに封入した半導体モジュールである撮像モジュールに本開示に係る技術を適用することもできる。
【０１１５】
最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【０１１６】
また、上述の実施の形態における図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
【０１１７】
なお、本技術は以下のような構成もとることができる。
（１）ゲート絶縁膜を介して半導体基板に隣接して配置されるゲートと、
前記ゲートの側面に隣接して配置された側壁絶縁膜と前記ゲートとをマスクとして不純物を導入することにより形成される前記半導体基板の領域であるソース領域およびドレイン領域と、
前記側壁絶縁膜が除去された後に前記ゲート、前記ドレイン領域および前記ソース領域に隣接して形成される層間絶縁膜と、
前記層間絶縁膜に形成された貫通孔に配置されて前記ソース領域および前記ドレイン領域の少なくとも１つに隣接して配置されるコンタクトプラグと
を具備する半導体装置。
（２）前記コンタクトプラグは、前記ゲートとの間隔が自身の底部の幅の略２倍以下である前記（１）に記載の半導体装置。
（３）前記コンタクトプラグは、自身の底部が前記ゲートの厚さより小さい幅に構成される前記（１）に記載の半導体装置。
（４）前記コンタクトプラグは、前記ゲートとの間隔が前記ゲートの厚さ以下である前記（１）に記載の半導体装置。
（５）前記側壁絶縁膜が配置される前に不純物を導入することにより形成される前記ゲートの近傍の前記半導体基板の領域である第２のソース領域および第２のドレイン領域をさらに具備する前記（１）から（４）の何れかに記載の半導体装置。
（６）前記第２のソース領域および前記第２のドレイン領域は、前記側壁絶縁膜が除去された後にサイズが調整される前記（５）に記載の半導体装置。
（７）前記コンタクトプラグおよび前記半導体基板の間に配置されて前記半導体基板と金属との化合物により構成される電極層をさらに具備する前記（１）から（６）の何れかに記載の半導体装置。
（８）前記電極層は、前記層間絶縁膜が形成される前に配置される前記（７）に記載の半導体装置。
（９）前記電極層は、前記貫通孔が前記層間絶縁膜に形成された後に配置される前記（７）に記載の半導体装置。
（１０）半導体基板にゲート絶縁膜を介してゲートを配置するゲート形成工程と、
前記ゲートの側面に隣接して側壁絶縁膜を配置する側壁絶縁膜配置工程と、
前記配置された側壁絶縁膜と前記ゲートとをマスクとして不純物を導入することにより前記半導体基板の領域であるドレイン領域およびソース領域を形成するドレインソース形成工程と、
前記配置された側壁絶縁膜を除去する側壁絶縁膜除去工程と、
前記側壁絶縁膜が除去された後に前記ゲート、前記ドレイン領域および前記ソース領域に隣接して層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜に形成された貫通孔に配置されるコンタクトプラグを前記ソース領域および前記ドレイン領域の少なくとも１つに隣接して配置するコンタクトプラグ形成工程と
を具備する半導体装置の製造方法。
【符号の説明】
【０１１８】
１  撮像素子
１０  半導体基板
１１  素子分離領域
１２  ウェル領域
１３  第２のドレイン領域
１４  第２のソース領域
１５  ドレイン領域
１６〜１８  ソース領域
１９  チャネル領域
２１  ゲート絶縁膜
２２  側壁絶縁膜
２３  絶縁膜
２４  層間絶縁膜
３１、３１’、３８、３９  ゲート
３５〜３７  シリサイド層
４１〜４７  コンタクトプラグ
１００、２０３〜２０６  ＭＯＳトランジスタ
２００  画素アレイ部
２１０  画素
３０６  サイドウォール絶縁膜
３０８〜３１０  貫通孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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