(57)【要約】      （修正有）【課題】超高速画素内記録型イメージセンサにおいて、メモリへの記録速度を撮影速度の数１０分の１にすることにより、低ノイズアナログ記録やデジタル記録を可能にする。【解決手段】裏面照射イメージセンサ７０において、表面側の画素構造６３の中心に複数の電荷収集ゲート（マルチ電荷収集ゲート）３８を放射状に配置し、各電荷収集ゲート３８にさらに複数のゲート３９を接続する。マルチ電荷収集ゲート３８が６個の場合、記録速度は撮影速度の１／６になる。それぞれに複数のゲート３９をつければ記録速度はさらに付加したゲート数分の１になる。【選択図】図１６
2020155754.tif 000002
【特許請求の範囲】
【請求項１】
半導体と絶縁層と電極を層状に重ねた構造をＭＯＳゲート、もしくはゲートと呼ぶとき、Ｍ行×Ｎ列（Ｍ≧２、Ｎ≧１）の画素から成るイメージセンサであって、各画素が入射する電磁波の強度もしくは荷電粒子の数とエネルギに応じて電荷を生成する半導体からなる手段（「光電変換手段」と呼ぶことにする）と、入射する電磁波もしくは荷電粒子を各画素の入射面の中心部に導く手段、あるいは生成した電荷を該画素の入射面とは反対側の面の中心部に導く手段、もしくはその両方と、該画素の該中心部の近傍に配置された該電荷を順に集めるＪ（Ｊ≧４）個の第１のゲート（「電荷収集ゲート」と呼ぶことにする）とを備えると共に、
該電荷収集ゲートの各々に並列に接続するＫ（Ｋ≧２）個の第２のゲートを備える。
【請求項２】
請求項１のイメージセンサであって、
２枚以上の半導体チップを接合して成り、第１の半導体チップ上に該光電変換手段と該Ｊ（Ｊ≧４）個の電荷収集ゲートとを備えるとともに、該第１の半導体チップに直接、もしくは他の半導体チップを介して該第１の半導体チップに接合する第２の半導体チップ上に、該Ｋ（Ｋ≧２）個の第２のゲート、もしくは該Ｋ（Ｋ≧２）個の第２のゲートの各々に並列に接続するＩ（Ｉ≧２）個の第３のゲートを備えることを特徴とする。
【請求項３】
請求項１または請求項２のイメージセンサであって、該光電変換手段から該電荷収集ゲートまでの電荷の転送経路が実質的に空乏化されている。
【請求項４】
請求項１から請求項３のイメージセンサを備える撮像手段
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は，１億枚／秒以上の撮影速度の超高速連続撮像手段である。超高速現象の撮影だけでなく、蛍光寿命計測や飛行時間計測等の時間計測型の様々の科学計測技術を革新する。
【背景技術】
【裏面照射マルチ電荷収集ゲートイメージセンサ】
【基本構造と動作】
【０００２】  図１は特許文献１、非特許文献１に開示されている裏面照射マルチ電荷収集ゲートイメージセンサの１画素の断面図１を示す。図２は該イメージセンサの表面側の電極の配置図２を示す。
【０００３】  裏面３に入射した光４で生成した信号電荷５は、ｐ−ｗｅｌｌ６の上を画素中心に向かって移動し、ｐ−ｗｅｌｌの中心に開いた孔を通して表面側の画素中心７の周辺に集まる。
【０００４】  図１、図２のケースでは、画素中心の周りに６個の電荷収集電極８、９が、画素中心から放射状に配置されている。これらの電荷収集電極に短い時間間隔で順次高い電圧をかけることにより、開口率１００％で、短い時間間隔で連続６枚の画像に対する信号電荷群（「画像信号」と呼ぶことにする）を各電荷収集ゲートに接続した電荷保存ゲート１０に順次保存できる。ここにゲートは、電極と絶縁層とシリコン半導体の層からなるＭＯＳゲートを意味する。
【０００５】  撮影中は画像信号は各画素内に保存され、画素外には読み出されない。撮影終了後、ゆっくり画素外に、さらにセンサ外に読み出される。
【０００６】  電荷保存ゲートの外側にはアウトプットゲート１１があり、最外周を読み出しＣＣＤゲート１２が囲んでいる。
【０００７】  撮影終了後、電荷保存ゲート１０に保存されている画像信号は、アウトプットゲート１１の電極の上下により、順次、読み出しＣＣＤ１２に移される。さらに読み出しＣＣＤ上を矢印１３の方向に転送され、受光面外に置かれた読み出し回路（図示されていない）に送られ、電圧信号としてイメージセンサ外に読み出される。
【０００８】  これにより、連続画像の撮影速度は、画像信号が、裏面近傍の発生領域から表面側の電荷収集ゲートの一つに集まる時間のみに依存する極めて短い時間間隔となり、この時間間隔で複数の画像信号を連続的に記録することができる。
【０００９】  このように、画素内に複数の画像信号メモリを備えることにより超高速撮影を可能にするイメージセンサを「画素内記録型イメージセンサ」と呼ぶ。「バ―スト・イメージセンサ」と呼ぶこともある。
【００１０】  このイメージセンサは超高速撮影を可能にするだけでなく、感度も非常に高い。これは以下の４つの理由による。
【００１１】  （１）裏面照射であるから開口率が１００％に近い。
【００１２】  （２）図１で、裏面から各電荷収集ゲートまでの電荷転送経路１４の大部分は、裏面にかけた逆バイアス電圧と電荷収集ゲートにかけた高い電圧の大きな電圧差により空乏化されている。空乏化により、信号電荷の転送速度が飛躍的に大きくなり、それに逆比例して１フレーム当たりの暗電流が下がる。
【００１３】  （３）画素内メモリはｐ−ｗｅｌｌ６の下のＣＣＤ構造であるので、画像信号生成中や撮影後の読み出し中に生成する暗電流は小さい。冷却すれば無視できる程度になる。
【００１４】  （４）各画素内のメモリに保存された画像信号は撮影後にゆっくり読み出すことができるので、読み出しノイズも十分下げることができる。さらに、ある程度以下の読み出し速度であれば、即、ＡＤ変換し、デジタル信号として記録できる。この効果についても後述する。
【００１５】  すなわち、（１）裏面照射イメージセンサであることによる高い量子効率、（２）ＣＣＤメモリまでの電荷転送経路が空乏されていることと、その間の高速信号転送によるフレーム当たりの暗電流の低減、（３）画像信号のＣＣＤ内での保存による暗電流の抑制、（４）撮影後の低速読み出しや低速ＡＤ変換による読み出しノイズの抑制、により超高速撮影であるにもかかわらず、高いＳＮ比を実現できる。
【００１６】  さらに、冷却する場合には実質的にノイズレスで画像信号を読み出せる。
【ドレーンと誘導ゲート】
【００１７】  図３に特許文献１で開示されている発明の実施例５の平面図１５を示す。該特許文献では図２７として示されている。
【００１８】  画素中心にドレーン４１６があり、その周囲をオーバーフロー制御ゲート（以後「ドレーンゲート」と呼ぶことにする）４１７が囲んでいる。
【００１９】  図４に特許文献１で開示されている発明の実施例７の平面図１６を示す。該特許文献では図３４として示されている。該実施例では中心に「誘導ゲート」１７が置かれているが、以後はこの位置にドレーンを備えているものとする。
【放射状のゲート展開】
【００２０】  図２、図３、図４に共通の構造は、画素中心から外側に向かって電荷収集ゲートと、各電荷収集ゲートに対して１個づつのゲートが放射状に展開されていることである。
【００２１】  図３の最外周には、各電荷収集ゲートに対して２個のゲート４１１、４１２がある。ただし図３では信号電荷の読み出し方向の違いを示すためにａ、ｂが付されている。しかし、各電荷収集ゲートに直結しているのはその内の１個のみである。
【００２２】  すなわち、最外周のゲートは、最外周を放射方向ではなく、円周方向に右、または左方向に、読み出しＭＯＳ回路２１に転送するための２相駆動ＣＣＤのゲートである。したがって、各電荷収集ゲートに対する２個のゲートの電位は、２個の内の決まった一方が常に他方に対して高く、各電荷収集ゲートから放射方向に転送されてくる信号電荷を受けるのは、高い電位の一方のゲートのみである。
【００２３】  図２、図３ではドレーンゲートの周囲の６個もしくは８個の電荷収集ゲートのそれぞれに対して１個の電荷保存ゲート１０、４０９が配置されている。
【００２４】  図４では電荷収集ゲート１８のそれぞれに対して１個のアウトプットゲート１９が配置されている。
【００２５】  図２、図３、図４のもう一つの特徴は最外周部に画素内から画素外への読み出し回路が配置されていることである。
【００２６】  図２の場合は撮影終了後に、読み出しＣＣＤ１２を使って、画素周辺を回りながら信号電荷を下方に転送し、受光面外の水平ＣＣＤ（図には示していない）に転送し、受光面外の読み出し回路（図には示していない）を介して、センサ外に読み出す。
【００２７】  図４の場合には、各アウトプットゲートに１個づつ接続するＭＯＳ型の読み出し回路２１を使ってフローティングディフュージョン２０から画素外に読み出す。該読み出し回路は同じものが８個あるが、矢印で示しているのはその内の１個である。
【００２８】  この読み出し回路では、撮影終了後、通常のＣＭＯＳイメージセンサの信号読み出し方式と同様にして、受光面外に水平に伸びた信号線２２を通して、受光面外に逐次読み出す。
【００２９】  信号線を、各画素からセンサチップに接合したメモリチップ（図に示していない）に向けて垂直に下ろせば、画素単位で画像信号を逐次メモリチップ上の記録要素に送り、記録することができる。
【００３０】  また信号線１本当たりの信号転送速度が遅ければ、各信号線に対して１個、もしくは数本の信号線に対して１個のＡＤコンバータで、その場でデジタル信号に変換することもできる。
【００３１】  図３は、図２と図４の中間型である。
【画像信号積算センサとメモリ回路の駆動速度の低減】
【００３２】  図５には非特許文献２に開示したイメージセンサの平面側の１画素の構造２３を示す。
【００３３】  中央に４個の電荷収集ゲート２４と２個のドレーンゲート２５を備える。
【００３４】  各ドレーンゲートはドレーン２６に接続している。
【００３５】  図には裏面側の左上のコーナーで生成した信号電子が電荷収集ゲートの１個に収集されるまでの平面図上の軌跡２７も示している。拡大図の中心部を見ると、裏面近傍のコーナーで生成した信号電子も、中央のガイドゲートを通って高い電圧を加えた右上の電荷収集ゲートに正しく導かれていることがわかる。
【００３６】  電荷収集ゲートのそれぞれに、折りたたまれた４個のＣＣＤメモリ２８を接続している。
【００３７】  各ＣＣＤメモリは、始点と終点が結合しており、ループ状になっている。これにより、裏面照射マルチ電荷収集ゲート構造に、さらに、以下の４点の大きな特徴が付加されている。
【００３８】  （１）撮影枚数が格段に増える。すなわち「電荷収集ゲートの数×各ＣＣＤのメモリ要素の数」の画像信号を画素内に保存できる。非特許文献２のセンサでは、各ＣＣＤの要素数は３０５であるので、連続撮影枚数は１１２０（＝３０５×４）枚である。
【００３９】  （２）ＣＣＤメモリの転送速度が、電荷収集ゲートの駆動速度の１／４となる。すなわち、４個のうちの１個の電荷収集ゲート（「Ａゲート」と呼ぶことにする）で信号電荷を集め、残りの３個で順次信号電荷を集めている間に、ＡゲートからＡゲートに接続するＣＣＤに信号電荷を転送すれば良い。これにより、ＣＣＤメモリの転送速度を電荷収集ゲートの電荷収集速度の１／４にしても、正しく信号電荷を収集・保存できる。このことは非特許文献２で実証されている。
【００４０】  （３）非特許文献２のイメージセンサでは、撮影中は４個のＣＣＤの全ＣＣＤメモリ要素で信号を玉突き転送するので、使用電力が非常に大きい。各画素に１２２０個の要素から成る１個の長いＣＣＤメモリを持つ場合に比べて、駆動速度が１／４になるので、使用電力も１／４になる。
【００４１】  （４）画素内の４個のＣＣＤメモリは始端と末端が接合したループを形成している。従って、撮影対象現象が再現性のある現象であれば、撮影を繰り返して、得られた画像信号を、画像の順序を正しく保持して、ループＣＣＤメモリ上に積算することができる。したがって微弱光超高速撮影が可能である。
【００４２】  ただし、このイメージセンサは１画素内に多くのＣＣＤメモリ要素を作りこんでいるため、画素サイズが約７０ミクロン四方と非常に大きく、標準的な半導体の製造に用いられる標準的なマスクを使うと、画素数は最大でも２００×２００画素程度にしかならない。
【大きな背景光に乗った信号の抽出】
【００４３】  検出対象とする信号の変化に対して背景信号が非常に大きい場合がある。このような場合には背景信号を除いて、もしくは抑制した信号を積算する技術が使われる場合がある。
【００４４】  量子型の赤外線イメージセンサでは、背景信号が大きい。
すなわち、背景温度が３００°Ｋ程度で、その上に乗っている１°Ｋ以下の温度差を検出する必要がある。この場合３００°Ｋで生じる電荷が背景信号となる。その上に乗った小さな変化分のみを抽出する必要がある。
【００４５】  蛍光撮影でも同様な課題がある。例えば、神経細胞群の蛍光撮影では、相対的に背景光が大きい。
【００４６】  蛍光の変化を捉えるにはさらに大きな問題がある。もともとの蛍光強度が画面上で大きく異なる。例えば通常、核の部分が全体的に強く光る。すなわち背景信号強度が画面上で大きく変わる。
【００４７】  このような場合には、背景光を前もって撮影して背景信号を記録しておき、撮影画像の各画素の信号強度から背景信号強度を差し引いた変化分の信号（「上澄み信号」と呼ぶことにする）を検出する技術が使われることがある。
【００４８】  上澄み信号は、英語では「Ｓｋｉｍｍｅｄ  Ｓｉｇｎａｌ」であるので、このような信号処理の動作を「スキム」、該動作を行うことを「スキミング」と呼ぶことにする。
【信号電荷の水平運動の抑制手段】
【００４９】  非特許文献１には、裏面照射イメージセンサの時間分解能は、信号電荷を表面側の画素中心に集めるときの電子の水平運動によって大きく低下することが示されている。
【００５０】  非特許文献３には、これを防ぐ有効な手段として、入射する光をオンチップマイクロレンズで裏面の画素の中心部に集め、細いシリコンガイドパイプで入射した光と生成した電荷を表面側の画素中心に誘導する手段が開示されている。
【００５１】  また、裏面に入射する光で生成する信号電荷を、下に凸のシリコンピラミッドで表面側の画素中心に誘導する手段が開示されている。
【００５２】  これらの手段により、イメージセンサで、１００ｐｓ以下の時間分解能を達成できる。
【イメージセンサにおける複数の半導体チップの３次元接合】
【００５３】  多数の半導体チップを接合し、１個の半導体デバイスとして機能させる技術は既存技術である。とくにデジタル信号を記録するデバイスで３次元接合されたチップが用いられている。
【００５４】  一方、可視光のイメージセンサチップを、メモリチップ、駆動回路チップ、信号処理チップと接合する技術の開発は遅れていた。理由は接合のためのバンプが大きすぎたために、以下の課題があったからである。
【００５５】  （１）バンプピッチが画素ピッチよりはるかに大きく、画素単位で上下のチップを電気的に接合することができなかった。
【００５６】  （２）接合時の機械的ストレスによる暗電流の増大。
【００５７】  （３）バンプ接合を使った信号線の大きな浮遊容量によるノイズの増大。
【００５８】  バンプの微細化によりこれらの課題は解決されつつある。
【００５９】  またバンプではなく、２枚のチップの表面に表出した銅の微細な電極を直接接合するＣｕ−Ｃｕ接合技術も開発されている。
【００６０】  トランジスタの微細化により、数ミクロンサイズのＡＤコンバータも開発され、イメージセンサチップで生成した画像信号を、画素ごとにＡＤコンバータを載せたチップに接合したイメージセンサも開発されている。
【００６１】  接合したメモリチップに画像信号を送る場合には、ノイズが加わるので、センサチップ上でフローティングディフュージョンアンプで電流増幅して送るのが望まれる。
【００６２】  また、接合したチップ上にＡＤコンバータを乗せて、画素レベルで信号をＡＤ変換し、さらに接合した複数のデジタルメモリに信号を送って記録することが望まれる。このような例は特許文献３に開示されている。
【００６３】  しかし、超高速撮影においては、撮影速度と同じ非常に短い時間分解能で電流増幅すると、非常に大きなノイズが加わる。
【背景技術の課題】
【００６４】  画素周辺記録型イメージセンサでは、限られた面積の画素内に多数の画像信号を保存する手段を備えるために、画素面積が大きくなり、画素数が少なくなる。３次元接合技術を用いて、裏面照射イメージセンサのセンサチップの表面側に信号保存手段を備えるメモリチップを接合すれば、同一画素面積に対して信号保存手段の要素数を格段に増やすことができる。
【００６５】  センサチップからメモリチップに画像信号を送るときには、転送経路上の浮遊容量に伴うノイズを相対的に減らすために、画像信号を電流増幅してから送る方が良い。この場合、転送速度が大きいほどノイズが大きくなる。超高速撮影では撮影速度はできるだけ大きい方が良い。最も簡単な回路構成では撮影速度と、センサチップからメモリチップに画像信号を送るときの動作速度は同じである。従って撮影速度が大きいほど転送に伴うノイズも大きくなる。従って、センサチップからメモリチップに画像信号を送るときの動作速度を、撮影速度に比べて、できるだけ遅くする手段の導入が望まれる。
【００６６】  センサチップ上の１個のメモリ要素からメモリチップに画像信号を送るための転送回路は１辺が１ミクロン程度の小さい面積に収まる。一方、連続撮影枚数が多いほどメモリチップ上の１画素分のメモリ領域の面積が大きくなる。
【００６７】  従って、通常の裏面照射接合型イメージセンサのように転送回路が１画素につき１個の場合は、センサチップの表面側の１画素の必要面積と、メモリチップ上の１画素の必要面積に大きなアンバランスが生じ、センサチップの表面側に無駄な余裕面積が生じる。
【００６８】  従って、既に述べたように、センサチップ上の画像信号メモリ要素からメモリチップへの画像信号の転送速度を小さくするとともに、さらに、センサチップ上の１画素の面積とメモリチップ上の１画素分のメモリ要素に必要な面積のバランスを取ること、の２つの目的を同時に満たす手段の導入が望ましい。
【００６９】  微弱光超高速撮影では背景光が大きいことが多く、背景光を含む画像信号のＳＮ比を向上するために積算記録すると、信号サイズが大きくなり、画像信号の保存手段のサイズが大きくなり、画素面積が大きくなる。したがって背景光によって生じる画像信号の影響を抑制することが望まれる。
【先行技術文献】
【特許文献】
【００７０】
【特許文献１】特許２０１４−５０２３６０、固体撮像装置
【特許文献２】特開２０１６−０６３５３０、高感度高速固体撮像素子および装置
【特許文献３】特開２０１６−０６３５３０
【非特許文献】
【００７１】
【非特許文献１】Ａ．Ｑ．Ｎｇｕｙｅｎ，ｅｔ  ａｌ．，Ｔｏｗａｒｄ  ｔｈｅ  Ｕｌｔｉｍａｔｅ−Ｈｉｇｈ−Ｓｐｅｅｄ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ：Ｆｒｏｍ  １０  ｎｓ  ｔｏ  ５０  ｐｓ，Ｓｅｎｓｏｒｓ  ２０１８，１８（８）．
【非特許文献２】Ｖ．Ｔ．Ｓ．Ｄａｏ，ｅｔ  ａｌ．，Ａｎ  Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ａｃｃｕｍｕｌａｔｉｏｎ  Ｍｕｌｔｉ−Ｃｏｌｌｅｃｔｉｏｎ−Ｇａｔｅ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｏｐｅｒａｔｉｎｇ  ａｔ  ２５  Ｍｆｐｓ  ｗｉｔｈ  ３２×３２  Ｐｉｘｅｌｓ  ａｎｄ  １２２０  Ｉｎ−Ｐｉｘｅｌ  Ｆｒａｍｅ  Ｍｅｍｏｒｙ，Ｓｅｎｓｏｒｓ  ２０１８，１８（９）．
【非特許文献３】江藤剛治、他、開口率１００％の裏面照射マルチ電荷収集ゲートイメージセンサ、映像情報メディア学会技術報告、４２巻、１９号、２７−４０、２０１８．
【図面の簡単な説明】
【００７２】
【図１】特許文献１、特許文献２で開示されている裏面照射マルチ電荷収集ゲートイメージセンサの１画素の断面図
【図２】該イメージセンサの１画素の電極の配置図
【図３】特許文献１で開示されている発明の実施例５の平面図
【図４】特許文献１で開示されている発明の実施例７の平面図
【図５】非特許文献２に開示されている画像信号積算センサの１画素の構造
【図６】本発明になるイメージセンサの１画素の基本的な形態
【図７】本発明の第１の実施の形態のセンサチップの表面側の電極の配置図
【図８】該第１の実施の形態の１画素の断面図
【図９】本発明の第１の実施の形態の中央断面に沿う電位分布と信号電子の軌跡
【図１０】この断面に沿う表面付近の水平方向の電位分布と信号電荷の保存状況
【図１１】連続１８個の画像信号の内６個を取得した時の信号電荷の保存位置
【図１２】連続１８個の信号電荷を取得した時の信号電荷の保存位置
【図１３】、
【図１４】撮影後の画像信号の読み出し動作の説明図
【図１５】イメージセンサチップの全体図
【図１６】本発明の第２の実施の形態の表面側の画素構造
【図１７】撮影時の断面の表面付近の電位分布と信号電荷の保存状況
【図１８】本発明になるイメージセンサの全体図
【図１９】本発明になる撮像手段（カメラ）
【発明の開示】
【課題の解決の方法】
【００７３】  半導体と絶縁層と電極を層状に重ねた構造をＭＯＳゲート、もしくはゲートと呼ぶとき、Ｍ行×Ｎ列（Ｍ≧２、Ｎ≧１）の画素から成るイメージセンサであって、各画素が入射する電磁波の強度もしくは荷電粒子の数とエネルギに応じて電荷を生成する半導体からなる手段（「光電変換手段」と呼ぶことにする）と、入射する電磁波もしくは荷電粒子を各画素の入射面の中心部に導く手段、あるいは生成した電荷を該画素の入射面とは反対側の面の中心部に導く手段、もしくはその両方と、該画素の該中心部の近傍に配置された該電荷を順に集めるＪ（Ｊ≧４）個の第１のゲート（「電荷収集ゲート」と呼ぶことにする）とを備えると共に、
該電荷収集ゲートの各々に並列に接続するＫ（Ｋ≧２）個の第２のゲートを備えることにより、
連続撮影枚数がＪ個からＪ×Ｋ個以上に増えるとともに、該第２のゲート、もしくは該第２のゲートに接続する電気信号保存手段からの画像信号の転送速度が、該第２のゲートが無い場合の転送速度に比べて、実質的に１／Ｋになり、該転送に伴うノイズが低減する。
【００７４】  ここにＪ≧２ではなく、Ｊ≧４としたのは以下の２つの理由による。
【００７５】  （１）グローバルシャッタ機能や、引き続く入射光の強度の比較機能等のために、光電変換手段から転送される画像信号を一時並列に保存するメモリ要素を有するイメージセンサがある。該メモリ要素のそれぞれに、さらに並列にメモリ要素を接続するイメージセンサの例は無いとは言えない。しかしこのような目的に対しては、初段のメモリ要素の数は高々２個である。
【００７６】  （２）マルチ電荷収集ゲート構造では複数の電荷収集ゲートを画素中心から放射方向に対称に分岐して配置するのが望ましい。これらを正方形の１画素上に配置する。このとき、電荷収集ゲートの数が２ではマルチ電荷収集ゲート構造の効果が有効に発揮されない。４、６、８のいずれかにすると配置が容易で、この構造の効果を有効に使い易い。
【００７７】  さらに撮影速度がそれほど大きくない場合には、後段の転送速度がさらに遅くなるので、転送されてきた画像信号を順次デジタル変換してデジタル信号としてその場記録することもできる。
【００７８】  さらに、イメージセンサチップ内で画像信号を処理して、変化のあった信号のみを抽出する等、元の画像信号を、用途に応じて、元の画像信号の数よりもはるかに少ない数の信号に変換し、連続撮影を中断することなく、該用途に応じた信号を連続的にセンサ外に出力することもできる。
【００７９】  とくにラインセンサ（Ｎ＝１から１０程度）では、デジタル化した信号を連続的にイメージセンサ外に出力することもできる。
【００８０】  さらに、２枚以上の半導体チップを接合して成り、第１の半導体チップ上に該光電変換手段と該Ｊ（Ｊ≧４）個の電荷収集ゲートとを備えるとともに、該第１の半導体チップに直接、もしくは他の半導体チップを介して該第１の半導体チップに接合する第２の半導体チップ上に、該Ｋ（Ｋ≧２）個の第２のゲート、もしくは該Ｋ（Ｋ≧２）個の第２のゲートの各々に並列に接続するＩ（Ｉ≧２）個の第３のゲートを備えることにより、
第１の半導体チップの表面側と第２の半導体の１画素の面積をバランス良く使い、同一の画素面積に対しては、より多くの画像信号を記録することができる。
【００８１】  該電荷収集ゲート、該Ｋ（Ｋ≧２）個の第２のゲート、該Ｉ（Ｉ≧２）個の第３のゲートの間には他のゲートが介在しても良い。
【００８２】  さらに、第１の半導体の１画素の表面側の面積に余裕があれば、過剰電荷の排出手段や、駆動回路の一部等の他の機能性回路を作りこんでも良い。
【００８３】  さらに、該光電変換手段から該電荷収集ゲートまでの電荷の転送経路が実質的に空乏化されていることにより、
該転送経路における電荷の転送時間が縮小され、さらなる高速化ができると共に、この間の転送に伴うノイズが減る。
【００８４】  該イメージセンサを備える撮像手段によって、
裏面照射マルチ電荷収集ゲートを備える撮像手段に比べて、ノイズの増大を抑制しながら、同一の画素面積に対して連続撮影枚数を最大化した撮像手段を提供する。
【課題の解決のための基本的な形態】
【００８５】  図６は本発明を実施するためのセンサチップの表面側にある１画素の平面図の基本的な形態２９を示す。
【００８６】  ドレーン３０、ドレーンゲート３１の周りに６個の電荷収集ゲート３２がある。各電荷収集ゲートに接続し、放射方向に広がる３本の回路要素３３が形成されており、さらにそれが３本の回路要素３４に分岐している。その各々に円で表される信号読み出し回路３５が接続している。ただし図６では、煩雑な図を避けるために、矢印の数は誤解を生じない範囲で最小限にしている。例えば電荷収集ゲートは６個であるが、矢印はその内の３本のみに付している。
【００８７】  この構造により、画素内信号記録要素が５４個以上になるばかりでなく、撮影速度に比べて各読み出し回路の駆動速度を遅くして、低ノイズで全画像信号を逐次、連続的にセンサチップに接合したメモリチップに送ることができる。
【００８８】  理想的には、最外周の読み出し回路の駆動速度は撮影速度の１／５４にできる。例えばこのとき、撮影におけるフレームインタバルが１ナノ秒のとき、読み出し回路の駆動速度は約２０ＭＨｚ（≒１０＊＊９／５４）となり、比較的低いダイナミックレンジ（例えば８ビット）と、比較的大きな画素サイズを許せば、読み出し回路の各々に対して、接合チップ上に小型ＡＤコンバータを載せて、連続的に画像信号をデジタル化して記録することもできる。
【００８９】  回路要素３３、３４は、それぞれ１個のゲートでも良いし、数個のゲートからなる回路でも良い。
【００９０】  例えば１回路要素が４個のゲートから成る４相ＣＣＤ転送路でも良い。さらに、より高機能を備えるＣＭＯＳ回路でも良い。
【００９１】  また信号読み出し回路３５は、それぞれがフローティングディフュージョンアンプでも良いし、図２、図３で示すようなＣＣＤ型信号転送回路でも良い。
【００９２】  以下に示す実施の形態は、図６に示す概念を具体的な実施の形態として示したものである。
【発明を実施するための最良の形態】
【００９３】  本発明を実施するための２つの最良の形態を示す。第１の実施の形態は読み出し回路を含めて全てＣＣＤ転送路で構成されている。第２の実施の形態は読み出し回路がＭＯＳ回路で、ＣＣＤとＭＯＳ回路が混在している。【００９４】  また第１の実施の形態では、画像信号は信号電荷の収集を行うセンサチップ上に保存する。第２の実施の形態ではセンサチップで収集された画像信号は、センサチップに接合されたメモリチップに保存される。【００９５】  従ってまず読み出し回路も含めてＣＣＤのみで構成され、全回路が１枚のチップ上に組み込まれている第１の実施の形態を説明する。続いて第２の実施の形態を説明する。第２の実施の形態の説明においてはまず、第１の実施の形態と第２の実施の形態に共通のＣＣＤによる電荷収集部分を簡単に説明し、第２の実施の形態の特徴である収集した信号電荷の接合チップへの読み出し方法に重点を置いて説明する。
【本発明の第１の実施の形態】
【第１の実施の形態の構造】
【００９６】  図７に本発明の第１の実施の形態のセンサチップの表面側の電極の配置図３６を示す。図８に該第１の実施の形態の１画素の断面図３７を示す。
【００９７】  画素中心にドレーン３０がある。六角ナット状のドレーンゲート３１がドレーンを囲んでいる。ドレーンゲートに放射状に６個の電荷収集ゲート３８が接続している。さらに各電荷収集ゲートに３個の第２分岐ゲート３９が接続し、さらに各第２分岐ゲートから放射方向に、電荷保存ゲート４０、アウトプットゲート４１、読み出しＣＣＤゲート４２が接続している。これらのゲートの半導体はｎ型である。第２分岐ゲートの名称は、電荷収集ゲートが第１分岐ゲートだからである。
【００９８】  各電荷収集ゲート、第２分岐ゲート、電荷保存ゲート、アウトプットゲートは濃いｐ型半導体からなるチャネルストップ４３で生成する放射方向の電位バリアで円周方向に隣接する回路要素からポテンシャル的に分離されている。
【００９９】  また、読み出しＣＣＤ４２を回って信号電荷を下方へ読み出すときは、電荷保存ゲート４０と読み出しＣＣＤゲート４２は、ＶＬを加えたアウトプットゲート４１により、円環状の電位バリアで分離される。
【０１００】  図８に示すように、裏面４４にオンチップマイクロレンズ４５１と光ガイド４５２からなる集光手段４５が接合されている。裏面に入射した光は、裏面の中央部４６に集光し、シリコンパイプ（「ガイドパイプ」と呼ぶ）４７内の、裏面に近い層内で光電変換され、生成した電子はガイドパイプを通って表面側のシリコン半導体層（「拡散回路層」と呼ぶことにする）４８の中心部４９に到達する。
【０１０１】  生成したホールは裏面に転送される。このように、ガイドパイプ４７には光と正負の電荷の両方を垂直方向にガイドする役割がある。
【０１０２】  図７に示すように、画素は１辺が１６ミクロンの正方形で、その中に、直径１６ミクロンの円形の信号電荷収集・保存・転送手段からなるセンサ構造３６が作りこまれている。ガイドパイプは１辺が４ミクロンの正方形である。ガイドパイプの長さは１２ミクロンで、表面側に広がるシリコン層（「拡散回路層」と呼ぶことにする）の厚さは１．２ミクロンである。従ってシリコン層の全体の厚さは１３．２ミクロンである。
【０１０３】  拡散回路層は上層と下層の２層になっていて、上層の厚さは０．９ミクロン、下層の厚さは０．３ミクロンである。
【０１０４】  中心から外縁までの１画素の半径は８ミクロンである。ドレーンの半径は０．５ミクロン、ドレーンゲート電極の幅は０．７ミクロン、電荷収集ゲート電極の幅は１．３ミクロンである。第２分岐ゲート１．０ミクロン、電荷保存ゲートは２．０ミクロン、アウトプットゲートは１．０ミクロン、読み出しＣＣＤゲートは１．０ミクロンである。各ゲートの電極の間の５個のスペースは０．１ミクロンの幅の酸化膜で絶縁されている。従って該スペースの合計は０．５ミクロンである。従って１画素の直径は１６ミクロンである。
【０１０５】  図１２に示すように画素配列は正方行列配置である。画素数は７６８×７６８画素で合計約６０万画素（５８９，８２４画素）である。画素サイズは１６ミクロンであるから受光面サイズは１２．２８８ミリメートル（１６ミクロン×７６８画素）である。これが図１５に示すイメージセンサチップの受光面に乗っている。チップサイズは１辺２０ミリメートルの正方形である。
【０１０６】  各ゲートの電極と拡散回路層の間は２０ミクロンの酸化膜で絶縁されている。
【０１０７】  電荷が全てドレーンに流入することを防ぐために、ドレーンの上方に長さ１．２ミクロンで厚さ０．１５ミクロンのｐ層５３が設けられている。
【０１０８】  ガイドパイプ４７と拡散回路層４８の上層のシリコン層４８１の濃度は１×１０＊＊１４／ｃｍ＊＊３、拡散回路層の下層のシリコン層４８２の濃度は１×１０＊＊１６／ｃｍ＊＊３、ドレーン３０の濃度は１×１０＊＊２０／ｃｍ＊＊３で、これらはｎ型である。ドレーン上方のｐ層５３の濃度は５×１０＊＊１５／ｃｍ＊＊３である。
【０１０９】  裏面４４に加える電圧は一定の−１１Ｖ、ドレーン３０の電圧は一定の１Ｖ、ドレーンゲート３１の電圧はＶＨ＝−１Ｖ、ＶＬ＝−４Ｖ、電荷収集ゲート３８と第２分岐ゲート３９の電圧はＶＨ＝０Ｖ、ＶＬ＝−３Ｖ、電荷保存ゲート４０の電圧、アウトプットゲート４１の電圧はＶＨ＝１Ｖ、ＶＬ＝−２Ｖである。ここに、ＶＨ、ＶＬは各電極にかけるハイ電圧とロー電圧である。
【０１１０】  図７で６個の電荷収集ゲート３８に、右側にある電荷収集ゲート３８１から時計まわりに３８２、３８３、引き続いて左側にある電荷収集ゲート３８４から反時計まわりに３８５、３８６のように番号を付ける。
【０１１１】  また第２分岐ゲート３９には、右上の第２分岐ゲート３９１から時計まわりに３９２、３９３、３９４、・・・、３９９を、引き続いて左上の第２分岐ゲート３９１０から反時計まわりに３９１１、・・・、３９１８のように通し番号を付ける。
【０１１２】  画素の右半分の電荷保存ゲートには、各第２分岐ゲートに対して時計まわりに４０１、４０２、４０３、４０１、４０２、・・・のように、同様にアウトプットゲートには４１１、４１２、４１３、４１１、４１２、・・・のように、読み出しＣＣＤゲートは４２１、４２２、４２３、４２１、４２２、・・・のように、３個一組の循環型の番号を付ける。
【０１１３】  画素の左半分の電荷保存ゲートには、各第２分岐ゲートに対して反時計まわりに４０１、４０２、４０３、４０１、４０２、・・・のように、３個一組の循環型の番号を付ける。アウトプットゲート、読み出しＣＣＤゲートについても同様である。
【第１の実施の形態の動作】
【撮影動作】
【０１１４】  撮影においては、ドレーンゲート３１はＶＬ、電荷保存ゲート４０はＶＨ、アウトプットゲート４１はＶＬにする。これらの電圧は撮影中は一定である。
【０１１５】  撮影動作の概要は以下の通りである。図７で、６個の電荷収集ゲート３８の１個に、３８１、３８２、・・・の順序でＶＨを加える。
【０１１６】  １個の電荷収集ゲートの電圧がＶＨである間に、該電荷収集ゲートに接続する３個の第２分岐ゲート３９の内の１個にＶＨを加える。これにより、ＶＨを加えた電荷収集ゲートとＶＨを加えた第２分岐ゲートに接続する電荷保存ゲート４０に信号電荷が保存される。
【０１１７】  １ステップごとに説明する。最初は電荷収集ゲート３８１の電圧はＶＨで、他の電荷収集ゲート３８２、…、３８６の電圧はＶＬである。また第２分岐ゲート３９１の電圧はＶＨで、第２分岐ゲート３９２、３９３はＶＬである。
【０１１８】  図９はこのときの、図７中に示す断面５０の電位分布と、裏面からガイドパイプ４７の左端（Ａ）、中央（Ｂ）、右端（Ｃ）に入射した光で生成した電子の軌跡を示す。いずれもドレーン３０の上のｐ層５３を避けて水平右向に移動し、電荷収集ゲート３８１と第２分岐ゲート３９１を経て、これらに接続する電荷保存ゲート４０１に集まる。
【０１１９】  ここに断面５０は、画素中心と電荷収集ゲート３８１を通り、第２分岐ゲート３９１、電荷保存ゲート４０１、アウトプットゲート４１１、読み出しＣＣＤゲート４２１の中心線を通る断面である。
【０１２０】  図１０Ａは断面５０に沿う表面付近の水平方向の電位分布を示す。電位は下向きが正である。このとき信号電荷５１は、電荷収集ゲート３８１、第２分岐ゲート３９１、電荷保存ゲート４０１の３個のゲートに分布して一時的に保存される。
【０１２１】  次に、電荷収集ゲート３８１をＶＬに、断面５２に沿う電荷収集ゲート３８２をＶＨに、第２分岐ゲート３９４をＶＨにする。
【０１２２】  この時間ステップでは、２番目の信号電荷が断面５２に沿って集められている。このとき断面５２に沿う表面付近の水平方向の電位と信号電荷の分布は図１１Ａと同じになる。したがってこれらは図示していない。ここに断面５２は、画素中心、電荷収集ゲート３８２を通り、第２分岐ゲート３９４、電荷保存ゲート４０１、アウトプットゲート４１１、読み出しＣＣＤゲート４２１の中心線を通る断面である。
【０１２３】  図１０Ｂは、このときの断面５０の水平方向の電位分布と第１信号電荷５１の分布を示す。信号電荷は第２分岐ゲート３９１、電荷保存ゲート４０１の２個のゲートに分布して一時的に保存される。
【０１２４】  図１０Ｃは、引き続いて第２分岐ゲート３９１をＶＬにしたときの表面付近の水平方向の電位と信号電荷の分布である。このとき信号電荷５１は電荷収集ゲート３８に接続する電荷保存ゲート４０１の上に保存されている。
【０１２５】  このように、まず右半分の３個の電荷収集ゲート３８１、３８２、３８３に時計回りに１個づつＶＨを加える動作、次に左半分の３個の電荷収集ゲート３８４、３８５、３８６に反時計回りに１個づつＶＨを加える動作を３回の合計６回の動作が一巡すると、図１１に示すように、電荷保存ゲート４０１の上に６個の信号電荷が保存される。
【０１２６】  次に、電荷収集ゲートの動作は２順目に入る。再び、電荷収集ゲート３８１にＶＨを加える。このとき、第２分岐ゲート３９２はＶＨなっている。その両側の第２分岐ゲート３９１と第２分岐ゲート３９３はＶＬになっている。
【０１２７】  これにより、信号電荷は電荷収集ゲート３８１、第２分岐ゲート３９２を介して、電荷収集ゲート３８１に繋がっている電荷保存ゲート４０２に集まり、保存される。
【０１２８】  以下の点が重要である。第２分岐ゲート３９１の電圧はこのとき（一順後）までにＶＨからＶＬになっていれば良い。
【０１２９】  第２分岐ゲート３９１をＶＨからＶＬに変えるために必要な時間は、６個の電荷収集ゲートの駆動が一順して終わるまでである。すなわち電荷収集ゲートの駆動速度に比べて、第２分岐ゲートの駆動速度は実質的に１／６でよい。
【０１３０】  電荷収集ゲートを３順して駆動し、全ての電荷収集ゲートと全ての第２分岐ゲートの電圧をＶＬにする。これにより、図１２に示すように、連続する１８個の信号電荷５１が１８個の電荷保存ゲート４０に保存される。収集された画像信号パケット（画像信号）を○で示している。
【０１３１】  再現性現象に対しては、以上の動作を繰り返せば、撮影順序を保ったまま、画像信号を電荷保存ゲート４０上で積算できる。
【信号読み出し動作】
【０１３２】  撮影終了後に電荷保存ゲートに保存されている信号電荷を読み出す。読み出し動作を図１３、図１４に示す。
【０１３３】  図１０Ｃは撮影終了時の電位分布と同じである。このときの信号電荷の位置が図１２である。
【０１３４】  図１０Ｃで第２分岐ゲート３９１とアウトプットゲート４１１にはＶＬが加えられているが、第２分岐ゲートの電位バリア５４はアウトプットゲートの電位バリア５５より高い（電位は低い）。
【０１３５】  このとき、読み出しＣＣＤ４２１の電圧をＶＨにし、電荷保存ゲート４０１の電圧をＶＬにすると、電荷保存ゲート４０１に保存されている信号電荷はアウトプットゲート４１１を越えて読み出しＣＣＤゲート４２１に排出される。このときの画像信号の位置を図１３に示す。
【０１３６】  このとき、読み出しＣＣＤ４２１の両側の読み出しＣＣＤ４２２、４２３の電圧はＶＬである。これにより信号電荷は読み出しＣＣＤ４２１に保持される。
【０１３７】  この後は通常の３相駆動ＣＣＤで読み出しＣＣＤ上の画像信号を最外周を回りながら下方に転送する。１ステップだけ画像信号を転送した状態を図１４に示す。
【０１３８】  図１５にイメージセンサチップの全体像と、全画素列からの信号電荷の読み出し手順５６を示す。図１４に示すように、実際には画像信号は各画素列の半円の連続をなぞるようにして読み出されるが、図１５では読み出し方向を直線で示している。受光面の上半分の画素からは上方に、下半分の画素からは下方に読み出される。
【０１３９】  受光面外には通常のＣＣＤ型イメージセンサと同様に、水平ＣＣＤ５７があり、画像信号はこれを通して読み出しアンプ５８に送られ、素子外（図示していない）に送られる。図には駆動電圧送付のためのバッド領域５９も示されている。
【０１４０】  電荷保存ゲート４０２、４０３に保存されている画像信号についても同様に読み出しＣＣＤゲート４２２、４２３に送り、素子外に読み出す。
【アンチブルーミング動作】
【０１４１】  過剰に強い光が入ると、信号電荷が過剰になり、画素内のゲートから溢流する。これにより、画像に白い円形領域が広がる。これをブルーミングと呼ぶ。またこれを防ぐための動作をアンチブルーミング動作と呼ぶ。
【０１４２】  図１２に示す画素配列の平面図には、実質的に円形の画素構造に対して使われていない空間６０がある。この面積比は（１−πｒ＊＊２／（４×ｒ＊＊２））＝２１％であるからそれほど大きくはない。
【０１４３】  未使用空間６０を利用して画素ごとに機能性回路を組み入れることができる。例えば図１２では、外部ドレーンゲート６１と外部ドレーン６２を備え、これを使って過剰電荷に対するアンチブルーミング動作を行うことができる。図では中央の空間と、中央の空間におけるドレーンとドレーンゲートのみに番号を付けているが、他の空間についても同様である。
【０１４４】  図１０Ｃに示すように、撮影終了時に、アウトプットゲート４１１の電位バリア５５は第２分岐ゲート３９１の電位バリア５４より低い（電位が高い）。全ての読み出しＣＣＤゲート４２と、外部ドレーンゲート６１にＶＨをかけておけば、電荷保存ゲートに入った信号電荷の内、過剰電荷は読み出しＣＣＤゲートに溢流する。読み出しＣＣＤの電圧は全てＶＨなので、読み出しＣＣＤ４２中を外部ドレーンゲート６１に向けて流れ、外部ドレーン６２から排出される。
【０１４５】  これにより、電荷収集ゲート４０１には、その電荷保存容量以下の信号電荷が保存され、過剰電荷は全て排出されるので、ブルーミングは非常に過大な光の入射を受けない限り起こらない。
【０１４６】  撮影後に外部ドレーンとドレーンを通して読み出しＣＣＤ上の不要電荷を排出した後、先述の読み出し動作で画像信号を画素外に読み出す。
【スキミング撮影】
【０１４７】  図１０Ｃの状態で、電荷収集ゲート４０１の電荷保存容量を背景信号強度に合わせておけば、それ以上の変化部分の信号が読み出しＣＣＤ４２１上に溢流する。
【０１４８】  この後、ＣＣＤ型転送で電荷収集ゲート上の電荷をドレーンに送ると電荷収集ゲート４０１は空になる。再現性現象であれば繰り返し撮影に対してこの動作を繰り返せば６個の読み出しＣＣＤ４２１上で変化分の信号を積算でき、背景光が大きく、かつ微弱光であっても高いＳＮ比の高速撮影ができる。
【０１４９】  ただし撮影速度は遅くなる。
【０１５０】  また第１の実施例に対してスキミング動作を導入すると、撮影枚数は６枚になる。これは読み出しＣＣＤ４２１上で画像信号を保持するために、撮影中は両側の読み出しＣＣＤ４２２、４２３の電圧をＶＬにしなければならないからである。
【０１５１】  後述の第２の実施例ではこの問題は生じない。
【第１の実施の形態の効果】
【０１５２】  特許文献１に示されている図１、図２のイメージセンサの１画素当たりの画像信号の保存個数は６個であるが、本実施例では１８個となる。すなわち連続撮影枚数が１８枚となる。
【０１５３】  電荷収集ゲート３８にも６個の画像信号を保存できる。したがって最大連続撮影枚数は２４枚になる。しかしこの場合は、１個の画像信号を保存するための回路の動作回数が増えるので最高撮影速度は低下する。
【０１５４】  ガイドパイプ４５から電荷保存ゲート４０までの信号電荷の経路を全て空乏化できる。したがって極めて低ノイズで高速に信号電荷を転送し、保存できる。
【０１５５】  図２の構造と比較すると、電荷収集ゲートの数の３倍の１８個の第２分岐ゲートが付加されている。これにより、撮影枚数が増えるだけでなく、画素内画像積算撮影、アンチブルーミング撮影、スキミング撮影が可能になった。
【０１５６】  第２分岐ゲートの付加による消費電力や画素面積の増大の影響は小さい。
【０１５７】  面積については、第２分岐ゲート３９は電荷収集ゲート３８と電荷保存ゲート４０に比べて小さい。これは第２分岐ゲートには分岐のためのスイッチング機能だけを持たせ、電荷保存機能を持たせていないからである。すなわち、電荷保存機能と分岐機能を機能分担させているからである。
【０１５８】  第２分岐ゲートは電荷収集ゲートより小さいだけでなく、動作速度が電荷収集ゲートのそれの１／６である。従って消費電力の負担もそれほど大きくない。
【第２の実施の形態】
【第２の実施の形態の構造】
【０１５９】  図１６は本発明の第２の実施の形態の表面側の画素構造６３と読み出し回路の拡大図６４を示す。
【０１６０】  中央にドレーン３０とドレーンゲート３１があり、その周りに６個の電荷収集ゲート３８、電荷収集ゲートの各々に３個の第２分岐ゲート３９が接続している。各第２分岐ゲートにＭＯＳ型読み出し回路２１が接続している。
【０１６１】  実際のＭＯＳ読み出し回路は、配線を含めて図４に詳しく示されている。図１６には回路要素のみを示している。一般的なＭＯＳ読み出し回路２１はフローティングディフュージョン６５、リセットゲート６６、リセットドレーン６７、ソースフォロワーアンプ６８からなる。消費電力を減らすために、信号読み出し時以外ではソースフォロワーアンプに流れる電流をオフするためのパワースイッチ６９を付ける場合もある。
【０１６２】  図１６には第２の実施の形態のイメージセンサの全体図７０も示している。センサチップ７１、メモリチップ７２が接合された構造からなる。これらのチップはマイクロバンプとＴＳＶ（描かれていない）により電気的に接合されている。
【０１６３】  図１６中の読み出し回路は１８個あるので、それを構成するフローティングディフュージョン、リセットゲート等の回路要素はそれぞれ１８個ある。ＭＯＳ読み出し回路に対する配線は２種類に分けられる。１８個の同一の回路要素について共通の１本の配線で制御されるものと、１８個の同一の回路要素に対して１８本の配線が必要なものがある。
【０１６４】  １８本の配線が必要なものは、ソースフォロワーアンプからの信号の出力配線７３とリセットゲートの制御配線７４である。パワースイッチを付ける場合はその制御配線７５も１８本必要である。
【０１６５】  このうち、信号出力配線は、信号出力配線マイクロバンプ７６を介して、メモリチップ７２上のアナログメモリ７７に電気的に接合している。リセットドレーンとソースフォロワからのドレーン電流はドレーン配線７８を介して排出される。
【０１６６】  アナログメモリ７７は、センサチップ上の１個の読み出し回路２１に対するメモリ領域を示す。また図中にはアナログメモリ回路要素を３個示しているが、実際には６個である。従ってメモリチップ上の全アナログメモリの数は１０８（＝６×１８）である。
【０１６７】  アナログメモリでは選択トランジスタ７９を介してセンサチップから送られてくる画像信号を分岐してメモリ用キャパシタ８０に記録する。
【０１６８】  撮影後は読み出し用選択トランジスタ８１を介して信号読み出し線８２から保存されている画像信号を逐次外部に読み出す。実際には読み出し回路２１に類似の回路を通してＣＭＯＳトランジスタで画像信号を読み出すが、これは通常の撮像素子の信号読み出し方法と同じであるので、説明を割愛する。
【０１６９】  電荷収集ゲートと、第２分岐ゲートの各画素内における番号の付け方を説明する。第１の実施の形態と違い、画素の左右に分けず、時計回りに１周する。
【０１７０】  ６個の電荷収集ゲート３８の番号は３８１から３８６までの通し番号である。
【０１７１】  １８個の第２分岐ゲート３９の内、３９１から３９６までは３個おきに通し番号がついている。すなわち電荷収集ゲート３８１から３８６のそれぞれに接続している３個の第２分岐ゲートの内の最初の１個に３９１から３９６までの通し番号がついている。
【０１７２】  これが一巡すると、電荷収集ゲート３８１から３８６のそれぞれに接続している３個の第２分岐ゲートの内の２番目の第２分岐ゲートに３９７から３９１２までの番号が付けられている。同様に３番目の第２分岐ゲートに３９１３から３９１８までの番号が付けられている。
【０１７３】  したがって右上の第２分岐ゲートから（３９１、３９７、３９１３）、（３９２、３９８、３９１４）、・・・、（３９６、３９１２、３９１８）の順番で番号が付けられている。
【０１７４】  同様に読み出しＭＯＳゲート２１には（２１１、２１７、２１１３）、（２１２、２１８、２１１４）、・・・、（２１６、２１１２、２１１８）の順番で番号が付けられている。
【０１７５】  中心から外縁までの１画素の半径は６．５ミクロンである。ドレーンの半径は０．５ミクロン、ドレーンゲート電極の幅は０．７ミクロン、電荷収集ゲート電極の幅は１．３ミクロンである。第２分岐ゲート１．０ミクロン、読み出しＭＯＳ回路の放射方向長さは２．８ミクロンである。また２個の０．１ミクロン幅の絶縁スペースがある。１画素の直径は１３ミクロンである。
【０１７６】  画素数は１０００×１０００で、合計１００万画素である。受光面サイズは１辺が１３ミリメートルの正方形、チップサイズは１辺が２１ミリメートルの正方形である。
【０１７７】  センサチップ７１の断面構造は基本的に図８の第１の実施の形態と同様である。
【０１７８】  裏面４４に加える電圧は一定の―１１Ｖ、ドレーン３０の電圧は一定の１Ｖ、ドレーンゲート３１の電圧はＶＨ＝−１Ｖ、ＶＬ＝―４Ｖ、電荷収集ゲート３８と第２分岐ゲート３９の電圧はＶＨ＝０Ｖ、ＶＬ＝−３Ｖ、リセットゲートの電圧はＶＨ＝１Ｖ，ＶＬ＝−２Ｖ、リセットドレーン電圧は１Ｖである。
【第２の実施の形態の動作】
【撮影動作】
【０１７９】  撮影時のドレーンゲート３１、電荷収集ゲート３８、と第２分岐ゲート３９の動作は、第１の実施の形態の撮影時の動作とほぼ同じである。第１の実施の形態では右上コーナーのゲートから始まって第２分岐ゲートを３個おきに時計回りに右半分の撮影動作を行い３個の画像信号を取得すると、左上コーナーのゲートに移って、そこから半時計回りに３個の画像信号を取得した。これを３順繰り返した。第２の実施の形態では、常に時計回りで、一巡で第２分岐ゲート３個おきに６個の画像信号を取得して一巡する。
【０１８０】  これを繰り返せば連続１８枚の画像が撮影できる。
【０１８１】  図１７に撮影時の電荷収集ゲート３８１、第２分岐ゲート３９１、読み出しＭＯＳ回路２１１を通る断面の表面付近の電位分布を示す。これら第１の実施の形態の断面の電位分布では図１０Ａの場合に相当する。
【０１８２】  読み出し方法を除けば、それ以後の画素内の画像信号の転送と保存手順は第１の実施の形態と同じである。
【０１８３】  アンチブルーミングやスキミングの方法も同様である。
【０１８４】  フローティングディフュージョン上に画像信号が転送されると、フローティングディフュージョンで電圧信号に変換し、ソースフォロワーアンプで電流増幅し、電圧信号として画像信号を連続的にメモリチップに転送する。
【０１８５】  このとき、信号の転送に要する時間は撮影フレーム間隔の１８倍になる。
【第２の実施の形態の効果】
【０１８６】  フローティングディフュージョンの前までは画像信号の転送経路は空乏化されており、信号の転送はＣＣＤ型であるので、冷却すればノイズレスで信号転送できる。もともと超高速撮影では１フレーム当たりの暗電流は無視できる程度に小さい。
【０１８７】  一方、フローティングディフュージョンからの読み出しノイズは、読み出し速度が大きいほど大きい。
【０１８８】  従って、例えば撮影時間間隔が１ナノ秒のとき、個々のフローティングディフュージョンからの読み出し時間は１８ナノ秒になる。すなわち読み出し周波数は約５０ＭＨｚになるので、既存技術で低ノイズで連続的に多数の画像信号をメモリチップ上に記録できる。
【その他の実施の形態】
【連続ディジタル記録】
【０１８９】  第２の実施の形態では図１６に示すようにメモリチップにはセンサチップ上の１個の読み出し回路に対して６個のアナログメモリを備えるメモリ領域を載せている。このかわりにＡＤコンバータを１個載せれば連続的にＡＤ変換しデジタル記録することもできる。入力周波数が５０ＭＨｚ程度であれば、ダイナミックレンジが８ビット程度であると、既存の小型のＡＤコンバータでＡＤ変換できる。
【画素配列】
【０１９０】  図１３の画素の配列は正方格子上の配列であるが、蜂の巣構造でも良い。ただし横軸と縦軸の画素ピッチが変わる。図２の平面構造は蜂の巣構造であるが、この問題の解決のために。画素を縦方向に圧縮した設計になっている。
【信号増幅】
【０１９１】  超高速撮影では、入射光子数が少ないので信号増幅手段を組み入れても良い。例えば、入射光の入射時にＭＣＰ（マイクロチャンネル）等の信号増倍デバイスを挿入する方法や、センサーチップの中の信号電荷の転送経路の一部に高い電界をかけて信号増幅する方法がある。
【フォトンカウンティング】
【０１９２】    入射光量が非常に少ない場合には、ＡＤコンバータのかわりに、ＳＰＡＤ（Ｓｉｎｇｌｅ  Ｐｈｏｔｏｎ  Ａｖａｌａｎｃｈｅ  Ｄｉｏｄｅ）を組み入れても良い。このときはフォトンの入射時間を記録する。Ｘ線撮影の場合も同様である。
【半導体材料】
【０１９３】  半導体材料はシリコンとは限らない。
【０１９４】  また図８の光電変換層４７と拡散回路層４８は同一材料でなくても良い。
【０１９５】  例えば光電変換層４７をゲルマニウムにすると、波長１ミクロンから２ミクロン程度の近赤外撮影ができる。
【０１９６】  ただし、半導体プロセスの微細化はシリコン半導体が進んでいるので、拡散回路層はシリコンで作る方が良い。
【０１９７】  ゲルマニウム結晶はシリコン結晶と同様にダイヤモンド結晶である。ただし、ゲルマニウムの格子定数は５．６７５オングストロームであり、シリコンのそれは５．４３０１オングストロームであるから、これらを接合すると４％程度の格子不整合が生じる。従ってゲルマニウム光電変換層とシリコン層の間にバッファ層を設け、格子不整合による暗電流の生成を抑制する必要がある。
【０１９８】  格子不整合による暗電流の抑制には、この暗電流の発生場である接合面積を小さくすることが効果的である。
【０１９９】  第１の実施の形態の場合のように、図８に示すガイドパイプを使うと接合面積は小さくなる。図８の例では、画素の１辺が１６ミクロンでガイドパイプの１辺が４ミクロンであるから、面積比は１／１６になる。
【０２００】  ただし集光手段が必要になる。
【０２０１】  非特許文献３で開示した凸型のピラミッドで電荷を表面側の画素中心に集めればこの問題は解決する。ゲルマニウムはダイヤモンド結晶であるので、表面に対して５４．７度の角度を持つピラミッドの生成は可能である。
【０２０２】  ゲルマニウムは波長１．５ミクロン程度に高い感度を有する。一方、光ファイバーの損失も１．５ミクロン程度の波長に対して最も低い。
【０２０３】  光ファイバーの直径と本発明になるイメージセンサの画素サイズはともに１０ミクロンのオーダーであるから、サイズ的にも適合性が高い。
【０２０４】  画素ピッチで、各ファイバーと各画素を接合するのは技術的に難しいが、サイズが少し違っても、中心位置がずれていても、信号処理で正しい信号に復元できる。
【０２０５】  光通信システムをほとんど光回路で作ったとしても、最後は電子信号に直す必要がある。多数の光ファイバーの束と、ゲルマニウムを光電変換材料とする本発明になるイメージセンサに接合すれば、現在の技術を用いる場合よりもはるかに高速の光通信を実現できる。
【撮像手段】
【０２０６】  図１８には本発明になるイメージセンサの全体図８３を示している。
図１９は撮像手段（カメラ）８４を示している。
【０２０７】  イメージング部８５には図７、図１６で示した画素の集合が並んでいる。
【０２０８】  図１８で、受光面の左右に画素を駆動するための制御部８６と、撮影された画像信号を受光面外に読み出し、予備信号処理をした後、デジタル変換してイメージセンサ外に読み出すためのアナログ処理部８７、ＡＤ変換部８８、ラインメモリ８９、通信部（ＬＶＤＳ）９０、通信ターミナル９１等の回路群が組み込まれている
【０２０９】  図１９で、カメラ９２は撮像部９３と制御部９４からなる。イメージセンサ９５は、イメージセンサの駆動回路９６から送られる電圧群によって駆動される。入射光９７は光学系９８を通って、パッケージ９９の上に載せられたイメージセンサ９５に入射する。光電変換により信号電子に変換される。
【０２１０】  撮影終了後にイメージセンサからメイン処理回路（ＡＥＦ  ＴＧ）１００によりイメージセンサ外にデジタル信号として読み出され、一旦バッファメモリ１０１に読み出された順に保存される。画像信号は高速信号転送のために再グループ化され、メイン処理回路を通ってＤＳＰ１０２で良質な画像信号にするために信号処理される。画像メモリ１０３に記録されたのち、表示エンジン１０４でユーザーが希望する画像モードに変換されてモニター（描かれていない）で表示される。
【０２１１】  図１８、図１９に示したカメラの構造は標準的なものであって。用途によってバリエーションがある。例えばＩｍａｇｉｎｇ  ＴＯＦ  ＭＳに用いる場合は、レンズが無く、真空中に設置される。冷却装置を備える場合もある。
【産業上の利用可能性】
【０２１２】  本発明になるイメージセンサは超高速現象の撮影だけでなく、飛行時間計測型（ＴＯＦ（Ｔｉｍｅ−ｏｆ−Ｆｌｉｇｈｔ）型）や寿命計測型（Ｌｉｆｅｔｉｍｅ型）の計測装置にセンサとして、これらの装置の性能を飛躍的に改善する。【０２１３】  また、光電変換層をゲルマニウムにし、本発明になる超高速イメージセンサと多数の光ファイバーから成る光ファイバーバンドルを接合すれば、信号転送速度を飛躍的に大きくできる。
【符号の説明】
【０２１４】  同一種類の複数の要素を区別して表示する場合は、２桁の共通の番号の後に１から始まる通し番号を付ける。この場合は番号を１文字インデントする。【０２１５】１  裏面照射マルチ電荷収集ゲートイメージセンサの１画素の断面図
２  該イメージセンサの表面側の電極の配置図
３  裏面
４  入射光
５  生成した信号電荷
６  ｐ−ｗｅｌｌ
７  画素中心
８  電荷収集電極８
９  電荷を収集中の電荷収集電極
１０  各電荷収集ゲートに接続した電荷保存ゲート
１１  アウトプットゲート
１２  読み出しＣＣＤゲート
１３  読み出しＣＣＤ上の信号の転送方向
１４  裏面から各電荷収集ゲートまでの電荷転送経路
１５  特許文献１で開示されている発明の実施例５の平面図
１６  特許文献１で開示されている発明の実施例７の平面図
１７  誘導ゲート
１８  電荷収集ゲート
１９  アウトプットゲート
２０  フローティングディフュージョン
２１  読み出しＭＯＳ回路
２１１〜２１１８  読み出しＭＯＳゲート
２２  信号線
２３  非特許文献２に開示したイメージセンサの平面側の１画素の構造
２４  電荷収集ゲート
２５  ドレーンゲート
２６  ドレーン
２７  裏面の左上のコーナーで生成した信号電子の平面図上の軌跡
２８  折りたたまれた４個のＣＣＤメモリ
２９  本発明のセンサチップの１画素の基本的な形態
３０  ドレーン
３１  ドレーンゲ
３２  電荷収集ゲート
３３  放射方向に広がる３本の回路要素
３４  該回路要素に接続する３本の回路要素
３５  円で表される信号読み出し回路
３６  本発明の第１の実施の形態のセンサチップの表面側の電極の配置図
３７  該第１の実施の形態の１画素の断面図
３８  ドレーンゲートに放射状に接続する６個の電荷収集ゲート
３８１〜３８６  電荷収集ゲート
３９  さらに各電荷収集ゲートに接続する３個の第２分岐ゲート
３９１〜３９１８  第２分岐ゲート
４０  第２分岐ゲートから放射方向に接続する電荷保存ゲート
４０１〜４０３  電荷保存ゲート
４１  アウトプットゲート
４１１〜４１３  アウトプットゲート
４２  読み出しＣＣＤゲート
４２１〜４２３  読み出しＣＣＤ］ゲート
４３  チャネルストップ
４４  裏面
４５  集光手段
４５１  オンチップマイクロレンズ
４５２  光ガイド
４６  裏面の中央部
４７  シリコンガイドパイプ
４８  表面側のシリコン半導体層（「拡散回路層」
４８１  拡散回路層の上層
４８２  拡散回路層の下層
４９  拡散回路層の中心部
５０  断面
５１  信号電子
５２  断面
５３  ドレーン上のｐ層
５４  第２分岐ゲートの電位バリア
５５  アウトプットゲートの電位バリア
５６  全画素列からの信号電荷の読み出し手順
５７  水平ＣＣＤ
５８  読み出しアンプ
５９  バッド領域
６０  円形の画素構造配列に対して使われていない空間
６１  外部ドレーンゲート
６２  外部ドレーン
６３  本発明の第２の実施の形態の表面側の画素構造
６４  読み出し回路の拡大図
６５  フローティングディフュージョン
６６  リセットゲート
６７  リセットドレーン
６８  ソースフォロワーアンプ
６９  パワースイッチ
７０  第２の実施の形態のイメージセンサの全体図
７１  センサチップ
７２  メモリチップ
７３  ソースフォロワーアンプからの信号の出力配線
７４  リセットゲートの制御配線
７５  パワースイッチの制御配線
７６  信号出力配線マイクロバンプ
７７  アナログメモリ
７８  ドレーン配線
７９  選択トランジスタ
８０  メモリ用キャパシタ
８１  読み出し用選択トランジスタ
８２  信号読み出し線
８３  本発明になるイメージセンサの全体図
８４  撮像手段（カメラ）
８５  イメージング部
８６  画素を駆動するための制御部
８７  アナログ処理部
８８  ＡＤ変換部
８９  ラインメモリ
９０  通信部（ＬＶＤＳ）
９１  通信ターミナル
９２  カメラ
９３  撮像部
９４  制御部
９５  イメージセンサ
９６  駆動回路
９７  入射光
９８  光学系
９９  パッケージ
１００  メイン処理回路（ＡＥＦ  ＴＧ）
１０１  バッファメモリ
１０２  ＤＳＰ
１０３  画像メモリ
１０４  表示エンジン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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