(57)【要約】【課題】書込み電流を低減しつつ、誤書き込みを抑制する。【解決手段】一実施形態の磁気記憶装置は、第１配線と、磁気抵抗効果素子と、を備える。上記第１配線は、軽金属を含む第１非磁性体と、上記第１非磁性体上において重金属を含む第２非磁性体と、を含む。上記磁気抵抗効果素子は、上記第２非磁性体上の第３非磁性体と、上記第３非磁性体上の第１強磁性体と、第２強磁性体と、上記第１強磁性体と上記第２強磁性体との間の第４非磁性体と、を含む。上記第３非磁性体は、２ナノメートル以下の膜厚を有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１配線と、磁気抵抗効果素子と、を備え、
前記第１配線は、
軽金属を含む第１非磁性体と、
前記第１非磁性体上において重金属を含む第２非磁性体と、
を含み、
前記磁気抵抗効果素子は、
前記第２非磁性体上の第３非磁性体と、
前記第３非磁性体上の第１強磁性体と、
第２強磁性体と、
前記第１強磁性体と前記第２強磁性体との間の第４非磁性体と、
を含み、
前記第３非磁性体は、２ナノメートル以下の膜厚を有する、
磁気記憶装置。
【請求項２】
前記第３非磁性体は、前記第１強磁性体と接する酸化物又は窒化物の第１層を含む、
請求項１記載の磁気記憶装置。
【請求項３】
前記第３非磁性体は、
酸化マグネシウム（ＭｇＯ）を含み、
１ナノメートル以下の膜厚を有する、
請求項２記載の磁気記憶装置。
【請求項４】
前記第３非磁性体は、前記第２非磁性体と前記第１層との間に、重金属を含む第２層を更に含む、
請求項２記載の磁気記憶装置。
【請求項５】
前記第２非磁性体内の前記重金属は、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）から選択される少なくとも１つの元素を含む、
請求項１記載の磁気記憶装置。
【請求項６】
前記第２非磁性体内の前記重金属は、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、及び金（Ａｕ）から選択される少なくとも１つの元素を含む、
請求項１記載の磁気記憶装置。
【請求項７】
前記第２非磁性体内の前記重金属は、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、及びニオブ（Ｎｂ）、及びモリブデン（Ｍｏ）から選択される少なくとも１つの元素を含む、
請求項１記載の磁気記憶装置。
【請求項８】
前記第２非磁性体内の前記重金属は、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、及び銀（Ａｇ）から選択される少なくとも１つの元素を含む、
請求項１記載の磁気記憶装置。
【請求項９】
前記第１非磁性体内の前記軽金属は、銅（Ｃｕ）又はアルミニウム（Ａｌ）を含む、
請求項１記載の磁気記憶装置。
【請求項１０】
前記第２非磁性体の比抵抗は、前記第１非磁性体の比抵抗より大きく、
前記第２非磁性体の膜厚は、前記第１非磁性体の膜厚の半分以下である、
請求項１記載の磁気記憶装置。
【請求項１１】
前記第４非磁性体は、
酸化マグネシウムを含み、
１ナノメートル以下の膜厚を有する、
請求項１記載の磁気記憶装置。
【請求項１２】
前記磁気抵抗効果素子に直列接続されたスイッチング素子と、
前記第１配線との間に前記磁気抵抗効果素子及び前記スイッチング素子を挟む第２配線と、
を更に備えた、請求項１記載の磁気記憶装置。
【請求項１３】
前記磁気抵抗効果素子は、
前記第１強磁性体から前記第２強磁性体に流れる第１電流に応じて第１抵抗値を有し、
前記第２強磁性体から前記第１強磁性体に流れる第２電流に応じて前記第１抵抗値より高い第２抵抗値を有する
ように構成された
請求項１２記載の磁気記憶装置。
【請求項１４】
前記第１強磁性体を前記第１抵抗値にする動作の際に、前記第１電流と、前記第１配線の第１端から第２端に流れる第３電流とを流し、
前記第１強磁性体を前記第２抵抗値にする動作の際に、前記第２電流と、前記第１配線の前記第２端から前記第１端に流れる第４電流とを流す
ように構成された制御回路を更に備えた、
請求項１３記載の磁気記憶装置。
【請求項１５】
前記スイッチング素子は、二端子型のスイッチング素子である、
請求項１２記載の磁気記憶装置。
【請求項１６】
前記第１強磁性体は、前記第１配線の上方に設けられた、
請求項１記載の磁気記憶装置。
【請求項１７】
前記第１強磁性体は、前記第１配線の下方に設けられた、
請求項１記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、磁気記憶装置に関する。
【背景技術】
【０００２】
磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１９−３３１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書込み電流を低減しつつ、誤書込みを抑制する。
【課題を解決するための手段】
【０００５】
実施形態の磁気記憶装置は、第１配線と、磁気抵抗効果素子と、を備える。上記第１配線は、軽金属を含む第１非磁性体と、上記第１非磁性体上において重金属を含む第２非磁性体と、を含む。上記磁気抵抗効果素子は、上記第２非磁性体上の第３非磁性体と、上記第３非磁性体上の第１強磁性体と、第２強磁性体と、上記第１強磁性体と上記第２強磁性体との間の第４非磁性体と、を含む。上記第３非磁性体は、２ナノメートル以下の膜厚を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る磁気記憶装置の構成を説明するためのブロック図。
【図２】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。
【図３】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図４】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図５】第１実施形態に係る磁気記憶装置の磁気抵抗効果素子、及び記憶層に近接する配線の構成を説明するための断面図。
【図６】第１実施形態に係る磁気記憶装置におけるデータ“０”の書込み動作を模式的に説明するための回路図。
【図７】第１実施形態に係る磁気記憶装置におけるデータ“０”の書込み動作を模式的に説明するための断面図。
【図８】第１実施形態に係る磁気記憶装置におけるデータ“１”の書込み動作を模式的に説明するための回路図。
【図９】第１実施形態に係る磁気記憶装置におけるデータ“１”の書込み動作を模式的に説明するための断面図。
【図１０】第２実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図１１】第２実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図１２】第２実施形態に係る磁気記憶装置の磁気抵抗効果素子、及び記憶層に近接する配線の構成を説明するための断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
【０００８】
１．第１実施形態
第１実施形態に係る磁気記憶装置について説明する。第１実施形態に係る磁気記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistive effect）を有する素子（ＭＴＪ素子、又はmagnetoresistive effect elementとも言う。）を記憶素子として用いた、垂直磁化方式による磁気記憶装置である。
【０００９】
１．１  構成
まず、第１実施形態に係る磁気記憶装置の構成について説明する。
【００１０】
１．１．１  磁気記憶装置
図１は、第１実施形態に係る磁気記憶装置の構成を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備えている。
【００１１】
メモリセルアレイ１０は、各々が行（row）、及び列（column）の組に対応付けられた複数のメモリセルＭＣを備えている。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
【００１２】
ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続され、デコード回路１３からアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、デコード結果に基づき、ワード線ＷＬの各々について、両端に異なる電圧を独立に印加可能に構成される。また、ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
【００１３】
カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続され、デコード回路１３からアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、デコード結果に基づき、ビット線ＢＬの各々について、両端に異なる電圧を独立に印加可能に構成される。また、カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列を選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。
【００１４】
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。
【００１５】
書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。
【００１６】
読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプ（図示せず）を含む。
【００１７】
電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
【００１８】
入出力回路１７は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。
【００１９】
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【００２０】
１．１．２  メモリセルアレイ
次に、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。図２では、ワード線ＷＬが２つの小文字のアルファベット（“ｕ”及び“ｄ”）と、インデックス（“＜＞”）と、を含む添え字によって分類されて示されている。
【００２１】
図２に示すように、メモリセルＭＣ（ＭＣｕ及びＭＣｄ）は、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）のうちの１本と、複数のワード線ＷＬｄ（ＷＬｄ＜０＞、ＷＬｄ＜１＞、…、ＷＬｄ＜Ｍ＞）及びＷＬｕ（ＷＬｕ＜０＞、ＷＬｕ＜１＞、…、ＷＬｕ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣｄ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬｄ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続され、メモリセルＭＣｕ＜ｉ、ｊ＞は、ワード線ＷＬｕ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。
【００２２】
なお、添え字の“ｄ”及び“ｕ”はそれぞれ、例えば、ビット線ＢＬに対して下方に設けられたもの、及び上方に設けられたもの、を便宜的に識別するものである。メモリセルアレイ１０の立体的な構造の例については、後述する。
【００２３】
メモリセルＭＣｄ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｄ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｄ＜ｉ、ｊ＞を含む。メモリセルＭＣｕ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｕ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｕ＜ｉ、ｊ＞を含む。
【００２４】
セレクタＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチング素子としての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のセレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、セレクタＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。
【００２５】
セレクタＳＥＬは、例えば二端子間（二端子型）のスイッチング機能を有するスイッチング素子であってもよい。二端子間に印加する電圧が閾値以下の場合、そのスイッチング素子は”高抵抗”状態、例えば電気的に非導通状態である。二端子間に印加する電圧が閾値以上の場合、スイッチング素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。例えば、このスイッチング素子には、テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、例えば、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチング素子は他にも、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、及びアンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
【００２６】
磁気抵抗効果素子ＭＴＪは、セレクタＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。
【００２７】
次に、メモリセルアレイ１０の断面構造について図３及び図４を用いて説明する。図３及び図４は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図の一例を示している。図３及び図４はそれぞれ、メモリセルアレイ１０を互いに交差する異なる方向から見た断面図である。
【００２８】
図３及び図４に示すように、メモリセルアレイ１０は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。すなわち、図３及び図４はそれぞれ、メモリセルアレイ１０を、Ｙ方向及びＸ方向から見た断面図である。
【００２９】
半導体基板２０上には、各々が少なくとも２層の導電体が積層されて形成された、複数の積層導電体２１が設けられる。例えば、複数の積層導電体２１の各々は、半導体基板２０側から導電性の非磁性体２１１及び非磁性体２１２がこの順に積層される。複数の積層導電体２１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延び、ワード線ＷＬｄとして機能する。積層導電体２１の詳細については後述する。
【００３０】
なお、図３及び図４では、複数の積層導電体２１が半導体基板２０上に設けられる場合について説明したが、これに限られない。例えば、複数の積層導電体２１は、半導体基板２０に接することなく、上方に離れて設けられてもよい。
【００３１】
１つの積層導電体２１の上面上には、各々が磁気抵抗効果素子ＭＴＪｄとして機能する複数の素子２２が設けられる。１つの積層導電体２１の上面上に設けられる複数の素子２２は、例えば、Ｘ方向に沿って並んで設けられる。すなわち、１つの積層導電体２１の上面には、Ｘ方向に沿って並ぶ複数の素子２２が共通して接続される。なお、素子２２の構成の詳細については、後述する。
【００３２】
複数の素子２２の各々の上面上には、セレクタＳＥＬｄとして機能する素子２３が設けられる。複数の素子２３の各々の上面は、複数の積層導電体２４のいずれか１つに接続される。積層導電体２４は、例えば、積層導電体２１と同等の構成を有する。すなわち、積層導電体２４は、少なくとも２層の導電性の非磁性体２４１及び２４２が半導体基板２０側からこの順に積層される。複数の積層導電体２４は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延び、ビット線ＢＬとして機能する。
【００３３】
なお、図３及び図４では、複数の素子２３の各々が素子２２上、及び積層導電体２４上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２３の各々は、導電性のコンタクトプラグ（図示せず）を介して、素子２２、及び積層導電体２４と接続されていてもよい。
【００３４】
１つの積層導電体２４の上面上には各々が磁気抵抗効果素子ＭＴＪｕとして機能する複数の素子２５が設けられる。１つの積層導電体２４の上面上に設けられる複数の素子２５は、例えば、Ｙ方向に沿って並んで設けられる。すなわち、１つの積層導電体２４の上面には、Ｙ方向に沿って並ぶ複数の素子２５が共通して接続される。なお、素子２５は、例えば、素子２２と同等の構成を有する。
【００３５】
複数の素子２５の各々の上面上には、セレクタＳＥＬｕとして機能する素子２６が設けられる。素子２６は、例えば、素子２３と同等の機能構成を有する。複数の素子２６の各々の上面は、複数の導電体２７のいずれか１つに接続される。複数の導電体２７は、導電性を有し、ワード線ＷＬｕとして機能する。複数の導電体２７は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。すなわち、１つの導電体２７には、Ｘ方向に沿って並ぶ複数の素子２６が共通して接続される。
【００３６】
なお、図３及び図４では、複数の素子２６の各々が素子２５上、及び導電体２７上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２６の各々は、導電性のコンタクトプラグ（図示せず）を介して、素子２５、及び導電体２７と接続されていてもよい。
【００３７】
以上のように構成されることにより、メモリセルアレイ１０は、１本のビット線ＢＬに対して、２本のワード線ＷＬｄ及びＷＬｕの組が対応する構造となる。そして、メモリセルアレイ１０は、ワード線ＷＬｄとビット線ＢＬとの間にメモリセルＭＣｄが設けられ、ビット線ＢＬとワード線ＷＬｕとの間にメモリセルＭＣｕが設けられ、Ｚ方向に異なる高さに設けられた複数の層がメモリセルアレイ１０として機能する構造を有する。図３において示された当該構造においては、メモリセルＭＣｄが下層に対応付けられ、メモリセルＭＣｕが上層に対応付けられる。すなわち、１つのビット線ＢＬに共通に接続される２つのメモリセルＭＣのうち、ビット線ＢＬの上層に設けられるメモリセルＭＣは添え字“ｕ”が付されたメモリセルＭＣｕに対応し、下層に設けられるメモリセルＭＣは添え字“ｄ”が付されたメモリセルＭＣｄに対応する。
【００３８】
１．１．３  磁気抵抗効果素子、及び記憶層に近接する配線
次に、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子、及び記憶層に近接する配線の構成例について図５を用いて説明する。図５は、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子、及び記憶層に近接する配線の構成を示す断面図である。図５では、例えば、図３に示された素子２２及び積層導電体２１をＺ方向に垂直な平面（例えば、ＸＺ平面）に沿って切った断面の一例が示される。なお、素子２５及び積層導電体２４は、素子２２及び積層導電体２１と同等の構成を有するため、説明を省略する。
【００３９】
図５に示すように、積層導電体２１は、低抵抗配線ＬＳＲｄとして機能する非磁性体２１１、及びスピン軌道トルク強調用配線（Spin orbit torque (SOT) enhanced wiring）ＳＯＴ＿ＥＬｄとして機能する非磁性体２１２を含む。素子２２は、下地層（Underlayer）ＵＬａとして機能する非磁性体２２１、下地層ＵＬｂとして機能する非磁性体２２２、記憶層ＳＬ（Storage layer）として機能する強磁性体２２３、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体２２４、参照層ＲＬ（Reference layer）として機能する強磁性体２２５、スペーサ層ＳＰ（Spacer layer）として機能する非磁性体２２６、及びシフトキャンセル層ＳＣＬ（Shift cancelling layer）として機能する強磁性体２２７を含む。
【００４０】
積層導電体２１及び素子２２は、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、非磁性体２１１、非磁性体２１２、非磁性体２２１、非磁性体２２２、強磁性体２２３、非磁性体２２４、強磁性体２２５、非磁性体２２６、及び強磁性体２２７の順に、複数の材料が積層される。素子２２（及び２５）は、例えば、素子２２（及び２５）を構成する磁性体の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型のＭＴＪ素子として機能する。
【００４１】
非磁性体２１１は、積層導電体２１全体の抵抗値の増加を抑制するために低抵抗な材料を含む。具体的には、非磁性体２１１は、例えば、アルミニウム（Ａｌ）又は銅（Ｃｕ）等の非磁性の軽金属を含む。
【００４２】
非磁性体２１２は、４ｄ遷移金属及び５ｄ遷移金属から選択される少なくとも１つの非磁性の重金属を含み、非磁性体２１２の比抵抗は、非磁性体２１１の比抵抗よりも大きい。積層導電体２１全体としての配線抵抗の増加を抑制するため、非磁性体２１２の膜厚は、例えば、非磁性体２１１の膜厚よりも薄くなるように設計される。なお、４ｄ遷移金属としては、例えば、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、及び銀（Ａｇ）を含む。５ｄ遷移金属としては、例えば、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、及び金（Ａｕ）を含む。
【００４３】
非磁性体２１２は、４ｄ遷移金属又は５ｄ遷移金属のように大きなスピン軌道結合強度を有する金属元素を含むことにより、非磁性体２１２内を流れる電子のスピンと、非磁性体２１２に近接する強磁性体２２３内の電子のスピンとの間にスピン軌道相互作用を発生させる。これにより、非磁性体２１２は、強磁性体２２３内のスピンに対してスピン軌道トルクを注入することができる。なお、非磁性体２１２は、上述した遷移金属のうち、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）（より望ましくは、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ））から選択される少なくとも１つの重金属を主に含む場合、スピン軌道トルクを比較的多く発生させることができる。一方、非磁性体２１２は、上述した遷移金属のうち、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、及び金（Ａｕ）（より望ましくは、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、及び金（Ａｕ））から選択される少なくとも１つの重金属を主に含む場合、比抵抗を比較的小さくすることができる。
【００４４】
非磁性体２２１は、４ｄ遷移金属及び５ｄ遷移金属から選択される少なくとも１つの非磁性の重金属を含む。なお、４ｄ遷移金属としては、例えば、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、及び銀（Ａｇ）を含む。５ｄ遷移金属としては、例えば、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、及び金（Ａｕ）を含む。非磁性体２２１は、非磁性体２１２と同様、非磁性体２２１内を流れる電子のスピンと、非磁性体２２１に近接する強磁性体２２３内の電子のスピンとの間にスピン軌道相互作用を発生させる。これにより、非磁性体２２１は、強磁性体２２３内のスピンに対してスピン軌道トルクを注入することができる。
【００４５】
非磁性体２２２は、強磁性体２２３と接するように設けられる非磁性体であり、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（Ａｌ２Ｏｘ）、マグネシウム−アルミニウム酸化物（ＭｇＡｌＯ）等の酸化物、又は窒化物を含む。非磁性体２２２は、例えば、体心立方系の結晶構造（膜面が（００１）面に配向したＮａＣｌ結晶構造）を有し、隣り合う強磁性体２２３の結晶化処理において、強磁性体２２３との界面から結晶質の膜を成長させるための核となるシード材としても機能し得る。
【００４６】
なお、非磁性体２２２は、非磁性体２１２（及び非磁性体２２１）と強磁性体２２３との間のスピン軌道相互作用の発生を妨げない程度、例えば、非磁性体２１２（及び非磁性体２２１）及び強磁性体２２３がスピンの拡散長よりも近づく程度に薄く設けられることが望ましい。具体的には、非磁性体２２２は、２ナノメートル以下の膜厚を有するように設計されることが望ましい。より望ましくは、非磁性体２２２及び非磁性体２２１は、合計で２ナノメートル以下の膜厚を有するように設計されることが望ましい。例えば、非磁性体２２２が酸化マグネシウム（ＭｇＯ）を含む場合、非磁性体２２２の膜厚は、１ナノメートル以下となるように設計される。
【００４７】
強磁性体２２３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体２２３は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体２２３は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）の少なくともいずれか１つを含む。また、強磁性体２２３は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、強磁性体２２３は、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。
【００４８】
非磁性体２２４は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含み、例えば１ナノメートル（ｎｍ）以下の膜厚及び１５Ωｃｍ２以下の面積抵抗を有する。非磁性体２２４は、強磁性体２２３と強磁性体２２５との間に設けられて、これら２つの強磁性体と共に磁気トンネル接合を形成する。また、非磁性体２２４は、体心立方系の結晶構造（膜面が（００１）面に配向したＮａＣｌ結晶構造）を有し、隣り合う強磁性体２２３及び２２５の結晶化処理において、強磁性体２２３との界面及び２２５との界面から結晶質の膜を成長させるための核となるシード材としても機能し得る。
【００４９】
強磁性体２２５は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体２２５は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体２２５は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）の少なくともいずれか１つを含む。また、強磁性体２２５は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、強磁性体２２５は、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。強磁性体２２５の磁化方向は、固定されており、図５の例では、強磁性体２２７の方向を向いている。なお、「磁化方向が固定されている」とは、磁気抵抗効果素子ＭＴＪ内を流れる強磁性体２２３の磁化方向を反転させ得る大きさの電流（又は当該電流によって発生するスピントランスファートルク）によって、磁化方向が変化しないことを意味する。
【００５０】
なお、図５では図示を省略しているが、強磁性体２２５は、複数の層からなる積層体であってもよい。具体的には例えば、強磁性体２２５を構成する積層体は、上述のコバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む界面層のうちの強磁性体２２７側の面上において、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体２２５を構成する積層導電体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体２２５を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。
【００５１】
非磁性体２２６は、非磁性の導電膜であり、例えばルテニウム（Ｒｕ）を含む。
【００５２】
強磁性体２２７は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体２２７は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金を含む。強磁性体２２７は、強磁性体２２７と同様、複数の層からなる積層体であってもよい。その場合、強磁性体２２７は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。
【００５３】
強磁性体２２７は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体２２７の磁化方向は、強磁性体２２５と同様に固定されており、図５の例では、強磁性体２２５の方向を向いている。
【００５４】
強磁性体２２５及び２２７は、非磁性体２２６によって反強磁性的に結合される。すなわち、強磁性体２２５及び２２７は、互いに反平行な磁化方向を有するように結合される。このため、図５の例では、強磁性体２２５及び２２７の磁化方向は、互いに向かい合う方向を向いている。このような強磁性体２２５、非磁性体２２６、及び強磁性体２２７の結合構造を、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造という。これにより、強磁性体２２７は、強磁性体２２５の漏れ磁場が強磁性体２２３の磁化方向に与える影響を相殺することができる。このため、強磁性体２２５の漏れ磁場等に起因する外的要因によって強磁性体２２３の磁化の反転し易さに非対称性が発生すること（すなわち、強磁性体２２３の磁化の方向の反転する際の反転し易さが、一方から他方に反転する場合と、その逆方向に反転する場合とで異なること）が抑制される。
【００５５】
第１実施形態では、上述したスピン軌道トルクに加え、磁気抵抗効果素子ＭＴＪに直接書込み電流を流すことによって記憶層ＳＬにスピントランスファートルクを注入し、固定された参照層ＲＬの磁化方向に対する、記憶層ＳＬの磁化方向を制御する。これにより、磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係を平行又は反平行に変化させることができ、低抵抗状態又は高抵抗状態のいずれかを取ることが出来る。
【００５６】
より具体的には、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【００５７】
また、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【００５８】
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【００５９】
１．２  動作
次に、第１実施形態に係る磁気記憶装置における動作について説明する。
【００６０】
１．２．１  データ“０”の書込み動作
図６及び図７はそれぞれ、第１実施形態に係る磁気記憶装置におけるデータ“０”の書込み動作を模式的に説明するための回路図及び断面図である。図６及び図７では、図５において説明した磁気抵抗効果素子ＭＴＪｄを高抵抗状態から低抵抗状態にする書込み動作（つまり、データ“０”の書込み動作）が示される。
【００６１】
まず、図６を参照してメモリセルの選択動作を説明する。
【００６２】
図６では、一例として、ビット線ＢＬ＜ｎ＞及びＢＬ＜ｎ＋１＞と、ワード線ＷＬｕ＜ｍ＞、ＷＬｄ＜ｍ＞、ＷＬｕ＜ｍ＋１＞、及びＷＬｄ＜ｍ＋１＞との間で接続される８つのメモリセルＭＣのうち、メモリセルＭＣｄ＜ｍ，ｎ＞が選択される場合が示される。
【００６３】
図６に示すように、ロウ選択回路１１及びカラム選択回路１２は、選択ワード線ＷＬ及び選択ビット線ＢＬの間に電圧Ｖｓｅｌが印加されるように制御する。電圧Ｖｓｅｌは、セレクタＳＥＬの閾値電圧Ｖｔｈより大きい電圧である。図６の例では、一例として、選択ワード線ＷＬｄ＜ｍ＞に電圧Ｖｓｅｌが印加され、選択ビット線ＢＬ＜ｎ＞に電圧ＶＳＳが印加される場合が示される。電圧ＶＳＳは、接地電圧であり、例えば０Ｖである。これにより、選択メモリセルＭＣ内のセレクタＳＥＬには、閾値電圧Ｖｔｈ以上の電圧が印加される。したがって、選択メモリセルＭＣ内のセレクタＳＥＬはオン状態となり、選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに選択ワード線ＷＬｄ＜ｍ＞から選択ビット線ＢＬ＜ｎ＞に向けて書込み電流を流すことができる。
【００６４】
また、ロウ選択回路１１は、選択ワード線ＷＬｄ＜ｍ＞の両端に電位差を発生させる。図６の例では、ロウ選択回路１１が選択ワード線ＷＬｄ＜ｍ＞の第１端に電圧Ｖｓｅｌを印加し、第２端に電圧Ｖｓｅｌより低い電圧Ｖｓｅｌ−αを印加する場合が一例として示される（αは正の実数）。これにより、ロウ選択回路１１は、選択メモリセルＭＣｄ＜ｍ，ｎ＞内を流れる電流に加えて、選択ワード線ＷＬｄ＜ｍ＞の第１端から第２端に向けても電流を流すことができる。
【００６５】
ロウ選択回路１１及びカラム選択回路１２は、非選択ワード線ＷＬ、及び非選択ビット線ＢＬに電圧Ｖｓｅｌ／２が供給されるように制御する。電圧Ｖｓｅｌ／２は、閾値電圧Ｖｔｈよりも低い電圧である。図６の例では、一例として、ワード線ＷＬｕ＜ｍ＞、ＷＬｄ＜ｍ＋１＞、及びＷＬｕ＜ｍ＋１＞、並びにビット線ＢＬ＜ｎ＋１＞に電圧Ｖｓｅｌ／２が印加される場合が示される。
【００６６】
選択ビット線ＢＬと非選択ワード線ＷＬとの間に設けられるメモリセルＭＣ、及び選択ワード線ＷＬと非選択ビット線ＢＬとの間に設けられるメモリセルＭＣは、半選択メモリセルＭＣ（又は半選択状態のメモリセルＭＣ）と言う。半選択メモリセルＭＣ内のセレクタＳＥＬには、閾値電圧Ｖｔｈ未満の電圧が印加される。このため、半選択メモリセルＭＣ内のセレクタＳＥＬはオフ状態となり、半選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに意図しない書込み電流又は読出し電流が流れることを抑制できる。
【００６７】
なお、半選択メモリセルＭＣは、第１半選択メモリセルＭＣと、第２半選択メモリセルＭＣと、に分類される。第１半選択メモリセルＭＣは、半選択状態であり、かつ記憶層ＳＬにスピン軌道トルクが注入されるメモリセルＭＣ（図６の例では、メモリセルＭＣｄ＜ｍ，ｎ＋１＞）である。第２半選択メモリセルＭＣは、半選択状態であり、かつ記憶層ＳＬにスピン軌道トルクが注入されないメモリセルＭＣ（図６の例では、メモリセルＭＣｕ＜ｍ，ｎ＞、ＭＣｄ＜ｍ＋１，ｎ＞、及びＭＣｕ＜ｍ＋１，ｎ＞）である。第１実施形態では、スピン軌道トルクのみに起因して、第１半選択メモリセルＭＣにおいて意図しないデータ書込みが発生しないように設計される。
【００６８】
非選択ビット線ＢＬと非選択ワード線ＷＬとの間に設けられるメモリセルＭＣは非選択メモリセルＭＣ（又は非選択状態のメモリセルＭＣ）と言う。図６の例では、非選択メモリセルＭＣは、メモリセルＭＣｕ＜ｍ，ｎ＋１＞、ＭＣｄ＜ｍ＋１，ｎ＋１＞、及びＭＣｕ＜ｍ＋１，ｎ＋１＞である。非選択ビット線ＢＬと非選択ワード線ＷＬには、いずれも電圧Ｖｓｅｌ／２が印加されるため、非選択メモリセルＭＣには、電圧降下が生じない。このため、非選択メモリセルＭＣ内のセレクタＳＥＬはオフ状態となり、非選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流が流れることを抑制できる。また、非選択メモリセルＭＣは、記憶層ＳＬにスピン軌道トルクが注入されることもないため、意図しないデータ書込みに対するリスクは比較的低い。
【００６９】
次に、図７を参照してメモリセルＭＣへのスピントルクの注入動作を説明する。
【００７０】
図７では、一例として、選択メモリセルＭＣｄ＜ｍ，ｎ＞及び第１半選択メモリセルＭＣｄ＜ｍ，ｎ＋１＞に注入されるスピントルクについて説明する。なお、図７では、強磁性体２２３の磁化方向が、強磁性体２２５の磁化方向と反平行な状態から平行な状態に磁化反転される場合が示される。
【００７１】
図７に示すように、選択メモリセルＭＣｄ＜ｍ，ｎ＞は、内部のセレクタＳＥＬｄ＜ｍ，ｎ＞がオン状態となることにより、選択ワード線ＷＬｄ＜ｍ＞から選択ビット線ＢＬ＜ｎ＞に向けて（強磁性体２２３から強磁性体２２５に向けて）電流Ｉａが流れる。強磁性体２２５内を通過した電子は、強磁性体２２５内の磁化方向にスピン分極する。強磁性体２２５内の磁化方向にスピン分極した電子は、強磁性体２２３の磁化方向を強磁性体２２５の磁化方向に反転させる向きのスピントランスファートルクを注入する。
【００７２】
加えて、選択ワード線ＷＬｄ＜ｍ＞は、第１端から第２端に向けて電流Ｉｂが流れる。上述の通り、選択ワード線ＷＬｄ＜ｍ＞のうち非磁性体２１２は、大きなスピン軌道結合強度を有する重金属を含むため、当該非磁性体２１２を流れる電子のスピンが、近接する強磁性体２２３内の電子のスピンとスピン軌道相互作用を起こす。このため、選択メモリセルＭＣｄ＜ｍ，ｎ＞及び第１半選択メモリセルＭＣｄ＜ｍ，ｎ＋１＞内のいずれの強磁性体２２３にも、スピン軌道トルクが注入される。なお、スピン軌道トルクの極性は、選択ワード線ＷＬｄ＜ｍ＞内を流れる電流Ｉｂの向きに依存する。このため、当該電流Ｉｂの向きを適切に設定することにより（図７の例では、紙面左側から右側に向かう方向）、強磁性体２２３の磁化方向を強磁性体２２５の磁化方向と平行な方向に反転させる向きのスピン軌道トルクを注入することができる。
【００７３】
以上のように動作させることにより、選択メモリセルＭＣｄ＜ｍ，ｎ＞の強磁性体２２３に、スピントランスファートルクに加えて、当該スピントランスファートルクと同じ極性のスピン軌道トルクを注入することができる。これにより、上述の２種類のスピントルクの和によって、強磁性体２２３の磁化方向を強磁性体２２５の磁化方向と平行な方向に反転させることができる。
【００７４】
１．２．２  データ“１”の書込み動作
図８及び図９はそれぞれ、第１実施形態に係る磁気記憶装置におけるデータ“１”の書込み動作を模式的に説明するための回路図及び断面図であり、それぞれ図６及び図７に対応する。図８及び図９では、図５において説明した磁気抵抗効果素子ＭＴＪｄを低抵抗状態から高抵抗状態にする書込み動作（つまり、データ“１”の書込み動作）が示される。
【００７５】
まず、図８を参照してメモリセルの選択動作を説明する。
【００７６】
図８に示すように、ロウ選択回路１１及びカラム選択回路１２は、選択ワード線ＷＬ及び選択ビット線ＢＬの間に電圧Ｖｓｅｌが印加されるように制御する。図８の例では、一例として、選択ワード線ＷＬｄ＜ｍ＞に電圧ＶＳＳが印加され、選択ビット線ＢＬ＜ｎ＞に電圧Ｖｓｅｌが印加される場合が示される。これにより、選択メモリセルＭＣ内のセレクタＳＥＬには、閾値電圧Ｖｔｈ以上の電圧が印加される。したがって、選択メモリセルＭＣ内のセレクタＳＥＬはオン状態となり、選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに選択ビット線ＢＬ＜ｎ＞から選択ワード線ＷＬｄ＜ｍ＞に向けて書込み電流を流すことができる。
【００７７】
また、ロウ選択回路１１は、選択ワード線ＷＬｄ＜ｍ＞の両端に電位差を発生させる。図８の例では、ロウ選択回路１１が選択ワード線ＷＬｄ＜ｍ＞の第１端に電圧ＶＳＳを印加し、第２端に電圧ＶＳＳより高い電圧ＶＳＳ＋αを印加する場合が一例として示される。これにより、ロウ選択回路１１は、選択メモリセルＭＣｄ＜ｍ，ｎ＞内を流れる電流に加えて、選択ワード線ＷＬｄ＜ｍ＞の第２端から第１端に向けても電流を流すことができる。
【００７８】
ロウ選択回路１１及びカラム選択回路１２は、非選択ワード線ＷＬ、及び非選択ビット線ＢＬに電圧Ｖｓｅｌ／２が供給されるように制御する。図８の例では、一例として、ワード線ＷＬｕ＜ｍ＞、ＷＬｄ＜ｍ＋１＞、及びＷＬｕ＜ｍ＋１＞、並びにビット線ＢＬ＜ｎ＋１＞に電圧Ｖｓｅｌ／２が印加される場合が示される。
【００７９】
半選択メモリセルＭＣ内のセレクタＳＥＬには、閾値電圧Ｖｔｈ未満の電圧が印加される。このため、半選択メモリセルＭＣ内のセレクタＳＥＬはオフ状態となり、半選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに意図しない書込み電流又は読出し電流が流れることを抑制できる。なお、図６の場合と同様に、半選択メモリセルＭＣのうち、メモリセルＭＣｄ＜ｍ，ｎ＋１＞は第１半選択メモリセルＭＣとなり、メモリセルＭＣｕ＜ｍ，ｎ＞、ＭＣｄ＜ｍ＋１，ｎ＞、及びＭＣｕ＜ｍ＋１，ｎ＞は第２半選択メモリセルＭＣとなる。
【００８０】
また、非選択メモリセルＭＣには、電圧降下が生じない。このため、非選択メモリセルＭＣ内のセレクタＳＥＬはオフ状態となり、非選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流が流れることを抑制できる。また、非選択メモリセルＭＣは、記憶層ＳＬにスピン軌道トルクが注入されることもないため、意図しないデータ書込みに対するリスクは比較的低い。
【００８１】
次に、図９を参照してメモリセルＭＣへのスピントルクの注入動作を説明する。図９では、強磁性体２２３の磁化方向が、強磁性体２２５の磁化方向と平行な状態から反平行な状態に磁化反転される場合が示される。
【００８２】
図９に示すように、選択メモリセルＭＣｄ＜ｍ，ｎ＞は、内部のセレクタＳＥＬｄ＜ｍ，ｎ＞がオン状態となることにより、選択ビット線ＢＬ＜ｎ＞から選択ワード線ＷＬｄ＜ｍ＞に向けて（強磁性体２２５から強磁性体２２３に向けて）電流Ｉｃが流れる。上述の通り、強磁性体２２５を通過した電子は強磁性体２２５内の磁化方向にスピン分極される。このため、強磁性体２２５内の磁化方向と反対の方向にスピン分極された電子が、強磁性体２２５を通過せずに、強磁性体２２３の磁化方向を強磁性体２２５の磁化方向と反対の方向に反転させる向きのスピントランスファートルクを注入する。
【００８３】
加えて、選択ワード線ＷＬｄ＜ｍ＞は、第２端から第１端に向けて電流Ｉｄが流れる。このため、選択メモリセルＭＣｄ＜ｍ，ｎ＞及び第１半選択メモリセルＭＣｄ＜ｍ，ｎ＋１＞内のいずれの強磁性体２２３にも、スピン軌道トルクが注入される。当該電流Ｉｄの向きを電流Ｉｂと逆向き（図７の例では、紙面右側から左側に向かう方向）に設定することにより、強磁性体２２３の磁化方向を強磁性体２２５の磁化方向と反平行な方向に反転させる向きのスピン軌道トルクを注入することができる。
【００８４】
以上のように動作させることにより、選択メモリセルＭＣｄ＜ｍ，ｎ＞の強磁性体２２３に、スピントランスファートルクに加えて、当該スピントランスファートルクと同じ極性を有するスピン軌道トルクを注入することができる。これにより、上述の２種類のスピントルクの和によって、強磁性体２２３の磁化方向を強磁性体２２５の磁化方向と反平行な方向に反転させることができる。
【００８５】
１．３  本実施形態に係る効果
第１実施形態によれば、積層導電体２１は、軽金属（例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ））を含む非磁性体２１１及び重金属（例えば４ｄ遷移金属又は５ｄ遷移金属）を含む非磁性体２１２がこの順に積層されて形成される。磁気抵抗効果素子ＭＴＪｄ内の強磁性体２２３は、非磁性体２１２に２ナノメートル以内に近接する。ロウ選択回路１１は、磁気抵抗効果素子ＭＴＪｄ＜ｍ，ｎ＞へのデータ“０”の書込み動作の際に、磁気抵抗効果素子ＭＴＪｄ＜ｍ，ｎ＞内に選択ワード線ＷＬｄ＜ｍ＞から選択ビット線ＢＬ＜ｎ＞に流れる電流Ｉａを流すと共に、選択ワード線ＷＬｄ＜ｍ＞の両端に電位差を与えて選択ワード線ＷＬｄ＜ｍ＞内に電流Ｉｂを流す。これにより、強磁性体２２３には、電流Ｉａに起因するスピントランスファートルクが注入されると共に、電流Ｉｂに起因するスピン軌道トルクが注入される。また、ロウ選択回路１１は、磁気抵抗効果素子ＭＴＪｄ＜ｍ，ｎ＞へのデータ“１”の書込み動作の際に、磁気抵抗効果素子ＭＴＪｄ＜ｍ，ｎ＞内に選択ビット線ＢＬ＜ｎ＞から選択ワード線ＷＬｄ＜ｍ＞に流れる電流Ｉｃを流すと共に、選択ワード線ＷＬｄ＜ｍ＞の両端に電位差を与えて選択ワード線ＷＬｄ＜ｍ＞内に電流Ｉｂと反対方向の電流Ｉｄを流す。これにより、強磁性体２２３には、スピントランスファートルクに加えて、スピン軌道トルクが注入される。このため、電流Ｉａ又はＩｃの大きさを、スピントランスファートルクのみで磁化反転させる場合に必要な書込み電流よりも小さくすることができる。また、スピン軌道トルクは、スピントランスファートルクよりも効率的にトルクを注入できるため、所定の書込み動作中に注入されるスピントルクの分散値を低減できる。このため、書込み動作において、所望のスピントルクを注入できないために誤書込みが発生する確率を低減することができる。
【００８６】
また、非磁性体２１１と非磁性体２２２との間には、重金属を含む非磁性体２２１が設けられる。これにより、電流Ｉｂ又はＩｄに起因するスピン軌道トルクをより効率的に強磁性体２２３に注入することができる。
【００８７】
また、非磁性体２１２の膜厚は、非磁性体２１１の膜厚の半分以下となるように設計される。これにより、積層導電体２１全体の抵抗値の増加を抑制しつつ、非磁性体２１１に流れる電流量に対する非磁性体２１２に流れる電流量が少なくなることを抑制できる。このため、電流Ｉｂ及びＩｄに起因するスピン軌道トルクを多く発生させることができ、より効率的な電流Ｉａ及びＩｃの低減に寄与できる。
【００８８】
また、非磁性体２２４は、酸化マグネシウム（ＭｇＯ）を含み、１ナノメートル以下の膜厚を有する。これにより、磁気抵抗効果素子ＭＴＪ内に電流を流すことができ、強磁性体２２３は、非磁性体２２４を流れるトンネル電流からスピントランスファートルクを受けることができる。
【００８９】
２．  第２実施形態
第１実施形態では、磁気抵抗効果素子ＭＴＪが、強磁性体２２３が強磁性体２２５の下方に設けられるボトムフリー構造である場合について説明した。この場合、ワード線ＷＬｄとメモリセルＭＣｄとの間、又はビット線ＢＬとメモリセルＭＣｕとの間にスピン軌道相互作用が発生することによって記憶層ＳＬの磁化反転がアシストされるが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、強磁性体２２３が強磁性体２２５の上方に設けられるトップフリー構造であってもよい。この場合、ビット線ＢＬとメモリセルＭＣｄとの間、又はワード線ＷＬｕとメモリセルＭＣｕとの間にスピン軌道相互作用が発生することによって記憶層ＳＬの磁化反転がアシストされる。以下の説明では、第１実施形態と同等の構成及び製造方法についてはその説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
【００９０】
２．１  メモリセルアレイ
第２実施形態に係る磁気記憶装置のメモリセルアレイの構成について説明する。
【００９１】
図１０及び図１１は、第２実施形態に係る磁気記憶装置の
メモリセルアレイの構成を説明するための断面図の一例を示している。図１０及び図１１はそれぞれ、第１実施形態における図３及び図４に対応する。
【００９２】
図１０及び図１１に示すように、半導体基板２０上には、複数の導電体２１Ａが設けられる。複数の導電体２１Ａは、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延び、ワード線ＷＬｄとして機能する。
【００９３】
１つの導電体２１Ａの上面上には、各々がセレクタＳＥＬｄとして機能する複数の素子２２Ａが設けられる。１つの導電体２１Ａの上面上に設けられる複数の素子２２Ａは、例えば、Ｘ方向に沿って並んで設けられる。すなわち、１つの導電体２１Ａの上面には、Ｘ方向に沿って並ぶ複数の素子２２Ａが共通して接続される。
【００９４】
複数の素子２２Ａの各々の上面上には、磁気抵抗効果素子ＭＴＪｄとして機能する素子２３Ａが設けられる。複数の素子２３Ａの各々の上面は、複数の積層導電体２４Ａのいずれか１つに接続される。複数の積層導電体２４Ａの各々は、少なくとも２層の導電性の非磁性体２４１Ａ及び２４２Ａがこの順に積層される。複数の積層導電体２４Ａは、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延び、ビット線ＢＬとして機能する。
【００９５】
なお、図１０及び図１１では、複数の素子２２Ａの各々が導電体２１Ａ上、及び素子２３Ａ上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２２Ａの各々は、導電性のコンタクトプラグ（図示せず）を介して、導電体２１Ａ、及び素子２３Ａと接続されていてもよい。
【００９６】
１つの積層導電体２４Ａの上面上には各々がセレクタＳＥＬｕとして機能する複数の素子２５Ａが設けられる。１つの積層導電体２４の上面上に設けられる複数の素子２５は、例えば、Ｙ方向に沿って並んで設けられる。すなわち、１つの積層導電体２４Ａの上面には、Ｙ方向に沿って並ぶ複数の素子２５Ａが共通して接続される。なお、素子２５Ａは、例えば、素子２２Ａと同等の構成を有する。
【００９７】
複数の素子２５Ａの各々の上面上には、磁気抵抗効果素子ＭＴＪｕとして機能する素子２６Ａが設けられる。素子２６Ａは、例えば、素子２３Ａと同等の機能構成を有する。複数の素子２６Ａの各々の上面は、複数の積層導電体２７Ａのいずれか１つに接続される。複数の導電体２７は、例えば、積層導電体２４Ａ都道等の構成を有する。すなわち、積層導電体２７Ａは、少なくとも２層の導電性の非磁性体２７１Ａ及び２７２Ａが半導体基板２０側からこの順に積層される。複数の積層導電体２７Ａは、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延び、ワード線ＷＬｕとして機能する。すなわち、１つの積層導電体２７Ａには、Ｘ方向に沿って並ぶ複数の素子２６Ａが共通して接続される。
【００９８】
なお、図１０及び図１１では、複数の素子２５Ａの各々が積層導電体２４Ａ上、及び素子２６Ａ上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２５Ａの各々は、導電性のコンタクトプラグ（図示せず）を介して、積層導電体２４Ａ、及び素子２６Ａと接続されていてもよい。
【００９９】
２．２  磁気抵抗効果素子、及び記憶層に近接する配線
次に、第２実施形態に係る磁気記憶装置の磁気抵抗効果素子、及び記憶層に近接する配線の構成例について図１２を用いて説明する。図１２は、第２実施形態に係る磁気記憶装置の磁気抵抗効果素子、及び記憶層に近接する配線の構成を示す断面図であり、第１実施形態における図５に対応する。図１２では、例えば、図１０に示された素子２３Ａ及び積層導電体２４ＡをＺ方向に垂直な平面（例えば、ＸＺ平面）に沿って切った断面の一例が示される。なお、素子２６Ａ及び積層導電体２７Ａは、素子２３Ａ及び積層導電体２４Ａと同等の構成を有するため、説明を省略する。
【０１００】
図１２に示すように、素子２３Ａは、シフトキャンセル層ＳＣＬとして機能する強磁性体２３１Ａ、スペーサ層ＳＰとして機能する非磁性体２３２Ａ、参照層ＲＬとして機能する強磁性体２３３Ａ、トンネルバリア層ＴＢとして機能する非磁性体２３４Ａ、記憶層ＳＬとして機能する強磁性体２３５Ａ、下地層ＵＬｂとして機能する非磁性体２３６Ａ、及び下地層ＵＬａとして機能する非磁性体２３７Ａを含む。積層導電体２４Ａは、スピン軌道トルク強調用配線ＳＯＴ＿ＥＬｄとして機能する非磁性体２４１Ａ、及び低抵抗配線ＬＳＲｄとして機能する非磁性体２４２Ａを含む。
【０１０１】
素子２３Ａ及び積層導電体２４Ａは、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、強磁性体２３１Ａ、非磁性体２３２Ａ、強磁性体２３３Ａ、非磁性体２３４Ａ、強磁性体２３５Ａ、非磁性体２３６Ａ、非磁性体２３７Ａ、非磁性体２４１Ａ、及び非磁性体２４２Ａの順に、複数の材料が積層される。
【０１０２】
第２実施形態では、強磁性体２３１Ａ、非磁性体２３２Ａ、強磁性体２３３Ａ、非磁性体２３４Ａ、強磁性体２３５Ａ、非磁性体２３６Ａ、非磁性体２３７Ａ、非磁性体２４１Ａ、及び非磁性体２４２Ａがそれぞれ、第１実施形態において説明した強磁性体２２７、非磁性体２２６、強磁性体２２５、非磁性体２２４、強磁性体２２３、非磁性体２２２、非磁性体２２１、非磁性体２１２、及び非磁性体２１１と同等の構成を有し、同等の機能を有する。これにより、スピントランスファートルクに加えてスピン軌道トルクを記憶層ＳＬに注入し、記憶層ＳＬの磁化方向を参照層ＲＬの磁化方向に対して制御することができる。
【０１０３】
２．３  本実施形態に係る効果
第２実施形態によれば、積層導電体２４Ａは、重金属を含む非磁性体２４１Ａ及び軽金属を含む非磁性体２４２Ａがこの順に積層される。磁気抵抗効果素子ＭＴＪｄ内の強磁性体２３５Ａは、非磁性体２４１Ａに２ナノメートル以内に近接する。これにより、トップフリー構造の磁気抵抗効果素子ＭＴＪの記憶層ＳＬに対してもスピントランスファートルクに加えてスピン軌道トルクを注入することができる。したがって、第１実施形態と同等の効果を奏することができる。
【０１０４】
３．その他
なお、上述の第１実施形態及び第２実施形態に限らず、種々の変形が適用可能である。
【０１０５】
例えば、上述の第１実施形態では磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕがいずれもボトムフリー構造である場合について説明し、第２実施形態では磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕがいずれもトップフリー構造である場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪｄのいずれか一方がボトムフリー構造で、他方がトップフリー構造となるように構成されてもよい。磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕがそれぞれボトムフリー構造及びトップフリー構造になる場合、ワード線ＷＬｄ及びＷＬｕが積層導電体となる。一方、磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕがそれぞれトップフリー構造及びボトムフリー構造になる場合、ビット線ＢＬのみが積層導電体となる。この場合においてビット線ＢＬに適用される積層導電体の構造は、例えば、１層の低抵抗配線を２層のスピン軌道トルク強調用配線が挟むような積層構造を有し得る。
【０１０６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１０７】
１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８制御回路、２０…半導体基板、２１，２４，２４Ａ，２７Ａ…積層導電体、２１Ａ，２７…導電体、２２，２２Ａ，２３，２３Ａ，２５，２５Ａ，２６，２６Ａ…素子、２１１，２１２，２２１，２２２，２２４，２２６，２３２Ａ，２３４Ａ，２３６Ａ，２３６Ａ，２４１Ａ，２４２Ａ…非磁性体、２２３，２２５，２２７，２３１Ａ，２３３Ａ，２３５Ａ…強磁性体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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