(57)【要約】【課題】一つの実施形態は、動作特性を容易に向上できる半導体記憶装置を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体記憶装置において、第１半導体ピラーは、第１領域内を第１方向に延在する。第２半導体ピラーは、第２領域内を第１方向に延在する。第１電荷蓄積層は、第１半導体ピラーと第１領域との間に配置されている。第２電荷蓄積層は、第２半導体ピラーと第２領域との間に配置されている。第１コンタクトプラグは、第３領域の第３方向における一端側に設けられる。第３領域は、第２導電層における第２分断膜の間の領域である。第２コンタクトプラグは、第４領域の第３方向における一端側に設けられる。第４領域は、第２導電層における第１分断膜と第２分断膜との間の領域である。第３コンタクトプラグは、第３領域の第３方向における他端側に設けられる。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１方向に積層された複数の第１導電層と、
前記複数の第１導電層の前記第１方向に配された第２導電層と、
前記第１方向と交差する第２方向に前記複数の第１導電層及び前記第２導電層を分断し、前記第１方向と前記第１方向及び前記第２方向に交差する第３方向とに延在する複数の第１分断膜と、
前記第２導電層における隣り合う前記第１分断膜の間の領域を前記第２方向に分断し、前記第１方向と前記第３方向とに延在する複数の第２分断膜と、
前記第１導電層における隣り合う前記第２分断膜の間の領域である第１領域内を前記第１方向に延在する第１半導体ピラーと、
前記第１導電層における隣り合う前記第１分断膜と前記第２分断膜と間の領域である第２領域内を前記第１方向に延在する第２半導体ピラーと、
前記第１半導体ピラーと前記第１領域との間に配置された第１電荷蓄積層と、
前記第２半導体ピラーと前記第２領域との間に配置された第２電荷蓄積層と、
前記第２導電層の前記第３方向における一端側に設けられる第１駆動回路と、
前記第２導電層の前記第３方向における他端側に設けられる第２駆動回路と、
前記第２導電層における前記第２分断膜の間の領域である第３領域の前記第３方向における一端側に設けられ、前記第３領域を前記第１駆動回路に電気的に接続する第１コンタクトプラグと、
前記第２導電層における前記第１分断膜と前記第２分断膜との間の領域である第４領域の前記第３方向における一端側に設けられ、前記第４領域を前記第１駆動回路に電気的に接続する第２コンタクトプラグと、
前記第３領域の前記第３方向における他端側に設けられ、前記第３領域を前記第２駆動回路に電気的に接続する第３コンタクトプラグと、
を備えた半導体記憶装置。
【請求項２】
前記第１領域における導電物質の占める割合は、前記第２領域における導電物質の占める割合より低い
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２駆動回路は、前記第４領域に電気的に接続されていない
請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１駆動回路及び前記第２駆動回路は、前記第３領域に対するプリチャージを第１の時間で行い、
前記第１駆動回路は、前記第４領域に対するプリチャージを前記第１の時間と異なる第２の時間で行う
請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１の時間は、前記第２の時間より短い
請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
３次元構造を有する半導体記憶装置では、複数の導電層が積層されその積層方向に半導体チャネルが貫通し、各導電層と半導体チャネルとの交差位置にメモリセルが配置される。これらの導電層のうち選択ゲート線として機能する導電層をさらに分割して個別に選択可能とする方式では、分割された導電層によって動作特性が異なることがあり、その結果として全体の動作特性が損なわれることがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−１５６９６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、動作特性をより向上することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、複数の第１導電層と第２導電層と複数の第１分断膜と複数の第２分断膜と第１半導体ピラーと第２半導体ピラーと第１電荷蓄積層と第２電荷蓄積層と第１駆動回路と第２駆動回路と第１コンタクトプラグと第２コンタクトプラグと第３コンタクトプラグとを有する半導体記憶装置が提供される。複数の第１導電層は、第１方向に積層されている。第２導電層は、複数の第１導電層の第１方向に配されている。複数の第１分断膜は、第２方向に複数の第１導電層及び第２導電層を分断する。第２方向は、第１方向と交差する方向である。複数の第１分断膜は、第１方向と第３方向とに延在する。第３方向は、第１方向及び第２方向に交差する方向である。複数の第２分断膜は、第２導電層における隣り合う第１分断膜の間の領域を第２方向に分断する。複数の第２分断膜は、第１方向と第３方向とに延在する。第１半導体ピラーは、第１領域内を第１方向に延在する。第１領域は、第１導電層における隣り合う第２分断膜の間の領域である。第２半導体ピラーは、第２領域内を第１方向に延在する。第２領域は、第１導電層における隣り合う第１分断膜と第２分断膜と間の領域である。第１電荷蓄積層は、第１半導体ピラーと第１領域との間に配置されている。第２電荷蓄積層は、第２半導体ピラーと第２領域との間に配置されている。第１駆動回路は、第２導電層の第３方向における一端側に設けられる。第２駆動回路は、第２導電層の第３方向における他端側に設けられる。第１コンタクトプラグは、第３領域の第３方向における一端側に設けられる。第３領域は、第２導電層における第２分断膜の間の領域である。第１コンタクトプラグは、第３領域を第１駆動回路に電気的に接続する。第２コンタクトプラグは、第４領域の第３方向における一端側に設けられる。第４領域は、第２導電層における第１分断膜と第２分断膜との間の領域である。第２コンタクトプラグは、第４領域を第１駆動回路に電気的に接続する。第３コンタクトプラグは、第３領域の第３方向における他端側に設けられる。第３コンタクトプラグは、第３領域を第２駆動回路に電気的に接続する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係る半導体記憶装置の構成を示す斜視図である。
【図２】図２は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図３】図３は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの構成を示す回路図である。
【図４】図４は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの駆動について説明するための図である。
【図５】図５は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの構成を示す断面図である。
【図６】図６は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの構成を示す平面図である。
【図７】図７は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの構成を示す断面図である。
【図８】図８は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイに対する駆動電圧の印加タイミングを示すタイミングチャートである。
【図９】図９は、第１の実施形態に係る半導体記憶装置の第１の変形例に含まれるメモリセルアレイの駆動について説明するための図である。
【図１０】図１０は、第１の実施形態に係る半導体記憶装置の第２の変形例に含まれるメモリセルアレイの駆動について説明するための図である。
【図１１】図１１は、第１の実施形態に係る半導体記憶装置の第２の変形例に含まれるメモリセルアレイに対する駆動電圧の印加タイミングを示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下に実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ２の構成を模式的に示す斜視図である。半導体記憶装置１は、３次元配置されたメモリセルを含むＮＡＮＤ型不揮発性メモリである。
【０００９】
以下の説明では、図１等に示すように、半導体基板ＳＵＢの表面に平行な平面内で互いに直交する方向をＸ方向及びＹ方向とし、より具体的には、Ｘ方向はワード線ＷＬの延びる方向とし、Ｙ方向はビット線ＢＬの延びる方向とする。Ｚ方向は、半導体基板ＳＵＢに直交する方向とする。このため、Ｚ方向は、Ｘ方向及びＹ方向と直交する。
【００１０】
図１に示すように、半導体記憶装置１には、選択ゲートＳＧＳと、ワード線ＷＬと、選択ゲートＳＧＤとが含まれる。選択ゲートＳＧＳは、層間絶縁膜７を介して半導体基板ＳＵＢの上に積層される。図１の例では、選択ゲートＳＧＳは３層設けられる。ワード線ＷＬは、最上層の選択ゲートＳＧＳの上に層間絶縁膜７を介して積層される。図１の例では、ワード線ＷＬは８層設けられる。選択ゲートＳＧＤは、同じ層に含まれ分割された複数の選択ゲートを意味する。図１の例では、Ｙ方向に分割された選択ゲートＳＧＤ０とＳＧＤ１が示されている。選択ゲートＳＧＤは、最上層のワード線ＷＬの上に層間絶縁膜７を介して積層される。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、それぞれＸ方向及びＹ方向に延びる板状である。
【００１１】
図１の例では、選択ゲートＳＧＤ、ワード線ＷＬ、及び選択ゲートＳＧＳは、スリットＳＴによりＹ方向に分断され絶縁される。スリットＳＴは、半導体基板ＳＵＢに設けられ、Ｘ方向及びＺ方向に延在する。
【００１２】
選択ゲートＳＧＤは、例えば、絶縁膜５３によりＹ方向に分断される。絶縁膜５３は、ワード線ＷＬの上方（＋Ｚ側）に設けられ、Ｘ方向及びＺ方向に延在する。このため、ワード線ＷＬ上には、選択ゲートＳＧＤ０と選択ゲートＳＧＤ１とがＹ方向に並んで配置される。図１の例では、選択ゲートＳＧＤ０およびＳＧＤ１は、それぞれ、３層設けられる。
【００１３】
半導体基板ＳＵＢは、例えば、シリコン基板である。選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤは、例えば、タングステン（Ｗ）を含む金属層である。層間絶縁膜７および絶縁膜５３は、例えば、酸化シリコンを含む絶縁体である。
【００１４】
半導体記憶装置１は、複数の柱状体４をさらに有する。柱状体４は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いて、その積層方向であるＺ方向に延びる。半導体記憶装置１は、選択ゲートＳＧＤの上方に設けられた複数のビット線ＢＬと、ソース線ＳＬと、をさらに備える。
【００１５】
柱状体４は、それぞれコンタクトプラグ３１を介してビット線ＢＬに電気的に接続される。例えば、選択ゲートＳＧＤ０を共有する柱状体４のうちの１つと、選択ゲートＳＧＤ１を共有する柱状体４のうちの１つは、１つのビット線ＢＬに電気的に接続される。
【００１６】
なお、図１では、図示の簡略化のために、選択ゲートＳＧＤとビット線ＢＬとの間に設けられる層間絶縁膜を省略している。また、第１の実施形態では、選択ゲートＳＧＤとして隣り合うスリットＳＴの間に４つの選択ゲートが設けられる。このため、図１における選択ゲートＳＧＤ１の−Ｙ側には、絶縁膜５３を介して選択ゲートＳＧＤ３及び選択ゲートＳＧＤ４がさらに配置される。
【００１７】
半導体記憶装置１のように３次元的構造を有する半導体記憶装置（メモリ）の場合、ワード線ＷＬと柱状体４とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイ２が構成される。また、選択ゲートＳＧＳと柱状体４とが交差する部分がソース側の選択ゲートとして機能し、選択ゲートＳＧＤ０，ＳＧＤ１と柱状体４とが交差する部分がドレイン側の選択ゲートとする。半導体記憶装置１では、積層体におけるワード線ＷＬの積層数を増やすことによって、より微細なパターニング技術を利用しなくても、記憶容量を増加することが可能である。
【００１８】
図２は、半導体記憶装置１の構成を示すブロック図である。
【００１９】
図２に示すように、半導体記憶装置１は、メモリセルアレイ２、周辺回路１０、及びインタフェース２０を有している。周辺回路１０は、ＷＬ駆動回路１１、ＳＧＳ駆動回路１２、ＳＧＤ駆動回路１３、ＳＬ駆動回路１４、及びセンスアンプ回路１５を含む。
【００２０】
ＷＬ駆動回路１１は、ワード線ＷＬへの印加電圧を制御する回路であり、ＳＧＳ駆動回路１２は、選択ゲートＳＧＳに印加する電圧を制御する回路である。ＳＧＤ駆動回路１３は、選択ゲートＳＧＤに印加する電圧を制御する回路であり、ＳＬ駆動回路１４は、ソース線ＳＬに印加する電圧を制御する回路である。センスアンプ回路１５は、選択されたメモリセルからの信号に応じて読み出したデータを判定する回路である。
【００２１】
周辺回路１０は、インタフェース２０経由で外部（例えば、半導体記憶装置１が適用されるメモリシステムのメモリコントローラ）から入力された指示に基づいて、半導体記憶装置１の動作を制御する。例えば、周辺回路１０は、書き込み指示を受けた場合、書き込みが指示されたアドレスのメモリセルをＳＧＳ駆動回路１２、ＳＧＤ駆動回路１３、及びＷＬ駆動回路１１により選択し、選択メモリセルにデータに応じた電圧を印加して書き込む。また、周辺回路１０は、読み出し指示を受けた場合、メモリセルアレイ２における指示されたアドレスのメモリセルをＳＧＳ駆動回路１２、ＳＧＤ駆動回路１３、及びＷＬ駆動回路１１により選択し、選択メモリセルからの信号に応じて読み出したデータをセンスアンプ回路１５で判定し、そのデータをインタフェース２０経由で外部（メモリコントローラ）へ出力する。
【００２２】
次に、メモリセルアレイ２の構成について図３を用いて説明する。図３は、半導体記憶装置１に含まれるメモリセルアレイ２の構成を示す回路図である。
【００２３】
メモリセルアレイ２は、各々が複数のメモリセルトランジスタＭＴの集合である複数のブロックＢＬＫを有する。各ブロックＢＬＫは、ワード線ＷＬおよびビット線ＢＬに関連付けられたメモリセルトランジスタＭＴの集合である複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を有する。各ストリングユニットＳＵ０〜ＳＵ３は、メモリセルトランジスタＭＴが直列接続された複数のメモリストリングＭＳＴを有する。なお、ストリングユニットＳＵ０〜ＳＵ３内のメモリストリングＭＳＴの数は任意である。
【００２４】
複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３は、複数の選択ゲートＳＧＤ０，ＳＧＤ１，ＳＧＤ３，ＳＧＤ４に対応しているとともに選択ゲートＳＧＳを共有しており、ブロックＢＬＫにおける複数の駆動単位として機能する。各ストリングユニットＳＵは、その対応する選択ゲートＳＧＤと選択ゲートＳＧＳとで駆動され得る。また、各ストリングユニットＳＵは、複数のメモリストリングＭＳＴを含む。
【００２５】
各メモリストリングＭＳＴは、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）および選択トランジスタＳＤＴ，ＳＳＴを含んでいる。メモリセルトランジスタＭＴは、コントロールゲートと電荷蓄積層とを有し、データを不揮発に保持する。そして８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）は、選択トランジスタＳＤＴのソースと選択トランジスタＳＳＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳＴ内のメモリセルトランジスタＭＴの個数は８個に限定されない。
【００２６】
各ストリングユニットＳＵにおける選択トランジスタＳＤＴのゲートは、それぞれ選択ゲートＳＧＤに接続される。これに対して各ストリングユニットＳＵにおける選択トランジスタＳＳＴのゲートは、例えば選択ゲートＳＧＳに共通接続される。
【００２７】
各ストリングユニットＳＵ内にある各メモリストリングＭＳＴの選択トランジスタＳＤＴのドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬｋ（ｋは任意の２以上の整数）に接続される。また、ビット線ＢＬ０〜ＢＬｋは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのメモリストリングＭＳＴを共通に接続する。更に、各選択トランジスタＳＳＴのソースは、ソース線ＳＬに共通に接続されている。
【００２８】
つまりストリングユニットＳＵは、異なるビット線ＢＬ０〜ＢＬｋに接続され、且つ同一の選択ゲートＳＧＤに接続されたメモリストリングＭＳＴの集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵ０〜ＳＵ３の集合である。そしてメモリセルアレイ２は、ビット線ＢＬ０〜ＢＬｋを共通にする複数のブロックＢＬＫの集合である。
【００２９】
なお、ワード線ＷＬを共有するメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と呼ぶことにすると、メモリセルグループＭＣＧは、ワード線ＷＬを介して一括して所定の電圧（例えば、書き込み電圧、読み出し電圧）を印加可能なメモリセルの集合の最小単位である。
【００３０】
次に、メモリセルアレイ２の具体的な構成について図４〜図７を用いて説明する。図４は、第１の実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ２の駆動について説明するための図である。図５は、第１の実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ２の構成を示すＺＹ断面図である。図６は、第１の実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ２の構成を示すＸＹ平面図である。図７は、第１の実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ２の構成を示すＺＸ断面図である。
【００３１】
メモリセルアレイ２は、図４〜図７に示すように、半導体基板ＳＵＢの＋Ｚ側において、柱状体４がＸＹ方向に２次元的に配列されるとともに、複数層のワード線ＷＬが柱状体４で貫通されて３次元的なメモリセルの配列として構成される。
【００３２】
図４に示すように、ＸＹ平面視において、複数の柱状体４は、例えば、１６列（１６レーン）を構成するように配されている。各列（各レーン）は、Ｘ方向に沿って延びているとともに、Ｙ方向に配列されている。１６列におけるＹ方向に近接する列（レーン）は、柱状体４の配置位置がＸ方向における配置ピッチの略半分で互いにシフトしている。ＸＹ平面視において、複数の柱状体４は、千鳥状に配列されていると見なすこともできる。各柱状体４は、Ｚ方向に配置された複数のメモリトランジスタＭＴを含む。すなわち、複数の柱状体４のＸＹ方向の配列と各柱状体４内における複数のメモリトランジスタＭＴのＺ方向の配列とにより、複数のメモリトランジスタＭＴの３次元的な配列と複数の選択トランジスタＳＤＴの配列とが構成される。
【００３３】
３次元的に配列された複数のメモリトランジスタＭＴのうち略同じＺ座標で１６列（１６レーン）を構成する複数のメモリトランジスタＭＴは、例えばワード線ＷＬとしての導電層６を共有し、周辺回路１０から同じ制御電圧（プログラム電圧）が供給され得る。
【００３４】
また、複数の選択トランジスタＳＤＴは、複数のメモリトランジスタＭＴ０〜ＭＴ７の＋Ｚ側に配され、４列（４レーン）単位でグループ化される。すなわち、選択ゲートＳＧＤとしての各導電層は、ＸＺ方向に延びた略板状（略フィン形状）の絶縁膜（第２分断膜）５３で複数の駆動電極膜６１〜６４に分割（分断）されている。２次元的に又は３次元的に配列された複数の選択トランジスタＳＤＴのうち略同じＺ座標の４列（４レーン）の選択トランジスタＳＤＴは、例えば選択ゲートＳＧＤとしての駆動電極膜を共有し、周辺回路１０から同じ制御電圧（駆動電圧）が供給される。
【００３５】
これに応じて、複数のメモリトランジスタＭＴの配列は、４列（４レーン）単位でストリングユニットＳＵ０〜ＳＵ３としてグループ化される。すなわち、各ストリングユニットＳＵ０〜ＳＵ３は、ブロックＢＬＫ０における駆動電極膜による被駆動単位として機能する。すなわち、各ストリングユニットＳＵ０〜ＳＵ３は、４列（４レーン）の選択トランジスタＳＤＴと４列（４レーン）のメモリトランジスタＭＴ０〜ＭＴ６３と４列（４レーン）の選択トランジスタＳＳＴとを含む（図３参照）。
【００３６】
メモリセルアレイ２における複数のストリングユニットＳＵ０〜ＳＵ３のうち、スリットＳＴからの距離が近いストリングユニットＳＵ０，ＳＵ３を外側のストリングユニットＳＵ０，ＳＵ３と呼び、スリットＳＴからの距離が遠いストリングユニットＳＵ１，ＳＵ２を内側のストリングユニットＳＵ１，ＳＵ２と呼ぶことにする。外側のストリングユニットＳＵ０，ＳＵ３は、スリットＳＴに接するストリングユニットとみなすこともでき、内側のストリングユニットＳＵ１，ＳＵ２は、スリットＳＴに接しないストリングユニットとみなすこともできる。
【００３７】
メモリセルアレイ２では、導電層６と絶縁層７とが交互に繰り返し積層され、さらに駆動電極膜６１〜６４と絶縁層７とが交互に繰り返し積層されている。各導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁層７は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。導電層６は、ワード線ＷＬとして機能する。駆動電極膜６１〜６４は、それぞれ、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。駆動電極膜６１は、選択ゲートＳＧＤ０として機能し、駆動電極膜６２は、選択ゲートＳＧＤ１として機能し、駆動電極膜６３は、選択ゲートＳＧＤ２として機能し、駆動電極膜６４は、選択ゲートＳＧＤ３として機能する。
【００３８】
また、メモリセルアレイ２において、柱状体４は、コア絶縁膜４１、半導体チャネル４２、及び絶縁膜４３を含む。コア絶縁膜４１は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。半導体チャネル４２は、コア絶縁膜４１を外側から囲むように配され柱状体４の中心軸に沿って延びた略円筒状の形状を含む。
【００３９】
半導体チャネル４２は、メモリストリングＭＳＴにおけるチャネル領域（アクティブ領域）を含み、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成することができる。
【００４０】
絶縁膜４３は、駆動電極膜６１〜６４又は導電層６（ワード線ＷＬ）と半導体チャネル４２との間に配され、平面視において半導体チャネル４２を囲っている。絶縁膜４３は、半導体チャネル４２の側面を覆っている。絶縁膜４３は、導電層６（ワード線ＷＬ）と半導体チャネル４２との間に配される部分において、電荷蓄積能力を有するように構成される。絶縁膜４３は、図６に示すように、半導体チャネル４２側から順に、トンネル絶縁膜４３１／電荷蓄積膜４３２／ブロック絶縁膜４３３の３層構造で構成され得る。トンネル絶縁膜４３１は、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。電荷蓄積膜４３２は、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。ブロック絶縁膜４３３は、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。すなわち、絶縁膜４３は、導電層６（ワード線ＷＬ）と半導体チャネル４２との間に配される部分において、電荷蓄積膜が１対の絶縁膜（トンネル絶縁膜、ブロック絶縁膜）で挟まれたＯＮＯ型の３層構造を有していてもよい。また、絶縁膜４３は、駆動電極膜６１〜６４と半導体チャネル４２との間に配される部分において、ゲート絶縁膜の単層構造で構成されていてもよい。ゲート絶縁膜は、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【００４１】
図７（ａ）及び図７（ｂ）に示すように、半導体記憶装置１は、メモリセルアレイ領域ＭＡＲを有するとともに、メモリセルアレイ領域ＭＡＲの＋Ｘ側に階段領域ＳＴＲを有し、メモリセルアレイ領域ＭＡＲの−Ｘ側に階段領域ＳＴＲ’を有する。各階段領域ＳＴＲ，ＳＴＲ’では、各駆動電極膜６１〜６４が階段状に引き出されている。
【００４２】
また、図４に示すように、階段領域ＳＴＲ’の−Ｘ側の周辺回路領域ＰＨＲ’には、ＳＧＤ駆動回路１３（図２参照）の一部であるＳＧＤ駆動回路１３ａが配され、階段領域ＳＴＲの＋Ｘ側の周辺回路領域ＰＨＲには、ＳＧＤ駆動回路１３（図２参照）の他の一部であるＳＧＤ駆動回路１３ｂが配される。ＳＧＤ駆動回路１３ａは、配線ＣＷを介して、階段領域ＳＴＲ’に引き出された各駆動電極膜６１〜６４の−Ｘ側の端部に電気的に接続されている。ＳＧＤ駆動回路１３ｂは、配線ＣＷを介して、階段領域ＳＴＲに引き出された駆動電極膜６２、６３のそれぞれの＋Ｘ側の端部に電気的に接続されている。階段領域ＳＴＲに引き出された駆動電極膜６１、６４のそれぞれの＋Ｘ側の端部は、シャント配線ＳＮＴでシャント接続されているが、ＳＧＤ駆動回路１３ｂには接続されていない。
【００４３】
ここで、図４及び図５に示すように、外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４に比べて、内側のストリングユニットＳＵ１，ＳＵ２の駆動電極膜６２，６３は、パターン密度（配置領域に占める駆動電極膜の占有率、すなわち、配置領域に占める導電物質の占有率）が低くなっている。これにより、外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４に比べて、内側のストリングユニットＳＵ１，ＳＵ２の駆動電極膜６２，６３は、Ｘ方向で平均した導電部分のＹＺ断面積が小さくなる傾向にある。この結果、外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４におけるＲＣ遅延に比べて、内側のストリングユニットＳＵ１，ＳＵ２の駆動電極膜６２，６３におけるＲＣ遅延が相対的に大きくなり得る。
【００４４】
それに対して、半導体記憶装置１は、メモリセルアレイ２における外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４に対しては、図７（ａ）に示すように片側の階段領域ＳＴＲ’で制御電圧を印加する駆動（片側駆動と呼ぶことにする）を行うように構成されている。また、内側のストリングユニットＳＵ１，ＳＵ２の駆動電極膜６２，６３に対しては、図７（ｂ）に示すように両側の階段領域ＳＴＲ，ＳＴＲ’で制御電圧を印加する駆動（両側駆動と呼ぶことにする）を行うように構成されている。図７（ａ）は、外側のストリングユニットＳＵ０の断面構成を示し、図７（ｂ）は、内側のストリングユニットＳＵ１の断面構成を示している。なお、外側のストリングユニットＳＵ３の断面構成は、図７（ａ）に示される断面構成と同様であり、内側のストリングユニットＳＵ２の断面構成は、図７（ｂ）に示される断面構成と同様である。
【００４５】
図７（ａ）に示すように、メモリセルアレイ領域ＭＡＲの−Ｘ側の階段領域ＳＴＲ’では、配線ＣＷとしての導電膜３２が、複数のコンタクトプラグ３１を介して、選択ゲートＳＧＤ０としての複数の駆動電極膜６１に接続されている。導電膜３２は、他の配線等を介して（例えば、周辺領域ＰＨＲ’においてコンタクトプラグＰＬを介して）、ＳＧＤ駆動回路１３ａ（図４参照）に電気的に接続されている。導電膜３２は、導電物（例えば、タングステン、アルミニウムなどの金属）を主成分とする材料で形成され得る。コンタクトプラグ３１は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。層間絶縁膜８は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。また、メモリセルアレイ領域ＭＡＲの＋Ｘ側の階段領域ＳＴＲでは、シャント配線ＳＮＴとしての導電膜３４が、複数のコンタクトプラグ３１を介して、複数の駆動電極膜６１を互いに接続（シャント接続）している。導電膜３４は、ＳＧＤ駆動回路１３ｂ（図４参照）に電気的に接続されていない。すなわち、外側のストリングユニットＳＵ０の駆動電極膜６１は、ＳＧＤ駆動回路１３から片側（−Ｘ側）の階段領域ＳＴＲ’で駆動電圧が印加され得るように構成され、片側駆動されるように構成されている。
【００４６】
図７（ｂ）に示すように、メモリセルアレイ領域ＭＡＲの−Ｘ側の階段領域ＳＴＲ’では、配線ＣＷとしての導電膜３２が、複数のコンタクトプラグ３１を介して、選択ゲートＳＧＤ１としての複数の駆動電極膜６２に接続されている。導電膜３２は、他の配線等を介して（例えば、周辺領域ＰＨＲ’においてコンタクトプラグＰＬを介して）、ＳＧＤ駆動回路１３ａ（図４参照）に電気的に接続されている。また、積層体ＬＭＢにおける＋Ｘ側の階段領域ＳＴＲでは、配線ＣＷとしての導電膜３２が、複数のコンタクトプラグ３１を介して、選択ゲートＳＧＤ１としての複数の駆動電極膜６２に接続されている。導電膜３２は、他の配線等を介して（例えば、周辺領域ＰＨＲにおいてコンタクトプラグＰＬを介して）、ＳＧＤ駆動回路１３ｂに電気的に接続されている。駆すなわち、内側のストリングユニットＳＵ１の駆動電極膜６２は、ＳＧＤ駆動回路１３から両側（−Ｘ側及び＋Ｘ側）の階段領域ＳＴＲ，ＳＴＲ’で駆動電圧が印加され得るように構成され、両側駆動されるように構成されている。
【００４７】
例えば、外側のストリングユニットＳＵ０に属するメモリセルＭＴに対する書き込み指示を外部（メモリコントローラ）から受けると、周辺回路１０は、書き込み電圧Ｖｐｇｍを求めてＷＬ駆動回路１１へ通知する。
【００４８】
そして、図４に示すＳＧＤ駆動回路１３ａは、片側の階段領域ＳＴＲ’において、駆駆動電極膜６１（選択ゲートＳＧＤ０）に選択電位ＶＳＬを有する駆動電圧ＶＳＧＤ０を印加し、駆動電極膜６４（選択ゲートＳＧＤ４）に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ３を印加する。ＳＧＤ駆動回路１３ａ，１３ｂは、両側の階段領域ＳＴＲ，ＳＴＲ’において、選択ゲートＳＧＤ１，ＳＧＤ３としての駆動電極膜６２（選択ゲートＳＧＤ１）、駆動電極膜６３（選択ゲートＳＧＤ３）に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ１，ＶＳＧＤ２をそれぞれ印加する。図４は、外側のストリングユニットＳＵ０に対する駆動電圧の印加動作を示す図であり、アクティブな制御ラインを実線で示し、ノンアクティブな制御ラインを破線で示している。
【００４９】
また、例えば、外側のストリングユニットＳＵ３に属するメモリセルＭＴに対する書き込み指示を外部から受けると、周辺回路１０は、書き込み電圧Ｖｐｇｍを求めてＷＬ駆動回路１１へ通知する。
【００５０】
そして、図４に示すＳＧＤ駆動回路１３ａは、片側の階段領域ＳＴＲ’において、駆動電極膜６４に選択電位ＶＳＬを有する駆動電圧ＶＳＧＤ３を印加し、駆動電極膜６１に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ０を印加する。ＳＧＤ駆動回路１３ａ，１３ｂは、両側の階段領域ＳＴＲ，ＳＴＲ’において、駆動電極膜６２，６３に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ１，ＶＳＧＤ２をそれぞれ印加する。
【００５１】
すなわち、片側駆動により、選択された外側のストリングユニットの選択トランジスタＳＤＴがオンして各半導体チャネル４２の電位がビット線ＢＬの電位に応じた電位に設定される。また、両側駆動により、非選択の内側のストリングユニットの選択トランジスタＳＤＴがオフして各半導体チャネル４２がフローティング状態になる。これにより、外側のストリングユニットＳＵ０，ＳＵ３に対応した駆動電極膜６１，６４と内側のストリングユニットＳＵ１，ＳＵ２に対応した駆動電極膜６２，６３との間におけるＲＣ遅延差の影響を低減できる。この結果、選択された外側のストリングユニットの選択トランジスタＳＤＴのオンタイミングと非選択の内側のストリングユニットの選択トランジスタＳＤＴのオフタイミングとを近づけることができる。
【００５２】
それとともに、ＷＬ駆動回路１１は、書き込み指示で指示されたアドレスに応じたワード線としての導電層に、書き込み電圧Ｖｐｇｍを印加する。これにより、選択された外側のストリングユニットに属するメモリセルＭＴに対して書き込み処理が行われる。
【００５３】
このとき、非選択の内側のストリングユニットでは、フローティング状態になっている半導体チャネル４２ａ，４１ｂとワード線としての導電層とのカップリングにより、書き込み電圧の印加に応じて半導体チャネル４２の電位がブースト電位に上昇され得ることにより、メモリセルＭＴに情報が書き込まれない。
【００５４】
また、例えば、内側のストリングユニットＳＵ１に属するメモリセルＭＴに対する書き込み指示を外部から受けると、周辺回路１０は、書き込み電圧Ｖｐｇｍを求めてＷＬ駆動回路１１へ通知する。
【００５５】
そして、図４に示すＳＧＤ駆動回路１３ａは、片側の階段領域ＳＴＲ’において、駆動電極膜６１，６４に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ０，ＶＳＧＤ３をそれぞれ印加する。ＳＧＤ駆動回路１３ａ，１３ｂは、両側の階段領域ＳＴＲ，ＳＴＲ’において、駆動電極膜６２に選択電位ＶＳＬを有する駆動電圧ＶＳＧＤ１を印加し、駆動電極膜６３に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ２を印加する。
【００５６】
また、例えば、内側のストリングユニットＳＵ２に属するメモリセルＭＴに対する書き込み指示を外部から受けると、周辺回路１０は、書き込み電圧Ｖｐｇｍを求めてＷＬ駆動回路１１へ通知する。
【００５７】
そして、図４に示すＳＧＤ駆動回路１３ａは、片側の階段領域ＳＴＲ’において、駆動電極膜６１，６４に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ０，ＶＳＧＤ３をそれぞれ印加する。ＳＧＤ駆動回路１３ａ，１３ｂは、両側の階段領域ＳＴＲ，ＳＴＲ’において、駆動電極膜６３に選択電位ＶＳＬを有する駆動電圧ＶＳＧＤ２を印加し、駆動電極膜６２に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ１を印加する。
【００５８】
すなわち、片側駆動により、非選択の外側のストリングユニットの選択トランジスタＳＤＴがオフして各半導体チャネル４２がフローティング状態になる。また、両側駆動により、選択された内側のストリングユニットの選択トランジスタＳＤＴがオンして各半導体チャネル４２の電位がビット線ＢＬの電位に応じた電位に設定される。これにより、外側のストリングユニットＳＵ０，ＳＵ３に対応した駆動電極膜６１，６４と内側のストリングユニットＳＵ１，ＳＵ２に対応した駆動電極膜６２，６３との間におけるＲＣ遅延差の影響を低減できる。この結果、非選択の外側のストリングユニットの選択トランジスタＳＤＴのオフタイミングと選択された内側のストリングユニットの選択トランジスタＳＤＴのオンタイミングとを近づけることができる。
【００５９】
それとともに、ＷＬ駆動回路１１は、書き込み指示で指示されたアドレスに応じたワード線としての導電層に、書き込み電圧Ｖｐｇｍを印加する。これにより、選択された内側のストリングユニットに属するメモリセルＭＴに対して書き込み処理が行われる。
【００６０】
このとき、非選択の外側の複数のストリングユニットでは、フローティング状態になっている半導体チャネル４２とワード線としての導電層とのカップリングにより、書き込み電圧の印加に応じて半導体チャネル４２の電位がブースト電位に上昇され得ることにより、メモリセルＭＴに情報が書き込まれない。
【００６１】
また、図８に示すように、ＳＧＤ駆動回路１３は、駆動を高速化するために、駆動を開始するタイミングより前に各駆動電極膜６１〜６４に対してプリチャージを行ってもよい。
【００６２】
例えば、外側の複数のストリングユニットＳＵ０が駆動される場合、すなわち、選択ＳＧＤが駆動電極膜６１である場合、図８（ａ）に示すように、駆動を開始するタイミングｔ３より前に各駆動電極膜６１〜６４に対してプリチャージを行ってもよい。図８（ａ）は、外側の複数のストリングユニットＳＵ０に対する駆動電圧の印加動作を示す波形図である。
【００６３】
タイミングｔ１において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４にプリチャージ電位Ｖｐｒｅを印加し、両側駆動で駆動電極膜６２，６３にプリチャージ電位Ｖｐｒｅを印加すると、各ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＤＴがオンする。
【００６４】
タイミングｔ２において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６２，６３に非選択電位ＶＵＳを印加すると、各ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＤＴがオフする。
【００６５】
タイミングｔ３において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１に選択電位ＶＳＬを印加し、片側駆動で駆動電極膜６４に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６２，６３に非選択電位ＶＵＳを印加して、選択ＳＧＤとしての駆動電極膜６１の駆動を開始する。これに応じて、駆動電極膜６１の電位が非選択電位ＶＵＳから選択電位ＶＳＬに上昇すると、外側のストリングユニットＳＵ０の選択トランジスタＳＤＴがオンして各半導体チャネル４２の電位がビット線ＢＬの電位に応じた電位に設定される。
【００６６】
タイミングｔ４において、ＷＬ駆動回路１１は、非選択ワード線としての導電層と選択ワード線としての導電層とのそれぞれに、書き込み電圧Ｖｐｇｍより低く閾値電圧より高い転送電位Ｖｐａｓｓを印加し、各半導体チャネル４２内に電荷のチャネルを形成して電荷が転送されるようにする。
【００６７】
タイミングｔ５において、ＷＬ駆動回路１１は、選択ワード線としての導電層に選択的に書き込み電圧Ｖｐｇｍを印加し、選択されたメモリセルＭＴに情報が書き込まれるようにする。
【００６８】
図８（ａ）に示されるように、選択ＳＧＤとしての駆動電極膜が片側駆動される外側の複数のストリングユニットＳＵ０の駆動電極膜６１であることに応じて、プリチャージ期間Ｔ１が長めに確保されている。
【００６９】
また、例えば、内側の複数のストリングユニットＳＵ１が駆動される場合、すなわち、選択ＳＧＤが駆動電極膜６２である場合、図８（ｂ）に示すように、駆動を開始するタイミングｔ１３より前に各駆動電極膜６１〜６４に対してプリチャージを行ってもよい。図８（ｂ）は、内側のストリングユニットＳＵ１に対する駆動電圧の印加動作を示す波形図である。
【００７０】
タイミングｔ１１において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４にプリチャージ電位Ｖｐｒｅを印加し、両側駆動で駆動電極膜６２，６３にプリチャージ電位Ｖｐｒｅを印加すると、各ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＤＴがオンする。
【００７１】
タイミングｔ１２において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６２，６３に非選択電位ＶＵＳを印加すると、各ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＤＴがオフする。
【００７２】
タイミングｔ１３において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６２に選択電位ＶＳＬを印加し、両側駆動で駆動電極膜６３に非選択電位ＶＵＳを印加して、選択ＳＧＤとしての駆動電極膜６２の駆動を開始する。これに応じて、駆動電極膜６２の電位が非選択電位ＶＵＳから選択電位ＶＳＬに上昇すると、内側のストリングユニットＳＵ１の選択トランジスタＳＤＴがオンして各半導体チャネル４２の電位がビット線ＢＬの電位に応じた電位に設定される。
【００７３】
タイミングｔ１４において、ＷＬ駆動回路１１は、非選択ワード線としての導電層と選択ワード線としての導電層とのそれぞれに、書き込み電圧Ｖｐｇｍより低く閾値電圧より高い転送電位Ｖｐａｓｓを印加し、各半導体チャネル４２内に電荷のチャネルを形成して電荷が転送されるようにする。
【００７４】
タイミングｔ１５において、ＷＬ駆動回路１１は、選択ワード線としての導電層に選択的に書き込み電圧Ｖｐｇｍを印加し、選択されたメモリセルＭＴに情報が書き込まれるようにする。
【００７５】
図８（ｂ）に示されるように、選択ＳＧＤとしての駆動電極膜が両側駆動される内側のストリングユニットＳＵ１の駆動電極膜６２であることに応じて、プリチャージ期間Ｔ１’を図８（ａ）に示すプリチャージ期間Ｔ１より短くすることができる。
【００７６】
以上のように、半導体記憶装置１において、メモリセルアレイ２における外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４に対しては片側の階段領域ＳＴＲ’で制御電圧を印加する片側駆動を行う。また、内側のストリングユニットＳＵ１，ＳＵ２の駆動電極膜６２，６３に対しては両側の階段領域ＳＴＲ，ＳＴＲ’で制御電圧を印加する両側駆動を行う。これにより、全ての駆動電極膜を両側駆動する場合に比べて配線層のライン数を抑制でき制御用の周辺回路を簡略化できるので、半導体記憶装置１の回路面積の増大を抑制できる。また、全ての駆動電極膜を片側駆動する場合に比べて書き込み処理等の駆動開始のタイミングを全体として早めることができるので、半導体記憶装置１における書き込み処理等の駆動性能を向上できる。したがって、半導体記憶装置１における回路面積の増大抑制と駆動性能の向上とを容易に両立化できる。
【００７７】
なお、図４では、外側のストリングユニットの駆動電極膜が−Ｘ側の階段領域ＳＴＲ’で片側駆動される場合を例示しているが、外側のストリングユニットの駆動電極膜は、＋Ｘ側の階段領域ＳＴＲで片側駆動されてもよい。この場合、＋Ｘ側の階段領域ＳＴＲに引き出された外側のストリングユニットの駆動電極膜の＋Ｘ側の端部に接続された複数のコンタクトプラグ３１は、シャント配線で互いに接続され、ＳＧＤ駆動回路１３ａには接続されない。−Ｘ側の階段領域ＳＴＲ’に引き出された外側のストリングユニットの駆動電極膜の−Ｘ側の端部に接続されたコンタクトプラグ３１は、配線ＣＷを介して、ＳＧＤ駆動回路１３ｂに電気的に接続される。この構成においても、実施形態と同様の効果を実現可能である。
【００７８】
あるいは、メモリセルアレイ２における内側のストリングユニットの数は１つでもよい。例えば、第１の実施形態の第１の変形例として、図９に示すように、半導体記憶装置１では、ＸＹ平面視において、複数の柱状体４は、例えば、１２列（１２レーン）を構成するように配されていてもよい。図９は、第１の実施形態に係る半導体記憶装置の第１の変形例に含まれるメモリセルアレイの駆動について説明するための図である。図９に示すメモリセルアレイ２は、図４に示すストリングユニットＳＵ２及び駆動電極膜６３（選択ゲートＳＧＤ３）を省略することで構成される。
【００７９】
この構成においても、メモリセルアレイ２における外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４に対しては、片側の階段領域ＳＴＲ’で制御電圧を印加する片側駆動を行う。また、内側のストリングユニットＳＵ１の駆動電極膜６２に対しては、両側の階段領域ＳＴＲ，ＳＴＲ’で制御電圧を印加する両側駆動を行う。これにより、全ての駆動電極膜を両側駆動する場合に比べて配線層のライン数を抑制でき制御用の周辺回路を簡略化できるので、半導体記憶装置１の回路面積の増大を抑制できる。また、全ての駆動電極膜を片側駆動する場合に比べて書き込み処理等の駆動開始のタイミングを全体として早めることができるので、半導体記憶装置１における書き込み処理等の駆動性能を向上できる。
【００８０】
あるいは、メモリセルアレイ２における内側のストリングユニットの数は２つより多くてもよい。例えば、第１の実施形態の第２の変形例として、図１０に示すように、半導体記憶装置１では、ＸＹ平面視において、複数の柱状体４は、例えば、２０列（２０レーン）を構成するように配されていてもよい。図１０は、第１の実施形態に係る半導体記憶装置の第２の変形例に含まれるメモリセルアレイの駆動について説明するための図である。図１０に示すメモリセルアレイ２は、図４に示すストリングユニットＳＵ１とストリングユニットＳＵ２との間にストリングユニットＳＵ５を追加し、駆動電極膜６２（選択ゲートＳＧＤ１）と駆動電極膜６３（選択ゲートＳＧＤ３）との間に駆動電極膜６５（選択ゲートＳＧＤ５）を追加することで構成される。
【００８１】
この構成においても、メモリセルアレイ２における外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４に対しては、片側の階段領域ＳＴＲ’で制御電圧を印加する片側駆動を行う。また、内側のストリングユニットＳＵ１，ＳＵ２の駆動電極膜６２，６３と最も内側のストリングユニットＳＵ５の駆動電極膜６５とに対しては、両側の階段領域ＳＴＲ，ＳＴＲ’で制御電圧を印加する両側駆動を行う。これにより、全ての駆動電極膜を両側駆動する場合に比べて配線層のライン数を抑制でき制御用の周辺回路を簡略化できるので、半導体記憶装置１の回路面積の増大を抑制できる。また、全ての駆動電極膜を片側駆動する場合に比べて書き込み処理等の駆動開始のタイミングを全体として早めることができるので、半導体記憶装置１における書き込み処理等の駆動性能を向上できる。
【００８２】
あるいは、図１１に示すように、ＳＧＤ駆動回路１３は、駆動を高速化するために、駆動を開始するタイミングより前に各駆動電極膜６１，６２，６５，６３，６４に対してプリチャージを行ってもよい。また、このとき、複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ５，ＳＵ２，ＳＵ３の駆動を多段階的に行ってもよい。図１１は、第１の実施形態に係る半導体記憶装置１の第２の変形例に含まれるメモリセルアレイに対する駆動電圧の印加タイミングを示すタイミングチャートである。
【００８３】
例えば、外側のストリングユニットＳＵ０が駆動される場合、すなわち、選択ＳＧＤが駆動電極膜６１である場合、図１１（ａ）に示すように、駆動を開始するタイミングｔ２３より前に各駆動電極膜６１，６２，６５，６３，６４に対してプリチャージを行ってもよい。図８（ａ）は、外側の複数のストリングユニットＳＵ０に対する駆動電圧の印加動作を示す波形図である。
【００８４】
タイミングｔ２１において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４にプリチャージ電位Ｖｐｒｅを印加し、両側駆動で駆動電極膜６２，６５，６３にプリチャージ電位Ｖｐｒｅを印加すると、各ストリングユニットＳＵ０，ＳＵ１，ＳＵ５，ＳＵ２，ＳＵ３の選択トランジスタＳＤＴがオンする。
【００８５】
タイミングｔ２２において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６２，６５，６３に非選択電位ＶＵＳを印加すると、各ストリングユニットＳＵ０，ＳＵ１，ＳＵ５，ＳＵ２，ＳＵ３の選択トランジスタＳＤＴがオフする。
【００８６】
タイミングｔ２３において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１に選択電位ＶＳＬを印加し、片側駆動で駆動電極膜６４に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６２，６５，６３に非選択電位ＶＵＳを印加する。これにより、選択ＳＧＤとしての駆動電極膜６１の駆動が開始される。これに応じて、駆動電極膜６１の電位が非選択電位ＶＵＳから選択電位ＶＳＬに上昇すると、外側のストリングユニットＳＵ０の選択トランジスタＳＤＴがオンして各半導体チャネル４２の電位がビット線ＢＬの電位に応じた電位に設定される。
【００８７】
タイミングｔ２４において、ＷＬ駆動回路１１は、非選択ワード線としての導電層と選択ワード線としての導電層とのそれぞれに、書き込み電圧Ｖｐｇｍより低く閾値電圧より高い転送電位Ｖｐａｓｓを印加し、各半導体チャネル４２内に電荷のチャネルを形成して電荷が転送されるようにする。
【００８８】
タイミングｔ２５において、ＷＬ駆動回路１１は、選択ワード線としての導電層に選択的に書き込み電圧Ｖｐｇｍを印加し、選択されたメモリセルＭＴに情報が書き込まれるようにする。
【００８９】
図１１（ａ）に示されるように、選択ＳＧＤとしての駆動電極膜が片側駆動される外側の複数のストリングユニットＳＵ０の駆動電極膜６１であることに応じて、プリチャージ期間Ｔ１ｊが長めに確保されている。
【００９０】
また、例えば、内側のストリングユニットＳＵ１が駆動される場合、すなわち、選択ＳＧＤが駆動電極膜６２である場合、図１１（ｂ）に示すように、駆動を開始するタイミングｔ３３より前に各駆動電極膜６１，６２，６５，６３，６４に対してプリチャージを行ってもよい。図１１（ｂ）は、内側のストリングユニットＳＵ１に対する駆動電圧の印加動作を示す波形図である。
【００９１】
タイミングｔ３１において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４にプリチャージ電位Ｖｐｒｅを印加し、両側駆動で駆動電極膜６２，６５，６３にプリチャージ電位Ｖｐｒｅを印加すると、各ストリングユニットＳＵ０，ＳＵ１，ＳＵ５，ＳＵ２，ＳＵ３の選択トランジスタＳＤＴがオンする。
【００９２】
タイミングｔ３２において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６２，６５，６３に非選択電位ＶＵＳを印加すると、各ストリングユニットＳＵ０，ＳＵ１，ＳＵ５，ＳＵ２，ＳＵ３の選択トランジスタＳＤＴがオフする。
【００９３】
タイミングｔ３３において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６５，６３に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６２に選択電位ＶＳＬを印加する。これにより、選択ＳＧＤとしての駆動電極膜６２の駆動が開始される。これに応じて、駆動電極膜６２の電位が非選択電位ＶＵＳから選択電位ＶＳＬに上昇すると、内側のストリングユニットＳＵ１の選択トランジスタＳＤＴがオンして各半導体チャネル４２の電位がビット線ＢＬの電位に応じた電位に設定される。
【００９４】
タイミングｔ３４において、ＷＬ駆動回路１１は、非選択ワード線としての導電層と選択ワード線としての導電層とのそれぞれに、書き込み電圧Ｖｐｇｍより低く閾値電圧より高い転送電位Ｖｐａｓｓを印加し、各半導体チャネル４２内に電荷のチャネルを形成して電荷が転送されるようにする。
【００９５】
タイミングｔ３５において、ＷＬ駆動回路１１は、選択ワード線としての導電層に選択的に書き込み電圧Ｖｐｇｍを印加し、選択されたメモリセルＭＴに情報が書き込まれるようにする。
【００９６】
図１１（ｂ）に示されるように、選択ＳＧＤとしての駆動電極膜が両側駆動される内側のストリングユニットＳＵ１の駆動電極膜６２であることに応じて、プリチャージ期間Ｔ１ｊ’を図１１（ａ）に示すプリチャージ期間Ｔ１ｊより短くすることができる。
【００９７】
また、例えば、最も内側の複数のストリングユニットＳＵ５が駆動される場合、すなわち、選択ＳＧＤが駆動電極膜６５である場合、図１１（ｃ）に示すように、駆動を開始するタイミングｔ４３より前に各駆動電極膜６１，６２，６５，６３，６４に対してプリチャージを行ってもよい。図１１（ｃ）は、最も内側のストリングユニットＳＵ５に対する駆動電圧の印加動作を示す波形図である。
【００９８】
タイミングｔ４１において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４にプリチャージ電位Ｖｐｒｅを印加し、両側駆動で駆動電極膜６２，６５，６３にプリチャージ電位Ｖｐｒｅを印加すると、各ストリングユニットＳＵ０，ＳＵ１，ＳＵ５，ＳＵ２，ＳＵ３の選択トランジスタＳＤＴがオンする。
【００９９】
タイミングｔ４２において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６２，６５，６３に非選択電位ＶＵＳを印加すると、各ストリングユニットＳＵ０，ＳＵ１，ＳＵ５，ＳＵ２，ＳＵ３の選択トランジスタＳＤＴがオフする。
【０１００】
タイミングｔ４３において、ＳＧＤ駆動回路１３は、片側駆動で駆動電極膜６１，６４に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６２，６３に非選択電位ＶＵＳを印加し、両側駆動で駆動電極膜６５に選択電位ＶＳＬを印加する。これにより、選択ＳＧＤとしての駆動電極膜６５の駆動が開始される。これに応じて、駆動電極膜６５の電位が非選択電位ＶＵＳから選択電位ＶＳＬに上昇すると、最も内側のストリングユニットＳＵ５の選択トランジスタＳＤＴがオンして各半導体チャネル４２の電位がビット線ＢＬの電位に応じた電位に設定される。
【０１０１】
タイミングｔ４４において、ＷＬ駆動回路１１は、非選択ワード線としての導電層と選択ワード線としての導電層とのそれぞれに、書き込み電圧Ｖｐｇｍより低く閾値電圧より高い転送電位Ｖｐａｓｓを印加し、各半導体チャネル４２内に電荷のチャネルを形成して電荷が転送されるようにする。
【０１０２】
タイミングｔ４５において、ＷＬ駆動回路１１は、選択ワード線としての導電層に選択的に書き込み電圧Ｖｐｇｍを印加し、選択されたメモリセルＭＴに情報が書き込まれるようにする。
【０１０３】
図１１（ｃ）に示されるように、選択ＳＧＤとしての駆動電極膜が両側駆動される最も内側のストリングユニットＳＵ５の駆動電極膜６５であることに応じて、プリチャージ期間Ｔ１ｊ”を図１１（ａ）に示すプリチャージ期間Ｔ１ｊより短くすることができる。また、プロセス上の理由に応じて、プリチャージ期間Ｔ１ｊ”を図１１（ｂ）に示すプリチャージ期間Ｔ１ｊ’より若干長くすることができる。プロセス上の理由は、例えば、最も内側のストリングユニットの駆動電極膜における導電物質の埋め込み率が内側のストリングユニットの駆動電極膜における導電物質の埋め込み率より相対的に低くなることがあり、最も内側のストリングユニットの駆動電極膜のパターン密度が内側のストリングユニットの駆動電極膜のパターン密度より小さくなり得ることである。
【０１０４】
このように、積層体ＬＭＢにおける内側のストリングユニットの数が２つより多い場合において、多段階的にプリチャージの時間を変えることで、全ての駆動電極膜を片側駆動する場合に比べて書き込み処理等の駆動開始のタイミングを全体としてさらに早めることができる。
【０１０５】
また、図１１（ａ）〜図１１（ｃ）で示される外側のストリングユニットのプリチャージ期間Ｔ１ｊ、内側のストリングユニットプリチャージ期間Ｔ１ｊ’、最も外側のストリングユニットのプリチャージ期間Ｔ１ｊ”の大小関係（Ｔ１ｊ＞Ｔ１ｊ”＞Ｔ１ｊ’）は、例示であり、異なる大小関係になることもある。例えば、Ｔ１ｊ＜Ｔ１ｊ’＜Ｔ１ｊ”であってもよい。この場合でも、多段階的にプリチャージの時間を変えることで、全ての駆動電極膜を片側駆動する場合に比べて書き込み処理等の駆動開始のタイミングを全体としてさらに早めることができる。
【０１０６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０７】
１  半導体記憶装置、６  導電層、１３，１３ａ，１３ｂ  ＳＧＤ駆動回路、３１  コンタクトプラグ、４２  半導体チャネル、４３  絶縁膜、５３  絶縁膜、ＳＴ  スリット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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