(57)【要約】【課題】エンデュランス特性が向上する記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む抵抗変化素子と、抵抗変化素子と第１の導電層との間に設けられ、炭素を主成分とする第１の層と、抵抗変化素子と第２の導電層との間に設けられ、炭素を主成分とする第２の層と、抵抗変化素子と第１の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステン、又は、炭素濃度が４原子％以上２０原子％以下の炭化タングステンを含む第３の層と、抵抗変化素子と第２の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステン、及び、炭素濃度が４原子％以上２０原子％以下の炭化タングステンの少なくともいずれか一方を含む第４の層と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む抵抗変化素子と、
前記抵抗変化素子と前記第１の導電層との間に設けられ、炭素を主成分とする第１の層と、
前記抵抗変化素子と前記第２の導電層との間に設けられ、炭素を主成分とする第２の層と、
前記抵抗変化素子と前記第１の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステン、及び、炭素濃度が４原子％以上２０原子％以下の炭化タングステンの少なくともいずれか一方を含む第３の層と、
前記抵抗変化素子と前記第２の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステン、及び、炭素濃度が４原子％以上２０原子％以下の炭化タングステンの少なくともいずれか一方を含む第４の層と、
を備える記憶装置。
【請求項２】
前記第１の層と前記第１の導電層との間に設けられ、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、及び、ヒ素（Ａｓ）を含むスイッチング素子を、更に備えた請求項１記載の記憶装置。
【請求項３】
前記第１の導電層から前記第２の導電層に向かう方向を第１の方向とした場合に、前記第１の層の前記第１の方向の厚さが、前記第２の層の前記第１の方向の厚さよりも厚い請求項２記載の記憶装置。
【請求項４】
前記第１の導電層から前記第２の導電層に向かう方向を第１の方向、前記第１の方向に垂直な方向を第２の方向とした場合に、前記抵抗変化素子の前記第２の方向の幅が、前記第３の層の前記第２の方向の幅、及び、前記第４の層の前記第２の方向の幅よりも小さい請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
前記第１の層の炭素濃度、及び、前記第２の層の炭素濃度が９０原子％以上である請求項１ないし請求項４いずれか一項記載の記憶装置。
【請求項６】
複数の第１の配線と、
前記複数の第１の配線と交差する複数の第２の配線と、
前記第１の配線と、前記第２の配線が交差する領域に位置するメモリセルを備え、
前記メモリセルが、
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む抵抗変化素子と、
前記抵抗変化素子と前記第１の導電層との間に設けられ、炭素を主成分とする第１の層と、
前記抵抗変化素子と前記第２の導電層との間に設けられ、炭素を主成分とする第２の層と、
前記抵抗変化素子と前記第１の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステン、及び、炭素濃度が４原子％以上２０原子％以下の炭化タングステンの少なくともいずれか一方を含む第３の層と、
前記抵抗変化素子と前記第２の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステン、及び、炭素濃度が４原子％以上２０原子％以下の炭化タングステンの少なくともいずれか一方を含む第４の層と、
を有する記憶装置。
【請求項７】
前記第１の層と前記第１の導電層との間に設けられ、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、及び、ヒ素（Ａｓ）を含むスイッチング素子を、更に備えた請求項６記載の記憶装置。
【請求項８】
前記第１の導電層から前記第２の導電層に向かう方向を第１の方向とした場合に、前記第１の層の前記第１の方向の厚さが、前記第２の層の前記第１の方向の厚さよりも厚い請求項７記載の記憶装置。
【請求項９】
前記第１の導電層から前記第２の導電層に向かう方向を第１の方向、前記第１の方向に垂直な方向を第２の方向とした場合に、前記抵抗変化素子の前記第２の方向の幅が、前記第３の層の前記第２の方向の幅、及び、前記第４の層の前記第２の方向の幅よりも小さい請求項６ないし請求項８いずれか一項記載の記憶装置。
【請求項１０】
前記第１の層の炭素濃度、及び、前記第２の層の炭素濃度が９０原子％以上である請求項６ないし請求項９いずれか一項記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
２端子の記憶装置として、相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ：ＰＣＭ）がある。相変化メモリは、ＤＲＡＭとＮＡＮＤフラッシュメモリの間の容量と速度領域を実現できるため、次世代の不揮発性記憶装置として着目されている。
【０００３】
相変化メモリは、例えば、カルコゲナイドを含む抵抗変化素子を有する。相変化メモリは、抵抗変化素子の相変化による抵抗変化を利用する。具体的には、抵抗変化素子が、結晶状態で抵抗が低くなり、アモルファス状態で抵抗が高くなる現象を利用する。
【０００４】
抵抗変化素子に電流を流し、発生するジュール熱により、抵抗変化素子に相変化を生じさせる。アモルファス状態にある抵抗変化素子に閾値電圧以上の電圧を印加すると大電流が流れてジュール熱が発生し、抵抗変化素子の温度が上昇する。更に印加する電圧を制御して、抵抗変化素子の温度を結晶化温度領域に保持することにより、多結晶に変化させて低抵抗状態にすることをセット動作と称する。また、多結晶状態の抵抗変化素子に電圧を印加して大電流を流して溶融させ、更に、電圧を急激に下げて抵抗変化素子を急冷して、アモルファスに変化させて高抵抗状態にすることをリセット動作と称する。
【０００５】
例えば、抵抗変化素子の高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義する。抵抗変化素子は異なる抵抗状態を維持できることで、“１”と“０”の１ビットデータを記憶することが可能となる。
【０００６】
相変化メモリでは、高い信頼性を実現するために、書き換え可能回数が多いこと、すなわち、高いエンデュランス特性を有することが必要とされる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第９４０６８８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、エンデュランス特性が向上する記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられ、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む抵抗変化素子と、前記抵抗変化素子と前記第１の導電層との間に設けられ、炭素を主成分とする第１の層と、前記抵抗変化素子と前記第２の導電層との間に設けられ、炭素を主成分とする第２の層と、前記抵抗変化素子と前記第１の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステン、及び、炭素濃度が４原子％以上２０原子％以下の炭化タングステンの少なくともいずれか一方を含む第３の層と、前記抵抗変化素子と前記第２の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステン、及び、炭素濃度が４原子％以上２０原子％以下の炭化タングステンの少なくともいずれか一方を含む第４の層と、を備える。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態の記憶装置のブロック図。
【図２】第１の実施形態の記憶装置のメモリセルの模式断面図。
【図３】第１の実施形態の記憶装置の作用及び効果の説明図。
【図４】第１の実施形態の記憶装置の作用及び効果の説明図。
【図５】第２の実施形態の記憶装置のメモリセルの模式断面図。
【図６】第２の実施形態の記憶装置の作用及び効果の説明図。
【図７】第２の実施形態の記憶装置の作用及び効果の説明図。
【図８】第３の実施形態の記憶装置のメモリセルの模式断面図。
【図９】第４の実施形態の記憶装置のメモリセルの模式断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【００１２】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１３】
（第１の実施形態）
第１の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む抵抗変化素子と、抵抗変化素子と第１の導電層との間に設けられ、炭素を主成分とする第１の層と、抵抗変化素子と第２の導電層との間に設けられ、炭素を主成分とする第２の層と、抵抗変化素子と第１の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステンを含む第３の層と、抵抗変化素子と第２の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステンを含む第４の層と、を備える。
【００１４】
また、第１の実施形態の記憶装置は、複数の第１の配線と、複数の第１の配線と交差する複数の第２の配線と、第１の配線と、第２の配線が交差する領域に位置するメモリセルを備え、メモリセルが、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む抵抗変化素子と、抵抗変化素子と第１の導電層との間に設けられ、炭素を主成分とする第１の層と、抵抗変化素子と第２の導電層との間に設けられ、炭素を主成分とする第２の層と、抵抗変化素子と第１の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステンを含む第３の層と、抵抗変化素子と第２の層との間に設けられ、窒素濃度が１０原子％以上２５原子％以下の窒化タングステンを含む第４の層と、を有する。
【００１５】
図１は、第１の実施形態の記憶装置のブロック図である。図２は、第１の実施形態の記憶装置のメモリセルの模式断面図である。図２は、図１のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
【００１６】
第１の実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線１０４（第１の配線）と、ワード線１０４と交差する複数のビット線１０６（第２の配線）とを備える。ビット線１０６は、ワード線１０４の上層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
【００１７】
ワード線１０４と、ビット線１０６が交差する領域に、複数のメモリセルＭＣが設けられる。第１の実施形態の記憶装置は、クロスポイント構造を備える二端子の相変化メモリである。
【００１８】
複数のワード線１０４は、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線１０６は、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８及び第２の制御回路１１０に接続される。
【００１９】
第１の制御回路１０８及び第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルＭＣへのデータの書き込み、メモリセルＭＣのデータの読み出し、メモリセルＭＣのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルＭＣのデータは、ワード線１０４と、ビット線１０６との間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
【００２０】
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
【００２１】
メモリセルＭＣは、図２に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化素子３０、第１の熱遮蔽層３１（第１の層）、第２の熱遮蔽層３２（第２の層）、第１の界面層３３（第３の層）、第２の界面層３４（第４の層）、スイッチング素子４０を備える。
【００２２】
以下、下部電極１０から上部電極２０に向かう方向を、第１の方向と定義する。また、第１の方向に垂直な方向を第２の方向と定義する。
【００２３】
下部電極１０はワード線１０４に接続される。下部電極１０は、例えば金属である。下部電極１０は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、又は、それらの窒化物である。下部電極１０は、例えば、窒化チタンである。下部電極１０はワード線１０４の一部であっても構わない。
【００２４】
上部電極２０はビット線１０６に接続される。上部電極２０は、例えば金属である。上部電極２０は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、又は、それらの窒化物である。上部電極２０は、例えば、窒化チタンである。上部電極２０がビット線１０６の一部であっても構わない。
【００２５】
抵抗変化素子３０は、下部電極１０と上部電極２０との間に設けられる。抵抗変化素子３０は、抵抗変化によりデータを記憶する機能を有する。
【００２６】
抵抗変化素子３０は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む。抵抗変化素子３０は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含むカルコゲナイド膜（以下、ＧＳＴ膜とも称する）である。
【００２７】
抗変化素子３０は、例えば、ＰＶＤ法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）によって、形成されるカルコゲナイド膜である。抗変化素子３０の第１の方向の厚さは、例えば、２０ｎｍ以上５０ｎｍ以下である。
【００２８】
第１の熱遮蔽層３１は、抵抗変化素子３０と下部電極１０との間に設けられる。第１の熱遮蔽層３１は、炭素を主成分とする。
【００２９】
炭素を主成分とするとは、第１の熱遮蔽層３１の中に存在する元素の中で、炭素の原子濃度が最も高いことを意味する。第１の熱遮蔽層３１の炭素濃度は、例えば、９０原子％以上である。
【００３０】
第１の熱遮蔽層３１は、例えば、ＰＶＤ法によって形成されるカーボン膜である。第１の熱遮蔽層３１の第１の方向の厚さは、例えば、１０ｎｍ以上３０ｎｍ以下である。
【００３１】
第１の熱遮蔽層３１は、抵抗変化素子３０と下部電極１０との間の熱伝導を遮断し、抵抗変化素子３０の発熱効率を向上させる機能を有する。
【００３２】
第２の熱遮蔽層３２は、抵抗変化素子３０と上部電極２０との間に設けられる。第２の熱遮蔽層３２は、炭素を主成分とする。
【００３３】
炭素を主成分とするとは、第２の熱遮蔽層３２の中に存在する元素の中で、炭素の原子濃度が最も高いことを意味する。第２の熱遮蔽層３２の炭素濃度は、例えば、９０原子％以上である。
【００３４】
第２の熱遮蔽層３２は、例えば、ＰＶＤ法によって形成されるカーボン膜である。第２の熱遮蔽層３２の第１の方向の厚さは、例えば、１０ｎｍ以上３０ｎｍ以下である。
【００３５】
第２の熱遮蔽層３２は、抵抗変化素子３０と上部電極２０との間の熱伝導を遮断し、抵抗変化素子３０の発熱効率を向上させる機能を有する。
【００３６】
第１の界面層３３は、抵抗変化素子３０と第１の熱遮蔽層３１との間に設けられる。第１の界面層３３は、例えば、抵抗変化素子３０及び第１の熱遮蔽層３１に接する。
【００３７】
第１の界面層３３は、窒素濃度が１０原子％以上２５原子％以下の窒化タングステンを含む。第１の界面層３３は、例えば、ＰＶＤ法によって形成される窒化タングステン膜である。第１の界面層３３の第１の方向の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。
【００３８】
第１の界面層３３の窒素濃度は、例えば、窒化タングステン膜を反応性スパッタ法により形成する際に、スパッタ成膜中の窒素ガスの流量を調整することで制御できる。
【００３９】
第２の界面層３４は、抵抗変化素子３０と第２の熱遮蔽層３２との間に設けられる。第２の界面層３４は、例えば、抵抗変化素子３０及び第２の熱遮蔽層３２に接する。
【００４０】
第２の界面層３４は、窒素濃度が１０原子％以上２５原子％以下の窒化タングステンを含む。第２の界面層３４は、例えば、ＰＶＤ法によって形成される窒化タングステン膜である。第２の界面層３４の第１の方向の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。
【００４１】
第２の界面層３４の窒素濃度は、例えば、窒化タングステン膜を反応性スパッタ法により形成する際に、スパッタ成膜中の窒素ガスの流量を調整することで制御できる。
【００４２】
スイッチング素子４０は、第１の熱遮蔽層３１と下部電極１０との間に設けられる。スイッチング素子４０は、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、及び、ヒ素（Ａｓ）を含む。スイッチング素子４０は、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、及び、ヒ素（Ａｓ）を含むカルコゲナイド膜である。
【００４３】
スイッチング素子４０は、例えば、ＰＶＤ法によって形成されるカルコゲナイド膜である。スイッチング素子４０の第１の方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。
【００４４】
スイッチング素子４０は、特定の電圧（閾値電圧）で電流が急峻に立ち上がる非線形な電流電圧特性を有する。スイッチング素子４０は、半選択セルに流れる半選択リーク電流の増加を抑制する機能を有する。スイッチング素子４０は、いわゆるオボニック閾値スイッチ（Ｏｖｏｎｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｓｗｉｔｃｈ：ＯＴＳ）である。
【００４５】
メモリセルＭＣを構成する各層や各膜に含まれる原子の種類は、例えば、Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ（ＥＤＸ）、又は、Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。各層や各膜に含まれる原子の原子濃度は、例えば、ＳＩＭＳにより測定することが可能である。各層や各膜の厚さは、例えば、Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）により測定することが可能である。
【００４６】
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
【００４７】
相変化メモリは、抵抗変化素子に電流を流し、発生するジュール熱により、抵抗変化素子に相変化を生じさせる。アモルファス状態にある抵抗変化素子に閾値電圧以上の電圧を印加すると大電流が流れてジュール熱が発生し、抵抗変化素子の温度が上昇する。更に印加する電圧を制御して、抵抗変化素子の温度を結晶化温度領域に保持することにより、多結晶に変化させて低抵抗状態にすることをセット動作と称する。また、多結晶状態の抵抗変化素子に電圧を印加して大電流を流して溶融させ、更に、電圧を急激に下げて抵抗変化素子を急冷して、アモルファスに変化させて高抵抗状態にすることをリセット動作と称する。
【００４８】
例えば、抵抗変化素子の高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義する。抵抗変化素子は異なる抵抗状態を維持できることで、“１”と“０”の１ビットデータを記憶することが可能となる。
【００４９】
ＧＳＴ膜を抵抗変化素子とする相変化メモリでは、動作電圧の低電圧化及び低消費電力化の観点から、リセット動作に必要なリセット電流の低減が要求される。ＧＳＴ膜の上下に熱遮蔽層を設けることで、ＧＳＴ膜の発熱効率を向上させることができる。ＧＳＴ膜の発熱効率を向上させることで、リセット電流の低減が可能であると考えられる。熱遮蔽層として、例えば、熱伝導率が低い導電性膜であるカーボン膜を用いることができる。
【００５０】
しかし、熱遮蔽層としてカーボン膜を用いると、リセット電流の低減は実現できるが、エンデュランス特性が劣化する。例えば、書き換え可能回数が１０５回以下と、極めて低いエンデュランス特性となる。エンデュランス特性の劣化の要因として、ＧＳＴ膜とカーボン膜との間の原子の相互拡散が考えられる。
【００５１】
図３は、第１の実施形態の記憶装置の作用及び効果の説明図である。図３は、ＧＳＴ膜とカーボン膜との間に、窒化タングステン膜を挟んだ場合のエンデュランス特性を示す。
【００５２】
図３の横軸は、窒化タングステン膜に含まれる窒素濃度、縦軸はエンデュランス（書き換え可能回数）である。窒素濃度が０％のデータは、純粋なタングステン膜を用いた場合である。
【００５３】
図３から明らかなように、窒化タングステン膜中の窒素濃度が、１０原子％以上２５原子％以下の場合に、良好なエンデュランス特性が得られる。
【００５４】
図４は、第１の実施形態の記憶装置の作用及び効果の説明図である。第１の実施形態の相変化メモリと同様の、カーボン膜（Ｃ）／窒化タングステン膜（ＷＮｘ）／ＧＳＴ膜（ＧＳＴ）／窒化タングステン膜（ＷＮｘ）／カーボン膜（Ｃ）の層構造の堆積後に４５０℃の熱工程を加えた場合の炭素分布を示す。横軸は、上層のカーボン膜の上面を基準とする深さ、縦軸はＳＩＭＳの炭素のカウント数である。
【００５５】
窒化タングステン膜に含まれる窒素濃度が２３原子％の場合の炭素分布を実線、窒化タングステン膜に含まれる窒素濃度が４３原子％の場合の炭素分布を点線で示す。窒素濃度が高い場合には、ＧＳＴ膜中に含まれる炭素量が多くなっていることが分かる。カーボン膜中の炭素が、窒化タングステン膜中を拡散して、ＧＳＴ膜中にまで拡散したと考えられる。窒化タングステン膜の窒素濃度が高くなると、ＧＳＴ膜の炭素濃度が高くなることでエンデュランス特性が劣化すると考えられる。
【００５６】
窒化タングステン膜は、窒素濃度が１０％以上で微結晶化する。窒化タングステン膜は、窒素濃度が４０％を超えると多結晶化する。また、窒化タングステン膜は、窒素濃度が１０％未満であると、多結晶化したタングステンが占める割合が高くなる。
【００５７】
窒化タングステン膜の微結晶の割合が高い場合、結晶粒の粒界拡散による炭素のＧＳＴ膜への拡散が抑制され、エンデュランス特性が向上すると考えられる。したがって、窒化タングステン膜の微結晶の割合が高い、窒素濃度が１０原子％以上２５原子％以下の場合に、高いエンデュランス特性が実現できると考えられる。
【００５８】
第１の実施形態の記憶装置によれば、炭素を主成分とする第１の熱遮蔽層３１及び第２の熱遮蔽層３２を備えることで、リセット電流が低減される。そして、特定の窒素濃度範囲の窒化タングステンを含む第１の界面層３３及び第２の界面層３４を備えることにより、エンデュランス特性が向上した記憶装置が実現できる。
【００５９】
エンデュランス特性を向上させる観点から、第１の界面層３３及び第２の界面層３４の窒素濃度は１２％以上２３％以下であることがより好ましい。
【００６０】
リセット電流を低減させる観点から、第１の熱遮蔽層３１及び第２の熱遮蔽層３２の炭素濃度は、９０原子％以上であることが好ましく、９５％以上であることがより好ましい。
【００６１】
以上、第１の実施形態の記憶装置によれば、エンデュランス特性が向上した記憶装置が実現できる。
【００６２】
（第２の実施形態）
第２の実施形態の記憶装置は、第３の層は炭素濃度が４原子％以上２０原子％以下の炭化タングステンを含み、第４の層は炭素濃度が４原子％以上２０原子％以下の炭化タングステンを含む点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００６３】
図５は、第２の実施形態の記憶装置のメモリセルの模式断面図である。図５は、図１のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
【００６４】
メモリセルＭＣは、図５に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化素子３０、第１の熱遮蔽層３１（第１の層）、第２の熱遮蔽層３２（第２の層）、第１の界面層３３（第３の層）、第２の界面層３４（第４の層）、スイッチング素子４０を備える。
【００６５】
第１の界面層３３は、抵抗変化素子３０と第１の熱遮蔽層３１との間に設けられる。第１の界面層３３は、例えば、抵抗変化素子３０及び第１の熱遮蔽層３１に接する。
【００６６】
第１の界面層３３は、炭素濃度が４原子％以上２０原子％以下の炭化タングステンを含む。第１の界面層３３は、例えば、ＰＶＤ法によって形成される炭化タングステン膜である。第１の界面層３３の第１の方向の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。
【００６７】
第１の界面層３３の炭素濃度は、例えば、炭化タングステン膜をスパッタ法で形成する際に、あらかじめ炭素の組成を調整した炭化タングステンターゲットを用いることで制御できる。
【００６８】
第２の界面層３４は、抵抗変化素子３０と第２の熱遮蔽層３２との間に設けられる。第２の界面層３４は、例えば、抵抗変化素子３０及び第２の熱遮蔽層３２に接する。
【００６９】
第２の界面層３４は、炭素濃度が４原子％以上２０原子％以下の炭化タングステンを含む。第２の界面層３４は、例えば、例えば、ＰＶＤ法によって形成される炭化タングステン膜である。第２の界面層３４の第１の方向の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。
【００７０】
第２の界面層３４の炭素濃度は、例えば、炭化タングステン膜をスパッタ法で形成する際に、あらかじめ炭素の組成を調整した炭化タングステンターゲットを用いることで制御できる。
【００７１】
図６は、第２の実施形態の記憶装置の作用及び効果の説明図である。図６は、ＧＳＴ膜とカーボン膜との間に、炭化タングステン膜を挟んだ場合のエンデュランス特性を示す。
【００７２】
図６の横軸は、炭化タングステン膜に含まれる炭素濃度、縦軸はエンデュランス（書き換え可能回数）である。炭素濃度が０％のデータは、純粋なタングステン膜を用いた場合である。
【００７３】
図６から明らかなように、炭化タングステン膜中の炭素濃度が、４原子％以上２０原子％以下の場合に、良好なエンデュランス特性が得られる。
【００７４】
図７は、第２の実施形態の記憶装置の作用及び効果の説明図である。第２の実施形態の相変化メモリと同様の、カーボン膜（Ｃ）／炭化タングステン膜（ＷＣｘ）／ＧＳＴ膜（ＧＳＴ）／炭化タングステン膜（ＷＣｘ）／カーボン膜（Ｃ）の層構造の堆積後に４５０℃の熱工程を加えた場合のテルル分布を示す。横軸は、上層のカーボン膜の上面を基準とする深さ、縦軸はＳＩＭＳのテルルのカウント数である。
【００７５】
炭化タングステン膜に含まれる炭素濃度が４原子％の場合のテルル分布を実線、炭化タングステン膜に含まれる炭素濃度が２１原子％の場合のテルル分布を点線で示す。炭素濃度が高い場合には、上層のカーボン膜中に含まれるテルル量が多くなっていることが分かる。ＧＳＴ膜中のテルルが、炭化タングステン膜中を拡散して、カーボン膜中にまで拡散したと考えられる。炭化タングステン膜の炭素濃度が高くなると、ＧＳＴ膜のテルルが抜けることでエンデュランス特性が劣化すると考えられる。
【００７６】
炭化タングステン膜の炭素濃度が高くなると、炭化タングステン膜の炭素によるＧＳＴ膜からのテルルの引き抜きが促進されると考えられる。したがって、ＧＳＴ膜のテルルが抜けることでエンデュランス特性が劣化すると考えられる。
【００７７】
また、炭化タングステン膜は、炭素濃度が４％以上で微結晶化する。炭化タングステン膜は、炭素濃度が４％未満であると、多結晶化したタングステンが占める割合が高くなる。炭化タングステン膜の微結晶の割合が高い場合、結晶粒の粒界拡散によるテルルのＧＳＴ膜からの引き抜きが抑制され、エンデュランス特性が向上すると考えられる。
【００７８】
したがって、窒化タングステン膜の微結晶の割合が高い炭素濃度が４原子％以上、且つ、ＧＳＴ膜中のテルルの引き抜きが生じにくい炭素濃度が２０原子％以下の場合に、高いエンデュランス特性が実現できると考えられる。
【００７９】
第２の実施形態の記憶装置によれば、炭素を主成分とする第１の熱遮蔽層３１及び第２の熱遮蔽層３２を備えることで、リセット電流が低減される。そして、特定の炭素濃度範囲の炭化タングステンを含む第１の界面層３３及び第２の界面層３４を備えることにより、エンデュランス特性が向上した記憶装置が実現できる。
【００８０】
エンデュランス特性を向上させる観点から、第１の界面層３３及び第２の界面層３４の炭素濃度は５％以上１８％以下であることがより好ましい。
【００８１】
リセット電流を低減させる観点から、第１の熱遮蔽層３１及び第２の熱遮蔽層３２の炭素濃度は、９０原子％以上であることが好ましく、９５％以上であることがより好ましい。
【００８２】
以上、第２の実施形態の記憶装置によれば、エンデュランス特性が向上した記憶装置が実現できる。
【００８３】
（第３の実施形態）
第３の実施形態の記憶装置は、第１の導電層から第２の導電層に向かう方向を第１の方向とした場合に、第１の層の第１の方向の厚さが、第２の層の第１の方向の厚さよりも厚い点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００８４】
図８は、第３の実施形態の記憶装置のメモリセルの模式断面図である。図８は、図１のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
【００８５】
メモリセルＭＣは、図８に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化素子３０、第１の熱遮蔽層３１（第１の層）、第２の熱遮蔽層３２（第２の層）、第１の界面層３３（第３の層）、第２の界面層３４（第４の層）、スイッチング素子４０を備える。
【００８６】
第１の熱遮蔽層３１の第１の方向の厚さは、第２の熱遮蔽層３２の第１の方向の厚さよりも厚い。第１の熱遮蔽層３１の第１の方向の厚さは、例えば、第２の熱遮蔽層３２の第１の方向の厚さの１．１倍以上２倍以下である。
【００８７】
第１の熱遮蔽層３１の厚さを厚くすることにより、リセット動作及びセット動作の際のスイッチング素子４０の温度上昇を抑制することが可能となる。したがって、スイッチング素子４０の温度上昇による特性変動を抑制できる。
【００８８】
以上、第３の実施形態の記憶装置によれば、エンデュランス特性が向上した記憶装置が実現できる。また、スイッチング素子の特性変動が抑制される。
【００８９】
（第４の実施形態）
第４の実施形態の記憶装置は、抵抗変化素子の第２の方向の幅が、第３の層の第２の方向の幅、及び、第４の層の第２の方向の幅よりも小さい点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００９０】
図９は、第４の実施形態の記憶装置のメモリセルの模式断面図である。図９は、図１のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
【００９１】
メモリセルＭＣは、図９に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化素子３０、第１の熱遮蔽層３１（第１の層）、第２の熱遮蔽層３２（第２の層）、第１の界面層３３（第３の層）、第２の界面層３４（第４の層）、スイッチング素子４０を備える。
【００９２】
抵抗変化素子３０の第２の方向の幅が、第１の界面層３３の第２の方向の幅、及び、第２の界面層３４の第２の方向の幅よりも小さい。抵抗変化素子３０の第２の方向の幅と、第１の界面層３３の第２の方向の幅、及び、第２の界面層３４の第２の方向の幅との差は、例えば、０．２ｎｍ以上６ｎｍ以下である。
【００９３】
下部電極１０と上部電極２０との間の積層構造をエッチングにより加工する際に、例えば、抵抗変化素子３０に対して選択的に等方性のエッチングを行うことで、抵抗変化素子３０の幅を狭めることが可能である。
【００９４】
抵抗変化素子３０の幅を、第１の界面層３３及び第２の界面層３４の幅より小さくすることにより、抵抗変化素子３０の体積が減少する。したがって、リセット電流を低減することが可能となる。
【００９５】
以上、第４の実施形態の記憶装置によれば、更にリセット電流が低減された記憶装置が実現できる。
【００９６】
第３及び第４の実施形態では、第１の界面層３３及び第２の界面層３４が、窒素濃度が１０原子％以上２５原子％以下の窒化タングステンを含む層である場合を例に説明したが、第１の界面層３３及び第２の界面層３４が、炭素濃度が４原子％以上２０原子％以下の炭化タングステンを含む層であっても構わない。
【００９７】
第１ないし第４の実施形態では、ワード線及びビット線が半導体基板の表面に平行に延びるように配置される構造のメモリセルアレイを例に説明したが、例えば、ビット線が半導体基板の表面に垂直に配置される構造のメモリセルアレイに、本発明を適用することが可能である。
【００９８】
第１ないし第４の実施形態では、第１の熱遮蔽層３１とスイッチング素子４０が直接接する場合を例に説明したが、例えば、第１の熱遮蔽層３１とスイッチング素子４０との間に、金属を含む中間層を設けても構わない。
【００９９】
第１ないし第４の実施形態では、第２の熱遮蔽層３２と上部電極２０が直接接する場合を例に説明したが、例えば、第２の熱遮蔽層３２と上部電極２０との間に、金属を含む中間層を設けても構わない。
【０１００】
第１ないし第４の実施形態では、抵抗変化素子が、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含むカルコゲン膜である場合を例に説明したが、カルコゲン膜が更にインジウム（Ｉｎ）を含んでいても構わない。
【０１０１】
第１ないし第４の実施形態では、スイッチング素子が抵抗変化素子と下部電極との間に設けられる場合を例に説明したが、スイッチング素子は抵抗変化素子と上部電極との間に設けられても構わない。
【０１０２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０３】
１０        下部電極（第１の導電層）
２０        上部電極（第２の導電層）
３０        抵抗変化素子
３１        第１の熱遮蔽層（第１の層）
３２        第２の熱遮蔽層（第２の層）
３３        第１の界面層（第３の層）
３４        第２の界面層（第４の層）
４０        スイッチング素子
１０４      ワード線（第１の配線）
１０６      ビット線（第２の配線）
ＭＣ        メモリセル
【図１】
2020155560.tif 000003
【図２】
2020155560.tif 000004
【図３】
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【図４】
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【図５】
2020155560.tif 000007
【図６】
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【図７】
2020155560.tif 000009
【図８】
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【図９】
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