(57)【要約】【課題】ノーマリオフの電気特性を有するダイヤモンド電界効果トランジスタを提供する。【解決手段】ダイヤモンド基板１０と、ダイヤモンド基板１０の上に形成されたソース電極２０及びドレイン電極２２と、ソース電極２０とドレイン電極２２との間のダイヤモンド基板１０の領域に形成された水素化層３０と、水素化層３０の上面に接して形成された補助絶縁層５１と、補助絶縁層５１の上に形成されたゲート絶縁層４０と、ゲート絶縁層４０の上に形成され、平面視で補助絶縁層５１に重なって配置されたゲート電極６０とを含む。【選択図】図１
2020035917.tif 000002
【特許請求の範囲】
【請求項１】
ダイヤモンド基板と、
前記ダイヤモンド基板の上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記ダイヤモンド基板の領域に形成された水素化層と、
前記水素化層の上面に接して形成された補助絶縁層と、
前記補助絶縁層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成され、平面視で前記補助絶縁層に重なって配置されたゲート電極と
を有することを特徴とするダイヤモンド電界効果トランジスタ。
【請求項２】
前記補助絶縁層は、シリコン酸化層であることを特徴とする請求項１に記載のダイヤモンド電界効果トランジスタ。
【請求項３】
前記補助絶縁層は前記水素化層上の一部の領域に配置され、平面視で前記ゲート電極は前記補助絶縁層の全体に重なって配置されていることを特徴とする請求項１又は２に記載のダイヤモンド電界効果トランジスタ。
【請求項４】
前記ゲート絶縁層は、前記水素化層上の一部の領域に開口部が配置された第１ゲート絶縁層と、前記開口部を埋め込んで前記第１ゲート絶縁層の上に配置された第２ゲート絶縁層とから形成され、
前記補助絶縁層は、前記第１ゲート絶縁層の開口部の底に配置されていることを特徴とする請求項３に記載のダイヤモンド電界効果トランジスタ。
【請求項５】
前記補助絶縁層は、前記ソース電極及び前記ドレイン電極を除く前記ダイヤモンド基板の領域に形成されることで、前記水素化層上の全体に配置され、
前記ゲート電極は平面視で前記水素化層上の全体に重なって配置されていることを特徴とする請求項１又は２に記載のダイヤモンド電界効果トランジスタ。
【請求項６】
ダイヤモンド基板の上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極の間の前記ダイヤモンド基板の領域を水素終端して水素化層を形成する工程と、
前記水素化層の上面に接する補助絶縁層を形成する工程と、
前記補助絶縁層の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に、平面視で前記補助絶縁層に重なるようにゲート電極を形成する工程と
を有することを特徴とするダイヤモンド電界効果トランジスタの製造方法。
【請求項７】
前記補助絶縁層を形成する工程は、
前記水素化層の上にシリコン層を形成し、前記シリコン層を酸化することを含むことを特徴とする請求項６に記載のダイヤモンド電界効果トランジスタの製造方法。
【請求項８】
前記補助絶縁層を形成する工程の前に、前記水素化層上の一部の領域に開口部が設けられた第１ゲート絶縁層を形成する工程を有し、
前記補助絶縁層を形成する工程において、前記第１ゲート絶縁層の開口部に前記補助絶縁層を形成し、
前記補助絶縁層を形成する工程の後に、前記補助絶縁層及び前記第１ゲート絶縁層の上に第２ゲート絶縁層を形成する工程を有し、
前記ゲート絶縁層は、前記第１ゲート絶縁層と前記第２ゲート絶縁層とから形成されることを特徴とする請求項６又は７に記載のダイヤモンド電界効果トランジスタの製造方法。
【請求項９】
前記補助絶縁層を形成する工程において、
前記補助絶縁層は、前記ソース電極及び前記ドレイン電極を除く前記ダイヤモンド基板の領域に形成されることで、前記水素化層上の全体に配置され、
前記ゲート電極を形成する工程において、
前記ゲート電極は平面視で前記水素化層上の全体に重なって配置されることを特徴とする請求項６又は７に記載のダイヤモンド電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイヤモンド基板を用いたダイヤモンド電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ダイヤモンドは、高電圧、大電流動作が必要とされる大電力用の半導体装置に適した半導体材料として期待されており、ダイヤモンド基板を用いた電界効果トランジスタ（ＦＥＴ： Field Effect Transistor）が開発されている。
【０００３】
ダイヤモンド基板を用いた電界効果トランジスタでは、ダイヤモンド基板の表面を水素終端することにより、その表面直下にＰ型の導電層を誘起して、トランジスタとして動作させる技術が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−０６０３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、ダイヤモンド電界効果トランジスタは、ゲート電圧をかけないときもドレイン電流が流れるノーマリオンの電気特性を有する。
【０００６】
しかし、ダイヤモンド電界効果トランジスタを高耐圧・高耐熱性能のパワートランジスタなどに向けて実用化するには、ゲート電圧をかけないときはドレイン電流が流れないノーマリオフの電気特性を有することが必要不可欠である。
【０００７】
本発明は上記課題を鑑みてなされたものであり、ノーマリオフの電気特性を有するダイヤモンド電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のダイヤモンド電界効果トランジスタは、ダイヤモンド基板と、前記ダイヤモンド基板の上に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記ダイヤモンド基板の領域に形成された水素化層と、前記水素化層の上面に接して形成された補助絶縁層と、前記補助絶縁層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、平面視で前記補助絶縁層に重なって配置されたゲート電極とを有する。
【０００９】
また、本発明のダイヤモンド電界効果トランジスタの製造方法は、ダイヤモンド基板の上にソース電極及びドレイン電極を形成する工程と、前記ソース電極と前記ドレイン電極の間の前記ダイヤモンド基板の領域を水素終端して水素化層を形成する工程と、前記水素化層の上面に接する補助絶縁層を形成する工程と、前記補助絶縁層の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に、平面視で前記補助絶縁層に重なるようにゲート電極を形成する工程とを有する。
【発明の効果】
【００１０】
本発明のダイヤモンド電界効果トランジスタでは、ソース電極とドレイン電極との間のダイヤモンド基板の領域に水素化層が配置されて、チャネル領域が形成されている。また、水素化層の上面に接する補助絶縁層が形成され、補助絶縁層の上にゲート絶縁層が形成されている。さらに、ゲート絶縁層の上に、平面視で補助絶縁層に重なるようにゲート電極が形成されている。
【００１１】
一つの好適な態様では、補助絶縁層はシリコン酸化層から形成され、チャネル領域の水素化層とゲート絶縁層との間にシリコン酸化層が配置される。シリコン酸化層は、ダイヤモンド基板と絶縁層との界面に正電荷を発生させるため、ダイヤモンド電界効果トランジスタのしきい値電圧がシフトしてノーマリオフの電気特性が得られる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態のダイヤモンド電界効果トランジスタを示す断面図である。
【図２】図１のダイヤモンド電界効果トランジスタを上側からみた平面図である。
【図３】水素終端したダイヤモンド基板の上にＳｉＯ２層とＡｌ２Ｏ３層とを形成したときのシート抵抗の変化を示すグラフである。
【図４】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その１）である。
【図５】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その２）である。
【図６】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その３）である。
【図７】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その４）である。
【図８】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その５）である。
【図９】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その６）である。
【図１０】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その７）である。
【図１１】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その８）である。
【図１２】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その９）である。
【図１３】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その１０）である。
【図１４】第１実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その１１）である。
【図１５】第１実施形態のダイヤモンド電界効果トランジスタの電気特性の測定に用いた測定回路を示す模式図である。
【図１６】第１実施形態のダイヤモンド電界効果トランジスタのドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を示すグラフである。
【図１７】第１実施形態のダイヤモンド電界効果トランジスタのドレイン電流−ゲート電圧（√ＩＤＳ−ＶＧＳ）特性を示すグラフである。
【図１８】第１実施形態のダイヤモンド電界効果トランジスタのドレイン電流（ＩＤＳ）のＯＮ／ＯＦＦ比を示すグラフである。
【図１９】第１実施形態のダイヤモンド電界効果トランジスタの絶縁破壊電圧(耐圧)を示すグラフである。
【図２０】第２実施形態のダイヤモンド電界効果トランジスタを示す断面図である。
【図２１】図２０のダイヤモンド電界効果トランジスタを上側からみた平面図である。
【図２２】第２実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その１）である。
【図２３】第２実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その２）である。
【図２４】第２実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その３）である。
【図２５】第２実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その４）である。
【図２６】第２実施形態のダイヤモンド電界効果トランジスタの製造方法を示す断面図（その５）である。
【図２７】第２実施形態のダイヤモンド電界効果トランジスタのドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を示すグラフである。
【図２８】第２実施形態のダイヤモンド電界効果トランジスタのドレイン電流−ゲート電圧（√ＩＤＳ−ＶＧＳ）特性を示すグラフである。
【図２９】第２実施形態のダイヤモンド電界効果トランジスタのドレイン電流（ＩＤＳ）のＯＮ／ＯＦＦ比を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、実施の形態について、添付の図面を参照して説明する。
(第１実施形態)
図１は第１実施形態のダイヤモンド電界効果トランジスタを示す断面図、図２は図１のダイヤモンド電界効果トランジスタを上側からみた平面図である。図４〜図１４は第１実施形態のダイヤモンド電界効果トランジスタの製造方法を説明するための図である。
【００１４】
図１に示すように、第１実施形態のダイヤモンド電界効果トランジスタ１は、ダイヤモンド基板１０を備えている。ダイヤモンド基板１０は、単結晶ダイヤモンド基板１２とその上に配置されたアンドープダイヤモンド層１４とから形成される。アンドープダイヤモンド層１４は、不純物である窒素が極めて少ない物性を有する。ダイヤモンド基板１０として、この他に、黒色多結晶ダイヤモンド基板、あるいは透明多結晶ダイヤモンド基板を使用してもよい。
【００１５】
図２の平面図を加えて参照すると、ダイヤモンド基板１０の上に所定間隔を空けてソース電極２０とドレイン電極２２とが形成されている。図１は図２の平面図のＩ−Ｉに沿った断面に相当する。
【００１６】
ソース電極２０は、下から順に、カーバイド層２０ａ、チタン（Ｔｉ）層２０ｂ及び金（Ａｕ）層２０ｃが積層された積層膜から形成され、ダイヤモンド基板１０にオーミック接続している。カーバイド層１２ａは、チタンをカーバイド化したものであり、ソース電極２０とダイヤモンド基板１０との接触抵抗を低くするために設けられている。
【００１７】
カーバイド層２０ａは、チタン層２０ｂを構成するＴｉをその直下のダイヤモンド基板１０に拡散させてＴｉＣを形成することにより、ダイヤモンド基板１０に埋設した状態で形成される。
【００１８】
また同様に、ドレイン電極２２は、下から順に、カーバイド層２２ａ、チタン（Ｔｉ）層２２ｂ及び金（Ａｕ）層２２ｃが積層された積層膜から形成され、ダイヤモンド基板１０にオーミック接続している。ドレイン電極２２のカーバイド層２２ａはソース電極２０のカーバイド層２０ａと同様に形成される。
【００１９】
また、図１に示すように、ソース電極２０とドレイン電極２２との間のダイヤモンド基板１０の領域に水素化層３０が形成されている。
【００２０】
水素化層３０は、ソース電極２０とドレイン電極２２との間のダイヤモンド基板１０の表面を水素終端することによって形成される。水素終端は、ダイヤモンド基板１０の表面における炭素原子の未結合手（ダングリングボンド: dangling bond）に水素を結合させた状態にすることである。
【００２１】
さらに、ダイヤモンド基板１０の表面のうちソース電極２０、ドレイン電極２２及び水素化層３０を除く領域に、素子分離層３２が形成されている。素子分離層３２は、ダイヤモンド基板１０の表面を酸素終端することによって形成される。酸素終端は、ダイヤモンド基板１０の表面における炭素原子の未結合手に酸素を結合させた状態にすることである。
【００２２】
図１及び図２では、一つのダイヤモンド電界効果トランジスタが配置されるダイヤモンド基板１０の領域が部分的に示されており、実際には、ダイヤモンド基板１０には多数のダイヤモンド電界効果トランジスタの領域が区画されている。
【００２３】
素子分離層３２は、ダイヤモンド基板１０上に配置される多数のダイヤモンド電界効果トランジスタを電気的に分離するために形成される。
【００２４】
また、図１に示すように、水素化層３０及び素子分離層３２の上に第１ゲート絶縁層４１が形成されている。第１ゲート絶縁層４１は、アルミナ（Ａｌ２Ｏ３）層から形成され、その厚みは例えば３２ｎｍ程度である。第１ゲート絶縁層４１（アルミナ層）は、後述する製造方法の欄で説明する原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により形成される。
【００２５】
アルミナ層に存在する負電荷により、アルミナ層の直下のダイヤモンド基板１０側に正孔が誘起されて２次元正孔ガス（2DHG：two-dimensional hole gas）となる。このようにして、水素化層３０のパターンとダイヤモンド基板１０との界面に沿ってＰ型導電層が配置されてチャネル領域Ｒが形成される。
【００２６】
単結晶ダイヤモンド基板１２は、ダイヤモンド中に不純物である窒素が多量に存在している。窒素を多く含む水素終端ダイヤモンドは２次元正孔ガスを非常に誘起しにくい。このため、本実施形態のダイヤモンド基板１０は、単結晶ダイヤモンド基板１２の上に窒素を殆ど含まないアンドープダイヤモンド層１４を形成している。
【００２７】
また、第１ゲート絶縁層４１には開口部４１ａが形成されている。図２の平面図を参照すると、第１ゲート絶縁層４１の開口部４１ａは帯状のチャネル領域Ｒの水素化層３０を幅方向に横切るように細長状に配置され、開口部４１ａの両端部が水素化層３０からはみ出している。
【００２８】
そして、第１ゲート絶縁層４１の開口部４１ａの底に、トランジスタのしきい値電圧（Ｖｔｈ）をシフトさせるための第１補助絶縁層５１が形成されている。第１補助絶縁層５１は、チャネル領域Ｒ内で下側の水素化層３０に接した状態で形成される。
【００２９】
また、図１に示すように、第１ゲート絶縁層４１の上面に第２補助絶縁層５２が形成されている。第１補助絶縁層５１及び第２補助絶縁層５２は、シリコン酸化層から形成され、厚みが１ｎｍ〜２ｎｍのシリコン層を酸化することにより得られる。
【００３０】
さらに、第１補助絶縁層５１及び第２補助絶縁層５２の上に第２ゲート絶縁層４２が形成されている。第２ゲート絶縁層４２は、第１ゲート絶縁層４１の開口部４１ａを埋め込んで形成される。第２ゲート絶縁層４２は、アルミナ（Ａｌ２Ｏ３）層から形成され、その厚みは例えば２００ｎｍ程度である。
【００３１】
第２ゲート絶縁層４２の上面には第１ゲート絶縁層４１の開口部４１ａの段差の影響で形成された細長状の凹部Ｃが配置されている。このようにして、第１ゲート絶縁層４１と第２ゲート絶縁層４２とによりゲート絶縁層４０が形成されている。
【００３２】
また、ゲート絶縁層４０の上にゲート電極６０が形成されている。図２の平面図を参照すると、ゲート電極６０は、平面視において略コの字状に配置され、縦方向に延在する縦延部６０ａと、縦延部６０ａの両端から横方向に延在する横延部６０ｂとが一体になって形成される。
【００３３】
ゲート電極６０の縦延部６０ａが、帯状のチャネル領域Ｒの水素化層３０を幅方向に横切るように配置されている。ゲート電極６０の横延部６０ｂは、コンタクト部として機能し、外部電源などに接続される。
【００３４】
図２に示すように、第１補助絶縁層５１の幅Ｗ１は、ゲート電極６０の縦延部６０ａの幅Ｗ２よりも小さく設定されている。これにより、製造プロセスで第１補助絶縁層５１とゲート電極６０とが位置ずれするとしても、平面視においてチャネル領域Ｒ内で第１補助絶縁層５１がゲート電極６０の縦延部６０ａから外側にはみ出さないようになっている。
【００３５】
第１補助絶縁層５１がチャネル領域Ｒ内でゲート電極６０の縦延部６０ａからはみ出して配置されると、トランジスタの電気特性を制御しにくくなるためである。このように、ゲート電極６０は、平面視において第１補助絶縁層５１の全体に重なるように配置される。
【００３６】
また、ソース電極２０上の第１ゲート絶縁層４１、第２補助絶縁層５２及び第２ゲート絶縁層４２が開口されてコンタクトホールＨ１が形成されている。コンタクトホールＨ１の底にソース電極２０の金層２０ｃが露出している。
【００３７】
また、ドレイン電極２２上の第１ゲート絶縁層４１、第２補助絶縁層５２及び第２ゲート絶縁層４２が開口されてコンタクトホールＨ２が形成されている。コンタクトホールＨ２の底にドレイン電極２２の金層２２ｃが露出している。
【００３８】
以上のような構造により、第１実施形態のダイヤモンド電界効果トランジスタ１が構築されている。
【００３９】
アルミナ層から形成されるゲート絶縁層４０は、水素化層３０との界面に多くの負電荷が存在する。このため、本実施形態と違って、水素化層３０の上に第１補助絶縁層５１（シリコン酸化層）を配置しない場合は、ゲート電圧をかけなくてもＰ型のキャリアである正孔（ホール）が引き寄せられる。その結果、ソース電極２０とドレイン電極２２との間にＰ型導電層を介してドレイン電流が流れるノーマリオンの電気特性になりやすい。
【００４０】
第１実施形態では、しきい値電圧（Ｖｔｈ）をシフトさせてノーマリオフの電気特性を得るために、ゲート電極６０とチャネル領域Ｒとが重なる領域の水素化層３０の上に、第１補助絶縁層５１（シリコン酸化層）を配置している。
【００４１】
シリコン酸化層は、水素化層３０との界面に負電荷が存在せず、むしろ正電荷をもつ特性を有する。これにより、アルミナ層から形成されるゲート絶縁層４０の負電荷の効果が弱くなり、その結果、しきい値電圧がシフトしてノーマリオフの電気特性が得られると考えられる。
【００４２】
また、図３には、１）水素終端されたダイヤモンド基板、２）ダイヤモンド基板上に成膜したＳｉ層に自然酸化でＳｉＯ２層を形成した構造、３）ダイヤモンド基板上にＳｉＯ２層及びＡｌ２Ｏ３層を形成した構造についてシート抵抗を測定したデータが示されている。
【００４３】
シリコン層の成膜は４５０℃の温度での通電加熱蒸着により行った。また、３）の構造では、２）の構造の未酸化のＳｉ層がＡｌ２Ｏ３層の成膜時に完全に酸化されて全体がＳｉＯ２層となっている。
【００４４】
図３のデータに示すように、水素終端されたダイヤモンド基板のシート抵抗は、３×１０４Ω／□であった。また、ダイヤモンド基板上にＳｉＯ２層を形成した構造のシート抵抗は２．５×１０５Ω／□であった。また、ダイヤモンド基板上にＳｉＯ２層及びＡｌ２Ｏ３層を形成した構造のシート抵抗は代表値で２×１０７Ω／□程度であり、測定限界のため抵抗値はばらついている。
【００４５】
このように、水素終端されたダイヤモンド基板上にＳｉＯ２層（第１補助絶縁層５１）とＡｌ２Ｏ３層（ゲート絶縁層４０）とを積層した構造にすると、水素終端されたダイヤモンド基板だけの場合よりもシート抵抗が２桁くらい高くなる。
【００４６】
よって、図１を参照すると、第１補助絶縁層５１（ＳｉＯ２層）が配置された領域の積層構造において局所的に抵抗が高くなっていることになり、その結果、しきい値電圧（Ｖｔｈ）（絶対値）が大きな値にシフトして、ノーマリオフの電気特性になると考えられる。
【００４７】
本実施形態では、しきい値電圧（Ｖｔｈ）をシフトさせるための第１補助絶縁層５１の好適な例として、シリコン酸化層を使用している。シリコン酸化層の他に、アルミナ層よりも水素化層との界面に存在する負電荷が少ない特性を有する絶縁層であれば同様な効果が期待できる。
【００４８】
さらには、シリコン酸化層の他に、上記した図３のダイヤモンド基板／ＳｉＯ２層／Ａｌ２Ｏ３層の構造のシート抵抗と同レベルの高いシート抵抗値が得られる絶縁層であれば、同様な効果が期待できる。
【００４９】
また、図１及び図２に示すように、第１実施形態では、ゲート電極６０の縦延部６０ａが帯状のチャネル領域Ｒを幅方向に横切るように配置されるため、ゲート電極６０−ドレイン電極２２の間隔（ＬＧＤ）を大きく確保することができる。このため、ゲート電極６０−ドレイン電極２２の間の耐圧を向上させることができる。
【００５０】
次に、第１実施形態のダイヤモンド電界効果トランジスタ１の製造方法について説明する。図４に示すように、まず、単結晶ダイヤモンド基板１２の上に不純物である窒素が極めて少ないアンドープダイヤモンド層１４が積層されたダイヤモンド基板１０を作成する。
【００５１】
例えば、ＣＶＤ(Chemical Vapor Deposition)法により、シリコン基板(不図示)の上に厚みが２００μｍ〜１ｍｍ、例えば５００μｍ程度の単結晶ダイヤモンドを形成して単結晶ダイヤモンド基板１２を得る。次いで、ＣＶＤ法により、単結晶ダイヤモンド基板１２の上に、厚みが２００μｍ〜１ｍｍ、例えば５００μｍ程度のアンドープダイヤモンド層１４を形成する。
【００５２】
その後に、単結晶ダイヤモンド基板１２及びアンドープダイヤモンド層１４をシリコン基板から外してダイヤモンド基板１０を得る。さらに、ダイヤモンド基板１０の表面を研磨した後に、酸素終端処理を行う。
【００５３】
酸素終端処理は、例えば、プラズマリアクタ装置を用いて、ダイヤモンド基板１０の表面を酸素プラズマに曝すことにより行われる。これによって、ダイヤモンド基板１０の表面を酸素終端すると同時に、表面に付着している不純物を除去する。
【００５４】
ダイヤモンド基板１０の表面に酸素終端を行うのは、ソース電極２０及びドレイン電極２２をダイヤモンド基板１０の上に接着性よく形成するためである。
【００５５】
次いで、図５に示すように、ソース電極２０及びドレイン電極２２に対応する領域に開口部２５ａを備えたレジスト層２５をダイヤモンド基板１０の上に形成する。開口部２５ａを備えたレジスト層２５は、感光性樹脂層をフォトリソグラフィに基づいて露光、現像することにより形成される。
【００５６】
続いて、同じく図５に示すように、電子ビーム蒸着法などにより、レジスト層２５の開口部２５ａ内及びレジスト層２５の上面にチタン層及び金層を順に成膜する、これにより、レジスト層２５の開口部２５ａ内に、ソース電極２０を構成するチタン層２０ｂ及び金層２０ｃと、ドレイン電極２２を構成するチタン層２２ｂ及び金層２２ｃとが形成される。また同時に、レジスト層２５の上面にチタン層２０ｘ及び金層２０ｙが形成される。
【００５７】
さらに、図６に示すように、アセトンなどの有機溶媒を用いて、レジスト層２５を除去する。このとき、レジスト層２５の上面に形成されたチタン層２０ｘ及び金層２０ｙはレジスト層２５と同時に除去される。このようなリフトオフプロセスにより、ソース電極２０用のチタン層２０ｂ及び金層２０ｃと、ドレイン電極２２用のチタン層２２ｂ及び金層２２ｃとをダイヤモンド基板１０の上に形成する。
【００５８】
図６には、リフトオフプロセスを行った後に、ダイヤモンド基板１０に対して高温アニールを行った後の状態が示されている。高温アニール処理は、水素ガスを導入した低圧雰囲気下でダイヤモンド基板１０を所定時間で加熱した後に急冷する。
【００５９】
図６に示すように、このような高温アニール処理によって、チタン層２０ｂ，２２ｂの直下のダイヤモンド基板１０の領域に炭化チタン（ＴｉＣ）からなるカーバイド層２０ａ，２２ａがそれぞれ形成される。
【００６０】
これにより、カーバイド層２０ａ、チタン層２０ｂ及び金層２０ｃから形成されるソース電極２０が得られる。また同時に、カーバイド層２２ａ、チタン層２２ｂ及び金層２２ｃから形成されるドレイン電極２２が得られる。
【００６１】
次いで、図７に示すように、ソース電極２０及びドレイン電極２２が形成されたダイヤモンド基板１０を加熱しながら水素プラズマに曝す。これによって、ソース電極２０とドレイン電極２２との間のダイヤモンド基板１０の表面が水素終端されて、水素化層３０が形成される。
【００６２】
水素化層３０を形成することによって、水素化層３０の直下のダイヤモンド基板１０の表面にＰ型導電層が誘起される。この工程では、ダイヤモンド基板１０の表面のうちソース電極２０及びドレイン電極２２を除く全ての領域が水素終端され、チャネル領域Ｒ（図２）以外の領域にも水素化層３０が形成される。
【００６３】
次いで、図８に示すように、前述した図２のソース電極２０とドレイン電極２２との間のチャネル領域Ｒに配置された水素化層３０がレジストパターンで保護されるようにレジスト層２７を形成する。レジスト層２７は、チャネル領域Ｒの水素化層３０と共に、ソース電極２０及びドレイン電極２２の上面の一部を被覆して形成される。平面視（図２）において、ソース電極２０及びドレイン電極２２の対向する内側の側面以外の３つの側面がそれぞれレジスト層２７から露出した状態にする。
【００６４】
続いて、プラズマリアクタ装置を用いて、ダイヤモンド基板１０の表面を酸素プラズマに曝す。これにより、ダイヤモンド基板１０の表面のうちレジスト層２７が形成されていない領域が水素終端された状態から酸素終端された状態に変化し、素子分離層３２が形成される。
【００６５】
その後に、アセトンなどの有機溶媒を用いて、レジスト層２７を除去する。これにより、図２のチャネル領域Ｒのみに水素化層３０が残され、それ以外の領域に素子分離層３２が形成された状態となる。
【００６６】
次いで、図９に示すように、水素化層３０及び素子分離層３２の上に第１ゲート絶縁層４１を形成する。第１ゲート絶縁層４１は、ソース電極２０及びドレイン電極２２の上面にも形成される。第１ゲート絶縁層４１はアルミナ層から形成され、後述する第２ゲート絶縁層の形成工程で説明する原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により形成される。第１ゲート絶縁層４１の厚みは、例えば、３２ｎｍ程度である。
【００６７】
続いて、図１０に示すように、前述した図１及び図２の第１補助絶縁層５１が配置される領域に開口部を備えたレジスト層（不図示）を第１ゲート絶縁層４１の上に形成する。さらに、レジスト層の開口部を通して第１ゲート絶縁層４１をエッチングして開口部４１ａを形成する。
【００６８】
第１ゲート絶縁層４１（アルミナ層）のエッチングは、ＴＭＨＡ(水酸化テトラメチルアンモニウム)系現像液であるＮＭＤ−３（東京応化工業製）によって行われる。その後に、レジスト層が除去される。これにより、第１ゲート絶縁層４１の開口部４１ａの底に水素化層３０が露出した状態となる。
【００６９】
次いで、図１１に示すように、超真空下での通電加熱蒸着により、第１ゲート絶縁層４１の開口部４１ａ内及び上面に厚みが１ｎｍ〜２ｎｍ程度のシリコン層（不図示）を形成する。シリコン層は、ソース電極２０及びドレイン電極２２上の第１ゲート絶縁層４１の上面にも形成される。
【００７０】
シリコン層の成膜時の加熱温度は、例えば４５０℃に設定される、さらに、４日間大気中に放置することにより、自然酸化によりシリコン層を酸化してシリコン酸化層を得る。第１ゲート絶縁層４１の開口部４１ａ内のシリコン酸化層が第１補助絶縁層５１として形成される。
【００７１】
第１ゲート絶縁層４１の開口部４１ａ内の第１補助絶縁層５１は、その下の水素化層３０に接した状態で形成される。前述したように、第１補助絶縁層５１は、トランジスタのノーマリオンの電気特性をノーマリオフの電気特性にするための絶縁層として機能する。この時点では、シリコン層の全てがシリコン酸化層にはなっておらず、厚み方向の基端側に未酸化のシリコン層が残っている。
【００７２】
また同時に、第１ゲート絶縁層４１の上面に配置されたシリコン酸化層が第２補助絶縁層５２として形成される。第２補助絶縁層５２は、水素化層３０から第１ゲート絶縁層４１の厚み分（３２ｎｍ）だけ離れて形成されるため、しきい値電圧（Ｖｔｈ）をシフトさせる絶縁層としては殆ど機能しない。さらに同時に、ソース電極２０及びドレイン電極２２上の第１ゲート絶縁層４１の上にも第２補助絶縁層５２が形成される。
【００７３】
続いて、図１２に示すように、第１補助絶縁層５１及び第２補助絶縁層５２の上に第２ゲート絶縁層４２を形成する。第２ゲート絶縁層４２はアルミナ層から形成され、厚みは例えば２００ｎｍ程度である。第２ゲート絶縁層４２は、ソース電極２０及びドレイン電極２２を埋め込んで形成される。
【００７４】
第２ゲート絶縁層４２は原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により形成される。詳しく説明すると、原子層堆積法は、反応室内でダイヤモンド基板１０を加熱した状態にし、第１のプリカーサとしてのトリメチルアルミニウム(ＴＭＡ：Trimethylaluminum)ガスを投入して、ＴＭＡ分子を第１補助絶縁層５１及び第２補助絶縁層５２の表面に吸着させる第１のステップを有する。
【００７５】
原子層堆積法は、次に、余剰なＴＭＡガスである未吸着のＴＭＡ分子を排気する第２のステップを有する。原子層堆積法は、次に、第２のプリカーサとしての水（気体）を投入し、ＴＭＡと反応させる第３のステップを有する。また、原子層堆積法は、次に、ＴＭＡが水分子に反応することによって生成されるメタン分子及び余剰な水（気体）を排気する第４のステップを有する。
【００７６】
以上の第１〜第４のステップを１サイクルとし、このサイクルを繰り返す。サイクル数を調整することにより、所望の膜厚の第２ゲート絶縁層４２を形成することができる。第２ゲート絶縁層４２を形成する際のダイヤモンド基板１０の温度は、トランジスタの高温における動作安定性の観点からは、２００℃以上、好適には４００℃以上とするのが好ましい。
【００７７】
第２ゲート絶縁層４２を原子層堆積法で形成する際に、第３のステップで投入される水（Ｈ２Ｏ）が酸化剤として機能する。これによって、図１１の工程で自然酸化によって形成されたシリコン酸化層の下に残っている未酸化のシリコンを完全に酸化させることができる。その結果、シリコン層の全体が酸化されたシリコン酸化層からなる第１補助絶縁層５１及び第２補助絶縁層５２が得られる。
【００７８】
第２ゲート絶縁層４２を形成する際に、下地の第１ゲート絶縁層４１の開口部４１ａの段差の影響によって、第２ゲート絶縁層４２の上面に凹部Ｃが配置される。
【００７９】
次いで、図１３に示すように、前述した図１及び図２のコンタクトホールＨ１，Ｈ２に対応する開口部を備えたレジスト層（不図示）を第２ゲート絶縁層４２の上に形成する。さらに、レジスト層の開口部を通して第２ゲート絶縁層４２、第２補助絶縁層５２及び第１ゲート絶縁層４１をエッチングする。これにより、ソース電極２０に到達するコンタクトホールＨ１と、ドレイン電極２２に到達するコンタクトホールＨ２とが形成される。
【００８０】
その後に、図１４に示すように、前述した図２の略コの字状のゲート電極６０に対応する開口部２９ａを備えたレジスト層２９を第２ゲート絶縁層４２の上に形成する、さらに、電子ビーム蒸着法や抵抗加熱蒸着法により、レジスト層２９の開口部２９ａにアルミニウム層を形成してゲート電極６０を得る。レジスト層２９の上面に形成されたアルミニウム層は、リフトオフプロセスにより、レジスト層２９と同時に除去される。
【００８１】
以上により、図１の第１実施形態のダイヤモンド電界効果トランジスタ１が製造される。
【００８２】
次に、第１実施形態のダイヤモンド電界効果トランジスタ１の電気特性を測定した結果について説明する。
【００８３】
図１５は、第１実施形態のダイヤモンド電界効果トランジスタの電気特性の測定に用いた測定回路を示す模式図である。図１５の測定サンプルは模式的に描かれており、図１のダイヤモンド電界効果トランジスタ１とは異なっている。
【００８４】
図１５に示すように、測定サンプルのソース電極２０を接地し、電流計７０と直流電源７２とを介してドレイン電極２２を接地し、ソース電極２０とゲート電極６０との間に直流電源７４と電流計７６とを接続した。そして、直流電源７２によりドレイン電圧（ＶＤＳ）を調整し、直流電源７４によりゲート電圧（ＶＧＳ）を調整した。また、電流計７０によりドレイン電流（ＩＤＳ）を測定し、電流計７６によりゲート電流（ＩＧＳ）を測定した。
【００８５】
この図１５の測定方法に基づいて、第１実施形態のダイヤモンド電界効果トランジスタのサンプル（１）のドレイン電流−ドレイン電圧（ＶＤＳ−ＩＤＳ）特性を室温にて測定した結果が図１６に示されている。サンプル（１）では、図１において、ソース電極２０−ゲート電極６０の間隔(ＬＳＧ)＝２μｍ、ゲート電極６０の間隔（ＬＧ）＝１０μｍ、ゲート電極６０−ドレイン電極２２の間隔（ＬＧＤ）＝１０μｍに設定した。
【００８６】
ゲート電圧(ＶＧＳ)を−４０Ｖ〜＋２８Ｖの範囲で＋４Ｖずつ変化させた。また、ドレイン電流ＩＤＳをゲート幅（水素化層３０の幅：２５μｍ)で規格化した値を縦軸に示している。図１６に示すように、ＭＯＳＦＥＴは良好な特性を示した。
【００８７】
ピンチオフ及び飽和領域で良好なドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を有し、最大ドレイン電流（ＩＤＳ）＝−５３．４ｍＡ／ｍｍ（ＶＤＳ＝−５０Ｖ、ＶＧＳ＝−４０Ｖのとき）を示した。この最大ドレイン電流（ＩＤＳ）は、他のノーマリオフダイヤモンドＦＥＴと比較しても極めて高い値を有する。
【００８８】
図１７は、サンプル（１）のドレイン電流−ゲート電圧（√ＩＤＳ−ＶＧＳ）特性を測定した結果である。図１７に示すように、ドレイン電流（√ＩＤＳ）のノーマリオフ動作を確認した。ドレイン電流（√ＩＤＳ）は２０Ｖから−３Ｖ未満まではドレイン電流が流れることなく、−３Ｖから流れ始めノーマリオフ動作を確認した。この測定では、ドレイン電圧（ＶＤＳ）を−３０Ｖに設定した。
【００８９】
図１８は、サンプル（２）を用いてドレイン電流（ＩＤＳ）のＯＮ／ＯＦＦ比を測定した結果である。サンプル（２）では、図１において、ソース電極２０−ゲート電極６０の間隔(ＬＳＧ)＝２μｍ、ゲート電極６０の間隔（ＬＧ）＝１０μｍ、ゲート電極６０−ドレイン電極２２の間隔（ＬＧＤ）＝２μｍに設定した。
【００９０】
図１８に示すように、ドレイン電流（ＩＤＳ）（絶対値）はおよそ１×１０−１１〜１×１０−３の間で変化し、８桁のＯＮ／ＯＦＦ比が得られた。この測定では、ドレイン電圧（ＶＤＳ）を−３０Ｖに設定した。
【００９１】
図１９は、サンプル（３）を用いて、絶縁破壊電圧(耐圧)を測定した結果である。サンプル（３）では、図１において、ソース電極２０−ゲート電極６０の間隔（ＬＳＧ）＝２μｍ、ゲート電極６０の間隔（ＬＧ）＝１０μｍ、ゲート電極６０−ドレイン電極２２の間隔（ＬＧＤ）＝１５μｍに設定した。
【００９２】
ゲート電圧（ＶＧＳ）を−１５Ｖに設定してサンプル（３）のＯＦＦ状態における耐圧を求めた。この測定の際のドレイン電圧（ＶＤＳ）に対するドレイン電流（ＩＤＳ）（絶対値）とゲート電流（ＩＧ）（絶対値）の変化を図１９に示す。ドレイン電圧（ＶＤＳ）が−１２２１Ｖのときに絶縁破壊が確認され、耐圧が１２２１Ｖであることが分かった。１０００Ｖを超える耐圧が得られており、パワーデバイスとしてノーマリオフかつ高耐圧なデバイスを確認した。
【００９３】
以上のように、第１実施形態のダイヤモンド電界効果トランジスタ１は、チャネル領域Ｒとゲート電極６０とが重なる領域の水素化層３０の上に第１補助絶縁層５１（シリコン酸化層）を配置することにより、ノーマリオフの電気特性が得られるようになる。
【００９４】
また、今までのノーマリオンの電気特性を有するダイヤモンド電界効果トランジスタと同等な電流密度と、十分な耐圧とを有するため、高耐圧・高耐熱性能のパワートランジスタなどに適用することができる。
【００９５】
さらに、ノーマリオフの電気特性を有するダイヤモンド電界効果トランジスタを実用化できるため、インバータ回路に応用し、その技術を送電シムテム、電車、自動車、及び太陽光発電システムなどに利用することができる。
【００９６】
（第２実施形態）
図２０及び図２１は第２実施形態のダイヤモンド電界効果トランジスタを説明するための図、図２２〜図２６は第２実施形態のダイヤモンド電界効果トランジスタの製造方法を説明するための図である。第２実施形態では、第１実施形態と同一要素には同一符号を付してその詳しい説明を省略する。
【００９７】
第２実施形態では、第１実施形態の図１及び図２において、しきい値電圧（Ｖｔｈ）をシフトさせるための第１補助絶縁層５１がチャネル領域Ｒの水素化層３０上の全体に配置され、かつ、ゲート電極６０がチャネル領域Ｒの全体に重なるように配置される。
【００９８】
図２１は図２０のダイヤモンド電界効果トランジスタ２を上側からみた平面図であり、図２０は図２１のＩＩ−ＩＩに沿った断面に相当する。
【００９９】
図２０及び図２１に示すように、第２実施形態のダイヤモンド電界効果トランジスタ２では、第１実施形態と同様に、ソース電極２０とドレイン電極２２との間のダイヤモンド基板１０の領域に水素化層３０が配置されることでチャネル領域Ｒが形成されている。
【０１００】
また、第１実施形態と同様に、ダイヤモンド基板１０のソース電極２０、ドレイン電極２２及び水素化層３０を除く領域に素子分離層３２が形成されている。
【０１０１】
そして、第２実施形態では、図２０のダイヤモンド基板１０の表面のうちソース電極２０及びドレイン電極２２を除く領域の水素化層３０及び素子分離層３２の上に補助絶縁層５０（シリコン酸化層）が配置されている。このようにして、第２実施形態では、ダイヤモンド基板１０のチャネル領域Ｒの水素化層３０上の全体に補助絶縁層５０が配置されている。
【０１０２】
また、補助絶縁層５０、ソース電極２０及びドレイン電極２２の上に、ゲート絶縁層４０が形成されている。さらに、ソース電極２０上の補助絶縁層５０及びゲート絶縁層４０が開口されてコンタクトホールＨ１が形成されている。また、ドレイン電極２２上の補助絶縁層５０及びゲート絶縁層４０が開口されてコンタクトホールＨ２が形成されている。
【０１０３】
図２１の平面図を加えて参照すると、ダイヤモンド基板１０のチャネル領域Ｒの水素化層３０の全体に重なるように略Ｔ字状のゲート電極６０がゲート絶縁層４０の上に形成されている。ゲート電極６０は、縦方向及び横方向に延在する四角形の平板部６０ｘと、平板部６０ｘの一端から横方向に延在する横延部６０ｙとが一体になって形成される。
【０１０４】
ゲート電極６０の平板部６０ｘの縦方向の幅がチャネル領域Ｒの短手方向の幅よりも大きく設定されている、また、ゲート電極６０の平板部６０ｘの横方向の幅がチャネル領域Ｒの長手方向の長さよりも大きく設定されている。
【０１０５】
このようにして、平面視でゲート電極６０の平板部６０ｘがチャネル領域Ｒの水素化層３０の全体に重なるように配置されている。また、ゲート電極６０の平板部６０ｘの横方向の端が平面視でソース電極２０及びドレイン電極２２の内側部分に重なるように配置されている。
【０１０６】
これにより、製造プロセスでゲート電極６０に位置ずれが発生するとしても、チャネル領域Ｒ内で補助絶縁層５０がゲート電極６０からはみ出すことがない。
【０１０７】
第２実施形態のダイヤモンド電界効果トランジスタ２では、チャネル領域Ｒの全体にしきい値電圧（Ｖｔｈ）をシフトさせるための補助絶縁層５０が配置され、平面視で補助絶縁層５０の全体に重なるようにゲート電極６０がゲート絶縁層４０の上に配置されている。
【０１０８】
これにより、第２実施形態のダイヤモンド電界効果トランジスタ２では、第１実施形態と同様に、アルミナ層から形成されるゲート絶縁層４０の水素化層３０との界面に存在する負電荷の効果が弱くなると共に、チャネル領域Ｒ上の構造の抵抗が高くなる。
【０１０９】
その結果、第２実施形態のダイヤモンド電界効果トランジスタ２においても、しきい値電圧（Ｖｔｈ）（絶対値）が大きな値にシフトして、ノーマリオフの電気特性が得られる。
【０１１０】
次に、第２実施形態のダイヤモンド電界効果トランジスタ２の製造方法を説明する。図２２に示すように、まず、前述した第１実施形態の図４〜図８の工程を遂行することにより、図８の構造体からレジスト層２７を除去した後の構造体を用意する。図２２では、ダイヤモンド基板１０のチャネル領域Ｒ（図２１）に水素化層３０が配置され、水素化層３０、ソース電極２０及びドレイン電極２２を除く領域に素子分離層３２が形成された状態である。
【０１１１】
次いで、図２３に示すように、水素化層３０、素子分離層３２、ソース電極２０及びドレイン電極２２の上にシリコン層（不図示）を形成し、自然酸化によりシリコン層を酸化させてシリコン酸化層を得る。
【０１１２】
シリコン酸化層がゲートしきい値電圧（Ｖｔｈ）をシフトさせるための補助絶縁層５０として形成される。シリコン層は、第１実施形態の図１１の工程と同様に、超真空下での通電加熱蒸着によって形成され、厚みは１ｎｍ〜２ｎｍ程度に設定される。
【０１１３】
第２実施形態では、補助絶縁層５０を形成する前に第１実施形態の図９の第１ゲート絶縁層４１を形成しないため、ダイヤモンド基板１０の表面のうちソース電極２０及びドレイン電極２２を除く領域に補助絶縁層５０が形成される。
【０１１４】
続いて、図２４に示すように、補助絶縁層５０の上にゲート絶縁層４０を形成する。ゲート絶縁層４０は、第１実施形態の図１２の工程で説明した原子層堆積法によって形成され、厚みは２００ｎｍ〜３００ｎｍ程度に設定される。
【０１１５】
次いで、図２５に示すように、前述した第１実施形態の図１３の工程と同様な方法により、ソース電極２０の到達するコンタクトホールＨ１とドレイン電極２２に到達するコンタクトホールＨ２とを形成する。
【０１１６】
続いて、図２６に示すように、前述した第１実施形態の図１４の工程と同様に、図２１のゲート電極６０の平面形状に対応する開口部３７ａを備えたレジスト層３７をゲート絶縁層４０の上に形成する。そして、レジスト層３７の開口部３７ａにアルミニウム層を形成してゲート電極６０を得る。レジスト層３７の上面に形成されたアルミニウム層は、リフトオフプロセスにより、レジスト層３７と同時に除去される。
【０１１７】
以上により、図２０の第２実施形態のダイヤモンド電界効果トランジスタ２が製造される。
【０１１８】
前述した第１実施形態の図１５の測定方法に基づいて、第２実施形態のダイヤモンド電界効果トランジスタのサンプル（４）のドレイン電流−ドレイン電圧（ＶＤＳ−ＩＤＳ）特性を室温にて測定した結果が図２７に示されている。
【０１１９】
サンプル（４）では、図２０において、ソース電極２０−ドレイン電極２２の間隔（ＬＳＤ）＝２μｍ、ゲート電極６０の間隔（ＬＧ）＝６μｍ、ソース電極２０−ゲート電極６０の間隔＝０μｍ、ゲート電極６０−ドレイン電極２２の間隔＝０μｍ、ソース電極２０とゲート電極６０が重なっている領域＝２μｍ、ゲート電極６０とドレイン電極２２が重なっている領域＝２μｍに設定した。
【０１２０】
ゲート電圧（ＶＧＳ）を−４０Ｖ〜０Ｖの範囲で＋４Ｖずつ変化させた。ソース電極２０−ドレイン電極２２の間隔（ＬＳＤ）＝２μｍ、ゲート電極６０の間隔（ＬＧ）＝６μｍで、ドレイン電流（ＩＤＳ）をゲート幅(水素化層３０の幅：２５μm)で規格化した値を縦軸に示している。
【０１２１】
図２７に示すように、ＭＯＳＦＥＴは良好な特性を示した。ピンチオフ及び飽和領域で良好なドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を有し、最大ドレイン電流（ＩＤＳ）＝−４４．１ｍＡ／ｍｍ（ＶＤＳ＝−３０Ｖ、ＶＧＳ＝−４０Ｖのとき）を示した。
【０１２２】
図２８は、サンプル（４）を使用し、ドレイン電流−ゲート電圧（√ＩＤＳ−ＶＧＳ）特性を測定した結果である。図２８に示すように、ドレイン電流（√ＩＤＳ）は、−４Ｖ未満まではドレイン電流が流れることなく、−４Ｖから流れ始めノーマリオフ動作を確認した。この測定では、ドレイン電圧（ＶＤＳ）を−３０Ｖに設定した。
【０１２３】
図２９は、サンプル（４）を使用し、ドレイン電流（ＩＤＳ）のＯＮ／ＯＦＦ比を測定した結果である。図２９に示すように、ドレイン電流（ＩＤＳ）（絶対値）はおよそ１×１０−１１〜１×１０−３の間で変化し、８桁のＯＮ／ＯＦＦ比が得られた。この測定では、ドレイン電圧（ＶＤＳ）を−３０Ｖに設定した。
【０１２４】
以上のように、第２実施形態のダイヤモンド電界効果トランジスタ２は、チャネル領域Ｒの水素化層３０上の全体に補助絶縁層５０（シリコン酸化層）を配置し、チャネル領域Ｒの全体に重なるようにゲート電極６０を配置することにより、ノーマリオフの電気特性が得られるようになる。
【０１２５】
さらに、今までのノーマリオンの電気特性を有するダイヤモンド電界効果トランジスタと同等な電流密度と、十分な耐圧とを有するため、高耐圧・高耐熱性能のパワートランジスタなどに適用することができる。
【符号の説明】
【０１２６】
１，２…ダイヤモンド電界効果トランジスタ、１０…ダイヤモンド基板、１２…単結晶ダイヤモンド基板、１４…アンドープダイヤモンド層、２０…ソース電極、２０ａ，２２ａ…カーバイド層、２０ｂ，２２ｂ…チタン層、２０ｃ，２２ｃ…金層、２２…ドレイン電極、２５，２７，２９，３７…レジスト層、２５ａ，２９ａ，３７ａ，４１ａ…開口部、３０…水素化層、３２…素子分離層、４０…ゲート絶縁層、４１…第１ゲート絶縁層、４２…第２ゲート絶縁層、５０…補助絶縁層、５１…第１補助絶縁層、５２…第２補助絶縁層、６０…ゲート電極、６０ａ…縦延部、６０ｂ，６０ｙ…横延部、６０ｘ…平板部、Ｃ…凹部、Ｈ１，Ｈ２…コンタクトホール、Ｒ…チャネル領域。
【図１】
2020035917.tif 000003
【図２】
2020035917.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2020035917.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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