(57)【要約】【課題】外部電極の接続信頼性を高めることが可能な積層セラミックコンデンサ及びそれが実装された回路基板を提供する。【解決手段】積層セラミックコンデンサは、セラミック素体と、第１外部電極と、第２外部電極と、第３外部電極と、を具備する。セラミック素体は、第１端面及び第２端面と、第１側面及び第２側面と、を有し、第１端面及び第２端面に引き出された複数の第１内部電極と、第１側面及び第２側面の少なくとも一方に引き出された複数の第２内部電極と、が誘電体層を介して交互に積層される。第１外部電極は、第１端面を被覆し第１側面及び第２側面の各々に延出する。第２外部電極は、第２端面を被覆し第１側面及び第２側面の各々に延出する。第３外部電極は、第１側面に形成された第１側面領域と、第２側面に形成された第２側面領域と、を有し、第１側面領域と第２側面領域とは、第１方向に沿って相互にずれて形成され、かつ、少なくとも一部が第２方向に相互に対向している。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１方向に相互に対向する第１端面及び第２端面と、前記第１方向に直交する第２方向に相互に対向する第１側面及び第２側面と、を有し、前記第１端面及び前記第２端面に引き出された複数の第１内部電極と、前記第１側面及び前記第２側面の少なくとも一方に引き出された複数の第２内部電極と、が誘電体層を介して交互に積層されたセラミック素体と、
前記第１端面を被覆し前記第１側面及び前記第２側面の各々に延出し、前記複数の第１内部電極に接続された第１外部電極と、
前記第２端面を被覆し前記第１側面及び前記第２側面の各々に延出し、前記複数の第１内部電極に接続された第２外部電極と、
前記第１側面に形成された第１側面領域と、前記第２側面に形成された第２側面領域と、を有し、前記複数の第２内部電極に接続された第３外部電極と、
を具備し、
前記第１側面領域と前記第２側面領域とは、前記第１方向に沿って相互にずれて形成され、かつ、少なくとも一部が前記第２方向に相互に対向している
積層セラミックコンデンサ。
【請求項２】
請求項１に記載の積層セラミックコンデンサであって、
前記第３外部電極の前記第１方向に沿った寸法をＤ３とし、前記第１側面領域の前記第１方向における中心線と前記第２側面領域の前記第１方向における中心線との間の前記第１方向におけるずらし量をＧとしたときに、前記Ｄ３及び前記Ｇが０．０３≦Ｇ／Ｄ３≦０．５０の関係を満たす
積層セラミックコンデンサ。
【請求項３】
請求項２に記載の積層セラミックコンデンサであって、
前記Ｄ３及び前記Ｇが０．０４≦Ｇ／Ｄ３≦０．４０の関係を満たす
積層セラミックコンデンサ。
【請求項４】
請求項３に記載の積層セラミックコンデンサであって、
前記Ｄ３及び前記Ｇが０．０６≦Ｇ／Ｄ３≦０．４０の関係を満たす
積層セラミックコンデンサ。
【請求項５】
請求項１から４のいずれか一項に記載の積層セラミックコンデンサであって、
前記第１外部電極の前記第１方向における寸法をＤ１とし、前記第２外部電極の前記第１方向における寸法をＤ２とし、前記第３外部電極の前記第１方向に沿った寸法をＤ３とし、前記第１側面領域の前記第１方向における中心線と前記第２側面領域の前記第１方向における中心線との間の前記第１方向におけるずらし量をＧとしたときに、前記Ｇ、前記Ｄ１，前記Ｄ２及び前記Ｄ３が５．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦４００の関係を満たす
積層セラミックコンデンサ。
【請求項６】
請求項５に記載の積層セラミックコンデンサであって、
前記Ｇ、前記Ｄ１，前記Ｄ２及び前記Ｄ３が１０．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦２５０の関係を満たす
積層セラミックコンデンサ。
【請求項７】
請求項６に記載の積層セラミックコンデンサであって、
前記Ｇ、前記Ｄ１，前記Ｄ２及び前記Ｄ３が２０．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦１００の関係を満たす
積層セラミックコンデンサ。
【請求項８】
請求項１から７のいずれか一項に記載の積層セラミックコンデンサであって、
前記セラミック素体の前記第２方向における寸法が、０．２ｍｍ以上１．０ｍｍ以下である
積層セラミックコンデンサ。
【請求項９】
請求項１から８のいずれか一項に記載の積層セラミックコンデンサであって、
２３μＦ以上３０μＦ未満の静電容量を有する
積層セラミックコンデンサ。
【請求項１０】
請求項１から８のいずれか一項に記載の積層セラミックコンデンサであって、
３０μＦ以上４７μＦ以下の静電容量を有する
積層セラミックコンデンサ。
【請求項１１】
セラミック素体と、前記セラミック素体にそれぞれ形成された第１外部電極、第２外部電極及び第３外部電極と、を有する積層セラミックコンデンサと、
第１半田を介して前記第１外部電極に接続された第１接続電極と、第２半田を介して前記第２外部電極に接続された第２接続電極と、第３半田を介して前記第３外部電極に接続された第３接続電極と、を有する実装基板と、
を具備し、
前記セラミック素体は、
第１方向に相互に対向する第１端面及び第２端面と、前記第１方向に直交する第２方向に相互に対向する第１側面及び第２側面と、を含み、前記第１端面及び前記第２端面に引き出された複数の第１内部電極と、前記第１側面及び前記第２側面の少なくとも一方に引き出された複数の第２内部電極と、が誘電体層を介して交互に積層され、
前記第１外部電極は、
前記第１端面を被覆し前記第１側面及び前記第２側面の各々に延出し、かつ前記複数の第１内部電極に接続され、
前記第２外部電極は、
前記第２端面を被覆し前記第１側面及び前記第２側面の各々に延出し、かつ前記複数の第１内部電極に接続され、
前記第３外部電極は、
前記第１側面に形成された第１側面領域と、前記第２側面に形成された第２側面領域と、を有し、前記複数の第２内部電極に接続され、
前記第１側面領域と前記第２側面領域とは、前記第１方向に沿って相互にずれて形成され、かつ、少なくとも一部が前記第２方向に相互に対向している
回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサ及びそれが実装された回路基板に関する。
【背景技術】
【０００２】
特許文献１及び２に記載されているような積層セラミックコンデンサが知られている。これらの積層セラミックコンデンサは、長さ方向両端部に設けられた第１外部電極及び第２外部電極に加えて、側面に第３外部電極が形成されており、３端子型とも称される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１２７２６２号公報
【特許文献２】特開２０１７−２８２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、積層セラミックコンデンサに対しては、小型化及び高容量化が要求されている。小型化及び高容量化が進んだ場合、実装後の発熱量も大きくなりやすい。３端子型の側面の外部電極では、実装基板からの放射熱を受けやすく排熱しにくい構成のため、特に接続信頼性の高い構成が求められる。
【０００５】
以上のような事情に鑑み、本発明の目的は、外部電極の接続信頼性を高めることが可能な積層セラミックコンデンサ及びそれが実装された回路基板を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、セラミック素体と、第１外部電極と、第２外部電極と、第３外部電極と、を具備する。
上記セラミック素体は、第１方向に相互に対向する第１端面及び第２端面と、上記第１方向に直交する第２方向に相互に対向する第１側面及び第２側面と、を有し、上記第１端面及び上記第２端面に引き出された複数の第１内部電極と、上記第１側面及び、または上記第２側面に引き出された複数の第２内部電極と、が誘電体層を介して交互に積層される。
上記第１外部電極は、上記第１端面を被覆し上記第１側面及び上記第２側面の各々に延出する、上記複数の第１内部電極に接続される。
上記第２外部電極は、上記第２端面を被覆し上記第１側面及び上記第２側面の各々に延出し、上記複数の第１内部電極に接続される。
上記第３外部電極は、上記第１側面に形成された第１側面領域と、上記第２側面に形成された第２側面領域と、を有し、上記複数の第２内部電極に接続される。
上記第１側面領域と上記第２側面領域とは、上記第１方向に沿って相互にずれて形成され、かつ、少なくとも一部が上記第２方向に相互に対向している。
【０００７】
上記構成では、実装基板の接続電極に半田付けされる際に、まず最初に最も熱が伝わりやすい中央の第３外部電極下の半田が溶解する。第１側面領域と第２側面領域とが第１方向に沿って相互にずれて形成され、かつ、少なくとも一部が第２方向に相互に対向していることで、半田の表面張力によって積層セラミックコンデンサが積層方向を軸として回転しやすくなる。これにより、半田中のボイドが抜けやすくなり、接続信頼性を高めることができる。
【０００８】
より具体的には、上記第３外部電極の上記第１方向に沿った寸法をＤ３とし、上記第１側面領域の上記第１方向における中心線と上記第２側面領域の上記第１方向における中心線との間の上記第１方向におけるずらし量をＧとしたときに、上記Ｄ３及び上記Ｇが０．０３≦Ｇ／Ｄ３≦０．５０の関係を満たすとよい。
これにより、積層セラミックコンデンサに対して、第３外部電極における半田の表面張力由来の回転モーメントを適度に与えることができる。すなわち、半田中のボイドの除去作用に加えて、積層セラミックコンデンサがリフロー時に過度に回転することを抑制し、設計上の実装位置に近い位置に実装させることができる。したがって、接続信頼性をさらに向上させることができる。
【０００９】
また、上記Ｄ３及び上記Ｇが０．０４≦Ｇ／Ｄ３≦０．４０の関係を満たすと接続信頼性はよりよくなり、０．０６≦Ｇ／Ｄ３≦０．４０の関係を満たすとさらによい。
【００１０】
さらに、上記第１外部電極の上記第１方向における寸法をＤ１とし、上記第２外部電極の上記第１方向における寸法をＤ２とし、上記第３外部電極の上記第１方向に沿った寸法をＤ３とし、上記第１側面領域の上記第１方向における中心線と上記第２側面領域の上記第１方向における中心線との間の上記第１方向におけるずらし量をＧとしたときに、上記Ｇ、上記Ｄ１，上記Ｄ２及び上記Ｄ３が５．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦４００の関係を満たすとよい。
上記構成では、第３外部電極における半田の表面張力によって積層セラミックコンデンサ１０が回転した場合、第１外部電極及び第２外部電極の下の半田がその後引き続き溶解して、その表面張力に基づく回転モーメントが第１外部電極及び第２外部電極に付与される。これにより、第３外部電極における半田の表面張力由来の回転モーメントとは逆向きの回転モーメントが付与されることとなる。つまり、積層セラミックコンデンサが設計上の実装位置から回転した場合でも、その後当該実装位置に戻す力が作用し、当該実装位置に近い位置に実装されることとなる。したがって、接続信頼性をさらに向上させることができる。
【００１１】
また、上記Ｇ、上記Ｄ１，上記Ｄ２及び上記Ｄ３が１０．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦２５０の関係を満たすと接続信頼性はよりよくなり、２０．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦１００の関係を満たすと接続信頼性はさらによい。
【００１２】
また、上記セラミック素体の上記第２方向における寸法が、０．２ｍｍ以上１．０ｍｍ以下であることで、積層セラミックコンデンサの重量を好ましい範囲とし、適度な回転を付与することができる。
【００１３】
さらに、上記積層セラミックコンデンサは、２３μＦ以上３０μＦ未満の静電容量を有しているとよく、さらに３０μＦ以上４７μＦ以下の静電容量を有しているとよりよい。
これにより、積層セラミックコンデンサの大容量化を実現できる。
【００１４】
本発明の他の実施形態に係る回路基板は、
セラミック素体と、上記セラミック素体にそれぞれ形成された第１外部電極、第２外部電極及び第３外部電極と、を有する積層セラミックコンデンサと、
第１半田を介して上記第１外部電極に接続された第１接続電極と、第２半田を介して上記第２外部電極に接続された第２接続電極と、第３半田を介して上記第３外部電極に接続された第３接続電極と、を有する実装基板と、
を具備する。
上記セラミック素体は、
第１方向に相互に対向する第１端面及び第２端面と、上記第１方向に直交する第２方向に相互に対向する第１側面及び第２側面と、を含み、上記第１端面及び上記第２端面に引き出された複数の第１内部電極と、上記第１側面及びまたは上記第２側面に引き出された複数の第２内部電極と、が誘電体層を介して交互に積層される。
上記第１外部電極は、
上記第１端面を被覆し上記第１側面及び上記第２側面の各々に延出し、かつ上記複数の第１内部電極に接続される。
上記第２外部電極は、
上記第２端面を被覆し上記第１側面及び上記第２側面の各々に延出し、かつ上記複数の第１内部電極に接続される。
上記第３外部電極は、
上記第１側面に形成された第１側面領域と、上記第２側面に形成された第２側面領域と、を有し、上記複数の第２内部電極に接続される。
上記第１側面領域と上記第２側面領域とは、上記第１方向に沿って相互にずれて形成され、かつ、少なくとも一部が上記第２方向に相互に対向している。
【発明の効果】
【００１５】
以上のように、本発明によれば、外部電極の接続信頼性を高めることが可能な積層セラミックコンデンサ及びそれが実装された回路基板を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。
【図２】上記積層セラミックコンデンサの図１のＡ−Ａ'線に沿った断面図である。
【図３】上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。
【図４】上記積層セラミックコンデンサのセラミック素体の分解斜視図である。
【図５】上記積層セラミックコンデンサの製造方法を示すフローチャートである。
【図６】上記積層セラミックコンデンサの製造過程を示す斜視図である。
【図７】上記積層セラミックコンデンサの上面図である。
【図８】上記積層セラミックコンデンサの側面図である。
【図９】上記積層セラミックコンデンサを実装した回路基板の側面図である。
【図１０】上記積層セラミックコンデンサを実装した回路基板の上面図である。
【図１１】上記積層セラミックコンデンサを実装した回路基板の上面図である。
【図１２】本発明の他の実施形態に係る積層セラミックコンデンサの斜視図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、相互に直交するＸ軸、Ｙ軸、及びＺ軸が適宜示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
【００１８】
［積層セラミックコンデンサ１０の構成］
図１〜３は、本発明の第１実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
【００１９】
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、第３外部電極１６と、を具備する３端子型の積層セラミックコンデンサである。
【００２０】
積層セラミックコンデンサ１０では、例えば、外部電極１４，１５がスルー電極として構成され、外部電極１６がグランド電極として構成される。第１外部電極１４及び第２外部電極１５を端面外部電極１４，１５とも称し、第３外部電極１６を側面外部電極１６とも称する。
【００２１】
セラミック素体１１は、全体として直方体形状で構成される。セラミック素体１１は、Ｘ軸方向に対向する２つの端面１１ａ，１１ｂと、Ｙ軸方向に対向する２つの側面１１ｃ，１１ｄと、Ｚ軸方向に対向する２つの主面１１ｅ，１１ｆと、を有する。セラミック素体１１の各面を接続する稜部は面取りされているが、これに限定されない。なお、図１では外部電極１４，１５，１６に覆われたセラミック素体１１の構成を破線で示している。
【００２２】
セラミック素体１１は、Ｘ軸方向における長さ寸法Ｌと、Ｙ軸方向における幅寸法Ｗと、Ｚ軸方向における高さ寸法Ｔと、を有する。長さ寸法Ｌ、幅寸法Ｗ及び高さ寸法Ｔは、セラミック素体１１のＸ軸方向、Ｙ軸方向及びＺ軸方向に沿った寸法のうち、それぞれ最も大きい寸法とする。
【００２３】
セラミック素体１１の幅寸法Ｗは、０．２ｍｍ以上１．６ｍｍ以下とすることができる。これにより、積層セラミックコンデンサ１０を小型化でき、後述するように半田付け時における積層セラミックコンデンサ１０の回転を容易にすることができる。
また、セラミック素体１１のＸ軸方向における長さ寸法Ｌは、例えば０．４ｍｍ以上３．２ｍｍ以下とすることができ、セラミック素体１１のＺ軸方向における高さ寸法Ｔは、例えば０．２ｍｍ以上１．６ｍｍ以下とすることができる。
【００２４】
端面外部電極１４，１５は、Ｘ軸方向に相互に対向し、端面１１ａ，１１ｂを覆うように形成される。端面外部電極１４，１５は、いずれも後述する第１内部電極１２に接続され、同一の極性を有する。端面外部電極１４，１５は、本実施形態において、端面１１ａ，１１ｂから主面１１ｅ，１１ｆ及び側面１１ｃ，１１ｄにも延出している。端面外部電極１４，１５の主面１１ｆ側の領域は、後述するように外部の回路基板に接続され得る領域であり、それぞれ接続領域１４ｆ，１５ｆと称する。
【００２５】
側面外部電極１６は、セラミック素体１１の側面１１ｃに形成された第１側面領域１６ａと、他方の側面１１ｄに形成された第２側面領域１６ｂと、を有する。各側面領域１６ａ，１６ｂは、それぞれ一方の主面１１ｅから他方の主面１１ｆまでＺ軸方向に延びる帯状に形成される。本実施形態では、各側面領域１６ａ，１６ｂが主面１１ｅ，１１ｆ上で離間して、別の電極として構成されている。側面外部電極１６の主面１１ｆ側の領域は、後述するように外部の回路基板に接続され得る領域であり、接続領域１６ｆと称する。
【００２６】
各側面領域１６ａ，１６ｂは、いずれも後述する第２内部電極１３に接続され、同一の極性を有するともに、端面外部電極１４，１５とは異なる極性を有する。
また、第１側面領域１６ａ及び第２側面領域１６ｂは、Ｘ軸方向に相互にずれて配置される。詳細については、後述する。
【００２７】
外部電極１４，１５，１６は、電気の良導体により形成されている。外部電極１４，１５，１６を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。
【００２８】
図４は、セラミック素体１１を示す分解斜視図である。セラミック素体１１は、実際には分解できないが、図４では説明のため分解して示している。
セラミック素体１１は、積層部１８と、カバー部１９と、を有する。積層部１８は、内部電極１２，１３がセラミック層１７を介してＺ軸方向に交互に積層された構成を有する。カバー部１９は、積層部１８のＺ軸方向上下面をそれぞれ覆っている。
【００２９】
内部電極１２，１３は、電気の良導体であって、金属導体により形成されている。内部電極１２，１３を形成する材料としては、例えばニッケル（Ｎｉ）を主成分とする金属又は合金が挙げられる。
【００３０】
第１内部電極１２は、セラミック素体１１のＸ軸方向全長にわたって延びる帯状に形成される。第１内部電極１２は、端面１１ａ，１１ｂに引き出され、端面外部電極１４，１５に接続される。
【００３１】
第２内部電極１３は、セラミック素体１１のＸＹ平面内の中央部に形成される。第２内部電極１３は、側面１１ｃ，１１ｄに引き出され側面外部電極１６に接続される引出部１３ａ，１３ｂを有する。引出部１３ａ，１３ｂは、Ｘ軸方向に相互にずれていてもよいし、ずれていなくてもよい。なお、第１内部電極１２のＹ軸方向の幅寸法と第２内部電極１３の引出部１３ａ，１３ｂを除くＹ軸方向の幅寸法とはほぼ同一に形成される。
【００３２】
積層セラミックコンデンサ１０では、端面外部電極１４，１５と側面外部電極１６の間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層１７に電圧が加わる。これにより、積層セラミックコンデンサ１０では、端面外部電極１４，１５と側面外部電極１６との間の電圧に応じた電荷が蓄えられる。
【００３３】
積層セラミックコンデンサ１０は、例えば、２３μＦ以上３０μＦ未満の静電容量を有していてもよく、さらに３０μＦ以上４７μＦ以下の静電容量を有していてもよい。このように比較的高容量の製品は通電稼働時に発熱量も大きくなるが、良好に半田実装できるので効率よく廃熱することができる。積層セラミックコンデンサ１０の静電容量は、セラミック層１７の材料、内部電極１２，１３の層数及びセラミック層１７のＺ軸方向における厚み寸法等で調整できる。
【００３４】
高誘電率を実現できるセラミック層１７の材料としては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。あるいは、セラミック層１７は、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などで構成してもよい。
【００３５】
なお、カバー部１９も、誘電体セラミックスによって形成されている。カバー部１９を形成する材料は、絶縁性セラミックスであればよいが、セラミック層１７と同様の誘電体セラミックスを用いることによりセラミック素体１１における内部応力が抑制される。
【００３６】
内部電極１２，１３の層数は、例えば数十〜数百程度とすることができる。
また、内部電極１２，１３間のセラミック層１７のＺ軸方向に沿った厚み寸法は、所望の静電容量、内部電極１２，１３の層数やセラミック層１７の材料、セラミック素体１１のサイズ等を考慮して設定でき、例えば０．３μｍ〜２．０μｍ程度とすることができる。
【００３７】
［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６は積層セラミックコンデンサ１０の製造過程を模式的に示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５及び図６を適宜参照しながら説明する。
【００３８】
（ステップＳ１１：未焼成のセラミック素体１１１作製）
ステップＳ１１では、セラミック層１７に対応するセラミックグリーンシートに、未焼成の内部電極１２，１３を形成し、図４に示すように積層することで、図６に示す未焼成のセラミック素体１１１を作製する。
【００３９】
セラミックグリーンシートは、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。未焼成の内部電極１２，１３が形成されたセラミックグリーンシートの積層体は、未焼成の積層部１８に対応する。未焼成の積層部１８のＺ軸方向上下面には、内部電極が形成されないセラミックグリーンシートが積層され、未焼成のカバー部１９が形成される。
【００４０】
積層されたセラミックグリーンシートは、圧着され一体化される。これにより、図６に示す未焼成のセラミック素体１１１が作製される。この圧着には、例えば、静水圧加圧や一軸加圧などが用いられる。
【００４１】
図６に示すように、セラミック素体１１１では、端面１１１ａ，１１１ｂに第１内部電極１２が露出しており、側面１１１ｃ，１１１ｄに第２内部電極１３が露出している。
【００４２】
なお、以上では１つのセラミック素体１１に相当する未焼成のセラミック素体１１１について説明したが、実際には、個片化されていない大判のシートとして構成された積層シートが形成され、セラミック素体１１１ごとに個片化される。
【００４３】
（ステップＳ１２：焼成）
ステップＳ１２では、ステップＳ１１で得られた未焼成のセラミック素体１１１を焼結させることにより、図１〜４に示すセラミック素体１１を作製する。焼成は、例えば、還元雰囲気、又は低酸素分圧雰囲気で行うことができる。なお、未焼成のセラミック素体１１１を焼成した後、バレル研磨等で面取りしてもよい。
【００４４】
（ステップＳ１３：外部電極１４，１５，１６形成）
ステップＳ１３では、セラミック素体１１に外部電極１４，１５，１６を形成する。外部電極１４，１５，１６は、セラミック素体１１に導電性ペーストを塗布し、当該導電性ペーストを焼き付けることにより形成される。セラミック素体１１への導電性ペーストの塗布は、例えば、ディップ法、印刷法などの任意の方法で行うことができる。
なお、未焼成のセラミック素体１１１に外部電極１４，１５，１６形成用の導電性ペーストを塗布し、セラミック素体１１及び導電性ペーストを同時に焼成してもよい。
以下、外部電極１４，１５，１６の構成を詳細に説明する。
【００４５】
［外部電極１４，１５，１６の詳細な構成］
図７は、積層セラミックコンデンサ１０の上面図であり、図８は積層セラミックコンデンサ１０の側面図である。
側面外部電極１６の第１側面領域１６ａと第２側面領域１６ｂとは、Ｘ軸方向に相互にずれて形成され、かつ、少なくとも一部がＹ軸方向に相互に対向している。つまり、第１側面領域１６ａと第２側面領域１６ｂとは、完全にはオフセットされておらず、Ｘ軸方向において一部が重なるように形成されている。これにより、後述するように、積層セラミックコンデンサ１０が回路基板に実装された際の接続信頼性を高めることができる。
【００４６】
より具体的に説明すると、本実施形態の積層セラミックコンデンサ１０は、ずらし量Ｇ及び側面外部電極１６の側面電極幅Ｄ３が、０．０３≦Ｇ／Ｄ３≦０．５０、好ましくは０．０４≦Ｇ／Ｄ３≦０．４０、より好ましくは０．０６≦Ｇ／Ｄ３≦０．４０の関係を満たすように構成される。
【００４７】
ずらし量Ｇは、第１側面領域１６ａのＸ軸方向における中心線Ｌａと第２側面領域１６ｂのＸ軸方向における中心線Ｌｂとの間のＸ軸方向における距離とする。
中心線Ｌａは、第１側面領域１６ａをＸ軸方向に２等分するようにＺ軸方向に延びる線であって、セラミック素体１１の高さ寸法Ｔの１／２の位置におけるＸ軸方向の中心点Ｃａを通る線である。同様に、中心線Ｌｂは、第２側面領域１６ｂをＸ軸方向に２等分するようにＺ軸方向に延びる線であって、セラミック素体１１の高さ寸法Ｔの１／２の位置におけるＸ軸方向の中心点Ｃｂを通る線である。
【００４８】
側面電極幅Ｄ３は、側面外部電極１６のＸ軸方向に沿った寸法であり、セラミック素体１１の高さ寸法Ｔの１／２の位置における第１側面領域１６ａ及び第２側面領域１６ｂのＸ軸方向に沿った寸法の平均値とする。
【００４９】
さらに、積層セラミックコンデンサ１０の基板実装後の接続信頼性を高める観点から、ずらし量Ｇ及び側面電極幅Ｄ３、並びに端面外部電極１４，１５の電極幅Ｄ１，Ｄ２は、以下の関係を満たすことが好ましい。すなわち、第１外部電極１４のＸ軸方向における寸法を端面電極幅Ｄ１とし、第２外部電極１５のＸ軸方向における寸法を端面電極幅Ｄ２とする。このとき、Ｇ，Ｄ１，Ｄ２及びＤ３は、例えば、５．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦４００の関係を満たすとよく、好ましくは１０．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦２５０、より好ましくは２０．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦１００の関係を満たすとよい。
端面電極幅Ｄ１，Ｄ２は、セラミック素体１１の高さ寸法Ｔの１／２の位置における端面外部電極１４，１５のＸ軸方向に沿った寸法であり、Ｙ軸方向に対向する領域各々の寸法の平均値とする。
【００５０】
積層セラミックコンデンサ１０は、外部電極１４，１５，１６が例えばリフロー方式によって半田付けされることで回路基板１００に実装される。
【００５１】
［積層セラミックコンデンサ１０を実装した回路基板１００の構成］
図９〜図１１は、積層セラミックコンデンサ１０を実装した回路基板１００を示す図であり、図９は側面図、図１０及び図１１は上面図である。
【００５２】
回路基板１００は、積層セラミックコンデンサ１０と、実装基板１１０と、を備える。
実装基板１１０は、第１半田Ｈ１を介して第１外部電極１４に接続された第１接続電極（ランド）１２１と、第２半田Ｈ２を介して第２外部電極１５に接続された第２接続電極（ランド）１２２と、第３半田Ｈ３を介して第３外部電極１６に接続された第３接続電極（ランド）１２３と、を有する。
積層セラミックコンデンサ１０は、主面１１ｆと実装基板１１０とがＺ軸方向に対向するように、ランド１２１，１２２，１２３上に配置される。
【００５３】
ランド１２１，１２２はスルー電極端子として機能し、ランド１２３はグランド電極端子として機能する。
ランド１２１，１２２，１２３は、それぞれ、外部電極１４，１５，１６の接続領域１４ｆ，１５ｆ，１６ｆよりも大きな略矩形状であって、外縁の各辺が積層セラミックコンデンサ１０のＸ軸方向及びＹ軸方向に平行となるような位置及び形状で設計されている。例えばランド１２３は、第１側面領域１６ａ及び第２側面領域１６ｂの双方の接続領域１６ｆをカバーするように、Ｙ軸方向に沿った寸法がセラミック素体１１の幅寸法Ｗよりも大きな略矩形状となるように構成される。ランド１２１，１２２，１２３における設計上の接続領域１４ｆ，１５ｆ，１６ｆの実装位置を、「設計位置」と称する。
【００５４】
半田Ｈ１，Ｈ２，Ｈ３は、それぞれ加熱され溶融し、その後冷却されて固化することで、外部電極１４，１５，１６とランド１２１，１２２，１２３とを接続する。半田Ｈ１，Ｈ２，Ｈ３は、接続領域１４ｆ，１５ｆ，１６ｆの全面を覆うように形成される。
【００５５】
リフロー時には、実装基板１１０からの放射熱及び伝導熱を受けやすい半田Ｈ３が、半田Ｈ１，Ｈ２よりも早く溶融する。このとき、溶融した半田Ｈ３の表面張力によって、側面外部電極１６にＹ軸方向に沿った力が付加される。この表面張力は、図１０に示すように、例えば中心点Ｃａ及び中心点Ｃｂに付加されるＹ軸方向の力Ｆ３と表すことができる。
【００５６】
力Ｆ３の作用点である第１側面領域１６ａ及び第２側面領域１６ｂは、相互にずれて形成されている。このため、第１側面領域１６ａの中心点Ｃａ及び第２側面領域１６ｂの中心点Ｃｂを結ぶ直線と、力Ｆ３に平行なＹ軸方向に沿った直線とは、回転角αをなす。つまり、側面外部電極１６には、力Ｆ３によって、以下の式（１）で表されるＺ軸まわりの回転モーメントＭ３が付加されることになる。
Ｍ３＝（Ｗ／２ｃｏｓα）×（ｓｉｎα・Ｆ３）＝（Ｗ×Ｆ３×ｔａｎα）／２
Ｍ３＝（Ｆ３×Ｇ）／２    ・・・（１）
【００５７】
上記式（１）から、ずらし量Ｇが大きいほど回転モーメントＭ３は大きくなる。その一方で、実際には、側面電極幅Ｄ３が大きいほど半田Ｈ３の量も多くなり、積層セラミックコンデンサ１０の回転動作が妨げられる。このため、ずらし量Ｇを、側面外部電極１６の側面電極幅Ｄ３に対して０．０３≦Ｇ／Ｄ３≦０．５０、好ましくは０．０４≦Ｇ／Ｄ３≦０．４０、より好ましくは０．０６≦Ｇ／Ｄ３≦０．４０の関係を満たすように規定することで、実装基板１１０に対して積層セラミックコンデンサ１０の回転を適度に促すことができる。
【００５８】
積層セラミックコンデンサ１０が回転することにより、溶融している半田Ｈ３が流動し、たとえば大気である外系と接触することによって、半田Ｈ３中のボイドが除去される。これにより、側面外部電極１６とランド１２３との接続強度を高め、接続信頼性を高めることができるとともに、半田Ｈ３における放熱性を高めることができる。
【００５９】
半田Ｈ３が溶融した後、例えば少し遅れて半田Ｈ１，Ｈ２が溶融し始める。このとき、図１１に示すように、半田Ｈ１，Ｈ２の表面張力によってＸ軸方向に沿った力Ｆ１が端面外部電極１４，１５に付加される。回転モーメントＭ３等によって積層セラミックコンデンサ１０が設計位置から回転していた場合、力Ｆ１によってその回転を打ち消す逆方向の回転モーメントＭ１が付加され得る。つまり、半田Ｈ１，Ｈ２，Ｈ３の表面張力により、積層セラミックコンデンサ１０が設計位置に配置されるように自動的に調整される。
【００６０】
このようないわゆるセルフアライメント作用は、上述の側面外部電極１６に係るモーメントＭ３と端面外部電極１４，１５に係る力Ｆ１由来のモーメントＭ１とのバランスに基づいて発揮される。
【００６１】
力Ｆ１は、端面外部電極１４，１５の接続領域１４ｆ，１５ｆとランド１２１，１２２との接続面積と相関を有するため、接続領域１４ｆ，１５ｆのＸ軸方向の長さ寸法に相当する（Ｄ１＋Ｄ２）とも相関を有する。
一方で、式（１）を参照し、回転モーメントＭ３は、ずらし量Ｇと力Ｆ３との積で表される。力Ｆ３は、接続領域１６ｆとランド１２３との間の接続面積に相関を有するため、接続領域１６ｆのＸ軸方向の長さ寸法に相当するＤ３とも相関を有する。これにより、（Ｄ１＋Ｄ２）と（Ｇ×Ｄ３）のバランスを、例えば５．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦４００の関係を満たすとよく、好ましくは１０．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦２５０、より好ましくは２０．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦１００の関係を満たすとよい。の関係を満たすように調整することで、ボイドの除去作用に加えて、上記セルフアライメント作用を発揮させることができる。
【００６２】
積層セラミックコンデンサ１０がランド１２１，１２２，１２３上の設計位置に接続されることで、積層セラミックコンデンサ１０と実装基板１１０との接続をより確実なものとでき、接続信頼性を高めることができる。さらに、実装基板１１０における積層セラミックコンデンサ１０の実装スペースを最小化でき、回路基板１００が搭載される電子部品の小型化に寄与できる。
【００６３】
［他の実施形態］
積層セラミックコンデンサ１０の側面外部電極１６は、例えば図１２に示すように、セラミック素体１１の主面１１ｅ，１１ｆ及び側面１１ｃ，１１ｄを周回する構成でもよい。この場合は、側面外部電極１６のうち、セラミック素体１１の側面１１ｃに形成された領域を第１側面領域１６ａとし、他方の側面１１ｄに形成された領域を第２側面領域１６ｂとする。このような構成でも、上述の実施形態と同様の作用効果を得ることができる。
【００６４】
［実施例及び比較例］
本実施形態の実施例及び比較例として、セラミック素体のサイズ、第３外部電極のずらし量及び外部電極幅を変更した積層セラミックコンデンサのサンプルを作製し、半田中のボイドの有無について確認した。
【００６５】
まず、Ｘ軸方向における長さ寸法Ｌが１．０ｍｍ、Ｙ軸方向における幅寸法Ｗ及びＺ軸方向における高さ寸法Ｔがそれぞれ０．５ｍｍのセラミック素体を作製した。これらのセラミック素体に、ずらし量Ｇが１５μｍ，１００μｍ、端面電極幅Ｄ１，Ｄ２を７０μｍ〜２７０μｍ、側面電極幅Ｄ３を２５０〜４５０μｍとして、外部電極を形成し、積層セラミックコンデンサのサンプルを作製した。これらの各サンプルを実施例１〜１８とした。実施例１〜９の具体的な端面電極幅を、表１及び表２に示す。
【００６６】
また、上記寸法のセラミック素体に、側面外部電極をずらさずに形成した（ずらし量Ｇは０）サンプルを作製し、比較例１とした。
また、上記寸法のセラミック素体に、側面外部電極の対向する領域が完全にオフセットした状態のサンプルを作製し、比較例２とした。このとき、側面外部電極の側面電極幅Ｄ３は３５０μｍ、ずらし量Ｇは３５０μｍとした。
【００６７】
同様に、Ｘ軸方向における長さ寸法Ｌが１．２ｍｍ、Ｙ軸方向における幅寸法Ｗ及びＺ軸方向における高さ寸法Ｔがそれぞれ０．９ｍｍのセラミック素体を作製した。これらのセラミック素体に、ずらし量Ｇが１５μｍ、端面電極幅Ｄ１，Ｄ２を７０μｍ〜２７０μｍ、側面電極幅Ｄ３を２５０μｍ〜４５０μｍとして、外部電極を形成し、積層セラミックコンデンサのサンプルを作製した。これらの各サンプルを実施例１９〜３６とした。実施例１９〜３６の具体的な端面電極幅を、表１及び表２に示す。
また、上記寸法のセラミック素体に、側面外部電極をずらさずに形成した（ずらし量Ｇは０）サンプルを作製し、比較例３とした。
さらに、上記寸法のセラミック素体に、側面外部電極の対向する領域が完全にオフセットした状態のサンプルを作製し、比較例４とした。このとき、側面外部電極の側面電極幅Ｄ３は３５０μｍ、ずらし量Ｇは３５０μｍとした。
【００６８】
同様に、Ｘ軸方向における長さ寸法Ｌが０．６ｍｍ、Ｙ軸方向における幅寸法Ｗ及びＺ軸方向における高さ寸法Ｔがそれぞれ０．３ｍｍのセラミック素体を作製した。これらのセラミック素体に、ずらし量Ｇが１５μｍ、端面電極幅Ｄ１，Ｄ２を７０μｍ〜２７０μｍ、側面電極幅Ｄ３を２５０μｍ〜４５０μｍとして、外部電極を形成し、積層セラミックコンデンサのサンプルを作製した。これらの各サンプルを実施例３７〜５４とした。実施例３７〜５４の具体的な端面電極幅を、表１及び表２に示す。
また、上記寸法のセラミック素体に、側面外部電極をずらさずに形成した（ずらし量Ｇは０）サンプルを作製し、比較例５とした。
さらに、上記寸法のセラミック素体に、側面外部電極の対向する領域が完全にオフセットした状態のサンプルを作製し、比較例６とした。このとき、側面外部電極の側面電極幅Ｄ３は３５０μｍ、ずらし量Ｇは３５０μｍとした。
【００６９】
【表１】
2020043272.tif 000003
【００７０】
【表２】
2020043272.tif 000004
【００７１】
実施例１〜５４について、各電極幅Ｄ１，Ｄ２，Ｄ３及びずらし量Ｇの値から、Ｇ／Ｄ３、（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）の値をそれぞれ算出した。前者の結果を表１に、後者の結果を表２に示す。実施例１〜２７では、いずれも、０．０３≦Ｇ／Ｄ３≦０．５０、及び５．０≦（Ｇ×Ｄ３）／（Ｄ１＋Ｄ２）≦４００の関係を満たしていた。
【００７２】
続いて、各積層セラミックコンデンサのサンプルを回路基板のランド上にリフロー方式により半田付けし、半田中のボイドの有無を確認した。
具体的には、半田付け後の回路基板において、積層セラミックコンデンサと基板本体との間にある半田を実装面に平行な１断面で観察した。観察は、８００〜１５００倍の光学顕微鏡で、各実施例及び各比較例ごとに１００個のサンプルについて行った。また、２．５μｍ以上のボイドが観察された場合に、ボイド有りと判定した。
【００７３】
その結果、実施例１〜５４では、いずれも半田中のボイドは観察されなかった。一方で、側面外部電極におけるずれのない比較例１，３，５では、半田中のボイドが観察された。また、側面外部電極が完全にオフセットされた比較例２，４，６では、半田中のボイドは観察されなかったものの、積層セラミックコンデンサがランドに対して斜めに実装されており、設計位置に実装されなかった。
【００７４】
以上より、本実施例１〜５４に係る積層セラミックコンデンサ及び回路基板は、半田中のボイドが無く、かつ設計位置に近い位置で実装されており、高い接続信頼性を実現できることが確認された。
【００７５】
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【００７６】
１０…積層セラミックコンデンサ
１１…セラミック素体
１１ａ，１１ｂ…端面
１１ｃ，１１ｄ…側面
１１ｅ，１１ｆ…主面
１４…第１外部電極
１５…第２外部電極
１６…第３外部電極
１６ａ…第１側面領域
１６ｂ…第２側面領域
１００…回路基板
１１０…実装基板
【図１】
2020043272.tif 000005
【図２】
2020043272.tif 000006
【図３】
2020043272.tif 000007
【図４】
2020043272.tif 000008
【図５】
2020043272.tif 000009
【図６】
2020043272.tif 000010
【図７】
2020043272.tif 000011
【図８】
2020043272.tif 000012
【図９】
2020043272.tif 000013
【図１０】
2020043272.tif 000014
【図１１】
2020043272.tif 000015
【図１２】
2020043272.tif 000016