(57)【要約】【課題】トンネル絶縁膜の性能を向上させることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、半導体層と、前記半導体層の表面にトンネル絶縁膜を介して設けられた電荷蓄積層と、前記電荷蓄積層の表面にブロック絶縁膜を介して設けられた電極層とを備える。前記トンネル絶縁膜は、前記半導体層と前記電荷蓄積層との間に設けられた複数の第１シリコン酸窒化膜を備える。前記トンネル絶縁膜はさらに、前記第１シリコン酸窒化膜間に設けられたシリコン酸化膜、または／および、前記第１シリコン酸窒化膜間に設けられ、前記第１シリコン酸窒化膜中の酸素濃度よりも高い酸素濃度を有する第２シリコン酸窒化膜を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面にトンネル絶縁膜を介して設けられた電荷蓄積層と、
前記電荷蓄積層の表面にブロック絶縁膜を介して設けられた電極層とを備え、
前記トンネル絶縁膜は、
前記半導体層と前記電荷蓄積層との間に設けられた複数の第１シリコン酸窒化膜と、
前記第１シリコン酸窒化膜間に設けられたシリコン酸化膜、または／および、前記第１シリコン酸窒化膜間に設けられ、前記第１シリコン酸窒化膜中の酸素濃度よりも高い酸素濃度を有する第２シリコン酸窒化膜と、
を備える半導体装置。
【請求項２】
基板と、
前記基板上に交互に設けられた複数の絶縁層および複数の電極層とをさらに備え、
前記電荷蓄積層は、前記複数の電極層の表面に前記ブロック絶縁膜を介して設けられている、請求項１に記載の半導体装置。
【請求項３】
前記シリコン酸化膜または前記第２シリコン酸窒化膜の膜厚は、前記第１シリコン酸窒化膜の膜厚よりも薄い、請求項１または２に記載の半導体装置。
【請求項４】
前記シリコン酸化膜または前記第２シリコン酸窒化膜の膜厚は、０．１ｎｍ以上、かつ２．０ｎｍ以下である、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記トンネル絶縁膜は、前記シリコン酸化膜または前記第２シリコン酸窒化膜として、前記複数の第１シリコン酸窒化膜と交互に設けられた複数のシリコン酸化膜または複数の第２シリコン酸窒化膜を備える、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記シリコン酸化膜または前記第２シリコン酸窒化膜と前記半導体層との距離は、前記半導体層からの電子トンネル距離および正孔トンネル距離よりも小さい、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記トンネル絶縁膜はさらに、前記第１シリコン酸窒化膜間に設けられ、前記第１シリコン酸窒化膜中の窒素濃度よりも高い窒素濃度を有する第３シリコン酸窒化膜を備える、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第３シリコン酸窒化膜は、前記シリコン酸化膜または前記第２シリコン酸窒化膜に対して前記電荷蓄積層側に設けられ、前記シリコン酸化膜または前記第２シリコン酸窒化膜の表面に接している、請求項７に記載の半導体装置。
【請求項９】
半導体層または電荷蓄積層の表面に、複数の第１シリコン酸窒化膜と、前記第１シリコン酸窒化膜間に設けられたシリコン酸化膜、または／および、前記第１シリコン酸窒化膜間に設けられ、前記第１シリコン酸窒化膜中の酸素濃度よりも高い酸素濃度を有する第２シリコン酸窒化膜と、を備えるトンネル絶縁膜を形成し、
前記トンネル絶縁膜の表面に前記電荷蓄積層または前記半導体層を形成する、
ことを含む半導体装置の製造方法。
【請求項１０】
前記電荷蓄積層の表面にブロック絶縁膜を介して電極層を形成することをさらに含む、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体メモリにおける電荷保持特性の向上や誤書き込みの低減のために、半導体メモリのトンネル絶縁膜の性能を向上させることがより一層求められている。このような半導体メモリの例としては、平面型や３次元型のＮＡＮＤメモリが挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２２４９１０号公報
【特許文献２】米国特許第９８８２０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トンネル絶縁膜の性能を向上させることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、半導体層と、前記半導体層の表面にトンネル絶縁膜を介して設けられた電荷蓄積層と、前記電荷蓄積層の表面にブロック絶縁膜を介して設けられた電極層とを備える。前記トンネル絶縁膜は、前記半導体層と前記電荷蓄積層との間に設けられた複数の第１シリコン酸窒化膜を備える。前記トンネル絶縁膜はさらに、前記第１シリコン酸窒化膜間に設けられたシリコン酸化膜、または／および、前記第１シリコン酸窒化膜間に設けられ、前記第１シリコン酸窒化膜中の酸素濃度よりも高い酸素濃度を有する第２シリコン酸窒化膜を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す斜視図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図である。
【図３】第１実施形態の半導体装置の構造を示す断面図である。
【図４】第１実施形態の半導体装置のバンド構造を示す断面図である。
【図５】第２実施形態の半導体装置の構造を示す断面図である。
【図６】第３実施形態の半導体装置の構造を示す断面図である。
【図７】第３実施形態の半導体装置のバンド構造を示す断面図である。
【図８】第４実施形態の半導体装置の構造を示す断面図である。
【図９】第４実施形態の半導体装置のバンド構造を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１〜図９において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す斜視図である。図１の半導体装置は例えば、３次元型のＮＡＮＤメモリである。
【０００９】
図１の半導体装置は、コア絶縁膜１と、半導体チャネル層２と、トンネル絶縁膜３と、電荷蓄積層４と、ブロック絶縁膜５と、電極材層６と、第１メタル層７と、第２メタル層８とを備えている。
【００１０】
図１では、基板上に複数の電極層と複数の絶縁層とが交互に積層されており、これらの電極層および絶縁層内にメモリホールＨが設けられている。図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。図１に示すように、各電極層は、電極材層６、第１メタル層７、および第２メタル層８により構成されており、ゲート電極（ワード線）として機能する。
【００１１】
コア絶縁膜１、半導体チャネル層２、トンネル絶縁膜３、電荷蓄積層４、およびブロック絶縁膜５は、メモリホールＨ内に形成されており、メモリセルを構成している。具体的には、ブロック絶縁膜５は、メモリホールＨ内の電極層および絶縁層の表面に形成され、電荷蓄積層４は、ブロック絶縁膜５の表面に形成されている。トンネル絶縁膜３は、電荷蓄積層４の表面に形成され、半導体チャネル層２は、トンネル絶縁膜３の表面に形成されている。コア絶縁膜１は、半導体チャネル層２内に形成されている。
【００１２】
ブロック絶縁膜５は例えば、Ａｌ２Ｏ３膜（アルミニウム酸化膜）とＳｉＯ２膜（シリコン酸化膜）とを含む積層膜である。電荷蓄積層４は例えば、ＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜３は例えば、複数のＳｉＯＮ膜（シリコン酸窒化膜）と複数のＳｉＯ２膜とを交互に含む積層膜である。トンネル絶縁膜３の詳細は後述する。半導体チャネル層２は例えば、ポリシリコン層である。コア絶縁膜１は例えば、ＳｉＯ２膜である。
【００１３】
電極材層６、第１メタル層７、および第２メタル層８はそれぞれ例えば、Ｗ層（タングステン層）、ＴｉＮ膜（チタン窒化膜）、およびＡｌ２Ｏ３膜である。この場合、第１メタル層７は、電極層内のバリアメタル層として機能し、第２メタル層８は、ブロック絶縁膜５と共にブロック絶縁膜として機能する。
【００１４】
図２は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００１５】
まず、基板１１上に下地層１２を形成し、下地層１２上に複数の第１膜１３と複数の第２膜１４とを交互に形成する（図２(ａ)）。次に、下地層１２、第１膜１３、および第２膜１４を貫通するメモリホールＨを形成する（図２(ａ)）。
【００１６】
基板１１は例えば、シリコン基板などの半導体基板である。下地層１２は例えば、基板１１上に設けられた層間絶縁膜１２ａと、層間絶縁膜１２ａ上に設けられた半導体層１２ｂとを含む積層膜である。層間絶縁膜１２ａの例は、ＳｉＯ２膜やＳｉＮ膜である。半導体層１２ｂの例は、ポリシリコン層である。各第１膜１３は例えば、ＳｉＮ膜である。各第２膜１４は例えば、ＳｉＯ２膜である。
【００１７】
第２膜１４は、図１を参照して説明した絶縁層である。第１膜１３は、図１を参照して説明した電極層を形成するための犠牲層である。本実施形態では、後述するように、第１膜１３を除去することで第２膜１４間に複数の空洞を形成し、これらの空洞内に第２メタル層８、第１メタル層７、および配線材層６を順番に形成する。その結果、これらの空洞内に複数の電極層が形成される。これをリプレイス工程と呼ぶ。なお、リプレイス工程を採用しない場合には、図２(ａ)の工程にて第１膜１３としてＷ層などの電極層を形成してもよい。
【００１８】
次に、メモリホールＨ内の下地層１２、第１膜１３、および第２膜１４の表面に、ブロック絶縁膜５、電荷蓄積層４、トンネル絶縁膜３、および半導体チャネル層２を順番に形成し、残りのメモリホールＨをコア絶縁膜１で埋め込む（図２(ｂ)）。次に、第１膜１３および第２膜１４内に不図示の溝を形成し、この溝を利用してリン酸などの薬液により第１膜１３を除去する。その結果、第２膜１４間に複数の空洞Ｃが形成される（図２(ｂ)）。
【００１９】
具体的には、ブロック絶縁膜５、電荷蓄積層４、トンネル絶縁膜３、半導体チャネル層２、およびコア絶縁膜１は、以下のように形成される。まず、メモリホールＨ内の下地層１２、第１膜１３、および第２膜１４の表面に、ブロック絶縁膜５、電荷蓄積層４、およびトンネル絶縁膜３を順番に形成する。次に、メモリホールＨの底部からブロック絶縁膜５、電荷蓄積層４、およびトンネル絶縁膜３をエッチングにより除去する。これにより、メモリホールＨ内に基板１１が露出する。次に、メモリホールＨ内に半導体チャネル層２とコア絶縁膜１とを順番に形成する。
【００２０】
その後、空洞Ｃ内に第２メタル層８、第１メタル層７、および配線材層６を順番に形成する（図１参照）。その結果、空洞Ｃ内に複数の電極層が形成される。こうして、図１の半導体装置が製造される。
【００２１】
図３は、第１実施形態の半導体装置の構造を示す断面図である。
【００２２】
図３は、半導体チャネル層２、トンネル絶縁膜３、および電荷蓄積層４の断面を示している。本実施形態のトンネル絶縁膜３は、半導体チャネル層２と電荷蓄積層４との間に交互に設けられた複数のＳｉＯＮ膜３ａと複数のＳｉＯ２膜３ｂとを備えている。図３に示す一例では、トンネル絶縁膜３は、３層のＳｉＯＮ膜３ａと２層のＳｉＯ２膜３ｂとを備えている。
【００２３】
各ＳｉＯＮ膜３ａの膜厚は、例えば１．０ｎｍ以上かつ３．０ｎｍ以下であり、具体的には、ここでは２．０ｎｍである。一方、各ＳｉＯ２膜３ｂの膜厚は、例えば０．１ｎｍ以上かつ２．０ｎｍ以下であり、具体的には、ここでは０．２ｎｍである。本実施形態では、ＳｉＯ２膜３ｂの膜厚は、ＳｉＯＮ膜３ａの膜厚よりも薄く設定されている。
【００２４】
本実施形態のトンネル絶縁膜３は、図２(ａ)に示す工程において、電荷蓄積層４の表面に複数のＳｉＯＮ膜３ａと複数のＳｉＯ２膜３ｂとを交互に形成することで形成される。以下、トンネル絶縁膜３の形成方法の詳細を説明する。
【００２５】
本実施形態のトンネル絶縁膜３は、低圧縦型バッチ炉によるin-situ連続堆積によって形成される。各ＳｉＯＮ膜３ａは、Ｓｉ原料ガスであるＳｉ２Ｃｌ６ガスと、酸化剤であるＯ２ガスと、窒化剤であるＮＨ３ガスとを用いてＡＬＤ（Atomic Layer Depositon）により形成される（Ｃｌは塩素を表し、Ｈは水素を表す）。具体的には、Ｓｉ２Ｃｌ６ガスと、Ｏ２ガスと、ＮＨ３ガスとを順番に供給する処理を複数サイクル繰り返すことにより、各ＳｉＯＮ膜３ａの膜厚を所望の膜厚に調整する。なお、これらのガスがＡＬＤサイクルを形成しているのであれば、最初のサイクルで最初に供給するガスは、Ｓｉ２Ｃｌ６ガス、Ｏ２ガス、およびＮＨ３ガスのうちのいずれのガスでもよい。ＳｉＯＮ膜３ａの堆積温度は、例えば７００℃である。
【００２６】
本実施形態では、ＳｉＯＮ膜３ａを堆積させた後、ＡＬＤシーケンスを変更してＳｉＯ２膜３ｂを堆積する。さらに、ＳｉＯＮ膜３ａと、ＳｉＯ２膜３ｂと、ＳｉＯＮ膜３ａとを順番に堆積する。各ＳｉＯ２膜３ｂは、Ｓｉ原料ガスであるＳｉ２Ｃｌ６ガスと、酸化剤であるＯ３ガスとを用いてＡＬＤにより形成される。具体的には、Ｓｉ２Ｃｌ６ガスとＯ３ガスとを順番に供給する処理を複数サイクル繰り返すことにより、各ＳｉＯ２膜３ｂの膜厚を所望の膜厚に調整する。なお、これらのガスがＡＬＤサイクルを形成しているのであれば、最初のサイクルで最初に供給するガスは、Ｓｉ２Ｃｌ６ガスおよびＯ３ガスのうちのいずれのガスでもよい。ＳｉＯ２膜３ｂの堆積温度は、例えば６００℃である。
【００２７】
なお、ＳｉＯ２膜３ｂ用の酸化剤は、Ｏ３ガスの代わりに、Ｏ２ガスおよびＨ２ガスとしてもよい。また、ＳｉＯ２膜３ｂは、ＳｉＯＮ膜３ａの一部をＯ３ガスにより酸化することで形成してもよいし、ＳｉＯＮ膜３ａの一部をＯ２ガスおよびＨ２ガスによりラジカル酸化することで形成してもよいし、ＳｉＯＮ膜３ａの一部をＯ２ガスによりドライ酸化することで形成してもよい。また、ＳｉＯＮ膜３ａ用のＳｉ原料ガスは、Ｓｉ２Ｃｌ６ガスの代わりに、ＳｉとＣｌとを含むその他のガス（例えばＳｉＨ２Ｃｌ２ガス、ＳｉＣｌ４ガス、ＳｉＨＣｌ３ガスなど）としてもよい。また、ＳｉＯＮ膜３ａ用の酸化剤は、Ｏ２ガスの代わりに、ＮＯＸガスとしてもよい（Ｘは１以上の整数）。
【００２８】
図４は、第１実施形態の半導体装置のバンド構造を示す断面図である。
【００２９】
図４は、メモリセルの電荷保持時における半導体チャネル層２、トンネル絶縁膜３、および電荷蓄積層４内の電子のエネルギーの位置依存性を示している。符号Ｐ１は電子を示し、符号Ｐ２は、ＳｉＯＮ膜３ａ内の電荷トラップサイトを示している。
【００３０】
電荷蓄積層４内の電子は、ＳｉＯＮ膜３ａ内の電荷トラップサイトにより、電荷蓄積層４から半導体チャネル層２に向かう力を受ける。よって、電子が、電荷蓄積層４から半導体チャネル層２に抜けてしまうおそれがある。
【００３１】
そこで、本実施形態では、ＳｉＯＮ膜３ａ間にＳｉＯ２膜３ｂを設けている。ＳｉＯ２膜３ｂを設けることにより、ＳｉＯＮ膜３ａとＳｉＯ２膜３ｂとの界面付近のトラップサイトを低減することができ、電荷蓄積層４から半導体チャネル層２への電子の移動が、ＳｉＯ２膜３ｂにより抑制されると考えられる。また、ＳｉＯ２膜３ｂを複数層設けることにより、よりトラップサイトを低減することができる。これにより、メモリセルの電荷保持特性を向上させることが可能となる。
【００３２】
このメカニズムは、メモリセルへのデータ書き込み時にも、メモリセルからのデータ消去時にも同様に成り立つと考えられる。よって、ＳｉＯＮ膜３ａ間にＳｉＯ２膜３ｂを設けることで、メモリセルへのデータ書き込み時や、メモリセルからのデータ読み出し時において、誤書き込みを低減することが可能となる。
【００３３】
このように、本実施形態によれば、複数のＳｉＯＮ膜３ａと複数のＳｉＯ２膜３ｂとを交互に備えるトンネル絶縁膜３を採用することで、トンネル絶縁膜３の性能を向上させることが可能となる。
【００３４】
なお、トンネル絶縁膜３は、本実施形態では３層のＳｉＯＮ膜３ａと２層のＳｉＯ２膜３ｂとを備えているが、代わりに、Ｎ＋１層のＳｉＯＮ膜３ａとＮ層のＳｉＯ２膜３ｂとを備えていてもよいし（Ｎは３以上の整数）、２層のＳｉＯＮ膜３ａと１層のＳｉＯ２膜３ｂしか備えてなくてもよい。
【００３５】
また、本実施形態は、例えば平面型のＮＡＮＤメモリにも適用可能である。この場合、基板１の上面に、トンネル絶縁膜３と、電荷蓄積層４と、ブロック絶縁膜５と、電極材層６とを順番に形成することでメモリセルが形成される。基板１は、半導体チャネル層として機能し、電極材層６は、ゲート電極（ワード線）として機能する。この場合のトンネル絶縁膜３は、基板１の上面に、複数のＳｉＯＮ膜３ａと複数のＳｉＯ２膜３ｂとを交互に形成することで形成される。
【００３６】
（第２実施形態）
図５は、第２実施形態の半導体装置の構造を示す断面図である。
【００３７】
本実施形態では、図３に示すＳｉＯ２膜３ｂが、ＯリッチＳｉＯＮ膜３ｃに置き換えられている。ＯリッチＳｉＯＮ膜３ｃは、ＳｉＯＮ膜３ａに比べて酸素原子を高濃度に含むＳｉＯＮ膜である。以下、ＳｉＯＮ膜３ａを「第１ＳｉＯＮ膜３ａ」とも表記し、ＯリッチＳｉＯＮ膜３ｃを「第２ＳｉＯＮ膜３ｃ」とも表記する。第１ＳｉＯＮ膜３ａ中の酸素濃度は、例えば４６％である。第２ＳｉＯＮ膜３ｃ中の酸素濃度は、例えば４９％以上である。
【００３８】
本実施形態のトンネル絶縁膜３は、半導体チャネル層２と電荷蓄積層４との間に交互に設けられた複数の第１ＳｉＯＮ膜３ａと複数の第２ＳｉＯＮ膜３ｃとを備えている。図５に示す一例では、トンネル絶縁膜３は、３層の第１ＳｉＯＮ膜３ａと２層の第２ＳｉＯＮ膜３ｃとを備えている。第１実施形態で説明した第１ＳｉＯＮ膜３ａとＳｉＯ２膜３ｂの詳細（膜厚や製法など）は、ＳｉＯ２膜３ｂを第２ＳｉＯＮ膜３ｃに置き換えれば、第２実施形態の第１ＳｉＯＮ膜３ａと第２ＳｉＯＮ膜３ｃにも概ね適用可能である。
【００３９】
上述のように、第２ＳｉＯＮ膜３ｃは、第１ＳｉＯＮ膜３ａに比べて酸素原子を高濃度に含んでいる。別言すると、第２ＳｉＯＮ膜３ｃ中の酸素濃度は、第１ＳｉＯＮ膜３ａ中の酸素原子よりも高く設定されている。その結果、第２ＳｉＯＮ膜３ｃは、第１ＳｉＯＮ膜３ａに比べてＳｉＯ２膜に近い特性を有する。よって、図４を参照して説明したトンネル絶縁膜３の性能の向上は、本実施形態のトンネル絶縁膜３でも実現することができる。
【００４０】
一般に、第１ＳｉＯＮ膜３ａの表面に第２ＳｉＯＮ膜３ｃを形成することは、第１ＳｉＯＮ膜３ａの表面にＳｉＯ２膜３ｂを形成するのに比べて容易である。よって、本実施形態によれば、性能の高いトンネル絶縁膜３を容易に形成することが可能となる。
【００４１】
なお、第１実施形態のトンネル絶縁膜３の構造と、第２実施形態のトンネル絶縁膜３の構造は、組み合わせて採用してもよい。例えば、電荷蓄積層４の表面に、第１ＳｉＯＮ膜３ａ、ＳｉＯ２膜３ｂ、第１ＳｉＯＮ膜３ａ、第２ＳｉＯＮ膜３ｃ、および第１ＳｉＯＮ膜３ａを順番に形成することで、トンネル絶縁膜３を形成してもよい。
【００４２】
（第３実施形態）
図６は、第３実施形態の半導体装置の構造を示す断面図である。
【００４３】
本実施形態のトンネル絶縁膜３は、２層のＳｉＯＮ膜３ａと、これらのＳｉＯＮ膜３ａ間に設けられた１層のＳｉＯ２膜３ｂとを備えている。ＳｉＯ２膜３ｂは、ＯリッチＳｉＯＮ膜３ｃに置き換えてもよい。なお、本実施形態のトンネル絶縁膜３は、３層以上のＳｉＯＮ膜３ａと、これらのＳｉＯＮ膜３ａと交互に設けられた２層以上のＳｉＯ２膜３ｂ（または２層以上のＯリッチＳｉＯＮ膜３ｃ）とを備えていてもよい。
【００４４】
符号Ｓは、トンネル絶縁膜３内に位置し、半導体チャネル層２から所定の距離にある曲面を示している。曲面Ｓよりも半導体チャネル層２側では、半導体チャネル層２との距離が、半導体チャネル層２からの電子トンネル距離よりも小さく、かつ、半導体チャネル層２からの正孔トンネル距離よりも小さいものとする。本実施形態のＳｉＯ２膜３ｂは、曲面Ｓよりも半導体チャネル層２側に位置している。よって、本実施形態のＳｉＯ２膜３ｂの半導体チャネル層２からの距離は、半導体チャネル層２からの電子トンネル距離および正孔トンネル距離よりも小さい。
【００４５】
図７は、第３実施形態の半導体装置のバンド構造を示す断面図である。
【００４６】
図７(ａ)は、メモリセルへのデータ書き込み時（電子注入時）における半導体チャネル層２、トンネル絶縁膜３、および電荷蓄積層４内のバンド構造を示している。符号Ｄ１は電子トンネル距離を示す。
【００４７】
図７(ｂ)は、メモリセルからのデータ消去時（正孔注入時）における半導体チャネル層２、トンネル絶縁膜３、および電荷蓄積層４内のバンド構造を示している。符号Ｄ２は正孔トンネル距離を示す。
【００４８】
なお、距離Ｄ１が距離Ｄ２よりも短い場合には、曲面Ｓは、距離Ｄ１の地点に位置している。一方、距離Ｄ２が距離Ｄ１よりも短い場合には、曲面Ｓは、距離Ｄ２の地点に位置している。
【００４９】
本実施形態によれば、半導体チャネル層２とＳｉＯ２膜３ｂとの距離を、半導体チャネル層２からの電子トンネル距離および正孔トンネル距離よりも小さくすることにより、例えば、書き込み電圧や消去電圧を増加させずに、メモリセルの信頼性を向上させることが可能となる。本実施形態の構造は例えば、ＳｉＯ２膜３ｂの膜厚をなるべく厚く設定したい場合に採用可能である。
【００５０】
なお、半導体チャネル層２とＳｉＯ２膜３ｂとの距離が変化しても、半導体チャネル層２からの電子トンネル距離および正孔トンネル距離は変化しないことに留意されたい。また、本実施形態のトンネル絶縁膜３は、曲面Ｓより半導体チャネル層２側の領域をすべてＳｉＯＮ膜３ｂで形成してもよい。
【００５１】
（第４実施形態）
図８は、第４実施形態の半導体装置の構造を示す断面図である。
【００５２】
本実施形態のトンネル絶縁膜３は、２層のＳｉＯＮ膜３ａと、これらのＳｉＯＮ膜３ａ間に設けられた１層のＳｉＯ２膜３ｂと、一方のＳｉＯＮ膜３ａとＳｉＯ２膜３ｂとの間に設けられたＮリッチＳｉＯＮ膜３ｄとを備えている。ＮリッチＳｉＯＮ膜３ｄは、ＳｉＯＮ膜３ａに比べて窒素原子を高濃度に含むＳｉＯＮ膜である。ＳｉＯ２膜３ｂは、ＯリッチＳｉＯＮ膜３ｃに置き換えてもよい。以下、ＳｉＯＮ膜３ａを再び「第１ＳｉＯＮ膜３ａ」とも表記し、ＮリッチＳｉＯＮ膜３ｄを「第３ＳｉＯＮ膜３ｄ」とも表記する。第１ＳｉＯＮ膜３ａ中の窒素濃度は、例えば１８％である。第３ＳｉＯＮ膜３ｄ中の窒素濃度は、例えば２０％以上である。
【００５３】
上述のように、第３ＳｉＯＮ膜３ｄは、第１ＳｉＯＮ膜３ａに比べて窒素原子を高濃度に含んでいる。別言すると、第３ＳｉＯＮ膜３ｄ中の窒素濃度は、第１ＳｉＯＮ膜３ａ中の窒素原子よりも高く設定されている。その結果、第３ＳｉＯＮ膜３ｄは、第１ＳｉＯＮ膜３ａに比べてＳｉＮ膜に近い特性を有する。本実施形態の第３ＳｉＯＮ膜３ｄは、ＳｉＯ２膜３ｂに対して電荷蓄積層４側に設けられ、ＳｉＯ２膜３ｂの表面に接している。すなわち、本実施形態のＳｉＯ２膜３ｂと第３ＳｉＯＮ膜３ｄは、連続層となっている。
【００５４】
図９は、第４実施形態の半導体装置のバンド構造を示す断面図である。
【００５５】
図９は、メモリセルの電荷保持時における半導体チャネル層２、トンネル絶縁膜３、および電荷蓄積層４内の電子のエネルギーの位置依存性を示している。符号Ｐ１は電子を示し、符号Ｐ２は、第１ＳｉＯＮ膜３ａ内の電荷トラップサイトを示している。
【００５６】
本実施形態によれば、図９に示すように、ＳｉＯ２膜３ｂおよび第３ＳｉＯＮ膜３ｄにより、バリアハイトの段差（凹凸）が強調される。これにより、電子が、電荷蓄積層４から半導体チャネル層２により抜けにくくなる。
【００５７】
このように、本実施形態によれば、第１ＳｉＯＮ膜３ａ間にＳｉＯ２膜３ｂと第３ＳｉＯＮ膜３ｄとを設けることで、トンネル絶縁膜３の性能をさらに向上させることが可能となる。
【００５８】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００５９】
１：コア絶縁膜、２：半導体チャネル層、３：トンネル絶縁膜、
３ａ：ＳｉＯＮ膜（第１ＳｉＯＮ膜）、３ｂ：ＳｉＯ２膜、
３ｃ：ＯリッチＳｉＯＮ膜（第２ＳｉＯＮ膜）、
３ｄ：ＮリッチＳｉＯＮ膜（第３ＳｉＯＮ膜）、
４：電荷蓄積層、５：ブロック絶縁膜、６：電極材層、
７：第１メタル層、８：第２メタル層、１１：基板、１２：下地層、
１２ａ：層間絶縁膜、１２ｂ：半導体層、１３：第１膜、１４：第２膜
【図１】
2020043285.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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