(57)【要約】【課題】クロック同期系の異なる回路間での信号の導通を行う信号同期化回路を含む半導体装置において、動作余裕の低下が抑制された半導体装置を提供すること。【解決手段】位相同期回路１０の基準クロック信号ＲＣＫに同期した入力信号ＩＮを位相同期クロック信号ＰＣＫに同期した出力信号ＯＵＴとして出力する半導体装置１であって、位相同期回路１０の位相比較器１１に入力される帰還信号ＦＢに基づいて基準クロック信号ＲＣＫに同期させて入力信号ＩＮを取り込む第１のフリップフロップ４０と、第１のフリップフロップ４０の出力Ｂを位相同期クロック信号ＰＣＫに基づいて取り込み出力信号ＯＵＴとして出力する第２のフリップフロップ３０と、を含み、位相同期クロック信号ＰＣＫへの同期化の際のセットアップタイムが基準クロック信号ＲＣＫの周期の２分の１とされている。【選択図】図１
2020161983.tif 000002
【特許請求の範囲】
【請求項１】
位相同期回路の基準クロック信号に同期した入力信号を位相同期クロック信号に同期した出力信号として出力する半導体装置であって、
前記位相同期回路の位相比較器に入力される帰還信号に基づいて前記基準クロック信号に同期させて前記入力信号を取り込む第１のフリップフロップと、
前記第１のフリップフロップの出力を前記位相同期クロック信号に基づいて取り込み前記出力信号として出力する第２のフリップフロップと、を含み、
前記位相同期クロック信号への同期化の際のセットアップタイムが前記基準クロック信号の周期の２分の１とされた
半導体装置。
【請求項２】
前記第１のフリップフロップは、前記帰還信号の立ち下がりエッジで前記入力信号を取り込み、
前記第２のフリップフロップは、前記位相同期クロック信号の立ち上がりエッジで前記第１のフリップフロップの出力を取り込み、
前記位相同期クロック信号への同期化の際のセットアップタイムが前記第１のフリップフロップにおけるセットアップタイムである
請求項１に記載の半導体装置。
【請求項３】
前記位相同期回路は、前記基準クロック信号の位相と前記帰還信号の位相とを比較する前記位相比較器、該位相比較器の出力に基づいて周波数が制御された前記位相同期クロック信号を出力する電圧制御発振器、および前記位相同期クロック信号を分周して前記帰還信号を生成する分周器を備える
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記基準クロック信号に同期させて外部入力信号を取り込み前記入力信号を出力する第３のフリップフロップをさらに含む
請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記第３のフリップフロップは、前記基準クロック信号の立ち上がりエッジで前記外部入力信号を取り込む
請求項４に記載の半導体装置。
【請求項６】
第１のクロック信号が入力されて第２のクロック信号を出力し、前記第２のクロック信号を分周して帰還信号を生成する位相同期回路と、
前記帰還信号に基づいて前記第１のクロック信号に同期した第１の信号が入力され、第２の信号を出力する第１のフリップフロップと、
前記第２のクロック信号に基づいて前記第２の信号が入力され、出力信号を出力する第２のフリップフロップと、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期）回路を備えた信号同期化回路を含む半導体装置に関する。
【背景技術】
【０００２】
従来技術に係るＰＬＬ回路を備えた信号同期化回路に関する文献の一例として、例えば特許文献１が挙げられる。特許文献１には、複数ビットデ−タそれぞれに応じて設けられ、これらビットデ−タをシステムクロック信号に同期化させる第１の同期化回路と、システムクロック信号を入力し少なくとも複数の電圧制御遅延段で構成されるＰＬＬ回路と、ＰＬＬ回路の複数の電圧制御遅延段各々の出力をそれぞれ所定クロックとして第１の同期化回路の各出力を同期化する第２の同期化回路と、第２の同期化回路の出力信号を各々駆動するドライブ回路とを具備したことを特徴とするディジタル出力段回路が開示されている。
【０００３】
ところで、従来技術に係る信号同期化回路は、一般に、一方の系のクロックに同期した信号を他方の系のクロックに同期化するため、一方の系のクロックにより制御されるフリップフロップが出力した信号を、他方の系のクロックで制御されるフリップフロップで受信する構成が用いられる。この場合、他方の系のフリップフロップのセットアップタイムおよびホールドタイムを確保するために、一方の系のフリップフロップと他方の系のフリップフロップとの間での遅延、および２重系間でのクロック・スキューを考慮して、一方の系のフリップフロップと他方の系のフリップフロップとの間に遅延素子を挿入する場合があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１８１５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術に係る信号同期化回路の構成では、設計段階で、２重系間の製造上のバラツキを定量的に把握することは難しく、量産段階でのバラツキが大きいと、製造時の装置検査での不具合が生じる場合があるという問題があった。一方、特許文献１はこのような問題を想定したものではない。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、クロック同期系の異なる回路間での信号の導通を行う信号同期化回路を含む半導体装置において、動作余裕の低下が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、位相同期回路の基準クロック信号に同期した入力信号を位相同期クロック信号に同期した出力信号として出力する半導体装置であって、前記位相同期回路の位相比較器に入力される帰還信号に基づいて前記基準クロック信号に同期させて前記入力信号を取り込む第１のフリップフロップと、前記第１のフリップフロップの出力を前記位相同期クロック信号に基づいて取り込み前記出力信号として出力する第２のフリップフロップと、を含み、前記位相同期クロック信号への同期化の際のセットアップタイムが前記基準クロック信号の周期の２分の１とされたものである。
【発明の効果】
【０００８】
本発明によれば、クロック同期系の異なる回路間での信号の導通を行う信号同期化回路を含む半導体装置において、動作余裕の低下が抑制された半導体装置を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態に係る半導体装置の構成の一例を示すブロック図である。
【図２】実施の形態に係る半導体装置の各部の動作を示すタイミングチャートである。
【図３】比較例に係る半導体装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下の実施の形態では本発明に係る半導体装置としてＰＬＬ回路を含む信号同期化回路を例示して説明する。
【００１１】
図１は、本実施の形態に係る半導体装置１（信号同期化回路）を示している。図１に示すように、半導体装置１は、ＰＬＬ回路１０、およびフリップフロップ２０、３０、４０を含んで構成されている。
【００１２】
ＰＬＬ回路１０は、位相比較器１１、チャージポンプ１２、ローパスフィルタ１３、電圧制御発振器１４、および分周器１５を含んで構成されている。位相比較器１１は、電圧制御発振器１４から分周器１５を介してフィードバックされた帰還信号ＦＢ（すなわち、出力クロック信号であるＰＬＬクロック信号ＰＣＫを分周した分周信号）と、基準クロック信号ＲＣＫの位相差を比較する。ＰＬＬ回路１０は、位相比較器１１により検出された位相差に基づいて、電圧制御発振器１４の出力信号の周波数を調整する。
【００１３】
より具体的には、位相比較器１１は、基準クロック信号ＲＣＫと帰還信号ＦＢの位相差に応じてチャージポンプ１２のチャージ信号ＵＰおよびＤＮを生成する。チャージ信号ＵＰはチャージポンプを充電する方向、チャージ信号ＤＮはチャージポンプを放電する方向に作用する信号である。チャージポンプ１２は、入力されたチャージ信号ＵＰおよびＤＮに基づいて、出力信号ＣＰＯＵＴを出力する。出力信号ＣＰＯＵＴはローパスフィルタ１３によって高域成分が除去され、電圧制御発振器１４の制御信号（電圧信号）ＶＣＮＴとされる。電圧制御発振器１４は制御信号ＶＣＮＴに基づいて周波数が制御されたＰＬＬクロック信号ＰＣＫ（位相同期クロック信号）を生成する。
【００１４】
ここで、半導体装置１との比較のために、図３を参照して、比較例に係る半導体装置２について説明する。図３に示すように、半導体装置２は、ＰＬＬ回路１０、およびフリップフロップ２０、３０を含んで構成されている。ＰＬＬ回路１０は上述したＰＬＬ回路１０と同じ回路である。すなわち、例えば、電圧制御発振器１４は、位相比較器１１で検出された位相差に基づいて調整された制御信号ＶＣＮＴを受け、制御信号ＶＣＮＴに応じた周波数のＰＬＬクロック信号ＰＣＫを生成する。フリップフロップ２０は、基準クロック信号ＲＣＫの立ち上がりエッジで入力信号ＩＮを取り込む。フリップフロップ３０は、フリップフロップ２０の出力信号ＡをＰＬＬクロック信号ＰＣＫの立ち上がりエッジで取り込み、出力信号ＯＵＴを出力する。以上の動作によって、入力信号ＩＮに対する、基準クロック信号ＲＣＫからＰＬＬクロック信号ＰＣＫへの同期クロック信号の変換（クロック信号の載せ替え）が行われる。
【００１５】
上記半導体装置２に対し、半導体装置１では、図１に示すようにフリップフロップ４０が追加されている。半導体装置１でも半導体装置２と同様、フリップフロップ２０は、基準クロック信号ＲＣＫの立ち上がりエッジで入力信号ＩＮを取り込む。フリップフロップ４０は、フリップフロップ２０の出力信号Ａを帰還信号ＦＢの立ち下がりエッジで取り込む。フリップフロップ３０は、フリップフロップ４０の出力信号ＢをＰＬＬクロック信号ＰＣＫの立ち上がりエッジで取り込み、出力信号ＯＵＴとして出力する。
【００１６】
半導体装置１の動作についてより詳細に説明する。まず、ＰＬＬ回路１０がロックしている状態、すなわち基準クロック信号ＲＣＫの周波数＝帰還信号ＦＢの周波数となっている状態で、フリップフロップ２０は基準クロック信号ＲＣＫの立ち上がりエッジで入力信号ＩＮを取り込む。フリップフロップ２０の出力信号Ａは、フリップフロップ４０によって帰還信号ＦＢの立ち下がりエッジで取り込まれる。
【００１７】
帰還信号ＦＢは基準クロック信号ＲＣＫとは異なる系のクロックであるが、ＰＬＬ回路１０がロックしている状態は、基準クロック信号ＲＣＫ＝帰還信号ＦＢとみなすことができる（つまり、基準クロック信号ＲＣＫと帰還信号ＦＢとを同系統のクロック信号とみなすことができる）ので、帰還信号ＦＢの立ち下がりエッジで取り込むフリップフロップ４０のセットアップタイムは、基準クロック信号ＲＣＫの周期をＴとすると、Ｔ／２である。そして、フリップフロップ４０の出力信号Ｂはフリップフロップ３０によって、帰還信号ＦＢと同系のクロック信号であるＰＬＬクロック信号ＰＣＫの立ち上がりエッジで取り込まれ、出力信号ＯＵＴとして出力される。以上の動作によって、半導体装置１における入力信号ＩＮに対する、基準クロック信号ＲＣＫからＰＬＬクロック信号ＰＣＫへの同期クロック信号の変換（クロック信号の載せ替え）が行われる。
【００１８】
図２は、本実施の形態に係る半導体装置１のセットアップタイムを、比較例に係る半導体装置２のセットアップタイムと比較して示した図である。図２において（ａ）は基準クロック信号ＲＣＫの波形、（ｂ）は帰還信号ＦＢの波形、（ｃ）は分周器１５における分周数が２の場合のＰＬＬクロック信号ＰＣＫの波形、（ｄ）は分周器１５における分周数が４の場合のＰＬＬクロック信号ＰＣＫの波形、（ｅ）は分周器１５における分周数が８の場合のＰＬＬクロック信号ＰＣＫの波形、を各々示している。
【００１９】
上述したように、半導体装置１におけるセットアップタイム、すなわち入力信号ＩＮに対する同期化の際のセットアップタイムはフリップフロップ４０のセットアップタイムで決まる。フリップフロップ４０へ入力されるクロック信号は帰還信号ＦＢであるから、図２（ｂ）に示すように、半導体装置１における入力信号ＩＮに対する同期化の際のセットアップタイムはＴ／２である。
【００２０】
一方、半導体装置２の場合のセットアップタイムはフリップフロップ３０のセットアップタイムで決まる。フリップフロップ３０へ入力されるクロック信号はＰＬＬクロック信号ＰＣＫであるから、分周器１５における分周数を２、４、８とすると、半導体装置２のセットアップタイムは各々Ｔ／２、Ｔ／４、Ｔ／８と変化する。これに対し、本実施の形態に係る半導体装置１の場合のセットアップタイムは、分周数に関わらずＴ／２となる。
【００２１】
以上詳述したように、本実施の形態に係る半導体装置によれば、異なる系のクロック信号で取り込まれたフリップフロップの出力をＰＬＬ回路１０の帰還信号ＦＢの立ち下がりエッジで取り込むフリップフロップ４０を設けたので、分周器１５における分周数いかんに関わらず、同期化するフリップフロップのセットアップタイムを異なる系のクロック信号（すなわち基準クロック信号ＲＣＫ）の周期ＴのＴ／２にする効果が得られる。さらに、フリップフロップ４０の出力は同じ系のクロックであるＰＬＬクロック信号ＰＣＫで取り込むことができるという効果も得られる。
【符号の説明】
【００２２】
１、２    半導体装置
１０    ＰＬＬ回路
１１    位相比較器
１２    チャージポンプ
１３    ローパスフィルタ
１４    電圧制御発振器
１５    分周器
２０、３０、４０  フリップフロップ
【図１】
2020161983.tif 000003
【図２】
2020161983.tif 000004
【図３】
2020161983.tif 000005