(57)【要約】【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、互いに電気的に接続された複数の記憶部を備える第１記憶層と、前記複数の記憶部のうちデータを書き込むための第１記憶部を備える第１記憶領域と、前記複数の記憶部のうちデータを読み出すための複数の記憶部を備える第２記憶領域と、前記第１記憶部にデータを書き込み、前記第１記憶部に書き込まれたデータを、前記データを読み出すための複数の記憶部にシフトさせ、前記データを読み出すための複数の記憶部に書き込まれたデータを読み出す制御部と、を備える。【選択図】      図３
2020155179.tif 000002
【特許請求の範囲】
【請求項１】
互いに電気的に接続された複数の記憶部を備える第１記憶層と、
前記複数の記憶部のうちデータを書き込むための第１記憶部を備える第１記憶領域と、
前記複数の記憶部のうちデータを読み出すための複数の記憶部を備える第２記憶領域と、
前記第１記憶部にデータを書き込み、
前記第１記憶部に書き込まれたデータを、前記データを読み出すための複数の記憶部にシフトさせ、
前記データを読み出すための複数の記憶部に書き込まれたデータを読み出す
制御部と、
を備える半導体記憶装置。
【請求項２】
前記制御部は、前記第１記憶部に第１データを書き込む場合、
前記第１記憶部に第１データを書き込み、
前記第１記憶部に隣り合う第３記憶部に、前記第１データをシフトさせ、
前記第１記憶部に、前記第１データを判定するための第２データを書き込む
請求項１に記載の半導体記憶装置。
【請求項３】
前記制御部は、前記データを読み出すための複数の記憶部のうち第２記憶部にシフトされた前記第１データを読み出す場合、
前記第２記憶部に書き込まれた前記第１データに関する第１情報を取得し、
前記第２記憶部に隣り合う前記第３記憶部に記憶されている前記第２データを、前記第２記憶部にシフトさせ、且つ前記第２記憶部に隣り合う第４記憶部に、前記第１データをシフトさせ、
前記第２記憶部に書き込まれた前記第２データに関する第２情報を取得し、
前記第４記憶部に記憶されている前記第１データを、前記第２記憶部にシフトさせ、
前記第１情報及び前記第２情報に基づいて、前記第１データを判定する、
請求項２に記載の半導体記憶装置。
【請求項４】
前記第１情報及び前記第２情報は、電圧、または電流である
請求項３に記載の半導体記憶装置。
【請求項５】
前記第２データは、前記第１データの反転データである
請求項２乃至４の何れか一項に記載の半導体記憶装置。
【請求項６】
互いに電気的に接続された複数の記憶部を備える第２記憶層を更に備え、
前記制御部は、
前記第１記憶層に関して読み出しコマンドを受信し、
前記第２記憶層に関して書き込みコマンドを受信する場合、
前記第１記憶層に対する読み出し動作と、
前記第２記憶層に対する書き込み動作と、を同時に実行する
請求項１乃至５の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＭＲＡＭ（Magnetic Random Access Memory）は、情報を記憶するメモリセルに磁気抵抗効果（magnetoresistive effect）を持つ磁気素子を用いたメモリデバイスであり、高速動作、大容量、不揮発性を特徴とする次世代メモリデバイスとして注目されている。また、ＭＲＡＭは、ＤＲＡＭやＳＲＡＭなどの揮発性メモリの置き換えとして研究及び開発が進められている。この場合、ＤＲＡＭ及びＳＲＡＭと同じ仕様によりＭＲＡＭを動作させることが、開発コストを抑え、かつ、置き換えをスムーズに行うに当たって望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１６／０２６７９５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、互いに電気的に接続された複数の記憶部を備える第１記憶層と、前記複数の記憶部のうちデータを書き込むための第１記憶部を備える第１記憶領域と、前記複数の記憶部のうちデータを読み出すための複数の記憶部を備える第２記憶領域と、前記第１記憶部にデータを書き込み、前記第１記憶部に書き込まれたデータを、前記データを読み出すための複数の記憶部にシフトさせ、前記データを読み出すための複数の記憶部に書き込まれたデータを読み出す制御部と、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る半導体記憶装置を含むメモリシステムの基本的な構成を示すブロック図である。
【図２】図２は、実施形態に係る半導体記憶装置のコア回路の基本的な構成を示すブロック図である。
【図３】図３は、実施形態に係る半導体記憶装置のメモリセルアレイの基本的な構成を示す回路図である。
【図４】図４は、実施形態に係る半導体記憶装置のメモリセルの基本的な構成を示す図である。
【図５】図５は、実施形態に係る半導体記憶装置のロウ方向に関するメモリセルアレイの構成を示す斜視図である。
【図６】図６は、実施形態に係る半導体記憶装置の磁壁メモリの構成を示す上面図である。
【図７】図７は、実施形態に係る半導体記憶装置の磁壁メモリの構成を示す上面図である。
【図８】図８は、実施形態に係る半導体記憶装置の磁壁メモリの構成を示す上面図である。
【図９】図９は、実施形態に係る半導体記憶装置の磁壁メモリの構成を示す上面図である。
【図１０】図１０は、実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。
【図１１】図１１は、実施形態に係る半導体記憶装置の書き込み動作例を示すブロック図である。
【図１２】図１２は、実施形態に係る半導体記憶装置の書き込み動作例を示すブロック図である。
【図１３】図１３は、実施形態に係る半導体記憶装置の書き込み動作例を示すブロック図である。
【図１４】図１４は、実施形態に係る半導体記憶装置の書き込み動作例を示すブロック図である。
【図１５】図１５は、実施形態に係る半導体記憶装置の読み出し動作を示すフローチャートである。
【図１６】図１６は、実施形態に係る半導体記憶装置の読み出し動作例を示すブロック図である。
【図１７】図１７は、実施形態に係る半導体記憶装置の読み出し動作例を示すブロック図である。
【図１８】図１８は、実施形態に係る半導体記憶装置の読み出し動作例を示すブロック図である。
【図１９】図１９は、実施形態に係る半導体記憶装置の読み出し動作例を示すブロック図である。
【図２０】図２０は、実施形態に係る半導体記憶装置の読み出し動作例を示すブロック図である。
【図２１】図２１は、実施形態に係る半導体記憶装置の効果を示す回路図である。
【図２２】図２２は、実施形態に係る半導体記憶装置の変形例を示すブロック図である。
【図２３】図２３は、実施形態に係る半導体記憶装置の変形例を示すブロック図である。
【図２４】図２４は、実施形態に係る半導体記憶装置の変形例を示すブロック図である。
【図２５】図２５は、実施形態の変形例に係る半導体記憶装置のロウ方向に関するメモリセルアレイの構成を示す斜視図である。
【発明を実施するための形態】
【０００７】
以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。
【０００８】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００９】
＜１＞実施形態
＜１−１＞構成
＜１−１−１＞メモリシステムの構成
図１を用いて、実施形態に係る半導体記憶装置を含むメモリシステムの基本的な構成を概略的に説明する。メモリシステム１は、半導体記憶装置１０、及びメモリコントローラ２０を備えている。
【００１０】
＜１−１−２＞メモリコントローラの構成
メモリコントローラ２０は、パーソナルコンピュータ等のホスト(外部機器)２から命令を受けて、半導体記憶装置１０からデータを読み出したり、半導体記憶装置１０にデータを書き込んだりする。
【００１１】
メモリコントローラ２０は、ホストインタフェース（Host interface(I/F)）２１と、データバッファ２２と、レジスタ２３と、ＣＰＵ２４と、デバイスインタフェース（Device Interface(I/F)）２５と、ＥＣＣ回路２６と、を備えている。
【００１２】
ホストインタフェース２１は、ホスト２と接続されている。このホストインタフェース２１を介して、ホスト２とメモリシステム１との間でデータの送受信等が行われる。
【００１３】
データバッファ２２は、ホストインタフェース２１に接続される。データバッファ２２は、ホストインタフェース２１を介してホスト２からメモリシステム１に送信されたデータを受け取り、これを一時的に記憶する。また、データバッファ２２は、メモリシステム１からホストインタフェース２１を介してホスト２へ送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリでも、不揮発性のメモリでも良い。
【００１４】
レジスタ２３は、例えば揮発性のメモリであり、ＣＰＵ２４により実行される設定情報、コマンド、及びステータスなどを記憶する。レジスタ２３は、揮発性のメモリでも、不揮発性のメモリでも良い。
【００１５】
ＣＰＵ２４は、メモリシステム１の全体の動作を司る。ＣＰＵ２４は、例えばホスト２から受けたコマンドに従って半導体記憶装置１０に対する所定の処理を実行する。
【００１６】
デバイスインタフェース２５は、メモリコントローラ２０と、半導体記憶装置１０との間で各種信号などの送受信を行う。
【００１７】
ＥＣＣ回路２６は、データバッファ２２を介して、ホスト２から受信した書き込みデータを受信する。そして、ＥＣＣ回路２６は、書き込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付された書き込みデータを、例えばデータバッファ２２、またはデバイスインタフェース２５に供給する。
【００１８】
また、ＥＣＣ回路２６は、デバイスインタフェース２５を介して半導体記憶装置１０から供給されたデータを受信する。ＥＣＣ回路２６は、半導体記憶装置１０から受信したデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、受信したデータにエラーが存在すると判定する場合、受信したデータに対してエラー訂正符号を用いてエラー訂正処理を行う。そして、ＥＣＣ回路２６は、エラー訂正処理したデータを、例えばデータバッファ２２、デバイスインタフェース２５等に供給する。
【００１９】
＜１−１−３＞半導体記憶装置
図１を用いて、実施形態に係る半導体記憶装置の基本的な構成を概略的に説明する。
【００２０】
図１に示すように、実施形態に係る半導体記憶装置１０は、コア回路１１、及び周辺回路１２を備えている。
【００２１】
周辺回路１２は、ＩＯ回路１２１と、コントローラ１２２と、コマンドアドレス入力回路１２３と、を備えている。
【００２２】
ＩＯ回路１２１は、データ線ＤＱを介してメモリコントローラ２０から入力された入力データ、又はコア回路１１から読み出された出力データを一時的に格納する。入力データは、メモリセル内に書き込まれる。
【００２３】
コントローラ１２２は、コマンドとアドレスとを識別する。コントローラ１２２は、半導体記憶装置１０を制御する。
【００２４】
コマンドアドレス入力回路１２３には、メモリコントローラ２０から、各種の外部制御信号、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びコマンドアドレス信号ＣＡ等が入力される。コマンドアドレス入力回路１２３は、コマンドアドレス信号ＣＡをコントローラ１２２に転送する。
【００２５】
＜１−１−４＞コア回路
＜１−１−４−１＞コア回路の概要
続いて、実施形態に係る半導体記憶装置のコア回路１１の基本的な構成を概略的に説明する。
【００２６】
図２に示すように、コア回路１１は、メモリセルアレイ１００と、センスアンプ（Ｓ／Ａ）１０１と、書き込みドライバ（Ｗ／Ｄ）１０２と、第１ワード線ドライバ（１ｓｔ  ＷＬＤ）１０３と、第２ワード線ドライバ（２ｎｄ  ＷＬＤ）１０４と、シフトドライバ１０５と、を備えている。
【００２７】
＜１−１−４−２＞メモリセルアレイ
＜１−１−４−２−１＞概要
以下では、磁壁により区切られた複数の磁区（記憶部）を含む磁壁メモリ（記憶層）を用いたメモリセルアレイ１００について説明する。図３に示すように、メモリセルアレイ１００は、行方向に延伸する複数の磁壁メモリ（記憶層）ＲＴＭ（図３では、ＲＴＭ（０）〜ＲＴＭ（ｍ−１））と、磁壁メモリＲＴＭを含む複数のメモリセルＭＣがマトリクス状に配列される。
【００２８】
磁壁メモリＲＴＭは、磁壁により区切られた複数の磁区ＲＴを備える。そして、磁壁メモリＲＴＭの端部に設けられた二つの磁区ＲＴにはそれぞれ異なるソース線ＳＬが接続される。また、磁壁メモリＲＴＭの端部に設けられた二つの磁区ＲＴ（ＲＴ（０＿ｗａ）〜ＲＴ（ｍ−１＿ｗａ）と、ＲＴ（０＿ｎａ）〜ＲＴ（ｍ−１＿ｎａ）と、）は、冗長領域として使用される。
【００２９】
メモリセルＭＣは、磁区ＲＴと参照層ＲＬとからなる磁気抵抗効果素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、選択トランジスタＳＴと、を備えている。
【００３０】
メモリセルＭＣは、一つの磁区ＲＴおきに設けられる。
【００３１】
メモリセルＭＣは、大きくわけて２種類存在する。一つ目は書き込み用のメモリセルＭＣＷ、二つ目は読み出し用のメモリセルＭＣＲである。
【００３２】
＜１−１−４−２−２＞書き込み用のメモリセル
書き込み用のメモリセルＭＣＷは、書き込み用のビット線ＢＬＷが延伸する１列に設けられる。
【００３３】
書き込み用のメモリセルＭＣＷの選択トランジスタＳＴの一端には、ＭＴＪ素子の一端が接続され、選択トランジスタＳＴの他端には、書き込み用のビット線ＢＬＷが接続される。
【００３４】
書き込み用のメモリセルＭＣＷの選択トランジスタＳＴのゲートには、書き込み用のワード線ＷＬＷ（ＷＬＷ（０）〜ＷＬＷ（ｍ−１））が接続され、第１ワード線ドライバ１０３から制御信号が入力される。
【００３５】
書き込み用のメモリセルＭＣＷは、センスアンプ１０１に接続されていない。そのため、本半導体記憶装置１０では、書き込み用のメモリセルＭＣＷから直接データを読み出すことはできない。
【００３６】
＜１−１−４−２−３＞読み出し用のメモリセル
続いて、読み出し用のメモリセルＭＣＲについて説明する。読み出し用のメモリセルＭＣＲは、読み出し用のビット線ＢＬＲ（ＢＬＲ（０）〜ＢＬＲ（ｎ−１））が延伸する列に設けられる。読み出し用のビット線ＢＬＲは複数存在する。そのため、読み出し用のメモリセルＭＣＲは、複数列に設けられる。
【００３７】
読み出し用のメモリセルＭＣＲの選択トランジスタＳＴの一端には、ＭＴＪ素子の一端が接続され、選択トランジスタＳＴの他端には、読み出し用のビット線ＢＬＲが接続される。
【００３８】
読み出し用のメモリセルＭＣＲの選択トランジスタＳＴのゲートには、読み出し用のワード線ＷＬＲ（ＷＬＲ（０）〜ＷＬＲ（ｍ−１））が接続され、第２ワード線ドライバ１０４から制御信号が入力される。なお、この読み出し用のワード線は行方向に延伸しており、同一行に設けられた複数の選択トランジスタＳＴのゲートに接続される。
【００３９】
読み出し用のメモリセルＭＣＲは、書き込みドライバ１０２に接続されていない。そのため、本半導体記憶装置１０では、読み出し用のメモリセルＭＣＲに直接データを書き込むことはできない。
【００４０】
上述したように、データは書き込み用のメモリセルＭＣＷに書き込まれる。そして、シフトドライバ１０５により、書き込み用のメモリセルＭＣＷに対応する磁区ＲＴに書き込まれたデータが、読み出し用のメモリセルＭＣＲに対応する磁区ＲＴまでシフト（移動）させられる。このシフトについては後述する。このようにして、読み出し用のメモリセルＭＣＲに対応する磁区ＲＴにデータがシフトされ、読み出し可能とされる。
【００４１】
なお、書き込み用のワード線ＷＬＷと、読み出し用のワード線ＷＬＲと、は電気的に接続されていない。詳細については後述するが、これにより、異なる磁壁メモリＲＭにおいて書き込み動作と読み出し動作を同時に実行することが可能となる。
【００４２】
また、本実施形態では、一度に書き込めるデータのビット数よりも、一度に読み出せるデータのビット数の方が多い。
【００４３】
また、書き込み用のワード線ＷＬＷと、読み出し用のワード線ＷＬＲと、を区別しない場合には単に「ワード線ＷＬ」と記載する。同様に、書き込み用のビット線ＢＬＷと、読み出し用のビット線ＢＬＲと、を区別しない場合には単に「ビット線ＢＬ」と記載する。
【００４４】
＜１−１−４−２−４＞メモリセル
続いて、図４を用いて、実施形態に係る半導体記憶装置のメモリセルＭＣの構成について概略的に説明する。ここでは簡単のために、一つの磁区ＲＴを抜き出して説明する。
【００４５】
図４に示すように、メモリセルＭＣは、ＭＴＪ素子と、選択トランジスタと、を備えている。ＭＴＪ素子の一端（磁区ＲＴ）はソース線ＳＬに接続されており、他端（参照層ＲＬ）は選択トランジスタＳＴの一端に接続されている。そして選択トランジスタＳＴの他端はビット線ＢＬに接続されている。選択トランジスタＳＴは、ゲートに接続された、ワード線ＷＬの電位に応じて、オン状態、またはオフ状態となる。  
ＭＴＪ素子は、２枚の強磁性層（磁区ＲＴ、及び参照層ＲＬ）とこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有する。そして、ＭＴＪ素子は、ＴＭＲ（tunneling magnetoresistive）効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層（磁区ＲＴ、及び参照層ＲＬ）の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記憶することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
【００４６】
例えば、ＭＴＪ素子は、参照層（ピン層、固定層）ＲＬ、非磁性層Ｂ、記憶層（フリー層）として機能する磁区ＲＴを順次積層して構成される。参照層ＲＬおよび磁区ＲＴは、強磁性体で構成されており、非磁性層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。参照層ＲＬは、磁化方向が固定されている層であり、磁区ＲＴは、磁化方向が可変であり、その磁化の向きによってデータを記憶する。
【００４７】
書込み時に矢印Ａ１の向きに電流を流すと、参照層ＲＬの磁化の向きに対して磁区ＲＴの磁化の向きが反平行状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、参照層ＲＬと磁区ＲＴとのそれぞれの磁化の向きが平行状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＭＴＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。上述の「磁化方向が可変」とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、「磁化方向が固定」とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。
【００４８】
＜１−１−４−２−５＞磁壁メモリとメモリセルの構成
続いて、図５、及び図６を用いて行方向におけるメモリセルの具体的な構成について説明する。
【００４９】
図５、及び図６では、行方向をＤ１とラベルし、列方向をＤ２とラベルし、半導体記憶装置１０の基板に対する垂直方向をＤ３とラベルする。Ｄ１〜Ｄ３はそれぞれ互いに直交している。
【００５０】
図５、及び図６では、一つの磁壁メモリＲＴＭ（０）に着目して説明する。
【００５１】
図５に示すように、Ｄ３方向に沿って、ビット線ＢＬと、コンタクトＣ１と、選択トランジスタＳＴと、コンタクトＣ２と、非磁性層Ｂ及び参照層ＲＬと、磁壁メモリＲＴＭと、コンタクトＣ３と、ソース線ＳＬと、が順次積層されている。
【００５２】
より具体的には、導電材料で構成される複数のビット線ＢＬ（ＢＬＷ、ＢＬＲ（０）〜ＢＬＲ（ｎ−１））がＤ２方向に延伸して設けられる。各ビット線ＢＬ上に導電材料で構成される柱状のコンタクトＣ１が設けられる。コンタクトＣ１上に、柱状の選択トランジスタＳＴが設けられる。選択トランジスタＳＴのゲート電極として機能するワード線ＷＬ（ＷＬＷ（０）、ＷＬＲ（０））は、選択トランジスタＳＴの側面の一部を覆うように設けられる。ワード線ＷＬは、導電材料で構成される。選択トランジスタＳＴ上に導電材料等で構成される柱状のコンタクトＣ２が設けられる。コンタクトＣ１上に、柱状の非磁性層Ｂ及び参照層ＲＬが設けられる。柱状の非磁性層Ｂ及び参照層ＲＬ上に、Ｄ１方向に延伸する磁壁メモリＲＴＭ（０）が設けられる。磁壁メモリＲＴＭ（０）は、一つの磁区ＲＴおきに非磁性層Ｂ及び参照層ＲＬが位置するように設けられる。磁壁メモリＲＴＭの端部の磁区ＲＴ（ＲＴ（０＿ｗａ）、ＲＴ（０＿ｎａ））上に導電材料のコンタクトＣ３が設けられる。コンタクトＣ３上に、導電材料で構成されるソース線ＳＬ（ＳＬ（０＿０）、ＳＬ（０＿１））が設けられる。
【００５３】
＜１−１−４−２−６＞磁壁メモリＲＴＭ
図５、及び図６に示すように磁壁メモリＲＴＭは、Ｄ１方向に延伸する強磁性体である。そして、磁壁メモリＲＴＭに含まれる各磁区のＤ１方向及びＤ２方向の幅（Ｆ）は例えば同程度である。ここでは、各磁区ＲＴが六角形である場合を示しているが、その他の形をしていても良い。本実施形態では、理解の容易のために、磁壁メモリＲＴＭにおいて複数の磁区ＲＴを分断して図示している。しかし、各磁区ＲＴは電気的に接続されている。
【００５４】
図７に示すように、各磁区ＲＴはそれぞれ磁化方向が可変である。そのため、各磁区ＲＴには異なるデータ（Ｄ（０）〜Ｄ（ｋ））が記憶される。
【００５５】
ところで、磁壁メモリＲＴＭの端部に所定のパルス（シフトパルス）が印加されると、磁区の磁化反転が順次進む磁区形成磁壁移動モードでの磁化反転（磁壁移動反転）となる。磁区形成磁壁移動モードでは、磁化の向きが異なる磁区の間に形成される磁壁が、磁区の磁化反転とともに移動する。
【００５６】
具体的には、図８に示すように、ソース線ＳＬを介して例えば磁区ＲＴ（０＿ｗａ）に任意のパルスを印加すると、磁区ＲＴ（０＿ｗａ）から磁区ＲＴ（０＿ｎａ）に向かって、全データが１つの磁区ＲＴ分シフトする。
【００５７】
同様に、図９に示すように、ソース線ＳＬを介して例えば磁区ＲＴ（０＿ｎａ）にシフトパルスを印加すると、磁区ＲＴ（０＿ｎａ）から磁区ＲＴ（０＿ｗａ）に向かって、全データが１つの磁区ＲＴ分シフトする。
【００５８】
＜１−１−４−３＞メモリセルアレイを除くコア回路
図２に戻り、コア回路１１の続きについて説明する。
【００５９】
センスアンプ１０１は、及びシフトドライバ１０５は、メモリセルＭＣからデータを読み出す際に用いられる。具体的には、センスアンプ１０１は、読み出し用のビット線ＢＬＲを介して、読み出し用のメモリセルＭＣＲに電流を流すことによってメモリセルＭＣＲに流れる電流を検知する。そして、検知した電流に基づいて、データを判定できる。この場合、シフトドライバ１０５は、センスアンプ１０１、読み出し用ビット線ＢＬＲ、メモリセルＭＣＲ、及びソース線ＳＬを介して流れてきた電流をグランドへと流す。
【００６０】
また、シフトドライバ１０５は、ソース線ＳＬを介して、メモリセルＭＣＲに電流を流しても良い。これによりセンスアンプ１０１は、メモリセルＭＣＲに流れる電流を検知し、データを判定しても良い。この場合、センスアンプ１０１は、シフトドライバ１０５、ソース線ＳＬ、メモリセルＭＣＲ、及び読み出し用ビット線ＢＬＲを介して流れてきた電流をグランドへと流す。
【００６１】
書き込みドライバ１０２、及びシフトドライバ１０５は、メモリセルＭＣへのデータを書き込む際に用いられる。具体的には、書き込みドライバ１０２は、書き込み用のビット線ＢＬＷを介して、書き込み用のメモリセルＭＣＷに電流を流すことによってメモリセルＭＣＷにデータを書き込む。この場合、シフトドライバ１０５は、書き込みドライバ１０２、書き込み用ビット線ＢＬＷ、メモリセルＭＣ、及びソース線ＳＬを介して流れてきた電流をグランドへと流す。
【００６２】
また、シフトドライバ１０５は、ソース線ＳＬを介して、書き込み用のメモリセルＭＣＷに電流を流すことによってメモリセルＭＣＷにデータを書き込んでも良い。この場合、書き込みドライバ１０２は、シフトドライバ１０５、ソース線ＳＬ、メモリセルＭＣ、及び書き込み用ビット線ＢＬＷ、を介して流れてきた電流をグランドへと流す。
【００６３】
第１ワード線ドライバ１０３は、書き込み用のメモリセルＭＣＷの選択を制御する。具体的には、第１ワード線ドライバ１０３は、書き込み用のワード線ＷＬＷを介して、書き込み用のメモリセルＭＣＷの選択トランジスタＳＴのオン（導通）及びオフ（非導通）を制御する。
【００６４】
第２ワード線ドライバ１０４は、読み出し用のメモリセルＭＣＲの選択を制御する。具体的には、第２ワード線ドライバ１０４は、読み出し用のワード線ＷＬＲを介して、読み出し用のメモリセルＭＣＲの選択トランジスタＳＴのオン及びオフを制御する。
【００６５】
ところで、磁壁メモリＲＴＭは、パルスが印加されることにより、データが磁区ＲＴを移動する。そこで、シフトドライバ１０５は、上述した動作の他に、ソース線ＳＬを介して磁壁メモリＲＴＭの端部にシフトパルスを印加する構成を備えている。
【００６６】
＜１−２＞動作
上述したように、実施形態に係る半導体記憶装置のＭＴＪ素子は、抵抗値の変化を用いて、データを記憶する。半導体記憶装置は、このようなＭＴＪ素子が記憶している情報を読み出す場合、ＭＴＪ素子に読み出し電流（セル電流とも記載する）を流す。そして、半導体記憶装置は、ＭＴＪ素子の抵抗値を、電流値あるいは電圧値に変換し、参照値と比較することによって、抵抗状態を判断することができる。
【００６７】
しかしながら、ＭＴＪ素子の抵抗バラつきが増加していくと、“０”状態、及び“１”状態の抵抗値分布の間隔が狭くなる可能性がある。そのため、抵抗値分布の間に参照値を設定し、参照値に対する大小に基づいてＭＴＪ素子の状態を判別する読み出し方式では、読み出しマージンが著しく減少することになる。
【００６８】
そこで、実施形態では、ＭＴＪ素子の“０”状態、及び“１”状態のうち、片方の抵抗状態の信号情報（電流値あるいは電圧値）にオフセット信号情報を加えて参照信号とする。そして、参照信号に基づいて、ＭＴＪ素子の初期状態を判別する自己参照読み出し方式について説明する。
【００６９】
なお、本実施形態の半導体記憶装置において、自己参照読み出し方式を行う場合、予めメモリセルに係る磁区に書き込み命令に応じたデータ（目的データ等とも記載する）を書き込み、それに隣り合う磁区に目的データを判定するための判定用のデータを書き込んでおく必要がある。
【００７０】
そこで、次に、実施形態に係る半導体記憶装置の書き込み動作について説明する。
【００７１】
＜１−２−１＞書き込み動作の概要
＜１−２−１−１＞概要
図１０を用いて、実施形態に係る半導体記憶装置の書き込み動作の概要を説明する。
【００７２】
［ステップＳ１００１］
まず、コントローラ１２２は、目的データを書き込む。具体的には、メモリコントローラ２０は、ホスト２から書き込み命令（ホストコマンド）を受信すると、半導体記憶装置１０に対してアクティヴコマンド及び書き込みコマンドを発行する。
【００７３】
半導体記憶装置１０は、メモリコントローラ２０からアクティヴコマンド及び書き込みコマンドを受信すると、書き込み対象のメモリセルＭＣＷの選択トランジスタＳＴに接続された書き込み用のワード線ＷＬＷにＨレベルの電圧を印加する。これにより、選択トランジスタはオン状態（導通状態）となり、メモリセルＭＣＷに電流が流れる状態となる。そして、半導体記憶装置１０は、書き込み用のビット線ＢＬＷ、またはソース線ＳＬを介して、メモリセルＭＣＷに対して電流を供給し、第１書込みを行なう。これにより、半導体記憶装置１０は、メモリセルＭＣＷの磁区ＲＴにデータを書き込む事ができる。尚、このステップＳ１００１において書かれるデータは、書き込み命令に応じたデータ（目的データ等とも記載する）である。
【００７４】
［ステップＳ１００２］
続いて、コントローラ１２２は、判定用データを書き込むために磁壁メモリＲＴＭのデータをシフトさせる。具体的には、半導体記憶装置１０は、ソース線ＳＬを介して、磁壁メモリＲＴＭの書き込みメモリセルＭＣＷに近い一端（磁区）にシフトパルスを印加する。これにより、磁壁メモリＲＴＭのデータは、１つの磁区ＲＴ分だけシフトする。これは、目的データが記憶された磁区の隣の磁区に、目的データを判定するための判定用のデータを書き込むための動作である。
【００７５】
［ステップＳ１００３］
続いて、コントローラ１２２は、判定用のデータを書き込む。具体的には半導体記憶装置１０は、ステップＳ１００２の後、書き込み対象のメモリセルＭＣＷの選択トランジスタに接続された書き込み用のワード線ＷＬＷにＨレベルの電圧を印加する。これにより、選択トランジスタはオン状態（導通状態）となり、メモリセルＭＣＷに電流が流れる状態となる。半導体記憶装置１０は、メモリセルＭＣＷに対して第１データを書き込む第２書込み（例えば“０”書き込み動作（WRITE “0”））を行なう。
【００７６】
以上のようにして、データをメモリセルＭＣＷに書く場合、目的となるデータが記憶される磁区に隣り合う磁区に、第１データ（ここでは”０”）データを書き込む必要がある。何故二つのデータを書き込む必要があるか、という理由については後述する。
【００７７】
［ステップＳ１００４］
続いて、コントローラ１２２は、書き込んだデータを読み出し用のメモリセルＭＣＲにて読み出しできるように磁壁メモリＲＴＭのデータをシフトさせる。具体的には、半導体記憶装置１０は、ソース線ＳＬを介して、磁壁メモリＲＴＭの書き込みメモリセルＭＣＷに近い一端にパルスを印加する。これにより、磁壁メモリＲＴＭのデータは、１つの磁区分だけシフトする。このようにして、書き込み用のメモリセルＭＣＷに書き込まれたデータを読み出し用のメモリセルＭＣＲに供給する。
【００７８】
以上のように、本実施形態では、二つの磁区を１組として用いる。
【００７９】
＜１−２−１−２＞具体例
ここで、図１１〜図１４を用いて、実施形態に係る半導体記憶装置の書き込み動作の具体例を説明する。ここでは、一例として、磁壁メモリＲＴＭ（０）にデータを書き込む場合について説明する。
【００８０】
図１１に示すように、コントローラ１２２は、第１ワード線ドライバ１０３を用いて磁壁メモリＲＴＭ（０）に対応する書き込み用ワード線ＷＬＷ（０）の電位を昇圧する。これにより、磁壁メモリＲＴＭ（０）の書き込み用メモリセルＭＣＷの選択トランジスタＳＴはオン状態になる。そして、コントローラ１２２は、書き込みドライバ１０２を用いて書き込み用のビット線ＢＬＷを介して書き込み用メモリセルＭＣＷの参照層ＲＬ及び磁区ＲＴ（０＿ｗｂ）に書き込み電流を流す。若しくは、コントローラ１２２は、シフトドライバ１０５を用いて、書き込み用のメモリセルＭＣＷに近いソース線ＳＬ（０＿０）を介して、書き込み用メモリセルＭＣＷの磁区ＲＴ（０＿ｗｂ）、及び参照層ＲＬに書き込み電流を流す。これにより、磁区ＲＴ（０＿ｗｂ）にデータＤ（Ｘ）が書き込まれる。書き込み用のメモリセルＭＣＷに流す電流の方向は、書き込むべき目的データによって決まる。本実施形態では、目的データを書き込む際は、目的データを判定するための判定用のデータも併せて書き込む必要がある。そこで、図１１に続き、下記に記す動作を行う。
【００８１】
続いて、図１２に示すように、コントローラ１２２は、シフトドライバ１０５を用いて、書き込み用のメモリセルＭＣＷに近いソース線ＳＬ（０＿０）を介して磁壁メモリＲＴＭの端部である磁区ＲＴ（０＿ｗａ）にシフト用のパルスを印加する。これにより、各磁区ＲＴに記憶されているデータが、磁壁メモリＲＴＭの他端である磁区ＲＴ（０＿ｎａ）方向に１つの磁区ＲＴ分シフトする。具体的には、磁区ＲＴ（０＿ｗｂ）に記憶されているデータＤ（Ｘ）が、磁区ＲＴ（０＿ｗｂ）に隣り合う磁区ＲＴ（０＿０ａ）にシフトする。
【００８２】
続いて、図１３に示すように、コントローラ１２２は、第１ワード線ドライバ１０３を用いて磁壁メモリＲＴＭ（０）に対応する書き込み用ワード線ＷＬＷ（０）の電位を昇圧する。これにより、磁壁メモリＲＴＭ（０）の書き込み用メモリセルＭＣＷの選択トランジスタＳＴはオン状態になる。そして、コントローラ１２２は、書き込みドライバ１０２を用いて書き込み用のビット線ＢＬＷを介して書き込み用メモリセルＭＣＷの参照層ＲＬ及び磁区ＲＴ（０＿ｗｂ）に書き込み電流を流す。これにより、磁区ＲＴ（０＿ｗｂ）にデータＤ（Ｙ）＝０が書き込まれる。このデータＤ（Ｙ）は、後述するようにデータＤ（Ｘ）を読み出す際に用いる判定用のデータである。
【００８３】
続いて、図１４に示すように、コントローラ１２２は、シフトドライバ１０５を用いて、書き込み用のメモリセルＭＣＷに近いソース線ＳＬ（０＿０）を介して磁壁メモリＲＴＭの端部である磁区ＲＴ（０＿ｗａ）にシフト用のパルスを印加する。これにより、各磁区ＲＴに記憶されているデータが、磁壁メモリＲＴＭの他端である磁区ＲＴ（０＿ｎａ）方向に１つの磁区ＲＴ分シフトする。具体的には、磁区ＲＴ（０＿０ａ）に記憶されているデータＤ（Ｘ）が、磁区ＲＴ（０＿０ａ）に隣り合う磁区ＲＴ（０＿０ｂ）にシフトする。また、磁区ＲＴ（０＿ｗｂ）に記憶されているデータＤ（Ｙ）が、磁区ＲＴ（０＿ｗｂ）に隣り合う磁区ＲＴ（０＿０ａ）にシフトする。
【００８４】
以上のように、半導体記憶装置１０は、二つの磁区を用いて一つのデータを読み出せるように書き込みを行っていく。
【００８５】
次に、実施形態に係る半導体記憶装置の読み出し動作について説明する。
【００８６】
＜１−２−２＞読み出し動作の概要
＜１−２−２−１＞概要
図１５を用いて、実施形態に係る半導体記憶装置の読み出し動作の概要を説明する。
【００８７】
［ステップＳ２００１］
まず、コントローラ１２２は、目的データを記憶するメモリセルＭＣＲに対して第１読み出し動作（1st READ）を行なう。
【００８８】
具体的には、メモリコントローラ２０は、ホスト２から読み出し命令（ホストコマンド）を受信すると、半導体記憶装置１０に対してアクティヴコマンド及び読み出しコマンドを発行する。
【００８９】
半導体記憶装置１０は、メモリコントローラ２０からアクティヴコマンド及び読み出しコマンドを受信すると、目的データを記憶する読み出し対象のメモリセルＭＣＲに対して、第１読み出し動作を行なう。なお、第１読み出し動作を行う前に、磁壁メモリＲＴＭに記憶されているデータを、適切な位置、つまり、読み出し用のメモリセルＭＣＲに対応する磁区ＲＴにシフトさせておく必要がある。
【００９０】
更に具体的には、半導体記憶装置１０は、目的データを記憶する読み出し対象のメモリセルＭＣＲの選択トランジスタＳＴに接続された読み出し用のワード線ＷＬＲにＨレベルの電圧を印加する。そして、半導体記憶装置１０は、読み出し用のビット線ＢＬＲ、またはソース線ＳＬを介して、メモリセルＭＣＲに対して電流を供給する。このようにして半導体記憶装置１０は、選択メモリセルＭＣに対して第１読み出し動作（1st READ）を行なう。センスアンプ１０１は、この第１読み出し動作により、読み出し対象のメモリセルＭＣの抵抗状態を、電圧情報（信号電圧）Ｖ１ｓｔとして記憶する。
【００９１】
［ステップＳ２００２］
続いて、後述する第２読み出し動作（2nd READ）にて判定用のデータに係る電流を読み出すために、シフトさせる。
【００９２】
具体的には、半導体記憶装置１０は、ソース線ＳＬを介して、磁壁メモリＲＴＭの書き込みメモリセルに近い一端にパルスを印加する。これにより、磁壁メモリＲＴＭのデータは、１つの磁区分だけシフトする。
【００９３】
［ステップＳ２００３］
続いて、コントローラ１２２は、判定用のデータを記憶するメモリセルＭＣＲに対して第２読み出し動作を行なう。
【００９４】
具体的には、半導体記憶装置１０は、読み出し対象のメモリセルＭＣＲの選択トランジスタＳＴに接続された読み出し用のワード線ＷＬＲにＨレベルの電圧を印加する。そして、半導体記憶装置１０は、読み出し用のビット線ＢＬＲ、またはソース線ＳＬを介して、メモリセルＭＣＲに対して電流を供給する。このようにして半導体記憶装置１０は、選択メモリセルＭＣに対して第２読み出し動作を行なう。センスアンプ１０１は、この第２読み出し動作により、読み出し対象のメモリセルＭＣの抵抗状態を、電圧情報（信号電圧）Ｖ２ｎｄとして記憶する。このＶ２ｎｄは、Ｖ１ｓｔを判定する為の電圧情報となる。
【００９５】
［ステップＳ２００４］
続いて、コントローラ１２２は、目的データの位置を、読み出し用のメモリセルＭＣＲに対応する磁区ＲＴにシフトさせる。
【００９６】
具体的には、半導体記憶装置１０は、ソース線ＳＬを介して、磁壁メモリＲＴＭの書き込みメモリセルＭＣＷに遠い一端にパルスを印加する。これにより、磁壁メモリＲＴＭのデータは、１つの磁区分だけシフトする。これにより、ステップＳ２００２によりシフトされたデータの位置が元に戻る。これにより、データは非破壊となる。
【００９７】
[ステップＳ２００５]
センスアンプ１０１は、ステップＳ２００３によって生成されたＶ２ｎｄに基づいて、ステップＳ２００１によって生成されたＶ１ｓｔの結果を判定する。具体的には、センスアンプ１０１は、例えばＶ１ｓｔに基づく電流Ｉ１ｓｔ及び参照電流Ｉｓｈｉｆｔ１を足し合せた電流と、Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することで、メモリセルＭＣに記憶されているデータを判定する。なお、Ｖ１ｓｔの結果の判定方法は、他の方法であっても良い。
【００９８】
＜１−２−２−２＞具体例
ここで、図１６〜図２０を用いて、実施形態に係る半導体記憶装置の読み出し動作の具体例を説明する。ここでは、一例として、磁壁メモリＲＴＭ（０）からデータを読み出す場合について説明する。
【００９９】
図１６を用いて、各磁区に記憶されるデータについて説明する。図１６に示すように、読み出し用のメモリセルＭＣＲの磁区ＲＴに読み出し対象となるデータが記憶される。そして、読み出し用のメモリセルＭＣＲの磁区ＲＴの磁区ＲＴ（０＿ｗａ）側の隣の磁区ＲＴに判定用のデータが記憶される。
【０１００】
具体的には、読み出し用のメモリセルＭＣＲの磁区ＲＴ（０＿０ｂ）に、読み出し対象となるデータＤ（０）Ａが記憶される。そして、磁区ＲＴ（０＿０ｂ）の磁区ＲＴ（０＿ｗａ）側の隣の磁区ＲＴ（０＿０ａ）に判定用のデータＤ（０）Ｂが記憶される。本例ではデータＤ（０）Ｂは０データである。このように、磁区ＲＴ（０＿０ｂ）と、磁区ＲＴ（０＿０ａ）と、は一組の磁区セットＳ（０＿０）として用いられる。
【０１０１】
また、読み出し用のメモリセルＭＣＲの磁区ＲＴ（０＿１ｂ）に、読み出し対象となるデータＤ（１）Ａが記憶される。そして、磁区ＲＴ（０＿１ｂ）の磁区ＲＴ（０＿ｗａ）側の隣の磁区ＲＴ（０＿１ａ）に判定用のデータＤ（１）Ｂが記憶される。本例ではデータＤ（１）Ｂは０データである。このように、磁区ＲＴ（０＿１ｂ）と、磁区ＲＴ（０＿１ａ）と、は一組の磁区セットＳ（０＿１）として用いられる。
【０１０２】
なお、セットＳ（０＿２）〜Ｓ（０＿ｎ−１）でも上述したセットＳ（０＿０）、及びＳ（０＿１）と同様である。
【０１０３】
図１７に示すように、コントローラ１２２は、第２ワード線ドライバ１０４を用いて磁壁メモリＲＴＭ（０）に対応する読み出し用ワード線ＷＬＲ（０）の電位を昇圧する。これにより、磁壁メモリＲＴＭ（０）の読み出し用メモリセルＭＣＲの選択トランジスタＳＴはオン状態になる。そして、コントローラ１２２は、センスアンプ１０１を用いて読み出し用のビット線ＢＬＲを介して読み出し用メモリセルＭＣＲの参照層ＲＬと、磁区ＲＴ（０＿０ｂ）、（０＿１ｂ）…  （０＿ｎ−２ｂ）、及び（０＿ｎ−１ｂ）と、に読み出し電流を流す。これにより、センスアンプ１０１は、読み出し用のビット線ＢＬＲ（０）からは参照層ＲＬ及び磁区ＲＴ（０＿０ｂ）に流れた電流に関するＶ１ｓｔを生成する。センスアンプ１０１は、同様にして、参照層ＲＬと、磁区ＲＴ（０＿１ｂ）…  （０＿ｎ−２ｂ）、及び（０＿ｎ−１ｂ）と、に流れたそれぞれの電流に関するＶ１ｓｔを生成する。
【０１０４】
続いて、図１８に示すように、コントローラ１２２は、シフトドライバ１０５を用いて、書き込み用のメモリセルＭＣＲに近いソース線ＳＬ（０＿０）を介して磁壁メモリＲＴＭの端部である磁区ＲＴ（０＿ｗａ）にシフト用のパルスを印加する。これにより、各磁区ＲＴに記憶されているデータが、磁壁メモリＲＴＭの他端である磁区ＲＴ（０＿ｎａ）方向に１つの磁区ＲＴ分シフトする。具体的には、磁区ＲＴ（０＿ｎ−１ｂ）に記憶されているデータＤ（ｎ−１）Ａが、磁区ＲＴ（０＿ｎ−１ｂ）に隣り合う磁区ＲＴ（０＿ｎａ）にシフトする。同様に、磁区ＲＴ（０＿ｎ−１ａ）に記憶されているデータＤ（ｎ−１）Ｂが、磁区ＲＴ（０＿ｎ−１ａ）に隣り合う磁区ＲＴ（０＿ｎ−１ｂ）にシフトする。同様にして、各磁区ＲＴに記憶されているデータが、磁区ＲＴ（０＿ｎａ）方向にシフトする。これにより、各データＤ（１）Ａ〜Ｄ（ｎ−１）Ａを読み出す為の基準電圧情報の読み出しの準備ができる。
【０１０５】
図１９に示すように、コントローラ１２２は、第２ワード線ドライバ１０４を用いて磁壁メモリＲＴＭ（０）に対応する読み出し用ワード線ＷＬＲ（０）の電位を昇圧する。これにより、磁壁メモリＲＴＭ（０）の読み出し用メモリセルＭＣＲの選択トランジスタＳＴはオン状態になる。そして、コントローラ１２２は、センスアンプ１０１を用いて読み出し用のビット線ＢＬＲを介して読み出し用メモリセルＭＣＲの参照層ＲＬと、磁区ＲＴ（０＿０ｂ）、（０＿１ｂ）…  （０＿ｎ−２ｂ）、及び（０＿ｎ−１ｂ）と、に読み出し電流を流す。これにより、センスアンプ１０１は、読み出し用のビット線ＢＬＲ（０）からは参照層ＲＬ及び磁区ＲＴ（０＿０ｂ）に流れた電流に関するＶ２ｎｄを生成する。センスアンプ１０１は、同様にして、参照層ＲＬと、磁区ＲＴ（０＿１ｂ）…  （０＿ｎ−２ｂ）、及び（０＿ｎ−１ｂ）と、に流れたそれぞれの電流に関するＶ２ｎｄを生成する。
【０１０６】
続いて、図２０に示すように、コントローラ１２２は、シフトドライバ１０５を用いて、書き込み用のメモリセルから遠いソース線ＳＬ（０＿１）を介して磁壁メモリＲＴＭの端部である磁区ＲＴ（０＿ｎａ）にシフト用のパルスを印加する。これにより、各磁区ＲＴに記憶されているデータが、磁壁メモリＲＴＭの他端である磁区ＲＴ（０＿ｗａ）方向に１つの磁区ＲＴ分シフトする。具体的には、磁区ＲＴ（０＿０ｂ）に記憶されているデータＤ（０）Ｂが、磁区ＲＴ（０＿０ｂ）に隣り合う磁区ＲＴ（０＿０ａ）にシフトする。同様に、磁区ＲＴ（０＿１ａ）に記憶されているデータＤ（０）Ａが、磁区ＲＴ（０＿１ａ）に隣り合う磁区ＲＴ（０＿０ｂ）にシフトする。同様にして、各磁区ＲＴに記憶されているデータが、磁区ＲＴ（０＿ｗａ）方向にシフトする。これにより、各データの位置が図１６で説明した位置に戻る。これにより、データが破壊されずに元に戻る。これは、磁壁メモリＲＴＭの端部に冗長領域として磁区ＲＴ（０＿ｎａ）が設けられている。そのため、第２読み出し動作を行う前に行われるシフト動作において、磁区ＲＴ（０＿ｎ−１ｂ）に記憶された目的データが冗長領域に避難することができ、データが破壊されずにすむ。
【０１０７】
＜１−３＞効果
上述した実施形態によれば、半導体記憶装置は、ワード線方向に延伸する磁壁メモリ（記憶層）と、磁壁メモリを共有する複数のメモリセルと、を備えている。そして、データの読み出しに係る磁区（磁壁メモリの一部）に読み出し対象のデータが記憶され、その磁区の隣の磁区に読み出し対象のデータを読み出す為の基準データが記憶される。そして、半導体記憶装置は、データを読み出す場合、読み出し対象のメモリセル（磁区を含む）に読み出し電流を流し、電圧情報Ｖ１ｓｔを生成する。そして、半導体記憶装置は、磁壁メモリの一端に、データを一つの磁区だけシフトさせるパルスを印加する。これにより、基準データが読み出し用のメモリセルの磁区にシフトされる。そして、半導体記憶装置は、データの読み出しを行うことにより、基準データに関する電圧情報Ｖ２ｎｄを生成する。そして、その後、半導体記憶装置は、磁壁メモリの他端に、データを一つの磁区だけシフトさせるパルスを印加する。この磁壁メモリの他端とは、基準データを読み出し用のメモリセルの磁区にシフトさせるためにシフト用のパルスを印加した一端とは異なる端部である。
【０１０８】
上述した実施形態に係る半導体記憶装置は、このようにして、データの読み出しを行う。これによれば、メモリセル（磁区）に記憶されたデータを破壊することなく、自己参照方式の読み出しを行うことが可能となる。また、データの書き戻しなども不要である。また、各磁区に記憶されたデータをシフトさせるために要する時間は１ｎｓ程度なので、高速に行われる。
【０１０９】
また、実施形態に係る半導体記憶装置は、メモリセルは、書き込み用のメモリセルと、読み出し用のメモリセルと、に分類されている。そのため、書き込み動作と読み出し動作を同時に行うことができる。
【０１１０】
具体的には、図２１に示すように、磁壁メモリＲＴＭ（０）に対して書き込み動作を行い、磁壁メモリＲＴＭ（１）に対して読み出し動作を行うことができる。
【０１１１】
更に具体的には、コントローラ１２２は、ワード線ＷＬ（０）について書き込み動作のコマンドを受信し、ワード線ＷＬ（１）について読み出し動作のコマンドを受信すると、第１ワード線ドライバ１０３を用いて書き込み用のワード線ＷＬＷ（０）をＨレベルにし、第２ワード線ドライバ１０４を用いて読み出し用のワード線ＷＬＲ（１）をＨレベルにする。これにより、磁壁メモリＲＴＭ（０）に係る書き込み用のメモリセルＭＣＷにて書き込みが行われ、同時に、磁壁メモリＲＴＭ（１）に係る読み出し用のメモリセルＭＣＷにて読み出しが行われることができる。換言すると、実施形態に係る半導体記憶装置は、第一のロウアドレスへの読み出し動作、第二のロウアドレスへの書き込み動作を同時に行うことが出来る。
【０１１２】
＜２＞変形例等
なお、上述した実施形態によれば、第１読み出し動作において、電圧情報Ｖ１ｓｔを生成し、第２読み出し動作において電圧情報Ｖ２ｎｄを生成することで、自己参照方式の読み出しを行っている。しかし、第１読み出し動作において、電流情報Ｉ１ｓｔを生成し、第２読み出し動作において電流情報Ｉ２ｎｄを生成することで、自己参照方式の読み出しを行っても良い。
【０１１３】
また、上述した実施形態によれば、判定用のデータとして”０”データを採用する例について説明した。しかし、判定用のデータとして、目的データの反転データを採用する事も可能である。その場合、図２２に示すように、目的データが記憶された磁区の隣には目的データの反転データが記憶されることになる。具体的には、磁区ＲＴ（０＿０ｂ）に目的データＤ（０）Ａが記憶される場合、磁区ＲＴ（０＿０ａ）には判定用のデータＤ（０）Ｂとして、データＤ（０）Ａの反転データＢＤ（０）Ａが記憶される。他の磁区においても、同様に目的データと、目的データを反転させた判定用のデータが記憶されていても良い。
【０１１４】
また、上述した実施形態によれば、第１読み出し動作、及び第２読み出し動作において、センスアンプ１０１からシフトドライバ１０５へと電流を流す例について説明した。
【０１１５】
しかし、図２３及び図２４に示すように、シフトドライバ１０５からセンスアンプ１０１へと電流を流すことによって、第１読み出し動作、及び第２読み出し動作を行っても良い。
【０１１６】
また、メモリセルアレイ１００は、図５に示した構成に限らず、図２５に示すように、２層構造であっても良い。例えば、第１層に、磁壁メモリＲＴＭ（１）に関するメモリセル群が設けられ、第１層上に、磁壁メモリＲＴＭ（０）に関するメモリセル群が設けられても良い。この場合、各ビット線を共有することができる。
【０１１７】
また、上述した実施形態では、シフトドライバ１０５を用いて、磁壁メモリＲＴＭのデータをシフト動作、読み出し動作、または書き込み動作を行った。しかし、読み出し動作、または書き込み動作を他のドライバで行い、シフトドライバ１０５は読み出し動作のみを行うような構成でも良い。
【０１１８】
また、上述した実施形態では、ソース線ＳＬを介して、シフト動作、読み出し動作、または書き込み動作を行った。しかし、シフト動作、読み出し動作、または書き込み動作、それぞれ専用の配線を磁壁メモリＲＴＭの端部に設けても良い。
【０１１９】
また、上述した実施形態では、ソース線ＳＬが磁壁メモリＲＴＭの端部に設けられているが、これに限らず、任意の数だけソース線ＳＬを配置しても良い。
【０１２０】
また、上述した各実施形態において、メモリシステム、または半導体記憶装置はそれぞれパッケージでも良い。
【０１２１】
また、上記各実施形態における接続なるタームは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１２２】
ここでは、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。
【０１２３】
例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。
【０１２４】
また、揮発性メモリ、不揮発性メモリを問わず、電流または電圧の印加にともなう抵抗変化によりデータを記憶、もしくは、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する半導体記憶装置に適用可能である。
【０１２５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１２６】
１…メモリシステム
２…ホスト
１０…半導体記憶装置
１１…コア回路
１２…周辺回路
２０…メモリコントローラ
２１…ホストインタフェース
２２…データバッファ
２３…レジスタ
２４…ＣＰＵ
２５…デバイスインタフェース
２６…ＥＣＣ回路
１００…メモリセルアレイ
１０１…センスアンプ
１０２…書き込みドライバ
１０３…ワード線ドライバ
１０４…ワード線ドライバ
１０５…シフトドライバ
１２１…ＩＯ回路
１２２…コントローラ
１２３…コマンドアドレス入力回路
【図１】
2020155179.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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