(57)【要約】【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、スイッチング素子及び抵抗変化素子を備えるメモリセルと、前記メモリセルに対して第１電圧を印加し、前記メモリセルに対して前記第１電圧を印加したまま第２電圧を印加して前記メモリセルをオン状態にし、オン状態の前記メモリセルに対して第１読み出しを行い、第３電圧を生成し、前記第１読み出しを行った前記メモリセルに、第１データを書込み、前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第４電圧を生成し、前記第３電圧、及び前記第４電圧に基づいて、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する第１回路と、を備える。  【選択図】      図６
2020161201.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子及び抵抗変化素子を備えるメモリセルと、
前記メモリセルに対して第１電圧を印加し、
前記メモリセルに対して前記第１電圧を印加したまま第２電圧を印加して前記メモリセルをオン状態にし、
オン状態の前記メモリセルに対して第１読み出しを行い、第３電圧を生成し、
前記第１読み出しを行った前記メモリセルに、第１データを書込み、
前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第４電圧を生成し、
前記第３電圧、及び前記第４電圧に基づいて、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する第１回路と、
を備える半導体記憶装置。
【請求項２】
前記第２電圧の印加時間は、前記第１電圧の印加時間よりも短い
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１回路は、
前記第３電圧に基づく第１電流を生成し、
前記第４電圧に基づく第２電流を生成し、
前記第１電流または前記第２電流に、第３電流を加えることで、
前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する
請求項１または２に記載の半導体記憶装置。
【請求項４】
スイッチング素子及び抵抗変化素子を備えるメモリセルと、
前記メモリセルに対して第１電圧を印加して第１読み出しを行い、第２電圧を生成し、
前記メモリセルに対して前記第１電圧を印加したまま第３電圧を印加して第２読み出しを行い、第４電圧を生成し、
前記第２電圧、及び前記第４電圧に基づいて、前記メモリセルのオン状態を判定し、
前記メモリセルがオン状態である場合、
オン状態の前記メモリセルに対して第３読み出しを行い、第５電圧を生成し、
前記第３読み出しを行った前記メモリセルに、第１データを書込み、
前記第１データが書き込まれた前記メモリセルに対して第４読み出しを行い、第６電圧を生成し、
前記第５電圧、及び前記第６電圧に基づいて、前記第３読み出し時に前記メモリセルに記憶されていたデータを判定する第１回路と、
を備える半導体記憶装置。
【請求項５】
前記第３電圧の印加時間は、前記第１電圧の印加時間よりも短い
請求項４に記載の半導体記憶装置。
【請求項６】
前記第１回路は、
前記第２電圧に基づく第１電流を生成し、
前記第４電圧に基づく第２電流を生成し、
前記第１電流または前記第２電流に、第３電流を加えることで
前記メモリセルのオン状態を判定し、
前記第５電圧に基づく第４電流を生成し、
前記第６電圧に基づく第５電流を生成し、
前記第４電流または前記第５電流に、第６電流を加えることで、
前記第３読み出し時に前記メモリセルに記憶されていたデータを判定する
請求項４または５に記載の半導体記憶装置。
【請求項７】
前記第１回路は、
前記メモリセルがオン状態でないと判定する場合、
前記第１読み出しを繰り返す
請求項４乃至６のいずれか一項に記載の半導体記憶装置。
【請求項８】
スイッチング素子及び抵抗変化素子を備えるメモリセルと、
前記メモリセルに対して第１電流を供給し、第１電圧を生成し、
前記メモリセルに対して前記第１電流を供給したまま第２電流を供給して第２電圧を生成し、
前記第１電圧及び前記第２電圧の大小を比較することで、
前記メモリセルのオン状態を判定し、
前記メモリセルがオン状態である場合、
オン状態の前記メモリセルに対して第１読み出しを行い、第３電圧を生成し、
前記第１読み出しを行った前記メモリセルに、第１データを書込み、
前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第４電圧を生成し、
前記第３電圧、及び前記第４電圧に基づいて、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する第１回路と、
を備える半導体記憶装置。
【請求項９】
前記第２電流の供給時間は、前記第１電流の供給時間よりも短い
請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１回路は、
前記第３電圧に基づく第１電流を生成し、
前記第４電圧に基づく第２電流を生成し、
前記第１電流または前記第２電流に、第３電流を加えることで、
前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する
請求項８または９に記載の半導体記憶装置。
【請求項１１】
前記第１回路は、
前記メモリセルがオン状態でないと判定する場合、
前記第２電圧の生成を繰り返す
請求項８乃至１０のいずれか一項に記載の半導体記憶装置。
【請求項１２】
スイッチング素子セレクタ及び抵抗変化素子を備えるメモリセルと、
メモリセルに定電圧を時間印加する第１回路と、
メモリセルに定電流を時間印加する第２回路と、
を備え、
前記メモリセルに対して前記第１回路にて第１電流を印加したまま前記第２回路にて第２電圧を印加して前記メモリセルをオン状態にし、
オン状態の前記メモリセルに対して前記第１電流で読み出しを行う半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＭＲＡＭ（Magnetic Random Access Memory）は、情報を記憶するメモリセルに磁気抵抗効果（magnetoresistive effect）を持つ磁気素子を用いたメモリデバイスであり、高速動作、大容量、不揮発性を特徴とする次世代メモリデバイスとして注目されている。また、ＭＲＡＭは、ＤＲＡＭやＳＲＡＭなどの揮発性メモリの置き換えとして研究及び開発が進められている。この場合、ＤＲＡＭ及びＳＲＡＭと同じ仕様によりＭＲＡＭを動作させることが、開発コストを抑え、かつ、置き換えをスムーズに行うに当たって望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１２７６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、スイッチング素子及び抵抗変化素子を備えるメモリセルと、前記メモリセルに対して第１電圧を印加し、前記メモリセルに対して前記第１電圧を印加したまま第２電圧を印加して前記メモリセルをオン状態にし、オン状態の前記メモリセルに対して第１読み出しを行い、第３電圧を生成し、前記第１読み出しを行った前記メモリセルに、第１データを書込み、前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第４電圧を生成し、前記第３電圧、及び前記第４電圧に基づいて、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する第１回路と、を備える。  
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの基本的な構成を示すブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の基本的な構成を示すブロック図である。
【図３】図３は、第１実施形態に係る半導体記憶装置のコア回路の基本的な構成を示すブロック図である。
【図４】図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの基本的な構成を示すブロック図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の読み出し回路の基本的な構成を示すブロック図である。
【図６】図６は、第１実施形態に係る半導体記憶装置のプリアンプの基本的な構成を示す回路図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の増幅部の基本的な構成を示す回路図である。
【図８】図８は、第１実施形態に係る半導体記憶装置のＭＡＴの基本的な構成を示す回路図である。
【図９】図９は、第１実施形態に係る半導体記憶装置のメモリセルの構成の第１例を示すブロック図である。
【図１０】図１０は、第１実施形態に係る半導体記憶装置のメモリセルの構成の第２例を示すブロック図である。
【図１１】図１１は、第１実施形態に係る半導体記憶装置のメモリセルのセレクタの電流電圧特性を示す図である。
【図１２】図１２は、第１実施形態に係る半導体記憶装置のメモリセルの電流電圧特性を示す図である。
【図１３】図１３は、第１実施形態に係る半導体記憶装置の選択メモリセル、半選択メモリセル、非選択メモリセルを示す回路図である。
【図１４】図１４は、第１実施形態に係る半導体記憶装置の読み出し動作を説明するためのフローチャートである。
【図１５】図１５は、第１実施形態に係る半導体記憶装置の読み出し動作を説明するためのメモリセルの電流電圧特性を示す図である。
【図１６】図１６は、第１実施形態に係る半導体記憶装置の読み出し動作の具体的な波形図である。
【図１７】図１７は、第１実施形態に係る半導体記憶装置の読み出し動作におけるプリアンプを示す回路図である。
【図１８】図１８は、第１実施形態に係る半導体記憶装置の読み出し動作におけるプリアンプを示す回路図である。
【図１９】図１９は、第１実施形態に係る半導体記憶装置の読み出し動作におけるプリアンプを示す回路図である。
【図２０】図２０は、第１実施形態に係る半導体記憶装置の読み出し動作におけるプリアンプを示す回路図である。
【図２１】図２１は、第１実施形態に係る半導体記憶装置の読み出し動作における増幅部を示す回路図である。
【図２２】図２２は、第１実施形態の変形例に係る半導体記憶装置の読み出し動作の具体的な波形図である。
【図２３】図２３は、第１実施形態の変形例に係る半導体記憶装置の読み出し動作における増幅部を示す回路図である。
【図２４】図２４は、第２実施形態に係る半導体記憶装置の読み出し動作を説明するためのフローチャートである。
【図２５】図２５は、第２実施形態に係る半導体記憶装置の読み出し動作を説明するためのメモリセルの電流電圧特性を示す図である。
【図２６】図２６は、第２実施形態に係る半導体記憶装置の読み出し動作の具体的な波形図である。
【図２７】図２７は、第３実施形態に係る半導体記憶装置の読み出し回路の基本的な構成を示すブロック図である。
【図２８】図２８は、第３実施形態に係る半導体記憶装置のプリアンプの基本的な構成を示す回路図である。
【図２９】図２９は、第３実施形態に係る半導体記憶装置の読み出し動作を説明するためのフローチャートである。
【図３０】図３０は、第３実施形態に係る半導体記憶装置の読み出し動作を説明するためのメモリセルの電流電圧特性を示す図である。
【図３１】図３１は、第３実施形態に係る半導体記憶装置の読み出し動作の具体的な波形図である。
【図３２】図３２は、第３実施形態に係る半導体記憶装置の読み出し動作におけるプリアンプを示す回路図である。
【図３３】図３３は、第３実施形態に係る半導体記憶装置の読み出し動作におけるプリアンプを示す回路図である。
【図３４】図３４は、第３実施形態に係る半導体記憶装置の読み出し動作におけるプリアンプを示す回路図である。
【図３５】図３５は、第３実施形態に係る半導体記憶装置の読み出し動作におけるプリアンプを示す回路図である。
【図３６】図３６は、第３実施形態の変形例に係る半導体記憶装置のプリアンプの基本的な構成を示す回路図である。
【図３７】図３７は、第３実施形態の変形例に係る半導体記憶装置の読み出し動作の具体的な波形図である。
【発明を実施するための形態】
【０００７】
以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。
【０００８】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００９】
＜１＞第１実施形態
＜１−１＞構成
＜１−１−１＞メモリシステムの構成
図１を用いて、第１実施形態に係る半導体記憶装置を含むメモリシステムの基本的な構成を概略的に説明する。メモリシステム４は、半導体記憶装置１、及びメモリコントローラ２を備えている。
【００１０】
＜１−１−２＞メモリコントローラの構成
メモリコントローラ２は、パーソナルコンピュータ等のホスト(外部機器)３から命令を受けて、半導体記憶装置１からデータを読み出したり、半導体記憶装置１にデータを書き込んだりする。
【００１１】
メモリコントローラ２は、ホストインタフェース（Host interface(I/F)）２１と、データバッファ２２と、レジスタ２３と、ＣＰＵ２４と、デバイスインタフェース（Device Interface(I/F)）２５と、ＥＣＣ回路２６と、を備えている。
【００１２】
ホストインタフェース２１は、ホスト３と接続されている。このホストインタフェース２１を介して、ホスト３とメモリシステム４との間でデータの送受信等が行われる。
【００１３】
データバッファ２２は、ホストインタフェース２１に接続される。データバッファ２２は、ホストインタフェース２１を介してホスト３からメモリシステム４に送信されたデータを受け取り、これを一時的に記憶する。また、データバッファ２２は、メモリシステム４からホストインタフェース２１を介してホスト３へ送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリでも、不揮発性のメモリでも良い。
【００１４】
レジスタ２３は、例えば揮発性のメモリであり、ＣＰＵ２４により実行される設定情報、コマンド、及びステータスなどを記憶する。レジスタ２３は、揮発性のメモリでも、不揮発性のメモリでも良い。
【００１５】
ＣＰＵ２４は、メモリシステム４の全体の動作を司る。ＣＰＵ２４は、例えばホスト３から受けたコマンドに従って半導体記憶装置１に対する所定の処理を実行する。
【００１６】
デバイスインタフェース２５は、メモリコントローラ２と、半導体記憶装置１との間で各種信号などの送受信を行う。
【００１７】
ＥＣＣ回路２６は、データバッファ２２を介して、ホスト３から受信した書き込みデータを受信する。そして、ＥＣＣ回路２６は、書き込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付された書き込みデータを、例えばデータバッファ２２、またはデバイスインタフェース２５に供給する。
【００１８】
また、ＥＣＣ回路２６は、デバイスインタフェース２５を介して半導体記憶装置１から供給されたデータを受信する。ＥＣＣ回路２６は、半導体記憶装置１から受信したデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、受信したデータにエラーが存在すると判定する場合、受信したデータに対してエラー訂正符号を用いてエラー訂正処理を行う。そして、ＥＣＣ回路２６は、エラー訂正処理したデータを、例えばデータバッファ２２、デバイスインタフェース２５等に供給する。
【００１９】
＜１−１−３＞半導体記憶装置
図２を用いて、第１実施形態に係る半導体記憶装置の基本的な構成を概略的に説明する。
【００２０】
図２に示すように、第１実施形態に係る半導体記憶装置１は、周辺回路１０、及びコア回路１１を備えている。
【００２１】
周辺回路１０は、カラムデコーダ１２と、ロウデコーダ１３と、コマンドアドレス入力回路１４と、コントローラ１５と、ＩＯ回路１６と、を備えている。
【００２２】
カラムデコーダ１２は、外部制御信号に基づいて、コマンドアドレス信号ＣＡによるコマンドまたはアドレスを認識して、ビット線ＢＬ（後述するグローバルビット線及びローカルビット線）の選択を制御する。
【００２３】
ロウデコーダ１３は、コマンドアドレス入力回路１４から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。より具体的には、ロウデコーダ１３はデコードしたロウアドレスに基づいて、データ読出しまたはデータ書込みの際に、選択ソース線ＳＬ（後述するグローバルソース線及びローカルソース線）に電圧を印加するように構成されている。
【００２４】
コマンドアドレス入力回路１４には、メモリコントローラ２から、各種の外部制御信号、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びコマンドアドレス信号ＣＡ等が入力される。コマンドアドレス入力回路１４は、コマンドアドレス信号ＣＡをコントローラ１５に転送する。
【００２５】
コントローラ１５は、コマンドとアドレスとを識別する。コントローラ１５は、半導体記憶装置１を制御する。
【００２６】
ＩＯ回路１６は、データ線ＤＱを介してメモリコントローラ２から入力された入力データ、又は選択されたバンクから読み出された出力データを一時的に格納する。入力データは、選択されたバンクのメモリセル内に書き込まれる。
【００２７】
＜１−１−４＞コア回路
図３を用いて、第１実施形態に係る半導体記憶装置のコア回路１１の基本的な構成を概略的に説明する。
【００２８】
図３に示すように、コア回路１１は、メモリセルアレイ１１１と、読み出し回路１１２と、書き込み回路１１３と、ページバッファ１１４と、シンク回路１１５と、を備えている。
【００２９】
メモリセルアレイ１１１は、複数のメモリセルＭＣがマトリクス状に配列されて構成される。メモリセルアレイ１１１には、複数のビット線ＢＬ、及び複数のソース線ＳＬが配設される。１本のビット線ＢＬには、メモリセルアレイ１１１の一列が接続され、１本のソース線ＳＬには、メモリセルアレイ１１１の一行が接続される。
【００３０】
メモリセルＭＣは、磁気抵抗効果素子（ＭＴＪ（Magnetic Tunnel Junction）素子）、及びセレクタから構成される。メモリセルＭＣの一端は、ローカルビット線ＬＢＬに接続され、他端はローカルソース線ＬＳＬに接続される。
【００３１】
読み出し回路１１２は、グローバルビット線ＧＢＬを介してローカルビット線ＬＢＬに接続され、メモリセルＭＣに流れる電流を検知することによって、メモリセルＭＣに記憶されたデータを読み出す。書き込み回路１１３は、グローバルビット線ＧＢＬを介してローカルビット線ＬＢＬに、またはグローバルソース線ＧＳＬを介してローカルソース線ＬＳＬに接続され、メモリセルＭＣに電流を流すことによってデータを書き込む。読み出し回路１１２及び書き込み回路１１３とデータ線ＤＱとの間のデータの授受は、ページバッファ１１４及びＩＯ回路１６を介して行われる。
【００３２】
ページバッファ１１４は、読み出し回路１１２から読み出したデータまたはメモリコントローラ２から受信した書き込みデータを一時的に保持する。メモリセルアレイ１１１へのデータの書込みは、複数のメモリセル単位（ページ単位）で行われる。
【００３３】
シンク回路１１５は、グローバルソース線ＧＳＬを介してローカルソース線ＬＳＬに接続され、ローカルソース線ＬＳＬの電位をＶｓｓにする。
【００３４】
＜１−１−５＞メモリセルアレイ
続いて、図４を用いて、第１実施形態に係る半導体記憶装置のメモリセルアレイ１１１により詳しく説明する。
【００３５】
図４に示すように、メモリセルアレイ１１１は、マトリクス状に配置された複数のサブメモリセルアレイ１１１０を備える。
【００３６】
サブメモリセルアレイ１１１０は、ＭＡＴ１１１１、カラムスイッチ回路（ＣＳＷＣ）１１１２、及びロウスイッチ回路（ＲＳＷＣ）１１１３を備えている。
【００３７】
ＭＡＴ１１１１は、半導体基板上にマトリクス状に配置された複数のメモリセルＭＣを備える。詳細については後述する。
【００３８】
カラムスイッチ回路１１１２は、カラムデコーダ１２からの信号に基づいて、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御する。
【００３９】
ロウスイッチ回路１１１３は、コントローラ１５からの信号に基づいて、グローバルソース線ＧＳＬと、ローカルソース線ＬＳＬと、の接続を制御する。
【００４０】
＜１−１−６＞読み出し回路
図５を用いて、第１実施形態に係る半導体記憶装置の読み出し回路１１２について説明する。
【００４１】
図５に示すように、読み出し回路１１２は、グローバルビット線ＧＢＬ毎にセンスアンプユニット１２０を備えている。
【００４２】
センスアンプユニット１２０は、プリアンプ１２１と、センスアンプ１２２と、を備えている。
【００４３】
プリアンプ１２１は、グローバルビット線ＧＢＬを介してメモリセルＭＣに電流または電圧を供給し、電圧Ｖ１ｓｔ及び電圧Ｖ２ｎｄを生成する。
【００４４】
センスアンプ１２２は、増幅部１２２１と、比較部１２２２と、を備える。
【００４５】
増幅部１２２１は、プリアンプ１２１により生成された電圧Ｖ１ｓｔ及び電圧Ｖ２ｎｄの電圧差を増幅する。そして、増幅部１２２１は、増幅結果として、信号ＤＯ及び信号ＤＯＢ（ＤＯの反転信号）を生成する。
【００４６】
比較部１２２２は、増幅部１２２１により生成された信号ＤＯ及び信号ＤＯＢの電圧差を比較し、比較結果をメモリセルＭＣに記憶されていたデータとしてページバッファ１１４に出力する。
【００４７】
＜１−１−７＞プリアンプの構成
続いて図６を用いて、第１実施形態に係る半導体記憶装置のプリアンプ１２１の構成について説明する。なお、第１実施形態で説明するプリアンプ１２１は「定電圧型」と呼ばれるタイプのプリアンプであり、メモリセルＭＣに定電圧を印加し、電圧に応じた信号（電流）を取り出す回路である。
【００４８】
図６に示すように、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ７、Ｍ１０、ＮＭＯＳトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６、Ｍ８、Ｍ９、Ｍ１１及び容量ＣＰ１、ＣＰ２を備えている。
【００４９】
トランジスタＭ１の一端は電源電圧ＶＤＤが印加され、他端及びゲート電極はノードＮ１に接続される。
【００５０】
トランジスタＭ２の一端は電源電圧ＶＤＤが印加され、他端はノードＮ５に接続され、ゲート電極はノードＮ１に接続される。
【００５１】
トランジスタＭ３の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲート電極は信号ＣＬＡＭＰが供給される。
【００５２】
トランジスタＭ４の一端はノードＮ２に接続され、他端はノードＮ３（グローバルビット線）に接続され、ゲート電極は信号ＲＥＮが供給される。
【００５３】
トランジスタＭ５の一端は電源電圧ＶＤＤが印加され、他端はノードＮ４に接続され、ゲート電極は信号ＢＵＭＰが供給される。
【００５４】
トランジスタＭ６の一端はノードＮ４に接続され、他端はノードＮ３（グローバルビット線）に接続され、ゲート電極は信号ＢＥＮが供給される。
【００５５】
このトランジスタＭ５及びＭ６は、選択メモリセルＭＣをオン（導通）状態にするためのブースタとして機能する。詳細については後述する。
【００５６】
トランジスタＭ７の一端はノードＮ５に接続され、他端はノードＮ６に接続され、ゲート電極は信号ＳＷ１Ｂが供給される。
【００５７】
トランジスタＭ８の一端はノードＮ５に接続され、他端はノードＮ６に接続され、ゲート電極は信号ＳＷ１Ｐが供給される。
【００５８】
トランジスタＭ７及びトランジスタＭ８は一つのスイッチとして機能する。
【００５９】
トランジスタＭ９の一端はノードＮ５に接続され、他端は接地電圧Ｖｓｓが印加され、ゲート電極はノードＮ６に接続される。
【００６０】
容量ＣＰ１は、一端がノードＮ６に接続され、他端は接地電圧Ｖｓｓが印加される。
【００６１】
ノードＮ６の電位は電圧Ｖ１ｓｔとして増幅部１２２１に供給される。トランジスタＭ７、Ｍ８、Ｍ９、容量ＣＰ１、ノードＮ６は、Ｖ１ｓｔ生成部として考えることができる。
【００６２】
トランジスタＭ１０の一端はノードＮ５に接続され、他端はノードＮ７に接続され、ゲート電極は信号ＳＷ２Ｂが供給される。
【００６３】
トランジスタＭ１１の一端はノードＮ５に接続され、他端はノードＮ７に接続され、ゲート電極は信号ＳＷ２Ｐが供給される。
【００６４】
トランジスタＭ１０及びトランジスタＭ１１は一つのスイッチとして機能する。
【００６５】
容量ＣＰ２は、一端がノードＮ７に接続され、他端は接地電圧Ｖｓｓが印加される。
【００６６】
ノードＮ７の電位は電圧Ｖ２ｎｄとして増幅部１２２１に供給される。トランジスタＭ９、Ｍ１０、Ｍ１１、容量ＣＰ２、ノードＮ７は、Ｖ２ｎｄ生成部として考えることができる。
【００６７】
＜１−１−８＞増幅部
続いて図７を用いて、第１実施形態に係る半導体記憶装置の増幅部１２２１の構成について説明する。
【００６８】
図７に示すように、ＰＭＯＳトランジスタＭ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６、Ｍ１７、ＮＭＯＳトランジスタＭ１８、Ｍ１９、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５、Ｍ２６、Ｍ２７を備えている。
【００６９】
トランジスタＭ１２の一端は電源電圧ＶＤＤが印加され、他端はノードＮ８に接続され、ゲート電極は信号ＬＡＴＰＢが供給される。
【００７０】
トランジスタＭ１３の一端はノードＮ８に接続され、他端はノードＮ９に接続され、ゲート電極はノードＮ１０に接続される。
【００７１】
トランジスタＭ１４の一端はノードＮ８に接続され、他端はノードＮ１０に接続され、ゲート電極はノードＮ９に接続される。
【００７２】
トランジスタＭ１５の一端はノードＮ９に接続され、他端はノードＮ１０に接続され、ゲート電極は信号ＳＥＮが供給される。
【００７３】
トランジスタＭ１６の一端は電源電圧ＶＤＤが印加され、他端はノードＮ９に接続され、ゲート電極は信号ＳＥＮが供給される。
【００７４】
トランジスタＭ１７の一端は電源電圧ＶＤＤが印加され、他端はノードＮ１０に接続され、ゲート電極は信号ＳＥＮが供給される。
【００７５】
トランジスタＭ１８の一端はノードＮ９に接続され、他端はノードＮ１１に接続され、ゲート電極はノードＮ１０に接続される。
【００７６】
トランジスタＭ１９の一端はノードＮ１１に接続され、他端はノードＮ１３に接続され、ゲート電極はノードＮ１５を介して信号ＳＥＮ２が供給される。
【００７７】
トランジスタＭ２０の一端はノードＮ１１に接続され、他端は接地電圧Ｖｓｓが印加され、ゲート電極は信号ＬＡＴＮが供給される。
【００７８】
トランジスタＭ２１の一端はノードＮ１０に接続され、他端はノードＮ１２に接続され、ゲート電極はノードＮ９に接続される。
【００７９】
トランジスタＭ２２の一端はノードＮ１２に接続され、他端はノードＮ１４に接続され、ゲート電極はノードＮ１５を介して信号ＳＥＮ２が供給される。
【００８０】
トランジスタＭ２３の一端はノードＮ１２に接続され、他端は接地電圧Ｖｓｓが印加され、ゲート電極は信号ＬＡＴＮが供給される。
【００８１】
トランジスタＭ２４の一端はノードＮ１３に接続され、他端は接地電圧Ｖｓｓが印加され、ゲート電極は信号Ｖ１ｓｔが供給される。
【００８２】
トランジスタＭ２５の一端はノードＮ１３に接続され、他端は接地電圧Ｖｓｓが印加され、ゲート電極は信号Ｖｏｆｓｔ１が供給される。
【００８３】
トランジスタＭ２６の一端はノードＮ１４に接続され、他端は接地電圧Ｖｓｓが印加され、ゲート電極は信号Ｖ２ｎｄが供給される。
【００８４】
トランジスタＭ２７の一端はノードＮ１４に接続され、他端は接地電圧Ｖｓｓが印加され、ゲート電極は信号Ｖｏｆｓｔ２が供給される。
【００８５】
ノードＮ９の電位は信号ＤＯとして比較部１２２２に供給される。
【００８６】
ノードＮ１０の電位はＤＯＢ（ＤＯの反転信号）として比較部１２２２に供給される。
【００８７】
＜１−１−９＞ＭＡＴ
次に、図８を用いて、第１実施形態に係る半導体記憶装置のＭＡＴ１１１１について説明する。図８は、第１実施形態に係る半導体記憶装置のＭＡＴ１１１１を示す回路図である。
【００８８】
図８に示すように、ＭＡＴ１１１１は、半導体基板上にマトリクス状に配置された複数のメモリセルＭＣを備える。なお、メモリセルＭＣの個数は任意である。同一列に配置されたメモリセルＭＣは、いずれかのローカルビット線ＬＢＬｋ（ｋは０以上の整数）に共通に接続される。また、同一行に配置されたメモリセルＭＣは、いずれかのローカルソース線ＬＳＬｍ（ｍは０以上の整数）に共通に接続される。メモリセルＭＣは、ＭＴＪ及びセレクタを含む。
【００８９】
＜１−１−１０＞メモリセルＭＣ
＜１−１−１０−１＞概略
＜１−１−１０−１−１＞第１例
続いて、図９を用いて、第１実施形態に係る半導体記憶装置のメモリセルＭＣの構成の第１例について概略的に説明する。図９に示すように、第１実施形態に係るメモリセルＭＣのＭＴＪ素子の一端はローカルビット線ＬＢＬに接続されており、他端はセレクタＳの一端に接続されている。そしてセレクタＳの他端はローカルソース線ＬＳＬに接続されている。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記憶することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
【００９０】
例えば、ＭＴＪ素子は、記憶層（フリー層、記憶層）Ｆ、非磁性層Ｂ、参照層（ピン層、固定層）Ｐ、を順次積層して構成される。参照層Ｐおよび記憶層Ｆは、強磁性体で構成されており、非磁性層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。参照層Ｐは、磁化方向が固定されている層であり、記憶層Ｆは、磁化方向が可変であり、その磁化の向きによってデータを記憶する。
【００９１】
書込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれが反平行状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きが平行状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＭＴＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。上述の「磁化方向が可変」とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、「磁化方向が固定」とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。
【００９２】
また、本実施形態でのセレクタＳは、例えば２端子型のスイッチング素子である。２端子間に印加する電圧が閾値以下の場合、そのスイッチング素子は”オフ”状態、例えば電気的に高抵抗状態である。２端子間に印加する電圧が閾値以上の場合、スイッチング素子は”オン”状態、例えば電気的に低抵抗状態に変わる。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。例えば、このスイッチング素子には、例えば、一例として、Te、SeおよびSからなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、例えば、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。また、このスイッチング素子は、例えば、カルコゲナイド系以外の、As doped SiO2等を含んでも良い。
【００９３】
＜１−１−１０−１−２＞第２例
続いて、図１０用いて、第１実施形態に係る半導体記憶装置のメモリセルＭＣの構成の第２例について概略的に説明する。以下では、第１例と異なる点のみ説明する。図１０に示すように、第２例においては、ＭＴＪ素子は、参照層（ピン層、固定層）Ｐ、非磁性層Ｂ、記憶層（フリー層、記憶層）Ｆを順次積層して構成される。
【００９４】
書込み時に矢印Ｂ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれが反平行状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ｂ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きが平行状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。
【００９５】
なお、以下ではメモリセルＭＣの構成は、第１例に基づいて半導体記憶装置について説明する。
【００９６】
＜１−１−１０−２＞セレクタの特性
次に、図１１を用いて、第１実施形態に係る半導体記憶装置のセレクタＳの電流電圧（ＩＶ）特性について説明する。図１１はセレクタＳのＩＶ特性を示すグラフである。横軸は、セレクタＳに印加される電圧（ローカルビット線の電圧Ｖ（ＬＢＬ）と、ローカルソース線の電圧Ｖ（ＬＳＬ）との差）であり、縦軸は、セレクタＳに流れる電流（セレクタ電流）である。また、縦軸はＬｏｇスケールである。
【００９７】
まずはセレクタＳに電圧を印加した際のセレクタＳの特性について説明する。セレクタＳは、スナップバックと呼ばれる特性を備えている。図１１に示すように、セレクタＳに印加される電圧が電圧Ｖｓｅｌを超えるまでは、矢印Ｃ１に沿って電流が増加していく。そして、セレクタＳに印加される電圧が電圧Ｖｓｅｌを超える場合、セレクタ電流が電流Ｉｓｅｌｌから、電流Ｉｓｅｌｈ（＞＞Ｉｓｅｌｌ）へと急激に大きくなる（矢印Ｃ２）。そして、セレクタＳに印加される電圧が降圧され、電圧Ｖｈｏｌｄ未満になると、セレクタ電流が電流Ｉｈｏｌｄｈから、電流Ｉｈｏｌｄｌ（＜＜Ｉｈｏｌｄｈ）へと急激に小さくなる（矢印Ｃ３）。
【００９８】
ここでは、セレクタＳが、ワード線電位Ｖｓｓに対してビット線電位Ｖｓｓ時の電位差０Ｖの時の電流０から電流Ｉｈｏｌｄｈ未満までを流す状態を「オフ状態」とし、セレクタＳが、電流Ｉｈｏｌｄｈ以上を流す状態を「オン状態」と定義する。つまり、セレクタＳに、電圧Ｖｓｅｌｌ以上が印加されることで、オン状態となり、その後、セレクタＳに電圧Ｖｈｏｌｄ以下が印加されるとオフ状態となる。
【００９９】
続いて、セレクタＳに電流を印加した際のセレクタＳの特性について説明する。図１１に示すように、セレクタ電流が電流Ｉｓｓ（ワード線電位Ｖｓｓに流れ込む電流）から電流Ｉｓｅｌに達するまではセレクタＳに印加される電圧が昇圧される（矢印Ｃ１）が、セレクタ電流が電流Ｉｓｅｌｌに達すると、電流が電流Ｉｈｏｌｄｈになるまで、セレクタＳに印加される電圧は降圧される（矢印Ｃ４）。そして、電流が電流Ｉｈｏｌｄｈを超えると、再びセレクタＳに印加される電圧は昇圧される（矢印Ｃ５）。
【０１００】
＜１−１−１０−３＞メモリセルの特性
次に、図１２を用いて、第１実施形態に係る半導体記憶装置のＭＴＪ素子とセレクタＳを組み合わせた場合の電流電圧（ＩＶ）特性について説明する。
【０１０１】
図１２では、ＭＴＪ素子とセレクタＳを組み合わせた電流電圧特性を示している。ＭＴＪ素子の抵抗状態によって、電流電圧特性は若干異なる。しかし、ＭＴＪ素子とセレクタＳを組み合わせた場合のおおまかな電流電圧特性は、上述したセレクタＳの電流電圧特性と同様である。以下、ＭＴＪ素子とセレクタＳを組み合わせた場合の電流電圧特性を、メモリセルの電流電圧特性と記載する。
【０１０２】
メモリセルＭＣがＰ状態である場合、低抵抗状態となる。また、メモリセルＭＣがＡＰ状態である場合、高抵抗状態となる。そのため、例えばオン状態における電流電圧特性がデータによって異なる。例えば、図１２に示すように、メモリセルＭＣがオン状態且つ電圧Ｖｈｏｌｄが印加された場合、Ｐ状態のメモリセルＭＣには電流Ｉｈｏｌｄｐが流れ、ＡＰ状態のメモリセルＭＣには電流Ｉｈｏｌｄａｐ（＜Ｉｈｏｌｄｐ）が流れる。
【０１０３】
メモリセルＭＣに対する読み出し及び書込みは、オン状態において行われる。
【０１０４】
＜１−１−１１＞選択メモリセルＭＣ、非選択メモリセルＭＣ、及び半選択メモリセルＭＣの定義
ここで、図１３を用いて、選択メモリセルＭＣ、非選択メモリセルＭＣ、及び半選択メモリセルＭＣの定義について説明する。図１３は、選択メモリセルＭＣ、非選択メモリセルＭＣ、及び半選択メモリセルＭＣを示す回路図である。
【０１０５】
図１３に示すように、選択メモリセルＭＣとは、読み出し対象となるメモリセルＭＣである。選択メモリセルＭＣに接続されるローカルビット線ＬＢＬを選択ローカルビット線ＬＢＬと記載する。また、選択メモリセルＭＣに接続されるローカルソース線ＬＳＬを選択ローカルソース線ＬＳＬと記載する。
【０１０６】
図１３に示すように、非選択メモリセルＭＣとは、選択ローカルビット線ＬＢＬ、及び選択ローカルソース線ＬＳＬのどちらにも接続されないメモリセルＭＣである。非選択メモリセルＭＣに接続されるローカルビット線ＬＢＬを非選択ローカルビット線ＬＢＬと記載する。また、非選択メモリセルＭＣに接続されるローカルソース線ＬＳＬを非選択ローカルソース線ＬＳＬと記載する。
【０１０７】
図１１に示すように、半選択メモリセルＭＣとは、読み出し対象のメモリセルＭＣではないが、選択ローカルビット線ＬＢＬまたは選択ローカルソース線ＬＳＬのいずれか一方に接続されるメモリセルＭＣである。ここでは、選択ローカルビット線ＬＢＬ及び非選択ローカルソース線ＬＳＬに接続されるメモリセルＭＣを第１半選択メモリセルＭＣと記載する。また、非選択ローカルビット線ＬＢＬ及び選択ローカルソース線ＬＳＬに接続されるメモリセルＭＣを第２半選択メモリセルＭＣと記載する。
【０１０８】
＜１−２＞動作
上述したように、第１実施形態に係る半導体記憶装置のＭＴＪ素子は、抵抗値の変化を用いて、データを記憶する。半導体記憶装置は、このようなＭＴＪ素子が記憶している情報を読み出す場合、ＭＴＪ素子に読み出し電流（セル電流とも記載する）を流す。そして、半導体記憶装置は、ＭＴＪ素子の抵抗値を、電流値あるいは電圧値に変換し、参照値と比較することによって、抵抗状態を判断することができる。
【０１０９】
しかしながら、ＭＴＪ素子の抵抗バラつきが増加していくと、“０”状態、及び“１”状態の抵抗値分布の間隔が狭くなる可能性がある。そのため、抵抗値分布の間に参照値を設定し、参照値に対する大小に基づいてＭＴＪ素子の状態を判別する読み出し方式では、読み出しマージンが著しく減少することになる。
【０１１０】
そこで、第１実施形態では、ＭＴＪ素子の“０”状態、及び“１”状態のうち、片方の抵抗状態の信号情報（電流値あるいは電圧値）にシフト信号情報を加えて参照信号とする。そして、参照信号に基づいて、ＭＴＪ素子の初期状態を判別する自己参照読み出し方式について説明する。
【０１１１】
次に、第１実施形態に係る半導体記憶装置の読み出し動作について説明する。
【０１１２】
＜１−２−１＞読み出し動作の概要
図１４、及び図１５を用いて、第１実施形態に係る半導体記憶装置の読み出し動作の概要を説明する。
【０１１３】
［ステップＳ１００１］
メモリコントローラ２は、ホスト３から読み出し命令（ホストコマンド）を受信すると、半導体記憶装置１に対してアクティヴコマンド及び読み出しコマンドを発行する。
【０１１４】
半導体記憶装置１は、メモリコントローラ２からアクティヴコマンド及び読み出しコマンドを受信すると、読み出し対象の選択メモリセルＭＣのセレクタ（選択セレクタ）をオン状態にさせるための動作（オン動作）を行う。具体的には、コントローラ１５は、選択メモリセルＭＣに第１電圧を印加する。これにより、図１５に示すように、メモリセルＭＣに流れる電流（セル電流）は電流Ｉｈｏｌｄｂ（オフ状態）となる。なお、以下では、「選択メモリセルＭＣのセレクタをオン状態にさせる」ことを、便宜的に「選択メモリセルＭＣをオン状態にさせる」と記載する。
【０１１５】
［ステップＳ１００２］
図１５で示したように、ステップＳ１００１の動作では、選択メモリセルＭＣはオン状態にならない。そこで、半導体記憶装置１は、選択メモリセルＭＣをオン状態にさせるための動作（オン動作）として、選択メモリセルＭＣに第１電圧よりも大きな第２電圧を印加する。図１５に示すように、選択メモリセルＭＣに第２電圧を印加した事により、電圧Ｖｓｅｌよりも大きくなる。そのため、選択メモリセルＭＣに流れる電流はＩｏｎ（オン状態）となる。
【０１１６】
なお、第２電圧の印加はきわめて短い時間（他のステップよりも短い時間）で行われる。そして、その後、選択メモリセルＭＣに印加される電圧は第１電圧に維持される。この第１電圧は、選択メモリセルＭＣのオン状態を維持するＶｈｏｌｄ以上の電圧である。
【０１１７】
［ステップＳ１００３］
半導体記憶装置１は、選択メモリセルＭＣへ第１電圧を印加した状態を保持する。選択メモリセルＭＣは、オン状態となった後に第１電圧が維持されることにより、オン状態も維持される。
【０１１８】
このようにして半導体記憶装置１は、選択メモリセルＭＣに対して第１読み出し動作（1st READ）を行なう。プリアンプ１２１は、この第１読み出し動作により、読み出し対象のメモリセルＭＣの抵抗状態を、電圧情報（信号電圧）Ｖ１ｓｔとして記憶する。
【０１１９】
[ステップＳ１００４]
半導体記憶装置１は、第１読み出し動作の対象となったメモリセルＭＣに対して第１データを書き込む第１書込み（例えば“０”書き込み動作（WRITE “0”））を行なう。これにより、第１読み出し動作の対象となったメモリセルＭＣは第１データ（例えば“０”データ）に上書きされる。この動作は、後述するＶ２ｎｄを生成するために、メモリセルＭＣを基準状態（ここでは“０”）にする。
【０１２０】
[ステップＳ１００５]
半導体記憶装置１は、第１読み出し動作の対象となったメモリセルＭＣに対して第２読み出し動作（2nd READ）を行なう。プリアンプ１２１は、この第２読み出し動作により、電圧情報（信号電圧）Ｖ２ｎｄを生成する。
【０１２１】
[ステップＳ１００６]
センスアンプユニット１２０は、ステップＳ１００５によって生成されたＶ２ｎｄに基づいて、ステップＳ１００３によって生成されたＶ１ｓｔの結果を判定する。具体的には、センスアンプユニット１２０は、Ｖ１ｓｔに基づく電流Ｉ１ｓｔ及び参照電流Ｉｓｈｉｆｔ１を足し合せた電流と、Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することで、メモリセルＭＣに記憶されているデータを判定する。
【０１２２】
＜１−２−２＞読み出し動作の具体例
図１６の波形図に沿って、第１実施形態に係る半導体記憶装置の読み出し動作の具体例を説明する。図１６には、図１４に示したステップと、選択メモリセルの状態と、信号ＣＬＡＭＰ、信号ＢＵＭＰ、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬ、信号ＲＥＮ、信号ＢＥＮ、信号ＳＥＮ、信号ＳＥＮ２、信号ＬＡＴＮ、信号ＬＡＴＰＢ、信号ＳＷ１Ｂ、信号ＳＷ１Ｐ、信号ＳＷ２Ｂ、信号ＳＷ２Ｐ、及び信号Ｖｓｈｆｔ１の電圧と、選択メモリセルに流れる電流ｉｒｅａｄｗｒｉｔｅの電流値と、の時間関係を示している。
【０１２３】
［時刻Ｔ０］〜［時刻Ｔ２］
時刻Ｔ０において、コントローラ１５は、オン動作（ステップＳ１００１）において、信号ＣＬＡＭＰを電圧Ｖｓｓから電圧ＶＣＬＡＭＰに昇圧する。また、コントローラ１５は、信号ＢＵＭＰを電圧Ｖｓｓから電圧ＶＢＵＭＰに昇圧する。
【０１２４】
時刻Ｔ０において、コントローラ１５は、信号ＲＥＮ、信号ＢＥＮ、信号ＳＥＮ、信号ＳＥＮ２、信号ＬＡＴＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、及び信号Ｖｓｈｆｔ１の電位を“Ｌ”レベルとし、信号ＬＡＴＰＢ、信号ＳＷ１Ｂ、及び信号ＳＷ２Ｂの電位を“Ｈ”レベルとする。また、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬの電位はＶＵＳとなり、電流ｉｒｅａｄｗｒｉｔｅはＩｓｓとなる。
【０１２５】
時刻Ｔ１において、コントローラ１５は、オン動作（ステップＳ１００１）において、信号ＲＥＮを“Ｈ（High）”レベルとする。また、コントローラ１５は、非選択ローカルソース線ＬＳＬを電圧ＶＵＳに維持し、選択ローカルソース線ＬＳＬを電圧Ｖｓｓ（Ｖｓｓ＜ＶＵＳ）に降圧する。
【０１２６】
これにより、図１７に示すように、トランジスタＭ３、Ｍ４はオン状態となる。これにより、ノードＮ１は、ノードＮ２、ノードＮ３、グローバルビット線、ローカルビット線、メモリセルＭＣ、ローカルソ−ス線、及びグローバルソース線を介して接地される。その結果、ノードＮ１の電位が低下し、トランジスタＭ１及びＭ２がオン状態となる。
【０１２７】
トランジスタＭ１、Ｍ３、Ｍ４がオン状態となると、トランジスタＭ１、Ｍ３、Ｍ４は、メモリセルＭＣに対して電圧Ｖｏｎ１を供給する。
【０１２８】
これにより、選択メモリセルＭＣに電圧ＶＣＬＡＭＰに応じた電圧Ｖｏｎ１が印加される。しかし、電圧Ｖｓｅｌを超えないため、選択メモリセルＭＣはオフ状態を維持する。
【０１２９】
［時刻Ｔ２］〜［時刻Ｔ４］
図１６に戻って、時刻Ｔ２〜時刻Ｔ４について説明する。
【０１３０】
時刻Ｔ２において、コントローラ１５は、オン動作（ステップＳ１００２）において、信号ＢＥＮを“Ｈ”レベルとする。
【０１３１】
これにより、図１８に示すように、トランジスタＭ５、Ｍ６は共にオン状態となる。これにより、メモリセルＭＣに対して電圧Ｖｏｎ２（Ｖｏｎ１＜Ｖｏｎ２）を供給する。
【０１３２】
これにより、選択メモリセルＭＣに電圧Ｖｏｎ１よりも大きな電圧Ｖｏｎ２が印加され、オン状態となる。なお、非選択メモリセルＭＣ及び第２半選択メモリセルＭＣには、電圧Ｖｓｓが印加されるのでオフ状態を維持する。また、第１半選択メモリセルＭＣにおいては、選択ローカルビット線ＬＢＬの電圧から非選択ローカルソース線ＬＳＬの電圧を引いた電圧が印加される。つまり、第１半選択メモリセルＭＣに電圧（Ｖｏｎ２−ＶＵＳ）が印加される。この電圧が、電圧Ｖｓｅｌを超えないように、電圧ＶＵＳが設定される必要がある。その結果、第１半選択メモリセルＭＣはオフ状態を維持する。
【０１３３】
なお、この際、選択メモリセルに流れる電流ｉｒｅａｄｗｒｉｔｅは、Ｐ状態の場合にはＩｔｏｎｐとなり、ＡＰ状態の場合にはＩｔｏｎａｐ（Ｉｔｏｎａｐ＜Ｉｔｏｎｐ）となる。
【０１３４】
図１６に戻って、動作波形の続きを説明する。
【０１３５】
時刻Ｔ３において、コントローラ１５は、オン動作（ステップＳ１００２）において、信号ＢＥＮを“Ｌ”レベルとする。これにより、選択メモリセルＭＣに対して電圧Ｖｏｎ２が供給されなくなるが、選択メモリセルＭＣには電圧Ｖｈｏｌｄを超える電圧Ｖｏｎ１が印加されるため、オン状態が維持される。
【０１３６】
なお、時刻Ｔ２〜時刻Ｔ３の時間は、他の時刻と時刻により規定される時間よりも短い。また、時刻Ｔ２〜時刻Ｔ３の時間は、メモリセルＭＣへの読み出しディスターブしない程度の長さとする。
【０１３７】
［時刻Ｔ４］〜［時刻Ｔ６］
コントローラ１５は、第１読み出し動作（ステップＳ１００３）において、信号ＳＷ１Ｐ、を“Ｈ”レベル、信号ＳＷ１Ｂを“Ｌ（Low）”（Ｌ＜Ｈ）レベルとする。
【０１３８】
これにより、図１９に示すように、トランジスタＭ７、Ｍ８はオン状態となる。
【０１３９】
また、トランジスタＭ１はオン状態であり、メモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿１ｓｔ）を供給している。
【０１４０】
トランジスタＭ２は、トランジスタＭ１と同様にノードＮ１の電位に基づいて駆動する。そのため、ノードＮ５に、セル電流（Ｉｃｅｌｌ＿１ｓｔ）のコピー電流（Ｉｃｏｐｙ＿１ｓｔ）を供給する。
【０１４１】
以上の様に、トランジスタＭ１及びＭ２はカレントミラーを構成している。
【０１４２】
そして、ノードＮ６の電位は、コピー電流（Ｉｃｏｐｙ＿１ｓｔ）に基づく電圧情報（信号電圧）Ｖ１ｓｔになる。
【０１４３】
図１６に戻って、動作波形の続きを説明する。コントローラ１５は、時刻Ｔ５において、信号ＲＥＮ、信号ＳＷ１Ｐ、を“Ｌ”レベルに立ち下げ、信号ＳＷ１Ｂを“Ｈ”レベルに立ち上げる。これにより、トランジスタＭ７、及びＭ８がオフ状態となる。その結果、Ｖ１ｓｔがノードＮ６に記憶される。
【０１４４】
［時刻Ｔ６］〜［時刻Ｔ７］
図１６に戻って、動作波形の続きを説明する。コントローラ１５は、“０”書き込み動作（ステップＳ１００４）において、読み出しと同一方向に“０”データ書き込み電流（Ｉｈｏｌｄｐより大きな書き込み電流Ｉｒｅｓｔｗｒｉｔｅｐ）を印加する。
【０１４５】
これにより、書き込み回路１１３により、選択メモリセルＭＣに対して“０”データが書込まれる。
【０１４６】
［時刻Ｔ７］〜［時刻Ｔ８］
コントローラ１５は、第２読み出し動作（ステップＳ１００５）において、信号ＲＥＮ、信号ＳＷ２Ｐ、を“Ｈ”レベル、信号ＳＷ２Ｂを“Ｌ”レベルとする。
【０１４７】
これにより、図２０に示すように、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ１０、Ｍ１１はオン状態となる。トランジスタＭ９は、Ｖ１ｓｔに基づいてオン状態となる。
【０１４８】
トランジスタＭ１、Ｍ３、Ｍ４は、“０”データを記憶しているメモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿２ｎｄ）を供給する。
【０１４９】
トランジスタＭ２は、ノードＮ１の電位に基づいて駆動する。そのため、ノードＮ５に、セル電流（Ｉｃｅｌｌ＿２ｎｄ）のコピー電流（Ｉｃｏｐｙ＿２ｎｄ）を供給しようとする。
【０１５０】
また、トランジスタＭ９は、Ｖ１ｓｔの電圧に基づく定電流トランジスタとしてノードＮ５にセル電流（Ｉｃｅｌｌ＿１ｓｔ）を供給しようとする。
【０１５１】
そして、ノードＮ５およびＮ７の電位は、第一読み出しコピー電流（Ｉｃｏｐｙ＿１ｓｔ）と第二読み出しコピー電流（Ｉｃｏｐｙ＿２ｎｄ）に基づく増幅された動作点電圧情報（信号電圧）Ｖ２ｎｄになる。
【０１５２】
［時刻Ｔ８］〜
図１６に戻って、動作波形の続きを説明する。コントローラ１５は、判定動作（ステップＳ１００６）において、信号ＲＥＮ、信号ＳＷ２Ｐ、信号ＳＥＮを“Ｌ”レベルに立ち下げ、信号ＳＷ２Ｐ、信号ＳＥＮ２、信号Ｖｓｈｆｔ１を“Ｈ”レベルに立ち上げる。また、コントローラ１５は信号ＬＡＴＰＢを“Ｈ”レベルとし、信号ＬＡＴＮを“Ｌ”レベルとする。
【０１５３】
これにより、トランジスタＭ１０、及びＭ１１がオフ状態となる。これにより、ノードＮ７は、電圧情報（信号電圧）Ｖ２ｎｄを記憶する。
【０１５４】
図２１に示すように、増幅部１２２１のトランジスタＭ１３〜Ｍ１９、Ｍ２１、Ｍ２２、Ｍ２４、Ｍ２５、Ｍ２６がオン状態となる。また、トランジスタＭ２７はオフ状態となる。
【０１５５】
これにより、トランジスタＭ２４は、信号Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。トランジスタＭ２５は、信号Ｖｓｈｆｔ１に対応するシフト電流Ｉｓｈｉｆｔ１を流す。また、トランジスタＭ２６は、信号Ｖ２ｎｄに対応する電流Ｉ２ｎｄを流す。
【０１５６】
時刻Ｔ９においてコントローラ１５は、信号ＳＥＮを“Ｈ”レベルにすることで、トランジスタＭ１６とＭ１７がオフ状態となり、トランジスタＭ１６とＭ１７からの電流供給が絶たれる。これにより、ノードＮ９の電位は、電流Ｉ１ｓｔ及びシフト電流Ｉｓｈｉｆｔ１に基づいて決まる。ノードＮ１０の電位は、電流Ｉ２ｎｄに基づいて決まる。これにより、ノードＮ９とノードＮ１０に電圧差が付き、トランジスタＭ１３、Ｍ１４、Ｍ１８、及びＭ２１のポジティブフィードバックにより一気に電圧差が広がる。
【０１５７】
これにより増幅部１２２１は信号ＤＯ及び信号ＤＯＢを確定する。そして、比較部１２２２にて信号ＤＯ及び信号ＤＯＢを比較する。
【０１５８】
＜１−３＞効果
上述した実施形態によれば、プリアンプ１２１は、選択メモリセルＭＣのセレクタをオン状態にさせるためのブースタとして機能するトランジスタＭ５、及びＭ６を備えている。このトランジスタＭ５及びＭ６を用い、第１読み出し動作の前に選択メモリセルＭＣのセレクタをオン状態にする。
【０１５９】
ところで、セレクタがオン状態になる電圧Ｖｓｅｌを与えるような電圧にて読み出し動作を行うと、読み出し電流が大きくディスターブの懸念がある。
【０１６０】
そこで、リードディスターブの低減のため、きわめて短い時間（図１６の時刻Ｔ２〜Ｔ３）のみ、トランジスタＭ６をオン状態にさせる。その後、第１読み出し動作を行う。
【０１６１】
これにより、メモリセルＭＣにセレクタを採用した半導体記憶装置において、適切に読み出し動作を行うことが可能となる。
【０１６２】
＜１−４＞変形例
なお、上記では、ステップＳ１００１−Ｓ１００６にて選択メモリセルＭＣに０データを書き込み方向での読み出しについて説明したが、選択メモリセルＭＣに１データを書き込み方向での読み出しとなるように、第一および第二読み出し方向と第一書き込み方向を１データ書き込み方向としても良い。
【０１６３】
そこで、図２２を用いて、比較例に係る動作について説明する。図２２には、図１４に示したステップと、メモリセルの状態と、信号ＣＬＡＭＰ、信号ＢＵＭＰ、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬ、信号ＲＥＮ、信号ＢＥＮ、信号ＳＥＮ、信号ＳＥＮ２、信号ＬＡＴＮ、信号ＬＡＴＰＢ、信号ＳＷ１Ｂ、信号ＳＷ１Ｐ、信号ＳＷ２Ｂ、信号ＳＷ２Ｐ、及び信号Ｖｓｈｆｔ２の電圧と、選択メモリセルに流れる電流ｉｒｅａｄｗｒｉｔｅの電流値と、の時間関係を示している。
【０１６４】
なお、図２２に示す動作は、図１６で示した動作と基本的に同様である。そのため、以下では図１６と異なる部分について説明する。
【０１６５】
まず、図２２の時刻Ｔ６に示すように、コントローラ１５は、信号ＢＥＮを“Ｌ”レベルから“Ｈ”レベルに上げることにより、プリアンプ１２１が選択メモリセルに書き込み電流Ｉｒｅｓｔｗｒｉｔｅａｐを供給しても良い。
【０１６６】
具体的には、図２２に示すように、時刻Ｔ８以降において、コントローラ１５は、判定動作（ステップＳ１００６）において、信号ＲＥＮ、信号ＳＷ２Ｐ、信号ＳＥＮを“Ｌ”レベルに立ち下げ、信号ＳＷ２Ｐ、信号ＳＥＮ２、信号Ｖｓｈｆｔ２を“Ｈ”レベルに立ち上げる。また、コントローラ１５は信号ＬＡＴＰＢを“Ｈ”レベルとし、信号ＬＡＴＮを“Ｌ”レベルとする。
【０１６７】
図２３に示すように、増幅部１２２１のトランジスタＭ１３〜Ｍ１９、Ｍ２１、Ｍ２２、Ｍ２４、Ｍ２６、Ｍ２７がオン状態となる。また、トランジスタＭ２５はオフ状態となる。
【０１６８】
これにより、トランジスタＭ２４は、信号Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。また、トランジスタＭ２６は、信号Ｖ２ｎｄに対応する電流Ｉ２ｎｄを流す。トランジスタＭ２７は、信号Ｖｓｈｆｔ２に対応するシフト電流Ｉｓｈｉｆｔ２を流す。
【０１６９】
時刻Ｔ９においてコントローラ１５は、信号ＳＥＮを“Ｈ”レベルにすることで、トランジスタＭ１６とＭ１７がオフ状態となり、トランジスタＭ１６とＭ１７からの電流供給が絶たれる。これにより、ノードＮ９の電位は、電流Ｉ１ｓｔに基づいて決まる。ノードＮ１０の電位は、電流Ｉ２ｎｄ及びシフト電流Ｉｓｈｉｆｔ２に基づいて決まる。これにより、ノードＮ９とノードＮ１０に電圧差が付き、トランジスタＭ１３、Ｍ１４、Ｍ１８、及びＭ２１のポジティブフィードバックにより一気に電圧差が広がる。
【０１７０】
これにより増幅部１２２１は信号ＤＯ及び信号ＤＯＢを確定する。そして、比較部１２２２にて信号ＤＯ及び信号ＤＯＢを比較する。
【０１７１】
このように、ステップＳ１００４にて選択メモリセルＭＣに１データを書き込んでも、第１実施形態と同様の効果を得ることができる。
【０１７２】
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、選択メモリセルをオン状態にさせるために段階的に電圧を印加する場合について説明する。尚、第２実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
【０１７３】
＜２−１＞動作
＜２−１−１＞読み出し動作の概要
図２４、及び図２５を用いて、第２実施形態に係る半導体記憶装置の読み出し動作の概要を説明する。
【０１７４】
［ステップＳ２００１］
メモリコントローラ２は、ホスト３から読み出し命令（ホストコマンド）を受信すると、半導体記憶装置１に対してアクティヴコマンド及び読み出しコマンドを発行する。
【０１７５】
半導体記憶装置１は、メモリコントローラ２からアクティヴコマンド及び読み出しコマンドを受信すると、読み出し対象の選択メモリセルＭＣをオン状態にさせるための動作（オン動作）を行う。具体的には、コントローラ１５は、選択メモリセルＭＣに第１電圧を印加する。これにより、図２５に示すように、セル電流は電流Ｉｈｏｌｄｂ（オフ状態）となる。
【０１７６】
［ステップＳ２００２］
半導体記憶装置１は、ステップＳ２００１を行った状態で第１読み出し動作を行う。プリアンプ１２１は、この第１読み出し動作により、読み出し対象のメモリセルＭＣの抵抗状態を、電圧情報（信号電圧）Ｖ１ｓｔとして記憶する。
【０１７７】
［ステップＳ２００３］
半導体記憶装置１は、選択メモリセルＭＣをオン状態にさせるための動作（オン動作）として、選択メモリセルＭＣに第１電圧よりも高い第２電圧を印加する。
【０１７８】
なお、第２電圧の印加はきわめて短い時間（他のステップよりも短い時間）で行われる。
【０１７９】
[ステップＳ２００４]
半導体記憶装置１は、第１読み出し動作の対象となったメモリセルＭＣに対して第２読み出し動作を行なう。プリアンプ１２１は、この第２読み出し動作により、電圧情報（信号電圧）Ｖ２ｎｄを生成する。
【０１８０】
[ステップＳ２００５]
センスアンプユニット１２０は、ステップＳ２００２によって生成された電圧Ｖ１ｓｔと、ステップＳ２００４によって生成された電圧Ｖ２ｎｄとの大小を判定する。具体的には、センスアンプユニット１２０は、電圧Ｖ１ｓｔに基づく電流Ｉ１ｓｔ及び参照電流Ｉｓｈｉｆｔ１を足し合せた電流と、電圧Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することで、選択メモリセルＭＣがオン状態になったか否かを判定できる。
【０１８１】
半導体記憶装置１は、電流Ｉ１ｓｔ＋参照電流Ｉｓｈｉｆｔ１が、電流Ｉｈｏｌｄａｐ未満となるように、参照電流Ｉｓｈｉｆｔ１を生成することで、電流Ｉ２ｎｄが電流Ｉ１ｓｔ＋参照電流Ｉｓｈｉｆｔ１を超える場合、選択メモリセルＭＣがオン状態であると判定できる。
【０１８２】
半導体記憶装置１は、電流Ｉ２ｎｄが電流Ｉ１ｓｔ＋参照電流Ｉｓｈｉｆｔ１を超えない場合は、選択メモリセルはオフ状態であると判定し、ステップＳ２００２を繰り返す。
【０１８３】
半導体記憶装置１は、電流Ｉ２ｎｄが電流Ｉ１ｓｔ＋参照電流Ｉｓｈｉｆｔ１を超える場合は、選択メモリセルはオン状態であると判定し、ステップＳ２００６に移行する。
【０１８４】
[ステップＳ２００６]〜[ステップＳ２００９]
ステップＳ２００６〜ステップＳ２００９は、図１４のステップＳ１００３〜Ｓ１００６と同じである。
【０１８５】
＜２−１−２＞読み出し動作の具体例
図２６の波形図に沿って、第２実施形態に係る半導体記憶装置の読み出し動作の具体例を説明する。図２６には、図２４に示したステップと、メモリセルの状態と、信号ＣＬＡＭＰ、信号ＢＵＭＰ、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬ、信号ＲＥＮ、信号ＢＥＮ、信号ＳＥＮ、信号ＳＥＮ２、信号ＬＡＴＮ、信号ＬＡＴＰＢ、信号ＳＷ１Ｂ、信号ＳＷ１Ｐ、信号ＳＷ２Ｂ、信号ＳＷ２Ｐ、及び信号Ｖｓｈｆｔ１の電圧と、選択メモリセルに流れる電流ｉｒｅａｄｗｒｉｔｅの電流値と、の時間関係を示している。
【０１８６】
［時刻Ｔ１０］〜［時刻Ｔ１２］
時刻Ｔ１０において、コントローラ１５は、オン動作（ステップＳ２００１）において、信号ＣＬＡＭＰを電圧Ｖｓｓから電圧ＶＣＬＡＭＰに昇圧する。また、コントローラ１５は、信号ＢＵＭＰを電圧Ｖｓｓから電圧ＶＢＵＭＰ１に昇圧する。
【０１８７】
時刻Ｔ１０において、コントローラ１５は、信号ＲＥＮ、信号ＢＥＮ、信号ＳＥＮ、信号ＳＥＮ２、信号ＬＡＴＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、及び信号Ｖｓｈｆｔ１の電位を“Ｌ”レベルとし、信号ＬＡＴＰＢ、信号ＳＷ１Ｂ、及び信号ＳＷ２Ｂの電位を“Ｈ”レベルとする。また、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬの電位はＶＵＳとなり、電流ｉｒｅａｄｗｒｉｔｅはＩｓｓとなる。
【０１８８】
時刻Ｔ１１において、コントローラ１５は、オン動作（ステップＳ２００１）において、信号ＲＥＮを“Ｈ”レベルとする。また、コントローラ１５は、非選択ローカルソース線ＬＳＬを電圧ＶＵＳに維持し、選択ローカルソース線ＬＳＬを電圧Ｖｓｓに降圧する。
【０１８９】
これにより、選択メモリセルＭＣに電圧Ｖｏｎ１が印加される。しかし、電圧Ｖｓｅｌを超えないため、選択メモリセルＭＣはオフ状態を維持する。
【０１９０】
［時刻Ｔ１２］〜［時刻Ｔ１４］
時刻Ｔ１２において、コントローラ１５は、オン動作（ステップＳ２００２）において、信号ＢＥＮを“Ｈ”レベルとする。
【０１９１】
これにより、選択メモリセルＭＣに電圧Ｖｏｎ１よりも大きな電圧Ｖｏｎ２が印加される。
【０１９２】
時刻Ｔ１３において、コントローラ１５は、オン動作（ステップＳ２００２）において、信号ＢＥＮを“Ｌ”レベルとする。
【０１９３】
なお、時刻Ｔ１２〜時刻Ｔ１３の時間は、他の時刻と時刻により規定される時間よりも短い。また、時刻Ｔ１２〜時刻Ｔ１３の時間は、メモリセルＭＣへの読み出しディスターブしない程度の長さとする。
【０１９４】
［時刻Ｔ１４］〜［時刻Ｔ１６］
コントローラ１５は、判定動作（ステップＳ２００５）において、信号ＲＥＮ、信号ＳＷ２Ｐ、信号ＳＥＮを“Ｌ”レベルに立ち下げ、信号ＳＷ２Ｐ、信号ＳＥＮ２、信号Ｖｓｈｆｔ１を“Ｈ”レベルに立ち上げる。また、コントローラ１５は信号ＬＡＴＰＢを“Ｈ”レベルとし、信号ＬＡＴＮを“Ｌ”レベルとする。
【０１９５】
時刻Ｔ１５においてコントローラ１５は、信号ＳＥＮを“Ｈ”レベルにすることで、増幅部１２２１は信号ＤＯ及び信号ＤＯＢを確定する。そして、比較部１２２２にて信号ＤＯ及び信号ＤＯＢを比較する。
【０１９６】
半導体記憶装置１は、この比較により、選択メモリセルＭＣがオン状態になったか否かを判定する。本例では、選択メモリセルＭＣはオン状態にならないので、ステップＳ２００２を繰り返す。
【０１９７】
［時刻Ｔ１６］〜［時刻Ｔ２２］
時刻Ｔ１６〜Ｔ２２の動作は、信号ＢＵＭＰの信号制御により生ずるローカルビット線ＬＢＬの電位以外は時刻Ｔ１０〜Ｔ１６の動作と同様である。図２６の例では、コントローラ１５は信号ＢＵＭＰを電圧ＶＢＵＭＰ２（ＶＢＵＭＰ１＜ＶＢＵＭＰ２）とし、時刻Ｔ１８において信号ＢＥＮを“Ｈ”レベルとすることで、ローカルビット線ＬＢＬの電位をＶｏｎ３（Ｖｏｎ２＜Ｖｏｎ３）にする。
【０１９８】
ただし、ここでは、時刻Ｔ１９において、選択メモリセルＭＣはオン状態となっているので、半導体記憶装置１は時刻Ｔ２０〜Ｔ２２の間に「オン状態である」と判定する。
【０１９９】
［時刻Ｔ２２］〜
そして、時刻Ｔ２２以降において、半導体記憶装置１は、図１６で説明した時刻Ｔ４以降と同様の動作を行う。
【０２００】
＜２−２＞効果
上述した実施形態によれば、選択メモリセルＭＣをオン状態にさせる動作において、段階的に選択メモリセルＭＣに印加する電圧を昇圧し、センスアンプを用いて、選択メモリセルＭＣがオン状態になったか否かを判定している。
【０２０１】
第１実施形態では、オン動作において、必ず選択メモリセルＭＣのＶＳＥＬを超える電圧となるように第２電圧を制御していたが、第２実施形態では、段階的に電圧を昇圧することで、選択メモリセルＭＣのＶＳＥＬを超える電圧を生成している。そのため、不必要に大きな電圧を選択メモリセルＭＣに印加する必要がない。これにより、第１実施形態と比較し、更にリードディスターブを抑制することが可能となる。
【０２０２】
＜３＞第３実施形態
第３実施形態について説明する。上述した第１及び第２実施形態では、定電圧型のプリアンプについて説明したが、第３実施形態では、定電流型のプリアンプを採用する場合について説明する。尚、第３実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
【０２０３】
＜３−１＞構成
＜３−１―１＞読み出し回路
図２７を用いて、第３実施形態に係る半導体記憶装置の読み出し回路１１２について説明する。
【０２０４】
図２７に示すように、プリアンプ１２１は、後述する選択メモリセルのオン動作の際に、グローバルビット線ＧＢＬを介してメモリセルＭＣに電流または電圧を供給し、電圧Ｖ３ｒｄ及び電圧Ｖ４ｔｈを生成する。
【０２０５】
また、プリアンプ１２１は、選択メモリセルＭＣがオン状態になった後はグローバルビット線ＧＢＬを介してメモリセルＭＣに電流または電圧を供給し、電圧Ｖ１ｓｔ及び電圧Ｖ２ｎｄを生成する。
【０２０６】
増幅部１２２１は、プリアンプ１２１により生成された電圧Ｖ１ｓｔ及び電圧Ｖ２ｎｄの電圧差を増幅する。そして、増幅部１２２１は、増幅結果として、信号ＤＯ及び信号ＤＯＢを生成する。
【０２０７】
比較部１２２２は、プリアンプ１２１により生成された電圧Ｖ３ｒｄ及び電圧Ｖ４ｔｈの電圧差、または増幅部１２２１により生成された信号ＤＯ及び信号ＤＯＢの電圧差を比較し、比較結果をメモリセルＭＣに記憶されていたデータとしてページバッファ１１４に出力する。
【０２０８】
＜３−１―２＞プリアンプの構成
続いて図２７を用いて、第３実施形態に係る半導体記憶装置のプリアンプ１２１の構成について説明する。なお、第３実施形態で説明するプリアンプ１２１は「定電流型」と呼ばれるタイプのプリアンプであり、メモリセルＭＣに定電圧を印加し、電圧に応じた信号（電流）を取り出す回路である。
【０２０９】
図２８に示すように、ＰＭＯＳトランジスタＭ２８、Ｍ２９、Ｍ３０、Ｍ３１、Ｍ３２、Ｍ３４、Ｍ３６、Ｍ３８、ＮＭＯＳトランジスタＭ３３、Ｍ３５、Ｍ３７、Ｍ３９を備えている。
【０２１０】
トランジスタＭ２８の一端は電源電圧ＶＤＤが印加され、他端はノードＮ１６に接続され、ゲート電極は信号ＬＯＡＤが供給される。
【０２１１】
トランジスタＭ２９の一端はノードＮ１６に接続され、他端はノードＮ１７（グローバルビット線）に接続され、ゲート電極は信号ＲＥＮＢが供給される。
【０２１２】
トランジスタＭ３０の一端は電源電圧ＶＤＤが印加され、他端はノードＮ１８に接続され、ゲート電極は信号ＢＵＭＰが供給される。
【０２１３】
トランジスタＭ３１の一端はノードＮ１８に接続され、他端はノードＮ１７（グローバルビット線）に接続され、ゲート電極は信号ＢＥＮＢが供給される。
【０２１４】
このトランジスタＭ３０及びＭ３１は、選択メモリセルＭＣをオン状態にするためのブースタとして機能する。詳細については後述する。
【０２１５】
トランジスタＭ３２の一端はノードＮ１７に接続され、他端はノードＮ１９に接続され、ゲート電極は信号ＳＷ１Ｂａが供給される。
【０２１６】
トランジスタＭ３３の一端はノードＮ１７に接続され、他端はノードＮ１９に接続され、ゲート電極は信号ＳＷ１Ｐａが供給される。
【０２１７】
トランジスタＭ３２及びトランジスタＭ３３は一つのスイッチとして機能する。また、このスイッチは、後述するように、選択メモリセルＭＣのセレクタ・オン動作にてのみ用いられるスイッチである。また、トランジスタＭ３２及びトランジスタＭ３３がオン状態になる場合、ノードＮ１９に電圧Ｖ３ｒｄを供給する。このように、ノードＮ１７の電位は電圧Ｖ３ｒｄとして比較部１２２２に供給される。トランジスタＭ３２、Ｍ３３、ノードＮ１７は、Ｖ３ｒｄ生成部として考えることができる。
【０２１８】
トランジスタＭ３４の一端はノードＮ１７に接続され、他端はノードＮ２０に接続され、ゲート電極は信号ＳＷ１Ｂｂが供給される。
【０２１９】
トランジスタＭ３５の一端はノードＮ１７に接続され、他端はノードＮ２０に接続され、ゲート電極は信号ＳＷ１Ｐｂが供給される。
【０２２０】
トランジスタＭ３４及びトランジスタＭ３５は一つのスイッチとして機能する。また、このスイッチは、後述するように、選択メモリセルＭＣがオン状態になった後の第１読み出し動作にてのみ用いられるスイッチである。また、トランジスタＭ３４及びトランジスタＭ３５がオン状態になる場合、ノードＮ２０に電圧Ｖ１ｓｔを供給する。このように、ノードＮ１７の電位は電圧Ｖ１ｓｔとして増幅部１２２１に供給される。トランジスタＭ３４、Ｍ３５、ノードＮ１７は、Ｖ１ｓｔ生成部として考えることができる。
【０２２１】
トランジスタＭ３６の一端はノードＮ１７に接続され、他端はノードＮ２１に接続され、ゲート電極は信号ＳＷ２Ｂａが供給される。
【０２２２】
トランジスタＭ３７の一端はノードＮ１７に接続され、他端はノードＮ２１に接続され、ゲート電極は信号ＳＷ２Ｐａが供給される。
【０２２３】
トランジスタＭ３６及びトランジスタＭ３７は一つのスイッチとして機能する。また、このスイッチは、後述するように、選択メモリセルＭＣのセレクタ・オン動作にてのみ用いられるスイッチである。また、トランジスタＭ３６及びトランジスタＭ３７がオン状態になる場合、ノードＮ２１に電圧Ｖ４ｔｈを供給する。このように、ノードＮ１７の電位は電圧Ｖ４ｔｈとして比較部１２２２に供給される。トランジスタＭ３６、Ｍ３７、ノードＮ１７は、Ｖ４ｔｈ生成部として考えることができる。
【０２２４】
トランジスタＭ３８の一端はノードＮ１７に接続され、他端はノードＮ２２に接続され、ゲート電極は信号ＳＷ２Ｂｂが供給される。
【０２２５】
トランジスタＭ３９の一端はノードＮ１７に接続され、他端はノードＮ２２に接続され、ゲート電極は信号ＳＷ２Ｐｂが供給される。
【０２２６】
トランジスタＭ３８及びトランジスタＭ３９は一つのスイッチとして機能する。また、このスイッチは、後述するように、選択メモリセルＭＣがオン状態になった後の第２読み出し動作にてのみ用いられるスイッチである。また、トランジスタＭ３８及びトランジスタＭ３９がオン状態になる場合、ノードＮ２２に電圧Ｖ２ｎｄを供給する。このように、ノードＮ１７の電位は電圧Ｖ２ｎｄとして増幅部１２２１に供給される。トランジスタＭ３８、Ｍ３９、ノードＮ１７は、Ｖ２ｎｄ生成部として考えることができる。
【０２２７】
＜３−２＞動作
＜３−２−１＞読み出し動作の概要
図２９、及び図３０を用いて、第３実施形態に係る半導体記憶装置の読み出し動作の概要を説明する。
【０２２８】
［ステップＳ３００１］
メモリコントローラ２は、ホスト３から読み出し命令（ホストコマンド）を受信すると、半導体記憶装置１に対してアクティヴコマンド及び読み出しコマンドを発行する。
【０２２９】
半導体記憶装置１は、メモリコントローラ２からアクティヴコマンド及び読み出しコマンドを受信すると、読み出し対象の選択メモリセルＭＣのセレクタ（選択セレクタ）をオン状態にさせるための動作（オン動作）を行う。具体的には、コントローラ１５は、選択メモリセルＭＣに第１電流を供給する。選択メモリセルＭＣは、オフ状態においては、電流を多く流さないため、キャパシタと同様にみなせる。そのため、選択メモリセルＭＣの一端に第１電流が流れ込むことにより、充電される。
【０２３０】
［ステップＳ３００２］
半導体記憶装置１は、ステップＳ３００１を行った状態で第３読み出し動作を行う。プリアンプ１２１は、この第３読み出し動作により、読み出し対象のメモリセルＭＣに印加されている電圧を、電圧情報（信号電圧）Ｖ３ｒｄとして記憶する。そして、この電圧信号Ｖ３ｒｄを基準電圧とし、後述する電圧信号Ｖ４ｔｈの変化を判定する。
【０２３１】
［ステップＳ３００３］
ステップＳ３００１の動作では、選択メモリセルＭＣはオン状態にならない。そこで、半導体記憶装置１は、選択メモリセルＭＣをオン状態にさせるための動作（オン動作）として、選択メモリセルＭＣに第２電流を供給する。つまり、選択メモリセルＭＣには、第１電流と第２電流が供給されることとなる。選択メモリセルＭＣの一端が第１電流及び第２電流により充電される。
【０２３２】
なお、第２電流の供給はきわめて短い時間（他のステップよりも短い時間）で行われる。そのため、ステップＳ３００３の短い期間に、選択メモリセルＭＣの一端が急峻に充電される。
【０２３３】
[ステップＳ３００４]
半導体記憶装置１は、第３読み出し動作の対象となったメモリセルＭＣに対して第４読み出し動作を行なう。プリアンプ１２１は、この第４読み出し動作により、電圧情報（信号電圧）Ｖ４ｔｈを生成する。
【０２３４】
[ステップＳ３００５]
センスアンプユニット１２０は、ステップＳ３００２によって生成されたＶ３ｒｄと、ステップＳ３００４によって生成されたＶ４ｔｈとの大小を判定する。具体的には、比較部１２２２は、電圧Ｖ３ｒｄと、電圧Ｖ４ｔｈとを比較する。
【０２３５】
図３０に示したように、メモリセルＭＣに電流を供給すると、電圧Ｖｓｅｌに達するまではメモリセルＭＣに印加される電圧は昇圧される。そして、電圧Ｖｓｅｌを超えるとメモリセルＭＣに印加される電圧は降圧される。
【０２３６】
本実施形態では、半導体記憶装置１は、この特性を利用して、電圧の変化からセレクタがオン状態か否かを判定する。
【０２３７】
半導体記憶装置１は、初回の電流供給（ステップＳ３００１）により生成される電圧Ｖｏｎ１を基準電圧とし、２回目以降の電流供給により、メモリセルＭＣに印加される電圧が降圧されたか否かを判定する。
【０２３８】
つまり、半導体記憶装置１は、ステップＳ３００３、Ｓ３００４の結果が図３０に示すＳＳ１の範囲にある場合は、「メモリセルＭＣはオフ状態」と判定する。また、半導体記憶装置１は、ステップＳ３００３、Ｓ３００４の結果が図３０に示すＳＳ２の範囲にある場合は、「メモリセルＭＣはオン状態」と判定する。
【０２３９】
半導体記憶装置１は、メモリセルがオン状態ではないと判定する場合、ステップＳ３００３、Ｓ３００４を繰り返す。
【０２４０】
半導体記憶装置１は、メモリセルがオン状態であると判定する場合、選択メモリセルＭＣのオン状態を保つ定電流を供給しつつ、ステップＳ３００６に進む。
【０２４１】
[ステップＳ３００６]〜[ステップＳ３００９]
ステップＳ３００６〜ステップＳ３００９は、図１４のステップＳ１００３〜Ｓ１００６と同じである。
【０２４２】
＜３−２−１＞読み出し動作の具体例
図３１の波形図に沿って、第３実施形態に係る半導体記憶装置の読み出し動作の具体例を説明する。図３１には、図２９に示したステップと、メモリセルの状態と、信号ＬＯＡＤ、信号ＢＵＭＰ、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬ、信号ＲＥＮＢ、信号ＢＥＮＢ、信号ＳＷ１Ｂａ、信号ＳＷ１Ｐａ、信号ＳＷ１Ｂｂ、信号ＳＷ１Ｐｂ、信号ＳＷ２Ｂａ、信号ＳＷ２Ｐａ、信号ＳＷ２Ｂｂ、信号ＳＷ２Ｐｂ、選択メモリセルに印加される電圧Ｖ３ｒｄ、及び電圧Ｖ４ｔｈの電圧と、の時間関係を示している。
【０２４３】
［時刻Ｔ３０］〜［時刻Ｔ３２］
時刻Ｔ３０において、コントローラ１５は、オン動作（ステップＳ３００１）において、信号ＬＯＡＤを電圧Ｖｓｓから電圧ＶＬＯＡＤ（Ｖｓｓ＞ＶＬＯＡＤ）に降圧する。また、コントローラ１５は、信号ＢＵＭＰを電圧Ｖｓｓから電圧ＶＢＵＭＰ（ＶＬＯＡＤ＞ＶＢＵＭＰ）に降圧する。
【０２４４】
時刻Ｔ３０において、コントローラ１５は、信号ＳＷ１Ｂａ、信号ＳＷ１Ｂｂ、信号ＳＷ２Ｂａ、及び信号ＳＷ２Ｂｂの電位を“Ｌ”レベルとし、信号ＲＥＮＢ、信号ＢＥＮＢ、信号ＳＷ１Ｐａ、信号ＳＷ１Ｐｂ、信号ＳＷ２Ｐａ、及び信号ＳＷ２Ｐｂ、の電位を“Ｈ”レベルとする。また、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬの電位はＶＵＳとなる。
【０２４５】
時刻Ｔ３１において、コントローラ１５は、オン動作（ステップＳ３００１）において、信号ＳＷ１Ｂａを“Ｈ”レベルとし、信号ＳＷ１Ｐａ、信号ＲＥＮＢを“Ｌ”レベルとする。また、コントローラ１５は、非選択ローカルソース線ＬＳＬを電圧ＶＵＳに維持し、選択ローカルソース線ＬＳＬを電圧Ｖｓｓに降圧する。
【０２４６】
図３２に示すように、トランジスタＭ２８及びＭ２９はオン状態になり、選択メモリセルＭＣに、第１電流Ｉｏｎ１を供給する。これにより、選択メモリセルＭＣに電圧Ｖｏｎ１（Ｖ３ｒｄ）が印加される。しかし、電圧Ｖｓｅｌを超えないため、選択メモリセルＭＣはオフ状態を維持する。また、この時のノードＮ１７の電位を電圧Ｖ３ｒｄとする。
【０２４７】
また、トランジスタＭ３２及びＭ３３がオン状態になるので、ノードＮ１７の電圧がノードＮ１９に転送される。
【０２４８】
［時刻Ｔ３２］〜［時刻Ｔ３４］
時刻Ｔ３２において、コントローラ１５は、オン動作（ステップＳ２００２）において、信号ＳＷ１Ｐａを“Ｈ”レベルとし、信号ＳＷ１Ｂａ、信号ＢＥＮＢを“Ｌ”レベルとする。
【０２４９】
図３２に示すように、トランジスタＭ３０及びＭ３１はオン状態になり、選択メモリセルＭＣに、第２電流Ｉｏｎ２を供給する。
【０２５０】
これにより、選択メモリセルＭＣに電圧Ｖｏｎ１よりも大きな電圧Ｖｏｎ２が印加される。また、この時のノードＮ１７の電位を電圧Ｖ４ｔｈとする。
【０２５１】
時刻Ｔ３３において、コントローラ１５は、オン動作（ステップＳ３００２）において、信号ＢＥＮＢ、信号ＳＷ２Ｂａを“Ｈ”レベルとし、信号ＳＷ２Ｐａを”Ｌ”レベルとする。
【０２５２】
これにより、トランジスタＭ３６及びＭ３７がオン状態になるので、ノードＮ１７の電圧がノードＮ２１に転送される。
【０２５３】
なお、時刻Ｔ３２〜時刻Ｔ３３の時間は、他の時刻と時刻により規定される時間よりも短い。
【０２５４】
時刻Ｔ３３〜３４において、比較部１２２２によって、電圧Ｖ３ｒｄと、電圧Ｖ４ｔｈの大小を比較する。
【０２５５】
本例では、電圧Ｖ４ｔｈの方が電圧Ｖ３ｒｄよりも大きいので、半導体記憶装置１は、選択メモリセルＭＣはオフ状態であると判定する。そして、半導体記憶装置１は、選択メモリセルＭＣがオン状態となるまで、ステップＳ３００３〜Ｓ３００５を繰り返す。
【０２５６】
［時刻Ｔ３８］〜［時刻Ｔ３９］
時刻Ｔ３５〜Ｔ３８の動作にて、半導体記憶装置１は、電圧Ｖ４ｔｈの方が電圧Ｖ３ｒｄよりも小さい、つまり選択メモリセルＭＣはオフ状態であると判定する。
【０２５７】
そのため、時刻Ｔ３８において、コントローラ１５は、第１読み出し動作（ステップＳ３００６）において、信号ＳＷ１Ｂｂ、信号ＳＷ２Ｐａを“Ｈ”レベルとし、信号ＳＷ１Ｐｂ、信号ＳＷ２Ｂａを“Ｌ”レベルとする。
【０２５８】
これにより、図３４に示すように、トランジスタＭ３４及び３５がオン状態となり、電圧Ｖ１ｓｔをノードＮ１７からノードＮ２０に転送することができる。
【０２５９】
［時刻Ｔ３９］〜［時刻Ｔ４０］
コントローラ１５は、ステップＳ３００７を実行する。
【０２６０】
［時刻Ｔ４０］〜［時刻Ｔ４１］
時刻Ｔ４０において、コントローラ１５は、第２読み出し動作（ステップＳ３００８）において、信号ＳＷ２Ｂｂを“Ｈ”レベルとし、信号ＳＷ２Ｐｂを“Ｌ”レベルとする。
【０２６１】
これにより、図３５に示すように、トランジスタＭ３８及び３９がオン状態となり、電圧Ｖ２ｎｄをノードＮ１７からノードＮ２２に転送することができる。
【０２６２】
［時刻Ｔ４１］〜
そして、時刻Ｔ４１以降において、半導体記憶装置１は、図１６で説明した時刻Ｔ４以降と同様の動作を行う。
【０２６３】
＜３−３＞効果
上述した実施形態によれば、比較部１２２２によって、選択メモリセルＭＣに印加される電圧を監視している。そして、選択メモリセルＭＣに２回目以降に印加される電圧（Ｖ４ｔｈ）が１回目に印加されたときの基準電圧（Ｖ３ｒｄ）を下回ったと判定する場合、選択メモリセルＭＣはオン状態であると判定する。
【０２６４】
このように、第３実施形態によれば、プリアンプ１２１として定電流型を採用する場合においても、第２実施形態と同様の効果をえることが可能となる。
【０２６５】
＜３−４＞変形例
なお、「定電流型」と呼ばれるタイプのプリアンプは、書き込み電流を流す構成であっても良い。以下に、図３６及び図３７を用いて、第３実施形態の変形例について説明する。
【０２６６】
＜３−４―２＞プリアンプの構成
図３６を用いて、第３実施形態の変形例に係る半導体記憶装置のプリアンプ１２１の構成について説明する。なお、第３実施形態の変形例で説明するプリアンプ１２１は「定電流型」と呼ばれるタイプのプリアンプであり、更にメモリセルに書き込み電流を供給する定電流回路を備えている。
【０２６７】
図３６に示すように、ＰＭＯＳトランジスタＭ２８、Ｍ２９、Ｍ３４、Ｍ３８、Ｍ４０、Ｍ４１、ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ３５、Ｍ３９を備えている。
【０２６８】
トランジスタＭ２８の一端は電源電圧ＶＤＤＲ（読み出し用の電圧）が印加され、他端はノードＮ１６に接続され、ゲート電極は信号ＬＯＡＤが供給される。
【０２６９】
トランジスタＭ２９の一端はノードＮ１６に接続され、他端はノードＮ１７（グローバルビット線）に接続され、ゲート電極は信号ＲＥＮＢが供給される。
【０２７０】
トランジスタＭ５の一端は電源電圧ＶＤＤが印加され、他端はノードＮ４に接続され、ゲート電極は信号ＢＵＭＰが供給される。
【０２７１】
トランジスタＭ６の一端はノードＮ４に接続され、他端はノードＮ１７（グローバルビット線）に接続され、ゲート電極は信号ＢＥＮが供給される。
【０２７２】
このトランジスタＭ５及びＭ６は、選択メモリセルＭＣをオン状態にするためのブースタとして機能する。
【０２７３】
トランジスタＭ３４の一端はノードＮ１７に接続され、他端はノードＮ２０に接続され、ゲート電極は信号ＳＷ１Ｂｂが供給される。
【０２７４】
トランジスタＭ３５の一端はノードＮ１７に接続され、他端はノードＮ２０に接続され、ゲート電極は信号ＳＷ１Ｐｂが供給される。
【０２７５】
トランジスタＭ３４及びトランジスタＭ３５は一つのスイッチとして機能する。また、このスイッチは、後述するように、選択メモリセルＭＣがオン状態になった後の第１読み出し動作にてのみ用いられるスイッチである。また、トランジスタＭ３４及びトランジスタＭ３５がオン状態になる場合、ノードＮ２０に電圧Ｖ１ｓｔを供給する。このように、ノードＮ１７の電位は電圧Ｖ１ｓｔとして増幅部１２２１に供給される。トランジスタＭ３４、Ｍ３５、ノードＮ１７は、Ｖ１ｓｔ生成部として考えることができる。
【０２７６】
トランジスタＭ３８の一端はノードＮ１７に接続され、他端はノードＮ２２に接続され、ゲート電極は信号ＳＷ２Ｂｂが供給される。
【０２７７】
トランジスタＭ３９の一端はノードＮ１７に接続され、他端はノードＮ２２に接続され、ゲート電極は信号ＳＷ２Ｐｂが供給される。
【０２７８】
トランジスタＭ３８及びトランジスタＭ３９は一つのスイッチとして機能する。また、このスイッチは、後述するように、選択メモリセルＭＣがオン状態になった後の第２読み出し動作にてのみ用いられるスイッチである。また、トランジスタＭ３８及びトランジスタＭ３９がオン状態になる場合、ノードＮ２２に電圧Ｖ２ｎｄを供給する。このように、ノードＮ１７の電位は電圧Ｖ２ｎｄとして増幅部１２２１に供給される。トランジスタＭ３８、Ｍ３９、ノードＮ１７は、Ｖ２ｎｄ生成部として考えることができる。
【０２７９】
トランジスタＭ４０の一端は電源電圧ＶＤＤＷ（書き込み用の電圧）が印加され、他端はノードＮ２３に接続され、ゲート電極は信号ＬＯＡＤＷが供給される。
【０２８０】
トランジスタＭ４１の一端はノードＮ２３に接続され、他端はノードＮ１７（グローバルビット線）に接続され、ゲート電極は信号ＷＥＮＢが供給される。
【０２８１】
このトランジスタＭ４０及びＭ４１は、選択メモリセルＭＣに書き込み定電流を供給するための書き込み定電流回路として機能する。
【０２８２】
＜３−４−３＞読み出し動作の具体例
本変形例では、基本的に図２９のステップS３００３〜S３００５が無い動作となる。
【０２８３】
図３７の波形図に沿って、第３実施形態の変形例に係る半導体記憶装置の読み出し動作の具体例を説明する。図３７には、図２９に示したステップと、メモリセルの状態と、信号ＬＯＡＤ、信号ＬＯＡＤＷ、信号ＢＵＭＰ、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬ、信号ＲＥＮＢ、信号ＢＥＮ、信号ＷＥＮＢ、信号ＳＥＮ、ＳＥＮ２、信号ＳＷ１Ｂｂ、信号ＳＷ１Ｐｂ、信号ＳＷ２Ｂｂ、信号ＳＷ２Ｐｂ、信号Ｖｓｈｆｔ１の電圧と、電流値ｉｒｅａｄｗｒｉｔｅの電流値と、の時間関係を示している。
【０２８４】
［時刻Ｔ０］〜［時刻Ｔ１］
時刻Ｔ０において、コントローラ１５は、オン動作（ステップＳ３００１）において、信号ＬＯＡＤを電圧Ｖｓｓから電圧ＶＬＯＡＤ（Ｖｓｓ＞ＶＬＯＡＤ）に降圧する。また、コントローラ１５は、信号ＬＯＡＤＷを電圧Ｖｓｓから電圧ＶＬＯＡＤＷ（ＶＬＯＡＤＷ＜ＶＬＯＡＤ）に降圧する。また、コントローラ１５は、信号ＢＵＭＰを電圧Ｖｓｓから電圧ＶＢＵＭＰに昇圧する。
【０２８５】
時刻Ｔ０において、コントローラ１５は、信号ＢＥＮ、信号ＳＥＮ、信号ＳＥＮ２、信号Ｖｓｈｆｔ１、信号ＳＷ１Ｂｂ、及び信号ＳＷ２Ｂｂの電位を“Ｌ”レベルとし、信号ＲＥＮＢ、信号ＷＥＮＢ、信号ＳＷ１Ｐｂ、及び信号ＳＷ２Ｐｂ、の電位を“Ｈ”レベルとする。また、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬの電位はＶＵＳとなる。
【０２８６】
時刻Ｔ１において、コントローラ１５は、オン動作（ステップＳ３００１）において、信号ＲＥＮＢを“Ｌ”レベルとする。また、コントローラ１５は、非選択ローカルソース線ＬＳＬを電圧ＶＵＳに維持し、選択ローカルソース線ＬＳＬを電圧Ｖｓｓに降圧する。
【０２８７】
トランジスタＭ２８及びＭ２９はオン状態になり、選択メモリセルＭＣに、第１電流Ｉｏｎ１を供給する。これにより、選択メモリセルＭＣに電圧Ｖｏｎ１が印加される。しかし、電圧Ｖｓｅｌを超えないため、選択メモリセルＭＣはオフ状態を維持する。
【０２８８】
［時刻Ｔ２］〜［時刻Ｔ４］
時刻Ｔ２において、コントローラ１５は、オン動作（ステップＳ２００２）において、信号ＢＥＮを“Ｈ”レベルとする。
【０２８９】
トランジスタＭ５及びＭ６はオン状態になり、選択メモリセルＭＣに、第２電流Ｉｏｎ２を供給する。
【０２９０】
これにより、選択メモリセルＭＣに電圧Ｖｏｎ１よりも大きな電圧Ｖｏｎ２が印加される。この際、選択メモリセルＭＣには、定電圧ブーストした電圧によって途中でオンし、定電流制御された電圧となる。
【０２９１】
時刻Ｔ３において、コントローラ１５は、オン動作（ステップＳ３００２）において、信号ＢＥＮを“Ｌ”レベルとする。これにより、選択メモリセルＭＣには定電流で定めた電流が流れる。
【０２９２】
なお、時刻Ｔ２〜時刻Ｔ３の時間は、他の時刻と時刻により規定される時間よりも短い。
【０２９３】
［時刻Ｔ４］〜［時刻Ｔ９］
時刻Ｔ４において、コントローラ１５は、第１読み出し動作（ステップＳ３００６）において、信号ＳＷ１Ｂｂを“Ｈ”レベルとし、信号ＳＷ１Ｐｂを“Ｌ”レベルとする。
【０２９４】
これにより、トランジスタＭ３４及び３５がオン状態となり、電圧Ｖ１ｓｔをノードＮ１７からノードＮ２０に転送することができる。
【０２９５】
時刻Ｔ６において、コントローラ１５は、信号ＷＥＮＢを”Ｌ”レベルにすることで、書き込み電流を選択メモリセルＭＣに供給する（ステップＳ３００７を行う）。このとき選択メモリセルＭＣには、電圧Ｖｌｏａｄ及び電圧Ｖｌｏａｄｗに基づく合算電流が供給される。
【０２９６】
時刻Ｔ７において、コントローラ１５は、第２読み出し動作（ステップＳ３００８）において、信号ＳＷ２Ｂｂを“Ｈ”レベルとし、信号ＳＷ２Ｐｂを“Ｌ”レベルとする。
【０２９７】
これにより、トランジスタＭ３８及び３９がオン状態となり、電圧Ｖ２ｎｄをノードＮ１７からノードＮ２２に転送することができる。
【０２９８】
［時刻Ｔ４１］〜
そして、時刻Ｔ４１以降において、半導体記憶装置１は、図１６で説明した時刻Ｔ４以降と同様の動作を行う。
【０２９９】
＜４＞その他
なお、上述した各実施形態では、メモリセルＭＣの構成として、第１例を適用する場合について説明した。しかし、上述した各実施形態では、メモリセルＭＣの構成として、第２例を適用しても良く、第１例を適用した場合と同様な効果を得ることができる。
【０３００】
また、上述した各実施形態において、メモリシステム、または半導体記憶装置はそれぞれパッケージでも良い。
【０３０１】
また、上記各実施形態における接続なるタームは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０３０２】
ここでは、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。
【０３０３】
例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。
【０３０４】
また、揮発性メモリ、不揮発性メモリを問わず、電流または電圧の印加にともなう抵抗変化によりデータを記憶、もしくは、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する半導体記憶装置に適用可能である。
【０３０５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０３０６】
１…半導体記憶装置
２…メモリコントローラ
３…ホスト
４…メモリシステム
１０…周辺回路
１１…コア回路
１２…カラムデコーダ
１３…ロウデコーダ
１４…コマンドアドレス入力回路
１５…コントローラ
１６…ＩＯ回路
２１…ホストインタフェース
２２…データバッファ
２３…レジスタ
２４…ＣＰＵ
２５…デバイスインタフェース
２６…ＥＣＣ回路
１１１…メモリセルアレイ
１１２…読み出し回路
１１３…書き込み回路
１１４…ページバッファ
１１５…シンク回路
１２０…センスアンプユニット
１２１…プリアンプ
１２２…センスアンプ
１１１０…サブメモリセルアレイ
１１１２…カラムスイッチ回路
１１１３…ロウスイッチ回路
１２２１…増幅部
１２２２…比較部
【図１】
2020161201.tif 000003
【図２】
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【図３】
2020161201.tif 000005
【図４】
2020161201.tif 000006
【図５】
2020161201.tif 000007
【図６】
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【図７】
2020161201.tif 000009
【図８】
2020161201.tif 000010
【図９】
2020161201.tif 000011
【図１０】
2020161201.tif 000012
【図１１】
2020161201.tif 000013
【図１２】
2020161201.tif 000014
【図１３】
2020161201.tif 000015
【図１４】
2020161201.tif 000016
【図１５】
2020161201.tif 000017
【図１６】
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【図１７】
2020161201.tif 000019
【図１８】
2020161201.tif 000020
【図１９】
2020161201.tif 000021
【図２０】
2020161201.tif 000022
【図２１】
2020161201.tif 000023
【図２２】
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【図２３】
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【図２４】
2020161201.tif 000026
【図２５】
2020161201.tif 000027
【図２６】
2020161201.tif 000028
【図２７】
2020161201.tif 000029
【図２８】
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【図２９】
2020161201.tif 000031
【図３０】
2020161201.tif 000032
【図３１】
2020161201.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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