(57)【要約】【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第１配線層４６と、第１配線層と隣り合って配置された第２配線層４６と、第１配線層と第２配線層との間に設けられた第１半導体層３１＿２と、第１配線層と第２配線層との間に設けられた第２半導体層３１＿３と、第１半導体層と第２半導体層との間に設けられ、第１半導体層及び第２半導体層にそれぞれ接する第１絶縁層３０と、第１及び第２半導体層並びに第１絶縁層上に設けられた第３半導体層３１Ｂ と、第１配線層と第２配線層の間に設けられ、第１絶縁層に接する第２絶縁層４９と、第１配線層と第１半導体層との間に設けられた第１電荷蓄積層３３と、第２配線層と第２半導体層との間に設けられた第２電荷蓄積層３３とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、前記半導体基板に平行な第１方向に延伸する第１配線層と、
前記半導体基板に平行であり且つ前記第１方向に交差する第２方向において前記第１配線層と隣り合って配置され、前記第１方向に延伸する第２配線層と、
前記第１配線層と前記第２配線層との間に設けられ、前記半導体基板に垂直な第３方向に延伸する第１半導体層と、
前記第１配線層と前記第２配線層との間に設けられ、前記第３方向に延伸する第２半導体層と、
前記第１半導体層と第２半導体層との間に設けられ、前記第１半導体層及び第２半導体層にそれぞれ接し、前記第３方向に延伸する第１絶縁層と、
前記第１及び第２半導体層並びに前記第１絶縁層上に設けられた第３半導体層と、
前記第１配線層と前記第２配線層との間に設けられ、前記第１絶縁層に接し、前記第２方向に延伸する第２絶縁層と、
前記第１配線層と前記第１半導体層との間に設けられた第１電荷蓄積層と、
前記第２配線層と前記第２半導体層との間に設けられた第２電荷蓄積層と
を備える半導体記憶装置。
【請求項２】
前記第１電荷蓄積層は前記第２方向において前記第１配線層と対向し、前記第２電荷蓄積層は前記第２方向において前記第２配線層と対向する請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板の上方且つ前記第１及び第２配線層並びに前記第２絶縁層の下方に設けられている第３配線層と、
前記第３配線層内において、前記第１絶縁層を囲み、上面に前記第１及び第２半導体層が接している第４半導体層と、
前記第３配線層と前記第４半導体層との間に設けられたゲート絶縁膜と
を更に備え、
前記ゲート絶縁膜は、前記第１及び第２電荷蓄積層と同じ材料を含む、
請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２絶縁層内にエアギャップが設けられている、
請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１配線層の一部及び前記第１半導体層の一部を含む第１メモリセルと、
前記第２配線層の一部及び前記第２半導体層の一部を含む第２メモリセルと
を更に備える、
請求項１乃至４のいずれか一項記載の半導体記憶装置。
【請求項６】
前記第１配線層の上方に設けられ、前記第１方向に延伸する第４配線層と、
前記第２配線層の上方に設けられ、前記第２方向において前記第４配線層と隣り合って配置され、前記第１方向に延伸する第５配線層と、
前記第４配線層と前記第１半導体層との間に設けられた第３電荷蓄積層と、
前記第５配線層と前記第２半導体層との間に設けられた第４電荷蓄積層と
を更に備え、
前記第１絶縁層は、前記第１配線層の上方且つ前記第４配線層の下方において、前記第１及び２方向に突出した突出部を有する、
請求項１乃至５のいずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９２５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の上方に設けられ、半導体基板に平行な第１方向に延伸する第１配線層と、半導体基板に平行であり且つ第１方向に交差する第２方向において第１配線層と隣り合って配置され、第１方向に延伸する第２配線層と、第１配線層と第２配線層との間に設けられ、半導体基板に垂直な第３方向に延伸する第１半導体層と、第１配線層と第２配線層との間に設けられ、第３方向に延伸する第２半導体層と、第１半導体層と第２半導体層との間に設けられ、第１半導体層及び第２半導体層にそれぞれ接し、第３方向に延伸する第１絶縁層と、第１及び第２半導体層並びに第１絶縁層上に設けられた第３半導体層と、第１配線層と第２配線層との間に設けられ、第１絶縁層に接し、第２方向に延伸する第２絶縁層と、第１配線層と第１半導体層との間に設けられた第１電荷蓄積層と、第２配線層と第２半導体層との間に設けられた第２電荷蓄積層とを含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図４】図４は、図３におけるＢ１−Ｂ２線に沿った断面図である。
【図５】図５は、図３におけるＡ１−Ａ２線に沿った断面図である。
【図６】図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図８】図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図９】図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１０】図１０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１１】図１１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１２】図１２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１３】図１３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１４】図１４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１５】図１５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１６】図１６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１７】図１７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１８】図１８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図１９】図１９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図２０】図２０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図２１】図２１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図２２】図２２は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイのＢ１−Ｂ２断面図である。
【図２３】図２３は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイのＡ１−Ａ２断面図である。
【図２４】図２４は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図２５】図２５は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図２６】図２６は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図２７】図２７は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図２８】図２８は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図２９】図２９は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図３０】図３０は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図３１】図３１は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図３２】図３２は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図３３】図３３は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図３４】図３４は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図３５】図３５は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図３６】図３６は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図３７】図３７は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイのＢ１−Ｂ２断面図である。
【図３８】図３８は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイのＡ１−Ａ２断面図である。
【図３９】図３９は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図４０】図４０は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図４１】図４１は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図４２】図４２は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図４３】図４３は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図４４】図４４は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図４５】図４５は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図４６】図４６は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図４７】図４７は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図４８】図４８は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図４９】図４９は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図５０】図５０は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図５１】図５１は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図５２】図５２は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図５３】図５３は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図５４】図５４は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【図５５】図５５は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成
１．１．１  半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、大まかにメモリコア部１０と周辺回路部２０とを含む。
【００１１】
メモリコア部１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
【００１２】
メモリセルアレイ１１は、複数のブロックＢＬＫを備えている。図１の例では３つのブロックＢＬＫ０〜ＢＬＫ２を示しているが、その数は限定されない。ブロックＢＬＫは、ロウ及びカラムに関連付けられ、三次元に積層された複数のメモリセルトランジスタを含む。
【００１３】
ロウデコーダ１２は、図示せぬ外部コントローラから受信したロウアドレスをデコードする。そしてロウデコーダ１２は、デコード結果に基づいてメモリセルアレイ１１のロウ方向を選択する。より具体的にはロウデコーダ１２は、ロウ方向を選択するための種々の配線に電圧を与える。
【００１４】
センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫから読み出されたデータをセンスする。また、センスアンプ１３は、データの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に与える。
【００１５】
周辺回路部２０は、シーケンサ２１及び電圧発生回路２２を含む。
【００１６】
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
【００１７】
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、ロウデコーダ１２及びセンスアンプ１３等に供給する。
【００１８】
１．１．２  メモリセルアレイの回路構成
次に、メモリセルアレイ１１の回路構成について、図２を用いて説明する。図２は、１つのブロックＢＬＫにおけるメモリセルアレイ１１の回路図を示している。
【００１９】
図２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。また各々のストリングユニットＳＵは、複数のメモリグループＭＧを含む。メモリグループＭＧの各々は、２つのメモリストリングＭＳａ及びＭＳｂ、並びに選択トランジスタＳＴ０を含む。以下、メモリストリングＭＳａ及びＭＳｂのそれぞれを限定しない場合は、メモリストリングＭＳと表記する。
【００２０】
メモリストリングＭＳａは、例えば８個のメモリセルトランジスタＭＣａ０〜ＭＣａ７、並びに選択トランジスタＳＴａ１及びＳＴａ２を含む。同様に、メモリストリングＭＳｂは、例えば８個のメモリセルトランジスタＭＣｂ０〜ＭＣｂ７、並びに選択トランジスタＳＴｂ１及びＳＴｂ２を含む。以下、メモリセルトランジスタＭＣａ０〜ＭＣａ７及びＭＣｂ０〜ＭＣｂ７のそれぞれを限定しない場合は、メモリセルトランジスタＭＣと表記する。また、選択トランジスタＳＴａ１及びＳＴｂ１のそれぞれを限定しない場合は、選択トランジスタＳＴ１と表記し、選択トランジスタＳＴａ２及びＳＴｂ２のそれぞれを限定しない場合は、選択トランジスタＳＴ２と表記する。
【００２１】
メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリストリングＭＳの各々に含まれるメモリセルトランジスタＭＣの個数は、１６個、３２個、４８個、６４個、９６個、または１２８個等であってもよく、その数は限定されるものではない。更に、メモリストリングＭＳの各々に含まれる選択トランジスタＳＴ１及びＳＴ２の個数は任意であり、それぞれ１個以上あればよい。
【００２２】
メモリストリングＭＳに含まれるメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２は、それぞれが直列に接続されている。より具体的には、メモリストリングＭＳａにおいて、選択トランジスタＳＴａ２、メモリセルトランジスタＭＣａ０〜ＭＣａ７、及び選択トランジスタＳＴａ１の順に各々の電流経路が直列に接続される。メモリストリングＭＳｂも同様に、選択トランジスタＳＴｂ２、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７、及び選択トランジスタＳＴｂ１の順に各々の電流経路が直列に接続される。そして、１つのメモリグループＭＧに含まれる選択トランジスタＳＴａ１のドレインと選択トランジスタＳＴｂ１のドレインとは、複数のビット線ＢＬ（ＢＬ０、…、ＢＬ（Ｎ−１）、但し（Ｎ−１）は２以上の整数）のいずれかに共通に接続される。複数のビット線ＢＬは、センスアンプ１３によって独立に制御される。また、１つのメモリグループＭＧに含まれる選択トランジスタＳＴａ２のソースと選択トランジスタＳＴｂ２のソースとは、選択トランジスタＳＴ０のドレインに共通に接続される。選択トランジスタＳＴ０のソースは、ソース線ＳＬに接続される。
【００２３】
ストリングユニットＳＵ内の複数の選択トランジスタＳＴａ１のゲートは選択ゲート線ＳＧＤａに共通に接続され、複数の選択トランジスタＳＴｂ１のゲートは選択ゲート線ＳＧＤｂに共通に接続される。複数の選択トランジスタＳＴａ２のゲートは選択ゲート線ＳＧＳａに共通に接続され、複数の選択トランジスタＳＴｂ２のゲートは選択ゲート線ＳＧＳｂに共通に接続される。そして、複数の選択トランジスタＳＴ０のゲートは選択ゲート線ＧＳＧに共通に接続される。
【００２４】
より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴａ１のゲートは選択ゲート線ＳＧＤａ０に共通に接続される。複数の選択トランジスタＳＴｂ１のゲートは選択ゲート線ＳＧＤｂ０に共通に接続される。複数の選択トランジスタＳＴａ２のゲートは選択ゲート線ＳＧＳａ０に共通に接続される。複数の選択トランジスタＳＴｂ２のゲートは選択ゲート線ＳＧＳｂ０に共通に接続される。また、複数の選択トランジスタＳＴ０のゲートは、選択ゲート線ＧＳＧ０に共通に接続される。
【００２５】
同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴａ１のゲートは選択ゲート線ＳＧＤａ１に共通に接続される。複数の選択トランジスタＳＴｂ１のゲートは選択ゲート線ＳＧＤｂ１に共通に接続される。複数の選択トランジスタＳＴａ２のゲートは選択ゲート線ＳＧＳａ１に共通に接続される。複数の選択トランジスタＳＴｂ２のゲートは選択ゲート線ＳＧＳｂ１に共通に接続される。また、複数の選択トランジスタＳＴ０のゲートは、選択ゲート線ＧＳＧ１に共通に接続される。
【００２６】
以下、選択ゲート線ＳＧＤａ（ＳＧＤａ０、ＳＧＤａ１、…）及びＳＧＤｂ（ＳＧＤｂ０、ＳＧＤｂ１、…）のそれぞれを限定しない場合は、選択ゲート線ＳＧＤと表記し、選択ゲート線ＳＧＳａ（ＳＧＳａ０、ＳＧＳａ１、…）及びＳＧＳｂ（ＳＧＳｂ０、ＳＧＳｂ１、…）のそれぞれを限定しない場合は、選択ゲート線ＳＧＳと表記する。選択ゲート線ＧＳＧ０、ＧＳＧ１、…のそれぞれを限定しない場合は、選択ゲート線ＧＳＧと表記する。なお、選択ゲート線ＧＳＧ０、ＧＳＧ１、…は、共通に接続されていてもよい。各選択ゲート線ＳＧＤ、ＳＧＳ、及びＧＳＧは、ロウデコーダ１２によって独立に制御される。
【００２７】
同一のブロックＢＬＫ内の複数のメモリセルトランジスタＭＣａ０〜ＭＣａ７及びＭＣｂ０〜ＭＣｂ７の制御ゲートは、ブロックＢＬＫ毎に設けられたワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７にそれぞれ共通に接続される。ワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７は、ロウデコーダ１２によって独立に制御される。以下、ワード線ＷＬａ及びＷＬｂのそれぞれを限定しない場合は、ワード線ＷＬと表記する。
【００２８】
ブロックＢＬＫは、例えば、データの消去単位であり、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＣの保持するデータは、一括して消去される。また、書き込み動作及び読み出し動作は、１つのストリングユニットＳＵの１つのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＣに対して一括して行われる。
【００２９】
メモリセルアレイ１１内において、同一列に配置にされた複数のメモリグループＭＧは、いずれかのビット線ＢＬに共通に接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫの複数のストリングユニットＳＵ間で、各ストリングユニットＳＵの１つのメモリグループＭＧを共通に接続する。ストリングユニットＳＵは、異なるビット線ＢＬに接続され且つ同一の選択ゲート線ＳＧＤに接続された複数のメモリグループＭＧを含む。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。そして、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ１１内において、選択ゲート線ＧＳＧ、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤが半導体基板上方に積層されることで、メモリセルトランジスタＭＣが三次元に積層されている。
【００３０】
１．１．３  メモリセルアレイの平面構成
次に、メモリセルアレイ１１の平面構成について、図３を用いて説明する。図３の例は、ワード線ＷＬａ０及びＷＬｂ０における平面レイアウトを示している。
【００３１】
図３に示すように、半導体基板に平行なＹ方向に延伸する複数のワード線ＷＬａ０及びＷＬｂ０が、半導体基板に平行でありＹ方向と直交するＸ方向に沿って隣接するように交互に配置されている。各ワード線ＷＬは、絶縁材料により埋め込まれたメモリトレンチＭＴによってＸ方向において互いに離隔されている。また、ワード線ＷＬの間には、Ｙ方向に沿って複数のメモリピラーＭＰが配置されている。ワード線ＷＬａ０及びＷＬｂ０の間に配置された複数のメモリピラーＭＰは、互いが千鳥配列となるように配置されている。メモリピラーＭＰの側面の一部には、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１が順に形成されており、メモリピラーＭＰの内部は、コア層３０により埋め込まれている。換言すれば、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１は、メモリトレンチＭＴにより、Ｘ方向において２つに分離されている。そして、メモリトレンチＭＴは、コア層３０によりＹ方向において複数に分離されている。
【００３２】
例えば、ワード線ＷＬａ０及びＷＬｂ０との間に設けられたメモリピラーＭＰにおいて、ワード線ＷＬａ０と、メモリトレンチＭＴによりワード線ＷＬａ０側に分離されたブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１と、コア層３０の一部と、を含む領域がメモリセルトランジスタＭＣａ０、すなわち１つの記憶部として機能する。同様に、ワード線ＷＬｂ０と、メモリトレンチＭＴによりワード線ＷＬｂ０側に分離されたブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１と、コア層３０の一部と、を含む領域がメモリセルトランジスタＭＣｂ０として機能する。
【００３３】
他のメモリセルトランジスタＭＣ及び選択トランジスタＳＴ１及びＳＴ２も同様である。例えば、選択ゲート線ＳＧＤａ０と、メモリトレンチＭＴにより選択ゲート線ＳＧＤａ０側に分離されたブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１と、コア層３０の一部と、を含む領域がストリングユニットＳＵ０の選択トランジスタＳＴａ１として機能する。同様に、選択ゲート線ＳＧＤｂ０と、メモリトレンチＭＴにより選択ゲート線ＳＧＤｂ０側に分離されたブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１と、コア層３０の一部と、を含む領域がストリングユニットＳＵ０の選択トランジスタＳＴｂ１として機能する。
【００３４】
１．１．４  メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成について、図４及び図５を用いて説明する。図４は、図３のＢ１−Ｂ２線に沿ったメモリセルアレイ１１の断面図である。図５は、図３のＡ１−Ａ２線に沿ったメモリセルアレイ１１の断面図である。以下では、一例として８層のワード線ＷＬ、２層の選択ゲート線ＳＧＳ、及び３層の選択ゲート線ＳＧＤが形成される場合について説明する。なお、ワード線ＷＬの層数は、８層に限定されない。また、選択ゲート線ＳＧＳ及びＳＧＤの層数は、限定されない。選択ゲート線ＳＧＳ及びＳＧＤは、１層以上あればよい。
【００３５】
図４に示すように、半導体基板４０上には、絶縁層４１が形成されている。絶縁層４１には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。絶縁層４１上には、ソース線ＳＬとして機能する配線層４２が形成されている。配線層４２は導電材料により構成され、例えば不純物を添加されたｎ型半導体、または金属材料が用いられる。また、例えば配線層４２は、半導体層と金属層との積層構造であってもよい。以下では、配線層４２にリン（Ｐ）等をドープした多結晶シリコン（ポリシリコン）が用いられる場合について説明する。
【００３６】
なお、絶縁層４１が形成されている領域、すなわち半導体基板４０と配線層４２との間には、ロウデコーダ１２やセンスアンプ１３等の回路が設けられていてもよい。
【００３７】
配線層４２上には絶縁層４３が形成され、絶縁層４３上には、選択ゲート線ＧＳＧとして機能する配線層４４が形成されている。絶縁層４３には、例えばＳｉＯ２が用いられる。配線層４４は導電材料により構成され、例えばリン（Ｐ）等をドープしたポリシリコンが用いられる、配線層４４は、後述するメモリセルアレイの製造方法において、メモリトレンチＭＴを形成する際のエッチングストッパとしても機能する。配線層４４の上方には、絶縁層４３を介在させて、選択ゲート線ＳＧＳとして機能する例えば２層の配線層４５が積層されている。配線層４５の上方には、互いが半導体基板４０に垂直なＺ方向において離間するように、複数の絶縁層４３を介在させて、ワード線ＷＬとして機能する複数の配線層４６と選択ゲート線ＳＧＤとして機能する複数の配線層４７とが順次積層されている。すなわち、配線層４４上に、複数の絶縁層４３と複数の配線層４６とが交互に積層され、最上層の配線層４６上に、例えば３層の絶縁層４３と３層の配線層４７とが交互に積層されている。
【００３８】
配線層４５〜４７は導電材料により構成され、例えば不純物を添加されたｎ型半導体またはｐ型半導体、あるいは金属材料が用いられる。以下では、配線層４５〜４７にタングステン（Ｗ）及び窒化チタン（ＴｉＮ）を用いた場合について説明する。ＴｉＮは、例えばＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層として機能を有する。
【００３９】
最上層の配線層４７上には絶縁層４３及び絶縁層５０が積層されている。絶縁層５０には、例えばＳｉＯ２が用いられる。
【００４０】
配線層４５〜４７及び複数層の絶縁層４３を貫通し、底面が配線層４４に接するようにＹ方向に延伸するメモリトレンチＭＴが形成されている。メモリトレンチＭＴは、Ｘ方向において、２つのメモリピラーＭＰの間に設けられている配線層４５〜４７を分離している。メモリトレンチＭＴ内は、絶縁層４９により埋め込まれている。絶縁層４９には、例えばＳｉＯ２が用いられる。以下、本実施形態では、絶縁層４９に用いられるＳｉＯ２として、埋め込み性に優れたＳＯＧ（spin on glass）が用いられる場合について説明する。なお、ＳＯＧの塗布材料としてポリシラザンを含む材料が用いられてもよい。
【００４１】
複数のメモリピラーＭＰがＸ方向において、メモリトレンチＭＴと交互に配置されている。１つのメモリピラーＭＰが１つのメモリグループＭＧとして機能する。メモリピラーＭＰは、コア層３０、半導体層３１、キャップ層３１Ｂ、トンネル絶縁膜３２、電荷蓄積層３３、ブロック絶縁膜３４、及び絶縁層４８を含む。
【００４２】
より具体的には、配線層４４〜４７及び複数層の絶縁層４３を貫通して、底面が配線層４２の内部に達するように、メモリピラーＭＰに対応するホールＡＨが形成されている。ホールＡＨの側面の一部及び底面にはブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１が順次積層されている。半導体層３１は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ０、ＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層３１は、選択トランジスタＳＴ０〜ＳＴ２及びメモリセルトランジスタＭＣの電流経路を接続する信号線として機能する。
【００４３】
更に、半導体層３１は、大まかに半導体層３１＿１〜半導体層３１＿３の３つの部位を含む。半導体層３１＿１は、半導体層３１の底部から配線層４４の上面までの高さ、すなわち、メモリトレンチＭＴの底面よりも下方の領域を含む。半導体層３１＿１は、メモリトレンチＭＴの底面よりも下方に位置するため、メモリトレンチＭＴにより半導体層３１が分離されていない。従って、半導体層３１＿１は、コア層３０を囲む筒型形状を有している。半導体層３１＿２及び半導体層３１＿３は、配線層４４の上面よりも高い位置、すなわちメモリトレンチＭＴの底部よりも高い位置に設けられている。半導体層３１＿２及び半導体層３１＿３は、メモリトレンチＭＴによりＸ方向に２つに分離されている。図４の例では、メモリピラーＭＰにおいて紙面左側の半導体層３１が半導体層３１＿２に相当する。半導体層３１＿２は、メモリストリングＭＳａのチャネルが形成される領域である。また、メモリピラーＭＰにおいて紙面右側の半導体層３１が半導体層３１＿３に相当する。半導体層３１＿３は、メモリストリングＭＳｂのチャネルが形成される領域である。
【００４４】
配線層４２の内部において、ホールＡＨ側面のブロック絶縁膜３４、電荷蓄積層３３、及びトンネル絶縁膜３２の一部が除去され、配線層４２と半導体層３１の側面の一部とが接している。
【００４５】
半導体層３１内を埋め込むようにコア層３０が設けられており、コア層３０の内部にはボイド（または空洞と表記する）ＶＤが形成されている。なお、ボイドＶＤの形状は、ホールＡＨの形状及びコア層３０に用いられる絶縁材料の成膜方法等に依存した絶縁材料の段差被覆性等により異なる。図４の例では、コア層３０内にＺ方向に延伸する１つのボイドＶＤが形成されているが、例えばＺ方向に沿って、複数のボイドＶＤが点在していてもよい。更には、ボイドＶＤが形成されていなくてもよい。半導体層３１（半導体層３１＿２及び半導体層３１＿３）及びコア層３０上には、側面がトンネル絶縁膜３２に接するキャップ層３１Ｂが形成されている。キャップ層３１Ｂ上には、側面がトンネル絶縁膜３２に接する絶縁層４８が形成されている。
【００４６】
コア層３０、トンネル絶縁膜３２、及びブロック絶縁膜３４には、例えばＣＶＤによるＳｉＯ２が用いられる。電荷蓄積層３３、及び絶縁層４８には、例えばシリコン窒化膜（ＳｉＮ）が用いられる。半導体層３１及びキャップ層３１Ｂには、例えばポリシリコンが用いられる。
【００４７】
図４の例では、メモリピラーＭＰの紙面左側に接する配線層４５が選択ゲート線ＳＧＳａとして機能し、例えば８層の配線層４６が下層からワード線ＷＬａ０〜ＷＬａ７として機能し、配線層４７が選択ゲート線ＳＧＤａとして機能する。同様に、メモリピラーＭＰの紙面右側に接する配線層４５が選択ゲート線ＳＧＳｂとして機能し、例えば８層の配線層４６が下層からワード線ＷＬｂ０〜ＷＬｂ７として機能し、配線層４７が選択ゲート線ＳＧＤｂ０として機能する。
【００４８】
よって、メモリピラーＭＰと、メモリピラーＭＰの紙面左側に設けられたワード線ＷＬａ０〜ＷＬａ７として機能する配線層４６とにより、メモリセルトランジスタＭＣａ０〜ＭＣａ７がそれぞれ構成される。同様に、メモリピラーＭＰと、メモリピラーＭＰの紙面左側に設けられた配線層４７とにより、選択トランジスタＳＴａ１が構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面左側に設けられた配線層４４及び４５とにより、選択トランジスタＳＴａ２が構成される。
【００４９】
メモリピラーＭＰと、メモリピラーＭＰの紙面右側に設けられたワード線ＷＬｂ０〜ＷＬｂ７として機能する配線層４６とにより、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７がそれぞれ構成される。同様に、メモリピラーＭＰと、メモリピラーＭＰの紙面右側に設けられた配線層４７とにより、選択トランジスタＳＴｂ１が構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面右側に設けられた配線層４４及び４５とにより、選択トランジスタＳＴｂ２が構成される。
【００５０】
また、メモリピラーＭＰと、選択ゲート線ＧＳＧとして機能する配線層４４とにより、選択トランジスタＳＴ０が構成される。選択トランジスタＳＴ０において、ブロック絶縁膜３４、電荷蓄積層３３、及びトンネル絶縁膜３２の積層膜は、ゲート絶縁膜として機能する。
【００５１】
図５に示すように、メモリトレンチＭＴ内、すなわち配線層４４の上面から上方において、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１は除去されており、メモリトレンチＭＴ内は絶縁層４９により埋め込まれている。これにより、配線層４５〜４７と接するホールＡＨの側面のブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１は、Ｘ方向においてメモリトレンチＭＴにより２つに分離されている。なお、配線層４４と接するブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１は、２つに分離されていない。
【００５２】
１．２  メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図６〜図２１を用いて説明する。図６〜図２１は、製造工程におけるメモリセルアレイの平面、Ａ１−Ａ２線に沿った断面（Ａ１−Ａ２断面）、及びＢ１−Ｂ２線に沿った断面（Ｂ１−Ｂ２断面）をそれぞれ示している。なお、図６〜図２１の例では、説明を簡略化するため、コア層３０内に形成されるボイドＶＤは省略されている。また、本実施形態では、配線層４５〜４７に相当する構造を絶縁層５６で形成した後、絶縁層５６を除去してから導電材料で埋め込んで配線層４５〜４７を形成する方法（以下、「リプレース」と呼ぶ）を用いた場合について説明する。以下では、絶縁層５６としてＳｉＮを用い、配線層４５〜４７の導電材料としてＷ及びＴｉＮを用いる場合について説明する。なお、絶縁層５６は、ＳｉＮに限定されない。例えばシリコン酸窒化膜（ＳｉＯＮ）でもよく、絶縁層４３とエッチングの選択比が十分に得られる材料であればよい。
【００５３】
図６に示すように、半導体基板４０上に、絶縁層４１、半導体層５１、絶縁層５２、半導体層５３、絶縁層５４、半導体層５５、絶縁層４３、及び配線層４４を順次積層する。半導体層５１、５３、５５には、例えばアモルファスシリコンが用いられる。絶縁層５２及び５４には、例えばＳｉＯ２が用いられる。そして、配線層４４上に、それぞれの層間に絶縁層４３を介在させて、配線層４５〜４７にそれぞれ対応する複数の絶縁層５６を形成する。更に、最上層の絶縁層５６上に絶縁層４３を形成する。
【００５４】
図７に示すように、底面が配線層４４に達するメモリトレンチＭＴを加工する。
【００５５】
図８に示すように、メモリトレンチＭＴの側面及び底面に絶縁層５７を形成した後、絶縁層５７内部を半導体層５８により埋め込む。絶縁層５７及び半導体層５８は、メモリセルアレイ１１の製造工程において、メモリトレンチＭＴを一時的に埋め込む犠牲層として機能する。より具体的には、絶縁層５７及び半導体層５８を形成してメモリトレンチＭＴ内部を埋め込んだ後、例えばＣＭＰ（chemical mechanical polishing）等により絶縁層４３上の絶縁層５７及び半導体層５８を除去する。絶縁層５７には、例えばＳｉＯ２が用いられる。半導体層５８には、例えばアモルファスシリコンが用いられる。
【００５６】
図９に示すように、底面が配線層４４に達するホールＡＨを加工する。このとき、絶縁層４３、５６、及び５７に対して半導体層５８のエッチングレートが十分に遅い条件を選択してホールＡＨを加工する。これにより、Ｂ１−Ｂ２断面に示すように、ホールＡＨの半導体層５８の一部はエッチングされずに残った状態となる。この結果、Ａ１−Ａ２断面に示すように、ホールＡＨ内の半導体層５８の上面の高さ位置は、ホールＡＨ外の半導体層５８の上面の高さ位置よりも低くなる。
【００５７】
図１０に示すように、例えばドライエッチングによる等方性エッチング（例えば、ＣＤＥ；chemical dry etching）によりホールＡＨ内の半導体層５８を除去する。このとき、メモリトレンチＭＴ内の半導体層５８は側面が露出していないため、ほとんどエッチングされない。しかし、ホールＡＨ内の半導体層５８が除去されると、ホールＡＨとメモリトレンチＭＴが接する領域において、メモリトレンチＭＴ内の半導体層５８の側面が露出するため、露出した側面から半導体層５８がエッチングされる。このため、２つのホールＡＨ間における半導体層５８の長さは、ホールＡＨ間の距離及び絶縁層５７の長さよりも短くなる。
【００５８】
図１１に示すように、底面が半導体層５１に達するようにホールＡＨの追加加工を行う。このとき、半導体層５８の表面も多少エッチングされるため、メモリトレンチＭＴ内の半導体層５８の上面の高さ位置は、最上層の絶縁層４３及び絶縁層５７の上面の高さ位置よりも低くなる。
【００５９】
図１２に示すように、絶縁層５９を形成し、全面を被覆する。このとき、絶縁層５９は、メモリトレンチＭＴを埋め込まない膜厚とする。絶縁層５９には、例えばＳｉＯ２が用いられる。
【００６０】
図１３に示すように、ホールＡＨ内にブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、半導体層３１、コア層３０、及びキャップ層３１Ｂを形成する。より具体的には、例えば、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、半導体層３１、コア層３０を順次積層する。このとき、コア層３０内にボイドＶＤが形成される。次に、絶縁層４３上の余剰のブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、半導体層３１、及びコア層３０をドライエッチング等により除去する。このとき、半導体層３１及びコア層３０は、絶縁層４３の上面より低くなるように加工する。その後、キャップ層３１Ｂを形成する。
【００６１】
図１４に示すように、キャップ層３１Ｂ上に絶縁層４８を形成する。より具体的には、絶縁層４８を成膜後、絶縁層４３上の余剰の絶縁層４８をＣＭＰ等により除去する。このとき、メモリトレンチＭＴでは、半導体層５８の上面が露出するようにする。
【００６２】
図１５に示すように、例えばウエットエッチングにより、メモリトレンチＭＴ内の半導体層５８を除去する。
【００６３】
図１６に示すように、例えばドライエッチングまたはウエットエッチングによる等方性エッチングにより、メモリトレンチＭＴ内の絶縁層５７及び、メモリトレンチＭＴ内に側面が露出しているブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１を除去する。このとき、絶縁層４８は、キャップ層３１Ｂ及びコア層３０が上面からエッチングされるのを防止するためのエッチングストッパとして機能する。この結果、メモリトレンチＭＴ内において、コア層３０、キャップ層３１Ｂ、絶縁層４８の一部は、エッチングされずに残っている。そして、配線層４４の上方において、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１がＢ１−Ｂ２断面方向（Ｘ方向）に２つに分離される。
【００６４】
図１７に示すように、メモリトレンチＭＴ内に絶縁層４９を形成する。例えば、絶縁層４９としてＳＯＧを用いる場合、ＳＯＧを形成後、絶縁層４３上の余剰のＳＯＧをＣＭＰ等により除去する。
【００６５】
図１８に示すように、メモリピラーＭＰ及びメモリトレンチＭＴの上面を被覆するように絶縁層４３を形成する。次に、半導体層５１に達するスリット（不図示）を形成した後、絶縁層５２、半導体層５３、及び絶縁層５４をウエットエッチングにより除去し、空隙ＧＰを形成する。このとき、空隙ＧＰ内に露出したブロック絶縁膜３４、電荷蓄積層３３、及びトンネル絶縁膜３２の一部もウエットエッチングにより除去される。
【００６６】
図１９に示すように、空隙ＧＰ内に、例えばＰをドープしたポリシリコンを形成することにより、配線層４２が形成される。このとき、半導体層５１及び５５にもＰが拡散して、配線層４２の一部に含まれる。より具体的には、Ｐをドープしたアモルファスシリコンにより空隙ＧＰ内を埋め込み、結晶化するための熱処理を行う、これにより半導体層５１及び５５にもＰが拡散する。そして、スリット内及び絶縁層４３上の余剰のポリシリコンを除去してスリット内を絶縁層４３により埋め込むことにより、配線層４２の形成が終了する。
【００６７】
図２０に示すように、絶縁層５６をリプレースし、配線層４５〜４７を形成する。より具体的には、複数の絶縁層５６を貫通するスリット（不図示）を形成する。次に、ウエットエッチングにより、スリット側から絶縁層５６を除去する。そして、絶縁層５６を除去して形成された空隙内をＴｉＮ及びＷにより埋め込む。スリット内及び絶縁層４３上の余剰のＴｉＮ及びＷを除去して、スリットを絶縁層４３により埋め込むことによりリプレース工程が終了する。
【００６８】
図２１に示すように、最上層の絶縁層４３上に絶縁層５０を形成した後、コンタクトプラグＣＨを形成する。より具体的には、絶縁層５０を形成した後、底面がキャップ層３１Ｂに達するコンタクトプラグＣＨを加工する。そして、Ｔｉ、ＴｉＮ、及びＷを順に形成して、コンタクトプラグＣＨを埋め込んだ後、絶縁層５０上の余剰のＴｉ、ＴｉＮ、及びＷをＣＭＰ等により除去する。
【００６９】
１．３  本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できる。本効果につき詳述する。
【００７０】
例えば、１つのメモリピラーＭＰにおいて、同一平面内に形成された２つのメモリセルトランジスタＭＣのブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１がメモリトレンチＭＴにより分離されていない場合がある。すなわち、２つのメモリセルトランジスタＭＣが半導体層３１を共有し、チャネルが共通である場合がある。このような場合、例えば読み出し動作時に、選択したメモリセルトランジスタＭＣがオフ状態であっても、選択したメモリセルトランジスタＭＣの領域外の寄生トランジスタがオン状態になることによりチャネルに電流が流れ、誤読み出しを生じる可能性がある。
【００７１】
これに対し、本実施形態に係る構成であれば、１つのメモリピラーＭＰにおいて、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１をメモリトレンチＭＴにより分離することができる。すなわち、同一平面内に形成された２つのメモリセルトランジスタＭＣのチャネルを分離させることができる。これにより、選択したメモリセルトランジスタＭＣの領域外のチャネルに電流が流れ、誤読み出しが生じる可能性を低減できる。また、２つのメモリセルトランジスタＭＣが互いに干渉するのを抑制できる。従って、半導体記憶装置の信頼性を向上できる。
【００７２】
更に、本実施形態に係る構成であれば、コア層３０は、メモリトレンチＭＴにより分離されてない。メモリピラーＭＰ内にコア層３０を残すことにより、メモリセルアレイの製造工程において、メモリトレンチＭＴ内のブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１を除去した際に、空隙となったメモリトレンチＭＴの歪みを抑制できる。
【００７３】
更に、本実施形態に係る構成であれば、選択ゲート線ＧＳＧとして機能する配線層４４は、メモリトレンチＭＴにより分離されてない。すなわち、配線層４４内において、コア層３０を囲むように選択ゲート線ＧＳＧと接するブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１が形成されている。これにより、選択ゲート線ＧＳＧと半導体層３１との間における絶縁耐性の劣化を抑制できる。
【００７４】
更に、本実施形態に係る構成であれば、キャップ層３１Ｂ上に絶縁層４８を形成できる。これにより、絶縁層４３を加工してコンタクトプラグ形成する際に、絶縁層４８をエッチングストッパ層として用いることができる。これにより、キャップ層３１Ｂへの加工ダメージを低減でき、コンタクトプラグＣＨとメモリピラーＭＰとの接続不良を低減できる。よって、半導体記憶装置の信頼性を向上できる。
【００７５】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、メモリトレンチＭＴ内にエアギャップを形成する場合について説明する。以下、第１実施形態と異なる点を中心に説明する。
【００７６】
２．１  メモリセルアレイの断面構成
まず、メモリセルアレイ１１の断面構成について、図２２及び図２３を用いて説明する。なお、以下では、第１実施形態と同様に、２層の選択ゲート線ＳＧＳ及び３層の選択ゲート線ＳＧＤが形成される場合について説明する。
【００７７】
図２２に示すように、配線層４２、４４〜４７の構成は第１実施形態の図４と同じである。
【００７８】
本実施形態のメモリピラーＭＰは、コア層３０、半導体層３１、キャップ層３１Ｂ、トンネル絶縁膜３２、電荷蓄積層３３、ブロック絶縁膜３４、及び絶縁層７０を含む。第１実施形態の図３で説明したメモリピラーＭＰと異なり、キャップ層３１Ｂ上に形成されていた絶縁層４８が廃されている。また、トンネル絶縁膜３２及びブロック絶縁膜３４の上部に絶縁層７０が形成されている。
【００７９】
メモリトレンチＭＴは、絶縁層７０、７１、及び７３を含み、エアギャップＡＧが形成されている。より具体的には、メモリトレンチＭＴの上部を除く側面及び底面には、絶縁層７１が形成されている。メモリトレンチＭＴの上部側面及び絶縁層７１の上面、側面、及び底面に接するように絶縁層７０が形成されている。更に、メモリトレンチＭＴ内の絶縁層７０の側面及び底面に接するように絶縁層７３が形成されている。そして、絶縁層７３内にエアギャップＡＧが形成されている。
【００８０】
絶縁層７０には、例えばＳｉＮが用いられる。絶縁層７１及び７３には、例えばＳｉＯ２が用いられる。
【００８１】
図２３に示すように、メモリトレンチＭＴ内において、絶縁層７３内にはエアギャップＡＧが形成されている。また、メモリピラーＭＰ上部において、キャップ層３１Ｂの側面には絶縁層７０、電荷蓄積層３３、及び絶縁層７０の３層構造が形成されている。
【００８２】
２．２  メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図２４〜図３６を用いて説明する。図２４〜図３６は、製造工程におけるメモリセルアレイの平面、Ａ１−Ａ２断面、及びＢ１−Ｂ２断面をそれぞれ示している。なお、図２４〜図３６の例では、説明を簡略化するため、コア層３０内に形成されるボイドＶＤは省略されている。
【００８３】
図２４に示すように、半導体基板４０上に、絶縁層４１、半導体層５１、絶縁層５２、半導体層５３、絶縁層５４、半導体層５５、絶縁層４３、及び配線層４４を順次積層する。そして、配線層４４上に、複数の絶縁層４３と、配線層４５〜４７に対応する複数の絶縁層５６とを交互に積層する。更に、最上層の絶縁層５６上に絶縁層４３及び絶縁層７０を順次形成する。
【００８４】
図２５に示すように、底面が配線層４４に達するメモリトレンチＭＴを加工し、メモリトレンチＭＴ内部を絶縁層７０〜７２により埋め込む。より具体的には、絶縁層７１、絶縁層７０、及び絶縁層７２を順次積層してメモリトレンチＭＴ内部を埋め込んだ後、余剰の絶縁層７１、絶縁層７０、及び絶縁層７２を除去する。このとき、メモリトレンチＭＴ内において、Ｂ１−Ｂ２断面方向（Ｘ方向）における絶縁層７２の膜厚を絶縁層７１の膜厚よりも厚くする。
【００８５】
絶縁層７２は、メモリセルアレイ１１の製造工程において、メモリトレンチＭＴを一時的に埋め込む犠牲層として機能する。絶縁層７２には、例えばＳｉＯ２（ＳＯＧ）が用いられる。
【００８６】
図２６に示すように、底面が半導体層５１に達するホールＡＨを加工する。
【００８７】
図２７に示すように、ホールＡＨ内にブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、半導体層３１、コア層３０、及びキャップ層３１Ｂを形成する。より具体的には、まず、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、半導体層３１、コア層３０を積層する。このとき、コア層３０内にボイドＶＤが形成される。そして、絶縁層７０上の余剰のブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、半導体層３１、コア層３０を除去する。このとき、半導体層３１及びコア層３０は、絶縁層４３の上面より低くなるように加工する。その後、キャップ層３１Ｂを形成し、ホールＡＨ内を埋め込む。
【００８８】
図２８に示すように、例えばウエットエッチングにより、メモリピラーＭＰ内のトンネル絶縁膜３２及びブロック絶縁膜３４、並びにメモリトレンチＭＴ内の絶縁層７１及び７２の上部をエッチングし溝を形成する。例えば、溝の底面の高さ位置は、最上層の絶縁層５６の上面よりも高い位置となるようにエッチング量を調整する。
【００８９】
図２９に示すように、絶縁層７０を形成し、メモリピラーＭＰ及びメモリトレンチＭＴの上面を被覆する。例えば、絶縁層７０の膜厚は、メモリピラーＭＰにおいては、トンネル絶縁膜３２及びブロック絶縁膜３４をエッチングして形成された溝を埋め込み、メモリトレンチＭＴにおいては、絶縁層７１をエッチングして形成された溝を埋め込み、絶縁層７２をエッチングして形成された溝は埋め込まない膜厚とする。すなわち、絶縁層７０の膜厚はメモリトレンチＭＴを埋め込まない膜厚とする。
【００９０】
図３０に示すように、メモリピラーＭＰ内のキャップ層３１Ｂ及び電荷蓄積層３３、並びにメモリトレンチＭＴ内の絶縁層７２の上面が露出するまで絶縁層７０をエッチバックする。このとき、絶縁層４３上には絶縁層７０が残るように、エッチバック量を調整する。
【００９１】
図３１に示すように、ウエットエッチングにより、メモリトレンチＭＴ内の絶縁層７２を除去する。
【００９２】
図３２に示すように、例えばドライエッチングまたはウエットエッチングによる等方性エッチングにより、メモリトレンチＭＴ内に側面が露出しているブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１を除去する。このとき、メモリトレンチＭＴ内の絶縁層７０及び７１は除去されずに残っている。これにより、メモリピラーＭＰのコア層３０、並びにメモリピラー上部のキャップ層３１Ｂ、絶縁層７０、電荷蓄積層３３、及び絶縁層７０の構造は残った状態で、配線層４４の上方においてブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１がＢ１−Ｂ２断面方向（Ｘ方向）において２つに分離される。
【００９３】
図３３に示すように、メモリピラーＭＰ及びメモリトレンチＭＴの上面を被覆するように絶縁層７３を形成する。このとき、メモリトレンチＭＴの上部（開口部）は絶縁層７３により閉塞され、メモリトレンチＭＴ内にエアギャップＡＧが形成される。例えば、絶縁層７３として、ＴＥＯＳ（tetra ethyl ortho silicate）またはＳｉＨ４を原料としたプラズマＣＶＤにより形成されたＳｉＯ２を用いた場合、ＳｉＯ２は、メモリトレンチＭＴの側面及び底面よりも開口部に厚く形成される傾向にあるため、メモリトレンチＭＴ内を埋め込む前に、開口部が閉塞され、エアギャップＡＧが形成されやすい。なお、絶縁層７３を形成した後、例えばＣＭＰ等により平坦化してもよい。
【００９４】
図３４に示すように、エッチバックまたはＣＭＰ等により、メモリピラーＭＰ及びメモリトレンチＭＴの上面が露出するまで、絶縁層７３を除去する。
【００９５】
図３５に示すように、第１実施形態の図１８及び図１９と同様に、絶縁層４３を形成し、メモリピラーＭＰ及びメモリトレンチＭＴの上面を被覆する。その後、半導体層５１に達するスリット（不図示）を形成した後、絶縁層５２、半導体層５３、及び絶縁層５４をウエットエッチングにより除去し、空隙ＧＰを形成する。このとき、空隙ＧＰ内に露出したブロック絶縁膜３４、電荷蓄積層３３、及びトンネル絶縁膜３２もウエットエッチングにより除去される。そして、空隙ＧＰ内に、例えばＰをドープしたポリシリコンを形成することにより、配線層４２が形成される。そして、スリット内及び絶縁層４３上の余剰のポリシリコンを除去してスリット内を絶縁層４３により埋め込むことにより、配線層４２の形成が終了する。
【００９６】
図３６に示すように、第１実施形態の図２０及び図２１と同様に、絶縁層５６をリプレースし、配線層４５〜４７を形成する。そして、絶縁層５０を形成した後、コンタクトプラグＣＨを形成する。
【００９７】
２．３  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【００９８】
更に、本実施形態に係る構成であれば、メモリトレンチＭＴ内にエアギャップＡＧを形成できる。これにより、例えば、１つのメモリピラーＭＰにおいて、同一平面内に形成された２つのメモリセルトランジスタＭＣ間の容量を低減し、容量カップリングによる干渉を抑制できる。従って、半導体記憶装置の信頼性を向上できる。
【００９９】
更に、本実施形態に係る構成にあれば、エアギャップＡＧを形成することにより、チャネル間の容量を低減でき、デバイス動作時のＲＣ遅延を抑制できる。
【０１００】
更に、本実施形態に係る構成であれば、エアギャップＡＧを形成することにより、メモリトレンチＭＴを埋め込んだ材料から放出されるデガスによるデバイス特性の劣化を低減できる。
【０１０１】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１及び第２実施形態とは異なるメモリピラーＭＰの形状について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
【０１０２】
３．１  メモリセルアレイの断面構成
まず、メモリセルアレイ１１の断面構成について、図３７及び図３８を用いて説明する。なお、以下では、第１及び第２実施形態と同様に、一例として８層のワード線ＷＬ、２層の選択ゲート線ＳＧＳ、及び３層の選択ゲート線ＳＧＤが形成される場合について説明する。なお、ワード線ＷＬ、選択ゲート線ＳＧＳ及びＳＧＤの層数は、限定されない。
【０１０３】
図３７に示すように、配線層４２、４４〜４７の構成は第１実施形態の図４と同じである。なお、図３７の例では、ワード線ＷＬ３として機能する配線層４６とワード線ＷＬ４として機能する配線層４６とのＺ方向における間隔は他の配線層４６の間隔よりも広く配置されている。
【０１０４】
メモリトレンチＭＴの側面及び底面には絶縁層８５が形成され、絶縁層８５内は絶縁層４９により埋め込まれている。絶縁層８５には、例えばＳｉＯ２が用いられる。
【０１０５】
本実施形態では、メモリピラーＭＰは、下位メモリピラーＬＭＰ、接続部ＪＣＴ、及び上位メモリピラーＵＭＰを含む。
【０１０６】
下位メモリピラーＬＭＰは、ワード線ＷＬ（例えばワード線ＷＬ０〜ＷＬ３）として機能する複数の配線層４６、選択ゲート線ＳＧＳとして機能する複数の配線層４５、選択ゲート線ＧＳＧとして機能する配線層４４、及び複数の絶縁層４３を貫通して、底面が配線層４２内部に達し、上面が、接続部ＪＣＴの底面に接している。
【０１０７】
例えば、図３７の例では、接続部ＪＣＴは、Ｚ方向において、ワード線ＷＬ３として機能する配線層４６と、ワード線ＷＬ４として機能する配線層４６との層間に設けられている。なお、Ｚ方向における接続部ＪＣＴの配置は、任意に設計可能である。例えば、接続部ＪＣＴは、ワード線ＷＬ４として機能する配線層４６と、ワード線ＷＬ５として機能する配線層４６との層間に設けられてもよい。
【０１０８】
接続部ＪＣＴは、リソグラフィ工程における下位メモリピラーＬＭＰと上位メモリピラーＵＭＰとの位置ずれ対策として、ＸＹ平面において、下位メモリピラーＬＭＰと上位メモリピラーＵＭＰの直径よりも大きく形成される。このため、接続部ＪＣＴは、下位メモリピラーＬＭＰ及び上位メモリピラーＵＭＰに対してＸＹ平面に突出した形状を有している。よって、ＸＹ平面における接続部ＪＣＴの面積は、下位メモリピラーＬＭＰ及び上位メモリピラーＵＭＰの面積よりも大きい。
【０１０９】
上位メモリピラーＵＭＰは、選択ゲート線ＳＧＤとして機能する２層の配線層４７、ワード線ＷＬ（例えばＷＬ４〜ＷＬ７）として機能する複数の配線層４６、及び複数の絶縁層４３を貫通し、その底面は、接続部ＪＣＴの上面に接する。上位メモリピラーＵＭＰの上面はコンタクトプラグＣＨに接している。
【０１１０】
下位メモリピラーＬＭＰの側面の一部及び底面、接続部ＪＣＴの側面、及び上位メモリピラーＵＭＰの側面には、第１実施形態の図４と同様に、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１が順次積層されている。そして、半導体層３１内を埋め込むようにコア層３０が設けられており、コア層３０の内部にはボイド（または空洞と表記する）ＶＤが形成されている。半導体層３１及びコア層３０上には、側面がトンネル絶縁膜３２に接するキャップ層３１Ｂが形成されている。キャップ層３１Ｂ上には、側面がトンネル絶縁膜３２に接する絶縁層４８が形成されている。
【０１１１】
よって、コア層３０は、下位メモリピラーＬＭＰと接続部ＪＣＴと上位メモリピラーＵＭＰとで分離されていない。下位メモリピラーＬＭＰ及び上位メモリピラーＵＭＰ領域におけるコア層３０のＸ方向の長さ(直径)をＸ１とし、接続部ＪＣＴ領域におけるコア層３０のＸ方向の長さをＸ２とすると、Ｘ１＜Ｘ２の関係にある。
【０１１２】
図３８に示すように、コア層３０、キャップ層３１Ｂ、及び絶縁層４８の側面は、絶縁層８５に接している。
【０１１３】
下位メモリピラーＬＭＰ及び上位メモリピラーＵＭＰ領域におけるコア層３０のＹ方向の長さ(直径)をＹ１とし、接続部ＪＣＴ領域におけるコア層３０のＸ方向の長さをＹ２とすると、Ｙ１＜Ｙ２の関係にある。従って、コア層３０は、ＸＹ平面に突出した突出部を含む構造である。
【０１１４】
３．２  メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図３９〜図５５を用いて説明する。図３９〜図５５は、製造工程におけるメモリセルアレイの平面、Ａ１−Ａ２断面、及びＢ１−Ｂ２断面をそれぞれ示している。なお、図３９〜図５５の例では、説明を簡略化するため、コア層３０内に形成されるボイドＶＤは省略されている。
【０１１５】
図３９に示すように、まず、第１実施形態の図６と同様に、半導体基板４０上に、絶縁層４１、半導体層５１、絶縁層５２、半導体層５３、絶縁層５４、半導体層５５、絶縁層４３、及び配線層４４を順次積層する。そして、配線層４４上に、複数の絶縁層４３と、配線層４５及び４７にそれぞれ対応する複数の絶縁層５６とを交互に積層する。更に、最上層の絶縁層５６上に絶縁層４３を形成する。
【０１１６】
次に、底面が配線層４４に達する下位メモリトレンチＬＭＴ及び下位ホールＬＡＨを同時に加工する。下位メモリトレンチＬＭＴは、メモリトレンチＭＴをＺ方向に２分割した場合の下位部である。下位ホールＬＡＨは、下位メモリピラーＬＭＰに対応する。次に、絶縁層８０を形成する。絶縁層８０の膜厚は、下位メモリトレンチＬＭＴ及び下位ホールＬＡＨを埋め込まない膜厚とする。絶縁層８０には、例えばＳｉＮが用いられる。
【０１１７】
図４０に示すように、半導体層８１を形成する。半導体層８１は、下位メモリトレンチＬＭＴを埋め込み、下位ホールＬＡＨを埋め込まない膜厚とする。半導体層８１は、メモリセルアレイ１１の製造工程において、メモリトレンチＭＴを一時的に埋め込む犠牲層として機能する。半導体層８１には、例えばアモルファスシリコンが用いられる。
【０１１８】
図４１に示すように、例えばドライエッチングまたはウエットエッチングによる等方性エッチングにより下位ホールＬＡＨ内の半導体層８１を除去する。このとき、メモリトレンチＭＴ内の半導体層８１は側面が露出していないため、ほとんどエッチングされない。次に、底面が半導体層５１に達するように下位ホールＬＡＨの追加加工を行う。このとき、半導体層８１の上面もエッチングされるため、メモリトレンチＭＴ内において、半導体層８１の上面の高さ位置は、絶縁層８０の上面の高さ位置よりも低くなる。また、下位ホールＬＡＨの追加加工の際、絶縁層４３上の絶縁層８０は除去されるが、下位ホールＬＡＨ側面には絶縁層８０が残っている。
【０１１９】
図４２に示すように、絶縁層８０を形成した後、半導体層８２を形成して、メモリトレンチＭＴの上部及び下位ホールＬＡＨ内を埋め込む。半導体層８２は、メモリセルアレイ１１の製造工程において、メモリトレンチＭＴを一時的に埋め込む犠牲層として機能する。半導体層８２には、例えばアモルファスシリコンが用いられる。
【０１２０】
図４３に示すように、半導体層８２上に絶縁層８３を形成する。絶縁層８３には、例えばＳｉＮが用いられる。次に、絶縁層８３及び半導体層８２を加工して、下位ホールＬＡＨ（下位メモリピラーＬＭＰ）上に接続部ＪＣＴを形成する。このとき、半導体層８２の下層の絶縁層８０も加工し、絶縁層４３が露出するようにする。なお、Ａ１−Ａ２断面方向（Ｙ方向）における下位ホールＬＡＨの長さ（直径）をＷｙａとし、接続部ＪＣＴの長さをＷｙｂとすると、Ｗｙａ＜Ｗｙｂの関係にある。また、Ｂ１−Ｂ２方向（Ｘ方向）における下位ホールＬＡＨの長さ（直径）をＷｘａとし、接続部ＪＣＴの長さをＷｘｂとすると、Ｗｘａ＜Ｗｘｂの関係にある。なお、接続部ＪＣＴの形状は、四角柱に限定されない。例えば接続部ＪＣＴは円柱形状であってもよい。
【０１２１】
図４４に示すように、絶縁層４３を形成し、接続部ＪＣＴ間を埋め込む。次に、ＣＭＰにより接続部ＪＣＴ、すなわち絶縁層８３が露出するまで絶縁層４３を研磨し、平坦化する。
【０１２２】
図４５に示すように、例えばドライエッチングにより絶縁層８３を除去する。次に、複数の絶縁層４３と、配線層４６及び４７にそれぞれ対応する複数の絶縁層５６とを交互に積層する。更に、最上層の絶縁層５６上に絶縁層４３を形成する。
【０１２３】
図４６に示すように、底面が下位メモリトレンチＬＭＴに達する上位メモリトレンチＵＭＴ及び底面が接続部ＪＣＴの半導体層８２に接する上位ホールＵＡＨを同時に加工する。上位メモリトレンチＵＭＴは、メモリトレンチＭＴをＺ方向に２分割した場合の上位部である。上位ホールＵＡＨは、上位メモリピラーＵＭＰに対応する。
【０１２４】
図４７に示すように、絶縁層８０及び半導体層８４を形成する。絶縁層８０の膜厚は、上位メモリトレンチＵＭＴを埋め込まない膜厚とする。絶縁層８０には、例えばＳｉＮが用いられる。半導体層８４は、上位メモリトレンチＵＭＴを埋め込み、上位ホールＵＡＨを埋め込まない膜厚とする。半導体層８４は、メモリセルアレイ１１の製造工程において、メモリトレンチＭＴを一時的に埋め込む犠牲層として機能する。半導体層８４には、例えばアモルファスシリコンが用いられる。
【０１２５】
図４８に示すように、例えばドライエッチングまたはウエットエッチングによる等方性エッチングにより、上位ホールＵＡＨ内の半導体層８４を除去する。このとき、上位メモリトレンチＵＭＴ内の半導体層８４は除去されないようにエッチング量を調整する。次に、絶縁層８０及び絶縁層４３を形成する。このとき、絶縁層４３の膜厚は上位ホールＵＡＨ開口部を閉塞させない膜厚とする。
【０１２６】
図４９に示すように、例えばドライエッチングにより、上位ホールＵＡＨ底部の絶縁層４３及び絶縁層８０を除去した後、ウエットエッチングにより、接続部ＪＣＴ及び下位ホールＬＡＨを埋め込んでいた半導体層８２を除去する。
【０１２７】
図５０に示すように、例えばウエットエッチングにより、上面の絶縁層４３及び絶縁層８０を除去する。次に、第１実施形態の図１３と同様に、ホールＡＨ内にブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、半導体層３１、コア層３０、及びキャップ層３１Ｂを形成する。
【０１２８】
図５１に示すように、第１実施形態の図１４と同様に、キャップ層３１Ｂ上に絶縁層４８を形成する。次に、メモリトレンチＭＴ内の半導体層８１及び８４を除去する。より具体的には、まず、上位メモリトレンチＵＭＴ内の半導体層８４を除去する。そして、上位メモリトレンチＵＭＴの底部に形成されている絶縁層８０を除去した後、下位メモリトレンチＬＭＴ内の半導体層８１を除去する。
【０１２９】
図５２に示すように、第１実施形態の図１６と同様に、例えばドライエッチングまたはウエットエッチングによる等方性エッチングにより、メモリトレンチＭＴ内の絶縁層８０及び、メモリトレンチＭＴ内に側面が露出しているブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１を除去する。この結果、配線層４４の上方において、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び半導体層３１がＢ１−Ｂ２断面方向（Ｘ方向）に２つに分離される。
【０１３０】
図５３に示すように、メモリトレンチＭＴ内を絶縁層８５及び絶縁層４９で埋め込んだ後、絶縁層４３を形成する。
【０１３１】
図５４に示すように、第１実施形態の図１８及び図１９と同様に、配線層４２を形成する。
【０１３２】
図５５に示すように、第１実施形態の図２０と同様に、絶縁層５６をリプレースし、配線層４５〜４７を形成する。次に、第１実施形態の図２１と同様に、最上層の絶縁層４３上に絶縁層５０を形成した後、コンタクトプラグＣＨを形成する。
【０１３３】
３．３  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１３４】
更に、本実施形態に係る構成であれば、複数のメモリピラーＭＰを半導体基板の垂直方向に積層させる際に２つのメモリピラーＭＰ間に接続部ＪＣＴを形成できる。更に、接続部ＪＣＴの大きさ（半導体基板に平行な平面における面積）をメモリピラーＭＰの直径よりも大きくできる。これにより、リソグラフィ工程において、メモリピラーＭＰと接続部ＪＣＴとの位置合わせずれが発生した場合であっても、メモリピラーＭＰの加工不良または埋め込み不良等の発生を抑制できる。よって、半導体記憶装置の信頼性を向上できる。
【０１３５】
なお、第２実施形態と第３実施形態とを組み合わせてもよい。すなわち、第３実施形態において、メモリトレンチＭＴ内にエアギャップＡＧを形成してもよい。
【０１３６】
更に、本実施形態に係る構成であれば、ホールＡＨとメモリトレンチＭＴを同時に加工できる。これにより、製造工程の増加を抑制できる。
【０１３７】
４．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板(40)と、半導体基板の上方に設けられ、半導体基板に平行な第１方向(Y方向)に延伸する第１配線層(46;WLa0)と、半導体基板に平行であり且つ第１方向に交差する第２方向(X方向)において第１配線層と隣り合って配置され、第１方向に延伸する第２配線層(46;WLb0)と、第１配線層と第２配線層との間に設けられ、半導体基板に垂直な第３方向(Z方向)に延伸する第１半導体層(31_2)と、第１配線層と第２配線層との間に設けられ、第３方向に延伸する第２半導体層(31_3)と、第１半導体層と第２半導体層との間に設けられ、第１半導体層及び第２半導体層にそれぞれ接し、第３方向に延伸する第１絶縁層(30;コア層)と、第１及び第２半導体層並びに第１絶縁層上に設けられた第３半導体層(31B;キャップ) と、第１配線層と第２配線層との間に設けられ、第１絶縁層に接し、第２方向に延伸する第２絶縁層(49(MT))と、第１配線層と第１半導体層との間に設けられた第１電荷蓄積層(33)と、第２配線層と第２半導体層との間に設けられた第２電荷蓄積層(33)とを含む。
【０１３８】
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
【０１３９】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１４０】
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４２】
１…半導体記憶装置、１０…メモリコア部、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、２０…周辺回路部、２１…シーケンサ、２２…電圧発生回路、３０…コア層、３１、３１＿１〜３１＿３…半導体層、３１Ｂ…キャップ層、３２…トンネル絶縁膜、３３…電荷蓄積層、３４…ブロック絶縁膜、４０…半導体基板、４１、４３、４８〜５０、５２、５４、５６、５７、５９、７０〜７３、８０、８３、８５…絶縁層、４２、４４〜４７…配線層、５１、５３、５５、５８、８１、８２、８４…半導体層。
【図１】
2020035974.tif 000003
【図２】
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【図３】
2020035974.tif 000005
【図４】
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【図５】
2020035974.tif 000007
【図６】
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【図７】
2020035974.tif 000009
【図８】
2020035974.tif 000010
【図９】
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【図１０】
2020035974.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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