(57)【要約】      （修正有）【課題】３次元ＮＡＮＤ型フラッシュメモリ装置のさらなる高集積化が可能な半導体装置を提供する。【解決手段】第１の絶縁膜壁１６と、第１のメモリ膜２０と、第２のメモリ膜２２と、第１の配線１０ａ群と、第２の配線１０ｂ群と、第１のチャネル膜２１と、第２のチャネル膜２１と、第２の絶縁膜壁１４と、を備えている。第１の絶縁膜壁は、同一の楕円柱領域を楕円の長径方向に２つの領域に分離する。第１のメモリ膜は、第１の絶縁膜壁により分離された楕円柱領域の一方の領域の側壁面に沿って筒状に配置された、第１の電荷蓄積膜を有する膜である。第２のメモリ膜は、第１の絶縁膜壁により分離された楕円柱領域の他方の領域の側壁面に沿って筒状に配置された、第２の電荷蓄積膜を有する膜である。第１の配線群は、楕円柱領域の長手方向に複数層設けられ、それぞれが板状で楕円柱領域の長手方向と直交する方向に延び、第１のメモリ膜に接続する。【選択図】図２
2020043119.tif 000002
【特許請求の範囲】
【請求項１】
同一の楕円柱領域を楕円の長径方向に２つの領域に分離する第１の絶縁膜壁と、
前記第１の絶縁膜壁により分離された前記楕円柱領域の一方の領域の側壁面に沿って筒状に配置された、第１の電荷蓄積膜を有する第１のメモリ膜と、
前記第１の絶縁膜壁により分離された前記楕円柱領域の他方の領域の側壁面に沿って筒状に配置された、第２の電荷蓄積膜を有する第２のメモリ膜と、
前記楕円柱領域の長手方向に複数層設けられ、それぞれが板状で前記楕円柱領域の長手方向と直交する方向に延び、前記第１のメモリ膜に接続する第１の配線群と、
前記第１の配線群と同じ層内に複数層設けられ、それぞれが板状で前記第１の配線群と平行かつ前記楕円柱領域の長手方向と直交する方向に延び、前記第２のメモリ膜に接続する第２の配線群と、
前記第１のメモリ膜の内側壁面に沿った柱状に配置された第１のチャネル膜と、
前記第２のメモリ膜の内側壁面に沿った柱状に配置された第２のチャネル膜と、
前記第１の絶縁膜壁と一体に形成され、前記複数層の第１の配線群と前記複数層の第２の配線群との間を分離する第２の絶縁膜壁と、
を備えたことを特徴とする半導体装置。
【請求項２】
同一の楕円柱領域を楕円の長径方向に２つの領域に分離する第１の絶縁膜壁と、
前記第１の絶縁膜壁により分離された前記楕円柱領域の一方の領域の側壁面に沿って筒状に配置された、第１の電荷蓄積膜を有する第１のメモリ膜と、
前記第１の絶縁膜壁により分離された前記楕円柱領域の他方の領域の側壁面に沿って筒状に配置された、第２の電荷蓄積膜を有する第２のメモリ膜と、
前記楕円柱領域の長手方向に複数層設けられ、それぞれが板状で前記楕円柱領域の長手方向と直交する方向に延び、前記楕円柱領域における楕円の短径方向の一方側で前記第１のメモリ膜の一部と前記第２のメモリ膜の一部とに接続する第１の配線群と、
前記第１の配線群と同じ層内に複数層設けられ、それぞれが板状で前記第１の配線群と平行かつ前記楕円柱領域の長手方向と直交する方向に延び、前記楕円柱領域における楕円の短径方向の他方側で前記第１のメモリ膜の他の一部と前記第２のメモリ膜の他の一部とに接続する第２の配線群と、
前記楕円柱領域における楕円の短径方向の前記一方側及び前記他方側に亘って、前記第１のメモリ膜の内側壁面に沿った柱状に配置された第１のチャネル膜と、
前記楕円柱領域における楕円の短径方向の前記一方側及び前記他方側に亘って、前記第２のメモリ膜の内側壁面に沿った柱状に配置された第２のチャネル膜と、
前記第１の配線群と前記第２の配線群との間を分離する第２の絶縁膜壁と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第１及び第２のメモリ膜は、それぞれ前記楕円柱領域の長手方向に連続する筒状に配置された、ブロック絶縁膜としての酸化アルミニウム（Ａｌ２Ｏ３）膜を備えることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１の絶縁膜壁は、前記第２の絶縁膜壁と非接触で壁面が異なる方向を向いていることを特徴とする請求項２記載の半導体装置。
【請求項５】
同一の楕円柱領域を楕円の長径方向と短径方向とに分離して、第１〜第４の領域を形成する第１と第２の絶縁膜壁と、
前記第１と第２の絶縁膜壁により分離された前記楕円柱領域の第１の領域の側壁面に沿って筒状に配置された、第１の電荷蓄積膜を有する第１のメモリ膜と、
前記第１と第２の絶縁膜壁により分離された前記楕円柱領域の第２の領域の側壁面に沿って筒状に配置された、第２の電荷蓄積膜を有する第２のメモリ膜と、
前記第１と第２の絶縁膜壁により分離された前記楕円柱領域の第３の領域の側壁面に沿って筒状に配置され、前記第２の絶縁膜壁の下層側で前記第１のメモリ膜と接続される、第３の電荷蓄積膜を有する第３のメモリ膜と、
前記第１と第２の絶縁膜壁により分離された前記楕円柱領域の第４の領域の側壁面に沿って筒状に配置され、前記第２の絶縁膜壁の下層側で前記第２のメモリ膜と接続される、第４の電荷蓄積膜を有する第４のメモリ膜と、
前記楕円柱領域の長手方向に複数層設けられ、それぞれが板状で前記楕円柱領域の長手方向と直交する方向に延び、前記第１と第２のメモリ膜に接続する第１の配線群と、
前記第１の配線群と同じ層内に複数層設けられ、それぞれが板状で前記第１の配線群と平行かつ前記楕円柱領域の長手方向と直交する方向に延び、前記第３と第４のメモリ膜に接続する第２の配線群と、
前記第１のメモリ膜の内側壁面に沿って柱状に配置された第１のチャネル膜と、
前記第２のメモリ膜の内側壁面に沿って柱状に配置された第２のチャネル膜と、
前記第３のメモリ膜の内側壁面に沿って柱状に配置され、前記第２の絶縁膜壁の下層側で前記第１のチャネル膜と接続される第３のチャネル膜と、
前記第４のメモリ膜の内側壁面に沿って柱状に配置され、前記第２の絶縁膜壁の下層側で前記第２のチャネル膜と接続される第４のチャネル膜と、
を備え、
前記第２の絶縁膜壁は、さらに前記第１の配線群と前記第２の配線群との間を分離することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置、特に、半導体記憶装置の開発において、大容量化、低コスト化等を達成すべく、メモリセルの微細化が進められている。例えば、メモリセルを３次元的に配置した３次元ＮＡＮＤ型フラッシュメモリ装置の開発が進められている。３次元ＮＡＮＤ型フラッシュメモリ装置では、絶縁層を介して積層されたワード線層に、ワード線層面に垂直な方向（いわゆる縦方向）にメモリセルを繋げたＮＡＮＤストリングが形成される。これにより、２次元状にメモリセルを配置する場合に比べて高集積化を達成している。そして、さらなる高集積化を達成すべく、リソグラフィ技術を使ってメモリ膜を物理的に縦割りにより分断して、縦方向に延びる複数のメモリ膜を形成することにより、従来の例えば２倍のメモリセルを形成することが提案されている。しかしながら、リソグラフィ技術を使って、形成されたメモリ膜を物理的に分断してしまうとメモリ膜構造にダメージを与えかねないといった問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−０５０５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、３次元ＮＡＮＤ型フラッシュメモリ装置のさらなる高集積化が可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の絶縁膜壁と、第１のメモリ膜と、第２のメモリ膜と、第１の配線群と、第２の配線群と、第１のチャネル膜と、第２のチャネル膜と、第２の絶縁膜壁と、を備えている。第１の絶縁膜壁は、同一の楕円柱領域を楕円の長径方向に２つの領域に分離する。第１のメモリ膜は、前記第１の絶縁膜壁により分離された前記楕円柱領域の一方の領域の側壁面に沿って筒状に配置された、第１の電荷蓄積膜を有する膜である。第２のメモリ膜は、前記第１の絶縁膜壁により分離された前記楕円柱領域の他方の領域の側壁面に沿って筒状に配置された、第２の電荷蓄積膜を有する膜である。第１の配線群は、前記楕円柱領域の長手方向に複数層設けられ、それぞれが板状で前記楕円柱領域の長手方向と直交する方向に延び、前記第１のメモリ膜に接続する。第２の配線群は、前記第１の配線群と同じ層内に複数層設けられ、それぞれが板状で前記第１の配線群と平行かつ前記楕円柱領域の長手方向と直交する方向に延び、前記第２のメモリ膜に接続する。第１のチャネル膜は、前記第１のメモリ膜の内側壁面に沿った柱状に配置される。第２のチャネル膜は、前記第２のメモリ膜の内側壁面に沿った柱状に配置される。第２の絶縁膜壁は、前記第１の絶縁膜壁と一体に形成され、前記複数層の第１の配線群と前記複数層の第２の配線群との間を分離する。
【０００６】
他の実施形態の半導体装置は、第１の絶縁膜壁と、第１のメモリ膜と、第２のメモリ膜と、第１の配線群と、第２の配線群と、第１のチャネル膜と、第２のチャネル膜と、第２の絶縁膜壁と、を備えている。第１の絶縁膜壁は、同一の楕円柱領域を楕円の長径方向に２つの領域に分離する。第１のメモリ膜は、前記第１の絶縁膜壁により分離された前記楕円柱領域の一方の領域の側壁面に沿って筒状に配置された、第１の電荷蓄積膜を有する膜である。第２のメモリ膜は、第１の絶縁膜壁により分離された楕円柱領域の他方の領域の側壁面に沿って筒状に配置された、第２の電荷蓄積膜を有する膜である。第１の配線群は、前記楕円柱領域の長手方向に複数層設けられ、それぞれが板状で前記楕円柱領域の長手方向と直交する方向に延び、前記楕円柱領域における楕円の短径方向の一方側で前記第１のメモリ膜の一部と前記第２のメモリ膜の一部とに接続する。第２の配線群は、前記第１の配線群と同じ層内に複数層設けられ、それぞれが板状で前記第１の配線群と平行かつ前記楕円柱領域の長手方向と直交する方向に延び、前記楕円柱領域における楕円の短径方向の他方側で前記第１のメモリ膜の他の一部と前記第２のメモリ膜の他の一部とに接続する。第１のチャネル膜は、前記楕円柱領域における楕円の短径方向の前記一方側及び前記他方側に亘って、前記第１のメモリ膜の内側壁面に沿った柱状に配置される。第２のチャネル膜は、前記楕円柱領域における楕円の短径方向の前記一方側及び前記他方側に亘って、前記第２のメモリ膜の内側壁面に沿った柱状に配置される。第２の絶縁膜壁は、前記第１の配線群と前記第２の配線群との間を分離する。
【０００７】
また、他の実施形態の半導体装置は、第１と第２の絶縁膜壁と、第１のメモリ膜と、第２のメモリ膜と、第３のメモリ膜と、第４のメモリ膜と、第１の配線群と、第２の配線群と、第１のチャネル膜と、第２のチャネル膜と、第３のチャネル膜と、第４のチャネル膜と、を備えている。第１と第２の絶縁膜壁は、同一の楕円柱領域を楕円の長径方向と短径方向とに分離して、第１〜第４の領域を形成する。第１のメモリ膜は、前記第１と第２の絶縁膜壁により分離された前記楕円柱領域の第１の領域の側壁面に沿って筒状に配置された、第１の電荷蓄積膜を有する膜である。第２のメモリ膜は、前記第１と第２の絶縁膜壁により分離された前記楕円柱領域の第２の領域の側壁面に沿って筒状に配置された、第２の電荷蓄積膜を有する膜である。第３のメモリ膜は、前記第１と第２の絶縁膜壁により分離された前記楕円柱領域の第３の領域の側壁面に沿って筒状に配置され、前記第２の絶縁膜壁の下層側で前記第１のメモリ膜と接続される、第３の電荷蓄積膜を有する膜である。第４のメモリ膜は、前記第１と第２の絶縁膜壁により分離された前記楕円柱領域の第４の領域の側壁面に沿って筒状に配置され、前記第２の絶縁膜壁の下層側で前記第２のメモリ膜と接続される、第４の電荷蓄積膜を有する膜である。第１の配線群は、前記楕円柱領域の長手方向に複数層設けられ、それぞれが板状で前記楕円柱領域の長手方向と直交する方向に延び、前記第１と第２のメモリ膜に接続する。第２の配線群は、前記第１の配線群と同じ層内に複数層設けられ、それぞれが板状で前記第１の配線群と平行かつ前記楕円柱領域の長手方向と直交する方向に延び、前記第３と第４のメモリ膜に接続する。第１のチャネル膜は、前記第１のメモリ膜の内側壁面に沿って柱状に配置される。第２のチャネル膜は、前記第２のメモリ膜の内側壁面に沿って柱状に配置される。第３のチャネル膜は、前記第３のメモリ膜の内側壁面に沿って柱状に配置され、前記第２の絶縁膜壁の下層側で前記第１のチャネル膜と接続される。第４のチャネル膜は、前記第４のメモリ膜の内側壁面に沿って柱状に配置され、前記第２の絶縁膜壁の下層側で前記第２のチャネル膜と接続される。前記第２の絶縁膜壁は、さらに前記第１の配線群と前記第２の配線群との間を分離する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態における半導体装置の構成の一例を示す斜視図である。
【図２】第１の実施形態における半導体装置の導電層とメモリセルとの構成の一例を示す上面図である。
【図３】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図４】第１の実施形態における半導体装置の製造方法の工程の一部を示す斜視図である。
【図５】第１の実施形態における半導体装置の製造方法の工程の他の一部を示す斜視図である。
【図６】第１の実施形態における半導体装置の製造方法の工程の他の一部を示す斜視図である。
【図７】第１の実施形態におけるメモリセル領域の構成の一例を示す上面図である。
【図８】第１の実施形態におけるメモリセル領域の構成の一例を示す断面図である。
【図９】第２の実施形態における半導体装置の構成の一例を示す斜視図である。
【図１０】第２の実施形態における半導体装置の導電層とメモリセルとの構成の一例を示す上面図である。
【図１１】第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図１２】第２の実施形態における半導体装置の製造方法の工程の一部を示す斜視図である。
【図１３】第２の実施形態における半導体装置の製造方法の工程の他の一部を示す斜視図である。
【図１４】第２の実施形態における半導体装置の製造方法の工程の他の一部を示す斜視図である。
【図１５】第２の実施形態におけるメモリセル領域の構成の一例を示す上面図である。
【図１６】第２の実施形態における導電層へのリプレイスの仕方の変形例を説明するための図である。
【図１７】第３の実施形態における半導体装置の構成の一例を示す断面図である。
【図１８】第３の実施形態における半導体装置の構成の一例を示す他の位置での断面図である。
【図１９】第３の実施形態における半導体装置の導電層とメモリセルとの構成の一例を示す上面図である。
【図２０】第３の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図２１】第３の実施形態における半導体装置の製造方法の工程の一部を示す断面及び断面位置を示す図である。
【図２２】第３の実施形態における半導体装置の製造方法の工程の他の一部を示す断面及び断面位置を示す図である。
【図２３】第３の実施形態における半導体装置の製造方法の工程の他の一部を示す断面及び断面位置を示す図である。
【図２４】第３の実施形態における半導体装置の製造方法の工程の他の一部を示す断面及び断面位置を示す図である。
【図２５】第３の実施形態における導電層へのリプレイスの仕方を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、実施形態では、半導体装置の一例として、３次元ＮＡＮＤ型フラッシュメモリ装置について説明する。以下、図面を用いて説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態における半導体装置の構成の一例を示す斜視図である。図２は、第１の実施形態における半導体装置の導電層とメモリセルとの構成の一例を示す上面図である。なお、図１と図２とは、縮尺を一致させていない。図１及び図２の例では、半導体装置の一例である半導体記憶装置におけるメモリ素子領域の構成の一例を示している。また、図１では、チャネル膜２１及びバリアメタル１１は符号のみ記載し、図示を省略している。図１において、第１の実施形態における半導体装置は、半導体記憶装置におけるワード線（ＷＬ）となる複数の配線１０ａ，１０ｂ，１０ｃが並列に形成された複数層の導電層５０を有する。また、第１の実施形態における半導体装置は、隣接する層の導電層５０同士間を絶縁する複数層の絶縁層１２を有する。複数層の導電層５０の各層の導電層５０と、複数層の絶縁層１２の各層の絶縁層１２とが交互に積層されている。複数層の配線１０ａ群（第１の配線群）と複数層の配線１０ｂ群（第２の配線群）との間は、絶縁膜壁１４（第２の絶縁膜壁）によって分離されている。同様に、複数層の配線１０ｂ群と複数層の配線１０ｃ群との間は、絶縁膜壁１４によって分離されている。このように、各層の導電層５０における複数の配線１０ａ，１０ｂ，１０ｃは、それぞれ絶縁膜壁１４によって分離されている。各層の導電層５０において、配線１０ａ（ＷＬ１：第１の配線の一例）は、同じ位置に形成される。同様に、各層の導電層５０において、配線１０ｂ（ＷＬ２：第２の配線の一例）は、同じ位置に形成される。同様に、各層の導電層５０において、配線１０ｃは、同じ位置に形成される。複数の配線１０ａ，１０ｂ，１０ｃは、同じ導電性材料を用いた板状の配線である。
【００１１】
そして、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分において、複数の楕円柱領域６０が一列に並んで配置される。また、配線１０ｂと配線１０ｃとが絶縁膜壁１４を介して互いに対向した部分において、複数の楕円柱領域６０が一列に並んで配置される。各楕円柱領域６０は、複数層の導電層５０と複数層の絶縁層１２との積層体を積層面と直交する方向に貫通する。隣り合う列の複数の楕円柱領域６０は、例えば、平面視で千鳥状に配置されている。各楕円柱領域６０には、それぞれ２つのメモリ膜２０，２２が配置される。メモリ膜２０（第１のメモリ膜）は、同一の楕円柱領域６０が絶縁膜壁１６（第１の絶縁膜壁）によって楕円の長径方向に分離された２つの領域の一方に配置される。メモリ膜２２（第２のメモリ膜）は、同一の楕円柱領域６０が絶縁膜壁１６（第１の絶縁膜壁）によって楕円の長径方向に分離された２つの領域の他方に配置される。このように、絶縁膜壁１６は、各楕円柱領域６０を楕円の長径方向に２つの領域に分離する。そして、メモリ膜２０（第１のメモリ膜）の内側壁面に沿って柱状にチャネル膜２１（第１のチャネル膜）（チャネルボディともいう）が配置される。同様に、メモリ膜２２（第２のメモリ膜）の内側壁面に沿って柱状にチャネル膜２１（第２のチャネル膜）が配置される。図１及び図２の例では、各層の導電層５０の配線１０ａと配線１０ｂとを分離する絶縁膜壁１４は、配線１０ａと配線１０ｂとが互いに対向した部分に位置する楕円柱領域６０の絶縁膜壁１６と一体に形成される。同様に、各層の導電層５０の配線１０ｂと配線１０ｃとを分離する絶縁膜壁１４は、配線１０ｂと配線１０ｃとが互いに対向した部分に位置する楕円柱領域６０の絶縁膜壁１６と一体に形成される。なお、実施形態における「楕円柱」は水平断面が真の楕円形状のものに限らず、長径方向の一方側の曲面と他方側の曲面との間が平面で接続された、水平断面がいわゆるオーバル形状のものであってもよい。
【００１２】
また、図１及び図２に示すように、複数層の導電層５０の配線１０ａ群は、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０の長手方向に複数層設けられる。複数層の導電層５０の配線１０ａ群は、上述したようにそれぞれが板状で、楕円柱領域６０の柱の長手方向と直交する方向に延びる。そして、配線１０ａ群は、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０のメモリ膜２０に接続する。複数層の導電層５０の配線１０ｂ群は、配線１０ａ群と同じ層内に複数層設けられる。配線１０ｂ群は、それぞれが板状で配線１０ａ群と平行かつ配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０の柱の長手方向と直交する方向に延びる。そして、配線１０ｂ群は、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０のメモリ膜２２に接続する。また、各層の導電層５０の配線１０ｂ群は、配線１０ｂと配線１０ｃとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０の柱の長手方向と直交する方向に延びる。そして、配線１０ｂ群は、配線１０ｂと配線１０ｃとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０のメモリ膜２０とも接続する。複数層の導電層５０の配線１０ｃ群は、配線１０ａ、１０ｂ群と同じ層内に複数層設けられる。配線１０ｃ群は、それぞれが板状で配線１０ａ、１０ｂ群と平行かつ配線１０ｂと配線１０ｃとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０の柱の長手方向と直交する方向に延びる。そして、配線１０ｃ群は、配線１０ｂと配線１０ｃとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０のメモリ膜２２に接続する。各層の導電層５０において、ワード線となる配線１０ａと、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２０とかかるメモリ膜２０に囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２０に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。同様に、各層の導電層５０において、ワード線となる配線１０ｂと、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２２とかかるメモリ膜２２に囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２２に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。同様に、各層の導電層５０において、ワード線となる配線１０ｂと、配線１０ｂと配線１０ｃとが絶縁膜壁１４を介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２０とかかるメモリ膜２０に囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２０に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。同様に、各層の導電層５０において、ワード線となる配線１０ｃと、配線１０ｂと配線１０ｃとが絶縁膜壁１４を介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２２とかかるメモリ膜２２に囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２２に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。そして、ビット線コンタクトが同じ楕円柱領域６０のメモリ膜２０に囲まれるチャネル膜２１とメモリ膜２２に囲まれるチャネル膜２１とに跨るように接続される。言い換えれば、同じ楕円柱領域６０に形成されるメモリ膜２０を使ったＮＡＮＤストリングとメモリ膜２２を使ったＮＡＮＤストリングとの同じ一方の端が共通のビット線コンタクトに接続され、他方の端が共通のソース線に接続される。
【００１３】
以上のように、第１の実施形態では、各導電層５０において同一の楕円柱領域６０に１つのメモリ膜と１つのチャネル膜の組合せによる１つのメモリセルではなく、メモリ膜２０とチャネル膜２１の組合せと、メモリ膜２２とチャネル膜２１の組合せによる２つのメモリセルを形成することで、メモリセルの密度を高めることができる。よって、３次元ＮＡＮＤ型フラッシュメモリ装置において、さらに高集積化を達成できる。
【００１４】
図３は、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図３において、第１の実施形態における半導体装置の製造方法では、積層膜形成工程（Ｓ１０６）と、楕円ホール形成工程（Ｓ１１２）と、犠牲金属膜形成工程（Ｓ１２４）と、犠牲金属膜リセス工程（Ｓ１２６）と、犠牲金属膜再成長工程（Ｓ１２８）と、分離溝形成工程（Ｓ１３０）と、絶縁膜形成工程（Ｓ１３２）と、犠牲金属膜エッチング工程（Ｓ１３４）と、置換工程（Ｓ１３６）と、メモリホールエッチング工程（Ｓ１３８）と、メモリ膜形成工程（Ｓ１４０）と、チャネル膜形成工程（Ｓ１４８）と、いう一連の工程を実施する。メモリ膜形成工程（Ｓ１４０）は、内部工程として、ブロック絶縁膜形成工程（Ｓ１４２）と、電荷蓄積膜形成工程（Ｓ１４４）と、トンネル絶縁膜形成工程（Ｓ１４６）と、いう一連の工程を実施する。
【００１５】
図４は、第１の実施形態における半導体装置の製造方法の工程の一部を示す斜視図である。図４では、図３の積層膜形成工程（Ｓ１０６）から犠牲金属膜リセス工程（Ｓ１２６）までを示している。それ以降の工程は後述する。
【００１６】
まず、積層膜形成工程（Ｓ１０６）として、図示しない半導体基板上に、例えば、原子層気相成長（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ、あるいは、ａｔｏｍｉｃ  ｌａｙｅｒ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ）法若しくは化学気相成長（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を用いて、犠牲膜層３０と絶縁層１２とを交互に積層する。かかる工程により、複数層の犠牲膜層３０の各層の犠牲膜層３０と、複数層の絶縁層１２の各層の絶縁層１２とが交互に積層された積層膜が形成される。犠牲膜層３０に用いる犠牲膜として、例えば、シリコン窒化膜（ＳｉＮ膜）を用いると好適である。また、絶縁層１２に用いる絶縁膜として、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いると好適である。また、半導体基板として、例えば、直径３００ミリのシリコンウェハが用いられる。なお、犠牲膜層３０と絶縁層１２とが交互に積層される半導体基板上或いは基板内には、図示しないその他の絶縁膜、配線、コンタクト及び／或いはトランジスタ等の半導体素子が形成されていても構わない。
【００１７】
図４（ａ）において、楕円ホール形成工程（Ｓ１１２）として、絶縁層１２上から上述した積層膜を貫通する楕円形の開口部（楕円ホール１５２）を形成する。ここでは、複数の楕円ホール１５２が図１に示したワード線となる隣り合う配線１０同士間の位置に配線１０の長手方向に沿って形成される。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁層１２の上にレジスト膜が形成された状態に対し、露出した絶縁層１２とその下層に位置する犠牲膜層３０と絶縁層１２との積層膜を異方性エッチング法により除去する。これにより、絶縁層１２の表面に対し、略垂直に楕円ホール１５２を形成することができる。例えば、一例として、反応性イオンエッチング（ＲＩＥ）法により楕円ホール１５２を形成すればよい。ここでの各楕円ホール１５２は、長径方向が図１に示したワード線となる配線１０の長手方向と略直交する方向に向くように形成されると好適である。また、各楕円ホール１５２は、完全な楕円形状に限るものではない。長径と短径とを有し、短径方向の辺部分の曲率に対して長径方向の辺部分の曲率が大きい形状であればよい。例えば、上述したオーバル形状等であっても良い。
【００１８】
図４（ｂ）において、犠牲金属膜形成工程（Ｓ１２４）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、楕円ホール１５２内に犠牲金属膜３２を形成する。犠牲金属膜３２の材料として、例えば、タングステン（Ｗ）を用いると好適である。ここでは、楕円ホール１５２内が犠牲金属膜３２で完全に埋まるまでは堆積させない。例えば、楕円ホール１５２の楕円中央部にまだ埋まっていない空洞が柱状に残るように形成することが望ましい。第１の実施形態では、楕円ホール１５２に埋め込むため、曲率半径の小さい（曲率が大きい）長径方向の側壁部分が曲率半径の大きい（曲率が小さい）短径方向の側壁部分よりも犠牲金属膜３２の成膜が速く進む。そのため、曲率が大きい長径方向の側壁部分の方が、曲率が小さい短径方向の側壁部分よりも成膜される犠牲金属膜３２の膜厚を大きくできる。
【００１９】
図４（ｃ）において、犠牲金属膜リセス工程（Ｓ１２６）として、例えば、ウェットエッチング法（例えば混酸処理）により、楕円ホール１５２内の犠牲金属膜３２をエッチングすることで犠牲金属膜３２にリセス形状を形成する。具体的には、曲率の小さい短径方向の側壁部分の犠牲金属膜３２を除去して無くすと共に、曲率の大きい長径方向の側壁部分に犠牲金属膜３２が残るように犠牲金属膜３２のリセス形状を形成する。
【００２０】
図５は、第１の実施形態における半導体装置の製造方法の工程の他の一部を示す斜視図である。図５では、図３の犠牲金属膜再成長工程（Ｓ１２８）から絶縁膜形成工程（Ｓ１３２）までを示している。それ以降の工程は後述する。
【００２１】
図５（ａ）において、犠牲金属膜再成長工程（Ｓ１２８）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、楕円ホール１５２内のリセス形状となった犠牲金属膜３２を再成長させる。曲率の大きい長径方向の側壁部分では、リセス形状となった犠牲金属膜３２が下地膜となって犠牲金属膜３２の成膜が進む。そのため、かかる下地膜が存在しない曲率の小さい短径方向の側壁部分にて犠牲金属膜３２の成長が開始する前に、短径方向の両側壁部分の間の小空間（小領域）を残して、楕円ホール１５２内を犠牲金属膜３２で埋めることができる。かかる工程により、短径方向の両側壁部分および両側壁部分間の空間には犠牲金属膜３２が存在しない状態で、短径方向の両側壁部分間の空間で隔てられた楕円ホール１５２内の２つの領域を犠牲金属膜３２で埋めることができる。
【００２２】
図５（ｂ）において、分離溝形成工程（Ｓ１３０）として、例えば、ウェットエッチング法（例えばホットリン酸処理）により、楕円ホール１５２内に残った短径方向の両側壁部分間の空間を介して、複数層の犠牲膜層３０の各層の犠牲膜層３０に分離溝１５３を形成する。ここでは、複数の楕円ホール１５２が図１に示したワード線となる隣り合う配線１０同士間の位置に配線１０の長手方向に沿って形成されていると共に、楕円ホール１５２の短径方向がかかる配線１０の長手方向に向いている。そして、短径方向の両側壁部分には犠牲金属膜３２が存在せず、絶縁層１２の絶縁膜と犠牲膜層３０の犠牲膜とが露出した状態となっている。そのため、各層の犠牲膜層３０の犠牲膜を選択的にエッチングすることで、各楕円ホール１５２内において犠牲金属膜３２から露出した部分から、配線１０の長手方向に指向性を持った犠牲膜層３０のエッチング（サイドエッチング）を進めることができる。これにより、各楕円ホール１５２間の距離が短いため、各楕円ホール１５２内の短径方向の両側壁部分間の空間同士が、かかる指向性の方向に沿って連なり、言い換えれば、各層の犠牲膜層３０を複数の犠牲膜に分離する分離溝１５３を、図１に示した配線１０の長手方向に沿って形成できる。
【００２３】
図５（ｃ）において、絶縁膜形成工程（Ｓ１３２）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各楕円ホール１５２内の短径方向の両側壁部分間の空間内を絶縁材料で埋め込み絶縁膜壁１６を形成すると共に、合わせて、各層の犠牲膜層３０を分離する分離溝１５３内を絶縁材料で埋め込み絶縁膜壁１４を形成する。絶縁膜壁１６及び絶縁膜壁１４に用いる絶縁材料として、犠牲膜層３０の犠牲膜の材料とは異なる材料を用いる。例えば、ＳｉＯ２を用いると好適である。
【００２４】
図６は、第１の実施形態における半導体装置の製造方法の工程の他の一部を示す斜視図である。図６では、図３の犠牲金属膜エッチング工程（Ｓ１３４）からメモリホールエッチング工程（Ｓ１３８）までを示している。それ以降の工程は後述する。
【００２５】
図６（ａ）において、犠牲金属膜エッチング工程（Ｓ１３４）として、例えば、ウェットエッチング法（例えば混酸処理）により、楕円ホール１５２内で絶縁膜壁１６により分離された２つの領域に堆積する犠牲金属膜３２をエッチングして除去する。これにより、楕円ホール１５２内に絶縁膜壁１６により分離された２つのメモリホール１５４（開口部）を形成できる。
【００２６】
図６（ｂ）において、置換（リプレイス）工程（Ｓ１３６）として、楕円ホール１５２内で絶縁膜壁１６により分離された２つのメモリホール１５４を介して、各層の犠牲膜層３０をエッチングにより除去して、代わりに導電性材料に置換する。具体的には、ウェットエッチング法（例えばホットリン酸処理）により、楕円ホール１５２内で絶縁膜壁１６により分離された２つのメモリホール１５４を介して、各層の犠牲膜層３０をエッチングにより除去する。これにより、図６（ｂ）に示すように、各層の絶縁層１２間に空間１５６が形成される。ここでは、各層の絶縁層１２と直交する方法に延びる絶縁膜壁１６が支柱（ピラー）となって、崩れないように各層の絶縁層１２を支持することができる。
【００２７】
次に、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、絶縁膜壁１６により分離された２つのメモリホール１５４を介して、かかる各層の絶縁層１２間の空間１５６の上下壁面及び側壁に、まずは図示しないバリアメタル膜を形成する。その後、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、かかる各層の絶縁層１２間の空間１５６内に配線１０となる導電性材料を埋め込む。バリアメタル膜として、例えば、窒化チタン（ＴｉＮ）を用いると好適である。また、配線１０となる導電性材料として、タングステン（Ｗ）を用いると好適である。これにより、図１に示した導電層５０に、絶縁壁膜１４によって分離された複数の配線１０（１０ａ，１０ｂ，１０ｃ）を形成できる。
【００２８】
ここで、置換（リプレイス）工程（Ｓ１３６）においては、楕円ホール１５２内で絶縁膜壁１６により分離された２つのメモリホール１５４側壁にもバリアメタル膜及び導電性材料が成膜することになる。そのため、図６（ｃ）において、メモリホールエッチング工程（Ｓ１３８）として、楕円ホール１５２内で絶縁膜壁１６により分離された２つのメモリホール１５４内に成膜されたバリアメタル膜及び導電性材料をエッチングにより除去する。
【００２９】
次に、メモリ膜形成工程（Ｓ１４０）として、各楕円ホール１５２内で絶縁膜壁１６により分離された２つのメモリホール１５４内にそれぞれメモリ膜２０，２２を形成する。メモリ膜２０は、ブロック絶縁膜（第１のブロック絶縁膜）と、電荷蓄積膜（第１の電荷蓄積膜）と、トンネル絶縁膜（第１のトンネル絶縁膜）と、を有する。メモリ膜２２は、ブロック絶縁膜（第２のブロック絶縁膜）と、電荷蓄積膜（第２の電荷蓄積膜）と、トンネル絶縁膜（第２のトンネル絶縁膜）と、を有する。以下、具体的に、内部工程を説明する。
【００３０】
図７は、第１の実施形態におけるメモリセル領域の構成の一例を示す上面図である。図８は、第１の実施形態におけるメモリセル領域の構成の一例を示す断面図である。図８では、図７の楕円領域の短径方向に見た断面（Ｅ−Ｅ断面）を示している。なお、図７と図８とは、縮尺を一致させていない。
【００３１】
ブロック絶縁膜形成工程（Ｓ１４２）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、２つのメモリホール１５４の側壁面に沿ってブロック絶縁膜２８を形成する。ブロック絶縁膜２８は、電荷蓄積膜２６と配線１０との間に電荷が流れることを抑制する膜である。ブロック絶縁膜２８の材料として、例えば、酸化アルミニウム（Ａｌ２Ｏ３）を用いると好適である。これにより、メモリ膜２０（第１のメモリ膜）の一部として、絶縁膜壁１６により分離された楕円柱領域の一方の領域の側壁面に沿って筒状に配置されたブロック絶縁膜２８（第１のブロック絶縁膜）を形成できる。同様に、メモリ膜２２（第２のメモリ膜）の一部として、絶縁膜壁１６により分離された楕円柱領域の他方の領域の側壁面に沿って筒状に配置されたブロック絶縁膜２８（第２のブロック絶縁膜）を形成できる。言い換えれば、メモリ膜２０，２２は、それぞれ楕円柱領域６０の長手方向に連続する筒状に配置された、ブロック絶縁膜２８としてのＡｌ２Ｏ３膜を備える。
【００３２】
ここで、犠牲膜層３０を導電性材料に置換する手法として、メモリ膜及びチャネル膜を形成した後に、かかるメモリ膜及びチャネル膜を各層の絶縁層１２を支持する支柱（ピラー）として用いて、別の置換用開口部から犠牲膜層３０を導電性材料に置換する手法がある。メモリ膜及びチャネル膜を形成した後に、これらメモリ膜及びチャネル膜を各層の絶縁層１２を支持する支柱（ピラー）として用いて、別の置換用開口部から犠牲膜層３０を導電性材料に置換する場合、Ａｌ２Ｏ３膜は犠牲膜層３０をエッチングする例えばリン酸への耐性が小さいため、犠牲膜層３０をエッチングすることで同時に除去されてしまうおそれがある。そのため、かかる手法では、メモリ膜を形成する際に、ブロック絶縁膜２８は形成せずに残りの電荷蓄積膜２６とトンネル絶縁膜２４とを形成しておき、犠牲膜層３０をエッチングした後であってバリアメタル膜及び導電性材料を堆積させる前に、上述した置換用開口部を介してブロック絶縁膜２８となるＡｌ２Ｏ３膜を形成するのが一般的である。そのため、積層されている各層の絶縁層１２表面にＡｌ２Ｏ３膜が成膜されてしまい、ワード線の層間にＡｌ２Ｏ３膜を挟む構造になってしまう。その結果、各層のワード線の層間の容量が大きくなる傾向があった。これに対して、第１の実施形態では、メモリ膜２０，２２を形成する前に、犠牲膜層３０をバリアメタル膜１１と配線１０によるワード線に置換するため、図８に示すように、各層の導電層５０の配線１０と絶縁層１２との間に、Ａｌ２Ｏ３膜を挟まずにワード線を形成できる。言い換えれば、第１の実施形態では、複数層の導電層５０の各層の導電層５０と複数層の絶縁層１２の対応する層の絶縁層１２との間にＡｌ２Ｏ３膜を介さずに、メモリ膜２０のブロック絶縁膜２８及びメモリ膜２２のブロック絶縁膜２８として、それぞれＡｌ２Ｏ３膜が配置される構造を得ることができる。さらに言い換えれば、ワード線の層間にＡｌ２Ｏ３膜を挟まずにブロック絶縁膜２８としてＡｌ２Ｏ３膜を配置できる。よって、各層のワード線の層間の容量を小さくできる。
【００３３】
次に、電荷蓄積膜形成工程（Ｓ１４４）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、２つのメモリホール１５４内のブロック絶縁膜２８の側壁面に沿って電荷蓄積膜２６を形成する。電荷蓄積膜２６は、電荷を蓄積することが出来る材料を含む膜である。電荷蓄積膜２６の材料として、例えば、ＳｉＮを用いると好適である。これにより、メモリ膜２０（第１のメモリ膜）の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６（第１の電荷蓄積膜）を形成できる。同様に、メモリ膜２２（第２のメモリ膜）の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６（第２の電荷蓄積膜）を形成できる。
【００３４】
次に、トンネル絶縁膜形成工程（Ｓ１４６）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、２つのメモリホール１５４内の電荷蓄積膜２６の側壁面に沿ってトンネル絶縁膜２４を形成する。トンネル絶縁膜２４は、絶縁性であるが、所定の電圧の印加により電流を流す絶縁膜である。トンネル絶縁膜２４の材料として、例えば、ＳｉＯ２を用いると好適である。これにより、メモリ膜２０（第１のメモリ膜）の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４（第１のトンネル絶縁膜）を形成できる。同様に、メモリ膜２２（第２のメモリ膜）の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４（第２のトンネル絶縁膜）を形成できる。
【００３５】
次に、チャネル膜形成工程（Ｓ１４８）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、２つのメモリホール１５４内のトンネル絶縁膜２４の内側壁面全周に沿って柱状にそれぞれチャネル膜２１を形成する。言い換えれば、メモリ膜２０の内側壁面に沿って柱状にチャネル膜２１を形成する。同様に、メモリ膜２２の内側壁面に沿って柱状にチャネル膜２１を形成する。図７と図８の例では、メモリ膜２０の内側壁面全周に沿って柱状にチャネル膜２１を形成する。同様に、メモリ膜２２の内側壁面全周に沿って柱状にチャネル膜２１を形成する。チャネル膜２１の材料として、半導体材料が用いられる。例えば不純物がドーピングされたシリコン（Ｓｉ）を用いると好適である。これにより、メモリ膜２０（第１のメモリ膜）の一部であるトンネル絶縁膜２４の内側壁面に沿って柱状にチャネル膜２１（第１のチャネル膜）を形成できる。同様に、メモリ膜２２（第２のメモリ膜）の一部であるトンネル絶縁膜２４の内側壁面に沿って柱状にチャネル膜２１（第２のチャネル膜）を形成できる。なお、柱状の各チャネル膜２１は、半導体材料を用いて底部を有する筒状の構造が形成され、その内部に絶縁材料を用いたコア部が配置されたものであっても良い。
【００３６】
以上により、図８に示すように、メタル（Ｍ）−酸化アルミニウム（Ａ）−窒化膜（Ｎ）−酸化膜（Ｏ）−シリコン（Ｓ）によるＭＡＮＯＳ構造のメモリセルを備えた第１の実施形態における半導体装置を形成できる。
【００３７】
なお、上述した例では、ブロック絶縁膜２８の材料として、Ａｌ２Ｏ３を用いる場合を説明したがこれに限るものではない。ブロック絶縁膜２８として、Ａｌ２Ｏ３膜の他、ＳｉＯ２膜を用いても構わない。ブロック絶縁膜２８として、ＳｉＯ２膜を用いる場合、メタル（Ｍ）−酸化膜（Ｏ）−窒化膜（Ｎ）−酸化膜（Ｏ）−シリコン（Ｓ）によるＭＯＮＯＳ構造のメモリセルを形成できる。
【００３８】
また、第１の実施形態では、メモリ膜２０，２２及びチャネル膜２１を各層の絶縁層１２を支持する支柱（ピラー）として用いて、別の置換用開口部から犠牲膜層３０を導電性材料に置換する手法を排除するものではない。その際、支柱（ピラー）となるメモリ膜２０，２２としては、ブロック絶縁膜２８を形成せずに残りの電荷蓄積膜２６とトンネル絶縁膜２４とを形成しておき、犠牲膜層３０をエッチングした後であってバリアメタル膜及び導電性材料を堆積させる前に、上述した置換用開口部を介してブロック絶縁膜２８を形成しても良い。言い換えれば、犠牲膜層３０をエッチングした後であってバリアメタル膜及び導電性材料を堆積させる前に、置換用開口部を介してブロック絶縁膜２８を形成する態様であっても構わない。この手法は、例えば、ブロック絶縁膜２８として、ＳｉＯ２膜を用いる場合は特に有効である。
【００３９】
以上のように、第１の実施形態によれば、３次元ＮＡＮＤ型フラッシュメモリ装置において従来の２倍のメモリセルを形成できる。よって、３次元ＮＡＮＤ型フラッシュメモリ装置のさらなる高集積化ができる。また、第１の実施形態によれば、リソグラフィ技術を使ってメモリ膜２０，２２を物理的に縦割りにより分断していないので、メモリ膜構造へのダメージを抑制できる。また、第１の実施形態によれば、２倍化された各メモリセルに使用されるチャネル膜２１の周囲を確実に筒状のメモリ膜２０，２２で囲むことができ、十分なメモリ性能を発揮できる。
【００４０】
（第２の実施形態）
図９は、第２の実施形態における半導体装置の構成の一例を示す斜視図である。図１０は、第２の実施形態における半導体装置の導電層とメモリセルとの構成の一例を示す上面図である。なお、図９と図１０とは、縮尺を一致させていない。図９及び図１０の例では、半導体装置の一例である半導体記憶装置におけるメモリ素子領域の構成の一例を示している。また、図９では、チャネル膜２１及びバリアメタル１１は符号のみ記載し、図示を省略している。図９において、第２の実施形態における半導体装置は、図１と同様、半導体記憶装置におけるワード線（ＷＬ）となる複数の配線１０ａ，１０ｂ，１０ｃが並列に形成された複数層の導電層５０を有する。また、第２の実施形態における半導体装置は、隣接する層の導電層５０同士間を絶縁する複数層の絶縁層１２を有する。複数層の導電層５０の各層の導電層５０と、複数層の絶縁層１２の各層の絶縁層１２とが交互に積層されている。複数層の導電層５０と複数層の絶縁層１２との積層体が、絶縁膜壁１４（第２の絶縁膜壁）によって分離されている。その結果、各層の導電層５０に、それぞれ絶縁膜壁１４（第２の絶縁膜壁）によって分離された複数の配線１０ａ，１０ｂ，１０ｃが配置される。言い換えれば、複数層の配線１０ａ群（第１の配線群）と複数層の配線１０ｂ群（第２の配線群）との間は、絶縁膜壁１４ａ（第２の絶縁膜壁）によって分離されている。同様に、複数層の配線１０ｂ群と複数層の配線１０ｃ群との間は、絶縁膜壁１４ｂによって分離されている。各層の導電層５０において、配線１０ａ（ＷＬ１：第１の配線の一例）は、同じ位置に形成される。同様に、各層の導電層５０において、配線１０ｂ（ＷＬ２：第２の配線の一例）は、同じ位置に形成される。同様に、各層の導電層５０において、配線１０ｃは、同じ位置に形成される。複数の配線１０ａ，１０ｂ，１０ｃは、同じ導電性材料を用いた板状の配線である。
【００４１】
そして、配線１０ａと配線１０ｂとが絶縁膜壁１４ａを介して互いに対向した部分において、複数の楕円柱領域６０が一列に並んで配置される。また、配線１０ｂと配線１０ｃとが絶縁膜壁１４ｂを介して互いに対向した部分において、複数の楕円柱領域６０が一列に並んで配置される。各楕円柱領域６０は、複数層の導電層５０と複数層の絶縁層１２との積層体を積層面と直交する方向に貫通する。隣り合う列の複数の楕円柱領域６０は、例えば、平面視で千鳥状に配置されている。各楕円柱領域６０には、それぞれ２つのメモリ膜２０，２２が配置される。メモリ膜２０（第１のメモリ膜）は、同一の楕円柱領域６０が絶縁膜壁１６（第１の絶縁膜壁）によって楕円の長径方向に分離された２つの領域の一方に配置される。メモリ膜２２（第２のメモリ膜）は、同一の楕円柱領域６０が絶縁膜壁１６（第１の絶縁膜壁）によって楕円の長径方向に分離された２つの領域の他方に配置される。このように、絶縁膜壁１６は、各楕円柱領域６０を楕円の長径方向に２つの領域に分離する。そして、楕円柱領域６０における楕円の短径方向の一方側及び他方側に亘って、メモリ膜２０の内側壁面全周に沿って柱状にチャネル膜２１（第１のチャネル膜）が配置される。同様に、楕円柱領域における楕円の短径方向の一方側及び他方側に亘って、メモリ膜２２の内側壁面全周に沿って柱状にチャネル膜２１（第２のチャネル膜）が配置される。図９及び図１０の例では、第１の実施形態とは異なり、各楕円柱領域６０の楕円の長径方向が各配線１０の延びる方向と略平行に配置される。そのため、図９及び図１０の例では、第１の実施形態とは異なり、各層の導電層５０の配線１０ａと配線１０ｂとを分離する絶縁膜壁１４ａは、配線１０ａと配線１０ｂとが互いに対向した部分に位置する楕円柱領域６０の絶縁膜壁１６と非接触となり、別体として形成される。同様に、各層の導電層５０の配線１０ｂと配線１０ｃとを分離する絶縁膜壁１４ｂは、配線１０ｂと配線１０ｃとが互いに対向した部分に位置する楕円柱領域６０の絶縁膜壁１６と非接触となり、別体として形成される。
【００４２】
また、図９及び図１０に示すように、複数層の導電層５０の配線１０ａ群は、配線１０ａと配線１０ｂとが絶縁膜壁１４ａを介して互いに対向した部分に位置する楕円柱領域の長手方向に複数層設けられる。配線１０ａ群は、それぞれが板状で楕円柱領域６０の柱の長手方向と直交する方向に延びる。配線１０ａ群は、配線１０ａと配線１０ｂとが絶縁膜壁１４ａを介して互いに対向した部分に位置する楕円柱領域６０における楕円の短径方向の一方側でメモリ膜２０の一部（Ａ部）とメモリ膜２２の一部（Ｂ部）とに接続する。複数層の導電層５０の配線１０ｂ群は、配線１０ａ群と同じ層内に複数層設けられる。配線１０ｂ群は、それぞれが板状で配線１０ａ群と平行かつ配線１０ａと配線１０ｂとが絶縁膜壁１４ａを介して互いに対向した部分に位置する楕円柱領域６０の柱の長手方向と直交する方向に延びる。配線１０ｂ群は、配線１０ａと配線１０ｂとが絶縁膜壁１４ａを介して互いに対向した部分に位置する楕円柱領域６０における楕円の短径方向の他方側でメモリ膜２０の他の一部（Ｃ部）とメモリ膜２２の他の一部（Ｄ部）とに接続する。
【００４３】
また、各層の導電層５０の配線１０ｂ群は、配線１０ｂと配線１０ｃとが絶縁膜壁１４ｂを介して互いに対向した部分に位置する楕円柱領域６０の柱の長手方向と直交する方向に延びる。配線１０ｂ群は、配線１０ｂと配線１０ｃとが絶縁膜壁１４ｂを介して互いに対向した部分に位置する楕円柱領域６０のメモリ膜２０の一部とメモリ膜２２の一部とも接続する。複数層の導電層５０の配線１０ｃ群は、配線１０ａ、１０ｂ群と同じ層内に複数層設けられる。の配線１０ｃ群は、それぞれが板状で配線１０ａ、１０ｂ群と平行かつ配線１０ｂと配線１０ｃとが絶縁膜壁１４ｂを介して互いに対向した部分に位置する楕円柱領域６０の柱の長手方向と直交する方向に延びる。配線１０ｃ群は、配線１０ｂと配線１０ｃとが絶縁膜壁１４ｂを介して互いに対向した部分に位置する楕円柱領域６０のメモリ膜２０の他の一部とメモリ膜２２の他の一部とに接続する。
【００４４】
各層の導電層５０において、ワード線となる配線１０ａと、配線１０ａと配線１０ｂとが絶縁膜壁１４ａを介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２０と、かかるメモリ膜２０に囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２０に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。
【００４５】
また、各層の導電層５０において、ワード線となる配線１０ｂと、配線１０ａと配線１０ｂとが絶縁膜壁１４ａを介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２０と、かかるメモリ膜２０に囲まれるチャネル膜２１との組合せによっても、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２０に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。
【００４６】
同様に、各層の導電層５０において、ワード線となる配線１０ａと、配線１０ａと配線１０ｂとが絶縁膜壁１４ａを介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２２と、かかるメモリ膜２２に囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２２に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。
【００４７】
また、各層の導電層５０において、ワード線となる配線１０ｂと、配線１０ａと配線１０ｂとが絶縁膜壁１４ａを介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２２と、かかるメモリ膜２２に囲まれるチャネル膜２１との組合せによっても、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２２に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。
【００４８】
また、各層の導電層５０において、ワード線となる配線１０ｂと、配線１０ｂと配線１０ｃとが絶縁膜壁１４ｂを介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２０と、かかるメモリ膜２０に囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２０に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。
【００４９】
また、各層の導電層５０において、ワード線となる配線１０ｃと、配線１０ｂと配線１０ｃとが絶縁膜壁１４ｂを介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２０と、かかるメモリ膜２０に囲まれるチャネル膜２１との組合せによっても、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２０に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。
【００５０】
同様に、各層の導電層５０において、ワード線となる配線１０ｂと、配線１０ｂと配線１０ｃとが絶縁膜壁１４ｂを介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２２と、かかるメモリ膜２２に囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２２に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。
【００５１】
また、各層の導電層５０において、ワード線となる配線１０ｃと、配線１０ｂと配線１０ｃとが絶縁膜壁１４ｂを介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２２と、かかるメモリ膜２２に囲まれるチャネル膜２１との組合せによっても、１つのメモリセルを構成する。同じ楕円柱領域６０のメモリ膜２２に接続する複数層の導電層５０の各層に形成されたメモリセルを同じ楕円柱領域６０のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。
【００５２】
各層の導電層５０で２つのワード線によって接続される同じ楕円柱領域６０のメモリ膜２０を使った１対のＮＡＮＤストリングの一方の端が１つのビット線コンタクトに接続され、他方の端が１つのソース線に接続される。そして、各層の導電層５０で２つのワード線によって接続される同じ楕円柱領域６０のメモリ膜２２を使った１対のＮＡＮＤストリングの一方の端が別の１つのビット線コンタクトに接続され、他方の端が１つのソース線に接続される。
【００５３】
以上のように、第２の実施形態では、同一の楕円柱領域６０に１つのメモリ膜と１つのチャネル膜との組合せによる１つのメモリセルではなく、メモリ膜２０とチャネル膜２１との組合せと、メモリ膜２２とチャネル膜２１との組合せとの２つの組合せを形成する。そして、各導電層５０において同一の楕円柱領域６０あたり２つの組合せによる４つのメモリセル（Ａ，Ｂ，Ｃ，Ｄ部）を形成する。これにより、メモリセルの密度を第１の実施形態よりもさらに高めることができる。よって、３次元ＮＡＮＤ型フラッシュメモリ装置において、さらに高集積化を達成できる。
【００５４】
図１１は、第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図１１において、第２の実施形態における半導体装置の製造方法では、積層膜形成工程（Ｓ１０６）と、楕円ホール形成工程（Ｓ１１２）との間に、分離溝形成工程（Ｓ１０８）と、絶縁膜埋込工程（Ｓ１１０）とを実施し、分離溝形成工程（Ｓ１３０）を無くした点、以外は、図３と同様である。よって、図１１において、第２の実施形態における半導体装置の製造方法は、積層膜形成工程（Ｓ１０６）と、分離溝形成工程（Ｓ１０８）と、絶縁膜埋込工程（Ｓ１１０）と、楕円ホール形成工程（Ｓ１１２）と、犠牲金属膜形成工程（Ｓ１２４）と、犠牲金属膜リセス工程（Ｓ１２６）と、犠牲金属膜再成長工程（Ｓ１２８）と、絶縁膜形成工程（Ｓ１３２）と、犠牲金属膜エッチング工程（Ｓ１３４）と、置換工程（Ｓ１３６）と、メモリホールエッチング工程（Ｓ１３８）と、メモリ膜形成工程（Ｓ１４０）と、チャネル膜形成工程（Ｓ１４８）と、いう一連の工程を実施する。メモリ膜形成工程（Ｓ１４０）は、内部工程として、ブロック絶縁膜形成工程（Ｓ１４２）と、電荷蓄積膜形成工程（Ｓ１４４）と、トンネル絶縁膜形成工程（Ｓ１４６）と、いう一連の工程を実施する。
【００５５】
図１２は、第２の実施形態における半導体装置の製造方法の工程の一部を示す斜視図である。図１２では、図１１の積層膜形成工程（Ｓ１０６）から絶縁膜埋込工程（Ｓ１１０）までを示している。それ以降の工程は後述する。
【００５６】
図１２（ａ）において、積層膜形成工程（Ｓ１０６）として、図示しない半導体基板上に、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、犠牲膜層３０と絶縁層１２とを交互に積層する。積層膜形成工程（Ｓ１０６）の内容は、第１の実施形態と同様である。
【００５７】
図１２（ｂ）において、分離溝形成工程（Ｓ１０８）として、犠牲膜層３０と絶縁層１２との積層膜に、領域を分離するための分離溝１５０ａ，１５０ｂを形成する。図９に示した各層の複数のワード線１０を分離する位置に、分離溝１５０ａ，１５０ｂが積層膜を貫通するように形成される。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁層１２の上にレジスト膜が形成された状態に対し、露出した絶縁層１２とその下層に位置する犠牲膜層３０と絶縁層１２との積層膜を異方性エッチング法により除去する。これにより、絶縁層１２の表面に対し、略垂直に分離溝１５０ａ，１５０ｂを形成することができる。例えば、一例として、ＲＩＥ法により分離溝１５０ａ，１５０ｂを形成すればよい。
【００５８】
図１２（ｃ）において、絶縁膜埋込工程（Ｓ１１０）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各分離溝１５０ａ，１５０ｂ内を絶縁材料で埋め込み絶縁膜壁１４（１４ａ，１４ｂ）を形成する。絶縁膜壁１４に用いる絶縁材料として、犠牲膜層３０の犠牲膜の材料とは異なる材料を用いる。例えば、ＳｉＯ２を用いると好適である。
【００５９】
図１３は、第２の実施形態における半導体装置の製造方法の工程の他の一部を示す斜視図である。図１３では、図１１の楕円ホール形成工程（Ｓ１１２）から犠牲金属膜リセス工程（Ｓ１２６）までを示している。それ以降の工程は後述する。
【００６０】
図１３（ａ）において、楕円ホール形成工程（Ｓ１１２）として、絶縁層１２上から上述した積層膜を貫通する楕円形の開口部（楕円ホール１５２）を形成する。ここでは、複数の楕円ホール１５２が図９に示したワード線となる隣り合う配線１０同士間の絶縁膜壁１４上の位置に配線１０の長手方向に沿って形成される。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁層１２の上にレジスト膜が形成された状態に対し、露出した絶縁層１２とその下層に位置する犠牲膜層３０と絶縁層１２との積層膜及び絶縁膜壁１４を異方性エッチング法により除去する。これにより、絶縁層１２の表面に対し、略垂直に楕円ホール１５２を形成することができる。例えば、一例として、ＲＩＥ法により楕円ホール１５２を形成すればよい。ここでの各楕円ホール１５２は、第１の実施形態とは異なり、長径方向が図９及び図１０に示したワード線となる配線１０の長手方向に向くように形成されると好適である。また、各楕円ホール１５２は、完全な楕円形状に限るものではない。長径と短径とを有し、短径方向の辺部分の曲率に対して長径方向の辺部分の曲率が大きい形状であればよい。例えば、上述したオーバル形状であっても良い。
【００６１】
図１３（ｂ）において、犠牲金属膜形成工程（Ｓ１２４）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、若しくはＣＶＤ法を用いて、楕円ホール１５２内に犠牲金属膜３２を形成する。犠牲金属膜形成工程（Ｓ１２４）の内容は、第１の実施形態と同様で構わない。
【００６２】
図１３（ｃ）において、犠牲金属膜リセス工程（Ｓ１２６）として、例えば、ウェットエッチング法（例えば混酸処理）により、楕円ホール１５２内の犠牲金属膜３２をエッチングすることで犠牲金属膜３２にリセス形状を形成する。犠牲金属膜リセス工程（Ｓ１２６）の内容は、第１の実施形態と同様で構わない。楕円の向きは、第１の実施形態とは異なるが、曲率の小さい短径方向の側壁部分の犠牲金属膜３２を除去して無くすと共に、曲率の大きい長径方向の側壁部分に犠牲金属膜３２が残るように犠牲金属膜３２のリセス形状を形成する点で第１の実施形態と同様である。
【００６３】
図１４は、第２の実施形態における半導体装置の製造方法の工程の他の一部を示す斜視図である。図１４では、図１１の犠牲金属膜再成長工程（Ｓ１２８）から置換（リプレイス）工程（Ｓ１３６）までを示している。それ以降の工程は後述する。
【００６４】
図１４（ａ）において、犠牲金属膜再成長工程（Ｓ１２８）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、楕円ホール１５２内のリセス形状となった犠牲金属膜３２を再成長させる。犠牲金属膜再成長工程（Ｓ１２８）の内容は、第１の実施形態と同様で構わない。これにより、短径方向の両側壁部分および両側壁部分間の空間には犠牲金属膜３２が存在しない状態で、短径方向の両側壁部分間の空間で隔てられた楕円ホール１５２内の２つの領域を犠牲金属膜３２で埋めることができる。
【００６５】
図１４（ｂ）において、絶縁膜形成工程（Ｓ１３２）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各楕円ホール１５２内の短径方向の両側壁部分間の空間内を絶縁材料で埋め込み絶縁膜壁１６を形成する。絶縁膜壁１６に用いる絶縁材料として、犠牲膜層３０の犠牲膜の材料とは異なる材料を用いる。例えば、ＳｉＯ２を用いると好適である。第１の実施形態とは異なり、既に絶縁膜壁１４が形成された後なので、ここでは絶縁膜壁１６のみを形成すればよい。なお、第１の実施形態とは楕円の向きが異なるため、絶縁膜壁１６は絶縁膜壁１４とは接触しない。但し、積層膜の各層の絶縁層１２とは接触することは言うまでもない。
【００６６】
次に、犠牲金属膜エッチング工程（Ｓ１３４）として、例えば、ウェットエッチング法（例えば混酸処理）により、楕円ホール１５２内で絶縁膜壁１６により２つの領域に分離されて楕円ホール１５２内に堆積する犠牲金属膜３２をエッチングして除去する。これにより、楕円ホール１５２内で絶縁膜壁１６により分離された２つのメモリホール１５４ａ，１５４ｂが形成される。
【００６７】
図１４（ｃ）において、置換（リプレイス）工程（Ｓ１３６）として、楕円ホール１５２内で絶縁膜壁１６により分離された２つのメモリホール１５４を介して、各層の犠牲膜層３０をエッチングにより除去して、代わりに導電性材料に置換する。具体的には、ウェットエッチング法（例えばホットリン酸処理）により、楕円ホール１５２内で絶縁膜壁１６により分離された２つのメモリホール１５４を介して、各層の犠牲膜層３０をエッチングにより除去する。これにより、各層の絶縁層１２間に空間が形成される。ここでは、各層の絶縁層１２と直交する方法に延びる絶縁膜壁１４及び絶縁膜壁１６が支柱（ピラー）となって、崩れないように各層の絶縁層１２を支持することができる。
【００６８】
次に、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、絶縁膜壁１６により分離された２つのメモリホール１５４を介して、かかる各層の絶縁層１２間の空間の上下壁面及び側壁に、まずは図示しないバリアメタル膜を形成する。その後、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、絶縁膜壁１６により分離された２つのメモリホール１５４を介して、かかる各層の絶縁層１２間の空間内に配線１０となる導電性材料を埋め込む。バリアメタル膜として、例えば、ＴｉＮを用いると好適である。また、配線１０となる導電性材料として、Ｗを用いると好適である。かかる工程により、図９に示した導電層５０に、絶縁壁膜１４によって分離された複数の配線１０（１０ａ，１０ｂ，１０ｃ）を形成できる。
【００６９】
メモリホールエッチング工程（Ｓ１３８）と、メモリ膜形成工程（Ｓ１４０）（ブロック絶縁膜形成工程（Ｓ１４２）、電荷蓄積膜形成工程（Ｓ１４４）、及びトンネル絶縁膜形成工程（Ｓ１４６））と、チャネル膜形成工程（Ｓ１４８）と、の内容は第１の実施形態と同様である。
【００７０】
図１５は、第２の実施形態におけるメモリセル領域の構成の一例を示す上面図である。図１５の絶縁膜壁１４を外した位置での楕円領域の短径方向に見た断面（Ｅ−Ｅ断面）は、図８と同様となる。第２の実施形態では、例えば、第１の実施形態と同様の材料を用いて、メモリ膜２０，２２及びチャネル膜２１が形成される。これにより、具体的には、図１５に示すように、メモリ膜２０（第１のメモリ膜）の一部として、絶縁膜壁１６により分離された楕円柱領域の一方の領域の側壁面に沿って筒状に配置されたブロック絶縁膜２８（第１のブロック絶縁膜）を形成できる。同様に、メモリ膜２２（第２のメモリ膜）の一部として、絶縁膜壁１６により分離された楕円柱領域の他方の領域の側壁面に沿って筒状に配置されたブロック絶縁膜２８（第２のブロック絶縁膜）を形成できる。また、メモリ膜２０（第１のメモリ膜）の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６（第１の電荷蓄積膜）を形成できる。同様に、メモリ膜２２（第２のメモリ膜）の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６（第２の電荷蓄積膜）を形成できる。また、メモリ膜２０（第１のメモリ膜）の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４（第１のトンネル絶縁膜）を形成できる。同様に、メモリ膜２２（第２のメモリ膜）の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４（第２のトンネル絶縁膜）を形成できる。また、トンネル絶縁膜２４の内側壁面に沿って柱状にチャネル膜２１（第１のチャネル膜）を形成できる。同様に、トンネル絶縁膜２４の内側壁面に沿って柱状にチャネル膜２１（第２のチャネル膜）を形成できる。図１５の例では、メモリ膜２０の内側壁面全周に沿って柱状にチャネル膜２１を形成する。同様に、メモリ膜２２の内側壁面全周に沿って柱状にチャネル膜２１を形成する。なお、柱状の各チャネル膜２１は、半導体材料を用いて底部を有する筒状の構造が形成され、その内部に絶縁材料を用いたコア部が配置されたものであっても良い。
【００７１】
ここで、Ａｌ２Ｏ３膜をブロック絶縁膜２８として用いた場合、第２の実施形態では、第１の実施形態と同様、メモリ膜２０，２２を形成する前に、犠牲膜層３０をバリアメタル膜１１と配線１０によるワード線に置換するため、各層の導電層５０の配線１０と絶縁層１２との間に、Ａｌ２Ｏ３膜を挟まずにワード線を形成できる。言い換えれば、第２の実施形態では、第１の実施形態と同様、複数層の導電層５０の各層の導電層５０と複数層の絶縁層１２の対応する層の絶縁層１２との間にＡｌ２Ｏ３膜を介さずに、メモリ膜２０のブロック絶縁膜２８及びメモリ膜２２のブロック絶縁膜２８として、それぞれＡｌ２Ｏ３膜が配置される構造を得ることができる。さらに言い換えれば、ワード線の層間にＡｌ２Ｏ３膜を挟まずにブロック絶縁膜２８としてＡｌ２Ｏ３膜を配置できる。よって、各層のワード線の層間の容量を小さくできる。
【００７２】
以上により、図８に示したように、メタル（Ｍ）−酸化アルミニウム（Ａ）−窒化膜（Ｎ）−酸化膜（Ｏ）−シリコン（Ｓ）によるＭＡＮＯＳ構造のメモリセルを備えた第１の実施形態における半導体装置を形成できる。
【００７３】
なお、上述した例では、ブロック絶縁膜２８の材料として、Ａｌ２Ｏ３を用いる場合を説明したがこれに限るものではない。ブロック絶縁膜２８として、Ａｌ２Ｏ３膜の他、ＳｉＯ２膜を用いても構わない。ブロック絶縁膜２８として、ＳｉＯ２膜を用いる場合、メタル（Ｍ）−酸化膜（Ｏ）−窒化膜（Ｎ）−酸化膜（Ｏ）−シリコン（Ｓ）によるＭＯＮＯＳ構造のメモリセルを形成できる。
【００７４】
また、上述した例では、メモリホール１５４を介して置換（リプレイス）工程（Ｓ１３６）を実施する場合を示したが、これに限るものではない。
【００７５】
図１６は、第２の実施形態における導電層へのリプレイスの仕方の変形例を説明するための図である。図１６の変形例では、チャネル膜形成工程（Ｓ１４８）を実施した後に、置換用のホール１５を形成する。ここでは、図９に示したワード線となる隣り合う配線１０同士間の絶縁膜壁１４上の位置であって、メモリ膜２０，２２と重ならない位置に絶縁膜壁１４の幅寸法よりも大きい径サイズの置換用のホール１５を形成する。その後、置換（リプレイス）工程（Ｓ１３６）として、置換用のホール１５を介して、各層の犠牲膜層３０をエッチングにより除去して、代わりに導電性材料に置換する。具体的には、ウェットエッチング法（例えばホットリン酸処理）により、置換用のホール１５を介して、各層の犠牲膜層３０をエッチングにより除去する。これにより、各層の絶縁層１２間に空間が形成される。ここでは、メモリ膜２０，２２とチャネル膜２１及び絶縁膜壁１４，１６が支柱（ピラー）となって、崩れないように各層の絶縁層１２を支持することができる。但し、図１６の変形例では、メモリ膜２０，２２及びチャネル膜２１を形成した後に、犠牲膜層３０をバリアメタル膜１１と配線１０によるワード線に置換する。そのため、Ａｌ２Ｏ３膜をブロック絶縁膜２８として用いる場合、犠牲膜層３０をエッチングする際に犠牲膜層３０と接触する個所のＡｌ２Ｏ３膜と、犠牲膜層３０と同種の電荷蓄積膜２６とが同時に除去されてしまうおそれがある。そのため、メモリ膜２０，２２を形成する際に、ブロック絶縁膜２８は形成せずに残りの電荷蓄積膜２６とトンネル絶縁膜２４とを形成しておく。また、電荷蓄積膜２６の外周側（最外周）に電荷蓄積膜２６を保護するカバーＳｉＯ２膜を形成しておく。そして、犠牲膜層３０をエッチングした後であってバリアメタル膜及び導電性材料を堆積させる前に置換用のホール１５を介してブロック絶縁膜２８を形成する。そのため、積層膜の各層の絶縁層１２表面にＡｌ２Ｏ３膜が成膜され、ワード線の層間にＡｌ２Ｏ３膜を挟む構造になる。なお、ＳｉＯ２膜をブロック絶縁膜２８として用いる場合にはかかる問題は生じないため、図１６の変形例はＳｉＯ２膜をブロック絶縁膜２８として用いる場合に特に有効である。
【００７６】
以上のように、第２の実施形態によれば、３次元ＮＡＮＤ型フラッシュメモリ装置において従来の４倍のメモリセルを形成できる。よって、３次元ＮＡＮＤ型フラッシュメモリ装置のさらなる高集積化ができる。また、第２の実施形態によれば、リソグラフィ技術を使ってメモリ膜及びチャネル膜を物理的に縦割りにより分断していないので、メモリ膜構造へのダメージを抑制できる。また、第２の実施形態によれば、４倍化された各メモリセルに使用されるチャネル膜２１の周囲を確実に筒状のメモリ膜２０，２２で囲むことができ、十分なメモリ性能を発揮できる。
【００７７】
（第３の実施形態）
図１７は、第３の実施形態における半導体装置の構成の一例を示す断面図である。図１８は、第３の実施形態における半導体装置の構成の一例を示す他の位置での断面図である。図１９は、第３の実施形態における半導体装置の導電層とメモリセルとの構成の一例を示す上面図である。なお、図１７〜図１９は、縮尺を一致させていない。図１７〜図１９の例では、半導体装置の一例である半導体記憶装置におけるメモリ素子領域の構成の一例を示している。図１７は、図１９の絶縁膜壁１４を外した位置での楕円の長径方向の断面（Ｆ’−Ｆ’断面）を示している。図１８は、図１９の絶縁膜壁１６を外した位置での楕円の短径方向の断面（Ｆ”−Ｆ”断面）を示している。また、図１７及び図１８では、バリアメタル１１は符号のみ記載し、図示を省略している。図１７及び図１８において、第３の実施形態における半導体装置は、半導体記憶装置におけるワード線（ＷＬ）となる配線１０が形成された複数層の導電層５０を有する。また、第３の実施形態における半導体装置は、隣接する層の導電層５０同士間を絶縁する複数層の絶縁層１２を有する。複数層の導電層５０の各層の導電層５０と、複数層の絶縁層１２の各層の絶縁層１２とが交互に積層されている。そして、複数層の導電層５０と複数層の絶縁層１２との積層体が、絶縁膜壁１４（第２の絶縁膜壁）によって分離されている。その結果、図１９に示すように、各層の導電層５０では、絶縁膜壁１４（第２の絶縁膜壁）によって分離されたワード線（ＷＬ）となる複数の配線１０ａ，１０ｂが並列に形成される。言い換えれば、複数層の配線１０ａ群（第１の配線群）と複数層の配線１０ｂ群（第２の配線群）との間は、絶縁膜壁１４（第２の絶縁膜壁）によって分離されている。各層の導電層５０において、配線１０ａ（ＷＬ１：第１の配線の一例）は、同じ位置に形成される。同様に、各層の導電層５０において、配線１０ｂ（ＷＬ２：第２の配線の一例）は、同じ位置に形成される。複数の配線１０ａ，１０ｂは、同じ導電性材料を用いた板状の配線である。また、図１７及び図１８の例では、複数層の導電層５０と複数層の絶縁層１２との積層体の下層に下地膜３４が配置され、下地膜３４の下層に下地膜１３が配置される場合を示している。
【００７８】
そして、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分において、複数の楕円柱領域６０が一列に並んで配置される。図１７〜図１９の例では、複数の楕円柱領域６０のうち１つを図示している。各楕円柱領域６０は、複数層の導電層５０と複数層の絶縁層１２との積層体を積層面と直交する方向に貫通する。また、各楕円柱領域６０に、それぞれ４つのメモリ膜２０ａ，２０ｂ，２０ｃ，２０ｄが配置される。各楕円柱領域６０は、絶縁膜壁１６（第１の絶縁膜壁）によって楕円の長径方向に分離されると共に絶縁膜壁１４（第２の絶縁膜壁）によって楕円の短径方向に分離され、４つの領域Ａ〜Ｄに分かれる。メモリ膜２０ａ（第１のメモリ膜）は、同一の楕円柱領域６０が分離された４つの領域Ａ〜Ｄの１つである領域Ａ（第１の領域）に配置される。メモリ膜２０ｂ（第２のメモリ膜）は、同一の楕円柱領域６０における領域Ｂ（第２の領域）に配置される。メモリ膜２０ｃ（第３のメモリ膜）は、同一の楕円柱領域６０における領域Ｃ（第３の領域）に配置される。メモリ膜２０ｄ（第４のメモリ膜）は、同一の楕円柱領域６０における領域Ｄ（第４の領域）に配置される。このように、絶縁膜壁１４と絶縁膜壁１６は、各楕円柱領域６０を楕円の長径方向及び短径方向に４つの領域に分離する。そして、メモリ膜２０ａの内側壁面に沿って柱状にチャネル膜２１が配置される。同様に、メモリ膜２０ｂの内側壁面に沿って柱状にチャネル膜２１が配置される。同様に、メモリ膜２０ｃの内側壁面に沿って柱状にチャネル膜２１が配置される。同様に、メモリ膜２０ｄの内側壁面に沿って柱状にチャネル膜２１が配置される。図１７〜図１９の例では、第２の実施形態と同様、各楕円柱領域６０の楕円の長径方向が各配線１０の延びる方向と略平行に配置される。また、図１７〜図１９の例では、第１の実施形態及び第２の実施形態とは異なり、各層の導電層５０の配線１０ａと配線１０ｂとを分離する絶縁膜壁１４は、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０の絶縁膜壁１６と略直交しながら接触する。
【００７９】
また、図１９では図示を省略しているが、第３の実施形態における半導体装置では、第１の実施形態及び第２の実施形態と同様、半導体記憶装置における複数のワード線（ＷＬ）となる複数層の配線群間を分離する複数列の絶縁膜壁１４が、互いに並列に形成されている。そして、複数層の導電層５０と複数層の絶縁層１２との積層体を貫通する複数の楕円柱領域６０が、複数列の絶縁膜壁１４と平面視でオーバーラップする位置において、例えば、千鳥状に配置されている。
【００８０】
また、図１７〜図１９に示すように、複数層の導電層５０の配線１０ａ群は、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０の長手方向に複数層設けられる。配線１０ａ群は、それぞれが板状で楕円柱領域６０の柱の長手方向と直交する方向に延びる。そして、配線１０ａ群は、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０のメモリ膜２０ａ（領域Ａ）とメモリ膜２０ｂ（領域Ｂ）とに接続する。複数層の導電層５０の配線１０ｂ群は、第１の配線群と同じ層内に複数層設けられる。配線１０ｂ群は、それぞれが板状で配線１０ａ群と平行かつ配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０の柱の長手方向と直交する方向に延びる。そして、配線１０ｂ群は、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する楕円柱領域６０のメモリ膜２０ｃ（領域Ｃ）とメモリ膜２０ｄ（領域Ｄ）とに接続する。
【００８１】
各層の導電層５０において、ワード線となる配線１０ａと、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２０ａと、かかるメモリ膜２０ａに囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。また、各層の導電層５０において、ワード線となる配線１０ａと、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２０ｂと、かかるメモリ膜２０ｂに囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。また、各層の導電層５０において、ワード線となる配線１０ｂと、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２０ｃと、かかるメモリ膜２０ｃに囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。また、各層の導電層５０において、ワード線となる配線１０ｂと、配線１０ａと配線１０ｂとが絶縁膜壁１４を介して互いに対向した部分に位置する１つの楕円柱領域６０のメモリ膜２０ｄと、かかるメモリ膜２０ｄに囲まれるチャネル膜２１との組合せによって、１つのメモリセルを構成する。
【００８２】
そして、同一の楕円柱領域６０の４つのメモリ膜２０ａ，２０ｂ，２０ｃ，２０ｄのうち、メモリ膜２０ａ，２０ｃは、図１８に示すように、複数層の導電層５０と複数層の絶縁層１２との積層体のさらに下層の下地膜３４，１３と同じ層内で絶縁膜壁１４下を跨いで連結している。そして、メモリ膜２０ａ，２０ｃに囲まれる各チャネル膜２１も、図１８に示すように、複数層の導電層５０と複数層の絶縁層１２との積層体のさらに下層の下地膜３４，１３と同じ層内で絶縁膜壁１４下を跨いで連結している。よって、同じ楕円柱領域６０のメモリ膜２０ａに接続する、配線１０ａ群の導電層５０の各層に形成されたメモリセルと、同じ楕円柱領域６０のメモリ膜２０ｃに接続する、配線１０ｂ群の導電層５０の各層に形成されたメモリセルと、をＵ字型のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。
【００８３】
また、同一の楕円柱領域６０の４つのメモリ膜２０ａ，２０ｂ，２０ｃ，２０ｄのうち、メモリ膜２０ｂ，２０ｄは、メモリ膜２０ａ，２０ｃの場合と同様、複数層の導電層５０と複数層の絶縁層１２との積層体のさらに下層の下地膜３４，１３と同じ層内で絶縁膜壁１４下を跨いで連結している。そして、メモリ膜２０ｂ，２０ｄに囲まれる各チャネル膜２１も、複数層の導電層５０と複数層の絶縁層１２との積層体のさらに下層の下地膜３４，１３と同じ層内で絶縁膜壁１４下を跨いで連結している。よって、同じ楕円柱領域６０のメモリ膜２０ｂに接続する、配線１０ａ群の導電層５０の各層に形成されたメモリセルと、同じ楕円柱領域６０のメモリ膜２０ｄに接続する、配線１０ｂ群の導電層５０の各層に形成されたメモリセルと、をＵ字型のチャネル膜２１でつなげた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。
【００８４】
そして、１つのＮＡＮＤストリングを構成する同じ楕円柱領域６０のメモリ膜２０ａに囲まれるチャネル膜２１にビット線コンタクトが接続され、同じ楕円柱領域６０のメモリ膜２０ｃに囲まれるチャネル膜２１にソース線コンタクトが接続される。同様に、１つのＮＡＮＤストリングを構成する同じ楕円柱領域６０のメモリ膜２０ｂに囲まれるチャネル膜２１にビット線コンタクトが接続され、同じ楕円柱領域６０のメモリ膜２０ｄに囲まれるチャネル膜２１にソース線コンタクトが接続される。或いは、１つのＮＡＮＤストリングを構成する同じ楕円柱領域６０のメモリ膜２０ａに囲まれるチャネル膜２１にソース線コンタクトが接続され、同じ楕円柱領域６０のメモリ膜２０ｃに囲まれるチャネル膜２１にビット線コンタクトが接続される。同様に、１つのＮＡＮＤストリングを構成する同じ楕円柱領域６０のメモリ膜２０ｂに囲まれるチャネル膜２１にソース線コンタクトが接続され、同じ楕円柱領域６０のメモリ膜２０ｄに囲まれるチャネル膜２１にビット線コンタクトが接続される。
【００８５】
以上のように、第３の実施形態では、同一の楕円柱領域６０に１つのメモリ膜及び１つのチャネル膜による１つのメモリセルではなく、４つのメモリ膜２０ａ，２０ｂ，２０ｃ，２０ｄ及びそれぞれのチャネル膜を形成する。これにより、各導電層５０において同一の楕円柱領域６０あたり４つのメモリセルを形成する。そのため、メモリセルの密度を第１の実施形態よりもさらに高めることができる。よって、３次元ＮＡＮＤ型フラッシュメモリ装置において、さらに高集積化を達成できる。
【００８６】
図２０は、第３の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図２０において、第３の実施形態における半導体装置の製造方法では、積層膜形成工程（Ｓ１０６）の前に、犠牲金属膜形成工程（Ｓ１０２）と、下地膜形成工程（Ｓ１０４）とを実施し、楕円ホール形成工程（Ｓ１１２）と、犠牲金属膜形成工程（Ｓ１２４）との間に、犠牲金属膜再成長工程（Ｓ１１４）と、酸化処理工程（Ｓ１１６）と、犠牲膜埋込工程（Ｓ１１８）と、分離溝形成工程（Ｓ１２０）と、絶縁膜埋込工程（Ｓ１２１）と、犠牲膜除去工程（Ｓ１２２）とを実施し、分離溝形成工程（Ｓ１３０）と置換工程（Ｓ１３６）とメモリホールエッチング工程（Ｓ１３８）を無くし、チャネル膜形成工程（Ｓ１４８）の後に、置換用ホール形成工程（Ｓ１５０）と、置換工程（Ｓ１５２）と、を実施する点、以外は、図３と同様である。
【００８７】
よって、図２０において、第３の実施形態における半導体装置の製造方法は、犠牲金属膜形成工程（Ｓ１０２）と、下地膜形成工程（Ｓ１０４）と、積層膜形成工程（Ｓ１０６）と、楕円ホール形成工程（Ｓ１１２）と、犠牲金属膜再成長工程（Ｓ１１４）と、酸化処理工程（Ｓ１１６）と、犠牲膜埋込工程（Ｓ１１８）と、分離溝形成工程（Ｓ１２０）と、絶縁膜埋込工程（Ｓ１２１）と、犠牲膜除去工程（Ｓ１２２）と、犠牲金属膜形成工程（Ｓ１２４）と、犠牲金属膜リセス及びエッチング工程（Ｓ１２６）と、犠牲金属膜再成長工程（Ｓ１２８）と、絶縁膜形成工程（Ｓ１３２）と、犠牲金属膜エッチング工程（Ｓ１３４）と、メモリ膜形成工程（Ｓ１４０）と、チャネル膜形成工程（Ｓ１４８）と、置換用ホール形成工程（Ｓ１５０）と、置換工程（Ｓ１５２）と、いう一連の工程を実施する。メモリ膜形成工程（Ｓ１４０）は、内部工程として、ブロック絶縁膜形成工程（Ｓ１４２）と、電荷蓄積膜形成工程（Ｓ１４４）と、トンネル絶縁膜形成工程（Ｓ１４６）と、いう一連の工程を実施する。
【００８８】
まず、犠牲金属膜形成工程（Ｓ１０２）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、若しくはＣＶＤ法を用いて、半導体基板上に犠牲金属膜３３を形成する。犠牲金属膜３３の材料として、例えば、Ｗを用いると好適である。また、半導体基板として、例えば、直径３００ミリのシリコンウェハが用いられる。なお、半導体基板上或いは基板内には、図示しない絶縁膜、バックゲート電極、配線、コンタクト及び／或いはトランジスタ等の半導体素子が形成されていても構わない。
【００８９】
次に、下地膜形成工程（Ｓ１０４）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、若しくはＣＶＤ法を用いて、犠牲金属膜３３上に下地膜３４を形成する。下地膜３４の材料として、例えば、ポリシリコンを用いると好適である。
【００９０】
次に、積層膜形成工程（Ｓ１０６）として、下地膜３４上に、例えば、ＡＬＤ法、ＡＬＣＶＤ法、若しくはＣＶＤ法を用いて、犠牲膜層３０と絶縁層１２とを交互に積層する。積層膜形成工程（Ｓ１０６）の内容は、下地膜３４上に形成する点以外は、第１の実施形態と同様である。
【００９１】
図２１は、第３の実施形態における半導体装置の製造方法の工程の一部を示す断面及び断面位置を示す図である。図２１では、図２０の楕円ホール形成工程（Ｓ１１２）から犠牲膜埋込工程（Ｓ１１８）までを示している。それ以降の工程は後述する。図２１（ａ）は、図２１（ｂ）のＦ−Ｆ断面を示している。図２１（ｃ）は、図２１（ｄ）のＦ−Ｆ断面を示している。図２１（ｅ）は、図２１（ｆ）のＦ−Ｆ断面を示している。
【００９２】
図２１（ａ）及び図２１（ｂ）において、楕円ホール形成工程（Ｓ１１２）として、絶縁層１２上から上述した積層膜を貫通する楕円形の開口部（楕円ホール１５２）を形成する。ここでは、複数の楕円ホール１５２が図１９に示したワード線となる隣り合う配線１０同士間の絶縁膜壁１４上の位置に配線１０の長手方向に沿って形成される。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁層１２の上にレジスト膜が形成された状態に対し、犠牲金属膜３３をエッチングストッパとして、露出した絶縁層１２とその下層に位置する犠牲膜層３０と絶縁層１２との積層膜及び下地膜３４を異方性エッチング法により除去する。これにより、絶縁層１２の表面に対し、略垂直に楕円ホール１５２を形成することができる。例えば、一例として、ＲＩＥ法により楕円ホール１５２を形成すればよい。ここでの各楕円ホール１５２は、第１の実施形態とは異なり、長径方向が図１９に示したワード線となる配線１０の長手方向に向くように形成されると好適である。また、各楕円ホール１５２は、完全な楕円形状に限るものではない。長径と短径とを有し、短径方向の辺部分の曲率に対して長径方向の辺部分の曲率が大きい形状であればよい。例えば、上述したオーバル形状であっても良い。
【００９３】
図２１（ｃ）及び図２１（ｄ）において、犠牲金属膜再成長工程（Ｓ１１４）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、犠牲金属膜３３のうち楕円ホール１５２底に露出する部分を再成長させる。例えば、下地膜３４の中間高さ位置まで成膜する。ここでは、犠牲金属膜３３の表面が、犠牲膜層３０と絶縁層１２との積層膜のうちの最下層の犠牲膜層３０よりも低い位置になるように成長させる。
【００９４】
また、酸化処理工程（Ｓ１１６）として、楕円ホール１５２の側壁に露出した犠牲膜層３０の犠牲膜露出面を加熱することによる酸化処理を実施して露出面部分について酸化膜１７に変質させる。酸化膜１７として、例えば、ＳｉＯ２膜に変質させる。犠牲金属膜再成長工程（Ｓ１１４）と酸化処理工程（Ｓ１１６）とはどちらを先に実施しても構わない。或いは、同時に行っても構わない。
【００９５】
図２１（ｅ）及び図２１（ｆ）において、犠牲膜埋込工程（Ｓ１１８）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、楕円ホール１５２内に犠牲膜３５を埋め込む。犠牲膜３５の材料として、例えば、ＳｉＮを用いると好適である。
【００９６】
図２２は、第３の実施形態における半導体装置の製造方法の工程の他の一部を示す断面及び断面位置を示す図である。図２２では、図２０の分離溝形成工程（Ｓ１２０）から犠牲金属膜形成工程（Ｓ１２４）までを示している。それ以降の工程は後述する。図２２（ａ）は、図２２（ｂ）のＦ−Ｆ断面を示している。図２２（ｃ）は、図２２（ｄ）のＦ−Ｆ断面を示している。図２２（ｅ）は、図２２（ｆ）のＦ’−Ｆ’断面を示している。
【００９７】
図２２（ａ）及び図２２（ｂ）において、まず、分離溝形成工程（Ｓ１２０）として、犠牲膜層３０と絶縁層１２との積層膜及び積層膜に形成された楕円ホール１５２内に埋め込まれた犠牲膜３５に、領域を分離するための分離溝を形成する。図１９に示した各層の複数のワード線１０を分離する位置に、分離溝が積層膜及び犠牲膜３５を貫通するように形成される。言い換えれば、犠牲膜３５が埋め込まれた楕円ホール１５２の長径方向に沿って、楕円ホール１５２を短径方向に２分割する位置に分離溝が形成される。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁層１２の上にレジスト膜が形成された状態に対し、犠牲金属膜３３をエッチングストッパとして、露出した絶縁層１２とその下層に位置する犠牲膜層３０と絶縁層１２との積層膜及び犠牲膜３５を異方性エッチング法により除去する。これにより、絶縁層１２の表面に対し、略垂直に分離溝を形成することができる。例えば、一例として、ＲＩＥ法により分離溝を形成すればよい。
【００９８】
次に、絶縁膜埋込工程（Ｓ１２１）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、形成された分離溝内を絶縁材料で埋め込み絶縁膜壁１４を形成する。絶縁膜壁１４に用いる絶縁材料として、犠牲膜層３０の犠牲膜及び犠牲膜３５の材料とは異なる材料を用いる。例えば、ＳｉＯ２を用いると好適である。絶縁膜壁１４は犠牲金属膜３３上に形成されるので、楕円ホール１５２内における絶縁膜壁１４の底面高さを、犠牲膜層３０と絶縁層１２との積層膜のうちの最下層の犠牲膜層３０よりも低い位置であって、下地膜３４の中間高さ位置程度にできる。
【００９９】
図２２（ｃ）及び図２２（ｄ）において、犠牲膜除去工程（Ｓ１２２）として、ウェットエッチング法（例えばホットリン酸処理）により、楕円ホール１５２内に埋め込まれている犠牲膜３５を除去する。犠牲膜層３０の楕円ホール１５２側壁部分は、酸化膜１７に変質させられているため、かかる処理による犠牲膜層３０の除去は回避できる。これにより、楕円ホール１５２が絶縁膜壁１４で短径方向に２分割された２つの開口部１５１が形成される。
【０１００】
図２２（ｅ）及び図２２（ｆ）において、犠牲金属膜形成工程（Ｓ１２４）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、楕円ホール１５２が絶縁膜壁１４により短径方向に２分割された２つの開口部１５１（１５１ａ，１５１ｂ）内に犠牲金属膜３７を形成する。犠牲金属膜３７の材料として、犠牲金属膜３３と同種の材料を用いる。例えば、Ｗを用いると好適である。ここでは、各開口部１５１内が犠牲金属膜３７で完全に埋まるまでは堆積させない。例えば、各開口部１５１の中央部にまだ埋まっていない空洞が柱状に残るように形成することが望ましい。第３の実施形態では、楕円ホール１５２が絶縁膜壁１４で短径方向に２分割された２つの開口部１５１に埋め込むため、曲率半径の小さい（曲率が大きい）長径方向の側壁部分が曲率半径の大きい（曲率が小さい）短径方向の側壁部分よりも犠牲金属膜３７の成膜が速く進む。そのため、曲率の大きい長径方向の側壁部分の方が、曲率の小さい短径方向の側壁部分よりも成膜される犠牲金属膜３７の膜厚を大きくできる。
【０１０１】
図２３は、第３の実施形態における半導体装置の製造方法の工程の他の一部を示す断面及び断面位置を示す図である。図２３では、図２０の犠牲金属膜リセス及びエッチング工程（Ｓ１２６）から犠牲金属膜エッチング工程（Ｓ１３４）までを示している。それ以降の工程は後述する。図２３（ａ）は、図２３（ｂ）のＦ’−Ｆ’断面を示している。図２３（ｃ）は、図２３（ｄ）のＦ’−Ｆ’断面を示している。図２３（ｅ）は、図２３（ｆ）のＦ’−Ｆ’断面を示している。
【０１０２】
図２３（ａ）及び図２３（ｂ）において、犠牲金属膜リセス及びエッチング工程（Ｓ１２６）として、例えば、ウェットエッチング法（例えば混酸処理）により、各開口部１５１内の犠牲金属膜３７をエッチングすることで犠牲金属膜３７にリセス形状を形成する。具体的には、曲率の小さい短径方向の側壁部分の犠牲金属膜３７を除去して無くすと共に、曲率の大きい長径方向の側壁部分に犠牲金属膜３７が残るように犠牲金属膜３７のリセス形状を形成する。次に、犠牲金属膜３７のリセス形状を維持しつつ、ＲＩＥ法を用いて開口部１５１底部の犠牲金属膜３３をエッチングにより除去する。
【０１０３】
図２３（ｃ）及び図２３（ｄ）において、犠牲金属膜再成長工程（Ｓ１２８）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各開口部１５１内のリセス形状となった犠牲金属膜３７を再成長させる。犠牲金属膜再成長工程（Ｓ１２８）の内容は、第１の実施形態と同様で構わない。これにより、楕円ホール１５２の短径方向の両側壁部分、楕円ホール１５２の短径位置付近の絶縁膜壁１４の側壁部分、及び楕円ホール１５２の短径位置付近の楕円ホール１５２側壁部分と絶縁膜壁１４との間の空間には犠牲金属膜３７が存在しない状態で、短径方向の両側壁部分間の空間で隔てられた各開口部１５１内の２つの領域を犠牲金属膜３７で埋めることができる。
【０１０４】
次に絶縁膜形成工程（Ｓ１３２）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各開口部１５１内に残った空間内を絶縁材料で埋め込み絶縁膜壁１６を形成する。絶縁膜壁１６に用いる絶縁材料として、犠牲膜層３０の犠牲膜の材料とは異なる材料を用いる。例えば、ＳｉＯ２を用いると好適である。第３の実施形態では、楕円ホール１５２内で絶縁膜壁１４と絶縁膜壁１６とが略直交しながら接触して配置される。ここで、絶縁膜壁１４の底面高さが下地膜３４の中間高さ位置程度であるのに対して、絶縁膜壁１６の底面高さは、犠牲金属膜３３の底面高さ位置まで達している。
【０１０５】
図２３（ｅ）及び図２３（ｆ）において、犠牲金属膜エッチング工程（Ｓ１３４）として、例えば、ウェットエッチング法（例えば混酸処理）により、各開口部１５１内で絶縁膜壁１６により２つの領域に分離されて各領域に堆積する犠牲金属膜３７をエッチングして除去する。また、同時に、犠牲金属膜３３も合わせて除去する。かかる工程により、楕円ホール１５２内で、略直交する絶縁膜壁１４と絶縁膜壁１６（１６ａ，１６ｂ）とにより分離された４つのメモリホール１５４が形成される。さらに、４つのメモリホール１５４のうち、楕円ホール１５２内で絶縁膜壁１６により楕円ホール１５２の長径方向に互いに隔てられた２つの領域の一方側において、絶縁膜壁１４を挟んで対向する２つのメモリホール１５４は絶縁膜壁１４の底面より下層側でつながるように形成される。同様に、楕円ホール１５２内で絶縁膜壁１６により楕円ホール１５２の長径方向に互いに隔てられた２つの領域の他方側において、絶縁膜壁１４を挟んで対向する他方の２つのメモリホール１５４は絶縁膜壁１４の底面より下層側でつながるように形成される。
【０１０６】
図２４は、第３の実施形態における半導体装置の製造方法の工程の他の一部を示す断面及び断面位置を示す図である。図２４では、図２０のメモリ膜形成工程（Ｓ１４０）と、チャネル膜形成工程（Ｓ１４８）と、を示している。それ以降の工程は後述する。図２４（ａ）は、図２４（ｃ）のＦ’−Ｆ’断面を示している。図２４（ｂ）は、図２４（ｃ）のＦ”−Ｆ”断面を示している。なお、図２４（ａ）〜図２４（ｃ）は縮尺を一致させていない。
【０１０７】
図２４（ａ）〜図２４（ｃ）において、メモリ膜形成工程（Ｓ１４０）として、下層側で２つずつがつながっている４つのメモリホール１５４内にそれぞれメモリ膜２０（２０ａ，２０ｂ，２０ｃ，２０ｄ）を形成する。メモリ膜形成工程（Ｓ１４０）（ブロック絶縁膜形成工程（Ｓ１４２）、電荷蓄積膜形成工程（Ｓ１４４）、及びトンネル絶縁膜形成工程（Ｓ１４６））の内容は第１の実施形態と同様である。但し、第３の実施形態では、ブロック絶縁膜形成工程（Ｓ１４２）にて形成されるブロック絶縁膜２８の材料として、ＳｉＯ２を用いる。
【０１０８】
第３の実施形態では、図２４（ｃ）に示すように、メモリ膜２０ａ（第１のメモリ膜）の一部として、絶縁膜壁１４及び絶縁膜壁１６により分離された楕円柱領域の４つの領域のうちの１つの領域Ａの側壁面に沿って筒状に配置されたブロック絶縁膜２８（第１のブロック絶縁膜）を形成できる。同様に、メモリ膜２０ｂ（第２のメモリ膜）の一部として、絶縁膜壁１４及び絶縁膜壁１６により分離された楕円柱領域の４つの領域のうちの他の１つの領域Ｂの側壁面に沿って筒状に配置されたブロック絶縁膜２８（第２のブロック絶縁膜）を形成できる。同様に、メモリ膜２０ｃ（第３のメモリ膜）の一部として、絶縁膜壁１４及び絶縁膜壁１６により分離された楕円柱領域の４つの領域のうちの他の１つの領域Ｃの側壁面に沿って筒状に配置されたブロック絶縁膜２８（第３のブロック絶縁膜）を形成できる。同様に、メモリ膜２０ｄ（第４のメモリ膜）の一部として、絶縁膜壁１４及び絶縁膜壁１６により分離された楕円柱領域の４つの領域のうちの他の１つの領域Ｄの側壁面に沿って筒状に配置されたブロック絶縁膜２８（第４のブロック絶縁膜）を形成できる。また、各メモリ膜２０ａ，２０ｂ，２０ｃ，２０ｄのうち、メモリ膜２０ａ，２０ｃは、図２４（ｂ）に示すように、絶縁膜壁１４の底面より下層側でつながるように形成される。同様に、メモリ膜２０ｂ，２０ｄは、絶縁膜壁１４の底面より下層側でつながるように形成される。よって、メモリ膜２０ａ，２０ｃのブロック絶縁膜２８は、絶縁膜壁１４の底面より下層側でつながるように形成される。同様に、メモリ膜２０ｂ，２０ｄのブロック絶縁膜２８は、絶縁膜壁１４の底面より下層側でつながるように形成される。また、犠牲金属膜エッチング工程（Ｓ１３４）により犠牲金属膜３３が除去されてできた空間に対し、楕円柱領域６０周囲の積層膜下方の領域については、ブロック絶縁膜形成工程（Ｓ１４２）においてブロック絶縁膜２８の材料で同時に埋め込み閉塞させることで下地膜１３を形成する。一方、楕円柱領域６０内の絶縁膜壁１４の下方で犠牲金属膜３３が除去されてできた空間は、犠牲金属膜再成長工程（Ｓ１１４）において犠牲金属膜３３が積み増しされた分、ブロック絶縁膜２８の材料で埋め込まれず空間を残すことができるが、絶縁膜壁１４及び絶縁膜壁１６が交差する絶縁膜壁１４の下方（絶縁膜壁１６ａと絶縁膜壁１６ｂとの間の空間）については、ブロック絶縁膜２８の材料で空間を埋め込んで閉塞させる。
【０１０９】
また、第３の実施形態では、メモリ膜２０ａ（第１のメモリ膜）の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６（第１の電荷蓄積膜）を形成できる。同様に、メモリ膜２０ｂ（第２のメモリ膜）の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６（第２の電荷蓄積膜）を形成できる。同様に、メモリ膜２０ｃ（第３のメモリ膜）の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６（第３の電荷蓄積膜）を形成できる。同様に、メモリ膜２０ｄ（第４のメモリ膜）の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６（第４の電荷蓄積膜）を形成できる。また、各メモリ膜２０ａ，２０ｂ，２０ｃ，２０ｄのうち、メモリ膜２０ａ，２０ｃの電荷蓄積膜２６は、絶縁膜壁１４の底面より下層側でつながるように形成される。同様に、メモリ膜２０ｂ，２０ｄの電荷蓄積膜２６は、絶縁膜壁１４の底面より下層側でつながるように形成される。
【０１１０】
また、第３の実施形態では、メモリ膜２０ａ（第１のメモリ膜）の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４（第１のトンネル絶縁膜）を形成できる。同様に、メモリ膜２０ｂ（第２のメモリ膜）の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４（第２のトンネル絶縁膜）を形成できる。同様に、メモリ膜２０ｃ（第３のメモリ膜）の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４（第３のトンネル絶縁膜）を形成できる。同様に、メモリ膜２０ｄ（第４のメモリ膜）の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４（第４のトンネル絶縁膜）を形成できる。また、各メモリ膜２０ａ，２０ｂ，２０ｃ，２０ｄのうち、メモリ膜２０ａ，２０ｃのトンネル絶縁膜２４は、絶縁膜壁１４の底面より下層側でつながるように形成される。同様に、メモリ膜２０ｂ，２０ｄのトンネル絶縁膜２４は、絶縁膜壁１４の底面より下層側でつながるように形成される。また、ここまでで、絶縁膜壁１４の底面より下層側においてメモリ膜２０ａ，２０ｂ，２０ｃ，２０ｄがつながって形成された部分（領域Ａと領域Ｃの間の絶縁膜壁１４の下方の空間、及び、領域Ｂと領域Ｄの間の絶縁膜壁１４の下方の空間）は、メモリ膜２０ａ，２０ｂ，２０ｃ，２０ｄで埋め込まれて閉塞することはなく、それぞれトンネル絶縁膜２４の内側に空間が確保されている。
【０１１１】
図２４（ａ）〜図２４（ｃ）において、チャネル膜形成工程（Ｓ１４８）として、筒状の各トンネル絶縁膜２４（第１〜４のトンネル絶縁膜）の内側壁面に沿って、それぞれ柱状にチャネル膜２１（第１〜４のチャネル膜）が形成される。図２４（ａ）〜図２４（ｃ）では、各チャネル膜２１（第１〜４のチャネル膜）は、それぞれ対応するトンネル絶縁膜２４の内側壁面全周に沿って柱状に形成される。また、同じ楕円柱領域６０の各チャネル膜２１のうち、メモリ膜２０ａ，２０ｃで囲まれた２つのチャネル膜２１は、図２４（ｂ）に示すように、半導体材料を用いて形成した柱状の１対の部分が、絶縁膜壁１４の底面より下層側における接続部分を介してＵ字型につながるように形成される。同様に、メモリ膜２０ｂ，２０ｄで囲まれた２つのチャネル膜２１は、半導体材料を用いて形成した柱状の１対の部分が、絶縁膜壁１４の底面より下層側における接続部分を介してＵ字型につながるように形成される。一方、既に下地膜１３が形成されているので、別の楕円柱領域６０間でチャネル膜２１同士が接続することを回避できる。また、絶縁膜壁１６で隔てられているため、同じ楕円柱領域６０内で、絶縁膜壁１６を挟んで対向するチャネル膜２１同士が接続することを回避できる。なお、柱状の各チャネル膜２１においては、半導体材料を用いて筒状の構造が形成され、その内部に絶縁材料を用いたコア部が配置されたものであっても良い。
【０１１２】
図２５は、第３の実施形態における導電層へのリプレイスの仕方を説明するための図である。第３の実施形態では、メモリ膜形成工程（Ｓ１４０）を実施した後に、置換用のホール１５を形成する。
【０１１３】
図２５において、置換用ホール形成工程（Ｓ１５０）として、図１９に示したワード線となる隣り合う配線１０同士間の絶縁膜壁１４上の位置であって、メモリ膜２０ａ，２０ｂ，２０ｃ，２０ｄと重ならない位置に絶縁膜壁１４の幅寸法よりも大きい径サイズの置換用のホール１５を形成する。
【０１１４】
次に、置換（リプレイス）工程（Ｓ１５２）として、置換用のホール１５を介して、各層の犠牲膜層３０をエッチングにより除去して、代わりに導電性材料に置換する。具体的には、ウェットエッチング法（例えばホットリン酸処理）により、置換用のホール１５を介して、各層の犠牲膜層３０をエッチングにより除去する。これにより、各層の絶縁層１２間に空間が形成される。ここでは、絶縁膜壁１４の底面より下層側で連結されたメモリ膜２０ａ，２０ｃ及びチャネル膜２１と、同じく絶縁膜壁１４の底面より下層側で連結されたメモリ膜２０ｂ，２０ｄ及びチャネル膜２１と、が支柱（ピラー）となって、崩れないように各層の絶縁層１２を支持することができる。
【０１１５】
次に、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、置換用のホール１５を介して、かかる各層の絶縁層１２間の空間の上下壁面及び側壁に、図１７及び図１８に符号のみ示したバリアメタル膜１１を形成する。その後、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、置換用のホール１５を介して、かかる各層の絶縁層１２間の空間内に配線１０となる導電性材料を埋め込む。バリアメタル膜１１として、例えば、ＴｉＮを用いると好適である。また、配線１０となる導電性材料として、Ｗを用いると好適である。かかる工程により、図１９に示した導電層５０に、絶縁壁膜１４によって分離された複数の配線１０（１０ａ，１０ｂ）を形成できる。
【０１１６】
以上のように、第３の実施形態によれば、３次元ＮＡＮＤ型フラッシュメモリ装置において従来の４倍のメモリセルを形成できる。よって、３次元ＮＡＮＤ型フラッシュメモリ装置のさらなる高集積化ができる。また、第３の実施形態によれば、リソグラフィ技術を使って形成後のメモリ膜２０及びチャネル膜２１を物理的に縦割りにより分断していないので、メモリ膜構造へのダメージを抑制できる。また、第３での実施形態によれば、４倍化された各メモリセルに使用されるチャネル膜２１の周囲を確実に筒状のメモリ膜２０で囲むことができ、十分なメモリ性能を発揮できる。
【０１１７】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【０１１８】
また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【０１１９】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及びその製造方法は、本発明の範囲に包含される。
【０１２０】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【０１２１】
１０  配線、１２  絶縁層、１４，１６  絶縁膜壁、２０，２２  メモリ膜、２１  チャネル膜、２４  トンネル絶縁膜、２６  電荷蓄積膜、２８  ブロック絶縁膜、５０  導電層、６０  楕円柱領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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