(57)【要約】 【課題】記憶領域ではない無効領域を削減することが可能な半導体記憶装置を提供する。【解決手段】一実施形態に係る半導体記憶装置は、第１方向に積層された複数の電極層と、複数の電極層内を第１方向に延びる半導体膜と、複数の電極層と半導体膜との間に配置されるメモリ膜と、を有する第１チップと、第１チップ上に半導体基板を上にして接合される第２チップであって、半導体基板の下面に設けられたＭＯＳトランジスタと、ＭＯＳトランジスタの下方に設けられ、ＭＯＳトランジスタに電気的に接続された配線と、ＭＯＳトランジスタの下方に設けられ、その上面にボンディングが行われるボンディングパッドと、ボンディングパッドの上面を底として半導体基板を貫通し、上方に開口するビアと、を有する第２チップと、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１方向に積層された複数の電極層と、
前記複数の電極層内を前記第１方向に延びる半導体膜と、
前記複数の電極層と前記半導体膜との間に配置されるメモリ膜と、
を有する第１チップと、
前記第１チップ上に半導体基板を上にして接合される第２チップであって、
前記半導体基板の下面に設けられたＭＯＳトランジスタと、
前記ＭＯＳトランジスタの下方に設けられ、前記ＭＯＳトランジスタに電気的に接続された配線と、
前記ＭＯＳトランジスタの下方に設けられ、その上面にボンディングが行われるボンディングパッドと、
前記ボンディングパッドの上面を底として前記半導体基板を貫通し、上方に開口するビアと、
を有する第２チップと、
を含む、半導体記憶装置。
【請求項２】
前記第１チップと前記第２チップとの貼合面に設けられ、前記半導体膜の上端を前記配線に電気的に接続する第１パッドと、
前記第１チップと前記第２チップとの貼合面に設けられ、前記第１方向において前記ボンディングパッドに少なくとも一部が重なる第２パッドと、
を有する請求項１に記載の半導体記憶装置。
【請求項３】
前記ボンディングパッドは、少なくとも前記複数のメモリピラーを含むセルアレイ領域に対向して設けられている、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ボンディングパッドは、少なくとも前記複数のメモリピラーを含むセルアレイ領域の周囲を含む周辺領域に対向して設けられている、請求項１または２に記載の半導体記憶装置。
【請求項５】
前記第２チップは、前記ボンディングパッドと前記第１パッドとの間に設けられたダミーパッドをさらに有する、請求項２に記載の半導体記憶装置。
【請求項６】
前記ボンディングパッドは、前記配線と同じ層に設けられている、請求項１から５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記ボンディングパッドがタングステンを含み、前記ボンディングパッドに接合されるボンディングワイヤがアルミニウムを含み、
前記ボンディングパッドと前記ボンディングワイヤとの間にアルミニウム層が設けられている、請求項１から６のいずれか１項に記載の半導体記憶装置。
【請求項８】
第１方向に積層された複数の電極層と、前記複数の電極層内を前記第１方向に延びる半導体膜と、前記複数の電極層と前記半導体膜との間に配置されるメモリ膜と、を有する第１チップ上に半導体基板を上にして第２チップを接合する半導体装置の製造方法であって、
前記第２チップに、前記半導体基板の下面に設けられたＭＯＳトランジスタと、前記ＭＯＳトランジスタの下方に設けられ、前記ＭＯＳトランジスタに電気的に接続された配線と、前記ＭＯＳトランジスタの下方に設けられ、その上面にボンディングが行われるボンディングパッドと、前記ボンディングパッドの上面を底として前記半導体基板を貫通し、上方に開口するビアと、を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つである３次元半導体メモリでは、メモリセルアレイが形成されたアレイチップと、メモリセルアレイを駆動する回路を含む回路チップとを貼り合わせる構造が知られている。
【０００３】
上記構造を有する３次元半導体メモリでは、一般的に、ボンディングパッドがアレイチップに設けられている。そのため、アレイチップには、メモリセルアレイの形成領域とは別にボンディングパッドの形成領域を確保する必要がある。アレイチップにおいて、ボンディングパッドの形成領域は、記憶領域ではない無効領域である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−６２９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、無効領域を削減することが可能な半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
一実施形態に係る半導体記憶装置は、第１方向に積層された複数の電極層と、複数の電極層内を第１方向に延びる半導体膜と、複数の電極層と半導体膜との間に配置されるメモリ膜と、を有する第１チップと、第１チップ上に半導体基板を上にして接合される第２チップであって、半導体基板の下面に設けられたＭＯＳトランジスタと、ＭＯＳトランジスタの下方に設けられ、ＭＯＳトランジスタに電気的に接続された配線と、ＭＯＳトランジスタの下方に設けられ、その上面にボンディングが行われるボンディングパッドと、ボンディングパッドの上面を底として半導体基板を貫通し、上方に開口するビアと、を有する第２チップと、を有する。
【図面の簡単な説明】
【０００７】
【図１】（ａ）は、第１実施形態に係る半導体記憶装置のアレイチップの概略的な平面図であり、（ｂ）は第１実施形態に係る半導体記憶装置の回路チップの概略的な平面図である。
【図２】図１（ａ）、（ｂ）のアレイチップ及び回路チップの一部を切り出し、その主要部の構造を拡大して示した断面図である。
【図３】積層体の一部およびメモリピラーの一部を拡大した断面図である。
【図４】第２チップの成膜工程を示す断面図である。
【図５】基板のエッチング工程を示す断面図である。
【図６】ビアの形成工程を示す断面図である。
【図７】保護膜の成膜工程を示す断面図である。
【図８】変形例に係る回路チップの概略的な構造を示す断面図である。
【図９】（ａ）は、第２実施形態に係る半導体記憶装置のアレイチップの概略的な平面図であり、（ｂ）は第２実施形態に係る半導体記憶装置の回路チップの概略的な平面図である。
【図１０】第３実施形態に係る半導体記憶装置の回路チップの概略的な断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体記憶装置のアレイチップの概略的な平面図である。図１（ｂ）は、第１実施形態に係る半導体記憶装置の回路チップの概略的な平面図である。図２は、図１（ａ）、（ｂ）のアレイチップ及び回路チップの一部を切り出し、その主要部の構造を拡大して示した断面図である。
【００１０】
本実施形態に係る半導体記憶装置は、図１（ａ）、（ｂ）に示したアレイチップ１（第１チップ）と回路チップ２（第２チップ）とが貼り合わされ、全体として３次元型構造の半導体メモリチップを構成している。次に、メモリチップ１及び回路チップ２の主要部の構成について図２の拡大断面図を用いて説明する。まず、アレイチップ１は、図２に示すように、基板１０と、積層体１１と、メモリピラー１２と、コンタクトプラグ１３ａ〜１３ｄと、配線層１４ａ〜１４ｃと、パッド１５（第１パッド）と、を有する。
【００１１】
基板１０は、例えばシリコン基板である。基板１０上には、複数の電極層と複数の絶縁層が交互に積層された積層体１１が、基板１０に平行なＸ方向及びＹ方向に設けられる。積層体１１には、基板１０に直交するＺ方向（第１方向）に積層体１１を貫通する、複数のメモリピラー１２が、基板１０上のＸ方向及びＸ方向にアレイ状に配列される。本実施形態では、積層体１１の主要部、積層体１１中に設けられた複数のメモリピラー１２、及びこれらの上方に設けられたコンタクトプラグ１３ａ〜１３ｄ、及び配線層１４ａ〜１４ｃを含む領域をセルアレイ領域Ｒ１と称する。
【００１２】
なお、図２において、配線層１４ａ〜１４ｃは、簡略化して一体的に示されているが、実際には、各配線層１４ａ〜１４ｃはそれぞれ層間絶縁膜１６によって絶縁分離された複数の配線（例えば、ビット線）で構成されている。同様に、パッド１５も簡略化して一体的に示されているが、実際には、層間絶縁膜１６によって絶縁分離された複数のパッドで構成されている。
【００１３】
また、セルアレイ領域Ｒ１の周囲を含むセルアレイ領域Ｒ１以外の領域を周辺領域Ｒ２と称する。図１（ａ）には２つのセルアレイ領域Ｒ１が示されているが、セルアレイ領域Ｒ１は、実際にはＸ方向、及びＹ方向にアレイ状に配列される。
【００１４】
ここで、メモリピラー１２の構成について、図３のメモリ膜を含むメモリピラーの一部を拡大した断面図を用いて説明する。図３は、積層体１１の一部と、積層体１１内にＺ方向に延びるメモリピラー１２に含まれる２つのメモリ素子を図示している。電極層１１１に対向するメモリ膜（電荷ブロック膜１２１，電荷蓄積層１２２，トンネル絶縁膜１２３）及び半導体膜１２４の部分が１つのメモリセルに対応する。
【００１５】
メモリピラー１２は、Ｚ方向に、直列に接続される複数のメモリ素子およびこれら複数のメモリ素子の両端に接続された選択トランジスタ（図示せず）を含む構造となっている。各電極層１１１は、これらのメモリ素子の各々と電気的に接続されるワードライン、またはこれらのメモリ素子を選択するための選択トランジスタのゲート電極として機能する。
【００１６】
図３に示すように、メモリピラー１２は、電荷ブロック膜１２１と、電荷蓄積層１２２と、トンネル絶縁膜１２３と、半導体膜１２４と、コア膜１２５と、を有する。
【００１７】
電荷ブロック膜１２１、トンネル絶縁膜１２３およびコア膜１２５は、例えばシリコン酸化膜である。電荷蓄積層１２２は、例えばシリコン窒化膜（ＳｉＮ）である。半導体膜１２４は、例えばポリシリコン膜などの膜であり、チャネルとして機能する。複数のメモリピラー１２中の各半導体膜１２４の上端は、図２に示したコンタクトプラグ１３ａを介して配線層１４ａに接続される。
【００１８】
配線層１４ａには、半導体膜１２４に個別に接続される複数のビットラインが設けられている。各ビットラインは、コンタクトプラグ１３ｂを介して配線層１４ｂに接続される。配線層１４ｂは、コンタクトプラグ１３ｃを介して配線層１４ｃに接続される。配線層１４ｃは、コンタクトプラグ１３ｄを介してパッド１５の面１５ａに接続される。本実施形態では、コンタクトプラグ１３ａ〜１３ｄおよび配線層１４ａ〜１４ｃの材料はアルミニウムである。パッド１５の材料は、銅である。
【００１９】
積層体１１では、複数の電極層１１１と複数の絶縁層１１２とが、基板１０に直交するＺ方向（第１方向）に交互に積層されている。なお、図２および図３では示されていないが、積層体１１の端部は、各電極層１１１を回路チップ２に電気的に接続するため、階段状に形成されている。この階段状に形成された端部は、周辺領域Ｒ２に含まれる。
【００２０】
各電極層１１１は、例えばタングステン（Ｗ）等の金属層である。各絶縁層１１２は、電極層１１１の上下に積層され、各電極層１１１を絶縁分離する。各絶縁層１１２は、例えばシリコン酸化層（ＳｉＯ２）である。
【００２１】
次に、図２に戻り、回路チップ２の構成について説明する。回路チップ２は、基板２０と、保護膜２１と、ＭＯＳトランジスタ２２と、コンタクトプラグ２３ａ〜２３ｆと、配線層２４ａ〜２４ｃと、パッド２５（第２パッド）と、ボンディングパッド２６と、ダミーパッド２７と、層間絶縁膜２８と、を有する。
【００２２】
なお、図２では、配線層２４ａ〜２４ｃは、簡略化して一体的に示されているが、実際には、層間絶縁膜２８によって絶縁分離された複数の配線で構成されている。同様に、パッド２５も簡略化して一体的に示されているが、実際には、層間絶縁膜２８によって絶縁分離された複数のパッドで構成されている。
【００２３】
基板２０は、例えばシリコン基板である。基板２０の片面は、保護膜２１によって覆われている。保護膜２１は、例えばポリイミド膜である。基板２０の反対側の片面には、アレイチップ１を駆動するためのＭＯＳトランジスタ２２が設けられている。
【００２４】
ＭＯＳトランジスタ２２は、例えば、ゲート電極２２ａ、および拡散層２２ｂを有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。拡散層２２ｂは、ソース領域またはドレイン領域である。ゲート電極２２ａは、コンタクトプラグ２３ａを介して配線層２４ａに設けられた配線に接続される。拡散層２２ｂは、コンタクトプラグ２３ｂを介して配線層２４ａに設けられ、上記配線とは絶縁された別の配線に接続される。
【００２５】
配線層２４ａは、コンタクトプラグ２３ｃを介して配線層２４ｂに接続される。配線層２４ｂは、コンタクトプラグ２３ｄを介して配線層２４ｃに接続される。配線層２４ｃと同じ層には、ボンディングパッド２６が設けられている。配線層２４ｃは、コンタクトプラグ２３ｅを介してパッド２５の面２５ａに接続される。パッド２５は、面２５ａと反対側の面２５ｂで、アレイチップ１に設けられたパッド１５の面１５ａと反対側の面１５ｂに接合されている。ボンディングパッド２６は、コンタクトプラグ２３ｆを介してダミーパッド２７に接続される。ダミーパッド２７は、アレイチップ１のパッド１５に接合されている。
【００２６】
本実施形態では、コンタクトプラグ２３ａ〜２３ｆ、配線層２４ａ〜２４ｃ、およびボンディングパッド２６の材料はアルミニウムである。パッド２５およびダミーパッド２７の材料は、銅である。
【００２７】
ボンディングパッド２６は、層間絶縁膜２８に形成されたビア２９によって、露出している。ボンディングパッド２６には、ボンディングワイヤ３０が接合される。回路チップ２は、ボンディングワイヤ３０を介して実装基板または他のチップに接続される。本実施形態では、図１（ｂ）に示すように、複数のボンディングパッド２６が、メモリピラー１２の形成領域であるセルアレイ領域Ｒ１に対向して形成されている。
【００２８】
以下、上記のように構成された半導体記憶装置の製造工程について説明する。ここでは、図４〜図７を参照して回路チップ２の主要な製造工程について説明する。
【００２９】
まず、図４に示すように、ウェハ基板２０上に、ＭＯＳトランジスタ２２、コンタクトプラグ２３ａ〜２３ｆと、配線層２４ａ〜２４ｃと、パッド２５と、ボンディングパッド２６と、ダミーパッド２７と、層間絶縁膜２８と、を形成する。
【００３０】
次に、図５に示すように、基板２０の一部を除去する。具体的には、ボンディングパッド２６に対向する部分をエッチングする。
【００３１】
次に、図６に示すように、ビア２９を形成する。ビア２９は、基板２０の一部除去により露出した層間絶縁膜２８の表面からボンディングパッド２６まで達する。
【００３２】
次に、図７に示すように、保護膜２１を成膜する。これで、回路チップ２が完成する。その後、回路チップ２は、上下を反転（１８０度回転）させてアレイチップ１に貼り合わされる。これにより、パッド２５およびダミーパッド２７が、アレイチップ１のパッド１５に接合される。
【００３３】
以上説明した本実施形態によれば、従来、アレイチップ１に形成されていたボンディングパッド２６が回路チップ２に形成されている。そのため、アレイチップ１には、ボンディングパッド２６の形成領域が不要になるので、メモリ機能に直接的に寄与しない無効領域を削減することができる。これにより、アレイチップ１の面積をシュリンクすることが可能となる。
【００３４】
さらに、本実施形態によれば、回路チップ２は、ボンディングパッド２６の下にダミーパッド２７を有する。そのため、ボンディングワイヤ３０を接合するときにボンディングパッド２６に生じる衝撃を、ダミーパッド２７で緩和することができる。
【００３５】
（変形例１）
図８は、変形例に係る回路チップの概略的な構造を示す断面図である。上述した第１実施形態に係る回路チップ２と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００３６】
第１実施形態に係る回路チップ２では、ボンディングパッド２６は、配線層２４ｃと同じ層に配置されている。すなわち、ボンディングパッド２６は、パッド２５の直下の層に配置されている。
【００３７】
一方、本変形例に係る回路チップ２ａでは、図８に示すように、ボンディングパッド２６は、中間の配線層２４ｂと同じ層に配置されている。そのため、配線層２４ｃと同じ層の配線層２４ｄが、ボンディングパッド２６とダミーパッド２７との間に設けられている。配線層２４ｄは、コンタクトプラグ２３ｆを介してダミーパッド２７に接続されるとともに、コンタクトプラグ２３ｇを介してボンディングパッド２６に接続される。
【００３８】
以上説明した本変形例においても、第１実施形態と同様に、ボンディングパッド２６が回路チップ２ａに形成されているので、アレイチップ１の無効領域を削減することができる。さらに、本変形例によれば、ボンディングワイヤ３０を接合するときにボンディングパッド２６に生じる衝撃を、配線層２４ｄおよびダミーパッド２７で緩和することができる。
【００３９】
なお、上述した第１実施形態および本変形例では、回路チップ２は、３つの配線層で構成されているが、配線層数は特に制限されない。また、ボンディングパッド２６の位置も、最上層、中間層、および最下層に限定されず、複数の配線層のいずれか１つと同じ層であればよい。
【００４０】
(第２実施形態)
図９（ａ）は、第２実施形態に係る半導体記憶装置のアレイチップの概略的な平面図である。図９（ｂ）は、第２実施形態に係る半導体記憶装置の回路チップの概略的な平面図である。上述した第１実施形態に係る回路チップ２と同様の構成要素には同じ符号を付し、詳細な説明を省略する。また、本実施形態では、ボンディングパッド２６の配置が第１実施形態と異なるのみであるので、断面図は省略する。
【００４１】
本実施形態では、図９（ｂ）に示すように、回路チップ２ｂにおいて、複数のボンディングパッド２６が、アレイチップ１の周辺領域Ｒ２に対向して配置されている。具体的には、各ボンディングパッド２６は、Ｘ方向で互いに対向するセルアレイ領域Ｒ１の間や、アレイチップ１の積層体１１に設けられた階段状の端部、すなわちフックアップ領域に配置される。
【００４２】
したがって、本実施形態によれば、例えば、回路チップ２ｂにおいて、スペースの都合でセルアレイ領域Ｒ１に対向してボンディングパッド２６を配置することが困難な場合に、ボンディングパッド２６の形成箇所を確保することができる。この場合も、ボンディングパッド２６は回路チップ２に形成されるので、アレイチップ１の無効領域を削減してシュリンクすることが可能となる。
【００４３】
（第３実施形態）
図１０は、第３実施形態に係る半導体記憶装置の回路チップの概略的な断面図である。上述した第１実施形態に係る回路チップ２と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００４４】
図１０に示す回路チップ２ｃでは、ボンディングパッド２６は、基板２０に最も近い配線層２４ａと同じ層に配置されている。そのため、配線層２４ｄおよび配線層２４ｅが、ボンディングパッド２６とダミーパッド２７との間に設けられている。
【００４５】
配線層２４ｄは、配線層２４ｃと同じ層に配置され、コンタクトプラグ２３ｆを介してダミーパッド２７に接続されるとともに、コンタクトプラグ２３ｇを介して配線層２４ｅに接続される。一方、配線層２４ｅは、配線層２４ｂと同じ層に配置され、コンタクトプラグ２３ｈを介してボンディングパッド２６に接続される。
【００４６】
本実施形態では、ボンディングパッド２６の材料は、タングステンである。一方、ボンディングワイヤ３０の材料はアルミニウムである。そのため、両者をボンディング工程で接合できない可能性がある。
【００４７】
そこで、本実施形態では、アルミニウム層３１がボンディングパッド２６および基板２０を覆うように形成されている。これにより、アルミニウム層３１を介してボンディングワイヤ３０とボンディングパッド２６とを接合することができる。
【００４８】
以上説明した本実施形態においてもボンディングパッド２６は回路チップ２に形成されるので、アレイチップ１の無効領域を削減してシュリンクすることが可能となる。さらに、本実施形態では、ボンディングパッド２６の材料がボンディングワイヤ３０の材料と異なっていても、両者を接合することができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５０】
１：アレイチップ（第１チップ）、２：回路チップ（第２チップ）、１０：基板、１１：積層体、１５：第１パッド、２２：ＭＯＳトランジスタ、２４ａ〜２４ｃ：配線層、２５：第２パッド、２６：ボンディングパッド、２７：ダミーパッド、２９：ビア、３１：アルミニウム層、１１１：電極層、１２２：電荷蓄積層、１２４：半導体膜、Ｒ１：セルアレイ領域、Ｒ２：周辺領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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