(57)【要約】【課題】多結晶シリコン抵抗はモールドパッケージプロセス終了後の抵抗変動率が大きい。高精度なトリミングを可能とするために、モールドパッケージプロセスにより基板に生じる応力の影響及び温度変動の影響をほとんど受けない抵抗の実現が望まれる。【解決手段】抵抗素子は複数の配線層に形成され、第１の配線層に形成される第１導電層３１、第２の配線層に形成される第２導電層３２及び第１導電層３１と第２導電層３２とを接続する層間導電層３３の繰り返しパターンを有し、層間導電層は複数種類の材質で構成されている。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、少なくとも第１の配線層及び第２の配線層を含む複数の配線層を有し、
前記複数の配線層において抵抗素子が形成されており、
前記抵抗素子は、前記第１の配線層に形成される第１導電層、前記第２の配線層に形成される第２導電層及び前記第１導電層と前記第２導電層とを接続する層間導電層の繰り返しパターンを有し、
前記層間導電層は複数種類の材質で形成され、前記複数種類の材質には少なくとも１つの正の温度係数を有する材質と少なくとも１つの負の温度係数を有する材質が含まれる半導体装置。
【請求項２】
請求項１において、
前記抵抗素子は、第１エリア及び第２エリアに前記繰り返しパターンが形成されており、
前記第１エリアに形成された前記繰り返しパターン及び前記第２エリアに形成された前記繰り返しパターンは直列接続され、
前記第１エリアに形成される前記層間導電層の材質と前記第２エリアに形成される前記層間導電層の材質とは異なる半導体装置。
【請求項３】
請求項２において、
前記抵抗素子は、第３エリアに前記繰り返しパターンが形成されており、
前記第１エリアに形成された前記繰り返しパターン、前記第２エリアに形成された前記繰り返しパターン及び前記第３エリアに形成された前記繰り返しパターンは直列接続されるとともに、前記第３エリアに形成された前記繰り返しパターンと並列にバイパススイッチが設けられ、
前記第３エリアに形成される前記層間導電層の材質は、前記第１エリアまたは前記第２エリアに形成される前記層間導電層の材質である半導体装置。
【請求項４】
請求項２において、
前記複数の配線層は、前記第１の配線層と前記第２の配線層との間に第３の配線層を有し、
前記第１エリアに形成される前記層間導電層は、前記第１の配線層と前記第２の配線層との間に形成されるとともに、前記第２の配線層と前記第３の配線層との間には形成されておらず、
前記第２エリアに形成される前記層間導電層は、前記第２の配線層と前記第３の配線層との間に形成されるとともに、前記第１の配線層と前記第２の配線層との間には形成されていない半導体装置。
【請求項５】
請求項３において、
前記複数の配線層は、前記第１の配線層と前記第２の配線層との間に第３の配線層を有し、
前記第３エリアに形成される前記層間導電層の材質は前記第１エリアに形成される前記層間導電層の材質であって、前記第１の配線層と前記第２の配線層との間に形成されるとともに、前記第２の配線層と前記第３の配線層との間には形成されていない、または、前記第３エリアに形成される前記層間導電層の材質は前記第２エリアに形成される前記層間導電層の材質であって、前記第２の配線層と前記第３の配線層との間に形成されるとともに、前記第１の配線層と前記第２の配線層との間には形成されていない半導体装置。
【請求項６】
請求項１において、
前記複数の配線層は、前記第１の配線層と前記第２の配線層との間に第３の配線層を有し、
前記第１の配線層と前記第２の配線層との間に形成される前記層間導電層の材質と前記第２の配線層と前記第３の配線層との間に形成される前記層間導電層の材質とは異なる半導体装置。
【請求項７】
請求項６において、
前記抵抗素子は、前記第１導電層、前記第３の配線層に形成される第３導電層及び前記第１導電層と前記第３導電層とを接続する層間導電層のパターンまたは、前記第２導電層、前記第３導電層及び前記第２導電層と前記第３導電層とを接続する層間導電層のパターンを含む半導体装置。
【請求項８】
請求項６において、
前記層間導電層は、前記第３の配線層に形成されるランディングパッドと、前記第１導電層と前記ランディングパッドとを接続する第１ビアと、前記第２導電層と前記ランディングパッドとを接続する第２ビアとを有し、
前記ランディングパッドの径、前記第１ビアの径及び前記第２ビアの径とは互いに異なる半導体装置。
【請求項９】
請求項６において、
前記抵抗素子に直列接続され、前記第１導電層、前記第３の配線層に形成される第３導電層及び前記第１導電層と前記第３導電層とを接続する層間導電層の繰り返しパターンを有する第１補正ブロック、及び前記抵抗素子に直列接続される前記第２導電層、前記第３導電層及び前記第２導電層と前記第３導電層とを接続する層間導電層の繰り返しパターンを有する第２補正ブロックの少なくともいずれか一方を有し、
前記第１補正ブロック及び前記第２補正ブロックには、それぞれ並列にバイパススイッチが設けられる半導体装置。
【請求項１０】
請求項１において、
複数の前記抵抗素子を用いたトリミング回路を有する半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板上に形成される複数の配線層と、
容量と前記複数の配線層において形成された抵抗素子を含むトリミング回路とを含む発振回路とを有し、
前記発振回路の発振周波数は、前記容量の容量値と前記トリミング回路に含まれる前記抵抗素子の抵抗値の関数で表され、
前記抵抗素子は前記半導体基板に垂直な方向を主抵抗とし、前記主抵抗は複数種類の材質で形成され、
前記関数の温度係数を０とするように、前記主抵抗における前記複数種類の材質の割合が決定される半導体装置。
【請求項１２】
請求項１１において、
前記関数の１次の温度係数及び２次の温度係数の少なくともいずれか一方を０とするように、前記主抵抗における前記複数種類の材質の割合が決定される半導体装置。
【請求項１３】
請求項１１において、
所定周期において、前記発振回路が発振するクロックの数をカウントするカウンタを有する半導体装置。
【請求項１４】
請求項１３において、
前記所定周期はリファレンスクロックにより決定される半導体装置。
【請求項１５】
請求項１１において、
前記複数の配線層は、少なくとも第１の配線層及び第２の配線層を含み、
前記抵抗素子は、前記第１の配線層に形成される第１導電層、前記第２の配線層に形成される第２導電層及び前記第１導電層と前記第２導電層とを接続する層間導電層の繰り返しパターンを有し、
前記層間導電層は前記複数種類の材質で形成される半導体装置。
【請求項１６】
半導体基板と、
前記半導体基板上に形成され、第１の配線層、第２の配線層及び第３の配線層を含む複数の配線層と、
容量と前記複数の配線層において形成された抵抗素子を含むトリミング回路とを含む発振回路と、
所定周期において、前記発振回路が発振するクロックの数をカウントするカウンタとを有し、
前記抵抗素子は、前記第３の配線層に複数形成される感圧導電層と、前記第１の配線層と前記第２の配線層との間に形成される接続部とを有し、複数の前記感圧導電層は前記接続部を介して直列に接続され、
前記接続部は、前記第１の配線層に形成される第１導電層、前記第２の配線層に形成される第２導電層及び前記第１導電層と前記第２導電層とを接続する層間導電層の繰り返しパターンを有し、
前記発振回路の発振周波数は、前記容量の容量値と前記トリミング回路に含まれる前記抵抗素子の抵抗値の関数で表され、
前記関数の温度係数を０とするように、前記感圧導電層の材質及び前記層間導電層の材質の割合が決定される圧力センサ。
【請求項１７】
請求項１６において、
前記接続部の前記層間導電層は複数種類の材質で形成され、
前記関数の１次の温度係数及び２次の温度係数を０とするように、前記感圧導電層の材質及び前記層間導電層における前記複数種類の材質の割合が決定される圧力センサ。
【請求項１８】
半導体基板と、
前記半導体基板上に形成され、第１の配線層、第２の配線層及び第３の配線層を含む複数の配線層と、
電源電圧を第１抵抗及び第２抵抗により抵抗分割した電位点の電位を検出するＡＤ変換器とを有し、
前記第１抵抗は、前記第１の配線層に形成される第１導電層、前記第２の配線層に形成される第２導電層及び前記第１導電層と前記第２導電層とを接続する層間導電層の繰り返しパターンを有し、
前記第２抵抗は、前記第３の配線層に形成され、
前記第２抵抗及び前記第１抵抗の前記層間導電層の材質は、前記半導体基板に対してピエゾ効果が発生する材質である圧力センサ。
【請求項１９】
請求項１８において、
前記材質は、結晶点群が（1, 2, m, 222, mm2, 4, -4, 422, 4mm, -42m, 3, 32, 3m, 6, -6, 622, 6mm, -62m, 23, -43m）の物質である圧力センサ。
【請求項２０】
請求項１９において、
前記材質はタングステンである圧力センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線層に形成される抵抗素子を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置に発振回路が設けられている場合、一般的に発振回路の周波数特性をトリミングするためのトリミング回路が設けられる。トリミング回路は抵抗を有しており、この抵抗の抵抗値を調整することにより、半導体装置（チップ）ごとに発振回路の発振周波数を所望の値に設定することができる。トリミング回路に用いられる抵抗素子として、トランジスタ等の回路素子を形成する際に使用される多結晶シリコン抵抗が知られている。多結晶シリコン抵抗は、半導体装置の製造工程を複雑化させることなく形成でき、その抵抗率も高く小面積で高い抵抗を実現できる点で優れているが、モールドパッケージプロセス後に抵抗値が変動することが知られている。これはシリコンチップ上の抵抗素子（多結晶シリコン抵抗）がモールド樹脂からの応力を受けて、形状変化や圧電効果等により抵抗値の変動が生じるものである。特許文献１は、多結晶シリコン抵抗がモールド樹脂から受ける応力を極力小さくするため、多結晶シリコン抵抗を配置する場所を特定する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２２９５０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１によれば、多結晶シリコン抵抗のウェハ状態（トリミング完了状態）からモールドパッケージプロセス終了後の多結晶シリコン抵抗の抵抗変動率を概ね±０．５％以内に抑えることをターゲットとしている。しかしながら、近年トリミング回路に求められる精度は高くなっており、抵抗変動率を可能な限り低下させることが望ましい。また、特許文献１開示の技術では、多結晶シリコン抵抗を配置できる場所が制約されるため、レイアウトの自由度が低くならざるを得ない。加えて、温度変動に起因する特性変動も発振回路の発振周波数の精度に影響を及ぼす。このため、従来、発振周波数の温度依存性を制御する制御回路を設けているが、これにより回路面積が増大し、チップの消費電力増加の原因にもなっている。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
複数の配線層に形成され、半導体基板面に対して垂直方向を主抵抗とするとともに、主抵抗が複数種類の材質で構成された抵抗素子を実現する。
【発明の効果】
【０００７】
モールドパッケージプロセス終了後の抵抗変動率が小さく、かつ温度特性変動の小さな抵抗を実現できる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置のブロック図である。
【図２】発振回路の回路図である。
【図３】抵抗素子の概念図である。
【図４】発振周波数の温度依存性を抑制する原理を説明する図である。
【図５】抵抗素子の実装例である。
【図６】抵抗素子の回路図である。
【図７】抵抗素子を用いた可変抵抗の回路図である。
【図８】抵抗素子の実装例である。
【図９】抵抗素子の実装例である。
【図１０】抵抗素子の実装例である。
【図１１】抵抗素子の実装例である。
【図１２】抵抗素子の実装例である。
【図１３】抵抗素子の実装例である。
【図１４】抵抗素子の実装例である。
【図１５】多層埋め込みビアの例である。
【図１６】圧力センサのブロック図である。
【図１７】抵抗素子の実装例である。
【図１８】圧力検出回路の例である。
【図１９】圧力検出回路に用いる抵抗の実装例である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、実施の形態について説明する。まず、図１に本実施例に係る半導体装置１のブロック図を示す。半導体装置１の基板上にはトランジスタ等の能動素子、抵抗やコンデンサ等の受動素子が形成される。半導体装置１にはこれらの素子を用いて、各種の機能ブロックが形成される。図１には機能ブロックの例として、ＣＰＵ（中央処理装置）２、ＲＡＭ３、周辺ＩＰ４、不揮発メモリ５を示している。周辺ＩＰとしては、例えばＡ／Ｄ変換器のようなものが挙げられる。これらの機能ブロック間ではバス１０を介して、アドレスやデータがやり取りされる。クロック発生回路７は内蔵するオンチップオシレータの発振信号からクロックを生成し、バス１０を介して、これらの機能クロックに分配する。詳細は後述するが、オンチップオシレータはトリミング抵抗を有している。トリミング抵抗の抵抗値が所定の値に設定されることにより、半導体装置１ごとにオンチップオシレータの発振周波数は所望の値に調整される。トリミングに必要なトリミングコードは不揮発メモリ５またはＲＡＭ３に書き込まれており、制御レジスタ６を経由して読み出されたトリミングコードに基づき、トリミング抵抗の抵抗値は所定の値に設定される。
【００１０】
図２にクロック発生回路７に用いられるオンチップオシレータの一例である発振回路８の回路図を示す。発振回路は、トリミング回路２０、定電流生成回路２１、容量２２，２３、容量駆動回路２４，２５、コンパレータ２６，２７、ラッチ回路２８を有する。定電流生成回路２１のＰＭＯＳトランジスタ３５のソース・ドレイン経路を流れる電流がIr0であり、定電流生成回路２１のＰＭＯＳトランジスタ３６のトランジスタサイズはＰＭＯＳトランジスタ３５のトランジスタサイズのＭ倍となっている。そのため、ＰＭＯＳトランジスタ３６のドレインからは出力電流Ｍ×Ir0が出力される。
【００１１】
発振回路８の発振出力は、ラッチ回路２８の出力端子Ｑから出力される発振信号Φである。ラッチ回路２８は出力端子ＱＮを有し、出力端子ＱＮからは発振信号Φと逆相である発振信号／Φが出力される。容量駆動回路２４，２５には、発振信号Φ及び発振信号／Φが入力され、容量２２，２３は、基準電位（ＧＮＤ）レベルにディスチャージされた状態から、交互にＰＭＯＳトランジスタ３６からの出力電流Ｍ×Ir0がチャージされる。このチャージが、トリミング回路２０の基準電位点Ｎ１の電位ＶＲまで上昇するとコンパレータ２６，２７の出力が反転し、発振信号Φ（発振信号／Φ）の位相が反転する。これを繰り返すことで、所定の周波数の発振信号を出力する。
【００１２】
トリミング回路２０において、基準電位点Ｎ１の電位ＶＲは、制御レジスタ６に記憶されているトリミングコードに応じて可変抵抗の抵抗値Ｒｖｉａの値が調整されることにより調整される。以下に示す（数１）より、発振回路８の発振周波数Ｆ(CKOUT)は、容量２２，２３の容量値Ｃ０，Ｃ１、可変抵抗２０ａの抵抗値Ｒｖｉａ及びミラー比Ｍで決まることが分かる。なお、発振回路８の発振出力におけるハイレベルの時間幅をＴＨ、ロウレベルの時間幅をＴＬとする。
【００１３】
【数１】
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図３に本実施例における可変抵抗２０ａに用いられる抵抗素子の概念図を示す。抵抗素子は半導体装置の配線層に形成される。半導体素子が形成される半導体基板表面をＸＹ面とし、ＸＹ面に垂直な方向をＺ方向とする。抵抗素子は、それぞれＸ方向またはＹ方向に延在する下層導電層３１及び上層導電層３２、両端がそれぞれ下層導電層３１及び上層導電層３２に接続され、Ｚ方向に延在する層間導電層３３を有し、下層導電層３１、層間導電層３３及び上層導電層３２は直列接続されている。
【００１４】
ここで、抵抗素子の抵抗値をRとし、抵抗素子がｋ＋１個の下層導電層３１、ｋ個の上層導電層３２及び２ｋ個の層間導電層３３が直列接続されているとする。また、１つの下層導電層３１の抵抗値をRxy_lower、１つの上層導電層３２の抵抗値をRxy_upper、１つの層間導電層３３の抵抗値をRzとする。このとき、抵抗素子の抵抗値Rは、
R＝(ｋ＋１)×Rxy_lower＋2ｋ×Rz＋ｋ×Rxy_upper
と表される。これは、抵抗素子が上層導電層３２で他素子と接続された場合の式である。同様に、下層導電層３１で他素子と接続された場合には、抵抗素子の抵抗値Rは、
R＝ｋ×Rxy_lower＋2ｋ×Rz＋(ｋ＋１)×Rxy_upper
と表される。
【００１５】
いずれの場合も、抵抗素子のＺ方向成分が主抵抗であり、
Rz≫Rxy_lower＋Rxy_upper
の関係が成立するものとする。配線層に形成され、Ｚ方向成分を主抵抗とする本実施例の抵抗素子はモールドパッケージプロセスによって半導体基板に生じる応力の影響をほとんど受けない。このため、本実施例の抵抗素子の配置位置には制限がなく、また、抵抗素子が所望の抵抗値になるよう下層導電層３１、層間導電層３３及び上層導電層３２を直列接続すればよく、個々の導電層の配置や個数についても制限はない。
【００１６】
特に本実施例においては、抵抗素子の抵抗Ｒｖｉａ値が、容量の和（Ｃ０＋Ｃ１）の逆数に等しくなるよう、主抵抗となる層間導電層３３を形成する。このとき、図４に示すように、温度に関わらず（Ｃ０＋Ｃ１）とＲｖｉａとの積を一定値とすることができれば、（数１）に示した関係より、発振回路８の発振周波数Ｆ(CKOUT)は、温度に関わらず一定にすることができる。
【００１７】
具体的には、可変抵抗２０ａに用いる抵抗素子の主抵抗を構成する層間導電層３３について、複数種の異なる材質の埋め込みビアを用いることにより抵抗素子の抵抗値Ｒｖｉａの温度依存性を（Ｃ０＋Ｃ１）の逆数の温度依存性に等しくする。なお、抵抗素子を構成する下層導電層３１、上層導電層３２は元来低抵抗に形成される配線層であるため、下層導電層３１、上層導電層３２による影響は無視できる程度に小さくすることが可能である。図５に抵抗素子の実装例を示す。上述の通り、半導体装置に形成されている配線層の構造を抵抗素子に利用する。下層導電層３１は配線層Ｍ１にて形成し、上層導電層３２は配線層Ｍ４にて形成し、層間導電層３３はビアＶ１〜Ｖ３及び配線層Ｍ２，Ｍ３にて形成する。層間導電層３３を複数の導電層で形成することにより、層間導電層３３の抵抗値をできるだけ大きくとり、かつ配線層のプロセスを複雑化させることなく形成可能とすることができる。層間導電層３３は、直列接続されるビア５１、配線層Ｍ２に形成されるランディングパッド５２、ビア５３、配線層Ｍ３に形成されるランディングパッド５４、ビア５５で構成されている。ここで、図５の抵抗素子において、配線層Ｍ１，Ｍ２間に形成されるビア５１は材質ａ、配線層Ｍ２，Ｍ３間に形成されるビア５３は材質ｂ、配線層Ｍ３，Ｍ４間に形成されるビア５５は材質ｃで形成されているとする。
【００１８】
このとき、容量Ｃ（＝Ｃ０＋Ｃ１）、材質ａの埋め込みビアの抵抗値Ｒａ、材質ｂの埋め込みビアの抵抗値Ｒｂ、材質ｃの埋め込みビアの抵抗値Ｒｃは、温度変化をΔＴとしたとき、以下の（数２）（数３）のように表せる。なお、いずれも２次近似までとする。
【００１９】
【数２】
2020035899.tif 000004
【００２０】
【数３】
2020035899.tif 000005
なお、C0、Ra0、Rb0、RC0はそれぞれ０次近似、kTC1、kTRa1、kTRb1、kTRc1は１次の温度係数、kTC2、kTRa2、kTRb2、kTRc2は２次の温度係数である。
【００２１】
抵抗素子の抵抗値Ｒｖｉａは、主抵抗である層間導電層の抵抗値とみなしうるので、抵抗値Ｒｖｉａは抵抗値Ｒａ，Ｒｂ，Ｒｃの和として表せる（Ｒｖｉａ＝Ｒａ＋Ｒｂ＋Ｒｃ）。これに（数３）を代入することで、（数４）が得られる。
【００２２】
【数４】
2020035899.tif 000006
さらに、（数２）、（数４）を（数１）に示した発振周波数Ｆ(CKOUT)の式に代入することにより、以下の（数５）の関係が得られる。
【００２３】
【数５】
2020035899.tif 000007
ここで、温度係数は１に対して小さく、高次になるに従い係数の値は小さくなり、温度依存性への影響が小さいため、発振周波数Ｆ(CKOUT)における１次の温度係数（kTC1+kTR1）と２次の温度係数（kTC2＋kTR2＋kTC1×kTR1）がそれぞれ０になるように、Ｒｖｉａ０に対するＲａ０、Ｒｂ０、Ｒｃ０の割合を調整することにより、温度依存性が極めて小さい抵抗素子を得ることができる。この場合、それぞれＲａ０、Ｒｂ０、Ｒｃ０という３つの変数を有し、１次の温度係数及び２次の温度係数を０とする２つの方程式を解くことに帰着するため、温度依存性が極めて小さい抵抗素子が実現できる。なお、例えば、発振周波数Ｆ(CKOUT)の精度より２次の温度係数を無視できる場合には、抵抗素子における材質として２種類の材質で層間導電層を構成してもよく、逆に、高次の温度係数をも０とする場合には、それに応じた複数種類の材質で層間導電層を構成すればよい。
【００２４】
なお、各材質の抵抗値（Ｒａ，Ｒｂ，Ｒｃ）はかならず正の値であるため、層間導電層を構成する材質のうち、少なくとも１つは正の温度係数を有する材質、少なくとも１つは負の温度係数を有する材質が含まれている必要がある。このような負の温度係数をもつ材質としては、半導体（ポリシリコン）を利用できる。例えば、図５は層間導電層３３の材質を各層ごとに異ならせた例であるが、ビア５１に窒化チタン（ＴｉＮ）、ビア５３にＰ型ポリシリコン（Ｐ−ＰｏｌｙＳｉ）、ビア５５にタングステン（Ｗ）を用いている。
【００２５】
このように本実施例における可変抵抗２０ａは配線層の構造を利用して形成するため、抵抗素子を構成する個々の導電層の抵抗値は比較的に小さい。このため、抵抗素子としては直列接続する導電層を多くとることにより、所望の抵抗値を実現する。図６は抵抗素子６０を回路図にて示したものである。抵抗素子６０は下層導電層、層間導電層及び上層導電層の繰り返しパターンで形成されるので、この繰り返しパターンの１単位を疑似的に単位抵抗６１としてここでは表記している。
【００２６】
図７に本実施例の抵抗素子６０を用いた可変抵抗２０ａの回路図を示す。可変抵抗２０ａは直列接続されるＮ個の抵抗素子６０と、抵抗素子６０−ｉ（ｉ＝１〜Ｎ）をバイパスするため、抵抗素子６０−ｉと並列に設けられるバイパススイッチ７０−ｉ（ｉ＝１〜Ｎ）とを有している。抵抗素子６０は図６に示したように直列接続される単位抵抗６１により構成されている。可変抵抗２０ａのバイパススイッチ７０−ｉのＯＮ／ＯＦＦはトリミングコードに応じて決定されることにより、可変抵抗２０ａの抵抗は所望の抵抗値に設定され、抵抗値に応じた電位がノードＮ１に現れる。なお、本実施例の抵抗素子６０は直列数が多いため、例えば不導通による不良により、歩留まりが悪化するおそれがある。このため、製造不良の生じた抵抗素子６０−ｉに対しては対応するバイパススイッチ７０−ｉを常時ＯＮとしておくことにより、歩留まり劣化を防止することができる。
【００２７】
なお、抵抗素子６０として、異なる材質の埋め込みビアを縦積みにして層間導電層を形成した例を図５に示したが、これには限定されない。以下に他の実装例を例示する。
【００２８】
図８は抵抗素子６０を複数のエリアに区分し、それぞれのエリアにおいて層間導電層を形成する材質を異ならせるものである。この例では、２つのエリア８０、８３に分離する。エリア８０に形成される抵抗素子の一部８１の断面図に示されるように、エリア８０のビア８２にはＷを、エリア８３に形成される抵抗素子の一部８４の断面図に示されるように、エリア８３のビア８５には、Ｐ−ＰｏｌｙＳｉを用いている。図９にその変形例を示す。この例では、埋め込みビアを形成する層を材質によって異ならせるものである。エリア８０に形成される抵抗素子の一部８１ａの断面図に示されるように、エリア８０のビア８２にはＷを用いているが、Ｗ埋め込みビアを形成するのは配線層Ｍ２と配線層Ｍ３との層間とし、配線層Ｍ１と配線層Ｍ２との層間には形成しない。一方、エリア８３に形成される抵抗素子の一部８４ａの断面図に示されるように、エリア８３のビア８５にはＰ−ＰｏｌｙＳｉを用いているが、Ｐ−ＰｏｌｙＳｉ埋め込みビアを形成するのは配線層Ｍ１と配線層Ｍ２との層間とし、配線層Ｍ２と配線層Ｍ３との層間には形成しない。このように、埋め込みビアを形成する層を材質によって異ならせることにより抵抗素子６０を形成するプロセスを簡素化できる利点がある。なお、この例では、埋め込みビアが形成されない配線層、すなわちエリア８０における配線層Ｍ１，エリア８３における配線層Ｍ３にはそれぞれダミー配線８６、ダミー配線８７が設けられている。このダミー配線はなくてもよい。
【００２９】
図１０は図８に示した抵抗素子６０の構成例に、温度係数を補正するための補正ブロックを設けたものである。エリア９０に構成される単位抵抗、エリア９３に構成される単位抵抗及びエリア９４に構成される単位抵抗は直列接続されるとともに、エリア９４に直列接続される単位抵抗とは並列にバイパススイッチ９７が設けられている。また、エリア９０に形成される抵抗素子の一部９１の断面図に示されるように、エリア９０のビア９２にはＷを、エリア９３及びエリア９４に形成される抵抗素子の一部９５の断面図に示されるように、エリア９３及びエリア９４のビア９６にはＰ−ＰｏｌｙＳｉを用いている。この構成によれば、素子ばらつきにより温度係数にばらつきが生じた場合にバイパススイッチ９７のＯＮ／ＯＦＦを切り替えることによりばらつきを抑え、周波数精度を向上させることができる。この例では、負の温度係数を有する材料を層間導電層とする補正ブロックを設けた例を示しているが、正の温度係数を有する材料を層間導電層とする補正ブロックを設ける、あるいは正の温度係数を有する材料を層間導電層とする補正ブロックと負の温度係数を有する材料を層間導電層とする補正ブロックの双方を設けるようにしてもよい。また、補正ブロックにおける単位抵抗の直列数は他のエリアにおける直列数と同じであっても、違っていてもよい。
【００３０】
図１１は、図９の例と同様に、埋め込みビアを形成する層を材質によって異ならせた例である。抵抗素子６０を形成するプロセスを簡素化できる利点がある。
【００３１】
図１２に、異なる材質の抵抗を縦積みにして層間導電層を形成した場合の変形例を示す。図８〜図１１に示したようなエリアごとに層間導電層を形成する材質を異ならせる場合、材料が固有にもつ抵抗値に加えて、直列接続する単位抵抗素子の数をエリアごとに異ならせることにより、Ｒｖｉａ０に対するＲａ０、Ｒｂ０、Ｒｃ０の割合を精度よく調整することが可能になる。図１２は、これと同じことを異なる材質の埋め込みビアを縦積みにして層間導電層を形成した場合でも行えることを示すものである。この例では、層間導電層をＰ−ＰｏｌｙＳｉ埋め込みビア１０５とＷ埋め込みビア１０６とで形成するとともに、ビア１０５の数とビア１０６の数とを異ならせている。
【００３２】
この例では下層導電層１０１は配線層Ｍ１または配線層Ｍ２にて形成し、上層導電層１０２は配線層Ｍ３にて形成し、層間導電層１０３はビアＶ１〜Ｖ２及び配線層Ｍ２にて形成している。例えば、層間導電層１０３ａは、直列接続されるビア１０５、配線層Ｍ２に形成されるランディングパッド１０７、ビア１０６で構成されているのに対し、層間導電層１０４ａ、１０４ｂはビア１０６で構成され、配線層Ｍ２に形成された下層導電層１０１ｂに接続されている。この例では、埋め込みビア１０５が形成されていない配線層Ｍ１においてダミー配線１０８が設けられているが、なくてもよい。この例は、Ｐ−ＰｏｌｙＳｉ埋め込みビア１０５の数を減らした例であるが、Ｗ埋め込みビア１０６の数を減らすことも可能である。また、この例は、２種類の材質の埋め込みビアを有する例であるが、図５のように２種類以上の材質の埋め込みビアを有する例においても同様に、材質ごとの埋め込みビアの数を調整することが可能である。
【００３３】
図１３にさらに別の変形例を示す。配線層Ｍ１〜配線層Ｍ４の間に構成される層間導電層１１３の平面図及び平面図中に示すａ−ａ’における断面図を示している。層間導電層１１３は、直列接続されるＴｉＮ埋め込みビア１１４、配線層Ｍ２に形成されるランディングパッド１１７、Ｐ−ＰｏｌｙＳｉ埋め込みビア１１５、配線層Ｍ３に形成されるランディングパッド１１８、Ｗ埋め込みビア１１６で構成されている。この例では、各ビアの径、それに伴いランディングパッドの径を異ならせている。具体的には、ＴｉＮ埋め込みビア１１４の径Ｗｄ_t、ランディングパッド１１７の径Ｗｄ_2、Ｐ−ＰｏｌｙＳｉ埋め込みビア１１５の径Ｗｄ_p、ランディングパッド１１８の径Ｗｄ_3、Ｗ埋め込みビア１１６の径Ｗｄ_wとすると、Ｗｄ_t＜Ｗｄ_w＜Ｗｄ_p＜Ｗｄ_3＜Ｗｄ_2とされている。このように、異なる材質のビアごとにその径を異ならせることにより、材料が固有にもつ抵抗値に加えて、Ｒｖｉａ０に対するＲａ０、Ｒｂ０、Ｒｃ０の割合を精度よく調整することが可能になる。また、ＴｉＮ埋め込みビア１１４及びＰ−ＰｏｌｙＳｉ埋め込みビア１１５、あるいは、Ｐ−ＰｏｌｙＳｉ埋め込みビア１１５及びＷ埋め込みビア１１６はランディングパッドを介することなく、直接接続してもよい。
【００３４】
図１４に、異なる材質の抵抗を縦積みにして層間導電層を形成した抵抗素子に対して、温度係数を補正するための補正ブロックを設ける例を示す。この例では、配線層Ｍ４に形成される上層導電層１２２ｂと配線層Ｍ１に形成されるランディングパッド１２７との間に設けられる層間導電層１２３ｄに接続される補正ブロック１３１〜１３３及び補正ブロック１３１〜１３３とそれぞれ並列に接続されるバイパススイッチ１３４〜１３６が設けられている。補正ブロック１３１〜１３３は抵抗素子に直列接続される。補正ブロック１３１は、配線層Ｍ１の導電層、配線層Ｍ２の導電層及び配線層Ｍ１，Ｍ２間の層間導電層１３７で構成され、層間導電層１３７の材質は層間導電層１２３のビア１２４と同じ材質（ここではＴｉＮ）である。補正ブロック１３２は、配線層Ｍ２の導電層、配線層Ｍ３の導電層及び配線層Ｍ２，Ｍ３間の層間導電層１３８で構成され、層間導電層１３８の材質は層間導電層１２３のビア１２５と同じ材質（ここではＰ−ＰｏｌｙＳｉ）である。補正ブロック１３３は、配線層Ｍ３の導電層、配線層Ｍ４の導電層及び配線層Ｍ３，Ｍ４間の層間導電層１３９で構成され、層間導電層１３９の材質は層間導電層１２３のビア１２６と同じ材質（ここではＷ）である。この構成によれば、素子ばらつきにより温度係数にばらつきが生じた場合にバイパススイッチ１３４〜１３６のＯＮ／ＯＦＦを切り替えることによりばらつきを抑え、周波数精度を向上させることができる。この例では、抵抗素子を構成する層間導電層の全ての材質に対応する補正ブロックを設けた例を示しているが、１種類もしくは２種類の材質に対応する補正ブロックを設けるようにしてもよい。
【００３５】
以上、抵抗素子６０を実装するさまざまな例を示してきたが、これらに使用する材料は例示した材料以外の材料を用いることも可能であり、図１５に示すように同じビア内で異なる抵抗材料を多層に埋め込んで形成することも可能である。ビア１４０は、ＴｉＮ層１４１を堆積した上にＷ層１４２を埋め込んだ構造とされている。このように、配線層間ごとに異なる材質のビアを形成するのではなく、１つの配線層間に複数の材質を有するビアを形成してもよい。
【００３６】
また、垂直方向の抵抗成分の形成は、層間絶縁膜に穴をあけて抵抗材料を埋め込む方法に限られず、抵抗材料を先にデポして形成した導電層に対してマスクを使用して必要パターンをエッチングして導電層パターンを形成した後に、層間絶縁膜を形成する形成方法であってもよい。
【００３７】
以上説明したように、本実施例の抵抗素子は、モールドパッケージプロセスによって半導体基板に生じる応力の影響及び温度変化の影響を抑制することができる。この特性を利用したアプリケーションとして、図１６に、本実施例の抵抗素子を用いた圧力センサ１５０のブロック図を示す。
【００３８】
圧力センサ１５０は制御レジスタ１５１、発振回路１５２及びカウンタ１５３を含む。制御レジスタ１５１から読み出された制御信号に基づき、発振回路１５２は所定の発振周波数のクロックを発振する。カウンタ１５３はリファレンスクロックで定められる期間において発振回路１５２からのクロックのサイクル数をカウントする。この圧力センサ１５０は、圧力センサの方式として一般的な抵抗素子の応力変動を用いた圧力センサである。発振回路１５２として例えば、図２に示したような発振回路を用いることができる。圧力センサ１５０に圧力が加わることにより発振回路１５２に含まれる抵抗素子の抵抗値が変化し、それに伴い発振回路１５２からのクロックの周波数が変化する。カウンタ１５３はクロックの周波数の変化、すなわちカウントされるサイクル数の変化から、圧力センサ１５０に印加された圧力を検出する。従来の抵抗素子では温度によっても抵抗値が変化するため、温度センサを内蔵させ、温度変化に伴う変動分を補正する必要があった。本実施例の抵抗素子を用いることにより、温度センサを不要とすることができる。
【００３９】
ここで、発振回路１５２に用いる圧力センサ用途の抵抗素子は、圧力センサ１５０に圧力が加わることにより変化する抵抗値の大きさが大きいことが望ましい。
【００４０】
図１７に抵抗素子の例を示す。配線層Ｍ１にＸ方向に延在する感圧導電層１６０ａ〜ｃが平行に配置される。感圧導電層１６０は、チップに印加される応力によって抵抗値が変化しやすい材質、例えばＳｉＣｒで形成する。感圧導電層１６０は、接続部１６１を介して直列に接続される。接続部１６１は配線層の構造を利用して形成されている。下層導電層１６２は配線層Ｍ２にて形成し、上層導電層１６３は配線層Ｍ４にて形成し、層間導電層１６４はビアＶ２〜Ｖ３及び配線層Ｍ３にて形成する。層間導電層１６４は、直列接続されるビア１６５、配線層Ｍ３に形成されるランディングパッド１６６、ビア１６７で構成されている。接続部１６１は、一方の端部において、配線層Ｍ１，Ｍ２間のビアＶ１にて感圧導電層１６０に接続され、他方の端部において配線層Ｍ１，Ｍ２間のビアＶ１にて隣接する感圧導電層１６０に接続されている。
【００４１】
図１７の抵抗素子において、配線層Ｍ２，Ｍ３間に形成されるビア１６５は材質ａ、配線層Ｍ３，Ｍ４間に形成されるビア１６７は材質ｂ、感圧導電層１６０は材質ｃで形成されており、（数５）に示した、発振周波数Ｆ(CKOUT)における１次の温度係数（kTC1+kTR1）と２次の温度係数（kTC2＋kTR2＋kTC1×kTR1）がそれぞれ０になるように、Ｒｖｉａ０に対するＲａ０、Ｒｂ０、Ｒｃ０の割合を調整されている。これにより、図１７に示した抵抗素子は、感圧導電層１６０により応力による大きな抵抗変化が得られる一方、感圧導電層１６０の温度特性の変化を接続部１６１により打ち消すことにより、温度変動による影響を小さく抑制することができる。
【００４２】
なお、図１７の例では、感圧導電層１６０を接続部１６１が形成される配線層よりも下層の配線層に形成しているが、感圧導電層１６０を接続部１６１が形成される配線層よりも上層の配線層に形成してもよい。
【００４３】
圧力センサは図１６の構成には限られない。図１８に圧力検出回路の例を示す。電源電圧を第１抵抗Ｒ１と第２抵抗Ｒ２により抵抗分割した電位点Ｎ２の電位をＡ／Ｄ変換器１７０で検出する。図１９に、図１８の圧力検出回路に用いる第１抵抗Ｒ１と第２抵抗Ｒ２の実装例を示す。
【００４４】
第２抵抗Ｒ２は、配線層Ｍ１に、Ｙ方向に延在する感圧導電層１７１として形成される。感圧導電層１７１の材質は、ウェハに対してピエゾ効果が発生する材料とする。具体的には、結晶点群が（1, 2, m, 222, mm2, 4, -4, 422, 4mm, -42m, 3, 32, 3m, 6, -6, 622, 6mm, -62m, 23, -43m）の物質であり、例えばＷなどが利用できる。
【００４５】
第１抵抗Ｒ１は配線層の構造を利用して形成されている。下層導電層１７２は配線層Ｍ２にて形成し、上層導電層１７３は配線層Ｍ４にて形成し、層間導電層１７４はビアＶ２〜Ｖ３及び配線層Ｍ３にて形成する。層間導電層１７４は、直列接続されるビア１７５、配線層Ｍ３に形成されるランディングパッド１７６、ビア１７７で構成されている。第１抵抗Ｒ１と第２抵抗Ｒ２とは、配線層Ｍ１，Ｍ２間のビアＶ１に接続され、この接続点が電位点Ｎ２（図１８参照）に相当する。
【００４６】
第２抵抗Ｒ２を構成する感圧導電層１７１と第１抵抗Ｒ１の主抵抗である層間導電層を構成するビア１７５，１７７とは同じ材質で形成されている。これにより、第２抵抗Ｒ２は応力を受けることによりピエゾ効果を発生させる一方、第１抵抗Ｒ１の層間導電層１７４はＸＹ平面に対する応力の影響をほとんど受けない。一方、第２抵抗Ｒ２の感圧導電層と第１抵抗Ｒ１の主抵抗である層間導電層とは同じ材質で形成されているため、温度変動による温度特性の変化は相殺される。これにより、温度変動による影響を小さく抑制した圧力検出回路が実現できる。
【００４７】
図１９の感圧導電層１７１はＹ方向に延在する導電層であるが、Ｘ方向に延在する導電層として形成してもよい。さらに、Ｙ方向に延在する導電層を感圧導電層１７１とする圧力検出路回路と、Ｘ方向に延在する導電層を感圧導電層１７１とする圧力検出路回路との双方を１チップ上に設けることにより、２軸方向の圧力を検知可能な圧力センサを実現することができる。
【００４８】
本実施例の抵抗素子のさらに別の適用例として、図１６の回路構成を用いて温度センサを実現することも可能である。温度センサにはバイポーラトランジスタのベース電圧（Ｖｂｅ）を用いることが一般的に行われているが、ベース電圧には２次の温度係数があるため、温度センサのＩＮＬ（積分非直線性：Integral Nonlinearity）が劣化し、温度誤差を引き起こしやすい。そこで、図１６の回路ブロックにおいて、発振回路１５２として、例えば図２の発振回路を適用し、その抵抗素子として図５の構成を適用する。このとき、図５の抵抗素子において、配線層Ｍ１，Ｍ２間に形成されるビア５１は材質ａ、配線層Ｍ２，Ｍ３間に形成されるビア５３は材質ｂ、配線層Ｍ３，Ｍ４間に形成されるビア５５は材質ｃで形成されており、（数５）に示した、発振周波数Ｆ(CKOUT)における２次の温度係数（kTC2＋kTR2＋kTC1×kTR1）が０になるように、Ｒｖｉａ０に対するＲａ０、Ｒｂ０、Ｒｃ０の割合を調整されている。抵抗素子は、２次の温度係数が０とされ、１次の温度係数のみが残るように抵抗値が調整されているため、発振回路１５２のクロックをカウントすることにより、ＩＮＬのよい温度センサを実現することができる。２次の温度係数のみを０とすればよいので、抵抗素子の主抵抗である層間導電層は２種類の材質で形成してもよい。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例示した材料も一例に過ぎず、本実施例に示した要件に適合する他の材料を用いてもよい。また、例示した複数の構成例、変形例は、互いに矛盾することのない限り、組み合わせて利用することも可能である。
【符号の説明】
【００５０】
１：半導体装置、２：ＣＰＵ、３：ＲＡＭ、４：周辺ＩＰ、５：不揮発メモリ、６：制御レジスタ、７：クロック発生回路、８：発振回路、１０：バス、２０：トリミング回路、２０ａ：可変抵抗、２１：定電流生成回路、２２，２３：容量、２４，２５：容量駆動回路、２６，２７：コンパレータ、２８：ラッチ回路、３１：下層導電層、３２上層導電層、３３：層間導電層、６０：抵抗素子、６１：単位抵抗、７０：バイパススイッチ、１５０：圧力センサ、１５１：制御レジスタ、１５２：発振回路、１５３：カウンタ、１７０：Ａ／Ｄ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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