(57)【要約】【課題】  メモリセルを高抵抗状態から低抵抗状態に変える際に、メモリセルに印加する電圧の回数を低減できる抵抗変化型メモリを提供すること。【解決手段】  実施形態の抵抗変化型メモリ１は、高抵抗状態と低抵抗状態との間を可逆的に変化可能であるメモリセルＭＣと、メモリセルＭＣを駆動する駆動部３とを含む。駆動部３は、メモリセルＭＣを低抵抗状態にするために第１のパルス状の電圧を印加する。駆動部３は、メモリセルＭＣに第１のパルス状の電圧を印加した後、メモリセルＭＸＣが低抵抗状態であるか否かを判断する。駆動部３は、メモリセルＭＣが低抵抗状態でないと判断した場合、メモリセルＭＣに１のパルス状の電圧よりも最大電圧が低い第２のパルス状の電圧を印加する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルと、
前記メモリセルを駆動する駆動部とを具備し、
前記駆動部は、前記メモリセルを前記第１の抵抗状態にするために第１のパルス状の電圧を印加し、
前記駆動部は、前記メモリセルに前記第１のパルス状の電圧を印加した後、前記メモリセルが前記第１の抵抗状態であるか否かを判断し、前記第１の抵抗状態でないと判断した場合、前記メモリセルに前記第１のパルス状の電圧よりも最大電圧が低い第２のパルス状の電圧を印加する抵抗変化型メモリ。
【請求項２】
前記第１のパルス状の電圧の立下がり時間は前記第１のパルス状の電圧の立上がり時間よりも長く、
前記第２のパルス状の電圧の立下がり時間は前記第１のパルス状の電圧の立下がり時間より短い請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記第１のパルス状の電圧の立下がり時間は前記第１のパルス状の電圧の立上がり時間よりも長く、
前記第２のパルス状の電圧の立下がり時間は前記第２のパルス状の電圧の立上がり時間よりも長い請求項１に記載の抵抗変化型メモリ。
【請求項４】
前記メモリセルに前記第２のパルス状の電圧を印加している期間は、前記メモリセルに前記第１のパルス状の電圧を印加している期間よりも短い請求項１乃至３のいずれかに記載の抵抗変化型メモリ。
【請求項５】
前記駆動部は、前記メモリセルに前記第２のパルス状の電圧を印加した後、前記メモリセルが前記第２の抵抗状態でないと判断した場合、前記メモリセルに前記第２のパルス状の電圧と最大電圧がほぼ同じかもしくはより最大電圧が高い第３のパルス状の電圧を印加する請求項１乃至４のいずれかに記載の抵抗変化型メモリ。
【請求項６】
前記第３のパルス状の電圧の立下がり時間は前記第1のパルス状の電圧の立下がり時間よりも短い請求項５に記載の抵抗変化型メモリ。
【請求項７】
前記第３のパルス状の電圧の立下がり時間は前記第３のパルス状の電圧の立上がり時間よりも長い請求項５に記載の抵抗変化型メモリ。
【請求項８】
前記第２のパルス状の電圧及び前記第３のパルス状の電圧は略同じ最大電圧を有する請求項５乃至７のいずれかに記載の抵抗変化型メモリ。
【請求項９】
前記第３のパルス状の電圧は前記第２のパルス状の電圧よりも高い最大電圧を有する請求項５乃至７のいずれかに記載の抵抗変化型メモリ。
【請求項１０】
前記メモリセルに前記第３のパルス状の電圧を印加している期間は、前記メモリセルに前記第１のパルス状の電圧を印加している期間よりも短い請求項５乃至９のいずれかに記載の抵抗変化型メモリ。
【請求項１１】
前記駆動部は、パルス状の電圧を発生する電圧発生部と、前記メモリセルが前記第１の抵抗状態であるか否かを判断する判断部とを含む請求項１乃至１０のいずれかに記載の抵抗変化型メモリ。
【請求項１２】
前記メモリセルは、抵抗変化膜を含む請求項１乃至１１のいずれかに記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は抵抗変化型メモリに関する。
【背景技術】
【０００２】
高抵抗状態と低抵抗状態との間を可逆的に変化することができるメモリセルを用いた抵抗変化型メモリが知られている。高抵抗状態から低抵抗状態に変える場合、メモリセルにパルス状の電圧（セット電圧）を印加する。その後、メモリセルが低抵抗状態であるか否かを判断し、低抵抗状態でない場合には、メモリセルにセット電圧を再び印加する。メモリセルが低抵抗状態であると確認されるまで、セット電圧の印加は一定の回数だけ繰り返される。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】K.-J. Lee et al., A 90 nm 1.8 V 512 Mb Diode-Switch PRAM With 266 MB/s Read Throughput, IEEE Journal of Solid-State Circuits, vol. 43, no. 1, pp. 150-162, 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、メモリセルを高抵抗状態から低抵抗状態に変える際に、メモリセルに電圧を印加する回数を低減できる抵抗変化型メモリを提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の抵抗変化型メモリは、第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルと、前記メモリセルを駆動する駆動部とを含む。前記駆動部は、前記メモリセルを前記低抵抗状態にするために第１のパルス状の電圧を印加する。前記駆動部は、前記メモリセルに前記第１のパルス状の電圧を印加した後、前記メモリセルが前記第１の抵抗状態であるか否かを判断し、前記第１の抵抗状態でないと判断した場合、前記メモリセルに前記第１のパルス状の電圧よりも最大電圧が低い第２のパルス状の電圧を印加する。
【図面の簡単な説明】
【０００６】
【図１】図１は第１の実施形態に係る抵抗変化型メモリの構成を示す図である。
【図２】図２はメモリセルアレイの構成を示す図である。
【図３】図３はメモリセルの構成を示す図である。
【図４】図４は駆動部の構成を示すブロックである。
【図５】図５は第１の実施形態のセット動作に用いる電圧を示す図である。
【図６】図６は第１の実施形態のセット動作を示すフローチャートである。
【図７】図７は抵抗変化記憶素子の抵抗−パルス電圧特性を示す図である。
【図８】図８は実施形態の抵抗変化型メモリの実装例を示す図である。
【図９】図９は第２の実施形態のセット動作に用いる電圧を示す図である。
【図１０】図１０は第２の実施形態のセット動作を示すフローチャートである。
【図１１】図１１は第３の実施形態のセット動作に用いる電圧を示す図である。
【図１２】図１２は実施形態の他のセットパルスの例を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態を説明する。図面は、模式的または概念的なものであり、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号は同一または相当部分を付してあり、重複した説明は必要に応じて行う。また、簡略化のために、同一又は相当部分があっても符号を付さない場合もある。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る抵抗変化型メモリ１の構成を示す模式図である。
抵抗変化型メモリ１は、メモリセルアレイ２と駆動部３とを含む。
メモリセルアレイ２は、図２に示すように、第１の方向に伸長する複数のワード線ＷＬ（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，・・・）と、第１の方向に交差する第２の方向に伸長する複数のビット線ＢＬ（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，・・・）と、複数のワード線ＷＬと複数のビット線ＢＬとの各交点に設けられたメモリセルＭＣとを含む。
【０００９】
メモリセルＭＣは、第１の抵抗状態（低抵抗状態）と当該第１の抵抗状態よりも高抵抗の第２の抵抗状態（高抵抗状態）との間を可逆的に変化可能である。メモリセルＭＣは、例えば、図３に示すように、抵抗変化膜１１及び選択素子１２を含む抵抗変化記憶素子である。抵抗変化膜１１の一端はビット線ＢＬに接続され、抵抗変化膜１１の他端は選択素子１２の一端に接続され、そして、選択素子１２の他端はワード線ＷＬに接続される。
【００１０】
抵抗変化型メモリ１がＰＣＭ（Phase Change Memory）、抵抗変化膜１１は、例えば、ＧｅＳｂＴｅ、又は、ＧｅＴｅを含む。また、抵抗変化型メモリ１がＰＣＭ（Phase Change Memory）の場合、抵抗変化膜１１は、例えば、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む。
【００１１】
選択素子１２は、例えば、ダイオード、双方向ダイオードである。選択素子１２は、下記の２端子間スイッチ素子でもよい。すなわち、当該２端子間スイッチ素子は、２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は高抵抗状態、例えば、電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は低抵抗状態、例えば、電気的に導通状態に変わる。上記２端子間スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。上記２端子間スイッチ素子には、Ｔｅ、Ｓｅ及びＳからなる群より選択された少なくとも１種以上のカルコゲン元素又は上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
【００１２】
駆動部３はメモリセルＭＣに印加する駆動電圧を制御し、データの読み出しや書き込み、及び、それらに関する制御を行い、図４に示すように、例えば、アドレス選択回路２１、電圧発生回路２２、電圧印加回路２３、電流検出回路２４及びコントローラ２５を含む。
【００１３】
アドレス選択回路２１は、情報の読み出し時（読み出し動作）及び情報の書き込む時（書き込み動作）にメモリセルＭＣのアドレスを選択する。電圧発生回路２２は、読み出し動作及び書き込み動作に必要なメモリセルＭＣに印加する電圧を発生する。電圧印加回路２３は、アドレス選択回路２１が選択したメモリセルＭＣに、電圧発生回路２２が発生した電圧を印加する。電流検出回路２４は、読み出し動作時及び書き込み動作におけるベリファイ読み出し時において、選択されたメモリセルＭＣに流れた電流を検出する。コントローラ２５は、アドレス選択回路２１、電圧発生回路２２、電圧印加回路２３及び電流検出回路２４を統合的に制御できるように構成されている。上記の構成は一例であり、異なる構成を用いても構わない。例えば、読み出し動作時に選択されたメモリセルＭＣに流れた電流を検出するのではなく、一定の電流を流した場合の電圧を検出しても良い。
【００１４】
次に、本実施形態の抵抗変化型メモリ１のセット動作について説明する。図５は、本実施形態のセット動作に用いる電圧を示す図である。図６は、本実施形態のセット動作を示すフローチャートである。
セット動作は、選択したメモリセルＭＣを高抵抗状態から低抵抗状態に変える書込み動作である。ＰＣＭの場合、メモリセルＭＣの抵抗変化膜１１をアモルファス状態（高抵抗状態）から結晶状態（低抵抗状態）に変える動作である。なお、リセット動作は、選択したメモリセルＭＣを低抵抗状態から高抵抗状態に変える書込み動作である。
【００１５】
まず、選択したメモリセルＭＣに書込み電圧であるパルス状の電圧（以下、パルス電圧という）ＰＮ（初期値Ｎ＝１）を印加する（ステップＳ１）。本実施形態では、書込み電圧は選択したワード線と選択したビット線との間の電位差である。
パルス電圧Ｐ１は、図５に示すように、短い立ち上がり時間でもって電圧Ｖ０から最大電圧Ｖ１に達し、最大電圧Ｖ１は一定の期間継続し、その後、パルス電圧Ｐ１は電圧Ｖ０に向かって緩やかには下がる。このような形状を有するパルスをセットパルスと呼ぶ。パルス電圧Ｐ１は、例えば、ワード線ＷＬ及びビット線ＢＬのそれぞれに適切な電圧を印加することで選択したメモリセルＭＣに印加する。
【００１６】
次に、ベリファイを行う。すなわち、パルス電圧Ｐ１を印加したメモリセルＭＣが低抵抗状態であるか否かを判断する（ステップＳ２）。
より詳細には、例えば、メモリセルＭＣに流れる電流を読み出し、この読み出した電流（読み出し電流）の値が基準値以下であれば、メモリセルＭＣは低抵抗状態であると判断し、読み出し電流が基準値を超えていれば、メモリセルＭＣは低抵抗状態であると判断する。この判断は例えばコントローラ２５が行う。読み出し電流の値の検出は例えば電流検出回路２４を用いて行う。
【００１７】
ステップＳ２において、メモリセルＭＣは低抵抗状態であると判断された場合（Ｙｅｓ）には、セット動作は終了する。一方、メモリセルＭＣは高抵抗状態であると判断された場合（Ｎｏ）には、ステップＳ３に進む。
ステップＳ３ではＮの数を一つインクリメントし、その後、メモリセルＭＣにパルス電圧ＰＮ（Ｎ≧２）を印加する（ステップＳ４）。メモリセルＭＣにパルス電圧ＰＮを印加している期間は、メモリセルＭＣにパルス電圧Ｐ１を印加している期間よりも短い。
【００１８】
パルス電圧Ｐ２は、図５に示すように、短い立ち上がり時間でもって電圧Ｖ０から最大電圧Ｖ２（＜Ｖ１）に達し、最大電圧Ｖ２は一定の期間継続し、その後、短い立ち下がり時間でもって電圧Ｖ０まで下がる。このような形状を有するパルスをリセットパルスと呼ぶ。リセットパルスとセットパルスとを比較すると、立下り以外の時間が同じであれば、セットパルスの方がリセットパルスよりもパルス印加時間は長い。
【００１９】
ステップ４の後、Ｎが一定値（Ｎmax）に達したか否かを判断する（ステップＳ５）。ステップＳ５において、Ｎが一定値（Ｎmax）に達した判断した場合（Ｙｅｓ）、セット動作は終了する。
一方、ステップＳ５において、Ｎが一定値（Ｎmax）未満であると判断した場合（Ｎｏ）、ステップＳ２の判断がＹｅｓとなるまで、又は、ステップＳ５の判断がＹｅｓとなるまで、ステップＳ２〜Ｓ５のループは繰り返される。
【００２０】
本実施形態では、Ｎ＝３でステップＳ４で使用する電圧（書込み電圧）は、図５に示すようにパルス電圧Ｐ２とほぼ同じ（又は同じ）最大電圧Ｖ２を有するパルス電圧Ｐ３（リセットパルス）である。Ｎ≧４においても同様である。
本実施形態では、上述したようにステップＳ４（書込み電圧の再印加）において、セットパルスを用いている。その理由は以下の通りである。
【００２１】
図７は、抵抗変化記憶素子の抵抗−パルス電圧の特性の一例を示す図である。
図７において、実線は高抵抗状態の抵抗変化記憶素子にセットパルスを印加した場合の特性を示し、破線は低抵抗状態の抵抗変化記憶素子にリセットパルスを印加した場合の特性を示している。
【００２２】
図７から分かることは、高抵抗状態の抵抗変化記憶素子に一定の電圧値以上のセットパルスを印加すると、抵抗変化記憶素子の抵抗値はある程度低くなり、その後、当該抵抗変化記憶素子に上記セットパルスよりも低電圧かつ一定の電流値以下のリセットパルスを印加すると、当該抵抗変化記憶素子の抵抗値が更に下がることである。
【００２３】
また、高抵抗状態の抵抗変化記憶素子に一定の電圧値以上のセットパルスを印加した場合、抵抗変化記憶素子はより低抵抗状態には遷移することはできたが、上記の低電圧のリセットパルス印加後に比べて、抵抗値のばらつきが多いことが分かった。
以上のことから、上記のような特性の場合、高抵抗状態から抵抗を下げるには、最大電圧が高いセットパルスを最初に印加することは有効であるが、抵抗変化記憶素子の抵抗値がある程度下がった後に更に抵抗値を下げてばらつきを低減するためには、上記最大電圧よりもある程度低い最大電圧のリセットパルスを印加した方が有効であることが分かる。そのため、本実施形態では、ステップＳ４（書込み電圧の再印加）において、図５に示すリセットパルスを用いている。
【００２４】
２回目以降のパルス電圧としてリセットパルスを用いることで上記のように低抵抗化かつばらつきを低減することによりループ回数を削減でき、またリセットパルスを用いればセットパルスに比べて書込み電圧の印加時間を短くできるため、ステップＳ２（ベリファイ）及びステップＳ４（書込み電圧の再印加）からなる繰り返し処理の高速化を図ることができる。
【００２５】
なお、ステップＳ２（ベリファイ）において、ループの繰返し回数（Ｎ）毎に異なる判断基準を用いても構わない。
また、パルス電圧Ｐ２を印加した後にベリファイ（ステップＳ２）を行わずに終了しても構わない。このような変更は、例えば、パルス電圧Ｐ２を印加した場合、メモリセルが低抵抗状態である可能性が高いことが分かっている場合に採用する。同様に、パルス電圧Ｐ３以降においても、ベリファイ（ステップＳ２）を行わずに終了しても構わない。
【００２６】
図８は、抵抗変化型メモリ１の実装例を示す図である。
抵抗変化型メモリ１は、例えば、メモリセルアレイ２、カラムスイッチ３１、センスアンプ回路３２、ビット線（ＢＬ）ドライバ回路３３、ロウデコーダ回路３４、ワード線（ＷＬ）ドライバ回路３５、電圧発生回路３６ａ，３６ｂ及び周辺回路３７を含む。
【００２７】
各ビット線ＢＬは、カラムスイッチ３１を介して、センスアンプ回路３２及びビット線ドライバ回路３３に接続される。各ワード線ＷＬは、ロウデコーダ回路１４を介して、ワード線ドライバ回路３５に接続される。
図４のアドレス選択回路２１は、カラムスイッチ３１及びロウデコーダ回路３４を用いて実装される。図４の電圧発生回路２２は、ＢＬドライバ３３内に設けられた電圧発生回路３６ａ及びＷＬドライバ回路３５内に設けられた電圧発生回路３６ｂを用いて実装される。なお、電圧発生回路３６ａ，３６ｂは、ＢＬドライバ３３及びＷＬドライバ回路３５内の外部に設けてもよい。図４の電圧印加回路２３は、ＢＬドライバ回路３３及びＷＬドライバ回路３５を用いて実装されている。図４の電流検出回路２４は、センスアンプ回路３２を用いて実装される。図４のコントローラ２５は、周辺回路３７を用いて実装される。周辺回路３７は、データの書き込み、データの読み出し及びベリファイ動作などを行えるように、カラムスイッチ３１、センスアンプ回路３２、ビット線ドライバ回路３３、ロウデコーダ回路３４、ワード線ドライバ回路３５及び電圧発生回路３６ａ，３６ｂを統合的に制御できるように構成されている。
【００２８】
（第２の実施形態）
図９は、本実施形態の抵抗変化型メモリのセット動作に用いる電圧を示す図である。図１０は、本実施形態の抵抗変化型メモリのセット動作を説明するためのフローチャートである。
本実施形態が第１の実施形態と異なる点は、Ｎ≧２の場合に、ループの繰返し回数（Ｎ）が一つ増える毎に、パルス電圧（リセットパルス）Ｐ２，Ｐ３，・・・の最大電圧（Ｖ２＜Ｖ３＜・・・）が高くなることにある（ステップＳ４）。
【００２９】
図７に示したように、ある一定の電圧以下であれば、リセットパルスであっても電圧が高い方がより低抵抗となっている。そのため、本実施形態によれば、１回のループで抵抗をより大きく下げることが可能となり、これによりループの回数（Ｎ）を少なくすることが可能となる。
【００３０】
なお、リセットパルスの最大電圧の上昇幅は各ループで一定でなくとも構わない。
（第３の実施形態）
図１１は、本実施形態の抵抗変化型メモリのセット動作に用いる電圧を示す図である。本実施形態の抵抗変化型メモリのセット動作のフローチャートは、Ｎ≧２の場合の書込み電圧がセットパルスであることを除いて、第２の実施形態のそれと同じである。
【００３１】
本実施形態が第２の実施形態と異なる点は、ステップＳ４のパルス電圧Ｐ２，Ｐ３，・・・としてセットパルスを用いていることにある。これにより、ステップＳ４でパルス電圧Ｐ２，Ｐ３，・・・の最大電圧を上げていった場合に、メモリセルＭＣが高抵抗状態になる可能性を小さくすることができる。
【００３２】
また、本実施形態では、パルス電圧Ｐ１，Ｐ２，Ｐ３，・・・は同種の波形を有することになるので、パルス電圧を発生する回路の構成を簡略化することが可能となる。
なお、パルス電圧（セットパルス）Ｐ２，Ｐ３，・・・の最大電圧の上昇幅は各ループで一定でなくとも構わない。また、Ｎ≧３において、パルス電圧Ｐ１よりも最大電圧が高いセットパルスを印加しても構わない。
【００３３】
以上述べた第１乃至３の実施形態において、パルス電圧ＰＮのうちセットパルスであるものは、図１２に示すように、最大電圧ＶＮから階段状に緩やかに立ち下がる波形を含んでいても構わない。
また、上述した実施形態では、メモリセルＭＣの構成として、１つの抵抗変化記憶素子と１つの選択素子からなる例を用いて説明したが、異なる構成であっても構わない。例えば、抵抗変化記憶素子のみから構成を採用しても構わない。また、抵抗素子など選択素子以外の構成要素を用いても構わない。さらに、複数の抵抗変化記憶素子や選択素子を直列もしくは並列に接続した構成を採用しても構わない。
【００３４】
上述した実施形態の上位概念、中位概念及び下位概念の一部又は全て、及び、上述していないその他の実施形態は、例えば、以下の付記１−１５、及び、付記１−１５の任意の組合せ（明らかに矛盾する組合せは除く）で表現できる。
［付記１］
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルと、
前記メモリセルを駆動する駆動部とを具備し、
前記駆動部は、前記メモリセルを前記第１の抵抗状態にするために第１のパルス状の電圧を印加し、
前記駆動部は、前記メモリセルに前記第１のパルス状の電圧を印加した後、前記メモリセルが前記第１の抵抗状態であるか否かを判断し、前記第１の抵抗状態でないと判断した場合、前記メモリセルに前記第１のパルス状の電圧よりも最大電圧が低い第２のパルス状の電圧を印加する抵抗変化型メモリ。
［付記２］
前記第１のパルス状の電圧の立下がり時間は前記第１のパルス状の電圧の立上がり時間よりも長く、
前記第２のパルス状の電圧の立下がり時間は前記第１のパルス状の電圧の立下がり時間より短い付記１に記載の抵抗変化型メモリ。
［付記３］
前記第１のパルス状の電圧の立下がり時間は前記第１のパルス状の電圧の立上がり時間よりも長く、
前記第２のパルス状の電圧の立下がり時間は前記第２のパルス状の電圧の立上がり時間よりも長い付記１に記載の抵抗変化型メモリ。
［付記４］
前記メモリセルに前記第２のパルス状の電圧を印加している期間は、前記メモリセルに前記第１のパルス状の電圧を印加している期間よりも短い付記１乃至３のいずれかに記載の抵抗変化型メモリ。
［付記５］
前記駆動部は、前記メモリセルに前記第２のパルス状の電圧を印加した後、前記メモリセルが前記第２の抵抗状態でないと判断した場合、前記メモリセルに前記第２のパルス状の電圧と最大電圧がほぼ同じかもしくはより最大電圧が高い第３のパルス状の電圧を印加する付記１乃至４のいずれかに記載の抵抗変化型メモリ。
［付記６］
前記第３のパルス状の電圧の立下がり時間は前記第1のパルス状の電圧の立下がり時間よりも短い付記５に記載の抵抗変化型メモリ。
［付記７］
前記第３のパルス状の電圧の立下がり時間は前記第３のパルス状の電圧の立上がり時間よりも長い付記５に記載の抵抗変化型メモリ。
［付記８］
前記第２のパルス状の電圧及び前記第３のパルス状の電圧は略同じ最大電圧を有する付記５乃至７のいずれかに記載の抵抗変化型メモリ。
［付記９］
前記第３のパルス状の電圧は前記第２のパルス状の電圧よりも高い最大電圧を有する付記５乃至７のいずれかに記載の抵抗変化型メモリ。
［付記１０］
前記メモリセルに前記第３のパルス状の電圧を印加している期間は、前記メモリセルに前記第１のパルス状の電圧を印加している期間よりも短い付記５乃至９のいずれかに記載の抵抗変化型メモリ。
［付記１１］
前記駆動部は、パルス状の電圧を発生する電圧発生部と、前記メモリセルが前記第１の抵抗状態であるか否かを判断する判断部とを含む付記１乃至１０のいずれかに記載の抵抗変化型メモリ。
［付記１２］
前記メモリセルは、抵抗変化膜を含む付記１乃至１１のいずれかに記載の抵抗変化型メモリ。
［付記１３］
前記抵抗変化膜は、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む付記１２に記載の抵抗変化型メモリ。
［付記１４］
前記メモリセルは、選択素子を含む付記１乃至１３のいずれかに記載の抵抗変化型メモリ。
［付記１５］
前記選択素子は、ダイオード又は双方向ダイオードを含む付記１４に記載の抵抗変化型メモリ。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
ＭＣ…メモリセル、１…抵抗変化型メモリ、２…メモリセルアレイ、３…駆動部、１１…抵抗変化膜、１２…選択素子、２１…アドレス選択回路、２２…電圧発生回路、２３…電圧印加回路、２４…電流検出回路、２５…コントローラ、３１…カラムスイッチ、３２…センスアンプ回路、３３…ＢＬドライバ回路、３４…ロウデコーダ回路、３５…ＷＬドライバ回路、３６ａ，３６ｂ…電圧発生回路、３７…周辺回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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