(57)【要約】【課題】  抵抗変化記憶素子を用いた記憶装置において適切な多値記憶を実現する。【解決手段】  実施形態に係る記憶装置は、抵抗値に応じた複数のデータ値を設定することが可能な抵抗変化記憶素子１１と、抵抗変化記憶素子に対して直列に接続された選択素子１２とを含むメモリセル１０と、メモリセルを選択するための信号が供給されるワード線２０と、メモリセルからのデータ信号が入力するビット線３０と、ビット線に入力したデータ信号に応じた電流を非線形に電圧に変換する第１の変換回路４０と、第１の変換回路で変換された電圧を複数の参照電圧と比較する比較回路５０とを備える。【選択図】  図１
2020155183.tif 000002
【特許請求の範囲】
【請求項１】
抵抗値に応じた複数のデータ値を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続された選択素子とを含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルからのデータ信号が入力するビット線と、
前記ビット線に入力したデータ信号に応じた電流を非線形に電圧に変換する第１の変換回路と、
前記第１の変換回路で変換された電圧を複数の参照電圧と比較する比較回路と、
を備えることを特徴とする記憶装置。
【請求項２】
前記第１の変換回路は、前記ビット線に入力したデータ信号に応じた電流を対数的に電圧に変換する
ことを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記第１の変換回路は、非線形な電圧−電流特性を有する２端子素子を含む
ことを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記第１の変換回路に含まれる２端子素子は、ダイオードである
ことを特徴とする請求項３に記載の記憶装置。
【請求項５】
前記メモリセルに含まれる選択素子は、前記第１の変換回路に含まれる２端子素子と同種の２端子素子である
ことを特徴とする請求項３に記載の記憶装置。
【請求項６】
前記第１の変換回路に含まれる２端子素子は、カルコゲン元素を含有している
ことを特徴とする請求項３に記載の記憶装置。
【請求項７】
前記第１の変換回路は、ダイオード接続された３端子素子を含む
ことを特徴とする請求項１に記載の記憶装置。
【請求項８】
前記抵抗変化記憶素子は、印加電圧の立ち下り速度に応じた複数の抵抗状態を設定することが可能である
ことを特徴とする請求項１に記載の記憶装置。
【請求項９】
前記抵抗変化記憶素子は、ＰＣＭ（phase change memory）素子、ｉＰＣＭ（interfacial phase change memory）素子、ＲｅＲＡＭ（resistive random access memory）素子又はＣＢＲＡＭ（conductive bridge random access memory）素子である
ことを特徴とする請求項１に記載の記憶装置。
【請求項１０】
前記比較回路は、前記複数の参照電圧を発生する複数の参照電圧発生回路を含み、
前記複数の参照電圧発生回路のそれぞれは、
参照抵抗素子と、
前記参照抵抗素子からの電流が入力する参照ビット線と、
前記参照ビット線に入力した電流を非線形に電圧に変換する第２の変換回路と、
を含むことを特徴とする請求項１に記載の記憶装置。
【請求項１１】
前記複数の参照電圧発生回路のそれぞれは、
前記参照抵抗素子に対して直列に接続された参照選択素子と、
前記参照選択素子を選択するための信号が供給される参照ワード線と、
をさらに含むことを特徴とする請求項１０に記載の記憶装置。
【請求項１２】
前記第２の変換回路は、前記第１の変換回路と同一の回路構成を有する
ことを特徴とする請求項１０に記載の記憶装置。
【請求項１３】
前記抵抗変化記憶素子の抵抗分布特性は、前記複数のデータ値それぞれに対応する複数の抵抗分布特性部分を含み、ｘを正の整数値とし、ｘ番目の前記抵抗分布特性部分の中央の抵抗値をＲx とし、ｘ＋１番目の前記抵抗分布特性部分の中央の抵抗値をＲx+1 とし、前記抵抗値Ｒx と前記抵抗値Ｒx+1 との間の抵抗値を有する前記参照抵抗素子の抵抗値をＲrefx-x+1として、以下の式が成り立つ
logＲrefx-x+1＝(logＲx + logＲx+1)/２
ことを特徴とする請求項１０に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
半導体基板上にＰＣＭ（phase change memory）素子やｉＰＣＭ（interfacial phase change memory）素子等の抵抗変化記憶素子が集積化された記憶装置（半導体集積回路装置）が提案されている。
上述したような抵抗変化記憶素子を用いた記憶装置において、多値記憶を実現しようとした場合、必ずしも適切な方法が提案されているとは言えなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−１５９４２６号公報
【非特許文献】
【０００４】
【非特許文献１】2018 International Conference on Solid State Devices and Materials, Tokyo, 2018, pp93-94 Superior Multilevel Resistive Switching Behaviors of N2-Plasma-Treated Stacked SiNx/GdOx RRAMs Ya-Ting Chan1, Yi Fu1, Tzu-Ming Chu1, and Jer-Chyi Wang1,2,3,* 1Department of Electronic Engineering, Chang Gung University, Guishan Dist. 33302, Taoyuan, Taiwan. 2Department of Neurosurgery, Chang Gung Memorial Hospital, Guishan Dist. 33305, Taoyuan, Taiwan. 3Department of Electronic Engineering, Ming Chi University of Technology, Taishan Dist. 24301, New Taipei City, Taiwan. Phone: +886-3-2118800 ext.5784 E-mail: jcwang@mail.cgu.edu.tw
【発明の概要】
【発明が解決しようとする課題】
【０００５】
抵抗変化記憶素子を用いた記憶装置において適切な多値記憶を実現する。
【課題を解決するための手段】
【０００６】
実施形態に係る記憶装置は、抵抗値に応じた複数のデータ値を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続された選択素子とを含むメモリセルと、前記メモリセルを選択するための信号が供給されるワード線と、前記メモリセルからのデータ信号が入力するビット線と、前記ビット線に入力したデータ信号に応じた電流を非線形に電圧に変換する第１の変換回路と、前記第１の変換回路で変換された電圧を複数の参照電圧と比較する比較回路と、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る記憶装置の構成を示した回路図である。
【図２】抵抗変化記憶素子としてＰＣＭ素子或いはｉＰＣＭ素子を用いたときの、抵抗変化記憶素子の抵抗値の頻度分布を模式的に示した図である。
【図３】図２に示すような特性を有する抵抗変化記憶素子を用いて多値記憶を実現させようとした場合の抵抗分布特性を模式的に示した図である。
【図４】図２の抵抗値の頻度分布に対して、抵抗値を対数スケールで表した図である。
【図５】図４に示すような特性を有する抵抗変化記憶素子を用いて多値記憶を実現させようとした場合の抵抗分布特性を模式的に示した図である。
【図６】実施形態に係る記憶装置の第１の変形例の構成を示した回路図である。
【図７】実施形態に係る記憶装置の第２の変形例の構成を示した回路図である。
【図８】実施形態に係る記憶装置の第３の変形例の構成を示した回路図である。
【図９】実施形態に係る記憶装置における参照電圧発生回路ブロックの第１の変形例の構成を示した回路図である。
【図１０】実施形態に係る記憶装置における参照電圧発生回路ブロックの第２の変形例の構成を示した回路図である。
【図１１】実施形態に係る記憶装置における参照電圧発生回路ブロックの第３の変形例の構成を示した回路図である。
【図１２】実施形態に係る記憶装置における参照電圧発生回路ブロックの第４の変形例の構成を示した回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態を説明する。
図１は、実施形態に係る記憶装置の構成を示した回路図である。
本実施形態に係る記憶装置は、メモリセル１０と、ワード線２０と、ビット線３０と、変換回路（対数アンプ回路）４０と、比較回路５０とを備えている。
【０００９】
メモリセル１０は、抵抗値に応じた複数のデータ値を設定することが可能な抵抗変化記憶素子１１と、抵抗変化記憶素子１１に対して直列に接続された選択素子１２とを含んでいる。
抵抗変化記憶素子１１には、例えば、印加電圧の立ち下り速度に応じた複数の抵抗状態を設定することが可能な抵抗変化記憶素子を用いることができる。具体的には、抵抗変化記憶素子１１には、ＰＣＭ（phase change memory）素子、ｉＰＣＭ（interfacial phase change memory）素子、ＲｅＲＡＭ（resistive random access memory）素子或いはＣＢＲＡＭ（conductive bridge random access memory）素子を用いることが可能である。
【００１０】
選択素子１２は、抵抗変化記憶素子１１を選択するものであり、２端子素子或いは３端子素子が用いられる。図１に示した例では、選択素子１２として３端子素子であるＭＯＳトランジスタを用いている。
メモリセル１０には、ワード線２０が接続されている。具体的には、ＭＯＳトランジスタ（選択素子１２）のゲートにワード線２０が接続されており、ワード線２０にはメモリセル１０を選択するための信号が供給される。すなわち、ワード線２０に選択信号ＶＷＬが印加されると、ＭＯＳトランジスタ（選択素子１２）がオン状態となり、抵抗変化記憶素子１１が選択される。その結果、抵抗変化記憶素子１１に対して書き込み或いは読み出しが可能となる。
【００１１】
メモリセル１０には、メモリセル１０からのデータ信号が入力するビット線３０が接続されている。すなわち、上述したようにしてメモリセル１０が選択されると、選択されたメモリセル１０に接続されたビット線３０を介して、選択されたメモリセル１０に対する書き込み或いは読み出しが行われる。
【００１２】
ビット線３０には、ビット線３０に入力したデータ信号に応じた電流を非線形に変換する変換回路４０が接続されている。例えば、変換回路４０は、ビット線３０に入力された電流を対数的に電圧に変換する。
変換回路４０は、演算増幅器４１、ＰＭＯＳトランジスタ４２、ＰＭＯＳトランジスタ４３及び変換素子４４を含んでいる。変換素子４４は、非線形な電圧−電流特性を有しており、入力された電流を非線形に変換して電圧を出力する。変換素子４４の入力端子には後述する比較回路５０が接続され、変換素子４４の出力端子にはビット線３０が接続されている。信号ＶＰＧによってＰＭＯＳトランジスタ４３をオンさせることで、変換回路４０で上述した動作を実行することが可能となる。
【００１３】
図１に示した例では、変換素子４４として、非線形な電圧−電流特性を有する２端子素子を用いている。２端子素子には、ダイオード或いはカルコゲン元素を含んだセレクターを用いることができる。
カルコゲン元素を含んだセレクターは、２端子間に印加される電圧が閾電圧よりも小さい場合には高抵抗状態となり、２端子間に印加される電圧が閾電圧よりも大きい場合には低抵抗状態となる。セレクターは、Ｔｅ、Ｓｅ及びＳから選択された少なくとも１つのカルコゲン元素、或いは、これらのカルコゲン元素を含有する化合物であるカルコゲナイドを含んでいてもよい。また、セレクターは、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ及びＳｂから選択された少なくとも１つの元素を含んでいてもよい。
【００１４】
変換回路４０には、比較回路５０が接続されている。比較回路５０では、変換回路４０で変換された電圧を複数の参照電圧と比較する。比較回路５０は、参照電圧発生回路ブロック５１及び演算増幅器５２を含んでいる。
参照電圧発生回路ブロック５１は、複数の参照電圧を発生するものであり、直列に接続された複数の抵抗（Ｒ１、Ｒ２、Ｒ３及びＲ４）で構成された分圧回路と、複数のスイッチ素子（ＳＷ１、ＳＷ２及びＳＷ３）で構成されたスイッチ回路とを含んでいる。スイッチ素子ＳＷ１、ＳＷ２及びＳＷ３のいずれかをオンさせることで、分圧回路で得られた電圧Ｖ１、Ｖ２及びＶ３のいずれかが参照電圧ＶＲＥＦとして演算増幅器５２の反転入力端子に供給される。
【００１５】
演算増幅器５２の非反転入力端子には、変換回路４０で変換された電圧Ｖｓｅｎｓｅが入力している。演算増幅器５２では、非反転入力端子に入力された電圧Ｖｓｅｎｓｅを反転入力端子に入力された参照電圧（電圧Ｖ１、Ｖ２或いはＶ３）と比較し、比較結果に基づく出力信号（出力電圧ＶＤＯＵＴ）が出力端子から出力される。
【００１６】
本実施形態では、上述したように、変換回路４０によってビット線３０からの電流を非線形に電圧に変換して比較回路５０に供給する。このような構成により、適切な多値記憶を実現することができる。以下、説明を加える。
図２は、抵抗変化記憶素子としてＰＣＭ素子或いはｉＰＣＭ素子を用いたときの、抵抗変化記憶素子の抵抗値の頻度分布を模式的に示した図である。横軸は抵抗値であり、縦軸は頻度（出現頻度）である。横軸（抵抗値）はリニアスケールで表されている。一般に、ＰＣＭ素子及びｉＰＣＭ素子は、低抵抗状態（Ｓｅｔ状態）及び高抵抗状態（Ｒｅｓｅｔ状態）の２状態を有している。図２では、Ｓｅｔ書き込みを行った場合の抵抗値の頻度分布及びＲｅｓｅｔ書き込みを行った場合の抵抗値の頻度分布を模式的に示している。
【００１７】
図２に示すように、Ｓｅｔ書き込み及びＲｅｓｅｔ書き込みを行った場合いずれも、抵抗変化記憶素子の抵抗値は相対的に低抵抗値側に多く分布している。したがって、このような抵抗分布特性を有する抵抗変化記憶素子を用いて多値記憶を実現させようとした場合には、図３に示すような抵抗分布特性が得られると考えられる。具体的には、抵抗変化記憶素子の抵抗値が所望のデータ値（図３の例では、（０，０）、（０，１）、（１，０）或いは（１，１））に対応した抵抗値範囲に設定されるまで書き込み及びヴェリファイを繰り返すことで多値記憶を実現しようとした場合、図３に示すような抵抗分布特性が得られると考えられる。このような抵抗分布特性では、低抵抗値側ほど抵抗値範囲が極端に狭くなるため、的確な読み出し動作を行うことが難しくなる。
【００１８】
図４は、図２の抵抗分布特性に対して、横軸（抵抗値）を対数スケールで表したものである。図４に示すように、横軸（抵抗値）を対数スケールで表すと、横軸（抵抗値）がリニアスケールである図２の場合に比べて、抵抗分布特性（頻度分布）が平均化されているように見える。
【００１９】
そこで、横軸を対数スケールにすると、図３に示した多値記憶の抵抗分布特性は図５に示すようになると考えられる。すなわち、抵抗分布特性の抵抗値範囲（データ値（０，０）、（０，１）、（１，０）及び（１，１）にそれぞれ対応する抵抗値範囲）が均等化されるように見えるようになる。
【００２０】
上述した内容に基づき、本実施形態では、ビット線３０からの電流を非線形に電圧に変換する変換回路４０を設けている。これにより、図５に示すように、抵抗分布特性の抵抗値分布を対数グラフで均等化することができる。そのため、比較回路５０でも均等化された参照電圧（Ｖ１、Ｖ２、Ｖ３）を用いることができ、的確な比較動作を行うことが可能となる。したがって、本実施形態では、的確な読み出し動作を行うことができ、適切な多値記憶を行うことが可能な不揮発性記憶装置を実現することができる。
【００２１】
次に、本実施形態の各種変形例を説明する。
図６は、本実施形態に係る記憶装置の第１の変形例の構成を示した回路図である。本構成例では、変換素子４４としてダイオード接続された３端子素子を用いている。具体的には、変換素子４４として、ゲートとドレインが接続されたＰＭＯＳトランジスタを用いている。このような構成を用いても、上述した実施形態と同様の動作を実現することができ、上述した実施形態と同様の効果を得ることができる。
【００２２】
図７は、本実施形態に係る記憶装置の第２の変形例の構成を示した回路図である。本構成例でも、変換素子４４としてダイオード接続された３端子素子を用いている。具体的には、変換素子４４として、ベースとコレクタが接続されたバイポーラトランジスタを用いている。このような構成を用いても、上述した実施形態と同様の動作を実現することができ、上述した実施形態と同様の効果を得ることができる。
【００２３】
図８は、本実施形態に係る記憶装置の第３の変形例の構成を示した回路図である。本構成例では、選択素子１２として２端子素子を用いている。具体的には、非線形な電圧−電流特性を有する２端子素子のカルコゲン元素を含んだセレクターをスイッチング素子として用いている。選択素子１２として用いる２端子素子として、上述した図１を用いて示したようなダイオード或いは本変形例で示したようなカルコゲン元素を含んだセレクターを用いることができる。
【００２４】
本変形例のように、選択素子１２として２端子素子を用いた場合には、選択素子１２の２つの端子のうち、抵抗変化記憶素子１１に接続されていない方の端子をワード線２０に接続する。ワード線２０に選択信号ＶＷＬを印加して選択素子１２をオン状態にすることで、メモリセル１０が選択され、抵抗変化記憶素子１１に対して書き込み或いは読み出しを行うことが可能となる。
【００２５】
なお、上述した第１、第２及び第３の変形例を適宜組み合わせた構成を採用することも可能である。
また、上述した実施形態及び変形例では、比較回路５０に含まれる参照電圧発生回路ブロック５１は、電源電圧を単純に抵抗分割して参照電圧を発生するものであったが、ダイオード、ＰＭＯＳトランジスタ及びバイポーラトランジスタは温度依存性を有しているため、参照電圧も温度依存性を有していることが好ましい。
【００２６】
図９、図１０、図１１及び図１２はそれぞれ、参照電圧発生回路ブロック５１の第１、第２、第３及び第４の変形例の構成を示した回路図である。いずれの変形例においても、参照電圧発生回路ブロックは、温度依存性を有する参照電圧を発生するように構成されている。
【００２７】
図９に示した第１の変形例では、参照電圧発生回路ブロックが複数の参照電圧発生回路５１ａ、５１ｂ及び５１ｃを含んでいる。
参照電圧発生回路５１ａは、参照抵抗素子１１１ａと、参照抵抗素子１１１ａに対して直列に接続された参照選択素子１１２ａと、参照選択素子１１２ａを選択するための信号が供給される参照ワード線１２０ａと、参照抵抗素子１１１ａからの参照電流が入力する参照ビット線１３０ａと、参照ビット線１３０ａに入力した参照電流を非線形に参照電圧に変換する変換回路１４０ａとを含んでいる。変換回路１４０ａは、演算増幅器１４１ａと、ＰＭＯＳトランジスタ１４２ａと、ＰＭＯＳトランジスタ１４３ａと、変換素子１４４ａとを含んでいる。
【００２８】
参照電圧発生回路５１ｂ及び参照電圧発生回路５１ｃの基本的な構成も参照電圧発生回路５１ａと同様である。すなわち、参照電圧発生回路５１ｂは、参照抵抗素子１１１ｂと、参照選択素子１１２ｂと、参照ワード線１２０ｂと、参照ビット線１３０ｂと、変換回路１４０ｂ（演算増幅器１４１ｂ、ＰＭＯＳトランジスタ１４２ｂ、ＰＭＯＳトランジスタ１４３ｂ、変換素子１４４ｂ）とを含んでいる。参照電圧発生回路５１ｃは、参照抵抗素子１１１ｃと、参照選択素子１１２ｃと、参照ワード線１２０ｃと、参照ビット線１３０ｃと、変換回路１４０ｃ（演算増幅器１４１ｃ、ＰＭＯＳトランジスタ１４２ｃ、ＰＭＯＳトランジスタ１４３ｃ、変換素子１４４ｃ）とを含んでいる。
【００２９】
上述した変換回路１４０ａ、１４０ｂ及び１４０ｃはいずれも、図１に示した変換回路４０と同一の回路構成及び同一の回路特性を有している。変換回路１４０ａ、１４０ｂ及び１４０ｃで発生した参照電圧Ｖ１、Ｖ２及びＶ３のいずれかが、図１に示したスイッチ素子ＳＷ１、ＳＷ２及びＳＷ３のいずれかを介して、図１に示した演算増幅器５２の反転入力端子に供給される。
【００３０】
上述した構成において、参照抵抗素子１１１ａの抵抗値をＲa とし、参照抵抗素子１１１ｂの抵抗値をＲb とし、参照抵抗素子１１１ｃの抵抗値をＲc とする。また、図１に示した抵抗変化記憶素子１１の抵抗分布特性において、データ値（０，０）に対応する抵抗分布特性部分の中央の抵抗値をＲ(0,0) とし、データ値（０，１）に対応する抵抗分布特性部分の中央の抵抗値をＲ(0,1) とし、データ値（１，０）に対応する抵抗分布特性部分の中央の抵抗値をＲ(1,0) とし、データ値（１，１）に対応する抵抗分布特性部分の中央の抵抗値をＲ(1,1) とする。
【００３１】
この場合、以下の式
logＲa ＝ (logＲ(1,1) + logＲ(1,0))/２
logＲb ＝ (logＲ(1,0) + logＲ(0,1))/２
logＲc ＝ (logＲ(0,1) + logＲ(0,0))/２
が成り立つように、抵抗値Ｒ(0,0)、抵抗値Ｒ(0,1)、抵抗値Ｒ(1,0)、及び抵抗値Ｒ(1,1) を設定する。
【００３２】
このように抵抗値を設定することにより、温度が変化しても、図５（対数スケール）において参照抵抗素子１１１ａ、１１１ｂ及び１１１ｃの抵抗値Ｒa、Ｒb 及びＲc を最適化することができる。すなわち、図５（対数スケール）において、データ値（１，１）に対応する抵抗分布特性部分の中央の抵抗値Ｒ(1,1) とデータ値（１，０）に対応する抵抗分布特性部分の中央の抵抗値Ｒ(1,0) との中点に参照抵抗素子１１１ａの抵抗値Ｒa が位置し、データ値（１，０）に対応する抵抗分布特性部分の中央の抵抗値Ｒ(1,0) とデータ値（０，１）に対応する抵抗分布特性部分の中央の抵抗値Ｒ(0,1) との中点に参照抵抗素子１１１ｂの抵抗値Ｒb が位置し、データ値（０，１）に対応する抵抗分布特性部分の中央の抵抗値Ｒ(0,1) とデータ値（０，０）に対応する抵抗分布特性部分の中央の抵抗値Ｒ(0,0) との中点に参照抵抗素子１１１ｃの抵抗値Ｒc が位置するようにできる。
【００３３】
なお、上述した関係を一般化すると、ｘを正の整数値とし、抵抗値の低い方から数えて、ｘ番目の抵抗分布特性部分の中央の抵抗値をＲx とし、ｘ＋１番目の抵抗分布特性部分の中央の抵抗値をＲx+1 とし、抵抗値Ｒx と抵抗値Ｒx+1 との間の抵抗値を有する参照抵抗素子の抵抗値をＲrefx-x+1として、以下の式
logＲrefx-x+1＝(logＲx + logＲx+1)/２
が成り立つ。
【００３４】
図１０に示した第２の変形例の基本的な構成も、上述した第１の変形例の構成と同様であり、参照電圧発生回路ブロックが複数の参照電圧発生回路５１ａ、５１ｂ及び５１ｃを含んでいる。ただし、本変形例では、変換素子１４４ａ、１４４ｂ及び１４４ｃとして、ゲートとドレインが接続されたＰＭＯＳトランジスタを用いている。また、変換回路１４０ａ、１４０ｂ及び１４０ｃはいずれも、図６に示した変換回路４０と同一の回路構成及び同一の回路特性を有している。
【００３５】
図１１に示した第３の変形例の基本的な構成も、上述した第１の変形例の構成と同様であり、参照電圧発生回路ブロックが複数の参照電圧発生回路５１ａ、５１ｂ及び５１ｃを含んでいる。ただし、本変形例では、変換素子１４４ａ、１４４ｂ及び１４４ｃとして、ベースとコレクタが接続されたバイポーラトランジスタを用いている。また、変換回路１４０ａ、１４０ｂ及び１４０ｃはいずれも、図７に示した変換回路４０と同一の回路構成及び同一の回路特性を有している。
【００３６】
図１２に示した第４の変形例の基本的な構成も、上述した第１の変形例の構成と同様であり、参照電圧発生回路ブロックが複数の参照電圧発生回路５１ａ、５１ｂ及び５１ｃを含んでいる。ただし、本変形例では、参照選択素子１１２ａ、１１２ｂ及び１１２ｃとして、非線形な電圧−電流特性を有する２端子スイッチング素子を用いている。参照選択素子１１２ａ、１１２ｂ及び１１２ｃには、図８に示した選択素子１２と同様の選択素子を用いることができる。また、変換回路１４０ａ、１４０ｂ及び１４０ｃはいずれも、図８に示した変換回路４０と同一の回路構成及び同一の回路特性を有している。
【００３７】
上述した第２、第３及び第４の変形例においても、上述した第１の変形例と同様の効果を得ることが可能である。
また、上述した実施形態及び各種変形例では、１通りのパルス波形を用いて書き込み及びヴェリファイを繰り返し行うことで多値記憶を実現する場合について説明したが、書き込み信号に応じてパルス波形を変化させて書き込みを行うことで多値記憶を実現するようにしてもよい。
【００３８】
また、上述した実施形態及び各種変形例では、抵抗変化記憶素子としてＰＣＭ素子或いはｉＰＣＭ素子を用いたが、抵抗変化記憶素子としてＲｅＲＡＭ（resistive random access memory）素子やＣＢＲＡＭ（conductive bridge random access memory）素子を用いることも可能である。
【００３９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４０】
１０…メモリセル      １１…抵抗変化記憶素子      １２…選択素子
２０…ワード線      ３０…ビット線
４０…変換回路（第１の変換回路）      ４１…演算増幅器
４２、４３…ＰＭＯＳトランジスタ      ４４…変換素子
５０…比較回路      ５１…参照電圧発生回路ブロック      ５２…演算増幅器
５１ａ、５１ｂ、５１ｃ…参照電圧発生回路
１１１ａ、１１１ｂ、１１１ｃ…参照抵抗素子
１１２ａ、１１２ｂ、１１２ｃ…参照選択素子
１２０ａ、１２０ｂ、１２０ｃ…参照ワード線
１３０ａ、１３０ｂ、１３０ｃ…参照ビット線
１４０ａ、１４０ｂ、１４０ｃ…変換回路（第２の変換回路）
１４１ａ、１４１ｂ、１４１ｃ…演算増幅器
１４２ａ、１４２ｂ、１４２ｃ…ＰＭＯＳトランジスタ
１４３ａ、１４３ｂ、１４３ｃ…ＰＭＯＳトランジスタ
１４４ａ、１４４ｂ、１４４ｃ…変換素子
【図１】
2020155183.tif 000003
【図２】
2020155183.tif 000004
【図３】
2020155183.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020155183.tif 000009
【図８】
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【図９】
2020155183.tif 000011
【図１０】
2020155183.tif 000012
【図１１】
2020155183.tif 000013
【図１２】
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