(57)【要約】【課題】メモリのセルを選択してその両端に所定の電圧を印加する回路において、ゲート電圧の耐圧および最大振幅を低下させる。【解決手段】メモリ制御回路は、指定アドレスに従ってメモリの特定のセルを選択してその両端に所定の電圧を印加するための複数段のメモリデコーダを備える。複数段のメモリデコーダのうちの少なくとも１段は、以下の４つのトランジスタを備える。第１および第２のトランジスタは、特定のセルに書き込む値に応じてそれぞれ設けられたものである。第３および第４のトランジスタは、特定のセルを非選択状態にするために設けられたものである。【選択図】図２
2020155164.tif 000002
【特許請求の範囲】
【請求項１】
指定アドレスに従ってメモリの特定のセルを選択してその両端に所定の電圧を印加するための複数段のメモリデコーダを具備するメモリ制御回路であって、
前記複数段のうちの少なくとも１段である第１の特定段は、
前記特定のセルに書き込む値に応じてそれぞれ設けられた第１および第２のトランジスタと、
前記特定のセルを非選択状態にするための第３および第４のトランジスタとを備える
メモリ制御回路。
【請求項２】
前記第１および第２のトランジスタは、出力が結線されて排他的に導通状態となる
請求項１記載のメモリ制御回路。
【請求項３】
前記第１のトランジスタは、前記特定のセルに第１の値を書き込む際、および、前記特定のセルから値を読み出す際の何れかにおいて導通状態となり、
前記第２のトランジスタは、前記特定のセルに第２の値を書き込む際に導通状態となる
請求項１記載のメモリ制御回路。
【請求項４】
前記第３および第４のトランジスタは、直列接続され、前記特定のセルを非選択状態にする際に導通状態となって非選択線への電圧を印加する
請求項１記載のメモリ制御回路。
【請求項５】
前記第１乃至第４のトランジスタのゲート対拡散領域電圧の最大値は、前記特定のセルの両端に印加される電圧よりも小さい
請求項１記載のメモリ制御回路。
【請求項６】
前記第１乃至第４のトランジスタのゲート電圧の最大振幅は、前記特定のセルの両端に印加される電圧よりも小さい
請求項１記載のメモリ制御回路。
【請求項７】
前記第１の特定段以外の少なくとも１段のメモリデコーダである第２の特定段は、
３値の電圧を生成するドライバと、
前記ドライバの出力に応じて排他的に導通状態になる第５および第６のトランジスタとを備える
請求項１記載のメモリ制御回路。
【請求項８】
前記第５のトランジスタは、前記特定のセルに前記第１の値を書き込む際、および、前記特定のセルから値を読み出す際の何れかにおいて前記３値のうち最も高い電圧により導通状態となり、前記特定のセルに前記第２の値を書き込む際には前記３値のうち中間の電圧により導通状態となる
請求項７記載のメモリ制御回路。
【請求項９】
前記第６のトランジスタは、前記特定のセルを非選択状態にする際に導通状態となって非選択線への電圧を印加する
請求項７記載のメモリ制御回路。
【請求項１０】
前記第５のトランジスタは、前記第２の特定段より上段のメモリデコーダが非選択状態である場合、導通状態となって非選択線への電圧を印加する
請求項７記載のメモリ制御回路。
【請求項１１】
前記第２の特定段は、前記第１の特定段よりも前記メモリ側に配置される
請求項７記載のメモリ制御回路。
【請求項１２】
前記メモリは、クロスポイントメモリであり、
前記特定のセルは、ビット線およびワード線の交点に配置され、
前記ビット線および前記ワード線のそれぞれに対して複数段の前記メモリデコーダを具備する
請求項１記載のメモリ制御回路。
【請求項１３】
指定アドレスに従ってメモリの特定のセルを選択してその両端に所定の電圧を印加するための複数段のメモリデコーダを具備するメモリ制御回路であって、
前記複数段のうちの少なくとも１段である特定段は、
３値の電圧を生成するドライバと、
前記ドライバの出力に応じて排他的に導通状態になる第１および第２のトランジスタとを備える
メモリ制御回路。
【請求項１４】
前記第１のトランジスタは、前記特定のセルに第１の値を書き込む際、および、前記特定のセルから値を読み出す際の何れかにおいて前記３値のうち最も高い電圧により導通状態となり、前記特定のセルに第２の値を書き込む際には前記３値のうち中間の電圧により導通状態となる
請求項１３記載のメモリ制御回路。
【請求項１５】
前記第２のトランジスタは、前記特定のセルを非選択状態にする際に導通状態となって非選択線への電圧を印加する
請求項１３記載のメモリ制御回路。
【請求項１６】
前記第１のトランジスタは、前記特定段より上段のメモリデコーダが非選択状態である場合、導通状態となって非選択線への電圧を印加する
請求項１３記載のメモリ制御回路。
【請求項１７】
前記第１および第２のトランジスタのゲート対拡散領域電圧の最大値は、前記特定のセルの両端に印加される電圧よりも小さい
請求項１３記載のメモリ制御回路。
【請求項１８】
前記第１および第２のトランジスタのゲート電圧の最大振幅は、前記特定のセルの両端に印加される電圧よりも小さい
請求項１３記載のメモリ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、メモリ制御回路に関する。詳しくは、指定アドレスに従ってメモリの特定のセルを選択してその両端に所定の電圧を印加するメモリ制御回路に関する。
【背景技術】
【０００２】
近年、次世代の不揮発性メモリとして、可変抵抗素子や相変化素子をメモリセルとして用いる抵抗変化型メモリが開発されている。この抵抗変化型メモリとして、縦横に配置された複数の配線の交点にメモリセルを形成した構造を有するクロスポイントメモリが知られている。例えば、ワード線間のカップリングを利用して、選択ワード線の電圧降下の補償を図る半導体記憶装置が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２００９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、クロスポイントメモリにおいて電圧の制御を行っている。しかしながら、このようなメモリにおいては印加すべき電圧が高く、デコーダなどのメモリ駆動回路において用いられるトランジスタとしてもゲート対拡散領域電圧やゲート電圧の最大振幅が高いものが必要になってしまう。そして、これにより、トランジスタの所要面積が大きくなり、消費電力が高くなるという問題が生じる。クロスポイントメモリは、デコーダを含めたメモリ駆動回路の大部分がメモリセルアレイの下に実装されるため、メモリ全体を微細化するためには、メモリセルアレイの微細化と並行して、メモリ駆動回路の微細化が必要になる。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、メモリのセルを選択してその両端に所定の電圧を印加する回路において、ゲート電圧の耐圧および最大振幅を低下させることを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、指定アドレスに従ってメモリの特定のセルを選択してその両端に所定の電圧を印加するための複数段のメモリデコーダを具備するメモリ制御回路であって、上記複数段のうちの少なくとも１段である第１の特定段は、上記特定のセルに書き込む値に応じてそれぞれ設けられた第１および第２のトランジスタと、上記特定のセルを非選択状態にするための第３および第４のトランジスタとを備えるメモリ制御回路である。これにより、メモリデコーダに用いられるトランジスタのゲート電圧の耐圧および最大振幅を低下させるという作用をもたらす。
【０００７】
また、この第１の側面において、上記第１および第２のトランジスタは、出力が結線されて排他的に導通状態となるものであってもよい。これにより、何れか一方のトランジスタから必要な電圧を印加させるという作用をもたらす。
【０００８】
また、この第１の側面において、上記第１のトランジスタは、上記特定のセルに第１の値を書き込む際、および、上記特定のセルから値を読み出す際の何れかにおいて導通状態となり、上記第２のトランジスタは、上記特定のセルに第２の値を書き込む際に導通状態となるものであってもよい。これにより、第１の値の書込みおよび読出しの際に第１のトランジスタから必要な電圧を印加させ、第２の値の書込みの際に第２のトランジスタから必要な電圧を印加させるという作用をもたらす。
【０００９】
また、この第１の側面において、上記第３および第４のトランジスタは、直列接続され、上記特定のセルを非選択状態にする際に導通状態となって非選択線への電圧を印加するものであってもよい。これにより、セルを非選択状態にする際に第３および第４のトランジスタから必要な電圧を印加させるという作用をもたらす。
【００１０】
また、この第１の側面において、上記第１乃至第４のトランジスタのゲート対拡散領域電圧の最大値は、上記特定のセルの両端に印加される電圧よりも小さいものであってもよい。これにより、第１乃至第４のトランジスタとしてゲート対拡散領域電圧の最大値が小さいものを利用可能にするという作用をもたらす。
【００１１】
また、この第１の側面において、上記第１乃至第４のトランジスタのゲート電圧の最大振幅は、上記特定のセルの両端に印加される電圧よりも小さいものであってもよい。これにより、第１乃至第４のトランジスタとしてゲート電圧の最大振幅が小さいものを利用可能にするという作用をもたらす。
【００１２】
また、この第１の側面において、上記第１の特定段以外の少なくとも１段のメモリデコーダである第２の特定段は、３値の電圧を生成するドライバと、上記ドライバの出力に応じて排他的に導通状態になる第５および第６のトランジスタとを備えてもよい。これにより、メモリデコーダに用いられるトランジスタのゲート電圧の耐圧および最大振幅を低下させるという作用をもたらす。
【００１３】
また、この第１の側面において、上記第５のトランジスタは、上記特定のセルに上記第１の値を書き込む際、および、上記特定のセルから値を読み出す際の何れかにおいて上記３値のうち最も高い電圧により導通状態となり、上記特定のセルに上記第２の値を書き込む際には上記３値のうち中間の電圧により導通状態となるものであってもよい。これにより、書込みおよび読出しの際に第５のトランジスタから必要な電圧を印加させるという作用をもたらす。
【００１４】
また、この第１の側面において、上記第６のトランジスタは、上記特定のセルを非選択状態にする際に導通状態となって非選択線への電圧を印加するものであってもよい。これにより、セルを非選択状態にする際に第６のトランジスタから必要な電圧を印加させるという作用をもたらす。
【００１５】
また、この第１の側面において、上記第５のトランジスタは、上記第２の特定段より上段のメモリデコーダが非選択状態である場合、導通状態となって非選択線への電圧を印加するものであってもよい。これにより、セルを非選択状態にする際に第５のトランジスタから必要な電圧を印加させるという作用をもたらす。
【００１６】
また、この第１の側面において、上記第２の特定段は、上記第１の特定段よりも上記メモリ側に配置されるものであってもよい。これにより、デコーダ数の多い第２の特定段において、トランジスタ数を抑制しながらゲート電圧の耐圧および最大振幅を低下させるという作用をもたらす。
【００１７】
また、この第１の側面において、上記メモリは、クロスポイントメモリであり、上記特定のセルは、ビット線およびワード線の交点に配置され、上記ビット線および上記ワード線のそれぞれに対して複数段の上記メモリデコーダを具備するものであってもよい。これにより、クロスポイントメモリのメモリセルアレイの下に実装されるメモリ制御回路において、用いられるトランジスタのゲート電圧の耐圧および最大振幅を低下させるという作用をもたらす。
【００１８】
また、本技術の第２の側面は、指定アドレスに従ってメモリの特定のセルを選択してその両端に所定の電圧を印加するための複数段のメモリデコーダを具備するメモリ制御回路であって、上記複数段のうちの少なくとも１段である特定段は、３値の電圧を生成するドライバと、上記ドライバの出力に応じて排他的に導通状態になる第１および第２のトランジスタとを備えるメモリ制御回路である。これにより、メモリデコーダに用いられるトランジスタのゲート電圧の耐圧および最大振幅を低下させるという作用をもたらす。
【００１９】
また、この第２の側面において、上記第１のトランジスタは、上記特定のセルに第１の値を書き込む際、および、上記特定のセルから値を読み出す際の何れかにおいて上記３値のうち最も高い電圧により導通状態となり、上記特定のセルに第２の値を書き込む際には上記３値のうち中間の電圧により導通状態となるものであってもよい。これにより、書込みおよび読出しの際に第１のトランジスタから必要な電圧を印加させるという作用をもたらす。
【００２０】
また、この第２の側面において、上記第２のトランジスタは、上記特定のセルを非選択状態にする際に導通状態となって非選択線への電圧を印加するものであってもよい。これにより、セルを非選択状態にする際に第２のトランジスタから必要な電圧を印加させるという作用をもたらす。
【００２１】
また、この第２の側面において、上記第１のトランジスタは、上記特定段より上段のメモリデコーダが非選択状態である場合、導通状態となって非選択線への電圧を印加するものであってもよい。これにより、セルを非選択状態にする際に第１のトランジスタから必要な電圧を印加させるという作用をもたらす。
【００２２】
また、この第２の側面において、上記第１および第２のトランジスタのゲート対拡散領域電圧の最大値は、上記特定のセルの両端に印加される電圧よりも小さいものであってもよい。これにより、第１および第２のトランジスタとしてゲート対拡散領域電圧の最大値が小さいものを利用可能にするという作用をもたらす。
【００２３】
また、この第２の側面において、上記第１および第２のトランジスタのゲート電圧の最大振幅は、上記特定のセルの両端に印加される電圧よりも小さいものであってもよい。これにより、第１および第２のトランジスタとしてゲート電圧の最大振幅が小さいものを利用可能にするという作用をもたらす。
【図面の簡単な説明】
【００２４】
【図１】本技術の実施の形態におけるメモリシステムの全体構成の一例を示す図である。
【図２】本技術の第１の実施の形態におけるビットラインデコーダ２００の一構成例を示す図である。
【図３】本技術の第１の実施の形態におけるビットラインバイアス制御回路４００の一構成例を示す図である。
【図４】本技術の実施の形態における３値ゲートドライバ２２０の一構成例を示す図である。
【図５】本技術の実施の形態における３値ゲートドライバ２２０の真理値表の一例を示す図である。
【図６】本技術の実施の形態におけるグローバルビットラインデコーダ２３０の真理値表の一例を示す図である。
【図７】本技術の第１の実施の形態におけるビットラインデコーダ２００のセット動作またはセンス動作の電圧状態の例を示す図である。
【図８】本技術の第１の実施の形態におけるビットラインデコーダ２００の非選択動作の電圧状態の第１の例を示す図である。
【図９】本技術の第１の実施の形態におけるビットラインデコーダ２００の非選択動作の電圧状態の第２の例を示す図である。
【図１０】本技術の第１の実施の形態におけるビットラインデコーダ２００のリセット動作の電圧状態の例を示す図である。
【図１１】本技術の第１の実施の形態におけるワードラインデコーダ３００の一構成例を示す図である。
【図１２】本技術の第１の実施の形態におけるワードラインバイアス制御回路５００の一構成例を示す図である。
【図１３】本技術の実施の形態における３値ゲートドライバ３２０の一構成例を示す図である。
【図１４】本技術の実施の形態における３値ゲートドライバ３２０の真理値表の一例を示す図である。
【図１５】本技術の第１の実施の形態におけるグローバルワードラインデコーダ３３０の真理値表の一例を示す図である。
【図１６】本技術の第１の実施の形態におけるワードラインデコーダ３００のセット動作またはセンス動作の電圧状態の例を示す図である。
【図１７】本技術の第１の実施の形態におけるワードラインデコーダ３００の非選択動作の電圧状態の第１の例を示す図である。
【図１８】本技術の第１の実施の形態におけるワードラインデコーダ３００の非選択動作の電圧状態の第２の例を示す図である。
【図１９】本技術の第１の実施の形態におけるワードラインデコーダ３００のリセット動作の電圧状態の例を示す図である。
【図２０】本技術の第１の実施の形態におけるワードラインデコーダ３００のフローティング動作の電圧状態の例を示す図である。
【図２１】本技術の第１の実施の形態におけるグローバルビットラインデコーダ２３０の変形例を示す図である。
【図２２】本技術の第２の実施の形態におけるクロスポイントメモリアレイ１００の構造例を示す図である。
【図２３】本技術の第２の実施の形態におけるビットラインデコーダ２００の一構成例を示す図である。
【図２４】本技術の第２の実施の形態におけるビットラインバイアス制御回路４００の一構成例を示す図である。
【図２５】本技術の第２の実施の形態におけるワードラインデコーダ３００の一構成例を示す図である。
【図２６】本技術の第２の実施の形態におけるワードラインバイアス制御回路５００の一構成例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（クロスポイントメモリに適用した例）
２．第２の実施の形態（２層クロスポイントメモリに適用した例）
【００２６】
＜１．第１の実施の形態＞
［メモリシステム］
図１は、本技術の実施の形態におけるメモリシステムの全体構成の一例を示す図である。
【００２７】
このメモリシステムは、クロスポイントメモリアレイ１００と、ビットラインデコーダ２００と、ワードラインデコーダ３００と、ビットラインバイアス制御回路４００と、ワードラインバイアス制御回路５００と、アクセス制御回路６００とを備える。
【００２８】
クロスポイントメモリアレイ１００は、垂直方向に伸びる複数のビットラインと水平方向に伸びる複数のワードラインとの交点の各々にメモリセルがそれぞれ配置された不揮発性のメモリである。この実施の形態においては、一例として、１０２４本のビットラインと、１０２４本のワードラインとの交点の各々に、計１Ｍ（１０２４×１０２４）ビットのメモリセルが配置されるものとする。ここでは、メモリセルとして、抵抗変化型の記憶素子を想定する。
【００２９】
ビットラインデコーダ２００は、指定されたアドレスのうちビットラインをデコードするアドレスデコーダである。この例では、後述するように、２段階のデコーダを設け、１０２４本から３２本を選択し、３２本から１本を選択するように多段デコードを行う。これにより、１０２４本の信号線２０９のうち、１本のビットラインが選択され、所定の電圧が印加される。また、他のビットラインについては非選択線として例えば０Ｖが印加される。
【００３０】
ワードラインデコーダ３００は、指定されたアドレスのうちワードラインをデコードするアドレスデコーダである。この例では、後述するように、２段階のデコーダを設け、１０２４本から３２本を選択し、３２本から１本を選択するように多段デコードを行う。これにより、１０２４本の信号線３０９のうち、１本のワードラインが選択され、所定の電圧が印加される。また、他のワードラインについては非選択線として例えば０Ｖが印加される。なお、ワードラインについては、一時的にハイインピーダンスに設定されることもある。
【００３１】
ビットラインバイアス制御回路４００は、ビットラインデコーダ２００に供給されるバイアス電圧を制御する回路である。このビットラインバイアス制御回路４００によるバイアス電圧は、信号線４０８および４０９を介してビットラインデコーダ２００に供給される。
【００３２】
ワードラインバイアス制御回路５００は、ワードラインデコーダ３００に供給されるバイアス電圧を制御する回路である。このワードラインバイアス制御回路５００によるバイアス電圧は、信号線５０８および５０９を介してワードラインデコーダ３００に供給される。
【００３３】
アクセス制御回路６００は、メモリシステムの外部のホストコンピュータなどから指定されたコマンドおよびアドレスに従って、クロスポイントメモリアレイ１００に対するアクセスを制御する回路である。このアクセス制御回路６００は、信号線６０２を介してビットラインに相当するアドレス信号をビットラインデコーダ２００に供給する。また、このアクセス制御回路６００は、信号線６０３を介してワードラインに相当するアドレス信号をワードラインデコーダ３００に供給する。また、このアクセス制御回路６００は、信号線６０４を介してコマンド信号をビットラインバイアス制御回路４００に供給する。また、このアクセス制御回路６００は、信号線６０５を介してコマンド信号をワードラインバイアス制御回路５００に供給する。
【００３４】
［ビットラインデコーダ］
図２は、本技術の第１の実施の形態におけるビットラインデコーダ２００の一構成例を示す図である。
【００３５】
このビットラインデコーダ２００は、ローカルビットラインデコーダ２１０と、３値ゲートドライバ２２０と、グローバルビットラインデコーダ２３０とを備えている。なお、ローカルビットラインデコーダ２１０は、特許請求の範囲に記載の特定段および第２の特定段の一例である。また、３値ゲートドライバ２２０は、特許請求の範囲に記載のドライバの一例である。また、グローバルビットラインデコーダ２３０は、特許請求の範囲に記載の第１の特定段の一例である。
【００３６】
ローカルビットラインデコーダ２１０およびグローバルビットラインデコーダ２３０は、指定されたアドレスのうちビットラインをデコードするアドレスデコーダである。この例では、ローカルビットラインデコーダ２１０が１０２４本から３２本を選択し、グローバルビットラインデコーダ２３０が３２本から１本を選択する。この場合、ローカルビットラインデコーダ２１０は１０２４個必要であり、グローバルビットラインデコーダ２３０は３２個必要である。すなわち、信号線２０９は１０２４本のビットライン信号ｂｌ＜１０２３：０＞であり、ローカルビットラインデコーダ２１０によって、１本のみが選択状態となり、他の１０２３本が非選択状態となる。
【００３７】
グローバルビットラインデコーダ２３０の各々は、４つのトランジスタ２３１乃至２３４を備える。トランジスタ２３１は、ｎＭＯＳトランジスタであり、ゲート信号ｇｂｓｅｌｎがＨ（Ｈｉｇｈ）レベルのときにオン状態（導通状態）になり出力ｘｂの電位をｇｂｌｎにする。トランジスタ２３２は、ｐＭＯＳトランジスタであり、ゲート信号ｇｂｓｅｌｐがＬ（Ｌｏｗ）レベルのときにオン状態になり出力ｘｂの電位をｇｂｌｐにする。すなわち、トランジスタ２３１および２３２は、互いの出力が結線されて、排他的に導通状態となる。後述するように、ｇｂｌｐはビットラインバイアス制御回路４００から信号線４０８を介して供給されるバイアス電圧であり、ｇｂｌｎはビットラインバイアス制御回路４００から信号線４０９を介して供給されるバイアス電圧である。
【００３８】
トランジスタ２３３および２３４は直列に接続される。トランジスタ２３３は、ｐＭＯＳトランジスタであり、ゲート信号ｇｂｓｅｌｎがＬレベルのときにオン状態になる。トランジスタ２３４は、ｎＭＯＳトランジスタであり、ゲート信号ｇｂｓｅｌｐがＨレベルのときにオン状態になる。したがって、ｇｂｓｅｌｎがＬレベル、かつ、ｇｂｓｅｌｐがＨレベルのときにトランジスタ２３３および２３４の両者がオン状態になって、出力ｘｂの電位をｖｉｎｈｂにする。ｖｉｎｈｂは、非選択を意味するインヒビットを示す電圧であり、例えば０Ｖである。
【００３９】
ローカルビットラインデコーダ２１０の各々は、２つのトランジスタ２１１および２１２を備える。トランジスタ２１１は、ｎＭＯＳトランジスタであり、ゲート信号ｌｂｓｅｌがＨレベルのときにオン状態になり出力ｂｌの電位をｘｂにする。ここで、ｘｂは、対応するグローバルビットラインデコーダ２３０の出力である。トランジスタ２１２は、ｐＭＯＳトランジスタであり、ゲート信号ｌｂｓｅｌがＬレベルのときにオン状態になり出力ｂｌの電位をｖｉｎｈｂにする。したがって、出力ｂｌの電位は、ｌｂｓｅｌがＨレベルのとき対応するグローバルビットラインデコーダ２３０の出力ｘｂになり、ｌｂｓｅｌがＬレベルのときｖｉｎｈｂになる。
【００４０】
ただし、トランジスタ２１１および２１２は、駆動電圧を切り替えて用いることができる。ゲート電圧ｌｂｓｅｌは、高電位、中電位、低電位の３値の何れかの値になる。高圧駆動で動作する場合には、高電位がＨレベルであり、中電位以下がＬレベルである。低圧駆動で動作する場合には、中電位以上がＨレベルであり、低電位がＬレベルである。これら３値のゲート電圧は、３値ゲートドライバ２２０から供給される。
【００４１】
３値ゲートドライバ２２０は、ローカルビットラインデコーダ２１０のトランジスタ２１１および２１２のゲート電圧ｌｂｓｅｌを供給するものである。この例では、３値ゲートドライバ２２０は、６Ｖ（高電位）、２Ｖ（中電位）、−４Ｖ（低電位）の３値の何れかを出力することを想定する。
【００４２】
［ビットラインバイアス制御回路］
図３は、本技術の第１の実施の形態におけるビットラインバイアス制御回路４００の一構成例を示す図である。
【００４３】
このビットラインバイアス制御回路４００は、５つのトランジスタ４１１乃至４１３、４２１および４２３を備える。
【００４４】
トランジスタ４１１は、ｐＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｓｅｔがＬレベルのときにオン状態になる。この例では、ｇｂ＿ｓｅｔが−２Ｖのときにオン状態になって信号線４０８のバイアス電圧ｇｂｌｐを４Ｖにする。すなわち、セット動作のために、４Ｖのバイアス電圧ｇｂｌｐが供給される。
【００４５】
トランジスタ４１２は、ｐＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｓｅｎｓｅがＬレベルのときにオン状態になる。この例では、ｇｂ＿ｓｅｎｓｅが−２Ｖのときにオン状態になって信号線４０８のバイアス電圧ｇｂｌｐを２．５Ｖにする。すなわち、センス動作のために、２．５Ｖのバイアス電圧ｇｂｌｐが供給される。
【００４６】
トランジスタ４１３は、ｎＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｉｎｈｐがＨレベルのときにオン状態になる。この例では、ｇｂ＿ｉｎｈｐが４Ｖのときにオン状態になって信号線４０８のバイアス電圧ｇｂｌｐを０Ｖにする。すなわち、非選択動作のために、０Ｖのバイアス電圧ｇｂｌｐが供給される。
【００４７】
トランジスタ４２１は、ｎＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｒｅｓｅｔがＨレベルのときにオン状態になる。この例では、ｇｂ＿ｒｅｓｅｔが２Ｖのときにオン状態になって信号線４０９のバイアス電圧ｇｂｌｎを−４Ｖにする。すなわち、リセット動作のために、−４Ｖのバイアス電圧ｇｂｌｎが供給される。
【００４８】
トランジスタ４２３は、ｐＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｉｎｈｎがＬレベルのときにオン状態になる。この例では、ｇｂ＿ｉｎｈｎが−４Ｖのときにオン状態になって信号線４０９のバイアス電圧ｇｂｌｎを０Ｖにする。すなわち、非選択動作のために、０Ｖのバイアス電圧ｇｂｌｎが供給される。
【００４９】
このように、トランジスタ４１１乃至４１３のゲート電圧は、−２Ｖまたは４Ｖであり、６Ｖ振幅である。また、トランジスタ４２１および４２３のゲート電圧は、−４Ｖまたは２Ｖであり、６Ｖ振幅である。
【００５０】
［３値ゲートドライバ］
図４は、本技術の実施の形態における３値ゲートドライバ２２０の一構成例を示す図である。
【００５１】
この３値ゲートドライバ２２０は、６つのトランジスタ２２１乃至２２３、２２５、２２７および２２８を備える。
【００５２】
トランジスタ２２１は、ｐＭＯＳトランジスタであり、ゲート信号ｌｂａｄ＿ｐがＬレベルのときにオン状態になる。トランジスタ２２２は、ｎＭＯＳトランジスタであり、ゲート信号ｌｂａｄ＿ｐがＨレベルのときにオン状態になる。トランジスタ２２３は、ｐＭＯＳトランジスタであり、ゲート信号ｌｂａｄ＿ｎがＬレベルのときにオン状態になる。トランジスタ２２５は、ｎＭＯＳトランジスタであり、ゲート信号ｌｂｉｎｈがＨレベルのときにオン状態になる。
【００５３】
トランジスタ２２１および２２２のゲート電圧は、０Ｖまたは６Ｖであり、６Ｖ振幅である。また、トランジスタ２２３および２２５のゲート電圧は、−４Ｖまたは２Ｖであり、６Ｖ振幅である。
【００５４】
トランジスタ２２７は、ｐＭＯＳトランジスタであり、ゲート信号には０Ｖが固定入力されている。トランジスタ２２８は、ｎＭＯＳトランジスタであり、ゲート信号には２Ｖが固定入力されている。これらトランジスタ２２７および２２８は、耐圧保護素子である。例えば、ゲート信号ｌｂａｄ＿ｐが６Ｖのとき、耐圧保護素子のソースが負電位になると、トランジスタ２２１のゲートドレイン間の電圧が６Ｖを超えて耐圧の問題が生じるため、負電位にならないように耐圧保護素子が機能する。
【００５５】
図５は、本技術の実施の形態における３値ゲートドライバ２２０の真理値表の一例を示す図である。
【００５６】
３値ゲートドライバ２２０は、ｌｂａｄ＿ｐ、ｌｂａｄ＿ｎおよびｌｂｉｎｈに応じて選択（正）、選択（負）およびインヒビットの何れかの電位をローカルビットラインデコーダ２１０のトランジスタ２１１および２１２のゲート電圧ｌｂｓｅｌとして供給する。この例では、選択（正）はセット動作、または、センス動作のための電圧であり、６Ｖ（高電位）である。また、選択（負）はリセット動作のための電圧であり、２Ｖ（中電位）である。インヒビットは非選択動作のための電圧であり、−４Ｖ（低電位）である。
【００５７】
図６は、本技術の実施の形態におけるグローバルビットラインデコーダ２３０の真理値表の一例を示す図である。各動作の詳細については以下に説明する。
【００５８】
［ビットラインデコーダにおける電圧］
図７は、本技術の第１の実施の形態におけるビットラインデコーダ２００のセット動作またはセンス動作の電圧状態の例を示す図である。
【００５９】
セット動作は、メモリセル１０１をＬＲＳ（Low Resistance State：低抵抗状態）にして値「１」を書き込む動作であり、このとき、選択されたメモリセル１０１のビットラインｂｌは４Ｖ、ワードラインｗｌは−４Ｖに設定される。
【００６０】
センス動作は、メモリセル１０１の状態を読み出す動作であり、このとき、選択されたメモリセル１０１のビットラインｂｌは２．５Ｖ、ワードラインｗｌは−２．５Ｖに設定される。
【００６１】
選択されたグローバルビットラインデコーダ２３０のｇｂｓｅｌｐは−２Ｖとなるため、トランジスタ２３２はオン状態になる。これにより、出力ｘｂはｇｂｌｐと同じ値になる。セット動作の際にはｇｂｌｐは４Ｖであり、センス動作の際にはｇｂｌｐは２．５Ｖである。
【００６２】
セット動作またはセンス動作の際に選択されたローカルビットラインデコーダ２１０のｌｂｓｅｌは６Ｖとなるため、トランジスタ２１１はオン状態になる。これにより、出力ｂｌはｇｂｌｐと同じ値になる。これにより、メモリセル１０１のビットラインｂｌにはセット動作の際には４Ｖが印加され、センス動作の際には２．５Ｖが印加される。
【００６３】
図８は、本技術の第１の実施の形態におけるビットラインデコーダ２００の非選択動作の電圧状態の第１の例を示す図である。
【００６４】
ここでは、ローカルビットラインデコーダ２１０が非選択であるビットラインを想定する。この場合、ｌｂｓｅｌは−４Ｖ（低電位）となる。そのため、トランジスタ２１１はオフ状態になり、トランジスタ２１２はオン状態になる。これにより、出力ｂｌはｖｉｎｈｂと同じ０Ｖになる。すなわち、メモリセル１０１は非選択状態となる。
【００６５】
図９は、本技術の第１の実施の形態におけるビットラインデコーダ２００の非選択動作の電圧状態の第２の例を示す図である。
【００６６】
ここでは、ローカルビットラインデコーダ２１０が選択、グローバルビットラインデコーダ２３０が非選択であるビットラインを想定する。この場合、ｇｂｓｅｌｐは４Ｖ、ｇｂｓｅｌｎは−４Ｖになる。そのため、トランジスタ２３１および２３２はオフ状態となり、トランジスタ２３３および２３４はオン状態になる。これにより、出力ｘｂはｖｉｎｈｂと同じ０Ｖになる。
【００６７】
また、この場合、ｌｂｓｅｌは６Ｖ（高電位）または２Ｖ（中電位）になる。そのため、トランジスタ２１１はオン状態になり、トランジスタ２１２はオフ状態になる。これにより、出力ｂｌはｘｂと同じ０Ｖになる。すなわち、メモリセル１０１は非選択状態となる。
【００６８】
図１０は、本技術の第１の実施の形態におけるビットラインデコーダ２００のリセット動作の電圧状態の例を示す図である。
【００６９】
リセット動作は、メモリセル１０１をＨＲＳ（High Resistance State：高抵抗状態）にして値「０」を書き込む動作であり、このとき、選択されたメモリセル１０１のビットラインｂｌは−４Ｖ、ワードラインｗｌは４Ｖに設定される。
【００７０】
選択されたグローバルビットラインデコーダ２３０のｇｂｓｅｌｐは−２Ｖとなるため、トランジスタ２３１はオン状態になる。これにより、出力ｘｂはｇｂｌｎと同じ値になる。リセット動作の際にはｇｂｌｎは−４Ｖである。
【００７１】
リセット動作の際に選択されたグローバルビットラインデコーダ２３０のｌｂｓｅｌは２Ｖとなるため、トランジスタ２１１はオン状態になる。これにより、出力ｂｌはｇｂｌｎと同じ値になる。これにより、メモリセル１０１のビットラインｂｌには−４Ｖが印加される。
【００７２】
ここで、ローカルビットラインデコーダ２１０のトランジスタ２１１に着目すると、ゲートドレイン間電圧は６Ｖになっている。これは、３値ゲートドライバ２２０を利用してリセット動作時のゲート電圧を２Ｖにしたからである。セット時と同様にゲート電圧を６Ｖにした場合には、ゲートドレイン間電圧が１０Ｖになってしまい、ゲートドレイン間電圧の耐圧が１０Ｖ以上のトランジスタをトランジスタ２１１として用いる必要が生じてしまう。これに対し、この実施の形態においては、３値ゲートドライバ２２０を利用してリセット動作時のゲート電圧を２Ｖにしたため、ゲートドレイン間電圧の耐圧が６Ｖのトランジスタをトランジスタ２１１として用いることができる。
【００７３】
また、トランジスタ２１１のゲート電圧の振幅に着目すると、非選択状態からリセット動作に遷移する際、ゲート電圧は−４Ｖから２Ｖに６Ｖ振幅する。これに対し、上述のセット動作やセンス動作の場合、ゲート電圧は−４Ｖから６Ｖに１０Ｖ振幅する。したがって、セット動作やセンス動作と比べて、リセット動作におけるゲート電圧の振幅は小さいことが分かる。すなわち、３値ゲートドライバ２２０を利用してリセット動作時のゲート電圧を２Ｖにしたことにより、リセット動作時のゲート電圧の振幅を低減させ、消費電力を低下させることができる。
【００７４】
また、グローバルビットラインデコーダ２３０の４つのトランジスタ２３１乃至２３４に着目すると、これらのゲート電圧は何れも６Ｖ振幅になっている。これは、ローカルビットラインデコーダ２１０のような２つのトランジスタによる構成とは異なり、４つのトランジスタを設けたことによるものである。これにより、消費電力を低下させるとともに、ゲートドレイン間電圧の耐圧が６Ｖのトランジスタを用いることができる。
【００７５】
このように、ビットラインデコーダ２００に用いられるトランジスタのゲートドレイン間電圧を下げ、ゲート電圧の振幅を低減させるために、２つの手法を用いた。すなわち、グローバルビットラインデコーダ２３０では４つのトランジスタを用いる手法をとり、ローカルビットラインデコーダ２１０では３値ゲートドライバ２２０を利用する手法をとった。これら２つの手法はそれぞれ単独で利用することも可能である。ただし、この例では、グローバルビットラインデコーダ２３０が３２個、ローカルビットラインデコーダ２１０が１０２４個と想定しており、ローカルビットラインデコーダ２１０の方が圧倒的にその数が多い。したがって、ローカルビットラインデコーダ２１０を４つのトランジスタ構成とすると、チップ上のフロア面積効率が悪化するという問題が生じ得る。一方、グローバルビットラインデコーダ２３０に３値ゲートドライバを用いた場合には、配線数が多くなり、消費電力が多くなるという問題が生じ得る。また、グローバルビットラインデコーダ２３０の場合、ゲート入力は各々独立であるため、４つのトランジスタを用いる手法の方が、３値ゲートドライバ２２０を利用する手法に比べて、回路規模増加が少なくて済むと考えられる。したがって、これらの事情を鑑みると、１Ｍビットのメモリセル構成を想定した場合には、上述の実施の形態の構成が最良であると考えられる。
【００７６】
［ワードラインデコーダ］
図１１は、本技術の第１の実施の形態におけるワードラインデコーダ３００の一構成例を示す図である。
【００７７】
このワードラインデコーダ３００は、ローカルワードラインデコーダ３１０と、３値ゲートドライバ３２０と、グローバルワードラインデコーダ３３０とを備えている。なお、ローカルワードラインデコーダ３１０は、特許請求の範囲に記載の特定段および第２の特定段の一例である。また、３値ゲートドライバ３２０は、特許請求の範囲に記載のドライバの一例である。また、グローバルワードラインデコーダ３３０は、特許請求の範囲に記載の第１の特定段の一例である。
【００７８】
ローカルワードラインデコーダ３１０およびグローバルワードラインデコーダ３３０は、指定されたアドレスのうちワードラインをデコードするアドレスデコーダである。この例では、上述のビットラインデコーダ２００と同様に、ローカルワードラインデコーダ３１０が１０２４本から３２本を選択し、グローバルワードラインデコーダ３３０が３２本から１本を選択する。この場合、ローカルワードラインデコーダ３１０は１０２４個必要であり、グローバルワードラインデコーダ３３０は３２個必要である。すなわち、信号線３０９は１０２４本のワードライン信号ｗｌ＜１０２３：０＞であり、ローカルワードラインデコーダ３１０によって、１本のみが選択状態となり、他の１０２３本が非選択状態となる。
【００７９】
グローバルワードラインデコーダ３３０の各々は、上述のグローバルビットラインデコーダ２３０と同様に、４つのトランジスタ３３１乃至３３４を備える。トランジスタ３３１は、ｎＭＯＳトランジスタであり、ゲート信号ｇｗｓｅｌｎがＨレベルのときにオン状態になり出力ｘｗの電位をｇｗｌｎにする。トランジスタ３３２は、ｐＭＯＳトランジスタであり、ゲート信号ｇｗｓｅｌｐがＬレベルのときにオン状態になり出力ｘｗの電位をｇｗｌｐにする。すなわち、トランジスタ３３１および３３２は、互いの出力が結線されて、排他的に導通状態となる。後述するように、ｇｗｌｐはワードラインバイアス制御回路５００から信号線５０９を介して供給されるバイアス電圧であり、ｇｗｌｎはワードラインバイアス制御回路５００から信号線５０８を介して供給されるバイアス電圧である。
【００８０】
トランジスタ３３３および３３４は直列に接続される。トランジスタ３３３は、ｐＭＯＳトランジスタであり、ゲート信号ｇｗｓｅｌｎがＬレベルのときにオン状態になる。トランジスタ３３４は、ｎＭＯＳトランジスタであり、ゲート信号ｇｗｓｅｌｐがＨレベルのときにオン状態になる。したがって、ｇｗｓｅｌｎがＬレベル、かつ、ｇｗｓｅｌｐがＨレベルのときにトランジスタ３３３および３３４の両者がオン状態になって、出力ｘｗの電位をｖｉｎｈｗにする。ｖｉｎｈｗは、非選択を意味するインヒビットを示す電圧であり、例えば０Ｖである。
【００８１】
ローカルワードラインデコーダ３１０の各々は、上述のローカルビットラインデコーダ２１０と同様に、２つのトランジスタ３１１および３１２を備える。トランジスタ３１１は、ｎＭＯＳトランジスタであり、ゲート信号ｌｗｓｅｌがＨレベルのときにオン状態になり出力ｗｌの電位をｘｗにする。ここで、ｘｗは、対応するグローバルワードラインデコーダ３３０の出力である。トランジスタ３１２は、ｎＭＯＳトランジスタであり、ゲート信号ｌｗｉｎｈがＨレベルのときにオン状態になり出力ｗｌの電位をｖｉｎｈｗにする。したがって、出力ｗｌの電位は、ｌｗｓｅｌがＨレベルのとき対応するグローバルワードラインデコーダ３３０の出力ｘｗになり、ｌｗｉｎｈがＨレベルのときｖｉｎｈｗになる。
【００８２】
ただし、トランジスタ３１１および３１２は、上述のトランジスタ２１１および２１２と同様に、駆動電圧を切り替えて用いることができる。ゲート電圧ｌｗｓｅｌは、高電位、中電位、低電位の３値の何れかの値になる。これら３値のゲート電圧は、３値ゲートドライバ３２０から供給される。
【００８３】
３値ゲートドライバ３２０は、ローカルワードラインデコーダ３１０のトランジスタ３１１および３１２のゲート電圧ｌｗｓｅｌを供給するものである。この例では、３値ゲートドライバ３２０は、６Ｖ（高電位）、２Ｖ（中電位）、−４Ｖ（低電位）の３値の何れかを出力することを想定する。
【００８４】
［ワードラインバイアス制御回路］
図１２は、本技術の第１の実施の形態におけるワードラインバイアス制御回路５００の一構成例を示す図である。
【００８５】
このワードラインバイアス制御回路５００は、６つのトランジスタ５１１乃至５１３、５２１、５２３および５９２と、センスアンプ５９１とを備える。
【００８６】
トランジスタ５１１は、ｎＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｓｅｔがＨレベルのときにオン状態になる。この例では、ｇｗ＿ｓｅｔが２Ｖのときにオン状態になって信号線５０８のバイアス電圧ｇｗｌｎを−４Ｖにする。すなわち、セット動作のために、−４Ｖのバイアス電圧ｇｗｌｎが供給される。
【００８７】
トランジスタ５１２は、ｎＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｓｅｎｓｅがＨレベルのときにオン状態になる。この例では、ｇｗ＿ｓｅｎｓｅが２Ｖのときにオン状態になって信号線５０８のバイアス電圧ｇｗｌｎを−２．５Ｖにする。すなわち、センス動作のために、−２．５Ｖのバイアス電圧ｇｗｌｎが供給される。
【００８８】
トランジスタ５１３は、ｐＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｉｎｈｎがＬレベルのときにオン状態になる。この例では、ｇｗ＿ｉｎｈｎが−４Ｖのときにオン状態になって信号線５０８のバイアス電圧ｇｗｌｎを０Ｖにする。すなわち、非選択動作のために、０Ｖのバイアス電圧ｇｂｌｎが供給される。
【００８９】
トランジスタ５２１は、ｐＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｒｅｓｅｔがＬレベルのときにオン状態になる。この例では、ｇｗ＿ｒｅｓｅｔが−２Ｖのときにオン状態になって信号線５０９のバイアス電圧ｇｗｌｐを４Ｖにする。すなわち、リセット動作のために、４Ｖのバイアス電圧ｇｗｌｐが供給される。
【００９０】
トランジスタ５２３は、ｎＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｉｎｈｐがＨレベルのときにオン状態になる。この例では、ｇｗ＿ｉｎｈｐが４Ｖのときにオン状態になって信号線５０９のバイアス電圧ｇｗｌｐを０Ｖにする。すなわち、非選択動作のために、０Ｖのバイアス電圧ｇｂｌｐが供給される。
【００９１】
センスアンプ５９１は、信号ｓａ＿ｖｒｅｆを基準として信号線５０８の電圧ｇｗｌｎを増幅してｓａ＿ｏｕｔに出力するセンスアンプである。このセンスアンプ５９１の一方の入力には、トランジスタ５９２が接続されている。トランジスタ５９２は、ｎＭＯＳトランジスタであり、ゲート信号ｓａ＿ｅｎがＨレベルのときにオン状態になり、信号線５０８の電圧ｇｗｌｎをセンスアンプ５９１に入力する。なお、センスアンプ５９１をワードライン側に設けたのは、ビットライン側よりも寄生容量が小さいと考えられるからである。
【００９２】
このように、トランジスタ５１１乃至５１３および５９２のゲート電圧は、−４Ｖまたは２Ｖであり、６Ｖ振幅である。また、トランジスタ５２１および５２３のゲート電圧は、−２Ｖまたは４Ｖであり、６Ｖ振幅である。
【００９３】
［３値ゲートドライバ］
図１３は、本技術の実施の形態における３値ゲートドライバ３２０の一構成例を示す図である。
【００９４】
この３値ゲートドライバ３２０は、９つのトランジスタ３２１乃至３２９を備える。
【００９５】
トランジスタ３２１は、ｐＭＯＳトランジスタであり、ゲート信号ｌｗａｄ＿ｐがＬレベルのときにオン状態になる。トランジスタ３２２は、ｎＭＯＳトランジスタであり、ゲート信号ｌｗａｄ＿ｐがＨレベルのときにオン状態になる。トランジスタ３２３は、ｐＭＯＳトランジスタであり、ゲート信号ｌｗａｄ＿ｎがＬレベルのときにオン状態になる。トランジスタ３２５は、ｎＭＯＳトランジスタであり、ゲート信号ｌｗｉｎｈがＨレベルのときにオン状態になる。
【００９６】
トランジスタ３２４は、ｐＭＯＳトランジスタであり、ゲート信号ｌｗｆｌ＿ｐがＬレベルのときにオン状態になる。トランジスタ３２９は、ｐＭＯＳトランジスタであり、ゲート信号ｌｗｆｌ＿ｎがＨレベルのときにオン状態になる。トランジスタ３２６は、ｎＭＯＳトランジスタであり、ゲート信号ｌｗｆｌ＿ｎがＨレベルのときにオン状態になる。
【００９７】
トランジスタ３２１、３２２および３２４のゲート電圧は、０Ｖまたは６Ｖであり、６Ｖ振幅である。また、トランジスタ３２３、３２５、３２６および３２９のゲート電圧は、−４Ｖまたは２Ｖであり、６Ｖ振幅である。
【００９８】
トランジスタ３２７は、ｐＭＯＳトランジスタであり、ゲート信号には０Ｖが固定入力されている。トランジスタ３２８は、ｎＭＯＳトランジスタであり、ゲート信号には２Ｖが固定入力されている。これらトランジスタ３２７および３２８は、上述のトランジスタ２２７および２２８と同様の耐圧保護素子である。
【００９９】
図１４は、本技術の実施の形態における３値ゲートドライバ３２０の真理値表の一例を示す図である。
【０１００】
３値ゲートドライバ３２０は、ｌｗａｄ＿ｐ、ｌｗｆｌ＿ｐ、ｌｗａｄ＿ｎ、ｌｗｆｌ＿ｎおよびｌｗｉｎｈに応じて選択（正）、選択（負）、インヒビットおよびフローティングの何れかの電位をローカルワードラインデコーダ３１０のトランジスタ３１１のゲート電圧ｌｗｓｅｌとして供給する。この例では、選択（正）はリセット動作のための電圧であり、６Ｖ（高電位）である。また、選択（負）はセット動作、または、センス動作のための電圧であり、２Ｖ（中電位）である。インヒビットは非選択動作のための電圧であり、−４Ｖ（低電位）である。
【０１０１】
また、フローティングはハイインピーダンスに設定するための電圧であり、インヒビットと同じ−４Ｖ（低電位）である。このフローティングは、読出し時に一時的にワードラインをフローティングに遷移させる必要があることから設けられている。すなわち、ワードラインをフローティングにした状態でビットラインに電圧を印加することにより、メモリセル１０１に選択電圧が印加され、読出しが行われるためである。
【０１０２】
図１５は、本技術の第１の実施の形態におけるグローバルワードラインデコーダ３３０の真理値表の一例を示す図である。各動作の詳細については以下に説明する。
【０１０３】
［ワードラインデコーダにおける電圧］
図１６は、本技術の第１の実施の形態におけるワードラインデコーダ３００のセット動作またはセンス動作の電圧状態の例を示す図である。
【０１０４】
選択されたグローバルワードラインデコーダ３３０のｇｗｓｅｌｎは２Ｖとなるため、トランジスタ３３１はオン状態になる。これにより、出力ｘｗはｇｗｌｎと同じ値になる。セット動作の際にはｇｗｌｎは−４Ｖであり、センス動作の際にはｇｗｌｎは−２．５Ｖである。
【０１０５】
セット動作またはセンス動作の際に選択されたローカルワードラインデコーダ３１０のｌｗｓｅｌは２Ｖとなるため、トランジスタ３１１はオン状態になる。これにより、出力ｗｌはｇｗｌｎと同じ値になる。これにより、メモリセル１０１のワードラインｗｌにはセット動作の際には−４Ｖが印加され、センス動作の際には−２．５Ｖが印加される。
【０１０６】
図１７は、本技術の第１の実施の形態におけるワードラインデコーダ３００の非選択動作の電圧状態の第１の例を示す図である。
【０１０７】
ここでは、ローカルワードラインデコーダ３１０が非選択であるワードラインを想定する。この場合、ｌｗｓｅｌは−４Ｖ（低電位）となるため、トランジスタ３１１はオフ状態になる。一方、ｌｗｉｎｈは２Ｖとなるため、トランジスタ３１２はオン状態になる。これにより、出力ｗｌはｖｉｎｈｗと同じ０Ｖになる。すなわち、メモリセル１０１は非選択状態となる。
【０１０８】
図１８は、本技術の第１の実施の形態におけるワードラインデコーダ３００の非選択動作の電圧状態の第２の例を示す図である。
【０１０９】
ここでは、ローカルワードラインデコーダ３１０が選択、グローバルワードラインデコーダ３３０が非選択であるワードラインを想定する。この場合、ｇｗｓｅｌｐは４Ｖ、ｇｗｓｅｌｎは−４Ｖになる。そのため、トランジスタ３３１および３３２はオフ状態となり、トランジスタ３３３および３３４はオン状態になる。これにより、出力ｘｗはｖｉｎｈｗと同じ０Ｖになる。
【０１１０】
また、この場合、ｌｗｓｅｌは６Ｖ（高電位）または２Ｖ（中電位）になる。そのため、トランジスタ３１１はオン状態になる。一方、ｌｗｉｎｈは−４Ｖとなるため、トランジスタ３１２はオフ状態になる。これにより、出力ｗｌはｘｗと同じ０Ｖになる。すなわち、メモリセル１０１は非選択状態となる。
【０１１１】
図１９は、本技術の第１の実施の形態におけるワードラインデコーダ３００のリセット動作の電圧状態の例を示す図である。
【０１１２】
選択されたグローバルワードラインデコーダ３３０のｇｗｓｅｌｐは−２Ｖとなるため、トランジスタ３３２はオン状態になる。これにより、出力ｘｗはｇｗｌｐと同じ値になる。リセット動作の際にはｇｗｌｐは４Ｖである。
【０１１３】
リセット動作の際に選択されたローカルワードラインデコーダ３１０のｌｗｓｅｌは６Ｖとなるため、トランジスタ３１１はオン状態になる。これにより、出力ｗｌはｇｗｌｐと同じ値になる。これにより、メモリセル１０１のワードラインｗｌには４Ｖが印加される。
【０１１４】
図２０は、本技術の第１の実施の形態におけるワードラインデコーダ３００のフローティング動作の電圧状態の例を示す図である。
【０１１５】
この場合、ｌｗｓｅｌは−４Ｖ（低電位）となるため、トランジスタ３１１はオフ状態になる。一方、ｌｗｉｎｈは−４Ｖとなるため、トランジスタ３１２もオフ状態になる。これにより、出力ｗｌは何れにも接続されないため、ハイインピーダンスになる。すなわち、メモリセル１０１はフローティング状態となる。
【０１１６】
ここで、ローカルワードラインデコーダ３１０のトランジスタ３１１の電圧について検討する。セット動作時のトランジスタ３１１のゲートドレイン間電圧は６Ｖになっている。これは、３値ゲートドライバ２２０を利用してセット動作時のゲート電圧を２Ｖにしたからである。リセット時と同様にゲート電圧を６Ｖにした場合には、ゲートドレイン間電圧が１０Ｖになってしまい、ゲートドレイン間電圧の耐圧が１０Ｖ以上のトランジスタをトランジスタ３１１として用いる必要が生じてしまう。これに対し、この実施の形態においては、３値ゲートドライバ３２０を利用してセット動作時のゲート電圧を２Ｖにしたため、ゲートドレイン間電圧の耐圧が６Ｖのトランジスタをトランジスタ３１１として用いることができる。
【０１１７】
また、トランジスタ３１１のゲート電圧の振幅に着目すると、非選択状態からセット動作またはセンス動作に遷移する際、ゲート電圧は−４Ｖから２Ｖに６Ｖ振幅する。これに対し、リセット動作の場合、ゲート電圧は−４Ｖから６Ｖに１０Ｖ振幅する。したがって、リセット動作と比べて、セット動作やセンス動作におけるゲート電圧の振幅は小さいことが分かる。すなわち、３値ゲートドライバ３２０を利用してセット動作時またはセンス動作時のゲート電圧を２Ｖにしたことにより、ゲート電圧の振幅を低減させ、消費電力を低下させることができる。
【０１１８】
また、グローバルワードラインデコーダ３３０の４つのトランジスタ３３１乃至３３４に着目すると、これらのゲート電圧は何れも６Ｖ振幅になっている。これは、ローカルワードラインデコーダ３１０のような２つトランジスタによる構成とは異なり、４つのトランジスタを設けたことによるものである。これにより、消費電力を低下させるとともに、ゲートドレイン間電圧の耐圧が６Ｖのトランジスタを用いることができる。
【０１１９】
このように、ワードラインデコーダ３００に用いられるトランジスタのゲートドレイン間電圧を下げ、ゲート電圧の振幅を低減させるために、２つの手法を用いた。この点、何れの手法を用いるかのトレードオフについては、上述のビットラインデコーダ２００について述べたものと同様である。
【０１２０】
［変形例］
図２１は、本技術の第１の実施の形態におけるグローバルビットラインデコーダ２３０の変形例を示す図である。
【０１２１】
このグローバルビットラインデコーダ２３０の変形例は、トランジスタ２３３および２３４の接続順序を入れ換えたものである。すなわち、インヒビット動作において、ｇｂｓｅｌｎがＬレベル、かつ、ｇｂｓｅｌｐがＨレベルのときにトランジスタ２３３および２３４の両者がオン状態になって、出力ｘｂの電位をｖｉｎｈｂにするため、接続順序は何れであっても構わない。
【０１２２】
なお、グローバルワードラインデコーダ３３０のトランジスタ３３３および３３４の接続順序についても同様である。
【０１２３】
このように、本技術の第１の実施の形態によれば、デコーダを構成するトランジスタのゲートドレイン間電圧の耐圧を低くするとともに、ゲート電圧の振幅を低減させて消費電力を低下させることができる。トランジスタの面積は耐圧の２乗に比例する。また、回路の消費電力は振幅の２乗に比例する。したがって、より耐圧の低いトランジスタを用い、電圧振幅を小さくすることにより、ビットコストの低減と消費電力の低減とを同時に達成することができる。
【０１２４】
＜２．第２の実施の形態＞
上述の第１の実施の形態では１Ｍビットのメモリセルが配置されることを想定したが、これよりアレイ規模が大きくなると、メモリセルを２層に積層した構造が適していると考えられる。この第２の実施の形態では、２層クロスポイントメモリに適用した例について説明する。なお、全体構成については上述の第１の実施の形態と同様であるため、詳細な説明は省略する。
【０１２５】
［メモリアレイ］
図２２は、本技術の第２の実施の形態におけるクロスポイントメモリアレイ１００の構造例を示す図である。
【０１２６】
この第２の実施の形態におけるクロスポイントメモリアレイ１００は、２層構造になっており、上層セル１１１および下層セル１１２がビットライン１２０を共有している。それぞれのワードラインである上層ワードライン１３１および下層ワードライン１３２は、ビットライン１２０を介して反対側に配置される。上層ワードライン１３１および下層ワードライン１３２と、ビットライン１２０との交点にメモリセル（この例では上層セル１１１および下層セル１１２）が配置される点については、上述の第１の実施の形態と同様である。
【０１２７】
このように上層セル１１１および下層セル１１２がビットライン１２０を共有する構造を想定するため、上層セル１１１および下層セル１１２の極性は異なる。すなわち、セット動作またはセンス動作の際に上部端子から下部端子に電流を流し、リセット動作の際に下部端子から上部端子に電流を流すものとすると、上層セル１１１における上部端子は上層ワードライン１３１に該当する。したがって、上層セル１１１のセット動作またはセンス動作の際の電流の向きは、上層ワードライン１３１からビットライン１２０の向きになり、上層ワードライン１３１が高圧側である。
【０１２８】
一方、下層セル１１２における上部端子はビットライン１２０に該当する。したがって、下層セル１１２のセット動作またはセンス動作の際の電流の向きは、ビットライン１２０から下層ワードライン１３２の向きになり、ビットライン１２０が高圧側である。
【０１２９】
これにより、例えば、３値ゲートドライバ２２０および３２０の真理値表において、上層セル１１１については上述の第１の実施の形態と同様であるが、下層セル１１２については極性が逆になる。すなわち、下層セル１１２については、３値ゲートドライバ２２０の場合には、選択（正）はリセット動作のための電圧である。また、選択（負）はセット動作またはセンス動作のための電圧である。また、３値ゲートドライバ３２０の場合には、選択（正）はセット動作またはセンス動作のための電圧である。また、選択（負）はリセット動作のための電圧である。
【０１３０】
［ビットラインデコーダ］
図２３は、本技術の第２の実施の形態におけるビットラインデコーダ２００の一構成例を示す図である。
【０１３１】
この第２の実施の形態のビットラインデコーダ２００は、Ｌ１ビットラインデコーダ２４０と、Ｌ２ビットラインデコーダ２５０と、３値ゲートドライバ２２０と、グローバルビットラインデコーダ２６０とを備えている。すなわち、上述の第１の実施の形態におけるビットラインデコーダ２００は２段階でデコードを行っていたが、この第２の実施の形態では３段階でデコードを行う。なお、Ｌ１ビットラインデコーダ２４０は、特許請求の範囲に記載の特定段および第２の特定段の一例である。また、Ｌ２ビットラインデコーダ２５０は、特許請求の範囲に記載の第１の特定段の一例である。
【０１３２】
この例では、Ｌ１ビットラインデコーダ２４０が２０４８本から６４本を選択し、Ｌ２ビットラインデコーダ２５０が６４本から８本を選択し、グローバルビットラインデコーダ２６０が８本から１本を選択する。
【０１３３】
グローバルビットラインデコーダ２６０の各々は、４つのトランジスタ２６１乃至２６４を備える。トランジスタ２６１は、ｎＭＯＳトランジスタであり、ゲート信号ｇｂｓｅｌｐがＨレベルのときにオン状態になり出力ｌ２ｂｐの電位をｇｂｌｐにする。ｇｂｌｐはビットラインバイアス制御回路４００から信号線４０８を介して供給されるバイアス電圧である。トランジスタ２６２は、ｐＭＯＳトランジスタであり、ゲート信号ｇｂｓｅｌｐがＬレベルのときにオン状態になり出力ｌ２ｂｐの電位をｖｉｎｈｂにする。
【０１３４】
トランジスタ２６３は、ｎＭＯＳトランジスタであり、ゲート信号ｇｂｓｅｌｎがＨレベルのときにオン状態になり出力ｌ２ｂｎの電位をｇｂｌｎにする。ｇｂｌｎはビットラインバイアス制御回路４００から信号線４０９を介して供給されるバイアス電圧である。トランジスタ２６４は、ｐＭＯＳトランジスタであり、ゲート信号ｇｂｓｅｌｎがＬレベルのときにオン状態になり出力ｌ２ｂｎの電位をｖｉｎｈｂにする。
【０１３５】
Ｌ２ビットラインデコーダ２５０の各々は、４つのトランジスタ２５１乃至２５４を備える。トランジスタ２５１は、ｎＭＯＳトランジスタであり、ゲート信号ｌ２ｂｓｅｌｎがＨレベルのときにオン状態になり出力ｌ１ｂの電位をｌ２ｂｎにする。トランジスタ２５２は、ｐＭＯＳトランジスタであり、ゲート信号ｌ２ｂｓｅｌｐがＬレベルのときにオン状態になり出力ｌ１ｂの電位をｌ２ｂｐにする。すなわち、トランジスタ２５１および２５２は、互いの出力が結線されて、排他的に導通状態となる。
【０１３６】
トランジスタ２５３および２５４は直列に接続される。トランジスタ２５３は、ｐＭＯＳトランジスタであり、ゲート信号ｌ２ｂｓｅｌｎがＬレベルのときにオン状態になる。トランジスタ２５４は、ｎＭＯＳトランジスタであり、ゲート信号ｌ２ｂｓｅｌｐがＨレベルのときにオン状態になる。したがって、ｌ２ｂｓｅｌｎがＬレベル、かつ、ｌ２ｂｓｅｌｐがＨレベルのときにトランジスタ２５３および２５４の両者がオン状態になって、出力ｌ１ｂの電位をｖｉｎｈｂにする。
【０１３７】
Ｌ１ビットラインデコーダ２４０の各々は、２つのトランジスタ２４１および２４２を備える。トランジスタ２４１は、ｎＭＯＳトランジスタであり、ゲート信号ｌ１ｂｓｅｌがＨレベルのときにオン状態になり出力ｂｌの電位をｌ１ｂにする。トランジスタ２５２は、ｐＭＯＳトランジスタであり、ゲート信号ｌ１ｂｓｅｌがＬレベルのときにオン状態になり出力ｂｌの電位をｖｉｎｈｂにする。したがって、出力ｂｌの電位は、ｌ１ｂｓｅｌがＨレベルのとき対応するＬ２ビットラインデコーダ２５０の出力ｌ１ｂになり、ｌ１ｂｓｅｌがＬレベルのときｖｉｎｈｂになる。
【０１３８】
３値ゲートドライバ２２０は、上述の第１の実施の形態と同様であり、Ｌ１ビットラインデコーダ２４０のトランジスタ２４１および２４２のゲート電圧ｌ１ｂｓｅｌを供給するものであり、６Ｖ（高電位）、２Ｖ（中電位）、−４Ｖ（低電位）の３値の何れかを出力する。
【０１３９】
［ビットラインバイアス制御回路］
図２４は、本技術の第２の実施の形態におけるビットラインバイアス制御回路４００の一構成例を示す図である。
【０１４０】
この第２の実施の形態のビットラインバイアス制御回路４００は、６つのトランジスタ４３１乃至４３３、４４１乃至４４３を備える。
【０１４１】
トランジスタ４３１は、ｐＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｓｅｔｌ＿ｒｅｓｅｔｕがＬレベルのときにオン状態になる。この例では、ｇｂ＿ｓｅｔｌ＿ｒｅｓｅｔｕが−２Ｖのときにオン状態になって信号線４０８のバイアス電圧ｇｂｌｐを４Ｖにする。すなわち、下層セル１１２がセット動作を行うため、または、上層セル１１１がリセット動作を行うために、４Ｖのバイアス電圧ｇｂｌｐが供給される。
【０１４２】
トランジスタ４３２は、ｐＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｓｅｎｓｅｌがＬレベルのときにオン状態になる。この例では、ｇｂ＿ｓｅｎｓｅｌが−２Ｖのときにオン状態になって信号線４０８のバイアス電圧ｇｂｌｐを２．５Ｖにする。すなわち、下層セル１１２がセンス動作を行うために、２．５Ｖのバイアス電圧ｇｂｌｐが供給される。
【０１４３】
トランジスタ４３３は、ｎＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｉｎｈｐがＨレベルのときにオン状態になる。この例では、ｇｂ＿ｉｎｈｐが４Ｖのときにオン状態になって信号線４０８のバイアス電圧ｇｂｌｐを０Ｖにする。すなわち、非選択動作のために、０Ｖのバイアス電圧ｇｂｌｐが供給される。
【０１４４】
トランジスタ４４１は、ｎＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｓｅｔｕ＿ｒｅｓｅｔｌがＨレベルのときにオン状態になる。この例では、ｇｂ＿ｓｅｔｕ＿ｒｅｓｅｔｌが２Ｖのときにオン状態になって信号線４０９のバイアス電圧ｇｂｌｎを−４Ｖにする。すなわち、上層セル１１１がセット動作を行うため、または、下層セル１１２がリセット動作を行うために、−４Ｖのバイアス電圧ｇｂｌｎが供給される。
【０１４５】
トランジスタ４４２は、ｎＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｓｅｎｓｅｕがＨレベルのときにオン状態になる。この例では、ｇｂ＿ｓｅｎｓｅｕが２Ｖのときにオン状態になって信号線４０９のバイアス電圧ｇｂｌｎを−２．５Ｖにする。すなわち、上層セル１１１がセンス動作を行うために、−２．５Ｖのバイアス電圧ｇｂｌｎが供給される。
【０１４６】
トランジスタ４４３は、ｐＭＯＳトランジスタであり、ゲート信号ｇｂ＿ｉｎｈｎがＬレベルのときにオン状態になる。この例では、ｇｂ＿ｉｎｈｎが−４Ｖのときにオン状態になって信号線４０９のバイアス電圧ｇｂｌｎを０Ｖにする。すなわち、非選択動作のために、０Ｖのバイアス電圧ｇｂｌｎが供給される。
【０１４７】
このように、トランジスタ４３１乃至４３３のゲート電圧は、−２Ｖまたは４Ｖであり、６Ｖ振幅である。また、トランジスタ４４１乃至４４３のゲート電圧は、−４Ｖまたは２Ｖであり、６Ｖ振幅である。
【０１４８】
［ワードラインデコーダ］
図２５は、本技術の第２の実施の形態におけるワードラインデコーダ３００の一構成例を示す図である。
【０１４９】
この第２の実施の形態のワードラインデコーダ３００は、Ｌ１ワードラインデコーダ３４０と、Ｌ２ワードラインデコーダ３５０と、３値ゲートドライバ３２０と、グローバルワードラインデコーダ３６０とを備えている。すなわち、上述の第１の実施の形態におけるワードラインデコーダ３００は２段階でデコードを行っていたが、この第２の実施の形態では３段階でデコードを行う。なお、Ｌ１ワードラインデコーダ３４０は、特許請求の範囲に記載の特定段および第２の特定段の一例である。また、Ｌ２ワードラインデコーダ３５０は、特許請求の範囲に記載の第１の特定段の一例である。
【０１５０】
この例では、Ｌ１ワードラインデコーダ３４０が４０９６本から１２８本を選択し、Ｌ２ワードラインデコーダ３５０が１２８本から８本を選択し、グローバルワードラインデコーダ３６０が８本から１本を選択する。
【０１５１】
グローバルワードラインデコーダ３６０の各々は、４つのトランジスタ３６１乃至３６４を備える。トランジスタ３６１は、ｎＭＯＳトランジスタであり、ゲート信号ｇｗｓｅｌｐがＨレベルのときにオン状態になり出力ｌ２ｗｐの電位をｇｗｌｐにする。ｇｗｌｐはワードラインバイアス制御回路５００から信号線５０９を介して供給されるバイアス電圧である。トランジスタ３６２は、ｐＭＯＳトランジスタであり、ゲート信号ｇｗｓｅｌｐがＬレベルのときにオン状態になり出力ｌ２ｗｐの電位をｖｉｎｈｗにする。
【０１５２】
トランジスタ３６３は、ｎＭＯＳトランジスタであり、ゲート信号ｇｗｓｅｌｎがＨレベルのときにオン状態になり出力ｌ２ｗｎの電位をｇｗｌｎにする。ｇｗｌｎはワードラインバイアス制御回路５００から信号線５０８を介して供給されるバイアス電圧である。トランジスタ３６４は、ｐＭＯＳトランジスタであり、ゲート信号ｇｗｓｅｌｎがＬレベルのときにオン状態になり出力ｌ２ｗｎの電位をｖｉｎｈｗにする。
【０１５３】
Ｌ２ワードラインデコーダ３５０の各々は、４つのトランジスタ３５１乃至３５４を備える。トランジスタ３５１は、ｎＭＯＳトランジスタであり、ゲート信号ｌ２ｗｓｅｌｎがＨレベルのときにオン状態になり出力ｌ１ｗの電位をｌ２ｗｎにする。トランジスタ３５２は、ｐＭＯＳトランジスタであり、ゲート信号ｌ２ｗｓｅｌｐがＬレベルのときにオン状態になり出力ｌ１ｗの電位をｌ２ｗｐにする。すなわち、トランジスタ３５１および３５２は、互いの出力が結線されて、排他的に導通状態となる。
【０１５４】
トランジスタ３５３および３５４は直列に接続される。トランジスタ３５３は、ｐＭＯＳトランジスタであり、ゲート信号ｌ２ｗｓｅｌｎがＬレベルのときにオン状態になる。トランジスタ３５４は、ｎＭＯＳトランジスタであり、ゲート信号ｌ２ｗｓｅｌｐがＨレベルのときにオン状態になる。したがって、ｌ２ｗｓｅｌｎがＬレベル、かつ、ｌ２ｗｓｅｌｐがＨレベルのときにトランジスタ３５３および３５４の両者がオン状態になって、出力ｌ１ｗの電位をｖｉｎｈｗにする。
【０１５５】
Ｌ１ワードラインデコーダ３４０の各々は、２つのトランジスタ３４１および３４２を備える。トランジスタ３４１は、ｎＭＯＳトランジスタであり、ゲート信号ｌ１ｗｓｅｌがＨレベルのときにオン状態になり出力ｗｌの電位をｌ１ｗにする。トランジスタ３４２は、ｎＭＯＳトランジスタであり、ゲート信号ｌ１ｗｉｎｈがＨレベルのときにオン状態になり出力ｗｌの電位をｖｉｎｈｗにする。したがって、出力ｗｌの電位は、ｌ１ｗｓｅｌがＨレベルのとき対応するＬ２ワードラインデコーダ３５０の出力ｌ１ｗになり、ｌ１ｗｉｎｈがＨレベルのときｖｉｎｈｗになる。
【０１５６】
３値ゲートドライバ２２０は、上述の第１の実施の形態と同様であり、Ｌ１ワードラインデコーダ３４０のトランジスタ３４１のゲート電圧ｌ１ｗｓｅｌを供給するものであり、６Ｖ（高電位）、２Ｖ（中電位）、−４Ｖ（低電位）の３値の何れかを出力する。
【０１５７】
［ワードラインバイアス制御回路］
図２６は、本技術の第２の実施の形態におけるワードラインバイアス制御回路５００の一構成例を示す図である。
【０１５８】
このワードラインバイアス制御回路５００は、８つのトランジスタ５３１乃至５３３、５４１乃至５４３、５７２および５８２と、センスアンプ５７１および５８１とを備える。
【０１５９】
トランジスタ５３１は、ｎＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｓｅｔｌ＿ｒｅｓｅｔｕがＨレベルのときにオン状態になる。この例では、ｇｗ＿ｓｅｔｌ＿ｒｅｓｅｔｕが２Ｖのときにオン状態になって信号線５０８のバイアス電圧ｇｗｌｎを−４Ｖにする。すなわち、下層セル１１２がセット動作を行うため、または、上層セル１１１がリセット動作を行うために、−４Ｖのバイアス電圧ｇｗｌｎが供給される。
【０１６０】
トランジスタ５３２は、ｎＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｓｅｎｓｅがＨレベルのときにオン状態になる。この例では、ｇｗ＿ｓｅｎｓｅが２Ｖのときにオン状態になって信号線５０８のバイアス電圧ｇｗｌｎを−２．５Ｖにする。すなわち、センス動作を行うために、−２．５Ｖのバイアス電圧ｇｗｌｎが供給される。
【０１６１】
トランジスタ５３３は、ｐＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｉｎｈｐがＬレベルのときにオン状態になる。この例では、ｇｗ＿ｉｎｈｐが−４Ｖのときにオン状態になって信号線５０８のバイアス電圧ｇｗｌｎを０Ｖにする。すなわち、非選択動作のために、０Ｖのバイアス電圧ｇｗｌｎが供給される。
【０１６２】
トランジスタ５４１は、ｐＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｓｅｔｕ＿ｒｅｓｅｔｌがＬレベルのときにオン状態になる。この例では、ｇｗ＿ｓｅｔｕ＿ｒｅｓｅｔｌが−２Ｖのときにオン状態になって信号線５０９のバイアス電圧ｇｗｌｐを４Ｖにする。すなわち、上層セル１１１がセット動作を行うため、または、下層セル１１２がリセット動作を行うために、４Ｖのバイアス電圧ｇｗｌｐが供給される。
【０１６３】
トランジスタ５４２は、ｐＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｓｅｎｓｅがＬレベルのときにオン状態になる。この例では、ｇｗ＿ｓｅｎｓｅが−２Ｖのときにオン状態になって信号線５０９のバイアス電圧ｇｗｌｐを２．５Ｖにする。すなわち、センス動作を行うために、２．５Ｖのバイアス電圧ｇｗｌｐが供給される。
【０１６４】
トランジスタ５４３は、ｎＭＯＳトランジスタであり、ゲート信号ｇｗ＿ｉｎｈｎがＨレベルのときにオン状態になる。この例では、ｇｗ＿ｉｎｈｎが４Ｖのときにオン状態になって信号線５０９のバイアス電圧ｇｗｌｐを０Ｖにする。すなわち、非選択動作のために、０Ｖのバイアス電圧ｇｗｌｐが供給される。
【０１６５】
上層センスアンプ５８１は、信号ａｓ＿ｖｒｅｆ＿ｕを基準として信号線５０９の電圧ｇｗｌｐを増幅してｓａ＿ｏｕｔ＿ｕに出力する上層セル１１１のセンスアンプである。この上層センスアンプ５８１の一方の入力には、トランジスタ５８２が接続されている。トランジスタ５８２は、ｐＭＯＳトランジスタであり、ゲート信号ｓａ＿ｅｎがＬレベル（−２Ｖ）のときにオン状態になり、信号線５０９の電圧ｇｗｌｐを上層センスアンプ５８１に入力する。このように、上層センスアンプ５８１は、正の電圧ｇｗｌｐをセンスする。
【０１６６】
下層センスアンプ５７１は、信号ａｓ＿ｖｒｅｆ＿ｌを基準として信号線５０８の電圧ｇｗｌｎを増幅してｓａ＿ｏｕｔ＿ｌに出力する下層セル１１２のセンスアンプである。この下層センスアンプ５７１の一方の入力には、トランジスタ５７２が接続されている。トランジスタ５７２は、ｎＭＯＳトランジスタであり、ゲート信号ｓａ＿ｅｎがＨレベル（２Ｖ）のときにオン状態になり、信号線５０８の電圧ｇｗｌｎを下層センスアンプ５７１に入力する。このように、下層センスアンプ５７１は、負の電圧ｇｗｌｎをセンスする。
【０１６７】
このように、トランジスタ５３１乃至５３３および５７２のゲート電圧は、−４Ｖまたは２Ｖであり、６Ｖ振幅である。また、トランジスタ５４１乃至５４３および５８２のゲート電圧は、−２Ｖまたは４Ｖであり、６Ｖ振幅である。
【０１６８】
この第２の実施の形態では、ビットラインデコーダ２００およびワードラインデコーダ３００をそれぞれ３段構成としている。そして、その中段のＬ２ビットラインデコーダ２５０およびＬ２ワードラインデコーダ３５０のそれぞれを４つのトランジスタから構成している。また、その下段のＬ１ビットラインデコーダ２４０およびＬ１ワードラインデコーダ３４０のそれぞれを２つのトランジスタから構成するとともに、３値ゲートドライバ２２０および３２０から３値のゲート電圧を供給している。これらは、上述の第１の実施の形態と同様に、ビットラインデコーダ２００およびワードラインデコーダ３００に用いられるトランジスタのゲートドレイン間電圧を下げ、ゲート電圧の振幅を低減させるためである。
【０１６９】
２つの手法の何れを用いるかについても上述の第１の実施の形態と同様に決定することができる。すなわち、Ｌ１ビットラインデコーダ２４０の数は２０４８個、Ｌ１ワードラインデコーダ３４０の数は４０９６個であり、圧倒的に数が多い。したがって、４つのトランジスタ構成とするよりも３値ゲートドライバを用いる方がよい。
【０１７０】
また、Ｌ２ビットラインデコーダ２５０およびＬ２ワードラインデコーダ３５０を４つのトランジスタ構成とすれば、それらにおけるトランジスタのゲートドレイン間電圧を下げるだけでなく、それより高い階層のグローバルビットラインデコーダ２６０およびグローバルワードラインデコーダ３６０においても同様の効果が得られる。そのため、グローバルビットラインデコーダ２６０およびグローバルワードラインデコーダ３６０においては、正側と負側でそれぞれ２つのトランジスタを設ける構成としている。
【０１７１】
このように、本技術の第２の実施の形態によれば、２層クロスポイントメモリにおいて、デコーダを構成するトランジスタのゲートドレイン間電圧の耐圧を低くするとともに、ゲート電圧の振幅を低減させて消費電力を低下させることができる。
【０１７２】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１７３】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０１７４】
なお、本技術は以下のような構成もとることができる。
（１）指定アドレスに従ってメモリの特定のセルを選択してその両端に所定の電圧を印加するための複数段のメモリデコーダを具備するメモリ制御回路であって、
前記複数段のうちの少なくとも１段である第１の特定段は、
前記特定のセルに書き込む値に応じてそれぞれ設けられた第１および第２のトランジスタと、
前記特定のセルを非選択状態にするための第３および第４のトランジスタとを備える
メモリ制御回路。
（２）前記第１および第２のトランジスタは、出力が結線されて排他的に導通状態となる
前記（１）に記載のメモリ制御回路。
（３）前記第１のトランジスタは、前記特定のセルに第１の値を書き込む際、および、前記特定のセルから値を読み出す際の何れかにおいて導通状態となり、
前記第２のトランジスタは、前記特定のセルに第２の値を書き込む際に導通状態となる
前記（１）または（２）に記載のメモリ制御回路。
（４）前記第３および第４のトランジスタは、直列接続され、前記特定のセルを非選択状態にする際に導通状態となって非選択線への電圧を印加する
前記（１）から（３）のいずれかに記載のメモリ制御回路。
（５）前記第１乃至第４のトランジスタのゲート対拡散領域電圧の最大値は、前記特定のセルの両端に印加される電圧よりも小さい
前記（１）から（４）のいずれかに記載のメモリ制御回路。
（６）前記第１乃至第４のトランジスタのゲート電圧の最大振幅は、前記特定のセルの両端に印加される電圧よりも小さい
前記（１）から（５）のいずれかに記載のメモリ制御回路。
（７）前記第１の特定段以外の少なくとも１段のメモリデコーダである第２の特定段は、
３値の電圧を生成するドライバと、
前記ドライバの出力に応じて排他的に導通状態になる第５および第６のトランジスタとを備える
前記（１）から（６）のいずれかに記載のメモリ制御回路。
（８）前記第５のトランジスタは、前記特定のセルに前記第１の値を書き込む際、および、前記特定のセルから値を読み出す際の何れかにおいて前記３値のうち最も高い電圧により導通状態となり、前記特定のセルに前記第２の値を書き込む際には前記３値のうち中間の電圧により導通状態となる
前記（７）に記載のメモリ制御回路。
（９）前記第６のトランジスタは、前記特定のセルを非選択状態にする際に導通状態となって非選択線への電圧を印加する
前記（７）または（８）に記載のメモリ制御回路。
（１０）前記第５のトランジスタは、前記第２の特定段より上段のメモリデコーダが非選択状態である場合、導通状態となって非選択線への電圧を印加する
前記（７）または（８）に記載のメモリ制御回路。
（１１）前記第２の特定段は、前記第１の特定段よりも前記メモリ側に配置される
前記（７）から（１０）のいずれかに記載のメモリ制御回路。
（１２）前記メモリは、クロスポイントメモリであり、
前記特定のセルは、ビット線およびワード線の交点に配置され、
前記ビット線および前記ワード線のそれぞれに対して複数段の前記メモリデコーダを具備する
前記（１）から（１１）のいずれかに記載のメモリ制御回路。
（１３）指定アドレスに従ってメモリの特定のセルを選択してその両端に所定の電圧を印加するための複数段のメモリデコーダを具備するメモリ制御回路であって、
前記複数段のうちの少なくとも１段である特定段は、
３値の電圧を生成するドライバと、
前記ドライバの出力に応じて排他的に導通状態になる第１および第２のトランジスタとを備える
メモリ制御回路。
（１４）前記第１のトランジスタは、前記特定のセルに第１の値を書き込む際、および、前記特定のセルから値を読み出す際の何れかにおいて前記３値のうち最も高い電圧により導通状態となり、前記特定のセルに第２の値を書き込む際には前記３値のうち中間の電圧により導通状態となる
前記（１３）に記載のメモリ制御回路。
（１５）前記第２のトランジスタは、前記特定のセルを非選択状態にする際に導通状態となって非選択線への電圧を印加する
前記（１３）または（１４）に記載のメモリ制御回路。
（１６）前記第１のトランジスタは、前記特定段より上段のメモリデコーダが非選択状態である場合、導通状態となって非選択線への電圧を印加する
前記（１３）または（１４）に記載のメモリ制御回路。
（１７）前記第１および第２のトランジスタのゲート対拡散領域電圧の最大値は、前記特定のセルの両端に印加される電圧よりも小さい
前記（１３）から（１６）のいずれかに記載のメモリ制御回路。
（１８）前記第１および第２のトランジスタのゲート電圧の最大振幅は、前記特定のセルの両端に印加される電圧よりも小さい
前記（１３）から（１７）のいずれかに記載のメモリ制御回路。
【符号の説明】
【０１７５】
１００  クロスポイントメモリアレイ
１０１  メモリセル
１１１  上層セル
１１２  下層セル
１２０  ビットライン
１３１  上層ワードライン
１３２  下層ワードライン
２００  ビットラインデコーダ
２１０  ローカルビットラインデコーダ
２２０  ３値ゲートドライバ
２３０  グローバルビットラインデコーダ
２４０  Ｌ１ビットラインデコーダ
２５０  Ｌ２ビットラインデコーダ
２６０  グローバルビットラインデコーダ
３００  ワードラインデコーダ
３１０  ローカルワードラインデコーダ
３２０  ３値ゲートドライバ
３３０  グローバルワードラインデコーダ
３４０  Ｌ１ワードラインデコーダ
３５０  Ｌ２ワードラインデコーダ
３６０  グローバルワードラインデコーダ
４００  ビットラインバイアス制御回路
５００  ワードラインバイアス制御回路
５７１  下層センスアンプ
５８１  上層センスアンプ
５９１  センスアンプ
６００  アクセス制御回路
【図１】
2020155164.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020155164.tif 000009
【図８】
2020155164.tif 000010
【図９】
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【図１０】
2020155164.tif 000012
【図１１】
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【図１２】
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【図１３】
2020155164.tif 000015
【図１４】
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【図１５】
2020155164.tif 000017
【図１６】
2020155164.tif 000018
【図１７】
2020155164.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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