(57)【要約】【課題】  フリップチップ接合に用いられる接合層において、エレクトロマイグレーションの発生を抑制することが可能な半導体装置を提供する。【解決手段】  厚さ方向ｚを向く主面１０１有する導電部材１０と、素子本体２１、および素子本体２１の主面１０１に対向する側から主面１０１に向けて突出する複数の電極２２を有し、かつ複数の電極２２が主面１０１に電気的に接合された半導体素子２０と、主面１０１と複数の電極２２との双方に接する接合層３０と、を備え、複数の電極２２の各々は、素子本体２１に接する基部２２１と、基部２２１から主面１０１に向けて突出し、接合層３０に接する柱状部２２２と、を有し、接合層３０は、金属粉体が互いに結合された焼結体である。【選択図】  図１５
2020077723.tif 000002
【特許請求の範囲】
【請求項１】
厚さ方向において互いに反対側を向く主面および裏面を有する導電部材と、
素子本体、および前記素子本体の前記主面に対向する側から前記主面に向けて突出する複数の電極を有し、かつ複数の前記電極が前記主面に電気的に接合された半導体素子と、
前記主面と複数の前記電極との双方に接する接合層と、を備え、
複数の前記電極の各々は、前記素子本体に接する基部と、前記基部から前記主面に向けて突出し、かつ前記接合層に接する柱状部と、を有し、
前記接合層は、金属粉体が互いに結合された焼結体であることを特徴とする、半導体装置。
【請求項２】
前記柱状部は、前記主面に対向する先端面と、前記先端面につながり、かつ前記厚さ方向に対して直交する方向を向く側面と、を有し、
前記接合層は、前記先端面および前記側面の双方に接している、請求項１に記載の半導体装置。
【請求項３】
前記半導体素子は、前記素子本体の前記主面に対向する側を覆う表面保護膜を有し、
前記先端面は、前記厚さ方向において前記主面と前記表面保護膜との間に位置する、請求項２に記載の半導体装置。
【請求項４】
前記表面保護膜は、前記基部および前記柱状部の双方に接している、請求項３に記載の半導体装置。
【請求項５】
前記表面保護膜は、前記柱状部から離間している、請求項３に記載の半導体装置。
【請求項６】
前記柱状部には、前記先端面から前記素子本体に向けて凹む凹部が形成され、
前記接合層は、前記凹部に接している、請求項４に記載の半導体装置。
【請求項７】
前記先端面は、前記主面に向けて膨出する凸状である、請求項４に記載の半導体装置。
【請求項８】
前記基部の構成材料は、アルミニウムを含む、請求項４ないし７のいずれかに記載の半導体装置。
【請求項９】
前記基部の構成材料は、銅を含む、請求項４ないし７のいずれかに記載の半導体装置。
【請求項１０】
前記金属粉体は、銀を含む、請求項１ないし９のいずれかに記載の半導体装置。
【請求項１１】
前記金属粉体は、銅を含む、請求項１ないし９のいずれかに記載の半導体装置。
【請求項１２】
前記導電部材は、前記厚さ方向に対して直交する第１方向に延び、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列された複数の第１リードと、複数の前記第１リードよりも前記第２方向の一方側に位置する複数の第２リードと、を含み、
前記半導体素子は、半導体基板と、前記半導体基板の前記主面に対向する側に積層された半導体層と、を有し、
前記半導体層には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成され、
複数の前記電極は、前記スイッチング回路に導通し、かつ複数の前記第１リードの前記主面に電気的に接合された複数の第１電極と、
前記制御回路に導通し、かつ少なくとも一部が複数の前記第２リードの前記主面に電気的に接合された複数の第２電極と、を含む、請求項１ないし１１のいずれかに記載の半導体装置。
【請求項１３】
複数の前記第１リードおよび複数の前記第２リードのそれぞれ一部ずつと、前記半導体素子とを覆う封止樹脂をさらに備え、
前記封止樹脂は、前記厚さ方向において前記裏面と同じ側を向く底面と、前記底面につながり、かつ前記第１方向において互いに離間した一対の第１側面と、を有し、
複数の前記第１リードの各々は、前記第１方向に延びる主部と、前記主部の前記第１方向の両端につながる一対の側部と、を含み、
一対の前記側部の各々は、前記主面および前記裏面の双方につながり、かつ前記第１方向を向く第１端面を有し、
前記底面から、複数の前記第１リードの前記裏面が露出し、
一対の前記第１側面の各々から、前記第１端面が前記第１側面と面一となるように露出し、
一対の前記第１端面の前記第２方向の寸法は、前記主部の前記裏面の前記第２方向の寸法よりも小である、請求項１２に記載の半導体装置。
【請求項１４】
一対の前記側部の各々には、前記主面から前記裏面に至り、かつ前記第２方向の両側から前記側部の内方に向けて凹むくびれ部が形成されている、請求項１３に記載の半導体装置。
【請求項１５】
一対の前記側部の各々には、前記主面から前記裏面に至り、かつ前記第１端面から前記第１方向に凹むとともに、前記第１端面を２つの領域に分断する切込部が形成されている、請求項１３に記載の半導体装置。
【請求項１６】
複数の前記第２リードの各々は、前記主面および前記裏面の双方につながり、かつ前記第２方向を向く第２端面を有し、
前記封止樹脂は、前記底面および一対の前記第１側面の双方につながり、かつ前記第２方向において互いに離間した一対の第２側面と、を有し、
前記底面から複数の前記第２リードの前記裏面が露出し、
前記第２方向の一方側に位置する前記第２側面から、複数の前記第２端面が前記第２側面と面一となるように露出している、請求項１３ないし１５のいずれかに記載の半導体装置。
【請求項１７】
複数の前記第１リードのうち前記第２方向の他方側に位置する前記第１リードは、前記主部の前記第２方向の他方側から突出する複数の突出部を含み、
複数の前記突出部の各々は、前記主面および前記裏面の双方につながり、かつ前記第２方向を向く副端面を有し、
前記第２方向の他方側に位置する前記第２側面から、複数の前記副端面が前記第２側面と面一となるように露出している、請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ接合により半導体素子が導電部材に電気的に接合された半導体装置に関する。
【背景技術】
【０００２】
従来、フリップチップ接合により半導体素子が導電部材（リードなど）に電気的に接合された半導体装置が広く知られている。特許文献１には、そのような半導体装置の一例が開示されている。
【０００３】
当該半導体装置においては、導電部材（特許文献１では引き出し配線）に半導体素子（特許文献１では半導体チップ）の複数の電極が接合層（特許文献１では導体バンプ）により電気的に接合されている。なお、半導体素子の複数の電極は、導電部材に対向している。
【０００４】
当該接合層は、一般的にハンダが用いられることが多い。たとえば、鉛フリーハンダの融点は２１７℃であるため、ハンダは、比較的融点が低い導電体である。この場合において、当該半導体装置を長期間使用すると、ハンダを用いた接合層にエレクトロマイグレーション（electromigration）が発生することがある。エレクトロマイグレーションは、比較的融点が低い導電体に発生しやすい。エレクトロマイグレーションは、導電体において移動する電子と金属原子との間で運動量の交換が行われるために、イオンが徐々に移動することにより導電体に空隙などの欠損が生じる現象である。
【０００５】
近年における半導体素子の小型化や、半導体素子の内部に構成される回路の高集積化に伴い、半導体素子の複数の電極は、より小型化かつ増加傾向となっている。このような複数の電極と導電部材との接合に用いられる接合層にエレクトロマイグレーションが発生すると、導電部材に対する複数の電極の接合強度の低下や半導体装置の寄生抵抗の増加が無視できない状態となる。なお、エレクトロマイグレーションは、導電体における電流密度が増加することによっても発生しやすくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１８−８５５２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記事情に鑑み、フリップチップ接合に用いられる接合層において、エレクトロマイグレーションの発生を抑制することが可能な半導体装置を提供することをその課題とする。
【課題を解決するための手段】
【０００８】
本発明によれば、厚さ方向において互いに反対側を向く主面および裏面を有する導電部材と、素子本体、および前記素子本体の前記主面に対向する側から前記主面に向けて突出する複数の電極を有し、かつ複数の前記電極が前記主面に電気的に接合された半導体素子と、前記主面と複数の前記電極との双方に接する接合層と、を備え、複数の前記電極の各々は、前記素子本体に接する基部と、前記基部から前記主面に向けて突出し、かつ前記接合層に接する柱状部と、を有し、前記接合層は、金属粉体が互いに結合された焼結体であることを特徴とする半導体装置が提供される。
【０００９】
本発明の実施において好ましくは、前記柱状部は、前記主面に対向する先端面と、前記先端面につながり、かつ前記厚さ方向に対して直交する方向を向く側面と、を有し、前記接合層は、前記先端面および前記側面の双方に接している。
【００１０】
本発明の実施において好ましくは、前記半導体素子は、前記素子本体の前記主面に対向する側を覆う表面保護膜を有し、前記先端面は、前記厚さ方向において前記主面と前記表面保護膜との間に位置する。
【００１１】
本発明の実施において好ましくは、前記表面保護膜は、前記基部および前記柱状部の双方に接している。
【００１２】
本発明の実施において好ましくは、前記表面保護膜は、前記柱状部から離間している。
【００１３】
本発明の実施において好ましくは、前記柱状部には、前記先端面から前記素子本体に向けて凹む凹部が形成され、前記接合層は、前記凹部に接している。
【００１４】
本発明の実施において好ましくは、前記先端面は、前記主面に向けて膨出する凸状である。
【００１５】
本発明の実施において好ましくは、前記基部の構成材料は、アルミニウムを含む。
【００１６】
本発明の実施において好ましくは、前記基部の構成材料は、銅を含む。
【００１７】
本発明の実施において好ましくは、前記金属粉体は、銀を含む。
【００１８】
本発明の実施において好ましくは、前記金属粉体は、銅を含む。
【００１９】
本発明の実施において好ましくは、前記導電部材は、前記厚さ方向に対して直交する第１方向に延び、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列された複数の第１リードと、複数の前記第１リードよりも前記第２方向の一方側に位置する複数の第２リードと、を含み、前記半導体素子は、半導体基板と、前記半導体基板の前記主面に対向する側に積層された半導体層と、を有し、前記半導体層には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成され、複数の前記電極は、前記スイッチング回路に導通し、かつ複数の前記第１リードの前記主面に電気的に接合された複数の第１電極と、前記制御回路に導通し、かつ少なくとも一部が複数の前記第２リードの前記主面に電気的に接合された複数の第２電極と、を含む。
【００２０】
本発明の実施において好ましくは、複数の前記第１リードおよび複数の前記第２リードのそれぞれ一部ずつと、前記半導体素子とを覆う封止樹脂をさらに備え、前記封止樹脂は、前記厚さ方向において前記裏面と同じ側を向く底面と、前記底面につながり、かつ前記第１方向において互いに離間した一対の第１側面と、を有し、複数の前記第１リードの各々は、前記第１方向に延びる主部と、前記主部の前記第１方向の両端につながる一対の側部と、を含み、一対の前記側部の各々は、前記主面および前記裏面の双方につながり、かつ前記第１方向を向く第１端面を有し、前記底面から、複数の前記第１リードの前記裏面が露出し、一対の前記第１側面の各々から、前記第１端面が前記第１側面と面一となるように露出し、一対の前記第１端面の前記第２方向の寸法は、前記主部の前記裏面の前記第２方向の寸法よりも小である。
【００２１】
本発明の実施において好ましくは、一対の前記側部の各々には、前記主面から前記裏面に至り、かつ前記第２方向の両側から前記側部の内方に向けて凹むくびれ部が形成されている。
【００２２】
本発明の実施において好ましくは、一対の前記側部の各々には、前記主面から前記裏面に至り、かつ前記第１端面から前記第１方向に凹むとともに、前記第１端面を２つの領域に分断する切込部が形成されている。
【００２３】
本発明の実施において好ましくは、複数の前記第２リードの各々は、前記主面および前記裏面の双方につながり、かつ前記第２方向を向く第２端面を有し、前記封止樹脂は、前記底面および一対の前記第１側面の双方につながり、かつ前記第２方向において互いに離間した一対の第２側面と、を有し、前記底面から複数の前記第２リードの前記裏面が露出し、前記第２方向の一方側に位置する前記第２側面から、複数の前記第２端面が前記第２側面と面一となるように露出している。
【００２４】
本発明の実施において好ましくは、複数の前記第１リードのうち前記第２方向の他方側に位置する前記第１リードは、前記主部の前記第２方向の他方側から突出する複数の突出部を含み、複数の前記突出部の各々は、前記主面および前記裏面の双方につながり、かつ前記第２方向を向く副端面を有し、前記第２方向の他方側に位置する前記第２側面から、複数の前記副端面が前記第２側面と面一となるように露出している。
【発明の効果】
【００２５】
本発明にかかる半導体装置によれば、フリップチップ接合に用いられる接合層において、エレクトロマイグレーションの発生を抑制することが可能となる。
【００２６】
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態にかかる半導体装置の斜視図である。
【図２】図１に示す半導体装置の平面図（封止樹脂を透過）である。
【図３】図１に示す半導体装置の平面図（半導体素子および封止樹脂を透過）である。
【図４】図１に示す半導体装置の底面図である。
【図５】図１に示す半導体装置の正面図である。
【図６】図１に示す半導体装置の背面図である。
【図７】図１に示す半導体装置の右側面図である。
【図８】図１に示す半導体装置の左側面図である。
【図９】図３の部分拡大図である。
【図１０】図３の部分拡大図である。
【図１１】図３のＸＩ−ＸＩ線に沿う断面図である。
【図１２】図３のＸＩＩ−ＸＩＩ線に沿う断面図である。
【図１３】図３のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
【図１４】図３のＸＩＶ−ＸＩＶ線に沿う断面図である。
【図１５】図１１の部分拡大図（第１電極付近）である。
【図１６】図１１の部分拡大図（第２電極付近）である。
【図１７】本発明の第２実施形態にかかる半導体装置の部分拡大断面図（第１電極付近）である。
【図１８】図１７に示す半導体装置の部分拡大断面図（第２電極付近）である。
【図１９】本発明の第３実施形態にかかる半導体装置の部分拡大断面図（第１電極付近）である。
【図２０】図１９に示す半導体装置の部分拡大断面図（第２電極付近）である。
【発明を実施するための形態】
【００２８】
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
【００２９】
〔第１実施形態〕
図１〜図１６に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、導電部材１０、半導体素子２０、接合層３０および封止樹脂４０を備える。図１に示すように、半導体装置Ａ１０のパッケージ形式は、ＱＦＮ（Quad For Non-Lead Package）である。半導体素子２０は、フリップチップ型のＬＳＩである。半導体素子２０には、その内部にスイッチング回路２１２Ａおよび制御回路２１２Ｂ（それぞれ詳細は後述）が構成されている。半導体装置Ａ１０においては、スイッチング回路２１２Ａにより直流電力（電圧）が交流電力（電圧）に変換される。半導体装置Ａ１０は、たとえばＤＣ／ＤＣコンバータの回路を構成する一要素に用いられる。ここで、図２は、理解の便宜上、封止樹脂４０を透過している。図３は、理解の便宜上、半導体素子２０および封止樹脂４０を透過している。これらの図において、透過した半導体素子２０および封止樹脂４０をそれぞれ想像線（二点鎖線）で示している。
【００３０】
半導体装置Ａ１０の説明においては、導電部材１０の厚さ方向ｚを「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１および図２に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て正方形状である。また、半導体装置Ａ１０の説明においては、便宜上、第２方向ｙにおいて複数の第２リード１２（詳細は後述）が位置する側を「第２方向ｙの一方側」と呼ぶ。第２方向ｙにおいて複数の第１リード１１（詳細は後述）が位置する側を「第２方向ｙの他方側」と呼ぶ。
【００３１】
導電部材１０は、図２に示すように、半導体素子２０を支持するとともに、半導体装置Ａ１０を配線基板に実装するための端子をなしている。図１１〜図１４に示すように、導電部材１０は、その一部が封止樹脂４０に覆われている。導電部材１０は、厚さ方向ｚにおいて互いに反対側を向く主面１０１および裏面１０２を有する。主面１０１は、厚さ方向ｚの一方側を向き、かつ半導体素子２０に対向している。半導体素子２０は、主面１０１に支持されている。主面１０１は、封止樹脂４０に覆われている。裏面１０２は、厚さ方向ｚの他方側を向く。導電部材１０は、単一のリードフレームから構成される。当該リードフレームの構成材料は、たとえば、銅（Ｃｕ）または銅合金である。導電部材１０は、複数の第１リード１１、複数の第２リード１２および一対の第３リード１３を含む。
【００３２】
複数の第１リード１１は、図３および図４に示すように、厚さ方向ｚに沿って視て第２方向ｙに延びる帯状である。複数の第１リード１１は、第２方向ｙに沿って配列されている。半導体装置Ａ１０が示す例においては、複数の第１リード１１は、第１入力端子１１Ａ、第２入力端子１１Ｂおよび出力端子１１Ｃの３つの端子により構成される。複数の第１リード１１は、第２方向ｙの一方側から他方側に向けて第１入力端子１１Ａ、出力端子１１Ｃ、第２入力端子１１Ｂの順に配列されている。第１入力端子１１Ａおよび第２入力端子１１Ｂは、半導体装置Ａ１０において電力変換対象となる直流電力（電圧）が入力される。第１入力端子１１Ａは、正極（Ｐ端子）である。第２入力端子１１Ｂは、負極（Ｎ端子）である。出力端子１１Ｃは、半導体素子２０に構成されたスイッチング回路２１２Ａにより電力変換された交流電力（電圧）が出力される。
【００３３】
図３に示すように、第１入力端子１１Ａは、第２方向ｙにおいて複数の第２リード１２と出力端子１１Ｃとの間に位置する。出力端子１１Ｃは、第２方向ｙにおいて第１入力端子１１Ａと第２入力端子１１Ｂとの間に位置する。第１入力端子１１Ａおよび出力端子１１Ｃの各々は、主部１１１および一対の側部１１２を含む。図３および図４に示すように、主部１１１は、第１方向ｘに延びている。複数の第１リード１１において、半導体素子２０は、主部１１１の主面１０１に支持されている。一対の側部１１２は、主部１１１の第１方向ｘの両端につながっている。図３、図４、図１２および図１３に示すように、一対の側部１１２の各々は、第１端面１１２Ａを有する。第１端面１１２Ａは、第１リード１１の主面１０１および裏面１０２の双方につながり、かつ第１方向ｘを向く。第１端面１１２Ａは、封止樹脂４０から露出している。
【００３４】
図９に示すように、第１入力端子１１Ａおよび出力端子１１Ｃの一対の側部１１２の各々には、くびれ部１１２Ｂが形成されている。くびれ部１１２Ｂは、第１リード１１の主面１０１から裏面１０２に至り、かつ第２方向ｙの両側から側部１１２の内方に向けて凹んでいる。くびれ部１１２Ｂは、封止樹脂４０に接している。くびれ部１１２Ｂにより、第１入力端子１１Ａおよび出力端子１１Ｃにおいて、一対の第１端面１１２Ａの各々の第２方向ｙの寸法ｂは、主部１１１の裏面１０２の第２方向ｙの寸法Ｂよりも小となる。
【００３５】
図３に示すように、第２入力端子１１Ｂは、出力端子１１Ｃよりも第２方向ｙの他方側に位置する。このため、第２入力端子１１Ｂは、複数の第１リード１１のうち第２方向ｙの他方側に位置する。第２入力端子１１Ｂは、主部１１１、一対の側部１１２および複数の突出部１１３を含む。複数の突出部１１３は、主部１１１の第２方向ｙの他方側から突出している。隣り合う２つの突出部１１３の間には、封止樹脂４０が充填されている。図１２に示すように、複数の突出部１１３の各々は、副端面１１３Ａを有する。副端面１１３Ａは、第２入力端子１１Ｂの主面１０１および裏面１０２の双方につながり、かつ第２方向ｙの他方側を向く。副端面１１３Ａは、封止樹脂４０から露出している。図７に示すように、複数の副端面１１３Ａは、第１方向ｘに沿って所定の間隔で配列されている。
【００３６】
図１０に示すように、第２入力端子１１Ｂの一対の側部１１２の各々には、切込部１１２Ｃが形成されている。切込部１１２Ｃは、第２入力端子１１Ｂの主面１０１から裏面１０２に至り、かつ第１端面１１２Ａから第１方向ｘに凹んでいる。これにより、第１端面１１２Ａは、第２方向ｙにおいて互いに離間した２つの領域に分断されている。切込部１１２Ｃによっても、第２入力端子１１Ｂにおいて、一対の第１端面１１２Ａの各々の第２方向ｙの寸法ｂは、主部１１１の裏面１０２の第２方向ｙの寸法Ｂよりも小となる。なお、ここでの寸法ｂは、第１端面１１２Ａの一方の領域の第２方向ｙの寸法ｂ１と、第１端面１１２Ａの他方の領域の第２方向ｙの寸法ｂ２とを足し合わせたもの（ｂ＝ｂ１＋ｂ２）である。切込部１１２Ｃには、封止樹脂４０が充填されている。
【００３７】
図３および図４に示すように、複数の第１リード１１の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。半導体装置Ａ１０が示す例においては、第１入力端子１１Ａおよび出力端子１１Ｃの各々の裏面１０２の面積は、ともに等しい。第２入力端子１１Ｂの裏面１０２の面積は、第１入力端子１１Ａおよび出力端子１１Ｃの各々の裏面１０２の面積よりも大である。
【００３８】
第１入力端子１１Ａ、第２入力端子１１Ｂおよび出力端子１１Ｃの各々において、半導体素子２０が支持される主部１１１の主面１０１には、たとえば銀（Ａｇ）めっきを施してもよい。さらに、第１入力端子１１Ａ、第２入力端子１１Ｂおよび出力端子１１Ｃの各々において、封止樹脂４０から露出する裏面１０２、一対の第１端面１１２Ａおよび複数の副端面１１３Ａには、たとえば錫（Ｓｎ）めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）の順に積層された複数の金属めっきを採用してもよい。
【００３９】
複数の第２リード１２は、図３に示すように、複数の第１リード１１よりも第２方向ｙの一方側に位置する。複数の第２リード１２のいずれか一つは、半導体素子２０に構成された制御回路２１２Ｂの接地端子である。その他の複数の第２リード１２の各々には、制御回路２１２Ｂを駆動させるための電力（電圧）、または制御回路２１２Ｂに伝達するための電気信号が入力される。図３、図４および図１１に示すように、複数の第２リード１２の各々は、第２端面１２１を有する。第２端面１２１は、第２リード１２の主面１０１および裏面１０２の双方につながり、かつ第２方向ｙの一方側を向く。第２端面１２１は、封止樹脂４０から露出している。図８に示すように、複数の第２端面１２１は、第１方向ｘに沿って所定の間隔で配列されている。
【００４０】
図３および図４に示すように、複数の第２リード１２の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。なお、複数の第２リード１２の裏面１０２の面積は、いずれも等しい。半導体素子２０が支持される複数の第２リード１２の裏面１０２には、たとえば銀めっきを施してもよい。さらに、封止樹脂４０から露出する複数の第２リード１２の裏面１０２および第２端面１２１には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
【００４１】
一対の第３リード１３は、図３に示すように、第２方向ｙにおいて第１リード１１（第１入力端子１１Ａ）と、複数の第２リード１２との間に位置する。一対の第３リード１３は、第１方向ｘにおいて互いに離間している。一対の第３リード１３の各々には、半導体素子２０に構成された制御回路２１２Ｂに伝達するための電気信号などが入力される。図３、図４および図１４に示すように、一対の第３リード１３の各々は、第３端面１３１を有する。第３端面１３１は、主面１０１および裏面１０２の双方につながり、かつ第１方向ｘを向く。第３端面１３１は、封止樹脂４０から露出している。第３端面１３１は、複数の第１リード１１の第１端面１１２Ａとともに、第２方向ｙに沿って配列されている。
【００４２】
図３および図４に示すように、一対の第３リード１３の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。半導体素子２０が支持される一対の第３リード１３の主面１０１には、たとえば銀めっきを施してもよい。さらに、封止樹脂４０から露出する一対の第３リード１３の裏面１０２および第３端面１３１には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
【００４３】
半導体素子２０は、図１１〜図１４に示すように、フリップチップ接合により導電部材１０（複数の第１リード１１、複数の第２リード１２および一対の第３リード１３）に電気的に接合され、かつこれらに支持されている。半導体素子２０は、封止樹脂４０に覆われている。図１２〜図１８に示すように、半導体素子２０は、素子本体２１、複数の電極２２、および表面保護膜２３を有する。
【００４４】
素子本体２１は、半導体素子２０の主要部をなす。図１５および図１６に示すように、素子本体２１は、半導体基板２１１、半導体層２１２およびパッシベーション膜２１３を有する。
【００４５】
図１５および図１６に示すように、半導体基板２１１は、その下方において半導体層２１２、パッシベーション膜２１３、複数の電極２２、および表面保護膜２３を支持している。半導体基板２１１の構成材料は、たとえば、Ｓｉ（シリコン）または炭化ケイ素（ＳｉＣ）である。
【００４６】
図１１〜図１４に示すように、半導体層２１２は、半導体基板２１１の導電部材１０の主面１０１に対向する側に積層されている。半導体層２１２は、ドープされる元素量の相違に基づく複数種類のｐ型半導体およびｎ型半導体を含む。半導体層２１２には、スイッチング回路２１２Ａと、スイッチング回路２１２Ａに導通する制御回路２１２Ｂとが構成されている。スイッチング回路２１２Ａは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などである。半導体装置Ａ１０が示す例においては、スイッチング回路２１２Ａは、高電圧領域（上アーム回路）と低電圧領域（下アーム回路）との２つの領域に区分されている。各々の領域は、１つのｎチャンネル型のＭＯＳＦＥＴにより構成されている。制御回路２１２Ｂは、スイッチング回路２１２Ａを駆動させるためのゲートドライバや、スイッチング回路２１２Ａの高電圧領域に対応するブートストラップ回路などが構成されるとともに、スイッチング回路２１２Ａを正常に駆動させるための制御を行う。なお、半導体層２１２には、配線層（図示略）が構成されている。当該配線層により、スイッチング回路２１２Ａと制御回路２１２Ｂとは、相互に導通している。
【００４７】
図１５および図１６に示すように、パッシベーション膜２１３は、半導体層２１２の下面を覆っている。パッシベーション膜２１３は、電気絶縁性を有する。パッシベーション膜２１３は、たとえば、半導体層２１２の下面に接する酸化ケイ素膜（ＳｉＯ２）と、当該酸化ケイ素膜に積層された窒化ケイ素膜（Ｓｉ３Ｎ４）とにより構成される。パッシベーション膜２１３には、厚さ方向ｚに貫通する複数の開口２１３Ａが設けられている。
【００４８】
図１１〜図１４に示すように、複数の電極２２は、素子本体２１の導電部材１０の主面１０１に対向する側から、導電部材１０の主面１０１に向けて突出している。なお、複数の電極２２の上端は、素子本体２１の半導体層２１２に接している。複数の電極２２は、導電部材１０の主面１０１に電気的に接合されている。複数の電極２２は、複数の第１電極２２Ａおよび複数の第２電極２２Ｂを含む。複数の第１電極２２Ａは、半導体層２１２のスイッチング回路２１２Ａに導通している。あわせて、複数の第１電極２２Ａは、複数の第１リード１１の主面１０１に電気的に接合されている。これにより、複数の第１リード１１は、スイッチング回路２１２Ａに導通している。また、複数の第２電極２２Ｂは、半導体層２１２の制御回路２１２Ｂに導通している。あわせて、複数の第２電極２２Ｂの大半は、複数の第２リード１２の主面１０１に電気的に接合されている。残りの第２電極２２Ｂは、一対の第３リード１３の主面１０１に電気的に接合されている。これにより、複数の第２リード１２および一対の第３リード１３は、制御回路２１２Ｂに導通している。
【００４９】
図１５および図１６に示すように、複数の電極２２の各々は、基部２２１および柱状部２２２を有する。基部２２１は、素子本体２１の半導体層２１２に接している。これにより、基部２２１は、半導体層２１２のスイッチング回路２１２Ａおよび制御回路２１２Ｂのいずれかに導通している。基部２２１の構成材料は、アルミニウム（Ａｌ）または銅を含む。その他の基部２２１の構成として、半導体層２１２から下方に向けて銅、ニッケル、パラジウムの順に積層された複数の金属層でもよい。基部２２１は、素子本体２１のパッシベーション膜２１３に接している。基部２２１の一部は、パッシベーション膜２１３の開口２１３Ａから露出している。柱状部２２２は、開口２１３Ａから露出する基部２２１の部分から導電部材１０の主面１０１に向けて突出している。柱状部２２２は、たとえば円柱状である。柱状部２２２の構成材料は、銅を含む。柱状部２２２は、先端面２２２Ａおよび側面２２２Ｂを有する。先端面２２２Ａは、導電部材１０の主面１０１に対向している。側面２２２Ｂは、先端面２２２Ａにつながり、かつ厚さ方向ｚに対して直交する方向を向く。半導体装置Ａ１０においては、柱状部２２２には、先端面２２２Ａから素子本体２１に向けて凹む凹部２２２Ｃが形成されている。なお、複数の電極２２は、電解めっきにより形成される。
【００５０】
図１５および図１６に示すように、表面保護膜２３は、素子本体２１の導電部材１０の主面１０１に対向する側、すなわち素子本体２１のパッシベーション膜２１３を覆っている。複数の電極２２の各々において、柱状部２２２の先端面２２２Ａは、厚さ方向ｚにおいて導電部材１０の主面１０１と表面保護膜２３との間に位置する。半導体装置Ａ１０においては、表面保護膜２３は、複数の電極２２の基部２２１および柱状部２２２の双方に接している。表面保護膜２３は、電気絶縁性を有する。表面保護膜２３の構成材料は、たとえばポリイミドである。
【００５１】
接合層３０は、図１５および図１６に示すように、導電部材１０の主面１０１と、複数の電極２２との双方に接している。接合層３０は、導電性を有する。これにより、複数の電極２２は、導電部材１０の主面１０１に電気的に接合されている。接合層３０は、金属粉体が互いに結合された焼結体である。当該金属粉体は、銀または銅を含む。当該金属粉体は、２００℃〜３００℃の温度条件により焼結体となる。この温度条件によれば、鉛フリーハンダの場合は溶融する。このため、焼結体である接合層３０は、鉛フリーハンダを溶融させる場合と同様の温度条件で形成することができる。複数の電極２２の各々において、接合層３０は、柱状部２２２の先端面２２２Ａおよび側面２２２Ｂの双方に接している。半導体装置Ａ１０においては、接合層３０は、柱状部２２２の凹部２２２Ｃにも接している。
【００５２】
封止樹脂４０は、図５〜図８に示すように、頂面４１、底面４２、一対の第１側面４３１および一対の第２側面４３２を有する。封止樹脂４０の構成材料は、たとえば黒色のエポキシ樹脂である。
【００５３】
図１１〜図１４に示すように、頂面４１は、厚さ方向ｚにおいて導電部材１０の主面１０１と同じ側を向く。図５〜図８に示すように、底面４２は、頂面４１とは反対側を向く。図４に示すように、底面４２から、複数の第１リード１１の裏面１０２、複数の第２リード１２の裏面１０２、および一対の第３リード１３の裏面１０２が露出している。
【００５４】
図７および図８に示すように、一対の第１側面４３１は、頂面４１および底面４２の双方につながり、かつ第１方向ｘを向く。一対の第１側面４３１は、第２方向ｙにおいて互いに離間している。図１２〜図１４に示すように、一対の第１側面４３１の各々から、複数の第１リード１１の第１端面１１２Ａと、第３リード１３の第３端面１３１とが、第１側面４３１と面一となるように露出している。
【００５５】
図５および図６に示すように、一対の第２側面４３２は、頂面４１、底面４２および一対の第１側面４３１のいずれにもつながり、かつ第２方向ｙを向く。一対の第２側面４３２は、第１方向ｘにおいて互いに離間している。図１１に示すように、第２方向ｙの一方側に位置する第２側面４３２から、複数の第２リード１２の第２端面１２１が、第２側面４３２と面一となるように露出している。第２方向ｙの他方側に位置する第２側面４３２から、第２入力端子１１Ｂ（第１リード１１）の複数の副端面１１３Ａが、第２側面４３２と面一となるように露出している。
【００５６】
次に、半導体装置Ａ１０の作用効果について説明する。
【００５７】
半導体装置Ａ１０は、主面１０１を有する導電部材１０と、素子本体２１、および主面１０１に電気的に接合された複数の電極２２を有する半導体素子２０と、主面１０１と複数の電極２２との双方に接する接合層３０とを備える。複数の電極２２の各々は、素子本体２１の主面１０１に対向する側に接する基部２２１と、基部２２１から主面１０１に向けて突出し、かつ接合層３０に接する柱状部２２２とを有する。これにより、半導体素子２０はフリップチップ接合により導電部材１０に電気的に接合されている。接合層３０は、金属粉体が互いに結合された焼結体である。当該焼結体の融点は、ハンダの融点の５倍近い約１，０００℃（金属粉体が銀または銅である場合）に設定することができる。したがって、半導体装置Ａ１０によれば、フリップチップ接合に用いられる接合層３０において、エレクトロマイグレーションの発生を抑制することが可能となる。
【００５８】
半導体素子２０の電極２２の柱状部２２２は、導電部材１０の主面１０１に対向する先端面２２２Ａと、側面２２２Ｂとを有する。接合層３０は、先端面２２２Ａおよび側面２２２Ｂの双方に接している。これにより、柱状部２２２に対する接合層３０の接触面積が増加するため、接合層３０における電流密度を減少させることができる。したがって、接合層３０におけるエレクトロマイグレーションの発生をさらに抑制することができる。
【００５９】
半導体装置Ａ１０においては、半導体素子２０の電極２２の柱状部２２２には、先端面２２２Ａから素子本体２１に向けて凹む凹部２２２Ｃが形成されている。凹部２２２Ｃは、接合層３０に接している。これにより、接合層３０には、柱状部２２２に対する投錨効果（アンカー効果）が発生する。このため、柱状部２２２と接合層３０との接合強度の向上を図ることができる。
【００６０】
半導体素子２０の素子本体２１の半導体層２１２には、スイッチング回路２１２Ａが構成されている。スイッチング回路２１２Ａには、複数の電極２２に含まれる複数の第１電極２２Ａが導通している。一方、導電部材１０に含まれ、かつ複数の第１電極２２Ａが電気的に接合される複数の第１リード１１の裏面１０２は、封止樹脂４０の底面４２から露出している。これにより、半導体装置Ａ１０の使用の際、スイッチング回路２１２Ａの駆動により半導体素子２０から発生した熱を、効率よく外部に放熱させることができる。
【００６１】
複数の第１電極２２Ａの各々は、先述のとおり基部２２１および柱状部２２２を有する。柱状部２２２の構成材料は、銅を含む。柱状部２２２は、ボンディングワイヤよりも長さが小であり、かつ横断面積が大である。このため、第１リード１１と基部２２１とをボンディングワイヤにより接続させた場合と比較して、第１リード１１とスイッチング回路２１２Ａとの間における寄生抵抗を低減させることができる。寄生抵抗が低減されると、スイッチング回路２１２Ａにおけるオン抵抗およびノイズが低減されるという効果が得られる。
【００６２】
複数の第１リード１１の各々は、第１方向ｘに延びる主部１１１と、主部１１１の第１方向ｘの両端につながる一対の側部１１２を有する。一対の側部１１２の各々は、第１方向ｘを向き、かつ封止樹脂４０の第１側面４３１から露出する第１端面１１２Ａを有する。一対の第１端面１１２Ａの各々は、第１側面４３１と面一である。第２方向ｙにおいて、一対の第１端面１１２Ａの各々の寸法ｂは、主部１１１の裏面１０２の寸法Ｂよりも小である。これにより、一対の第１端面１１２Ａの各々の面積を、従来のＱＦＮの半導体装置におけるこれらの面積よりも小とすることができる。このため、半導体装置Ａ１０の製造において、ブレードダイシングによる個片化を行った際、一対の第１端面１１２Ａにおける金属バリの発生が抑制される。金属バリの発生が抑制されると、配線基板に対する半導体装置Ａ１０の実装性の向上を図ることができる。
【００６３】
図９に示すように、複数の第１リード１１（第１入力端子１１Ａおよび出力端子１１Ｃ）の一対の側部１１２の各々には、くびれ部１１２Ｂが形成されている。これにより、第２方向ｙにおいて、一対の第１端面１１２Ａの各々の寸法ｂを、第１リード１１の主部１１１の裏面１０２の寸法Ｂよりも小とすることができる。また、くびれ部１１２Ｂは、第１方向ｘにおいて封止樹脂４０に接している。これにより、複数の第１リード１１が封止樹脂４０の一対の第１側面４３１から抜け出すことを防止できる。
【００６４】
図１０に示すように、第１リード１１（第２入力端子１１Ｂ）の一対の側部１１２の各々には、切込部１１２Ｃが形成されている。これによっても、第２方向ｙにおいて、一対の第１端面１１２Ａの各々の寸法ｂを、第１リード１１の主部１１１の裏面１０２の寸法Ｂよりも小とすることができる。切込部１１２Ｃには、封止樹脂４０が充填されている。これにより、第１リード１１は、第１方向ｘにおいて封止樹脂４０に接する構成となる。したがって、第１リード１１が封止樹脂４０の一対の第１側面４３１から抜け出すことを防止できる。
【００６５】
第２入力端子１１Ｂは、主部１１１の第２方向ｙの他方側から突出する複数の突出部１１３を含む。複数の突出部１１３の各々は、第２方向ｙを向く副端面１１３Ａを有する。複数の副端面１１３Ａは、第２方向ｙの他方側に位置する封止樹脂４０の第２側面４３２から露出している。これにより、第２入力端子１１Ｂは、第２方向ｙの他方側において封止樹脂４０に接する構成となる。したがって、第２入力端子１１Ｂが第２方向ｙの他方側に位置する第２側面４３２から抜け出すことを防止できる。
【００６６】
複数の第１リード１１の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。これにより、複数の第１リード１１は、厚さ方向ｚの裏面１０２が向く側において封止樹脂４０に接する構成となる。したがって、複数の第１リード１１が封止樹脂４０の底面４２から抜け出すことを防止できる。また、半導体素子２０の複数の第１電極２２Ａが電気的に接合される複数の第１リード１１の主面１０１の面積をより広くとることができる。これにより、複数の第１電極２２Ａの増加を図ることが可能である。
【００６７】
導電部材１０は、複数の電極２２に含まれる複数の第２電極２２Ｂの少なくとも一部が電気的に接合される複数の第２リード１２をさらに含む。複数の第２リード１２の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。したがって、先述した第１リード１１の主面１０１および裏面１０２の関係と同様に、複数の第２リード１２が封止樹脂４０の底面４２から抜け出すことを防止できる。また、複数の第２電極２２Ｂが電気的に接合される複数の第２リード１２の主面１０１の面積をより広くとることができるため、複数の第２電極２２Ｂの増加を図ることが可能である。
【００６８】
〔第２実施形態〕
図１７および図１８に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０の同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１７の断面位置は、図１５の断面位置と同一である。図１８の断面位置は、図１６の断面位置と同一である。
【００６９】
半導体装置Ａ２０は、半導体素子２０の複数の電極２２の構成が、先述した半導体装置Ａ１０における構成と異なる。
【００７０】
図１７および図１８に示すように、複数の電極２２（複数の第１電極２２Ａおよび複数の第２電極２２Ｂ）の各々において、柱状部２２２の先端面２２２Ａは、導電部材１０の主面１０１に向けて膨出する凸状である。
【００７１】
次に、半導体装置Ａ２０の作用効果について説明する。
【００７２】
半導体装置Ａ２０は、主面１０１を有する導電部材１０と、素子本体２１、および主面１０１に電気的に接合された複数の電極２２を有する半導体素子２０と、主面１０１と複数の電極２２との双方に接する接合層３０とを備える。複数の電極２２の各々は、素子本体２１の主面１０１に対向する側に接する基部２２１と、基部２２１から主面１０１に向けて突出し、かつ接合層３０に接する柱状部２２２とを有する。接合層３０は、金属粉体が互いに結合された焼結体である。したがって、半導体装置Ａ２０によっても、フリップチップ接合に用いられる接合層３０において、エレクトロマイグレーションの発生を抑制することが可能となる。
【００７３】
半導体装置Ａ２０では、複数の電極２２の各々において、柱状部２２２の先端面２２２Ａは、導電部材１０の主面１０１に向けて膨出する凸状である。これにより、半導体素子２０をフリップチップ接合により導電部材１０に電気的に接合させる際、主面１０１と柱状部２２２との間に介在する接合層３０が厚さ方向ｚに対して直交する方向に押し広げられる。押し広げられた接合層３０は、柱状部２２２の側面２２２Ｂに接触する。このため、側面２２２Ｂに対する接合層３０の接触面積がより増加するため、接合層３０における電流密度を減少させることができる。したがって、接合層３０におけるエレクトロマイグレーションの発生を、先述した半導体装置Ａ１０よりもさらに抑制することができる。
【００７４】
〔第３実施形態〕
図１９および図２０に基づき、本発明の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０の同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１９の断面位置は、図１５の断面位置と同一である。図２０の断面位置は、図１６の断面位置と同一である。
【００７５】
半導体装置Ａ３０は、半導体素子２０の複数の電極２２および表面保護膜２３の構成が、先述した半導体装置Ａ１０における構成と異なる。
【００７６】
図１９および図２０に示すように、複数の電極２２（複数の第１電極２２Ａおよび複数の第２電極２２Ｂ）の各々において、柱状部２２２の先端面２２２Ａは、導電部材１０の主面１０１に対して平行である。
【００７７】
図１９および図２０に示すように、表面保護膜２３は、複数の電極２２の柱状部２２２から離間している。表面保護膜２３には、厚さ方向ｚに貫通する複数の開口２３１が設けられている。複数の開口２３１の各々から、第１電極２２Ａおよび第２電極２２Ｂのいずれかの柱状部２２２が露出している。これにより、複数の電極２２の形成の際、柱状部２２２の体積を、先述した半導体装置Ａ１０および半導体装置Ａ２０の各々の柱状部２２２の体積よりも大にすることができる。
【００７８】
次に、半導体装置Ａ３０の作用効果について説明する。
【００７９】
半導体装置Ａ３０は、主面１０１を有する導電部材１０と、素子本体２１、および主面１０１に電気的に接合された複数の電極２２を有する半導体素子２０と、主面１０１と複数の電極２２との双方に接する接合層３０とを備える。複数の電極２２の各々は、素子本体２１の主面１０１に対向する側に接する基部２２１と、基部２２１から主面１０１に向けて突出し、かつ接合層３０に接する柱状部２２２とを有する。接合層３０は、金属粉体が互いに結合された焼結体である。したがって、半導体装置Ａ３０によっても、フリップチップ接合に用いられる接合層３０において、エレクトロマイグレーションの発生を抑制することが可能となる。
【００８０】
半導体装置Ａ３０においては、半導体素子２０の表面保護膜２３は、複数の電極２２の柱状部２２２から離間している。これにより、柱状部２２２の体積を、先述した半導体装置Ａ１０および半導体装置Ａ２０の各々の柱状部２２２の体積よりも大にすることができる。このため、柱状部２２２に対する接合層３０の接触面積がより増加するため、接合層３０における電流密度を減少させることができる。したがって、接合層３０におけるエレクトロマイグレーションの発生を、先述した半導体装置Ａ１０よりもさらに抑制することができる。
【００８１】
半導体装置Ａ１０〜半導体装置Ａ３０が示す例において、導電部材１０は、同一のリードフレームから構成された複数のリード（複数の第１リード１１、複数の第２リード１２および一対の第３リード１３）を対象としている。その他の導電部材１０の構成として、絶縁基板と、当該絶縁基板の上に配置され、かつ互いに離間した複数の領域を有する導電層とを備えるものでもよい。
【００８２】
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【００８３】
Ａ１０，Ａ２０，Ａ３０：半導体装置
１０：導電部材
１０１：主面
１０２：裏面
１１：第１リード
１１Ａ：第１入力端子
１１Ｂ：第２入力端子
１１Ｃ：出力端子
１１１：主部
１１２：側部
１１２Ａ：第１端面
１１２Ｂ：くびれ部
１１２Ｃ：切込部
１１３：突出部
１１３Ａ：副端面
１２：第２リード
１２１：第２端面
１３：第３リード
１３１：第３端面
２０：半導体素子
２１：素子本体
２１１：半導体基板
２１２：半導体層
２１２Ａ：スイッチング回路
２１２Ｂ：制御回路
２１３：パッシベーション膜
２１３Ａ：開口
２２：電極
２２Ａ：第１電極
２２Ｂ：第２電極
２２１：基部
２２２：柱状部
２２２Ａ：先端面
２２２Ｂ：側面
２２２Ｃ：凹部
２３：表面保護膜
２３１：開口
３０：接合層
４０：封止樹脂
４１：頂面
４２：底面
４３１：第１側面
４３２：第２側面
Ｂ：寸法
ｂ，ｂ１，ｂ２：寸法
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向
【図１】
2020077723.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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