(57)【要約】【課題】金属配線とビアメタルとの電気的なショート不良を低減することが可能な半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、半導体基板と、半導体基板上に設けられた第１ビアと、第１ビア上に設けられた金属配線と、金属配線上に設けられた第２ビアと、を備える。金属配線の第１方向で互いに対向する側面の一方と、第２ビアの第１方向で互いに対向する側面の一方とは、第１方向における位置が一致している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１ビアと、
前記第１ビア上に設けられた金属配線と、
前記金属配線上に設けられた第２ビアと、を備え、
前記金属配線の第１方向で互いに対向する側面の一方と、前記第２ビアの前記第１方向で互いに対向する側面の一方とは、前記第１方向における位置が一致している、半導体装置。
【請求項２】
前記金属配線は複数有し、隣接する前記金属配線間にエアギャップが設けられている、請求項１に記載の半導体装置。
【請求項３】
前記第２ビアと前記金属配線との間にバリアメタルが設けられている、請求項１または２に記載の半導体装置。
【請求項４】
前記バリアメタルが、前記第２ビアの他方の側面にも設けられている、請求項３に記載の半導体装置。
【請求項５】
前記第１ビア、前記金属配線および前記第２ビアは同じ金属材料を含む、請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記金属配線の前記第１方向で互いに対向する側面の他方と、前記第２ビアの前記第１方向で互いに対向する側面の他方とは、前記第１方向における位置が一致している、請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
複数の前記金属配線が、前記第１方向に等間隔に設けられている、請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１ビアは、前記半導体基板上に電極層と絶縁層とが交互に積層された積層体を貫通するメモリ素子膜と電気的に接続する、請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１ビアは、前記半導体基板上に形成されたトランジスタと電気的に接続する、請求項１から７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程には、金属配線上にビアを形成する工程がある。このとき、金属配線上のビアの位置がずれると、ビアが形成された金属配線と隣接する他の金属配線との距離が短くなる。この場合、電気的なショート不良が起こり得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３１３３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、金属配線とビアとの電気的なショート不良を低減することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体装置は、半導体基板と、半導体基板上に設けられた第１ビアと、第１ビア上に設けられた金属配線と、金属配線上に設けられた第２ビアと、を備える。金属配線の第１方向で互いに対向する側面の一方と、第２ビアの第１方向で互いに対向する側面の一方とは、第１方向における位置が一致している。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の概略的な構成を示す断面図である。
【図２】素子層の構造の一例を示す断面図である。
【図３】ホールおよびバリアメタルを形成する工程を説明する断面図である。
【図４】金属膜を形成する工程を説明する断面図である。
【図５】金属膜の上半部の一部をエッチングする工程を説明する断面図である。
【図６】絶縁膜を形成する工程を説明する断面図である。
【図７】金属膜および絶縁膜をエッチングする工程を説明する断面図である。
【図８】第２実施形態に係る半導体装置の概略的な構成を示す断面図である。
【図９】第２実施形態においてバリアメタルおよび金属膜を形成する工程を説明する断面図である。
【図１０】第２実施形態において、絶縁膜および金属膜をエッチングする工程を説明する断面図である。
【図１１】第３実施形態に係る半導体装置の概略的な構成を示す断面図である。
【図１２】第３実施形態において、バリアメタルおよび金属膜を形成する工程を説明する断面図である。
【図１３】第３実施形態において、絶縁膜、バリアメタル、および金属膜をエッチングする工程を説明する断面図である。
【図１４】第４実施形態に係る半導体装置の概略的な構成を示す断面図である。
【図１５】第４実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１６】第５実施形態に係る半導体装置の概略的な構成を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略的な構成を示す断面図である。図１に示す半導体装置１は、メモリセルが積層された３次元型半導体メモリである。この半導体装置１は、半導体基板１０と、素子層２０と、コンタクト層３０と、配線層４０と、ビア層５０と、絶縁膜６０と、を備える。
半導体基板１０は、例えばシリコン基板である。半導体基板１０上には、素子層２０が設けられている。ここで、図２を参照して素子層２０の構造について説明する。
【０００９】
図２は、素子層２０の構造の一例を示す断面図である。図２に示す素子層２０は、積層体２１およびメモリ素子膜２２を有する。積層体２１では、複数の電極層２１１と複数の絶縁層２１２とが交互に積層されている。各電極層２１１は、例えばタングステン層（Ｗ）であり、メモリ素子膜２２に電気的に接続されるワードラインとして機能する。一方、各絶縁層２１２は、例えば酸化シリコン層（ＳｉＯ２）である。
【００１０】
メモリ素子膜２２は、積層体２１内をＺ方向に貫通するホール内に形成される。このホールの外周部に電荷ブロック膜２２１が形成される。電荷ブロック膜２２１の内側に電荷蓄積膜２２２が形成される。電荷蓄積膜２２２の内側にトンネル絶縁膜２２３が形成される。トンネル絶縁膜２２３の内側にチャネル膜２２４が形成される。チャネル膜２２４の内側にコア膜２２５が形成される。
【００１１】
電荷ブロック膜２２１、トンネル絶縁膜２２３およびコア膜２２５は、例えば酸化シリコン膜である。電荷蓄積膜２２２は、例えば窒化シリコン膜（ＳｉＮ）である。チャネル膜２２４は、例えばポリシリコン膜である。
【００１２】
図１に示すように、素子層２０上にはコンタクト層３０が設けられる。コンタクト層３０では、コンタクト３１（第１ビア）が絶縁膜３２を貫通している。コンタクト３１は、上述したメモリ素子膜２２のチャネル膜２２４と電気的に接続される。また、コンタクト３１と絶縁膜３２との間にはバリアメタル３３が形成される。なお、コンタクト３１とチャネル膜２２４との間にさらに別のコンタクトを設けて電気的に接続してもよい。
【００１３】
コンタクト３１の材料は、例えばタングステンである。絶縁膜３２は、例えば酸化シリコン膜である。バリアメタル３３の材料は、例えば窒化チタン（ＴｉＮ）である。なお、図１には、１つのコンタクト３１しか示されていないが、コンタクト３１の数は、２つ以上であってもよい。
【００１４】
コンタクト層３０上には、配線層４０が設けられる。配線層４０には、Ｙ方向に延びる複数の金属配線４１がＸ方向に等間隔に形成される。複数の金属配線４１のうちの１つは、コンタクト３１に電気的に接続される。図１において、コンタクト３１は左端の金属配線４１と接するように接続されているが、中央および右端の金属配線４１もＹ方向において図示しない別のメモリ素子膜と図示しない別のコンタクトを介して接続される。すなわち、それぞれの金属配線４１はＹ方向において、図示しないメモリ素子膜とコンタクトを介して電気的に接続されている。金属配線４１は、コンタクト３１と同じ金属材料、例えばタングステンで形成される。なお、図１には、３本の金属配線４１が示されているが、金属配線４１の本数は、特に制限されない。
【００１５】
配線層４０上には、ビア層５０が形成される。ビア層５０では、ビア５１（第２ビア）の側面の一部が絶縁膜５２で覆われている。ビア５１は、複数の金属配線４１の少なくとも１つに電気的に接続される。図１において、ビア５１は中央の金属配線４１上に形成されているが、Ｙ方向において左端および右端の金属配線４１は図示しない別のビアと接続される。ビア５１は、コンタクト３１および金属配線４１と同じ金属材料、例えばタングステンで形成される。絶縁膜５２は、例えば酸化シリコン膜である。なお、コンタクト３１、金属配線４１およびビア５１の材料はタングステンに限定されず、銅またはアルミニウム等の別の導電性材料でもよい。
【００１６】
ビア層５０上には絶縁膜６０が形成される。絶縁膜６０は、例えば酸化シリコン膜である。絶縁膜６０によって、配線層４０およびビア層５０の下部にエアギャップ７０が形成される。このエアギャップ７０によって、金属配線４１同士が隔てられる。エアギャップ７０の底部（下端）は、例えば、コンタクト層３０にまで達する。これにより、コンタクト３１の一部が部分的に除去された切欠状となる。なお、絶縁膜６０内に別の導電部材を形成し、ビア５１と電気的に接続することが考えられる。
【００１７】
以下、上述した半導体装置１の製造方法について説明する。ここでは、コンタクト層３０、配線層４０およびビア層５０の製造工程について説明する。
【００１８】
まず、図３に示すように、コンタクト層３０の絶縁膜３２にホール３４を形成し、このホール３４の内周面および絶縁膜３２の上面にバリアメタル３３を形成する。ホール３４は、メモリ素子膜２２上に形成される。
【００１９】
次に、図４に示すように、金属膜８０がホール３４内に埋め込まれるとともに、絶縁膜３２の上面全体に形成される。金属膜８０のうち、ホール３４内に埋め込まれる部分が、コンタクト３１に相当する。また、絶縁膜３２の上面全体に形成された金属膜８０は、後述の工程で、金属配線４１およびビア５１に加工される部分である。
【００２０】
次に、図５に示すように、金属膜８０の上半部の一部をエッチングする。エッチングパターンは、例えばリソグラフィーによって形成される。このとき、上半部の残りの部分８０ａがビア５１に加工され、エッチングされなかった部分８０ｂが金属配線４１に加工される。
【００２１】
次に、図６に示すように、部分８０ｂの上面および部分８０ａの側面に絶縁膜５２を形成する。絶縁膜５２は、部分８０ｂおよび部分８０ａを全体的に覆うように形成された後、研磨工程によって、図５に示す形状に加工される。
【００２２】
次に、図７に示すように、例えば、ＲＩＥ（Reactive Ion Etching）によって、部分８０ｂおよび絶縁膜５２を所望の金属配線４１パターンに沿ってエッチングする。これにより、部分８０ｂが金属配線４１に加工され、部分８０ａがビア５１に加工される。
【００２３】
図７に示すエッチング工程では、金属配線４１およびビア５１が同時に加工される。そのため、仮に、金属膜８０の部分８０ａの位置が、設計位置に対してＸ方向(第１方向)にずれていたとしても、ずれた部分は、部分８０ｂと同時にエッチングされる。これにより、ビア５１の側面５１ａと金属配線の側面４１ａとの境界に段差はなく平坦になる。換言すると、金属配線４１のＸ方向で互いに対向する側面の一方と、ビア５１のＸ方向で互いに対向する側面の一方とは、Ｘ方向における位置が一致している。そのため、図７において、ビア５１と、このビア５１と電気的に接続される金属配線４１にＸ方向で隣接する他の金属配線４１との距離が十分に確保される。
【００２４】
また、エッチングは、コンタクト３１の上端部が部分的にエッチングされた段階でエッチングをストップする。これにより、コンタクト３１の上端部が切欠形状となり、コンタクト３１と、コンタクト３１に接続された金属配線４１に隣接する金属配線４１との距離を確保することができ、電気的なショート不良を抑制できる。
【００２５】
その後、図１に示すように、絶縁膜６０が形成される。このとき、絶縁膜６０は、ビア層５０の上部で終端する。そのため、エアギャップ７０が、ビア層５０の下部、および配線層４０における金属配線４１間の隙間に形成される。
【００２６】
以上説明した本実施形態によれば、金属配線４１およびビア５１を同時に加工することによって、ビア５１と、このビア５１と電気的に接続される金属配線４１にＸ方向で隣接する他の金属配線４１との距離が十分に確保される。よって、電気的なショート不良を低減することが可能となる。
【００２７】
(第２実施形態)
図８は、第２実施形態に係る半導体装置の概略的な構成を示す断面図である。図１に示す第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００２８】
図８に示す半導体装置２では、バリアメタル５３が、ビア５１の側面５１ａとＸ方向で対向する側面および底面に形成される。換言すると、断面Ｌ字形のバリアメタル５３がビア５１に形成される。バリアメタル５３の材料は、バリアメタル３３と同じ材料、例えば窒化チタンである。第２実施形態において、金属配線４１とビア５１の材料は同一でもよく、異なっていてもよい。
【００２９】
以下、上述した半導体装置２の製造方法について説明する。ここでは、配線層４０およびビア層５０の製造工程について説明する。
【００３０】
まず、図９に示すように、絶縁膜５２にバリアメタル５３および金属膜８１を形成する。バリアメタル５３は、絶縁膜５２を貫通するビアの内周部に形成される。一方、金属膜８１は、バリアメタル５３の形成後、上記ビア内に埋め込まれる。金属膜８１は、ビア５１に加工される膜である。なお、絶縁膜５２は、金属膜８２上に形成されている。金属膜８２は、金属配線４１に加工される膜である。
【００３１】
次に、図１０に示すように、ＲＩＥにより、絶縁膜５２、金属膜８１、金属膜８２をエッチングする。このエッチング工程では、金属配線４１のパターンに対応するマスク９０がビア５１上および絶縁膜５２上に形成される。その結果、金属膜８１がビア５１に形成され、金属膜８２が、複数の金属配線４１に加工される。マスク９０は、例えばカーボン膜であり、金属配線４１の形成後に除去される。
【００３２】
図１０に示すエッチング工程では、仮に、金属膜８１の位置が、設計位置に対してＸ方向にずれていたとしても、ずれた部分は、絶縁膜５２と同時にエッチングされる。これにより、第１実施形態と同様に、ビア５１の側面５１ａと金属配線の側面４１ａとの境界に段差はなく平坦になる。
【００３３】
その後、図８に示すように、絶縁膜６０が、第１実施形態と同様に形成される。そのため、エアギャップ７０が、ビア層５０の下部、および配線層４０における金属配線４１間の隙間に形成される。
【００３４】
以上説明した本実施形態によれば、ビア５１に加工される金属膜８１を金属配線４１に加工される金属膜８２上に予め形成することによって、ビア５１と他の金属配線４１との距離が十分に確保される。よって、電気的なショート不良を低減することが可能となる。
【００３５】
（第３実施形態）
図１１は、第３実施形態に係る半導体装置の概略的な構成を示す断面図である。図８に示す第２実施形態に係る半導体装置２と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００３６】
図１１に示す半導体装置３では、第２実施形態で説明したバリアメタル５３が、ビア５１の底面に形成される。換言すると、バリアメタル５３は、金属配線４１との境界に形成される。第３実施形態において、金属配線４１とビア５１の材料は同一でもよく、異なっていてもよい。
【００３７】
以下、上述した半導体装置３の製造方法について説明する。ここでは、配線層４０およびビア層５０の製造工程について説明する。
【００３８】
まず、図１２に示すように、第２実施形態と同様の方法で、絶縁膜５２にバリアメタル５３および金属膜８１を形成する。ただし、本実施形態では、金属膜８１を埋め込むビアの口径ｄが第２実施形態よりも広い。具体的には、口径ｄは、金属配線４１のＸ方向における幅の２倍以下まで拡大してもよい。
【００３９】
次に、図１３に示すように、ＲＩＥにより、絶縁膜５２、金属膜８１、金属膜８１の側面に形成されたバリアメタル５３、および金属膜８２をエッチングする。このエッチング工程では、第２実施形態と同様に、マスク９０が用いられる。その結果、金属膜８１がビア５１に形成され、金属膜８２が、複数の金属配線４１に加工される。
【００４０】
例えば、金属配線４１を形成した後、ビア５１を形成する方法では、ビア５１と、ビア５１に接続される金属配線４１の隣に形成された他の金属配線４１との距離を確保するために、ビアの口径ｄを最小限にする必要がある。
【００４１】
一方、本実施形態によれば、金属配線４１よりも外側にあるビア５１は、金属膜８１の加工時に除去される。つまり、他の金属配線４１に接しない程度までビアの口径ｄを拡大しても、配線層４０の形成時のＲＩＥによって、余分な金属膜８１が除去される。これにより、ビア５１および金属配線４１では、側面５１ａと側面４１ａの境界だけでなく、側面５１ａとＸ方向で対向する側面５１ｂと側面４１ａとＸ方向で対向する側面４１ｂｔの境界も段差がなく、平坦になる。これにより、ビア５１と他の金属配線４１との距離が十分に確保されるので、電気的なショート不良を抑制することができる。
【００４２】
また、ビアの口径ｄを拡大することができれば、口径ｄと深さの比であるアスペクト比が低下するので、ＲＩＥ工程の生産性改善や、形成パターン拡大によるリソグラフィコストの低下も可能となる。
【００４３】
なお、上述した第２実施形態および第３実施形態では、バリアメタル５３は、金属配線４１およびビア５１と同じ金属材料を含んでいてもよい。この金属材料がタングステンの場合、バリアメタル５３は、例えば窒化タングステンである。
【００４４】
（第４実施形態）
図１４は、第４実施形態に係る半導体装置の概略的な構成を示す断面図である。図８に示す第２実施形態に係る半導体装置２と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００４５】
図１４に示す半導体装置４のビア層５０では、絶縁膜５２の下に絶縁膜５４が形成されている。すなわち、ビア層５０の絶縁膜は、組成が異なる複数の層で形成されている。絶縁膜５４は、例えば窒化シリコン膜である。第４実施形態において、金属配線４１とビア５１の材料は同一でもよく、異なっていてもよい。
【００４６】
図１５は、半導体装置４の製造工程の一部を示す断面図である。図１５では、金属膜８２上に絶縁膜５４および絶縁膜５２を順次に成膜した後、バリアメタル５３および金属膜８１を形成する。
【００４７】
次に、第２実施形態または第３実施形態で説明したように、マスク９０を用いたエッチングにより配線層４０とビア層５０を同時に加工する。このとき、絶縁膜５４により、ビア層５０と配線層４０との間で加工条件を分けることが可能となり、加工形状を改善することができる。
【００４８】
ビア層５０のＲＩＥ工程では、絶縁膜５２と金属膜８１を同時に加工する必要があるため、それぞれのエッチング比ができるだけ等しくなるようにエッチングすることが求められる。一方、配線層４０のＲＩＥ工程では、金属膜８２のみをエッチングすることが求められるため、加工条件がビア層５０と異なることが想定される。
【００４９】
そこで、本実施形態のように、ビア層５０の絶縁膜が、例えば窒化シリコン膜である絶縁膜５４と、酸化シリコン膜である絶縁膜５２とを有する二層構造であれば、窒化シリコン膜を酸化シリコン膜加工時のストッパーとして用いることが可能となる。これにより、加工形状を改善することができる。
【００５０】
(第５実施形態)
図１６は、第５実施形態に係る半導体装置の概略的な構成を示す断面図である。上述した図１に示す第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００５１】
上述した第１実施形態〜第４実施形態では、メモリ素子が素子層２０に設けられている。一方、本実施形態に係る半導体装置５の素子層２０には、ＭＩＳ（Metal Insulator Semiconductor）トランジスタ等のスイッチング素子が設けられている。
【００５２】
図１６に示す素子層２０は、第１拡散層２３、第２拡散層２４、ゲート電極２５、およびゲート絶縁膜２６を有する。第１拡散層２３および第２拡散層２４の一方は、ドレイン領域であり、他方はソース領域である。第１拡散層２３はコンタクト３１ａに接続され、第２拡散層２４は、コンタクト３１ｂに接続されている。ゲート電極２５は、コンタクト３１ｃに接続されている。ゲート絶縁膜２６は、ゲート電極２５と各拡散層との間に設けられている。コンタクト３１ａ、コンタクト３１ｂ、およびコンタクト３１ｃの外面は、バリアメタル３３で覆われ、各コンタクトは絶縁膜３５で絶縁されている。
【００５３】
本実施形態に係る半導体装置５も、上述した第１実施形態〜第４実施形態のいずれかと同じ製法で、配線層４０およびビア層５０を形成する。そのため、ビア５１と、このビア５１と電気的に接続される金属配線４１にＸ方向で隣接する他の金属配線４１との距離が十分に確保される。よって、電気的なショート不良を低減することが可能となる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５５】
１〜５：半導体装置、１０：半導体基板、２０：素子層、２１：積層体、２２：メモリ素子膜、２３：第１拡散層、２４：第２拡散層、２５：ゲート電極、２６：ゲート絶縁膜、３０：コンタクト層、３１：コンタクト(第１ビア)、４０：配線層、５０：ビア層、５１：ビア、５３：バリアメタル、７０：エアギャップ、２１１：電極層、２１２：絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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