(57)【要約】【課題】終端部におけるアバランシェ耐量を向上させた半導体装置を提供する。【解決手段】半導体装置は、第１導電形の第１半導体層および第２導電形の前記第２半導体層を含む半導体部を備える。前記第１半導体層および前記第２半導体層は、前記半導体部の前記表面に沿った第１方向に交互に配置され、前記半導体部の裏面から前記表面に向かう第２方向に並んだ複数の部分をそれぞれ含む。前記複数の部分のうちの前記第２方向における同じレベルに位置する部分に含まれる第１導電形不純物の量と第２導電形不純物の量の大小関係は、前記活性領域に位置する第１半導体層および第２半導体層において、第２半導体層の中央のレベルを境界とした上下で反転し、前記終端領域に位置する第１半導体層および第２半導体層では、前記第２方向に並んだ部分間で交互に反転する。【選択図】図１
2020043101.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、
前記半導体部の表面上に設けられた第１電極と、
前記半導体部の裏面上に設けられた第２電極と、
前記半導体部と前記第１電極との間に設けられた制御電極と、
を備え、
前記第１半導体層および前記第２半導体層は、前記半導体部の表面に沿った第１方向に交互に配置され、
前記半導体部は、前記第２半導体層と前記第１電極との間に設けられた第２導電形の第３半導体層と、前記第３半導体層と前記第１電極との間の設けられた第１導電形の第４半導体層と、を含む活性領域と、前記活性領域から見て前記表面に沿った方向に位置し、前記活性領域を囲む終端領域と、を含み、
前記第３半導体層および前記第４半導体層は、前記終端領域に設けられず、
前記第１半導体層は、前記半導体部の前記裏面から前記表面に向かう第２方向に並んだ、第１部分、第２部分、第３部分および第４部分を含み、
前記第２半導体層は、前記半導体部の前記裏面から前記表面に向かう第２方向に並んだ、第５部分、第６部分、第７部分および第８部分を含み、
前記第２方向において、前記第１部分は、前記第５部分と同じレベルに位置し、前記第２方向において、前記第２部分は、前記第６部分と同じレベルに位置し、前記第２方向において、前記第３部分は、前記第７部分と同じレベルに位置し、前記第２方向において、前記第４部分は、前記第８部分と同じレベルに位置し、
前記活性領域に位置する第１半導体層および第２半導体層において、前記第５部分は、前記第１部分の第１導電形不純物よりも少ない第２導電形不純物を含み、前記第６部分は、前記第２部分の第１導電形不純物よりも少ない第２導電形不純物を含み、前記第７部分は、前記第３部分の第１導電形不純物よりも多い第２導電形不純物を含み、前記第８部分は、前記第４部分の第１導電形不純物よりも多い第２導電形不純物を含み、
前記終端領域に位置する第１半導体層および第２半導体層において、前記第５部分は、前記第１部分の第１導電形不純物よりも少ない第２導電形不純物を含み、前記第６部分は、前記第２部分の第１導電形不純物よりも多い第２導電形不純物を含み、前記第７部分は、前記第３部分の第１導電形不純物よりも少ない第２導電形不純物を含み、前記第８部分は、前記第４部分の第１導電形不純物よりも多い第２導電形不純物を含み、
前記終端領域に位置する第１半導体層および第２半導体層において、前記第１部分および前記第２部分における第１導電形不純物の総量は、前記第３部分および前記第４部分における第１導電形不純物の総量よりも少ない半導体装置。
【請求項２】
前記制御電極は、前記活性領域上に位置し、前記第３半導体層の一部に絶縁膜を介して向き合うように配置される請求項１記載の半導体装置。
【請求項３】
前記活性領域に配置された前記第１半導体層の隣り合う第２半導体層の間に位置する部分、および、前記隣り合う第２半導体層の一方における第１導電形不純物の総量と第２導電形不純物の総量はバランスする請求項１または２に記載の半導体装置。
【請求項４】
前記終端領域に配置された前記第１半導体層および前記第２半導体層において、前記第１部分、前記第２部分、前記第５部分および前記第６部分における第１導電形不純物の総量と第２導電形不純物の総量はバランスする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体部の前記終端領域の上に設けられた誘電体膜をさらに備え、
前記終端領域に配置された前記第１半導体層および前記第２半導体層において、前記第４部分および前記第８部分は、前記誘電体膜に直接接し、
前記第３部分、前記第４部分、前記第７部分および前記第８部分における第２導電形不純物の総量は、第１導電形不純物の総量よりも多い請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第８部分の第２導電形不純物量と前記第４部分の第１導電形不純物量との差は、前記第３部分の第１導電形不純物量と前記第７部分の第２導電形不純物量との差よりも大きい請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力制御用半導体装置には、電流の流れる方向と交差した方向にｎ形半導体層とｐ形半導体層と交互に配置した、所謂スーパージャンクション構造を有するものがある。スーパージャンクション構造を用いることにより、高耐圧、低オン抵抗の半導体装置を実現できるが、終端部におけるアバランシェ耐量が低下することがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４５３０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、終端部におけるアバランシェ耐量を向上させた半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、前記半導体部の表面上に設けられた第１電極と、前記半導体部の裏面上に設けられた第２電極と、前記半導体部と前記第１電極との間に設けられた制御電極と、を備える。前記第１半導体層および前記第２半導体層は、前記半導体部の表面に沿った第１方向に交互に配置される。前記半導体部は、前記第２半導体層と前記第１電極との間に設けられた第２導電形の第３半導体層と、前記第３半導体層と前記第１電極との間の設けられた第１導電形の第４半導体層と、を含む活性領域と、前記活性領域から見て前記表面に沿った方向に位置し、前記活性領域を囲む終端領域と、を含む。前記第３半導体層および前記第４半導体層は、前記終端領域に設けられず、前記第１半導体層は、前記半導体部の前記裏面から前記表面に向かう第２方向に並んだ、第１部分、第２部分、第３部分および前記第４部分を含み、前記第２半導体層は、前記半導体部の前記裏面から前記表面に向かう第２方向に並んだ、第５部分、第６部分、第７部分および前記第８部分を含み、前記第２方向において、前記第１部分は、前記第５部分と同じレベルに位置し、前記第２方向において、前記第２部分は、前記第６部分と同じレベルに位置し、前記第２方向において、前記第３部分は、前記第７部分と同じレベルに位置し、前記第２方向において、前記第４部分は、前記第８部分と同じレベルに位置する。前記活性領域に位置する第１半導体層および第２半導体層において、前記第５部分は、前記第１部分の第１導電形不純物よりも少ない第２導電形不純物を含み、前記第６部分は、前記第２部分の第１導電形不純物よりも少ない第２導電形不純物を含み、前記第７部分は、前記第３部分の第１導電形不純物よりも多い第２導電形不純物を含み、前記第８部分は、前記第４部分の第１導電形不純物よりも多い第２導電形不純物を含む。前記終端領域に位置する第１半導体層および第２半導体層において、前記第５部分は、前記第１部分の第１導電形不純物よりも少ない第２導電形不純物を含み、前記第６部分は、前記第２部分の第１導電形不純物よりも多い第２導電形不純物を含み、前記第７部分は、前記第３部分の第１導電形不純物よりも少ない第２導電形不純物を含み、前記第８部分は、前記第４部分の第１導電形不純物よりも多い第２導電形不純物を含む。前記終端領域に位置する第１半導体層および第２半導体層において、前記第１部分および前記第２部分における第１導電形不純物の総量は、前記第３部分および前記第４部分における第１導電形不純物の総量よりも少ない。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を示す模式図である。
【図２】実施形態に係る半導体装置の活性領域を示す模式図である。
【図３】実施形態に係る半導体装置の終端領域を示す模式図である。
【図４】実施形態の変形例に係る終端領域の濃度プロファイルおよび電界分布を示す模式図である。
【図５】実施形態に係る半導体装置の製造過程を示す模式断面図である。
【図６】図５に続く製造過程を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。半導体装置１は、例えば、パワーＭＯＳＦＥＴである。図１（ａ）は、半導体装置１の上面を表す模式図である。図１（ｂ）は、図１（ａ）中に示すＡ−Ａ線に沿った断面を示す模式図である。
【００１０】
図１（ａ）に示すように、半導体装置１は、ソース電極１０と、誘電体膜１５と、ＥＱＰＲ電極１７（Equivalent Potential Ring electrode：等価電位リング電極）と、半導体部２０（図１（ｂ）参照）と、を備える。ソース電極１０は、半導体部２０の活性領域上に設けられる。誘電体膜１５およびＥＱＰＲ電極１７は、半導体部２０の活性領域を囲む終端部上に設けられる。
【００１１】
図１（ｂ）に示すように、半導体装置１は、半導体部２０と、ドレイン電極３０と、ゲート電極４０と、をさらに備える。ソース電極１０、誘電体膜１５およびＥＱＰＲ電極１７は、半導体部２０の表面上に設けられる。ドレイン電極３０は、半導体部２０の裏面上に設けられる。ゲート電極４０は、ソース電極１０と半導体部２０との間に設けられる。
【００１２】
半導体部２０は、ｎ形半導体層２３およびｐ形半導体層２５を含む。ｎ形半導体層２３およびｐ形半導体層２５は、例えば、Ｙ方向およびＺ方向に延びるプレート状に設けられる。ｎ形半導体層２３およびｐ形半導体層２５は、Ｘ方向に交互に配置される。
【００１３】
半導体部２０は、ｐ形拡散層２７と、ｎ形ソース層２９と、ｐ形拡散層３１と、ｐ形コンタクト層３２と、ｐ形チャネルストッパ層３３と、ｎ形ドレイン層３５と、をさらに含む。
【００１４】
ｐ形拡散層２７およびｎ形ソース層２９は、活性領域に設けられる。ｐ形拡散層３１は、活性領域と終端領域の境界に設けられる。ｐ形チャネルストッパ層３３は、終端領域を囲むように、ＥＱＰＲ電極１７の直下の半導体部２０の最外周部に設けられる。
【００１５】
ｐ形拡散層３１は、ソース電極１０とｎ形半導体層２３との間、および、ソース電極１０とｐ形半導体層２５との間に設けられる。また、ｐ形拡散層３１は、活性領域を囲むように設けられる。ｐ形コンタクト層３２は、ソース電極１０とｐ形拡散層３１との間に設けられ、ｐ形拡散層３１のｐ形不純物よりも高濃度のｐ形不純物を含む。ソース電極１０は、例えば、Ｐ形コンタクト層３２にオーミックコンタクトし、ｐ形拡散層３１に電気的に接続される。
【００１６】
ｎ形ドレイン層３５は、ｎ形半導体層２３とドレイン電極３０との間、および、ｐ形半導体層２５とドレイン電極３０との間に配置される。ｎ形ドレイン層３５は、例えば、ｎ形半導体層２３のｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極３０は、例えば、ｎ形ドレイン層３５にオーミックコンタクトする。
【００１７】
図２（ａ）〜（ｃ）は、実施形態に係る半導体装置１の活性領域を示す模式図である。図２（ａ）は、活性領域の断面を示す模式図である。図２（ｂ）は、活性領域に配置されたｎ形半導体層２３およびｐ形半導体層２５の不純物濃度を示す模式図である。図２（ｃ）は、活性領域における電界分布を示す模式図である。なお、図２（ｂ）に示す不純物濃度の高低は、ｎ形半導体層２３およびｐ形半導体層２５の各部分に含まれる不純物量の大小に対応する。以下、図３（ｂ）および図４（ａ）においても同様である。
【００１８】
図２（ａ）に示すように、ｐ形拡散層２７は、ソース電極１０とｐ形半導体層２５との間に設けられる。ｎ形ソース層２９は、ソース電極１０とｐ形拡散層２７との間に選択的に設けられる。また、ｐ形コンタクト層２８が、ソース電極１０とｐ形拡散層２７との間に選択的に設けられる。ｐ形コンタクト層２８は、ｐ形拡散層のｐ形不純物よりも高濃度のｐ形不純物を含む。ｐ形コンタクト層２８およびｎ形ソース層２９は、半導体部２０の表面に沿って配置される。
【００１９】
ゲート電極４０は、半導体部２０の活性領域上に配置され、例えば、Ｘ方向に並べて配置される。ゲート電極４０は、ゲート絶縁膜４３を介して、例えば、半導体部２０の表面に露出したｎ形半導体層２３、ｎ形半導体層２３とｎ形ソース層２９との間に露出したｐ形拡散層２７、および、ｎ形ソース層２９の一部（ｎ形半導体層２３とｎ形ソース層２９との間に位置するｐ形拡散層２７に隣接した部分）に向き合うように配置される。
【００２０】
ソース電極１０は、ゲート電極４０の間において、ｐ形コンタクト層２８およびｎ形ソース層２９に接するように設けられる。ソース電極１０は、ｐ形コンタクト層２８を介してｐ形拡散層２７に電気的に接続される。また、ソース電極１０は、ゲート電極４０を覆うように設けられ、ゲート電極４０は、層間絶縁膜４５によりソース電極１０から電気的に絶縁される。
【００２１】
ｎ形半導体層２３は、例えば、ｎ形ドレイン層３５の側からＺ方向に並んだ、第１部分２３Ａ、第２部分２３Ｂ、第３部分２３Ｃおよび第４部分２３Ｄを含む。また、ｐ形半導体層２５は、例えば、ｎ形ドレイン層３５の側からＺ方向に並んだ、第５部分２５Ａ、第６部分２５Ｂ、第７部分２５Ｃおよび第８部分２５Ｄを含む。
【００２２】
第１部分２３Ａは、Ｚ方向において第５部分２５Ａと同じレベルに位置する。第２部分２３Ｂは、Ｚ方向において第６部分２５Ｂと同じレベルに位置する。第３部分２３Ｃは、Ｚ方向において第７部分２５Ｃと同じレベルに位置する。第４部分２３Ｄは、Ｚ方向において第８部分２５Ｄと同じレベルに位置する。
【００２３】
図２（ｂ）に示すように、ｎ形半導体層２３は、例えば、第１部分２３Ａ〜第４部分２３Ｄにおいて、ｎ形不純物の濃度が一定となるように設けられる。一方、ｐ形半導体層２５では、例えば、第５部分２５Ａのｐ形不純物濃度が、第６部分２５Ｂのｐ形不純物濃度と同じであり、第７部分２５Ｃのｐ形不純物濃度が、第８部分２５Ｄのｐ形不純物濃度と同じになるように設けられる。そして、第７部分２５Ｃおよび第８部分２５Ｄのｐ形不純物濃度は、第５部分２５Ａおよび第６部分２５Ｂのｐ形不純物濃度よりも高濃度である。
【００２４】
また、第５部分２５Ａのｐ形不純物濃度は、第１部分２３Ａのｎ形不純物濃度よりも低く、第６部分２５Ｂのｐ形不純物濃度は、第２部分２３Ｂのｎ形不純物濃度よりも低い。また、第７部分２５Ｃのｐ形不純物濃度は、第３部分２３Ｃのｎ形不純物濃度よりも高く、第８部分２５Ｄのｐ形不純物濃度は、第４部分２３Ｄのｎ形不純物濃度よりも高い。
【００２５】
ｎ形半導体層２３は、例えば、Ｘ方向に等間隔で並ぶ。また、Ｘ方向に並んだｎ形半導体層２３は、それぞれ一定のＸ方向の幅を有する。ｐ形半導体層２５のＸ方向の幅は一定である。ｎ形半導体層２３およびｐ形半導体層２５において、ｎ形不純物の総量は、ｐ形不純物の総量とバランスする。ここで「バランス」とは、ｎ形不純物の総量が、ｐ形不純物の総量と略同一であることを意味する。また、ｎ形不純物の総量とは、ｎ形半導体層２３に含まれるｎ形不純物、および、ｐ形半導体層２５に含まれるバックグラウンドレベルのｎ形不純物を合わせた総量を言う。ｐ形不純物の総量とは、ｐ形半導体層２５に含まれるｐ形不純物、および、ｎ形半導体層２３に含まれるバックグラウンドレベルのｎ形不純物を合わせた総量を言う。
【００２６】
図２（ｃ）は、例えば、ソース電極１０とドレイン電極３０との間に逆バイアスが印加され、ゲート電極４０にバイアスが印加されないオフ状態における活性領域の電界分布を示している。図２（ｃ）に示すように、活性領域の電界は、例えば、ｐ形半導体層２５のＺ方向における中央のレベルに電界ピークＥＭを有し、ソース電極１０およびドレイン電極３０に向かう方向にそれぞれ減少する分布を有する。
【００２７】
図３（ａ）〜（ｃ）は、実施形態に係る半導体装置１の終端領域を示す模式図である。図３（ａ）は、終端領域の断面を示す模式図である。図３（ｂ）は、終端領域に配置されたｎ形半導体層２３およびｐ形半導体層２５の不純物濃度を示す模式図である。図３（ｃ）は、終端領域における電界分布を示す模式図である。
【００２８】
図３（ａ）に示すように、終端領域に配置されるｎ形半導体層２３およびｐ形半導体層２５は、それぞれの上端において誘電体膜１５に接するように設けられる。誘電体膜１５は、例えば、シリコン酸化膜である。
【００２９】
ｎ形半導体層２３は、例えば、ｎ形ドレイン層３５の側からＺ方向に並んだ、第１部分２３Ａ、第２部分２３Ｂ、第３部分２３Ｃおよび第４部分２３Ｄを含む。また、ｐ形半導体層２５は、例えば、ｎ形ドレイン層３５の側からＺ方向に並んだ、第５部分２５Ａ、第６部分２５Ｂ、第７部分２５Ｃおよび第８部分２５Ｄを含む。
【００３０】
第１部分２３Ａは、Ｚ方向において第５部分２５Ａと同じレベルに位置する。第２部分２３Ｂは、Ｚ方向において第６部分２５Ｂと同じレベルに位置する。第３部分２３Ｃは、Ｚ方向において第７部分２５Ｃと同じレベルに位置する。第４部分２３Ｄは、Ｚ方向において第８部分２５Ｄと同じレベルに位置する。
【００３１】
図３（ｂ）に示すように、ｎ形半導体層２３では、例えば、第１部分２３Ａのｎ形不純物濃度が、第２部分２３Ｂのｎ形不純物濃度と同じであり、第３部分２３Ｃのｎ形不純物濃度が第４部分２３Ｄのｎ形不純物濃度と同じになるように設けられる。そして、第３部分２３Ｃおよび第４部分２３Ｄのｎ形不純物濃度は、第１部分２３Ａおよび第２部分２３Ｂのｎ形不純物濃度よりも高濃度である。
【００３２】
ｐ形半導体層２５では、第５部分２５Ａにおけるｐ形不純物濃度は、第１部分２３Ａにおけるｎ形不純物濃度よりも低く、第６部分２５Ｂにおけるｐ形不純物濃度は、第２部分２３Ｂにおけるｎ形不純物濃度よりも高い。さらに、第７部分２５Ｃにおけるｐ形不純物濃度は、第３部分２３Ｃにおけるｎ形不純物濃度よりも低く、第８部分２５Ｄにおけるｐ形不純物濃度は、第４部分２５Ｄにおけるｎ形不純物濃度よりも高い。
【００３３】
ｎ形半導体層２３は、例えば、Ｘ方向に等間隔で並ぶ。また、Ｘ方向に並んだｎ形半導体層２３は、それぞれ一定のＸ方向の幅を有する。ｐ形半導体層２５のＸ方向の幅は一定である。ｎ形半導体層２３およびｐ形半導体層２５において、ｎ形不純物の総量は、ｐ形不純物の総量とバランスする。また、第１部分２３Ａ、第２部分２３Ｂ、第５部分２５Ａおよび第６部分２５Ｂにおいて、ｎ形不純物の総量は、ｐ形不純物の総量とバランスする。さらに、第３部分２３Ｃ、第４部分２３Ｄ、第７部分２５Ｃおよび第８部分２５Ｄにおいて、ｎ形不純物の総量は、ｐ形不純物の総量とバランスする。
【００３４】
図３（ｃ）に示すように、終端領域の電界分布は、例えば、第５部分２５Ａと第６部分２５Ｂとの境界のレベルに第１ピークＥＭ１を有し、第７部分２５Ｃと第８部分２５Ｄとの境界のレベルに第２ピークＥＭ２を有する。そして、終端領域における耐圧ＶＢＰ１は、例えば、活性領域における耐圧ＶＢＡ（図２（ｃ）参照）よりも高くなる。ここで、耐圧ＶＢＡおよびＶＢＰ１は、図２（ｃ）および図３（ｃ）に示す電界分布を深さ方向に積分した値である。
【００３５】
例えば、半導体装置１をオフする過程において、アバランシェ降伏が発生し、それによるアバランシェ電流が発生する。活性領域において発生するアバランシェ電流は、ｐ形半導体層２５の上端にそれぞれ設けられたｐ形拡散層２７を介してソース電極１０へ流れる。一方、終端領域に配置されるｎ形半導体層２３およびｐ形半導体層２５は、誘電体膜１５に接するように設けられる。このため、終端領域で発生するアバランシェ電流は、終端領域と活性領域との境界に位置するｐ形拡散層３１に集中して流れ、アバランシェ耐量を低下させる場合がある。
【００３６】
本実施形態におけるｎ形半導体層２３およびｐ形半導体層２５は、活性領域と終端領域で異なる濃度プロファイルを有するように設けられる。このため、終端領域の耐圧ＶＢＰ１を活性領域の耐圧ＶＢＡよりも高くすることができる。これにより、オフ状態における終端領域の電界を活性領域の電界よりも低くすることが可能となり、終端領域でのアバランシェ降伏発生を回避できる。すなわち、アバランシェ電流の発生を回避できる。その結果、半導体装置１では、終端領域に起因したアバランシェ耐量の低下を回避することができる。
【００３７】
図４（ａ）および（ｂ）は、実施形態の変形例に係る終端領域の濃度プロファイルおよび電界分布を示す模式図である。図４（ａ）は、ｎ形半導体層２３およびｐ形半導体層２５の濃度プロファイルを示す模式図である。図４（ｂ）は、終端領域における電界分布を示す模式図である。
【００３８】
この例では、図４（ａ）に示すように、ｐ形半導体層２５における第８部分２５Ｄのｐ形不純物の濃度を、図３（ｂ）に示す例よりも高くする。これにより、第３部分２３Ｃ、第４部分２３Ｄ、第７部分２５Ｃおよび第８部分２５Ｄにおいて、ｐ形不純物の総量がｎ形不純物の総量よりも多くなる。
【００３９】
図４（ｂ）に示す電界分布では、図３（ｃ）に示す電界分布に比べて、第７部分２５Ｃと第８部分２５Ｄの境界のレベルに位置する第２ピークＥＭ２が低くなる。すなわち、終端領域における半導体部２０の表面の電界が低下する。言い換えれば、終端領域における耐圧ＶＢＰ２を活性領域における耐圧ＶＢＡよりも高く維持しつつ、半導体部２０の表面における電界を低下させることができる。
【００４０】
図４（ｂ）に示す電界分布の下では、半導体部２０から誘電体膜１５へのホットキャリアの注入が抑制され、半導体部２０と誘電体膜１５との間の界面状態を安定させることができる。これにより、半導体装置１の信頼性を向上させることができる。
【００４１】
図５（ａ）〜図６（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。図５（ａ）〜図６（ｂ）は、ｎ形半導体層２３とｐ形半導体層２５とを交互に配置したスーパージャンクション構造の形成過程を表す模式図である。
【００４２】
図５（ａ）に示すように、半導体基板ＳＳの上に半導体層５１を形成した後、例えば、ｐ形不純物であるボロン（Ｂ）を選択的にイオン注入する。半導体基板ＳＳは、例えば、ｎ形シリコン基板である。半導体層５１は、例えば、シリコン層であり、半導体基板ＳＳ上にエピタキシャル成長される。例えば、半導体層５１の成長過程では、不純物は添加されない。半導体層５１は、所謂アンドープ層である。
【００４３】
イオン注入は、例えば、イオン注入マスク６１を用いて選択的に実施される。イオン注入マスク６１は、半導体層５１の不純物が導入されるべき部分に対応した開口を有する。半導体層５１に注入される不純物量は、イオン注入時のドーズ量で制御されると共に、開口の幅Ｌ０１により制御することができる。例えば、活性領域に設けられる開口の幅Ｌ０１と、終端領域に設けられる開口の幅Ｌ０１とが異なるように、イオン注入マスク６１を形成する。これにより、一回のイオン注入において、活性領域に導入されるｐ形不純物量とは異なる量のｐ形不純物を終端領域に導入することができる。
【００４４】
図５（ｂ）に示すように、半導体層５１に、例えば、ｎ形不純物であるリン（Ｐ）を選択的にイオン注入する。ｎ形不純物は、イオン注入マスク６３を用いて、ｐ形不純物がイオン注入されていない部分に導入される。この場合も、イオン注入マスク６３において、終端領域に設けられる開口の幅Ｌ０２を、活性領域に設けられる開口の幅Ｌ０２とは異なるように形成することにより、活性領域に導入されるｐ形不純物量とは異なる量のｐ形不純物を終端領域に導入することができる。
【００４５】
図５（ｃ）に示すように、半導体層５１の上にアンドープの半導体層５３をエピタキシャル成長した後、例えば、ｐ形不純物であるボロンを、イオン注入マスク６５を用いて選択的にイオン注入する。半導体層５３におけるｐ形不純物が導入される部分は、半導体層５１におけるｐ形不純物を導入した部分の直上に位置する。半導体層５３に導入されるｐ形不純物量は、イオン注入時のドーズ量とイオン注入マスク６５の開口幅により設定される。
【００４６】
図５（ｄ）に示すように、例えば、ｎ形不純物であるリンを、半導体層５３に選択的にイオン注入する。半導体層５３におけるｎ形不純物が導入される部分は、半導体層５１におけるｎ形不純物を導入した部分の直上に位置する。半導体層５３に導入されるｎ形不純物量は、イオン注入時のドーズ量とイオン注入マスク６７の開口幅により設定される。
【００４７】
図６（ａ）に示すように、上記同様に、アンドープの半導体層５５及びアンドープの半導体層５７をエピタキシャル成長して、これらの層にイオン注入を繰り返す。これにより、ｐ形不純物を含む部分がＺ方向に並び、ｎ形不純物を含む部分がＺ方向に並んだ積層体２０ｆを形成することができる。
【００４８】
図６（ｂ）に示すように、イオン注入されたｐ形不純物およびｎ形不純物を熱処理により拡散させ、ｎ形半導体層２３およびｐ形半導体層２５を形成する。ｎ形半導体層２３は、半導体層５１、５３、５５および５７に該当するレベルに、第１部分２３Ａ、第２部分２３Ｂ、第３部分２３Ｃおよび第４部分２３Ｄをそれぞれ含む。ｐ形半導体層２５は、半導体層５１、５３、５５および５７に該当するレベルに、第５部分２５Ａ、第６部分２５Ｂ、第７部分２５Ｃおよび第８部分２５Ｄをそれぞれ含む。なお、図６（ｂ）では、半導体層５１、５３、５５および５７を区別せず、一体の半導体層として示している。
このような過程で形成されるｎ形半導体層２３およびｐ形半導体層２５では、第１部分２３Ａ〜第４部分２３Ｄ、第５部分２５Ａ〜第８部分２５Ｄに含まれる不純物量を、それぞれイオン注入のドーズ量およびイオン注入マスクの開口幅により制御することができる。よって、図２（ｂ）、図３（ｂ）および図４（ａ）に示す不純物プロファイルを実現することができる。また、ｎ形不純物およびｐ形不純物をアンドープの半導体層にイオン注入した場合、各部分に含まれる不純物量は、イオン注入された不純物の量と略同一である。
【００４９】
上記の実施形態は例示であり、本発明の実施形態はこれらに限定されるわけではない。例えば、活性領域におけるｎ形半導体層２３の濃度分布は、一定である必要はなく、第１部分２３Ａに含まれるｎ形不純物の量が、第５部分２５Ａに含まれるｐ形不純物の量よりも多く、第２部分２３Ｂに含まれるｎ形不純物の量が、第６部分２５Ｂに含まれるｐ形不純物の量よりも多く、第３部分２３Ｃに含まれるｎ形不純物の量が、第７部分２５Ｃに含まれるｐ形不純物の量よりも少なく、第４部分２３Ｄに含まれるｎ形不純物の量が、第８部分２５Ｄに含まれるｐ形不純物の量よりも少なければ良い。また、活性領域に配置されたｎ形半導体層２３およびｐ形半導体層２５において、ｎ形不純物の総量とｐ形不純物の総量とがバランスしていれば良い。
【００５０】
また、半導体基板ＳＳの上に積層される半導体層の数は、４に限定される訳ではなく、５以上の半導体層により積層体２０ｆが構成されても良い。そのようなケースでは、終端部に配置されるｎ形半導体層２３およびｐ形半導体層２５は、Ｚ方向に並ぶ複数の部分のうちの同じレベルに位置する部分に含まれるｎ形不純物量およびｐ形不純物量の大小関係が、Ｚ方向に並んだ部分間で交互に逆転するように形成される。一方、活性領域に配置されるｎ形半導体層２３およびｐ形半導体層２５は、ｎ形不純物量およびｐ形不純物量の大小関係が、Ｚ方向におけるｐ形半導体層２５の中央のレベルにおいて逆転するように形成される。
【００５１】
ｎ形半導体層２３は、例えば、上方に位置する部分が、下方に位置する部分と同じ量のｎ形不純物を含むか、もしくは、下方に位置する部分よりも多くのｎ形不純物量を含むように設けられる。また、ｐ形半導体層２５は、例えば、上方に位置する部分が、下方に位置する部分と同じ量のｐ形不純物を含むか、もしくは、下方に位置する部分よりも多くのｐ形不純物量を含むように設けられる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１…半導体装置、  １０…ソース電極、  １５…誘電体膜、  １７…ＥＱＰＲ電極、  ２０…半導体部、  ２０ｆ…積層体、  ２３…ｎ形半導体層、  ２３Ａ…第１部分、  ２３Ｂ…第２部分、  ２３Ｃ…第３部分、  ２３Ｄ…第４部分、  ２５…ｐ形半導体層、  ２５Ａ…第５部分、  ２５Ｂ…第６部分、  ２５Ｃ…第７部分、  ２５Ｄ…第８部分、  ２７、３１…ｐ形拡散層、  ２８、３２…ｐ形コンタクト層、  ２９…ｎ形ソース層、  ３０…ドレイン電極、  ３３…ｐ形チャネルストッパ層、  ３５…ｎ形ドレイン層、  ４０…ゲート電極、  ４３…ゲート絶縁膜、  ４５…層間絶縁膜、  ５１、５３、５５、５７…半導体層、  ６１、６３、６５、６７…イオン注入マスク、  ＳＳ…半導体基板
【図１】
2020043101.tif 000003
【図２】
2020043101.tif 000004
【図３】
2020043101.tif 000005
【図４】
2020043101.tif 000006
【図５】
2020043101.tif 000007
【図６】
2020043101.tif 000008