(57)【要約】【課題】フローティングゲート電極に電荷を蓄積するフローティングゲートスプリット構造を有するメモリセルを備えた半導体装置において、読み出し動作の信頼性を高め、かつ、半導体装置の設計の自由度を高める。【解決手段】フローティングゲート電極ＦＧおよびゲート電極Ｇ１を、互いに同様の膜厚で形成することで、フローティングゲート電極ＦＧを含みメモリセルＭＣを構成するメモリセルトランジスタと、メモリセルＭＣの読み出しに用いられるリファレンストランジスタＲＴとのそれぞれの特性の親和性を高める。【選択図】図１
2020077803.tif 000002
【特許請求の範囲】
【請求項１】
第１領域および第２領域を有する半導体基板と、
前記第１領域の前記半導体基板上に第１ゲート絶縁膜を介して順に形成された浮遊ゲート電極、第１絶縁膜、制御ゲート電極および第２絶縁膜を含む第１ゲートパターンと、
前記第１ゲートパターンの第１側面に第３絶縁膜を介して隣り合う消去ゲート電極と、
前記第１ゲートパターンの前記第１側面の反対側の第２側面に第４絶縁膜を介して隣り合うワードゲート電極と、
平面視で前記浮遊ゲート電極および前記ワードゲート電極を挟み、前記半導体基板内に形成された第１ソース領域および第１ドレイン領域と、
前記第２領域の前記半導体基板上に第２ゲート絶縁膜を介して形成された第１ゲート電極と、
平面視で前記第１ゲート電極を挟み、前記半導体基板内に形成された第２ソース領域および第２ドレイン領域と、
を有し、
前記浮遊ゲート電極、前記制御ゲート電極、前記消去ゲート電極、前記ワードゲート電極、前記第１ソース領域および前記第１ドレイン領域は、メモリセルを構成しており、
前記第１ゲート電極、前記第２ソース領域および前記第２ドレイン領域は、第１トランジスタを構成しており、
前記メモリセルは、読み出し動作時において前記メモリセルを流れる第１電流と、前記第１トランジスタを流れる第２電流とを比較することで、前記メモリセルの書き込みまたは消去の状態を判別するものであり、
前記浮遊ゲート電極および前記第１ゲート電極のそれぞれの膜厚は、前記消去ゲート電極および前記ワードゲート電極のいずれの膜厚よりも小さい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の第３領域と、
前記第３領域の前記半導体基板上に第３ゲート絶縁膜を介して形成された第２ゲート電極と、
平面視で前記第２ゲート電極を挟み、前記半導体基板内に形成された第３ソース領域および第３ドレイン領域と、
をさらに有し、
前記第２ゲート電極、前記第３ソース領域および前記第３ドレイン領域は、ロジック回路の一部である第２トランジスタを構成しており、
前記浮遊ゲート電極および前記第１ゲート電極のそれぞれの前記膜厚は、前記第２ゲート電極の膜厚よりも小さい、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記浮遊ゲート電極、前記第１ソース領域および前記第１ドレイン領域により構成される第３トランジスタと、前記第１トランジスタとのそれぞれのゲート長は、前記第２トランジスタのゲート長より大きい、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１ソース領域および前記第２ソース領域のそれぞれは、前記第１ドレイン領域および前記第２ドレイン領域のいずれよりも深い、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記半導体基板の第３領域と、
前記第３領域の前記半導体基板上に第３ゲート絶縁膜を介して形成された第２ゲート電極と、
平面視で前記第２ゲート電極を挟み、前記半導体基板内に形成された第３ソース領域および第３ドレイン領域と、
をさらに有し、
前記第２ゲート電極、前記第３ソース領域および前記第３ドレイン領域は、ロジック回路の一部である第２トランジスタを構成しており、
前記第１ソース領域および前記第２ソース領域のそれぞれの前記深さは、前記第３ソース領域および前記第３ドレイン領域のいずれの深さよりも深い、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１ゲート電極の側面に接し、上端が前記第１ゲート電極の上面よりも上に位置する第１サイドウォールスペーサをさらに有する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１ゲート電極の前記上面を覆う第１シリサイド層と、
前記半導体基板上に形成され、前記第１トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記第２ソース領域および前記第２ドレイン領域のそれぞれの直上に形成された導電性接続部と、
をさらに有し、
前記第１シリサイド層の上面は、前記第１サイドウォールスペーサの前記上端より下に位置する、半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記半導体基板の第３領域と、
前記第３領域の前記半導体基板上に第３ゲート絶縁膜を介して形成された第２ゲート電極と、
平面視で前記第２ゲート電極を挟み、前記半導体基板内に形成された第３ソース領域および第３ドレイン領域と、
前記第２ゲート電極の側面を覆う第２サイドウォールスペーサと、
をさらに有し、
前記第２ゲート電極、前記第３ソース領域および前記第３ドレイン領域は、ロジック回路の一部である第２トランジスタを構成しており、
前記第１サイドウォールスペーサの上面の高さは、前記第２サイドウォールスペーサの上面の高さより低い、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記半導体基板上に形成され、前記第１トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記第１ゲート電極の上面に接する導電性接続部と、
をさらに有する、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１ゲート電極の上面を覆い、前記第１ゲート電極の前記上面の一部を露出する開口部を備えた第５絶縁膜と、
前記第５絶縁膜上および前記開口部内に形成され、前記開口部内で前記第１ゲート電極の前記上面に接する導電膜と、
前記導電膜の上面を覆う第２シリサイド層と、
をさらに有する、半導体装置。
【請求項１１】
（ａ）第１領域および第２領域を有する半導体基板を用意する工程、
（ｂ）前記第１領域および前記第２領域の前記半導体基板上に、第１絶縁膜、第１導電膜、第２絶縁膜、第２導電膜および第３絶縁膜を順に形成する工程、
（ｃ）前記第１領域において、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、前記第２導電膜および前記第３絶縁膜のそれぞれの一部を除去することで、前記第１領域に、前記第１導電膜から成る浮遊ゲート電極、前記第２絶縁膜、前記第２導電膜から成る制御ゲート電極および前記第３絶縁膜を含む第１ゲートパターンを形成し、前記第２領域において、前記第１導電膜の一部と、前記第２絶縁膜、前記第２導電膜および前記第３絶縁膜とを除去することで、前記第１導電膜から成る第１ゲート電極を形成する工程、
（ｄ）前記半導体基板の上面にイオン注入を行うことで、前記第１領域の前記半導体基板内の第１ソース領域と、前記第２領域の前記半導体基板内の第２ソース領域とを形成する工程、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後、前記半導体基板上に第４絶縁膜を介して第３導電膜を形成する工程、
（ｆ）前記第３導電膜を加工することで、前記第１ゲートパターンの第１側面と隣り合う前記第３導電膜から成る消去ゲート電極と、前記第１ゲートパターンの前記第１側面とは反対側の第２側面と隣り合う前記第３導電膜から成るワードゲート電極とを形成し、前記第２領域の前記第３導電膜を除去する工程、
（ｇ）前記半導体基板の前記上面にイオン注入を行うことで、前記第１領域の前記半導体基板内の第１ドレイン領域と、前記第２領域の前記半導体基板内の第２ドレイン領域とを形成する工程、
を有し、
前記浮遊ゲート電極、前記制御ゲート電極、前記消去ゲート電極、前記ワードゲート電極、前記第１ソース領域および前記第１ドレイン領域は、メモリセルを構成しており、
前記第１ゲート電極、前記第２ソース領域および前記第２ドレイン領域は、第１トランジスタを構成しており、
前記メモリセルは、読み出し動作時において前記メモリセルを流れる第１電流と、前記第１トランジスタを流れる第２電流とを比較することで、前記メモリセルの書き込みまたは消去の状態を判別するものである、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ａ）工程では、前記第１領域、前記第２領域および第３領域を有する前記半導体基板を用意し、
前記（ｂ）工程では、前記第１領域、前記第２領域および前記第３領域の前記半導体基板上に、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、前記第２導電膜および前記第３絶縁膜を順に形成し、
前記（ｃ）工程では、前記第１領域に前記浮遊ゲート電極および前記制御ゲート電極を含む前記第１ゲートパターンを形成し、前記第２領域に前記第１ゲート電極を形成し、前記第３領域において、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、前記第２導電膜および前記第３絶縁膜を除去し、
前記（ｆ）工程では、前記第３導電膜を加工することで、前記消去ゲート電極および前記ワードゲート電極と、前記第３領域の前記第３導電膜から成る第２ゲート電極を形成し、
前記（ｇ）工程では、前記半導体基板の前記上面にイオン注入を行うことで、前記第１ドレイン領域と、前記第２ドレイン領域と、前記第３領域の前記半導体基板内の第３ソース領域および第３ドレイン領域とを形成し、
前記第２ゲート電極、前記第３ソース領域および前記第３ドレイン領域は、ロジック回路の一部である第２トランジスタを構成している、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記浮遊ゲート電極、前記第１ソース領域および前記第１ドレイン領域により構成される第３トランジスタと、前記第１トランジスタとのそれぞれのゲート長は、前記第２トランジスタのゲート長より大きい、半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
（ｄ１）前記（ｃ）工程および前記（ｄ）工程の後、前記（ｅ）工程の前に、前記第１ゲート電極の上面を覆う第５絶縁膜を形成する工程、
（ｆ１）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記第１ゲート電極および前記第５絶縁膜を含む積層膜の側面を覆うサイドウォールスペーサを形成する工程、
（ｇ１）前記（ｇ）工程の後、前記第１ゲート電極上の前記第５絶縁膜を除去する工程、
をさらに有する、半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、
（ｈ）前記（ａ）〜（ｇ）工程の後、前記第１ゲート電極の上面を覆う第６絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程の後、前記第６絶縁膜が前記第１ゲート電極の前記上面を覆っている状態で、前記消去ゲート電極、前記ワードゲート電極、前記第１ドレイン領域、前記第２ソース領域および前記第２ドレイン領域のそれぞれの上面を覆うシリサイド層を形成する工程、
をさらに有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを備えた半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置の一種として、スプリットゲート型の不揮発性メモリが知られており、その形態の１つに、選択ゲート電極、浮遊ゲート電極、制御ゲート電極、消去ゲート電極、ソース領域およびドレイン領域を備えたフローティングゲートスプリット構造を有する不揮発性メモリがある。
【０００３】
特許文献１（特開２００７−２７３５９３号公報）には、浮遊ゲートに電荷を保存する不揮発性メモリセルと、当該不揮発性メモリセルの読み出しに用いられるリファレンストランジスタとが記載されている。ここで、リファレンストランジスタは、当該浮遊ゲートと異なる工程で形成されたゲート電極と、当該浮遊ゲートの下のゲート絶縁膜とは異なる工程で形成されたゲート絶縁膜とを備えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２７３５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを構成するメモリセルトランジスタのしきい値電圧は、浮遊ゲート電極に保持されている電荷量に依存して変動する。当該トランジスタの読み出し電流の量と、リファレンストランジスタを流れる基準電流とを比較することによって、メモリセルトランジスタに記憶されたデータを読み出すことが可能である。
【０００６】
したがって、メモリセルトランジスタおよびリファレンストランジスタのそれぞれの特性は、高い親和性が求められる。これは、メモリセルトランジスタおよびリファレンストランジスタのそれぞれが、半導体装置を動作させる条件（例えば温度条件）の違いによって異なる電流特性を示す場合、読み出し動作において誤った判断が行われる虞があるためである。このような特性のずれにより半導体装置の信頼性が低下することを防ぐためには、当該特性のずれを考慮して回路設計を行う必要があり、このことは回路設計の自由度の低下および歩留まりの低下の原因となっている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、フローティングゲート電極、消去ゲート電極およびワードゲート電極を有するメモリセルと、ゲート電極を有し、メモリセルの読み出しに用いられるリファレンストランジスタとを備え、消去ゲート電極およびワードゲート電極より薄い膜厚を有するフローティングゲート電極およびゲート電極を形成するものである。
【００１０】
また、一実施の形態である半導体装置の製造方法は、第１導電膜をパターニングして形成したフローティングゲート電極を備えたフローティングゲートスプリット構造のメモリセルと、メモリセルの読み出しに用いられ、第１導電膜をパターニングして形成したゲート電極を備えたリファレンストランジスタとを形成するものである。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１である半導体装置の断面図である。
【図２】実施の形態１である半導体装置のうち、リファレンストランジスタを示す平面図である。
【図３】実施の形態１である半導体装置の温度と電流の関係を示すグラフである。
【図４】実施の形態１である半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】実施の形態２である半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】実施の形態３である半導体装置の平面図である。
【図２７】実施の形態３である半導体装置の断面図である。
【図２８】実施の形態３である半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】比較例である半導体装置の断面図である。
【図３３】比較例である半導体装置の温度と電流の関係を示すグラフである。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ＋」の順に不純物濃度が高くなる。
【００１７】
（実施の形態１）
本実施の形態１では、フローティングゲートスプリット構造を有するメモリセルを備えた半導体装置において、メモリセルトランジスタと、メモリセルの読み出しに用いられるリファレンストランジスタとのそれぞれの特性を合わせることで、読み出し動作の信頼性を高め、かつ、半導体装置の設計の自由度を高めるものである。
【００１８】
＜半導体装置の構造＞
図１に、本実施の形態の半導体装置の断面図を示す。図１では、図の左側から順にメモリセル領域１Ａ、リファレンストランジスタ領域１Ｂおよびロジック領域１Ｃを示している。メモリセル領域１Ａは、不揮発性メモリのメモリセルが複数並んで配置された領域である。リファレンストランジスタ領域１Ｂは、メモリセルの状態を判別する読み出し動作において使用されるリファレンストランジスタが設けられた領域である。ロジック領域１Ｃは、ロジック回路を構成するトランジスタが設けられた領域である。
【００１９】
図１に示す構造において、メモリセル領域１Ａでは、半導体基板ＳＢの上面（主面）上に順に積層されたゲート絶縁膜ＧＩ１、フローティングゲート電極ＦＧ、絶縁膜ＩＦ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２から成るゲートパターンが、互いに離間して第１方向に並んで複数配置されている。当該第１方向は、フローティングゲート電極ＦＧを含むメモリセルトランジスタのゲート長方向である。当該ゲート長方向におけるゲート絶縁膜ＧＩ１およびフローティングゲート電極ＦＧの幅は、当該ゲート長方向における絶縁膜ＩＦ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２のそれぞれの幅よりも大きく、互いに並ぶ２つの上記ゲートパターン同士の間において、ゲート絶縁膜ＧＩ１およびフローティングゲート電極ＦＧのそれぞれの端部は、横方向（ゲート長方向）に突出している。当該ゲートパターンの横方向に突出しているフローティングゲート電極ＦＧの上面は、制御ゲート電極ＣＧの直下におけるフローティングゲート電極の上面に比べ、半導体基板ＳＢ側（下側）に後退している。つまり、フローティングゲート電極ＦＧの上面のうち、制御ゲート電極ＣＧから露出する部分は、制御ゲート電極ＣＧに覆われている部分に比べて高さが低い。
【００２０】
ゲート絶縁膜ＧＩ１は例えば酸化シリコン膜から成り、フローティングゲート電極ＦＧおよび制御ゲート電極ＣＧは例えばポリシリコン膜から成り、絶縁膜ＩＦ２は例えば窒化シリコン膜から成る。
【００２１】
隣り合う２つの上記ゲートパターン同士の間には、絶縁膜ＩＦ３、ＩＦ６を順に介して消去ゲート電極ＥＧが埋め込まれている。絶縁膜ＩＦ６は、互いに隣り合う当該ゲートパターン同士のそれぞれの対向する側面と、それらのゲートパターンの相互間の下の半導体基板ＳＢの上面とを覆うように連続的に形成されている。すなわち、絶縁膜ＩＦ６は、フローティングゲート電極ＦＧの側面および突出部分の上面を覆っており、半導体基板ＳＢと消去ゲート電極ＥＧとの間には絶縁膜ＩＦ６が介在している。絶縁膜ＩＦ６と絶縁膜ＩＦ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２との間には、絶縁膜ＩＦ３が形成されている。
【００２２】
絶縁膜ＩＦ３は、フローティングゲート電極ＦＧの上面のうち、半導体基板ＳＢ側に後退した上面よりも上に形成されており、絶縁膜ＩＦ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２のそれぞれの側面を覆っている。つまり、絶縁膜ＩＦ３は、制御ゲート電極ＣＧよりも横側に突出するフローティングゲート電極ＦＧの上面と、フローティングゲート電極ＦＧの側面の一部とを露出している。当該ゲートパターンの側面であって、消去ゲート電極ＥＧ側とは反対側の側面は、順に形成された絶縁膜ＩＦ３、ワードゲート電極ＷＧおよびサイドウォールスペーサＳＷにより覆われている。ワードゲート電極ＷＧおよびサイドウォールスペーサＳＷは、半導体基板ＳＢ上に絶縁膜ＩＦ７を介して形成されている。
【００２３】
サイドウォールスペーサＳＷは、半導体基板ＳＢ上に順に形成された絶縁膜ＩＦ８、ＩＦ９により構成されており、積層構造を有している。絶縁膜ＩＦ３と絶縁膜ＩＦ９との間には、絶縁膜ＩＦ８が形成されている。つまり、絶縁膜ＩＦ８は、絶縁膜ＩＦ９と絶縁膜ＩＦ３との間、および、絶縁膜ＩＦ９と絶縁膜ＩＦ７との間に亘って連続的に形成されている。このため、絶縁膜ＩＦ８はＬ字型の断面構造を有している。
【００２４】
絶縁膜ＩＦ１、ＩＦ３、ＩＦ６、ＩＦ７およびＩＦ９は例えば酸化シリコン膜から成り、絶縁膜ＩＦ８は例えば窒化シリコン膜から成り、消去ゲート電極ＥＧおよびワードゲート電極ＷＧは例えばポリシリコン膜から成る。消去ゲート電極ＥＧ、ワードゲート電極ＷＧおよびサイドウォールスペーサＳＷの上面は、制御ゲート電極ＣＧの上面より高く、絶縁膜ＩＦ２、ＩＦ３およびＩＦ６のそれぞれの上面（上端）より低い箇所に位置する。
【００２５】
ゲート長方向でサイドウォールスペーサＳＷと隣り合う領域であって、ワードゲート電極ＷＧ側とは反対側の領域の半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘って、ｎ−型半導体領域Ｅ１およびｎ＋型半導体領域Ｄ３から成るドレイン領域が形成されている。また、消去ゲート電極ＥＧの直下の半導体基板ＳＢであって、隣り合う上記ゲートパターン同士の間の半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘って、ｎ＋型半導体領域Ｄ１から成るソース領域が形成されている。なお、半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘ってｐ型半導体領域であるチャネル領域およびｐ型ウエルが形成されているが、それらの図示は省略する。当該ソース領域および当該ドレイン領域は、平面視でフローティングゲート電極ＦＧおよびワードゲート電極ＷＧを挟んでいる。
【００２６】
上記のソース領域、ドレイン領域、ゲート絶縁膜ＧＩ１、フローティングゲート電極ＦＧ、制御ゲート電極ＣＧ、消去ゲート電極ＥＧおよびワードゲート電極ＷＧは、フローティングゲートスプリット構造を有するメモリセルＭＣを構成している。メモリセルＭＣは、トランジスタの構造を有している。ここでは、上記のソース領域、ドレイン領域、ゲート絶縁膜ＧＩ１およびフローティングゲート電極ＦＧにより構成されるトランジスタを、メモリセルトランジスタと呼ぶ。フローティングゲート電極（浮遊ゲート電極）ＦＧは、配線、電極および半導体基板ＳＢなどに電気的に接続されていない、浮遊状態の導電膜である。
【００２７】
リファレンストランジスタ領域１Ｂでは、半導体基板ＳＢ上に、ゲート絶縁膜ＧＩ２を介して、ゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＩ２は、例えば酸化シリコン膜から成り、ゲート電極Ｇ１は例えばポリシリコン膜から成る。ゲート絶縁膜ＧＩ２およびゲート電極Ｇ１から成るゲートパターンの一方の側面は、半導体基板ＳＢ上に順に形成された絶縁膜ＩＦ６、ＩＦ８およびＩＦ９により構成されるサイドウォールスペーサＳＷ１により覆われている。また、当該ゲートパターンのもう一方の側面は、半導体基板ＳＢ上に順に形成された絶縁膜ＩＦ７、ＩＦ８およびＩＦ９により構成されるサイドウォールスペーサＳＷ２により覆われている。
【００２８】
サイドウォールスペーサＳＷ１、ＳＷ２のそれぞれは、ゲート電極Ｇ１の側面に接している。サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＦ８は、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＦ９とゲート電極Ｇ１との間、および、絶縁膜ＩＦ９と半導体基板ＳＢとの間に亘って連続的に形成されている。また、絶縁膜ＩＦ６は、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＦ８とゲート電極Ｇ１との間、および、絶縁膜ＩＦ８と半導体基板ＳＢとの間に亘って連続的に形成されている。このため、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＦ８、ＩＦ６のそれぞれは、Ｌ字型の断面構造を有している。サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＦ６は、ゲート電極Ｇ１の側面に接している。
【００２９】
ゲート電極Ｇ１のサイドウォールスペーサＳＷ２側の側面は、サイドウォールスペーサＳＷ２を構成する絶縁膜ＩＦ７により覆われている。当該側面を覆う絶縁膜ＩＦ７と、サイドウォールスペーサＳＷ２の底面を構成する絶縁膜ＩＦ７とは、互いに接触していても接触していなくてもよい。サイドウォールスペーサＳＷ２を構成する絶縁膜ＩＦ８は、サイドウォールスペーサＳＷ２を構成する絶縁膜ＩＦ９とゲート電極Ｇ１との間、および、絶縁膜ＩＦ９と半導体基板ＳＢとの間に亘って連続的に形成されている。このため、サイドウォールスペーサＳＷ２を構成する絶縁膜ＩＦ８は、Ｌ字型の断面構造を有している。
【００３０】
サイドウォールスペーサＳＷ１、ＳＷ２のそれぞれの一部は、ゲート電極Ｇ１の上面よりも上側に突出している。つまり、サイドウォールスペーサＳＷ１、ＳＷ２のそれぞれの上面の高さは、ゲート電極Ｇ１の上面の高さよりも高い。言い換えれば、サイドウォールスペーサＳＷ１、ＳＷ２のそれぞれの上端は、ゲート電極Ｇ１の上面よりも上に位置している。本願でいう高さとは、半導体基板ＳＢの上面に対して垂直な方向（垂直方向、縦方向）における、半導体基板ＳＢの上面からの距離をいう。つまり、リファレンストランジスタ領域１Ｂにおいて、絶縁膜、ＩＦ６、ＩＦ８およびＩＦ９のそれぞれの一部は、ゲート電極Ｇ１の上面上に位置している。また、ゲート電極Ｇ１のサイドウォールスペーサＳＷ２側の端部の上面上には、サイドウォールスペーサＳＷ２の側面を覆う絶縁膜ＩＦ１０が、ゲート電極Ｇ１の当該端部の上面を覆うように形成されている。ただし、絶縁膜ＩＦ１０は形成されていなくてもよい。絶縁膜ＩＦ１０は、ゲート電極Ｇ１の上面の大部分を露出しており、例えば酸化シリコン膜から成る。
【００３１】
ゲート電極Ｇ１の横のサイドウォールスペーサＳＷ２側の半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘って、ｎ−型半導体領域Ｅ２およびｎ＋型半導体領域Ｄ４から成るドレイン領域が形成されている。また、ゲート電極Ｇ１の横のサイドウォールスペーサＳＷ１側の半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘って、ｎ＋型半導体領域Ｄ２から成るソース領域が形成されている。当該ソース領域、当該ドレイン領域、ゲート絶縁膜ＧＩ２およびゲート電極Ｇ１は、リファレンストランジスタＲＴを構成している。当該ソース領域および当該ドレイン領域は、平面視でゲート電極Ｇ１を挟んでいる。
【００３２】
ロジック領域１Ｃでは、半導体基板ＳＢ上に順に形成されたゲート絶縁膜ＧＩ３およびゲート電極Ｇ２から成るゲートパターンが形成されている。ゲート電極Ｇ２の両側の側面は、サイドウォールスペーサＳＷにより覆われている。ゲート電極Ｇ２およびサイドウォールスペーサＳＷと半導体基板ＳＢとの間には、ゲート絶縁膜ＧＩ３が介在している。ゲート絶縁膜ＧＩ３は例えば酸化シリコン膜から成り、ゲート電極Ｇ２は例えばポリシリコン膜から成る。
【００３３】
ゲート電極Ｇ２の横の一方の半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘って、ｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｄ５から成るソース領域が形成されており、ゲート電極Ｇ２の横の他方の半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘って、ｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｄ５から成るドレイン領域が形成されている。当該ソース領域および当該ドレイン領域は、平面視でゲート電極Ｇ２を挟んでいる。ここでは、エクステンション領域であるｎ−型半導体領域Ｅ３の深さが、拡散領域であるｎ＋型半導体領域Ｄ５の深さよりも浅いが、ｎ−型半導体領域Ｅ３の深さが、ｎ＋型半導体領域Ｄ５の深さより深くてもよい。当該ソース領域、当該ドレイン領域、ゲート絶縁膜ＧＩ３およびゲート電極Ｇ２は、比較的低耐圧のトランジスタＣＴを構成している。トランジスタＣＴは、ロジック回路を構成している。つまり、トランジスタＣＴは、ロジック回路の一部である。
【００３４】
また、メモリセル領域１Ａの消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの直上において、絶縁膜ＩＦ３またはＩＦ６の側面を覆うようにサイドウォールスペーサＳＷが形成されている。当該サイドウォールスペーサＳＷは、絶縁膜ＩＦ８、ＩＦ９から成る積層構造を有していることが考えられるが、例えば絶縁膜ＩＦ８のみにより構成されていてもよい。消去ゲート電極ＥＧ、ワードゲート電極ＷＧ、ゲート電極Ｇ１、Ｇ２、ｎ＋型半導体領域Ｄ２、Ｄ３、Ｄ４およびＤ５のそれぞれの上面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばコバルトシリサイド（ＣｏＳｉ）またはニッケルシリサイド（ＮｉＳｉ）から成る。
【００３５】
ゲート電極Ｇ１の上面を覆うシリサイド層Ｓ１の上面は、サイドウォールスペーサＳＷ１、ＳＷ２のそれぞれの上面および上端よりも低い。これに対し、ゲート電極Ｇ２の上面を覆うシリサイド層Ｓ１の上面は、ゲート電極Ｇ２に隣接するサイドウォールスペーサＳＷの上面よりも高い。すなわち、シリサイド層Ｓ１は、シリコン膜と金属膜とを反応させて形成するものであるから、シリサイド層Ｓ１の上面は、シリサイド層Ｓ１を形成する前の当該シリコン膜の上面よりも高くなることが考えられる。このため、シリサイド層Ｓ１の形成工程の直前において、ゲート電極Ｇ２と、ゲート電極Ｇ２の側面を覆うサイドウォールスペーサＳＷの上面のそれぞれの高さが同じである場合には、ゲート電極Ｇ２上に形成したシリサイド層Ｓ１の上面は、サイドウォールスペーサＳＷの上面（上端）よりも上に位置する。
【００３６】
半導体基板ＳＢ上には、メモリセルＭＣ、リファレンストランジスタＲＴおよびトランジスタＣＴを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１の上面は平坦化されている。層間絶縁膜ＩＬ１を貫通する接続孔が複数形成されており、それらの接続孔内には、プラグ（コンタクトプラグ、導電性接続部）ＰＧが埋め込まれている。層間絶縁膜ＩＬ１の上面とプラグＰＧの上面とは、略同一の高さの面内において平坦化されている。層間絶縁膜ＩＬ１上およびプラグＰＧ上には層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２を貫通する複数の配線溝が形成されており、それらの配線溝内には、配線Ｍ１が埋め込まれている。プラグＰＧの上面は、配線Ｍ１の下面に接続されている。層間絶縁膜ＩＬ２の上面と配線Ｍ１の上面とは、略同地の面内において平坦化されている。層間絶縁膜ＩＬ２と配線Ｍ１とは、第１配線層を構成している。
【００３７】
ここで、ゲート電極Ｇ１の上面の高さは、フローティングゲート電極ＦＧの上面の高さと同等であり、ゲート電極Ｇ１の膜厚は、フローティングゲート電極ＦＧの膜厚と同等である。また、ゲート電極Ｇ１およびフローティングゲート電極ＦＧのそれぞれの上面の高さは、絶縁膜ＩＦ１、制御ゲート電極ＣＧ、消去ゲート電極ＥＧ、ワードゲート電極ＷＧおよびゲート電極Ｇ２のいずれの上面の高さよりも低い。また、消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの上面の高さは互いに同等であり、ゲート電極Ｇ２の上面の高さは消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの上面の高さと同等である。
【００３８】
また、ゲート電極Ｇ１およびフローティングゲート電極ＦＧのそれぞれの膜厚は、制御ゲート電極ＣＧ、消去ゲート電極ＥＧ、ワードゲート電極ＷＧおよびゲート電極Ｇ２のいずれの膜厚よりも小さい。具体的には、例えばフローティングゲート電極ＦＧおよびゲート電極Ｇ１のそれぞれの膜厚は、ゲート電極Ｇ２の膜厚の１／５〜１／４である。ゲート電極Ｇ２の膜厚が例えば１５０〜２００ｎｍであるのに対し、フローティングゲート電極ＦＧおよびゲート電極Ｇ１のそれぞれの膜厚は、例えば３０〜４０ｎｍである。また、サイドウォールスペーサＳＷ１、ＳＷ２のそれぞれの高さは、ワードゲート電極ＷＧおよびゲート電極Ｇ２のそれぞれの側面を覆うサイドウォールスペーサＳＷのそれぞれの高さよりも低い。
【００３９】
また、ｎ＋型半導体領域Ｄ１、Ｄ２のそれぞれの深さは、ｎ＋型半導体領域Ｄ３〜Ｄ５のそれぞれの深さよりも深い。ｎ＋型半導体領域Ｄ１、Ｄ２のそれぞれの深さは互いに同等であり、ｎ＋型半導体領域Ｄ３、Ｄ４のそれぞれの深さは互いに同等であり、ｎ−型半導体領域Ｅ１、Ｅ２のそれぞれの深さは互いに同等である。エクステンション領域であるｎ−型半導体領域Ｅ１、Ｅ２のそれぞれの深さは、拡散領域であるｎ＋型半導体領域Ｄ３、Ｄ４のそれぞれの深さよりも浅い。ただし、ｎ−型半導体領域Ｅ１、Ｅ２のそれぞれの深さは、拡散領域であるｎ＋型半導体領域Ｄ３、Ｄ４のそれぞれの深さより深くてもよい。その場合であっても、メモリセルトランジスタおよびリファレンストランジスタＲＴのそれぞれのソース領域の深さは、メモリセルトランジスタおよびリファレンストランジスタＲＴのそれぞれのドレイン領域の深さよりも深い。メモリセルトランジスタおよびリファレンストランジスタＲＴのそれぞれは、ソース領域とドレイン領域とのそれぞれの深さが異なるため、ゲート長方向に沿う断面構造が左右非対称である。
【００４０】
また、メモリセルトランジスタとリファレンストランジスタＲＴとは、互いに同様のゲート長を有しており、それらのゲート長は、トランジスタＣＴのゲート長より大きい。つまり、メモリセルＭＣのソース領域およびドレイン領域の相互間の距離は、リファレンストランジスタＲＴのソース領域およびドレイン領域の相互間の距離と同等であり、トランジスタＣＴのソース領域およびドレイン領域の相互間の距離よりも大きい。また、各トランジスタのゲート長方向におけるフローティングゲート電極ＦＧの長さおよびゲート電極Ｇ１の長さのそれぞれは互いに同等であり、トランジスタＣＴのゲート長方向におけるゲート電極Ｇ２の長さよりも大きい。
【００４１】
次に、図２を用いて、リファレンストランジスタＲＴの平面レイアウトについて説明する。図２は、本実施の形態の半導体装置を構成するリファレンストランジスタを示す平面図である。つまり、図２はリファレンストランジスタ領域１Ｂ（図１参照）を示す平面図である。図２では、平面視で素子分離領域に囲まれた活性領域である半導体基板の一部を示しているが、素子分離領域の図示は省略している。また、図２では、主に当該活性領域、ゲート電極およびプラグのみを示し、層間絶縁膜およびサイドウォールスペーサなどの絶縁膜並びにシリサイド層および配線などは示していない。
【００４２】
図２に示すように、リファレンストランジスタ領域１Ｂ（図１参照）では、Ｙ方向に延在する活性領域が、Ｘ方向に複数並んで配置されている。Ｙ方向およびＸ方向のそれぞれは、平面視で互いに直交する方向であり、いずれも半導体基板の上面に沿う方向である。リファレンストランジスタＲＴが形成された活性領域は、Ｘ方向において、トランジスタが形成されていない２つの活性領域に挟まれている。各拡散領域上にはゲート電極Ｇ１が形成されている。また、半導体基板内には、Ｙ方向においてゲート電極Ｇ１を挟むように、拡散領域であるｎ＋型半導体領域Ｄ２、Ｄ４が形成されている。つまり、各活性領域の半導体基板の上面には、ソース領域を構成するｎ＋型半導体領域Ｄ２と、ドレイン領域を構成するｎ＋型半導体領域Ｄ４とが形成されている。図１に示すリファレンストランジスタＲＴの断面図は、図２のリファレンストランジスタＲＴをＹ方向に沿って破断した場合の断面を示すものである。
【００４３】
上記２つの活性領域に挟まれた１つの活性領域に形成された当該ソース領域、当該ドレイン領域およびゲート電極Ｇ１は、リファレンストランジスタＲＴを構成している。当該リファレンストランジスタＲＴをＸ方向で挟む上記２つの活性領域のそれぞれに形成されたソース領域、ドレイン領域およびゲート電極Ｇ１は、トランジスタとして動作しない擬似的なトランジスタである。リファレンストランジスタＲＴを構成するｎ＋型半導体領域Ｄ２、Ｄ４およびゲート電極Ｇ１のそれぞれには、プラグＰＧが電気的に接続されている。また、それらのｎ＋型半導体領域Ｄ２、Ｄ４およびゲート電極Ｇ１のそれぞれの直上に形成された３つのプラグは、Ｙ方向（活性領域の延在方向、ゲート長方向）において並んで配置されている。リファレンストランジスタＲＴをＸ方向で挟む２つの活性領域のそれぞれの直上には、プラグは配置されていない。
【００４４】
なお、図２に示す各活性領域は、Ｙ方向においてさらに延在していてもよい。リファレンストランジスタＲＴが形成された活性領域には、図示していない領域であって、Ｙ方向で当該リファレンストランジスタＲＴと隣り合う領域に、他のリファレンストランジスタが形成されていてもよい。
【００４５】
＜不揮発性メモリの動作＞
次に、不揮発性メモリの動作例について、図１を参照して説明する。以下の説明で挙げる印加電圧の値は一例であり、これに限られるものではない。
【００４６】
不揮発性メモリのメモリセルを構成するメモリセルセルトランジスタのしきい値電圧は、フローティングゲート電極に保持されている電荷量に依存して変動する。情報の書き込みは、ソース領域、制御ゲート電極、選択ゲート電極およびドレイン領域のそれぞれに所定の電圧を印加し、ドレイン領域からフローティングゲート電極へ電子を注入することによって行われ、これによりメモリセルトランジスタのしきい値電圧は上昇する。例えば、図１に示すフローティングゲートスプリット構造を有するメモリセルＭＣにおいて、書き込み動作時には、ビット線に接続されたドレイン領域に０．５Ｖを印加し、ワード線に接続されたワードゲート電極ＷＧに１Ｖを印加し、ソース領域および消去ゲート電極ＥＧのそれぞれに４．５Ｖを印加し、制御ゲート電極ＣＧに１０．５Ｖを印加する。これにより、ドレイン側からソース領域側に流れる電子が、浮遊状態にあるフローティングゲート電極ＦＧ内に捕獲される。その結果、メモリセルＭＣを構成するメモリセルトランジスタのしきい値電圧が高くなり、メモリセルＭＣは書き込み状態となる。
【００４７】
情報の消去は、消去ゲート電極に他の所定の電圧を印加し、浮遊電極に蓄積された電子を消去ゲート電極へ引き抜くことによって行われ、これによりメモリセルトランジスタのしきい値電圧が低下する。例えば、消去動作時には、図１に示すメモリセルＭＣのソース・ドレイン領域、ワードゲート電極ＷＧおよび制御ゲート電極ＣＧのそれぞれに０Ｖを印加し、消去ゲート電極ＥＧに１１．５Ｖを印加することで、消去ゲート電極ＥＧ側にフローティングゲート電極ＦＧ内の電子を引き抜く。これにより、メモリセルＭＣを構成するメモリセルトランジスタのしきい値電圧が低くなり、メモリセルＭＣは消去状態となる。
【００４８】
読み出し動作時には、例えば、図１に示すメモリセルＭＣのドレイン領域に０．５Ｖを印加し、ソース領域および消去ゲート電極ＥＧのそれぞれに０Ｖを印加し、ワードゲート電極ＷＧおよび制御ゲート電極ＣＧのそれぞれに電源電圧を印加する。このとき、フローティングゲート電極ＦＧ内の電荷の有無により、制御ゲート電極ＣＧおよびソース・ドレイン領域により構成されるＭＩＳＦＥＴのしきい値電圧が変化するため、メモリセルＭＣの書き込み状態と消去状態とを判別することができる。
【００４９】
つまり、プログラムセル（書き込み状態であるメモリセル）はしきい値電圧が高くなっているため読み出し動作時にオン状態にならず、電流（読み出し電流）は殆ど流れない。これに対し、消去セル（消去状態であるメモリセル）はしきい値電圧が低くなっているため読み出し動作時にオン状態になり、電流（読み出し電流）が流れる。よって、読み出し電流の量と所定の基準電流の量とを比較することによって、メモリセルトランジスタに記憶されたデータを読み出すことが可能である。
【００５０】
この読み出し動作では、メモリセルトランジスタに流れる電流（読み出し電流）Ｉｃｅｌｌと、リファレンストランジスタＲＴ（図１参照）に流れる電流（基準電流）Ｉｒｅｆとを比較して当該判別を行う。つまり、例えばメモリセルの読み出し電流が基準電流より小さければ、当該メモリセルは書き込み状態であると判別することができる。逆に、メモリセルの読み出し電流が基準電流より大きければ、当該メモリセルは消去状態であると判別することができる。なお、本願でいう電流とは、トランジスタのドレイン領域およびソース領域の相互間を流れる電流である。
【００５１】
上記のように、メモリセルが書き込み状態または消去状態のいずれの状態であるかを判別するために読み出し電流と基準電流とを比較するため、メモリセルトランジスタとリファレンストランジスタとは、互いに特性上の高い親和性を有することが重要となる。
【００５２】
＜半導体装置の効果＞
以下に、図１、図３、図３２および図３３を用いて、本実施の形態の半導体装置の効果について説明する。図３は、本実施の形態の半導体装置の温度と電流の関係を示すグラフである。図３２は、比較例の半導体装置を示す断面図である。図３３は、比較例の半導体装置の温度と電流の関係を示すグラフである。図３および図３３のそれぞれのグラフの横軸は温度を表し、縦軸はトランジスタに流れる電流を表している。図３２では、図１と同様に、メモリセル領域１Ａ、リファレンストランジスタ領域１Ｂおよびロジック領域１Ｃを順に並べて示している。
【００５３】
図３２に示す比較例の半導体装置を構成するメモリセルＭＣ、リファレンストランジスタＲＴ１およびトランジスタＣＴのうち、メモリセルＭＣおよびトランジスタＣＴのそれぞれの構造は、本実施の形態のメモリセルＭＣおよびトランジスタＣＴ（図１参照）と同様である。ただし、比較例のリファレンストランジスタＲＴ１の構造は、本実施の形態のリファレンストランジスタＲＴ（図１参照）と異なり、ロジック領域１ＣのトランジスタＣＴと同様の構造を有している。
【００５４】
すなわち、図３２に示すように、リファレンストランジスタ領域１Ｂには、半導体基板ＳＢ上に順に形成されたゲート絶縁膜ＧＩ４およびゲート電極Ｇ３から成るゲートパターンが形成されている。ゲート電極Ｇ３の両側の側面は、サイドウォールスペーサＳＷにより覆われている。ゲート電極Ｇ３の横の半導体基板ＳＢの上面には、ｎ−型半導体領域Ｅ４およびｎ＋型半導体領域Ｄ６から成るソース領域およびドレイン領域が形成されている。ソース領域、ドレイン領域、ゲート絶縁膜ＧＩ４およびゲート電極Ｇ３は、リファレンストランジスタＲＴ１を構成している。
【００５５】
リファレンストランジスタＲＴ１のゲート電極Ｇ３は、ゲート電極Ｇ２と同様の高さを有している。また、ゲート絶縁膜ＧＩ４は、ゲート絶縁膜ＧＩ３と同様の膜厚を有している。また、ｎ−型半導体領域Ｅ４およびｎ＋型半導体領域Ｄ６のそれぞれは、ｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｄ５のそれぞれと同様の深さおよび同様の不純物濃度を有している。このため、リファレンストランジスタＲＴ１は、ロジック領域１ＣのトランジスタＣＴと同様の特性を有している。
【００５６】
これは、リファレンストランジスタＲＴ１が、トランジスタＣＴと同じ工程で形成されているためである。例えば、消去ゲート電極ＥＧ、ワードゲート電極ＷＧ、ゲート電極Ｇ２およびＧ３のそれぞれは、半導体装置の製造工程で半導体基板ＳＢ上に堆積された１つのポリシリコン膜（図１６参照）をパターニングすることで形成されている。また、例えば、絶縁膜ＩＦ７、ゲート絶縁膜ＧＩ４およびＧＩ３は、同一の絶縁膜をパターニングすることで形成されている。または、絶縁膜ＩＦ６とゲート絶縁膜ＧＩ３とが、同一の絶縁膜をパターニングすることで形成されている場合も考えられる。
【００５７】
ここで、読み出し動作時のメモリセルＭＣの特性については、フローティングゲート電極ＦＧ、ゲート絶縁膜ＧＩ１、ソース領域およびドレイン領域のそれぞれの構成が支配的である。つまり、読み出し動作時のメモリセルＭＣの特性（温度特性、電流特性）は、主に、フローティングゲート電極ＦＧの位置、組成、不純物濃度および膜厚、ゲート絶縁膜ＧＩ１の組成および膜厚、並びに、ソース領域およびドレイン領域のそれぞれの深さ、不純物濃度および位置などにより決まる。言い換えれば、読み出し動作時のメモリセルＭＣの特性は、フローティングゲート電極ＦＧ、ゲート絶縁膜ＧＩ１、ソース領域およびドレイン領域により構成されるメモリセルトランジスタの構成により決まるのであり、消去ゲート電極ＥＧ、ワードゲート電極ＷＧおよび制御ゲート電極ＣＧの構成は、読み出し動作時のメモリセルＭＣの特性に殆ど影響を与えない。
【００５８】
読み出し動作では、メモリセルトランジスタの電流とリファレンストランジスタＲＴ１の電流とを比較して書き込み状態または消去状態の判断を行うため、メモリセルトランジスタとリファレンストランジスタＲＴ１とは、誤った読み出し動作が行われることを防ぐ観点から、互いに同様の特性を有していることが重要となる。すなわち、メモリセルトランジスタとリファレンストランジスタＲＴ１との相互間で、例えば温度特性などに大きな違いがある場合、所定の温度では正常に読み出し動作を行うことができても、他の温度では誤った読み出し動作が行われる問題が生じる。
【００５９】
比較例のリファレンストランジスタＲＴ１を構成するゲート電極Ｇ３は、メモリセルトランジスタを構成するフローティングゲート電極ＦＧとは異なる工程で形成され、異なる膜厚を有している。また、比較例のゲート絶縁膜ＧＩ３は、ゲート絶縁膜ＧＩ１とは異なる工程で形成され、異なる膜厚を有している。また、リファレンストランジスタＲＴ１のソース領域を構成するｎ＋型半導体領域Ｄ６は、メモリセルトランジスタのソース領域を構成するｎ＋型半導体領域Ｄ１とは異なる深さおよび不純物濃度を有している。このため、比較例のリファレンストランジスタＲＴ１は、メモリセルトランジスタと構造が異なることによる温度特性ずれなどの特性の差を有している。
【００６０】
すなわち、図３３に示すように、メモリセルトランジスタと比較例のリファレンストランジスタＲＴ１の相互の電流−温度特性は異なっている。図３３では、温度に対する消去セル（消去状態であるメモリセル）のメモリセルトランジスタの電流Ｉｃｅｌｌのグラフを実線で示し、温度に対するリファレンストランジスタＲＴ１の電流Ｉｒｅｆのグラフを破線で示している。メモリセルトランジスタとリファレンストランジスタＲＴ１の相互の電流−温度特性は異なっているため、例えば常温（室温）Ｔ１で読み出し動作を行った際に、メモリセルＭＣが消去状態であることを正常に判別することができたとしても、常温Ｔ１よりも高い温度で読み出し動作を行った際には、メモリセルＭＣの状態を正常に判別することができなくなる場合がある。つまり、半導体装置の信頼性が低下する。
【００６１】
よって、比較例では、定格温度（最大温度）Ｔ２においても消去セルの読み出しを正常に行うために、常温（室温）Ｔ１での電流Ｉｃｅｌｌが非常に大きくなるような設計が必要となる。つまり、図３３に矢印で示すように、常温Ｔ１における電流Ｉｃｅｌｌと電流Ｉｒｅｆとの差が非常に大きくなるような設計が必要となる。このことは、読み出し電流の増大を意味し、半導体装置の消費電力の増大の原因となる。
【００６２】
また、比較例のリファレンストランジスタＲＴ１の特性は、メモリセルＭＣの特性に大きく影響を与えるフローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ１のそれぞれの膜厚などの出来栄えに影響を受けない。つまり、リファレンストランジスタＲＴ１の特性は、メモリセルＭＣの特性を大きく左右するフローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ１の膜厚などの出来栄えに連動して変化しない。このため、リファレンストランジスタＲＴ１の特性には、ロット毎に生ずる製造ばらつきに起因したメモリセル特性の特性ずれが反映されることがない。したがって、このような特性ずれを吸収できるように、予め特性のマージンをさらに上乗せし回路設計をしなければならない。つまり、例えば温度変化によってリファレンストランジスタＲＴ１を流れる電流Ｉｒｅｆとメモリセルトランジスタを流れる電流Ｉｃｅｌｌの大小関係が反転することのないように、回路設計を行う必要がある。また、このような設計上の余裕（マージン）を確保する必要があるため、半導体装置の良品判定の許容範囲は小さくなり、歩留まりが低下する問題がある。
【００６３】
そこで、本実施の形態の半導体装置では、図１に示すように、リファレンストランジスタＲＴを構成するゲート電極Ｇ１と、メモリトランジスタを構成するフローティングゲート電極ＦＧとを同一のシリコン膜をパターニングすることで形成し、それらの電極の膜厚および不純物濃度などの構成を同等に揃えている。つまり、ゲート電極Ｇ１とフローティングゲート電極ＦＧとは、１つの膜から形成された同層の導体膜である。また、リファレンストランジスタＲＴを構成するゲート絶縁膜ＧＩ２と、メモリトランジスタを構成するゲート絶縁膜ＧＩ１とを、同一の酸化シリコン膜をパターニングすることで形成し、それらの電極の膜厚を同等に揃えている。このため、ゲート電極Ｇ１およびフローティングゲート電極ＦＧのそれぞれの膜厚は、制御ゲート電極ＣＧ、消去ゲート電極ＥＧ、ワードゲート電極ＷＧおよびゲート電極Ｇ２のいずれの膜厚よりも小さい。また、メモリセルトランジスタとリファレンストランジスタＲＴとは、互いに同様のゲート長を有している。
【００６４】
また、各トランジスタのソース領域を構成するｎ＋型半導体領域Ｄ１、Ｄ２のそれぞれは、同一のイオン注入工程により形成されているため、互いに同様の深さおよび同様の不純物濃度を有している。また、各トランジスタのドレイン領域を構成するｎ−型半導体領域Ｅ１、Ｅ２のそれぞれは、同一のイオン注入工程により形成されているため、互いに同様の深さおよび同様の不純物濃度を有している。また、各トランジスタのドレイン領域を構成するｎ＋型半導体領域Ｄ３、Ｄ５のそれぞれは、同一のイオン注入工程により形成されているため、互いに同様の深さおよび同様の不純物濃度を有している。
【００６５】
このように、メモリセルＭＣの特性において支配的なメモリセルトランジスタと、リファレンストランジスタＲＴとを同様の構成で形成することで、メモリセルトランジスタおよびリファレンストランジスタＲＴの相互間の特性ずれを縮小することができる。言い換えれば、メモリセルトランジスタの特性と、リファレンストランジスタＲＴの特性との親和性を高めることができる。つまり、図３に示すように、例えばメモリセルトランジスタおよびリファレンストランジスタＲＴのそれぞれの温度特性の差（図３の２つのグラフの傾きの差）を縮めることができる。
【００６６】
図３では、図３３と同様に、温度に対する消去セルのメモリセルトランジスタの電流Ｉｃｅｌｌのグラフを実線で示し、温度に対するリファレンストランジスタＲＴの電流Ｉｒｅｆのグラフを破線で示している。ここでは、メモリセルトランジスタとリファレンストランジスタの電流−温度特性が広い温度範囲に亘って同等となっている。このため、正常な読み出し動作を行う観点から、常温Ｔ１および定格温度Ｔ２のいずれにおいても電流Ｉｒｅｆよりも僅かに大きい電流Ｉｃｅｌｌを得られていればよい。すなわち、基準電流（電流Ｉｒｅｆ）に対して読み出し電流（電流Ｉｃｅｌｌ）が非常に大きくなるように余裕を持った設計を行わなくとも半導体装置の信頼性を高めることができ、その結果、メモリセルデバイスの設計が容易となる。つまり、半導体装置の設計の自由度を高めることができる。また、これにより、半導体装置の省電力化を実現することができる。
【００６７】
また、歩留まり判定の許容範囲を狭める要因となる余計な特性のマージンを減らすこともできるため、回路設計が容易になり、結果的に歩留まりが向上することが期待される。
【００６８】
また、半導体装置の劣化および特性保持などの信頼性においても許容範囲が広がるため、半導体装置の信頼性および歩留まりのそれぞれを向上させることができる。
【００６９】
また、本実施の形態では、図１のゲート電極Ｇ１の高さをフローティングゲート電極ＦＧの高さに合わせて低くしている結果、サイドウォールスペーサＳＷ１、ＳＷ２のそれぞれの上端は、ゲート電極Ｇ１の上面よりも上方に位置している。このようにゲート電極Ｇ１がゲート電極Ｇ１よりも高いサイドウォールスペーサＳＷ１、ＳＷ２に挟まれていることにより、ソース領域またはドレイン領域に接続されたプラグＰＧがゲート電極Ｇ１に短絡することを防ぐことができる。つまり、ゲート電極Ｇ１および当該プラグＰＧの形成位置のずれなどに起因して、当該プラグＰＧがゲート電極Ｇ１上のシリサイド層Ｓ１に接触し、これによりソース領域またはドレイン領域とゲート電極Ｇ１とが電気的に接続される虞がある。これに対し、本実施の形態のようにゲート電極Ｇ１よりも高いサイドウォールスペーサＳＷ１、ＳＷ２を形成することで、当該プラグＰＧがゲート電極Ｇ１上のシリサイド層Ｓ１に接触することを防ぐことができる。その結果、半導体装置の信頼性を高めることができる。
【００７０】
＜半導体装置の製造方法＞
以下に、図４〜図２３を用いて、本実施の形態の半導体装置の製造方法について説明する。図４〜図２３は、本実施の形態の半導体装置の製造工程中の断面図である。図４〜図２３においては、各図の左側から右側に向かって順に並ぶメモリセル領域１Ａ、リファレンストランジスタ領域１Ｂおよびロジック領域１Ｃのそれぞれの断面図を示している。
【００７１】
まず、例えば単結晶シリコンから成る半導体基板ＳＢを用意する。
【００７２】
続いて、図示は省略するが、メモリセル領域１Ａ、リファレンストランジスタ領域１Ｂおよびロジック領域１Ｃの半導体基板ＳＢの上面にｐ型ウエルを形成する。ｐ型ウエルは、例えばＢ（ホウ素）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。
【００７３】
続いて、半導体基板ＳＢの上面に、絶縁膜ＩＦおよびシリコン膜（導電膜）ＰＳ１を順に形成する。絶縁膜ＩＦは、例えば熱酸化法により形成する。シリコン膜ＰＳ１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦおよびシリコン膜ＰＳ１のそれぞれの一部を除去し、半導体基板ＳＢの上面の一部を露出させる。その後、露出した当該半導体基板ＳＢの上面に溝を形成し、当該溝内に、活性領域を規定する複数の素子分離領域（図示しない）を形成する。素子分離領域は、当該溝内に例えばＣＶＤ法で酸化シリコン膜を埋め込んだ後、シリコン膜ＰＳ１上の余分な酸化シリコン膜を除去することで、当該溝内に残った酸化シリコン膜により形成する。
【００７４】
続いて、シリコン膜ＰＳ１上に、絶縁膜ＩＦ１、シリコン膜（導電膜）ＰＳ２および絶縁膜ＩＦ２を順に形成する。絶縁膜ＩＦは、例えば熱酸化法により形成する。シリコン膜ＰＳ２、絶縁膜ＩＦ１およびＩＦ２は、例えばＣＶＤ法により形成する。
【００７５】
シリコン膜ＰＳ１、ＰＳ２には、例えばｐ型に不純物（例えばＢ（ホウ素））が導入されている。シリコン膜ＰＳ１の膜厚は例えば６０ｎｍであり、シリコン膜ＰＳ２の膜厚は例えば８０ｎｍであり、絶縁膜ＩＦ２の膜厚は例えば２６０ｎｍである。シリコン膜ＰＳ１、ＰＳ２は例えばポリシリコン膜であるが、成膜時にはアモルファス状態で形成し、その後熱処理などによりシリコン膜ＰＳ１、ＰＳ２を多結晶化させてもよい。
【００７６】
次に、図５に示すように、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＩＦ２、シリコン膜ＰＳ２および絶縁膜ＩＦ１を加工する。このとき、メモリセル領域１Ａには絶縁膜ＩＦ２、シリコン膜ＰＳ２および絶縁膜ＩＦ１から成る積層パターンを残し、リファレンストランジスタ領域１Ｂおよびロジック領域１Ｃのそれぞれの絶縁膜ＩＦ２、シリコン膜ＰＳ２および絶縁膜ＩＦ１は全て除去する。これにより、各領域のシリコン膜ＰＳ１の上面が露出する。このとき、シリコン膜ＰＳ１の途中深さまでエッチバックが行われ、絶縁膜ＩＦ２、シリコン膜ＰＳ２および絶縁膜ＩＦ１から成る積層パターンから露出するシリコン膜ＰＳ１の上面が後退する。これにより、メモリセル領域１Ａには、シリコン膜ＰＳ２から成る制御ゲート電極ＣＧが形成される。
【００７７】
次に、図６に示すように、メモリセル領域１Ａにおいて、互いに隣り合う絶縁膜ＩＦ２、制御ゲート電極ＣＧおよび絶縁膜ＩＦ１から成るパターン同士の間の領域を覆い、リファレンストランジスタ領域１Ｂのシリコン膜ＰＳ１の上面の一部を覆うフォトレジスト膜ＰＲ１を、半導体基板ＳＢ上に形成する。メモリセル領域１Ａのフォトレジスト膜ＰＲ１は、絶縁膜ＩＦ２の直上で終端している。
【００７８】
続いて、フォトレジスト膜ＰＲ１、絶縁膜ＩＦ２、制御ゲート電極ＣＧおよび絶縁膜ＩＦ１から露出するシリコン膜ＰＳ１をエッチング法により除去する。これにより、絶縁膜ＩＦの上面が露出する。ロジック領域１Ｃでは、全てのシリコン膜ＰＳ１が除去される。
【００７９】
次に、図７に示すように、フォトレジスト膜ＰＲ１を除去した後、例えばＣＶＤ法を用いて、半導体基板ＳＢの上面の全面上に絶縁膜ＩＦ３を形成（堆積）する。これにより、絶縁膜ＩＦ２、制御ゲート電極ＣＧ、絶縁膜ＩＦ１およびシリコン膜ＰＳ１を含むパターンの上面および側面、並びに、絶縁膜ＩＦの上面は、絶縁膜ＩＦ３により覆われる。絶縁膜ＩＦ３の膜厚は例えば３０ｎｍである。絶縁膜ＩＦ３は、例えば窒化シリコン膜から成る。メモリセル領域１Ａにおいて、絶縁膜ＩＦ２、制御ゲート電極ＣＧおよび絶縁膜ＩＦ１から成り、互いに並ぶ２つの積層パターンの間のシリコン膜ＰＳ１の上面は、絶縁膜ＩＦ３により覆われる。リファレンストランジスタ領域１Ｂでは、絶縁膜ＩＦおよびシリコン膜ＰＳ１が絶縁膜ＩＦ３により覆われ、ロジック領域１Ｃでは、絶縁膜ＩＦが絶縁膜ＩＦ３により覆われる。
【００８０】
続いて、ドライエッチング法により絶縁膜ＩＦ３をエッチバックすることで、絶縁膜ＩＦの上面およびシリコン膜ＰＳ１の上面の一部を露出させる。これにより、絶縁膜ＩＦ２、制御ゲート電極ＣＧ、シリコン膜ＰＳ１および絶縁膜ＩＦ１を含むパターンの側面を覆う絶縁膜ＩＦ３のみが残る。ここでは、リファレンストランジスタ領域１Ｂのシリコン膜ＰＳ１の側面に絶縁膜ＩＦ３が残ることが考えられるが、ここではリファレンストランジスタ領域１Ｂおよびロジック領域１Ｃの絶縁膜ＩＦ３は全て除去されるものとして説明を行う。
【００８１】
次に、図８に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの上面の全面上に絶縁膜ＩＦ４を形成（堆積）する。絶縁膜ＩＦ４は、例えば酸化シリコン膜から成る。その後、エッチバックを行って絶縁膜ＩＦ４の一部を除去することで、絶縁膜ＩＦ、ＩＦ２およびシリコン膜ＰＳ１の上面を露出させる。これにより、絶縁膜ＩＦ３の側面を覆う絶縁膜ＩＦ４が残る。メモリセル領域１Ａでは、互いに隣り合う絶縁膜ＩＦ４同士の間において、シリコン膜ＰＳ１の上面が露出している。
【００８２】
次に、図９に示すように、半導体基板ＳＢ上に、フォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、メモリセル領域１Ａで互いに隣り合う絶縁膜ＩＦ４同士の間において露出しているシリコン膜ＰＳ１の上面を露出し、リファレンストランジスタ領域１Ｂでシリコン膜ＰＳ１の端部を覆うレジストパターンである。メモリセル領域１Ａにおいて、フォトレジスト膜ＰＲ２は、絶縁膜ＩＦ２の直上で終端している。フォトレジスト膜ＰＲ２は、リファレンストランジスタ領域１Ｂにおいて、シリコン膜ＰＳ１の横の絶縁膜ＩＦを覆い、シリコン膜ＰＳ１の一部を露出している。また、フォトレジスト膜ＰＲ２はロジック領域１Ｃの絶縁膜ＩＦの全体を覆っている。
【００８３】
続いて、絶縁膜ＩＦ２〜ＩＦ４およびフォトレジスト膜ＰＲ２をマスクとして用いてドライエッチングを行うことで、メモリセル領域１Ａにおいて絶縁膜ＩＦ２、制御ゲート電極ＣＧおよび絶縁膜ＩＦ１から成る２つのパターンの間に形成されたシリコン膜ＰＳ１の一部を除去し、これにより絶縁膜ＩＦの上面を露出させる。これにより、絶縁膜ＩＦ２、制御ゲート電極ＣＧおよび絶縁膜ＩＦ１から成る２つのパターンのそれぞれの直下のシリコン膜ＰＳ１同士が互いに分離される。また、これによりメモリセル領域１Ａには、シリコン膜ＰＳ１から成るフローティングゲート電極ＦＧが複数形成される。すなわち、メモリセル領域１Ａには、絶縁膜ＩＦ２、制御ゲート電極ＣＧ、絶縁膜ＩＦ１およびフローティングゲート電極ＦＧから成る積層パターンが複数形成される。リファレンストランジスタ領域１Ｂでは、当該ドライエッチングにより一部のシリコン膜ＰＳ１が除去され、絶縁膜ＩＦの一部が露出する。これによりシリコン膜ＰＳ１から成るゲート電極Ｇ１が形成される。
【００８４】
続いて、イオン注入法を用いて、メモリセル領域１Ａおよびリファレンストランジスタ領域１Ｂの半導体基板ＳＢの上面に、ｎ型の不純物（例えばＡｓ（ヒ素））を注入する。ここでは、フォトレジスト膜ＰＲ２と、絶縁膜ＩＦ２、制御ゲート電極ＣＧ、絶縁膜ＩＦ１およびフローティングゲート電極ＦＧから成る積層パターンとを注入阻止マスクとして使用する。これにより、メモリセル領域１Ａの半導体基板ＳＢ内に、半導体基板ＳＢの上面から所定の深さに亘ってｎ＋型半導体領域Ｄ１を形成し、リファレンストランジスタ領域１Ｂの半導体基板ＳＢ内に、半導体基板ＳＢの上面から所定の深さに亘ってｎ＋型半導体領域Ｄ２を形成する。
【００８５】
次に、図１０に示すように、フォトレジスト膜ＰＲ２を除去した後、ウェットエッチング法を用いて、フローティングゲート電極ＦＧおよびゲート電極Ｇ１から露出する絶縁膜ＩＦを除去し、これにより半導体基板ＳＢの上面を露出させる。これにより、フローティングゲート電極ＦＧの直下の絶縁膜ＩＦから成るゲート絶縁膜ＧＩ１と、ゲート電極Ｇ１の直下の絶縁膜ＩＦから成るゲート絶縁膜ＧＩ２が形成される。続いて、半導体基板ＳＢの上面上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ５を形成（堆積）する。絶縁膜ＩＦ５は、例えば酸化シリコン膜から成り、例えば８ｎｍの膜厚を有する。
【００８６】
次に、図１１に示すように、メモリセル領域１Ａにおいて、フォトリソグラフィ技術およびウェットエッチング法を用いて、絶縁膜ＩＦ２、制御ゲート電極ＣＧ、絶縁膜ＩＦ１およびフローティングゲート電極ＦＧから成る２つの積層パターンの間の絶縁膜ＩＦ５を除去し、リファレンストランジスタＲＴにおいて、ｎ＋型半導体領域Ｄ２の直上の絶縁膜ＩＦ５を除去する。これにより、ｎ＋型半導体領域Ｄ１、Ｄ２のそれぞれの上面は露出する。このとき、リファレンストランジスタ領域１Ｂでは、ゲート電極Ｇ１のｎ＋型半導体領域Ｄ２側の側面を覆う絶縁膜ＩＦ５も除去する。
【００８７】
次に、図１２に示すように、半導体基板ＳＢの上面上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ６を形成（堆積）する。絶縁膜ＩＦ６は、例えば酸化シリコン膜から成り、例えば１５ｎｍの膜厚を有する。
【００８８】
次に、図１３に示すように、メモリセル領域１Ａの一部と、リファレンストランジスタ領域１Ｂの一部と、ロジック領域１Ｃの全体とを覆うフォトレジスト膜ＰＲ３を半導体基板ＳＢ上に形成する。フォトレジスト膜ＰＲ３は、メモリセル領域１Ａにおいて、ｎ＋型半導体領域Ｄ１の直上に形成され、絶縁膜ＩＦ２、制御ゲート電極ＣＧ、絶縁膜ＩＦ１、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ１から成る２つのゲートパターンの相互間の半導体基板ＳＢの上面を覆うレジストパターンであり、絶縁膜ＩＦ５を露出している。また、フォトレジスト膜ＰＲ３は、リファレンストランジスタ領域１Ｂにおいて、ｎ＋型半導体領域Ｄ２およびゲート電極Ｇ１を覆っている。
【００８９】
続いて、フォトレジスト膜ＰＲ３および当該ゲートパターンをマスクとしてイオン注入することで、隣り合う２つの当該ゲートパターン同士の間の半導体基板ＳＢの上面に、ｐ型の不純物（例えばＢ（ホウ素））を例えばイオン注入法により打ち込む。これにより、半導体基板ＳＢの上面にチャネル領域（図示しない）を形成する。
【００９０】
次に、図１４に示すように、フォトレジスト膜ＰＲ３を除去した後、メモリセル領域１Ａの一部と、リファレンストランジスタ領域１Ｂの一部とを覆うフォトレジスト膜ＰＲ４を半導体基板ＳＢ上に形成する。フォトレジスト膜ＰＲ４は、メモリセル領域１Ａにおいて、ｎ＋型半導体領域Ｄ１の直上に形成され、絶縁膜ＩＦ２、制御ゲート電極ＣＧ、絶縁膜ＩＦ１、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ１から成る２つのゲートパターンの相互間の半導体基板ＳＢの上面を覆うレジストパターンであり、絶縁膜ＩＦ５を露出している。また、フォトレジスト膜ＰＲ４は、リファレンストランジスタ領域１Ｂにおいて、ｎ＋型半導体領域Ｄ２およびゲート電極Ｇ１を覆っており、ゲート電極Ｇ１の横の領域であって、ｎ＋型半導体領域Ｄ２の反対側の領域の半導体基板ＳＢの上面を露出している。フォトレジスト膜ＰＲ４は、上記チャネル領域が形成された半導体基板ＳＢの上面および絶縁膜ＩＦ５と、ロジック領域１Ｃの絶縁膜ＩＦ５とを露出している。また、メモリセル領域１Ａの絶縁膜ＩＦ６の一部と、ロジック領域１Ｃの絶縁膜ＩＦ６も、フォトレジスト膜ＰＲ４から露出している。
【００９１】
続いて、フォトレジスト膜ＰＲ４をマスクとしてウェットエッチングを行うことで、フォトレジスト膜ＰＲ４から露出する絶縁膜ＩＦ６、ＩＦ５を除去する。これにより、メモリセル領域１Ａの一部では、半導体基板ＳＢの上面および一部の絶縁膜ＩＦ３が露出し、リファレンストランジスタ領域１Ｂおよびロジック領域１Ｃでは半導体基板ＳＢの上面が露出する。
【００９２】
次に、図１５に示すように、フォトレジスト膜ＰＲ４を除去した後、例えば熱酸化法により、メモリセル領域１Ａおよびロジック領域１Ｃにおいて露出している半導体基板ＳＢの上面に絶縁膜ＩＦ７を形成する。また、絶縁膜ＩＦ７は、ゲート電極Ｇ１の側面のうち、ｎ＋型半導体領域Ｄ２とは反対側の側面を覆って形成される。絶縁膜ＩＦ７は、例えば酸化シリコン膜から成り、その膜厚は例えば２〜３ｎｍである。
【００９３】
次に、図１６に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの上面の全面上に、シリコン膜（導電膜）ＰＳ３を形成する。シリコン膜ＰＳ３の膜厚は、例えば１５０ｎｍである。これにより、メモリセル領域１Ａに形成された複数の上記ゲートパターン同士の間はシリコン膜ＰＳ３により埋め込まれる。シリコン膜ＰＳ３は例えばポリシリコン膜であるが、成膜時にはアモルファス状態で形成し、その後熱処理などによりシリコン膜ＰＳ３を多結晶化させてもよい。
【００９４】
次に、図１７に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａおよびリファレンストランジスタ領域１Ｂのシリコン膜ＰＳ３に対しエッチバックを行う。これにより、メモリセル領域１Ａの絶縁膜ＩＦ２の上面は露出する。メモリセル領域１Ａでは、シリコン膜ＰＳ３の上面は、絶縁膜ＩＦ２の上面より低く、制御ゲート電極ＣＧの上面よりも高い位置まで後退する。これにより、メモリセル領域１Ａの絶縁膜ＩＦ２、制御ゲート電極ＣＧ、絶縁膜ＩＦ１、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ１から成る２つのゲートパターン同士の間の領域であって、ｎ＋型半導体領域Ｄ１の直上の領域に埋め込まれたシリコン膜ＰＳ３から成る消去ゲート電極ＥＧが形成される。
【００９５】
リファレンストランジスタ領域１Ｂでは、ゲート電極Ｇ１および半導体基板ＳＢの上面を覆うシリコン膜ＰＳ３が残っている。ロジック領域１Ｃではシリコン膜ＰＳ３はフォトレジスト膜（図示しない）により保護されるため、当該エッチング工程では除去されず、シリコン膜ＰＳ３の上面は後退しない。
【００９６】
次に、図１８に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａおよびロジック領域１Ｃのそれぞれのシリコン膜ＰＳ３の一部と、リファレンストランジスタ領域１Ｂのシリコン膜ＰＳ３とを除去する。すなわち、メモリセル領域１Ａでは、絶縁膜ＩＦ２、制御ゲート電極ＣＧ、絶縁膜ＩＦ１、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ１から成る２つのゲートパターン同士の間に埋め込まれたシリコン膜ＰＳ３の一部を除去することで、絶縁膜ＩＦ７を露出させる。これにより、当該ゲートパターンの側面のうち、消去ゲート電極ＥＧの反対側の側面と隣り合う領域には、シリコン膜ＰＳ３から成るワードゲート電極ＷＧが形成される。つまり、メモリセル領域１Ａの複数のゲートパターンのそれぞれは、消去ゲート電極ＥＧおよびワードゲート電極ＷＧにより挟まれている。
【００９７】
リファレンストランジスタ領域１Ｂでは、上記エッチング工程によりシリコン膜ＰＳ３が除去され、絶縁膜ＩＦ５〜ＩＦ７、ゲート絶縁膜ＧＩ２およびゲート電極Ｇ１がシリコン膜ＰＳ３から露出する。
【００９８】
ロジック領域１Ｃでは、上記エッチング工程によりシリコン膜ＰＳ３をパターニングし、絶縁膜ＩＦ７を露出させることで、シリコン膜ＰＳ３から成るゲート電極Ｇ２を形成する。消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの上面の高さは互いに同等であり、ゲート電極Ｇ２の上面の高さは消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの上面の高さと同等である。
【００９９】
よって、ゲート電極Ｇ２、消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの上面の高さは、メモリセル領域１Ａの絶縁膜ＩＦ２、制御ゲート電極ＣＧ、絶縁膜ＩＦ１、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ１から成るゲートパターンの上面の高さよりも低い。また、ゲート電極Ｇ２、消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの上面の高さは、ゲート電極Ｇ１の上面の高さよりも高い。
【０１００】
次に、図１９に示すように、ｎ＋型半導体領域Ｄ２およびゲート電極Ｇ１を覆い、メモリセル領域１Ａおよびロジック領域１Ｃを露出するフォトレジスト膜（図示しない）を半導体基板ＳＢ上に形成する。続いて、当該フォトレジスト膜と、絶縁膜ＩＦ２、制御ゲート電極ＣＧ、絶縁膜ＩＦ１、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ１から成るゲートパターンと、ゲート電極Ｇ２、消去ゲート電極ＥＧおよびワードゲート電極ＷＧとをマスクとして、イオン注入を行う。ここでは、半導体基板ＳＢの上面に対し、ｎ型の不純物（例えば、Ａｓ（ヒ素）およびＰ（リン））を打ち込む。
【０１０１】
これにより、メモリセル領域１Ａのワードゲート電極ＷＧの横の半導体基板ＳＢ内に、半導体基板ＳＢの上面から所定の深さに亘って、エクステンション領域であるｎ−型半導体領域Ｅ１を形成し、リファレンストランジスタ領域１Ｂのゲート電極Ｇ１の横の半導体基板ＳＢ内に、半導体基板ＳＢの上面から所定の深さに亘って、エクステンション領域であるｎ−型半導体領域Ｅ２を形成する。また、当該イオン注入により、ロジック領域１Ｃのゲート電極Ｇ２の横の半導体基板ＳＢ内に、半導体基板ＳＢの上面から所定の深さに亘って、エクステンション領域である一対のｎ−型半導体領域Ｅ３を形成する。
【０１０２】
次に、図２０に示すように、ワードゲート電極ＷＧの側面のうち、制御ゲート電極ＣＧ側とは反対側の露出している側面を覆うサイドウォールスペーサＳＷと、ゲート電極Ｇ２の両側の側面を覆うサイドウォールスペーサＳＷを形成する。すなわち、まず、半導体基板ＳＢ上に、例えばＣＶＤ法により絶縁膜ＩＦ８、ＩＦ９を順に形成した後、エッチング（エッチバック）を行うことで、半導体基板ＳＢ、絶縁膜ＩＦ２、ＩＦ６およびゲート電極Ｇ２のそれぞれの上面を露出させる。これにより、絶縁膜ＩＦ８、ＩＦ９から成るサイドウォールスペーサＳＷが形成される。リファレンストランジスタ領域１Ｂでは、ゲート電極Ｇ１、絶縁膜ＩＦ５およびＩＦ６を含むゲートパターンの側面を覆うサイドウォールスペーサＳＷが形成される。また、ゲート電極Ｇ１のドレイン領域側の側面に隣り合い、絶縁膜ＩＦ７〜ＩＦ９から成るサイドウォールスペーサＳＷ２が形成される。サイドウォールスペーサＳＷ２は、絶縁膜ＩＦ８、ＩＦ９から成るサイドウォールスペーサＳＷを含む。
【０１０３】
また、サイドウォールスペーサＳＷを形成するために行う上記エッチング工程では、ワードゲート電極ＷＧ、ゲート電極Ｇ１、Ｇ２およびサイドウォールスペーサＳＷから露出する絶縁膜ＩＦ７が除去される。これにより、ロジック領域１Ｃにおいてゲート電極Ｇ２の直下に位置する絶縁膜ＩＦ７から成るゲート絶縁膜ＧＩ３が形成される。また、ワードゲート電極ＷＧの直下の絶縁膜ＩＦ７も、ゲート絶縁膜として機能する。ゲート電極Ｇ１の側面とサイドウォールスペーサＳＷとの間の絶縁膜ＩＦ７は除去されずに残る。
【０１０４】
メモリセル領域１Ａでは、消去ゲート電極ＥＧおよびワードゲート電極ＷＧよりも上に位置する絶縁膜ＩＦ３、ＩＦ６のそれぞれの側面を覆うサイドウォールスペーサＳＷが形成されている。
【０１０５】
次に、図２１に示すように、リファレンストランジスタ領域１Ｂの半導体基ＳＢ上に、ｎ＋型半導体領域Ｄ２およびゲート電極Ｇ１を覆うフォトレジスト膜ＰＲ５を形成する。すなわち、フォトレジスト膜ＰＲ５は、ゲート電極Ｇ１の横の半導体基板ＳＢの上面のうち、ｎ＋型半導体領域Ｄ２とは反対側の半導体基板ＳＢの上面を露出し、メモリセル領域１Ａおよびロジック領域１Ｃを露出している。
【０１０６】
続いて、フォトレジスト膜ＰＲ５、絶縁膜ＩＦ２、消去ゲート電極ＥＧ、ワードゲート電極ＷＧ、サイドウォールスペーサＳＷおよびゲート電極Ｇ２をマスクとして用いてイオン注を行うことで、半導体基板ＳＢの上面にｎ型の不純物（例えば、Ａｓ（ヒ素）およびＰ（リン））を打ち込む。これにより、メモリセル領域１Ａのワードゲート電極ＷＧの横の半導体基板ＳＢ内に、半導体基板ＳＢの上面から所定の深さに亘って、拡散領域であるｎ＋型半導体領域Ｄ３を形成する。また、当該イオン注入により、リファレンストランジスタ領域１Ｂの半導体基板ＳＢのうち、ｎ＋型半導体領域Ｄ２とは反対側の半導体基板ＳＢ内に、半導体基板ＳＢの上面から所定の深さに亘って、拡散領域であるｎ＋型半導体領域Ｄ４を形成する。また、当該イオン注入により、ロジック領域１Ｃのゲート電極Ｇ２の横の半導体基板ＳＢ内に、半導体基板ＳＢの上面から所定の深さに亘って、拡散領域である一対のｎ＋型半導体領域Ｄ５を形成する。
【０１０７】
ｎ＋型半導体領域Ｄ１〜Ｄ５は、ｎ−型半導体領域Ｅ１〜Ｅ３よりも不純物濃度が高く、ｎ−型半導体領域Ｅ１〜Ｅ３よりも深さが深い。また、ｎ＋型半導体領域Ｄ１、Ｄ２のそれぞれの深さは、ｎ＋型半導体領域Ｄ３〜Ｄ５およびｎ−型半導体領域Ｅ１〜Ｅ３のいずれよりも深い。
【０１０８】
ここでは、例えば、Ａｓ（ヒ素）およびＰ（リン）の両方を半導体基板ＳＢの上面に対して注入する。ｎ＋型半導体領域Ｄ３、Ｄ５を形成する際のイオン注入のエネルギーは、ｎ＋型半導体領域Ｄ１、Ｄ２を形成する際のイオン注入のエネルギーの半分以下であるため、ｎ＋型半導体領域Ｄ１、Ｄ２の深さは、ｎ＋型半導体領域Ｄ３、Ｄ５のそれぞれの深さよりも深い。
【０１０９】
メモリセル領域１Ａにおいて、消去ゲート電極ＥＧの直下のｎ＋型半導体領域Ｄ１はソース領域を構成し、ワードゲート電極ＷＧの横の半導体基板ＳＢの上面において互いに隣接するｎ−型半導体領域Ｅ１およびｎ＋型半導体領域Ｄ３は、ドレイン領域を構成している。当該ソース・ドレイン領域と、フローティングゲート電極ＦＧ、制御ゲート電極ＣＧ、消去ゲート電極ＥＧおよびワードゲート電極ＷＧとは、フローティングゲートスプリット構造を有するメモリセルＭＣを構成している。また、当該ソース・ドレイン領域と、フローティングゲート電極ＦＧとは、メモリセルトランジスタを構成している。
【０１１０】
また、リファレンストランジスタ領域１Ｂにおいて、ゲート電極Ｇ１の横の一方の半導体基板ＳＢの上面に形成されたｎ＋型半導体領域Ｄ２は、ソース領域を構成しており、ゲート電極Ｇ１の横の他方の半導体基板ＳＢの上面において互いに隣接するｎ−型半導体領域Ｅ２およびｎ＋型半導体領域Ｄ４は、ドレイン領域を構成している。当該ソース・ドレイン領域およびゲート電極Ｇ１は、リファレンストランジスタＲＴを構成している。
【０１１１】
また、ロジック領域１Ｃにおいて、ゲート電極Ｇ２の横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｄ５は、ソース・ドレイン領域を構成しており、当該ソース・ドレイン領域およびゲート電極Ｇ２は、低耐圧のトランジスタＣＴを構成している。
【０１１２】
次に、図２２に示すように、フォトレジスト膜ＰＲ５を除去した後、エッチバックを行うことで、ゲート電極Ｇ１の直上の絶縁膜ＩＦ５、ＩＦ６を除去し、これによりゲート電極Ｇ１の上面を露出させる。これにより、ゲート電極Ｇ１のソース領域側の側面に隣り合い、絶縁膜ＩＦ６、ＩＦ８よびＩＦ９から成るサイドウォールスペーサＳＷ１が形成される。サイドウォールスペーサＳＷ１は、絶縁膜ＩＦ８、ＩＦ９から成るサイドウォールスペーサＳＷを含む。なお、ゲート電極Ｇ１のドレイン領域側の端部の上には、サイドウォールスペーサＳＷ２に隣接する絶縁膜ＩＦ１０が形成される。絶縁膜ＩＦ１０は、当該エッチバック工程で除去された絶縁膜ＩＦ５、ＩＦ６から成る積層膜の一部が残ったものである。
【０１１３】
次に、図２３に示すように、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
【０１１４】
すなわち、まず、半導体基板ＳＢの主面全面上に、シリサイド層Ｓ１形成用の金属膜を形成（堆積）する。当該金属膜には、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、Ｃｏ（コバルト）膜、Ｎｉ（ニッケル）膜、またはニッケル白金合金膜から成り、スパッタリング法などを用いて形成することができる。
【０１１５】
それから、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、消去ゲート電極ＥＧ、ワードゲート電極ＷＧ、ゲート電極Ｇ１、Ｇ２、ｎ＋型半導体領域Ｄ２、Ｄ３、Ｄ４およびＤ５のそれぞれの表層部分を、当該金属膜と反応させる。これにより、消去ゲート電極ＥＧ、ワードゲート電極ＷＧ、ゲート電極Ｇ１、Ｇ２、ｎ＋型半導体領域Ｄ２、Ｄ３、Ｄ４およびＤ５のそれぞれの上面に、シリサイド層Ｓ１が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去する。シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。
【０１１６】
続いて、半導体基板ＳＢの主面全面上に、メモリセルＭＣ、リファレンストランジスタＲＴおよびトランジスタＣＴを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜から成り、例えばＣＶＤ法などを用いて形成することができる。ここでは、ゲート絶縁膜ＧＩ１、フローティングゲート電極ＦＧ、絶縁膜ＩＦ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２から成る積層パターン（ゲートパターン、ゲートスタック）の厚さよりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
【０１１７】
続いて、層間絶縁膜ＩＬ１の上面を、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨する。この研磨工程では、制御ゲート電極ＣＧ、ゲート電極Ｇ２および絶縁膜ＩＦ２、のいずれも露出させない。つまり、この研磨工程では、層間絶縁膜ＩＬ１の上部の一部のみを除去し、研磨工程後も絶縁膜ＩＦ２の上面は層間絶縁膜ＩＬ１に覆われている。
【０１１８】
続いて、層間絶縁膜および複数のプラグを形成する。ここではまず、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１に対しドライエッチングを行う。これにより、層間絶縁膜ＩＬ１を貫通するコンタクトホール（開口部、貫通孔）を複数形成する。
【０１１９】
続いて、各コンタクトホール内に、接続用の導電体として、Ｗ（タングステン）などから成る導電性のプラグＰＧを複数形成する。プラグＰＧを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、またはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などから成る主導体膜（例えばタングステン膜）を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２３では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【０１２０】
コンタクトホールに埋め込まれたプラグＰＧは、ｎ＋型半導体領域Ｄ２〜Ｄ５、制御ゲート電極ＣＧ、ワードゲート電極ＷＧ、消去ゲート電極ＥＧ、ゲート電極Ｇ１およびＧ２などにシリサイド層Ｓ１を介して接続される。なお、図２３においては、制御ゲート電極ＣＧ、ワードゲート電極ＷＧ、消去ゲート電極ＥＧ、ゲート電極Ｇ２のそれぞれに電気的に接続されたプラグＰＧを示していない。ゲート幅方向に延在する制御ゲート電極ＣＧ、ワードゲート電極ＷＧ、消去ゲート電極ＥＧ、ゲート電極Ｇ２のそれぞれに対しては、図示していない領域においてプラグＰＧが接続されている。
【０１２１】
続いて、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線を含む第１配線層を形成する。この配線は、ダマシン技術を用いて形成することができる。すなわち、まず、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ２を形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜ＩＬ２を貫通する複数の配線溝を形成する。それぞれの配線溝の底面の一部には、プラグＰＧの上面が露出する。
【０１２２】
続いて、配線溝内を含む層間絶縁膜ＩＬ２上に、例えば主にＣｕ（銅）から成る導電膜を形成する。ここでは、例えばＴａ（タンタル）を含むバリア導体膜と薄い銅膜（シード膜）をスパッタリング法などにより形成した後、薄い銅膜上にめっき法により主導体膜（Ｃｕ（銅）膜）を形成することで、上記配線溝を完全に埋め込む。続いて、層間絶縁膜ＩＬ２上のバリア導体膜、薄い銅膜および主導体膜を例えばＣＭＰ法により除去し、層間絶縁膜ＩＬ２の上面を露出させる。これにより、複数の配線溝のそれぞれに埋め込まれたバリア導体膜、薄い銅膜および主導体膜から成る配線Ｍ１を形成する。なお、図面の簡略化のために、図２３では、配線Ｍ１を構成するバリア導体膜、薄い銅膜および主導体膜を一体化して示している。
【０１２３】
その後の工程の図示は省略するが、層間絶縁膜ＩＬ２および配線Ｍ１から成る第１配線層上に、第２配線層、第３配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置を形成する。
【０１２４】
＜半導体装置の製造方法の効果＞
本実施の形態の半導体装置の製造方法では、図４〜図９に示すように、リファレンストランジスタＲＴ（図２３参照）を構成するゲート電極Ｇ１と、メモリトランジスタを構成するフローティングゲート電極ＦＧとを同一のシリコン膜をパターニングすることで形成し、それらの電極の膜厚および不純物濃度などの構成を同等に揃えている。また、図４〜図１０に示すように、リファレンストランジスタＲＴを構成するゲート絶縁膜ＧＩ２と、メモリトランジスタを構成するゲート絶縁膜ＧＩ１とを、同一の酸化シリコン膜をパターニングすることで形成し、それらの電極の膜厚を同等に揃えている。このため、ゲート電極Ｇ１およびフローティングゲート電極ＦＧのそれぞれの膜厚は、制御ゲート電極ＣＧ、消去ゲート電極ＥＧ、ワードゲート電極ＷＧおよびゲート電極Ｇ２のいずれの膜厚よりも小さい。また、メモリセルトランジスタとリファレンストランジスタＲＴとは、互いに同様のゲート長を有している。
【０１２５】
また、各トランジスタのソース領域を構成するｎ＋型半導体領域Ｄ１、Ｄ２のそれぞれは、同一のイオン注入工程により形成されているため、互いに同様の深さおよび同様の不純物濃度を有している。また、各トランジスタのドレイン領域を構成するｎ−型半導体領域Ｅ１、Ｅ２のそれぞれは、同一のイオン注入工程により形成されているため、互いに同様の深さおよび同様の不純物濃度を有している。また、各トランジスタのドレイン領域を構成するｎ＋型半導体領域Ｄ３、Ｄ５のそれぞれは、同一のイオン注入工程により形成されているため、互いに同様の深さおよび同様の不純物濃度を有している。
【０１２６】
このように、メモリセルＭＣの特性において支配的なメモリセルトランジスタと、リファレンストランジスタＲＴとを同様の構成で形成することで、メモリセルトランジスタおよびリファレンストランジスタＲＴの相互間の特性ずれを縮小することができる。すなわち、図３３の比較例に示すように、基準電流（電流Ｉｒｅｆ）に対して読み出し電流（電流Ｉｃｅｌｌ）が非常に大きくなるように余裕を持った設計を行わなくとも、半導体装置の信頼性を高めることができ、その結果、メモリセルデバイスの設計が容易となる。また、これにより、半導体装置の省電力化を実現することができる。
【０１２７】
また、歩留まり判定の許容範囲を狭める要因となる余計な特性のマージンを減らすこともできるため、回路設計が容易になり、結果的に歩留まりが向上することが期待される。
【０１２８】
また、半導体装置の劣化および特性保持などの信頼性においても許容範囲が広がるため、半導体装置の信頼性および歩留まりのそれぞれを向上させることができる。
【０１２９】
また、本実施の形態では、ゲート電極Ｇ１がゲート電極Ｇ１よりも高いサイドウォールスペーサＳＷ１、ＳＷ２に挟まれていることにより、ソース領域またはドレイン領域に接続されたプラグＰＧがゲート電極Ｇ１に短絡することを防ぐことができる。その結果、半導体装置の信頼性を高めることができる。
【０１３０】
（実施の形態２）
前記実施の形態１のように、図１に示すゲート電極Ｇ１の高さをフローティングゲート電極ＦＧの高さに合わせて低くしている結果、半導体装置の微細化が進むと、ゲート電極Ｇ１の上端のみを均一にシリサイド化することが困難となる虞がある。そこで、本実施の形態２では、ゲート電極Ｇ１の上面にシリサイド層が形成されないようにすることについて、以下に図２４および図２５を用いて説明する。図２４および図２５は、本実施の形態の半導体装置の製造工程中の断面図である。
【０１３１】
本実施の形態の半導体装置の製造工程では、まず、図４〜図２２を用いて説明した工程を行った後、図２４に示すように、ゲート電極Ｇ１の上面を覆うシリサイドブロック膜ＳＢＦを形成する。シリサイドブロック膜ＳＢＦは、例えば酸化シリコン膜などの絶縁膜から成り、消去ゲート電極ＥＧ、ワードゲート電極ＷＧ、ｎ＋型半導体領域Ｄ２〜Ｄ５、ゲート電極Ｇ２のそれぞれの上面を露出している。シリサイドブロック膜ＳＢＦの端部は、サイドウォールスペーサＳＷ１、ＳＷ２のそれぞれの直上で終端している。シリサイドブロック膜ＳＢＦは、図示していない領域で高抵抗のポリシリコン膜を形成するために、当該ポリシリコン膜の一部がシリサイド化されることを防ぐために形成される膜である。本実施の形態では、当該ポリシリコン膜を形成する過程で形成されるシリサイドブロック膜ＳＢＦをリファレンストランジスタ領域１Ｂにも形成して利用する。
【０１３２】
次に、図２５に示すように、シリサイドブロック膜ＳＢＦが形成されている状態で、図２３を用いて説明した工程のうち、シリサイド層Ｓ１の形成工程を行う。このとき、シリサイドブロック膜ＳＢＦに覆われているゲート電極Ｇ１の上面には、シリサイド層Ｓ１は形成されない。その後、図２３を用いて説明したように、層間絶縁膜ＩＬ１、プラグＰＧ、層間絶縁膜ＩＬ２および配線Ｍ１を形成する。ゲート電極Ｇ１の上面には、シリサイドブロック層ＳＢＦを貫通するプラグＰＧが接続される。これにより、本実施の形態の半導体装置を形成する。
【０１３３】
本実施の形態では、ゲート電極Ｇ１上にシリサイド層Ｓ１を形成しないため、ゲート電極Ｇ１の上面は絶縁膜（シリサイドブロック層ＳＢＦ）に接している。また、層間絶縁膜ＩＬ１を貫通するプラグＰＧは、ゲート電極Ｇ１の上面に直接接続されている。
【０１３４】
ゲート電極Ｇ１の膜厚は例えば３０〜４０ｎｍであり、ゲート電極Ｇ２などに比べて膜厚が薄いため、上述したように、ゲート電極Ｇ１の上端のみを均一にシリサイド化することが困難となる虞がある。例えば、ゲート電極Ｇ１を構成するシリコン膜の上部のみにシリサイド層Ｓ１を形成したくとも、当該シリコン膜全体がシリサイド化される虞がある。また、ゲート電極Ｇ１上に形成したシリサイド層Ｓ１が、複数の部分でゲート電極Ｇ１を貫通するように形成され、ゲート絶縁膜ＧＩ２に達することも考えられる。
【０１３５】
このように、薄いゲート電極Ｇ１上のシリサイド層Ｓ１の形成範囲を制御することが困難である場合、リファレンストランジスタ領域１Ｂが非常に不安定なデバイスになる虞がある。すなわち、メモリセルＭＣの読み出し動作を正確に行うことができなくなるため、半導体装置の信頼性が低下し、歩留まりが低下する問題が生じる。また、ゲート電極Ｇ１が過度にシリサイド化され、リファレンストランジスタＲＴの特性が不安定になることは、メモリセルトランジスタの特性とリファレンストランジスタＲＴの特性との親和性を高めるという本願の目的にそぐわない。
【０１３６】
そこで、本実施の形態では、図２４に示すシリサイドブロック膜ＳＢＦを用いて、ゲート電極Ｇ１の上面にシリサイド層Ｓ１が形成されることを防いでいる。これにより、リファレンストランジスタＲＴの特性が不安定になること、および、当該特性にばらつきが生じることを防ぐことができる。よって、半導体装置の信頼性および歩留まりを向上させることができる。
【０１３７】
また、本実施の形態では、前記実施の形態１と同様の効果を得ることができる。さらに、フローティングゲート電極ＦＧと同様にゲート電極Ｇ１の上面にシリサイド層Ｓ１を形成しないことで、メモリセルトランジスタとリファレンストランジスタＲＴとのそれぞれの特性をより近付けることができる。
【０１３８】
（実施の形態３）
以下では、図２６および図２７を用いて、本実施の形態３の半導体装置の構造について説明する。図２６は、本実施の形態の半導体装置の平面図である。図２７は、本実施の形態の半導体装置の断面図である。図２６では、図２と同様にリファレンストランジスタ領域１Ｂの平面レイアウトを示している。図２７では、図２６のＡ−Ａ線における断面を示している。本実施の形態は、リファレンストランジスタのゲート電極の上面にシリコン層が接続されており、当該ゲート電極の上面にシリサイド層が形成されていない点で、前記実施の形態１と異なる。
【０１３９】
図２６および図２７に示すように、本実施の形態のリファレンストランジスタＲＴを構成するゲート電極Ｇ１上には、ゲート電極Ｇ１に接続されたシリコン膜（導電膜）ＰＳ３が形成されている。当該シリコン膜ＰＳ３は、ゲート電極Ｇ１に電位を供給する経路としての役割を有しており、図２６に示すように、Ｘ方向（リファレンストランジスタＲＴのゲート幅方向）に延在している。
【０１４０】
シリコン膜ＰＳ３がリファレンストランジスタＲＴを構成するゲート電極Ｇ１と平面視で重ならない領域において、シリコン膜ＰＳ３の上面にはシリサイド層Ｓ１（図２７参照）を介してプラグＰＧが接続されている。当該プラグＰＧは、例えば、リファレンストランジスタＲＴが形成された活性領域をＸ方向で挟む２つの活性領域上に形成された、トランジスタの一部として機能しない擬似的なゲート電極Ｇ１の直上に形成されている。ここでは、リファレンストランジスタＲＴを構成するゲート電極Ｇ１の直上にはプラグＰＧは形成されていない。よって、平面視において、リファレンストランジスタＲＴを構成するソース領域およびドレイン領域のそれぞれに電気的に接続されたプラグＰＧと、ゲート電極Ｇ１およびシリコン膜ＰＳ３に電気的に接続されたプラグＰＧとは、リファレンストランジスタＲＴのゲート長方向（Ｙ方向）に並んではいない。
【０１４１】
図２７に示すように、前記実施の形態１と異なり、リファレンストランジスタＲＴを構成するゲート電極Ｇ１上の一部には、絶縁膜ＩＦ５、ＩＦ６から成る積層膜がゲート電極Ｇ１の上面に沿って形成されている。ゲート電極Ｇ１の直上には、絶縁膜ＩＦ５、ＩＦ６から成る積層膜を貫通する開口部ＯＰが形成されている。当該積層膜上および開口部ＯＰ内に形成されたシリコン膜ＰＳ３は、開口部ＯＰ内においてゲート電極Ｇ１に接している。ゲート電極Ｇ１の上面にシリサイド層Ｓ１は形成されておらず、シリコン膜ＰＳ３の上面にはシリサイド層Ｓ１が形成されている。つまり、シリコン膜ＰＳ３の上面はシリサイド層Ｓ１で覆われている。シリコン膜ＰＳ３および当該シリサイド層Ｓ１のそれぞれは、層間絶縁膜ＩＬ１に覆われている。サイドウォールスペーサＳＷ１、ＳＷ２のそれぞれを構成する絶縁膜ＩＦ８、ＩＦ９のそれぞれは、シリコン膜ＰＳ３の側面を覆っている。ゲート電極Ｇ１の直上のシリコン膜ＰＳ３の上面の高さは、ワードゲート電極ＷＧ、消去ゲート電極ＥＧおよびゲート電極Ｇ２のいずれの上面の高さよりも高い。図２７に示すように、開口部ＯＰの平面形状は、例えば矩形である。
【０１４２】
ゲート電極Ｇ１の直上の絶縁膜ＩＦ５、ＩＦ６から成る積層膜とゲート電極Ｇ１とが平面視で重なる幅のうち、リファレンストランジスタＲＴのゲート長方向（Ｙ方向）におけるゲート電極Ｇ１の端部から当該積層膜の端部までの幅Ｌ１は、例えば３０〜１５０ｎｍである。
【０１４３】
次に、本実施の形態の半導体装置の製造方法を、図２８〜図３１を用いて説明する。図２８〜図３１は本実施の形態３の半導体装置の製造工程中の断面図である。
【０１４４】
ここではまず、図４〜図１５を用いて説明した工程と同様の工程を行う。その後、図２８に示すように、フォトリソグラフィ技術およびエッチング法を用いて、ゲート電極Ｇ１の直上の絶縁膜ＩＦ５、ＩＦ６から成る積層膜を貫通し、ゲート電極Ｇ１の上面の一部を露出する開口部ＯＰを形成する。ここでは、後に形成するシリコン膜ＰＳ３（図２９参照）とゲート電極Ｇ１とが接続され、シリコン膜ＰＳ３とゲート電極Ｇ１との接続抵抗を十分に下げることが可能な広さの開口部ＯＰを形成すればよいのであって、過度に開口部ＯＰの幅を広げる必要はない。
【０１４５】
ゲート電極Ｇ１の直上の絶縁膜ＩＦ５、ＩＦ６から成る積層膜とゲート電極Ｇ１とが平面視で重なる幅のうち、後に形成するリファレンストランジスタのゲート長方向（Ｙ方向）におけるゲート電極Ｇ１の端部から当該積層膜の端部までの幅Ｌ１は、例えば３０〜１５０ｎｍである。ゲート電極Ｇ１の両端部のそれぞれで当該積層膜と重なる幅Ｌ１が１５０ｎｍより大きい場合、開口部ＯＰが小さいため、シリコン膜ＰＳ３とゲート電極Ｇ１との接続抵抗が過度に大きくなり、リファレンストランジスタＲＴが正常に動作しなくなる虞がある。また、幅Ｌ１が３０ｎｍより小さい場合、開口部ＯＰが大きいため、シリコン膜ＰＳ３がリファレンストランジスタのゲート電極の一部とみなすことができるようになる。このことは、メモリセルトランジスタの特性とリファレンストランジスタの特性との親和性を高めるという本願の目的にそぐわないため、幅Ｌ１は３０ｎｍ以上の大きさであることが望ましい。また、幅Ｌ１を３０ｎｍ以上とすることで、開口部ＯＰの位置ずれなどに起因して、ゲート電極Ｇ１の側面を覆う酸化シリコン膜が除去されること、および、シリコン膜ＰＳ３と半導体基板ＳＢとが短絡することを防ぐことができる。
【０１４６】
次に、図２９に示すように、図１６を用いて説明した工程と同様の工程を行う。これにより、開口部ＯＰ内に、シリコン膜ＰＳ３を埋め込む。
【０１４７】
次に、図３０に示すように、図１７および図１８を用いて説明した工程と同様の工程を行う。これにより、ゲート電極Ｇ１上のシリコン膜ＰＳ３をパターニングする。ただし、図１７を用いて説明した工程では、リファレンストランジスタ領域１Ｂにおいてもシリコン膜ＰＳ３をフォトレジスト膜で保護した状態で、メモリセル領域１Ａのシリコン膜ＰＳ３のエッチバックを行う。
【０１４８】
その後、図３１に示すように、図１９〜図２１および図２３を用いて説明した工程を行うことで、本実施の形態の半導体装置を形成する。ただし、図２３を用いて説明したシリサイド化の工程では、リファレンストランジスタ領域１Ｂにおいてゲート電極Ｇ１は絶縁膜ＩＦ５、ＩＦ６から成る積層膜およびシリコン膜ＰＳ３により覆われているため、ゲート電極Ｇ１の表面はシリサイド化されない。このため、当該シリサイド化の工程では、リファレンストランジスタ領域１Ｂにおいてシリコン膜ＰＳ３の上面にシリサイド層Ｓ１が形成される。
【０１４９】
本実施の形態では、ゲート電極Ｇ１の上面にシリサイド層Ｓ１を形成しないことで、前記実施の形態２と同様に、ゲート電極Ｇ１の上面にシリサイド層Ｓ１が形成されることに起因してリファレンストランジスタＲＴの特性が不安定になること、および、当該特性にばらつきが生じることを防ぐことができる。よって、半導体装置の信頼性および歩留まりを向上させることができる。
【０１５０】
また、前記実施の形態１と同様に、メモリセルＭＣの特性において支配的なメモリセルトランジスタと、リファレンストランジスタＲＴとを同様の構成で形成することで、メモリセルトランジスタおよびリファレンストランジスタＲＴの相互間の特性ずれを縮小することができる。よって、半導体装置の信頼性および歩留まりを向上させることができ、メモリセルデバイスの設計を容易に行うことができる。また、半導体装置の省電力化を実現することができる。
【０１５１】
ここでは、図２８を用いて説明したように、絶縁膜ＩＦ５、ＩＦ６から成る積層膜を開口する工程が必要となる。しかし、図２２を用いて説明した絶縁膜ＩＦ５、ＩＦ６の除去工程は行う必要がない。また、ゲート電極Ｇ１上のシリコン膜ＰＳ３は、ワードゲート電極ＷＧ、消去ゲート電極ＥＧおよびゲート電極Ｇ２などを形成する過程で形成するシリコン膜ＰＳ３を利用したものである。よって、半導体装置の製造工程を煩雑化することなく、上記効果を得ることができる。
【０１５２】
また、コンタクトホールのように比較的深い開口部をゲート電極Ｇ１の上面に達するように形成することがなく、開口部ＯＰの深さはいずれのコンタクトホールよりも浅いため、エッチングによりゲート電極Ｇ１の表層が過度にダメージを受けることを防ぐことができる。
【０１５３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１５４】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０１５５】
（付記１）（ａ）第１領域および第２領域を有する半導体基板を用意する工程、
（ｂ）前記第１領域および前記第２領域の前記半導体基板上に、第１絶縁膜、第１導電膜、第２絶縁膜、第２導電膜および第３絶縁膜を順に形成する工程、
（ｃ）前記第１領域において、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、前記第２導電膜および前記第３絶縁膜のそれぞれの一部を除去することで、前記第１領域に、前記第１導電膜から成る浮遊ゲート電極、前記第２絶縁膜、前記第２導電膜から成る制御ゲート電極および前記第３絶縁膜を含む第１ゲートパターンを形成し、前記第２領域において、前記第１導電膜の一部と、前記第２絶縁膜、前記第２導電膜および前記第３絶縁膜とを除去することで、前記第１導電膜から成る第１ゲート電極を形成する工程、
（ｄ）前記半導体基板の上面にイオン注入を行うことで、前記第１領域の前記半導体基板内の第１ソース領域と、前記第２領域の前記半導体基板内の第２ソース領域とを形成する工程、
（ｄ１）前記（ｃ）工程および前記（ｄ）工程の後、前記第１ゲート電極の上面を覆う第５絶縁膜を形成する工程、
（ｄ２）前記（ｄ１）工程の後、前記（ｅ）工程の前に、前記第５絶縁膜を貫通し、前記第１ゲート電極の前記上面を露出する開口部を形成する工程、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後、前記半導体基板上に第４絶縁膜を介して第３導電膜を形成する工程、
（ｆ）前記第３導電膜を加工することで、前記第１ゲートパターンの第１側面と隣り合う前記第３導電膜から成る消去ゲート電極と、前記第１ゲートパターンの前記第１側面とは反対側の第２側面と隣り合う前記第３導電膜から成るワードゲート電極とを形成し、前記第２領域の前記第３導電膜の一部を除去することで、前記開口部内において前記第１ゲート電極の前記上面に接する前記第３導電膜を、前記開口部内および前記第５絶縁膜上に残す工程、
（ｇ）前記半導体基板の前記上面にイオン注入を行うことで、前記第１領域の前記半導体基板内の第１ドレイン領域と、前記第２領域の前記半導体基板内の第２ドレイン領域とを形成する工程、
を有し、
前記浮遊ゲート電極、前記制御ゲート電極、前記消去ゲート電極、前記ワードゲート電極、前記第１ソース領域および前記第１ドレイン領域は、メモリセルを構成しており、
前記第１ゲート電極、前記第２ソース領域および前記第２ドレイン領域は、第１トランジスタを構成しており、
前記メモリセルは、読み出し動作時において前記メモリセルを流れる第１電流と、前記第１トランジスタを流れる第２電流とを比較することで、前記メモリセルの書き込みまたは消去の状態を判別するものである、半導体装置の製造方法。
【符号の説明】
【０１５６】
１Ａ    メモリセル領域
１Ｂ    リファレンストランジスタ領域
１Ｃ    ロジック領域
ＣＧ    制御ゲート電極
ＣＴ    トランジスタ
Ｄ１〜Ｄ６    ｎ＋型半導体領域
Ｅ１〜Ｅ４    ｎ−型半導体領域
ＥＧ    消去ゲート電極
ＦＧ    フローティングゲート電極
Ｇ１〜Ｇ３    ゲート電極
ＧＩ１〜ＧＩ４    ゲート絶縁膜
ＩＦ、ＩＦ１〜ＩＦ１０    絶縁膜
ＭＣ    メモリセル
ＲＴ、ＲＴ１    リファレンストランジスタ
ＷＧ    ワードゲート電極
【図１】
2020077803.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020077803.tif 000009
【図８】
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【図９】
2020077803.tif 000011
【図１０】
2020077803.tif 000012
【図１１】
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【図１２】
2020077803.tif 000014
【図１３】
2020077803.tif 000015
【図１４】
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【図１５】
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【図１６】
2020077803.tif 000018
【図１７】
2020077803.tif 000019
【図１８】
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【図１９】
2020077803.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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