(57)【要約】【課題】メモリセルの配置を高密度化できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、基板上にＺ方向に積層され、Ｘ方向に延伸する複数の導電層２０−０ａと、Ｘ方向に延伸し、複数の導電層２０−０ａとＹ方向に離れて配置され、基板上にＺ方向に積層された複数の導電層２０−０ｂと、導電層２０−０ａと導電層２０−０ｂに電気的に接続され、基板上にＺ方向に積層された複数の導電層２０Ｍａと、Ｚ方向とＸ方向に延伸し、導電層２０−０ａを挟むようにＹ方向に配列された絶縁層ＭＳＴと、Ｚ方向とＸ方向に延伸し、導電層２０−０ｂを挟むようにＹ方向に配列された絶縁層ＭＳＴと、Ｚ方向に延伸し、導電層２０Ｍａを挟むように配列されたスリット領域ＳＴＨａと、絶縁層ＭＳＴに配列され、Ｚ方向に延伸する複数のメモリピラーＭＰとを備える。スリット領域ＳＴＨａは、絶縁層ＭＳＴの端部と他の絶縁層ＭＳＴの端部との間にそれぞれ配置される。【選択図】図１０
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【特許請求の範囲】
【請求項１】
基板上に第１方向に積層され、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
前記第２方向に延伸し、前記複数の第１導電層と、前記第２方向と交差する第３方向に離れて配置され、前記基板上に前記第１方向に積層された複数の第２導電層と、
前記第１導電層と前記第２導電層に電気的に接続され、前記基板上に前記第１方向に積層された複数の第３導電層と、
前記第１方向と前記第２方向に延伸し、前記第１導電層を挟むように前記第３方向に配列された第１及び第２絶縁層と、
前記第１方向と前記第２方向に延伸し、前記第２導電層を挟むように前記第３方向に配列された第３及び第４絶縁層と、
前記第１方向に延伸し、前記第３導電層を挟むように配列された第１及び第２絶縁領域と、
前記第１、第２、第３、及び第４絶縁層に配列され、前記第１方向に延伸する複数のピラーと、
を具備し、
前記第１絶縁領域は、前記第１絶縁層の端部と前記第３絶縁層の端部との間に配置され、前記第２絶縁領域は、前記第２絶縁層の端部と前記第４絶縁層の端部との間に配置されている半導体記憶装置。
【請求項２】
前記第１、第２絶縁領域の各々は、前記第３方向に沿って配置されている請求項１に記載の半導体記憶装置。
【請求項３】
前記第１絶縁領域は、前記第１方向と交差し、かつ前記第２方向及び第３方向と異なる第４方向に配置され、前記第２絶縁領域は、前記第４方向に配置されている請求項１に記載の半導体記憶装置。
【請求項４】
前記第１絶縁領域と前記第１絶縁層とのなす角、及び前記第２絶縁領域と前記第３絶縁層とのなす角は、９０度より大きい請求項３に記載の半導体記憶装置。
【請求項５】
前記第１、第２絶縁領域の各々は長円形状を含み、前記長円形状の長軸方向は前記第３方向に沿って配置されている請求項１に記載の半導体記憶装置。
【請求項６】
前記第１、第２絶縁領域の各々は長円形状を含み、前記第１絶縁領域の長軸方向は、前記第１絶縁層に対して斜めに配置され、前記第２絶縁領域の長軸方向は、前記第２絶縁層に対して斜めに配置されている請求項１に記載の半導体記憶装置。
【請求項７】
前記第１導電層の端部に接続された第３導電層をさらに具備し、
前記第１及び第２導電層は、前記第３導電層に対して斜めに配置されている請求項１に記載の半導体記憶装置。
【請求項８】
前記ピラーと前記第１導電層とが交差する部分は、メモリセルトランジスタとして機能する請求項１に記載の半導体記憶装置。
【請求項９】
基板面に直交する第１方向と、前記基板面に平行な第２方向が設定され、前記第１方向から見たレイアウトにおいて、
前記第２方向と第１角度をなす第３方向に延伸する第１導電層と、
前記第３方向に延伸し、前記第３方向と交差する第４方向に配置された第２導電層と、
前記第１導電層と前記第２導電層との間に配置された第３導電層と、
前記第３方向に延伸し、前記第１導電層を挟むように前記第４方向に配列された第１及び第２絶縁層と、
前記第３方向に延伸し、前記第２導電層を挟むように前記第４方向に配列された第３及び第４絶縁層と、
前記第３導電層を挟むように配列された第１及び第２絶縁領域と、
前記第１、第２、第３、及び第４絶縁層に配列され、前記第１方向に延伸する複数のピラーと、
を具備し、
前記第１絶縁領域は、前記第１絶縁層の端部と前記第３絶縁層の端部との間に配置され、前記第２絶縁領域は、前記第２絶縁層の端部と前記第４絶縁層の端部との間に配置され、
前記第２方向に平行な直線を前記第１導電層の一端に接するように配置したとき、前記第１導電層の他端は前記直線から離隔している半導体記憶装置。
【請求項１０】
基板と、
前記基板表面に対して垂直な第１方向と、前記第１方向に交差する第２方向に延伸する第１絶縁層と、
前記第１絶縁層と、前記第１方向及び前記第２方向と交差する第３方向に離れて配置され、前記第１方向及び前記第２方向に延伸する第２絶縁層と、
前記第１絶縁層と前記第３方向に離れて配置され、前記第１方向及び前記第２方向に延伸する第３絶縁層と、
前記第３絶縁層と前記第３方向に離れて配置され、前記第１方向及び第２方向に延伸し、前記第３方向において前記第１絶縁層と同一位置に配置される第４絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に設けられ、前記第１方向に積層され、前記第２方向に延伸する第１導電層と、
前記第３絶縁層と前記第４絶縁層との間に設けられ、前記第１方向に積層され、前記第２方向に延伸する第２導電層と、
前記第１導電層と前記第２導電層とに電気的に接続された第３導電層と、
前記第１絶縁層の一端と、前記第３絶縁層の一端とに接続された第１絶縁部と、
前記第２絶縁層の一端と、前記第４絶縁層の一端とに接続された第２絶縁部と、
前記第１絶縁層に、前記第２方向に沿って配列され、前記第１方向に延伸する複数の信号線と、
前記第１導電層と前記複数の信号線の夫々の間に第１の情報を記憶する第１メモリセルと、を有する半導体記憶装置。
【請求項１１】
前記第３導電層は前記第１絶縁部と前記第２絶縁部との間に設けられている請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第２絶縁層の一端は前記第１絶縁部が設けられた位置より前記第２方向に突出している請求項１０に記載の半導体記憶装置。
【請求項１３】
前記第１絶縁部と前記第２絶縁部の幅は、前記第２方向より前記第３方向に長い請求項１０に記載の半導体記憶装置。
【請求項１４】
前記第１絶縁部と前記第２絶縁部は、前記第２方向から前記第３方向に向かう方向に伸びている請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−９２０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルの配置を高密度化できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板上に第１方向に積層され、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、前記第２方向に延伸し、前記複数の第１導電層と、前記第２方向と交差する第３方向に離れて配置され、前記基板上に前記第１方向に積層された複数の第２導電層と、前記第１導電層と前記第２導電層に電気的に接続され、前記基板上に前記第１方向に積層された複数の第３導電層と、前記第１方向と前記第２方向に延伸し、前記第１導電層を挟むように前記第３方向に配列された第１及び第２絶縁層と、前記第１方向と前記第２方向に延伸し、前記第２導電層を挟むように前記第３方向に配列された第３及び第４絶縁層と、前記第１方向に延伸し、前記第３導電層を挟むように配列された第１及び第２絶縁領域と、前記第１、第２、第３、及び第４絶縁層に配列され、前記第１方向に延伸する複数のピラーとを具備する。前記第１絶縁領域は、前記第１絶縁層の端部と前記第３絶縁層の端部との間に配置され、前記第２絶縁領域は、前記第２絶縁層の端部と前記第４絶縁層の端部との間に配置されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態の半導体記憶装置の回路構成を示すブロック図である。
【図２】図２は、実施形態におけるメモリセルアレイ内のブロックの回路図である。
【図３】図３は、実施形態の半導体記憶装置におけるレイアウトの概要を説明する図である。
【図４】図４は、実施形態におけるメモリアレイ領域とフックアップ領域の一部を示す平面図である。
【図５】図５は、実施形態におけるブロックのＹ方向に沿った断面図である。
【図６】図６は、実施形態におけるブロックのＸ方向に沿った断面図である。
【図７】図７は、実施形態におけるメモリピラーのＸＹ面に沿った断面図である。
【図８】図８は、実施形態におけるメモリピラーのＹＺ面に沿った断面図である。
【図９】図９は、実施形態におけるメモリピラーの等価回路図である。
【図１０】図１０は、第１実施形態の第１例におけるメモリトレンチ、メモリピラー、ワード線、及びスリット領域の平面レイアウトである。
【図１１】図１１は、第１実施形態の第２例におけるメモリトレンチ、メモリピラー、ワード線、及びスリット領域の平面レイアウトである。
【図１２】図１２は、第１実施形態の第３例におけるメモリトレンチ、メモリピラー、ワード線、及びスリット領域の平面レイアウトである。
【図１３】図１３は、第２実施形態の第１例におけるメモリトレンチ、メモリピラー、ワード線、及びスリット領域の平面レイアウトである。
【図１４】図１４は、第２実施形態の第２例におけるメモリトレンチ、メモリピラー、ワード線、及びスリット領域の平面レイアウトである。
【図１５】図１５は、第２実施形態の第３例におけるメモリトレンチ、メモリピラー、ワード線、及びスリット領域の平面レイアウトである。
【図１６】図１６は、第３実施形態の第１例におけるメモリトレンチ、メモリピラー、ワード線、及びスリット領域の平面レイアウトである。
【図１７】図１７は、第３実施形態の第２例におけるメモリトレンチ、メモリピラー、ワード線、及びスリット領域の平面レイアウトである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。
【０００９】
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
【００１０】
１．１  半導体記憶装置の回路ブロック構成
まず、第１実施形態の半導体記憶装置の回路ブロック構成について説明する。第１実施形態の半導体記憶装置は、データを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリである。
【００１１】
図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、ドライバ１２、センスアンプ１３、アドレスレジスタ１４、コマンドレジスタ１５、入出力回路１６、及びシーケンサ１７を備える。なお、例えば、半導体記憶装置１には、外部にＮＡＮＤバスを介して外部装置（例えば、ホスト装置あるいはコントローラ）（不図示）が接続される。
【００１２】
１．１．１  各ブロックの構成
メモリセルアレイ１０は、複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…ＢＬＫｎ（ｎは０以上の整数）を備える。複数のブロックＢＬＫ０〜ＢＬＫｎの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタの各々は、データを不揮発に記憶可能であり、さらにデータを電気的に書き換え可能である。メモリセルアレイ１０には、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。メモリセルアレイ１０及びブロックＢＬＫの詳細については後述する。
【００１３】
ロウデコーダ１１は、アドレスレジスタ１４からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１１は、ロウアドレスのデコード結果に基づいて、ブロックＢＬＫのいずれかを選択し、さらに選択したブロックＢＬＫ内のワード線を選択する。さらに、ロウデコーダ１１は、メモリセルアレイ１０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【００１４】
ドライバ１２は、選択されたブロックＢＬＫに、ロウデコーダ１１を介して複数の電圧を供給する。
【００１５】
センスアンプ１３は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。センスアンプ１３は、またデータの書き込み時には、書き込みデータＤＡＴをビット線に転送する。
【００１６】
アドレスレジスタ１４は、例えば、外部装置から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。コマンドレジスタ１５は、外部装置から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１７に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
【００１７】
入出力回路１６は、複数の入出力線（ＤＱ線）を介して外部装置と接続される。入出力回路１６は、外部装置からコマンドＣＭＤ、及びアドレスＡＤＤを受信する。入出力回路１６は、受信したコマンドＣＭＤをコマンドレジスタ１５に送信し、また受信したアドレスＡＤＤをアドレスレジスタ１４に送信する。また、入出力回路１６は、外部装置との間で、データＤＡＴの送受信を行う。
【００１８】
シーケンサ１７は、外部装置から制御信号ＣＮＴを受信する。制御信号ＣＮＴは、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎなどを含む。信号名に付記された“ｎ”は、その信号がローアクティブであることを示す。
【００１９】
シーケンサ１７は、コマンドレジスタ１５に保持されたコマンドＣＭＤ、及び制御信号ＣＮＴに基づいて、半導体記憶装置１の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１５から受信した書き込みコマンドに基づいて、ロウデコーダ１１、ドライバ１２、及びセンスアンプ１３を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ１７は、またコマンドレジスタ１５から受信した読み出しコマンドに基づいて、ロウデコーダ１１、ドライバ１２、及びセンスアンプ１３を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタから読み出しを行う。
【００２０】
１．１．２  メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の回路構成について説明する。メモリセルアレイ１０は、前述したように、複数のブロックＢＬＫ０〜ＢＬＫｎを有する。ここでは、１つのブロックＢＬＫの回路構成を説明するが、その他のブロックの回路構成も同様である。
【００２１】
図２は、メモリセルアレイ１０内の１つのブロックＢＬＫの回路図である。ブロックＢＬＫは、複数のストリングユニットを備える。ここでは、一例として、ブロックＢＬＫがストリングユニットＳＵ０、ＳＵ１、ＳＵ２、…、ＳＵ７を備える場合を説明する。ストリングユニットＳＵ０〜ＳＵ７の各々は、例えば、書き込み単位としての１ページに相当する。図２には、ストリングユニットＳＵ０〜ＳＵ３までを示す。なお、ブロックＢＬＫが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ７の各々を示すものとする。
【００２２】
ストリングユニットＳＵ０〜ＳＵ７は、偶数番目のストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６と、奇数番目のストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７とを含む。以降、偶数番目のストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６の各々をＳＵｅと称し、奇数番目のストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７の各々をＳＵｏと称する。
【００２３】
偶数番目のストリングユニットＳＵｅは、複数のＮＡＮＤストリングＮＳｅを含む。奇数番目のストリングユニットＳＵｏは、複数のＮＡＮＤストリングＮＳｏを含む。なお、ＮＡＮＤストリングＮＳｅとＮＡＮＤストリングＮＳｏとを区別せず、それらの各々を指す場合、ＮＡＮＤストリングＮＳと称する。
【００２４】
ＮＡＮＤストリングＮＳは、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及びセレクトトランジスタＳＴ１、ＳＴ２を含む。ここでは、一例として、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタを備える場合を示すが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタの数は、任意に設定可能である。
【００２５】
メモリセルトランジスタＭＴ０〜ＭＴ７の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０〜ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層に導電層を用いたＦＧ（floating gate）型であってもよい。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。
【００２６】
ストリングユニットＳＵ０〜ＳＵ７の各々におけるセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、…、ＳＧＤ７にそれぞれ接続される。セレクトゲート線ＳＧＤ０〜ＳＧＤ７の各々は、ロウデコーダ１１によって独立に制御される。
【００２７】
偶数番目のストリングユニットＳＵ０、ＳＵ２、…、ＳＵ６の各々におけるセレクトトランジスタＳＴ２のゲートは、例えば、セレクトゲート線ＳＧＳｅに接続される。奇数番目のストリングユニットＳＵ１、ＳＵ３、…、ＳＵ７の各々におけるセレクトトランジスタＳＴ２のゲートは、例えば、セレクトゲート線ＳＧＳｏに接続される。セレクトゲート線ＳＧＳｅとＳＧＳｏは、例えば、同一の配線として接続されてもよいし、別々の配線であってもよい。
【００２８】
また、同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬｅ０、ＷＬｅ１、ＷＬｅ２、…、ＷＬｅ７に接続される。他方、ストリングユニットＳＵｏに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬｏ０、ＷＬｏ１、ＷＬｏ２、…、ＷＬｏ７に接続される。ワード線ＷＬｅ０〜ＷＬｅ７の各々及びＷＬｏ０〜ＷＬｏ７の各々は、ロウデコーダ１１によって独立に制御される。
【００２９】
ブロックＢＬＫは、例えば、データの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。なお、データはストリングユニットＳＵ単位で消去されてもよいし、またはストリングユニットＳＵ未満の単位で消去されてもよい。
【００３０】
さらに、メモリセルアレイ１０内において同一列にあるＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）にそれぞれ接続される。ただし、ｍは１以上の自然数である。すなわち、ビット線ＢＬ０〜ＢＬ（ｍ−１）の各々は、複数のストリングユニットＳＵ間でＮＡＮＤストリングＮＳを共通に接続する。さらに、複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。
【００３１】
すなわち、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫは、ワード線ＷＬｅを共通にする複数のストリングユニットＳＵｅと、ワード線ＷＬｏを共通にする複数のストリングユニットＳＵｏとを含む。さらに、メモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。
【００３２】
メモリセルアレイ１０内において、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板の上方に順次積層されることにより、セレクトトランジスタＳＴ２、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１が三次元に積層されたメモリセルアレイ１０が形成されている。
【００３３】
更に、メモリセルアレイ１１０の構成についてはその他の構成であってもよい。すなわちメモリセルアレイ１１０の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３４】
１．２  半導体記憶装置のレイアウト及び構造
次に、第１実施形態の半導体記憶装置のレイアウト及び構造について説明する。
【００３５】
１．２．１  半導体記憶装置の全体レイアウト
図３は、第１実施形態の半導体記憶装置におけるレイアウトの概略図である。図３を含む以降の図において、半導体基板面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向（積層方向）とする。
【００３６】
半導体記憶装置１は、メモリアレイ領域１００、及びフックアップ領域２００ｅ及び２００ｏを備える。フックアップ領域２００ｅ及び２００ｏは、Ｘ方向においてメモリアレイ領域１００を挟むように、メモリアレイ領域１００のＸ方向の両端に配置される。すなわち、フックアップ領域２００ｅが、メモリアレイ領域１００のＸ方向の一端に配置され、フックアップ領域２００ｏが、メモリアレイ領域１００のＸ方向の他端に配置される。
【００３７】
メモリアレイ領域１００は、複数のブロックＢＬＫを有するが、ここではブロックＢＬＫ０〜ＢＬＫ３を示す。ブロックＢＬＫ０〜ＢＬＫ３は、Ｙ方向に順に配列される。
【００３８】
１．２．１．１  メモリアレイ領域とフックアップ領域のレイアウト
次に、半導体記憶装置１が有するメモリアレイ領域１００及びフックアップ領域２００ｅ及び２００ｏの一部について説明する。
【００３９】
図４は、図３におけるブロックＢＬＫの概要を説明する図であり、メモリアレイ領域１００とフックアップ領域２００ｅ及び２００ｏの一部を示す。なお、図４では、レイアウトの概要を説明するために、メモリアレイ領域１００内に設けられるスリット領域は省略し、メモリトレンチＭＳＴ、セレクトゲート線ＳＧＤ（または、ワード線ＷＬ）のレイアウトは単なる直線形状で示している。これらの詳細なレイアウトについては、図１０以降にて説明する。
【００４０】
図４に示すように、メモリアレイ領域１００が設けられ、メモリアレイ領域１００の一端及び他端にフックアップ領域２００ｅ及び２００ｏがそれぞれ設けられる。図４では、ワード線ＷＬｅ０〜ＷＬｅ７のうちワード線ＷＬｅ７を、ワード線ＷＬｏ０〜ＷＬｏ７のうちワード線ＷＬｏ７を、それぞれ一例として示す。
【００４１】
ブロックＢＬＫは、前述したように、ストリングユニットＳＵ０〜ＳＵ７を有する。ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６、すなわちストリングユニットＳＵｅのセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６、及びワード線ＷＬｅ７の引き出しは、フックアップ領域２００ｅに設けられる。コンタクトプラグＣＰ１ｅの各々は、セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６を上層配線（不図示）にそれぞれ接続するものである。ワード線ＷＬｅ７は、セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６より下層に設けられる。
【００４２】
ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７、すなわちストリングユニットＳＵｏのセレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７、及びワード線ＷＬｏ７の引き出しは、フックアップ領域２００ｏに設けられる。コンタクトプラグＣＰ１ｏの各々は、セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７を上層配線（不図示）にそれぞれ接続するものである。ワード線ＷＬｏ７は、セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７より下層に設けられる。
【００４３】
ブロックＢＬＫは、複数のメモリトレンチＭＳＴ、複数のメモリピラーＭＰ、複数のセレクトゲート線ＳＧＤ、及び複数のワード線ＷＬ（不図示）を有する。複数のメモリトレンチＭＳＴは、Ｙ方向に所定間隔で配列される。メモリトレンチＭＳＴは、絶縁領域であり、例えば、シリコン酸化層を含む。
【００４４】
複数のメモリピラーＭＰは、メモリトレンチＭＳＴ上に、Ｘ方向に所定間隔で配列される。Ｙ方向に隣接する３つのメモリトレンチＭＳＴを第１メモリトレンチ、第２メモリトレンチ及び第３メモリトレンチとし、第１メモリトレンチ上に配列されるメモリピラーＭＰを第１メモリピラーＭＰ、第２メモリトレンチ上に配列されるメモリピラーＭＰを第２メモリピラーＭＰおよび、第３メモリトレンチ上に配列されるメモリピラーＭＰを第３メモリピラーＭＰとする。第１メモリピラーＭＰと第３メモリピラーはＹ方向において同一位置に設けられる。第２メモリピラーＭＰは、Ｙ方向において第１メモリピラーＭＰと第３メモリピラーＭＰの間に位置し、Ｘ方向において第１メモリピラーＭＰと第３メモリピラーＭＰとは異なる位置に配置される。また、言い換えると、複数のメモリピラーＭＰは、メモリトレンチＭＳＴ上に、Ｘ方向及びＹ方向に千鳥状に配列される。
【００４５】
隣接するメモリトレンチＭＳＴ間には、導電層２０が設けられる。導電層２０は、後述する導電層２０−０〜２０−１５を含む。導電層２０は、フックアップ領域２００ｅあるいは２００ｏで接続されており、セレクトゲート線ＳＧＤに相当する。ワード線ＷＬｅ７及びＷＬｏ７は、セレクトゲート線ＳＧＤより下層に設けられる。
【００４６】
フックアップ領域２００ｅ及び２００ｏには、メモリトレンチＭＳＴ上にスリット領域ＳＴＨ１が設けられる。スリット領域ＳＴＨ１は、Ｙ方向に配列されたメモリトレンチＭＳＴに１つ置きに配列される。スリット領域ＳＴＨ１は、後述する導電層（ワード線及びセレクトゲート線）のリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域である。スリット領域ＳＴＨ１は、絶縁層であり、例えば、シリコン酸化層を含む。
【００４７】
フックアップ領域２００ｅ及び２００ｏには、また、メモリトレンチＭＳＴ上及び導電層２０上にスリット領域ＳＴＨ２が設けられる。スリット領域ＳＴＨ２は、Ｙ方向に千鳥状に配列される。スリット領域ＳＴＨ２は、後述する導電層のリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域であると共に、導電層２０を１つ置きにセレクトゲート線ＳＧＤｅとＳＧＤｏとに絶縁分離する領域である。リプレース工程とは、例えば、ワード線ＷＬ及びセレクトゲート線ＳＧＤとなるべき領域に存在する犠牲層（例えば、絶縁層）を除去し、除去された領域を導電層で置換える工程である。スリット領域ＳＴＨ２は、絶縁層であり、例えば、シリコン酸化層を含む。
【００４８】
なお、フックアップ領域２００ｅ及び２００ｏには、積層された複数のワード線の各々に接続されるコンタクトプラグが設けられるが、ここでは省略している。
【００４９】
１．２．１．２  メモリセルアレイの断面構造
次に、メモリセルアレイ１０内のブロックＢＬＫの断面構造について説明する。図５は、ブロックＢＬＫのＹ方向に沿った断面図である。なお、導電層間及び導電層上の絶縁層は省略している。
【００５０】
図５に示すように、半導体基板（例えば、ｐ型ウェル領域）２３の上方には、導電層２２が設けられる。導電層２２は、セレクトゲート線ＳＧＳｅ及びＳＧＳｏとして機能する。導電層２２の上方には、８層の導電層２１が、Ｚ方向に沿って積層される。各導電層２１は、導電層２１−０〜２１−１５を含み、ワード線ＷＬｅ０〜ＷＬｅ７あるいはＷＬｏ０〜ＷＬｏ７として機能する。
【００５１】
導電層２１の上方には、導電層２０が設けられる。導電層２０は、導電層２０−０〜２０−１５を含み、セレクトゲート線ＳＧＤ０〜ＳＧＤ７として機能する。
【００５２】
導電層２０から半導体基板２３に達するように、メモリトレンチＭＳＴとメモリピラーＭＰとがＹ方向に交互に設けられる。前述の通り、メモリトレンチＭＳＴは絶縁層である。また、半導体基板２３内に設けられた領域に電圧を印加するためのコンタクトプラグ等が、メモリトレンチＭＳＴ内に設けられてもよい。例えば、セレクトトランジスタＳＴ２のソースを上層配線（不図示）に接続するためのコンタクトプラグが設けられてもよい。
【００５３】
導電層２２は、メモリトレンチＭＳＴまたはメモリピラーＭＰを挟んで配置され、交互にセレクトゲート線ＳＧＳｅまたはＳＧＳｏとして機能する。同様に、導電層２１は、メモリトレンチＭＳＴまたはメモリピラーＭＰを挟んで配置され、交互にワード線ＷＬｅまたはＷＬｏとして機能する。
【００５４】
また、Ｙ方向で隣り合うブロックＢＬＫ間にも、メモリトレンチＭＳＴが設けられる。このメモリトレンチＭＳＴ内に、半導体基板２３内に設けられた領域に電圧を印加するためのコンタクトプラグ等が設けられてもよい。
【００５５】
メモリピラーＭＰ上には、コンタクトプラグ２４が設けられる。さらに、コンタクトプラグ２４上には、導電層２５がＹ方向に沿って設けられる。導電層２５は、ビット線ＢＬとして機能する。
【００５６】
また以下に、ブロックＢＬＫのＸ方向に沿った断面について説明する。
【００５７】
図６は、ブロックＢＬＫのＸ方向に沿った断面図であり、一例として図４におけるセレクトゲート線ＳＧＤ０に沿い、かつメモリピラーＭＰを通過する領域の断面構造を示す。なお、導電層間及び導電層上の絶縁層は省略している。
【００５８】
半導体基板２３上方には、図５を用いて説明したように、導電層２２、２１、及び２０が順に設けられている。また、メモリアレイ領域１００については、図５を用いて説明した通りである。
【００５９】
図６に示すように、フックアップ領域２００ｅでは、導電層２０〜２２が、例えば階段状に引き出されている。すなわち、ＸＹ面で見た時にフックアップ領域２００ｅにおいて、導電層２０〜２２の各々は、上層の導電層と重ならないテラス部分を有する。このテラス部分上に、コンタクトプラグ２６が設けられる。さらに、コンタクトプラグ２６は、導電層２７に接続される。コンタクトプラグ２６及び導電層２７は、例えば、タングステン（Ｗ）などの金属を含む。
【００６０】
複数の導電層２７によって、偶数のセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６、偶数のワード線ＷＬｅ、及び偶数のセレクトゲート線ＳＧＳｅとして機能する導電層２０〜２２が、それぞれロウデコーダ１１に電気的に接続される。
【００６１】
他方、フックアップ領域２００ｏでは、同様に、導電層２０〜２２が、例えば階段状に引き出されている。すなわち、ＸＹ面で見た時に、フックアップ領域２００ｏにおいて、導電層２０〜２２の各々は、上層の導電層と重ならないテラス部分を有する。このテラス部分上に、コンタクトプラグ２８が設けられる。さらに、コンタクトプラグ２８は、導電層２９に接続される。コンタクトプラグ２８及び導電層２９は、例えば、タングステン（Ｗ）などの金属を含む。
【００６２】
複数の導電層２９によって、奇数のセレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７、奇数のワード線ＷＬｏ及び奇数のセレクトゲート線ＳＧＳｏとして機能する導電層２０〜２２が、それぞれロウデコーダ１１に電気的に接続される。
【００６３】
１．２．１．３  メモリピラーＭＰの断面構造
次に、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造及び等価回路について説明する。図７は、メモリピラーＭＰのＸＹ面に沿った断面図である。図８は、メモリピラーＭＰのＹＺ面に沿った断面図である。図７及び図８の各々は、特に２つのメモリセルトランジスタＭＴが設けられる領域について示している。
【００６４】
図７及び図８に示すように、メモリピラーＭＰは、絶縁層３０、半導体層３１、及び絶縁層３２乃至３４を含む。ワード線ＷＬｅ及びＷＬｏは導電層２１を含む。
【００６５】
絶縁層３０、半導体層３１、及び絶縁層３２乃至３４の各々は、Ｚ方向に沿って延伸するように設けられる。絶縁層３０は、例えば、シリコン酸化層である。半導体層３１は、絶縁層３０の側面を囲むように設けられる。半導体層３１は、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば、多結晶シリコン層である。
【００６６】
絶縁層３２は、半導体層３１の側面を囲むように設けられる。絶縁層３２は、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えば、シリコン酸化層とシリコン窒化層の積層構造を有している。絶縁層３３は、絶縁層３２の側面を囲むように設けられる。絶縁層３３は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えば、シリコン窒化層である。絶縁層３４は、絶縁層３３の側面を囲むように設けられる。絶縁層３４は、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えば、シリコン酸化層である。メモリピラーＭＰ部を除くメモリトレンチＭＳＴ内には、例えば、シリコン酸化層などの絶縁層が埋め込まれている。
【００６７】
上述の構成により、導電層２１の各層において、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられる。セレクトトランジスタＳＴ１及びＳＴ２も同様の構成を有する。
【００６８】
また、以下にメモリピラーＭＰの等価回路について説明する。図９は、メモリピラーＭＰの等価回路図である。図示するように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリングＮＳｅ及びＮＳｏが形成されている。すなわち、１本のメモリピラーＭＰに２つずつ設けられたセレクトトランジスタＳＴ１は、互いに異なるセレクトゲート線、例えばＳＧＤ０及びＳＧＤ１にそれぞれ接続される。メモリセルトランジスタＭＴｅ０〜ＭＴｅ７及びＭＴｏ０〜ＭＴｏ７は、互いに異なるワード線ＷＬｏ及びＷＬｅにそれぞれ接続される。さらに、セレクトトランジスタＳＴ２も、互いに異なるセレクトゲート線ＳＧＳｅ及びＳＧＳｏにそれぞれ接続される。
【００６９】
メモリピラーＭＰ内の２つのＮＡＮＤストリングＮＳｅ及びＮＳｏの一端は、同一のビット線ＢＬに接続され、さらに他端は同一のソース線ＳＬに接続される。さらに、２つのＮＡＮＤストリングＮＳｅ及びＮＳｏは、バックゲート（半導体層３１）を共通にする。
【００７０】
１．２．１．４  メモリアレイ領域の詳細な構成
次に、第１実施形態に係るメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、セレクトゲート線ＳＧＤｅ及びＳＧＤｏ、ワード線ＷＬｅ及びＷＬｏ、及びスリット領域のレイアウト構成について説明する。
【００７１】
ブロックＢＬＫ内には、前述したように、ストリングユニットＳＵ０〜ＳＵ７が設けられる。ストリングユニットＳＵ１〜ＳＵ７は、各々同様のレイアウト構成を有する。また、メモリアレイ領域１００においては、セレクトゲート線ＳＧＤｅ及びＳＧＤｏ、ワード線ＷＬｅ０及びＷＬｏ０〜ＷＬｅ７及びＷＬｏ７は、各々同様のレイアウト構成を有する。このため、本実施形態を含む以降の実施形態では、ストリングユニットＳＵ０内のワード線ＷＬｅ７及びＷＬｏ７を例に挙げ説明する。また、第１実施形態では、メモリトレンチＭＳＴの延伸方向が、Ｘ方向に対して平行に設けられた例を述べる。
【００７２】
ａ．第１例
図１０は、第１例のメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、ワード線ＷＬｅ７、ＷＬｏ７、及びスリット領域ＳＴＨａ及びＳＴＨｂの平面レイアウトである。
【００７３】
図１０に示すように、Ｘ方向に延伸する導電層２０−０〜２０−３が、Ｙ方向に沿って配列されている。導電層２０−０と２０−２とは、Ｘ方向の一端で互いに電気的に接続され、ワード線ＷＬｅ７の一部として機能する。導電層２０−１と２０−３とは、Ｘ方向の他端で互いに電気的に接続され、ワード線ＷＬｏ７の一部として機能する。ワード線ＷＬｅ７及びＷＬｏ７の各々は、フックアップ領域２００ｅ及び２００ｏにおいてコンタクトプラグを介して上層配線（不図示）にそれぞれ接続され、さらにロウデコーダ１１に接続される。
【００７４】
Ｙ方向に隣り合う導電層２０は、メモリトレンチＭＳＴによって離隔されている。メモリトレンチＭＳＴは、例えば、絶縁材料が、半導体基板面から導電層２０が設けられた層まで埋め込まれた領域である。
【００７５】
複数のメモリピラーＭＰは、メモリトレンチＭＳＴに、Ｘ方向及びＹ方向に千鳥状に配列される。具体的には、複数のメモリピラーＭＰは、Ｙ方向に隣り合う導電層２０間のメモリトレンチＭＳＴにＸ方向に所定間隔で配列される。メモリピラーＭＰの各々は、２つの導電層２０間のメモリトレンチＭＳＴに配置される。言い換えると、メモリピラーＭＰの各々は、メモリトレンチＭＳＴを挟む２つの導電層２０に跨るように配置される。
【００７６】
メモリピラーＭＰの各々は、メモリトレンチＭＳＴ及び導電層２０を通り、Ｚ方向に沿って延伸している。メモリピラーＭＰは、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１及びＳＴ２を有する柱状体である。メモリピラーＭＰの詳細については後述する。
【００７７】
図１０に示すように、導電層２０−０は、メモリアレイ領域１００の一端から他端までの間に、スリット領域ＳＴＨａ、ＳＴＨｂで区分された複数の直線状の導電層２０−０ａ、導電層２０−０ｂ、及び導電層２０−０ｃと、これらを接続する導電層２０Ｍａ及び２０Ｍｂを有する。ここでは、３つの導電層２０−０ａ〜２０−０ｃを示すが、実際にはスリット領域の数に応じた直線状の導電層と、これらを接続する導電層が存在する。以降、スリット領域ＳＴＨと記した場合、スリット領域ＳＴＨａ及びＳＴＨｂの各々を示すものとする。
【００７８】
導電層２０−０ａは、メモリアレイ領域１００の一端からスリット領域ＳＴＨａまでの直線状の部分である。導電層２０−０ｂは、スリット領域ＳＴＨａからスリット領域ＳＴＨｂまでの直線状の部分である。さらに、導電層２０−０ｃは、スリット領域ＳＴＨｂからメモリアレイ領域１００の他端までの直線状の部分である。
【００７９】
導電層２０−０ａと２０−０ｂは、導電層２０−０ａと２０−０ｂ間に設けられた導電層２０Ｍａにより電気的に接続される。導電層２０−０ｂと２０−０ｃは、導電層２０−０ｂと２０−０ｃ間に設けられた導電層２０Ｍｂにより電気的に接続される。導電層２０−０ａ、２０Ｍａ、２０−０ｂ、２０Ｍｂ、及び２０−０ｃは、一体に形成された導電層２０−０である。
【００８０】
言い換えると、導電層２０−０ａは、スリット領域ＳＴＨａでＹ方向に曲がり、導電層２０Ｍａを介して導電層２０−０ｂに接続されている。さらに、導電層２０−０ｂは、スリット領域ＳＴＨｂでＹ方向に曲がり、導電層２０Ｍｂを介して導電層２０−０ｃに接続されている。
【００８１】
導電層２０−１は、上述と同様に、メモリアレイ領域１００の一端から他端までの間に、スリット領域ＳＴＨａ、ＳＴＨｂで区分された複数の直線状の導電層２０−１ａ、導電層２０−１ｂ、及び導電層２０−１ｃと、これらを接続する導電層２０Ｍａ及び２０Ｍｂを有する。導電層２０−１ａは、スリット領域ＳＴＨａでＹ方向に曲がり、導電層２０Ｍａを介して導電層２０−１ｂに接続されている。さらに、導電層２０−１ｂは、スリット領域ＳＴＨｂでＹ方向に曲がり、導電層２０Ｍｂを介して導電層２０−１ｃに接続されている。
【００８２】
導電層２０−２もまた、上述と同様に、メモリアレイ領域１００の一端から他端までの間に、スリット領域ＳＴＨａ、ＳＴＨｂで区分された複数の直線状の導電層２０−２ａ、導電層２０−２ｂ、及び導電層２０−２ｃと、これらを接続する導電層２０Ｍａ及び２０Ｍｂを有する。導電層２０−２ａは、スリット領域ＳＴＨａでＹ方向に曲がり、導電層２０Ｍａを介して導電層２０−２ｂに接続されている。さらに、導電層２０−２ｂは、スリット領域ＳＴＨｂでＹ方向に曲がり、導電層２０Ｍｂを介して導電層２０−２ｃに接続されている。
【００８３】
導電層２０−３もまた、上述と同様に、メモリアレイ領域１００の一端から他端までの間に、スリット領域ＳＴＨａ、ＳＴＨｂで区分された複数の直線状の導電層２０−３ａ、導電層２０−３ｂ、及び導電層２０−３ｃと、これらを接続する導電層２０Ｍａ及び２０Ｍｂを有する。導電層２０−３ａは、スリット領域ＳＴＨａでＹ方向に曲がり、導電層２０Ｍａを介して導電層２０−３ｂに接続されている。さらに、導電層２０−３ｂは、スリット領域ＳＴＨｂでＹ方向に曲がり、導電層２０Ｍｂを介して導電層２０−３ｃに接続されている。
【００８４】
言い換えると、導電層２０−０〜２０−３の各々は、Ｘ方向に所定長だけ延伸し、所定長ごとにＹ方向に階段状に屈折している。Ｙ方向に隣り合う２つのメモリトレンチＭＳＴの端部と端部の間には、スリット領域ＳＴＨａあるいはＳＴＨｂが配置される。
【００８５】
スリット領域ＳＴＨは、例えば、長円形状（あるいは楕円形状）を有する。スリット領域ＳＴＨの長径方向（あるいは長軸方向）は、Ｙ方向、すなわち、第１例ではメモリトレンチＭＳＴの延伸方向にほぼ直交する。
【００８６】
スリット領域ＳＴＨは、前述したように、ワード線ＷＬ及びセレクトゲート線ＳＧＤのリプレース工程で使用されたホールが絶縁材料で埋め込まれた領域である。リプレース工程は、ワード線ＷＬ及びセレクトゲート線ＳＧＤとなるべき領域に形成された犠牲層を除去し、導電層で置換える工程である。このため、メモリアレイ領域１００の一端から他端までの間に、リプレース工程で必要な数のスリット領域ＳＴＨが設けられる。ここでは、２つのスリット領域ＳＴＨａ、ＳＴＨｂを示したが、メモリアレイ領域１００内に設けられるスリット領域ＳＴＨの数は、設計上の所定数に設定される。
【００８７】
図１０に示した第１例の構成は、以下のように表現することもできる。
【００８８】
第１例の半導体記憶装置１は、半導体基板２３と、半導体基板２３の表面に対して垂直なＺ方向と、Ｚ方向に交差するＸ方向に延伸する第１メモリトレンチＭＳＴと、Ｚ方向及びＸ方向と交差するＹ方向に第１メモリトレンチＭＳＴと離れて配置され、Ｚ方向及びＸ方向に延伸する第２メモリトレンチＭＳＴと、第１メモリトレンチＭＳＴとＹ方向に離れて配置され、Ｚ方向及びＸ方向に延伸する第３メモリトレンチＭＳＴと、第３メモリトレンチＭＳＴとＹ方向に離れて配置され、Ｚ方向及びＸ方向に延伸し、Ｙ方向において第１メモリトレンチＭＳＴと同一位置に配置される第４メモリトレンチＭＳＴと、第１メモリトレンチＭＳＴと第２メモリトレンチＭＳＴとの間に設けられ、Ｚ方向に積層され、Ｘ方向に延伸する第１導電層２０−０ａと、第３メモリトレンチＭＳＴと第４メモリトレンチＭＳＴとの間に設けられ、Ｚ方向に積層され、Ｘ方向に延伸する第２導電層２０−０ｂと、第１導電層２０−０ａと第２導電層２０−０ｂと電気的に接続された第３導電層２０Ｍａと、第１メモリトレンチＭＳＴの一端と、第３メモリトレンチＭＳＴの一端と接続された第１スリット領域ＳＴＨａと、第２メモリトレンチＭＳＴの一端と、第４メモリトレンチＭＳＴの一端と接続された第２スリット領域ＳＴＨａと、第１メモリトレンチＭＳＴに、Ｘ方向に沿って配列され、Ｚ方向に延伸する複数の信号線（メモリピラーＭＰ）と、第１導電層２０−０ａと複数の信号線の夫々の間に第１の情報を記憶するメモリセルとを有する。
【００８９】
また、第２メモリトレンチＭＳＴの一端は、第１スリット領域ＳＴＨａが設けられた位置よりＸ方向に突出している。
【００９０】
ｂ．第２例
図１１は、第２例のメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、ワード線ＷＬｅ７、ＷＬｏ７、及びスリット領域ＳＴＨの平面レイアウトである。
【００９１】
上述した第１例では、スリット領域ＳＴＨの長径方向（あるいは長軸方向）がメモリトレンチＭＳＴの延伸方向にほぼ直交する方向（すなわち、Ｙ方向）に配置されたが、この第２例では、スリット領域ＳＴＨの長径方向がメモリトレンチＭＳＴの延伸方向に対して斜めに配置される。言い換えると、スリット領域ＳＴＨの長径方向が、Ｚ方向と交差し、かつＸ方向及びＹ方向と異なる方向に配置される。スリット領域ＳＴＨの長径方向と、メモリトレンチＭＳＴ（例えば、導電層２０−０ａに隣接するもの）とのなす角は、９０度より大きい角度である。例えば、スリット領域ＳＴＨの長径方向が、Ｙ方向から時計回りに約４５度回転した位置に配置される。その他の構成は、第１例と同様である。
【００９２】
図１１に示した第２例の構成は、以下のように表現することもできる。
【００９３】
前記第１スリット領域ＳＴＨａと前記第２スリット領域ＳＴＨａの幅は、Ｘ方向よりＹ方向に長い。
【００９４】
また、前記第１スリット領域ＳＴＨａと前記第２スリット領域ＳＴＨａは、Ｘ方向からＹ方向に向かう方向に伸びている。
【００９５】
ｃ．第３例
図１２は、第３例のメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、ワード線ＷＬｅ７、ＷＬｏ７、及びスリット領域ＳＴＨの平面レイアウトである。
【００９６】
上述した第１例及び第２例では、スリット領域ＳＴＨの形状が長円であるが、この第３例では、スリット領域ＳＴＨが真円に近い形状を有する。その他の構成は、第１例と同様である。
【００９７】
１．３  第１実施形態の効果
第１実施形態によれば、メモリセルの配置を高密度化できる半導体記憶装置を提供可能である。
【００９８】
以下に、比較例としての半導体記憶装置におけるメモリトレンチＭＳＴとスリット領域ＳＴＨが有する課題について説明する。比較例における複数のメモリトレンチＭＳＴは、各々がＸ方向に延伸し、Ｙ方向に配列される。長円形状のスリット領域ＳＴＨは、その長径方向がＸ方向に沿うように配置される。このような構成では、メモリトレンチＭＳＴのＹ方向における配列ピッチが、スリット領域ＳＴＨの短径幅で制約されてしまう。このため、隣接するメモリトレンチＭＳＴ間の距離を小さくできず、メモリセルアレイ内に配置できるメモリトレンチＭＳＴ（あるいは、メモリピラーＭＰ）の数を増やすことができない、すなわち、メモリセルの数を増やすことができないという懸念がある。
【００９９】
そこで、第１実施形態の第１例では、Ｙ方向に配列された複数のメモリトレンチＭＳＴにおいて、２つのメモリトレンチＭＳＴの端部間を接続するように、長円形状のスリット領域ＳＴＨがそれぞれ設けられ、スリット領域ＳＴＨの長径方向が、メモリトレンチＭＳＴの延伸方向（または、Ｘ方向）に対してほぼ直交する方向に配置される。また、第３例では、２つのメモリトレンチＭＳＴの端部間を接続するように、円形状のスリット領域ＳＴＨがそれぞれ設けられる。
【０１００】
これにより、メモリトレンチＭＳＴのＹ方向における配列ピッチを小さくすることができる。すなわち、隣接するメモリトレンチＭＳＴ間の距離を小さくできる。これによって、メモリセルアレイ内に配置できるメモリトレンチＭＳＴ（あるいは、メモリピラーＭＰ）の数を増やすことができ、メモリセルの配置を高密度化できる、あるいはメモリセルアレイの記憶容量を増やすことができる。
【０１０１】
また、第２例では、スリット領域ＳＴＨの長径方向が、メモリトレンチＭＳＴの延伸方向に対して斜めに配置される。これにより、メモリトレンチＭＳＴのＹ方向における配列ピッチをさらに小さくでき、かつスリット領域ＳＴＨ間の距離が長くなり、スリット領域ＳＴＨの短径幅を大きくすることが可能である。これによって、メモリセルアレイ内に配置できるメモリトレンチＭＳＴ（あるいは、メモリピラーＭＰ）の数を増やすことができ、メモリセルの配置を高密度化できると共に、メモリセルアレイに設けられるメモリセルの信頼性を向上させることができる。
【０１０２】
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態は、メモリトレンチＭＳＴの延伸方向が、Ｘ方向に対して斜めに設けられた例である。第２実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成については、第１実施形態と同様である。
【０１０３】
２．１  メモリアレイ領域の詳細な構成
ａ．第１例
図１３は、第１例のメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、ワード線ＷＬｅ７、ＷＬｏ７、及びスリット領域ＳＴＨの平面レイアウトである。
【０１０４】
前述の第１実施形態では、メモリトレンチＭＳＴの延伸方向が、Ｘ方向に対して平行に設けられたが、第２実施形態の第１例では、メモリトレンチＭＳＴの延伸方向が、Ｘ方向に対して斜め方向に設けられる。すなわち、メモリトレンチＭＳＴの延伸方向が、Ｘ方向に対して所定の角度を有する方向（以下、Ｘ１方向と記す）に設けられる。
【０１０５】
導電層２０−０が含む導電層２０−０ａ、２０−０ｂ、及び２０−０ｃの延伸方向は、メモリトレンチＭＳＴの延伸方向と同様に、Ｘ方向に対して斜め方向、すなわち、Ｘ１方向に設けられる。導電層２０−１が含む導電層２０−１ａ、２０−１ｂ、及び２０−１ｃ、導電層２０−２が含む導電層２０−２ａ、２０−２ｂ、及び２０−２ｃ、導電層２０−３が含む導電層２０−３ａ、２０−３ｂ、及び２０−３ｃについても同様に、それぞれＸ方向に対して斜め方向、すなわち、Ｘ１方向に設けられる。
【０１０６】
スリット領域ＳＴＨａ及びＳＴＨｂの各々の長径方向（あるいは長軸方向）は、メモリトレンチＭＳＴの延伸方向にほぼ直交する。
【０１０７】
また、フックアップ領域２００ｅには、ワード線ＷＬｅ７が設けられる。ワード線ＷＬｅ７は、導電層２０−０が含む２０−０ａと、導電層２０−２が含む２０−２ａとに接続される。上述したように、メモリトレンチＭＳＴの延伸方向がＸ方向に対して斜め方向に設けられているのに対して、ワード線ＷＬｅ７はＸ方向に対して平行に設けられる、すなわち、Ｘ方向に沿って延伸している。
【０１０８】
フックアップ領域２００ｏには、ワード線ＷＬｏ７が設けられる。ワード線ＷＬｏ７は、導電層２０−１が含む２０−１ｃと、導電層２０−３が含む２０−３ｃとに接続される。メモリトレンチＭＳＴの延伸方向がＸ方向に対して斜め方向に設けられているのに対して、ワード線ＷＬｏ７はＸ方向に対して平行に設けられる、すなわち、Ｘ方向に沿って延伸している。
【０１０９】
ｂ．第２例
図１４は、第２例のメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、ワード線ＷＬｅ７、ＷＬｏ７、及びスリット領域ＳＴＨの平面レイアウトである。
【０１１０】
上述の第１例では、スリット領域ＳＴＨの長径方向がメモリトレンチＭＳＴの延伸方向にほぼ直交する方向に配置されたが、この第２例では、スリット領域ＳＴＨの長径方向がメモリトレンチＭＳＴの延伸方向に対して斜めに配置される。すなわち、スリット領域ＳＴＨの長径方向が、メモリトレンチＭＳＴの延伸方向に対して所定の角度を有する方向に設けられる。スリット領域ＳＴＨの長径方向と、メモリトレンチＭＳＴ（例えば、導電層２０−０ａに隣接するもの）とのなす角は、９０度より大きい角度である。その他の構成は、第２実施形態の第１例と同様である。
【０１１１】
ｃ．第３例
図１５は、第３例のメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、ワード線ＷＬｅ７、ＷＬｏ７、及びスリット領域ＳＴＨの平面レイアウトである。
【０１１２】
上述した第１例及び第２例では、スリット領域ＳＴＨの形状が長円であるが、この第３例では、スリット領域ＳＴＨが真円に近い形状を有する。その他の構成は、前述の第１例と同様である。
【０１１３】
２．３  第２実施形態の効果
第２実施形態によれば、第１実施形態と同様に、メモリセルの配置を高密度化できる半導体記憶装置を提供可能である。
【０１１４】
さらに、第２実施形態では、メモリトレンチＭＳＴの延伸方向がＸ方向に対して斜めに設けられている。これにより、メモリトレンチＭＳＴ間の導電層２０が、導電層２０Ｍａ及び２０ＭｂによってＹ方向に移動していくのを防ぐことができる。その他の効果は、前述した第１実施形態と同様である。
【０１１５】
３．第３実施形態
次に、第３実施形態の半導体記憶装置について説明する。第３実施形態は、メモリトレンチＭＳＴの延伸方向がＸ方向に対して平行であり、メモリトレンチＭＳＴの端部間に、スリット領域ＳＴＨとメモリトレンチの一部分とを１つ置きに配置した例である。第３実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成については、第１実施形態と同様である。
【０１１６】
３．１  メモリアレイ領域の詳細な構成
ａ．第１例
図１６は、第１例のメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、ワード線ＷＬｅ７、ＷＬｏ７、及びスリット領域ＳＴＨの平面レイアウトである。
【０１１７】
第３実施形態の第１例では、第１実施形態と同様に、メモリトレンチＭＳＴの延伸方向がＸ方向に対して平行に設けられる。さらに、複数のメモリトレンチＭＳＴがＹ方向に配列され、２つのメモリトレンチＭＳＴの端部間を接続するように、スリット領域ＳＴＨとメモリトレンチＭＳＴａ（あるいはＭＳＴｂ）とが交互に配置される。スリット領域ＳＴＨの長径方向及びメモリトレンチＭＳＴａの長手方向は、メモリトレンチＭＳＴの延伸方向に対して斜めに配置される。
【０１１８】
言い換えると、図１１に示したレイアウトにおいて、メモリトレンチＭＳＴの端部間に配置されたスリット領域ＳＴＨが、１つ置きにメモリトレンチＭＳＴａ（あるいはＭＳＴｂ）に置き換えられる。
【０１１９】
スリット領域ＳＴＨ（ＳＴＨａあるいはＳＴＨｂ）とメモリトレンチＭＳＴａ（あるいはＭＳＴｂ）は、隣接する複数のＹ方向斜めの配列において千鳥状にそれぞれ配列される。例えば、導電層２０−０を挟む２つのメモリトレンチＭＳＴを第１メモリトレンチと第２メモリトレンチとすると、第１メモリトレンチには、順にメモリトレンチＭＳＴａ、スリット領域ＳＴＨｂが配置される。他方、第２メモリトレンチには、順にスリット領域ＳＴＨａ、メモリトレンチＭＳＴｂが配置される。
【０１２０】
その他の構成は、前述した第１実施形態の第２例と同様である。
【０１２１】
ｂ．第２例
図１７は、第２例のメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、ワード線ＷＬｅ７、ＷＬｏ７、及びスリット領域ＳＴＨの平面レイアウトである。
【０１２２】
この第２例では、第２実施形態と同様に、メモリトレンチＭＳＴの延伸方向がＸ方向に対して斜めに設けられる。さらに、メモリトレンチＭＳＴの端部間を接続するように、スリット領域ＳＴＨとメモリトレンチＭＳＴａ（あるいはＭＳＴｂ）とが交互に配置される。スリット領域ＳＴＨの長径方向及びメモリトレンチＭＳＴａの長手方向は、メモリトレンチＭＳＴの延伸方向に対して斜めに配置される。
【０１２３】
言い換えると、図１４に示したレイアウトにおいて、メモリトレンチＭＳＴの端部間に配置されたスリット領域ＳＴＨが、１つ置きにメモリトレンチＭＳＴａ（あるいはＭＳＴｂ）に置き換えられる。
【０１２４】
スリット領域ＳＴＨ（ＳＴＨａあるいはＳＴＨｂ）とメモリトレンチＭＳＴａ（あるいはＭＳＴｂ）は、隣接する複数のＹ方向斜めの配列において千鳥状にそれぞれ配列される。例えば、導電層２０−０を挟む２つのメモリトレンチＭＳＴを第１メモリトレンチと第２メモリトレンチとすると、第１メモリトレンチには、順にメモリトレンチＭＳＴａ、スリット領域ＳＴＨｂが配置される。他方、第２メモリトレンチには、順にスリット領域ＳＴＨａ、メモリトレンチＭＳＴｂが配置される。
【０１２５】
その他の構成は、前述した第２実施形態の第２例と同様である。
【０１２６】
３．２  第３実施形態の効果
第３実施形態によれば、第１実施形態と同様に、メモリセルの配置を高密度化できる半導体記憶装置を提供可能である。
【０１２７】
さらに、第３実施形態では、２つのメモリトレンチＭＳＴの端部間を接続するように配置される絶縁領域に、スリット領域ＳＴＨとメモリトレンチＭＳＴａ（あるいはＭＳＴｂ）が交互に配置される。これにより、メモリトレンチＭＳＴのＹ方向における配列ピッチをさらに小さくでき、かつスリット領域ＳＴＨとメモリトレンチＭＳＴａとの間の距離が長くなり、スリット領域ＳＴＨの短径幅を大きくすることが可能である。これによって、さらにメモリセルアレイ内に配置できるメモリトレンチＭＳＴ（あるいは、メモリピラーＭＰ）の数を増やすことができ、メモリセルの配置を高密度化できると共に、メモリセルアレイに設けられるメモリセルの信頼性を向上させることができる。
【０１２８】
４．その他変形例等
前記実施形態は、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
【０１２９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１３０】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ、１３…センスアンプ、１４…アドレスレジスタ、１５…コマンドレジスタ、１６…入出力回路、１７…シーケンサ、２０，２０−０〜２０−１５…導電層、２０−０ａ〜２０−０ｃ…導電層、２０−１ａ〜２０−１ｃ…導電層、２０−２ａ〜２０−２ｃ…導電層、２０−３ａ〜２０−３ｃ…導電層、２０Ｍａ，２０Ｍｂ…導電層、２１，２１−０〜２１−１５…導電層、２２…導電層、２３…半導体基板、２４…コンタクトプラグ、２５…導電層、２６…コンタクトプラグ、２７…導電層、２８…コンタクトプラグ、２９…導電層、３０…絶縁層、３１…半導体層、３２〜３４…絶縁層、１００…メモリアレイ領域、２００ｅ，２００ｏ…フックアップ領域、ＢＬ，ＢＬ０〜ＢＬ（ｍ−１）…ビット線、ＢＬＫ，ＢＬＫ０〜ＢＬＫｎ…ブロック、ＭＰ…メモリピラー、ＭＳＴ…メモリトレンチ、ＭＴ，ＭＴｅ０〜ＭＴｅ７，ＭＴｏ０〜ＭＴｏ７…メモリセルトランジスタ、ＳＧＤ，ＳＧＤ０〜ＳＧＤ７…セレクトゲート線、ＳＧＳ，ＳＧＳｅ，ＳＧＳｏ…セレクトゲート線、ＳＬ…ソース線、ＳＴ１，ＳＴ２…セレクトトランジスタ、ＳＴＨ，ＳＴＨ１，ＳＴＨ２，ＳＴＨａ，ＳＴＨｂ…スリット領域、ＳＵ，ＳＵ０〜ＳＵ７…ストリングユニット、ＷＬ，ＷＬｅ０〜ＷＬｅ７，ＷＬｏ０〜ＷＬｏ７…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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