(57)【要約】【課題】  ＧａＮ系半導体を有するスイッチング素子に電界緩和層を形成する。【解決手段】  スイッチング素子の製造方法であって、ＧａＮ系半導体によって構成されたｎ型のドリフト層上にＧａＮ系半導体によって構成されたｐ型の中間半導体層をエピタキシャル成長させる工程と、前記中間半導体層の表面の一部にｎ型不純物を注入することによって前記中間半導体層内にｎ型の窓部半導体層を形成するとともに前記中間半導体層内にｐ型の電界緩和層を残存させる工程と、前記窓部半導体層及び前記電界緩和層上にｐ型のボディ層をエピタキシャル成長させる工程と、前記ボディ層を貫通しているとともに底面が前記窓部半導体層内に位置するトレンチを形成する工程と、前記トレンチ内に、ゲート絶縁膜とゲート電極を形成する工程、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
スイッチング素子の製造方法であって、
ＧａＮ系半導体によって構成されたｎ型のドリフト層上に、ＧａＮ系半導体によって構成されたｐ型の中間半導体層をエピタキシャル成長させる工程と、
前記中間半導体層の表面の一部にｎ型不純物を注入することによって前記中間半導体層内に前記中間半導体層の前記表面から裏面まで分布するｎ型の窓部半導体層を形成するとともに、前記中間半導体層内に前記中間半導体層の前記表面から前記裏面まで分布するｐ型の電界緩和層を残存させる工程と、
前記窓部半導体層及び前記電界緩和層上にｐ型のボディ層をエピタキシャル成長させる工程と、
前記ボディ層を貫通し、底面が前記窓部半導体層内に位置するトレンチを形成する工程と、
前記トレンチ内に、ゲート絶縁膜とゲート電極を形成する工程と、
前記ボディ層によって前記窓部半導体層から分離されており、前記ゲート絶縁膜に接するｎ型のソース層を形成する工程、
を有する製造方法。
【請求項２】
前記窓部半導体層を形成する前記工程では、前記中間半導体層から前記ドリフト層に跨る範囲にｎ型不純物を注入することによって、前記窓部半導体層の下部に前記窓部半導体層及び前記ドリフト層よりもｎ型不純物濃度が高い高濃度層を形成する、請求項１の製造方法。
【請求項３】
前記中間半導体層をエピタキシャル成長させる前記工程と前記窓部半導体層を形成する前記工程が、
前記ドリフト層上にＧａＮ系半導体によって構成されたｐ型の第１中間半導体層をエピタキシャル成長させる工程と、
前記第１中間半導体層の表面の一部にｎ型不純物を注入することによって前記第１中間半導体層内に前記第１中間半導体層の前記表面から裏面まで分布するｎ型の第１窓部半導体層を形成する工程と、
前記第１中間半導体層上にＧａＮ系半導体によって構成されたｐ型の第２中間半導体層をエピタキシャル成長させる工程と、
前記第２中間半導体層の表面の一部にｎ型不純物を注入することによって前記第２中間半導体層内に前記第２中間半導体層の前記表面から前記第１窓部半導体層まで分布するｎ型の第２窓部半導体層を形成する工程、
を有する請求項１または２の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子の製造方法に関する。
【０００２】
特許文献１には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子は、ボディ層から下側（ドリフト層側）に向かって突出するｐ型の電界緩和層を有している。電界緩和層は、電界緩和層とトレンチの間に間隔が存在するように設けられている。電界緩和層を設けることで、トレンチ内のゲート絶縁膜に加わる電界を緩和し、スイッチング素子の耐圧を向上させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１３８９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のスイッチング素子では、各半導体層がＳｉＣ（炭化シリコン）により構成されている。電界緩和層は、ＳｉＣにより構成されたドリフト層にｐ型不純物をイオン注入することによって形成される。
【０００５】
近年では、ＧａＮ（窒化ガリウム）系半導体により構成されたスイッチング素子の開発が進んでいる。なお、ＧａＮ系半導体とは、ガリウムと窒素の化合物を主材料とする半導体である。ＧａＮ系半導体には、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等が含まれる。ＧａＮ系半導体のｐ型層をイオン注入によって形成することは極めて難しく、ＧａＮ系半導体のｐ型層はエピタキシャル成長によって形成するのが一般的である。このため、ＧａＮ系半導体を有するスイッチング素子において電界緩和層を設ける場合には、特許文献１のような工程（すなわち、ｐ型不純物のイオン注入によって電界緩和層を形成する工程）を採用することは困難である。したがって、本明細書では、ＧａＮ系半導体を有するスイッチング素子において、電界緩和層を形成する技術を提案する。
【課題を解決するための手段】
【０００６】
本明細書が開示するスイッチング素子の製造方法は、中間半導体層成長工程と、窓部半導体層形成工程と、ボディ層成長工程と、トレンチ形成工程と、ゲート形成工程と、ソース層形成工程を有する。前記中間半導体層成長工程では、ＧａＮ系半導体によって構成されたｎ型のドリフト層上に、ＧａＮ系半導体によって構成されたｐ型の中間半導体層をエピタキシャル成長させる。前記窓部半導体層形成工程では、前記中間半導体層の表面の一部にｎ型不純物を注入することによって前記中間半導体層内に前記中間半導体層の前記表面から裏面まで分布するｎ型の窓部半導体層を形成するとともに、前記中間半導体層内に前記中間半導体層の前記表面から前記裏面まで分布するｐ型の電界緩和層を残存させる。前記ボディ層成長工程では、前記窓部半導体層及び前記電界緩和層上にｐ型のボディ層をエピタキシャル成長させる。前記トレンチ形成工程では、前記ボディ層を貫通し、底面が前記窓部半導体層内に位置するトレンチを形成する。前記ゲート形成工程では、前記トレンチ内に、ゲート絶縁膜とゲート電極を形成する。前記ソース層形成工程では、前記ボディ層によって前記窓部半導体層から分離されており、前記ゲート絶縁膜に接するｎ型のソース層を形成する。
【０００７】
なお、ソース層形成工程は、ボディ層を形成した後であればいつ行ってもよい。例えば、ソース層は、ゲート絶縁膜より先に形成されてもよいし、ゲート絶縁膜より後に形成されてもよい。すなわち、ソース層とゲート絶縁膜の両方が形成されたときにソース層がゲート絶縁膜に接していれば、ソース層とゲート絶縁膜の何れが先に形成されてもよい。
【０００８】
この製造方法では、ｐ型の中間半導体層をエピタキシャル成長させ、その中間半導体層にｎ型不純物を注入することでｎ型の窓部半導体層を形成する。中間半導体層のうちの窓部半導体層にならなかった部分（すなわち、ｎ型化しなかった部分）が、電界緩和層となる。すなわち、エピタキシャル成長させたｐ型の中間半導体層が電界緩和層となる。その後、窓部半導体層と電界緩和層上にｐ型のボディ層をエピタキシャル成長させ、ボディ層を貫通するとともに底面が窓部半導体層内に位置するトレンチを形成し、トレンチ内にゲート絶縁膜とゲート電極を形成する。このように各工程を実施することで、電界緩和層がボディ層から下側（ドリフト層側）に突出しており、トレンチ（ゲート絶縁膜）と電界緩和層の間に間隔が設けられた構造が得られる。したがって、電界緩和層によって、ゲート絶縁膜に加わる電界を緩和することができる。このように、この製造方法によれば、ＧａＮ系半導体により構成されたｐ型の電界緩和層をエピタキシャル成長により形成することができる。
【図面の簡単な説明】
【０００９】
【図１】実施例１のスイッチング素子の断面図。
【図２】実施例１のスイッチング素子の製造方法の説明図。
【図３】実施例１のスイッチング素子の製造方法の説明図。
【図４】実施例１のスイッチング素子の製造方法の説明図。
【図５】実施例１のスイッチング素子の製造方法の説明図。
【図６】実施例１のスイッチング素子の製造方法の説明図。
【図７】実施例１のスイッチング素子の製造方法の説明図。
【図８】実施例２のスイッチング素子の断面図。
【図９】実施例２のスイッチング素子の製造方法の説明図。
【図１０】実施例２のスイッチング素子の製造方法の説明図。
【図１１】実施例２のスイッチング素子の製造方法の説明図。
【発明を実施するための形態】
【実施例１】
【００１０】
図１に示す実施例１のスイッチング素子１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。スイッチング素子１０は、ＧａＮにより構成された半導体基板１２を有している。半導体基板１２の表面（上面）１２ａには、トレンチ２０が形成されている。トレンチ２０内に、ゲート絶縁膜２２とゲート電極２４が配置されている。ゲート絶縁膜２２は、トレンチ２０の内面を覆っている。ゲート電極２４は、ゲート絶縁膜２２によって半導体基板１２から絶縁されている。ゲート電極２４の表面は、層間絶縁膜２６によって覆われている。半導体基板１２の表面１２ａに、ソース電極３０が配置されている。ソース電極３０は、層間絶縁膜２６によってゲート電極２４から絶縁されている。半導体基板１２の裏面（下面）１２ｂに、ドレイン電極３２が配置されている。
【００１１】
半導体基板１２は、ソース層４０、ボディコンタクト層４１、ボディ層４２、電界緩和層４４、窓部半導体層４６、高濃度層４８、ドリフト層５０、及び、ドレイン層５２を有している。
【００１２】
ソース層４０は、ｎ型層であり、ソース電極３０に接している。ソース層４０は、トレンチ２０の上端でゲート絶縁膜２２に接している。
【００１３】
ボディコンタクト層４１は、ボディ層４２よりもｐ型不純物濃度が高いｐ型層である。ボディコンタクト層４１は、ソース層４０の隣でソース電極３０に接している。
【００１４】
ボディ層４２は、ｐ型層であり、ソース層４０とボディコンタクト層４１の下側に配置されている。ボディ層４２は、ソース層４０の下側でゲート絶縁膜２２に接している。ボディ層４２によって、ソース層４０は、窓部半導体層４６、高濃度層４８、ドリフト層５０、及び、ドレイン層５２から分離されている。
【００１５】
電界緩和層４４は、ボディ層４２の裏面から下側に突出するｐ型層である。電界緩和層４４とトレンチ２０（すなわち、ゲート絶縁膜２２）の間には間隔が設けられている。
【００１６】
窓部半導体層４６は、ｎ型層であり、２つの電界緩和層４４の間に配置されている。窓部半導体層４６は、電界緩和層４４とトレンチ２０の間に配置されている。窓部半導体層４６は、ボディ層４２の下側でゲート絶縁膜２２に接している。窓部半導体層４６は、トレンチ２０の側面及び底面でゲート絶縁膜２２に接している。
【００１７】
高濃度層４８は、ｎ型層であり、窓部半導体層４６の直下に配置されている。高濃度層４８は、窓部半導体層４６及びドリフト層５０よりも高いｎ型不純物濃度を有している。
【００１８】
ドリフト層５０は、ｎ型層であり、高濃度層４８及び電界緩和層４４の下側に配置されている。
【００１９】
ドレイン層５２は、ｎ型層であり、ドリフト層５０の下側に配置されている。ドレイン層５２は、ドリフト層５０よりも高いｎ型不純物濃度を有している。ドレイン層５２は、ドレイン電極３２に接している。
【００２０】
スイッチング素子１０の使用時には、ドレイン電極３２にソース電極３０よりも高い電位が印加される。ゲート電極２４の電位をゲート閾値以上まで上昇させると、ゲート絶縁膜２２近傍のボディ層４２にチャネルが形成され、チャネルによってソース層４０が窓部半導体層４６に接続される。すると、ソース電極３０から、ソース層４０、チャネル、窓部半導体層４６、高濃度層４８、ドリフト層５０、及び、ドレイン層５２を介して、ドレイン電極３２へ電子が流れる。すなわち、スイッチング素子１０がオンする。窓部半導体層４６の下部にｎ型不純物濃度が高い高濃度層４８が設けられていることで、電子が流れる経路の抵抗の低減が図られている。したがって、このスイッチング素子１０は低いオン抵抗を有している。
【００２１】
ゲート電極２４の電位をゲート閾値未満まで低下させると、チャネルが消失し、スイッチング素子１０がオフする。スイッチング素子１０がオフすると、ボディ層４２から窓部半導体層４６及びドリフト層５０へ空乏層が広がる。また、ボディ層４２と一体となっている電界緩和層４４からも窓部半導体層４６及びドリフト層５０へ空乏層が広がる。窓部半導体層４６とドリフト層５０に広がった空乏層によって、ボディ層４２とドレイン層５２の間の電位差が保持される。このスイッチング素子１０では、電界緩和層４４がトレンチ２０の底部の側方に配置されている。このため、スイッチング素子１０がオフすると、電界緩和層４４から窓部半導体層４６へ瞬時に空乏層が広がり、トレンチ２０の底部近傍のゲート絶縁膜２２に電界が集中することが抑制される。すなわち、電界緩和層４４によって、トレンチ２０の底部近傍に生じる電界が緩和される。このため、このスイッチング素子１０は、高い耐圧を有している。
【００２２】
次に、スイッチング素子１０の製造方法について説明する。スイッチング素子１０は、ＧａＮにより構成されたドレイン層５２を有する半導体ウエハから製造される。まず、図２に示すように、ドレイン層５２上にＧａＮにより構成されたｎ型のドリフト層５０をエピタキシャル成長させる。ここでは、厚さが約４．９μｍであり、ｎ型不純物濃度が約２×１０１６／ｃｍ３であるドリフト層５０を形成する。次に、ドリフト層５０上に、ＧａＮにより構成されたｐ型の中間半導体層５４をエピタキシャル成長させる。ここでは、厚さが約１．１μｍであり、ｐ型不純物濃度が約５×１０１７／ｃｍ３である中間半導体層５４を形成する。
【００２３】
次に、図３に示すように、中間半導体層５４の表面にマスク６０を形成し、マスク６０に開口部６０ａを形成する。そして、開口部６０ａ内の中間半導体層５４の表面に、ｎ型不純物（例えば、Ｓｉ（シリコン））をイオン注入する。ここでは、ｎ型不純物の注入エネルギーを調整することによって、図３の範囲６２に示すように、中間半導体層５４の表面からドリフト層５０に跨る深さ範囲にｎ型不純物が分布するようにｎ型不純物を注入する。次に、注入したｎ型不純物を活性化させる。これによって、範囲６２内の中間半導体層５４をｎ型化し、図４に示すように中間半導体層５４内にｎ型の窓部半導体層４６を形成する。ここでは、ｎ型不純物濃度が約５．５×１０１７／ｃｍ３である窓部半導体層４６を形成する。また、窓部半導体層４６の下側には、ｎ型のドリフト層５０にｎ型不純物が注入されることによって、ｎ型不純物濃度が高い高濃度層４８が形成される。高濃度層４８は、ドリフト層５０及び窓部半導体層４６よりも高いｎ型不純物濃度を有する。また、中間半導体層５４のうちのｎ型化しなかった領域は、電界緩和層４４となる。
【００２４】
次に、図５に示すように、中間半導体層５４上（すなわち、窓部半導体層４６と電界緩和層４４の表面上）に、ＧａＮにより構成されたｐ型のボディ層４２をエピタキシャル成長させる。ここでは、厚さが約１．２μｍであるボディ層４２を形成する。中間半導体層５４の表面全体にボディ層４２をエピタキシャル成長させることで、ボディ層４２から下側（ドリフト層側）に電界緩和層４４が突出する構造が得られる。
【００２５】
次に、図６に示すように、ボディ層４２の表面に、ボディ層４２を貫通して窓部半導体層４６に達するトレンチ２０を形成する。トレンチ２０は、その底面が窓部半導体層４６内に位置するように形成される。また、トレンチ２０は、電界緩和層４４から離れた位置に形成される。したがって、トレンチ２０と電界緩和層４４の間に間隔が設けられ、その間隔に窓部半導体層４６が存在している。
【００２６】
次に、図７に示すように、トレンチ２０の内部に、ゲート絶縁膜２２とゲート電極２４を形成する。次に、ボディ層４２にｎ型不純物とｐ型不純物を選択的に注入することによって、図１に示すように、ソース層４０とボディコンタクト層４１を形成する。次に、ゲート電極２４の表面に層間絶縁膜２６を形成する。さらに、層間絶縁膜２６、ソース層４０、及び、ボディコンタクト層４１の表面を覆うようにソース電極３０を形成する。また、ドレイン層５２の裏面にドレイン電極３２を形成する。以上の工程を実施することで、図１に示すスイッチング素子１０が完成する。
【００２７】
以上に説明したように、この製造方法によれば、エピタキシャル成長によって形成された中間半導体層５４のうちのｎ型化しなかった部分が電界緩和層４４となる。すなわち、エピタキシャル成長によって、ＧａＮにより構成されているとともにボディ層４２から下側に突出するｐ型の電界緩和層４４を形成することができる。
【００２８】
また、この製造方法によれば、窓部半導体層４６の下部にｎ型不純物濃度が高い高濃度層４８を形成できるので、スイッチング素子１０のオン抵抗を低減することができる。また、高濃度層４８がトレンチ２０に接しない位置に形成されるので、電界緩和層４４から伸びる空乏層がトレンチ２０の底部周辺まで広がり易く、トレンチ２０の底部における電界集中を効果的に緩和することができる。
【実施例２】
【００２９】
図８は、実施例２のスイッチング素子１００を示している。なお、図８では、図１の各部と共通の機能を有する部分に、図１と同じ参照符号を付している。
【００３０】
図８に示すように、実施例２のスイッチング素子１００は、実施例１のスイッチング素子１０の電界緩和層４４よりも厚い電界緩和層１４４を有している。また、実施例２のスイッチング素子１００は、実施例１のスイッチング素子１０の窓部半導体層４６よりも厚い窓部半導体層１４６を有している。実施例２のスイッチング素子１００では、電界緩和層１４４の厚みが厚い（すなわち、電界緩和層１４４がボディ層４２から下側に突出する長さが長い）ので、トレンチ２０の底部近傍のゲート絶縁膜２２に印加される電界がより緩和される。したがって、実施例２のスイッチング素子１００は、実施例１のスイッチング素子１０よりもさらに高い耐圧を有している。
【００３１】
また、実施例２のスイッチング素子１００では、窓部半導体層１４６の内部に、高濃度層４９が設けられている。高濃度層４９は、高濃度層４９の外部の窓部半導体層１４６（すなわち、窓部半導体層４６、４７）及びドリフト層５０よりも高いｎ型不純物濃度を有している。このように、電流経路となる窓部半導体層１４６内に高濃度層４９が存在することで、スイッチング素子１００のオン抵抗が低減される。また、高濃度層４９をトレンチ２０（ゲート絶縁膜２２）に接触させないことで、トレンチ２０の底部周辺に空乏層が伸びやすくなり、トレンチ２０の底部における電界集中を効果的に緩和することができる。
【００３２】
次に、実施例２のスイッチング素子１００の製造方法について説明する。実施例２の製造方法では、図４に示す段階まで、実施例１と同様にして各工程を行う。次に、図９に示すように、中間半導体層５４上に、ＧａＮにより構成されたｐ型の中間半導体層５６をエピタキシャル成長させる。中間半導体層５６は、中間半導体層５４と略同じｐ型不純物濃度を有している。
【００３３】
次に、図１０に示すように、中間半導体層５６の表面にマスク６４を形成し、マスク６４に開口部６４ａを形成する。開口部６４ａは、中間半導体層５４内の窓部半導体層４６（以下、第１窓部半導体層４６という）の上部に形成される。そして、開口部６４ａ内の中間半導体層５６の表面に、ｎ型不純物をイオン注入する。ここでは、ｎ型不純物の注入エネルギーを調整することによって、図１０の範囲６６に示すように、中間半導体層５６の表面から第１窓部半導体層４６に跨る深さ範囲にｎ型不純物が分布するようにｎ型不純物を注入する。次に、注入したｎ型不純物を活性化させる。これによって、範囲６６内の中間半導体層５６をｎ型化し、図１１に示すように中間半導体層５６内にｎ型の第２窓部半導体層４７を形成する。また、第２窓部半導体層４７の直下には、ｎ型の第１窓部半導体層４６にさらにｎ型不純物が注入されることによって、ｎ型不純物濃度が高い高濃度層４９が形成される。第１窓部半導体層４６、高濃度層４９、及び、第２窓部半導体層４７によって、窓部半導体層１４６が形成される。また、中間半導体層５６のうちのｎ型化しなかった領域は、第２電界緩和層４５である。第２電界緩和層４５は、中間半導体層５４内の電界緩和層４４（以下、第１電界緩和層４４という）と一体化する。第１電界緩和層４４と第２電界緩和層４５によって、電界緩和層１４４が形成される。
【００３４】
その後、実施例１の製造方法と同様にして、トレンチ２０、ゲート絶縁膜２２、ゲート電極２４、ソース層４０、ボディコンタクト層４１、層間絶縁膜２６、ソース電極３０、及び、ドレイン電極３２を形成することで、図８に示す実施例２のスイッチング素子１００が得られる。
【００３５】
以上に説明したように、中間半導体層のエピタキシャル成長と中間半導体層へのｎ型不純物の注入を繰り返すことで、厚みが厚い電界緩和層１４４を形成することができる。これによって、スイッチング素子１００の耐圧をより向上させることができる。なお、中間半導体層のエピタキシャル成長と中間半導体層へのｎ型不純物の注入を３回以上繰り返してもよい。
【００３６】
以上に説明したように、実施例１、２の製造方法によれば、ｐ型不純物のイオン注入を行うことなく、エピタキシャル成長とｎ型不純物のイオン注入によって各半導体層を形成することができる。エピタキシャル成長とｎ型不純物のイオン注入は、ＧａＮ系半導体に対して好適に実施することができる。したがって、実施例１、２の製造方法によれば、スイッチング素子を好適に製造することができる。
【００３７】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００３８】
本明細書が開示する一例の製造方法においては、窓部半導体層を形成する工程では、中間半導体層からドリフト層に跨る範囲にｎ型不純物を注入することによって、窓部半導体層の下部に窓部半導体層及びドリフト層よりもｎ型不純物濃度が高い高濃度層を形成してもよい。
【００３９】
この構成によれば、スイッチング素子のオン抵抗を低減することができる。
【００４０】
本明細書が開示する一例の製造方法においては、中間半導体層をエピタキシャル成長させる工程と窓部半導体層を形成する工程が、ドリフト層上にＧａＮ系半導体によって構成されたｐ型の第１中間半導体層をエピタキシャル成長させる工程と、第１中間半導体層の表面の一部にｎ型不純物を注入することによって第１中間半導体層内に第１中間半導体層の表面から裏面まで分布するｎ型の第１窓部半導体層を形成する工程と、第１中間半導体層上にＧａＮ系半導体によって構成されたｐ型の第２中間半導体層をエピタキシャル成長させる工程と、第２中間半導体層の表面の一部にｎ型不純物を注入することによって第２中間半導体層内に第２中間半導体層の表面から第１窓部半導体層まで分布するｎ型の第２窓部半導体層を形成する工程を有していてもよい。
【００４１】
この構成によれば、厚さが厚い電界緩和層を形成することができ、スイッチング素子の耐圧をより向上させることができる。
【００４２】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００４３】
１０    ：スイッチング素子
１２    ：半導体基板
２０    ：トレンチ
２２    ：ゲート絶縁膜
２４    ：ゲート電極
２６    ：層間絶縁膜
３０    ：ソース電極
３２    ：ドレイン電極
４０    ：ソース層
４２    ：ボディ層
４４    ：電界緩和層
４６    ：窓部半導体層
４８    ：高濃度層
５０    ：ドリフト層
５２    ：ドレイン層
【図１】
2020077828.tif 000003
【図２】
2020077828.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2020077828.tif 000008
【図７】
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【図８】
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【図９】
2020077828.tif 000011
【図１０】
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【図１１】
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