(57)【要約】【課題】入力電圧と出力電圧に差が生じたときに、高いスルーレートで、出力電圧を出力可能なボルテージフォロア回路を提供する。【解決手段】実施形態によれば、ボルテージフォロア回路１は、経路ＰＴ１、ＰＴ２を有し、経路ＰＴ１は、ｎＭＯＳトランジスタＮＤ１と、ｐＭＯＳトランジスタＰＤ１を含み、経路ＰＴ２は、ドｎＭＯＳトランジスタＮＤ２と、ｐＭＯＳトランジスタＰＤ２を含み、ｎＭＯＳトランジスタＮＤ１のゲートには、入力電圧ＶＲＥＦが供給され、ｎＭＯＳトランジスタＮＤ２のゲートには、出力電圧ＶＲＥＧが供給され、ｐＭＯＳトランジスタＰＤ１のゲートには、出力電圧ＶＲＥＧよりも低い電圧ＶＲＥＧｄが供給され、ｐＭＯＳトランジスタＰＤ２のゲートには、入力電圧ＶＲＥＦよりも低い電圧ＶＲＥＦｄが供給される。【選択図】図１
2020043542.tif 000002
【特許請求の範囲】
【請求項１】
第１の差動電流の第１の経路と第２の差動電流の第２の経路を有し、
前記第１の経路は、ドレインが所定の電位に接続され、ゲートに入力電圧が供給される第１のｎＭＯＳトランジスタと、ドレインが前記所定の電位よりも低い電位に接続された第１のｐＭＯＳトランジスタを含み、
前記第２の経路は、ドレインが前記所定の電位に接続され、ゲートに出力電圧が供給される第２のｎＭＯＳトランジスタと、ドレインが前記所定の電位よりも低い電位に接続された第２のｐＭＯＳトランジスタを含み、
前記第１のｐＭＯＳトランジスタのゲートには、前記出力電圧よりも低い第１の電圧が供給され、
前記第２のｐＭＯＳトランジスタのゲートには、前記入力電圧よりも低い第２の電圧が供給される、
ボルテージフォロア回路。
【請求項２】
前記第１の経路は、前記第１のｎＭＯＳトランジスタ及び前記第１のｐＭＯＳトランジスタのソースが互いに接続されることにより構成され、
前記第２の経路は、前記第２のｎＭＯＳトランジスタ及び前記第２のｐＭＯＳトランジスタのソースが互いに接続されることにより構成された、請求項１に記載のボルテージフォロア回路。  
【請求項３】
前記第１の電圧を生成する第１の生成回路と、前記第２の電圧を生成する第２の生成回路とを有する、請求項１に記載のボルテージフォロア回路。
【請求項４】
前記第１の生成回路は、互いにソース同士が接続された第３のｎＭＯＳトランジスタと第３のｐＭＯＳトランジスタとを有し、
前記第３のｎＭＯＳトランジスタは、ゲートに前記出力電圧が印加され、
ドレインが前記所定の電位に接続され、
前記第３のｐＭＯＳトランジスタは、ゲートが前記第３のｐＭＯＳトランジスタのドレインと前記第１のｐＭＯＳトランジスタのゲートに接続され、ドレインが定電流回路に接続され、
前記第２の生成回路は、互いにソース同士が接続された第４のｎＭＯＳトランジスタと第４のｐＭＯＳトランジスタとを有し、
前記第４のｎＭＯＳトランジスタは、ゲートに前記入力電圧が印加され、
ドレインが前記所定の電位に接続され、
前記第４のｐＭＯＳトランジスタは、ゲートが前記第４のｐＭＯＳトランジスタのドレインと前記第２のｐＭＯＳトランジスタのゲートに接続され、ドレインが前記定電流回路に接続される、請求項３に記載のボルテージフォロア回路。
【請求項５】
前記第１の経路又は前記第２の経路に接続された出力バッファを有し、
前記出力バッファの出力は、前記第２のｎＭＯＳトランジスタのゲートに接続されている、請求項１に記載のボルテージフォロア回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ボルテージフォロア回路に関する。
【背景技術】
【０００２】
従来より、ボルテージフォロア回路が広く各種装置に用いられている。ボルテージフォロア回路は、入力電圧と同じ電圧の出力電圧を出力し、主にインピーダンス変換等に用いられる。
【０００３】
出力電圧が与えられる負荷の負荷電流が急峻に変動すると、アンプの応答、すなわちスルーレートが間に合わず出力電圧は、変動する。
【０００４】
この出力電圧の変動を一定レベルの範囲内に収めるためには、スルーレートを高くする必要がある。しかしながら、大きな負荷を駆動する場合、出力バッファのゲート容量が大きくなってしまうためスルーレートが低くなる。これを回避するためには差動アンプに多くの電流を流さなくてはならない問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−１６０３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、実施形態は、入力電圧と出力電圧に差が生じたときに、高いスルーレートで、出力電圧を出力可能なボルテージフォロア回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態のボルテージフォロア回路は、第１の差動電流の第１の経路と第２の差動電流の第２の経路を有し、前記第１の経路は、ドレインが所定の電位に接続され、ゲートに入力電圧が供給される第１のｎＭＯＳトランジスタと、ドレインが前記所定の電位よりも低い電位に接続された第１のｐＭＯＳトランジスタを含み、前記第２の経路は、ドレインが前記所定の電位に接続され、ゲートに出力電圧が供給される第２のｎＭＯＳトランジスタと、ドレインが前記所定の電位よりも低い電位に接続された第２のｐＭＯＳトランジスタを含み、前記第１のｐＭＯＳトランジスタのゲートには、前記出力電圧よりも低い第１の電圧が供給され、前記第２のｐＭＯＳトランジスタのゲートには、前記入力電圧よりも低い第２の電圧が供給される。
【図面の簡単な説明】
【０００８】
【図１】実施形態に関わるボルテージフォロア回路の回路図である。
【図２】実施形態に関わるボルテージフォロア回路の基本構成を説明するための回路図である。
【図３】実施形態に関わるボルテージフォロア回路の基本構成を説明するための回路図である。
【図４】実施形態に関わる、弱反転領域におけるトランジスタの動作を説明するためのグラフである。
【図５】実施形態に関わる、ボルテージフォロア回路の負荷電流のステップ応答に対する、出力電圧の変化を示すグラフである。
【図６】実施形態に関わる、８つのトランジスタのバックゲート電圧を中間電位にした、ボルテージフォロア回路の回路図である。
【図７】実施形態に関わる、出力バッファをｎＭＯＳトランジスタで構成したボルテージフォロア回路の回路である。
【図８】実施形態に関わる、２つのトランジスタを有する負荷回路の回路図である。
【図９】実施形態に関わる、２つの抵抗器を有する負荷回路の回路図である。
【図１０】実施形態に関わる、２つのトランジスタの各ドレインが抵抗器に接続されたボルテージフォロア回路の回路図である
【図１１】コンパレータ回路の回路である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態を説明する。
（構成）
図１は、本実施形態に関わるボルテージフォロア回路の回路図である。
【００１０】
ボルテージフォロア回路１は、差動ＭＯＳトランジスタ回路１０１と、２つのカレントミラー回路１０２、１０３と、出力バッファ１０４と、位相補償回路１０５と、２つのバイアストランジスタ回路１０６ａ、１０６ｂを有する。図１において、ＩＬＯＡＤは、負荷電流を表し、ＣＬは、負荷容量を表す。ボルテージフォロア回路１は、例えば半導体集積回路のチップ内に形成される。
【００１１】
差動ＭＯＳトランジスタ回路１０１は、４つのトランジスタＮＤ１、ＮＤ２、ＰＤ１、ＰＤ２を含む。カレントミラー回路１０２は、２つのトランジスタＰＭ１、ＰＭ２を含むアクティブカレントミラー回路である。カレントミラー回路１０３は、４つのトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４を含む。出力バッファ１０４は、トランジスタＰＢ１を含む。位相補償回路１０５は、コンデンサＣを含む。バイアストランジスタ回路１０６ａは、２つのトランジスタＮＲ１、ＰＲ１を含む。バイアストランジスタ回路１０６ｂは、トランジスタＮＲ２、ＰＲ２を含む。
【００１２】
トランジスタＮＤ１、ＮＤ２、ＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＮＲ１、ＮＲ２は、ｎ型チャネルのＭＯＳトランジスタであり、トランジスタＰＤ１、ＰＤ２、ＰＭ１、ＰＭ２、ＰＲ１、ＰＲ２は、ｐ型チャネルのＭＯＳトランジスタである。
【００１３】
ボルテージフォロア回路１は、２つの端子ＴＩ、ＴＯを有する。ボルテージフォロア回路１は、入力端子ＴＩに供給される入力電圧ＶＲＥＦと同じ電圧である出力電圧ＶＲＥＧを出力端子ＴＯに出力する。
【００１４】
差動ＭＯＳトランジスタ回路１０１は、ソースフォロアで動作する４入力差動回路を構成する。差動ＭＯＳトランジスタ回路１０１は、トランジスタＮＤ１、ＮＤ２、ＰＤ１、ＰＤ２のそれぞれのゲートに接続された４つの入力端子を有する。
トランジスタＮＤ１のゲートには、入力電圧ＶＲＥＦが供給され、トランジスタＮＤ２のゲートには、入力電圧ＶＲＥＧが供給される。
【００１５】
入力電圧ＶＲＥＦは、外部から供給される。負荷電流ＩＬＯＡＤに応じてトランジスタＰＢ１のゲート電圧ｐｄｒを制御するように、出力電圧ＶＲＥＧは、差動ＭＯＳトランジスタ回路１０１へ、ネガティブフィードバックされている。その結果、ボルテージフォロア回路１は、負荷電流ＩＬＯＡＤに依存せず、一定の出力電圧ＶＲＥＧを出力する。
【００１６】
すなわち、トランジスタＮＤ１及びＮＤ２により、差動ｎＭＯＳトランジスタが構成され、トランジスタＰＤ１及びＰＤ２により、差動ｐＭＯＳトランジスタが構成される。
トランジスタＰＤ１のゲート・ソース間電圧により第１の差動電流Ｉ１が設定され、トランジスタＰＤ２のゲート・ソース間電圧により第２の差動電流Ｉ２が設定される。
トランジスタＮＤ１及びＮＤ２の各ドレインは、負荷回路としてのカレントミラー回路１０２を介して所定の電位、ここではＶＤＤに接続されている。
トランジスタＮＤ１は、差動ＭＯＳトランジスタ回路１０１のプラス側のトランジスタであり、トランジスタＮＤ２は、差動ＭＯＳトランジスタ回路１０１のマイナス側のトランジスタである。
【００１７】
トランジスタＮＤ１のソースがトラジスタＰＤ１のソースと接続され、トランジスタＮＤ２のソースがトラジスタＰＤ２のソースと接続されている。入力電圧ＶＲＥＦは、トランジスタＮＤ１のゲートに外部から与えられる。トランジスタＮＤ２のゲートは、出力端子ＴＯに接続される。出力電圧ＶＲＥＧが、トランジスタＮＤ２のゲートに与えられる。
【００１８】
トランジスタＮＤ１とＮＤ２の各ドレインは、負荷回路としてのカレントミラー回路１０２に接続されている。具体的には、トランジスタＮＤ１のドレインは、トランジスタＰＭ１のドレインに接続され、トランジスタＮＤ２のドレインは、トランジスタＰＭ２のドレインに接続されている。
【００１９】
トランジスタＰＭ１とＰＭ２の各ゲートがトランジスタＰＭ２のドレインに接続されている。トランジスタＰＭ１のドレインは、トランジスタＰＢ１のゲートにさらに接続されている。
【００２０】
トランジスタＰＢ１のドレインは、出力端子ＴＯに接続される。トランジスタＰＢ１のドレイン電位は、トランジスタＮＤ２のゲートにフィードバックされる。
すなわち、第１の差動電流Ｉ１の経路ＰＴ１に接続された出力バッファ１０４の出力は、トランジスタＮＤ２及びＮＲ２の各ゲートに接続されている。
【００２１】
トランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４の各ゲートは、トランジスタＮＭ１のドレイン及び電流源ＩＳに接続されている。電流源ＩＳは、定電流源である。トランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４の各ソースは、接地電位に接続されている。
【００２２】
トランジスタＮＭ２のドレインは、トランジスタＰＲ１のドレインに接続されている。トランジスタＰＤ２のゲートは、トランジスタＰＲ１のドレインに接続されている。
トランジスタＮＭ３のドレインは、出力端子ＴＯに接続されている。
【００２３】
トランジスタＮＭ４のドレインは、トランジスタＰＲ２のドレインに接続されている。トランジスタＰＤ１のゲートは、トランジスタＰＲ２のゲートとドレインに接続されている。  
すなわち、トランジスタＰＲ１及びＰＲ２は、定電流で駆動されて、バイアス電圧が決定される。
【００２４】
トランジスタＮＲ１のゲートは、入力端子ＴＩに接続されている。トランジスタＮＲ１のソースは、トランジスタＰＲ１のソースに接続されている。トランジスタＰＲ１のゲートとドレインは接続されている。トランジスタＮＲ１のドレインは、所定の電位、ここではＶＤＤに接続されている。
【００２５】
トランジスタＮＲ２のゲートは、出力端子ＴＯに接続されている。トランジスタＮＲ２のソースは、トランジスタＰＲ２のソースに接続されている。トランジスタＰＲ２のゲートとドレインは接続されている。トランジスタＮＲ２のドレインは、所定の電位、ここではＶＤＤに接続されている。
【００２６】
コンデンサＣは、一端が出力端子ＴＯに接続され、他端がトランジスタＰＲ２のドレインに接続されている。
【００２７】
トランジスタＮＤ１とＮＲ１の各ゲートは、入力電圧ＶＲＥＦが入力される入力端子ＴＩに接続され、トランジスタＮＤ２とＮＲ２の各ゲートは、出力電圧ＶＲＥＧが出力される出力端子ＴＯに接続される。
【００２８】
トランジスタＮＤ１、ＮＤ２、ＰＤ１、ＰＤ２、ＮＲ１、ＮＲ２、ＰＲ１、ＰＲ２は、ソースフォロアとして動作する。
【００２９】
トランジスタＮＤ１、ＮＤ２、ＮＲ１、ＮＲ２の電流密度は、互いに等しく、トランジスタＰＤ１、ＰＤ２、ＰＲ１、ＰＲ２の電流密度も、互いに等しい。電流密度とは、１個のトランジスタにおける単位面積当たりに流れる電流量である。
【００３０】
図２及び図３は、ボルテージフォロア回路１の基本構成を説明するための回路図である。図２は、差動ＭＯＳトランジスタ回路１０１とカレントミラー回路１０２のみを示している。差動ＭＯＳトランジスタ回路１０１には、負荷回路としてのカレントミラー１０２からの電流Ｉ１とＩ２が供給される。
【００３１】
入力電圧ＶＲＥＦよりも低い電圧ＶＲＥＦｄが、トランジスタＰＤ２のゲートに与えられ、出力電圧ＶＲＥＧよりも低い電圧ＶＲＥＧｄが、トランジスタＰＤ１のゲートに与えられる。図２では、電圧ＶＲＥＦｄは、トランジスタＰＤ２のゲートに接続された入力端子ＴＩｄに与えられ、電圧ＶＲＥＧｄは、トランジスタＰＤ１のゲートに接続された入力端子ＴＯｄに与えられる。
【００３２】
電圧ＶＲＥＦｄは、バイアストランジスタ回路１０６ａにより生成され、電圧ＶＲＥＧｄは、バイアストランジスタ回路１０６ｂにより生成される。
バイアストランジスタ回路１０６ａは、ソース同士が接続されたトランジスタＮＲ１と、トランジスタＰＲ１とを有する。トランジスタＮＲ１は、ゲートに入力電圧ＶＲＥＦが印加され、ドレインに、所定の電位、ここではＶＤＤが接続される。
【００３３】
トランジスタＰＲ１は、ゲートがトランジスタＰＲ１のドレインとトランジスタＰＤ２のゲートに接続され、ドレインが電流源ＩＳに接続される。
バイアストランジスタ回路１０６ｂは、ソース同士が接続されたトランジスタＮＲ２と、トランジスタＰＲ２とを有しする。トランジスタＮＲ２は、ゲートに出力電圧ＶＲＥＧが印加され、ドレインに、所定の電位、ここではＶＤＤが接続される。
トランジスタＰＲ２は、ゲートがトランジスタＰＲ２のドレインとトランジスタＰＤ１のゲートに接続され、ドレインが電流源ＩＳに接続される。
【００３４】
ボルテージフォロア回路１は、トランジスタＮＤ１、ＰＤ１を流れる電流Ｉ１の経路ＰＴ１と、トランジスタＮＤ２、ＰＤ２を流れる電流Ｉ２の経路ＰＴ２を有する。
すなわち、ボルテージフォロア回路１は、差動電流である電流Ｉ１の経路ＰＴ１と、差動電流である電流Ｉ２の経路ＰＴ２を有する。経路ＰＴ１は、ドレインが所定の電位に接続されたトランジスタＮＤ１と、ドレインが所定の電位よりも低い電位に接続されたトランジスタＰＤ１を含む。差動電流である電流Ｉ２の経路ＰＴ２は、ドレインが所定の電位に接続されたトランジスタＮＤ２と、ドレインが所定の電位よりも低い電位に接続されたトランジスタＰＤ２を含む。具体的には、トランジスタＮＤ１とＮＤ２の各ドレインはＶＤＤに接続され、トランジスタＰＤ１とＰＤ２の各ドレインは接地に接続される。
【００３５】
図３に示すように、バイアストランジスタ回路１０６ａは、ソース同士が接続されたトランジスタＮＲ１、ＰＲ１を含み、入力電圧ＶＲＥＦと依存関係にある電圧ＶＲＥＦｄを生成する生成回路である。
【００３６】
バイアストランジスタ回路１０６ｂは、ソース同士が接続されたトランジスタＮＲ２、ＰＲ２を含み、出力電圧ＶＲＥＧと依存関係にある電圧ＶＲＥＧｄを生成する回路である。
なお、図３に示すように、ボルテージフォロア回路１は、出力バッファ１０４への電圧ｐｄｒを与えるシングル出力dOを有する。
【００３７】
（動作）
次に、ボルテージフォロア回路１の動作について説明する。
なお、以下の説明では、トランジスタＮＤ１及びＰＤ１に流れる差動電流をＩ１とし、トランジスタＮＤ２及びＰＤ２に流れる差動電流をＩ２とし、トランジスタＮＭ２、ＮＲ１及びＰＲ１に流れる電流をＩ３とし、トランジスタＮＭ４、ＮＲ２及びＰＲ２に流れる電流をＩ４とする。  
トランジスタＰＢ１のゲート電圧をｐｄｒとし、電流源ＩＳの基準電流をＩＲＥＦとする。
【００３８】
トランジスタＮＤ１及びＰＤ１のソースノードｎ１の電位をＶｎ１とし、トランジスタＮＤ２及びＰＤ２のソースノードｎ２の電位をＶｎ２とし、トランジスタＮＲ１及びＰＲ２のソースノードｎ３の電位をＶｎ３とし、トランジスタＮＲ２及びＰＲ２のソースノードｎ４の電位をＶｎ４とする。
【００３９】
（１）ＶＲＥＦ＝ＶＲＥＧのとき
ＶＲＥＦ＝ＶＲＥＧのとき、差動ＭＯＳトランジスタ回路１０１は、均衡を保っている。すなわち、入力端子ＴＩと出力端子ＴＯの電圧が等しいとき、トランジスタＮＤ１、ＮＤ２、ＮＲ１、ＮＲ２の電流密度は等しく、トランジスタＰＤ１、ＰＤ２、ＰＲ１、ＰＲ２の電流密度は等しいため、ソースノードｎ１、ｎ２、ｎ３、ｎ４の電位Ｖｎ１、Ｖｎ２、Ｖｎ３、Ｖｎ４は、等しい。すなわち、Ｖｎ１＝Ｖｎ２＝Ｖｎ３＝Ｖｎ４が成立している。
【００４０】
例えば、Ｉ３＝Ｉ４で、かつトランジスタＰＭ１に流れる電流をＩ１とし、トランジスタＰＭ２に流れる電流をＩ２とすると、電流Ｉ１とＩ２は、次の式で表される。
Ｉ１＝Ａ１×Ｉ３＝Ｂ１×Ｉ４
Ｉ２＝Ａ２×Ｉ４＝Ｂ２×Ｉ３
【００４１】
ここで、Ａ１は、トランジスタＮＲ１に流れる電流Ｉ（ＮＲ１）に対するトランジスタＮＤ１に流れる電流Ｉ（ＮＤ１）の比率（Ｉ（ＮＤ１）／Ｉ（ＮＲ１））である。Ｂ１は、トランジスタＰＲ２に流れる電流Ｉ（ＰＲ２）に対するトランジスタＰＤ１に流れる電流Ｉ（ＰＤ１）の比率（Ｉ（ＰＤ１）／Ｉ（ＰＲ２））である。Ａ２は、トランジスタＮＲ２に流れる電流Ｉ（ＮＲ２）に対するトランジスタＮＤ２に流れる電流Ｉ（ＮＤ２）の比率（Ｉ（ＮＤ２）／Ｉ（ＮＲ２））である。Ｂ２は、トランジスタＰＲ１に流れる電流Ｉ（ＰＲ１）に対するトランジスタＰＤ２に流れる電流Ｉ（ＰＤ２）の比率（Ｉ（ＰＤ２）／Ｉ（ＰＲ１））である。
【００４２】
（２）ＶＲＥＦ＞ＶＲＥＧのとき
ＶＲＥＦ＞ＶＲＥＧのとき、差動ＭＯＳトランジスタ回路１０１は、電圧ｐｄｒを低下させ、トランジスタＰＢ１が電流を負荷へ供給するように動作する。
トランジスタＮＤ２は、ソースフォロアで動作しているため、ソースノードｎ２の電位は、Δ（ＶＲＥＦ−ＶＲＥＧ）だけ小さくなる。このため、ソースフォロアで動作しているトランジスタＰＤ２のゲート・ソース間電圧Ｖｇｓは、Δ（ＶＲＥＦ−ＶＲＥＧ）だけ小さくなるので、経路ＰＴ２の電流Ｉ２は、減少する。
【００４３】
また、トランジスタＮＲ２及びＰＲ２は、ソースフォロアで動作しているため、トランジスタＰＤ１のゲート電圧は、Δ（ＶＲＥＦ−ＶＲＥＧ）に応じて低下する。さらに、トランジスタＰＤ１のゲート電圧は、スピードアップコンデンサ兼位相補償コンデンサであるコンデンサＣにより、出力電圧ＶＲＥＧに依存して変化する。すなわち、トランジスタＰＤ１のゲート電圧は、出力電圧ＶＲＥＧに依存して低下し、出力電圧ＶＲＥＧよりも低い電圧ＶＲＥＧｄとなる。したがって、トランジスタＰＤ１及びＮＤ１の各ゲート・ソース間電圧Ｖｇｓが大きくなるため、経路ＰＴ１の電流Ｉ１は、増加する。
【００４４】
すなわち、差動ＭＯＳトランジスタ回路１０１は、出力電圧ＶＲＥＧが入力電圧ＶＲＥＦよりも低下すると、電流Ｉ１が増加し、電流Ｉ２が減少する。このため、電圧ｐｄｒは低下し、トランジスタＰＢ１のゲート・ソース間電圧Ｖｇｓが大きくなる。トランジスタＰＢ１は、出力電圧ＶＲＥＧが供給する負荷へ電流を供給するように動作する。
【００４５】
（３）ＶＲＥＦ＜ＶＲＥＧのとき
ＶＲＥＦ＜ＶＲＥＧのとき、差動ＭＯＳトランジスタ回路１０１は、電圧ｐｄｒを上昇させ、トランジスタＰＢ１が負荷への電流をカットオフするように動作する。
【００４６】
トランジスタＮＤ２は、ソースフォロアで動作しているため、ソースノードｎ２の電位は、Δ（ＶＲＥＦ−ＶＲＥＧ）だけ大きくなる。このため、ソースフォロアで動作しているトランジスタＰＤ２のゲート・ソース間電圧Ｖｇｓは、Δ（ＶＲＥＦ−ＶＲＥＧ）だけ大きくなるので、電流Ｉ２は、増加する。
【００４７】
また、トランジスタＮＲ２及びＰＲ２は、ソースフォロアで動作しているため、トランジスタＰＤ１のゲート電圧は、Δ（ＶＲＥＦ−ＶＲＥＧ）に応じて上昇する。さらに、トランジスタＰＤ１のゲート電圧は、スピードアップ兼位相補償であるコンデンサＣにより、出力電圧ＶＲＥＧに依存して変化する。すなわち、トランジスタＰＤ１のゲート電圧は、出力電圧ＶＲＥＧに依存して上昇する。したがって、トランジスタＰＤ１及びＮＤ１の各ゲート・ソース間電圧Ｖｇｓが小さくなるため、電流Ｉ１は、減少する。
【００４８】
すなわち、差動ＭＯＳトランジスタ回路１０１は、出力電圧ＶＲＥＧが入力電圧ＶＲＥＦよりも上昇すると、電流Ｉ２が増加し、電流Ｉ１が減少する。このため、トランジスタＰＭ１とＰＭ２のゲート電圧ｐｄｒｖが低下する。このため、トランジスタＰＭ１のゲート・ソース間電圧Ｖｇｓが大きくなって、電圧ｐｄｒは上昇する。よって、トランジスタＰＢ１のゲート・ソース間電圧Ｖｇｓが小さくなる。トランジスタＰＢ１は、出力電圧ＶＲＥＧが供給する負荷へ電流を流さないようにカットオフするように動作する。
【００４９】
以上のように、ボルテージフォロア回路１は、入力電圧ＶＲＥＦと出力電圧ＶＲＥＧが等しくなるように、差動ＭＯＳトランジスタ回路１０１の差動電流Ｉ１、Ｉ２をアクティブに増幅する。このため、入力電圧ＶＲＥＦと出力電圧ＶＲＥＧに電位差があるとき、高いスルーレートで、出力電圧ＶＲＥＧが出力される。
【００５０】
また、入力電圧ＶＲＥＦと出力電圧ＶＲＥＧが等しいときは、一定の電流が流れているため、回路の消費電力は増加しない。
【００５１】
よって、本実施の形態によれば、入力電圧と出力電圧に差が生じたときに、高いスルーレートで、出力電圧を出力可能なボルテージフォロア回路を提供することができる。
【００５２】
特に、本実施の形態のボルテージフォロア回路によれば、入出力電圧差が発生したときのみ負荷への電流を増幅し、高速でかつ高い精度で出力電圧を出力可能であり、回路安定時には消費電流は増大せず、回路安定時は一定電流で動作することができる。
【００５３】
以下、上述した実施の形態の各種変形例について説明する。
上述したボルテージフォロア回路は、各トランジスタは強反転領域で動作するものであるが、その一部のトランジスタを弱反転領域で動作させるようにしてもよい。
【００５４】
すなわち、ボルテージフォロア回路１において、ｎＭＯＳトランジスタであるトランジスタＮＤ１、ＮＤ２、ＮＲ１、ＮＲ２、又はｐＭＯＳトランジスタであるトランジスタＰＤ１、ＰＤ２、ＰＲ１、ＰＲ２を、弱反転領域で動作させるようにしてもよい。あるいは、上述したボルテージフォロア回路１において、トランジスタＮＤ１、ＮＤ２、ＮＲ１、ＮＲ２、及びトランジスタＰＤ１、ＰＤ２、ＰＲ１、ＰＲ２を、弱反転領域で動作させるようにしてもよい。
【００５５】
なお、高温で劣化する弱反転領域の電流増幅率を補完するために、電流源ＩＳの基準電流ＩＲＥＦは、プラスの温度特性を有している。すなわち、電流源ＩＳは、プラスの温度傾斜の特性を有する定電流回路である。
【００５６】
図４は、弱反転領域におけるトランジスタの動作を説明するためのグラフである。  
図４の横軸は、ゲート・ソース間電圧Ｖｇｓ（Ｖ）であり、縦軸は、ドレイン・ソース間に流れる電流ＩｄｓのＬＯＧ値（ＬｏｇＩｄｓ）（Ａ）である。
【００５７】
トランジスタの閾値Ｖｔｈ以上の強反転領域においては、トランジスタのドレイン電流Ｉｄは、次の式（１）に示される値となる。  
Ｉｄｓ＝（１／２）×μ×Ｃｏｘ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）２    ・・・（１）
ここで、μは、半導体中の電子の移動度であり、Ｃｏｘは、ＭＯＳキャパシタの単位面積当たりの容量であり、Ｗは、ゲート幅であり、Ｌは、ゲート長である。
【００５８】
トランジスタの閾値Ｖｔｈ以下の弱反転領域においては、トランジスタのドレイン・ソース間電流Ｉｄｓは、次の式（２）に示される値となる。  
Ｉｄｓ＝Ｉ０×ｅｘｐ（Ｖｇｓ／ζ×Ｖｔ）    ・・・（２）
ここで、Ｉ０は、ゲート・ソース間電圧Ｖｇｓが０のときのサブシュレッシュドリーク電流であり、ζ（ゼータ）は、スロープ係数であり、Ｖｔは、熱電圧である。
【００５９】
図４に示すように、ゲート・ソース間電圧Ｖｇｓ（Ｖ）が増加すると、弱反転領域において動作するトランジスタのドレイン・ソース間電流Ｉｄｓは、指数関数的に増加する。
【００６０】
従って、トランジスタＮＤ１、ＮＤ２、ＮＲ１、ＮＲ２、ＰＤ１、ＰＤ２、ＰＲ１、ＰＲ２を、弱反転領域で動作させる、あるいはトランジスタＮＤ１、ＮＤ２、ＮＲ１、ＮＲ２、又はトランジスタＰＤ１、ＰＤ２、ＰＲ１、ＰＲ２を、弱反転領域で動作させることにより、Δ（ＶＲＥＦ−ＶＲＥＧ）の電圧変化に対する電流変化を増幅させる。これにより、ボルテージフォロア回路１を、より高速に動作させることができる。
【００６１】
ＶＲＥＦ＞ＶＲＥＧのとき、Δ（ＶＲＥＦ−ＶＲＥＧ）の電圧変化に対して、電流Ｉ１は、次の式（３）で示される値となり、電流Ｉ２は、次の式（４）で示される値となる。
Ｉ１＝ｅｘｐ（Ｖｇｓ／ζ×Ｖｔ）      ・・・（３）
Ｉ２＝−ｅｘｐ（Ｖｇｓ／ζ×Ｖｔ）    ・・・（４）
従って、ＶＲＥＦ＞ＶＲＥＧのとき、Δ（ＶＲＥＦ−ＶＲＥＧ）の電圧変化に応じて、電流Ｉ１は、指数関数的に増幅され、電流Ｉ２は、指数関数的に減少する。
【００６２】
ＶＲＥＦ＜ＶＲＥＧのとき、Δ（ＶＲＥＦ−ＶＲＥＧ）の電圧変化に対して、電流Ｉ２は、次の式（５）で示される値となり、電流Ｉ１は、次の式（６）で示される値となる。
Ｉ２＝ｅｘｐ（Ｖｇｓ／ζ×Ｖｔ）      ・・・（５）
Ｉ１＝−ｅｘｐ（Ｖｇｓ／ζ×Ｖｔ）    ・・・（６）
従って、ＶＲＥＦ＜ＶＲＥＧのとき、Δ（ＶＲＥＦ−ＶＲＥＧ）の電圧変化に応じて、電流Ｉ２は、指数関数的に増幅され、電流Ｉ１は、指数関数的に減少する。
【００６３】
図５は、ボルテージフォロア回路１の負荷電流ＩＬＯＡＤのステップ応答に対する、出力電圧ＶＲＥＧの変化を示すグラフである。  
時刻ｔ１において、負荷電流ＩＬＯＡＤが急激に増加して、出力電圧ＶＲＥＧが低下すると、電流Ｉ１が急峻に増加する。この電流Ｉ１により、トランジスタＰＢ１のゲート電圧ｐｄｒは、従来のボルテージフォロア回路の場合よりも速く低下する。出力電圧ＶＲＥＧは、従来のボルテージフォロア回路の場合（点線で示す）よりも、本実施の形態では実線で示すように速く上昇する。
【００６４】
一方、時刻ｔ２において、負荷電流ＩＬＯＡＤが急激に減少して、出力電圧ＶＲＥＧが上昇した場合、電流Ｉ２が急峻に増加する。この結果として、電流Ｉ１も増加する。この電流Ｉ１の増加により、トランジスタＰＢ１のゲート電圧ｐｄｒは、従来のボルテージフォロア回路の場合よりも速く上昇する。出力電圧ＶＲＥＧは、従来のボルテージフォロア回路の場合（点線で示す）よりも、本実施の形態では実線で示すように速く低下する。
【００６５】
従って、差動トランジスタを弱反転領域で動作させることにより、電圧差に対する電流増幅をより高速化できる。
【００６６】
また、上述した実施の形態では、バックゲート電圧については、特に限定していないが、トランジスタＮＤ１、ＮＤ２、ＮＲ１、ＮＲ２、ＰＤ１、ＰＤ２、ＰＲ１、ＰＲ２のバックゲート電圧を、各トランジスタの閾値Ｖｔｈを下げるような中間電位にするようにしてもよい。
【００６７】
図６は、８つのトランジスタＮＤ１、ＮＤ２、ＮＲ１、ＮＲ２、ＰＤ１、ＰＤ２、ＰＲ１、ＰＲ２のバックゲート電圧を中間電位にした、ボルテージフォロア回路の回路図である。
【００６８】
二点鎖線で示すように、ｎＭＯＳトランジスタであるトランジスタＮＤ１、ＮＤ２、ＮＲ１、ＮＲ２のバックゲート電圧は中間電位Ｖｂ１に設定され、ｐＭＯＳトランジスタであるトランジスタＰＤ１、ＰＤ２、ＰＲ１、ＰＲ２のバックゲート電圧は中間電位Ｖｂ２に設定される。
【００６９】
ｐＭＯＳトランジスタの場合、トランジスタのバックゲート電圧がソースノードの電圧よりも高くなると、トランジスタの閾値Ｖｔｈも高くなり、トランジスタがオンしなくなるおそれがある。また、ｎＭＯＳトランジスタの場合、トランジスタのバックゲート電圧がソースノードの電圧よりも低くなると、トランジスタの閾値Ｖｔｈも高くなり、トランジスタがオンしなくなるおそれがある。そこで、入力電圧及び出力電圧のレンジを低電圧においても動作できるように、各トランジスタのバックゲート電圧は、所定の値に設定される。
【００７０】
例えば、各トランジスタが適切にオンするように、ソースノードｎ３の電位を、各トランジスタのバックゲートに与えると、各トランジスタの閾値Ｖｔｈが下がり、入力電圧ＶＲＥＦの入力レンジを低電圧側に広げることができる。
【００７１】
さらにまた、上述した実施の形態のボルテージフォロア回路では、トランジスタＰＢ１は、ｐＭＯＳトランジスタであるが、ｎＭＯＳトランジスタで構成してもよい。
【００７２】
図７は、出力バッファをｎＭＯＳトランジスタで構成したボルテージフォロア回路１Ａの回路である。図７に示す回路において、図１に示した回路の素子と同じ素子については、説明を省略する。
【００７３】
出力バッファ１０４のトランジスタＮＢ１は、ｎＭＯＳトランジスタで構成され、ゲートには、トランジスタＮＤ２のドレインの電圧ｎｄｒが印加される。経路ＰＴ２に接続された出力バッファ１０４の出力は、トランジスタＮＤ２のゲート及びトランジスタＮＲ２のゲートに接続されている。ここでは、トランジスタＮＢ１のソースが、トランジスタＮＤ２のゲート及びトランジスタＮＲ２のゲートに接続されている。
出力バッファ１０４をｎＭＯＳトランジスタで構成したので、より高速なボルテージフォロア回路を実現することができる。
【００７４】
この場合、負荷回路１０２のトランジスタＰＭ１は、ゲートとドレインが接続され、ドレインがゲート電圧ｎｄｒｖとなる。
【００７５】
また、ボルテージフォロア回路１では負荷回路としてのカレントミラー回路１０２が用いられているが、負荷回路は、トランジスタのオン抵抗あるいは抵抗器を用いてもよい。
【００７６】
図８は、２つのトランジスタを有する負荷回路の回路図である。電流Ｉ１が流れる経路ＰＴ１には、ｐＭＯＳトランジスタＰＬ１が設けられ、電流Ｉ２が流れる経路ＰＴ２には、ｐＭＯＳトランジスタＰＬ２が設けられている。トランジスタＰＬ１、ＰＬ２のゲートは、互いに接続され、所定の電位Ｖｂが、それらのゲートに与えられている。この場合、ボルテージフォロア回路１は、差動出力dO1、dO2を有する。よって、dO1、dO2にはトランジスタＰＬ１、ＰＬ２のオン抵抗に応じた電圧が発生する。
【００７７】
図９は、２つの抵抗器を有する負荷回路の回路図である。電流Ｉ１が流れる経路ＰＴ１には、抵抗器Ｒ１が設けられ、電流Ｉ２が流れる経路ＰＴ２には、抵抗器Ｒ２が設けられている。よって、dO1、dO2には抵抗器R1、R2に応じた電圧が発生する。
【００７８】
さらにまた、トランジスタＰＲ１、ＰＲ２の各ドレインは、定電流源である電流源ＩＳに接続されているが、抵抗器に接続されてもよい。  
図１０は、トランジスタＰＲ１、ＰＲ２の各ドレインが抵抗器に接続されたボルテージフォロア回路の回路図である。
【００７９】
トランジスタＰＲ１のドレイン及びトランジスタＰＲ２のドレインは、それぞれ抵抗器Ｒ３及び抵抗器Ｒ４に接続されている。
すなわち、トランジスタＰＲ１のドレインは、抵抗器Ｒ３を介して接地され、トランジスタＰＲ２のドレインは、抵抗器Ｒ４を介して接地される。  
図１０のボルテージフォロア回路では、定電流回路が不要で、トランジスタＰＲ１、ＰＲ２のバイアス電圧を設定することができる。
なお、上述した実施の形態の回路は、コンパレータ回路としても利用することができる。
【００８０】
図１１は、コンパレータ回路の回路である。本コンパレータ回路も応答が速い。  
図１１において、図１のボルテージフォロア回路１に示した素子と同じ素子は、同じ符号を付して、説明は省略する。トランジスタＰＢ１のドレインは、ｎＭＯＳトランジスタＮＭ３のドレインと接続されている。トランジスタＰＢ１のドレイン電圧は、フィードバックされない。
【００８１】
比較すべき入力電圧ＶＲＥＦが入力端子ＴＩに与えられ、比較される基準電圧ＶＣＭＰが出力端子ＴＯに与えられ、トランジスタＰＢ１のドレインとトランジスタＮＭ３のドレインの接続点が比較出力ＣＭＰＯＵＴとなる。
【００８２】
入力電圧ＶＲＥＦが基準電圧ＶＣＭＰよりも高いとき、比較出力ＣＭＰＯＵＴがＬＯＷとなり、入力電圧ＶＲＥＦが基準電圧ＶＣＭＰよりも低いとき、比較出力ＣＭＰＯＵＴはＨＩＧＨとなる。  
従って、上述した実施の形態の回路を用いて、コンパレータを構成することができる。
【００８３】
以上のように、上述した実施の形態によれば、入力電圧と出力電圧に差が生じたときに、高いスルーレートで、出力電圧を出力可能なボルテージフォロア回路を提供することができる。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
１、１Ａ  ボルテージフォロア回路、１０１  差動ＭＯＳトランジスタ回路、１０２  カレントミラー回路、１０３  カレントミラー回路、１０４  出力バッファ、１０５  位相補償回路、１０６ａ、１０６ｂ  バイアストランジスタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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