(57)【要約】【課題】ダークカウントの発生を低減することができる光検出器を提供する。【解決手段】固体撮像素子１００は、光検出器の一例である。固体撮像素子１００は、Ｎ型の第１半導体層１１と、第１半導体層１１の下側に接する第２半導体層１２であってＰ型の第２半導体層１２を含む半導体基板１０と、第１半導体層１１の上方に位置するＮ型の第３半導体層１３であって、第１半導体層１１よりも不純物濃度が高い第３半導体層１３と、第３半導体層１３の側方に位置する分離領域ＳＰであって、Ｐ型の半導体層１５を含む分離領域ＳＰとを備える。第１半導体層１１、及び、第２半導体層１２の境界部には、光電変換により発生した電荷をアバランシェ増倍によって増倍する増倍領域ＡＭが含まれる。【選択図】図２
2020161739.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の下側に接する第２半導体層であって前記第１導電型と異なる第２導電型の第２半導体層を含む半導体基板と、
前記第１半導体層の上方に位置する前記第１導電型の第３半導体層であって、前記第１半導体層よりも不純物濃度が高い第３半導体層と、
前記第３半導体層の側方に位置する分離領域であって、前記第２導電型の半導体層を含む分離領域とを備え、
前記第１半導体層、及び、前記第２半導体層の境界部には、光電変換により発生した電荷をアバランシェ増倍によって増倍する増倍領域が含まれ、
平面視において、前記第３半導体層は、前記増倍領域の半分以上の領域と重なる
光検出器。
【請求項２】
さらに、前記第１半導体層及び前記第３半導体層の間に位置し、前記第３半導体層の下面及び側面を覆う前記第１導電型の第４半導体層を備える
請求項１に記載の光検出器。
【請求項３】
前記第４半導体層は、前記第３半導体層を構成する不純物元素よりも拡散係数が高い不純物元素によって構成される
請求項２に記載の光検出器。
【請求項４】
平面視において、前記第３半導体層は、前記増倍領域の全領域と重なる
請求項１〜３のいずれか１項に記載の光検出器。
【請求項５】
さらに、前記第１導電型の半導体層を含むウェル部を備え、
前記分離領域は、前記第１半導体層と前記ウェル部との間に位置し、
前記ウェル部の側面の形状と前記第１半導体層の側面の形状とは対称性を有する
請求項１〜４のいずれか１項に記載の光検出器。
【請求項６】
前記アバランシェ増倍を生じさせるための逆バイアスが前記半導体基板に印加された状態において、前記分離領域は空乏化する
請求項１〜５のいずれか１項に記載の光検出器。
【請求項７】
前記第２半導体層の不純物濃度は、前記第１半導体層に近い部分ほど低い
請求項１〜６のいずれか１項に記載の光検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、光検出器に関し、特に微弱な光を検出することが可能な光検出器に関する。
【背景技術】
【０００２】
近年、医療、通信、バイオ、化学、監視、車載、及び、放射線検出など多岐に渡る分野において、高感度な光検出器が利用されている。高感度な光検出器の一つとして、アバランシェフォトダイオード（ＡＰＤ：Ａｖａｌａｎｃｈｅ  Ｐｈｏｔｏｄｉｏｄｅ）が知られている。ＡＰＤは、光電変換によって発生した信号電荷を、アバランシェ降伏（ブレークダウン）を用いて増倍することで光の検出感度が高められたフォトダイオードである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３１９５７６号公報
【特許文献２】特開２０１７−５２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、ダークカウントの発生を低減することができる光検出器を提供する。
【課題を解決するための手段】
【０００５】
本開示の一態様に係る光検出器は、第１導電型の第１半導体層と、前記第１半導体層の下側に接する第２半導体層であって前記第１導電型と異なる第２導電型の第２半導体層を含む半導体基板と、前記第１半導体層の上方に位置する前記第１導電型の第３半導体層であって、前記第１半導体層よりも不純物濃度が高い第３半導体層と、前記第３半導体層の側方に位置する分離領域であって、前記第２導電型の半導体層を含む分離領域とを備え、前記第１半導体層、及び、前記第２半導体層の境界部には、光電変換により発生した電荷をアバランシェ増倍によって増倍する増倍領域が含まれ、平面視において、前記第３半導体層は、前記増倍領域の半分以上の領域と重なる。
【発明の効果】
【０００６】
本開示によれば、ダークカウントの発生を低減することができる光検出器が実現される。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施の形態に係る固体撮像素子の平面図である。
【図２】図２は、実施の形態に係る固体撮像素子を図１のＩＩ−ＩＩ線において切断した場合の断面図である。
【図３】図３は、ＡＰＤの中央部分における不純物濃度のプロファイルを示す図である。
【図４】図４は、実施の形態に係る固体撮像素子を図１のＩＶ−ＩＶ線において切断した場合の断面図である。
【図５】図５は、画素回路の構成の一例を示す図である。
【図６】図６は、実施の形態に係る固体撮像素子の製造方法のフローチャートである。
【発明を実施するための形態】
【０００８】
（本開示の基礎となった知見）
ＡＰＤが画素アレイ状に並べられた構造により極めて高い感度を有する固体撮像素子が提案されている。ＡＰＤを動作させるには高い電圧を印加する必要がある。このため、ＡＰＤが画素アレイ状に並べられた構造を有する固体撮像素子は、回路部との分離領域を形成するための面積が一般的な固体撮像素子よりも広くなる。そのため、ＡＰＤが画素アレイ状に並べられた構造を有する固体撮像素子は、微細化した場合に、光電変換に寄与する面積が小さくなってしまう。つまり、ＡＰＤが画素アレイ状に並べられた構造を有する固体撮像素子は、開口率が確保しにくいという課題がある。
【０００９】
これに対し、特許文献１には、基板内にＡＰＤとＡＰＤから信号を読み出すための画素回路を配列するための構造が開示されている。しかしながら、このような構造では、アバランシェ増倍を起こすために高電圧を印加するためのコンタクト部、及び、フォトダイオードで発生した信号電荷を画素回路に転送するためのコンタクト部の２つコンタクト部をフォトダイオード上に配置せざるを得ない。特許文献１の技術を用いた固体撮像素子を微細化する場合には、配線層を光電変換部の直上にまで配置せざるを得ない。このような配線層は、固体撮像素子の開口率を低下させる要因となる。さらに、高電圧が印加される配線層は、信頼性を確保する必要があることから低背化が難しいことが課題である。
【００１０】
また、ＡＰＤで光を検出するにあたり、光が照射されていないにもかかわらず、熱励起されたキャリアが増倍されることで信号の誤検出（ダークカウント）が発生することでノイズが悪化する課題が知られている。
【００１１】
特許文献２の図４には、ダークカウントの発生を低減するため、シリコン／酸化物界面で励起したキャリアが増倍領域に達しないように、Ｐ型の半導体層がＮ型の半導体層の表面側に形成された構造が示されている。しかしながら、このような構造では、Ｐ型の半導体層は、増倍領域が形成される空乏層につながって高電圧が印加されている領域とショートしてしまわないようにＮ型の半導体層に対して十分に内側に形成される必要があり、増倍領域の全面に対して熱励起されたキャリアの発生を抑制することが困難である。逆に、Ｐ型の半導体層を増倍領域よりも広く形成しようとすると、半導体基板内の増倍領域の面積比が小さくなることで、感度が低下するため微細化が困難となる。さらに、Ｐ型の半導体層にコンタクトを形成する場合には、光を入射する領域に配線が重なることで開口率が低下し、感度が低下する。
【００１２】
以上のように、特許文献１、特許文献２に記載の固体撮像素子及び光検出器には、微細化とＳ／Ｎ比の向上との両立が困難という課題がある。
【００１３】
以下の実施の形態では、上記のような微細化と高Ｓ／Ｎ比を実現するための固体撮像素子について説明する。
【００１４】
以下、実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１５】
なお、各図は模式図であり、必ずしも厳密に図示されたものではない。例えば、図中において矩形に描かれた領域については、イオン注入または熱処理により、角部が円形に変形する場合がある。また、矩形の領域同士が広がることで重なって不純物濃度が足し合わされ、以下の実施の形態で説明されない不純物濃度の領域が形成される場合もありうる。特に、不純物濃度が低い領域は周囲の影響を受けて縮小しやすく、高濃度化したり、導電型が部分的に反転したりすることがありうる。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化される場合がある。
【００１６】
また、以下の実施の形態で説明に用いられる図面においては座標軸が示される場合がある。座標軸におけるＺ軸方向は、例えば、鉛直方向であり、Ｚ軸＋側は、上側（上方）または表側と表現され、Ｚ軸−側は、下側（下方）または裏側と表現される。Ｚ軸方向は、言い換えれば、半導体基板の上面または下面に垂直な方向であり、半導体基板の厚み方向である。Ｚ軸方向は、深さ方向と表現される場合もあり、この場合、Ｚ軸＋側は、深さ方向における浅い側であり、Ｚ軸−側は、深さ方向における深い側である。また、Ｘ軸方向及びＹ軸方向は、Ｚ軸方向に垂直な平面（水平面）上において、互いに直交する方向である。Ｘ軸方向は、横方向、または、水平方向と表現され、Ｙ軸方向は、縦方向、または垂直方向と表現される。以下の実施の形態において、「平面視」とは、Ｚ軸方向から見ることを意味する。また、本開示は、以下の実施の形態において、Ｐ型とＮ型とを逆転させた構造を排除するものではない。
【００１７】
（実施の形態）
［固体撮像素子の構造］
以下、実施の形態に係る固体撮像素子の構造について説明する。図１は、実施の形態に係る固体撮像素子の平面図である。図２は、実施の形態に係る固体撮像素子を図１のＩＩ−ＩＩ線において切断した場合の断面図である。図２においては、空乏層端が破線で図示されている。
【００１８】
図１及び図２に示されるように、実施の形態に係る固体撮像素子１００は、半導体基板１０と、第１半導体層１１と、第３半導体層１３と、第４半導体層１４と、分離領域ＳＰと、ウェル部１６とを備える。
【００１９】
固体撮像素子１００は、Ｐ型の半導体基板１０内に形成された、複数のＡＰＤを備える。ＡＰＤは、１つの画素に対応する。ＡＰＤは、光電変換部の一例であり、Ｎ型の第１半導体層１１、及び、第１半導体層１１の下に位置するＰ型の第２半導体層１２、第３半導体層１３、及び、第４半導体層１４によって形成される。
【００２０】
なお、図１及び図２においては、各構成要素の不純物濃度がかっこ書きで記載されている。不純物の導電型（ＰまたはＮ）と、濃度を示す記号（＋または−）が記載されている。例えば、＋＋は、非常に高濃度（１０１９ｃｍ−３以上）を意味し、＋は高濃度（１０１８ｃｍ−３以上）を意味し、記号なしは中程度の濃度を意味し、−は低濃度（１０１６ｃｍ−３以下）を意味する。
【００２１】
半導体基板１０は、上面に光が入射する基板であり、Ｐ型の半導体によって形成される。半導体基板１０は、具体的には、半導体基板１０の下面を構成するベース部１０ａと、ベース部１０ａ上に形成された第２半導体層１２とを含む。ベース部１０ａの不純物濃度は、第２半導体層１２の不純物濃度よりも高い。
【００２２】
第１半導体層１１は、第２半導体層１２の上側に接するＮ型の半導体層である。第１半導体層１１の不純物濃度は、第３半導体層１３及び第４半導体層１４よりも低い。
【００２３】
第３半導体層１３は、第１半導体層１１の上方に位置するＮ型の半導体層である。第３半導体層１３の不純物濃度は、第１半導体層１１及び第４半導体層１４よりも高い。
【００２４】
第４半導体層１４は、第１半導体層１１及び第３半導体層１３の間に位置し、第３半導体層１３の下面及び側面を覆う。第４半導体層１４の不純物濃度は、例えば、第３半導体層１３よりも低く、第１半導体層１１よりも高い。なお、第４半導体層１４は、必須ではない。
【００２５】
半導体基板１０に逆バイアスの電圧ＶＲＥＶが印加されると、第１半導体層１１及び第２半導体層１２の境界部（言い換えれば、接合部）には、増倍領域ＡＭが形成される。増倍領域ＡＭは、光電変換により発生した電荷がアバランシェ増倍によって増倍される領域である。増倍領域ＡＭによれば、第１半導体層１１に到達する前に多数の信号電子を発生させることができる。ＡＰＤは、フォトン１個程度の微弱な光を検出可能なＳＰＡＤ（Ｓｉｎｇｌｅ  Ｐｈｏｔｏｎ  Ａｖａｌａｎｃｈｅ  Ｄｉｏｄｅ）として利用することもできる。半導体基板１０に印加される電圧ＶＲＥＶは、例えば、第１半導体層１１と第２半導体層１２に対して逆バイアスとなる極性を有し、大きさは、１０Ｖ〜１００Ｖ程度である。
【００２６】
増倍領域ＡＭが半導体基板１０の表面（言い換えれば上面）からある程度深い位置に形成されれば、半導体基板１０の表面付近に発生しやすい結晶欠陥が増倍領域ＡＭ内に形成されることが回避され、ダークカウントが発生しにくくなる。増倍領域ＡＭは、例えば、半導体基板１０の表面から数百ｎｍ〜３μｍ程度離れた位置に形成される。
【００２７】
［第１半導体層の具体的構造］
第１半導体層１１が縦方向に不純物濃度を保ちつつ厚く形成されれば、増倍領域ＡＭにおいて均一の電界が形成されやすくなる。具体的には、第１半導体層１１が濃度の低い領域が形成されないよう縦方向に厚くなることで、第１半導体層１１の側面、及び、角部から空乏層が第１半導体層１１内に伸長しにくくなり、増倍領域ＡＭにおいて電界を均一にできる面積が広がる。
【００２８】
第１半導体層１１を厚く形成する手法としては、例えば、イオン注入工程にて、複数のエネルギーに分けてイオン注入を行う手法が挙げられる。
【００２９】
［第２半導体層の具体的構造］
第２半導体層１２は、半導体基板１０の深部から基板表面に向かって緩やかに濃度が低下するように、半導体基板１０の形成時にエピタキシャル成長によって形成される。つまり、第２半導体層１２の不純物濃度は、第１半導体層１１に近い部分ほど低くなる。図３は、ＡＰＤの中央部分における不純物濃度のプロファイルを示す図である。図３に示されるように第２半導体層１２が不純物濃度の勾配を有する構成によれば、ビルトインポテンシャルにより半導体基板１０の深部で光電変換が行われた場合に発生したキャリアのうちの電子が半導体基板１０の表面に向かって流れるようポテンシャル勾配が形成される。この結果、ＡＰＤの赤色光または近赤外光などの長波長の光に対する感度が向上する。
【００３０】
また、第２半導体層１２が不純物濃度の勾配を有していれば、空乏層を半導体基板１０の深部まで延ばす必要がなくなることで、固体撮像素子１００が備えるＡＰＤのブレークダウン電圧を、一般的に知られているリーチスルー型のＡＰＤよりも低減することが可能となる。また、図３の例では、第２半導体層１２の不純物濃度の勾配は増倍領域ＡＭが形成される深さにおいて比較的平坦になる。これにより、エピタキシャル成長の厚さがばらついたとしても増倍領域のＡＭのＰＮ接合の濃度勾配が一定となり、ブレークダウン電圧のばらつきを抑制することができる。
【００３１】
なお、固体撮像素子１００では、第２半導体層１２は複数のＡＰＤによって共有されるが、第２半導体層１２は、イオン注入法などを用いてＡＰＤごと（画素ごと）に個別に形成されてもよい。また、ＡＰＤは、第２半導体層１２が空乏化し、空乏層がベース部１０ａに到達するようなリーチスルー型のＡＰＤとして作製されてもよい。第２半導体層１２を部分的であってもイオン注入工程で形成する場合、周辺回路を同一基板に形成する際に、周辺回路部に第２半導体層１２を形成しないようにすることで、周辺回路を形成するためのウェル部１６を形成する際に、ウェル部１６の周りのＰ型の不純物濃度を低くすることができ、ウェル部１６の高耐圧化が容易に実現できる。
【００３２】
［第３半導体層の具体的構造］
第１半導体層１１の表面側には第３半導体層１３が形成される。図１に示されるように、平面視における第３半導体層１３の面積は、増倍領域ＡＭの面積よりも大きく、第３半導体層１３は、増倍領域ＡＭの全領域と重なっている（全領域を包含している）。第３半導体層１３は、平面視において、少なくとも増倍領域ＡＭの半分以上の領域と重なるように形成されればよい。第３半導体層１３は、例えば、基板表面から十ｎｍ〜数百ｎｍ程度の深さの位置に形成される。
【００３３】
結晶欠陥が比較的多数存在する半導体基板１０の界面において、光が照射されないにも関わらずキャリアが励起されやすくなることがある。しかしながら、第３半導体層１３のようにＮ型半導体の高濃度領域が形成されることで、高密度の電子の存在により増倍領域ＡＭに到達しうるホールは増倍領域ＡＭに到達する前に再結合により消滅する確率が高くなる。それにより第３半導体層１３は、ダークカウントの発生を抑制する効果がある。
【００３４】
また、第３半導体層１３は不純物濃度が高いことからオーミックコンタクトを取るためのイオン注入の際に合わせて形成することができる。このため、第３半導体層１３を形成するためにマスク数を増やす必要はなく、第３半導体層１３を形成することの製造コストへの影響は小さい。
【００３５】
第３半導体層１３は、第１半導体層１１と同じマスクを用いて形成されてもよい。この場合、第３半導体層１３と第１半導体層１１との合わせずれが発生しなくなることでＡＰＤの製造ばらつきが抑制される。具体的には、ＡＰＤの容量、つまり飽和特性のばらつきが抑制される。この場合も、第１半導体層１１を形成するためのマスクを第３半導体層１３の形成にも使用することができるため、マスクの総数は変わらない。第３半導体層１３を形成するためのイオン注入工程のみが追加されればよいため、第３半導体層１３を形成することの製造コストへの影響は極めて小さい。
【００３６】
［第４半導体層の具体的構造］
第３半導体層１３の下には第４半導体層１４が形成される。平面視において、第４半導体層１４の面積は、第３半導体層１３と同一または第３半導体層１３よりも広い面積となる。第４半導体層１４が、第３半導体層１３の下面及び側面を覆えば、第３半導体層１３の下面及び側面のＮ型の不純物の濃度勾配が緩やかになり、急峻な電界が形成されにくくなる。この結果、暗電流の低減が見込まれる。
【００３７】
第４半導体層１４は、例えば、第３半導体層１３を構成する元素よりも拡散係数の高い元素によって構成される。例えば、第３半導体層１３は、ヒ素（Ａｓ）によって構成され、第４半導体層１４は、リン（Ｐ）によって構成される。このような元素の拡散係数の違いを利用すれば、第３半導体層１３と同一のマスクを用いて第４半導体層１４が形成されたとしても第３半導体層１３よりも第４半導体層１４の面積を大きくすることができる。つまり、第４半導体層１４を形成するためのマスクを新たに準備する必要がないため、第４半導体層１４を形成することの製造コストへの影響は極めて小さい。
【００３８】
［分離領域の具体的構造と効果］
２つのＡＰＤの間には第３半導体層１３同士がショートしないように、分離領域ＳＰが設けられる。分離領域ＳＰは、第３半導体層１３の側方に位置し、Ｐ型の半導体層１５を含む。
【００３９】
半導体層１５は、２つの第３半導体層１３の間に位置し、半導体基板１０の表面に接する。半導体層１５は、第３半導体層１３と接していてもよいが、第３半導体層１３と離して形成されることで、半導体層１５と第３半導体層１３との間にＰ型の半導体基板１０が位置するため、ＰＮ接合の不純物濃度の勾配が緩やかになる。そうすると、結晶欠陥が比較的多数存在する半導体基板１０の界面において強電界が形成されにくくなり、暗電流の低減効果、及び、第３半導体層１３の側面のブレークダウン耐圧が向上される効果が見込まれる。半導体基板１０のうち第３半導体層１３の近傍に位置する部分は、第３半導体層１３からの不純物拡散により不純物がある程度高濃度化することも考えられるが、電界が十分に緩和されている限り問題はない。
【００４０】
また、半導体層１５は空乏化した状態でＡＰＤ（画素）間を分離する。このような構成によれば、半導体層１５の電位を半導体基板１０に印加される電圧ＶＲＥＶと同電位にする必要がなくなる。半導体層１５の電位は、ＡＰＤ（画素）間を絶縁するために必要最小限のポテンシャル障壁を形成するように設定されればよく、これにより分離領域ＳＰの幅が狭い状態でも高い電位差が形成されないため、第３半導体層１３の側面のブレークダウンを抑制することがきる。
【００４１】
さらに、半導体層１５の電位は半導体層１５を挟む２つの第３半導体層１３の影響に基づいて決定されるため、半導体層１５にコンタクトを配置する必要がなくなる。この結果、分離領域ＳＰの幅（半導体層１５の幅）を狭くすることができる。分離領域ＳＰの幅は、例えば、１μｍ以下まで狭くすることができる。分離領域ＳＰの幅が狭まることで、第１半導体層１１と第２半導体層１２の間に形成される増倍領域の面積を半導体基板１０の面積に対して広くできるため、ＡＰＤの感度を向上することができる。
【００４２】
半導体層１５の電位は、半導体層１５の不純物濃度で調整することが可能である。半導体層１５の電位は、半導体層１５の不純物濃度を高くすることでＶＲＥＶに近づき、半導体層１５の不純物濃度を低くすることで第３半導体層１３の電位に近づく。さらに、半導体層１５の電位は、隣り合う第１半導体層１１の間隔、隣り合う第３半導体層１３の間隔、隣り合う第４半導体層１４の間隔により調整することも可能である。半導体層１５の電位は、これらの間隔が広がることでＶＲＥＶに近づき、これらの間隔が狭まることで第１半導体層１１の電位、第３半導体層１３の電位、及び、第４半導体層１４の電位に近づく。
【００４３】
半導体層１５の電位は、例えば、ＡＰＤの電圧が非光検出時に３Ｖ、光検出時に最小で０Ｖとなる場合には、半導体層１５が０Ｖ以下となる領域を含むように調整される。これにより、光を検出したとしても画素間に信号電荷が漏れ出すことを防止できる。
【００４４】
以上説明したように、固体撮像素子１００では、第３半導体層１３が形成されることによりダークカウントの発生を低減しつつ、分離領域ＳＰが狭小化されるによりＡＰＤの感度が向上される。つまり、第３半導体層１３及び分離領域ＳＰによれば、高いＳ／Ｎ比を有する固体撮像素子１００が実現される。
【００４５】
［ウェルの具体的構造］
固体撮像素子１００は、さらに半導体基板１０上に画素回路を集積化して配置するためのウェル部１６を備える。図４は、固体撮像素子１００を図１のＩＶ−ＩＶ線において切断した場合の断面図である。図４においては、空乏層端が破線で図示されている。
【００４６】
ウェル部１６は、Ｎ型の半導体層であるウェル１７を含み、ウェル１７上には、Ｐ型のチャネルを有するトランジスタが配置される。ウェル１７上のＰ型の半導体層１８は、画素回路に含まれるトランジスタのソースまたはドレインに相当する。また、図示していないが、Ｎ型のウェル１７内にＰ型の半導体によって形成されるＰ型ウェルがさらに形成され、Ｐ型ウェル内にＮ型のチャネルを有するトランジスタが配置されてもよい。この場合、第２半導体層１２とＰ型ウェルがショートすることを抑制するため、Ｎ型のウェル１７上の十分内側にＰ型ウェルが配置される。
【００４７】
ＡＰＤと同様に、ウェル部１６は、ウェル１７上に第３半導体層１３及び第４半導体層１４を含む。ウェル部１６の側面は、ＡＰＤの側面と近い不純物プロファイルで形成される。例えば、図４に示されるように、ウェル部１６の側面の形状（第３半導体層１３及び第４半導体層１４の飛び出し具合など）が、ＡＰＤの側面の形状に近づけられれば、ウェル部１６の不純物プロファイルがＡＰＤに近づく。言い換えれば、ウェル部１６の側面の形状と第１半導体層１１の側面の形状とは対称性を有していれば、ウェル部１６の不純物プロファイルがＡＰＤに近づく。これにより、ＡＰＤ及びウェル部１６の間に位置する分離領域ＳＰ（半導体層１５）を、ＡＰＤ間に位置する分離領域ＳＰと同一寸法、及び、同一の不純物濃度にすることで、分離領域ＳＰの電圧を調整することが可能となる。また、ＡＰＤ及びウェル部１６の間に位置する分離領域ＳＰが、ＡＰＤ間に位置する分離領域ＳＰと同一寸法であれば、分離領域ＳＰを形成するためのマスクを作り分ける必要がなくなり、製造コストを削減することが可能となる。
【００４８】
また、ウェル部１６の下部の空乏層幅は、増倍領域ＡＭに比べて広い。この構成により、ＡＰＤでは光電変換により検出した信号電荷の増倍が行われる一方で、ウェル部１６の下部ではＡＰＤに対して電界が弱くなるため信号電荷の増倍が発生しにくくなる。トランジスタを動作させるためにウェル部１６は電源により電圧が固定される。ウェル部１６において信号電荷の増倍が発生しにくくなれば、ウェル部１６につながる電源の消費電力を抑制し、ウェル部１６の電圧変動によるノイズも抑制することが可能である。
【００４９】
ウェル部１６の下部の空乏層幅を広げるための手段としては、例えば、第１半導体層１１を複数の種類のエネルギーを用いたイオン注入工程により形成し、ウェル部１６については、第１半導体層１１の形成時に行われる高エネルギー側のイオン注入を行わずに形成する方法が考えられる。この方法によれば、ウェル部１６と第２半導体層１２との間の不純物濃度が低減されて濃度勾配が緩やかになるため、ウェル部１６の空乏層がＡＰＤよりも深い位置に形成されにくくなる。そうすると、光電変換によって検出された電荷がウェル部１６よりもＡＰＤ側に流れやすくなり、ＡＰＤの感度が向上する。ウェル部１６の下部の空乏層幅を広げるための別の手段としては、ウェル部１６の下方に存在する第２半導体層１２にＮ型の不純物のイオン注入を行い、第２半導体層１２を低濃度化する方法もある。
【００５０】
ウェル部１６に形成された半導体層１８は、例えば、転送トランジスタのソースに相当し、ＡＰＤで検出した信号電荷を検出するために、コンタクトプラグおよび配線Ｍを介してＡＰＤと電気的に接続される。半導体層１８は、ＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）等の絶縁手段を用いて、第３半導体層１３との間にトンネル電流が流れるような高濃度なＰＮ接合が形成されないように第３半導体層１３から分離される。
【００５１】
図１に示されるように、配線ＭとＡＰＤとを接続するためのコンタクトプラグは、平面視において第３半導体層１３の最外周の角部に配置される。コンタクトプラグは、例えば、第１半導体層１１の外周から０．１μｍ程度内側に配置される。これにより、配線Ｍがほとんど増倍領域ＡＭに重ならないため、開口率が高まることによりＡＰＤの感度が向上する。
【００５２】
さらに、第３半導体層１３が第１半導体層１１からはみ出すように形成されれば、コンタクトプラグを第１半導体層１１の外側であってかつ第３半導体層１３の内側に形成することができる。つまり、増倍領域ＡＭの直上からさらに遠い位置に配線Ｍを形成することができる。このとき、隣り合う第３半導体層１３の間隔が狭まることで半導体層１５の電位が第３半導体層１３の電位に近づき、ＡＰＤ間（画素間）の分離が弱まる可能性があるが、その場合は半導体層１５の半導体基板１０の表面側の濃度を高濃度化することで、ＡＰＤ間の分離が強化されるよう調整することも可能である。
【００５３】
なお、ウェル部１６は、画素回路を配置するために形成されるが、半導体基板１０に画素回路が配置されない（つまり、半導体基板１０にＡＰＤのアレイのみが形成される）ような場合には、半導体基板１０にウェル部１６が形成されなくてもよい。その場合、図２に示す構造を縦方向にも形成することで開口率の高いＡＰＤのアレイが作製可能である。例えば、ＡＰＤのアレイのみが形成された半導体基板１０と、画素回路が形成された別の基板とを接合する構成が知られている。この場合は、別の基板内において高耐圧のウェル部１６が形成される必要はなく、一般的な手法を用いて画素回路及び周辺回路が作製されればよい。半導体基板１０にウェル部１６が形成されない構成によれば、半導体基板１０内に占める増倍領域ＡＭの面積の割合が大きくなるため、ＡＰＤの感度が向上する。
【００５４】
［画素回路］
以下、画素回路の具体的な構成について補足する。図５は、画素回路の構成の一例を示す図である。固体撮像素子１００は、複数の画素１０１を含む画素アレイ１０２、垂直走査回路１０３、水平走査回路１０４、読み出し回路１０５、及び、バッファアンプ（増幅回路）１１１を備える。
【００５５】
画素１０１は、ＡＰＤ、転送トランジスタＴＲＮ、リセットトランジスタＲＳＴ、浮遊拡散領域ＦＤ、増幅トランジスタＳＦ、選択トランジスタＳＥＬ、及び、オーバーフロートランジスタＯＶＦを含む画素回路ＰＣを有する。
【００５６】
なお、実施の形態において、単に「トランジスタ」と記載した場合は、ＭＯＳ型トランジスタ（ＭＯＳＦＥＴ）を意味する。ただし、固体撮像素子の画素回路を構成するトランジスタは、ＭＯＳ型トランジスタに限られず、ジャンクション型トランジスタ（ＪＦＥＴ）、バイポーラトランジスタ、または、これらの混在であってもよい。
【００５７】
ＡＰＤによって検出された信号電荷は転送トランジスタＴＲＮを通じて浮遊拡散領域ＦＤに転送され、垂直走査回路１０３および水平走査回路１０４で順次選択された画素で検出された信号電荷の量に対応する信号が増幅トランジスタＳＦを介して読み出し回路１０５に伝送される。画素１０１で得られた信号は読み出し回路１０５からバッファアンプ１１１を経て信号処理回路（図示せず）に出力され、信号処理回路（図示せず）でホワイトバランス等の信号処理が施された後にディスプレイ（図示せず）またはメモリ（図示せず）に転送され、画像化することが可能となる。
【００５８】
また、オーバーフロートランジスタＯＶＦは、ＡＰＤの電位が一定値となったときに電流が流れ始める保護素子である。つまり、オーバーフロートランジスタＯＶＦは、ＡＰＤに印加される電圧を制限する。オーバーフロートランジスタＯＶＦによれば、ＡＰＤが高い増倍率で光を検出した場合に、ＡＰＤの電圧が転送トランジスタＴＲＮの破壊耐圧を超える前にオーバーフロートランジスタＯＶＦに電流が流れ始める。また、ＡＰＤが強い光を検出することによりリセット時の電圧から負の電圧に振れたときにもＡＰＤの電圧が転送トランジスタＴＲＮの破壊耐圧を超える前にオーバーフロートランジスタＯＶＦに電流が流れ始める。つまり、オーバーフロートランジスタＯＶＦによれば、固体撮像素子１００は、ＡＰＤの電圧がトランジスタの破壊耐圧に到達しないように設計できる。ＡＰＤに印加される電圧の上限は、オーバーフロートランジスタＯＶＦの閾値電圧、オーバーフロートランジスタＯＶＦのゲートに印加される電圧、またはオーバーフロートランジスタＯＶＦのドレイン電圧（ＶＯＶＦ）で調整が可能である。
【００５９】
画素回路ＰＣを構成する５つのトランジスタは全てＰチャネル型のＭＯＳトランジスタである。つまり、画素回路ＰＣには、Ｐチャネル型のＭＯＳトランジスタのみが含まれる。これにより、Ｐ型のウェルが必要となるＮチャネル型のＭＯＳトランジスタが画素回路ＰＣ内に存在しないため、ウェル部１６の構成が単純化され、画素回路ＰＣに必要な面積が縮小される。画素回路ＰＣに必要な面積が縮小されれば、複数のＡＰＤに割り当てられる面積を広くすることができるため、開口率が拡大される。
【００６０】
なお、垂直走査回路１０３及び水平走査回路１０４など、画素アレイ１０２外の素子については、半導体基板１０に逆バイアスの電圧ＶＲＥＶが印加された状態においても駆動可能なように高耐圧のウェル上に配置される。例えば、垂直走査回路１０３及び水平走査回路１０４等の下部の第２半導体層１２の濃度を打ち消すようにＮ型の不純物の注入を実施することで不純物濃度を低濃度化することで電界を弱め、ウェルを高耐圧化してもよい。あるいは、垂直走査回路１０３及び水平走査回路１０４などは、ドライエッチなどにより逆バイアスの電圧ＶＲＥＶが印加される画素領域から分断された領域に配置される。
【００６１】
また、図５に示される画素回路ＰＣでは、画素アレイ１０２に、周辺回路（垂直走査回路１０３、水平走査回路１０４、読み出し回路１０５、バッファアンプ１１１）が付加されていたが、固体撮像素子１００には、必ずしも周辺回路が含まれなくてもよい。また、画素回路ＰＣは、５個のトランジスタ（転送トランジスタＴＲＮ、リセットトランジスタＲＳＴ、増幅トランジスタＳＦ、選択トランジスタＳＥＬ、及び、オーバーフロートランジスタＯＶＦ）と浮遊拡散領域ＦＤとで構成されたが、画素回路ＰＣは、このような構成に限られず、固体撮像素子１００が動作可能な範囲でより多い個数または少ない個数のトランジスタで構成されてもよい。
【００６２】
また、画素回路ＰＣの回路構成は一例である。画素回路ＰＣは、ＡＰＤに蓄積している信号電荷の読み出しが可能なその他の回路構成を有してもよい。
【００６３】
［製造方法］
以下、固体撮像素子１００の製造方法について説明する。図６は、固体撮像素子１００の製造方法のフローチャートである。
【００６４】
まず、半導体基板１０が形成される（Ｓ１１）。具体的には、ベース部１０ａ上にエピタキシャル成長により第２半導体層１２が形成される。第２半導体層１２は、上記図３に示されるようなプロファイルとなるよう、半導体基板１０の深部から半導体基板１０の表面にかけて不純物濃度が徐々に低下するように形成され、この結果、半導体基板１０の表面付近には、比較的濃度の低い半導体層（Ｐ−）が形成される。このように、エピタキシャル成長によって増倍領域ＡＭのＰ型側（第２半導体層１２）が形成されれば、イオン注入法による製造方法よりも増倍領域ＡＭの結晶欠陥が形成されにくいため、ダークカウントの発生が低減される。
【００６５】
次に、第１半導体層１１が形成される（Ｓ１２）。具体的には、半導体基板１０に対して、リソグラフィ法を用いて第１半導体層１１の形状が開口されるようにパターニングが行われ、リンやヒ素などのイオン注入によって第１半導体層１１の下部が形成される。その後、第１半導体層１１とウェル部１６とに相当する部分が開口するようにパターニングが行われ、イオン注入工程によって第１半導体層１１の上部とウェル部１６とが形成される。
【００６６】
このような製造方法によれば、第１半導体層１１の側面とウェル部１６の側面とが同一の不純物プロファイルとなるため、分離領域ＳＰの構成を簡素化することが可能となる。
【００６７】
続いて、熱処理により注入された不純物を活性化し、結晶欠陥を回復させる。これにより増倍領域ＡＭの結晶欠陥が低減されるため、ダークカウントの発生が低減される。このように、増倍領域ＡＭを構成する半導体層がその他の半導体領域よりも先に形成されれば、より高温・長時間の熱処理を実施できるため結晶欠陥を低減することが可能である。
【００６８】
その後、第３半導体層１３、第４半導体層１４、ＳＴＩ、半導体層１５、半導体層１８、ゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトプラグ、及び、配線Ｍ等が一般的な手法を用いて形成される（Ｓ１３）。ステップＳ１３では、例えば、リソグラフィ法、イオン注入法、ドライエッチング法、ウェットエッチング法、熱酸化法、及び、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などが用いられる。
【００６９】
なお、ステップＳ１２において、第１半導体層１１の上部、及び、ウェル部１６を形成する際に、第３半導体層１３、及び、第４半導体層１４も合わせて形成されてもよい。これにより、ＡＰＤの製造ばらつきを低減することが可能である。図１に示されるように第３半導体層１３を第１半導体層１１よりも幅広に形成される場合は、イオン注入工程における注入角度をつける。これにより、第３半導体層１３を第１半導体層１１よりもわずかに幅広に形成しつつ、第３半導体層１３の製造ばらつきを抑制することができる。
【００７０】
［効果等］
以上説明したように、固体撮像素子１００は、第１導電型の第１半導体層１１と、第１半導体層１１の下側に接する第２半導体層１２であって第１導電型と異なる第２導電型の第２半導体層１２を含む半導体基板１０と、第１半導体層１１の上方に位置する第１導電型の第３半導体層１３であって、第１半導体層１１よりも不純物濃度が高い第３半導体層１３と、第３半導体層１３の側方に位置する分離領域ＳＰであって、第２導電型の半導体層１５を含む分離領域ＳＰとを備える。第１半導体層１１、及び、第２半導体層１２の境界部には、光電変換により発生した電荷をアバランシェ増倍によって増倍する増倍領域ＡＭが含まれる。平面視において、第３半導体層１３は、増倍領域ＡＭの半分以上の領域と重なる。固体撮像素子１００は、光検出器の一例である。第１導電型は、例えば、Ｎ型であり、第２導電型は、例えば、Ｐ型である。
【００７１】
このような固体撮像素子１００が備える分離領域ＳＰは、空乏化によってＡＰＤを分離できるため、幅狭に形成可能である。分離領域ＳＰが幅狭に形成されることにより、ＡＰＤを密集して配置することができる。また、増倍領域ＡＭの面積を広げることができるため高感度な固体撮像素子１００が実現される。
【００７２】
また、固体撮像素子１００では、平面視において、第３半導体層１３が増倍領域ＡＭの半分以上の領域と重なることで、半導体基板１０の界面で励起されるキャリアが増倍領域ＡＭに到達することに起因してダークカウントが発生することを抑制することができる。つまり、固体撮像素子１００は、ノイズを低減することが可能である。
【００７３】
さらに、第３半導体層１３が第１半導体層１１と同一の導電型であることから、平面視において、第３半導体層１３を増倍領域ＡＭよりも広い面積にすることができ、これにより、ノイズ低減効果を高められる。
【００７４】
以上のように、固体撮像素子１００は、高感度かつ高Ｓ／Ｎ比の画素構造を実現することが可能である。
【００７５】
また、例えば、固体撮像素子１００は、さらに、第１半導体層１１及び第３半導体層１３の間に位置し、第３半導体層１３の下面及び側面を覆う第１導電型の第４半導体層１４を備える。
【００７６】
このような固体撮像素子１００では、第３半導体層１３の下面及び側面の第１導電型の不純物の濃度勾配が緩やかになり、急峻な電界が形成されにくくなる。この結果、暗電流の低減が見込まれる。
【００７７】
また、例えば、第４半導体層１４は、第３半導体層１３を構成する不純物元素よりも拡散係数が高い不純物元素によって構成される。
【００７８】
このような元素の拡散係数の違いを利用すれば、第３半導体層１３と同一のマスクを用いて第４半導体層１４が形成されたとしても第３半導体層１３よりも第４半導体層１４の面積を大きくすることができる。つまり、第４半導体層１４を形成するためのマスクを新たに準備する必要がないため、第４半導体層１４を低コストで形成することができる。
【００７９】
また、例えば、平面視において、第３半導体層１３は、増倍領域ＡＭの全領域と重なる。
【００８０】
このように、第３半導体層１３が広く形成されれば、ノイズ低減効果を高められる。
【００８１】
また、例えば、固体撮像素子１００は、さらに、第１導電型の半導体層であるウェル１７を含むウェル部１６を備える。分離領域ＳＰは、第１半導体層１１とウェル部１６との間に位置し、ウェル部１６の側面の形状と第１半導体層１１の側面の形状とは対称性を有する。
【００８２】
これにより、ウェル部１６の不純物プロファイルがＡＰＤに近づくため、ＡＰＤ及びウェル部１６の間に位置する分離領域ＳＰ（半導体層１５）を、ＡＰＤ間に位置する分離領域ＳＰと同一寸法、及び、同一の不純物濃度にすることで、分離領域ＳＰの電圧を調整することが可能となる。
【００８３】
また、例えば、アバランシェ増倍を生じさせるための逆バイアスが半導体基板１０に印加された状態において、分離領域ＳＰは空乏化する。
【００８４】
このような固体撮像素子１００が備える分離領域ＳＰは、空乏化によってＡＰＤを分離できるため、幅狭に形成可能である。分離領域ＳＰが幅狭に形成されることにより、ＡＰＤを密集して配置することができる。また、増倍領域ＡＭの面積を広げることができるため高感度な固体撮像素子１００が実現される。
【００８５】
また、例えば、第２半導体層１２の不純物濃度は、第１半導体層１１に近い部分ほど低い。
【００８６】
これにより、ビルトインポテンシャルにより半導体基板１０の深部で光電変換が行われた場合に発生したキャリアのうちの電子が半導体基板１０の表面に向かって流れるようポテンシャル勾配が形成される。この結果、ＡＰＤの赤色光または近赤外光などの長波長の光に対する感度が向上する。
【００８７】
また、第２半導体層１２が不純物濃度の勾配を有していれば、空乏層を半導体基板１０の深部に延ばす必要がなくなることで、固体撮像素子１００が備えるＡＰＤのブレークダウン電圧を、一般的に知られているリーチスルー型のＡＰＤよりも低減することが可能となる。
【００８８】
（その他の実施の形態）
以上、実施の形態に係る固体撮像素子について説明したが、本開示は、上記実施の形態に限定されるものではない。
【００８９】
例えば、上記実施の形態では、固体撮像素子について説明されたが、本開示は、画像を撮像しない固体撮像素子以外の光検出器（言い換えれば、光センサ）として実現されてもよい。
【００９０】
また、上記実施の形態において説明に用いられた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。
【００９１】
また、上記実施の形態で説明された回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、または容量素子等の素子が接続されたものも本開示に含まれる。
【００９２】
また、上記実施の形態では、固体撮像素子が有する積層構造の各層を構成する主たる材料について例示しているが、固体撮像素子が有する積層構造の各層には、上記実施の形態の積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。また、図面においては、各構成要素の角部及び辺は直線的に記載されているが、製造上の理由などにより、角部及び辺が丸みを帯びたものも本開示に含まれる。
【００９３】
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。例えば、本開示は、固体撮像素子の製造方法として実現されてもよい。
【産業上の利用可能性】
【００９４】
本開示の固体撮像素子は、ダークカウントの発生を低減することができる固体撮像素子として有用である。
【符号の説明】
【００９５】
１０  半導体基板
１０ａ  ベース部
１１  第１半導体層
１２  第２半導体層
１３  第３半導体層
１４  第４半導体層
１５、１８  半導体層
１６  ウェル部
１７  ウェル
１００  固体撮像素子
１０１  画素
１０２  画素アレイ
１０３  垂直走査回路
１０４  水平走査回路
１０５  読み出し回路
１１１  バッファアンプ
ＡＭ  増倍領域
ＦＤ  浮遊拡散領域
Ｍ  配線
ＯＶＦ  オーバーフロートランジスタ
ＰＣ  画素回路
ＲＳＴ  リセットトランジスタ
ＳＥＬ  選択トランジスタ
ＳＦ  増幅トランジスタ
ＳＰ  分離領域
ＴＲＮ  転送トランジスタ
【図１】
2020161739.tif 000003
【図２】
2020161739.tif 000004
【図３】
2020161739.tif 000005
【図４】
2020161739.tif 000006
【図５】
2020161739.tif 000007
【図６】
2020161739.tif 000008