(57)【要約】【課題】接合前の基板の剥離を抑制すること。【解決手段】実施形態の半導体装置の製造方法は、第１の基板の外周部を除く領域に第１の剥離層を形成し、第１の剥離層の上方に第１の半導体回路を形成し、第２の基板上に第２の半導体回路を形成し、第２の基板の外周部に所定の幅で第２の剥離層を形成し、第１の基板の第１の半導体回路が形成された側の面と、第２の基板の第２の半導体回路が形成された側の面とを接合し、第１の剥離層と第２の剥離層とに引っ張り応力を印加して第１の剥離層と第２の剥離層とを開裂させ、第１の半導体回路および第２の半導体回路を備える第２の基板を形成する。【選択図】図６
2020155493.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板の外周部を除く領域に第１の剥離層を形成し、
前記第１の剥離層の上方に第１の半導体回路を形成し、
第２の基板上に第２の半導体回路を形成し、
前記第２の基板の外周部に所定の幅で第２の剥離層を形成し、
前記第１の基板の前記第１の半導体回路が形成された側の面と、前記第２の基板の前記第２の半導体回路が形成された側の面とを接合し、
前記第１の剥離層と前記第２の剥離層とに引っ張り応力を印加して前記第１の剥離層と前記第２の剥離層とを開裂させ、前記第１の半導体回路および前記第２の半導体回路を備える前記第２の基板を形成する、
半導体装置の製造方法。
【請求項２】
前記第１の基板に前記第１の剥離層を形成する処理は、
元素イオンを前記第１の基板の所定深さ、もしくは、前記第１の基板上に配置された層に注入する処理、
前記第１の基板の前記所定深さ、もしくは、前記第１の基板上に配置された前記層に焦点を合わせたレーザを照射する処理、または、
前記第１の基板の前記外周部の内側の領域を陽極酸化する処理、のいずれかを含む、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の基板に前記第２の剥離層を形成する処理は、
前記第２の基板の前記外周部の表面粗度を大きくする処理、
前記第２の基板の前記外周部に溝を形成する処理、または、
前記第２の基板の前記外周部に段差を形成して前記外周部を前記第１の基板との接合面よりも低くする処理、のいずれかを含む、
請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の基板の前記外周部に、前記第１の剥離層とは接続されない第３の剥離層を形成する、
請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
第１の基板と、
前記第１の基板の表面から所定深さであって、外周部を除く領域に配置される第１の剥離層と、
前記第１の剥離層の上方に配置される第１の半導体回路と、を備える、
半導体装置。
【請求項６】
第２の基板と、
前記第２の基板上に配置される第２の半導体回路と、
前記第２の基板の外周部に所定の幅で配置される第２の剥離層と、を備える、
請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
２つの基板にそれぞれ半導体回路を形成して２つの基板を接合することで、２つの半導体回路を備える半導体装置を形成する手法が知られている。この場合、例えば一方の基板の半導体回路下層の全面に剥離層を設けておき、基板の接合後に剥離層のところで一方の基板を取り去る処理が行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２２３６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、基板の全面に剥離層を形成すると、もう一方の基板との接合前であるにも関わらず、例えば半導体回路の形成途中で基板が剥離してしまう場合がある。
【０００５】
一つの実施形態は、接合前の基板の剥離を抑制することができる半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置の製造方法は、第１の基板の外周部を除く領域に第１の剥離層を形成し、前記第１の剥離層の上方に第１の半導体回路を形成し、第２の基板上に第２の半導体回路を形成し、前記第２の基板の外周部に所定の幅で第２の剥離層を形成し、前記第１の基板の前記第１の半導体回路が形成された側の面と、前記第２の基板の前記第２の半導体回路が形成された側の面とを接合し、前記第１の剥離層と前記第２の剥離層とに引っ張り応力を印加して前記第１の剥離層と前記第２の剥離層とを開裂させ、前記第１の半導体回路および前記第２の半導体回路を備える前記第２の基板を形成する。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態にかかる半導体装置の構成例を示す図である。
【図２】図２は、実施形態にかかる半導体装置の構成例を示す図である。
【図３】図３は、実施形態にかかる半導体装置の構成例を示す図である。
【図４】図４は、実施形態の半導体装置の製造処理の手順の一例を示すフロー図である。
【図５】図５は、実施形態の半導体装置の製造処理の手順の一例を示すフロー図である。
【図６】図６は、実施形態の半導体装置の製造処理の手順の一例を示すフロー図である。
【図７】図７は、実施形態の変形例１にかかる剥離層の形成処理の手順の一例を示すフロー図である。
【図８】図８は、実施形態の変形例２にかかる基板に配置される剥離層を示す図である。
【図９】図９は、実施形態の変形例３にかかる剥離層の形成処理の手順の一例を示すフロー図である。
【図１０】図１０は、実施形態の変形例４にかかる剥離層のバリエーションを示す図である。
【発明を実施するための形態】
【０００８】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００９】
（半導体装置の構成例）
図１は、実施形態にかかる半導体装置３００の構成例を示す図である。図１に示すように、半導体装置３００は、基板１１０、半導体回路１３１，２３１、及び外部端子３５０を備える。
【００１０】
基板１１０は、例えばシリコン基板等の半導体基板であってもよく、セラミック基板、またはガラス基板等であってもよい。基板１１０は、研削により薄化され、また、ダイシングにより個片化されてチップ状となっている。
【００１１】
基板１１０の一方の面上には、半導体回路１３１を膜中に含む多層膜１３０が配置されている。多層膜１３０上には、半導体回路２３１を膜中に含む多層膜２３０が配置されている。多層膜２３０上には、シリコン等の薄層が配置されていてもよい。
【００１２】
多層膜１３０，２３０の界面は、後述するように、多層膜１３０，２３０同士が接合された接合面となっている。多層膜１３０，２３０の少なくとも最表面は、例えばＳｉＯ２，ＳｉＯＮ，ＳｉＣＮ等の絶縁層で構成されている。
【００１３】
半導体回路１３１，２３１は、例えば３次元ＮＡＮＤフラッシュメモリのようなフラッシュメモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のキャパシタ、及びその他のメモリである。半導体回路１３１，２３１は、イメージセンサ等のフォトダイオード等であってもよく、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄａｃｔｏｒ）トランジスタ等を含むロジック回路等であってもよい。また、半導体回路１３１，２３１は、互いに同種の回路であってもよく、異なる回路であってもよい。
【００１４】
半導体回路１３１，２３１の表層には複数の外部端子３５０が配置されている。複数の外部端子３５０のうちの幾つかは、多層膜１３０中の半導体回路１３１の配線に接続される。複数の外部端子３５０のうちのまた幾つかは、多層膜２３０中の半導体回路２３１の配線に接続される。
【００１５】
半導体装置３００は、例えばプリント基板等の他の基板に搭載される。これにより、半導体回路１３１，２３１は、少なくとも外部端子３５０を介して、互いに電気的に接続されることができる。半導体回路１３１，２３１が、互いの接合面に露出する端子（不図示）をそれぞれ有しており、これらの端子同士が接合されることで、互いに電気的に接続されていてもよい。半導体回路１３１，２３１同士を直接接続する端子は、例えば銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）等から構成される。
【００１６】
このような半導体装置３００は、例えば、図２及び図３に示す２つの基板１１０，２１０が接合されることで製造される。
【００１７】
図２は、実施形態にかかる半導体装置１００の構成例を示す図である。図２（ａ）は半導体装置１００の断面図であり、（ｂ）は半導体装置１００の平面図である。ただし、図２（ｂ）においては多層膜１３０が省略されている。
【００１８】
図２に示すように、半導体装置１００は、基板１１０、剥離層１２０、及び多層膜１３０を備える。
【００１９】
剥離層１２０は、基板１１０の外周部１１０ｃに所定の幅で配置されている。剥離層１２０は、引っ張り応力により比較的容易に開裂する脆弱な層などである。剥離層１２０の基板１１０の端部（エッジ）１１０ｅ側の一端は、基板１１０の端部１１０ｅから例えば２．０ｍｍ以上の距離ｄ、基板１１０の内側に配置されている。剥離層１２０の基板１１０の中央部（センタ）側の他端、つまり、剥離層１２０の内周の直径は、距離Ｗ１である。
【００２０】
多層膜１３０は、基板１１０の距離Ｗ１より内側のデバイス領域１３０ｄに配置される半導体回路１３１を有する。多層膜１３０は、半導体回路１３１を含む複数の積層構造を有しており、上述のように、少なくとも最上層は絶縁層となっている。絶縁層の表面に金属から構成される端子を有する場合もある。
【００２１】
図３は、実施形態にかかる半導体装置２００の構成例を示す図である。図３（ａ）は半導体装置２００の断面図であり、（ｂ）は半導体装置２００の平面図である。ただし、図３（ｂ）においては多層膜２３０が省略されている。
【００２２】
図３に示すように、半導体装置２００は、基板２１０、剥離層２２０、及び多層膜２３０を備える。
【００２３】
基板２１０は、例えばシリコン基板等の半導体基板であってもよく、セラミック基板、またはガラス基板等であってもよい。基板２１０の直径は、例えば基板１１０の直径と略等しい。
【００２４】
剥離層２２０は、基板２１０の表面から所定深さであって、外周部２１０ｃを除く領域に配置されている。剥離層２２０は、引っ張り応力により比較的容易に開裂する脆弱な層などである。剥離層２２０の最外周の直径は距離Ｗ２である。基板２１０の外周部２１０ｃの幅は、上述の基板１１０の外周部１１０ｃの幅より狭い。剥離層２２０の直径である距離Ｗ２は、上述の剥離層１２０の内周の直径である距離Ｗ１より大きい。
【００２５】
上述のように、剥離層２２０は基板２１０の表面から所定深さにある。剥離層２２０の上層には、基板２１０の一部であるシリコン等の薄層２１０ｔが配置されている。
【００２６】
多層膜２３０は、基板２１０の距離Ｗ２より内側のデバイス領域２３０ｄに配置される半導体回路２３１を有する。多層膜２３０は、半導体回路２３１を含む複数の積層構造を有しており、上述のように、少なくとも最上層は絶縁層となっている。絶縁層の表面に金属から構成される端子を有する場合もある。半導体装置２００のデバイス領域２３０ｄは、上述の半導体装置１００のデバイス領域１３０ｄと略等しい大きさである。
【００２７】
（半導体装置の製造処理の例）
次に、図４〜図６を用いて、実施形態の半導体装置１００，２００，３００の製造処理の例について説明する。
【００２８】
図４は、実施形態の半導体装置１００の製造処理の手順の一例を示すフロー図である。
【００２９】
図４（ａ）に示すように、基板１１０を用意する。
【００３０】
図４（ｂ）に示すように、基板１１０上に多層膜１３０を形成する。多層膜１３０中の半導体回路１３１は、通常の半導体回路の製造手法を用いて形成することができる。
【００３１】
図４（ｃ）に示すように、基板１１０の外周部１１０ｃに剥離層１２０を形成する。剥離層１２０は、例えばバフによる研磨、または、フッ素系のエッチング液による浸食等により、多層膜１３０の表面を荒らすことにより形成される。このとき、表面粗さが５０ｎｍ以上であることが好ましい。
【００３２】
以上により、実施形態の半導体装置１００の製造処理が終了する。
【００３３】
図５は、実施形態の半導体装置２００の製造処理の手順の一例を示すフロー図である。
【００３４】
図５（ａ）に示すように、基板２１０を用意する。
【００３５】
図５（ｂ）に示すように、基板２１０の外周部２１０ｃを例えばレジスト膜２１０ｐ等で覆い、例えば水素イオン、酸素イオン、アルゴンイオン、ヘリウムイオン等のイオンを外周部２１０ｃ内側の基板２１０の所定深さにインプラ（注入）する。
【００３６】
または、焦点を基板２１０の所定深さに合わせたレーザを、外周部２１０ｃ内側の基板２１０に照射する。レーザ照射の場合には、レジスト膜２１０ｐは無くともよい。レーザが透過しないよう、反射率の高い金属層等で外周部２１０ｃを覆ってもよい。レーザ光は例えば紫外線とすることができる。レーザはパルス化して照射してもよい。このときのパルス幅は、例えばピコ秒、ナノ秒、またはフェムト秒などとすることができる。
【００３７】
イオンインプラまたはレーザ照射によって所定深さの基板２１０が改質され、脆弱な改質層２２０ｒとなる。その後、基板２１０をアニールして改質層２２０ｒを安定化させて剥離層２２０を形成する。アニール処理により安定化させることで、剥離層２２０が例えば半導体回路２３１の形成途中等に開裂してしまうことを抑制することができる。
【００３８】
図５（ｃ）に示すように、剥離層２００が内部に形成された基板２１０の薄層２１０ｔ上に、多層膜２３０を形成する。多層膜２３０中の半導体回路２３１は、通常の半導体回路の製造手法を用いて形成することができる。
【００３９】
以上により、実施形態の半導体装置２００の製造処理が終了する。
【００４０】
図６は、実施形態の半導体装置３００の製造処理の手順の一例を示すフロー図である。
【００４１】
図６（ａ）に示すように、上述のように形成された多層膜１３０，２３０を対向させて基板１１０，２１０を配置する。多層膜１３０，２３０の最表層の絶縁層は、例えばプラズマ処理等により活性化されている。
【００４２】
図６（ｂ）に示すように、活性化された絶縁層同士を接触させて、絶縁層により基板１１０，２１０を接合する。絶縁層が金属の端子等を有するときは端子同士も接合する。このときの接合手法は、Ｃｕ−Ｃｕ接合、Ａｕ−Ａｕ接合、Ｐｔ−Ｐｔ接合等の金属接合である。つまり、絶縁層が金属の端子等を有する場合、絶縁層間での接合と端子間での接合とのハイブリッド接合となる。
【００４３】
接合された基板１１０，２１０において、多層膜１３０，２３０のデバイス領域１３０ｄ，２３０ｄは互いに対向する位置に配置される。つまり、半導体回路１３１，２３１は互いに対向する。
【００４４】
接合された基板１１０，２１０において、剥離層１２０は、基板２１０の多層膜２３０の表面に接合される。上述のように剥離層１２０は表面荒れを有しており、多層膜２３０との接合面積は、平坦な面より減少している。このため、剥離層１２０と多層膜２３０との接合強度は他の領域より弱くなる。また、剥離層１２０，２２０の少なくとも一部は、上面視で互いに重なり合う部分ＯＬを有する。
【００４５】
図６（ｃ）に示すように、剥離層１２０，２２０に引っ張り応力を印加する。引っ張り応力は、例えば基板１１０，２１０の少なくとも一方をもう一方から引き離すことで印加することができる。このとき、基板１１０，２１０間にブレードを差し込んでもよい。または、基板１１０，２１０間にウォータジェット等の流体の吹き付けやエアブレード等の気体の吹き付けを行ってもよい。
【００４６】
これにより、接合強度の弱い剥離層１２０が、例えば基板１１０の端部１１０ｅ側から開裂して開裂溝ＣＬＶが生じる。開裂溝ＣＬＶは、剥離層１２０に沿って基板１１０の内側へ向かって延びていく。剥離層１２０，２２０が重なり合う部分ＯＬに達すると、開裂溝ＣＬＶは基板２１０側へ向かって延び、剥離層２２０へと達する。剥離層２２０に達した開裂溝ＣＬＶは、剥離層２２０に沿って基板２１０の内側へ向かって延びる。そして、最終的には、基板１１０，２１０全面の剥離層１２０，２２０が開裂して、基板１１０，２１０が分離される。
【００４７】
なお、剥離層１２０が開裂するときは、剥離層１２０の内部、剥離層１２０と多層膜１３０との界面、及び剥離層１２０と多層膜２３０との界面のいずれの部分で開裂してもよい。剥離層２２０が開裂するときは、剥離層２２０の内部、剥離層１３０と基板２１０との界面、及び剥離層２２０と薄層２１０ｔとの界面のいずれの部分で開裂してもよい。
【００４８】
図６（ｄ）に示すように、上記のように分離された基板１１０は、半導体回路１３１を含む多層膜１３０上に、基板２１０から分離し、半導体回路２３１を含む多層膜２３０が配置され、多層膜２３０上に薄層２１０ｔが配置される。つまり、基板１１０は、半導体回路１３１，２３１の両方を有することとなる。なお、外周部１１０ｃの多層膜１３０上には、開裂した剥離層１２０の一部または全部が存在していてもよい。また、薄層２１０ｔ上には、開裂した剥離層２２０の一部または全部が存在していてもよい。
【００４９】
その後、基板１１０は、表面を洗浄され、平坦化された後、ビア３４０及び外部端子３５０が形成されて半導体装置３００となる。なお、洗浄処理および平坦化処理によって、少なくとも剥離層１２０，２２０は基板１１０上から消失する。
【００５０】
また、上記のように分離された基板２１０の外周部２１０ｃの内側の領域からは、薄層２１０ｔ及び多層膜２３０が欠落する。つまり、基板２１０からは半導体回路２３１が失われる。なお、外周部２１０ｃの内側領域の基板２１０上には、開裂した剥離層２２０の一部または全部が存在していてもよい。また、外周部２１０ｃの多層膜２３０上には、開裂した剥離層１２０の一部または全部が存在していてもよい。
【００５１】
その後、基板２１０は、洗浄処理および平坦化処理等を経た後、再生基板として再利用される。
【００５２】
以上により、実施形態の半導体装置３００の製造処理が終了する。
【００５３】
（比較例）
比較例の半導体装置の製造処理においては、全面に形成された剥離層上に多層膜が形成された基板と、剥離層を有さずに多層膜が形成された基板とが用いられる。しかしながら、剥離層が基板の全面に形成されていると、例えば基板の接合前であっても、半導体回路の形成途中等に剥離層が開裂し、多層膜と基板とが分離してしまう場合がある。
【００５４】
実施形態の半導体装置２００は、外周部２１０ｃを除く領域に配置される剥離層２２０を備える。これにより、例えば半導体回路２３１を含む半導体回路２３１の形成途中に、多層膜２３０と基板２１０とが分離してしまうことが抑制される。よって、半導体装置２００の製造処理の歩留まりが向上する。
【００５５】
実施形態の半導体装置１００は、外周部１１０ｃに所定の幅で配置される剥離層１２０を備える。これにより、多層膜１３０，２３０同士が接合された後、基板２１０をより確実に分離させることができる。よって、半導体装置３００の製造処理の歩留まりが向上する。
【００５６】
実施形態の半導体装置３００は、基板１１０，２２０を分離して製造される。これにより、例えば基板２２０を研削除去することなく分離することができるので、基板２００の再利用が可能となる。よって、半導体装置３００の製造処理を低コスト化することができる。
【００５７】
（変形例１）
次に、図７を用いて、実施形態の変形例１の基板１１０への剥離層１２１の形成処理について説明する。変形例１は、多層膜１３０表面に端子１４０を有する場合の例である。
【００５８】
図７は、実施形態の変形例１にかかる剥離層１２１の形成処理の手順の一例を示すフロー図である。
【００５９】
図７（ａ）に示すように、基板１１０の多層膜１１０の表層部分に複数の溝１３０ｔｒを形成する。
【００６０】
図７（ｂ）に示すように、多層膜１１０上に、図示しないバリアメタルを介して、銅、金、白金等の金属層１４０ｍを形成し、金属層１４０ｍで溝１３０ｔｒを充填する。金属層１４０ｍは例えばめっき処理等により形成することができる。
【００６１】
図７（ｃ）に示すように、基板１１０の外周部１１０ｃを除く金属層１４０ｍ上にレジストパターン１１０ｐを形成し、外周部１１０ｃの金属層１４０ｍをウェットエッチングにより除去する。
【００６２】
図７（ｄ）に示すように、外周部１１０ｃの内側に残った金属層１４０ｍをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により除去し、溝１３０ｔｒ内のみが充填された端子１４０を形成する。外周部１１０ｃには、複数の溝１３０ｔｒを有する剥離層１２１が形成される。
【００６３】
剥離層１２１においても、複数の溝１３０ｔｒによって基板２１０の多層膜２３０との接合面積が減少し、接合強度を弱めることができる。
【００６４】
（変形例２）
次に、図８を用いて、実施形態の変形例２の基板２１０に配置される剥離層２２０について説明する。変形例２の剥離層２２０は、基板２１０上の所定層中に配置される点が、上述の実施形態とは異なる。
【００６５】
図８は、実施形態の変形例２にかかる基板２１０に配置される剥離層２２０を示す図である。図８に示すように、変形例２の基板２１０上には絶縁層２５０が配置されている。絶縁層２５０上には半導体層２６０が配置されている。半導体層２６０上には多層膜２３０が配置されている。
【００６６】
絶縁層２５０は、例えばＳｉＯ２層等であり、後述するように、半導体層２６０に剥離層２２０を形成する際の保護層として機能する。
【００６７】
半導体層２６０は、例えばポリシリコン層またはアモルファスシリコン層等である。半導体層２６０中には剥離層２２０が配置されている。
【００６８】
上述の実施形態では、基板２１０の所定深さにイオンをインプラし、あるいは、所定深さに焦点を合わせたレーザを照射し、基板２１０中に剥離層２２０を形成することとした。
【００６９】
しかし、変形例２の構成のように、絶縁層２５０で保護した基板２１０上方に剥離層２２０を導入するための半導体層２６０を設け、この半導体層２６０中に剥離層２２０を形成することもできる。これにより、基板２１０を保護しつつ、より確実に狙った層に剥離層２２０を形成することができる。
【００７０】
（変形例３）
次に、図９を用いて、実施形態の変形例３の基板２１０への剥離層２２１の形成処理について説明する。図９は、実施形態の変形例３にかかる剥離層２２１の形成処理の手順の一例を示すフロー図である。
【００７１】
図９（ａ）に示すように、基板２１０の外周部２１０ｃより内側の領域を除き、基板２１０の表裏面に、例えばシリコン酸化層等の絶縁層２４０を形成する。
【００７２】
図９（ｂ）に示すように、基板２１０の外周部２１０ｃより内側の領域を陽極酸化する。具体的には、例えば、フッ酸のエタノール溶液中で、基板２１０を陽極として電流を印加する。これにより、基板２１０の表層部分に数ｎｍ径の微細孔が形成され、基板２１０の表層がポーラス化したポーラス層２２１ｐｒが形成される。
【００７３】
図９（ｃ）に示すように、基板２１０裏面の絶縁層２４０を除去し、アニールによりポーラス層２２１ｐｒの表面を平坦化して剥離層２２１を形成する。剥離層２２１上にシリコン酸化層等の絶縁性の薄層２４０ｔを形成してもよい。
【００７４】
なお、変形例３の基板２１０においては、シリコン等の薄層２１０ｔを有さない。このため、基板１１０，２１０に形成する半導体回路のいずれかがＣＭＯＳトランジスタ等、半導体層の表層に拡散層を有するような構成を含む場合には、かかる半導体回路を基板１１０の方に形成することとする。
【００７５】
（変形例４）
変形例４においては、図１０を用いて、外周部に設けられる剥離層のバリエーションについて説明する。図１０は、実施形態の変形例４にかかる剥離層のバリエーションを示す図である。
【００７６】
図１０（ａ）に示すように、外周部の剥離層は基板１１０，２１０の両方に設けられてもよい。すなわち、基板１１０の剥離層１２０に加え、基板２１０において、基板１１０の剥離層１２０と対応する位置に剥離層２２２を配置してもよい。
【００７７】
剥離層２２２も、上述の実施形態および変形例１と同様、表面を荒らす処理、または金属の充填されない溝を形成する処理等により形成することができる。
【００７８】
図１０（ｂ）に示すように、外周部の剥離層に代えて、基板１１０，２１０間に空隙１２３を設けてもよい。すなわち、基板１１０の外周部１１０ｃの多層膜１３０を少なくとも一部除去し、空隙１２３を形成する。これにより、基板１１０，２１０が外周部１１０ｃ，２１０ｃで接合されないこととなり、実施形態の剥離層１２０と同様の効果を奏する。
【００７９】
図１０（ｂ）に示すように、基板２１０にも空隙２２３を設けてもよい。すなわち、基板１１０の外周部１１０ｃの空隙１２３に加えて、基板２１０の外周部２１０ｃにも空隙２２３を設ける。この場合、基板１１０の空隙１２３と同様、基板２１０においても、外周部２１０ｃの多層膜２３０を少なくとも一部除去し、空隙２２３を形成することができる。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１００，２００，３００…半導体装置、１１０，２１０…基板、１１０ｃ，２１０ｃ…外周部、１１０ｄ，２１０ｄ…デバイス領域、１１０ｅ，２１０ｅ…端部、１２０，２２０…剥離層、１３０，２３０…多層膜、１３１，２３１…半導体回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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