(57)【要約】【課題】チャネル半導体層と配線とを好適な態様で電気的に接続することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１方向に交互に設けられた複数の電極層および複数の絶縁層を含む第１膜と、前記第１膜内に電荷蓄積層を介して設けられ、前記第１方向に延びている複数の第１半導体層とを備える。前記装置はさらに、前記第１膜内に設けられ、前記第１方向に延びている第１配線と、前記第１膜の前記第１方向に、前記複数の第１半導体層と前記第１配線とに接するように設けられた第２半導体層とを備える。前記第２半導体層は、前記第１半導体層および前記第１配線側の第１表面と、前記第１半導体層および前記第１配線の反対側の第２表面とを有する。前記第１表面と前記第２表面は、前記第１半導体層の前記第１方向の領域と、前記第１配線の前記第１方向の領域とにわたって、凹凸を有する面となっている。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１方向に交互に設けられた複数の電極層および複数の絶縁層を含む第１膜と、
前記第１膜内に電荷蓄積層を介して設けられ、前記第１方向に延びている複数の第１半導体層と、
前記第１膜内に設けられ、前記第１方向に延びている第１配線と、
前記第１膜の前記第１方向に、前記複数の第１半導体層と前記第１配線とに接するように設けられた第２半導体層と、
を備え、
前記第２半導体層は、前記第１半導体層および前記第１配線側の第１表面と、前記第１半導体層および前記第１配線の反対側の第２表面とを有し、
前記第１表面と前記第２表面は、前記第１半導体層の前記第１方向の領域と、前記第１配線の前記第１方向の領域とにわたって、凹凸を有する面となっている、
半導体装置。
【請求項２】
前記第１膜の前記第１方向において、前記第２半導体層の表面に設けられた第１絶縁膜をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記第１膜の前記第１方向において、前記第１絶縁膜の表面に設けられた第１電極をさらに備える、請求項２に記載の半導体装置。
【請求項４】
前記第１膜外に設けられ、前記第１方向に延びている第２配線をさらに備え、
前記第１電極は、前記第１絶縁膜の表面に設けられており、かつ前記第２配線に接するように設けられている、請求項３に記載の半導体装置。
【請求項５】
前記第２半導体層は、ｎ型半導体層である、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２半導体層は、ｐ型半導体層である、請求項１から４のいずれか１項に記載の半導体装置。
【請求項７】
前記第２半導体層は、前記第１膜の表面に高誘電率絶縁膜を介して設けられている、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記高誘電率絶縁膜は、希土類元素を含む、請求項７に記載の半導体装置。
【請求項９】
前記複数の第１半導体層は、前記第１膜から前記第２半導体層内に突出した第１部分を含み、
前記第１配線は、前記第１膜から前記第２半導体層内に突出した第２部分を含み、
前記第２半導体層は、前記複数の第１半導体層の前記第１部分と、前記第１配線の前記第２部分とに接するように設けられている、請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記複数の第１半導体層と前記第１配線は、前記第１膜から前記第２半導体層内に突出していない、請求項１から８のいずれか１項に記載の半導体装置。
【請求項１１】
第１方向に交互に設けられた複数の電極層および複数の絶縁層を含む第１膜と、
前記第１膜内に電荷蓄積層を介して設けられ、前記第１方向に延びている複数の第１半導体層と、
前記第１膜内に設けられ、前記第１方向に延びている第１配線と、
前記第１膜の前記第１方向に、前記複数の第１半導体層と前記第１配線とに接するように設けられた第２半導体層と、
を備え、
前記第２半導体層は、前記第１半導体層および前記第１配線側の第１表面と、前記第１半導体層および前記第１配線の反対側の第２表面とを有し、
前記第１表面と前記第２表面は、前記第１半導体層の前記第１方向の領域と、前記第１配線の前記第１方向の領域とにわたって、平坦な面となっている、
半導体装置。
【請求項１２】
第１パッドを備える第１チップと、
前記第１パッド上に設けられた第２パッドを備える第２チップと、
を備え、
前記第２チップは、
第１方向に交互に設けられた複数の電極層および複数の絶縁層を含む第１膜と、
前記第１膜内に電荷蓄積層を介して設けられ、前記第１方向に延びている複数の第１半導体層と、
前記第１膜内に設けられ、前記第１方向に延びている第１配線と、
前記第１膜の前記第１方向に、前記複数の第１半導体層と前記第１配線とに接するように設けられた第２半導体層と、
前記第１膜の前記第１方向において、前記第２半導体層の表面に設けられた第１絶縁膜と、
前記第１膜の前記第１方向において、前記第１絶縁膜の表面に設けられた第１電極と、
を備える、半導体装置。
【請求項１３】
基板上に、第１方向に交互に設けられた複数の電極層および複数の絶縁層を含む第１膜を形成し、
前記第１膜内に電荷蓄積層を介して、前記第１方向に延びる複数の第１半導体層を形成し、
前記第１膜内に、前記第１方向に延びる第１配線を形成し、
前記基板を除去して、前記複数の第１半導体層と前記第１配線とを露出させ、
前記第１膜の前記第１方向に、前記複数の第１半導体層と前記第１配線とに接するように第２半導体層を形成する、
ことを含む半導体装置の製造方法。
【請求項１４】
前記第１膜の前記第１方向において、前記第２半導体層の表面に第１絶縁膜を形成することをさらに含む、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１膜の前記第１方向において、前記第１絶縁膜の表面に第１電極を形成することをさらに含む、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１膜外に、前記第１方向に延びる第２配線を形成することをさらに含み、
前記第１電極は、前記第１絶縁膜の表面に形成され、かつ前記第２配線に接するように形成される、請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
３次元メモリでは、チャネル半導体層と、ソース配線層などの配線とを、好適な態様で電気的に接続する方法が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開２０１７／００９２６５４号公報
【特許文献２】米国特許出願公開２０１７／００６９７３１号公報
【特許文献３】米国特許第８８４６５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チャネル半導体層と配線とを好適な態様で電気的に接続することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、第１方向に交互に設けられた複数の電極層および複数の絶縁層を含む第１膜と、前記第１膜内に電荷蓄積層を介して設けられ、前記第１方向に延びている複数の第１半導体層とを備える。前記装置はさらに、前記第１膜内に設けられ、前記第１方向に延びている第１配線と、前記第１膜の前記第１方向に、前記複数の第１半導体層と前記第１配線とに接するように設けられた第２半導体層とを備える。前記第２半導体層は、前記第１半導体層および前記第１配線側の第１表面と、前記第１半導体層および前記第１配線の反対側の第２表面とを有する。前記第１表面と前記第２表面は、前記第１半導体層の前記第１方向の領域と、前記第１配線の前記第１方向の領域とにわたって、凹凸を有する面となっている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の柱状部の構造を示す断面図である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図である。
【図４】第１実施形態の半導体装置の製造方法の詳細を示す断面図(1/3)である。
【図５】第１実施形態の半導体装置の製造方法の詳細を示す断面図(2/3)である。
【図６】第１実施形態の半導体装置の製造方法の詳細を示す断面図(3/3)である。
【図７】第２実施形態の半導体装置の構造を示す断面図である。
【図８】第３実施形態の半導体装置の構造を示す断面図である。
【図９】第４実施形態の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１〜図９において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。回路チップ２は、第１チップの例である。アレイチップ１は、第２チップの例である。
【０００９】
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の半導体層１２と、半導体層１２上のバックゲート絶縁膜１３と、バックゲート絶縁膜１３上のバックゲート電極１４とを備えている。バックゲート電極１４は、後述する選択ゲートＳＧと同様に、半導体層１２の電界制御用に用いられる。半導体層１２、バックゲート絶縁膜１３、およびバックゲート電極１４の詳細については後述する。アレイチップ１はさらに、メモリセルアレイ１１下の層間絶縁膜１５と、層間絶縁膜１５下の絶縁膜１６とを備えている。絶縁膜１６は、例えばシリコン酸化膜である。
【００１０】
回路チップ２は、アレイチップ１下に設けられている。回路チップ２は、絶縁膜１６下の絶縁膜１７と、絶縁膜１７下の層間絶縁膜１８と、層間絶縁膜１８下の基板１９とを備えている。絶縁膜１７は、例えばシリコン酸化膜である。基板１９は例えば、シリコン基板などの半導体基板である。
【００１１】
図１は、基板１９の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１９の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。＋Ｚ方向や−Ｚ方向は、第１方向の例である。
【００１２】
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、選択ゲートＳＧとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。アレイチップ１はさらに、メモリセルアレイ１１外の電極層として、上述したバックゲート電極１４を備えている。図１に示すように、各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続され、バックゲート電極１４は、コンタクトプラグ２４を介してバックゲート配線層２５と電気的に接続され、選択ゲートＳＧは、コンタクトプラグ２６を介して選択ゲート配線層２７と電気的に接続されている。ワード線ＷＬおよび選択ゲートＳＧを貫通する柱状部ＣＬは、プラグ２８を介してビット線ＢＬと電気的に接続され、かつ半導体層１２と電気的に接続されている。なお、ワード線ＷＬ、柱状部ＣＬ等の詳細については後述する。
【００１３】
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１９上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１９内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ２はさらに、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ３３と、これらのプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。回路チップ２はさらに、配線層３５上に設けられた複数のビアプラグ３６と、絶縁膜１７内でこれらのビアプラグ３６上に設けられた複数の金属パッド３７とを備えている。回路チップ２は、アレイチップ１を制御する制御回路（論理回路）として機能する。金属パッド３７は、第１パッドの例である。
【００１４】
アレイチップ１は、絶縁膜１６内で金属パッド３７上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２と、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３とを備えている。各ワード線ＷＬや各ビット線ＢＬは、配線層４３内の対応する配線と電気的に接続されている。アレイチップ１はさらに、配線層４３上に設けられ、複数の配線を含む配線層４４と、配線層４４上に設けられ、複数の配線を含む配線層４５と、配線層４５上に設けられたビアプラグ４６とを備えている。アレイチップ１はさらに、ビアプラグ４６上に設けられた金属パッド４７と、金属パッド４７やバックゲート電極１４を覆うパッシベーション膜４８とを備えている。パッシベーション膜４８は、例えばシリコン酸化膜であり、金属パッド４７の上面を露出させる開口部Ｐを有している。金属パッド４７は、図１の半導体装置の外部接続パッドであり、はんだボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。金属パッド４１は、第２パッドの例である。
【００１５】
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
【００１６】
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１５（図１）上に形成された積層膜５８を備えており、積層膜５８は、Ｚ方向に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを含んでいる。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。積層膜５８は第１膜の例であり、ワード線ＷＬは電極層の例である。
【００１７】
柱状部ＣＬは、Ｚ方向に延びるメモリ絶縁膜５７、チャネル半導体層５５、およびコア絶縁膜５６を備えており、メモリ絶縁膜５７は、ブロック絶縁膜５２、電荷蓄積層５３、およびトンネル絶縁膜５４を含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、積層膜５８の側面にブロック絶縁膜５２を介して形成されている。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜や金属絶縁膜である。チャネル半導体層５５は、第１半導体層の例である。電荷蓄積層５３は、電荷を蓄積可能であれば絶縁膜以外の層でもよい。
【００１８】
図３は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００１９】
図３は、複数個のアレイチップ１を含むアレイウェハＷ１と、複数個の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１は、半導体層１２、バックゲート絶縁膜１３、およびバックゲート電極１４を備えておらず、メモリセルアレイ１１上に基板２０を備えている。
【００２０】
まず、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、絶縁膜１６と絶縁膜１７とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３７とが接合される。
【００２１】
その後、基板２０をＣＭＰ（Chemical Mechanical Polishing）やウェットエッチングにより除去し、基板１９をＣＭＰやウェットエッチングにより薄膜化した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１の半導体装置が製造される。なお、半導体層１２、バックゲート絶縁膜１３、バックゲート電極１４、金属パッド４７、およびパッシベーション膜４８は、例えば基板２０の除去後にメモリセルアレイ１１上やビアプラグ４６上に形成される。
【００２２】
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１から図３を参照して前述した内容や、図４から図９を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
【００２３】
また、図１は、絶縁膜１６と絶縁膜１７との境界面や、金属パッド４１と金属パッド３７との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３７の側面の傾きや、金属パッド４１の側面と金属パッド３７との位置ずれを検出することで推定することができる。
【００２４】
図１や図３では、層間絶縁膜１５の下面に絶縁膜１６が形成されているが、絶縁膜１６は層間絶縁膜１５に含まれ一体化していてもよい。同様に、図１や図３では、層間絶縁膜１８の上面に絶縁膜１７が形成されているが、絶縁膜１７は層間絶縁膜１８に含まれ一体化していてもよい。
【００２５】
図４から図６は、第１実施形態の半導体装置の製造方法の詳細を示す断面図である。
【００２６】
図４は、図３と同様に、回路ウェハＷ２と貼り合わされる前のアレイウェハＷ１を示している。ただし、図３のアレイウェハＷ１は、図４のアレイウェハＷ１の上部と下部とを貼合のために反転させた状態を示している。すなわち、図４は反転前のアレイウェハＷ１を示し、図３は反転後のアレイウェハＷ１を示している。
【００２７】
本実施形態では、基板２０上にエッチングストッパ絶縁膜１０３を形成し、エッチングストッパ絶縁膜１０３上に積層膜５８を形成する（図４）。エッチングストッパ絶縁膜１０３は、例えばｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）である。ｈｉｇｈ−ｋ絶縁膜は、例えば希土類元素を含有する絶縁膜である。積層膜５８は、複数のワード線ＷＬと複数の絶縁層５１とを交互に含むように形成される。
【００２８】
次に、積層膜５８とエッチングストッパ絶縁膜１０３とを貫通する複数のホールおよびスリットをエッチングにより形成し、これらのホール内にメモリ絶縁膜５７、チャネル半導体層５５、およびコア絶縁膜５６を順に形成し、スリット内にソース絶縁膜１０１およびソース配線層１０２を順に形成する（図４）。その結果、Ｚ方向に延びる複数の柱状部ＣＬとソース配線層１０２が、積層膜５８およびエッチングストッパ絶縁膜１０３内に形成される。ソース絶縁膜１０１は例えばシリコン酸化膜であり、ソース配線層１０２は例えばポリシリコン層または金属層である。ソース配線層１０２は、第１配線の例である。
【００２９】
上述のホールやスリットを形成する際に基板２０のオーバーエッチングが生じると、ホールやスリットは積層膜５８（およびエッチングストッパ絶縁膜１０３）から基板２０内に突出する。図４は、このようなオーバーエッチングが生じた一例を示している。よって、各チャネル半導体層５５は、積層膜５８から基板２０内に突出した突出部分Ｐ１を含んでおり、ソース配線層１０２は、積層膜５８から基板２０内に突出した突出部分Ｐ２を含んでいる。突出部分Ｐ１は第１部分の例であり、突出部分Ｐ２は第２部分の例である。基板２０のオーバーエッチング量はホールやスリットごとにばらつくため、突出部分Ｐ１、Ｐ２の高さ（Ｚ方向の長さ）は互いに異なっている。
【００３０】
なお、積層膜５８を形成する際にはリプレイス工程を採用してもよい。この場合、エッチングストッパ絶縁膜１０３上に複数の犠牲層と複数の絶縁層５１とを交互に形成し、これら犠牲層、絶縁層５１、およびエッチングストッパ絶縁膜１０３内に複数の柱状部ＣＬとソース配線層１０２とを形成する。その後、犠牲層を除去して絶縁層５１間に複数の空洞を形成し、これらの空洞内に複数のワード線ＷＬを埋め込む。これにより、複数のワード線ＷＬと複数の絶縁層５１とを交互に含む積層膜５８が形成され、複数の柱状部ＣＬとソース配線層１０２が積層膜５８内に形成される。
【００３１】
次に、アレイウェハＷ１を回路ウェハＷ２に貼り合わせた後（図３参照）、図５と図６の工程を実施する。図５と図６の工程を実施する際、アレイウェハＷ１は、実際には柱状部ＣＬの底部が上部に位置するように保持される。しかしながら、図５と図６は、図４と比較しやすくするために、柱状部ＣＬの底部が下部に位置するように図示されている。そのため、図５と図６の工程を実施する際、柱状部ＣＬの底部は、実際には下部ではなく上部に位置し、エッチングストッパ絶縁膜１０３は、実際には積層膜５８の下面ではなく上面に位置することに留意されたい。また、このような理由から、図５と図６においてＺ方向を示す矢印は、図４とは異なり、紙面上下向きに図示されていることに留意されたい。
【００３２】
図５では、エッチングストッパ絶縁膜１０３をストッパに用いたウェットエッチングまたはドライエッチングにより、基板２０を除去する。ウェットエッチングは例えば、フッ酸水溶液またはアルカリ性水溶液を用いて行う。ドライエッチングは例えば、フッ素または塩素を含むガスを用いて行う。後にメモリ絶縁膜５７をエッチングする際にも、フッ酸水溶液、リン酸、あるいはフッ素または塩素を含むガスが用いられる。よって、エッチングストッパ絶縁膜１０３は、このような液体やガスによりエッチングされないまたはされにくい材料で形成することが好ましい。また、本実施形態のエッチングストッパ絶縁膜１０３は、後に形成される半導体層１２のキャリア濃度をゲート制御する機能も持たせるためにも用いられる。そのため、本実施形態のエッチングストッパ絶縁膜１０３は、ＺｒＯ膜やＨｆＯ膜などのｈｉｇｈ−ｋ絶縁膜とすることが望ましい（Ｚｒはジルコニウム、Ｈｆはハフニウムを表す）。図５のエッチングは、突出部分Ｐ１、Ｐ２を覆うメモリ絶縁膜５７やソース絶縁膜１０１が除去されるまで継続される。その結果、突出部分Ｐ１、Ｐ２の表面が露出する。
【００３３】
次に、エッチングストッパ絶縁膜１０３、チャネル半導体層５５の突出部分Ｐ１、およびソース配線層１０２の突出部分Ｐ２の表面に、半導体層１２を形成する（図６）。その結果、半導体層１２は、積層膜５８の表面にエッチングストッパ絶縁膜１０３を介して形成される。また、半導体層１２は、突出部分Ｐ１、Ｐ２に接するように形成されるため、チャネル半導体層５５とソース配線層１０２とに電気的に接続される。半導体層１２は、第２半導体層の例である。半導体層１２は例えば、ｐ型ポリシリコン層であり、１０ｎｍ以下の厚さを有する。半導体層１２は、ｎ型ポリシリコン層でもよい。
【００３４】
次に、半導体層１２の表面にバックゲート絶縁膜１３を形成し、バックゲート絶縁膜１３の表面にバックゲート電極１４を形成する（図６）。その結果、積層膜５８の表面に、エッチングストッパ絶縁膜１０３、半導体層１２、バックゲート絶縁膜１３、およびバックゲート電極１４が順に積層される。バックゲート絶縁膜１３は第１絶縁膜の例であり、バックゲート電極１４は第１電極の例である。バックゲート絶縁膜１３は、例えばシリコン酸化膜である。バックゲート電極１４は、例えば金属層である。
【００３５】
このように、図５と図６の工程では、基板２０を除去し、半導体層１２、バックゲート絶縁膜１３、およびバックゲート電極１４を形成する。その結果、突出部分Ｐ１、Ｐ２が、積層膜５８から半導体層１２、バックゲート絶縁膜１３、およびバックゲート電極１４内に突出した構造が実現される。その後、アレイウェハＷ１および回路ウェハＷ２が複数のチップに切断されて、図１の半導体装置となる。図６は、図１と同様に、第１実施形態の半導体装置の構造を示している。
【００３６】
以下、図６を参照して、本実施形態の半導体装置のさらなる詳細を説明する。
【００３７】
一般的な３次元メモリでは、基板上に、メモリ絶縁膜、チャネル半導体層、およびコア絶縁膜を順に含む柱状部を形成する場合、メモリ絶縁膜の底部に開口部を形成し、開口部内にチャネルボディ層を埋め込むことがある。これにより、チャネル半導体層がチャネルボディ層を介して基板と電気的に接続される。さらには、ソース配線層も基板と電気的に接続される。その結果、チャネル半導体層とソース配線層とが互いに電気的に接続される。しかしながら、複数の柱状部を埋め込む複数のホールの深さがばらつくと、３次元メモリが正常に動作しなくなる場合がある。理由は、これらの柱状部のチャネル半導体層のうち、チャネルボディ層が深い位置にあるチャネル半導体層にキャリア電子が到達しにくくなるからである。
【００３８】
そこで、本実施形態では、基板２０を除去し、さらには突出部分Ｐ１、Ｐ２を覆うメモリ絶縁膜５７を除去し、突出部分Ｐ１、Ｐ２の表面を露出させる（図５）。そして、突出部分Ｐ１、Ｐ２の露出した表面に半導体層１２を形成する（図６）。これにより、各柱状部（メモリストリング）ＣＬのチャネル半導体層５５とソース配線層１０２とが、半導体層１２により互いに電気的に接続される。本実施形態の半導体層１２は、１０ｎｍ以下の厚さを有するシリコン薄膜である。
【００３９】
半導体層１２は、バックゲート絶縁膜１３とバックゲート電極１４により覆われており、これらはＭＯＳ（Metal-Oxide-Semiconductor）構造を構成している。同様に、半導体層１２と、エッチングストッパ絶縁膜１０３と、エッチングストッパ絶縁膜１０３に最も近い位置にあるワード線ＷＬも、別のＭＯＳ構造を構成している。本実施形態では、バックゲート電極１４とこのワード線ＷＬによりチャネル半導体層５５内と半導体層１２内にキャリアパスを形成してソース配線層１０２に接続させる。これにより、３次元メモリの好適な動作を実現することが可能となる。なお、エッチングストッパ絶縁膜１０３に最も近い位置にあるワード線ＷＬは、正確にはワード線ＷＬではなく選択線として機能するが、他のワード線ＷＬと同じ材料で形成されているため、便宜上「ワード線ＷＬ」と表記している。
【００４０】
この場合、半導体層１２の厚さは、上述のように１０ｎｍ以下であることが好ましい。理由は、突出部分Ｐ１間にバックゲート電極１４を入り込ませる空間を確保するためと、半導体層１２内に生じる反転層の厚さが数ｎｍであるためである。半導体層１２が厚いと、電荷蓄積層や反転層がＺ方向に断ち切れてしまい、セル電流を低下させる可能性があるからである。
【００４１】
また、半導体層１２をｐ型拡散層とすることが望ましい理由は、メモリセル内のデータを消去する際にチャネル半導体層５５にホールを供給するためである。半導体層１２をｎ型拡散層とする場合には、例えば、選択ゲートＳＧのゲートエッジでホールを生成させるＧＩＤＬ（Gate Induced Drain Leakage）消去という動作が必要となる。
【００４２】
チャネル半導体層５５は、不純物原子を含むことが好ましい。例えば、チャネル半導体層５５内の底部（例えば突出部分Ｐ１）にｐ型の高濃度拡散層を設けることで、上記の断ち切れを抑制することが可能となる。
【００４３】
半導体層１２も、不純物原子を含むことが好ましい。そのため、半導体層１２も、ｐ型不純物を含んでいる。これにより、上記の断ち切れをより効果的に抑制することが可能となる。
【００４４】
なお、本実施形態では、配線層３４、３５、４３、４４、４５や金属パッド３７、４１、４７をＣｕ（銅）層とする場合がある。この場合、Ｃｕ層への熱の影響を避けるために、チャネル半導体層５５や半導体層１２をｐ型拡散層とする熱処理を行うことが難しい場合がある。この場合、ｐ型拡散層の熱処理をレーザー加熱やマイクロ波加熱により行うことで、Ｃｕ層への熱の影響を避けつつ熱処理を行うことが可能となる。これにより、ｐ型拡散層として良質なポリシリコン層を形成することが可能となる。この熱処理の例は、半導体層内にｐ型不純物（例えばボロン、アルミニウム、インジウムなどのIII族元素）を拡散させるための熱処理や、低温で非晶質で形成した半導体層を結晶化させるための熱処理である。この熱処理は例えば、ランプ加熱などの極短時間の加熱処理でもよい。
【００４５】
次に、図１を再び参照して、バックゲート電極１４とバックゲート配線層２５との間のコンタクトプラグ（ゲート線、ゲートコンタクトプラグ）２４について説明する。
【００４６】
ゲート線２４は、層間絶縁膜１５内に形成されており、メモリセルアレイ１１の積層膜５８（図２）外に位置している。ゲート線２４は、例えばポリシリコン層または金属層である。ゲート線２４は、Ｚ方向に延びており、エッチングストッパ絶縁膜１０３（図４）を貫通してバックゲート電極１４に接触している。ゲート線２４は、第２配線の例である。本実施形態のゲート線２４は、柱状部ＣＬやソース配線層１０２と同様に図４の工程で形成される。
【００４７】
上述のように、本実施形態では、アレイウェハＷ１を回路ウェハＷ２に貼り合わせた後に、図５と図６の工程を実施する。図５の工程では、基板２０を除去するとともに、突出部分Ｐ１、Ｐ２を覆うメモリ絶縁膜５７やソース絶縁膜１０１を除去する。図６の工程では、エッチングストッパ絶縁膜１０３および突出部分Ｐ１、Ｐ２の表面に半導体層１２を形成し、半導体層１２の表面にバックゲート絶縁膜１３を形成し、バックゲート絶縁膜１３の表面にバックゲート電極１４を形成する。
【００４８】
この際、半導体層１２とバックゲート絶縁膜１３は、ゲート線２４を覆わないように形成される。あるいは、ゲート線２４の表面に半導体層１２および／またはバックゲート絶縁膜１３を形成した後、バックゲート電極１４の形成前にゲート線２４の表面から半導体層１２および／またはバックゲート絶縁膜１３を除去する。その結果、バックゲート電極１４は、ゲート線２４に接触するようにゲート線２４の表面に形成される。これにより、バックゲート電極１４を、ＭＯＳ構造の一部として機能させつつ、ゲート線２４と電気的に接続することが可能となる。
【００４９】
本実施形態では、アレイウェハＷ１を回路ウェハＷ２に貼り合わせることで、アレイウェハＷ１内のゲート線２４が、回路ウェハＷ２内の論理回路（ＣＭＯＳ回路）と電気的に接続される。よって、図６の工程では、バックゲート電極１４がゲート線２４を介して回路ウェハＷ２と電気的に接続される。本実施形態のバックゲート電極１４は、図１の金属パッド４８と同じ金属層で形成されてもよい。
【００５０】
以上のように、本実施形態の半導体装置は、積層膜５８の底面側に、チャネル半導体層５５とソース配線層１０２とに接するように設けられた半導体層１２を備えている。よって、本実施形態によれば、チャネル半導体層１０２とソース配線層１０２とを好適な態様で電気的に接続することが可能となる。
【００５１】
例えば、本実施形態によれば、選択ゲートＳＧとバックゲート電極１０６のダブルゲートの電界制御によって半導体層１２に電子層を形成することで、突出部分Ｐ１の深さが異なる複数のチャネル半導体層１０２を、同じ半導体層１２によりソース配線層１０２に電気的に接続することが可能となる。
【００５２】
また、メモリ絶縁膜の底部に開口部を形成し、開口部内にチャネルボディ層を埋め込む場合には、開口部の開口不良が生じる可能性がある。一方、本実施形態によれば、突出部分Ｐ１を覆うメモリ絶縁膜５７を除去することで、このような開口不良の発生を回避することが可能となる。また、メモリ絶縁膜の底部の開口部は積層膜が厚くなると形成しにくくなるのに対し、突出部分Ｐ１を覆うメモリ絶縁膜５７は積層膜５８が厚くなっても除去しやすい。よって、本実施形態のこの構造には、積層膜５８が厚くなっても実現しやすいという利点がある。
【００５３】
（第２実施形態）
図７は、第２実施形態の半導体装置の構造を示す断面図である。
【００５４】
本実施形態の図７は、第１実施形態の図６に対応している。ただし、本実施形態では、半導体層１２の表面にバックゲート絶縁膜１３とバックゲート電極１４を形成しない。また、第１実施形態の半導体層１２が薄く形成されているのに対し、本実施形態の半導体層１２は厚く形成されている。また、本実施形態では、半導体層１２の表面に金属層１０４が形成されている。金属層１０４は例えば、アルミニウム層などの低抵抗な層である。
【００５５】
半導体層１２は、チャネル半導体層５５およびソース配線層１０２側の第１表面と、チャネル半導体層５５およびソース配線層１０２の反対側の第２表面とを有している。図７にて、第１表面は、半導体層１２の−Ｚ方向の表面であり、第２表面は、半導体層１２の＋Ｚ方向の表面である。
【００５６】
本実施形態の第１表面と第２表面は、第１実施形態と同様に、突出部分Ｐ１、Ｐ２の影響で凹凸を有している。具体的には、本実施形態の第１表面と第２表面は、半導体層５５の＋Ｚ方向の領域と、ソース配線層１０２の＋Ｚ方向の領域とにわたって、凹凸を有する面となっている。ただし、半導体層１２の厚さは、これらの領域においてもおおむね一定となる。以上は、金属層１０４についても同様に成り立ち、金属層１０４の代わりに別の層を半導体層１２の表面に形成する場合にも同様に成り立つ（例えば、第１実施形態のバックゲート絶縁膜１３やバックゲート電極１４）。
【００５７】
なお、第２表面の凹凸は、半導体層１２が厚くなるほど緩和されると考えられる。すなわち、半導体層１２が厚くなるほど、第２表面の形状は平坦な形状に近付いていく。半導体層１２の第２表面の凹凸が緩和されると、金属層１０４の両表面の凹凸も緩和されることとなる。
【００５８】
本実施形態の構造は例えば、バックゲート電極１４なしで３次元メモリを適切に動作させることができる場合に採用可能である。例えば、チャネル半導体層５５と半導体層１２をいずれもｎ型拡散層とする場合に、本実施形態の構造が採用される。また、本実施形態によれば、半導体層１２の表面に金属層１０４を形成することで、電流の長距離輸送を容易にすることが可能となる。
【００５９】
（第３実施形態）
図８は、第３実施形態の半導体装置の構造を示す断面図である。
【００６０】
本実施形態の図８は、第２実施形態の図７に対応している。ただし、本実施形態のチャネル半導体層５５およびソース配線層１０２は、積層膜５８から半導体層１２内に突出していない、すなわち、突出部分Ｐ１、Ｐ２を有していない。このような構造は例えば、基板２０を除去する際に突出部分Ｐ１、Ｐ２がなくなるまでＣＭＰやウェットエッチングを継続することで実現できる。
【００６１】
半導体層１２は、チャネル半導体層５５およびソース配線層１０２側の第１表面と、チャネル半導体層５５およびソース配線層１０２の反対側の第２表面とを有している。図８にて、第１表面は、半導体層１２の−Ｚ方向の表面であり、第２表面は、半導体層１２の＋Ｚ方向の表面である。
【００６２】
本実施形態の第１表面と第２表面は、突出部分Ｐ１、Ｐ２の影響を受けないため、凹凸を有していない。具体的には、本実施形態の第１表面と第２表面は、半導体層５５の＋Ｚ方向の領域と、ソース配線層１０２の＋Ｚ方向の領域とにわたって、平坦な面となっている。半導体層１２の厚さは、これらの領域においておおむね一定となる。以上は、金属層１０４についても同様に成り立ち、金属層１０４の代わりに別の層を半導体層１２の表面に形成する場合にも同様に成り立つ。
【００６３】
本実施形態によれば、突出部分Ｐ１、Ｐ２を除去することで、複数の柱状部ＣＬにおけるセル電流のばらつきを減少させることが可能となる。一方、第２実施形態によれば、チャネル半導体層５５と半導体層１２との接触面積や、ソース配線層１０２と半導体層１２との接触面積を広くすることで、上述の断ち切れをより効果的に抑制することが可能となる。
【００６４】
なお、本実施形態の半導体装置は、第１実施形態と同様に、バックゲート絶縁膜１３とバックゲート電極１４とをさらに備えていてもよい。
【００６５】
（第４実施形態）
図９は、第４実施形態の半導体装置の構造を示す断面図である。
【００６６】
本実施形態の図９は、第３実施形態の図８に対応している。本実施形態のチャネル半導体層５５およびソース配線層１０２は、第２実施形態と同様に、積層膜５８から半導体層１２内に突出していない、すなわち、突出部分Ｐ１、Ｐ２を有していない。ただし、本実施形態のチャネル半導体層５５およびソース配線層１０２の表面（底面）は、エッチングストッパ絶縁膜１０３の表面（底面）に対してリセスされている。符号Ｐ３、Ｐ４はそれぞれ、チャネル半導体層５５およびソース配線層１０２に対する半導体層１２の突出部分を示している。このような構造は例えば、基板２０を除去する際に、ＣＭＰに起因するディッシングやウェットエッチングに起因するオーバーエッチングとして生じる。
【００６７】
半導体層１２は、チャネル半導体層５５およびソース配線層１０２側の第１表面と、チャネル半導体層５５およびソース配線層１０２の反対側の第２表面とを有している。図９にて、第１表面は、半導体層１２の−Ｚ方向の表面であり、第２表面は、半導体層１２の＋Ｚ方向の表面である。
【００６８】
本実施形態の第１表面と第２表面は、突出部分Ｐ３、Ｐ４の影響で凹凸を有している。具体的には、本実施形態の第１表面と第２表面は、半導体層５５の＋Ｚ方向の領域と、ソース配線層１０２の＋Ｚ方向の領域とにわたって、凹凸を有する面となっている。ただし、半導体層１２の厚さは、これらの領域においてもおおむね一定となる。以上は、金属層１０４についても同様に成り立ち、金属層１０４の代わりに別の層を半導体層１２の表面に形成する場合にも同様に成り立つ。
【００６９】
なお、第２表面の凹凸は、半導体層１２が厚くなるほど緩和されると考えられる。すなわち、半導体層１２が厚くなるほど、第２表面の形状は平坦な形状に近付いていく。半導体層１２の第２表面の凹凸が緩和されると、金属層１０４の両表面の凹凸も緩和されることとなる。
【００７０】
本実施形態によれば、突出部分Ｐ１、Ｐ２を除去することで、第３実施形態と同様に、複数の柱状部ＣＬにおけるセル電流のばらつきを減少させることが可能となる。
【００７１】
なお、本実施形態の半導体装置は、第１実施形態と同様に、バックゲート絶縁膜１３とバックゲート電極１４とをさらに備えていてもよい。
【００７２】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００７３】
１：アレイチップ、２：回路チップ、１１：メモリセルアレイ、１２：半導体層、
１３：バックゲート絶縁膜、１４：バックゲート電極、１５：層間絶縁膜、
１６：絶縁膜、１７：絶縁膜、１８：層間絶縁膜、１９：基板、２０：基板、
２１：階段構造部、２２：コンタクトプラグ、２３：ワード配線層、
２４：コンタクトプラグ、２５：バックゲート配線層、
２６：コンタクトプラグ、２７：選択ゲート配線層、２８：プラグ、
３１：トランジスタ、３２：ゲート電極、３３：プラグ、
３４：配線層、３５：配線層、３６：ビアプラグ、３７：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：配線層、
４５：配線層、４６：ビアプラグ、４７：金属パッド、４８：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、５４：トンネル絶縁膜、
５５：チャネル半導体層、５６：コア絶縁膜、５７：メモリ絶縁膜、５８：積層膜、
１０１：ソース絶縁膜、１０２：ソース配線層、
１０３：エッチングストッパ絶縁膜、１０４：金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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