(57)【要約】【課題】垂直転送時間を長くすることなく、先送り現象及び飽和電荷量の減少を回避することができる固体撮像装置を提供する。【解決手段】実施形態の固体撮像装置は、第１の画素列と、第２の画素列と、第３の画素列と、を有し、第１の画素列と第２の画素列との画素列間距離、及び、第２の画素列と第３の画素列との画素列間距離が２ライン構成の固体撮像装置である。固体撮像装置は、第１、第２の及び第３の画素列に蓄積された電荷を垂直転送する垂直転送タイミング期間において、第１から第６のＣＣＤレジスタの第１の蓄積部に入力する第１の制御パルスのＨｉ期間と、第２の蓄積部に入力する第２の制御パルスのＨｉ期間とが重ならないように、第１から第６のＣＣＤレジスタに第１の制御パルス及び第２の制御パルスを入力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の画素列と、第２の画素列と、第３の画素列と、を有し、前記第１の画素列と前記第２の画素列との画素列間距離、及び、前記第２の画素列と前記第３の画素列との画素列間距離が２ライン構成の固体撮像装置であって、
前記第１の画素列の奇数画素の電荷を保持する第１のＣＣＤレジスタと、
前記第１の画素列の偶数画素の電荷を保持する第２のＣＣＤレジスタと、
前記第２の画素列の奇数画素の電荷を保持する第３のＣＣＤレジスタと、
前記第２の画素列の偶数画素の電荷を保持する第４のＣＣＤレジスタと、
前記第３の画素列の奇数画素の電荷を保持する第５のＣＣＤレジスタと、
前記第３の画素列の偶数画素の電荷を保持する第６のＣＣＤレジスタと、
を有し、
前記第１、前記第２の及び前記第３の画素列に蓄積された電荷を垂直転送する垂直転送タイミング期間において、前記第１から前記第６のＣＣＤレジスタの第１の蓄積部に入力する第１の制御パルスのＨｉ期間と、第２の蓄積部に入力する第２の制御パルスのＨｉ期間とが重ならないように、前記第１から前記第６のＣＣＤレジスタに前記第１の制御パルス及び前記第２の制御パルスを入力することを特徴とする固体撮像装置。
【請求項２】
前記第１の画素列の第１の方向に隣接して、前記第１の画素列の奇数画素及び偶数画素の電荷を読み出す第１の転送ゲートを配置し、
前記第２の画素列の前記第１の方向に隣接して、前記第２の画素列の奇数画素の電荷を読み出す第２の転送ゲートを配置し、
前記第２の画素列の前記第１の方向とは逆の第２の方向に隣接して、前記第２の画素列の偶数画素の電荷を読み出す第３の転送ゲートを配置し、
前記第３の画素列の前記第２の方向に隣接して、前記第３の画素列の奇数画素及び偶数画素の電荷を読み出す第４の転送ゲートを配置したことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１のＣＣＤレジスタ、前記第２のＣＣＤレジスタ及び前記第３のＣＣＤレジスタは、前記第１の方向に配置され、
前記第４のＣＣＤレジスタ、前記第５のＣＣＤレジスタ及び前記第６のＣＣＤレジスタは、前記第２の方向に配置されていることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
第１のストレージ部と、
第２のストレージ部と、
前記第１のストレージ部に溜まった暗時電荷を排出するための第１のドレイン部と、
前記第２のストレージ部に溜まった暗時電荷を排出するための第２のドレイン部と、
を更に有することを特徴とする請求項１から請求項３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記第１の画素列が青に対応する画素列であり、前記第２の画素列が緑に対応する画素列であり、前記第３の画素列が赤に対応する画素列であることを特徴とする請求項１から請求項４のいずれか１項に記載の固体撮像装置。
【請求項６】
第１の画素列と、第２の画素列と、第３の画素列と、前記第１の画素列の奇数画素の電荷を保持する第１のＣＣＤレジスタと、前記第１の画素列の偶数画素の電荷を保持する第２のＣＣＤレジスタと、前記第２の画素列の奇数画素の電荷を保持する第３のＣＣＤレジスタと、前記第２の画素列の偶数画素の電荷を保持する第４のＣＣＤレジスタと、前記第３の画素列の奇数画素の電荷を保持する第５のＣＣＤレジスタと、前記第３の画素列の偶数画素の電荷を保持する第６のＣＣＤレジスタと、有し、前記第１の画素列と前記第２の画素列との画素列間距離、及び、前記第２の画素列と前記第３の画素列との画素列間距離が２ライン構成の固体撮像装置の制御方法であって、
前記第１、前記第２の及び前記第３の画素列に蓄積された電荷を垂直転送する垂直転送タイミング期間において、前記第１から前記第６のＣＣＤレジスタの第１の蓄積部に入力する第１の制御パルスのＨｉ期間と、第２の蓄積部に入力する第２の制御パルスのＨｉ期間とが重ならないように、前記第１から前記第６のＣＣＤレジスタに前記第１の制御パルス及び前記第２の制御パルスを入力することを特徴とする固体撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置及び固体撮像装置の制御方法に関する。
【背景技術】
【０００２】
リニアイメージセンサは、画像情報を１次元的に読み取り、アナログ信号に変換し、時系列で出力する固体撮像装置である。リニアイメージセンサは、ファクシミリ、デジタル複写機、イメージスキャナ等、画像の読み取りに必須なデバイスとして知られている。また、このような固体撮像装置として、画素列間距離が２ライン構成であって、かつ、ＲＧＢの３ラインの画素列を備えた３ライン固体撮像装置が知られている。
【０００３】
画素列間距離が２ライン構成の３ライン固体撮像装置において、従来、信号電荷の垂直転送パルスタイミングでは、電荷量が多い時に垂直転送動作が完了する前に、ＣＣＤレジスタにて１ｂｉｔ前へ電荷が漏れる現象（先送り現象）が発生し、更にＣＣＤレジスタの飽和電荷量を減少させる不具合がおきていた。また、タイミング調整にて先送り現象を回避しようとすると、垂直転送時間が長くなってしまうという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−４９７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、実施形態は、垂直転送時間を長くすることなく、先送り現象及び飽和電荷量の減少を回避することができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の固体撮像装置は、第１の画素列と、第２の画素列と、第３の画素列と、を有し、第１の画素列と第２の画素列との画素列間距離、及び、第２の画素列と第３の画素列との画素列間距離が２ライン構成の固体撮像装置である。固体撮像装置は、第１、第２の及び第３の画素列に蓄積された電荷を垂直転送する垂直転送タイミング期間において、第１から第６のＣＣＤレジスタの第１の蓄積部に入力する第１の制御パルスのＨｉ期間と、第２の蓄積部に入力する第２の制御パルスのＨｉ期間とが重ならないように、第１から第６のＣＣＤレジスタに第１の制御パルス及び第２の制御パルスを入力する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る固体撮像装置の構成の一例を示す図である。
【図２】電荷の垂直転送に関わる、第２の画素列の上側部分の詳細な構成の一例を示す模式的な図である。
【図３】電荷の垂直転送に関わる、第３の画素列の下側部分の詳細な構成の一例を示す模式的な図である。
【図４】従来の電荷転送のパルスタイミングの一例を示す波形図である。
【図５】第１の実施形態の電荷転送のパルスタイミングの一例を示す波形図である。
【図６】第２の実施形態に係る固体撮像装置の構成の一例を示す図である。
【図７】電荷の垂直転送に関わる、第２の画素列の上側部分の詳細な構成の一例を示す模式的な図である。
【図８】電荷の垂直転送に関わる、第２の画素列の下側部分の詳細な構成の一例を示す模式的な図である。
【図９】第２の実施形態の電荷転送のパルスタイミングの一例を示す波形図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態について詳細に説明する。  
（第１の実施形態）
まず、図１に基づき、第１の実施形態に係る固体撮像装置の構成を説明する。  
図１は、第１の実施形態に係る固体撮像装置の構成の一例を示す図である。
【０００９】
本実施形態の固体撮像装置１は、第１の画素列１０と、第２の画素列１１と、第３の画素列１２と、第１のＳＴ部１３と、第２のＳＴ部１４と、第１のＣＣＤレジスタ１５と、第２のＣＣＤレジスタ１６と、第３のＣＣＤレジスタ１７と、第４のＣＣＤレジスタ１８と、第５のＣＣＤレジスタ１９と、第６のＣＣＤレジスタ２０と、第１のドレイン部２１と、第２のドレイン部２２とを有して構成されている。
【００１０】
本実施形態の固体撮像装置１は、ＲＧＢの３つの画素列を有する３ライン固体撮像装置であり、第１の画素列１０上に青（Ｂ）のカラーフィルタが設けられ、第２の画素列１１上に緑（Ｇ）のカラーフィルタが設けられ、第３の画素列１２上に赤（Ｒ）のカラーフィルタが設けられている。すなわち、第１の画素列１０は青に対応する画素列であり、第２の画素列１１は緑に対応する画素列であり、第３の画素列１２は、赤に対応する画素列である。
【００１１】
また、本実施形態の固体撮像装置１は、画素列間距離が２ラインの構成になっている。具体的には、図１に示すように、第２の画素列１１及び第３の画素列１２の画素のＹ軸方向（縦方向）の長さをＡとしたときに、第２の画素列１１の画素の中心と、第３の画素列１２の画素の中心とのＹ軸方向（縦方向）の距離が２Ａの場合、画素列間距離（ライン間距離）が２ライン構成となる。なお、本実施形態では、第１の画素列１０及び第２の画素列１１の画素列間距離も２ライン構成となっている。このように、本実施形態の固体撮像装置１は、画素列間距離が２ライン構成の３ライン固体撮像装置となっている。
【００１２】
第１の画素列１０と第１のＳＴ部１３との間には、ＳＨ１ゲート２３及びＳＨ１Ｂゲート２４が配置されている。また、第１の画素列１０と第２の画素列１１との間には、ＳＨ２ゲート２５及びＳＨ２Ｂゲート２６が配置されている。また、第２の画素列１２と第２のＳＴ部１４との間には、ＳＨ３ゲート２７及びＳＨ３Ｂゲート２８が配置されている。
【００１３】
第１のＳＴ部１３と第４のＣＣＤレジスタ１８との間には、ＳＨ０１Ｏ／ＳＨ０１Ｅゲート２９が配置されている。また、第２のＳＴ部１４と第６のＣＣＤレジスタ２０との間には、ＳＨ０３Ｏ／ＳＨ０３Ｅゲート３０が配置されている。
【００１４】
第４のＣＣＤレジスタ１８と第３のＣＣＤレジスタ１７との間には、ＴＧゲート部３１が配置されている。第３のＣＣＤレジスタ１７と第２のＣＣＤレジスタ１６との間には、ＴＧゲート部３２が配置されている。第２のＣＣＤレジスタ１６と第１のＣＣＤレジスタ１５との間には、ＴＧゲート部３３が配置されている。第１のＣＣＤレジスタ１５と第１のドレイン部２１との間には、ＴＧゲート部３４及びＤＧゲート部３５が配置されている。
【００１５】
第６のＣＣＤレジスタ２０と第５のＣＣＤレジスタ１９との間には、ＴＧゲート部３６が配置されている。第５のＣＣＤレジスタ１９と第２のドレイン部２２との間には、ＴＧゲート部３７及びＤＧゲート部３８が配置されている。
【００１６】
また、固体撮像装置１は、第１の変換部である第１のＦＤ部３９、第２の変換部である第２のＦＤ部４０、第３の変換部である第３のＦＤ部４１、第４の変換部である第４のＦＤ部４２、第５の変換部である第５のＦＤ部４３、第６の変換部である第６のＦＤ部４４、第１のクランプ回路４５、第２のクランプ回路４６、第３のクランプ回路４７、第４のクランプ回路４８、第５のクランプ回路４９、及び、第６のクランプ回路５０を有して構成されている。
【００１７】
第１の画素列１０及び第２の画素列１１に蓄積された電荷は、第１の方向（図１のＹ軸の上方向）に垂直転送される。一方、第３の画素列１２に蓄積された電荷は、第１の方向とは１８０°逆の方向である第２の方向（図１のＹ軸の下方向）に垂直転送される。
【００１８】
第１のＣＣＤレジスタ１５には、第１の画素列１０の奇数画素の電荷が垂直転送され保持される。第２のＣＣＤレジスタ１６には、第１の画素列１０の偶数画素の電荷が垂直転送され保持される。
【００１９】
また、第３のＣＣＤレジスタ１７には、第２の画素列１１の奇数画素の電荷が垂直転送され保持される。第４のＣＣＤレジスタ１８には、第２の画素列１１の偶数画素の電荷が垂直転送され保持される。
【００２０】
また、第５のＣＣＤレジスタ１９には、第３の画素列１２の奇数画素の電荷が垂直転送され保持される。第６のＣＣＤレジスタ２０には、第３の画素列１２の偶数画素の電荷が垂直転送され保持される。
【００２１】
第１のＣＣＤレジスタ１５に垂直転送された電荷は、第１のＦＤ部３９に水平転送され、第１のＦＤ部３９により電荷から電圧信号に変換され、第１のクランプ回路４５に入力される。第１のクランプ回路４５は、入力された電圧信号をクランプ、すなわち、所定の電圧振幅に抑制して出力する。
【００２２】
第２のＣＣＤレジスタ１６に垂直転送された電荷は、第２のＦＤ部４０に水平転送され、第２のＦＤ部４０により電荷から電圧信号に変換され、第２のクランプ回路４６に入力される。第２のクランプ回路４６は、入力された電圧信号をクランプして出力する。
【００２３】
第３のＣＣＤレジスタ１７に垂直転送された電荷は、第３のＦＤ部４１に水平転送され、第３のＦＤ部４１により電荷から電圧信号に変換され、第３のクランプ回路４７に入力される。第３のクランプ回路４７は、入力された電圧信号をクランプして出力する。
【００２４】
第４のＣＣＤレジスタ１８に垂直転送された電荷は、第４のＦＤ部４２に水平転送され、第４のＦＤ部４２により電荷から電圧信号に変換され、第４のクランプ回路４８に入力される。第４のクランプ回路４８は、入力された電圧信号をクランプして出力する。
【００２５】
第５のＣＣＤレジスタ１９に垂直転送された電荷は、第５のＦＤ部４３に水平転送され、第５のＦＤ部４３により電荷から電圧信号に変換され、第５のクランプ回路４９に入力される。第５のクランプ回路４９は、入力された電圧信号をクランプして出力する。
【００２６】
第６のＣＣＤレジスタ２０に垂直転送された電荷は、第６のＦＤ部４４に水平転送され、第６のＦＤ部４４により電荷から電圧信号に変換され、第６のクランプ回路５０に入力される。第６のクランプ回路５０は、入力された電圧信号をクランプして出力する。
【００２７】
また、固体撮像装置１は、ロジック回路５１を有して構成されている。ロジック回路５１は、ＳＨ１ゲート２３、ＳＨ１Ｂゲート２４、ＳＨ２ゲート２５、ＳＨ２Ｂゲート２６、ＳＨ３ゲート２７、ＳＨ３Ｂゲート２８、ＳＨ０１Ｏ／ＳＨ０１Ｅゲート２９、及び、ＳＨ０３Ｏ／ＳＨ０３Ｅゲート３０のオン／オフ制御を行う。
【００２８】
固体撮像装置１の外部には、タイミング生成回路５２が設けられている。タイミング生成回路５２は、第１のＣＣＤレジスタ１５、第２のＣＣＤレジスタ１６、第３のＣＣＤレジスタ１７、第４のＣＣＤレジスタ１８、第５のＣＣＤレジスタ１９、第６のＣＣＤレジスタ２０、タイミング信号をＴＧゲート部３１、ＴＧゲート部３２、ＴＧゲート部３３、ＴＧゲート部３４、ＴＧゲート部３６、及び、ＴＧゲート部３７にタイミング信号（パルス信号）を出力する。
【００２９】
また、タイミング生成回路５２は、第１のＦＤ部３９、第２のＦＤ部４０、第３のＦＤ部４１、第４のＦＤ部４２、第５のＦＤ部４３、第６のＦＤ部４４、第１のクランプ回路４５、第２のクランプ回路４６、第３のクランプ回路４７、第４のクランプ回路４８、第５のクランプ回路４９、及び、第６のクランプ回路５０にタイミング信号（パルス信号）を出力する。なお、タイミング生成回路５２は、固体撮像装置１の内部に設けられていてもよい。
【００３０】
次に、固体撮像装置１の詳細な構成について、図２及び図３を用いて説明する。  
図２は、電荷の垂直転送に関わる、第２の画素列の上側部分の詳細な構成の一例を示す模式的な図である。図３は、電荷の垂直転送に関わる、第３の画素列の下側部分の詳細な構成の一例を示す模式的な図である。
【００３１】
図２に示すように、第１の画素列１０には、画素Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、・・・が列状に配列されている。第１の画素列１０の各画素には光が入射され、光の入射時間に応じた電荷が蓄積される。本実施形態では、第１の画素列１０の図２に向かって左側から奇数番目の画素Ｐ１１、Ｐ１３、・・・、を奇数画素と呼び、第１の画素列１０の図２に向かって左側から偶数番目の画素Ｐ１２、Ｐ１４、・・・、を偶数画素と呼ぶ。なお、第２の画素列１１及び第３の画素列１２も同様である。
【００３２】
第１のＳＴ部１３の上側には、ＳＨ０１ＯゲートとＳＨ０１Ｅゲートとが交互に配置されたＳＨ０１Ｏ／ＳＨ０１Ｅゲート２９が配置されている。第１のＳＴ部１３に蓄積された、第１の画素列１０の奇数画素（画素Ｐ１１、Ｐ１３、・・・）の電荷は、ＳＨ０１Ｏゲートのオン／オフ制御により、第４のＣＣＤレジスタ１８に転送される。また、第１のＳＴ部１３に蓄積された、第１の画素列１０の偶数画素（画素Ｐ１２、Ｐ１４、・・・）の電荷は、ＳＨ０１Ｅゲートのオン／オフ制御により、第４のＣＣＤレジスタ１８に転送される。
【００３３】
第４のＣＣＤレジスタ１８は、蓄積部ＣＫ１と蓄積部ＣＫ２とが交互に配置された構成になっている。すなわち、第１の画素列１０の奇数画素の電荷は、第４のＣＣＤレジスタ１８の蓄積部ＣＫ１に蓄積され、第１の画素列１０の偶数画素の電荷は、第４のＣＣＤレジスタ１８の蓄積部ＣＫ２に蓄積される。
【００３４】
同様に、第１のＣＣＤレジスタ１５、第２のＣＣＤレジスタ１６、及び、第３のＣＣＤレジスタ１７は、それぞれ蓄積部ＣＫ１と蓄積部ＣＫ２とが交互に配置された構成になっている。
【００３５】
第４のＣＣＤレジスタ１８の蓄積部ＣＫ１と第３のＣＣＤレジスタ１７の蓄積部ＣＫ１との間には、ＴＧゲート部３１のＴＧゲートが配置されている。同様に、第３のＣＣＤレジスタ１７の蓄積部ＣＫ１と第２のＣＣＤレジスタ１６の蓄積部ＣＫ１との間には、ＴＧゲート部３２のＴＧゲートが配置されている。同様に、第２のＣＣＤレジスタ１６の蓄積部ＣＫ１と第１のＣＣＤレジスタ１５の蓄積部ＣＫ１との間には、ＴＧゲート部３３のＴＧゲートが配置されている。
【００３６】
第１のＣＣＤレジスタ１５の蓄積部ＣＫ１の上側には、ＴＧゲート部３４のＴＧゲートが配置される。そして、ＴＧゲート部３４のＴＧゲートの上側には、ＤＧゲート部３５のＤＧゲートが配置されている。ＴＧゲート部３４のＴＧゲート、及び、ＤＧゲート部３５のＤＧゲートは、第１のＳＴ部１３に溜まり、第１のＣＣＤレジスタ１５まで垂直転送された暗時電荷を、オン／オフ制御によって第１のドレイン部２１に排出する機能を有する。
【００３７】
第４のＣＣＤレジスタ１８の蓄積部ＣＫ１に蓄積された第１の画素列１０の奇数画素の電荷は、ＴＧゲート部３１、ＴＧゲート部３２、及び、ＴＧゲート部３３の各ＴＧゲートのオン／オフ制御によって、第１のＣＣＤレジスタ１５の蓄積部ＣＫ１に蓄積される。
【００３８】
また、第４のＣＣＤレジスタ１８の蓄積部ＣＫ２に蓄積された第１の画素列１０の偶数画素の電荷は、第４のＣＣＤレジスタ１８の蓄積部ＣＫ１に水平転送された後、ＴＧゲート部３１、及び、ＴＧゲート部３２の各ＴＧゲートのオン／オフ制御によって、第２のＣＣＤレジスタ１６の蓄積部ＣＫ１に蓄積される。
【００３９】
第２の画素列１１には、画素Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、・・・が列状に配列されている。第２の画素列１１の各画素には光が入射され、光の入射時間に応じた電荷が蓄積される。
【００４０】
第１の画素列１０と第２の画素列１１との間には、ＳＨ２ゲート２５及びＳＨ２Ｂゲート２６が配置されている。ＳＨ２ゲート２５及びＳＨ２Ｂゲート２６のオン／オフ制御、及び、ＳＨ１ゲート２３及びＳＨ１Ｂゲート２４のオン／オフ制御により、第２の画素列１１の各画素に蓄積された電荷は、第１のＳＴ部１３に転送される。
【００４１】
第１のＳＴ部１３に蓄積された、第２の画素列１１の奇数画素（画素Ｐ２１、Ｐ２３、・・・）の電荷は、ＳＨ０１Ｏゲートのオン／オフ制御により、第４のＣＣＤレジスタ１８に転送される。また、第１のＳＴ部１３に蓄積された、第２の画素列１１の偶数画素（画素Ｐ２２、Ｐ２４、・・・）の電荷は、ＳＨ０１Ｅゲートのオン／オフ制御により、第４のＣＣＤレジスタ１８に転送される。
【００４２】
これにより、第２の画素列１１の奇数画素の電荷は、第４のＣＣＤレジスタ１８の蓄積部ＣＫ１に蓄積され、第２の画素列１１の偶数画素の電荷は、第４のＣＣＤレジスタ１８の蓄積部ＣＫ２に蓄積される。
【００４３】
第４のＣＣＤレジスタ１８の蓄積部ＣＫ１に蓄積された第２の画素列１１の奇数画素の電荷は、ＴＧゲート部３１の各ＴＧゲートのオン／オフ制御によって、第３のＣＣＤレジスタ１７の蓄積部ＣＫ１に蓄積される。また、第４のＣＣＤレジスタ１８の蓄積部ＣＫ２に蓄積された第２の画素列１１の偶数画素の電荷は、第４のＣＣＤレジスタ１８の蓄積部ＣＫ１に水平転送される。
【００４４】
これにより、第１のＣＣＤレジスタ１５に第１の画素列１０の奇数画素の電荷が保持され、第２のＣＣＤレジスタ１６に第１の画素列１０の偶数画素の電荷が保持される。また、第３のＣＣＤレジスタ１７に第２の画素列１１の奇数画素の電荷が保持され、第４のＣＣＤレジスタ１８に第２の画素列１１の偶数画素の電荷が保持される。
【００４５】
図３に示すように、第３の画素列１２には、画素Ｐ３１、Ｐ３２、Ｐ３３、Ｐ３４、・・・が列状に配列されている。第３の画素列１２の各画素には光が入射され、光の入射時間に応じた電荷が蓄積される。
【００４６】
第３の画素列１２と第２のＳＴ部１４との間には、ＳＨ３ゲート２７及びＳＨ３Ｂゲート２８が配置されている。ＳＨ３ゲート２７及びＳＨ３Ｂゲート２８のオン／オフ制御により、第３の画素列１２の各画素に蓄積された電荷は、第２のＳＴ部１４に転送される。
【００４７】
第２のＳＴ部１４の下側には、ＳＨ０３ＯゲートとＳＨ０３Ｅとが交互に配置されたＳＨ０３Ｏ／ＳＨ０３Ｅゲート３０が配置されている。第２のＳＴ部１４に蓄積された、第３の画素列１２の奇数画素（画素Ｐ３１、Ｐ３３、・・・）の電荷は、ＳＨ０３Ｏゲートのオン／オフ制御により、第６のＣＣＤレジスタ２０に転送される。また、第２のＳＴ部１４に蓄積された、第３の画素列１２の偶数画素（画素Ｐ３２、Ｐ３４、・・・）の電荷は、ＳＨ０３Ｅゲートのオン／オフ制御により、第６のＣＣＤレジスタ２０に転送される。
【００４８】
第６のＣＣＤレジスタ２０は、蓄積部ＣＫ１と蓄積部ＣＫ２とが交互に配置された構成になっている。すなわち、第３の画素列１２の奇数画素の電荷は、第６のＣＣＤレジスタ２０の蓄積部ＣＫ１に蓄積され、第３の画素列１２の偶数画素の電荷は、第６のＣＣＤレジスタ２０の蓄積部ＣＫ２に蓄積される。
【００４９】
同様に、第５のＣＣＤレジスタ１９は、蓄積部ＣＫ１と蓄積部ＣＫ２とが交互に配置された構成になっている。第６のＣＣＤレジスタ２０の蓄積部ＣＫ１と第５のＣＣＤレジスタ１９の蓄積部ＣＫ１との間には、ＴＧゲート部３６のＴＧゲートが配置されている。
【００５０】
第５のＣＣＤレジスタ１９の蓄積部ＣＫ１の下側には、ＴＧゲート部３７のＴＧゲートが配置される。そして、ＴＧゲート部３７のＴＧゲートの下側には、ＤＧゲート部３８のＤＧゲートが配置されている。ＴＧゲート部３７のＴＧゲート、及び、ＤＧゲート部３８のＤＧゲートは、第２のＳＴ部１４に溜まり、第５のＣＣＤレジスタ１９まで垂直転送された暗時電荷を、オン／オフ制御によって第２のドレイン部２２に排出する機能を有する。
【００５１】
第６のＣＣＤレジスタ２０の蓄積部ＣＫ１に蓄積された第３の画素列１２の奇数画素の電荷は、ＴＧゲート部３６の各ＴＧゲートのオン／オフ制御によって、第５のＣＣＤレジスタ１９の蓄積部ＣＫ１に蓄積される。また、第６のＣＣＤレジスタ２０の蓄積部ＣＫ２に蓄積された第３の画素列１２の偶数画素の電荷は、第６のＣＣＤレジスタ２０の蓄積部ＣＫ１に水平転送される。
【００５２】
これにより、第５のＣＣＤレジスタ１９に第３の画素列１２の奇数画素の電荷が保持され、第６のＣＣＤレジスタ２０に第３の画素列１２の偶数画素の電荷が保持される。
【００５３】
図４は、従来の電荷転送のパルスタイミングの一例を示す波形図である。図５は、第１の実施形態の電荷転送のパルスタイミングの一例を示す波形図である。
【００５４】
図４及び図５において、ＴＧは、ＴＧゲート部３１、３２、３３、３４、３６及び３７の各ＴＧゲートに入力されるＴＧパルスを示す。
【００５５】
また、ＣＫ１は、第１のＣＣＤレジスタ１５、第２のＣＣＤレジスタ１６、第３のＣＣＤレジスタ１７、第４のＣＣＤレジスタ１８、第５のＣＣＤレジスタ１９、及び、第６のＣＣＤレジスタ２０の蓄積部ＣＫ１に入力されるＣＫ１パルス（第１の制御パルス）を示す。
【００５６】
また、ＣＫ２は、第１のＣＣＤレジスタ１５、第２のＣＣＤレジスタ１６、第３のＣＣＤレジスタ１７、第４のＣＣＤレジスタ１８、第５のＣＣＤレジスタ１９、及び、第６のＣＣＤレジスタ２０の蓄積部ＣＫ２に入力されるＣＫ２パルス（第２の制御パルス）を示す。
【００５７】
また、ＲＳは、第１のＦＤ部３９、第２のＦＤ部４０、第３のＦＤ部４１、第４のＦＤ部４２、第５のＦＤ部４３、及び、第６のＦＤ部４４に入力されるＲＳパルスを示す。
【００５８】
また、ＣＰは、第１のクランプ回路４５、第２のクランプ回路４６、第３のクランプ回路４７、第４のクランプ回路４８、第５のクランプ回路４９、及び、第６のクランプ回路５０に入力されるＣＰパルスを示す。
【００５９】
これらのＴＧパルス、ＣＫ１パルス、ＣＫ２パルス、ＲＳパルス、及び、ＣＰパルスは、タイミング生成回路５２により生成される。
【００６０】
また、図４及び図５において、ＳＨ１及びＳＨ１Ｂは、ＳＨ１ゲート２３及びＳＨ１Ｂゲート２４に入力されるＳＨ１パルス及びＳＨ１Ｂパルスを示す。
【００６１】
また、ＳＨ２及びＳＨ２Ｂは、ＳＨ２ゲート２５及びＳＨ２Ｂゲート２６に入力されるＳＨ２パルス及びＳＨ２Ｂパルスを示す。
【００６２】
また、ＳＨ０１Ｏ及びＳＨ０１Ｅは、ＳＨ０１Ｏ／ＳＨ０１Ｅゲート２９のＳＨ０１Ｏゲート及びＳＨ０１Ｅゲートに入力されるＳＨ０１Ｏパルス及びＳＨ０１Ｅパルスを示す。
【００６３】
また、ＳＨ３及びＳＨ３Ｂは、ＳＨ３ゲート２７及びＳＨ３Ｂゲート２８に入力されるＳＨ３パルス及びＳＨ３Ｂパルスを示す。
【００６４】
また、ＳＨ０３Ｏ及びＳＨ０３Ｅは、ＳＨ０３Ｏ／ＳＨ０３Ｅゲート３０のＳＨ０３Ｏゲート及びＳＨ０３Ｅゲートに入力されるＳＨ０３Ｏパルス及びＳＨ０３Ｅパルスを示す。
【００６５】
これらのＳＨ１パルス、ＳＨ１Ｂパルス、ＳＨ２パルス、ＳＨ２Ｂパルス、ＳＨ０１Ｏパルス、ＳＨ０１Ｅパルス、ＳＨ３パルス、ＳＨ３Ｂパルス、ＳＨ０３Ｏパルス、及び、ＳＨ０３Ｅパルスは、ロジック回路５１により生成される。
【００６６】
図４及び図５に示すように、電荷転送は、電荷垂直転送タイミング期間、及び、電荷水平転送タイミング期間の順に実行される。図４及び図５の例では、時刻Ｔ１から時刻Ｔ２までが電荷垂直転送タイミング期間となっている。
【００６７】
まず、暗時電荷転送は、時刻Ｔ１において、ＳＨ０１パルス、ＳＨ０１Ｅパルス、ＳＨ０３Ｏパルス、ＳＨ０３ＥパルスがＨｉとなり、ＳＨ０１Ｏゲート、ＳＨ０１Ｅゲート、ＳＨ０３Ｏゲート、及び、ＳＨ０３ＥゲートがＯＮされる。これにより、第１のＳＴ部１３に溜まった暗時電荷が第４のＣＣＤレジスタ１８の蓄積部ＣＫ１及び蓄積部ＣＫ２へ転送され、第２のＳＴ部１４に溜まった暗時電荷が第６のＣＣＤレジスタ２０の蓄積部ＣＫ１及び蓄積部ＣＫ２へ転送される。第４のＣＣＤレジスタ１８の蓄積部ＣＫ１及び蓄積部ＣＫ２へ転送された暗時電荷は、電荷垂直転送タイミング期間において第１のドレイン部２１に転送され排出される。一方、第６のＣＣＤレジスタ２０の蓄積部ＣＫ１及び蓄積部ＣＫ２へ転送された暗時電荷は、電荷垂直転送タイミング期間において第２のドレイン部２２に転送され排出される。
【００６８】
暗時電荷転送後の電荷垂直転送タイミング期間では、図４に示すように、ＣＣＤレジスタにて１ｂｉｔ前へ電荷が漏れる現象（先送り現象）を発生させる原因であるＣＫ１パルスのＨｉ期間とＣＫ２パルスのＨｉ期間が重なる。具体的には、時刻ｔ２から時刻ｔ３までの期間で、及び、時刻ｔ４から時刻ｔ５までの期間でＣＫ１パルスのＨｉ期間とＣＫ２パルスのＨｉ期間が重なる。この結果、ＣＣＤレジスタにて１ｂｉｔ前へ電荷が漏れる現象（先送り現象）が発生し易くなってしまう。また、ＣＣＤレジスタにて１ｂｉｔ前へ電荷が漏れる現象（先送り現象）を回避するために、ＣＫ１パルスのＨｉ期間とＣＫ２パルスのＨｉ期間をずらすと、垂直転送時間が長くなってしまう。
【００６９】
一方、本実施形態の電荷垂直転送タイミング期間では、図５に示すように、時刻Ｔ１から時刻ｔ１の期間でＣＫ１パルスＨｉ期間とＣＫ２パルスＨｉ期間が重なっているが、暗時電荷の転送期間のため先送り現象が起きても破棄捨てるので問題なく、時刻ｔ１以降からはＣＣＤレジスタにて１ｂｉｔ前へ電荷が漏れる現象（先送り現象）を発生させる原因であるＣＫ１パルスＨｉ期間とＣＫ２パルスＨｉ期間が重ならないようにしている。具体的には、時刻ｔ６においてＣＫ１パルスをＨｉにする。次に、時刻ｔ７においてＣＫ１パルスをＬｏｗにするとともに、ＣＫ２パルスをＨｉにする。次に、時刻ｔ８においてＣＫ２パルスをＬｏｗにする。同様に、時刻ｔ９においてＣＫ１パルスをＨｉにする。次に、時刻ｔ１０においてＣＫ１パルスをＬｏｗにするとともに、ＣＫ２パルスをＨｉにする。次に、時刻ｔ１１においてＣＫ２パルスをＬｏｗにする。
【００７０】
この結果、ＣＣＤレジスタにて１ｂｉｔ前へ電荷が漏れる現象（先送り現象）を回避することで飽和電荷量の減少を回避することができ、かつ、垂直転送時間が長くなることがない。
【００７１】
よって、本実施形態の固体撮像装置１によれば、垂直転送時間を長くすることなく、先送り現象及び飽和電荷量の減少を回避することができる。
【００７２】
（第２の実施形態）
次に、第２の実施形態について説明する。  
図６は、第２の実施形態に係る固体撮像装置の構成の一例を示す図である。なお、図６において、図１と同様の構成については同一の符号を付して説明を省略する。
【００７３】
図６に示すように、固体撮像装置１Ａは、第２の画素列１１の奇数画素の電荷が第１の方向に垂直転送され、第２の画素列１１の偶数画素の電荷が第２の方向に垂直転送されるように構成されている。そのため、固体撮像装置１Ａは、第２の画素列１１と第３の画素列１２との間に、第２の画素列１１の偶数画素の電荷を第２の方向に垂直転送するためのＳＨ２ゲート２５Ａ及びＳＨ２Ｂゲート２６Ａが配置されて構成されている。
【００７４】
また、固体撮像装置１Ａは、第２の画素列１１の偶数画素の電荷を蓄積するための第４のＣＣＤレジスタ１８がＳＨ０３Ｏ／ＳＨ０３Ｅゲート３０の下側に配置されて構成されている。第４のＣＣＤレジスタ１８と第６のＣＣＤレジスタ２０との間には、ＴＧゲート部３１が配置されて構成されている。
【００７５】
図７は、電荷の垂直転送に関わる、第２の画素列の上側部分の詳細な構成の一例を示す模式的な図である。図８は、電荷の垂直転送に関わる、第２の画素列の下側部分の詳細な構成の一例を示す模式的な図である。なお、図７及び図８において、それぞれ図２及び図３と同様の構成については同一の符号を付して説明を省略する。
【００７６】
本実施形態では、第２の画素列１１の上側部分では、図２に対して、第４のＣＣＤレジスタ１８及びＴＧゲート部３１が削除されている。そして、第１のＳＴ部１３に蓄積された電荷は、ＳＨ０１Ｏ／ＳＨ０１Ｅゲート２９のオン／オフ制御により、第３のＣＣＤレジスタ１７に転送されるようになっている。その他の構成は、図２と同様である。
【００７７】
また、図８に示すように、第２の画素列１１と第３の画素列１２との間には、ＳＨ２ゲート２５Ａ及びＳＨ２Ｂゲート２６Ａが配置されている。さらに、ＳＨ０３Ｏ／ＳＨ０３Ｅゲート３０の下側には、第４のＣＣＤレジスタ１８が配置さている。この第４のＣＣＤレジスタ１８の下側には、ＴＧゲート部３１が配置されている。
【００７８】
ＳＨ２ゲート２５Ａ及びＳＨ２Ｂゲート２６Ａは、第２の画素列１１の偶数画素（画素Ｐ２２、Ｐ２４、・・・）の電荷を第２の方向へ読み出すためのゲートである。ＳＨ２ゲート２５Ａ及びＳＨ２Ｂゲート２６Ａのオン／オフ制御、及び、ＳＨ３ゲート２７及びＳＨ３Ｂゲート２８のオン／オフ制御により、第２の画素列１１の偶数画素に蓄積された電荷は、第２のＳＴ部１４に転送される。その他の構成は、図３と同様である。
【００７９】
本実施形態では、上述したように、第２の画素列１１の奇数画素（画素Ｐ２１、Ｐ２３、・・・）の電荷が第１の方向に垂直転送され、第２の画素列１１の偶数画素（Ｐ２２、Ｐ２４、・・・）の電荷が第２の方向に垂直転送される。
【００８０】
そのため、第２の画素列１１の奇数画素の電荷を第１の方向に垂直転送するためのＳＨ２ゲート２５及びＳＨ２Ｂゲート２６が第２の画素列１１の上側に配置され、第２の画素列１１の偶数画素の電荷を第２の方向に垂直転送するためのＳＨ２ゲート２５Ａ及びＳＨ２Ｂゲート２６Ａが第２の画素列１１の下側に配置されている。すなわち、ＳＨ２ゲート２５及びＳＨ２Ｂゲート２６は、第２の画素列１１の第１の方向に隣接して配置され、ＳＨ２ゲート２５Ａ及びＳＨ２Ｂゲート２６Ａは、第１の方向とは１８０°逆の方向である第２の方向に隣接して配置されている。
【００８１】
また、第１の実施形態では、第２の画素列１１の偶数画素の電荷が第１の方向に垂直転送されるため、第２の画素列１１の偶数画素の電荷を蓄積する第４のＣＣＤレジスタ１８が第２の画素列１１の上側に配置されていた。
【００８２】
これに対し、本実施形態では、第２の画素列１１の偶数画素の電荷が第２の方向に垂直転送されるため、第２の画素列１１の偶数画素の電荷を蓄積する第４のＣＣＤレジスタ１８が第２の画素列１１の下側に配置されている。
【００８３】
図９は、第２の実施形態の電荷転送のパルスタイミングの一例を示す波形図である。  
第２の実施形態においても、電荷垂直転送パルスタイミングにおけるＣＫ１パルス及びＣＫ２パルスの制御は、第１の実施形態と同じである。すなわち、時刻ｔ６、ｔ７、ｔ８の期間、及び、時刻ｔ９、ｔ１０、ｔ１１の期間において、ＣＣＤレジスタにて１ｂｉｔ前へ電荷が漏れる現象（先送り現象）を発生させる原因であるＣＫ１パルスのＨｉ期間とＣＫ２パルスのＨｉ期間が重ならないようにしている。この結果、第１の実施形態と同様に、ＣＣＤレジスタにて１ｂｉｔ前へ電荷が漏れる現象を回避することができ、かつ、垂直転送時間が長くなることがない。
【００８４】
また、本実施形態では、第２の画素列１１の奇数画素の電荷が第１の方向に垂直転送され、第２の画素列１１の偶数画素の電荷が第２の方向に垂直転送される。そのため、ＳＨ１パルス、ＳＨ１Ｂパルス、ＳＨ２パルス、ＳＨ２Ｂパルス、ＳＨ０１Ｏパルス、ＳＨ０１Ｅパルス、ＳＨ３パルス、ＳＨ３Ｂパルス、ＳＨ０３Ｏパルス、ＳＨ０３Ｅパルスの制御が第１の実施形態と異なる。
【００８５】
具体的には、時刻ｔ１２において、ＳＨ２パルス、ＳＨ２ＢパルスをＯＮすることで、第２の画素列１１の奇数画素の電荷が第１の画素列１０に転送され、第２の画素列１１の偶数画素の電荷が第３の画素列１２に転送される。
【００８６】
その後、時刻ｔ１３において、ＳＨ１パルス、ＳＨ１Ｂパルス、ＳＨ３パルス、ＳＨ３ＢパルスをＯＮすることで、第１の画素列１０に転送された第２の画素列１１の奇数画素の電荷が第１のＳＴ部１３に転送される。同様に、第３の画素列１２に転送された第２の画素列１１の偶数画素の電荷が第２のＳＴ部１４に転送される。
【００８７】
その後、時刻ｔ１４において、ＳＨ０１ＯパルスをＯＮすることで、第１のＳＴ部１３に転送された第２の画素列１１の奇数画素の電荷が第３のＣＣＤレジスタ１７の蓄積部ＣＫ１に転送される。
【００８８】
その後、時刻ｔ１５において、ＳＨ０３ＥパルスをＯＮすることで、第２のＳＴ部１４に転送された第２の画素列１１の偶数画素の電荷が第４のＣＣＤレジスタ１８の蓄積部ＣＫ２に転送される。
【００８９】
以上のように、本実施形態の固体撮像装置１Ａによれば、第１の実施形態と同様に、垂直転送時間を長くすることなく、先送り現象及び飽和電荷量の減少を回避することができる。
【００９０】
発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９１】
１，１Ａ…固体撮像装置、１０…第１の画素列、１１…第２の画素列、１２…第３の画素列、１３…第１のＳＴ部、１４ａ…第２のＳＴ部、１５…第１のＣＣＤレジスタ、１６…第２のＣＣＤレジスタ、１７…第３のＣＣＤレジスタ、１８…第４のＣＣＤレジスタ、１９…第５のＣＣＤレジスタ、２０…第６のＣＣＤレジスタ、２１…第１のドレイン部、２２…第２のドレイン部、２３…ＳＨ１ゲート、２４…ＳＨ１Ｂゲート、２５，２５Ａ…ＳＨ２ゲート、２６，２６Ａ…ＳＨ２Ｂゲート、２７…ＳＨ３ゲート、２８…ＳＨ３Ｂゲート、２９…ＳＨ０１Ｏ／ＳＨ０１Ｅゲート、３０…ＳＨ０３Ｏ／ＳＨ０３Ｅゲート、３１，３２，３３，３４，３６，３７…ＴＧゲート部、３５，３８…ＤＧゲート部、３９…第１のＦＤ部、４０…第２のＦＤ部、４１…第３のＦＤ部、４２…第４のＦＤ部、４３…第５のＦＤ部、４４…第６のＦＤ部、４５…第１のクランプ回路、４６…第２のクランプ回路、４７…第３のクランプ回路、４８…第４のクランプ回路、４９…第５のクランプ回路、５０…第６のクランプ回路、５１…ロジック回路、５２…タイミング生成回路。
【図１】
2020155973.tif 000003
【図２】
2020155973.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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