(57)【要約】      （修正有）【課題】信頼性の低下を低減させる半導体パッケージを提供する。【解決手段】半導体パッケージ１００は、複数層の再配線層１４５を含む連結部材を含む。再配線層は、第１再配線層１４５ａ、第２再配線層１４５ｂを含み、半導体チップ１２０と、半導体チップを封止する封止材１３０と、連結部材の第２面に配置され、それぞれ第１再配線層の一部の領域を露出する複数の開口Ｏを有するパッシベーション層１５０と、複数の開口を介して第１再配線層の一部の領域に連結される複数のＵＢＭ層１６０と、複数のＵＢＭ層上にそれぞれ配置される複数の電気連結構造体１７０と、を含む半導体パッケージであって、パッシベーション層と複数のＵＢＭ層の界面には第１凹凸面Ｒ１が、パッシベーション層と第１再配線層の界面には第２凹凸面Ｒ２が形成され、第２凹凸面は、第２再配線層の表面粗さよりも大きい表面粗さを有する。【選択図】図９
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【特許請求の範囲】
【請求項１】
互いに反対方向に位置する第１面及び第２面を有し、互いに異なるレベルに位置する複数の再配線層を含む連結部材を含み、前記複数の再配線層は、前記第２面に配置される第１再配線層、及び前記第１再配線層とは異なるレベルに位置する少なくとも一つの第２再配線層を含み、
前記連結部材の第１面に配置され、前記第２再配線層と連結される接続パッドを有する半導体チップと、
前記連結部材の第１面に配置され、前記半導体チップを封止する封止材と、  前記連結部材の第２面に配置され、それぞれ前記第１再配線層の一部の領域を露出する複数の開口を有するパッシベーション層と、
前記複数の開口を介して前記第１再配線層の一部の領域に連結される複数のＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）層と、
前記複数のＵＢＭ層上にそれぞれ配置される複数の電気連結構造体と、を含み、
前記パッシベーション層と前記複数のＵＢＭ層の界面には、第１凹凸面（ｕｎｅｖｅｎ  ｓｕｒｆａｃｅ）が形成され、前記パッシベーション層と前記第１再配線層の界面には、前記第１凹凸面に連結される第２凹凸面が形成され、前記第２凹凸面は、前記第２再配線層の表面粗さよりも大きい表面粗さを有する、半導体パッケージ。
【請求項２】
前記複数のＵＢＭ層は、前記パッシベーション層上に配置された複数のＵＢＭパッドと、前記複数の開口を介して前記複数のＵＢＭパッドをそれぞれ前記第１再配線層に連結する複数のＵＢＭビアと、を含む、請求項１に記載の半導体パッケージ。
【請求項３】
前記第１凹凸面は、前記複数の開口にそれぞれ位置する前記複数のＵＢＭビアの側壁に形成される、請求項２に記載の半導体パッケージ。
【請求項４】
電気連結構造体は、ＵＢＭパッドの周囲で前記パッシベーション層に接するように配置される、請求項２または３に記載の半導体パッケージ。
【請求項５】
前記第１凹凸面及び前記第２凹凸面は互いに異なる表面粗さを有する、請求項１から４のいずれか一項に記載の半導体パッケージ。
【請求項６】
前記第１凹凸面及び前記第２凹凸面の表面粗さは１〜３μｍの範囲である、請求項１から５のいずれか一項に記載の半導体パッケージ。
【請求項７】
前記第２再配線層の表面粗さは０．５μｍ以下である、請求項６に記載の半導体パッケージ。
【請求項８】
前記連結部材は絶縁部材をさらに含み、
前記第１再配線層は前記絶縁部材の一表面に配置され、且つ前記少なくとも一つの第２再配線層は前記絶縁部材内に配置される、請求項１から７のいずれか一項に記載の半導体パッケージ。
【請求項９】
前記第１再配線層は、前記絶縁部材の一表面に配置された再配線パターンと、前記絶縁部材に配置され、前記再配線パターンと前記第２再配線層を連結する再配線ビアと、を含み、
前記第１凹凸面は、前記パッシベーション層に接する前記再配線パターンの表面に形成される、請求項８に記載の半導体パッケージ。
【請求項１０】
前記少なくとも一つの第２再配線層は、前記絶縁部材内の互いに異なるレベルにそれぞれ配置される複数の第２再配線層を含む、請求項８または９に記載の半導体パッケージ。
【請求項１１】
前記絶縁部材は感光性絶縁材料を含み、前記パッシベーション層は非感光性絶縁材料を含む、請求項８から１０のいずれか一項に記載の半導体パッケージ。
【請求項１２】
前記連結部材の第１面に配置され、前記半導体チップを収容するキャビティを有する支持部材をさらに含む、請求項１から１１のいずれか一項に記載の半導体パッケージ。
【請求項１３】
互いに反対方向に位置する第１面及び第２面を有し、絶縁部材、及び前記絶縁部材において互いに異なるレベルに位置する複数の再配線層を含む連結部材と、
前記連結部材の第１面に配置され、前記複数の再配線層と連結される接続パッドを有する半導体チップと、
前記連結部材の第１面に配置され、前記半導体チップを封止する封止材と、  前記連結部材の第２面に配置されるパッシベーション層と、
前記パッシベーション層上に配置された複数のＵＢＭパッド、及び前記パッシベーション層を貫通し、且つ前記複数のＵＢＭパッドのそれぞれを第１再配線層と連結する複数のＵＢＭビアを有する複数のＵＢＭ層と、
前記複数のＵＢＭパッド上にそれぞれ配置される複数の電気連結構造体と、を含み、
前記パッシベーション層とＵＢＭビアの界面には、第１凹凸面が形成され、前記複数の再配線層のうち最外側の再配線層の表面には、前記第１凹凸面に連結される第２凹凸面が形成され、前記最外側の再配線層は、他の再配線層の表面粗さよりも大きい表面粗さを有する、半導体パッケージ。
【請求項１４】
前記第１凹凸面及び前記第２凹凸面の表面粗さは１〜３μｍの範囲であり、
前記第１凹凸面及び前記第２凹凸面は互いに異なる表面粗さを有する、請求項１３に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関するものである。
【背景技術】
【０００２】
最近、軽薄短小化を実現しようとするパッケージング（Ｐａｃｋａｇｉｎｇ）技術が盛んに研究されているが、製造工程や使用環境で熱応力に起因するパッケージの信頼性（ｒｅｌｉａｂｉｌｉｔｙ）を確保することが非常に重要である。
【０００３】
かかる熱応力は、異種材料間の接点で集中的に発生する可能性がある。特に、絶縁層内の再配線層の不良を引き起こし、パッケージの信頼性を低下させることが問題となり得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の解決しようとする技術的課題のうちの一つは、異種材料間で発生する熱応力に起因する信頼性の低下を低減させることができる半導体パッケージを提供することである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態は、互いに反対方向に位置する第１面及び第２面を有し、互いに異なるレベルに位置する複数の再配線層を含む連結部材を含み、上記複数の再配線層は、上記第２面に配置される第１再配線層、及び上記第１再配線層とは異なるレベルに位置する少なくとも一つの第２再配線層を含み、上記連結部材の第１面に配置され、上記第２再配線層と連結される接続パッドを有する半導体チップと、上記連結部材の第１面に配置され、上記半導体チップを封止する封止材と、上記連結部材の第２面に配置され、それぞれ上記第１再配線層の一部の領域を露出する複数の開口を有するパッシベーション層と、上記複数の開口を介して上記第１再配線層の一部の領域に連結される複数のＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）層と、上記複数のＵＢＭ層上にそれぞれ配置される複数の電気連結構造体と、を含み、上記パッシベーション層と上記複数のＵＢＭ層の界面には、第１凹凸面（ｕｎｅｖｅｎ  ｓｕｒｆａｃｅ）が形成され、上記パッシベーション層と上記第１再配線層の界面には、上記第１凹凸面に連結される第２凹凸面が形成され、上記第２凹凸面は、上記第２再配線層の表面粗さよりも大きい表面粗さを有する半導体パッケージを提供する。
【０００６】
本発明の一実施形態は、互いに反対方向に位置する第１面及び第２面を有し、絶縁部材、及び上記絶縁部材において互いに異なるレベルに位置する複数の再配線層を含む連結部材と、上記連結部材の第１面に配置され、上記複数の再配線層と連結される接続パッドを有する半導体チップと、上記連結部材の第１面に配置され、上記半導体チップを封止する封止材と、上記連結部材の第２面に配置されるパッシベーション層と、上記パッシベーション層上に配置される複数のＵＢＭパッド、及び上記パッシベーション層を貫通し、且つ上記複数のＵＢＭパッドのそれぞれを上記第１再配線層に連結する複数のＵＢＭビアを有する複数のＵＢＭ層と、上記複数のＵＢＭパッド上にそれぞれ配置される複数の電気連結構造体と、を含み、上記パッシベーション層と上記ＵＢＭビアの界面には、第１凹凸面が形成され、上記複数の再配線層のうち最外側の再配線層の表面には、上記第１凹凸面に連結される第２凹凸面が形成され、上記最外側の再配線層は、他の再配線層の表面粗さよりも大きい表面粗さを有する半導体パッケージを提供する。
【発明の効果】
【０００７】
本実施形態によると、ＵＢＭ層に隣接するメタル（例えば、ＵＢＭビア及び再配線層）と絶縁層（例えば、パッシベーション層）の界面に凹凸面を提供することにより、ＵＢＭ層の周囲で発生する応力が伝播するか、又はこれによってクラックが発生することを効果的に遮断することができる。
【０００８】
本発明の多様でありながらも有益な長所及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程によってさらに容易に理解されることができる。
【図面の簡単な説明】
【０００９】
【図１】電子機器システムの例を概略的に示すブロック図である。
【図２】電子機器の一例を概略的に示す斜視図である。
【図３】（ａ）及び（ｂ）はファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。
【図４】ファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。
【図５】ファン−イン半導体パッケージがインターポーザ基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
【図６】ファン−イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
【図７】ファン−アウト半導体パッケージの概略的な形態を示す断面図である。
【図８】ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。
【図９】本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
【図１０】図９の半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の平面図である。
【図１１】図９の半導体パッケージのＡ部分を示す拡大断面図である。
【図１２】比較例（凹凸適用せず）による半導体パッケージの一部を拡大して撮影した写真である。
【図１３】実施例（凹凸適用）による半導体パッケージの一部を拡大して撮影した写真である。
【図１４ａ】本発明の一実施形態による半導体パッケージの製造方法を示す主な工程の断面図である。
【図１４ｂ】本発明の一実施形態による半導体パッケージの製造方法を示す主な工程の断面図である。
【図１４ｃ】本発明の一実施形態による半導体パッケージの製造方法を示す主な工程の断面図である。
【図１４ｄ】本発明の一実施形態による半導体パッケージの製造方法を示す主な工程の断面図である。
【図１５】本発明の一実施形態による半導体パッケージの部分拡大断面図である。
【図１６】本発明の一実施形態による半導体パッケージを示す側断面図である。
【発明を実施するための形態】
【００１０】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
【００１１】
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
【００１２】
図１を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
【００１３】
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップと、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは言うまでもない。また、これら部品１０２０が互いに組み合わされてもよいことは言うまでもない。
【００１４】
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ  ８０２．１１ファミリなど）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ  ８０２．１６ファミリなど）、ＩＥＥＥ  ８０２．２０、ＬＴＥ（ｌｏｎｇ  ｔｅｒｍ  ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線又は有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことは言うまでもない。
【００１５】
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−Ｆｉｒｉｎｇ  Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／又はネットワーク関連部品１０３０とともに互いに組み合わされてもよいことは言うまでもない。
【００１６】
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ  ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは言うまでもない。
【００１７】
電子機器１０００は、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ  ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ  ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ  ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。
【００１８】
図２は電子機器の一例を概略的に示す斜視図である。
【００１９】
図２を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／又は電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／又は電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部は、チップ関連部品であることができ、一例として、半導体パッケージ１００は、そのうちアプリケーションプロセッサであってもよいが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことは言うまでもない。
【００２０】
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
【００２１】
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールよりも著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま付着することは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
【００２２】
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）とに区分されることができる。
【００２３】
以下では、添付の図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
【００２４】
（ファン−イン半導体パッケージ）
図３（ａ）及び（ｂ）はファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図であり、図４はファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。
【００２５】
図３（ａ）及び（ｂ）ならびに図４を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜又は窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルのプリント回路基板（ＰＣＢ）にも実装されにくい。
【００２６】
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁材料で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
【００２７】
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
【００２８】
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。
【００２９】
図５はファン−イン半導体パッケージがインターポーザ基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
【００３０】
図５及び図６を参照すると、ファン−イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線されて、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、低融点金属又は半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側は封止材２２９０などで覆われることができる。又は、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、インターポーザ基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、インターポーザ基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。
【００３１】
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、又はインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
【００３２】
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示す断面図である。
【００３３】
図７を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には低融点金属又は半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１や接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
【００３４】
本製造工程では、半導体チップ２１２０の外側に封止材２１３０を形成した後、連結部材２１４０を形成することができる。この場合、連結部材２１４０を形成する工程は、半導体チップ２１２０の接続パッド２１２２と連結されるビア及び再配線層を形成する工程から行われるため、ビア２１４３は、半導体チップに近いほど小さい幅を有するように形成されることができる（拡大領域参照）。
【００３５】
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のインターポーザ基板を用いることなく、電子機器のメインボード上に半導体チップ２１２０を実装することができる。
【００３６】
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。
【００３７】
図８を参照すると、ファン−アウト半導体パッケージ２１００は低融点金属又は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても、電子機器のメインボード２５００に実装されることができる。
【００３８】
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べて厚さがより小さいパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、プリント回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
【００３９】
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、これとはスケール、用途などが異なるパッケージ技術であって、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とは異なる概念である。
【００４０】
図９は本発明の一実施形態による半導体パッケージを概略的に示す断面図であり、図１０は図９の半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の平面図である。
【００４１】
図９及び図１０を参照すると、本実施形態による半導体パッケージ１００は、互いに反対方向に位置する第１面１４０Ａ及び第２面１４０Ｂを有し、再配線層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｌａｙｅｒ、ＲＤＬ）１４５を含む連結部材１４０と、上記連結部材１４０の第１面１４０Ａに配置され、上記再配線層１４５と連結される接続パッド１２０Ｐを有する半導体チップ１２０と、上記連結部材１４０の第１面１４０Ａに配置され、上記半導体チップ１２０を封止する封止材１３０と、を含む。
【００４２】
上記連結部材１４０は、絶縁部材１４１と、上記絶縁部材１４１に形成された再配線層１４５と、を含む。上記再配線層１４５は、絶縁部材１４１の互いに異なる２つのレベル、すなわち、第１及び第２絶縁層１４１ａ、１４１ｂにそれぞれ配置された第１及び第２再配線層１４５ａ、１４５ｂを含むことができる。本実施形態に採用された再配線層１４５は、２層構造で例示されているが、単一又は異なる数の層構造を含むことができる。
【００４３】
本実施形態において、第２再配線層１４５ｂは、第２絶縁層１４１ｂに配置された第２再配線パターン１４２ｂと、上記第２絶縁層１４１ｂを貫通し、且つ上記第２再配線パターン１４２ｂと半導体チップ１２０の接続パッド１２０Ｐとを連結する第２再配線ビア１４３ｂと、を含み、第１再配線層１４５ａは、第１絶縁層１４１ａ上に配置された第１再配線パターン１４２ａと、上記第１絶縁層１４１ａを貫通し、且つ上記第１及び第２再配線パターン１４２ａ、１４２ｂを互いに連結する第１再配線ビア１４３ａと、を含む。ここで、第１再配線パターン１４２ａは、上記連結部材１４０の第２面１４０Ｂに配置されたパターンであって、「パッド用の再配線パターン」とも呼ぶことができる。
【００４４】
上記半導体パッケージ１００は、上記連結部材１４０の第２面１４０Ｂに配置されるパッシベーション層１５０と、上記パッシベーション層１５０の複数の開口を介して第１再配線パターン１４２ａ（又は、第１再配線層１４５ａ）に連結されたＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）層１６０と、を含む。
【００４５】
本実施形態に採用されたＵＢＭ層１６０は、上記パッシベーション層１５０上に配置された複数のＵＢＭパッド１６２と、上記パッシベーション層１５０を貫通し、且つ上記複数のＵＢＭパッド１６２と第１再配線パターン１４２ａとをそれぞれ連結する複数のＵＢＭビア１６３と、を含むことができる。上記第１再配線パターン１４２ａはそれぞれ、関連するＵＢＭパッド１６２に対応する形状を有することができる。
【００４６】
上記半導体パッケージ１００は、複数のＵＢＭ層１６０、特に複数のＵＢＭパッド１６２上にそれぞれ配置された複数の電気連結構造体１７０を含むことができる。半導体パッケージ１００は、電気連結構造体１７０を用いることで、メインボードのような基板のパッドに実装されることができる。ここで、ＵＢＭ層１６０は、電気連結構造体１７０と再配線層１４５の間の熱衝撃に起因する電気連結構造体１７０のクラック発生を抑制することで、信頼性を向上させることができる。
【００４７】
しかし、ＵＢＭ層１６０の導入にもかかわらず、半導体パッケージは、様々な異種材料の要素で構成されるため、異種材料間の熱膨張係数の差によって熱応力が発生することがある。かかる熱応力は、異種材料間の界面剥離（ｄｅｌａｍｉｎａｔｉｏｎ）又はクラック（ｃｒａｃｋ）のような不良の原因となり得る。特に、ＵＢＭ層１６０の周囲では、かかる熱応力の問題が深刻になり得る。具体的には、図１１を参照して説明する。
【００４８】
図１１は図９の半導体パッケージのＡ部分を示す拡大断面図である。
【００４９】
図９とともに図１１を参照すると、ＵＢＭ層１６０と異なる物質で構成された電気連結構造体１７０は、ＵＢＭ層１６０の周囲においてパッシベーション層１５０に配置されて３つの異種物質間に接触する可能性がある（図１１の三重点ＴＰを参照）。上記三重点では、温度の変化によって熱応力が大きく発生し、かかる熱応力は、異種物質の界面によって定義される経路ＣＰに沿って伝播する可能性がある。具体的には、パッシベーション層１５０と接するＵＢＭ層１６０の界面、及びそれに隣接する第１再配線パターン１４２ａの表面に沿って熱応力が伝播してクラックの原因となり得る。特に、連結部材１４０の再配線層１４５を損傷させると、半導体パッケージの信頼性に深刻な問題を引き起こす可能性がある。
【００５０】
本実施形態において、ＵＢＭ層１６０に隣接する三重点ＴＰから発生する熱応力及びクラック（Ｃ）が伝播して再配線層１４５を損傷させることを防止するために、伝播経路ＣＰに十分な表面粗さを有する凹凸面（ｕｎｅｖｅｎ  ｓｕｒｆａｃｅ）を提供する。
【００５１】
図９及び図１１に示すように、上記パッシベーション層１５０と上記複数のＵＢＭ層１６０の界面には、第１凹凸面Ｒ１が形成され、上記パッシベーション層１５０と上記第１再配線層１４５ａ（特に、第１再配線パターン１４２ａ）の界面には、上記第１凹凸面Ｒ１に連結される第２凹凸面Ｒ２が形成される。特に、上記第１凹凸面Ｒ１は、上記パッシベーション層１５０の開口Ｏに位置するＵＢＭビア１６３の側壁に形成されることができる。
【００５２】
最外側に位置する第１再配線層１４５ａ（特に、第１再配線パターン１４２ａ）の第２凹凸面Ｒ２は別の工程を通じて意図的に凹凸が形成された面であるのに対し、第２再配線層１４５ｂ（特に、第２再配線パターン１４２ｂ）にはかかる凹凸形成工程が適用されない。これにより、第２凹凸面Ｒ２は、第２再配線層１４５ｂ（特に、第２再配線パターン１４２ｂ）の表面粗さよりも大きい表面粗さを有する。
【００５３】
このように、上記第１凹凸面Ｒ１及び上記第２凹凸面Ｒ２は連続的に配列されることができる。上記第１及び第２凹凸面Ｒ１、Ｒ２は、パッシベーション層１５０とメタル要素（ＵＢＭ層１６０及び第１再配線層１４５ａ）との間の接触面積を増加させることで密着力を強化するとともに、ＵＢＭ層１６０の周囲から発生する応力の伝播を効果的に遮断することもできる。
【００５４】
図１２は比較例（凹凸適用せず）による半導体パッケージの一部を拡大して撮影した写真であり、図１３は実施例（凹凸適用）による半導体パッケージの一部を拡大して撮影した写真である。
【００５５】
図１２を参照すると、ＵＢＭ層１６０及び第１再配線層１４５ａの表面には凹凸が形成されていない。上記パッシベーション層１５０と接するＵＢＭ層１６０と第１再配線層１４５ａの界面は比較的滑らかな状態を示す。かかる界面には、密着強度の低下が生じるだけでなく、ＵＢＭ層の周囲で発生するクラックが滑らかな表面に沿って容易に伝播して再配線層１４５を損傷させる可能性がある。
【００５６】
これとは異なり、図１３を参照すると、ＵＢＭ層１６０及び第１再配線層１４５ａはパッシベーション層１５０に接する表面に凹凸が形成されていることを確認できる。上記パッシベーション層１５０と上記ＵＢＭ層１６０の間に位置する第１凹凸面Ｒ１は、上記パッシベーション層１５０と上記第１再配線層１４５ａの間に位置する第２凹凸面Ｒ２につながって連続的に配列されることができる。かかる第１及び第２凹凸面Ｒ１、Ｒ２により、密着力を強化し、ＵＢＭ層１６０の周囲から発生する応力の伝播を効果的に遮断することができる。
【００５７】
上記第１凹凸面Ｒ１及び上記第２凹凸面Ｒ２の表面粗さ（ＲＭＳ）は、これに限定されないが、１〜３μｍの範囲であることができる。最外側の第１再配線層１４５ａの第２凹凸面Ｒ２は、少なくとも他の再配線層１４５ｂの表面粗さよりも大きい表面粗さを有することができる。例えば、意図的に凹凸が形成されていない再配線層、すなわち、第２再配線層１４５ｂの表面粗さは、０．５μｍ以下であってもよい。
【００５８】
本実施形態において、第１凹凸面Ｒ１及び上記第２凹凸面Ｒ２は、異なる工程によって形成されることができる。これにより、上記第１凹凸面Ｒ１及び上記第２凹凸面Ｒ２は互いに異なる表面粗さを有することができる。
【００５９】
以下、本実施形態による半導体パッケージの各構成要素についてより詳細に説明する。
【００６０】
支持部材１１０は、半導体パッケージ１００の剛性を向上させることができ、封止材１３０の厚さ均一性の確保などの役割を果たすことができる。支持部材１１０に第１及び第２再配線パターン１４２ａ、１４２ｂ及び第１及び第２再配線ビア１４３ａ、１４３ｂで構成された再配線層１４５を導入することができる。この場合、半導体パッケージ１００がＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）タイプのファン−アウトパッケージとして活用されることもできる。キャビティ１１０Ｈ内で半導体チップ１２０が支持部材１１０の側壁と所定の距離離隔して配置される。半導体チップ１２０の側面周囲は支持部材１１０によって囲まれることができる。但し、これは一例に過ぎず、他の形態で多様に変形されることができ、その形態に応じて、異なる機能を担うことができる。いくつかの実施形態では、支持部材１１０を省略することもできる。
【００６１】
支持部材１１０は、絶縁材料を含むことができる。例えば、上記絶縁材料は、エポキシ樹脂のような熱硬化性樹脂又はポリイミドのような熱可塑性樹脂を含み、かかる樹脂は無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ  Ｆａｂｒｉｃ）などの芯材に含浸された樹脂であることができる。特定の例において、支持部材は、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ−ｕｐ  Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）などが用いられることができる。ガラス繊維などを含むプリプレグのような剛性の高い支持部材１１０を用いることにより、半導体パッケージ１００の反り（ｗａｒｐａｇｅ）を調節することができる。
【００６２】
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化している集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）であることができる。この際、集積回路は、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのプロセッサチップ、具体的には、アプリケーションプロセッサ（ＡＰ：Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）であってもよいが、これに限定されるものではなく、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ＩＣ）などのロジックチップと、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップであってもよい。又は、これらが互いに組み合わされて配置されることができることは言うまでもない。
【００６３】
半導体チップ１２０は、活性ウェハをベースに形成されたものであってもよく、この場合、本体をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などが用いられることができる。本体には、様々な回路が形成されることができる。接続パッド１２０Ｐは、半導体チップ１２０を、他の構成要素と電気的に連結させるためのものであって、形成材料としては、アルミニウム（Ａｌ）などの導電性物質を特に制限なく用いることができる。本体上に接続パッド１２０Ｐを露出させるパッシベーション膜（不図示）が形成れることができ、パッシベーション膜は、酸化膜又は窒化膜などであってもよく、又は酸化膜と窒化膜の二重層であってもよい。パッシベーション膜により、接続パッド１２０Ｐの下面は封止材１３０の下面と段差を有することができ、封止材１３０が接続パッド１２０Ｐの下面にブリードすることをある程度防止することができる。その他の必要な位置に絶縁膜（不図示）などがさらに配置されることもできる。半導体チップ１２０は、ベアダイ（ｂａｒｅ  ｄｉｅ）であってもよいが、必要に応じて、半導体チップ１２０の活性面（接続パッド１２０Ｐが形成された面）上に再配線層（不図示）がさらに形成されることができ、バンプ（不図示）などが接続パッド１２０Ｐと連結された形態を有することもできる。
【００６４】
封止材１３０は、支持部材１１０や半導体チップ１２０などの電子部品を保護するための構造として提供される。封止形態は特に制限されず、支持部材１１０や半導体チップ１２０などの少なくとも一部を包み込む形であれば十分である。例えば、封止材１３０は、支持部材１１０の上面及び半導体チップ１２０を覆うことができ、キャビティ１１０Ｈの側壁と半導体チップ１２０の側面の間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０と連結部材１４０の間の空間の少なくとも一部を満たすことができる。封止材１３０がキャビティ１１０Ｈを満たすことにより、具体的な材料に応じて、接着剤の役割を果たすとともに、バックリングを減少させることができる。
【００６５】
例えば、封止材１３０は、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれら樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維などの芯材に含浸された樹脂、例えば、プリプレグ、ＡＢＦ、ＦＲ−４、ＢＴなどが用いられることができる。いくつかの実施例において、感光性絶縁（Ｐｈｏｔｏ  Ｉｍａｇｅａｂｌｅ  Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。
【００６６】
連結部材１４０は、上述のように、絶縁部材１４１と、上記絶縁部材１４１に形成された再配線層１４５と、を含むことができる。上記絶縁部材１４１は、エポキシ樹脂のような熱硬化性樹脂又はポリイミドのような熱可塑性樹脂を含むことができる。例えば、プリプレグ、ＡＢＦ、ＦＲ−４、ＢＴなどが用いられることができる。特定の例において、上記絶縁部材１４１は、ＰＩＤ樹脂のような感光性絶縁材料を用いることもできる。感光性材料を用いる場合、それぞれの絶縁層１４１ａ、１４１ｂは、より薄く形成されることができ、より容易に再配線ビア１４３の微細なピッチを達成することができる。例えば、それぞれの絶縁層１４１ａ、１４１ｂは、第１及び第２再配線パターン１４２ａ、１４２ｂを除外したパターン間の厚さが約１μｍ〜約１０μｍになり得る。
【００６７】
本実施形態において、上記絶縁部材１４１は、ＰＩＤのような感光性絶縁材料を含み、上記パッシベーション層１５０は、非感光性絶縁材料として、熱硬化性樹脂又は熱可塑性樹脂を含むことができる。
【００６８】
第１及び第２再配線パターン１４２ａ、１４２ｂは、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、第１及び第２再配線パターン１４２ａ、１４２ｂは、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含むことができる。また、ビアパッドパターンや電気連結構造体パッドパターンなどを含むことができる。例えば、第１及び第２再配線パターン１４２ａ、１４２ｂは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含むことができる。一例として、第１及び第２再配線パターン１４２ａ、１４２ｂの厚さは、約０．５μｍ〜約１５μｍ程度であってもよい。
【００６９】
第１及び第２再配線ビア１４３ａ、１４３ｂは、異なるレベルに位置する要素として用いられる。例えば、第１及び第２再配線ビア１４３ａ、１４３ｂは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含むことができる。
【００７０】
第１及び第２再配線ビア１４３ａ、１４３ｂは、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアの壁に沿って形成されたものであってもよい。例えば、第１及び第２再配線ビア１４３ａ、１４３ｂは、テーパー形状や円筒形状など、様々な形状を有することができる。
【００７１】
電気連結構造体１７０は、導電性物質、例えば、Ｓｎ−Ａｌ−Ｃｕのような低融点合金で形成されることができるが、これに限定されるものではない。電気連結構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。電気連結構造体１７０は、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び低融点合金を含むことができる。電気連結構造体１７０の数、間隔、配置形態などは特に限定されず、通常の技術者が設計事項に応じて十分に変形可能である。
【００７２】
以下、添付された図面を参照して、本発明の一実施形態による半導体パッケージの製造方法を説明する。本製造方法を説明する過程で、様々な特徴及び利点が具体的に理解されることができる。
【００７３】
図１４ａ〜図１４ｄは本発明の一実施形態による半導体パッケージの製造方法を示す主な工程の断面図であって、半導体パッケージ１００のＡ部分を拡大して示す断面図である。
【００７４】
本実施形態による製造方法は、図９に示す半導体パッケージ１００の製造方法であって、連結部材の形成後に凹凸が形成される過程を示す。
【００７５】
図１４ａを参照すると、半導体チップ１２０の活性面に第１及び第２再配線層１４５ａ、１４５ｂを有する連結部材１４０を形成する。
【００７６】
上記第１再配線層１４５ａは、第１再配線パターン１４２ａと、第１再配線ビア１４３ａと、を含む。上記第１再配線パターン１４２ａの表面には、第２凹凸面Ｒ２が形成されることができる。
【００７７】
かかる第２凹凸面Ｒ２は、上記第１再配線層１４５ａを形成した後、第１再配線層１４５ａの表面を粗化処理することにより得ることができる。第１再配線層１４５ａのうち露出している表面は第１再配線パターン１４２ａの表面であるため、第１再配線パターン１４２ａの表面に第２凹凸面Ｒ２が形成されることができる。
【００７８】
例えば、第１再配線パターン１４２ａが銅（Ｃｕ）である場合、Ｈ２Ｏ２及びＨ２ＳＯ４が含有されたエッチング液を用いることができる。所定の時間エッチングを行うことにより、第１再配線パターン１４２ａの表面に凹凸が形成されるようにすることができる。
【００７９】
これとは異なり、メッキ工程の条件を調節することにより、通常の表面粗さよりも大きい粗さを有する第１再配線層１４５ａを形成することができる。例えば、最適の電解メッキ工程のための電流密度は、電解液の組成及び温度などに応じて選択される。最適の電解メッキ工程のための電流密度を適用して第１再配線層１４５ａのためのメッキ工程を行う途中で、メッキ工程の後半（第１再配線層１４５ａの所望の厚さに達する前）における電流密度を数倍高くして印加することにより、第２凹凸面Ｒ２を有する第１再配線層１４５ａを形成することもできる。
【００８０】
次に、図１４ｂに示すように、連結部材１４０の下面に、第１再配線層１４５ａを覆うようにパッシベーション層１５０を形成する。
【００８１】
ラミネート工程を用いることでパッシベーション１５０を形成することができる。例えば、ラミネート工程では、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ−ｕｐ  Ｆｉｌｍ）又はＲＣＦ（ｒｅｓｉｎ  ｃｏａｔｅｄ  ｆｉｌｍ）のような樹脂フィルムを用いることができる。ラミネート工程の他にも、パッシベーション層１５０は、液状樹脂を用いた塗布工程により形成することもできる。
【００８２】
次に、図１４ｃに示すように、パッシベーション層１５０に第１再配線層１４５ａが露出するように開口Ｏを形成する。
【００８３】
本実施形態において、開口Ｏの側壁に第１凹凸面Ｒ１が形成される。上記第１凹凸面Ｒ１は、第１再配線パターン１４２ａの第２凹凸面Ｒ２と連結されることができる。
【００８４】
上記第１凹凸面Ｒ１は、追加的な後工程を用いることなく、開口Ｏを形成する過程で得ることができる。例えば、レーザードリル工程の条件を調節することにより、開口Ｏを形成するとともに、第１凹凸面Ｒ１を得ることができる。
【００８５】
これとは異なり、開口Ｏを形成した後、追加的な後工程を適用することにより、開口Ｏの側壁に第１凹凸面Ｒ１が形成されるようにすることができる。例えば、レーザードリルのような加工工程を用いて開口Ｏを形成した後、デスミア処理を介してエッチング液を用いることで開口の側壁を粗化処理することができる。さらに、プラズマ（例えば、Ｏ２）灰化処理を行うことにより、開口Ｏの側壁を粗化処理することができる。かかる後続の粗化処理は、開口Ｏの側壁だけでなく、パッシベーション層１５０の露出している他の表面にまで行われることができる。
【００８６】
次に、図１４ｄに示すように、パッシベーション層１５０上に第２再配線層１４５ｂに連結されたＵＢＭ層１６０及び電気連結構造体１７０を形成する。
【００８７】
開口Ｏに露出している第１再配線パターン１４２ａと連結されるようにパッシベーション層１５０上にＵＢＭ層１６０を形成し、ＵＢＭ層１６０上に電気連結構造体１７０を形成することができる。先の工程で開口Ｏの側壁に第１凹凸面Ｒ１が提供されるため、ＵＢＭ層１６０、特にＵＢＭビア１６３は、上記開口Ｏの側壁と十分に広い接合面積を有することができる。これにより、密着強度を向上させるとともに、パッシベーション層１５０とＵＢＭビア１６３の間に位置する第１凹凸面Ｒ１により、応力及びクラックの伝播を遮断することができる。
【００８８】
たとえ、パッシベーション層１５０の厚さが薄く、第１凹凸面Ｒ１が短くても、第１凹凸面Ｒ１が第１再配線パターン１４２ａの第２凹凸面Ｒ２に連結されるため、応力（又はクラック）が第１凹凸面Ｒ１を通過して連結部材１４０の内部に伝達されることを効果的に遮断することで、他の再配線層１４５を保護することができる。
【００８９】
図１５は本発明の一実施形態による半導体パッケージの部分拡大断面図である。
【００９０】
図１５を参照すると、本実施形態による半導体パッケージ１００Ａは、再配線層１４５ａ、１４５ｂ'、１４５ｂ''の構造を除いては、図９及び図１０に示す半導体パッケージと同一のパッケージとして理解することができる。本実施形態の構成要素についての説明は、特に反対される記載がない限り、図９及び図１０に示す半導体パッケージ１００の同一又は類似の構成要素についての説明を参照することができる。
【００９１】
本実施形態による半導体パッケージ１００Ａは、絶縁部材１４１と、上記絶縁部材の互いに異なるレベルに形成された３層構造の再配線層１４５ａ、１４５ｂ'、１４５ｂ''と、を含む。
【００９２】
第１再配線層１４５ａは、第２凹凸面Ｒ２に形成された第１再配線パターン１４２ａと、上記第１再配線パターン１４２ａに連結された第１再配線ビア１４３ａと、を含み、上記絶縁部材１４１内に配置された第２再配線層１４５ｂ'、１４５ｂ''は、互いに異なるレベルに位置する２層構造であって、２つの第２再配線パターンと、２つの第２再配線ビアと、を含む。
【００９３】
本実施形態に採用された３層構造の再配線層１４５ａ、１４５ｂ'、１４５ｂ''において、凹凸面は、ＵＢＭ層に直接連結された第１再配線層に関連する表面のみに限って形成される。本実施形態に採用された凹凸面は、ＵＢＭ層の周囲に発生した応力が連結部材の内部に伝達されることを防止するためのものであり、パッシベーション層と直接接するメタル要素の表面に形成される。具体的には、上記パッシベーション層１５０と上記ＵＢＭ層１６０の間には第１凹凸面Ｒ１が形成され、上記パッシベーション層１５０と上記第１再配線層１４５ａ（特に、第１再配線パターン１４２ａ）の間には第２凹凸面Ｒ２が形成される。特に、上記第１凹凸面Ｒ１及び上記第２凹凸面Ｒ２は連続的に配列されているため、ＵＢＭ層１６０の周囲から発生する応力の伝播を効果的に遮断することもできる。
【００９４】
図１６は本発明の一実施形態による半導体パッケージを示す側断面図である。
【００９５】
図１６を参照すると、本実施形態による半導体パッケージ１００Ｂは、配線構造を有する支持部材１１０'を有する点を除いては、図９に示す構造と同一のパッケージとして理解することができる。本実施形態の構成要素についての説明は、特に反対される記載がない限り、図９に示す半導体パッケージ１００の同一又は類似の構成要素についての説明を参照することができる。
【００９６】
本実施形態に採用された支持部材１１０'は、第１誘電層１１１ａと、第１誘電層１１１ａの両面に配置された第１配線層１１２ａ及び第２配線層１１２ｂと、第１配線層１１２ａ上に配置され、第１配線層１１２ａを覆う第２誘電層１１１ｂと、第２誘電層１１１ｂ上に配置された第３配線層１１２ｃと、第１誘電層１１１ａ上に配置され、第２配線層１１２ｂを覆う第３誘電層１１１ｃと、第３誘電層１１１ｃ上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、半導体チップ１２０の接続パッド１２０Ｐと電気的に連結されることができる。
【００９７】
支持部材１１０'がより多くの数の第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むことができるため、連結部材１４０をさらに簡素化することができる。これにより、連結部材１４０の形成過程で発生する不良による歩留まりの低下を改善させることができる。
【００９８】
一方、第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３誘電層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。
【００９９】
第１誘電層１１１ａの厚さは、第２誘電層１１１ｂ及び第３誘電層１１１ｃの厚さよりも厚くてよい。第１誘電層１１１ａは、基本的に剛性を維持するために比較的厚くてもよく、第２誘電層１１１ｂ及び第３誘電層１１１ｃは、より多くの配線層１１２ｃ、１１２ｄを形成するために導入されたものであってもよい。第１誘電層１１１ａは、第２誘電層１１１ｂ及び第３誘電層１１１ｃと異なる絶縁材料を含むことができる。例えば、第１誘電層１１１ａは、芯材、フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２誘電層１１１ｂ及び第３誘電層１１１ｃは、フィラー及び絶縁樹脂を含むＡＢＦフィルム又はＰＩＤフィルムであってもよいが、これに限定されるものではない。同様の観点から、第１誘電層１１１ａを貫通する第１ビア１１３ａは、第２及び第３誘電層１１１ｂ、１１１ｃを貫通する第２及び第３ビア１１３ｂ、１１３ｃよりも直径が大きくてもよい。
【０１００】
支持部材１１０'の第３配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２０Ｐの下面よりも下側に位置することができる。また、連結部材１４０の再配線パターン１４２と支持部材１１０'の第３配線層１１２ｃとの間の距離は、連結部材１４０の再配線パターン１４２と半導体チップ１２０の接続パッド１２０Ｐとの間の距離よりも小さくてもよい。
【０１０１】
これは、本実施形態のように、第３配線層１１２ｃが第２誘電層１１１ｂ上に突出した形で配置されると、連結部材１４０と接することができるためである。支持部材１１０'の第１配線層１１２ａ及び第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面の間に位置することができる。支持部材１１０'は、半導体チップ１２０の厚さに対応して形成されることができるため、支持部材１１０'の内部に形成された第１配線層１１２ａ及び第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面の間のレベルに配置されることができる。
【０１０２】
支持部材１１０'の第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、連結部材１４０の配線パターン１４２の厚さよりも厚くてよい。支持部材１１０'は、半導体チップ１２０以上の厚さを有することができるため、第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズで形成することができる。一方、連結部材１４０の再配線パターン１４２は、薄型化のために、比較的より小さいサイズで形成することができる。
【０１０３】
本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
【０１０４】
本発明で用いられた「一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
【０１０５】
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。この際、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４ａ】
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【図１４ｂ】
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【図１４ｃ】
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【図１４ｄ】
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【図１５】
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【図１６】
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