(57)【要約】      （修正有）【課題】メモリー装置間にデータを転送するためのメモリシステムを提供する。【解決手段】メモリシステム１０は、データの読み取り動作又は書き込み動作を制御するためのメモリー制御信号を生成するメモリー制御部１００、及び、メモリー制御信号に対応してデータの読み取り動作又は書き込み動作が行われる複数のメモリー装置Ｍ１〜Ｍ４を含む。複数のメモリー装置のうち、第１メモリー装置はメモリー制御部から受信される全体データを格納し、第２メモリー装置は全体データのうち特定個数の一部データを受信して第２メモリー装置内でコピーし格納する。【選択図】図１
2020077355.tif 000002
【特許請求の範囲】
【請求項１】
データの読み取り動作又は書き込み動作を制御するためのメモリー制御信号を生成するメモリー制御部と、
前記メモリー制御信号に対応して前記データの読み取り動作又は書き込み動作が行われる複数のメモリー装置と、を備え、
該複数のメモリー装置のうち、第１メモリー装置は前記メモリー制御部から受信される全体データを格納し、第２メモリー装置は前記全体データのうち特定個数の一部データを受信して前記第２メモリー装置内でコピーし格納するメモリーシステム。
【請求項２】
前記複数のメモリー装置は、互いに直接的にデータを伝達する請求項１に記載のメモリーシステム。
【請求項３】
前記複数のメモリー装置は、
第１データバスと第２データバスとを介して前記メモリー制御部と連結される請求項１に記載のメモリーシステム。
【請求項４】
前記複数のメモリー装置は、
前記第２データバスを介して前記一部データを互いに共有する請求項３に記載のメモリーシステム。
【請求項５】
前記第１メモリー装置と前記第２メモリー装置とは、独立的に動作する請求項１に記載のメモリーシステム。
【請求項６】
前記第１メモリー装置と前記第２メモリー装置とは、連続的に動作する請求項１に記載のメモリーシステム。
【請求項７】
前記全体データは、全て同一のデータである請求項１に記載のメモリーシステム。
【請求項８】
前記複数のメモリー装置のそれぞれは、
前記メモリー制御信号に対応して前記データの制御モードを設定するための制御信号を生成する制御部と、
前記制御信号に対応して前記メモリー制御部とインターフェーシングを行うインターフェースと、
前記インターフェースを介して印加されるデータを格納するか、格納されたデータを前記インターフェースに出力するメモリーコアと、を備える請求項１記載のメモリーシステム。
【請求項９】
前記インターフェースは、
前記制御信号がノーマルモードに設定される場合、前記全体データを前記メモリーコアに伝達し、前記制御信号が圧縮モードに設定される場合、前記一部データを前記メモリーコアに伝達する請求項８に記載のメモリーシステム。
【請求項１０】
前記メモリーコアは、
前記インターフェースと前記データのインターフェーシングを行うデータ入出力部と、
前記データを駆動するデータ駆動部と、
前記書き込み動作時に前記データを格納し、前記読み取り動作時に格納されたデータを出力するバンクと、を備える請求項８に記載のメモリーシステム。
【請求項１１】
前記メモリーコアは、
前記データ入出力部を介して印加された前記一部データを伝達する共通入出力バスを備える請求項１０に記載のメモリーシステム。
【請求項１２】
前記メモリーコアは、
前記共通入出力バスを介して印加される一部データがコピーされ、前記データ駆動部に伝達される入出力バスを備える請求項１１に記載のメモリーシステム。
【請求項１３】
前記メモリーコアは、
前記データ入出力部を介して印加される前記一部データが複数のバンクにコピーされ格納される請求項１０に記載のメモリーシステム。
【請求項１４】
前記メモリーコアは、
前記読み取り動作時に前記データ駆動部から印加される全体データを圧縮し、前記データ入出力部に一部データを伝達するデータ圧縮部を備える請求項１０に記載のメモリーシステム。
【請求項１５】
前記データ圧縮部は、
複数のバンクから印加されるデータを圧縮して前記データ入出力部に伝達する請求項１４に記載のメモリーシステム。
【請求項１６】
メモリー制御信号に対応してデータの読み取り動作又は書き込み動作が行われ、第１データバス、第２データバスを介して印加される全体データを格納する第１メモリー装置と、
前記第１メモリー装置から印加される全体データのうち、特定個数の一部データを前記第２データバスを介して受信し、受信された前記一部データをコピーして格納するメモリーシステム。
【請求項１７】
前記第１メモリー装置と前記第２メモリー装置のそれぞれは、
前記メモリー制御信号に対応して前記データの制御モードを設定するための制御信号を生成する制御部と、
前記制御信号に対応して前記メモリー制御部とインターフェーシングを行うインターフェースと、
前記インターフェースを介して印加されるデータを格納するか、格納されたデータを前記インターフェースに出力するメモリーコアと、を備える請求項１６に記載のメモリーシステム。
【請求項１８】
前記インターフェースは、
前記制御信号がノーマルモードに設定される場合、前記全体データを前記メモリーコアに伝達し、前記制御信号が圧縮モードに設定される場合、前記一部データを前記メモリーコアに伝達する請求項１７に記載のメモリーシステム。
【請求項１９】
前記メモリーコアは、
前記インターフェースと前記データのインターフェーシングを行うデータ入出力部と、
前記データを駆動するデータ駆動部と、
前記読み取り動作時に前記データ駆動部から印加されるデータを圧縮し、前記データ入出力部に伝達するデータ圧縮部と、
前記書き込み動作時に前記データを格納し、前記読み取り動作時に格納されたデータを出力するバンクと、を備える請求項１７に記載のメモリーシステム。
【請求項２０】
前記メモリーコアは、
前記データ入出力部を介して印加された前記一部データを伝達する共通入出力バスと、
前記共通入出力バスを介して印加される一部データがコピーされ、前記データ駆動部に伝達される入出力バスと、を備える請求項１９に記載のメモリーシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリーシステムに関するものであり、メモリー装置等の間にデータを転送するための技術である。
【背景技術】
【０００２】
最近、スマートフォン、タブレットＰＣのような移動通信端末機の普及が大衆化している。そして、ソーシャルネットワークサービス（ＳＮＳ、Ｓｏｃｉａｌ  Ｎｅｔｗｏｒｋ  Ｓｅｒｖｉｃｅ）、モノ（機械）のネットワーク（Ｍ２Ｍ、Ｍａｃｈｉｎｅ  ｔｏ  Ｍａｃｈｉｎｅ）、センサネットワーク（Ｓｅｎｓｏｒ  Ｎｅｔｗｏｒｋ）等の使用が増加している。これにより、データの量、生成速度及びその多様性が幾何級数的に増加している。ビッグデータの処理のためには、メモリーの速度も重要であるが、格納容量が大きいメモリー装置及びメモリーモジュールが要求される。
【０００３】
このため、メモリーシステムは、データの格納容量を増やすために複数のメモリー装置を具備する。メモリーシステムは、複数のメモリー装置がデータラインを共有してコントローラーに連結される。ところが、メモリーシステム内に含まれるメモリー装置の個数が多い場合、ローディングが増加するようになる。また、メモリー装置とコントローラー間のデータ転送時のデータ移動時間及び電力消耗が増加するようになる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、データラインを共有してメモリー装置の間にデータを直接転送し、共有されたデータラインを介して印加されるデータをメモリー装置内でコピーして、データの移動時間及び電力消耗を減らすようにできるメモリーシステムを提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によるメモリーシステムは、データの読み取り動作又は書き込み動作を制御するためのメモリー制御信号を生成するメモリー制御部と、メモリー制御信号に対応してデータの読み取り動作又は書き込み動作が行われる複数のメモリー装置を含み、複数のメモリー装置のうち、第１メモリー装置はメモリー制御部から受信される全体データを格納し、第２メモリー装置は全体データのうち特定個数の一部データを受信して第２メモリー装置内でコピーし格納する。
【０００６】
本発明の他の実施形態によるメモリーシステムは、メモリー制御信号に対応してデータの読み取り動作又は書き込み動作が行われ、第１データバス、第２データバスを介して印加される全体データを格納する第１メモリー装置と、第１メモリー装置から印加される全体データのうち、特定個数の一部データを第２データバスを介して受信し、受信された一部データをコピーして格納する。
【発明の効果】
【０００７】
本発明の実施形態は、データの転送速度を向上させ、電力消耗を減らすようにできる効果を提供する。
また、本発明の実施形態は、例示のためのものであり、当業者であれば、添付された特許請求範囲の技術的思想と範囲を介して多様な修正、変更、代替及び付加が可能なはずであり、このような修正変更等は、以下の特許請求範囲に属することに見做さなければならない。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係るメモリーシステムの構成図である。
【図２】図１のメモリー装置の詳細構成図である。
【図３】図２のメモリーコアに関する詳細構成図である。
【図４】図３のメモリーコアに関する実施形態を示す図である。
【図５】図３のメモリーコアに関する他の実施形態を示す図である。
【図６】図３のメモリーコアに関する他の実施形態を示す図である。
【図７】図３のメモリーコアに関する他の実施形態を示す図である。
【図８】図３のメモリーコアに関する他の実施形態を示す図である。
【図９】本発明の実施形態に係るメモリーシステムの動作を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、添付の図面を参照し本発明の実施形態に対して詳しく説明する。本発明の実施形態を説明することにおいて、ある部分が他の部分と『連結』されているという時、これは、『直接的に連結』されている場合だけでなく、その中間に他の素子を間に置いて『電気的に連結』されている場合も含む。また、ある部分がある構成要素を『含む』又は『具備』するという時、これは、特別に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むか具備できることを意味する。また、明細書全体の記載において、一部構成要素等を単数形で記載したからといって、本発明がそれに限られるものではなく、当該構成要素が複数でなり得ることが分かる。
【００１０】
図１は、本発明の実施形態によるメモリーシステムの構成図である。
本発明の実施形態に係るメモリーシステム１０は、メモリー制御部１００と複数のメモリー装置Ｍ１〜メモリー装置Ｍ４を備える。
【００１１】
メモリー制御部１００は、ホストから命令を印加され複数のメモリー装置Ｍ１〜メモリー装置Ｍ４を制御するためのメモリー制御信号ＭＣＯＮを生成する。メモリー制御部１００は、外部のホストとインターフェーシングを行うためのホストインターフェース（図示省略）をさらに備えてもよい。
【００１２】
例えば、メモリー制御部１００は、ホストから入力された命令を分析し処理できる。ここで、ホストから入力された命令は、複数のメモリー装置Ｍ１〜メモリー装置Ｍ４にデータを書き込むための書き込み命令と、複数のメモリー装置Ｍ１〜メモリー装置Ｍ４に格納されたデータを読み取るための読み取り命令等を含んでよい。
【００１３】
メモリー制御部１００は、ホストから命令が印加されれば、複数のメモリー装置Ｍ１〜メモリー装置Ｍ４を駆動するためのファームウエア（Ｆｉｒｍｗａｒｅ）又はソフトウェアによってバックグラウンド機能ブロックの動作を制御できる。
【００１４】
複数のメモリー装置Ｍ１〜メモリー装置Ｍ４は、メモリー制御部１００から印加されるメモリー制御信号ＭＣＯＮに応答しデータをサービスできる。例えば、複数のメモリー装置Ｍ１〜メモリー装置Ｍ４は、メモリー制御部１００から提供されたデータを格納するか、格納されたデータを読み取って読み取りデータをメモリー制御部１００に提供できる。
【００１５】
本発明の実施形態において、メモリー装置Ｍ１〜メモリー装置Ｍ４が４個であることを一例に説明したが、本発明の実施形態は、これに限定されるものでなはく、メモリー装置の個数は限定されない。
【００１６】
また、本発明の実施形態において、メモリー装置Ｍ１〜メモリー装置Ｍ４は揮発性メモリーで構成されてよい。しかし、本発明の実施形態は、これに限定されるものではなく、メモリー装置Ｍ１〜メモリー装置Ｍ４がＮＡＮＤ型フラッシュメモリー、ＮＯＲ型フラッシュメモリー、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）等の揮発性メモリー装置のうち一つで構成されてよい。
【００１７】
複数のメモリー装置Ｍ１〜メモリー装置Ｍ４は、データバスＤＢ１、ＤＢ２を介してメモリー制御部１００と連結され互いにデータを転送できる。ここで、複数のメモリー装置Ｍ１〜メモリー装置Ｍ４は、データバスＤＢ２を介して印加されるデータを互いに共有できる。
【００１８】
すなわち、本発明の実施形態によれば、複数のメモリー装置Ｍ１〜メモリー装置Ｍ４は、メモリー制御部１００を経ずデータバスＤＢ２を介して複数のメモリー装置Ｍ１〜メモリー装置Ｍ４間にデータが直接伝達されてよい。
【００１９】
例えば、複数のメモリー装置Ｍ１〜メモリー装置Ｍ４は、全体データのうち一部データが伝達されるデータバスＤＢ２を共有する。これによって、複数のメモリー装置Ｍ１〜メモリー装置Ｍ４のうちメモリー装置Ｍ１は、（Ａ）の経路のようにメモリー制御部１００を経ずデータバスＤＢ２を介してメモリー装置Ｍ２に直接データを伝達できる。同様に、複数のメモリー装置Ｍ１〜Ｍ４のうちメモリー装置Ｍ２は、（Ｂ）の経路のようにメモリー制御部１００を経ずデータバスＤＢ２を介してメモリー装置Ｍ３に直接データを伝達できる。そして、複数のメモリー装置Ｍ１〜メモリー装置Ｍ４は、（Ｃ）の経路のようにデータバスＤＢ１、ＤＢ２を介してメモリー制御部１００に読み取られたデータを伝達できる。
【００２０】
図２は、図１のメモリー装置Ｍ１〜メモリー装置Ｍ４に関する詳細構成図である。複数のメモリー装置Ｍ１〜メモリー装置Ｍ４は、その構成が全て同一であるため、図２の実施形態では二つのメモリー装置Ｍ１、Ｍ２のみを図示し、メモリー装置Ｍ２に関する詳細構成を一例に説明する。
【００２１】
メモリー装置Ｍ２は、制御部２００、インターフェース３００及びメモリーコア４００を備える。
ここで、制御部２００は、メモリー制御部１００から入力されたメモリー制御信号ＭＣＯＮに対応し、データの制御モードを設定するための制御信号ＣＯＮを生成する。例えば、制御部２００は、メモリー制御信号ＭＣＯＮに対応し、制御信号ＣＯＮを「ノーマルモード」に出力するか「圧縮モード」に出力する。
【００２２】
インターフェース３００は、制御信号ＣＯＮに対応し、データバスＤＢ１、ＤＢ２とメモリーコア４００間のインターフェーシングを行う。インターフェース３００は、制御信号ＣＯＮに対応し、全てのデータバスＤＢ１、ＤＢ２を選択するための連結回路と、一部データバスＤＢ２を選択するための連結回路を備えてもよい。
【００２３】
例えば、インターフェース３００は、制御信号ＣＯＮが「ノーマルモード」に設定される場合、データバスＤＢ１、ＤＢ２を介して全体データの入力を受けメモリーコア４００に伝達する。一方、インターフェース３００は、制御信号ＣＯＮが「圧縮モード」に設定される場合、データバスＤＢ２を介して一部データの入力を受けメモリーコア４００に伝達する。
【００２４】
メモリーコア４００は、「ノーマルモード」時にインターフェース３００を介してデータバスＤＢ１、ＤＢ２の全体データの入力を受けバンク（後述する）に格納する。そして、メモリーコア４００は、「圧縮モード」時にインターフェース３００を介してデータバスＤＢ２の一部データの入力を受ける。そして、メモリーコア４００は、インターフェース３００を介して印加された一部データをコピー（Ｃｏｐｙ）する方式でバンク（後述する）に全体データを格納してよい。データバスＤＢ２に搭載されたデータは、メモリー制御部１００に移動されない状態で各メモリー装置Ｍ１、Ｍ２に直接提供されてよい。
【００２５】
例えば、メモリー装置Ｍ１は、「ノーマルモード」で動作し全体データの読み取り又は書き込み動作が行われてよい。また、メモリー装置Ｍ１がノーマル読み取り又は書き込み動作を行う間、メモリー装置Ｍ２は、「圧縮モード」で動作し一部データをコピーする方式で全体データを格納してよい。ここで、メモリー制御部１００から提供されメモリー装置Ｍ１、Ｍ２に提供されるデータは、全て同一のデータであってよい。
【００２６】
以上でのように、本発明の実施形態に係るメモリー装置Ｍ２は、メモリー制御信号ＭＣＯＮに対応し、データバスＤＢ２を介して印加される一部データをメモリー装置Ｍ２のメモリーコア４００にコピー（Ｃｏｐｙ）して格納できる。これによって、本発明の実施形態は、メモリー装置間にデータを直接伝達し、一部データのみ入力を受けメモリー装置内で並列データをコピーして格納するため、データの移動時間及び電力消耗を減らすことができる。
【００２７】
図３は、図２のメモリーコア４００に関する詳細構成図である。
メモリーコア４００は、データ入出力部４１０、データ駆動部４２０、データ圧縮部４３０、ロウデコーダＲＤＥＣ及びバンクＢＡ、ＢＢを備える。
【００２８】
本発明の実施形態では、メモリーコア４００内に二つのバンクＢＡ、ＢＢが含まれた場合を一例に説明する。しかし、本発明の実施形態は、これに限定されるものではなく、バンクの個数は変更が可能である。
【００２９】
ここで、データ入出力部４１０は、インターフェース３００とデータインターフェーシングを行う。すなわち、データ入出力部４１０は、書き込み動作時にインターフェース３００を介して印加されるデータをデータ駆動部４２０に伝達する。そして、データ入出力部４１０は、読み取り動作時にデータ圧縮部４３０を介して印加されるデータをインターフェース３００に伝達する。
【００３０】
そして、データ駆動部４２０は、書き込み動作時にデータ入出力部４１０から印加されるデータを駆動してバンクＢＡ、ＢＢに伝達する。また、データ駆動部４２０は、読み取り動作時にバンクＢＡ、ＢＢから印加されるデータを駆動してデータ圧縮部４３０に伝達する。
【００３１】
また、データ圧縮部４３０は、読み取り動作時にデータ駆動部４３０から印加されるデータを圧縮してデータ入出力部４１０に伝達する。バンクＢＡ、ＢＢから印加されるデータは、データ圧縮部４３０によって圧縮されデータ入出力部４１０に伝達される。そして、データ入出力部４１０を介して出力される圧縮データは、インターフェース３００を介してデータバスＤＢ２に伝達されるため、読み取り動作時にデータの伝達によるローディングを減らすことができる。
【００３２】
また、バンクＢＡ、ＢＢは、書き込み動作時にデータ駆動部４２０から印加されるデータを格納する。そして、バンクＢＡ、ＢＢは、読み取り動作時に格納されたデータを読み取ってデータ駆動部４２０に出力する。ロウデコーダＲＤＥＣは、書き込み動作又は読み取り動作時にバンクＢＡ、ＢＢのロウラインを選択し、当該セルのデータがアクセスできるようにする。
【００３３】
図４は、図３のメモリーコア４００に関する実施形態を示す図である。
メモリーコア４００は、データ入出力部４１０、データ駆動部４２０、ロウデコーダＲＤＥＣ及びバンクＢＡ、ＢＢを備える。
【００３４】
図４の実施形態は、データの「書き込み」動作を基準に説明する。基準となるメモリー装置（例えば、メモリー装置Ｍ１）から読み取られたデータが、ターゲットになるメモリー装置（例えば、メモリー装置Ｍ２）のメモリーコア４００に格納されてよい。
【００３５】
また、図４の実施形態は、制御信号ＣＯＮが「ノーマルモード」の場合を示す。メモリーコア４００は、「ノーマルモード」時にインターフェース３００を介してデータバスＤＢ１、ＤＢ２の全体データの入力を受けバンクＢＡに格納してよい。図４では、二つのバンクＢＡ、ＢＢのうちバンクＢＡにデータが格納される場合を一例に説明した。しかし、二つのバンクＢＡ、ＢＢのうち、バンクＢＢに入力されたデータが格納されてもよい。
【００３６】
例えば、データバスＤＢ１を介して印加されるデータが×１２であり、データバスＤＢ２を介して印加される一部データが×４であることを仮定する。そうすれば、データバスＤＢ１、ＤＢ２を介して印加される全体データは総×１６になる。
【００３７】
本発明の実施形態では、データバスＤＢ１を介して印加されるデータが×１２であり、データバスＤＢ２を介して印加される一部データが×４、データバスＤＢ１、ＤＢ２を介して印加される全体データが総×１６であることを一例に説明する。しかし、これは一実施形態のだけであり、データバスＤＢ１、ＤＢ２を介して伝達されるデータの個数は、これに限定されない。
【００３８】
インターフェース３００は、「ノーマルモード」時に×１６の全体データをメモリーコア４００のデータ入出力部４１０に伝達する。すなわち、メモリーコア４００の全体データピンの個数が１６個の場合、全体データピンを介して印加される１６個のデータＤＱ０〜データＤＱ１５が全てデータ入出力部４１０に入力されてよい。データ入出力部４１０は、インターフェース３００から１６個のデータＤＱ０〜データＤＱ１５の入力を受け入出力バスＩＯＢに伝達する。
【００３９】
結果として、データ駆動部４２０は、入出力バスＩＯＢを介して印加されるデータＤＱ０〜ＤＱ１５を駆動しデータＤ０〜データＤ１５をバンクＢＡに伝達する。バンクＢＡは、データ駆動部４２０を介して伝達されるデータＤ０〜データＤ１５を格納する。バンクＢＡは、ロウデコーダＲＤＥＣによってワードラインＷＬが選択され、カラム選択信号ＣＹＩによってカラムラインが選択され、該当するセルにデータＤ０〜データＤ１５を書き込む。
【００４０】
図５は、図３のメモリーコア４００に関する他の実施形態を示す図である。
メモリーコア４００Ａは、データ入出力部４１０Ａ、データ駆動部４２０Ａ、ロウデコーダＲＤＥＣ及びバンクＢＡ、ＢＢを備える。
【００４１】
図５の実施形態は、データの「書き込み」動作を基準に説明する。基準となるメモリー装置（例えば、メモリー装置Ｍ１）から読み取られたデータがターゲットになるメモリー装置（例えば、メモリー装置Ｍ２）のメモリーコア４００Ａに格納されてよい。
【００４２】
また、図５の実施形態は、制御信号ＣＯＮが「圧縮モード」の場合を示す。メモリーコア４００Ａは、インターフェース３００を介してデータバスＤＢ２の一部データの入力を受けバンクＢＡに格納してよい。図５では、二つのバンクＢＡ、ＢＢのうち、バンクＢＡにデータが格納される場合を一例に説明した。しかし、二つのバンクＢＡ、ＢＢのうち、バンクＢＢに入力されたデータが格納されてもよい。
【００４３】
例えば、データバスＤＢ１を介して印加されるデータが×１２であり、データバスＤＢ２を介して印加される一部データが×４であることを仮定する。ところが、「圧縮モード」では、インターフェース３００がデータバスＤＢ２を介して印加される×４の一部データのみメモリーコア４００Ａに伝達する。
【００４４】
データ入出力部４１０Ａは、インターフェース３００から４個のデータＤＱ０〜ＤＱ３の入力を受け共通入出力バスＣＩＯＢ０〜共通入出力バスＣＩＯＢ３に伝達する。共通入出力バスＣＩＯＢ０〜共通入出力バスＣＩＯＢ３に伝達された一部データは、入出力バスＩＯＢを介してコピーされデータＤ０〜データＤ１５がバンクＢＡに伝達される。
【００４５】
例えば、共通入出力バスＣＩＯＢ０に印加されたデータＤＱ０は、入出力バスＩＯＢを介してデータＤ０、Ｄ４、Ｄ８、Ｄ１２にコピーされる。そして、共通入出力バスＣＩＯＢ１に印加されたデータＤＱ１は、入出力バスＩＯＢを介してデータＤ１、Ｄ５、Ｄ９、Ｄ１３にコピーされる。また、共通入出力バスＣＩＯＢ２に印加されたデータＤＱ２は、入出力バスＩＯＢを介してデータＤ２、Ｄ６、Ｄ１０、Ｄ１４にコピーされる。また、共通入出力バスＣＩＯＢ３に印加されたデータＤＱ３は、入出力バスＩＯＢを介してデータＤ３、Ｄ７、Ｄ１１、Ｄ１５にコピーされる。
【００４６】
これにより、入出力バスＩＯＢを介してバンクＢＡに伝達される入力データは、総１６個のデータＤ０〜データＤ１５になる。データ駆動部４２０Ａは、入出力バスＩＯＢを介して印加されるデータＤ０〜データＤ１５を駆動しバンクＢＡに伝達する。バンクＢＡは、ロウデコーダＲＤＥＣによってワードラインＷＬが選択され、カラム選択信号ＣＹＩによってカラムラインが選択され、該当するセルにデータＤ０〜データＤ１５が格納される。
【００４７】
図６は、図２のメモリーコア４００に関する他の実施形態を示す図である。
メモリーコア４００Ｂは、データ入出力部４１０Ｂ、データ駆動部４２０Ｂ−１、４２０Ｂ−２、ロウデコーダＲＤＥＣ及びバンクＢＡ、ＢＢを備える。
図６の実施形態は、データの「書き込み」動作を基準に説明する。基準となるメモリー装置（例えば、メモリー装置Ｍ１）から読み取られたデータが、ターゲットになるメモリー装置（例えば、メモリー装置Ｍ２）のメモリーコア４００Ａに格納されてよい。
【００４８】
また、図６の実施形態は、制御信号ＣＯＮが「圧縮モード」の場合を示す。メモリーコア４００Ｂは、インターフェース３００を介してデータバスＤＢ２の一部データの入力を受けバンクＢＡ、ＢＢに格納してよい。すなわち、図６の実施形態では、二つのバンクＢＡ、ＢＢ全てにデータが格納される場合を一例に説明する。
【００４９】
例えば、データバスＤＢ１を介して印加されるデータが×１２であり、データバスＤＢ２を介して印加される一部データが×４であることを仮定する。ところが、「圧縮モード」では、インターフェース３００がデータバスＤＢ２を介して印加される×４の一部データのみメモリーコア４００Ｂに伝達する。
【００５０】
データ入出力部４１０Ｂは、インターフェース３００から４個のデータＤＱ０〜データＤＱ３の入力を受け共通入出力バスＣＩＯＢ０〜共通入出力バスＣＩＯＢ３に伝達する。共通入出力バスＣＩＯＢ０〜共通入出力バスＣＩＯＢ３に伝達された一部データは、入出力バスＩＯＢを介してコピーされ、データＤ０〜データＤ１５がバンクＢＡに伝達されて、データＤ０〜データＤ１５がバンクＢＢに伝達される。
【００５１】
例えば、共通入出力バスＣＩＯＢ０に印加されたデータＤＱ０は、入出力バスＩＯＢを介してデータＤ０、Ｄ４、Ｄ８、Ｄ１２にコピーされる。そして、共通入出力バスＣＩＯＢ１に印加されたデータＤＱ１は、入出力バスＩＯＢを介してデータＤ１、Ｄ５、Ｄ９、Ｄ１３にコピーされる。また、共通入出力バスＣＩＯＢ２に印加されたデータＤＱ２は、入出力バスＩＯＢを介してデータＤ２、Ｄ６、Ｄ１０、Ｄ１４にコピーされる。また、共通入出力バスＣＩＯＢ３に印加されたデータＤＱ３は、入出力バスＩＯＢを介してデータＤ３、Ｄ７、Ｄ１１、Ｄ１５にコピーされる。
【００５２】
これにより、入出力バスＩＯＢを介して総１６個のデータＤ０〜データＤ１５がバンクＢＡに伝達される。同様に、入出力バスＩＯＢを介して総１６個のデータＤ０〜データＤ１５がバンクＢＢに伝達される。データ駆動部４２０Ｂ−１、４２０Ｂ−２は、入出力バスＩＯＢを介して印加されるデータＤ０〜データＤ１５を駆動し各バンクＢＡ、ＢＢに伝達する。
【００５３】
バンクＢＡは、ロウデコーダＲＤＥＣによってワードラインＷＬが選択され、カラム選択信号ＣＹＩによってカラムラインが選択され、該当するセルにデータＤ０〜データＤ１５が格納される。同様に、バンクＢＢは、ロウデコーダＲＤＥＣによってワードラインＷＬが選択され、カラム選択信号ＣＹＩによってカラムラインが選択され、該当するセルにデータＤ０〜データＤ１５が格納される。ここで、バンクＢＡとバンクＢＢは、同時にアクセスされデータの書き込み動作が行われてよい。
【００５４】
図７は、図３のメモリーコア４００に関する他の実施形態を示す図である。
メモリーコア４００Ｃは、データ入出力部４１０Ｃ、データ駆動部４２０Ｃ、データ圧縮部４３０Ｃ、ロウデコーダＲＤＥＣ及びバンクＢＡ、ＢＢを備える。
【００５５】
図７の実施形態は、データの「読み取り」動作を基準に説明する。また、図７の実施形態は、制御信号ＣＯＮが「圧縮モード」の場合を示す。
メモリーコア４００Ｃは、バンクＢＡから読み取られた全体データを圧縮し、インターフェース３００を介して一部データをデータバスＤＢ２に提供できる。図７では、二つのバンクＢＡ、ＢＢのうち、バンクＢＡのデータを読み取る場合を一例に説明した。しかし、二つのバンクＢＡ、ＢＢのうち、バンクＢＢに格納されたデータを読み取ってもよい。
【００５６】
例えば、「圧縮モード」では、バンクＢＡから読み取られた×１６の全体データを圧縮し、一部データだけインターフェース３００に出力する。データバスＤＢ１に伝達されるデータが×１２であり、データバスＤＢ２に伝達される一部データが×４であることを仮定する。そうすれば、インターフェース３００は×４の一部データのみデータバスＤＢ２に伝達する。
【００５７】
バンクＢＡは、ロウデコーダＲＤＥＣによってワードラインＷＬが選択され、カラム選択信号ＣＹＩによってカラムラインが選択され、該当するセルに格納されたデータＤ０〜データＤ１５がデータ駆動部４２０Ｃに出力される。ここで、バンクＢＡから出力される出力データＤ０〜データＤ１５は総１６個になる。
【００５８】
データ駆動部４２０Ｃから出力されたデータＤ０〜データＤ１５は、圧縮部４３０Ｃに伝達される。圧縮部４３０Ｃは、データＤ０〜データＤ１５を圧縮し、共通入出力バスＣＩＯＢ０〜共通入出力バスＣＩＯＢ３に出力する。ここで、圧縮部４３０Ｃは、複数の排他的ノアゲートＸＮＯＲ０〜排他的ノアゲートＸＮＯＲ３を備えてもよい。
【００５９】
排他的ノアゲートＸＮＯＲ０は、データＤ０〜データＤ１５のうち、一部のデータＤ０、Ｄ４、Ｄ８、Ｄ１２を排他的ノア演算して共通入出力バスＣＩＯＢ０に出力する。そして、排他的ノアゲートＸＮＯＲ１は、データＤ０〜データＤ１５のうち、一部のデータＤ１、Ｄ５、Ｄ９、Ｄ１３を排他的ノア演算して共通入出力バスＣＩＯＢ１に出力する。また、排他的ノアゲートＸＮＯＲ２は、データＤ０〜データＤ１５のうち、一部のデータＤ２、Ｄ６、Ｄ１０、Ｄ１４を排他的ノア演算して共通入出力バスＣＩＯＢ２に出力する。排他的ノアゲートＸＮＯＲ３は、データＤ０〜データＤ１５のうち、一部のデータＤ３、Ｄ７、Ｄ１１、Ｄ１５を排他的ノア演算して共通入出力バスＣＩＯＢ３に出力する。
【００６０】
データ入出力部４１０Ｃは、共通入出力バスＣＩＯＢ０〜共通入出力バスＣＩＯＢ３から印加される４個のデータＤＱ０〜データＤＱ３を、インターフェース３００を介してデータバスＤＢ２に伝達する。
【００６１】
図８は、図３のメモリーコア４００に関するまた他の実施形態である。
メモリーコア４００Ｄは、データ入出力部４１０Ｄ、データ駆動部４２０Ｄ−１、４２０Ｄ−２、データ圧縮部４３０Ｄ、ロウデコーダＲＤＥＣ及びバンクＢＡ、ＢＢを備える。
【００６２】
図８の実施例は、データの「読み取り」動作を基準に説明する。また、図８の実施形態は、制御信号ＣＯＮが「圧縮モード」の場合を示す。
メモリーコア４００Ｄは、バンクＢＡ、ＢＢから読み取られた全体データを圧縮し、インターフェース３００を介して一部データをデータバスＤＢ２に提供できる。図８の実施形態では、二つのバンクＢＡ、ＢＢの全てのデータを読み取る場合を一例に説明した。
【００６３】
例えば、「圧縮モード」では、バンクＢＡから読み取られた×１６のデータとバンクＢＢで読み取られた×１６のデータを合わせ、総×３２の全体データを圧縮部４３０Ｄに出力する。データバスＤＢ１に伝達されるデータが×１２であり、データバスＤＢ２に伝達される一部データが×４であることを仮定する。そうすれば、圧縮部４３０Ｄは×３２の全体データを圧縮し、×４の一部データのみインターフェース３００を介してデータバスＤＢ２に伝達する。
バンクＢＡは、ロウデコーダＲＤＥＣによってワードラインＷＬが選択され、カラム選択信号ＣＹＩによってカラムラインが選択され、該当するセルに格納されたデータＤ０〜データＤ１５がデータ駆動部４２０Ｄ−１、４２０Ｄ−２に出力される。ここで、バンクＢＡから出力されるデータＤ０〜データＤ１５は総１６個になる。
【００６４】
そして、バンクＢＢは、ロウデコーダＲＤＥＣによってワードラインＷＬが選択され、カラム選択信号ＣＹＩによってカラムラインが選択され、該当するセルに格納されたデータＤ０〜データＤ１５がデータ駆動部４２０Ｄ−１、４２０Ｄ−２に出力される。ここで、バンクＢＢから出力されるデータＤ０〜データＤ１５は総１６個になる。
【００６５】
バンクＢＡ、ＢＢから読み取られたそれぞれのデータＤ０〜データＤ１５は、データ駆動部４２０Ｄ−１、４２０Ｄ−２で駆動され圧縮部４３０Ｄに伝達される。圧縮部４３０Ｄは、バンクＢＡ、ＢＢから読み取られたそれぞれのデータＤ０〜データＤ１５を圧縮し、共通入出力バスＣＩＯＢ０〜共通入出力バスＣＩＯＢ３に出力する。このような圧縮部４３０Ｄは、複数の排他的ノアゲートＸＮＯＲ４〜排他的ノアゲートＸＮＯＲ１と、複数のアンドゲートＡＮＤ１〜アンドゲートＡＮＤ４を含んでよい。
【００６６】
排他的ノアゲートＸＮＯＲ４は、データＤ０〜データＤ１５のうち、一部のデータＤ０、Ｄ４、Ｄ８、Ｄ１２を排他的ノア演算してアンドゲートＡＮＤ１に出力する。そして、排他的ノアゲートＸＮＯＲ５は、データＤ０〜データＤ１５のうち、一部のデータＤ１、Ｄ５、Ｄ９、Ｄ１３を排他的ノア演算してアンドゲートＡＮＤ２に出力する。また、排他的ノアゲートＸＮＯＲ６は、データＤ０〜データＤ１５のうち、一部のデータＤ２、Ｄ６、Ｄ１０、Ｄ１４を排他的ノア演算してアンドゲートＡＮＤ３に出力する。排他的ノアゲートＸＮＯＲ７は、データＤ０〜データＤ１５のうち、一部のデータＤ３、Ｄ７、Ｄ１１、Ｄ１５を排他的ノア演算してアンドゲートＡＮＤ４に出力する。
【００６７】
そして、排他的ノアゲートＸＮＯＲ８は、データＤ０〜データＤ１５のうち、一部のデータＤ０、Ｄ４、Ｄ８、Ｄ１２を排他的ノア演算してアンドゲートＡＮＤ１に出力する。そして、排他的ノアゲートＸＮＯＲ９は、データＤ０〜データＤ１５のうち、一部のデータＤ１、Ｄ５、Ｄ９、Ｄ１３を排他的ノア演算してアンドゲートＡＮＤ２に出力する。また、排他的ノアゲートＸＮＯＲ１０は、データＤ０〜データＤ１５のうち、一部のデータＤ２、Ｄ６、Ｄ１０、Ｄ１４を排他的ノア演算してアンドゲートＡＮＤ３に出力する。排他的ノアゲートＸＮＯＲ１１は、データＤ０〜データＤ１５のうち、一部のデータＤ３、Ｄ７、Ｄ１１、Ｄ１５を排他的ノア演算してアンドゲートＡＮＤ４に出力する。
【００６８】
また、アンドゲートＡＮＤ１は、排他的ノアゲートＸＮＯＲ４、ＸＮＯＲ８の出力をアンド演算して共通入出力バスＣＩＯＢ０に出力する。アンドゲートＡＮＤ２は、排他的ノアゲートＸＮＯＲ５、ＸＮＯＲ９の出力をアンド演算して共通入出力バスＣＩＯＢ１に出力する。アンドゲートＡＮＤ３は、排他的ノアゲートＸＮＯＲ６、ＸＮＯＲ１０の出力をアンド演算して共通入出力バスＣＩＯＢ２に出力する。アンドゲートＡＮＤ４は、排他的ノアゲートＸＮＯＲ７、ＸＮＯＲ１１の出力をアンド演算して共通入出力バスＣＩＯＢ３に出力する。
【００６９】
データ出力部４１０Ｄは、共通入出力バスＣＩＯＢ０〜共通入出力バスＣＩＯＢ３から印加される４個のデータＤＱ０〜データＤＱ３を、インターフェース３００を介してデータバスＤＢ２に伝達する。
【００７０】
以上のように、本発明の実施形態は、全体データを出力するのではなく、データを圧縮して一部データを出力することができる。このような場合、データの伝達時にローディングを減らし、データの伝達速度を向上させることができるため、電力消耗が減るようになる。
【００７１】
図９は、本発明の実施形態によるメモリーシステムの動作を説明するための図である。
メモリー制御部１００は、ホストから命令を受信する（段階Ｓ１）。そして、メモリー制御部１１０は、ホストから入力された命令を分析し、メモリー装置Ｍ１〜メモリー装置Ｍ４間に直接データを転送する動作が必要な場合であるかを判断する（段階Ｓ２）。例えば、メモリー制御部１１０は、電力消耗を減らす場合や、メモリー装置の動作速度を高める場合、メモリー装置の信頼性を改善しなければならない場合に、メモリー装置Ｍ１〜メモリー装置Ｍ４間に直接データを転送する動作が必要であると判断する。
【００７２】
もし、メモリー装置Ｍ１〜メモリー装置Ｍ４間に直接データを転送する動作が必要ではない場合、メモリー制御部１００を経て各メモリー装置Ｍ１〜メモリー装置Ｍ４がノーマルモードで動作するようになる（段階Ｓ３）。一方、メモリー装置Ｍ１〜メモリー装置Ｍ４間に直接データを転送するための命令が印加された場合、メモリー制御部１００は、これに対応するメモリー制御信号ＭＣＯＮを生成する（段階Ｓ４）。
【００７３】
メモリー制御部１００は、ホストから書き込み命令又は読み取り命令が印加される場合、制御部２００に書き込み命令又は読み取り命令を実行するためのメモリー制御信号ＭＣＯＮを伝達する。制御部２００は、メモリー制御信号ＭＣＯＮに対応し、各メモリー装置Ｍ１〜メモリー装置Ｍ４間に全体データを伝達するための「ノーマルモード」であるか、それとも一部データのみ伝達するための「圧縮モード」であるかを判断する。
【００７４】
もし、全体データを伝達するための「ノーマルモード」の場合、各メモリー装置Ｍ１〜メモリー装置Ｍ４はノーマルモードで動作するようになる（段階Ｓ５）。一方、メモリー装置Ｍ１〜メモリー装置Ｍ４の制御部２００は、「圧縮モード」時にデータバスＤＢ２を介して一部データのみ伝達するための制御信号ＣＯＮを生成する。各メモリー装置Ｍ１〜メモリー装置Ｍ４は、制御信号ＣＯＮに対応し、圧縮モードで動作するようになる（段階Ｓ６）。
【００７５】
ここで、基準メモリー装置とターゲットメモリー装置は、独立的に動作することが可能である。例えば、基準となるメモリー装置（例えば、メモリー装置Ｍ１）が「ノーマルモード」で全体データのアクセス動作が行われる間、ターゲットになるメモリー装置（例えば、メモリー装置Ｍ２）は、「圧縮モード」で一部データのコピー動作が行われてよい。すなわち、基準メモリーの装置とターゲットメモリー装置のアクセス動作は、同時に行われてもよく、連続的に行われてもよい。
【００７６】
その後、メモリー制御部１００が、ホストから読み取り命令を受信する（段階Ｓ７）と、メモリー制御部１００は、複数のメモリー装置Ｍ１〜メモリー装置Ｍ４のうち該当するメモリー装置から読み取られたデータをホストに転送する（段階Ｓ８）。
【００７７】
本発明が属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに他の具体的な形態で実施され得るため、以上で記述した実施形態等は全ての面において例示的なものであり、限定的ではないものとして理解しなければならない。本発明の範囲は、詳細な説明よりは後述する特許請求の範囲によって表れるようになり、特許請求の範囲の意味及び範囲、そしてその等価概念から導出される全ての変更又は変形された形態が、本発明の範囲に含まれるものとして解釈されなければならない。
【符号の説明】
【００７８】
１００：メモリー制御部
Ｍ１〜Ｍ４：複数のメモリー装置
【図１】
2020077355.tif 000003
【図２】
2020077355.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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