(57)【要約】【課題】省電力化を図ることができる記憶装置を提供することである。【解決手段】実施形態の記憶装置は、第１導体と、抵抗変化膜と、第２導体とを備えている。前記抵抗変化膜は、第１層と、第２層とを有する。前記第２層は、前記第１層に対して前記第１導体とは反対側に位置し、酸素を含み、前記第１層よりも導電率が高い。前記第２導体は、第１部分と、第２部分とを有する。前記第１部分は、前記抵抗変化膜の前記第２層に接する。前記第２部分は、前記第１部分と比べて前記抵抗変化膜から離れている。前記第１部分の酸素含有率は、前記第２部分の酸素含有率よりも高い。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導体と、
第１層と、前記第１層に対して前記第１導体とは反対側に位置し、酸素を含み、前記第１層よりも導電率が高い第２層とを有した抵抗変化膜と、
前記抵抗変化膜の前記第２層に接した第１部分と、前記第１部分と比べて前記抵抗変化膜から離れた第２部分とを有し、前記第１部分の酸素含有率が前記第２部分の酸素含有率よりも高い、第２導体と、
を備えた記憶装置。
【請求項２】
前記第２層は、第１金属の酸化物を含み、
前記第１部分は、前記第１金属の窒化物を含む、
請求項１に記載の記憶装置。
【請求項３】
前記第２層は、チタン酸化物を含み、
前記第１部分は、チタン窒化物を含む、
請求項１又は請求項２に記載の記憶装置。
【請求項４】
前記第１部分における窒素とチタンとの組成比は、１：１よりも大きく、１：９よりも小さい、
請求項３に記載の記憶装置。
【請求項５】
前記第２層は、第１金属の酸化物を含み、
前記第１部分は、前記第１金属の窒化物を含み、
前記第２部分は、前記第１金属とは異なる第２金属を含む、
請求項１から請求項４のうちいずれか１項に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
相互に直交した方向に延びる２種類の配線の間に、抵抗変化膜が接続された記憶装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９７５４６６５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、省電力化を図ることができる記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の記憶装置は、第１導体と、抵抗変化膜と、第２導体とを備えている。前記抵抗変化膜は、第１層と、第２層とを有する。前記第２層は、前記第１層に対して前記第１導体とは反対側に位置し、酸素を含み、前記第１層よりも導電率が高い。前記第２導体は、第１部分と、第２部分とを有する。前記第１部分は、前記抵抗変化膜の前記第２層に接する。前記第２部分は、前記第１部分と比べて前記抵抗変化膜から離れている。前記第１部分の酸素含有率が前記第２部分の酸素含有率よりも高い。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の記憶装置を示す概略斜視図。
【図２】図１中に示された記憶装置のＩＩ−ＩＩ線に沿う断面図。
【図３】第１の実施形態の記憶部の製造方法を説明するための断面図。
【図４】第１の実施形態の記憶部の製造方法を説明するための断面図。
【図５】第１の実施形態の記憶部の製造方法を説明するための断面図。
【図６】第１の実施形態の記憶部の製造方法を説明するための断面図。
【図７】第１の実施形態の記憶部の製造方法を説明するための断面図。
【図８】第１の実施形態の記憶部の製造方法を説明するための断面図。
【図９】第１の実施形態の記憶部の製造方法を説明するための断面図。
【図１０】第１の実施形態の記憶部の製造方法を説明するための断面図。
【図１１】第２の実施形態の記憶装置のメモリセルの周囲の構成を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態の記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
【０００８】
本明細書において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。すなわち「接続」とは、２つの部材が直接に接する場合に限定されず、２つの部材の間に別の部材が介在する場合も含む。一方で、「接する」とは、直接に接することを意味する。本明細書において「重なる」及び「面する」とは、２つの部材が直接に向かい合うことに限定されず、２つの部材の間に別の部材が存在する場合も含む。また、「重なる」及び「面する」とは、２つの部材のそれぞれ一部同士が重なる又は面する場合なども含む。また「厚さ」とは、便宜上のものであり、「寸法」と読み替えられてもよい。
【０００９】
また先に、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向、及びＺ方向について定義する。＋Ｘ方向は、後述する１つのメモリセルＭＣに関する構造において、あるワード線３９の接続部５１から抵抗変化膜３８に向かう方向である（図２参照）。＋Ｘ方向は、「第１方向」の一例である。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向及びＹ方向は、Ｘ方向とは交差する（例えば略直交する）方向である。＋Ｙ方向と−Ｙ方向とは、互いに反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向及びＺ方向は、Ｘ方向及びＹ方向とは交差する（例えば略直交する）方向である。＋Ｚ方向は、グローバルビット線１１からシリコン部材２１に向かう方向である。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。＋Ｚ方向は、「第２方向」の一例である。本明細書では、「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。但しこれら表現は、便宜上のものであり、重力方向を規定するものではない。
【００１０】
（第１の実施形態）
図１は、第１の実施形態の記憶装置１を示す概略斜視図である。
記憶装置１は、半導体記憶装置の一例であり、例えば抵抗変化型メモリである。記憶装置１は、例えば、複数のグローバルビット線１１と、複数のＴＦＴ１２と、記憶部１３と、を備えている。
【００１１】
複数のグローバルビット線１１は、例えば、シリコン基板（不図示）の上層部分が素子分離絶縁体（不図示）によって区画されて形成されているか、又は、シリコン基板上に絶縁膜（不図示）が設けられ、その上にポリシリコンが堆積されることで形成されている。各グローバルビット線１１は、Ｘ方向に延びている。複数のグローバルビット線１１は、Ｙ方向に間隔をあけて配列されている。
【００１２】
複数のＴＦＴ１２は、例えば、複数のシリコン部材２１と、複数のゲート電極２２と、複数のゲート絶縁膜２３とにより形成されている。ＴＦＴ１２は、例えば、ｎチャネル形のトランジスタである。
【００１３】
複数のシリコン部材２１は、各グローバルビット線１１の上方に配置されている。１つのグローバルビット線１１に対応する複数のシリコン部材２１は、X方向で互いに間隔をあけて配列されている。これにより、記憶装置１に含まれる複数のシリコン部材２１は、Ｘ方向及びＹ方向で互いに間隔をあけてマトリクス状に配列されている。
【００１４】
各シリコン部材２１は、Ｚ方向を長手方向とした略角柱状に形成されている。シリコン部材２１の下端は、グローバルビット線１１に接続されている。すなわち、Ｘ方向に配列された複数のシリコン部材２１は、同一のグローバルビット線１１に共通接続されている。
【００１５】
シリコン部材２１は、例えば、ｎ＋形部分３１、ｐ−形部分３２、及びｎ＋形部分３３を含む。ｎ＋形部分３１、ｐ−形部分３２、及びｎ＋形部分３３は、この記載順で、下から上に向かって積層されている。なお、ＴＦＴ１２は、ｐチャネル形のトランジスタであってもよい。この場合、ｐ形とｎ形の関係が上述したｎチャネル形とは逆になる。
【００１６】
複数のゲート電極２２は、１つのシリコン部材２１に対して、−Ｘ方向側に位置した第１ゲート電極２２Ａと、＋Ｘ方向側に位置した第２ゲート電極２２Ｂとを含む。以下の説明では、第１ゲート電極２２Ａと第２ゲート電極２２Ｂとを区別しない場合は、単に「ゲート電極２２」と称する。各ゲート電極２２は、Ｙ方向に延びている。各ゲート電極２２は、Ｙ方向に配列された複数のシリコン部材２１に面する。ゲート電極２２は、例えば、シリコン部材２１のうちｎ＋形部分３１の一部、ｐ−形部分３２の全部、及びｎ＋形部分３３の一部に面する。ゲート電極２２は、例えば、ポリシリコンにより形成されている。
【００１７】
ゲート絶縁膜２３は、１つのシリコン部材２１に対して、−Ｘ方向側に位置した部分と、＋Ｘ方向側に位置した部分とを少なくとも含む。ゲート絶縁膜２３は、シリコン部材２１とゲート電極２２との間に位置する。ゲート絶縁膜２３は、例えば、シリコン酸化物により形成されている。
【００１８】
本実施形態では、各ＴＦＴ１２は、シリコン部材２１、一対のゲート電極２２Ａ，２２Ｂ、及びゲート絶縁膜２３により形成されている。ＴＦＴ１２は、グローバルビット線１１と、後述する記憶部１３のローカルビット線３７との間で電流の導通及び遮断を切り替えるスイッチング素子である。なお、複数のグローバルビット線１１の間や、複数のシリコン部材２１の間、複数のゲート電極２２の間には、絶縁膜（不図示）が設けられている。
【００１９】
記憶部１３は、例えば、複数のローカルビット線３７と、複数の抵抗変化膜３８と、複数のワード線３９と、を有している。ローカルビット線３７は、「第１導体」の一例である。ワード線３９は、「第２導体」の一例である。
【００２０】
ローカルビット線３７は、シリコン部材２１の上方に設けられ、Ｚ方向に延びている。複数のローカルビット線３７は、Ｘ方向及びＹ方向で互いに間隔をあけたマトリクス状に配列されている。各ローカルビット線３７は、Ｚ方向から見た場合、シリコン部材２１と略同等の外形を有し、Ｚ方向を長手方向とする略角柱状に形成されている。ローカルビット線３７の下端は、シリコン部材２１の上端に接続されている。
【００２１】
抵抗変化膜３８は、各ローカルビット線３７に対して、−Ｘ方向側と＋Ｘ方向側とにそれぞれ設けられている。抵抗変化膜３８は、ローカルビット線３７と複数のワード線３９との間に位置する。抵抗変化膜３８は、印加される電圧又は電流によって抵抗状態が変化する膜である。
【００２２】
ワード線３９は、Ｘ方向で互いに隣り合う２つのローカルビット線３７の間に設けられ、Ｙ方向に延びている。１つのローカルビット線３７に対応する複数のワード線３９は、Ｚ方向で互いに間隔をあけて配列されている。これにより、記憶装置１に含まれる複数のワード線３９は、Ｙ方向から見た場合、Ｘ方向及びＺ方向で互いに間隔をあけたマトリクス状に配列されている。
【００２３】
上述したローカルビット線３７及びワード線３９は、Ｘ方向から見た場合、互いに交差（本実施形態では略直交）して配置されている。ローカルビット線３７及びワード線３９の交差部分において、上述した抵抗変化膜３８がＸ方向でローカルビット線３７とワード線３９との間に挟まれている。ローカルビット線３７及びワード線３９の各交差部分は、抵抗変化膜３８を介してメモリセルＭＣを形成している。これにより、記憶装置１に含まれる複数のメモリセルＭＣは、Ｘ方向、Ｙ方向及びＺ方向で互いに間隔をあけて三次元マトリクス状に配列されている。
【００２４】
複数のワード線３９の間には、層間絶縁膜３５（図２参照）がそれぞれ設けられている。すなわち、複数のワード線３９と複数の層間絶縁膜３５とがＺ方向に交互に積層されている。これにより、複数のワード線３９及び複数の層間絶縁膜３５を含む積層体ＬＢが形成されている。層間絶縁膜３５は、例えば、シリコン酸化物により形成されている。層間絶縁膜３５は、「絶縁膜」の一例である。なお、Ｙ方向で隣り合う複数のローカルビット線３７の間にも絶縁膜（不図示）が設けられている。
【００２５】
次に、本実施形態のローカルビット線３７、抵抗変化膜３８、及びワード線３９の構成について詳しく説明する。以下では、ローカルビット線３７に対して−Ｘ方向側に配置された抵抗変化膜３８及びワード線３９を取り上げて説明する。ローカルビット線３７に対して＋Ｘ方向側に配置された抵抗変化膜３８及びワード線３９に関する説明は、以下の説明において「＋Ｘ方向」と「−Ｘ方向」とを逆に読み替えればよい。
【００２６】
まず、抵抗変化膜３８について説明する。
図２は、図１中に示された記憶装置１のＩＩ−ＩＩ線に沿う断面図である。抵抗変化膜３８は、例えば、バリア層４１と、界面反応抑制層４２と、高導電率層４３とを含む。バリア層４１は、「第１層」及び「第１導電層」のそれぞれ一例である。高導電率層４３は、「第２層」及び「第２導電層」のそれぞれ一例である。界面反応抑制層４２は、「第３層」の一例である。本明細書で「導電層」とは、所定の条件が満たされた場合に電流を通すことができる層であって、電流を通すことを意図して設けられた層を意味する。高導電率層４３は、「酸素欠損層」と称されてもよい。界面反応抑制層４２は、「界面層」と称されてもよい。
【００２７】
本実施形態では、バリア層４１、界面反応抑制層４２、及び高導電率層４３は、この記載順で、ローカルビット線３７からワード線３９に向けて並んでいる。すなわち、界面反応抑制層４２は、バリア層４１よりもワード線３９側に位置する。高導電率層４３は、界面反応抑制層４２よりもワード線３９側に位置する。言い換えると、高導電率層４３は、Ｘ方向で、バリア層４１に対してローカルビット線３７とは反対側に位置する。界面反応抑制層４２は、Ｘ方向で、バリア層４１と高導電率層４３との間に位置する。
【００２８】
バリア層４１は、非線形の導電性を有する。バリア層４１は、＋Ｘ方向で、ローカルビット線３７に面する。本実施形態では、バリア層４１は、ローカルビット線３７に接する。バリア層４１は、例えば、対応するローカルビット線３７の−Ｘ方向側の面の全体に亘って形成されている。本実施形態では、バリア層４１は、積層体ＬＢ内をＺ方向に連続して延びており、Ｚ方向に積層された複数のワード線３９及び複数の層間絶縁膜３５に面する。
【００２９】
バリア層４１は、比較的バンドギャップが広く、導電性が低い材料により形成されている。このような材料として、バリア層４１には、例えば、アモルファスシリコン（ａＳｉ）が用いられる。その他、バリア層４１としては、シリコン窒化物（ＳｉＮ）やアルミニウム酸化物（ＡｌＯ）、シリコン酸化物（ＳｉＯ）、ハフニウム酸化物（ＨｆＯ）、ジルコニウム酸化物（ＺｒＯ）、及びこれらのシリケート、アルミネートにより形成されてもよい。バリア層４１は、上述した複数の材料の積層膜であってもよい。
【００３０】
界面反応抑制層４２は、例えば、バリア層４１の−Ｘ方向側の面の全体に亘って形成されている。本実施形態では、界面反応抑制層４２は、積層体ＬＢ内をＺ方向に連続して延びており、Ｚ方向に積層された複数のワード線３９及び複数の層間絶縁膜３５に面する。界面反応抑制層４２は、抵抗変化膜３８に電流が流れたときに、バリア層４１と高導電率層４３とが反応することを抑制する。なお、界面反応抑制層４２は、十分に薄いため、メモリセルＭＣの駆動時にはトンネル効果により電流を通過させる。
【００３１】
界面反応抑制層４２は、例えば、絶縁材料（例えば、アルミニウム酸化物（ＡｌＯ）、シリコン酸化物（ＳｉＯ）若しくはシリコン窒化物（ＳｉＮ）又はこれらの積層膜）により形成されている。界面反応抑制層４２の電気抵抗率は、バリア層４１の電気抵抗率よりも高く、かつ高導電率層４３の電気抵抗率よりも高い。Ｘ方向における界面反応抑制層４２の厚さｔ２は、Ｘ方向におけるバリア層４１の厚さｔ１と比べて薄く、かつＸ方向における高導電率層４３の厚さｔ３と比べて薄い。なお、ここでバリア層４１の厚さｔ１は、ローカルビット線３７とバリア層４１との界面から界面反応抑制層４２とバリア層４１との界面までである。界面反応抑制層４２の厚さｔ２は、バリア層４１と界面反応抑制層４２との界面から高誘電率層４３と界面反応抑制層４２との界面までである。
【００３２】
高導電率層４３は、例えば、界面反応抑制層４２の−Ｘ方向側の面のなかで、複数のワード線３９に面する領域のみに形成されている。すなわち、高導電率層４３は、各ワード線３９にそれぞれ接する複数の導電部４３ａを有している。複数の導電部４３ａは、Ｚ方向で互いに離れて複数の層間絶縁膜３５の間に位置する。
【００３３】
高導電率層４３は、遷移金属酸化物により形成されており、酸素を含む。高導電率層４３は、バリア層４１と比べてバンドギャップが狭く、かつバリア層４１と比べて導電率が高い材料により形成されている。高導電率層４３内は、酸素欠損により形成される酸素空孔が存在し得る。高導電率層４３は、電圧が印可されることで酸素欠損の状態（酸素空孔の状態）が変化する。このような材料として、高導電率層４３には、例えば、チタン酸化物（ＴｉＯ）が用いられている。別の表現によれば、高導電率層４３には、第１金属の酸化物が含まれる。第１金属の一例は、「チタン」である。但し、第１金属は、上記例に限定されない。また、高導電率層４３は、複数の導電部４３ａに分断されるのではなく、界面反応抑制層４２の−Ｘ方向側の面の全体に亘って連続して形成されてもよい。Ｘ方向における高導電率層４３の厚さｔ３は、例えば、Ｘ方向におけるバリア層４１の厚さｔ１と比べて厚い。但し、高導電率層４３の厚さｔ３は、上記例に限定されない。
【００３４】
上記構成を有した抵抗変化膜３８は、抵抗変化膜３８に電圧が印可されることで、バリア層４１から高導電率層４３に酸素イオンが導入されて、抵抗変化膜３８のバンド構造が変化し、抵抗状態が変化する。なお、記憶装置１の記憶動作については詳しく後述する。
【００３５】
次に、ワード線３９について説明する。
ワード線３９は、接続部５１と、配線部５２と、を有している。接続部５１は、「第１部分」の一例である。接続部５１は、「電極」と称されてもよい。配線部５２は、「第２部分」の一例である。配線部５２は、「本体部」と称されてもよい。
【００３６】
接続部５１は、ワード線３９において＋Ｘ方向側の端部に設けられ、高導電率層４３に接している。本実施形態では、接続部５１は、導電部４３ａに接している。本実施形態において、１つの接続部５１における＋Ｘ方向側の面と、１つの接続部５１に対応する１つの導電部４３ａの−Ｘ方向側の面と、は全面で接している。接続部５１は、例えば、高導電率層４３と同種金属で、かつ高導電率層４３と比べて酸化されやすい（イオン化傾向が大きい）材料により形成されている。そのため、接続部５１の少なくとも表層部分（高導電率層４３寄りの領域）は、例えば記憶装置１の製造時に高導電率層４３から酸素を吸収することで、配線部５２と比べて酸素含有率が高くなっている。なお、２つの対象のうちいずれが「酸素含有率が高い」かは、２つの対象に対して同じ検査を行い、測定される酸素含有量に基づき認定可能である。すなわち、２つの対象に対して同じ検査を行い、酸素含有量が多い方の対象が酸素含有率も高いと認定することができる。一方で、接続部５１の酸素含有率は、例えば、高導電率層４３の酸素含有率よりも低い。このため、接続部５１は、記憶装置１の製造時に高導電率層４３から酸素を吸収しやすい。
【００３７】
本実施形態では、高導電率層４３がチタン酸化物（ＴｉＯ）であるのに対し、接続部５１は、チタン窒化物（ＴｉＮ）を母材として形成されている。言い換えると、高導電率層４３には、上記第１金属の窒化物が含まれる。高導電率層４３は、例えば、チタンリッチな材料（材料の組成に占めるチタンの割合が５０％を超える材料）で形成され、高導電率層４３から酸素を吸収しやすくなっている。本実施形態では、接続部５１における窒素とチタンとの組成比（窒素：チタン）は、例えば、１：１よりも大きく、１：９よりも小さい。
【００３８】
接続部５１は、例えば、第１領域５１ａと、第２領域５１ｂとを含む。第１領域５１ａは、配線部５２に対してよりも高導電率層４３に対して近い。第１領域５１ａは、例えば接続部５１のなかで＋Ｘ方向側の端面を含み、高導電率層４３（導電部４３ａ）に接している。第２領域５１ｂは、Ｘ方向で、第１領域５１ａと配線部５２との間に位置する。そして、第１領域５１ａの酸素含有率は、第２領域５１ｂの酸素含有率よりも高い。本実施形態では、第１領域５１ａと第２領域５１ｂとの間で酸素含有率が連続的に変化している。すなわち、接続部５１では、高導電率層４３から離れるに従い、酸素含有率が徐々に低下している。
【００３９】
本実施形態では、Ｘ方向における接続部５１の厚さｔ４は、例えば、Ｘ方向における高導電率層４３の厚さｔ３と比べて薄い。また、Ｘ方向における接続部５１の厚さｔ４は、例えば、Ｘ方向における界面反応抑制層４２よりも厚い。但し、接続部５１の厚さｔ４は、上記例に限定されない。例えば、接続部５１の厚さｔ４は、高導電率層４３の厚さｔ３と略同じでもよく、高導電率層４３の厚さｔ３よりも厚くてもよい。
【００４０】
本実施形態では、接続部５１は、Ｚ方向で複数の層間絶縁膜３５の間に位置する。ここで、複数のワード線３９に含まれるワード線３９Ａを代表として取り上げ、その周りの構成について説明する。複数の層間絶縁膜３５は、−Ｚ方向でワード線３９Ａの接続部５１及び配線部５２に重なる第１層間絶縁膜３５Ａと、＋Ｚ方向でワード線３９Ａの接続部５１及び配線部５２に重なる第２層間絶縁膜３５Ｂとを含む。すなわち、ワード線３９は第１層間絶縁膜３５Ａと第２層間絶縁膜３５Ｂの間に設けられている。第１層間絶縁膜３５Ａは、「第１絶縁膜」の一例である。第２層間絶縁膜３５Ｂは、「第２絶縁膜」の一例である。Ｚ方向における接続部５１の寸法は、第１層間絶縁膜３５Ａと第２層間絶縁膜３５Ｂとの間の距離と略同じである。
【００４１】
本実施形態では、第１層間絶縁膜３５Ａは、抵抗変化膜３８のバリア層４１に面する端３５Ａａを有する。第２層間絶縁膜３５Ｂは、抵抗変化膜３８のバリア層４１に面する端３５Ｂａを有する。そして、接続部５１は、第１層間絶縁膜３５Ａの端３５Ａａ及び第２層間絶縁膜３５Ｂの端３５Ｂａに対して、ローカルビット線３７より−Ｘ方向側に位置する。すなわち、接続部５１は、第１層間絶縁膜３５Ａの端３５Ａａ及び第２層間絶縁膜３５Ｂの端３５Ｂａと比べて、抵抗変化膜３８のバリア層４１から-Ｘ方向に離れている。これにより、接続部５１と、第１層間絶縁膜３５Ａの端３５Ａａ及び第２層間絶縁膜３５Ｂの端３５Ｂａとの間には、段差が存在する。そして、この段差に高導電率層４３の導電部４３ａが設けられている。
【００４２】
配線部５２は、接続部５１と比べて、抵抗変化膜３８から離れている。配線部５２は、例えば、接続部５１を除くワード線３９の残りの部分を形成している。配線部５２は、例えば、接続部５１よりも電気抵抗率が低い材料（例えば、タングステン（Ｗ））により形成されている。別の表現によれば、配線部５２は、高導電率層４３及び接続部５１に含まれる第１金属とは異なる第２金属により形成されている。例えば、配線部５２は、酸素を実質的に含まない。本明細書において「酸素を実質的に含まない」とは、酸素を完全に含まない場合に限定されず、製造時に不純物として入り込む微小量の酸素が存在する場合は含む。本実施形態では、Ｘ方向における配線部５２の厚さｔ５は、Ｘ方向における接続部５１の厚さｔ４と比べて厚い。
【００４３】
但し、Ｘ方向における接続部５１及び配線部５２の厚さは、上記例に限定されない。ワード線３９は、Ｘ方向において配線部５２を厚くするほどワード線３９全体での電気抵抗値を低くすることができる。一方、ワード線３９は、Ｘ方向における接続部５１を厚くするほど接続部５１での酸素含有量（限界量）を増加させることができる場合がある。
【００４４】
次に、ローカルビット線３７について説明する。
ローカルビット線３７は、例えば、上述したワード線３９と同様に、接続部６１と、配線部６２と、を有している。接続部６１は、「電極」と称されてもよい。配線部６２は、「本体部」と称されてもよい。
【００４５】
接続部６１は、バリア層４１に接する。配線部６２は、Ｘ方向で、接続部６１に対して抵抗変化膜３８とは反対側に位置する。接続部６１及び配線部６２は、例えば、Ｚ方向に延びている。なお、ローカルビット線３７は、配線部６２のみで形成されてもよい。この場合、配線部６２は、「電極」と称されてもよい。
【００４６】
続いて、上述した記憶部１３の製造方法について説明する。図３から図１０は、記憶部１３の製造方法を説明するための断面図である。記憶部１３は、複数のシリコン部材２１及び複数のシリコン部材２１の間の絶縁膜の＋Ｚ方向側の面（以下、成膜面１００という。）をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により平坦化した後、例えば以下の方法により製造される。なお成膜面１００は、シリコン部材２１の面に限られない。シリコン部材２１とローカルビット線３７との間に、接続部材としてのコンタクトが設けられる場合は、コンタクトの上面が成膜面１００となる。「コンタクト」とは、Ｚ方向の延びた柱状又は逆円錐台形状等の導電性の接続部材を意味する。
【００４７】
まず、図３に示すように、第１導電層１１０が成膜面１００上に成膜される。第１導電層１１０は、後工程でワード線３９の配線部５２となる導電層である。第１導電層１１０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により形成される。その後、図４に示すように、第１導電層１１０に対してエッチング（例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等）を施すことで、配線部５２の形成領域以外の第１導電層１１０が除去される。これにより、複数の配線部５２が形成されるとともに、Ｘ方向で隣り合う２つの配線部５２の間に溝１１１が形成される。
【００４８】
続いて、図５に示すように、例えば、溝１１１内及び配線部５２上に第２導電層１１２が形成される。第２導電層１１２は、後工程でワード線３９の接続部５１となる導電層である。その後、図６に示すように、第２導電層１１２に対してエッチングを施すことで、接続部５１の形成領域以外の第２導電層１１２が除去される。これにより、複数の接続部５１が形成されるとともに、Ｘ方向で隣り合う２つの接続部５１の間に溝１１３が形成される。なお、接続部５１を形成するチタン窒化物の組成比は、例えば第２導電層１１２の成膜時に導入される窒素ガスの流量（供給量）等により調整可能である。
【００４９】
その後、図７に示すように、例えば、溝１１３内、配線部５２及び接続部５１上に第３導電層１１５が形成される。第３導電層１１５は、後工程で抵抗変化膜３８の高導電率層４３となる導電層である。その後、第３導電層１１５に対してエッチングを施すことで、溝１１３内のみに第３導電層１１５を残存させる。これにより、第１中間体１０１が形成される。
【００５０】
ここで、上述した第３導電層１１５の形成工程では、製造途中の記憶装置１が収容されたチャンバ内に酸化ガスを導入しながらチタンを蒸着させることで、チタン酸化物からなる第３導電層１１５が形成される。この際、第３導電層１１５に含まれる酸素の一部が、第３導電層１１５からワード線３９の接続部５１によって吸収される。これにより、接続部５１が設けられていない場合と比べて、第３導電層１１５（高導電率層４３）の酸素欠損量が多くなる。
【００５１】
なお、第１導電層１１０、第２導電層１１２及び第３導電層１１５の成膜順は、上記例に限定されず、適宜変更が可能である。例えば、高導電率層４３の形成後に第２導電層１１２が成膜される場合には、第２導電層１１２の成膜時に発生する熱の影響により、高導電率層４３に含まれる酸素が第２導電層１１２に吸収される（酸化される）。これによっても、高導電率層４３の酸素欠損量を多くすることができる。
【００５２】
続いて、図８に示すように、上述した第１中間体１０１が絶縁層１０２を間に挟みながら繰り返し形成される。続いて、図９に示すように、Ｘ方向における第３導電層１１５の中央部分に対してエッチングが行われる。これにより、第１中間体１０１及び絶縁層１０２をＺ方向に切断する溝１２０などが形成される。これにより、高導電率層４３及び層間絶縁膜３５が形成される。
【００５３】
その後、図１０に示すように、界面反応抑制層４２、バリア層４１、及びローカルビット線３７が溝１２０内に形成される。これにより、記憶部１３が形成される。
【００５４】
次に、上述した記憶装置１の記憶動作について説明する。
本実施形態の記憶装置１は、動作させるメモリセルＭＣに対して電圧を印加することで、高導電率層４３のメモリセルＭＣ内の酸素欠損箇所の分布を変化させる。これにより、選択されたメモリセルＭＣの電気抵抗値が変化する。例えば、メモリセルＭＣは、少なくとも高抵抗状態及び低抵抗状態の２つの抵抗状態を有する。
【００５５】
高抵抗状態は、高導電率層４３の内部においてバリア層４１に近い領域に酸素欠損（酸素空孔）が少ない状態である。一方、低抵抗状態は、高抵抗状態と比べて、高導電率層４３の内部においてバリア層４１に近い領域に酸素欠損の量が多い状態である。以下では、高抵抗状態を「リセット状態」といい、低抵抗状態を「セット状態」ということがある。また、リセット状態に遷移する動作を「リセット動作」といい、セット状態に遷移する動作を「セット動作」ということがある。
【００５６】
メモリセルＭＣをリセット動作させるには、メモリセルＭＣに対して、ローカルビット線３７の電位がワード線３９の電位よりも低くなる電圧が印加される。この時に発生する電界によって、バリア層４１、もしくは界面反応抑制層４２内のＯ原子がＯｘイオン（負電荷）として高誘電率層４３側に離脱する。その結果、高導電率層４３の内部においてバリア層４１に近い領域の酸素欠損が酸素イオンと結合し消滅することになる。これにより、メモリセルＭＣがリセット状態になる。一般的に、メモリＭＣをリセット動作させるために必要な電圧は、メモリＭＣをセット動作させるために必要な電圧よりも高い。
【００５７】
一方で、メモリセルＭＣをセット動作させるには、メモリセルＭＣに対して、ワード線３９の電位がローカルビット線３７の電位よりも低くなる電圧が印加される。この時に発生する電界によって、負電荷を帯びたＯｘイオンが高誘電率層４３側からバリア層４１、もしくは界面反応抑制層４２に引き戻される。その結果、高導電率層４３の内部において酸素欠損の量が多くなる。これにより、メモリセルＭＣがセット状態になる。
【００５８】
以上のような構成の記憶装置１によれば、省電力化を図ることができる。すなわち、本実施形態では、ワード線３９は、高導電率層４３に接して記憶装置１の製造時に高導電率層４３から酸素を吸収する接続部５１を有する。このような構成によれば、接続部５１が設けられていない場合と比べて、高導電率層４３全体の酸素含有量を低下させることができる。これにより、高導電率層４３セット時の抵抗値を低くすることができる。一方、リセット時の抵抗値は高誘電率層４３内部においてバリア層４１に近い領域での酸素欠損の減少により生じるため，本質的に接続部５１の影響を受けない．以上より，高誘電率層４３の酸素欠損を増加させることで，セット時とリセット時の抵抗値の差を大きくすることが可能となり、動作に必要な電圧を低下させることができる。これにより、記憶装置１の省電力を図ることができる。
【００５９】
本実施形態では、高導電率層４３は、チタン酸化物を含む。接続部５１は、チタン窒化物を含む。このような構成によれば、高導電率層４３及び接続部５１の主成分を同種金属により形成することで、記憶装置１の製造時に高導電率層４３から接続部５１に酸素が移動しやすくなる。これにより、高導電率層４３の酸素含有率を効果的に低下させることができる。しかも、ワード線３９のうち、高導電率層４３との接触部分（接続部５１）が高導電率層４３と同種金属により形成されるので、ワード線３９と高導電率層４３との密着性も確保し易くなる。
【００６０】
本実施形態では、接続部５１における窒素とチタンとの組成比（窒素：チタン）において、窒素に対するチタンの比率が１：１よりも大きい。このような構成によれば、接続部５１の成膜時において、チャンバ内に導入されるチタンの割合を確保しやすくなるので、成膜条件を複雑に設定することなく、より簡単に接続部５１を成膜することができる。
【００６１】
本実施形態では、接続部５１における窒素とチタンとの組成比（窒素：チタン）において、窒素に対するチタンの比率が１：９よりも小さい。このような構成によれば、高導電率層４３から接続部５１に酸素を吸収させることができるとともに、接続部５１の破壊耐圧を一定以上に確保することができる。
【００６２】
本実施形態では、ワード線３９は、接続部５１と同程度もしくは電気抵抗率が低い配線部５２を有する。このような構成によれば、例えばワード線３９の全体を接続部５１の材料により形成する場合に比べて、ワード線３９全体の電気抵抗値を低減することができる。これにより、記憶装置１の省電力化をさらに図ることができる。
【００６３】
本実施形態では、接続部５１は、Ｘ方向において、第１層間絶縁膜３５Ａの端３５Ａａよりも抵抗変化膜３８のバリア層４１から離れた位置（すなわち、第１層間絶縁膜３５Ａの端３５Ａａに対して奥まったところ）に設けられている。そのため、第１層間絶縁膜３５Ａ及び第２層間絶縁膜３５Ｂの間において、ワード線３９毎に高導電率層４３（複数の導電部４３ａ）を配置できる。これにより、Ｚ方向で隣り合うワード線３９間に高導電率層４３を介して漏れ電流が流れることを抑制することができる。その結果、各メモリセルＭＣ間のディスクターブを効果的に抑制できるとともに、更なる省電力化を図ることができる。
【００６４】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ワード線３９の全体が同種の金属を母材として形成される点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、上記第１の実施形態と同様である。
【００６５】
図１１は、第２の実施形態に記憶装置１のメモリセルＭＣの周囲の構成を示す断面図である。本実施形態では、ワード線３９は、接続部５１と、配線部７１と、を有している。配線部７２は、「第２部分」の一例である。配線部７１は、「本体部」と称されてもよい。
【００６６】
配線部７１は、第１の実施形態の配線部５２に相当する。但し本実施形態では、配線部７１は、高導電率層４３及び接続部５１に含まれる第１金属とは同種の金属（例えばチタン）を含む。例えば、配線部７１は、窒化チタン（ＴｉＮ）により形成されている。例えば、配線部７１は、酸素を実質的に含まない。本実施形態でも、接続部５１は、例えば記憶装置１の製造時に高導電率層４３から酸素を吸収することで、配線部７１と比べて酸素含有率が高くなっている。このような構成でも、第１の実施形態と同様に、記憶装置１の省電力化を図ることができる。
【００６７】
以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、抵抗変化膜３８は、ローカルビット線３７の＋Ｙ方向の面及びＹ方向の面に隣接して設けられてもよい。
【００６８】
以上説明した少なくともひとつの実施形態によれば、記憶装置の第２導体は、前記抵抗変化膜の前記第２層に接した第１部分と、前記第１部分と比べて前記抵抗変化膜から離れた第２部分とを有する。前記第１部分の酸素含有率が前記第２部分の酸素含有率よりも高い。このような構成によれば、省電力な記憶装置を提供することができる。
【００６９】
以下、いくつかの記憶装置について付記する。
［１］第１導体層と、
第１部分及び第２部分を有する第２導体層と、
前記第１導体層と、前記第２導体層との間に設けられた第１層と、前記第１層と前記第１部分との間に設けられ、酸素を含み、前記第１層よりも導電率が高い第２層とを有した抵抗変化膜と、
前記第１部分の酸素含有率は前記第２部分の酸素含有率よりも高い記憶装置。
［２］．［１］に記載の記憶装置において、
前記第１層は、非線形の導電性を有したバリア層である。
［３］．［１］に記載の記憶装置において、
前記第２層は、第１金属の酸化物を含み、
前記第１部分は、前記第１金属の窒化物を含む。
［４］．［１］に記載の記憶装置において、
前記第２層は、チタン酸化物を含み、
前記第１部分は、チタン窒化物を含む。
［５］．［４］に記載の記憶装置において、
前記第１部分における窒素とチタンとの組成比において、チタンが窒素よりも多い。
［６］．［４］に記載の記憶装置において、
前記第１部分における窒素とチタンとの組成比は、１：１よりも大きく、１：９よりも小さい。
［７］．［１］に記載の記憶装置において、
前記第２層は、第１金属の酸化物を含み、
前記第１部分は、前記第１金属の窒化物を含み、
前記第２部分は、前記第１金属とは異なる第２金属を含む。
［８］．［７］に記載の記憶装置において、
前記第１金属は、チタンであり、
前記第２金属は、タングステンである。
［９］．［７］に記載の記憶装置において、
前記第２金属は、前記第１金属と比べて電気抵抗率が低い材料である。
［１０］．［９］に記載の記憶装置において、
前記第１部分から前記抵抗変化膜に向かう第１方向における前記第１部分の寸法は、前記第１方向における前記第２層の厚さよりも小さい。
［１１］．［１］に記載の記憶装置において、
前記抵抗変化膜は、前記第１層と前記第２層との間に位置し、前記第１層及び前記第２層のそれぞれよりも電気抵抗率が高い第３層を有し、
前記第１部分から前記抵抗変化膜に向かう第１方向における前記第１部分の寸法は、前記第１方向における前記第３層の厚さよりも厚い。
［１２］．［１］に記載の記憶装置において、
前記第１部分の酸素含有率は、前記第２層の酸素含有率よりも低い。
［１３］．［１］に記載の記憶装置において、
前記第１部分は、前記第２部分に対してよりも前記第２層に対して近い第１領域と、前記第１領域と前記第２部分との間に位置した第２領域とを含み、
前記第１領域の酸素含有率は、前記第２領域の酸素含有率よりも高い。
［１４］．［１３］に記載の記憶装置において、
前記第１領域と前記第２領域との間で酸素含有率が連続的に変化している。
［１５］．［１］に記載の記憶装置において、
複数の絶縁膜と、前記第２導体層を含む複数の第２導体層とが交互に積層された積層体をさらに備え、
前記第２層は、互いに離れて前記複数の絶縁膜の間に位置した複数の導電部を有し、
前記第１部分は、前記複数の導電部に含まれる１つの導電部に接している。
［１６］．［１５］に記載の記憶装置において、
前記第２層は、前記複数の導電部に分断されている。
［１７］．［１５］に記載の記憶装置において、
前記複数の第２導体層の各々は、前記第１部分と、前記第２部分とを有する。
［１８］．［１５］に記載の記憶装置において、
前記複数の絶縁膜は、前記第１部分から前記抵抗変化膜に向かう第１方向とは交差した第２方向で前記第２導体層に重なる第１絶縁膜を含み、
前記第１絶縁膜は、前記第１層に面する第１端を有し、
前記第１部分は、前記第１方向において、前記第１絶縁膜の前記第１端よりも、前記第１層から離れて位置する。
［１９］．［１５］に記載の記憶装置において、
前記複数の絶縁膜は、前記第１部分から前記抵抗変化膜に向かう第１方向とは交差した第２方向で前記第２導体層に重なる第１絶縁膜と、前記第２導体層に対して前記第１絶縁膜とは反対側に位置した第２絶縁膜とを含み、
前記第２方向における前記第１部分の寸法は、前記第２方向における前記第１絶縁膜と前記第２絶縁膜との間の距離と略同じである。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７１】
１…記憶装置、３７…ローカルビット線（第１導体）、３８…抵抗変化膜、３９…ワード線（第２導体）、４１…バリア層（第１層）、４２…界面反応抑制層（第３層）、４３…高導電率層（第２層）、５１…接続部（第１部分）、５２…配線部（第２部分）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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