(57)【要約】【課題】コンタクト部の面積を従来に比して小さくすることができる半導体記憶装置を提供する。【解決手段】実施形態によれば、導電層および絶縁層の組からなる単位層を複数積層した積層体に、メモリセルが３次元に配置されたメモリセルアレイと、前記導電層とコンタクトとを接続するコンタクト部と、が配置される半導体記憶装置が提供される。前記コンタクト部は、コンタクト配置部と、接続部と、を有する。前記コンタクト配置部は、前記メモリセルアレイから離れる第１方向に向かって降段していく各段差を有する降段段差群、および前記第１方向に向かって昇段していく各段差を有する昇段段差群を有する。前記接続部は、前記メモリセルアレイの前記導電層と、分断された前記昇段段差群の前記導電層と、を接続する。【選択図】図２
2020126928.tif 000002
【特許請求の範囲】
【請求項１】
導電層および絶縁層の組からなる単位層を複数積層した積層体に、メモリセルが３次元に配置されたメモリセルアレイと、前記導電層とコンタクトとを接続するコンタクト部と、が配置される半導体記憶装置であって、
前記コンタクト部は、
前記メモリセルアレイから離れる第１方向に向かって降段していく各段差を有する降段段差群、および前記第１方向に向かって昇段していく各段差を有する昇段段差群を有するコンタクト配置部と、
前記メモリセルアレイの前記導電層と、分断された前記昇段段差群の前記導電層と、を接続する接続部と、
を有する半導体記憶装置。
【請求項２】
前記昇段段差群は、前記降段段差群の前記第１方向の前記メモリセルアレイから離れる側に配置され、
前記降段段差群によって形成される最下層の平坦部は、前記昇段段差群の最上段の前記絶縁層によって構成され、
前記接続部の最下段から前記昇段段差群の前記最上段までの前記導電層は、前記メモリセルアレイから前記昇段段差群の平坦部の配置位置まで連続している請求項１に記載の半導体記憶装置。
【請求項３】
前記接続部の前記昇段段差群に対応する位置では、前記コンタクト配置部よりも前記昇段段差群の段差数だけ高い前記単位層に、前記昇段段差群と同じ形状の昇段段差群が設けられる請求項１または２に記載の半導体記憶装置。
【請求項４】
前記降段段差群と、前記降段段差群の前記第１方向の前記メモリセルアレイから離れる側に隣接して配置される前記昇段段差群と、によって構成される段差群ペアが、前記メモリセルアレイから離れる前記第１方向に向かって複数配置される請求項１から３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記降段段差群および前記昇段段差群の１段が、１層の前記単位層によって構成される請求項１から４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記コンタクト配置部は、前記第１方向に直交する第２方向にＮ−１（Ｎは２以上の整数）段の段差が設けられるように第２方向に配置され、
前記第２方向に隣接するコンタクト配置部間に前記接続部が配置される請求項１から４のいずれか１つに記載の半導体記憶装置。
【請求項７】
基板上に、第１層と第２層の組からなる単位層を複数積層して積層体を形成し、
最上層からｎ層（ｎは２以上の整数）までの前記単位層を加工して、メモリセルアレイ形成領域から離れる第１方向に向かって降段していくａ段（ａは１以上ｎ以下の整数）の段差を有する降段段差群、および前記第１方向に向かって昇段していくａ段の段差を有する昇段段差群を形成し、
第１領域の前記降段段差群並びに前記第１領域に隣接する第２領域の前記降段段差群および前記昇段段差群に対して、前記第１領域の前記昇段段差群がｎ層の単位層分低くなるように前記積層体を加工する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置として、積層構造のメモリセルを有する３次元積層型不揮発性メモリが提案されている。３次元積層型不揮発性メモリでは、高さ方向に配置されるメモリセルの各層におけるワード線を引き出すコンタクト部に、階段状の構造が採られることがある。例えば、メモリセルから遠ざかる方向に降段していく各段を有する第１階段部と、同方向に昇段していく各段を有する第２階段部と、が対向するように配置された構造を有するコンタクト部が提案されている。
【０００３】
しかしながら、このようなコンタクト部では、第１階段部はメモリセルと電気的に接続されるが、第２階段部はメモリセルと電気的に接続されていない。そのため、第１階段部のみがコンタクトの配置に用いられ、コンタクト部の面積が必要以上に大きくなっていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８８２２２８５号明細書
【特許文献２】米国特許出願公開第２０１７／０１４１０３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、コンタクト部の面積を従来に比して小さくすることができる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、導電層および絶縁層の組からなる単位層を複数積層した積層体に、メモリセルが３次元に配置されたメモリセルアレイと、前記導電層とコンタクトとを接続するコンタクト部と、が配置される半導体記憶装置が提供される。前記コンタクト部は、コンタクト配置部と、接続部と、を有する。前記コンタクト配置部は、前記メモリセルアレイから離れる第１方向に向かって降段していく各段差を有する降段段差群、および前記第１方向に向かって昇段していく各段差を有する昇段段差群を有する。前記接続部は、前記メモリセルアレイの前記導電層と、分断された前記昇段段差群の前記導電層と、を接続する。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態による不揮発性メモリの構成の一例を模式的に示す図である。
【図２】図２は、実施形態による不揮発性メモリのコンタクト部の構成の一例を模式的に示す斜視図である。
【図３】図３は、実施形態によるコンタクト部の昇段段差群における電流の流れの様子を模式的に示す図である。
【図４】図４は、実施形態による半導体記憶装置の製造方法の手順の一例を示す断面図である。
【図５】図５は、実施形態による半導体記憶装置の製造方法の手順の一例を示す断面図である。
【図６】図６は、実施形態による半導体記憶装置の製造方法の手順の一例を示す断面図である。
【図７】図７は、実施形態による半導体記憶装置の製造方法の手順の一例を示す断面図である。
【図８】図８は、実施形態による半導体記憶装置の製造方法の手順の一例を示す断面図である。
【図９】図９は、実施形態による半導体記憶装置の製造方法の手順の一例を示す断面図である。
【図１０】図１０は、実施形態による半導体記憶装置の製造方法の手順の一例を示す断面図である。
【図１１】図１１は、実施形態による半導体記憶装置の製造方法の手順の一例を示す断面図である。
【図１２】図１２は、Ｘ方向およびＹ方向に昇段および降段する段差を有するコンタクト部の一例を示す図である。
【図１３】図１３は、実施形態によるＸ方向およびＹ方向に昇段および降段する段差を有するコンタクト部の他の例を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下では、半導体記憶装置として、３次元構造を有する不揮発性メモリを例に挙げる。
【０００９】
図１は、実施形態による不揮発性メモリの構成の一例を模式的に示す図である。図１において、基板Ｓｕｂの主面に対して平行な方向であって、相互に直交する２方向をＸ方向およびＹ方向とする。Ｘ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。紙面上で左から右に向かう方向をＸ方向の正方向とし、同じく手前から奥に向かう方向をＹ方向の正方向とし、同じく下から上に向かう方向をＺ方向の正方向とする。なお、図１では層間絶縁層等が省略されている。
【００１０】
図１に示されるように、半導体記憶装置としての不揮発性メモリ１０の基板Ｓｕｂ上には、導電層から構成されるソース線ＳＬが設けられている。ソース線ＳＬにはＺ方向に延びる複数の酸化シリコン等からなるピラーＰが設けられている。各々のピラーＰは自身の側面に、ポリシリコン等からなるチャネル層と複数の絶縁層が積層されたメモリ層とを備える。絶縁層は、例えば、チャネル層側からトンネル絶縁膜、電荷蓄積膜およびブロック絶縁膜が積層された構成を有する。また、ソース線ＳＬ上には、図示しない層間絶縁層を介して、タングステン等からなる導電層と酸化シリコン等からなる絶縁層とが交互に複数積層された積層体ＬＢが設けられている。各々のピラーＰは積層体ＬＢを貫通している。
【００１１】
積層体ＬＢ中の最下層の導電層はソース側の選択ゲート線ＳＧＳとして機能し、最上層の導電層はドレイン側の選択ゲート線ＳＧＤとして機能する。選択ゲート線ＳＧＤは、Ｘ方向に並ぶピラーＰ毎に分割されている。選択ゲート線ＳＧＳ，ＳＧＤに挟まれた複数の導電層は、複数のワード線ＷＬとして機能する。図１に示すワード線ＷＬの積層数は一例である。選択ゲート線ＳＧＳ，ＳＧＤおよび複数のワード線ＷＬ間の絶縁層は層間絶縁層（不図示）として機能する。
【００１２】
各々のピラーＰは、積層体ＬＢ上のビット線ＢＬに接続されている。各々のビット線ＢＬは、Ｙ方向に並ぶ複数のピラーＰに接続される。
【００１３】
以上により、各々のピラーＰと各層のワード線ＷＬとの接続部分には、ピラーＰの高さ方向に並ぶメモリセルＭＣが配置されることとなる。各々のピラーＰと選択ゲート線ＳＧＳ，ＳＧＤとの接続部分には、それぞれソース側の選択トランジスタＳＴＳとドレイン側の選択トランジスタＳＴＤとが配置されることとなる。１つのピラーＰの高さ方向に並ぶ、選択トランジスタＳＴＳ、複数のメモリセルＭＣ、および選択トランジスタＳＴＤとで、メモリストリングＭＳが構成される。また、このように３次元にマトリクス状に配置されたメモリセルＭＣによってメモリセルアレイＭＡが構成される。
【００１４】
選択ゲート線ＳＧＳ，ＳＧＤおよび複数のワード線ＷＬは、メモリセルアレイＭＡ外に引き出されて階段状の構造のコンタクト部を構成する。この例では、コンタクト部は、メモリセルアレイＭＡのＸ方向の正側に配置されるものとする。
【００１５】
図２は、実施形態による不揮発性メモリのコンタクト部の構成の一例を模式的に示す斜視図である。なお、図２では積層体ＬＢ下方の基板Ｓｕｂ等が省略されている。これ以降、ワード線ＷＬと選択ゲート線ＳＧＳ，ＳＧＤとを区別することなく、全てワード線ＷＬと呼ぶことがある。メモリセルアレイＭＡおよびコンタクト部ＷＣは、Ｘ方向に延在する複数のスリットによって、隔てられている。図２では、隣接する２本の図示しないスリットによって隔てられたコンタクト部ＷＣの構成を示している。
【００１６】
コンタクト部ＷＣは、メモリセルアレイＭＡのＸ方向の正側の外部に配置される。コンタクト部ＷＣは、ワード線ＷＬと、ワード線ＷＬ上に配置される絶縁層ＩＳと、の組がＺ方向に複数積層された積層体ＬＢに、階段構造を設けたものである。図２では、積層体ＬＢがワード線ＷＬおよび絶縁層ＩＳの組が１５層重ねられた例を示している。以下では、各ワード線ＷＬおよび絶縁層ＩＳを区別する場合には、最下層のワード線ＷＬおよび絶縁層ＩＳの組から順に１から数字を振り、ワード線ＷＬｉ、絶縁層ＩＳｉ（ｉ＝１〜１５）と表記する。
【００１７】
ワード線ＷＬとこの上に配置される絶縁層ＩＳとの組からなる単位層が、階段構造の各段を構成する。各段のコンタクト配置面であるテラス部ＴＥＲは、絶縁層ＩＳで構成される。
【００１８】
コンタクト部ＷＣは、コンタクト配置部ＣＴＡと、接続部ＣＮと、を有する。この例では、コンタクト部ＷＣのＹ方向の中央付近から負方向側にコンタクト配置部ＣＴＡが配置され、Ｙ方向の中央付近から正方向側に接続部ＣＮが配置される。
【００１９】
コンタクト配置部ＣＴＡでは、各段のテラス部ＴＥＲにコンタクトＣＴが配置される。コンタクト配置部ＣＴＡは、メモリセルアレイＭＡからＸ方向に遠ざかる方向（Ｘ正方向）に降段していく各段を有する複数の降段段差群ＤＳＧ１〜ＤＳＧ３と、同方向に昇段していく各段を有する複数の昇段段差群ＡＳＧ１，ＡＳＧ２と、を有する。接続部ＣＮは、コンタクト配置部ＣＴＡで分断された昇段段差群ＡＳＧ１，ＡＳＧ２の各ワード線ＷＬ間を電気的に接続する。
【００２０】
図２に示される例では、コンタクト配置部ＣＴＡは、メモリセルアレイＭＡからＸ方向に遠ざかる方向（Ｘ正方向）に、降段段差群ＤＳＧ１、昇段段差群ＡＳＧ１、降段段差群ＤＳＧ２、昇段段差群ＡＳＧ２、降段段差群ＤＳＧ３が順に配置される。ここでは、各段差群ＤＳＧ１〜ＤＳＧ３，ＡＳＧ１，ＡＳＧ２は３個の段差を含んでいる。なお、各段差群の段差の数は、任意の数とすることができる。
【００２１】
降段段差群ＤＳＧ１〜ＤＳＧ３を構成する各ワード線ＷＬは、テラス部ＴＥＲからメモリセルアレイＭＡまでの間で分断されておらず、連続して構成されている。そのため、降段段差群ＤＳＧ１〜ＤＳＧ３を構成する各ワード線ＷＬのテラス部ＴＥＲに配置したコンタクトＣＴは、メモリセルＭＣのワード線ＷＬと電気的に接続される。
【００２２】
一方、コンタクト配置部ＣＴＡにおいて、昇段段差群ＡＳＧ１，ＡＳＧ２を構成する各ワード線ＷＬは、テラス部ＴＥＲからメモリセルアレイＭＡまでの間で分断されている。そのため、コンタクト配置部ＣＴＡだけで考えた場合には、昇段段差群ＡＳＧ１，ＡＳＧ２を構成する各ワード線ＷＬのテラス部ＴＥＲに配置したコンタクトＣＴは、メモリセルＭＣのワード線ＷＬのテラス部ＴＥＲと電気的に接続されていない。
【００２３】
そこで、本実施形態では、昇段段差群ＡＳＧ１，ＡＳＧ２の分断されてしまったワード線ＷＬ間を接続部ＣＮで接続して、昇段段差群ＡＳＧ１，ＡＳＧ２の各ワード線ＷＬのテラス部ＴＥＲに配置したコンタクトＣＴが、メモリセルＭＣのワード線ＷＬと電気的に接続されるようにしている。
【００２４】
すなわち、昇段段差群ＡＳＧ１，ＡＳＧ２を構成するある層のワード線ＷＬは、隣接する接続部ＣＮでは、対応するテラス部ＴＥＲからメモリセルアレイＭＡまでの間で分断されることなく配置されている。このような条件を満たすものであれば、接続部ＣＮは、どのような構造であってもよい。図２の例では、接続部ＣＮにも階段構造が設けられているが、階段構造が設けられない、ワード線ＷＬと絶縁層ＩＳとの積層体によって接続部ＣＮが構成されていてもよい。
【００２５】
図２の例のコンタクト配置部ＣＴＡでは、降段段差群ＤＳＧ１は、絶縁層ＩＳ１５〜ＩＳ１３からなるテラス部ＴＥＲを有し、昇段段差群ＡＳＧ１は、絶縁層ＩＳ１２〜ＩＳ１０からなるテラス部ＴＥＲを有し、降段段差群ＤＳＧ２は、絶縁層ＩＳ９〜ＩＳ７からなるテラス部ＴＥＲを有し、昇段段差群ＡＳＧ２は絶縁層ＩＳ６〜ＩＳ４からなるテラス部ＴＥＲを有し、降段段差群ＤＳＧ３は、絶縁層ＩＳ３〜ＩＳ１からなるテラス部ＴＥＲを有する。各段差群ＤＳＧ１〜ＤＳＧ３，ＡＳＧ１，ＡＳＧ２のテラス部ＴＥＲは、互いに重ならないように設けられる。つまり、コンタクト配置部ＣＴＡでは、メモリセルアレイＭＡの配置領域からＸ正方向に向かって、降段段差群と昇段段差群が交互に配置され、降段段差群または昇段段差群の最上段が、メモリセルアレイＭＡの配置領域からＸ正方向に向かって単位層の３層分低くなるように階段構造が構成されている。
【００２６】
また、接続部ＣＮでは、降段段差群ＤＳＧ１，ＤＳＧ３は、コンタクト配置部ＣＴＡと共通である。しかし、昇段段差群ＡＳＧ１１は、絶縁層ＩＳ１５〜ＩＳ１３からなるテラス部ＴＥＲを有し、降段段差群ＤＳＧ２１は、絶縁層ＩＳ１２〜ＩＳ１０からなるテラス部ＴＥＲを有し、昇段段差群ＡＳＧ２１は、絶縁層ＩＳ９〜ＩＳ７からなるテラス部ＴＥＲを有する。
【００２７】
このように、接続部ＣＮの昇段段差群ＡＳＧ１１，ＡＳＧ２１は、コンタクト配置部ＣＴＡの昇段段差群ＡＳＧ１，ＡＳＧ２に比して、段差群ＤＳＧ１〜ＤＳＧ３，ＡＳＧ１，ＡＳＧ２の段差数分、すなわち単位層の３層分だけ高くしている。これによって、コンタクト配置部ＣＴＡの昇段段差群ＡＳＧ１，ＡＳＧ２を構成するワード線ＷＬは、テラス部ＴＥＲとメモリセルアレイＭＡとの間で連続した形状を有する接続部ＣＮのワード線ＷＬと接続されることになる。
【００２８】
なお、コンタクト配置部ＣＴＡには、Ｘ正方向に降段する各段を有する降段段差群と、Ｘ正方向に昇段する各段を有する昇段段差群とが、メモリセルアレイＭＡ側からＸ正方向側に向かって順に配置される段差群ペアが１以上設けられる。段差群ペアでは、昇段段差群の最上段の位置が、降段段差群の最上段の位置に比して降段段差群の段差数に対応する単位層の層数分だけ低くなるように構成される。
【００２９】
図２の例では、コンタクト配置部ＣＴＡには、降段段差群ＤＳＧ１および昇段段差群ＡＳＧ１からなる段差群ペアＳＧＰ１と、降段段差群ＤＳＧ２および昇段段差群ＡＳＧ２からなる段差群ペアＳＧＰ２と、降段段差群ＤＳＧ３と、が含まれる。段差群ペアＳＧＰ２は、段差群ペアＳＧＰ１よりもＸ正方向側に配置される。段差群ペアＳＧＰ２の最上層のテラス部ＴＥＲは、段差群ペアＳＧＰ１の最下層のテラス部ＴＥＲよりも１段低くなっている。なお、単位層の積層数に応じて、段差群の段差数と、段差群ペアの数と、が設定される。
【００３０】
図３は、実施形態によるコンタクト部の昇段段差群における電流の流れの様子を模式的に示す図である。この図では、ワード線ＷＬ１５〜ＷＬ１３および絶縁層ＩＳ１５〜ＩＳ１２の図示を省略し、ワード線ＷＬ１２が露出している状態が示されている。この図に示されるように、コンタクト配置部ＣＴＡに存在する昇段段差群ＡＳＧ１のワード線ＷＬ１２は、Ｘ負方向側のワード線ＷＬ１２と分断部ＤＶによって分断されている。そのため、コンタクト配置部ＣＴＡだけで見た場合に、この状態では、メモリセルＭＣとの間で電気的な接続がとれない。しかし、接続部ＣＮにおいては、ワード線ＷＬ１２は、昇段段差群ＡＳＧ１の対応する位置とメモリセルＭＣとの間で連続して形成されており、このワード線ＷＬ１２はコンタクト配置部ＣＴＡのワード線ＷＬ１２と接続される構造となっている。そのため、ワード線ＷＬ１２では、メモリセルＭＣと図示しないコンタクトＣＴとの間では、図中の矢印で示したように電気的な接続が確保される。ここでは、昇段段差群ＡＳＧ１のワード線ＷＬ１２について説明したが、昇段段差群に含まれるワード線ＷＬであれば同様の理由で、昇段段差群に配置されるコンタクトＣＴとメモリセルＭＣとの間で電気的な接続を確保することができる。このような構造によって、従来では、使用されていなかった昇段段差群にもコンタクトＣＴを配置することができる。
【００３１】
つぎに、このような不揮発性メモリのコンタクト部ＷＣの製造方法について説明する。図４〜図１１は、実施形態による半導体記憶装置の製造方法の手順の一例を示す断面図である。なお、これらの図で、（ａ）は上面図を示しており、（ｂ）は（ａ）のＡ−Ａ断面図を示している。また、これらの図では、コンタクト部ＷＣの製造方法の手順を示している。さらに、この例では、１段の段差は、単位層の１層からなる場合を例に挙げる。
【００３２】
まず、図４（ｂ）に示されるように、絶縁膜ＩＮＳが形成された基板Ｓｕｂ上に、犠牲層ＳＡＣと絶縁層ＩＳとの組からなる単位層が複数積層された積層体ＬＢを形成する。基板Ｓｕｂは、例えばシリコン基板などの半導体基板である。また、基板Ｓｕｂ上にはメモリセルまたは周辺回路が形成されていてもよい。
【００３３】
積層体ＬＢは、例えば、１５層の犠牲層ＳＡＣ１〜ＳＡＣ１５と、１５層の絶縁層ＩＳ１〜ＩＳ１５と、から構成される。犠牲層ＳＡＣ１〜ＳＡＣ１５は、絶縁層ＩＳ１〜ＩＳ１５とは異なる種類の材料から構成され、後にワード線ＷＬ１〜ＷＬ１５となる導電層と置き換えられる層である。絶縁膜ＩＮＳおよび絶縁層ＩＳ１〜ＩＳ１５は、例えば酸化シリコン等であり、犠牲層ＳＡＣ１〜ＳＡＣ１５は、窒化シリコン等である。
【００３４】
ついで、図４に示されるように、積層体ＬＢ上にレジストを塗布し、露光処理および現像処理を行って、レジストパターン１１１を形成する。コンタクト部ＷＣでは、昇段段差群および降段段差群を形成する位置が覆われるように、レジストパターン１１１が形成される。この例では、コンタクト部ＷＣに、２個の島状のレジストパターン１１１が形成される。なお、メモリセルアレイＭＡの配置領域上にもレジストパターン１１１が形成される。
【００３５】
その後、図５に示されるように、エッチングとスリミングとを交互に実行することによって、所定の数の段差を形成する。例えば、レジストパターン１１１をマスクとして、ＲＩＥ（Reactive  Ion  Etching）法などのエッチング技術を用いて、露出している絶縁層ＩＳ１５および犠牲層ＳＡＣ１５をエッチングする。その後、レジストパターンのＸ方向端部から段差構造の平坦部の幅だけレジストパターン１１１を等方性エッチングによってスリミングする。スリミングしたレジストパターン１１１をマスクとして、エッチング技術を用いて、露出した絶縁層ＩＳ１５および犠牲層ＳＡＣ１５と、絶縁層ＩＳ１４および犠牲層ＳＡＣ１４と、をエッチングし、レジストパターン１１１をさらにスリミングする。この処理を所定の数繰り返すことによって、凹部１２０のＸ方向に対向する側面に段差が形成される。ここでは、エッチングとスリミングとを３回繰り返すことで、３段の段差が形成される。これによって、コンタクト部ＷＣには、降段段差群ＤＳＧ１が形成される。
【００３６】
ついで、図６に示されるように、段差を形成した積層体ＬＢ上にレジストを塗布し、露光処理および現像処理を行って、レジストパターン１１２を形成する。ここでは、コンタクト配置部ＣＴＡでは、降段段差群ＤＳＧ１となる領域以外が露出するように、接続部ＣＮでは、降段段差群ＤＳＧ３となる領域以外が覆われるように、レジストパターン１１２を形成する。
【００３７】
その後、図７に示されるように、レジストパターン１１２をマスクとして、ＲＩＥ法などの異方性エッチング技術を用いて、所定の層数の単位層をエッチングする。所定の数は、図５で形成した凹部１２０の段数と同じである。ここでは、凹部１２０が３層の単位層をエッチングすることによって構成されているので、３段となる。この工程では、レジストパターン１１２で覆われなかった領域が、降段段差群ＤＳＧ１よりも所定の段数低くなるようにエッチングされ、コンタクト配置部ＣＴＡには、昇段段差群ＡＳＧ１が形成される。
【００３８】
この工程によって、コンタクト配置部ＣＴＡの昇段段差群ＡＳＧ１、降段段差群ＤＳＧ２および昇段段差群ＡＳＧ２となる領域では、コンタクト配置部ＣＴＡの方が接続部ＣＮよりも３段低くなる。つまり、階段状に加工されたコンタクト配置部ＣＴＡの犠牲層ＳＡＣ１０〜ＳＡＣ１２は、同じ高さの階段状に加工されていない接続部ＣＮの犠牲層ＳＡＣ１０〜ＳＡＣ１２と接触することになる。この段差によって、昇段段差群ＡＳＧ１をワード線ＷＬがメモリセルアレイＭＡのメモリセルのワード線ＷＬと電気的に接続可能な構成となる。
【００３９】
ついで、図８に示されるように、段差が形成された積層体ＬＢ上にレジストを塗布し、露光処理および現像処理を行って、レジストパターン１１３を形成する。ここでは、降段段差群ＤＳＧ２に対応する領域と、降段段差群ＤＳＧ３に対応する領域と、が露出するように、レジストパターン１１３を形成する。
【００４０】
その後、図９に示されるように、レジストパターン１１３をマスクとして、ＲＩＥ法などの異方性エッチング技術を用いて、所定の層数の単位層をエッチングする。所定の数は、図５で形成した凹部１２０の段数と同じであり、ここでは、３段となる。この工程では、露出した領域が、昇段段差群ＡＳＧ１よりも所定の段数低くなるようにエッチングされ、コンタクト配置部ＣＴＡには、降段段差群ＤＳＧ２が形成される。
【００４１】
ついで、図１０に示されるように、段差が形成された積層体ＬＢ上にレジストを塗布し、露光処理および現像処理を行って、レジストパターン１１４を形成する。ここでは、昇段段差群ＡＳＧ２に対応する領域と、降段段差群ＤＳＧ３に対応する領域と、が露出するように、レジストパターン１１４を形成する。
【００４２】
その後、図１１に示されるように、レジストパターン１１４をマスクとして、ＲＩＥ法などの異方性エッチング技術を用いて、所定の層数の単位層をエッチングする。所定の数は、図５で形成した凹部１２０の段数と同じであり、ここでは、３段となる。この工程では、露出した領域が、降段段差群ＤＳＧ２よりも所定の段数低くなるようにエッチングされ、コンタクト配置部ＣＴＡには、昇段段差群ＡＳＧ２および降段段差群ＤＳＧ３が形成される。
【００４３】
その後は、図示しないが、メモリセルアレイＭＡに、メモリセルＭＣが形成される。例えば、積層体ＬＢを厚さ方向に貫通するメモリホールが形成される。ついで、メモリホール内に、ブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜、チャネル半導体層が順に形成され、チャネル半導体層が形成されたメモリホール内にコア絶縁層が埋め込まれ、ピラー膜を形成する。その後、メモリセルアレイＭＡとコンタクト部ＷＣとを含む積層体に、Ｘ方向に延在するスリットがＹ方向に所定の間隔をあけて形成される。ついで、犠牲層ＳＡＣ１〜ＳＡＣ１５を等方性エッチングによって除去してＺ方向に隣接する絶縁膜ＩＮＳおよび絶縁層ＩＳ１〜ＩＳ１５間に空隙が形成される。その後、空隙に導電層であるワード線ＷＬ１〜ＷＬ１５を埋め込み、不揮発性メモリ１０が形成される。
【００４４】
なお、図では、接続部ＣＮのＹ方向のサイズは、コンタクト配置部ＣＴＡのＹ方向のサイズと略同様の場合を示しているが、これは例示であって、実施形態がこれに限定されるものではない。コンタクトＣＴとメモリセルＭＣとの間で電流を流すことができれば、接続部ＣＮのＹ方向のサイズは任意に設定可能である。例えば、接続部ＣＮのＹ方向のサイズを、コンタクト配置部ＣＴＡのＹ方向のサイズよりも小さくして、不揮発性メモリ１０のＸＹ方向の面積を小さくしてもよい。
【００４５】
上記した説明では、Ｘ方向に昇段および降段する段差を有するコンタクト部ＷＣが例示されたが、さらにコンタクト部ＷＣは、Ｙ方向に昇段および降段する段差を有していてもよい。
【００４６】
図１２は、Ｘ方向およびＹ方向に昇段および降段する段差を有するコンタクト部の一例を示す図であり、図１３は、実施形態によるＸ方向およびＹ方向に昇段および降段する段差を有するコンタクト部の他の例を示す図である。図１２および図１３では、例えば図２の降段段差群または昇段段差群の一部を抜き出したものである。
【００４７】
図１２に示されるコンタクト部では、Ｘ方向の１段の段差を構成する単位層の数はＮ（Ｎは２以上の整数）となっている。また、Ｘ方向に降段または昇段する段差の各コンタクト配置面ＣＴＰ１〜ＣＴＰ３に、Ｙ方向に降段するＮ−１段の段差と、昇段するＮ−１段の段差と、が周期的に設けられる。このような構成によって、Ｘ方向の１段の段差を構成する各単位層は、Ｙ方向の階段構造の平坦部であるテラス部ＴＥＲを構成する。各テラス部ＴＥＲにコンタクトが配置されることになる。
【００４８】
図２の場合では、Ｘ方向の１段の段差を構成する単位層の数は１であったので、１段の段差のコンタクト配置面（テラス部ＴＥＲ）には、１つのコンタクトＣＴが設けられる。コンタクト配置面のＸ方向のサイズをｘｃとし、単位層の数をＭとすると、コンタクト部ＷＣのＸ方向のサイズは、少なくともｘｃ×Ｍとなる。
【００４９】
一方、図１２の場合には、Ｘ方向の１段の段差を構成する単位層の数はＮであり、Ｘ方向の段差の各コンタクト配置面ＣＴＰ１〜ＣＴＰ３にＹ方向のＮ−１段の段差によってＮ個のテラス部ＴＥＲが設けられることになる。これによって、Ｘ方向の１段の段差のコンタクト配置面ＣＴＰ１〜ＣＴＰ３には、Ｎ個のコンタクトが設けられる。そのため、コンタクト部ＷＣのＸ方向のサイズは、少なくともｘｃ×Ｍ／Ｎとなり、図２の場合に比して、コンタクト部ＷＣのＸ方向のサイズを１／Ｎに小さくすることができる。
【００５０】
図１２に示される例では、Ｘ方向に設けられる段差構造の１段当たりの単位層の数は３であり、Ｘ方向に設けられる段差構造の各コンタクト配置面ＣＴＰ１〜ＣＴＰ３に、Ｙ方向に２段の段差を有する階段構造が設けられる。
【００５１】
図２に示される構成を有するコンタクト部ＷＣにも上記した実施形態を適用することができる。図１２のコンタクト部ＷＣは、段差の高さは同じであるが高さが異なるＸ方向の階段構造がＹ方向に配列した構造とみることができる。図１２の例では、３種類のＸ方向の階段構造ＳＳ１〜ＳＳ３が存在する。階段構造ＳＳ１〜ＳＳ３のそれぞれに、コンタクト配置部ＣＴＡと接続部ＣＮとが設けられるようにしたものが、図１３である。
【００５２】
図１３に示されるように、階段構造ＳＳ１〜ＳＳ３は、コンタクト配置部ＣＴＡ１〜ＣＴＡ３と、接続部ＣＮ１〜ＣＮ３と、を含む。コンタクト配置部ＣＴＡ１〜ＣＴＡ３の昇段段差群は、接続部ＣＮ１〜ＣＮ３の昇段段差群よりも、昇段段差群の段差数を構成する単位層の数だけ低く構成されている。これによって、昇段段差群の各ワード線ＷＬは、メモリセルアレイＭＡのワード線ＷＬと電気的に接続されることになる。
【００５３】
このようなコンタクト部ＷＣの製造方法は、図４〜図１１に示したものと同様である。ただし、上記した説明では、Ｘ方向の段差の数が単位層の１層となるようにエッチングしていたが、この場合には、単位層のＮ層となるようにエッチングが行われる。また、Ｙ方向の段差は、図５の後で図６の前に、積層体ＬＢの各コンタクト配置面上にレジストパターンを形成し、エッチングとスリミングとを繰り返すことによって形成される。この場合には、Ｙ方向の段差が単位層の１層となるようにエッチングが行われる。
【００５４】
実施の形態では、コンタクト部ＷＣは、Ｘ正方向に降段する各段差を有する降段段差群ＤＳＧ１，ＤＳＧ２、およびこの降段段差群ＤＳＧ１，ＤＳＧ２にメモリセルアレイＭＡとは離れる方向に隣接して配置され、Ｘ正方向に昇段する各段差を有する昇段段差群ＡＳＧ１，ＡＳＧ２を有するコンタクト配置部ＣＴＡと、昇段段差群ＡＳＧ１，ＡＳＧ２を構成する各ワード線ＷＬと同じ高さのメモリセルＭＣとを接続する接続部ＣＮと、を有する構成とした。これによって、従来では、コンタクトＣＴを配置することができずデッドスペースとなっていた昇段段差群ＡＳＧ１，ＡＳＧ２にもコンタクトＣＴを配置することができる。その結果、従来に比して、コンタクト部ＷＣのＸ方向のサイズを縮小することができるという効果を有する。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１０  不揮発性メモリ、１１１〜１１４  レジストパターン、１２０  凹部、ＡＳＧ１，ＡＳＧ２，ＡＳＧ１１，ＡＳＧ２１  昇段段差群、ＣＮ，ＣＮ１〜ＣＮ３  接続部、ＣＴ  コンタクト、ＣＴＡ，ＣＴＡ１〜ＣＴＡ３  コンタクト配置部、ＣＴＰ１-ＣＴＰ３  コンタクト配置面、ＤＳＧ１〜ＤＳＧ３，ＤＳＧ２１  降段段差群、ＤＶ  分断部、ＩＮＳ  絶縁膜、ＩＳ，ＩＳ１〜ＩＳ１５  絶縁層、ＬＢ  積層体、ＭＡ  メモリセルアレイ、ＭＣ  メモリセル、ＳＡＣ１〜ＳＡＣ１５  犠牲層、ＳＧＰ１，ＳＧＰ２  段差群ペア、ＳＳ１〜ＳＳ３  階段構造、Ｓｕｂ  基板、ＴＥＲ  テラス部、ＷＣ  コンタクト部、ＷＬ１-ＷＬ１５  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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