(57)【要約】【課題】ＤＣバイアス特性及び温度特性を両立可能な薄膜キャパシタを提供する。【解決手段】この誘電体膜は、ペロブスカイト構造を有する酸化物を含む誘電体膜である。前記酸化物は、（１）Ｂｉ、及び、Ｔｉ、（２）Ｎａ、及び、Ｋからなる群より選ばれる少なくとも一つの元素Ｅ１、及び、（３）Ｂａ、Ｓｒ、及び、Ｃａからなる群から選択される少なくとも一つの元素Ｅ２、を含む誘電体膜である。誘電体膜は、Ｂｉ、Ｔｉ、元素Ｅ１、及び、元素Ｅ２を含みペロブスカイト構造を有する酸化物を含む主相と、Ｂｉを含み前記主相よりも低い酸素濃度を有する副相と、を備える。誘電体膜の断面において、主相の面積及び副相の面積の合計に対する副相の面積の比ＲＳが下式を満たす。  ０．０３≦ＲＳ≦０．３【選択図】図１
2020161793.tif 000002
【特許請求の範囲】
【請求項１】
（１）Ｂｉ、及び、Ｔｉ、
（２）Ｎａ、及び、Ｋからなる群より選ばれる少なくとも一つの元素Ｅ１、及び、
（３）Ｂａ、Ｓｒ、及び、Ｃａからなる群から選択される少なくとも一つの元素Ｅ２、を含む誘電体膜であって、
前記誘電体膜は、
Ｂｉ、Ｔｉ、元素Ｅ１、及び、元素Ｅ２を含みペロブスカイト構造を有する酸化物を含む主相と、
Ｂｉを含み前記主相よりも低い酸素濃度を有する副相と、を備え、
前記誘電体膜の断面において、前記主相の面積及び前記副相の面積の合計に対する前記副相の面積の比ＲＳが下式を満たす、誘電体膜。
０．０３≦ＲＳ≦０．３
【請求項２】
Ｂｉ及び元素Ｅ１の原子数の合計：元素Ｅ２の原子数の合計が３０：７０〜９０：１０である、請求項１記載の誘電体膜。
【請求項３】
前記酸化物において、Ｂｉの原子数に対する、元素Ｅ１の原子数の比が０．９〜１．１である、請求項１又は２に記載の誘電体膜。
【請求項４】
前記酸化物において、Ｂｉ、元素Ｅ１、及び、元素Ｅ２の原子数の合計に対する、Ｔｉの原子数の比が０．９〜１．１である、請求項１〜３のいずれか１項に記載の誘電体膜。
【請求項５】
請求項１〜４のいずれか１項に記載の誘電体膜を備える電子部品。
【請求項６】
電極をさらに備え、前記誘電体膜と、前記電極とが接触している、請求項５に記載の電子部品。
【請求項７】
請求項１〜４のいずれか１項に記載の誘電体膜を備える薄膜キャパシタ。
【請求項８】
請求項１〜４のいずれか１項に記載の誘電体膜を備える電子回路基板。
【請求項９】
請求項５又は６に記載の電子部品を備える電子回路基板。
【請求項１０】
請求項７に記載の薄膜キャパシタを備える電子回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体膜、電子部品、薄膜キャパシタ、及び、電子回路基板に関する。
【背景技術】
【０００２】
電子機器内に許容される電子部品の実装スペースは、電子機器の小型化と共に縮小の傾向にある。キャパシタ（我が国では多くの場合「コンデンサ」と称する。）は、多くの電子機器に搭載される電子部品であるところ、やはり小型化や薄型化が必須である。薄膜キャパシタは、従来の厚膜法による積層セラミックキャパシタと比べ、基材、誘電体膜、絶縁膜等が薄く、より薄型化・低背化が可能である。そのため、薄膜キャパシタは低背かつ小スペースへ実装される電子部品として期待されている。さらに、電子部品基板に埋め込むといったキャパシタも近年になり開発されてきている。
【０００３】
薄膜キャパシタは従来からある積層セラミックキャパシタと比較して電気容量が小さいものが多かった。電気容量の向上の方法の一つとして、誘電体膜の膜厚を薄くする方法がある。しかしながら、誘電体膜の膜厚を薄くすると、実際の使用時に誘電体膜の両端に印加される直流電圧が同じであっても、誘電体に印可される直流電界強度が大きくなる。そして、ＢａＴｉＯ３などの強誘電体の比誘電率は、直流電界強度が高くなるほど低下するといういわゆるＤＣバイアス特性を有しているため、膜厚を薄くしても電気容量を向上できない。
【０００４】
また、誘電体膜による静電容量を安定化する観点からは、温度変化に応じた比誘電率（容量）の変化量が低い、すなわち、比誘電率の温度特性を向上させることも要求される。
【０００５】
特許文献１には、誘電体膜に、Ｋ、Ｓｒ、ＭｇおよびＮｂを含むタングステンブロンズ型複合酸化物を用いることにより、ＤＣバイアス特性を向上させることが開示されている。
【０００６】
特許文献２には、コアシェル構造を有するペロブスカイト型の誘電体が開示され、ＤＣバイアス特性を向上させることが開示されている。
【０００７】
特許文献３には、チタン酸バリウムにＳｉ，Ｍｇ、Ｙなどを添加することにより、ＥＩＡ規格のＸ５Ｒ特性、すなわち、−５５〜８５℃の範囲における容量変化率が±１５％以内になるという知見が得られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−４９０４５号公報
【特許文献２】国際公開２０１７／０１２８００号公報
【特許文献３】特開２００６−１６０５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１〜３においても、ＤＣバイアス特性の向上と比誘電率の温度特性の向上とを両立できているわけでは無い。
【００１０】
本発明は、上記の問題を解決するためになされたものであって、ＤＣバイアス特性及び比誘電率の温度特性の両方を向上できる誘電体膜、電子部品、薄膜キャパシタ、及び、電子回路基板を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に掛かる誘電体膜は、（１）Ｂｉ、及び、Ｔｉ、（２）Ｎａ、及び、Ｋからなる群より選ばれる少なくとも一つの元素Ｅ１、及び、（３）Ｂａ、Ｓｒ、及び、Ｃａからなる群から選択される少なくとも一つの元素Ｅ２、を含む誘電体膜である。この誘電体膜は、Ｂｉ、Ｔｉ、元素Ｅ１、及び、元素Ｅ２を含みペロブスカイト構造を有する酸化物を含む主相と、Ｂｉを含み前記主相よりも低い酸素濃度を有する副相と、を備える。さらに、この誘電体膜は、誘電体膜の断面において、前記主相の面積及び前記副相の面積の合計に対する前記副相の面積の比ＲＳが下式を満たす。
０．０３≦ＲＳ≦０．３
【００１２】
ここで、Ｂｉ及び元素Ｅ１の原子数の合計：元素Ｅ２の原子数の合計が３０：７０〜９０：１０であることができる。
【００１３】
また、前記酸化物において、Ｂｉの原子数に対する、元素Ｅ１の原子数の比が０．９〜１．１であることができる。
【００１４】
また、前記酸化物において、Ｂｉ、元素Ｅ１、及び、元素Ｅ２の原子数の合計に対する、Ｔｉの原子数の比が０．９〜１．１であることができる。
【００１５】
本発明にかかる電子部品は、上述の誘電体膜を備える。
【００１６】
ここで、上記電子部品は電極を備えることができ、前記誘電体膜と、前記電極とが接触していてよい。
本発明にかかる薄膜キャパシタは、上述の誘電体膜を備える。
本発明の一側面にかかる電子回路基板は、上述の誘電体膜を備える。
本発明に一側面にかかる電子回路基板は、上述の電子部品を備える。
本発明に一側面にかかる電子回路基板は、上述の薄膜キャパシタを備える。
【発明の効果】
【００１７】
本発明によれば、ＤＣバイアス特性及び比誘電率の温度特性の両方を向上できる誘電体膜等が提供される。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の１実施形態に係る誘電体膜の断面図である。
【図２】図２は、本実施形態に係る電子部品の一例に係る薄膜キャパシタの模式的な断面図である。
【図３】図３は、本発明の他の実施形態に係る電子部品の断面図である。
【図４】図４中の（ａ）は、本発明の一実施形態に係る電子回路基板の模式的な断面図であり、図４中の（ｂ）は、図４中の（ａ）に示される部分９０Ａの拡大図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を詳細に説明する。
【００２０】
（誘電体膜）
本発明の実施形態に係る誘電体膜は、
（１）Ｂｉ、及び、Ｔｉ、
（２）Ｎａ、及び、Ｋからなる群より選ばれる少なくとも一つの元素Ｅ１、及び、
（３）Ｂａ、Ｓｒ、及び、Ｃａからなる群から選択される少なくとも一つの元素Ｅ２、を含む誘電体膜である。この誘電体膜は、Ｂｉ、Ｔｉ、元素Ｅ１、及び、元素Ｅ２を含みペロブスカイト構造を有する酸化物を含む主相と、Ｂｉを含み前記主相よりも酸素濃度が低い副相と、を有する。さらに、この誘電体膜の断面において、前記主相の面積及び前記副相の面積の合計に対する前記副相の面積の比ＲＳが下式を満たす。
０．０３≦ＲＳ≦０．３
【００２１】
ここで、Ｂｉ及び元素Ｅ１の原子数の合計：元素Ｅ２の原子数の合計が３０：７０〜９０：１０であることが好適である。これにより、高い誘電率を発揮しやすい。
【００２２】
また、この酸化物において、Ｂｉの原子数に対する、元素Ｅ１の原子数の比が０．９〜１．１であることができる。原子数の比は０．９５〜１．０５であってもよい。
【００２３】
また、この酸化物において、Ｂｉ、元素Ｅ１、及び、元素Ｅ２の原子数の合計に対する、Ｔｉの原子数の比が０．９〜１．１以下であることができる。下限は０．９５でもよく、上限は１．０５以下でもよい。
【００２４】
元素Ｅ１は、Ｎａ、及び、Ｋからなる群より選ばれる少なくとも一つの元素であれば良く、例えば、Ｎａのみ、又は、Ｋのみでもよく、Ｎａ及びＫの組み合わせでもよい。元素Ｅ１が２種の元素を含む場合の比率は任意である。
【００２５】
元素Ｅ２は、Ｂａ、Ｓｒ、及び、Ｃａのうちの少なくとも一つであればよく、例えば、Ｂａのみ、Ｓｒのみ、または、Ｃａのみでもよく、Ｂａ及びＳｒの組み合わせ、Ｂａ及びＣａの組み合わせ、及び、Ｓｒ及びＣａの組み合わせでもよく、さらに、Ｂａ，Ｓｒ、及びＣａの全部の組み合わせでもよい。元素Ｅ２が２種以上の元素を含む場合の比率は任意である。
【００２６】
（誘電体膜の構造）
誘電体膜は、主相及び副相を有する。図１に、誘電体膜４０の断面模式図の一例を示す。主相Ｍが連続相を形成し、主相Ｍ内に副相Ｓが分散している。本実施形態では、断面内において副相Ｓは空間的に均一に分散している。
（主相）
主相は、Ｂｉ、Ｔｉ、元素Ｅ１、及び、元素Ｅ２を含みペロブスカイト構造を有する多数の酸化物結晶を含む。主相はこの酸化物結晶を９０質量％以上含むことができ、９５質量％以上含むこともでき、９９質量％以上含むこともでき、１００質量％を占めてもよい。
【００２７】
ペロブスカイト構造とは一般にＡＢＸ３で表される結晶構造である。Ａサイトの陽イオンが６面体の単位格子の頂点に位置し、この単位格子の体心にＢサイトの陽イオンが位置し、この単位格子の面心にＸサイトの陰イオンが位置する。本発明では、ＡサイトにＢａ２＋，Ｃａ２＋、Ｓｒ２＋、Ｂｉ３＋、Ｎａ＋、Ｋ＋、及びなどの陽イオン（２価、又は、１価と３価の組み合わせ）が入り、ＢサイトにＴｉ４＋イオンなどの４価の陽イオンが入り、ＸサイトにＯ２−イオンなどの２価の陰イオンが入る。
【００２８】
（副相）
副相Ｓは、Ｂｉを含み前記主相よりも低い酸素濃度を有し、主相Ｍ中に分散している。酸素濃度とは、相を構成する全原子に占める酸素原子の原子数比（ａｔｍ％）である。例えば、各相の酸素濃度は、走査透過型電子顕微鏡におけるエネルギー分散型Ｘ線分光測定（ＳＴＥＭ−ＥＤＳ）により取得することができる。主相Ｍの酸素濃度は５０原子％程度であり、副相Ｓの酸素濃度は通常、主相Ｍの酸素濃度よりも２０原子％以上少ない。副相Ｓは、酸素を実質的に含まない金属相であっても良く、酸素をある程度含んでもよい。このような副相Ｓは、通常ペロブスカイト構造を有さない。
【００２９】
副相Ｓの各粒子の円相当径は１〜３０ｎｍであることができる。副相Ｓは、Ｂｉ以外の金属元素を含んでもよい。
【００３０】
本実施形態では、誘電体膜４０の断面において、主相Ｍの面積及び副相Ｓの全面積の合計に対する副相Ｓの面積の比ＲＳが下式を満たす。
０．０３≦ＲＳ≦０．３
ここで、比ＲＳは、誘電体膜４０の一つの断面の全体において測定される値である。通常、副相Ｓは断面内で実質的に均一に存在し、その場合には、断面内の一部の領域に基づいて比ＲＳを計算することができる。
比ＲＳの下限は０．０５であることができ、上限は０．２であることもできる。
誘電体膜４０の断面内において、主相Ｍ及び副相Ｓ以外の面積は１０％以下であって良く、５％以下であって良く、１％以下であって良く、０％であってもよい。
【００３１】
誘電体膜４０の厚みに限定はないが、例えば、１０ｎｍ〜２０００ｎｍとすることができ、５０ｎｍ〜１０００ｎｍであることが好適である。
また、誘電体膜の厚みは、ＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）によって誘電体膜を含む積層体の薄片化サンプルを得た後に、薄片化サンプルの観察をＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）にて行い、測定することができる。
【００３２】
このような誘電体膜は、ＤＣバイアス特性および温度特性の両方に優れる。この理由は明らかでないが、発明者らは、以下のように考えている。
【００３３】
ペロブスカイト型の結晶構造を有する酸化物における比誘電率の発現は、電圧に対する、各元素のイオンの変位に起因するものであり、電圧が強いとイオンの変位が飽和することで、ＤＣバイアスによる比誘電率の低下がおこる。ペロブスカイト型結晶構造のイオンの変位には、ＡサイトとＢサイトのイオンと、酸素のイオンの結合の組合せが重要であり、ＢｉおよびＮａ、及び、Ｋからなる群より選ばれる少なくとも一つの元素Ｅ１およびＴｉを含有するペロブスカイト型結晶構造に、Ｓｒ，Ｂａ及びＣａから選ばれる少なくとも一つの元素Ｅ２を含むときに、各結合の自由度が広がることで、イオンの変位が飽和するＤＣバイアスの大きさが、大きくなっていると考えている。
【００３４】
また、本実施形態では、誘電体膜４０は、主相Ｍ及び副相Ｓを含む構造を有する。主相Ｍと副相Ｓとは熱膨張係数が異なるので、主相の相転移が抑えられることにより、ＤＣバイアス特性及び誘電率の温度特性がいずれも向上することが考えられる。特に、主相Ｍの面積及び副相Ｓの面積の合計に対する副相Ｓの面積の比ＲＳが上式を満たすことにより、温度変化に伴う相転移が効果的に抑制されていると考えている。
【００３５】
比ＲＳが小さすぎると上述の効果が得られにくい。一方、比ＲＳが大きすぎると、誘電率が低下する。
【００３６】
本実施形態に係る誘電体膜は、本発明の効果を奏する範囲内において、微量な不純物、副成分等を含んでいてもよい。このような成分としては、たとえば、Ｃｒ、Ｍｏ等が例示される。
例えば、誘電体膜は、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、Ｎｄ（ネオジム）、Ｐｍ（プロメチウム）、Ｓｍ（サマリウム）、Ｅｕ（ユーロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）及びＬｕ（ルテチウム）からなる群より選ばれる少なくとも一種の希土類元素を更に含んでよい。誘電体膜が希土類元素を更に含むことにより、誘電体膜のＤＣバイアス特性が向上する場合がある。
【００３７】
（誘電体膜の製造方法）
上記の誘電体膜は、例えば以下の方法により製造することができる。
まず、上記の全体組成を有し、副相Ｓを有さない酸化物膜を公知の方法で成膜する。成膜法としては、たとえば、真空蒸着法、スパッタリング法、パルスレーザー蒸着法（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ）、有機金属化学気相成長法（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）、有機金属分解法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ：ＭＯＤ）、ゾル・ゲル法、化学溶液堆積法（Ｃｈｅｍｉｃａｌ  Ｓｏｌｕｔｉｏｎ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＳＤ）等が例示される。
【００３８】
具体的には、各成膜法で用いる原料組成物における金属元素の比率を上記の誘電体膜の全体組成の範囲とすればよい。なお、成膜時に使用する原料（蒸着材料、各種ターゲット材料、有機金属材料等）には微量の不純物、副成分等が含まれている場合があるが、所望の誘電特性が得られれば、特に問題はない。
【００３９】
たとえば、スパッタリング法を用いる場合、まず上記の金属組成を有する酸化物ターゲットを作成する。具体的には、各金属を含有する化合物の粉末、例えば、炭酸塩、酸化物、水酸化物等を用意し、金属元素の比率が上記の範囲内となるように混合して混合粉末を得る。混合は、水中で、例えば、ボールミルなどを用いて行うことが好適である。次に、混合粉末を成形して成形体を得る。成形圧力は例えば１０〜２００Ｐａとすることができる。
【００４０】
その後、得られた成形体を焼成して焼成体を得る。焼成条件は、保持温度を９００〜１３００℃、温度保持時間は１〜１０時間、雰囲気は、空気などの酸化雰囲気中とすることができる。最後に、得られた焼成体を、円盤状に加工して、スパッタリング用ターゲットを得ることができる。
【００４１】
次に、得られたターゲットをスパッタして基材上に上記の誘電体膜を堆積膜として形成する。スパッタリングの条件は特に限定されないが、高周波（ＲＦ）スパッタリングが好ましく、電力は１００Ｗ〜３００Ｗとすることができ、雰囲気は酸素含有雰囲気が好ましく、なかでも酸素含有アルゴンガス雰囲気が好ましく、アルゴン（Ａｒ）／酸素（Ｏ２）比は好ましくは１／１〜５／１であり、基板温度は好ましくは室温〜２００℃とすることができる。
【００４２】
スパッタリングにより酸化物膜を形成した後、続いて、還元雰囲気下で急速加熱アニール処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ：ＲＴＡ）を施して、副相Ｓを形成する。還元雰囲気の例は、水素含有不活性ガス雰囲気である。不活性ガスの例は、アルゴンガス、窒素である。昇温速度を１００℃／分以上とすることが好ましく、アニール時間は０．５〜１２０分とすることが好ましく、アニール温度を７００℃以上１０００℃以下とすることが好ましい。
【００４３】
誘電体を構成する金属の中において、Ｂｉが相対的に最も還元されやすいため、この処理により、副相Ｓを形成することができる。例えば、水素の濃度、アニール時間、アニール温度を調整することにより、副相Ｓの面積を調節することができる。
【００４４】
（第１実施形態にかかる薄膜キャパシタ）
続いて、図２を参照して、本発明の第１実施形態に係る誘電体膜を有する電子部品の一例として薄膜キャパシタを説明する。
【００４５】
第１実施形態に係る薄膜キャパシタ１００は、基板１０、密着膜２０、下部電極３０、誘電体膜４０、及び、上部電極５０をこの順に有する。
【００４６】
（基板）
基板１０は、その上に形成される密着膜２０、下部電極３０、誘電体膜４０および上部電極５０を支持する。基板１０の材料は、上記の各層を支持できる程度の機械的強度を有する材料であれば特に限定されない。基板１０の例は、Ｓｉ単結晶、ＳｉＧｅ単結晶、ＧａＡｓ単結晶、ＩｎＰ単結晶、ＳｒＴｉＯ３単結晶、ＭｇＯ単結晶、ＬａＡｌＯ３単結晶、ＺｒＯ２単結晶、ＭｇＡｌ２Ｏ４単結晶、ＮｄＧａＯ３単結晶等の単結晶基板；Ａｌ２Ｏ３多結晶、ＺｎＯ多結晶、ＳｉＯ２多結晶等のセラミック多結晶基板；及び、Ｎｉ、Ｃｕ、Ｔｉ、Ｗ、Ｍｏ、Ａｌ、Ｐｔ及びこれらの合金から選択される金属基板である。低コスト、及び、加工性等の観点から、Ｓｉ単結晶基板が好適である。
【００４７】
基板１０の厚みは、たとえば、１０μｍ〜５０００μｍであることができる。厚みが小さすぎると、機械的強度が確保できない場合が生じることがあり、厚みが大きすぎると、電子部品の小型化に寄与できないといった問題が生じる場合がある。
【００４８】
上記の基板１０は、基板の材質によってその電気抵抗率が異なる。電気抵抗率が低い材料で基板を構成する場合、薄膜キャパシタの作動時に基板１０側への電流のリークが生じ、薄膜キャパシタの電気特性に影響を及ぼすことがある。そのため、基板１０の電気抵抗率が低い場合には、その表面に電気絶縁処理を施し、キャパシタ作動時の電流が基板１０へ流れないようにすることが好ましい。
【００４９】
たとえば、基板１０がＳｉ単結晶基板である場合においては、基板１０の表面に絶縁膜が形成されていることが好ましい。基板１０と下部電極３０との絶縁が十分に確保されていれば、絶縁膜を構成する材料およびその厚みは特に限定されない。絶縁膜を構成する材料の例は、ＳｉＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎｘである。また、絶縁膜の厚みは、０．０１μｍ以上であることが好ましい。絶縁膜は、基板１０における密着膜２０側（下部電極３０側）に設けられることが好ましい。絶縁膜は、熱酸化法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等の公知の成膜法により形成できる。
【００５０】
（密着膜）
密着膜２０は、基板１０と下部電極３０との間に設けられ、基板１０と下部電極３０との密着性を向上させる。密着膜２０の材料は、基板１０と下部電極３０との密着性が十分に確保できる材料であれば特に制限されない。たとえば、下部電極３０がＣｕ膜である場合には、密着膜２０はＣｒ膜であることができ、下部電極３０がＰｔ膜である場合には、密着膜２０はＴｉ膜であることができる。密着膜２０の厚みは、例えば、５〜５０ｎｍとすることができる。
【００５１】
（下部電極）
基板１０の上には、密着膜２０を介して、下部電極３０が薄膜状に形成されている。下部電極３０は、上部電極５０とともに誘電体膜４０を挟み、キャパシタとして機能させるための電極である。下部電極３０を構成する材料は、導電性を有する材料であれば特に制限されない。たとえば、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属、それらの合金、又は、導電性酸化物等が例示される。
【００５２】
下部電極３０の厚みは、電極として機能する程度の厚みであれば特に制限されない。下部電極３０の厚みは１０ｎｍ以上であることが好ましく、薄膜化の観点から３００ｎｍ以下であることが好適である。
【００５３】
（誘電体膜）
誘電体膜４０は、上述した誘電体膜である。誘電体膜の下端面が密着膜２０と接触し、上端面が上部電極５０と接触する。誘電体膜４０の厚みは、１０ｎｍ〜２０００ｎｍとすることができ、好ましくは５０ｎｍ〜１０００ｎｍである。誘電体膜４０の厚みは、誘電体膜４０を含む薄膜キャパシタ１００を、ＦＩＢ（集束イオンビーム）加工装置で掘削し、得られた断面をＳＥＭ（走査型電子顕微鏡）で観察して測定することができる。
【００５４】
（上部電極）
誘電体膜４０の上面には、上部電極５０が薄膜状に形成されている。上部電極５０は、上述した下部電極３０とともに、誘電体膜４０を挟み、キャパシタとして機能させるための電極である。
【００５５】
上部電極５０の材料は、下部電極３０と同様に、導電性を有する材料であれば特に制限されない。材料の例は、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属、それらの合金、又は、導電性酸化物であり、下部電極３０の材料と同一であっても良いし、異なっていてもよい。上部電極５０の厚みは、下部電極３０と同様にすることができる。
【００５６】
また、薄膜キャパシタ１００は、誘電体膜４０の側面などを被覆し、誘電体膜４０を外部雰囲気から遮断するための保護膜７０を有していてもよい。保護層の材料の例は、エポキシ等の樹脂である。
【００５７】
なお、薄膜キャパシタ１００の形状に特に制限はないが、通常、厚み方向から見て、直方体形状とされる。またその寸法にも特に制限はなく、厚みや長さは用途に応じて適当な寸法とすればよい。
【００５８】
下部電極３０と誘電体膜４０と上部電極５０とはキャパシタ部６０を形成している。下部電極３０および上部電極５０が外部回路に接続されて電極間に電圧が印加されると、誘電体膜４０が所定の静電容量を示し、キャパシタとしての機能を発揮する。特に、本実施形態では、上述の誘電体膜４０を使用しているので、高いＤＣバイアス特性と温度特性を両立することができる。
【００５９】
さらに、酸素濃度が相対的に低い、すなわち、金属性の強い副相Ｓを有する誘電体膜４０と上部電極５０及び下部電極３０とが接触しているので、各電極と誘電体膜４０との密着性が向上し、誘電体膜におけるクラックの発生の抑制が可能となる。
【００６０】
（第２実施形態に係る誘電体膜）
次に、図３を参照して、第２実施形態に係る薄膜キャパシタ１００を説明する。本実施形態に係る薄膜キャパシタ１００が、第１実施形態に係る薄膜キャパシタ１００と異なる点は、誘電体膜４０の両面に電極が接触しているのではなく、誘電体膜４０の一方の面のみに電極が接触しており、誘電体膜４０の他方の面には他の誘電体膜４１が形成されている点である。
【００６１】
具体的には、図３の（ａ）では、上部電極５０と誘電体膜４０との間に他の誘電体膜４１が設けられている。誘電体膜４０と下部電極３０との間に他の誘電体膜４１が設けられていてもよい。また、図３の（ｂ）では、誘電体膜４０を二つ有し、一方の誘電体膜４０が上部電極５０と接触し、他方の誘電体膜４０が下部電極３０と接触し、誘電体膜４０間に他の誘電体膜４１が設けられている。
【００６２】
他の誘電体膜４１は、誘電体膜４０と同じ全体組成ではあるが副相Ｓを有さない膜である。電極間に、誘電体膜４１及び誘電体膜４０を有する積層誘電体が設けられた場合には、上記の比ＲＳは、すべての誘電体膜４１及び誘電体膜４０を含む積層誘電体の全体に対して定義される。誘電体膜４０と他の誘電体膜４１との厚みの比は任意である。
【００６３】
また、少なくとも一方の電極と誘電体膜４０とが接触しているので、一方の電極との接着性が高くなり、電極と誘電体膜４０との密着性が向上し、誘電体膜におけるクラックの発生の抑制が可能となる。
【００６４】
（薄膜キャパシタの製造方法）
次に、図２に示す薄膜キャパシタ１００の製造方法の一例について以下に説明する。
【００６５】
まず、基板１０を準備し、基板１０上に、スパッタリング法などの公知の成膜法により密着膜２０、及び、下部電極３０を形成する。
【００６６】
下部電極３０の形成後に、密着膜２０と下部電極３０との密着性向上、および、下部電極３０の安定性向上を図る目的で、熱処理を行ってもよい。熱処理条件としては、たとえば、昇温速度は好ましくは１０℃／分〜２０００℃／分、より好ましくは１００℃／分〜１０００℃／分である。熱処理時の保持温度は、好ましくは４００℃〜８００℃、その保持時間は、好ましくは０．１時間〜４．０時間である。熱処理条件が上記の範囲外である場合には、密着膜２０と下部電極３０との密着不良、下部電極３０の表面に凹凸が発生しやすくなる。その結果、誘電体膜４０の誘電特性の低下が生じやすくなる。
【００６７】
続いて、下部電極３０上に、上述の方法により誘電体膜４０を形成する。なお、第２実施形態（図２の（ａ）及び（ｂ））のように、誘電体膜４０を含む複数の誘電体膜の積層体を形成するには、各誘電体膜を順に積層すればよい。
【００６８】
次に、形成した誘電体膜４０上に、スパッタリング法等の公知の成膜法を用いて上部電極５０を形成する。
【００６９】
以上の工程を経て、図２に示すように、基板１０上に、密着膜２０を介して、キャパシタ部（下部電極３０、誘電体膜４０および上部電極５０）６０が形成された薄膜キャパシタ１００が得られる。なお、誘電体膜４０を保護する保護膜７０は、少なくとも誘電体膜４０が外部に露出している部分を覆うように公知の成膜法により形成すればよい。
【００７０】
（変形例）
以上、本発明の実施形態について説明してきたが、本発明は上記の実施形態に何ら限定されるものではなく、本発明の範囲内において種々の態様で改変しても良い。
【００７１】
また、上述した実施形態では、基板１０と下部電極３０との密着性を向上させるために、密着膜２０を形成しているが、基板１０と下部電極３０との密着性が十分確保できる場合には、密着膜２０は省略することができる。また、基板１０を構成する材料として、電極として使用可能なＣｕ、Ｐｔ等の金属、それらの合金、酸化物導電性材料等を用いる場合には、密着膜２０および下部電極３０は省略することができる。
【００７２】
また、誘電体膜４０又は誘電体膜４１と、電極との間に、バッファ層として、Ｓｉ３Ｎｘ、ＳｉＯｘ、Ａｌ２Ｏｘ、ＺｒＯｘ、Ｔａ２Ｏｘ等のアモルファス膜又は結晶膜を設けてもよい。この場合、誘電体膜４０の特性を利用しつつ、複数の誘電体膜を含む誘電体膜の積層体全体におけるインピーダンスや比誘電率の温度変化を調整することが可能となる。
【００７３】
また、本実施形態に係る誘電体膜は、キャパシタ以外にも、電子回路基板、圧電素子等の電子部品に利用することができる。
（電子回路基板）
本実施形態に係る電子回路基板は、上記の誘電体膜を備える。電子回路基板は、上記の誘電体膜を含む薄膜キャパシタなどの電子部品を備えてもよい。薄膜キャパシタ等の電子部品は、電子回路基板の表面に設置されていてよい。薄膜キャパシタ等の電子部品は、電子回路基板内に埋め込まれていてもよい。
電子回路基板の一例は、図４中の（ａ）及び図４中の（ｂ）に示される。電子回路基板９０は、エポキシ系樹脂基板９２と、エポキシ系樹脂基板９２を覆う樹脂層９３と、樹脂層９３上に設置された薄膜キャパシタ９１と、樹脂層９３及び薄膜キャパシタ９１を覆う絶縁性被覆層９４と、絶縁性被覆層９４上に設置された電子部品９５と、複数の金属配線９６と、を備えてよい。少なくとも一部の金属配線９６は、エポキシ系樹脂基板９２又は絶縁性被覆層９４の表面に引き出されてよい。少なくとも一部の金属配線９６は、薄膜キャパシタ９１の取り出し電極５４、５６、又は電子部品９５に接続されていてよい。少なくとも一部の金属配線９６は、電子回路基板９０の表面から裏面に向かう方向において、電子回路基板９０を貫通していてよい。
図４中の（ｂ）に示すように、本実施形態に係る薄膜キャパシタ９１は、下部電極３０と、下部電極３０の表面に設けられた誘電体膜４０と、誘電体膜４０の上面の一部の上に設けられた上部電極５０と、誘電体膜４０の他部を貫通して下部電極３０の表面に直接設けられた貫通電極５２と、上部電極５０、誘電体膜４０及び貫通電極５２を覆う絶縁性樹脂層５８と、絶縁性樹脂層５８を貫通して貫通電極５２の表面に直接設けられた取り出し電極５４、及び、絶縁性樹脂層５８を貫通して上部電極５０の表面に直接設けられた取り出し電極５６を備えていてよい。
電子回路基板９０は、以下の手順で製造されてよい。まず、エポキシ系樹脂基板９２の表面が未硬化樹脂層で覆われる。未硬化樹脂層は、樹脂層９３の前駆体である。薄膜キャパシタ９１の下地電極が未硬化樹脂層に面するように、薄膜キャパシタ９１が未硬化樹脂層の表面に設置される。未硬化樹脂層及び薄膜キャパシタ９１を絶縁性被覆層９４で覆うことにより、薄膜キャパシタ９１が、エポキシ系樹脂基板９２と絶縁性被覆層９４との間に挟み込まれる。未硬化樹脂層の熱硬化により、樹脂層９３が形成される。熱プレスにより、絶縁性被覆層９４が、エポキシ系樹脂基板９２、薄膜キャパシタ９１及び樹脂層９３へ圧着される。この積層型基板を貫通する複数のスルーホールが形成される。金属配線９６が各スルーホール内に形成される。金属配線９６の形成後、電子部品９５が絶縁性被覆層９４の表面に設置される。以上の方法により、薄膜キャパシタ９１に埋め込まれた電子回路基板９０が得られる。各金属配線９６は、Ｃｕ等の導電体からなっていてよい。未硬化樹脂層は、Ｂステージの熱硬化性樹脂（例えばエポキシ樹脂等）であってよい。Ｂステージの熱硬化性樹脂は、室温では完全には硬化されておらず、加熱により完全に硬化される。絶縁性被覆層９４は、エポキシ系樹脂、ポリテトラフルオロエチレン系樹脂又はポリイミド系樹脂等から形成されてよい。
【実施例】
【００７４】
以下、実施例及び比較例を用いて、本発明をさらに詳細に説明する。ただし、本発明は以下の実施例に限定されるものではない。
【００７５】
（実施例１〜２３、比較例１〜３）
まず、誘電体膜４０の形成に必要なスパッタリング用ターゲットを固相法により以下のようにして作製した。
【００７６】
ターゲット作製用の原料粉末として、炭酸バリウム、炭酸ストロンチウム、炭酸カルシウム、酸化チタン、酸化ビスマス、炭酸カリウム、炭酸ナトリウム、の粉末を準備した。これらの粉末を、各金属の原子数が表１に示す組成となるようにそれぞれ秤量した。
【００７７】
ボールミル中で水を溶媒として、秤量したターゲット作製用の原料粉末の湿式混合を２０時間行った。得られた混合粉末スラリーを１００℃で乾燥させ、混合粉末を得た。得られた混合粉末を、プレス機によるプレス成形して成形体を得た。成形条件は、圧力を１００Ｐａ、温度を２５℃、プレス時間を３分とした。
【００７８】
その後、得られた成形体を焼成して焼成体を得た。焼成条件は、保持温度を１１００℃、温度保持時間を５時間、雰囲気を空気中とした。
【００７９】
得られた焼成体を、平面研削盤と円筒研磨機により直径８０ｍｍ、厚さ５ｍｍに加工して、誘電体膜４０を形成するためのスパッタリング用ターゲットを得た。
【００８０】
続いて、厚みが５００μｍのＳｉウエハを、酸化性ガスの乾燥した雰囲気下で熱処理することにより、ウエハ表面に厚みが５００ｎｍのＳｉＯ２膜を形成して、基板とした。この基板の表面に、まず、下地電極としてのＣｒ薄膜を２０ｎｍの厚さとなるようにスパッタリング法で形成した。さらに、上記で形成したＣｒ薄膜上に、Ｐｔ薄膜を１００ｎｍの厚さとなるようにスパッタリング法で形成し、下部電極とした。
【００８１】
次に、下部電極上に、上記で作製したスパッタリング用ターゲットを用いて、スパッタリング法により、誘電体膜を厚さ５００ｎｍで形成した。スパッタリング条件は、雰囲気：Ａｒ／Ｏ２＝３／１、圧力：１．０Ｐａ、高周波電力：２００Ｗ、基板温度：１００℃とした。
【００８２】
誘電体膜を形成した後、当該誘電体膜に対し、水素含有窒素雰囲気下、昇温速度が９００℃／ｍｉｎ、９００℃１分のアニール条件で、急速加熱アニール処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ：ＲＴＡ）を施して、副相Ｓを有する誘電体膜４０を得た。
なお、実施例１〜３、及び、比較例１〜３では、水素濃度を互いに変更することにより、誘電体膜４０の比ＲＳを互いに変更した。比較例１では、水素濃度をゼロとし、誘電体膜４０ではない他の誘電体膜を得た。
【００８３】
次いで、得られた誘電体膜上に、スパッタリング法にてＰｔ薄膜を、マスクを使って、直径２００μｍ、厚さ１００ｎｍとなるように形成し、上部電極とした。以上の工程を経て、図２に示す構成を有する薄膜キャパシタを得た。
【００８４】
誘電体膜の断面をＳＴＥＭ−ＥＤＳで分析したところ、実施例の誘電体膜は相対的に酸素濃度の高い連続相の主相Ｍと、酸素濃度の相対的に低い分散相の副相Ｓとを含む構造を有していた。なお、主相Ｍの酸素濃度よりも２０ａｔ％以上低い領域を副相Ｓと判断した。主相の酸素濃度はおおよそ５０ａｔ％、副相の平均的な酸素濃度は１０〜２０ａｔ％程度であった。
【００８５】
また、主相は、Ｂｉ、Ｔｉ、元素Ｅ１、元素Ｅ２、及び、酸素を含有し、副相は、Ｂｉ及び酸素を主として含有した。
【００８６】
誘電体膜の結晶構造を、ＸＲＤ測定装置（Ｒｉｇａｋｕ社、Ｓｍａｒｔｌａｂ）を用いて、Ｘ線回折法により測定、解析した。その結果、主相は、ペロブスカイト型の結晶構造を有することが確認された。
【００８７】
また、誘電体膜の全体の金属組成について、ＸＲＦ（Ｘ−ｒａｙ  Ｆｌｕｏｒｅｓｃｅｎｃｅ  Ａｎａｌｙｓｉｓ）を使用して分析を行い、表１に記載の組成と一致していることを確認した。
【００８８】
得られたすべての薄膜キャパシタについて、下記に示す方法によりＤＣバイアス印加時の比誘電率を測定した。
【００８９】
（ＤＣバイアス特性：直流電圧印可時の比誘電率）
ＤＣバイアス印加時の比誘電率は、デジタルＬＣＲメータ（Ｈｅｗｌｅｔｔ−Ｐａｃｋａｒｄ社，４２８４Ａ）を用いて、薄膜キャパシタに厚み方向に１０Ｖ／μｍのＤＣバイアスを印加しながら、室温２５℃、周波数１ｋＨｚ、入力信号レベル（測定電圧）１．０Ｖｒｍｓの条件で測定された静電容量、有効電極面積、電極間距離および真空の誘電率から算出した（単位なし）。誘電体膜としては、ＤＣバイアス印加時の比誘電率は高い方が好ましく、ＤＣバイアス印加時の比誘電率が６００以上であると好ましい。結果を表１に示す。
【００９０】
なお、参考のため、ＤＣバイアスを印加せずに比誘電率も測定した。ＤＣバイアスを印しない以外は同じ測定条件であった。結果を表１に示す。
【００９１】
（比誘電率の温度特性）
比誘電率の温度特性は、薄膜キャパシタを−５５℃から８５℃に温度を変化させながら比誘電率を測定し、比誘電率の変化率（２５℃の比誘電率に対する最大の変化率）を計算した。なお、各温度での比誘電率は、周波数１ｋＨｚ、入力信号レベル（測定電圧）１．０Ｖｒｍｓの条件で測定された静電容量、有効電極面積、電極間距離および真空の誘電率から算出した（単位なし）。本実施例では、変化率が±１５％以内であると良好であると判断した。
【００９２】
表１からわかるように、上記のＲＳを満たす誘電体では、ＤＣバイアス特性の向上と、比誘電率の変化率の向上が認められた。
【００９３】
（実施例２４）
誘電体膜の原子組成を表２に記載するように変更し、水素含有窒素雰囲気下で急速加熱アニール処理して５００ｎｍの厚みの副相Ｓを有する誘電体膜を形成することに代えて、水素含有窒素雰囲気下で急速加熱アニール処理して２００ｎｍの厚みの副相Ｓを有する誘電体膜を形成後、その上に大気雰囲気下で急速加熱アニール処理して３００ｎｍの厚みの副相Ｓを有さない誘電体膜を形成する以外は実施例１と同様として、実施例２４のキャパシタを得た。全誘電体膜における比ＲＳは０．２であった。
【００９４】
（実施例２５）
水素含有窒素雰囲気下で急速加熱アニール処理して１００ｎｍの厚みの副相Ｓを有する誘電体膜を形成後、大気雰囲気下で急速加熱アニール処理して３００ｎｍの厚みの副相Ｓを有さない誘電体膜を形成後、水素含有窒素雰囲気下で急速加熱アニール処理して１００ｎｍの厚みの副相Ｓを有する誘電体膜４０を形成する以外は、実施例２４と同様として、実施例２５の薄膜キャパシタを得た。全誘電体膜における比ＲＳは０．２であった。
【００９５】
（比較例４）
大気雰囲気下で急速加熱アニール処理して５００ｎｍの厚みの副相Ｓを有さない誘電体膜を形成する以外は、実施例２４と同様として比較例４のキャパシタを得た。
【００９６】
（押し込み試験によるクラック発生の効果）
実施例２４〜２５及び比較例４では、押し込み試験による誘電体膜のクラックの発生の有無を評価した。
試験方式：ナノインデンテーション装置による荷重押し込み試験
荷重：２ｍＮ、及び、８ｍＮ
具体的には、上記荷重となるまで圧子をキャパシタの上面から押し込み、キャパシタの誘電膜におけるクラックの有無を光学顕微鏡で確認した。
８ｍＮでの押し込み時の押し込み深さは誘電体膜の厚みの１０％であった。
【００９７】
【表１】
2020161793.tif 000003
【００９８】
【表２】
2020161793.tif 000004
【００９９】
また、実施例２４，２５及び比較例４との比較から、誘電体膜４０と電極とが接触していると、クラックの発生が抑制されることが確認された。
【符号の説明】
【０１００】
１０…基板、２０…密着膜、３０…下部電極、４０…誘電体膜、５０…上部電極、９０…電子回路基板、９１，１００…薄膜キャパシタ。
【図１】
2020161793.tif 000005
【図２】
2020161793.tif 000006
【図３】
2020161793.tif 000007
【図４】
2020161793.tif 000008