(57)【要約】      （修正有）【課題】有線通信を適切に行うことができるドライバ回路、送信装置及び通信システムを提供する。【解決手段】ドライバ回路において、第１のＮＭＯＳトランジスタＭＮ１は、グランド電位となるノードと電源電位となるノードとの間に配され、第２のＮＭＯＳトランジスタＭＮ２は、グランド電位となるノードと電源電位となるノードとの間にＭＮ１に対して並列に配される。第１のＰＭＯＳトランジスタＭＰ１は、ＭＮ１と電源電位となるノードとの間に接続され、第２のＰＭＯＳトランジスタＭＰ２は、ＭＮ２と電源電位となるノードとの間に接続される。第３のＮＭＯＳトランジスタＭＮ３は、ＭＮ１と電源電位となるノードとの間にＭＰ１と並列に接続される。第４のＮＭＯＳトランジスタＭＮ４は、ＭＮ２と電源電位となるノードとの間にＭＰ２と並列に接続される。【選択図】図２
2020043523.tif 000002
【特許請求の範囲】
【請求項１】
グランド電位となるノードと電源電位となるノードとの間に配された第１のＮＭＯＳトランジスタと、
前記グランド電位となるノードと前記電源電位となるノードとの間に前記第１のＮＭＯＳトランジスタに対して並列に配された第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと前記電源電位となるノードとの間に電気的に接続された第１のＰＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタと前記電源電位となるノードとの間に電気的に接続された第２のＰＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと前記電源電位となるノードとの間に前記第１のＰＭＯＳトランジスタと並列に電気的に接続された第３のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタと前記電源電位となるノードとの間に前記第２のＰＭＯＳトランジスタと並列に電気的に接続された第４のＮＭＯＳトランジスタと、
を備えたドライバ回路。
【請求項２】
前記第１のＮＭＯＳトランジスタのゲートに電気的に接続された第１のノードと前記第２のＮＭＯＳトランジスタのゲートに電気的に接続された第２のノードとは、互いに差動対を構成する入力ノードとして機能し、
前記第１のＮＭＯＳトランジスタのドレインと前記第１のＰＭＯＳトランジスタのドレイン及び前記第３のＮＭＯＳトランジスタのソースとの間の第３のノードと、前記第２のＮＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのドレイン及び前記第４のＮＭＯＳトランジスタのソースとの間の第４のノードとは、互いに差動対を構成する出力ノードとして機能する
請求項１に記載のドライバ回路。
【請求項３】
前記第３のノードから出力される第１の信号と前記第４のノードから出力される第２の信号との差分に応じて得られる差動信号は、前記電源電位が第１のレベルを有する場合、前記第１のレベルに応じた第１の振幅を有し、前記電源電位が前記第１のレベルと異なる第２のレベルを有する場合、前記第１の振幅と異なり前記第２のレベルに応じた第２の振幅を有する
請求項２に記載のドライバ回路。
【請求項４】
第１の有線伝送線路が接続可能である第１の出力端子と、
第２の有線伝送線路が接続可能である第２の出力端子と、
第１の出力ノードと前記第１の出力端子との間に配された第１の抵抗素子と、
第２の出力ノードと前記第２の出力端子との間に配された第２の抵抗素子と、
をさらに備えた
請求項１に記載のドライバ回路。
【請求項５】
前記第１のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタと第１の出力ノードとの間に配された第１の抵抗素子と、
前記第１の出力ノードと前記第１のＮＭＯＳトランジスタとの間に配された第２の抵抗素子と、
前記第２のＰＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタと第２の出力ノードとの間に配された第３の抵抗素子と、
一端が前記第２の出力ノードに電気的に接続され、他端が前記第２のＮＭＯＳトランジスタに電気的に接続された第４の抵抗素子と、
をさらに備えた
請求項１に記載のドライバ回路。
【請求項６】
第１の有線伝送線路が接続可能である第１の出力端子と、
第２の有線伝送線路が接続可能である第２の出力端子と、
第１の出力ノードと前記第１の出力端子との間に配された第１の抵抗素子と、
第２の出力ノードと前記第２の出力端子との間に配された第２の抵抗素子と、
前記電源電位となるノードと前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第３のＮＭＯＳトランジスタ、及び前記第４のＮＭＯＳトランジスタとの間に配された第３の抵抗素子と、
前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタと前記グランド電位との間に配された第４の抵抗素子と、
をさらに備えた
請求項１に記載のドライバ回路。
【請求項７】
前記第３のＮＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタを活性化する第１の状態と前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタを活性化する第２の状態とを切り替え可能である切替回路をさらに備えた
請求項１から６のいずれか１項に記載のドライバ回路。
【請求項８】
前記切替回路は、前記電源電位のレベルに応じて、前記第１の状態と前記第２の状態とを切り替える
請求項７に記載のドライバ回路。
【請求項９】
前記切替回路は、前記電源電位のレベルが閾値より小さい場合、前記第１の状態に切り替え、前記電源電位のレベルが閾値より大きい場合、前記第２の状態に切り替える
請求項８に記載のドライバ回路。
【請求項１０】
電源電位のレベルを変更可能であるレギュレータと、
前記電源電位が第１のレベルを有する場合、前記第１のレベルに応じた第１の振幅の信号を出力し、前記電源電位が前記第１のレベルと異なる第２のレベルを有する場合、前記第１の振幅と異なり前記第２のレベルに応じた第２の振幅の信号を出力する請求項１から９のいずれか１項に記載のドライバ回路と、
を備えた送信装置。
【請求項１１】
請求項１０に記載された送信装置と、
前記送信装置に接続された有線伝送路と、
前記有線伝送路を介して前記送信装置に接続された受信装置と、
を備えた通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、ドライバ回路、送信装置、及び通信システムに関する。
【背景技術】
【０００２】
通信システムでは、送信装置と受信装置との間を有線伝送路で接続して、有線通信を行うことがある。このとき、有線通信が適切に行われることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００８／０１３３７９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、有線通信を適切に行うことができるドライバ回路、送信装置、及び通信システムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを有するドライバ回路が提供される。第１のＮＭＯＳトランジスタは、グランド電位となるノードと電源電位となるノードとの間に配されている。第２のＮＭＯＳトランジスタは、グランド電位となるノードと電源電位となるノードとの間に第１のＮＭＯＳトランジスタに対して並列に配されている。第１のＰＭＯＳトランジスタは、第１のＮＭＯＳトランジスタと電源電位となるノードとの間に電気的に接続されている。第２のＰＭＯＳトランジスタは、第２のＮＭＯＳトランジスタと電源電位となるノードとの間に電気的に接続されている。第３のＮＭＯＳトランジスタは、第１のＮＭＯＳトランジスタと電源電位となるノードとの間に第１のＰＭＯＳトランジスタと並列に電気的に接続されている。第４のＮＭＯＳトランジスタは、第２のＮＭＯＳトランジスタと電源電位となるノードとの間に第２のＰＭＯＳトランジスタと並列に電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態にかかるドライバ回路が適用された通信システムの構成を示す図である。
【図２】図２は、第１の実施形態にかかるドライバ回路の構成を示す図である。
【図３】図３は、第１の実施形態にかかるドライバ回路の動作を示す図である。
【図４】図４は、第１の実施形態にかかるドライバ回路の動作を示す図である。
【図５】図５は、第１の実施形態の変形例にかかるドライバ回路の構成を示す図である。
【図６】図６は、第１の実施形態の他の変形例にかかるドライバ回路の構成を示す図である。
【図７】図７は、第２の実施形態にかかるドライバ回路が適用された通信システムの構成を示す図である。
【図８】図８は、第２の実施形態にかかるドライバ回路の構成を示す図である。
【図９】図９は、第２の実施形態の変形例にかかるドライバ回路の構成を示す図である。
【図１０】図１０は、第２の実施形態の他の変形例にかかるドライバ回路の構成を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるドライバ回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかるドライバ回路について説明する。ドライバ回路は、有線伝送路に接続可能である送信装置に適用され得る。例えば、ドライバ回路１００が適用される通信システム１は、図１に示すように構成され得る。図１は、ドライバ回路１００が適用された通信システム１の構成を示す図である。
【０００９】
通信システム１は、送信装置２、有線伝送路４、及び受信装置３を有する。送信装置２は、ドライバ回路１００、レギュレータ５、及びコントローラ６を有する。受信装置３は、レシーバ回路７を有する。有線伝送路４は、差動で構成され、Ｐ側伝送線路４１及びＮ側伝送線路４２を有する。それに対応して、ドライバ回路１００は、Ｐ側出力端子ＤＰ＿ＯＵＴ及びＮ側出力端子ＤＮ＿ＯＵＴを有し、レシーバ回路７は、Ｐ側入力端子ＤＰ＿ＩＮ及びＮ側入力端子ＤＮ＿ＩＮを有する。
【００１０】
コントローラ６は、送信装置２における各部を統括的に制御し得る。コントローラ６は、回路として構成され得る。コントローラ６は、制御信号ＣＮＴをレギュレータ５へ供給し、レギュレータ５で生成される電源電位ＶＴを制御することができる。レギュレータ５は、制御信号ＣＮＴに従い、所定のレベルの電源電位ＶＴを発生させてドライバ回路１００へ供給する。また、コントローラ６は、ドライバ回路１００の入力ノードＤＡＴＡ＿ＩＮに接続されたデータ線を介して、送信すべきデータＤを生成してドライバ回路１００へ供給する。ドライバ回路１００は、データＤに応じた差動信号を生成し有線伝送路４を介して受信装置３へ送信する。受信装置３は、受信された差動信号に応じて、データＤを復元することができる。
【００１１】
このドライバ回路１００の構成としていくつかの方式の構成が考えられる。例えば、ＳＬＶＳ（Ｓｃａｌａｂｌｅ  Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｓｉｇｎａｌｉｎｇ）用のドライバ回路は、ＬＶＤＳ用のドライバ回路に比べて、差動信号の振幅を小さくでき、差動の基準レベルをグランド電位の近くにすることができる。例えば、ＬＶＤＳ用のドライバ回路では、差動信号の振幅が約７００ｍＶ、基準レベルが約Ｖｄｄ／２（例えば、Ｖｄｄ＝３Ｖであれば、差動の基準レベルが１．５Ｖ）であるのに対して、ＳＬＶＳ用のドライバ回路では、差動信号の振幅を２００〜４００ｍＶ程度に小さくでき、差動の基準レベルを１００〜２００ｍＶ程度にしてグランド電位の近くにすることができる。また、ＬＶＤＳ用のドライバ回路は、振幅が固定的であることが多いが、ＳＬＶＳ用のドライバ回路は、振幅のスケーラブル性を有し、（小振幅の範囲において）振幅を可変することができる。ＳＬＶＳ用のドライバ回路は、ＬＶＤＳ用のドライバ回路に比べて低消費電力である。
【００１２】
そのため、ＳＬＶＳ用のドライバ回路は、ＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）の規格のＤ−ＰＨＹ、Ｍ−ＰＨＹなどの有線通信インターフェースに適しているとも考えられる。
【００１３】
しかし、有線通信において、ますますデータレートが高くなり、高い周波数での通信が行われ得る。有線伝送路４では、導線の表皮効果や誘電体損失等に起因したチャネル損失により、伝送信号の振幅が、低周波に比べて高周波で減衰しやすい。また、有線伝送路４の長さが長くなるほど伝送信号の振幅が減衰しやすい。有線通信インターフェースとしてのドライバ回路には、適用される状況及び／又は要求される仕様に応じて、更なる高速化及び長伝送路化に対応できることが望ましい。高速化及び長伝送路化に対応するためにはドライバ回路で生成される差動信号の大振幅化が望まれるが、ＳＬＶＳ用のドライバ回路においては、差動信号の大振幅化が困難である。
【００１４】
そこで、第１の実施形態では、ドライバ回路１００に小振幅用の構成に加えて大振幅用の構成を含ませることで、小振幅から大振幅まで広い範囲における振幅のスケーラブル性の実現化を図る。
【００１５】
具体的には、ドライバ回路１００は、図２に示すように構成され得る。図２は、ドライバ回路１００の構成を示す回路図である。ドライバ回路１００は、入力ノードＤＡＴＡ＿ＩＮ、入力回路１０１、差動段１０２、差動段１０３、抵抗素子Ｒ１、抵抗素子Ｒ２、Ｐ側の出力端子ＤＰ＿ＯＵＴ、及びＮ側の出力端子ＤＮ＿ＯＵＴを有する。
【００１６】
入力ノードＤＡＴＡ＿ＩＮは、通信線を介してコントローラ６に電気的に接続されている。入力ノードＤＡＴＡ＿ＩＮには、コントローラ６からデータＤが供給される。
【００１７】
入力回路１０１は、Ｐ側ラインＬＤＰ、インバータＩＮＶ１、及びＮ側ラインＬＤＮを有する。インバータＩＮＶ１は、入力側がＰ側ラインＬＤＰに電気的に接続され、出力側がＮ側ラインＬＤＮに電気的に接続されている。Ｐ側ラインＬＤＰ及びＮ側ラインＬＤＮは、互いに差動対を構成する。Ｐ側ラインＬＤＰは、データＤを差動段１０２及び差動段１０３へ伝送する。Ｎ側ラインＬＤＮは、データＤが論理反転された反転データＤ￣を差動段１０２及び差動段１０３へ伝送する。
【００１８】
差動段１０２は、ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）ＭＮ１及びＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）ＭＮ２を有する。
【００１９】
ＮＭＯＳトランジスタＭＮ１は、グランド電位と電源電位との間に配されている。ＮＭＯＳトランジスタＭＮ１は、グランド電位と差動段１０３との間でＮＭＯＳトランジスタＭＮ２に対して並列に配されている。ＮＭＯＳトランジスタＭＮ１は、ゲートがＮ側ラインＬＤＮに電気的に接続され、ソースがグランド電位となるノードに電気的に接続され、ドレインがノードＮＯＵＴ１に電気的に接続されている。
【００２０】
ＮＭＯＳトランジスタＭＮ２は、グランド電位と電源電位との間に配されている。ＮＭＯＳトランジスタＭＮ２は、グランド電位と差動段１０３との間でＮＭＯＳトランジスタＭＮ１に対して並列に配されている。ＮＭＯＳトランジスタＭＮ２は、ゲートがＰ側ラインＬＤＰに電気的に接続され、ソースがグランド電位となるノードに電気的に接続され、ドレインがノードＮＯＵＴ２に電気的に接続されている。
【００２１】
差動段１０３は、ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）ＮＭ３、ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）ＮＭ４、ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）ＭＰ１及びＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）ＭＰ２を有する。
【００２２】
ＮＭＯＳトランジスタＭＮ３は、ＮＭＯＳトランジスタＭＮ１と電源電位との間に電気的に接続されている。ＮＭＯＳトランジスタＭＮ３は、ＮＭＯＳトランジスタＭＮ１と電源電位との間でＰＭＯＳトランジスタＭＰ１に対して並列に電気的に接続されている。ＮＭＯＳトランジスタＭＮ３は、ゲートがＰ側ラインＬＤＰに電気的に接続され、ソースがノードＮＯＵＴ１に電気的に接続され、ドレインが電源電位となるノードに電気的に接続されている。
【００２３】
ＰＭＯＳトランジスタＭＰ１は、ＮＭＯＳトランジスタＭＮ１と電源電位との間に電気的に接続されている。ＰＭＯＳトランジスタＭＰ１は、ＮＭＯＳトランジスタＭＮ１と電源電位との間でＮＭＯＳトランジスタＭＮ３に対して並列に電気的に接続されている。ＰＭＯＳトランジスタＭＰ１は、ゲートがＮ側ラインＬＤＮに電気的に接続され、ソースが電源電位となるノードに電気的に接続され、ドレインがノードＮＯＵＴ１に電気的に接続されている。
【００２４】
ＮＭＯＳトランジスタＭＮ４は、ＮＭＯＳトランジスタＭＮ２と電源電位との間に電気的に接続されている。ＮＭＯＳトランジスタＭＮ４は、ＮＭＯＳトランジスタＭＮ２と電源電位との間でＰＭＯＳトランジスタＭＰ２に対して並列に電気的に接続されている。ＮＭＯＳトランジスタＭＮ４は、ゲートがＮ側ラインＬＤＮに電気的に接続され、ソースがノードＮＯＵＴ２に電気的に接続され、ドレインが電源電位となるノードに電気的に接続されている。
【００２５】
ＰＭＯＳトランジスタＭＰ２は、ＮＭＯＳトランジスタＭＮ２と電源電位との間に電気的に接続されている。ＰＭＯＳトランジスタＭＰ２は、ＮＭＯＳトランジスタＭＮ２と電源電位との間でＮＭＯＳトランジスタＭＮ４に対して並列に電気的に接続されている。ＰＭＯＳトランジスタＭＰ２は、ゲートがＰ側ラインＬＤＰに電気的に接続され、ソースが電源電位となるノードに電気的に接続され、ドレインがノードＮＯＵＴ２に電気的に接続されている。
【００２６】
抵抗素子Ｒ１は、差動段１０２及び差動段１０３とＰ側出力端子ＤＰ＿ＯＵＴとの間に配されている。抵抗素子Ｒ１は、一端がノードＮＯＵＴ１に電気的に接続され、他端が出力端子ＤＰ＿ＯＵＴに電気的に接続されている。
【００２７】
抵抗素子Ｒ２は、差動段１０２及び差動段１０３とＮ側出力端子ＤＮ＿ＯＵＴとの間に配されている。抵抗素子Ｒ２は、一端がノードＮＯＵＴ２に電気的に接続され、他端がＮ側出力端子ＤＮ＿ＯＵＴに電気的に接続されている。
【００２８】
差動段１０２及び差動段１０３を含む構成において、ＮＭＯＳトランジスタＭＮ１のゲートに電気的に接続されたノードＮＩＮ１は、Ｐ側の入力ノードとして機能し、ＮＭＯＳトランジスタＭＮ２のゲートに電気的に接続されたノードＮＩＮ２は、Ｎ側の入力ノードとして機能する。ノードＮＩＮ１とノードＮＩＮ２とは、互いに差動対を構成する。
【００２９】
また、ＮＭＯＳトランジスタＭＮ１のドレインとＰＭＯＳトランジスタＭＰ１のドレイン及びＮＭＯＳトランジスタＭＮ３のソースとの間のノードＮＯＵＴ１は、Ｐ側の出力ノードとして機能し、ＮＭＯＳトランジスタＭＮ２のドレインとＰＭＯＳトランジスタＭＰ２のドレイン及びＮＭＯＳトランジスタＭＮ４のソースとの間のノードＮＯＵＴ２は、Ｎ側の出力ノードとして機能する。ノードＮＯＵＴ１とノードＮＯＵＴ２とは、互いに差動対を構成する。
【００３０】
ドライバ回路１００では、ＶＬ（例えば、０Ｖ）〜ＶＨ（例えば、ＶＤＤ）のデータＤが入力ノードＤＡＴＡ＿ＩＮからＮＭＯＳトランジスタＭＮ２，ＭＮ３のゲート及びＰＭＯＳトランジスタＭＰ２のゲートに入力され、反転データＤ￣がＮＭＯＳトランジスタＭＮ１，ＭＮ４のゲート及びＰＭＯＳトランジスタＭＰ１のゲートに入力される。例えば、抵抗素子Ｒ１，Ｒ２の抵抗値がＲ１＝Ｒ２＝５０Ωであり、受信装置３のレシーバ７におけるＤＰ＿ＩＮとＤＮ＿ＩＮとの間の終点抵抗がＲｒｘ＝１００Ωである場合、出力端子ＤＰ＿ＯＵＴ，ＤＮ＿ＯＵＴには、ドライバ回路１００の電源電位ＶＴ＝０．２〜０．８Ｖの電圧を、抵抗素子Ｒ１，Ｒ２及び終点抵抗がＲｒｘで抵抗分割した電圧が出力される。
【００３１】
入力ノードＤＡＴＡ＿ＩＮにＨレベル（「１」に対応する電位ＶＨ）のデータＤが入力された場合、ＮＭＯＳトランジスタＭＮ２，ＭＮ３及びＰＭＯＳトランジスタＭＰ１はオンし、ＮＭＯＳトランジスタＭＮ１，ＭＮ４及びＰＭＯＳトランジスタＭＰ２はオフする。出力端子ＤＰ＿ＯＵＴには、電源電位ＶＴからＲ１、Ｒ２、Ｒｒｘの抵抗分割出力として、ＶＴ×（Ｒ２＋Ｒｒｘ）／（Ｒ１＋Ｒ２＋Ｒｒｘ）が出力され、出力端子ＤＮ＿ＯＵＴには、ＶＴ×Ｒ２／（Ｒ１＋Ｒ２＋Ｒｒｘ）が出力される。例えば、ＶＴ＝０．８Ｖの場合、ＤＰ＿ＯＵＴ＝０．６Ｖ、ＤＮ＿ＯＵＴ＝０．２Ｖが出力される。
【００３２】
また、入力ノードＤＡＴＡ＿ＩＮにＬレベル（「０」に対応する電位ＶＬ）のデータＤが入力された場合、ＮＭＯＳトランジスタＭＮ２，ＭＮ３及びＰＭＯＳトランジスタＭＰ１はオフし、ＮＭＯＳトランジスタＭＮ１，ＭＮ４及びＰＭＯＳトランジスタＭＰ２はオンする。出力端子ＤＰ＿ＯＵＴには、電源電位ＶＴからＲ１、Ｒ２、Ｒｒｘの抵抗分割出力として、ＶＴ×Ｒ１／（Ｒ１＋Ｒ２＋Ｒｒｘ）が出力され、出力端子ＤＮ＿ＯＵＴには、ＶＴ×（Ｒ１＋Ｒｒｘ）／（Ｒ１＋Ｒ２＋Ｒｒｘ）が出力される。例えば、ＶＴ＝０．８Ｖの場合、ＤＰ＿ＯＵＴ＝０．２Ｖ、ＤＮ＿ＯＵＴ＝０．６Ｖが出力される。
【００３３】
また、ドライバ回路１００は、図３に示すようなスケーラブルな動作を行うことができる。図３は、ドライバ回路１００の動作を示す図である。図３（ａ）は、入力ノードＤＡＴＡ＿ＩＮに供給されるデータを示している。図３（ａ）では、１周期毎に、「１」と「０」とが交互に供給される場合が例示されている。図３（ａ）に示すデータＤの波形では、所定期間毎に、「１」に対応する電位ＶＨと「０」に対応する電位ＶＬとに交互に変化している。
【００３４】
これに応じて、ドライバ回路１００は、図３（ｂ）〜図３（ｄ）に示すような差動信号を生成できる。図３（ｂ）〜図３（ｄ）では、差動のＰ側の波形を実線で示し、差動のＮ側の波形を破線で示している。
【００３５】
電源電位ＶＴ＝Ｖ１（例えば、Ｖ１＝０．２Ｖ）に調整されている場合、図３（ｂ）に示すように、（１／２）×Ｖ１を基準として、Ｐ側の差動信号とＮ型の差動信号とがそれぞれ（１／２）×Ｖ１の振幅で変化する。差動振幅Ｖｄｉｆｆに換算すると、Ｖｄｉｆｆ＝（１／２）×Ｖ１−｛−（１／２）×Ｖ１｝＝Ｖ１となる。
【００３６】
電源電位ＶＴ＝Ｖ２（例えば、Ｖ  2＝０．４Ｖ）に調整されている場合、図３（ｃ）に示すように、（１／２）×Ｖ２を基準として、Ｐ側の差動信号とＮ型の差動信号とがそれぞれ（１／２）×Ｖ２の振幅で変化する。差動振幅Ｖｄｉｆｆに換算すると、Ｖｄｉｆｆ＝（１／２）×Ｖ２−｛−（１／２）×Ｖ２｝＝Ｖ２となる。
【００３７】
電源電位ＶＴ＝Ｖ３（例えば、Ｖ3＝０．８Ｖ）に調整されている場合、図３（ｄ）に示すように、（１／２）×Ｖ３を基準として、Ｐ側の差動信号とＮ型の差動信号とがそれぞれ（１／２）×Ｖ３の振幅で変化する。差動振幅Ｖｄｉｆｆに換算すると、Ｖｄｉｆｆ＝（１／２）×Ｖ３−｛−（１／２）×Ｖ３｝＝Ｖ３となる。
【００３８】
すなわち、電源電位ＶＴと差動振幅Ｖｄｉｆｆとの関係について、ドライバ回路１００は、図４に示すように、電源電位ＶＴに対してスケーラブルな動作を行うことができる。
【００３９】
すなわち、図４（ａ）に一点鎖線で示されるように、電源電位ＶＴ＝Ｖ１〜Ｖ２の範囲では、差動段１０３におけるＮＭＯＳトランジスタＭＮ３，ＭＮ４が差動振幅の形成に寄与して、差動振幅Ｖｄｉｆｆが電源電位ＶＴに対して略線形的に変化し得る。このとき、ＰＭＯＳトランジスタＭＰ３，ＭＰ４は、ゲート・ソース間の電位を閾値電圧以上にすることが困難であり、オンしにくい。すなわち、ドライバ回路１００の差動段１０３は、ＮＭＯＳトランジスタＭＮ３，ＭＮ４を小振幅用の構成として含む。
【００４０】
また、電源電位ＶＴ＝Ｖ２〜Ｖ３の範囲では、図４（ａ）に二点鎖線で示されるように、負荷段１０３におけるＰＭＯＳトランジスタＭＰ３，ＭＰ４が差動振幅の形成に寄与して、差動振幅Ｖｄｉｆｆが電源電位ＶＴに対して略線形的に変化し得る。このとき、ＮＭＯＳトランジスタＭＮ３，ＭＮ４は、ゲート・ソース間の電位を閾値電圧以上にすることが困難となり、ドレイン電流が制限され、差動振幅の形成に寄与しにくい。すなわち、ドライバ回路１００の差動段１０３は、ＰＭＯＳトランジスタＭＰ３，ＭＰ４を大振幅用の構成として含む。
【００４１】
そのため、ドライバ回路１００全体としてみた場合、図４（ｂ）に実線で示されるように、電源電位ＶＴ＝Ｖ１〜Ｖ３の広範囲に渡って、差動振幅Ｖｄｉｆｆが電源電位ＶＴに対して略線形的に変化し得る。すなわち、図２に示すドライバ回路１００により、小振幅から大振幅まで広い範囲における振幅のスケーラブル性を実現できる。
【００４２】
以上のように、第１の実施形態では、ドライバ回路１００に小振幅用の構成であるＮＭＯＳトランジスタＭＮ３，ＭＮ４に加えて大振幅用の構成であるＰＭＯＳトランジスタＭＰ３，ＭＰ４を含ませる。これにより、ドライバ回路１００において、小振幅から大振幅まで広い範囲における振幅のスケーラブル性を実現できる。
【００４３】
なお、ドライバ回路において、差動信号の波形品質を改善するための工夫が施されてもよい。
【００４４】
例えば、ドライバ回路１００ｉは、図５に示すように構成されてもよい。図５は、ドライバ回路１００ｉの構成を示す図である。ドライバ回路１００ｉは、抵抗素子Ｒ１，Ｒ２（図２参照）に代えて、抵抗素子Ｒ３，Ｒ４，Ｒ５，Ｒ６を有する。
【００４５】
抵抗素子Ｒ３は、ノードＮＯＵＴ１とＮＭＯＳトランジスタＭＮ１との間に配されている。抵抗素子Ｒ３は、一端がノードＮＯＵＴ１に電気的に接続され、他端がＮＭＯＳトランジスタＭＮ１のドレインに電気的に接続されている。
【００４６】
抵抗素子Ｒ４は、ノードＮＯＵＴ２とＮＭＯＳトランジスタＭＮ２との間に配されている。抵抗素子Ｒ４は、一端がノードＮＯＵＴ２に電気的に接続され、他端がＮＭＯＳトランジスタＭＮ２のドレインに電気的に接続されている。
【００４７】
抵抗素子Ｒ５は、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ３とノードＮＯＵＴ１との間に配されている。抵抗素子Ｒ５は、一端がＰＭＯＳトランジスタＭＰ１のドレイン及びＮＭＯＳトランジスタＭＮ３のソースに電気的に接続され、他端がノードＮＯＵＴ１に電気的に接続されている。
【００４８】
抵抗素子Ｒ６は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ４とノードＮＯＵＴ２との間に配されている。抵抗素子Ｒ６は、一端がＰＭＯＳトランジスタＭＰ２のドレイン及びＮＭＯＳトランジスタＭＮ４のソースに電気的に接続され、他端がノードＮＯＵＴ２に電気的に接続されている。
【００４９】
例えば、抵抗素子Ｒ３，Ｒ４，Ｒ５，Ｒ６の抵抗値がＲ３＝Ｒ４＝Ｒ５＝Ｒ６＝５０Ωであり、受信装置３のレシーバ７のＤＰ＿ＩＮとＤＮ＿ＩＮとの間における終点抵抗がＲｒｘ＝１００Ωである場合、出力端子ＤＰ＿ＯＵＴ，ＤＮ＿ＯＵＴには、ドライバ回路１００ｉの電源電位ＶＴ＝０．２〜０．８Ｖの電圧を抵抗分割した電圧が出力される。
【００５０】
入力ノードＤＡＴＡ＿ＩＮにＨレベル（「１」に対応する電位ＶＨ）のデータＤが入力された場合、ＮＭＯＳトランジスタＭＮ２，ＭＮ３及びＰＭＯＳトランジスタＭＰ１はオンし、ＮＭＯＳトランジスタＭＮ１，ＭＮ４及びＰＭＯＳトランジスタＭＰ２はオフする。出力端子ＤＰ＿ＯＵＴには、電源電位ＶＴからＲ５、Ｒ４、Ｒｒｘの抵抗分割出力として、ＶＴ×（Ｒ４＋Ｒｒｘ）／（Ｒ４＋Ｒ５＋Ｒｒｘ）が出力され、出力端子ＤＮ＿ＯＵＴには、ＶＴ×Ｒ４／（Ｒ４＋Ｒ５＋Ｒｒｘ）が出力される。例えば、ＶＴ＝０．８Ｖの場合、ＤＰ＿ＯＵＴ＝０．６Ｖ、ＤＮ＿ＯＵＴ＝０．２Ｖが出力される。
【００５１】
また、入力ノードＤＡＴＡ＿ＩＮにＬレベル（「０」に対応する電位ＶＬ）のデータＤが入力された場合、ＮＭＯＳトランジスタＭＮ２，ＭＮ３及びＰＭＯＳトランジスタＭＰ１はオフし、ＮＭＯＳトランジスタＭＮ１，ＭＮ４及びＰＭＯＳトランジスタＭＰ２はオンする。出力端子ＤＰ＿ＯＵＴには、電源電位ＶＴからＲ６、Ｒ３、Ｒｒｘの抵抗分割出力として、ＶＴ×Ｒ３／（Ｒ３＋Ｒ６＋Ｒｒｘ）が出力され、出力端子ＤＮ＿ＯＵＴには、ＶＴ×（Ｒ３＋Ｒｒｘ）／（Ｒ３＋Ｒ６＋Ｒｒｘ）が出力される。例えば、ＶＴ＝０．８Ｖの場合、ＤＰ＿ＯＵＴ＝０．２Ｖ、ＤＮ＿ＯＵＴ＝０．６Ｖが出力される。
【００５２】
図５に示す構成では、抵抗素子Ｒ３，Ｒ４，Ｒ５，Ｒ６が出力ノードＮＯＵＴ１，ＮＯＵＴ２の上下に電気的に挿入されているため、入力ノードＤＡＴＡ＿ＩＮに入力されるデータＤがＬレベル及びＨレベル間の遷移に伴い差動信号ＤＰの信号波形と差動信号ＤＮの信号波形がクロスするときに、出力ノードＮＯＵＴ１，ＮＯＵＴ２の上下に貫通電流が流れることを抑制できる。これにより、差動信号ＤＰ，ＤＮの波形にスパイク状のノイズ波形が混入することを抑制でき、差動信号の波形品質を改善できる。
【００５３】
あるいは、例えば、ドライバ回路１００ｊは、図６に示すように構成されてもよい。図６は、ドライバ回路１００ｊの構成を示す図である。ドライバ回路１００ｊは、図１に示したドライバ回路１００に対して、抵抗素子Ｒ７，Ｒ８をさらに有する。
【００５４】
抵抗素子Ｒ８は、電源電位ＶＴとＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ３，ＭＮ４との間に配されている。抵抗素子Ｒ８は、一端が電源電位ＶＴとなるノードに電気的に接続され、他端がＰＭＯＳトランジスタＭＰ１，ＭＰ２の各ソース及びＮＭＯＳトランジスタＭＮ３，ＭＮ４の各ドレインに電気的に接続されている。
【００５５】
抵抗素子Ｒ７は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２とグランド電位との間に配されている。抵抗素子Ｒ７は、一端がＮＭＯＳトランジスタＭＮ１，ＭＮ２の各ソースに電気的に接続され、他端がグランド電位となるノードに電気的に接続されている。
【００５６】
例えば、抵抗素子Ｒ１，Ｒ２，Ｒ７，Ｒ８の抵抗値がＲ１＝Ｒ２＝Ｒ７＝Ｒ８＝２５Ωであり、受信装置３のレシーバ７における終点抵抗がＲｒｘ＝１００Ωである場合、出力端子ＤＰ＿ＯＵＴ，ＤＮ＿ＯＵＴには、ドライバ回路１００ｊの電源電位ＶＴ＝０．２〜０．８Ｖの電圧を抵抗分割した電圧が出力される。
【００５７】
入力ノードＤＡＴＡ＿ＩＮにＨレベル（「１」に対応する電位ＶＨ）のデータＤが入力された場合、ＮＭＯＳトランジスタＭＮ２，ＭＮ３及びＰＭＯＳトランジスタＭＰ１はオンし、ＮＭＯＳトランジスタＭＮ１，ＭＮ４及びＰＭＯＳトランジスタＭＰ２はオフする。出力端子ＤＰ＿ＯＵＴには、電源電位ＶＴからＲ１、Ｒ２、Ｒ７、Ｒ８、Ｒｒｘの抵抗分割出力として、ＶＴ×（Ｒ２＋Ｒ７＋Ｒｒｘ）／（Ｒ１＋Ｒ２＋Ｒ７＋Ｒ８＋Ｒｒｘ）が出力され、出力端子ＤＮ＿ＯＵＴには、ＶＴ×（Ｒ２＋Ｒ７）／（Ｒ１＋Ｒ２＋Ｒ７＋Ｒ８＋Ｒｒｘ）が出力される。例えば、ＶＴ＝０．８Ｖの場合、ＤＰ＿ＯＵＴ＝０．６Ｖ、ＤＮ＿ＯＵＴ＝０．２Ｖが出力される。
【００５８】
入力ノードＤＡＴＡ＿ＩＮにＬレベル（「０」に対応する電位ＶＬ）のデータＤが入力された場合、ＮＭＯＳトランジスタＭＮ２，ＭＮ３及びＰＭＯＳトランジスタＭＰ１はオフし、ＮＭＯＳトランジスタＭＮ１，ＭＮ４及びＰＭＯＳトランジスタＭＰ２はオンする。出力端子ＤＰ＿ＯＵＴには、電源電位ＶＴからＲ１、Ｒ２、Ｒ７、Ｒ８、Ｒｒｘの抵抗分割出力として、ＶＴ×（Ｒ１＋Ｒ７）／（Ｒ１＋Ｒ２＋Ｒ７＋Ｒ８＋Ｒｒｘ）が出力され、出力端子ＤＮ＿ＯＵＴには、ＶＴ×（Ｒ１＋Ｒ７＋Ｒｒｘ）／（Ｒ１＋Ｒ２＋Ｒ７＋Ｒ８＋Ｒｒｘ）が出力される。例えば、ＶＴ＝０．８Ｖの場合、ＤＰ＿ＯＵＴ＝０．２Ｖ、ＤＮ＿ＯＵＴ＝０．６Ｖが出力される。
【００５９】
図６に示す構成では、抵抗素子Ｒ８がＮＭＯＳトランジスタＭＮ３，ＭＮ４のドレインと電源電位ＶＴとなるノードとの間に電気的に挿入されているため、ＮＭＯＳトランジスタＭＮ３，ＭＮ４のバックゲートバイアスを低減してＮＭＯＳトランジスタＭＮ３，ＭＮ４の動作を安定的にオン・オフさせることができる。これにより、小振幅時における差動信号の波形品質を改善できる。
【００６０】
（第２の実施形態）      
次に、第２の実施形態にかかるドライバ回路１００ｋについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００６１】
図４（ａ）に示されるように、電源電位ＶＴ＝Ｖ１〜Ｖ２の範囲では、ドライバ回路１００の差動段１０３におけるＮＭＯＳトランジスタＭＮ３，ＭＮ４が差動振幅の形成に寄与し、電源電位ＶＴ＝Ｖ２〜Ｖ３の範囲では、ドライバ回路１００の差動段１０３におけるＰＭＯＳトランジスタＭＰ１，ＭＰ２が差動振幅の形成に寄与する。
【００６２】
その点を考慮し、第２の実施形態では、電源電位ＶＴ＝Ｖ１〜Ｖ２の範囲と電源電位ＶＴ＝Ｖ２〜Ｖ３の範囲とのそれぞれでドライバ回路１００ｋの動作を切り替えさせ、ドライバ回路１００ｋが動作に寄与しないトランジスタをオフさせるようにする。
【００６３】
具体的には、図７に示すように、通信システム１ｋは、送信装置２（図１参照）に代えて送信装置２ｋを有する。図７は、第２の実施形態にかかるドライバ回路１００ｋが適用された通信システム１ｋの構成を示す図である。送信装置２ｋは、コントローラ６及びドライバ回路１００（図１参照）に代えてコントローラ６ｋ及びドライバ回路１００ｋを有する。コントローラ６ｋは、ドライバ回路１００ｋの制御ノードＮｃｎ，Ｎｃｗに接続された制御線を介して、制御信号Ｎ，Ｗをドライバ回路１００ｋへ供給して、ドライバ回路１００ｋの動作を切り替えさせる。
【００６４】
ドライバ回路１００ｋは、図８に示すように構成され得る。図８は、ドライバ回路１００ｋの構成を示す回路図である。ドライバ回路１００ｋは、入力回路１０１（図２参照）に代えて入力回路（切替回路）１０１ｋを有する。入力回路１０１ｋは、インバータＩＮＶ２、ＩＮＶ３、ＮＡＮＤゲートＮＡＮＤ１，ＮＡＮＤ２、及びＡＮＤゲートＡＮＤ１，ＡＮＤ２を有する。
【００６５】
インバータＩＮＶ２は、入力側が入力ノードＤＡＴＡ＿ＩＮに電気的に接続され、出力側がＮＡＮＤゲートＮＡＮＤ１に電気的に接続されている。インバータＩＮＶ３は、入力側がインバータＩＮＶ１に電気的に接続され、出力側がＮＡＮＤゲートＮＡＮＤ２に電気的に接続されている。
【００６６】
ＮＡＮＤゲートＮＡＮＤ１は、入力側がインバータＩＮＶ２の出力と制御ノードＮｃｗとに電気的に接続され、出力側がＰＭＯＳトランジスタＭＰ２のゲートに電気的に接続されている。ＮＡＮＤゲートＮＡＮＤ２は、入力側がインバータＩＮＶ３の出力と制御ノードＮｃｗとに電気的に接続され、出力側がＰＭＯＳトランジスタＭＰ１のゲートに電気的に接続されている。
【００６７】
ＡＮＤゲートＡＮＤ１は、入力側が入力ノードＤＡＴＡ＿ＩＮと制御ノードＮｃｎとに電気的に接続され、出力側がＭＭＯＳトランジスタＭＮ３のゲートに電気的に接続されている。ＡＮＤゲートＡＮＤ２は、入力側がインバータＩＮＶ１の出力と制御ノードＮｃｎとに電気的に接続され、出力側がＮＭＯＳトランジスタＭＮ４のゲートに電気的に接続されている。
【００６８】
図７に示すコントローラ６ｋは、電源電位ＶＴ＝Ｖ１〜Ｖ２の範囲と電源電位ＶＴ＝Ｖ２〜Ｖ３の範囲とのいずれであるのかに応じて、制御信号Ｎ，Ｗをドライバ回路１００ｋへ供給して、ドライバ回路１００ｋの動作を切り替えさせる。例えば、コントローラ６ｋは、制御信号ＣＮＴによりＶ１〜Ｖ２の範囲の電源電位ＶＴを発生するようにレギュレータ５を制御する場合、Ｎ＝Ｈレベル、Ｗ＝Ｌレベルにする。
【００６９】
図８に示すドライバ回路１００ｋにおいて、Ｗ＝Ｌレベルであるので、入力ノードＤＡＴＡ＿ＩＮに入力されるデータＤがＨレベルかＬレベルかに関わらず、入力回路１０１ｋは、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにＨレベルを供給する。すなわち、入力回路１０１ｋは、小振幅時（電源電位ＶＴ＝Ｖ１〜Ｖ２の範囲）に、ＰＭＯＳトランジスタＭＰ１，ＭＰ２を定常的に非活性化し、差動振幅Ｖｄｉｆｆの形成に寄与しないＰＭＯＳトランジスタＭＰ１、ＭＰ２をオフ状態に維持する。
【００７０】
一方、Ｎ＝Ｈレベルであるので、入力ノードＤＡＴＡ＿ＩＮに入力されるデータＤがＨレベルの場合にＮＭＯＳトランジスタＭＮ３，ＭＮ４のそれぞれのゲートにＨレベル、Ｌレベルを供給し、入力ノードＤＡＴＡ＿ＩＮに入力されるデータＤがＬレベルの場合にＮＭＯＳトランジスタＭＮ３，ＭＮ４のそれぞれのゲートにＬレベル、Ｈレベルを供給する。すなわち、入力回路１０１ｋは、小振幅時（電源電位ＶＴ＝Ｖ１〜Ｖ２の範囲）に、ＮＭＯＳトランジスタＭＮ３，ＭＮ４の何れかを活性化し、差動振幅Ｖｄｉｆｆの形成に寄与するＮＭＯＳトランジスタＭＮ３，ＭＮ４をデータＤに応じてオン・オフさせる。
【００７１】
あるいは、図７に示すコントローラ６ｋは制御信号ＣＮＴによりＶ２〜Ｖ３の範囲の電源電位ＶＴを発生するようにレギュレータ５を制御する場合、Ｎ＝Ｌレベル、Ｗ＝Ｈレベルにする。
【００７２】
図８に示すドライバ回路１００ｋにおいて、Ｎ＝Ｌレベルであるので、入力ノードＤＡＴＡ＿ＩＮに入力されるデータＤがＨレベルかＬレベルかに関わらず、入力回路１０１ｋは、ＮＭＯＳトランジスタＭＮ３，ＭＮ４にＬレベルを供給する。すなわち、入力回路１０１ｋは、大振幅時（電源電位ＶＴ＝Ｖ２〜Ｖ３の範囲）に、ＮＭＯＳトランジスタＭＮ３，ＭＮ４を定常的に非活性化し、差動振幅Ｖｄｉｆｆの形成に寄与しないＮＭＯＳトランジスタＭＮ３，ＭＮ４をオフ状態に維持する。
【００７３】
一方、Ｗ＝Ｈレベルであるので、入力ノードＤＡＴＡ＿ＩＮに入力されるデータＤがＨレベルの場合にＰＭＯＳトランジスタＭＰ１，ＭＰ２のそれぞれのゲートのゲートにＬレベル、Ｈレベルを供給し、入力ノードＤＡＴＡ＿ＩＮに入力されるデータＤがＬレベルの場合にＰＭＯＳトランジスタＭＰ１，ＭＰ２のそれぞれのゲートにＨレベル、Ｌレベルを供給する。すなわち、入力回路１０１ｋは、大振幅時（電源電位ＶＴ＝Ｖ２〜Ｖ３の範囲）に、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の何れかを活性化し、差動振幅Ｖｄｉｆｆの形成に寄与するＰＭＯＳトランジスタＭＰ１，ＭＰ２をデータＤに応じてオン・オフさせる。
【００７４】
以上のように、第２の実施形態では、電源電位ＶＴ＝Ｖ１〜Ｖ２の範囲と電源電位ＶＴ＝Ｖ２〜Ｖ３の範囲とのそれぞれでドライバ回路１００ｋの動作を切り替えさせ、ドライバ回路１００ｋが動作に寄与しないトランジスタをオフさせるようにする。これにより、ドライバ回路１００ｋを低消費電力化できる。
【００７５】
なお、ドライバ回路において、差動信号の波形品質を改善するための工夫が施されてもよい。
【００７６】
例えば、ドライバ回路１００ｐは、図９に示すように構成されてもよい。図９は、ドライバ回路１００ｐの構成を示す図である。ドライバ回路１００ｐは、抵抗素子Ｒ１，Ｒ２（図８参照）に代えて、抵抗素子Ｒ３，Ｒ４，Ｒ５，Ｒ６を有する。すなわち、第１の実施形態に対して図５に示す変形例と同様の構成を第２の実施形態に適用してもよい。抵抗素子Ｒ３，Ｒ４，Ｒ５，Ｒ６の詳細に関しては、図５について行った説明と同様である。
【００７７】
あるいは、ドライバ回路１００ｎは、図１０に示すように構成されてもよい。図１０は、ドライバ回路１００ｎの構成を示す図である。ドライバ回路１００ｎは、抵抗素子Ｒ７，Ｒ８をさらに有する。すなわち、第１の実施形態に対して図６に示す変形例と同様の構成を第２の実施形態に適用してもよい。抵抗素子Ｒ７，Ｒ８の詳細に関しては、図６について行った説明と同様である。
【００７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１，１ｋ  通信システム、１００，１００ｉ，１００ｊ，１００ｋ，１００ｐ，１００ｎ  ドライバ回路。
【図１】
2020043523.tif 000003
【図２】
2020043523.tif 000004
【図３】
2020043523.tif 000005
【図４】
2020043523.tif 000006
【図５】
2020043523.tif 000007
【図６】
2020043523.tif 000008
【図７】
2020043523.tif 000009
【図８】
2020043523.tif 000010
【図９】
2020043523.tif 000011
【図１０】
2020043523.tif 000012