(57)【要約】【課題】出力回路における出力電流のばらつきを抑制する。【解決手段】出力回路は、供給される駆動電圧の大きさに応じた大きさの出力電流を出力する第１のトランジスタと、第１のトランジスタと同一の構造を有する第２のトランジスタを含み、第２のトランジスタのゲートしきい値電圧に応じた電圧を駆動電圧として出力する駆動回路と、を含む。【選択図】図１
2020077906.tif 000002
【特許請求の範囲】
【請求項１】
供給される駆動電圧の大きさに応じた大きさの出力電流を出力する第１のトランジスタと、
前記第１のトランジスタと同一の構造を有する第２のトランジスタを含み、前記第２のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力する駆動回路と、
を含む出力回路。
【請求項２】
前記第１のトランジスタ及び前記第２のトランジスタは、同一の半導体ウエハに設けられたトランジスタである
請求項１に記載の出力回路。
【請求項３】
前記第１のトランジスタ及び前記第２のトランジスタは、同一の半導体チップに設けられている
請求項１または請求項２に記載の出力回路。
【請求項４】
前記第１のトランジスタは、半導体チップの第１の領域に設けられ、前記第２のトランジスタは、前記第１の領域に隣接する第２の領域に設けられている
請求項１または請求項２に記載の出力回路。
【請求項５】
前記駆動回路は、前記第２のトランジスタに一定電流を流す電流源を含み、前記一定電流が流れた状態の前記第２のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力する
請求項１から請求項４のいずれか１項に記載の出力回路。
【請求項６】
前記第１のトランジスタは、ソースが電源ラインに接続され、ドレインが出力端子に接続されたｐチャネル型のＭＯＳＦＥＴであり、
前記第２のトランジスタは、ソースが前記電源ラインに接続され、ゲート及びドレインが抵抗素子の一端に接続されたｐチャネル型のＭＯＳＦＥＴであり、
前記電流源が前記抵抗素子の他端に接続され、
前記電流源と前記抵抗素子の接続点が、前記第１のトランジスタのゲートに接続されている
請求項５に記載の出力回路。
【請求項７】
前記第１のトランジスタは、ソースがグランドラインに接続され、ドレインが出力端子に接続されたｎチャネル型のＭＯＳＦＥＴであり、
前記第２のトランジスタは、ソースが前記グランドラインに接続され、ゲート及びドレインが抵抗素子の一端に接続されたｎチャネル型のＭＯＳＦＥＴであり、
前記電流源が前記抵抗素子の他端に接続され、
前記電流源と前記抵抗素子の接続点が、前記第１のトランジスタのゲートに接続されている
請求項５に記載の出力回路。
【請求項８】
供給される駆動電圧のレベルに応じた大きさの出力電流を出力する第１のトランジスタと、
前記第１のトランジスタと同一の構造を有する第２のトランジスタを含み、前記第２のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力する駆動回路と、
前記出力電流により駆動される負荷と、
を含む電子装置。
【請求項９】
前記負荷は、発光素子を含む
請求項８に記載の電子装置。
【請求項１０】
前記負荷は、コイルを含む
請求項８に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路及び電子装置に関する。
【背景技術】
【０００２】
電流を出力するオープンドレイン型の出力トランジスタを含む出力回路に関する技術として、以下のものが知られている。
【０００３】
例えば、特許文献１には、駆動信号を出力するプリドライブ回路と、プリドライブ回路からの駆動信号をゲート端子に入力して、ドレイン端子から外部出力信号を出力するソース接地・オープンドレイン形式の出力トランジスタとにより構成される出力回路が記載されている。プリドライブ回路は、出力トランジスタをオン動作させるための駆動信号を出力するオン動作駆動回路と、出力トランジスタをオフ動作させるための駆動信号を出力するＳＷ機能付電流源と、入力信号を受けてオン動作駆動回路とＳＷ機能付電流源の各々を制御する制御信号を出力する駆動制御回路とにより構成されている。ＳＷ機能付電流源の電流は、出力トランジスタのゲート電圧がそのしきい値電圧のばらつき範囲内でばらついても、一定の電流値でゲート端子の電荷を引き抜くように構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２５８５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
オープンドレイン型の出力トランジスタと、出力トランジスタを駆動する駆動電圧を出力する駆動回路とを含む出力回路が知られている。この出力回路において、駆動回路から出力される駆動電圧は、出力トランジスタのゲート−ソース間に印加され、出力トランジスタは、駆動回路から供給される駆動電圧の大きさに応じた大きさの出力電流を出力する。
【０００６】
従来の出力回路においては、駆動電圧の製造ばらつきによる変動は、出力トランジスタのゲートしきい値電圧の製造ばらつきによる変動とは独立して生じるため、出力トランジスタから出力される出力電流のばらつきが大きくなる、という問題がある。例えば、ゲートしきい値電圧が公差上限である出力トランジスタのゲート−ソース間電圧が公差下限となる組み合わせが発生する可能性があり、この場合、出力電流は、標準値（規格中央値）を大きく下回る。また、ゲートしきい値電圧が公差下限である出力トランジスタのゲート−ソース間電圧が公差上限となる組み合わせが発生する可能性があり、この場合、出力電流の大きさは、標準値（規格中央値）を大きく上回る。
【０００７】
本発明は、上記の点に鑑みてなされたものであり、出力回路における出力電流のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様に係る出力回路は、供給される駆動電圧の大きさに応じた大きさの出力電流を出力する第１のトランジスタと、前記第１のトランジスタと同一の構造を有する第２のトランジスタを含み、前記第２のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力する駆動回路と、を含む。
【０００９】
第１の態様に係る出力回路によれば、駆動回路から出力される駆動電圧は、第１のトランジスタのゲートしきい値電圧の変動に伴う出力電流の変動を抑制する方向に変動するので、出力電流のばらつきを抑制することが可能となる。
【００１０】
前記第１のトランジスタ及び前記第２のトランジスタは、同一の半導体ウエハに設けられたトランジスタであることが好ましい。また、前記第１のトランジスタ及び前記第２のトランジスタは、同一の半導体チップに設けられていることが更に好ましい。また、前記第１のトランジスタは、半導体チップの第１の領域に設けられ、前記第２のトランジスタは、前記第１の領域に隣接する第２の領域に設けられていることが最も好ましい。第１のトランジスタ及び第２のトランジスタを、互いの近傍に配置することで、これらのトランジスタのゲートしきい値電圧の一致性をより高めることができ、出力電流のばらつきを抑制する効果を促進することができる。
【００１１】
前記駆動回路は、前記第２のトランジスタに一定電流を流す電流源を含み、前記一定電流が流れた状態の前記第２のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力するように構成されていてもよい。
【００１２】
前記第１のトランジスタは、ソースが電源ラインに接続され、ドレインが出力端子に接続されたｐチャネル型のＭＯＳＦＥＴであってもよく、前記２のトランジスタは、ソースが前記電源ラインに接続され、ゲート及びドレインが抵抗素子の一端に接続されたｐチャネル型のＭＯＳＦＥＴであってもよい。前記電流源が前記抵抗素子の他端に接続され、前記電流源と前記抵抗素子の接続点が、前記第１のトランジスタのゲートに接続されていてもよい。
【００１３】
また、前記第１のトランジスタは、ソースがグランドラインに接続され、ドレインが出力端子に接続されたｎチャネル型のＭＯＳＦＥＴであってもよく、前記２のトランジスタは、ソースが前記グランドラインに接続され、ゲート及びドレインが抵抗素子の一端に接続されたｎチャネル型のＭＯＳＦＥＴであってもよい。前記電流源が前記抵抗素子の他端に接続され、前記電流源と前記抵抗素子の接続点が、前記第１のトランジスタのゲートに接続されていてもよい。
【００１４】
本発明の第２の態様に係る電子装置は、供給される駆動電圧のレベルに応じた大きさの出力電流を出力する第１のトランジスタと、前記第１のトランジスタと同一の構造を有する第２のトランジスタを含み、前記第２のトランジスタのゲートしきい値電圧に応じた電圧を前記駆動電圧として出力する駆動回路と、前記出力電流により駆動される負荷と、を含む。
【００１５】
本発明の第２の態様に係る電子装置によれば、駆動回路から出力される駆動電圧は、第１のトランジスタのゲートしきい値電圧の変動に伴う出力電流の変動を抑制する方向に変動するので、出力電流のばらつきを抑制することが可能となる。すなわち、負荷に供給される電流のばらつきを抑制することが可能となる。
【００１６】
前記負荷は、例えば、発光素子であってもよく、コイルを含んでいてもよい。
【発明の効果】
【００１７】
本発明によれば、出力回路における出力電流のばらつきを抑制することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態に係る出力回路の構成の一例を示す図である。
【図２】本発明の実施形態に係る第１のトランジスタ及び第２のトランジスタを構成するｐチャネル型のＭＯＳＦＥＴの構造の一例を示す斜視図である。
【図３】本発明の実施形態に係る半導体ウエハを示す平面図である。
【図４】本発明の実施形態に係る半導体チップを示す平面図である。
【図５】本発明の実施形態に係る第１のトランジスタが設けられる第１の領域及び第２のトランジスタが設けられる第２の領域の配置の一例を示す平面図である。
【図６】本発明の実施形態に係る出力回路における、第１のトランジスタＴ１のゲートしきい値電圧のばらつきと、駆動電圧のばらつきとの関係を示す図である。
【図７】比較例に係る出力回路の構成の一例を示す図である。
【図８】比較例に係る出力回路における、第１のトランジスタのゲートしきい値電圧のばらつきと、駆動電圧のばらつきとの関係を示す図である。
【図９】本発明の実施形態に係る出力回路の構成の一例を示す図である。
【図１０】本発明の実施形態に係る電子装置の構成の一例を示す図である。
【図１１】本発明の実施形態に係る電子装置の構成の一例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
【００２０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る出力回路１の構成の一例を示す図である。出力回路１は、電流を出力するオープンドレイン型の出力トランジスタとしての第１のトランジスタＴ１と、第１のトランジスタＴ１を駆動する駆動電圧Ｖｄを出力する駆動回路１０とを含んで構成されている。
【００２１】
第１のトランジスタＴ１は、ｐチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）により構成されており、ソースが電源電圧ＶＢＢが供給される電源ラインＬｐに接続され、ドレインが出力回路１の出力端子１３に接続され、ゲートが駆動回路１０の出力端１２に接続されている。第１のトランジスタＴ１は、駆動回路１０から供給される駆動電圧Ｖｄの大きさに応じた大きさの出力電流Ｉｏｕｔを出力する。なお、出力回路１の出力端子１３には、第１のトランジスタＴ１から出力される出力電流Ｉｏｕｔにより駆動される負荷（図示せず）が接続され得る。
【００２２】
駆動回路１０は、第２のトランジスタ、抵抗素子Ｒ１、Ｒ２及び電流源１１を含んで構成されている。第２のトランジスタＴ２は、第１のトランジスタＴ１と同一の構造を有するｐチャネル型のＭＯＳＦＥＴにより構成されている。
【００２３】
第２のトランジスタＴ２は、ソースが電源ラインＬｐに接続され、ドレイン及びゲートが抵抗素子Ｒ１の一端に接続されている。抵抗素子Ｒ１の他端は、電流源１１の一端に接続され、電流源１１の他端は、グランドラインに接続されている。電流源１１は、第２のトランジスタＴ２、抵抗素子Ｒ１及び電流源１１を含む直列回路に、一定の電流Ｉｄを流す機能を有する。電流源１１は、外部から供給される制御信号に応じて、上記直列回路に流れる電流Ｉｄをオンオフさせる機能を有していてもよい。抵抗素子Ｒ２は、一端が抵抗素子Ｒ１と電流源１１との接続点に接続されている。抵抗素子Ｒ２の他端は、駆動回路１０の出力端１２とされ、第１のトランジスタＴ１のゲートに接続されている。抵抗素子Ｒ２は、第１のトランジスタＴ１のゲートに印加されるサージ電流を抑制するサージ保護素子として機能する。
【００２４】
図２は、第１のトランジスタＴ１及び第２のトランジスタＴ２を構成するｐチャネル型のＭＯＳＦＥＴ２０の構造の一例を示す斜視図である。第１のトランジスタＴ１及び第２のトランジスタＴ２を構成するｐチャネル型のＭＯＳＦＥＴ２０は、ｎ型半導体からなるボディ領域２１と、ボディ領域２１の表層部に設けられたｐ型半導体からなるソース２２及びドレイン２３とを有する。また、ＭＯＳＦＥＴ２０は、ボディ領域２１の表面上の、ソース２２及びドレイン２３の間に設けられたＳｉＯ２等の絶縁体からなるゲート酸化膜２４と、ゲート酸化膜２４上に積層されたポリシリコンからなるゲート電極２５とを有する。ボディ領域２１は、例えば、シリコン基板に形成されたｎ型のウェル領域によって構成されていてもよい。ソース２２及びドレイン２３を構成するｐ型半導体は、例えば、公知のイオン注入法によりボディ領域２１に、ボロン等のｐ型の不純物を注入することにより形成される。ゲート酸化膜２４は、例えば、公知の熱酸化法により形成される。ゲート電極２５は、例えば、ゲート酸化膜２４上に、ＣＶＤ法（chemical vapor deposition）によりポリシリコン膜を形成した後、公知のフォトリソグラフィ技術を用いてポリシリコン膜をパターニングすることにより形成される。
【００２５】
第１のトランジスタＴ１及び第２のトランジスタＴ２の構造が同一であるとは、ゲート酸化膜２４の膜厚ｄ、ゲート長Ｌ及びゲート幅Ｗが、製造ばらつきを許容する範囲内において同一であることを意味する。第１のトランジスタＴ１及び第２のトランジスタＴ２を同一構造とすることで、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１と、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２を略一致させることができる。更に、ゲートしきい値電圧Ｖｔｈ１及びＶｔｈ２の製造ばらつきによる変動の傾向を互いに一致させることができる。例えば、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１が、製造ばらつきにより標準値（規格中央値）よりも大きくなる方向に変動する場合、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２も、標準値（規格中央値）よりも大きくなる方向に変動する。
【００２６】
第１のトランジスタＴ１及び第２のトランジスタＴ２は、それぞれ、図２に示す構造単位（単位セル）を、複数個並列接続することにより構成されていてもよい。また、第１のトランジスタＴ１は、第２のトランジスタＴ２よりも多くの構造単位（単位セル）を含んでいてもよい。すなわち、第１のトランジスタＴ１は、第２のトランジスタＴ２よりも、大きい面積を有していてもよい。これにより、第１のトランジスタＴ１の電流容量を第２のトランジスタＴ２よりも大きくすることができる。
【００２７】
第１のトランジスタＴ１及び第２のトランジスタＴ２は、それぞれ、同一の半導体ウエハに設けられていることが好ましい。例えば、図３に示すように、第１のトランジスタＴ１は、半導体ウエハ３０に設けられた半導体チップ３１Ａ内に設けられ、第２のトランジスタＴ２は、半導体ウエハ３０に設けられた、半導体チップ３１Ａとは異なる半導体チップ３１Ｂに設けられていてもよい。第１のトランジスタＴ１及び第２のトランジスタＴ２が同一の半導体ウエハに設けられることで、これらのトランジスタのゲートしきい値電圧の一致性をより高めることができ、出力電流のばらつきを抑制する効果を促進させることができる。
【００２８】
第１のトランジスタＴ１及び第２のトランジスタＴ２は、それぞれ、同一の半導体チップに設けられていることが更に好ましい。例えば、図４に示すように、第１のトランジスタＴ１は、半導体チップ３１内の第１の領域３２Ａに設けられ、第２のトランジスタＴ２は、半導体チップ３１内の第１の領域３２Ａとは異なる第２の領域３２Ｂに設けられていてもよい。第１のトランジスタＴ１及び第２のトランジスタＴ２が、それぞれ、同一の半導体チップ３１に設けられることで、これらのトランジスタのゲートしきい値電圧の一致性を更に高めることができ、出力電流のばらつきを抑制する効果を更に促進させることができる。
【００２９】
また、図５に示すように、第１のトランジスタＴ１は、半導体チップの第１の領域３２Ａに設けられ、第２のトランジスタＴ２は、該半導体チップの第１の領域３２Ａに隣接する第２の領域３２Ｂに設けられていることが最も好ましい。第１のトランジスタＴ１及び第２のトランジスタＴ２が、それぞれ、同一半導体チップ内の互いに隣接する領域に設けられることで、これらのトランジスタのゲートしきい値電圧の一致性を更に高めることができ、出力電流のばらつきを抑制する効果を更に促進させることができる。また、第１のトランジスタＴ１は、第１の領域３２Ａに設けられた、互いに並列接続された複数の単位セル３３を含んで構成されていてもよく、第２のトランジスタＴ２は、第２の領域３２Ｂに設けられた、互いに並列接続された複数の単位セル３３を含んで構成されていてもよい。単位セル３３は、それぞれ、例えば、図２に示す構造を有していてもよい。
【００３０】
以下に、本発明の実施形態に係る出力回路１の作用について説明する。電源ラインＬｐに印加される電源電圧ＶＢＢが、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２よりも大きい場合、第２のトランジスタＴ２はオン状態となり、第２のトランジスタＴ２、抵抗素子Ｒ１及び電流源１１を含む直列回路に一定の電流Ｉｄが流れる。このとき、駆動回路１０の出力端１２から出力される駆動電圧Ｖｄは、下記の（１）式によって表される。
Ｖｄ＝ＶＢＢ−（Ｖｔｈ２＋Ｉｄ×Ｒ１）  ・・・（１）
【００３１】
（１）式に示されるように、電源電圧ＶＢＢのレベルから降下させたレベルの電圧であって、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２に応じた電圧が駆動電圧Ｖｄとして出力される。上記の電圧降下を生じさせる要素のうち、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２が大部分を占めている。すなわち、Ｖｔｈ２＞＞（Ｉｄ×Ｒ１）とされている。
【００３２】
駆動回路１０から（１）式によって示される駆動電圧Ｖｄが出力されたときの、第１のトランジスタＴ１のゲート−ソース間電圧Ｖｇｓ１は、下記の（２）式によって表される。（２）式によって表されるゲート−ソース間電圧Ｖｇｓ１が、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１を超える場合、第１のトランジスタＴ１がオン状態となり、出力電流Ｉｏｕｔが出力端子１３から出力される。
Ｖｇｓ１＝Ｖｔｈ２＋Ｉｄ×Ｒ１  ・・・（２）
【００３３】
図６は、出力回路１における、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１のばらつきと、駆動電圧Ｖｄのばらつきとの関係を示す図である。図６に示すように、第１のトランジスタＴ１は、ゲート−ソース間電圧Ｖｇｓ１の大きさに応じた大きさの出力電流Ｉｏｕｔを出力する。すなわち、駆動電圧Ｖｄによって第１のトランジスタＴ１に印加されるゲート−ソース間電圧Ｖｇｓ１が、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１を超えると、出力電流Ｉｏｕｔが流れる。出力電流Ｉｏｕｔの大きさは、ゲート−ソース間電圧Ｖｇｓ１が大きくなる程、大きくなる。
【００３４】
図６には、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１が小、中、大のそれぞれの場合について、ゲート−ソース間電圧Ｖｇｓ１と出力電流Ｉｏｕｔとの関係が示されている。また、図６には、駆動回路１０から出力される駆動電圧Ｖｄのばらつきが示されている。ゲートしきい値電圧Ｖｔｈ１及び駆動電圧Ｖｄの変動は、製造ばらつきによって生じるものである。
【００３５】
本発明の実施形態に係る出力回路１によれば、第１のトランジスタＴ１及び第２のトランジスタＴ２の構造が同一とされている。具体的には、ゲート酸化膜２４の膜厚ｄ、ゲート長Ｌ及びゲート幅Ｗが、製造ばらつきを許容する範囲内において同一とされている。これにより、第１のトランジスタＴ１及び第２のトランジスタＴ２のゲートしきい値電圧の製造ばらつきによる変動の傾向を互いに一致させることができる。
【００３６】
例えば、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１が、製造ばらつきにより標準値（規格中央値）よりも大きくなる方向に変動する場合、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２も、標準値（規格中央値）よりも大きくなる方向に変動する。従って、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１が相対的に大となる場合、グランドラインからみた駆動電圧Ｖｄの大きさが相対的に小となり、結果として、第１のトランジスタＴ１のゲート−ソース間電圧Ｖｇｓ１は相対的に大となる。この場合、第１のトランジスタＴ１は、図６に示す動作点Ａで動作する。
【００３７】
一方、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１が、製造ばらつきにより標準値（規格中央値）よりも大きくなる方向に変動する場合、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２も、標準値（規格中央値）よりも大きくなる方向に変動する。すなわち、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１が相対的に小となる場合、グランドラインからみた駆動電圧Ｖｄの大きさが相対的に大となり、結果として、第１のトランジスタＴ１のゲート−ソース間電圧Ｖｇｓ１は相対的に小となる。この場合、第１のトランジスタＴ１は、図６に示す動作点Ｂで動作する。
【００３８】
以上のように、本発明の実施形態に係る出力回路１によれば、駆動回路１０が、第１のトランジスタＴ１と同一の構造を有する第２のトランジスタＴ２を含み、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２に応じた駆動電圧Ｖｄを出力する。これにより、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１の製造ばらつきによる変動に連動して駆動電圧Ｖｄ（第１のトランジスタＴ１のゲート−ソース間電圧Ｖｇｓ１）が変動する。具体的には、駆動電圧Ｖｄは、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１の変動に伴う出力電流Ｉｏｕｔの変動を抑制する方向に変動する。このように、ゲートしきい値電圧Ｖｔｈ１及び駆動電圧Ｖｄの変動が互いに連動することで、これらが互いに独立して変動する場合と比較して、出力電流Ｉｏｕｔのばらつきを抑制することができる。
【００３９】
ここで、図７は、比較例に係る出力回路１Ｘの構成の一例を示す図である。比較例に係る出力回路１Ｘは、本発明の実施形態に係る出力回路１（図１参照）が備える第２のトランジスタＴ２を備えていない。
【００４０】
比較例に係る駆動回路１０Ｘの出力端１２から出力される駆動電圧Ｖｄは、下記の（３）式によって表される。
Ｖｄ＝ＶＢＢ−Ｉｄ×Ｒ１  ・・・（３）
【００４１】
駆動回路１０Ｘから（３）式によって示される駆動電圧Ｖｄが出力されたときの、第１のトランジスタＴ１のゲート−ソース間電圧Ｖｇｓ１は、下記の（４）式によって表される。
Ｖｇｓ１＝Ｉｄ×Ｒ１  ・・・（４）
【００４２】
図８は、比較例に係る出力回路１Ｘにおける、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１のばらつきと、駆動電圧Ｖｄのばらつきとの関係を示す図である。図８には、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１が小、中、大のそれぞれの場合について、ゲート−ソース間電圧Ｖｇｓ１と出力電流Ｉｏｕｔとの関係が示されている。また、図８には、駆動回路１０Ｘから出力される駆動電圧Ｖｄのばらつきが示されている。
【００４３】
比較例に係る出力回路１Ｘによれば、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１及び駆動電圧Ｖｄは、互いに独立して変動する。従って、ゲートしきい値電圧Ｖｔｈ１が公差上限である第１のトランジスタＴ１のゲート−ソース間電圧Ｖｇｓ１が公差下限となる組み合わせが発生する可能性がある。この場合、第１のトランジスタＴ１は、図８に示す動作点Ｃで動作することとなり、出力電流Ｉｏｕｔの大きさは、標準値（規格中央値）を大きく下回るおそれがある。また、ゲートしきい値電圧Ｖｔｈ１が公差下限である第１のトランジスタＴ１のゲート−ソース間電圧Ｖｇｓ１が公差上限となる組み合わせが発生する可能性がある。この場合、第１のトランジスタＴ１は、図８に示す動作点Ｄで動作することとなり、出力電流Ｉｏｕｔの大きさは、標準値（規格中央値）を大きく下回るおそれがある。従って、比較例に係る出力回路１Ｘによれば、出力電流Ｉｏｕｔのばらつきが大きくなる、という問題がある。比較例に係る出力回路１Ｘによれば、出力電流Ｉｏｕｔが最小となる場合においても、出力電流Ｉｏｕｔの規格を満足させるために、第１のトランジスタＴ１のサイズを大きくしておく等の措置が必要となり、製造コストが高くなる。
【００４４】
一方、本発明の実施形態に係る出力回路１によれば、上記したように、駆動電圧Ｖｄは、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１の変動に伴う出力電流Ｉｏｕｔの変動を抑制する方向に変動するので、出力電流Ｉｏｕｔのばらつきを抑制することが可能となる。従って、出力電流Ｉｏｕｔの過大なばらつきを考慮して第１のトランジスタＴ１のサイズを大きくしておく、といった措置が不要となり、製造コストを抑えることが可能となる。
【００４５】
［第２の実施形態］
図９は、本発明の第２の実施形態に係る出力回路１Ａの構成の一例を示す図である。出力回路１Ａは、電流を出力するオープンドレイン型の出力トランジスタとしての第１のトランジスタＴ１と、第１のトランジスタＴ１を駆動する駆動電圧Ｖｄを出力する駆動回路１０Ａとを含んで構成されている。
【００４６】
第１のトランジスタＴ１は、ｎチャネル型のＭＯＳＦＥＴにより構成されており、ソースがグランドラインに接続され、ドレインが出力回路１の出力端子１３に接続され、ゲートが駆動回路１０Ａの出力端１２に接続されている。第１のトランジスタＴ１は、駆動回路１０Ａから供給される駆動電圧Ｖｄのレベルに応じた大きさの出力電流Ｉｏｕｔを出力する。なお、出力回路１Ａの出力端子１３には、第１のトランジスタＴ１から出力される出力電流Ｉｏｕｔにより駆動される負荷（図示せず）が接続され得る。
【００４７】
駆動回路１０Ａは、第２のトランジスタＴ２、抵抗素子Ｒ１、Ｒ２及び電流源１１を含んで構成されている。第２のトランジスタＴ２は、第１のトランジスタＴ１と同一の構造を有するｎチャネル型のＭＯＳＦＥＴにより構成されている。
【００４８】
第２のトランジスタＴ２は、ソース及びゲートがグランドラインに接続され、ドレインが抵抗素子Ｒ１の一端に接続されている。抵抗素子Ｒ１の他端は、電流源１１の一端に接続され、電流源１１の他端は電源ラインＬｐに接続されている。電流源１１は、電流源１１、抵抗素子Ｒ１及び第２のトランジスタＴ２を含む直列回路に、一定の電流Ｉｄを流す機能を有する。電流源１１は、外部から供給される制御信号に応じて、上記直列回路に流れる電流Ｉｄをオンオフさせる機能を有していてもよい。抵抗素子Ｒ２は、一端が抵抗素子Ｒ１と電流源１１との接続点に接続されている。抵抗素子Ｒ２の他端は、駆動電圧Ｖｄが出力される駆動回路１０Ａの出力端１２とされ、第１のトランジスタＴ１のゲートに接続されている。抵抗素子Ｒ２は、第１のトランジスタＴ１のゲートに印加されるサージ電流を抑制するサージ保護素子として機能する。
【００４９】
以下に、出力回路１Ａの作用について説明する。電源ラインＬｐに印加される電源電圧ＶＢＢが、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２よりも大きい場合、第２のトランジスタＴ２はオン状態となり、電流源１１、抵抗素子Ｒ１及び第２のトランジスタＴ２を含む直列回路に一定電流Ｉｄが流れる。このとき、駆動回路１０Ａの出力端１２から出力される駆動電圧Ｖｄは、下記の（５）式によって表される。
Ｖｄ＝Ｖｔｈ２＋Ｉｄ×Ｒ１  ・・・（５）
【００５０】
（５）式に示されるように、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２に応じた電圧が駆動電圧Ｖｄとして出力される。上記の電圧降下を生じさせる要素のうち、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２が大部分を占めている。すなわち、Ｖｔｈ２＞＞（Ｉｄ×Ｒ１）とされている。駆動回路１０から（５）式によって示される駆動電圧Ｖｄが、第１のトランジスタＴ１のゲート−ソース間電圧Ｖｇｓ１として、第１のトランジスタＴ１に供給される。
【００５１】
第２の実施形態に係る出力回路１Ａによれば、第１の実施形態に係る出力回路１と同様、駆動回路１０Ａが、第１のトランジスタＴ１と同一の構造を有する第２のトランジスタを含み、第２のトランジスタＴ２のゲートしきい値電圧Ｖｔｈ２に応じた駆動電圧Ｖｄを出力する。これにより、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１の製造ばらつきによる変動に連動して駆動電圧Ｖｄ（第１のトランジスタＴ１のゲート−ソース間電圧Ｖｇｓ）が変動する。具体的には、駆動電圧Ｖｄは、第１のトランジスタＴ１のゲートしきい値電圧Ｖｔｈ１の変動に伴う出力電流Ｉｏｕｔの変動を抑制する方向に変動する。このように、ゲートしきい値電圧Ｖｔｈ１及び駆動電圧Ｖｄの変動が互いに連動することで、これらが互いに独立して変動する場合と比較して、出力電流Ｉｏｕｔのばらつきを抑制することができる。従って、出力電流Ｉｏｕｔの過大なばらつきを考慮して第１のトランジスタＴ１のサイズを大きくしておく、といった措置が不要となり、製造コストを抑えることが可能となる。
【００５２】
［第３の実施形態］
図１０は、本発明の第３の実施形態に係る電子装置１００の構成の一例を示す図である。電子装置１００は、第１の実施形態に係る出力回路１と、出力回路１から出力される出力電流Ｉｏｕｔにより駆動される負荷としての発光素子４０とを含む。
【００５３】
発光素子４０は、例えば自動車のヘッドランプまたはテールランプ等の照明器具に用いられるＬＥＤ（light emitting diode）であってもよい。発光素子４０は、出力回路１から出力される出力電流Ｉｏｕｔの大きさに応じた発光強度で発光する。
【００５４】
本実施形態に係る電子装置１００によれば、出力電流Ｉｏｕｔのばらつきを抑制することができるので、発光素子４０における発光強度のばらつきを抑制することが可能である。なお、電子装置１００は、第１の実施形態に係る出力回路１に代えて、第２の実施形態に係る出力回路１Ａを含んで構成されていてもよい。
【００５５】
［第４の実施形態］
図１１は、本発明の第４の実施形態に係る電子装置１００Ａの構成の一例を示す図である。電子装置１００Ａは、第１の実施形態に係る出力回路１と、出力回路１から出力される出力電流Ｉｏｕｔにより駆動される負荷としてのコイル４１とを含む。
【００５６】
コイル４１は、例えば、自動車のシフトロックピンを直動させるリニアソレノイドを構成するものであってもよい。コイル４１は、出力回路１から出力される出力電流Ｉｏｕｔの大きさに応じた強度の磁界を発生させる。
【００５７】
本実施形態に係る電子装置１００Ａによれば、出力電流Ｉｏｕｔのばらつきを抑制することができるので、コイル４１が発生させる磁界の強度ばらつきを抑制することが可能である。なお、電子装置１００Ａは、第１の実施形態に係る出力回路１に代えて、第２の実施形態に係る出力回路１Ａを含んで構成されていてもよい。
【符号の説明】
【００５８】
１、１Ａ・・・出力回路、１０、１０Ａ・・・駆動回路、１１・・・電流源、１３・・・出力端子、３０・・・半導体ウエハ、３１、３１Ａ、３１Ｂ・・・半導体チップ、３２Ａ・・・第１の領域、３２Ｂ・・・第２の領域、４０・・・発光素子、４１・・・コイル、１００、１００Ａ・・・電子装置、Ｔ１・・・第１のトランジスタ、Ｔ２・・・第２のトランジスタ、Ｒ１、Ｒ２・・・抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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