(57)【要約】【課題】  ダイオードの定常損失のばらつきを抑制する。【解決手段】  ダイオードの半導体基板が、ドリフト領域と、バリア領域と、ピラー領域と、迂回領域と、ブロック領域と、アノード領域を有する。前記バリア領域は、前記ドリフト領域の上部に配置されているｎ型領域である。前記ピラー領域は、前記バリア領域の上部に配置されているｎ型領域である。前記迂回領域は、前記ピラー領域の上部に配置されており、前記ピラー領域よりも幅が広く、前記アノード電極に接しているｎ型領域である。前記ブロック領域は、前記迂回領域に囲まれた範囲内であって前記ピラー領域の直上の位置に配置されており、前記アノード電極に接しているｐ型領域である。前記アノード領域は、前記ピラー領域の隣で前記バリア領域に接する位置から前記迂回領域の隣で前記アノード電極に接する位置まで伸びているｐ型領域である。【選択図】図１
2020155531.tif 000002
【特許請求の範囲】
【請求項１】
ダイオードであって、
半導体基板と、
前記半導体基板の上面に接するアノード電極、
を有し、
前記半導体基板が、
ｎ型のドリフト領域と、
前記ドリフト領域の上部に配置されており、前記ドリフト領域よりも高いｎ型不純物濃度を有するｎ型のバリア領域と、
前記バリア領域の上部に配置されているｎ型のピラー領域と、
前記ピラー領域の上部に配置されており、前記ピラー領域よりも幅が広く、前記アノード電極に接しているｎ型の迂回領域と、
前記迂回領域に囲まれた範囲内であって前記ピラー領域の直上の位置に配置されており、前記アノード電極に接しているｐ型のブロック領域と、
前記ピラー領域の隣で前記バリア領域に接する位置から前記迂回領域の隣で前記アノード電極に接する位置まで伸びているｐ型のアノード領域、
を有するダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、ダイオードに関する。
【０００２】
特許文献１に開示のダイオードは、ドリフト領域と、バリア領域と、ピラー領域と、アノード領域を有している。バリア領域は、ドリフト領域の上部に配置されており、ドリフト領域よりも高いｎ型不純物濃度を有するｎ型領域である。ピラー領域は、バリア領域の上部に配置されているｎ型領域である。ピラー領域は、バリア領域に接する位置からアノード電極に接する位置まで伸びている。アノード領域は、ピラー領域の隣に配置されているｐ型領域である。アノード領域は、バリア領域に接する位置からアノード電極に接する位置まで伸びている。アノード電極の電位を徐々に上昇させるときに、まず、バリア領域からピラー領域を介してアノード電極へ電子が流れる。このように電子が流れることで、アノード領域とバリア領域の界面のｐｎ接合に印加される電圧の上昇が抑制される。アノード電極の電位をさらに上昇させると、上記ｐｎ接合がオンし、アノード領域からバリア領域を介してドリフト領域へホールが流入する。これによって、ダイオードに高い電流が流れる。このように、このダイオードでは、ピラー領域が設けられていることで、ｐｎ接合がオンし難く、アノード領域からバリア領域へのホールの流入が抑制される。このため、ダイオードがオフするときに生じるリカバリ損失が抑制される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−０４８２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のダイオードの構造では、ピラー領域の抵抗が低いので、アノード電極の電位を上昇させる初期段階（十分に電位が上昇していない段階）において、ピラー領域に電子が流れ易い。このため、ドリフト領域へのホールの注入が必要以上に抑制されて、ダイオードの定常損失が極端に高くなるという問題があった。本明細書では、ダイオードのリカバリ損失低減と定常損失低減を両立する技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示するダイオードは、半導体基板と、前記半導体基板の上面に接するアノード電極、を有する。前記半導体基板が、ドリフト領域と、バリア領域と、ピラー領域と、迂回領域と、ブロック領域と、アノード領域を有する。前記ドリフト領域は、ｎ型領域である。前記バリア領域は、前記ドリフト領域の上部に配置されており、前記ドリフト領域よりも高いｎ型不純物濃度を有するｎ型領域である。前記ピラー領域は、前記バリア領域の上部に配置されているｎ型領域である。前記迂回領域は、前記ピラー領域の上部に配置されており、前記ピラー領域よりも幅が広く、前記アノード電極に接しているｎ型領域である。前記ブロック領域は、前記迂回領域に囲まれた範囲内であって前記ピラー領域の直上の位置に配置されており、前記アノード電極に接しているｐ型領域である。前記アノード領域は、前記ピラー領域の隣で前記バリア領域に接する位置から前記迂回領域の隣で前記アノード電極に接する位置まで伸びているｐ型領域である。
【０００６】
このダイオードでは、アノード電極の電位を上昇させる初期段階において、バリア領域からピラー領域と迂回領域を介してアノード電極へ電子が流れる。上記の通り、迂回領域は、ピラー領域の上部に配置されており、ピラー領域よりも幅が広い。また、迂回領域に囲まれた範囲内であってピラー領域の直上の位置には、ｐ型のブロック領域が設けられている。このため、ピラー領域から迂回領域に流入した電子は、アノード電極に向かって直線的に上方向に流れることができない。電子は、ブロック領域を迂回するように一旦横方向に流れ、迂回領域が存在しない位置で上方向に流れる。このように、迂回領域内ではブロック領域を迂回するように曲がった経路に沿って電子が流れるので、電子が流れる経路の抵抗が高い。このため、アノード電極の電位を上昇させる初期段階において、ピラー領域と迂回領域に電子が流れることが抑制される。このように電子の流れがある程度抑制されるので、ダイオードがオンするときに、ドリフト領域へのホールの注入が必要以上に抑制されることがない。このため、ダイオードの定常損失が極端に高くなることを防止できる。したがって、このダイオードの構造によれば、ダイオードのリカバリ損失低減と定常損失低減を両立することができる。
【図面の簡単な説明】
【０００７】
【図１】実施例１のダイオードの断面図。
【図２】実施例２のダイオードの断面図。
【図３】実施例３の半導体装置の断面図。
【発明を実施するための形態】
【実施例１】
【０００８】
図１に示す実施例１のダイオード１０は、半導体基板１２と、アノード電極１４と、カソード電極１６を有している。半導体基板１２は、シリコンを主成分とする基板である。アノード電極１４は、半導体基板１２の上面に接している。カソード電極１６は、半導体基板１２の下面に接している。
【０００９】
半導体基板１２は、アノード領域２０、ブロック領域２２、迂回領域２４、ピラー領域２６、バリア領域２８、ドリフト領域３０、及び、カソード領域３２を有している。
【００１０】
カソード領域３２は、ｎ型不純物濃度が高いｎ型領域である。カソード領域３２は、半導体基板１２の下面を含む範囲に配置されており、カソード電極１６に対してオーミック接触している。
【００１１】
ドリフト領域３０は、カソード領域３２よりもｎ型不純物濃度が低いｎ型領域である。ドリフト領域３０は、カソード領域３２の上部に配置されている。
【００１２】
バリア領域２８は、ドリフト領域３０よりもｎ型不純物濃度が高いｎ型領域である。バリア領域２８は、ドリフト領域３０の上部に配置されている。
【００１３】
ピラー領域２６は、バリア領域２８と略同等のｎ型不純物濃度を有するｎ型領域である。ピラー領域２６は、バリア領域２８の上部に配置されている。ピラー領域２６は、バリア領域２８の上部に部分的に設けられている。バリア領域２８の上部のピラー領域２６に隣接する範囲には、アノード領域２０（後述する低濃度領域２０ｂ）が設けられている。ピラー領域２６は、バリア領域２８に接する位置から上方に向かって伸びている。
【００１４】
迂回領域２４は、バリア領域２８と略同等のｎ型不純物濃度を有するｎ型領域である。迂回領域２４は、ピラー領域２６の上部に配置されている。迂回領域２４の幅は、ピラー領域２６の幅よりも広い。したがって、迂回領域２４は、ピラー領域２６の上部の位置からアノード領域２０（後述する低濃度領域２０ｂ）の上部の位置まで横方向に広く分布している。
【００１５】
ブロック領域２２は、ｐ型領域であり、迂回領域２４に囲まれた範囲内に配置されている。ブロック領域２２は、ピラー領域２６の直上の位置に配置されている。ブロック領域２２は、半導体基板１２の上面を含む範囲に配置されており、アノード電極１４に接している。
【００１６】
アノード領域２０は、ｐ型領域であり、バリア領域２８の上部に配置されている。アノード領域２０は、バリア領域２８に接する位置からアノード電極１４に接する位置まで伸びている。アノード領域２０は、コンタクト領域２０ａと、コンタクト領域２０ａよりもｐ型不純物濃度が低い低濃度領域２０ｂを有している。低濃度領域２０ｂはバリア領域２８の上部に配置されている。低濃度領域２０ｂは、迂回領域２４の下部まで伸びており、ピラー領域２６に隣接している。コンタクト領域２０ａのｐ型不純物濃度は、ブロック領域２２のｐ型不純物濃度よりも高い。コンタクト領域２０ａは低濃度領域２０ｂの上部に配置されている。コンタクト領域２０ａは、迂回領域２４に隣接している。コンタクト領域２０ａは、半導体基板１２の上面を含む範囲に配置されており、アノード電極１４に対してオーミック接触している。
【００１７】
次に、ダイオード１０の動作について説明する。ダイオード１０に印加する電圧（アノード電極１４のカソード電極１６に対する電位）を徐々に上昇させると、図１の矢印１００に示すように電子が流れる。すなわち、電子が、カソード電極１６からアノード電極１４へカソード領域３２、ドリフト領域３０、バリア領域２８、ピラー領域２６、及び、迂回領域２４を経由して流れる。このため、矢印１００の逆向きに、バイパス電流が流れる。このように電子が流れることで、低濃度領域２０ｂとバリア領域２８の界面のｐｎ接合５０に印加される電圧の上昇が抑制される。ピラー領域２６の直上にｐ型のブロック領域２２が存在するので、ピラー領域２６からアノード電極１４まで上方向に向かって直線的に電子が流れることはできない。このため、ピラー領域２６から迂回領域２４に流入した電子は、ブロック領域２２の底面に沿って横方向に流れ、ブロック領域２２が存在しない位置で上方向に向かってアノード電極１４まで流れる。このように、迂回領域２４内でブロック領域２２を迂回するように曲がった経路に沿って電子が流れるので、電子が流れる経路の抵抗が比較的高い。このため、電子の流れが抑制される。
【００１８】
順方向電圧をさらに上昇させると、低濃度領域２０ｂとバリア領域２８の界面のｐｎ接合５０に印加される電圧が上昇し、ｐｎ接合５０がオンする。ｐｎ接合５０がオンすると、アノード領域２０からバリア領域２８を介してドリフト領域３０にホールが流入して、ドリフト領域３０の抵抗が低下する。したがって、低損失で電流がダイオード１０内を流れる。すなわち、ダイオード１０がオンする。なお、ブロック領域２２のｐ型不純物濃度が低いので、ブロック領域２２から迂回領域２４へはホールは流入しない。すなわち、ブロック領域２２と迂回領域２４の界面のｐｎ接合はオンしない。
【００１９】
ダイオード１０では、上述したように電子（すなわち、バイパス電流）が流れることで、ｐｎ接合５０に印加される電圧の上昇が抑制される。これによって、アノード領域２０からドリフト領域３０へのホールの流入が抑制される。他方、上述したように、迂回領域２４内で電子が流れる経路が折れ曲がっているので、電子が流れる経路の抵抗が高い。このため、電子の流れがある程度抑制される。したがって、アノード領域２０からドリフト領域３０へのホールの流入が過剰に抑制されることがない。アノード領域２０からドリフト領域３０へ適量のホールが流入する。このため、ダイオード１０の定常損失が過度に高くなることが防止される。
【００２０】
その後、ダイオード１０に印加する電圧を逆方向電圧（アノード電極１４がカソード電極１６よりも低電位となる電圧）に切り換えると、ダイオード１０がリカバリ動作を行う。すなわち、ドリフト領域３０内に存在するホールが、アノード領域２０を介してアノード電極１４に排出される。このため、ダイオード１０に瞬間的に逆電流（リカバリ電流）が流れる。しかしながら、上述したように、ダイオード１０では、オンしているときにドリフト領域３０へのホールの流入がある程度抑制される。このため、リカバリ動作時にアノード電極１４に排出されるホールが少ない。このため、リカバリ損失が抑制される。
【００２１】
以上に説明したように、実施例１のダイオード１０によれば、リカバリ損失を抑制することができるとともに、定常損失を抑制することができる。
【実施例２】
【００２２】
図２は、実施例２のダイオードを示している。実施例２のダイオードでは、アノード領域２０とバリア領域２８を貫通するように、半導体基板１２の上面にトレンチ４０が設けられている。各トレンチ４０の内面は、絶縁膜４２によって覆われている。各トレンチ４０内に、電極４４が配置されている。電極４４は、絶縁膜４２によって半導体基板１２から絶縁されている。実施例２のダイオードのその他の構成は、実施例１のダイオード１０と等しい。実施例２でも、実施例１と同様に、迂回領域２４内に電子が流れるときに、電子が曲がった経路（図２の矢印１０２）に沿って流れる。このため、実施例２のダイオードでも、リカバリ損失を抑制しながら、定常損失を抑制することができる。
【実施例３】
【００２３】
図３は、実施例３の半導体装置を示している。実施例３の半導体装置は、いわゆるＲＣ−ＩＧＢＴ（reverse conducting insulated gate bipolar transistor）であり、半導体基板１２がＩＧＢＴ領域９０とダイオード領域９２を有している。ダイオード領域９２内の構造は、エミッタ領域３４が設けられている点を除いて、実施例２（図２）のダイオードと等しい。エミッタ領域３４は、コンタクト領域２０ａの隣に設けられている。エミッタ領域３４は、アノード電極１４にオーミック接触している。また、エミッタ領域３４は、トレンチ４０内の絶縁膜４２に接している。
【００２４】
ＩＧＢＴ領域９０内のカソード電極１６に接する範囲には、ｐ型のコレクタ領域３８が設けられている。コレクタ領域３８は、カソード電極１６にオーミック接触している。ＩＧＢＴ領域９０のその他の構造は、ダイオード領域９２と等しい。ＩＧＢＴ領域９０内の電極４４の電位は、変更可能とされている。ＩＧＢＴ領域９０内の電極４４は、ゲート電極として機能する。ＩＧＢＴ領域９０内には、電極４４、絶縁膜４２、エミッタ領域３４、アノード領域２０、バリア領域２８、ドリフト領域３０、及び、コレクタ領域３８によって、ＩＧＢＴが形成されている。ＩＧＢＴが動作する場合には、アノード電極１４はエミッタ電極として機能し、カソード電極１６はコレクタ電極として機能する。
【００２５】
ダイオード領域９２内のダイオードは、実施例２と同様に動作する。したがって、実施例３のダイオードでも、リカバリ損失を抑制しながら、定常損失のばらつきを抑制することができる。
【００２６】
なお、上述した実施例１〜３において、ブロック領域２２がアノード電極１４にショットキー接触していてもてよい。例えば、アノード電極１４がアルミニウムとシリコンの合金によって構成されている場合には、ブロック領域２２のｐ型不純物濃度を１×１０１８ｃｍ−３以下とすることで、ブロック領域２２をアノード電極１４にショットキー接触させることができる。この構成によれば、ブロック領域２２に電流がより流れ難くなる。これによって、ピラー領域２６からブロック領域２２へ電子が排出され難くなり、ダイオードのスナップバック動作を防止することができる。
【００２７】
なお、電子（すなわち、バイパス電流）が流れる経路の電気抵抗を高くするために、ピラー領域を細くする、ピラー領域のｎ型不純物濃度を低くする、バリア領域のｎ型不純物濃度を低くする、バリア領域の位置を深くしてピラー領域の長さを長くする、等の方法も考えられる。しかしながら、ピラー領域を細くする、及び、ピラー領域のｎ型不純物濃度を低くする、という方法では、いずれも、ピラー領域とアノード領域の界面の位置が安定せず、特性が安定しないという問題が生じる。また、バリア領域のｎ型不純物濃度を低くするという方法では、バリア領域とアノード領域の界面の位置が安定せず、特性が安定しないという問題が生じる。また、バリア領域の位置を深くしてピラー領域の長さを長くするという方法では、深い位置に高エネルギーでｎ型不純物をイオン注入する必要があり、結晶欠陥が増加するという問題が生じる。上述した実施例１〜３の構成によれば、これらの問題を生じさせることなく、電子が流れる経路の電気抵抗を高くすることができる。
【００２８】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００２９】
１０    ：ダイオード
１２    ：半導体基板
１４    ：アノード電極
１６    ：カソード電極
２０    ：アノード領域
２０ａ  ：コンタクト領域
２０ｂ  ：低濃度領域
２２    ：ブロック領域
２４    ：迂回領域
２６    ：ピラー領域
２８    ：バリア領域
３０    ：ドリフト領域
３２    ：カソード領域
５０    ：ｐｎ接合
【図１】
2020155531.tif 000003
【図２】
2020155531.tif 000004
【図３】
2020155531.tif 000005