(57)【要約】【課題】生産性が高い半導体装置の製造方法及び回路ウェーハを提供する。【解決手段】半導体装置の製造方法は、半導体ウェーハにおけるチップ部に配置された第１部分上に第１配線を形成すると共に、ダイシング部に配置された第２部分上に第２配線を形成する工程と、前記第１配線及び前記第２配線を覆う絶縁膜を形成する工程と、前記絶縁膜上に、前記第１配線及び前記第２配線に接続されたシード層を形成する工程と、前記シード層における前記チップ部に配置された部分上に、前記シード層よりも厚い金属板を形成する工程と、前記ダイシング部を除去することにより、前記チップ部を個片化する工程と、を備える。【選択図】図７
2020155524.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェーハにおけるチップ部に配置された第１部分上に第１配線を形成すると共に、ダイシング部に配置された第２部分上に第２配線を形成する工程と、
前記第１配線及び前記第２配線を覆う絶縁膜を形成する工程と、
前記絶縁膜上に、前記第１配線及び前記第２配線に接続されたシード層を形成する工程と、
前記シード層における前記チップ部に配置された部分上に、前記シード層よりも厚い金属板を形成する工程と、
前記ダイシング部を除去することにより、前記チップ部を個片化する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記シード層及び前記金属板は銅を含む請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１部分に前記第１配線に接続される第１素子を形成すると共に、前記第２部分に前記第２配線に接続される第２素子を形成する工程と、
前記シード層を介して前記第２素子の電気的特性を評価する工程と、
をさらに備えた請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜上に、前記第１配線上の一部に第１開口部が形成され、前記第２配線上の一部に第２開口部が形成された第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして前記絶縁膜に対してエッチングを施すことにより、前記絶縁膜に前記第１配線に到達する第１貫通孔を形成すると共に前記第２配線に到達する第２貫通孔を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第１貫通孔内に第１プラグを形成すると共に、前記第２貫通孔内に第２プラグを形成する工程と、
をさらに備え、
前記シード層を形成する工程において、前記シード層は前記第１プラグ及び前記第２プラグに接続させる請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜上に、前記第１配線上の一部に第１開口部が形成され、前記第２配線上の一部に第２開口部が形成された第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして前記絶縁膜に対してエッチングを施すことにより、前記絶縁膜に前記第１配線に到達する第１貫通孔を形成すると共に前記第２配線に到達する第２貫通孔を形成する工程と、
前記第１レジストパターンを除去する工程と、
をさらに備え、
前記シード層を形成する工程において、前記シード層は前記第１貫通孔の内面上及び前記第２貫通孔の内面上にも形成し、
前記金属板を形成する工程において、前記金属板は前記第１貫通孔内にも形成する請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記金属板を形成する工程は、
前記チップ部に開口部が形成された第２レジストパターンを形成する工程と、
前記シード層における前記開口部内に露出した部分に金属を電解めっきする工程と、
前記第２レジストパターンを除去する工程と、
を有した請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記シード層における前記ダイシング部に形成された部分を覆う第３レジストパターンを形成する工程と、
前記金属板及び前記第３レジストパターンをマスクとして前記シード層に対してエッチングを施すことにより、前記金属板の直下域に第１シード層を残留させると共に、前記第３レジストパターンの直下域に第２シード層を残留させる工程と、
前記第３レジストパターンを除去する工程と、
をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記金属板の周辺部を露出させる開口部が形成された第４レジストパターンを形成する工程と、
前記第４レジストパターンの開口部内に保護膜を形成する工程と、
前記第４レジストパターンを除去する工程と、
をさらに備えた請求項７記載の半導体装置の製造方法。
【請求項９】
半導体ウェーハと、
チップ部において前記半導体ウェーハ上に設けられた第１配線と、
ダイシング部において前記半導体ウェーハ上に設けられた第２配線と、
前記第１配線及び前記第２配線を覆う絶縁膜と、
前記チップ部において前記絶縁膜上に設けられ、前記第１配線に接続された第１シード層と、
前記ダイシング部において前記絶縁膜上に設けられ、前記第２配線に接続された第２シード層と、
前記第１シード層上に設けられ、前記第１シード層よりも厚い金属板と、
を備えた回路ウェーハ。
【請求項１０】
前記第１シード層、前記第２シード層、及び前記金属板は銅を含む請求項９記載の回路ウェーハ。
【請求項１１】
前記チップ部に設けられ、前記第１配線に接続された第１素子と、
前記ダイシング部に設けられ、前記第２配線に接続された第２素子と、
をさらに備えた請求項９または１０に記載の回路ウェーハ。
【請求項１２】
前記絶縁膜内に設けられ、前記第１シード層を前記第１配線に接続する第１プラグと、
前記絶縁膜内に設けられ、前記第２シード層を前記第２配線に接続する第２プラグと、
をさらに備えた請求項９〜１１のいずれか１つに記載の回路ウェーハ。
【請求項１３】
前記絶縁膜には第１貫通孔及び第２貫通孔が形成されており、
前記第１シード層の一部及び前記金属板の一部は前記第１貫通孔内に配置されており、
前記第２シード層の一部は前記第２貫通孔内に配置されている請求項９〜１１のいずれか１つに記載の回路ウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法及び回路ウェーハに関する。
【背景技術】
【０００２】
従来より、半導体ウェーハ上に回路を形成して回路ウェーハを作製し、これをダイシングして個片化することにより、半導体装置を製造している。このとき、ダイシングされて除去されるダイシング部にテスト用の素子を形成し、この素子の電気的特性を評価することにより、回路ウェーハの出来映えを評価する場合がある。この場合は、回路ウェーハをダイシングする際に、テスト用の素子ごとダイシングする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２１７１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、生産性が高い半導体装置の製造方法及び回路ウェーハを提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、半導体ウェーハにおけるチップ部に配置された第１部分上に第１配線を形成すると共に、ダイシング部に配置された第２部分上に第２配線を形成する工程と、前記第１配線及び前記第２配線を覆う絶縁膜を形成する工程と、前記絶縁膜上に、前記第１配線及び前記第２配線に接続されたシード層を形成する工程と、前記シード層における前記チップ部に配置された部分上に、前記シード層よりも厚い金属板を形成する工程と、前記ダイシング部を除去することにより、前記チップ部を個片化する工程と、を備える。
【０００６】
実施形態に係る回路ウェーハは、半導体ウェーハと、チップ部において前記半導体ウェーハ上に設けられた第１配線と、ダイシング部において前記半導体ウェーハ上に設けられた第２配線と、前記第１配線及び前記第２配線を覆う絶縁膜と、前記チップ部において前記絶縁膜上に設けられ、前記第１配線に接続された第１シード層と、前記ダイシング部において前記絶縁膜上に設けられ、前記第２配線に接続された第２シード層と、前記第１シード層上に設けられ、前記第１シード層よりも厚い金属板と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００８】
＜第１の実施形態＞
以下、第１の実施形態に係る半導体装置の製造方法について説明する。半導体装置の製造工程における中間構造体として、回路ウェーハが作製される。本明細書において、「半導体ウェーハ」とは、回路パターンが形成される前の状態のウェーハをいう。一方、「回路ウェーハ」とは、半導体ウェーハ上に配線層及び絶縁層等が形成され、回路パターンが形成された状態のウェーハをいう。
【０００９】
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図６は、本実施形態に係る半導体装置の製造方法を示す平面図である。
図７（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
なお、各図は模式的なものであり、適宜省略及び強調されている。後述する他の図についても同様である。
【００１０】
以下、本実施形態に係る半導体装置の製造方法について説明する。
先ず、図１（ａ）に示すように、半導体ウェーハ１０を用意する。半導体ウェーハ１０は、例えば、シリコン（Ｓｉ）の単結晶からなるウェーハである。半導体ウェーハ１０には、ダイシング後に半導体装置となるチップ部１０１と、チップ部１０１を囲むチップリング部１０２と、ダイシングの際に除去されるダイシング部１０３が設定されている。チップ部１０１の形状は例えば矩形であり、チップリング部１０２の形状は例えば枠状であり、ダイシング部１０３の形状は例えば格子状である。
【００１１】
次に、半導体ウェーハ１０に、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）１１及び拡散層１２等を形成する。また、半導体ウェーハ１０上にゲート電極１３等を形成する。このようにして、半導体ウェーハ１０におけるチップ部１０１に配置された部分に素子１５を形成し、半導体ウェーハ１０におけるダイシング部１０３に配置された部分に素子１６を形成する。素子１５は、完成後の半導体装置において回路を構成する素子である。素子１６は、回路ウェーハの出来映えを評価するためのテスト用の素子であり、後述するダイシング工程において除去される。なお、図１（ａ）においては、素子１５及び１６としてＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）を想定しているが、素子１５及び素子１６はＭＯＳＦＥＴには限定されない。
【００１２】
次に、半導体ウェーハ１０上に、配線層１８及び絶縁層１９を交互に形成する。これにより、多層配線層２０が形成される。多層配線層２０の最上層の配線であって、チップ部１０１に形成された配線の一部を配線２１とし、ダイシング部１０３に形成された配線の一部を配線２２とする。配線２１及び２２は、例えば、銅（Ｃｕ）により形成する。配線２１は素子１５上に配置され、素子１５に接続される。配線２２は素子１６上に配置され、素子１６に接続される。
【００１３】
次に、図１（ｂ）に示すように、例えば、シリコン窒化層２４、シリコン酸化層２５、シリコン窒化層２６、及びシリコン酸化層２７をこの順に形成する。シリコン酸化層２５及び２７は、例えば、ＴＥＯＳ（Tetraethyl orthosilicate：Si(OC2H5)4）を原料としたＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により形成する。このようにして、多層配線層２０上に、シリコン窒化層２４、シリコン酸化層２５、シリコン窒化層２６、及びシリコン酸化層２７がこの順に積層された絶縁膜３０が形成される。絶縁膜３０は、配線２１及び２２を覆う。なお、図１（ｂ）〜図５（ａ）においては、半導体ウェーハ１０及び多層配線層２０の下部を省略している。
【００１４】
次に、図１（ｃ）に示すように、絶縁膜３０上に、レジストパターン３１を形成する。レジストパターン３１においては、配線２１の直上域の一部に開口部３１ａを形成し、配線２２の直上域の一部に開口部３１ｂを形成する。なお、レジストパターン３１は、例えば、レジスト材料を塗布して連続したレジスト膜を形成した後、リソグラフィ法により露光し、現像してパターニングすることにより形成する。後述する他のレジストパターンについても同様である。
【００１５】
次に、図２（ａ）に示すように、レジストパターン３１をマスクとして、絶縁膜３０に対してＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを施す。これにより、絶縁膜３０における開口部３１ａの直下域に、配線２１に到達する貫通孔３０ａを形成すると共に、絶縁膜３０における開口部３１ｂの直下域に、配線２２に到達する貫通孔３０ｂを形成する。その後、レジストパターン３１を除去する。次に、貫通孔３０ａ及び３０ｂ内に、金属、例えば、タングステン（Ｗ）を埋め込む。これにより、貫通孔３０ａ内に配線２１に接続されるプラグ３２が形成されると共に、貫通孔３０ｂ内に配線２２に接続されるプラグ３３が形成される。
【００１６】
次に、図２（ｂ）に示すように、絶縁膜３０上に、バリアメタル層３５を形成する。バリアメタル層３５は、例えば無電解めっき法によりチタン（Ｔｉ）を堆積させることによって形成する。次に、例えば、銅を含む薬液をバリアメタル層３５に接触させることにより、銅を含むシード層３６を形成する。シード層３６の厚さは、例えば、０．５μｍ程度とする。シード層３６は、バリアメタル層３５、プラグ３２及び３３を介して、配線２１及び２２に接続される。
【００１７】
次に、図２（ｃ）に示すように、シード層３６上に、レジストパターン３７を形成する。レジストパターン３７には、チップ部１０１の一部に開口部３７ａを形成する。開口部３７ａの底面には、シード層３６が露出する。レジストパターン３７は、チップリング部１０２及びダイシング部１０３を覆っている。
【００１８】
次に、図３（ａ）に示すように、シード層３６に電位を印加することにより、シード層３６におけるレジストパターン３７の開口部３７ａ内に露出した部分に、銅を電解めっきする。これにより、開口部３７ａ内に銅からなる金属板３９が形成される。金属板３９は、シード層３６よりも厚く形成する。金属板３９の厚さは、例えば１０μｍ程度とする。次に、金属板３９の上面上に、導電性のキャップ層４０を形成する。キャップ層４０は、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、又は金（Ａｕ）を含む。
【００１９】
次に、図３（ｂ）に示すように、レジストパターン３７を除去する。このようにして、チップ部１０１のみに、金属板３９及びキャップ層４０が形成される。
【００２０】
次に、図３（ｃ）に示すように、レジストパターン４２を形成する。レジストパターン４２は、シード層３６におけるダイシング部１０３に形成された部分の一部を覆う。
【００２１】
次に、図４（ａ）に示すように、キャップ層４０及び金属板３９と、レジストパターン４２をマスクとして、シード層３６及びバリアメタル層３５に対して、ＲＩＥ等のエッチングを施す。これにより、シード層３６及びバリアメタル層３５が選択的に除去される。この結果、金属板３９の直下域にシード層４３が残留すると共に、レジストパターン４２の直下域にシード層４４が残留する。
【００２２】
次に、図４（ｂ）に示すように、レジストパターン４２を除去する。このようにして、チップ部１０１において、絶縁膜３０上に、バリアメタル層３５、シード層４３、金属板３９及びキャップ層４０からなる積層体４７が形成される。積層体４７はチップリング部１０２及びダイシング部１０３には形成されない。
【００２３】
次に、図４（ｃ）に示すように、レジストパターン４６を形成する。レジストパターン４６には、積層体４７の周辺部の直上域に、開口部４６ａを形成する。レジストパターン４６は、積層体４７の中央部、及び、シード層４４の全体を覆う。
【００２４】
次に、図５（ａ）に示すように、レジストパターン４６の開口部４６ａ内に絶縁材料、例えば、シリコン酸化物を埋め込むことにより、積層体４７の周辺部を覆う保護膜４９を形成する。次に、レジストパターン４６を除去する。
【００２５】
これにより、図５（ｂ）及び図６に示すように、回路ウェーハ１００が作製される。回路ウェーハ１００においては、チップ部１０１と、チップ部１０１を囲むダイシング部１０３が設定されている。チップ部１０１の形状は例えば矩形であり、ダイシング部１０３の形状は例えば格子状である。なお、図６においては、チップリング部１０２は省略されている。チップリング部１０２はチップ部１０１とダイシング部１０３との間に配置されており、その形状は例えば枠状である。また、図６においては、チップ部１０１が実際よりも大きく且つ少なく描かれている。
【００２６】
回路ウェーハ１００においては、半導体ウェーハ１０が設けられており、半導体ウェーハ１０上には、多層配線層２０が設けられている。チップ部１０１においては、半導体ウェーハ１０及び多層配線層２０内に素子１５が設けられている。ダイシング部１０３においては、半導体ウェーハ１０及び多層配線層２０内に素子１６が設けられている。チップ部１０１においては、多層配線層２０の最上層に配線２１が設けられている。配線２１は素子１５に接続されている。ダイシング部１０３においては、多層配線層２０の最上層に配線２２が設けられている。配線２２は素子１６に接続されている。
【００２７】
多層配線層２０上には絶縁膜３０が設けられている。絶縁膜３０においては、シリコン窒化層２４、シリコン酸化層２５、シリコン窒化層２６及びシリコン酸化層２７がこの順に積層されている。絶縁膜３０は配線２１及び２２を覆っている。チップ部１０１においては、絶縁膜３０内に、例えばタングステンからなるプラグ３２が設けられている。ダイシング部１０３においては、絶縁膜３０内に、例えばタングステンからなるプラグ３３が設けられている。
【００２８】
チップ部１０１においては、絶縁膜３０上に積層体４７が設けられている。積層体４７においては、例えばチタンを含むバリアメタル層３５、銅を含むシード層４３、銅を含む金属板３９、並びに、例えば、ニッケル、パラジウム又は金を含むキャップ層４０が、この順に積層されている。金属板３９はシード層４３よりも厚い。キャップ層４０は、金属板３９、シード層４３、バリアメタル層３５、プラグ３２及び配線２１を介して、素子１５に接続されている。積層体４７の周囲には、絶縁材料からなる保護膜４９が設けられている。
【００２９】
ダイシング部１０３においては、絶縁膜３０上に、例えばチタンを含むバリアメタル層３５、及び、銅を含むシード層４４が設けられている。シード層４４の厚さは、シード層４３の厚さと略同じである。シード層４４は、バリアメタル層３５、プラグ３３及び配線２２を介して、素子１６に接続されている。
【００３０】
次に、図７（ａ）に示すように、ダイシング部１０３に設けられたシード層４４に探針Ｐを接触させることにより、シード層４４を介して素子１６の電気的特性を評価する。これにより、回路ウェーハ１００の出来映えを評価する。
【００３１】
次に、図７（ｂ）に示すように、ブレード（図示せず）により、ダイシング部１０３を研削して除去する。このとき、素子１６及びシード層４４等も研削されて除去される。これにより、回路ウェーハ１００がダイシングされてチップ部１０１が個片化される。このようにして、半導体装置１が製造される。半導体装置１においては、１つのチップ部１０１が設けられており、チップ部１０１の周囲にチップリング部１０２が設けられている。半導体装置１は、例えば、電力制御用のパワーデバイスである。
【００３２】
次に、本実施形態の効果について説明する。
本実施形態においては、図７（ｂ）に示すように、半導体装置１の上面に厚い金属板３９が設けられている。上述の如く、金属板３９は、半導体装置１の内部回路、すなわち、素子１５を含む回路に接続されている。これにより、半導体装置１のオン抵抗を低減することができる。
【００３３】
また、回路ウェーハ１００においては、ダイシング部１０３の上面に銅を含むシード層４４が設けられている。これにより、図７（ａ）に示す工程において、シード層４４に探針Ｐを接触させることにより、素子１６の電気的特性を評価することができる。このため、素子１６の評価が容易である。
【００３４】
更に、シード層４４は金属板３９よりも薄いため、図７（ｂ）に示す工程において、回路ウェーハ１００をダイシングする際に、厚い金属板３９を研削する必要がない。これにより、ブレードが目詰まりしたり、半導体装置１にチッピングが発生することを抑制できる。この結果、本実施形態においては、半導体装置１の生産性が高い。
【００３５】
＜第２の実施形態＞
次に、第２の実施形態に係る半導体装置の製造方法について説明する。
本実施形態は、前述の第１の実施形態と比較して、金属板３９及びシード層４４を配線２１及び２２に接続する構成が異なっている。
図８（ａ）〜（ｃ）、図９（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
なお、図８（ａ）〜（ｃ）においては、半導体ウェーハ１０及び多層配線層２０の下部を省略している。
【００３６】
先ず、図１（ａ）及び（ｂ）に示す工程を実施する。
次に、図８（ａ）に示すように、絶縁膜３０上にレジストパターン６１を形成する。レジストパターン６１には、開口部６１ａ及び６１ｂを形成する。開口部６１ａは配線２１の直上域の一部に形成し、開口部６１ｂは配線２２の直上域の一部に形成する。
【００３７】
次に、図８（ｂ）に示すように、レジストパターン６１をマスクとして絶縁膜３０に対してＲＩＥ等のエッチングを施す。これにより、絶縁膜３０における開口部６１ａの直下域に、配線２１に到達する貫通孔６２が形成されると共に、絶縁膜３０における開口部６１ｂの直下域に、配線２２に到達する貫通孔６３が形成される。次に、レジストパターン６１を除去する。
【００３８】
次に、図８（ｃ）に示すように、第１の実施形態と同様な方法により、バリアメタル層３５及びシード層３６を形成する。このとき、バリアメタル層３５及びシード層３６は、絶縁膜３０の上面上に加えて、貫通孔６２の内面上及び貫通孔６３の内面上にも形成される。これにより、バリアメタル層３５は配線２１及び２２に接触する。
【００３９】
次に、図２（ｃ）〜図５（ｂ）に示す工程を実施する。このとき、金属板３９の一部は、貫通孔６２内に形成される。
【００４０】
このようにして、図９（ａ）に示すように、本実施形態に係る回路ウェーハ２００が作製される。回路ウェーハ２００においては、チップ部１０１において、バリアメタル層３５及びシード層４３が貫通孔６２の内面上にも形成されている。貫通孔６２の底面において、バリアメタル層３５は配線２１に接している。また、金属板３９の一部が貫通孔６２内に配置されている。同様に、ダイシング部１０３において、バリアメタル層３５及びシード層４４が貫通孔６３の内面上にも形成されている。貫通孔６３の底面において、バリアメタル層３５は配線２２に接している。
【００４１】
次に、図７（ａ）に示す工程を実施する。これにより、シード層４４を介して、素子１６の電気的特性を評価する。
【００４２】
次に、図９（ｂ）に示すように、回路ウェーハ２００のダイシング部１０３を除去することにより、チップ部１０１を個片化する。このようにして、本実施形態に係る半導体装置２が製造される。
【００４３】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置２においては、金属板３９の一部が絶縁膜３０の貫通孔６２内に配置されている。この結果、アンカー効果により、熱応力等のストレスが印加されたときに、金属板３９が絶縁膜３０上を移動してしまうことを抑制できる。
本実施形態における上記以外の製造方法、構成及び効果は、第１の実施形態と同様である。
【００４４】
以上説明した実施形態によれば、生産性が高い半導体装置の製造方法及び回路ウェーハを実現することができる。
【００４５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４６】
１、２：半導体装置
１０：半導体ウェーハ
１１：ＳＴＩ
１２：拡散層
１３：ゲート電極
１５、１６：素子
１８：配線層
１９：絶縁層
２０：多層配線層
２１、２２：配線
２４：シリコン窒化層
２５：シリコン酸化層
２６：シリコン窒化層
２７：シリコン酸化層
３０：絶縁膜
３０ａ、３０ｂ：貫通孔
３１：レジストパターン
３１ａ、３１ｂ：開口部
３２、３３：プラグ
３５：バリアメタル層
３６：シード層
３７：レジストパターン
３７ａ：開口部
３９：金属板
４０：キャップ層
４２：レジストパターン
４３、４４：シード層
４６：レジストパターン
４６ａ：開口部
４７：積層体
４９：保護膜
６１：レジストパターン
６１ａ、６１ｂ：開口部
６２、６３：貫通孔
１００：回路ウェーハ
１０１：チップ部
１０２：チップリング部
１０３：ダイシング部
２００：回路ウェーハ
Ｐ：探針
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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