(57)【要約】【課題】ネットワーク管理の容易化を実現可能な中継システムおよびスイッチ装置を提供する。【解決手段】下位用ＦＤＢ処理回路２０ｄは、下位用ＦＤＢ（Ｄ）に基づいて、外部下位ポートＰｄの間、または、外部下位ポートＰｄと内部下位ポートＩＮＰｄとの間で非カプセル化フレームを中継する。上位用ＦＤＢ処理回路２０ｕは、上位用ＦＤＢ（Ｕ）に基づいて、外部上位ポートＰｕの間、または、外部上位ポートＰｕと内部上位ポートＩＮＰｕとの間でカプセル化フレームを中継する。外部上位ポートＰｕまたは外部下位ポートＰｄは、ピア装置の対応ポートとＭＣＬＡＧを構成し、内部下位ポートＩＮＰｄは、ピア装置の内部下位ポートとＭＣＬＡＧｉｄを構成し、内部上位ポートＩＮＰｕは、ピア装置の内部上位ポートとＭＣＬＡＧｉｕを構成する。【選択図】図１
2020077994.tif 000002
【特許請求の範囲】
【請求項１】
装置跨ぎのＬＡＧ（Link Aggregation Group）を構成する２台のスイッチ装置を有する中継システムであって、
前記２台のスイッチ装置のそれぞれは、
非カプセル化フレームを用いて装置外部との通信を行う外部下位ポートと、
前記非カプセル化フレームをカプセル化ヘッダでカプセル化したカプセル化フレームを用いて装置外部との通信を行う外部上位ポートと、
自装置との間で装置跨ぎのＬＡＧを構成するスイッチ装置であるピア装置との通信を行うブリッジポートと、
前記非カプセル化フレームを用いて装置内部での通信を行う内部下位ポートと、
前記カプセル化フレームを用いて装置内部での通信を行う内部上位ポートと、
前記非カプセル化フレームに含まれるカスタマ用アドレスと、前記外部下位ポートまたは前記内部下位ポートとの対応関係を保持する下位用ＦＤＢ（Forwarding DataBase）と、
前記カプセル化ヘッダに含まれるカプセル化用アドレスと、前記外部上位ポートまたは前記内部上位ポートとの対応関係を保持する上位用ＦＤＢと、
前記カスタマ用アドレスと前記カプセル化用アドレスとの対応関係を保持するカプセル化テーブルと、
前記内部下位ポートで受信した非カプセル化フレームを、前記カプセル化テーブルに基づいて前記カプセル化フレームに変換して前記内部上位ポートへ中継し、前記内部上位ポートで受信した前記カプセル化フレームを前記非カプセル化フレームに変換して前記内部下位ポートへ中継するカプセル処理回路と、
前記下位用ＦＤＢに基づいて、前記外部下位ポートの間、または、前記外部下位ポートと前記内部下位ポートとの間で前記非カプセル化フレームを中継する下位用ＦＤＢ処理回路と、
前記上位用ＦＤＢに基づいて、前記外部上位ポートの間、または、前記外部上位ポートと前記内部上位ポートとの間で前記カプセル化フレームを中継する上位用ＦＤＢ処理回路と、
を有し、
前記外部上位ポートまたは前記外部下位ポートは、前記ピア装置の前記外部上位ポートまたは前記外部下位ポートと第１のＬＡＧを構成し、
前記内部下位ポートは、前記ピア装置の前記内部下位ポートと第２のＬＡＧを構成し、
前記内部上位ポートは、前記ピア装置の前記内部上位ポートと第３のＬＡＧを構成する、
中継システム。
【請求項２】
請求項１記載の中継システムにおいて、
前記下位用ＦＤＢは、前記カスタマ用アドレスと、前記第２のＬＡＧとの対応関係を保持し、
前記下位用ＦＤＢ処理回路は、自装置に障害が無い場合、前記非カプセル化フレームを前記第２のＬＡＧへ中継する際の分散先を常に自装置の前記内部下位ポートに定める、
中継システム。
【請求項３】
請求項１記載の中継システムにおいて、
前記上位用ＦＤＢは、前記カスタマ用アドレスと、前記第３のＬＡＧとの対応関係を保持し、
前記上位用ＦＤＢ処理回路は、自装置に障害が無い場合、前記カプセル化フレームを前記第３のＬＡＧへ中継する際の分散先を常に自装置の前記内部上位ポートに定める、
中継システム。
【請求項４】
請求項１〜３のいずれか１項に記載の中継システムにおいて、
前記下位用ＦＤＢ処理回路は、前記ピア装置との間で前記下位用ＦＤＢの保持内容を同期する下位用ＦＤＢ同期回路を有し、
前記上位用ＦＤＢ処理回路は、前記ピア装置との間で前記上位用ＦＤＢの保持内容を同期する上位用ＦＤＢ同期回路を有し、
前記カプセル処理回路は、前記ピア装置との間で前記カプセル化テーブルの保持内容を同期するテーブル同期回路を有する、
中継システム。
【請求項５】
請求項１〜３のいずれか１項に記載の中継システムにおいて、
前記第１のＬＡＧを構成するポートの一方は、フレームの送信および受信を許可する送受信許可状態に設定され、
前記第１のＬＡＧを構成するポートの他方は、フレームの受信を許可し、送信を禁止する送信禁止状態に設定される、
中継システム。
【請求項６】
他のスイッチ装置であるピア装置と装置跨ぎのＬＡＧ（Link Aggregation Group）を構成するスイッチ装置であって、
非カプセル化フレームを用いて装置外部との通信を行う外部下位ポートと、
前記非カプセル化フレームをカプセル化ヘッダでカプセル化したカプセル化フレームを用いて装置外部との通信を行う外部上位ポートと、
前記ピア装置との通信を行うブリッジポートと、
前記非カプセル化フレームを用いて装置内部での通信を行う内部下位ポートと、
前記カプセル化フレームを用いて装置内部での通信を行う内部上位ポートと、
前記非カプセル化フレームに含まれるカスタマ用アドレスと、前記外部下位ポートまたは前記内部下位ポートとの対応関係を保持する下位用ＦＤＢ（Forwarding DataBase）と、
前記カプセル化ヘッダに含まれるカプセル化用アドレスと、前記外部上位ポートまたは前記内部上位ポートとの対応関係を保持する上位用ＦＤＢと、
前記カスタマ用アドレスと前記カプセル化用アドレスとの対応関係を保持するカプセル化テーブルと、
前記内部下位ポートで受信した非カプセル化フレームを、前記カプセル化テーブルに基づいて前記カプセル化フレームに変換して前記内部上位ポートへ中継し、前記内部上位ポートで受信した前記カプセル化フレームを前記非カプセル化フレームに変換して前記内部下位ポートへ中継するカプセル処理回路と、
前記下位用ＦＤＢに基づいて、前記外部下位ポートの間、または、前記外部下位ポートと前記内部下位ポートとの間で前記非カプセル化フレームを中継する下位用ＦＤＢ処理回路と、
前記上位用ＦＤＢに基づいて、前記外部上位ポートの間、または、前記外部上位ポートと前記内部上位ポートとの間で前記カプセル化フレームを中継する上位用ＦＤＢ処理回路と、
を有し、
前記外部上位ポートまたは前記外部下位ポートは、前記ピア装置の前記外部上位ポートまたは前記外部下位ポートと第１のＬＡＧを構成し、
前記内部下位ポートは、前記ピア装置の前記内部下位ポートと第２のＬＡＧを構成し、
前記内部上位ポートは、前記ピア装置の前記内部上位ポートと第３のＬＡＧを構成する、
スイッチ装置。
【請求項７】
請求項６記載のスイッチ装置において、
前記下位用ＦＤＢは、前記カスタマ用アドレスと、前記第２のＬＡＧとの対応関係を保持し、
前記下位用ＦＤＢ処理回路は、自装置に障害が無い場合、前記非カプセル化フレームを前記第２のＬＡＧへ中継する際の分散先を常に自装置の前記内部下位ポートに定める、
スイッチ装置。
【請求項８】
請求項６記載のスイッチ装置において、
前記上位用ＦＤＢは、前記カスタマ用アドレスと、前記第３のＬＡＧとの対応関係を保持し、
前記上位用ＦＤＢ処理回路は、自装置に障害が無い場合、前記カプセル化フレームを前記第３のＬＡＧへ中継する際の分散先を常に自装置の前記内部上位ポートに定める、
スイッチ装置。
【請求項９】
請求項６〜８のいずれか１項に記載のスイッチ装置において、
前記下位用ＦＤＢ処理回路は、前記ピア装置との間で前記下位用ＦＤＢの保持内容を同期する下位用ＦＤＢ同期回路を有し、
前記上位用ＦＤＢ処理回路は、前記ピア装置との間で前記上位用ＦＤＢの保持内容を同期する上位用ＦＤＢ同期回路を有し、
前記カプセル処理回路は、前記ピア装置との間で前記カプセル化テーブルの保持内容を同期するテーブル同期回路を有する、
スイッチ装置。
【請求項１０】
請求項６〜８のいずれか１項に記載のスイッチ装置において、
前記第１のＬＡＧを構成するポートの一方は、フレームの送信および受信を許可する送受信許可状態に設定され、
前記第１のＬＡＧを構成するポートの他方は、フレームの受信を許可し、送信を禁止する送信禁止状態に設定される、
スイッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中継システムおよびスイッチ装置に関し、例えば、２台のスイッチ装置を用いた装置冗長方式が適用される中継システムに関する。
【背景技術】
【０００２】
特許文献１には、２台のスイッチ装置の各ポートが装置跨ぎのＬＡＧ（Link Aggregation Group）であるＭＣＬＡＧ（Multi Chassis LAG）を構成した中継システムが示される。２台のスイッチ装置の内の一方のＭＣＬＡＧ用ポートは、アクティブ状態に設定され、他方のＭＣＬＡＧ用ポートは、スタンバイ状態に設定される。スタンバイ状態に設定されたＭＣＬＡＧ用ポートは、設定に応じて、フレームの送受信を禁止するか、または、フレームの送信のみを禁止（受信のみを許可）する。また、２台のスイッチ装置のそれぞれは、ＭＣＬＡＧ用ポートでフレームを受信した場合、当該フレームの送信元ＭＡＣアドレスを、ＭＣＬＡＧ識別子に対応付けてＦＤＢ（Forwarding DataBase）に学習する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２０１７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、通信キャリア等では、フレームの中継経路等を含めて詳細なネットワーク管理を行いたい場合がある。フレームの中継経路を把握できるようにするためには、例えば、特許文献１に示されるように、ＭＣＬＡＧを構成する２台のスイッチ装置の内の一方のＭＣＬＡＧ用ポートをアクティブ状態に、他方をスタンバイ状態に設定することが有益となる。明細書では、このようにＭＣＬＡＧを構成する２台のスイッチ装置をＭＣＬＡＧ装置と呼ぶ。
【０００５】
また、ＭＡＣ（Media Access Control）フレームをＭＡＣフレームでカプセル化するＭＡＣ−ｉｎ−ＭＡＣ方式に対応するスイッチ装置が知られている。ここで、例えば、ＭＣＬＡＧ装置にＭＡＣ−ｉｎ−ＭＡＣ方式を適用した場合で、ＭＣＬＡＧ用ポートでカプセル化フレームを受信した場合を想定する。この場合、ある端末からのカプセル化フレームをアクティブ状態またはスタンバイ（受信のみを許可）状態のいずれのＭＣＬＡＧ用ポートで受信したかに応じて、その後、当該端末を宛先とする非カプセル化フレームに対するＭＣＬＡＧ装置内での中継経路が変化する恐れがある。
【０００６】
具体的には、ＭＣＬＡＧ装置において、当該端末を宛先とする非カプセル化フレームを受信ポートからアクティブ状態のＭＣＬＡＧ用ポートへ中継する際に、カプセル化を実行するスイッチ装置が適宜変化する場合がある。その結果、フレームの中継経路を十分に把握することが困難となり、ネットワーク管理を十分に行えない恐れがある。
【０００７】
本発明は、このようなことに鑑みてなされたものであり、その目的の一つは、ネットワーク管理の容易化を実現可能な中継システムおよびスイッチ装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１０】
本実施の形態による中継システムは、ＭＣＬＡＧを構成する２台のスイッチ装置を有する。２台のスイッチ装置のそれぞれは、外部下位ポートと、外部上位ポートと、ブリッジポートと、内部下位ポートと、内部上位ポートと、下位用ＦＤＢと、上位用ＦＤＢと、カプセル化テーブルと、カプセル処理回路と、下位用ＦＤＢ処理回路と、上位用ＦＤＢ処理回路とを有する。外部下位ポートは、非カプセル化フレームを用いて装置外部との通信を行い、外部上位ポートは、カプセル化フレームを用いて装置外部との通信を行う。ブリッジポートは、自装置との間でＭＣＬＡＧを構成するスイッチ装置であるピア装置との通信を行う。内部下位ポートは、非カプセル化フレームを用いて装置内部での通信を行い、内部上位ポートは、カプセル化フレームを用いて装置内部での通信を行う。下位用ＦＤＢは、カスタマ用アドレスと、外部下位ポートまたは内部下位ポートとの対応関係を保持し、上位用ＦＤＢは、カプセル化用アドレスと、外部上位ポートまたは内部上位ポートとの対応関係を保持する。カプセル化テーブルは、カスタマ用アドレスとカプセル化用アドレスとの対応関係を保持する。カプセル処理回路は、内部下位ポートで受信した非カプセル化フレームを、カプセル化テーブルに基づいてカプセル化フレームに変換して内部上位ポートへ中継し、内部上位ポートで受信したカプセル化フレームを非カプセル化フレームに変換して内部下位ポートへ中継する。下位用ＦＤＢ処理回路は、下位用ＦＤＢに基づいて、外部下位ポートの間、または、外部下位ポートと内部下位ポートとの間で非カプセル化フレームを中継し、上位用ＦＤＢ処理回路は、上位用ＦＤＢに基づいて、外部上位ポートの間、または、外部上位ポートと内部上位ポートとの間でカプセル化フレームを中継する。ここで、外部上位ポートまたは外部下位ポートは、ピア装置の外部上位ポートまたは外部下位ポートと第１のＬＡＧを構成し、内部下位ポートは、ピア装置の内部下位ポートと第２のＬＡＧを構成し、内部上位ポートは、ピア装置の内部上位ポートと第３のＬＡＧを構成する。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、装置冗長方式が適用された中継システムおよびスイッチ装置において、ネットワーク管理の容易化が可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１によるスイッチ装置の構成例を示す概略図である。
【図２】本発明の実施の形態１による中継システムの構成例および動作例を示す概略図である。
【図３】図２に続く動作例を示す概略図である。
【図４】図２の場合とは異なる動作例を示す概略図である。
【図５】図４に続く動作例を示す概略図である。
【図６】本発明の実施の形態２による中継システムの構成例および動作例を示す概略図である。
【図７】図６に続く動作例を示す概略図である。
【図８】本発明の比較例となるスイッチ装置の構成例を示す概略図である。
【図９】図８のスイッチ装置で中継されるフレームの構造例を示す概略図である。
【図１０】本発明の比較例となる中継システムの構成例および動作例を示す概略図である。
【図１１】図１０に続く動作例を示す概略図である。
【図１２】図１０の場合とは異なる動作例を示す概略図である。
【図１３】図１２に続く動作例を示す概略図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
《スイッチ装置（比較例）の構成》
まず、実施の形態１のスイッチ装置の説明に先立ち、比較例となるスイッチ装置について説明する。図８は、本発明の比較例となるスイッチ装置の構成例を示す概略図である。図９は、図８のスイッチ装置で中継されるフレームの構造例を示す概略図である。図８に示すスイッチ装置ＳＷ’は、例えば、ＯＳＩ参照モデルのレイヤ２（Ｌ２）に基づくフレーム（パケット）を中継するＬ２スイッチや、レイヤ３（Ｌ３）に基づくフレーム（パケット）を中継するＬ３スイッチ等である。明細書では、スイッチ装置ＳＷ’がＬ２スイッチである場合を例とする。
【００１５】
スイッチ装置ＳＷ’は、他のスイッチ装置であるピア装置と装置跨ぎのＬＡＧ（すなわちＭＣＬＡＧ）を構成する装置であり、かつ、ＭＡＣ−ｉｎ−ＭＡＣ方式が適用される装置である。ＭＡＣ−ｉｎ−ＭＡＣ方式として、例えば、ＥｏＥ（Ethernet over Ethernet）方式や、ＩＥＥＥ  ８０２．１ａｈ等に基づくＰＢＢ（Provider Backbone Bridges）方式等が知られている。
【００１６】
スイッチ装置ＳＷ’は、外部上位ポートＰｕ［１］〜Ｐｕ［ｎ］と、外部下位ポートＰｄ［１］〜Ｐｄ［ｍ］と、ブリッジポートＰｂとを有する。明細書では、複数の外部上位ポートＰｕ［１］〜Ｐｕ［ｎ］と総称して外部上位ポートＰｕと呼び、複数の外部下位ポートＰｄ［１］〜Ｐｄ［ｍ］を総称して外部下位ポートＰｄと呼ぶ。外部上位ポートＰｕは、カプセル化フレームを用いて装置外部との通信を行う。外部下位ポートＰｄは、非カプセル化フレームを用いて装置外部との通信を行う。ブリッジポートＰｂは、ピア装置との通信を行う。
【００１７】
図９に示されるように、非カプセル化フレームＦＲｎは、ヘッダ１３およびデータＤＡＴを含む。ヘッダ１３には、宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）および送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）を含み、詳細には、図示しないＶＬＡＮを表す各種タグや、フレームタイプを表す識別子等も含む。カプセル化フレームＦＲｃは、当該非カプセル化フレームＦＲｎをカプセル化ヘッダ１４でカプセル化した構造を備える。カプセル化ヘッダ１４は、宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）、送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）および各種タグ（図示せず）を含む。
【００１８】
また、スイッチ装置ＳＷ’は、図８に示されるように、中継処理回路［１］１５’と、中継処理回路［２］１６’と、上位用ＦＤＢ（Ｕ）と、下位用ＦＤＢ（Ｄ）と、カプセル化テーブルＣＴＢＬと、ＭＣＬＡＧ制御回路１７と、ＭＣＬＡＧ設定テーブル１８とを備える。ＭＣＬＡＧ設定テーブル１８は、例えば、ＭＣＬＡＧを構成するメンバポートの情報を保持する。
【００１９】
例えば、外部上位ポートＰｕ［１］がピア装置の外部上位ポートＰｕ［１］とＭＣＬＡＧｕ１を構成した場合、ＭＣＬＡＧ設定テーブル１８は、ＭＣＬＡＧｕ１と、そのメンバポート（スイッチ装置ＳＷ’およびピア装置の外部上位ポートＰｕ［１］）との対応関係を保持する。また、外部下位ポートＰｄ［１］がピア装置の外部下位ポートＰｄ［１］とＭＣＬＡＧｄ１を構成した場合、ＭＣＬＡＧ設定テーブル１８は、ＭＣＬＡＧｄ１と、そのメンバポート（スイッチ装置ＳＷ’およびピア装置の外部下位ポートＰｄ［１］）との対応関係を保持する。ＭＣＬＡＧ制御回路１７は、例えば、各ＭＣＬＡＧのメンバポートの障害有無を監視し、障害有無に応じた経路制御（ポートの開閉制御等）などを行う。
【００２０】
カプセル化テーブルＣＴＢＬは、カスタマ用アドレスＣＭＡＣとカプセル化用アドレスＢＭＡＣとの対応関係を保持する。中継処理回路［２］１６’は、非カプセル化フレームＦＲｎを用いて装置内部での通信を行う内部下位ポートＩＮＰｄと、カプセル化フレームＦＲｃを用いて装置内部での通信を行う内部上位ポートＩＮＰｕと、カプセル処理回路２５’とを備える。
【００２１】
カプセル処理回路２５’は、内部下位ポートＩＮＰｄで受信した非カプセル化フレームＦＲｎを、カプセル化テーブルＣＴＢＬに基づいてカプセル化フレームＦＲｃに変換（カプセル化）して内部上位ポートＩＮＰｕへ中継する。また、カプセル処理回路２５’は、内部上位ポートＩＮＰｕで受信したカプセル化フレームＦＲｃを非カプセル化フレームＦＲｎに変換（デカプセル化）して内部下位ポートＩＮＰｄへ中継する。
【００２２】
中継処理回路［１］１５’は、インタフェース回路１９と、上位用ＦＤＢ処理回路２０ｕ’と、下位用ＦＤＢ処理回路２０ｄ’とを有する。インタフェース回路１９は、複数のポート（Ｐｕ［１］〜Ｐｕ［ｎ］，Ｐｄ［１］〜Ｐｄ［ｍ］，Ｐｂ）のいずれかでフレームを受信した際に、受信したポートの識別子（受信ポート識別子と呼ぶ）をフレームに付加し、それを上位用ＦＤＢ処理回路２０ｕ’または下位用ＦＤＢ処理回路２０ｄ’へ送信する。
【００２３】
具体的には、インタフェース回路１９は、外部上位ポートＰｕでカプセル化フレームＦＲｃを受信した際には、当該カプセル化フレームＦＲｃを上位用ＦＤＢ処理回路２０ｕ’へ送信する。また、インタフェース回路１９は、外部下位ポートＰｄで非カプセル化フレームＦＲｎを受信した際には、当該非カプセル化フレームＦＲｎを下位用ＦＤＢ処理回路２０ｄ’へ送信する。さらに、インタフェース回路１９は、上位用ＦＤＢ処理回路２０ｕ’または下位用ＦＤＢ処理回路２０ｄ’からのフレームを、当該フレームに付加された宛先ポート識別子（後述）に基づき、対応するポートに送信する。
【００２４】
上位用ＦＤＢ（Ｕ）は、カプセル化フレームＦＲｃのカプセル化ヘッダ１４に含まれるカプセル化用アドレスＢＭＡＣと、外部上位ポートＰｕまたは内部上位ポートＩＮＰｕとの対応関係を保持する。下位用ＦＤＢ（Ｄ）は、非カプセル化フレームＦＲｎに含まれるカスタマ用アドレスＣＭＡＣと、外部下位ポートＰｄまたは内部下位ポートＩＮＰｄとの対応関係を保持する。
【００２５】
上位用ＦＤＢ処理回路２０ｕ’は、上位用ＦＤＢ（Ｕ）に基づいて、外部上位ポートＰｕの間、または、外部上位ポートＰｕと内部上位ポートＩＮＰｕとの間でカプセル化フレームＦＲｃを中継する。下位用ＦＤＢ処理回路２０ｄ’は、下位用ＦＤＢ（Ｄ）に基づいて、外部下位ポートＰｄの間、または、外部下位ポートＰｄと内部下位ポートＩＮＰｄとの間で非カプセル化フレームＦＲｎを中継する。詳細には、上位用ＦＤＢ処理回路２０ｕ’および下位用ＦＤＢ処理回路２０ｄ’のそれぞれは、対応するＦＤＢの学習および検索を行う。
【００２６】
上位用ＦＤＢ（Ｕ）の学習に際し、上位用ＦＤＢ処理回路２０ｕ’は、外部上位ポートＰｕからインタフェース回路１９を介して受信したカプセル化フレームＦＲｃの送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）を、当該フレームに付加された受信ポート識別子に対応付けて上位用ＦＤＢ（Ｕ）に学習する。また、上位用ＦＤＢ処理回路２０ｕ’は、中継処理回路［２］１６’から内部上位ポートＩＮＰｕを介して受信したカプセル化フレームＦＲｃの送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）を、当該内部上位ポートＩＮＰｕの識別子に対応付けて上位用ＦＤＢ（Ｕ）に学習する。すなわち、上位用ＦＤＢ処理回路２０ｕ’は、内部上位ポートＩＮＰｕを、外部上位ポートＰｕと同様に受信ポート（または宛先ポート）として取り扱う。
【００２７】
一方、上位用ＦＤＢ（Ｕ）の検索に際し、上位用ＦＤＢ処理回路２０ｕ’は、受信したカプセル化フレームＦＲｃの宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）を検索キーとして上位用ＦＤＢ（Ｕ）を検索し、対応するポート識別子（ヒットしたＦＤＢエントリのポート識別子）を取得する。上位用ＦＤＢ処理回路２０ｕ’は、取得したポート識別子が内部上位ポートＩＮＰｕの識別子の場合、対象のカプセル化フレームＦＲｃを内部上位ポートＩＮＰｕへ中継する。上位用ＦＤＢ処理回路２０ｕ’は、取得したポート識別子が外部上位ポートＰｕの識別子の場合、対象のカプセル化フレームＦＲｃに、取得したポート識別子（すなわち宛先ポート識別子）を付加してインタフェース回路１９へ送信する。
【００２８】
下位用ＦＤＢ（Ｄ）の学習に際し、下位用ＦＤＢ処理回路２０ｄ’は、外部下位ポートＰｄからインタフェース回路１９を介して受信した非カプセル化フレームＦＲｎの送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）を、当該フレームに付加された受信ポート識別子に対応付けて下位用ＦＤＢ（Ｄ）に学習する。また、下位用ＦＤＢ処理回路２０ｄ’は、中継処理回路［２］１６’から内部下位ポートＩＮＰｄを介して受信した非カプセル化フレームＦＲｎの送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）を、当該内部下位ポートＩＮＰｄの識別子に対応付けて下位用ＦＤＢ（Ｄ）に学習する。すなわち、下位用ＦＤＢ処理回路２０ｄ’は、内部下位ポートＩＮＰｄを、外部下位ポートＰｄと同様に受信ポート（または宛先ポート）として取り扱う。
【００２９】
一方、下位用ＦＤＢ（Ｄ）の検索に際し、下位用ＦＤＢ処理回路２０ｄ’は、受信した非カプセル化フレームＦＲｎの宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）を検索キーとして下位用ＦＤＢ（Ｄ）を検索し、対応するポート識別子（ヒットしたＦＤＢエントリのポート識別子）を取得する。下位用ＦＤＢ処理回路２０ｄ’は、取得したポート識別子が内部下位ポートＩＮＰｄの識別子の場合、対象の非カプセル化フレームＦＲｎを内部下位ポートＩＮＰｄへ中継する。下位用ＦＤＢ処理回路２０ｄ’は、取得したポート識別子が外部下位ポートＰｄの識別子の場合、対象の非カプセル化フレームＦＲｎに、取得したポート識別子（すなわち宛先ポート識別子）を付加してインタフェース回路１９へ送信する。
【００３０】
また、上位用ＦＤＢ処理回路２０ｕ’は、ピア装置との間で上位用ＦＤＢ（Ｕ）の保持内容を同期する上位用ＦＤＢ同期回路２１ｕを有する。具体例として、上位用ＦＤＢ同期回路２１ｕは、カプセル化フレームＦＲｃを受信した際に、当該カプセル化フレームＦＲｃのカプセル化ヘッダ１４および受信ポート識別子を含む学習用フレームを生成し、それをブリッジポートＰｂを介してピア装置の上位用ＦＤＢ同期回路２１ｕへ送信する。ピア装置の上位用ＦＤＢ同期回路２１ｕは、当該学習用フレームに基づき上位用ＦＤＢ（Ｕ）の学習を行う。
【００３１】
同様に、下位用ＦＤＢ処理回路２０ｄ’は、ピア装置との間で下位用ＦＤＢ（Ｄ）の保持内容を同期する下位用ＦＤＢ同期回路２１ｄを有する。具体例として、下位用ＦＤＢ同期回路２１ｄは、非カプセル化フレームＦＲｎを受信した際に、当該非カプセル化フレームＦＲｎのヘッダ１３および受信ポート識別子を含む学習用フレームを生成し、それをブリッジポートＰｂを介してピア装置の下位用ＦＤＢ同期回路２１ｄへ送信する。ピア装置の下位用ＦＤＢ同期回路２１ｄは、当該学習用フレームに基づき下位用ＦＤＢ（Ｄ）の学習を行う。
【００３２】
《中継システム（比較例）の構成および動作》
図１０は、本発明の比較例となる中継システムの構成例および動作例を示す概略図である。図１１は、図１０に続く動作例を示す概略図である。図１０には、装置跨ぎのＬＡＧ（ＭＣＬＡＧ）を構成する２台のスイッチ装置ＳＷ’１，ＳＷ’２が示される。スイッチ装置ＳＷ’１，ＳＷ’２のそれぞれは、図８に示したような構成を有する。この例では、スイッチ装置ＳＷ’１，ＳＷ’２の各外部上位ポートＰｕ［１］は、ＭＣＬＡＧｕ１を構成する。
【００３３】
スイッチ装置ＳＷ’１の外部上位ポートＰｕ［１］は、アクティブ状態ＡＣＴに設定され、スイッチ装置ＳＷ’２の外部上位ポートＰｕ［１］は、スタンバイ状態ＳＢＹに設定される。これに伴い、スイッチ装置ＳＷ’１の外部上位ポートＰｕ［１］は、フレームの送信および受信を許可する送受信許可状態ＦＷに設定され、スイッチ装置ＳＷ’２の外部上位ポートＰｕ［１］は、フレームの受信を許可し、送信を禁止する送信禁止状態ＴＢＫに設定される。このようなポートの状態設定は、例えば、図８のＭＣＬＡＧ制御回路１７によって行われる。
【００３４】
スイッチ装置ＳＷ’１，ＳＷ’２の各外部上位ポートＰｕ［１］，Ｐｕ［２］は、上位ネットワーク１０に接続され、各外部下位ポートＰｄ［１］，Ｐｄ［２］は、下位ネットワーク１１に接続される。例えば、ＰＢＢ方式の場合、上位ネットワーク１０は、ＰＢＢ網に該当し、下位ネットワーク１１は、ＰＢ（Provider Bridge）網またはカスタマ網に該当する。ここで、図１０に示されるように、ＭＣＬＡＧｕ１を構成する送受信許可状態ＦＷ（アクティブ状態ＡＣＴ）のポート（スイッチ装置ＳＷ’１の外部上位ポートＰｕ［１］）でカプセル化フレームＦＲｃ１が受信された場合を想定する。
【００３５】
カプセル化フレームＦＲｃ１において、送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）は“ＭＡ１”であり、送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）は“ＢＡ１”である。また、宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）および宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）は、それぞれ、マルチキャストアドレス“ＭＣ”である。なお、宛先が“ＭＣ”である場合とＦＤＢの検索結果がミスヒットである場合とは、実質的に等価である。また、この例では、スイッチ装置ＳＷ’１，ＳＷ’２の各ポートは、同一のフラッディングドメイン（ＶＬＡＮ）に属するものとする。
【００３６】
スイッチ装置ＳＷ’１の上位用ＦＤＢ処理回路２０ｕ’は、カプセル化フレームＦＲｃ１をＭＣＬＡＧｕ１で受信し、当該フレームの送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）“ＢＡ１”を、受信ポート識別子｛ＭＣＬＡＧｕ１｝に対応付けて上位用ＦＤＢ（Ｕ）に学習する。明細書では、このように｛ＡＡ｝はＡＡの識別子を表すものとする。スイッチ装置ＳＷ’１の上位用ＦＤＢ処理回路２０ｕ’は、当該フレームの宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）が“ＭＣ”であるため、例えば、予め定めたフラッディングテーブル等に基づき、当該フレームを外部上位ポートＰｕ［２］、ブリッジポートＰｂおよび内部上位ポートＩＮＰｕ１へそれぞれ中継する。
【００３７】
また、スイッチ装置ＳＷ’１の上位用ＦＤＢ同期回路２１ｕは、カプセル化フレームＦＲｃ１に基づく学習用フレーム（例えば、カプセル化ヘッダ１４に受信ポート識別子｛ＭＣＬＡＧｕ１｝を付加したフレーム）を生成し、スイッチ装置ＳＷ’２の上位用ＦＤＢ同期回路２１ｕに向けて送信する。スイッチ装置ＳＷ’２の上位用ＦＤＢ同期回路２１ｕは、当該学習用フレームに基づき、上位用ＦＤＢ（Ｕ）に、カプセル化用アドレスＢＭＡＣ“ＢＡ１”と受信ポート識別子｛ＭＣＬＡＧｕ１｝との対応関係を学習する。
【００３８】
スイッチ装置ＳＷ’１のカプセル処理回路２５’は、内部上位ポートＩＮＰｕ１で受信したカプセル化フレームＦＲｃ１を非カプセル化フレームＦＲｎ１に変換して、内部下位ポートＩＮＰｄ１へ中継する。この際に、カプセル処理回路２５’は、カプセル化フレームＦＲｃ１に含まれる送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）“ＢＡ１”と送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）“ＭＡ１”との対応関係をカプセル化テーブルＣＴＢＬに登録する。
【００３９】
スイッチ装置ＳＷ’１の下位用ＦＤＢ処理回路２０ｄ’は、スイッチ装置ＳＷ’１の内部下位ポートＩＮＰｄ１からの非カプセル化フレームＦＲｎ１を受信し、当該フレームの送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）“ＭＡ１”を、当該内部下位ポートＩＮＰｄ１に対応付けて下位用ＦＤＢ（Ｄ）に学習する。スイッチ装置ＳＷ’１の下位用ＦＤＢ処理回路２０ｄ’は、当該フレームの宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）が“ＭＣ”であるため、例えば、予め定めたフラッディングテーブル等に基づき、当該フレームを外部下位ポートＰｄ［１］，Ｐｄ［２］およびブリッジポートＰｂへそれぞれ中継する。
【００４０】
また、スイッチ装置ＳＷ’１の下位用ＦＤＢ同期回路２１ｄは、非カプセル化フレームＦＲｎ１に基づく学習用フレーム（例えば、ヘッダ１３に受信ポート識別子｛ＩＮＰｄ１｝を付加したフレーム）を生成し、スイッチ装置ＳＷ’２の下位用ＦＤＢ同期回路２１ｄに向けて送信する。スイッチ装置ＳＷ’２の下位用ＦＤＢ同期回路２１ｄは、当該学習用フレームに基づき、下位用ＦＤＢ（Ｄ）に、カスタマ用アドレスＣＭＡＣ“ＭＡ１”と受信ポート識別子｛ＩＮＰｄ１｝（すなわち、スイッチ装置ＳＷ’１の内部下位ポートＩＮＰｄ１）との対応関係を学習する。
【００４１】
スイッチ装置ＳＷ’２は、ブリッジポートＰｂで、前述した各学習用フレームに加えて、スイッチ装置ＳＷ’１の上位用ＦＤＢ処理回路２０ｕ’からのカプセル化フレームＦＲｃ１と、下位用ＦＤＢ処理回路２０ｄ’からの非カプセル化フレームＦＲｎ１とを受信する。スイッチ装置ＳＷ’２の上位用ＦＤＢ処理回路２０ｕ’は、受信したカプセル化フレームＦＲｃ１の宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）が“ＭＣ”であるため、予め定めたフラッディングテーブル等に基づき、当該フレームを外部上位ポートＰｕ［１］，Ｐｕ［２］へそれぞれ中継する。
【００４２】
この際に、スイッチ装置ＳＷ’２の上位用ＦＤＢ処理回路２０ｕ’は、ブリッジポートＰｂで受信したフレームに対しては、内部上位ポートＩＮＰｕ２へのフラッディング中継を行わない。また、ここでは、スイッチ装置ＳＷ’２の外部上位ポートＰｕ［１］は、ＭＣＬＡＧｕ１に伴い送信禁止状態ＴＢＫに設定される。このため、スイッチ装置ＳＷ’２の上位用ＦＤＢ処理回路２０ｕ’は、受信したカプセル化フレームＦＲｃ１を外部上位ポートＰｕ［２］のみに中継する。なお、当該上位用ＦＤＢ処理回路２０ｕ’は、例えば、ブリッジポートＰｂで受信した学習用フレームを除くフレームに対しては、上位用ＦＤＢ（Ｕ）の学習を行わなくてもよい。
【００４３】
同様に、スイッチ装置ＳＷ’２の下位用ＦＤＢ処理回路２０ｄ’は、受信した非カプセル化フレームＦＲｎ１の宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）が“ＭＣ”であるため、予め定めたフラッディングテーブル等に基づき、当該フレームを外部下位ポートＰｄ［１］，Ｐｄ［２］へそれぞれ中継する。この際に、スイッチ装置ＳＷ’２の下位用ＦＤＢ処理回路２０ｄ’は、ブリッジポートＰｂで受信したフレームに対しては、内部下位ポートＩＮＰｄ２へのフラッディング中継を行わない。また、当該下位用ＦＤＢ処理回路２０ｄ’は、ブリッジポートＰｂで受信した学習用フレームを除くフレームに対しては、下位用ＦＤＢ（Ｄ）の学習を行わなくてもよい。
【００４４】
図１０のようにして各ＦＤＢの学習およびカプセル化テーブルＣＴＢＬの登録が行われたのち、図１１に示されるように、スイッチ装置ＳＷ’２が、下位ネットワーク１１からの非カプセル化フレームＦＲｎ２を外部下位ポートＰｄ［１］で受信した場合を想定する。非カプセル化フレームＦＲｎ２において、送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）は“ＭＡ２”であり、宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）は“ＭＡ１”である。
【００４５】
スイッチ装置ＳＷ’２の下位用ＦＤＢ処理回路２０ｄ’は、非カプセル化フレームＦＲｎ２を外部下位ポートＰｄ［１］で受信し、当該フレームの送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）“ＭＡ２”を受信ポート識別子｛Ｐｄ［１］｝に対応付けて下位用ＦＤＢ（Ｄ）に学習する。下位用ＦＤＢ処理回路２０ｄ’は、当該フレームの宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）“ＭＡ１”を検索キーとして下位用ＦＤＢ（Ｄ）を検索し、スイッチ装置ＳＷ’１の内部下位ポートＩＮＰｄ１を表す宛先ポート識別子｛ＩＮＰｄ１｝を取得する。これに応じて、当該下位用ＦＤＢ処理回路２０ｄ’は、当該フレームをブリッジポートＰｂへ中継する。
【００４６】
また、スイッチ装置ＳＷ’２の下位用ＦＤＢ同期回路２１ｄは、非カプセル化フレームＦＲｎ２に基づく学習用フレーム（例えば、ヘッダ１３に自装置（ＳＷ’２）の識別子を含めた受信ポート識別子｛Ｐｄ［１］／ＳＷ’２｝を付加したフレーム）を生成し、スイッチ装置ＳＷ’１の下位用ＦＤＢ同期回路２１ｄに向けて送信する。スイッチ装置ＳＷ’１の下位用ＦＤＢ同期回路２１ｄは、当該学習用フレームに基づき、下位用ＦＤＢ（Ｄ）に、カスタマ用アドレスＣＭＡＣ“ＭＡ１”と受信ポート識別子｛Ｐｄ［１］／ＳＷ’２｝との対応関係を学習する。
【００４７】
スイッチ装置ＳＷ’１の下位用ＦＤＢ処理回路２０ｄ’は、スイッチ装置ＳＷ’２の下位用ＦＤＢ処理回路２０ｄ’からの非カプセル化フレームＦＲｎ２をブリッジポートＰｂを介して受信する。スイッチ装置ＳＷ’１の下位用ＦＤＢ処理回路２０ｄ’は、当該フレームの宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）“ＭＡ１”を検索キーとして下位用ＦＤＢ（Ｄ）を検索し、宛先ポート識別子｛ＩＮＰｄ１｝を取得する。これに応じて、当該下位用ＦＤＢ処理回路２０ｄ’は、当該フレームを内部下位ポートＩＮＰｄ１へ中継する。なお、当該下位用ＦＤＢ処理回路２０ｄ’は、ブリッジポートＰｂで受信した非カプセル化フレームＦＲｎ２に対しては、ＦＤＢの学習を行わなくてもよい。
【００４８】
スイッチ装置ＳＷ’１のカプセル処理回路２５’は、内部下位ポートＩＮＰｄ１で受信した非カプセル化フレームＦＲｎ２を、カプセル化テーブルＣＴＢＬに基づきカプセル化フレームＦＲｃ２に変換して内部上位ポートＩＮＰｕ１へ中継する。具体的には、当該カプセル処理回路２５’は、非カプセル化フレームＦＲｎ２の宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）“ＭＡ１”を検索キーとしてカプセル化テーブルＣＴＢＬを検索することで、宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）“ＢＡ１”を定める。また、当該カプセル処理回路２５’は、送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）を、予め設定されたＭＣＬＡＧ装置（ＳＷ’１，ＳＷ’２）のカプセル化用アドレスＢＭＡＣ“ＢＡ０”に定める。
【００４９】
スイッチ装置ＳＷ’１の上位用ＦＤＢ処理回路２０ｕ’は、スイッチ装置ＳＷ’１の内部上位ポートＩＮＰｕ１からのカプセル化フレームＦＲｃ２を受信し、当該フレームの送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）“ＢＡ０”を、当該内部上位ポートＩＮＰｕ１に対応付けて上位用ＦＤＢ（Ｕ）に学習する。スイッチ装置ＳＷ’１の上位用ＦＤＢ処理回路２０ｕ’は、当該フレームの宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）“ＢＡ１”を検索キーとして上位用ＦＤＢ（Ｕ）を検索し、宛先ポート識別子｛ＭＣＬＡＧｕ１｝を取得する。これに応じて、スイッチ装置ＳＷ’１の上位用ＦＤＢ処理回路２０ｕ’は、当該フレームを、ＭＣＬＡＧｕ１における送受信許可状態ＦＷのポートである自装置の外部上位ポートＰｕ［１］へ中継する。
【００５０】
また、スイッチ装置ＳＷ’１の上位用ＦＤＢ同期回路２１ｕは、カプセル化フレームＦＲｃ２に基づく学習用フレーム（例えば、カプセル化ヘッダ１４に受信ポート識別子｛ＩＮＰｕ１｝を付加したフレーム）を生成し、スイッチ装置ＳＷ’２の上位用ＦＤＢ同期回路２１ｕに向けて送信する。スイッチ装置ＳＷ’２の上位用ＦＤＢ同期回路２１ｕは、当該学習用フレームに基づき、上位用ＦＤＢ（Ｕ）に、カプセル化用アドレスＢＭＡＣ“ＢＡ０”と受信ポート識別子｛ＩＮＰｕ１｝（すなわち、スイッチ装置ＳＷ’１の内部上位ポートＩＮＰｕ１）との対応関係を学習する。
【００５１】
図１２は、図１０の場合とは異なる動作例を示す概略図である。図１３は、図１２に続く動作例を示す概略図である。図１２では、図１０の場合と異なり、ＭＣＬＡＧｕ１を構成する送信禁止状態ＴＢＫ（スタンバイ状態ＳＢＹ）のポート（スイッチ装置ＳＷ’２の外部上位ポートＰｕ［１］）でカプセル化フレームＦＲｃ１が受信されている。この場合、図１０で説明したスイッチ装置ＳＷ’１の動作とスイッチ装置ＳＷ’２の動作を入れ替えたような動作が行われる。
【００５２】
このような動作に伴い、スイッチ装置ＳＷ’１，ＳＷ’２の下位用ＦＤＢ（Ｄ）は、カスタマ用アドレスＣＭＡＣ“ＭＡ１”を、図１０の場合と異なり、スイッチ装置ＳＷ’２の内部下位ポートＩＮＰｄ２に対応付けて保持する。また、スイッチ装置ＳＷ’１の上位ＦＤＢ処理回路２０ｕ’は、ブリッジポートＰｂを介してスイッチ装置ＳＷ’２の上位ＦＤＢ処理回路２０ｕ’から受信したカプセル化フレームＦＲｃ１を、折り返し防止機能によって自装置の上位外部ポートＰｕ［１］へは中継しない。折り返し防止機能は、ＭＣＬＡＧｕ１で受信したフレームがＭＣＬＡＧｕ１から折り返して送信されないように制御する。
【００５３】
図１２のようにして各ＦＤＢの学習が行われたのち、図１３に示されるように、スイッチ装置ＳＷ’２が、図１１の場合と同様に、下位ネットワーク１１からの非カプセル化フレームＦＲｎ２を外部下位ポートＰｄ［１］で受信した場合を想定する。スイッチ装置ＳＷ’２の下位用ＦＤＢ処理回路２０ｄ’は、非カプセル化フレームＦＲｎ２を外部下位ポートＰｄ［１］で受信し、当該フレームの送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）“ＭＡ２”を受信ポート識別子｛Ｐｄ［１］｝に対応付けて下位用ＦＤＢ（Ｄ）に学習する。
【００５４】
スイッチ装置ＳＷ’２の下位用ＦＤＢ処理回路２０ｄ’は、非カプセル化フレームＦＲｎ２の宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）“ＭＡ１”を検索キーとして下位用ＦＤＢ（Ｄ）を検索し、スイッチ装置ＳＷ’２の内部下位ポートＩＮＰｄ２を表す宛先ポート識別子｛ＩＮＰｄ２｝を取得する。これに応じて、当該下位用ＦＤＢ処理回路２０ｄ’は、図１１の場合と異なり、当該フレームをスイッチ装置ＳＷ’２の内部下位ポートＩＮＰｄ２へ中継する。また、スイッチ装置ＳＷ’１，ＳＷ’２の下位用ＦＤＢ同期回路２１ｄは、図１１の場合と同様にして、下位用ＦＤＢ（Ｄ）の同期を行う。
【００５５】
スイッチ装置ＳＷ’２のカプセル処理回路２５’は、図１１の場合と同様にして、内部下位ポートＩＮＰｄ２で受信した非カプセル化フレームＦＲｎ２を、カプセル化フレームＦＲｃ２に変換して内部上位ポートＩＮＰｕ２へ中継する。スイッチ装置ＳＷ’２の上位用ＦＤＢ処理回路２０ｕ’は、内部上位ポートＩＮＰｕ２からのカプセル化フレームＦＲｃ２を受信し、当該フレームの送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）“ＢＡ０”を、当該内部上位ポートＩＮＰｕ２に対応付けて上位用ＦＤＢ（Ｕ）に学習する。
【００５６】
スイッチ装置ＳＷ’２の上位用ＦＤＢ処理回路２０ｕ’は、カプセル化フレームＦＲｃ２の宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）“ＢＡ１”を検索キーとして上位用ＦＤＢ（Ｕ）を検索し、宛先ポート識別子｛ＭＣＬＡＧｕ１｝を取得する。ここで、スイッチ装置ＳＷ’２の上位用ＦＤＢ処理回路２０ｕ’は、ＭＣＬＡＧｕ１を構成する自装置のポート（外部上位ポートＰｕ［１］）が送信禁止状態ＴＢＫであるため、カプセル化フレームＦＲｃ２をブリッジポートＰｂへ中継する。また、スイッチ装置ＳＷ’１，ＳＷ’２の上位用ＦＤＢ同期回路２１ｕは、図１１の場合と同様にして、上位用ＦＤＢ（Ｕ）の同期を行う。
【００５７】
スイッチ装置ＳＷ’１の上位用ＦＤＢ処理回路２０ｕ’は、スイッチ装置ＳＷ’２の上位用ＦＤＢ処理回路２０ｕ’からのカプセル化フレームＦＲｃ２をブリッジポートＰｂを介して受信する。スイッチ装置ＳＷ’１の上位用ＦＤＢ処理回路２０ｕ’は、当該フレームの宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）“ＢＡ１”を検索キーとして上位用ＦＤＢ（Ｕ）を検索し、宛先ポート識別子｛ＭＣＬＡＧｕ１｝を取得する。これに応じて、スイッチ装置ＳＷ’１の上位用ＦＤＢ処理回路２０ｕ’は、当該フレームを、ＭＣＬＡＧｕ１を構成する送受信許可状態ＦＷのポートである自装置の外部上位ポートＰｕ［１］へ中継する。
【００５８】
《中継システム（比較例）の問題点》
図１１および図１３において、ＭＣＬＡＧ装置（ＳＷ’１，ＳＷ’２）は、同じポートで、送信元が同一かつ宛先が同一である非カプセル化フレームＦＲｎ２を受信したにも関わらず、ＭＣＬＡＧ装置内での中継経路が異なっている。図１１および図１３の例では、カプセル化を実行するスイッチ装置が異なっている。これは、図１０および図１２に示したように、ＦＤＢの学習内容の基となるカプセル化フレームＦＲｃ１を、ＭＣＬＡＧを構成するアクティブ状態ＡＣＴまたはスタンバイ状態ＳＢＹのいずれのメンバポートで受信したかに応じて、ＦＤＢ（例えば、下位用ＦＤＢ（Ｄ））の学習内容が変わるためである。その結果、特に、ＰＢＢ方式等が広く適用される通信キャリア網において、通信キャリアは、フレームの中継経路を十分に把握することが困難となり、ネットワーク管理を十分に行えない恐れがある。
【００５９】
《スイッチ装置（実施の形態１）の構成》
図１は、本発明の実施の形態１によるスイッチ装置の構成例を示す概略図である。図１に示すスイッチ装置ＳＷは、図８に示したスイッチ装置ＳＷ’と比較して、次の点が異なっている。第１の相違点として、中継処理回路［２］１６内のカプセル処理回路２５は、テーブル同期回路２６を備える。テーブル同期回路２６は、自装置と装置跨ぎのＬＡＧ（ＭＣＬＡＧ）を構成するピア装置との間でカプセル化テーブルＣＴＢＬの保持内容を同期する。
【００６０】
第２の相違点として、スイッチ装置ＳＷの内部下位ポートＩＮＰｄは、ピア装置の内部下位ポートＩＮＰｄとＭＣＬＡＧｉｄ（第２のＬＡＧ）を構成する。同様に、スイッチ装置ＳＷの内部上位ポートＩＮＰｕは、ピア装置の内部上位ポートＩＮＰｕとＭＣＬＡＧｉｕ（第３のＬＡＧ）を構成する。これに伴い、下位用ＦＤＢ（Ｄ）は、カスタマ用アドレスＣＭＡＣと、下位ポートの一つであるＭＣＬＡＧｉｄとの対応関係を保持する。同様に、上位用ＦＤＢ（Ｕ）は、カプセル化用アドレスＢＭＡＣと、上位ポートの一つであるＭＣＬＡＧｉｕとの対応関係を保持する。
【００６１】
第３の相違点として、中継処理回路［１］１５内の上位用ＦＤＢ処理回路２０ｕおよび下位用ＦＤＢ処理回路２０ｄは、それぞれ、上位用ＬＡＧ分散処理回路２２ｕおよび下位用ＬＡＧ分散処理回路２２ｄを備える。また、上位用ＬＡＧ分散処理回路２２ｕに伴い上位用ＬＡＧ分散テーブル２３ｕが設けられ、下位用ＬＡＧ分散処理回路２２ｄに伴い下位用ＬＡＧ分散テーブル２３ｄが設けられる。ＬＡＧ分散テーブル２３ｕ，２３ｄは、ＬＡＧ（ＭＣＬＡＧ）の識別子（ＩＤ）毎に、ハッシュ値と、各ハッシュ値に対応するＭＣＬＡＧのメンバポートとの対応関係を保持する。
【００６２】
ＬＡＧ（ＭＣＬＡＧ）の分散方式として、ＬＡＧを宛先ポートとするフレームを受信した場合に、当該フレーム内の情報（例えば、ヘッダ１３の情報）を用いてハッシュ値を算出し、当該ハッシュ値に応じて、ＬＡＧのメンバポートの中からいずれか一つのメンバポートを分散先として選択するような方式が知られている。ＬＡＧ分散テーブル２３ｕ，２３ｄは、このような方式を前提として、ハッシュ値とＭＣＬＡＧのメンバポートとの対応関係を定めたものである。
【００６３】
上位用ＬＡＧ分散処理回路２２ｕは、ＭＣＬＡＧｉｕのメンバポート（自装置の内部上位ポートＩＮＰｕおよびピア装置の内部上位ポートＩＮＰｕ）を対象に、上位用ＬＡＧ分散テーブル２３ｕに基づいていずれか一つのメンバポートを選択する。ここで、一般的なＬＡＧ分散テーブルは、当該２個の内部上位ポートＩＮＰｕがある程度均等な確率で選択されるように設定される。一方、実施の形態１の上位用ＬＡＧ分散テーブル２３ｕは、常に自装置の内部上位ポートＩＮＰｕが選択されるように設定される。具体的には、全てのハッシュ値が自装置の内部上位ポートＩＮＰｕに対応付けられる。
【００６４】
これにより、上位用ＬＡＧ分散処理回路２２ｕは、自装置に障害が無い場合、カプセル化フレームＦＲｃをＭＣＬＡＧｉｕへ中継する際の分散先を常に自装置の内部上位ポートＩＮＰｕに定める。一方、上位用ＬＡＧ分散処理回路２２ｕは、例えば、自装置の中継処理回路［２］１６に障害が有る場合には、カプセル化フレームＦＲｃをＭＣＬＡＧｉｕへ中継する際の分散先をピア装置の内部上位ポートＩＮＰｕに定める。
【００６５】
同様に、下位用ＬＡＧ分散処理回路２２ｄは、ＭＣＬＡＧｉｄのメンバポート（自装置の内部下位ポートＩＮＰｄおよびピア装置の内部下位ポートＩＮＰｄ）を対象に、下位用ＬＡＧ分散テーブル２３ｄに基づいていずれか一つのメンバポートを分散先として選択する。この際に、下位用ＬＡＧ分散テーブル２３ｄは、常に自装置の内部下位ポートＩＮＰｄが選択されるように設定される。これにより、下位用ＬＡＧ分散処理回路２２ｄは、自装置に障害が無い場合、非カプセル化フレームＦＲｎをＭＣＬＡＧｉｄへ中継する際の分散先を常に自装置の内部下位ポートＩＮＰｄに定める。
【００６６】
なお、図１において、例えば、中継処理回路［１］１５は、ＡＳＩＣ（Application Specific Integrated Circuit）等で構成される。中継処理回路［２］１６は、ＦＰＧＡ（Field Programmable Gate Array）、または、ＡＳＩＣ等で構成される。上位用ＦＤＢ（Ｕ）および下位用ＦＤＢ（Ｄ）は、ＣＡＭ（Content Addressable Memory）等で構成される。上位用ＦＤＢ（Ｕ）および下位用ＦＤＢ（Ｄ）は、一つのチップで構成される場合や、別々のチップで構成される場合があり、また、中継処理回路［１］１５に内蔵されてもよい。
【００６７】
カプセル化テーブルＣＴＢＬは、ＲＡＭ（Random Access Memory）またはＣＡＭ等で構成され、中継処理回路［２］１６に内蔵されてもよい。ＬＡＧ分散テーブル２３ｕ，２３ｄは、ＲＯＭ（Read Only Memory）またはＲＡＭ等で構成され、中継処理回路［１］１５に内蔵されてもよい。ＭＣＬＡＧ設定テーブル１８は、ＲＯＭ等で構成される。ＭＣＬＡＧ制御回路１７は、ＣＰＵ（Central Processing Unit）によるプログラム処理で構成される場合や、ＦＰＧＡ等で構成される場合がある。ただし、各部の具体的な実装形態は、勿論、これに限定されるものではなく、ハードウェアまたはソフトウェア（ＣＰＵを用いたプログラム処理）あるいはその組合せを用いて適宜構成されればよい。
【００６８】
《中継システム（実施の形態１）の構成および動作》
図２は、本発明の実施の形態１による中継システムの構成例および動作例を示す概略図である。図３は、図２に続く動作例を示す概略図である。図２には、図１０の場合と同様に、ＭＣＬＡＧを構成する２台のスイッチ装置ＳＷ１，ＳＷ２が示される。スイッチ装置ＳＷ１，ＳＷ２のそれぞれは、図１に示したような構成を有する。また、図２では、図１０の場合と同様に、スイッチ装置ＳＷ１の外部上位ポートＰｕ［１］は、スイッチ装置ＳＷ２の外部上位ポートＰｕ［１］とＭＣＬＡＧｕ１（第１のＬＡＧ）を構成する。スイッチ装置ＳＷ１の外部上位ポートＰｕ［１］は、送受信許可状態ＦＷ（アクティブ状態ＡＣＴ）に設定され、スイッチ装置ＳＷ２の外部上位ポートＰｕ［１］は、送信禁止状態ＴＢＫ（スタンバイ状態ＳＢＹ）に設定される。
【００６９】
ここで、図２に示されるように、図１０の場合と同様に、ＭＣＬＡＧｕ１を構成する送受信許可状態ＦＷのポート（スイッチ装置ＳＷ１の外部上位ポートＰｕ［１］）でカプセル化フレームＦＲｃ１が受信された場合を想定する。この場合、ＭＣＬＡＧ装置（ＳＷ１，ＳＷ２）は、図１０の場合と同様の経路でフレームを中継する。ただし、図１０の場合とは、次の３点が異なる。１点目の相違点として、スイッチ装置ＳＷ１のテーブル同期回路２６は、スイッチ装置ＳＷ２のテーブル同期回路２６と同期を行う。これに伴い、スイッチ装置ＳＷ２のカプセル化テーブルＣＴＢＬも、カスタマ用アドレスＣＭＡＣ“ＭＡ１”とカプセル化用アドレスＢＭＡＣ“ＢＡ１”との対応関係を保持する。
【００７０】
２点目の相違点として、内部上位ポートＩＮＰｕ１，ＩＮＰｕ２は、ＭＣＬＡＧｉｕを構成する。これに伴い、スイッチ装置ＳＷ１の上位用ＦＤＢ処理回路２０ｕは、外部上位ポートＰｕ［１］で受信したカプセル化フレームＦＲｃ１をフラッディングする際の宛先ポートの一つをＭＣＬＡＧｉｕに定める。ここで、スイッチ装置ＳＷ１の上位用ＬＡＧ分散テーブル２３ｕは、予め、ＭＣＬＡＧｉｕに対応付ける形で、全ハッシュ値“０〜１２７”と、自装置の内部上位ポートＩＮＰｕ１との対応関係を保持する。このため、当該上位用ＦＤＢ処理回路２０ｕは、カプセル化フレームＦＲｃ１内の所定の情報に基づきハッシュ値を算出するが、その全ての算出結果に対して分散先を自装置の内部上位ポートＩＮＰｕ１に定め、当該ポートへフレームをフラッディングする。
【００７１】
３点目の相違点として、内部下位ポートＩＮＰｄ１，ＩＮＰｄ２は、ＭＣＬＡＧｉｄを構成する。これに伴い、スイッチ装置ＳＷ１の下位用ＦＤＢ処理回路２０ｄは、カプセル処理回路２５からの非カプセル化フレームＦＲｎ１の送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）“ＭＡ１”を、ＭＣＬＡＧｉｄに対応付けて下位用ＦＤＢ（Ｄ）に学習する。また、スイッチ装置ＳＷ１の下位用ＦＤＢ同期回路２１ｄは、学習用フレームを生成および送信する。スイッチ装置ＳＷ２の下位用ＦＤＢ同期回路２１ｄは、当該学習用フレームに基づき、カスタマ用アドレスＣＭＡＣ“ＭＡ１”を、ＭＣＬＡＧｉｄに対応付けて下位用ＦＤＢ（Ｄ）に学習する。
【００７２】
図２のようにして各ＦＤＢの学習が行われたのち、図３に示されるように、スイッチ装置ＳＷ２が、図１１の場合と同様に、下位ネットワーク１１からの非カプセル化フレームＦＲｎ２を外部下位ポートＰｄ［１］で受信した場合を想定する。スイッチ装置ＳＷ２の下位用ＦＤＢ処理回路２０ｄは、非カプセル化フレームＦＲｎ２を外部下位ポートＰｄ［１］で受信し、当該フレームの送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）“ＭＡ２”を受信ポート識別子｛Ｐｄ［１］｝に対応付けて下位用ＦＤＢ（Ｄ）に学習する。
【００７３】
スイッチ装置ＳＷ２の下位用ＦＤＢ処理回路２０ｄは、非カプセル化フレームＦＲｎ２の宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）“ＭＡ１”を検索キーとして下位用ＦＤＢ（Ｄ）を検索し、宛先ポート識別子｛ＭＣＬＡＧｉｄ｝を取得する。ここで、スイッチ装置ＳＷ２の下位用ＬＡＧ分散テーブル２３ｄは、予め、ＭＣＬＡＧｉｄに対応付ける形で、全ハッシュ値“０〜１２７”と、自装置の内部下位ポートＩＮＰｄ２との対応関係を保持する。このため、当該下位用ＦＤＢ処理回路２０ｄは、非カプセル化フレームＦＲｎ２内の所定の情報に基づきハッシュ値を算出するが、その全ての算出結果に対して分散先を自装置の内部下位ポートＩＮＰｄ２に定め、当該ポートへ当該フレームを中継する。
【００７４】
また、スイッチ装置ＳＷ２の下位用ＦＤＢ同期回路２１ｄは、図１１の場合と同様に、非カプセル化フレームＦＲｎ２に基づく学習用フレームを生成および送信する。スイッチ装置ＳＷ１の下位用ＦＤＢ同期回路２１ｄは、当該学習用フレームに基づき、下位用ＦＤＢ（Ｄ）に、カスタマ用アドレスＣＭＡＣ“ＭＡ１”と受信ポート識別子｛Ｐｄ［１］／ＳＷ２｝との対応関係を学習する。
【００７５】
スイッチ装置ＳＷ２のカプセル処理回路２５は、内部下位ポートＩＮＰｄ２で受信した非カプセル化フレームＦＲｎ２を、カプセル化テーブルＣＴＢＬに基づきカプセル化フレームＦＲｃ２に変換して内部上位ポートＩＮＰｕ２へ中継する。具体的には、当該カプセル処理回路２５は、非カプセル化フレームＦＲｎ２の宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）“ＭＡ１”を検索キーとしてカプセル化テーブルＣＴＢＬを検索することで、宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）“ＢＡ１”を定める。また、当該カプセル処理回路２５は、送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）を、予め設定されたＭＣＬＡＧ装置（ＳＷ１，ＳＷ２）のカプセル化用アドレスＢＭＡＣ“ＢＡ０”に定める。
【００７６】
スイッチ装置ＳＷ２の上位用ＦＤＢ処理回路２０ｕは、スイッチ装置ＳＷ２の内部上位ポートＩＮＰｕ２からのカプセル化フレームＦＲｃ２を受信し、当該フレームの送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）“ＢＡ０”を、当該内部上位ポートＩＮＰｕ２をメンバポートとするＭＣＬＡＧｉｕに対応付けて上位用ＦＤＢ（Ｕ）に学習する。スイッチ装置ＳＷ２の上位用ＦＤＢ処理回路２０ｕは、当該フレームの宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）“ＢＡ１”を検索キーとして上位用ＦＤＢ（Ｕ）を検索し、宛先ポート識別子｛ＭＣＬＡＧｕ１｝を取得する。
【００７７】
スイッチ装置ＳＷ２の上位用ＦＤＢ処理回路２０ｕは、ＭＣＬＡＧｕ１のメンバポートである自装置の外部上位ポートＰｕ［１］が送信禁止状態ＴＢＫであるため、カプセル化フレームＦＲｃ２をブリッジポートＰｂへ中継する。この際に、当該上位用ＦＤＢ処理回路２０ｕは、図示は省略するが、例えば、上位用ＬＡＧ分散テーブル２３ｕを用いて中継を行うことも可能である。この場合、上位用ＬＡＧ分散テーブル２３ｕは、予め、ＭＣＬＡＧｕ１に対応付ける形で、全ハッシュ値と、アクティブ状態ＡＣＴであるピア装置（ＳＷ１）の外部上位ポートＰｕ［１］との対応関係を保持しておけばよい。
【００７８】
また、スイッチ装置ＳＷ２の上位用ＦＤＢ同期回路２１ｕは、カプセル化フレームＦＲｃ２に基づく学習用フレーム（例えば、カプセル化ヘッダ１４に受信ポート識別子｛ＭＣＬＡＧｉｕ｝を付加したフレーム）を生成し、スイッチ装置ＳＷ１の上位用ＦＤＢ同期回路２１ｕに向けて送信する。スイッチ装置ＳＷ１の上位用ＦＤＢ同期回路２１ｕは、当該学習用フレームに基づき、上位用ＦＤＢ（Ｕ）に、カプセル化用アドレスＢＭＡＣ“ＢＡ０”と受信ポート識別子｛ＭＣＬＡＧｉｕ｝との対応関係を学習する。
【００７９】
スイッチ装置ＳＷ１の上位用ＦＤＢ処理回路２０ｕは、スイッチ装置ＳＷ２の上位用ＦＤＢ処理回路２０ｕからのカプセル化フレームＦＲｃ２をブリッジポートＰｂを介して受信する。スイッチ装置ＳＷ１の上位用ＦＤＢ処理回路２０ｕは、当該フレームの宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）“ＢＡ１”を検索キーとして上位用ＦＤＢ（Ｕ）を検索し、宛先ポート識別子｛ＭＣＬＡＧｕ１｝を取得する。
【００８０】
これに応じて、スイッチ装置ＳＷ１の上位用ＦＤＢ処理回路２０ｕは、カプセル化フレームＦＲｃ２を、ＭＣＬＡＧｕ１を構成する送受信許可状態ＦＷのポートである自装置の外部上位ポートＰｕ［１］へ中継する。この際に、当該上位用ＦＤＢ処理回路２０ｕは、図示は省略するが、スイッチ装置ＳＷ２の場合と同様に、例えば、上位用ＬＡＧ分散テーブル２３ｕを用いて中継を行うことも可能である。この場合、上位用ＬＡＧ分散テーブル２３ｕは、予め、ＭＣＬＡＧｕ１に対応付ける形で、全ハッシュ値と、アクティブ状態ＡＣＴである自装置（ＳＷ１）の外部上位ポートＰｕ［１］との対応関係を保持しておけばよい。
【００８１】
図４は、図２の場合とは異なる動作例を示す概略図である。図５は、図４に続く動作例を示す概略図である。図４では、図２の場合と異なり、図１２の場合と同様に、ＭＣＬＡＧｕ１を構成する送信禁止状態ＴＢＫのポート（スイッチ装置ＳＷ２の外部上位ポートＰｕ［１］）でカプセル化フレームＦＲｃ１が受信されている。この場合、ＭＣＬＡＧ装置（ＳＷ１，ＳＷ２）は、図１２の場合と同様の経路でフレームを中継する。ただし、図１２の場合とは、次の３点が異なる。１点目の相違点として、スイッチ装置ＳＷ２のテーブル同期回路２６は、スイッチ装置ＳＷ１のテーブル同期回路２６と同期を行う。これに伴い、スイッチ装置ＳＷ１のカプセル化テーブルＣＴＢＬも、カスタマ用アドレスＣＭＡＣ“ＭＡ１”とカプセル化用アドレスＢＭＡＣ“ＢＡ１”との対応関係を保持する。
【００８２】
２点目の相違点として、内部上位ポートＩＮＰｕ１，ＩＮＰｕ２は、ＭＣＬＡＧｉｕを構成する。これに伴い、スイッチ装置ＳＷ２の上位用ＦＤＢ処理回路２０ｕは、外部上位ポートＰｕ［１］で受信したカプセル化フレームＦＲｃ１をフラッディングする際の宛先ポートの一つをＭＣＬＡＧｉｕに定める。ここで、スイッチ装置ＳＷ２の上位用ＬＡＧ分散テーブル２３ｕは、予め、ＭＣＬＡＧｉｕに対応付ける形で、全ハッシュ値“０〜１２７”と、自装置の内部上位ポートＩＮＰｕ２との対応関係を保持する。このため、スイッチ装置ＳＷ２の上位用ＦＤＢ処理回路２０ｕは、カプセル化フレームＦＲｃ１内の所定の情報に基づきハッシュ値を算出するが、その全ての算出結果に対して分散先を自装置の内部上位ポートＩＮＰｕ２に定め、当該ポートへフレームをフラッディングする。
【００８３】
３点目の相違点として、内部下位ポートＩＮＰｄ１，ＩＮＰｄ２は、ＭＣＬＡＧｉｄを構成する。これに伴い、スイッチ装置ＳＷ２の下位用ＦＤＢ処理回路２０ｄは、カプセル処理回路２５からの非カプセル化フレームＦＲｎ１の送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）“ＭＡ１”を、ＭＣＬＡＧｉｄに対応付けて下位用ＦＤＢ（Ｄ）に学習する。また、スイッチ装置ＳＷ２の下位用ＦＤＢ同期回路２１ｄは、学習用フレームを生成および送信する。スイッチ装置ＳＷ１の下位用ＦＤＢ同期回路２１ｄは、当該学習用フレームに基づき、カスタマ用アドレスＣＭＡＣ“ＭＡ１”を、ＭＣＬＡＧｉｄに対応付けて下位用ＦＤＢ（Ｄ）に学習する。
【００８４】
このような動作が行われた結果、各ＦＤＢの学習内容およびカプセル化テーブルＣＴＢＬの保持内容は、図１０と図１２とでは異なるのに対して、図２と図４とでは同じになる。図４のようにして各ＦＤＢの学習が行われたのち、図５に示されるように、スイッチ装置ＳＷ２が、図３の場合と同様に、下位ネットワーク１１からの非カプセル化フレームＦＲｎ２を外部下位ポートＰｄ［１］で受信した場合を想定する。この場合、図２と図４とで各ＦＤＢの学習内容およびカプセル化テーブルＴＢＬの保持内容が同じであるため、図５では、図３の場合と同じ動作が行われることになる。
【００８５】
《実施の形態１の主要な効果》
以上のように、実施の形態１の方式では、内部上位ポートＩＮＰｕと内部下位ポートＩＮＰｄがそれぞれＭＣＬＡＧを構成することで、ＭＣＬＡＧを構成する外部上位ポートＰｕで受信したカプセル化フレームＦＲｃに対するＦＤＢの学習内容を自装置とピア装置で同一にすることができる。その結果、ＭＣＬＡＧ装置（ＳＷ１，ＳＷ２）は、送信元が同一かつ宛先が同一である非カプセル化フレームＦＲｎを同じ外部下位ポートＰｄで受信した際に、当該フレームをＭＣＬＡＧ装置内の同じ中継経路を介して中継することができる。すなわち、図３および図５に示したように、図１１および図１３の場合と異なり、非カプセル化フレームＦＲｎを受信したスイッチ装置がカプセル化を実行できるようになる。
【００８６】
なお、詳細は省略するが、例えば、図３および図５において、スイッチ装置ＳＷ１が外部下位ポートＰｕ［１］でＦＤＢに宛先が存在する非カプセル化フレームＦＲｎを受信した場合には、スイッチ装置ＳＷ１がカプセル化を実行することになる。このように、受信ポートに応じてカプセル化を実行するスイッチ装置を一義的に定められるようになることで、特に、ＰＢＢ方式等が広く適用される通信キャリア網において、通信キャリアは、フレームの中継経路を十分に把握することが可能になる。その結果、ネットワーク管理の容易化が実現可能になる。
【００８７】
なお、この例では、アクティブ／スタンバイ方式のＭＣＬＡＧ装置を例としたが、アクティブ／アクティブ方式のＭＣＬＡＧ装置に適用することも可能である。アクティブ／アクティブ方式のＭＣＬＡＧ装置では、例えば図３においてカプセル化フレームＦＲｃ２を装置外部へ送信する際に、フレーム毎のハッシュ値に基づいてスイッチ装置ＳＷ１の外部上位ポートＰｕ［１］かスイッチ装置ＳＷ２の外部上位ポートＰｕ［１］のいずれか一方が選択される。この場合であっても、非カプセル化フレームＦＲｎの受信ポートに応じてカプセル化を実行するスイッチ装置を一義的に定められるようになるため、ＭＣＬＡＧ装置内の中継経路を把握することが可能になる。
【００８８】
（実施の形態２）
《中継システム（実施の形態２）の構成および動作》
図６は、本発明の実施の形態２による中継システムの構成例および動作例を示す概略図である。図７は、図６に続く動作例を示す概略図である。図６には、図２等の場合と同様に、ＭＣＬＡＧを構成する２台のスイッチ装置ＳＷ１，ＳＷ２が示される。スイッチ装置ＳＷ１，ＳＷ２のそれぞれは、図１に示したような構成を有する。ただし、図６では、図２等の場合と異なり、スイッチ装置ＳＷ１の外部下位ポートＰｄ［１］が、スイッチ装置ＳＷ２の外部下位ポートＰｄ［１］とＭＣＬＡＧｄ１（第１のＬＡＧ）を構成する。スイッチ装置ＳＷ１の外部下位ポートＰｄ［１］は、送受信許可状態ＦＷ（アクティブ状態ＡＣＴ）に設定され、スイッチ装置ＳＷ２の外部下位ポートＰｄ［１］は、送信禁止状態ＴＢＫ（スタンバイ状態ＳＢＹ）に設定される。
【００８９】
ここで、図６に示されるように、ＭＣＬＡＧｄ１を構成する送受信許可状態ＦＷのポート（スイッチ装置ＳＷ１の外部下位ポートＰｄ［１］）で非カプセル化フレームＦＲｎ３が受信された場合を想定する。非カプセル化フレームＦＲｎ３において、送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）は“ＭＡ３”であり、宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）は、マルチキャストアドレス“ＭＣ”である。この場合、大まかには、図２における上位と下位を入れ替えたような動作が行われることになる。以下、当該動作について簡単に説明する。
【００９０】
スイッチ装置ＳＷ１の下位用ＦＤＢ処理回路２０ｄは、非カプセル化フレームＦＲｎ３をＭＣＬＡＧｄ１で受信し、当該フレームの送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）“ＭＡ３”を、受信ポート識別子｛ＭＣＬＡＧｄ１｝に対応付けて下位用ＦＤＢ（Ｄ）に学習する。スイッチ装置ＳＷ１の下位用ＦＤＢ処理回路２０ｄは、当該フレームの宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）が“ＭＣ”であるため、当該フレームを外部下位ポートＰｄ［２］、ブリッジポートＰｂおよびＭＣＬＡＧｉｄへそれぞれ中継する。この際には、スイッチ装置ＳＷ１の下位用ＦＤＢ処理回路２０ｄは、下位用ＬＡＧ分散テーブル２３ｄに基づき、ＭＣＬＡＧｉｄの分散先として自装置の内部下位ポートＩＮＰｄ１を選択する。また、スイッチ装置ＳＷ１の下位用ＦＤＢ同期回路２１ｄは、スイッチ装置ＳＷ２の下位用ＦＤＢ同期回路２１ｄとの間で下位用ＦＤＢ（Ｄ）の同期を行う。
【００９１】
スイッチ装置ＳＷ１のカプセル処理回路２５は、内部下位ポートＩＮＰｄ１で受信した非カプセル化フレームＦＲｎ３を、カプセル化フレームＦＲｃ３に変換して内部上位ポートＩＮＰｕ１へ中継する。この際に、当該カプセル処理回路２５は、カプセル化フレームＦＲｃ３の送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）をＭＣＬＡＧ装置（ＳＷ１，ＳＷ２）のカプセル化用アドレスＢＭＡＣ“ＢＡ０”に定め、宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）を“ＭＣ”に定める。
【００９２】
スイッチ装置ＳＷ１の上位用ＦＤＢ処理回路２０ｕは、スイッチ装置ＳＷ１の内部上位ポートＩＮＰｕ１からのカプセル化フレームＦＲｃ３を受信し、当該フレームの送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）“ＢＡ０”を、当該内部上位ポートＩＮＰｕ１をメンバポートとするＭＣＬＡＧｉｕに対応付けて上位用ＦＤＢ（Ｕ）に学習する。スイッチ装置ＳＷ１の上位用ＦＤＢ処理回路２０ｕは、当該フレームの宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）が“ＭＣ”であるため、当該フレームを外部上位ポートＰｕ［１］，Ｐｕ［２］およびブリッジポートＰｂへそれぞれ中継する。また、スイッチ装置ＳＷ１の上位用ＦＤＢ同期回路２１ｕは、スイッチ装置ＳＷ２の上位用ＦＤＢ同期回路２１ｕとの間で上位用ＦＤＢ（Ｕ）の同期を行う。
【００９３】
スイッチ装置ＳＷ２は、ブリッジポートＰｂで、スイッチ装置ＳＷ１の下位用ＦＤＢ処理回路２０ｄからの非カプセル化フレームＦＲｎ３と、上位用ＦＤＢ処理回路２０ｕからのカプセル化フレームＦＲｃ３とを受信する。スイッチ装置ＳＷ２の上位用ＦＤＢ処理回路２０ｕは、受信したカプセル化フレームＦＲｃ３の宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）が“ＭＣ”であるため、当該フレームを外部上位ポートＰｕ［１］，Ｐｕ［２］へそれぞれ中継する。
【００９４】
同様に、スイッチ装置ＳＷ２の下位用ＦＤＢ処理回路２０ｄは、受信した非カプセル化フレームＦＲｎ３の宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）が“ＭＣ”であるため、当該フレームを外部下位ポートＰｄ［１］，Ｐｄ［２］へそれぞれ中継する。この際に、スイッチ装置ＳＷ２の外部下位ポートＰｄ［１］は、ＭＣＬＡＧｄ１に伴い送信禁止状態ＴＢＫに設定される。このため、スイッチ装置ＳＷ２の下位用ＦＤＢ処理回路２０ｄは、受信した非カプセル化フレームＦＲｎ３を外部下位ポートＰｄ［２］のみに中継する。
【００９５】
図６のようにして各ＦＤＢの学習が行われたのち、図７に示されるように、スイッチ装置ＳＷ２が、上位ネットワーク１０からのカプセル化フレームＦＲｃ４を外部上位ポートＰｕ［１］で受信した場合を想定する。カプセル化フレームＦＲｃ４において、送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）は“ＭＡ４”であり、宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）は“ＭＡ３”である。また、送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）は“ＢＡ４”であり、宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）は“ＢＡ０”である。
【００９６】
スイッチ装置ＳＷ２の上位用ＦＤＢ処理回路２０ｕは、カプセル化フレームＦＲｃ４を外部上位ポートＰｕ［１］で受信し、当該フレームの送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）“ＢＡ４”を受信ポート識別子｛Ｐｕ［１］｝に対応付けて上位用ＦＤＢ（Ｕ）に学習する。スイッチ装置ＳＷ２の上位用ＦＤＢ処理回路２０ｕは、カプセル化フレームＦＲｃ４の宛先カプセル化用アドレスＢＭＡＣ（ＢＤＡ）“ＢＡ０”を検索キーとして上位用ＦＤＢ（Ｕ）を検索し、宛先ポート識別子｛ＭＣＬＡＧｉｕ｝を取得する。
【００９７】
ここで、スイッチ装置ＳＷ２の上位用ＬＡＧ分散テーブル２３ｕは、予め、ＭＣＬＡＧｉｕに対応付ける形で、全ハッシュ値“０〜１２７”と、自装置の内部上位ポートＩＮＰｕ２との対応関係を保持する。このため、スイッチ装置ＳＷ２の上位用ＦＤＢ処理回路２０ｕは、カプセル化フレームＦＲｃ４を自装置の内部上位ポートＩＮＰｕ２へ中継する。また、スイッチ装置ＳＷ２の上位用ＦＤＢ同期回路２１ｕは、スイッチ装置ＳＷ１の上位用ＦＤＢ同期回路２１ｕとの間で上位用ＦＤＢ（Ｕ）の同期を行う。
【００９８】
スイッチ装置ＳＷ２のカプセル処理回路２５は、内部上位ポートＩＮＰｕ２で受信したカプセル化フレームＦＲｃ４を、非カプセル化フレームＦＲｎ４に変換して内部下位ポートＩＮＰｄ２へ中継する。具体的には、当該カプセル処理回路２５は、カプセル化フレームＦＲｃ４のカプセル化ヘッダ１４を削除する。また、当該カプセル処理回路２５は、カプセル化フレームＦＲｃ４に含まれる送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）“ＭＡ４”と送信元カプセル化用アドレスＢＭＡＣ（ＢＳＡ）“ＢＡ４”との対応関係をカプセル化テーブルＣＴＢＬに登録する。スイッチ装置ＳＷ２のテーブル同期回路２６は、スイッチ装置ＳＷ１のテーブル同期回路２６との間でカプセル化テーブルＣＴＢＬの同期を行う。
【００９９】
スイッチ装置ＳＷ２の下位用ＦＤＢ処理回路２０ｄは、スイッチ装置ＳＷ２の内部下位ポートＩＮＰｄ２からの非カプセル化フレームＦＲｎ４を受信し、当該フレームの送信元カスタマ用アドレスＣＭＡＣ（ＣＳＡ）“ＭＡ４”を、当該内部下位ポートＩＮＰｄ２をメンバポートとするＭＣＬＡＧｉｄに対応付けて下位用ＦＤＢ（Ｄ）に学習する。また、スイッチ装置ＳＷ２の下位用ＦＤＢ同期回路２１ｄは、スイッチ装置ＳＷ１の下位用ＦＤＢ同期回路２１ｄとの間で下位用ＦＤＢ（Ｄ）の同期を行う。
【０１００】
スイッチ装置ＳＷ２の下位用ＦＤＢ処理回路２０ｄは、非カプセル化フレームＦＲｎ４の宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）“ＭＡ３”を検索キーとして下位用ＦＤＢ（Ｄ）を検索し、宛先ポート識別子｛ＭＣＬＡＧｄ１｝を取得する。スイッチ装置ＳＷ２の下位用ＦＤＢ処理回路２０ｄは、ＭＣＬＡＧｄ１のメンバポートである自装置の外部下位ポートＰｄ［１］が送信禁止状態ＴＢＫであるため、非カプセル化フレームＦＲｎ４をブリッジポートＰｂへ中継する。
【０１０１】
スイッチ装置ＳＷ１の下位用ＦＤＢ処理回路２０ｄは、スイッチ装置ＳＷ２の下位用ＦＤＢ処理回路２０ｄからの非カプセル化フレームＦＲｎ４をブリッジポートＰｂを介して受信する。スイッチ装置ＳＷ１の下位用ＦＤＢ処理回路２０ｄは、当該フレームの宛先カスタマ用アドレスＣＭＡＣ（ＣＤＡ）“ＭＡ３”を検索キーとして下位用ＦＤＢ（Ｄ）を検索し、宛先ポート識別子｛ＭＣＬＡＧｄ１｝を取得する。これに応じて、スイッチ装置ＳＷ１の下位用ＦＤＢ処理回路２０ｄは、非カプセル化フレームＦＲｎ４を、ＭＣＬＡＧｄ１を構成する送受信許可状態ＦＷのポートである自装置の外部下位ポートＰｄ［１］へ中継する。
【０１０２】
図６では、非カプセル化フレームＦＲｎ３を、ＭＣＬＡＧｄ１を構成する送受信許可状態ＦＷ（アクティブ状態ＡＣＴ）のポートで受信した場合の動作例を示した。ここで、詳細な説明は省略するが、実施の形態１の場合と同様に、非カプセル化フレームＦＲｎ３をＭＣＬＡＧｄ１を構成する送信禁止状態ＴＢＫ（スタンバイ状態ＳＢＹ）のポートで受信した場合であっても、各ＦＤＢの学習内容およびカプセル化テーブルＣＴＢＬの保持内容は、図６の場合と同じになる。その結果、その後に、図７のようなカプセル化フレームＦＲｃ４を受信した場合のＭＣＬＡＧ装置（ＳＷ１，ＳＷ２）内の中継経路も図７の場合と同じになる。
【０１０３】
《実施の形態２の主要な効果》
以上のように、実施の形態２の方式では、実施の形態１の場合と同様に、内部上位ポートＩＮＰｕと内部下位ポートＩＮＰｄがそれぞれＭＣＬＡＧを構成することで、ＭＣＬＡＧを構成する外部下位ポートＰｄで受信した非カプセル化フレームＦＲｎに対するＦＤＢの学習内容を自装置とピア装置で同一にすることができる。その結果、ＭＣＬＡＧ装置（ＳＷ１，ＳＷ２）は、送信元が同一かつ宛先が同一のカプセル化フレームＦＲｃを同じ外部上位ポートＰｕで受信した際に、当該フレームをＭＣＬＡＧ装置内の同じ中継経路を介して中継することができる。すなわち、カプセル化フレームＦＲｃを受信したスイッチ装置がデカプセル化を実行できるようになる。
【０１０４】
このように、受信ポートに応じてデカプセル化を実行するスイッチ装置を一義的に定められるようになることで、実施の形態１の場合と同様に、フレームの中継経路を十分に把握できるようになり、ネットワーク管理の容易化が実現可能になる。なお、実施の形態２では、外部下位ポートＰｄがＭＣＬＡＧを構成する場合が示され、実施の形態１では、外部上位ポートＰｕがＭＣＬＡＧを構成する場合が示された。この両者を組み合わせた場合（外部下位ポートＰｄと外部上位ポートＰｕがそれぞれＭＣＬＡＧを構成する場合）にも同様の効果が得られる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【０１０６】
１０  上位ネットワーク
１１  下位ネットワーク
１３  ヘッダ
１４  カプセル化ヘッダ
１５，１６  中継処理回路
１７  ＭＣＬＡＧ制御回路
１８  ＭＣＬＡＧ設定テーブル
１９  インタフェース回路
２０ｕ，２０ｄ  ＦＤＢ処理回路
２１ｕ，２１ｄ  ＦＤＢ同期回路
２２ｕ，２２ｄ  ＬＡＧ分散処理回路
２３ｕ，２３ｄ  ＬＡＧ分散テーブル
２５  カプセル処理回路
２６  テーブル同期回路
ＡＣＴ  アクティブ状態
ＢＭＡＣ  カプセル化用アドレス
ＣＭＡＣ  カスタマ用アドレス
ＣＴＢＬ  カプセル化テーブル
ＦＲｃ  カプセル化フレーム
ＦＲｎ  非カプセル化フレーム
ＦＷ  送受信許可状態
ＩＮＰｄ  内部下位ポート
ＩＮＰｕ  内部上位ポート
Ｐｂ  ブリッジポート
Ｐｄ  内部上位ポート
Ｐｕ  外部上位ポート
ＳＢＹ  スタンバイ状態
ＳＷ  スイッチ装置
ＴＢＫ  送信禁止状態
【図１】
2020077994.tif 000003
【図２】
2020077994.tif 000004
【図３】
2020077994.tif 000005
【図４】
2020077994.tif 000006
【図５】
2020077994.tif 000007
【図６】
2020077994.tif 000008
【図７】
2020077994.tif 000009
【図８】
2020077994.tif 000010
【図９】
2020077994.tif 000011
【図１０】
2020077994.tif 000012
【図１１】
2020077994.tif 000013
【図１２】
2020077994.tif 000014
【図１３】
2020077994.tif 000015