(57)【要約】      （修正有）【課題】画像センサのためのマルチチップパッケージング構造体を提供する。【解決手段】画像センサのためのマルチチップパッケージング構造体１００は、第１の表面１１６及び第２の表面１１８を有する第１の基板１０４を含む。第１の基板は、導電層部分を有する。マルチチップパッケージング構造体は、第１の基板の第１の表面に結合された画像センサデバイス１０２と、第１の基板の第２の表面に結合された第１のデバイス１１０と、第１の基板から離れて配設された、導電層部分を有する第２の基板１０６とを含む。第１の基板の導電層部分は、第２の基板の導電層部分に通信可能に接続される。第１のデバイスは、第１の基板と第２の基板との間に配設される。マルチチップパッケージング構造体は、第２の基板に結合された第２のデバイス１１２と、第１の基板又は第２の基板に結合された第３のデバイス１１４と、を含む。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
マルチチップパッケージング構造体であって、
第１の表面及び第２の表面を有する第１の基板であって、導電層部分を有する、第１の基板と、
前記第１の基板の前記第１の表面に結合された画像センサデバイスと、
前記第１の基板の前記第２の表面に結合された第１のデバイスと、
前記第１の基板から離間して配設された第２の基板であって、前記第２の基板が、導電層部分を有し、前記第１の基板の前記導電層部分が、前記第２の基板の前記導電層部分に通信可能に接続され、前記第１のデバイスが、前記第１の基板と前記第２の基板との間に配設されている、第２の基板と、
前記第２の基板に結合された第２のデバイスと、
前記第１の基板又は前記第２の基板に結合された第３のデバイスと、を備える、マルチチップパッケージング構造体。
【請求項２】
前記第２の基板が、第１の表面及び第２の表面を含み、前記第２のデバイスが、前記第２の基板の前記第１の表面に結合され、前記第３のデバイスが、前記第２の基板の前記第１の表面に結合され、前記マルチチップパッケージング構造体が、
前記第２の基板の前記第２の表面に結合された複数の導電性構成要素であって、外部デバイスに接続されるように構成されている、複数の導電性構成要素と、
前記第２の基板の第１の表面に配設された第１の絶縁層と、
前記第１の絶縁層に配設された第２の絶縁層と、
前記第２の絶縁層と前記第１の基板の前記第２の表面との間に配設された第３の絶縁層と、を更に備える、請求項１に記載のマルチチップパッケージング構造体。
【請求項３】
前記画像センサデバイスに結合された透明部材であって、前記画像センサデバイスのアクティブ領域と前記透明部材との間にスペースが存在するように結合されている、透明部材と、
前記画像センサデバイスと前記第１の基板の前記第１の表面との間に結合されて、前記画像センサデバイスを前記第１の基板に通信可能に接続する１つ以上のボンドワイヤと、
前記１つ以上のボンドワイヤを封入する成形材料と、
前記第１の基板の前記導電層部分と前記第２の基板の前記導電層部分との間に結合され、その間に延在して、前記第１の基板を前記第２の基板に通信可能に接続する、１つ以上のビアと、を更に備える、請求項１に記載のマルチチップパッケージング構造体。
【請求項４】
マルチチップパッケージング構造体であって、
第１の表面及び第２の表面を有する第１の基板と、
前記第１の基板の前記第１の表面に結合された画像センサデバイスと、
前記第１の基板の前記第２の表面に結合された画像信号プロセッサ（ＩＳＰ）集積回路（ＩＣ）ダイと、
前記第１の基板に通信可能に接続されている第２の基板と、
前記第１の基板と前記第２の基板との間に配設された少なくとも１つの絶縁層と、
前記第２の基板に結合された複数のデバイスと、を備える、マルチチップパッケージング構造体。
【請求項５】
マルチチップパッケージング構造体を製造する方法であって、前記方法が、
第１のデバイス及び第２のデバイスを第１の基板の第１の表面に結合することと、
少なくとも１つの第１の絶縁層を前記第１の基板の前記第１の表面に配設することと、
第３のデバイスを前記少なくとも１つの絶縁層に結合することと、
第２の絶縁層を前記第３のデバイス及び前記少なくとも１つの第１の絶縁層に配設することと、
第２の基板を前記第２の絶縁層に結合することと、
画像センサデバイスを前記第２の基板に結合することと、を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、画像センサのためのマルチチップパッケージング構造体に関する。
【背景技術】
【０００２】
集積回路（Integrated circuit、ＩＣ）は、チップを封入し、出荷、組み立て、及びその後の使用において保護を提供するためのパッケージングを必要とし得る。いくつかのパッケージング構造体では、ＩＣデバイスは、画像センサと相互接続された比較的長いトレースとともにプリント回路基板（printed circuit board、ＰＣＢ）のバックエンド上に組み立てられる。
【発明の概要】
【０００３】
一態様によれば、マルチチップパッケージング構造体は、第１の表面及び第２の表面を有する第１の基板を含み、第１の基板は、導電層部分を有する。マルチチップパッケージング構造体は、第１の基板の第１の表面に結合された画像センサデバイスと、第１の基板の第２の表面に結合された第１のデバイスと、第１の基板から離れて配設された第２の基板とを含み、第２の基板は、導電層部分を有する。第１の基板の導電層部分は、第２の基板の導電層部分に通信可能に接続される。第１のデバイスは、第１の基板と第２の基板との間に配設される。マルチチップパッケージング構造体は、第２の基板に結合された第２のデバイスと、第１の基板又は第２の基板に結合された第３のデバイスと、を含む。
【０００４】
いくつかの態様によれば、マルチチップパッケージング構造体は、以下の特徴（又はこれらの任意の組み合わせ）のうちの１つ以上を含んでもよい。第２の基板は、第１の表面及び第２の表面を含んでもよく、第２のデバイスは、第２の基板の第１の表面に結合され、第３のデバイスは、第２の基板の第１の表面に結合される。マルチチップパッケージング構造体は、第２の基板の第２の表面に結合された複数の導電性構成要素を含んでもよく、複数の導電性構成要素は、外部デバイスに接続されるように構成される。マルチチップパッケージング構造体は、第２の基板に結合された第４のデバイスを含んでもよい。マルチチップパッケージング構造体は、第１の基板と第２の基板との間に配設された１つ以上の絶縁層を含んでもよい。絶縁層は、第２の基板の第１の表面に配設された第１の絶縁層と、第１の絶縁層に配設された第２の絶縁層と、第２の絶縁層と第１の基板の第２の表面との間に配設された第３の絶縁層と、を含んでもよい。マルチチップパッケージング構造体は、画像センサデバイスに結合された透明部材を含んでもよく、そのため画像センサデバイスのアクティブ領域と透明部材との間に空きスペースが存在する。マルチチップパッケージング構造体は、画像センサデバイスと第１の基板の第１の表面との間に結合されて、画像センサデバイスを第１の基板に通信可能に接続する１つ以上のボンドワイヤを含んでもよい。マルチチップパッケージング構造体は、１つ以上のボンドワイヤを封入する成形材料を含んでもよい。マルチチップパッケージング構造体は、第１の基板の導電層部分と第２の基板の導電層部分との間に結合され、かつそれらの間に延在して、第１の基板を第２の基板に通信可能に接続する１つ以上のビアを含んでもよい。第２のデバイスは、１つ以上のバンプ部材を使用して第２の基板に結合されてもよい。第１のデバイスは、１つ以上のビアを使用して第１の基板に結合されてもよい。
【０００５】
一態様によれば、マルチチップパッケージング構造体は、第１の表面及び第２の表面を有する第１の基板と、第１の基板の第１の表面に結合された画像センサデバイスと、第１の基板の第２の表面に結合された画像信号プロセッサ（image signal processor、ＩＳＰ）集積回路（ＩＣ）ダイと、第２の基板であって、第１の基板に通信可能に接続されている、第２の基板と、第１の基板と第２の基板との間に配設された少なくとも１つの絶縁層と、第２の基板に結合された複数のデバイスと、を含む。
【０００６】
いくつかの態様によれば、マルチチップパッケージング構造体は、上記及び／又は以下の特徴（又はこれらの任意の組み合わせ）のうちの１つ以上を含んでもよい。複数のデバイスは、メモリＩＣダイと、ドライバＩＣダイと、を含んでもよい。少なくとも１つの絶縁層は、第２の基板の第１の表面に配設された第１の絶縁層と、第１の絶縁層に配設された第の２絶縁層と、第２の絶縁層と第１の基板との間に配設された第３の絶縁層と、を含んでもよい。マルチチップパッケージング構造体は、第１の基板と第２の基板との間に結合され、かつその間に延在して、第１の基板を第２の基板に電気的に接続する１つ以上のビアを含んでもよく、１つ以上のビアは、少なくとも１つの絶縁層を通って延在する。マルチチップパッケージング構造体は、ＩＳＰ  ＩＣダイと第１の基板上の１つ以上の導電性部分との間に結合されて、ＩＳＰ  ＩＣダイを第１の基板に電気的に接続する１つ以上のボンドワイヤを含んでもよい。マルチチップパッケージング構造体は、１つ以上のボンドワイヤを封入する成形材料を含んでもよい。
【０００７】
一態様によれば、マルチチップパッケージング構造体を製造する方法は、第１のデバイス及び第２のデバイスを第１の基板の第１の表面に結合することと、少なくとも１つの第１の絶縁層を第１の基板の第１の表面に配設することと、第３のデバイスを少なくとも１つの絶縁層に結合することと、第２の絶縁層を第３のデバイス及び少なくとも１つの第１の絶縁層に配設することと、第２の基板を第２の絶縁層に結合することと、画像センサデバイスを第２の基板に結合することと、を含む。いくつかの態様では、方法は、第１の基板と第２の基板との間に電気的接続を形成することを更に含む。
【０００８】
添付の図面及び以下の説明において、１つ以上の実装形態の詳細が記述される。他の特徴は、本説明及び図面から、並びに「特許請求の範囲」から明らかとなろう。
【図面の簡単な説明】
【０００９】
【図１Ａ】一態様による画像センサデバイスのためのマルチチップパッケージング構造体を示す。
【図１Ｂ】別の態様による画像センサデバイスのためのマルチチップパッケージング構造体を示す。
【図１Ｃ】別の態様による画像センサデバイスのためのマルチチップパッケージング構造体を示す。
【図２】別の態様による画像センサデバイスのためのマルチチップパッケージング構造体を示す。
【図３Ａ】一態様による画像センサデバイスのためのマルチチップパッケージング構造体を組み立てるための作業の例を示すフロー図である。
【図３Ｂ】一態様による図３Ａのフロー図の続きを示す。
【図４】別の態様による画像センサデバイスのためのマルチチップパッケージング構造体を組み立てるための作業の例を示すフロー図である。
【発明を実施するための形態】
【００１０】
本開示は、画像センサのためのマルチチップパッケージング構造体に関し、これはこの構造体に含まれるデバイスの数を増加させつつ、全体的なパッケージのサイズを減少し、画像センサからデバイスに伝送される画像信号のノイズを減少（若しくは排除）し、かつ／又はそのようなパッケージを製造するためのコストを減少させることができる。いくつかの実施例では、マルチチップパッケージング構造体は、画像センサと、第１の基板及び第２の基板に結合された３つ以上のデバイスを含んでもよい。
【００１１】
図１Ａ〜図１Ｃは、画像センサデバイス１０２のマルチチップパッケージング構造体（例えば、１００、１５０、１８０）の様々な例を示す。図１Ａ〜図１Ｃを参照すると、画像センサデバイス１０２は、光を電気信号に変換するように構成された画素素子のアレイを有する画像センサダイを含む。いくつかの実施例では、画像センサデバイス１０２は、相補型金属酸化膜半導体（complementary metal-oxide semiconductor、ＣＭＯＳ）画像センサを含む。マルチチップパッケージング構造体１００は、画像センサデバイス１０２に結合された透明部材１０８を含み、そのため透明部材１０８は、Ａ１の方向に画像センサデバイス１０２の表面１２４の上方に位置付けられる（かつそこから離間配置される）。いくつかの実施例では、透明部材１０８は、カバーを含む。いくつかの実施例では、透明部材１０８は、蓋を含む。いくつかの実施例では、透明部材１０８は、ガラス材料を含む。いくつかの実施例では、マルチチップパッケージング構造体１００は、透明部材１０８を画像センサデバイス１０２の表面１２４から離して位置付けるダム部材１０５を含む。いくつかの実施例では、ダム部材１０５は、接合材料を含む。いくつかの実施例では、ダム部材１０５は、エポキシ樹脂を含む。いくつかの実施例では、ダム部材１０５は、ガラスダムを含む。いくつかの実施例では、ダム部材１０５は、シリコンダムを含む。ダム部材１０５は、透明部材１０８及び画像センサデバイス１０２に結合され、画像センサデバイス１０２の表面１２４の部分は、隣接するダム部材１０５どうしの間に配設される。
【００１２】
マルチチップパッケージング構造体１００は、第１の基板１０４を含む。第１の基板１０４は、プリント回路基板（ＰＣＢ）基板を含む。いくつかの実施例では、第１の基板１０４は、誘電材料を含む。いくつかの実施例では、第１の基板１０４は、ＰＣＢベース材料の単一の層を含む。いくつかの実施例では、第１の基板１０４は、ＰＣＢベース材料の複数の層を含む。いくつかの実施例では、第１の基板１０４は、銅クラッド積層体（copper clad laminate、ＣＣＬ）基板を含む。第１の基板１０４は、第１の（又は上部）表面１１６と、第２の（又は底部）表面１１８と、を含む。いくつかの実施例では、第１の基板１０４は、第１の基板１０４の第１の表面１１６に配設された１つ以上の導電層部分（例えば、トレース）、及び／又は第１の基板１０４の第２の表面１１８に配設された１つ以上の導電層部分（例えば、トレース）を含む。いくつかの実施例では、第１の基板１０４上の１つ以上の導電層部分は、電気トレースを含む。電気トレースは、電気トレースに接続されたデバイス（例えば、半導体領域（例えば、エピタキシャル層及び／又は半導体基板）内に含まれる電子デバイス）に、及び／又はそれから信号を伝送するように構成され、かつ／又は使用されてもよい。いくつかの実施例では、電気トレースは、銅トレース、アルミニウムトレースなどの導電トレース（例えば、金属トレース）を含むことができる。いくつかの実施例では、電気トレースは、エッチング後に残る銅箔の比較的平坦で狭い部分を含む。いくつかの実施例では、第１の基板１０４は、プリプレグコア（例えば、樹脂で予め含浸されている）を有する銅トレースを（両面に）有するＣＣＬ基板であり、銅トレースは、銅箔からのフォトリソグラフィパターニングによって形成される。
【００１３】
図１Ａに示すように、画像センサデバイス１０２は、第１の基板１０４の第１の表面１１６に結合され、第１のデバイス１１０は、第１の基板１０４の第２の表面１１８に結合される。いくつかの実施例では、画像センサデバイス１０２は、第１の基板１０４の第１の表面１１６に直接結合される。いくつかの実施例では、画像センサデバイス１０２は、１つ以上のボンドワイヤを使用して第１の基板１０４に通信可能に接続される。いくつかの実施例では、画像センサデバイス１０２は、はんだ、１つ以上のバンプ、ピラー、ビア、又は画像センサデバイス１０２を第１の基板１０４に結合する他の部材を使用して第１の基板１０４の第１の表面１１６に結合される。いくつかの実施例では、第１のデバイス１１０は、１つ以上のビアを使用して第１の基板１０４の第２の表面１１８に結合される。いくつかの実施例では、第１のデバイス１１０は、はんだ、１つ以上のバンプ、又はピラーを使用して第１の基板１０４の第２の表面１１８に結合される。いくつかの実施例では、第１のデバイス１１０は、第１の基板１０４の第２の表面１１８に直接結合される。いくつかの実施例では、第１のデバイス１１０は、フリップチップ構成で第１の基板１０４に結合される。
【００１４】
いくつかの実施例では、第１のデバイス１１０は、集積回路ダイを含む。いくつかの実施例では、第１のデバイス１１０は、画像信号プロセッサ（ＩＳＰ）集積回路（ＩＣ）ダイを含む。いくつかの実施例では、第１のデバイス１１０は、メモリＩＣダイを含む。いくつかの実施例では、第１のデバイス１１０は、ドライバＩＣダイを含む。いくつかの実施例では、第１のデバイス１１０は、レジスタ、インダクタ、及び／又はコンデンサ（resistor,inductor,and/or capacitor、ＲＬＣ）受動回路を含む。いくつかの実施例では、第１のデバイス１１０は、レーダーＩＣダイを含む。マルチチップパッケージング構造体１００は、第２の基板１０６を含む。第２の基板１０６は、第１の（又は上部）表面１２０と、第２の（又は底部）表面１２２と、を含む。第２の基板１０６は、接続部１６０を介して第１の基板１０４に電気的に接続されてもよい。いくつかの実施例では、接続部１６０は、第１の基板１０４と第２の基板１０６との間に延在して、第１の基板１０４を第２の基板１０６に電気的に接続するビアを含む。いくつかの実施例では、接続部１６０は、１つ以上の伝送線、ワイヤ、又は他の導電性材料を含む。マルチチップパッケージング構造体１００は、第１の基板１０４と第２の基板１０６との間に配設された絶縁層１４１を含んでもよい。いくつかの実施例では、絶縁層１４１は、１つ以上の絶縁ポリマー層を含む。いくつかの実施例では、絶縁層１４１は、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、を含む。いくつかの実施例では、接続部１６０（例えば、１つ以上のビア）は、絶縁層１４１を通って延在し、第１の基板１０４及び第２の基板１０６に接続されてもよい。
【００１５】
第２の基板１０６は、プリント回路基板（ＰＣＢ）基板を含む。いくつかの実施例では、第２の基板１０６は、誘電材料を含む。いくつかの実施例では、第２の基板１０６は、ＰＣＢベース材料の単一の層を含む。いくつかの実施例では、第２の基板１０６は、ＰＣＢベース材料の複数の層を含む。いくつかの実施例では、第２の基板１０６は、銅クラッド積層体（ＣＣＬ）基板を含む。いくつかの実施例では、第２の基板１０６は、第１の基板１０６の第２の表面１２０に配設された１つ以上の導電層部分（例えば、トレース）、及び／又は第２の基板１０６の第２の表面１２２に配設された１つ以上の導電層部分（例えば、トレース）を含む。いくつかの実施例では、第２の基板１０６上の１つ以上の導電層部分は、本明細書に記載の特性のうちのいずれかを含む電気トレースを含む。いくつかの実施例では、第２の基板１０６は、プリプレグコア（例えば、樹脂で予め含浸されている）を有する銅トレースを（両面に）有するＣＣＬ基板であり、銅トレースは、銅箔からのフォトリソグラフィパターニングによって形成される。
【００１６】
いくつかの実施例では、第１の基板１０４及び第２の基板１０６は、同じタイプの材料を含む（例えば、両方とも、両面銅トレースを有するＣＣＬ基板である）。いくつかの実施例では、第２の基板１０６は、第１の基板１０４の材料とは異なる材料を含む。いくつかの実施例では、第２の基板１０６の寸法（例えば、長さ、幅、厚さ）は、第１の基板１０４の寸法と同じである。いくつかの実施例では、第２の基板１０６のうちの少なくとも１つの寸法（例えば、長さ、幅、厚さ）は、第１の基板１０４のうちの少なくとも１つの寸法とは異なる。第２の基板１０６の第２の表面１２２は、導電性構成要素１５１に結合される。いくつかの実施例では、導電性構成要素１５１は、表面実装パッケージング素子である。いくつかの実施例では、導電性構成要素１５１は、はんだボールを含む。導電性構成要素１５１は、外部デバイス（例えば、ボールグリッドアレイ（ball grid array、ＢＧＡ）デバイス）に接続するために使用される構成要素である。しかしながら、導電性構成要素１５１は、他のタイプの表面実装パッケージング素子を含んでもよい。
【００１７】
マルチチップパッケージング構造体１００は、第２のデバイス１１２と、第３のデバイス１１４と、を含む。いくつかの実施例では、マルチチップパッケージング構造体１００は、第２のデバイス１１２を含むが、第３のデバイス１１４を含まない。いくつかの実施例では、第２のデバイス１１２は、メモリＩＣダイを含む。いくつかの実施例では、第２のデバイス１１２は、ドライバＩＣダイを含む。いくつかの実施例では、第２のデバイス１１２は、ＲＬＣ受動回路を含む。いくつかの実施例では、第２のデバイス１１２は、レーダーＩＣダイを含む。いくつかの実施例では、第３のデバイス１１４は、メモリＩＣダイを含む。いくつかの実施例では、第３のデバイス１１４は、ドライバＩＣダイを含む。いくつかの実施例では、第３のデバイス１１４は、ＲＬＣ受動回路を含む。いくつかの実施例では、第３のデバイス１１４は、レーダーＩＣダイを含む。いくつかの実施例では、第１のデバイス１１０、第２のデバイス１１２、及び第３のデバイス１１４は、異なるタイプのデバイスである（例えば、第１のデバイス１１０は、ＩＳＰ  ＩＣダイであり、第２のデバイス１１２は、メモリＩＣダイであり、第３のデバイス１１４は、ドライバＩＣダイである）。いくつかの実施例では、第１のデバイス１１０、第２のデバイス１１２、及び第３のデバイス１１４のうちの少なくとも２つは、同じタイプのデバイス（例えば、少なくとも２つは、メモリＩＣ又はドライバＩＣなどである）。
【００１８】
第２のデバイス１１２は、第２の基板１０６の第１の表面１２０に結合され、第３のデバイス１１４は、第２の基板１０６の第１の表面１２０に結合される。いくつかの実施例では、第２のデバイス１１２は、バンプ部材（例えば、バンプ、ピラーなど）を介して第２の基板１０６に結合される。いくつかの実施例では、アンダーフィル材料は、第２のデバイス１１２と第２の基板１０６の第１の表面１２０との間（例えば、バンプ部材どうしの間及びその周囲）に配設される。いくつかの実施例では、アンダーフィル材料は、絶縁層を含む。いくつかの実施例では、アンダーフィル材料は、エポキシ系材料を含む。いくつかの実施例では、アンダーフィル材料は、エポキシ乾燥フィルム（例えば、ｂ段階樹脂フィルム）を含み、アンダーフィル材料は、積層（例えば、熱及びプレス）によって適用される。いくつかの実施例では、第２のデバイス１１２は、１つ以上のビアを使用して第２の基板１０６に結合される。いくつかの実施例では、第２のデバイス１１２は、第２の基板１０６に直接結合される。いくつかの実施例では、第２のデバイス１１２は、１つ以上のボンドワイヤを使用して第２の基板１０６に通信可能に接続される。
【００１９】
いくつかの実施例では、第３のデバイス１１４は、バンプ部材（例えば、バンプ、ピラーなど）を介して第２の基板１０６に結合される。いくつかの実施例では、アンダーフィル材料は、第３のデバイス１１４と第２の基板１０６の第１の表面１２０との間（例えば、バンプ部材どうしの間及びその周囲）に配設される。アンダーフィル材料は、上述のタイプのアンダーフィル材料のうちのいずれかであってもよい。いくつかの実施例では、第３のデバイス１１４は、１つ以上のビアを使用して第２の基板１０６に結合される。いくつかの実施例では、第３のデバイス１１４は、第２の基板１０６に直接結合される。いくつかの実施例では、第３のデバイス１１４は、１つ以上のボンドワイヤを使用して第２の基板１０６に通信可能に結合される。
【００２０】
マルチチップパッケージング構造体１００は、成形材１１５を含む。成形材１１５は、金属、プラスチック、樹脂、エポキシ、フェノール硬化剤、シリカ材料、顔料、ガラス、セラミックケーシングなどの１つ以上のタイプの材料を（例えば、複数のタイプの材料を含む場合は成形コンパウンドに）含んでもよい。成形材１１５は、第１の基板１０４の第１の表面１１６の部分に配設され、透明部材１０８の上面１２８と位置合わせされた平面１３１まで延在してもよい。いくつかの実施例では、平面１３１は、（方向Ａ１に）表面１２８の下方（又は、上方）に配設される。
【００２１】
本明細書で論じるように、上部及び底部という用語は、マルチチップパッケージング構造体（例えば、１００、１５０、１８０、２００）が１つの配向にあるときに対応する構成要素の相対位置を指す。画像センサデバイス１０２は、第１の基板１０４の第１の表面１１６と実質的に位置合わせされた平面Ａ４に配設される。方向Ａ１は、平面Ａ４に垂直に位置合わせされ、方向Ａ２は方向Ａ１に垂直である。ページ内への方向Ａ３（点で示す）は、平面Ａ４に平行に位置合わせされ、方向Ａ１及びＡ２に直交する。方向Ａ１、Ａ２、及びＡ３、並びに平面Ａ４は、簡略化のために図面全体にわたって説明する実装形態の様々な図のいくつかを通して使用される。
【００２２】
図１Ｂは、別の態様によるマルチチップパッケージング構造体１５０を示す。マルチチップパッケージング構造体１５０は、図１Ａを参照して論じた構成要素のうちの任意の１つ以上を含んでもよい。マルチチップパッケージング構造体１５０は、画像センサデバイス１０２に加えて４つのデバイスを含む。例えば、マルチチップパッケージング構造体１５０は、第２の基板１０６の第１の表面１２０に結合された第４のデバイス１１７を含んでもよい。いくつかの実施例では、第４のデバイス１１７は、ＲＬＣ受動回路を含む。いくつかの実施例では、第４のデバイス１１７は、ＩＣダイを含む。いくつかの実施例では、第４のデバイス１１７は、メモリＩＣダイを含む。いくつかの実施例では、第４のデバイス１１７は、ドライバＩＣダイを含む。いくつかの実施例では、第４のデバイス１１７は、レーダーＩＣダイを含む。いくつかの実施例では、マルチチップパッケージング構造体１５０は、第１の基板１０４の第２の表面１１８に結合された第５のデバイス、及び第２の基板１０６の第１の表面１２０に結合された第６のデバイスなどの、５つ以上のデバイスを含む。
【００２３】
図１Ｃは、別の態様によるマルチチップパッケージング構造体１８０を示す。マルチチップパッケージング構造体１８０は、図１Ａ及び図１Ｃを参照して論じた構成要素のうちのいずれかを含んでもよい。マルチチップパッケージング構造体１８０は、画像センサデバイス１０２に加えて５つのデバイスを含む。例えば、マルチチップパッケージング構造体１８０は、第５のデバイス１１９を含んでもよい。第１のデバイス１１０は、第１の基板１０４の第２の表面１１８に結合されてもよく、第２のデバイス１１２は、第１の基板１０４の第２の表面１１８に結合されてもよく、第３のデバイス１１４は、第２の基板１０６の第１の表面１２０に結合されてもよく、第４のデバイス１１７は、第２の基板１０６の第１の表面１２０に結合されてもよく、第５のデバイス１１９は、第２の基板１０６の第１の表面１２０に結合され結合されてもよい。いくつかの実施例では、第５のデバイス１１９は、ＲＬＣ受動回路を含む。いくつかの実施例では、第５のデバイス１１９は、ＩＣダイを含む。いくつかの実施例では、第５のデバイス１１９は、メモリＩＣダイを含む。いくつかの実施例では、第５のデバイス１１９は、ドライバＩＣダイを含む。いくつかの実施例では、第５のデバイス１１９は、レーダーＩＣダイを含む。いくつかの実施例では、マルチチップパッケージング構造体１８０は、第１の基板１０４の第２の表面１１８に結合された第６のデバイス、及び第２の基板１０６の第１の表面１２０に結合された第７のデバイスなどの、６つ以上のデバイスを含む。
【００２４】
図２は、一態様による画像センサデバイス２０２のためのマルチチップパッケージング構造体２００を示す。マルチチップパッケージング構造体２００は、図１Ａ〜図１Ｃを参照して論じた特徴のうちのいずれかを含んでもよい。画像センサデバイス２０２は、光を電気信号に変換するように構成された画素素子のアレイを有する画像センサダイを含む。いくつかの実施例では、画像センサデバイス２０２は、相補型金属酸化膜半導体（ＣＭＯＳ）画像センサを含む。画像センサデバイス２０２は、第１の（又は上部）表面２２４と、第２の（又は底部）表面２２６と、を有する。第１の表面２２４は、画像センサデバイス２０２のアクティブ領域２０１を画定する。アクティブ領域２０１は、光を受けるように構成された画素区域（例えば、画素アレイ）を含む。
【００２５】
マルチチップパッケージング構造体２００は、画像センサデバイス２０２に結合された透明部材２０８を含み、そのため透明部材２０８は、画像センサデバイス２０２のアクティブ領域２０１の上方に位置付けられる（及びそこから離間配置される）。いくつかの実施例では、透明部材２０８は、カバーを含む。いくつかの実施例では、透明部材２０８は、蓋を含む。いくつかの実施例では、透明部材２０８は、ガラス材料を含む。透明部材２０８は、第１の（又は上部）表面２２８と、第２の（又は底部）表面２３０と、を含む。透明部材２０８は、方向Ａ１に画像センサデバイス２０２から離れて位置付けられ、そのため透明部材２０８の第２の表面２３０と画像センサデバイス２０２の第１の表面２２４との間にスペース２０３（例えば、空きスペース）が存在する。いくつかの実施例では、マルチチップパッケージング構造体２００は、透明部材２０８を画像センサデバイス２０２のアクティブ領域２０１から離して位置付けるダム部材２０５を含む。例えば、ダム部材２０５は、透明部材２０８の第２の表面２３０及び画像センサデバイス２０２の第１の表面２２４（アクティブ領域２０１から離れた区域）に結合され、アクティブ領域２０１は、隣接するダム部材２０５どうしの間に配設される。いくつかの実施例では、ダム部材２０５は、接合材料を含む。いくつかの実施例では、ダム部材２０５は、エポキシ樹脂を含む。いくつかの実施例では、ダム部材２０５は、ガラスダムを含む。いくつかの実施例では、ダム部材２０５は、シリコンダムを含む。
【００２６】
マルチチップパッケージング構造体２００は、第１の基板２０４を含む。第１の基板２０４は、プリント回路基板（ＰＣＢ）基板を含む。いくつかの実施例では、第１の基板２０４は、誘電材料を含む。いくつかの実施例では、第１の基板２０４は、ＰＣＢベース材料の単一の層を含む。いくつかの実施例では、第１の基板２０４は、ＰＣＢベース材料の複数の層を含む。いくつかの実施例では、第１の基板２０４は、銅クラッド積層体（ＣＣＬ）基板を含む。第１の基板２０４は、第１の（又は上部）表面２１６と、第２の（又は底部）表面２１８と、を含む。第１の基板２０４の第１の表面２１６は、画像センサデバイス２０２に結合され、第１の基板２０４の第２の表面２１８は、１つ以上のビア２３２を使用して第１のデバイス２１０に結合される。例えば、画像センサデバイス２０２の第２の表面２２６は、第１の基板２０４の第１の表面２１６に結合される。１つ以上の導電層部分２０７は、第１の基板２０４の第１の表面２１６に配設され、１つ以上の導電層部分２０７は、第１の基板２０４の第２の表面２１８に配設される。いくつかの実施例では、導電層部分２０７は、電気トレース（例えば、銅金属トレース）を含む。電気トレースは、電気トレースに接続されたデバイスに及び／又はそれから信号を伝送するように構成されてもよく、本明細書に記載の特性のうちのいずれかを含むことができる。いくつかの実施例では、第１の基板２０４は、プリプレグコア（例えば、樹脂で予め含浸されている）を有する導電性（例えば、銅）トレースを（両面に）有するＣＣＬ基板を含み、導電性（例えば、銅）トレースは、導電性（例えば、銅）箔からのフォトリソグラフィパターニングによって形成される。
【００２７】
第１のデバイス２１０は、ＩＣダイを含んでもよい。いくつかの実施例では、第１のデバイス２１０は、ＩＳＰ  ＩＣダイを含む。いくつかの実施例では、第１のデバイス２１０は、メモリＩＣダイを含む。いくつかの実施例では、第１のデバイス２１０は、ドライバＩＣダイを含む。いくつかの実施例では、第１のデバイス２１０は、ＲＬＣ受動回路を含む。いくつかの実施例では、第１のデバイス２１０は、レーダーＩＣダイを含む。第１のデバイス２１０は、第１の（又は上部）表面２３４と、第２の（又は底部）表面２３６とを含む。いくつかの実施例では、第１のデバイス２１０の第１の表面２３４は、１つ以上の導電層部分２０９（例えば、トレース）を含む。ビア２３２の第１の端部は、第１の基板２０４の第２の表面２１８上の導電層部分２０７に接続され、ビア２３２の第２の端部は、第１のデバイス２１０の第１の表面２３４上の導電層部分２０９に接続される。各ビア２３２は、第１のデバイス２１０と第１の基板２０４との間でＡ１方向に延在する垂直相互接続アクセスである。各ビア２３２は、管又はリベットなどの導電性材料で裏打ちされた孔を含んでもよい。いくつかの実施例では、各ビア２３２は、孔内に配設された導電性管を含んでもよい。各ビア２３２は、第３の絶縁層２４３の厚さの部分を通って延在してもよい。
【００２８】
マルチチップパッケージング構造体２００は、画像センサデバイス２０２を第１の基板２０４に接続するボンドワイヤ２２１を含む。いくつかの実施例では、ボンドワイヤ２２１の第１の端部は、画像センサデバイス２０２の第１の表面２２４に接続され、ボンドワイヤ２２１の第２の端部は、第１の基板２０４の第１の表面２１６上の導電層部分２０７に接続される。ボンドワイヤ２２１は、例えば、アルミニウム、銅、若しくは金、又はこれらの任意の組み合わせなどの導電性（例えば、金属）ワイヤであってもよい。
【００２９】
マルチチップパッケージング構造体２００は、成形材２１５を含む。成形材２１５は、金属、プラスチック、樹脂、エポキシ、フェノール硬化剤、シリカ材料、顔料、ガラス、セラミックケーシングなどの１つ以上のタイプの材料を（例えば、複数のタイプの材料を含む場合は成形コンパウンドに）含んでもよい。成形材２１５は、第１の基板２０４の第１の表面２１６の部分に配設され、透明部材２０８の第１の表面２２８と実質的に位置合わせされた平面２３１まで延在してもよい。いくつかの実施例では、成形材２１５は、ダム部材２０５の縁部、及び透明部材２０８の縁部に沿って、画像センサデバイス２０２の縁部に沿って配設される。いくつかの実施例では、成形材２１５の上面は、透明部材２０８の第１の表面２２８の下方（又は上方）に配設される。
【００３０】
マルチチップパッケージング構造体２００は、第２の基板２０６を含む。第２の基板２０６は、第１の（又は上部）表面２２０と、第２の（又は底部）表面２２２と、を含む。第２の基板２０６は、プリント回路基板（ＰＣＢ）基板を含む。いくつかの実施例では、第２の基板２０６は、誘電材料を含む。いくつかの実施例では、第２の基板２０６は、ＰＣＢベース材料の単一の層を含む。いくつかの実施例では、第２の基板２０６は、ＰＣＢベース材料の複数の層を含む。いくつかの実施例では、第２の基板２０６は、銅クラッド積層体（ＣＣＬ）基板を含む。いくつかの実施例では、第１の基板２０４及び第２の基板２０６は、同じタイプの材料を含む（例えば、両方とも両面銅トレースを有するＣＣＬ基板である）。いくつかの実施例では、第２の基板２０６は、第１の基板２０４の材料とは異なる材料を含む。いくつかの実施例では、第２の基板２０６の寸法（例えば、長さ、幅、厚さ）は、第１の基板２０４の寸法と同じである。いくつかの実施例では、第２の基板２０６のうちの少なくとも１つの寸法は、第１の基板２０４のうちの少なくとも１つの寸法とは異なる。１つ以上の導電層部分２１１は、第２の基板２０６の第１の表面２２０に配設され、１つ以上の導電層部分２１１は、第２の基板２０６の第２の表面２２２に配設される。いくつかの実施例では、導電層部分２１１は、金属（例えば）箔部分を含む。いくつかの実施例では、導電層部分２１１は、電気トレースを含む。電気トレースは、電気トレースに接続されたデバイスに及びそれから信号を伝送するように構成されてもよく、本明細書に記載の特性のうちのいずれかを含むことができる。いくつかの実施例では、第２の基板２０６は、プリプレグコア（例えば、樹脂で予め含浸されている）を有する導電性（例えば、銅）トレースを（両面に）有するＣＣＬ基板を含み、導電性トレースは、導電性箔からのフォトリソグラフィパターニングによって形成される。
【００３１】
第２の基板２０６は、導電性構成要素２５１に結合される。例えば、第２の基板２０６の第２の表面２２２は、導電性構成要素２５１に結合される。いくつかの実施例では、導電性構成要素２５１は、表面実装パッケージング素子である。いくつかの実施例では、導電性構成要素２５１は、はんだボールを含む。導電性構成要素２５１は、外部デバイス（例えば、ボールグリッドアレイ（ＢＧＡ）デバイス）に接続するために使用される構成要素である。しかしながら、導電性構成要素２５１は、他のタイプの表面実装パッケージング素子を含んでもよい。
【００３２】
マルチチップパッケージング構造体２００は、第２のデバイス２１２と、第３のデバイス２１４と、を含む。いくつかの実施例では、第２のデバイス２１２は、ＩＣダイを含む。いくつかの実施例では、第２のデバイス２１２は、メモリＩＣダイを含む。いくつかの実施例では、第２のデバイス２１２は、ドライバＩＣダイを含む。いくつかの実施例では、第２のデバイス２１２は、ＩＳＰダイを含む。いくつかの実施例では、第２のデバイス２１２は、レーダーＩＣダイを含む。いくつかの実施例では、第２のデバイス２１２は、ＲＬＣ受動回路を含む。いくつかの実施例では、第３のデバイス２１４は、ＩＣダイを含む。いくつかの実施例では、第３のデバイス２１４は、ドライバＩＣダイを含む。いくつかの実施例では、第３のデバイス２１４は、メモリＩＣダイを含む。いくつかの実施例では、第３のデバイス２１４は、ＩＳＰダイを含む。いくつかの実施例では、第３のデバイス２１４は、ＲＬＣ受動回路を含む。いくつかの実施例では、第３のデバイス２１４は、レーダーＩＣダイを含む。
【００３３】
第２のデバイス２１２は、第２の基板２０６に結合される。第３のデバイス２１４は、第２の基板２０６に結合される。第２のデバイス２１２は、第１の（又は上部）表面２４４と、第２の（又は底部）表面２４６と、を含む。第３のデバイス２１４は、第１の（又は上部）表面２５４と、第２の（又は底部）表面２５６と、を含む。第２のデバイス２１２は、バンプ部材２４５を介して第２の基板２０６に結合され、第３のデバイス２１４は、バンプ部材２４５を介して第２の基板２０６に結合される。いくつかの実施例では、バンプ部材２４５は、ピラーを含む。いくつかの実施例では、バンプ部材２４５は、はんだ、金めっきバンプ、はんだバンプ、及び／又は金スタッドバンプを有する銅ピラーを含む。バンプ部材２４５は、第２のデバイス２１２の第２の表面２４６を第２の基板２０６の第１の表面２２０から離して位置付け、第３のデバイス２１４の第２の表面２５６を第２の基板２０６の第１の表面２２０から離して位置付ける。バンプ部材２４５は、第２の基板２０６の第１の表面２２０の導電層部分２１１のうちのいくつかに接続される。また、第２のデバイス２１２及び第３のデバイス２１４を第２の基板２０６に固定するのを支援するために、アンダーフィル材料２５８が、第２のデバイス２１２と第２の基板２０６との間、及び第３のデバイス２１４と第２の基板２０６との間に配設される。いくつかの実施例では、アンダーフィル材料２５８は、バンプ部材２４５の部分を封入する。アンダーフィル材料２５８は、第２のデバイス２１２の第２の表面２４６と第２の基板２０６の第１の表面２２０との間に延在してもよく、第３のデバイス２１４の第２の表面２５６と第２の基板２０６の第１の表面２２０との間に延在してもよい。いくつかの実施例では、アンダーフィル材料２５８は、絶縁層を含む。いくつかの実施例では、アンダーフィル材料２５８は、エポキシ系材料を含む。いくつかの実施例では、アンダーフィル材料２５８は、エポキシ乾燥フィルム（例えば、ｂ段階樹脂フィルム）を含み、アンダーフィル材料２５８は積層（例えば、熱及びプレス）によって適用される。マルチチップパッケージング構造体２００は、第１の基板２０４を第２の基板２０６に電気的に接続するように構成された１つ以上のビア２６０を含む。
【００３４】
マルチチップパッケージング構造体２００は、第１の絶縁層２４１、第２の絶縁層２４２、及び第３の絶縁層２４３など、第１の基板２０４と第２の基板２０６との間に配設された１つ以上の絶縁層を含む。第１の絶縁層２４１は、第２の基板２０６の第１の表面２２０に配設されてもよく、第１の絶縁層２４１の上面が第２のデバイス２１２の第１の表面２４４及び／又は第３のデバイス２１４の第１の表面２５４と実質的に位置合わせされ得るように、（例えば、方向Ａ１に沿って）厚さを有してもよい。いくつかの実施例では、第１の絶縁層２４１は、第２のデバイス２１２の第１の表面２４４の上方に延在し、第３のデバイス２１４の第１の表面２５４の上方に延在する。第１の絶縁層２４１は、第１のデバイス２１０、第２のデバイス２１２、及びビア２６０の一部を封入してもよい。
【００３５】
第２の絶縁層２４２は、第１の絶縁層２４１の上面に配設されてもよく、第１のデバイス２１０の第２の表面２３６まで延在してもよい。いくつかの実施例では、第２の絶縁層２４２の厚さは、第１の絶縁層２４１の厚さよりも薄くてもよい。第２の絶縁層２４２は、ビア２６０の別の一部を封入してもよい。第３の絶縁層２４３は、第２の絶縁層２４２の上面に配設されてもよく、第１の基板２０４の第２の表面２１８まで延在してもよい。いくつかの実施例では、第３の絶縁層２４３の厚さは、第２の絶縁層２４２の厚さよりも厚い。第３の絶縁層２４３は、第１のデバイス２１０、ビア２３２、及びビア２６０の一部を封入することができる。ビア２６０は、第１の絶縁層２４１、第２の絶縁層２４２、及び第３の絶縁層２４３を通って延在してもよい。ビア２３２は、第３の絶縁層２４３の厚さの部分を通って延在する。いくつかの実施例では、第１の絶縁層２４１、第２の絶縁層２４２、及び第３の絶縁層２４３の各々は、ポリマー絶縁層を含む。いくつかの実施例では、第１の絶縁層２４１の材料、第２の絶縁層２４２の材料、及び第３の絶縁層２４３の材料は同じである。いくつかの実施例では、１つ以上のこれらの層からの材料のうちの少なくとも１つは、他の層とは異なる。
【００３６】
図３Ａ及び図３Ｂは、一態様による図２のマルチチップパッケージング構造体２００を組み立てるための製造作業の例を有するプロセス３００を示す。
【００３７】
作業３０２において、第２の基板２０６が、提供される。いくつかの実施例では、第２の基板２０６は、第２の基板２０６の第１の表面２２０及び第２の基板２０６の第２の表面２２２に配設された導電層部分２１１を有する銅クラッド積層体（ＣＣＬ）基板を含む。いくつかの実施例では、第２の基板２０６は、プリプレグコア（例えば、樹脂で予め含浸されている）を有する両面銅トレースを有するＣＣＬである。銅トレースは、銅箔からのフォトリソグラフィパターニングによって作製される。
【００３８】
作業３０４において、第２のデバイス２１２は、第２の基板２０６の第１の表面２２０に結合され、第３のデバイス２１４は、第２の基板２０６の第１の表面２２０に結合される。いくつかの実施例では、第２のデバイス２１２及び第３のデバイス２１４は、バンプ部材２４５を使用してフリップチップ構成で第２の基板２０６に結合される。例えば、バンプ部材２４５は、第２のデバイス２１２及び第３のデバイス２１４に結合され、バンプ部材２４５は、第２の基板２０６の第１の表面２２０上の導電層部分２１１に結合される。いくつかの実施例では、バンプ部材２４５は、はんだ、金めっきバンプ、はんだバンプ、及び／又は銅スタッドバンプを有する銅ピラーを含む。いくつかの実施例では、第２のデバイス２１２及び／又は第３のデバイス２１４は、第２のデバイス２１２及び／又は第３のデバイス２１４が第２の基板２０６に直接結合される表面実装技術（surface mount technology、ＳＭＴ）によって、第２の基板２０６に結合される。いくつかの実施例では、アンダーフィル材料２５８は、第２のデバイス２１２と第２の基板２０６との間に配設されて間隙を充填し、アンダーフィル材料２５８は、第３のデバイス２１４と第２の基板２０６との間に配設されて間隙を充填し、それによってマルチチップパッケージング構造体２００の信頼性を高める。
【００３９】
作業３０６において、第１の絶縁層２４１は、第２の基板２０６の第１の表面２２０に配設（例えば、積層）される。いくつかの実施例では、第１の絶縁層２４１は、第２の基板２０６の第１の表面２２０から第２のデバイス２１２の第１の表面２４４及び／又は第３のデバイス２１４の第１の表面２５４まで延在する厚さを有する。いくつかの実施例では、第１の絶縁層２４１は、第２のデバイス２１２の第１の表面２４４及び／又は第３のデバイス２１４の第１の表面２５４を越えて延在する。いくつかの実施例では、第１の絶縁層２４１は、ポリマータイプの絶縁層を含む。いくつかの実施例では、第１の絶縁層２４１は、乾燥フィルムタイプの接着剤を含む。いくつかの実施例では、第１の絶縁層２４１の上面は、第１の絶縁層２４１の上面を比較的平坦にするように圧縮処理される。次いで、いくつかの実施例では、第１の絶縁層２４１は、第１の絶縁層２４１を完全に硬化させるために熱硬化される。
【００４０】
作業３０８において、第２の絶縁層２４２は、第１の絶縁層２４１の上面に配設（例えば、積層）される。作業３１０において、第１のデバイス２１０は、第２の絶縁層２４２の上面に配設される。いくつかの実施例では、第１のデバイス２１０は、第２の絶縁層２４２が完全に硬化していない第２の絶縁層２４２に取り付けられ、次いで、第２の絶縁層２４２を完全に硬化させるために熱硬化が実施される。
【００４１】
作業３１２において、第３の絶縁層２４３は、第１のデバイス２１０の第１の表面２３４及び第２の絶縁層２４２の上面に配設（例えば、積層）され、第２の絶縁層２４２の上面を比較的平坦にするために熱圧縮プロセスが実施される。いくつかの実施例では、第３の絶縁層２４３は、第２の絶縁層２４２の上面から第１のデバイス２１０の第１の表面２３４の上方の平面まで延在する厚さを有してもよい。
【００４２】
作業３１４において、導電層部分２０７（例えば、銅箔部分）は、第３の絶縁層２４３の上面に取り付けられ、次いで、第３の絶縁層２４３を完全に硬化させるために熱硬化が実施される。導電層部分２０７は、電気トレースとなるようにリソグラフィ及びエッチングプロセスによってパターニングされてもよい。ビア２６０は、導電層部分２０７のうちのいくつかを、第２の基板２０６の第１の表面２２０の導電層部分２１１のうちのいくつかに接続するために、第１の絶縁層２４１、第２の絶縁層２４２、及び第３の絶縁層２４３を通って形成されてもよい。ビア２３２は、導電層部分２０７のうちのいくつかを第１のデバイス２１０のパッド２３３に接続するために、第３の絶縁層２４３の部分を通って形成されてもよい。ビア２６０及びビア２３２は、レーザ穿孔、サンドブラスト、及び／又は光エッチングによって形成されてもよく、これに続いてめっき（例えば、銅めっき）を行うことができる。
【００４３】
作業３１６において、第１の基板２０４は、第３の絶縁層２４３、ビア２６０、及びビア２３２に結合される。いくつかの実施例では、第１の基板２０４は、第１の基板２０４の第１の表面２１６及び第１の基板２０４の第２の表面２１８に配設された導電層部分２０７を有する銅クラッド積層体（ＣＣＬ）基板を含む。いくつかの実施例では、第１の基板２０４は、プリプレグコア（例えば、樹脂で予め含浸されている）を有する両面銅トレースを有するＣＣＬである。トレースは、銅箔からのフォトリソグラフィパターニングによって作製される。
【００４４】
作業３１８において、画像センサデバイス２０２は、第１の基板２０４に結合される。例えば、画像センサデバイス２０２の第２の表面２３０は、第１の基板２０４の第１の表面２１６に結合される。アクティブ領域２０１は、画像センサデバイス２０２の第１の表面２２８上で画定される。ボンドワイヤ２２１は、画像センサデバイス２０２に、及び第１の基板２０４の第１の表面２１６の導電層部分２０７に結合される。
【００４５】
作業３２０において、透明部材２０８は、ダム部材２０５を使用して画像センサデバイス２０２に結合され、そのため透明部材２０８のアクティブ領域２０１と第２の表面２３０との間にスペース２０３が存在する。例えば、ダム部材２０５は、スタンドオフを生じ、透明部材２０８を取り付けるための接着剤としても機能する。
【００４６】
作業３２２において、成形（又は封入）プロセスが実施されて、成形材２１５を使用してボンドワイヤ２２１及び透明部材２０８の縁部２１９を覆う。成形材２１５は、第１の基板２０４の第１の表面２１６の部分に配設され、画像センサデバイス２０２の第１の表面２２８と位置合わせされた平面まで延在してもよい。また、導電性構成要素２５１は、第２の基板２０６の第２の表面２２２に取り付けられる。いくつかの実施例では、導電性構成要素２５１は、はんだボールであり、はんだボールは、ボールグリッドアレイ（ＢＧＡ）配列を有するピンアウトである。
【００４７】
図４は、一態様によるマルチチップパッキング構造体（例えば、１００、１５０、１８０、２００）の組み立て作業の例を示すフロー図４００を示す。図４のフロー図４００は、連続的な順序での作業を示しているが、これは単なる一例であり、追加又は代替の作業が含まれてもよいことが理解されよう。更に、図４の作業及び関連する作業は、示されるものとは異なる順序で、又は並列若しくは重複する方法で実行されてもよい。
【００４８】
作業４０２は、第１のデバイスを第１の基板の第１の表面に結合することを含む。作業４０４は、少なくとも１つの第１の絶縁層を第１の基板の第１の基板上に配設することを含む。作業４０６は、第３のデバイスを少なくとも１つの絶縁層に結合することを含む。作業４０８は、第２の絶縁層を第３のデバイス及び少なくとも１つの第１の絶縁層に配設することを含む。作業４１０は、第２の基板の第１の表面を第２の絶縁層に結合することを含む。作業４１２は、第２の基板の第２の表面を画像センサデバイスに結合することを含む。
【００４９】
一態様によれば、マルチチップパッケージング構造体は、第１の表面及び第２の表面を有する第１の基板を含み、第１の基板は、導電層部分を有する。マルチチップパッケージング構造体は、第１の基板の第１の表面に結合された画像センサデバイスと、第１の基板の第２の表面に結合された第１のデバイスと、第１の基板から離れて配設された第２の基板とを含み、第２の基板は、導電層部分を有する。第１の基板の導電層部分は、第２の基板の導電層部分に通信可能に接続される。第１のデバイスは、第１の基板と第２の基板との間に配設される。マルチチップパッケージング構造体は、第２の基板に結合された第２のデバイスと、第１の基板又は第２の基板に結合された第３のデバイスと、を含む。
【００５０】
いくつかの態様によれば、マルチチップパッケージング構造体は、以下の特徴（又はこれらの任意の組み合わせ）のうちの１つ以上を含んでもよい。第２の基板は、第１の表面及び第２の表面を含んでもよく、第２のデバイスは、第２の基板の第１の表面に結合され、第３のデバイスは、第２の基板の第１の表面に結合される。マルチチップパッケージング構造体は、第２の基板の第２の表面に結合された複数の導電性構成要素を含んでもよく、複数の導電性構成要素は、外部デバイスに接続されるように構成される。マルチチップパッケージング構造体は、第２の基板に結合された第４のデバイスを含んでもよい。マルチチップパッケージング構造体は、第１の基板と第２の基板との間に配設された１つ以上の絶縁層を含んでもよい。絶縁層は、第２の基板の第１の表面に配設された第１の絶縁層と、第１の絶縁層に配設された第２の絶縁層と、第２の絶縁層と第１の基板の第２の表面との間に配設された第３の絶縁層と、を含んでもよい。マルチチップパッケージング構造体は、画像センサデバイスに結合された透明部材を含んでもよく、そのため画像センサデバイスのアクティブ領域と透明部材との間に空きスペースが存在する。マルチチップパッケージング構造体は、画像センサデバイスと第１の基板の第１の表面との間に結合されて、画像センサデバイスを第１の基板に通信可能に接続する１つ以上のボンドワイヤを含んでもよい。マルチチップパッケージング構造体は、１つ以上のボンドワイヤを封入する成形材料を含んでもよい。マルチチップパッケージング構造体は、第１の基板の導電層部分と第２の基板の導電層部分との間に結合され、かつそれらの間に延在して、第１の基板を第２の基板に通信可能に接続する１つ以上のビアを含んでもよい。第２のデバイスは、１つ以上のバンプ部材を使用して第２の基板に結合されてもよい。第１のデバイスは、１つ以上のビアを使用して第１の基板に結合されてもよい。
【００５１】
一態様によれば、マルチチップパッケージング構造体は、第１の表面及び第２の表面を有する第１の基板と、第１の基板の第１の表面に結合された画像センサデバイスと、第１の基板の第２の表面に結合された画像信号プロセッサ（ＩＳＰ）集積回路（ＩＣ）ダイと、第２の基板であって、第１の基板に通信可能に接続されている、第２の基板と、第１の基板と第２の基板との間に配設された少なくとも１つの絶縁層と、第２の基板に結合された複数のデバイスと、を含む。
【００５２】
いくつかの態様によれば、マルチチップパッケージング構造体は、上記及び／又は以下の特徴（又はこれらの任意の組み合わせ）のうちの１つ以上を含んでもよい。複数のデバイスは、メモリＩＣダイと、ドライバＩＣダイと、を含んでもよい。少なくとも１つの絶縁層は、第２の基板の第１の表面に配設された第１の絶縁層と、第１の絶縁層に配設された第の２絶縁層と、第２の絶縁層と第１の基板との間に配設された第３の絶縁層と、を含んでもよい。マルチチップパッケージング構造体は、第１の基板と第２の基板との間に結合され、かつその間に延在して、第１の基板を第２の基板に電気的に接続する１つ以上のビアを含んでもよく、１つ以上のビアは、少なくとも１つの絶縁層を通って延在する。マルチチップパッケージング構造体は、ＩＳＰ  ＩＣダイと第１の基板上の１つ以上の導電性部分との間に結合されて、ＩＳＰ  ＩＣダイを第１の基板に電気的に接続する１つ以上のボンドワイヤを含んでもよい。マルチチップパッケージング構造体は、１つ以上のボンドワイヤを封入する成形材料を含んでもよい。
【００５３】
一態様によれば、マルチチップパッケージング構造体を製造する方法は、第１のデバイス及び第２のデバイスを第１の基板の第１の表面に結合することと、少なくとも１つの第１の絶縁層を第１の基板の第１の表面に配設することと、第３のデバイスを少なくとも１つの絶縁層に結合することと、第２の絶縁層を第３のデバイス及び少なくとも１つの第１の絶縁層に配設することと、第２の基板を第２の絶縁層に結合することと、画像センサデバイスを第２の基板に結合することと、を含む。いくつかの態様では、方法は、第１の基板と第２の基板との間に電気的接続を形成することを更に含む。
【００５４】
前述の説明において、ある素子が別の素子に接続されている、電気的に接続される、結合される、又は電気的に結合されると言及される場合、それは他の素子に直接接続又は結合されてもよいか、又は１つ以上の介在素子が存在し得ることも、理解されよう。一方、ある素子が別の素子に直接接続されるか、又は直接結合されると称される場合、介在素子は、存在しない。本発明の詳細な説明を通じて、直接接続される、又は直接結合されるという語句が使用されないこともあるが、直接接続されるか、又は直接結合されるものとして示される素子は、こうしたものとして言及可能である。本出願の「特許請求の範囲」は、該当する場合、本明細書に記載の、又は図示される例示関係を述べるよう補正され得る。本明細書で述べる様々な技術の実装形態は、デジタル電子回路、又はコンピュータハードウェア、ファームウェア、ソフトウェア、あるいは、それらの組み合わせで実装する（例えば、含められる）ことができる。方法の一部はまた、例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ）又はＡＳＩＣ（特定用途向け集積回路）などの専用論理回路によって実行され得、機器は、この専用論理回路として実装され得る。
【００５５】
いくつかの実装形態は、様々な半導体処理及び／又はパッケージング技術を使用して実装され得る。いくつかの実装形態は、例えば、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）、及び／又はそれら等を含むが、それらに限定されない半導体基板に関連付けられた様々なタイプの半導体処理技術を使用して実装され得る。
【００５６】
記載された実装形態のいくつかの特徴を、本明細書で記載されるように説明したが、これから、当業者は、多くの変形形態、代替え、変更、及び、等価物を想到するであろう。それ故、添付の「特許請求の範囲」を、こうした修正や変更の全てを実施形態の範囲内に含まれるものとして網羅することを意図していることが理解されよう。これらが、限定ではなく、単なる例示として提示されており、形態及び細部に様々な変更がなされ得ることは、理解しているはずである。本明細書に記載の機器及び／又は方法の任意の部分は、相互に排他的な組み合わせを除き、任意の組み合わせで組み合わせることが可能である。本明細書に記載の実施形態は、記載の様々な実施形態の機能、構成要素及び／又は特徴の様々な組み合わせ及び／又は部分組み合わせを含み得る。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【外国語明細書】
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