(57)【要約】【課題】本発明の実施形態は、半導体装置の小型化、薄型化に貢献する。【解決手段】  実施形態の半導体装置１００は、第１面及び第１面と対向する第２面を有する第１配線層１と、第１配線層１の第１面側に搭載された第１半導体素子２と、第１配線層１の第１面側に設けられ、第１半導体素子２の厚さ以上の高さを有する導電性ピラー３と、第３面及び第３面と対向する第４面を有し、導電性ピラー３上に設けられ、第４面側において導電性ピラー３に接合された第２配線層５と、第２配線層５の第３面側に搭載され、第２配線層５と第１ボンディングワイヤ７で接続された第２半導体素子６と、第１配線層１の第１面、第１の半導体素子２、導電性ピラー３及び第２配線層５の第４面を封止する第１封止材４と、第２配線層５の第３面、第２半導体素子６及び第１ボンディングワイヤ７を封止する第２封止材８と、を備える。【選択図】  図１
2020155641.tif 000002
【特許請求の範囲】
【請求項１】
第１面及び前記第１面と対向する第２面を有する第１配線層と、
前記第１配線層の前記第１面側に搭載された第１半導体素子と、
前記第１配線層の前記第１面側に設けられ、前記第１半導体素子の厚さ以上の高さを有する導電性ピラーと、
第３面及び前記第３面と対向する第４面を有し、導電性ピラー上に設けられ、前記第４面側において前記導電性ピラーに接合された第２配線層と、
前記第２配線層の前記第３面側に搭載され、前記第２配線層と第１ボンディングワイヤで接続された第２半導体素子と、
前記第１配線層の第１面、前記第１の半導体素子、前記導電性ピラー及び前記第２配線層の第４面を封止する第１封止材と、
前記第２配線層の第３面、前記第２半導体素子及び前記第１ボンディングワイヤを封止する第２封止材と、
を備えた半導体装置。
【請求項２】
前記第１半導体素子は、コントローラ素子であり、
前記第２半導体素子は、メモリ素子である請求項１に記載の半導体装置。
【請求項３】
前記第２半導体素子上に１以上搭載された第３半導体素子であるメモリ素子をさらに有し、
前記第２半導体素子と前記第３半導体素子は、第２ボンディングワイヤで接続された請求項２に記載の半導体装置。
【請求項４】
前記第２配線層の前記第３面上に搭載された第４半導体素子であるメモリ素子をさらに有し、
前記第４半導体素子と前記第２配線層は、第３ボンディングワイヤで接続された請求項２に記載の半導体装置。
【請求項５】
ガラス基板上に第１配線層、第１半導体素子、導電性ピラー及び第１封止材を設ける第１工程と、
第１工程の後に前記第１封止材上に第２配線層、第２半導体素子、第１ボンディングワイヤ及び第２封止材を形成する第２工程と、
第２工程の後に前記基板を剥離させ、前記基板が剥離された面に、電極部を形成する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリチップを用いた半導体装置において、様々なパッケージレイアウトが検討されている。不揮発性メモリの半導体装置は、大容量化、小型化や読み書きの高速化といった特性が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１８−５１４０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、半導体装置の小型化、薄型化に貢献する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１面及び第１面と対向する第２面を有する第１配線層と、第１配線層の第１面側に搭載された第１半導体素子と、第１配線層の第１面側に設けられ、第１半導体素子の厚さ以上の高さを有する導電性ピラーと、第３面及び第３面と対向する第４面を有し、導電性ピラー上に設けられ、第４面側において導電性ピラーに接合された第２配線層と、第２配線層の第３面側に搭載され、第２配線層と第１ボンディングワイヤで接続された第２半導体素子と、第１配線層の第１面、第１の半導体素子、導電性ピラー及び第２配線層の第４面を封止する第１封止材と、第２配線層の第３面、第２半導体素子及び第１ボンディングワイヤを封止する第２封止材と、を備える。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置の断面図。
【図２】実施形態に係る半導体装置の製造方法のフローチャート。
【図３】実施形態に係る半導体装置の工程図。
【図４】実施形態に係る半導体装置の工程図。
【図５】実施形態に係る半導体装置の工程図。
【図６】実施形態に係る半導体装置の製造方法のフローチャート。
【図７】実施形態に係る半導体装置の工程図。
【図８】実施形態に係る半導体装置の工程図。
【図９】実施形態に係る半導体装置の断面図。
【図１０】実施形態に係る半導体装置の断面図。
【図１１】実施形態に係る半導体装置の断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
【０００９】
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。
【００１０】
（第１実施形態）
図１は実施形態の半導体装置１００の断面図を示す。半導体装置１００は、半導体パッケージである。より具体的には、半導体装置１００は、例えば、いわゆるＢＧＡ−ＳＳＤ（Ball Grid Array-Solid State Drive）である種類の異なる半導体素子が一つのＢＧＡタイプのパッケージとして一体に構成される。
【００１１】
図１の半導体装置１００は、第１配線層１、第１半導体素子２、導電性ピラー３、第１封止材４、第２配線層５、第２半導体素子６、第１ボンディングワイヤ７、第２封止材８と電極部９とを有する。
【００１２】
第１配線層１は、半導体装置１００に設けられていて、第１半導体素子２等を保持している。第１配線層１は、いわゆる再配線層である。第１配線層１は、樹脂層にＣｕ等の導電部材で構成された配線を含む。第１配線層１は、第１面及び第１面と対向する第２面を有する。第１配線層１の第１面は、第１半導体素子２が搭載された面である。第１配線層１の第１面には、導電性ピラー３も形成されている。第１半導体素子２も導電性ピラーも第１配線層１の配線と直接的に接続し、電気的につながっている。第１配線層１の第１面は、封止材４に封止されている。また、第１配線層１の第１面には導電性ピラー３と接続するパッド部と、第１半導体素子２と接続するパッド部が設けられ、第２面には、複数の半球状の電極からなる電極部９が設けられている。電極部はＬＧＡ（land Grid Array）の場合は平坦な電極であってもよく、半導体装置１００の外部と電気的接続がとれればどのようなものでもよい
【００１３】
第１半導体素子２は、第１配線層１の第１面側に搭載されている。第１半導体素子２は、第１配線層１と第２配線層５の間に配置される。第１半導体素子２は、いわゆるフリップチップであり、第１半導体素子２は第１配線層１の第１面側にバンプ電極を有し、バンプ電極と第１配線層１の配線に形成されたパッド部が接続している。第１半導体素子２は、例えば、第２半導体素子６を制御するコントローラ素子である。
【００１４】
導電性ピラー３は、第１配線層１と第２配線層５を接続する配線である。導電性ピラー３は、第１配線層３と第２配線層５との間に配置され、第１配線層３と第２配線層５との両方に直接的に接続する。図１に示すように、少なくとも２個以上の導電性ピラー３が半導体装置１００に含まれ、第１半導体素子２は、導電性ピラー３の間に位置している。導電性ピラー３は、第１配線層１の第１面側の配線と接合し、第２配線層５の第４面と接合している。導電性ピラー３は、例えば、Ｃｕ等の導電性の金属で構成される。導電性ピラー３の高さ（第１配線層１から第２配線層５までの距離）は、第１半導体素子の厚さ以上である。第１配線層１の配線がＣｕで構成され、導電性ピラー３がＣｕで構成されているとき、Ｃｕ同士が接合している。
【００１５】
第１封止材４は、第１配線層１の第１面、第１の半導体素子２、導電性ピラー３及び第２配線層５の第１配線層１側を向く面である第４面を封止する。第１封止材４は、例えば、モールド樹脂である。
【００１６】
第２配線層５は、半導体装置１００に設けられていて、第２半導体素子６等を保持している。第２配線層５は、いわゆる再配線層である。第２配線層５は、導電性ピラー３及び第１ボンディングワイヤ７を介して、第１半導体素子２と第２半導体素子６を接続している。第２配線層５も第１配線層１と同様に、樹脂層に配線が形成された構造を有する。第２配線層５は、第３面及び第３面に対向する第４面を有する。第２配線層５の第３面側には、第２半導体素子６が搭載されている。第２配線層５の第４面側は、導電性ピラー３と接合している。
【００１７】
第２配線層５と導電性ピラー３が半田ボールなどを介さずに直接的に接続することで、半田ボールなどの接合部材の分だけ高さを低くすることが出来る。第１半導体素子側と第２半導体素子側で別々のサブパッケージを製造した後に、これらのサブパッケージを接合させる場合、強度の観点から少なくともいずれか一方のサブパッケージには、例えばガラスエポキシ基板が用いられる。もしも、サブパッケージのいずれにもガラスエポキシ基板などの無機系の配線基板を用いないと、サブパッケージを作製する際に強度が不足するか、サブパッケージを接合する際に強度が不足する。従って、ガラスエポキシ基板などの無機系の配線層を用いないと、サブパッケージを接合して１つのパッケージを得ることは、実用的ではない。実施形態の半導体装置１００は、サブパッケージを接合して得たものではないため、第２配線層５と第１封止材４との間に間隙が生じていない。
【００１８】
第２配線層５と第１半導体素子２を被覆する第１封止材４は、これらの積層方向において、１直線上に並ぶように位置している。また、第１配線層１と第２半導体素子５を封止する第２封止材は、これらの積層方向において、１直線上に並ぶように位置している。
【００１９】
第２半導体素子６は、第２配線層５の第３面側に搭載されている。第２半導体素子６の第２配線層５を向く面と対向する側の面に設けられている電極パッドが第２配線層５と接続している。第２半導体素子６は、第２配線層５と第２封止材８の間に位置している。第２半導体素子６は、例えば、第２配線層５上に設けられたダイアタッチフィルムなどの接着層で固定されている。第２半導体素子６と第２配線層５は、第１ボンディングワイヤ７によって接続されている。第２半導体素子６は、例えば、メモリ素子である。メモリ素子としては、不揮発性メモリ素子又は不揮発性メモリ素子並びに揮発性メモリ素子を組み合わせた形態が挙げられる。不揮発性メモリ素子としては、ＮＡＮＤメモリチップ、相変化メモリチップ、抵抗変化メモリチップ、強誘電体メモリチップや磁気メモリチップ等を用いることができる。揮発性メモリ素子としては、ＤＲＡＭ（Dynamic Random Access Memory）チップ等を用いることが出来る。
【００２０】
第１ボンディングワイヤ７は、第２配線層５と第２半導体素子６を接続する配線である。第１ボンディングワイヤ７は、第２配線層５の配線と接続している。第１ボンディングワイヤ７は、例えばＡｕなどのワイヤである。
【００２１】
第２封止材８は、第２配線層５の第３面、第２半導体素子６及び第１ボンディングワイヤ７を封止している。第２封止材８は、例えば、モールド樹脂である。
【００２２】
電極部９は、第１配線層１の第２面側に設けられた電極である。電極部９は、例えばボールパッド電極である。
【００２３】
次に、半導体装置１００の製造方法について説明する。製造方法の説明において、一部工程図を参照する。半導体装置１００の製造方法は、基板上に第１配線層１、第１半導体素子２、導電性ピラー３及び第１封止材４を設ける第１工程と、第１工程の後に第１封止材４上に第２配線層５、第２半導体素子６、第１ボンディングワイヤ７及び第２封止材８を形成する第２工程と、第２工程の後にガラス基板を剥離させ、基板が剥離された面に、電極部９を形成する工程と、を有する。
【００２４】
図２に半導体装置１００の製造方法のフローチャートを示す。図２のフローチャートに示す製造方法は、半導体装置１００の製造方法の一例である。図２に示すように、半導体装置１００の製造方法は、より具体的には、基板１０上に第１配線層１を形成する工程、第１配線層１上に第１半導体素子２を設置する工程、第１封止材４を形成する工程、第１封止材４にホールＨを形成する工程、ホールＨに導電性材料を埋め込む工程、平坦化する工程、第１封止材４上に第２配線層を５形成する工程、第２配線層５上に第２半導体素子６を設置し、ワイヤボンディングで配線する工程、第２封止材８を形成する工程、反転させ、基板１０を剥離して、電極部９を形成する工程を有する。
【００２５】
まず、基板１０上に第１配線層１を形成する。基板１０上に配線部材を形成し、パターニングを行ない、樹脂層を形成する。樹脂層をさらにパターニングして、さらに導電部材を形成し、パターニングを行なう等して第１配線層１を得る。配線部材の材料は、ＡｌやＣｕを用いてもよい。配線形成にはスパッタリングやメッキを用いても良い。樹脂層は光感光性のポリイミド等を用いてもよい。第１配線層１には第１半導体素子２と接続するパッド部と、導電性ピラー３と接続するパッド部とが形成される。そして、別プロセスで作製した第１半導体素子２を第１配線層１の第１面に設置して、第１配線層１のパッド部と第１半導体素子２のバンプ電極とをフリップチップで接続する。そして、第１封止材４で第１配線層１の第１面と第１半導体素子２を封止し、レーザー加工またはドライエッチング加工するなどして、第１封止材４にホールＨを形成して、図３の工程図に示す部材を得る。
【００２６】
そして、図３の工程図に示す部材のホールＨに導電性ピラー３の材料である導電性材料を埋め込み、導電性ピラー３と第１封止材４とを平坦化して図４の工程図に示す部材を得る。このとき、導電性ピラー３をメッキで形成してもよいし、スクリーン印刷や、インクジェットなどで導電性の材料を穴に埋め込んで形成してもよい。平坦化後、ホールＨ内の導電性材料は、導電性ピラー３となる。導電性材料を埋め込み、導電性ピラー３と第１配線層１を電気的に接続する。より具体的には、第１配線層１の配線材料と導電性ピラー３を接合させる。
【００２７】
また、平坦化しなくても例えば、導電性ピラー３が第１封止材４よりも多少突出している、あるいは窪んでいてもよい。次の第２配線層５を形成する工程において、導電性ピラー３と第２配線層５の配線とが電気的に接続が取れていればよい。
【００２８】
そして、図４の工程図に示す部材の第１封止材４上に第２配線層５を形成して、導電性ピラー３と第２配線層５を電気的に接続する。導電性ピラー３と第１封止材４との上に配線部材を形成し、パターニングを行ない、樹脂層を形成する。樹脂層をさらにパターニングして、さらに導電部材を形成し、パターニングを行なう等して第２配線層５を得る。配線部材の材料は、ＡｌやＣｕを用いてもよい。配線形成にはスパッタリングやメッキを用いても良い。樹脂層は光感光性のポリイミド等を用いてもよい。第２配線層５の第３面には第２半導体素子６に形成されたパッドと接続するパッド部と、第４面には導電性ピラー３と接続するパッド部とが形成される。そして、第２配線層５上に第２半導体素子６を設置し、第２半導体素子６のパッド部と第２配線層５のパッド部とを第１ボンディングワイヤ７で接続させる。第２配線層５と第２半導体素子６とはダイアタッチフィルム等の粘着性のフィルムで接着されてもよいし、液状接着剤等で接着されてもよい。
【００２９】
そして、第２封止材８で、第２配線層５の第３面と、第２半導体素子６と、第１ボンディングワイヤ７とを封止し任意に平坦化処理を行なう。そして、図５の工程図に示すように、基板１０を剥離させる。基板１０を剥離させる前後に得られた部材を反転させてもよい。そして、第１配線層１の基板１０が剥離した面に半球状の電極部９を形成して図１の半導体装置１００を得る。
【００３０】
基板１０には、上記のプロセスにおいて十分な強度を有するものであれば特に限定されず、典型的には、ガラス板を用いることが出来る。他にシリコンでもよい。また、基板１０の上に剥離剤を塗布しておき、第１配線層１と基板１０とを剥離しやすくしてもよい。基板１０に第１配線層１を形成する前に、光吸収性の高い剥離層を形成していてもよい。このとき、基板１０は例えば光透過性であり、基板１０を剥離する際にはレーザ光を基板１０を介して照射し、剥離層の熱分解により剥離してもよい。
【００３１】
また、図６のフローチャートと図７、８の工程図を参照して、半導体装置１００の他の製造方法の一例を説明する。図２に示すように、半導体装置１００の製造方法は、より具体的には、基板１０上に第１配線層１を形成する工程、第１配線層１上に第１半導体素子２を設置する工程、犠牲層１１を形成する工程、犠牲層１１にホールＨを形成する工程、ホールＨに導電性材料を埋め込む工程、犠牲層１１を除去する工程、第１封止材４を形成する工程、平坦化する工程、第１封止材４上に第２配線層を５形成する工程、第２配線層５上に第２半導体素子６を設置し、ワイヤボンディングで配線する工程、第２封止材８を形成する工程、反転させ、基板１０を剥離して、電極部９を形成する工程を有する。
【００３２】
まず、基板１０上に第１配線層１を形成する。基板１０上に配線部材を形成し、パターニングを行ない、樹脂層を形成する。樹脂層をさらにパターニングして、さらに導電部材を形成し、パターニングを行なう等して第１配線層１を得る。そして、別プロセスで作製した第１半導体素子２を第１配線層１の第１面に設置して、第１配線層１と第１半導体素子２の配線を行なう。そして、犠牲層１１を形成する。犠牲層１１をエッチングするなどして、犠牲層１１にホールＨを形成して、図７の工程図に示す部材を得る。
【００３３】
そして、図７の工程図に示す部材のホールＨに導電性ピラー３の材料である導電性材料を埋め込む。そして、犠牲層１１を除去して、図８の工程図に示す部材を得る。このとき、導電性ピラー３をメッキで形成してもよいし、スクリーン印刷や、インクジェットなどで導電性の材料を穴に埋め込んで形成してもよい。
【００３４】
そして、第１封止材４を形成し、平坦化して図４の工程図に示す部材を得る。以降、上記と同様にして図１の半導体装置１００を得る。
【００３５】
（第２実施形態）
第２実施形態の半導体装置は、第１実施形態の半導体装置の変形例である。図９に第２実施形態の半導体装置１０１の断面模式図を示す。図９の半導体装置１０１は、第１半導体素子２の表面と第２配線層５の第４面が接している。第２実施形態の半導体装置１０１と第１実施形態の半導体装置１００では、第１封止材４の厚さが薄く、そして、導電性ピラー３が低くなっている。第１半導体素子２の第２配線層５側の面は、第２配線層５と接しているか接する程度に第１封止材４の厚さは薄くなっている。これらのこと以外は、第１実施形態と第２実施形態で共通する。第１実施形態と第２実施形態で共通する内容の説明は省略される。
【００３６】
第１封止材４を薄くすることで、半導体装置１００の高さを低く抑えることができる。メモリ素子の大容量化やコントローラ素子の高機能化に伴い、メモリのパッケージサイズが大きくなる傾向にあるが、パッケージそのものの大きさの制限もあるため、パッケージサイズを抑えつつ、要求される機能を満たす半導体装置を提供することが出来る。
【００３７】
（第３実施形態）
第３実施形態の半導体装置は、第１実施形態の半導体装置の変形例である。図１０に第３実施形態の半導体装置１０２の断面模式図を示す。図１０の半導体装置１０２は、第２半導体素子６上に搭載された１以上の第３半導体素子１２を有する。第２半導体素子６と第３半導体素子１２は、第２ボンディングワイヤ１３で接続されている。これらのこと以外は、第１実施形態と第３実施形態で共通する。第１実施形態と第３実施形態で共通する内容の説明は省略される。
【００３８】
図１０では、１つの第３半導体素子１２が第２半導体素子６上に設けられているが、２以上の第３半導体素子１２をさらに積層するように設けることが出来る。第２半導体素子６と第３半導体素子１２は、図示しないダイアタッチフィルム等の接着層で接着されている。
【００３９】
第２配線層５の第３面と第３半導体素子１２と第２ボンディングワイヤ１３とが第２封止材８によって封止されている。第２半導体素子６と第３半導体素子１２は同じ機能の半導体素子であることが好ましい。第２半導体素子６及び第３半導体素子１２が例えばメモリ素子である場合、パッケージ高さを抑えつつ、大容量のメモリチップを得ることが出来る。
【００４０】
（第４実施形態）
第４実施形態の半導体装置は、第１実施形態の半導体装置の変形例である。図１１に第４実施形態の半導体装置１０３の断面模式図を示す。第４実施形態の半導体装置１０３は、第２配線層５の第３面上に搭載された第４半導体素子を有する。第４半導体素子１４と第２配線層５は、第３ボンディングワイヤ１５で接続されている。第２配線層５上の第２半導体素子６と第４半導体素子１４は、並んで搭載されている。第４半導体素子及び第３ボンディングワイヤ１５も第２封止材８に封止されている。これらのこと以外は、第１実施形態と第４実施形態で共通する。第１実施形態と第４実施形態で共通する内容の説明は省略される。
【００４１】
第２半導体素子６と第４半導体素子１４は、同じ素子でもよいし、異なる素子でもよい。例えば、第２半導体素子６にＮＡＮＤメモリを用い、第４半導体素子１５にＤＲＡＭを用いることが出来る。ＮＡＮＤは読み書きがＤＲＡＭと比べて遅いので、ＤＲＡＭをキャッシュとして用いることで、半導体装置１００の読み書きを高速化することが出来る。第２半導体素子６も第４半導体素子１４も第３実施形態の半導体装置１０２のように積層させることができ、かかる構造は、大容量化の観点から好ましい。例えば、第２半導体素子６と第４半導体素子１４の両方にＮＡＮＤメモリを用い、第２半導体素子６と第４半導体素子１４に交互に書き込むことで、書き込み速度を向上させることが出来る。第４実施形態の半導体装置１０３も、パッケージ高さを抑えつつ大容量や高速読み書きといった機能の両立させることができる。
【００４２】
以下に実施形態の半導体装置１００〜１０３を作製する方法の変形例を複数示す。
導電性ピラー３を形成してから第１封止材４で第１配線層１の第１面と第１半導体素子２と導電性ピラー３を封止し、その後平坦化して図４の工程図に示す部材を得てもよい。このとき導電性ピラー３は既知の電解メッキ法にて形成してもよい。
【００４３】
導電性ピラー３が形成されるべき位置に犠牲層ピラーを形成してから第１封止材４で第１配線層１の第１面と第１半導体素子２と犠牲層ピラーを封止し、その後平坦化して、犠牲層を溶解して図３の工程図に示す部材を得てもよい。
【００４４】
他にも様々な手法で図３や図４に示す部材を得ることができる。
【００４５】
導電性ピラー３はＣｕの他、Ｎｉ、Ａｕ等のメッキで形成されていてもよい。またＡｇペースト等の導電性様々な導電性ペーストを埋め込みこむことで形成されていてもよい。
【００４６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１０１〜１０３…半導体装置
１…第１配線層
２…第１半導体素子
３…導電性ピラー
４…第１封止材
５…第２配線層
６…第２半導体素子
７…第１ボンディングワイヤ
８…第２封止材
９…電極部
１０…基板
１１…犠牲層
１２…第３半導体素子
１３…第２ボンディングワイヤ
１４…第４半導体素子
１５…第３ボンディングワイヤ
【図１】
2020155641.tif 000003
【図２】
2020155641.tif 000004
【図３】
2020155641.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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