(57)【要約】【課題】  メモリセル位置に依存しない電圧を選択されたメモリセルに印加可能にする。【解決手段】  実施形態に係る不揮発性記憶装置は、ワード線ＷＬと、ビット線ＢＬと、抵抗変化記憶素子を含むメモリセルＭＣと、グローバルワード線ＧＷＬと、グローバルビット線ＧＢＬと、ワード線選択回路ＷＳＴと、ビット線選択回路ＢＳＴと、ワード線ドライバＷＬＤと、ビット線ドライバＢＬＤとを備え、グローバルワード線はビット線と同一の線幅及び線厚を有する第１のグローバルワード線部分ＧＷＬ１を含み、グローバルビット線はワード線と同一の線幅及び線厚を有する第１のグローバルビット線部分ＧＢＬ１を含み、第１のグローバルワード線部分の第１の端部ＥＰ１に最も近いワード線が第１のグローバルビット線部分の第２の端部ＥＰ２から最も遠いワード線である。【選択図】  図３
2020155647.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
それぞれが対応する前記ワード線と対応する前記ビット線との間に接続され、それぞれが抵抗変化記憶素子を含む複数のメモリセルと、
グローバルワード線と、
グローバルビット線と、
それぞれが対応する前記ワード線と前記グローバルワード線との間に接続された複数のワード線選択回路と、
それぞれが対応する前記ビット線と前記グローバルビット線との間に接続された複数のビット線選択回路と、
前記グローバルワード線に接続され、対応する前記ワード線選択回路によって選択された所望の前記ワード線に選択ワード線信号を供給するワード線ドライバと、
前記グローバルビット線に接続され、対応する前記ビット線選択回路によって選択された所望の前記ビット線に選択ビット線信号を供給するビット線ドライバと、
を備える不揮発性記憶装置であって、
前記グローバルワード線は、前記ビット線の線幅及び線厚と同一の線幅及び線厚を有する第１のグローバルワード線部分を含み、
前記グローバルビット線は、前記ワード線の線幅及び線厚と同一の線幅及び線厚を有する第１のグローバルビット線部分を含み、
前記第１のグローバルワード線部分は、前記ワード線ドライバからの信号が入力する第１の端部を有し、
前記第１のグローバルビット線部分は、前記ビット線ドライバからの信号が入力する第２の端部を有し、
前記第１の端部に最も近い前記ワード線が前記第２の端部から最も遠いワード線であり、前記第２の端部に最も近い前記ビット線が前記第１の端部から最も遠いビット線である
ことを特徴とする不揮発性記憶装置。
【請求項２】
前記第１のグローバルワード線部分及び前記ビット線は同一の材料で形成されており、
前記第１のグローバルビット線部分及び前記ワード線は同一の材料で形成されている
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記第１のグローバルワード線部分の単位長さ当たりの抵抗及び前記ビット線の単位長さ当たりの抵抗は同一であり、
前記第１のグローバルビット線部分の単位長さ当たりの抵抗及び前記ワード線の単位長さ当たりの抵抗は同一である
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項４】
前記第１のグローバルワード線部分及び前記ビット線は同一層内に設けられており、
前記第１のグローバルビット線部分及び前記ワード線は同一層内に設けられている
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項５】
前記第１の端部の位置及び前記第２の端部の位置は、前記複数のメモリセルが設けられた領域の対角位置に対応する
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項６】
前記グローバルワード線は、前記第１のグローバルワード線部分よりも大きい線幅を有する第２のグローバルワード線部分をさらに含み、前記第１のグローバルワード線部分と前記第２のグローバルワード線部分との接続部分が前記第１の端部に対応し、
前記グローバルビット線は、前記第１のグローバルビット線部分よりも大きい線幅を有する第２のグローバルビット線部分をさらに含み、前記第１のグローバルビット線部分と前記第２のグローバルビット線部分との接続部分が前記第２の端部に対応する
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項７】
前記第１のグローバルワード線部分は、前記ビット線の延伸方向に対して平行な方向に延伸する単一の線部分で構成され、
前記第１のグローバルビット線部分は、前記ワード線の延伸方向に対して平行な方向に延伸する単一の線部分で構成されている
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項８】
前記第１のグローバルワード線部分は、それぞれが前記ビット線の延伸方向に対して平行な方向に延伸する複数のサブ線部分で構成され、
前記第１のグローバルビット線部分は、それぞれが前記ワード線の延伸方向に対して平行な方向に延伸する複数のサブ線部分で構成されている
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項９】
前記第１の端部から選択された前記メモリセルを介して前記第２の端部まで達する電流経路の総抵抗値から前記選択されたメモリセルの抵抗値を差し引いた抵抗値は、いずれのメモリセルが選択された場合も実質的に同一である
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１０】
前記ワード線選択回路のそれぞれは、単一のトランジスタで構成され、
前記ビット線選択回路のそれぞれは、単一のトランジスタで構成されている
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１１】
それぞれが前記グローバルワード線と前記グローバルワード線の延伸方向で連続して設けられた２以上の前記ワード線選択回路との間に接続された複数のワード線サブ選択回路と、
それぞれが前記グローバルビット線と前記グローバルビット線の延伸方向で連続して設けられた２以上の前記ビット線選択回路との間に接続された複数のビット線サブ選択回路と、
をさらに備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１２】
任意の前記ワード線サブ選択回路に接続された１つの前記ワード線選択回路を第１のワード線選択回路とし、前記任意のワード線サブ選択回路に接続された他の１つの前記ワード線選択回路を第２のワード線選択回路とし、
前記第１のワード線選択回路に最も近い前記メモリセルを第１のメモリセルとし、前記第２のワード線選択回路に最も近い前記メモリセルを第２のメモリセルとし、
前記任意のワード線サブ選択回路と前記第１のワード線選択回路との間の経路を第１の経路とし、前記任意のワード線サブ選択回路と前記第２のワード線選択回路との間の経路を第２の経路とし、
前記第２の経路は前記第１の経路よりも長く、前記第２の経路と前記第１の経路との経路差は、前記第１のメモリセルと前記第２のメモリセルとの間のビット線部分の長さに対応し、
前記第２の経路は、前記ビット線に対して平行で且つ前記経路差に対応する長さを有し且つ前記ビット線の線幅及び線厚と同一の線幅及び線厚を有する経路部分を有する
ことを特徴とする請求項１１に記載の不揮発性記憶装置。
【請求項１３】
任意の前記ビット線サブ選択回路に接続された１つの前記ビット線選択回路を第１のビット線選択回路とし、前記任意のビット線サブ選択回路に接続された他の１つの前記ビット線選択回路を第２のビット線選択回路とし、
前記第１のビット線選択回路に最も近い前記メモリセルを第１のメモリセルとし、前記第２のビット線選択回路に最も近い前記メモリセルを第２のメモリセルとし、
前記任意のビット線サブ選択回路と前記第１のビット線選択回路との間の経路を第１の経路とし、前記任意のビット線サブ選択回路と前記第２のビット線選択回路との間の経路を第２の経路とし、
前記第２の経路は前記第１の経路よりも長く、前記第２の経路と前記第１の経路との経路差は、前記第１のメモリセルと前記第２のメモリセルとの間のワード線部分の長さに対応し、
前記第２の経路は、前記ワード線に対して平行で且つ前記経路差に対応する長さを有し且つ前記ワード線の線幅及び線厚と同一の線幅及び線厚を有する経路部分を有する
ことを特徴とする請求項１１に記載の不揮発性記憶装置。
【請求項１４】
前記メモリセルのそれぞれは、前記抵抗変化記憶素子に対して直列に接続されたセレクタ素子をさらに含む
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
複数のワード線と複数のビット線との間に、それぞれが抵抗変化記憶素子を含む複数のメモリセルが接続された不揮発性記憶装置が提案されている。
上述した不揮発性記憶装置では、選択されたメモリセルに対して書き込み或いは読み出しを行う際に、メモリセル位置に依存しない電圧が選択されたメモリセルに対して印加されることが望ましい。
【０００３】
しかしながら、従来は、メモリセル位置に依存しない電圧が選択されたメモリセルに印加されているとは必ずしも言えなかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２９０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセル位置に依存しない電圧を選択されたメモリセルに印加することが可能な不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、複数のワード線と、前記複数のワード線と交差する複数のビット線と、それぞれが対応する前記ワード線と対応する前記ビット線との間に接続され、それぞれが抵抗変化記憶素子を含む複数のメモリセルと、グローバルワード線と、グローバルビット線と、それぞれが対応する前記ワード線と前記グローバルワード線との間に接続された複数のワード線選択回路と、それぞれが対応する前記ビット線と前記グローバルビット線との間に接続された複数のビット線選択回路と、前記グローバルワード線に接続され、対応する前記ワード線選択回路によって選択された所望の前記ワード線に選択ワード線信号を供給するワード線ドライバと、前記グローバルビット線に接続され、対応する前記ビット線選択回路によって選択された所望の前記ビット線に選択ビット線信号を供給するビット線ドライバと、を備え、前記グローバルワード線は、前記ビット線の線幅及び線厚と同一の線幅及び線厚を有する第１のグローバルワード線部分を含み、前記グローバルビット線は、前記ワード線の線幅及び線厚と同一の線幅及び線厚を有する第１のグローバルビット線部分を含み、前記第１のグローバルワード線部分は、前記ワード線ドライバからの信号が入力する第１の端部を有し、前記第１のグローバルビット線部分は、前記ビット線ドライバからの信号が入力する第２の端部を有し、前記第１の端部に最も近い前記ワード線が前記第２の端部から最も遠いワード線であり、前記第２の端部に最も近い前記ビット線が前記第１の端部から最も遠いビット線である。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る不揮発性記憶装置の構成を模式的に示した説明図である。
【図２】実施形態に係る不揮発性記憶装置の構成を模式的に示した断面図である。
【図３】実施形態に係る不揮発性記憶装置の構成を模式的に示した断面図である。
【図４】実施形態に係る不揮発性記憶装置の第１の変更例の構成を模式的に示した説明図である。
【図５】実施形態に係る不揮発性記憶装置の第２の変更例の構成を模式的に示した説明図である。
【図６】実施形態に係る不揮発性記憶装置の第３の変更例の構成を模式的に示した説明図である。
【図７】実施形態に係る不揮発性記憶装置の第４の変更例の構成を模式的に示した説明図である。
【図８】実施形態に係る不揮発性記憶装置の第５の変更例の構成を模式的に示した説明図である。
【図９】実施形態に係る不揮発性記憶装置の第６の変更例の構成を模式的に示した説明図である。
【図１０】実施形態に係る不揮発性記憶装置の第７の変更例の構成を模式的に示した説明図である。
【図１１】実施形態に係る不揮発性記憶装置の第８の変更例の構成を模式的に示した説明図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態を説明する。
図１は、実施形態に係る不揮発性記憶装置の構成を模式的に示した説明図である。図２は、実施形態に係る不揮発性記憶装置の構成を模式的に示した断面図（ワード線方向に沿った断面図）である。図３は、実施形態に係る不揮発性記憶装置の構成を模式的に示した断面図（ビット線方向に沿った断面図）である。
【０００９】
本実施形態に係る不揮発性記憶装置は、複数のワード線ＷＬ（ＷＬ０〜ＷＬ３）と、複数のビット線ＢＬ（ＢＬ０〜ＢＬ３）と、複数のメモリセルＭＣと、グローバルワード線ＧＷＬと、グローバルビット線ＧＢＬと、複数のワード線選択トランジスタ（ワード線選択回路）ＷＳＴと、複数のビット線選択トランジスタ（ビット線選択回路）ＢＳＴと、ワード線ドライバＷＬＤと、ビット線ドライバＢＬＤとを備えている。
【００１０】
ワード線ＷＬは第１の方向に延伸し、ビット線ＢＬは第１の方向に対して垂直な第２の方向に延伸し、ワード線ＷＬと交差している。
メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの間に接続されており、図２及び図３に示すように、抵抗変化記憶素子ＲＥ及び抵抗変化記憶素子ＲＥに対して直列に接続されたセレクタ素子ＳＥを含んでいる。抵抗変化記憶素子ＲＥ及びセレクタ素子ＳＥは、ワード線ＷＬとビット線ＢＬとの間に積層されている。
【００１１】
抵抗変化記憶素子ＲＥは、高抵抗状態及び高抵抗状態よりも低い抵抗を有する低抵抗状態を有しており、書き込み電圧（或いは、書き込み電流）に応じて高抵抗状態及び低抵抗状態の一方が選択的に設定される。すなわち、抵抗変化記憶素子ＲＥは、抵抗状態に応じて２値情報を記憶することができる。抵抗変化記憶素子ＲＥには、例えば、ＰＣＭ（phase change memory）素子やｉＰＣＭ（interfacial phase change memory）を用いることができる。
【００１２】
セレクタ素子ＳＥには、例えば、非線形な電圧−電流特性を有する２端子セレクタ素子を用いることができる。すなわち、セレクタ素子ＳＥには、２端子セレクタ素子に印加される電圧が閾値よりも大きい場合にはオン状態となり、２端子セレクタ素子に印加される電圧が閾値よりも小さい場合にはオフ状態となるような２端子セレクタ素子を用いることができる。
【００１３】
グローバルワード線ＧＷＬは、第２の方向（ビット線ＢＬの延伸方向）に延伸しており、グローバルビット線ＧＢＬは、第１の方向（ワード線ＷＬの延伸方向）に延伸している。すなわち、グローバルワード線ＧＷＬはビット線ＢＬに対して平行であり、グローバルビット線ＧＢＬはワード線ＷＬに対して平行である。なお、本実施形態では、グローバルワード線ＧＷＬの全体が、後述する第１のグローバルワード線部分ＧＷＬ１に対応している。また、本実施形態では、グローバルビット線ＧＢＬの全体が、後述する第１のグローバルビット線部分ＧＢＬ１に対応している。
【００１４】
ワード線選択トランジスタＷＳＴは、ワード線選択回路として機能するものであり、各ワード線選択トランジスタＷＳＴは、対応するワード線ＷＬとグローバルワード線ＧＷＬとの間に接続されている。図２に示すように、ワード線選択トランジスタＷＳＴは、半導体基板ＳＵＢの表面領域に設けられており、ソース及びドレインの一方の端子は配線（プラグ等）を介してワード線ＷＬに接続され、ソース及びドレインの他方の端子は配線（プラグ等）を介してグローバルワード線ＧＷＬに接続されている。また、ワード線選択トランジスタＷＳＴのゲートには、ワード線選択トランジスタＷＳＴを選択する（オン状態にする）ための制御信号が入力される。
【００１５】
ビット線選択トランジスタＢＳＴは、ビット線選択回路として機能するものであり、各ビット線選択トランジスタＢＳＴは、対応するビット線ＢＬとグローバルビット線ＧＢＬとの間に接続されている。図３に示すように、ビット線選択トランジスタＢＳＴは、半導体基板ＳＵＢの表面領域に設けられており、ソース及びドレインの一方の端子は配線（プラグ等）を介してビット線ＢＬに接続され、ソース及びドレインの他方の端子は配線（プラグ等）を介してグローバルビット線ＧＢＬに接続されている。また、ビット線選択トランジスタＢＳＴのゲートには、ビット線選択トランジスタＢＳＴを選択する（オン状態にする）ための制御信号が入力される。
【００１６】
ワード線ドライバＷＬＤは、グローバルワード線ＧＷＬに接続され、ワード線選択トランジスタＷＳＴによって選択されたワード線ＷＬに選択ワード線信号を供給する。ビット線ドライバＢＬＤは、グローバルビット線ＧＢＬに接続され、ビット線選択トランジスタＢＳＴによって選択されたビット線ＢＬに選択ビット線信号を供給する。
【００１７】
上述した不揮発性記憶装置において、所望のメモリセルＭＣを選択して、選択された所望のメモリセルＭＣに対して書き込み或いは読み出しを行う場合、ワード線ＷＬを介して所望のメモリセルＭＣに接続されたワード線選択トランジスタＷＳＴを選択し（オン状態にし）、ビット線ＢＬを介して所望のメモリセルＭＣに接続されたビット線選択トランジスタＢＳＴを選択する（オン状態にする）。そして、ワード線ドライバＷＬＤから、グローバルワード線ＧＷＬ、選択されたワード線選択トランジスタＷＳＴ及び選択されたワード線ＷＬを介して、選択された所望のメモリセルＭＣに選択ワード線信号（例えば、選択電圧“＋ＶＳＥＬ”）を供給する。同様に、ビット線ドライバＢＬＤから、グローバルビット線ＧＢＬ、選択されたビット線選択トランジスタＢＳＴ及び選択されたビット線ＢＬを介して、選択された所望のメモリセルＭＣに選択ビット線信号（例えば、選択電圧“−ＶＳＥＬ”）を供給する。
【００１８】
本実施形態では、グローバルワード線ＧＷＬは、ビット線ＢＬの線幅及び線厚と同一の線幅及び線厚を有している。また、グローバルワード線ＧＷＬとビット線ＢＬとは同一の材料で形成されている。したがって、グローバルワード線ＧＷＬの単位長さ当たりの抵抗及びビット線ＢＬの単位長さ当たりの抵抗は同一である。また、図２に示すように、グローバルワード線ＧＷＬ及びビット線ＢＬは同一層内に設けられており、同一の製造工程で形成される。
【００１９】
また、本実施形態では、グローバルビット線ＧＢＬは、ワード線ＷＬの線幅及び線厚と同一の線幅及び線厚を有している。また、グローバルビット線ＧＢＬとワード線ＷＬとは同一の材料で形成されている。したがって、グローバルビット線ＧＢＬの単位長さ当たりの抵抗及びワード線ＷＬの単位長さ当たりの抵抗は同一である。また、図３に示すように、グローバルビット線ＧＢＬ及びワード線ＷＬは同一層内に設けられており、同一の製造工程で形成される。
【００２０】
また、本実施形態では、グローバルワード線ＧＷＬの端部（ワード線ドライバＷＬＤからの信号が入力する第１の端部ＥＰ１）とグローバルビット線ＧＢＬの端部（ビット線ドライバＢＬＤからの信号が入力する第２の端部ＥＰ２）とは、メモリセルＭＣが配列されたメモリセル領域の対角位置に設けられている。
【００２１】
より一般化すると、第１の端部ＥＰ１に最も近いワード線（ワード線ＷＬ０）が第２の端部ＥＰ２から最も遠いワード線であり、第１の端部ＥＰ１から最も遠いワード線（ワード線ＷＬ３）が第２の端部ＥＰ２に最も近いワード線である。同様に、第２の端部ＥＰ２に最も近いビット線（ビット線ＢＬ３）が第１の端部ＥＰ１から最も遠いビット線であり、第２の端部ＥＰ２から最も遠いビット線（ビット線ＢＬ０）が第１の端部ＥＰ１に最も近いビット線である。
【００２２】
本実施形態では、上述したような構成により、選択されたメモリセルＭＣに対して書き込み或いは読み出しを行う際に、メモリセル位置に依存しない電圧を選択されたメモリセルＭＣに対して印加すること可能である。以下、説明を加える。
図１からわかるように、第１の端部ＥＰ１から選択されたメモリセルＭＣを介して第２の端部ＥＰ２まで達する電流経路の経路長は、選択されたメモリセルＭＣの位置によらず同じである。しかしながら、通常の不揮発性記憶装置では、一般に、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬがワード線ＷＬ及びビット線ＢＬよりも太い。すなわち、グローバルワード線ＧＷＬの単位長さ当たりの抵抗及びグローバルビット線ＧＢＬの単位長さ当たりの抵抗が、ワード線ＷＬの単位長さ当たりの抵抗及びビット線ＢＬの単位長さ当たりの抵抗よりも低い。そのため、選択されたメモリセルＭＣの位置に応じて、第１の端部ＥＰ１から第２の端部ＥＰ２までの電流経路の抵抗値に違いが生じる。
【００２３】
すなわち、電流経路のうち、グローバルワード線ＧＷＬの経路部分が長いとビット線ＢＬの経路部分が短くなり、グローバルワード線ＧＷＬの経路部分が短いとビット線ＢＬの経路部分が長くなる。同様に、電流経路のうち、グローバルビット線ＧＢＬの経路部分が長いとワード線ＷＬの経路部分が短くなり、グローバルビット線ＧＢＬの経路部分が短いとワード線ＷＬの経路部分が長くなる。各経路部分の長さは、選択されたメモリセルＭＣの位置によって決まる。
【００２４】
したがって、選択されたメモリセルＭＣの位置によらず、第１の端部ＥＰ１から第２の端部ＥＰ２までの電流経路の経路長は同じであるが、通常の不揮発性記憶装置では、選択されたメモリセルＭＣの位置に応じて、第１の端部ＥＰ１から第２の端部ＥＰ２までの電流経路の抵抗値に違いが生じる。その結果、グローバルワード線ＧＷＬ、ワード線ＷＬ、ビット線ＢＬ及びグローバルビット線ＧＢＬの各経路部分での電圧ドロップによって、選択されたメモリセルＭＣに印加される電圧に違いが生じる。
【００２５】
本実施形態では、グローバルワード線ＧＷＬの単位長さ当たりの抵抗値とビット線ＢＬの単位長さ当たりの抵抗値とを同一にすることができ、グローバルビット線ＧＢＬの単位長さ当たりの抵抗値とワード線ＷＬの単位長さ当たりの抵抗値とを同一にすることができるため、選択されたメモリセルＭＣの位置によらず、第１の端部ＥＰ１から第２の端部ＥＰ２までの電流経路の配線部分の抵抗値を等しくすることができる。すなわち、本実施形態では、第１の端部ＥＰ１から選択されたメモリセルＭＣを介して第２の端部ＥＰ２まで達する電流経路の総抵抗値から選択されたメモリセルＭＣの抵抗値を差し引いた抵抗値を、いずれのメモリセルＭＣが選択された場合も実質的に同一にすることができる。その結果、上述したような問題を防止することができ、メモリセル位置によらず、選択されたメモリセルＭＣに印加される電圧を等しくすることができる。したがって、選択されたメモリセルＭＣに対して適正な書き込み及び読み出し動作を実行することができる。
【００２６】
また、本実施形態では、グローバルワード線ＧＷＬとビット線ＢＬとを同一層内に設けることで、グローバルワード線ＧＷＬ及びビット線ＢＬの製造工程を共通化することができる。同様に、グローバルビット線ＧＢＬとワード線ＷＬとを同一層内に設けることで、グローバルビット線ＧＢＬ及びワード線ＷＬの製造工程を共通化することができる。したがって、上述したような特性を有する不揮発性記憶装置を容易に形成することが可能である。
【００２７】
次に、本実施形態の各種変更例について説明する。
図４は、本実施形態に係る不揮発性記憶装置の第１の変更例の構成を模式的に示した説明図である。なお、基本的な事項は上述した実施形態と同様であるため、上述した実施形態で説明した事項の説明は省略する。
【００２８】
上述した実施形態では、グローバルワード線ＧＷＬは、ビット線ＢＬの延伸方向に対して平行な方向に延伸する単一の線部分で構成され、グローバルビット線ＧＢＬは、ワード線ＷＬの延伸方向に対して平行な方向に延伸する単一の線部分で構成されていた。本変更例では、グローバルワード線ＧＷＬは、ビット線ＢＬの延伸方向に対して平行な方向に延伸する複数のサブ線部分（図４の例では、２本のサブ線部分ＧＷＬＡ及びＧＷＬＢ）で構成され、グローバルビット線ＧＢＬは、ワード線ＷＬの延伸方向に対して平行な方向に延伸する複数のサブ線部分（図４の例では、２本のサブ線部分ＧＢＬＡ及びＧＢＬＢ）で構成されている。サブ線部分ＧＷＬＡ及びＧＷＬＢには交互にワード線選択トランジスタＷＳＴが接続され、サブ線部分ＧＢＬＡ及びＧＢＬＢには交互にビット線選択トランジスタＢＳＴが接続されている。上述の複数のサブ線部分と記述したものは、互いに電気的に分離された配線であってもよく、それらを別々に駆動してもよい。例えば、選択されたアドレスに応じて、選択したワード線に接続されるサブ線部分のみを駆動してもよい。
【００２９】
本変更例でも、上述した実施形態と同様に、グローバルワード線ＧＷＬのサブ線部分ＧＷＬＡ及びＧＷＬＢそれぞれの単位長さ当たりの抵抗値とビット線ＢＬの単位長さ当たりの抵抗値とを同一にすることができ、グローバルビット線ＧＢＬのサブ線部分ＧＢＬＡ及びＧＢＬＢそれぞれの単位長さ当たりの抵抗値とワード線ＷＬの単位長さ当たりの抵抗値とを同一にすることができ、上述した実施形態と同様の効果を得ることができる。
【００３０】
なお、図面上では、サブ線部分ＧＷＬＡからワード線選択トランジスタＷＳＴまでの経路とサブ線部分ＧＷＬＢからワード線選択トランジスタＷＳＴまでの経路との間に若干の経路差があるが、実質的にはほとんど影響はない。同様に、図面上では、サブ線部分ＧＢＬＡからビット線選択トランジスタＢＳＴまでの経路とサブ線部分ＧＢＬＢからビット線選択トランジスタＢＳＴまでの経路との間に若干の経路差があるが、実質的にはほとんど影響はない。
【００３１】
また、本変更例では、グローバルワード線ＧＷＬが複数のサブ線部分（サブ線部分ＧＷＬＡ及びＧＷＬＢ）で構成され、グローバルビット線ＧＢＬが複数のサブ線部分（サブ線部分ＧＢＬＡ及びＧＢＬＢ）で構成されている。そのため、選択されたメモリセルＭＣに応じて電流経路を分散させることができ、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬの信頼性を向上させことができる。
【００３２】
図５は、本実施形態に係る不揮発性記憶装置の第２の変更例の構成を模式的に示した説明図である。なお、基本的な事項は上述した実施形態及び第１の変更例と同様であるため、上述した実施形態及び第１の変更例で説明した事項の説明は省略する。
本変更例も、上述した第１の変更例と同様に、グローバルワード線ＧＷＬが、ビット線ＢＬの延伸方向に対して平行な方向に延伸する複数のサブ線部分（図５の例では、２本のサブ線部分ＧＷＬＡ及びＧＷＬＢ）で構成され、グローバルビット線ＧＢＬが、ワード線ＷＬの延伸方向に対して平行な方向に延伸する複数のサブ線部分（図５の例では、２本のサブ線部分ＧＢＬＡ及びＧＢＬＢ）で構成されている。サブ線部分ＧＷＬＡ及びＧＷＬＢには交互にワード線選択トランジスタＷＳＴが接続され、サブ線部分ＧＢＬＡ及びＧＢＬＢには交互にビット線選択トランジスタＢＳＴが接続されている。
【００３３】
本変更例では、グローバルワード線ＧＷＬが、ビット線ＢＬの線幅及び線厚と同一の線幅及び線厚を有する第１のグローバルワード線部分ＧＷＬ１と、第１のグローバルワード線部分ＧＷＬ１よりも大きい線幅を有する第２のグローバルワード線部分ＧＷＬ２とを含んでいる。すなわち、上述した実施形態及び第１の変更例では、グローバルワード線ＧＷＬの全体が第１のグローバルワード線部分ＧＷＬ１に対応していたが、本変更例では、グローバルワード線ＧＷＬが第１のグローバルワード線部分ＧＷＬ１及び第２のグローバルワード線部分ＧＷＬ２を含んでいる。第２のグローバルワード線部分ＧＷＬ２の単位長さ当たりの抵抗は、第１のグローバルワード線部分ＧＷＬ１の単位長さ当たりの抵抗よりも十分に小さい。したがって、グローバルワード線ＧＷＬの抵抗値は、第１のグローバルワード線部分ＧＷＬ１の抵抗値によって実質的に規定される。
【００３４】
上述したように、第１のグローバルワード線部分ＧＷＬ１は、ビット線ＢＬの線幅及び線厚と同一の線幅及び線厚を有している。また、第１のグローバルワード線部分ＧＷＬ１は、上述した実施形態で述べたグローバルワード線ＧＷＬと基本的に同様の特徴を有している。すなわち、第１のグローバルワード線部分ＧＷＬ１とビット線ＢＬとは同一の材料で形成されおり、第１のグローバルワード線部分ＧＷＬ１の単位長さ当たりの抵抗及びビット線ＢＬの単位長さ当たりの抵抗は同一である。また、図２で示した構造と同様に、第１のグローバルワード線部分ＧＷＬ１及びビット線ＢＬは同一層内に設けられており、同一の製造工程で形成される。
【００３５】
また、本変更例では、グローバルビット線ＧＢＬが、ワード線ＷＬの線幅及び線厚と同一の線幅及び線厚を有する第１のグローバルビット線部分ＧＢＬ１と、第１のグローバルビット線部分ＧＢＬ１よりも大きい線幅を有する第２のグローバルビット線部分ＧＢＬ２とを含んでいる。すなわち、上述した実施形態及び第１の変更例では、グローバルビット線ＧＢＬの全体が第１のグローバルビット線部分ＧＢＬ１に対応していたが、本変更例では、グローバルビット線ＧＢＬが第１のグローバルビット線部分ＧＢＬ１及び第２のグローバルビット線部分ＧＢＬ２を含んでいる。第２のグローバルビット線部分ＧＢＬ２の単位長さ当たりの抵抗は、第１のグローバルビット線部分ＧＢＬ１の単位長さ当たりの抵抗よりも十分に小さい。したがって、グローバルビット線ＧＢＬの抵抗値は、第１のグローバルビット線部分ＧＢＬ１の抵抗値によって実質的に規定される。
【００３６】
上述したように、第１のグローバルビット線部分ＧＢＬ１は、ワード線ＷＬの線幅及び線厚と同一の線幅及び線厚を有している。また、第１のグローバルビット線部分ＧＢＬ１は、上述した実施形態で述べたグローバルビット線ＧＢＬと基本的に同様の特徴を有している。すなわち、第１のグローバルビット線部分ＧＢＬ１とワード線ＷＬとは同一の材料で形成されており、第１のグローバルビット線部分ＧＢＬ１の単位長さ当たりの抵抗及びワード線ＷＬの単位長さ当たりの抵抗は同一である。また、図３で示した構造と同様に、第１のグローバルビット線部分ＧＢＬ１及びワード線ＷＬは同一層内に設けられており、同一の製造工程で形成される。
【００３７】
また、本変更例では、第１のグローバルワード線部分ＧＷＬ１と第２のグローバルワード線部分ＧＷＬ２との接続部分が第１の端部ＥＰ１（ワード線ドライバＷＬＤからの信号が入力する第１のグローバルワード線部分ＧＷＬ１の端部）に対応し、第１のグローバルビット線部分ＧＢＬ１と第２のグローバルビット線部分ＧＢＬ２との接続部分が第２の端部ＥＰ２（ビット線ドライバＢＬＤからの信号が入力する第１のグローバルビット線部分ＧＢＬ１の端部）に対応している。そして、第１の端部ＥＰ１と第２の端部ＥＰ２とは、メモリセルＭＣが配列されたメモリセル領域の対角位置に設けられている。
【００３８】
より一般化すると、第１の端部ＥＰ１に最も近いワード線（ワード線ＷＬ０）が第２の端部ＥＰ２から最も遠いワード線であり、第１の端部ＥＰ１から最も遠いワード線（ワード線ＷＬ３）が第２の端部ＥＰ２に最も近いワード線である。同様に、第２の端部ＥＰ２に最も近いビット線（ビット線ＢＬ３）が第１の端部ＥＰ１から最も遠いビット線であり、第２の端部ＥＰ２から最も遠いビット線（ビット線ＢＬ０）が第１の端部ＥＰ１に最も近いビット線である。
【００３９】
上述したように、本変更例では、第１のグローバルワード線部分ＧＷＬ１が、上述した実施形態で述べたグローバルワード線ＧＷＬと基本的に同様の特徴を有しており、第１のグローバルビット線部分ＧＢＬ１が、上述した実施形態で述べたグローバルビット線ＧＢＬと基本的に同様の特徴を有している。したがって、本変更例でも、上述した実施形態と同様に、第１のグローバルワード線部分ＧＷＬ１の単位長さ当たりの抵抗値とビット線ＢＬの単位長さ当たりの抵抗値とを同一にすることができ、第１のグローバルビット線部分ＧＢＬ１の単位長さ当たりの抵抗値とワード線ＷＬの単位長さ当たりの抵抗値とを同一にすることができ、上述した実施形態と同様の効果を得ることができる。
【００４０】
また、本変更例でも、第１の変更例と同様に、グローバルワード線ＧＷＬが複数のサブ線部分（サブ線部分ＧＷＬＡ及びＧＷＬＢ）を含み、グローバルビット線ＧＢＬが複数のサブ線部分（サブ線部分ＧＢＬＡ及びＧＢＬＢ）を含んでいる。そのため、選択されたメモリセルＭＣに応じて電流経路を分散させることができ、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬの信頼性を向上させことができる。
【００４１】
図６、図７及び図８はそれぞれ、本実施形態に係る不揮発性記憶装置の第３、第４及び第５の変更例の構成を模式的に示した説明図である。なお、基本的な事項は上述した実施形態、第１の変更例及び第２の変更例と同様であるため、上述した実施形態、第１の変更例及び第２の変更例で説明した事項の説明は省略する。
【００４２】
第３、第４及び第５の変更例も、上述した第２の変更例と同様の基本的な構成を有している。ただし、第３、第４及び第５の変更例では、ワード線ドライバＷＬＤとビット線ドライバＢＬＤとがメモリセル領域の対角位置に設けられていない。しかしながら、第３、第４及び第５の変更例でも、第２の変更例と同様に、第１のグローバルワード線部分ＧＷＬ１の第１の端部ＥＰ１と第１のグローバルビット線部分ＧＢＬ１の第２の端部ＥＰ２とが、メモリセル領域の対角位置に設けられている。したがって、第３、第４及び第５の変更例でも、上述した実施形態、第１の変更例及び第２の変更例で述べた効果と同様の効果を得ることが可能である。
【００４３】
図９は、本実施形態に係る不揮発性記憶装置の第６の変更例の構成を模式的に示した説明図である。なお、基本的な事項は上述した実施形態、第１の変更例及び第２の変更例と同様であるため、上述した実施形態、第１の変更例及び第２の変更例で説明した事項の説明は省略する。
【００４４】
本変更例も、上述した第２の変更例と同様の基本的な構成を有している。ただし、本変更例では、ワード線ＷＬ０、ＷＬ１、ＷＬ２及びＷＬ３それぞれに対応してグローバルワード線ＧＷＬのサブ線部分ＧＷＬＡ、ＧＷＬＢ、ＧＷＬＣ及びＧＷＬＤが設けられ、ビット線ＢＬ０、ＢＬ１、ＢＬ２及びＢＬ３それぞれに対応してグローバルビット線ＧＢＬのサブ線部分ＧＢＬＡ、ＧＢＬＢ、ＧＢＬＣ及びＧＢＬＤが設けられている。
【００４５】
本変更例においても、上述した実施形態、第１の変更例及び第２の変更例で述べた効果と同様の効果を得ることが可能である。
図１０は、本実施形態に係る不揮発性記憶装置の第７の変更例の構成を模式的に示した説明図である。なお、基本的な事項は上述した実施形態、第１の変更例及び第２の変更例と同様であるため、上述した実施形態、第１の変更例及び第２の変更例で説明した事項の説明は省略する。
【００４６】
本変更例では、複数のワード線サブ選択トランジスタ（ワード線サブ選択回路）ＷＳＳＴ及び複数のビット線サブ選択トランジスタ（ビット線サブ選択回路）ＢＳＳＴが設けられている。ワード線サブ選択トランジスタＷＳＳＴは、グローバルワード線ＧＷＬとグローバルワード線ＧＷＬの延伸方向で連続して設けられた２以上のワード線選択トランジスタ（ワード線選択回路）ＷＳＴとの間に接続されている。ビット線サブ選択トランジスタ（ビット線サブ選択回路）ＢＳＳＴは、グローバルビット線ＧＢＬとグローバルビット線ＧＢＬの延伸方向で連続して設けられた２以上のビット線選択トランジスタ（ビット線選択回路）ＢＳＴとの間に接続されている。
【００４７】
図１０に示すように、第１のワード線選択トランジスタＷＳＴ１と第２のワード線選択トランジスタＷＳＴ２との中間点に対応した位置にワード線サブ選択トランジスタＷＳＳＴを配置した場合、第１の端部ＥＰ１から第１のワード線選択トランジスタＷＳＴ１を介して第２の端部ＥＰ２まで至る経路と、第１の端部ＥＰ１から第２のワード線選択トランジスタＷＳＴ２を介して第２の端部ＥＰ２まで至る経路との間には、ビット線ＢＬ方向で隣接するメモリセルＭＣ間のビット線部分の長さに対応する経路差ΔＲｂｌが生じることになる。
【００４８】
同様に、第１のビット線選択トランジスタＢＳＴ１と第２のビット線選択トランジスタＢＳＴ２との中間点に対応した位置にビット線サブ選択トランジスタＢＳＳＴを配置した場合、第２の端部ＥＰ２から第１のビット線選択トランジスタＢＳＴ１を介して第１の端部ＥＰ１まで至る経路と、第２の端部ＥＰ２から第２のビット線選択トランジスタＢＳＴ２を介して第１の端部ＥＰ１まで至る経路との間には、ワード線ＷＬ方向で隣接するメモリセルＭＣ間のワード線部分の長さに対応する経路差ΔＲｗｌが生じる。
【００４９】
しかしながら、隣接するメモリセルＭＣ間の距離は短いため、経路差ΔＲｂｌに起因する電圧ドロップ差及び経路差ΔＲｗｌに起因する電圧ドロップ差はいずれも小さい。したがって、本変更例のように、ワード線サブ選択トランジスタＷＳＳＴ及びビット線サブ選択トランジスタＢＳＳＴを設けた場合にも、上述した実施形態、第１の変更例及び第２の変更例で述べた効果と同様の効果を得ることが可能である。
【００５０】
図１１は、本実施形態に係る不揮発性記憶装置の第８の変更例の構成を模式的に示した説明図である。なお、基本的な事項は上述した実施形態、第１の変更例、第２の変更例及び第７の変更例と同様であるため、上述した実施形態、第１の変更例、第２の変更例及び第７の変更例で説明した事項の説明は省略する。
【００５１】
本変更例でも、上述した第７の変更例と同様に、複数のワード線サブ選択トランジスタ（ワード線サブ選択回路）ＷＳＳＴ及び複数のビット線サブ選択トランジスタ（ビット線サブ選択回路）ＢＳＳＴが設けられている。
ただし、本変更例では、上述した第７の変更例で示した経路差ΔＲｂｌ及びΔＲｗｌの問題が生じないようにするため、ワード線サブ選択トランジスタＷＳＳＴ及びビット線サブ選択トランジスタＢＳＳＴの位置が第７の変更例とは異なっている。
【００５２】
以下の説明では、第１のワード線選択トランジスタ（第１のワード線選択回路）ＷＳＴ１に最も近いメモリセルを第１のメモリセルＭＣ１Ａとし、第２のワード線選択トランジスタ（第２のワード線選択回路）ＷＳＴ２に最も近いメモリセルを第２のメモリセルＭＣ２Ａとする。また、ワード線サブ選択トランジスタ（ワード線サブ選択回路）ＷＳＳＴと第１のワード線選択トランジスタＷＳＴ１との間の経路を第１の経路Ｐ１Ａとし、ワード線サブ選択トランジスタＷＳＳＴと第２のワード線選択トランジスタＷＳＴ２との間の経路を第２の経路Ｐ２Ａとする。
【００５３】
本変更例では、第２の経路Ｐ２Ａは第１の経路Ｐ１Ａよりも長く、第２の経路Ｐ２Ａと第１の経路Ｐ１Ａとの経路差ΔＲｂｌは、第１のメモリセルＭＣ１Ａと第２のメモリセルＭＣ２Ａとの間のビット線部分の長さに対応する。また、第２の経路Ｐ２Ａの上記経路差ΔＲｂｌを生じる経路部分は、ビット線ＢＬに対して平行な部分であり、且つビット線ＢＬの線幅及び線厚と同一の線幅及び線厚を有している。
【００５４】
また、上記と同様に、第１のビット線選択トランジスタ（第１のビット線選択回路）ＢＳＴ１に最も近いメモリセルを第１のメモリセルＭＣ１Ｂとし、第２のビット線選択トランジスタ（第２のビット線選択回路）ＢＳＴ２に最も近いメモリセルを第２のメモリセルＭＣ２Ｂとする。また、ビット線サブ選択トランジスタ（ビット線サブ選択回路）ＢＳＳＴと第１のビット線選択トランジスタＢＳＴ１との間の経路を第１の経路Ｐ１Ｂとし、ビット線サブ選択トランジスタＢＳＳＴと第２のビット線選択トランジスタＢＳＴ２との間の経路を第２の経路Ｐ２Ｂとする。
【００５５】
本変更例では、第２の経路Ｐ２Ｂは第１の経路Ｐ１Ｂよりも長く、第２の経路Ｐ２Ｂと第１の経路Ｐ１Ｂとの経路差ΔＲｗｌは、第１のメモリセルＭＣ１Ｂと第２のメモリセルＭＣ２Ｂとの間のワード線部分の長さに対応する。また、第２の経路Ｐ２Ｂの上記経路差ΔＲｗｌを生じる経路部分は、ワード線ＷＬに対して平行な部分であり、且つワード線ＷＬの線幅及び線厚と同一の線幅及び線厚を有している。
【００５６】
本変更例では、上述したような構成を採用することにより、第７の変更例で示したような経路差を無くすことができる。そのため、選択されたメモリセルＭＣの位置によらず、第１の端部ＥＰ１から第２の端部ＥＰ２までの経路長を等しくすることができる。したがって、本変更例でも、上述した実施形態、第１の変更例及び第２の変更例で述べた効果と同様の効果を得ることが可能である。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
ＷＬ…ワード線      ＢＬ…ビット線      ＭＣ…メモリセル
ＧＷＬ…グローバルワード線
ＧＷＬ１…第１のグローバルワード線部分
ＧＷＬ２…第２のグローバルワード線部分
ＧＷＬＡ、ＧＷＬＢ、ＧＷＬＣ、ＧＷＬＤ…サブ線部分
ＧＢＬ…グローバルビット線
ＧＢＬ１…第１のグローバルビット線部分
ＧＢＬ２…第２のグローバルビット線部分
ＧＢＬＡ、ＧＢＬＢ、ＧＢＬＣ、ＧＢＬＤ…サブ線部分
ＷＳＴ…ワード線選択トランジスタ（ワード線選択回路）
ＷＳＳＴ…ワード線サブ選択トランジスタ（ワード線サブ選択回路）
ＢＳＴ…ビット線選択トランジスタ（ビット線選択回路）
ＢＳＳＴ…ビット線サブ選択トランジスタ（ビット線サブ選択回路）
ＷＬＤ…ワード線ドライバ      ＢＬＤ…ビット線ドライバ
ＥＰ１…第１の端部      ＥＰ２…第２の端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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