(57)【要約】【課題】実用に耐え得る負荷短絡耐量を有する、炭化珪素半導体装置を提供する。【解決手段】本発明の炭化珪素半導体装置１００は、半導体基板と、半導体基板１の一方に形成されたドリフト層２と、ドリフト層２上に形成されたベース層３と、ベース層２上に形成されたソース層４と、ソース層４からドリフト層２まで貫通する第一トレンチ８および第二トレンチ９と、第一トレンチ８を充填する制御電極層７と、第二トレンチ９の内壁面を構成するドリフト層２とショットキー接合する金属層５００と、第二トレンチ９を充填する第一主電極層１０と、半導体基板１の他方に形成された第二主電極層１１と、を有し、金属層５００のショットキー接合面が、（１１−２０）面もしくは（１−１００）面であり、金属層５００とドリフト層２との間のショットキーバリアエネルギーが、１．７６ｅＶ以上３．１０ｅＶ以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、
前記半導体基板の一方の主面に形成され、前記半導体基板より低い不純物濃度を有するの第一導電型のドリフト層と、
前記ドリフト層の上に形成され、前記ドリフト層より高い不純物濃度を有する第二導電型のベース層と、
前記ベース層の上に形成された第一導電型のソース層と、
前記ソース層の上面から前記ドリフト層に達する位置まで、各層の厚み方向に貫通するように、前記厚み方向からの平面視において、中央に形成された第一トレンチ、およびその周囲に形成された第二トレンチと、
前記第一トレンチの内部を、ゲート絶縁膜を介して充填する制御電極層と、
前記第二トレンチの内壁面を構成する前記ドリフト層とショットキー接合する金属層と、
前記第二トレンチの内部を充填し、かつ前記半導体基板の一方の主面上の露出面を覆う第一主電極層と、
前記半導体基板の他方の主面に形成された第二主電極層と、を有し、
前記金属層のショットキー接合面が、（１１−２０）面もしくは（１−１００）面であり、かつ前記金属層と前記ドリフト層との間のショットキーバリアエネルギーが、１．７６ｅＶ以上３．１０ｅＶ以下であることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ドリフト層のうち、前記第一トレンチの底面を構成する部分が第二導電型であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ドリフト層のうち、前記第二トレンチの底面を構成する部分が第二導電型であることを特徴とする請求項１または２のいずれかに記載の炭化珪素半導体装置。
【請求項４】
前記ショットキーバリアエネルギーが、１．９５ｅＶ以上３．１０ｅＶ以下であることを特徴とする請求項１〜３のいずれか一項に記載の炭化珪素半導体装置。
【請求項５】
前記第一導電型がｎ型であり、前記第二導電型がｐ型であることを特徴とする請求項１〜４のいずれか一項に記載の炭化珪素半導体装置。
【請求項６】
第一導電型の半導体基板と、
前記半導体基板の一方の主面に形成され、前記半導体基板よりも低い不純物濃度を有する第一導電型のドリフト層と、
前記ドリフト層の上面から深さ方向広がるように形成され、前記ドリフト層より高い不純物濃度を有する第二導電型のベース層と、
前記ドリフト層の上面のうち、前記ベース層の露出部分に形成された第一導電型のソース層と、
ゲート絶縁膜を挟んで、少なくとも前記ソース層を覆うように形成された一体の制御電極と、
前記半導体基板の一方の主面上の露出面を覆う第一主電極と、
前記ドリフト層の上面において露出する前記ベース層の周囲とショットキー接合する金属層と、
前記半導体基板の他方の主面に形成されたドレイン電極層と、を有することを特徴とする炭化珪素半導体装置。
【請求項７】
前記金属層のショットキー接合面が（０００１）面であり、かつ前記金属層と前記ドリフト層との間のショットキーバリアエネルギーが、１．９５ｅＶ以上３．１０ｅＶ以下であることを特徴とする請求項６に記載の炭化珪素半導体装置。
【請求項８】
前記第一導電型がｎ型であり、前記第二導電型がｐ型であることを特徴とする請求項６または７のいずれかに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｓｉ（シリコン）半導体（以降Ｓｉと略記）より、バンドギャップが大きい炭化珪素半導体（以降ＳｉＣと略記）を用いた、高耐圧の炭化珪素半導体装置に関する。
【背景技術】
【０００２】
高耐圧、大電流を制御するパワー半導体素子の材料としては、従来Ｓｉが多く用いられている。Ｓｉ製パワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、電流密度を多く取れるが、高速でのスイッチングができず、数十ｋＨｚ程度の周波数が、その使用限界である。一方、パワーＭＯＳＦＥＴは、大電流を流せないが、数ＭＨｚまでの高速で使用することができる。しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴの改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んできた。そして、パワー半導体素子の観点からの材料検討も行われ、１９８９年に、非特許文献１にてＫ．Ｓｈｅｎａｉらが報告しているように、ＳｉＣは、次世代のパワー半導体素子として低オン電圧、高速・高温特性に優れた素子であることから、現在にいたるまで長く注目を集めている。これは、ＳｉＣが化学的に非常に安定した材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できるからである。また、ＳｉＣは、最大電界強度がシリコンより１桁以上大きい。
【０００３】
従来のパワー半導体素子の代表的なものとして、パワーＭＯＳＦＥＴがある。パワーＭＯＳＦＥＴは、高速で容易に駆動できる素子であり、その構造には、大きく分けてプレーナゲート型とトレンチゲート型の２種類がある。図１１にプレーナゲート型ＭＯＳＦＥＴの断面構造を示し、図１２にトレンチゲート型ＭＯＳＦＥＴの断面構造を示す。プレーナゲート型ＭＯＳＦＥＴは、ｎ型（ｎ＋）半導体基板１と、その上に形成されたｎドリフト層２と、さらにその上に積層されたｐベース層３と、その表面に選択的に形成されたｎ＋ソース層４と、その上にゲート絶縁膜６を介して形成されたゲート電極７とを有する。エピタキシャル成長または不純物拡散によって、ｎドリフト層２、ｐベース層３が、順次ｎ型半導体基板１上に形成されている。
【０００４】
一方、トレンチゲート型ＭＯＳＦＥＴは、ｎ型（ｎ＋）半導体基板１と、その上に形成されたｎドリフト層２と、さらにその上に積層されたｐベース層３と、その表面に選択的に形成されたｎ＋ソース層４とを有する。ｎ＋ソース層４を貫通し、ｎドリフト層２に達するトレンチが掘られている。トレンチの中には、内壁面に形成されたゲート絶縁膜６を介して、ゲート電極７が充填されている。プレーナ型ＭＯＳＦＥＴと同様に、トレンチゲート型ＭＯＳＦＥＴにおいても、エピタキシャル成長または不純物拡散によって、ｎドリフト層２、ｐベース層３が、順次ｎ型半導体基板１上に形成されている。さらに、ｎ＋ソース層４が、イオン注入等によって形成されている。そして、ゲートが設けられている部分において、エッチングしてｐベース層３を貫き、ｎドリフト層２に達するトレンチが形成されている。トレンチの内部には、ゲート絶縁膜６とゲート材料が成膜され、その一部をエッチングしたところにゲート電極７が形成されている。最上部と最下部に、それぞれ電極８、９が形成されている。 
【０００５】
図１２に示したようなトレンチゲート型ＭＯＳＦＥＴを、ワイドバンドギャップ半導体で形成する場合、前述のとおり半導体材料の最大電界強度が高いため、例えば前記ＭＯＳＦＥＴのソース・ドレイン間に高電圧が印加された場合、半導体材料がアバランシェ破壊電界に達する前に、ゲートトレンチの底に加わる電界によって、シリコン酸化膜が絶縁破壊を起こしてしまう。そこで、例えばＳｉＣのトレンチＭＯＳＦＥＴの場合には、ゲートトレンチの底に、ゲート酸化膜の許容電界以上の電界がかからないようにするため、Ｐ層を設けるという手法が非特許文献２で提案されている。
【０００６】
このＭＯＳＦＥＴを使ってインバータ回路を構成する場合、ＭＯＳＦＥＴに逆並列にダイオードを接続する必要がある（図１３参照）。そのため、例えばＳｉ-ＭＯＳＦＥＴの場合は、装置を小型化する目的で、図１１、１２に示すｐベース層３とｎドリフト層２ならびにｎ＋基板１とで構成される、ＰｉＮ内蔵ダイオードを活用する場合がある。しかしながら、ＳｉＣ−ＭＯＳＦＥＴの場合、前記ｐベース層３とｎドリフト層２の拡散電位差が大きく２．７Ｖ程度もある。これはＳｉ−ＭＯＳＦＥＴ内蔵のＰｉＮダイオードの拡散電位差０．６Ｖと比べて４倍以上と大きく、その結果として、そのオン電圧が極めて高くなるという問題がある。また、たとえ内蔵ＰｉＮダイオードを導通させても、ＰｉＮダイオードがバイポーラデバイスであるため、その電流をオフするために必要な時間である逆回復時間が、少数キャリアの注入により遅くなる。その結果として、ＭＯＳＦＥＴターンオン時のスイッチング損失が大きくなってしまうという問題もある。
【０００７】
つまり、ＳｉＣ-ＭＯＳＦＥＴの内蔵ダイオードには、電流導通時のオン損失ならびに逆回復損失が、極めて大きくなるという欠点がある。さらに信頼性においても問題がある。ＳｉＣ−ＭＯＳＦＥＴの内蔵ＰｉＮダイオードを導通させると、非特許文献３、４で報告されているとおり、ＰｉＮダイオードのバイポーラ動作の際に生じる電子・正孔の再結合時に発生するエネルギーにより、ＳｉＣ-ｎ＋基板近傍に存在する結晶欠陥である基底面転位が積層欠陥に成長し、その結果、素子内電流導通面積が減少、ダイオードの導通抵抗が増加するという、いわゆる内蔵ダイオードの順方向劣化現象が生じるのである。そして、この内蔵ダイオードの順方向電圧の劣化は、ＭＯＳＦＥＴのオン抵抗の増大をも引き起こしてしまう、という問題が指摘されている。それを解決する手段として、電子と正孔の再結合促進層（ｎ＋バッファ層）をｎ＋ＳｉＣ基板１とｎドリフト層２の間に挿入し、基底面転位の存在する領域と電子・正孔の再結合は生じるところを離す方法が提案されている（非特許文献５）。しかしながら、この手法でも、完全に内蔵ダイオードの順方向劣化現象を排除できるかどうかは確認されていない。
【０００８】
これらのＳｉＣ−ＭＯＳＦＥＴにおける、内蔵ＰｉＮダイオードに起因する問題を解決するために、内蔵ダイオードを、バイポーラ動作のＰｉＮダイオードではなく、ユニポーラ動作のショットキーバリアダイオード（ＳＢＤ）にするという手法が多く提案されている（特許文献１〜３、非特許文献６〜９）。これらの手法により、内蔵ダイオードの電流導通時のオン損失ならびに逆回復損失が大きく低減し、それに伴い、ＭＯＳＦＥＴのターンオン損失を低減させることも可能となる。さらに、内蔵ダイオードがＳＢＤであり、ユニポーラ動作することから、内蔵ダイオードの順方向劣化問題が原理的に発生せず、信頼性を向上させることが可能となる。特に、ＳＢＤをトレンチＭＯＳＦＥＴ構造の中に内蔵した構造（特許文献３、非特許文献６、９）は、ＭＯＳＦＥＴの低オン抵抗化も実現できるため、将来のＳｉＣ−ＭＯＳＦＥＴとしても有望な構造の一つであるといえる。
【０００９】
交流モータを駆動するインバータ回路として、前述した図１３の回路構成は一般的であり、ＳＢＤを内蔵したＳｉＣトレンチＭＯＳＦＥＴも、この回路内に組み込まれることにより、低損失で高効率、かつ高信頼性を有するインバータの実現が可能となる。しかしながら、図１３に示すインバータ回路において、負荷が短絡するといった事故の対策として、ＳｉＣ−ＭＯＳＦＥＴの破壊耐量を上げることは、実使用上きわめて重要である。現在の中・大容量パワーエレクトロニクス回路に用いられているＳｉ-ＩＧＢＴにおいてもこの負荷が短絡した際の破壊耐量（以下、負荷短絡耐量と記す）が十分である必要があり、現状では、負荷短絡耐量が最低でも５μｓｅｃ以上必要であると言われている。ＳＢＤを内蔵したＳｉＣトレンチＭＯＳＦＥＴにおいて、そのオン抵抗やスイッチング特性が良好であることは報告されているが（特許文献３、非特許文献６〜９）、その負荷短絡耐量を、他の特性を犠牲にすることなく向上させる方策については、いまだ解明されていない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００５／００７７５２３号明細書
【特許文献２】特許第５６１７１７５号公報
【特許文献３】特開２０１７−７９２５１号公報
【非特許文献】
【００１１】
【非特許文献１】K.Shenai et al,  IEEE Transactions on Electron Devices, Vol.36, p.1811-1823, 1989
【非特許文献２】S.Harada et al, Materials Science Forum, vol.897, pp.497-500
【非特許文献３】J.P. Bergman et al, Material Science Forum, vol.353-356, 2001, pp.299-302
【非特許文献４】T. Kimoto and J. A. Cooper, Fundamentals of silicon carbide technology: growth, characterization, devices, and applications. Singapore: Wiley, Nov. 2014
【非特許文献５】T.Tawara et al , Materials Science Forum, vol.897, pp.419-422
【非特許文献６】Y.Kobayashi et al, Japanese Journal of Applied Physics, vol.56, 04CR08, (2017)
【非特許文献７】W. Sung et al, IEEE Electron Device Lett, vol.37, no.12, 2016, pp.1605-1608
【非特許文献８】K.Kawahara et al, ISPSD 2017, pp.41-44
【非特許文献９】Y.Kobayashi et al, IEEE IEDM 9.1.1, pp.211-214, (2017)
【非特許文献１０】T.Hatakeyama et al, Materials Science Forum, vol.389-393, pp.1169-1172, (2002)
【非特許文献１１】A.Itoh et al, phys. Stat. sol. (a) vol.168, pp.389-408,, (1997)
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＳｉＣは、Ｓｉの材料限界を超える可能性が高いことから、パワー半導体用途、特にＭＯＳＦＥＴ用途の材料として大きく期待される。上述したように、パワーエレクトロニクス装置のインバータ回路動作において、ＳｉＣ-ＭＯＳＦＥＴの内蔵ＰｉＮダイオードには、その電流導通時、ならびに逆回復時の損失が大きくなってしまうという欠点がある。そこで、内蔵ダイオードとしてユニポーラ動作するＳＢＤを形成し、このＳＢＤの形成時の構造を最適化することにより、前述した電流導通時、ならびに逆回復時の損失の低減を図ることができる。
【００１３】
ＳＢＤは、ＳｉＣなどのワイドバンドギャップ半導体においても、そのオン抵抗が小さくなり、ユニポーラ素子であるために逆回復損失が小さく、なおかつ十分な逆耐圧を保持できる。したがって、ＳＢＤを適用した半導体装置は、より小型となり、パワー損失が少なくてすむこととなる。これらは、特許文献１〜３、非特許文献６〜９で既に公開されている技術である。
【００１４】
しかしながら、ＳＢＤを内蔵したＳｉＣトレンチＭＯＳＦＥＴの負荷短絡耐量を、ＳＢＤを内蔵することよって負荷短絡耐量を劣化させることなく、かつ実用に耐え得る十分な値（例えば負荷短絡耐量５μｓｅｃ以上）を示す構造は、未だ示されておらず、当該素子構造で本当に十分な負荷短絡耐量が得られるか明確ではなかった。
【００１５】
本発明は上記事情に鑑みてなされたものであり、実用に耐え得る負荷短絡耐量を有する、炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明は以下の手段を採用している。
【００１７】
（１）本発明の一態様に係る炭化珪素半導体装置は、第一導電型の半導体基板と、前記半導体基板の一方の主面に形成され、前記半導体基板より低い不純物濃度を有するの第一導電型のドリフト層と、前記ドリフト層の上に形成され、前記ドリフト層より高い不純物濃度を有する第二導電型のベース層と、前記ベース層の上に形成された第一導電型のソース層と、前記ソース層の上面から前記ドリフト層に達する位置まで、各層の厚み方向に貫通するように、前記厚み方向からの平面視において、中央に形成された第一トレンチ、およびその周囲に形成された第二トレンチと、前記第一トレンチの内部を、ゲート絶縁膜を介して充填する制御電極層と、前記第二トレンチの内壁面を構成する前記ドリフト層とショットキー接合する金属層と、前記第二トレンチの内部を充填し、かつ前記半導体基板の一方の主面上の露出面を覆う第一主電極層と、前記半導体基板の他方の主面に形成された第二主電極層と、を有し、前記金属層のショットキー接合面が、（１１−２０）面もしくは（１−１００）面であり、かつ前記金属層と前記ドリフト層との間のショットキーバリアエネルギーが、１．７６ｅＶ以上３．１０ｅＶ以下である。
【００１８】
（２）前記（１）に記載の炭化珪素半導体装置において、前記ドリフト層のうち、前記第一トレンチの底面を構成する部分が第二導電型であることが好ましい。
【００１９】
（３）前記（１）または（２）のいずれかに記載の炭化珪素半導体装置において、前記ドリフト層のうち、前記第二トレンチの底面を構成する部分が第二導電型であることが好ましい。
【００２０】
（４）前記（１）〜（３）のいずれか一つに記載の炭化珪素半導体装置において、前記ショットキーバリアエネルギーが、１．９５ｅＶ以上３．１０ｅＶ以下であることが好ましい。
【００２１】
（５）前記（１）〜（４）のいずれか一つに記載の炭化珪素半導体装置において、前記第一導電型がｎ型であり、前記第二導電型がｐ型であることが好ましい。
【００２２】
（６）本発明の他の一態様に係る炭化珪素半導体装置は、第一導電型の半導体基板と、前記半導体基板の一方の主面に形成され、前記半導体基板よりも低い不純物濃度を有する第一導電型のドリフト層と、前記ドリフト層の上面から深さ方向広がるように形成され、前記ドリフト層より高い不純物濃度を有する第二導電型のベース層と、前記ドリフト層の上面のうち、前記ベース層の露出部分に形成された第一導電型のソース層と、ゲート絶縁膜を挟んで、少なくとも前記ソース層を覆うように形成された一体の制御電極と、前記半導体基板の一方の主面上の露出面を覆う第一主電極と、前記ドリフト層の上面において露出する前記ベース層の周囲とショットキー接合する金属層と、前記半導体基板の他方の主面に形成されたドレイン電極層と、を有する。
【００２３】
（７）前記（６）に記載の炭化珪素半導体装置において、前記金属層のショットキー接合面が（０００１）面であり、かつ前記金属層と前記ドリフト層との間のショットキーバリアエネルギーが、１．９５ｅＶ以上３．１０ｅＶ以下であることが好ましい。
【００２４】
（８）前記（６）または（７）のいずれかに記載の炭化珪素半導体装置において、前記第一導電型がｎ型であり、前記第二導電型がｐ型であることが好ましい。
【発明の効果】
【００２５】
本発明は、ＳｉＣを使ったＳＢＤ内蔵トレンチＭＯＳＦＥＴ、およびプレーナＭＯＳＦＥＴにおいて、良好な電気特性と負荷短絡耐量を同時に示すことが可能な素子構造を提供することができる。本発明の素子構造を適用することにより、炭化珪素半導体装置のさらなる小型化、低損失化を実現することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第一実施形態に係る、炭化珪素半導体装置の断面図である。
【図２】本発明の第二実施形態に係る、炭化珪素半導体装置の断面図である。
【図３】本発明の比較例に係る、炭化珪素半導体装置の断面図である。
【図４】本発明の実施例１に係る、炭化珪素半導体装置の電気特性を示すグラフである。
【図５】本発明の実施例１に係る、炭化珪素半導体装置の負荷短絡耐量の評価に用いた回路図である。
【図６】本発明の実施例１に係る、炭化珪素半導体装置の負荷短絡耐量の実測結果を示すグラフである。
【図７】（ａ）本発明の実施例１に係る、炭化珪素半導体装置の断面図である。（ｂ）、（ｃ）（ａ）の炭化珪素半導体装置の負荷短絡時における温度分布、電流分布を示す図である。
【図８】本発明の実施例２に係る、炭化珪素半導体装置の負荷短絡耐量およびダイオード順方向電圧降下のφＢ依存性を示すグラフである。
【図９】本発明の比較例に係る、炭化珪素半導体装置の断面図である。
【図１０】本発明の実施例５に係る、炭化珪素半導体装置の負荷短絡耐量およびダイオード順方向電圧降下のφＢ依存性を示すグラフである。
【図１１】従来の炭化珪素半導体装置の断面図である。
【図１２】従来の炭化珪素半導体装置の断面図である。
【図１３】ＭＯＳＦＥＴを用いたインバータの回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明を適用した実施形態に係る炭化珪素半導体装置について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００２８】
＜第一実施形態＞
図１は、本発明の第一実施形態に係る炭化珪素半導体装置１００が、トレンチゲート型ＭＯＳＦＥＴである場合について、その構成を模式的に示す断面図である。炭化珪素半導体装置１００は、主に、半導体基板１と、ドリフト層２と、ベース層３と、ソース層４と、第一トレンチ８と、第二トレンチ９と、制御電極層７と、金属層５００と、第一主電極層１０と、第二主電極層１１と、を有する。
【００２９】
半導体基板１としては、例えば、不純物濃度が１．０×１０１８ｃｍ−３以上の第一導電型のＳｉＣ基板が用いられる。
【００３０】
ドリフト層２は、半導体基板１より低い不純物濃度を有する第一導電型の半導体層であり、半導体基板の一方の主面１ａに形成されている。本実施形態では、ドリフト層２が３つの層２Ａ、２Ｂ、２Ｃを積層してなる場合について例示しているが、ドリフト層２は、４つ以上の層が積層されていてもよいし、単層で構成されていてもよい。ドリフト層２が複数の層を積層してなる場合、半導体基板１に接する最下層（ここでは層２Ａ）は、他の層（ここでは層２Ｂ、２Ｃ）より低い不純物濃度を有していることが好ましい。
【００３１】
ベース層３は、ドリフト層２より高い不純物濃度を有する第二導電型の半導体層であり、ドリフト層２の上に形成されている。ソース層４は、ベース層３の上の所定の領域に選択的に形成された、第一導電型の半導体層である。
【００３２】
第一トレンチ８、第二トレンチ９は、それぞれ、ソース層の上面４ａから深さ方向に沿って、ドリフト層２に達する位置まで、各層を厚み方向Ｔに貫通するように形成されている。第一トレンチ８、第二トレンチ９底面は、ドリフト層２の上面から下面の間にあるものとする。第一トレンチ８、第二トレンチ９の内壁面のうち底面は、ドリフト層２で構成されている。各層の厚み方向Ｔからの平面視において、第一トレンチ８は中央に形成され、第二トレンチ９はその周囲の２箇所に形成されている。ドリフト層２のうち、第一トレンチ８、第二トレンチ９の底面を構成する一部分または全部が、第二導電型であることが好ましい。
【００３３】
ドリフト層２（２Ａ、２Ｂ、２Ｃ）、ベース３、ソース層４で構成される第一トレンチ８の内壁面に沿って、ゲート絶縁膜６が形成されている。制御電極（ゲート電極）層７は、このゲート絶縁膜６を介して第一トレンチ８の内部を充填している。
【００３４】
金属層５００は、第二トレンチの内壁面を構成するドリフト層２と、ショットキー接合している。金属層５００の材料としては、例えばチタン、ニッケル、金、タングステン、白金、クロム等を用いることができる。金属層５００の厚みは、概ね４０ｎｍ以上３００ｎｍ以下であることが好ましい。
【００３５】
第一主電極（ソース電極）層１０は、第二トレンチ９の内部を充填し、かつ半導体基板の一方の主面１ａ上の露出面を覆っている。金属層５００は、この第一主電極層１０に接続されている。第二主電極（ドレイン電極）層１１は、半導体基板の他方の主面に形成されている。
【００３６】
金属層５００と第１導電型ドリフト層２との間のショットキーバリアエネルギーは、１．７６ｅＶ以上３．１０ｅＶ以下、好ましくは１．９５ｅＶ以上３．１０ｅＶ以下となるように設定する。その際、トレンチＭＯＳＦＥＴとしてのチャネル移動度を高めるため、第一トレンチ８を構成する、第１導電型のソース層４、第２導電型のベース層３、および第１導電型のドリフト層２の表面、ならびにゲート絶縁膜６が接するチャネル層の結晶面を、（１１−２０）面（ａ面）、もしくは（１−１００）面（ｍ面）とする。そのため、第二トレンチ９の内壁面とショットキー接合を形成する、金属層５００のショットキー接合面（結晶面）も、（１１-２０）面（ａ面）もしくは（１−１００）面（ｍ面）となる。
【００３７】
本実施形態の炭化珪素半導体装置１００では、ゲート電極部７だけでなくソース電極部１０にも、互いに近接した形でトレンチが形成されている。そして、ソース電極部１０の第二トレンチ９内において、金属層５００が、第１導電型のドリフト層２とショットキー接合されている。これにより、ＳｉＣ半導体のトレンチＭＯＳＦＥＴとして、低オン抵抗を示し、なおかつ逆回復時間の速い内蔵ショットキーダイオードを実現することができる。
【００３８】
さらに、内蔵ショットキーダイオード部の、第１導電型ドリフト層２２と接する部分のショットキーバリアハイト（ショットキーバリアエネルギー）ΦＢが１．７６ｅＶ以上、好ましくは１．９５ｅＶ以上に設定されている。これにより、当該トレンチＭＯＳＦＥＴが負荷短絡した際に、１０００Ｋ（ケルビン）以上にもなる素子内温度上昇に伴う、ショットキーバリアダイオードからＳｉＣ基板に向かった熱電界放出によるもれ電流を低減させることができる。その結果、負荷短絡耐量を、例えば５μｓｅｃ以上とすることができ、十分大きな耐量の確保を実現することができる。
【００３９】
ＳｉＣの場合、Ｓｉとは異なり、ショットキー接合で発生するもれ電流に関しては、熱電界放出が支配的であることが知られている（非特許文献１０）。このショットキーバリアハイトΦＢを、３．５０ｅＶを超える値に設定すると、内蔵されたショットキーバリアダイオードが動作する前に、寄生しているＰｉＮダイオードが動作してしまい、損失の増大ならびに順方向電圧特性の劣化を引き起こしてしまう。本実施形態のように、ショットキーバリアハイトΦＢを１．７６ｅＶ以上３．５０ｅＶ以下、好ましくは１．９５ｅＶ以上３．５０ｅＶ以下にすることによって、低オン抵抗でスイッチング損失が少なく、かつ負荷短絡耐量が十分大きい、ＳＢＤ内蔵ＳｉＣトレンチＭＯＳＦＥＴを実現することができる。
【００４０】
以上のように、本実施形態では、ＳｉＣ基板を使ったＳＢＤ内蔵トレンチＭＯＳＦＥＴにおいて、良好な電気特性と負荷短絡耐量を同時に示すことが可能な素子構造を提供することができる。本実施形態の素子構造を適用することにより、炭化珪素半導体装置のさらなる小型化、低損失化を実現することができる。
【００４１】
＜第二実施形態＞
図２は、本発明の第二実施形態として、炭化珪素半導体装置２００がプレーナ型ＭＯＳＦＥＴである場合について、その構成を模式的に示す断面図である。本実施形態の炭化珪素半導体装置２００は、制御電極層７を半導体層内に埋め込んでいない点で、第一実施形態の炭化珪素半導体装置１００と異なる。すなわち、本実施形態では、一体の制御電極７が、ドリフト層２の上面のうち、少なくとも、２つのベース層３の露出部分にそれぞれ形成された第一導電型のソース層４を、ゲート絶縁膜を間に挟んで、覆うよう形成されている。それ以外の構成については、第一実施形態の炭化珪素半導体装置１００の構成と同様であり、炭化珪素半導体装置１００と対応する箇所については、形状の違いによらず、同じ符号で示している。
【００４２】
炭化珪素半導体装置２００は、第一導電型のドリフト層２の上面とショットキー接合を形成する金属層５００を有する。金属層５００は、第一導電型ソース層４の上面と第二導電型ベース層３の上面とを共通に被覆する第一主電極１０と接続されている。金属層５００と第一導電型ドリフト層２との間のショットキーバリアエネルギーを、１．９５ｅＶ以上３．１０ｅＶ以下となるように設定する。その際、プレーナゲート部の第一導電型ソース層４の主面と第２導電型ベース層３の主面、ならびにゲート絶縁膜が接するチャネル層の結晶面は（０００１）面となるため、ショットキー接合を形成する結晶面も（０００１）面となる。
【００４３】
本実施形態では、内蔵ショットキーダイオード部の、第１導電型ドリフト層２と接する部分のショットキーバリアハイトΦＢが、１．９５ｅＶ以上に設定されている。これにより、当該プレーナＭＯＳＦＥＴが負荷短絡した際に、１０００Ｋ（ケルビン）以上にもなる素子内温度上昇に伴う、ショットキーバリアダイオードからＳｉＣ基板に向かった熱電界放出によるもれ電流を低減させることができる。その結果、負荷短絡耐量を、例えば５μｓｅｃ以上とすることができ、十分大きな耐量のを確保を実現することができる。
【００４４】
ショットキーバリアハイトΦＢを、３．５０ｅＶを超える値に設定すると、内蔵されたショットキーバリアダイオードが動作する前に、寄生しているＰｉＮダイオードが動作してしまい、損失の増大ならびに順方向電圧特性の劣化を引き起こしてしまう。本実施形態のように、ショットキーバリアハイトΦＢを１．７６ｅＶ以上３．５０ｅＶ以下、好ましくは１．９５ｅＶ以上３．５０ｅＶ以下にすることによって、低オン抵抗でスイッチング損失が少なく、かつ負荷短絡耐量が十分大きい、ＳＢＤ内蔵ＳｉＣトレンチＭＯＳＦＥＴを実現することができる。
【００４５】
以上のように、本実施形態では、ＳｉＣ基板を使ったＳＢＤ内蔵レーナＭＯＳＦＥＴにおいて、良好な電気特性と負荷短絡耐量を同時に示すことが可能な素子構造を提供することができる。本実施形態の素子構造を適用することにより、炭化珪素半導体装置のさらなる小型化、低損失化を実現することができる。
【実施例】
【００４６】
以下、実施例により本発明の効果をより明らかなものとする。なお、本発明は、以下の実施例に限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することができる。
【００４７】
（実施例１）
縦型トレンチゲートＭＯＳパワー半導体デバイスとして、耐圧１２００ＶのトレンチＭＯＳＦＥＴを作製した。なお、第１導電型をｎ型、第２導電型をｐ型として記述するが、その逆でもよい。
【００４８】
まず、十分に高濃度のｎ型ＳｉＣの半導体基板１を用意した。ここでは、不純物として窒素を５×１０１８ｃｍ−３程度含むＳｉＣ半導体とした。半導体基板１の一方の主面に、窒素を８．０×１０１５ｃｍ−３程度含むｎ型ＳｉＣ層２Ａを９μｍ程度成長させ、その上に少し高濃度で１．０×１０１７ｃｍ−３程度含むｎ型ＳｉＣ層２Ｂを、０．５μｍ程度成長させた。ここで、アルミニウム３．０×１０１８ｃｍ−３程度含む、幅１．５μｍのｐ型ＳｉＣ層２Ｄをイオン注入法と熱処理で２．５μｍおきに形成した。
【００４９】
その後１．０×１０１７ｃｍ−３程度含むｎ型ＳｉＣ層２Ｃを０．５μｍ程度成長させた。そしてさらに、アルミ二ウムを２．０×１０１７ｃｍ−３程度含むｐ型ＳｉＣ層３を、１．３μｍエピタキシャル成長させた。活性領域内に、ｐ＋コンタクト層５やｎ＋ソース層４をイオン注入法と熱処理で形成した。不純物元素として、ｐ＋コンタクト層にはアルミ二ウムを用い、ｎ＋ソース層にはリンを用いた。そして、不純物活性化のため、熱処理を実施した。熱処理温度を１７２０℃とし、熱処理時間を１分とした。
【００５０】
次に、ｐ＋コンタクト層およびｎ＋ソース層の表面に、厚さ１．６μｍのシリコン酸化膜（以下酸化膜と略す）を成長させ、フォトリソグラフおよびエッチングにより２．５μｍおきに０．８μｍ幅の酸化膜マスクを形成した。その後、トレンチエッチングにより、所定の位置（ゲート電極形成部、ソース電極形成部）において、ｎ型半導体層２Ａ、２Ｂ、２Ｃ、およびｐ型半導体層３をエッチングにより取り除いた。なお、このときのトレンチ深さは１．８μｍとした。つまり、このトレンチ溝は、前述のｐ型ＳｉＣ層２Ｄに到達するように形成した。
【００５１】
ゲート電極形成部では、トレンチ内部に８０ｎｍのゲート酸化膜６を成長させた後に、ゲート電極７を埋め込み平坦化し、リンガラス（ＰＳＧ：Phospho Silicate Glass）膜を用いて絶縁層を形成した。その際、トレンチに沿ってｎ＋ソース層４、ｐ型ＳｉＣ層３、およびｎ型ＳｉＣ層２Ａ、２Ｂ、２Ｃの表面、ならびにゲート絶縁膜が接するチャネル層の結晶面を（１−１００）面（ｍ面）とした。
【００５２】
ソース電極部においても、同様にトレンチ溝を形成した。ソース電極部のトレンチ溝も前述のゲート電極部のトレンチ溝と同時に形成した。その際、トレンチ幅は０．８μｍ、深さはゲート電極部と同じ１．８μｍとした。ソース電極部のトレンチを形成後、トレンチ内部においてｎ型半導体層２Ｃと接する領域に、ショットキーバリアを形成するための金属層を、スパッタとその後の熱処理で形成した。その際、ショットキー接合を形成する結晶面を（１−１００）面（ｍ面）とした。本実施例では、チタン、ニッケルをスパッタ法と熱処理により形成した。熱処理は、アニール無ならびに４００℃から８５０℃の間で変えて行った。これは、ｎ型ドリフト層２とショットキー金属間のバリアハイトΦＢを変えるためである。
【００５３】
その後、ソース電極部のトレンチ溝の内部に、スパッタにより、アルミニウムを厚さ５μｍほど埋め込み、ソース電極を形成した。さらに、半導体基板１の裏面に、ドレイン電極としてニッケルをスパッタし、レーザーアニールを用いて９００℃でアニールし、シリサイド化させることにより、裏面のオーミック電極を形成した。その後、チタン、ニッケル、金を蒸着して形成して、図１に示すＳＢＤ内蔵トレンチＭＯＳＦＥＴが完成させた。
【００５４】
このＳＢＤ内蔵トレンチＭＯＳＦＥＴの電気特性の測定結果及びシミュレーション結果を、表１〜３に示す。金に関しては、非特許文献１１で開示された（０００１）面でのΦＢの値を用い、チタンならびにニッケルの（０００１）面と（１−１００）面のΦＢの違いから、金の各熱処理温度でのΦＢを手計算で求め、その値を用いてシミュレーションした。
【００５５】
【表１】
2020077664.tif 000003
【００５６】
【表２】
2020077664.tif 000004
【００５７】
【表３】
2020077664.tif 000005
【００５８】
各温度での各ショットキー金属とｎ型半導体層２２とのショットキーバリアハイトΦＢを、表１〜３に記載する。なお、本実験で得られたチタン、ニッケルでのショットキーバリアハイトΦＢの一部の結果（ΦＢ＜１．７５ｅＶ）は、非特許文献６で開示されている結果といい一致をしている。チップサイズは３ｍｍ角、活性面積は５．５ｍｍ２であり、定格電流は２５Ａである。どの条件の素子も、オン抵抗（ＲｏｎＡ）はおよそ２．７０ｍΩｃｍ２と十分低い値を示し、初期の素子耐圧も１４３０Ｖ〜１４６０Ｖと、１２００Ｖ素子となり、十分良好な特性を示している。
【００５９】
比較のために、ソース電極部トレンチ内にＳＢＤを形成せず、深いｐ＋層を形成した従来型のトレンチＭＯＳＦＥＴ３００（図３参照）を形成し、耐圧を測定したところ、素子耐圧１４５５Ｖとほぼ同等であった。内蔵したショットキーダイオードのＩ−Ｖ特性を測定したところ良好な特性が得られ、例えば２５Ａ導通時のダイオードのオン電圧は、全素子条件において２．２Ｖ以下と、Ｓｉの１２００Ｖ  ＰｉＮダイオードのオン電圧２．２Ｖ（＠ＲＴ）と同等以下の、低い値を示した。さらに、内蔵ショットキーダイオードの逆回復特性を測定したところ、ショットキー金属の違いによらず、同一定格電圧・電流のＳｉ−ＰｉＮダイオードに比べ、逆回復時間が極めて小さく、その結果ダイオードでの発生損失はＳｉ−ＰｉＮダイオードと比べて、１７５℃において約１０分の１に低減し、かつ２５℃での特性とほどんど変わらない特性が得られ、１２５℃において約１０分の１の低損失特性が可能となった（図４参照：ニッケル７５０℃アニール素子の場合）。
【００６０】
次に、負荷短絡耐量の測定ならびにシミュレーションを行った。測定ならびにシミュレーションに用いた回路を図５に示す。直流電圧８００Ｖをソース・ドレイン間に印加し、この状態でゲート電極にゲート電圧Ｖｇとして＋２０Ｖのパルス電圧を印加して負荷短絡耐量を評価した。測定温度は１７５℃とした。評価に用いた素子は、ショットキー金属種とその後のアニール条件がそれぞれ異なるものを用いた。また、印加するゲート電圧のパルス幅を２μｓｅｃから１μｓｅｃ刻みで増やしていき、素子が破壊した時点の１つ前のパルス幅を、負荷短絡耐量と定義した。表２に負荷短絡耐量評価結果を示す。表４、５に、チタン、ニッケルの各ショットキー金属とｎ半導体層２２とのショットキーバリアハイトΦＢとして、事前に評価した値を記載してある。なお、比較のために内蔵ＳＢＤの無いトレンチＭＯＳＦＥＴの評価結果も併せて示した。
【００６１】
【表４】
2020077664.tif 000006
【００６２】
【表５】
2020077664.tif 000007
【００６３】
【表６】
2020077664.tif 000008
【００６４】
この結果から分かるように、負荷短絡耐量はバリアハイトΦＢに大きく依存し、例えばΦＢ＝１．３０ｅＶのチタン４００℃アニールの場合、負荷短絡耐量は内蔵ＳＢＤの無いトレンチＭＯＳＦＥＴの半分以下の３μｓｅｃであった。これに対し、チタン７５０℃アニールのΦＢ＝１．９５ｅＶの場合、負荷短絡耐量は、内蔵ＳＢＤの無いトレンチＭＯＳＦＥＴと同等以上の１１μｓｅｃまで向上した。
【００６５】
また、ΦＢ＝１．６０ｅＶのニッケル４００℃アニールの場合、負荷短絡耐量は内蔵ＳＢＤの無いトレンチＭＯＳＦＥＴの半分以下の３μｓｅｃであった。これに対し、ニッケル７５０℃アニールのΦＢ＝２．０８ｅＶの場合、負荷短絡耐量は内蔵ＳＢＤの無いトレンチＭＯＳＦＥＴと同等以上の１１μｓｅｃまで向上した。
【００６６】
図６に、ΦＢ＝１．３０ｅＶのチタン４００℃アニール条件での負荷短絡耐量評価結果を示す。ΦＢ＝１．３０ｅＶのチタン４００℃アニール条件により、素子内部状態を解析するため、デバイスシミュレーションを実施した。
【００６７】
図７（ａ）に示すＳＢＤ内蔵トレンチＭＯＳＦＥＴのうち、破線で囲んだ部分における、温度分布、全電流分布の結果を、それぞれ図７（ｂ）、（ｃ）に示す。負荷短絡時には素子内の温度が上昇し、負荷短絡が起こってから３μｓｅｃ経過後では、ショットキー金属とｎ半導体層２２界面近傍で、その温度が約１０００Ｋ以上にまで到達している。そして、ショットキー金属側から、もれ電流がＭＯＳＦＥＴ内に流れていることが判明した。つまり、ＳｉＣ-ＭＯＳＦＥＴの負荷短絡発生により、高電圧印加と大電流導通が同時に生じたため、素子内温度が急上昇し、それに伴ってショットキー金属とｎ半導体層２２界面の温度も上昇し、ついには熱電界放出によるもれ電流により、大電流が流れ破壊に至ったと考えられる。
【００６８】
そこで、ΦＢが大きくなるようにショットキー金属、ならびにその後のアニール条件を最適化すると、熱電界放出によるもれ電流の発生が収まり、ΦＢ＝１．７６ｅＶ以上では負荷短絡耐量がＳＢＤを内蔵しないトレンチＭＯＳＦＥＴとほぼ同等で、実使用上問題ない８μｓｅｃに向上した。さらに、ΦＢ＝１．９５ｅＶ以上の条件においては、負荷短絡耐量がＳＢＤを内蔵しないトレンチＭＯＳＦＥＴとほぼ同等以上の特性を示していることが分かる。金については、シミュレーションを実施した。その結果を表３ならびに表６に示す。その結果は、チタンならびにニッケルと同様の傾向を示しており、ΦＢ＝１．７６ｅＶ以上では負荷短絡耐量がＳＢＤを内蔵しないトレンチＭＯＳＦＥＴとほぼ同等で、実使用上問題ない８μｓｅｃ以上に向上した。さらに、ΦＢ＝１．９５ｅＶ以上の条件においては、負荷短絡耐量がＳＢＤを内蔵しないトレンチＭＯＳＦＥＴと、ほぼ同等以上の特性を示していることが分かる。
【００６９】
（実施例２）
実施例１で作製したＳＢＤ内蔵トレンチＭＯＳＦＥＴに対し、デバイスシミュレーションを行い、負荷短絡耐量のΦＢ依存性を調査した。その結果を図８に示す。ΦＢが１．７６ｅＶ以上では９μｓｅｃという実用に耐え得る破壊耐量が得られ、かつＳＢＤを内蔵しないトレンチＭＯＳＦＥＴと同等以上の負荷短絡耐量を示した。また、ΦＢを１．７６ｅＶ以上増加させると、負荷短絡耐量の向上はさらに向上するがΦＢを１．９５ｅＶ以上にすると１０〜１０．５μｓｅｃで飽和することが分かる。一方、ΦＢが３．１ｅＶを超えると、内蔵したＳＢＤの順方向電流特性において、ＳＢＤが動作する前に寄生のＰｉＮダイオードが動作することが判明した。
【００７０】
これは図８中に記載の、電流２５Ａ導通時のダイオードの順方向電圧降下が、ΦＢが３．１ｅＶを超えた領域からＳＢＤ内蔵トレンチＭＯＳＦＥＴのほうが大きな値を示していることからも分かる。つまり、ΦＢが３．１ｅＶを超えると本発明素子のダイオード順方向電圧降下の方がＳｉＣ−ＰｉＮダイオードの順方向電圧降下の３．３Ｖよりも大きくなってしまう。このことと実施例１の結果から、ＳＢＤ内蔵トレンチＭＯＳＦＥＴの特徴を示し、かつ高負荷短絡耐量を維持するためには、ΦＢは１．７６ｅＶ以上３．１０ｅＶ以下、さらに好ましくは１．９５ｅＶ以上３．１０ｅＶ以下に設定することが必要であることが判明した。
【００７１】
（実施例３）
実施例１と同様、ゲート電極部ならびにソース電極部のトレンチにおいて、ｎ＋ソース層、ｐ型ＳｉＣ層３、およびｎ型ＳｉＣ層２Ａ、２Ｂ、２Ｃの表面、ならびにゲート絶縁膜が接するチャネル層の結晶面、ならびにショットキー接合を形成する結晶面も（１１−２０）面（ａ面）とした素子を試作し、シミュレーションを行い、同様の評価を行った。その結果、実施例１の（１−１００）面（ｍ面）の場合と同様の結果を得ることができた。その結果、ＳＢＤ内蔵トレンチＭＯＳＦＥＴの特徴を示し、かつ高負荷短絡耐量を維持するためには、ΦＢは１．７６ｅＶ以上３．１０ｅＶ以下、さらに好ましくは１．９５ｅＶ以上３．１０ｅＶ以下に設定することが必要であることが判明した。
【００７２】
（実施例４）
縦型プレーナゲートＭＯＳパワー半導体デバイスとして、耐圧１２００ＶのＭＯＳＦＥＴを作製した。なお、第１導電型をｎ型、第２導電型をｐ型として記述するが、その逆でもよい。
【００７３】
まず、十分に高濃度のｎ型ＳｉＣ半導体基板１を用意した。ここでは、不純物として窒素を５×１０１８ｃｍ−３程度含むＳｉＣ半導体とした。半導体基板１の一方の主面に、窒素を８．０×１０１５ｃｍ−３程度含むｎ型ＳｉＣ層２を９μｍ程度成長させ、その上に幅１３μｍで深さ０．５μｍのｐ＋層３１を、イオン注入法で形成した。その際のイオンとしてはアルミニウムを用いた。また、不純物濃度が１．０×１０１８ｃｍ−３となるように、ドーズ量を設定した。さらに、その上にｐベース層３を厚さ０．５μｍ厚でｐ＋層３１ならびにｎドリフト層２上に、イオン注入法を用いて選択的に形成した。その際の不純物はアルミニウムとし、不純物濃度は１．０×１０１７ｃｍ−３となるようにした。その後、Ｎ＋ソース層４、Ｐ＋コンタクト層５をｐベース層３内に選択的に形成した。そして、不純物活性化のため熱処理を実施した。熱処理温度・時間は１７２０℃・１分とした。
【００７４】
その後、厚さ８０ｎｍのゲート酸化膜を熱酸化で形成し、窒素雰囲気中にて１２００℃付近でアニールした。リンがドープされた多結晶シリコン層をゲート電極として形成し、パターニング後、層間絶縁膜としてリンガラス（ＰＳＧ：Phospho Silicate Glass）を１．０μｍ厚で成膜し、パターニングして熱処理を行った。ｎ型ドリフト層２と接する領域にショットキーバリアを形成するための金属層５００を、スパッタとその後の熱処理で形成した。このとき、ｎ型ＳｉＣ層２がショットキー電極と接する結晶面が（０００１）面となる。本実施例では、チタン、ニッケルをスパッタ法と熱処理により形成した。金属とその後の熱処理温度を熱処理無、ならびに４００℃から８５０℃の間で変えて作成した。これは、ｎ型ドリフト層２とショットキー金属間のバリアハイトΦＢを変えるためである。
【００７５】
その後、アルミニウムを、ソース電極部として形成するため厚さ５μｍほどスパッタすることでソース電極として形成した。さらに、半導体基板１の裏面に、ドレイン電極としてニッケルをスパッタし、レーザーアニールを用いて９００℃でアニールし、シリサイド化させることにより、裏面のオーミック電極を形成した。その後、チタン、ニッケル、金を蒸着して形成して、図２に示すＳＢＤ内蔵プレーナＭＯＳＦＥＴが完成させた。
【００７６】
チップサイズは３ｍｍ角で活性面積は５．５ｍｍ２であり、定格電流は２５Ａとした。どの条件の素子も、オン抵抗（ＲｏｎＡ）は、およそ４．７０ｍΩｃｍ２と十分低い値を示し、初期の素子耐圧も１４８０Ｖ〜１５２０Ｖと、１２００Ｖ素子として十分良好な特性を示している。比較のために、ｎ型ドリフト層２上にＳＢＤを形成せず、そのかわりに前記ｐベース層３を形成した従来型のプレーナＭＯＳＦＥＴ４００（図９参照）を形成し耐圧を測定したところ、素子耐圧１４９５Ｖとほぼ同等であった。内蔵したショットキーダイオードのＩ−Ｖ特性を測定したところ良好な特性が得られ、例えば２５Ａ導通時のダイオードのオン電圧は全素子条件において２．２Ｖ以下と、Ｓｉの１２００Ｖ  ＰｉＮダイオードのオン電圧２．２Ｖ（＠ＲＴ）と同等の、低い値を示した。さらに、内蔵ショットキーダイオードの逆回復特性を測定したところ、ショットキー金属の違いによらず同一定格電圧・電流のＳｉ−ＰｉＮダイオードに比べ、逆回復時間が極めて小さく、その結果ダイオードでの発生損失はＳｉ−ＰｉＮダイオードとくらべ、１２５℃において約１０分の１の低損失特性が可能となった。
【００７７】
次に、負荷短絡耐量の測定を行った。測定に用いた回路を図５に示す。直流電圧８００Ｖをソース・ドレイン間に印加し、この状態でゲート電極にゲート電圧Ｖｇとして＋２０Ｖのパルス電圧を印加して負荷短絡耐量を評価した。測定温度は１７５℃とした。評価に用いた素子は、ショットキー金属種と、その後のアニール条件がそれぞれ異なるものを用いた。また、印加するゲート電圧のパルス幅を２μｓｅｃから１μｓｅｃ刻みで増やしていき、素子が破壊した時点の１つ前のパルス幅を負荷短絡耐量と定義した。
【００７８】
表７〜９に、それぞれチタン、ニッケルならびに金を用いた時の負荷短絡耐量評価結果を示す。なお、本実験で得られたチタン、ニッケルでのショットキーバリアハイトΦＢの一部の結果（ΦＢ＜１．８５ｅＶ）は、非特許文献６、１１で開示されている結果といい一致をしている。金に関しては、非特許文献１１で開示された（０００１）面でのΦＢの値を用い、チタンならびにニッケルの（０００１）面と熱処理温度によるΦＢの違いから、手計算でΦＢを求めその値を用いてシミュレーションした。各ショットキー金属とｎドリフト層２とのショットキーバリアハイトΦＢは、事前に評価解析した値を表中に記載してある。なお、比較とために内蔵ＳＢＤの無いプレーナＭＯＳＦＥＴの評価結果も併せて示す。
【００７９】
【表７】
2020077664.tif 000009
【００８０】
【表８】
2020077664.tif 000010
【００８１】
【表９】
2020077664.tif 000011
【００８２】
この結果から分かるように、負荷短絡耐量はバリアハイトΦＢに大きく依存し、ΦＢ＝１．２２ｅＶのチタン４００℃アニールの場合、負荷短絡耐量は内蔵ＳＢＤの無いプレーナＭＯＳＦＥＴの１／５以下の２μｓｅｃであったが、これがニッケル８００℃アニールのΦＢ＝１．９９ｅＶの場合、負荷短絡耐量は、内蔵ＳＢＤの無いプレーナＭＯＳＦＥＴと同等の１１μｓｅｃまで向上した。
【００８３】
（実施例５）
実施例４で作製したプレーナＭＯＳＦＥＴについて、デバイスシミュレーションを行い、負荷短絡耐量のΦＢ依存性を調査した。その結果を図１０に示す。ΦＢが１．９５ｅＶ以上ではおよそ１１μｓｅｃという実用に耐え得る破壊耐量が得られ、かつＳＢＤを内蔵しないプレーナＭＯＳＦＥＴと同等以上の負荷短絡耐量を示した。また、ΦＢを１．９５ｅＶ以上増加させても、負荷短絡耐量はほとんど向上しないことが分かる。一方、ΦＢが３．１ｅＶを超えると、内蔵したＳＢＤの順方向電流特性において、ＳＢＤが動作する前に寄生のＰｉＮダイオードが動作することが判明した。これは、図１０中に記載の、電流２５Ａ導通時のダイオードの順方向電圧降下が、ΦＢが３．１ｅＶを超えた領域からＳＢＤ内蔵プレーナＭＯＳＦＥＴの方が大きな値を示していることからも分かる。つまり、ΦＢが３．１ｅＶを超えると本発明素子のダイオード順方向電圧降下の方がＳｉＣ−ＰｉＮダイオードの順方向電圧降下の３．３Ｖよりも大きくなってしまう。このことから、ＳＢＤ内蔵プレーナＭＯＳＦＥＴの特徴を示し、かつ高負荷短絡耐量を維持するためには、ΦＢは１．９５ｅＶ以上３．１０ｅＶ以下に設定することが必要であることが判明した。
【符号の説明】
【００８４】
１００、２００、３００、４００・・・炭化珪素半導体装置
１・・・半導体基板
２、２Ａ、２Ｂ、２Ｃ、２Ｄ・・・ドリフト層
３・・・ベース層
４・・・ソース層
５・・・コンタクト層
６・・・ゲート絶縁膜
７・・・ゲート電極（制御電極）
８・・・第一トレンチ
９・・・第二トレンチ
１０・・・ソース電極（第一主電極）
１１・・・ドレイン電極（第二主電極）
５００・・・金属層
Ｔ・・・厚み方向
【図１】
2020077664.tif 000012
【図２】
2020077664.tif 000013
【図３】
2020077664.tif 000014
【図４】
2020077664.tif 000015
【図５】
2020077664.tif 000016
【図６】
2020077664.tif 000017
【図７】
2020077664.tif 000018
【図８】
2020077664.tif 000019
【図９】
2020077664.tif 000020
【図１０】
2020077664.tif 000021
【図１１】
2020077664.tif 000022
【図１２】
2020077664.tif 000023
【図１３】
2020077664.tif 000024