(57)【要約】【課題】  性能を向上することが可能な半導体記憶装置を提供する。【解決手段】  実施形態の半導体記憶装置は、第１方向に下から順に積層された、ソース線、第１選択ゲート線、複数のワード線、ダミーワード線、及び第２選択ゲート線と、第１選択ゲート線、複数のワード線、及びダミーワード線の内部を第１方向に延び、ソース線に電気的に接続された第１半導体層２６と、第１半導体層２６と複数のワード線との交差部分に形成された複数のメモリセルと、第１半導体層２６上に設けられ、積層方向においてダミーワード線と部分的に重なり、Ｎ型拡散層からなる導電層３１と、第２選択ゲート線の内部を第１方向に延び、導電層３１に接する第２半導体層３３と、第２選択ゲート線の上方に設けられ、第２半導体層３３に電気的に接続されたビット線と、消去動作を制御する制御回路１７とを含む。【選択図】  図５
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【特許請求の範囲】
【請求項１】
第１方向に下から順に積層された、ソース線、第１選択ゲート線、複数のワード線、第１ダミーワード線、及び第２選択ゲート線と、
前記第１選択ゲート線、前記複数のワード線、及び前記第１ダミーワード線の内部を前記第１方向に延び、前記ソース線に電気的に接続された第１半導体層と、
前記第１半導体層と前記複数のワード線との交差部分に形成された複数のメモリセルと、
前記第１半導体層上に設けられ、積層方向において前記第１ダミーワード線と部分的に重なり、Ｎ型拡散層からなる導電層と、
前記第２選択ゲート線の内部を前記第１方向に延び、前記導電層に接する第２半導体層と、
前記第２選択ゲート線の上方に設けられ、前記第２半導体層に電気的に接続されたビット線と、
制御回路と
を具備し、
前記制御回路は、前記複数のメモリセルの消去動作時に、前記ソース線、前記第１選択ゲート線、前記第２選択ゲート線、及び前記ビット線に第１電圧を印加し、前記複数のワード線に前記第１電圧より低い第２電圧を印加し、前記第１ダミーワード線に前記第１電圧と前記第２電圧との間の第３電圧を印加する
半導体記憶装置。
【請求項２】
前記第３電圧は、前記第１電圧より８Ｖ以上低い
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ダミーワード線と前記ワード線との間に設けられた第２ダミーワード線をさらに具備し、
前記制御回路は、前記第２ダミーワード線に、前記第１ダミーワード線と同じ電圧を印加する
請求項１又は２に記載の半導体記憶装置。
【請求項４】
第１方向に下から順に積層された、ソース線、第１選択ゲート線、複数の第１ワード線、及び第１ダミーワード線と、
前記第１選択ゲート線、前記複数の第１ワード線及び前記第１ダミーワード線の内部を前記第１方向に延び、前記ソース線に電気的に接続された第１半導体層と、
前記第１半導体層と前記複数の第１ワード線との交差部分に形成された複数の第１メモリセルと、
前記第１半導体層上に設けられ、Ｎ型拡散層からなる接続部と、
前記接続部の上方かつ前記第１方向に下から順に積層された、第２ダミーワード線、複数の第２ワード線、及び第２選択ゲート線と、
前記第２ダミーワード線、前記複数の第２ワード線、及び前記第２選択ゲート線の内部を前記第１方向に延び、前記接続部に電気的に接続された第２半導体層と、
前記第２半導体層と前記複数の第２ワード線との交差部分に形成された複数の第２メモリセルと、
前記第２選択ゲート線の上方に設けられ、前記第２半導体層に電気的に接続されたビット線と、
制御回路と
を具備し、
前記接続部は、
積層方向において前記第１ダミーワード線と部分的に重なり、Ｎ型拡散層からなる第１導電層と、
前記積層方向において前記第２ダミーワード線と部分的に重なり、Ｎ型拡散層からなる第２導電層とを含み、
前記制御回路は、前記複数の第１メモリセルの消去動作時に、前記ソース線、前記第１選択ゲート線、前記第２ダミーワード線、前記複数の第２ワード線、前記第２選択ゲート線、及び前記ビット線に第１電圧を印加し、前記複数の第１ワード線に前記第１電圧より低い第２電圧を印加し、前記第１ダミーワード線に前記第１電圧と前記第２電圧との間の第３電圧を印加する
半導体記憶装置。
【請求項５】
前記制御回路は、前記ソース線、前記第１選択ゲート線、前記第１ダミーワード線、前記複数の第１ワード線、前記第２選択ゲート線、及び前記ビット線に前記第１電圧を印加し、前記複数の第２ワード線に前記第２電圧を印加し、前記第２ダミーワード線に前記第３電圧を印加する
請求項４に記載の半導体記憶装置。
【請求項６】
前記第３電圧は、前記第１電圧より８Ｖ以上低い
請求項４又は５に記載の半導体記憶装置。
【請求項７】
前記第１ダミーワード線と前記第１ワード線との間に設けられた第３ダミーワード線をさらに具備し、
前記制御回路は、前記第３ダミーワード線に、前記第１ダミーワード線と同じ電圧を印加する
請求項４乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第２ダミーワード線と前記第２ワード線との間に設けられた第４ダミーワード線をさらに具備し、
前記制御回路は、前記第４ダミーワード線に、前記第２ダミーワード線と同じ電圧を印加する
請求項４乃至７のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，７８６，００８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、性能を向上することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１方向に下から順に積層された、ソース線、第１選択ゲート線、複数のワード線、第１ダミーワード線、及び第２選択ゲート線と、前記第１選択ゲート線、前記複数のワード線、及び前記第１ダミーワード線の内部を前記第１方向に延び、前記ソース線に電気的に接続された第１半導体層と、前記第１半導体層と前記複数のワード線との交差部分に形成された複数のメモリセルと、前記第１半導体層上に設けられ、積層方向において前記第１ダミーワード線と部分的に重なり、Ｎ型拡散層からなる導電層と、前記第２選択ゲート線の内部を前記第１方向に延び、前記導電層に接する第２半導体層と、前記第２選択ゲート線の上方に設けられ、前記第２半導体層に電気的に接続されたビット線と、制御回路とを具備する。前記制御回路は、前記複数のメモリセルの消去動作時に、前記ソース線、前記第１選択ゲート線、前記第２選択ゲート線、及び前記ビット線に第１電圧を印加し、前記複数のワード線に前記第１電圧より低い第２電圧を印加し、前記第１ダミーワード線に前記第１電圧と前記第２電圧との間の第３電圧を印加する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、図１に示したメモリセルアレイに含まれる１個のブロックの回路図である。
【図３】図３は、メモリセルトランジスタの閾値分布の一例を示す模式図である。
【図４】図４は、メモリセルアレイの一部領域の平面図である。
【図５】図５は、メモリセルアレイの一部領域の断面図である。
【図６】図６は、１個の下部ピラーを水平方向に切断した断面図である。
【図７】図７は、１個の上部ピラーを水平方向に切断した断面図である。
【図８】図８は、メモリピラーの詳細な断面図である。
【図９】図９は、第１実施形態に係る半導体記憶装置の消去シーケンスを説明するフローチャートである。
【図１０】図１０は、第１実施形態に係る半導体記憶装置の消去シーケンスを説明するタイミング図である。
【図１１】図１１は、消去動作を説明する模式図である。
【図１２】図１２は、ホール電流が発生する様子を説明する模式図である。
【図１３】図１３は、変形例に係るメモリピラーの断面図である。
【図１４】図１４は、第２実施形態に係るメモリセルアレイに含まれる１個のブロックの回路図である。
【図１５】図１５は、メモリセルアレイの一部領域の断面図である。
【図１６】図１６は、メモリピラーの詳細な断面図である。
【図１７】図１７は、第２実施形態に係る半導体記憶装置の消去シーケンスを説明するタイミング図である。
【図１８】図１８は、下部ピラー側の消去動作を説明する模式図である。
【図１９】図１９は、上部ピラー側の消去動作を説明する模式図である。
【図２０】図２０は、変形例に係るメモリピラーの断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。以下の説明において、同一の機能及び構成を有する要素については同一符号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【０００８】
［１］  第１実施形態
［１−１］  半導体記憶装置１のブロック構成
第１実施形態に係る半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。図１は、第１実施形態に係る半導体記憶装置１のブロック図である。
【０００９】
半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、センスアンプ１３、入出力回路１４、コマンドレジスタ１５、アドレスレジスタ１６、シーケンサ（制御回路）１７、及び電圧生成回路１８などを備える。
【００１０】
メモリセルアレイ１０は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。ブロックＢＬＫの具体的な構成については後述する。メモリセルアレイ１０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。
【００１１】
ロウデコーダ１１は、アドレスレジスタ１６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１１は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ１１は、メモリセルアレイ１０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を供給する。
【００１２】
カラムデコーダ１２は、アドレスレジスタ１６からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１２は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。
【００１３】
センスアンプ１３は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ１３は、書き込み動作時には、書き込みデータをビット線に転送する。
【００１４】
入出力回路１４は、複数の入出力線（ＤＱ線）を介して外部装置（ホスト装置）に接続される。入出力回路１４は、外部装置からコマンドＣＭＤ、及びアドレスＡＤＤを受信する。入出力回路１４によって受信されたコマンドＣＭＤは、コマンドレジスタ１５に送られる。入出力回路１４によって受信されたアドレスＡＤＤは、アドレスレジスタ１６に送られる。また、入出力回路１４は、外部装置との間で、データＤＡＴの送受信を行う。
【００１５】
シーケンサ１７は、外部装置から制御信号ＣＮＴを受信する。制御信号ＣＮＴには、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、及び読み出しイネーブル信号ＲＥｎなどが含まれる。信号名に付記された“ｎ”は、アクティブ・ローを示す。シーケンサ１７は、コマンドレジスタ１５に保持されたコマンドＣＭＤ、及び制御信号ＣＮＴに基づいて、半導体記憶装置１全体の動作を制御する。また、シーケンサ１７は、書き込み動作、読み出し動作、及び消去動作を実行する。
【００１６】
電圧生成回路１８は、半導体記憶装置１の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１８は、生成した電圧を、ロウデコーダ１１、及びセンスアンプ１３などに供給する。
【００１７】
［１−２］  メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の回路構成について説明する。図２は、図１に示したメモリセルアレイ１０に含まれる１個のブロックＢＬＫの回路図である。
【００１８】
複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図２には、４個のストリングユニットＳＵ０〜ＳＵ３を例示している。１個のブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。
【００１９】
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
【００２０】
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、ダミーセルトランジスタＤＴ、及び選択トランジスタＳＴ１、ＳＴ２を備える。ダミーセルトランジスタＤＴ、及び複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタを、メモリセル又はセルと呼ぶ場合もある。図２は、簡略化のために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、実際にはこれよりも多く、また、任意に設定可能である。
【００２１】
メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットのデータ、又は２ビット以上のデータを記憶することが可能である。ダミーセルトランジスタＤＴは、メモリセルトランジスタＭＴと同じ構造を有し、データの記憶に使用されない。
【００２２】
選択トランジスタＳＴ１、ＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ１は、直列接続された複数の選択トランジスタ、例えば４個の選択トランジスタで構成してもよい。同様に、選択トランジスタＳＴ２は、直列接続された複数の選択トランジスタ、例えば４個の選択トランジスタで構成してもよい。
【００２３】
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳが接続される。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３には、個別の選択ゲート線ＳＧＳ、すなわち、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３が接続されるようにしてもよい。
【００２４】
各ブロックＢＬＫに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。ダミーセルトランジスタＤＴの制御ゲートは、ダミーワード線ＤＷＬに接続される。
【００２５】
各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫに共通接続され、各ブロックＢＬＫに含まれる各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫに共通接続される。
【００２６】
各ブロックＢＬＫに含まれる複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。
【００２７】
［１−３］  メモリセルトランジスタＭＴの閾値分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧Ｖｔｈの分布について説明する。図３は、メモリセルトランジスタＭＴの閾値分布の一例を示す模式図である。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することが可能である。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、いわゆるＴＬＣ（triple level cell）方式を例に説明する。
【００２８】
３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、複数の閾値電圧に応じた８つの状態（ステート）のうちのいずれかを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、分布を形成する。
【００２９】
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”にはそれぞれ、例えば、データ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられる。ビットの並びは、下位ビット“Ｘ”、中位ビット“Ｙ”、上位ビット“Ｚ”とすると、“Ｚ、Ｙ、Ｘ”である。閾値分布とデータとの割り当ては、任意に設定可能である。
【００３０】
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、当該メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲが用いられ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲは、この順に高くなる。
【００３１】
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲより低く、例えば負の値を有する。
【００３２】
ステート“Ａ”〜“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”〜“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＡＲより高く、かつ読み出し電圧ＢＲ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＢＲより高く、かつ読み出し電圧ＣＲ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＣＲより高く、かつ読み出し電圧ＤＲ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＤＲより高く、かつ読み出し電圧ＥＲ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＥＲより高く、かつ読み出し電圧ＦＲ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＦＲより高く、かつ読み出し電圧ＧＲ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＧＲより高く、電圧ＶＲＥＡＤより低い。
【００３３】
電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、制御ゲートに電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
【００３４】
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ステート“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”に対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶが設定される。ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶはそれぞれ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲより若干高く設定される。
【００３５】
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一括して書き込み又は読み出されるページはそれぞれ、下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。
【００３６】
上記のようなデータの割り付けが適用された場合、下位ページは、読み出し電圧ＡＲ、ＥＲを用いた読み出し動作によって確定する。中位ページは、読み出し電圧ＢＲ、ＤＲ、ＦＲを用いた読み出し動作によって確定する。上位ページは、読み出し電圧ＣＲ、ＧＲを用いた読み出し動作によって確定する。
【００３７】
［１−４］  メモリセルアレイ１０の構造
次に、メモリセルアレイ１０の構造について説明する。なお、以下で参照される図面において、Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、半導体記憶装置１が形成される半導体基板の表面に対する鉛直方向に対応する。
【００３８】
図４は、メモリセルアレイ１０の一部領域の平面図である。メモリセルアレイ１０は、複数のメモリピラーＭＰを備える。複数のメモリピラーＭＰの各々は、前述したＮＡＮＤストリングＮＳを構成する。複数のメモリピラーＭＰは、例えば千鳥状に配置される。
【００３９】
複数のビット線ＢＬは、Ｙ方向に延び、Ｘ方向に配列される。メモリピラーＭＰは、コンタクトプラグＣＰによってビット線ＢＬに電気的に接続される。
【００４０】
図４の例では、隣接する２本のビット線ＢＬは、１個のメモリピラーＭＰに重なるように配置される。１本のビット線は、Ｙ方向に沿って一列に並んだ複数のメモリピラーＭＰに対して１個置きに接続される。
【００４１】
メモリセルアレイ１０には、複数のスリットＳＴ、及び複数のスリットＳＨＥが設けられる。スリットＳＴ及びスリットＳＨＥは、絶縁層からなり、例えばシリコン酸化物（ＳｉＯ２）で構成される。
【００４２】
複数のスリットＳＴは、Ｘ方向に延びる。スリットＳＴは、ワード線ＷＬ、及び選択ゲート線ＳＧＤ、ＳＧＳを分離する機能を有する。また、スリットＳＴは、Ｙ方向に隣接するブロックＢＬＫを分離する機能を有する。
【００４３】
複数のスリットＳＨＥは、Ｘ方向に延びる。スリットＳＨＥは、選択ゲート線ＳＧＤを分離する機能を有する。また、スリットＳＨＥは、Ｙ方向に隣接するストリングユニットＳＵを分離する機能を有する。
【００４４】
図５は、メモリセルアレイ１０の一部領域の断面図である。図５は、１本のビット線ＢＬに沿った断面図である。
【００４５】
基板２０は、半導体基板で構成される。基板２０の上方には、ソース線ＳＬが設けられる。ソース線ＳＬは、Ｘ−Ｙ平面に沿って平面状に形成される。ソース線ＳＬは、例えば多結晶シリコンで構成される。
【００４６】
ソース線ＳＬの上方には、選択ゲート線ＳＧＳとして機能する配線層２１、複数のワード線ＷＬ（ワード線ＷＬ０〜ＷＬ７を含む）として機能する複数の配線層２２、ダミーワード線ＤＷＬとして機能する配線層２３、及び選択ゲート線ＳＧＤとして機能する配線層２４がこの順に、複数の絶縁層をそれぞれ介して積層される。配線層２１〜２４は、例えば、タングステン（Ｗ）などの金属を含む。なお、図５では、図面が煩雑になるのを避けるために、層間絶縁層のハッチングを省略している。
【００４７】
選択ゲート線ＳＧＳは、複数の選択ゲート線（例えば４本）で構成してもよい。この場合、複数の選択ゲート線ＳＧＳに対応した数の選択トランジスタＳＴ２が設けられる。同様に、選択ゲート線ＳＧＤは、複数の選択ゲート線（例えば４本）で構成してもよい。この場合、複数の選択ゲート線ＳＧＤに対応した数の選択トランジスタＳＴ１が設けられる。
【００４８】
各メモリピラーＭＰは、下部ピラーＬＰ、及び上部ピラーＵＰを備える。上部ピラーＵＰは、下部ピラーＬＰ上に積層される。
【００４９】
下部ピラーＬＰは、ソース線上に設けられ、Ｚ方向に延びる柱状を有する。下部ピラーＬＰは、配線層２１〜２３を貫通する。下部ピラーＬＰの上端は、配線層２３と配線層２４との間に位置する。
【００５０】
上部ピラーＵＰは、Ｚ方向に延びる柱状を有し、配線層２４を貫通する。上部ピラーＵＰの上端は、配線層２４とビット線ＢＬとの間に位置する。
【００５１】
図６は、１個の下部ピラーＬＰを水平方向（Ｘ−Ｙ平面に沿った方向）に切断した断面図である。なお、図６は、任意の配線層２２を含む断面図である。
【００５２】
下部ピラーＬＰは、メモリホールＬＭＨ内に設けられる。メモリホールＬＭＨの平面形状は、例えば円である。メモリホールＬＭＨは、配線層２１〜２３を貫通するようにして、Ｚ方向に延びる。下部ピラーＬＰは、コア層２５、半導体層２６、及びメモリ膜（積層膜）２７を備える。
【００５３】
コア層２５は、Ｚ方向に延びる。コア層２５は、絶縁層からなり、例えばシリコン酸化物（ＳｉＯ２）で構成される。
【００５４】
コア層２５の側面の周囲には、半導体層２６が設けられる。半導体層２６としては、例えば多結晶シリコンが用いられる。半導体層２６は、メモリセルトランジスタＭＴのチャネルが形成される領域である。図５に示すように、半導体層２６は、ソース線ＳＬに埋め込まれるようにして、ソース線ＳＬに電気的に接続される。
【００５５】
半導体層２６の側面の周囲には、メモリ膜２７が設けられる。メモリ膜２７は、トンネル絶縁膜２８、電荷蓄積膜（電荷蓄積層ともいう）２９、及びブロック絶縁膜３０を備える。トンネル絶縁膜２８は、半導体層２６に接する。ブロック絶縁膜３０は、配線層２１〜２４に接する。トンネル絶縁膜２８としては、例えばシリコン酸化物が用いられる。電荷蓄積膜２９としては、絶縁膜が用いられ、例えば、シリコン窒化物（ＳｉＮ）、又は金属酸化物（ハフニウム酸化物など）が用いられる。ブロック絶縁膜３０としては、例えばシリコン酸化物が用いられる。
【００５６】
選択ゲート線ＳＧＳと下部ピラーＬＰとが交差する領域は、選択トランジスタＳＴ２を構成する。ワード線ＷＬと下部ピラーＬＰとが交差する領域は、メモリセルトランジスタＭＴを構成する。ダミーワード線ＤＷＬと下部ピラーＬＰとが交差する領域は、ダミーセルトランジスタＤＴを構成する。
【００５７】
下部ピラーＬＰは、導電層３１をさらに備える。導電層３１は、半導体層２６上に設けられる。導電層３１は、多結晶シリコンに高濃度のＮ型不純物（リン（Ｐ）、又はヒ素（Ａｓ）など）が導入されたＮ型拡散層（Ｎ＋型拡散層ともいう）で構成される。導電層３１の詳細については後述する。
【００５８】
図７は、１個の上部ピラーＵＰを水平方向（Ｘ−Ｙ平面に沿った方向）に切断した断面図である。なお、図７は、配線層２４を含む断面図である。
【００５９】
上部ピラーＵＰは、メモリホールＵＭＨ内に設けられる。メモリホールＵＭＨの平面形状は、例えば円である。メモリホールＵＭＨは、配線層２４を貫通するようにして、Ｚ方向に延びる。上部ピラーＵＰは、コア層３２、半導体層３３、及び積層膜３４を備える。
【００６０】
コア層３２は、Ｚ方向に延びる。コア層３２は、絶縁層からなり、例えばシリコン酸化物で構成される。
【００６１】
コア層３２の側面の周囲には、半導体層３３が設けられる。半導体層３３としては、例えば多結晶シリコンが用いられる。半導体層３３は、選択トランジスタＳＴ１のチャネルが形成される領域である。図５に示すように、半導体層３３は、下部ピラーＬＰに含まれる導電層３１に電気的に接続される。
【００６２】
半導体層３３の側面の周囲には、積層膜３４が設けられる。積層膜３４は、例えば、下部ピラーＬＰに含まれるメモリ膜２７と同じ構成を有する。すなわち、メモリ膜３４は、トンネル絶縁膜３５、電荷蓄積膜３６、及びブロック絶縁膜３７を備える。なお、積層膜３４は、ゲート絶縁膜としての機能を有していればよいため、例えば、シリコン酸化物からなる１層の絶縁膜で構成してもよい。
【００６３】
選択ゲート線ＳＧＤと上部ピラーＵＰとが交差する領域は、選択トランジスタＳＴ１を構成する。
【００６４】
上部ピラーＵＰは、導電層３８をさらに備える。導電層３８は、半導体層３３上に設けられる。導電層３８は、例えば、多結晶シリコンに高濃度のＮ型不純物が導入されたＮ型拡散層で構成される。
【００６５】
メモリピラーＭＰ（具体的には、上部ピラーＵＰ）上には、導電層３８に電気的に接続されたコンタクトプラグＣＰが設けられる。コンタクトプラグＣＰ上には、Ｙ方向に延びるビット線ＢＬが設けられる。
【００６６】
［１−５］  メモリピラーＭＰの詳細な構造
次に、メモリピラーＭＰの詳細な構造について説明する。図８は、メモリピラーＭＰの詳細な断面図である。図８には、下部ピラーＬＰのうちダミーワード線ＤＷＬを含む領域、及び上部ピラーＵＰを抽出して示している。
【００６７】
複数のワード線ＷＬ、及びダミーワード線ＤＷＬはそれぞれ、複数の層間絶縁層４０を介して積層される。ダミーワード線ＤＷＬ上には、層間絶縁層４１が設けられる。
【００６８】
下部ピラーＬＰに含まれる導電層３１は、前述したように、Ｎ型拡散層で構成される。Ｎ型拡散層３１の下端は、ダミーワード線ＤＷＬの上端より下に位置する。すなわち、Ｎ型拡散層３１は、Ｚ方向において、ダミーワード線ＤＷＬに部分的に重なる。
【００６９】
図８の例では、選択ゲート線ＳＧＤは、４本の選択ゲート線ＳＧＤＡ、ＳＧＤＢ、ＳＧＤＣ、ＳＧＤＤで構成される。すなわち、層間絶縁層４１上には、選択ゲート線ＳＧＤＡ、ＳＧＤＢ、ＳＧＤＣ、ＳＧＤＤとして機能する４層の配線層２４がそれぞれ、複数の層間絶縁層４２を介して積層される。
【００７０】
選択ゲート線ＳＧＤＡと上部ピラーＵＰとが交差する領域は、選択トランジスタＳＴ１Ａを構成する。選択ゲート線ＳＧＤＢと上部ピラーＵＰとが交差する領域は、選択トランジスタＳＴ１Ｂを構成する。選択ゲート線ＳＧＤＣと上部ピラーＵＰとが交差する領域は、選択トランジスタＳＴ１Ｃを構成する。選択ゲート線ＳＧＤＤと上部ピラーＵＰとが交差する領域は、選択トランジスタＳＴ１Ｄを構成する。選択トランジスタＳＴ１Ａ〜ＳＴ１Ｄは、直列接続される。
【００７１】
上部ピラーＵＰは、４層の配線層２４を貫通する。上部ピラーＵＰに含まれる半導体層３３は、Ｎ型拡散層３１に電気的に接続される。上部ピラーＵＰに含まれる導電層３８は、前述したように、Ｎ型拡散層で構成される。Ｎ型拡散層３８は、半導体層３３に電気的に接続される。
【００７２】
［１−６］  半導体記憶装置１の動作
上記のように構成された半導体記憶装置１の動作について説明する。
【００７３】
まず、メモリセルトランジスタＭＴの閾値電圧について説明する。消去状態のメモリセルトランジスタＭＴは、閾値電圧が最も低い状態であり、その閾値電圧は、例えば負の値を有する。メモリセルトランジスタＭＴにデータを書き込む場合、プログラム動作とベリファイ動作とからなる複数のプログラムループが繰り返される。
【００７４】
プログラム動作は、メモリセルトランジスタＭＴの電荷蓄積層に電荷（電子）を注入することで、メモリセルトランジスタＭＴの閾値電圧を上昇させる、又は、電荷蓄積層への電子の注入を禁止することで、メモリセルトランジスタＭＴの閾値電圧を維持させる動作である。選択ワード線には、プログラム電圧ＶＰＧＭが印加される。閾値電圧を上昇させる動作を「“０”書き込み」と呼び、閾値電圧を維持させる動作を「“１”書き込み」又は「書き込み禁止」と呼ぶ。より具体的には、“０”書き込みと“１”書き込みとは、ビット線ＢＬに印加される電圧が異なる。“０”書き込みに対応するビット線ＢＬには、例えば接地電圧Ｖｓｓが印加される。“１”書き込みに対応するビット線ＢＬには、例えば電源電圧Ｖｄｄ（＞Ｖｓｓ）が印加される。
【００７５】
ベリファイ動作は、プログラム動作の後、メモリセルトランジスタＭＴのデータを読み出し、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達したか否かを判定する動作である。選択ワード線には、所望のベリファイ電圧が印加される。メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルに達していない場合を、「ベリファイをフェイルした」と呼ぶ。ベリファイ動作の詳細は、読み出し動作と同じである。
【００７６】
また、プログラムループが増えるごとに、プログラム電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけ高く設定される。これにより、メモリセルトランジスタＭＴの閾値電圧を順次シフトさせることができる。
【００７７】
次に、消去動作について説明する。消去動作とは、メモリセルトランジスタＭＴの閾値電圧を、消去状態を示す閾値電圧（ステート“Ｅｒ”）に設定する動作である。
【００７８】
図９は、半導体記憶装置１の消去シーケンスを説明するフローチャートである。図１０は、半導体記憶装置１の消去シーケンスを説明するタイミング図である。消去シーケンスは、消去動作及びベリファイ動作からなる複数の消去ループを含む。
【００７９】
シーケンサ１７は、消去動作を実行する（ステップＳ１００）。本実施形態では、ダミーワード線ＤＷＬ近傍のＮ型拡散層３１の端部（換言すると、ダミーセルトランジスタＤＴのゲート端におけるチャネル）でＧＩＤＬ（gate induced drain leakage）を発生させる。そして、正孔によるリーク電流を用いてメモリセルトランジスタＭＴのチャネル電位をブーストさせて消去動作を行う。
【００８０】
図１０に示すように、時刻ｔ０において、シーケンサ１７は、選択ゲート線ＳＧＤＡ〜ＳＧＤＤ、ビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線ＳＧＳに、消去電圧Ｖｅｒａを印加する。なお、図１０では、選択ゲート線ＳＧＤＡ〜ＳＧＤＤを纏めて選択ゲート線ＳＧＤとして示している。シーケンサ１７は、ダミーワード線ＤＷＬに、電圧“Ｖｅｒａ−ΔＶ”を印加する。シーケンサ１７は、全てのワード線ＷＬに、電圧ＶＷＬｅｒａを印加する。電圧ＶＷＬｅｒａは、消去電圧Ｖｅｒａより十分低い電圧であり、例えば接地電圧Ｖｓｓ（＝０Ｖ）である。電圧“Ｖｅｒａ−ΔＶ”は、０Ｖより高く、消去電圧Ｖｅｒａより低く設定される。電圧ΔＶは、ＧＩＤＬを発生させるための電圧であり、例えば８Ｖ程度、又は８Ｖ以上に設定される。
【００８１】
図１１は、消去動作を説明する模式図である。選択ゲート線ＳＧＤＡ〜ＳＧＤＤに消去電圧Ｖｅｒａが印加されると、半導体層３３には、チャネル３３Ａ（反転層ともいう）が形成される。
【００８２】
ダミーワード線ＤＷＬには、消去電圧Ｖｅｒａより低い電圧“Ｖｅｒａ−ΔＶ”が印加される。これにより、Ｎ型拡散層３１の端部でＧＩＤＬが発生し、半導体層２６に正孔が注入され、半導体層２６が消去電圧Ｖｅｒａ近傍まで充電される。図１１の丸で囲んだ“＋”は、正孔を表している。すると、ワード線ＷＬと半導体層２６との電位差が大きくなり、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子が半導体層２６に引き抜かれる。この結果、メモリセルトランジスタＭＴの閾値電圧が低くなる。
【００８３】
図１２は、ホール電流が発生する様子を説明する模式図である。図１２は、ダミーワード線ＤＷＬと導電層３１との一部領域を抽出して示している。図１２の丸で囲んだ“＋”は、正孔を表しており、丸で囲んだ“−”は、電子を表している。図１２は、導電層（Ｎ型拡散層）３１のより詳細な断面図を示している。
【００８４】
Ｎ型拡散層３１は、多結晶シリコンからなる半導体層３１Ａ内に設けられる。Ｎ型拡散層３１は、図１２の破線で示す領域である。図１２の例では、半導体層２６上に、半導体層３１Ａが形成される。そして、半導体層３１Ａ内に高濃度のＮ型不純物を導入して、半導体層３１Ａ内にＮ型拡散層３１が形成される。図１２に示すように、Ｎ型拡散層３１は、ダミーワード線ＤＷＬの上面より下まで入り込むように形成される。
【００８５】
ダミーワード線ＤＷＬに電圧が印加されると、Ｎ型拡散層３１内にＮ型領域が形成される。図１２において、Ｎ型領域は、Ｎ型拡散層３１内の実線で示す領域である。消去動作時、Ｎ型領域の境界で正孔が発生し、ホール電流が発生する。
【００８６】
時刻ｔ１において、前述した各電圧がリセットされる。
【００８７】
続いて、シーケンサ１７は、ベリファイ動作（消去ベリファイ動作）を実行する（ステップＳ１０１）。ベリファイ動作では、消去状態を示すステート“Ｅｒ”と、ステート“Ａ”との間のベリファイ電圧ＶＷＬｅｖが用いられる。ベリファイ電圧ＶＷＬｅｖは、例えば０Ｖである。そして、ベリファイ電圧ＶＷＬｅｖ以下である閾値電圧を有するメモリセルトランジスタＭＴがベリファイをパスする。
【００８８】
時刻ｔ２において、シーケンサ１７は、ソース線ＳＬに、例えば電源電圧Ｖｄｄを印加し、選択ゲート線ＳＧＳに、電圧Ｖｓｇを印加する。電圧Ｖｓｇは、選択トランジスタＳＴ１Ａ〜ＳＴ１Ｄ、及び選択トランジスタＳＴ２をオン状態にする電圧であり、“Ｖｓｇ＞Ｖｄｄ”の関係を有する。
【００８９】
時刻ｔ３において、シーケンサ１７は、選択ゲート線ＳＧＤに、電圧Ｖｓｇを印加する。シーケンサ１７は、全てのワード線ＷＬに、ベリファイ電圧ＶＷＬｅｖ（＝０Ｖ）を印加する。さらに、シーケンサ１７は、ダミーワード線ＤＷＬに、電圧Ｖｇを印加する。電圧Ｖｇは、ダミーセルトランジスタＤＴをオン状態にする電圧であり、ベリファイ電圧ＶＷＬｅｖ（＝０Ｖ）より高い電圧である。
【００９０】
前述した消去動作において、ダミーワード線ＤＷＬには、ワード線ＷＬに印加される電圧（０Ｖ）より高い電圧が印加される。よって、ダミーセルトランジスタＤＴの閾値電圧は、ベリファイ電圧ＶＷＬｅｖより高い可能性があり、すなわちダミーセルトランジスタＤＴは、消去状態に設定されない可能性がある。よって、ダミーワード線ＤＷＬには、ダミーセルトランジスタＤＴをオン状態にする電圧Ｖｇが印加される。
【００９１】
続いて、シーケンサ１７は、ベリファイがパスしたか否かを判定する（ステップＳ１０２）。前述した電圧関係により、消去対象の全てのメモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＶＷＬｅｖ以下になると、当該メモリセルトランジスタＭＴがオンし、ビット線ＢＬの電位が０Ｖより高くなる。この場合、シーケンサ１７は、ベリファイがパスしたと判定する。
【００９２】
一方、あるメモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＶＷＬｅｖより高いと、当該メモリセルトランジスタＭＴがオフし、対応するビット線ＢＬの電位が０Ｖのままである。この場合、シーケンサ１７は、ベリファイがフェイルしたと判定する。
【００９３】
時刻ｔ４において、前述した各電圧がリセットされる。
【００９４】
ベリファイがパスした場合、シーケンサ１７は、消去シーケンスを終了する。一方、ベリファイがフェイルした場合、シーケンサ１７は、消去電圧Ｖｅｒａをステップアップ電圧ΔＶｅｒａだけ高く設定する（ステップＳ１０３）。そして、シーケンサ１７は、消去ループを繰り返す。
【００９５】
なお、規定回数に達してもベリファイがパスしない場合、シーケンサ１７は、消去エラーと判定し、その結果を外部に出力するようにしてもよい。
【００９６】
［１−７］  変形例
ＧＩＤＬを発生させるためのダミーワード線ＤＷＬの本数は、１本に限定されず、２本であってもよい。図１３は、変形例に係るメモリピラーＭＰの断面図である。
【００９７】
複数のワード線ＷＬの上方には、複数の層間絶縁層４０をそれぞれ介して、ダミーワード線ＤＷＬ１、ＤＷＬ２が積層される。Ｎ型拡散層３１は、Ｚ方向において、ダミーワード線ＤＷＬ２に部分的に重なる。ダミーワード線ＤＷＬ１と下部ピラーＬＰとが交差する領域は、ダミーセルトランジスタＤＴ１を構成する。ダミーワード線ＤＷＬ２と下部ピラーＬＰとが交差する領域は、ダミーセルトランジスタＤＴ２を構成する。
【００９８】
ダミーワード線ＤＷＬ１、ＤＷＬ２の電圧制御は、前述したダミーワード線ＤＷＬの電圧制御と同じである。
【００９９】
このように、２本のダミーワード線ＤＷＬ１、ＤＷＬ２を用いて、ＧＩＤＬを発生させるようにしてもよい。
【０１００】
［１−８］  第１実施形態の効果
第１実施形態では、半導体記憶装置１は、下部ピラーＬＰの半導体層２６と上部ピラーＵＰの半導体層３３とを電気的に接続する導電層３１を備える。導電層３１は、多結晶シリコンに高濃度のＮ型不純物が導入されたＮ型拡散層（Ｎ型半導体層）で構成される。下部ピラーＬＰには、ＧＩＤＬを発生するためのダミーワード線ＤＷＬが設けられる。導電層３１は、Ｚ方向において、ダミーワード線ＤＷＬに部分的に重なるように形成される。そして、シーケンサ（制御回路）１７は、ダミーワード線ＤＷＬに、消去電圧Ｖｅｒａより低い電圧“Ｖｅｒａ−ΔＶ”を印加するようにしている。
【０１０１】
従って第１実施形態によれば、ビット線ＢＬ側から下部ピラーＬＰの半導体層２６を消去電圧Ｖｅｒａに充電することができる。これにより、より確実に消去動作を実現することができる。ひいては、半導体記憶装置１の性能を向上できる。
【０１０２】
また、下部ピラーＬＰと上部ピラーＵＰとを電気的に接続する導電層３１を利用して、消去動作用のＧＩＤＬを発生させることができる。
【０１０３】
［２］  第２実施形態
第２実施形態は、メモリセルトランジスタを含む下部ピラーと、メモリセルトランジスタを含む上部ピラーとを接続する接続部を利用して、消去動作用のＧＩＤＬを発生させるようにしている。
【０１０４】
［２−１］  メモリセルアレイ１０の回路構成
メモリセルアレイ１０の回路構成について説明する。図１４は、第２実施形態に係るメモリセルアレイ１０に含まれる１個のブロックＢＬＫの回路図である。
【０１０５】
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、例えば２個のダミーセルトランジスタＤＴ１、ＤＴ２、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。ダミーセルトランジスタＤＴ１、ＤＴ２は、メモリセルトランジスタＭＴと同じ構造を有し、データの記憶に使用されない。
【０１０６】
ダミーセルトランジスタＤＴ１、ＤＴ２は、第１群の複数のメモリセルトランジスタＭＴと、第２群の複数のメモリセルトランジスタＭＴとの間に直列接続される。図１４の例では、ダミーセルトランジスタＤＴ１、ＤＴ２は、メモリセルトランジスタＭＴ３とメモリセルトランジスタＭＴ４との間に直列接続される。
【０１０７】
ダミーセルトランジスタＤＴ１のゲートには、ダミーワード線ＤＷＬ１が接続される。ダミーセルトランジスタＤＴ２のゲートには、ダミーワード線ＤＷＬ２が接続される。
【０１０８】
［２−２］  メモリセルアレイ１０の構造
次に、メモリセルアレイ１０の構造について説明する。メモリセルアレイ１０の平面図は、図４と同じである。
【０１０９】
図１５は、メモリセルアレイ１０の一部領域の断面図である。各メモリピラーＭＰは、下部ピラーＬＰ、及び上部ピラーＵＰを備える。
【０１１０】
下部ピラーＬＰは、配線層２１〜２３を貫通する。下部ピラーＬＰは、コア層２５、半導体層２６、及びメモリ膜２７を備える。
【０１１１】
下部ピラーＬＰ側の配線層２３は、ダミーワード線ＤＷＬ１として機能する。ダミーワード線ＤＷＬ１と下部ピラーＬＰとが交差する領域は、ダミーセルトランジスタＤＴ１を構成する。
【０１１２】
下部ピラーＬＰの半導体層２６上には、接続部５０が設けられる。接続部５０は、下部ピラーＬＰと上部ピラーＵＰとを電気的に接続する機能を有する。接続部５０は、導電層５０Ａ〜５０Ｃを備える。導電層５０Ａ〜５０Ｃはそれぞれ、多結晶シリコンに高濃度のＮ型不純物が導入されたＮ型拡散層（Ｎ＋型拡散層）で構成される。導電層５０Ａ〜５０Ｃの詳細については後述する。
【０１１３】
接続部５０上には、上部ピラーＵＰが設けられる。上部ピラーＵＰは、配線層２２〜２４を貫通する。上部ピラーＵＰは、下部ピラーＬＰと同様に、コア層２５、半導体層２６、及びメモリ膜２７を備える。
【０１１４】
上部ピラーＵＰ側の配線層２３は、ダミーワード線ＤＷＬ２として機能する。ダミーワード線ＤＷＬ２と上部ピラーＵＰとが交差する領域は、ダミーセルトランジスタＤＴ２を構成する。
【０１１５】
上部ピラーＵＰの半導体層２６上には、導電層３８が設けられる。導電層３８は、例えば、多結晶シリコンに高濃度のＮ型不純物が導入されたＮ型拡散層で構成される。
【０１１６】
［２−３］  メモリピラーＭＰの詳細な構造
次に、メモリピラーＭＰの詳細な構造について説明する。図１６は、メモリピラーＭＰの詳細な断面図である。図１６には、接続部５０を中心としたメモリピラーＭＰの中央部を抽出して示している。
【０１１７】
複数のワード線ＷＬ、及びダミーワード線ＤＷＬ１はそれぞれ、複数の層間絶縁層４０を介して積層される。ダミーワード線ＤＷＬ１上には、層間絶縁層４１が設けられる。層間絶縁層４１上には、ダミーワード線ＤＷＬ２が設けられる。ダミーワード線ＤＷＬ２上にはそれぞれ、複数のワード線ＷＬが複数の層間絶縁層４０を介して積層される。
【０１１８】
接続部５０は、導電層５０Ａ〜５０Ｃを備える。前述したように、導電層５０Ａ〜５０Ｃはそれぞれ、Ｎ型拡散層で構成される。Ｎ型拡散層５０Ａの下端は、ダミーワード線ＤＷＬ１の上端より下に位置する。すなわち、Ｎ型拡散層５０Ａは、Ｚ方向において、ダミーワード線ＤＷＬ１に部分的に重なる。
【０１１９】
Ｎ型拡散層５０Ｃの上端は、ダミーワード線ＤＷＬ２の下端より上に位置する。すなわち、Ｎ型拡散層５０Ｃは、Ｚ方向において、ダミーワード線ＤＷＬ２に部分的に重なる。
【０１２０】
Ｎ型拡散層５０Ａ、５０Ｃは、例えば以下のようにして形成される。下部ピラーＬＰの半導体層２６を形成した後、半導体層２６上に、Ｎ型不純物が導入されたＮ型拡散層５０Ｂを形成する。また、Ｎ型拡散層５０Ｂ上に、上部ピラーＵＰの半導体層２６を形成する。そして、熱工程により、Ｎ型拡散層５０ＢのＮ型不純物が上下の半導体層２６に拡散することで、Ｎ型拡散層５０Ａ、５０Ｃが形成される。
【０１２１】
［２−４］  半導体記憶装置１の動作
上記のように構成された半導体記憶装置１の動作について説明する。図１７は、半導体記憶装置１の消去シーケンスを説明するタイミング図である。
【０１２２】
消去動作は、下部ピラーＬＰのメモリセルトランジスタＭＴのデータを消去する消去動作と、上部ピラーＵＰのメモリセルトランジスタＭＴのデータを消去する消去動作とを含む。図１７には、下部ピラーＬＰ側の消去動作を“消去（ＬＰ）”、上部ピラーＵＰ側の消去動作を“消去（ＵＰ）”と表記している。また、以下の説明及び図面において、下部ピラーＬＰ側のワード線を“ＷＬ_Ｌ”、上部ピラーＵＰ側のワード線を“ＷＬ_Ｕ”と表記する。
【０１２３】
まず、下部ピラーＬＰ側の消去動作が行われる。時刻ｔ０において、シーケンサ１７は、選択ゲート線ＳＧＤ、ワード線ＷＬ_Ｕ、ダミーワード線ＤＷＬ２、ビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線ＳＧＳに、消去電圧Ｖｅｒａを印加する。シーケンサ１７は、ダミーワード線ＤＷＬ１に、電圧“Ｖｅｒａ−ΔＶ”を印加する。シーケンサ１７は、ワード線ＷＬ_Ｌに、電圧ＶＷＬｅｒａ（＝０Ｖ）を印加する。
【０１２４】
図１８は、下部ピラーＬＰ側の消去動作を説明する模式図である。選択ゲート線ＳＧＤ、ワード線ＷＬ_Ｕ、及びダミーワード線ＤＷＬ２に消去電圧Ｖｅｒａが印加されると、上部ピラーＵＰの半導体層２６には、チャネル２６Ａが形成される。
【０１２５】
ダミーワード線ＤＷＬ１には、消去電圧Ｖｅｒａより低い電圧“Ｖｅｒａ−ΔＶ”が印加される。これにより、Ｎ型拡散層５０の端部でＧＩＤＬが発生し、下部ピラーＬＰの半導体層２６が消去電圧Ｖｅｒａ近傍まで充電される。すると、ワード線ＷＬ_Ｌと半導体層２６との電位差が大きくなり、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子が半導体層２６に引き抜かれる。この結果、メモリセルトランジスタＭＴの閾値電圧が低くなる。
【０１２６】
時刻ｔ１において、前述した各電圧がリセットされる。
【０１２７】
続いて、上部ピラーＵＰ側の消去動作が行われる。時刻ｔ２において、シーケンサ１７は、選択ゲート線ＳＧＤ、ダミーワード線ＤＷＬ１、ワード線ＷＬ_Ｌ、ビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線ＳＧＳに、消去電圧Ｖｅｒａを印加する。シーケンサ１７は、ダミーワード線ＤＷＬ２に、電圧“Ｖｅｒａ−ΔＶ”を印加する。シーケンサ１７は、ワード線ＷＬ_Ｕに、電圧ＶＷＬｅｒａ（＝０Ｖ）を印加する。
【０１２８】
図１９は、上部ピラーＵＰ側の消去動作を説明する模式図である。ダミーワード線ＤＷＬ１、ワード線ＷＬ_Ｌ、及び選択ゲート線ＳＧＳに消去電圧Ｖｅｒａが印加されると、下部ピラーＬＰの半導体層２６には、チャネル２６Ａが形成される。
【０１２９】
ダミーワード線ＤＷＬ２には、消去電圧Ｖｅｒａより低い電圧“Ｖｅｒａ−ΔＶ”が印加される。これにより、Ｎ型拡散層５０の端部でＧＩＤＬが発生し、上部ピラーＵＰの半導体層２６が消去電圧Ｖｅｒａ近傍まで充電される。すると、ワード線ＷＬ_Ｕと半導体層２６との電位差が大きくなり、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子が半導体層２６に引き抜かれる。この結果、メモリセルトランジスタＭＴの閾値電圧が低くなる。
【０１３０】
時刻ｔ３において、前述した各電圧がリセットされる。
【０１３１】
時刻ｔ４〜ｔ６において、シーケンサ１７は、ベリファイ動作を実行する。ベリファイ動作において、シーケンサ１７は、ダミーワード線ＤＷＬ１、ＤＷＬ２に、ダミーセルトランジスタＤＴ１、ＤＴ２をオン状態にする電圧Ｖｇを印加する。その他の動作は、第１実施形態のベリファイ動作と同じである。
【０１３２】
なお、消去動作の順番は、下部ピラーＬＰ、上部ピラーＵＰの順に限らず、逆でもよい。
【０１３３】
［２−５］  変形例
ＧＩＤＬを発生させるためのダミーワード線ＤＷＬの本数は、１本に限定されず、２本であってもよい。図２０は、変形例に係るメモリピラーＭＰの断面図である。
【０１３４】
ダミーワード線ＤＷＬ１の下方には、層間絶縁層４０を介して、ダミーワード線ＤＷＬ３が設けられる。ダミーワード線ＤＷＬ３と下部ピラーＬＰとが交差する領域は、ダミーセルトランジスタＤＴ３を構成する。
【０１３５】
ダミーワード線ＤＷＬ２の上方には、層間絶縁層４０を介して、ダミーワード線ＤＷＬ４が設けられる。ダミーワード線ＤＷＬ４と上部ピラーＵＰとが交差する領域は、ダミーセルトランジスタＤＴ４を構成する。
【０１３６】
ダミーワード線ＤＷＬ３の電圧制御は、前述したダミーワード線ＤＷＬ１の電圧制御と同じである。ダミーワード線ＤＷＬ４の電圧制御は、前述したダミーワード線ＤＷＬ２の電圧制御と同じである。
【０１３７】
このように、２本のダミーワード線ＤＷＬ１、ＤＷＬ３を用いて、ＧＩＤＬを発生させるようにしてもよい。同様に、２本のダミーワード線ＤＷＬ２、ＤＷＬ４を用いて、ＧＩＤＬを発生させるようにしてもよい。
【０１３８】
［２−６］  第２実施形態の効果
第２実施形態では、半導体記憶装置１は、下部ピラーＬＰの半導体層２６と上部ピラーＵＰの半導体層２６とを電気的に接続する接続部５０と、接続部５０の上下に設けられかつＧＩＤＬを発生するためのダミーワード線ＤＷＬ１、ＤＷＬ２とを備える。接続部５０は、導電層５０Ａ〜５０Ｃを備え、導電層５０Ａ〜５０Ｃはそれぞれ、多結晶シリコンに高濃度のＮ型不純物が導入されたＮ型拡散層（Ｎ型半導体層）で構成される。導電層５０Ａは、Ｚ方向において、ダミーワード線ＤＷＬ１に部分的に重なるように形成される。導電層５０Ｃは、Ｚ方向において、ダミーワード線ＤＷＬ２に部分的に重なるように形成される。そして、シーケンサ（制御回路）１７は、第１消去動作において、ダミーワード線ＤＷＬ１に、消去電圧Ｖｅｒａより低い電圧“Ｖｅｒａ−ΔＶ”を印加するようにしている。また、シーケンサ１７は、第２消去動作において、ダミーワード線ＤＷＬ２に、電圧“Ｖｅｒａ−ΔＶ”を印加するようにしている。
【０１３９】
従って第２実施形態によれば、下部ピラーＬＰと上部ピラーＵＰとを電気的に接続する接続部５０を利用して、半導体層２６を消去電圧Ｖｅｒａに充電することができる。これにより、より確実に消去動作を実現することができる。ひいては、半導体記憶装置１の性能を向上できる。
【０１４０】
［３］  変形例等
上記実施形態に係る半導体記憶装置は、第１方向に下から順に積層された、ソース線、第１選択ゲート線、複数のワード線、第１ダミーワード線、及び第２選択ゲート線と、前記第１選択ゲート線、前記複数のワード線、及び前記第１ダミーワード線の内部を前記第１方向に延び、前記ソース線に電気的に接続された第１半導体層≪２６≫と、前記第１半導体層と前記複数のワード線との交差部分に形成された複数のメモリセル≪ＭＴ０〜ＭＴ７≫と、前記第１半導体層上に設けられ、積層方向において前記第１ダミーワード線と部分的に重なり、Ｎ型拡散層からなる導電層≪３１≫と、前記第２選択ゲート線の内部を前記第１方向に延び、前記導電層に接する第２半導体層≪３３≫と、前記第２選択ゲート線の上方に設けられ、前記第２半導体層に電気的に接続されたビット線と、制御回路とを具備する。前記制御回路は、前記複数のメモリセルの消去動作時に、前記ソース線、前記第１選択ゲート線、前記第２選択ゲート線、及び前記ビット線に第１電圧≪Ｖｅｒａ≫を印加し、前記複数のワード線に前記第１電圧より低い第２電圧≪０Ｖ≫を印加し、前記第１ダミーワード線に前記第１電圧と前記第２電圧との間の第３電圧≪Ｖｅｒａ−ΔＶ≫を印加する。
【０１４１】
上記実施形態に係る半導体記憶装置は、第１方向に下から順に積層された、ソース線、第１選択ゲート線、複数の第１ワード線、及び第１ダミーワード線≪ＤＷＬ１≫と、前記第１選択ゲート線、前記複数の第１ワード線及び前記第１ダミーワード線の内部を前記第１方向に延び、前記ソース線に電気的に接続された第１半導体層≪２６≫と、前記第１半導体層と前記複数の第１ワード線との交差部分に形成された複数の第１メモリセルと、前記第１半導体層上に設けられ、Ｎ型拡散層からなる接続部≪５０≫と、前記接続部の上方かつ前記第１方向に下から順に積層された、第２ダミーワード線≪ＤＷＬ２≫、複数の第２ワード線、及び第２選択ゲート線と、前記第２ダミーワード線、前記複数の第２ワード線、及び前記第２選択ゲート線の内部を前記第１方向に延び、前記接続部に電気的に接続された第２半導体層≪２６≫と、前記第２半導体層と前記複数の第２ワード線との交差部分に形成された複数の第２メモリセルと、前記第２選択ゲート線の上方に設けられ、前記第２半導体層に電気的に接続されたビット線と、制御回路とを具備する。前記接続部は、積層方向において前記第１ダミーワード線と部分的に重なり、Ｎ型拡散層からなる第１導電層≪５０Ａ≫と、前記積層方向において前記第２ダミーワード線と部分的に重なり、Ｎ型拡散層からなる第２導電層≪５０Ｃ≫とを含む。前記制御回路は、前記複数の第１メモリセルの消去動作時に、前記ソース線、前記第１選択ゲート線、前記第２ダミーワード線、前記複数の第２ワード線、前記第２選択ゲート線、及び前記ビット線に第１電圧≪Ｖｅｒａ≫を印加し、前記複数の第１ワード線に前記第１電圧より低い第２電圧≪０Ｖ≫を印加し、前記第１ダミーワード線に前記第１電圧と前記第２電圧との間の第３電圧≪Ｖｅｒａ−ΔＶ≫を印加する。
【０１４２】
本明細書において“接続”とは、電気的に接続されていることを示し、例えば間に別の素子を介することを除外しない。
【０１４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４４】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…センスアンプ、１４…入出力回路、１５…コマンドレジスタ、１６…アドレスレジスタ、１７…シーケンサ、１８…電圧生成回路、２０…基板、２１〜２４…配線層、２５，３２…コア層、２６，３３…半導体層、２７，３４…メモリ膜、２８，３５…トンネル絶縁膜、２９，３６…電荷蓄積膜、３０，３７…ブロック絶縁膜、３１，３８…導電層、４０〜４２…層間絶縁層、５０…接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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