(57)【要約】【課題】トランジスタの特性変化を抑制する。【解決手段】実施形態の半導体装置は、Ｎ型ウェル領域ＮＷと、第１ゲート電極５３と、エピタキシャル層ＥＰと、第１コンタクトＣＳとを含む。Ｎ型ウェル領域ＮＷは、Ｐ型不純物拡散領域ＰＰ１及びＰＰ２を含む。第１ゲート電極５３は、Ｐ型不純物拡散領域ＰＰ１及びＰＰ２間のＮ型ウェル領域ＮＷの上方において、ゲート絶縁膜５０を介して設けられる。エピタキシャル層ＥＰは、Ｐ型不純物拡散領域ＰＰ１及びＰＰ２のそれぞれの上に設けられ、Ｐ型不純物を含む第１半導体層７３を含み、柱状に設けられる。第１コンタクトＣＳは、エピタキシャル層ＥＰの第１半導体層７３上に設けられる。【選択図】図７
2020043162.tif 000002
【特許請求の範囲】
【請求項１】
２つのＰ型不純物拡散領域を含むＮ型ウェル領域と、
２つの前記Ｐ型不純物拡散領域間のＮ型ウェル領域の上方に、ゲート絶縁膜を介して設けられた第１ゲート電極と、
前記Ｐ型不純物拡散領域上に設けられ、Ｐ型不純物を含む第１半導体層を含む柱状のエピタキシャル層と、
前記エピタキシャル層の前記第１半導体層上に設けられた第１コンタクトと、
を備える、半導体装置。
【請求項２】
前記第１半導体層は前記Ｐ型不純物としてボロンを含み、
前記第１半導体層におけるボロン濃度は、１０１９（atoms/cm3）以上である、
請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層はさらに炭素を含み、
前記第１半導体層における炭素濃度は、１０１９（atoms/cm3）以上である、
請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記エピタキシャル層は、前記Ｐ型不純物拡散領域と前記第１半導体層との間の第２半導体層をさらに含み、
前記第２半導体層と前記Ｐ型不純物拡散領域との各々はボロンを含み、
前記第２半導体層におけるボロン濃度は、前記Ｐ型不純物拡散領域におけるボロン濃度以下である、
請求項１乃至請求項３のいずれか一項に記載の半導体装置。
【請求項５】
２つの第１導電型不純物拡散領域を含む、第２導電型ウェル領域と、
２つの前記第１導電型不純物拡散領域間の前記第２導電型ウェル領域の上方に、ゲート絶縁膜を介して設けられた第１ゲート電極と、
前記第１導電型不純物拡散領域上方と前記第１ゲート電極上方とに連続的に設けられ、順に形成された第１酸化膜及び第１窒化膜と、
前記第１導電型不純物拡散領域上に設けられ、前記第１酸化膜を通過した柱状の第１半導体と、
前記第１ゲート電極上に設けられ、前記第１酸化膜を通過した柱状の第２半導体と、
前記第１半導体上に設けられた第１コンタクトと、
前記第２半導体上に設けられた第２コンタクトと、
を備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０２−０３４９３０号公報
【特許文献２】特開２００５−３５４０２９号公報
【特許文献３】特開２０１３−０６５６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トランジスタの特性変化を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、Ｎ型ウェル領域と、第１ゲート電極と、エピタキシャル層と、第１コンタクトとを含む。Ｎ型ウェル領域は、２つのＰ型不純物拡散領域を含む。第１ゲート電極は、２つのＰ型不純物拡散領域間のＮ型ウェル領域の上方において、ゲート絶縁膜を介して設けられる。エピタキシャル層は、Ｐ型不純物拡散領域上において柱状に設けられる。エピタキシャル層は、Ｐ型不純物を含む第１半導体層を含む。第１コンタクトは、エピタキシャル層の第１半導体層上に設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の構成例を示すブロック図。
【図２】第１実施形態に係る半導体装置の備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態に係る半導体装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図４】第１実施形態に係る半導体装置の備えるメモリセルアレイの断面構造の一例を示す断面図。
【図５】第１実施形態に係る半導体装置におけるメモリピラーの断面構造の一例を示す断面図。
【図６】第１実施形態に係る半導体装置においてメモリセルアレイ下に設けられたＮＭＯＳトランジスタの断面構造の一例を示す断面図。
【図７】第１実施形態に係る半導体装置においてメモリセルアレイ下に設けられたＰＭＯＳトランジスタの断面構造の一例を示す断面図。
【図８】第１実施形態に係る半導体装置における、ＰＭＯＳトランジスタのコンタクト部のより詳細な断面構造の一例を示す断面図。
【図９】第１実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図１０】第１実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図１１】第１実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図１２】第１実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図１３】第１実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図１４】第１実施形態の第１変形例における、ＰＭＯＳトランジスタのコンタクト部のより詳細な断面構造の一例を示す断面図。
【図１５】第１実施形態の第２変形例における、ＰＭＯＳトランジスタのコンタクト部のより詳細な断面構造の一例を示す断面図。
【図１６】第２実施形態に係る半導体装置においてメモリセルアレイ下に設けられたＮＭＯＳトランジスタの断面構造の一例を示す断面図。
【図１７】第２実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図１８】第２実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図１９】第２実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図２０】第２実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図２１】第２実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図２２】第２実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図２３】第２実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図２４】第２実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図２５】第２実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図２６】第２実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図２７】第３実施形態に係る半導体装置においてメモリセルアレイ下に設けられたＮＭＯＳトランジスタの断面構造の一例を示す断面図。
【図２８】第３実施形態に係る半導体装置においてメモリセルアレイ下に設けられたＰＭＯＳトランジスタの断面構造の一例を示す断面図。
【図２９】第３実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図３０】第３実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図３１】第３実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図３２】第３実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図３３】第３実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【図３４】第３実施形態に係る半導体装置の製造工程の一例を示す、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに対応する構造体を含む断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
図１は、第１実施形態に係る半導体装置１の構成例を示している。以下に、第１実施形態に係る半導体装置１について説明する。
【００１０】
［１−１］半導体装置１の構成
［１−１−１］半導体装置１の全体構成
半導体装置１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体装置１は、例えば外部のメモリコントローラ２によって制御される。
【００１１】
図１に示すように、半導体装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。
【００１３】
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１４】
コマンドレジスタ１１は、半導体装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１５】
アドレスレジスタ１２は、半導体装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１６】
シーケンサ１３は、半導体装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１７】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１８】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１９】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００２０】
半導体装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【００２１】
コマンドラッチイネーブル信号ＣＬＥは、半導体装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体装置１に命令する信号である。
【００２２】
レディビジー信号ＲＢｎは、半導体装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【００２３】
以上で説明した半導体装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２４】
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体装置１の備えるメモリセルアレイ１０の回路構成の一例であり、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
【００２５】
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。
【００２６】
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００２７】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２８】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端は、選択トランジスタＳＴ２のドレインに接続される。
【００２９】
同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００３０】
以上で説明したメモリセルアレイ１０の回路構成において、同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに共通接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で共通接続される。
【００３１】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００３２】
尚、実施形態に係る半導体装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００３３】
［１−１−３］メモリセルアレイ１０の構造
以下に、第１実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
【００３４】
尚、以下で参照される図面において、Ｘ方向は、ワード線ＷＬの延伸方向に対応している。Ｙ方向は、ビット線ＢＬの延伸方向に対応している。Ｚ方向は、半導体装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
【００３５】
また、以下で参照される断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。また、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
【００３６】
図３は、実施形態に係る半導体装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、ストリングユニットＳＵ０及びＳＵ１のそれぞれに対応する構造体を抽出して示している。
【００３７】
図３に示すように、メモリセルアレイ１０が形成される領域には、例えば複数のスリットＳＬＴと、複数のストリングユニットＳＵと、複数のビット線ＢＬとが含まれている。
【００３８】
複数のスリットＳＬＴは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。Ｙ方向に隣り合うスリットＳＬＴ間には、例えば１つのストリングユニットＳＵが配置される。
【００３９】
各ストリングユニットＳＵは、複数のメモリピラーＭＰを含んでいる。複数のメモリピラーＭＰは、例えばＸ方向に沿って千鳥状に配置される。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
【００４０】
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。例えば、各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。具体的には、各メモリピラーＭＰには、例えば２本のビット線ＢＬが重なっている。
【００４１】
メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＰが設けられる。各メモリピラーＭＰは、コンタクトＣＰを介して対応するビット線ＢＬと電気的に接続される。
【００４２】
尚、隣り合うスリットＳＬＴ間に設けられるストリングユニットＳＵの個数は、任意の個数に設計され得る。図３に示されたメモリピラーＭＰの個数及び配置はあくまで一例であり、メモリピラーＭＰは任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
【００４３】
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、実施形態に係る半導体装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。
【００４４】
図４に示すように、メモリセルアレイ１０が形成される領域には、例えば導電体２１〜２５、メモリピラーＭＰ、コンタクトＣＰ、並びにスリットＳＬＴが含まれている。
【００４５】
具体的には、半導体基板２０上に、絶縁層ＵＡが設けられる。絶縁層ＵＡには、例えばセンスアンプモジュール１６等の回路が設けられる。当該回路は、例えばＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰを含んでいる。ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰに関連する構成の詳細については後述する。
【００４６】
絶縁層ＵＡ上に、導電体２１が設けられる。例えば導電体２１は、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体２１は、例えばシリコン（Ｓｉ）を含んでいる。
【００４７】
導電体２１の上方に、絶縁層を介して導電体２２が設けられる。例えば導電体２２は、ＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体２２は、例えばシリコン（Ｓｉ）を含んでいる。
【００４８】
導電体２２の上方に、絶縁層と導電体２３とが交互に積層される。例えば導電体２３は、ＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体２３は、例えばタングステン（Ｗ）を含んでいる。
【００４９】
最上層の導電体２３の上方に、絶縁層を介して導電体２４が設けられる。導電体２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体２４は、例えばタングステン（Ｗ）を含んでいる。
【００５０】
導電体２４の上方に、絶縁層を介して導電体２５が設けられる。例えば導電体２５は、Ｙ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体２５は、Ｘ方向に沿って配列している。導電体２５は、例えば銅（Ｃｕ）を含んでいる。
【００５１】
メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２２〜２４を貫通している。具体的には、メモリピラーＭＰの上端は、例えば導電体２４が設けられた層と導電体２５が設けられた層との間の層に含まれている。メモリピラーＭＰの下端は、例えば導電体２１が設けられた層に含まれている。
【００５２】
また、メモリピラーＭＰは、例えばコア部材３０、半導体３１、及び積層膜３２を含んでいる。
【００５３】
コア部材３０は、Ｚ方向に沿って延伸した柱状に形成される。コア部材３０の上端は、例えば導電体２４が設けられた層よりも上層に含まれている。コア部材３０の下端は、例えば導電体２１が設けられた層に含まれている。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
【００５４】
コア部材３０は、半導体３１によって覆われている。半導体３１は、例えばメモリピラーＭＰの側面を介して導電体２１と接触している。半導体３１は、例えばポリシリコン（Ｓｉ）である。積層膜３２は、導電体２１と半導体３１とが接触している部分を除いて、半導体３１の側面及び底面を覆っている。
【００５５】
図５は、半導体基板２０の表面に平行且つ導電体２３を含む断面におけるメモリピラーＭＰの断面構造の一例を示している。
【００５６】
図５に示すように、導電体２３を含む層においてコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体３１の側面を囲っている。積層膜３２は、例えばトンネル酸化膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
【００５７】
トンネル酸化膜３３は、半導体３１の側面を囲っている。絶縁膜３４は、トンネル酸化膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体２３は、ブロック絶縁膜３５の側面を囲っている。
【００５８】
トンネル酸化膜３３は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜３４は、例えば窒化シリコン（ＳｉＮ）を含んでいる。ブロック絶縁膜３５は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
【００５９】
図４に戻り、半導体３１上には、柱状のコンタクトＣＰが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＣＰが示されている。当該領域においてコンタクトＣＰが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＰが接続される。
【００６０】
コンタクトＣＰの上面には、１個の導電体２５、すなわち１本のビット線ＢＬが接触している。メモリピラーＭＰと導電体２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
【００６１】
スリットＳＬＴは、Ｚ方向に沿って延伸した板状に形成され、例えば導電体２２〜２４を分断している。具体的には、スリットＳＬＴの上端は、例えばメモリピラーＭＰの上端を含む層と導電体２５が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体２１が設けられた層に含まれている。
【００６２】
スリットＳＬＴの内部には、絶縁体が設けられる。当該絶縁体は、例えば酸化シリコン（ＳｉＯ２）等の絶縁物を含んでいる。尚、スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴに酸化シリコンが埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。
【００６３】
以上で説明したメモリピラーＭＰの構成では、例えばメモリピラーＭＰと導電体２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
【００６４】
つまり、半導体３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。
【００６５】
尚、以上で説明したメモリセルアレイ１０の構造において、導電体２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体２４が割り当てられても良い。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体２２と異なる導電体が使用されても良い。
【００６６】
［１−１−４］ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰの構造
以下に、第１実施形態におけるＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰのそれぞれの構造の一例について説明する。
【００６７】
（メモリセルアレイ１０下の構造の概略について）
まず、引き続き図４を参照して、メモリセルアレイ１０下に設けられたＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰを含む構造の概略について説明する。
【００６８】
半導体基板２０は、例えばＰ型ウェル領域ＰＷ、Ｎ型ウェル領域ＮＷ、及び素子分離領域ＳＴＩを含んでいる。絶縁層ＵＡは、例えば導電体ＧＣ、Ｄ０、Ｄ１及びＤ２、コンタクトＣＳ、Ｃ０、Ｃ１及びＣ２、並びにバリア層ＢａＬを含んでいる。
【００６９】
Ｐ型ウェル領域ＰＷ、Ｎ型ウェル領域ＮＷ、及び素子分離領域ＳＴＩの各々は、半導体基板２０の上面に接している。Ｎ型ウェル領域ＮＷとＰ型ウェル領域ＰＷとの間は、素子分離領域ＳＴＩによって絶縁されている。
【００７０】
Ｐ型ウェル領域ＰＷは、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２を含んでいる。ｎ＋不純物拡散領域ＮＰ１は、ｎ＋不純物拡散領域ＮＰ２と離れて配置される。ｎ＋不純物拡散領域ＮＰ１及びＮＰ２の各々は、半導体基板２０の上面に接している。ｎ＋不純物拡散領域ＮＰ１及びＮＰ２の各々には、例えばリン（Ｐ）がドープされている。
【００７１】
Ｎ型ウェル領域ＮＷは、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２を含んでいる。ｐ＋不純物拡散領域ＰＰ１は、ｐ＋不純物拡散領域ＰＰ２と離れて配置されている。ｐ＋不純物拡散領域ＰＰ１及びＰＰ２の各々は、半導体基板２０の上面に接している。ｐ＋不純物拡散領域ＰＰ１及びＰＰ２の各々には、例えばボロン（Ｂ）がドープされている。
【００７２】
導電体ＧＣｎは、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２間のＰ型ウェル領域ＰＷの上方に設けられる。導電体ＧＣｐは、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２間のＮ型ウェル領域ＮＷの上方に設けられる。各導電体Ｄ０は、導電体ＧＣｎ及びＧＣｐよりも上層に設けられる配線である。各導電体Ｄ１は、導電体Ｄ０よりも上層に設けられる配線である。各導電体Ｄ２は、導電体Ｄ１よりも上層に設けられる配線である。
【００７３】
各コンタクトＣＳは、半導体基板２０と導電体Ｄ０との間に設けられる柱状の導電体である。各コンタクトＣ０は、導電体ＧＣｎ又はＧＣｐと導電体Ｄ０との間に設けられる柱状の導電体である。各コンタクトＣ１は、導電体Ｄ０と導電体Ｄ１との間に設けられる柱状の導電体である。各コンタクトＣ２は、導電体Ｄ１と導電体Ｄ２との間に設けられる柱状の導電体である。
【００７４】
ｎ＋不純物拡散領域ＮＰ１及びＮＰ２とｐ＋不純物拡散領域ＰＰ１及びＰＰ２との各々は、コンタクトＣＳを介して異なる導電体Ｄ０に電気的に接続される。導電体ＧＣｎ及びＧＣｐの各々は、コンタクトＣ０を介して異なる導電体Ｄ０に電気的に接続される。導電体Ｄ０と導電体Ｄ１との間は、適宜コンタクトＣ１を介して電気的に接続される。導電体Ｄ１と導電体Ｄ２との間は、適宜コンタクトＣ２を介して電気的に接続される。
【００７５】
バリア層ＢａＬは、導電体Ｄ２よりも上層に設けられた絶縁層である。言い換えると、バリア層ＢａＬは、メモリセルアレイ１０に対応する構造体と、メモリセルアレイ１０下に設けられた回路との間に設けられる。バリア層ＢａＬは、半導体装置１の製造工程においてメモリセルアレイ１０に対応する構造体を形成する際に、当該構造体から生じる不純物（例えば水素）がメモリセルアレイ１０下の回路に入り込むことを抑制する。バリア層ＢａＬは、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００７６】
以上で説明した構成のうち、Ｐ型ウェル領域ＰＷ、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２、並びに導電体ＧＣｎの組が、ＮＭＯＳトランジスタＴｒＮとして機能する。Ｎ型ウェル領域ＮＷ、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２、並びに導電体ＧＣｐの組が、ＰＭＯＳトランジスタＴｒＰとして機能する。
【００７７】
つまり、導電体ＧＣｎは、ＮＭＯＳトランジスタＴｒＮのゲート電極として使用される。ｎ＋不純物拡散領域ＮＰ１及びＮＰ２の一方はＮＭＯＳトランジスタＴｒＮのドレインとして使用され、他方はＮＭＯＳトランジスタＴｒＮのソースとして使用される。
【００７８】
同様に、導電体ＧＣｐは、ＰＭＯＳトランジスタＴｒＰのゲート電極として使用される。ｐ＋不純物拡散領域ＰＰ１及びＰＰ２の一方はＰＭＯＳトランジスタＴｒＰのドレインとして使用され、他方はＰＭＯＳトランジスタＴｒＰのソースとして使用される。
【００７９】
（ＮＭＯＳトランジスタＴｒＮの構造について）
次に、ＮＭＯＳトランジスタＴｒＮのより詳細な構造の一例について説明する。
【００８０】
図６は、第１実施形態に係る半導体装置１においてメモリセルアレイ１０下に設けられたＮＭＯＳトランジスタＴｒＮの断面構造の一例を示している。
【００８１】
図６に示すように、ＮＭＯＳトランジスタＴｒＮの領域には、図４を用いて説明したＰ型ウェル領域ＰＷ、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２、並びにコンタクトＣＳ及びＣ０と、酸化膜４０、半導体層４１、導電層４２、絶縁層４３、酸化膜６０、６１、６２及び６６、窒化膜６３及び６５、並びに絶縁体６４及び６７とが含まれている。
【００８２】
具体的には、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２間のＰ型ウェル領域ＰＷ上に、酸化膜４０が設けられる。酸化膜４０は、例えば酸化シリコン（ＳｉＯ２）を含み、ＮＭＯＳトランジスタＴｒＮのゲート絶縁膜として使用される。
【００８３】
酸化膜４０上に、半導体層４１、導電層４２、及び絶縁層４３が順に積層される。半導体層４１は、Ｎ型半導体であり、例えばリン（Ｐ）がドープされたポリシリコンである。
【００８４】
導電層４２は、例えばタングステンシリサイド（ＷＳｉ）を含んでいる。絶縁層４３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。例えば、半導体層４１と導電層４２の組は、ＮＭＯＳトランジスタＴｒＮのゲート電極（導電体ＧＣｎ）として使用される。絶縁層４３は、例えばエッチングストッパとして使用される。
【００８５】
酸化膜４０の上面と、半導体層４１、導電層４２、及び絶縁層４３の側面とには、酸化膜６０及び６１が順に設けられる。酸化膜６０及び６１のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含み、ＮＭＯＳトランジスタＴｒＮのゲート電極の側壁として使用される。
【００８６】
酸化膜４０、半導体層４１、導電層４２、絶縁層４３、並びに酸化膜６０及び６１により形成された構造体の上面及び側面と、Ｐ型ウェル領域ＰＷの上面とには、それぞれが連続的に設けられた酸化膜６２及び窒化膜６３が順に設けられる。つまり、酸化膜６２及び窒化膜６３は、ＮＭＯＳトランジスタＴｒＮのゲート電極に対応する構造体と、半導体基板２０の表面とを覆っている。
【００８７】
窒化膜６３上に、絶縁体６４が設けられる。絶縁体６４の上面は、例えば半導体層４１の上方に設けられた窒化膜６３の上面と揃っている。絶縁体６４は、ＮＭＯＳトランジスタＴｒＮのゲート電極に対応する構造体が形成された層における層間絶縁膜として使用される。絶縁体６４は、例えばＮＳＧ（Non-doped silicate glass）を含んでいる。
【００８８】
絶縁体６４の上面と、半導体層４１の上方に設けられた窒化膜６３の上面とには、窒化膜６５、酸化膜６６、及び絶縁体６７が順に設けられる。窒化膜６５は、例えば窒化シリコン（ＳｉＮ）を含み、例えばエッチングストッパとして使用される。
【００８９】
絶縁体６７は、例えばｄＴＥＯＳを含んでいる。ｄＴＥＯＳとは、プラズマＣＶＤ（Chemical vapor deposition）によりＴＥＯＳ（Tetraethyl ortho-silicate）から形成されるシリコン酸化物である。絶縁体６７は、層間絶縁膜として使用される。
【００９０】
以上で説明したＮＭＯＳトランジスタＴｒＮに関連する構造に対して、コンタクトＣ０は、絶縁体６７、酸化膜６６、窒化膜６５、窒化膜６３、酸化膜６２、及び絶縁層４３を貫通（通過）するコンタクトホール内に形成され、コンタクトＣ０の底面は、導電層４２に接触している。
【００９１】
コンタクトＣＳは、絶縁体６７、酸化膜６６、窒化膜６５、絶縁体６４、窒化膜６３、及び酸化膜６２を貫通（通過）するコンタクトホール内に形成され、コンタクトＣＳの底面は、ｎ＋不純物拡散領域ＮＰ１又はＮＰ２に接触している。
【００９２】
コンタクトＣ０の上面は、例えば絶縁体６７の上面と揃っている。コンタクトＣＳの上面は、例えば絶縁体６７の上面と揃っている。つまり、絶縁体６７と隣接する配線層には、例えば導電体Ｄ０が設けられる。
【００９３】
（ＰＭＯＳトランジスタＴｒＰの構造について）
次に、ＰＭＯＳトランジスタＴｒＰのより詳細な構造の一例について説明する。
【００９４】
図７は、第１実施形態に係る半導体装置１においてメモリセルアレイ１０下に設けられたＰＭＯＳトランジスタＴｒＰの断面構造の一例を示している。
【００９５】
図７に示すように、ＰＭＯＳトランジスタＴｒＰの領域には、図４を用いて説明したＮ型ウェル領域ＮＷ、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２、並びにコンタクトＣＳ及びＣ０と、酸化膜５０、窒化膜５１、半導体層５２、導電層５３、絶縁層５４、酸化膜６０、６１、６２及び６６、窒化膜６３及び６５、絶縁体６４及び６７、並びにエピタキシャル層ＥＰとが含まれている。
【００９６】
具体的には、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２間のＮ型ウェル領域ＮＷ上に、酸化膜５０が設けられる。酸化膜５０は、例えば酸化シリコン（ＳｉＯ２）を含み、ＰＭＯＳトランジスタＴｒＰのゲート絶縁膜として使用される。
【００９７】
酸化膜５０上に、窒化膜５１、半導体層５２、導電層５３、及び絶縁層５４が順に積層される。窒化膜５１は、例えば窒化シリコン（ＳｉＮ）であり、半導体層５２にドープされた不純物が半導体基板２０に拡散することを抑制する。半導体層５２は、Ｐ型半導体であり、例えばボロン（Ｂ）がドープされたポリシリコンである。
【００９８】
導電層５３は、例えばタングステンシリサイド（ＷＳｉ）を含んでいる。絶縁層５４は、例えば窒化シリコン（ＳｉＮ）を含んでいる。例えば、半導体層５２と導電層５３の組は、ＰＭＯＳトランジスタＴｒＰのゲート電極（導電体ＧＣｐ）として使用される。絶縁層５４は、例えばエッチングストッパとして使用される。
【００９９】
酸化膜５０の上面と、窒化膜５１、半導体層５２、導電層５３、及び絶縁層５４の側面とには、酸化膜６０及び６１が順に設けられる。酸化膜６０及び６１は、ＰＭＯＳトランジスタＴｒＰのゲート電極の側壁として使用される。
【０１００】
酸化膜５０、窒化膜５１、半導体層５２、導電層５３、絶縁層５４、並びに酸化膜６０及び６１により形成された構造体の上面及び側面と、Ｎ型ウェル領域ＮＷの上面とには、それぞれが連続的に設けられた酸化膜６２及び窒化膜６３が順に設けられる。つまり、酸化膜６２及び窒化膜６３は、ＰＭＯＳトランジスタＴｒＰのゲート電極に対応する構造体と、半導体基板２０の表面とを覆っている。
【０１０１】
窒化膜６３上に、絶縁体６４が設けられる。絶縁体６４の上面は、例えば半導体層５２の上方に設けられた窒化膜６３の上面と揃っている。絶縁体６４の上面と、半導体層５２の上方に設けられた窒化膜６３の上面とには、窒化膜６５、酸化膜６６、及び絶縁体６７が順に設けられる。
【０１０２】
以上で説明したＰＭＯＳトランジスタＴｒＰに関連する構造に対して、コンタクトＣ０は、絶縁体６７、酸化膜６６、窒化膜６５、窒化膜６３、酸化膜６２、及び絶縁層５４を貫通（通過）するコンタクトホール内に形成され、コンタクトＣ０の底面は、導電層５３に接触している。
【０１０３】
コンタクトＣＳは、絶縁体６７、酸化膜６６、窒化膜６５、絶縁体６４、窒化膜６３、及び酸化膜６２を貫通（通過）するコンタクトホール内に形成され、コンタクトＣＳの底面は、エピタキシャル層ＥＰに接触している。
【０１０４】
エピタキシャル層ＥＰは、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２のそれぞれの上において、柱状に設けられる。以下では、コンタクトＣＳとｐ＋不純物拡散領域ＰＰ（ＰＰ１又はＰＰ２）とが電気的に接続される部分のことを、コンタクト部と称する。尚、例えば半導体基板２０上で隣接するＰＭＯＳトランジスタＴｒＰがｐ＋不純物拡散領域ＰＰを共有して接続される回路構成等において、共有されたｐ＋不純物拡散領域ＰＰ上にはコンタクトＣＳが必ずしも設けられない。このように、以下示されるコンタクト部は、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２のそれぞれの上に設けられる場合に限定されない。つまり、コンタクト部がｐ＋不純物拡散領域ＰＰ１及びＰＰ２の一方に対し適用されてもよく、ＮＭＯＳトランジスタＴｒＮのｎ＋不純物拡散領域ＮＰ上に形成されるコンタクトＣＳの構成についても同様である。
【０１０５】
図８は、第１実施形態に係る半導体装置１における、ＰＭＯＳトランジスタＴｒＰのコンタクト部のより詳細な断面構造の一例を示している。
【０１０６】
図８に示すように、コンタクトＣＳは、例えば導電体７０及び７１を含み、エピタキシャル層ＥＰは、例えば半導体層７２及び７３を含んでいる。
【０１０７】
導電体７０は、エピタキシャル層ＥＰ上に設けられた部分と、当該部分から円筒状に延伸した部分とを有する。言い換えると、導電体７０は、底部にエピタキシャル層ＥＰが配置されたコンタクトホールの内壁及び底面に設けられ、エピタキシャル層ＥＰに接触している。
【０１０８】
導電体７０は、例えば窒化チタン（ＴｉＮ）を含み、半導体装置１の製造工程においてバリアメタルとして使用される。導電体７１は、例えば導電体７０の内側に埋め込まれている。導電体７１は、例えばタングステン（Ｗ）を含んでいる。
【０１０９】
尚、このＰＭＯＳトランジスタＴｒＰに対応するコンタクトＣＳの詳細な構造は、ＮＭＯＳトランジスタＴｒＮに対応するコンタクトＣＳ及びＣ０と、ＰＭＯＳトランジスタＴｒＮに対応するコンタクトＣ０とのそれぞれにおいても同様である。
【０１１０】
半導体層７２及び７３は、ｐ＋不純物拡散領域ＰＰ上に順に積層される。言い換えると、ｐ＋不純物拡散領域ＰＰ上に、半導体層７２が設けられる。半導体層７２上に、半導体層７３が設けられる。半導体層７３の上面に、コンタクトＣＳが接触している。
【０１１１】
半導体層７２及び７３のそれぞれは、エピタキシャル成長によって形成される単結晶の半導体である。半導体層７２は、例えばノンドープのシリコン（Ｓｉ）である。尚、半導体層７２は、不純物（例えばボロン）を含んでいても良い。この場合に、半導体層７２の不純物濃度は、ｐ＋不純物拡散領域ＰＰの不純物濃度以下になるように設計される。半導体層７２にドープされる不純物は、半導体層７２の形成時にドープされても良いし、ｐ＋不純物拡散領域ＰＰや半導体層７３からの不純物拡散によってドープされても良い。
【０１１２】
半導体層７３は、例えばボロン（Ｂ）がドープされたシリコン（Ｓｉ）、又はボロン（Ｂ）及び炭素（Ｃ）がドープされたシリコン（Ｓｉ）である。半導体層７３におけるボロン濃度は、例えば１０１９（atoms/cm3）以上である。炭素がドープされる場合の半導体層７３における炭素濃度は、例えば１０１９（atoms/cm3）以上であり、ボロンと同様の濃度に設計される。
【０１１３】
尚、半導体層７３において、好ましいボロン濃度は１０２１（atoms/cm3）オーダーであり、好ましい炭素濃度は１０２１（atoms/cm3）オーダーである。コンタクトＣＳとエピタキシャル層ＥＰとが接触する部分におけるボロン濃度が高いほど、コンタクトＣＳとエピタキシャル層ＥＰとの間のコンタクト抵抗が小さくなる。
【０１１４】
［１−２］半導体装置１の製造方法
以下に、図９〜図１３を用いて、第１実施形態における、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰの形成からコンタクトＣＳ及びＣ０の形成までの一連の製造工程の一例について説明する。
【０１１５】
図９〜図１３のそれぞれは、第１実施形態に係る半導体装置１の製造工程における、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰに対応する構造体を含む断面構造の一例を示している。
【０１１６】
まず、図９に示すように、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰが形成される。図９に示されたＮＭＯＳトランジスタＴｒＮの構造は、図６を用いて説明したＮＭＯＳトランジスタＴｒＮの構造からコンタクトＣＳ及びＣ０が省略された構造と同様である。図９に示されたＰＭＯＳトランジスタＴｒＰの構造は、図７を用いて説明したＰＭＯＳトランジスタＴｒＰの構造からコンタクトＣ０及びＣＳ並びにエピタキシャル層ＥＰが省略された構造と同様である。
【０１１７】
次に、図１０に示すように、ＰＭＯＳトランジスタＴｒＰのコンタクトＣＳに対応するコンタクトホールＣＨｐ１が形成される。本工程におけるエッチング方法としては、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングが使用される。
【０１１８】
本工程においてコンタクトホールＣＨｐ１は、絶縁体６７、酸化膜６６、窒化膜６５、絶縁体６４、窒化膜６３、及び酸化膜６２のそれぞれを貫通する。そして、コンタクトホールＣＨｐ１の底部において、ｐ＋不純物拡散領域ＰＰの表面が露出する。
【０１１９】
次に、図１１に示すように、コンタクトホールＣＨｐ１の底部にエピタキシャル層ＥＰが形成される。具体的には、例えばＮ型ウェル領域ＮＷ内のシリコン（Ｓｉ）を基にエピタキシャル成長が実行され、ｐ＋不純物拡散領域ＰＰの上面に単結晶のシリコンが形成される。本工程において形成されるエピタキシャル層ＥＰには、例えば図８を用いて説明したように適宜不純物がドープされる。
【０１２０】
次に、図１２に示すように、ＮＭＯＳトランジスタＴｒＮのコンタクトＣＳ及びＣ０にそれぞれ対応するコンタクトホールＣＨｎ１及びＣＨｎ２と、ＰＭＯＳトランジスタＴｒＰのコンタクトＣ０に対応するコンタクトホールＣＨｐ２とが形成される。本工程におけるエッチング方法としては、例えばＲＩＥ等の異方性エッチングが使用される。
【０１２１】
本工程においてコンタクトホールＣＨｎ１は、絶縁体６７、酸化膜６６、窒化膜６５、絶縁体６４、窒化膜６３、及び酸化膜６２のそれぞれを貫通する。そして、コンタクトホールＣＨｎ１の底部において、ｎ＋不純物拡散領域ＮＰの表面が露出する。
【０１２２】
コンタクトホールＣＨｎ２は、絶縁体６７、酸化膜６６、窒化膜６５、窒化膜６３、酸化膜６２、絶縁層４３のそれぞれを貫通する。そして、コンタクトホールＣＨｎ２の底部において、導電層４２の表面が露出する。
【０１２３】
コンタクトホールＣＨｐ２は、絶縁体６７、酸化膜６６、窒化膜６５、窒化膜６３、酸化膜６２、絶縁層５４のそれぞれを貫通する。そして、コンタクトホールＣＨｐ２の底部において、導電層５３の表面が露出する。
【０１２４】
次に、図１３に示すように、ＮＭＯＳトランジスタＴｒＮに対応するコンタクトＣＳ及びＣ０と、ＰＭＯＳトランジスタＴｒＰに対応するコンタクトＣＳ及びＣ０とのそれぞれが形成される。
【０１２５】
具体的には、例えばＣＶＤ（Chemical Vapor Deposition）によって、導電体７０及び７１が順に形成され、コンタクトホールＣＨｎ１、ＣＨｎ２、ＣＨｐ１及びＣＨｐ２の各々が導電体７１によって埋め込まれる。
【０１２６】
そして、絶縁体６７の上面よりも上層に設けられた導電体７０及び７１が、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去され、各コンタクトホールＣＨｎ１、ＣＨｎ２、ＣＨｐ１及びＣＨｐ２内に形成された導電体７０及び７１の上面と、絶縁体６７の上面とが平坦化される。
【０１２７】
その結果、コンタクトホールＣＨｎ１内に、底面がｎ＋不純物拡散領域ＮＰに接触したコンタクトＣＳが形成される。コンタクトホールＣＨｎ２内に、底面が導電層４２に接触したコンタクトＣ０が形成される。
【０１２８】
コンタクトホールＣＨｐ１内に、底面がエピタキシャル層ＥＰに接触したコンタクトＣＳが形成される。コンタクトホールＣＨｐ２内に、底面が導電層５３に接触したコンタクトＣ０が形成される。
【０１２９】
以上のように、第１実施形態に係る半導体装置１の製造方法では、図６を用いて説明したＮＭＯＳトランジスタＴｒＮの構造と、図７を用いて説明したＰＭＯＳトランジスタＴｒＰの構造とがそれぞれ形成される。
【０１３０】
［１−３］第１実施形態の効果
以下に、第１実施形態に係る半導体装置１における効果の詳細について説明する。
【０１３１】
メモリセルが三次元に積層された半導体装置では、チップ面積を抑制するために、センスアンプモジュール等の回路がメモリセルアレイ下に配置され得る。このような構造の半導体装置の製造工程では、センスアンプモジュール等の回路が形成された後に、メモリセルアレイが形成される。
【０１３２】
しかし、このような構造を有する半導体装置では、メモリセルアレイ形成時の熱処理によって、メモリセルアレイ下に設けられたトランジスタの特性が劣化する可能性がある。例えば、この熱処理によって、トランジスタのソース又はドレインに対応する不純物拡散領域に接続されたコンタクト内に、当該不純物拡散領域内の不純物が拡散し得る。
【０１３３】
コンタクト内に不純物が拡散すると、不純物拡散領域内の不純物濃度が低下し、当該コンタクトと不純物拡散領域との間のコンタクト抵抗が増加する可能性がある。この現象は、特にボロンがドープされたｐ＋不純物拡散領域に接続されたコンタクトにおいて生じ易い傾向がある。
【０１３４】
この対策としては、ＰＭＯＳトランジスタに対応するｐ＋不純物拡散領域におけるボロンのドープ量を高濃度にすることが有効である。これにより、コンタクト内にボロンが拡散した場合にも、不純物拡散領域において高濃度のボロンが維持され得る。
【０１３５】
一方で、ｐ＋不純物拡散領域におけるボロンのドープ量を高濃度にすると、熱処理によってＮ型ウェル領域内のｐ＋不純物拡散領域が広がり得る。ｐ＋不純物拡散領域が広がると、ゲート電極とｐ＋不純物拡散領域との間隔が短くなることから、トランジスタの短チャネル特性が劣化する可能性がある。
【０１３６】
そこで、第１実施形態に係る半導体装置１は、ｐ＋不純物拡散領域ＰＰにおける不純物濃度が短チャネル特性に適した濃度に設計され、且つＰＭＯＳトランジスタＴｒＰに対応するｐ＋不純物拡散領域ＰＰとコンタクトＣＳとの間が、エピタキシャル層ＥＰを介して電気的に接続される構造を有している。
【０１３７】
具体的には、エピタキシャル層ＥＰは、例えばコンタクトＣＳと接触する部分において高濃度にボロンがドープされた半導体層７３を有し、且つｐ＋不純物拡散領域ＰＰと接触する部分においてノンドープ又は低濃度にボロンがドープされた半導体層７２を有している。
【０１３８】
このような構造に対してメモリセルアレイ形成時の熱処理が実行された場合、高濃度にボロンがドープされた半導体層７３がｐ＋不純物拡散領域ＰＰから離れて形成されていることから、ｐ＋不純物拡散領域ＰＰの広がりが抑制され得る。
【０１３９】
また、ｐ＋不純物拡散領域ＰＰと接して形成された半導体層７２についても、エピタキシャル成長によって形成された単結晶の半導体であるため、ポリシリコンが使用された場合のような粒界を通じた不純物拡散が起こり得ない。
【０１４０】
このため、高濃度にボロンがドープされた半導体層７３からｐ＋不純物拡散領域ＰＰへと向かうボロンの拡散を抑制することが出来る。その結果、ｐ＋不純物拡散領域ＰＰの不純物濃度が設計値よりも高くなることが抑制され、ｐ＋不純物拡散領域ＰＰが広がることが抑制され得る。
【０１４１】
また、半導体層７３にドープされたボロンがコンタクトＣＳに拡散しても、半導体層７３におけるボロン濃度は高いまま維持され得る。加えて、半導体層７３にドープされた炭素は、半導体層７３にドープされたボロンが拡散することを抑制する。
【０１４２】
さらに、ｐ＋不純物拡散領域ＰＰ内のボロンはエピタキシャル層ＥＰ内にも拡散し得るが、単結晶の半導体への不純物の拡散量は、ｐ＋不純物拡散領域ＰＰとコンタクトＣＳとが直接接触する場合におけるコンタクトＣＳへの不純物の拡散量よりも少ない。
【０１４３】
その結果、第１実施形態に係る半導体装置１は、コンタクトＣＳと半導体層７３との間におけるコンタクト抵抗の増加を抑制することが出来、且つＰＭＯＳトランジスタＴｒＰの短チャネル特性の低下やｐ＋不純物拡散領域ＰＰの不純物濃度の変化を抑制することが出来る。従って、第１実施形態に係る半導体装置は、トランジスタの特性変化を抑制することが出来る。
【０１４４】
尚、半導体層７２にｐ＋不純物拡散領域ＰＰにおける不純物濃度以下のボロンがドープされた場合、半導体層７２とｐ＋不純物拡散領域ＰＰとの間の不純物濃度の勾配が小さくなり、且つ半導体層７３と半導体層７２との間の不純物濃度の勾配も小さくなる。
【０１４５】
この場合、メモリセルアレイ形成時の熱処理において、ｐ＋不純物拡散領域ＰＰから半導体層７２への不純物の拡散が抑制され得るため、ｐ＋不純物拡散領域ＰＰにおける不純物濃度の変化がさらに抑制され得る。同様に、半導体層７３から半導体層７２への不純物の拡散が抑制され得るため、半導体層７３における不純物濃度の変化も抑制され得る。
【０１４６】
これにより、第１実施形態に係る半導体装置１は、ＰＭＯＳトランジスタＴｒＰにおける特性のばらつきを抑制することが出来、且つコンタクトＣＳ及びｐ＋不純物拡散領域ＰＰ間のコンタクト抵抗の増加を抑制することが出来る。
【０１４７】
以上で説明したように、第１実施形態に係る半導体装置１では、ｐ＋不純物拡散領域ＰＰと導電体Ｄ０との間の接続に、エピタキシャル層ＥＰと、コンタクトＣＳとが使用される。半導体で構成されるエピタキシャル層ＥＰと、金属で構成されるコンタクトＣＳとでは、コンタクトＣＳの方が抵抗値が小さい。
【０１４８】
このため、第１実施形態に係る半導体装置では、上述した効果が最低限得られるようにエピタキシャル層ＥＰを形成し、金属で構成されるコンタクトＣＳの割合を高くすることによって、ｐ＋不純物拡散領域ＰＰと導電体Ｄ０との間の抵抗値の上昇を抑制することが出来る。
【０１４９】
［１−４］第１実施形態の変形例
第１実施形態では、ＰＭＯＳトランジスタＴｒＰに対応するコンタクトＣＳの底部に半導体層７２及び７３を含むエピタキシャル層ＥＰが形成される場合について例示したが、エピタキシャル層ＥＰの層構造はその他の構造であっても良い。
【０１５０】
以下に、エピタキシャル層ＥＰのその他の構造例について説明する。
【０１５１】
図１４は、第１実施形態の第１変形例における、ＰＭＯＳトランジスタＴｒＰのコンタクト部のより詳細な断面構造の一例を示している。
【０１５２】
図１４に示すように、第１実施形態の第１変形例においてエピタキシャル層ＥＰは、ボロン（Ｂ）及び炭素（Ｃ）がドープされた半導体層７３を含んでいる。半導体層７３の底面は、ｐ＋不純物拡散領域ＰＰに接触している。半導体層７３の上面は、コンタクトＣＳに接触している。
【０１５３】
つまり、第１実施形態の第１変形例では、エピタキシャル層ＥＰの全体が、ボロン（Ｂ）及び炭素（Ｃ）がドープされたシリコン（Ｓｉ）によって形成されている。
【０１５４】
このような構造は、第１実施形態と同様に、ＰＭＯＳトランジスタＴｒＰにおけるコンタクトＣＳとｐ＋不純物拡散領域ＰＰとの間のコンタクト抵抗の増加を抑制することが出来る。
【０１５５】
また、第１実施形態の第１変形例では、高濃度に不純物がドープされた半導体層７３がｐ＋不純物拡散領域ＰＰと接触している。しかしながら、半導体層７３にドープされた炭素は、半導体層７３にドープされたボロンがｐ＋不純物拡散領域ＰＰに拡散することを抑制することが出来る。
【０１５６】
その結果、ｐ＋不純物拡散領域ＰＰ内の不純物濃度が設計値よりも高くなることが抑制され、Ｎ型ウェル領域ＮＷにおけるｐ＋不純物拡散領域ＰＰの拡大が抑制され得る。
【０１５７】
従って、第１実施形態の第１変形例は、短チャネル特性の劣化を抑制することが出来、ＰＭＯＳトランジスタＴｒＰの性能のばらつきを抑制することが出来る。
【０１５８】
図１５は、第１実施形態の第２変形例における、ＰＭＯＳトランジスタＴｒＰのコンタクト部のより詳細な断面構造の一例を示している。
【０１５９】
図１５に示すように、第１実施形態の第２変形例においてエピタキシャル層ＥＰは、半導体層７２、７４及び７５を含んでいる。半導体層７２、７４及び７５は、ｐ＋不純物拡散領域ＰＰ上に順に積層される。
【０１６０】
言い換えると、ｐ＋不純物拡散領域ＰＰ上に、半導体層７２が設けられる。半導体層７２上に、半導体層７４が設けられる。半導体層７４上に、半導体層７５が設けられる。半導体層７５の上面に、コンタクトＣＳが接触している。
【０１６１】
半導体層７４及び７５のそれぞれは、エピタキシャル成長によって形成される単結晶の半導体である。半導体層７４は、例えば炭素（Ｃ）がドープされたシリコン（Ｓｉ）である。半導体層７５は、例えばボロン（Ｂ）がドープされたシリコン（Ｓｉ）である。
【０１６２】
半導体層７４における炭素濃度は、例えば１０１９（atoms/cm3）以上である。半導体層７５におけるボロン濃度は、例えば１０１９（atoms/cm3）以上である。尚、半導体層７４において好ましい炭素濃度は１０２１（atoms/cm3）オーダーであり、半導体層７５において好ましいボロン濃度は１０２１（atoms/cm3）オーダーである。
【０１６３】
以上のように、第１実施形態の第２変形例におけるエピタキシャル層ＥＰでは、ノンドープ又は不純物濃度がｐ＋不純物拡散領域ＰＰ以下である半導体層７２と、炭素がドープされた半導体層７４と、ボロンがドープされた半導体層７５とが順に積層されている。
【０１６４】
このような構造では、高濃度にボロンがドープされた半導体層７５とコンタクトＣＳとが接触するため、半導体層７５とコンタクトＣＳとの間のコンタクト抵抗の増加が抑制され得る。また、半導体層７２と半導体層７５との間に炭素がドープされた半導体層７４が設けられることによって、半導体層７５から半導体層７２へボロンが拡散することが抑制され得る。
【０１６５】
つまり、第１実施形態の第２変形例におけるエピタキシャル層ＥＰの構造は、第１実施形態と同様に、ＰＭＯＳトランジスタＴｒＰにおけるコンタクトＣＳとｐ＋不純物拡散領域ＰＰとの間のコンタクト抵抗の増加を抑制することが出来、且つ短チャネル特性の劣化を抑制することが出来る。
【０１６６】
従って、第１実施形態の第２変形例は、第１実施形態と同様に、ＰＭＯＳトランジスタＴｒＰの性能のばらつきを抑制することが出来る。
【０１６７】
［２］第２実施形態
第２実施形態に係る半導体装置１では、第１実施形態に係る半導体装置１と同様の効果が得られる構造を、第１実施形態よりも少ない製造工程で形成する。以下に、第２実施形態に係る半導体装置１について、第１実施形態と異なる点を説明する。
【０１６８】
［２−１］ＮＭＯＳトランジスタＴｒＮの構造
図１６は、第２実施形態に係る半導体装置１においてメモリセルアレイ１０下に設けられたＮＭＯＳトランジスタＴｒＮの断面構造の一例を示している。
【０１６９】
図１６に示すように、第２実施形態におけるＮＭＯＳトランジスタＴｒＮを含む領域の構造は、例えば第１実施形態において図６を用いて説明した構造に対して窒化膜８０が追加された構造を有する。
【０１７０】
具体的には、窒化膜８０は、窒化膜６３の上面及び側面とに設けられる。言い換えると、窒化膜８０は、Ｐ型ウェル領域ＰＷの表面に沿った部分と、ＮＭＯＳトランジスタＴｒＮのゲート電極の側壁に沿った部分とを有している。
【０１７１】
例えば、窒化膜８０の膜厚は、窒化膜６３の膜厚よりも厚い。窒化膜８０は、例えば窒化シリコン（ＳｉＮ）を含み、窒化膜６３と同様の材料で構成される。
【０１７２】
窒化膜８０は、少なくともｎ＋不純物拡散領域ＮＰ１及びＮＰ２の上方の窒化膜６３上に設けられていれば良く、半導体層４１の上方の窒化膜６３上には設けられていても良いし、設けられていなくても良い。
【０１７３】
第２実施形態において、ＮＭＯＳトランジスタＴｒＮに対応するコンタクトＣＳは、窒化膜８０を貫通（通過）している。ＮＭＯＳトランジスタＴｒＮに対応するコンタクトＣ０は、窒化膜８０を貫通していても良いし、貫通していなくても良い。
【０１７４】
以上で説明した第２実施形態に係る半導体装置１のその他の構成は、第１実施形態に係る半導体装置１と同様である。つまり、第２実施形態では、不純物拡散領域の上方に設けられ、エッチングストッパとして使用され得る窒化物（窒化シリコン）の合計膜厚が、ＰＭＯＳトランジスタＴｒＰよりもＮＭＯＳトランジスタＴｒＮの方で厚く設計される。
【０１７５】
［２−２］半導体装置１の製造方法
以下に、図１７〜図２６を用いて、第２実施形態における、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰの形成からコンタクトＣＳ及びＣ０の形成までの一連の製造工程の一例について説明する。
【０１７６】
図１７〜図２６のそれぞれは、第２実施形態に係る半導体装置１の製造工程における、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰに対応する構造体を含む断面構造の一例を示している。
【０１７７】
まず、図１７に示すように、ＮＭＯＳトランジスタＴｒＮのゲート電極とＰＭＯＳトランジスタＴｒＰのゲート電極とがそれぞれ形成される。図１７に示された構造は、第１実施形態において図９を用いて説明した構造から絶縁体６４、窒化膜６５、酸化膜６６、及び絶縁体６７が省略された構造と同様である。
【０１７８】
次に、図１８に示すように、ＮＭＯＳトランジスタＴｒＮに対応するｎ＋不純物拡散領域ＮＰが形成される。具体的には、まずフォトリソグラフィ法によって、ＮＭＯＳトランジスタＴｒＮに対応する領域を開口し、且つＰＭＯＳトランジスタＴｒＰに対応する領域を覆うレジストＲＥＧが形成される。
【０１７９】
そして、レジストＲＥＧをマスクとして使用したイオン注入処理が実行され、レジストＲＥＧの開口部分と窒化膜６３及び酸化膜６２とを介して、Ｐ型ウェル領域ＰＷの表面近傍にＮ型不純物（例えばリン）が注入される。
【０１８０】
その後、例えばレジストＲＥＧが剥離され、熱処理が実行される。すると、Ｐ型ウェル領域ＰＷ内でＮ型不純物が注入された領域が再結晶化され、Ｐ型ウェル領域ＰＷ内にｎ＋不純物拡散領域ＮＰが形成される。
【０１８１】
次に、図１９に示すように、ＮＭＯＳトランジスタＴｒＮの領域と、ＰＭＯＳトランジスタＴｒＰの領域とのそれぞれにおいて、窒化膜８０が形成される。
【０１８２】
次に、図２０に示すように、ＰＭＯＳトランジスタＴｒＰの領域に形成された窒化膜８０が除去される。具体的には、まずフォトリソグラフィ法によって、ＰＭＯＳトランジスタＴｒＰに対応する領域を開口し、且つＮＭＯＳトランジスタＴｒＮに対応する領域を覆うレジストＲＥＧが形成される。
【０１８３】
そして、レジストＲＥＧをマスクとして使用したエッチング処理が実行され、ＰＭＯＳトランジスタＴｒＰの領域に形成されていた窒化膜８０が除去される。尚、本工程で形成されたレジストＲＥＧは、続く工程でも使用され得る。
【０１８４】
次に、図２１に示すように、ＰＭＯＳトランジスタＴｒＰに対応するｐ＋不純物拡散領域ＰＰが形成される。具体的には、図２０に対応する工程によって形成されたレジストＲＥＧをマスクとして使用したイオン注入処理が実行され、レジストＲＥＧの開口部分と窒化膜６３及び酸化膜６２とを介して、Ｎ型ウェル領域ＮＷの表面近傍にＰ型不純物（例えばボロン）が注入される。
【０１８５】
その後、例えばレジストＲＥＧが剥離され、熱処理が実行される。すると、Ｎ型ウェル領域ＮＷ内でＰ型不純物が注入された領域が再結晶化され、Ｎ型ウェル領域ＮＷ内にｐ＋不純物拡散領域ＰＰが形成される。
【０１８６】
次に、図２２に示すように、絶縁体６４、窒化膜６５、酸化膜６６、及び絶縁体６７が形成される。図２２に示されたＮＭＯＳトランジスタＴｒＮの構造は、図１６を用いて説明したＮＭＯＳトランジスタＴｒＮの構造からコンタクトＣＳ及びＣ０が省略された構造と同様である。図２２に示されたＰＭＯＳトランジスタＴｒＰの構造は、第１実施形態において図７を用いて説明したＰＭＯＳトランジスタＴｒＰの構造からコンタクトＣ０及びＣＳ並びにエピタキシャル層ＥＰが省略された構造と同様である。
【０１８７】
次に、図２３に示すように、ＮＭＯＳトランジスタＴｒＮに対応するコンタクトホールＣＨｎ１及びＣＨｎ２と、ＰＭＯＳトランジスタＴｒＰに対応するコンタクトホールＣＨｐ１及びＣＨｐ２とが形成される。本工程におけるエッチング方法としては、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングが使用される。
【０１８８】
本工程においてコンタクトホールＣＨｎ１は、絶縁体６７、酸化膜６６、窒化膜６５、及び絶縁体６４のそれぞれを貫通する。そして、コンタクトホールＣＨｎ１の底部は、例えば窒化膜８０が形成された層内で停止する。
【０１８９】
コンタクトホールＣＨｎ２は、絶縁体６７、酸化膜６６、窒化膜６５、窒化膜６３、及び酸化膜６２のそれぞれを貫通する。そして、コンタクトホールＣＨｎ２の底部は、例えば絶縁層４３が形成された層内で停止する。
【０１９０】
コンタクトホールＣＨｐ１は、絶縁体６７、酸化膜６６、窒化膜６５、絶縁体６４、窒化膜６３、及び酸化膜６２のそれぞれを貫通する。そして、コンタクトホールＣＨｐ１の底部において、ｐ＋不純物拡散領域ＰＰの表面が露出する。
【０１９１】
コンタクトホールＣＨｐ２は、絶縁体６７、酸化膜６６、窒化膜６５、窒化膜６３、及び酸化膜６２のそれぞれを貫通する。そして、コンタクトホールＣＨｎ２の底部は、例えば絶縁層５４が形成された層内で停止する。
【０１９２】
次に、図２４に示すように、コンタクトホールＣＨｐ１の底部にエピタキシャル層ＥＰが形成される。本工程は、第１実施形態において図１１を用いて説明した製造工程と同様である。
【０１９３】
次に、図２５に示すように、コンタクトホールＣＨｎ１、ＣＨｎ２及びＣＨｐ２のそれぞれの底部がエッチングされる。本工程におけるエッチング方法としては、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングが使用される。
【０１９４】
これにより、コンタクトホールＣＨｎ１の底部においてｎ＋不純物拡散領域ＮＰの表面が露出し、コンタクトホールＣＨｎ２の底部において導電層４２の表面が露出し、コンタクトホールＣＨｐ２の底部において導電層５３の表面が露出する。
【０１９５】
次に、図２６に示すように、ＮＭＯＳトランジスタＴｒＮに対応するコンタクトＣＳ及びＣ０と、ＰＭＯＳトランジスタＴｒＰに対応するコンタクトＣＳ及びＣ０とが形成される。本工程は、第１実施形態において図１３を用いて説明した製造工程と同様である。
【０１９６】
以上のように、第２実施形態に係る半導体装置１の製造方法では、第２実施形態で図１６を用いて説明したＮＭＯＳトランジスタＴｒＮの構造と、第１実施形態で図７を用いて説明したＰＭＯＳトランジスタＴｒＰの構造とがそれぞれ形成される。
【０１９７】
尚、第２実施形態に係る半導体装置１の製造方法において、ＰＭＯＳトランジスタＴｒＰにおける窒化膜８０は、完全に除去されていなくても良い。図２０を用いて説明した製造工程において加工される窒化膜８０の膜厚は、図２３を用いて説明したエッチング工程において、コンタクトホールＣＨｐ１内でｐ＋不純物拡散領域ＰＰの表面が露出し、且つコンタクトホールＣＨｎ１内でｎ＋不純物拡散領域ＮＰが露出しないように加工することが可能な膜厚であれば良い。
【０１９８】
［２−３］第２実施形態の効果
第２実施形態に係る半導体装置１では、ＮＭＯＳトランジスタＴｒＮに対応するｎ＋不純物拡散領域ＮＰの上方に窒化膜８０が設けられる。つまり、ｎ＋不純物拡散領域ＮＰの上方の窒化膜の膜厚が、ＰＭＯＳトランジスタＴｒＰに対応するｐ＋不純物拡散領域ＰＰの上方の窒化膜の膜厚よりも厚く設けられる。
【０１９９】
そして、第２実施形態に係る半導体装置１の製造方法では、エピタキシャル層ＥＰを形成する前に、ＮＭＯＳトランジスタＴｒＮに対応するコンタクトホールＣＨｎ１及びＣＨｎ２と、ＰＭＯＳトランジスタＴｒＰに対応するコンタクトホールＣＨｐ１及びＣＨｐ２とが、１回のリソグラフィ及びエッチング工程の組によって一括で形成される。
【０２００】
このエッチング工程では、不純物拡散領域の上方に設けられた窒化膜６３及び８０の膜厚差を利用することによって、エピタキシャル成長を実行するコンタクトホールＣＨｐ１の底部のみ半導体の表面が露出し、エピタキシャル成長が実行されないコンタクトホールＣＨｎ１、ＣＨｎ２及びＣＨｐ２の底部において絶縁体が露出した構造が形成される。
【０２０１】
それから、第２実施形態に係る半導体装置１の製造方法では、コンタクトホールＣＨｐ１の底部にエピタキシャル層ＥＰが形成された後に、コンタクトホールＣＨｎ１、ＣＨｎ２及びＣＨｐ２のそれぞれの底部のエッチングが実行される。
【０２０２】
このエッチング工程では、例えばコンタクトホールＣＨｐ１の底部のエピタキシャル層ＥＰと、その他のコンタクトホールＣＨｎ１、ＣＨｎ２及びＣＨｐ２の底部に形成された絶縁体との間で選択比を大きくした異方性のエッチングが実行される。
【０２０３】
これにより、コンタクトホールＣＨｎ１の底部においてｎ＋不純物拡散領域ＮＰが露出し、コンタクトホールＣＨｎ２及びＣＨｐ２の底部においてそれぞれ導電層４２及び５３が露出する構造が形成される。つまり、当該工程では、改めてマスクが形成される必要が無く、リソグラフィ工程が省略され得る。
【０２０４】
以上のように、第２実施形態に係る半導体装置１の製造方法では、窒化膜８０が設けられることによって、エピタキシャル層が形成されないコンタクトホールＣＨｎ１、ＣＨｎ２及びＣＨｐ２と、エピタキシャル層ＥＰが形成されるコンタクトホールＣＨｐ１とを、１回のリソグラフィ工程によって形成することが出来る。
【０２０５】
その結果、第２実施形態に係る半導体装置１の製造方法に依れば、コンタクトホールＣＨｎ１、ＣＨｎ２、ＣＨｐ１及びＣＨｐ２のそれぞれを形成するためのリソグラフィ工程の回数を、第１実施形態よりも減らすことが出来る。従って、第２実施形態に係る半導体装置１は、製造工程を簡略化することが出来、製造コストを抑制することが出来る。
【０２０６】
［３］第３実施形態
第３実施形態に係る半導体装置１は、コンタクトＣＳ及びＣ０のそれぞれの底部にエピタキシャル層ＥＰと同様の半導体層を設けることによって、半導体基板２０上に設けられたトランジスタの性能低下を抑制する。以下に、第３実施形態に係る半導体装置１について、第１及び第２実施形態と異なる点を説明する。
【０２０７】
［３−１］半導体装置１の構成
［３−１−１］ＮＭＯＳトランジスタＴｒＮの構造
図２７は、第３実施形態に係る半導体装置１においてメモリセルアレイ１０下に設けられたＮＭＯＳトランジスタＴｒＮの断面構造の一例を示している。
【０２０８】
図２７に示すように、第３実施形態におけるＮＭＯＳトランジスタＴｒＮを含む領域の構造は、例えば第１実施形態において図６を用いて説明した構造に対して絶縁層４３が半導体層４４に置き換えられ、且つエピタキシャル層ＥｐＮ１及びＥｐＮ２が追加された構造を有する。
【０２０９】
半導体層４４は、例えば導電層４２上に設けられる。半導体層４４の側面は、酸化膜６０によって覆われている。半導体層４４の上面の一部は、酸化膜６２によって覆われている。半導体層４４は、例えばＮ型半導体であり、リンがドープされたポリシリコンである。
【０２１０】
エピタキシャル層ＥｐＮ１は、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２のそれぞれの上において、柱状に設けられる。エピタキシャル層ＥｐＮ１の上面は、例えば窒化膜６３が形成された層よりも上層に含まれ、コンタクトＣＳに接触している。
【０２１１】
エピタキシャル層ＥｐＮ２は、半導体層４４上において、柱状に設けられる。エピタキシャル層ＥｐＮ２の上面は、例えば窒化膜６５が形成された層よりも上層に含まれ、コンタクトＣ０に接触している。
【０２１２】
エピタキシャル層ＥｐＮ１及びＥｐＮ２のそれぞれは、エピタキシャル成長によって形成される単結晶の半導体である。エピタキシャル層ＥｐＮ１及びＥｐＮ２のそれぞれは、例えばリンがドープされたシリコン（Ｓｉ）である。
【０２１３】
これに限定されず、エピタキシャル層ＥｐＮ１及びＥｐＮ２のそれぞれは、少なくともコンタクトＣＳと不純物拡散領域ＮＰとの間を電気的に接続することが可能であれば良く、任意の層構造に設計され得る。
【０２１４】
また、第３実施形態において、エピタキシャル層ＥｐＮ１は、少なくともコンタクトＣＳが酸化膜６２に接しないように形成されていれば良い。同様に、第３実施形態において、エピタキシャル層ＥｐＮ２は、少なくともコンタクトＣ０が酸化膜６２に接しないように形成されていれば良い。
【０２１５】
［３−１−２］ＰＭＯＳトランジスタＴｒＰの構造
図２８は、第３実施形態に係る半導体装置１においてメモリセルアレイ１０下に設けられたＰＭＯＳトランジスタＴｒＰの断面構造の一例を示している。
【０２１６】
図２８に示すように、第３実施形態におけるＰＭＯＳトランジスタＴｒＰを含む領域の構造は、例えば第１実施形態において図７を用いて説明した構造に対して絶縁層５４が半導体層５５に置き換えられ、且つエピタキシャル層ＥｐＰ１及びＥｐＰ２が追加された構造を有する。
【０２１７】
半導体層５５は、例えば導電層５３上に設けられる。半導体層５５の側面は、酸化膜６０によって覆われている。半導体層５５の上面の一部は、酸化膜６２によって覆われている。半導体層５５は、例えばＰ型半導体であり、ボロンがドープされたポリシリコンである。
【０２１８】
エピタキシャル層ＥｐＰ１は、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２のそれぞれの上において、柱状に設けられる。エピタキシャル層ＥｐＰ１の上面は、例えば窒化膜６３が形成された層よりも上層に含まれ、コンタクトＣＳに接触している。
【０２１９】
エピタキシャル層ＥｐＰ２は、半導体層５５上において、柱状に設けられる。エピタキシャル層ＥｐＮ２の上面は、例えば窒化膜６５が形成された層よりも上層に含まれ、コンタクトＣ０に接触している。
【０２２０】
エピタキシャル層ＥｐＰ１及びＥｐＰ２のそれぞれは、エピタキシャル成長によって形成される。エピタキシャル層ＥｐＰ１及びＥｐＰ２のそれぞれは、例えば第１実施形態で説明したエピタキシャル層ＥＰと同様の層構造を有する。
【０２２１】
これに限定されず、エピタキシャル層ＥｐＰ１及びＥｐＰ２のそれぞれは、少なくともコンタクトＣＳと不純物拡散領域ＰＰとの間を電気的に接続することが可能であれば良く、任意の層構造に設計され得る。
【０２２２】
尚、第３実施形態において、エピタキシャル層ＥｐＰ１は、少なくともコンタクトＣＳが酸化膜６２に接しないように形成されていれば良い。同様に、第３実施形態において、エピタキシャル層ＥｐＰ２は、少なくともコンタクトＣ０が酸化膜６２に接しないように形成されていれば良い。
【０２２３】
以上で説明した第３実施形態に係る半導体装置１のその他の構成は、第１実施形態に係る半導体装置１と同様のため、説明を省略する。
【０２２４】
［３−２］半導体装置１の製造方法
以下に、図２９〜図３４を用いて、第３実施形態における、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰの形成からコンタクトＣＳ及びＣ０の形成までの一連の製造工程の一例について説明する。
【０２２５】
図２９〜図３４のそれぞれは、第３実施形態に係る半導体装置１の製造工程における、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰに対応する構造体を含む断面構造の一例を示している。
【０２２６】
まず、図２９に示すように、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰが形成される。図２９に示された構造は、第１実施形態において図９を用いて説明した構造に対して、ＮＭＯＳトランジスタＴｒＮ内の絶縁層４３を半導体層４４に置き換え、且つＰＭＯＳトランジスタＴｒＰ内の絶縁層５４を半導体層５５に置き換えたものと同様である。
【０２２７】
次に、図３０に示すように、ＰＭＯＳトランジスタＴｒＰのコンタクトＣＳ及びＣ０にそれぞれ対応するコンタクトホールＣＨｐ１及びＣＨｐ２が形成される。本工程におけるエッチング方法としては、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングが使用される。
【０２２８】
本工程においてコンタクトホールＣＨｐ１は、絶縁体６７、酸化膜６６、窒化膜６５、絶縁体６４、窒化膜６３、及び酸化膜６２のそれぞれを貫通する。そして、コンタクトホールＣＨｐ１の底部において、ｐ＋不純物拡散領域ＰＰの表面が露出する。
【０２２９】
コンタクトホールＣＨｐ２は、絶縁体６７、酸化膜６６、窒化膜６５、窒化膜６３、及び酸化膜６２のそれぞれを貫通する。そして、コンタクトホールＣＨｐ２の底部において、半導体層５５の表面が露出する。
【０２３０】
次に、図３１に示すように、コンタクトホールＣＨｐ１及びＣＨｐ２のそれぞれの底部にエピタキシャル層ＥｐＰ１及びＥｐＰ２が形成される。具体的には、例えばＮ型ウェル領域ＮＷ内のシリコン（Ｓｉ）を基にエピタキシャル成長が実行され、ｐ＋不純物拡散領域ＰＰの上面に単結晶のシリコンが形成される。また、半導体層５５内のシリコン（Ｓｉ）を基にエピタキシャル成長が実行され、半導体層５５の上面にポリシリコンが形成される。
【０２３１】
例えば、本工程において、エピタキシャル層ＥｐＰ１は、上面が窒化膜６３よりも上層に達するまで形成され、エピタキシャル層ＥｐＰ２は、上面が窒化膜６５よりも上層に達するまで形成される。
【０２３２】
次に、図３２に示すように、ＮＭＯＳトランジスタＴｒＮのコンタクトＣＳ及びＣ０にそれぞれ対応するコンタクトホールＣＨｎ１及びＣＨｎ２が形成される。本工程におけるエッチング方法としては、例えばＲＩＥ等の異方性エッチングが使用される。
【０２３３】
本工程においてコンタクトホールＣＨｎ１は、絶縁体６７、酸化膜６６、窒化膜６５、絶縁体６４、窒化膜６３、及び酸化膜６２のそれぞれを貫通する。そして、コンタクトホールＣＨｎ１の底部において、ｎ＋不純物拡散領域ＮＰの表面が露出する。
【０２３４】
コンタクトホールＣＨｎ２は、絶縁体６７、酸化膜６６、窒化膜６５、窒化膜６３、及び酸化膜６２のそれぞれを貫通する。そして、コンタクトホールＣＨｎ２の底部において、半導体層４４の表面が露出する。
【０２３５】
次に、図３３に示すように、コンタクトホールＣＨｎ１及びＣＨｎ２のそれぞれの底部にエピタキシャル層ＥｐＮ１及びＥｐＮ２が形成される。具体的には、Ｐ型ウェル領域ＰＷ内のシリコン（Ｓｉ）を基にエピタキシャル成長が実行され、ｎ＋不純物拡散領域ＮＰの上面に単結晶のシリコンが形成される。また、半導体層４４内のシリコン（Ｓｉ）を基にエピタキシャル成長が実行され、半導体層４４の上面にポリシリコンが形成される。
【０２３６】
例えば、本工程において、エピタキシャル層ＥｐＮ１は、上面が窒化膜６３よりも上層に達するまで形成され、エピタキシャル層ＥｐＮ２は、上面が窒化膜６５よりも上層に達するまで形成される。
【０２３７】
次に、図３４に示すように、ＮＭＯＳトランジスタＴｒＮに対応するコンタクトＣＳ及びＣ０と、ＰＭＯＳトランジスタＴｒＰに対応するコンタクトＣＳ及びＣ０とが形成される。本工程は、第１実施形態において図１３を用いて説明した製造工程と同様である。
【０２３８】
その結果、コンタクトホールＣＨｎ１内に、底面がエピタキシャル層ＥｐＮ１に接触したコンタクトＣＳが形成される。コンタクトホールＣＨｎ２内に、底面がエピタキシャル層ＥｐＮ２に接触したコンタクトＣ０が形成される。
【０２３９】
コンタクトホールＣＨｐ１内に、底面がエピタキシャル層ＥｐＰ１に接触したコンタクトＣＳが形成される。コンタクトホールＣＨｐ２内に、底面がエピタキシャル層ＥｐＰ２に接触したコンタクトＣ０が形成される。
【０２４０】
以上のように、第３実施形態に係る半導体装置１の製造方法では、図２７を用いて説明したＮＭＯＳトランジスタＴｒＮの構造と、図２８を用いて説明したＰＭＯＳトランジスタＴｒＰの構造とがそれぞれ形成される。
【０２４１】
［３−３］第３実施形態の効果
センスアンプモジュール等の回路がメモリセルアレイ下に配置された半導体装置では、メモリセルアレイ形成時の熱処理において、メモリセルアレイに対応する構造体から発生する不純物（例えば水素）がメモリセルアレイ下の回路に悪影響を及ぼす可能性がある。
【０２４２】
この対策として、半導体装置１では、メモリセルアレイ１０下にバリア層ＢａＬが設けられている。バリア層ＢａＬが設けられると、バリア層ＢａＬよりも上層で発生する水素がメモリセルアレイ下の回路に入り込むことが抑制される。
【０２４３】
一方で、メモリセルアレイ１０下にバリア層ＢａＬが設けられた場合、バリア層ＢａＬ下に形成された層間絶縁膜（例えばＴＥＯＳ）に含まれた水素が、半導体基板２０及びバリア層ＢａＬ間に封じ込められた状態になる。
【０２４４】
このような構造でメモリセルアレイ形成時の熱処理が実行されると、バリア層ＢａＬ下の層間絶縁膜内の水素が、半導体基板２０及びバリア層ＢａＬ間で封じ込められた状態で加熱される。すると、半導体基板２０及びバリア層ＢａＬ間で加熱された水素がコンタクトＣＳ又はＣ０を介して半導体基板２０内に侵入し、拡散する可能性がある。このような水素は、トランジスタの特性劣化の原因になり得る。
【０２４５】
そこで、第３実施形態に係る半導体装置１では、ＮＭＯＳトランジスタＴｒＮに対応するコンタクトＣＳ及びＣ０下と、ＰＭＯＳトランジスタＴｒＰに対応するコンタクトＣＳ及びＣ０下とのそれぞれに、エピタキシャル層ＥｐＮ１、ＥｐＮ２、ＥｐＰ１及びＥｐＰ２が形成される。
【０２４６】
そして、これらのエピタキシャル層ＥｐＮ１、ＥｐＮ２、ＥｐＰ１及びＥｐＰ２が、コンタクトＣＳ及びＣ０のそれぞれと酸化膜６２との間が接触しないように形成される。つまり、第３実施形態に係る半導体装置１では、窒化膜６３とエピタキシャル層ＥｐＮ１、ＥｐＮ２、ＥｐＰ１及びＥｐＰ２とによって、例えば絶縁体６７からコンタクトＣＳ又はＣ０を介して半導体基板２０内に侵入する水素の経路が遮断される。
【０２４７】
これにより、第３実施形態に係る半導体装置１では、メモリセルアレイ形成時の熱処理において、バリア層ＢａＬ下の層間絶縁膜に含まれた水素がコンタクトＣＳ及びＣ０を介して半導体基板２０内に侵入及び拡散することを抑制することが出来る。従って、第３実施形態に係る半導体装置１は、トランジスタの性能劣化を抑制することが出来る。
【０２４８】
［３−４］第３実施形態の変形例
第３実施形態に係る半導体装置１では、ＮＭＯＳトランジスタＴｒＮに対応して半導体層４４及びエピタキシャル層ＥｐＮ２が設けられ、ＰＭＯＳトランジスタＴｒＰに対応して半導体層５５及びエピタキシャル層ＥｐＰ２が設けられる場合について例示したが、これに限定されない。
【０２４９】
例えば、ＮＭＯＳトランジスタＴｒＮに対応する半導体層４４及びエピタキシャル層ＥｐＮ２の替わりに、半導体層５５及びエピタキシャル層ＥｐＰ２が設けられても良い。同様に、ＰＭＯＳトランジスタＴｒＰに対応する半導体層５５及びエピタキシャル層ＥｐＰ２の替わりに、半導体層４４及びエピタキシャル層ＥｐＮ２が設けられても良い。
【０２５０】
つまり、導電層４２上に設けられる半導体と導電層５３上に設けられる半導体とのそれぞれは、Ｎ型半導体であっても良いし、Ｐ型半導体であっても良い。この場合に、半導体装置１の製造工程では、適宜コンタクトホールＣＨｎ２又はＣＨｐ２を介したエピタキシャル成長が実行される。
【０２５１】
また、第３実施形態に係る半導体装置１では、半導体基板２０内への不純物の侵入防止にエピタキシャル層ＥｐＮ１、ＥｐＮ２、ＥｐＰ１及びＥｐＰ２が使用される場合について例示したが、エピタキシャル層ＥｐＮ１、ＥｐＮ２、ＥｐＰ１及びＥｐＰ２の替わりにポリシリコンが使用されても良い。
【０２５２】
この場合に、例えば第３実施形態において図３１を用いて説明した製造工程では、例えばボロンがドープされたポリシリコンが形成され、エッチバックによってエピタキシャル層ＥｐＰ１及びＥｐＰ２の替わりに設けられる半導体層が、所望の高さに加工される。
【０２５３】
同様に、図３３を用いて説明した製造工程では、例えばリンがドープされたポリシリコンが形成され、エッチバックによってエピタキシャル層ＥｐＮ１及びＥｐＮ２の替わりに設けられる半導体層が、所望の高さに加工される。その他の製造工程は、第３実施形態において説明した製造工程と同様である。
【０２５４】
尚、不純物の侵入防止にポリシリコンが形成される場合には、まずコンタクトホール内にノンドープのポリシリコンが形成されても良い。この場合、コンタクトホール内に形成されたノンドープのポリシリコンが所望の高さにエッチバックされた後に、Ｐ型不純物（例えばボロン）又はＮ型不純物（例えばリン）が、イオン注入等によって当該ポリシリコンにドープされる。
【０２５５】
また、不純物の侵入防止にポリシリコンが使用される構造である場合、ＮＭＯＳトランジスタＴｒＮのゲート電極の最表面に半導体層４４（ポリシリコン）が配置されていなくても良く、ＰＭＯＳトランジスタＴｒＰのゲート電極の最表面に半導体層５５（ポリシリコン）が配置されていなくても良い。
【０２５６】
この場合に、半導体装置１は、例えばＮＭＯＳトランジスタＴｒＮに対応する半導体層４４が第１実施形態で説明した絶縁層４３に置き換えられ、エピタキシャル層ＥｐＮ２の替わりに設けられるポリシリコンの底部が導電層４２に接触する構造を有していても良い。
【０２５７】
同様に、半導体装置１は、例えばＰＭＯＳトランジスタＴｒＰに対応する半導体層５５が第１実施形態で説明した絶縁層５４に置き換えられ、エピタキシャル層ＥｐＰ２の替わりに設けられるポリシリコンの底部が導電層５３に接触する構造を有していても良い。
【０２５８】
［４］その他の変形例等
実施形態の半導体装置は、Ｎ型ウェル領域と、第１ゲート電極と、エピタキシャル層と、第１コンタクトとを含む。Ｎ型ウェル領域は、２つのＰ型不純物拡散領域を含む。第１ゲート電極は、２つのＰ型不純物拡散領域間のＮ型ウェル領域の上方において、ゲート絶縁膜を介して設けられる。エピタキシャル層は、Ｐ型不純物拡散領域上において柱状に設けられる。エピタキシャル層は、Ｐ型不純物を含む第１半導体層を含む。第１コンタクトは、エピタキシャル層の第１半導体層上に設けられる。これにより、実施形態に係る半導体装置では、トランジスタの特性変化を抑制することが出来る。
【０２５９】
上記実施形態で説明された製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良いし、製造工程が適宜入れ替えられても良い。半導体装置１の製造工程は、上記実施形態で説明した構造を形成することが可能であれば、どのような製造工程が適用されても良い。
【０２６０】
例えば、第２実施形態で説明した半導体装置１の製造工程において、ｐ＋不純物拡散領域ＰＰとｎ＋不純物拡散領域ＮＰとのそれぞれが形成された後に窒化膜８０が形成されても良い。このように、第２実施形態において、図２２を用いて説明した製造工程よりも前の工程は、適宜変更することが可能である。
【０２６１】
上記実施形態では、不純物拡散領域に対応するコンタクトホールを形成する際のエッチングストッパとして、窒化膜を使用する場合について例示されたが、これに限定されない。エッチングストッパとして使用可能な材料であれば、窒化膜６３及び８０の替わりに他の材料が使用されても良い。
【０２６２】
上記実施形態で説明された製造工程では、エピタキシャル成長時に不純物がドープされた半導体層が形成される場合について例示したが、これに限定されない。例えば、ノンドープの半導体層がエピタキシャル成長によって形成された後に、当該半導体層に対して不純物がドープされても良い。
【０２６３】
例えば、ノンドープのエピタキシャル層ＥＰが形成された後に酸化膜を形成し、当該酸化膜を介して高濃度のイオン注入処理が実行されることによって、ノンドープのエピタキシャル層ＥＰに不純物がドープされても良い。
【０２６４】
上記実施形態では、コンタクトＣＳ及びＣ０のそれぞれと、エピタキシャル層ＥＰとを分けて説明したが、エピタキシャル層ＥＰはコンタクトＣＳ及びＣ０の一部として見なされても良い。例えば、第１実施形態において、ＰＭＯＳトランジスタＴｒＰに対応するコンタクトＣＳが、金属で形成された導電体７０及び７１と、エピタキシャル成長によって形成された半導体層７２及び７３とを含むように見なされても良い。
【０２６５】
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体２４（選択ゲート線ＳＧＤ）を貫通するピラーと、複数の導電体２３（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰは、それぞれが複数の導電体２３を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
【０２６６】
上記実施形態では、半導体基板２０上に形成された回路の上にメモリセルアレイ１０が形成される半導体装置１について例示したが、各実施形態で説明されたＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰのそれぞれの構造は、その他の半導体装置に対しても適用することが可能である。つまり、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰの構造を有する半導体装置の用途は、半導体メモリに限定されない。
【０２６７】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
【０２６８】
本明細書において“導電型”とは、Ｎ型又はＰ型であることを示している。例えば、第１導電型がＰ型に対応し、第２導電型がＮ型に対応する。
【０２６９】
本明細書において“Ｎ型不純物拡散領域”は、ｎ＋不純物拡散領域ＮＰに対応している。“Ｐ型不純物拡散領域”は、ｐ＋不純物拡散領域ＰＰに対応している。
【０２７０】
本明細書において“柱状”とは、コンタクトホール内に形成される構造体であることを示している。このため、本明細書では、例えばエピタキシャル層ＥＰの高さに依らずに、当該エピタキシャル層ＥＰが柱状であるものと見なしている。
【０２７１】
本明細書において“上面が揃っている”とは、例えば半導体基板２０の表面と、ある構成要素の上面とのＺ方向における間隔が、対象の構成要素間で略同じであることを示している。また、“上面が揃っている”とは、例えば第１の構成要素の上面と第２の構成要素の上面とが、同じ配線層又は絶縁層に接触していることを示していても良い。
【０２７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２７３】
１…半導体装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体、３０…コア部材、３１…半導体、３２…積層膜、３３…トンネル酸化膜、３４…絶縁膜、３５…ブロック絶縁膜、Ｄ０，Ｄ１，Ｄ２…導電体、ＣＳ，Ｃ０，Ｃ１，Ｃ２…コンタクト、ＥＰ，ＥｐＮ，ＥｐＰ…エピタキシャル層、ＢａＬ…バリア層、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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