(57)【要約】【課題】チップ面積に対する有効面積の割合を大きくしつつ、層間絶縁膜の劣化を抑制できる半導体装置を提供することを目的とする。【解決手段】基板の上に設けられた層間絶縁膜と、該層間絶縁膜の上に設けられたゲートパッドと、平面視でゲートパッドの一部と対向するソース電極と、平面視で該ソース電極に対向せず該ゲートパッドの一部と対向する、該ソース電極に接続された線状のソース配線と、該層間絶縁膜の上に設けられ、該ゲートパッドに電気的に接続されたゲート配線と、を備え、該基板は、第１導電型のドリフト層と、該ゲート配線と該ゲートパッドの直下に設けられた高不純物濃度領域と、を備え、該高不純物濃度領域の第１導電型不純物の濃度は、該ドリフト層の第１導電型不純物の濃度より大きく、平面視で該ソース配線と該ゲート配線とが、該ソース電極を囲む１つの枠を提供する。【選択図】図２
2020155704.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に設けられた層間絶縁膜と、
前記層間絶縁膜の上に設けられたゲートパッドと、
前記層間絶縁膜の上に設けられ、平面視でゲートパッドの一部と対向するソース電極と、
前記層間絶縁膜の上に設けられ、平面視で前記ソース電極に対向せず、前記ゲートパッドの一部と対向する、前記ソース電極に接続された線状のソース配線と、
前記層間絶縁膜の上に設けられ、前記ゲートパッドに電気的に接続されたゲート配線と、を備え、
前記基板は、
第１導電型のドリフト層と、前記ドリフト層の上に設けられた第２導電型のウェル層と、前記ウェル層の上かつ前記ゲート配線と前記ゲートパッドの直下に設けられた高不純物濃度領域と、を備え、
前記高不純物濃度領域の第１導電型不純物の濃度は、前記ドリフト層の第１導電型不純物の濃度より大きく、
平面視で前記ソース配線と前記ゲート配線とが、前記ソース電極を囲む１つの枠を提供することを特徴とする半導体装置。
【請求項２】
前記層間絶縁膜の中に設けられ、前記ゲートパッドと前記ゲート配線を接続するポリシリコンと、を備え、
平面視で、前記ソース配線の両端が前記ソース電極に接することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲートパッドが前記ソース電極のコーナーに設けられたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート配線の一端と前記ゲートパッドが接したことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート配線は前記ゲートパッドの端に接したことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ゲートパッドが前記ソース電極のコーナーに設けられたことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記基板の上に設けられ、前記基板の主電流の一部が流れる電流センスパッドと、
前記基板の上に設けられ、平面視で前記ソース電極に対向せず、前記電流センスパッドの一部に対向する、前記ソース電極に接続された線状のソース延長部と、を備えたことを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記基板に形成された温度センスダイオードと、
前記基板の上に設けられ、前記温度センスダイオードと接する温度センスパッドと、
前記基板の上に設けられ、平面視で前記ソース電極に対向せず、前記温度センスパッドの一部に対向する、前記ソース電極に接続された線状のソース延長部と、を備えたことを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲートパッドに接続されたゲートライナーを備え、前記高不純物濃度領域は前記ゲートライナーの直下に設けられたことを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
基板と、
前記基板の上に設けられた層間絶縁膜と、
前記層間絶縁膜の上に設けられ、一辺が４００μｍ以下の四角形のゲートパッドと、
前記層間絶縁膜の上に設けられ、平面視でゲートパッドの一部と対向するソース電極と、
前記層間絶縁膜の上に設けられ、平面視で前記ソース電極の全体を囲み、前記ゲートパッドに接するゲート配線と、を備え、
前記基板は、
第１導電型のドリフト層と、前記ドリフト層の上に設けられた第２導電型のウェル層と、前記ウェル層の上かつ前記ゲートパッドの直下に設けられた高不純物濃度領域と、を備え、
前記高不純物濃度領域の第１導電型不純物の濃度は、前記ドリフト層の第１導電型不純物の濃度より大きいことを特徴とする半導体装置。
【請求項１１】
前記基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
例えばＳｉＣ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、低損失かつ高速スイッチングが求められている。高速スイッチングとはｄＶ／ｄｔが高いことを意味する。高速スイッチングによってゲート配線又はゲートパッド直下で高電位が発生し、層間絶縁膜の劣化リスクが高まる。例えばソースと同電位となるソース配線でゲート配線又はゲートパッド直下を取り囲むことで、当該劣化リスクの対策とすることがあった。
【０００３】
ＳｉＣはＳｉよりも絶縁破壊電界が１０倍高いため、ＳｉＣを採用した場合、高ｄＶ／ｄｔ時にゲート配線又はゲートパッド直下でＳｉよりも高電位が発生するリスクが高い。他方、ゲート配線の周りにソース配線を設ける構造では、チップ面積に対する有効面積の割合が小さくなってしまう。有効面積とは電流通電面積である。ＳｉＣはＳｉよりも材料コストが高いため、構造及びレイアウトを最適設計する必要がある。小チップほど設計がコストに及ぼす影響が顕著となる。
【０００４】
特許文献１の段落００４２には「炭化珪素ＭＯＳＦＥＴ１００をオン状態からオフ状態にスイッチングするように変化させた場合に外周ウェル領域９に発生する変位電流は、図３において矢印ＶＣで示すように、ソース配線１３の下方の外周コンタクト領域８にも流れ込むことで変位電流の経路が短くなり、スイッチング時に生じる変位電流によりゲートパッド下に発生する電位差を小さく（電位勾配を抑制）することができる。これによりゲートパッド下の絶縁膜の絶縁破壊を抑制することができる」と記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１８／０５５７１９号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
先述のゲート配線の周りにソース配線を設ける構造では、チップ面積に対する有効面積の割合が小さくなってしまう。チップ面積に対する有効面積の割合を大きくしつつ、層間絶縁膜の劣化を抑制できる半導体装置が望まれていた。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、チップ面積に対する有効面積の割合を大きくしつつ、層間絶縁膜の劣化を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願の発明に係る半導体装置は、基板と、該基板の上に設けられた層間絶縁膜と、該層間絶縁膜の上に設けられたゲートパッドと、該層間絶縁膜の上に設けられ、平面視でゲートパッドの一部と対向するソース電極と、該層間絶縁膜の上に設けられ、平面視で該ソース電極に対向せず、該ゲートパッドの一部と対向する、該ソース電極に接続された線状のソース配線と、該層間絶縁膜の上に設けられ、該ゲートパッドに電気的に接続されたゲート配線と、を備え、該基板は、第１導電型のドリフト層と、該ドリフト層の上に設けられた第２導電型のウェル層と、該ウェル層の上かつ該ゲート配線と該ゲートパッドの直下に設けられた高不純物濃度領域と、を備え、該高不純物濃度領域の第１導電型不純物の濃度は、該ドリフト層の第１導電型不純物の濃度より大きく、平面視で該ソース配線と該ゲート配線とが、該ソース電極を囲む１つの枠を提供することを特徴とする。
【０００９】
本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１０】
本発明によれば、ソース配線を大きくすることなく、ゲートパッド等の直下における基板表面にドリフト層より不純物濃度の高い高不純物濃度領域を形成することで、チップ面積に対する有効面積の割合を大きくしつつ、ゲートパッド等の直下の層間絶縁膜の劣化を抑制できる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る半導体装置の平面図である。
【図２】図１のＩ−ＩＩ線における断面図である。
【図３】図１のＩＩＩ−ＩＶ線における断面図である。
【図４】実施の形態２に係る半導体装置の平面図である。
【図５】実施の形態３に係る半導体装置の平面図である。
【図６】図５のＶ−ＶＩ線における断面図である。
【図７】実施の形態１、３の半導体装置のスイッチング損失を比較した表である。
【図８】実施の形態１、３の半導体装置のスイッチング損失を比較した表である。
【図９】実施の形態４に係る半導体装置の平面図である。
【図１０】実施の形態５に係る半導体装置の平面図である。
【図１１】変形例に係る半導体装置の平面図である。
【図１２】実施の形態６に係る半導体装置の平面図である。
【図１３】変形例に係る半導体装置の平面図である。
【図１４】実施の形態７に係る半導体装置の平面図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１は、実施の形態１に係る半導体装置の平面図である。この半導体装置は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）又はＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成された矩形状のチップである。最も外側の四角形はチップの外縁を表す。この半導体装置は、ソース電極１２と、ソース電極１２に接続されたソース配線１４を備えている。ソース配線１４は線状に細長く形成されている。平面視で、ソース配線１４の両端がソース電極１２に接している。
【００１４】
ソース電極１２とソース配線１４によって囲まれる位置にゲートパッド１６が設けられている。ゲートパッド１６にはゲート配線１８が電気的に接続されている。ゲート配線１８は例えばＡｌである。ゲートパッド１６とゲート配線１８は直接接続されておらず、そのことが図１に表現されている。ゲートパッド１６には、ワイヤ又はリードが接続され、そのワイヤ又はリードからゲート電圧を受ける。ゲートパッド１６に印加されたゲート電圧は、ゲート配線１８を介して、ソース電極１２の下にある複数のゲート電極に印加される。
【００１５】
平面視では、ソース配線１４とゲート配線１８とが、ソース電極１２を囲む１つの枠を提供している。言い換えると、ゲートパッド１６とチップ外縁の間にソース配線１４があり、ソース電極１２とチップ外縁の間にゲート配線１８がある。ソース電極１２とソース配線１４はゲートパッド１６を囲み、ゲート配線１８を囲まない。ソース電極１２は平面視でゲートパッド１６の一部と対向し、ソース配線１４は平面視でソース電極１２に対向せずゲートパッド１６の一部と対向する。
【００１６】
図２は、図１のＩ−ＩＩ線における断面図である。基板１９は、例えばシリコン又はワイドバンドギャップ半導体である。ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドである。基板１９は、ｎ型基板２０を備えている。ｎ型基板２０の下にはｎ＋型のドレイン層５０が設けられ、ｎ型基板２０の上にはｎ−型のドリフト層２２が設けられている。ドリフト層２２の上には、ｐ型のウェル層２４と、終端構造２６が設けられている。終端構造２６はガードリング又はフィールドリミティングプレートなどの電界緩和構造である。
【００１７】
ウェル層２４の上かつゲート配線１８の直下にｎ＋＋型の高不純物濃度領域２８が設けられている。高不純物濃度領域２８のｎ型不純物の濃度は、ドリフト層２２のｎ型不純物の濃度より大きい。一例によれば、ゲート配線１８の直下全体に高不純物濃度領域２８を形成し得る。例えば基板１９を炭化珪素とした場合、ｎ型不純物として窒素、リン又はこれらの両方を含む高不純物濃度領域２８を提供し得る。高不純物濃度領域２８の不純物濃度は例えば１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。一例によれば、高不純物濃度領域２８のｎ型不純物濃度を、ウェル層２４のｐ型不純物濃度より高くすることができる。ウェル層２４の中にはｎ＋型のソース３０が形成されている。前述の高不純物濃度領域２８とソース３０に接して基板１９の上面側にｐ型のコンタクト３２が形成されている。
【００１８】
基板１９の上面には層間絶縁膜４０が設けられている。層間絶縁膜４０は例えば酸化膜又は窒化膜である。別の例によれば、層間絶縁膜４０はＳｉＯＮ又はＡｌ２Ｏ３とすることができる。ソース電極１２は層間絶縁膜４０の上に設けられている。ソース電極１２は層間絶縁膜４０の貫通孔を通じてコンタクト３２に接する。ゲート配線１８も層間絶縁膜４０の上に設けられている。ゲート配線１８は層間絶縁膜４０の中に設けられたポリシリコン４２に接している。
【００１９】
図３は、図１のＩＩＩ−ＩＶ線における断面図である。ゲートパッド１６は層間絶縁膜４０の上に設けられている。ゲートパッド１６は層間絶縁膜４０の中に設けられたポリシリコン４２に接している。そのため、ゲートパッド１６とゲート配線１８はポリシリコン４２によって電気的に接続されている。
【００２０】
ソース配線１４は層間絶縁膜４０の上に設けられている。ソース配線１４は層間絶縁膜４０の貫通孔を通じてコンタクト３２に接している。ウェル層２４の上かつゲートパッド１６の直下に高不純物濃度領域２８が設けられている。一例によれば、ゲートパッド１６の直下全体に高不純物濃度領域２８を形成し得る。
【００２１】
実施の形態１に係る半導体装置では、ゲート配線１８とゲートパッド１６の直下にシート抵抗値の低い高不純物濃度領域２８を設けたので、これらの領域の発生電圧を抑制できる。そのため、高いｄＶ／ｄｔが生じる高速スイッチングでも装置のダメージを少なくできる。また、ソース配線１４はゲートパッド１６に対向する部分にだけ設けたので、ソース配線をゲート配線の周囲に設ける場合と比べて、チップ面積に対する有効面積を増大させ低オン抵抗化できる。
【００２２】
実施の形態１の半導体装置はその特徴を失わない範囲で様々な変形が可能である。ｎ型を第１導電型とし、ｐ型を第２導電型としたときに、第１導電型と第２導電型を反転させてもよい。そのような導電型の反転によって高不純物濃度領域２８をｐ型の領域とするときには、ｐ型不純物としてアルミニウム、ホウ素又はこれらの両方を含む高不純物濃度領域２８を提供し得る。以下の実施の形態にかかる半導体装置は、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。
【００２３】
実施の形態２．
図４は、実施の形態２に係る半導体装置の平面図である。ゲートパッド１６がソース電極１２のコーナーに設けられている。ゲートパッド１６をソース電極１２のコーナーに設けると、そうしない場合と比べて、チップ面積に対する有効面積の増大が可能となる。
【００２４】
実施の形態３．
図５は、実施の形態３に係る半導体装置の平面図である。ゲート配線１８ａの一端がゲートパッド１６に接している。ゲート配線１８ａの別の端部はゲートパッド１６に接しない。線状に形成されたソース配線１４ａは、一端がソース電極１２に接し、別の端部はソース電極１２に接しない。ソース配線１４ａの別の端部とソース電極１２との間隙において、ゲート配線１８ａとゲートパッド１６が接続される。一例によれば、ゲート配線１８ａはゲートパッド１６の端に接する。そうすることで、ソース配線１４ａとゲートパッド１６の対向部分を大きくできる。
【００２５】
ソース配線１４ａとソース電極１２によってゲートパッド１６の大部分が囲まれるが、前述したソース配線１４ａとソース電極１２の間隙があるため、ソース配線１４ａとソース電極１２はゲートパッド１６の一部を囲まない。図５におけるＩ−ＩＩ線の断面図は図２と同じであり、図５におけるＩＩＩ−ＩＶ線の断面図は図３と同じである。
【００２６】
図６は、図５のＶ−ＶＩ線における断面図である。ゲート配線１８ａとゲートパッド１６の直下における基板には高不純物濃度領域２８がある。これにより、ゲート配線１８ａとゲートパッド１６の直下の発生電圧を抑制しつつ、ゲート抵抗を低減できる。すなわち、低スイッチング損失で高速スイッチングが可能となる。
【００２７】
図７、８は、実施の形態１、３の半導体装置のスイッチング損失を比較した表である。パターンＡは実施の形態１の半導体装置で得られた結果を示し、パターンＢは実施の形態３の半導体装置で得られた結果を示す。オン時のＶＧＳは１８Ｖであり、オフ時のＶＧＳは０Ｖとした。ジャンクション温度Ｔｊは１５０℃とした。ドレインソース電流Ｉｄｓは３０Ａとした。図７、８から、ゲート配線１８ａとゲートパッド１６を直接つなぐパターンＢにおいてスイッチング損失を低減できることが分かる。
【００２８】
実施の形態４．
図９は、実施の形態４に係る半導体装置の平面図である。この半導体装置は、実施の形態３の構成と類似するが、ゲートパッド１６がソース電極１２のコーナーに設けられた点で実施の形態３と異なる。ゲートパッド１６をソース電極１２のコーナーに設けることは、そうしない場合と比べて、チップ面積に対する有効面積の増大を可能とする。
【００２９】
実施の形態５．
図１０は、実施の形態５に係る半導体装置の平面図である。この半導体装置は、電流センスパッド６０を備えている。電流センスパッド６０は、基板１９の上に層間絶縁膜を介して設けられ、基板１９の主電流の一部が流れるパッドである。ソース電極１２には線状のソース延長部１４ｂが接続されている。ソース延長部１４ｂはソース電極１２と同様に基板の上に設けられる。ソース延長部１４ｂの直下には前述の高不純物濃度領域を設けることができる。ソース延長部１４ｂは平面視でソース電極１２に対向せず、電流センスパッド６０の一部に対向する。これによって、電流センスパッド６０は、ソース電極１２とソース延長部１４ｂによって囲まれている。
【００３０】
上述の構成によって、高ｄＶ／ｄｔが生じる高速スイッチング時に、電流センスパッド６０の直下の層間絶縁膜４０が劣化するリスクを少なくできる。なお、ゲート配線１８ｂはそれに近接するゲート電極に電圧を印加するために設けられている。
【００３１】
図１１は、変形例に係る半導体装置の平面図である。この例では、ゲートパッド１６がソース電極１２の非角部に設けられ、電流センスパッド６０がソース電極１２の角部に設けられるため、ゲートパッド１６と電流センスパッド６０の距離が近い。そこで、図１１に示すとおり、ソース配線１４ａとソース延長部１４ｂを一続きに形成することとした。
【００３２】
半導体装置に、電流センスパッド６０に代えて、温度センスパッドを設けてもよい。温度センスパッドは基板の上に層間絶縁膜を介して設けられる。この場合、基板に温度センスダイオードを形成し、その温度センスダイオードに温度センスパッドを接続する。そのような温度センスパッドを有する構成の平面図は、図１０、１１の電流センスパッド６０を温度センスパッドに置きかえるだけで得られる。この場合、ソース延長部１４ｂは、平面視でソース電極１２に対向せず、温度センスパッドの一部に対向し、層間絶縁膜が劣化するリスクを少なくできる。
【００３３】
実施形態６．
図１２は、実施の形態６に係る半導体装置の平面図である。ゲートパッド１６にゲートライナー７０が接続されている。ゲートライナー７０は基板の中に平行に複数設けられたゲート電極と電気的に接続される。ゲートライナー７０の材料は例えばＡｌである。ゲートライナー７０の直下に層間絶縁膜を介して前述の高不純物濃度領域が設けられている。したがって、ゲートパッド１６、ゲート配線１８ａ及びゲートライナー７０の直下に高不純物濃度領域が提供されている。これにより、ゲートパッド１６、ゲート配線１８ａ及びゲートライナー７０の直下の発生電圧を抑制しつつ、ゲート抵抗を低減できる。
【００３４】
図１３は、変形例に係る半導体装置の平面図である。図１３の半導体装置は、実施の形態５で説明した電流センスパッド６０とソース延長部１４ｂを備える。この場合、上記の電圧抑制効果に加えて、電流センスパッド６０の直下の層間絶縁膜が劣化するリスクを少なくできる。
【００３５】
実施の形態７．
図１４は、実施の形態７に係る半導体装置の平面図である。ゲートパッド１６は一辺が４００μｍ以下の四角形となっている。ソース電極１２は平面視でゲートパッドの一部と対向する。ゲート配線１８ｃは平面視でソース電極１２の全体を囲み、ゲートパッド１６に接する。具体的には、ゲート配線１８ｃの一端がゲートパッド１６の右上部分に接し、ゲート配線１８ｃの別の端部がゲートパッド１６の左下部分に接している。ウェル層の上かつゲートパッド１６の直下に高不純物濃度領域が設けられている。
【００３６】
実施形態７に係る半導体装置ではソース配線はない。一辺が４００μｍ以下と小さいゲートパッド１６の場合、ソース配線をゲートパッドに対向させなくてもゲートパッド直下での層間絶縁膜の劣化を抑制できる。具体的には、ｄＶ／ｄｔ≦１５０ｋＶ／μｓ程度の高速スイッチング条件下においては、ソース配線をゲートパッドに対向させる必要がない。そこで、実施の形態７では、ゲートパッド１６とゲート配線１８ｃを直接接続することでゲート抵抗を小さくし、ソース配線を廃止することでチップ面積に対する有効面積を増大できる。なお、ここまでの実施の形態で説明した半導体装置の特徴は組み合わせて用いてもよい。
【符号の説明】
【００３７】
１２  ソース電極、  １４  ソース配線、  １６  ゲートパッド、  １８  ゲート配線、  １９  基板、  ２８  高不純物濃度領域
【図１】
2020155704.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2020155704.tif 000011
【図１０】
2020155704.tif 000012
【図１１】
2020155704.tif 000013
【図１２】
2020155704.tif 000014
【図１３】
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【図１４】
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