(57)【要約】【課題】消去動作の速度向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、基体部と積層体と第２導電層と柱状体とを備える。前記柱状体は、半導体ボディと電荷蓄積膜とを備える。前記半導体ボディは、第１領域と、第２領域とを有する。前記第１領域は、前記半導体ボディと前記第１半導体部との接続部から前記第２導電層内に至る。前記第１領域は、不純物がドープされている。前記第２領域は、前記第１領域と比べて前記積層体の近くに位置し少なくとも一部が前記第２導電層内に存在する。前記第２領域は、前記不純物を含まない又は前記第１領域と比べて前記不純物の濃度が小さい。前記第２導電層内における前記半導体ボディの第１外径は、前記積層体の前記第２導電層に接した第１面における前記半導体ボディの第２外径よりも大きい。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１半導体部を含む基体部と、
第１方向に交互に積層された複数の第１導電層及び複数の絶縁層を含む積層体と、
前記基体部と前記積層体との間に位置する第２導電層と、
前記積層体内及び前記基体部内に亘って設けられ、半導体ボディと電荷蓄積膜とを内側から順に含む柱状体と、を備え、
前記半導体ボディは、前記半導体ボディと前記第１半導体部との接続部から前記第２導電層内に至るとともに不純物がドープされた第１領域と、前記第１領域と比べて前記積層体の近くに位置し少なくとも一部が前記第２導電層に対向する位置に存在するとともに前記不純物を含まない又は前記第１領域と比べて前記不純物の濃度が低い第２領域とを有し、
前記第２導電層内における前記半導体ボディの第１外径は、前記積層体の前記第２導電層に接した第１面における前記半導体ボディの第２外径よりも大きい、半導体記憶装置。
【請求項２】
前記第１外径は、前記基体部の前記第２導電層に接した第２面における前記半導体ボディの第３外径よりも大きい、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２導電層内における前記半導体ボディは、前記第１方向の途中で最大外径をなし、
前記半導体ボディの外径は、前記第２外径及び前記第３外径から前記最大外径に向って広がる、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１領域と前記第２領域との間に、不純物濃度が１×１０１９ｃｍ−３以上１×１０２０ｃｍ−３未満である第３領域を有する、請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第２導電層内における前記半導体ボディは、前記第３領域内において、最大外径をなす、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１領域は、前記接続部から前記第２領域に向って不純物濃度が徐々に低くなる、請求項１〜５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記半導体ボディは、前記不純物と共にゲルマニウムを含む、請求項１〜６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記第１半導体部が、前記積層体から遠い位置から第１半導体層、第２半導体層、第３半導体層を順に有し、
前記第１半導体層、前記第２半導体層及び前記第３半導体層は、前記第１方向と交差する第２方向にそれぞれ延び、
前記第２半導体層は、前記半導体ボディと接続する、請求項１〜７のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９５２０４０７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、消去動作の速度向上を図ることができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基体部と、積層体と、第２導電層と、柱状体と、を備える。前記基体部は、第１半導体部を含む。前記積層体は、第１方向に交互に積層された複数の第１導電層及び複数の絶縁層を含む。前記第２導電層は、前記基体部と前記積層体との間に位置する。前記柱状体は、前記積層体内及び前記基体部内に亘って設けられている。前記柱状体は、半導体ボディと電荷蓄積膜とを内側から順に含む。前記半導体ボディは、第１領域と第２領域とを有する。前記第１領域は、前記半導体ボディと前記第１半導体部との接続部から前記第２導電層内に至る。前記第１領域は、不純物がドープされている。前記第２領域は、前記第１領域と比べて前記積層体の近くに位置し少なくとも一部が前記第２導電層内に存在する。前記第２領域は、前記不純物を含まない又は前記第１領域と比べて前記不純物の濃度が小さい。前記第２導電層内における前記半導体ボディの第１外径は、前記積層体の前記第２導電層に接した第１面における前記半導体ボディの第２外径よりも大きい。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態にかかる半導体記憶装置を示す斜視図。
【図２】第１実施形態にかかる半導体記憶装置を示す断面図。
【図３】第１実施形態にかかる半導体記憶装置の積層体を示す平面図。
【図４】第１実施形態にかかる半導体記憶装置の柱状体の近傍を拡大した断面図。
【図５】第１実施形態にかかる半導体記憶装置の柱状体の近傍を拡大した断面図。
【図６】第１実施形態にかかる半導体記憶装置の柱状体、第１半導体部、第２導電層を拡大した断面図。
【図７】第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
【図８】第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
【図９】第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
【図１０】第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
【図１１】第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
【図１２】第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
【図１３】第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
【図１４】第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
【図１５】第１実施形態の第１変形例にかかる半導体記憶装置の柱状体、第１半導体部、第２導電層を拡大した断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。本明細書において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。「Ａ方向」は任意の方向である。
【０００８】
また先に、Ｘ方向、Ｙ方向、＋Ｚ方向、−Ｚ方向について定義する。Ｘ方向及びＹ方向は、後述する基体部１の表面と略平行な方向である（図１参照）。Ｘ方向は、後述するスリットＳＴが延びている方向である。Ｙ方向は、Ｘ方向と交差する（例えば略直交する）方向である。Ｚ方向は、Ｘ方向及びＹ方向と交差する（例えば略直交する）方向である。＋Ｚ方向は、後述する基体部１から積層体２へ向かう方向である（図１参照）。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では、「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、＋Ｚ方向は、「第１方向」の一例である。Ｘ方向は、「第２方向」の一例である。
【０００９】
（第１実施形態）
第１実施形態にかかる半導体記憶装置１００ａについて説明する。図１は、第１実施形態にかかる半導体記憶装置１００ａを示す斜視図である。図２は、第１実施形態にかかる半導体記憶装置１００ａを示す断面図である。半導体記憶装置１００ａは、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
【００１０】
半導体記憶装置１００ａは、例えば、基体部１と、積層体２と、第２導電層３と、複数の柱状体ＣＬと、を含む。
【００１１】
基体部１は、例えば、基板１０、層間絶縁膜１１、第３導電層１２、第１半導体部１３及び絶縁膜１４を含む。層間絶縁膜１１は、基板１０上に設けられている。第３導電層１２は、層間絶縁膜１１上に設けられている。第１半導体部１３は、第３導電層１２上に設けられている。絶縁膜１４は、第１半導体部１３上に設けられている。
【００１２】
基板１０は半導体基板であり、半導体基板上には周辺回路が配置されている。例えば、基板１０はシリコン基板である。基板１０の表面領域には、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む。素子分離領域１０ｉは、アクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース領域及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性の半導体記憶装置の周辺回路の一部である。
【００１３】
層間絶縁膜１１は、例えばシリコン酸化膜を含む絶縁膜である。層間絶縁膜１１は、トランジスタＴｒを絶縁する。層間絶縁膜１１内には配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続されている。第３導電層１２は、導電性金属、金属シリサイド、または不純物をドープしたポリシリコンなど、種々の導電材料を含む。導電性金属としては例えばタングステン、金属シリサイドとしては例えばタングステンシリサイドである。
【００１４】
第１半導体部１３は、例えばｎ型の半導体である。第１半導体部１３は、例えば、不純物としてリンがドープされたシリコンである。シリコンの一部は、ゲルマニウムに置換されていてもよい。
【００１５】
第１半導体部１３は、第１半導体層１３１、第２半導体層１３２及び第３半導体層１３３を含む（図２参照）。第１半導体層１３１は、第３導電層１２上に設けられている。第２半導体層１３２は、第１半導体層１３１上に設けられている。第３半導体層１３３は、第２半導体層１３２上に設けられている。第１半導体層１３１は、例えばｎ型の半導体である。第１半導体層１３１は、例えば、不純物がドープされたポリシリコンである。第２半導体層１３２は、後述する柱状体ＣＬの半導体ボディ２１０と接続する。第２半導体層１３２は、ＸＹ平面において、メモリ膜２２０が除去された部分の周囲を囲む。第２半導体層１３２は、例えばｎ型の半導体である。第２半導体層１３２は、例えば不純物がドープされたエピタキシャル膜である。第３半導体層１３３は、例えばｎ型又はノンドープの半導体である。
【００１６】
絶縁膜１４は、例えばシリコン酸化物を含む。絶縁膜１４は、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。金属酸化物としては例えば酸化アルミニウムである。
【００１７】
積層体２は、基体部１とともに第２導電層３を挟む位置にある。積層体２は、Ｚ方向に複数の導電層（第１導電層）２１と複数の絶縁層２２とを交互に含む。導電層２１は、導電性金属、例えばタングステンや、不純物をドープしたポリシリコンなどを含む。絶縁層２２は、例えばシリコン酸化物を含む。導電層２１と絶縁層２２のそれぞれの積層数は任意である。
【００１８】
複数の導電層２１は、複数のワード線ＷＬと、少なくとも一つのドレイン側選択ゲートＳＧＤとを含む（図１参照）。積層体２の下部の導電層２１は、第２導電層３と共に、ソース側選択ゲートＳＧＳをなしてもよい。複数のワード線ＷＬは、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとの間に位置する。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、積層体２の上部に位置する。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部に位置する。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。
【００１９】
複数の絶縁層２２は、互いに隣り合う複数の導電層２１の間を絶縁する。ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さは、ワード線ＷＬ同士を絶縁する絶縁層２２のＺ方向の厚さより厚くてもよい。積層体２の最上層の絶縁層２２の上にカバー絶縁膜をさらに設けてもよい。カバー絶縁膜は、例えばシリコン酸化物を含む。
【００２０】
ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤは直列に接続されている。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列接続された構造を、“メモリストリングス”又は“ＮＡＮＤストリングス”と呼ぶ。メモリストリングは、コンタクトＣｂを介してビット線ＢＬに接続される。コンタクトＣｂは、柱状体ＣＬとビット線ＢＬとを繋ぐ導電体である。ビット線ＢＬは、積層体２の上方で、Ｙ方向に延びている。
【００２１】
図３は、第１実施形態にかかる半導体記憶装置１００ａの積層体２を示す平面図である。積層体２には、複数の深いスリットＳＴと複数の浅いスリットＳＨＥがそれぞれ設けられている。複数の深いスリットＳＴ及び複数の浅いスリットＳＨＥは、それぞれＸ方向に延びている。深いスリットＳＴは、積層体２の上面から基体部１にかけて積層体２を貫通する（図２参照）。深いスリットＳＴ内には、絶縁体４が設けられている。浅いスリットＳＨＥは、積層体２の上端から積層体２のＺ方向の途中まで設けられている（図２参照）。浅いスリットＳＨＥ内には、絶縁体５が設けられている。絶縁体４、５は、例えばシリコン酸化物である。
【００２２】
２つの絶縁体４で挟まれた積層体２の一部分は、ブロック（ＢＬＯＣＫ）と呼ばれる。ブロックは、例えばデータ消去の最小単位である。絶縁体５は、ブロック内に設けられている。絶縁体４と絶縁体５との間の積層体２の一部分は、フィンガーと呼ばれる。ドレイン側選択ゲートＳＧＤは、フィンガーごとに区切られる。データ書き込み及び読み出し時には、ブロック内の１つのフィンガーをドレイン側選択ゲートＳＧＤで選択できる。
【００２３】
積層体２は、階段部分２ｓとメモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２の縁部に位置する。メモリセルアレイ２ｍは、一対の階段部分２ｓによって挟まれている。また階段部分２ｓは、メモリセルアレイ２ｍを囲んでもよい。深いスリットＳＴは、積層体２の第１端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２の第２端の階段部分２ｓに至る。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。
【００２４】
複数の柱状体ＣＬは、メモリセルアレイ２ｍ内に設けられる。各フィンガーからそれぞれ一つずつ選択された複数の柱状体ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに接続される。
【００２５】
複数の柱状体ＣＬは、積層体２内のメモリホールＭＨ内に設けられる（図２参照）。メモリホールＭＨは、積層体２の上端から積層体２内及び第１半導体部１３内に亘って設けられている。ＸＹ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。
【００２６】
図４は、第１実施形態にかかる半導体記憶装置１００ａの柱状体ＣＬの近傍を拡大した断面図である。図５は、第１実施形態にかかる半導体記憶装置１００ａの柱状体ＣＬの近傍を拡大したＸＹ平面における断面図である。複数の柱状体ＣＬは、それぞれ半導体ボディ２１０、メモリ膜２２０及びコア部２３０を含む。
【００２７】
半導体ボディ２１０は、Ｚ方向に延び、底を有する筒状である。半導体ボディ２１０は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルである。チャネルは、ソース側とドレイン側との間におけるキャリアの流路である。
【００２８】
メモリ膜２２０は、Ｚ方向に延び、メモリホールＭＨの内壁と半導体ボディ２１０の外壁との間に位置する。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷蓄積膜２２２及びトンネル絶縁膜２２３を含む。メモリ膜２２０の一部は、第２半導体層１３２と接続する位置で除去されている（図６参照）。メモリ膜２２０が除去されることで、半導体ボディ２１０と第２半導体層１３２とが接続される。
【００２９】
カバー絶縁膜２２１は、絶縁層２２と電荷蓄積膜２２２との間に位置する。カバー絶縁膜２２１は、例えばシリコン酸化物を含む。カバー絶縁膜２２１は、加工時に電荷蓄積膜２２２をエッチングから保護する。カバー絶縁膜２２１は、なくてもよいし、導電層２１と電荷蓄積膜２２２との間に一部残して、ブロック絶縁膜として使うこともできる。
【００３０】
電荷蓄積膜２２２は、導電層２１及び絶縁層２２とトンネル絶縁膜２２３との間に位置する。電荷蓄積膜２２２は、例えばシリコン窒化物を含む。電荷蓄積膜２２２と複数の導電層２１との交差部分のそれぞれはトランジスタとして機能する。電荷蓄積膜２２２と複数の導電層２１とが交差する電荷蓄積部内の電荷の有無、又は、蓄積された電荷量によって、メモリセルＭＣはデータを保持する。電荷蓄積膜２２２は、一つの導電層２１と半導体ボディ２１０との間において周りを絶縁材料で囲まれた導電性材料としたフローティングゲート構造であってもよい。
【００３１】
トンネル絶縁膜２２３は、電荷蓄積膜２２２と半導体ボディ２１０との間に位置する。トンネル絶縁膜２２３は、例えばシリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積膜２２２との間の電位障壁である。
【００３２】
コア部２３０は、半導体ボディ２１０の内部に埋め込まれている。コア部２３０の形状は柱状である。コア部２３０は、例えばシリコン酸化物を含む。
【００３３】
また図４に示すように、積層体２の導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、ブロック絶縁膜２１ａ、バリア膜２１ｂを有してもよい。ブロック絶縁膜２１ａは、バックトンネリングを抑制する。バックトンネリングは、導電層２１からメモリ膜２２０への電荷が戻る現象である。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの間の密着性を向上させる。ブロック絶縁膜２１ａは、例えばシリコン酸化膜又は金属酸化物膜である。金属酸化物の一例は、アルミニウム酸化物である。バリア膜２１ｂは、例えば導電層２１がタングステンの場合、一例として窒化チタンとチタンとの積層構造膜である。
【００３４】
第２導電層３は、基体部１と積層体２との間に位置する（図２参照）。第２導電層３は、積層体２の最下面の絶縁層２２と絶縁膜１４との間に位置する。第２導電層３は、例えば金属又は半導体である。第２導電層３に用いられる金属は、例えば、タングステンである。第２導電層３に用いられる半導体は、例えば、リンがドープされたシリコンである。第２導電層３は、柱状体ＣＬに電圧を印加し、半導体ボディ２１０内に正孔を発生させる。第２導電層３は、ソース側選択ゲートＳＧＳとして機能する。
【００３５】
図６は、第１実施形態にかかる半導体記憶装置１００ａの柱状体ＣＬ、第１半導体部１３、第２導電層３を拡大した断面図である。
【００３６】
半導体ボディ２１０の第１外径ｄ１は、第２外径ｄ２よりも大きい。
第１外径ｄ１は、第２導電層３内における半導体ボディ２１０の外径である。第１外径ｄ１は、例えば、第２導電層３内における半導体ボディ２１０の最大径である。
第２外径ｄ２は、積層体２の第１面２ａにおける半導体ボディ２１０の外径である。第１面２ａは、積層体２の第２導電層３に接した面である。例えば、第１面２ａは、積層体２に含まれる複数の絶縁層２２のなかで前記第２導電層３に最も近い絶縁層２２の表面であって、前記第２導電層３に面した表面である。
ＸＹ面における半導体ボディ２１０の形状が円形ではない場合、または、半導体ボディ２１０の外周が連続しない場合は、ＸＹ面における半導体ボディ２１０の外接円の径が、半導体ボディ２１０の外径となる。
第１外径ｄ１は、第２外径ｄ２と比べて、例えば、第２外径ｄ２の１０％以上大きく、ある一例では、第２外径ｄ２の２０％以上大きく、さらにある一例では、第２外径ｄ２の３０％以上大きい。
【００３７】
半導体ボディ２１０の第１外径ｄ１は、第３外径ｄ３よりも大きい。
第３外径ｄ３は、基体部１の第２面１ａにおける半導体ボディ２１０の外径である。第２面１ａは、基体部１の第２導電層３に接した面である。例えば、第２面１ａは、基体部１に含まれる絶縁膜１４の表面であって、前記第２導電層３に面した表面である。
第１外径ｄ１は、第３外径ｄ３と比べて、例えば、第３外径ｄ３の１０％以上大きく、ある一例では、第３外径ｄ３の２０％以上大きく、さらにある一例では、第３外径ｄ３の３０％以上大きい。
【００３８】
図６に示す半導体ボディ２１０の外径は、第２導電層３内において、変化している。例えば、第２導電層３内における半導体ボディ２１０は、第２導電層３のＺ方向の途中の位置で半導体ボディ２１０の最大外径をなす。半導体ボディ２１０は、例えば、第２外径ｄ２から第１外径ｄ１に向かって広がり、第３外径ｄ３から第１外径ｄ１に向かって広がる。半導体ボディ２１０の外径は、第２外径ｄ２から第３外径ｄ３に向かって連続的に変化し、第１外径ｄ１で半導体ボディ２１０の最大外径となる。第２導電層３に囲まれる位置において、半導体ボディ２１０の側面は、外側に向かって凸形状となる。半導体ボディ２１０の側面は、外側に向って屈曲しても湾曲してもよい。外側に向かう方向とは、柱状体ＣＬのコア部２３０からメモリ膜２２０に向かう方向である。
【００３９】
上述のように、柱状体ＣＬは、半導体ボディ２１０の外側にメモリ膜２２０を含む。メモリ膜２２０の各層の膜厚は、Ｚ方向において略同一である。柱状体ＣＬの外側面は、半導体ボディ２１０の外側面の形状を反映する。
【００４０】
柱状体ＣＬの第１外径Ｄ１は、第２外径Ｄ２よりも大きい。第１外径Ｄ１は、第２導電層３内における柱状体ＣＬの外径である。第１外径Ｄ１は、例えば、第２導電層３内において柱状体ＣＬの外径が最大となる位置における柱状体ＣＬの外径である。第２径Ｄ２は、積層体２の第１面２ａにおける柱状体ＣＬの外径である。ＸＹ面における柱状体ＣＬの形状が円形ではない場合、または、柱状体ＣＬの外周が連続でない場合は、柱状体ＣＬの外径は、ＸＹ面における柱状体ＣＬの外接円の外径を意味する。
【００４１】
柱状体ＣＬの第１外径Ｄ１は、第３外径Ｄ３よりも大きい。第３外径Ｄ３は、基体部１の第２面１ａにおける柱状体ＣＬの外径である。
【００４２】
図６に示す柱状体ＣＬの外径は、第２導電層３内において、変化している。例えば、第２導電層３内における柱状体ＣＬの外径は、第２外径Ｄ２から第１外径Ｄ１に向かって広がり、第３外径Ｄ３から第１外径Ｄ１に向かって広がる。柱状体ＣＬの外径は、第２外径Ｄ２から第３外径Ｄ３に向かって連続的に変化し、第１外径Ｄ１で最大値となる。第２導電層３に囲まれる位置において、柱状体ＣＬの側面は、外側に向かって凸形状となる。柱状体ＣＬの側面は、外側に向って屈曲しても湾曲してもよい。
【００４３】
また半導体ボディ２１０は、第１領域２１０Ａと第２領域２１０Ｂと第３領域２１０Ｃとを有する。
【００４４】
第１領域２１０Ａは、半導体ボディ２１０の下部にある。第１領域２１０Ａは、半導体ボディ２１０と第１半導体部１３との接続部１３２ａから第２導電層３に対向する位置に至る。第１領域２１０Ａは、不純物としてリンを含む。また第１領域２１０Ａは、リンと共に、ゲルマニウムを含んでいてもよい。例えば、第１領域２１０Ａは、ｎ＋型半導体であり、不純物濃度は１×１０２０ｃｍ−３以上である。
【００４５】
第２領域２１０Ｂは、第１領域２１０Ａと比べて積層体２の近くに位置し少なくとも一部が第２導電層３に対向する位置に存在する。第２領域２１０Ｂは、不純物を含まない又は第１領域２１０Ａと比べて不純物の濃度が低い。例えば、第２領域２１０Ｂは、真正半導体又はｎ型半導体であり、不純物濃度は１×１０１９未満である。
【００４６】
第３領域２１０Ｃは、第１領域２１０Ａと第２領域２１０Ｂとの間にある。第３領域２１０Ｃは、第２導電層３内に存在する。第３領域２１０Ｃの、不純物濃度は１×１０１９ｃｍ−３以上１×１０２０ｃｍ−３未満である。第２導電層３内における半導体ボディ２１０は、例えば、第３領域２１０Ｃ内で最大外径をなす。
【００４７】
第１領域２１０Ａの不純物濃度は、＋Ｚ方向に進むに従い不純物濃度が徐々に低くなる。第１領域２１０Ａの不純物は、第１半導体部１３から拡散したものである。第１領域２１０Ａの不純物濃度は、第１半導体部１３との接続部１３２ａで最も高く、＋Ｚ方向に進むに従い低くなる。
【００４８】
次いで、第１実施形態にかかる半導体記憶装置１００ａの製造方法について説明する。以下の図７〜図１４は、第１実施形態にかかる半導体記憶装置１００ａの製造方法の一例を説明するための断面図である。
【００４９】
まず基板１０内に素子分離領域１０ｉを形成し、トランジスタＴｒをアクティブエリアＡＡ内に形成する（図１参照）。トランジスタＴｒは、公知の方法で作製できる。
【００５０】
基板１０上に、層間絶縁膜１１、第３導電層１２を順に積層する（図７参照）。図７〜図１４では、層間絶縁膜１１の上部のみを図示し、基板１０、トランジスタＴｒ等を省略する。層間絶縁膜１１内には、配線１１ａ等が形成されている。
【００５１】
次いで、第３導電層１２上に、第１半導体層１３１、第１中間膜１３ａ、第１犠牲膜１３ｂ、第２中間膜１３ｃ、第３半導体層１３３、絶縁膜１４を順に積層する。第１半導体層１３１は、例えば、ｎ型のドープシリコンを含む。第１半導体層１３１には、例えば、不純物としてリンをドープする。第１半導体層１３１は、例えば、ゲルマニウムをドープすることで、シリコンの一部をゲルマニウムで置換してもよい。第１中間膜１３ａ及び第２中間膜１３ｃは、例えば、シリコン酸化物を含む。第１犠牲膜１３ｂ及び第３半導体層１３３は、例えば、ｐ型のドープシリコン、ｎ型のドープシリコン又はノンドープシリコンを含む。絶縁膜１４は、例えばシリコン酸化物又は金属酸化物を含む。図７に示すように、製造中における基体部１’が得られる。
【００５２】
絶縁膜１４上に、第２導電層３を形成する（図８参照）。第２導電層３は、例えばｎ型のドープシリコンを含む。次いで、絶縁層２２及び第２犠牲膜２３を、絶縁層２２、第２犠牲膜２３の順で、第２導電層３に近い位置から交互に積層する。絶縁層２２は、例えばシリコン酸化物を含み、第２犠牲膜２３は、例えばシリコン窒化物を含む。図８に示すように、絶縁層２２と第２犠牲膜２３は、製造中における積層体２’となる。
【００５３】
積層体２’から基体部１’に亘って、メモリホールＭＨを形成する（図９参照）。メモリホールＭＨは、エッチングにより作製する。まず積層体２’の上面から第２導電層３まで異方性エッチングする。異方性エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）を用いる。次いで、エッチングガスを変更してさらにエッチングを行う。エッチングガスは、シリコン酸化物や金属性酸化物と比較してシリコンをより早くエッチングできるエッチャントに変更する。第２導電層３内のメモリホールＭＨの径は、例えば、エッチングガスを変更すること、及び、第２導電層３内におけるメモリホールＭＨの内壁を酸化すること、により第２導電層３内で広がる。メモリホールＭＨは、積層体２’の上面から第１半導体層１３１の途中まで至る。
【００５４】
メモリホールＭＨ内にメモリ膜２２０、半導体ボディ２１０、コア部２３０を順に形成する（図１０参照）。メモリ膜２２０は、シリコン窒化物及びシリコン酸化物を含む。半導体ボディ２１０は、ノンドープシリコン又はｎ型のドープシリコンを含む。コア部２３０は、シリコン酸化物を含む。メモリホールＭＨは、メモリ膜２２０、半導体ボディ２１０及びコア部２３０で埋められ、柱状体ＣＬが形成される。
【００５５】
積層体２’から基体部１’に亘って、深いスリットＳＴを形成する（図１１参照）。深いスリットＳＴは、異方性エッチングにより形成する。深いスリットＳＴは、積層体２’の上面から第１犠牲膜１３ｂまで至る。深いスリットＳＴの側壁上には、第１ストッパ膜３ｓを形成する。第１ストッパ膜３ｓは、例えばシリコン窒化膜である。
【００５６】
深いスリットＳＴを介して第１犠牲膜１３ｂを等方性エッチングする（図１２参照）。第１犠牲膜１３ｂは、等方性エッチングにより除去される。等方性エッチングは、シリコン酸化物及びシリコン窒化物と比較して、ｎ型のドープシリコン又はノンドープシリコンをより早くエッチングできるエッチャントを用いて行う。
【００５７】
次いで、深いスリットＳＴを介して、メモリ膜２２０の一部を除去する。メモリ膜２２０の一部は、等方性エッチングにより除去される。メモリ膜２２０は、第１犠牲膜１３ｂが除去され、露出した部分が除去される。メモリ膜２２０のエッチングは、シリコン窒化物と比較して、シリコン酸化物をより早くエッチングできるエッチャントを用いて行う。メモリ膜２２０と同時に、第１中間膜１３ａ及び第２中間膜１３ｃが除去される。第１半導体層１３１と第３半導体層１３３との間には、第１空間Ｓ１が形成される。
【００５８】
深いスリットＳＴを介して、第１空間Ｓ１内を半導体で埋め込む（図１３参照）。第１空間Ｓ１内には、第２半導体層１３２が形成される。第２半導体層１３２は、例えば、ｎ型のドープシリコンである。第２半導体層１３２を設けることで、基体部１’は基体部１となる。
【００５９】
次いで、第２犠牲膜２３を導電層２１に置換する（図１４参照）。まず深いスリットＳＴを介して、第１ストッパ膜３ｓ及び第２犠牲膜２３を除去する。第１ストッパ膜３ｓ及び第２犠牲膜２３は、等方性エッチングにより除去される。等方性エッチングは、シリコン酸化物及びポリシリコンと比較してシリコン窒化物をより早くエッチングできるエッチャントを用いる。その後、第２犠牲膜２３が除去された部分を導電物で埋め込み、導電層２１を形成する。導電層２１は、例えばタングステンを含む。導電層２１を設けることで、積層体２’は積層体２となる。
【００６０】
次いで、深いスリットＳＴを絶縁体４で埋め込む。また積層体２の途中まで浅いスリットＳＨＥを形成し、浅いスリットＳＨＥを絶縁体５で埋め込む。絶縁体４及び絶縁体５は、シリコン酸化物を含む。浅いスリットＳＨＥは、異方性エッチングで形成する。
【００６１】
以上の工程により、図２に示す半導体記憶装置１００ａが作製される。作製した半導体記憶装置１００ａは、後工程で加熱される。第１半導体層１３２にドープされた不純物は、加熱により半導体ボディ２１０に拡散する。第１半導体層１３２をなすシリコンの一部をゲルマニウムで置換した場合は、ゲルマニウムも加熱により半導体ボディ２１０に拡散する。半導体ボディ２１０の第１領域２１０Ａは、例えば、加熱による熱拡散により形成される。ここで示した製造工程は一例であり、各工程の間にその他の工程を挿入してもよい。
【００６２】
第１実施形態にかかる半導体記憶装置１００ａによれば、データの消去動作の速度向上を図ることができる。半導体記憶装置１００ａは、電荷蓄積部に蓄積された電荷によりデータを記憶する。電荷蓄積部にホールが注入されるとデータが消去される。ホールは、半導体ボディ２１０から電荷蓄積部に供給される。
【００６３】
半導体ボディ２１０は、ゲート誘導ドレインリーク（GIDL:Gate-Induced Drain Leakage）によりホールを生み出す。ＧＩＤＬは、ドレインとゲートに逆方向の電圧を印加した際に生じる。柱状体ＣＬと第２導電層３に逆方向の電圧を印加することで、ホールが発生する。柱状体ＣＬ内にホールが十分蓄積されると、データが消去される。ＧＩＤＬによるホールの発生量が少ないと、データの消去に時間がかかる。
【００６４】
第２導電層３に電圧を印加すると、半導体ボディ２１０でＧＩＤＬが生じ、ホールが発生する。換言すると、ホールは、第２導電層３に囲まれた半導体ボディ２１０内で生じる。図６に示すように、半導体ボディ２１０の外径は、第２導電層３に囲まれる位置において広い。ＸＹ平面における半導体ボディ２１０の断面積が広がると、半導体ボディ２１０におけるホールの発生量が増加する。ホールの発生量が増加すると、柱状体ＣＬ内にホールが十分蓄積されるまでの時間が短くなる。半導体ボディ２１０から柱状体ＣＬのそれぞれの電荷蓄積部にホールが早く供給され、データの消去動作の速度がより向上する。
【００６５】
ＧＩＤＬは、不純物濃度が１×１０１９ｃｍ−３以上１×１０２０ｃｍ−３未満である第３領域２１０Ｃで起こりやすい。第２導電層３内における半導体ボディ２１０の外径が、第３領域２１０Ｃ内で最大となると、半導体ボディ２１０内でのホールの発生量がより増加する。つまり、半導体記憶装置１００ａのデータの消去動作がより向上する。
【００６６】
また第２導電層３に囲まれる位置において、半導体ボディ２１０の側面が外側に向かって凸形状となることで、半導体ボディ２１０が最大外径をなす部分に電界が集中しやすい。第２導電層３内の半導体ボディ２１０に電界が集中することで、半導体ボディ２１０でのホールの発生量が増加する。柱状体ＣＬ内にホールが十分蓄積されるまでの時間が短くなり、データの消去動作の速度がより向上する。
【００６７】
また半導体ボディ２１０が、半導体ボディ２１０に不純物とともにゲルマニウムを含むと、半導体ボディ２１０のバンドギャップが狭くなる。半導体ボディ２１０のバンドギャップが狭いと、電子が価電子帯から伝導帯に励起されやすくなり、ホールの発生量が増加する。つまり、半導体記憶装置１００ａのデータの消去動作がより向上する。半導体ボディ２１０の第３領域２１０Ｃにゲルマニウムが含まれると、電子が励起しやすくなり、ホールの発生量が特に増加する。
【００６８】
（第１変形例）
次に、実施形態の第１変形例について説明する。
図１５は、第１実施形態の第１変形例にかかる半導体記憶装置１００ｂの柱状体ＣＬ、第１半導体部１３、第２導電層３を拡大した断面図である。第１変形例に係る半導体記憶装置１００ｂは、第２導電層３内における柱状体ＣＬの構造が、図２に示す半導体記憶装置１００ｂと異なる。以下に説明する以外の構成は第１実施形態の半導体記憶装置１００ａと同様である。
【００６９】
本変形例では、柱状体ＣＬの外径が、第２導電層３内において略一定である。一方で、第２導電層３内における第１外径Ｄ１は、積層体２の第１面２ａにおける第２外径Ｄ２及び基体部１の第２面１ａにおける第３外径より広い。このため、積層体２の第１面２ａ及び基体部１の第２面１ａにおいて段差ＳＰが形成されている。柱状体ＣＬの外径は、段差ＳＰにより不連続に変化している。
【００７０】
半導体ボディ２１０の外径も、柱状体ＣＬの外径と同様に、不連続に変化している。半導体ボディ２１０の外径は、第１面２ａ及び第２面１ａの近傍で広がる。
【００７１】
このような構成によっても、第１実施形態と同様に、消去動作の速度向上を図ることができる。
【００７２】
以上説明した少なくともひとつの実施形態によれば、半導体ボディ２１０の第１外径ｄ１が第２外径ｄ２より広いことにより、半導体記憶装置１００ａ、１００ｂのデータの消去動作の向上を図ることができる。半導体ボディ２１０の第１外径ｄ１が第２外径ｄ２内の文言は、原則、クレームの文言ではなく実施形態の文言とする。
【００７３】
（付記）
以下、いくつかの半導体記憶装置について付記する。
［１］第１半導体部を含む基体部と、
第１方向に交互に積層された複数の第１導電層及び複数の絶縁層を含む積層体と、
前記基体部と前記積層体との間に位置する第２導電層と、
前記積層体内及び前記基体部内に亘って設けられ、半導体ボディと電荷蓄積膜とを内側から順に含む柱状体と、を備え、
前記半導体ボディは、前記半導体ボディと前記第１半導体部との接続部から前記第２導電層内に至るとともに不純物がドープされた第１領域と、前記第１領域と比べて前記積層体の近くに位置し少なくとも一部が前記第２導電層に対向する位置に存在するとともに前記不純物を含まない又は前記第１領域と比べて前記不純物の濃度が低い第２領域とを有し、
前記第２導電層内における前記半導体ボディの第１外径は、前記積層体の前記第２導電層に接した第１面における前記半導体ボディの第２外径よりも大きい、半導体記憶装置。
［２］．［１］に記載の半導体記憶装置において、
前記第１外径は、前記基体部の前記第２導電層に接した第２面における前記半導体ボディの第３外径よりも大きい。
［３］．［１］に記載の半導体記憶装置において、
前記第２導電層内における前記半導体ボディは、前記第１方向において、外径が連続的に変化する。
［４］．［２］に記載の半導体記憶装置において、
前記第２導電層内における前記半導体ボディは、前記第１方向の途中で最大外径をなし、
前記半導体ボディの外径は、前記第２外径及び前記第３外径から前記最大外径に向って広がる。
［５］．［１］に記載の半導体記憶装置において、
前記第１領域と前記第２領域との間に、不純物濃度が１×１０１９ｃｍ−３以上１×１０２０ｃｍ−３未満である第３領域を有する。
［６］．［５］に記載の半導体記憶装置において、
前記第２導電層内における前記半導体ボディは、前記第３領域内において、最大外径をなす。
［７］．［１］に記載の半導体記憶装置において、
前記第２導電層内における前記柱状体の第１外径は、前記第１面における前記柱状体の第２外径よりも大きい。
［８］．［２］に記載の半導体記憶装置において、
前記第２導電層内における前記柱状体の第１外径は、前記第２面における前記柱状体の第３外径よりも大きい。
［９］．［２］に記載の半導体記憶装置において、
前記柱状体は、前記第１面及び前記第２面の少なくとも一方において、外径が不連続に変化する段差を有する。
［１０］．［９］に記載の半導体記憶装置において、
前記第２導電層内における柱状体は、前記第１方向において、外径が略一定である。
［１１］．［１］に記載の半導体記憶装置において、
前記第１領域は、前記接続部から前記第２領域に向って不純物濃度が徐々に低くなる。
［１２］．［１］に記載の半導体記憶装置において、
前記不純物は、リンを含む。
［１３］．［１］に記載の半導体記憶装置において、
前記半導体ボディは、前記不純物と共にゲルマニウムを含む。
［１４］．［１］に記載の半導体記憶装置において、
前記第１半導体部が、前記積層体から遠い位置から第１半導体層、第２半導体層、第３半導体層を順に有し、
前記第１半導体層、前記第２半導体層及び前記第３半導体層は、前記第１方向と交差する第２方向にそれぞれ延び、
前記第２半導体層は、前記半導体ボディと接続する。
［１５］．［１］に記載の半導体記憶装置において、
前記基体部は、前記第１半導体部より前記第２導電層に近い位置に、絶縁膜を備える。
［１６］．［１］に記載の半導体記憶装置において、
前記基体部は、前記第１半導体部より前記第２導電層から遠い位置に、第３導電層、層間絶縁膜、基板を前記第１半導体部に近い位置から順に備える。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７５】
１、１’…基体部、１ａ…第２面、２、２’…積層体、２ａ…第１面、３…第２導電層、１０…基体部、１１…層間絶縁膜、１２…第３導電層、１３…第１半導体部、２１…導電層（第１導電層）、２２…絶縁層、１００ａ、１００ｂ…半導体記憶装置、１３１…第１半導体層、１３２…第２半導体層、１３２ａ…接続部、１３３…第３半導体層、２１０…半導体ボディ、２１０Ａ…第１領域、２１０Ｂ…第２領域、２１０Ｃ…第３領域、２２２…電荷蓄積膜、ＣＬ…柱状体、ｄ１…第１外径、ｄ２…第２外径、ｄ３…第３外径、Ｄ１…第１外径、Ｄ２…第２外径、Ｄ３…第３外径
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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