(57)【要約】      （修正有）【課題】リード動作の信頼性を向上できるメモリシステムを提供する。【解決手段】複数のメモリセルは、複数のワードラインとメモリーピラーとが交差する位置に形成される。複数のワードラインは、積層されている。メモリーピラーは、複数のワードラインを積層方向に貫通する。複数のワードラインは、積層方向において複数のワードライン群にグループ化されている。コントローラは、第１のメモリセルのデータを第１のリード方式でリードする。第１のメモリセルは、複数のワードライン群の境界領域に含まれるワードラインとメモリーピラーとが交差する位置に形成されるメモリセルである。コントローラは、第２のメモリセルのデータを第２のリード方式でリードする。第２のメモリセルは、境界領域に含まれないワードラインとメモリーピラーとが交差する位置に形成されるメモリセルである。第２のリード方式は、第１のリード方式と異なるリード方式である。【選択図】図６
2020155163.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数のワードラインと前記複数のワードラインを積層方向に貫通するメモリーピラーとが交差する位置に形成される複数のメモリセルを含み、前記複数のワードラインが前記積層方向において複数のワードライン群にグループ化されている不揮発性メモリと、
前記複数のワードライン群の境界領域に含まれるワードラインと前記メモリーピラーとが交差する位置に形成される第１のメモリセルのデータを第１のリード方式でリードし、前記境界領域に含まれないワードラインと前記メモリーピラーとが交差する位置に形成される第２のメモリセルのデータを前記第１のリード方式と異なる第２のリード方式でリードするコントローラと、
を備えたメモリシステム。
【請求項２】
前記第１のリード方式は、隣接するワードラインに対応するメモリセルの電位からの影響を補償するリード方式である
請求項１に記載のメモリシステム。
【請求項３】
前記第２のリード方式は、ノーマルリード方式及びファストリード方式のいずれかである
請求項２に記載のメモリシステム。
【請求項４】
前記コントローラは、誤り訂正に関するリトライリードシーケンスを実行し、前記リトライリードシーケンスにおける初回のリード動作において、前記第１のメモリセルのデータを前記第１のリード方式でリードする
請求項１に記載のメモリシステム。
【請求項５】
前記コントローラは、誤り訂正に関するリトライリードシーケンスを実行し、前記リトライリードシーケンスにおける初回のリード動作において、前記第１のメモリセルのデータを前記第２のリード方式でリードし、リードデータの誤り訂正に失敗したことに応じて行われるリトライリード動作において、前記第１のメモリセルのデータを前記第１のリード方式でリードする
請求項１に記載のメモリシステム。
【請求項６】
前記メモリセルには、信頼性に関する情報が紐づけられており、
前記信頼性に関する情報は、前記メモリセルから過去にリードされたデータの誤り訂正に関する情報を含み、
前記コントローラは、前記第１のメモリセルの前記信頼性に関する情報が第１の信頼性を示している場合、前記初回のリード動作において、前記第１のメモリセルのデータを前記第２のリード方式でリードし、前記第１のメモリセルからリードされたデータの前記信頼性に関する情報が前記第１の信頼性より低い第２の信頼性を示している場合、前記初回のリード動作において、前記第１のメモリセルのデータを前記第１のリード方式でリードする
請求項４に記載のメモリシステム。
【請求項７】
前記メモリセルには、信頼性に関する情報が紐づけられており、
前記信頼性に関する情報は、前記メモリセルから過去にリードされたデータの誤り訂正に関する情報を含み、
前記コントローラは、前記第１のメモリセルの前記信頼性に関する情報が第１の信頼性を示している場合、前記リトライリード動作において、前記第１のメモリセルのデータを前記第２のリード方式でリードし、前記第１のメモリセルからリードされたデータの前記信頼性に関する情報が前記第１の信頼性より低い第２の信頼性を示している場合、前記リトライリード動作において、前記第１のメモリセルのデータを前記第１のリード方式でリードする
請求項５に記載のメモリシステム。
【請求項８】
前記信頼性に関する情報は、前記リードされたデータの誤り訂正で検出されたビットエラー率と、リード動作のリトライ率と、リード動作の累積回数との少なくとも１つを含む
請求項６又は７に記載のメモリシステム。
【請求項９】
前記コントローラは、前記第１のメモリセルにおける第１のページに対応した第１のビットのデータを前記第１のリード方式でリードし、前記第１のメモリセルにおける第２のページに対応した第２のビットのデータを前記第２のリード方式でリードする
請求項１から８のいずれか１項に記載のメモリシステム。
【請求項１０】
前記境界領域は、１つのワードラインを含む
請求項１から９のいずれか１項に記載のメモリシステム。
【請求項１１】
前記境界領域は、２以上のワードラインを含む
請求項１から９のいずれか１項に記載のメモリシステム。
【請求項１２】
前記境界領域は、前記メモリーピラーの前記積層方向に直交する方向の寸法が前記積層方向において不連続的に変化する位置に対応するワードラインを含む
請求項１から１１のいずれか１項に記載のメモリシステム。
【請求項１３】
前記境界領域は、複数のティアが積層された前記メモリーピラーにおける前記複数のティアの境界に対応するワードラインを含む
請求項１２に記載のメモリシステム。
【請求項１４】
前記複数のティアは、第１のティアと前記第１のティアに積層された第２のティアとを含み、
前記境界領域は、前記第１のティアの下端に対応するワードラインをさらに含む
請求項１３に記載のメモリシステム。
【請求項１５】
前記複数のティアは、第１のティアと前記第１のティアに積層された第２のティアとを含み、
前記境界領域は、前記第２のティアの上端に対応するワードラインをさらに含む
請求項１３に記載のメモリシステム。
【請求項１６】
積層された複数のワードラインと前記複数のワードラインを積層方向に貫通するメモリーピラーとが交差する位置に形成される複数のメモリセルを含み、前記複数のワードラインが前記積層方向に複数のワードライン群にグループ化されているメモリセルアレイと、
センス動作指示とリード方式の自動選択要求とを含むコマンドに応じて、前記複数のワードライン群の境界領域に含まれるワードラインと前記メモリーピラーとが交差する位置に形成される第１のメモリセルのデータを第１のリード方式でリードし、前記境界領域に含まれないワードラインと前記メモリーピラーとが交差する位置に形成される第２のメモリセルのデータを前記第１のリード方式と異なる第２のリード方式でリードする制御回路と、
を備えた不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、メモリシステム及び不揮発性メモリに関する。
【背景技術】
【０００２】
不揮発性メモリを含むメモリシステムでは、不揮発性メモリにおける複数のメモリセルが３次元的に配列されてメモリセルアレイとして構成されることがある。例えば、積層されワードライン群を形成する複数のワードラインと、ワードライン群を積層方向に貫通するメモリーピラーとが交差する位置に、複数のメモリセルが３次元的に配列され得る。このとき、複数のメモリセルからデータをリードするリード動作の信頼性を向上させることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９４３１１２３号明細書
【特許文献２】米国特許第９７２１６５２号明細書
【特許文献３】米国特許第９８７５８０３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、リード動作の信頼性を向上できるメモリシステム及び不揮発性メモリを提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、不揮発性メモリとコントローラとを有するメモリシステムが提供される。不揮発性メモリは、複数のメモリセルを含む。複数のメモリセルは、複数のワードラインとメモリーピラーとが交差する位置に形成される。複数のワードラインは、積層されている。メモリーピラーは、複数のワードラインを積層方向に貫通する。複数のワードラインは、積層方向において複数のワードライン群にグループ化されている。コントローラは、第１のメモリセルのデータを第１のリード方式でリードする。第１のメモリセルは、複数のワードライン群の境界領域に含まれるワードラインとメモリーピラーとが交差する位置に形成されるメモリセルである。コントローラは、第２のメモリセルのデータを第２のリード方式でリードする。第２のメモリセルは、境界領域に含まれないワードラインとメモリーピラーとが交差する位置に形成されるメモリセルである。第２のリード方式は、第１のリード方式と異なるリード方式である。
【図面の簡単な説明】
【０００６】
【図１】図１は、各リード方式のリード時間と信頼性との関係を概念的に示す図である。
【図２】図２は、各リード方式におけるレディ・ビジー信号ＲＢｎがビジー状態Ｂｓｙを示している期間ｔＲを示す図である。
【図３】図３は、実施形態にかかるメモリシステムの構成を示す図である。
【図４】図４は、実施形態における各物理ブロックの構成を示す回路図である。
【図５】図５は、実施形態における各物理ブロック内の複数の積層単位を示す断面図である。
【図６】図６は、実施形態にかかるメモリシステムの動作を示すフローチャートである。
【図７】図７は、実施形態における制御情報を概念的に示す図である。
【図８】図８は、実施形態における制御情報の実装形態を示す図である。
【図９】図９は、実施形態の第１の変形例にかかるメモリシステムの動作を示すフローチャートである。
【図１０】図１０は、実施形態の第２の変形例にかかるメモリシステムの動作を示すフローチャートである。
【図１１】図１１は、実施形態の第３の変形例にかかるメモリシステムの動作を示すフローチャートである。
【図１２】図１２は、実施形態の第４の変形例にかかるメモリシステムの動作を示すフローチャートである。
【図１３】図１３は、実施形態の第５の変形例にかかる制御情報を概念的に示す図である。
【図１４】図１４は、実施形態の第６の変形例における複数の積層単位を示す断面図である。
【図１５】図１５は、実施形態の第６の変形例における制御情報を概念的に示す図である。
【図１６】図１６は、実施形態の第７の変形例における不揮発性メモリの動作を示すフローチャートである。
【図１７】図１７は、実施形態の第７の変形例におけるリードコマンドのコマンドシーケンスを示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかるメモリシステムは、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリを有する。不揮発性メモリを含むメモリシステムでは、不揮発性メモリにおける複数のメモリセルが３次元的に配列されてメモリセルアレイとして構成されることがある。例えば、積層されワードライン群を形成する複数のワードラインと、ワードライン群を積層方向に貫通するメモリーピラーとが交差する位置に、複数のメモリセルが３次元的に配列され得る。
【０００９】
この不揮発性メモリでは、メモリセルアレイにおけるワードラインの積層数を増やすことによって記憶容量の増加が可能なため、より高度なパターニング技術を利用する必要性を低減でき、ビット当たりのコストを容易に削減できる。ワードラインの積層数を増やす場合、メモリーピラーの断面形状のアスペクト比（＝（積層方向の寸法）／（平面方向の寸法））が高くなり、加工難易度が高くなる可能性がある。
【００１０】
それに対して、メモリーピラーを複数のティアが積層された構造とすることが考えられる。メモリーピラーを２つのティア（上部ティア及び下部ティア）が積層された構造とする場合、ワードライン群を２つのティアに対応した２つの積層単位に分割し、それに応じて、メモリーピラーが埋め込まれるべきメモリホールを、上部ホール及び下部ホールに分割する。上部ホール及び下部ホールのそれぞれの断面形状のアスペクト比は、メモリホール全体の断面形状のアスペクト比より低いため、加工難易度を低減できる。
【００１１】
例えば、基板の上方に、ワードラインとしての導電層と絶縁層とが交互に繰り返し積層され、１つ目の積層単位（１つ目のワードライン群）が形成される。１つ目の積層単位にドライエッチングにより下部ホールを形成し、下部ホール内に絶縁膜（ブロック絶縁膜／電荷蓄積膜／トンネル絶縁膜）を堆積し、その底部を選択的に除去した後、半導体膜を堆積して下部ティアを形成する。その上に、ワードラインとしての導電層と絶縁層とが交互に繰り返し積層され、２つ目の積層単位（２つ目のワードライン群）が形成される。２つ目の積層単位において、１つ目の積層単位の下部ホールに対応する位置にドライエッチングにより上部ホールを形成して下部ティアの上端を露出させる。そして、上部ホール内に絶縁膜（ブロック絶縁膜／電荷蓄積膜／トンネル絶縁膜）を堆積し、その底部を選択的に除去した後、半導体膜を堆積して上部ティアを形成する。
【００１２】
複数のティアが積層された構造でメモリーピラーを製造する場合、メモリーピラーの平面寸法が積層方向において不連続的に変化し得る。この場合、積層単位は、複数のワードラインが積層方向に複数のワードライン群としてグループ化された場合における１つのワードライン群である。ティアは、メモリーピラーの一部を構成する柱状構造物である。グループ化されたワードライン群とティアとは、上述のように１対１に対応する。本実施形態では、メモリーピラーの上側に配されるティアを上部ティアと呼び、メモリーピラーの下側に配されているティアを下部ティアと呼ぶことにする。複数のワードラインが積層方向に２つのワードライン群にグループ化される場合、上部ティアは、上側のワードライン群に対応し、下部ティアは、下側のワードライン群に対応する。ティア間の境界とは、上下に近接する複数のティアの間の位置を指し、複数のティアが積層されたメモリーピラー全体としてみた場合にメモリーピラーの平面寸法が積層方向で不連続的に変化する箇所を指す。また、ティア間の境界は、積層方向に隣接するワードライン間の積層方向の間隔が局所的に大きい箇所（すなわち、積層単位の境界）に１対１に対応する。ティア間の境界近傍とは、ティア間の境界を含み、ある程度空間的に広がりを有する領域を指す。境界領域は、積層方向における１以上の積層単位の境界を含み、ある程度空間的に広がりを有する領域（例えば、図５又は図７に示す境界領域１１１２）を指す。
【００１３】
なお、ティア間の境界近傍は、リード特性についての用語であり、ティア間の境界に対して上下に均等な空間的な広がりを有する領域を含むのに対して、境界領域は、リード動作の方式の制御についての用語であり、制御のポリシーに応じて決まるものであるため、積層単位の境界（≒ティア間の境界）に対して上下に非均等な空間的な広がりを有する領域を含むこともある。例えば、境界領域は、メモリーピラーにおける最下のティアの下端に対して下側に隣接する領域を含まずに上側に隣接する領域（ワードラインＷＬ０を含む領域）を含むこともある。また、境界領域は、メモリーピラーにおける最上のティアの上端に対して上側に隣接する領域を含まずに下側に隣接する領域（ワードラインＷＬ９５を含む領域）を含むこともある。
【００１４】
例えば、その製造方法（ドライエッチング等）に起因してメモリーピラーにおける各ティアの平面寸法が上端・下端間で異なる寸法変換差が発生し得る。寸法変換差の発生を考慮し、位置合わせマージンを確保するために、積層方向に隣接する下側のティアの上端の平面寸法より上側のティアの下端の平面寸法を小さくすることがあり、メモリーピラーの平面寸法がティア間の境界（ティア境界）で不連続的に変化し得る。これにより、メモリセルアレイにおけるティア境界近傍のメモリセルでリード特性が変化し、メモリセルアレイからデータのリード動作の信頼性が低下し得る。
【００１５】
これにより、ティア境界近傍のメモリセルからのリードデータにおけるフェイルビットカウント（ＦＢＣ）が低減しないと、メモリセルアレイからデータのリード動作の信頼性が低下する可能性がある。フェイルビットカウントとは、エラービットの数である。
【００１６】
一方、リード動作の方式には、リード対象のメモリセルに接続されたワードラインにリード電圧を印加する通常のリード方式に加えて、隣接ワードライン補償リード方式と呼ばれるリード方式が存在する。隣接ワードライン補償リード方式は、通常のリード方式に比べて、リード動作の信頼性をより高めることができるが、リード動作に要する時間（リード時間）がより長くなり、パフォーマンスが低下し得る。
【００１７】
例えば、図１及び図２に示すように、通常のリード方式として、ファストリード方式、ノーマルリード方式などを挙げることができる。図１は、各リード方式のリード時間と信頼性との関係を概念的に示す図である。図２は、各リード方式におけるレディ・ビジー信号ＲＢｎがビジー状態Ｂｓｙを示している期間ｔＲを示す図である。レディ・ビジー信号ＲＢｎは、不揮発性メモリがレディ状態Ｒｄｙ（外部からのコマンドを受信できる状態）であるか、それともビジー状態Ｂｓｙ（外部からのコマンドを受信できない状態）であるかを示す信号である。
【００１８】
ノーマルリード方式は、通常のリード動作が行われるリード方式である。ファストリード方式は、ノーマルリード方式よりもリードレベルの印加時間等を短くすることでリード時間を短縮したリード動作が行われるリード方式である。ノーマルリード方式は、ファストリード方式に比べて、リード動作の信頼性をより高めることができるが、リード動作に要する時間がより長くなり、パフォーマンスが低下し得る。隣接ワードライン補償リード方式は、ノーマルリード方式に比べて、リード動作の信頼性をより高めることができるが、リード動作に要する時間がより長くなり、パフォーマンスが低下し得る。例えば、図２（ａ）は、ファストリード方式におけるビジー状態Ｂｓｙの期間ｔＲを示し、図２（ｂ）は、ノーマルリード方式におけるビジー状態Ｂｓｙの期間ｔＲを示し、図２（ｃ）は、隣接ワードライン補償リード方式におけるビジー状態Ｂｓｙの期間ｔＲを示している。図２（ａ）〜図２（ｃ）に示されるように、期間ｔＲは、不揮発性メモリにおける各リード方式におけるセンス動作の開始からセンス動作の完了までの期間と言い換えることもできる。この期間ｔＲは、ファストリード方式、ノーマルリード方式、隣接ワードライン補償リード方式の順に長くなる傾向にある。
【００１９】
隣接ワードライン補償リード方式は、隣接するワードラインにあるメモリセルの電位からの影響を補償するリード方式である。隣接ワードライン補償リード方式では、隣接するワードラインに接続されたメモリセル（隣接メモリセル）からデータをリードし、対象ワードラインに接続されたメモリセル（対象メモリセル）から選択候補として複数のリード電圧で順次にデータをリードする。あるいは、隣接ワードライン補償リード方式では、選択候補として隣接するワードラインに印加する複数のパス電圧を順次に変更しながら対象メモリセルから所定のリード電圧でデータをリードする。そして、隣接ワードライン補償リード方式では、隣接メモリセルからリードされたデータに基づいて、対象メモリセルの複数候補のリードデータのうち１つのリードデータを選択する。すなわち、隣接ワードライン補償リード方式では、リード対象のメモリセルに接続されたワードラインに、隣接メモリセルからの影響を考慮して補正されたリード電圧を印加して、リード対象のメモリセルからデータをリードすると見なすこともできる。これにより、隣接ワードライン補償リード方式では、通常のリード方式（例えば、ファストリード方式、ノーマルリード方式など）に比べて、フェイルビットカウント（ＦＢＣ）を低減させることができるが、隣接メモリセルからのリード動作と複数候補のリードデータを得るためのリード動作とが行われる分、リード動作に要する時間がより長くなる。
【００２０】
そのため、ティア境界近傍のメモリセルに合わせてメモリセルアレイにおける所定の管理単位全体（例えば、物理ブロック全体）のリード動作を隣接ワードライン補償リード方式で行うことは、本来不必要なパフォーマンスの低下（例えば、期間ｔＲの長時間化）をもたらす可能性がある。
【００２１】
そこで、本実施形態では、メモリシステムにおいて、隣接ワードライン補償リード方式をティア境界近傍のメモリセルに対して局限的に適用させることで、リード動作の信頼性向上及びパフォーマンスの低下抑制の両立化を図る。
【００２２】
具体的には、メモリシステムにおいて、コントローラは、ホストからホストリードコマンドを受信したら、リード対象の物理位置を特定する。コントローラは、リード対象の物理位置がティア境界近傍である場合、隣接ワードライン補償リード方式によるリード動作を要求するリードコマンドを不揮発性メモリに発行する。コントローラは、リード対象の物理位置がティア境界近傍以外である場合、通常のリード方式によるリード動作を要求するリードコマンドを不揮発性メモリに発行する。これにより、コントローラは、隣接ワードライン補償リード方式をティア境界近傍のメモリセルに対して局限的に適用させるので、ティア境界近傍のメモリセルからのリードデータの信頼性を高めることができる。それとともに、コントローラは、通常のリード方式をティア境界近傍以外のメモリセルに適用するので、隣接ワードライン補償リード方式を所定の管理単位全体（例えば、物理ブロック全体）に適用する場合に比べて、リード動作のパフォーマンスを向上（期間ｔＲを短縮化）できる。すなわち、メモリシステム全体として、リード動作の信頼性向上とパフォーマンスの低下抑制との両立化を図ることができる。
【００２３】
より具体的には、メモリシステム１は、図３に示すように構成され得る。図３は、メモリシステム１の構成を示す図である。
【００２４】
メモリシステム１は、不揮発性メモリ２０、メモリコントローラ１０、及びＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１９を有する。メモリシステム１は、ホスト装置３０と接続可能であり、図３ではホスト装置３０と接続された状態が示されている。ホスト装置３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器であってよい。
【００２５】
メモリシステム１は、いわゆるＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）や、メモリコントローラ１０と不揮発性メモリ２０とが１つのパッケージとして構成されるメモリカード等、不揮発性メモリ２０を備える種々のメモリシステムであってよい。
【００２６】
不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリとも称する）である。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２０として、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のＮＡＮＤメモリ以外の記憶媒体を用いることも可能である。
【００２７】
メモリコントローラ１０は、例えばＳｏＣ（Ｓｙｓｔｅｍ−Ｏｎ−ａ−Ｃｈｉｐ）として構成される半導体集積回路である。以下で説明するメモリコントローラ１０の各構成要素の動作の一部又は全部は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）がファームウエアを実行することによって実現されてもよいし、ハードウエアで実現されてもよい。
【００２８】
メモリコントローラ１０は、メモリバス１８によって不揮発性メモリ２０に接続され、ホストバス３１によってホスト装置３０に接続される。メモリコントローラ１０は、ホスト装置３０からのホストライトコマンドに従って不揮発性メモリ２０へのライト処理を制御する。また、ホスト装置３０からのホストリードコマンドに従って不揮発性メモリ２０からのリード処理を制御する。ホスト装置３０は、コンピュータの構成を備えている。コンピュータとは、例えば、パーソナルコンピュータ、サーバ装置、ポータブルな情報機器、デジタルスチルカメラ等であってよい。また、ホストバス３１の準拠する規格としては、たとえば、ＳＡＴＡ（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣＳＩ）、ＰＣＩｅ（登録商標）（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  ｅｘｐｒｅｓｓ）（ＮＶＭ  ｅｘｐｒｅｓｓ（登録商標）を含む）など、任意の規格が採用可能である。
【００２９】
メモリバス１８は、メモリコントローラ１０と不揮発性メモリ２０とを結ぶメモリインタフェースに従った信号の送受信を行う。メモリインタフェースがいわゆるＮＡＮＤインタフェースである場合、この信号の具体例には、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、入出力信号Ｉ／Ｏ等が含まれ得る。末尾のnは信号が負論理であること、すなわち、ローレベルでアクティブであることを示す。
【００３０】
信号ＣＥｎは、不揮発性メモリ２０をイネーブルにするための信号である。信号ＣＬＥは、不揮発性メモリ２０への入力信号Ｉ／Ｏがコマンドであることを不揮発性メモリ２０に通知する信号である。信号ＡＬＥは、不揮発性メモリ２０への入力信号Ｉ／Ｏがアドレスであることを不揮発性メモリ２０に通知する信号である。信号ＷＥｎは入力信号Ｉ／Ｏを不揮発性メモリ２０に取り込ませるための信号である。信号ＲＥｎは、不揮発性メモリ２０から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号ＲＢｎは、不揮発性メモリ２０がレディ状態（メモリコントローラ１０からのコマンドを受信できる状態）であるか、それともビジー状態（メモリコントローラ１０からのコマンドを受信できない状態）であるかを示す信号である。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。入出力信号Ｉ／Ｏは、不揮発性メモリ２０とメモリコントローラ１０との間で送受信されるデータの実体であり、コマンド、アドレス、ライトデータ（書込み対象のデータ）、リードデータ（読み出されたデータ）等である。
【００３１】
また、不揮発性メモリ２０からメモリコントローラ１０へは、不揮発性メモリ２０の温度を検出する温度センサ２５で検出された温度を示す信号ＴＥＭＰも入力される。この温度センサ２５は、図３に示すように、不揮発性メモリ２０内に設けられてもよいし、不揮発性メモリ２０の外部に設けられた独立した部品であってもよい。また、温度センサ２５から出力された信号ＴＥＭＰが伝播する信号線は、メモリバス１８（例えば、Ｉ／Ｏ）に含まれていてもよいし、メモリバス１８とは別の独立した信号線であってもよい。
【００３２】
メモリコントローラ１０は、ホストインタフェース（ホストＩ／Ｆ）１５、ＲＡＭインタフェース（ＲＡＭＩ／Ｆ）１２、バッファメモリ１４、メモリインタフェース（メモリＩ／Ｆ）１６、及びＥＣＣ部１３を有する。ホストＩ／Ｆ１５、ＲＡＭＩ／Ｆ１２、バッファメモリ１４、メモリＩ／Ｆ１６、及びＥＣＣ部１３は、内部バス１７によって互いに接続されている。
【００３３】
ホストＩ／Ｆ１５は、ホストバス３１を介してホスト装置３０と接続され、ホスト装置３０から受信したコマンド及びデータを、それぞれ制御部１１及びバッファメモリ１４に転送する。また、ホストＩ／Ｆ１５は、制御部１１からの要求に応答して、バッファメモリ１４内のデータをホスト装置３０へ転送する。
【００３４】
制御部１１は、例えばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）で構成され、メモリコントローラ１０各部の動作を統括的に制御する。例えば、制御部１１は、ホスト装置３０からホストライトコマンドを受信した際には、それに応答して、メモリＩ／Ｆ１６に対してライトコマンドを発行する。ホスト装置３０からホストリードコマンドを受信した際には、それに応答して、メモリＩ／Ｆ１６に対してリードコマンドを発行する。一方、消去（イレース）の場合には、例えば制御部１１がガベージコレクション（コンパクションとも呼ばれる）などの処理の一環として、メモリＩ／Ｆ１６に対してイレースコマンドを発行する。また、制御部１１は、ガベージコレクションの他にも、ウェアレベリング、リフレッシュ、パトロールリード等、不揮発性メモリ２０を管理するための様々な処理の実行を制御する。
【００３５】
制御部１１は、ホスト３０からのホストコマンドをホストＩ／Ｆ１５経由で受け付けた場合に、そのホストコマンドに応じた制御を行う。例えば、制御部１１は、ホスト３０からのホストライトコマンドに応じて、不揮発性メモリ２０へのデータのライト処理をメモリＩ／Ｆ１６へ指示する。また、制御部１１は、ホスト３０からのホストリードコマンドに応じて、不揮発性メモリ２０からのデータのリード処理をメモリＩ／Ｆ１６へ指示する。
【００３６】
また、制御部１１は、ホスト３０からホストライトコマンドを受信した場合、バッファメモリ１４に蓄積されるユーザデータに対して、不揮発性メモリ２０上の格納領域を決定する。すなわち、制御部１１は、ユーザデータの書込み先を管理する。ホスト３０から受信したユーザデータの論理アドレスと該ユーザデータが格納された不揮発性メモリ２０上の格納領域を示す物理アドレスとの対応は、アドレス変換情報ＬＵＴで管理される。アドレス変換情報ＬＵＴは、ルックアップテーブル（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）とも呼ばれ得る。このアドレス変換情報ＬＵＴは、例えば不揮発性メモリ２０内に格納されており、必要に応じて読み出されてバッファメモリ１４及び／又はＲＡＭ１９等にキャッシュされる。また、アドレス変換情報ＬＵＴは、ホスト装置３０からの不揮発性メモリ２０へのアクセス（例えば、ホストライト）が行われる度に更新され得る。
【００３７】
また、制御部１１は、ホスト３０からホストリードコマンドを受信した場合、ホストリードコマンドにより指定された論理アドレスを上述のアドレス変換情報ＬＵＴを用いて物理アドレスに変換し、該物理アドレスからの読出しをメモリＩ／Ｆ１６へ指示する。
【００３８】
メモリＩ／Ｆ１６は、メモリバス１８を介して不揮発性メモリ２０と接続され、不揮発性メモリ２０との通信を制御する。メモリＩ／Ｆ１６は、制御部１１から受信したコマンドに基づき、信号ＡＬＥ、信号ＣＬＥ、信号ＷＥｎ、及び信号ＲＥｎを不揮発性メモリ２０へ出力する。また、ライト処理時には、制御部１１で発行されたライトコマンド、及びバッファメモリ１４内のライトデータを、入出力信号Ｉ／Ｏとして不揮発性メモリ２０へ転送する。メモリＩ／Ｆ１６は、リード処理時には、制御部１１で発行されたリードコマンドを、入出力信号Ｉ／Ｏとして不揮発性メモリ２０へ転送する。また、メモリＩ／Ｆ１６は、不揮発性メモリ２０から読み出されたデータを入出力信号Ｉ／Ｏとして受信し、これをバッファメモリ１４へ転送する。
【００３９】
バッファメモリ１４は、ライトデータまたはリードデータを一時的に保持するメモリ領域として機能する。バッファメモリ１４は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等で構成され得る。
【００４０】
ＲＡＭＩ／Ｆ１２は、メモリコントローラ１０からＲＡＭ１９へのアクセスを制御するコントローラであり、例えばＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）でのＲＡＭ１９へのアクセスを可能とするコントローラである。
【００４１】
ＲＡＭ１９は、アドレス変換情報ＬＵＴや、起動時等に不揮発性メモリ２０の特定の領域から読み出されて展開される各種管理テーブルなどのマスタテーブル（すなわち、スナップショット）や、各種管理テーブルの変更差分であるログ情報などを記憶するワーキングメモリとして使用することができるメモリである。また、ＲＡＭ１９は、ホスト３０と不揮発性メモリ２０との間でデータ転送をする際のキャッシュメモリとしても用いられることが可能である。ＲＡＭ１９は、バッファメモリ１４に比べてメモリ容量が大きい。ＲＡＭ１９は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等で構成され得る。
【００４２】
ＥＣＣ部１３は、リードデータにおける誤り検出及び誤り訂正のために、データの符号化および復号を行う。具体的には、ＥＣＣ部１３は、不揮発性メモリ２０に書き込まれるデータ（ライトデータ）を符号化する。また、ＥＣＣ部１３は、不揮発性メモリ２０から読み出されたデータ（リードデータ）を復号する。ＥＣＣ部１３は、復号によって、リードデータにおける誤り検出及び誤り訂正を実行する。ＥＣＣ部１３は、誤り訂正に失敗した場合には、誤り訂正の失敗を制御部１１に通知する。ＥＣＣ部１３による符号化および復号のアルゴリズムには、ＲＳ（リード・ソロモン）符号やＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号や低密度パリティ検査（ＬＤＰＣ）符号等を用いた任意のアルゴリズムを適用することが可能である。
【００４３】
ＥＣＣ部１３は、例えばライト処理時において、制御部１１による制御のもと、ライトコマンドで不揮発性メモリ２０にライトすべきユーザデータを受け、ユーザデータに基づいてパリティを生成し、パリティをユーザデータに付してライトデータとする。不揮発性メモリ２０には、パリティを含むライトデータが、符号化データとして書き込まれる。
【００４４】
ＥＣＣ部１３は、リード処理時において、制御部１１による制御のもと、リードコマンドで不揮発性メモリ２０からリードされたリードデータを受け、リードデータからパリティを抽出し、パリティに基づきシンドロームを生成し、ユーザデータ内のエラービットの有無を判断する。ＥＣＣ部１３は、ユーザデータにエラービットが含まれる場合、エラービットの位置を特定する。ＥＣＣ部１３において訂正可能なエラービットの数は、例えばパリティのビット数等によって決まる。訂正可能なエラービットの数以下のエラービットがユーザデータに含まれる場合、ＥＣＣ部１３は、そのエラービットを訂正し、訂正成功の旨を制御部１１へ通知する。訂正可能なエラービットの数を超える数のエラービットがユーザデータに含まれる場合には、ＥＣＣ部１３は、誤り訂正ができないとして、訂正失敗の旨を制御部１１へ通知する。
【００４５】
不揮発性メモリ２０は、メモリセルアレイ２３、制御回路２６、及び、温度センサ２５を有する。制御回路２６は、コマンド処理部２１、駆動部２２、及びカラムモジュール２４を有する。コマンド処理部２１は、シーケンサ２１１、コマンドレジスタ（ＣＭＤレジスタ）２１２、アドレスレジスタ（ＡＤＤレジスタ）２１３を含む。駆動部２２は、ドライバ回路２２１及びロウデコーダ（Ｒ／Ｄ）２２２を含む。
【００４６】
メモリセルアレイ２３の一部の領域は、管理情報を格納可能な管理情報格納領域２３ｂに割り当てられ、残りの領域がユーザデータを格納可能なストレージ領域２３ａに割り当てられる。管理情報格納領域２３ｂには、例えば、隣接ワードライン補償リードの制御に関する制御情報２３ｂ１が格納されている。
【００４７】
ロウデコーダ２２２は、アクセス対象のブロックを選択し、更に選択したブロックにおけるロウ方向の位置を選択する。
【００４８】
ドライバ回路２２１は、選択されたブロックに対して、ロウデコーダ２２２を介して電圧を供給する。
【００４９】
カラムモジュール２４は、たとえばセンスアンプと複数のラッチ回路よりなるデータラッチとを含んで構成される。このカラムモジュール２４は、ライト動作においては、メモリコントローラ１０から受信したライトデータＤＡＴをメモリセルアレイ２３に転送する。また、カラムモジュール２４は、リード動作においては、メモリセルアレイ２３から読み出されたデータをセンスし、必要な演算を行う。そして、カラムモジュール２４は、得られたデータＤＡＴをメモリコントローラ１０に出力する。
【００５０】
アドレスレジスタ２１３は、メモリコントローラ１０から受信したアドレスＡＤＤを保持する。コマンドレジスタ２１２は、メモリコントローラ１０から受信したコマンドＣＭＤを保持する。
【００５１】
シーケンサ２１１は、コマンドレジスタ２１２に保持されたコマンドＣＭＤに基づき、不揮発性メモリ２０全体の動作を制御する。
【００５２】
温度センサ２５は、常時、定期的又は必要に応じて、メモリセルアレイ２３周辺の温度を検出し、検出された温度を示す信号ＴＥＭＰをメモリコントローラ１０へ出力する。
【００５３】
次に、不揮発性メモリ２０におけるデータの管理単位について説明する。
【００５４】
不揮発性メモリ２０（図３参照）は、複数のメモリチップで構成され得る。各メモリチップはメモリセルアレイを有する。メモリセルアレイ２３（図３参照）は、各メモリチップのメモリセルアレイの集合体として構成され得る。各メモリチップのメモリセルアレイでは、一括してデータの書き込みおよび読み出しのアクセスが可能な単位が物理ページである。なお、フルシーケンスプログラムの場合には、ワード線を共有する複数のメモリセルからなるグループ（例えば、図４に示すメモリセルグループＭＣＧ）が、一括してデータの書き込みのアクセスが可能な単位となる。複数の物理ページから構成され、独立してデータの消去が可能な最小のアクセス単位が物理ブロックである。例えば、８つのチャネルｃｈ０〜ｃｈ７にメモリチップが接続されている場合、メモリコントローラ１０は、各チャネルｃｈ０〜ｃｈ７を互いに並列して制御することが可能である。チャネルとは、信号を伝送するための物理的な経路（物理チャネル）を指す。また、メモリコントローラ１０は、各チャネルｃｈ０〜ｃｈ７についてさらにバンクインタリーブによりたとえば２バンク並列で複数の並列動作を行うことが可能である。これにより、並列にほぼ一括して書き込み／読み出しが可能な８チャンネル×２バンク＝１６個の物理ページでデータ記録領域となる１論理ページを構成でき、並列にほぼ一括して消去可能な１６個の物理ブロックでデータブロックである１論理ブロックを構成することができる。ガベージコレクション（コンパクション）は、この１論理ブロックの単位で行われ得る。
【００５５】
また、１物理ページよりも小さい単位のデータ管理単位であるクラスタで、制御部１１により、不揮発性メモリ２０内でのデータが管理されるものとする。クラスタサイズは、ホスト装置３０からの最小アクセス単位であるセクタのサイズ以上であり、クラスタサイズの自然数倍が物理ページサイズとなるように定められる。例えば、１物理ページは４クラスタで構成され、１論理ページは６４クラスタで構成され得る。
【００５６】
なお、不揮発性メモリ２０へアクセスするための論理アドレス及び物理アドレス間の変換に用いられるアドレス変換情報ＬＵＴでは、論理アドレスと物理アドレスとが対応付けされている。論理アドレスは、例えば、ＬＢＡ（Ｌｏｇｉｃａｌ  Ｂｌｏｃｋ  Ａｄｄｒｅｓｓ）とすることができる。物理アドレスは、論理ブロックの識別情報（例えば、論理ブロック番号）と論理クラスタの識別情報（例えば、論理ページ番号＋論理クラスタ番号）との組み合わせとすることができる。アドレス変換情報ＬＵＴの変換単位は、例えば、クラスタである。
【００５７】
各メモリチップのメモリセルアレイにおける各物理ブロックは、回路的に、例えば、図４に示すように構成される。図４は、各物理ブロックＢＬＫの構成を示す回路図である。
【００５８】
各物理ブロックＢＬＫは、複数のストリングユニットＳＵ０〜ＳＵ３を有する。複数のストリングユニットＳＵ０〜ＳＵ３は、複数の選択ゲートラインＳＧＤＬ０〜ＳＧＤＬ３にそれぞれ対応しているとともに選択ゲートラインＳＧＳＬを共有している。各ストリングユニットＳＵ０〜ＳＵ３は、物理ブロックＢＬＫにおける駆動単位として機能する。各ストリングユニットＳＵ０〜ＳＵ３は、複数の選択ゲートラインＳＧＤＬ０〜ＳＧＤＬ３のうちその対応する選択ゲートラインと選択ゲートラインＳＧＳＬとで駆動され得る。また、各ストリングユニットＳＵ０〜ＳＵ３は、複数のメモリストリングＭＳＴを含む。
【００５９】
各メモリストリングＭＳＴは、例えば９６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ９５）および選択トランジスタＳＤＴ，ＳＳＴを含んでいる。メモリセルトランジスタＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持する。そして９６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ９５）は、選択トランジスタＳＤＴのソースと選択トランジスタＳＳＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳＴ内のメモリセルトランジスタＭＴの個数は９６個に限定されない。
【００６０】
ワードラインＷＬ０〜ＷＬ９５（各ワードラインを区別しない場合には、ＷＬで示すことにする）のそれぞれは、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内の各メモリストリングＭＳＴ間で、メモリセルトランジスタＭＴのコントロールゲートを共通に接続している。つまり、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内において同一行にあるメモリセルトランジスタＭＴのコントロールゲートは、同一のワードラインＷＬに接続される。すなわち、物理ブロックＢＬＫのストリングユニットＳＵは複数のワードラインＷＬに対応した複数のメモリセルグループＭＣＧを含み、各メモリセルグループＭＣＧは同一のワードラインＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＴを含む。各メモリセルトランジスタＭＴに１ビットの値を保持可能に構成される場合（シングルレベルセル（ＳＬＣ）モードで動作する場合）には、同一のワードラインＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＴ（すなわち、メモリグループＭＣＧ）は１つの物理ページとして取り扱われ、この物理ページごとにデータのライト動作及びデータのリード動作が行われる。
【００６１】
各メモリセルトランジスタＭＴに複数ビットの値を保持可能に構成される場合がある。例えば、各メモリセルトランジスタＭＴがｎ（ｎ≧２）ビットの値を記憶可能な場合、ワードラインＷＬ当たりの記憶容量はｎ個の物理ページ分のサイズに等しくなる。すなわち、各メモリセルグループＭＣＧは、ｎ個の物理ページとして取り扱われる。例えば、各メモリセルトランジスタＭＴが２ビットの値の記憶を行うマルチレベルセル（ＭＬＣ）モードでは、各ワードラインＷＬに２個の物理ページ分のデータが保持される。あるいは、各メモリセルトランジスタＭＴが３ビットの値の記憶を行うトリプルレベルセル（ＴＬＣ）モードでは、各ワードラインＷＬに３個の物理ページ分のデータが保持される。
【００６２】
図３、図４で例示されるメモリセルアレイでは、積層されワードライン群を形成する複数のワードラインとワードライン群を積層方向に貫通するメモリーピラーとが交差する位置に複数のメモリセルが３次元的に配列されることがある。ワードライン群は、複数の積層単位に分割され得る。各メモリチップのメモリセルアレイにおける各物理ブロックは、構造的に、図５に示すように構成され得る。図５は、各物理ブロック内の複数の積層単位を示す断面図である。
【００６３】
図５に例示するメモリセルアレイでは、基板ＳＢの上方にワードライン群ＷＬＧが配されている。ワードライン群ＷＬＧでは、複数のワードラインＷＬ０，ＷＬ１，・・・，ＷＬ４７，ＷＬ４８，ＷＬ４９，・・・，ＷＬ９４，ＷＬ９５が順に積層されている。ワードライン群ＷＬＧは、複数のワードラインが複数の積層単位に分割され得る。ワードライン群ＷＬＧは、例えば、各分割単位に含まれるワードラインの本数が全本数の分割数分の１になるように、複数の積層単位に分割され得る。なお、分割後の本数（各積層単位に含まれるワードラインの本数）は、互いに均等でなくてもよい。
【００６４】
また、メモリセルアレイでは、複数のメモリーピラーＭＰが平面方向に配列されている。各メモリーピラーＭＰは、積層方向に延び、複数のティアが積層された構造とされ得る。ワードライン群ＷＬＧは、複数のティアに対応した複数の積層単位に分割され得る。ワードライン群ＷＬＧは、例えば、各分割単位に含まれるワードラインの本数が全本数のティア積層数分の１になるように、複数の積層単位に分割され得る。
【００６５】
図５の場合、各メモリーピラーＭＰにおいて、ティアＴＩＥＲ１、ティアＴＩＥＲ２が順に積層される。ワードライン群ＷＬＧは、積層単位ＳＴＵ１、積層単位ＳＴＵ２に分割される。積層単位ＳＴＵ１は、ティアＴＩＥＲ１に対応し、複数のワードラインＷＬ０〜ＷＬ４７を含む。積層単位ＳＴＵ１に含まれるワードラインＷＬの本数は、９６／２＝４８本である。積層単位ＳＴＵ２は、ティアＴＩＥＲ２に対応し、複数のワードラインＷＬ４８〜ＷＬ９５を含む。積層単位ＳＴＵ２に含まれるワードラインＷＬの本数は、９６／２＝４８本である。
【００６６】
なお、図５において、メモリーピラーＭＰの上方には、ビットラインと、メモリーピラーＭＰ及びビットラインを電気的に接続するビア配線などが配されるが、図示の簡略化のための省略している。
【００６７】
メモリーピラーＭＰにおける各ティアは、上端の平面寸法より下端の平面寸法が小さくなり得る。各ティアの上端及び下端間の平面寸法は、上端から下端へ見た場合に、単調な減少傾向を示してもよいし、単調な増加傾向を示した後に単調な減少傾向を示してもよい。これに応じて、複数のティアＴＩＥＲ１，ＴＩＥＲ２が積層されたメモリーピラーＭＰの平面寸法は、積層方向において不連続的に変化し得る。
【００６８】
図５の場合、ティアＴＩＥＲ２の下端の平面寸法がティアＴＩＥＲ１の上端の平面寸法より小さい。メモリーピラーＭＰの平面寸法は、ティアＴＩＥＲ２の上端からティアＴＩＥＲ１の下端へ見た場合に、ティアＴＩＥＲ２とティアＴＩＥＲ１との境界（ティア境界）１１２近傍で急激に増加しており、したがって、ティア境界１１２近傍で不連続的に変化している。
【００６９】
これにより、メモリセルアレイを積層方向に見た場合に、ティア境界近傍でリード動作時にメモリセルにおけるコントロールゲート及びチャネル領域間の電界が不連続的に変化し得る。このため、メモリセルアレイにおいて、ティア境界近傍のメモリセルでリード特性が変化し得る。複数の積層単位の境界領域がティア境界近傍に対応して規定される場合、その境界領域に含まれるワードラインとメモリーピラーとが交差する位置に形成されるメモリセルでリード特性が変化し得る。境界領域は、ティア境界に近接する１つのワードラインを含み得る。図５の場合、積層単位ＳＴＵ１と積層単位ＳＴＵ２との境界領域１１１２では、ティア境界１１２の上側（ティアＴＩＥＲ２側）に、ティア境界１１２に近接する１つのワードラインＷＬ４８が存在する。ワードラインＷＬ４８とメモリーピラーＭＰとが交差する位置に形成されるメモリセルＭＴ４８でリード特性が変化し得る。
【００７０】
これに対して、メモリシステム１は、所定のデータ管理単位（例えば、図５に示すような物理ブロック単位）ごとに隣接ワードライン補償リード方式をオン・オフさせる機能を有する。そのため、メモリシステム１は、隣接ワードライン補償リード方式を適用させるべき領域（以下、適用対象領域とも称する）としてティア境界近傍のメモリセルの物理位置（境界領域に含まれるワードラインに接続されるメモリセルの物理位置）が設定された制御情報２３ｂ１（図７参照）を予め生成し、メモリセルアレイ２３の管理情報格納領域２３ｂ（図１参照）へ格納しておく。メモリシステム１は、起動時等の初期化動作時に、制御情報２３ｂ１を管理情報格納領域２３ｂから読み出してＲＡＭ１９に格納し、必要に応じてＲＡＭ１９上の制御情報２３ｂ１を参照してもよい。そして、メモリシステム１は、リード対象のメモリセルが適用対象領域に含まれるか否かを判断し、含まれる場合に隣接ワードライン補償リード方式を適用させる。これにより、メモリシステム１は、隣接ワードライン補償リード方式をティア境界近傍のメモリセルに対して局限的に適用させ得る。
【００７１】
例えば、メモリシステム１は、図６に示すように動作し得る。図６は、メモリシステム１の動作を示すフローチャートである。
【００７２】
メモリシステム１において、メモリコントローラ１０は、ホスト装置３０からホストリードコマンドを受信すると（Ｓ１）、アドレス変換情報ＬＵＴを参照し、ホストリードコマンドに含まれた論理アドレスに対応した物理アドレスを特定するアドレス変換を行う（Ｓ２）。メモリコントローラ１０は、制御情報２３ｂ１を参照し、Ｓ２で変換された物理アドレスが適用対象領域に含まれるか否かを判断する（Ｓ３）。
【００７３】
制御情報２３ｂ１は、図７及び図８に示すように、物理位置と隣接ワードライン補償リード方式のオン・オフを示す情報とがメモリセルアレイ内における複数の物理位置について対応付けられている。図７は、制御情報２３ｂ１を概念的に示す図である。図７では、適用対象領域ＲＧ＿ＤＬＡが斜線のハッチングで示されている。適用対象領域ＲＧ＿ＤＬＡは、ティア境界１１２近傍のメモリセルの物理位置の範囲を示し、境界領域１１１２に含まれるワードラインに接続されるメモリセルの物理位置の範囲を示す。図７に示す制御情報２３ｂ１を参照することで、リード対象のメモリセルが適用対象領域ＲＧ＿ＤＬＡに含まれる場合に、隣接ワードライン補償リードを適用すべきであることが分かる。
【００７４】
なお、図７に示すノーマル領域１ＲＧ＿ＮＲ１は、ティアＴＩＥＲ１に対応した積層単位ＳＴＵ１に含まれるワードラインに接続されるメモリセルの物理位置の範囲を示す。ノーマル領域２ＲＧ＿ＮＲ２は、ティアＴＩＥＲ２に対応した積層単位ＳＴＵ２のうち境界領域１１１２を除いた領域ＳＴＵ２１に含まれるワードラインに接続されるメモリセルの物理位置の範囲を示す。図７に示す制御情報２３ｂ１を参照することで、リード対象のメモリセルがノーマル領域１ＲＧ＿ＮＲ１又はノーマル領域２ＲＧ＿ＮＲ２に含まれる場合に、隣接ワードライン補償リードを適用すべきでない（すなわち、通常のリード処理を維持すべきである）ことが分かる。
【００７５】
また、各メモリセルＭＴが複数ビットの値を保持可能に構成される場合を考慮し、制御情報２３ｂ１は、複数ビットについて隣接ワードライン補償リードを適用すべきかどうかの情報を含み得る。図７では、各メモリセルＭＴがトリプルレベルセル（ＴＬＣ）モードで動作する場合について例示され、３個の物理ページ（ＵＰＰＥＲページ、ＭＩＤＤＬＥページ、ＬＯＷＥＲページ）に対応する３ビットのデータについて示されている。
【００７６】
図７で概念的に例示される制御情報２３ｂ１は、例えば、図８に示すようなテーブル形式で実装可能である。図８は、制御情報２３ｂ１の実装形態を示す図である。図８では、制御情報２３ｂ１が、ワードライン識別情報欄２３ｂ１１、ページ識別情報欄２３ｂ１２、及び適用指定欄２３ｂ１３を有する。ワードライン識別情報欄２３ｂ１１には、ワードラインを識別する情報（例えば、ワードライン番号）が記録される。ページ識別情報欄２３ｂ１２には、物理ページを識別する情報（例えば、ＵＰＰＥＲページ、ＭＩＤＤＬＥページ、ＬＯＷＥＲページのいずれであるのかを示す情報）が記録される。適用指定欄２３ｂ１３には、隣接ワードライン補償リードを適用すべき場合にＯＮが記録され、適用すべきでない場合にＯＦＦが記録される。
【００７７】
図６に戻って、メモリコントローラ１０は、Ｓ２で変換された物理アドレスが適用対象領域に含まれる場合（Ｓ３で「Ｙｅｓ」）、メモリコントローラ１０は、隣接ワードライン補償リード方式によるリード動作を要求するリードコマンドを発行し不揮発性メモリ２０へ供給する（Ｓ５）。
【００７８】
Ｓ５のリードコマンドに応じて、不揮発性メモリ２０は、隣接ワードライン補償リード方式で対象メモリセルに対するリード動作を行い、リードデータをメモリコントローラ１０へ返す（Ｓ６）。例えば、リード対象がワードラインＷＬ４８に接続されたメモリセルＭＴ４８である場合、不揮発性メモリ２０は、隣接するワードラインＷＬ４９に接続されたメモリセル（隣接メモリセル）ＭＴ４９からデータをリードし、対象ワードラインＷＬ４８に接続されたメモリセル（対象メモリセル）ＭＴ４８から複数のリード電圧で順次にデータをリードする。複数のリード電圧で順次にリードされた複数のデータは、それぞれ、隣接ワードライン補償リード方式における選択候補のリードデータとして扱われる。そして、不揮発性メモリ２０は、メモリーピラーごとに（すなわち、ビットラインごとに）、隣接メモリセルＭＴ４９からリードされたデータに基づいて、対象メモリセルＭＴ４８の複数候補のリードデータのうち１つのリードデータを選択する。これにより、不揮発性メモリ２０は、複数候補のリードデータのうち、隣接するワードラインに接続されたメモリセルのデータからの影響が補償された１つのリードデータを選択し、選択されたリードデータをメモリコントローラ１０へ返す。このため、ティア境界近傍のメモリセルに対するリード動作の信頼性を向上できる。
【００７９】
なお、この処理は、メモリコントローラ１０で行われてもよい。例えば、リード対象がワードラインＷＬ４８に接続されたメモリセルＭＴ４８である場合、不揮発性メモリ２０は、隣接するワードラインＷＬ４９に接続されたメモリセル（隣接メモリセル）ＭＴ４９からデータをリードし、また、対象ワードラインＷＬ４８に接続されたメモリセル（対象メモリセル）ＭＴ４８から複数のリード電圧で順次にデータをリードして、メモリコントローラ１０へ返す。複数のリード電圧で順次にリードされた複数のデータは、それぞれ、隣接ワードライン補償リード方式における選択候補のリードデータとして扱われる。そして、メモリコントローラ１０は、メモリーピラーごとに（すなわち、ビットラインごとに）、隣接メモリセルＭＴ４９からリードされたデータに基づいて、対象メモリセルＭＴ４８の複数候補のリードデータのうち１つのリードデータを選択する。これにより、メモリコントローラ１０は、複数候補のリードデータのうち、隣接するワードラインに対するメモリセルのデータからの影響が補償された１つのリードデータを選択する。これによっても、ティア境界近傍のメモリセルに対するリード動作の信頼性を向上できる。
【００８０】
一方、メモリコントローラ１０は、Ｓ２で変換された物理アドレスが適用対象領域に含まれない場合（Ｓ３で「Ｎｏ」）、メモリコントローラ１０は、通常のリード方式（例えば、ファストリード方式、ノーマルリード方式など）によるリード動作を要求するリードコマンドを発行し不揮発性メモリ２０へ供給する（Ｓ８）。
【００８１】
Ｓ８のリードコマンドに応じて、不揮発性メモリ２０は、通常のリード方式で対象メモリセルに対するリード動作を行い、リードデータをメモリコントローラ１０へ返す（Ｓ９）。これにより、不必要なパフォーマンスの低下（例えば、期間ｔＲの長時間化）を抑制できる。
【００８２】
メモリコントローラ１０は、不揮発性メモリ２０からリードデータを受け、リードデータに基づいて、リトライリード動作を行うべきか否かを判断する（Ｓ１０）。リトライリード動作とは、リード動作で不揮発性メモリ２０からのリードデータに対する誤り訂正で訂正不能となったことに応じて再実行されるリード動作を指す。メモリコントローラ１０は、Ｓ６又はＳ９で得られたリードデータに対して誤り訂正を行い、訂正失敗であれば、リトライリード動作を行うべき（Ｓ１０で「Ｙｅｓ」）として、処理をＳ３へ戻す。メモリコントローラ１０は、訂正成功であれば、リトライリード動作が必要ない（Ｓ１０で「Ｎｏ」）として、リード結果をホスト装置３０に返して、処理を終了する。
【００８３】
以上のように、本実施形態では、メモリシステム１において、隣接ワードライン補償リード方式をティア境界１１２近傍のメモリセルＭＴ４８に対して局限的に適用させ、ティア境界１１２近傍以外のメモリセルに対して通常のリード動作を維持させる。これにより、不揮発性メモリ２０におけるリード動作の信頼性向上とパフォーマンスの低下抑制とを両立化できる。
【００８４】
なお、図６のＳ５〜Ｓ６，Ｓ８〜Ｓ９におけるリード方式において、リードレベルをシフトさせるシフトリード方式が併用されてもよい。Ｓ６において、リードレベルを変更しながら隣接ワードライン補償リード方式でリード動作が行われてもよい。Ｓ９において、リードレベルを変更しながらファストリード方式やノーマルリード方式でリード動作が行われてもよい。
【００８５】
図６のＳ５，Ｓ８では、リトライシーケンスに従ってリード動作が行われることがあってもよい。初回のリード動作は、リトライシーケンスにおける初回のリード動作であり、そのトリガーがホストリードコマンド、又はコンパクション処理やリフレッシュ処理などに伴う内部的なリード命令である。それに対して、リトライリード動作は、リトライシーケンスにおける２回目以降のリード動作であり、そのトリガーがリードデータに対する誤り訂正で訂正不能となったことである点で異なる。また、リトライリード動作では、前回までのリードレベルから変更されたリードレベルでリード動作が行われることが多い。初回のリード動作に比べて、リトライリード動作は、より信頼性の高い方式で行われることが多い。たとえば、初回のリード動作でファストリード方式ならば、リトライリード動作では、ノーマルリード方式や隣接ワードライン補償リード方式で行われる。初回でノーマルリード方式ならば、リトライリード動作では、隣接ワードライン補償リード方式で行われる。
【００８６】
例えば、実施形態の第１の変形例として、メモリシステム１は、図９に示すような動作を行ってもよい。図９は、実施形態の第１の変形例にかかるメモリシステム１の動作を示すフローチャートである。図９では、リトライシーケンスとして、リトライ回数の閾値が４回であり、初回のリード動作がファストリード方式、リトライリード動作がより信頼性の高い方式としてノーマルリード方式に決定される場合について例示する。例えば、Ｓ２で変換された物理アドレスが適用対象領域に含まれない場合（Ｓ３で「Ｎｏ」）、Ｓ８では、Ｓ８１〜Ｓ８３の処理が行われ得る。すなわち、メモリコントローラ１０は、今回のリード処理が初回のリード処理であるか否か判断し（Ｓ８１）、今回のリード処理が初回のリード処理であれば（Ｓ８１で「Ｙｅｓ」）、リード方式を基準のリードレベルによるファストリード方式に決定してリードコマンドを発行し不揮発性メモリ２０へ供給する（Ｓ８２）。Ｓ８２のリードコマンドに応じて、不揮発性メモリ２０は、ファストリード方式で対象メモリセルに対するリード動作を行い、リードデータをメモリコントローラ１０へ返す（Ｓ９）。メモリコントローラ１０は、初回のＳ９（すなわち、初回のリード動作）で得られたリードデータに対して誤り訂正を行う。メモリコントローラ１０は、訂正失敗であれば、（その訂正失敗をトリガーとする）リトライリード動作をすべき（Ｓ１０で「Ｙｅｓ」）として、Ｓ３経由でＳ８へ進む。メモリコントローラ１０は、今回のリード処理が２回目のリード処理であるので（Ｓ８１で「Ｎｏ」）、リード方式を１回目と異なるリードレベルによるノーマルリード方式に決定して２回目のリードコマンドを発行しリードレベルを設定するためのシフト値とともに不揮発性メモリ２０へ供給する（Ｓ８３）。Ｓ８３のリードコマンドに応じて、不揮発性メモリ２０は、ノーマルリード方式で対象メモリセルに対するリード動作を行う（Ｓ９）。不揮発性メモリ２０は、リードデータをメモリコントローラ１０へ返す。メモリコントローラ１０は、２回目のＳ９（すなわち、１回目のリトライリード動作）で得られたリードデータに対して誤り訂正を行い、訂正失敗であれば、リトライリード動作をすべき（Ｓ１０で「Ｙｅｓ」）として、Ｓ３経由でＳ８へ進む。メモリコントローラ１０は、今回のリード処理が３回目のリード処理であるので（Ｓ８１で「Ｎｏ」）、リード方式を１回目及び２回目と異なるリードレベルによるノーマルリード方式に決定して３回目のリードコマンドを発行しリードレベルを設定するためのシフト値とともに不揮発性メモリ２０へ供給する（Ｓ８３）。Ｓ８３のリードコマンドに応じて、不揮発性メモリ２０は、ノーマルリード方式で対象メモリセルに対するリード動作を行う（Ｓ９）。不揮発性メモリ２０は、リードデータをメモリコントローラ１０へ返す。メモリコントローラ１０は、３回目のＳ９（すなわち、２回目のリトライリード動作）で得られたリードデータに対して誤り訂正を行い、訂正失敗であれば、リトライリード動作をすべき（Ｓ１０で「Ｙｅｓ」）として、Ｓ３経由でＳ８へ進む。メモリコントローラ１０は、今回のリード処理が４回目のリード処理であるので（Ｓ８１で「Ｎｏ」）、リード方式を１回目〜３回目と異なるリードレベルによるノーマルリード方式に決定して４回目のリードコマンドを発行しリードレベルを設定するためのシフト値とともに不揮発性メモリ２０へ供給する（Ｓ８３）。Ｓ８３のリードコマンドに応じて、不揮発性メモリ２０は、ノーマルリード方式で対象メモリセルに対するリード動作を行う（Ｓ９）。不揮発性メモリ２０は、リードデータをメモリコントローラ１０へ返す。メモリコントローラ１０は、４回目のＳ９（すなわち、３回目のリトライリード動作）で得られたリードデータに対して誤り訂正を行い、訂正失敗であれば、リトライリード動作をすべき（Ｓ１０で「Ｙｅｓ」）として、Ｓ３経由でＳ８へ進む。メモリコントローラ１０は、今回のリード処理が５回目のリード処理であるので（Ｓ８１で「Ｎｏ」）、リード方式を１回目〜４回目と異なるリードレベルによるノーマルリード方式に決定して５回目のリードコマンドを発行しリードレベルを設定するためのシフト値とともに不揮発性メモリ２０へ供給する（Ｓ８３）。Ｓ８３のリードコマンドに応じて、不揮発性メモリ２０は、ノーマルリード方式で対象メモリセルに対するリード動作を行う（Ｓ９）。不揮発性メモリ２０は、リードデータをメモリコントローラ１０へ返す。メモリコントローラ１０は、５回目のＳ９（すなわち、４回目のリトライリード動作）で得られたリードデータに対して誤り訂正を行い、訂正失敗であれば、リトライ回数が閾値（例えば、４回）に達し、リトライリード動作でエラー回避が困難でありリトライリード動作をすべきでない（Ｓ１０で「Ｎｏ」）として、エラー処理を行い、処理を終了する。
【００８７】
図９の変形例として、Ｓ８２において、ノーマルリード方式でリードコマンドを発行し、Ｓ８３において、隣接ワードライン補償リード方式でリードコマンドを発行してもよい。図６と図９の変形例とを比較すると、隣接ワードライン補償リード方式を、図６では、適用対象領域に限定して適用可能としているのに対して、図９の変形例では、適用対象領域でない場合であってもリトライリード動作で適用可能としている。
【００８８】
隣接ワードライン補償リード方式は、初回のリード動作から適用可能としてもよいし、図１０に示すように、初回のリード動作では適用不可としリトライリード動作から適用可能としてもよい。図１０は、実施形態の第２の変形例にかかるメモリシステム１の動作を示すフローチャートである。図６と図１０とを比較すると、図１０では、Ｓ１１の処理が追加されている。これにより、隣接ワードライン補償リード方式を、図６に示す動作では、初回リード・リトライリードに関わらず適用可能としているのに対して、図１０に示す動作では、初回リードに対しては適用不可として、リトライリードに限定して適用可能であるとしている。すなわち、図１０に示すように、メモリシステム１において、メモリコントローラ１０は、Ｓ２で変換された物理アドレスが適用対象領域に含まれる場合（Ｓ３で「Ｙｅｓ」）、現在のリード動作がリトライリード動作であるか否かを判断する（Ｓ１１）。メモリコントローラ１０は、現在のリード動作が初回のリード動作である場合（Ｓ１１で「Ｎｏ」）、隣接ワードライン補償リード方式を適用不可として、処理をＳ８へ進める。メモリコントローラ１０は、現在のリード動作がリトライリード動作であれば（Ｓ１１で「Ｙｅｓ」）、隣接ワードライン補償リード方式を適用可能として、隣接ワードライン補償リード方式のコマンドを発行する（Ｓ５）。
【００８９】
このように、隣接ワードライン補償リード方式を、リトライリード動作のリード動作でティア境界１１２近傍のメモリセルＭＴ４８に対して局限的に適用させる場合、パフォーマンスの低下をさらに抑制できるとともに、不揮発性メモリ２０におけるリード動作の信頼性を向上できる。
【００９０】
隣接ワードライン補償リード方式を適用させる条件は、図１１に示すように、リードデータの信頼性に関する情報が所定の閾値より低い信頼性を示していると判断される条件であってもよい。例えば、図３に示すように、ＲＡＭ１９に信頼性情報１９ａが格納されていてもよい。信頼性情報１９ａは、メモリセルの物理位置とリードデータの信頼性を示す特性（例えば、リトライ率、不良ビット数など）とが複数の異なる物理位置について対応付けられた情報である。なお、信頼性情報１９ａは、不揮発性メモリ２０（管理情報格納領域２３ｂ）内に格納されており、メモリシステム１の起動時にメモリコントローラ１０によりＲＡＭ１９へ読み出される。図１１は、実施形態の第３の変形例にかかるメモリシステム１の動作を示すフローチャートである。図６と図１１とを比較すると、図１１では、Ｓ２１の処理が追加されている。これにより、隣接ワードライン補償リード方式を、図６に示す動作では、リードデータの信頼性に関わらず適用可能としているのに対して、図１１に示す動作では、リードデータの信頼性が高い場合は適用不可として、リードデータの信頼性が低い場合に限定して適用可能であるとしている。すなわち、メモリシステム１において、メモリコントローラ１０は、Ｓ２で変換された物理アドレスが適用対象領域に含まれる場合（Ｓ３で「Ｙｅｓ」）、リードデータの信頼性に関する情報が所定の閾値より高い信頼性を示しているか否かを判断する（Ｓ２１）。メモリコントローラ１０は、リードデータの信頼性に関する情報が所定の閾値より高い場合（Ｓ２１で「Ｙｅｓ」）、隣接ワードライン補償リード方式を適用不可として、処理をＳ８へ進める。メモリコントローラ１０は、リードデータの信頼性に関する情報が所定の閾値以下であれば（Ｓ２１で「Ｎｏ」）、隣接ワードライン補償リード方式を適用可能として、隣接ワードライン補償リード方式のコマンドを発行する（Ｓ５）。
【００９１】
なお、図１１において、リード対象の物理アドレスが適用対象領域に含まれるかどうかに関わらず（すなわち、図１１においてＳ３が省略されて）、信頼性が低いと判断した場合（Ｓ２１で「Ｎｏ」）にメモリコントローラ１０がＳ５で隣接ワードライン補償リード方式のリードコマンドを発行してもよい。
【００９２】
なお、図１１の動作では、Ｓ３及びＳ２１の判断に代えて、次の判断が行われてもよい。すなわち、Ｓ２で変換された物理アドレスが適用対象領域に含まれること（第１条件）と、Ｓ２で変換された物理アドレスが適用対象領域に含まれず且つリードデータの信頼性に関する情報が所定の閾値より低い信頼性を示していること（第２条件）との少なくとも一方が成り立つ場合に、処理をＳ５へ進め、第１条件及び第２条件のいずれも成り立たない場合に、処理をＳ８へ進めてもよい。
【００９３】
リードデータの信頼性に関する情報は、リードデータの誤り訂正で検出されたビットエラー率と、不揮発性メモリ２０におけるリード動作のリトライ率と、リード動作の累積回数との少なくとも１つを含む。ビットエラー率（ＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ））とは、１ビットあたりのエラー発生確率であり、ＥＣＣ部１３で検出されたユーザデータのエラービット数を全ビット数で割って求められ得る。このビットエラー率の計算は、例えば、ＥＣＣフレーム（１ＫＢや２ＫＢ）サイズ又はクラスタ（４ＫＢ）サイズのユーザデータのエラービット数に対して行われてもよい。また、このビットエラー率の計算は、当該ブロックのプログラム直後のユーザデータのエラービット数に対して行われてもよいし、当該ブロックの複数回の消去動作を跨いで時間的に平均されたユーザデータのエラービット数に対して行われてもよい。リトライ率は、ＥＣＣ部１３での訂正失敗に応じたリトライリードの発生確率であり、リトライリードの発生回数を初回のリード処理の実行回数で割って求められ得る。リード動作の累積回数は、例えば、所定のデータ管理単位（例えば、物理ブロックごと）にカウントされるリード動作の累積回数である。この累積回数は、消去動作時にリセットされてもよい。
【００９４】
メモリコントローラ１０は、リードデータの信頼性に関する情報が所定の閾値以上の信頼性を示していれば（Ｓ２１で「Ｙｅｓ」）、隣接ワードライン補償リード方式の機能をオフさせ、通常のリード方式を維持させる（Ｓ８）。メモリコントローラ１０は、リードデータの信頼性に関する情報が所定の閾値より低い信頼性を示していれば（Ｓ２１で「Ｎｏ」）、隣接ワードライン補償リード方式のリードコマンドを発行する（Ｓ５）。
【００９５】
このように、隣接ワードライン補償リード方式を、リードデータの信頼性が所定の閾値より低くなったときに、ティア境界１１２近傍のメモリセルＭＴ４８に対して局限的に適用させるので、パフォーマンスの低下をさらに抑制できるとともに、不揮発性メモリ２０におけるリード動作の信頼性を向上できる。
【００９６】
隣接ワードライン補償リード方式を適用させる条件は、図１２に示すように、リトライリード動作において、リードデータの信頼性に関する情報が所定の閾値より低い信頼性を示していると判断される条件であってもよい。図１２は、実施形態の第４の変形例にかかるメモリシステム１の動作を示すフローチャートである。図６と図１２とを比較すると、図１２では、Ｓ１１の処理とＳ２１の処理とが追加されている。これにより、隣接ワードライン補償リード方式を、図６に示す動作では、初回リード・リトライリードに関わらず適用可能としているのに対して、図１２に示す動作では、初回リードに対しては適用不可として、リトライリードに限定して適用可能であるとしている。また、隣接ワードライン補償リード方式を、図６に示す動作では、リードデータの信頼性に関わらず適用可能としているのに対して、図１２に示す動作では、リードデータの信頼性が高い場合は適用不可として、リードデータの信頼性が低い場合に限定して適用可能であるとしている。すなわち、メモリシステム１において、メモリコントローラ１０は、Ｓ２で変換された物理アドレスが適用対象領域に含まれる場合（Ｓ３で「Ｙｅｓ」）、現在のリード動作がリトライリード動作であるか否かを判断する（Ｓ１１）。メモリコントローラ１０は、現在のリード動作が初回のリード動作であれば（Ｓ１１で「Ｎｏ」）、隣接ワードライン補償リード方式の機能をオフさせ、通常のリード方式を維持させる（Ｓ８）。メモリコントローラ１０は、現在のリード動作がリトライリード動作であれば（Ｓ１１で「Ｙｅｓ」）、リードデータの信頼性に関する情報が所定の閾値より低い信頼性を示しているか否かを判断する（Ｓ２１）。
【００９７】
メモリコントローラ１０は、リードデータの信頼性に関する情報が所定の閾値以上の信頼性を示していれば（Ｓ２１で「Ｙｅｓ」）、隣接ワードライン補償リード方式の機能をオフさせ、通常のリード方式のリードコマンドを発行する（Ｓ８）。メモリコントローラ１０は、リードデータの信頼性に関する情報が所定の閾値より低い信頼性を示していれば（Ｓ２１で「Ｎｏ」）、隣接ワードライン補償リード方式の機能をオンさせ、隣接ワードライン補償リード方式のリードコマンドを発行する（Ｓ５）。
【００９８】
このように、隣接ワードライン補償リード方式を、リトライリード動作で且つリードデータの信頼性が所定の閾値より低くなったときに、ティア境界１１２近傍のメモリセルＭＴ４８に対して局限的に適用させるので、パフォーマンスの低下をさらに抑制できるとともに、不揮発性メモリ２０におけるリード動作の信頼性を向上できる。
【００９９】
隣接ワードライン補償リード方式を適用させるべき領域（適用対象領域）は、図１３に示すような領域であってもよい。図１３は、実施形態の第５の変形例にかかる制御情報２３ｂ１を示す図である。
【０１００】
複数の積層単位の境界領域は、図１３（ａ）に示すように、ティア境界に近接する２つ以上のワードラインを含み得る。図１３（ａ）の場合、積層単位ＳＴＵ１と積層単位ＳＴＵ２との境界領域１１１２ａでは、ティア境界１１２の上側（ティアＴＩＥＲ２側）に、ティア境界１１２に近接する３つのワードラインＷＬ４８〜ＷＬ５０が存在する。ワードラインＷＬ４８〜ＷＬ５０とメモリーピラーＭＰとが交差する位置に形成されるメモリセルＭＴ４８〜ＭＴ５０でリード特性が変化し得る。
【０１０１】
それに対して、図１３（ａ）に示す制御情報２３ｂ１において、適用対象領域ＲＧ＿ＤＬＡａは、境界領域１１１２ａに含まれるワードラインＷＬ４８〜ＷＬ５０に接続されるメモリセルＭＴ４８〜ＭＴ５０の物理位置の範囲を示す。メモリコントローラ１０は、図１３（ａ）に示す制御情報２３ｂ１を参照することで、リード対象のメモリセルが適用対象領域ＲＧ＿ＤＬＡａに含まれる場合に、隣接ワードライン補償リードを適用させることができる。
【０１０２】
複数の積層単位の境界領域は、図１３（ｂ）に示すように、ティア境界に近接するワードラインに対応した一部のページを含み得る。図１３（ｂ）の場合、積層単位ＳＴＵ１と積層単位ＳＴＵ２との境界領域１１１２ｂでは、ティア境界１１２の上側（ティアＴＩＥＲ２側）に、ティア境界１１２に近接する１つのワードラインＷＬ４８が存在する。例えば、ワードラインＷＬ４８とメモリーピラーＭＰとが交差する位置に形成されるメモリセルＭＴ４８のＬＯＷＥＲページに対応したビットでリード特性が変化し得る。
【０１０３】
それに対して、図１３（ｂ）に示す制御情報２３ｂ１において、適用対象領域ＲＧ＿ＤＬＡｂは、境界領域１１１２ｂに含まれるワードラインＷＬ４８に接続されるメモリセルＭＴ４８の物理位置の範囲と一部のページ（例えば、ＬＯＷＥＲページ）に対応したビットの範囲とを示す。図１３（ｂ）に示す制御情報２３ｂ１では、境界領域１１１２ｂに含まれるワードラインＷＬ４８に接続されるメモリセルＭＴ４８において、一部のページ（例えば、ＬＯＷＥＲページ）に対応したビットに対して隣接ワードライン補償リードが適用され、他のページ（例えば、ＭＩＤＤＬＥページ、ＵＰＰＥＲページ）に対応したビットに対して隣接ワードライン補償リードが適用されない（すなわち、通常のリード処理が維持される）ことが示されている。したがって、図１３（ｂ）に示す制御情報２３ｂ１を参照することで、境界領域１１１２ｂに対応したメモリセルＭＴ４８における一部のページ（例えば、ＬＯＷＥＲページ）に対応したビットに対して局限的に適用させるので、パフォーマンスの低下をさらに抑制できる。なお、隣接ワードライン補償リードを局限的に適用させる一部のページは、図１３（ｂ）で例示しているＬＯＷＥＲページに限定されず、ＭＩＤＤＬＥページであってもよいし、ＵＰＰＥＲページであってもよいし、ＬＯＷＥＲページ、ＭＩＤＤＬＥページ、及びＵＰＰＥＲページから選択して２つのページの組み合わせであってもよい。
【０１０４】
複数の積層単位の境界領域は、図１３（ｃ）に示すように、ティア境界に近接する２つ以上のワードラインを含み得る。図１３（ｃ）の場合、積層単位ＳＴＵ１と積層単位ＳＴＵ２との境界領域１１１２ｃでは、ティア境界１１２の上側（ティアＴＩＥＲ２側）に、ティア境界１１２に近接する１つのワードラインＷＬ４８が存在し、ティア境界１１２の下側（ティアＴＩＥＲ１側）に、ティア境界１１２に近接する１つのワードラインＷＬ４７が存在する。ワードラインＷＬ４７〜ＷＬ４８とメモリーピラーＭＰとが交差する位置に形成されるメモリセルＭＴ４７〜ＭＴ４８でリード特性が変化し得る。
【０１０５】
それに対して、図１３（ｃ）に示す制御情報２３ｂ１において、適用対象領域ＲＧ＿ＤＬＡｃは、境界領域１１１２ｃに含まれるワードラインＷＬ４７〜ＷＬ４８に接続されるメモリセルＭＴ４７〜ＭＴ４８の物理位置の範囲を示す。メモリコントローラ１０は、図１３（ｃ）に示す制御情報２３ｂ１を参照することで、リード対象のメモリセルが適用対象領域ＲＧ＿ＤＬＡｃに含まれる場合に、隣接ワードライン補償リードを適用させることができる。
【０１０６】
複数の積層単位の境界領域は、図１３（ｄ）に示すように、ティア境界に近接するワードラインと最下のティアの下端に対応したワードラインと最上のティアの上端に対応したワードラインとを含み得る。図１３（ｄ）の場合、積層単位ＳＴＵ１と積層単位ＳＴＵ２との境界領域１１１２ｄでは、ティア境界１１２の上側（ティアＴＩＥＲ２側）に、ティア境界１１２に近接する１つのワードラインＷＬ４８が存在する。積層単位ＳＴＵ１の境界領域１１１１ｄでは、最下のティアＴＩＥＲ１の下端の上側に、下端に近接する１つのワードラインＷＬ０が存在する。積層単位ＳＴＵ２の境界領域１１１３ｄでは、最上のティアＴＩＥＲ２の上端の下側に、上端に近接する１つのワードラインＷＬ９５が存在する。ワードラインＷＬ０，ＷＬ４８，ＷＬ９５とメモリーピラーＭＰとが交差する位置に形成されるメモリセルＭＴ０，ＭＴ４８，ＭＴ９５でリード特性が変化し得る。
【０１０７】
それに対して、図１３（ｄ）に示す制御情報２３ｂ１において、適用対象領域ＲＧ＿ＤＬＡｄ２は、境界領域１１１２ｄに含まれるワードラインＷＬ４８に接続されるメモリセルＭＴ４８の物理位置の範囲を示す。適用対象領域ＲＧ＿ＤＬＡｄ１は、境界領域１１１１ｄに含まれるワードラインＷＬ０に接続されるメモリセルＭＴ０の物理位置の範囲を示す。適用対象領域ＲＧ＿ＤＬＡｄ３は、境界領域１１１３ｄに含まれるワードラインＷＬ９５に接続されるメモリセルＭＴ９５の物理位置の範囲を示す。メモリコントローラ１０は、図１３（ｄ）に示す制御情報２３ｂ１を参照することで、リード対象のメモリセルが適用対象領域ＲＧ＿ＤＬＡｄ２又は適用対象領域ＲＧ＿ＤＬＡｄ１又は適用対象領域ＲＧ＿ＤＬＡｄ３に含まれる場合に、隣接ワードライン補償リードを適用させることができる。
【０１０８】
各メモリーピラーＭＰは、図１４に示すように、下部ティアＴＩＥＲ１、中部ティアＴＩＥＲ２、上部ティアＴＩＥＲ３が順に積層された構造であってもよく、それに応じて、ワードライン群ＷＬＧは、積層単位ＳＴＵ１、積層単位ＳＴＵ２、積層単位ＳＴＵ３に分割されてもよい。図１４は、実施形態の第６の変形例における複数の積層単位を示す断面図である。積層単位ＳＴＵ１、積層単位ＳＴＵ２は、実施形態と同様である。積層単位ＳＴＵ３は、ティアＴＩＥＲ３に対応し、複数のワードラインＷＬ９６〜ＷＬ１４３を含む。
【０１０９】
この場合、ティアＴＩＥＲ３の下端の平面寸法がティアＴＩＥＲ２の上端の平面寸法より小さく、ティアＴＩＥＲ２の下端の平面寸法がティアＴＩＥＲ１の上端の平面寸法より小さい。メモリーピラーＭＰの平面寸法は、ティアＴＩＥＲ３の上端からティアＴＩＥＲ１の下端へ見た場合に、ティアＴＩＥＲ３とティアＴＩＥＲ２との境界（ティア境界）１２３近傍で急激に増加しており、したがって、ティア境界１２３近傍で不連続的に変化している。また、メモリーピラーＭＰの平面寸法は、ティアＴＩＥＲ３の上端からティアＴＩＥＲ１の下端へ見た場合に、ティアＴＩＥＲ２とティアＴＩＥＲ１との境界（ティア境界）１１２近傍で急激に増加しており、したがって、ティア境界１１２近傍で不連続的に変化している。
【０１１０】
境界領域は、ティア境界に近接する１つのワードラインを含み得る。図１４の場合、積層単位ＳＴＵ１と積層単位ＳＴＵ２との境界領域１１１２では、ティア境界１１２の上側（ティアＴＩＥＲ２側）に、ティア境界１１２に近接する１つのワードラインＷＬ４８が存在する。積層単位ＳＴＵ２と積層単位ＳＴＵ３との境界領域１１２３では、ティア境界１２３の上側（ティアＴＩＥＲ３側）に、ティア境界１２３に近接する１つのワードラインＷＬ９６が存在する。ワードラインＷＬ４８，ＷＬ９６とメモリーピラーＭＰとが交差する位置に形成されるメモリセルＭＴ４８，ＭＴ９６でリード特性が変化し得る。
【０１１１】
それに対して、図１５に示す制御情報２３ｂ１において、適用対象領域ＲＧ＿ＤＬＡｅ１は、境界領域１１１２に含まれるワードラインＷＬ４８に接続されるメモリセルＭＴ４８の物理位置の範囲を示す。適用対象領域ＲＧ＿ＤＬＡｅ２は、境界領域１１２３に含まれるワードラインＷＬ９６に接続されるメモリセルＭＴ９６の物理位置の範囲を示す。メモリコントローラ１０は、図１５に示す制御情報２３ｂ１を参照することで、リード対象のメモリセルが適用対象領域ＲＧ＿ＤＬＡｅ１又は適用対象領域ＲＧ＿ＤＬＡｅ２に含まれる場合に、隣接ワードライン補償リードを適用させることができる。
【０１１２】
このように、隣接ワードライン補償リード方式を各ティア境界１１２，１２３近傍のメモリセルＭＴ４８，ＭＴ９６に対して局限的に適用させるので、ティア境界が複数ある場合に、不揮発性メモリ２０におけるリード動作の信頼性向上とパフォーマンスの低下抑制とを両立化できる。
【０１１３】
隣接ワードライン補償リード方式をティア境界１１２近傍のメモリセルＭＴ４８に対して局限的に適用させる処理は、図１６に示すように、不揮発性メモリ２０内のコマンド処理部２１により行われてもよい。図１６は、実施形態の第７の変形例における不揮発性メモリ２０の動作を示すフローチャートである。すなわち、不揮発性メモリ２０は、メモリコントローラ１０からリードコマンドを受信すると（Ｓ３１）、リードコマンドをコマンド処理部２１（図３参照）へ渡す。コマンド処理部２１は、リードコマンドを解析し、リードコマンドがリード方式の自動選択要求を含むか否かを判断する（Ｓ３２）。
【０１１４】
例えば、Ｓ３１で受信されるリードコマンドは、図１７に示すセンスコマンドＭ３０及び転送コマンドＭ２０を含んでもよい。図１７は、実施形態の第７の変形例におけるリードコマンドのコマンドシーケンスを示す図である。図１７に示すように、センスコマンドＭ３０において、実行すべきリード動作を指定するプリフィックスが“ＹＹ”となっていれば、コマンド処理部２１は、センスコマンドＭ３０がリード方式の自動選択要求を含むと判断する。また、図示しないが、センスコマンドＭ３０において、実行すべきリード動作を指定するプリフィックスが他の値となっているか、プリフィックス自体が存在しなければ、コマンド処理部２１は、センスコマンドＭ３０がリード方式の自動選択要求を含まないと判断する。
【０１１５】
なお、図１７において、「ＰＳＣ」は、ページ選択要求（Ｐａｇｅ  Ｓｅｌｅｃｔ  Ｃｏｍｍａｎｄ）を示し、「００ｈ」は、センス動作指示を示し、「Ｃ１」、「Ｃ２」は、カラムアドレスを示し、「Ｒ１」「Ｒ２」「Ｒ３」は、ロウアドレスを示し、「３０ｈ」は、データのセンス開始指示を示す。
【０１１６】
図１６に戻って、コマンド処理部２１は、リードコマンドがリード方式の自動選択要求を含まない場合（Ｓ３２で「Ｎｏ」）、通常のリード動作を行い（Ｓ３３）、処理を終了させる。
【０１１７】
コマンド処理部２１は、リードコマンドがリード方式の自動選択要求を含む場合（Ｓ３２で「Ｙｅｓ」）、リードコマンドを解析し、リードコマンドに含まれた物理アドレス（例えば、図１７に示すロウアドレス「Ｒ１」「Ｒ２」「Ｒ３」）を特定する。また、コマンド処理部２１は、制御情報２３ｂ１を参照し、リードコマンドに含まれた物理アドレスが適用対象領域に含まれるか否かを判断する（Ｓ３５）。
【０１１８】
なお、制御情報２３ｂ１は、予めコマンド処理部２１に設定されていてもよいし、Ｓ３５の実行時に管理情報格納領域２３ｂから読み出してもよい。
【０１１９】
コマンド処理部２１は、リードコマンドに含まれた物理アドレスが適用対象領域に含まれる場合（Ｓ３５で「Ｙｅｓ」）、駆動部２２及びカラムモジュール２４を制御して、隣接ワードライン補償リード方式によるリード動作を行い、リードデータをメモリコントローラ１０へ返す（Ｓ３７）。例えば、リード対象がワードラインＷＬ４８に接続されたメモリセルＭＴ４８である場合、不揮発性メモリ２０は、隣接するワードラインＷＬ４９に接続されたメモリセル（隣接メモリセル）ＭＴ４９からデータをリードし、対象ワードラインＷＬ４８に接続されたメモリセル（対象メモリセル）ＭＴ４８から選択候補として複数のリード電圧で順次にデータをリードする。そして、不揮発性メモリ２０は、メモリーピラーごとに（すなわち、ビットラインごとに）、隣接メモリセルＭＴ４９からリードされたデータに基づいて、対象メモリセルＭＴ４８の複数候補のリードデータのうち１つのリードデータを選択する。これにより、不揮発性メモリ２０は、複数候補のリードデータのうち、隣接するワードラインに接続されたメモリセルのデータからの影響が補償された１つのリードデータを選択し、選択されたリードデータをメモリコントローラ１０へ返す。このため、ティア境界近傍のメモリセルに対するリード動作の信頼性を向上できる。
【０１２０】
一方、コマンド処理部２１は、リードコマンドに含まれた物理アドレスが適用対象領域に含まれない場合（Ｓ３５で「Ｎｏ」）、隣接ワードライン補償リード方式を選択せず、通常のリード方式でリード動作を行い、リードデータをメモリコントローラ１０へ返す（Ｓ３９）。例えば、コマンド処理部２１は、駆動部２２及びカラムモジュール２４を制御して、通常のリード方式（例えば、ファストリード方式、ノーマルリード方式など）に従ったリード動作を行い、リードデータをメモリコントローラ１０へ返す。これにより、不必要なパフォーマンスの低下（例えば、期間ｔＲの長時間化）を抑制できる。
【０１２１】
なお、図１７において、期間ｔＲは、不揮発性メモリ２０がリードコマンドを受信（Ｓ３１）してからリード動作（Ｓ３７又はＳ３９）が完了し、転送コマンドに応じた転送動作を開始することが可能となるまでの時間を示す。転送コマンドＭ２０は、リード動作完了後にリードデータをメモリコントローラ１０へ返すように指示する。転送コマンドＭ２０において、「０５ｈ」は、転送指示を示し、「Ｃ１」、「Ｃ２」は、カラムアドレスを示し、「Ｒ１」「Ｒ２」「Ｒ３」は、ロウアドレスを示し、「Ｅ０ｈ」は、出力開始指示を示す。不揮発性メモリ２０がリードコマンドを受信してからリード動作を完了するまでの時間である期間ｔＲは、ファストリード方式、ノーマルリード方式、隣接ワードライン補償リード方式の順に長くなる傾向にある（図２参照）。
【０１２２】
このように、不揮発性メモリ２０において、隣接ワードライン補償リード方式をティア境界１１２近傍のメモリセルＭＴ４８に対して局限的に適用させることによっても、不揮発性メモリ２０におけるリード動作の信頼性向上とパフォーマンスの低下抑制とを両立化できる。
【０１２３】
なお、ティア境界近傍のメモリセルに対してライト動作を局限的に変更することも可能である。メモリセルに対するプログラムパラメータとして、ｉｎｉｔｉａｌ  ＶＰＧＭとｄｅｌｔａ  ＶＰＧＭがある。メモリセルに対するプログラム動作は、メモリセルの閾値電圧を上昇させるためにプログラム電圧ＶＰＧＭを印加するプログラム電圧印加動作と、メモリセルの閾値電圧が書込みデータに対応する目的の閾値電圧に達したかを確認するためのベリファイ動作と、を組み合わせたプログラムループを１回以上繰り返すことによって実現する。１回以上のループにおいて、プログラム動作における初回のループで使用するプログラム電圧をｉｎｉｔｉａｌ  ＶＰＧＭという。複数のループ間では、プログラム電圧を、前回のループで使用したプログラム電圧よりも上昇させる。この上昇幅をｄｅｌｔａ  ＶＰＧＭという。
【０１２４】
例えば、不揮発性メモリ２０は、ティア境界近傍のメモリセルに対して、ｉｎｉｔｉａｌ  ＶＰＧＭやｄｅｌｔａ  ＶＰＧＭの片方あるいは双方を小さくして、ライト性能を犠牲にしつつ、疲弊を抑えて書き込んでもよい。また、不揮発性メモリ２０は、ティア境界以外のメモリセルに対して、ＱＬＣ／ＴＬＣ／ＭＬＣで書込みを行い、ティア境界近傍のメモリセルに対しては、（ｂｉｔｓ  ｐｅｒ  ｃｅｌｌが小さい）ＴＬＣ／ＭＬＣ／ＳＬＣで書込みを行う。不揮発性メモリ２０は、リード動作についても同様の制御を行ってもよい。
【０１２５】
あるいは、メモリコントローラ１０は、ティア境界近傍のメモリセルに対してｉｎｉｔｉａｌ  ＶＰＧＭやｄｅｌｔａ  ＶＰＧＭの片方あるいは双方を小さくしてライト性能を犠牲にしつつ疲弊を抑えて書き込むように、不揮発性メモリ２０を制御してもよい。具体的には、ティア境界近傍のメモリセルに対してライト動作を行うときは、ｉｎｉｔｉａｌ  ＶＰＧＭやｄｅｌｔａ  ＶＰＧＭの片方あるいは双方を小さくするようにパラメータ値を指定し、それ以外のときはｉｎｉｔｉａｌ  ＶＰＧＭやｄｅｌｔａ  ＶＰＧＭの通常のパラメータ値を指定する。また、メモリコントローラ１０は、ティア境界以外のメモリセルに対してＱＬＣ／ＴＬＣ／ＭＬＣで書込みを行い、ティア境界近傍のメモリセルに対しては、（ｂｉｔｓ  ｐｅｒ  ｃｅｌｌが小さい）ＴＬＣ／ＭＬＣ／ＳＬＣで書込みを行うように指示するコマンドを、不揮発性メモリ２０に発行する。メモリコントローラ１０は、リード動作についても同様の制御を行ってもよい。
【０１２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
１  メモリシステム、１０  メモリコントローラ、２０  不揮発性メモリ、２３  メモリセルアレイ、２６  制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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