(57)【要約】【課題】  性能を向上させることが可能な半導体装置を提供する。【解決手段】  実施形態の半導体装置は、半導体基板１０上に設けられたゲート絶縁膜１１と、ゲート絶縁膜１１上に設けられたゲート電極１２とを含む。ゲート電極１２は、多結晶シリコンを含む第１層１２ａと、第１層１２ａと前記ゲート絶縁膜との間に設けられ、多結晶シリコン及び炭素を含む第２層１２ｂと、第１層１２ａの上面に設けられ、多結晶シリコン及び炭素を含む第３層１２ｃと、第１層１２ａの第１側面に設けられ、多結晶シリコン及び炭素を含む第４層１２ｄと、第１層１２ａの第２側面に設けられ、多結晶シリコン及び炭素を含む第５層１２ｅとを含む。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と
を具備し、
前記ゲート電極は、
多結晶シリコンを含む第１層と、
前記第１層と前記ゲート絶縁膜との間に設けられ、多結晶シリコン及び炭素を含む第２層と、
前記第１層の上面に設けられ、多結晶シリコン及び炭素を含む第３層と、
前記第１層の第１側面に設けられ、多結晶シリコン及び炭素を含む第４層と、
前記第１層の第２側面に設けられ、多結晶シリコン及び炭素を含む第５層と
を含む
半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と
を具備し、
前記ゲート電極は、
多結晶シリコンを含む第１層と、
前記第１層の底面に設けられ、多結晶シリコン及び炭素を含む第２層と、
前記第１層の上面に設けられ、多結晶シリコン及び炭素を含む第３層と、
前記第１層の第１側面に設けられ、多結晶シリコン及び窒素を含む第４層と、
前記第１層の第２側面に設けられ、多結晶シリコン及び窒素を含む第５層と
を含む
半導体装置。
【請求項３】
前記炭素の濃度は、１×１０２０／ｃｍ３以上である
請求項１又は２に記載の半導体装置。
【請求項４】
前記窒素の濃度は、１×１０２０／ｃｍ３以上である
請求項２に記載の半導体装置。
【請求項５】
前記第２乃至第５層の各々の厚さは、５ｎｍ以下である
請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に係り、特にＭＩＳ（metal insulator semiconductor）トランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
ＭＩＳトランジスタ（field effect transistor）は、様々な半導体装置、特にＬＳＩ（large-scale integrated circuit）に使用されている。ＭＩＳトランジスタの微細化や低抵抗化が望まれている。ＭＩＳトランジスタの特性を改善することで、ＬＳＩの性能向上が実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−８６８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、性能を向上させることが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを具備する。前記ゲート電極は、多結晶シリコンを含む第１層と、前記第１層と前記ゲート絶縁膜との間に設けられ、多結晶シリコン及び炭素を含む第２層と、前記第１層の上面に設けられ、多結晶シリコン及び炭素を含む第３層と、前記第１層の第１側面に設けられ、多結晶シリコン及び炭素を含む第４層と、前記第１層の第２側面に設けられ、多結晶シリコン及び炭素を含む第５層と含む。
【図面の簡単な説明】
【０００６】
【図１】第１比較例に係るＭＩＳトランジスタの断面図。
【図２】第２比較例に係るＭＩＳトランジスタの一部の断面図。
【図３】第３比較例に係るＭＩＳトランジスタの断面図。
【図４】第４比較例に係るＭＩＳトランジスタの断面図。
【図５】第１実施形態に係る半導体装置の断面図。
【図６】第１実施形態に係る半導体装置の製造工程を説明する断面図。
【図７】図６に続く半導体装置の製造工程を説明する断面図。
【図８】図７に続く半導体装置の製造工程を説明する断面図。
【図９】図８に続く半導体装置の製造工程を説明する断面図。
【図１０】図９に続く半導体装置の製造工程を説明する断面図。
【図１１】図１０に続く半導体装置の製造工程を説明する断面図。
【図１２】図１１に続く半導体装置の製造工程を説明する断面図。
【図１３】図１２に続く半導体装置の製造工程を説明する断面図。
【図１４】図１３に続く半導体装置の製造工程を説明する断面図。
【図１５】図１４に続く半導体装置の製造工程を説明する断面図。
【図１６】図１５に続く半導体装置の製造工程を説明する断面図。
【図１７】第２実施形態に係る半導体装置の断面図。
【図１８】第２実施形態に係る半導体装置の製造工程を説明する断面図。
【図１９】図１８に続く半導体装置の製造工程を説明する断面図。
【図２０】図１９に続く半導体装置の製造工程を説明する断面図。
【図２１】図２０に続く半導体装置の製造工程を説明する断面図。
【図２２】第３実施形態に係る半導体装置の断面図。
【図２３】第３実施形態に係る半導体装置の製造工程を説明する断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。以下の説明において、同一の機能及び構成を有する要素については同一符号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【０００８】
［考察］
図１は、第１比較例に係るＭＩＳトランジスタの断面図である。
【０００９】
半導体基板１０１上には、ゲート絶縁膜１０２が設けられる。ゲート絶縁膜１０２上には、ゲート電極１０３が設けられる。ゲート電極１０３は、多結晶シリコンで構成される。ゲート電極１０３上には、シリサイド層１０４が設けられる。ゲート電極１０３の両側にはそれぞれ、側壁１０５ａ、１０５ｂが設けられる。半導体基板１０１内かつ側壁１０５ａ、１０５ｂの側方下の領域にはそれぞれ、ソース領域１０６、及びドレイン領域１０７が設けられる。
【００１０】
多結晶シリコン層１０３に不純物を導入することで、導電性を有するゲート電極が形成される。多結晶シリコン層に導入される不純物として、Ｐ型ＭＩＳトランジスタでは、Ｐ型不純物（例えばホウ素（Ｂ））、Ｎ型ＭＩＳトランジスタでは、Ｎ型不純物（例えばリン（Ｐ）又はヒ素（Ａｓ））が用いられる。
【００１１】
例えばＭＩＳトランジスタに熱処理を施すことで、多結晶シリコン層に導入された不純物が拡散してしまう懸念がある。不純物がゲート絶縁膜１０２を突き抜けて半導体基板１０１に侵入すると、ＭＩＳトランジスタの閾値電圧Ｖｔｈが変動してしまう。
【００１２】
また、不純物がシリサイド層１０４に吸収されると、多結晶シリコン層１０３の不純物濃度が低下し、多結晶シリコン層１０３が空乏化してしまう。同様に、不純物が側壁１０５ａ、１０５ｂに吸収されると、多結晶シリコン層１０３の不純物濃度が低下し、多結晶シリコン層１０３が空乏化してしまう。
【００１３】
また、シリサイド層１０４は、ゲート電極の抵抗を低くする機能を有する。ゲート長が短くなると、シリサイド層１０４の幅が狭くなる。よって、シリサイド層１０４の細線効果により、ゲート電極のシート抵抗が大きくなってしまう。
【００１４】
図２は、第２比較例に係るＭＩＳトランジスタの一部の断面図である。第２比較例では、不純物がゲート絶縁膜１０２を突き抜けるのを抑制するために、ゲート絶縁膜１０２としてのシリコン酸化膜（ＳｉＯ２）の表面を窒化して、ゲート絶縁膜１０２を、シリコン酸化膜１０２ａとシリコン酸窒化膜（ＳｉＯＮ）との２層で構成している。しかし、図２の構成では、多結晶シリコン層１０３の側面及び上面へ不純物が拡散するのを防ぐことができない。
【００１５】
図３は、第３比較例に係るＭＩＳトランジスタの断面図である。第３比較例では、シリサイド層の細線効果を抑制し、かつＭＩＳトランジスタの耐熱性を向上させるために、多結晶シリコン層１０３及び半導体基板１０１に、窒素（Ｎ）（又は炭素（Ｃ））をイオン注入（Ｉ／Ｉ）している。図３の領域１０８〜１１０が窒素（Ｎ）を導入された領域である。しかし、図３の構成では、多結晶シリコン層１０３の側面及び底面へ不純物が拡散するのを防ぐことができない。
【００１６】
図４は、第４比較例に係るＭＩＳトランジスタの断面図である。第４比較例では、短チャネル効果を抑制するために、半導体基板１０１内かつゲート絶縁膜１０２の下方に、炭素（Ｃ）を導入している。図４の領域１１１〜１１４が炭素（Ｃ）を導入された領域である。半導体基板１０１の領域１１１に炭素（Ｃ）を導入することで、不純物の拡散が抑制できる。しかし、図４の構成では、ソース領域及びドレイン領域が形成される領域１１３、１１４にも炭素（Ｃ）が導入され、シリサイドとシリコン間の界面抵抗が増大してしまう。
【００１７】
上記考察を鑑みて、以下に、実施形態について説明する。
【００１８】
［１］  第１実施形態
［１−１］  半導体装置１の構成
図５は、第１実施形態に係る半導体装置１の断面図である。半導体装置１として、Ｐ型ＭＩＳ（metal insulator semiconductor）トランジスタを例に挙げて説明する。もちろん、本実施形態は、Ｎ型ＭＩＳトランジスタにも適用可能である。Ｎ型ＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタを構成する要素の導電型を逆にした構成である。
【００１９】
半導体基板１０は、例えばシリコン基板である。半導体基板１０の表面領域には、Ｎ型ウェルが形成される。Ｎ型ウェルは、半導体基板１０の表面領域にＮ型不純物を導入することによって形成された、低濃度不純物領域である。
【００２０】
半導体基板１０上には、ゲート絶縁膜１１が設けられる。ゲート絶縁膜１１としては、例えばシリコン酸化物（ＳｉＯ２）が用いられる。
【００２１】
ゲート絶縁膜１１上には、ゲート電極１２が設けられる。ゲート電極１２は、多結晶シリコン層１２ａと、多結晶シリコン（ポリシリコン）に炭素（Ｃ）が導入されたＣ−ドープ層１２ｂ〜１２ｅとを備える。Ｃ−ドープ層１２ｂは、多結晶シリコン層１２ａの底面に設けられる。Ｃ−ドープ層１２ｃは、多結晶シリコン層１２ａの上面に設けられる。Ｃ−ドープ層１２ｄは、多結晶シリコン層１２ａの一方の側面に設けられる。Ｃ−ドープ層１２ｅは、多結晶シリコン層１２ａの他方の側面に設けられる。すなわち、ゲート電極１２は、多結晶シリコン層１２ａをＣ−ドープ層１２ｂ〜１２ｅがくるんだ構造を有する。
【００２２】
Ｐ型ＭＩＳトランジスタである場合、多結晶シリコン層１２ａは、Ｐ型不純物（例えばホウ素（Ｂ））を含む。Ｎ型ＭＩＳトランジスタである場合、多結晶シリコン層１２ａは、Ｎ型不純物（例えばリン（Ｐ）又はヒ素（Ａｓ））を含む。
【００２３】
ゲート電極１２の両側面にはそれぞれ、側壁１３ａ、１３ｂが設けられる。側壁１３ａ、１３ｂは、絶縁材料で構成され、例えば、シリコン酸化物（ＳｉＯ２）が用いられる。
【００２４】
半導体基板１０内かつ側壁１３ａ、１３ｂの側方下の領域にはそれぞれ、ソース領域１４、及びドレイン領域１５が設けられる。ソース領域１４、及びドレイン領域１５は、半導体基板１０にＰ型不純物（例えばホウ素（Ｂ））を導入することによって形成された、高濃度不純物領域である。
【００２５】
半導体基板１０内かつゲート絶縁膜１１の両側方下の領域にはそれぞれ、エクステンション領域１６ａ、１６ｂが設けられる。エクステンション領域１６ａ、１６ｂは、半導体基板１０にＰ型不純物（例えばホウ素（Ｂ））を導入することによって形成された、低濃度不純物領域である。エクステンション領域１６ａ（又はエクステンション領域１６ｂ）の不純物濃度は、ソース領域１４（又はドレイン領域１５）の不純物濃度より低い。エクステンション領域１６ａ（又はエクステンション領域１６ｂ）の深さは、ソース領域１４（又はドレイン領域１５）の深さより浅い。エクステンション領域の深さとは、Ｐ型エクステンション領域の不純物濃度とＮ型ウェルの不純物濃度とが等しくなった深さである。ソース領域の深さとは、ソース領域の不純物濃度とＮ型ウェルの不純物濃度とが等しくなった深さである。エクステンション領域１６ａ、１６ｂは、チャネル領域近傍の電界を緩和する機能を有する。
【００２６】
ゲート絶縁膜１１の下方かつエクステンション領域１６ａ、１６ｂの間には、ハロー（halo）領域１７が設けられる。ハロー領域１７は、半導体基板１０にＮ型不純物（例えばリン（Ｐ）又はヒ素（Ａｓ））を導入することによって形成された、Ｎ型ウェルよりも高濃度な高濃度不純物領域である。ハロー領域１７は、短チャネル効果を抑制する機能を有する。
【００２７】
上記のように構成された半導体装置１において、ゲート電極１２に含まれるＣ−ドープ層１２ｂ〜１２ｅは、多結晶シリコン層１２ａに含まれる不純物（例えばホウ素（Ｂ））が拡散するのを抑制する機能を有する。
【００２８】
Ｃ−ドープ層１２ｂ〜１２ｅの各々は、炭素（Ｃ）の濃度が１×１０２０／ｃｍ３以上に設定される。炭素（Ｃ）の濃度が１×１０２０／ｃｍ３以上であれば、Ｃ−ドープ層１２ｂ〜１２ｅの各々は、多結晶シリコン層１２ａに含まれる不純物（例えばホウ素（Ｂ））が拡散するのを抑制することができる。
【００２９】
Ｃ−ドープ層１２ｂ〜１２ｅの各々の厚さは、５ｎｍ以下であることが望ましい。Ｃ−ドープ層１２ｂ〜１２ｅの各々厚さが５ｎｍあれば、不純物の拡散を抑制できる。本実施形態では、Ｃ−ドープ層１２ｂ〜１２ｅの各々厚さは、５ｎｍ以下に設定される。Ｃ−ドープ層１２ｂ〜１２ｅの各々の厚さが５ｎｍ以下であっても、不純物の拡散を抑制できる。また、Ｃ−ドープ層１２ｂ〜１２ｅの各々の厚さを薄くすることで、多結晶シリコン層１２ａのサイズを大きくすることができる。
【００３０】
［１−２］  半導体装置１の製造方法
次に、第１実施形態に係る半導体装置１の製造方法について説明する。
【００３１】
図６に示すように、半導体基板１０上に、ゲート絶縁膜１１、多結晶シリコンに炭素（Ｃ）が導入されたＣ−ドープ層１２ｂ、多結晶シリコン層１２ａ、及びＣ−ドープ層１２ｃを、この順に成膜する。Ｃ−ドープ層１２ｂ、１２ｃは、例えば、多結晶シリコン層を形成した後、この多結晶シリコン層に、炭素（Ｃ）をイオン注入して形成される。
【００３２】
続いて、図７に示すように、リソグラフィ及びＲＩＥ（reactive ion etching）により、ゲート絶縁膜１１、Ｃ−ドープ層１２ｂ、多結晶シリコン層１２ａ、及びＣ−ドープ層１２ｃを所望の形状（例えば平面形状が長方形）に加工する。
【００３３】
続いて、図８に示すように、例えばＣＶＤ（chemical vapor deposition）法により、装置全面に、絶縁膜２０（例えばシリコン窒化物（ＳｉＮ））を成膜する。
【００３４】
続いて、図９に示すように、絶縁膜２０の表面に、酸素（Ｏ２）を垂直方向にイオン注入（図中で、イオン注入をＩ／Ｉと表記）する。これにより、絶縁膜２０の表面に、ＳｉＯＮからなる絶縁膜２１が形成される。なお、絶縁膜２０の側面には、ＳｉＯＮ膜が形成されていない。酸素が導入された絶縁膜（ＳｉＯＮ膜）２１は、次の工程で使用するウェットエッチングの溶液に対して耐性を有する。
【００３５】
続いて、図１０に示すように、装置に、例えば、エッチャントとしてホットリン酸（Ｈ３ＰＯ４）を用いたウェットエッチングを施す。これにより、多結晶シリコン層１２ａの側面に形成されたＳｉＮ膜が除去され、多結晶シリコン層１２ａの側面が露出される。半導体基板１０上に形成されたＳｉＮ膜２０、及びＣ−ドープ層１２ｃ上に形成されたＳｉＮ膜２０は、ＳｉＯＮ膜２１により保護されているため、これらは残存する。
【００３６】
続いて、図１１に示すように、ＳｉＮ膜２０及びＳｉＯＮ膜２１をマスクとして、多結晶シリコン層１２ａの両側面に、斜めの注入角度で炭素（Ｃ）をイオン注入する。これにより、多結晶シリコン層１２ａの両側面にそれぞれ、Ｃ−ドープ層１２ｄ、１２ｅが形成される。炭素（Ｃ）を導入する工程は、例えば、炭素クラスターイオン注入が用いられる。
【００３７】
この時、半導体基板１０は、絶縁膜２０、２１で保護されている。よって、半導体基板１０に炭素（Ｃ）が導入されるのを防ぐことができる。また、多結晶シリコン層１２ａの上面に設けられたＣ−ドープ層１２ｃは、絶縁膜２０、２１で保護されている。よって、Ｃ−ドープ層１２ｃにさらに炭素（Ｃ）が導入されるのを防ぐことができ、Ｃ−ドープ層１２ｃの厚さが厚くなるのを防ぐことができる。
【００３８】
続いて、図１２に示すように、装置に、例えば、希フッ酸（ＤＨＦ：Diluted Hydrofluoric Acid）を用いたウェットエッチングを施す。これにより、ＳｉＯＮ膜２１が除去される。
【００３９】
続いて、図１３に示すように、装置に、例えば、ホットリン酸（Ｈ３ＰＯ４）を用いたウェットエッチングを施す。これにより、ＳｉＮ膜２０が除去される。
【００４０】
続いて、図１４に示すように、フォトリソグラフィを用いて、半導体基板１０内に、エクステンション領域１６ａ、１６ｂ、及びハロー領域１７を形成する。エクステンション領域１６ａ、１６ｂは、Ｐ型不純物（例えばホウ素（Ｂ））をイオン注入して形成される。ハロー領域１７は、Ｎ型不純物（例えばリン（Ｐ）又はヒ素（Ａｓ））をイオン注入して形成される。
【００４１】
続いて、図１５に示すように、例えばＣＶＤ法により、装置全面に、絶縁膜１３（例えばシリコン酸化物（ＳｉＯ２））を成膜する。
【００４２】
続いて、図１６に示すように、例えばＲＩＥにより、絶縁膜１３を加工する。これにより、ゲート電極１２の両側面にそれぞれ、側壁１３ａ、１３ｂが形成される。
【００４３】
続いて、図５に示すように、フォトリソグラフィを用いて、半導体基板１０内に、ソース領域１４、及びドレイン領域１５を形成する。ソース領域１４、及びドレイン領域１５は、Ｐ型不純物（例えばホウ素（Ｂ））をイオン注入して形成される。
【００４４】
以上のようにして、第１実施形態に係る半導体装置１が製造される。
【００４５】
なお、上記製造方法において、Ｃ−ドープ層１２ｄ、１２ｅは、多結晶シリコン層１２ａの両側面に、炭素（Ｃ）をイオン注入して形成している。他の製造方法として、多結晶シリコンに炭素（Ｃ）が導入されたＣ−ドープ層を、多結晶シリコン層１２ａの両側面に成膜して、Ｃ−ドープ層１２ｄ、１２ｅを形成してもよい。
【００４６】
［１−３］  第１実施形態の効果
以上詳述したように第１実施形態では、半導体装置１は、半導体基板１０と、半導体基板１０上に設けられたゲート絶縁膜１１と、ゲート絶縁膜１１上に設けられたゲート電極１２とを備える。ゲート電極１２は、多結晶シリコン層１２ａと、多結晶シリコン層１２ａの底面に設けられ、多結晶シリコン及び炭素を含むＣ−ドープ層１２ｂと、多結晶シリコン層１２ａの上面に設けられ、多結晶シリコン及び炭素を含むＣ−ドープ層１２ｃと、多結晶シリコン層１２ａの第１側面に設けられ、多結晶シリコン及び炭素を含むＣ−ドープ層１２ｄと、多結晶シリコン層１２ａの第２側面に設けられ、多結晶シリコン及び炭素を含むＣ−ドープ層１２ｅとを備える。
【００４７】
従って第１実施形態によれば、多結晶シリコン層１２ａに含まれる不純物（例えばホウ素（Ｂ））がゲート絶縁膜１１を突き抜けて半導体基板１０に侵入するのを抑制できる。これにより、ＭＩＳトランジスタの閾値電圧Ｖｔｈが変動するのを抑制できる。
【００４８】
また、多結晶シリコン層１２ａに含まれる不純物が側壁１３ａ、１３ｂに吸収されるのを抑制できる。これにより、多結晶シリコン層１２ａに含まれる不純物の濃度が低下するのを抑制できる。よって、多結晶シリコン層１２ａが空乏化するのを抑制できる。
【００４９】
また、多結晶シリコン層１２ａに含まれる不純物がシリサイド層（図示せず）に吸収されるのを抑制できる。これにより、多結晶シリコン層１２ａに含まれる不純物の濃度が低下するのを抑制できる。
【００５０】
また、多結晶シリコン層１２ａ上部に形成されるシリサイドのアグロメレーションを抑制できる。これにより、シリサイドの細線効果を抑制でき、ゲート電極の抵抗が高くなるのを抑制できる。
【００５１】
また、Ｃ−ドープ層１２ｂ〜１２ｅの厚さを５ｎｍ以下に設定している。多結晶シリコン層１２ａの両側面に設けられたＣ−ドープ層１２ｄ、１２ｅを薄く形成することで、多結晶シリコン層１２ａの長さが短くなるのを防ぐことができる。これにより、多結晶シリコン層１２ａの細線効果を抑制することができ、ひいてはゲート電極１２の抵抗が高くなるのを抑制できる。
【００５２】
また、多結晶シリコン層１２ａの両側面に設けられたＣ−ドープ層１２ｄ、１２ｅを形成するためのイオン注入工程において、半導体基板１０に炭素（Ｃ）が導入されるのを防ぐことができる。これにより、ソース領域１４、及びドレイン領域１５の界面抵抗が高くなるのを防ぐことができる。
【００５３】
また、第１実施形態によれば、性能を向上させることが可能な半導体装置（ＭＩＳトランジスタ）を実現できる。
【００５４】
［２］  第２実施形態
［２−１］  半導体装置１の構成
図１７は、第２実施形態に係る半導体装置１の断面図である。半導体装置１として、Ｐ型ＭＩＳトランジスタを例に挙げて説明する。
【００５５】
ゲート絶縁膜１１上には、ゲート電極１２が設けられる。ゲート電極１２は、多結晶シリコン層１２ａと、多結晶シリコンに炭素（Ｃ）が導入されたＣ−ドープ層１２ｂ、１２ｃとを備える。Ｃ−ドープ層１２ｂは、多結晶シリコン層１２ａの底面に設けられる。Ｃ−ドープ層１２ｃは、多結晶シリコン層１２ａの上面に設けられる。
【００５６】
ゲート電極１２の両側面にはそれぞれ、シリコン（Ｓｉ）に窒素（Ｎ）が導入されたＮ−ドープ層３０ａ、３０ｂが設けられる。Ｎ−ドープ層３０ａ、３０ｂは、絶縁材料で構成され、例えば、シリコン酸窒化物（ＳｉＯＮ）で構成される。すなわち、ゲート電極１２に含まれる多結晶シリコン層１２ａは、Ｃ−ドープ層１２ｂ、１２ｃ、及びＮ−ドープ層３０ａ、３０ｂでくるまれる。
【００５７】
Ｎ−ドープ層３０ａ、３０ｂの側面にはそれぞれ、側壁１３ａ、１３ｂが設けられる。
【００５８】
半導体基板１０内かつＮ−ドープ層３０ａ、３０ｂの側方下の領域にはそれぞれ、エクステンション領域１６ａ、１６ｂが設けられる。ゲート絶縁膜１１の下方かつエクステンション領域１６ａ、１６ｂの間には、ハロー領域１７が設けられる。半導体基板１０内かつ側壁１３ａ、１３ｂの側方下の領域にはそれぞれ、ソース領域１４、及びドレイン領域１５が設けられる。
【００５９】
上記のように構成された半導体装置１において、ゲート電極１２に含まれるＣ−ドープ層１２ｂ、１２ｃは、多結晶シリコン層１２ａに含まれる不純物（例えばホウ素（Ｂ））が拡散するのを抑制する機能を有する。また、多結晶シリコン層１２ａの両側面に設けられたＮ−ドープ層３０ａ、３０ｂは、多結晶シリコン層１２ａに含まれる不純物が拡散するのを抑制する機能を有する。これにより、多結晶シリコン層１２ａに含まれる不純物が周囲に拡散するのを抑制できる。
【００６０】
［２−２］  半導体装置１の製造方法
次に、第２実施形態に係る半導体装置１の製造方法について説明する。ゲート絶縁膜１１、Ｃ−ドープ層１２ｂ、多結晶シリコン層１２ａ、及びＣ−ドープ層１２ｃを加工するまでの製造工程（すなわち、図６、図７の製造工程）は、第１実施形態と同じである。
【００６１】
続いて、図１８に示すように、例えばＣＶＤ法により、装置全面に、シリコン（Ｓｉ）を含む絶縁膜３０（例えばシリコン酸化物（ＳｉＯ２））を成膜する。
【００６２】
続いて、図１９に示すように、プラズマ窒化により、ＳｉＯ２膜３０に窒素（Ｎ）を導入する。これにより、ゲート電極１２を覆うシリコン酸窒化膜（ＳｉＯＮ膜）３０が形成される。
【００６３】
続いて、図２０に示すように、例えばＲＩＥにより、多結晶シリコン層１２ａの両側面に形成されたＳｉＯＮ膜３０を残すようにして、ＳｉＯＮ膜３０を加工する。これにより、多結晶シリコン層１２ａの両側面にそれぞれ、Ｎ−ドープ層（ＳｉＯＮ膜）３０ａ、３０ｂが形成される。
【００６４】
続いて、図２１に示すように、フォトリソグラフィを用いて、半導体基板１０内に、エクステンション領域１６ａ、１６ｂ、及びハロー領域１７を形成する。
【００６５】
続いて、図１７に示すように、側壁１３ａ、１３ｂ、ソース領域１４、及びドレイン領域１５を形成する。これらの製造工程は、第１実施形態と同じである。
【００６６】
以上のようにして、第２実施形態に係る半導体装置１が製造される。
【００６７】
［２−３］  第２実施形態の効果
第２実施形態では、ゲート電極１２に含まれる多結晶シリコン層１２ａは、その上下でＣ−ドープ層１２ｂ、１２ｃに覆われ、その両側でＮ−ドープ層３０ａ、３０ｂに覆われる。
【００６８】
従って第２実施形態によれば、第１実施形態と同じ効果を得ることができる。
【００６９】
また、多結晶シリコン層１２ａの側面に炭素（Ｃ）をイオン注入する工程が不要である。これにより、多結晶シリコン層１２ａに含まれるホウ素（Ｂ）が炭素（Ｃ）によって不活性化するのを抑制できる。
【００７０】
また、第２実施形態では、半導体基板１０に保護膜を形成する工程が不要である。よって、第２実施形態は、第１実施形態に比べて、製造工程を簡単にすることができる。
【００７１】
［３］  第３実施形態
［３−１］  半導体装置１の構成
図２２は、第３実施形態に係る半導体装置１の断面図である。半導体装置１として、Ｐ型ＭＩＳトランジスタを例に挙げて説明する。
【００７２】
ゲート絶縁膜１１上には、ゲート電極１２が設けられる。ゲート電極１２は、多結晶シリコン層１２ａと、多結晶シリコンに炭素（Ｃ）が導入されたＣ−ドープ層１２ｂ、１２ｃと、多結晶シリコンに窒素（Ｎ）が導入されたＮ−ドープ層１２ｄ、１２ｅとを備える。Ｃ−ドープ層１２ｂは、多結晶シリコン層１２ａの底面に設けられる。Ｃ−ドープ層１２ｃは、多結晶シリコン層１２ａの上面に設けられる。Ｎ−ドープ層１２ｄは、多結晶シリコン層１２ａの一方の側面に設けられる。Ｎ−ドープ層１２ｅは、多結晶シリコン層１２ａの他方の側面に設けられる。すなわち、ゲート電極１２は、多結晶シリコン層１２ａを、Ｃ−ドープ層１２ｂ、１２ｃ、及びＮ−ドープ層１２ｄ、１２ｅがくるんだ構造を有する。
【００７３】
その他の構成は、第１実施形態と同じである。
【００７４】
上記のように構成された半導体装置１において、ゲート電極１２に含まれるＣ−ドープ層１２ｂ、１２ｃは、多結晶シリコン層１２ａに含まれる不純物（例えばホウ素（Ｂ））が拡散するのを抑制する機能を有する。また、ゲート電極１２に含まれるＮ−ドープ層１２ｄ、１２ｅは、多結晶シリコン層１２ａに含まれる不純物が拡散するのを抑制する機能を有する。これにより、多結晶シリコン層１２ａに含まれる不純物が周囲に拡散するのを抑制できる。
【００７５】
Ｎ−ドープ層１２ｄ、１２ｅの各々は、窒素（Ｎ）の濃度が１×１０２０／ｃｍ３以上に設定される。窒素（Ｎ）の濃度が１×１０２０／ｃｍ３以上であれば、Ｎ−ドープ層１２ｄ、１２ｅの各々は、多結晶シリコン層１２ａに含まれる不純物（例えばホウ素（Ｂ））が拡散するのを抑制することができる。
【００７６】
Ｎ−ドープ層１２ｄ、１２ｅの各々の厚さは、５ｎｍ以下であることが望ましい。Ｎ−ドープ層１２ｄ、１２ｅの各々厚さが５ｎｍあれば、不純物の拡散を抑制できる。本実施形態では、Ｎ−ドープ層１２ｄ、１２ｅの各々厚さは、５ｎｍ以下に設定される。Ｎ−ドープ層１２ｄ、１２ｅの各々の厚さが５ｎｍ以下であっても、不純物の拡散を抑制できる。
【００７７】
［３−２］  半導体装置１の製造方法
次に、第３実施形態に係る半導体装置１の製造方法について説明する。多結晶シリコン層１２ａの側面を露出するまでの製造工程（図６〜図１０の製造工程）は、第１実施形態と同じである。
【００７８】
続いて、図２３に示すように、プラズマ窒化により、多結晶シリコン層１２ａの両側面に、窒素（Ｎ）を導入する。これにより、多結晶シリコン層１２ａの両側面にそれぞれ、Ｎ−ドープ層１２ｄ、１２ｅが形成される。
【００７９】
この時、半導体基板１０は、絶縁膜２０、２１で保護されている。よって、半導体基板１０に窒素（Ｎ）が導入されるのを防ぐことができる。また、多結晶シリコン層１２ａの上面に設けられたＣ−ドープ層１２ｃは、絶縁膜２０、２１で保護されている。よって、Ｃ−ドープ層１２ｃに窒素（Ｎ）が導入されるのを防ぐことができる。
【００８０】
その後の製造工程は、第１実施形態と同じである。このようにして、図２２に示した半導体装置１が製造される。
【００８１】
［３−３］  第３実施形態の効果
第３実施形態では、ゲート電極１２に含まれる多結晶シリコン層１２ａは、その上下でＣ−ドープ層１２ｂ、１２ｃに覆われ、その両側でＮ−ドープ層１２ｄ、１２ｅに覆われる。
【００８２】
従って第３実施形態によれば、第１実施形態と同じ効果を得ることができる。
【００８３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
１…半導体装置、１０…半導体基板、１１…ゲート絶縁膜、１２…ゲート電極、１３ａ，１３ｂ…側壁、１４…ソース領域、１５…ドレイン領域、１６ａ，１６ｂ…エクステンション領域、２０…絶縁膜、２１…絶縁膜、３０ａ，３０ｂ…Ｎ−ドープ層、１０１…半導体基板、１０２…ゲート絶縁膜、１０３…ゲート電極、１０４…シリサイド層、１０５ａ，１０５ｂ…側壁、１０６…ソース領域、１０７…ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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