(57)【要約】【課題】  半導体メモリ装置の誤り訂正符号（ＥＣＣ）デコーダ、半導体メモリ装置、及びメモリシステムを提供する。【解決手段】  半導体メモリ装置のＥＣＣデコーダは、特性検査部と、シンドロームジェネレータと、誤り検出訂正回路とを含む。前記特性検査部は、メモリセルアレイの対象ページから読み取られた符号語のメッセージビットに基づいて、前記メッセージビットに関する第１のエラー情報を示す特性情報を出力する。前記シンドロームジェネレータは、パリティー検査行列を用いて、前記符号語の前記メッセージビット及びパリティービットに演算を行い、前記符号語に関する第２のエラー情報を示すシンドロームベクトルを出力する。前記誤り検出訂正回路は、前記特性情報及び前記シンドロームベクトルに基づいて、前記符号語に含まれたエラービットを選択的に訂正して伝送符号語を生成し、前記伝送符号語がエラービットを含むか否かを示すフラグ信号を生成し、前記伝送符号語に基づいて伝送メッセージを出力する。【選択図】      図９
2020077362.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイの対象ページから読み取られた符号語のメッセージビットに基づいて、前記メッセージビットに関する第１のエラー情報を示す特性情報を出力する特性検査部と、
パリティー検査行列を用いて、前記符号語の前記メッセージビット及びパリティービットに演算を行って、前記符号語に関する第２のエラー情報を示すシンドロームベクトルを出力するシンドロームジェネレータと、
前記特性情報及び前記シンドロームベクトルに基づいて、前記符号語に含まれたエラービットを選択的に訂正して伝送符号語を生成し、前記伝送符号語がエラービットを含むか否かを示すフラグ信号を生成し、前記伝送符号語に基づいて、伝送メッセージを出力する誤り検出訂正回路とを含む半導体メモリ装置の誤り訂正符号(ＥＣＣ)デコーダ。
【請求項２】
前記パリティー検査行列は、
前記メッセージビットに対応する第１の部分と、
前記パリティービットに対応する第２の部分とを含み、
前記第１の部分に含まれる複数の列ベクトルのそれぞれは、偶数個のハイレベルの元素を有し、
前記第２の部分に含まれる複数の列ベクトルのそれぞれは、奇数個のハイレベルの元素を有し、
前記パリティー検査行列は、互いに異なる行ベクトルと、互いに異なる列ベクトルとを有する第１のタイプであり、
前記特性検査部は、前記メッセージビットの和に第１のモジュロ２演算を行い、前記第１のエラー情報に関する演算の結果を、前記特性情報として出力する請求項１に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項３】
前記誤り検出訂正回路は、
前記シンドロームベクトルの元素の和を算出して合算信号を生成し、
前記特性情報と前記合算信号の和がゼロであるか否かに基づいて、前記特性情報と前記合算信号の和に対して、第２のモジュロ２演算を選択的に行い、
前記合算信号と前記第２のモジュロ２演算の結果に基づいて、前記符号語を選択的に訂正し、前記フラグ信号を生成する請求項２に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項４】
前記誤り検出訂正回路は、
前記シンドロームベクトルの元素の和を算出して、合算信号を生成する合算部と、
前記特性情報と前記合算信号の和がゼロであるか否かに基づいて、前記符号語にエラービットが含まれるか否かを示す検出信号を生成する誤り検出部と、
前記検出信号に応答して、前記特性情報と前記合算信号の和がゼロでない場合、前記特性情報と前記合算信号の和に対して、第２のモジュロ２演算を行い、前記第２のモジュロ２演算の結果がゼロであるか否かを示すモジュロ信号を生成するモジュロ演算器と、
前記検出信号及び前記モジュロ信号に基づいて、前記符号語のエラービットを選択的に訂正し、前記伝送符号語を提供するデータ訂正部と、
前記伝送符号語から伝送メッセージを抽出し、前記伝送メッセージを出力するメッセージ抽出部と、
前記検出信号及び前記モジュロ信号に基づいて、前記伝送符号語がエラービットを含むか否かを示すフラグ信号を生成するフラグ生成部とを含む請求項２に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項５】
前記フラグ生成部は、前記検出信号が、前記符号語にエラービットが含まれないことを示す場合に、前記フラグ信号を第１の論理レベルに出力する請求項４に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項６】
前記モジュロ演算器は、前記検出信号が、前記符号語にエラービットが含まれることを示す場合に、前記第２のモジュロ２演算を行い、
前記データ訂正部は、前記モジュロ信号が、前記第２のモジュロ２演算の結果がゼロでないことを示す場合に、前記符号語の前記エラービットを訂正し、前記訂正された符号語を前記伝送符号語として出力し、
前記フラグ生成部は、前記検出信号と前記モジュロ信号に応答して、前記フラグ信号を第１の論理レベルに出力して、前記伝送メッセージにエラービットが含まれないことを示す請求項４に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項７】
前記モジュロ演算器は、前記検出信号が、前記符号語にエラービットが含まれることを示す場合に、前記第２のモジュロ２演算を行い、
前記データ訂正部は、前記モジュロ信号が、前記第２のモジュロ２演算の結果がゼロであることを示す場合に、前記符号語の前記エラービットを訂正することなく、前記伝送符号語を出力し、
前記フラグ生成部は、前記検出信号と前記モジュロ信号に応答して、前記フラグ信号を第２の論理レベルに出力して、前記伝送メッセージにエラービットが含まれることを示す請求項４に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項８】
前記パリティー検査行列は、
前記メッセージビットに対応する第１の部分と、
前記パリティービットに対応する第２の部分とを含み、
前記パリティー検査行列の複数の行ベクトルのうち、１つの行ベクトルの前記第１の部分に対応する元素は、全てロウレベルを有し、前記１つの行ベクトルの前記第２の部分に対応する元素は、全てハイレベルを有し、
前記パリティー検査行列は、互いに異なる前記行ベクトルと、互いに異なる列ベクトルとを有する第２のタイプであり、
前記特性検査部は、前記メッセージビットの和に第１のモジュロ２演算を行い、前記第１のエラー情報に関する演算の結果を、前記特性情報として出力する請求項１に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項９】
前記誤り検出訂正回路は、
前記シンドロームベクトルの元素の和を算出して合算信号を生成し、
前記特性情報と前記合算信号の和がゼロであるか否かに基づいて、前記特性情報と前記１つの行ベクトルに対応する前記シンドロームベクトルの選択元素の和に対して、第２のモジュロ２演算を選択的に行い、
前記合算信号と前記第２のモジュロ２演算の結果に基づいて、前記符号語を選択的に訂正し、前記フラグ信号を生成する請求項８に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項１０】
前記誤り検出訂正回路は、
前記シンドロームベクトルの元素の和を算出して、合算信号を生成する合算部と、
前記特性情報と前記合算信号の和がゼロであるか否かに基づいて、前記符号語にエラービットが含まれるか否かを示す検出信号を生成する誤り検出部と、
前記検出信号に応答して、前記特性情報と前記合算信号の和がゼロでない場合、前記特性情報と前記シンドロームベクトルの選択元素の和に対して、第２のモジュロ２演算を行い、前記第２のモジュロ２演算の結果がゼロであるか否かを示すモジュロ信号を生成するモジュロ演算器と、
前記検出信号及び前記モジュロ信号に基づいて、前記符号語のエラービットを選択的に訂正し、前記伝送符号語を出力するデータ訂正部と、
前記伝送符号語から伝送メッセージを抽出し、前記伝送メッセージを出力するメッセージ抽出部と、
前記検出信号及び前記モジュロ信号に基づいて、前記伝送符号語がエラービットを含むか否かを示すフラグ信号を生成するフラグ生成部とを含む請求項８に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項１１】
前記フラグ生成部は、前記検出信号が、前記符号語にエラービットが含まれないことを示す場合に、前記フラグ信号を第１の論理レベルに出力する請求項１０に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項１２】
前記モジュロ演算器は、前記検出信号が、前記符号語にエラービットが含まれることを示す場合に、前記第２のモジュロ２演算を行い、
前記データ訂正部は、前記モジュロ信号が、前記第２のモジュロ２演算の結果がゼロでないことを示す場合に、前記符号語の前記エラービットを訂正して、前記伝送符号語を出力し、
前記フラグ生成部は、前記検出信号と前記モジュロ信号に応答して、前記フラグ信号を第１の論理レベルに出力し、前記伝送符号語にエラービットが含まれないことを示す請求項１０に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項１３】
前記モジュロ演算器は、前記検出信号が、前記符号語にエラービットが含まれることを示す場合に、前記第２のモジュロ２演算を行い、
前記データ訂正部は、前記モジュロ信号が、前記第２のモジュロ２演算の結果がゼロであることを示す場合に、前記符号語の前記エラービットを訂正することなく、前記伝送符号語を出力し、
前記フラグ生成部は、前記検出信号と前記モジュロ信号に応答して、前記フラグ信号を第２の論理レベルに出力して、前記伝送符号語にエラービットが含まれることを示す請求項１０に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項１４】
前記パリティー検査行列は、ｔ(ｔは、１以上の自然数)-ビット訂正符号を示し、前記誤り検出訂正回路は、前記符号語に含まれるｔ個のエラービットを訂正し、(ｔ+１)個のエラービットを検出する請求項１に記載の半導体メモリ装置のＥＣＣデコーダ。
【請求項１５】
複数のワード線と複数のビット線に連結された複数のメモリセルを含むメモリセルアレイと、
外部から提供されたメッセージに対して、ＥＣＣ符号化を行って符号語を生成し、前記符号語を、前記メモリセルアレイの対象ページに格納し、前記対象ページから読み取られた符号語に基づいて、特性情報とシンドロームベクトルを生成し、前記特性情報と前記シンドロームベクトルに基づいて、前記符号語に含まれるエラービットを選択的に訂正して、伝送符号語を生成し、前記伝送符号語にエラービットが含まれるか否かを示すフラグ信号を生成するＥＣＣエンジンと、
前記外部からのコマンド及びアドレスに基づいて、前記ＥＣＣエンジンを制御する制御論理回路とを含む半導体メモリ装置。
【請求項１６】
前記ＥＣＣエンジンは、
前記メッセージに対して、前記ＥＣＣ符号化を行うＥＣＣエンコーダと、
ＥＣＣデコーダとを含み、
前記ＥＣＣデコーダは、
前記読み取られた符号語のメッセージビットに基づいて、前記メッセージビットに関する第１のエラー情報を示す前記特性情報を出力する特性検査部と、
パリティー検査行列を用いて、前記符号語の前記メッセージビット及びパリティービットに演算を行い、前記符号語に関する第２のエラー情報を示す前記シンドロームベクトルを出力するシンドロームジェネレータと、
前記特性情報及び前記シンドロームベクトルに基づいて、前記符号語に含まれたエラービットを選択的に訂正して、前記伝送符号語を生成し、前記伝送符号語にエラービットが含まれるか否かを示す前記フラグ信号を生成する誤り検出訂正回路とを含む請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記複数のメモリセルはそれぞれ、ダイナミックメモリセルを含み、
前記パリティー検査行列は、ＳＥＣコードを示し、前記誤り検出訂正回路は、前記符号語に含まれる１つのエラービットを訂正し、２つのエラービットを検出する請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記半導体メモリ装置は、
少なくとも１つのバッファダイを有する第１群のダイと、
前記第１群のダイの上部に積層され、複数の貫通ラインを介してデータを通信する複数のメモリダイを有する第２群のダイとを含み、
前記複数のメモリダイの少なくとも１つは、前記メモリセルアレイ及び前記ＥＣＣエンジンを含み、前記ＥＣＣエンジンは、前記第１群のダイへ伝送される伝送データを用いて、伝送パリティービットを生成し、
前記バッファダイは、前記複数の貫通ラインを介して受信される前記伝送データに伝送誤りが生じた場合に、前記伝送パリティービットを用いて、前記伝送誤りを訂正するビアＥＣＣエンジンを含む請求項１５に記載の半導体メモリ装置。
【請求項１９】
半導体メモリ装置と、
前記半導体メモリ装置を制御するメモリコントローラとを含み、
前記半導体メモリ装置は、
複数のワード線と複数のビット線に連結された複数のメモリセルを含むメモリセルアレイと、
前記メモリコントローラから提供されたメッセージに対して、ＥＣＣ符号化を行って符号語を生成し、前記符号語を、前記メモリセルアレイの対象ページに格納し、前記対象ページから読み取られた符号語に基づいて、特性情報とシンドロームベクトルを生成し、前記特性情報と前記シンドロームベクトルに基づいて、前記符号語に含まれるエラービットを選択的に訂正し、前記メモリコントローラに伝送される伝送符号語にエラービットが含まれるか否かを示すフラグ信号を生成するＥＣＣエンジンと、
前記メモリコントローラからのコマンド及びアドレスに基づいて、前記ＥＣＣエンジンを制御する制御論理回路とを含むメモリシステム。
【請求項２０】
前記ＥＣＣエンジンは、
前記メッセージに対して、前記ＥＣＣ符号化を行うＥＣＣエンコーダと、
ＥＣＣデコーダとを含み、
前記ＥＣＣデコーダは、
前記読み取られた符号語のメッセージビットに基づいて、前記メッセージビットに関する第１のエラー情報を示す前記特性情報を出力する特性検査部と、
パリティー検査行列を用いて、前記符号語の前記メッセージビット及びパリティービットに演算を行い、前記符号語に関する第２のエラー情報を示す前記シンドロームベクトルを出力するシンドロームジェネレータと、
前記特性情報及び前記シンドロームベクトルに基づいて、前記符号語に含まれたエラービットを選択的に訂正し、前記伝送符号語にエラービットが含まれるか否かを示す前記フラグ信号を生成する誤り検出訂正回路とを含み、
前記パリティー検査行列は、ＳＥＣコードを示し、
前記誤り検出訂正回路は、前記符号語に含まれる１つのエラービットを訂正し、２つのエラービットを検出し、
前記メモリコントローラは、データビットに対して、第１のＥＣＣを用いてシステムＥＣＣ符号化を行い、前記メッセージを生成するシステムＥＣＣエンコーダを含み、
前記第１のＥＣＣは、前記メッセージ内の全てのビットの和が偶数に該当するコードである請求項１９に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、より詳しくは、誤り訂正符号デコーダ、半導体メモリ装置、及びメモリシステムに関する。  
【背景技術】
【０００２】
半導体メモリ装置は、フラッシュメモリ装置のような不揮発性メモリ装置と、ＤＲＡＭのような揮発性メモリ装置とに区分される。ＤＲＡＭのような揮発性メモリ装置は、コストが比較的安いため、システムメモリのような大容量データを格納することに使われている。また、ＤＲＡＭのような揮発性半導体メモリ装置においては、集積度を高めるために、工程スケールを縮小させている。工程スケールの縮小に伴い、ビットエラー率(bit  error  rate)が急激に増加し、歩留まりが低くなるという不都合がある。そこで、半導体メモリ装置の信頼性を高める方案が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、パリティーオーバーヘッドを増加することなく、誤り検出能力を向上することができる半導体メモリ装置のＥＣＣデコーダ、半導体メモリ装置、及びメモリシステムを提供することにある。
【課題を解決するための手段】
【０００４】
本発明の実施形態例による半導体メモリ装置の誤り訂正符号デコーダは、特性検査部と、シンドロームジェネレータと、誤り検出訂正回路とを含む。前記特性検査部は、メモリセルアレイの対象ページから読み取られた符号語のメッセージビットに基づいて、前記メッセージビットに関する第１のエラー情報を示す特性情報を出力する。前記シンドロームジェネレータは、パリティー検査行列を用いて、前記符号語の前記メッセージビット及びパリティービットに演算を行って、前記符号語に関する第２のエラー情報を示すシンドロームベクトルを出力する。前記誤り検出訂正回路は、前記特性情報及び前記シンドロームベクトルに基づいて、前記符号語に含まれたエラービットを選択的に訂正して伝送符号語を生成し、前記伝送符号語がエラービットを含むか否かを示すフラグ信号を生成し、前記伝送符号語に基づいて伝送メッセージを出力する。
【０００５】
本発明の実施形態例による半導体メモリ装置は、メモリセルアレイと、誤り訂正符号(error  correction  code;以下、ＥＣＣという)エンジンと、制御論理回路とを含む。前記メモリセルアレイは、複数のワード線と複数のビット線に連結された複数のメモリセルを含む。前記ＥＣＣエンジンは、外部から提供されたメッセージに対して、ＥＣＣ符号化を行って符号語を生成し、前記符号語を、前記メモリセルアレイの対象ページに格納し、前記対象ページから読み取られた符号語に基づいて、特性情報とシンドロームベクトルを生成し、前記特性情報と前記シンドロームベクトルに基づいて、前記符号語に含まれるエラービットを選択的に訂正して、伝送符号語を生成し、前記伝送符号語にエラービットが含まれるか否かを示すフラグ信号を生成する。前記制御論理回路は、外部からのコマンド及びアドレスに基づいて、前記ＥＣＣエンジンを制御する。
【０００６】
本発明の実施形態例によるメモリシステムは、メモリコントローラと、前記半導体メモリ装置とを含む。
【発明の効果】
【０００７】
本発明によると、符号語に含まれるメッセージビットにシステムレベルのＥＣＣ特性を反映し、オンチップＥＣＣデコーダにおいて、前記メッセージビットに基づいて特性情報を生成し、符号語に基づいてシンドロームベクトルを生成し、前記特性情報とシンドロームベクトルに基づいて、符号語の誤りを検出及び訂正することができる。そこで、ＳＥＣコードを用いて、１つのエラービットを訂正し、２つのエラービットを検出して、誤り検出能力を向上することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の実施形態例によるメモリシステムを示すブロック図である。
【図２】図２は、本発明の実施形態例による図１のメモリシステムにおけるメモリコントローラを示すブロック図である。
【図３】図３は、本発明の実施形態例による図２のシステムＥＣＣエンジンの構成を示している。
【図４】図４は、データビットとパリティービットによるオンチップＥＣＣレベルを説明するための図である。
【図５】図５は、本発明の実施形態例による図１のメモリシステムにおける半導体メモリ装置の構成を示すブロック図である。
【図６】図６は、図５におけるメモリセルを例示的に示す回路図である。
【図７】図７は、本発明の実施形態例による図５の半導体メモリ装置における第１のバンクアレイを示している。
【図８】図８は、本発明の実施形態例による図５の半導体メモリ装置におけるＥＣＣエンジンの構成を示している。
【図９】図９は、本発明の実施形態例による図８のＥＣＣエンジンにおけるＥＣＣデコーダを示すブロック図である。
【図１０】図１０は、第２のＥＣＣを具現する第１タイプのパリティー検査行列を示している。
【図１１】図１１は、図１０における第１タイプのパリティー検査行列をより詳しく示している。
【図１２ａ】図１２ａは、本発明の実施形態例による図９の誤り検出訂正回路の例を示すブロック図である。
【図１２ｂ】図１２ｂは、図１２ａの誤り検出訂正回路における特性信号、シンドロームベクトル、及び合算信号によって決められるエラービットの数を示す表である。
【図１３】図１３は、本発明の実施形態例による図９におけるＥＣＣデコーダの動作を示している。
【図１４】図１４は、図１２ａの誤り検出訂正回路における特性信号、シンドロームベクトル、及び合算信号によって決められる符号語に含まれるエラービットの数を示す表である。
【図１５】図１５は、第２のＥＣＣを具現する第１タイプのパリティー検査行列を示している。
【図１６】図１６は、図１５における第２タイプのパリティー検査行列をより詳しく示している。
【図１７ａ】図１７ａは、本発明の実施形態例による図９における誤り検出訂正回路の例を示すブロック図である。
【図１７ｂ】図１７ｂは、図１７ａの誤り検出訂正回路における特性信号、シンドロームベクトル、及び合算信号によって決められるエラービットの数を示す表である。
【図１８】図１８は、本発明の実施形態例による図９におけるＥＣＣデコーダの動作を示している。
【図１９】図１９は、図１７ａの誤り検出訂正回路における特性信号、シンドロームベクトル、及び選択元素によって決められる符号語に含まれるエラービットの数を示す表である。
【図２０】図２０は、本発明の実施形態例による半導体メモリ装置の動作方法を示すフローチャートである。
【図２１】図２１は、本発明の実施形態例によるメモリシステムの動作方法を示すフローチャートである。
【図２２】図２２は、本発明の実施形態例による半導体メモリ装置を示す例示的なブロック図である。
【図２３】図２３は、本発明の実施形態例による図２２における半導体メモリ装置が３Ｄチップの構造に適用される例を示すブロック図である。
【図２４】図２４は、本発明の実施形態例によるメモリシステムを示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、添付の図面を参照して、本発明の好適な実施形態例を詳細に説明する。図面上の同一の構成要素に対しては、同一の図面符号を付し、同一の構成要素に対して重複した説明は、省略することにする。
【００１０】
図１は、本発明の実施形態例によるメモリシステムを示すブロック図である。図１に示しているように、メモリシステム１０は、メモリコントローラ１００と、半導体メモリ装置２００とを含む。
【００１１】
メモリコントローラは、メモリシステム１０の動作を全般的に制御し、外部のホストと半導体メモリ装置２００の間の全般的なデータ交換を制御する。例えば、メモリコントローラ１００は、ホストの要請によって半導体メモリ装置２００を制御して、データを書き込むか、データを読み取る。また、メモリコントローラ１００は、半導体メモリ装置２００を制御するための動作命令を印加して、半導体メモリ装置２００の動作を制御する。
【００１２】
更に、メモリコントローラ１００は、半導体メモリ装置２００にコマンド(CMD)とアドレス(ADDR)を伝送し、半導体メモリ装置２００とメッセージ(MSG)を受け渡す。半導体メモリ装置２００は、メモリコントローラ１００にフラグ信号(FL)を伝送することができる。
【００１３】
半導体メモリ装置２００は、抵抗性メモリセルを備えるＰＲＡＭ(Phase  change  Random  Access  Memory)、ＲＲＡＭ(登録商標（Resistive  Random  Access  Memory）)、ＭＲＡＭ(Magnetic  Random  Access  Memory)，及びＦＲＡＭ(登録商標（Ferroelectric  Random  Access  Memory）)のいずれか１つである。また、半導体メモリ装置２００は、ダイナミックメモリセルを備えるＤＲＡＭ(dynamic  random  access)であってもよい。
【００１４】
メモリコントローラ１００は、システムＥＣＣエンジン１３０と、リンクＥＣＣエンジン１６０とを含み、半導体メモリ装置２００は、リンクＥＣＣエンジン２１３と、ＥＣＣエンジン４００と、メモリセルアレイ３００とを含む。また、リンクＥＣＣエンジン１６０は、メモリコントローラ１００に含まれないこともあり、リンクＥＣＣエンジン２１３は、半導体メモリ装置２００に含まれないこともある。
【００１５】
システムＥＣＣエンジン１３０は、ホストから提供されるデータに対して、第１のエンコードを行ってメッセージ(MSG)を生成し、メッセージ(MSG)を、リンクＥＣＣエンジン１６０に提供する。リンクＥＣＣエンジン１６０は、メッセージ(MSG)にリンクＥＣＣ符号化を行って、リンクパリティーを生成し、リンクパリティーとメッセージ(MSG)を含む符号化されたメッセージ(CM)を、半導体メモリ装置２００に伝送する。更に、リンクＥＣＣエンジン１６０は、半導体メモリ装置２００から提供される符号化されたメッセージ(CM)に対して、リンクＥＣＣ復号化を行ってメッセージ(MSG)を復元し、メッセージ(MSG)を、システムＥＣＣエンジン１３０に提供し、システムＥＣＣエンジン１３０は、メッセージ(MSG)に対して、第１のＥＣＣ復号化を行ってデータを復元し、データをホストに提供する。システムＥＣＣエンジン１３０は、第１のＥＣＣを用いる。前記第１のＥＣＣは、単一パリティー検査(single  parity  check)コード、又はＳＥＣ−ＤＥＤ(single  error  correction  and  double  error  detection)コードである。又は、前記第１のＥＣＣは、符号化されたメッセージ(CM)内の全ビットの和が偶数である他の符号でもある。  
【００１６】
リンクＥＣＣエンジン２１３は、符号化されたメッセージ(CM)に対して、リンクＥＣＣ復号化を行ってメッセージ(MSG)を復元し、メッセージ(MSG)を、ＥＣＣエンジン４００に提供する。ＥＣＣエンジン４００は、第２のＥＣＣを用いて、メッセージ(MSG)に対してＥＣＣ符号化を行って、パリティービットを生成し、メッセージ(MSG)とパリティービットを含む符号語を、メモリセルアレイ３００の対象ページに格納する。ＥＣＣエンジン４００は、対象ページから読み取られた符号語に対して、特性情報とシンドロームベクトルを生成し、前記特性情報と前記シンドロームベクトルに基づいて、前記符号語に含まれるエラービットを選択的に訂正し、前記メモリコントローラ１００に伝送される伝送メッセージにエラービットが含まれる否かを示すフラグ信号を生成することができる。
【００１７】
リンクＥＣＣエンジン２１３は、伝送メッセージに対して、リンクＥＣＣ符号化を行い、符号化されたメッセージ(CM)を、メモリコントローラ１００に提供する。
【００１８】
図２は、本発明の実施形態例による図１のメモリシステムにおけるメモリコントローラを示すブロック図である。図２に示しているように、メモリコントローラ１００は、中央処理装置(ＣＰＵ)１１０と、ホストインタフェース１２０と、データレジスタ１２５と、システムＥＣＣエンジン１３０と、リンクＥＣＣエンジン１６０と、フラグバッファ１８５と、コマンドバッファ１９０と、アドレスバッファ１９５とを含む。システムＥＣＣエンジン１３０は、ＥＣＣエンコーダ１４０と、ＥＣＣデコーダ１５０とを含み、リンクＥＣＣエンジン１６０は、リンクＥＣＣエンコーダ１７０と、リンクＥＣＣデコーダ１８０とを含む。
【００１９】
ホストインタフェース１２０は、外部のホストから提供されるリクエスト(REQ)及びデータ(DTA)を受信し、データ(DATA)を、データレジスタ１２５に提供する。データレジスタ１２５は、データ(DTA)を連続的に(又は、順次に)システムＥＣＣエンジン１３０に提供することができる。
【００２０】
ＥＣＣエンコーダ１４０は、データに対して第１のＥＣＣ符号化を行って、メッセージ(MSG)を、リンクＥＣＣエンコーダ１７０に提供する。リンクＥＣＣエンコーダ１７０は、メッセージ(MSG)に対してリンクＥＣＣ符号化を行い、符号化されたメッセージ(CM1)を出力する。
【００２１】
リンクＥＣＣデコーダ１８０は、符号化されたメッセージ(CM2)に対してリンクＥＣＣ復号化を行って、メッセージ(MSG)を復元し、システムＥＣＣデコーダ１５０は、メッセージ(MSG)に対して第１のＥＣＣ復号化を行って、データ(DTA)を復元し、データ(DTA)を、ＣＰＵ１１０に提供する。フラグバッファ１８５は、フラグ信号(FL)を受信し、フラグ信号(FL)をＣＰＵ１１０に伝達する。
【００２２】
ＣＰＵ１１０は、フラグ信号(FL)とデータ(DTA)を受信し、フラグ信号(FL)に基づいて、データ(DTA)の処理可否を決めることができる。
【００２３】
コマンドバッファ１９０は、リクエスト(REQ)に対応するコマンド(CMD)を格納し、ＣＰＵ１１０の制御により、半導体メモリ装置２００にコマンド(CMD)を伝送し、アドレスバッファ１９５は、アドレス(ADDR)を格納し、ＣＰＵ１１０の制御によって、半導体メモリ装置２００にアドレス(ADDR)を伝送する。
【００２４】
図３は、本発明の実施形態例による図２におけるシステムＥＣＣエンジンの構成を示している。図３に示しているように、システムＥＣＣエンジン１３０は、メモリ１３５と、ＥＣＣエンコーダ１４０と、ＥＣＣデコーダ１５０とを含む。メモリ１３５は、第１のＥＣＣを格納する。前記第１のＥＣＣは、単一パリティー検査コード、又はＳＥＣ−ＤＥＤコードである。また、前記第１のＥＣＣは、符号化されたメッセージ(CM)内の全てのビットの和が偶数である他のコードであってもよい。そこで、ＥＣＣエンコーダ１４０は、メッセージ(MSG)に含まれるメッセージビットの和によって、メッセージ(MSG)にエラービットが含まれるか否かを示すように、データ(DTA)を符号化することができる。
【００２５】
図４は、データビットとパリティービットによるオンチップＥＣＣレベルを説明するための図である。図４において、ＳＥＣは、１ビット誤り訂正(single  error  correction)を示し、ＤＥＤは、２ビット誤り検出(double  error  detection)を示し、ＤＥＣは、２ビット誤り訂正(double  error  correction)を示す。図４には、ハミングコード(Hamming  code)又は拡張ハミングコード(extended  Hamming  code)によるデータビット数に対応するパリティービット数、及びパリティービットのサイズオーバーヘッド(PARITY  O/H)、すなわち、書込みデータのビット数に対する前記書込みデータに対応するパリティーデータのビット数の割合が示されている。
【００２６】
図４に示しているように、同一のデータビット数に対して、パリティービット数が増加するほど、誤り検出及び訂正能力が増加し、書込みデータのビット数に対する前記書込みデータに対応するパリティーデータのビット数の割合が増加する。一方、同一の誤り検出及び訂正能力に対するデータビット数が増加するほど、対応するパリティービット数も増加するが、書込みデータのビット数に対するパリティーデータのビット数の割合は、減少する。
【００２７】
このように、書込みデータのビット数に対するパリティーデータのビット数の割合が増加するほど、誤り検出能力又は誤り訂正能力が増加する。結果として、書込みデータのビット数に対するパリティーデータのビット数の割合が増加するほど、オンチップＥＣＣレベルが高くなると言える。
【００２８】
オンチップＥＣＣレベルを比較的高く設定すると、オンチップＥＣＣのために、メモリ資源が過度に無駄になり、半導体メモリ装置のサイズを増加させる要因となる。それに対して、オンチップＥＣＣレベルを比較的低く設定すると、誤り検出及び訂正能力が減少して、半導体メモリ装置の性能が低下することになる。
【００２９】
図５は、本発明の実施形態例による図１のメモリシステムにおける半導体メモリ装置の構成を示すブロック図である。図５に示しているように、半導体メモリ装置２００は、制御論理回路２１０と、アドレスレジスタ２２０と、バンク制御論理２３０と、行アドレスマルチプレクサ２４０と、列アドレスラッチ２５０と、行デコーダ２６０と、列デコーダ２７０と、メモリセルアレイ３００と、センスアンプ部２８５と、入出力ゲーティング回路２９０と、データ入出力バッファ２９５と、ＥＣＣエンジン４００と、リンクＥＣＣエンジン２１３と、フラグバッファ２８７と、リフレッシュカウンタ２４５とを含む。
【００３０】
メモリセルアレイ３００は、第１〜第８のバンクアレイ３１０〜３８０を含む。また、行デコーダ２６０は、第１〜第８のバンクアレイ３１０〜３８０に各々連結された第１〜第８のバンク行デコーダ２６０ａ〜２６０ｈを含み、列デコーダ２７０は、第１〜第８のバンクアレイ３１０〜３８０に各々連結された第１〜第８のバンク列デコーダ２７０ａ〜２７０ｈを含み、センスアンプ部２８５は、第１〜第８のバンクアレイ３１０〜３８０に各々連結された第１〜第８のバンクセンスアンプ２８５ａ〜２８５ｈを含む。
【００３１】
第１〜第８のバンクアレイ３１０〜３８０、第１〜第８のバンクセンスアンプ２８５ａ〜２８５ｈ、第１〜第８のバンク列デコーダ２７０ａ〜２７０ｈ、及び第１〜第８のバンク行デコーダ２６０ａ〜２６０ｈは、第１〜第８のバンクを各々構成する。第１〜第８のバンクアレイ３１０〜３８０のそれぞれは、複数のワード線と、複数のビット線と、ワード線(WL)とビット線(BTL)が交差する地点に形成される複数のメモリセル(MC)とを含む。
【００３２】
アドレスレジスタ２２０は、メモリコントローラ１００より、バンクアドレス(BANK_ADDR)、行アドレス(ROW_ADDR)、及び列アドレス(COL_ADDR)を含むアドレス(ADDR)を受信する。
【００３３】
また、アドレスレジスタ２２０は、受信されたバンクアドレス(BANK_ADDR)をバンク制御論理２３０に提供し、受信された行アドレス(ROW_ADDR)は、行アドレスマルチプレクサ２４０に提供し、受信された列アドレス(COL_ADDR)を、列アドレスラッチ２５０に提供する。
【００３４】
バンク制御論理２３０は、バンクアドレス(BANK_ADDR)に応答して、バンク制御信号を生成する。前記バンク制御信号に応答して、第１〜第８のバンク行デコーダ２６０ａ〜２６０ｈのうち、バンクアドレス(BANK_ADDR)に対応するバンク行デコーダが活性化され、第１〜第８のバンク列デコーダ２７０ａ〜２７０ｈのうち、バンクアドレス(BANK_ADDR)に対応するバンク列デコーダが活性化される。
【００３５】
行アドレスマルチプレクサ２４０は、アドレスレジスタ２２０から行アドレス(ROW_ADDR)を受信し、リフレッシュカウンタ２４５から、リフレッシュ行アドレス(REF_ADDR)を受信する。行アドレスマルチプレクサ２４０は、行アドレス(ROW_ADDR)又はリフレッシュ行アドレス(REF_ADDR)を行アドレス(RA)として選択的に出力することができる。行アドレスマルチプレクサ２４０から出力された行アドレス(RA)は、第１〜第８のバンク行デコーダ２６０ａ〜２６０ｈにそれぞれ印加される。
【００３６】
第１〜第８のバンク行デコーダ２６０ａ〜２６０ｈのうち、バンク制御論理２３０により活性化されたバンク行デコーダは、行アドレスマルチプレクサ２４０より出力された行アドレス(RA)を復号化して、前記行アドレスに対応するワード線を活性化することができる。例えば、前記活性化されたバンク行デコーダは、行アドレス(RA)に対応するワード線に、ワード線駆動電圧を印加することができる。
【００３７】
列アドレスラッチ２５０は、アドレスレジスタ２２０から列アドレス(COL_ADDR)を受信し、受信された列アドレス(COL_ADDR)又はマッピングされた列アドレス(MCA)を一時的に格納することができる。また、列アドレスラッチ２５０は、バーストモードで、受信された列アドレス(COL_ADDR)を逐次増加することができる。列アドレスラッチ２５０は、一時的に格納された又は逐次増加された列アドレス(COL_ADDR)を、第１〜第８のバンク列デコーダ２７０ａ〜２７０ｈに各々印加することができる。
【００３８】
第１〜第８のバンク列デコーダ２７０ａ〜２７０ｈのうち、バンク制御論理２３０により活性化されたバンク列デコーダは、入出力ゲーティング回路２９０を介して、バンクアドレス(BANK_ADDR)及び列アドレス(COL_ADDR)に対応するセンスアンプを活性化することができる。
【００３９】
入出力ゲーティング回路２９０は、入出力データをゲーティングする回路と共に、入力データマスク論理、第１〜第８のバンクアレイ３１０〜３８０から出力されたデータを格納するための読取りデータラッチ、及び第１〜第８のバンクアレイ３１０〜３８０にデータを書き込むための書込みドライバを含む。
【００４０】
第１〜第８のバンクアレイ３１０〜３８０のいずれか１つのバンクアレイで読み取られた符号語は、前記１つのバンクアレイに対応するセンスアンプにより感知され、前記読取りデータラッチに格納される。前記読取りデータラッチに格納された符号語(CW)は、ＥＣＣエンジン４００によりＥＣＣ復号化が行われた後に、データ入出力バッファ２９５を介して、前記メモリコントローラ１００へ提供される。
【００４１】
第１〜第８のバンクアレイ３１０〜３８０のいずれか１つのバンクアレイに書き込まれるメッセージ(MSG)は、メモリコントローラ１００からデータ入出力バッファ２９５へ提供される。データ入出力バッファ２９５に提供されたメッセージ(MSG)は、ＥＣＣエンジン４００に提供される。ＥＣＣエンジン４００は、メッセージ(MSG)に対して、ＥＣＣ符号化を行ってパリティービットを生成し、メッセージ(MSG)とパリティービットを含む符号語(CW)を、入出力ゲーティング回路２９０に提供する。入出力ゲーティング回路２９０は、前記書込みドライバを介して、前記１つのバンクアレイの対象ページに符号語(CW)を書き込む。
【００４２】
ＥＣＣエンジン４００は、対象ページより読み取られた符号語に対して、特性情報とシンドロームベクトルを生成し、前記特性情報と前記シンドロームベクトルに基づいて、前記符号語に含まれるエラービットを選択的に訂正し、前記メモリコントローラに伝送される伝送メッセージにエラービットが含まれるか否かを示すフラグ信号(FL)を生成する。ＥＣＣエンジン４００は、前記ＥＣＣ符号化とＥＣＣ復号化を行うことに当たり、パリティー検査行列で表される第２のＥＣＣを使うことができる。前記第２のＥＣＣは、ＳＥＣコードに該当する。そこで、ＥＣＣエンジン４００は、ＳＥＣを用いて、２つのエラービットを検出し、１つのエラービットを訂正することができる。
【００４３】
フラグバッファ２８７は、フラグ信号(FL)を受信し、受信されたフラグ信号(FL)を、メモリコントローラ１００に伝送する。
【００４４】
制御論理回路２１０は、半導体メモリ装置２００の動作を制御する。例えば、制御論理回路２１０は、半導体メモリ装置２００が書込み又は読取り動作を行うように、制御信号を生成することができる。制御論理回路２１０は、メモリコントローラ１００から受信されるコマンド(CMD)を復号化する命令デコーダ２１１と、半導体メモリ装置２００の動作モードを設定するためのモードレジスタ２１２とを含む。
【００４５】
例えば、命令デコーダ２１１は、ライトイネーブル信号、行アドレスストローブ信号、列アドレスストローブ信号、チップセレクト信号(/CS)などを復号化して、コマンド(CMD)に対応する前記制御信号を生成することができる。制御論理回路２１０は、入出力ゲーティング回路２９０を制御する第１の制御信号(CTL1)、及びＥＣＣエンジン４００を制御する第２の制御信号(CTL2)を生成する。
【００４６】
図６は、図５におけるメモリセルを例示的に示す回路図である。図６に示しているように、メモリセル(MC)は、セルキャパシタ(CC)と、トランジスタ(CT)とを含む。
【００４７】
トランジスタ(CT)は、ワード線(WL)の電圧によって、セルキャパシタ(CC)をビット線に連結又は遮断する選択素子である。また、トランジスタ(CT)は、セルキャパシタ(CC)とワード線(WL)とビット線(BTL)の間に連結され、セルキャパシタ(CC)は、トランジスタ(CT)とプレート電圧(図示せず)の間に連結される。
【００４８】
図６では、メモリセル(MC)がダイナミックメモリセルからなる例を示しているが、メモリセル(MC)は、抵抗性メモリセルからなってもよい。
【００４９】
図７は、本発明の実施形態例による図５の半導体メモリ装置における第１のバンクアレイを示す。図７に示しているように、第１のバンクアレイ３１０は、複数のワード線(WL1〜WLm、ｍは、２以上の整数)と、複数のビット線(BL1〜BLn、ｎは、２以上の整数)と、ワード線(WL1〜WLm)とビット線(BL1〜BLn)の間の交点に配置される複数のメモリセル(MC)とを含む。各メモリセル(MC)は、ＤＲＡＭセルの構造を有する。メモリセル(MC)が連結されるワード線(WL)を第１のバンクアレイ３１０の行(rows)と定義し、メモリセル(MC)が連結されるビット線(BL)を、第１のバンクアレイ３１０の列(columns)と決める。
【００５０】
図８は、本発明の実施形態例による図５の半導体メモリ装置におけるＥＣＣエンジンの構成を示している。図８に示しているように、ＥＣＣエンジン４００は、メモリ４１０と、ＥＣＣエンコーダ４２０と、ＥＣＣデコーダ４３０とを含む。メモリ４１０は、第２のＥＣＣを格納し、ＥＣＣエンコーダ４２０及びＥＣＣデコーダ４３０はメモリ４１０に連結されて、第２のＥＣＣを用いることができる。
【００５１】
ＥＣＣエンコーダ４２０は、メモリ４１０に連結され、書込み動作にて第２のＥＣＣを用いて、メッセージ(MSG)に対してＥＣＣ符号化を行い、パリティービット(PRT)を生成する。ＥＣＣエンコーダ４２０は、メッセージ(MSG)とパリティービット(PRT)を含む符号語(CW)を、入出力ゲーティング回路２９０に提供する。
【００５２】
ＥＣＣデコーダ４３０は、読取り動作にて符号語(CW)を受信し、符号語(CW)のメッセージ(MSG)のメッセージビットに基づいて、前記メッセージビットに関する第１のエラー情報を示す特性情報を生成し、前記第２のＥＣＣを用いて、符号語(CW)、前記メッセージビット及びパリティービット(PRT)に演算を行って、前記符号語に関する第２のエラー情報を示すシンドロームベクトルを生成し、前記特性情報と前記シンドロームベクトルに基づいて、前記符号語に含まれたエラービットを選択的に訂正し、外部に伝送される伝送メッセージ(MSG)にエラービットが含まれるか否かを示すフラグ信号(FL)を生成する。
【００５３】
上述したように、第２のＥＣＣは、ＳＥＣコードに該当する。そこで、ＥＣＣデコーダ４３０は、ＳＥＣを用いて、２つのエラービットを検出し、１つのエラービットを訂正することができる。そのため、ＥＣＣデコーダ４３０は、パリティーオーバーヘッドを増加することなく、誤り検出能力を向上することができる。  
【００５４】
図８において、ＥＣＣエンコーダ４２０及びＥＣＣデコーダ４３０がメモリ４１０に連結されて、第２のＥＣＣを用いると説明したが、第２のＥＣＣは、ＥＣＣエンコーダ４２０及びＥＣＣデコーダ４３０内に、排他的論理和ゲートとして具現可能である。
【００５５】
図９は、本発明の実施形態例による図８のＥＣＣエンジンにおけるＥＣＣデコーダを示すブロック図である。図９に示しているように、ＥＣＣデコーダ４３０は、特性検査部４４０と、シンドロームジェネレータ４５０と、誤り検出訂正回路４６０とを含む。
【００５６】
特性検査部４４０は、符号語(CW)のメッセージビットに基づいて、前記メッセージビットに関する第１のエラー情報を示す特性情報(CI)を出力する。シンドロームジェネレータ４５０は、第２のＥＣＣを具現するパリティー検査行列を用いて、符号語(CW)のメッセージビット及びパリティービットに演算を行って、前記符号語(CW)に関する第２のエラー情報を示すシンドロームベクトル(SV)を生成する。誤り検出訂正回路４６０は、特性情報(CI)及びシンドロームベクトル(SV)に基づいて、符号語(CW)に含まれたエラービットを選択的に訂正し、符号語(CW)がエラービットを含むか否かを示すフラグ信号(FL)を生成し、符号語(CW)に基づいて、外部に伝送される伝送メッセージ(MSG')を出力することができる。
【００５７】
図１０は、第２のＥＣＣを具現する第１タイプのパリティー検査行列を示す。図１０に示しているように、メモリ４１０に格納され、第２のＥＣＣを具現する第１タイプのパリティー検査行列(PCM1)は、メッセージビットに対応する第１の部分(INP11)と、パリティービットに対応する第２の部分(PTP12)とを含む。第１の部分(INP11)は、メッセージビットのそれぞれに対応する複数の列ベクトルを含み、列ベクトルのそれぞれは、偶数のハイレベルの元素を有し、第２の部分(PTP12)は、パリティービットのそれぞれに対応する複数のパリティー列ベクトルを含み、パリティー列ベクトルのそれぞれは、奇数のハイレベルの元素を有することができる。第１タイプのパリティー検査行列(PCM1)は、互いに異なる列ベクトルと、互いに異なる行ベクトルとを含む。
【００５８】
図１１は、図１０における第１タイプのパリティー検査行列をより詳しく示している。図１１においては、符号語(CW)がビット(d0〜d11)を含み、メッセージ(MSG)は、ビット(d0〜d7)を含み、パリティービット(PRT)は、ビット(d8〜d11)を含むことと仮定する。
【００５９】
図９の特性検査部４４０は、メッセージビット(d0〜d7)の和に第１のモジュロ２演算を行って、特性情報(CI)を出力することができる。
【００６０】
図１１に示しているように、メッセージビット(d0〜d7)に対応する列ベクトル(CV11〜CV18)のそれぞれは、偶数のハイレベルの元素を有し、パリティービット(PRT)に対応するパリティー列ベクトル(PCV11〜PCV14)はそれぞれ、奇数のハイレベルの元素を有することが分かる。また、行方向の行ベクトルは、互いに同一でなく、列方向の列ベクトルは、互いに同一でないことが分かる。
【００６１】
図１１より、メッセージビット(d7)に対応する列ベクトル(CV18)の元素は、全て０である。一般に、パリティー検査行列では、元素が全て０である列ベクトルを使わないが、図３のＥＣＣエンコーダ１４０が偶数コードを使ったことを知っているので、特性情報(CI)の値から、メッセージビット(d7)にエラーが発生したか否かが分かる。
【００６２】
図１２ａは、本発明の実施形態例による図９における誤り検出訂正回路の例を示すブロック図である。図１２ａは、図９におけるシンドロームジェネレータ４５０が、図１０のような第１タイプのパリティー検査行列(PCM1)を使う場合を仮定する。
【００６３】
図１２ａに示しているように、誤り検出訂正回路４６０ａは、合算部４７０と、誤り検出部４７２と、モジュロ演算器４７４と、データ訂正部４７６と、メッセージ抽出部４７９と、フラグ生成部４７８とを含む。
【００６４】
合算部４７０は、シンドロームベクトル(SV)の元素の和を算出し、合算信号(x)を生成する。誤り検出部４７２は、特性情報(CI)と合算信号(x)を受信し、特性情報(CI)と合算信号(x)の和が０であるか否かに基づいて、符号語(CW)にエラービットが含まれるか否かを示す検出信号(DS)を生成する。モジュロ演算器４７４は、特性情報(CI)、合算信号(x)、及び検出信号(DS)を受信し、検出信号(DS)が特性情報(CI)と合算信号(x)の和が０でないことを示す場合、特性情報(CI)と合算信号(x)の和に対して、第２のモジュロ２演算を行い、第２のモジュロ２演算の結果が０であるか否かを示すモジュロ信号(MS1)を生成する。データ訂正部４７６は、検出信号(DS)及びモジュロ信号(MS1)に基づいて、符号語(CW)のエラービットを選択的に訂正し、伝送符号語(CW’)を出力する。メッセージ抽出部４７９は、伝送符号語(CW’)から伝送メッセージ(MSG’)を抽出し、伝送メッセージ(MSG’)を出力する。
【００６５】
フラグ生成部４７８は、検出信号(DS)及びモジュロ信号(MS1)に基づいて、伝送符号語(CW’)がエラービットを含むか否かを示すフラグ信号(FL1)を生成する。フラグ生成部４７８は、検出信号(DS)が、符号語(CW)にエラービットが含まれないことを示すと、フラグ信号(FL1)を、第１の論理レベルに出力する。
【００６６】
モジュロ演算器４７４は、検出信号(DS)が、符号語(CW)にエラービットが含まれることを示す場合は、第２のモジュロ２演算を行い、データ訂正部４７６は、モジュロ信号(MS1)が、第２のモジュロ２演算の結果が０でないことを示す場合に、符号語(CW)のエラービットを訂正し、伝送符号語(CW’)を出力する。この場合、フラグ生成部４７８は、検出信号(DS)とモジュロ信号(MS1)に応答して、フラグ信号(FL1)を第１の論理レベルに出力し、伝送メッセージ(MSG’)にエラービットが含まれないことを示すことができる。
【００６７】
また、モジュロ演算器４７４は、検出信号(DS)が、符号語(CW)にエラービットが含まれることを示す場合は、第２のモジュロ２演算を行い、データ訂正部４７６は、モジュロ信号(MS1)が、第２のモジュロ２演算の結果が０であることを示す場合に、符号語(CW)のエラービットを訂正することなく、伝送符号語(CW’)を出力することができる。この場合、フラグ生成部４７８は、検出信号(DS)とモジュロ信号(MS1)に応答して、フラグ信号(FL1)を第２の論理レベルに出力し、伝送符号語(CW’)に訂正不能なエラービットが含まれることを示すことができる。
【００６８】
図１２ｂは、図１２ａの誤り検出訂正回路における特性情報、シンドロームベクトル、及び合算信号によって決められるエラービットの数を示す表である。
【００６９】
図１２ａ及び図１２ｂに示しているように、特性信号(CI)が０であり、シンドロームベクトル(SV)がゼロベクトルであると、符号語(CW)は、エラービットを含まない。特性信号(CI)が０であり、合算信号(x)が奇数であると、符号語(CW)は、１つのエラービットを含む。特性信号(CI)が０であり、合算信号(x)が正の偶数であると、符号語(CW)は、２つのエラービットを含む。特性信号(CI)がハイレベルであり、合算信号(x)が奇数であると、符号語(CW)は、２つのエラービットを含む。特性信号(CI)がハイレベルであり、合算信号(x)が正の偶数であると、符号語(CW)は、１つのエラービットを含む。
【００７０】
符号語(CW)が１つのエラービットを含む場合、データ訂正部４７６は符号語(CW)のエラービットを訂正し、伝送符号語(CW’)を出力する。この場合、フラグ信号(FL1)は、第１の論理レベル(ロウレベル)である。符号語(CW)が２つのエラービットを含む場合、データ訂正部４７６は符号語(CW)のエラービットを訂正することなく、伝送符号語(CW’)を出力する。この場合、フラグ信号(FL1)は、第２の論理レベル(ハイレベル)である。
【００７１】
図１３は、本発明の実施形態例による図９におけるＥＣＣデコーダの動作を示している。
【００７２】
図９乃至図１３に示しているように、特性検査部４４０は、メッセージビット(d0〜d7)の和に、第１のモジュロ２演算を行って、特性情報(CI)を生成する(Ｓ１１０)。また、シンドロームジェネレータ４５０は、第１タイプのパリティー検査行列(PCM1)を用いて、符号語(CW)に演算を行い、シンドロームベクトル(SV)を生成する(Ｓ１１２)。合算部４７０は、シンドロームベクトル(SV)の元素を合算して、合算信号(x)を生成する(Ｓ１１４)。誤り検出部４７２は、特性情報(CI)と合算信号(x)の和が０であるか否かに基づいて、検出信号(DS)を生成する(Ｓ１２０)。特性情報(CI)と合算信号(x)の和が０である場合、符号語(CW)は、エラービットを含まないので、フラグ生成部４７８は、フラグ信号(FL1)を第１の論理レベルに出力し、メッセージ抽出部４７９は、伝送符号語(CW)を基に、伝送メッセージ(MSG’)を出力する(Ｓ１２２)。
【００７３】
特性情報(CI)と合算信号(x)の和が０でない場合、モジュロ演算器４７４は、特性情報(CI)と合算信号(x)の和に対して、第２のモジュロ２演算を行い、モジュロ信号(MS1)を生成する(Ｓ１３０)。モジュロ信号(MS1)が０である場合、符号語(CW)は、訂正不能なエラービットを含むので、フラグ生成部４７８は、フラグ信号(FL1)を第２の論理レベルに出力する(Ｓ１３８)。データ訂正部４７６は、符号語(CW)のエラービットを訂正することなく、伝送符号語(CW’)を出力し、メッセージ抽出部４７９は、伝送符号語(CW’)から伝送メッセージ(MSG’)を出力する。
【００７４】
モジュロ信号(MS1)が１である場合、符号語(CW)は、訂正可能なエラービットを含むので、データ訂正部４７６は、シンドロームベクトル(SV)の元素のうち、０でない元素(si)に対応するメッセージビットを選択し(Ｓ１３２)、選択されたメッセージビットを反転して(Ｓ１３４)、符号語(CW)のエラービットを訂正し、伝送符号語(CW’)を出力する。メッセージ抽出部４７９は、伝送符号語(CW’)から伝送メッセージ(MSG’)を出力しつつ、フラグ生成部４７８は、フラグ信号(FL1)を、第１の論理レベルに出力する(Ｓ１３６)。
【００７５】
図１４は、図１２ａの誤り検出訂正回路における特性信号、シンドロームベクトル、及び合算信号によって決められる符号語に含まれるエラービットの数を示す表である。図１４に示しているように、特性信号(CI)、合算信号(x)、及び特性信号(CI)と合算信号(x)の和(t)の組み合わせから、エラービットの数とその位置が分かる。
【００７６】
そこで、第１タイプのパリティー検査行列(PCM1)は、t(tは、１以上の自然数)-ビット訂正符号を示し、誤り検出訂正回路４６０ａは、符号語に含まれるｔ個のエラービットを訂正し、(ｔ+１)個のエラービットを検出することができる。例えば、ｔが１である場合、第１タイプのパリティー検査行列(PCM1)は、  ＳＥＣコードを示し、誤り検出訂正回路４６０ａは、符号語に含まれる１つのエラービットを訂正し、２つのエラービットを検出するＳＥＣ−ＤＥＤを行うことができる。
【００７７】
図１５は、第２のＥＣＣを具現する第２タイプのパリティー検査行列を示している。図１５に示しているように、メモリ４１０に格納され、第２のＥＣＣを具現する第２タイプのパリティー検査行列(PCM2)は、メッセージビットに対応する第１の部分(INP21)と、パリティービットに対応する第２の部分(PTP22)とを含む。第２タイプのパリティー検査行列(PCM2)は、複数の行ベクトル(RV1〜RV0)を含み、行ベクトル(RV1〜RV0)のうち、１つの行ベクトル(RVk)の第１の部分(INP21)に対応する元素は、全てロウレベルを有し、第２の部分(PTP22)に対応する元素は、全てハイレベルを有することができる。また、第２タイプのパリティー検査行列(PCM2)は、互いに異なる行ベクトルと、互いに異なる列ベクトルとを有する。
【００７８】
図１６は、図１５における第２タイプのパリティー検査行列をより詳しく示している。図１６では、符号語(CW)がビット(d0〜d11)を含み、メッセージ(MSG)は、ビット(d0〜d7)を含み、パリティービット(PRT)は、ビット(d8〜d11)を含むことと仮定する。
【００７９】
図９における特性検査部４４０は、メッセージビット(d0〜d7)の和に、第１のモジュロ２演算を行い、特性情報(CI)を出力することができる。
【００８０】
図１６に示しているように、第２タイプのパリティー検査行列(PCM2)は、行ベクトル(RV1〜RV4)を含み、行ベクトル(RV1)の第１の部分(INP21)に該当する元素は、全てロウレベルであり、第２の部分(PTP22)に該当する元素は、全てハイレベルである。また、行ベクトル(RV1〜RV4)に対応して、シンドロームベクトル(SV)の元素(s0〜s3)が算出される。
【００８１】
図１６において、メッセージビット(d7)に対応する列ベクトル(CV18)の元素は、全てゼロである。一般に、パリティー検査行列においては、元素が全て０である列ベクトルを使わないが、図３において、ＥＣＣエンコーダ１４０が偶数コードを使用したことを知っているので、特性情報(CI)の値から、メッセージビット(d7)にエラーが生じたか否かが分かる。
【００８２】
図１７ａは、本発明の実施形態例による図９における誤り検出訂正回路の例を示すブロック図である。図１７ａは、図９のシンドロームジェネレータ４５０が、図１５のような第２タイプのパリティー検査行列(PCM2)を使用する場合を仮定する。
【００８３】
図１７ａに示しているように、誤り検出訂正回路４６０ｂは、合算部４８０と、誤り検出部４８２と、モジュロ演算器４８４と、データ訂正部４８６と、メッセージ抽出部４８９と、フラグ生成部４８８とを含む。
【００８４】
合算部４８０は、シンドロームベクトル(SV)の元素の和を算出して、合算信号(x)を生成する。誤り検出部４８２は、特性情報(CI)と合算信号(x)を受信し、特性情報(CI)と合算信号(x)の和が０であるか否かに基づいて、符号語(CW)にエラービットが含まれるか否かを示す検出信号(DS)を生成する。モジュロ演算器４８４は、特性情報(CI)、シンドロームベクトル(SV)、及び検出信号(DS)を受信し、検出信号(DS)が、特性情報(CI)と合算信号(x)の和が０でないことを示す場合、前記１つの行ベクトル(RVk)に対応するシンドロームベクトル(SV)の選択元素(s(k-１))と特性情報(CI)の和に対して、第２のモジュロ２演算を行い、第２のモジュロ２演算の結果が０であるか否かを示すモジュロ信号(MS2)を生成する。データ訂正部４８６は、検出信号(DS)及びモジュロ信号(MS2)に基づいて、符号語(CW)のエラービットを選択的に訂正し、伝送符号語(CW’)を出力する。メッセージ抽出部４８９は、伝送符号語(CW’)から伝送メッセージ(MSG’)を抽出し、伝送メッセージ(MSG’)を出力する。
【００８５】
フラグ生成部４８８は、検出信号(DS)及びモジュロ信号(MS2)に基づいて、伝送符号語(CW’)がエラービットを含むか否かを示すフラグ信号(FL2)を生成する。
【００８６】
モジュロ演算器４８４は、検出信号(DS)が、符号語(CW)にエラービットが含まれることを示す場合は、第２のモジュロ２演算を行い、データ訂正部４８６は、モジュロ信号(MS2)が第２のモジュロ２演算の結果が０ではないことを示す場合、符号語(CW)のエラービットを訂正して、伝送符号語(CW’)を出力する。モジュロ演算器４８４は、検出信号(DS)が、符号語(CW)にエラービットが含まれることを示す場合は、第２のモジュロ２演算を行い、データ訂正部４８６は、モジュロ信号(MS2)が第２のモジュロ２演算の結果が０であることを示す場合、符号語(CW)のエラービットを訂正することなく、伝送符号語(CW’)を出力することができる。この場合、フラグ生成部４８８は、検出信号(DS)とモジュロ信号(MS2)に応答して、フラグ信号(FL2)を第２の論理レベルに出力して、伝送符号語(CW’)に訂正不能なエラービットが含まれることを示すことができる。
【００８７】
図１７ｂは、図１７ａの誤り検出訂正回路における特性信号、シンドロームベクトル、及び合算信号によって決められるエラービットの数を示す表である。
【００８８】
図１７ａ及び図１７ｂに示しているように、特性信号(CI)が０であり、シンドロームベクトル(SV)がゼロベクトルであると、符号語(CW)は、エラービットを含まない。特性信号(CI)が０であり、選択元素(s(k-１))がハイレベルであると、符号語(CW)は、１つのエラービットを含む。特性信号(CI)が０であり、選択元素(s(k-１))がハイレベルであり、シンドロームベクトル(SV)がゼロベクトルでないと、符号語(CW)は、２つのエラービットを含む。特性信号(CI)がハイレベルであり、選択元素(s(k-１))がハイレベルであると、符号語(CW)は、２つのエラービットを含む。  特性信号(CI)がハイレベルであり、選択元素(s(k-１))がロウレベルであり、シンドロームベクトル(SV)がゼロベクトルでないと、符号語(CW)は、１つのエラービットを含む。
【００８９】
図１８は、本発明の実施形態例による図９のＥＣＣデコーダの動作を示している。
【００９０】
図９及び図１４〜図１８に示しているように、特性検査部４４０は、メッセージビット(d0〜d7)の和に、第１のモジュロ２演算を行って、特性情報(CI)を生成する(Ｓ２１０)。  また、シンドロームジェネレータ４５０は、第２タイプのパリティー検査行列(PCM2)を用いて、符号語(CW)に演算を行い、シンドロームベクトル(SV)を生成する(Ｓ２１２)。合算部４８０は、シンドロームベクトル(SV)の元素を合算して、合算信号(x)を生成する(Ｓ２１４)。誤り検出部４８２は、特性情報(CI)と合算信号(x)の和が０であるか否かに基づいて、検出信号(DS)を生成する(Ｓ２２０)。特性情報(CI)と合算信号(x)の和が０であると、符号語(CW)は、エラービットを含まないので、フラグ生成部４８８は、フラグ信号(FL1)を第１の論理レベルに出力し、メッセージ抽出部４７９は、伝送符号語(CW)を基に、伝送メッセージ(MSG’)を出力する(Ｓ２２２)。
【００９１】
特性情報(CI)と合算信号(x)の和が０でない場合、モジュロ演算器４８４は、特性情報(CI)と選択元素(s(k-１))の和に対して、第２のモジュロ２演算を行い、モジュロ信号(MS2)を生成する(Ｓ２３０)。モジュロ信号(MS2)が０の場合、符号語(CW)は、訂正不能なエラービットを含むので、フラグ生成部４８８は、フラグ信号(FL2)を、第２の論理レベルに出力する(Ｓ２３８)。データ訂正部４８６は、符号語(CW)のエラービットを訂正することなく、伝送符号語(CW’)を出力し、メッセージ抽出部４８９は、伝送符号語(CW’)から伝送メッセージ(MSG’)を出力する。
【００９２】
モジュロ信号(MS2)が１の場合、符号語(CW)は、訂正可能なエラービットを含むので、データ訂正部４８６は、シンドロームベクトル(SV)の元素のうち、０でない元素(si)に対応するメッセージビットを選択し(Ｓ２３２)、選択されたメッセージビットを反転して(Ｓ２３４)、符号語(CW)のエラービットを訂正し、伝送符号語(CW’)を出力する。メッセージ抽出部４８９は、伝送符号語(CW’)から伝送メッセージ(MSG’)を出力しつつ、フラグ生成部４８８は、フラグ信号(FL2)を第１の論理レベルに出力する(Ｓ２３６)。
【００９３】
図１９は、図１７ａの誤り検出訂正回路における特性信号、シンドロームベクトル、及び選択元素によって決められる符号語に含まれるエラービットの数を示す表である。  
【００９４】
図１９に示しているように、特性信号(CI)、選択元素(s(k-１))、及び特性信号(CI)と選択元素(s(k-１))の和(r)の組み合わせから、エラービットの数とその位置が分かる。
【００９５】
そこで、第２タイプのパリティー検査行列(PCM2)は、t-ビット訂正符号を示し、誤り検出訂正回路４６０ｂは、符号語に含まれるｔ個のエラービットを訂正し、(ｔ+１)個のエラービットを検出することができる。例えば、ｔが１の場合、第２タイプのパリティー検査行列(PCM2)は、ＳＥＣコードを示し、誤り検出訂正回路４６０ｂは、符号語に含まれる１つのエラービットを訂正し、２つのエラービットを検出するＳＥＣ−ＤＥＤを行うことができる。
【００９６】
図２０は、本発明の実施形態例による半導体メモリ装置の動作方法を示すフローチャートである。
【００９７】
図５〜図２０に示しているように、半導体メモリ装置２００の動作方法においては、メモリセルアレイ３００の対象ページから、符号語(CW)を読み込む(Ｓ３１０)。符号語(CW)のメッセージビットに基づいて、特性情報(CI)を生成する(Ｓ３２０)。メッセージビット及びパリティービットに基づいて、シンドロームベクトル(SV)を生成する(Ｓ３３０)。特性情報(CI)及びシンドロームベクトル(SV)に基づいて、符号語(CW)のエラービットを選択的に訂正し、伝送符号語(CW’)を出力する(Ｓ３４０)。伝送符号語(CW’)がエラービットを含むか否かを示すフラグ信号(FL)を生成する(Ｓ３５０)。伝送符号語(CW’)から伝送メッセージ(MSG’)を抽出し、伝送メッセージ(MSG’)とフラグ信号(FL)を、メモリコントローラ(２０)へ伝送する(Ｓ３６０)。
【００９８】
図２１は、本発明の実施形態例によるメモリシステムの動作方法を示すフローチャートである。
【００９９】
図１〜図２１に示しているように、メモリコントローラ１００は、データ(DTA)に対して、第１の符号化を行ってメッセージ(MSG)を生成し、メッセージ(MSG)を、半導体メモリ装置２００に伝送する(Ｓ４１０)。半導体メモリ装置２００は、メッセージ(MSG)に対して、第２の符号化を行い、符号語(CW)を、メモリセルアレイ３００の対象ページに書込む(Ｓ４２０)。対象ページから、符号語(CW)を読取る(Ｓ４３０)。符号語(CW)のメッセージビットに基づいて、特性情報(CI)を生成する(Ｓ４４０)。メッセージビット及びパリティービットに基づいて、シンドロームベクトル(SV)を生成する(Ｓ４５０)。特性情報(CI)及びシンドロームベクトル(SV)に基づいて、符号語(CW)のエラービットを選択的に訂正し、伝送符号語(CW’)を出力する(Ｓ４６０)。伝送符号語(CW’)がエラービットを含むか否かを示すフラグ信号(FL)を生成する(Ｓ４７０)。伝送符号語(CW’)から伝送メッセージ(MSG’)を抽出し、伝送メッセージ(MSG’)とフラグ信号(FL)をメモリコントローラ１００に伝送する(Ｓ４８０)。メモリコントローラ１００は、フラグ信号(FL)に基づいて、伝送メッセージ(MSG’)のエラーを処理する(Ｓ４９０)。
【０１００】
図２２は、本発明の実施形態例による半導体メモリ装置を示す例示的なブロック図である。図２２に示しているように、半導体メモリ装置６００は、スタックトチップ構造において、ソフトデータのフェイル分析及び救済機能を提供するために、第１群のダイ６１０と、第２群のダイ６２０とを含む。
【０１０１】
前記第１群のダイ６１０は、少なくとも１つのバッファダイからなる。前記第２群のダイ６２０は、前記第１群のダイ６１０上に積層され、複数のシリコン貫通ビア(以下、ＴＳＶという。)ラインを介して、データを通信する複数のメモリダイ６２０−１、６２０−２、…、６２０−ｐを含む。
【０１０２】
前記複数のメモリダイ６２０−１、６２０−２、…、６２０−ｐの少なくとも１つは、第１群のダイ６１０に伝送される伝送データを用いて、伝送パリティービットと誤り処理情報を生成する第１タイプのＥＣＣエンジン６２２を含む。ここで、第１タイプのＥＣＣエンジン６２２は、メモリダイに設置される回路であるので、セルコアＥＣＣエンジンと称する。第１タイプのＥＣＣエンジン６２２は、図８のＥＣＣエンジン４００を採ることができる。そこで、第１タイプのＥＣＣエンジン６２２は、ＥＣＣ符号化動作で、ＳＥＣコードを用いて、１つのエラービットを訂正し、２つのエラービットを検出することができる。
【０１０３】
バッファダイ６１０は、前記複数のＴＳＶラインを介して受信される伝送データで伝送誤りが発生した場合、伝送パリティービットを用いて伝送誤りを訂正することによって、誤り訂正されたデータを生成する第２タイプのＥＣＣエンジン６１２を含む。ここで、第２タイプのＥＣＣエンジン６１２は、伝送路のフェイルを訂正するための回路であるので、ビアＥＣＣエンジンと称する。
【０１０４】
１つのメモリダイ６２０−pに形成されるデータＴＳＶライン群６３２は、ＴＳＶライン(L1〜Lp)からなり、パリティーＴＳＶライン群６３４は、ＴＳＶライン(L10〜Lq)からなる。データＴＳＶライン群６３２のＴＳＶライン(L1〜Lp)と、パリティーＴＳＶライン群６３４のＴＳＶライン(L10〜Lq)とは、複数のメモリダイ６２０−１〜６２０−ｐの間に対応して形成されたマイクロバンプ(MCB)に連結される。複数のメモリダイ６２０−１〜６２０−ｐの少なくとも１つは、１つのアクセストランジスタと、１つのストレージキャパシタとからなるＤＲＡＭセルを有する。
【０１０５】
半導体メモリ装置６００は、データバス(B10)を介して、外部のメモリコントローラと通信するために、３Ｄチップ構造又は２．５Ｄチップ構造を有する。バッファダイ６１０は、データバス(B10)を介して、メモリコントローラと連結される。
【０１０６】
高帯域幅メモリ(high  bandwidth  memory;ＨＢＭ)やスタックトチップ構造から読み取られるデータに誤りが生じた場合、メモリダイ自体で発生された誤りであるか、シリコン貫通ビアを介してデータが伝送される時に、ノイズに起因して生じた伝送誤りであるかが、不良タイプの分析のために区別されるべきである。
【０１０７】
本発明の実施形態例では、図２２でのように、メモリダイには、セルコアＥＣＣエンジンを設置し、バッファダイには、ビアＥＣＣエンジンを設置することで、ソフトデータのフェイル検出及び訂正を検証することができる。ソフトデータのフェイルは、シリコン貫通ビアラインを介してデータが伝送される時に、ノイズに起因して生じた伝送誤りを含むことができる。
【０１０８】
図２３は、本発明の実施形態例による図２２の半導体メモリ装置が３Ｄチップ構造に適用される例を示すブロック図である。図２３は、介在層を介することなく、ホストとＨＢＭを直接連結した３Ｄチップ構造７００を示している。
【０１０９】
図２３に示しているように、ＰＣＢ７２０の上部には、フリップチップバンプ(FB)を介して、ＳｏＣ、ＣＰＵ、又はＧＰＵであるホストダイ７１０が配置される。ホストダイ７１０上には、第２群のダイ６２０のようなＨＢＭ構造を形成するためのメモリダイ(D11〜D14)が積層される。  
【０１１０】
図２３においては、図２２のバッファダイ６１０又は論理ダイが省略されているが、バッファダイ６１０は、メモリダイ(D11)とホストダイ７１０の間に配置される。ＨＢＭ構造を具現するために、メモリダイ(D11〜D14)には、シリコン貫通ビアと呼ばれるＴＳＶラインが形成される。ＴＳＶラインは、メモリダイの間に形成されたマイクロバンプ(MCB)と電気的に連結される。
【０１１１】
図２４は、本発明の実施形態例によるメモリシステムを示すブロック図である。図２４に示しているように、メモリシステム８００は、メモリコントローラ８１０と、半導体メモリ装置８５０とを含む。
【０１１２】
メモリコントローラ８１０は、第１のＥＣＣエンジン８２０と、第２のＥＣＣエンジン８３０とを含む。第１のＥＣＣエンジン８２０は、単一パリティーチェックコード、又はＳＥＣ−ＤＥＤコードなど、符号化されたメッセージ内の全てのビットの和が偶数であるコードを用いる。第２のＥＣＣエンジン８３０は、ＳＥＣコードを用いることができる。
【０１１３】
メモリコントローラ８１０は、第１のＥＣＣエンジン８２０及び第２のＥＣＣエンジン８３０を用いて、データに対して連接ＥＣＣ符号化を行って、符号語(CW)を生成し、符号語(CW)を、半導体メモリ装置８５０に伝送することができる。また、第１のＥＣＣエンジン８２０及び第２のＥＣＣエンジン８３０は、半導体メモリ装置８５０から受信された符号語(CW)に対して、連接ＥＣＣ復号化を行って、符号語(CW)のエラービットを訂正し、データを復元することができる。第２のＥＣＣエンジン８３０は、図９のＥＣＣデコーダ４３０を含む。
【０１１４】
メモリコントローラ８１０は、更に、半導体メモリ装置８５０に、コマンド(CMD)及びアドレス(ADDR)を伝送する。
【０１１５】
半導体メモリ装置８５０は、メモリセルアレイ８６０を含み、メモリセルアレイ８６０は、符号語(CW)を格納する。メモリセルアレイ８６０は、ダイナミックメモリセル、又は不揮発性メモリセルを含む。
【産業上の利用可能性】
【０１１６】
本発明は、ＥＣＣを採るメモリ装置及びメモリシステムに適用可能である。
【０１１７】
前記では、本発明の実施形態例を参照して説明したが、当該技術の分野における通常の知識を有する者は、下記の請求範囲に記載の本発明の思想及び領域から逸脱しない範囲内で、本発明を様々に修正及び変更できることを理解するだろう。
【符号の説明】
【０１１８】
１０、８００  メモリシステム
１００、８１０  メモリコントローラ
１３０  システムＥＣＣエンジン
１４０  ＥＣＣエンコーダ
１５０  ＥＣＣデコーダ
１６０  リンクＥＣＣエンジン
１７０  リンクエンコーダ
１８０  リンクデコーダ
２００、６００、８５０  半導体メモリ装置
２１３  リンクＥＣＣエンジン
４００  ＥＣＣエンジン
４２０  ＥＣＣエンコーダ
４３０  ＥＣＣデコーダ
４４０  特性検査部
４５０  シンドロームジェネレータ
４６０  誤り検出訂正回路
４７０、４８０  合算部
４７２、４８２  誤り検出部
４７４、４８４  モジュロ演算器
４７６、４８６  データ訂正部
４７８、４８８  フラグ生成部
４７９、４８９  メッセージ抽出部
６１０  第１群のダイ（バッファダイ）
６１２  ビアＥＣＣエンジン
６２０  第２群のダイ（メモリダイ）
６２２  セルコアＥＣＣエンジン
【図１】
2020077362.tif 000003
【図２】
2020077362.tif 000004
【図３】
2020077362.tif 000005
【図４】
2020077362.tif 000006
【図５】
2020077362.tif 000007
【図６】
2020077362.tif 000008
【図７】
2020077362.tif 000009
【図８】
2020077362.tif 000010
【図９】
2020077362.tif 000011
【図１０】
2020077362.tif 000012
【図１１】
2020077362.tif 000013
【図１２ａ】
2020077362.tif 000014
【図１２ｂ】
2020077362.tif 000015
【図１３】
2020077362.tif 000016
【図１４】
2020077362.tif 000017
【図１５】
2020077362.tif 000018
【図１６】
2020077362.tif 000019
【図１７ａ】
2020077362.tif 000020
【図１７ｂ】
2020077362.tif 000021
【図１８】
2020077362.tif 000022
【図１９】
2020077362.tif 000023
【図２０】
2020077362.tif 000024
【図２１】
2020077362.tif 000025
【図２２】
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【図２３】
2020077362.tif 000027
【図２４】
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