(57)【要約】【課題】半導体装置の信頼性を向上する。【解決手段】半導体装置の製造方法は、突出したフィンＦＡを形成するために、フィンＦＡを内包する素子分離溝ＤＩＴに埋め込まれた酸化シリコン膜ＯＸＦ２の膜厚を減じる工程を有する。この工程では、酸化シリコン膜ＯＸＦ２の上面の一部をレジストパターンＰＲ２で覆いながら、酸化シリコン膜ＯＸＦ２のエッチングが行なわれる。このとき、フィンＦＡとレジストパターンＰＲ２との間の距離が、複数のフィンＦＡの配置間隔である所定間隔以下になるようにレジストパターンＰＲ２が形成される。【選択図】図２０
2020077778.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を加工することにより、第１方向に所定間隔で配置され、かつ、前記第１方向と直交する第２方向にそれぞれ延在する複数のフィンと、平面視において前記複数のフィンを内包する素子分離溝を形成する工程、
（ｂ）前記素子分離溝に絶縁膜を埋め込む工程、
（ｃ）平面視において、前記素子分離溝に内包され、かつ、前記複数のフィン全体を囲むパターンを前記絶縁膜上に形成する工程、
（ｄ）前記パターンをマスクにしたエッチングにより、前記パターンから露出する前記絶縁膜の膜厚を減じる工程、
を備える、半導体装置の製造方法であって、
前記（ｃ）工程では、前記複数のフィンのうちの前記第１方向において最も外側に配置されている第１フィンと前記パターンとの間の距離は、前記所定間隔以下であり、かつ、前記複数のフィンのそれぞれの前記第２方向における端部と前記パターンとの間の距離も、前記所定間隔以下である、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記絶縁膜の表面に凸形状が形成される、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、さらに、
（ｅ）前記複数のフィンのそれぞれの表面にゲート絶縁膜を形成する工程、
（ｆ）前記表面にそれぞれ前記ゲート絶縁膜を形成した前記複数のフィンと、前記絶縁膜とを覆う導体膜を形成する工程、
（ｇ）前記導体膜をパターニングすることにより、前記第１方向に延在する複数のゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記複数のフィンのそれぞれの前記第２方向における端部と前記パターンとの間の距離は、互いに隣り合うゲート電極の間の距離以上である、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記複数のフィンが形成されている領域は、複数のメモリセルが形成されるメモリアレイ形成領域であり、
前記素子分離溝の外側領域は、周辺回路形成領域である、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
平面視において、前記素子分離溝は、
前記複数のフィンが形成されているアレイ形成領域と、
前記アレイ形成領域の外側に形成されている給電部と、
を内包している、半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程では、等方性エッチングを使用し、
前記（ｃ）工程では、前記複数のフィンのうちの前記第１方向において最も外側に配置されている第１フィンと前記パターンとの間の距離は、前記所定間隔よりも小さく、かつ、前記複数のフィンのそれぞれの前記第２方向における端部と前記パターンとの間の距離も、前記所定間隔よりも小さい、半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
前記パターンは、レジストパターンである、半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、さらに、
（ｈ）前記複数のフィンのそれぞれの表面にゲート絶縁膜を形成する工程、
（ｉ）前記表面にそれぞれ前記ゲート絶縁膜を形成した前記複数のフィンと、前記絶縁膜とを覆う第１導体膜を形成する工程、
（ｊ）前記第１導体膜をパターニングすることにより、前記第１方向に延在するコントロールゲート電極を形成する工程、
（ｋ）前記コントロールゲート電極を覆う積層絶縁膜を形成する工程、
（ｌ）前記積層絶縁膜上に第２導体膜を形成する工程、
（ｍ）前記第２導体膜を異方性エッチングすることにより、前記積層絶縁膜を介した前記コントロールゲート電極の両側の側壁にサイドウォールスペーサを形成する工程、
（ｎ）前記コントロールゲート電極の一方の側壁に形成されている前記サイドウォールスペーサを残す一方、前記コントロールゲート電極の他方の側壁に形成されている前記サイドウォールスペーサを除去することにより、前記コントロールゲート電極の一方の側壁に、前記サイドウォールスペーサからなるメモリゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記（ｋ）工程は、
（ｋ１）前記コントロールゲート電極を覆う第１絶縁膜を形成する工程、
（ｋ２）前記第１絶縁膜上に電荷蓄積膜を形成する工程、
（ｋ３）前記電荷蓄積膜上に第２絶縁膜を形成する工程、
を含む、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜であり、
前記電荷蓄積膜は、窒化シリコン膜であり、
前記第２絶縁膜は、酸化シリコン膜である、半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法において、
前記第１導体膜は、ポリシリコン膜であり、
前記第２導体膜も、ポリシリコン膜である、半導体装置の製造方法。
【請求項１３】
第１方向に第１所定間隔で配置され、かつ、それぞれ前記第１方向と直交する第２方向に延在する複数のフィンが形成された第１領域と、
前記第１領域を区画する素子分離領域と、
を有する、半導体装置であって、
前記素子分離領域は、
半導体基板に形成された素子分離溝と、
前記素子分離溝に埋め込まれた絶縁膜と、
を含み、
前記絶縁膜の表面には、前記複数のフィン全体を囲む第１凹部が形成され、
前記第１凹部の幅は、前記第１所定間隔以下である、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記絶縁膜の表面には、さらに、前記第１凹部を離間して囲む第２凹部が形成され、
前記第２凹部の幅も、前記第１所定間隔以下である、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第１領域は、メモリアレイが形成されているメモリアレイ形成領域であり、
前記メモリアレイ形成領域には、
前記第２方向に第２所定間隔で配置され、かつ、前記第１方向に延在し、かつ、平面視において前記複数のフィンと交差する複数のコントロールゲート電極と、
前記第１方向に延在し、かつ、平面視において前記複数のフィンと交差し、かつ、前記複数のコントロールゲート電極のそれぞれの片側の側壁に、電荷蓄積膜を含む積層絶縁膜を介して形成された複数のメモリゲート電極と、
が形成されている、半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記積層絶縁膜は、
第１絶縁膜と、
前記第１絶縁膜上に形成された前記電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２絶縁膜と、
を有する、半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜であり、
前記電荷蓄積膜は、窒化シリコン膜であり、
前記第２絶縁膜は、酸化シリコン膜である、半導体装置。
【請求項１８】
請求項１４に記載の半導体装置において、
前記半導体装置は、前記第２凹部を囲む第２領域を有する、半導体装置。
【請求項１９】
請求項１８に記載の半導体装置において、
前記第２領域は、周辺回路形成領域である、半導体装置。
【請求項２０】
請求項１４に記載の半導体装置において、
平面視において、前記第１凹部と前記第２凹部との間に、前記第１領域に電位を供給する給電部が形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、フィン構造のトランジスタを含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００６−４１３５４号公報（特許文献１）には、フィンの上面と側面とをチャネルとして使用するフィン構造の不揮発性メモリセルに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−４１３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フィン構造のトランジスタでは、半導体基板から突出したフィンを形成することから、フィンに起因する段差部が生じる。そして、例えば、この段差部を覆うように膜を形成してパターニングすると、段差部では膜の膜厚が厚くなるため、膜をパターニングする際にエッチング残渣が生じやすくなる。このエッチング残渣は、ショート不良の原因となるおそれがあるとともに、剥離して異物となる可能性もある。したがって、半導体装置の信頼性を向上する観点や半導体装置の製造歩留りを向上する観点から、段差部に起因するエッチング残渣の発生を抑制する工夫が必要とされている。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態における半導体装置の製造方法は、突出したフィンを形成するために、フィンを内包する素子分離溝に埋め込まれた絶縁膜の膜厚を減じる工程を有する。この工程では、絶縁膜の上面の一部をパターンで覆いながら、絶縁膜のエッチングが行なわれる。このとき、フィンとパターンとの間の距離が、複数のフィンの配置間隔である所定間隔以下になるようにパターンが形成される。
【発明の効果】
【０００７】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【０００８】
【図１】関連技術における半導体装置のフィン構造を模式的に示す図である。
【図２】関連技術における半導体装置の製造工程を示す断面図である。
【図３】図２に続く半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】エッチング残渣が発生している模式的な状態を示す図である。
【図１０】「フィン構造」の電界効果トランジスタにおけるフィンの模式的なレイアウト構成を示す図である。
【図１１】図１０の領域Ｒ１を拡大して示す図である。
【図１２】図１１に示す領域Ｒ２に形成されている「フィン構造」の電界効果トランジスタの模式的な構成を示す斜視図である。
【図１３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】レジストパターンが、平面視において、素子分離溝に内包され、かつ、複数のフィン全体を囲むパターンとして、素子分離溝を埋め込む酸化シリコン膜上に形成されている状態を示す平面図である。
【図２０】図１８に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程の流れを示すフローチャートである。
【図２４】図１１のＢ−Ｂ線で切断した断面図である。
【図２５】レジストパターンを使用せずに、素子分離溝に埋め込まれている酸化シリコン膜をエッチバックして、素子分離領域を形成する場合において、ゲート電極とゲートプラグとの接続構造を示す図である。
【図２６】実施の形態２における半導体チップのレイアウト構成例を示す図である。
【図２７】複数のメモリセルが形成されているメモリアレイ形成領域のレイアウト構成の一部を示す平面図である。
【図２８】「フィン構造」のメモリセル（２個）を模式的に示す斜視図である。
【図２９】不揮発性メモリのメモリセルを示す等価回路図である。
【図３０】「書込」、「消去」および「読出」時における選択されたメモリセルの各部位への電圧の印加条件の一例を示す表である。
【図３１】実施の形態２における半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】図４３に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１４】
（実施の形態１）
例えば、集積回路などに使用される電界効果トランジスタにおいては、性能の向上や製造コストの低減の観点から、スケーリング則にしたがって、寸法の微細化が進められてきている。ところが、電界効果トランジスタの寸法の縮小化が進むにつれて、電界効果トランジスタの加工に使用される露光技術の開発が困難となってきており、電界効果トランジスタの加工に使用される半導体製造装置（加工装置）の価格が非常に高価となっている。
【００１５】
このことから、近年では、電界効果トランジスタの性能向上と製造コストの低減を両立するために、活性表面をチャネルとして使用するだけでなく、活性側面もチャネルとして使用する、いわゆる「フィン構造」の電界効果トランジスタが採用され始めている。すなわち、「フィン構造」の電界効果トランジスタでは、半導体基板に素子分離領域から上方に突出するフィンを形成し、このフィンの上面だけでなく、側面もチャネルとして使用するため、微細化に頼ることなく、電界効果トランジスタの性能向上を図ることができる。
【００１６】
以下では、まず、「フィン構造」の電界効果トランジスタにおけるフィンの製造工程に内在する改善の余地について説明し、その後、この改善の余地に対する工夫を施した本実施の形態１における技術的思想について説明することにする。
【００１７】
＜改善の検討＞
図１は、関連技術における半導体装置のフィン構造を模式的に示す図である。
【００１８】
ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
【００１９】
図１に示すように、平面視において、素子分離溝ＤＩＴに埋め込まれた素子分離領域ＳＴＩに囲まれるように複数のフィンＦＡが形成されている。複数のフィンＦＡは、例えば、ｙ方向に所定間隔で並びながら、それぞれ、ｙ方向と直交するｘ方向に延在している。
【００２０】
以下では、図１に示すＡ−Ａ線での断面図を使用して、フィンの製造工程を説明する。
【００２１】
半導体基板１Ｓ上に酸化シリコン膜ＯＸＦ１を形成した後、この酸化シリコン膜ＯＸＦ１上に窒化シリコン膜ＳＮＦ１を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜ＳＮＦ１および酸化シリコン膜ＯＸＦ１をパターニングする。そして、図２に示すように、パターニングした窒化シリコン膜ＳＮＦ１および酸化シリコン膜ＯＸＦ１をハードマスクとして、半導体基板１Ｓをエッチングする。これにより、半導体基板１Ｓに素子分離溝ＤＩＴが形成されるとともに、複数のフィンＦＡが形成される。次に、図３に示すように、素子分離溝ＤＩＴおよびフィンＦＡを形成した半導体基板１Ｓ上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して、酸化シリコン膜ＯＸＦ２を形成する。そして、図４に示すように、例えば、化学的機械的研磨法（Chemical Mechanical Polishing）を使用して、酸化シリコン膜ＯＸＦ２の表面を平坦化する。このとき、図４に示すように、フィンＦＡ上に形成されている窒化シリコン膜ＳＮＦ１が露出する。その後、図５に示すように、例えば、熱リン酸を使用したウェットエッチングによって、フィンＦＡ上に形成されている窒化シリコン膜ＳＮＦ１を除去する。その後、図６に示すように、酸化シリコン膜ＯＸＦ２に対して、エッチバック処理を施すことにより、酸化シリコン膜ＯＸＦ２の膜厚を減じる。これにより、図６に示すように、素子分離溝ＤＩＴの一部分を酸化シリコン膜ＯＸＦ２で埋め込むことにより形成された素子分離領域ＳＴＩを得ることができるとともに、フィンＦＡの一部分（上部）を酸化シリコン膜ＯＸＦ２から突出させることができる。ここで、突出したフィンＦＡの部分の上面と側面とが、「フィン構造」の電界効果トランジスタのチャネル領域として機能する。
【００２２】
ここで、例えば、図６に示すように、素子分離領域ＳＴＩとフィンＦＡとの間には、フィンＦＡの突出部分を形成することに起因する段差が生じることになる。
【００２３】
続いて、図７に示すように、例えば、熱酸化法を使用することにより、突出したフィンＦＡの上面と側面とにわたって、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。その後、図７に示すように、素子分離領域ＳＴＩと、ゲート絶縁膜ＧＯＸを形成したフィンＦＡとを覆うように、ポリシリコン膜ＰＦ１を形成し、このポリシリコン膜ＰＦ１上に、例えば、窒化シリコン膜からなるキャップ膜ＣＰ１を形成する。ここで、ポリシリコン膜は，その後の工程において加工された「フィン構造」の電界効果トランジスタのゲート電極となるが、このゲート電極の加工（フォトリソグラフィ技術を使用する加工）の際には、ゲート電極の微細化に伴って、液浸露光技術が使用される。特に、図７においては、液浸露光技術が想定されており、この場合、窒化シリコン膜からなるキャップ膜ＣＰ１上に、下層材と呼ばれる絶縁膜ＩＦ１が形成され、この絶縁膜ＩＦ１上に中間層と呼ばれる絶縁膜ＩＦ２が形成される。そして、中間層と呼ばれる絶縁膜ＩＦ２上に、レジスト膜ＰＲ１が塗布される。そして、まず、塗布されたレジスト膜ＰＲ１に対して、露光・現像処理が実施されて、レジスト膜ＰＲ１がパターニングされた後、このパターニングしたレジスト膜ＰＲ１をマスクとしたエッチングにより、絶縁膜ＩＦ２と絶縁膜ＩＦ１とがパターニングされる。次に、図８に示すように、パターニングされた絶縁膜ＩＦ１をハードマスクしたエッチングにより、キャップ膜ＣＰ１とポリシリコン膜ＰＦ１がパターニングされる。この結果、図８に示すように、ゲート絶縁膜ＧＯＸを介して、フィンＦＡを覆うポリシリコン膜ＰＦ１からなるゲート電極ＧＥ１を形成することができる。
【００２４】
ここで、本発明者が検討したところ、例えば、図７において、素子分離領域ＳＴＩとフィンＦＡとの間に存在する段差に起因して、ゲート電極ＧＥ１を形成する際、エッチング残渣１００が形成されることが明らかとなった。なぜなら、例えば、図７に示すように、素子分離領域ＳＴＩとフィンＦＡとの間に存在する段差の近傍領域においては、段差に起因して、ポリシリコン膜ＰＦ１およびキャップ膜ＣＰ１の膜厚がその他の領域上よりも厚くなるからである。特に、ゲート電極ＧＥ１の加工に液浸露光技術を使用する場合には、キャップ膜ＣＰ１上に絶縁膜ＩＦ１と絶縁膜ＩＦ２とが形成されるため、段差の近傍領域における膜厚がさらに厚くなるため、エッチング不足によるエッチング残渣１００が発生しやすくなる。
【００２５】
図９は、エッチング残渣１００が発生している模式的な状態を示す図である。図９に示すように、素子分離溝ＤＩＴの近傍領域と、複数のフィンＦＡ全体を囲む近傍領域とにエッチング残渣１００が形成されることがわかる。これは、素子分離溝ＤＩＴの近傍領域および複数のフィンＦＡ全体を囲む近傍領域に、素子分離領域ＳＴＩを構成する酸化シリコン膜をエッチバックした際に段差が生じるからである。特に、本発明者の検討によると、図９において、複数のフィンＦＡのうちのｙ方向において最も外側に配置されているフィンＦＡと素子分離溝ＤＩＴとの間の距離Ｌ１が、図７に示すポリシリコン膜ＰＦ１の堆積膜厚の２倍以上ある場合には、段差に起因するエッチング残渣１００が形成されやすくなる。同様に、本発明者の検討によると、図９において、複数のフィンＦＡのそれぞれのｘ方向における端部と素子分離溝ＤＩＴとの間の距離Ｌ２が図７に示すポリシリコン膜ＰＦ１の堆積膜厚の２倍以上ある場合にも、段差に起因するエッチング残渣１００が形成されやすくなる。これは、段差を反映して、ポリシリコン膜ＰＦ１が形成される結果、段差の近傍領域において、ポリシリコン膜ＰＦ１の膜厚が厚くなるからである。
【００２６】
このようなエッチング残渣１００が発生すると、エッチング残渣１００に起因して、ゲート電極ＧＥ１間にショート不良が発生して、半導体装置の信頼性低下を招くおそれが高まる。また、この工程の後に実施される洗浄工程において、エッチング残渣１００がリフトオフして、半導体基板１Ｓ（半導体ウェハ）上に異物として再付着することによって、電界効果トランジスタの形状異常や不純物の注入阻害の要因となる結果、半導体装置（製品）の歩留り低下を招くおそれも高まる。したがって、半導体装置の信頼性向上や半導体装置の製造歩留りの向上を図る観点から、できるだけ、エッチング残渣１００を発生させない工夫が必要となる。
【００２７】
この点に関し、例えば、図７において、ポリシリコン膜ＰＦ１を形成した後、例えば、ＣＭＰ法を使用することにより、このポリシリコン膜ＰＦ１の表面を平坦化して、ポリシリコン膜ＰＦ１に形成される段差を解消することが考えられる。ところが、この場合、フィンＦＡ上のポリシリコン膜ＰＦ１の膜厚が薄くなるため、フィンＦＡ上にゲート電極ＧＥ１が形成されなくなってしまうおそれがある。さらには、ポリシリコン膜ＰＦ１の平坦化の際、フィンＦＡの上面が削れてしまうおそれもある。このことから、例えば、ＣＭＰ法によるポリシリコン膜ＰＦ１の平坦化処理以外の方法で、ポリシリコン膜ＰＦ１に段差が形成されることを抑制する工夫が必要となる。そこで、本実施の形態１では、上述した改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明することにする。
【００２８】
＜フィンのレイアウト構成＞
図１０は、「フィン構造」の電界効果トランジスタにおけるフィンの模式的なレイアウト構成を示す図である。図１０において、フィンＦＡは、ｙ方向に所定間隔で配置され、かつ、複数のフィンＦＡのそれぞれは、ｙ方向と直交するｘ方向に延在している。
【００２９】
図１１は、図１０の領域Ｒ１を拡大して示す図である。図１１において、複数のフィンＦＡは、ｙ方向に所定間隔で配置され、かつ、それぞれ、ｙ方向と直交するｘ方向に延在するように配置されている。この複数のフィンＦＡが形成されている領域を「第１領域」と呼ぶことにする。図１１において、複数のフィンＦＡが形成されているこの「第１領域」を区画するように素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩは、半導体基板に形成された素子分離溝ＤＩＴと、素子分離溝ＤＩＴに埋め込まれた絶縁膜（例えば、酸化シリコン膜）とを含むように構成されている。
【００３０】
そして、図１１に示すように、素子分離溝ＤＩＴに埋め込まれた絶縁膜の表面には、平面視において複数のフィンＦＡを囲む凹部ＧＶ１が形成されている。この凹部ＧＶ１の幅は、互いに隣り合うフィンＦＡとフィンＦＡとの間の間隔である所定間隔以下となっている。さらに、図１１において、素子分離溝ＤＩＴに埋め込まれた絶縁膜の表面には、平面視において凹部ＧＶ１を離間して囲む凹部ＧＶ２が形成され、この凹部ＧＶ２の幅も、互いに隣り合うフィンＦＡとフィンＦＡとの間の間隔である所定間隔以下となっている。
【００３１】
続いて、複数のフィンＦＡと交差するようにｙ方向に延在するように、複数のゲート電極ＧＥ１が配置されている。このゲート電極ＧＥ１は、ゲートプラグＧＰＬＧと電気的に接続されている。ゲートプラグＧＰＬＧは、ゲート電極ＧＥ１にゲート電圧を供給する機能を有し、平面視において、凹部ＧＶ１と凹部ＧＶ２との間に配置されている。言い換えれば、図１１に示すように、平面視において、素子分離領域ＳＴＩは、複数のフィンが形成されている「第１領域」（アレイ形成領域）と、「第１領域」の外側に形成されているゲートプラグＧＰＬＧを含む給電部を内包している。
【００３２】
なお、図１１では図示されていないが、図１１に示す素子分離領域ＳＴＩの外縁領域に形成されている凹部ＧＶ２の外側には、例えば、周辺回路形成領域に代表される他の回路形成領域が形成されている。すなわち、図１１に示す素子分離領域ＳＴＩの外縁領域に形成されている凹部ＧＶ２を囲むように、例えば、周辺回路形成領域が形成されている。また、図１１に示すように、平面視において、凹部ＧＶ１と凹部ＧＶ２との間には、複数のフィンＦＡが形成されている領域である「第１領域」に形成されている「フィン構造」の電界効果トランジスタに電位を供給する給電部（例えば、ゲートプラグＧＰＬＧが形成されている部位）が形成されている。
【００３３】
以上のようにして、「フィン構造」の電界効果トランジスタのフィンＦＡが、レイアウト構成されていることになる。
【００３４】
＜「フィン構造」の電界効果トランジスタの模式的な構成＞
図１２は、図１１に示す領域Ｒ２に形成されている「フィン構造」の電界効果トランジスタの模式的な構成を示す斜視図である。図１２に示すように、本実施の形態１における「フィン構造」の電界効果トランジスタは、半導体基板１Ｓを加工して形成されたフィンＦＡを有し、このフィンＦＡは、素子分離領域ＳＴＩで挟まれている。そして、フィンＦＡと接する素子分離領域ＳＴＩの表面には、凹部ＧＶ１が形成されている。この凹部ＧＶ１は、フィンＦＡが延在するｘ方向に沿って延在している。そして、本実施の形態１における「フィン構造」の電界効果トランジスタは、フィンＦＡを跨ぎ、かつ、ｙ方向に延在するゲート電極ＧＥ１を有し、このゲート電極ＧＥ１の下層には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている。一方、ゲート電極ＧＥ１の両側側壁には、絶縁膜からなるサイドウォールスペーサＳＷが形成されている。このように構成されている「フィン構造」の電界効果トランジスタによれば、素子分離領域ＳＴＩから突出したフィンＦＡの上面と側面とを覆うように、ゲート絶縁膜ＧＯＸを介してゲート電極ＧＥ１が形成されている。このため、「フィン構造」の電界効果トランジスタは、ゲート電極ＧＥ１で覆われているフィンＦＡの上面と側面とがチャネル形成領域として機能するため、フィンＦＡを有さない「プレーナ型」の電界効果トランジスタよりも、性能向上を図ることができる。
【００３５】
＜「フィン構造」の電界効果トランジスタの製造方法＞
本実施の形態１における「フィン構造」の電界効果トランジスタは、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。なお、製造工程を説明する図面では、図１１のＡ−Ａ線で切断した断面図を使用する。
【００３６】
まず、図１３に示すように、例えば、シリコン単結晶からなる半導体基板１Ｓ（半導体ウェハ）を準備し、この半導体基板１Ｓ上に酸化シリコン膜ＯＸＦ１を形成した後、酸化シリコン膜ＯＸＦ１上に窒化シリコン膜ＳＮＦ１を形成する。酸化シリコン膜ＯＸＦ１は、例えば、熱酸化法を使用することにより形成される一方、窒化シリコン膜ＳＮＦ１は、例えば、ＣＶＤ法を使用することにより形成される。
【００３７】
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜ＳＮＦ１と酸化シリコン膜ＯＸＦ１とをパターニングする。そして、図１４に示すように、パターニングした窒化シリコン膜ＳＮＦ１および酸化シリコン膜ＯＸＦ１をハードマスクとしたエッチング技術により、半導体基板１Ｓを加工する。具体的には、図１４に示すように、半導体基板１Ｓを加工することにより、ｙ方向（図１１参照、第１方向）に所定間隔で配置され、かつ、ｙ方向と直交するｘ方向（図１１参照、第２方向）にそれぞれ延在する複数のフィンＦＡと、平面視において複数のフィンＦＡを内包する素子分離溝ＤＩＴを形成する（図１１参照）。
【００３８】
続いて、図１５に示すように、フィンＦＡおよび素子分離溝ＤＩＴを形成した半導体基板１Ｓ上に酸化シリコン膜ＯＸＦ２（絶縁膜）を形成する。これにより、互いに隣り合うフィンＦＡとフィンＦＡとの間と、素子分離溝ＤＩＴの内部に酸化シリコン膜ＯＸＦ２が埋め込まれる。その後、図１６に示すように、例えば、ＣＭＰ法を使用することにより、酸化シリコン膜ＯＸＦ２の表面を研磨する。これにより、酸化シリコン膜ＯＸＦ１を介してフィンＦＡ上に形成されている窒化シリコン膜ＳＮＦ１の表面が露出する。
【００３９】
次に、図１７に示すように、例えば、熱リン酸を使用することにより、酸化シリコン膜ＯＸＦ１を介してフィンＦＡ上に形成されている窒化シリコン膜ＳＮＦ１を除去する。その後、酸化シリコン膜ＯＸＦ２の表面高さをフィンＦＡに揃えるためにエッチングを実施する。このエッチングにより、酸化シリコン膜ＯＸＦ１も除去されるため、続けてフィンＦＡ上に酸化シリコン膜ＯＸＦを形成する。
【００４０】
続いて、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、素子分離溝ＤＩＴを埋め込むように形成された酸化シリコン膜ＯＸＦ２上に、例えば、レジストパターンＰＲ２を形成する。具体的に、図１９には、このレジストパターンＰＲ２が、平面視において、素子分離溝ＤＩＴに内包され、かつ、複数のフィンＦＡ全体を囲むパターンとして、素子分離溝ＤＩＴを埋め込む酸化シリコン膜ＯＸＦ２上に形成されている状態が図示されている。
【００４１】
ここで、図１９において、例えば、複数のフィンＦＡのうちのｙ方向において最も外側に配置されているフィンＦＡとレジストパターンＰＲ２との間の距離Ｐ１は、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離（所定間隔）Ｐ２以下である。また、レジストパターンＰＲ２と素子分離溝ＤＩＴとの間の距離Ｐ３も、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離（所定間隔）Ｐ２以下である。さらに、図１９において、複数のフィンＦＡのそれぞれのｘ方向における端部とレジストパターンＰＲ２との間の距離Ｐ４も、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離（所定間隔）Ｐ２以下である。
【００４２】
続いて、図２０に示すように、レジストパターンＰＲ２をマスクにしたエッチングにより、レジストパターンＰＲ２から露出する酸化シリコン膜ＯＸＦ２の膜厚を減じる。これにより、最外周に配置されているフィンＦＡと接する凹部ＧＶ１が酸化シリコン膜ＯＸＦ２の表面に形成されるとともに、素子分離溝ＤＩＴの外周領域に接する凹部ＧＶ２が酸化シリコン膜ＯＸＦ２の表面に形成される。言い換えれば、図２０に示すように、凹部ＧＶ１と凹部ＧＶ２に挟まれた凸形状が酸化シリコン膜ＯＸＦ２の表面に形成される。これにより、図２０に示すように、表面に凹部ＧＶ１と凹部ＧＶ２とが形成された素子分離領域ＳＴＩを形成することができる。
【００４３】
ここで、レジストパターンＰＲ２をマスクにしたエッチングは、ドライエッチングなどの異方性エッチングを使用することもできるし、ウェットエッチングなどの等方性エッチングを使用することもできる。ただし、等方性エッチングを使用する場合には、複数のフィンＦＡのうちのｙ方向において最も外側に配置されているフィンＦＡとレジストパターンＰＲ２との間の距離Ｐ１は、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離（所定間隔）Ｐ２よりも小さいことが望ましい。また、レジストパターンＰＲ２と素子分離溝ＤＩＴとの間の距離Ｐ３も、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離（所定間隔）Ｐ２よりも小さいことが望ましい。同様に、等方性エッチングを使用する場合には、複数のフィンＦＡのそれぞれのｘ方向における端部とレジストパターンＰＲ２との間の距離Ｐ４も、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離（所定間隔）Ｐ２よりも小さいことが望ましい。この理由については、後述する。
【００４４】
次に、図２１に示すように、複数のフィンＦＡのそれぞれの表面に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。その後、表面（上面および側面）にそれぞれゲート絶縁膜ＧＯＸを形成した複数のフィンＦＡと、酸化シリコン膜ＯＸＦ２とを覆うようにポリシリコン膜ＰＦ１を形成する。このポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用することにより形成することができる。このとき、図２０に示すように、本実施の形態１では、レジストパターンＰＲ２をマスクにして、素子分離領域ＳＴＩのエッチングが実施されているため、図２０に示すように、素子分離領域ＳＴＩ全体がエッチバックされることはなく、素子分離領域ＳＴＩにエッチバックされずに凸形状となる部分が形成される。言い換えれば、レジストパターンＰＲ２が形成されていない領域においてだけ、酸化シリコン膜ＯＸＦ２の膜厚が減少して、幅の狭い凹部ＧＶ１と凹部ＧＶ２が形成される。これにより、例えば、図２１に示すように、ポリシリコン膜ＰＦ１を形成する際、素子分離領域ＳＴＩには、幅の狭い凹部ＧＶ１と凹部ＧＶ２とが形成されている一方、凹部ＧＶ１と凹部ＧＶ２とに挟まれた素子分離領域ＳＴＩは、凹まない。この結果、ポリシリコン膜ＰＦ１を形成する際、ポリシリコン膜ＰＦ１の表面の平坦性を損なうことなく、幅の狭い凹部ＧＶ１と凹部ＧＶ２とをポリシリコン膜ＰＦ１で埋め込むことができる。この結果、図２１に示すように、ポリシリコン膜ＰＦ１には、段差が生じない。
【００４５】
その後、図２１に示すように、平坦性が確保されたポリシリコン膜ＰＦ１上に、例えば、窒化シリコン膜からなるキャップ膜ＣＰ１を形成する。このとき、ポリシリコン膜ＰＦ１上にキャップ膜ＣＰ１を形成した状態で、フォトリソグラフィ技術とエッチング技術を使用してパターニングすることもできるが、図２１では、ポリシリコン膜ＰＦ１のパターニングを液浸露光技術で実施するため、絶縁膜ＩＦ１と絶縁膜ＩＦ２とを形成した後、パターニングしたレジスト膜ＰＲ１を形成している。
【００４６】
そして、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜ＰＦ１を加工することにより、フィンＦＡを跨ぎ、かつ、ｙ方向に延在するゲート電極ＧＥ１を形成することができる。ここで、例えば、図１９において、例えば、複数のフィンＦＡのうちのｙ方向において最も外側に配置されているフィンＦＡとレジストパターンＰＲ２との間の距離Ｐ１は、図１１に示す互いに隣り合うゲート電極ＧＥ１の距離Ｐ５以上であることが望ましい。この理由も後述する。
【００４７】
続いて、図２３に示すように、例えば、斜めイオン注入法を使用して、フィンＦＡに導電型不純物を導入することにより、ゲート電極ＧＥ１に整合して、エクステンション領域を形成する（Ｓ１０１）。そして、半導体基板１Ｓ上に絶縁膜を堆積した後、この絶縁膜に対して異方性エッチングを施すことにより、ゲート電極ＧＥ１の両側の側壁にサイドウォールスペーサを形成する（Ｓ１０２）。次に、例えば、斜めイオン注入法を使用して、フィンＦＡに導電型不純物を導入することにより、サイドウォールスペーサに整合して、拡散領域を形成する（Ｓ１０３）。その後、例えば、ゲート電極ＧＥ１の表面などにシリサイド膜を形成する（Ｓ１０４）。以上のようにして、本実施の形態１における「フィン構造」の電界効果トランジスタを製造することができる。
【００４８】
次に、例えば、通常の半導体製造技術を使用することにより、「フィン構造」の電界効果トランジスタを覆うように層間絶縁膜を形成し（Ｓ１０５）、この層間絶縁膜にプラグを形成する。そして、プラグを形成した層間絶縁膜上に配線を形成する。このようにして、本実施の形態１における「フィン構造」の電界効果トランジスタを含む半導体装置を製造することができる。
【００４９】
＜実施の形態１における製法上の特徴＞
続いて、本実施の形態１における製法上の特徴点について説明する。
【００５０】
本実施の形態１における製法上の第１特徴点は、例えば、図１８〜図２０に示すように、素子分離溝ＤＩＴに内包され、かつ、複数のフィンＦＡ全体を囲むレジストパターンＰＲ２を絶縁膜ＯＸＦ２上に形成する工程を有することを前提する。これにより、例えば、図２０に示すように、レジストパターンＰＲ２をマスクにして、素子分離領域ＳＴＩのエッチングが実施されることになるため、図２０に示すように、素子分離領域ＳＴＩ全体がエッチバックされることはなく、素子分離領域ＳＴＩにエッチバックされずに凸形状となる部分が形成される。言い換えれば、レジストパターンＰＲ２が形成されていない領域においてだけ、酸化シリコン膜ＯＸＦ２の膜厚が減少して、幅の狭い凹部ＧＶ１と凹部ＧＶ２とを有する素子分離領域ＳＴＩが形成される。このとき、凹部ＧＶ１の幅は、レジストパターンＰＲ２とフィンＦＡとの間の距離Ｐ１となるとともに、凹部ＧＶ２の幅は、レジストパターンＰＲ２と素子分離溝ＤＩＴとの間の距離Ｐ３となる。
【００５１】
そして、本実施の形態１における製法上の第１特徴点は、例えば、図１８において、レジストパターンＰＲ２とフィンＦＡとの間の距離Ｐ１が、互いに隣り合うフィンＦＡの間の距離Ｐ２以下である点にある。これにより、凹部ＧＶ１の幅は、互いに隣り合うフィンＦＡの間の距離Ｐ２以下となる。このとき、互いに隣り合うフィンＦＡの間の距離Ｐ２は、ポリシリコン膜ＰＦ１の平坦性を確保しながら、ポリシリコン膜ＰＦ１を互いに隣り合うフィンＦＡの間の隙間を埋め込むことができるように設計されている。このことから、この互いに隣り合うフィンＦＡの間の距離Ｐ２以下の幅を有する凹部ＧＶ１にも、図２１に示すように、ポリシリコン膜ＰＦ１の平坦性を確保しながら、ポリシリコン膜ＰＦ１を埋め込むことができる。したがって、本実施の形態１における製法上の第１特徴点によれば、ポリシリコン膜ＰＦ１を形成する際、ポリシリコン膜ＰＦ１の表面の平坦性を損なうことなく、幅の狭い凹部ＧＶ１をポリシリコン膜ＰＦ１で埋め込むことができる。
【００５２】
同様に、本実施の形態１における製法上の第２特徴点は、例えば、図１８において、レジストパターンＰＲ２と素子分離溝ＤＩＴとの間の距離Ｐ３も、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離（所定間隔）Ｐ２以下である点にある。これにより、凹部ＧＶ２の幅も、互いに隣り合うフィンＦＡの間の距離Ｐ２以下となる。したがって、互いに隣り合うフィンＦＡの間の距離Ｐ２以下の幅を有する凹部ＧＶ２にも、図２１に示すように、ポリシリコン膜ＰＦ１の平坦性を確保しながら、ポリシリコン膜ＰＦ１を埋め込むことができる。したがって、本実施の形態１における製法上の第２特徴点によれば、ポリシリコン膜ＰＦ１を形成する際、ポリシリコン膜ＰＦ１の表面の平坦性を損なうことなく、幅の狭い凹部ＧＶ２をポリシリコン膜ＰＦ１で埋め込むことができる。
【００５３】
さらに、本実施の形態１における製法上の第３特徴点は、例えば、図１９において、複数のフィンＦＡのそれぞれのｘ方向における端部とレジストパターンＰＲ２との間の距離Ｐ４も、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離（所定間隔）Ｐ２以下である点にある。これにより、本実施の形態１における製法上の第１特徴点から第３特徴点を備えることによって、複数のフィンＦＡが形成された「第１領域」を囲む素子分離領域ＳＴＩには、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離（所定間隔）Ｐ２以下の幅を有する凹部ＧＶ１と凹部ＧＶ２しか形成されない。すなわち、本実施の形態１によれば、素子分離領域ＳＴＩと「第１領域」との間の境界領域近傍には、ポリシリコン膜ＰＦ１の平坦性を確保しながら、ポリシリコン膜ＰＦ１で埋め込まれる凹部ＧＶ１しか形成されず、かつ、素子分離領域ＳＴＩの外縁領域近傍にも、ポリシリコン膜ＰＦ１の平坦性を確保しながら、ポリシリコン膜ＰＦ１で埋め込まれる凹部ＧＶ２しか形成されない。したがって、素子分離領域ＳＴＩと「第１領域」との間の境界領域近傍上や素子分離領域ＳＴＩの外縁領域近傍上に形成されるポリシリコン膜ＰＦ１の平坦性を確保することができる。この結果、本実施の形態１によれば、ポリシリコン膜ＰＦ１に平坦性を損なう段差が形成されることが抑制される結果、段差に起因するエッチング残渣の発生が抑制される。このことから、本実施の形態１によれば、エッチング残渣に起因するゲート電極間のショート不良や、剥離したエッチング残渣による半導体基板上への再付着を防止することができるため、半導体装置の信頼性向上や半導体装置の製造歩留りの向上を図ることができる。
【００５４】
次に、本実施の形態１における製法上の第４特徴点は、例えば、図１９において、複数のフィンＦＡのそれぞれのｘ方向における端部とレジストパターンＰＲ２との間の距離Ｐ４は、図１１に示す互いに隣り合うゲート電極ＧＥ１の間の距離Ｐ５以上である点にある。これにより、素子分離領域ＳＴＩに形成される凹部ＧＶ２の幅は、図１１に示す互いに隣り合うゲート電極ＧＥ１の間の距離Ｐ５以上となる。この場合、ゲート電極ＧＥ１の両側の側壁にサイドウォールスペーサを形成する工程において、凹部ＧＶ２の幅が、互いに隣り合うゲート電極ＧＥ１の間の距離Ｐ５以上となることから、この凹部ＧＶ２の内部が、サイドウォールスペーサを形成するために形成される絶縁膜で充填されてしまうことを防止できる。このため、サイドウォールスペーサを形成した後、凹部ＧＶ２に充填された絶縁膜の剥離に起因する異物の発生ポテンシャルを低減することができる。
【００５５】
また、サイドウォールスペーサの形成工程において、凹部ＧＶ２の内部に絶縁膜が充填されてしまうと、その後に製造される電界効果トランジスタにおいて、凹部ＧＶ２に充填された絶縁膜を介して、素子分離領域ＳＴＩとフィンＦＡとが繋がることになる。この場合、素子分離領域ＳＴＩ（酸化シリコン）とフィンＦＡ（シリコン）との材料の相違に基づく応力が、フィンＦＡに加わることによって、電界効果トランジスタの特性ばらつきが生じることが懸念される。この点に関し、本実施の形態１における第４特徴点によれば、凹部ＧＶ２がサイドウォールスペーサを構成する絶縁膜で充填されないため、フィンＦＡに応力が加わることに起因する電界効果トランジスタの特性ばらつきを抑制できる。
【００５６】
続いて、本実施の形態１における第５特徴点は、例えば、図１８〜図２０において、素子分離溝ＤＩＴに埋め込まれた酸化シリコン膜ＯＸＦ２を等方性エッチングでエッチバックすることを前提とする。そして、この場合、本実施の形態１における第５特徴点は、例えば、図１８において、レジストパターンＰＲ２とフィンＦＡとの間の距離Ｐ１を、互いに隣り合うフィンＦＡの間の距離Ｐ２よりも小さくし、かつ、レジストパターンＰＲ２と素子分離溝ＤＩＴとの間の距離Ｐ３も、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離Ｐ２よりも小さくする点にある。これにより、サイドエッチングが進行する等方性エッチングを使用する場合であっても、凹部ＧＶ１の幅と凹部ＧＶ２の幅を、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離Ｐ２以下にすることができる。
【００５７】
例えば、ドライエッチングに代表される異方性エッチングを使用する場合には、図２０に示すように、レジストパターンＰＲ２で覆われた領域に形成されている酸化シリコン膜ＯＸＦ２はサイドエッチングされない。これに対し、ウェットエッチングなどの等方性エッチングを使用する場合、等方性エッチングでは、サイドエッチングも生じることから、レジストパターンＰＲ２で覆われた領域に形成されている酸化シリコン膜ＯＸＦの一部も、サイドエッチングによって、エッチングされる。この場合、例えば、レジストパターンＰＲ２とフィンＦＡとの間の距離Ｐ１を互いに隣り合うフィンＦＡとフィンＦＡとの間の距離Ｐ２と等しくすると、その後に形成される凹部ＧＶ１の幅は、サイドエッチングの影響によって、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離Ｐ２よりも大きくなってしまう。同様に、例えば、レジストパターンＰＲ２と素子分離溝ＤＩＴとの間の距離Ｐ３も、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離Ｐ２と等しくすると、その後に形成される凹部ＧＶ２の幅は、サイドエッチングの影響によって、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離Ｐ２よりも大きくなってしまう。
【００５８】
そこで、本実施の形態１では、素子分離溝ＤＩＴに埋め込まれた酸化シリコン膜をエッチバックする方法として等方性エッチングを使用する場合には、予めサイドエッチングの効果を予測して、マージンを持たせるようにしている。すなわち、等方性エッチングを使用する場合、本実施の形態１では、レジストパターンＰＲ２とフィンＦＡとの間の距離Ｐ１を、互いに隣り合うフィンＦＡの間の距離Ｐ２よりも小さくし、かつ、レジストパターンＰＲ２と素子分離溝ＤＩＴとの間の距離Ｐ３も、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離Ｐ２よりも小さくしている。これにより、凹部ＧＶ１の幅および凹部ＧＶ２の幅が、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離Ｐ２よりも大きくなることを抑制することができる。この結果、本実施の形態１における製法上の第５特徴点によれば、素子分離溝ＤＩＴに埋め込まれた酸化シリコン膜をエッチバックする方法として等方性エッチングを使用する場合であっても、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離Ｐ２よりも大きな幅を有する凹部ＧＶ１と凹部ＧＶ２が形成されることを抑制できる。つまり、素子分離溝ＤＩＴに埋め込まれた酸化シリコン膜をエッチバックする方法として、異方性エッチングを使用する場合や等方性エッチングを使用する場合のいずれの場合であっても、ポリシリコン膜ＰＦ１の平坦性を確保しながら、「第１領域」上から素子分離領域ＳＴＩ上にわたって、凹部ＧＶ１と凹部ＧＶ２を埋め込むポリシリコン膜ＰＦ１を形成することができる。したがって、本実施の形態１における第５特徴点は、素子分離溝ＤＩＴに埋め込まれた酸化シリコン膜をエッチバックする方法に左右されずに、素子分離領域ＳＴＩと「第１領域」との間の境界領域近傍上や素子分離領域ＳＴＩの外縁領域近傍上に形成されるポリシリコン膜ＰＦ１の平坦性を確実に確保する観点から、有用であることがわかる。
【００５９】
＜実施の形態１における構造上の特徴＞
次に、本実施の形態１における構造上の特徴点について説明する。
【００６０】
図２４は、図１１のＢ−Ｂ線で切断した断面図である。特に、図２４は、図１１に示すゲート電極ＧＥ１とゲートプラグＧＰＬＧとを接続する給電領域において、ゲート電極ＧＥ１とゲートプラグＧＰＬＧとの接続構造を模式的に示す図である。
【００６１】
図２４において、本実施の形態１における構造上の特徴点は、例えば、半導体装置の製造方法において、少なくとも、上述した製法上の第１特徴点から第３特徴点を採用した結果、凸形状の素子分離領域ＳＴＩが形成されている点にある。これにより、図２４に示すように、凸形状の素子分離領域ＳＴＩ上に、ゲート電極ＧＥ１を構成するポリシリコン膜ＰＦ１が配置され、層間絶縁膜ＩＬ１を貫通するゲートプラグＧＰＬＧが、このポリシリコン膜ＰＦ１から構成されるゲート電極ＧＥ１に接続される。このとき、素子分離領域ＳＴＩが凸形状をしているという本実施の形態１における構造上の特徴点によれば、図２４に示すように、層間絶縁膜ＩＬ１に形成されるゲートプラグＧＰＬＧの深さを小さくすることができる。言い換えれば、素子分離領域ＳＴＩが凸形状をしているという本実施の形態１における構造上の特徴点によれば、図２４に示すように、ゲート電極ＧＥ１を構成するポリシリコン膜ＰＦ１と接続されるゲートプラグＧＰＬＧのアスペクト比（深さ／幅）を小さくすることができる。これは、ゲートプラグＧＰＬＧの製造容易性を向上できることを意味する。すなわち、ゲートプラグＧＰＬＧのアスペクト比が小さくできるということは、コンタクトホールへの導電膜の埋め込み特性を向上できることを意味し、これによって、ゲートプラグＧＰＬＧにボイドが発生することを抑制できる。つまり、素子分離領域ＳＴＩが凸形状をしているという本実施の形態１における構造上の特徴点によれば、ゲート電極ＧＥ１と接続されるゲートプラグＧＰＬＧのアスペクト比を小さくすることができる結果、ゲートプラグＧＰＬＧの製造容易性およびゲートプラグＧＰＬＧの信頼性向上を図ることができるという顕著な効果を得ることができる。
【００６２】
例えば、図２５は、レジストパターンＰＲ２を使用せずに、素子分離溝ＤＩＴに埋め込まれている酸化シリコン膜ＯＸＦ２をエッチバックして、素子分離領域ＳＴＩを形成する場合において、ゲート電極ＧＥ１とゲートプラグＧＰＬＧとの接続構造を示す図である。
【００６３】
図２５においては、図２４に示すような凸形状の素子分離領域ＳＴＩは形成されず、エッチバックされた平坦な素子分離領域ＳＴＩが形成される。この結果、図２５に示すように、エッチバックされた平坦な素子分離領域ＳＴＩ上に形成されたポリシリコン膜ＰＦ１と接続されるゲートプラグＧＰＬＧのアスペクト比が大きくなる。これは、ゲートプラグＧＰＬＧの製造容易性が低下することを意味する。なぜなら、ゲートプラグＧＰＬＧのアスペクト比が大きくなるということは、コンタクトホールへの導電膜の埋め込み特性が低下することを意味し、これによって、ゲートプラグＧＰＬＧにボイドが発生する確率が高くなるからである。つまり、図２５に示すように、エッチバックされた平坦な素子分離領域ＳＴＩでは、ゲート電極ＧＥ１と接続されるゲートプラグＧＰＬＧのアスペクト比が高くなる結果、ゲートプラグＧＰＬＧの製造容易性およびゲートプラグＧＰＬＧの信頼性向上を図ることが困難となる。
【００６４】
これに対し、図２４に示す素子分離領域ＳＴＩが凸形状をしているという構造上の特徴を有する本実施の形態１における半導体装置によれば、素子分離領域ＳＴＩ上に形成されるポリシリコン膜ＰＦ１と接続されるゲートプラグＧＰＬＧのアスペクト比を小さくできる。このことから、本実施の形態１における半導体装置によれば、電界効果トランジスタのゲート電極ＧＥ１（ポリシリコン膜ＰＦ１）と電気的に接続されるゲートプラグＧＰＬＧの信頼性向上を図ることができる。
【００６５】
（実施の形態２）
前記実施の形態１では、「フィン構造」の電界効果トランジスタを例に挙げて、前記実施の形態１における技術的思想を説明した。これに対し、本実施の形態２においては、メモリアレイ形成領域に形成されている「フィン構造」の不揮発性メモリセルと、周辺回路形成領域に形成されている「フィン構造」の電界効果トランジスタとを含む半導体装置に、前記実施の形態１における技術的思想を適用する例について説明する。
【００６６】
＜半導体チップのレイアウト構成例＞
本実施の形態２における不揮発性メモリを有する半導体装置について説明する。
【００６７】
まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。
【００６８】
図２６は、本実施の形態２における半導体チップＣＨＰ１のレイアウト構成例を示す図である。半導体チップＣＨＰ１は、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、不揮発性メモリ３および周辺回路４を有している。
【００６９】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００７０】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００７１】
不揮発性メモリ３は、例えば、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）やフラッシュメモリから構成される。ＥＥＰＲＯＭおよびフラッシュメモリは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭおよびフラッシュメモリのメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭおよびフラッシュメモリの書き込み動作および消去動作には、例えば、ファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作をさせることも可能である。ＥＥＰＲＯＭとフラッシュメモリの相違点は、ＥＥＰＲＯＭが、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリが、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリには、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭには、書き換え頻度の高い各種データが記憶されている。
【００７２】
周辺回路４は、ＣＰＵ１とＲＡＭ２と組み合わせて使用される回路群であって、システムの機能を豊富にする回路群である。この周辺回路４は、例えば、デジタル回路やアナログ回路から構成される。デジタル回路は、デジタル表現された電気信号（デジタル信号）の論理演算、相互変換、伝達、蓄積などを実現する回路である。一方、アナログ回路は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００７３】
＜不揮発性メモリのデバイス構造＞
次に、本実施の形態２における不揮発性メモリのデバイス構造について説明する。
【００７４】
本実施の形態２における不揮発性メモリは、複数のメモリセルが形成されたメモリアレイ形成領域と、メモリセルに給電を行なう給電部が形成されたメモリシャント領域と、例えば、ワード線やビット線やデコーダやセンスアンプなどの入出力制御回路が形成された領域とを有している。特に、以下では、メモリアレイ形成領域に形成されているメモリセルのデバイス構造について説明する。
【００７５】
図２７は、複数のメモリセルが形成されているメモリアレイ形成領域のレイアウト構成の一部を示す平面図である。
【００７６】
図２７に示すように、平面視において、半導体基板上には、ｘ方向に延在する複数のフィンＦＡが、ｙ方向に等間隔で配置されている。ｘ方向およびｙ方向は、半導体基板の主面に沿う方向であり、ｘ方向とｙ方向は、互いに直交している。ｘ方向におけるフィンＦＡの長さは、ｙ方向におけるフィンＦＡの長さよりも長い。すなわち、ｘ方向はフィンＦＡの長辺方向であり、ｙ方向はフィンＦＡの短辺方向である。フィンＦＡは、半導体基板の一部であり、半導体基板の上面から選択的に突出した直方体の突出部（凸部）である。
【００７７】
複数のフィンＦＡの間の半導体基板の主面には、素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩの上面の位置は、フィンＦＡの上面の位置よりも低い。言い換えれば、フィンＦＡの一部は、素子分離部ＳＴＩよりも上部に突出した半導体層であり、フィンＦＡのその他の部分は、ｙ方向において素子分離領域ＳＴＩに挟まれるように位置している。このように、複数のフィンＦＡのそれぞれの上部は、素子分離領域ＳＴＩによって絶縁分離されている。なお、本実施の形態２において、素子分離領域ＳＴＩの上面よりも高い位置にあるフィンＦＡの部分を、フィンＦＡの上部と呼び、素子分離領域ＳＴＩの上面よりも低い位置にあるフィンＦＡの部分を、フィンＦＡの下部と呼ぶこともある。
【００７８】
図２７において、本実施の形態２における複数のメモリセルが形成されているメモリアレイ形成領域では、最外周のフィンＦＡに接触するように凹部ＧＶが形成されている。
【００７９】
そして、図２７に示すように、複数のフィンＦＡと交差するように、ｙ方向に延在するコントロールゲート電極ＣＧが、ｘ方向に等間隔で配置されている。このコントロールゲート電極ＣＧの片側の側壁には、積層絶縁膜ＩＦが形成されており、この積層絶縁膜ＩＦを介して、メモリゲート電極ＭＧが形成されている。このメモリゲート電極ＭＧは、ｙ方向に延在しており、ｘ方向に並んで配置されている。
【００８０】
このように構成されているメモリアレイ形成領域において、図２７に示すフィンＦＡと、コントロールゲート電極ＣＧ（積層絶縁膜ＩＦとメモリゲート電極ＭＧ）との交差領域にメモリセルが形成されている。このように構成されている「フィン構造」のメモリセルは、フィンＦＡと、コントロールゲート電極ＣＧと、積層絶縁膜ＩＦと、メモリゲート電極ＭＧとを含むように構成されている。
【００８１】
図２８は、「フィン構造」のメモリセル（２個）を模式的に示す斜視図である。
【００８２】
図２８において、本実施の形態２における「フィン構造」のメモリセルは、半導体基板１Ｓに形成されたｘ方向に延在するフィンＦＡと、このフィンＦＡと交差し、かつ、表面にゲート絶縁膜が形成されたフィンＦＡを跨いでｙ方向に延在するコントロールゲート電極ＣＧとを有している。また、本実施の形態２における「フィン構造」のメモリセルは、コントロールゲート電極ＣＧの片側の側壁に形成された積層絶縁膜ＩＦと、この積層絶縁膜ＩＦを介して、コントロールゲート電極ＣＧの片側の側壁に形成され、かつ、ｙ方向に延在するメモリゲート電極ＭＧとを有している。さらに、本実施の形態２における「フィン構造」のメモリセルは、コントロールゲート電極ＣＧのもう一方の片側の側壁に形成されたサイドウォールスペーサと、メモリゲート電極ＭＧのもう一方の片側の側壁に形成されたサイドウォールスペーサとを有している。
【００８３】
積層絶縁膜ＩＦは、例えば、第１電位障壁膜と、第１電位障壁膜上に形成された電荷蓄積膜と、電荷蓄積膜上に形成された第２電位障壁膜から構成される。ここで、例えば、第１電位障壁膜は、酸化シリコン膜から形成され、かつ、電荷蓄積膜は、窒化シリコン膜に代表されるトラップ準位を有する絶縁膜から形成され、かつ、第２電位障壁膜は、酸化シリコン膜から形成されている。
【００８４】
また、コントロールゲート電極ＣＧは、例えば、ポリシリコン膜から形成され、かつ、メモリゲート電極ＭＧも、ポリシリコン膜から形成されている。
【００８５】
このように構成されている本実施の形態２における「フィン構造」のメモリセルのフィンＦＡと接するように素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩには、最外周のフィンＦＡと接する凹部ＧＶが形成されている。ここで、本実施の形態２における「フィン構造」のメモリセルのデータ記憶に寄与する部位をメモリトランジスタと呼び、本実施の形態２における「フィン構造」のメモリセルのセル選択に寄与する部位を選択トランジスタと呼ぶことがある。つまり、本実施の形態２における「フィン構造」のメモリセルは、メモリゲート電極ＭＧと電荷蓄積膜とを含むメモリトランジスタと、コントロールゲート電極ＣＧを含む選択トランジスタとを備えているということができる。
【００８６】
なお、本実施の形態２における「フィン構造」のメモリセルは、図２８では、図示を省略するが、フィンＦＡの内部にドレイン領域となる拡散領域（不純物領域）とソース領域となる拡散領域（不純物領域）とが形成されている。
【００８７】
＜不揮発性メモリの動作＞
続いて、本実施の形態２における不揮発性メモリの動作について説明する。
【００８８】
図２９は、不揮発性メモリのメモリセルＭＣを示す等価回路図である。
【００８９】
図３０は、「書込」、「消去」および「読出」時における選択されたメモリセルＭＣの各部位への電圧の印加条件の一例を示す表である。
【００９０】
図３０の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ドレイン領域に印加される電圧Ｖｄ、コントロールゲート電極ＣＧに印加される電圧Ｖｃｇ、メモリゲート電極ＭＧに印加される電圧Ｖｍｇ、ソース領域に印加される電圧Ｖｓおよびウェル領域に印加される電圧Ｖｂが記載されている。
【００９１】
なお、図３０の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態２では、電荷蓄積膜への電子の注入を「書込」と定義し、電荷蓄積膜へのホール（正孔）の注入を「消去」と定義することにする。
【００９２】
書込動作は、ＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入を用いた書込み方式によって行われる。例えば、図３０の「書込」の欄に示されるような電圧を、書込みを行うために選択されたメモリセルＭＣの各部位に印加し、選択されたメモリセルＭＣの電荷蓄積膜に電子を注入することで書込みを行う。
【００９３】
この際、ホットエレクトロンは、フィンＦＡのうちメモリゲート電極ＭＧおよびコントロールゲート電極ＣＧに覆われた箇所（チャネル領域）で発生し、メモリゲート電極ＭＧの下の電荷蓄積膜にホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積膜中のトラップ準位に捕獲される。この結果、メモリゲート電極ＭＧを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込状態となる。
【００９４】
消去動作は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）方式と呼ばれる、ＢＴＢＴによるホットホール注入を用いた消去方式によって行われる。すなわち、ＢＴＢＴにより発生したホールを電荷蓄積膜に注入することにより消去を行う。例えば、図３０の「消去」の欄に示されるような電圧を、消去を行うために選択されたメモリセルＭＣの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ、電界加速することで選択されたメモリセルＭＣの電荷蓄積膜中にホールを注入する。これにより、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００９５】
読出動作には、例えば、図３０の「読出」の欄に示されるような電圧を、読出しを行うために選択されたメモリセルＭＣの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加される電圧Ｖｍｇを、書込状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込状態と消去状態とを判別することができる。
【００９６】
＜実施の形態２における半導体装置の製造方法＞
次に、本実施の形態２における半導体装置の製造方法について説明する。
【００９７】
以下では、「フィン構造」のメモリセルが形成されているメモリアレイ形成領域が、素子分離溝に絶縁膜を埋め込むことによって形成された素子分離領域で囲まれ、この素子分離領域を構成する素子分離溝の外側領域に、周辺回路を構成する「フィン構造」の電界効果トランジスタが形成されている周辺回路形成領域が存在する構成を説明する。
【００９８】
まず、図３１に示すように、半導体基板１Ｓを用意する。半導体基板１Ｓには、メモリアレイ形成領域Ｒ１と境界領域Ｒ２と周辺回路形成領域Ｒ３とを有し、境界領域Ｒ２は、メモリアレイ形成領域Ｒ１と周辺回路形成領域Ｒ３とに挟まれている。なお、図３１には、メモリアレイ形成領域Ｒ１と境界領域Ｒ２と周辺回路形成領域Ｒ３とが図示された半導体基板１Ｓだけでなく、メモリアレイ形成領域Ｒ１のＡ線で切断したＡ断面と、メモリアレイ形成領域Ｒ１のＢ線で切断したＢ断面と、周辺回路形成領域Ｒ３のＣ線で切断したＣ断面とが並んで図示されている。以降の半導体装置の製造工程を説明する図面においても、図３１と同様の領域が図示される。
【００９９】
図３１において、半導体基板１Ｓ上に酸化シリコン膜ＯＸＦ１を形成した後、この酸化シリコン膜ＯＸＦ１上に窒化シリコン膜ＳＮＦ１を形成する。酸化シリコン膜ＯＸＦ１は、例えば、熱酸化法やＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができ、酸化シリコン膜ＯＸＦ１の膜厚は、例えば、約１０ｎｍである。また、窒化シリコン膜ＳＮＦ１は、例えば、ＣＶＤ法を使用することにより形成することができ、窒化シリコン膜ＳＮＦ１の膜厚は、例えば、約１００ｎｍである。
【０１００】
続いて、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜ＳＮＦ１と酸化シリコン膜ＯＸＦ１とをパターニングするとともに、半導体基板１Ｓを約４００ｎｍ程度エッチングして、素子分離溝ＤＩＴを形成する。その後、図３３に示すように、半導体基板１Ｓに形成された素子分離溝ＤＩＴの内部を埋め込み、かつ、パターニングされた酸化シリコン膜ＯＸＦ１と窒化シリコン膜ＳＮＦ１との積層膜上にわたって、酸化シリコン膜ＯＸＦ２を形成する。酸化シリコン膜ＯＸＦ２は、例えば、ＣＶＤ法を使用することにより形成することができ、酸化シリコン膜ＯＸＦ２の膜厚は、約１０００ｎｍ（１μｍ）である。そして、この酸化シリコン膜ＯＸＦ２の緻密化を図るため、半導体基板１Ｓに対してアニール処理（熱処理）を施す。
【０１０１】
次に、図３４に示すように、例えば、化学的機械的研磨法（Chemical Mechanical Polishing：ＣＭＰ法）を使用することにより、酸化シリコン膜ＯＸＦ２の表面を平坦化する。これにより、図３４に示すように、窒化シリコン膜ＳＮＦ１の表面が露出する。
【０１０２】
そして、図３５に示すように、露出する窒化シリコン膜ＳＮＦ１を除去する。窒化シリコン膜ＳＮＦ１の除去には、例えば、熱リン酸を使用することができる。その後、酸化シリコン膜ＯＸＦ２の表面高さをフィンＦＡに揃えるためにエッチングを実施する。このエッチングにより、酸化シリコン膜ＯＸＦ１も除去されるため、続けてフィンＦＡ上に酸化シリコン膜ＯＸＦを形成する。
【０１０３】
続いて、図３６に示すように、フォトリソグラフィ技術を使用することにより、境界領域Ｒ２に形成されている酸化シリコン膜ＯＸＦ２を部分的に覆うレジストパターンＰＲ２を形成する。ここで、図３６において、レジストパターンＰＲ２の左端と酸化シリコン膜ＯＸＦ２の左端との間の距離は、距離Ｓ１であり、レジストパターンＰＲ２の右端と酸化シリコン膜ＯＸＦ２の右端との間の距離は、距離Ｓ２である。
【０１０４】
続いて、図３７に示すように、レジストパターンＰＲ２をマスクにしたエッチングにより、レジストパターンＰＲ２から露出する酸化シリコン膜ＯＸＦ２の膜厚を減じる。これにより、図３７に示すような凹部ＧＶ１と凹部ＧＶ２とが形成された酸化シリコン膜ＯＸＦ２からなる素子分離領域ＳＴＩを境界領域Ｒ２に形成することができる。この工程において、図３７のＡ断面とＢ断面とＣ断面との示すように、メモリアレイ形成領域Ｒ１と周辺回路形成領域Ｒ３の両方の領域に複数のフィンＦＡを形成することができる。ここで、上述した距離Ｓ１および距離Ｓ２は、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離以下となっている。
【０１０５】
次に、図３８に示すように、フィンＦＡの表面にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜からなり、例えば、熱酸化法を使用することにより形成することができる。ただし、ゲート絶縁膜は、酸化シリコン膜に限らず、例えば、酸化ハフニウム膜に代表される金属酸化膜から形成することもできる。ゲート絶縁膜ＧＯＸの膜厚は、例えば、約２ｎｍである。
【０１０６】
そして、ゲート絶縁膜ＧＯＸを介してフィンＦＡの上面と側面とを覆い、かつ、凹部ＧＶ１および凹部ＧＶ２を形成した素子分離領域ＳＴＩを覆うように、ポリシリコン膜ＰＦ１を形成する。言い換えれば、ゲート絶縁膜ＧＯＸを介してフィンＦＡを跨ぎ、かつ、素子分離領域ＳＴＩを覆うように、ポリシリコン膜ＰＦ１を形成する。このポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用することにより形成することができ、ポリシリコン膜ＰＦ１の膜厚は、約１００ｎｍである。その後、ポリシリコン膜ＰＦ１上にキャップ膜ＣＰ１を形成する。キャップ膜ＣＰ１は、例えば、窒化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成できる。キャップ膜ＣＰ１の膜厚は、例えば、約８０ｎｍ程度である。
【０１０７】
このとき、ポリシリコン膜ＰＦ１は、平坦性を確保しながら、複数のフィンＦＡの間の隙間に埋め込まれる。つまり、複数のフィンＦＡの間の間隔は、フィンＦＡを覆うポリシリコン膜ＰＦ１の表面の平坦性を確保しながら、互いに隣り合うフィンＦＡとフィンＦＡとの間の間隔が埋め込まれるように設計されている。この点に関し、素子分離領域ＳＴＩに形成されている凹部ＧＶ１の幅（距離Ｓ１に相当）と凹部ＧＶ２の幅（距離Ｓ２に相当）は、互いに隣り合うフィンＦＡとフィンＦＡとの間の距離以下となっていることから、凹部ＧＶ１および凹部ＧＶ２のいずれも、ポリシリコン膜ＰＦ１の表面の平坦性を確保しながら、ポリシリコン膜ＰＦ１が埋め込まれる。言い換えれば、ポリシリコン膜ＰＦ１は、素子分離領域ＳＴＩ上において段差を生じることなく形成される。
【０１０８】
続いて、図３９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、キャップ膜ＣＰ１とポリシリコン膜ＰＦ１とをパターニングして、メモリアレイ形成領域Ｒ１に、ポリシリコン膜ＰＦ１からなり、ｙ方向（図２７参照）に延在するコントロールゲート電極ＣＧを形成する。
【０１０９】
ここで、ポリシリコン膜ＰＦ１をエッチングする際、ポリシリコン膜ＰＦ１に平坦性を損なう段差が形成されることが抑制される結果、段差に起因するエッチング残渣の発生が抑制される。このことから、本実施の形態２における半導体装置の製造方法によれば、エッチング残渣に起因するショート不良や、剥離したエッチング残渣による半導体基板１Ｓ上への再付着を防止することができるため、半導体装置の信頼性向上や半導体装置の製造歩留りの向上を図ることができる。
【０１１０】
次に、図４０に示すように、メモリアレイ形成領域Ｒ１に形成されたコントロールゲート電極ＣＧを覆い、かつ、境界領域Ｒ２に形成されている素子分離領域ＳＴＩ上から周辺回路形成領域Ｒ３に形成されているキャップ膜ＣＰ１を覆うように積層絶縁膜を形成する。具体的に、積層絶縁膜は、酸化シリコン膜ＯＸＦ３と、酸化シリコン膜ＯＸＦ３上に形成された窒化シリコン膜ＳＮＦ２と、窒化シリコン膜ＳＮＦ２上に形成された酸化シリコン膜ＯＸＦ４とから構成される。積層絶縁膜を構成する酸化シリコン膜ＯＸＦ３と窒化シリコン膜ＳＮＦ２と酸化シリコン膜ＯＸＦ４は、例えば、ＣＶＤ法を使用することにより形成することができる。酸化シリコン膜ＯＸＦ３は、第１電位障壁膜として機能し、かつ、窒化シリコン膜ＳＮＦ２は、電荷蓄積膜として機能し、かつ、酸化シリコン膜ＯＸＦ４は、第２電位障壁膜として機能する。
【０１１１】
そして、図４０に示すように、積層絶縁膜上にポリシリコン膜ＰＦ２を形成する。このポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。その後、ポリシリコン膜ＰＦ２に対して異方性エッチングを施すことにより、積層絶縁膜を介したコントロールゲート電極ＣＧの両側の側壁にポリシリコン膜ＰＦ２からなるサイドウォールスペーサを形成する。
【０１１２】
続いて、図４１に示すように、コントロールゲート電極ＣＧの一方の側壁に形成されているサイドウォールスペーサを残す一方、コントロールゲート電極ＣＧの他方の側壁に形成されているサイドウォールスペーサを除去する。これにより、コントロールゲート電極ＣＧの一方の側壁に、サイドウォールスペーサからなるメモリゲート電極ＭＧを形成することができる。その後、図４１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、フィンＦＡの内部に導電型不純物を導入して、エクステンション領域ＥＸ１を形成する。このエクステンション領域ＥＸ１は、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに整合して形成される。
【０１１３】
次に、図４２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路形成領域Ｒ３に形成されているポリシリコン膜ＰＦ２とキャップ膜ＣＰ１とをパターニングする。この結果、図４２に示すように、周辺回路形成領域Ｒ３にポリシリコン膜ＰＦ１からなるゲート電極ＧＥを形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、周辺回路形成領域Ｒ３にエクステンション領域ＥＸ２を形成する。このエクステンション領域ＥＸ２は、ゲート電極ＧＥに整合して形成される。
【０１１４】
そして、図４３に示すように、メモリアレイ形成領域Ｒ１と境界領域Ｒ２と周辺回路形成領域Ｒ３とにわたって、例えば、酸化シリコン膜からなる絶縁膜を形成した後、この絶縁膜に対して、異方性エッチングを施す。これにより、メモリアレイ形成領域Ｒ１においては、コントロールゲート電極ＣＧの側壁およびメモリゲート電極ＭＧの側壁にサイドウォールスペーサＳＷを形成することができる。同様に、周辺回路形成領域Ｒ３においては、ゲート電極ＧＥの側壁にサイドウォールスペーサＳＷを形成することができる。
【０１１５】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、フィンＦＡの内部に導電型不純物を導入することにより、メモリアレイ形成領域Ｒ１に拡散領域ＮＲ１を形成するとともに、周辺回路形成領域Ｒ３に拡散領域ＮＲ２を形成する。拡散領域ＮＲ１および拡散領域ＮＲ２は、サイドウォールスペーサＳＷに整合して形成される。
【０１１６】
次に、図４４に示すように、拡散領域ＮＲ１の表面と、メモリゲート電極ＭＧの表面と、拡散領域ＮＲ２の表面と、ゲート電極ＧＥの表面にシリサイド膜ＳＬを形成する。以上のようにして、メモリアレイ形成領域Ｒ１に、「フィン構造」のメモリセルを形成することができるとともに、周辺回路形成領域Ｒ３に、「フィン構造」の電界効果トランジスタを形成することができる。
【０１１７】
その後、例えば、図４４に示すように、メモリアレイ形成領域Ｒ１に形成されている「フィン構造」のメモリセルと、境界領域Ｒ２に形成されている素子分離領域ＳＴＩと、周辺回路形成領域Ｒ３に形成されている「フィン構造」の電界効果トランジスタを覆う層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１を貫通するコンタクトホールを形成した後、このコンタクトホールに導電材料を埋め込むことにより、プラグＰＬＧを形成する。次に、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に配線を形成するが、ここでの説明は省略する。
【０１１８】
以上のようにして、本実施の形態２における半導体装置を製造することができる。
【０１１９】
＜実施の形態２に対する有用性＞
「フィン構造」を形成する際に素子分離領域ＳＴＩ上に段差が発生することを抑制する工夫点は、もちろん、前記実施の形態１における「フィン構造」の電界効果トランジスタの製造工程にも有用であるが、本実施の形態２における「フィン構造」のメモリセルを形成する際に特に有用である。なぜなら、本実施の形態２における「フィン構造」のメモリセルは、コントロールゲート電極ＣＧの片側の側壁にサイドウォール形状のメモリゲート電極ＭＧを形成した、いわゆる「スプリットゲート型メモリセル」であるからである。つまり、このメモリセルでは、メモリゲート電極ＭＧの高さを確保するために、コントロールゲート電極ＣＧの高さを高くする必要があり、このことは、コントロールゲート電極ＣＧとなるポリシリコン膜ＰＦ１の膜厚を厚くする必要があることを意味している。そして、ポリシリコン膜ＰＦ１の膜厚が厚くなると、仮に段差が生じている領域が存在すると、その領域においてポリシリコン膜の膜厚が特に増大して、エッチング残渣が発生しやすくなるのである。したがって、本実施の形態２における「フィン構造」のメモリセルを形成する際には、「フィン構造」を形成する際に生じる段差を抑制する工夫が特に重要となる。このことから、「フィン構造」を形成する際に素子分離領域ＳＴＩ上に段差が発生することを抑制する工夫点は、特に、本実施の形態２において有用性が高まると言える。
【０１２０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１２１】
１Ｓ  半導体基板
ＣＧ  コントロールゲート電極
ＤＩＴ  素子分離溝
ＦＡ  フィン
ＧＯＸ  ゲート絶縁膜
ＧＶ１  凹部
ＧＶ２  凹部
ＩＦ  積層絶縁膜
ＭＧ  メモリゲート電極
ＯＸＦ１  酸化シリコン膜
ＯＸＦ２  酸化シリコン膜
ＯＸＦ３  酸化シリコン膜
ＯＸＦ４  酸化シリコン膜
ＰＦ１  ポリシリコン膜
ＰＲ１  レジストパターン
ＰＲ２  レジストパターン
Ｒ１  メモリアレイ形成領域
Ｒ２  境界領域
Ｒ３  周辺回路形成領域
ＳＮＦ１  窒化シリコン膜
ＳＮＦ２  窒化シリコン膜
ＳＴＩ  素子分離領域
ＳＷ  サイドウォールスペーサ
【図１】
2020077778.tif 000003
【図２】
2020077778.tif 000004
【図３】
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【図４】
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【図５】
2020077778.tif 000007
【図６】
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【図７】
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【図８】
2020077778.tif 000010
【図９】
2020077778.tif 000011
【図１０】
2020077778.tif 000012
【図１１】
2020077778.tif 000013
【図１２】
2020077778.tif 000014
【図１３】
2020077778.tif 000015
【図１４】
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【図１５】
2020077778.tif 000017
【図１６】
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【図１７】
2020077778.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
2020077778.tif 000044
【図４３】
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【図４４】
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