(57)【要約】【課題】複数のメモリセル間での閾値電圧のばらつきを低減することができる半導体装置を提供する。【解決手段】半導体チップ２は、不揮発性メモリセル１７用の第１領域１３と、バイトセレクトトランジスタ１８が配置された第２領域１４とを含む半導体基板１１と、第１領域１３と第２領域１４とを電気的に分離する複数の第１素子分離部１２と、第１領域１３に形成された第２素子分離部１９と、複数の第１素子分離部１２のうち第１領域１３に最も近い第１素子分離部１２である第１部分１５に隣接して配置されたダミー領域２３とを含み、第１素子分離部１２の第１部分１５は、第２素子分離部１９と均等な幅を有している。【選択図】図５
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【特許請求の範囲】
【請求項１】
不揮発性メモリセル用の第１領域と、前記第１領域の外側に形成され、前記不揮発性メモリセルとは異なる半導体素子が配置された第２領域とを含む半導体基板と、
前記第１領域と前記第２領域とを電気的に分離する複数の第１素子分離部と、
前記第１領域に形成され、前記第１領域を複数のアクティブ領域に区画する第２素子分離部と、
前記複数の第１素子分離部のうち前記第１領域に最も近い第１素子分離部である第１部分に隣接して配置されたダミー領域とを含み、
前記第１素子分離部の前記第１部分は、前記第２素子分離部と均等な幅を有している、半導体装置。
【請求項２】
前記複数の第１素子分離部は、前記第１部分に対して前記第２領域に近い側に配置され、前記第２素子分離部よりも広い幅を有する第２部分をさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記ダミー領域は、前記第１素子分離部の前記第１部分と前記第２部分とに挟まれた領域で形成されている、請求項２に記載の半導体装置。
【請求項４】
前記第１素子分離部の前記第２部分は、前記第１素子分離部の前記第１部分よりも深く形成されている、請求項２または３に記載の半導体装置。
【請求項５】
前記第１素子分離部の前記第１部分の幅は、前記第２素子分離部の幅の±２０％以内である、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第２素子分離部の幅が、０．３２μｍ〜０．５２μｍであり、
前記第１素子分離部の前記第１部分の幅が、０．３２μｍ〜０．５２μｍである、請求項５に記載の半導体装置。
【請求項７】
前記不揮発性メモリセルは、
第１導電型の前記半導体基板の前記アクティブ領域に間隔を空けて形成された第２導電型のソース領域および第２導電型のドレイン領域と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ソース領域と前記ドレイン領域との間において前記ゲート絶縁膜上に選択的に形成されたフローティングゲートと、
前記フローティングゲート上に形成されたコントロールゲートと、
前記ソース領域と前記ドレイン領域との間において前記ゲート絶縁膜上に選択的に形成されたセレクトゲートと、
前記半導体基板において前記フローティングゲートに対向するように形成された第２導電型の不純物領域と、
前記ゲート絶縁膜において前記フローティングゲートと前記不純物領域との間の部分に形成され、その周囲の前記ゲート絶縁膜よりも薄く形成されたトンネルウィンドウとを含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記ダミー領域は、前記半導体基板の表面部に第１導電型の部分を有している、請求項７に記載の半導体装置。
【請求項９】
前記半導体素子は、前記コントロールゲートに供給する電圧を制御するトランジスタを含む、請求項７または８に記載の半導体装置。
【請求項１０】
前記第２素子分離部は、前記半導体基板に形成されたトレンチと、前記トレンチに埋め込まれた絶縁体とを含み、
前記トレンチの側面は、前記半導体基板の表面に連続し、前記半導体基板の表面に対して角度θ１で傾斜する第１部分と、前記トレンチの第１部分から前記トレンチの底部に向かって延び、前記半導体基板の表面に対して前記角度θ１よりも大きな角度θ２で傾斜する第２部分とを含む、請求項７〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記トレンチの側面は、前記トレンチの底面に連続し、前記半導体基板の表面に対して前記角度θ２よりも小さな角度θ３で傾斜する第３部分を含む、請求項１０に記載の半導体装置。
【請求項１２】
前記第２素子分離部は、ＳＴＩ（Shallow Trench Isolation）構造を含む、請求項１０または１１に記載の半導体装置。
【請求項１３】
前記コントロールゲートは、前記第２素子分離部を覆うように前記複数のアクティブ領域に跨って形成されており、
前記コントロールゲートの一部が、前記トレンチ内の前記絶縁体の表面部に選択的に埋め込まれている、請求項１０〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記複数のアクティブ領域で構成されている１ユニットのアクティブ領域と、当該１ユニットのアクティブ領域に隣り合う１ユニットの複数のアクティブ領域との間に形成され、前記第２素子分離部と均等な幅を有する第４素子分離部をさらに含む、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
請求項１〜１４のいずれか一項に記載の半導体装置と、
前記半導体装置を封止するモールド樹脂とを含む、半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、ｐ型ウェル領域を有する半導体基板と、ｐ型ウェル領域に形成された拡散領域と、ｐ型ウェル領域のチャネル上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された、フローティングゲート、第２のゲート絶縁膜およびコントロールゲートの積層構造とを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−３２７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、複数のメモリセル間での閾値電圧のばらつきを低減することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る半導体装置は、不揮発性メモリセル用の第１領域と、前記第１領域の外側に形成され、前記不揮発性メモリセルとは異なる半導体素子が配置された第２領域とを含む半導体基板と、前記第１領域と前記第２領域とを電気的に分離する複数の第１素子分離部と、前記第１領域に形成され、前記第１領域を複数のアクティブ領域に区画する第２素子分離部と、前記複数の第１素子分離部のうち前記第１領域に最も近い第１素子分離部である第１部分に隣接して配置されたダミー領域とを含み、前記第１素子分離部の前記第１部分は、前記第２素子分離部と均等な幅を有している。
【０００６】
この構成によれば、半導体基板の第１領域と第２領域とが、複数の第１素子分離部によって電気的に分離されている。複数の第１素子分離部のうち第１領域に最も近い第１素子分離部（第１部分）に対して第２領域側には、ダミー領域が形成されている。ダミー領域が設けられていることによって、第１素子分離部の第１部分は、第２素子分離部と均等な幅を有している。これにより、第２領域に近い側の不揮発性メモリセルの閾値電圧の低下を抑制することができるので、複数のメモリセル間での閾値電圧のばらつきを低減することができる。
【０００７】
本発明の一実施形態に係る半導体装置では、前記複数の第１素子分離部は、前記第１部分に対して前記第２領域に近い側に配置され、前記第２素子分離部よりも広い幅を有する第２部分をさらに含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ダミー領域は、前記第１素子分離部の前記第１部分と前記第２部分とに挟まれた領域で形成されていてもよい。
【０００８】
本発明の一実施形態に係る半導体装置では、前記第１素子分離部の前記第２部分は、前記第１素子分離部の前記第１部分よりも深く形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第１素子分離部の前記第１部分の幅は、前記第２素子分離部の幅の±２０％以内であってもよい。
本発明の一実施形態に係る半導体装置では、前記第２素子分離部の幅が、０．３２μｍ〜０．５２μｍであり、前記第１素子分離部の前記第１部分の幅が、０．３２μｍ〜０．５２μｍであってもよい。
【０００９】
本発明の一実施形態に係る半導体装置では、前記不揮発性メモリセルは、第１導電型の前記半導体基板の前記アクティブ領域に間隔を空けて形成された第２導電型のソース領域および第２導電型のドレイン領域と、前記半導体基板上に形成されたゲート絶縁膜と、前記ソース領域と前記ドレイン領域との間において前記ゲート絶縁膜上に選択的に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、前記ソース領域と前記ドレイン領域との間において前記ゲート絶縁膜上に選択的に形成されたセレクトゲートと、前記半導体基板において前記フローティングゲートに対向するように形成された第２導電型の不純物領域と、前記ゲート絶縁膜において前記フローティングゲートと前記不純物領域との間の部分に形成され、その周囲の前記ゲート絶縁膜よりも薄く形成されたトンネルウィンドウとを含んでいてもよい。
【００１０】
本発明の一実施形態に係る半導体装置では、前記ダミー領域は、前記半導体基板の表面部に第１導電型の部分を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体素子は、前記コントロールゲートに供給する電圧を制御するトランジスタを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第２素子分離部は、前記半導体基板に形成されたトレンチと、前記トレンチに埋め込まれた絶縁体とを含み、前記トレンチの側面は、前記半導体基板の表面に連続し、前記半導体基板の表面に対して角度θ１で傾斜する第１部分と、前記トレンチの第１部分から前記トレンチの底部に向かって延び、前記半導体基板の表面に対して前記角度θ１よりも大きな角度θ２で傾斜する第２部分とを含んでいてもよい。
【００１１】
本発明の一実施形態に係る半導体装置では、前記トレンチの側面は、前記トレンチの底面に連続し、前記半導体基板の表面に対して前記角度θ２よりも小さな角度θ３で傾斜する第３部分を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第２素子分離部は、ＳＴＩ（Shallow Trench Isolation）構造を含んでいてもよい。
【００１２】
本発明の一実施形態に係る半導体装置では、前記コントロールゲートは、前記第２素子分離部を覆うように前記複数のアクティブ領域に跨って形成されており、前記コントロールゲートの一部が、前記トレンチ内の前記絶縁体の表面部に選択的に埋め込まれていてもよい。
本発明の一実施形態に係る半導体装置では、前記複数のアクティブ領域で構成されている１ユニットのアクティブ領域と、当該１ユニットのアクティブ領域に隣り合う１ユニットの複数のアクティブ領域との間に形成され、前記第２素子分離部と均等な幅を有する第４素子分離部をさらに含んでいてもよい。
【００１３】
本発明の一実施形態に係る半導体パッケージは、前記半導体装置と、前記半導体装置を封止するモールド樹脂とを含む。
【図面の簡単な説明】
【００１４】
【図１】図１は、半導体パッケージの一例を示す斜視図である。
【図２】図２は、図１の半導体パッケージの模式的な断面図である。
【図３】図３は、図２の半導体チップの模式的な平面図である。
【図４】図４は、不揮発性メモリセルアレイの一例を示す模式的な平面図である。
【図５】図５は、図４のＶ−Ｖ線に沿う断面図である。
【図６】図６は、図４のVI−VI線に沿う断面図である。
【図７】図７は、図４のVII−VII線に沿う断面図である。
【図８】図８は、図４のVIII−VIII線に沿う断面図である。
【図９】図９は、前記不揮発性メモリセルアレイの回路図である。
【図１０】図１０Ａおよび図１０Ｂは、不揮発性メモリセルの書込みの動作原理を説明するための図である。
【図１１】図１１Ａおよび図１１Ｂは、不揮発性メモリセルの消去の動作原理を説明するための図である。
【図１２】図１２Ａおよび図１２Ｂは、不揮発性メモリセルの読み出しの動作原理を説明するための図である。
【図１３】図１３は、複数の不揮発性メモリセル間での閾値電圧のばらつきの有無を示す図である。
【図１４】図１４は、前記半導体チップの回路の一例を示す図である。
【図１５Ａ】図１５Ａは、図１４の回路図において第１の書き込み方法（書き込み時間：５ｍｓ）を施したときの主なノードの信号波形図である。
【図１５Ｂ】図１５Ｂは、図１４の回路図において第２の書き込み方法（書き込み時間：３．５ｍｓ）を施したときの主なノードの信号波形図である。
【図１６】前記第１の書き込み方法と前記第２の書き込み方法を施すフローを示す図である。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、半導体パッケージ１の一例を示す斜視図である。図２は、図１の半導体パッケージ１の模式的な断面図である。
図１および図２では、半導体パッケージ１として、ＳＯＰ（Small Outline Package）タイプが適用されている。
【００１６】
半導体パッケージ１は、半導体チップ２が載置されるダイパッド３と、ダイパッド３の周囲に配置された複数のリード４と、これらを封止するモールド樹脂５とを含む。半導体チップ２は、たとえば金属または絶縁体を含むペースト６を介してダイパッド３上に接合されている。
リード４は、モールド樹脂５に封止されたインナーリード部４ａと、インナーリード部４ａと一体的に形成され、モールド樹脂５外に引き出されたアウターリード部４ｂとを含む。インナーリード部４ａは、モールド樹脂５内において、ボンディングワイヤ等の配線部材７を介して対応する半導体チップ２の電極パッド８に電気的に接続されている。アウターリード部４ｂは、モールド樹脂５の下面に向けて延び、実装基板等に接続される実装端子を形成している。
【００１７】
図３は、図２の半導体チップ２の模式的な平面図である。
半導体チップ２は、平面視四角形状に形成されており、前述のダイパッド３に向き合う面とは反対側の面９に複数の電極パッド８を備えている。複数の電極パッド８は、平面視において、半導体チップ２の互いに向き合う一対の辺に沿って配列されている。この実施形態では、４つの電極パッド８が、一対の辺のそれぞれに沿って互いに間隔を空けて設けられている。
【００１８】
半導体チップ２は、たとえば、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）チップであり、複数の電極パッド８に対してチップの内方領域にメモリ領域１０を備えている。メモリ領域１０には、後述する不揮発性メモリセル１７、バイトセレクトトランジスタ１８等が設けられている。また、メモリ領域１０の周囲には、チャージポンプ、ツェナーダイオード、ＭＩＳトランジスタ等の各種素子が形成された周辺回路領域が設けられていてもよい。
【００１９】
図４は、不揮発性メモリセルアレイの一例を示す模式的な平面図である。図５は、図４のＶ−Ｖ線に沿う断面図である。図６は、図４のVI−VI線に沿う断面図である。図７は、図４のVII−VII線に沿う断面図である。図８は、図４のVIII−VIII線に沿う断面図である。
まず、主として図４および図５を参照して、半導体チップ２は、たとえばシリコンからなるｐ型の半導体基板１１を含む。半導体基板１１は、たとえば、１×１０１４ｃｍ−３〜１×１０１５ｃｍ−３の不純物濃度を有していてもよい。
【００２０】
半導体基板１１は、複数の第１素子分離部１２によって、第１領域１３と、第１領域１３の外側の第２領域１４とに区画されている。
複数の第１素子分離部１２は、互いに平行なストライプ状に形成されている。この実施形態では、複数の第１素子分離部１２は、第１領域１３に近い第１部分１５と、第２領域１４に近い第２部分１６とを含む２本の素子分離部で定義されていてもよい。むろん、複数の第１素子分離部１２は、２本を超えるストライプ状の素子分離部によって定義されていてもよく、たとえば、最も第２領域１４に近い素子分離部が後述する第２部分１６のトレンチ構造を有し、それ以外の素子分離部が、後述する第１部分１５のトレンチ構造を有していてもよい。
【００２１】
第１素子分離部１２によって区画された第１領域１３は、不揮発性メモリセル１７が配置される領域であり、メモリセル領域と称してもよい。一方、第２領域１４は、不揮発性メモリセル１７とは異なる半導体素子が配置される領域であり、たとえば、後述する不揮発性メモリセル１７のアレイの行を選択するためのバイトセレクトトランジスタ１８等が配置される行選択トランジスタ領域２２を含んでいてもよい。
【００２２】
第１領域１３は、さらに、複数の第２素子分離部１９によって、複数のアクティブ領域２０に区画されている。複数の第２素子分離部１９は、第１素子分離部１２と平行なストライプ状に形成されている。これにより、半導体基板１１には、ストライプ状に配列された複数のアクティブ領域２０が形成されている。この実施形態では、ストライプ状の複数のアクティブ領域２０は、８つを１ユニット２１（８ビット分）として第１領域１３に配列されている。
【００２３】
また、第２領域１４の一例としての行選択トランジスタ領域２２は、第１領域１３のアクティブ領域２０と平行に延びるように形成されていてもよい。この実施形態では、行選択トランジスタ領域２２は、図４に示すように、第１領域１３の各アクティブ領域２０よりも広い幅を有していてもよい。
第１領域１３と第２領域１４との間には、複数の第１素子分離部１２によって挟まれたダミー領域２３が形成されている。ダミー領域２３は、アクティブ領域２０を模した形状で形成された半導体領域である。この実施形態では、ダミー領域２３は、第１素子分離部１２の第１部分１５と第２部分１６とに挟まれており、第１領域１３のアクティブ領域２０と平行に延びるように形成されている。
【００２４】
また、ダミー領域２３は、各アクティブ領域２０と均等な幅を有していてもよい。なお、複数の第１素子分離部１２が複数の第１部分１５を備えている場合、ダミー領域２３は、隣り合う第１部分１５に挟まれた領域を含んでいてもよい。つまり、複数の第１素子分離部１２が複数の第１部分１５を備えている場合、ダミー領域２３は、複数本ストライプ状に配列されていてもよい。このダミー領域２３の数は、たとえば、第１領域１３と第２領域１４との間隔および第２素子分離部１９の幅に応じて定めてもよい。
【００２５】
以下では、アクティブ領域２０、ダミー領域２３および行選択トランジスタ領域２２のストライプ方向（つまり、第１素子分離部１２および第２素子分離部１９が延びる方向）を「ＢＬ（Bit Line）方向」と称し、ＢＬ方向に直交する方向を「ＷＬ方向」と称することがある。
各第２素子分離部１９は、ＢＬ方向に延びる第１トレンチ２４と、第１トレンチ２４に埋め込まれた第１絶縁体２５とを含む。
【００２６】
第１トレンチ２４は、半導体基板１１の表面から第１トレンチ２４の底部へ向かって幅が狭まる略テーパ状に形成されている。この実施形態では、第１トレンチ２４の側面は、半導体基板１１の表面に対して傾斜した複数の部分を含み、傾斜角度の違いに基づいて、第１部分２６、第２部分２７および第３部分２８を含んでいてもよい。第１トレンチ２４の側面の第１部分２６、第２部分２７および第３部分２８は、半導体基板１１の表面から第１トレンチ２４の底部に向かってこの順に、互いに連続して繋がるように配置されていてもよい。
【００２７】
第１トレンチ２４の側面の第１部分２６は、半導体基板１１の表面に連続し、半導体基板１１の表面に対して角度θ１で傾斜している。角度θ１の大きさは、たとえば、５５°〜６５°であってもよい。
第１トレンチ２４の側面の第２部分２７は、第１トレンチ２４の側面の第１部分２６から第１トレンチ２４の底部へ向かって延び、半導体基板１１の表面に対して角度θ２で傾斜している。角度θ２の大きさは、角度θ１よりも大きく、たとえば、８０°〜８４°であってもよい。
【００２８】
第１トレンチ２４の側面の第３部分２８は、第１トレンチ２４の側面の第２部分２７から第１トレンチ２４の底部へ向かって延び、第１トレンチ２４の底面に連続している。第１トレンチ２４の側面の第３部分２８は、半導体基板１１の表面に対して角度θ３で傾斜している。角度θ３の大きさは、角度θ１および角度θ２よりも小さく、たとえば、４５°〜５５°であってもよい。
【００２９】
また、第１トレンチ２４の幅Ｗ１（半導体基板１１の表面における幅）は、たとえば、０．３２μｍ〜０．５２μｍであり、好ましくは、０．３７μｍ〜０．４７μｍであってもよい。また、第１トレンチ２４の深さＤ１（半導体基板１１の表面から第１トレンチ２４の底面までの距離）は、たとえば、０．５μｍ〜０．７μｍであり、好ましくは、０．５５μｍ〜０．６５μｍであってもよい。
【００３０】
第１絶縁体２５は、第１トレンチ２４の底面から第１トレンチ２４の開口端付近まで第１トレンチ２４に埋め込まれている。この実施形態では、第１絶縁体２５は、第１トレンチ２４の上部にある第１部分２６の高さ位置に上面を有するように、第１トレンチ２４に埋め込まれていてもよい。また、第１絶縁体２５は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなっていてもよい。
【００３１】
また、第１絶縁体２５の上面は、この実施形態では、第１トレンチ２４の幅方向中央部から第１トレンチ２４の側面に向かうに従って徐々に低くなるように形成されることによって、中央部がやや凸になる形状を有している。
また、第１トレンチ２４の底部には、半導体基板１１のよりも不純物濃度が高い第１ｐ型不純物領域２９（たとえば、濃度は１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３）が形成されている。第１ｐ型不純物領域２９は、第１トレンチ２４の側面の第３部分２８および底面を覆うように、第１トレンチ２４の底部全体に形成されている。
【００３２】
第１素子分離部１２の第１部分１５は、ＢＬ方向に延びる第２トレンチ３０と、第２トレンチ３０に埋め込まれた第２絶縁体３１とを含む。
第２トレンチ３０は、半導体基板１１の表面から第２トレンチ３０の底部へ向かって幅が狭まる略テーパ状に形成されている。この実施形態では、第２トレンチ３０の側面は、半導体基板１１の表面に対して傾斜した複数の部分を含み、傾斜角度の違いに基づいて、第１部分３２、第２部分３３および第３部分３４を含んでいてもよい。第２トレンチ３０の側面の第１部分３２、第２部分３３および第３部分３４は、半導体基板１１の表面から第２トレンチ３０の底部に向かってこの順に、互いに連続して繋がるように配置されていてもよい。
【００３３】
第２トレンチ３０の側面の第１部分３２は、半導体基板１１の表面に連続し、半導体基板１１の表面に対して角度θ４で傾斜している。角度θ４の大きさは、角度θ１と同じまたは略同じ程度の大きさであり、たとえば、５５°〜６５°であってもよい。
第２トレンチ３０の側面の第２部分３３は、第２トレンチ３０の側面の第１部分３２から第２トレンチ３０の底部へ向かって延び、半導体基板１１の表面に対して角度θ５で傾斜している。角度θ５の大きさは、角度θ２と同じまたは略同じ程度の大きさであり、たとえば、８０°〜８４°であってもよい。
【００３４】
第２トレンチ３０の側面の第３部分３４は、第２トレンチ３０の側面の第２部分３３から第２トレンチ３０の底部へ向かって延び、第２トレンチ３０の底面に連続している。第２トレンチ３０の側面の第３部分３４は、半導体基板１１の表面に対して角度θ６で傾斜している。角度θ６の大きさは、角度θ３と同じまたは略同じ程度の大きさであり、たとえば、４５°〜５５°であってもよい。
【００３５】
また、第２トレンチ３０の幅Ｗ２（半導体基板１１の表面における幅）は、第１トレンチ２４の幅Ｗ１と均等である。なお、本明細書における「均等な幅」とは、「不揮発性メモリセル１７の閾値電圧の低下を抑制するという効果を発現できる程度に、第１トレンチ２４の幅Ｗ１および第２トレンチ３０の幅Ｗ２が同じ」という意味であり、２つの幅Ｗ１，Ｗ２が完全に一致していなくてもよい。この実施形態では、第２トレンチ３０の幅Ｗ２は、たとえば、第１トレンチ２４の幅Ｗ１の±２０％以内、具体的には、０．３２μｍ〜０．５２μｍであり、好ましくは、０．３７μｍ〜０．４７μｍであってもよい。
【００３６】
また、第２トレンチ３０の深さＤ２（半導体基板１１の表面から第２トレンチ３０の底面までの距離）は、第１トレンチ２４の深さＤ１と同じまたは略同じであり、たとえば、０．５μｍ〜０．７μｍであり、好ましくは、０．５５μｍ〜０．６５μｍであってもよい。
第２絶縁体３１は、第２トレンチ３０の底面から第２トレンチ３０の開口端付近まで第２トレンチ３０に埋め込まれている。この実施形態では、第２絶縁体３１は、第２トレンチ３０の上部にある第１部分３２の高さ位置に上面を有するように、第２トレンチ３０に埋め込まれていてもよい。また、第２絶縁体３１は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなっていてもよい。
【００３７】
また、第２絶縁体３１の上面は、この実施形態では、第２トレンチ３０の幅方向中央部から第２トレンチ３０の側面に向かうに従って徐々に低くなるように形成されることによって、中央部がやや凸になる形状を有している。
また、第２トレンチ３０の底部には、半導体基板１１のよりも不純物濃度が高い第２ｐ型不純物領域３５（たとえば、濃度は１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３）が形成されている。第２ｐ型不純物領域３５は、第２トレンチ３０の側面の第３部分３４および底面を覆うように、第２トレンチ３０の底部全体に形成されている。
【００３８】
第１素子分離部１２の第２部分１６は、ＢＬ方向に延びる第３トレンチ３６と、第３トレンチ３６に埋め込まれた第３絶縁体３７とを含む。
第３トレンチ３６は、半導体基板１１の表面から第３トレンチ３６の底部へ向かって幅が狭まる略テーパ状に形成されている。この実施形態では、第３トレンチ３６の側面は、半導体基板１１の表面に対して傾斜した複数の部分を含み、傾斜角度の違いに基づいて、第１部分３８、第２部分３９および第３部分４０を含んでいてもよい。第３トレンチ３６の側面の第１部分３８、第２部分３９および第３部分４０は、半導体基板１１の表面から第３トレンチ３６の底部に向かってこの順に、互いに連続して繋がるように配置されていてもよい。
【００３９】
第３トレンチ３６の側面の第１部分３８は、半導体基板１１の表面に連続し、半導体基板１１の表面に対して角度θ７で傾斜している。角度θ７の大きさは、角度θ１および角度θ４と同じまたは略同じ程度の大きさであり、たとえば、５５°〜６５°であってもよい。
第３トレンチ３６の側面の第２部分３９は、第３トレンチ３６の側面の第１部分３８から第３トレンチ３６の底部へ向かって延び、半導体基板１１の表面に対して角度θ８で傾斜している。角度θ８の大きさは、角度θ２および角度θ５よりも小さく、たとえば、７８°〜８２°であってもよい。すなわち、第３トレンチ３６は、第１トレンチ２４および第２トレンチ３０よりも、半導体基板１１の表面に向かっての広がり幅が大きい開口端部を有している。角度θ８と、角度θ２および角度θ５との差は、後述する第３トレンチ３６の幅Ｗ３＞第１トレンチ２４の幅Ｗ１および第２トレンチ３０の幅Ｗ２により、第３トレンチ３６のエッチングレートが相対的に大きいことに起因する。
【００４０】
第３トレンチ３６の側面の第３部分４０は、第３トレンチ３６の側面の第２部分３９から第３トレンチ３６の底部へ向かって延び、第３トレンチ３６の底面に連続している。第３トレンチ３６の側面の第３部分４０は、半導体基板１１の表面に対して角度θ９で傾斜している。角度θ９の大きさは、角度θ３および角度θ６よりも大きく、たとえば、５５°〜７５°であってもよい。
【００４１】
また、第３トレンチ３６の幅Ｗ３（半導体基板１１の表面における幅）は、第１トレンチ２４の幅Ｗ１および第２トレンチ３０の幅Ｗ２よりも大きく、たとえば、０．４μｍ〜０．６μｍであり、好ましくは、０．４５μｍ〜０．５５μｍであってもよい。
また、第３トレンチ３６の深さＤ３（半導体基板１１の表面から第３トレンチ３６の底面までの距離）は、第１トレンチ２４の深さＤ１および第２トレンチ３０の深さＤ２よりも深く、たとえば、０．５５μｍ〜０．７５μｍであり、好ましくは、０．６μｍ〜０．７μｍであってもよい。
【００４２】
第３絶縁体３７は、第３トレンチ３６の底面から第３トレンチ３６の開口端付近まで第３トレンチ３６に埋め込まれている。この実施形態では、第３絶縁体３７は、第３トレンチ３６の上部にある第１部分３８の高さ位置に上面を有するように、第３トレンチ３６に埋め込まれていてもよい。また、第３絶縁体３７は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなっていてもよい。
【００４３】
また、第３絶縁体３７の上面は、この実施形態では、第３トレンチ３６の幅方向中央部から第２トレンチ３０の側面に向かうに従って選択的に徐々に低くなるように形成されることによって、中央部から行選択トランジスタ領域２２側の部分がやや高くなる形状を有している。
また、第３トレンチ３６の底部には、半導体基板１１のよりも不純物濃度が高い第３ｐ型不純物領域４１（たとえば、濃度は１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３）が形成されている。第３ｐ型不純物領域４１は、第３トレンチ３６の側面の第３部分４０および底面を覆うように、第３トレンチ３６の底部全体に形成されている。
【００４４】
このように、第１素子分離部１２および第２素子分離部１９は、共に、絶縁体２５，３１，３７が埋め込まれたトレンチ構造を有しており、たとえば、ＳＴＩ（Shallow Trench Isolation）構造からなる第１素子分離部１２および第２素子分離部１９と称してもよい。
また、行選択トランジスタ領域２２に対して第１素子分離部１２の反対側には、たとえば、第４トレンチ４２および第４トレンチ４２に埋め込まれた第４絶縁体４３からなる第３素子分離部４４が設けられていてもよい。行選択トランジスタ領域２２は、第１素子分離部１２（第２部分１６）と第３素子分離部４４とに挟まれた領域で定義されている。
【００４５】
なお、図４に示すように、複数のアクティブ領域２０で構成されている１ユニット２１のアクティブ領域２０と、隣り合う１ユニット２１のアクティブ領域２０との間の幅が、第２素子分離部１９の幅よりも大きい場合、これらの間に前述のダミー領域２３と同じ構造のダミー領域２３を設けてもよい。これにより、隣り合うユニット２１間が、ダミー領域２３を挟む、第２素子分離部１９の第１トレンチ２４の幅Ｗ１と均等な幅Ｗ４を有する第４素子分離部４５で電気的に分離されていてもよい。
【００４６】
次に、主として図４〜図６を参照して、第２素子分離部１９によって区画された複数のアクティブ領域２０には、不揮発性メモリセル１７がアレイ状（行列状）に配列されている。たとえば、ＢＬ方向において、図４に示すように、ストライプ状の各アクティブ領域２０に複数の不揮発性メモリセル１７が配置されていてもよい。また、ＷＬ方向において、図４および図５に示すように、複数の不揮発性メモリセル１７が、第２素子分離部１９を隔てて互いに隣り合うように配置されていてもよい。
【００４７】
各不揮発性メモリセル１７は、メモリセルトランジスタ４６と、ビットセレクトトランジスタ４７とを含む。
メモリセルトランジスタ４６は、図６に示すように、ｎ型ソース領域４８と、ｎ型トンネル拡散領域４９と、半導体基板１１のｐ型部分の一部からなるチャネル領域５０に対向するように配置されたフローティングゲート５１と、フローティングゲート５１に積層されたコントロールゲート５２とを含む。
【００４８】
フローティングゲート５１の厚さは、たとえば、１２００Å〜１８００Åであり、コントロールゲート５２の厚さは、たとえば、９００Å〜１３００Åであってもよい。
フローティングゲート５１は、各メモリセルトランジスタ４６に１つずつ設けられている。また、各フローティングゲート５１は、図５に示すように、ＷＬ方向において、第２素子分離部１９の第１絶縁体２５の縁部を覆うように形成されている。つまり、各アクティブ領域２０を挟むように配置されたＷＬ方向両側の第１絶縁体２５（行選択トランジスタ領域２２に最も近いアクティブ領域２０は、第１絶縁体２５と第２絶縁体３１とで挟まれている）は、その上面の第１トレンチ２４の側面の第１部分２６（第２トレンチ３０の側面の第１部分３２）近傍の部分がフローティングゲート５１によって覆われている。
【００４９】
コントロールゲート５２は、図４および図５に示すように、ＷＬ方向に延びるライン状に形成され、複数のアクティブ領域２０に跨っており、複数のフローティングゲート５１の上面および側面を一括して覆っている。つまり、コントロールゲート５２は、複数の不揮発性メモリセル１７の共通の電極となっている。コントロールゲート５２は、図５に示すように、ＷＬ方向において隣り合うフローティングゲート５１の間において、第１絶縁体２５および第２絶縁体３１の表面部に埋め込まれていてもよい。
【００５０】
また、図６に示すように、ＢＬ方向におけるフローティングゲート５１およびコントロールゲート５２の両側面は、互いに面一に形成されている。これにより、フローティングゲート５１およびコントロールゲート５２の積層構造は、段差のない平面状の側面を有していて、コントロールゲート５２がフローティングゲート５１からはみ出していない。すなわち、これら２つのゲート５１，５２が半導体基板１１の同じスペース上の領域に収まっているので、省スペース化を達成することができる。その結果、メモリセルトランジスタ４６の微細化を図ることができる。また、これらのゲート５１，５２の両側面が互いに面一であって、フローティングゲート５１とコントロールゲート５２との間にずれがないので、フローティングゲート５１の閾値電圧のばらつきを抑えることができる。
【００５１】
この積層構造の側面および上面（コントロールゲート５２の上面）には、酸化シリコン等の絶縁物からなる絶縁膜５３が形成されている。また、フローティングゲート５１およびコントロールゲート５２の両側面は、酸化シリコン等の絶縁物からなるサイドウォール５４で一括して覆われている。
ｎ型ソース領域４８は、サイドウォール５４の直下から広がるｎ型ソース低濃度領域５５内にそれぞれ形成されており、こうして、ＬＤＤ（Lightly Doped Drain）構造が形成されている。
【００５２】
ｎ型ソース低濃度領域５５は、ｎ型ソース領域４８よりも低濃度に形成され、かつ、ｎ型ソース領域４８よりも深く不純物イオンを注入して形成した領域であってもよい。その深さは、たとえば、０．１μｍ〜０．３μｍであってもよい。また、たとえば、ｎ型ソース領域４８の濃度は１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３であり、ｎ型ソース低濃度領域５５の濃度は１×１０１７ｃｍ−３〜２×１０１８ｃｍ−３であってもよい。
【００５３】
また、ｎ型ソース低濃度領域５５は、フローティングゲート５１およびコントロールゲート５２に対して自己整合的に形成されていてもよい。一方、ｎ型ソース領域４８は、サイドウォール５４に対して自己整合的に形成されていてもよい。ｎ型ソース低濃度領域５５は、ｎ型ソース領域４８の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【００５４】
ｎ型トンネル拡散領域４９は、半導体基板１１においてフローティングゲート５１の一部に対向する領域に形成されており、また、メモリセルトランジスタ４６のドレイン領域として機能する。具体的には、ｎ型トンネル拡散領域４９は、ＢＬ方向において互いに間隔を空けて配置された複数の領域を含んでいてもよい。
たとえば、複数のｎ型トンネル拡散領域４９は、フローティングゲート５１のビットセレクトトランジスタ４７に近い側の端部に対向する第１領域５６と、フローティングゲート５１のビットセレクトトランジスタ４７に遠い側の端部に対向する第２領域５７とを含んでいてもよい。第１領域５６はｎ型トンネル低濃度領域６４（後述）に重なるように形成され、第２領域５７はｎ型ソース領域４８およびｎ型ソース低濃度領域５５に重なるように形成されていてもよい。
【００５５】
ビットセレクトトランジスタ４７は、ｎ型トンネル拡散領域４９（第１領域５６）をそのソース領域とし、これに対して間隔を隔てて半導体基板１１に形成されたｎ型ドレイン領域５８と、ｎ型トンネル拡散領域４９とｎ型ドレイン領域５８との間の半導体基板１１のｐ型部分の一部からなるチャネル領域５９に対向するよう配置された第１セレクトゲート６０と、第１セレクトゲート６０に積層された第２セレクトゲート６１とを含む。
【００５６】
第１セレクトゲート６０の厚さは、フローティングゲート５１と同じ厚さ（たとえば、１２００Å〜１８００Å）であり、第２セレクトゲート６１の厚さは、コントロールゲート５２と同じ厚さ（たとえば、９００Å〜１３００Å）であってもよい。
第１セレクトゲート６０は、各ビットセレクトトランジスタ４７に１つずつ設けられている。一方、第２セレクトゲート６１は、図４に示すように、ＷＬ方向に延びるライン状に形成され、複数のアクティブ領域２０に跨っており、複数の第１セレクトゲート６０を一括して覆っている。つまり、第２セレクトゲート６１は、複数の不揮発性メモリセル１７の共通の電極となっている。
【００５７】
また、図６に示すように、ＢＬ方向における第１セレクトゲート６０および第２セレクトゲート６１の両側面は、互いに面一に形成されている。これにより、第１セレクトゲート６０および第２セレクトゲート６１の積層構造は、段差のない平面状の側面を有していて、第２セレクトゲート６１が第１セレクトゲート６０からはみ出していない。すなわち、これら２つのゲート６０，６１が半導体基板１１の同じスペース上の領域に収まっているので、省スペース化を達成することができる。その結果、ビットセレクトトランジスタ４７の微細化を図ることができる。
【００５８】
この積層構造の側面および上面（第２セレクトゲート６１の上面）には、酸化シリコン等の絶縁物からなる絶縁膜６２が形成されている。また、第１セレクトゲート６０および第２セレクトゲート６１の両側面は、酸化シリコン等の絶縁物からなるサイドウォール６３で一括して覆われている。
図６に示すように、第１セレクトゲート６０および第２セレクトゲート６１の積層構造の側面を覆うサイドウォール６３のうち、メモリセルトランジスタ４６のゲート５１，５２の積層構造に対向する部分は、メモリセルトランジスタ４６のゲート５１，５２の積層構造のサイドウォール５４と一体化されていてもよい。これにより、メモリセルトランジスタ４６とビットセレクトトランジスタ４７との間には、サイドウォール５４，６３からなる、上面に選択的に凹部を有する絶縁体が設けられていてもよい。
【００５９】
半導体基板１１においてメモリセルトランジスタ４６とビットセレクトトランジスタ４７との間には、サイドウォール５４，６３の一体物の直下に広がるｎ型トンネル低濃度領域６４が形成されている。
ｎ型トンネル低濃度領域６４は、ｎ型トンネル拡散領域４９よりも低濃度に形成され、かつ、ｎ型トンネル拡散領域４９よりも深く不純物イオンを注入して形成した領域であってもよい。その深さは、ｎ型ソース低濃度領域５５と同じ（たとえば、０．１μｍ〜０．３μｍ）であってもよい。このｎ型トンネル低濃度領域６４とｎ型トンネル拡散領域４９（第１領域５６）によって、ＬＤＤ構造が形成されている。このＬＤＤ構造において、ｎ型トンネル低濃度領域６４は、フローティングゲート５１および第１セレクトゲート６０の両方に対して自己整合的に形成されている。また、たとえば、ｎ型トンネル拡散領域４９の濃度は１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であり、ｎ型トンネル低濃度領域６４の濃度は１×１０１７ｃｍ−３〜２×１０１８ｃｍ−３であってもよい。
【００６０】
ｎ型ドレイン領域５８は、サイドウォール６３の直下から広がるｎ型ドレイン低濃度領域６５内にそれぞれ形成されており、こうして、ＬＤＤ（Lightly Doped Drain）構造が形成されている。ｎ型ドレイン低濃度領域６５は、ｎ型ドレイン領域５８よりも低濃度に形成され、かつ、ｎ型ドレイン領域５８よりも深く不純物イオンを注入して形成した領域であってもよい。その深さは、ｎ型ソース低濃度領域５５と同じ（たとえば、０．１μｍ〜０．３μｍ）であってもよい。また、たとえば、ｎ型ドレイン領域５８の濃度は１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３であり、ｎ型ドレイン低濃度領域６５の濃度は１×１０１７ｃｍ−３〜２×１０１８ｃｍ−３であってもよい。
【００６１】
また、ｎ型ドレイン領域５８は、サイドウォール６３に対して自己整合的に形成されている。ｎ型ドレイン低濃度領域６５は、ｎ型ドレイン領域５８の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
半導体基板１１とフローティングゲート５１および第１セレクトゲート６０との間には、たとえば酸化シリコンからなるゲート絶縁膜６６が介在されている。
【００６２】
ゲート絶縁膜６６において、ｎ型トンネル拡散領域４９（第１領域５６）とフローティングゲート５１との間の部分には、その周囲のゲート絶縁膜６６よりも薄く形成された薄膜部が形成されていてもよい。
この薄膜部は、ｎ型トンネル拡散領域４９とフローティングゲート５１との間で、ＦＮ（ファウラー・ノルドハイム）トンネリングによって電子を通過させるためのトンネルウィンドウ６７である。トンネルウィンドウ６７の厚さは、トンネルウィンドウ６７の周囲のゲート絶縁膜６６（フローティングゲート５１で覆われた部分６８）の厚さが２６０Å〜３９０Åであるのに対して、たとえば、６５Å〜９５Åであってもよい。
【００６３】
また、トンネルウィンドウ６７と部分６８との境界部は、たとえば、図６に示すように、段差になっていてもよいし、ｎ型ソース領域４８に近づくに従って徐々に厚くなっていてもよい。つまり、トンネルウィンドウ６７と部分６８との間は、段差等で明確に分離されておらず、厚さが連続的に厚くなる傾斜部で接続されていてもよい。
また、フローティングゲート５１とコントロールゲート５２との間、ならびに第１セレクトゲート６０と第２セレクトゲート６１との間は、絶縁膜７１，７２によって絶縁されている。絶縁膜７１，７２は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜-窒化膜-酸化膜）構造の膜からなっていてもよい。絶縁膜７１，７２の厚さは、たとえば、１６０Å〜２４０Åであってもよい。
【００６４】
次に、主として図４、図５および図７を参照して、ダミー領域２３には、ダミーセル７３が設けられている。ダミーセル７３は、ダミー領域２３において複数設けられていてもよいし、１つだけ設けられていてもよい。
ダミーセル７３は、第１ダミー構造７４と、第２ダミー構造７５とを含んでいてもよい。
【００６５】
第１ダミー構造７４は、図７に示すように、第１ダミー電極７６と、第１ダミー電極７６に積層された第２ダミー電極７７とを含む。
第１ダミー電極７６の厚さは、フローティングゲート５１と同じ厚さ（たとえば、１２００Å〜１８００Å）であり、第２ダミー電極７７の厚さは、コントロールゲート５２と同じ厚さ（たとえば、９００Å〜１３００Å）であってもよい。
【００６６】
第１ダミー電極７６は、フローティングゲート５１と同様に、図５に示すように、ＷＬ方向において、第２絶縁体３１の縁部および第３絶縁体３７の縁部を覆うように形成されている。つまり、ダミー領域２３を挟むように配置されたＷＬ方向両側の第２絶縁体３１および第３絶縁体３７は、それぞれの上面の第２トレンチ３０の側面の第１部分３２および第３トレンチ３６の側面の第１部分３８の近傍の部分が第１ダミー電極７６によって覆われている。
【００６７】
第２ダミー電極７７は、図４および図５に示すように、ＷＬ方向に延びるライン状のコントロールゲート５２の延長部で構成されている。つまり、第２ダミー電極７７は、コントロールゲート５２と一体的に形成された電極であってもよい。
また、図７に示すように、ＢＬ方向における第１ダミー電極７６および第２ダミー電極７７の両側面は、互いに面一に形成されている。これにより、第１ダミー電極７６および第２ダミー電極７７の積層構造は、段差のない平面状の側面を有していて、第２ダミー電極７７が第１ダミー電極７６からはみ出していない。すなわち、これら２つの電極７６，７７が半導体基板１１の同じスペース上の領域に収まっているので、省スペース化を達成することができる。その結果、第１ダミー構造７４の微細化を図ることができる。
【００６８】
この積層構造の側面および上面（第２ダミー電極７７の上面）には、酸化シリコン等の絶縁物からなる絶縁膜７８が形成されている。また、第１ダミー電極７６および第２ダミー電極７７の両側面は、酸化シリコン等の絶縁物からなるサイドウォール７９で一括して覆われている。
第２ダミー構造７５は、図７に示すように、第３ダミー電極８０と、第３ダミー電極８０に積層された第４ダミー電極８１とを含む。
【００６９】
第３ダミー電極８０の厚さは、フローティングゲート５１と同じ厚さ（たとえば、１２００Å〜１８００Å）であり、第４ダミー電極８１の厚さは、コントロールゲート５２と同じ厚さ（たとえば、９００Å〜１３００Å）であってもよい。
第４ダミー電極８１は、図４に示すように、ＷＬ方向に延びるライン状の第２セレクトゲート６１の延長部で構成されている。つまり、第４ダミー電極８１は、第２セレクトゲート６１と一体的に形成された電極であってもよい。
【００７０】
また、図７に示すように、ＢＬ方向における第３ダミー電極８０および第４ダミー電極８１の両側面は、互いに面一に形成されている。これにより、第３ダミー電極８０および第４ダミー電極８１の積層構造は、段差のない平面状の側面を有していて、第４ダミー電極８１が第３ダミー電極８０からはみ出していない。すなわち、これら２つの電極８０，８１が半導体基板１１の同じスペース上の領域に収まっているので、省スペース化を達成することができる。その結果、第２ダミー構造７５の微細化を図ることができる。
【００７１】
この積層構造の側面および上面（第４ダミー電極８１の上面）には、酸化シリコン等の絶縁物からなる絶縁膜８２が形成されている。また、第３ダミー電極８０および第４ダミー電極８１の両側面は、酸化シリコン等の絶縁物からなるサイドウォール８３で一括して覆われている。
図７に示すように、第３ダミー電極８０および第４ダミー電極８１の積層構造の側面を覆うサイドウォール８３のうち、第１ダミー構造７４の電極７６，７７の積層構造に対向する部分は、第１ダミー構造７４の電極７６，７７の積層構造のサイドウォール７９と一体化されていてもよい。これにより、第１ダミー構造７４と第２ダミー構造７５との間には、サイドウォール７９，８３からなる、上面に選択的に凹部を有する絶縁体が設けられていてもよい。
【００７２】
半導体基板１１と第１ダミー電極７６および第３ダミー電極８０との間には、ゲート絶縁膜６６が介在されている。
ゲート絶縁膜６６には、第１ダミー電極７６の直下において、その周囲のゲート絶縁膜６６よりも薄く形成された薄膜部８４が形成されていてもよい。
薄膜部８４の厚さは、薄膜部８４の周囲のゲート絶縁膜６６（第１ダミー電極７６で覆われた部分８５）の厚さが２６０Å〜３９０Åであるのに対して、たとえば、６５Å〜９５Åであってもよい。
【００７３】
また、薄膜部８４と部分８５との境界部は、たとえば、図７に示すように、段差になっていてもよいし、第２ダミー構造７５から離れるに従って徐々に厚くなっていてもよい。つまり、薄膜部８４と部分８５との間は、段差等で明確に分離されておらず、厚さが連続的に厚くなる傾斜部で接続されていてもよい。
また、第１ダミー電極７６と第２ダミー電極７７との間、ならびに第３ダミー電極８０と第４ダミー電極８１との間は、絶縁膜８８，８９によって絶縁されている。絶縁膜８８，８９は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜-窒化膜-酸化膜）構造の膜からなっていてもよい。絶縁膜８８，８９の厚さは、たとえば、１６０Å〜２４０Åであってもよい。この絶縁膜８８，８９は、前述の絶縁膜７１，７２と同一工程で形成されてもよい。
【００７４】
また、第１ダミー構造７４および第２ダミー構造７５において半導体基板１１は、半導体基板１１のベースとなるｐ型部分が、その表面全体にわたって露出していてもよい。
なお、ダミーセル７３は、前述のように、半導体素子としての機能を有さない第１ダミー構造７４および第２ダミー構造７５のみが配置されたセルであってもよいが、たとえば、不揮発性メモリセル１７のアレイを構成しないが、半導体素子としての機能を有するトランジスタ等が配置されていてもよい。
【００７５】
次に、主として図４および図８を参照して、行選択トランジスタ領域２２には、バイトセレクトトランジスタ１８が配置されていてもよい。
バイトセレクトトランジスタ１８は、ｎ型ソース領域９０と、ｎ型ドレイン領域９１と、ｎ型ソース領域９０とｎ型ドレイン領域９１との間の半導体基板１１のｐ型部分の一部からなるチャネル領域９２に対向するように配置された第１バイトセレクトトランジスタゲート９３と、第１バイトセレクトトランジスタゲート９３に積層された第２バイトセレクトトランジスタゲート９４とを含む。
【００７６】
ｎ型ソース領域９０およびｎ型ドレイン領域９１は、ＢＬ方向において互いに間隔を空けて半導体基板１１に形成されている。ｎ型ソース領域９０およびｎ型ドレイン領域９１の深さは、たとえば、０．１μｍ〜０．３μｍであってもよい。また、ｎ型ソース領域９０およびｎ型ドレイン領域９１の不純物濃度は、たとえば、１×１０１７ｃｍ−３〜２×１０１８ｃｍ−３であってもよい。
【００７７】
ｎ型ソース領域９０の表面部には、ｎ型ソースコンタクト領域９５が形成されている。ｎ型ソースコンタクト領域９５は、ｎ型ソース領域９０よりも高濃度に形成されており、たとえば、１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３の不純物濃度を有していてもよい。
ｎ型ドレイン領域９１の表面部には、ｎ型ドレインコンタクト領域９６が形成されている。ｎ型ドレインコンタクト領域９６は、ｎ型ドレイン領域９１よりも高濃度に形成されており、たとえば、１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３の不純物濃度を有していてもよい。
【００７８】
第１バイトセレクトトランジスタゲート９３は、チャネル領域９２に対向すると共に、ｎ型ソース領域９０およびｎ型ドレイン領域９１の周縁部に対向するように配置されている。一方、第２バイトセレクトトランジスタゲート９４は、図４に示すように、ＷＬ方向に延びるライン状の第２セレクトゲート６１の延長部で構成されている。つまり、バイトセレクトトランジスタ１８の第２バイトセレクトトランジスタゲート９４は、第２セレクトゲート６１と一体的に形成された電極であってもよい。
【００７９】
また、半導体基板１１と第１バイトセレクトトランジスタゲート９３との間には、ゲート絶縁膜６６が介在されている。
また、図８に示すように、第１バイトセレクトトランジスタゲート９３および第２バイトセレクトトランジスタゲート９４の両側面は、互いに面一に形成されている。これにより、第１バイトセレクトトランジスタゲート９３および第２バイトセレクトトランジスタゲート９４の積層構造は、段差のない平面状の側面を有していて、第２バイトセレクトトランジスタゲート９４が第１バイトセレクトトランジスタゲート９３からはみ出していない。すなわち、これら２つのゲート９３，９４が半導体基板１１の同じスペース上の領域に収まっているので、省スペース化を達成することができる。その結果、バイトセレクトトランジスタ１８の微細化を図ることができる。
【００８０】
この積層構造の側面および上面（第２バイトセレクトトランジスタゲート９４の上面）には、酸化シリコン等の絶縁物からなる絶縁膜９７が形成されている。また、第１バイトセレクトトランジスタゲート９３および第２バイトセレクトトランジスタゲート９４の両側面は、酸化シリコン等の絶縁物からなるサイドウォール９８で一括して覆われている。
また、第１バイトセレクトトランジスタゲート９３と第２バイトセレクトトランジスタゲート９４との間は、絶縁膜９９によって絶縁されている。絶縁膜９９は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜-窒化膜-酸化膜）構造の膜からなっていてもよい。絶縁膜９９の厚さは、たとえば、１６０Å〜２４０Åであってもよい。この絶縁膜９９は、前述の絶縁膜７１，７２と同一工程で形成されてもよい。
【００８１】
半導体基板１１上には、酸化シリコン等の絶縁物からなる層間絶縁膜１０１が積層されている。層間絶縁膜１０１によって、不揮発性メモリセル１７、ダミーセル７３およびバイトセレクトトランジスタ１８が一括して被覆されている。層間絶縁膜１０１の厚さは、たとえば、４４００Å〜６６００Åであってもよい。
層間絶縁膜１０１上には、アルミニウム等の導電材からなる電極パターンが形成されている。電極パターンは、不揮発性メモリセル１７用のソース電極１０２およびドレイン電極１０３、ならびにバイトセレクトトランジスタ１８用のソース電極１０４およびドレイン電極１０５を含んでいてもよい。この電極パターンを被覆するように、窒化シリコン等の絶縁物からなる表面保護膜１０６が形成されている。
【００８２】
層間絶縁膜１０１には、不揮発性メモリセル１７用のソース電極１０２およびドレイン電極１０３と、ｎ型ソース領域４８およびｎ型ドレイン領域５８とをそれぞれ接続するためのソースコンタクト１０７およびドレインコンタクト１０８が埋め込まれていてもよい。なお、ドレインコンタクト１０８（ｎ型ドレイン領域）は、図４に示すように、ＢＬ方向において隣り合う不揮発性メモリセル１７で共有されていてもよい。
【００８３】
また、層間絶縁膜１０１には、バイトセレクトトランジスタ１８用のソース電極１０４およびドレイン電極１０５と、ｎ型ソース領域９０（ｎ型ソースコンタクト領域９５）およびｎ型ドレイン領域９１（ｎ型ドレインコンタクト領域９６）とをそれぞれ接続するためのソースコンタクト１０９およびドレインコンタクト１１０が埋め込まれていてもよい。なお、ソースコンタクト１０９（ｎ型ソース領域９０）は、図４に示すように、ＢＬ方向において隣り合うバイトセレクトトランジスタ１８で共有されていてもよい。また、ドレインコンタクト１１０（ｎ型ドレイン領域９１）は、図４に示すように、配線１１１を介して、メモリセルトランジスタ４６のコントロールゲート５２に電気的に接続されていてもよい。
【００８４】
次に、前述の不揮発性メモリセル１７のアレイの回路図を図９に示す。
図９に示すように、半導体チップ２は、マトリクス状に配列された不揮発性メモリセル１７を有し、ワードラインＷＬとビットラインＢＬとによって不揮発性メモリセル１７ごとに書き込みおよび読み出しがなされる。各不揮発性メモリセル１７では、メモリセルトランジスタ４６とビットセレクトトランジスタ４７とが直列に接続され、図９の横方向に並ぶ不揮発性メモリセル１７のセレクトトランジスタ４７のゲ一トを連結してワードラインＷＬ（第２セレクトゲート６１）とし、図９の縦方向に並ぶ不揮発性メモリセル１７のドレイン（ドレイン電極１０３）を連結してビットラインＢＬとし、メモリセルトランジスタ４６のソース（ソース電極１０２）を束ねてＡＳＧ（Array Source Ground）とされている。
【００８５】
メモリセルトランジスタ４６は、図９で横方向に並ぶ複数のメモリセルトランジスタ４６のコントロールゲート５２（図４〜図６参照）が互いに接続され、バイトセレクトトランジスタ１８（ドレイン）を介してセンスラインＳＬに接続されている。セレクトトランジスタ４７は、図９で横方向に並ぶ複数のセレクトトランジスタ４７の第２セレクトゲート６１（図４〜図６参照）が互いに接続され、バイトセレクトトランジスタ１８（ゲート）共にワードラインＷＬに接続されている。
【００８６】
次に、図１０Ａ，１０Ｂ〜図１２Ａ，１２Ｂを参照して、不揮発性メモリセル１７の動作原理について説明する。図１０Ａおよび図１０Ｂは、不揮発性メモリセル１７の書込みの動作原理を説明するための図である。図１１Ａおよび図１１Ｂは、不揮発性メモリセル１７の消去の動作原理を説明するための図である。図１２Ａおよび図１２Ｂは、不揮発性メモリセル１７の読み出しの動作原理を説明するための図である。なお、図１０Ａ，１０Ｂ〜図１２Ａ，１２Ｂでは、図４〜図６で示した構成のうち、不揮発性メモリセル１７の動作原理の説明に必要な構成の符号のみを示し、その他の符号は省略している。
【００８７】
図１０Ａおよび図１０Ｂを参照して、不揮発性メモリセル１７の書込みを行うには、たとえば、ソース（ｎ型ソース領域４８）をオープンとするとともに、第２セレクトゲート６１に書込み電圧Ｖｐｐ（Programming Pulse Voltage）を印加してビットセレクトトランジスタ４７をオン状態として行われる。この状態で、コントロールゲート５２をグランド電位（０Ｖ）とし、ドレイン（ｎ型ドレイン領域５８）に書込み電圧Ｖｐｐを印加すると、フローティングゲート５１からトンネルウィンドウ６７を介するＦＮトンネリングによって、ｎ型トンネル拡散領域４９へと電子が引き抜かれる。こうして、不揮発性メモリセル１７の書込みが行われる。このとき、図１０Ｂに示すように、フローティングゲート５１から引き抜かれた電子の電荷分だけ、メモリセルトランジスタ４６の閾値電圧が低くなる。
【００８８】
一方、図１１Ａおよび図１１Ｂを参照して、不揮発性メモリセル１７の消去を行うには、たとえば、ソース（ｎ型ソース領域４８）をグランド電位（０Ｖ）とするとともに、第２セレクトゲート６１に書込み電圧Ｖｐｐを印加してビットセレクトトランジスタ４７をオン状態として行われる。この状態で、コントロールゲート５２に書込み電圧Ｖｐｐを印加し、ドレイン（ｎ型ドレイン領域５８）をグランド電位（０Ｖ）とすると、ｎ型トンネル拡散領域４９からトンネルウィンドウ６７を介するＦＮトンネリングによって、フローティングゲート５１に電子が注入される。こうして、不揮発性メモリセル１７の消去が行われる。このとき、図１１Ｂに示すように、フローティングゲート５１に注入された電子の電荷分だけ、メモリセルトランジスタ４６の閾値電圧が高くなる。
【００８９】
フローティングゲート５１に電子が注入されると、このフローティングゲート５１が帯電している状態では、メモリセルトランジスタ４６を導通させるためにコントロールゲート５２に印加すべき閾値電圧が高くなる。そこで、コントロールゲート５２に与えるべき読出電圧Ｖｓｅｎｓｅを、フローティングゲート５１が非帯電状態（電子が引き抜かれた状態）のときにｎ型ソース領域４８−ｎ型トンネル拡散領域４９間を導通させることができ、かつ、フローティングゲート５１が帯電状態（電子が注入された状態）のときにｎ型ソース領域４８−ｎ型トンネル拡散領域４９間が遮断状態に保持される値に設定しておく。
【００９０】
そして、図１２Ａおよび図１２Ｂを参照して、ビットセレクトトランジスタ４７の第２セレクトゲート６１をハイレベルとし、ドレイン（ｎ型ドレイン領域５８）をハイレベルとし、コントロールゲート５２に前記読出電圧Ｖｓｅｎｓｅを印加する。このとき、ソース側に電流が流れるか否かを調べることによって、フローティングゲート５１に電子が注入されているかどうかを区別できる。オンしてソース側に電流が流れ、回路で設定した電流値（Ｉｓｅｎｓｅ）に達すれば、データ“０”と認識される。
【００９１】
こうして、不揮発性メモリセル１７に対する情報の書き込み、消去および読み出しの各動作を行うことができる。
そして、この半導体チップ２では、半導体基板１１の第１領域１３と第２領域１４とが、複数の第１素子分離部１２によって電気的に分離されている。複数の第１素子分離部１２のうち第１領域１３に最も近い第１素子分離部１２（第１部分１５）に対して第２領域１４側には、ダミー領域２３が形成されている。ダミー領域２３が設けられていることによって、第１素子分離部１２の第１部分１５は、第２素子分離部１９と均等な幅を有している。これにより、第２領域１４に近い側の不揮発性メモリセル１７の閾値電圧の低下を抑制することができるので、複数の不揮発性メモリセル１７間での閾値電圧のばらつきを低減することができる。
【００９２】
より具体的には、図１３を参照して、当該閾値電圧のばらつき低減効果を説明できる。
図１３において、実施例は、前述のようにダミー領域２３が設けられた不揮発性メモリセル１７である。一方、参考例は、ダミー領域２３を設けず、図５の第１素子分離部１２の第１部分１５および第２部分１６を一体化させた幅広の１つの素子分離部によって第１領域１３と第２領域１４とが素子分離された形態である。また、実施例および参考例において、ｂｉｔアドレス１および３８は、それぞれ、前述のバイトセレクトトランジスタ１８に隣接するセルである。また、図１３において、“Ｅｒａｓｅ時Ｖｔｈ”は、不揮発性メモリセル１７の消去動作を行った後、読み出しする際に、ｎ型ソース領域４８−ｎ型トンネル拡散領域４９間に反転層ができるときの閾値電圧を示している。
【００９３】
そして、図１３を参照すると、ダミー領域２３が設けられることによって、第２素子分離部１９と均等な幅を有する第１素子分離部１２の第１部分１５を備えている実施例では、バイトセレクトトランジスタ１８に隣接するセルにおける閾値電圧の低下が少なく、ばらつきが抑えられている。一方、ダミー領域２３を備えない参考例では、バイトセレクトトランジスタ１８に隣接するセルにおける閾値電圧の低下が、実施例に比べて顕著であった。
【００９４】
次に、半導体チップ２全体の回路構成の一例を示す。
図１４は、半導体チップ２（半導体メモリ回路装置）の回路の一例を示す図である。
半導体メモリ回路装置１００は、大きくはメモリ回路部ＭＥＭＯＲＹ、論理回路ＬＯＧＩＣ、オシレータ回路ＯＳＣ、バッファ回路ＢＵＦＦ、チャージポンプ回路ＣＰを備えている。
【００９５】
メモリ回路部ＭＥＭＯＲＹは、メモリセルアレイＭＣＡ、トリミングパラメータ領域ＴＰＡ、列デコーダＣＤ、行デコーダＲＤ、およびセンスアンプＳＡを備えている。メモリセルアレイＭＣＡは、前述の不揮発性メモリセル１７がアレイ状に配列されたものである。
論理回路ＬＯＧＩＣは、カウンタ回路ＣＯＵＮＴＥＲおよびイネーブル信号生成回路ＯＥＮを備えている。論理回路ＬＯＧＩＣから列デコーダＣＤ、行デコーダＲＤにそれぞれ書き込み情報が印加されるが説明の便宜上これらの情報伝達経路は割愛している。
【００９６】
オシレータ回路ＯＳＣは、トランジスタＱ１〜Ｑ９、抵抗Ｒ１、ダイオードＤ１,Ｄ２、定電流源ＣＣ、増幅手段ＡＭＰ、キャパシタＣ１〜Ｃ３、およびインバータＩＮＶ１１を備えている。
オシレータ回路ＯＳＣは、トランジスタＱ１，Ｑ２、抵抗Ｒ１、ダイオードＤ１，Ｄ２で構成されているバンドギャップ型基準電圧回路を備えている。こうしたトランジスタ、抵抗、ダイオード、および増幅手段は温度依存性を補償できるバンドギャップ型基準電圧回路として当業者には良く知られている。増幅手段ＡＭＰによって、トランジスタＱ１,Ｑ２のゲートが所定の電圧に保持される。増幅手段ＡＭＰには入力インピーダンスが極めて大きく、かつ増幅度の極めて大きなオペアンプを採用する。
【００９７】
トランジスタＱ３と定電流源ＣＣで定電流回路が構成されている。トランジスタＱ３のゲートは増幅手段ＡＭＰの出力およびトランジスタＱ１，Ｑ２のゲートに接続され、そのドレインには定電流源ＣＣが接続されている。
トランジスタＱ４，Ｑ５は１段目のインバータを構成している。１段目のインバータは後段のインバータと共にリングオシレータの一部を構成している。トランジスタＱ５の負荷がトランジスタＱ４であり、トランジスタＱ４は定電流源ＣＣで生成された定電流をトランジスタＱ５に供給する。
【００９８】
１段目のインバータの出力すなわちトランジスタＱ５のドレインと接地電位ＧＮＤとの間には、キャパシタＣ１が接続されている。キャパシタＣ１によって１段目のインバータの遅延時間が調整され、遅延時間の設定によってリングオシレータ全体の発振周波数が設定されている。
トランジスタＱ６，Ｑ７は、２段目のインバータを構成している。２段目のインバータも前段および後段のインバータと共にリングオシレータの一部を構成している。トランジスタＱ７の負荷がトランジスタＱ６であり、トランジスタＱ６は定電流源ＣＣで生成された定電流をトランジスタＱ７に供給する。
【００９９】
トランジスタＱ７のゲートは、１段目のインバータの出力であるトランジスタＱ５のドレインに接続されている。トランジスタＱ７のドレインと接地電位ＧＮＤとの間には、キャパシタＣ２が接続されている。キャパシタＣ２によって２段目のインバータの遅延時間が調整され、１段目のインバータの遅延時間と共にリングオシレータの発振周波数が設定されている。
【０１００】
トランジスタＱ８，Ｑ９は３段目のインバータを構成している。３段目のインバータは前段の２段目、１段目と共にリングオシレータの一部を構成している。トランジスタＱ９の負荷がトランジスタＱ８であり、トランジスタＱ８は定電流源ＣＣで生成された定電流をトランジスタＱ９に供給する。
トランジスタＱ９のゲートは、２段目のインバータの出力であるトランジスタＱ７のドレインに接続されている。トランジスタＱ９のドレインと接地電位ＧＮＤとの間には、キャパシタＣ３が接続されている。キャパシタＣ３によって３段目のインバータの遅延時間が調整され、前段の２段目および１段目のインバータの遅延時間と共にリングオシレータの発振周波数が設定されている。
【０１０１】
トランジスタＱ９の出力すなわちドレインは、トランジスタＱ５の入力すなわちゲートに結合されている。すなわち、３段目のインバータの出力が１段目のインバータの入力に接続され、インバータ全体に正帰還がかかるように回路構成が施されている。
良く知られたことではあるが、インバータでリングオシレータを構成するには、奇数段のインバータを用意し、最終段のインバータの出力を初段のインバータの入力側に帰還することで得られる。この実施形態では、リングオシレータを３段のインバータで構成したが、５段、７段等で構成してもよい。なお、遅延時間を調整するために用意したキャパシタＣ１，Ｃ２およびＣ３は所定の発振周波数に調整するために用意したものであるので不可欠な回路要素ではない。なお、１段目〜３段目のインバータの負荷として定電流源を採用したが、これに限定されない。たとえば、良く知られたＣＭＯＳインバータやＭＯＳトランジスタを用いた能動負荷や抵抗を用いた受動負荷としてもよい。
【０１０２】
オシレータ回路ＯＳＣは、バンドギャップ型基準電圧回路、定電流回路、および定電流回路で駆動されるインバータで構成したリングオシレータを備えているので発振周波数の変動を小さく抑えることができる。
オシレータ回路ＯＳＣから出力されるクロック信号ＣＬＫは、インバータＩＮＶ１１を介して２つの回路部に印加される。１つはカウンタ回路ＣＯＵＮＴＥＲであり、もう１つはバッファ回路ＢＵＦＦである。
【０１０３】
カウンタ回路ＣＯＵＮＴＥＲは、メモリ回路部ＭＥＭＯＲＹへの書き込み時間を決めるいわゆるタイマー回路機能としての役割を有する。図１４に示すカウンタ回路ＣＯＵＮＴＥＲは模式的に示したものであって、当業者にはこうした回路構成とは異なる種々のカウンタ回路を用意すること、さらにそれらの回路の接続に変形を加えることも可能であろう。
【０１０４】
タイマー回路機能は、たとえばフリップフロップＦＦ１，ＦＦ２，ＦＦ３・・・ＦＦｎで構成されている。各フリップフロップは、たとえばＤ型フリップフロップで構成されている。フリップフロップＦＦ１の入力端子には、クロック信号ＣＬＫが入力される。フリップフロップＦＦ１のＱ出力は、インバータＩＮＶ１を介してＤ入力端子に印加される。
また、フリップフロップＦＦ１のＱ出力は、後段のフリップフロップＦＦ２の入力端子に印加される。フリップフロップＦＦ２のＱ出力は、インバータＩＮＶ２を介してフリップフロップＦＦ２のＤ入力端子に印加される。またフリップフロップＦＦ２のＱ出力は、後段のフリップフロップＦＦ３の入力端子に印加される。フリップフロップＦＦ３のＱ出力は、インバータＩＮＶ３を介してフリップフロップＦＦ３のＤ入力端子に印加される。
【０１０５】
フリップフロップＦＦ３の後段には、図示しないフリップフロップが結合され、それらフリップフロップのＱ出力（不図示）はフリップフロップＦＦｎの入力端子に印加されている。フリップフロップＦＦｎのＱ出力は、インバータＩＮＶｎを介してフリップフロップＦＦｎＤ入力端子に印加される。
フリップフロップＦＦ３のＱ出力は、第１カウンタ出力ＣＯＵ１として取り出されセレクタＳＥの一方の入力端子に印加される。フリップフロップＦＦｎのＱ出力は、第２カウンタ出力ＣＯＵ２として取り出されセレクタＳＥの他方の入力端子に印加される。第１カウンタ出力ＣＯＵ１の時間は、たとえば３．５ｍｓに、第２カウンタ出力ＣＯＵ２の時間は、たとえば５．０ｍｓにそれぞれ設定されている。これらのカウント時間はメモリ回路部ＭＥＭＯＲＹへの情報書き込み時間として利用される。
【０１０６】
メモリ回路部ＭＥＭＯＲＹへの情報書き込み時間の設定、およびセレクタＳＥで選択対象とする時間の数は、フリップフロップの段数および各フリップフロップの出力とセレクタＳＥとの回路接続によって逐次設定することができる。
イネーブル信号生成回路ＯＥＮは、イネーブル信号ＥＮＯを元にしてオシレータイネーブル信号ＥＮＯ１およびバッファ回路イネーブル信号ＥＮＯ２を生成する。イネーブル信号ＥＮＯ、オシレータイネーブル信号ＥＮＯ１、およびバッファ回路イネーブル信号ＥＮＯ２は、第１カウンタ出力ＣＯＵ１および第２カウンタ出力ＣＯＵ２に同期している。オシレータイネーブル信号ＥＮＯ１は、たとえばｐチャネル型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ６およびＱ８の共通ゲートをプルアップまたはプルダウン、すなわち、これらトランジスタ共通ゲートをローレベルおよびハイレベル（電源Ｖｃｃ）のいずれか一方に固定するように用いる。
【０１０７】
共通ゲートの電位がプルダウンされると、オシレータ回路ＯＳＣはイネーブル状態になり、プルアップされるとディスエーブル状態となる。
セレクタＳＥのセレクタ出力ＳＥＯは、３．５ｍｓまたは５．０ｍｓのいずれか一方に選択されたものとなるが、どちらが選択されるかはセレクタＳＥに印加される選択信号ＳＥＳによって決定される。選択信号ＳＥＳはラッチ回路ＬＡＴＣＨの出力に基づき決定される。
【０１０８】
ラッチ回路ＬＡＴＣＨは、簡便なＤ型フリップフロップで構成されている。ラッチ回路ＬＡＴＣＨのＤ入力には、センスアンプ出力ＳＡＯが印加されている。ラッチ回路ＬＡＴＣＨの入力には、たとえばイネーブル信号ＥＮＯやオシレータイネーブル信号ＥＮＯ１を印加する。
バッファ回路ＢＵＦＦは、論理積回路ＡＮＤ、インバータＩＮＶ１２、インバータＩＮＶ１３で構成されている。論理積回路ＡＮＤは、セレクタＳＥで選択された第１カウンタ出力ＣＯＵ１または第２カウンタ出力ＣＯＵ２に合った期間にクロック信号ＣＬＫをチャージポンプ回路ＣＰに供給する第１の役割とチャージポンプＣＰを適切に動かす信号を生成するための第２の役割を有している。論理積回路ＡＮＤは第１の役割を、インバータＩＮＶ１２，１３は第２の役割をそれぞれ有している。
【０１０９】
チャージポンプ回路ＣＰは、良く知られた昇圧回路の１つである。チャージポンプ回路ＣＰは、メモリ回路部ＭＥＭＯＲＹを駆動するためにピーク値がたとえば１６Ｖのパルス電圧を生成する。
比較的高い電圧を生成させるためにチャージポンプ回路ＣＰは、トランジスタＱ１０，Ｑ１１，Ｑ１２およびＱ１３等が縦続接続されており、これらの縦続接続点とパルス信号線ＣＰＬ１，ＣＰＬ２との間にキャパシタＣ４，Ｃ５，Ｃ６およびＣ７等が結合されている。キャパシタＣ４〜Ｃ７の大きさはそれぞれ数ｐＦ程度である。
【０１１０】
トランジスタＱ１０〜Ｑ１３は、たとえばｎチャネル型ＭＯＳトランジスタで構成され、各トランジスタはゲートとソースが共通接続されたいわゆるダイオード構成を成している。パルス信号線ＣＰＬ１とパルス信号線ＣＰＬ２には互いに極性が反転されたパルス信号が印加される。チャージポンプ回路ＣＰの出力ＣＰＯは、メモリ回路部ＭＥＭＯＲＹの行デコーダＲＤ、列デコーダＣＤおよびメモリセルアレイＭＣＡに印加される。
【０１１１】
メモリ回路部ＭＥＭＯＲＹは、前述のように、たとえば電気的に書き込み、消去が可能な不揮発性メモリである。たとえばＥＥＰＲＯＭで構成され、メモリセルアレイＭＣＡ、トリミングパラメータ領域ＴＰＡ、行デコーダＲＤ、列デコーダＣＤおよびセンスアンプＳＡで構成されている。
トリミングパラメータ領域ＴＰＡには、セレクタＳＥで第１カウンタ出力ＣＯＵ１および第２カウンタ出力ＣＯＵ２のいずれか一方を選択するためのトリミング情報が格納されている。トリミング情報は、たとえば「データ０」および「データ１」であり、それぞれ第１カウンタ出力ＣＯＵ１および第２カウンタ出力ＣＯＵ２を選択する。トリミングパラメータ領域ＴＰＡへのアクセスは、論理回路ＬＯＧＩＣからトリミングパラメータ領域ＴＰＡ用の行デコーダＲＤおよび列デコーダＣＤを介して実行される。
【０１１２】
トリミング情報用の「データ０」および「データ１」は、トリミングパラメータ領域ＴＰＡ用のビットラインＢＬを介してセンスアンプＳＡに取り込まれ、センスアンプＳＡからセンスアンプ出力ＳＡＯとしてラッチ回路ＬＡＴＣＨに印加される。
図１５Ａは、メモリ回路部ＭＥＭＯＲＹへの情報の書き込みを第１書込時間ＴＷ１（５ｍｓ）に設定したときの図１４の主なノードの信号波形を示す。以下、図１４を参照して図１５Ａを説明する。
【０１１３】
図１５Ａ（ａ）は、オシレータイネーブル信号ＥＮＯ１を模式的に示す。オシレータイネーブル信号ＥＮＯ１がハイレベルＨの区間に、オシレータ回路ＯＳＣがイネーブル状態すなわちオン状態に置かれる。オシレータイネーブル信号ＥＮＯ１がハイレベルＨの区間にメモリ回路部ＭＥＭＯＲＹへの書き込みが実行される。オシレータイネーブル信号ＥＮＯ１のハイレベルＨの時間は、図１４に示したフリップフロップＦＦｎのＱ出力から取り出される第１カウンタ出力ＣＯＵ１の時間とほぼ同じである。
【０１１４】
図１５Ａ（ｂ）は、オシレータ回路ＯＳＣの出力段であるインバータＩＮＶ１１から出力されるクロック信号ＣＬＫを示す。クロック信号ＣＬＫは、オシレータ回路ＯＳＣがイネーブル状態すなわち図１５Ａ（ａ）に示した第１書込時間ＴＷ１においてのみ発生するようにしている。こうした回路構成によって、オシレータ回路ＯＳＣおよび半導体メモリ回路装置１００全体の省電力化を図っている。クロック信号ＣＬＫの周波数はたとえば数百ＫＨｚから数ＭＨｚの間で設定されている。
【０１１５】
図１５Ａ（ｃ）は、バッファ回路イネーブル信号ＥＮＯ２を示す。バッファ回路イネーブル信号ＥＮＯ２は、イネーブル信号生成回路ＯＥＮで生成される。バッファ回路イネーブル信号ＥＮＯ２は、バッファ回路ＢＵＦＦをイネーブルおよびディスエーブル状態に設定するために用意されている。バッファ回路ＢＵＦは、後段のチャージポンプ回路ＣＰを適切にかつ省電力で駆動するために用意されている。
【０１１６】
図１５Ａ（ｄ）は、チャージポンプ回路ＣＰの出力を示す。チャージポンプ出力ＣＰＯは、メモリ回路部ＭＥＭＯＲＹを駆動するために行デコーダＲＤ、列デコーダＣＤ、およびメモリセルアレイＭＣＡに供給される。チャージポンプ出力ＣＰＯがハイレベルＨの区間においてメモリ回路部ＭＥＭＯＲＹに対してイレース（消去）およびライト（書込み）の動作が実行される。
【０１１７】
図１５Ｂは、メモリ回路部ＭＥＭＯＲＹへの情報の書き込みを第２書込時間ＴＷ２（３．５ｍｓ）に設定したときの図１４の主なノードの信号波形を示す。以下、図１４を参照して図１５Ｂを説明する。
図１５Ｂ（ａ）は、オシレータイネーブル信号ＥＮＯ１を模式的に示す。オシレータイネーブル信号ＥＮＯ１がハイレベルＨの区間にオシレータ回路ＯＳＣがイネーブル状態すなわちオン状態に置かれる。オシレータイネーブル信号ＥＮＯ１がハイレベルＨの区間にメモリ回路部ＭＥＭＯＲＹへの書き込みが実行される。オシレータイネーブル信号ＥＮＯ１の時間は、図１４に示したフリップフロップＦＦ３のＱ出力から取り出される第２カウンタ出力ＣＯＵ２の時間とほぼ同じである。
【０１１８】
図１５Ｂ（ｂ）は、オシレータ回路ＯＳＣの出力段であるインバータＩＮＶ１１から出力されるクロック信号ＣＬＫを示す。クロック信号ＣＬＫは、オシレータ回路ＯＳＣがイネーブル状態すなわち図１５Ｂ（ａ）に示した第２書込時間ＴＷ２においてのみ発生するようにしている。こうした回路構成によって、オシレータ回路ＯＳＣおよび半導体メモリ回路装置１００全体の省電力化を図っている。クロック信号ＣＬＫの周波数はたとえば数百ＫＨｚから数ＭＨｚの間で設定されている。
【０１１９】
図１５Ｂ（ｃ）は、バッファ回路イネーブル信号ＥＮＯ２を示す。バッファ回路イネーブル信号ＥＮＯ２はイネーブル信号生成回路ＯＥＮで生成される。バッファ回路イネーブル信号ＥＮＯ２はバッファ回路ＢＵＦＦをイネーブルおよびディスエーブル状態に設定するために用意されている。バッファ回路ＢＵＦは、後段のチャージポンプＣＰを適切にかつ省電力で駆動するために用意されている。
【０１２０】
図１５Ｂ（ｄ）は、チャージポンプ回路ＣＰの出力を示す。チャージポンプ出力ＣＰＯはメモリ回路部ＭＥＭＯＲＹを駆動するために行デコーダＲＤ、列デコーダＣＤ、およびメモリセルアレイＭＣＡに供給される。チャージポンプ出力ＣＰＯがハイレベルＨの区間においてメモリ回路部ＭＥＭＯＲＹに対してイレース（消去）およびライト（書込み）の動作が実行される。
【０１２１】
ここで、図１５Ａでの第１書込時間ＴＷ１と、図１５Ｂでの第２書込時間ＴＷ２との関係について説明する。第１書込時間ＴＷ１および第２書込時間ＴＷ２の大きさは半導体メモリ回路装置を製造、提供する側で随時設定されうるものである。
しかしながら、書き込み時間が５ｍｓを超えるとユーザー側に書き込み時の時間が長いという印象を与えてしまい半導体メモリ回路装置の製造、販売の競争力に影響を与えることが分かった。本来、書き込み時間が長いほどメモリセルの情報「０」と「１」での閾値電圧幅を大きくとれ、両者間での閾値電圧のマージンが広がるので好ましい。しかしながら、前に述べたように高書換回数と高速書換えの間にはトレードオフの関係があり、高書換回数を優先させるために書き込み（書き換え）時間を５ｍｓを超えて設定すると、高速書き換えが実現できなくなるので書き込み時間の最大値は５ｍｓであることが経験則で分かった。
【０１２２】
また、この実施形態では、第２書込時間ＴＷ２を３．５ｍｓに設定してみた。本来、半導体メモリ回路装置の高速動作を実現するためには第２書込時間ＴＷ２は３．５ｍｓよりもさらに短い時間が好ましいといえる。しかしながら、書き込み時間を３．５ｍｓよりもさらに短くすると、メモリセルの情報「０」と「１」での閾値電圧幅が小さくなり、両者間での閾値電圧のマージンが狭まるので好ましくないことを知見した。
【０１２３】
そして、本発明者が実験を重ねた結果、書き込み時間が許容できる最も長いのは５ｍｓであり、書き込み時間が短いのは５ｍｓの０．６〜０．７の範囲である、３ｍｓから５ｍｓであり好ましくは３．５ｍｓであることを知見した。
図１６は、図１４に示した半導体メモリ回路装置１００に、図１５Ａ、図１５Ｂにそれぞれ示した第１書込時間ＴＷ１および第２書込時間ＴＷ２で情報の書き込みを実行する際の１つの処理、駆動フローを示す。以下、図１４、図１５Ａ、および図１５Ｂを参照して図１６について説明する。
【０１２４】
図１６には、第１書込方式Ｙ１および第２書込方式Ｙ２の２つの書き込み方式を示している。第１書込方式Ｙ１は、図１５Ａに示した第１書込時間ＴＷ１＝５ｍｓで書き込みを実行する。第１書込方式Ｙ１（ＴＷ１）は、書き込み回数に重点をおいた、いわゆる高書換回数を優先させる書き込み方式である。
第２書込方式Ｙ２（ＴＷ２）は、図１５Ｂに示した第２書込時間ＴＷ２＝３．５ｍｓで書き込みを実行する。第２書込方式Ｙ２（ＴＷ２）は、書き込み時間を優先させる、いわゆる高速書換えを実現させる書き込み方式である。
【０１２５】
ステップＳ１００は、スタートコンディションである。スタートコンディションでは通信の開始を示すいわゆるスタートビットが論理回路ＬＯＧＩＣに入力される。ステップＳ１００ではたとえばスタートビット「１」が入力される。
ステップＳ２００は、オペコード入力を実行する。オペコード入力ではたとえば、２ビットのたとえば「０１」が入力される。
【０１２６】
ステップＳ３００は、アドレス入力を実行する。アドレス入力ではたとえば６ビットのアドレスが入力される。
ステップＳ４００は、データ出力である、データ出力では、ステップＳ３００で指定されたアドレスからデータを出力する。
ステップＳ５００は、ストップコンディションである。ストップコンディションは、ステップＳ１００〜Ｓ４００までの一連のインストラクションが終わったことを告げるとともに、次のスタートビットが判別されるステップである。
【０１２７】
ステップＳ６００は、書き込み開始を示す。書き込み開始を受け、論理回路ＬＯＧＩＣＣからメモリセルアレイＭＣＡへの書き込みが行デコーダＲＤ、列デコーダＣＤを介して実行される。ステップＳ６００での各部の信号波形が図１５Ａおよび図１５Ｂに示されている。
第１書込方式Ｙ１では、ステップＳ６００の「書き込み開始」に至るまでの間ステップＳ１００、ステップＳ２００、ステップＳ３００、ステップＳ４００、およびステップ５００がこの順で実行される。
【０１２８】
また、第１書込方式Ｙ１では、ステップＳ５００の「ストップコンディション」からステップＳ６００の「ストップコンディション」に至るまでの間、ステップＳ５２０、ステップ５４０の２つの処理が実行される。なお、この２つのステップは、ステップＳ５００のストップコンディションの後に実行せずに、たとえばステップＳ２００の「オペコード入力」の直後に実行してもよい。
【０１２９】
図１６において、第２書込方式Ｙ２（ＴＷ２）は、この実施形態では、第２書込時間ＴＷ２（３．５ｍｓ）で実行されるとして示している。ここで第２書込方式Ｙ２（ＴＷ２）の駆動、処理フローを説明するが、第１書込方式Ｙ１と異なる箇所について説明する。
ステップ２２０は、「トリミングデータ読み出し」を実行する。「トリミングデータ読み出し」とはトリミングパラメータ領域ＴＰＡに格納されたトリミング情報を読み出し、その情報をセンスアンプＳＡに取り込むことである。トリミング情報は第２書込時間ＴＷ２を指定するための情報である。
【０１３０】
ステップＳ２４０は、トリミング情報をラッチ回路ＬＡＴＣＨに記憶する。ラッチ回路ＬＡＴＣＨに記憶された情報はセレクタＳＥに印加される。ラッチ回路ＬＡＴＣＨに記憶される情報は「１」または「０」である。
ステップ５６０は、ラッチ回路ＬＡＴＣＨに記憶された情報に基づきセレクタＳＥが第１カウンタ出力ＣＯＵ１を第２カウンタ出力ＣＯＵ２に切り換えて出力する。
【０１３１】
図１６に示した駆動、処理フローは、第１書込方式Ｙ１（ＴＷ１）をデフォルトとして設定し、第２書込方式Ｙ２（ＴＷ）を選択する際には、トリミングパラメータ領域ＴＰＡからトリミング情報を読み出して切り換える方式を示したものである。すなわち通常は、高書換回数を優先させ、高速書換えを選択する際にはトリミングパラメータ領域ＴＰＡにアクセスするようにしたが、この逆であってもよい。すなわち、通常は書き込み時間が３．５ｍｓ（ＴＷ２）に設定され、オプションとして書き込み時間を５ｍｓに選ぶようにしてもよい。いずれにしても本発明は、書き込み時間が調整でき、かつ複数の書き込み時間の１つを容易にできるものとなる。
【０１３２】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体チップ２の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体チップ２において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【０１３３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【０１３４】
１    半導体パッケージ
２    半導体チップ
５    モールド樹脂
１１    半導体基板
１２    第１素子分離部
１３    第１領域
１４    第２領域
１５    第１部分
１６    第２部分
１７    不揮発性メモリセル
１８    バイトセレクトトランジスタ
１９    第２素子分離部
２０    アクティブ領域
２１    ユニット
２２    行選択トランジスタ領域
２３    ダミー領域
２４    第１トレンチ
２５    第１絶縁体
２６    第１部分
２７    第２部分
２８    第３部分
３０    第２トレンチ
３１    第２絶縁体
３２    第１部分
３３    第２部分
３４    第３部分
３６    第３トレンチ
３７    第３絶縁体
３８    第１部分
３９    第２部分
４０    第３部分
４５    第４素子分離部
４６    メモリセルトランジスタ
４７    ビットセレクトトランジスタ
４８    ｎ型ソース領域
４９    ｎ型トンネル拡散領域
５０    チャネル領域
５１    フローティングゲート
５２    コントロールゲート
５８    ｎ型ドレイン領域
５９    チャネル領域
６０    第１セレクトゲート
６１    第２セレクトゲート
６６    ゲート絶縁膜
６７    トンネルウィンドウ
１００    半導体メモリ回路装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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