(57)【要約】【課題】動作を安定にできる記憶装置を提供する。【解決手段】実施形態によれば、記憶装置は、第１導電層、第２導電層及び第１層を含む。前記第１導電層から前記第２導電層への方向は第１方向に沿う。前記第１層は、前記第１導電層と前記第２導電層との間に設けられる。前記第１層は、チタン及び酸素を含む第１領域と、前記第１導電層と前記第１領域との間に設けられアルミニウム及び酸素を含む第２領域と、前記第１領域と前記第２導電層との間に設けられアルミニウム及び酸素を含む第３領域と、を含む。前記第１領域に含まれるブルッカイト型領域の、前記第１方向と交差する第１平面での面積は、前記第１領域の前記第１平面での面積の５８パーセント以上である。【選択図】図１
2020043240.tif 000002
【特許請求の範囲】
【請求項１】
第１導電層と、
第２導電層であって、前記第１導電層から前記第２導電層への方向は第１方向に沿う、前記第２導電層と、
前記第１導電層と前記第２導電層との間に設けられた第１層と、
を備え、
前記第１層は、
チタン及び酸素を含む第１領域と、
前記第１導電層と前記第１領域との間に設けられアルミニウム及び酸素を含む第２領域と、
前記第１領域と前記第２導電層との間に設けられアルミニウム及び酸素を含む第３領域と、
を含み、
前記第１領域に含まれるブルッカイト型領域の、前記第１方向と交差する第１平面での面積は、前記第１領域の前記第１平面での面積の５８パーセント以上である、記憶装置。
【請求項２】
第１導電層と、
第２導電層であって、前記第１導電層から前記第２導電層への方向は第１方向に沿う、前記第２導電層と、
前記第１導電層と前記第２導電層との間に設けられた第１層と、
を備え、
前記第１層は、
チタン及び酸素を含む第１領域と、
前記第１導電層と前記第１領域との間に設けられアルミニウム及び酸素を含む第２領域と、
前記第１領域と前記第２導電層との間に設けられアルミニウム及び酸素を含む第３領域と、
を含み、
前記第１領域に含まれるブルッカイト型領域の、前記第１方向と交差する第１平面での面積は、前記第１領域に含まれるルチル型領域の、前記第１平面での面積の１．４倍以上であり、
前記第１領域に含まれる前記ブルッカイト型領域の前記面積の、前記第１領域に含まれるアナターゼ型領域の、前記第１平面での面積よりも広い、記憶装置。
【請求項３】
前記第１領域に含まれるルチル型領域の、前記第１平面での前記面積は、前記第１領域に含まれるアナターゼ型領域の、前記第１平面での前記面積よりも広い、請求項２記載の記憶装置。
【請求項４】
前記第２領域は、チタンをさらに含み、
前記第３領域は、チタンをさらに含み、
前記第３領域におけるチタンの濃度は、前記第２領域におけるチタンの濃度よりも高い、請求項１〜３のいずれか１つに記載の記憶装置。
【請求項５】
前記第１方向における透過電子顕微鏡−電子エネルギー損失分光法の分析において、前記第２領域の少なくとも一部におけるチタンの強度は、前記第２領域の前記少なくとも一部におけるアルミニウムの強度よりも低く、
前記分析において、前記第３領域の少なくとも一部におけるチタンの強度は、前記第３領域の前記少なくとも一部におけるアルミニウムの強度よりも高い、請求項１〜４のいずれか１つに記載の記憶装置。
【請求項６】
前記第１導電層は、前記第１方向と交差する第２方向に沿って延び、
前記第２導電層は、前記第１方向及び前記第２方向を含む第１平面と交差する第３方向に沿って延びた、請求項１〜５のいずれか１つに記載の記憶装置。
【請求項７】
第１配線と、
第２配線と、
をさらに含み、
前記第１配線は、前記第１方向と交差する第２方向に沿って延び、
前記第２配線は、前記第１方向及び前記第２方向を含む第１平面と交差する第３方向に沿って延び、
前記第１導電層、前記第１層及び前記第２導電層を含む第１積層体が、前記第１配線と前記第２配線との間に設けられた、請求項１〜５のいずれか１つに記載の記憶装置。
【請求項８】
複数の積層体を備え、
前記複数の積層体の１つは、
第１導電層と、
第２導電層であって前記第１導電層から前記第２導電層への方向は第１方向に沿う、前記第２導電層と、
前記第１導電層と前記第２導電層との間に設けられた第１層と、
を含み、
前記第１層は、
チタン及び酸素を含む第１領域と、
前記第１導電層と前記第１領域との間に設けられアルミニウム及び酸素を含む第２領域と、
前記第１領域と前記第２導電層との間に設けられアルミニウム及び酸素を含む第３領域と、
を含み、
前記複数の積層体のうちの半分以上の前記積層体において、前記第１領域に含まれるブルッカイト型領域の、前記第１方向と交差する第１平面での面積は、前記第１領域の前記第１平面での面積の５８パーセント以上である、記憶装置。
【請求項９】
前記第１領域における平均の粒径は、９０ｎｍ以上である、請求項１〜８のいずれか１つに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
例えば、酸化チタン層を用いた記憶装置がある。記憶装置において、安定した動作が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３９８９５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、動作を安定にできる記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、記憶装置は、第１導電層、第２導電層及び第１層を含む。前記第１導電層から前記第２導電層への方向は第１方向に沿う。前記第１層は、前記第１導電層と前記第２導電層との間に設けられる。前記第１層は、チタン及び酸素を含む第１領域と、前記第１導電層と前記第１領域との間に設けられアルミニウム及び酸素を含む第２領域と、前記第１領域と前記第２導電層との間に設けられアルミニウム及び酸素を含む第３領域と、を含む。前記第１領域に含まれるブルッカイト型領域の、前記第１方向と交差する第１平面での面積は、前記第１領域の前記第１平面での面積の５８パーセント以上である。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る記憶装置を例示する模式的断面図である。
【図２】図２は、第１実施形態に係る記憶装置の特性を例示するグラフ図である。
【図３】図３は、記憶装置の特性を例示するグラフ図である。
【図４】図４（ａ）〜図４（ｃ）は、記憶装置の特性を例示するグラフ図である。
【図５】図５は、記憶装置の特性を例示する模式図である。
【図６】図６は、記憶装置の特性を例示する模式図である。
【図７】図７は、記憶装置の特性を例示する模式図である。
【図８】図８は、記憶装置の特性を例示する模式図である。
【図９】図９は、記憶装置を例示するグラフ図である。
【図１０】図１０は、記憶装置を例示するグラフ図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、第２実施形態に係る記憶装置を例示する模式的斜視図である。
【図１２】図１２（ａ）及び図１２（ｂ）は、第２実施形態に係る記憶装置を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る記憶装置を例示する模式的断面図である。  
図１に示すように、実施形態に係る記憶装置１１０は、第１導電層２１、第２導電層２２、及び、第１層１０Ａを含む。第１層１０Ａは、第１導電層２１と第２導電層２２との間に設けられる。第１導電層２１から第２導電層２２への方向は、第１方向に沿う。第１導電層２１、第２導電層２２及び第１層１０Ａは、積層体ＳＢ（例えば第１積層体ＳＢ１）に含まれる。
【０００９】
第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な１つの方向をＹ軸方向とする。Ｚ軸方向は、積層体ＳＢにおける積層方向に対応する。
【００１０】
この例では、第１配線５１及び第２配線５２が設けられている。第１配線５１と第２配線５２との間に、積層体ＳＢ（第１積層体ＳＢ１）が設けられる。例えば、第１配線５１及び第２配線５２の間に第１導電層２１が設けられる。第１導電層２１と第２配線５２との間に第２導電層２２が設けられる。
【００１１】
１つの例において、第１導電層２１は、例えば、ポリシリコンを含む。ポリシリコンは、例えば、不純物として、リン（ｐ）などを含んでも良い。これらの元素を含むことでポリシリコンにおいて、良好な導電性が得られる。第１導電層２１の厚さ（Ｚ軸方向に沿う長さ）は、例えば、１０ｎｍ以上３０ｎｍ以下である。
【００１２】
第２導電層２２は、例えば、金属層２２ａを含む。金属層２２ａは、たとえば、チタン、タングステン、及び、タンタルよりなる群から選択された少なくとも１つなどを含んでも良い。この例では、金属層２２ａは、Ｔｉ層である。金属層２２ａの厚さ（Ｚ軸方向に沿う長さ）は、例えば、３ｎｍ以上１０ｎｍ以下である。
【００１３】
この例では、第２導電層２２は、化合物層２２ｂ及び２２ｃをさらに含む。化合物層２２ｃと第１層１０Ａとの間に化合物層２２ｂが設けられる。化合物層２２ｃと化合物層２２ｂとの間に、金属層２２ａが設けられる。１つの例において、化合物層２２ｂ及び２２ｃは、化合物を含む。この化合物は、例えば、金属層２２ａに含まれる金属を含む。金属層２２ａがチタン層である場合、化合物層２２ｂ及び２２ｃは、例えば、ＴｉＮ層を含む。化合物層２２ｂ及び２２ｃのそれぞれの厚さ（Ｚ軸方向に沿う長さ）は、例えば、３ｎｍ以上１０ｎｍ以下である。
【００１４】
第１層１０Ａは、第１〜第３領域１１〜１３を含む。第１領域１１は、チタン及び酸素を含む。第２領域１２は、第１導電層２１と第１領域１１との間に設けられる。第２領域１２は、アルミニウム及び酸素を含む。第３領域１３は、第１領域１１と第２導電層２２との間に設けられる。第３領域１３は、アルミニウム及び酸素を含む。
【００１５】
第１層１０Ａは、例えば、酸化物層である。第１層１０Ａにおいて、第１領域１１は、チタンリッチ領域である。第２領域１２は、アルミニウムリッチ領域である。第３領域１３は、アルミニウムリッチ領域である。第１領域１１の少なくとも一部は、ＴｉＯ２を含んでも良い。
【００１６】
第１層１０Ａの電気抵抗は、変化する。第１層１０Ａは、抵抗変化層として機能する。第１層１０Ａは、第１状態及び第２状態を有する。第１状態における第１導電層２１と第２導電層２２との間の第１電気抵抗は、第２状態における第１導電層２１と第２導電層２２との間の第２電気抵抗よりも低い。例えば、第１導電層２１と第２導電層２２との間に第１電圧（例えばセット電圧）を印加すると、第１層１０Ａは、第１状態（低抵抗状態）となる。例えば、第１導電層２１と第２導電層２２との間に第２電圧（例えばリセット電圧）を印加すると、第１層１０Ａは、第２状態（高抵抗状態）となる。例えば、第２電圧の極性は、第１電圧の極性と異なる。これらの２つの状態は、例えば、第１層１０Ａに形成される導電経路の状態によると考えられる。導電経路は、例えば、酸素空孔を含んでも良い。
【００１７】
電気抵抗が互いに異なる第１状態及び第２状態が、記憶される情報に対応する。積層体ＳＢ（第１積層体ＳＢ１）は、例えば、１つのメモリセルとして機能する。記憶装置において、低抵抗状態／高抵抗状態の切り替えは、例えば、記憶動作または消去動作に対応する。
【００１８】
記憶装置において、記憶動作または消去動作を繰り返して行ったときに、所望の状態が得難くなる場合があることが分かった。例えば、セット動作のためのセット電圧を印加すると、過度に抵抗が低くなり、素子が破壊する（セット破壊が生じる）場合がある。セット破壊が生じると、例えば、所望の高抵抗状態が得られない。
【００１９】
後述するように、実施形態においては、第１領域１１は、ブルッカイト型の結晶構造を有する領域（ブルッカイト型領域）を含む。例えば、第１領域１１におけるブルッカイト型領域の割合は、第１領域１１における他の結晶型の領域の割合よりも高い。
【００２０】
以下に説明するように、実施形態においては、上記のセット破壊が抑制できることが分かった。実施形態によれば、例えば、耐圧を向上させることができる。実施形態によれば、安定な書き換え動作が得られる。例えば、動作を安定にできる記憶装置を提供することができる。
【００２１】
１つの例において、積層体ＳＢのＸ軸方向の長さは、例えば５ｎｍ以上１００ｎｍ以下である。積層体ＳＢのＹ軸方向の長さは、例えば５ｎｍ以上１００ｎｍ以下である。これらの長さは、例えば、１つのメモリセルのサイズに対応する。
【００２２】
例えば、積層体ＳＢとなる大きな面積の積層膜が形成される。この積層膜は、第１導電層２１となる膜、第２導電層２２となる膜、及び、第１層１０Ａとなる膜を含む。大きな面積を有する積層膜が加工されて、積層体ＳＢ（第１積層体ＳＢ１）が得られる。
【００２３】
以下、実施形態に係る記憶装置の特性の例について説明する。
【００２４】
図２は、第１実施形態に係る記憶装置の特性を例示するグラフ図である。  
図２の横軸は、第１導電層２１と第２導電層２２との間に印加される電圧Ｖａに対応する。縦軸は、第１導電層２１と第２導電層２２との間に流れる電流Ｉｃ（対数）に対応する。
【００２５】
図２に示すように、電圧Ｖａの上昇及び下降に対して、電流Ｉｃは、複数の曲線で変化する。例えば、電流Ｉｃは、ヒステリシスを示す。１つの電圧に対して、電流Ｉｃが大きい状態が、第１状態（低抵抗状態）に対応する。その１つの電圧に対して、電流Ｉｃが小さい状態が、第２状態（高抵抗状態）に対応する。
【００２６】
このような特性を示す積層体ＳＢについて、書き換えサイクル試験が行われる。書き換えサイクル試験においては、セット動作及びリセット動作を含む１サイクルの動作が、複数回繰り返して行われる。
【００２７】
以下、複数回の繰り返しにおいて生じるセット破壊の例について説明する。
【００２８】
図３は、記憶装置の特性を例示するグラフ図である。  
図３には、３つのセット動作における特性の例が示されている。図３の横軸は、複数のセット動作のそれぞれにおける電圧Ｖａに対応する。縦軸は、第１導電層２１と第２導電層２２との間に流れる電流Ｉｒ（対数）に対応する。電流Ｉｒは、例えば、リード電流に対応する。
【００２９】
図３に示すように、複数のサイクルの内の１つのサイクルＭ１においては、電圧Ｖａの上昇につれて、電流Ｉｒが徐々に上昇する。複数のサイクルの内の別の１つのサイクルＭ２においても、電圧Ｖａの上昇につれて、電流Ｉｒが徐々に上昇する。これに対して、複数のサイクルの内のさらに別の１つのサイクルＭ３においては、値Ｖｂの電圧Ｖａが印加されると、電流Ｉｒが急激に上昇し、飽和する。サイクルＭ３において、セット破壊が生じる。
【００３０】
このようなセット破壊は、複数のメモリセルにおいて、徐々に生じる。以下、複数のメモリセルに関して、書き換えサイクル試験を行ったときのセット破壊の発生の例について説明する。
【００３１】
以下では、第１〜第３構成についての書き換えサイクル試験の結果について説明する。
【００３２】
第１構成においては、第１層１０Ａ（図１参照）は、第１領域１１、第２領域１２及び第３領域１３を含む。第１領域１１は、チタン及び酸素を含む。第１領域１１の厚さは、５ｎｍである。第２領域１２は、アルミニウム及び酸素を含む。第２領域１２の厚さは、２ｎｍである。第３領域１３は、アルミニウム及び酸素を含む。第３領域１３の厚さは、１ｎｍである。
【００３３】
第２構成においては、第１層１０Ａは、第１領域１１及び第２領域１２を含み、第３領域１３が設けられない。第１領域１１及び第２領域１２の条件は、第１構成と同じである。
【００３４】
第３構成においても、第１層１０Ａは、第１領域１１及び第２領域１２を含み、第３領域１３が設けられない。第３構成において、第１領域１１は、チタン及び酸素を含み、第１領域１１の厚さは、１０ｎｍである。第２領域１２の条件は、第１構成と同じである。
【００３５】
第１〜第３構成において、第２領域１２の形成条件は、互いに同じである。第１構成及び第２構成において、第１領域１１の形成条件は同じである。第３構成における第１領域１１の形成条件は、第１領域１１の厚さを除いて、第１構成及び第２構成におけるそれと同じである。
【００３６】
第１構成を有する複数のメモリセル、第２構成を有する複数のメモリセル、及び、第３構成を有する複数のメモリセルが作製される。これらのメモリセルに関して、書き換えサイクル試験が行われる。
【００３７】
図４（ａ）〜図４（ｃ）は、記憶装置の特性を例示するグラフ図である。  
図４（ａ）〜図４（ｃ）は、上記の第１〜第３構成にそれぞれ対応する。これらの図の横軸は、書き換えサイクル試験におけるサイクル数Ｎｃｙｃの範囲である。縦軸は、対応するサイクル数Ｎｃｙｃの範囲においてセット破壊が生じたメモリセルの数Ｎｍである。
【００３８】
図４（ｂ）に示すように、第２構成ＳＰ２においては、サイクル数Ｎｃｙｃが小さいときにセット破壊が生じるメモリセルの数Ｎｍが多い。第２構成ＳＰ２においては、多いサイクル数Ｎｃｙｃで安定な書き換え動作が得られるメモリセルの数が少ない。
【００３９】
図４（ｃ）に示すように、第３構成ＳＰ３においては、サイクル数Ｎｃｙｃが小さいときにセット破壊が生じるメモリセルの数Ｎｍが、第２構成ＳＰ２に比べて少ない。第３構成ＳＰ３においては、第２構成ＳＰ２よりも、正常な動作が得られるメモリセルの数が多い。第３構成ＳＰ３においては、第２構成ＳＰ２と比べて、セット破壊が抑制される。
【００４０】
これに対して、図４（ａ）に示すように、第１構成ＳＰ１においては、サイクル数Ｎｃｙｃが小さいときにセット破壊が生じるメモリセルの数Ｎｍは少ない。第１構成ＳＰ１においては、第２構成ＳＰ２及び第３構成ＳＰ３よりも、正常な動作が得られるメモリセルの数が多い。第１構成ＳＰ１においては、第３構成ＳＰ３と比べて、セット破壊がさらに抑制される。
【００４１】
第３構成ＳＰ３においては、第１領域１１の厚さ（１０ｎｍ）が、第２構成ＳＰ２における第１領域１１の厚さ（５ｎｍ）よりも厚い。第１領域１１が厚くなると、セット破壊が抑制されると考えられる。これは、第１領域１１が厚くなると、第１領域１１に加わる電界が低くなることが原因であると考えられる。しかしながら、第１領域１１が過度に厚いと、例えば、動作電圧が過度に高くなる。さらに、第１領域１１が過度に厚いと、積層体ＳＢを複数設け、複数の積層体を互いに積層する場合に全体の厚さが厚くなる。高い加工精度を得ることが困難になる。
【００４２】
これに対して、第１構成ＳＰ１においては、第１領域１１の厚さ（５ｎｍ）が、第２構成ＳＰ２における第１領域１１の厚さ（５ｎｍ）と同じであり、薄い第３領域１３（１ｎｍ）を設けることで、第３構成ＳＰ３よりもさらに抑制される。第１構成ＳＰ１においては、第１領域１１が薄くても、第１領域１１を第２領域１２及び第３領域１３の間に設けることで、セット破壊を効果的に抑制できる。
【００４３】
第１構成ＳＰ１においてセット破壊を効果的に抑制できることは、厚さの影響だけでは説明が困難である。第１領域１１が第２領域１２及び第３領域１３の間に設けられる構造における、特殊な結晶構造が、セット破壊の抑制に関係していると考えられる。または、第１〜第３領域１１〜１３における、元素の特殊なプロファイルが、セット破壊の抑制に関係していると考えられる。
【００４４】
以下、結晶構造及び元素のプロファイルの評価結果の例について説明する。
【００４５】
以下では、上記の第１〜第３構成ＳＰ１〜ＳＰ３に加えて、第４構成の評価結果の例に関してついても説明する。第４構成においては、第１構成ＳＰ１と同様に、第１層１０Ａ（図１参照）は、第１領域１１、第２領域１２及び第３領域１３を含む。第１領域１１は、チタン及び酸素を含む。第４構成においては、第１領域１１の厚さは、１０ｎｍである。第４構成における、第２領域１２及び第３領域１３は、第１構成ＳＰ１におけるそれらと同様である。
【００４６】
以下では、第１〜第４構成を有する積層膜の、後方散乱電子回折（Electron Back Scatter Diffraction：ＥＢＳＤ）による解析結果、及び、透過電子顕微鏡(Transmission Electron Microscopy：ＴＥＭM)−電子エネルギー損失分光法(Electron Energy-Loss Spectroscopy：ＥＥＬＳ)による解析結果の例について説明する。
【００４７】
これらの解析においては、積層膜をメモリセルに加工せずに、この積層膜は、メモリセルのサイズよりも大きな面積を有する。既に説明したように、積層膜の形成の後にこの積層膜が加工されて、複数のメモリセル（積層体ＳＢ）が得られる。加工の後には高温での熱処理が行われないため、大きな面積での評価結果は、加工された後の小さなメモリセルにおける特性に対応すると、考えられる。
【００４８】
図５〜図８は、記憶装置の特性を例示する模式図である。  
図５〜図８は、第１〜第４構成ＳＰ１〜ＳＰ４の試料のＥＢＳＤ分析の像をそれぞれ示す。これらの図は、それぞれの試料のＸ−Ｙ平面内での結晶型を例示している。Ｘ−Ｙ平面は、第１方向（Ｚ軸方向）と交差する第１平面に対応する。第１平面は、例えば、第１方向に対して実質的に垂直である。これらの図の１辺は、約４μｍである。
【００４９】
これらの図において、図中の濃度が互いに異なる複数の領域が、複数の結晶型に対応する。これらの図において、アナターゼ型に対応する領域、ルチル型に対応する領域、ブルッカイト型に対応する領域が図中の明暗で示されている。図中の最も暗い領域（黒の領域は、アモルファス領域、または、結晶性の同定が不可能な領域に対応する。これらの図に示される複数の結晶領域のそれぞれにおいて、結晶の方位は１つの向き（例えば、一軸性）である。例えば、複数の結晶領域において、結晶の方位はランダムである。
【００５０】
図５（第１構成ＳＰ１）及び図６（第２構成ＳＰ２）を比べると、第１構成ＳＰ１においては、ブルッカイト型が、第２構成ＳＰ２よりも多いことが分かる。
【００５１】
第１構成ＳＰ１（図５）においては、全体に占めるアナターゼ型の割合（面積の割合）は、０．００３である。第１構成ＳＰ１においては、全体に占めるルチル型の割合は、０．３９６である。第１構成ＳＰ１においては、全体に占めるブルッカイト型の割合は、０．６０１である。
【００５２】
第２構成ＳＰ２（図６）においては、全体に占めるアナターゼ型の割合（面積の割合）は、０．００５である。第２構成ＳＰ２においては、全体に占めるルチル型の割合は、０．４３１である。第２構成ＳＰ２においては、全体に占めるブルッカイト型の割合は、０．５６３である。
【００５３】
このように、セット破壊が抑制できる第１構成ＳＰ１においては、ブルッカイト型の結晶領域が、他の結晶型の領域に比べて多い。
【００５４】
第１構成ＳＰ１においては、例えば、第１領域１１に含まれるブルッカイト型領域の、第１平面（Ｘ−Ｙ平面）での面積（合計の面積）は、第１領域１１の第１平面での面積の６０．１％（パーセント）である。一方、第２構成ＳＰ２においては、第１領域１１に含まれるブルッカイト型領域の、第１平面での面積（合計の面積）は、第１領域１１の第１平面での面積の５６．３％である。
【００５５】
実施形態においては、例えば、第１領域１１に含まれるブルッカイト型領域の、第１平面での面積（合計の面積）は、第１領域１１の第１平面での面積の５８％以上である。実施形態において、第１領域１１に含まれるブルッカイト型領域の、第１平面での面積（合計の面積）は、第１領域１１の第１平面での面積の５９％以上でも良い。これにより、セット破壊が抑制できる。
【００５６】
第１構成ＳＰ１においては、例えば、第１領域１１に含まれるブルッカイト型領域の、第１平面（Ｘ−Ｙ平面）での面積（合計の面積）は、第１領域１１に含まれるルチル型領域の、第１平面での面積（合計の」面積）の１．５２倍である。一方、第２構成ＳＰ２においては、第１領域１１に含まれるブルッカイト型領域の、第１平面での面積（合計の面積）は、第１領域１１に含まれるルチル型領域の、第１平面での面積（合計の面積）の１．３０倍である。
【００５７】
実施形態においては、例えば、第１領域１１に含まれるブルッカイト型領域の、第１平面（Ｘ−Ｙ平面）での面積（合計の面積）は、第１領域１１に含まれるルチル型領域の、第１平面での面積（合計の」面積）の１．４倍以上であることが好ましい。実施形態においては、第１領域１１に含まれるブルッカイト型領域の、第１平面（Ｘ−Ｙ平面）での面積（合計の面積）は、第１領域１１に含まれるルチル型領域の、第１平面での面積（合計の」面積）の１．４５倍以上でも良い。実施形態においては、第１領域１１に含まれるブルッカイト型領域の上記の面積の、第１領域１１に含まれるアナターゼ型領域の、上記第１平面での面積よりも広い。これにより、セット破壊が抑制できる。
【００５８】
実施形態においては、例えば、第１領域１１に含まれるルチル型領域の、上記の第１平面での面積は、第１領域１１に含まれるアナターゼ型領域の、上記の第１平面での面積よりも広い。
【００５９】
図５の結果から、第１構成ＳＰ１において、第１領域１１における平均の粒径が９０ｎｍ以上１１０ｎｍ以下であることが導出される。図６の結果から、第２構成ＳＰ２において、第１領域１１における平均の粒径が約８０ｎｍであることが導出される。
【００６０】
平均の粒径が大きいと、第１領域１１に含まれる界面の量（密度）が少なくなると考えられる。例えば、上記のセット破壊は、界面において不可逆的な電流経路が形成されることが原因の１つと考えられる。界面の量（密度）を減らすことで、セット破壊が抑制できると考えられる。
【００６１】
実施形態において、第１領域１１における平均の粒径が９０ｎｍ以上であることが好ましい。これにより、セット破壊を抑制し易くできる。
【００６２】
図７に示すように、第３構成ＳＰ３においては、アナターゼ型が多い。全体に占めるアナターゼ型の割合（面積の割合）は、０．４９３である。第３構成ＳＰ３においては、全体に占めるルチル型の割合は、０．１１６である。第３構成ＳＰ３においては、全体に占めるブルッカイト型の割合は、０．３９１である。図７の結果から、第３構成ＳＰ３において、第１領域１１における平均の粒径が約１６０ｎｍであることが導出される。
【００６３】
一方、図８に示すように、第４構成ＳＰ４においては、ブルッカイト型が多い。全体に占めるアナターゼ型の割合（面積の割合）は、０．１１７である。第４構成ＳＰ４においては、全体に占めるルチル型の割合は、０．１６１である。第４構成ＳＰ４においては、全体に占めるブルッカイト型の割合は、０．７２３である。図８の結果から、第４構成ＳＰ４において、第１領域１１における平均の粒径が約３８０ｎｍであることが導出される。
【００６４】
既に説明したように、第３構成ＳＰ３においては、第１領域１１の厚さは１０ｎｍである。第２構成ＳＰ２（図６）及び第３構成ＳＰ３（図７）を比較すると、第１領域１１の厚さが厚いと、平均の粒径が大きくなる。この効果により、第３構成ＳＰ３においては、第２構成ＳＰ２に比べてセット破壊が抑制できる（図４（ｃ）参照）と考えられる。
【００６５】
一般に、第１領域１１が薄いと、第１領域１１と他の領域との界面の影響が大きくなる。一方、第１領域１１が厚くなると、界面の影響が小さくなり、バルクの特性が顕著になり易いと考えられる。例えば、第２構成ＳＰ２のように、第１領域１１の一方の界面がアルミニウム及び酸素を含む領域との界面であり、第１領域１１の他方の界面がＴｉＮとの界面である場合に、第１領域１１が薄いと、ルチル型が主となりやすい。ルチル型は、界面の影響が大きいときに生成され易いと、考えられる。第３構成ＳＰ３のように、第１領域１１の一方の界面がアルミニウム及び酸素を含む領域との界面であり、第１領域１１の他方の界面がＴｉＮとの界面である場合に、第１領域１１が厚いと、アナターゼ型が生成され易い。アナターゼ型は、バルクの影響が大きいときに生成され易いと考えられる。
【００６６】
一方、既に説明したように、第１構成ＳＰ１（図５）及び第４構成ＳＰ４（図８）においては、ブルッカイト型領域が多い。第１構成ＳＰ１及び第４構成ＳＰ４のように、第１領域１１の両方の界面がアルミニウム及び酸素を含む領域との界面である場合は、ブルッカイト型領域が生成されやすいと、考えられる。そして、第１構成ＳＰ１及び第４構成ＳＰ４を比較すると、第１領域１１が厚いと、平均の粒径が大きくなる。
【００６７】
第１構成ＳＰ１及び第２構成ＳＰ２を比較すると、第１領域１１の両方の界面がアルミニウム及び酸素を含む領域との界面である場合にブルッカイト型領域が生成され、さらに、平均の粒径が大きくなると考えられる。
【００６８】
第１構成ＳＰ１においてセット破壊が抑制できるのは、ブルッカイト型領域が生成されることの効果によると考えられる。さらに、平均の粒径が大きくなる効果によりセット破壊が抑制されると、考えられる。
【００６９】
既に説明したように、ブルッカイト型領域が主である第１構成ＳＰ１及び第４構成ＳＰ４においては、平均の粒径が大きい。これらの構成においては、平均の粒径は、９０ｎｍ以上である。この場合において、１つのメモリセルのサイズ（Ｘ−Ｙ平面内の長さ）は、平均の粒径以下の場合があっても良い。この場合、１つの例においては、１つの結晶粒の一部が、複数のメモリセルの１つに含まれ、その１つの結晶粒の別の一部が、複数のメモリセルの別の１つに含まれても良い。
【００７０】
実施形態においては、例えば、第１構成ＳＰ１または第４構成ＳＰ４、及び、それらの変形の構成が適用される。実施形態において、複数のメモリセル（複数の積層体ＳＢ）が設けられる場合、複数のメモリセルのうちの少なくとも半分以上において、第１領域１１におけるブルッカイト型領域が多い。
【００７１】
例えば、複数の積層体ＳＢのうちの半分以上の積層体ＳＢにおいて、第１領域１１に含まれるブルッカイト型領域の、第１方向（Ｚ軸方向）と交差する第１平面（例えば、Ｘ−Ｙ平面）での面積は、第１領域１１の上記の第１平面での面積の５８パーセント以上である。実施形態において、複数の積層体ＳＢのうちの半分以上の積層体ＳＢにおいて、第１領域１１に含まれるブルッカイト型領域の、上記の第１平面での面積は、第１領域１１の上記の第１平面での面積の５９パーセント以上でも良い。
【００７２】
以下、第１構成ＳＰ１及び第２構成ＳＰ２に関して、元素のプロファイルの例について説明する。
【００７３】
図９及び図１０は、記憶装置を例示するグラフ図である。  
図９は、第１構成ＳＰ１に対応する。図１０は、第２構成ＳＰ２に対応する。これらの図は、透過電子顕微鏡(Transmission Electron Microscopy：ＴＥＭM)−電子エネルギー損失分光法(Electron Energy-Loss Spectroscopy：ＥＥＬＳ)の分析結果を例示している。これらの図の横軸は、Ｚ軸方向における位置ｐＺに対応する。縦軸は、得られる信号の強度Ｉｎｔ（任意単位）に対応する。
【００７４】
図９に示すように、第１構成ＳＰ１においては、第１層１０Ａに対応する領域に、酸素に関する２つのピークが観察される。２つのピークは、アルミニウム及び酸素を含む２つの領域（第２領域１２及び第３領域１３）に対応する。酸素に関する２つのピークの間の位置ｐＺにおいて、チタンのピークが生じている。さらに、第１層１０Ａに対応する領域において、アルミニウムに関する２つのピークが観察される。２つのピークは、位置ｐＺが約１４ｎｍの位置、及び、位置ｐＺが約１９．５ｎｍの位置に生じている。位置ｐＺが約１４ｎｍの位置のピークは、第３領域１３に対応すると考えられる。位置ｐＺが約１９．５ｎｍの位置のピークは、第２領域１２に対応すると考えられる。
【００７５】
これに対して、図１０に示すように、第２構成ＳＰ２においては、第１層１０Ａに対応する領域に、酸素に関する１つのピークが観察される。第２構成ＳＰ２においては、第３領域１３を形成していないのにかかわらず、アルミニウムに関する２つのピークが観察される。２つのピークは、位置ｐＺが約１４ｎｍの位置、及び、位置ｐＺが約１８ｎｍの位置に生じている。約１８ｎｍの位置ｐＺのアルミニウムのピークは、第２領域１２に対応すると考えられる。一方、約１４ｎｍの位置ｐＺのアルミニウムのピークは、第２領域１２から拡散（移動）したアルミニウムによると考えられる。第２構成ＳＰ２においては、約１４ｎｍの位置ｐＺのアルミニウムのピークの高さは、位置ｐＺが約１８ｎｍの位置に生じるアルミニウムのピークの高さの１／２以下である。
【００７６】
第３領域１３を意図して設けない第２構成ＳＰ２においては、第２領域１２の上に第１領域１１を形成し、その上に、第２導電層２２を形成する。この後、熱処理が行われる。熱処理の最初の段階においては、第１領域１１と第２導電層２２との間に、アルミニウム及び酸素を含む領域が無い。この状態で温度が上昇して、第１領域１１が形成される。熱処理が終了すると、第１領域１１の第２導電層２２の側の部分に、アルミニウムが拡散（移動）により集まると考えられる。
【００７７】
一方、図９に示す第１構成ＳＰ１においては、第２領域１２の上に第１領域１１及び第３領域１３を順次形成し、その上に、第２導電層２２を形成する。この後、熱処理が行われる。熱処理の最初の段階においても、第１領域１１と第２導電層２２との間に、アルミニウム及び酸素を含む領域（第３領域１３）が設けられている。この状態で温度が上昇して、第１領域１１が形成される。このため、熱処理の間に、第３領域１３からの作用が第１領域１１に働く。
【００７８】
その結果、図５及び図６に関して説明した結晶状態の差が生じると考えられる。これにより、セット破壊の発生のし易さの違いが生じると、考えられる。
図９に示すように、第１層１０Ａに対応する領域に、アルミニウムに関する２つのピークが観察される。アルミニウムの２つのピークの高さは実質的に同じである。アルミニウムの２つのピークの一方の高さは、アルミニウムの２つのピークの他方の高さの０．７倍以上１．３倍以下である。アルミニウムの２つのピークの一方の高さは、アルミニウムの２つのピークの他方の高さの０．８倍以上１．２倍以下でも良い。
【００７９】
図９に示すように、第２領域１２及び第３領域１３は、アルミニウム及び酸素に加えて、チタンをさらに含んでも良い。第３領域１３におけるチタンの濃度は、第２領域１２におけるチタンの濃度よりも高い。
【００８０】
例えば、第３領域１３に対応するアルミニウムのピークの位置ｐＺにおけるチタンの濃度は、第２領域１２に対応するアルミニウムのピークの位置ｐＺにおけるチタンの濃度の１．５倍以上である。
【００８１】
第１方向（Ｚ軸方向）における透過電子顕微鏡−電子エネルギー損失分光法の分析において、第２領域１２の少なくとも一部におけるチタンの強度は、第２領域１２のその少なくとも一部におけるアルミニウムの強度よりも低い。上記の分析において、第３領域１３の少なくとも一部におけるチタンの強度は、第３領域１３のその少なくとも一部におけるアルミニウムの強度よりも高い。
【００８２】
例えば、上記の分析において、第３領域１３における酸素の強度は、第１領域１１における酸素の強度よりも高い。例えば、上記の分析において、第２領域１２における酸素の強度は、第１領域１１における酸素の強度よりも高い。
【００８３】
（第２実施形態）  
図１１（ａ）及び図１１（ｂ）は、第２実施形態に係る記憶装置を例示する模式的斜視図である。  
図１１（ａ）に示すように、記憶装置２１０においては、第１導電層２１は、第１方向（Ｚ軸方向）と交差する第２方向に沿って延びる。この例では、第２方向は、Ｘ軸方向に沿う。第２導電層２２は、第１方向（Ｚ軸方向）及び第２方向（Ｘ軸方向）を含む平面（Ｚ−Ｘ平面）と交差する第３方向に沿って延びる。この例では、第３方向は、Ｙ軸方向に沿う。
【００８４】
この例では、複数の第１導電層２１が設けられる。第１導電層２１は、上記の第３方向に沿って並ぶ。複数の第２導電層２２が設けられる。第２導電層２２は、第２方向に沿って並ぶ。複数の第１層１０Ａが設けられる。複数の第１層１０Ａの１つは、複数の第１導電層２１の１つと、複数の第２導電層２２の１つとの間に設けられる。
【００８５】
図１１（ｂ）に示すように、記憶装置２１１は、第１配線５１及び第２配線５２を含む。第１配線５１は、第１方向（Ｚ軸方向）と交差する第２方向に沿って延びる。この例では、第２方向は、Ｘ軸方向に沿う。第２配線５２は、第１方向（Ｚ軸方向）及び第２方向（Ｘ軸方向）を含む平面（Ｚ−Ｘ平面）と交差する第３方向に沿って延びる。この例では、第３方向は、Ｙ軸方向に沿う。第１導電層２１は、第１配線５１と第２配線５２との間に設けられる。第２導電層２２は、第１導電層２１と第２配線５２との間に設けられる。第１配線５１と第２配線５２との間に、第１導電層２１、第２導電層２２及び第１層１０Ａを含む積層体ＳＢ（第１積層体ＳＢ１）が設けられる。
【００８６】
この例では、複数の第１配線５１が設けられる。第１配線５１は、上記の第３方向に沿って並ぶ。複数の第２配線５２が設けられる。第２配線５２は、第２方向に沿って並ぶ。複数の積層体ＳＢが設けられる。複数の積層体ＳＢの１つは、複数の第１配線５１の１つと、複数の第２配線５２の１つとの間に設けられる。
【００８７】
実施形態において、第１配線５１が第１導電層２１でも良い。第２配線５２が第２導電層２２でも良い。
【００８８】
記憶装置２１０及び２１１においては、複数の第１層１０Ａ（または複数の積層体ＳＢ）が設けられる。複数の第１層１０Ａ（または複数の積層体ＳＢ）のそれぞれが、１つのメモリセルとして機能する。
【００８９】
図１２（ａ）及び図１２（ｂ）は、第２実施形態に係る記憶装置を例示する模式図である。  
図１２（ａ）は、斜視図である。図１２（ｂ）は、図１２（ａ）の一部の断面図である。これらの図においては、図の見やすさのために、絶縁部の少なくとも一部が省略されて描かれている。
【００９０】
図１２（ａ）に示すように、記憶装置３１０において、複数の第１配線５１が設けられる。複数の第１配線５１は、第１方向（Ｚ軸方向）と交差する第２方向に沿って延びる。この例では、第２方向は、Ｘ軸方向に沿う。複数の第１配線５１は、第１方向及び第２方向を含む平面と交差する第３方向において互いに離れる。この例では、第３方向は、Ｙ軸方向である。
【００９１】
第２配線５２は、第３方向（この例では、Ｙ軸方向）に沿って延びる。第１積層体ＳＢ１は、複数の第１配線５１の１つと、第２配線５２との間に設けられる。
【００９２】
図１２（ｂ）に示すように、第１積層体ＳＢ１は、複数の第１配線５１の１つと第１方向（Ｚ軸方向）において重なる部分と、複数の第１配線５１の別の１つと第１方向において重なる部分と、を含む。さらに、第１積層体ＳＢ１は、複数の第１配線５１の上記の１つと、複数の第１配線５１の上記の別の１つのと、の間と、第１方向において重なる部分を含む。第１積層体ＳＢ１は、複数の第１配線５１の上記の１つと、複数の第１配線５１の上記の別の１つのと、の間には、例えば、絶縁部５０ｉが設けられる。例えば、第１積層体ＳＢ１は、この絶縁部５０ｉと、第１方向（Ｚ軸方向）において重なる。
【００９３】
例えば、第１層１０Ａは、複数の第１配線５１の１つと第２配線５２との間、及び、複数の第１配線５１の別の１つと、第２配線５２と、の間に設けられる。例えば、第１層１０Ａは、複数の第１配線５１の１つと複数の第１配線５１の別の１つとの間の領域（例えば絶縁部５０ｉ）と、第２配線５２と、の間にさらに設けられても良い。
【００９４】
この例において、第１配線５１が第１導電層２１でも良い。第２配線５２が第２導電層２２でも良い。例えば、第１層１０Ａは、複数の第１導電層２１の１つと第２導電層２２との間、及び、複数の第１導電層２１の別の１つと、第２導電層２２と、の間に設けられても良い。例えば、第１層１０Ａは、複数の第１導電層２１の１つと複数の第１導電層２１の別の１つとの間の領域（例えば絶縁部５０ｉ）と、第２導電層２２と、の間にさらに設けられても良い。
【００９５】
例えば、第２配線５２及び第１積層体ＳＢ１が１つの柱状部材となる。柱状部材は、Ｙ軸方向に沿って延びる。複数の柱状体部材が、Ｘ軸方向に並ぶ。
【００９６】
図１２（ａ）に示すように、記憶装置３１０は、複数の第３配線５３、第４配線５４及び第２積層体ＳＢ２をさらに含む。複数の第３配線５３の１つから第４配線５４への方向は、第１方向（Ｚ軸方向）に沿う。
【００９７】
第２積層体ＳＢ２は、複数の第３配線５３の１つと、第４配線５４と、の間に設けられる。例えば、第２積層体ＳＢ２は、複数の第３配線５３のそれぞれと、第４配線５４と、の間に設けられる。
【００９８】
複数の第３配線５３は、第２方向（例えばＸ軸方向）に沿って延びる。複数の第３配線５３は、第３方向（例えばＹ軸方向）において互いに離れる。第４配線５４は、第３方向（例えばＹ軸方向）に沿って延びる。
【００９９】
この例では、複数の第１配線５１の１つから、複数の第３配線５３の１つへの方向は、Ｚ軸方向に沿う。例えば、複数の第１配線５１と、複数の第３配線５３と、は、Ｚ軸方向に沿ってそれぞれ互いに離れる。
【０１００】
複数の第３配線５３の１つと、複数の第１配線５１の１つ、との間に、第２配線５２の一部が設けられる。第２配線５２の上記の一部と、複数の第３配線５３の上記の１つと、の間に、第４配線５４の一部が設けられる。
【０１０１】
例えば、第４配線５４及び第２積層体ＳＢ２が別の１つの柱状部材となる。別の１つの柱状部材は、Ｙ軸方向に沿って延びる。複数の柱状体部材が、Ｘ軸方向に並ぶ。第２配線５２及び第１積層体ＳＢ１を含む柱状体部と、第４配線５４及び第２積層体ＳＢ２を含む柱状体部と、が一体化されても良い。第２配線５２と第４配線５４との間に絶縁部２０Ｉが設けられても良い。
【０１０２】
この例では、基体７０ｓが設けられる。基体７０ｓの上にシリコン酸化膜７１が設けられる。シリコン酸化膜７１の上に層間絶縁膜７２及び導電膜７３が設けられる。第２配線５２及び第４配線５４のそれぞれの端は、導電膜７３と電気的に接続される。第２配線５２及び第４配線５４のそれぞれの別の端は、接続部６２ｃを介して、複数のビット線６２の１つと電気的に接続される。複数の第１配線５１のそれぞれ、及び、複数の第３配線５３のそれぞれは、接続部６９ｃを介して、複数のワード線６９の１つと電気的に接続される。例えば、複数のビット線６２及び複数のワード線６９が、制御部（図示しない）と電気的に接続される。
【０１０３】
第３配線５３、第４配線５４、及び、第２積層体ＳＢ２には、第１配線５１、第２配線５２、及び、第１積層体ＳＢ１のそれぞれの構成（及び材料）が適用できる。複数の第３配線５３の１つと、複数の第４配線５４の１つと、の間の第２積層体ＳＢ２が、複数のメモリセルの１つとして機能する。
【０１０４】
図１２（ｂ）に示すように、第２積層体ＳＢ２は、第３導電層２３、第４導電層２４及び第２層１０Ｂを含む。第３導電層２３から第４導電層２４への方向は、第１方向（Ｚ軸方向）に沿う、第２層１０Ｂは、第３導電層２３と第４導電層２４との間に設けられる。
【０１０５】
第２層１０Ｂは、第４〜第６領域１４〜１６を含む。第４領域１４は、チタン及び酸素を含む。第５領域１５は、第３導電層２３と第４領域１４との間に設けられ、アルミニウム及び酸素を含む。第６領域１６は、第４領域１４と第４導電層２４との間に設けられ、アルミニウム及び酸素を含む。
【０１０６】
第３導電層２３、第４導電層２４及び第２層１０Ｂには、第１導電層２１、第２導電層２２及び第１層１０Ａの構成がそれぞれ適用できる。
【０１０７】
例えば、第４領域１４に含まれるブルッカイト型領域の、第１方向と交差する第２平面（Ｘ−Ｙ平面）での面積は、第４領域１４の上記の第２平面での面積の５８パーセント以上である。前者は、後者の５９パーセント以上でも良い。
【０１０８】
例えば、第４領域１４に含まれるブルッカイト型領域の、上記の第２平面（Ｘ−Ｙ平面）での面積は、第４領域１４含まれるルチル型領域の、上記の第２平面での面積の１．４倍以上である。例えば、第１領域１４に含まれるブルッカイト型領域の上記の面積の、第４領域１４に含まれるアナターゼ型領域の、上記の第２平面（Ｘ−Ｙ平面）での面積よりも広い。
【０１０９】
例えば、第４領域１４に含まれるルチル型領域の、上記の第２平面（Ｘ−Ｙ平面）での面積は、第４領域１４に含まれるアナターゼ型領域の、上記の第２平面での上記の面積よりも広い。
【０１１０】
例えば、第２積層体ＳＢ２においても、セット破壊が抑制できる。
【０１１１】
実施形態によれば、動作を安定にできる記憶装置が提供できる。
【０１１２】
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。
【０１１３】
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【０１１４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、記憶装置に含まれる導電層、中間層、化合物領域、配線、及び回路部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０１１５】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１１６】
その他、本発明の実施の形態として上述した記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１１７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１１８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１９】
１０Ａ、１０Ｂ…第１、第２層、  １１〜１６…第１〜第６領域、  ２０Ｉ…絶縁部、  ２１〜２４…第１〜第４導電層、  ２２ａ…金属層、  ２２ｂ、２２ｃ…化合物層、  ５０ｉ…絶縁部、  ５１〜５４…第１〜第４配線、  ６２…ビット線、  ６２ｃ…接続部、  ６９…ワード線、  ６９ｃ…接続部、  ７０ｓ…基体、  ７１…シリコン酸化膜、  ７２…層間絶縁膜、  ７３…導電膜、  １１０、２１０、２１１、３１０…記憶装置、  Ｉｃ…電流、  Ｉｎｔ…強度、  Ｉｒ…電流、  Ｍ１〜Ｍ３…サイクル、  Ｎｃｙｃ…サイクル数、  Ｎｍ…数、  ＳＢ…積層体、  ＳＢ１、ＳＢ２…第１、第２積層体、  ＳＰ１〜ＳＰ４…第１〜第４構成、  Ｖａ…電圧、  Ｖｂ…値、  ｐＺ…位置
【図１】
2020043240.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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