(57)【要約】【課題】  試験電極の分断に伴う損傷を回避しつつ、曲げ強度の低下を抑制することが可能な半導体素子、およびその製造方法を提供する。【解決手段】  厚さ方向ｚを向く主面１０Ａと、主面１０Ａに対して直交する方向を向き、かつ主面１０Ａにつながる第１側面１０Ｃと、を有する素子本体１０と、主面１０Ａの上に配置され、かつ主面１０Ａと第１側面１０Ｃとの境界１０Ｆに隣接する試験電極３２と、を備え、素子本体１０には、境界１０Ｆを跨ぎ、かつ主面１０Ａおよび第１側面１０Ｃの双方から凹む複数の陥入部１３が設けられ、複数の陥入部１３は、境界１０Ｆに沿って配列されている。【選択図】  図６
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【特許請求の範囲】
【請求項１】
厚さ方向を向く主面と、前記主面に対して直交する方向を向き、かつ前記主面につながる第１側面と、を有する素子本体と、
前記主面の上に配置され、かつ前記主面と前記第１側面との境界に隣接する試験電極と、を備え、
前記素子本体には、前記境界を跨ぎ、かつ前記主面および前記第１側面の双方から凹む複数の陥入部が設けられ、
複数の前記陥入部は、前記境界に沿って配列されていることを特徴とする、半導体素子。
【請求項２】
前記主面を覆うパッシベーション膜をさらに備え、
前記パッシベーション膜には、前記パッシベーション膜の外縁から内方に向けて凹み、かつ前記パッシベーション膜を前記厚さ方向に貫通する複数の凹部が設けられ、
前記厚さ方向に沿って視て、複数の前記凹部は、複数の前記陥入部に個別に重なっている、請求項１に記載の半導体素子。
【請求項３】
前記厚さ方向に沿って視て、複数の前記凹部は、複数の前記陥入部を個別に包含している、請求項２に記載の半導体素子。
【請求項４】
前記素子本体は、前記主面とは反対側を向く裏面と、前記裏面に対して直交する方向を向き、かつ前記裏面につながる第２側面と、を有し、
前記厚さ方向に沿って視て、前記第２側面は、前記第１側面よりも外方に位置する領域を含む、請求項２または３に記載の半導体素子。
【請求項５】
前記素子本体は、前記第１側面と前記第２側面とにつながる中間面を有し、
前記厚さ方向に沿って視て、前記中間面は、枠状である、請求項４に記載の半導体素子。
【請求項６】
前記素子本体は、前記第１側面と前記第２側面とにつながる中間面を有し、
前記厚さ方向に沿って視て、前記中間面は、前記厚さ方向に対して直交する方向に互いに離間した一対の領域を含む、請求項４に記載の半導体素子。
【請求項７】
前記中間面は、粗面である、請求項６に記載の半導体素子。
【請求項８】
前記中間面は、前記素子本体の内方に向けて凹状である、請求項７に記載の半導体素子。
【請求項９】
前記陥入部の前記厚さ方向に対して直交する方向に沿った断面積は、前記主面から前記裏面にかけて徐々に小である、請求項５ないし８のいずれかに記載の半導体素子。
【請求項１０】
前記陥入部には、前記素子本体の欠片が付着している、請求項５ないし９のいずれかに記載の半導体素子。
【請求項１１】
前記試験電極は、前記厚さ方向に対して直交する方向と、前記素子本体の外方と、の双方を向く端面を有し、
前記端面は、露出している、請求項５ないし１０のいずれかに記載の半導体素子。
【請求項１２】
前記素子本体は、前記裏面を有する半導体基板と、前記主面を有し、かつ前記半導体基板に積層された機能層と、を含み、
前記試験電極は、前記機能層に導通し、
前記半導体基板および前記機能層は、それぞれ前記第１側面の一部を有する、請求項５ないし１１のいずれかに記載の半導体素子。
【請求項１３】
複数の前記陥入部は、前記半導体基板の内部に到達している、請求項１２に記載の半導体素子。
【請求項１４】
前記主面の上に配置され、かつ前記パッシベーション膜に囲まれるとともに、前記機能層に導通する複数の電極と、
前記パッシベーション膜を覆い、かつ複数の前記電極の周囲に位置する表面保護膜と、をさらに備える、請求項１２または１３に記載の半導体素子。
【請求項１５】
厚さ方向を向く主面を有する素子連続体の上に試験電極を形成する工程と、
前記主面から厚さ方向に凹み、かつ前記厚さ方向に対して直交する第１方向に延びる溝を、前記試験電極を分断しつつ前記素子連続体に形成する工程と、
前記溝にダイシングブレードを前記厚さ方向に向けて挿入することにより、前記第１方向に沿って前記素子連続体を切断する工程と、を備え、
前記溝を形成する工程は、
前記厚さ方向に沿って視て、前記第１方向に所定の間隔で配列された複数の第１円状領域と、前記第１方向に所定の間隔で配列され、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に複数の前記第１円状領域から離間した複数の第２円状領域と、の各々に第１レーザを照射することにより、複数の前記第１円状領域および複数の前記第２円状領域に重なる前記素子連続体の一部および前記試験電極を除去する第１除去工程と、
前記厚さ方向に沿って視て、前記第１方向に延び、かつ複数の前記第１円状領域と複数の前記第２円状領域との相互につながる帯状領域に第２レーザを照射することにより、前記帯状領域に重なる前記素子連続体の一部および前記試験電極を除去する第２除去工程と、を含むことを特徴とする、半導体素子の製造方法。
【請求項１６】
前記第１レーザの前記第２方向における照射寸法は、前記第２レーザの前記第２方向における照射寸法よりも小である、請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記第１レーザの出力は、前記第２レーザの出力よりも小である、請求項１６に記載の半導体素子の製造方法。
【請求項１８】
複数の前記第１円状領域の各々の大きさはいずれも等しく、かつ複数の前記第２円状領域の各々の大きさはいずれも等しい、請求項１７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子と、当該半導体素子の製造方法とに関する。
【背景技術】
【０００２】
半導体素子の製造において、ボンディングワイヤが接続される電極とは別に、試験電極が設けられることがある。試験電極は、半導体層に構成された回路の導通状態を確認するために設けられる。特許文献１には、試験電極（特許文献１ではテストパッド）が設けられた半導体素子の一例が開示されている。
【０００３】
試験電極は、半導体素子が搭載された半導体装置において不要となる。このため、半導体素子の個片化（ダイシング）工程において、試験電極が分断されることがある。この場合において、一般的なダイシングブレードにより半導体素子の個片化を行うと、試験電極の分断に伴い半導体素子にチッピングが発生することが懸念される。
【０００４】
このため、試験電極の分断に伴い半導体素子にチッピングが発生することを回避するため、レーザ照射により半導体素子を個片化することがある。しかし、レーザ照射により与えられる半導体素子の熱影響集中が過多となり、半導体素子の曲げ強度（抗折強度）が低下するという問題がある。半導体素子の曲げ強度が低下すると、半導体装置の製造においてリードフレームなどに半導体素子をダイボンディングにより搭載させる際、半導体素子が割れるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２２９２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記事情に鑑み、試験電極の分断に伴う損傷を回避しつつ、曲げ強度の低下を抑制することが可能な半導体素子、およびその製造方法を提供することをその課題とする。
【課題を解決するための手段】
【０００７】
本発明の第１の側面によれば、厚さ方向を向く主面と、前記主面に対して直交する方向を向き、かつ前記主面につながる第１側面と、を有する素子本体と、前記主面の上に配置され、かつ前記主面と前記第１側面との境界に隣接する試験電極と、を備え、前記素子本体には、前記境界を跨ぎ、かつ前記主面および前記第１側面の双方から凹む複数の陥入部が設けられ、複数の前記陥入部は、前記境界に沿って配列されていることを特徴とする半導体素子が提供される。
【０００８】
本発明の実施において好ましくは、前記主面を覆うパッシベーション膜をさらに備え、前記パッシベーション膜には、前記パッシベーション膜の外縁から内方に向けて凹み、かつ前記パッシベーション膜を前記厚さ方向に貫通する複数の凹部が設けられ、前記厚さ方向に沿って視て、複数の前記凹部は、複数の前記陥入部に個別に重なっている。
【０００９】
本発明の実施において好ましくは、前記厚さ方向に沿って視て、複数の前記凹部は、複数の前記陥入部を個別に包含している。
【００１０】
本発明の実施において好ましくは、前記素子本体は、前記主面とは反対側を向く裏面と、前記裏面に対して直交する方向を向き、かつ前記裏面につながる第２側面と、を有し、前記厚さ方向に沿って視て、前記第２側面は、前記第１側面よりも外方に位置する領域を含む。
【００１１】
本発明の実施において好ましくは、前記素子本体は、前記第１側面と前記第２側面とにつながる中間面を有し、前記厚さ方向に沿って視て、前記中間面は、枠状である。
【００１２】
本発明の実施において好ましくは、前記素子本体は、前記第１側面と前記第２側面とにつながる中間面を有し、前記厚さ方向に沿って視て、前記中間面は、前記厚さ方向に対して直交する方向に互いに離間した一対の領域を含む。
【００１３】
本発明の実施において好ましくは、前記中間面は、粗面である。
【００１４】
本発明の実施において好ましくは、前記中間面は、前記素子本体の内方に向けて凹状である。
【００１５】
本発明の実施において好ましくは、前記陥入部の前記厚さ方向に対して直交する方向に沿った断面積は、前記主面から前記裏面にかけて徐々に小である。
【００１６】
本発明の実施において好ましくは、前記陥入部には、前記素子本体の欠片が付着している。
【００１７】
本発明の実施において好ましくは、前記試験電極は、前記厚さ方向に対して直交する方向と、前記素子本体の外方と、の双方を向く端面を有し、前記端面は、露出している。
【００１８】
本発明の実施において好ましくは、前記素子本体は、前記裏面を有する半導体基板と、前記主面を有し、かつ前記半導体基板に積層された機能層と、を含み、前記試験電極は、前記機能層に導通し、前記半導体基板および前記機能層は、それぞれ前記第１側面の一部を有する。
【００１９】
本発明の実施において好ましくは、複数の前記陥入部は、前記半導体基板の内部に到達している。
【００２０】
本発明の実施において好ましくは、前記主面の上に配置され、かつ前記パッシベーション膜に囲まれるとともに、前記機能層に導通する複数の電極と、前記パッシベーション膜を覆い、かつ複数の前記電極の周囲に位置する表面保護膜と、をさらに備える。
【００２１】
本発明の第２の側面によれば、厚さ方向を向く主面を有する素子連続体の上に試験電極を形成する工程と、前記主面から厚さ方向に凹み、かつ前記厚さ方向に対して直交する第１方向に延びる溝を、前記試験電極を分断しつつ前記素子連続体に形成する工程と、前記溝にダイシングブレードを前記厚さ方向に向けて挿入させることにより、前記第１方向に沿って前記素子連続体を切断する工程と、を備え、前記溝を形成する工程は、前記厚さ方向に沿って視て、前記第１方向に所定の間隔で配列された複数の第１円状領域と、前記第１方向に所定の間隔で配列され、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に複数の前記第１円状領域から離間した複数の第２円状領域と、の各々に第１レーザを照射することにより、複数の前記第１円状領域および複数の前記第２円状領域に重なる前記素子連続体の一部および前記試験電極を除去する第１除去工程と、前記厚さ方向に沿って視て、前記第１方向に延び、かつ複数の前記第１円状領域と複数の前記第２円状領域との相互につながる帯状領域に第２レーザを照射することにより、前記帯状領域に重なる前記素子連続体の一部および前記試験電極を除去する第２除去工程と、を含むことを特徴とする半導体素子の製造方法が提供される。
【００２２】
本発明の実施において好ましくは、前記第１レーザの前記第２方向における照射寸法は、前記第２レーザの前記第２方向における照射寸法よりも小である。
【００２３】
本発明の実施において好ましくは、前記第１レーザの出力は、前記第２レーザの出力よりも小である。
【００２４】
本発明の実施において好ましくは、複数の前記第１円状領域の各々の大きさはいずれも等しく、かつ複数の前記第２円状領域の各々の大きさはいずれも等しい。
【発明の効果】
【００２５】
本発明にかかる半導体素子、およびその製造方法によれば、試験電極の分断に伴う損傷を回避しつつ、曲げ強度の低下を抑制することが可能となる。
【００２６】
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態にかかる半導体素子の平面図である。
【図２】図１に示す半導体素子の正面図である。
【図３】図１に示す半導体素子の右側面図である。
【図４】図１のＩＶ−ＩＶ線に沿う断面図である。
【図５】図１のＶ−Ｖ線に沿う断面図である。
【図６】図１に示す半導体素子の部分拡大斜視図である。
【図７】図１に示す半導体素子の部分拡大平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。
【図９】図８のＩＸ−ＩＸ線に沿う断面図である。
【図１０】図８のＸ−Ｘ線に沿う断面図である。
【図１１】図１に示す半導体素子の製造工程を説明する断面図である。
【図１２】図１に示す半導体素子の製造工程を説明する断面図である。
【図１３】図１に示す半導体素子の製造工程を説明する断面図である。
【図１４】図１に示す半導体素子の製造工程を説明する部分拡大平面図である。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図である。
【図１６】図１に示す半導体素子の製造工程を説明する部分拡大平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。
【図１８】図１に示す半導体素子の製造工程を説明する断面図である。
【図１９】本発明の第２実施形態にかかる半導体素子の平面図である。
【図２０】図１９に示す半導体素子の正面図である。
【図２１】図１９に示す半導体素子の右側面図である。
【図２２】図１９のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。
【図２３】図１９のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。
【発明を実施するための形態】
【００２８】
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
【００２９】
〔第１実施形態〕
図１〜図１０に基づき、本発明の第１実施形態にかかる半導体素子Ａ１０について説明する。これらの図に示す半導体素子Ａ１０は、素子本体１０、パッシベーション膜２１、複数の電極３１、複数の試験電極３２、および表面保護膜４１を備える。
【００３０】
半導体素子Ａ１０の説明においては、便宜上、素子本体１０の厚さ方向ｚを「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。
【００３１】
素子本体１０は、図１に示すように、厚さ方向ｚに沿って視て矩形状である。図２〜図５に示すように、素子本体１０は、主面１０Ａ、裏面１０Ｂ、第１側面１０Ｃ、第２側面１０Ｄおよび中間面１０Ｅを有する。主面１０Ａは、厚さ方向ｚを向く。裏面１０Ｂは、主面１０Ａとは反対側を向く。第１側面１０Ｃは、厚さ方向ｚに対して直交する方向（第１方向ｘおよび第２方向ｙ）を向き、かつ主面１０Ａにつながっている。半導体素子Ａ１０が示す例においては、第１側面１０Ｃは、第１方向ｘを向く一対の領域と、第２方向ｙを向く一対の領域とを含む。図８に示すように、第１側面１０Ｃは、粗面である。第２側面１０Ｄは、厚さ方向ｚに対して直交する方向を向き、かつ裏面１０Ｂにつながっている。第２側面１０Ｄは、第１方向ｘを向く一対の領域と、第２方向ｙを向く一対の領域とを含む。
【００３２】
図２〜図５に示すとおり、中間面１０Ｅは、第１側面１０Ｃと第２側面１０Ｄとにつながっている。図１に示すように、半導体素子Ａ１０においては、厚さ方向ｚに沿って視て、中間面１０Ｅは、主面１０Ａおよび第１側面１０Ｃを囲む枠状である。これにより、厚さ方向ｚに沿って視て、第２側面１０Ｄに含まれる４つの領域は、いずれも第１側面１０Ｃよりも外方に位置する。図８に示すとおり、中間面１０Ｅは、粗面である。また、中間面１０Ｅは、素子本体１０の内方に向けて凹状である。
【００３３】
図４および図５に示すように、素子本体１０は、半導体基板１１および機能層１２を含む。半導体基板１１は、機能層１２を支持している。半導体基板１１の構成材料は、たとえばノンドープのシリコン（Ｓｉ）である。半導体基板１１は、裏面１０Ｂ、第２側面１０Ｄおよび中間面１０Ｅと、第１側面１０Ｃの一部とを有する。
【００３４】
図４および図５に示すように、機能層１２は、半導体基板１１に積層されている。機能層１２は、半導体層、層間絶縁膜および配線層（いずれも図示略）を含む。半導体層は、半導体基板１１に接している。半導体層には、ｐ型半導体およびｎ型半導体により形成された複数のトランジスタなどからなる回路が構成されている。半導体層は、エピタキシャル成長により形成される。層間絶縁膜は、半導体層に積層されている。層間絶縁膜は、酸化ケイ素（ＳｉＯ2）膜、および窒化ケイ素（Ｓｉ3Ｎ4）膜の少なくともいずれかから構成される。層間絶縁膜は、プラズマＣＶＤ（Chemical Vapor Deposition）などにより形成される。配線層は、層間絶縁膜を厚さ方向ｚに貫通するように半導体層の上に配置されている。配線層は、半導体層に導通している。配線層の構成材料は、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）およびタンタル（Ｔａ）を含む金属材料群から選択された１つ、または複数の金属である。図６に示すように、機能層１２は、主面１０Ａと、第１側面１０Ｃの一部とを有する。
【００３５】
パッシベーション膜２１は、図４および図５に示すように、素子本体１０の主面１０Ａを覆っている。パッシベーション膜２１は、電気絶縁性を有する。パッシベーション膜２１は、たとえば窒化ケイ素膜から構成される。
【００３６】
図１〜図８に示すように、素子本体１０には、複数の陥入部１３が設けられている。複数の陥入部１３は、素子本体１０の主面１０Ａと第１側面１０Ｃとの境界１０Ｆを跨いでいる。複数の陥入部１３は、主面１０Ａおよび第１側面１０Ｃの双方から凹んでいる。複数の陥入部１３は、境界１０Ｆに沿って配列されている。半導体素子Ａ１０においては、複数の陥入部１３は、境界１０Ｆの四辺に沿って配列されている。このため、厚さ方向ｚに沿って視て、複数の陥入部１３は、主面１０Ａを枠状に囲んでいる。
【００３７】
図４〜図６に示すように、複数の陥入部１３は、機能層１２を厚さ方向ｚに貫通し、かつ半導体基板１１の内部に到達している。図８に示すように、複数の陥入部１３の各々には、素子本体１０の欠片１３１が付着している。欠片１３１は、シリコンなどの半導体材料を主成分としている。図９および図１０に示すように、陥入部１３の厚さ方向ｚに対して直交する方向に沿った断面積は、素子本体１０の主面１０Ａから裏面１０Ｂにかけて徐々に小である。
【００３８】
図１〜図７に示すように、パッシベーション膜２１には、複数の凹部２１１が設けられている。複数の凹部２１１は、パッシベーション膜２１の外縁から内方に向けて凹んでいる。複数の凹部２１１は、パッシベーション膜２１を厚さ方向ｚに貫通している。厚さ方向ｚに沿って視て、複数の凹部２１１は、複数の陥入部１３に個別に重なっている。半導体素子Ａ１０においては、厚さ方向ｚに沿って視て、複数の凹部２１１は、複数の陥入部１３を個別に包含している。
【００３９】
複数の電極３１は、図４および図５に示すように、素子本体１０の主面１０Ａの上に配置されている。複数の電極３１は、パッシベーション膜２１に囲まれている。複数の電極３１は、機能層１２に導通している。電極３１の構成材料は、たとえばアルミニウムを含む。半導体素子Ａ１０を備えるパッケージにおいて、電極３１にはボンディングワイヤが接続される。
【００４０】
複数の試験電極３２は、図４および図５に示すように、素子本体１０の主面１０Ａの上に配置されている。図６および図７に示すように、複数の試験電極３２は、主面１０Ａと、素子本体１０の第１側面１０Ｃとの境界１０Ｆに隣接している。複数の試験電極３２は、機能層１２に導通している。試験電極３２の構成材料は、たとえばアルミニウムを含む。試験電極３２は、半導体素子Ａ１０の製造において、機能層１２の導通状態を確認するために利用される。
【００４１】
複数の試験電極３２の各々は、図６〜図８に示すように、厚さ方向ｚに対して直交する方向（半導体素子Ａ１０では第１方向ｘ）と、素子本体１０の外方との双方を向く端面３２Ａを有する。厚さ方向ｚに沿って視て、端面３２Ａは、素子本体１０の主面１０Ａと第１側面１０Ｃとの境界１０Ｆに位置する。端面３２Ａは、露出している。端面３２Ａの厚さ方向ｚに対して直交する方向の両端に、一対の陥入部１３が位置する。複数の試験電極３２は、端面３２Ａを除き、パッシベーション膜２１と複数の陥入部１３とにより囲まれている。
【００４２】
表面保護膜４１は、図４および図５に示すように、パッシベーション膜２１を覆っている。表面保護膜４１は、複数の電極３１および複数の試験電極３２の周囲に位置する。表面保護膜４１は、電気絶縁性を有する。表面保護膜４１の構成材料は、ポリイミドを含む。表面保護膜４１には、複数の開口４１１が設けられている。複数の開口４１１の各々から、複数の電極３１および複数の試験電極３２のいずれかが露出している。
【００４３】
次に、図１１〜図１８に基づき、半導体素子Ａ１０の製造方法について説明する。なお、これらの図のうち、図１１〜図１３と、図１８との断面位置は、図４の断面位置と同一である。
【００４４】
まず、図１１に示すように、素子連続体８１の上に複数の電極３１および複数の試験電極３２を形成する。素子連続体８１は、半導体素子Ａ１０の素子本体１０が厚さ方向ｚに対して直交する方向に複数連なったものである。素子連続体８１は、半導体基板８１１および機能層８１２を含む。半導体基板８１１は、たとえばシリコンウエハである。半導体基板８１１が、半導体素子Ａ１０の半導体基板１１に相当する。機能層８１２は、半導体基板８１１に積層されている。機能層８１２が、半導体素子Ａ１０の機能層１２に相当する。素子連続体８１は、厚さ方向ｚにおいて互いに反対側を向く主面８１Ａおよび裏面８１Ｂを有する。半導体基板８１１は、裏面８１Ｂを有する。機能層８１２は、主面８１Ａを有する。複数の電極３１および複数の試験電極３２は、電解めっきにより主面８１Ａの上に形成される。
【００４５】
次いで、図１２に示すように、素子連続体８１の主面８１Ａを覆うパッシベーション膜８２を形成する。パッシベーション膜８２が、半導体素子Ａ１０のパッシベーション膜２１に相当する。パッシベーション膜８２は、複数の電極３１および複数の試験電極３２の表面がパッシベーション膜８２から露出するように形成される。パッシベーション膜８２は、たとえばプラズマＣＶＤにより形成される。
【００４６】
次いで、図１３に示すように、パッシベーション膜８２を覆う表面保護膜８３を形成する。表面保護膜８３が、半導体素子Ａ１０の表面保護膜４１に相当する。表面保護膜８３は、たとえば、スピンコータを用いた塗布により形成される。この際、表面保護膜８３には、厚さ方向ｚに貫通する複数の開口８３１が設けられる。複数の開口８３１の各々から、複数の電極３１および複数の試験電極３２のいずれかが露出する。
【００４７】
次いで、図１４〜図１７に示すように、素子連続体８１の主面８１Ａから厚さ方向ｚに凹む複数の溝８６を、試験電極３２を分断しつつ素子連続体８１に形成する。複数の溝８６は、厚さ方向ｚに対して直交する方向に延びている。半導体素子Ａ１０の製造においては、複数の溝８６は、第１方向ｘおよび第２方向ｙのそれぞれに延びるように形成される。このため、厚さ方向ｚに沿って視て、複数の溝８６は、第１方向ｘおよび第２方向ｙに沿った碁盤目状に形成される。半導体素子Ａ１０の製造方法においては、第１方向ｘに延びる溝８６の形成方法を例に説明する。
【００４８】
溝８６を形成する工程は、第１除去工程および第２除去工程を含む。先に第１除去工程を行い、その後、第２除去工程を行うことによって、溝８６が形成される。
【００４９】
図１４および図１５に基づき、溝８６の形成にかかる第１除去工程について説明する。図１５に示すように、第１除去工程では、複数の第１円状領域８４Ａと、複数の第２円状領域８４Ｂとの各々に第１レーザ８４を照射させる。これにより、厚さ方向ｚに沿って視て、複数の第１円状領域８４Ａおよび複数の第２円状領域８４Ｂに重なる素子連続体８１、パッシベーション膜８２および表面保護膜８３のそれぞれ一部が除去される。素子連続体８１の一部が除去されることにより、素子連続体８１には、主面８１Ａから厚さ方向ｚに凹む複数の陥入部８１３が形成される。パッシベーション膜８２の一部が除去されることにより、パッシベーション膜８２には、厚さ方向ｚに沿って視て複数の陥入部８１３を個別に包含する複数の貫通部８２１が形成される。さらにこれらの除去にあわせて、厚さ方向ｚに沿って視て、複数の第１円状領域８４Ａおよび複数の第２円状領域８４Ｂに重なる試験電極３２の一部も除去される。
【００５０】
図１４に示すように、複数の第１円状領域８４Ａは、厚さ方向ｚに沿って視て第１方向ｘに所定の間隔Ｇで配置されている。複数の第２円状領域８４Ｂは、厚さ方向ｚに沿って視て第１方向ｘに所定の間隔Ｇで配置されている。複数の第２円状領域８４Ｂは、第２方向ｙに複数の第１円状領域８４Ａから離間している。複数の第２円状領域８４Ｂの第１方向ｘの中心位置は、複数の第１円状領域８４Ａの第１方向ｘの中心位置に等しい。複数の第１円状領域８４Ａの各々の大きさはいずれも等しく、かつ複数の第２円状領域８４Ｂの各々の大きさはいずれも等しい。複数の第１円状領域８４Ａおよび複数の第２円状領域８４Ｂの各々の直径は、たとえば８．７５μｍとされている。
【００５１】
第１レーザ８４の照射にあたっては、表面保護膜８３の上にメタルマスク（図示略）を配置する。当該メタルマスクには、厚さ方向ｚに貫通し、かつ第２方向ｙにおいて互いに離間した一対の円状開口が設けられている。一方の円状開口が第１円状領域８４Ａに相当し、他方の円状開口が第２円状領域８４Ｂに相当する。第１除去工程においては、一対の当該円状開口にそれぞれ第１レーザ８４を照射させる。その後、当該メタルマスクを第１方向ｘに間隔Ｇで移動させる。この操作を繰り返すことにより、複数の第１円状領域８４Ａと、複数の第２円状領域８４Ｂとの各々に第１レーザ８４が照射されることとなる。図１５に示すように、第１レーザ８４の第２方向ｙにおける照射寸法Ｌ１は、複数の第１円状領域８４Ａおよび複数の第２円状領域８４Ｂの各々の直径よりも僅かに小（約７μｍ）とされている。また、第１レーザ８４の出力は、たとえば１．８Ｗとされている。
【００５２】
第１除去工程において、第１レーザ８４は、パッシベーション膜８２および表面保護膜８３を透過しつつ、素子連続体８１を溶融させる。これにより、複数の陥入部８１３が素子連続体８１に形成される。この際、溶融した素子連続体８１の蒸気圧が上昇することにより、厚さ方向ｚに沿って視て複数の陥入部８１３に重なるパッシベーション膜８２および表面保護膜８３がはじけ飛ぶ。これにより、複数の貫通部８２１がパッシベーション膜８２に形成される。なお、図８に示す素子本体１０の欠片１３１は、溶融した素子連続体８１が冷却されて再結晶化したものである。
【００５３】
図１６および図１７に基づき、溝８６の形成にかかる第２除去工程について説明する。図１７に示すように、第２除去工程では、帯状領域８５Ａに第２レーザ８５を照射させる。これにより、厚さ方向ｚに沿って視て、帯状領域８５Ａに重なる素子連続体８１、パッシベーション膜８２および表面保護膜８３のそれぞれ一部ずつが除去される。この際、厚さ方向ｚに沿って視て、帯状領域８５Ａに重なる複数の陥入部８１３の部分が除去される。さらにこれらの除去にあわせて、厚さ方向ｚに沿って視て、帯状領域８５Ａの重なる試験電極３２の一部も除去される。
【００５４】
図１６に示すように、帯状領域８５Ａは、厚さ方向ｚに沿って視て第１方向ｘに延びている。帯状領域８５Ａは、厚さ方向ｚに沿って視て複数の第１円状領域８４Ａと複数の第２円状領域８４Ｂとの相互につながっている。帯状領域８５Ａの幅（第２方向ｙにおける寸法）は、たとえば５０μｍとされている。
【００５５】
第２レーザ８５の照射にあたっては、表面保護膜８３の上にメタルマスク（図示略）を配置する。当該メタルマスクには、厚さ方向ｚに貫通し、かつ第２方向ｙに延びるスリットが設けられている。当該スリットにおいては、たとえば、第１方向ｘにおける寸法が８μｍ、かつ第２方向ｙにおける寸法が５０μｍである。第２除去工程においては、当該帯状開口の第２方向ｙの両端が第１円状領域８４Ａと第２円状領域８４Ｂに重なるように当該メタルマスクを配置した上で、当該帯状開口に第２レーザ８５を照射させる。その後、当該メタルマスクを第１方向ｘに移動させる。この際、隣り合う２つの当該帯状開口が第１方向ｘにおいて互いに重なるようにする。この操作を繰り返すことにより、第１方向ｘにおいて一連につながった複数の当該帯状開口に第２レーザ８５が照射されることとなる。すなわち、第１方向ｘにおいて一連につながった複数の当該帯状開口が、帯状領域８５Ａに相当する。図１７に示すように、第２レーザ８５の第２方向ｙにおける照射寸法Ｌ２は、帯状領域８５Ａの幅よりも僅かに小（約４４μｍ）とされている。よって、第１レーザ８４の第２方向ｙにおける照射寸法Ｌ１は、照射寸法Ｌ２よりも小である。また、第２レーザ８５の出力は、たとえば３Ｗとされている。このため、第１レーザ８４の出力は、第２レーザ８５の出力よりも小である。
【００５６】
第２除去工程において、第２レーザ８５は、パッシベーション膜８２および表面保護膜８３を透過しつつ、素子連続体８１を溶融させる。これにより、素子連続体８１には、試験電極３２を分断しつつ溝８６が形成される。この際、溶融した素子連続体８１の蒸気圧が上昇することにより、厚さ方向ｚに沿って視て溝８６に重なるパッシベーション膜８２および表面保護膜８３がはじけ飛ぶ。また、残存した複数の陥入部８１３の一部は、半導体素子Ａ１０の複数の陥入部１３となる。あわせて、残存した複数の貫通部８２１の一部は、半導体素子Ａ１０の複数の凹部２１１となる。なお、半導体素子Ａ１０の素子本体１０の第１側面１０Ｃおよび中間面１０Ｅは、残存した溝８６の一部である。
【００５７】
なお、第２方向ｙに延びる溝８６の形成についても、先述した第１除去工程および第２除去工程により形成することができる。
【００５８】
最後に、図１８に示すように、第１方向ｘに延びる複数の溝８６にダイシングブレード８７を厚さ方向ｚに向けて挿入させることにより、第１方向ｘに沿って素子連続体８１を切断する。本工程では、第２方向ｙに延びる複数の溝８６にもダイシングブレード８７を厚さ方向ｚに向けて挿入させることにより、第２方向ｙに沿って素子連続体８１を切断する。これにより、素子連続体８１は、複数の個片に分割される。なお、半導体素子Ａ１０の素子本体１０の第２側面１０Ｄは、ダイシングブレード８７による切断面である。
【００５９】
次に、半導体素子Ａ１０、および半導体素子Ａ１０の製造方法の作用効果について説明する。
【００６０】
半導体素子Ａ１０は、主面１０Ａ、および主面１０Ａにつながる第１側面１０Ｃを有する素子本体１０を備える。素子本体１０には、主面１０Ａと第１側面１０Ｃとの境界１０Ｆを跨ぎ、かつ主面１０Ａおよび第１側面１０Ｃの双方から凹む複数の陥入部１３が設けられている。複数の陥入部１３は、境界１０Ｆに沿って配列されている。半導体素子Ａ１０の製造にかかる溝８６を形成するための第１除去工程において、第１レーザ８４により素子連続体８１に設けられた複数の陥入部８１３の痕跡の一部が、複数の陥入部１３である。これにより、第１レーザ８４により素子本体１０に与えられる熱影響集中が緩和された状態となり、半導体素子Ａ１０の曲げ強度の低下を抑制することができる。
【００６１】
さらに、半導体素子Ａ１０の製造にかかる溝８６を形成するための第２除去工程において、複数の陥入部１３（複数の陥入部８１３）が第２レーザ８５により素子連続体８１および試験電極３２を除去する際のミシン目の働きをする。これにより、第２レーザ８５の出力を抑えることができるため、第２レーザ８５により素子本体１０に与えられる熱影響集中を緩和することができる。あわせて、素子本体１０にチッピングが発生することなく試験電極３２が第２レーザ８５により確実に分断されたものとなる。したがって、半導体素子Ａ１０によれば、試験電極３２の分断に伴う半導体素子Ａ１０の損傷を回避しつつ、半導体素子Ａ１０の曲げ強度の低下を抑制することが可能となる。
【００６２】
半導体素子Ａ１０は、素子本体１０の主面１０Ａを覆うパッシベーション膜２１を備える。パッシベーション膜２１には、パッシベーション膜２１の外縁から内方に向けて凹み、かつパッシベーション膜２１を厚さ方向ｚに貫通する複数の凹部２１１が設けられている。厚さ方向ｚに沿って視て、複数の凹部２１１は、複数の陥入部１３に個別に重なっている。複数の凹部２１１は、半導体素子Ａ１０の製造にかかる溝８６を形成するための第１除去工程において、第１レーザ８４によりパッシベーション膜８２に設けられた複数の貫通部８２１の痕跡の一部である。これにより、複数の凹部２１１が複数の陥入部１３に隣接するため、半導体素子Ａ１０において必要な領域にパッシベーション膜２１が設けられた構成となる。さらに、厚さ方向ｚに沿って視て、複数の凹部２１１が、複数の陥入部１３を個別に包含していることが好ましい。これにより、複数の凹部２１１が複数の陥入部１３に、より隣接した構成となる。
【００６３】
素子本体１０は、裏面１０Ｂにつながる第２側面１０Ｄを有する。厚さ方向ｚに沿って視て、第２側面１０Ｄは、第１側面１０Ｃよりも外方に位置する領域を含む。第２側面１０Ｄは、半導体素子Ａ１０の製造において、溝８６にダイシングブレード８７を厚さ方向ｚに挿入させることにより、素子連続体８１を切断する工程により現れる切断面である。これにより、ダイシングブレード８７が試験電極３２に接触することなく素子連続体８１が切断されたものとなる。
【００６４】
陥入部１３の厚さ方向ｚに対して直交する方向に沿った断面積は、素子本体１０の主面１０Ａから裏面１０Ｂにかけて徐々に小である。これにより、陥入部１３の形成に伴い素子本体１０に与えられる熱影響集中が、より緩和された状態となる。
【００６５】
複数の陥入部１３は、素子本体１０の半導体基板１１の内部に到達している。これにより、半導体素子Ａ１０の製造にかかる溝８６を形成するための第２除去工程において、第２レーザ８５の出力をより抑えることができる。
【００６６】
半導体素子Ａ１０の製造では、試験電極３２を分断しつつ素子連続体８１に溝８６を形成する工程と、溝８６にダイシングブレード８７を厚さ方向ｚに向けて挿入させることにより、素子連続体８１を切断する工程とを備える。これにより、ダイシングブレード８７により素子連続体８１を切断する際、ダイシングブレード８７が試験電極３２に接触しないため、半導体素子Ａ１０の素子本体１０にチッピングが発生することを防止できる。
【００６７】
半導体素子Ａ１０の製造にかかる溝８６を形成する工程は、第１除去工程および第２除去工程を含む。第１除去工程では、複数の第１円状領域８４Ａと、複数の第２円状領域８４Ｂとの各々に第１レーザ８４を照射する。第２除去工程では、帯状領域８５Ａに第２レーザ８５を照射する。本工程を採ることにより、半導体素子Ａ１０の素子本体１０に与えられる熱影響集中を緩和しつつ、試験電極３２を確実に分断することができる。
【００６８】
第１レーザ８４の出力は、第２レーザ８５の出力よりも小である。これにより、半導体素子Ａ１０の素子本体１０を構成する機能層１２への熱影響を抑制できる。また、溝８６を形成するための第１除去工程において、複数の第１円状領域８４Ａの各々の大きさはいずれも等しく、かつ複数の第２円状領域８４Ｂの各々の大きさはいずれも等しい。これにより、第１レーザ８４により素子本体１０に与えられる熱影響集中に偏りが生じることを防止できる。
【００６９】
〔第２実施形態〕
図２０〜図３０に基づき、本発明の第２実施形態にかかる半導体素子Ａ２０について説明する。これらの図において、先述した半導体素子Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【００７０】
半導体素子Ａ１０は、素子本体１０の構成と、複数の陥入部１３の構成とが、先述した半導体素子Ａ１０と異なる。
【００７１】
図１９、図２１および図２２に示すように、素子本体１０の第１側面１０Ｃは、第２方向ｙを向く一対の領域のみ含む。素子本体１０の第２側面１０Ｄは、第２方向ｙを向く一対の領域のみを含む。厚さ方向ｚに沿って視て、第２側面１０Ｄの一対の領域は、第１側面１０Ｃの一対の領域よりも外方に位置する。素子本体１０の中間面１０Ｅは、第１側面１０Ｃの一対の領域と、第２側面１０Ｄの一対の領域とにつながっている。このため、図１に示すように、半導体素子Ａ２０においては、厚さ方向ｚに沿って視て、厚さ方向ｚに対して直交する方向（第２方向ｙ）互いに離間した一対の領域を含む。
【００７２】
図１９、図２０および図２３に示すように、素子本体１０は、第３側面１０Ｇを有する。第３側面１０Ｇは、主面１０Ａと裏面１０Ｂの双方につながっている。第３側面１０Ｇは、第１方向ｘを向く一対の領域を含む。第３側面１０Ｇの各々の領域は、第２方向ｙの両端において第１側面１０Ｃ、第２側面１０Ｄおよび中間面１０Ｅのそれぞれ一対の領域につながっている。
【００７３】
図１９および図２１に示すように、複数の陥入部１３は、素子本体１０の主面１０Ａと、第１側面１０Ｃの一対の領域との境界１０Ｆを跨いでいる。半導体素子Ａ２０においては、複数の陥入部１３は、第２方向ｙに互いに離間した境界１０Ｆの二辺に沿って配列されている。
【００７４】
半導体素子Ａ２０の製造方法においては、第１方向ｘに延びる複数の溝８６を素子連続体８１に形成するものの、第２方向ｙに延びる複数の溝８６は素子連続体８１に形成しない。このため、素子連続体８１を複数の個片に分割する際は、第１方向ｘの切断においては溝８６にダイシングブレード８７を挿入させるものの、第２方向ｙの切断においてはダイシングブレード８７を素子連続体８１に直接的に接触させる。これは、半導体素子Ａ２０において、素子本体１０の主面１０Ａと第３側面１０Ｇとの境界に試験電極３２が隣接していないためである。このため、半導体素子Ａ２０の素子本体１０の第３側面１０Ｇは、第２側面１０Ｄと同じくダイシングブレード８７による切断面である。
【００７５】
次に、半導体素子Ａ２０の作用効果について説明する。
【００７６】
半導体素子Ａ２０は、主面１０Ａ、および主面１０Ａにつながる第１側面１０Ｃを有する素子本体１０を備える。素子本体１０には、主面１０Ａと第１側面１０Ｃとの境界１０Ｆを跨ぎ、かつ主面１０Ａおよび第１側面１０Ｃの双方から凹む複数の陥入部１３が設けられている。複数の陥入部１３は、境界１０Ｆに沿って配列されている。したがって、半導体素子Ａ２０によっても、試験電極３２の分断に伴う半導体素子Ａ２０の損傷を回避しつつ、半導体素子Ａ２０の曲げ強度の低下を抑制することが可能となる。
【００７７】
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【００７８】
Ａ１０，Ａ２０：半導体素子
１０：素子本体
１０Ａ：主面
１０Ｂ：裏面
１０Ｃ：第１側面
１０Ｄ：第２側面
１０Ｅ：中間面
１０Ｆ：境界
１０Ｇ：第３側面
１１：半導体基板
１２：機能層
１３：陥入部
１３１：欠片
２１：パッシベーション膜
２１１：凹部
３１：電極
３２：試験電極
３２Ａ：端面
４１：表面保護膜
４１１：開口
８１：素子連続体
８１Ａ：主面
８１Ｂ：裏面
８２：パッシベーション膜
８２１：貫通部
８３：表面保護膜
８３１：開口
８４：第１レーザ
８４Ａ：第１円状領域
８４Ｂ：第２円状領域
８５：第２レーザ
８５Ａ：帯状領域
８６：溝
８７：ダイシングブレード
Ｇ：間隔
Ｌ１，Ｌ２：照射寸法
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向
【図１】
2020077680.tif 000003
【図２】
2020077680.tif 000004
【図３】
2020077680.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2020077680.tif 000019
【図１８】
2020077680.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
2020077680.tif 000024
【図２３】
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