(57)【要約】      （修正有）【課題】メモリから読み取られたバイナリ信号を変換するための効率的なアプローチ及び装置を提供する。【解決手段】方法は、メモリから読み取られた第１のバイナリ信号を変換するための方法であって、第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語である場合には、第１のバイナリ信号が第２のバイナリ信号に変換され、第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語でない場合には、第１のバイナリ信号が所定の信号に変換され、所定の信号は、第２のバイナリ信号とは異なる。【選択図】なし【特許請求の範囲】
【請求項１】
メモリから読み取られた第１のバイナリ信号を変換するための方法であって、
・前記第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語である場合には、前記第１のバイナリ信号が第２のバイナリ信号に変換され、
・前記第１のバイナリ信号が前記ｎ者択ｋ符号の符号語または所定の符号語でない場合には、前記第１のバイナリ信号が所定の信号に変換され、
・前記所定の信号は、前記第２のバイナリ信号とは異なる、
方法。
【請求項２】
前記第１のバイナリ信号は、前記メモリのｎ個のメモリセルから読み出される、
請求項１記載の方法。
【請求項３】
前記メモリの１つのメモリセルは、２つ以上の状態をとることができる、
請求項２記載の方法。
【請求項４】
前記所定の信号は、以下の可能性、すなわち、
・所定のビットシーケンス、
・有効性信号、とりわけ有効性ビットを有する所定のビットシーケンス、
・前記第２のバイナリ信号と同じ個数の場所を有する所定のビットシーケンス、
のうちの少なくとも１つを含む、
請求項１から３までのいずれか１項記載の方法。
【請求項５】
・前記第１のバイナリ信号は、ｎ個のバイナリ値を有し、
・前記第２のバイナリ信号は、ｎ以下の個数のバイナリ値を有する、
請求項１から４までのいずれか１項記載の方法。
【請求項６】
前記第２のバイナリ信号または前記所定の信号は、ラッチの配列に保存され、
前記ラッチの個数は、前記第２のバイナリ信号のバイナリ値の個数に対応する、
請求項１から５までのいずれか１項記載の方法。
【請求項７】
・前記第１のバイナリ信号および前記第２のバイナリ信号は、それぞれｎ個のバイナリ値を有し、
・前記第１のバイナリ信号が前記ｎ者択ｋ符号の符号語または所定の符号語である場合には、前記第１のバイナリ信号が前記第２のバイナリ信号に変換され、前記第１のバイナリ信号と前記第２のバイナリ信号とは、同一である、
請求項１から６までのいずれか１項記載の方法。
【請求項８】
・１つのメモリの複数のメモリセルから、それぞれｎ個の状態が読み取られ、
・前記第１のバイナリ信号のｋ個の最速の状態、または（ｎ−ｋ）個の最速の状態が、時間領域において特定される、
請求項１から７までのまでのいずれか１項記載の方法。
【請求項９】
前記最速の状態は、０状態である、
請求項８記載の方法。
【請求項１０】
前記最速の状態に属していない残りの状態が、相応にセットされる、
請求項８または９記載の方法。
【請求項１１】
前記メモリは、以下のメモリ、すなわち、
・フローティングゲートセル、
・ＰＣＲＡＭ、
・ＲＲＡＭ、
・ＭＲＡＭ、
・ＭＯＮＯＳ型コンポーネント、
・ナノクリスタルセル、
・ＲＯＭ、
のうちの少なくとも１つを含む、
請求項１から１０までのいずれか１項記載の方法。
【請求項１２】
メモリから読み取られた第１のバイナリ信号を変換するための装置であって、
前記装置は、処理ユニットを含み、前記処理ユニットは、
・前記第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語である場合には、前記第１のバイナリ信号を第２のバイナリ信号に変換し、
・前記第１のバイナリ信号が前記ｎ者択ｋ符号の符号語または所定の符号語でない場合には、前記第１のバイナリ信号を所定の信号に変換する、
ように構成されており、
・前記所定の信号は、前記第２のバイナリ信号とは異なる、
装置。
【請求項１３】
前記装置は、ラッチの配列をさらに含み、
・前記第２のバイナリ信号または前記所定の信号は、ラッチの配列に保存され、前記ラッチの個数は、前記第２のバイナリ信号のバイナリ値の個数に対応する、
請求項１２記載の装置。
【請求項１４】
請求項１２または１３記載の装置を少なくとも１つ含む、システム。
【請求項１５】
請求項１から１１までのいずれか１項記載の方法のステップを実行するように構成されたプログラムコード部分を含む、デジタルコンピュータのメモリに直接的にロード可能な、コンピュータプログラム。
【請求項１６】
コンピュータが請求項１から１１までのいずれか１項記載の方法のステップを実行するように構成された、コンピュータによって実行可能な命令を含む、コンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリから読み取られたバイナリ信号の変換に関する。
【背景技術】
【０００２】
米国特許第９８０５７７１号明細書からは、メモリセルから読み取られた状態を評価し、これらの状態を時間領域に変換し、これに応じて、時間的により早期に到着した状態を、メモリセルを効率的に読み出すために利用することが公知である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
課題は、既存の解決策を改善し、とりわけ、メモリから読み取られたバイナリ信号を変換するための効率的なアプローチを提供することである。
【課題を解決するための手段】
【０００４】
上記の課題は、独立請求項に記載の特徴によって解決される。好ましい実施形態は、とりわけ従属請求項から見て取ることができる。
【０００５】
メモリから読み取られた第１のバイナリ信号を変換するための方法であって、
・第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語である場合には、第１のバイナリ信号が第２のバイナリ信号に変換され、
・第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語でない場合には、第１のバイナリ信号が所定の信号に変換され、
・所定の信号は、第２のバイナリ信号とは異なる、
方法が提案される。
【０００６】
変換は、例えば論理回路および／または表を用いて実装され得る。
【０００７】
とりわけ、１≦ｋ≦ｎが当てはまり得る。
【０００８】
好ましくは、ｎ者択ｋ符号のそれぞれの所定の符号語に対して１つの（別個の）第２のバイナリ信号が存在する。
【０００９】
例えば、誤りのない場合には、第１の信号は、ｎ者択ｋ符号の所定の符号語である。このようにして所定の符号語が検出されると、第１のバイナリ信号が、第２のバイナリ信号に変換される。
【００１０】
第１のバイナリ信号を、所定の信号に変換することができ、所定の信号は、（例えば、有効性ビットの形態の）有効性信号を含むことができる（所定の信号は、有効性信号でもあり得る）。したがって、有効性信号は、第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語ではないことを示すことができる。任意選択的に、このような有効性信号は、第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語であるので、第２のバイナリ信号が有効であることを示すこともできる。
【００１１】
第２の信号への変換が実施されるのではなく、その代わりに所定の信号が供給される場合については、複数の可能性が存在する。
・第１のバイナリ信号は、ｎ者択ｋ符号の符号語であるが、正にこの符号語に対して、適した第２のバイナリ信号が存在しない場合。
・第１のバイナリ信号が、ｎ者択ｋ符号の符号語ではない場合。
【００１２】
ｎ者択ｋ符号の符号語の量が、第２の信号によって可能となる値組み合わせの量よりも多いケースも、これによってカバーされている。例えば、６者択３符号は、２０通りの符号語を含み、この２０通りの符号語を、変換によって４個のビットへと、ひいては１６通りの可能な値へとマッピングすることもでき、なお、このことは、４つの符号語を未使用のままにし、これらの４つの符号語を上記の規則に従って所定の信号に変換することによって実施される。
【００１３】
ここで、「符号語」という用語が、所定の符号によるビットの有効な割り当て意味することに留意すべきである。したがって、符号語は、符号の特性を満たすものである。このことは、それぞれ異なる符号のそれぞれ異なる符号語にも、相応に当てはまる。
【００１４】
以下では、時間領域において状態がどのように特定されるかについてさらに説明する。補足的に、これに関して米国特許第９８０５７７１号明細書を参照してもよい。検出されるべき変数を時間領域に変換することにより、個々の状態が時間的に順次に発生する。例えば０状態は、１状態よりも前に発生する（０状態および１状態という名称は、説明のために例示的に選択されたものである）。したがって、ｋ個の０状態の到着後、ｎ個の状態の特定を終了することができ、そして、ｎ−ｋ個の残りの状態に値１を対応付けることができる（１状態が特定されるまで待つ必要はない。なぜなら、ｎ者択ｋ符号に基づいて、ｋ個の０状態と、（ｎ−ｋ）個の１状態が存在するからである）。
【００１５】
１つの発展形態によれば、第１のバイナリ信号は、メモリのｎ個のメモリセルから読み出される。
【００１６】
１つの発展形態によれば、メモリの１つのメモリセルは、２つ以上の状態をとることができる。
【００１７】
１つの発展形態によれば、所定の信号は、以下の可能性、すなわち、
・所定のビットシーケンス、
・有効性信号、とりわけ有効性ビットを有する所定のビットシーケンス、
・第２のバイナリ信号と同じ個数の場所を有する所定のビットシーケンス、
のうちの少なくとも１つを含む。
【００１８】
ここで、有効性信号が、バイナリ信号またはアナログ信号であり得ること、または少なくとも１つのバイナリ信号および／または少なくとも１つのアナログ信号を含み得ることに留意すべきである。
【００１９】
１つの発展形態によれば、
・第１のバイナリ信号は、ｎ個のバイナリ値を有し、
・第２のバイナリ信号は、ｎ以下の個数のバイナリ値を有する。
【００２０】
１つの発展形態によれば、第２のバイナリ信号または所定の信号は、ラッチの配列に保存され、ラッチの個数は、第２のバイナリ信号のバイナリ値の個数に対応する。
【００２１】
例えば、ラッチを凍結するための信号（ラッチのホールド信号）は、唯一このラッチのデータ入力部に印加された値からのみ、決定され得る。したがって、ラッチは、顕著な遅延なしに直接的に反応して、自身のデータ入力部に印加された信号を凍結することができる。
【００２２】
１つの発展形態によれば、
・第１のバイナリ信号および第２のバイナリ信号は、それぞれｎ個のバイナリ値を有し、
・第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語である場合には、第１のバイナリ信号が第２のバイナリ信号に変換され、なお、第１のバイナリ信号と第２のバイナリ信号とは、同一である。
【００２３】
１つの発展形態によれば、
・１つのメモリの複数のメモリセルから、それぞれｎ個の状態が読み取られ、
・第１のバイナリ信号のｋ個の最速の状態、または（ｎ−ｋ）個の最速の状態が、時間領域において特定される。
【００２４】
１つの発展形態によれば、最速の状態は、０状態である。
【００２５】
これに代えて、それぞれの状態に物理的な規則が対応付けられていることに基づき、最速の状態を、１状態としてもよい。
【００２６】
１つの発展形態によれば、最速の状態に属していない残りの状態が、相応にセットされる。
【００２７】
最速の状態が０状態である場合には、ｋ番目の０状態が特定された後、まだ対応付けが行われていない（ｎ−ｋ）個の状態を、１状態としてセットすることができる。
【００２８】
１つの発展形態によれば、
メモリは、以下のメモリ、すなわち、
・フローティングゲートセル、
・ＰＣＲＡＭ、
・ＲＲＡＭ、
・ＭＲＡＭ、
・ＭＯＮＯＳ型コンポーネント、
・ナノクリスタルセル、
・ＲＯＭ、
のうちの少なくとも１つを含む。
【００２９】
メモリから読み取られた第１のバイナリ信号を変換するための装置であって、当該装置は、処理ユニットを含み、処理ユニットは、
・第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語である場合には、第１のバイナリ信号を第２のバイナリ信号に変換し、
・第１のバイナリ信号がｎ者択ｋ符号の符号語または所定の符号語でない場合には、第１のバイナリ信号を所定の信号に変換する
ように構成されており、
・所定の信号は、第２のバイナリ信号とは異なる、
装置も提案される。
【００３０】
１つの発展形態によれば、本方法は、メモリと、システムバスに結合された誤り処理と、の間に機能的に配置されている処理ユニットによって実行される。
【００３１】
処理ユニットは、ソフトウェア、ハードウェア、または混合形式（ファームウェア）を含み得る。
【００３２】
本装置は、１つのコンポーネントに構成されてもよいし、または複数のコンポーネントに分散されて構成されてもよい。処理ユニットは、誤り処理を含んでもよいし、または誤り処理とは別個に構成されてもよい。メモリは、本装置の一部として構成されてもよいし、または本装置とは別個に構成されてもよい。
【００３３】
本明細書に記載される処理ユニットを、とりわけプロセッサユニットとして、かつ／または少なくとも部分的にハードワイヤードのまたは論理的な回路配置として構成することができ、これらのプロセッサユニットおよび／または回路配置は、例えば本方法が、本明細書に記載されているように実行可能となるように構成されている。上記の処理ユニットは、対応する所要の周辺機器（メモリ、入出力インターフェース、入出力機器など）を有する任意の種類のプロセッサまたは計算機もしくはコンピュータであり得るか、またはこれらを含み得る。
【００３４】
方法に関する上記の説明は、装置に関しても相応に当てはまる。
【００３５】
１つの発展形態によれば、装置は、ラッチの配列をさらに含み、
・第２のバイナリ信号または所定の信号は、ラッチの配列に保存され、ラッチの個数は、第２のバイナリ信号のバイナリ値の個数に対応する。
【００３６】
本明細書に記載された装置を少なくとも１つ含む、システムも提示される。
【００３７】
さらに、本明細書に記載された方法のステップを実行するように構成されたプログラムコード部分を含む、デジタルコンピュータのメモリに直接的にロード可能な、コンピュータプログラム製品が提案される。
【００３８】
コンピュータが本明細書に記載された方法のステップを実行するように構成された、コンピュータによって実行可能な命令を含む、コンピュータ可読記憶媒体も提示される。
【００３９】
上述した特性、特徴、および利点、ならびにこれらを達成する手法は、実施例の以下の概略的な説明に関連してさらに説明され、これらの実施例は、図面に関連してより詳細に説明される。同一または同等の要素には、見やすくするために同じ参照符号が付されている場合がある。
【図面の簡単な説明】
【００４０】
【図１】メモリセルのセル抵抗に関する２つの（度数）分布を含む例示的な線図である。
【図２】２０個のそれぞれ異なる状態が、６つのメモリセルＣｅｌｌ０〜Ｃｅｌｌ５に基づいてどのように表されるかを説明する表である。
【図３Ａ】図１に基づく例示的な線図であり、ここでは図１とは異なり、合計６つのメモリセルの抵抗値Ｒｃｅｌｌが示されており、３つのメモリセルは、低抵抗状態（ＬＲＳ）を有し、３つのメモリセルは、高抵抗状態（ＨＲＳ）を有する。
【図３Ｂ】時間領域への変換後の、図３Ａに基づく例示的な線図である。
【図４】メモリセルからの状態「０」および「１」の時間的な測定を例示的に説明する線図である。
【図５】ｎ者択ｋ符号のｋ個の最速の状態（ビット）を検出するための例示的な回路配置を示す図である。
【図６】６者択３符号の３つの最速の０状態を決定するための、論理回路としての図５のブロック５０１の例示的な実装を示す図である。
【図７】いわゆる「事前論理」の例示的な実装を示す図である。
【図８】図７に示される事前論理に印加された入力信号と、この事前論理によって供給される出力信号と、の間の依存関係を説明する２つの概略線図である。
【図９】測定増幅器によって供給された値が２つの事前論理に供給される例を示す図である。
【図１０】図７に示された事前論理に代わる実施形態を示す図である。
【図１１】複数の異なるメモリに関する例示的なシステム実装を示す図である。
【図１２】メモリセルの抵抗値Ｒｃｅｌｌの軸上に３つの異なる分布を有する例示的な線図であり、それぞれの分布は、個々のメモリセルの状態を表す。
【図１３】６つのメモリセルの例示的な割り当てを示す図であり、それぞれのメモリセルは、状態Ａ，ＢまたはＣのうちの１つを有することができる。
【図１４】それぞれ２つの同一の状態Ａ，ＢおよびＣを、どのようにして６つのメモリセルに分配することができるかの、２６＝６４通りの可能な組み合わせを示す表である。
【発明を実施するための形態】
【００４１】
ＭＲＡＭ、ＲＲＡＭ、またはＰＣＲＡＭのような新しいメモリ技術を使用することによってコスト的な利点が得られ、ＣＭＯＳ製造プロセスに関する互換性が改善される。
【００４２】
しかしながら、個々の状態の間の、例えば０状態と１状態との間の小さな読み出しウィンドウを用いて、何とか上手く対処することが課題となっている。
【００４３】
図１は、メモリセルのセル抵抗に関する２つの（度数）分布１０１および１０２を含む例示的な線図を示し、これら２つの（度数）分布１０１と１０２との間には、読み出しウィンドウ１０３が配置されている。分布１０１は、例えば高抵抗状態（ＨＲＳ：“High Resistive State”）を示し、相応にして、分布１０２は、例えば低抵抗状態（ＬＲＳ：“Low Resistive State”）を示す。例えば、ＨＲＳ状態に論理「１」を対応付けることができ、ＬＲＳ状態に論理「０」を対応付けることができる。読み出しウィンドウ１０３は、基準値Ｒｒｅｆを中心として配置されている。
【００４４】
２つの分布１０１と１０２とを分離するために基準値Ｒｒｅｆを配置することは、分布１０１の状態と分布１０２の状態とを区別するための高信頼性および高堅牢性に鑑みて、問題である。その理由は、一方では、これらの分布の間にある利用可能な読み出しウィンドウを、区別のために論理１と論理０とに分割しなければならないからである。他方では、ＨＲＳとＬＳＲとを一義的に区別することは、経年変化および／または温度影響によってメモリが自身の特性を変化させることにより、さらに困難になる。すなわち、これによって、例えば、読み出しウィンドウ１０３のサイズおよび／または位置が変化してしまう可能性がある。これによって、分布１０１と１０２とが近似してしまうか、またはそれどころか、重複してしまう可能性もある。
【００４５】
この問題を軽減するために、相補的なメモリセルを使用することができる。例えば、２つ以上の相補的なメモリセルを使用することができる。相補的なメモリセルを使用する場合には、１つのデータビットが（少なくとも）２つの物理的なメモリセルによって表され、これらの（少なくとも）２つの物理的なメモリは、誤りのない場合に相補的な状態を有する。例えば、１つの論理データビットを表すために２つの相補的なメモリセルＡ１およびＡ２が使用される場合には、以下のことが当てはまり得る。
・相補的なメモリセルＡ１およびＡ２に関してＡ１＝０かつＡ２＝１が当てはまる場合には、論理値「０」が存在する。
・相補的なメモリセルＡ１およびＡ２に関してＡ１＝１かつＡ２＝０が当てはまる場合には、論理値「１」が存在する。
【００４６】
したがって、誤りのない場合には、２つのメモリセルＡ１およびＡ２が常に相補的な値を有する。すなわち、メモリセルＡ１が値０をとる場合には、メモリセルＡ２が値１をとり、その逆もまた同様である。
【００４７】
相補的なメモリセルを、例えば、任意のｎ者択ｋ符号（k-out-of-n code）のために使用することができる。ここで説明する実施例は、６者択３符号（3-out-of-6 code）に基づく例示的な変換について記載したものである。６者択３符号の１つの符号語は、６つのビット（メモリセルの物理的な状態に対応する）を有し、そのうちの３つのビットは、常に値０または値１を有し、残りの３つのメモリセルは、これに対して相補的な値を有する。
【００４８】
例えば、６つの物理的なメモリセルを設けることができ、これらの６つの物理的なメモリセルは、例えば４つのビットを符号化するために相補的なアプローチによって利用される。
【００４９】
図２は、２０個のそれぞれ異なる状態が、６つのメモリセルＣｅｌｌ０〜Ｃｅｌｌ５に基づいてどのように表されるかを説明する表を示す。それぞれのメモリセルは、高抵抗状態（ＨＲＳ）または低抵抗状態（ＬＲＳ）をとることができる。それぞれの状態は、これら６つのメモリセルＣｅｌｌ０〜Ｃｅｌｌ５の値割り当てに対応し、かつ６者択３符号の１つの符号語にも対応する。
【００５０】
一般的に、ｎ者択ｋ符号の場合には、ｋ個の第１の値と、（ｎ−ｋ）個の第２の値とをそれぞれ有する
【数１】
2020155197.tif 000002
通りの符号語が存在するということが当てはまる。
【数２】
2020155197.tif 000003
が当てはまり、したがって、６者択３符号の場合には、
【数３】
2020155197.tif 000004
が当てはまる。
【００５１】
したがって、６者択３符号の場合には、合計２０通りの符号語が存在し、この際、３つのビットが第１の値を有し、他の３つのビットが第２の値を有する。これらの符号語を、例えば２４＝１６通りの状態をマッピングするため（すなわち、４つのビットを符号化するため）に利用することができ、このために、２０通りの符号語のうちの４通りの符号語は、未使用のままにされる。
【００５２】
図３Ａは、図１に基づく例示的な線図を示し、ここでは図１とは異なり、合計６つのメモリセルの抵抗値Ｒｃｅｌｌが示されており、３つのメモリセルは、低抵抗状態（ＬＲＳ）を有し、３つのメモリセルは、高抵抗状態（ＨＲＳ）を有する。図１と同様に、横軸がそれぞれのセルの抵抗値Ｒｃｅｌｌを示す。
【００５３】
図３Ｂは、図３Ａに基づく例示的な線図を示し、ここでは図３Ａとは異なり、時間領域への変換後であり、横軸が時間ｔｃｅｌｌを示す。したがって、メモリセルの個々の状態を、時間に依存して特定することができる。
【００５４】
例えば、０状態（例えばＬＲＳ）は、１状態（例えばＨＲＳ）よりも高速に測定され得る。すなわち、上記の６者択３符号の例によって０状態が３回特定された場合、誤りのない場合には、３番目の０状態が特定されたときには既に、まだ特定されていない残りの３つの状態が１状態であるはずである、ということが確定する。したがって、既に早期の時点で、ただ３つの比較的高速な０状態が特定されるとすぐに符号語を特定することが可能となる。比較的緩慢な１状態が到着するのを待つ必要はない。
【００５５】
ここでは例示的に、０状態が、平均して１状態よりも前に特定され得るということが前提となっていることに留意すべきである。基本的に、第１の状態を第２の状態よりも高速に特定することができれば十分である。
【００５６】
３つの最速の０状態を特定するための例示的な実施形態は、例えば、米国特許第９８０５７７１号明細書に記載されている。同明細書には、論理によって決定されたホールド信号から開始して、どのようにして多数のラッチ（例えば、ラッチは、Ｄフリップフロップとして実装され得る。https：//de.wikipedia.org/wiki/Latchを参照）をホールドするか、またはどのようにしてこれらのラッチの状態を凍結させるかも、詳細に記載されている。ラッチを凍結させるこのメカニズムを、本明細書の実装のためにも実現することができる。
【００５７】
図４は、状態「０」および「１」の時間的な測定を例示的に説明する線図を示す。それぞれのメモリセル４０１〜４０６は、これら２つの状態のうちの一方を表す。図４に示される例では、メモリセルの以下の割り当てが、例示的に適用される。
・メモリセル４０１：状態「１」、
・メモリセル４０２：状態「０」、
・メモリセル４０３：状態「１」、
・メモリセル４０４：状態「０」、
・メモリセル４０５：状態「０」、
・メモリセル４０６：状態「１」。
【００５８】
既に説明したように、０状態は、例えば分布１０２による低抵抗値（ＬＲＳ）に対応し、１状態は、分布１０１による高抵抗値（ＨＲＳ）に対応する。時間領域に変換することにより、ＬＲＳ「０」を、ＨＲＳ「１」よりも早期に特定することが可能となる。
【００５９】
（値０を有する）０状態にあるメモリセルは、（値１を有する）１状態にあるメモリセルよりも低い抵抗値を有し、したがって、値０を有するメモリセルを通ってより大きな電流が流れることとなる。この電流が静電容量によって経時的に積分されると、電圧が生じる。この電圧は、時間の経過とともに急峻に上昇し、メモリセルが値１を有する場合であって、かつ相応にして高抵抗である場合（であって、ひいては、電圧が同じ場合に、流れる電流がより小さい場合）よりも、格段により早期に所定のしきい値に到達する。このことから、値０を有するメモリセルを、値１を有するメモリセルよりも時間的により早期に特定することが可能であるということが分かる。
【００６０】
もちろん、１状態にあるメモリセルが、０状態にあるメモリセルよりも低い抵抗値を有するようにしてもよい。その場合には、１状態の方がより早期に到達し、相応にして説明が逆になるであろう。明確にするために、以下では、０状態にあるメモリセルの方がより低い抵抗値を有すると仮定する。
【００６１】
図４で選択された表現は、この意味において徒競走のアナロジーを使用しており、最低の抵抗値（ひいては、電圧（＝経時的に積分された電流）の最大の勾配）を有するメモリセルが、一着としてゴール４０７に到達する。
【００６２】
相応にして、時点ｔ＝ｔ０（「スタート」）に、測定が開始され、時点ｔ＝ｔ１（「ゴール」）には既に、最初の３つのメモリセル４０４，４０２，および４０５の０状態を特定することが可能である。他のメモリセル４０１，４０３，および４０６は、まだゴールに到着していない。すなわち、上述した積分による電圧しきい値に、まだ到達していない。
【００６３】
測定時には、複数のメモリセルが、どのような時間的シーケンスでゴール（すなわち、電流の積分時のしきい値）に到着したかが判明している。すなわち、本実施例では、まず始めにメモリセル４０４、次にメモリセル４０２、そして最後にメモリセル４０５である。
【００６４】
６者択３符号のこの例では、６つのメモリセルのうちの正確に３個が０状態を有し、残りの３つのメモリセルが１状態を有する。０状態は、１状態よりも早期に特定され得るので、３番目の（つまり最後の）０状態を特定することができたらすぐに、測定を終了することが可能である。このことは、０状態が実際に１状態よりも早期に特定され得るという前提のもとに当てはまる。
【００６５】
したがって、ゴール４０７は、メモリセル４０１〜４０６の可能な状態を、２つの領域に、すなわち１状態のための領域４０８と、０状態のための領域４０９とに区分する。すなわち、１状態を有するメモリセルが所定の電圧しきい値に到達するまでには、格段により多くの時間が必要となろう。これらのメモリセル（図４の例では、メモリセル４０１，４０３，および４０６）は、既に３つの０状態を特定することができた時点ｔ１では、まだゴール４０７に到着していない。この時点ｔ１で、３番目の０状態を特定することができた。この時点ｔ１は、測定を終了することができる時点であって、かつメモリセルに接続された測定増幅器によって状態を凍結することができる時点でもある。この例では、凍結後、３つのメモリセル４０４，４０２，および４０５の０状態が存在する。残りの３つのメモリセル４０１，４０３，および４０６の状態は、それぞれ１にセットされている。
【００６６】
以上をまとめると、すなわち、最初の３つの状態「０」が存在するとすぐに、符号語を特定することが可能である。図４に示される例では、時間ｔ１に、符号語１０１００１（ＬＳＢは、メモリセル４０６に対応する）を特定することが可能である。
【００６７】
以下では、複数の異なるｎ者択ｋ符号を組み合わせて、これによって追加的な状態を作成することが提案され、これによって例えば、ｍ個のビットによって表現することができる合計２ｍ通りの状態を実現することができ、有利には、ｍがｎより小さい、ことが当てはまる。
【００６８】
第１の例
例えば、以下のｎ者択ｋ符号を組み合わせることが提案される（ｎ者択ｋ符号のための表記として、
【数４】
2020155197.tif 000005
も使用される）。
【数５】
2020155197.tif 000006
【００６９】
したがって、合計して
２０＋６＋６＝３２＝２５
通りの符号語が得られ、これらの符号語を、ｍ＝５つのビットによって表現することが可能である。この場合には、複数の異なる符号の符号語を、互いに効率的に区別可能にする必要がある。すなわち、
【数６】
2020155197.tif 000007
が存在するかどうかを、効率的に特定可能にすべきである。したがって、換言すれば、ｍ個のビットによって表現することができる２ｍ通りの状態をできるだけ全て利用するために、複数の異なるｎ者択ｋ符号（１つの符号につき、それぞれ異なるｋの値が使用される）を組み合わせることが可能である。
【００７０】
第２の例
別の例では、以下のｎ者択ｋ符号が組み合わせられる。
【数７】
2020155197.tif 000008
【００７１】
したがって、合計して
７０＋２８＋２８＋１＋１＝１２８＝２７
通りの符号語が得られ、これらの符号語を、ｍ＝７個のビットによって表現することが可能である。この例でも再び、ｎ＞ｍ（８＞７）が当てはまる。
【００７２】
以下では、
【数８】
2020155197.tif 000009
が組み合わされる第１の例を仮定する。
【００７３】
図５は、ｎ者択ｋ符号のｋ個の最速の状態（ビット）を検出するための例示的な回路配置を示す（ここでは、例えばｋ＝３およびｎ＝６が当てはまる）。
【００７４】
ブロック５０１は、関連する論理回路を含み、これについては以下でより詳細に説明する。例えば、ブロック５０１には、ｋ個の最速の０状態の識別を可能にする任意の論理回路を収容することができる。図６は、このような論理回路を用いて、ｋ個の最速の０状態が発生した時点に、どのようにして全ての状態を凍結し、ひいては登録することができるかを説明している。
【００７５】
測定増幅器ＳＡ０〜ＳＡ５は、メモリのメモリセルの状態Ｓ０〜Ｓ５を供給する。これらの状態は、（例えば、Ｄフリップフロップとして実現される）ラッチ５０５〜５１０を介してブロック５０１に供給される。ブロック５０１において、ｋ個の最速の０状態が検出され、次いで、接続部５０２を介してラッチ５０５〜５１０の状態が凍結（「ラッチ」）される。
【００７６】
ブロック５０１において、ラッチ５０５〜５１０に対するホールド信号（凍結信号）が形成され、これらのラッチ５０５〜５１０のホールド信号を入力するための入力部に供給される。例えば、ホールド信号が値１をとると、ラッチの状態が凍結される。
【００７７】
すなわち、接続部５０２を介してブロック５０１の出力信号が０から１に切り替わるとすぐに、ｋ個の最速の０状態が検出され、ラッチ５０５〜５１０は、各自が供給する出力信号がこれ以上変化しないようにホールドされる。すなわち、この「凍結」時点には、ラッチ５０５〜５１０の出力部にｋ個の最速の０状態が印加されている。ラッチ５０５〜５１０の出力部において、ビットＢ０〜Ｂ５の形態の状態をタップして、さらに処理および／または保存することができる。
【００７８】
図６は、論理回路としてのブロック５０１の例示的な実装を示す。ここでは例示的に、６者択３符号の３つの最速の０状態が特定される。出力信号６０１は、これら３つの最速の０状態が特定されるとすぐに０から１に変化する。
【００７９】
出力信号６０１は、ラッチ５０５〜５１０のホールド信号として使用され、メモリセルの６つの状態Ｓ０〜Ｓ５に基づいて決定される。この場合、それぞれの状態は、メモリセルのための信号として測定増幅器（センスアンプ）ＳＡ０〜ＳＡ５によって供給され、これらの測定増幅器ＳＡ０〜ＳＡ５は、例えば、初期時には値「１」をとる。したがって、状態Ｓ０〜Ｓ５は、６つのメモリセルの信号（０または１）に対応する。
【００８０】
状態Ｓ０〜Ｓ５は、バイナリ値の形態で供給される。
【００８１】
６者択３符号の場合には、３番目の０状態が到着した後、残りの状態は、値１を有していると結論付けることができる。上記の例によれば、図６の回路は、３つの最速のビットを検出するための論理を示し、これら３つの最速のビットは、−上述したように−０状態である（すなわち、値０を有する）。出力信号６０１が値１を有する場合には、これにより、測定増幅器の出力部において値０が３回検出されたことが示される。
【００８２】
このために図６の回路は、例示的にＮＯＲゲートを使用する。入力部には複数のＮＯＲゲートが設けられており、それぞれのＮＯＲゲートは、３つの入力部と１つの出力部とを有する。それぞれの符号語に関して、６つの状態Ｓ０〜Ｓ５のうちの３個は、常に値０を有しており、すなわち、可能な符号語は、２０通りの組み合わせを供給し、この２０通りの組み合わせでは、状態Ｓ０〜Ｓ５から選択された正確に３つの状態が０である。上記の組み合わせは、合計２０個のＮＯＲゲート６０２〜６０５の入力部の割り当てに対応する（見やすくするために、２０個のＮＯＲゲート全てが図示されているわけではなく、選択された４つのＮＯＲゲートだけが図示されている）。
【００８３】
したがって、例えば、ＮＯＲゲート６０２の入力部は、状態Ｓ０，Ｓ１，およびＳ２に接続されている。相応にして、ＮＯＲゲート６０３の入力部は、状態Ｓ０，Ｓ１，およびＳ３に接続されている。最後に、ＮＯＲゲート６０４の入力部は、状態Ｓ２，Ｓ４，およびＳ５に接続されている。ＮＯＲゲート６０５の入力部は、状態Ｓ３，Ｓ４，およびＳ５に接続されている。
【００８４】
したがって、これらのＮＯＲゲート６０２〜６０５の各々は、各自の全ての入力部が値０を有する場合にのみ、各自の出力部に値１が印加される。
【００８５】
（それぞれ４つの入力部を有する）５つのＮＯＲゲート６０６〜６０７と、（５つの入力部を有する）１つのＮＡＮＤゲート６０８と、を含む、後続の例示的な実装は、全てのＮＯＲゲート６０２〜６０５の出力部と、出力信号６０１とのＯＲ結合に対応する。
【００８６】
したがって、図６では例えば、ＮＯＲゲート６０２〜６０５のうちの１つのＮＯＲゲートのそれぞれの出力部は、後続のＮＯＲゲート６０６〜６０７のうちの１つのＮＯＲゲートの入力部に接続されている。ＮＯＲゲート６０６〜６０７の出力部は、ＮＡＮＤゲート６０８の入力部に接続されている。
【００８７】
３つの最速のビットが検出された場合には、出力信号６０１は、値１を有する。３つの最速のビットがまだ検出されていない場合には、ＮＯＲゲート６０２〜６０５の全ての出力信号は、値０を有し、ＮＯＲゲート６０６〜６０７の出力部は、全て１であり、出力信号６０１は、値０を有する。しかしながら、６つの可能な状態Ｓ０〜Ｓ５うちの３個において値０が印加されるとすぐに、各自の入力部において正確にこの３通りの組み合わせをマッピングしている該当するＮＯＲゲート６０２〜６０５が、各自の出力部において０から１に切り替わり、これによって、該当するＮＯＲゲート６０６〜６０７の出力部も、１から０に切り替わり、これによって、ＮＡＮＤゲート６０８の出力信号６０１が、０から１に反転する。
【００８８】
一般的に、ｋ個の最速の０状態の識別は、第１のレベルにおいてｎ者択ｋ通りの可能な組み合わせに対応する個数のＮＯＲゲートを有する回路を使用して、実施することが可能である。それぞれのＮＯＲゲートは、ｋ個の入力部を有し、それぞれのＮＯＲゲートは、各自の入力部において、ｋ個の０状態が発生し得るｎ者択ｎ通りの可能な組み合わせのうちの１つをマッピングする。次いで、ＮＯＲゲートの出力部は、出力信号に論理的にＯＲ結合される。例えば、この論理的なＯＲ結合は、図６に示されるようにＮＯＲゲートとＮＡＮＤゲートとを２段階で使用することによって実現することができる。出力信号は、値１によって、ｋ個の０状態が存在することを示す。出力信号が値０を有する場合には、少なくともｋ個の状態は、まだ発生していない。
【００８９】
ｋ１，ｋ２などの、それぞれ異なる個数の０状態を特定するために、このような論理回路を複数個使用することができる。それぞれの論理回路の出力信号が値１を有するたびに、これらの０状態が登録される。このようにして、どのｋ１，ｋ２などの個数の０状態が発生しているか、または発生したかを特定することができる。
【００９０】
すなわち、上記の例によれば、３つの最速のビットと、（１つの）最速のビットと、５つの最速のビットとが検出される。このために、上述した図５および６の、それぞれ１つの回路配置を使用することができる。
【００９１】
図５のラッチ５０５〜５１０の状態は、ブロック５０１の出力信号５０２が値１をとった後、凍結される。出力信号５０２は、時点ｔにラッチ５０５〜５１０の入力部に最速の３つのゼロが印加された後、時間遅延Δｔを伴って値１をとる。
【００９２】
組み合わせ回路が、例えば、図６のように実装される場合には、この遅延Δｔは、論理ゲートのゲート実行時間によって決定されている。
【００９３】
ラッチ５０５〜５１０の３つの入力部に３つの最速のゼロが印加される時点ｔと比較して、ラッチ５０５〜５１０の入力部に印加される値の凍結は、時点ｔ＋Δｔにおいてようやく実施される。
【００９４】
ここで、時点ｔ＋Δｔにラッチ５０５〜５１０の入力部の１つに別のゼロ、例えば４番目のゼロが印加されると、不利なことにこの４番目のゼロも、これらのラッチのうちの１つに保存される。これによって結果的に、６者択３符号の符号語が、誤って保存されなくなる。
【００９５】
したがって、特定の条件下では、時間遅延Δｔのせいで最初の３つのゼロと、最初の４つのゼロとを区別することが不可能となってしまう。
【００９６】
以下に、区別可能性の改善を可能にする例を示す。
【００９７】
図７は、測定増幅器ＳＡ０〜ＳＡ５の出力部に直接的に接続される回路７０１による、いわゆる「事前論理」の例示的な実装を示す。
【００９８】
このために回路７０１は、とりわけ、この例では、自身の入力部にも６者択３符号の符号語が印加されている場合にのみ、自身の出力部において６者択３符号の符号語を供給するような、組み合わせ論理回路を含む。これに対して、回路７０１の入力部に６者択３符号の符号語が印加されていない場合には、回路７０１は、自身の出力部において、６者択３符号の符号語ではない所定の信号を（例えば、所定のビットシーケンスとして）に供給する。この所定の信号は、例えば、「００００００」である。
【００９９】
このアプローチは、３番目に最速の０値に引き続き、非常に短い遅延を伴ってさらなる０値が生じた場合であっても、回路７０１に基づいて最速の３つの０値を検出することが可能となるという利点を有する。回路７０１の入力部のうちの１つに４番目の０値が印加されると、回路７０１によって値０・・・０が出力されるのである。
【０１００】
このアプローチは、回路７０１に基づいて最速の３つの０値を（ほぼ）遅延なしに検出することが可能となるという利点を有する。回路７０１の出力信号は、この例では、次の条件のうちの１つが当てはまる場合に「００００００」となる。
・４つ以上の１値が存在する（３つ未満の０値が存在する）、
・４つ以上の０値が存在する（つまり、３つ未満の１値が存在する）。
【０１０１】
相応にして、後置接続されたラッチ７１０〜７１５は、回路７０１によって供給された信号に従って、各自の出力部においてビットＢ０〜Ｂ５を供給する。
【０１０２】
図８は、回路７０１の入力信号８０１と出力信号８０２との間の依存関係を説明する２つの概略線図を示す。出力信号８０２は、回路７０１の端子Ａ０〜Ａ５に印加され、入力信号８０１は、測定増幅器ＳＡ０〜ＳＡ５によって供給される。
【０１０３】
例示的に、測定増幅器ＳＡ０〜ＳＡ５は、ｔ１〜ｔ７の時間的シーケンスで以下の値を供給する。
【表１】
2020155197.tif 000010
【０１０４】
したがって、この例では初期時に決定論的に規定されている１値が、徐々に値０に反転する。期間８０３の間に、６者択３符号のある１つの符号語、すなわち値１０１１００（Ａ５・・・Ａ０の順序で）が、出力信号として端子Ａ０〜Ａ５に印加される。他の全ての値に関して、出力信号は、００００００である。回路７０１は、ＤＮＦ論理（以下を参照）を有することができ、このＤＮＦ論理は、測定増幅器ＳＡ０〜ＳＡ５から到来した入力信号を、相応に端子Ａ０〜Ａ５に対応付けるものである。このために回路７０１は、複数の論理ゲートを有することができるか、または１つの対応表（ルックアップテーブル）を有することができる。
【０１０５】
ラッチ７１０〜７１５を配置することにより、この例では、端子Ａ０〜Ａ５において例示的に１値として出力される３つの最速の０状態が、読み取りプロセスの間、ビットＢ０〜Ｂ５として永続的に供給されることが保証される。
【０１０６】
入力信号８０１は、読み取りアクセスされる、例えば６つのメモリセルを有するメモリ領域の入力信号であることに留意すべきである。例えば期間８０４を必要とする読み取りプロセスの後、ラッチ７１０〜７１５は、再びリセットされ、これによって、新しい読み取りプロセスを実行することが可能となる。
【０１０７】
相応にして、複数の事前論理回路を設けることができ、これら複数の事前論理回路は、同じ１つのメモリセルに対して並列に読み取りアクセスして、それぞれ異なる符号語を検出する。
【０１０８】
図１２は、図３Ａに基づいて、メモリセルの抵抗値Ｒｃｅｌｌの軸上に３つの異なる分布１２０１，１２０２，および１２０３を有する例示的な線図を示し、それぞれの分布は、個々のメモリセルの状態を表す。したがって、図１２の例では、３つの可能な状態Ａ，ＢおよびＣが生じる。したがって、すなわち、ある１つのメモリセルの読み取りプロセスの後、このメモリセルが状態Ａ，ＢまたはＣにあるかどうかを特定することができる。したがって、例えば、６つのメモリセルが読み取られる場合には、任意のシーケンスの６つのこのような状態が生じる。
【０１０９】
すなわち、この限りにおいて図１２は、図３Ａとは異なり、メモリセル１つ当たり３つ以上の状態を区別することができるように拡張された形態を示している。
【０１１０】
相応にして、このアプローチを、メモリセル１つ当たり４つ以上の状態へと拡張することができる。
【０１１１】
図９は、測定増幅器ＳＡ０〜ＳＡ５によって供給されたそれぞれの値が、３つの状態Ａ，ＢまたはＣのうちの１つを有することができる例を示す。
【０１１２】
例示的に、６つのメモリセルのうちの２つずつが、それぞれ同じ状態Ａ，ＢおよびＣを有するような、１つの符号を想定するものとする。それぞれ２つの状態Ａと、それぞれ２つの状態Ｂと、それぞれ２つの状態Ｃとを６つの場所に分配するための、合計９０通りの可能性が存在する。
【０１１３】
すなわち、これらの９０通りの可能性は、ここで例示的に使用されている、３種類の成分Ａ，ＢおよびＣを有する符号の、９０通りの可能な符号語を表しており、この際、１つの６成分の符号語は、値Ａを有する２つの成分と、値Ｂを有する２つの成分と、値Ｃを有する２つの成分と、を有する。この場合、Ａ，ＢおよびＣは、それぞれ３つの異なる値をとることができる。
【０１１４】
したがって、例えば６ビット値に対応する６４通りのビット組み合わせを、９０通りの符号語を有する符号語として符号化するために、複数の異なる可能性が存在する。
【０１１５】
したがって、９０通りの符号語を、種々のやり方で、２６＝６４通りの可能な（バイナリの）ビット組み合わせに対応付けることができる。
【０１１６】
図９では、測定増幅器ＳＡ０〜ＳＡ５によって供給された値が、２つの回路９０１および９０２に供給される。
【０１１７】
回路９０１は、２つの最速のセル（すなわち、最低のセル抵抗Ｒｃｅｌｌを有する状態Ａを有するメモリセル）の位置を特定する事前論理であり、回路９０２は、４つの最速のセル（すなわち、状態Ａを有するメモリセルおよび状態Ｂを有するメモリセルであり、状態Ｂは、上述したように、該当するセルが２番目に小さいセル抵抗Ｒｃｅｌｌを有することを特徴とする）の位置を特定する事前論理である。２つのメモリセルが残り、これら２つのメモリセルには、自動的に状態Ｃを割り振ることができる。図１２の表現によれば、状態Ｃは、最高のセル抵抗Ｒｃｅｌｌを有する２つのメモリセルに対応する。
【０１１８】
回路９０１の下流にはラッチ９０３の配列が設けられており、このラッチ９０３は、２つの最速の０値を保存する。
【０１１９】
相応にして、回路９０２の下流にはラッチ９０４の配列が設けられており、このラッチ９０４は、最速の４つの０値を保存する。
【０１２０】
２つの個々の最速の０値は、残りの４つの値が論理１であることを前提としていることに留意すべきである。さらに、４つの０値が検出されたということは、まだ２つの１値が存在するということを意味する。このようにして、状態ＡとＢとＣとを、上述したように互いに区別することが可能である。
【０１２１】
論理回路９０５は、（ラッチ９０３の配列の出力部における）２つの最速の０値と、（ラッチ９０４の配列の出力部における）４つの最速の０値とを用いて、６つのメモリセルの割り当てを特定する。この割り当てを、論理回路９０５の出力部９１１〜９１６において、相応に直接的に出力することができるか、または別の符号化の形態で出力することができる。さらに、論理回路９０５は、出力部９０６を有し、この出力部９０６において、出力部９１１〜９１６に印加された値が有効であるか否かが示される。例えば、出力部９１１〜９１６の値が無効である場合には、出力部９０６は、値０を有することができる。相応にして、出力部９１１〜９１６の値が有効である場合には、出力部９０６は、値１を有する。
【０１２２】
以下の表は、測定増幅器ＳＡ０〜ＳＡ５によって供給された値に基づいて、配列９０３および９０４の出力部の値と、論理回路９０５の出力部の値とを例示的に示す。
【表２】
2020155197.tif 000011
【０１２３】
論理回路９０５の出力部の値は、時点ｔ１〜ｔ４では無効であり（このことは、「ドントケア」を表す「ＤＣ」によって示される）、時点ｔ５から有効となる。したがって、出力部９１１〜９１６に有効な信号が印加されているどうか、またはいつ有効な信号が印加されたかと、相応にして、有効な信号をさらに処理することができるかどうか、またはいつさらに処理することができるかとを、出力部９０６を用いて判断することができる。
【０１２４】
ここでは、測定増幅器ＳＡ０によって供給された値が、最下位ビット（ＬＳＢ）に対応することに留意すべきである。
【０１２５】
上記の表の第２列から、以下のような０値のシーケンスが得られる。
・時間ｔ２では、ビット位置１、
・時間ｔ３では、ビット位置０、
・時間ｔ４では、ビット位置４、
・時間ｔ５では、ビット位置２、
・時間ｔ６では、ビット位置５、
・時間ｔ７では、ビット位置３。
【０１２６】
時間ｔ３から、ビット位置０および１における最初の２つの０値が識別されており、ラッチ９０３の配列の出力部に（２つの０値を有する）信号１１１１００が印加される。
【０１２７】
時間ｔ５から、ビット位置０，１，４，および２における最初の４つの０値が識別されており、ラッチ９０４の配列の出力部に（４つの０値を有する）信号１０１０００が印加される。
【０１２８】
それと同時に、どの２つのビット位置が最も遅いビット位置であるか（この例では、時間ｔ５においてまだ１値を有しているビット位置５および３）が一義的に特定されている。
【０１２９】
このようにして、論理回路９０５は、既に時点ｔ５から、図１３に示されているような信号ＣＢＣＢＡＡを特定することが可能となる。
【０１３０】
例示的に、６つのビットの６４通りの可能な割り当てを、図１４に示されているような、合計９０通りの可能な符号語（上記の説明を参照）のうちの６４通りの符号語へとマッピングすることができる。残りの９０−６４＝２６通りの符号語は、ここでは使用されない。使用されるべきではない２６通りの符号語は、任意に、または特定の規則に従って、選択され得る。
【０１３１】
すなわち、図１４に示される表によれば、論理回路９０５の出力部において、ここでは上述した信号ＣＢＣＢＡＡに対応するビット組み合わせ０１０００１が供給される。
【０１３２】
図１０は、図７に代わる実施形態を示し、この実施形態では、事前論理として、測定増幅器ＳＡ０〜ＳＡ５の出力部に直接的に接続される回路１００１が設けられている。
【０１３３】
回路１００１は、この例では、例えば６者択３符号の符号語を所定のビットシーケンス−この例では４つのビット−に変換するような、組み合わせ論理回路を含む。次いで、後置接続されたラッチ１０１０〜１０１３は、各自の出力部において、対応するビットＢ０〜Ｂ３を供給する。
【０１３４】
回路１００１に印加された入力信号の、ビットＢ０〜Ｂ３への例示的な変換は、以下のように実施され得る。
【表３】
2020155197.tif 000012
【０１３５】
６者択３符号の２０通りの符号語が存在する。そのうちの１６通りの符号語だけに、それぞれ異なる４ビット値を対応付けることができる。６者択３符号の４通りの符号語が残り、この４通りの符号語に対しては、まだ使用されていない４ビット値が存在しない（上記の表の第１７〜２０行）。６者択３符号のこれらの４通りの符号語と、回路１００１の入力部における他の全てのビット組み合わせとに関しては、変換により、出力信号としてビットシーケンス００００がもたらされる。
【０１３６】
任意選択的に、少なくとも１つの追加的なパリティビットが設けられるように、回路１００１を拡張してもよい。例えば、１値の個数が奇数の場合にはパリティビット「０」を追加し、そうでない場合にはパリティビット「１」を追加することができる。
【０１３７】
ここで事前論理として設けられているそれぞれの回路を、事前論理によって実行されるべき変換が表または別の規則によって実施されるように、実装してもよい。論理回路は、ゲート（ＡＮＤゲート、ＯＲゲート、ＮＯＴゲート）に基づいて選言標準形（ＤＮＦ）を用いて変換規則を実現することにより、変換を実施してもよい（例えば、https：//de.wikipedia.org/wiki/Disjunktive_Normalformを参照）。
【０１３８】
例えば上記の表からは、測定増幅器の出力部が、第２，４，６，８，１０，１２，１４，または１６行に示されている値をとる場合に、出力ビットＢ０（ここでは右端のＬＳＢ）が値１を有していることが分かる。相応にして、これらの行に示されている割り当ては、ＤＮＦに従って以下のようＯＲ結合される。
【数９】
2020155197.tif 000013
なお、
・ｘ０は、回路１００１の、測定増幅器ＳＡ０に接続されている入力部に対応し、
・ｘ１は、回路１００１の、測定増幅器ＳＡ１に接続されている入力部に対応し、
・ｘ２は、回路１００１の、測定増幅器ＳＡ２に接続されている入力部に対応し、
・ｘ３は、回路１００１の、測定増幅器ＳＡ３に接続されている入力部に対応し、
・ｘ４は、回路１００１の、測定増幅器ＳＡ４に接続されている入力部に対応し、
・ｘ５は、回路１００１の、測定増幅器ＳＡ５に接続されている入力部に対応する。
【０１３９】
これを、残りのビットＢ１〜Ｂ３に対しても相応に実施することができる。すなわち、結果的に、ビットＢ０〜Ｂ３の値を入力値ｘ０〜ｘ５に基づいて定義する４つのブール方程式が得られる。これらの関係を、ゲート回路を用いて簡単に実装することができる。
【０１４０】
例示的なシステム実装およびその他の利点
図１１は、多数のメモリセルを含むＭＲＡＭ、ＰＣＲＡＭおよび／またはＲＲＡＭ１１１０に関する例示的なシステム実装を示す。測定増幅器１１１１を介して、メモリセルに保存されている値が読み出され、ラッチ配列を有する上述した事前論理１１１２（例えば図７を参照）に基づいて、メモリセルが、論理（０または１）状態に対応付けられる。
【０１４１】
ラッチ配列を有する事前論理を用いて実装することによって、図５に示されているような、場合によっては遅延を伴う、追加的な後置接続された論理が必要とされなくなる。測定増幅器の出力部においてタップされるセル状態の、データビットへの変換は、変換されたビットがラッチに保存される前に直接的に実施される。これによって有利には、必要とされるラッチの個数と、ひいてはチップ上で必要とされる面積とが削減される。
【０１４２】
ラッチ配列を有する事前論理１１１２は、誤り処理１１１３を介してシステムバス１１１４に結合されている。
【０１４３】
誤り処理１１１３は、例えば誤り符号を使用することができる。誤り符号は、チェックビットを有する誤り検出符号であってもよく、このチェックビットは、ｎ個のビットのそれぞれ異なるグループのビットから形成されている。好ましくは、チェックビットは、ビットグループ修正符号によって形成される。誤り処理１１１３は、上述したように誤り検出および／または誤り修正を含み得る。
【０１４４】
１つの選択肢は、ｎ個のビットのグループのビットに対して誤り処理を実施し、バイト誤り訂正符号および／またはバイト誤り検出符号、例えば公知のリードソロモン符号を使用することである。
【０１４５】
さらなる選択肢は、ビットグループのビットに対して誤り処理を実施し、ビット誤り修正符号および／またはビット誤り検出符号を使用することである。
【０１４６】
さらに、マルチレベルメモリ１１１５を、測定増幅器１１１６を介して、ラッチ配列を有する事前論理１１１７に結合させることができ、このラッチ配列を有する事前論理１１１７は、誤り処理１１１８にビットを供給する。誤り処理１１１８自体は、システムバス１１１４に結合されている。
【０１４７】
測定増幅器は、それぞれｎ個のビットのグループで、メモリにアクセスすることができる。したがって、それぞれｎ個のメモリセルから読み取られるビットシーケンスを、ｎ個のビットのグループとしてさらに処理することができる。誤りのない場合には、それぞれのビットシーケンスが、ｎ者択ｋ符号の１つの符号語を表す。例えばｎは、６または８であり得る。
【０１４８】
本発明を、提示した少なくとも１つの実施例によって細部にわたり詳細に図示および説明したが、本発明は、そのような実施例に限定されているわけではなく、当業者は、本発明の保護範囲から逸脱することなく、そのような実施例から他の変形例を導き出すことが可能である。
【図１】
2020155197.tif 000014
【図２】
2020155197.tif 000015
【図３Ａ】
2020155197.tif 000016
【図３Ｂ】
2020155197.tif 000017
【図４】
2020155197.tif 000018
【図５】
2020155197.tif 000019
【図６】
2020155197.tif 000020
【図７】
2020155197.tif 000021
【図８】
2020155197.tif 000022
【図９】
2020155197.tif 000023
【図１０】
2020155197.tif 000024
【図１１】
2020155197.tif 000025
【図１２】
2020155197.tif 000026
【図１３】
2020155197.tif 000027
【図１４】
2020155197.tif 000028
【外国語明細書】
2020155197.tif 000029
2020155197.tif 000030
2020155197.tif 000031
2020155197.tif 000032
2020155197.tif 000033
2020155197.tif 000034
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