(57)【要約】【課題】デジタル回路とアナログ回路とを混載した構成において、アナログ回路のテストを容易に行うことを可能とする。【解決手段】デジタル出力モニタ回路は、シリアルデータとパラレルデータとの相互変換を行う第１デジタル回路１１０ａと、第１デジタル回路１１０ａから出力されるデータをデコードして、アナログ回路２００用の制御信号を生成する第２デジタル回路１２０と、少なくともアナログ回路２００用の制御信号をデジタルデータに変換する第３デジタル回路１３０と、を備える。第１デジタル回路１１０ａは、第３デジタル回路１３０から出力されるデータをシリアルデータに変換して、出力データ信号として出力する。【選択図】図５
2020126584.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータとパラレルデータとの相互変換を行う第１デジタル回路と、
前記第１デジタル回路から出力されるデータをデコードして、アナログ回路用の制御信号を生成する第２デジタル回路と、
少なくとも前記アナログ回路用の制御信号をデジタルデータに変換する第３デジタル回路と、
を備え、
前記第１デジタル回路は、
前記第３デジタル回路から出力されるデータをシリアルデータに変換して、出力データ信号として出力する
デジタル出力モニタ回路。
【請求項２】
請求項１に記載のデジタル出力モニタ回路であって、
前記第１デジタル回路は、
制御回路と、
前記制御回路から出力されるデータが書き込まれる第１のレジスタと、
前記第３デジタル回路から出力されるデータが書き込まれる第２のレジスタと、
前記第１のレジスタに書き込まれたデータ、及び、前記第２のレジスタに書き込まれたデータを読み出し、前記制御回路に出力する読み出し回路と、
を備える
デジタル出力モニタ回路。
【請求項３】
請求項２に記載のデジタル出力モニタ回路であって、
前記制御回路は、
シリアルデータである入力データ信号に含まれる前記アナログ回路用の制御データを前記第１のレジスタに書き込み、
前記読み出し回路から出力されるデータをシリアルデータに変換して、前記出力データ信号として出力する
デジタル出力モニタ回路。
【請求項４】
請求項１から３の何れか一項に記載のデジタル出力モニタ回路であって、
前記第３デジタル回路は、
前記アナログ回路用の制御信号、及び、前記アナログ回路の所定ノードの状態を示すアナログテスト信号をデジタルデータに変換する
デジタル出力モニタ回路。
【請求項５】
請求項１から４の何れか一項に記載のデジタル出力モニタ回路であって、
前記第３デジタル回路は、
前記デジタルデータのパリティ演算を行うパリティ演算回路を備える
デジタル出力モニタ回路。
【請求項６】
請求項５に記載のデジタル出力モニタ回路であって、
前記パリティ演算回路の演算処理結果を、当該演算処理結果の期待値と比較する比較回路を備える
デジタル出力モニタ回路。
【請求項７】
請求項１から４の何れか一項に記載のデジタル出力モニタ回路であって、
前記第３デジタル回路は、
前記デジタルデータのチェックサム演算を行うチェックサム演算回路を備える
デジタル出力モニタ回路。
【請求項８】
請求項７に記載のデジタル出力モニタ回路であって、
前記チェックサム演算回路の演算処理結果を、当該演算処理結果の期待値と比較する比較回路を備える
デジタル出力モニタ回路。
【請求項９】
請求項１から８の何れか一項に記載のデジタル出力モニタ回路を含み、
前記アナログ回路として、高周波信号を増幅する増幅回路を含む
高周波フロントエンド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル出力モニタ回路、及び高周波フロントエンド回路に関する。
【背景技術】
【０００２】
下記の特許文献１には、システムＬＳＩ内の内部信号を切り換えて出力することにより、効率良くデバッグを行うことができるとした半導体集積回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２４２０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、無線周波数の高周波信号を増幅する高周波フロントエンド回路は、モジュール内にプロセッサ等を含むデジタル回路と増幅回路等を含むアナログ回路とを混載した構成が一般的である。このように、デジタル回路とアナログ回路とを混載したモジュールにおいて、アナログ回路用の制御信号のテストを行う場合、テスト用の端子をプロセッサやモジュール内に設けるか、あるいは、プロセッサのＩＣチップの実装面積や回路面積等の制約によりテスト用の端子を設けることができない場合、アナログ回路の動作から間接的にテストを行う必要がある。アナログ回路の動作テストは、アナログ回路における全ての動作条件で行うこととなるが、テスト時間が長大となり、また、品質保証の観点においても十分なテストを行うことが難しい。
【０００５】
本発明は、上記に鑑みてなされたものであって、デジタル回路とアナログ回路とを混載した構成において、アナログ回路のテストを容易に行うことができるデジタル出力モニタ回路、及び高周波フロントエンド回路を実現することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面のデジタル出力モニタ回路は、シリアルデータとパラレルデータとの相互変換を行う第１デジタル回路と、前記第１デジタル回路から出力されるデータをデコードして、アナログ回路用の制御信号を生成する第２デジタル回路と、少なくとも前記アナログ回路用の制御信号をデジタルデータに変換する第３デジタル回路と、を備え、前記第１デジタル回路は、前記第３デジタル回路から出力されるデータをシリアルデータに変換して、出力データ信号として出力する。
【０００７】
本発明の一側面の高周波フロントエンド回路は、上記デジタル出力モニタ回路を含み、前記アナログ回路として、高周波信号を増幅する増幅回路を含む。
【発明の効果】
【０００８】
本発明によれば、デジタル回路とアナログ回路とを混載した構成において、アナログ回路のテストを容易に行うことができるデジタル出力モニタ回路、及び高周波フロントエンド回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】比較例のシステム構成を示す図である。
【図２】比較例の第１デジタル回路の内部構成の一例を示す図である。
【図３】第２デジタル回路の具体的な構成の一例を示す図である。
【図４】アナログ回路の具体的な構成の一例を示す図である。
【図５】実施形態１のスレーブ回路の構成を示す図である。
【図６】実施形態１の第１デジタル回路の内部構成の一例を示す図である。
【図７】実施形態１の第３デジタル回路の内部構成の一例を示す図である。
【図８】実施形態２のスレーブ回路の構成を示す図である。
【図９】アナログ回路に設けるモニタ回路の構成の一例を示す図である。
【図１０】実施形態３の第３デジタル回路の内部構成の一例を示す図である。
【図１１】実施形態３のテスト処理の一例を示すフローチャートである。
【図１２】実施形態３の変形例の第３デジタル回路の構成を示す図である。
【図１３】実施形態３の変形例のテスト処理の一例を示すフローチャートである。
【図１４】実施形態４の第３デジタル回路の内部構成の一例を示す図である。
【図１５】実施形態４のテスト処理の一例を示すフローチャートである。
【図１６】実施形態４の変形例の第３デジタル回路の構成を示す図である。
【図１７】実施形態４の変形例のテスト処理の一例を示すフローチャートである。
【発明を実施するための形態】
【００１０】
以下に、実施形態に係るデジタル出力モニタ回路、及び高周波フロントエンド回路を図面に基づいて詳細に説明する。なお、この実施形態により本発明が限定されるものではない。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。実施形態２以降では、実施形態１と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００１１】
＜実施の形態＞
以下、実施の形態について説明するが、実施の形態の理解を容易にするため、先に比較例について説明する。
【００１２】
（比較例）
図１は、比較例のシステム構成を示す図である。システム１は、マスタ回路１０１と、複数のスレーブ回路１０２を含む。本開示において、複数のスレーブ回路１０２は同様の構成とするが、これに限定されない。以下、複数のスレーブ回路１０２のうちの１つの構成について説明し、その他のスレーブ回路１０２の構成については、説明を省略する。
【００１３】
スレーブ回路１０２は、デジタル回路１００と、アナログ回路２００と、を含む。デジタル回路１００は、第１デジタル回路１１０と、第２デジタル回路１２０と、を含む。
【００１４】
第１デジタル回路１１０は、制御回路１１１と、複数（本開示では、ｎ個（ｎは自然数）とする）のレジスタ１１２−１，・・・，１１２−ｎと、読み出し回路１１３と、を含む。
【００１５】
本開示において、レジスタ１１２−１，・・・，１１２−ｎは、８ビットレジスタとするが、これに限定されない。以下、本開示における各デジタルデータが８ビットデータであるものとして説明する。
【００１６】
マスタ回路１０１は、クロック信号ｃｌｋ、及び、シリアルデータである入力データ信号ｄａｔａ＿ｉｎを、スレーブ回路１０２に出力する。入力データ信号ｄａｔａ＿ｉｎは、スレーブ回路１０２に対する各種コマンドや、第１デジタル回路１１０、第２デジタル回路１２０、アナログ回路２００に対する制御情報等を含む。
【００１７】
スレーブ回路１０２は、シリアルデータである出力データ信号ｄａｔａ＿ｏｕｔを、マスタ回路１０１に出力する。出力データ信号ｄａｔａ＿ｏｕｔは、読み出し回路１１３によってレジスタ１１２−１，・・・，１１２−ｎから読み出される読み出しデータを含む。
【００１８】
第１デジタル回路１１０は、シリアルデータとパラレルデータとの相互変換を行う。具体的に、第１デジタル回路１１０は、入力データ信号ｄａｔａ＿ｉｎに含まれるアナログ回路２００用の制御データを、後段の第２デジタル回路１２０に出力する。また、第１デジタル回路１１０は、読み出し回路１１３によってレジスタ１１２−１，・・・，１１２−ｎから読み出されるデータを出力データ信号ｄａｔａ＿ｏｕｔに変換して、マスタ回路１０１に出力する。以下、第１デジタル回路１１０の各構成要素の動作について、図２を参照して説明する。
【００１９】
図２は、比較例の第１デジタル回路の内部構成の一例を示す図である。図２において、各データに付記された「［７：０］」は、各データが、最下位ビットを０ビット目、最上位ビットを７ビット目とする８ビットデータであることを示している。
【００２０】
制御回路１１１は、入力データ信号ｄａｔａ＿ｉｎに含まれる制御コマンドに基づき、アナログ回路２００に対する制御データを、書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（１）［７：０］，・・・，ｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｎ）［７：０］として、それぞれ、レジスタ１１２−１，・・・，１１２−ｎに出力する。書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（１）［７：０］，・・・，ｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｎ）［７：０］は、それぞれ、レジスタ１１２−１，・・・，１１２−ｎに書き込まれ、レジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（１）［７：０］，・・・，ｒｅｇ＿ｄａｔａ＿ｏｕｔ（ｎ）［７：０］として、後段の第２デジタル回路１２０に出力される。
【００２１】
また、レジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（１）［７：０］，・・・，ｒｅｇ＿ｄａｔａ＿ｏｕｔ（ｎ）［７：０］は、読み出し回路１１３によって、それぞれ、読み出しデータｒｅｇ＿ｄａｔａ＿ｉｎ（１）［７：０］，・・・，ｒｅｇ＿ｄａｔａ＿ｉｎ（ｎ）［７：０］として読み出さる。
【００２２】
読み出し回路１１３は、レジスタ１１２−１，・・・，１１２−ｎから読み出した読み出しデータｒｅｇ＿ｄａｔａ＿ｉｎ（１）［７：０］，・・・，ｒｅｇ＿ｄａｔａ＿ｉｎ（ｎ）［７：０］を、出力データｏｕｔ＿ｄａｔａ［７：０］として制御回路１１１に出力する。
【００２３】
制御回路１１１は、読み出し回路１１３から出力された出力データｏｕｔ＿ｄａｔａ［７：０］が、読み出しデータｒｅａｄ＿ｄａｔａ［７：０］として入力される。制御回路１１１は、読み出しデータｒｅａｄ＿ｄａｔａ［７：０］を出力データ信号ｄａｔａ＿ｏｕｔに変換して、マスタ回路１０１に出力する。
【００２４】
このように、第１デジタル回路１１０は、レジスタ１１２−１，・・・，１１２−ｎに書き込まれたデータを、出力データ信号ｄａｔａ＿ｏｕｔに変換して、マスタ回路１０１に出力する。これにより、システム１は、後段のマスタ回路１０１によって、レジスタ１１２−１，・・・，１１２−ｎに書き込まれたデータの正誤判定を行うことができる。
【００２５】
続いて、システム１の具体例について説明する。システム１としては、例えば、スマートフォン等の携帯セルラー端末が例示される。携帯セルラー端末において、マスタ回路１０１は、ベースバンド回路に相当する。また、携帯セルラー端末において、スレーブ回路１０２は、無線周波数の高周波信号を増幅する高周波フロントエンド回路に相当する。また、携帯セルラー端末において、デジタル回路１００は、高周波フロントエンド回路のプロセッサに相当する。また、携帯セルラー端末において、アナログ回路２００は、高周波入力信号を増幅して高周波出力信号を出力する増幅回路を含む。
【００２６】
ここでは、高周波フロントエンド回路における動作モードとして、増幅回路のバイアス電圧が異なる第１動作モードと第２動作モードとを有する構成について、図３及び図４を参照して説明する。図３は、第２デジタル回路の具体的な構成の一例を示す図である。図４は、アナログ回路の具体的な構成の一例を示す図である。
【００２７】
図３に示す例において、第２デジタル回路１２０は、セレクタ１２１，１２２と、論理回路１２３と、を含む。また、図４に示す例において、アナログ回路２００は、第１増幅回路２０１と、第２増幅回路２０２と、バイアス定電圧源２０３と、バイアスＤＡＣ回路２０４，２０５と、を含む。
【００２８】
図４に示す例において、アナログ回路２００は、第１増幅回路２０１と第２増幅回路２０２との２段の増幅回路を含む構成としたが、１段あるいは３段以上の増幅回路を含む構成であっても良い。
【００２９】
バイアスＤＡＣ回路２０４は、第１増幅回路２０１の電気的バイアス状態を設定する。バイアスＤＡＣ回路２０５は、第２増幅回路２０２の電気的バイアス状態を設定する。バイアス定電圧源２０３は、バイアスＤＡＣ回路２０４，２０５に一定の基準電圧を印加する。第１増幅回路２０１、第２増幅回路２０２、及びバイアス定電圧源２０３には、電電電圧Ｖｄｄが印加されている。
【００３０】
なお、図３及び図４に示す例では、第１増幅回路２０１及び第２増幅回路２０２に動作モード（第１動作モード、第２動作モード）に応じたバイアス状態を設定する構成を示しているが、図３及び図４に示す構成は一例であって、これに限定されない。例えば、高周波信号のバンド切替やアンプゲインの切替を可能とする構成部を含む構成であっても良い。
【００３１】
まず、第２デジタル回路１２０の動作について説明する。
【００３２】
図３に示す例において、第１増幅回路２０１の第１動作モードにおけるバイアス制御データｍｏｄｅ０＿ｂｉａｓ１は、レジスタ１１２−１のレジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（１）［２：０］に含まれる３ビットデータである。また、第１増幅回路２０１の第２動作モードにおけるバイアス制御データｍｏｄｅ１＿ｂｉａｓ１は、レジスタ１１２−２のレジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（２）［２：０］に含まれる３ビットデータである。
【００３３】
また、図３に示す例において、第２増幅回路２０２の第１動作モードにおけるバイアス制御データｍｏｄｅ０＿ｂｉａｓ２は、レジスタ１１２−１のレジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（１）［５：３］に含まれる３ビットデータである。また、第２増幅回路２０２の第２動作モードにおけるバイアス制御データｍｏｄｅ１＿ｂｉａｓ２は、レジスタ１１２−２のレジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（２）［５：３］に含まれる３ビットデータである。
【００３４】
また、図３に示す例において、アナログ回路２００に含まれる第１増幅回路２０１及び第２増幅回路２０２の動作を制御する動作制御データｔｘ＿ｅｎは、レジスタ１１２−３のレジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（３）［０］に含まれる１ビットデータである。また、第１動作モードと第２動作モードとを切り替えるモード制御データｍｏｄｅは、レジスタ１１２−３のレジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（３）［１］に含まれる１ビットデータである。
【００３５】
動作制御データｔｘ＿ｅｎが「０」であるとき、モード切替データｔｘ＿ｍｏｄｅ［１：０］は「００」となる。このとき、セレクタ１２１は、データ３’ｄ０「０００」を第１バイアス制御データｂｉａｓ１＿ｏｕｔ［２：０］として出力する。また、セレクタ１２２は、データ３’ｄ０「０００」を第２バイアス制御データｂｉａｓ２＿ｏｕｔ［２：０］として出力する。
【００３６】
動作制御データｔｘ＿ｅｎが「１」、モード制御データｍｏｄｅが「０」であるとき、モード切替データｔｘ＿ｍｏｄｅ［１：０］は「０１」となる。このとき、セレクタ１２１は、バイアス制御データｍｏｄｅ０＿ｂｉａｓ１を第１バイアス制御データｂｉａｓ１＿ｏｕｔ［２：０］として出力する。また、セレクタ１２２は、バイアス制御データｍｏｄｅ０＿ｂｉａｓ２を第２バイアス制御データｂｉａｓ２＿ｏｕｔ［２：０］として出力する。
【００３７】
動作制御データｔｘ＿ｅｎが「１」、モード制御データｍｏｄｅが「１」であるとき、モード切替データｔｘ＿ｍｏｄｅ［１：０］は「１０」となる。このとき、セレクタ１２１は、バイアス制御データｍｏｄｅ１＿ｂｉａｓ１を第１バイアス制御データｂｉａｓ１＿ｏｕｔ［２：０］として出力する。また、セレクタ１２２は、バイアス制御データｍｏｄｅ１＿ｂｉａｓ２を第２バイアス制御データｂｉａｓ２＿ｏｕｔ［２：０］として出力する。
【００３８】
第１バイアス制御データｂｉａｓ１＿ｏｕｔ［２：０］、第２バイアス制御データｂｉａｓ２＿ｏｕｔ［２：０］、動作制御データｔｘ＿ｅｎは、後段のアナログ回路２００に出力される。ここで、第１バイアス制御データｂｉａｓ１＿ｏｕｔ［２：０］、第２バイアス制御データｂｉａｓ２＿ｏｕｔ［２：０］、動作制御データｔｘ＿ｅｎを、「アナログ回路用の制御信号」と総称する。
【００３９】
次に、アナログ回路２００の動作について説明する。
【００４０】
動作制御データｔｘ＿ｅｎが「０」であるとき、バイアス定電圧源２０３は、バイアスＤＡＣ回路２０４，２０５に対する基準電圧の印加を停止する。これにより、第１増幅回路２０１及び第２増幅回路２０２の電気的バイアス状態がＧＮＤレベルとなり、高周波出力信号ＲＦ−ｏｕｔの出力が停止する。
【００４１】
動作制御データｔｘ＿ｅｎが「１」であるとき、第１増幅回路２０１は、第１バイアス制御データｂｉａｓ１＿ｏｕｔ［２：０］に応じて電気的バイアス状態が制御される。また、第２増幅回路２０２は、第２バイアス制御データｂｉａｓ２＿ｏｕｔ［２：０］に応じて電気的バイアス状態が制御される。
【００４２】
このように、第２デジタル回路１２０は、第１デジタル回路１１０のレジスタ１１２−１，・・・，１１２−ｎから出力されるレジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（１）［７：０］，・・・，ｒｅｇ＿ｄａｔａ＿ｏｕｔ（ｎ）［７：０］を、後段のアナログ回路２００を制御するためのアナログ回路制御信号に変換するデコード機能を有している。
【００４３】
（実施形態１）
図５は、実施形態１のスレーブ回路の構成を示す図である。図６は、実施形態１の第１デジタル回路の内部構成の一例を示す図である。なお、スレーブ回路１０２ａを用いたシステム構成は、図１で示した比較例と同様であるので、図示及び説明を省略する。
【００４４】
スレーブ回路１０２ａは、図１に示すスレーブ回路１０２の構成に加えて、第３デジタル回路１３０を含む。本実施形態におけるデジタル回路１００ａが、本開示の「デジタル出力モニタ回路」に対応する。
【００４５】
図７は、実施形態１の第３デジタル回路の内部構成の一例を示す図である。第３デジタル回路１３０は、セレクタ１３１を含む。セレクタ１３１は、第２デジタル回路１２０から出力されるアナログ回路用の制御信号が１ビットずつテスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５として入力される構成を示しているが、図７に示す構成は一例であって、これに限定されない。
【００４６】
図７に示す構成において、第３デジタル回路１３０は、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］に基づき、テスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５を選択して、テストデータｔｅｓｔ＿ｏｕｔ［７：０］として第１デジタル回路１１０ａに出力する。これにより、第２デジタル回路１２０から出力されるアナログ回路用の制御信号をデジタルデータに変換することができる。なお、本実施形態において、第３デジタル回路１３０から出力されるデジタルデータは８ビットデータであるが、これに限定されない。
【００４７】
第１デジタル回路１１０ａは、図２に示す第１デジタル回路１１０の構成に加えて、レジスタ１１２−ｓ，１１２−ｔを含む。本実施形態におけるレジスタ１１２−１，・・・，１１２−ｎ，１１２−ｓが、本開示の「第１のレジスタ」に対応する。本実施形態におけるレジスタ１１２−ｔが、本開示の「第２のレジスタ」に対応する。
【００４８】
制御回路１１１ａは、入力データ信号ｄａｔａ＿ｉｎに含まれる制御コマンドに基づき、アナログ回路２００に対する制御情報を、複数（本開示では、ｎ個）のパラレルデータ（本開示では、８ビットパラレルデータ）である制御データに変換し、書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（１）［７：０］，・・・，ｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｎ）［７：０］として、それぞれ、レジスタ１１２−１，・・・，１１２−ｎに出力する。書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（１）［７：０］，・・・，ｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｎ）［７：０］は、それぞれ、レジスタ１１２−１，・・・，１１２−ｎに書き込まれ、レジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（１）［７：０］，・・・，ｒｅｇ＿ｄａｔａ＿ｏｕｔ（ｎ）［７：０］として、後段の第２デジタル回路１２０に出力される。
【００４９】
また、レジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（１）［７：０］，・・・，ｒｅｇ＿ｄａｔａ＿ｏｕｔ（ｎ）［７：０］は、読み出し回路１１３によって、それぞれ、読み出しデータｒｅｇ＿ｄａｔａ＿ｉｎ（１）［７：０］，・・・，ｒｅｇ＿ｄａｔａ＿ｉｎ（ｎ）［７：０］として読み出さる。
【００５０】
また、制御回路１１１ａは、入力データ信号ｄａｔａ＿ｉｎに含まれる制御コマンドに基づき、第３デジタル回路１３０に対する制御データを、書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｓ）［７：０］としてレジスタ１１２−ｓに出力する。書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｓ）［７：０］は、レジスタ１１２−ｓに書き込まれ、レジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（ｓ）［７：０］として、後段の第３デジタル回路１３０に出力される。レジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（ｓ）［７：０］は、図７に示すビット切替信号ｂｉｔ＿ｓｅｌ［７：０］に対応している。
【００５１】
また、レジスタデータｒｅｇ＿ｄａｔａ＿ｏｕｔ（ｓ）［７：０］は、読み出し回路１１３ａによって、読み出しデータｒｅｇ＿ｄａｔａ＿ｉｎ（ｓ）［７：０］として読み出さる。
【００５２】
また、第１デジタル回路１１０ａには、第３デジタル回路１３０から出力されたテストデータｔｅｓｔ＿ｏｕｔ［７：０］が、書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｔ）［７：０］として入力される。書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｔ）［７：０］は、レジスタ１１２−ｔに書き込まれ、読み出し回路１１３ａによって、読み出しデータｒｅｇ＿ｄａｔａ＿ｉｎ（ｔ）［７：０］として読み出さる。
【００５３】
読み出し回路１１３ａは、レジスタ１１２−１，・・・，１１２−ｎから読み出した読み出しデータｒｅｇ＿ｄａｔａ＿ｉｎ（１）［７：０］，・・・，ｒｅｇ＿ｄａｔａ＿ｉｎ（ｎ）［７：０］，ｒｅｇ＿ｄａｔａ＿ｉｎ（ｓ）［７：０］，ｒｅｇ＿ｄａｔａ＿ｉｎ（ｔ）［７：０］を、出力データｏｕｔ＿ｄａｔａ［７：０］として制御回路１１１ａに出力する。
【００５４】
制御回路１１１ａは、読み出し回路１１３ａから出力された出力データｏｕｔ＿ｄａｔａ［７：０］が、読み出しデータｒｅａｄ＿ｄａｔａ［７：０］として入力される。制御回路１１１ａは、読み出しデータｒｅａｄ＿ｄａｔａ［７：０］をシリアルデータである出力データ信号ｄａｔａ＿ｏｕｔに変換して、マスタ回路１０１に出力する。
【００５５】
本実施形態では、上述したように、第２デジタル回路１２０から出力されるアナログ回路用の制御信号をデジタルデータに変換する第３デジタル回路１３０を設け、当該デジタルデータを出力データ信号ｄａｔａ＿ｏｕｔに変換して、マスタ回路１０１に出力する。これにより、後段のマスタ回路１０１によって、第２デジタル回路１２０から出力されるアナログ回路用の制御信号が予め想定した所望の状態となっているか否かのテストを行うことができる。
【００５６】
また、デジタル回路１００ａ（本開示の「デジタル出力モニタ回路」）を高周波フロントエンド回路に適用することで、第２デジタル回路１２０から出力される増幅回路用の制御信号が予め想定した所望の状態となっているか否かのテストを行うことができる。
【００５７】
以上のように、実施形態１に係るデジタル出力モニタ回路、及び高周波フロントエンド回路は、シリアルデータとパラレルデータとの相互変換を行う第１デジタル回路１１０ａと、第１デジタル回路１１０ａから出力されるデータをデコードして、アナログ回路２００用の制御信号を生成する第２デジタル回路１２０と、少なくともアナログ回路２００用の制御信号をデコタルデータに変換する第３デジタル回路１３０と、を備える。第１デジタル回路１１０ａは、第３デジタル回路１３０から出力されるデータをシリアルデータに変換して、出力データ信号ｄａｔａ＿ｏｕｔとして出力する。
【００５８】
具体的に、第１デジタル回路１１０ａは、制御回路１１１ａと、制御回路１１１ａから出力されるデータが書き込まれるレジスタ１１２−１，・・・１１２−ｎ，１１２−ｓ（第１のレジスタ）と、第３デジタル回路１３０から出力されるデータが書き込まれるレジスタ１１２−ｔ（第２のレジスタ）と、レジスタ１１２−１，・・・１１２−ｎ，１１２−ｓ（第１のレジスタ）に書き込まれたデータ、及び、レジスタ１１２−ｔ（第２のレジスタ）に書き込まれたデータを読み出し、制御回路１１１ａに出力する読み出し回路１１３と、を備える。制御回路１１１ａは、シリアルデータである入力データ信号ｄａｔａ＿ｉｎに含まれるアナログ回路２００の制御データをレジスタ１１２−１，・・・１１２−ｎ，１１２−ｓ（第１のレジスタ）に書き込み、読み出し回路１１３から出力されるデータをシリアルデータに変換して、出力データ信号ｄａｔａ＿ｏｕｔとして出力する。
【００５９】
上記構成により、後段のマスタ回路１０１によって、第２デジタル回路１２０から出力されるアナログ回路２００用の制御信号が予め想定した所望の状態となっているか否かのテストを行うことができる。
【００６０】
（実施形態２）
図８は、実施形態２のスレーブ回路の構成を示す図である。なお、スレーブ回路１０２ｂを用いたシステム構成は、図１で示した比較例と同様であるので、図示及び説明を省略する。また、第１デジタル回路１１０ａの内部構成は、図６に示した実施形態１と同様であるので、図示及び説明を省略する。また、第３デジタル回路１３０ａの内部構成は、図７に示した実施形態１の第３デジタル回路１３０の内部構成と同様であるので、図示及び説明を省略する。
【００６１】
スレーブ回路１０２ｂのアナログ回路２００ａは、アナログ回路２００ａ内の所定ノードの状態をモニタするモニタ回路２０６を含む。本実施形態におけるデジタル回路１００ｂが、本開示の「デジタル出力モニタ回路」に対応する。
【００６２】
図９は、アナログ回路に設けるモニタ回路の構成の一例を示す図である。モニタ回路２０６は、モニタ用ＡＤＣ回路２０７を含む。なお、図９では、モニタ用ＡＤＣ回路２０７を唯一設けた例を示したが、図９に示すモニタ回路２０６の構成は一例であって、これに限定されない。例えば、アナログ回路２００ａ内においてモニタすベきノードが複数存在する場合には、複数のモニタ用ＡＤＣ回路２０７を設けた構成であっても良い。
【００６３】
モニタ用ＡＤＣ回路２０７は、アナログ回路２００ａ内の所定ノードからノード信号ｎｏｄｅ＿ｍが入力される。モニタ用ＡＤＣ回路２０７は、所定のリファレンス信号ｒｅｆ＿ｍとノード信号ｎｏｄｅ＿ｍとを比較し、ノード信号ｎｏｄｅ＿ｍがリファレンス信号ｒｅｆ＿ｍ以上であるときに「１」、ノード信号ｎｏｄｅ＿ｍがリファレンス信号ｒｅｆ＿ｍ未満であるときに「０」となるアナログテスト信号ａｓｉｇ＿ｔｅｓｔ＿ｍを第３デジタル回路１３０ａに出力する。
【００６４】
図７に示す構成において、モニタ用ＡＤＣ回路２０７から出力されるアナログテスト信号ａｓｉｇ＿ｔｅｓｔ＿ｍは、テスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５の何れかに代えて第３デジタル回路１３０ａに入力される。第３デジタル回路１３０ａは、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］に基づき、アナログ回路２００用の制御信号である各テスト信号、及び、アナログ回路２００ａ内の所定ノードの状態を示すアナログテスト信号ａｓｉｇ＿ｔｅｓｔ＿ｍを選択して、テストデータｔｅｓｔ＿ｏｕｔ［７：０］として第１デジタル回路１１０ａに出力する。これにより、第２デジタル回路１２０から出力されるアナログ回路２００用の制御信号、及び、第３デジタル回路１３０ａから出力されるアナログテスト信号ａｓｉｇ＿ｔｅｓｔ＿ｍをデジタルデータに変換することができる。
【００６５】
以下、実施形態１と同様の第１デジタル回路１１０ａの動作により、アナログ回路２００ａ内の所定ノードの状態を含むテストデータｔｅｓｔ＿ｏｕｔ［７：０］を出力データ信号ｄａｔａ＿ｏｕｔに変換して、マスタ回路１０１に出力する。これにより、後段のマスタ回路１０１によって、アナログ回路２００ａ内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行うことができる。
【００６６】
また、デジタル回路１００ｂ（本開示の「デジタル出力モニタ回路」）を高周波フロントエンド回路に適用することで、増幅回路の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行うことができる。
【００６７】
以上のように、実施形態２に係るデジタル出力モニタ回路、及び高周波フロントエンド回路において、第３デジタル回路１３０ａは、アナログ回路２００ａ用の制御信号、及び、アナログ回路２００内の所定ノードの状態を示すアナログテスト信号をデジタルデータに変換する。
【００６８】
上記構成により、後段のマスタ回路１０１によって、アナログ回路２００内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行うことができる。
【００６９】
（実施形態３）
図１０は、実施形態３の第３デジタル回路の構成を示す図である。なお、第１デジタル回路の内部構成は、図６に示した実施形態１と同様であるので、図示及び説明を省略する。また、第３デジタル回路１３０ｂを用いたスレーブ回路の構成は、図５に示した実施形態１、又は、図８に示した実施形態２と同様であるので、図示及び説明を省略する。
【００７０】
第３デジタル回路１３０ｂは、図７に示す第３デジタル回路１３０の構成に加えて、パリティ演算回路１３２、及びシフトレジスタ１３３を含む。
【００７１】
パリティ演算回路１３２は、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］に基づき、セレクタ１３１から出力されるテストデータｔｅｓｔ＿ｏｕｔ［７：０］のパリティ演算処理を行う。具体的に、パリティ演算回路１３２は、テストデータｔｅｓｔ＿ｏｕｔ［７：０］の各ビットの排他的論理和演算を行う。パリティ演算回路１３２は、パリティ演算処理結果ｐａｒｉｔｙ＿ｏｕｔ（１ｂｉｔ＿ｄａｔａ）を出力する。
【００７２】
シフトレジスタ１３３は、パリティ演算回路１３２から出力されたパリティ演算処理結果ｐａｒｉｔｙ＿ｏｕｔを１ビットずつシフトしながら８ビット分蓄積し、８ビットパラレルデータであるｓｈｉｆｔ＿ｏｕｔ［７：０］を第１デジタル回路１１０ａに出力する。
【００７３】
本実施形態において、第１デジタル回路１１０ａには、第３デジタル回路１３０ｂから出力されたｓｈｉｆｔ＿ｏｕｔ［７：０］が、書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｔ）［７：０］として入力される。以降の第１デジタル回路１１０ａにおける処理は、実施形態１と同様である。
【００７４】
以下、本実施形態における処理の具体例について、図１１を参照して説明する。図１１は、実施形態３のテスト処理の一例を示すフローチャートである。
【００７５】
第１デジタル回路１１０ａは、マスタ回路１０１から予め定められたテストの手続きに従い受信したコマンドに基づき、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］を第３デジタル回路１３０に出力する。受信コマンドは、入力データ信号ｄａｔａ＿ｉｎに含まれる。
【００７６】
セレクタ１３１にビット切替信号ｂｉｔ＿ｓｅｌ［７：０］が入力されると（ステップＳ１０１）、セレクタ１３１は、テストデータｔｅｓｔ＿ｏｕｔ［７：０］を出力する（ステップＳ１０２）。パリティ演算回路１３２は、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］に基づきセレクタ１３１から出力されるテストデータｔｅｓｔ＿ｏｕｔ［７：０］のパリティ演算処理を行い（ステップＳ１０３）、パリティ演算処理結果ｐａｒｉｔｙ＿ｏｕｔをシフトレジスタ１３３に出力する（ステップＳ１０４）。
【００７７】
本実施例で示すシフトレジスタ１３３は、８ビット分のビット幅とするが、この場合最大８通りのｂｉｔ＿ｓｅｌ［７：０］の組み合わせの各々について算出されたパリティを保持することができる。８ビット分のｐａｒｉｔｙ＿ｏｕｔをｓｈｉｆｔ＿ｏｕｔ［７：０］での取り込みが完了すると（ステップＳ１０５；Ｙｅｓ）、当該ｓｈｉｆｔ＿ｏｕｔ［７：０］を第１デジタル回路１１０ａに出力する（ステップＳ１０６）。ｓｈｉｆｔ＿ｏｕｔ［７：０］を生成していない場合（ステップＳ１０５；Ｎｏ）、ｓｈｉｆｔ＿ｏｕｔ［７：０］を生成するまでステップＳ１０１からステップＳ１０５までの処理を繰り返し行う。
【００７８】
第１デジタル回路１１０ａは、予め定められたテストの手続きの終了に達したとき、マスタ回路１０１から受信したコマンドに基づき（ステップＳ１０７；Ｙｅｓ）、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］の第３デジタル回路１３０ｂへの出力を停止する（ステップＳ１０８）。受信コマンドは、入力データ信号ｄａｔａ＿ｉｎに含まれる。
【００７９】
テストが終了していない場合（ステップＳ１０７；Ｎｏ）、テストが終了するまでステップＳ１０１からステップＳ１０７までの処理を繰り返し行う。
【００８０】
第１デジタル回路１１０ａは、第３デジタル回路１３０ｂから出力されたｓｈｉｆｔ＿ｏｕｔ［７：０］をシリアルデータである出力データ信号ｄａｔａ＿ｏｕｔに変換して、マスタ回路１０１に出力する。
【００８１】
例えば、セレクタ１３１に第２デジタル回路１２０から出力されるアナログ回路用の制御信号が１ビットずつテスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５として入力される構成において、第２デジタル回路１２０から出力されるアナログ回路用の制御信号が予め想定した所望の状態となっているか否かのテストを行う際、上述した実施形態１，２の構成では、テスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５毎に正誤判定を行う必要がある。すなわち、後段のマスタ回路１０１において、テスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５毎に期待値（予め想定した所望の状態を示す値）を保持し、それぞれ期待値との正誤判定処理を行う必要がある。
【００８２】
本実施形態では、上述したように、テスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５の複数ビット（上述した例では、８ビット）毎のパリティ演算処理結果であるｓｈｉｆｔ＿ｏｕｔ［７：０］に対して正誤判定を行うことが可能な構成としている。これにより、後段のマスタ回路１０１によって、第２デジタル回路１２０から出力されるアナログ回路用の制御信号が予め想定した所望の状態となっているか否かのテストを行う際の処理を軽減することができる。
【００８３】
以上のように、実施形態３に係るデジタル出力モニタ回路、及び高周波フロントエンド回路において、第３デジタル回路１３０ｂは、デジタルデータ（テストデータｔｅｓｔ＿ｏｕｔ［７：０］）のパリティ演算処理を行うパリティ演算回路１３２を備える。
【００８４】
上記構成により、後段のマスタ回路１０１によって、アナログ回路２００内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行う際の処理を軽減することができる。
【００８５】
（実施形態３の変形例）
図１２は、実施形態３の変形例の第３デジタル回路の構成を示す図である。なお、第１デジタル回路の内部構成は、図６に示した実施形態１と同様であるので、図示及び説明を省略する。また、第３デジタル回路１３０ｃを用いたスレーブ回路の構成は、図５に示した実施形態１、又は、図８に示した実施形態２と同様であるので、図示及び説明を省略する。
【００８６】
第３デジタル回路１３０ｃは、図１０に示す第３デジタル回路１３０ｂの構成に加えて、比較回路１３４を含む。
【００８７】
比較回路１３４は、シフトレジスタ１３３から出力されるｓｈｉｆｔ＿ｏｕｔ［７：０］と、このｓｈｉｆｔ＿ｏｕｔ［７：０］に対応する期待値（８ｂｉｔ＿ｄａｔａ）とを比較する。比較回路１３４は、ｓｈｉｆｔ＿ｏｕｔ［７：０］と期待値との正誤判定結果ｃｏｍｐ＿ｏｕｔ［７：０］を第１デジタル回路１１０ａに出力する。なお、ｓｈｉｆｔ＿ｏｕｔ［７：０］に対応する期待値は、例えば、第１デジタル回路１１０ａを介して入力される態様であっても良いし、第３デジタル回路１３０ｃに備えた記憶部（不図示）に予め記憶されている態様であっても良い。また、例えば、第３デジタル回路１３０ｃを構成する半導体デバイスのダイ上に設けられたヒューズ（不図示）の導通・非導通により保持された態様であっても良い。
【００８８】
実施形態３の変形例において、第１デジタル回路１１０ａには、第３デジタル回路１３０ｃから出力されたｃｏｍｐ＿ｏｕｔ［７：０］が、書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｔ）［７：０］として入力される。以降の第１デジタル回路１１０ａにおける処理は、実施形態１と同様である。なお、第３デジタル回路１３０ｃから出力されるｃｏｍｐ＿ｏｕｔは、例えば、正誤判定結果が正しいことを示す「０」値、あるいは正誤判定結果が誤っていることを示す「１」値のいずれかである１ビットデータであっても良い。
【００８９】
以下、実施形態３の変形例における処理の具体例について、図１３を参照して説明する。図１３は、実施形態３の変形例のテスト処理の一例を示すフローチャートである。
【００９０】
第１デジタル回路１１０ａは、マスタ回路１０１予め定められたテストの手続きに従い受信したコマンドに基づき、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］を第３デジタル回路１３０に出力する。受信コマンドは、入力データ信号ｄａｔａ＿ｉｎに含まれる。
【００９１】
セレクタ１３１にビット切替信号ｂｉｔ＿ｓｅｌ［７：０］が入力されると（ステップＳ２０１）、セレクタ１３１は、テストデータｔｅｓｔ＿ｏｕｔ［７：０］を出力する（ステップＳ２０２）。パリティ演算回路１３２は、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］に基づきセレクタ１３１から出力されるテストデータｔｅｓｔ＿ｏｕｔ［７：０］のパリティ演算処理を行い（ステップＳ２０３）、パリティ演算処理結果ｐａｒｉｔｙ＿ｏｕｔをシフトレジスタ１３３に出力する（ステップＳ２０４）。
【００９２】
本実施例で示すシフトレジスタ１３３は、８ビット分のビット幅とするが、この場合最大８通りのｂｉｔ＿ｓｅｌ［７：０］の組み合わせの各々について算出されたパリティを保持することができる。８ビット分のｐａｒｉｔｙ＿ｏｕｔをｓｈｉｆｔ＿ｏｕｔ［７：０］での取り込みが完了すると（ステップＳ２０５；Ｙｅｓ）、当該ｓｈｉｆｔ＿ｏｕｔ［７：０］を比較回路１３４に出力する。ｓｈｉｆｔ＿ｏｕｔ［７：０］を生成していない場合（ステップＳ２０５；Ｎｏ）、ｓｈｉｆｔ＿ｏｕｔ［７：０］を生成するまでステップＳ２０１からステップＳ２０５までの処理を繰り返し行う。
【００９３】
比較回路１３４は、シフトレジスタ１３３から出力されるｓｈｉｆｔ＿ｏｕｔ［７：０］と、このｓｈｉｆｔ＿ｏｕｔ［７：０］に対応する期待値（８ｂｉｔ＿ｄａｔａ）とを比較することによりｓｈｉｆｔ＿ｏｕｔ［７：０］の正誤判定を行い（ステップＳ２０６）、当該正誤判定結果ｃｏｍｐ＿ｏｕｔ［７：０］を第１デジタル回路１１０ａに出力する（ステップＳ２０７）。
【００９４】
第１デジタル回路１１０ａは、予め定められたテストの手続きの終了に達したとき、マスタ回路１０１から受信したコマンドに基づき（ステップＳ２０８；Ｙｅｓ）、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］の第３デジタル回路１３０ｃへの出力を停止する（ステップＳ２０９）。受信コマンドは、入力データ信号ｄａｔａ＿ｉｎに含まれる。
【００９５】
テストが終了していない場合（ステップＳ２０８；Ｎｏ）、テストが終了するまでステップＳ２０１からステップＳ２０８までの処理を繰り返し行う。
【００９６】
第１デジタル回路１１０ａは、第３デジタル回路１３０ｃから出力されたｃｏｍｐ＿ｏｕｔ［７：０］をシリアルデータである出力データ信号ｄａｔａ＿ｏｕｔに変換して、マスタ回路１０１に出力する。
【００９７】
実施形態３の変形例では、上述したように、テスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５の複数ビット（上述した例では、８ビット）毎のパリティ演算処理結果ｐａｒｉｔｙ＿ｏｕｔに対して正誤判定を行う比較回路１３４を設けた構成としている。これにより、後段のマスタ回路１０１によって、第２デジタル回路１２０から出力されるアナログ回路用の制御信号が予め想定した所望の状態となっているか否かのテストを行う際の処理をさらに軽減することができる。
【００９８】
以上のように、実施形態３の変形例に係るデジタル出力モニタ回路、及び高周波フロントエンド回路において、第３デジタル回路１３０ｃは、パリティ演算回路１３２の演算処理結果ｐａｒｉｔｙ＿ｏｕｔ（ｓｈｉｆｔ＿ｏｕｔ［７：０］）を、当該演算処理結果の期待値（８ｂｉｔ＿ｄａｔａ）と比較する比較回路１３４を備える。
【００９９】
上記構成により、後段のマスタ回路１０１によって、アナログ回路２００内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行う際の処理をさらに軽減することができる。
【０１００】
（実施形態４）
図１４は、実施形態４の第３デジタル回路の構成を示す図である。なお、第１デジタル回路の内部構成は、図６に示した実施形態１と同様であるので、図示及び説明を省略する。また、第３デジタル回路１３０ｄを用いたスレーブ回路の構成は、図５に示した実施形態１、又は、図８に示した実施形態２と同様であるので、図示及び説明を省略する。
【０１０１】
第３デジタル回路１３０ｄは、図７に示す第３デジタル回路１３０の構成に加えて、チェックサム演算回路１３５を含む。
【０１０２】
チェックサム演算回路１３５は、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］に基づき、セレクタ１３１から出力されるテストデータｔｅｓｔ＿ｏｕｔ［７：０］のチェックサム演算処理を行う。具体的に、チェックサム演算回路１３５は、テストデータｔｅｓｔ＿ｏｕｔ［７：０］の各ビットの累積加算演算を行う。チェックサム演算回路１３５は、チェックサム演算処理結果ｓｕｍ＿ｏｕｔ［７：０］（８ｂｉｔ＿ｄａｔａ）を出力する。
【０１０３】
本実施形態において、第１デジタル回路１１０ａには、第３デジタル回路１３０ｄから出力されたｓｕｍ＿ｏｕｔ［７：０］が、書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｔ）［７：０］として入力される。以降の第１デジタル回路１１０ａにおける処理は、実施形態１と同様である。
【０１０４】
以下、本実施形態における処理の具体例について、図１５を参照して説明する。図１５は、実施形態４のテスト処理の一例を示すフローチャートである。
【０１０５】
第１デジタル回路１１０ａは、マスタ回路１０１から予め定められたテストの手続きに従い受信したコマンドに基づき、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］を第３デジタル回路１３０に出力する。受信コマンドは、入力データ信号ｄａｔａ＿ｉｎに含まれる。
【０１０６】
セレクタ１３１にビット切替信号ｂｉｔ＿ｓｅｌ［７：０］が入力されると（ステップＳ３０１）、セレクタ１３１は、テストデータｔｅｓｔ＿ｏｕｔ［７：０］を出力する（ステップＳ３０２）。チェックサム演算回路１３５は、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］に基づきセレクタ１３１から出力されるテストデータｔｅｓｔ＿ｏｕｔ［７：０］のチェックサム演算処理を行う（ステップＳ３０３）。
【０１０７】
チェックサム演算回路１３５は、チェックサム演算結果の取り込みが完了すると（ステップＳ３０４；Ｙｅｓ）、ｓｕｍ＿ｏｕｔ［７：０］を第１デジタル回路１１０ａに出力する（ステップＳ３０５）。ｓｕｍ＿ｏｕｔ［７：０］を生成していない場合（ステップＳ３０４；Ｎｏ）、ｓｕｍ＿ｏｕｔ［７：０］を生成するまでステップＳ３０１からステップＳ３０４までの処理を繰り返し行う。
【０１０８】
第１デジタル回路１１０ａは、予め定められたテストの手続きの終了に達したとき、マスタ回路１０１から受信したコマンドに基づき（ステップＳ３０６；Ｙｅｓ）、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］の第３デジタル回路１３０ｄへの出力を停止する（ステップＳ３０７）。受信コマンドは、入力データ信号ｄａｔａ＿ｉｎに含まれる。
【０１０９】
テストが終了していない場合（ステップＳ３０６；Ｎｏ）、テストが終了するまでステップＳ３０１からステップＳ３０６までの処理を繰り返し行う。
【０１１０】
第１デジタル回路１１０ａは、第３デジタル回路１３０ｂから出力されたｓｕｍ＿ｏｕｔ［７：０］をシリアルデータである出力データ信号ｄａｔａ＿ｏｕｔに変換して、マスタ回路１０１に出力する。
【０１１１】
例えば、セレクタ１３１に第２デジタル回路１２０から出力されるアナログ回路用の制御信号が１ビットずつテスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５として入力される構成において、第２デジタル回路１２０から出力されるアナログ回路用の制御信号が予め想定した所望の状態となっているか否かのテストを行う際、上述した実施形態１，２の構成では、テスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５毎に正誤判定を行う必要がある。すなわち、後段のマスタ回路１０１において、テスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５毎に期待値（予め想定した所望の状態を示す値）を保持し、それぞれ期待値との正誤判定処理を行う必要がある。
【０１１２】
本実施形態では、上述したように、テスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５の複数ビット（上述した例では、８ビット）を１つのテストデータｔｅｓｔ＿ｏｕｔ［７：０］として、テストデータｔｅｓｔ＿ｏｕｔ［７：０］の各ビットを累積加算演算したチェックサム演算処理結果であるｓｕｍ＿ｏｕｔ［７：０］に対して正誤判定を行うことが可能な構成としている。これにより、後段のマスタ回路１０１によって、第２デジタル回路１２０から出力されるアナログ回路用の制御信号が予め想定した所望の状態となっているか否かのテストを行う際の処理を実施形態３よりも軽減することができる。
【０１１３】
以上のように、実施形態４に係るデジタル出力モニタ回路、及び高周波フロントエンド回路において、第３デジタル回路１３０ｄは、デジタルデータ（テストデータｔｅｓｔ＿ｏｕｔ［７：０］）のチェックサム演算処理を行うチェックサム演算回路１３５を備える。
【０１１４】
上記構成により、後段のマスタ回路１０１によって、アナログ回路２００内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行う際の処理を実施形態３よりも軽減することができる。
【０１１５】
（実施形態４の変形例）
図１６は、実施形態４の変形例の第３デジタル回路の構成を示す図である。なお、第１デジタル回路の内部構成は、図６に示した実施形態１と同様であるので、図示及び説明を省略する。また、第３デジタル回路１３０ｅを用いたスレーブ回路の構成は、図５に示した実施形態１、又は、図８に示した実施形態２と同様であるので、図示及び説明を省略する。
【０１１６】
第３デジタル回路１３０ｅは、図１４に示す第３デジタル回路１３０ｄの構成に加えて、比較回路１３４を含む。
【０１１７】
比較回路１３４は、チェックサム演算回路１３５から出力されるｓｕｍ＿ｏｕｔ［７：０］と、このｓｕｍ＿ｏｕｔ［７：０］に対応する期待値（８ｂｉｔ＿ｄａｔａ）とを比較する。比較回路１３４は、ｓｕｍ＿ｏｕｔ［７：０］と期待値との正誤判定結果ｃｏｍｐ＿ｏｕｔ［７：０］を第１デジタル回路１１０ａに出力する。なお、ｓｕｍ＿ｏｕｔ［７：０］に対応する期待値は、例えば、第１デジタル回路１１０ａを介して入力される態様であっても良いし、第３デジタル回路１３０ｅに備えた記憶部（不図示）に予め記憶されている態様であっても良い。また、例えば、第３デジタル回路１３０ｅを構成する半導体デバイスのダイ上に設けられたヒューズ（不図示）の導通・非導通により保持された態様であっても良い。
【０１１８】
実施形態４の変形例において、第１デジタル回路１１０ａには、第３デジタル回路１３０ｅから出力されたｃｏｍｐ＿ｏｕｔ［７：０］が、書き込みデータｗｒｉｔｅ＿ｄａｔａ＿ｉｎ（ｔ）［７：０］として入力される。以降の処理は、実施形態１と同様である。なお、第３デジタル回路１３０ｅから出力されるｃｏｍｐ＿ｏｕｔは、例えば、正誤判定結果が正しいことを示す「０」値、あるいは正誤判定結果が誤っていることを示す「１」値のいずれかである１ビットデータであっても良い。
【０１１９】
以下、実施形態４の変形例における処理の具体例について、図１７を参照して説明する。図１７は、実施形態４の変形例のテスト処理の一例を示すフローチャートである。
【０１２０】
第１デジタル回路１１０ａは、マスタ回路１０１から予め定められたテストの手続きに従い受信したコマンドに基づき、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］を第３デジタル回路１３０に出力する。受信コマンドは、入力データ信号ｄａｔａ＿ｉｎに含まれる。
【０１２１】
セレクタ１３１にビット切替信号ｂｉｔ＿ｓｅｌ［７：０］が入力されると（ステップＳ４０１）、セレクタ１３１は、テストデータｔｅｓｔ＿ｏｕｔ［７：０］を出力する（ステップＳ４０２）。チェックサム演算回路１３５は、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］に基づきセレクタ１３１から出力されるテストデータｔｅｓｔ＿ｏｕｔ［７：０］のチェックサム演算処理を行う（ステップＳ４０３）。
【０１２２】
チェックサム演算回路１３５は、チェックサム演算結果の取り込みが完了すると（ステップＳ４０４；Ｙｅｓ）、ｓｕｍ＿ｏｕｔ［７：０］を比較回路１３４に出力する。ｓｕｍ＿ｏｕｔ［７：０］を生成していない場合（ステップＳ４０４；Ｎｏ）、ｓｕｍ＿ｏｕｔ［７：０］を生成するまでステップＳ４０１からステップＳ４０４までの処理を繰り返し行う。
【０１２３】
比較回路１３４は、シフトレジスタ１３３から出力されるｓｕｍ＿ｏｕｔ［７：０］と、このｓｕｍ＿ｏｕｔ［７：０］に対応する期待値（８ｂｉｔ＿ｄａｔａ）とを比較することによりｓｕｍ＿ｏｕｔ［７：０］の正誤判定を行い（ステップＳ４０５）、当該正誤判定結果ｃｏｍｐ＿ｏｕｔ［７：０］を第１デジタル回路１１０ａに出力する（ステップＳ４０６）。
【０１２４】
第１デジタル回路１１０ａは、予め定められたテストの手続きの終了に達したとき、マスタ回路１０１から受信したコマンドに基づき（ステップＳ４０７；Ｙｅｓ）、ビット切替信号ｂｉｔ＿ｓｅｌ［７：０］の第３デジタル回路１３０ｅへの出力を停止する（ステップＳ４０８）。受信コマンドは、入力データ信号ｄａｔａ＿ｉｎに含まれる。
【０１２５】
テストが終了していない場合（ステップＳ４０７；Ｎｏ）、テストが終了するまでステップＳ４０１からステップＳ４０７までの処理を繰り返し行う。
【０１２６】
第１デジタル回路１１０ａは、第３デジタル回路１３０ｄから出力されたｓｕｍ＿ｏｕｔ［７：０］をシリアルデータである出力データ信号ｄａｔａ＿ｏｕｔに変換して、マスタ回路１０１に出力する。
【０１２７】
実施形態４の変形例では、上述したように、テスト信号ｓｉｇ＿ｔｅｓｔ＿０，・・・，ｓｉｇ＿ｔｅｓｔ＿２５５の複数ビット（上述した例では、８ビット）を１つのテストデータｔｅｓｔ＿ｏｕｔ［７：０］として、テストデータｔｅｓｔ＿ｏｕｔ［７：０］の各ビットを累積加算演算したチェックサム演算処理結果であるｓｕｍ＿ｏｕｔ［７：０］に対して正誤判定を行う比較回路１３４を設けた構成としている。これにより、後段のマスタ回路１０１によって、第２デジタル回路１２０から出力されるアナログ回路用の制御信号が予め想定した所望の状態となっているか否かのテストを行う際の処理をさらに軽減することができる。
【０１２８】
以上のように、実施形態４の変形例に係るデジタル出力モニタ回路、及び高周波フロントエンド回路において、第３デジタル回路１３０ｅは、チェックサム演算回路１３５の演算処理結果ｓｕｍ＿ｏｕｔ［７：０］を、当該演算処理結果の期待値（８ｂｉｔ＿ｄａｔａ）と比較する比較回路１３４を備える。
【０１２９】
上記構成により、後段のマスタ回路１０１によって、アナログ回路２００内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行う際の処理をさらに軽減することができる。
【０１３０】
上記した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【０１３１】
また、本開示は、上述したように、あるいは、上述に代えて、以下の構成をとることができる。
【０１３２】
（１）本発明の一側面のデジタル出力モニタ回路は、シリアルデータとパラレルデータとの相互変換を行う第１デジタル回路と、前記第１デジタル回路から出力されるデータをデコードして、アナログ回路用の制御信号を生成する第２デジタル回路と、少なくとも前記アナログ回路用の制御信号をデジタルデータに変換する第３デジタル回路と、を備え、前記第１デジタル回路は、前記第３デジタル回路から出力されるデータをシリアルデータに変換して、出力データ信号として出力する。
【０１３３】
この構成では、後段のマスタ回路によって、第２デジタル回路から出力されるアナログ回路用の制御信号が予め想定した所望の状態となっているか否かのテストを行うことができる。
【０１３４】
（２）上記（１）のデジタル出力モニタ回路において、前記第１デジタル回路は、制御回路と、前記制御回路から出力されるデータが書き込まれる第１のレジスタと、前記第３デジタル回路から出力されるデータが書き込まれる第２のレジスタと、前記第１のレジスタに書き込まれたデータ、及び、前記第２のレジスタに書き込まれたデータを読み出し、前記制御回路に出力する読み出し回路と、を備える。
【０１３５】
（３）上記（２）のデジタル出力モニタ回路において、前記制御回路は、シリアルデータである入力データ信号に含まれる前記アナログ回路用の制御データを前記第１のレジスタに書き込み、前記読み出し回路から出力されるデータをシリアルデータに変換して、前記出力データ信号として出力する。
【０１３６】
（４）上記（１）から（３）の何れかのデジタル出力モニタ回路において、前記第３デジタル回路は、前記アナログ回路用の制御信号、及び、前記アナログ回路の所定ノードの状態を示すアナログテスト信号をデジタルデータに変換する。
【０１３７】
この構成では、後段のマスタ回路によって、アナログ回路内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行うことができる。
【０１３８】
（５）上記（１）から（４）の何れかのデジタル出力モニタ回路において、前記第３デジタル回路は、前記デジタルデータのパリティ演算を行うパリティ演算回路を備える。
【０１３９】
この構成では、後段のマスタ回路によって、アナログ回路内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行う際の処理を軽減することができる。
【０１４０】
（６）上記（５）のデジタル出力モニタ回路において、前記パリティ演算回路の演算処理結果を、当該演算処理結果の期待値と比較する比較回路を備える。
【０１４１】
この構成では、後段のマスタ回路によって、アナログ回路内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行う際の処理を上記（５）よりも軽減することができる。
【０１４２】
（７）上記（１）から（４）の何れかのデジタル出力モニタ回路において、前記第３デジタル回路は、前記デジタルデータのチェックサム演算を行うチェックサム演算回路を備える。
【０１４３】
この構成では、後段のマスタ回路によって、アナログ回路内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行う際の処理を上記（５）よりも軽減することができる。
【０１４４】
（８）上記（７）のデジタル出力モニタ回路において、前記チェックサム演算回路の演算処理結果を、当該演算処理結果の期待値と比較する比較回路を備える。
【０１４５】
この構成では、後段のマスタ回路によって、アナログ回路内の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行う際の処理を上記（７）よりも軽減することができる。
【０１４６】
（９）本発明の一側面の高周波フロントエンド回路は、上記（１）から（８）の何れかのデジタル出力モニタ回路を含み、前記アナログ回路として、高周波信号を増幅する増幅回路を含む。
【０１４７】
この構成では、第２デジタル回路１２０から出力される増幅回路用の制御信号が予め想定した所望の状態となっているか否かのテストを行うことができる。また、増幅回路の所定ノードの状態が予め想定した所望の状態となっているか否かのテストを行うことができる。
【０１４８】
本開示により、デジタル回路とアナログ回路とを混載した構成において、アナログ回路のテストを容易に行うことができる。
【符号の説明】
【０１４９】
１００，１００ａ，１００ｂ  デジタル回路
１０１  マスタ回路
１０２，１０２ａ，１０２ｂ  スレーブ回路
１１１，１１１ａ  制御回路
１１２−１，・・・，１１２−ｎ，１１２−ｓ，１１２−ｔ  レジスタ
１１３，１１３ａ  読み出し回路
１１０，１１０ａ  第１デジタル回路
１２０  第２デジタル回路
１２１，１２２  セレクタ
１２３  論理回路
１３０，１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ，１３０ｅ  第３デジタル回路
１３１  セレクタ
１３２  パリティ演算回路
１３３  シフトレジスタ
１３４  比較回路
１３５  チェックサム演算回路
２００  アナログ回路
２０１  第１増幅回路
２０２  第２増幅回路
２０３  バイアス定電圧源
２０４，２０５  バイアスＤＡＣ回路
２０６  モニタ回路
２０７  モニタ用ＡＤＣ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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