(57)【要約】【課題】メモリセル等の信頼性を向上させることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上に交互に設けられた複数の電極層および複数の絶縁層と、前記電極層および前記絶縁層内に設けられ、前記基板の表面に垂直な方向に延び、単結晶半導体層を含む半導体層とを備える。前記装置はさらに、前記半導体層と前記複数の電極層との間に設けられ、前記電極層ごとに分断された複数の第１絶縁膜と、前記第１絶縁膜と前記電極層との間に設けられた電荷蓄積層と、前記電荷蓄積層と前記電極層との間に設けられた第２絶縁膜とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に交互に設けられた複数の電極層および複数の絶縁層と、
前記電極層および前記絶縁層内に設けられ、前記基板の表面に垂直な方向に延び、単結晶半導体層を含む半導体層と、
前記半導体層と前記複数の電極層との間に設けられ、前記電極層ごとに分断された複数の第１絶縁膜と、
前記第１絶縁膜と前記電極層との間に設けられた電荷蓄積層と、
前記電荷蓄積層と前記電極層との間に設けられた第２絶縁膜と、
を備える半導体装置。
【請求項２】
前記半導体層の面方位は、前記基板の面方位と同一である、請求項１に記載の半導体装置。
【請求項３】
前記半導体層は、シリコンを含み、かつボロン、リン、ヒ素、炭素、またはゲルマニウムを含む、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層は、前記基板の表面に垂直な方向に延びる管状の形状を有し、
前記半導体層の前記管内に設けられた第３絶縁膜をさらに備える、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１絶縁膜は、前記絶縁層間の領域外に設けられている、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記電荷蓄積層と前記第２絶縁膜は、前記絶縁層間の領域内に設けられている、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記電荷蓄積層と前記第２絶縁膜は、前記第１絶縁膜の側面と、前記絶縁層の上面および下面とに順に設けられている、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
基板上に複数の第１半導体層と複数の第２半導体層とを交互に形成し、
前記第１および第２半導体層内に凹部を形成し、
前記第１半導体層を除去し、
前記第１半導体層の除去後に前記第２半導体層間に複数の絶縁層を形成し、
前記第２半導体層から前記凹部内に、前記基板の表面に垂直な方向に延び、単結晶半導体層を含む第３半導体層を成長させ、
前記第２半導体層を除去し、
前記第２半導体層の除去後に前記絶縁層間に複数の電極層を形成する、
ことを含む半導体装置の製造方法。
【請求項９】
前記第１半導体層は、シリコン原子とゲルマニウム原子とを１−Ｘ：Ｘの個数比（Ｘは０＜Ｘ＜１を満たす実数）で含み、
前記第２半導体層は、シリコン原子とゲルマニウム原子とを１−Ｙ：Ｙの個数比（Ｙは０＜Ｙ＜Ｘを満たす実数）で含む、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第３半導体層の形成後かつ前記電極層の形成前に、前記第３半導体層と前記電極層との間に第１絶縁膜、電荷蓄積層、および第２絶縁膜を順に形成することをさらに含む、請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第１絶縁膜は、前記第３半導体層を酸化することで前記第３半導体層内に形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記電荷蓄積層と前記第２絶縁膜は、前記第１絶縁膜の側面と、前記絶縁層の上面および下面とに順に形成される、請求項１０または１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
３次元メモリを製造する際に、種々の寸法のばらつき等により、メモリセルやその他の構造の信頼性が低下することが問題となる。例えば、メモリホールの直径がばらつくと、チャネル半導体層の膜厚がばらついて、セル電流や閾値電圧がばらつく可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−５３３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセル等の信頼性を向上させることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、基板と、前記基板上に交互に設けられた複数の電極層および複数の絶縁層と、前記電極層および前記絶縁層内に設けられ、前記基板の表面に垂直な方向に延び、単結晶半導体層を含む半導体層とを備える。前記装置はさらに、前記半導体層と前記複数の電極層との間に設けられ、前記電極層ごとに分断された複数の第１絶縁膜と、前記第１絶縁膜と前記電極層との間に設けられた電荷蓄積層と、前記電荷蓄積層と前記電極層との間に設けられた第２絶縁膜とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/5)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/5)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(3/5)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(4/5)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(5/5)である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１〜図６において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、例えば３次元メモリである。
【０００９】
図１の半導体装置は、基板１と、第３絶縁膜の例であるコア絶縁膜２と、チャネル半導体層３と、第１絶縁膜の例である複数のトンネル絶縁膜４と、複数の電荷蓄積層５と、第２絶縁膜の例である複数のブロック絶縁膜６と、複数の電極層７と、複数の絶縁層８とを備えている。
【００１０】
基板１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
【００１１】
本実施形態のコア絶縁膜２、チャネル半導体層３、トンネル絶縁膜４、電荷蓄積層５、ブロック絶縁膜６、電極層７、および絶縁層８は、基板１上に直接形成されているか、基板１上に他の層（例えば層間絶縁膜やソース層）を介して形成されている。ただし、後者の場合、少なくともいずれかの電極層７または絶縁層８が、基板１と接しているか、基板１と他の半導体層を介してつながっている。本実施形態のコア絶縁膜２、チャネル半導体層３、トンネル絶縁膜４、電荷蓄積層５、ブロック絶縁膜６、電極層７、および絶縁層８は、複数のメモリセルを構成している。チャネル半導体層３は、これらのメモリセルのチャネルとして機能する。電極層７は、これらのメモリセルのワード線として機能する。
【００１２】
本実施形態では、電荷蓄積層５、ブロック絶縁膜６、および電極層７を含む複数の第１膜と、絶縁層８を含む複数の第２膜とが、基板１上に交互に形成されている。コア絶縁膜２、チャネル半導体層３、およびトンネル絶縁膜４は、第１膜および第２膜により包囲されるように、第１膜および第２膜内に形成されている。後述するように、コア絶縁膜２、チャネル半導体層３、およびトンネル絶縁膜４は、第１膜および第２膜内に形成されたメモリホール内に形成されている。
【００１３】
コア絶縁膜２は、Ｚ方向に延びる柱状の形状を有している。本実施形態のコア絶縁膜２の形状は、円柱形である。チャネル半導体層３は、Ｚ方向に延びる管状の形状を有しており、コア絶縁膜２を包囲している。本実施形態のチャネル半導体層３の形状は、円管形である。コア絶縁膜２は例えば、ＳｉＯ２膜（シリコン酸化膜）である。チャネル半導体層３は例えば、単結晶Ｓｉ層などの単結晶半導体層である。チャネル半導体層３は、Ｓｉを含むと共に、Ｓｉに対する化合物元素や不純物元素として、Ｂ（ボロン）、Ｐ（リン）、Ａｓ（ヒ素）、Ｃ（炭素）、またはＧｅ（ゲルマニウム）を含んでいてもよい。本実施形態のチャネル半導体層３の面方位は、基板１の面方位と同一である。
【００１４】
個々のトンネル絶縁膜４、電荷蓄積層５、およびブロック絶縁膜６は、チャネル半導体層３と、対応する電極層７との間に順に形成されている。ただし、本実施形態のトンネル絶縁膜４は、絶縁層８間の領域外に形成されているのに対し、本実施形態の電荷蓄積層５とブロック絶縁膜６は、絶縁層８間の領域内に形成されている。すなわち、トンネル絶縁膜４は、絶縁層８間に挟まれていないが、電荷蓄積層５とブロック絶縁膜６は、絶縁層８間に挟まれている。
【００１５】
トンネル絶縁膜４は、チャネル半導体層３内に形成されており、電極層７ごとに分断されている。よって、チャネル半導体層３と１つの電極層７との間に、１つのトンネル絶縁膜４が形成されている。トンネル絶縁膜４が電極層７ごとに分断されていることには例えば、電極層７からトンネル絶縁膜４に作用する電界が強くなり、反転キャリアが多くなることで、セル電流が増加するという利点がある。本実施形態のトンネル絶縁膜４は、チャネル半導体層３を包囲する管状の形状を有している。各トンネル絶縁膜４は、図１に示すように電荷蓄積層５の側面と絶縁層８の側面とに形成されていてもよいし、電荷蓄積層５の側面と絶縁層８の側面のうちの電荷蓄積層５の側面のみに形成されていてもよい。トンネル絶縁膜４は例えば、ＳｉＯ２膜またはＳｉＯＮ膜（シリコン酸窒化膜）である。
【００１６】
電荷蓄積層５とブロック絶縁膜６は、トンネル絶縁膜４の側面と、絶縁層８の上面および下面とに順に形成されている。よって、電荷蓄積層５とブロック絶縁膜６は、図１にてＵ字型の断面形状を有している。電荷蓄積層５は例えば、ＳｉＮ膜（シリコン窒化膜）または金属酸化膜である。ブロック絶縁膜６は例えば、ＳｉＯ２膜である。
【００１７】
複数の電極層７と複数の絶縁層８は、基板１上に交互に形成されている。ただし、これらの電極層７と絶縁層８との間には、電荷蓄積層５とブロック絶縁膜６が介在している。電極層７は例えば、Ｗ（タングステン）層などの金属層である。絶縁層８は例えば、ＳｉＯ２膜である。
【００１８】
ここで、チャネル半導体層３のさらなる詳細を説明する。
【００１９】
本実施形態のチャネル半導体層３は、多結晶Ｓｉ層などの多結晶半導体層ではなく、単結晶Ｓｉ層などの単結晶半導体層である。これにより、メモリセルのセル電流を増加させることが可能となる。なお、チャネル半導体層３として単結晶半導体層を形成する方法の例については、後述する。
【００２０】
また、本実施形態のチャネル半導体層３は、柱状の形状ではなく、管状の形状を有している。一般に、メモリホールの直径は制御しにくいが、チャネル半導体層３の膜厚は制御しやすい。本実施形態によれば、チャネル半導体層３を管状の形状に加工することで、チャネル半導体層３を、膜厚という変数を有する形状に加工することが可能となる。これにより、チャネル半導体層３の膜厚を制御することで、メモリセルのセル電流や閾値電圧のばらつきを抑制することが可能となる。
【００２１】
さらに、本実施形態の電荷蓄積層５とブロック絶縁膜６は、絶縁層８間の領域内に形成されており、その結果、メモリホール外に形成されている。これにより、メモリホールが電荷蓄積層５とブロック絶縁膜６により狭くなることを回避することができ、チャネル半導体層３を管状の形状に加工しやすくなる。理由は、チャネル半導体層３を形成するのに十分なスペースを、メモリホール内に確保しやすくなるからである。
【００２２】
さらに、本実施形態のトンネル絶縁膜４は、電極層７ごとに分断されている。これにより、電極層７からトンネル絶縁膜４に作用する電界を強くさせ、メモリセルのセル電流を増加させることが可能となる。本実施形態によれば、１つの電極層７用に１つのトンネル絶縁膜４と、１つの電荷蓄積層５と、１つのブロック絶縁膜６とを形成することが可能となる。
【００２３】
図２〜図６は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００２４】
まず、上述の基板１上に、複数の第１半導体層１１と複数の第２半導体層１２とを交互に形成する（図２(ａ)）。第１半導体層１１は例えば、Ｓｉ原子とＧｅ原子とを１−Ｘ：Ｘの個数比（Ｘは０＜Ｘ＜１を満たす実数）で含むＳｉＧｅ層である。第２半導体層１２は例えば、Ｓｉ原子とＧｅ原子とを１−Ｙ：Ｙの個数比（Ｙは０＜Ｙ＜Ｘを満たす実数）で含むＳｉＧｅ層である。Ｘの値は、例えば０．５０（５０％）である。Ｙの値は、例えば０．２０（２０％）である。第１および第２半導体層１２は例えば、エピタキシャル成長により形成され、２５ｎｍの膜厚を各々有する。
【００２５】
次に、ＲＩＥ（Reactive Ion Etching）により、これらの第１半導体層１１および第２半導体層１２を貫通するメモリホールＨ１を形成する（図２(ｂ)）。メモリホールＨ１は、凹部の例である。
【００２６】
次に、メモリホールＨ１を利用したエッチングにより、第１半導体層１１を選択的に除去する（図３(ａ)）。その結果、第２半導体層１２間に複数の空洞（エアギャップ）Ｈ２が形成される。このエッチングは、アルカリ系の薬液を用いたウェットエッチングでもよいし、ハロゲン系のガスを用いたドライエッチングでもよい。ウェットエッチング用の薬液の例は、フッ硝酸水溶液やＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）水溶液である。本実施形態では、このエッチングを、ＨＣｌ（塩化水素）ガスとＨ２（水素）ガスとを用いて５５０℃で行う。これにより、第１半導体層１１と第２半導体層１２のうちの第１半導体層１１を選択的に除去することができる。
【００２７】
次に、ＡＬＤ（Atomic Layer Deposition）により、第２半導体層１２の表面に絶縁層８を形成する（図３(ｂ)）。その結果、絶縁層８が、第２半導体層１２の上面と下面との間の空洞Ｈ２内や、第２半導体層１２の側面に形成される。
【００２８】
次に、ＲＩＥにより、第２半導体層１２の側面から絶縁層８を除去する（図４(ａ)）。その結果、絶縁層８が空洞Ｈ２ごとに分断され、複数の第２半導体層１２と複数の絶縁層８とを交互に含む積層膜が基板１上に形成される。
【００２９】
次に、エピタキシャル成長により、第２半導体層１２からメモリホールＨ１内にチャネル半導体層３を成長させる（図４(ｂ)）。具体的には、ＳｉＧｅ層からメモリホールＨ１内に単結晶Ｓｉ層を成長させる。その結果、第２半導体層１２および絶縁層８の表面に、Ｚ方向に延びる管状の形状を有するチャネル半導体層３が形成される。チャネル半導体層３の膜厚は、例えば３０〜５０ｎｍである。チャネル半導体層３は、第３半導体層の例である。次に、メモリホールＨ１内にチャネル半導体層３を介してコア絶縁膜２を埋め込む（図４(ｂ)）。
【００３０】
なお、本実施形態の複数の第１半導体層１１と複数の第２半導体層１２は、基板１からエピタキシャル成長により交互に成長させる。具体的には、基板１から第１半導体層１１を成長させ、第１半導体層１１から第２半導体層１２を成長させ、第２半導体層１２から第１半導体層１１をさらに成長させ、この第１半導体層１１から第２半導体層１２をさらに成長させ、以降も同様の処理を繰り返す。よって、本実施形態の第１半導体層１１と第２半導体層１２の面方位は、基板１の面方位と同一となる。また、本実施形態のチャネル半導体層３は、上述のように、第２半導体層１２からエピタキシャル成長により成長させる。よって、本実施形態のチャネル半導体層３の面方位は、基板１、第１半導体層１１、および第２半導体層１２の面方位と同一となる。
【００３１】
次に、複数の第２半導体層１２と複数の絶縁層８とを貫通する不図示のスリットを形成し、このスリットを利用したウェットエッチングにより第２半導体層１２を選択的に除去する（図５(ａ)）。その結果、絶縁層８間に複数の空洞Ｈ３が形成される。ウェットエッチング用の薬液の例は、フッ硝酸水溶液やＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）水溶液である。
【００３２】
次に、空洞Ｈ３を利用した熱酸化により、空洞Ｈ３付近のチャネル半導体層３の表面を酸化する（図５(ｂ)）。その結果、空洞Ｈ３付近のチャネル半導体層３内に複数のトンネル絶縁膜４が形成される。本実施形態の熱酸化は、これらのトンネル絶縁膜４同士が接触する前に終了することが望ましい。その結果、これらのトンネル絶縁膜４は、空洞Ｈ３ごとに分断されるように形成される。トンネル絶縁膜４を酸化により形成することには、例えばトンネル絶縁膜４の膜質が良くなるという利点がある。トンネル絶縁膜４は、チャネル半導体層３を別の手法により処理することで（例えば酸窒化）、チャネル半導体層３内に形成されてもよい。
【００３３】
次に、空洞Ｈ３内において、トンネル絶縁膜４の側面と、絶縁層８の上面および下面とに、電荷蓄積層５とブロック絶縁膜６とを順に形成する（図６(ａ)）。本実施形態では、トンネル絶縁膜４は、Ｚ方向に隣り合う絶縁層８で挟まれた領域内には形成されないのに対し、電荷蓄積層５とブロック絶縁膜６は、Ｚ方向に隣り合う絶縁層８で挟まれた領域内に形成されることに留意されたい。すなわち、トンネル絶縁膜４は、絶縁層８間に挟まれていないが、電荷蓄積層５とブロック絶縁膜６は、絶縁層８間に挟まれている。
【００３４】
次に、空洞Ｈ３内に複数の電極層７を形成する（図６(ｂ)）。その結果、複数の電極層７と複数の絶縁層８とを交互に含む積層膜が基板１上に形成される。
【００３５】
その後、基板１上に種々の配線層、プラグ層、層間絶縁膜などが形成される。このようにして、図１の半導体装置が製造される。
【００３６】
ここで、チャネル半導体層３のさらなる詳細を説明する。
【００３７】
本実施形態のチャネル半導体層３は、基板１上に直接形成されずに、基板１上に他の層を介して形成される。そのため、基板１からエピタキシャル成長によりチャネル半導体層３を成長させることはできない。
【００３８】
しかしながら、本実施形態のチャネル半導体層３は、第２半導体層１２の表面に直接形成される。そのため、第２半導体層１２からエピタキシャル成長によりチャネル半導体層３を成長させることができる。よって、本実施形態によれば、チャネル半導体層３として単結晶半導体層を形成することが可能となる。
【００３９】
本実施形態の第１および第２半導体層１１、１２は、図３(ａ)の工程で第１半導体層１１を選択的に除去することや、図４(ｂ)の工程で第２半導体層１２からエピタキシャル成長によりチャネル半導体層３を成長させることや、図５(ａ)の工程で第２半導体層１２を選択的に除去することが可能であれば、ＳｉＧｅ層以外の半導体層でもよい。例えば、第１半導体層１１をＳｉＧｅ層として、第２半導体層１２をＳｉ層としてもよい。同様の理由から、第１半導体層１１のＸの値は０．５０（５０％）以外でもよいし、第２半導体層１２のＹの値は０．２０（２０％）以外でもよい。
【００４０】
例えば、第２半導体層１２のＹの値は、０．１５以上とすることが望ましい。理由は、Ｙの値が０．１５未満の場合には、第２半導体層１２のエッチングレートが低く、第２半導体層１２のエッチングが難しいからである。一方、Ｘの値とＹの値との差は、０．１０以上とすることが望ましい（Ｘ−Ｙ≧０．１０）。これにより例えば、第１半導体層１１のエッチングレートを第２半導体層１２のエッチングレートの少なくとも４倍程度には設定することが可能となる。
【００４１】
以上のように、本実施形態のチャネル半導体層３は、Ｚ方向に延びる管状の形状を有する単結晶半導体層である。また、本実施形態のトンネル絶縁膜４は、電極層７ごとに分断されている。よって、本実施形態によれば、メモリセル等の信頼性を向上させることが可能となる。例えば、メモリセルのセル電流を増加させることや、メモリセルのセル電流や閾値電圧のばらつきを抑制することが可能となる。また、これらのばらつきを抑制することで、半導体装置の歩留まりを向上させることが可能となる。
【００４２】
なお、本実施形態のチャネル半導体層３は、Ｚ方向に延びる管状の形状を有することが望ましいが、その他の形状を有していてもよい。例えば、チャネル半導体層３は、Ｚ方向に延びる柱状の形状を有していてもよいし、その他の方向に延びる管状または柱状の形状を有していてもよい。また、本実施形態のチャネル半導体層３は、単結晶半導体層とその他の半導体層（例えば多結晶半導体層）とを含んでいてもよい。
【００４３】
また、本実施形態では、トンネル絶縁膜４は絶縁層８間の領域外に配置され、電荷蓄積層５とブロック絶縁膜６は絶縁層８間の領域内に配置されているが、トンネル絶縁膜４、電荷蓄積層５、およびブロック絶縁膜６の配置はこれに限定されるものではない。
【００４４】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００４５】
１：基板、２：コア絶縁膜、３：チャネル半導体層、４：トンネル絶縁膜、
５：電荷蓄積層、６：ブロック絶縁膜、７：電極層、８：絶縁層、
１１：第１半導体層、１２：第２半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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