(57)【要約】【課題】書き込み特性を向上させること。【解決手段】実施形態の半導体記憶装置１は、基板上に絶縁層３５と導電層２５とが順に複数積層されてなる積層体Ｌｍと、積層体Ｌｍを貫通するように、積層体Ｌｍの積層方向に延びるピラー５１と、ピラー５１の側面にピラー５１側から積層される半導体層５２、第１の絶縁層５３、電荷蓄積層５４、および第２の絶縁層５５と、を備え、半導体層５２の平均粒度が、ピラー５１側で大きく第１の絶縁層５３側で小さい。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に絶縁層と導電層とが順に複数積層されてなる積層体と、
前記積層体を貫通するように、前記積層体の積層方向に延びるピラーと、
前記ピラーの側面に前記ピラー側から積層される半導体層、第１の絶縁層、電荷蓄積層、および第２の絶縁層と、を備え、
前記半導体層の平均粒度が、前記ピラー側で大きく前記第１の絶縁層側で小さい、
半導体記憶装置。
【請求項２】
前記半導体層の結晶度が、前記ピラー側で高く前記第１の絶縁層側で低い、
請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体層は、前記ピラー側において単結晶シリコンまたはポリシリコンを含み、前記第１の絶縁層側においてアモルファスシリコンを含む、
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体層は、前記ピラー側において単結晶シリコンを含み、前記第１の絶縁層側においてアモルファスシリコンまたはポリシリコンを含む、
請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記半導体層の前記平均粒度が小さい部分の厚さは、前記半導体層の全体の厚さに対して４０％以上９０％以下である、
請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
３次元不揮発性メモリでは、高さ方向に延びるピラーの側面にチャネル層を有する複数のメモリセルが、ピラーの高さ方向に沿って配列されている。３次元不揮発性メモリにおいては書き込み特性の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１７９４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、書き込み特性を向上させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板上に絶縁層と導電層とが順に複数積層されてなる積層体と、前記積層体を貫通するように、前記積層体の積層方向に延びるピラーと、前記ピラーの側面に前記ピラー側から積層される半導体層、第１の絶縁層、電荷蓄積層、および第２の絶縁層と、を備え、前記半導体層の平均粒度が、前記ピラー側で大きく前記第１の絶縁層側で小さい。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる半導体記憶装置のいずれかの導電層に沿う断面図および柱状構造近傍の拡大図である。
【図２】図２は、実施形態にかかる半導体記憶装置の積層方向の断面図であって、図１のＡ−Ａ’線の位置における断面図である。
【図３】図３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図４】図４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図５】図５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図６】図６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図７】図７は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図８】図８は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図９】図９は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１０】図１０は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１１】図１１は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
図１〜図１１を用いて、実施形態の半導体記憶装置について説明する。
【０００９】
［半導体記憶装置の構成例］
図１は、実施形態にかかる半導体記憶装置１のいずれかの導電層２５に沿う断面図および柱状構造５０近傍の拡大図である。ただし、図１において、ビット線ＢＬは２本のみ示されている。図２は、実施形態にかかる半導体記憶装置１の積層方向の断面図であって、図１のＡ−Ａ’線の位置における断面図である。
【００１０】
図１および図２に示すように、実施形態の半導体記憶装置１は、シリコン基板等の半導体基板１０上に、例えば、３次元構造を有するＮＡＮＤ型フラッシュメモリとして形成されている。半導体基板１０は、表層部にｎウェル１１を有し、ｎウェル１１内にｐウェル１２を有し、ｐウェル１２内に複数のｎ＋ウェル１３を有する。ただし、半導体記憶装置１は、半導体基板１０等の基板の直上ではなく、ソース線として機能する導電層上に形成されていてもよい。
【００１１】
半導体基板１０上には、複数の導電層２５と複数の絶縁層３５とが交互に積層された積層体Ｌｍが形成されている。導電層２５は例えばＷ層等であり、絶縁層３５は例えばＳｉＯ２層等である。
【００１２】
導電層２５と絶縁層３５との積層体Ｌｍには、この積層体Ｌｍを貫いて複数の柱状構造５０が設けられている。柱状構造５０は、半導体基板１０の２つのｎ＋ウェル１３を挟んだｐウェル１２上に配置される。柱状構造５０は、上面視で例えば略円形に形成される。ただし、柱状構造５０は、上面視で例えば略楕円形に形成されてもよい。
【００１３】
柱状構造５０は、ピラーとしてのコア部５１を備える。コア部５１の側壁上には、コア部５１の側壁を包み込むように複数の層が形成されている。これらの層は、コア部５１の側から順に、半導体層としてのチャネル層５２、第１の絶縁層としてのトンネル絶縁層５３、電荷蓄積層５４、および第２の絶縁層としてのブロック絶縁層５５である。コア部５１は例えばＳｉＯ２等を主成分とする。チャネル層５２は例えばシリコン層等であり、電荷蓄積層５４は例えばＳｉＮ層等であり、トンネル絶縁層５３及びブロック絶縁層５５は例えばＳｉＯ２層等である。ただし、電荷蓄積層５４は、周囲を絶縁体で覆われた導電性を有する浮遊ゲートであってもよい。
【００１４】
チャネル層５２は、結晶構造が異なる少なくとも２種類のシリコン層を含む。例えば、チャネル層５２の平均粒度は、コア部５１側で大きくトンネル絶縁層５３側で小さい。換言すれば、チャネル層５２の結晶度は、コア部５１側で高くトンネル絶縁層５３側で低い。チャネル層５２のコア部５１側の層は、トンネル絶縁層５３側の層よりも電気抵抗の低い層であるとも言える。チャネル層５２のコア部５１側の層は、また、チャネル層５２全体に対する層厚の比率が、例えば４０％以上９０％以下であり、より好ましくは５０％以上８０％以下である。ただし、チャネル層５２のコア部５１側の層、及びトンネル絶縁層５３側の層のいずれの結晶構造も単一ではない場合がある。また、いずれの層も明確な界面を有していない場合がある。なお、チャネル層５２の平均粒度や結晶度は、例えばナノビームディフラクション法を用いて測定されうる。
【００１５】
より具体的には、チャネル層５２のコア部５１側の層は単結晶シリコンまたはポリシリコンを多く含み、トンネル絶縁層５３側の層はアモルファスシリコンを多く含みうる。または、チャネル層５２のコア部５１側の層は単結晶シリコンを多く含み、トンネル絶縁層５３側の層はアモルファスシリコンまたはポリシリコンを多く含みうる。
【００１６】
半導体記憶装置１は、導電層２５と絶縁層３５との積層体Ｌｍの外側であって、半導体基板１０のｎ＋ウェル１３上に、導電層２６を備える。導電層２６は、積層体Ｌｍを両側から挟みこむように、積層体Ｌｍ側に主面を向けて配置されている。導電層２６、および積層体Ｌｍの間には、絶縁層３６が介在される。
【００１７】
半導体記憶装置１は、また、導電層２５と絶縁層３５との積層体Ｌｍの上方に、半導体基板１０の主面に対して略水平な方向に延在する導電層２７を備える。導電層２７および積層体Ｌｍの間には、絶縁層３４が介在される。柱状構造５０が備えるチャネル層５２と導電層２７とは、絶縁層３４を貫通するコンタクト２８により接続されている。より具体的には、複数本存在する導電層２７のうち、所定の導電層２７が所定の柱状構造５０のチャネル層５２と接続される。
【００１８】
［半導体記憶装置の機能］
次に、引き続き、図１および図２を用い、半導体記憶装置１の３次元ＮＡＮＤ型フラッシュメモリとしての機能について説明する。
【００１９】
柱状構造５０が有するチャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、及びブロック絶縁層５５は、少なくとも一部がメモリセルＭＣとして機能する。メモリセルＭＣは、積層構造をとる導電層２５の高さ位置に配置される。すなわち、柱状構造５０には、柱状構造５０の高さ方向に沿って複数のメモリセルＭＣが配列されている。これらのメモリセルＭＣは、１本のコア部５１の側面に連なるメモリストリングとして機能する。
【００２０】
積層された導電層２５のうち、少なくとも柱状構造５０の側面と接する部分とその近傍は、メモリセルＭＣに接続されるワード線ＷＬとして機能する。個々のメモリセルＭＣは、同じ高さにあるワード線ＷＬにそれぞれ対応付けられている。
【００２１】
なお、複数の導電層２５のうち、最上層と最下層の導電層２５は、選択ゲート線ＳＧＬとして機能する。選択ゲート線ＳＧＬは、１つの導電層２７に共通に接続されるメモリストリングのうち、所定のメモリストリングを選択する際に使用される。また、選択ゲート線ＳＧＬに対応付けられたチャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、およびブロック絶縁層５５は、選択ゲートＳＧとして機能する。選択ゲートＳＧがオンまたはオフすることで、所定のメモリストリングが選択された状態または非選択の状態となる。
【００２２】
これらマトリクス状に配置されるメモリセルＭＣの外側の導電層２６は、ソース線として機能する半導体基板１０に接続される板状のソース線コンタクトＬＩとして機能する。また、メモリセルＭＣの上方に配置される導電層２７は、ビット線ＢＬとして機能する。
【００２３】
［半導体記憶装置の動作］
引き続き、図１および図２を用いて、半導体記憶装置１の動作例について説明する。
【００２４】
メモリセルＭＣに“０”データ（例えば“Ｈ”レベルデータ）を書き込むときは、接続されるワード線ＷＬに書き込み電圧を印加する。一方、メモリセルＭＣは、ソース線である半導体基板１０およびビット線ＢＬに接続されるチャネル層５２を含む。そしてこのとき、チャネル層５２に例えば接地電位が供給され電子の流れるチャネルが形成される。チャネル層５２にチャネルが形成されると、チャネル中の電子がトンネル絶縁層５３を抜けて電荷蓄積層５４に注入され蓄積される。これにより、メモリセルＭＣの閾値電圧Ｖｔｈが上昇し、“０”データが書き込まれる。
【００２５】
このとき、チャネル層５２において、電子の流れるチャネルは、より電気抵抗の低いコア部５１寄りに形成される。つまり、キャリアである電子は、チャネル層５２中のコア部５１寄りに偏在する。このように、チャネル層５２中の結晶構造が異なっていることで、チャネル層５２は、低抵抗層を一部に含むレトログレードチャネルとして振る舞う。
【００２６】
メモリセルＭＣに“１”データ（例えば“Ｌ”レベルデータ）を書き込むときは、チャネル層５２のチャネルをフローティング状態とし、電子を電荷蓄積層５４に注入させないことで、“１”データが書き込まれる。
【００２７】
［半導体記憶装置の製造処理］
次に、図３〜図１１を用いて、半導体記憶装置１の製造処理例について説明する。図３〜図１１は、実施形態にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。各図において、上段は製造途中の半導体記憶装置１の平面図であり、下段は断面図である。ただし、図３〜図１１までの各図において、ソース線コンタクトＬＩおよび絶縁層３６の領域は省かれている。
【００２８】
図３に示すように、ｎウェル１１、ｐウェル１２、ｎ＋ウェル（不図示）等が形成された半導体基板１０のｐウェル１２上に、犠牲層４５と絶縁層３５とが交互に積層された積層構造を形成する。犠牲層４５は、絶縁層３５とは材質の異なるＳｉＮ等の絶縁層であって、後に導電層２５と置き換わる層である。
【００２９】
次に、図４に示すように、犠牲層４５と絶縁層３５との積層構造を貫通させ、半導体基板１０上に到達するメモリホールＭＨを形成する。メモリホールＭＨは、柱状構造５０の形成予定領域に形成される。
【００３０】
次に、図５に示すように、メモリホールＭＨ内に絶縁材料のデポジションを行って、メモリホールＭＨの内壁にブロック絶縁層５５を形成する。また、メモリホールＭＨ内に絶縁材料のデポジションを行って、ブロック絶縁層５５上に電荷蓄積層５４を形成する。また、メモリホールＭＨ内に絶縁材料のデポジションを行って、電荷蓄積層５４上にトンネル絶縁層５３を形成する。また、メモリホールＭＨ内に半導体材料のデポジションを行って、トンネル絶縁層５３上にチャネル層５２ａを形成する。このときチャネル層５２ａは、結晶構造のそれぞれ異なる層を有さず、全体が例えばアモルファスシリコン等からなる層として形成される。
【００３１】
次に、図６に示すように、水素雰囲気中で１０００℃以下の温度で全体をアニールする。水素雰囲気とは、少なくとも水素ガスを含む雰囲気であって、窒素ガスや希ガス等の不活性ガスが含まれていてもよい。
【００３２】
これにより、チャネル層５２ａの表層、つまり、トンネル絶縁層５３の反対側の表面から所定の深さ方向までにおいて、チャネル層５２ａを構成するアモルファスシリコンが溶融する。チャネル層５２ａが溶融する所定深さは、例えばチャネル層５２ａの４０％以上９０％以下の深さに達し、より好ましくは５０％以上８０％以下の深さに達する。そして、溶融した部分のシリコン原子が、チャネル層５２ａの表層を泳動し、より安定性の高い配列となるよう再構成される。
【００３３】
このように再構成された部分は、溶融せずに残った部分に比べて平均粒度が大きく、結晶度が高い。つまり、再構成された部分は単結晶シリコンを多く含みうる。以上により、結晶構造の異なる少なくとも２種類のシリコン層を含むチャネル層５２が形成される。
【００３４】
次に、図７に示すように、メモリホールＭＨ内が略完全に埋まるよう絶縁材料のデポジションまたは塗布を行って、チャネル層５２で囲まれた領域にコア部５１を形成する。以上により、柱状構造５０が形成される。
【００３５】
次に、図８に示すように、柱状構造５０が形成された領域の外周部に犠牲層４５と絶縁層３５との積層構造を貫通して形成したスリットＳＴを介して、犠牲層４５を除去する。犠牲層４５が除去された絶縁層３５間には、空隙４５ｇが生じる。
【００３６】
次に、図９に示すように、柱状構造５０が形成された領域の外周部のスリットＳＴを介して、犠牲層４５が除去された空隙４５ｇに導電材料を充填する。これにより、絶縁層３５間に積層される導電層２５が形成される。
【００３７】
図８および図９における手順を導電層２５のリプレースなどと呼ぶことがある。このリプレースにおいては、１０００℃以上の熱が加わることがある。これにより、チャネル層５２の単結晶シリコンを多く含む層の一部または全部がポリシリコンを多く含むように変性する場合がある。また、チャネル層５２の非溶融部分であるアモルファスシリコンを多く含む層の一部または全部がポリシリコンを多く含むように変性する場合がある。
【００３８】
次に、図１０に示すように、導電層２５と絶縁層３５との積層構造の上面に絶縁層３４を形成する。また、絶縁層３４の、上面視で所定の柱状構造５０のチャネル層５２と重なる位置に貫通孔を設け、導電材料を埋め込む。これにより、コンタクト２８が形成される。
【００３９】
次に、図１１に示すように、絶縁層３４上の、所定のコンタクト２８と重なる位置に導電層２７を形成する。これにより、導電層２７は、コンタクト２８を介して所定の柱状構造５０のチャネル層５２と接続される。
【００４０】
以上により、実施形態の半導体記憶装置１が製造される。
【００４１】
上述のように、メモリセルが有するチャネル層は、例えばメモリホール内へのデポジション等により形成される。このため、チャネル層は、主にアモルファスシリコンやポリシリコン等から構成され、結晶欠陥を含む質の悪い層となっている。このようなチャネル層を有するメモリセルでは、書き込み動作において、隣接するメモリセル同士で互いの閾値電圧Ｖｔｈに影響を与えてしまい、急峻な閾値電圧Ｖｔｈの分布が得られない等、書き込み特性が悪化してしまう場合がある。
【００４２】
実施形態の半導体記憶装置１においては、チャネル層５２が、単結晶シリコンまたはポリシリコンを多く含む電気抵抗の低い層を有する。これにより、チャネル層５２において、キャリアである電子の移動度を向上させることができる。また、電気抵抗の低い層は、チャネル層５２のコア部５１側に形成されている。これにより、トンネル絶縁層５３との界面付近で生じやすい結晶欠陥等を避けて、トンネル絶縁層５３との界面から離れたコア部５１近傍で電子を流すことができる。よって、結晶欠陥による電子の散乱や捕捉が低減される。以上により、メモリセルＭＣにおいて、急峻な閾値電圧Ｖｔｈの分布が得られ、書き込み特性を向上させることができる。
【００４３】
実施形態の半導体記憶装置１においては、１０００℃以下の比較的低温でのアニールにより、電気抵抗の低い層を有するチャネル層５２を形成する。これにより、半導体記憶装置１の製造処理における熱履歴の影響を抑えることができる。例えば、高温でのアニールは、電荷蓄積層５４を構成するＳｉＮ等を変性させて閾値電圧Ｖｔｈの分布に影響を与えうるが、低温でのアニールではこのような影響を低減することができる。また、例えば、ワード線となる導電層の形成後の高温アニールでは、導電層からの腐食性のデガスが懸念されるところ、実施形態の半導体記憶装置１においてはこのような懸念が無い。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
１…半導体記憶装置、１０…半導体基板、２５…導電層、３５…絶縁層、５０…柱状構造、５１…コア部、５２…チャネル層、５３…トンネル絶縁層、５４…電荷蓄積層、５５…ブロック絶縁層、ＢＬ…ビット線、ＬＩ…ソース線コンタクト、ＭＣ…メモリセル、ＳＧ…選択ゲート、ＳＧＬ…選択ゲート線、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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