(57)【要約】【課題】高集積化が容易な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、この基板の表面と交差する第１方向に延伸する第１半導体層と、第１方向に配列され、第１半導体層に対向する複数の第１ゲート電極と、第１半導体層と第１ゲート電極の間に設けられ、第１メモリ部を含む第１ゲート絶縁膜と、複数の第１ゲート電極と第１方向の位置が異なり、第１半導体層に対向する第２ゲート電極と、複数の第１ゲート電極と第１方向の位置が異なり、第１半導体層の第１方向の一端に接続された電極と、を備える。第１方向と交差する第１の断面において、第１ゲート電極は第１半導体層の外周面を囲う。第１方向と交差する第２の断面において、第２ゲート電極の第１方向と交差する第２方向の側面には、第１半導体層の外周面の一部に対向する凹部が設けられている。【選択図】図４
2020035913.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面と交差する第１方向に延伸する第１半導体層と、
前記第１方向に配列され、前記第１半導体層に対向する複数の第１ゲート電極と、
前記第１半導体層と前記第１ゲート電極の間に設けられ、第１メモリ部を含む第１ゲート絶縁膜と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記第１半導体層に対向する第２ゲート電極と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記第１半導体層の前記第１方向の一端に接続された電極と
を備え、
前記第１方向と交差する第１の断面において、前記第１ゲート電極は前記第１半導体層の外周面を囲い、
前記第１方向と交差する第２の断面において、前記第２ゲート電極の前記第１方向と交差する第２方向の側面には、前記第１半導体層の外周面の一部に対向する凹部が設けられている
半導体記憶装置。
【請求項２】
前記第１方向に延伸する第２半導体層と、
前記第２半導体層と前記第１ゲート電極の間に設けられ、第２メモリ部を含む第２ゲート絶縁膜と
を更に備え、
前記第１の断面において、前記第１ゲート電極は前記第２半導体層の外周面を囲い、
前記第２の断面において、前記第２ゲート電極は前記第２半導体層の外周面を囲う
請求項１記載の半導体記憶装置。
【請求項３】
基板と、
前記基板の表面と交差する第１方向に延伸する半導体層と、
前記第１方向に配列され、前記半導体層に対向する複数の第１ゲート電極と、
前記半導体層と前記第１ゲート電極の間に設けられ、メモリ部を含むゲート絶縁膜と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記半導体層に対向する第２ゲート電極と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記半導体層の前記第１方向の一端に接続された電極と
を備え、
前記第１方向と交差する方向を第２方向とした場合に、前記第１方向及び前記第２方向に沿った断面において、
前記第１ゲート電極は、前記第２方向の一方側及び他方側から前記半導体層に対向し、
前記第２ゲート電極は、前記第２方向の端面において前記第２方向の一方側から前記半導体層に対向する
半導体記憶装置。
【請求項４】
基板と、
前記基板の表面と交差する第１方向に延伸する半導体層と、
前記第１方向に配列され、前記半導体層に対向する複数の第１ゲート電極と、
前記半導体層と前記第１ゲート電極の間に設けられ、メモリ部を含むゲート絶縁膜と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記半導体層に対向する第２ゲート電極と
を備え、
前記第２ゲート電極は、前記半導体層に対向する第１部分と、コンタクトに接続される第２部分と、を備え、
前記第２ゲート電極の前記第２部分の前記第１方向の厚みは、前記第１部分の前記第１方向の厚みよりも小さい
半導体記憶装置。
【請求項５】
基板と、
前記基板の表面と交差する第１方向に延伸し、前記第１方向と交差する第２方向、及び、前記第１方向及び前記第２方向に延伸する平面と交差する第３方向に配列された複数のメモリ構造と、
前記第２方向に延伸し、前記第３方向に配列され、前記第１方向と交差する断面において、前記複数のメモリ構造の外周面を覆う複数の導電層と
を備え、
前記複数のメモリ構造は、前記第３方向の位置が異なる第１〜第３メモリ構造を含み、前記第１メモリ構造及び前記第３メモリ構造は、前記断面において前記第２メモリ構造に最も近い複数のメモリ構造に含まれ、
前記複数の導電層は、前記断面において前記第１メモリ構造及び前記第２メモリ構造の前記外周面を覆う第１導電層と、前記断面において前記第３メモリ構造の前記外周面を覆う第２導電層と、を含む
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の高集積化が進んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１７１２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高集積化が容易な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、この基板の表面と交差する第１方向に延伸する第１半導体層と、第１方向に配列され、第１半導体層に対向する複数の第１ゲート電極と、第１半導体層と第１ゲート電極の間に設けられ、第１メモリ部を含む第１ゲート絶縁膜と、複数の第１ゲート電極と第１方向の位置が異なり、第１半導体層に対向する第２ゲート電極と、複数の第１ゲート電極と第１方向の位置が異なり、第１半導体層の第１方向の一端に接続された電極と、を備える。第１方向と交差する第１の断面において、第１ゲート電極は第１半導体層の外周面を囲う。第１方向と交差する第２の断面において、第２ゲート電極の第１方向と交差する第２方向の側面には、第１半導体層の外周面の一部に対向する凹部が設けられている。
【０００６】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に延伸する半導体層と、第１方向に配列され、半導体層に対向する複数の第１ゲート電極と、半導体層と第１ゲート電極の間に設けられ、メモリ部を含むゲート絶縁膜と、複数の第１ゲート電極と第１方向の位置が異なり、半導体層に対向する第２ゲート電極と、複数の第１ゲート電極と第１方向の位置が異なり、半導体層の第１方向の一端に接続された電極と、を備える。第１方向と交差する方向を第２方向とした場合に、第１方向及び第２方向に沿った断面において、第１ゲート電極は、第２方向の一方側及び他方側から半導体層に対向し、第２ゲート電極は、第２方向の端面において第２方向の一方側から半導体層に対向する。
【０００７】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に延伸する半導体層と、第１方向に配列され、半導体層に対向する複数の第１ゲート電極と、半導体層と第１ゲート電極の間に設けられ、メモリ部を含むゲート絶縁膜と、複数の第１ゲート電極と第１方向の位置が異なり、半導体層に対向する第２ゲート電極と、を備える。第２ゲート電極は、半導体層に対向する第１部分と、コンタクトに接続される第２部分と、を備える。第２ゲート電極の第２部分の第１方向の厚みは、第１部分の第１方向の厚みよりも小さい。
【０００８】
一の実施形態に係る半導体記憶装置は、基板と、複数のメモリ構造と、複数の導電層と、を備える。複数のメモリ構造は、基板の表面と交差する第１方向に延伸し、第１方向と交差する第２方向、及び、第１方向及び第２方向に延伸する平面と交差する第３方向に配列される。複数の導電層は、第２方向に延伸し、第３方向に配列され、第１方向と交差する断面において、複数のメモリ構造の外周面を覆う。また、複数のメモリ構造は、第３方向の位置が異なる第１〜第３メモリ構造を含む。第１メモリ構造及び第３メモリ構造は、上記断面において、第２メモリ構造に最も近い複数のメモリ構造に含まれる。複数の導電層は、上記断面において第１メモリ構造及び第２メモリ構造の外周面を覆う第１導電層と、上記断面において第３メモリ構造の外周面を覆う第２導電層と、を含む。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。
【図２】半導体記憶装置の模式的な平面図である。
【図３】メモリセルアレイＭＡの模式的な斜視図である。
【図４】メモリセルＭＣ及びドレイン選択トランジスタＳＴＤの模式的な斜視図である。
【図５】メモリセルＭＣの模式的な断面図である。
【図６】ドレイン選択トランジスタＳＴＤの模式的な断面図である。
【図７】メモリセルアレイＭＡの模式的な平面図である。
【図８】メモリセルアレイＭＡの模式的な断面図である。
【図９】メモリセルアレイＭＡの模式的な断面図である。
【図１０】第１の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。
【図１１】同製造方法を示す模式的な断面図である。
【図１２】同製造方法を示す模式的な断面図である。
【図１３】同製造方法を示す模式的な断面図である。
【図１４】同製造方法を示す模式的な断面図である。
【図１５】同製造方法を示す模式的な断面図である。
【図１６】同製造方法を示す模式的な断面図である。
【図１７】同製造方法を示す模式的な断面図である。
【図１８】同製造方法を示す模式的な断面図である。
【図１９】同製造方法を示す模式的な断面図である。
【図２０】同製造方法を示す模式的な断面図である。
【図２１】同製造方法を示す模式的な断面図である。
【図２２】同製造方法を示す模式的な断面図である。
【図２３】同製造方法を示す模式的な断面図である。
【図２４】同製造方法を示す模式的な断面図である。
【図２５】同製造方法を示す模式的な断面図である。
【図２６】同製造方法を示す模式的な断面図である。
【図２７】同製造方法を示す模式的な断面図である。
【図２８】同製造方法を示す模式的な断面図である。
【図２９】同製造方法を示す模式的な断面図である。
【図３０】同製造方法を示す模式的な断面図である。
【図３１】同製造方法を示す模式的な断面図である。
【図３２】同製造方法を示す模式的な断面図である。
【図３３】同製造方法を示す模式的な断面図である。
【図３４】同製造方法を示す模式的な断面図である。
【図３５】第１の比較例に係る半導体記憶装置の模式的な平面図である。
【図３６】第２の比較例に係る半導体記憶装置の模式的な平面図である。
【図３７】比較例に係る製造方法を示す模式的な断面図である。
【図３８】同製造方法を示す模式的な断面図である。
【図３９】他の実施形態に係るメモリセルアレイの模式的な断面図である。
【発明を実施するための形態】
【００１０】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１１】
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向に延伸する平面と交差する方向を第３方向と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明では、Ｘ方向、Ｙ方向及びＺ方向が、それぞれ、第３方向、第２方向及び第１方向に対応する場合について例示する。ただし、第１方向、第２方向及び第３方向は、Ｚ方向、Ｙ方向及びＸ方向に限られない。
【００１２】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面と呼ぶ。
【００１３】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。説明の都合上、図１では一部の構成を省略する。
【００１４】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
【００１５】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の下部配線ＳＣ及びソース線ＳＬを介して周辺回路ＰＣに接続される。
【００１６】
メモリユニットＭＵは、ビット線ＢＬ及び下部配線ＳＣの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００１７】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積膜である。この場合、メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬに接続される。ワード線ＷＬは、１のメモリストリングＭＳに属する複数のメモリセルＭＣに対応して設けられ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００１８】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択線ＳＧＤに接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのドレイン選択トランジスタＳＴＤに共通に接続される。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択線ＳＧＳに接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのソース選択トランジスタＳＴＳに共通に接続される。
【００１９】
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
【００２０】
図２は、本実施形態に係る半導体記憶装置の模式的な平面図である。説明の都合上、図２では一部の構成を省略する。
【００２１】
本実施形態では、メモリセルアレイＭＡ及び周辺回路ＰＣが基板Ｓ上に設けられている。図示の例では、基板Ｓ上に２つのメモリセルアレイＭＡがＸ方向に並んで設けられている。メモリセルアレイＭＡは、Ｙ方向に配列された複数のメモリブロックＭＢを備える。また、これら複数のメモリブロックＭＢは、Ｙ方向に配列された複数のサブブロックＳＢを備える。
【００２２】
次に、図３〜図６を参照して、メモリセルアレイＭＡ等の模式的な構成を説明する。説明の都合上、図３〜図６では一部の構成を省略する。
【００２３】
図３は、図２のＡで示した部分の構成を示す模式的な斜視図である。図３には、基板Ｓと、基板Ｓ上に設けられたメモリセルアレイＭＡと、を示す。
【００２４】
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。尚、基板Ｓの表面に設けられる層１０１は、絶縁層であっても良いし、周辺回路ＰＣの一部を構成するトランジスタを含んでいても良い。
【００２５】
メモリセルアレイＭＡは、Ｚ方向に延伸する複数の半導体層１１０と、半導体層１１０に対向する複数の導電層１２０と、半導体層１１０と導電層１２０との間に設けられたゲート絶縁膜１３０と、複数の導電層１２０よりも上方に設けられ、半導体層１１０に対向する導電層１４０と、半導体層１１０と導電層１４０との間に設けられたゲート絶縁膜１５０と、半導体層１１０の下端に接続された配線１６０と、半導体層１１０の上端に接続された複数の配線１７０と、を備える。以下、半導体層１１０、ゲート絶縁膜１３０等を含む略円柱状の構成を、メモリ構造１８０と呼ぶ場合がある。
【００２６】
半導体層１１０は、Ｘ方向及びＹ方向に複数配列され、Ｚ方向に延伸する略円筒状の半導体層である。半導体層１１０は、１つのメモリユニットＭＵ（図１）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１１０の中心部分には酸化ケイ素（ＳｉＯ２）等の絶縁層１１１が埋め込まれている。半導体層１１０は、例えば、ノンドープの多結晶シリコン（ｐ−Ｓｉ）等の半導体層である。
【００２７】
半導体層１１０の下端は、半導体層１１２に接続される。半導体層１１２は、ゲート絶縁膜１１３を介して導電層１２１に対向し、ソース選択トランジスタＳＴＳ（図１）のチャネル領域として機能する。半導体層１１２は、例えば、ノンドープの多結晶シリコン（ｐ−Ｓｉ）等の半導体層である。
【００２８】
半導体層１１０の上端は、半導体層１１４に接続される。半導体層１１４は、例えば、リン（Ｐ）等のｎ型の不純物が注入された半導体層である。
【００２９】
導電層１２０は、Ｚ方向に複数配列され、Ｘ方向及びＹ方向に延伸する略板状の導電層である。導電層１２０は、１つのワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣのゲート電極として機能する。
【００３０】
導電層１２０は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内部には半導体層１１０及びゲート絶縁膜１３０が配置される。即ち、例えば図４に示す通り、所定のＸＹ断面Ｓ１において、導電層１２０は半導体層１１０の外周面を囲う。
【００３１】
導電層１２０は、例えば図５に示す通り、窒化チタン（ＴｉＮ）等のバリア金属膜１２５及びタングステン（Ｗ）等の金属膜１２６を含む積層膜である。バリア金属膜１２５は、金属膜１２６の貫通孔の内周面を覆い、金属膜１２６の上面及び下面に沿ってＸ方向及びＹ方向に延伸する。
【００３２】
導電層１２０と配線１６０の間には、図３に示す通り、更に導電層１２１が設けられる。導電層１２１は、ソース選択線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。導電層１２１は、導電層１２０と同様の構成を有する。
【００３３】
導電層１２０，１２１の間には、酸化ケイ素（ＳｉＯ２）等の絶縁層１２２が設けられる。また、導電層１２０のＸ方向の端部にはコンタクト部１２３が設けられる。コンタクト部１２３は、Ｚ方向に延伸するコンタクト１２４に接続される。
【００３４】
ゲート絶縁膜１３０は、半導体層１１０及び導電層１２０の各交差部に設けられる。ゲート絶縁膜１３０は、例えば図５に示す通り、半導体層１１０及び導電層１２０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、ブロック絶縁膜１３３、及び、高誘電体絶縁膜１３４を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化ケイ素（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化ケイ素（ＳｉＮ）等の電荷を蓄積可能な膜である。高誘電体絶縁膜１３４は、例えば、アルミナ（Ａｌ２Ｏ３）や酸化ハフニウム（ＨｆＯ）等の誘電率の高い膜である。
【００３５】
ゲート絶縁膜１３０に含まれる一部の膜（１３１，１３２，１３３）は、半導体層１１０の外周面に沿ってＺ方向に延伸する。一方、ゲート絶縁膜１３０に含まれる一部の膜（１３４）は、導電層１２０の貫通孔の内周面を覆い、導電層１２０の上面及び下面に沿ってＸ方向及びＹ方向に延伸する。
【００３６】
導電層１４０は、図３に示す通り、絶縁層１４１を介してＹ方向に複数配列され、Ｘ方向に延伸する略板状の導電層である。導電層１４０は、１つのドレイン選択線ＳＧＤ（図１）及びこのドレイン選択線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。
【００３７】
導電層１４０は所定のパターンで形成された複数の貫通孔１４８を有し、この貫通孔１４８の内部には半導体層１１０及びゲート絶縁膜１５０が配置される。即ち、所定のＸＹ断面において、導電層１４０は半導体層１１０の外周面を囲う。また、図４に示す通り、導電層１４０のＹ方向の側面には、貫通孔１４８の一部の形状に対応する凹部１４３が設けられている。即ち、導電層１４０のＹ方向の側面には、Ｘ方向に並ぶ複数の平面部１４２及び凹部１４３が設けられており、この凹部１４３にも半導体層１１０及びゲート絶縁膜１５０が配置される。所定のＸＹ断面Ｓ２において、凹部１４３は、半導体層１１０の外周面の一部に対向する。
【００３８】
導電層１４０は、例えば図６に示す通り、窒化チタン（ＴｉＮ）等のバリア金属膜１４４及びタングステン（Ｗ）等の金属膜１４５を含む積層膜である。バリア金属膜１４４は、金属膜１４５のＸ方向の側面、貫通孔の内周面を覆い、金属膜１４５の下面に沿ってＸ方向及びＹ方向に延伸する。尚、バリア金属膜１４４は金属膜１４５の上面には設けられていない。図示の例において、金属膜１４５の上面は導電層１４０の上面となる。
【００３９】
導電層１４０のＸ方向の端部には、図３に示す通り、コンタクト部１４６が設けられる。コンタクト部１４６は、Ｚ方向に延伸するコンタクト１４７に接続される。尚、導電層１４０のコンタクト部１４６（第２部分）のＺ方向の厚みＷ２は、導電層１４０の半導体層１１０と対向する部分（第１部分）のＺ方向の厚みＷ１よりも小さい。
【００４０】
ゲート絶縁膜１５０は、半導体層１１０及び導電層１４０の各交差部に設けられる。ゲート絶縁膜１５０は、例えば図６に示す通り、半導体層１１０及び導電層１４０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。図示の例において、トンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３は、半導体層１１０の外周面に沿ってＺ方向に延伸する。
【００４１】
配線１６０は、図３に示す通り、Ｘ方向及びＹ方向に延伸する略板状の導電層である。配線１６０（図３）は、下部配線ＳＣ（図１）として機能する。配線１６０は、例えば、半導体層１６１と、金属層１６２と、を含む。半導体層１６１は、例えば、リン（Ｐ）等のｎ型の不純物が注入された半導体層であり、複数の半導体層１１２に接続される。金属層１６２は、例えば、窒化チタン（ＴｉＮ）等のバリア金属膜及びタングステン（Ｗ）等の金属膜を含む積層膜である。
【００４２】
配線１７０は、Ｙ方向に延伸し、Ｘ方向に複数配列される。配線１７０は、ビット線ＢＬ（図１）として機能する。配線１７０は、Ｚ方向に延伸するコンタクト（電極）１７１を介して半導体層１１４に接続される。配線１７０及びコンタクト１７１は、例えば、窒化チタン（ＴｉＮ）等のバリア金属膜及びタングステン（Ｗ）等の金属膜を含む積層膜である。
【００４３】
メモリ構造１８０は、メモリユニットＭＵ（図１）として機能する。メモリ構造１８０は、半導体層１１０、絶縁層１１１、半導体層１１２、ゲート絶縁膜１１３、半導体層１１４、ゲート絶縁膜１３０及びゲート絶縁膜１５０を含む略円柱状の構成である。また、コンタクト１４７の近傍等には、ダミー構造１８１が設けられる。ダミー構造１８１は、メモリ構造１８０とほぼ同様の構造を備える。ただし、ダミー構造１８１の上端はコンタクト１７１に接続されていない。ダミー構造１８１は、製造工程中に形成される構造の倒壊を抑制する。
【００４４】
次に、図７〜図９を参照して、メモリセルアレイＭＡのより具体的な構成を説明する。説明の都合上、図７〜図９では一部の構成を省略する。
【００４５】
図７は、図２のＢで示した領域の拡大図である。図示の通り、メモリセルアレイＭＡにおいては、複数のメモリブロックＭＢが、ブロック分断構造ＳＴを介して、Ｙ方向に配列されている。メモリブロックＭＢは、複数のメモリ構造１８０が配列されたメモリ領域ＭＲと、複数のコンタクト１２３，１４６が配列されたコンタクト領域ＣＲと、を備える。
【００４６】
メモリ領域ＭＲには、複数のメモリ構造１８０が、導電層１４０の配置に関わらず均一なパターンで配置されている。
【００４７】
メモリ構造１８０の配置のパターンは、適宜変更可能である。例えば図示の例では、近接する３つのメモリ構造１８０の中心位置が正三角形の頂点に位置する様なパターンで配列されている。しかしながら、例えば、近接する３つのメモリ構造１８０の中心位置が垂直二等辺三角形の頂点に位置する様なパターンでも良いし、その他の二等辺三角形の頂点に位置する様なパターンでも良い。また、近接する４つのメモリ構造１８０の中心位置が正方形の頂点に位置する様なパターンでも良いし、その他の周期的なパターンで配列されても良い。
【００４８】
メモリ構造１８０の配置のパターンとしていくつかのパターンを例示した。これらのパターンは、図７に例示する通り、サブブロック分断構造ＳＨＥ（絶縁層１４１）との位置関係で、Ｙ方向の位置が異なる３つのメモリ構造１８０ａ，１８０ｂ，１８０ｃを含む。以下、この様な３つのメモリ構造１８０を、それぞれ、第１メモリ構造１８０ａ、第２メモリ構造１８０ｂ及び第３メモリ構造１８０ｃと呼ぶ。図示の例においては、これら第１〜第３メモリ構造１８０ａ，１８０ｂ，１８０ｃの中心位置が、ＸＹ平面上でＸ方向と交差する直線Ｌに沿って略等間隔に並ぶ。また、第１メモリ構造１８０ａ及び第３メモリ構造１８０ｃは、第２メモリ構造１８０ｂに最も近い複数のメモリ構造１８０ｄに含まれる。例えば、図示の例では、第２メモリ構造１８０ｂの近傍に６つのメモリ構造１８０ｄが配置されている。第１メモリ構造１８０ａから第２メモリ構造１８０ｂまでの距離は、第３メモリ構造１８０ｃから第２メモリ構造１８０ｂまでの距離と略一致する。これらの距離は、その他のメモリ構造１８０ｄから第２メモリ構造１８０ｂまでの距離とも略一致する。尚、図示の例では、第１メモリ構造１８０ａ及び第２メモリ構造１８０ｂの外周面が同一の導電層１４０（第１導電層１４０ａ）によって覆われ、第３メモリ構造１８０ｃの外周面は別の導電層１４０（第２導電層１４０ｂ）によって覆われている。
【００４９】
また、メモリ領域ＭＲには、複数の導電層１４０が、サブブロック分断構造ＳＨＥを介してＹ方向に配列されている。本実施形態においては、メモリ構造１８０の配置に拘わらず、Ｙ方向に隣接する導電層１４０の間に一定以上の距離が設けられている。一方、メモリ構造１８０はＸＹ平面において略均一なパターンで配置されており、メモリ構造１８０間のＹ方向の最小間隔は、サブブロック分断構造ＳＨＥのＹ方向の幅よりも小さい。その結果、一部のメモリ構造１８０が、導電層１４０のＹ方向の側面からはみ出している。即ち、一部のメモリ構造１８０の外周面は導電層１４０に囲われているのに対し、一部のメモリ構造１８０の外周面は導電層１４０に囲われていない。
【００５０】
例えば、図７に対応するＸＹ断面において、第１導電層１４０ａは第１メモリ構造１８０ａの外周面を囲う。また、第１導電層１４０ａのＹ方向の側面には、第２メモリ構造１８０ｂの外周面の一部に対向する凹部が設けられる。また、第２導電層１４０ｂの、第１導電層１４０ａ側の側面には、第３メモリ構造１８０ｃの外周面の一部に対向する凹部が設けられる。更に、絶縁層１４１は、第２メモリ構造１８０ｂ及び第３メモリ構造１８０ｃの外周面の一部と接する。尚、図示は省略するものの、所定のＸＹ断面において、導電層１２０は、第１メモリ構造１８０ａの外周面、第２メモリ構造１８０ｂの外周面、及び、第３メモリ構造１８０ｃの外周面を囲う。
【００５１】
図８は、図７に示す構造をＡ−Ａ´線で切断し、矢印の方向に沿って見た場合の断面図である。この断面において、導電層１２０は、それぞれ、Ｙ方向の一方側（例えば、図８の右側）及び他方側（例えば、図８の左側）から複数のメモリ構造１８０に対向している。また、上述の通り、導電層１４０は絶縁層１４１を介してＹ方向に複数配列されている。導電層１４０は、それぞれ、一部のメモリ構造１８０に対してはＸ方向の一方側及び他方側から対向し、一部のメモリ構造１８０に対しては、上記凹部１４３に対応する端面において、Ｙ方向の一方側のみから対向している。
【００５２】
コンタクト領域ＣＲには、図７に示す通り、複数のコンタクト部１２３，１４６がＸ方向及びＹ方向に配列されている。また、コンタクト部１２３，１４６には、それぞれ、コンタクト１２４，１４７と、このコンタクト１２４，１４７の周囲に配置された複数のダミー構造１８１と、が設けられる。
【００５３】
図９は、図７に示す構造をＢ−Ｂ´線で切断し、矢印の方向に沿って見た場合の断面図である。この断面において、導電層１４０のコンタクト部１４６の上面には、バリア金属膜１４４が設けられている。コンタクト１４７は、このバリア金属膜１４４を貫通して、金属膜１４５に接する。
【００５４】
［製造方法］
次に、図１０〜図３４を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。尚、図１０、１３〜１５、１７〜２０、２２〜２３、２５〜２７、２９、３１及び３３は、図７におけるＡ−Ａ´線に対応する断面を示し、図１１、１２、１６、２１、２４、２８、３０、３２及び３４は、図８におけるＢ−Ｂ´線に対応する断面を示す。
【００５５】
図１０に示す通り、同製造方法においては、基板Ｓ上に、上述した基板Ｓ上の層１０１、配線１６０、犠牲層１２１Ａ、複数の犠牲層１２０Ａ及び絶縁層１２２、並びに、犠牲層１４０Ａを形成する。犠牲層１２１Ａ，１２０Ａ，１４０Ａは、例えば、窒化ケイ素（ＳｉＮ）等からなる。この工程は、例えば、化学気相成長法（Chemical Vapor Deposition: CVD）等によって行う。
【００５６】
次に、図１１に示す通り、犠牲層１４０Ａに段差を形成する。また、複数の犠牲層１２０Ａ及び絶縁層１２２、並びに、犠牲層１４０Ａを加工して、図３に例示する様な階段状の構造を形成する。
【００５７】
犠牲層１４０Ａの加工は、例えば、反応性イオンエッチング（Reactive Ion Etching: RIE）等によって行う。この工程では、犠牲層１４０Ａの一部を除去し、犠牲層１４０ＡのＸ方向の端部のＺ方向の厚みを、その他の部分よりも薄くする。
【００５８】
複数の犠牲層１２０Ａ及び絶縁層１２２の加工に際しては、例えば、まずレジストを形成する。次に、レジストの一部の除去（スリミング）、リン酸を利用したウェットエッチング等による犠牲層１２０Ａの除去、及び、フッ酸を利用したウェットエッチング等による絶縁層１２２の除去を繰り返し行う。
【００５９】
次に、図１２に示す通り、酸化ケイ素（ＳｉＯ２）等の絶縁層１４９を形成する。絶縁層１４９は、少なくとも、犠牲層１４０ＡのＸ方向の端部を覆う。この工程は、例えば、ＣＶＤ等の方法による成膜と、ＲＩＥによるエッチバック等の方法によって行う。
【００６０】
次に、図１３に示す通り、犠牲層１４０Ａ及び絶縁層１４９にＸ方向に延伸する溝を形成し、これらの層（１４０Ａ，１４９）をＹ方向に分断する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【００６１】
次に、図１４に示す通り、上記溝に酸化ケイ素（ＳｉＯ２）等の絶縁層１４１を形成する。この工程は、例えば、ＣＶＤ等の方法による成膜と、ＲＩＥによるエッチバック等の方法によって行う。
【００６２】
次に、図１５及び図１６に示す通り、複数の開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延伸し、絶縁層１２２及び犠牲層１２０Ａを貫通し、半導体層１６１の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【００６３】
尚、図１５に示す通り、一部の開口ｏｐ１（ａ）の内周面は犠牲層１４０Ａの貫通孔の内周面を含む。また、一部の開口ｏｐ１（ｂ）の内周面は、Ｙ方向に並ぶ犠牲層１４０Ａ及び絶縁層１４１のＹ方向の側面を含む。また、図１６に示す通り、一部の開口ｏｐ１（ｃ）の内周面は、Ｚ方向に並ぶ犠牲層１４０Ａ及び絶縁層１４９の貫通孔の内周面を含む。また、一部の開口ｏｐ１（ｄ）の内周面は、絶縁層１４９の貫通孔の内周面を含む。
【００６４】
次に、図１７に示す通り、開口ｏｐ１の底面に半導体層１１２を形成し、半導体層１１２の上面及び開口ｏｐ１の内周面に、積層膜１３０Ａ及びアモルファスシリコン層１１０Ａを順に成膜する。積層膜１３０Ａは、図５を参照して説明したトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を含む。半導体層１１２の形成は、例えば、エピタキシャル成長等の方法によって行う。積層膜１３０Ａ及びアモルファスシリコン層１１０Ａの成膜は、例えば、ＣＶＤ等の方法によって行う。
【００６５】
次に、図１８に示す通り、積層膜１３０Ａ及びアモルファスシリコン層１１０Ａの、半導体層１１２の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等によって行う。
【００６６】
次に、図１９に示す通り、半導体層１１２の上面及びアモルファスシリコン層１１０Ａの内周面に、アモルファスシリコン層１１０Ａ及び絶縁層１１１を成膜する。この工程は、例えば、ＣＶＤ等によって行う。
【００６７】
次に、図２０及び図２１に示す通り、アモルファスシリコン層１１０Ａから半導体層１１０を形成し、半導体層１１０及び絶縁層１１１の一部を除去し、半導体層１１４を形成する。半導体層１１０の形成は、例えば、アニール処理等の方法によってアモルファスシリコン層１１０Ａの結晶構造を改質することによって行う。半導体層１１０等の一部の除去は、例えば、ＲＩＥ等の方法によって行う。半導体層１１４の形成は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
【００６８】
次に、図２２に示す通り、開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向及びＸ方向に延伸し、絶縁層１４１、絶縁層１２２及び犠牲層１２０ＡをＹ方向に分断し、半導体層１６１の上面を露出させる溝である。この工程では、例えば、ＣＶＤ等の方法によって、図２０に示した構造の上面に酸化ケイ素（ＳｉＯ２）等の絶縁層１９１を形成する。次に、ウェットエッチング等の方法により、この絶縁層１９１の開口ｏｐ２に対応する部分に、Ｘ方向に延伸する溝を形成する。次に、この絶縁層１９１をマスクとしてＲＩＥ等を行い、これによって開口ｏｐ２を形成する。
【００６９】
次に、図２３及び図２４に示す通り、メモリ構造１８０、ダミー構造１８１及び導電層１２０を形成する。この工程では、例えば、開口ｏｐ２（図２３）を介してリン酸を利用したウェットエッチング等を行い、犠牲層１２０Ａを除去する。次に、開口ｏｐ２を介して半導体層１１２の側面に酸化処理等を行い、ゲート絶縁膜１１３を形成する。次に、開口ｏｐ２を介したＣＶＤ等により、積層膜１３０Ａの側面、並びに、絶縁層１２２の上面、下面及び側面に、高誘電体絶縁膜１３４（図５）及び導電層１２０を成膜する。次に、ウェットエッチング等によって導電層１２０の一部を除去し、導電層１２０をＺ方向に分断する。
【００７０】
次に、図２５に示す通り、開口ｏｐ２に酸化ケイ素（ＳｉＯ２）等の絶縁層１９２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【００７１】
次に、図２６に示す通り、絶縁層１９２の一部を除去して犠牲層１４０Ａの上面を露出させる。この工程は、例えば、ＲＩＥによるエッチバック等の方法によって行う。
【００７２】
次に、図２７及び図２８に示す通り、犠牲層１４０Ａを除去する。この工程は、例えば、リン酸を利用したウェットエッチング等によって行う。この工程では、メモリ構造１８０及びダミー構造１８１の上端近傍の外周面のうち、犠牲層１４０Ａに接していた部分を露出させる。また、図２８に示す通り、犠牲層１４０ＡのＸ方向の端部が位置していた部分に開口ｏｐ３を形成する。開口ｏｐ３は、底面を絶縁層１２２の上面とし、Ｘ方向の側面を絶縁層１４９のＸ方向の側面とし、上面を絶縁層１４９の下面とし、外部に連通する。
【００７３】
次に、図２９及び図３０に示す通り、絶縁層１２２の上面、メモリ構造１８０及びダミー構造１８１の上端近傍の外周面、並びに、開口ｏｐ３に、バリア金属膜１４４及び金属膜１４５を成膜する。この工程は、例えば、ＣＶＤ等によって行う。
【００７４】
次に、図３１及び図３２に示す通り、バリア金属膜１４４及び金属膜１４５の一部を除去し、導電層１４０を形成する。この工程は、例えば、エッチング等によって行われる。エッチングは、例えば、バリア金属膜１４４及び金属膜１４５が、絶縁層１４１，１４９よりも除去されやすい条件で行われる。この工程では、バリア金属膜１４４及び金属膜１４５がＸ方向に分断される。
【００７５】
次に、図３３及び図３４に示す通り、導電層１４０の上面に酸化ケイ素（ＳｉＯ２）等の絶縁層１９３を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【００７６】
次に、コンタクト１２４，１４７，１７１、配線１７０、及び、その他の配線等を形成することにより、図３〜図８を参照して説明した半導体記憶装置が製造される。
【００７７】
［効果］
図３５は、第１の比較例に係る半導体記憶装置のメモリ領域ＭＲ´の構成を示す模式的な平面図である。メモリ領域ＭＲ´においては、サブブロック分断構造ＳＨＥ´の近傍にメモリ構造１８０が設けられていない。即ち、メモリ構造１８０は、導電層１４０´の配置に拘わらず均一なパターンで配置されていない。
【００７８】
図３６は、第２の比較例に係る半導体記憶装置のメモリ領域ＭＲ´´の構成を示す模式的な平面図である。第２の比較例は、第１の比較例とほぼ同様であるが、サブブロック分断構造ＳＨＥ´´の近傍に、メモリ構造１８０に類似する構造を有する構造１８０´´が設けられている。また、メモリ構造１８０及び構造１８０´´を併せると、導電層１４０´´の配置に拘わらず均一なパターンで配置されている。ただし、構造１８０´´はビット線ＢＬ等には接続されず、メモリストリングＭＳ（図１）としては利用されない。
【００７９】
ここで、図７を参照して説明した通り、本実施形態においては、複数のメモリ構造１８０が、導電層１４０の配置に拘わらず均一なパターンで配置されている。この様な構成によれば、メモリ領域ＭＲにおける単位面積当たりのメモリ構造１８０の数を増大させ、記憶容量を増大させて、高集積化の容易な半導体記憶装置を提供することが可能である。
【００８０】
この様な構成を採用した場合、図７を参照して説明した様な第１メモリ構造１８０ａ、第２メモリ構造１８０ｂ及び第３メモリ構造１８０ｃのうち、第１メモリ構造１８０ａ及び第２メモリ構造１８０ｂの外周面が第１導電層１４０ａによって覆われ、第３メモリ構造１８０ｃの外周面が第２導電層１４０ｂによって覆われる場合がある。
【００８１】
ここで、製造工程上の都合や耐圧等の関係から、導電層１４０間に一定の距離を設けることが好ましい場合がある。そこで、本実施形態においては、メモリ構造１８０の配置に拘わらず、Ｙ方向に隣接する導電層１４０の間に一定以上の距離を設けている。
【００８２】
この様な構造を採用した場合、図７等に例示した通り、導電層１４０のＹ方向の側面の近傍に配置されたメモリ構造１８０が、導電層１４０のＹ方向の側面からはみ出す場合がある。この様なメモリ構造１８０の外周面は、導電層１４０の貫通孔によって囲われるのではなく、外周面の一部のみが導電層１４０のＹ方向の側面に形成された凹部と対向する場合がある。
【００８３】
また、この様な構造を採用した場合、導電層１４０によって外周面が囲われているメモリ構造１８０と、導電層１４０によって外周面が囲われていないメモリ構造１８０と、の間で、ドレイン選択トランジスタＳＴＤのしきい値電圧等が異なる可能性がある。そこで、本実施形態においては、メモリブロックＭＢのＹ方向の端部に位置する導電層１４０の、ブロック分断構造ＳＴ側の側面にも、メモリ構造１８０に対向する凹部を設けている。
【００８４】
この様な構造の半導体記憶装置を製造する場合、例えば、導電層１４０に対応する犠牲層１４０Ａ（図１０）を形成し、その後でメモリ構造１８０を形成し、その後で犠牲層１４０ＡをＹ方向に分断することも考えられる。しかしながら、本実施形態においては、一部のメモリ構造１８０が導電層１４０のＹ方向の側面からはみ出した構造を採用している。従って、メモリ構造１８０の形成後に犠牲層１４０Ａの分断を行った場合、メモリ構造１８０の一部がエッチングのガス等にさらされてしまい、破壊されてしまう恐れがある。そこで、本実施形態においては、犠牲層１４０Ａを分断した後でメモリ構造１８０を形成している。これにより、メモリ構造１８０の破壊を抑制可能である。
【００８５】
ここで、この様な方法を採用する場合、例えば図２２に示す工程において、犠牲層１４０Ａは既にＹ方向に分断されている。従って、全ての犠牲層１４０ＡのＹ方向の側面を開口ｏｐ２に露出させることが出来ない。従って、犠牲層１４０Ａの除去及び導電層１４０の成膜は、開口ｏｐ２を介して行うことが出来ない。そこで、本実施形態においては、図２６に示す構造の上面から犠牲層１４０Ａを除去し（図２７、図２８）、上方から導電層１４０の成膜を行っている（図２９、図３０）。この様な方法を採用した場合、図４を参照して説明した通り、導電層１４０の下面及び側面にはバリア金属膜１４４が形成され、導電層１４０の上面にはバリア金属膜１４４が形成されない場合がある。
【００８６】
また、本実施形態においては、図３１及び図３２に示す工程において、バリア金属膜１４４及び金属膜１４５の一部を除去している。この工程においては、図３２に示す様に、導電層１４０のコンタクト部１４６となる部分の上面を、絶縁層１４９によって覆っている。ここで、もし仮に図３７に示す様に、コンタクト部１４６となる部分の上面を覆わなかった場合、図３８に示す様に、バリア金属膜１４４及び金属膜１４５のうち、コンタクト部１４６に相当する部分が、完全に除去されてしまい、コンタクト部１４６を形成することが出来なくなってしまう恐れがある。これは、図７に示す通り、コンタクト領域ＣＲにおけるダミー構造１８１の密度がメモリ領域ＭＲにおけるメモリ構造１８０の密度よりも小さく、エッチング等の速度に差が生じる恐れがあるためである。尚、この様な方法を採用した場合、図３を参照して説明した通り、コンタクト部１４６のＺ方向の厚みＷ２が、半導体層１１０と対向する部分のＺ方向の厚みＷ１よりも小さくなる場合がある。
【００８７】
また、本実施形態においては、導電層１２０の成膜（図２３）と導電層１４０の成膜（図２９、図３０）とを別の工程で行っている。従って、導電層１２０及び導電層１４０の一方は、他方に含まれない材料等を含む場合がある。同様に、ゲート絶縁膜１３０及びゲート絶縁膜１５０の一方は、他方に含まれない材料等を含む場合がある。例えば、本実施形態においては、ゲート絶縁膜１３０が高誘電体絶縁膜１３４を含んでいるのに対し（図５）、ゲート絶縁膜１５０は高誘電体絶縁膜１３４を含んでいない（図６）。
【００８８】
［その他の実施形態］
図７を参照して説明した通り、第１の実施形態においては、複数のメモリ構造１８０が、導電層１４０の配置に関わらず均一なパターンで配置されている。しかしながら、メモリ構造１８０の配置のパターンは、高集積化が可能なパターンであれば、均一でなくても良い。この場合、第１〜第３メモリ構造１８０ａ，１８０ｂ，１８０ｃは、Ｙ方向の位置が異なっていれば良く、直線Ｌに沿って並んでいなくても良い。
【００８９】
また、第１の実施形態においては、一部のメモリ構造１８０の外周面が、導電層１４０のＹ方向の側面に形成された凹部と対向している。しかしながら、導電層１４０は、全てのメモリ構造１８０の外周面を覆っていても良い。
【００９０】
また、第１の実施形態においては、図８等に例示した通り、導電層１４０が、複数の導電層１２０より上方に設けられていた。しかしながら、導電層１４０は、Ｚ方向の位置（上述の第１方向の位置）が複数の導電層１２０と異なっていれば良く、例えば複数の導電層１２０の下方に設けられていても良い。
【００９１】
例えば、図３９の例においては、基板Ｓ´を基準として見た場合に、導電層１４０が、複数の導電層１２０より下方に設けられている。また、導電層１４０の下方には、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒ及び配線Ｗが設けられている。
【００９２】
この様な構成は、例えば、第１の実施形態に係る基板Ｓ上に第１の実施形態と類似の構造を形成し、他の基板Ｓ´上に複数のトランジスタＴｒ及び配線Ｗを形成し、基板Ｓ上の構造と基板Ｓ´上の構造とを張り合わせることによって形成される。
【００９３】
その他、第１の実施形態における構造や製造方法等は、適宜変更可能である。
【００９４】
［備考］
本明細書においては、例えば、下記の事項について説明した。
【００９５】
［事項１］
基板と、
前記基板の表面と交差する第１方向に延伸する第１半導体層と、
前記第１方向に配列され、前記第１半導体層に対向する複数の第１ゲート電極と、
前記第１半導体層と前記第１ゲート電極の間に設けられ、第１メモリ部を含む第１ゲート絶縁膜と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記第１半導体層に対向する第２ゲート電極と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記第１半導体層の前記第１方向の一端に接続された電極と
を備え、
前記第１方向と交差する第１の断面において、前記第１ゲート電極は前記第１半導体層の外周面を囲い、
前記第１方向と交差する第２の断面において、前記第２ゲート電極の前記第２方向の側面には、前記第１半導体層の外周面の一部に対向する凹部が設けられている
半導体記憶装置。
【００９６】
［事項２］
前記第１方向に延伸する第２半導体層と、
前記第２半導体層と前記第１ゲート電極の間に設けられ、第２メモリ部を含む第２ゲート絶縁膜と
を更に備え、
前記第１の断面において、前記第１ゲート電極は前記第２半導体層の外周面を囲い、
前記第２の断面において、前記第２ゲート電極は前記第２半導体層の外周面を囲う
事項１記載の半導体記憶装置。
【００９７】
［事項３］
前記第１方向に延伸する第３半導体層と、
前記第３半導体層と前記第１ゲート電極の間に設けられ、第３メモリ部を含む第３ゲート絶縁膜と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記第３半導体層に対向する第３ゲート電極と
を更に備え、
前記第１の断面において、前記第１ゲート電極は前記第３半導体層の外周面を囲い、
前記第２の断面において、前記第３ゲート電極の前記第２ゲート電極側の側面には、前記第３半導体層の外周面の一部に対向する凹部が設けられている
事項１記載の半導体記憶装置。
【００９８】
［事項４］
前記第１半導体層と前記第２ゲート電極の間に設けられた第４ゲート絶縁膜を更に備え、
前記第１ゲート絶縁膜及び前記第４ゲート絶縁膜は、第１絶縁膜、電荷蓄積膜、及び、第２絶縁膜を備える
事項１記載の半導体記憶装置。
【００９９】
［事項５］
前記第１ゲート絶縁膜は、前記第２絶縁膜と前記第１ゲート電極との間に設けられた金属酸化膜を更に備え、
前記第４ゲート絶縁膜は、金属酸化膜を備えていない
事項４記載の半導体記憶装置。
【０１００】
［事項６］
基板と、
前記基板の表面と交差する第１方向に延伸する第１半導体層と、
前記第１方向に配列され、前記第１半導体層に対向する複数の第１ゲート電極と、
前記第１半導体層と前記第１ゲート電極の間に設けられ、第１メモリ部を含む第１ゲート絶縁膜と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記第１半導体層に対向する第２ゲート電極と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記第１半導体層の前記第１方向の一端に接続された電極と
を備え、
前記第１方向と交差する方向を第２方向とした場合に、前記第１方向及び前記第２方向に沿った断面において、
前記第１ゲート電極は、前記第２方向の一方側及び他方側から前記第１半導体層に対向し、
前記第２ゲート電極は、前記第２方向の端面において前記第２方向の一方側から前記第１半導体層に対向する
半導体記憶装置。
【０１０１】
［事項７］
前記第１方向に延伸する第２半導体層と、
前記第２半導体層と前記第１ゲート電極の間に設けられ、第２メモリ部を含む第２ゲート絶縁膜と
を更に備え、
前記断面において、
前記第１ゲート電極は、前記第２方向の一方側及び他方側から前記第２半導体層に対向し、
前記第２ゲート電極は、前記第２方向の一方側及び他方側から前記第２半導体層に対向する
事項６記載の半導体記憶装置。
【０１０２】
［事項８］
前記第１方向に延伸する第３半導体層と、
前記第３半導体層と前記第１ゲート電極の間に設けられ、第３メモリ部を含む第３ゲート絶縁膜と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記第３半導体層に対向する第３ゲート電極と
を更に備え、
前記断面において、
前記第１ゲート電極は、前記第２方向の一方側及び他方側から前記第３半導体層に対向し、
前記第３ゲート電極は、前記第２方向の端面において前記第２方向の他方側から前記第１半導体層に対向する
事項６記載の半導体記憶装置。
【０１０３】
［事項９］
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、第１絶縁膜、電荷蓄積膜、及び、第２絶縁膜を備える
事項６記載の半導体記憶装置。
【０１０４】
［事項１０］
前記第１ゲート絶縁膜は、前記第２絶縁膜と前記第１ゲート電極との間に設けられた金属酸化膜を更に備え、
前記第２ゲート絶縁膜は、金属酸化膜を備えていない
事項９記載の半導体記憶装置。
【０１０５】
［事項１１］
基板と、
前記基板の表面と交差する第１方向に延伸する半導体層と、
前記第１方向に配列され、前記半導体層に対向する複数の第１ゲート電極と、
前記半導体層と前記第１ゲート電極の間に設けられ、メモリ部を含むゲート絶縁膜と、
前記複数の第１ゲート電極と前記第１方向の位置が異なり、前記半導体層に対向する第２ゲート電極と
を備え、
前記第２ゲート電極は、前記半導体層に対向する第１部分と、コンタクトに接続される第２部分と、を備え、
前記第２ゲート電極の前記第２部分の前記第１方向の厚みは、前記第１部分の前記第１方向の厚みよりも小さい
半導体記憶装置。
【０１０６】
［事項１２］
基板と、
前記基板の表面と交差する第１方向に延伸し、前記第１方向と交差する第２方向、及び、前記第１方向及び前記第２方向に延伸する平面と交差する第３方向に配列された複数のメモリ構造と、
前記第２方向に延伸し、前記第３方向に配列され、前記第１方向と交差する断面において、前記複数のメモリ構造の外周面を覆う複数の導電層と
を備え、
前記複数のメモリ構造は、前記第３方向の位置が異なる第１〜第３メモリ構造を含み、前記第１メモリ構造及び前記第３メモリ構造は、前記断面において前記第２メモリ構造に最も近い複数のメモリ構造に含まれ、
前記複数の導電層は、前記断面において前記第１メモリ構造及び前記第２メモリ構造の前記外周面を覆う第１導電層と、前記断面において前記第３メモリ構造の前記外周面を覆う第２導電層と、を含む
半導体記憶装置。
【０１０７】
［事項１３］
前記第１〜第３メモリ構造は、前記断面において、所定の直線に沿って略等間隔に並ぶ
事項１２記載の半導体記憶装置。
【０１０８】
［事項１４］
前記第２メモリ構造に最も近いメモリ構造から前記第２メモリ構造までの距離を第１距離とすると、
前記第２メモリ構造から前記第１メモリ構造までの距離は前記第１距離と一致又は略一致し、
前記第２メモリ構造から前記第３メモリ構造までの距離は前記第１距離と一致又は略一致する
事項１２記載の半導体記憶装置。
【０１０９】
［事項１５］
前記第１導電層と前記第２導電層との間に設けられ、前記第２方向に延伸する絶縁層を更に備え、
前記絶縁層は、前記第２メモリ構造及び前記第３メモリ構造の外周面の一部と接する
事項１２記載の半導体記憶装置。
【０１１０】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１１】
１１０…半導体層、１２０…導電層、１３０…ゲート絶縁膜、１４０…導電層、１５０…ゲート絶縁膜、１６０…配線、１７０…配線、１８０…メモリ構造、Ｓ…基板、ＭＡ…メモリセルアレイ。
【図１】
2020035913.tif 000003
【図２】
2020035913.tif 000004
【図３】
2020035913.tif 000005
【図４】
2020035913.tif 000006
【図５】
2020035913.tif 000007
【図６】
2020035913.tif 000008
【図７】
2020035913.tif 000009
【図８】
2020035913.tif 000010
【図９】
2020035913.tif 000011
【図１０】
2020035913.tif 000012
【図１１】
2020035913.tif 000013
【図１２】
2020035913.tif 000014
【図１３】
2020035913.tif 000015
【図１４】
2020035913.tif 000016
【図１５】
2020035913.tif 000017
【図１６】
2020035913.tif 000018
【図１７】
2020035913.tif 000019
【図１８】
2020035913.tif 000020
【図１９】
2020035913.tif 000021
【図２０】
2020035913.tif 000022
【図２１】
2020035913.tif 000023
【図２２】
2020035913.tif 000024
【図２３】
2020035913.tif 000025
【図２４】
2020035913.tif 000026
【図２５】
2020035913.tif 000027
【図２６】
2020035913.tif 000028
【図２７】
2020035913.tif 000029
【図２８】
2020035913.tif 000030
【図２９】
2020035913.tif 000031
【図３０】
2020035913.tif 000032
【図３１】
2020035913.tif 000033
【図３２】
2020035913.tif 000034
【図３３】
2020035913.tif 000035
【図３４】
2020035913.tif 000036
【図３５】
2020035913.tif 000037
【図３６】
2020035913.tif 000038
【図３７】
2020035913.tif 000039
【図３８】
2020035913.tif 000040
【図３９】
2020035913.tif 000041