(57)【要約】【課題】半導体装置の微細化を図る。【解決手段】ＳＯＩ基板は、素子分離部ＳＴＩによって活性領域ＡＣ１〜ＡＣ３に区画されている。Ｘ方向において活性領域ＡＣ１は活性領域ＡＣ２に隣接している。活性領域ＡＣ３が活性領域ＡＣ１および活性領域ＡＣ２のそれぞれに接続されるように、素子分離部ＳＴＩおよび活性領域ＡＣ３は、活性領域ＡＣ１と活性領域ＡＣ２との間に設けられている。Ｙ方向に延在するように、分離用のゲート電極Ｇ３は、活性領域ＡＣ３上および素子分離部ＳＴＩ上に形成されている。Ｘ方向において活性領域ＡＣ３に隣接するように、プラグＰＧ１は、活性領域ＡＣ１上に形成されており、Ｙ方向における活性領域ＡＣ３の長さは、プラグＰＧ１の口径よりも長い。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板、前記半導体基板上に形成された絶縁層および前記絶縁層上に形成された第１半導体層を有し、且つ、第１活性領域、第２活性領域および第３活性領域を有するＳＯＩ基板と、
前記第１半導体層および前記絶縁層を貫通し、且つ、前記半導体基板に達する溝、および、前記溝内に形成された第１絶縁膜を有する素子分離部と、
を備え、
平面視における第１方向において、前記第１活性領域は、前記第２活性領域に隣接し、
前記第３活性領域が前記第１活性領域および前記第２活性領域のそれぞれに接続されるように、前記素子分離部および前記第３活性領域は、前記第１活性領域と前記第２活性領域との間に設けられ、
平面視において前記第１方向と直交する第２方向に延在するように、分離用ゲート電極が、前記第３活性領域の前記第１半導体層上および前記素子分離部上に形成され、
前記第１方向において前記第３活性領域に隣接するように、第１プラグが、前記第１活性領域の前記第１半導体層上に形成され、
前記第２方向において、前記第３活性領域の長さは、前記第１プラグの口径よりも長い、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
第２プラグが、前記素子分離部上に位置する前記分離用ゲート電極上に形成されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２方向において互いに前記素子分離部によって分離されるように、複数の前記第３活性領域が、前記第１活性領域と前記第２活性領域との間に形成され、
前記第２プラグは、前記第２方向において互いに隣接する２つの前記第３活性領域の間に位置している前記素子分離部上において、前記分離用ゲート電極上に形成されている、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
第１導電型の第１不純物領域が、前記第１活性領域の前記第１半導体層に形成され、
前記第１導電型の第２不純物領域が、前記第２活性領域の前記第１半導体層に形成され、
前記分離用ゲート電極の直下に位置する前記第３活性領域の前記第１半導体層が有する導電型は、前記第１導電型とは異なる導電型である、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１活性領域には、前記第１不純物領域を第１ソース領域または第１ドレイン領域とする第１ＭＩＳＦＥＴが設けられ、
前記第２活性領域には、前記第２不純物領域を第２ソース領域または第２ドレイン領域とする第２ＭＩＳＦＥＴが設けられている、半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第１活性領域には、前記第１不純物領域を第１ソース領域または第１ドレイン領域とする第１ＭＩＳＦＥＴが設けられ、
前記第２活性領域には、ＭＩＳＦＥＴが設けられておらず、
前記第２活性領域の前記第１半導体層は、フローティング状態にされている、半導体装置。
【請求項７】
請求項４に記載の半導体装置において、
前記第１導電型の第３不純物領域が、前記第３活性領域の前記第１半導体層のうち前記分離用ゲート電極から前記第１活性領域に近い領域に形成され、
前記第１導電型の第４不純物領域が、前記第３活性領域の前記第１半導体層のうち前記分離用ゲート電極から前記第２活性領域に近い領域に形成されている、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第３活性領域において、前記分離用ゲート電極をゲート電極とし、且つ、前記第３不純物領域および前記第４不純物領域をそれぞれソース領域およびドレイン領域とする分離用ＭＩＳＦＥＴが設けられ、
前記分離用ゲート電極には、前記分離用ＭＩＳＦＥＴがオン状態にならないような電圧が印加されている、半導体装置。
【請求項９】
請求項４に記載の半導体装置において、
前記第１導電型と反対の導電型である第２導電型の第５不純物領域が、前記第３活性領域の前記第１半導体層のうち前記分離用ゲート電極から前記第１活性領域に近い領域に形成され、
前記第２導電型の第６不純物領域が、前記第３活性領域の前記第１半導体層のうち前記分離用ゲート電極から前記第２活性領域に近い領域に形成されている、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第３活性領域において、前記分離用ゲート電極をゲート電極とし、且つ、前記第５不純物領域および前記第６不純物領域をそれぞれソース領域およびドレイン領域とする分離用ＭＩＳＦＥＴが設けられ、
前記分離用ゲート電極には、前記分離用ＭＩＳＦＥＴがオン状態にならないような電圧が印加されている、半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
第１導電型の第７不純物領域が、前記第１活性領域の前記第１半導体層、および、前記第３活性領域の前記第１半導体層のうち前記分離用ゲート電極から前記第１活性領域に近い領域に形成され、
前記第１導電型の第８不純物領域が、前記第２活性領域の前記第１半導体層、および、前記第３活性領域の前記第１半導体層のうち前記分離用ゲート電極から前記第２活性領域に近い領域に形成されに形成され、
前記分離用ゲート電極の直下に位置する前記第３活性領域の前記第１半導体層が有する導電型は、前記第１導電型であり、
前記分離用ゲート電極には、前記分離用ゲート電極の直下の前記第１半導体層の導電型が反転するような電圧が印加されている、半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記第２方向において、前記第３活性領域の長さは、前記第１プラグの口径の２倍以上である、半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第２方向における前記第３活性領域の長さは、前記第１活性領域の長さおよび前記第２活性領域の長さよりも短い、半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記第１プラグから前記第１方向における前記第１活性領域の端部までの最短距離は、前記第１プラグから前記第２方向における前記第１活性領域の端部までの最短距離よりも短い、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第１方向において前記第３活性領域に隣接するように、第３プラグが、前記第２活性領域の前記第１半導体層上に形成され、
前記第２方向において、前記第３活性領域の長さは、前記第３プラグの口径よりも長い、半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記第３プラグから前記第１方向における前記第２活性領域の端部までの最短距離は、前記第３プラグから前記第２方向における前記第２活性領域の端部までの最短距離よりも短い、半導体装置。
【請求項１７】
半導体基板、前記半導体基板上に形成された絶縁層および前記絶縁層上に形成された第１半導体層を有し、且つ、第１活性領域、第２活性領域および第３活性領域を有するＳＯＩ基板と、
前記第１半導体層および前記絶縁層を貫通し、且つ、前記半導体基板に達する溝、および、前記溝内に形成された第１絶縁膜を有する素子分離部と、
を備え、
平面視における第１方向において、前記第１活性領域は、前記第２活性領域に隣接し、
前記第３活性領域が前記第１活性領域および前記第２活性領域のそれぞれに接続されるように、前記素子分離部および前記第３活性領域は、前記第１活性領域と前記第２活性領域との間に設けられ、
第１導電型の第１不純物領域が、前記第１活性領域の前記第１半導体層に形成され、
前記第１導電型の第２不純物領域が、前記第２活性領域の前記第１半導体層に形成され、
前記第３活性領域の前記第１半導体層の一部は、前記第１導電型とは異なる導電型である分離領域とされ、
前記分離領域は、前記第３活性領域の一方の端部から他方の端部へ亘って、平面視において前記第１方向と直交する第２方向に延在している、半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記第２方向に延在するように、分離用ゲート電極が、前記分離領域上および前記素子分離部上に形成されている、半導体装置。
【請求項１９】
請求項１７に記載の半導体装置において、
前記第１方向において前記第３活性領域に隣接するように、第１プラグが、前記第１活性領域の前記第１半導体層上に形成され、
前記第２方向において、前記第３活性領域の長さは、前記第１プラグの口径よりも長い、半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第２方向における前記第３活性領域の長さは、前記第１プラグの口径の２倍以上である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＳＯＩ基板を用いた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層（シリコン層）を有するＳＯＩ（Silicon On Insulator）基板に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。このＳＯＩ基板に形成されたＭＩＳＦＥＴ（ＳＯＩ−ＭＩＳＦＥＴ）では、シリコン層に形成される拡散領域に起因する寄生容量を低減することができる。このため、ＭＩＳＦＥＴの動作速度向上および低消費電力化を図ることができる。
【０００３】
例えば、特許文献１には、上記のようなＳＯＩ−ＭＩＳＦＥＴが開示されており、シリコン層上にプラグを形成する際に、プラグの形成位置がずれて、プラグが素子分離部および絶縁層を貫通して半導体基板に達するという問題が開示されている。
【０００４】
また、特許文献２には、ＳＯＩ基板を用いた場合に、ＭＩＳＦＥＴのゲート電極とは別に、フィールドシールドゲート電極を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−２１２２６７号公報
【特許文献２】特開平７−９４７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バルク基板に形成されたＭＩＳＦＥＴでは、ソース領域またはドレイン領域とウェル領域との接合は、バルク基板の表面から１５０ｎｍ程度に位置している。従って、プラグの形成位置がずれ、素子分離部が掘り込まれたとしても、プラグはソース領域またはドレイン領域に接するため、大きな問題は発生しない。
【０００７】
しかしながら、ＳＯＩ−ＭＩＳＦＥＴでは、シリコン層上に形成されるゲート電極だけでなく、半導体基板に形成されたウェル領域にも電圧を印加することで、ＭＩＳＦＥＴの駆動電流が制御されている。ここで、ＭＩＳＦＥＴのソース領域またはドレイン領域に接続するためのプラグの形成位置がずれた際に、プラグが半導体基板に接触し、ＭＩＳＦＥＴが動作不良を起こす問題がある。そして、ＭＩＳＦＥＴの微細化を促進させるため、１つのＭＩＳＦＥＴに対する活性領域の面積を小さくすると、そのような問題が発生しやすくなる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、半導体基板、半導体基板上に形成された絶縁層および絶縁層上に形成された第１半導体層を有し、且つ、第１活性領域、第２活性領域および第３活性領域を有するＳＯＩ基板と、第１半導体層および絶縁層を貫通し、且つ、半導体基板に達する溝、および、溝内に形成された第１絶縁膜を有する素子分離部と、を備える。ここで、平面視における第１方向において、第１活性領域は第２活性領域に隣接し、第３活性領域が第１活性領域および第２活性領域のそれぞれに接続されるように、素子分離部および第３活性領域は、第１活性領域と第２活性領域との間に設けられている。また、平面視において第１方向と直交する第２方向に延在するように、分離用ゲート電極が、第３活性領域の第１半導体層上および素子分離部上に形成され、第１方向において第３活性領域に隣接するように、第１プラグが、第１活性領域の前記第１半導体層上に形成されている。また、第２方向において、第３活性領域の長さは第１プラグの口径よりも長い。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の微細化を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体装置である半導体チップのレイアウトである。
【図２】実施の形態１の半導体装置を示す平面図である。
【図３】実施の形態１の半導体装置を示す断面図である。
【図４】実施の形態１の半導体装置を示す断面図である。
【図５】比較例の半導体装置を示す平面図である。
【図６】実施の形態１の半導体装置を示す平面図である。
【図７】本願発明者が計算したアンテナ比に関するデータである。
【図８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】図８に続く半導体装置の製造工程を示す断面図である。
【図１１】図９に続く半導体装置の製造工程を示す断面図である。
【図１２】図１０に続く半導体装置の製造工程を示す断面図である。
【図１３】図１１に続く半導体装置の製造工程を示す断面図である。
【図１４】図１２に続く半導体装置の製造工程を示す断面図である。
【図１５】図１３に続く半導体装置の製造工程を示す断面図である。
【図１６】図１４に続く半導体装置の製造工程を示す断面図である。
【図１７】図１５に続く半導体装置の製造工程を示す断面図である。
【図１８】図１６に続く半導体装置の製造工程を示す断面図である。
【図１９】図１７に続く半導体装置の製造工程を示す断面図である。
【図２０】図１８に続く半導体装置の製造工程を示す断面図である。
【図２１】図１９に続く半導体装置の製造工程を示す断面図である。
【図２２】変形例１の半導体装置を示す平面図である。
【図２３】実施の形態２の半導体装置を示す平面図である。
【図２４】実施の形態２の半導体装置を示す断面図である。
【図２５】変形例３の半導体装置を示す平面図である。
【図２６】実施の形態３の半導体装置を示す断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１４】
また、以下の実施の形態で「Ａの直下に位置しているＢ」などと表現したときは、ＡとＢとの関係は、互いに直接接している場合も含み、互いの間に他の構成物がある場合も含む。言い換えれば、ＡとＢとの関係は、平面視において重なっていることを意味する。なお、「直下」の代わりに「直上」と表現したときも、同様の関係が成り立つ。
【００１５】
（実施の形態１）
図１は、本実施の形態の半導体装置である半導体チップＣＨＰの大まかなレイアウトを示し、半導体チップＣＨＰ内に形成されている回路ブロックを示している。
【００１６】
回路ブロックＣ１は、ＣＰＵ（Central Processing Unit）を含むロジック回路が形成される領域であり、半導体素子として、０．６Ｖ程度の電圧で駆動する低耐圧ＭＩＳＦＥＴを有する。回路ブロックＣ２は、ＳＲＡＭ（Static Random Access Memory）のようなメモリ回路が形成される領域であり、半導体素子として、回路ブロックＣ１と同様な低耐圧ＭＩＳＦＥＴを有する。アナログ回路Ｃ３は、アナログ回路が形成される領域であり、半導体素子として、容量素子、抵抗素子、バイポーラトランジスタ、および、低耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、１．８Ｖ程度の電圧で駆動する中耐圧ＭＩＳＦＥＴなどを有する。回路ブロックＣ４は、Ｉ／Ｏ（Input/Output）回路が形成される領域であり、半導体素子として、中耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、３．３Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴを有する。
【００１７】
回路ブロックＣ１および回路ブロックＣ２に形成される半導体素子は、ＳＯＩ基板に形成されている。回路ブロックＣ３および回路ブロックＣ４に形成される半導体素子は、バルク領域に形成されている。バルク領域の半導体素子は、ＳＯＩ基板から半導体層ＳＬおよび絶縁層ＢＸが除去された半導体基板ＳＢに形成される。
【００１８】
本実施の形態で説明するＭＩＳＦＥＴ１Ｑ〜３Ｑは、ＳＯＩ基板に形成される半導体素子であり、例えば回路ブロックＣ１に形成される半導体素子である。本実施の形態の主な特徴はＳＯＩ基板にあるため、以下の説明では、バルク領域の半導体素子などの詳細な説明は省略する。
【００１９】
図２は、本実施の形態の半導体装置であるｎ型のＭＩＳＦＥＴ１Ｑ、ｎ型のＭＩＳＦＥＴ２Ｑおよび分離用ＭＩＳＦＥＴであるｎ型のＭＩＳＦＥＴ３Ｑの平面構造を示している。なお、図３などに示されるように、ＭＩＳＦＥＴ１Ｑ〜３Ｑの周囲には、サイドウォールスペーサＳＷおよびシリサイド層ＳＩなどが形成されているが、ここではこれらの図示を省略している。また、図２には、活性領域ＡＣ１と活性領域ＡＣ３との境界、および、活性領域ＡＣ２と活性領域ＡＣ３との境界が、破線で示されている。言い換えれば、活性領域ＡＣ１〜ＡＣ３の各々の端部が、破線で示されている。
【００２０】
本実施の形態の半導体装置のＳＯＩ基板は、ＭＩＳＦＥＴ１Ｑが設けられる活性領域ＡＣ１、ＭＩＳＦＥＴ２Ｑが設けられる活性領域ＡＣ２、および、ＭＩＳＦＥＴ３Ｑが設けられる活性領域ＡＣ３を備える。活性領域ＡＣ１〜ＡＣ３は、それぞれ素子分離部ＳＴＩによって区画されている。
【００２１】
活性領域ＡＣ１は、Ｘ方向において活性領域ＡＣ２に隣接し、素子分離部ＳＴＩおよび活性領域ＡＣ３は、活性領域ＡＣ１と活性領域ＡＣ２との間に設けられている。また、活性領域ＡＣ３は、活性領域ＡＣ１および活性領域ＡＣ２に接続している。
【００２２】
活性領域ＡＣ１上には、Ｙ方向に延在するゲート電極Ｇ１が形成され、活性領域ＡＣ２上には、Ｙ方向に延在するゲート電極Ｇ２が形成され、活性領域ＡＣ３上には、Ｙ方向に延在するゲート電極（分離用ゲート電極）Ｇ３が形成されている。ゲート電極Ｇ１〜Ｇ３は、それぞれＭＩＳＦＥＴ１Ｑ〜３Ｑのゲート電極として機能する。また、本実施の形態では、Ｙ方向に延在するゲート電極Ｇ１〜Ｇ３の各々は、素子分離部ＳＴＩ上にまで形成され、素子分離部ＳＴＩ上においてプラグＰＧ２に接続されている。ゲート電極Ｇ１〜Ｇ３の各々には、プラグＰＧ２を介して個別に電圧が印加される。
【００２３】
活性領域ＡＣ１上および活性領域ＡＣ２上には、プラグＰＧ１が形成されている。ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑの各々のソース領域およびドレイン領域には、プラグＰＧ１を介してソース電圧およびドレイン電圧が印加される。
【００２４】
本実施の形態において、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑの各々は、回路ブロックＣ１の回路に寄与する半導体素子であるが、ＭＩＳＦＥＴ３Ｑは、ＭＩＳＦＥＴ１ＱとＭＩＳＦＥＴ２Ｑとを電気的に分離するための分離用ＭＩＳＦＥＴであり、回路ブロックＣ１の回路に寄与しない半導体素子である。言い換えれば、活性領域ＡＣ１および活性領域ＡＣ２の各々は、回路ブロックＣ１の回路となる半導体素子を形成するための領域であるが、活性領域ＡＣ３は、活性領域ＡＣ１と活性領域ＡＣ２とを電気的に分離するための領域である。
【００２５】
プラグＰＧ１は、Ｘ方向において活性領域ＡＣ３に隣接するように形成され、Ｙ方向における活性領域ＡＣ３の長さは、プラグＰＧ１の口径よりも長くなっている。このようなプラグＰＧ１および活性領域ＡＣ３の関係が、本実施の形態の主な特徴であるが、この特徴の詳細な説明を行う前に、本実施の形態の半導体装置の断面構造、および、比較例の半導体装置についての説明を行う。
【００２６】
以下に、図３および図４を用いて、本実施の形態の半導体装置の断面構造を説明する。図３は、図２のＡ−Ａ線に沿った断面図を示しており、図４は、図２のＢ−Ｂ線に沿った断面図を示している。
【００２７】
本実施の形態では、ｐ型の半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸ上に形成された半導体層ＳＬを有するＳＯＩ基板が用いられる。半導体基板ＳＢは、好ましくは１Ωｃｍ〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、例えば酸化シリコンからなり、絶縁層ＢＸの厚さは、例えば１０ｎｍ〜２０ｎｍである。半導体層ＳＬは、好ましくは１Ωｃｍ〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＬの厚さは、例えば１０ｎｍ〜２０ｎｍである。
【００２８】
なお、半導体層ＳＬには、後述のエクステンション領域ＮＥＸおよび拡散領域ＮＤなどの不純物領域が形成されているが、ゲート電極Ｇ１〜Ｇ３の各々の直下に位置する半導体層ＳＬは、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていないｉ型の半導体層（真性半導体層）である。本実施の形態では、半導体層ＳＬ内にｐ型の不純物が導入されていたとしても、その不純物濃度が１×１０１３／ｃｍ３以下であれば、ｉ型の半導体層ＳＬであるとして説明する。
【００２９】
特に、ゲート電極Ｇ３の直下に位置する半導体層ＳＬは、活性領域ＡＣ１および活性領域ＡＣ２のｎ型不純物領域を分離するための分離領域ＩＲとして形成されている。すなわち、活性領域ＡＣ３の半導体層ＳＬの一部が、分離領域ＩＲとされている。平面視において、分離領域ＩＲは、図２に示されるゲート電極Ｇ３の直下に形成されている。従って、分離領域ＩＲは、Ｘ方向における活性領域ＡＣ３の一方の端部から他方の端部へ亘って、Ｙ方向に延在するように形成されている。
【００３０】
素子分離部ＳＴＩは、半導体層ＳＬおよび絶縁層ＢＸを貫通し、且つ、半導体基板ＳＢに達する溝と、この溝内に埋め込まれた絶縁膜とを有する。
【００３１】
半導体基板ＳＢにはｎ型のウェル領域ＤＮＷが形成されており、ウェル領域ＤＮＷ内にはｐ型のウェル領域ＰＷが形成されている。このウェル領域ＤＮＷによって、ウェル領域ＰＷは、ｐ型の半導体基板ＳＢと電気的に分離されている。絶縁層ＢＸと接するウェル領域ＰＷの表面には、ウェル領域ＰＷよりも高い不純物濃度を有するｐ型のグランドプレーン領域が形成されているが、ここではグランドプレーン領域の図示は省略する。
【００３２】
ウェル領域ＰＷは、ゲート電極Ｇ１〜Ｇ３とは独立して電圧が印加される領域であり、ゲート電極Ｇ１〜Ｇ３と共に、ＭＩＳＦＥＴ１Ｑ〜３Ｑの駆動電流を制御するための領域である。すなわち、ＭＩＳＦＥＴ１Ｑ〜３Ｑにおいて、ウェル領域ＰＷは、ゲート電極Ｇ１〜Ｇ３とは別のゲート電極として機能している。
【００３３】
活性領域ＡＣ１〜ＡＣ３の各々の半導体層ＳＬ上には、ゲート絶縁膜ＧＦを介して、ゲート電極Ｇ１〜Ｇ３がそれぞれ形成されている。ここで、ゲート絶縁膜ＧＦは、酸化シリコン膜などの絶縁膜からなる単層膜、または、酸化シリコン膜と、ハフニウムまたはアルミニウムなどを含有する高誘電率膜とを有する積層膜からなる。また、ゲート電極Ｇ１〜Ｇ３の各々は、多結晶シリコン膜などの導電性膜からなる単層膜、または、多結晶シリコン膜と、窒化チタンまたはタングステンなどを含有する金属膜とを有する積層膜からなる。
【００３４】
ゲート電極Ｇ１〜Ｇ３の各々の側面には、絶縁膜ＩＦを介して、サイドウォールスペーサＳＷが形成されている。絶縁膜ＩＦ下およびサイドウォールスペーサＳＷ下の半導体層ＳＬには、低濃度のｎ型不純物領域であるエクステンション領域ＮＥＸが形成されている。また、一部の半導体層ＳＬ上にはエピタキシャル層（半導体層）ＥＰが形成されている。エピタキシャル層ＥＰおよび半導体層ＳＬには、エクステンション領域ＮＥＸよりも高濃度のｎ型不純物領域である拡散領域ＮＤが形成されている。これらのエクステンション領域ＮＥＸおよび拡散領域ＮＤは、ＭＩＳＦＥＴ１Ｑ〜３Ｑの各々のソース領域およびドレイン領域を構成している。
【００３５】
なお、エピタキシャル層ＥＰは、例えばシリコンからなり、半導体層ＳＬと同じ材料からなる。このため、半導体層ＳＬおよびエピタキシャル層ＥＰは一体化しているが、本実施の形態の図面では、便宜上これらを区別するために、半導体層ＳＬとエピタキシャル層ＥＰとの境界が破線で示されている。また、活性領域ＡＣ１〜ＡＣ３の各々と素子分離部ＳＴＩとの境界付近では、エピタキシャル層ＥＰの側面にもサイドウォールスペーサＳＷが形成されている。
【００３６】
ゲート電極Ｇ１〜Ｇ３上および拡散領域ＮＤ上には、プラグＰＧ１およびプラグＰＧ２との接触抵抗を低減するために、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ２）からなるシリサイド層ＳＩが形成されている。
【００３７】
活性領域ＡＣ１〜ＡＣ３の主面上には、ＭＩＳＦＥＴ１Ｑ〜３Ｑを覆うように、エッチングストッパ膜ＥＳが形成され、エッチングストッパ膜ＥＳ上には、層間絶縁膜ＩＬ１が形成されている。エッチングストッパ膜ＥＳは、例えば窒化シリコン膜のような絶縁膜である。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬ１中およびエッチングストッパ膜ＥＳ中にはコンタクトホールＣＨ１およびコンタクトホールＣＨ２が形成されており、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に、タングステン（Ｗ）など主体とする導電性膜を埋め込むことで、プラグＰＧ１およびプラグＰＧ２が形成されている。プラグＰＧ１は、シリサイド層ＳＩを介して拡散領域ＮＤに電気的に接続され、プラグＰＧ２は、シリサイド層ＳＩを介してゲート電極Ｇ３に電気的に接続されている。なお、ここでは図示していないが、図２に示されるように、ゲート電極Ｇ１およびゲート電極Ｇ２も、シリサイド層ＳＩを介してプラグＰＧ２に電気的に接続されている。
【００３８】
プラグＰＧ１およびプラグＰＧ２が埋め込まれた層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２には配線用の複数の溝が形成されており、複数の溝内に例えば銅（Ｃｕ）を主成分とする導電性膜を埋め込むことで、複数の配線Ｍ１が形成されている。複数の配線Ｍ１は、プラグＰＧ１またはプラグＰＧ２に接続されている。
【００３９】
＜比較例の半導体装置＞
図５は、本願発明者が検討した比較例の半導体装置を示し、本実施の形態の図２に対応する平面図である。
【００４０】
比較例では、活性領域ＡＣ３が設けられておらず、活性領域ＡＣ１と活性領域ＡＣ２との間に、素子分離部ＳＴＩ設けられており、この素子分離部ＳＴＩの上にはダミーパターンＤＰが形成されている。ダミーパターンＤＰは、隣接する活性領域ＡＣ１と活性領域ＡＣ２との間に形成される層間絶縁膜ＩＬ１の表面が平坦になるように設けられたダミー素子である。
【００４１】
図５に示されるように、活性領域ＡＣ１に形成されるプラグＰＧ１は、長さＬ１の口径を有する。そして、プラグＰＧ１は、ゲート電極Ｇ１、Ｙ方向における活性領域ＡＣ１の端部およびＸ方向における活性領域ＡＣ１の端部と、長さＬ２で離間されている。Ｘ方向における活性領域ＡＣ１の端部は、ダミーパターンＤＰと長さＬ３で離間されている。ここで、長さＬ１は例えば８０ｎｍであり、長さＬ２は例えば６０ｎｍであり、長さＬ３は例えば２０ｎｍである。また、活性領域ＡＣ２においても、同様の関係でプラグＰＧ１が配置されている。
【００４２】
ここで、比較例の半導体装置は、特許文献１に開示されているように、プラグＰＧ１の形成位置がずれた場合、素子分離部ＳＴＩが掘り込まれ、プラグＰＧ１が半導体基板ＳＢに到達し、ＭＩＳＦＥＴ１Ｑのソース領域またはドレイン領域と、半導体基板ＳＢとが接続され、ＭＩＳＦＥＴ１Ｑが動作不良を起こす問題を有する。そのような問題を避けるため、比較例のプラグＰＧ１は、Ｙ方向における活性領域ＡＣ１の端部およびＸ方向における活性領域ＡＣ１の端部と、長さＬ２で離間されている。長さＬ２は、コンタクトホールＣＨ１を形成するためのレジストパターンのマスクの合わせずれを考慮して、プラグＰＧ１を活性領域ＡＣ１内に形成するためのマージンが確保された長さである。
【００４３】
しかしながら、比較例では、半導体装置の微細化を図るために、活性領域ＡＣ１のサイズを縮小しようと試みても、プラグＰＧ１と活性領域ＡＣ１の端部とを長さＬ２で離間する必要があるため、活性領域ＡＣ１のサイズを縮小することが困難である。
【００４４】
＜半導体装置の主な特徴＞
図６は、本実施の形態の半導体装置の平面図を示し、図２に長さＬ１〜Ｌ６が付加された図である。長さＬ４は例えば４０ｎｍであり、長さＬ５は例えば５６．６ｎｍであり、長さＬ６は例えば１６０ｎｍである。
【００４５】
本実施の形態では、比較例と異なり、隣接する活性領域ＡＣ１と活性領域ＡＣ２との間に、活性領域ＡＣ３が形成されている。そして、プラグＰＧ１からＸ方向における活性領域ＡＣ１の端部までの最短距離が、長さＬ２から、長さＬ２より短い長さＬ４に変更されている。このため、仮にプラグＰＧ１の形成位置がずれ、プラグＰＧ１が活性領域ＡＣ１の端部に跨るように形成されたとしても、プラグＰＧ１は活性領域ＡＣ３上に位置することになるため、比較例で説明したような問題が発生しない。
【００４６】
従って、本実施の形態では、比較例と比較して、半導体装置の信頼性を向上させることができる。また、プラグＰＧ１からＸ方向における活性領域ＡＣ１の端部までの最短距離が、長さＬ２より短い長さＬ４であるので、活性領域ＡＣ１のサイズを縮小することができる。また、活性領域ＡＣ２についても同様の関係が成り立つので、活性領域ＡＣ２のサイズも縮小することができる。すなわち、本実施の形態によれば、半導体装置の微細化を図ることができる。
【００４７】
また、本実施の形態では、プラグＰＧ１からＹ方向における活性領域ＡＣ３の端部までの距離が、長さＬ５に設定されている。長さＬ５は例えば５６．６ｎｍであり、長さＬ２とほぼ同程度の値である。このため、プラグＰＧ１の形成位置のずれに対するマージンとして、長さＬ５はほぼ十分な値である。このとき、Ｘ方向における活性領域ＡＣ３の幅である長さＬ６は１６０ｎｍとなり、プラグＰＧ１の口径である長さＬ１の２倍である。すなわち、Ｙ方向における活性領域ＡＣ３の長さＬ６を、プラグＰＧ１の口径の２倍以上に設定することで、プラグＰＧ１の形成位置のずれに関する問題を抑制することができる。
【００４８】
また、ゲート電極Ｇ３は、比較例のダミーパターンＤＰと同様に、隣接する活性領域ＡＣ１と活性領域ＡＣ２との間に形成される層間絶縁膜ＩＬ１の表面を平坦化するための役割も担っている。
【００４９】
また、図３に示されるように、活性領域ＡＣ１および活性領域ＡＣ３、並びに、活性領域ＡＣ２および活性領域ＡＣ３は、ｎ型の不純物領域であるエクステンション領域ＮＥＸおよび拡散領域ＮＤによって、電気的に接続されている。しかし、活性領域ＡＣ３では、ゲート電極Ｇ３の下部の半導体層ＳＬは、ｎ型と異なる導電型であるｉ型であり、分離領域ＩＲとして機能する。このため、活性領域ＡＣ１および活性領域ＡＣ２の各々のｎ型の不純物領域は、電気的に分離されており、互いに導通されていない。すなわち、活性領域ＡＣ３内に、ｎ型以外の半導体領域である分離領域ＩＲを形成しておくことで、活性領域ＡＣ１および活性領域ＡＣ２の各々のｎ型の不純物領域を絶縁させることができる。また、活性領域ＡＣ３内に、ｎ型と異なる導電型の半導体領域が形成されていればよいという観点から、活性領域ＡＣ３内の分離領域ＩＲには、ｐ型の不純物が導入されていてもよい。
【００５０】
ここで、本実施の形態のＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑでは、ゲート電極Ｇ１およびゲート電極Ｇ２だけでなく、ウェル領域ＰＷもゲート電極として使用されており、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑの各々の動作時には、ウェル領域ＰＷにも駆動電圧が印加される。そして、ウェル領域ＰＷは、活性領域ＡＣ３にも形成されており、ゲート電極Ｇ３の下部にも形成されている。このため、ウェル領域ＰＷに印加された駆動電圧によって、活性領域ＡＣ３の分離領域ＩＲに微小な電流が流れる恐れがある。
【００５１】
このような恐れを抑制するため、ゲート電極Ｇ３には、ＭＩＳＦＥＴ３Ｑがオン状態にならないような非駆動電圧が印加されていることが好ましい。本実施の形態では、ＭＩＳＦＥＴ１Ｑ〜３Ｑは、それぞれｎ型のトランジスタであるので、ゲート電極Ｇ３には、常にゼロまたは負の電圧が印加されていることが好ましい。このように、活性領域ＡＣ３において、ｎ型以外の半導体領域である分離領域ＩＲが設けられているだけでなく、ゲート電極Ｇ３に非駆動電圧が印加されていることで、活性領域ＡＣ１および活性領域ＡＣ２の各々のｎ型の不純物領域をより確実に絶縁させることができる。従って、半導体装置の信頼性を更に向上させることができる。
【００５２】
また、本実施の形態では、Ｙ方向において、２つの活性領域ＡＣ３の間に素子分離部ＳＴＩが設けられている。言い換えれば、Ｙ方向において、活性領域ＡＣ３は、素子分離部ＳＴＩによって、２つの領域に分断されている。ここで、例えば、Ｙ方向において、活性領域ＡＣ３の長さＬ６を、活性領域ＡＣ１の長さまたは活性領域ＡＣ２の長さと同程度にすることも可能である。しかしながら、その場合、活性領域ＡＣ１および活性領域ＡＣ２は、ゲート電極Ｇ３などによって電気的に分離しているものの、活性領域ＡＣ３の長さＬ６が広くなった分、微量なリーク電流が発生する可能性が高まる。従って、半導体装置の信頼性の確保を優先したい場合には、本実施の形態のように、プラグＰＧ１との関係で必要となる箇所にのみ活性領域ＡＣ３を設けることが好ましい。
【００５３】
また、本実施の形態では、ＭＩＳＦＥＴ１Ｑ〜３Ｑがｎ型のトランジスタである場合で説明したが、ＭＩＳＦＥＴ１Ｑ〜３Ｑがｐ型のトランジスタである場合には、各不純物領域の導電型を反対の導電型とすることで、同様の効果を得ることができる。また、その場合には、分離領域ＩＲの導電型をｉ型またはｎ型とし、ゲート電極Ｇ３に正の電圧を印加することが好ましい。
【００５４】
また、本実施の形態では、図６に示されるように、活性領域ＡＣ１におけるゲート電極Ｇ１とプラグＰＧ１との間、および、活性領域ＡＣ２におけるゲート電極Ｇ２とプラグＰＧ１との間の距離を、それぞれ長さＬ２としている。しかしながら、これらの箇所の距離は、長さＬ２と異なる長さであってもよく、長さＬ２より短い長さでもよいし、長さＬ２より長い長さでもよい。このような場合でも、上述した本実施の形態の効果を発揮させることができる。
【００５５】
また、本実施の形態の半導体装置の更なる効果として、アンテナ比の抑制による信頼性の向上が挙げられる。ＳＯＩ基板を用いないバルク基板のＭＩＳＦＥＴでは、アンテナ比の問題は、主にゲート絶縁膜の破壊に関連しているが、ＳＯＩ基板におけるアンテナ比の問題は、ゲート絶縁膜に加えて絶縁層ＢＸの破壊にも関連している。
【００５６】
図７は、比較例の半導体装置のアンテナ比と、本実施の形態の半導体装置のアンテナ比を比較した表である。
【００５７】
例えば、比較例において、活性領域ＡＣ１の平面積が５．０μｍ２であり、ＭＩＳＦＥＴ１Ｑに接続されている配線の総面積が７５００μｍ２であるのに対し、活性領域ＡＣ２の平面積が５．０μｍ２であり、ＭＩＳＦＥＴ２Ｑに接続されている配線の総面積が１５００μｍ２であるとする。そして、信頼性を許容できるアンテナ比が１０００以下であるとする。
【００５８】
比較例において、活性領域ＡＣ１および活性領域ＡＣ２の各々の半導体層ＳＬは、互いに素子分離部ＳＴＩによって分離されているため、活性領域ＡＣ１におけるアンテナ比と、活性領域ＡＣ２におけるアンテナ比とは、それぞれ別々に計算される。ここでは、活性領域ＡＣ１におけるアンテナ比は１５００であり、活性領域ＡＣ２におけるアンテナ比は３００である。従って、活性領域ＡＣ１におけるアンテナ比は、信頼性を許容できない値とされ、例えば配線の設計変更などが要求されることになる。
【００５９】
一方で、本実施の形態では、図３に示されるように、活性領域ＡＣ１および活性領域ＡＣ２の各々の半導体層ＳＬは、活性領域ＡＣ３の半導体層ＳＬを介して接続されている。このため、活性領域ＡＣ１〜ＡＣ３の各々の平面積を足し合わせて、アンテナ比を計算することができる。ここでは合計面積が（１０＋α）μｍ２である。なお、αは活性領域ＡＣ３の平面積である。従って、活性領域ＡＣ１〜ＡＣ３のアンテナ比は、９００以下となる。
【００６０】
このように、本実施の形態のような活性領域ＡＣ３が設けられていることで、仮に活性領域ＡＣ１のＭＩＳＦＥＴ１Ｑに接続されている配線の面積が大きかったとしても、アンテナ比の上昇を抑制することができる。すなわち、本実施の形態では、半導体装置の信頼性を更に向上させることができる。
【００６１】
＜半導体装置の製造方法＞
以下に、本実施の形態の半導体装置の製造方法を、図８〜図２１を用いて説明する。
【００６２】
図８および図９に示されるように、まず、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸの上に形成された半導体層ＳＬとを有するＳＯＩ基板を準備する。
【００６３】
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、貼り合わせ法によって形成できる。貼り合わせ法では、例えば、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することによって貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＬとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。
【００６４】
次に、フォトリソグラフィ法およびドライエッチング処理によって、半導体層ＳＬ、絶縁層ＢＸおよび半導体基板ＳＢの各々の一部を除去することで、ＳＯＩ基板に溝を形成する。次に、レジストパターンをアッシング処理などによって除去する。次に、熱酸化法などによって、溝内の側面と底面に薄い酸化シリコン膜を形成する。次に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、溝内に、例えば酸化シリコン膜からなる絶縁膜を堆積する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、絶縁膜を研磨することで、溝外の絶縁膜を除去し、溝内に絶縁膜を埋め込む。以上のように、ＳＯＩ基板に素子分離部ＳＴＩを形成することで、ＳＯＩ基板を活性領域ＡＣ１〜ＡＣ３に区画する。
【００６５】
次に、フォトリソグラフィ法およびイオン注入法によって、半導体基板ＳＢにｎ型のウェル領域ＤＮＷおよびｐ型のウェル領域ＰＷを順次形成する。ウェル領域ＰＷの表面には、ウェル領域ＰＷよりも高い不純物濃度を有するｐ型のグランドプレーン領域が形成されるが、ここではグランドプレーン領域の図示は省略する。
【００６６】
図１０および図１１は、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１〜Ｇ３およびキャップ膜ＣＰの形成工程を示している。
【００６７】
まず、半導体層ＳＬ上に、例えば熱酸化法によって、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦを形成する。なお、酸化シリコン膜上に、酸化ハフニウムなどの金属酸化膜からなる高誘電率膜を形成してもよい。この場合には、ゲート絶縁膜ＧＦは、酸化シリコン膜および高誘電率膜によって構成される。また、本実施の形態では、熱酸化法によってゲート絶縁膜ＧＦを形成するため、図４に示すように、ゲート絶縁膜ＧＦは半導体層ＳＬ上には形成されるが、素子分離部ＳＴＩ上には形成されない。一方、ＣＶＤ法によってゲート絶縁膜ＧＦを形成する場合は、ゲート絶縁膜ＧＦは、半導体層ＳＬ上だけでなく、素子分離部ＳＴＩ上にも形成されるが、ここではそのような図示は省略する。
【００６８】
次に、ゲート絶縁膜ＧＦ上および素子分離部ＳＴＩ上に、ゲート電極用の導電性膜を形成する。上記導電性膜は、例えばＣＶＤ法によって形成され、例えば多結晶シリコン膜からなる。次に、フォトリソグラフィ法およびイオン注入法によって、上記導電性膜にｎ型の不純物を導入する。なお、上記導電性膜は、多結晶シリコン膜に限定されず、金属膜、または、多結晶シリコン膜と金属膜との積層膜でもよい。次に、上記導電性膜上に、キャップ膜用の絶縁膜を形成する。上記絶縁膜は、例えばＣＶＤ法によって形成され、例えば窒化シリコン膜からなる。
【００６９】
次に、フォトリソグラフィ法およびドライエッチング処理によって、上記絶縁膜および上記導電性膜をパターニングする。これにより、半導体層ＳＬ上に、ゲート電極Ｇ１〜Ｇ３と、ゲート電極Ｇ１〜Ｇ３上に位置するキャップ膜ＣＰとが形成される。このように、ゲート電極Ｇ１〜Ｇ３は、同じ導電性膜からなり、同じ工程によって形成される。次に、ゲート電極Ｇ１〜Ｇ３から露出しているゲート絶縁膜ＧＦを、ウェットエッチング処理により除去する。
【００７０】
図１２および図１３は、絶縁膜ＩＦおよびダミーサイドウォールスペーサＤＳＷの形成工程を示している。
【００７１】
まず、ゲート電極Ｇ１〜Ｇ３を覆うように、半導体層ＳＬ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦを形成する。次に、絶縁膜ＩＦ上に、例えばＣＶＤ法によって、例えば窒化シリコン膜からなる絶縁膜を形成する。次に、上記絶縁膜に対して異方性エッチング処理を施すことで、上記絶縁膜が加工され、ゲート電極Ｇ１〜Ｇ３の各々の側面上に、絶縁膜ＩＦを介して、ダミーサイドウォールスペーサＤＳＷが形成される。この時、絶縁膜ＩＦは、エッチングストッパとして機能している。
【００７２】
図１４および図１５は、エピタキシャル層ＥＰの形成工程を示している。
【００７３】
まず、フッ酸を含む水溶液またはアンモニアを含む水溶液などを用いて、半導体層ＳＬの表面を洗浄する。その後、エピタキシャル成長法によって、半導体層ＳＬ上に、例えば単結晶シリコンからなるエピタキシャル層ＥＰを形成する。この時、ゲート電極Ｇ１〜Ｇ３の各々の上面はキャップ膜ＣＰによって覆われているので、これらの箇所にエピタキシャル層ＥＰは形成されない。
【００７４】
図１６および図１７は、ダミーサイドウォールスペーサＳＷおよびキャップ膜ＣＰの除去工程、並びに、エクステンション領域ＮＥＸの形成工程を示している。
【００７５】
まず、素子分離部ＳＴＩおよび絶縁膜ＩＦが削られ難い条件でエッチング処理を行うことによって、ダミーサイドウォールスペーサＤＳＷおよびキャップ膜ＣＰを除去する。次に、フォトリソグラフィ法およびイオン注入法を用いて、ゲート電極Ｇ１〜Ｇ３の各々の両側に位置している半導体層ＳＬおよびエピタキシャル層ＥＰに、ｎ型のエクステンション領域（不純物領域）ＮＥＸを選択的に形成する。エクステンション領域ＮＥＸは、ＭＩＳＦＥＴ１Ｑ〜３Ｑの各々のソース領域の一部またはドレイン領域の一部を構成する。なお、活性領域ＡＣ３において、ゲート電極Ｇ３の直下に位置し、且つ、エクステンション領域ＮＥＸに挟まれた半導体層ＳＬが分離領域ＩＲとなる。
【００７６】
図１８および図１９は、サイドウォールスペーサＳＷ、拡散領域ＮＤおよびシリサイド層ＳＩの形成工程を示している。
【００７７】
まず、ゲート電極Ｇ１〜Ｇ３を覆うように、例えばＣＶＤ法により、例えば窒化シリコン膜のような絶縁膜を形成する。次に、上記絶縁膜に対して異方性エッチング処理を行うことで、ゲート電極Ｇ１〜Ｇ３の各々の側面に、絶縁膜ＩＦを介して、サイドウォールスペーサＳＷを形成する。ゲート電極Ｇ１〜Ｇ３の各々の側面に形成されているサイドウォールスペーサＳＷの端部は、エピタキシャル層ＥＰ上に位置している。これにより、後の工程でシリサイド層ＳＩを形成した際に、シリサイド層ＳＩがゲート電極Ｇ１〜Ｇ３下の半導体層ＳＬに達するまで成長することを抑制できる。また、素子分離部ＳＴＩと、活性領域ＡＣ１および活性領域ＡＣ２との境界付近において、サイドウォールスペーサＳＷはエピタキシャル層ＥＰの側面にも形成されている。
【００７８】
次に、フォトリソグラフィ法およびイオン注入法を用いて、エピタキシャル層ＥＰおよび半導体層ＳＬに、ｎ型の拡散領域（不純物領域）ＮＤを形成する。拡散領域ＮＤは、エクステンション領域ＮＥＸよりも高い不純物濃度を有し、エクステンション領域ＮＥＸに接続され、ＭＩＳＦＥＴ１Ｑ〜３Ｑの各々のソース領域の一部またはドレイン領域の一部を構成する。
【００７９】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＮＤおよびゲート電極Ｇ１〜Ｇ３の各々の上面上に、低抵抗のシリサイド層ＳＩを形成する。シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、拡散領域ＮＤおよびゲート電極Ｇ１〜Ｇ３を覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。上記金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、ＳＯＩ基板に３００〜４００℃程度の第１熱処理を施し、その後、６００〜７００℃程度の第２熱処理を施すことによって、拡散領域ＮＤおよびゲート電極Ｇ１〜Ｇ３に含まれる材料と、上記金属膜とを反応させる。これにより、拡散領域ＮＤおよびゲート電極Ｇ１〜Ｇ３の各々の上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。
【００８０】
以上により、活性領域ＡＣ１にＭＩＳＦＥＴ１Ｑが形成され、活性領域ＡＣ２にＭＩＳＦＥＴ２Ｑが形成され、活性領域ＡＣ３にＭＩＳＦＥＴ３Ｑが形成される。
【００８１】
図２０および図２１は、エッチングストッパ膜ＥＳ、層間絶縁膜ＩＬ１、コンタクトホールＣＨ１、コンタクトホールＣＨ２、プラグＰＧ１およびプラグＰＧ２の形成工程を示している。
【００８２】
まず、ＭＩＳＦＥＴ１Ｑ〜３Ｑを覆うように、例えばＣＶＤ法によって、例えば窒化シリコン膜からなるエッチングストッパ膜（絶縁膜）ＥＳを形成する。エッチングストッパ膜ＥＳを構成する材料は、層間絶縁膜ＩＬ１および素子分離部ＳＴＩを構成する材料と異なる。次に、エッチングストッパ膜ＥＳ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。その後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ法によって研磨してもよい。
【００８３】
次に、フォトリソグラフィ法およびドライエッチング処理によって、エッチングストッパ膜ＥＳが削られ難い条件下において、エッチングストッパ膜ＥＳが露出するまで層間絶縁膜ＩＬ１をエッチングする。その後、ドライエッチングのガスを変更し、エッチングストッパ膜ＥＳを除去することで、拡散領域ＮＤ上にコンタクトホールＣＨ１が形成され、ゲート電極Ｇ３上にコンタクトホールＣＨ２が形成される。なお、ここでは図示はしないが、ゲート電極Ｇ１上およびゲート電極Ｇ２上にも、コンタクトホールＣＨ２が形成される。
【００８４】
次に、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に、タングステン（Ｗ）を主体とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内に複数のプラグＰＧ１および複数のプラグＰＧ２を形成する。複数のプラグＰＧ１の各々は、シリサイド層ＳＩを介して拡散領域ＮＤに電気的に接続され、複数のプラグＰＧ２の各々は、シリサイド層ＳＩを介してゲート電極Ｇ１〜Ｇ３に電気的に接続される。
【００８５】
図２０および図２１の製造工程に続いて、層間絶縁膜ＩＬ２および配線Ｍ１を形成することで、図３および図４に示される半導体装置が製造される。
【００８６】
まず、プラグＰＧ１およびプラグＰＧ２が埋め込まれた層間絶縁膜ＩＬ１上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ２に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ２内にプラグＰＧ１およびプラグＰＧ２に接続される配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
【００８７】
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここではその説明および図示は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
【００８８】
以上のようにして、本実施の形態の半導体装置が製造される。
【００８９】
（変形例１）
以下に、実施の形態１の変形例１の半導体装置を、図２２を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図２２は、変形例１の半導体装置の平面図を示している。
【００９０】
図２２に示されるように、変形例１では、ゲート電極Ｇ３上に形成されるプラグＰＧ２が、Ｙ方向において隣接する２つの活性領域ＡＣ３の間に設けられている。
【００９１】
活性領域ＡＣ３のＹ方向における長さＬ６は、活性領域ＡＣ１および活性領域ＡＣ２に形成されるプラグＰＧ１の形成位置がずれた場合でも、プラグＰＧ１が活性領域ＡＣ３上に位置するような長さに設定されている。このため、必要以上に活性領域ＡＣ３の長さＬ６を長くせず、Ｘ方向において隣接する活性領域ＡＣ１と活性領域ＡＣ２との間に、複数の活性領域ＡＣ３を形成することができる。その場合、Ｙ方向において隣接する２つの活性領域ＡＣ３の間のような、他の素子が配置されない領域が発生するが、変形例１では、このような領域に、プラグＰＧ２を設けることができる。従って、他の素子が配置されない領域を有効活用することができ、プラグＰＧ２に関する設計の自由度を高めることができる。
【００９２】
（変形例２）
以下に、実施の形態１の変形例２の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【００９３】
実施の形態１では、リーク電流の発生を考慮して、Ｙ方向において、活性領域ＡＣ３は、素子分離部ＳＴＩによって分断されていた。しかし、リーク電流の発生が無い、または、リーク電流の発生があったとしても、その量が製品仕様の許容範囲内である場合には、Ｙ方向において、活性領域ＡＣ３を素子分離部ＳＴＩによって分断せずに、活性領域ＡＣ３の長さＬ６を活性領域ＡＣ１の幅または活性領域ＡＣ２の幅と同程度にしてもよい。そうすることで、アンテナ比の上昇を抑制することができる。すなわち、変形例２では、実施の形態１と比較して、リーク電流に関する信頼性が若干低下する可能性があるが、アンテナ比に関する信頼性を向上させることができる。
【００９４】
（実施の形態２）
以下に、実施の形態２の半導体装置を、図２３および図２４を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図２３は、実施の形態２の半導体装置の平面図を示しており、図２４は、図２３のＣ−Ｃ線に沿った断面図を示している。なお、図２３のＢ−Ｂ線に沿った断面図は、図４と同じである。
【００９５】
図２３および図２４に示されるように、実施の形態２では、実施の形態１の活性領域ＡＣ２の代わりに、活性領域ＡＣ４が設けられている。すなわち、活性領域ＡＣ４は、Ｘ方向において活性領域ＡＣ１に隣接しており、活性領域ＡＣ１と活性領域ＡＣ４との間に、活性領域ＡＣ３が設けられている。
【００９６】
活性領域ＡＣ４には、半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＬが形成されている。また、活性領域ＡＣ４においても、半導体層ＳＬ上にエピタキシャル層ＥＰが形成され、エピタキシャル層ＥＰ上にシリサイド層ＳＩが形成され、半導体層ＳＬ内およびエピタキシャル層ＥＰ内に、エクステンション領域ＮＥＸおよび拡散領域ＮＤが形成されている。
【００９７】
しかしながら、活性領域ＡＣ４には、ゲート絶縁膜ＧＦおよびゲート電極は形成されておらず、ＭＩＳＦＥＴ２Ｑのような半導体素子が形成されていない。また、活性領域ＡＣ４にはプラグＰＧ１が形成されていないため、活性領域ＡＣ４は、ＭＩＳＦＥＴ１Ｑなどの半導体素子と電気的に接続されていない。すなわち、活性領域ＡＣ４において、半導体層ＳＬおよびエピタキシャル層ＥＰは、フローティング状態にされている。
【００９８】
実施の形態２において、活性領域ＡＣ４は、主にアンテナ比を抑制するために設けられた領域である。このため、活性領域ＡＣ４は、活性領域ＡＣ３を介して活性領域ＡＣ１に接続し、活性領域ＡＣ４の半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＬは、それぞれ活性領域ＡＣ３および活性領域ＡＣ１の半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＬと一体化している。
【００９９】
このように、活性領域ＡＣ３に接続される領域は、ＭＩＳＦＥＴ２Ｑのような半導体素子が形成されている活性領域ＡＣ２だけでなく、半導体素子が形成されていない活性領域ＡＣ４であってもよい。実施の形態２でも、Ｘ方向においてプラグＰＧ１と隣接する位置に活性領域ＡＣ４が設けられているため、活性領域ＡＣ１におけるプラグＰＧ１の形成位置ずれに関連して、ＭＩＳＦＥＴ１Ｑが動作不良を起こすような問題を抑制できると共に、アンテナ比を抑制することができる。
【０１００】
また、活性領域ＡＣ４は、活性領域ＡＣ１だけでなく、他の活性領域にも活性領域ＡＣ３を介して接続される場合もある。その場合、活性領域ＡＣ１と他の活性領域とが電気的に接続されないように、実施の形態１と同様に、活性領域ＡＣ３において、ｎ型以外の半導体領域である分離領域ＩＲが設けられており、ゲート電極Ｇ３には非駆動電圧が印加されている。
【０１０１】
（変形例３）
以下に、実施の形態２の変形例３の半導体装置を、図２５を用いて説明する。なお、以下の説明では、実施の形態２との相違点を主に説明する。図２５は、変形例３の半導体装置の平面図を示している。
【０１０２】
図２５に示されるように、変形例３でも実施の形態２と同様な活性領域ＡＣ４が設けられているが、変形例３における活性領域ＡＣ３は、プラグＰＧ１と隣接する位置に設けられていなくてもよい。このように活性領域ＡＣ３を配置した場合であっても、アンテナ比を抑制させることができる。
【０１０３】
（実施の形態３）
以下に、実施の形態３の半導体装置を、図２６を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図２６は、実施の形態３の半導体装置の断面図を示している。
【０１０４】
図２６に示されるように、実施の形態３では、活性領域ＡＣ３において、半導体層ＳＬおよびエピタキシャル層ＥＰに、ｐ型の不純物領域であるエクステンション領域ＰＥＸおよび拡散領域ＰＤが形成されている。このため、活性領域ＡＣ３において、活性領域ＡＣ１および活性領域ＡＣ２のｎ型の不純物領域と異なる導電型の領域として、分離領域ＩＲだけでなく、エクステンション領域ＰＥＸおよび拡散領域ＰＤも分離領域として機能することになる。従って、活性領域ＡＣ１および活性領域ＡＣ２をより確実に分離することができる。
【０１０５】
また、実施の形態３ではＭＩＳＦＥＴ３Ｑがｐ型のトランジスタとなるので、ゲート電極Ｇ３には、非駆動電圧として正の電圧が印加されていることが好ましい。
【０１０６】
以下に、エクステンション領域ＰＥＸおよび拡散領域ＰＤの形成工程の一例を説明する。例えば、図１６および図１７の工程において、活性領域ＡＣ３をレジストパターンなどで覆った状態で、エクステンション領域ＮＥＸの形成用のイオン注入を行う。その後、活性領域ＡＣ１および活性領域ＡＣ２をレジストパターンなどで覆った状態で、活性領域ＡＣ３にｐ型の不純物をイオン注入することで、エクステンション領域ＰＥＸが形成される。また、図１８および図１９の工程において、活性領域ＡＣ３をレジストパターンなどで覆った状態で、拡散領域ＮＤの形成用のイオン注入を行う。その後、活性領域ＡＣ１および活性領域ＡＣ２をレジストパターンなどで覆った状態で、活性領域ＡＣ３にｐ型の不純物をイオン注入することで、拡散領域ＰＤが形成される。
【０１０７】
また、実施の形態３で開示した技術を、実施の形態２に適用することもできる。
【０１０８】
（実施の形態４）
以下に、実施の形態４の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１０９】
実施の形態４では、ゲート電極Ｇ３の直下に位置する分離領域ＩＲが、活性領域ＡＣ１および活性領域ＡＣ２のｎ型の不純物領域と同じ導電型であり、ｎ型である。このため、活性領域ＡＣ３におけるＭＩＳＦＥＴ３Ｑは、ディプレッション型のトランジスタとなっている。
【０１１０】
実施の形態４では、活性領域ＡＣ１の拡散領域ＮＤから活性領域ＡＣ２の拡散領域ＮＤまでの間の領域が、全てｎ型の不純物領域となっているため、通常であれば、活性領域ＡＣ１および活性領域ＡＣ２は、互いに電気的に接続されてしまう。そこで、実施の形態４では、ゲート電極Ｇ３に実施の形態１よりも低い負電圧を印加することで、ゲート電極Ｇ３の直下の分離領域ＩＲの導電型を反転させている。例えば、ゲート電極Ｇ３には、−６Ｖ以下の電圧が印加されている。このように、分離領域ＩＲの導電型を反転させるような電圧がゲート電極Ｇ３に印加されていることで、活性領域ＡＣ１と活性領域ＡＣ２とを互いに絶縁させることができる。
【０１１１】
また、実施の形態４で開示した技術を、実施の形態２に適用することもできる。
【０１１２】
以上、本願発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上述の各実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１１３】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０１１４】
［付記１］
（ａ）半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層上に形成された第１半導体層を有するＳＯＩ基板を準備する工程、
（ｂ）前記ＳＯＩ基板に素子分離部を形成することで、前記ＳＯＩ基板を第１活性領域、第２活性領域および第３活性領域に区画する工程、
（ｃ）前記第３活性領域の前記第１半導体層上および前記素子分離部上に、分離用ゲート電極を形成する工程、
（ｄ）前記第１活性領域の前記第１半導体層上に、第１プラグを形成する工程、
を有し、
平面視における第１方向において、前記第１活性領域は、前記第２活性領域に隣接し、
前記第３活性領域が前記第１活性領域および前記第２活性領域のそれぞれに接続されるように、前記素子分離部および前記第３活性領域は、前記第１活性領域と前記第２活性領域との間に設けられ、
分離用ゲート電極は、平面視において前記第１方向と直交する第２方向に延在し、
前記第１プラグは、前記第１方向において前記第３活性領域に隣接するように設けられ、
前記第２方向において、前記第３活性領域の長さは、前記第１プラグの口径よりも長い、半導体装置の製造方法。
【０１１５】
［付記２］
付記１に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１活性領域、前記第２活性領域および前記第３活性領域の各々の前記第１半導体層上と、前記素子分離部上とに第１導電性膜を形成する工程、
（ｃ２）前記第１導電性膜をパターニングすることで、前記分離用ゲート電極を形成する工程、
を含み、
前記（ｃ２）工程では、前記第１活性領域の前記第１半導体層上に、前記第１導電性膜からなる第１ゲート電極が形成され、前記第２活性領域の前記第１半導体層上に、前記第１導電性膜からなる第２ゲート電極が形成される、半導体装置の製造方法。
［付記３］
付記１に記載の半導体装置の製造方法において、
前記第２方向において、前記第３活性領域の長さは、前記第１プラグの口径の２倍以上である、半導体装置の製造方法。
［付記４］
付記３に記載の半導体装置の製造方法において、
前記第２方向において、前記第３活性領域の長さは、前記第１活性領域の長さおよび前記第２活性領域の長さよりも短い、半導体装置の製造方法。
［付記５］
付記１に記載の半導体装置の製造方法において、
前記第１プラグから前記第１方向における前記第１活性領域の端部までの最短距離は、前記第１プラグから前記第２方向における前記第１活性領域の端部までの最短距離よりも短い、半導体装置の製造方法。
【符号の説明】
【０１１６】
１Ｑ〜３Ｑ    ＭＩＳＦＥＴ
ＡＣ１〜ＡＣ４    活性領域
ＢＸ    絶縁層
Ｃ１〜Ｃ４    回路ブロック
ＣＨ１、ＣＨ２    コンタクトホール
ＣＨＰ    半導体チップ
ＣＰ    キャップ膜
ＤＮＷ    ウェル領域
ＤＰ    ダミーパターン
ＤＳＷ    ダミーサイドウォールスペーサ
ＥＰ    エピタキシャル層
ＥＳ    エッチングストッパ膜
Ｇ１、Ｇ２    ゲート電極
Ｇ３    ゲート電極（分離用ゲート電極）
ＧＦ    ゲート絶縁膜
ＩＦ    絶縁膜
ＩＬ１、ＩＬ２    層間絶縁膜
ＩＲ    分離領域
Ｍ１    配線
ＮＤ    拡散領域
ＮＥＸ    エクステンション領域
ＮＲ    不純物領域
ＰＤ    拡散領域
ＰＥＸ    エクステンション領域
ＰＧ１、ＰＧ２    プラグ
ＰＷ    ウェル領域
ＳＢ    半導体基板
ＳＩ    シリサイド層
ＳＬ    半導体層
ＳＴＩ    素子分離部
ＳＷ    サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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