(57)【要約】【課題】電気的素子の特性低下を防ぎつつ、高伸縮性および高集積性を実現する。【解決手段】電子デバイス１０は、伸縮可能なシート状の基材２０と、基材２０の表面２２の一部である保護領域２６および保護領域２６を囲う枠状領域２８の少なくとも一方に設けられ、基材２０よりもヤング率の高い材料で構成される歪み緩和層２４と、基材２０の表面２２の平面視において、保護領域２６と部分的に重なるように基材２０上に設けられる電気的素子１２と、を備える。【選択図】図１
2020035952.tif 000002
【特許請求の範囲】
【請求項１】
伸縮可能なシート状の基材と、
前記基材の表面の一部である保護領域および前記保護領域を囲う枠状領域の少なくとも一方に設けられ、前記基材よりもヤング率の高い材料で構成される歪み緩和層と、
前記基材の前記表面の平面視において、前記保護領域と部分的に重なるように前記基材上に設けられる電気的素子と、を備えることを特徴とする電子デバイス。
【請求項２】
前記電気的素子の一部は、前記基材と前記歪み緩和層との間に配置されることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
前記電気的素子の一部は、前記基材上の前記歪み緩和層の上に設けられることを特徴とする請求項１に記載の電子デバイス。
【請求項４】
前記電気的素子は、ゲート電極と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、前記ソース電極と前記ドレイン電極の間を接続するチャネル層と、を有するトランジスタ素子であり、
前記基材の前記表面の平面視において、前記ゲート電極、前記ゲート絶縁膜および前記チャネル層が前記保護領域内で重なり、前記ソース電極および前記ドレイン電極の少なくとも一部が前記保護領域外に設けられることを特徴とする請求項１から３のいずれか一項に記載の電子デバイス。
【請求項５】
前記基材の前記表面の平面視において、前記歪み緩和層は、前記チャネル層と、前記ソース電極および前記ドレイン電極の少なくとも一部とが重なる位置に配置されることを特徴とする請求項４に記載の電子デバイス。
【請求項６】
前記チャネル層は、半導体性カーボナノチューブを含むことを特徴とする請求項４に記載の電子デバイス。
【請求項７】
前記電気的素子は、検出部と、前記検出部からの検出信号を外部に取り出すための端子部と、を有するセンサであり、
前記基材の前記表面の平面視において、前記検出部が前記保護領域内に設けられ、前記端子部の少なくとも一部が前記保護領域外に設けられることを特徴とする請求項１から３のいずれか一項に記載の電子デバイス。
【請求項８】
前記基材の前記表面の平面視において、前記歪み緩和層の占有面積は、前記電気的素子の占有面積より小さいことを特徴とする請求項１から７のいずれか一項に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、伸縮可能な基材上に電気的素子が設けられる電子デバイスに関する。
【背景技術】
【０００２】
近年、人体や動物などの生体の皮膚に直接的に取り付け可能なウェアラブルデバイスの開発が進められている。デバイスの取り付け対象となる皮膚は、たいていの場合に曲面形状であり、動きに応じてその曲面形状が変化する。このような形状変化に追従可能とするため、例えば、伸縮可能なシート状の基材上にトランジスタなどの電気的素子が配置される。デバイス全体の伸縮性を維持するため、電気的素子間の配線を伸縮可能な構造としたり、トランジスタの半導体層等を伸縮可能な材料で構成したりする方法が提案されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Proceedings of the National Academy of Sciences 105(48) 18675-80, December 2, 2008.
【非特許文献２】Nature 555, 83-88, March 1, 2018.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電気的素子の特性の低下を防ぎつつ、高い伸縮性を維持できることが望ましい。
【０００５】
本開示はこうした課題に鑑みてなされたものであり、その例示的な目的の一つは、電気的素子の特性低下を防ぎつつ、高伸縮性および高集積性を実現しうる電子デバイスを提供することにある。
【課題を解決するための手段】
【０００６】
本開示のある態様の電子デバイスは、伸縮可能なシート状の基材と、基材の表面の一部である保護領域および保護領域を囲う枠状領域の少なくとも一方に設けられ、基材よりもヤング率の高い材料で構成される歪み緩和層と、基材の表面の平面視において、保護領域と部分的に重なるように基材上に設けられる電気的素子と、を備える。
【０００７】
なお、以上の構成要素の任意の組み合わせや、本開示の構成要素や表現を方法、システムなどの間で相互に置換したものもまた、本開示の態様として有効である。
【発明の効果】
【０００８】
本開示によれば、電気的素子の特性低下を防ぎつつ、高伸縮性および高集積性を実現しうる電子デバイスを提供できる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態に係る電子デバイスの構成を概略的に示す上面図である。
【図２】図１の電子デバイスの構成を概略的に示す断面図である。
【図３】変形例に係る電子デバイスの構成を概略的に示す上面図である。
【図４】変形例に係る電子デバイスの構成を概略的に示す上面図である。
【図５】変形例に係る電子デバイスの構成を概略的に示す上面図である。
【図６】変形例に係る電子デバイスの構成を概略的に示す断面図である。
【図７】実施の形態に係る電子デバイスの構成を概略的に示す断面図である。
【図８】図７の電子デバイスの構成を概略的に示す上面図である。
【図９】チャネル長方向（ｘ方向）に印加される歪みに対するチャネル層の歪み量を示すグラフである。
【図１０】チャネル幅方向（ｙ方向）に印加される歪みに対するチャネル層の歪み量を示すグラフである。
【図１１】トランジスタ素子の動作特性を示すグラフである。
【図１２】基材に印加される歪みに対するトランジスタ素子の動作特性を示すグラフである。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本開示を実施するための形態について詳細に説明する。なお、説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。
【００１１】
図１は、実施の形態に係る電子デバイス１０の構成を概略的に示す上面図である。図２は、図１の電子デバイス１０の構成を概略的に示す断面図であり、図１のＡ−Ａ線断面を示す。電子デバイス１０は、伸縮可能なシート状の基材２０と、基材２０の上に設けられる電気的素子１２と、を備える。電子デバイス１０は、人体や動物などの生体の皮膚に直接的に貼り付けて使用可能なウェアラブルデバイスである。
【００１２】
基材２０は、伸縮性および可撓性を有するシート状またはフィルム状の部材である。基材２０の材料は、シリコーン樹脂、ウレタン樹脂、オレフィン樹脂などであり、例えば、ジメチルポリシロキサン（ＰＤＭＳ）である。基材２０の厚みは、１０μｍ〜５００μｍ程度であり、例えば、３０μｍ〜２００μｍ程度とすることができる。基材２０は、表面２２に沿う方向に二次元的に伸縮可能であり、その伸縮量は元のサイズの２０％以上、好ましくは３０％以上である。
【００１３】
電気的素子１２は、基材２０の表面２２の上に設けられる。電気的素子１２は、電気的に何らかの機能を発揮する電子部品である。電気的素子１２は、全体のサイズまたは外形寸法が１ｍｍ以下、好ましくは５００μｍ以下または１００μｍ以下である。電気的素子１２の種類は特に限られないが、例えば、抵抗、キャパシタまたはインダクタといった受動素子や、トランジスタやダイオードといった能動素子などである。電気的素子１２は、温度、湿度、圧力などを計測したり、特定の化学物質を検出したりするためのセンサであってもよい。
【００１４】
電気的素子１２は、機能部１４と、端子部１６と、配線部１８とを有する。機能部１４は、電気的素子１２が具備する所定の機能を発揮する部分である。電気的素子１２が抵抗であれば、機能部１４は所望の抵抗値を有する部材を含む。電気的素子１２がキャパシタであれば、機能部１４は誘電体と誘電体を挟み込む電極を含む。電気的素子１２がインダクタであれば、機能部１４はループ状または渦巻状の帯状導電体を含む。電気的素子１２がトランジスタやダイオードであれば、機能部１４はｐｎ接合やチャネル層などの半導体構造を含む。電気的素子１２がセンサであれば、検出対象となる入力を電気信号に変換する検出部を含む。
【００１５】
端子部１６は、電気的素子１２を外部と接続するための端子であり、例えばパッド電極である。配線部１８は、機能部１４と端子部１６の間を接続する導電体である。端子部１６および配線部１８は、伸縮性および可撓性を有する材料で構成されることが好ましい。端子部１６および配線部１８は、例えば、導電性ポリマーやカーボナノチューブ（ＣＮＴ）の薄膜で構成することができる。端子部１６および配線部１８は、バネ状、ジグザグ状または蛇腹状に構成される高導電率の金属材料で構成されてもよい。
【００１６】
電子デバイス１０は、歪み緩和層２４をさらに備える。歪み緩和層２４は、基材２０よりも伸縮しにくい材料で構成され、基材２０の伸縮時に電気的素子１２の機能部１４に加わる歪みを緩和させる。歪み緩和層２４は、基材２０の表面２２の平面視（つまり、図１の平面視）において、保護対象となる機能部１４が占める保護領域２６を囲う枠状領域２８に設けられる。歪み緩和層２４は、基材２０の表面２２の上または電気的素子１２の上に重なるように配置される。
【００１７】
歪み緩和層２４は、保護領域２６の外周を囲うように枠状に形成され、基材２０の伸縮時における保護領域２６の変形を抑制する。図示する例において、歪み緩和層２４は矩形枠状に形成される。歪み緩和層２４は、枠状に形成されていれば矩形である必要はなく、三角形、六角形または八角形といった多角形の枠形状で構成されてもよいし、円形や楕円形などの枠形状で構成されてもよい。歪み緩和層２４が多角形の枠形状で構成される場合、多角形の角部への歪みの収集を緩和するため、角部がＲ面取りされてもよい。
【００１８】
歪み緩和層２４は、基材２０よりもヤング率の高い材料で構成される。歪み緩和層２４は、厚みとヤング率の積が基材２０よりも大きくなるように構成され、好ましくは２倍以上、３倍以上となるように構成される。歪み緩和層２４は、例えばパリレンＣ（ヤング率３．２ＧＰａ）などのパラキシレン系樹脂を用いることができ、その厚みは１μｍ〜１０μｍ程度とすることができる。歪み緩和層２４は、セラミック材料で構成されてもよく、酸化シリコン（ＳｉＯ）、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）などで構成されてもよい。
【００１９】
歪み緩和層２４は、基材２０の伸縮時の歪みから保護すべき電気的素子１２の全体にわたって形成されるのではなく、電気的素子１２の一部である機能部１４を囲うように形成される。その結果、基材２０の表面２２の平面視において、歪み緩和層２４の外形寸法ｗ１は、電気的素子１２の外形寸法ｗ２よりも小さい。歪み緩和層２４の外形寸法ｗ１は、例えば、電気的素子１２の外形寸法ｗ２の５０％〜９０％程度であり、好ましくは５０％〜７０％程度である。これにより、基材２０の表面２２において歪み緩和層２４が占める面積を小さくし、歪み緩和層２４の占有面積が増えることによる基材２０全体の伸縮性低下を防ぐことができる。例えば、電気的素子１２の占有面積に対し、歪み緩和層２４の占有面積を３０％〜７０％程度、好ましくは３０％〜５０％程度にできる。歪み緩和層２４の占有面積の比率は、例えば、基材２０の表面２２の表面積の２０％以下であり、１０％以下であることが好ましい。
【００２０】
図１および図２では、基材２０の上に形成される一つの電気的素子１２および歪み緩和層２４のみを図示しているが、電子デバイス１０は複数の電気的素子１２と、複数の電気的素子１２のそれぞれに対応する複数の歪み緩和層２４を備えてもよい。一つの基材２０の上に複数または複数種類の電気的素子１２を配置することで、複雑な電気的処理を実現できる。例えば、複数種類の電気的素子１２として、センサ、トランジスタ、アンテナなどを用いることで、センサで検出した検出信号をトランジスタで増幅し、増幅された検出信号をアンテナから外部に送信するといった回路構成を実現できる。このとき、基材２０の上にアレイ状に配置される複数の電気的素子１２のそれぞれに対応する歪み緩和層２４を個別に設けることで、基材２０の全体の伸縮性を過度に低下させることなく、各電気的素子１２の機能部１４が設けられる微小領域の歪みを好適に緩和できる。これにより、電子デバイス１０を構成する各電気的素子１２の特性を損なうことなく、高伸縮性および高集積性を実現することができる。
【００２１】
図３は、変形例に係る電子デバイス１０の構成を概略的に示す上面図である。本変形例では、歪み緩和層２４が保護領域２６および枠状領域２８の双方にわたって設けられる。本変形例においても、上述の実施の形態と同様、基材２０の伸縮時において、保護領域２６に位置する機能部１４の歪みを緩和させることができる。
【００２２】
図４は、変形例に係る電子デバイス１０の構成を概略的に示す上面図である。本変形例では、電気的素子１２の機能部１４および配線部１８の双方を覆うように歪み緩和層２４が設けられる。本変形例によれば、電気的素子１２の機能部１４および配線部１８の双方が保護対象となるため、上述の実施の形態よりも保護機能を高めることができる。
【００２３】
図５は、変形例に係る電子デバイス１０の構成を概略的に示す上面図である。本変形例では、基材２０の表面２２の上に歪み緩和層２４が設けられ、歪み緩和層２４の上に電気的素子１２が形成される。その結果、歪み緩和層２４は、基材２０と電気的素子１２の間に配置され、例えば、基材２０と機能部１４または端子部１６との間に配置される。本変形例においても、上述の実施の形態と同様の効果を奏することができる。歪み緩和層２４は、図示されるように保護領域２６および枠状領域２８の双方に形成されてもよいし、枠状領域２８のみに形成されてもよい。
【００２４】
図６は、変形例に係る電子デバイス１０の構成を概略的に示す断面図である。本変形例では、電気的素子１２の機能部１４を挟み込むように上下に二つの歪み緩和層２４ａ，２４ｂが設けられる。第１歪み緩和層２４ａは、基材２０と機能部１４の間に配置される。第２歪み緩和層２４ｂは、機能部１４の上に配置される。その結果、基材２０の上には第１緩和層２４ａ、機能部１４および第２緩和層２４ｂが順に積層される。本変形例によれば、二つの緩和層２４ａ，２４ｂにより機能部１４を挟み込むことで、基材２０の伸縮時に機能部１４に加わる歪みをより好適に緩和できる。
【００２５】
第１緩和層２４ａおよび第２緩和層２４ｂは、基材２０の表面２２の平面視において、同じ領域に重なって形成されてもよいし、部分的に重なるように形成されてもよい。例えば、第１緩和層２４ａおよび第２緩和層２４ｂの双方が枠状領域２８のみに形成されてもよいし、保護領域２６および枠状領域２８の双方に形成されてもよい。また、第１緩和層２４ａおよび第２緩和層２４ｂの一方が保護領域２６および枠状領域２８の双方に形成され、他方が枠状領域２８のみに形成されてもよい。
【００２６】
図７は、実施の形態に係る電子デバイス４０の構成を概略的に示す断面図である。電子デバイス４０は、上述の実施の形態の電気的素子としてトランジスタ素子４２を備える。歪み緩和層５４は、トランジスタ素子４２のスイッチング動作がなされるチャネル領域５６を保護するように配置される。チャネル領域５６は、ゲート電極４４とチャネル層５０がゲート絶縁膜５２を挟んで対向する領域である。以下、本実施の形態について、上述の実施の形態との相違点を中心に説明する。
【００２７】
図面において、基材６０の厚み方向をｚ方向とし、ｚ方向に直交する二方向をｘ方向およびｙ方向としている。ｘ方向は、トランジスタ素子４２のチャネル長方向に対応し、ｙ方向は、トランジスタ素子４２のチャネル幅方向に対応する。なお、これらの方向は、電子デバイス４０の構造の理解を助けるためのものであり、基材６０上のトランジスタ素子４２の向きを制限することを何ら意図していない。
【００２８】
電子デバイス４０は、伸縮可能なシート状の基材６０と、トランジスタ素子４２と、歪み緩和層５４とを備える。基材６０は、上述の実施の形態に係る基材２０と同様に構成されうる。トランジスタ素子４２は、基材６０の表面６２の上に設けられる。歪み緩和層５４は、トランジスタ素子４２の一部であるチャネル領域５６と重なるように配置され、チャネル領域（保護領域）５６と、チャネル領域５６を囲う枠状領域５８とに設けられる。歪み緩和層５４は、上述の実施の形態の歪み緩和層２４と同様の材料で構成されうる。
【００２９】
トランジスタ素子４２は、ゲート電極４４と、ソース電極４６と、ドレイン電極４８と、チャネル層５０と、ゲート絶縁膜５２とを有する。トランジスタ素子４２は、いわゆるボトムゲート型構造を有し、基材６０の表面６２と接するようにゲート電極４４が設けられる。ゲート絶縁膜５２は、ゲート電極４４の上を覆うように設けられる。ソース電極４６およびドレイン電極４８は、ゲート絶縁膜５２の上に設けられる。ソース電極４６およびドレイン電極４８はチャネル領域５６を挟んでｘ方向に離れている。チャネル層５０は、ソース電極４６およびドレイン電極４８の上と、チャネル領域５６のゲート絶縁膜５２の上に設けられる。歪み緩和層５４は、チャネル層５０の上に設けられる。歪み緩和層５４は、チャネル層５０の上のチャネル領域５６および枠状領域５８にわたって設けられる。
【００３０】
ゲート電極４４、ソース電極４６およびドレイン電極４８は、導電性（金属性）ＣＮＴや導電性ポリマーなどで構成することができる。各電極をこれらの材料で構成することにより、各電極に伸縮性を持たせることができる。チャネル層５０は、半導体材料で構成され、例えば、半導体性ＣＮＴや有機半導体材料などで構成することができる。チャネル層５０をこれらの材料で構成することにより、チャネル層５０に伸縮性を持たせることができる。ゲート絶縁膜５２は、Ａｌ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３、ＳｉＯ２などの無機材料や絶縁性のポリマーなどで構成することができる。
【００３１】
図８は、図７の電子デバイス４０の構成を概略的に示す上面図である。図８のＢ−Ｂ線断面は、図７に対応する。歪み緩和層５４は、矩形状であり、チャネル長方向（ｘ方向）およびチャネル幅方向（ｙ方向）に延在している。歪み緩和層５４は、チャネル領域５６から＋ｘ方向および−ｘ方向に延びており、ソース電極４６およびドレイン電極４８のそれぞれの一部と重なるように設けられる。歪み緩和層５４は、ソース電極４６およびドレイン電極４８のそれぞれの一部のみと重なっており、これらの全体と重ならないように設けられる。歪み緩和層５４は、チャネル領域５６から＋ｙ方向に延び、ゲート絶縁膜５２および基材６０の表面６２と接するように設けられる。つまり、歪み緩和層５４は、ゲート絶縁膜５２が設けられる領域から＋ｙ方向に突出するように設けられる。歪み緩和層５４は、チャネル領域５６から−ｙ方向に延び、ゲート絶縁膜５２の上に配置されるゲート電極４４の一部と重なるように設けられる。このようにして、歪み緩和層５４は、チャネル領域５６の周りに配置されるチャネル層５０以外の構造体と部分的に重なるように設けられる。歪み緩和層５４を設けることにより、基材６０の伸縮時にチャネル領域５６のチャネル層５０に加わる歪みを緩和し、基材６０を伸縮させたとしてもトランジスタ素子４２が正常に動作するようにできる。
【００３２】
本実施の形態に係る一実施例では、基材６０の材料にジメチルポリシロキサン（ＰＤＭＳ）を使用し、歪み緩和層５４の材料にパリレンＣ（ヤング率３．２ＧＰａ）を使用した。トランジスタ素子４２の各電極４４，４６，４８の材料に導電性カーボンナノチューブ（ＣＮＴ）を使用し、チャネル層５０に半導体性カーボンナノチューブ（ＣＮＴ）を使用した。また、ゲート絶縁膜５２として、厚さ５０ｎｍのＡｌ２Ｏ３を用いた。図８の平面視において、トランジスタ素子４２の外形寸法は１５０μｍ〜２００μｍ程度であり、チャネル領域５６のチャネル長は５μｍ〜２０μｍ程度であり、チャネル幅は５０μｍ〜８０μｍ程度である。以下、本実施例について測定した基材６０の伸長時のトランジスタ素子４２の特性について示す。
【００３３】
図９および図１０は、基材６０を伸長させて歪みを印加したときのチャネル層５０の歪み量を示すグラフであり、歪み緩和層５４がある場合と歪み緩和層５４がない場合とを比較している。図９は、チャネル長方向（ｘ方向）に歪みを印加した場合を示し、図１０は、チャネル幅方向（ｙ方向）に歪みを印加した場合を示す。グラフから分かるように、歪み緩和層５４を設けることにより、基材６０の伸縮によってチャネル層５０に生じる歪みを大幅に低減できている。特に、基材６０を３０％程度伸長させる場合であっても、チャネル層５０に加わる歪み量は３％程度以下であることから、歪み量を１／１０以下に抑えることができている。
【００３４】
図１１は、トランジスタ素子４２の動作特性を示すグラフであり、横軸はゲート・ソース間電圧ＶＧＳであり、縦軸はドレイン電流ＩＤである。なお、ドレイン・ソース間電圧ＶＤＳは−０．５Ｖである。図示されるように、トランジスタ素子４２が伸縮可能な基材６０に形成されるにもかかわらず、閾値電圧が約１．５Ｖ、飽和電圧が約２Ｖという低電圧動作を実現できていることが分かる。この動作電圧は、一般的なシリコンベースのトランジスタと遜色のない値であり、伸縮可能な材料でトランジスタのゲート絶縁膜およびチャネル層を形成する場合の動作電圧（２０Ｖ〜３０Ｖ以上）に比べて非常に小さい。
【００３５】
図１２は、基材６０に印加される歪みに対するトランジスタ素子４２の動作特性を示すグラフである。横軸は基材６０に印加される歪み量であり、縦軸はドレイン電流ＩＤであり、トランジスタ素子４２のオン動作時のオン電流と、オフ動作時のオフ電流とを比較している。図示されるように、基材６０に０％〜３５％の歪みを加えたとしても、オン電流およびオフ電流の双方とも顕著な変化が見られないことが分かる。したがって、本実施例によれば、基材６０を伸縮させたとしてもトランジスタ素子４２を正常に動作させることができる。
【００３６】
本実施の形態によれば、歪み緩和層５４を設けることで、基材６０を伸縮させたとしても、低電圧で動作するトランジスタ素子４２を提供できる。上述のトランジスタ素子４２は、一般的な半導体プロセスにより製造できるため、基材６０の上に複数のトランジスタ素子４２を集積させることができる。また、低温プロセスによりトランジスタ素子４２を形成できるため、高温プロセスによる基材６０が劣化して伸縮性が低下することを防ぐことができる。したがって、本実施の形態によれば、低電圧動作、高伸縮性および高集積性を同時に実現しうる電子デバイス４０を提供できる。
【００３７】
以上、本開示を実施の形態にもとづいて説明した。本開示は上記実施の形態に限定されず、種々の設計変更が可能であり、様々な変形例が可能であること、またそうした変形例も本開示の範囲にあることは、当業者に理解されるところである。
【００３８】
上述の実施の形態では、ボトムゲート型のトランジスタ素子に歪み緩和層を適用する場合について示した。変形例では、トップゲート型のトランジスタ素子に歪み緩和層を適用してもよい。また、ボトムゲート型およびトップゲート型のいずれであっても、歪み緩和層は、トランジスタ素子の積層構造の様々な位置に設けることができる。歪み緩和層は、伸縮可能な基材とチャネル層の間に配置されてもよいし、基材上のチャネル層の上に配置されてもよい。歪み緩和層は、ゲート絶縁膜とチャネル層の間に配置されてもよい。
【００３９】
上述の実施の形態において、トランジスタ素子４２のチャネル領域５６を囲う枠状領域５８のみに歪み緩和層５４を設けることとし、チャネル領域５６においてチャネル層５０が露出するようにしてもよい。チャネル層５０を露出させることにより、電子デバイス４０の製造後にチャネル層５０に事後的にｎ型またはｐ型の不純物を注入し、ｎ型またはｐ型のトランジスタ素子とすることができる。例えば、汎用的に電子デバイス４０を製造した後に、インクジェット印刷技術等を用いてトランジスタ素子４２のチャネル層５０に事後的に不純物を導入することで、用途に応じた回路構成となるように個々のトランジスタ素子４２の導電型を制御できる。これにより、用途に応じた回路構成を有するように電子デバイス４０をカスタマイズできる。
【００４０】
上述の実施の形態では、電気的素子の機能部を保護するために歪み緩和層を用いる場合について示した。さらなる変形例では、素子間の配線の一部を保護するために歪み緩和層を用いてもよい。例えば、配線形状の変化によって回路特性が変化しうるような場合に基材上の配線の一部箇所に歪み緩和層を設けてもよい。
【００４１】
上述の実施の形態では、保護すべき電気的素子１２の外形寸法ｗ２よりも歪み緩和層２４の外形寸法ｗ１を小さくする場合について示した。変形例において、歪み緩和層２４の外形寸法ｗ１は、電気的素子１２の外形寸法ｗ２以上であってよく、例えば、電気的素子１２の外形寸法ｗ２の１００％〜１５０％程度としてもよい。例えば、歪み緩和層２４の占有面積は電気的素子１２の占有面積の１００％〜２００％程度であってもよい。歪み緩和層２４の外形寸法ｗ１を電気的素子１２の外形寸法ｗ２より大きくすることで、基材２０の伸縮時に電気的素子１２の全体を好適に保護できる。
【符号の説明】
【００４２】
１０…電子デバイス、１２…電気的素子、１６…端子部、２０…基材、２２…表面、２４…歪み緩和層、２６…保護領域、２８…枠状領域、４０…電子デバイス、４２…トランジスタ素子、４４…ゲート電極、４６…ソース電極、４８…ドレイン電極、５０…チャネル層、５２…ゲート絶縁膜、５４…歪み緩和層、５８…枠状領域、６０…基材、６２…表面。
【図１】
2020035952.tif 000003
【図２】
2020035952.tif 000004
【図３】
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【図４】
2020035952.tif 000006
【図５】
2020035952.tif 000007
【図６】
2020035952.tif 000008
【図７】
2020035952.tif 000009
【図８】
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【図９】
2020035952.tif 000011
【図１０】
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【図１１】
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【図１２】
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