(57)【要約】【課題】ソフトリカバリ特性を発揮することができる半導体装置を提供する。【解決手段】半導体装置１は、ｎ＋型ドレイン層１９と、ｎ−型ドリフト層２０と、ｐ型チャネル領域２１と、ｎ＋型ソース領域２３とを備えている。ゲート電極２５は、第１ゲート絶縁膜２７を介してｐ型チャネル領域２１に対向している。ゲート電極２５とは物理的に離れたダミーゲート電極２６は、第２ゲート絶縁膜２８を介してｐ型チャネル領域２１およびｎ−型ドリフト層２０に対向している。ソース電極膜４は、前記半導体層上に形成され、ｐ型チャネル領域２１、ｎ＋型ソース領域２３およびダミーゲート電極２６に電気的に接続されている。【選択図】図３
2020161712.tif 000002
【特許請求の範囲】
【請求項１】
第１面および第２面を有する半導体層と、
前記半導体層の前記第１面側に形成された第１導電型の第１領域と、
前記第１領域に接する第２導電型の第２領域と、
前記第２領域に接し、かつ前記半導体層の前記第１面側から露出する第１導電型の第３領域と、
ゲート絶縁膜を介して前記第２領域に対向するゲート電極と、
前記ゲート電極とは物理的に離れており、絶縁膜を介して前記第２領域および前記第３領域に対向する第１電極と、
前記半導体層上に形成され、前記第１領域、前記第２領域および前記第１電極に電気的に接続された第２電極と、
前記第３領域に電気的に接続された第３電極とを含む、半導体装置。
【請求項２】
前記半導体層上に形成され、前記ゲート電極および前記第１電極を覆い、かつ前記第１領域および前記第２領域を露出させる第１開口ならびに前記第１電極を露出させる第２開口を有する第２絶縁膜を含み、
前記第２電極は、前記第２絶縁膜上に形成され、前記第１開口内で前記第１領域および前記第２領域に接続され、前記第２開口内で前記第１電極に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、前記ゲート絶縁膜と同じ厚さを有している、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜および前記絶縁膜の厚さは、３００Å〜７００Åである、請求項３に記載の半導体装置。
【請求項５】
前記第２領域に対して前記半導体層の前記第２面側に形成され、前記半導体層の厚さ方向に延びる第２導電型のピラー部を含む、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ピラー部は、前記第２領域に連なって形成されている、請求項５に記載の半導体装置。
【請求項７】
１つの前記第２領域は、前記ゲート電極に対向する第１部分と、前記第１電極に対向する第２部分とを含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２領域は、前記半導体層上に行列状に複数配列されており、
前記第３領域は、前記行列状の前記第２領域の間の格子状の領域として、前記半導体層の前記第１面から露出しており、
前記第１電極は、隣り合う前記第２領域に跨り、当該隣り合う前記第２領域の間の前記第３領域を覆っており、
前記ゲート電極は、前記第１電極を取り囲み、かつ前記第３領域を覆う格子状の部分を含む、請求項７に記載の半導体装置。
【請求項９】
前記第２領域は、前記半導体層上に行列状に複数配列されており、
前記第３領域は、前記行列状の前記第２領域の間の格子状の領域として、前記半導体層の前記第１面から露出しており、
前記ゲート電極および前記第１電極は、それぞれ、前記第２領域の行方向または列方向に沿って延びるライン状に形成されており、
前記ライン状の前記ゲート電極および前記第１電極は、互いに平行に延びており、全体としてストライプ状である、請求項７に記載の半導体装置。
【請求項１０】
前記第２領域は、前記半導体層上にストライプ状に複数配列されており、
前記ゲート電極および前記第１電極は、それぞれ、前記第２領域に沿って延びるライン状に形成されており、
前記ライン状の前記ゲート電極および前記第１電極は、互いに平行に延びており、全体としてストライプ状である、請求項７に記載の半導体装置。
【請求項１１】
前記ゲート電極および前記第１電極は、前記半導体層の前記第１面に沿って形成されたプレーナゲート構造を有している、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体装置は、ソース領域としての前記第１領域と、チャネル領域としての前記第２領域とを有するＭＩＳＦＥＴを含む、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体装置は、エミッタ領域としての前記第１領域と、ベース領域としての前記第２領域と、前記第３領域に接する第２導電型のコレクタ領域とを有するＩＧＢＴを含む、請求項１〜１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、ＭＯＳＦＥＴを開示している。当該ＭＯＳＦＥＴでは、ｎ＋型の不純物が含有された半導体基板と、ｐ型の不純物が含有されたベース層との間にスーパージャンクション構造が設けられている。スーパージャンクション構造は、ｎ型の不純物が含有された第１の半導体層と、ｐ型の不純物が含有された第２の半導体層とが、半導体基板とベース層とが対向する方向と交差する方向に交互に繰り返し配置されて構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２６１５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえば、電動モータ等の誘導性負荷を駆動するインバータ回路にＭＯＳＦＥＴが適用されるとき、ソース電極がドレイン電極よりも高電位となって、寄生ダイオードがオンし、この寄生ダイオードを通って電流が流れる場合がある。その後、ソース電極がドレイン電極よりも低電位となると、寄生ダイオードは、逆バイアス状態となって、ターンオフする。
【０００５】
このターンオフ時には、寄生ダイオードのｐｎ接合部から空乏層が広がり、ｐ型ボディ領域内のキャリヤ（正孔）がソース電極側に移動し、ｎ−型ドリフト層内のキャリヤ（電子）がドレイン電極側へと移動する。そのため、寄生ダイオードのターンオフ時には、寄生ダイオードに逆方向電流が流れ、この逆方向電流が急激に零に戻る（逆方向電流の時間変化率が大きい）、いわゆるハードリカバリ特性が現れる。このようなハードリカバリ特性は、ノイズ（リカバリノイズ）の発生の原因となる。
【０００６】
そして、このような課題は、特許文献１のようなスーパージャンクションＭＯＳＦＥＴに限らず、寄生ダイオードを有する素子であれば、たとえば、スーパージャンクション構造を備えない通常のＭＯＳＦＥＴや、ＩＧＢＴにも発生し得る。
本発明の目的は、ソフトリカバリ特性を発揮することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一の局面に係る半導体装置は、第１面および第２面を有する半導体層と、前記半導体層の前記第１面側に形成された第１導電型の第１領域と、前記第１領域に接する第２導電型の第２領域と、前記第２領域に接し、かつ前記半導体層の前記第１面側から露出する第１導電型の第３領域と、ゲート絶縁膜を介して前記第２領域に対向するゲート電極と、前記ゲート電極とは物理的に離れており、絶縁膜を介して前記第２領域および前記第３領域に対向する第１電極と、前記半導体層上に形成され、前記第１領域、前記第２領域および前記第１電極に電気的に接続された第２電極と、前記第３領域に電気的に接続された第３電極とを含む。
【発明の効果】
【０００８】
本発明の一の局面に係る半導体装置によれば、第２領域と第３領域との間のｐｎ接合によって寄生ダイオードが半導体層内に形成されている。第２領域がｐ型領域で、第３領域がｎ型領域の場合を考える。この場合、第１電極に第２電極が接続されているため、寄生ダイオードのターンオフ時に、半導体層の第１面のｎ型領域（第３領域）の正孔の密度が局所的に減少する。これにより、半導体層の第１面において空乏層が延びやすくなり、空乏層の延びのタイミングを早くすることができる。そのため、空乏層を半導体層の第１面から徐々に延ばすことができる。その結果、寄生ダイオードのターンオフ時には、寄生ダイオードに流れる逆方向電流の零への戻りを緩やかにすることができるので、寄生ダイオードの逆回復特性をソフトリカバリ特性に近づけることができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、前記半導体装置の単位セルの配列パターンを示す図である。
【図３】図３は、図２のIII−III断面を示す断面図である。
【図４Ａ】図４Ａは、前記半導体装置の製造工程の一部を示す図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を示す図である。
【図４Ｈ】図４Ｈは、図４Ｇの次の工程を示す図である。
【図４Ｉ】図４Ｉは、図４Ｈの次の工程を示す図である。
【図５】図５は、リカバリ特性のシミュレーション結果（ソース電流）を示す図である。
【図６】図６は、リカバリ特性のシミュレーション結果（ドレイン−ソース電圧）を示す図である。
【図７】図７は、エピタキシャル層の最表面における空乏化の様子（シミュレーション）を示す図である。
【図８】図８は、容量特性のシミュレーション結果を示す図である。
【図９】図９は、前記半導体装置の変形例を示す図である。
【図１０】図１０は、前記半導体装置の変形例を示す図である。
【図１１】図１１は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図１２】図１２は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【発明を実施するための形態】
【００１０】
＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、第１面および第２面を有する半導体層と、前記半導体層の前記第１面側に形成された第１導電型の第１領域と、前記第１領域に接する第２導電型の第２領域と、前記第２領域に接し、かつ前記半導体層の前記第１面側から露出する第１導電型の第３領域と、ゲート絶縁膜を介して前記第２領域に対向するゲート電極と、前記ゲート電極とは物理的に離れており、絶縁膜を介して前記第２領域および前記第３領域に対向する第１電極と、前記半導体層上に形成され、前記第１領域、前記第２領域および前記第１電極に電気的に接続された第２電極と、前記第３領域に電気的に接続された第３電極とを含む。
【００１１】
この構成によれば、第２領域と第３領域との間のｐｎ接合によって寄生ダイオードが半導体層内に形成されている。第２領域がｐ型領域で、第３領域がｎ型領域の場合を考える。この場合、第１電極に第２電極が接続されているため、寄生ダイオードのターンオフ時に、半導体層の第１面のｎ型領域（第３領域）の正孔の密度が局所的に減少する。これにより、半導体層の第１面において空乏層が延びやすくなり、空乏層の延びのタイミングを早くすることができる。そのため、空乏層を半導体層の第１面から徐々に延ばすことができる。その結果、寄生ダイオードのターンオフ時には、寄生ダイオードに流れる逆方向電流の零への戻りを緩やかにすることができるので、寄生ダイオードの逆回復特性をソフトリカバリ特性に近づけることができる。
【００１２】
本発明の一実施形態に係る半導体装置は、前記半導体層上に形成され、前記ゲート電極および前記第１電極を覆い、かつ前記第１領域および前記第２領域を露出させる第１開口ならびに前記第１電極を露出させる第２開口を有する第２絶縁膜を含み、前記第２電極は、前記第２絶縁膜上に形成され、前記第１開口内で前記第１領域および前記第２領域に接続され、前記第２開口内で前記第１電極に接続されていてもよい。
【００１３】
本発明の一実施形態に係る半導体装置では、前記ゲート絶縁膜は、前記ゲート絶縁膜と同じ厚さを有していてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート絶縁膜および前記絶縁膜の厚さは、３００Å〜７００Åであってもよい。
本発明の一実施形態に係る半導体装置は、前記第２領域に対して前記半導体層の前記第２面側に形成され、前記半導体層の厚さ方向に延びる第２導電型のピラー部を含んでいてもよい。
【００１４】
つまり、半導体装置は、スーパージャンクション構造を有していてもよい。スーパージャンクション構造によって、スーパージャンクション構造を備えない素子に比べて、オン抵抗を低減できるが、逆方向電流が大きくなりやすい。しかしながら、本発明の一実施形態によれば、ソフトリカバリ特性に近づけることができるので、逆方向電流の増大によるリカバリ特性への影響を小さく留めることができる。
【００１５】
本発明の一実施形態に係る半導体装置では、前記ピラー部は、前記第２領域に連なって形成されていてもよい。
本発明の一実施形態に係る半導体装置では、１つの前記第２領域は、前記ゲート電極に対向する第１部分と、前記第１電極に対向する第２部分とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第２領域は、前記半導体層上に行列状に複数配列されており、前記第３領域は、前記行列状の前記第２領域の間の格子状の領域として、前記半導体層の前記第１面から露出しており、前記第１電極は、隣り合う前記第２領域に跨り、当該隣り合う前記第２領域の間の前記第３領域を覆っており、前記ゲート電極は、前記第１電極を取り囲み、かつ前記第３領域を覆う格子状の部分を含んでいてもよい。
【００１６】
本発明の一実施形態に係る半導体装置では、前記第２領域は、前記半導体層上に行列状に複数配列されており、前記第３領域は、前記行列状の前記第２領域の間の格子状の領域として、前記半導体層の前記第１面から露出しており、前記ゲート電極および前記第１電極は、それぞれ、前記第２領域の行方向または列方向に沿って延びるライン状に形成されており、前記ライン状の前記ゲート電極および前記第１電極は、互いに平行に延びており、全体としてストライプ状であってもよい。
【００１７】
本発明の一実施形態に係る半導体装置では、前記第２領域は、前記半導体層上にストライプ状に複数配列されており、前記ゲート電極および前記第１電極は、それぞれ、前記第２領域に沿って延びるライン状に形成されており、前記ライン状の前記ゲート電極および前記第１電極は、互いに平行に延びており、全体としてストライプ状であってもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート電極および前記第１電極は、前記半導体層の前記第１面に沿って形成されたプレーナゲート構造を有していてもよい。
【００１８】
本発明の一実施形態に係る半導体装置は、ソース領域としての前記第１領域と、チャネル領域としての前記第２領域とを有するＭＩＳＦＥＴを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、エミッタ領域としての前記第１領域と、ベース領域としての前記第２領域と、前記第３領域に接する第２導電型のコレクタ領域とを有するＩＧＢＴを含んでいてもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
【００１９】
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、平面視において四角形状を有している。半導体装置１には、たとえばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２が形成されている。半導体装置１の表面には、電極膜３が形成されている。電極膜３は、半導体装置１の表面のほぼ全体を覆っている。電極膜３は、この実施形態では、ソース電極膜４と、ゲート電極膜５とを含む。
【００２０】
ソース電極膜４は、半導体装置１の表面のほぼ全体に形成されている。ソース電極膜４には、平面視において選択的に凹部６が形成されている。この実施形態では、半導体装置１の１つの辺のほぼ中央に凹部６が形成されている。
ゲート電極膜５は、平面視においてソース電極膜４の凹部６内に形成されたパッド部７と、このパッド部７から半導体装置１の辺に沿って延びるフィンガー部８とを一体的に含む。フィンガー部８は、この実施形態では、ソース電極膜４を取り囲む閉環状に形成されている。むろん、フィンガー部８は、閉環状である必要はない。たとえば、フィンガー部８は、半導体装置１の互いに対向する２辺（たとえば、図１における上下の辺）に沿って平行に延び、半導体装置１の角部に終端を有していてもよい。
【００２１】
電極膜３の一部は、半導体装置１の表面に形成されたパッシベーション膜９によって覆われている。パッシベーション膜９は、ソース電極膜４およびゲート電極膜５を一括して覆っており、これらの電極膜３の一部を露出させる複数の開口１０，１１を有している。図１では、ゲート電極膜５のパッド部７の一部およびフィンガー部８が破線で示されており、この破線部がパッシベーション膜９で覆われた部分である。一方、ソース電極膜４の一部も覆われているが、図１では、その覆われた部分の図示を省略している。
【００２２】
ソース電極膜４の一部は、第１パッド開口１０からソースパッド１２として露出しており、ゲート電極膜５の一部（パッド部７）は、第２パッド開口１１からゲートパッド１３として露出している。各パッドには、半導体装置１をパッケージングする際に、ボンディングワイヤ等の接合材が接合されてもよい。
図２は、半導体装置１の単位セルの配列パターンを示す図である。図３は、図２のIII−III断面を示す断面図である。
【００２３】
半導体装置１は、本発明の半導体層の一例としての半導体基板１４および半導体基板１４上のエピタキシャル層１５を備えている。
半導体基板１４は、この実施形態では、ｎ＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。その他、ＳｉＣ基板、ＧａＮ基板等、一般的にトランジスタに採用される基板であってもよい。ｎ＋型の半導体基板１４は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）等を適用できる。また、ｎ＋型の半導体基板１４の不純物濃度は、たとえば、１．０×１０１８ｃｍ−３〜５．０×１０２０ｃｍ−３程度であってもよい。
【００２４】
エピタキシャル層１５は、たとえば、ｎ＋型の半導体基板１４上に、ｎ型不純物を注入しながらエピタキシャル成長されたｎ−型の層であってもよい。ｎ型不純物としては、前述のものを適用できる。また、ｎ−型のエピタキシャル層１５の不純物濃度は、ｎ＋型の半導体基板１４よりも低く、たとえば、１．０×１０１０ｃｍ−３〜１．０×１０１６ｃｍ−３程度であってもよい。
【００２５】
半導体装置１は、スーパージャンクション構造を有するｎチャネル型ＭＩＳＦＥＴ２を備えている。ＭＩＳＦＥＴ２は、エピタキシャル層１５の表面（第１面１７）と半導体基板１４の裏面（第２面１８）との間を、これらの厚さ方向に電流が流れる縦型構造の素子である。
ＭＩＳＦＥＴ２は、ｎ＋型ドレイン層１９と、本発明の第３領域の一例としてのｎ−型ドリフト層２０と、本発明の第２領域の一例としてのｐ型チャネル領域２１と、ｐ型ピラー層２２と、本発明の第１領域の一例としてのｎ＋型ソース領域２３と、ｐ＋型チャネルコンタクト領域２４と、ゲート電極２５と、本発明の第１電極の一例としてのダミーゲート電極２６と、本発明のゲート絶縁膜の一例としての第１ゲート絶縁膜２７と、本発明の絶縁膜の一例としての第２ゲート絶縁膜２８と、本発明の第２絶縁膜の一例としての層間絶縁膜２９とを含む。
【００２６】
ｎ＋型ドレイン層１９は、前述の半導体基板１４からなっていてもよく、ｎ−型ドリフト層２０は、前述のエピタキシャル層１５からなっていてもよい。
ｐ型チャネル領域２１は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ−型ドリフト層２０に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用できる。また、ｐ型チャネル領域２１の不純物濃度は、たとえば、１．０×１０１５ｃｍ−３〜１．０×１０１９ｃｍ−３程度であってもよい。
【００２７】
ｐ型チャネル領域２１は、ｎ−型ドリフト層２０の第１面１７に選択的に形成されている。この実施形態では、図２に示すように、複数のｐ型チャネル領域２１は、行列状に配列されている。各ｐ型チャネル領域２１は、平面視四角形状であり、たとえば、３μｍ〜１０μｍの幅を有していてもよい。各ｐ型チャネル領域２１およびその周囲のｎ−型ドリフト層２０を含む領域は、単位セル３０を形成している。すなわち、この半導体装置１は、図２のレイアウトでは、平面視において行列状に配列された多数（複数）の単位セル３０を有している。ｎ−型ドリフト層２０は、行列状のｐ型チャネル領域２１の間の格子状の領域として、エピタキシャル層１５の第１面１７から露出している。また、各ｐ型チャネル領域２１は、図３に示すように、ｎ−型ドリフト層２０との界面（ｐｎ接合面）に寄生ダイオード３１（ボディダイオード）を形成している。
【００２８】
ｐ型ピラー層２２は、ｎ−型ドリフト層２０に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、前述のものを適用できる。また、ｐ型ピラー層２２の不純物濃度は、ｐ型チャネル領域２１と同じであってもよい。
ｐ型ピラー層２２は、各単位セル３０のｐ型チャネル領域２１の内方の領域に形成されている。より具体的には、ｐ型ピラー層２２は、ｐ型チャネル領域２１の幅方向中央に連なって形成され、ｐ型チャネル領域２１からｎ＋型ドレイン層１９に向かって延びている。このｐ型ピラー層２２によって、ＭＩＳＦＥＴ２にスーパージャンクション構造が形成されている。
【００２９】
ｐ型ピラー層２２の平面形状については、図示しないが、ｐ型チャネル領域２１と同様に行列状であってもよい。つまり、ｐ型ピラー層２２は、平面視四角形状のｐ型チャネル領域２１からｎ＋型ドレイン層１９に向かって延びる棒状であってもよい。なお、ｐ型ピラー層２２は、図３に示すようにｐ型チャネル領域２１に連なって形成されていてもよいし、ｐ型チャネル領域２１に対して半導体基板１４の第２面１８側に離れた分断ピラー層であってもよい。ｐ型チャネル領域２１とｐ型ピラー層２２との間が分断されている場合、これらの間には、ｎ−型ドリフト層２０の一部が介在することになる。
【００３０】
また、ｐ型ピラー層２２のｎ−型ドリフト層２０の厚さ方向に沿う側面３２は、当該深さ方向に沿って周期的に起伏した凹凸面となっている。この凹凸の数は、通常、後述するｎ型半導体層４４（図４Ａ）の段数とほぼ一致する。
ｎ＋型ソース領域２３は、各単位セル３０のｐ型チャネル領域２１の内方領域に形成されている。ｎ＋型ソース領域２３は、当該内方領域において、ｐ型チャネル領域２１の表面部に選択的に形成されている。ｎ＋型ソース領域２３は、ｐ型チャネル領域２１にｎ型不純物を選択的にイオン注入することによって形成されていてもよい。ｎ型不純物の例は、前述のとおりである。また、ｎ＋型ソース領域２３の不純物濃度は、ｎ−型ドリフト層２０よりも高く、たとえば、１．０×１０１８ｃｍ−３〜５．０×１０２０ｃｍ−３程度であってもよい。
【００３１】
ｎ＋型ソース領域２３は、平面視四角形状であり、ｐ型チャネル領域２１の周縁（ｐ型チャネル領域２１とｎ−型ドリフト層２０との界面）から所定距離だけ内側に離れている。これにより、ｎ−型ドリフト層２０およびｐ型チャネル領域２１等を含む半導体層の表層領域において、ｎ＋型ソース領域２３とｎ−型ドリフト層２０との間には、ｐ型チャネル領域２１の表面部が介在し、この介在している表面部がＭＩＳＦＥＴ２のチャネル形成部３３を提供する。
【００３２】
ｐ＋型チャネルコンタクト領域２４は、平面視四角形状であり、ｐ型ピラー層２２の直上の領域に形成されている。ｐ＋型チャネルコンタクト領域２４は、当該領域において、ｐ型チャネル領域２１の表面部に選択的に形成されている。ｐ＋型チャネルコンタクト領域２４は、ｐ型チャネル領域２１にｐ型不純物を選択的にイオン注入することによって形成されていてもよい。ｐ型不純物の例は、前述のとおりである。また、ｐ＋型チャネルコンタクト領域２４の不純物濃度は、ｐ型チャネル領域２１よりも高く、たとえば、５．０×１０１７ｃｍ−３〜１．０×１０１９ｃｍ−３程度であってもよい。
【００３３】
ｐ＋型チャネルコンタクト領域２４は、ｎ＋型ソース領域２３を通過してｐ型チャネル領域２１に達するようにｎ＋型ドレイン層１９に向かって延びている。
図２を参照して、ゲート電極２５およびダミーゲート電極２６のパターンは、ハッチングが付された領域である。なお、図２では、図に示された行列状の単位セル３０の周縁におけるゲート電極２５の一部が省略され、ｐ型チャネル領域２１の一部がゲート電極２５で覆われていない態様が示されている。
【００３４】
まず、この実施形態では、ダミーゲート電極２６は、互いに隣り合うｐ型チャネル領域２１に跨り、これらの間のｎ−型ドリフト層２０を覆っている。たとえば、図２において、ダミーゲート電極２６に覆われた一対のｐ型チャネル領域２１を、ｐ型チャネル領域２１Ａおよびｐ型チャネル領域２１Ｂと定義する。ｐ型チャネル領域２１Ａおよびｐ型チャネル領域２１Ｂは、互いに隣り合っている。つまり、平面視において、ｐ型チャネル領域２１Ａおよびｐ型チャネル領域２１Ｂは、ｎ−型ドリフト層２０を挟んで互いに対向している。
【００３５】
ｐ型チャネル領域２１Ａは、平面視において、ｐ型チャネル領域２１Ｂの反対側に形成された第１部分３４Ａと、ｐ型チャネル領域２１Ｂ側（第１部分３４Ａの反対側）に形成された第２部分３５Ａとを含んでいてもよい。同様に、ｐ型チャネル領域２１Ｂは、平面視において、ｐ型チャネル領域２１Ａの反対側に形成された第１部分３４Ｂと、ｐ型チャネル領域２１Ａ側（第１部分３４Ｂの反対側）に形成された第２部分３５Ｂとを含んでいてもよい。つまり、ｐ型チャネル領域２１Ａおよびｐ型チャネル領域２１Ｂの関係で言えば、第２部分３５Ａと第２部分３５Ｂとが、ｎ−型ドリフト層２０を挟んで互いに対向している。
【００３６】
この実施形態では、ｐ型チャネル領域２１Ａが平面視四角形状であるため、ｐ型チャネル領域２１Ａの第２部分３５Ａは、ｐ型チャネル領域２１Ｂに対向する第１辺３６Ａおよびこの第１辺３６Ａに連続する一対の第２辺３７Ａおよび第４辺３９Ａの中央までの線分で区画された部分（図２でクロスハッチングで示されている）であってもよい。したがって、ｐ型チャネル領域２１Ａの第１部分３４Ａは、第１辺３６Ａに対向する辺である第３辺３８Ａおよびこの第３辺３８Ａに連続する一対の第２辺３７Ａおよび第４辺３９Ａの中央までの線分で区画された部分であってもよい。
【００３７】
また、ｐ型チャネル領域２１Ｂが平面視四角形状であるため、ｐ型チャネル領域２１Ｂの第２部分３５Ｂは、ｐ型チャネル領域２１Ａに対向する第１辺３６Ｂおよびこの第１辺３６Ｂに連続する一対の第２辺３７Ｂおよび第４辺３９Ｂの中央までの線分で区画された部分（図２でクロスハッチングで示されている）であってもよい。したがって、ｐ型チャネル領域２１Ｂの第１部分３４Ｂは、第１辺３６Ｂに対向する辺である第３辺３８Ｂおよびこの第３辺３８Ｂに連続する一対の第２辺３７Ｂおよび第４辺３９Ｂの中央までの線分で区画された部分であってもよい。
【００３８】
なお、ｐ型チャネル領域２１Ａおよびｐ型チャネル領域２１Ｂのそれぞれの第１部分３４Ａ，３４Ｂおよび第２部分３５Ａ，３５Ｂは、たとえば、ｐ型チャネル領域２１Ａおよびｐ型チャネル領域２１Ｂが四角形状ではなく、その他の多角形状、円形状等の場合には、それぞれの形状に合わせて適宜設定されてもよい。たとえば、ｐ型チャネル領域２１Ａが円形状の場合、ｐ型チャネル領域２１Ｂに対向する半円部分で区画された部分を第２部分３５Ａとし、残りの半円部分で区画された部分を第１部分３４Ａとしてもよい。
【００３９】
そして、ダミーゲート電極２６は、互いに隣り合うｐ型チャネル領域２１Ａの第２部分３５Ａおよびｐ型チャネル領域２１Ｂの第２部分３５Ｂに跨り、当該第２部分３５Ａ，３５Ｂを覆っている。これにより、ｐ型チャネル領域２１Ａおよびｐ型チャネル領域２１Ｂは、第２部分３５Ａ，３５Ｂが選択的にダミーゲート電極２６に対向している。また、ｐ型チャネル領域２１Ａとｐ型チャネル領域２１Ｂとで挟まれたｎ−型ドリフト層２０の部分もダミーゲート電極２６に覆われており、ダミーゲート電極２６に対向している。
【００４０】
一方で、ｐ型チャネル領域２１Ａおよびｐ型チャネル領域２１Ｂの第１部分３４Ａ，３４Ｂは、ダミーゲート電極２６に覆われていない部分となっている。この実施形態では、ｐ型チャネル領域２１Ａおよびｐ型チャネル領域２１Ｂの第１部分３４Ａ，３４Ｂは、ゲート電極２５に覆われており、ゲート電極２５に対向している。つまり、１つのｐ型チャネル領域２１Ａ，２１Ｂが、ゲート電極２５に対向する第１部分３４Ａ，３４Ｂおよびダミーゲート電極２６に対向する第２部分３５Ａ，３５Ｂの両方を有している。
【００４１】
ゲート電極２５は、ダミーゲート電極２６とは物理的に分離されている。図２を参照して、ゲート電極２５は、島状のダミーゲート電極２６を取り囲み、かつダミーゲート電極２６で覆われていない行列状のｐ型チャネル領域２１の間のｎ−型ドリフト層２０を覆う格子状の部分を含んでいる。
ゲート電極２５およびダミーゲート電極２６は、たとえば、不純物を注入して形成されたポリシリコンからなっていてもよい。
【００４２】
第１ゲート絶縁膜２７は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。第１ゲート絶縁膜２７がシリコン酸化膜からなる場合、ＭＩＳＦＥＴ２は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称してもよい。
第１ゲート絶縁膜２７は、少なくともｐ型チャネル領域２１の表面を覆っている。この実施形態では、第１ゲート絶縁膜２７は、ｎ＋型ソース領域２３の表面の一部、チャネル形成部３３およびｎ−型ドリフト層２０の表面を覆っている。より端的には、第１ゲート絶縁膜２７は、各単位セル３０のｐ＋型チャネルコンタクト領域２４およびこのｐ＋型チャネルコンタクト領域２４に連なるｎ＋型ソース領域２３の一部に開口を有するパターンで形成されている。
【００４３】
第１ゲート絶縁膜２７は、ゲート電極２５とエピタキシャル層１５との間に介在されている。これにより、ゲート電極２５は、第１ゲート絶縁膜２７を介してチャネル形成部３３に対向している。ゲート電極２５は、第１ゲート絶縁膜２７とほぼ同じパターンに形成されており、これにより、プレーナゲート構造が構成されている。また、第１ゲート絶縁膜２７は、たとえば、３００Å〜７００Åの厚さを有していてもよい。
【００４４】
第２ゲート絶縁膜２８は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。
第２ゲート絶縁膜２８は、少なくともｐ型チャネル領域２１Ａ，２１Ｂの表面（この実施形態では、第２部分３５Ａ，３５Ｂの表面）を覆っている。この実施形態では、第２ゲート絶縁膜２８は、ｎ＋型ソース領域２３の表面の一部、チャネル形成部３３およびｎ−型ドリフト層２０の表面を覆っている。より端的には、第２ゲート絶縁膜２８は、各単位セル３０のｐ＋型チャネルコンタクト領域２４およびこのｐ＋型チャネルコンタクト領域２４に連なるｎ＋型ソース領域２３の一部に開口を有するパターンで形成されている。また、第２ゲート絶縁膜２８は、第１ゲート絶縁膜２７と同じ厚さを有していてもよい。たとえば、第２ゲート絶縁膜２８は、３００Å〜７００Åの厚さを有していてもよい。
【００４５】
第２ゲート絶縁膜２８は、ダミーゲート電極２６とエピタキシャル層１５との間に介在されている。これにより、ダミーゲート電極２６は、第２ゲート絶縁膜２８を介してチャネル形成部３３に対向している。ただし、ダミーゲート電極２６にはゲート電圧が印加されないので、ダミーゲート電極２６に対向するチャネル形成部３３の部分には、半導体装置１のオン時にチャネルが形成されない。
【００４６】
層間絶縁膜２９は、エピタキシャル層１５上に形成されている。層間絶縁膜２９は、ゲート電極２５およびダミーゲート電極２６を覆っている。層間絶縁膜２９は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）等の絶縁材料からなっていてもよい。
層間絶縁膜２９には、ＭＩＳＦＥＴ２のｐ＋型チャネルコンタクト領域２４およびｎ＋型ソース領域２３を露出させる本発明の第１開口の一例としての第１コンタクト孔４０、およびダミーゲート電極２６を露出させる本発明の第２開口の一例としての第２コンタクト孔４１が形成されている。第１コンタクト孔４０は、層間絶縁膜２９および第１ゲート絶縁膜２７を貫通している。
【００４７】
層間絶縁膜２９上には、前述の電極膜３が形成されている。電極膜３は、アルミニウムその他の金属からなっていてもよい。図３には本発明の第２電極の一例としてのソース電極膜４が示されている。なお、ソース電極膜４は、単にソース電極と称してもよい。
ソース電極膜４は、図３を参照して、第１コンタクト孔４０内でｐ＋型チャネルコンタクト領域２４およびｎ＋型ソース領域２３に接続されており、第２コンタクト孔４１内でダミーゲート電極２６に接続されている。つまり、ダミーゲート電極２６は、エピタキシャル層１５の厚さ方向において、エピタキシャル層１５のｎ−型ドリフト層２０とコンタクト電極としてのソース電極膜４との間に挟まれている。言い換えれば、ソース電極膜４のダミーゲート電極２６に対するコンタクト部が、ダミーゲート電極２６を介してｎ−型ドリフト層２０に対向している。
【００４８】
これにより、ソース電極膜４は、ＭＩＳＦＥＴ２として機能する単位セル３０（ドレイン−ソース間に電流を流すことができる活性セル）のｐ型チャネル領域２１およびｎ＋型ソース領域２３と、ＭＩＳＦＥＴ２として機能しない単位セル３０（ドレイン−ソース間に電流を流すことができない非活性セル）のダミーゲート電極２６とを並列に接続している。なお、ゲート電極膜５は、図示しない位置において、それぞれ、ゲート電極２５に接続されている。
【００４９】
半導体基板１４の第２面１８には、本発明の第３電極の一例としてのドレイン電極４２が形成されている。ドレイン電極４２は、アルミニウムその他の金属からなっていてもよい。ドレイン電極４２は、半導体基板１４の第２面１８において、ｎ＋型ドレイン層１９に接続されている。これにより、ドレイン電極４２は、ｎ＋型ドレイン層１９を介してｎ−型ドリフト層２０に電気的に接続されている。
【００５０】
図４Ａ〜図４Ｉは、半導体装置１の製造工程を工程順に示す図である。
半導体装置１を製造するには、まず、図４Ａを参照して、半導体基板１４（ｎ＋型ドレイン層１９）上に、初期ベース層４３が形成される。次に、初期ベース層４３の上に、ｐ型ピラー層２２を形成すべき位置にｐ型不純物を選択的に注入しながらｎ型半導体層４４を形成する工程を繰り返すマルチエピタキシャル成長によって、複数層のｎ型半導体層４４を積層させる。これにより、複数枚のｎ型半導体層４４と初期ベース層４３とが一体化されて、エピタキシャル層１５（ｎ−型ドリフト層２０）が形成される。
【００５１】
次に、アニール処理（１０００℃〜１２００℃）を行うことによって、複数枚のｎ型半導体層４４のｐ型不純物をドライブ拡散させる。これにより、図４Ｂに示すように、エピタキシャル層１５内に、ｐ型ピラー層２２が形成される。次に、ｎ−型ドリフト層２０の表面部に選択的にｐ型不純物が注入されることによって、ｐ型チャネル領域２１が形成される。
【００５２】
次に、図４Ｃを参照して、ｐ型チャネル領域２１の表面部に選択的にｎ型不純物が注入されることによって、ｎ＋型ソース領域２３が形成される。
次に、図４Ｄを参照して、ｐ型チャネル領域２１の表面部に選択的にｐ型不純物が注入されることによって、ｐ＋型チャネルコンタクト領域２４が形成される。
次に、図４Ｅを参照して、エピタキシャル層１５上に、第１ゲート絶縁膜２７および第２ゲート絶縁膜２８が形成される。第１ゲート絶縁膜２７および第２ゲート絶縁膜２８は、半導体結晶表面の熱酸化によって酸化膜を成長させた後、当該酸化膜をパターニングすることによって形成されてもよい。
【００５３】
次に、図４Ｆを参照して、第１ゲート絶縁膜２７上にゲート電極２５が形成され、第２ゲート絶縁膜２８上にダミーゲート電極２６が形成される。ゲート電極２５およびダミーゲート電極２６の形成は、たとえば、不純物を添加したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。
【００５４】
次に、図４Ｇを参照して、ゲート電極２５およびダミーゲート電極２６を覆うように、層間絶縁膜２９が形成される。
次に、図４Ｈを参照して、層間絶縁膜２９に、フォトリソグラフィによって、第１コンタクト孔４０および第２コンタクト孔４１が形成される。
次に、図４Ｉを参照して、層間絶縁膜２９上に、ソース電極膜４およびゲート電極膜５（図示せず）が形成される。次に、ソース電極膜４およびゲート電極膜５を覆うように、パッシベーション膜９（図示せず）が形成される。次に、パッシベーション膜９に、フォトリソグラフィによって、パッド開口１０，１１が形成される。
【００５５】
この後、半導体基板１４（ｎ＋型ドレイン層１９）の第２面１８にドレイン電極４２が形成されることによって、図１〜図３の半導体装置１を得ることができる。
次に、ＭＩＳＦＥＴ２の動作について説明する。ドレイン電極４２を高電位側、ソース電極膜４を低電位側として、ソース電極膜４およびドレイン電極４２の間に直流電源を接続すると、ｐ型チャネル領域２１とｎ−型ドリフト層２０との間のｐｎ接合によって形成された寄生ダイオード３１には逆バイアスが与えられる。このとき、ゲート電極２５に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にいずれの電流経路も形成されない。すなわち、ＭＩＳＦＥＴ２は、オフ状態（ノーマリオフ）となる。
【００５６】
一方、ゲート電極２５に閾値電圧以上の制御電圧を与えると、チャネル形成部３３の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース領域２３とｎ−型ドリフト層２０との間が導通する。すなわち、ソース電極膜４から、ｎ＋型ソース領域２３、チャネル形成部３３の反転層、ｎ−型ドリフト層２０を順に通って、ドレイン電極４２に至る電流経路が形成される。すなわち、ＭＩＳＦＥＴ２は、オン状態となる。
【００５７】
たとえば、電動モータ等の誘導性負荷を駆動するインバータ回路にＭＩＳＦＥＴ２が適用されるとき、ソース電極膜４がドレイン電極４２よりも高電位となって、寄生ダイオード３１がオンし、この寄生ダイオード３１を通って電流が流れる場合がある。その後、ソース電極膜４がドレイン電極４２よりも低電位となると、寄生ダイオード３１は、逆バイアス状態となって、ターンオフする。このターンオフ時には、寄生ダイオード３１のｐｎ接合部から空乏層が広がり、ｐ型チャネル領域２１およびｐ型ピラー層２２内のキャリヤ（正孔）がソース電極膜４側に移動し、ｎ−型ドリフト層２０内のキャリヤ（電子）がドレイン電極４２側へと移動する。
【００５８】
このキャリヤの移動により、寄生ダイオード３１がオン状態のときとは逆方向への電流が流れる。この電流は、逆回復電流とよばれる。逆回復電流は、一般的には、一旦増加し、その後に減少する。ダイオードの順方向電流が零となってから、逆回復電流の大きさがその最大値の１０％にまで減少するまでの時間は逆回復時間と呼ばれる。逆回復電流の変化（dir/dt）が大きいときは、電流が零に収束するまでに振動（リンギング）が生じる場合がある。このような逆回復特性は、ハードリカバリと呼ばれ、ノイズや誤動作の原因となる。
【００５９】
ここで、リカバリ現象において、寄生ダイオード３１のオン動作から寄生ダイオード３１のターンオフ時に発生する逆回復電荷の主な原因は、ｎ−型ドリフト層２０中に存在する少数キャリヤである正孔である。この正孔がソース電極膜４へ掃き出されるまでの時間が逆回復時間であり、その正孔を消滅させる対策がライフタイムコントロールである。したがって、寄生ダイオード３１の動作時間（ソース電極膜４がドレイン電極４２よりも高電位になっている時間）について、少数キャリヤの掃き出しの後に起きる空乏層の延びのタイミングを早くすることによって、ハードリカバリの改善が期待される。
【００６０】
そこで、この実施形態によれば、ダミーゲート電極２６にソース電極膜４が接続されているため、寄生ダイオード３１のターンオフ時に、エピタキシャル層１５の第１面１７のｎ−型ドリフト層２０の正孔の密度が局所的に減少する。これにより、エピタキシャル層１５の第１面１７において空乏層が延びやすくなり、空乏層の延びのタイミングを早くすることができる。そのため、空乏層をエピタキシャル層１５の第１面１７から徐々に延ばすことができる。その結果、寄生ダイオード３１のターンオフ時には、寄生ダイオード３１に流れる逆方向電流の零への戻りを緩やかにすることができるので、寄生ダイオード３１の逆回復特性をソフトリカバリ特性に近づけることができる。
【００６１】
一方で、この実施形態のＭＩＳＦＥＴ２のようにスーパージャンクション構造を備えるＭＩＳＦＥＴ２は、スーパージャンクション構造を備えないＭＩＳＦＥＴ２に比べて、オン抵抗を低減できるが、逆方向電流が大きくなりやすい。しかしながら、この実施形態の構成によれば、ソフトリカバリ特性に近づけることができるので、逆方向電流の増大によるリカバリ特性への影響を小さく留めることができる。
【００６２】
図５は、リカバリ特性のシミュレーション結果（ソース電流）を示す図である。図６は、リカバリ特性のシミュレーション結果（ドレイン−ソース電圧）を示す図である。図７は、エピタキシャル層１５の最表面（第１面１７）における空乏化の様子（シミュレーション）を示す図である。図８は、容量特性のシミュレーション結果を示す図である。
次に、前述の半導体装置１の構造によるリカバリ特性の改善を、シミュレーションによって判断した。なお、図５、図６および図８において、「４００Å」および「６００Å」はゲート絶縁膜の厚さであり、「Ｒｅｆ（参考例）」はダミーゲート電極２６を備えていない構造である。
【００６３】
シミュレーションの結果、図５に示すように、参考例（Ｒｅｆ）に比べて逆方向電流（Ｉｒｒ）が低減できることを確認できた。また、図６に示すように、ドレイン−ソース電圧（Ｖｄｓ）の跳ね上がりが抑制され、ドレイン−ソース電圧（Ｖｄｓ）のピークが滑らかに連続していた。これにより、ノイズ（リカバリノイズ）の発生を抑制できることが分かった。したがって、この実施形態の半導体装置１によれば、参考例（Ｒｅｆ）に比べて、寄生ダイオード３１の逆回復特性をソフトリカバリ特性に近づけることができる。
【００６４】
さらに、エピタキシャル層１５の最表面（第１面１７）が空乏化し始めるときの正孔密度分布をシミュレーションで確認した結果、図７の通りとなった。図７から、ゲート電極２５に対向するｎ−型ドリフト層２０の第１面１７では空乏層４５が形成されておらず、空乏化が始まっていないが、ダミーゲート電極２６に対向するｎ−型ドリフト層２０の第１面１７では空乏層４５が形成されている。つまり、ダミーゲート電極２６に対向するｎ−型ドリフト層２０の第１面１７において、空乏層４５の延びのタイミングを早くすることができるが分かった。
【００６５】
次に、第１ゲート絶縁膜２７の厚さが４００Åに、この実施形態の半導体装置１の構造と参考例（Ｒｅｆ）との寄生容量を比較した。その結果、図８に示すように、Ｃｉｓｓ（入力容量）、Ｃｏｓｓ（出力容量）およびＣｒｓｓ（帰還容量）のいずれもが、参考例（Ｒｅｆ）に比べて低減されていた。これは、ＭＩＳＦＥＴ２のゲートとして機能する部分の面積が減少したためだと考えられる。
【００６６】
したがって、ゲート電極２５とダミーゲート電極２６との組み合わせ比率を調整することによって、リカバリ特性および寄生容量の両方をコントロールすることができる。たとえば、半導体装置１が車載向けであり、ライフタイムコントロールを弱めに設定したい場合等には、ダミーゲート電極２６の比率を少なめに設定すればよい。
以上、本発明の実施形態について説明したが、本発明は他の形態で実施することもできる。
【００６７】
たとえば、図９に示すように、ゲート電極２５およびダミーゲート電極２６は、それぞれ、ｐ型チャネル領域２１の行方向に沿って延びるライン状に形成されていてもよい。この場合、ライン状のゲート電極２５およびダミーゲート電極２６は、互いに平行に交互に形成され、全体としてストライプ状であってもよい。
また、図１０に示すように、ｐ型チャネル領域２１は、ストライプ状に形成されていてもよい。この場合、ゲート電極２５およびダミーゲート電極２６は、それぞれ、ｐ型チャネル領域２１に沿って延びるライン状に形成されていてもよい。ライン状のゲート電極２５およびダミーゲート電極２６は、互いに平行に交互に形成され、全体としてストライプ状であってもよい。
【００６８】
また、前述の実施形態では、ＭＩＳＦＥＴ２はスーパージャンクション構造を有していたが、たとえば図１１に示すように、ｐ型ピラー層２２を省略することによって、スーパージャンクション構造を備えないＭＩＳＦＥＴであってもよい。
また、前述の実施形態では、半導体装置１の素子構造の一例としてＭＩＳＦＥＴ２をとりあげたが、たとえば図１２に示すように、ｎ＋型の半導体基板１４をｐ＋型の半導体基板４６（ｐ＋型コレクタ層４７）に置き換えることによって、半導体装置１がＩＧＢＴ（Insulated Gate Bipolar Transistor）１６を備えていてもよい。このとき、ドレイン電極４２はコレクタ電極と称し、ソース電極膜４はエミッタ電極膜と称してもよい。また、ｎ＋型ソース領域２３はｎ＋型エミッタ領域と称し、ｐ型チャネル領域２１はｐ型ベース領域と称してもよい。
【００６９】
また、ＭＩＳＦＥＴ２およびＩＧＢＴ１６の単位セル３０の構造は、前述の実施形態のようにプレーナゲート構造であってもよいし、トレンチゲート構造であってもよい。
また、前述の実施形態では、絶縁膜を介してｎ−型ドリフト層２０に対向し、ソース電極膜４に接続された電極を「ダミーゲート電極２６」と称したが、この電極は、他の名称で呼んでもよい。つまり、前述の実施形態では、ゲート電極２５と同一工程（図４Ｆ）で形成される電極であり、ｐ型チャネル領域２１に対向しているにも関わらず、ＭＩＳＦＥＴ２のゲートとして機能しない電極であるから「ダミーゲート電極」と称したに過ぎない。これから、「第２ゲート絶縁膜２８」についても同様に、他の名称で呼んでもよい。
【００７０】
また、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７１】
１  半導体装置
２  ＭＩＳＦＥＴ
４  ソース電極膜
１４  半導体基板
１５  エピタキシャル層
１６  ＩＧＢＴ
１７  第１面
１８  第２面
１９  ｎ＋型ドレイン層
２０  ｎ−型ドリフト層
２１  ｐ型チャネル領域
２２  ｐ型ピラー層
２３  ｎ＋型ソース領域
２５  ゲート電極
２６  ダミーゲート電極
２７  第１ゲート絶縁膜
２８  第２ゲート絶縁膜
２９  層間絶縁膜
３０  単位セル
３１  寄生ダイオード
３４  第１部分
３５  第２部分
４０  第１コンタクト孔
４１  第２コンタクト孔
４２  ドレイン電極
４６  半導体基板
４７  ｐ＋型コレクタ層
【図１】
2020161712.tif 000003
【図２】
2020161712.tif 000004
【図３】
2020161712.tif 000005
【図４Ａ】
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【図４Ｂ】
2020161712.tif 000007
【図４Ｃ】
2020161712.tif 000008
【図４Ｄ】
2020161712.tif 000009
【図４Ｅ】
2020161712.tif 000010
【図４Ｆ】
2020161712.tif 000011
【図４Ｇ】
2020161712.tif 000012
【図４Ｈ】
2020161712.tif 000013
【図４Ｉ】
2020161712.tif 000014
【図５】
2020161712.tif 000015
【図６】
2020161712.tif 000016
【図７】
2020161712.tif 000017
【図８】
2020161712.tif 000018
【図９】
2020161712.tif 000019
【図１０】
2020161712.tif 000020
【図１１】
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【図１２】
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