(57)【要約】【課題】選択ゲート線とコンタクトとの間の接続を良好にする。【解決手段】一実施形態の半導体記憶装置は、第１方向に積層された複数の第１導電体層と、上記複数の第１導電体層内を上記第１方向に延びる第１半導体層と、上記複数の第１導電体層と上記第１半導体層との間に設けられた第１電荷蓄積層と、上記複数の第１導電体層の上方で上記第１方向に積層された複数の第２導電体層と、上記複数の第２導電体層のうちの最下層の上面から、上記複数の第２導電体層のうちの上記最下層を除く１又は複数の層内を上記第１方向に延び、上記複数の第２導電体の各々の上面と接する第３導電体層と、を備える。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１方向に積層された複数の第１導電体層と、
前記複数の第１導電体層内を前記第１方向に延びる第１半導体層と、
前記複数の第１導電体層と前記第１半導体層との間に設けられた第１電荷蓄積層と、
前記複数の第１導電体層のうちの最上層の上方で前記第１方向に積層された複数の第２導電体層と、
前記複数の第２導電体層のうちの最下層の上面から、前記複数の第２導電体層のうちの前記最下層を除く１又は複数の層内を前記第１方向に延び、前記複数の第２導電体の各々の上面と接する第３導電体層と、
を備える、半導体記憶装置。
【請求項２】
前記複数の第２導電体層のうちの前記第１方向に沿って隣り合う２つのうちの上方の下面に沿った前記第３導電体層の第１断面は、前記隣り合う２つのうちの下方の下面における前記第３導電体層との第２断面と相似である、
請求項１記載の半導体記憶装置。
【請求項３】
前記第１断面の径と前記第２断面の径との差は、前記隣り合う２つの第２導電体層の前記第１方向と交差する第２方向に沿った長さの差に対応する、
請求項２記載の半導体記憶装置。
【請求項４】
前記第１方向から見て、前記第１断面の外縁は、前記第２断面の外縁から略等間隔な幅に位置する、
請求項２記載の半導体記憶装置。
【請求項５】
第１絶縁体層を更に備え、
前記第１絶縁体層は、
前記第１方向と交差する第２方向に延び、前記複数の第２導電体層を前記第１方向及び前記第２方向と交差する第３方向に沿って並ぶ第１領域と第２領域とに分断する第１部分と、
前記第３方向に延び、前記第１領域を前記第２方向に沿って並ぶ第３領域と第４領域とに分断する第２部分と、
を含む、
請求項１記載の半導体記憶装置。
【請求項６】
前記第３導電体層は、前記複数の第２導電体層の前記第３領域又は前記第４領域に設けられた、
請求項５記載の半導体記憶装置。
【請求項７】
第１方向に積層された複数の第１導電体層と、
前記複数の第１導電体層内を前記第１方向に延びる第１半導体層と、
前記複数の第１導電体層と前記第１半導体層との間に設けられた第１電荷蓄積層と、
前記複数の第１導電体層のうちの最上層の上方で前記第１方向に積層された複数の第２導電体層と、
前記第１方向と交差する第２方向に延び、前記複数の第２導電体層を前記第１方向及び前記第２方向と交差する第３方向に沿って並ぶ第１領域と第２領域とに分断する第１部分と、前記第３方向に延び、前記第１領域を前記第２方向に沿って並ぶ第３領域と第４領域とに分断する第２部分と、を含む第１絶縁体層と、
を備える、
半導体記憶装置。
【請求項８】
前記複数の第２導電体層の前記第３領域又は前記第４領域において、前記第１方向に延び、前記複数の第２導電体層の各々を相互に電気的に接続する第３導電体層を更に備える、
請求項７記載の半導体記憶装置。
【請求項９】
前記第３導電体層は、前記複数の第２導電体層のうちの最下層の上面から、前記複数の第２導電体層のうちの前記最下層を除く１又は複数の層内を前記第１方向に延びる、
請求項８記載の半導体記憶装置。
【請求項１０】
前記第３導電体層は、前記複数の第２導電体の各々の上面と接する、
請求項９記載の半導体記憶装置。
【請求項１１】
前記第３導電体層の上端は、前記複数の第２導電体層のうちの最上層の上面より上方に位置し、
前記第３導電体層の上端上から前記第１方向に延び、前記第３導電体層より小さい径を有する第４導電体層を更に備える、
請求項９記載の半導体記憶装置。
【請求項１２】
前記第１絶縁体層の前記第１部分及び前記第２部分は、前記第１方向から見てＴ字状に設けられる、
請求項７記載の半導体記憶装置。
【請求項１３】
前記第３導電体層は、前記複数の第２導電体層内を前記第１方向に延び、
前記第３導電体層の下端は、前記第１絶縁体層の下端と同じ層に位置し、
前記第３導電体層の上端は、前記第１絶縁体層の上端と同じ層に位置する、
請求項９記載の半導体記憶装置。
【請求項１４】
第１方向に積層された複数の第１導電体層と、
前記複数の第１導電体層内を前記第１方向に延びる第１半導体層と、
前記複数の第１導電体層と前記第１半導体層との間に設けられた第１電荷蓄積層と、
前記複数の第１導電体層のうちの最上層の上方で前記第１方向に積層された複数の第２導電体層と、
前記複数の第２導電体層内を前記第１方向に延び、前記複数の第２導電体層の各々と接する第３導電体層と、
前記第１方向及び前記第１方向と交差する第２方向を含む面に沿って、前記複数の第２導電体層を第１領域及び第２領域に分断する第１絶縁体層と、
を備え、
前記第３導電体層の下端は、前記第１絶縁体層の下端と同じ層に位置し、
前記第３導電体層の上端は、前記第１絶縁体層の上端と同じ層に位置する、
半導体記憶装置。
【請求項１５】
前記第１半導体層は、前記複数の第２導電体層内を前記第１方向に更に延び、
前記第１電荷蓄積層は、前記複数の第２導電体層と前記第１半導体層との間に更に設けられる、
請求項１、請求項７、又は請求項１４記載の半導体記憶装置。
【請求項１６】
前記複数の第２導電体層内を前記第１方向に延びる第２半導体層と、
前記複数の第２導電体層と前記第２半導体層との間に設けられた第２絶縁体層と、
を更に備える、
請求項１、請求項７、又は請求項１４記載の半導体記憶装置。
【請求項１７】
前記第２絶縁体層は、第２電荷蓄積層を含む、
請求項１６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置としてＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために３次元のメモリ構造が採用されつつある。この３次元のメモリ構造内の積層配線層に接続されるコンタクトを引き出すための構造が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１６／００７９１８５号明細書
【特許文献２】特開２０１１−０６０９５８号公報
【特許文献３】米国特許出願公開第２０１０／００１３０４９号明細書
【特許文献４】米国特許第１００２０３１９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
選択ゲート線とコンタクトとの間の接続を良好にする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１方向に積層された複数の第１導電体層と、上記複数の第１導電体層内を上記第１方向に延びる第１半導体層と、上記複数の第１導電体層と上記第１半導体層との間に設けられた第１電荷蓄積層と、上記複数の第１導電体層の上方で上記第１方向に積層された複数の第２導電体層と、上記複数の第２導電体層のうちの最下層の上面から、上記複数の第２導電体層のうちの上記最下層を除く１又は複数の層内を上記第１方向に延び、上記複数の第２導電体の各々の上面と接する第３導電体層と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置を含むメモリシステムの全体構成を示すブロック図。
【図２】第１実施形態の半導体記憶装置のメモリセルアレイの部分を示す回路構成図。
【図３】第１実施形態の半導体記憶装置のメモリセルアレイを上方から見た平面図。
【図４】図３のＩＶ−ＩＶ線に沿ったメモリセルアレイのセル領域の断面図。
【図５】図４のＶ−Ｖ線に沿ったメモリピラー下部の断面図。
【図６】図４のＶＩ−ＶＩ線に沿ったメモリピラー上部の断面図。
【図７】図３のＶＩＩ−ＶＩＩ線に沿ったメモリセルアレイのフックアップ領域の断面図。
【図８】図３の選択ゲート線の領域ＶＩＩＩを拡大して上方から見た平面図。
【図９】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１０】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１１】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１２】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１３】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１４】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１５】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１６】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１７】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１８】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図１９】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図２０】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図２１】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図２２】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図２３】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図２４】第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図２５】第１実施形態の半導体記憶装置の効果を説明するための比較例のメモリセルアレイを上方から見た平面図。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿ったメモリセルアレイのフックアップ領域の断面図。
【図２７】第１実施形態の第１変形例の半導体記憶装置のメモリセルアレイを上方から見た平面図。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿ったメモリセルアレイのフックアップ領域の断面図。
【図２９】第１実施形態の第２変形例の半導体記憶装置のメモリセルアレイを上方から見た平面図。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿ったメモリセルアレイのフックアップ領域の断面図。
【図３１】第２実施形態の半導体記憶装置のメモリセルアレイのフックアップ領域の断面図。
【図３２】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図３３】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図３４】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図３５】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図３６】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図３７】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図３８】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図３９】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図４０】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図４１】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図４２】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【図４３】第２実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
また、以下の説明において、或る層の“径”とは、当該層の積層面に平行な断面における当該層の外側の径の平均を意味する。或る層の断面の“中心”とは、当該断面の重心を意味する。
【００１０】
１．  第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【００１１】
１．１  構成
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１２】
１．１．１  半導体記憶装置
図１は、第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートする。
【００１３】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
【００１４】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
【００１５】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
【００１６】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１７】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
【００１８】
ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１９】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００２０】
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００２１】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２２】
１．１．２  メモリセルアレイの回路構成
図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図である。図２は、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫを示す。
【００２３】
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２４】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２５】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００２６】
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００２７】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００２８】
なお、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００２９】
１．１．３  メモリセルアレイの構造
以下に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構造の一例について説明する。
【００３０】
なお、以下で参照される図面において、Ｘ軸はワード線ＷＬの延伸方向に対応し、Ｙ軸はビット線ＢＬの延伸方向に対応し、Ｚ軸は半導体記憶装置１が形成される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁体層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
【００３１】
１．１．３．１  平面レイアウト
図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの平面レイアウトを説明するための平面図である。図３では、一例として、或るブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３に対応する構造体を含むセル領域ＣＡと、各ストリングユニットＳＵの積層配線層からコンタクトＣＣを引き出すフックアップ領域ＨＡと、の一部が示される。
【００３２】
図３に示すように、メモリセルアレイ１０は、例えば、スリットＳＨＥと、複数のスリットＳＬＴ、メモリピラーＭＰ、コンタクトＣＰ及びＣＣ、ビット線ＢＬ、並びに積層配線層と、を含む。スリットＳＨＥは、複数のスリットＳＨＥ＿Ｘと、スリットＳＨＥ＿Ｙと、を含む。複数の積層配線層は、例えば、３層の選択ゲート線ＳＧＤ（各々が同層に位置するＳＧＤ０〜ＳＧＤ３及びＳＧＤＸを含む）と、７層のワード線ＷＬ０〜ＷＬ７と、１層の選択ゲート線ＳＧＳと、を含む。複数のメモリピラーＭＰ、コンタクトＣＰ、及びビット線ＢＬはセル領域ＣＡに設けられ、複数のコンタクトＣＣはフックアップ領域ＨＡに設けられる。
【００３３】
複数の積層配線層は、半導体基板側から、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤの順にＺ軸に沿って積層される。
【００３４】
複数のスリットＳＬＴは、それぞれがメモリセルアレイ平面の所定方向（図３では、Ｘ軸）に沿って延伸し、この所定方向と交わる方向（図３では、Ｘ軸と直交する方向であるＹ軸）に沿って配列する。複数のスリットＳＨＥ＿Ｘも、それぞれがＸ軸に沿って延伸し、隣り合うスリットＳＬＴ間においてＹ方向に配列する。スリットＳＨＥ＿Ｙは、Ｙ軸に沿って延伸し、両端が隣り合うスリットＳＬＴに達する。スリットＳＬＴの幅は、例えばスリットＳＨＥの幅よりも広い。スリットＳＬＴ、並びにＳＨＥ＿Ｘ及びＳＨＥ＿Ｙは、絶縁体を含んでいる。スリットＳＬＴは、例えば、図４で後述する、ワード線ＷＬ、選択ゲート線ＳＧＤ、及び選択ゲート線ＳＧＳ等に対応する積層配線層を分断する。すなわち、スリットＳＬＴは、ストリングユニットＳＵ０〜ＳＵ３と、これらのストリングユニットＳＵ０〜ＳＵ３に隣り合う他のストリングユニット（図示せず）とを絶縁分離する。また、スリットＳＨＥ＿Ｘ及びＳＨＥ＿Ｙは、選択ゲート線ＳＧＤに対応する積層配線層を、ストリングユニットＳＵ０〜ＳＵ３の各々に対応する選択ゲート線ＳＧＤ０〜ＳＧＤ３と、いずれのストリングユニットＳＵにも対応しない選択ゲート線ＳＧＤＸと、に互いに分断し、絶縁分離する。
【００３５】
このように、スリットＳＬＴ並びにＳＨＥ＿Ｘ及びＳＨＥ＿Ｙによって区切られた領域が、ストリングユニットＳＵ０〜ＳＵ３の各々を構成する。メモリセルアレイ１０全体としては、図３に示したのと同様のレイアウトがＹ軸に沿って繰り返し配置されたものとなっている。
【００３６】
図３のセル領域ＣＡにおいて、複数のメモリピラーＭＰは、隣り合うスリットＳＬＴ間の領域において、例えば１６列の千鳥状に配置される。すなわち、ストリングユニットＳＵ０〜ＳＵ３の各々には複数のメモリピラーＭＰが４列の千鳥状に配置される。複数のメモリピラーＭＰの各々は、メモリホール内に形成される部分（下部ピラーＬＰ）と、ＳＧＤホール内に形成される部分（上部ピラーＵＰ）とを有している。上部ピラーＵＰは、下部ピラーＬＰよりも上層に設けられ、例えば、下部ピラーＬＰよりも径が小さい。
【００３７】
対応する上部ピラーＵＰと下部ピラーＬＰとの組は、すなわち、メモリセルアレイ平面を上方から平面視すると重なった部分を有する。この平面視において、対応する上部ピラーＵＰの中心軸と下部ピラーＬＰの中心軸とは、重なっていても良いし、重なっていなくても良い。なお、中心軸は、上部ピラーＵＰ及び下部ピラーＬＰの任意のＸＹ断面における中心をＺ軸に沿って通過する軸としてここでは定義する。任意のＸＹ断面は、例えば、上部ピラーＵＰと下部ピラーＬＰとが接する面である。図３の平面視において、下部ピラーＬＰは、スリットＳＨＥ＿Ｘと重ならないように配置される。また、スリットＳＨＥ＿Ｘ又はスリットＳＬＴの近傍に配置されたメモリピラーＭＰは、上部ピラーＵＰの中心軸が、下部ピラーＬＰの中心軸に対して、近傍のスリットＳＨＥ＿Ｘ又はＳＬＴから離れる方向にずれて配置されている。このように、第１実施形態に係る半導体記憶装置１では、スリットＳＨＥ＿Ｘ又はＳＬＴは、メモリピラーＭＰとの接触を避けたレイアウトが設計され得る。
【００３８】
複数のビット線ＢＬは、それぞれがＹ軸に沿って延伸し、Ｘ軸に沿って配列している。各ビット線ＢＬは、平面視において、ストリングユニットＳＵ毎に少なくとも１つの上部ピラーＵＰと重なるように配置され、各上部ピラーＵＰには、２本のビット線ＢＬが重なっている。上部ピラーＵＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該上部ピラーＵＰとの間には、コンタクトＣＰが設けられる。ストリングユニットＳＵは、上部ピラーＵＰに形成されるコンタクトＣＰを介して、対応するビット線ＢＬに電気的に接続される。
【００３９】
図３のフックアップ領域ＨＡにおいて、３層の選択ゲート線ＳＧＤのうち、選択ゲート線ＳＧＤＸに対応する部分は、Ｘ軸に沿ってセル領域ＣＡから遠ざかる方向に階段形状を形成する。すなわち、平面視において、選択ゲート線ＳＧＤＸを構成する３層の積層配線層は、下層の配線層ほどＸ軸に沿って長く、上層の配線層と重ならない領域を有する。
【００４０】
ワード線ＷＬ５〜ＷＬ７の組、ワード線ＷＬ２〜ＷＬ４の組、並びに選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ１の組は、Ｘ軸に沿って階段形状を形成する。すなわち、平面視において、ワード線ＷＬ５〜ＷＬ７の組は、選択ゲート線ＳＧＤよりもＸ軸に沿って長く、選択ゲート線ＳＧＤと重ならない領域Ａを有する。ワード線ＷＬ２〜ＷＬ４の組は、ワード線ＷＬ５〜ＷＬ７の組よりもＸ軸に沿って長く、ワード線ＷＬ５〜ＷＬ７の組の領域Ａと重ならない領域Ｂを有する。選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ１の組は、ワード線ＷＬ２〜ＷＬ４の組よりもＸ軸に沿って長く、ワード線ＷＬ２〜ＷＬ４の組の領域Ｂと重ならない領域Ｃを有する。
【００４１】
また、ワード線ＷＬ５〜ＷＬ７の組、ワード線ＷＬ２〜ＷＬ４の組、並びに選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ１の組の各々は、Ｘ軸に沿う階段形状の端部において、Ｙ軸に沿う階段形状を更に形成する。すなわち、領域Ａにおいて、ワード線ＷＬ６は、ワード線ＷＬ７の領域Ｔ＿ＷＬ７と重ならない領域Ｔ＿ＷＬ６を有し、ワード線ＷＬ５は、領域Ｔ＿ＷＬ６及びＴ＿ＷＬ７と重ならない領域Ｔ＿ＷＬ５を有し、領域Ｔ＿ＷＬ５〜Ｔ＿ＷＬ７は、Ｙ軸に沿って並ぶ。領域Ｂにおいて、ワード線ＷＬ３は、ワード線ＷＬ４の領域Ｔ＿ＷＬ４と重ならない領域Ｔ＿ＷＬ３を有し、ワード線ＷＬ２は、領域Ｔ＿ＷＬ３及びＴ＿ＷＬ４と重ならない領域Ｔ＿ＷＬ２を有し、領域Ｔ＿ＷＬ２〜Ｔ＿ＷＬ４は、Ｙ軸に沿って並ぶ。領域Ｃにおいて、ワード線ＷＬ０は、ワード線ＷＬ１の領域Ｔ＿ＷＬ１と重ならない領域Ｔ＿ＷＬ０を有し、選択ゲート線ＳＧＳは、領域Ｔ＿ＷＬ０及びＴ＿ＷＬ１と重ならない領域Ｔ＿ＳＧＳを有し、領域Ｔ＿ＳＧＳ、Ｔ＿ＷＬ０、及びＴ＿ＷＬ１は、Ｙ軸に沿って並ぶ。
【００４２】
コンタクトＣＣ＿ＳＧＤ０〜ＣＣ＿ＳＧＤ３、ＣＣ＿ＷＬ０〜ＣＣ＿ＷＬ７、及びＣＣ＿ＳＧＳはそれぞれ、選択ゲート線ＳＧＤ０〜ＳＧＤ３上、ワード線ＷＬ０〜ＷＬ７の領域Ｔ＿ＷＬ０〜Ｔ＿ＷＬ７上、及び選択ゲート線ＳＧＳの領域Ｔ＿ＳＧＳ上に設けられる。コンタクトＣＣ＿ＳＧＤ０〜ＣＣ＿ＳＧＤ３はそれぞれ、選択ゲート線ＳＧＤ０〜ＳＧＤ３の３層の積層配線層の各層の上面に接触する。選択ゲート線ＳＧＤの最上層の上面におけるコンタクトＣＣ＿ＳＧＤの径は、コンタクトＣＣ＿ＷＬ及びＣＣ＿ＳＧＳの径より大きい。コンタクトＣＣ＿ＳＧＤの径については、図８において詳述する。
【００４３】
なお、以上で説明したメモリセルアレイ１０の平面レイアウトはあくまで一例であり、これに限定されない。例えば、隣り合うスリットＳＬＴ間に配置されるスリットＳＨＥの数やストリングユニットＳＵの数は、任意に設計され得る。また、メモリピラーＭＰの個数と配置や、メモリピラーＭＰに接続されるビット線ＢＬ等も任意に設計可能である。また、領域Ｔ＿ＳＧＳ、及びＴ＿ＷＬ０〜Ｗ＿ＴＬ７の配置におけるＹ軸に沿った階段形状の段数も任意に設計可能であり、Ｙ軸に沿って段差が設けられなくてもよい。
【００４４】
１．１．３．２  セル領域
図４は、図３の第１実施形態に係る半導体記憶装置のメモリセルアレイ１０をＩＶ−ＩＶ線に沿って切断した断面構造の一例を示す。図４に示すように、半導体基板２０の上方に、絶縁体層（図示せず）を介して導電体層２１が設けられる。この絶縁体層には、センスアンプモジュール１６等の回路が設けられ得る。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとなる。導電体層２１は、例えばシリコン（Ｓｉ）を含む。
【００４５】
導電体層２１の上方に、絶縁体層（図示せず）を介して導電体層２２が設けられる。導電体層２２は、選択ゲート線ＳＧＳとして使用される。
【００４６】
導電体層２２の上方に、絶縁体層（図示せず）と導電体層２３とが交互に複数積層される。導電体層２３は、例えば、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２２及び２３は、例えばＸＹ平面に沿って広がった板状に形成され、例えばタングステン（Ｗ）を含む。
【００４７】
最上層に積層された導電体層２３の上方に、絶縁体層（図示せず）と導電体層２４とが交互に複数積層される。最上層の導電体層２３と最下層の導電体層２４とのＺ方向の間隔は、隣り合う導電体層２３間同士又は導電体層２４間同士のＺ方向の間隔よりも大きい。つまり、最上層の導電体層２３と最下層の導電体層２４との間の絶縁体層（ＩＮＳ、図示せず）の厚さは、隣り合う導電体層２３間同士又は導電体層２４間同士の絶縁体層よりも厚い。積層された複数の導電体層２４は、半導体基板２０側から順に、それぞれ選択ゲート線ＳＧＤａ，ＳＧＤｂ，及びＳＧＤｃとして使用され、選択ゲート線ＳＧＤａ〜ＳＧＤｃに対応する上部ピラーＵＰの部分に選択トランジスタＳＴ１が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、例えばタングステン（Ｗ）を含んでいる。
【００４８】
最上層に積層された導電体層２４の上方に、絶縁体層（図示せず）を介して導電体層２５が設けられる。例えば導電体層２５は、Ｙ軸に沿って延伸し、Ｘ軸に沿って複数本がライン状に配列され、それぞれがビット線ＢＬとして使用される。導電体層２５は、例えば銅（Ｃｕ）を含む。
【００４９】
メモリピラーＭＰは、Ｚ軸に沿って延伸して設けられる。具体的には、メモリピラーＭＰのうちの下部ピラーＬＰは、導電体層２２及び２３を貫通し、底部が導電体層２１に接触している。メモリピラーＭＰのうちの上部ピラーＵＰは、導電体層２４を貫通し、下部ピラーＬＰに接触している。
【００５０】
また、メモリピラーＭＰのうち下部ピラーＬＰは、例えばコア部材３０、半導体層３１、積層膜３２、及び半導体部３３を含み、上部ピラーＵＰは、例えば、コア部材４０、半導体層４１、半導体層４２、積層膜４３、及び半導体部４４を含む。上部ピラーＵＰは、半導体層４１の一部が下部ピラーＬＰの上端に埋め込まれるように形成され、これによって下部ピラーＬＰと電気的に良好な接続が可能となる。
【００５１】
下部ピラーＬＰのコア部材３０は、Ｚ軸に沿って延伸し、その上端は、例えば最上層の導電体層２３よりも上方に位置し、上部ピラーＵＰのコア部材３０の下端は、例えば導電体層２１の層内に位置する。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
【００５２】
半導体層３１は、コア部材３０の底面及び側面を覆い、例えば、円筒状の部分を含む。半導体層３１の下端は、導電体層２１に接触し、その上端は、最上層の導電体層２３よりも上層に位置する。
【００５３】
積層膜３２は、導電体層２１と半導体層３１とが接触している部分を除いて、半導体層３１の側面及び底面を覆い、例えば円筒状の部分を含む。積層膜３２の層構造については図５の説明にて詳述する。
【００５４】
半導体部３３は、コア部材３０の上面を覆い、コア部材３０の上方の半導体層３１の内壁部分と、半導体部３３の直上に形成された半導体層４１の下端と、に接触する。半導体部３３は、例えば円柱状である。
【００５５】
コア部材４０は、Ｚ軸に沿って延伸して設けられる。コア部材４０の下端は、最上層の導電体層２３と最下層の導電体層２４との間に位置する。コア部材４０の上端は、最上層の導電体層２４が設けられる層よりも上層に位置する。
【００５６】
半導体層４１は、コア部材４０の側面及び底面を覆い、例えば、円筒状の部分を含む。半導体層４１の下端は半導体部３３に接触して下部ピラーＬＰとの間を電気的に接続し、その上端は最上層の導電体層２４よりも上層に位置する。
【００５７】
半導体層４２は、半導体層４１のうち、少なくとも導電体層２４と交差する部分の側面を覆う円筒状の部分を含む。
【００５８】
積層膜４３は、選択トランジスタのゲート絶縁膜であり、半導体層４２の側面を覆い、円筒状の部分を含む。積層膜４３の層構造については図７の説明で詳述する。
【００５９】
半導体部４４は、コア部材４０の上面を覆い、半導体層４１のうち、コア部材４０の上方に設けられた部分の内壁に接触する。半導体部４４は、例えば円柱状に設けられ、上部ピラーＵＰの上端に達する。
【００６０】
メモリピラーＭＰ内の半導体層４１、半導体層４２、及び半導体部４４の上面には、柱状のコンタクトＣＰが設けられる。図４の断面図においては、４本のメモリピラーＭＰのうち、２つのメモリピラーＭＰに対応するコンタクトＣＰが示されている。コンタクトＣＰが図示されていない残りの２つのメモリピラーＭＰは、図４の奥行き側あるいは手前側の断面においてコンタクトＣＰが設けられる。各コンタクトＣＰの上面は、対応する１つの導電体層２５（ビット線ＢＬ）が接触し、電気的に接続されている。
【００６１】
スリットＳＬＴは、例えばＸＺ平面に沿って板状に広がって形成され、導電体層２２〜２４をＹ方向に分断する。スリットＳＬＴの上端は、導電体層２４と導電体層２５との間に位置する。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に位置する。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含む。
【００６２】
スリットＳＨＥ＿Ｘは、例えばＸＺ平面に沿って板状に広がって形成され、導電体層２４をＹ方向に分断する。スリットＳＨＥ＿Ｘの上端は、導電体層２４と導電体層２５との間に位置する。スリットＳＨＥ＿Ｘの下端は、例えば最上層の導電体層２３が設けられた層と導電体層２４が設けられた層との間に位置する。スリットＳＨＥ＿Ｘは、例えば酸化シリコン等の絶縁体を含む。
【００６３】
スリットＳＬＴの上端、スリットＳＨＥ＿Ｘの上端、及びメモリピラーＭＰの上端は、揃っていても良いし、揃っていなくても良い。
【００６４】
図５は、図４のメモリピラーＭＰをＶ−Ｖ線に沿って切断したＸＹ断面図であり、下部ピラーＬＰ及びその周縁の導電体層２３を含む断面構造の例を示している。
【００６５】
図５に示すように、コア部材３０は、下部ピラーＬＰのほぼ中心に設けられる。さらに、コア部材３０の周囲には、半導体層３１、積層膜３２が同心円状に設けられる。すなわち、半導体層３１と積層膜３２は、コア部材３０の側面全体を囲むようにＺ方向に沿って形成される。積層膜３２は、トンネル絶縁膜３５、絶縁膜３６、及びブロック絶縁膜３７が順に積層された膜である。
【００６６】
トンネル絶縁膜３５及びブロック絶縁膜３７のそれぞれは、例えば酸化シリコンを含み、絶縁膜３６は、例えば窒化シリコン（ＳｉＮ）を含む。
【００６７】
図６は、図４のメモリピラーＭＰをＶＩ−ＶＩ線に沿って切断したＸＹ断面図であり、上部ピラーＵＰの断面構造の例を示している。
【００６８】
図６に示すように、コア部材４０は、上部ピラーＵＰのほぼ中心に設けられる。更に、コア部材４０の周囲には、半導体層４１、半導体層４２、及び積層膜４３が同心円状に設けられる。すなわち、半導体層４１、半導体層４２、及び積層膜４３は、コア部材４０の側面全体を囲むようにＺ方向に沿って形成される。積層膜４３は、トンネル絶縁膜４５、絶縁膜４６、及びブロック絶縁膜４７が順に積層された膜である。
【００６９】
トンネル絶縁膜４５及びブロック絶縁膜４７のそれぞれは、例えば酸化シリコンを含み、絶縁膜４６は、例えば窒化シリコン（ＳｉＮ）を含む。
【００７０】
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
【００７１】
つまり、半導体層３１は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３６は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２の電荷蓄積層として使用される。半導体層４１は、選択トランジスタＳＴ１のチャネル、及び上部ピラーＵＰと下部ピラーＬＰとの電気的な接続部として使用される。絶縁膜４６は、選択トランジスタＳＴ１の電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
【００７２】
なお、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＤは、３層に限らず、任意の層数に設計可能である。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。
【００７３】
１．１．３．３  フックアップ領域
図７は、図３の第１実施形態に係る半導体記憶装置のメモリセルアレイ１０をＶＩＩ−ＶＩＩ線に沿って切断した断面構造の一例を示す。図７に示すように、導電体層２１〜２４は、Ｘ軸に沿って延伸し、フックアップ領域ＨＡに達する。
【００７４】
ワード線ＷＬ１，ＷＬ４，及びＷＬ７として使用される導電体層２３の上面にはそれぞれ、柱状のコンタクトＣＣ＿ＷＬ１，ＣＣ＿ＷＬ４，及びＣＣ＿ＷＬ７が設けられる。コンタクトＣＣ＿ＷＬ１，ＣＣ＿ＷＬ４，及びＣＣ＿ＷＬ７の上面はそれぞれ、対応する１つの導電体層８０＿１，８０＿４，及び８０＿７が接触し、電気的に接続される。なお、コンタクトＣＣ＿ＷＬが図示されていない残りのワード線ＷＬのうち、ワード線ＷＬ０，ＷＬ３，及びＷＬ６として使用される導電体層２３の上面には、図７の手前側の断面において、それぞれコンタクトＣＣ＿ＷＬ０，ＣＣ＿ＷＬ３，及びＣＣ＿ＷＬ６が設けられる。また、選択ゲート線ＳＧＳとして使用される導電体層２２並びにワード線ＷＬ２及びＷＬ５として使用される導電体層２３の上面には、コンタクトＣＣ＿ＷＬ０，ＣＣ＿ＷＬ３，及びＣＣ＿ＷＬ６が設けられる断面の更に手前側の断面において、それぞれコンタクトＣＣ＿ＳＧＳ，ＣＣ＿ＷＬ２，及びＣＣ＿ＷＬ５が設けられる。
【００７５】
選択ゲート線ＳＧＤａ，ＳＧＤｂ，及びＳＧＤｃとして使用される３層の導電体層２４の各々の上面に接するように、柱状のコンタクトＣＣ＿ＳＧＤが設けられる。図７の断面図においては、４本のコンタクトＣＣ＿ＳＧＤのうち、ストリングユニットＳＵ０に対応するコンタクトＣＣ＿ＳＧＤ０が示されている。図示されていない残りの３つのコンタクトＣＣ＿ＳＧＤ１〜ＣＣ＿ＳＧＤ３は、図７の手前側の断面において設けられる。各コンタクトＣＣ＿ＳＧＤの上面は、対応する１つの導電体層８１が接触し、電気的に接続されている。
【００７６】
コンタクトＣＣ＿ＳＧＤは、下から２層目の選択ゲート線ＳＧＤｂの下面に沿って径Δ１の断面を有し、下から３層目（最上層）の選択ゲート線ＳＧＤｃの下面に沿って径Δ１より大きい径Δ１＋２Δ２の断面を有し、最上層の選択ゲート線ＳＧＤｃの上面に沿って径Δ１＋２Δ２より大きい径Δ３を有する。選択ゲート線ＳＧＤｂの下面におけるコンタクトＣＣ＿ＳＧＤのＸＹ断面と、選択ゲート線ＳＧＤｃの下面におけるコンタクトＣＣ＿ＳＧＤのＸＹ断面とは、互いに相似であり、かつ平面視において中心が一致する。
【００７７】
スリットＳＨＥ＿Ｙは、例えばＹＺ平面に沿って板状に広がって形成され、導電体層２４をＸ方向に分断する。スリットＳＨＥ＿Ｙは、例えばスリットＳＨＥ＿Ｘと同等の高さに上端及び下端を有し、スリットＳＨＥ＿Ｘと同様に例えば酸化シリコン等の絶縁体を含む。
【００７８】
３層の導電体層２４は、スリットＳＨＥ＿Ｙによって、選択ゲート線ＳＧＤａ〜ＳＧＤｃを含む部分と、選択ゲート線ＳＧＤＸを含む部分と、に分断される。選択ゲート線ＳＧＤＸを含む部分において、最下層の導電体層２４は下から２層目の導電体層２４よりも差δ１だけＸ軸に沿って長く、下から２層目の導電体層２４は最上層の導電体層２４よりも差Δ２だけＸ軸に沿って長い。このように、下から２層目の導電体層２４と最上層の導電体層２４とのＸ軸に沿った長さの差Δ２と、下から２層目の導電体層２４の下面に沿ったコンタクトＣＣ＿ＳＧＤの径と最上層の導電体層２４の下面に沿ったコンタクトＣＣ＿ＳＧＤの径との差（２Δ２）と、が対応する。なお、差δ１は、“０”でもよい（すなわち、最下層の導電体層２４と下から２層目の導電体層２４とは、Ｘ軸に沿って同じ長さでもよい）。
【００７９】
図８は、第１実施形態に係る３層の選択ゲート線ＳＧＤのうち、図３の領域ＶＩＩＩを拡大して上方から見た平面図の一例を示す。図８では、コンタクトＣＣ＿ＳＧＤ及び層間の絶縁体層が省略され、最上層の導電体層２４の上面に接触するコンタクトＣＣ＿ＳＧＤの径Δ３の面の外縁が一点鎖線で示される。
【００８０】
図８に示すように、選択ゲート線ＳＧＤｃとして使用される最上層の導電体層２４には、径Δ１＋２Δ２の貫通孔が形成される。選択ゲート線ＳＧＤｂとして使用される下から２層目の導電体層２４には、径Δ１の貫通孔が形成される。径Δ１＋２Δ２の貫通孔は、径Δ１の貫通孔の形状と相似であり、かつ平面視において、径Δ１＋２Δ２の貫通孔の中心は、径Δ１の貫通孔の中心と一致する。
【００８１】
図８の例では、径Δ１の貫通孔及び径Δ１＋２Δ２の貫通孔が円形状である場合について説明したが、これに限られない。例えば、径Δ１の貫通孔及び径Δ１＋２Δ２の貫通孔は、矩形等、任意の形状を取り得る。また、図８では、最上層の導電体層２４の上面に接触するコンタクトＣＣ＿ＳＧＤの面の外縁は、径Δ１＋２Δ２の貫通孔を包含する範囲において任意の形状を取り得るが、必ずしも径Δ１の貫通孔及び径Δ１＋２Δ２の貫通孔の形状と一致することを要さず、これらの中心と一致していなくてもよい。
【００８２】
１．２  半導体記憶装置の製造方法
以下に、第１実施形態に係る半導体記憶装置における、ワード線ＷＬに対応する積層構造の形成から選択ゲート線ＳＧＤに対応するコンタクトＣＣ＿ＳＧＤの形成までの一連の製造工程の一例について説明する。図９〜図２４のそれぞれは、第１実施形態に係る半導体記憶装置の製造工程における、メモリセルアレイに対応する構造体を含む断面構造の一例を示す。なお、以下で参照される製造工程の断面図には、半導体基板２０の表面に鉛直な断面が含まれる。また、各製造工程の断面図に表示された領域は、フックアップ領域ＨＡにおけるコンタクトＣＣ＿ＷＬ１，ＣＣ＿ＷＬ４，ＣＣ＿ＷＬ７，及びＣＣ＿ＳＧＤ０並びにスリットＳＨＥ＿Ｙと、セル領域ＣＡにおける１つのメモリピラーＭＰとが形成される領域を含む。
【００８３】
まず、図９に示すように、選択ゲート線ＳＧＳに対応する犠牲材５２及びワード線ＷＬに対応する犠牲材５３が積層された後、フックアップ領域ＨＡの領域Ａ〜Ｃに対応する部分に階段構造が形成される。
【００８４】
具体的には、まず半導体基板２０上に、絶縁体層５０及び導電体層２１が順に積層される。導電体層２１上に絶縁体層５１及び犠牲材５２が積層され、犠牲材５２上に絶縁体層５１及び犠牲材５３が交互に複数回積層される。
【００８５】
続いて、犠牲材５３の上面上に図示しないマスクが設けられ、リソグラフィによって当該マスクのうち領域Ａ〜Ｃに対応する部分にパターンを形成する。その後、得られたパターンに基づいて犠牲材５２及び５３、並びに絶縁体層５１の積層構造に対する異方性エッチングを行うことと、マスクパターンをスリミングすることによりその一部分を除去することと、が順次繰り返される。これにより、上述の積層構造のうち領域Ａ〜Ｃに対応する部分がＸ方向及びＹ方向に沿って階段状になるようにエッチングすることができる。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
【００８６】
この後、当該階段構造が絶縁体層５４によって最上層の犠牲材５３の位置まで埋め込まれ、絶縁体層５４及び最上層の犠牲材５３上に絶縁体層５５が積層される。絶縁体層５１，５４，及び５５は、例えば酸化シリコン（ＳｉＯ２）を含む。犠牲材５２及び５３が形成される層数がそれぞれ、積層される選択ゲート線ＳＧＳ及びワード線ＷＬの本数に対応している。犠牲材５２及び５３は、例えば窒化シリコン（ＳｉＮ）を含む。
【００８７】
次に、図１０に示すように、下部ピラーＬＰに対応するメモリホールＨ０が形成される。具体的には、まずリソグラフィによって、メモリホールＨ０に対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＨ０が形成される。
【００８８】
本工程で形成されるメモリホールＨ０は、絶縁体層５１、犠牲材５２及び５３、並びに絶縁体層５５のそれぞれを貫通し、導電体層２１に達する。本工程における異方性エッチングは、例えばＲＩＥである。
【００８９】
次に、図１１に示すように、メモリホールＨ０内の積層構造、すなわち下部ピラーＬＰが形成される。
【００９０】
具体的には、メモリホールＨ０の側面及び底面と、絶縁体層５５の上面とにブロック絶縁膜３７、絶縁膜３６、及びトンネル絶縁膜３５が順に形成されて積層膜３２が形成される。そして、メモリホールＨ０底部の積層膜３２が除去された後に、半導体層３１及びコア部材３０が順に形成され、メモリホールＨ０内が埋め込まれる。その後、メモリホールＨ０上端から所定の深さまでのコア部材３０が、絶縁体層５４よりも上層に残存する部分と共に除去される。
【００９１】
続いて、半導体部３３が形成され、メモリホールＨ０内が埋め込まれる。その後、絶縁体層５４よりも上層に残存する半導体部３３，半導体層３１，及び積層膜３２が除去される。これにより、下部ピラーＬＰが形成される。
【００９２】
次に、図１２に示すように、下部ピラーＬＰ及び絶縁体層５５の上面に絶縁体層５６が形成された後、選択ゲート線ＳＧＤに対応する犠牲材５７及び絶縁体層５８が交互に積層される。最上層の犠牲材５７の上層には、絶縁体層５９が形成される。絶縁体層５６、５８、及び５９は、酸化シリコンを含み、犠牲材５７は、窒化シリコンを含む。
【００９３】
次に、図１３に示すように、領域Ａ〜Ｃに対応する部分の絶縁体層５９及び最上層の犠牲材５７が除去される。具体的には、絶縁体層５９の上面上に図示しないマスクが設けられ、リソグラフィによって当該マスクのうち、領域Ａ〜Ｃに対応する部分が除去される。その後、得られたマスクに基づいて絶縁体層５９及び犠牲材５７に対する異方性エッチングが実行される。本工程により形成される、Ｙ軸に沿って延びる犠牲材５７の端部の位置が、最下層の導電体層２４の端部の位置に対応する。
【００９４】
次に、図１４〜図１６に示すように、フックアップ領域ＨＡにおける３層の犠牲材５７の端部に階段形状が形成されると共に、コンタクトＣＣ＿ＳＧＤが最下層の導電体層２４に達するためのホールが形成される。
【００９５】
具体的には、図１４に示すように、リソグラフィによって、図１３において説明した工程によって形成されたマスクのうち、犠牲材５７の端部からＸ軸に沿ってδ１以内の領域に対応する部分と、最下層の導電体層２４の上面においてコンタクトＣＣ＿ＳＧＤが接触する予定の径Δ１の領域に対応する部分と、が除去されたマスクパターンが形成される。その後、得られたマスクパターンに基づいて絶縁体層５９及び犠牲材５７に対する異方性エッチングが実行される。これにより、最上層の犠牲材５７の端部がＸ軸に沿ってδ１だけ短くなる。また、最上層の犠牲材５７に、径Δ１の貫通孔を含むホールＨ１が形成される。本工程における異方性エッチングは、例えばＲＩＥである。
【００９６】
続いて、図１５に示すように、絶縁体層５９上のマスクパターンをスリミングすることにより、当該マスクパターンのうち、最上層の犠牲材５７の端部からＸ軸に沿ってΔ２以内の領域に対応する部分と、ホールＨ１の外縁から等方的にΔ２だけ広がる領域に対応する部分と、が除去される。その後、得られたマスクパターンに基づいて絶縁体層５９及び犠牲材５７に対する異方性エッチングが実行される。これにより、最上層の犠牲材５７の端部は、Ｘ軸に沿って更にΔ２だけ短くなり、下から２層目の犠牲材５７の端部は、Ｘ軸に沿ってδ１だけ短くなる。また、最上層の犠牲材５７に形成された径Δ１＋２Δ２の貫通孔と、下から２層目の犠牲材５７に形成された径Δ１の貫通孔と、を含むホールＨ２が形成される。本工程における異方性エッチングは、例えばＲＩＥである。
【００９７】
続いて、図１６に示すように、図１４及び図１５において説明した工程により除去された犠牲材５７並びに絶縁体層５８及び５９の部分に、絶縁体層６０が埋め込まれる。
【００９８】
次に、図１７に示すように、上部ピラーＵＰに対応するＳＧＤホールＨ３が形成される。具体的には、まずリソグラフィによって、ＳＧＤホールＨ３に対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、ＳＧＤホールＨ３が形成される。
【００９９】
ＳＧＤホールＨ３は、絶縁体層５９，５８，及び５６、並びに犠牲材５７を貫通し、下部ピラーＬＰの半導体部３３に達する。本工程における異方性エッチングは、例えばＲＩＥである。
【０１００】
次に、図１８に示すように、ＳＧＤホールＨ３内の積層構造が形成される。具体的にはまず、ブロック絶縁膜４７、絶縁膜４６、及びトンネル絶縁膜４５が順に形成されて積層膜４３が形成された後、半導体層４２が形成される。そして、異方性エッチング（例えばＲＩＥ）によってＳＧＤホールＨ３底部の半導体層４２及び積層膜４３が除去され、半導体部３３の上面が露出する。
【０１０１】
続いて、ＳＧＤホールＨ３内に半導体層４１が形成されて半導体部３３と接する。これにより、半導体層３１及び半導体層４１は、半導体部３３を介してメモリピラーＭＰ内を流れるセル電流の電流経路（チャネルパス）となる。
【０１０２】
続いて、半導体層４１上、及びＳＧＤホールＨ３内にコア部材４０が形成される。その後、ＳＧＤホールＨ３上部のコア部材４０の一部が除去され、その空間に半導体部４４が埋め込まれる。絶縁体層５９よりも上層に残存する積層膜４３、半導体層４２、半導体層４１、コア部材４０、及び半導体部４４は、例えばＣＭＰによって除去される。これにより、ＳＧＤホールＨ３内に上部ピラーＵＰが形成される。
【０１０３】
次に、図１９に示すように、犠牲材５２、５３、及び５７がそれぞれ、導電体層２２〜２４に置換される。
【０１０４】
具体的には、まず、スリットＳＬＴに対応する図示しないホールが形成される。本工程で形成されるホールは、絶縁体層５１、犠牲材５２及び５３、絶縁体層５５及び５６、犠牲材５７、並びに絶縁体層５８及び５９のそれぞれを分断する。続いて、当該ホール内で露出した導電体層２１の表面が酸化され、図示されない酸化保護膜が形成される。その後、例えば熱リン酸によるウェットエッチングによって、犠牲材５２、５３、及び５７が選択的に除去される。犠牲材５２、５３、及び５７が除去された構造体は、複数のメモリピラーＭＰ等によってその立体構造が維持される。
【０１０５】
続いて、犠牲材５２、５３、及び５６が除去された空間に上述のホールを介して導電体が埋め込まれた後、当該ホール内にスリットＳＬＴに対応する絶縁体層が形成される。本工程には、例えばＣＶＤが使用される。導電体のうち、当該ホール内部、及び絶縁体層５９の上面に形成された部分は、エッチバック処理によって除去される。これにより、隣り合う配線層に形成された導電体が分離され、導電体層２２、複数の導電体層２３、及び複数の導電体層２４が形成される。本工程において形成される導電体層２２、２３、及び２４は、バリアメタルを含んでいても良い。この場合、犠牲材５２、５３、及び５７の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタン（ＴｉＮ）が成膜された後に、タングステンが形成される。
【０１０６】
次に、図２０に示すように、スリットＳＨＥ＿Ｘ及びＳＨＥ＿Ｙに対応するホールＨ４が形成される。なお、図２０では、スリットＳＨＥ＿Ｙに対応するホールＨ４の部分が示される。具体的には、まずリソグラフィによって、スリットＳＨＥ＿Ｘ及びＳＨＥ＿Ｙに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチング（例えばＲＩＥ）によって、ホールＨ４が形成される。本工程で形成されるホールＨ４は、絶縁体層５９及び５８、並びに導電体層２４を分断し、絶縁体層５６に達する。
【０１０７】
次に、図２１に示すように、絶縁体層５９及び６０上に、ホールＨ４が埋まるように、スリットＳＨＥ＿Ｘ及びＳＨＥ＿Ｙに対応する絶縁体層６１が形成される。そして、絶縁体層５９及び６０よりも上層に形成された絶縁体層６１が、例えばエッチバック処理によって除去される。絶縁体層６１は、例えば酸化シリコンを含む。
【０１０８】
次に、図２２に示すように、メモリピラーＭＰの半導体部４４の上面に導電体層６２を形成し、導電体層６２の上面に導電体層２５を形成しつつ、全面にわたってこれらを埋め込むように絶縁体層６３が形成される。
【０１０９】
次に、図２３に示すように、各々がコンタクトＣＣ＿ＳＧＤ０〜ＣＣ＿ＳＧＤ３に対応する複数のホールＨ５、並びに各々がコンタクトＣＣ＿ＳＧＳ及びＣＣ＿ＷＬ０〜ＣＣ＿ＷＬ７に対応する複数のホールＨ６が形成される。図２３では、このうち、コンタクトＣＣ＿ＳＧＤ０に対応する１つのホールＨ５、並びにコンタクトＣＣ＿ＷＬ１，ＣＣ＿ＷＬ４，及びＣＣ＿ＷＬ７に対応する３つのホールＨ６が示される。
【０１１０】
具体的には、まずリソグラフィによって、ホールＨ５及びＨ６に対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、ホールＨ５及びＨ６が形成される。なお、ホールＨ６に対応する開口部については、最上層の導電体層２４に形成された径Δ１＋２Δ２の貫通孔を包含するように形成される。
【０１１１】
本工程における異方性エッチングは、例えば、ＲＩＥであり、酸化物及び窒化物を選択的に除去しつつ導電体層２２〜２４をほとんどエッチングしない条件が選択される。これにより、ホールＨ５は、最上層の導電体層２４、２層目の導電体層２４、及び最下層の導電体層２４の各々の上面に達する。ホールＨ５は、最上層の導電体層２４の上面において径Δ３を有し、下から２層目の導電体層２４の上面において径Δ１＋２Δ２を有し、最下層の導電体層２４の上面において径Δ１を有する。ホールＨ６は、絶縁体層６３，６０，５６，及び５５を貫通して最上層の導電体層２３に達し、絶縁体層５４を更に貫通して他の導電体層２３及び導電体層２２に達する。
【０１１２】
次に、図２４に示すように、導電体層６４及び６５が形成され、それぞれホールＨ５及びＨ６内が埋め込まれる。その後、絶縁体層６３よりも上層に残存する導電体層６４及び６５が除去される。
【０１１３】
以上で説明した第１実施形態に係る半導体記憶装置の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、選択ゲート線ＳＧＳ及びＳＧＤと、コンタクトＣＣ＿ＳＧＳ，ＣＣ＿ＷＬ０〜ＣＣ＿ＷＬ７，及びＣＣ＿ＳＧＤ０〜ＣＣ＿ＳＧＤ３と、のそれぞれが形成される。なお、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、問題が生じない範囲で製造工程の順番が入れ替えられても良い。
【０１１４】
１．３  本実施形態に係る効果
第１実施形態の構成によれば、選択ゲート線ＳＧＤとコンタクトＣＣ＿ＳＧＤとの間を良好に接続することができる。より具体的には、コンタクトＣＣ＿ＳＧＤは、選択ゲート線ＳＧＤとして機能する複数の導電体層２４と、各々の上面上において接するため、いずれの導電体層２４とも接触面積を十分に確保することができる。このため、接続部分の抵抗の増加を抑制することができる。
【０１１５】
また、１つのコンタクトＣＣ＿ＳＧＤによって複数の導電体層２４の全てと電気的に接続できるため、コンタクトＣＣ＿ＳＧＤを形成するためのテラス領域を複数の導電体層２４の各々について設ける必要が無い。このため、選択ゲート線ＳＧＤのＸ軸に沿った長さを短くすることができる。
【０１１６】
また、上述のようなコンタクトＣＣ＿ＳＧＤを形成するため、スリミングによって形成されたマスクパターンに基づいてエッチングを行う工程が、選択ゲート線ＳＧＤの積層数に応じて適宜繰り返される。これにより、複数層の犠牲材５７には、下層に向かうほど段階的に径が小さくなる貫通孔が形成されると共に、テラス幅が当該貫通孔の径に対応した階段形状が形成される。そして、下から２層目の犠牲材５７の貫通孔と、最上層の犠牲材５７の貫通孔との径の差Δ２は、下から２層目の犠牲材５７と最上層の犠牲材５７のＸ軸に沿った長さの差Δ２と一致する。
【０１１７】
また、第１実施形態の構成によれば、スリットＳＨＥは、Ｘ軸に沿って延びるスリットＳＨＥ＿Ｘに加え、Ｙ軸に沿って延びるスリットＳＨＥ＿Ｙを含む。これにより、選択ゲート線ＳＧＤは、ストリングユニットＳＵ０〜ＳＵ３にそれぞれ対応する選択ゲート線ＳＧＤ０〜ＳＤＧ３と、いずれのストリングユニットＳＵにも対応せず、選択ゲート線ＳＧＤのＸ軸に沿った端部に位置する選択ゲート線ＳＧＤＸと、に分断される。このため、スリットＳＨＥ＿Ｘは、選択ゲート線ＳＧＤをＸ軸に沿って全て分断することなく（スリットＳＨＥ＿Ｙまで分断することで）、選択ゲート線ＳＧＤをストリングユニットＳＵ毎に絶縁分離することができる。
【０１１８】
本構成の効果について、更に図２５及び図２６を用いて説明する。図２５は、第１実施形態に係る半導体記憶装置の効果を説明するための比較例で第１実施形態における図３に対応し、図２６は、図２５のＸＸＶＩ−ＸＸＶＩ線に沿った断面図である。図２５及び図２６の比較例では、複数のスリットＳＨＥ＿Ｘは、それぞれがＸ軸に沿って複数の導電体層２４よりも長く延伸する。これにより、スリットＳＨＥ＿Ｘは、選択ゲート線ＳＧＤに対応する配線層を、選択ゲート線ＳＧＤＸを形成することなく、選択ゲート線ＳＧＤ０〜ＳＧＤ３に互いに分断し、絶縁分離する。これに伴い、フックアップ領域ＨＡにおいて３層の導電体層２４をＹ方向に沿って分断する、スリットＳＨＥ＿Ｙに対応する絶縁体層は存在しない。なお、図２５及び図２６の比較例では、コンタクトＣＣ＿ＳＧＤｐは、最下層の導電体層２４の上面上から上方に延び、他の導電体層２４の側面と接する。
【０１１９】
図２５からも分かるように、スリットＳＨＥ＿Ｙを形成しない場合、スリットＳＨＥ＿Ｘは、平面視において３層の導電体層２４を含まない領域ＯＥＡに達する。また、図２６からも分かるように、当該領域ＯＥＡでは、導電体層２３の深さまでは、酸化物又は窒化物によって積層構造が形成され、金属層が含まれない。
【０１２０】
スリットＳＨＥ＿Ｘに対応するホールＨ４形成の際に適用されるエッチング条件では、酸化物及び窒化物による積層構造はエッチングが速く進行するが、金属層はエッチングが進行しにくい。このため、ホールＨ４形成において、領域ＯＥＡでは、導電体層２３の深さまでオーバエッチングされる可能性がある。この場合、導電体層２３がエッチングされていびつな形状となり、意図しないリーク電流等が発生する可能性がある。
【０１２１】
第１実施形態によれば、スリットＳＨＥ＿Ｙを形成することにより、スリットＳＨＥ＿Ｘは、領域ＯＥＡに達しない。これにより、ホールＨ４形成においてエッチングされる層構造は、平面視において３層の導電体層２４を含む領域に限られる。このため、導電体層２３までホールＨ４のエッチングが進行することを回避できる。したがって、スリットＳＨＥ＿Ｘ及び導電体層２３がいびつな形状となることを抑制できると共に、導電体層２３における意図しないリーク電流の発生を抑制できる。
【０１２２】
１．４  変形例
なお、上述の第１実施形態は、種々の変形が可能である。
【０１２３】
１．４．１  第１変形例
上述の第１実施形態では、コンタクトＣＣ＿ＳＧＤが複数の導電体層２４の各々の上面と接する構造を有する場合について説明したが、これに限られない。例えば、複数の導電体層２４の各々の側面と十分な接触面積を有するビアが形成され、当該ビアの上面にコンタクトが形成されていてもよい。以下の説明では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
【０１２４】
図２７は、第１実施形態の第１変形例に係る半導体記憶装置のメモリセルアレイの平面レイアウトを説明するための平面図であり、第１実施形態における図３に対応する。
【０１２５】
図２７に示すように、ビアＣＶ＿ＳＧＤ０〜ＣＶ＿ＳＧＤ３はそれぞれ、選択ゲート線ＳＧＤ０〜ＳＧＤ３に接するように設けられる。コンタクトＣＣ’＿ＳＧＤ０〜ＣＣ’＿ＳＧＤ３はそれぞれ、ビアＣＶ＿ＳＧＤ０〜ＣＶ＿ＳＧＤ３の上面上に設けられる。ビアＣＶ＿ＳＧＤの径は、コンタクトＣＣ’＿ＳＧＤの径よりも大きい。
【０１２６】
図２８は、図２７において説明したメモリセルアレイ１０をＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿って切断した断面構造の一例を示し、第１実施形態における図７に対応する。図２８に示すように、ビアＣＶ＿ＳＧＤは、最下層の導電体層２４の上面上に設けられ、最下層の導電体層２４を除く他の導電体層２４（図２８の例では、下から２層目、及び最上層の導電体層２４）内をＺ軸に沿って延伸する。すなわち、ビアＣＶ＿ＳＧＤは、最下層の導電体層２４とは、当該最下層の導電体層２４の上面において接し、他の複数の導電体層２４とは、当該他の複数の導電体層２４の側面において接する。
【０１２７】
上述の通り、ビアＣＶ＿ＳＧＤの径は、コンタクトＣＣ’＿ＳＧＤの径よりも大きいため、側面において接する導電体層２４とも十分な接触面積を確保することができる。これにより、選択ゲート線ＳＧＤ及びコンタクトＣＣ’＿ＳＧＤ間の接触抵抗の増加を抑制することができる。
【０１２８】
また、複数の導電体層２４はいずれも、１つのビアＣＶ＿ＳＧＤによって、コンタクトＣＣ’＿ＳＧＤと電気的に接続する。このため、複数の導電体層２４の各々に対応する複数のコンタクトを形成するために、複数の導電体層２４を階段状に形成することが不要となる。これにより、複数の導電体層２４の各々についてコンタクトＣＣ’＿ＳＧＤを形成する場合よりも、コンタクトＣＣ’＿ＳＧＤを形成するための領域を小さくすることができる。また、これに伴い、第１実施形態と同様に、スリットＳＨＥ＿Ｘ及びＳＨＥ＿Ｙによって、複数の導電体層２４を、選択ゲート線ＳＧＤ０〜ＳＧＤ３に対応する部分と、選択ゲート線ＳＧＤＸに対応する部分と、に分断する構成を適用することができる。したがって、スリットＳＨＥ＿Ｘを形成する際にオーバエッチングによって導電体層２３に形状異常が発生することを抑制できる。
【０１２９】
なお、第１変形例では、ビアＣＶ＿ＳＧＤは、複数の導電体層２４の各々の上面と接する構造をとらない。このため、第１変形例では、第１実施形態とは異なり、スリミングによって形成されたマスクパターンを用いてエッチングする工程を、複数層の犠牲材５７に対して繰り返し実行することを要しない。このため、複数の導電体層２４の−Ｘ方向に沿った端部は、階段形状とはならず、同じ長さで揃った形状となり得る。
【０１３０】
１．４．２  第２変形例
また、上述の第１変形例では、ビアＣＶ＿ＳＧＤによって選択ゲート線ＳＧＤ及びコンタクトＣＣ＿ＳＧＤ間をシャントする場合について説明したが、これに限られない。以下の説明では、第１実施形態の第１変形例と同等の構成及び製造方法については説明を省略し、第１実施形態の第１変形例と異なる構成及び製造方法について主に説明する。
【０１３１】
図２９は、第１実施形態の第２変形例に係る半導体記憶装置のメモリセルアレイの平面レイアウトを説明するための平面図であり、第１実施形態の第１変形例における図２７に対応する。
【０１３２】
図２９に示すように、コンタクトＣＣ”＿ＳＧＤ０〜ＣＣ”＿ＳＧＤ３はそれぞれ、選択ゲート線ＳＧＤ０〜ＳＧＤ３に接するように設けられる。
【０１３３】
図３０は、図２９において説明したメモリセルアレイ１０をＸＸＸ−ＸＸＸ線に沿って切断した断面構造の一例を示し、第１実施形態の第１変形例における図２８に対応する。図３０に示すように、コンタクトＣＣ”＿ＳＧＤは、最下層の導電体層２４の上面上に設けられ、最下層の導電体層２４を除く他の導電体層２４（図３０の例では、下から２層目、及び最上層の導電体層２４）内をＺ軸に沿って延伸する。すなわち、コンタクトＣＣ”＿ＳＧＤは、最下層の導電体層２４とは、当該最下層の導電体層２４の上面において接し、他の複数の導電体層２４とは、当該他の複数の導電体層２４の側面において接する。コンタクトＣＣ”＿ＳＧＤの径は、例えば、コンタクトＣＣ＿ＷＬの径と同程度である。
【０１３４】
以上のように、接触抵抗の制約に余裕がある場合には、選択ゲート線ＳＧＤの側面とコンタクトＣＣ＿ＳＧＤとが直に接する構成によっても、第１実施形態及び第１実施形態の第１変形例と同等の効果を奏することができる。
【０１３５】
２．  第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態では主に、選択ゲート線ＳＧＤに接続されるコンタクトＣＣ＿ＳＧＤが形成されるホールと、スリットＳＨＥが形成されるホールと、が同時に形成される点において、第１実施形態の第２変形例と異なる。以下の説明では、第１実施形態の第２変形例と同等の構成及び製造方法については説明を省略し、第１実施形態の第２変形例と異なる構成及び製造方法について主に説明する。
【０１３６】
２．１  半導体記憶装置の構成
図３１は、第２実施形態に係る半導体記憶装置のメモリセルアレイのフックアップ領域を説明するための断面図であり、第１実施形態の第２変形例における図３０に対応する。
【０１３７】
図３１に示すように、コンタクトＣＣ２＿ＳＧＤは、複数の導電体層２４内をＺ軸に沿って延伸し、その下端は、最下層の導電体層２４の下面よりも下方に位置する。スリットＳＨＥ２＿Ｙ（及び図示しないスリットＳＨＥ２＿Ｘ）、並びにコンタクトＣＣ２＿ＳＧＤの下端同士と、上端同士とは、Ｚ方向に沿ってほぼ同じ高さに位置する。すなわち、スリットＳＨＥ２＿Ｘ及びＳＨＥ２＿Ｙの下端から上端までの長さＬは、コンタクトＣＣ２＿ＳＧＤの下端から上端までの長さＬとほぼ一致する。
【０１３８】
２．２  半導体記憶装置の製造方法
以下に、第２実施形態に係る半導体記憶装置における、ワード線ＷＬに対応する積層構造の形成から、選択ゲート線ＳＧＤに対応するコンタクトＣＣ＿ＳＧＤの形成までの一連の製造工程の一例について説明する。図３２〜図４３のそれぞれは、第２実施形態に係る半導体記憶装置の製造工程における、メモリセルアレイに対応する構造体を含む断面構造の一例を示す。
【０１３９】
まず、第１実施形態における図９〜図１２に示した工程と同様の工程により、半導体基板２０上に、絶縁体層５０及び導電体層２１が順に積層される。導電体層２１上に絶縁体層５１及び犠牲材５２が積層され、犠牲材５２上に絶縁体層５１及び犠牲材５３が交互に複数回積層される。そして、当該積層構造のフックアップ領域ＨＡに階段構造が形成された後、セル領域に下部ピラーＬＰが形成される。続いて、当該積層構造上に絶縁体層５６が形成され、更に選択ゲート線ＳＧＤに対応する犠牲材５７及び絶縁体層５８が交互に積層される。最上層の犠牲材５７の上層には、絶縁体層５９が形成される。
【０１４０】
次に、図３３及び図３４に示すように、上部ピラーＵＰに対応するＳＧＤホールＨ３が形成され、当該ＳＧＤホールＨ３内に上部ピラーＵＰに対応する積層構造が形成される。
【０１４１】
次に、スリットＳＬＴに対応する図示しないホールが形成される。そして、当該ホールを介して、図３５に示すように、犠牲材５２、５３、及び５６がそれぞれ、導電体層２２〜２４に置換される。当該置換工程に使用された上述のホール内には、図示しない絶縁体層が埋め込まれ、スリットＳＬＴが形成される。
【０１４２】
次に、図３６に示すように、メモリピラーＭＰの半導体部４４の上面に導電体層６２を形成し、導電体層６２の上面に導電体層２５を形成しつつ、全面にわたってこれらを埋め込むように絶縁体層６３が形成される。
【０１４３】
次に、図３７に示すように、スリットＳＨＥ２＿Ｘ及びＳＨＥ２＿Ｙに対応するホールＨ１１、並びにコンタクトＣＣ２＿ＳＧＤに対応するホールＨ１２が形成される。なお、図３７では、ホールＨ１１のうち、スリットＳＨＥ２＿Ｙに対応するホールＨ１１の部分が示される。具体的には、まずリソグラフィによって、スリットＳＨＥ２＿Ｘ及びＳＨＥ２＿Ｙ、並びにコンタクトＣＣ２＿ＳＧＤに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチング（例えばＲＩＥ）によって、ホールＨ１１及びＨ１２が形成される。
【０１４４】
本工程で形成されるホールＨ１１及びＨ１２は、絶縁体層６３，５９及び５８、並びに導電体層２４を分断し、絶縁体層５６に達する。ホールＨ１１及びＨ１２の深さは、互いにほぼ等しく、図３１における長さＬとほぼ一致する。
【０１４５】
次に、図３８に示すように、絶縁体層７２及び７３が形成され、それぞれホールＨ１１及びＨ１２内が埋め込まれる。その後、絶縁体層６３よりも上層に残存する絶縁体層７２及び７３が除去される。絶縁体層７２及び７３は、例えば、窒化シリコンを含む。
【０１４６】
次に、図３９に示すように、絶縁体層７２が選択的に除去され、再びホールＨ１１が形成される。具体的には、例えば、図示しないレジストを絶縁体層７３上に形成して絶縁体層７３を保護した後、窒化シリコンを選択的に除去するウェットエッチング等によって、絶縁体層７２が除去される。
【０１４７】
次に、図４０に示すように、絶縁体層７４が形成され、再びホールＨ１１内が埋め込まれる。その後、絶縁体層６３よりも上層に残存する絶縁体層７４が除去される。絶縁体層７４は、例えば、酸化シリコンを含む。
【０１４８】
次に、図４１に示すように、各々がコンタクトＣＣ＿ＳＧＳ及びＣＣ＿ＷＬ０〜ＣＣ＿ＷＬ７に対応する複数のホールＨ１３が形成される。具体的には、まずリソグラフィによって、ホールＨ１３に対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、ホールＨ１３が形成される。
【０１４９】
次に、図４２に示すように、窒化シリコンを選択的に除去するウェットエッチング等によって絶縁体層７３が選択的に除去され、再びホールＨ１２が形成される。
【０１５０】
次に、図４３に示すように、導電体層６４Ａ及び６５が形成され、それぞれホールＨ１２及びＨ１３内が埋め込まれる。その後、絶縁体層６３よりも上層に残存する導電体層６４Ａ及び６５が除去される。
【０１５１】
以上で説明した第２実施形態に係る半導体記憶装置の製造工程によって、下端及び上端が互いにほぼ一致するスリットＳＨＥ２＿Ｘ及びＳＨＥ２＿ＹとコンタクトＣＣ２＿ＳＧＤ０〜ＣＣ２＿ＳＧＤ３と、が形成される。なお、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、問題が生じない範囲で製造工程の順番が入れ替えられても良い。
【０１５２】
２．３  本実施形態に係る効果
第２実施形態によれば、コンタクトＣＣ２＿ＳＧＤは、複数の導電体層２４の各々の側面と接する。これにより、複数の導電体層２４毎にコンタクトを形成する必要がなくなり、これに伴って複数の導電体層２４毎にコンタクト用のテラス領域を形成する必要がなくなる。このため、複数の導電体層２４については−Ｘ方向に沿った階段形状を省略することができ、チップ面積を縮小することができる。
【０１５３】
また、コンタクトＣＣ＿ＷＬに対応するホールＨ１３は、コンタクトＣＣ２＿ＳＧＤに対応するホールＨ１２とは別工程で形成される。これにより、同一のエッチング工程において形成されるホールのエッチング深さの差を小さくすることができる。
【０１５４】
補足すると、ホールＨ１２及びＨ１３を同じ工程で形成する場合、形成されるホールのうち最も深いホールは導電体層２２に達するホールＨ１３であり、最も浅いホールは最上層の導電体層２４に達するホールＨ１２となる。一方、ホールＨ１２及びＨ１３を別工程で形成する場合、形成されるホールのうち最も深いホールが最下層の導電体層２２に達するホールＨ１３であるのに対して、最も浅いホールは、最上層の導電体層２３に達するホールＨ１３となる。このため、最も深いホールと最も浅いホールとの間のエッチング深さの差を小さくすることができ、浅いホールに対応する導電体層２４をオーバエッチングするリスクを軽減することができ意図しないリーク電流の発生を抑制できる。
【０１５５】
なお、ホールＨ１３とは別工程で形成されるホールＨ１２は、スリットＳＨＥ２＿Ｘ及びＳＨＥ２＿Ｙに対応するホールＨ１１と同じ工程で形成される。これにより、製造工程の増加を抑制することができる。なお、これに伴い、コンタクトＣＣ２＿ＳＧＤと、スリットＳＨＥ２＿Ｘ及びＳＨＥ２＿Ｙとは、下端同士及び上端同士が、Ｚ方向に沿ってほぼ同じ高さに位置する構造となる。
【０１５６】
３．  その他
なお、上述の第１実施形態及び第２実施形態は、種々の変形が可能である。
【０１５７】
例えば、上述の第１実施形態及び第２実施形態では、メモリピラーＭＰが別作りされる上部ピラーＵＰ及び下部ピラーＬＰによって形成される場合について説明したが、これに限定されない。例えば、メモリピラーＭＰは、導電体層２２〜２４内をＺ軸に沿って延伸する半導体層と、上記導電体層２２〜２４及び上記半導体層の間に配置される電荷蓄積層を含む、一体成形された構造であってもよい。
【０１５８】
また、上述の第１実施形態及び第２実施形態では、例えば、積層膜４３がトンネル絶縁膜４５、絶縁膜４６、及びブロック絶縁膜４７を含むことにより、選択トランジスタＳＴ２の閾値電圧を調整可能に構成される場合を例に説明したが、これに限定されない。例えば、積層膜４３は、トンネル絶縁膜４５及び絶縁膜４６を含まない構成でもよい。
【０１５９】
また、上述の第１実施形態及び第２実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
【０１６０】
また、上述の第１実施形態及び第２実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、複数のピラーが連結された構造である場合には、連結部分近傍の導電体層がダミーワード線として使用されても良い。
【０１６１】
また、上述の第１実施形態及び第２実施形態では、メモリピラーＭＰの底部を介して半導体層３１と導電体層２１とが電気的に接続される場合について例示したが、これに限定されない。半導体層３１と導電体層２１とは、メモリピラーＭＰの側面を介して電気的に接続されても良い。この場合、メモリピラーＭＰの側面に形成された積層膜３２の一部が除去され、当該部分を介して半導体層３１と導電体層２１とが接触する構造が形成される。
【０１６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６３】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５，６２，６４，６４Ａ，６５，８０，８１…導電体層、３０，４０…コア部材、３１，４１，４２…半導体層、３２，４３…積層膜、３３，４４…半導体部、３５，４５…トンネル絶縁膜、３６，４６…絶縁膜、３７，４７…ブロック絶縁膜、５０，５１，５４，５５，５６，５８，５９，６０，６１，６３，７１，７２，７３，７４…絶縁体層、５２，５３，５７…犠牲材、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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