(57)【要約】【課題】短絡耐量を向上できる半導体装置を提供する。【解決手段】ドリフト層１１と、ドリフト層１１上に形成されたベース層１２と、ドリフト層１１のうちのベース層１２側と反対側に形成されたコレクタ層２１と、コレクタ層２１とドリフト層１１との間に形成され、ドリフト層１１よりも高キャリア濃度とされたフィールドストップ層２０とを備える半導体装置において、フィールドストップ層２０におけるキャリア濃度の最大ピークとコレクタ層２１におけるキャリア濃度の最大ピークとの間の距離をＸ［μｍ］、フィールドストップ層２０を構成するドーズ量に対するコレクタ層２１を構成するドーズ量の比である不純物総量比をＹとすると、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たすように、フィールドストップ層２０およびコレクタ層２１を構成する。【選択図】図１
2020043301.tif 000002
【特許請求の範囲】
【請求項１】
フィールドストップ層（２０）を有する半導体装置であって、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成された第１導電型のエミッタ領域（１６）と、
前記ベース層のうちの前記ドリフト層と前記エミッタ領域との間に形成されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に形成されたゲート電極（１５）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、
前記コレクタ層と前記ドリフト層との間に形成され、前記ドリフト層よりも高キャリア濃度とされた第１導電型の前記フィールドストップ層と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
前記コレクタ層と電気的に接続される第２電極（２２）と、を備え、
前記フィールドストップ層および前記コレクタ層は、前記フィールドストップ層におけるキャリア濃度が最大となる最大ピーク位置と前記コレクタ層におけるキャリア濃度が最大となる最大ピーク位置との間の距離をＸ［μｍ］、前記フィールドストップ層を構成するドーズ量に対する前記コレクタ層を構成するドーズ量の比である不純物総量比をＹとすると、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たす構成とされている半導体装置。
【請求項２】
前記コレクタ層は、前記コレクタ層と前記フィールドストップ層との積層方向において、前記コレクタ層の最大ピーク位置が当該コレクタ層の中心（Ｃ１）より前記ドリフト層側に位置している請求項１に記載の半導体装置。
【請求項３】
フィールドストップ層（２０）を有する半導体装置であって、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成された第１導電型のエミッタ領域（１６）と、
前記ベース層のうちの前記ドリフト層と前記エミッタ領域との間に形成されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に形成されたゲート電極（１５）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、
前記コレクタ層と前記ドリフト層との間に形成され、前記ドリフト層よりも高キャリア濃度とされた第１導電型の前記フィールドストップ層と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
前記コレクタ層と電気的に接続される第２電極（２２）と、を備え、
前記コレクタ層は、前記コレクタ層と前記フィールドストップ層との積層方向において、前記コレクタ層におけるキャリア濃度が最大となる最大ピーク位置が当該コレクタ層の中心（Ｃ１）より前記ドリフト層側に位置している半導体装置。
【請求項４】
前記コレクタ層は、前記キャリア濃度が複数のピークを有するように構成され、前記中心より前記ドリフト層側と反対側に、前記キャリア濃度が最大となる最大ピークよりも小さい補助ピークを有している請求項２または３に記載の半導体装置。
【請求項５】
前記フィールドストップ層は、前記コレクタ層と前記フィールドストップ層との積層方向において、前記フィールドストップ層におけるキャリア濃度が最大となる最大ピーク位置が当該フィールドストップ層の中心（Ｃ２）より前記ドリフト層側に位置している請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記フィールドストップ層は、前記コレクタ層と前記フィールドストップ層との積層方向において、前記フィールドストップ層におけるキャリア濃度が最大となる最大ピーク位置が当該フィールドストップ層の中心（Ｃ２）より前記コレクタ層側に位置している請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）素子が形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子が形成された半導体装置を用いることが提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、Ｎ−型のドリフト層を有し、このドリフト層上にＰ型のベース層が形成されている。そして、半導体装置では、ベース層を貫通するように複数のトレンチが形成されている。各トレンチには、トレンチの壁面を覆うようにゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成されている。さらに、ベース層の表層部には、トレンチの側面に接するようにＮ＋型のエミッタ領域が形成されている。
【０００３】
ドリフト層を挟んでベース層と反対側には、Ｐ型のコレクタ層が形成されている。また、半導体装置には、ベース層およびエミッタ領域と電気的に接続される上部電極が形成されていると共に、コレクタ層と電気的に接続される下部電極が形成されている。
【０００４】
さらに、この半導体装置では、耐圧を向上するため、コレクタ層上にドリフト層よりも高キャリア濃度とされたＮ型のフィールドストップ層（以下では、単にＦＳ層という）が形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−１１０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記半導体装置では、ＦＳ層が形成されていることにより、短絡時において、空乏層の端部がコレクタ層から遠くなり易い。このため、半導体装置では、空乏層の端部となる部分に注入される正孔が減少することによって電子が過多状態となり、電界強度のピークが下部電極側で発生する可能性がある。そして、半導体装置は、電界強度のピークが下部電極側で発生すると当該ピーク部分の近傍でアバランシェ降伏が発生し、破壊されてしまう可能性がある。つまり、上記のようにＦＳ層を有する半導体装置では、短絡耐量が低くなる可能性がある。
【０００７】
本発明は上記点に鑑み、短絡耐量を向上できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１では、ＦＳ層（２０）を有する半導体装置であって、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部に形成された第１導電型のエミッタ領域（１６）と、ベース層のうちのドリフト層とエミッタ領域との間に形成されたゲート絶縁膜（１４）と、ゲート絶縁膜上に形成されたゲート電極（１５）と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、コレクタ層とドリフト層との間に形成され、ドリフト層よりも高キャリア濃度とされた第１導電型のＦＳ層と、ベース層およびエミッタ領域と電気的に接続される第１電極（１９）と、コレクタ層と電気的に接続される第２電極（２２）と、を備え、ＦＳ層およびコレクタ層は、ＦＳ層におけるキャリア濃度が最大となる最大ピーク位置とコレクタ層におけるキャリア濃度が最大となる最大ピーク位置との間の距離をＸ［μｍ］、ＦＳ層を構成するドーズ量に対するコレクタ層を構成するドーズ量の比である不純物総量比をＹとすると、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たす構成とされている。
【０００９】
また、請求項３では、ＦＳ層（２０）を有する半導体装置であって、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部に形成された第１導電型のエミッタ領域（１６）と、ベース層のうちのドリフト層とエミッタ領域との間に形成されたゲート絶縁膜（１４）と、ゲート絶縁膜上に形成されたゲート電極（１５）と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、コレクタ層とドリフト層との間に形成され、ドリフト層よりも高キャリア濃度とされた第１導電型のＦＳ層と、ベース層およびエミッタ領域と電気的に接続される第１電極（１９）と、コレクタ層と電気的に接続される第２電極（２２）と、を備え、コレクタ層は、コレクタ層とＦＳ層との積層方向において、コレクタ層におけるキャリア濃度が最大となる最大ピーク位置が当該コレクタ層の中心（Ｃ１）よりドリフト層側に位置している。
【００１０】
これら請求項１および３によれば、短絡時に正孔が注入され易くなるため、下部電極側の電界強度が高くなることを抑制できる。したがって、短絡耐量の向上を図ることができる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態における半導体装置の断面図である。
【図２】半導体基板の他面からの深さと、キャリア濃度との関係を示す図である。
【図３】半導体装置の作動を示すタイミングチャートである。
【図４】半導体装置の電界強度を示す図である。
【図５】短絡評価を行う際の回路構成を示す図である。
【図６】短絡時において、電界強度のピークが下部電極側に発生する原理を説明するための図である。
【図７】半導体装置の電界強度を示す図である。
【図８】短絡時において、電界強度のピークが下部電極側に発生し難くなる原理を説明するための図である。
【図９Ａ】ＦＳ層とコレクタ層とのピーク間距離と、下部の電界強度との関係を示す図である。
【図９Ｂ】ＦＳ層とコレクタ層とのピーク間距離と、下部の電界強度との関係を示す図である。
【図９Ｃ】ＦＳ層とコレクタ層とのピーク間距離と、下部の電界強度との関係を示す図である。
【図１０Ａ】ＦＳ層とコレクタ層とのピーク間距離と、下部の電界強度との関係を示す図である。
【図１０Ｂ】ＦＳ層とコレクタ層とのピーク間距離と、下部の電界強度との関係を示す図である。
【図１１】ＦＳ層とコレクタ層とのピーク間距離と、不純物総量比との関係を示す図である。
【図１２】第２実施形態における半導体基板の他面からの深さと、キャリア濃度との関係を示す図である。
【図１３】第３実施形態における半導体基板の他面からの深さと、キャリア濃度との関係を示す図である。
【図１４】第４実施形態における半導体基板の他面からの深さと、キャリア濃度との関係を示す図である。
【図１５】他の実施形態における半導体基板の他面からの深さと、キャリア濃度との関係を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
第１実施形態の半導体装置について図１を参照しつつ説明する。なお、本実施形態の半導体装置１は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
【００１４】
図１に示されるように、半導体装置１は、ドリフト層１１として機能するＮ−型の半導体基板１０を有している。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。
【００１５】
また、半導体基板１０には、ベース層１２を貫通してドリフト層１１に達する複数のトレンチ１３が形成されており、ベース層１２は複数のトレンチ１３によって分断されている。本実施形態では、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図１中紙面奥行き方向）に沿ってストライプ状に等間隔に形成されている。
【００１６】
そして、複数のトレンチ１３は、それぞれトレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、当該ゲート絶縁膜１４の上に形成されたゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、ゲート絶縁膜１４は、酸化膜等で構成され、ゲート電極１５は、ドープトポリシリコン等で構成される。
【００１７】
ベース層１２の表層部には、Ｎ＋型のエミッタ領域１６およびＰ＋型のボディ領域１７が形成されている。具体的には、エミッタ領域１６は、ドリフト層１１よりも高キャリア濃度で構成され、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。一方、ボディ領域１７は、ベース層１２よりも高キャリア濃度で構成され、エミッタ領域１６と同様に、ベース層１２内において終端するように形成されている。
【００１８】
より詳しくは、エミッタ領域１６は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、ボディ領域１７は、２つのエミッタ領域１６に挟まれてトレンチ１３の長手方向（つまりエミッタ領域１６）に沿って棒状に延設されている。なお、本実施形態のボディ領域１７は、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。
【００１９】
半導体基板１０の一面１０ａ上には、ＢＰＳＧ（Boro-phospho silicate glassの略）等で構成される層間絶縁膜１８が形成されており、層間絶縁膜１８には、エミッタ領域１６の一部およびボディ領域１７を露出させるコンタクトホール１８ａが形成されている。そして、層間絶縁膜１８上には、コンタクトホール１８ａを通じてエミッタ領域１６およびボディ領域１７と電気的に接続される上部電極１９が形成されている。
【００２０】
ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高キャリア濃度とされたＮ＋型のＦＳ層２０が形成されている。
【００２１】
そして、ＦＳ層２０を挟んでドリフト層１１と反対側には、半導体基板１０の他面１０ｂを構成するＰ＋型のコレクタ層２１が形成されている。コレクタ層２１上（すなわち、半導体基板１０の他面１０ｂ上）には、コレクタ層２１と電気的に接続される下部電極２２が形成されている。
【００２２】
なお、本実施形態のＦＳ層２０およびコレクタ層２１は、半導体基板１０の他面１０ｂ側から不純物がイオン注入された後に熱処理されることで構成される。このため、ＦＳ層２０およびコレクタ層２１は、図２に示されるように、キャリア濃度が正規分布となっている。この場合、キャリア濃度は、１つのピークを有する分布となるため、このピークが最大ピークとなる。また、具体的には後述するが、本実施形態では、ＦＳ層２０のキャリア濃度における最大ピーク位置と、コレクタ層２１のキャリア濃度における最大ピーク位置との間の距離Ｘが規定される。以下では、ＦＳ層２０のキャリア濃度における最大ピーク位置と、コレクタ層２１のキャリア濃度における最大ピーク位置との間の距離Ｘを、単にＦＳ層２０とコレクタ層２１とのピーク間距離Ｘともいう。
【００２３】
以上が本実施形態における半導体装置１の構成である。なお、本実施形態では、Ｎ型、Ｎ−型、Ｎ＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。また、本実施形態では、上部電極１９が第１電極に相当し、下部電極２２が第２電極に相当している。そして、本実施形態の半導体基板１０は、上記のように、コレクタ層２１、ＦＳ層２０、ドリフト層１１、ベース層１２、エミッタ領域１６、ボディ領域１７を有する構成とされている。
【００２４】
次に、このような半導体装置１の作動について、図３を参照しつつ説明する。
【００２５】
まず、上記半導体装置１は、電流が流れるオン状態とされるには、上部電極１９に下部電極２２より低い電圧が印加されている状態において、時点１にてゲート電極１５に所定の閾値以上の電圧が印加される。これにより、半導体装置１は、ゲート−エミッタ間電圧Ｖｇｅが上昇し、ベース層１２のうちのトレンチ１３と接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、半導体装置１は、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２１からホールがドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。つまり、半導体装置１には、コレクタ−エミッタ間電圧Ｖｃｅが低下して電流Ｉｃが流れる。なお、所定の閾値以上の電圧とは、ゲート−エミッタ間電圧ＶｇｅをＭＯＳゲートの閾値電圧Ｖｔｈより高くする電圧のことである。
【００２６】
そして、半導体装置１は、時点ｔ２にてゲート電極１５に印加されていた電圧が停止されると、ゲート−エミッタ間電圧Ｖｇｅが低下し、反転層が消滅してオフ状態となる。つまり、半導体装置１は、電流Ｉｃが減少してオフ状態となる。この場合、半導体装置１は、短絡が発生すると、図３中の点線で示されるように、電流Ｉｃが急峻に増加しつつ、コレクタ−エミッタ間電圧Ｖｃｅが急峻に低下する。
【００２７】
ここで、短絡時における半導体装置１の電界強度について、図４を参照しつつ説明する。なお、図４は、図５に示されるように、半導体装置１を電源３０にコイル４０を介して接続した状態で短絡評価を行った際のシミュレーション結果を示す図である。また、図４は、ＦＳ層２０を２．０×１０１２ｃｍ−２のドーズ量で構成し、コレクタ層２１を３．５６×１０１２ｃｍ−２のドーズ量で構成し、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘを１．５μｍとした場合のシミュレーション結果を示す図である。
【００２８】
図４に示されるように、半導体装置１におけるオフ時の電界強度は、ベース層１２とドリフト層１１との接合部近傍でピークが発生し、コレクタ層２１側に向かって徐々に小さくなる。一方、半導体装置１における短絡時の電界強度は、ベース層１２とドリフト層１１との接合部近傍よりも下部電極２２側であるＦＳ層２０内でピークが発生している。このように、短絡時において、電界強度のピークがＦＳ層２０内で発生するのは、図６に示されるように、ＦＳ層２０のうちの電界強度における下部電極２２側の端部となる部分に注入される正孔が少なく、電子が過多状態となるためである。そして、半導体装置１は、このように電界強度のピークが下部電極２２側で発生すると、アバランシェ降伏が発生して破壊される可能性がある。なお、図６では、正孔をｈで示し、電子をｅで示している。
【００２９】
このため、本発明者らは、短絡時において、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔を増加して電子の過多状態を緩和することにより、電界強度のピークが下部電極２２側で発生し難くなると考えた。そして、本発明者らは、まず、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔が増加するように、コレクタ層２１のキャリア濃度を高くして同様のシミュレーションを行い、図７に示す結果を得た。なお、図７は、ＦＳ層２０を２．０×１０１２ｃｍ−２のドーズ量で構成し、コレクタ層を１．６５×１０１３ｃｍ−２のドーズ量で構成し、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘを１．５μｍとした場合のシミュレーション結果を示す図である。
【００３０】
図７に示されるように、コレクタ層２１を高キャリア濃度にしても、半導体装置１におけるオフ時の電界強度はほとんど変化しない。一方、半導体装置１における短絡時の電界強度は、ＦＳ層２０内にピークが発生しておらず、ベース層１２とドリフト層１１との接合部近傍がピークとなっていることが確認される。このように、電界強度のピークがＦＳ層２０内で発生し難くなるのは、図８に示されるように、コレクタ層２１のキャリア濃度を高くすることにより、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔が増加して電子の過多状態が緩和されるためである。なお、図８では、正孔をｈで示し、電子をｅで示している。
【００３１】
以上より、短絡時において、電界強度のピークが下部電極２２側で発生し難いようにするためには、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔を増加させればよいことになる。なお、短絡時において、ＦＳ層２０のうちの電界強度のピークと成り得る位置は、ＦＳ層２０のキャリア濃度およびＦＳ層２０のキャリア濃度の最大ピーク位置に依存する。また、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔の量は、コレクタ層２１のキャリア濃度、およびＦＳ層２０とコレクタ層２１とのピーク間距離Ｘに依存する。
【００３２】
このため、本発明者らは、ＦＳ層２０のキャリア濃度、コレクタ層２１のキャリア濃度、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘについてさらに詳細な検討を行った。言い換えると、本発明者らは、ＦＳ層２０を構成するドーズ量、コレクタ層２１を構成するドーズ量、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘについてさらに詳細な検討を行った。そして、本発明者らは、図９Ａ〜図９Ｃに示されるシミュレーション結果を得た。
【００３３】
なお、図９Ａ〜図９Ｃは、コレクタ層２１を構成するドーズ量を３．８２×１０１２ｃｍ−２で一定とし、ＦＳ層２０を構成するドーズ量を変化させた場合の図である。つまり、図９Ａ〜図９Ｃは、コレクタ層２１のキャリア濃度を一定とし、ＦＳ層２０のキャリア濃度を変化させた場合の図である。また、図９Ａ〜図９Ｃは、電源電圧を７５７Ｖ、ゲート電極１５に印加される電圧を１６Ｖとしたシミュレーション結果であって、短絡時の下部電極２２側の電界強度を示している。以下では、短絡時の下部電極２２側の電界強度を単に下部の電界強度ともいう。
【００３４】
さらに、図９Ａ〜図９Ｃにおいて、第１〜第４位置は、ＦＳ層２０におけるキャリア濃度のピークの位置を示しており、第１位置が他面１０ｂ側に最も近く、第２、第３、第４位置の順に他面１０ｂから離れた位置となっている。さらに、図９Ａ〜図９Ｃ中の不純物総量比Ｙは、ＦＳ層２０を構成するドーズ量に対するコレクタ層２１を構成するドーズ量の比である。但し、ＦＳ層２０のキャリア濃度は、ＦＳ層２０を構成するドーズ量に依存し、コレクタ層２１のキャリア濃度は、コレクタ層２１を構成するドーズ量に依存する。このため、不純物総量比Ｙは、ＦＳ層２０のキャリア濃度に対するコレクタ層２１のキャリア濃度の比ということもできる。
【００３５】
図９Ａ〜図９Ｃに示されるように、第１〜第４位置における各プロットを用いて導出される近似曲線は、同じであることが確認される。つまり、下部の電界強度は、ＦＳ層２０におけるキャリア濃度のピーク位置には依存せず、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘに依存することが確認される。すなわち、下部の電界強度は、ＦＳ２０とコレクタ層２１とのピーク間距離Ｘが等しければ、ＦＳ層２０におけるキャリア濃度のピーク位置が異なっていても同じとなる。
【００３６】
そして、図９Ａに示されるように、半導体装置１は、ＦＳ層２０を構成する際のドーズ量が４×１０１２ｃｍ−２である場合、つまり不純物総量比Ｙが０．９５５の場合には、ピーク間距離Ｘが０．４μｍ以上になると下部の電界強度が上昇し始める。なお、下部の電界強度が上昇し始めるとは、短絡時にアバランシェ降伏が発生し易くなることである。
【００３７】
同様に、図９Ｂに示されるように、半導体装置１は、ＦＳ層２０を構成する際のドーズ量が２×１０１２ｃｍ−２である場合、つまり不純物総量比Ｙが１．９１０の場合には、ピーク間距離Ｘが１．２μｍ以上になると下部の電界強度が上昇し始める。
【００３８】
さらに、図９Ｃに示されるように、半導体装置１は、ＦＳ層２０を構成する際のドーズ量が１×１０１２ｃｍ−２である場合、つまり不純物総量比Ｙが３．８２０の場合には、ピーク間距離Ｘが１．８μｍ以上になると下部の電界強度が上昇し始める。
【００３９】
また、本発明者らは、ＦＳ層２０を構成するドーズ量およびコレクタ層２１を構成するドーズ量を変化させて同様のシミュレーションを行い、図１０Ａおよび図１０Ｂに示す結果を得た。
【００４０】
すなわち、図１０Ａに示されるように、半導体装置１は、ＦＳ層２０を構成する際のドーズ量が２×１０１２ｃｍ−２であり、コレクタ層２１を構成する際のドーズ量が５．２２×１０１２ｃｍ−２である場合、ピーク間距離Ｘが０．７μｍ以上になると下部の電界強度が上昇し始める。つまり、半導体装置１は、不純物総量比Ｙが１．３０５である場合、ピーク間距離Ｘが０．７μｍ以上になると下部の電界強度が上昇し始める。
【００４１】
また、図１０Ｂに示されるように、半導体装置１は、ＦＳ層２０を構成する際のドーズ量が１×１０１２ｃｍ−２であり、コレクタ層２１を構成する際のドーズ量が３．１２×１０１２ｃｍ−２である場合、ピーク間距離Ｘが１．７μｍ以上になると下部の電界強度が上昇し始める。つまり、半導体装置１は、不純物総量比Ｙが３．１２０である場合、ピーク間距離Ｘが１．７μｍ以上になると下部の電界強度が上昇し始める。
【００４２】
以上より、下部の電界強度は、不純物総量比Ｙと、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘとに依存することが確認される。そして、上記図９Ａ〜図９Ｃ、図１０Ａ、および図１０Ｂを用いて不純物総量比ＹとＦＳ層２０とコレクタ層２１とのピーク間距離Ｘとの関係について纏めると、図１１に示されるようになる。なお、図１１は、図９Ａ〜図９Ｃ、図１０Ａおよび図１０Ｂにおける各不純物総量比Ｙの下部の電界強度が上昇し始めるＦＳ層２０とコレクタ層２１とのピーク間距離Ｘをプロットした図である。
【００４３】
図１１に示されるように、半導体装置１は、ＦＳ層２０とコレクタ層２１とのピーク間距離をＸ［μｍ］、不純物総量比をＹとすると、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たせば、下部の電界強度が増加することを抑制できることが確認される。このため、本実施形態では、ＦＳ層２０およびコレクタ層２１は、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たすように形成されている。これにより、下部の電界強度が高くなることを抑制でき、短絡耐量を向上できる。
【００４４】
なお、ＦＳ層２０およびコレクタ層２１は、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たす範囲で形成されれば短絡耐量を向上できるが、不純物総量比Ｙを高くし過ぎると、テール電流によってスイッチング速度が低下する可能性がある。このため、不純物総量比Ｙは、用途に応じて適宜設計されることが好ましく、例えば、スイッチング速度が重要視される場合には、０．６９Ｘ２＋０．０８Ｘ＋０．８６で設定される値の近傍の値とされることが好ましい。これによれば、スイッチング速度が低下することを抑制しつつ、短絡耐量の向上を図ることができる。
【００４５】
また、上記のように、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘおよび不純物総量比Ｙを選択する場合、コレクタ層２１は、他面１０ｂを構成する部分のキャリア濃度が１×１０１６ｃｍ−３以上となるようにされることが好ましい。これにより、コレクタ層２１を下部電極２２とオーミック接触された状態とできる。
【００４６】
以上説明したように、本実施形態では、ＦＳ層２０およびコレクタ層２１は、Ｙ≧０．６９Ｘ２＋０．０８Ｘ＋０．８６を満たすように形成されている。このため、短絡時において、下部の電界強度が高くなることを抑制でき、短絡耐量の向上を図ることができる。
【００４７】
（第２実施形態）
第２実施形態について説明する。第２実施形態は、第１実施形態に対し、コレクタ層２１におけるキャリア濃度の分布を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【００４８】
本実施形態の半導体装置１は、基本的な構成は上記第１実施形態と同様である。そして、本実施形態では、コレクタ層２１は、図１２に示されるように、キャリア濃度が複数のピークを有するように構成されている。具体的には、コレクタ層２１とＦＳ層２０との積層方向を厚さ方向とすると、コレクタ層２１は、厚さ方向において、キャリア濃度の最大ピーク位置が中心Ｃ１よりもドリフト層１１側に位置するように形成されている。また、コレクタ層２１は、厚さ方向において、キャリア濃度における最大ピークよりも小さい補助ピークが中心Ｃ１よりも他面１０ｂ側に位置するように形成されている。つまり、コレクタ層２１は、厚さ方向における中心Ｃ１を基準として、キャリア濃度の分布が非対称となるように形成されている。
【００４９】
なお、このようなコレクタ層２１は、例えば、加速電圧を変更した複数回のイオン注入を行うことによって形成される。
【００５０】
以上説明したように、本実施形態では、コレクタ層２１は、キャリア濃度の最大ピーク位置が中心Ｃ１よりもドリフト層１１側に位置するように形成されている。このため、半導体装置１では、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘを短くし易くなる。したがって、例えば、コレクタ層２１におけるキャリア濃度の最大ピーク位置が中心Ｃ１よりも他面１０ｂ側に位置している場合と比較して、ＦＳ層２０のうちの電界強度のピークと成り得る位置に注入される正孔を増加し易くなり、短絡耐量の向上を図ることができる。
【００５１】
また、コレクタ層２１は、当該コレクタ層２１の中心Ｃ１より他面側に補助ピークを有するように形成されている。このため、コレクタ層２１を他面１０ｂから深くまで形成しても、コレクタ層２１における他面１０ｂを構成する部分のキャリア濃度を１．０×１０１６ｃｍ−３以上とし易くできる。また、コレクタ層２１を他面１０ｂから深くまで形成し易くできるため、ＦＳ層２０とコレクタ層２１との界面を他面１０ｂから深い位置にし易くできる。つまり、ＦＳ層２０と他面１０ｂとの間隔を長くし易くできる。
【００５２】
ここで、上記のような半導体装置１は、所定の製造プロセスが行われることによって製造され、製造プロセスにおいて、例えば、半導体基板１０が他面１０ｂ側から研削等して薄くされたり、搬送等されたりする。この場合、半導体基板１０の他面１０ｂ側に傷が導入される可能性がある。そして、ＦＳ層２０が形成されている場合にＦＳ層２０に傷が達する、またはＦＳ層２０が形成される前にＦＳ層２０が形成される部分まで傷が達すると、当該傷によって半導体装置１の耐圧が変化してしまう。つまり、半導体装置１の特性が変化してしまう。特に、オフ時において、空乏層の端部が位置する部分まで傷が達してしまった場合には、半導体装置１の特性が大きく変化してしまう。
【００５３】
しかしながら、本実施形態では、上記のようにコレクタ層２１を形成することにより、ＦＳ層２０と他面１０ｂとの間隔を長くし易くできる。このため、本実施形態の半導体装置１では、ＦＳ層２０に傷が達し難い構成とできる。したがって、本実施形態では、半導体装置１の特性が変化することも抑制できる。言い換えると、本実施形態では、半導体装置１の良品効率の向上を図ることができる。
【００５４】
（第３実施形態）
第３実施形態について説明する。第３実施形態は、第１実施形態に対し、ＦＳ層２０におけるキャリア濃度の分布を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【００５５】
本実施形態の半導体装置１は、基本的な構成は上記第１実施形態と同様である。そして、本実施形態では、ＦＳ層２０は、図１３に示されるように、キャリア濃度が複数のピークを有するように構成されている。具体的には、ＦＳ層２０は、厚さ方向において、キャリア濃度の最大ピーク位置が中心Ｃ２よりもドリフト層１１側に位置するように形成されている。
【００５６】
これによれば、ＦＳ層２０は、最大ピーク位置が当該ＦＳ層２０の中心Ｃ２よりもドリフト層１１側に位置している。このため、例えば、最大ピーク位置が当該ＦＳ層２０の中心Ｃ２に位置している場合と比較して、空乏層の端部をドリフト層１１側に位置させることができる。したがって、傷が空乏層の端部となる位置まで達し難くなり、半導体装置１の特性が変化することを抑制できる。
【００５７】
（第４実施形態）
第４実施形態について説明する。第４実施形態は、第１実施形態に対し、ＦＳ層２０におけるキャリア濃度の分布を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【００５８】
本実施形態の半導体装置１は、基本的な構成は上記第１実施形態と同様である。そして、本実施形態では、ＦＳ層２０は、図１４に示されるように、キャリア濃度が複数のピークを有するように構成されている。具体的には、ＦＳ層２０は、厚さ方向において、キャリア濃度の最大ピーク位置が中心Ｃ２よりもコレクタ層２１側に位置するように形成されている。
【００５９】
これによれば、ＦＳ層２０は、最大ピーク位置が当該ＦＳ層２０の中心Ｃ２よりもコレクタ層２１側に位置している。このため、例えば、最大ピーク位置が当該ＦＳ層２０の中心Ｃ２に位置している場合と比較して、ＦＳ層２０とコレクタ層２１とのピーク間距離Ｘを短くし易くできる。したがって、短絡耐量の向上を図り易くなる。
【００６０】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６１】
例えば、上記各実施形態は、第１導電型がＰ型であり、第２導電型がＮ型とされていてもよい。
【００６２】
また、上記各実施形態は、半導体基板１０の他面１０ｂ側にＮ型のカソード層が形成されたＲＣ（Reverse-Conductingの略）−ＩＧＢＴに適用されてもよい。
【００６３】
さらに、上記各実施形態は、トレンチ１３が形成されておらず、ゲート電極１５が半導体基板１０の一面１０ａ上に形成されていてもよい。すなわち、上記各実施形態は、プレーナ型の半導体装置１に適用することもできる。
【００６４】
また、上記第２実施形態において、図１５に示されるように、コレクタ層２１は、キャリア濃度の分布において、最大ピークよりも小さい補助ピークを複数有する構成とされていてもよい。さらに、上記第２実施形態において、コレクタ層２１は、補助ピークを有しない構成とされていてもよい。
【００６５】
そして、上記各実施形態を適宜組み合わせてもよい。例えば、上記第２実施形態を上記第３、第４実施形態に組み合わせ、コレクタ層２１のキャリア濃度が複数のピークを有するように構成されていてもよい。
【符号の説明】
【００６６】
１０  半導体基板
１１  ドリフト層
１２  ベース層
１４  ゲート絶縁膜
１５  ゲート電極
１６  エミッタ領域
１９  第１電極
２２  第２電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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