(57)【要約】【課題】ＭＩＳゲート構造を有するスイッチング素子およびＪＦＥＴを共通の半導体層に含み、かつスイッチング素子およびＪＦＥＴの１チップ化に伴う大型化を抑制することができる半導体装置を提供する。【解決手段】半導体装置は、共通の半導体基板２２およびエピタキシャル層２３に、ＭＩＳＦＥＴとＪＦＥＴ２５とを備えている。ＪＦＥＴ２５は、エピタキシャル層２３に形成され、互いに離れているｐ型第１ゲート層４０およびｐ型第２ゲート層４１と、ｐ型第１ゲート層４０とｐ型第２ゲート層４１とで挟まれたｎ−型チャネル層３９と、ｐ型第１ゲート層４０に接続された第２ゲート電極１９と、エピタキシャル層２３の第２面２７側でｎ−型チャネル層３９に接続されたドレイン電極５７と、エピタキシャル層２３の第１面２６側でｎ−型チャネル層３９に接続された第２ソース電極膜７とを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１面および第２面を有する半導体層と、
前記半導体層の前記第１面側に形成され、第１導電型のソース領域、前記ソース領域に接する第２導電型の第１チャネル領域、およびゲート絶縁膜を介して前記第１チャネル領域に対向する第１ゲート電極を含むＭＩＳゲート構造と、
前記半導体層の前記第２面側に形成された第１導電型のドレイン領域と、
前記半導体層に形成され、互いに離れている第２導電型の第１ゲート領域および第２ゲート領域と、
前記第１ゲート領域と前記第２ゲート領域とで挟まれた第１導電型の第２チャネル領域と、
少なくとも前記第１ゲート領域に電気的に接続された第２ゲート電極と、
前記ドレイン領域に電気的に接続された第１電極と、
前記ソース領域に電気的に接続された第２電極と、
前記半導体層の前記第２面側で前記第２チャネル領域に電気的に接続された第３電極と、
前記半導体層の前記第１面側で前記第２チャネル領域に電気的に接続された第４電極とを含む、半導体装置。
【請求項２】
前記ＭＩＳゲート構造は、プレーナゲート構造を含み、
前記第１チャネル領域は、前記半導体層の前記第１面から露出しており、
前記第１ゲート電極は、前記半導体層の前記第１面に沿って形成され、かつ前記第１面から露出する前記第１チャネル領域に対向しており、
前記第１ゲート領域は、前記半導体層の前記第１面から露出しており、
前記第２ゲート電極は、前記半導体層の前記第１面に沿って形成され、かつ前記第１面から露出する前記第１ゲート領域に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記半導体層の前記第１面に形成され、前記第１ゲート領域と前記第２チャネル領域との間に跨っており、かつ前記第１ゲート領域を露出させる開口を有する絶縁膜をさらに含み、
前記第２ゲート電極は、前記絶縁膜の前記開口内で前記第１ゲート領域に接続され、かつ前記絶縁膜上に形成された部分を有している、請求項２に記載の半導体装置。
【請求項４】
前記第２ゲート電極は、前記絶縁膜を介して前記第２チャネル領域に対向している、請求項３に記載の半導体装置。
【請求項５】
前記半導体層の前記第１面に形成され、かつ前記第１ゲート電極および前記第２ゲート電極を覆う第２絶縁膜を含み、
前記第２電極および前記第４電極は、前記第２絶縁膜上に形成され、前記第２絶縁膜上において物理的に離れている、請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１チャネル領域に対して前記半導体層の前記第２面側に形成され、前記半導体層の厚さ方向に延びる第２導電型の第１ピラー部を含む、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１ピラー部は、前記第１チャネル領域に連なって形成されている、請求項６に記載の半導体装置。
【請求項８】
前記第１ゲート領域は、前記半導体層の前記第１面から露出するベース部と、前記ベース部に対して前記半導体層の前記第２面側に連なって形成され、前記半導体層の厚さ方向に延びる第２ピラー部とを含む、請求項６または７に記載の半導体装置。
【請求項９】
前記第２ゲート領域は、前記半導体層の厚さ方向において前記第２ピラー部に沿って延びる第３ピラー部を含む、請求項８に記載の半導体装置。
【請求項１０】
前記第３ピラー部は、前記半導体層においてフローティングされている、請求項９に記載の半導体装置。
【請求項１１】
前記前記第１ピラー部および前記第２ピラー部は、前記半導体層の前記第１面を基準に同じ深さ位置に底部を有している、請求項８〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１ゲート領域は、前記半導体層の前記第１面から露出しており、
前記第２ゲート電極は、前記半導体層の前記第１面において前記第１ゲート領域に接続され、
前記第２ゲート領域は、前記半導体層において第１導電型の領域に囲まれて電気的にフローティングされている、請求項１に記載の半導体装置。
【請求項１３】
前記第１ゲート領域は、前記半導体層の前記第１面から前記第２面へ向かって延びるピラー状に形成され、
前記第２ゲート領域は、前記第１ゲート領域に平行に延びるピラー状に形成されている、請求項１２に記載の半導体装置。
【請求項１４】
前記第１電極および前記第３電極は、物理的に一体であり、前記半導体層の前記第２面において前記ドレイン領域および前記第２チャネル領域に共通に接続されている、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
第１面および第２面を有する半導体層と、
前記半導体層の前記第１面側に形成され、第１導電型の第１領域、前記第１領域に接する第２導電型の第１チャネル領域、およびゲート絶縁膜を介して前記第１チャネル領域に対向する第１ゲート電極を含むＭＩＳゲート構造と、
前記第１チャネル領域に対して前記半導体層の前記第２面側に形成され、前記半導体層の厚さ方向に延びる第２導電型のピラー部と、
前記半導体層に形成され、かつ前記ピラー部と接している第１導電型のドリフト領域と、
前記半導体層に形成され、それぞれが前記半導体層の厚さ方向に延びるピラー状の第２導電型の第１ゲート領域および第２ゲート領域と、
前記第１ゲート領域と前記第２ゲート領域とで挟まれた第１導電型の第２チャネル領域と、
少なくとも前記第１ゲート領域に電気的に接続された第２ゲート電極とを含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、ＭＯＳＦＥＴを開示している。当該ＭＯＳＦＥＴでは、ｎ＋型の不純物が含有された半導体基板と、ｐ型の不純物が含有されたベース層との間にスーパージャンクション構造が設けられている。スーパージャンクション構造は、ｎ型の不純物が含有された第１の半導体層と、ｐ型の不純物が含有された第２の半導体層とが、半導体基板とベース層とが対向する方向と交差する方向に交互に繰り返し配置されて構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２６１５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえば、電源ＩＣのパッケージには、コントローラＩＣとスイッチング素子（ＭＯＳＦＥＴ等）とが混載される。この場合、起動回路用のＪＦＥＴもパッケージに内蔵されるが、通常、コントローラＩＣおよびスイッチング素子から独立して実装される。
本発明の目的は、ＭＩＳゲート構造を有するスイッチング素子およびＪＦＥＴを共通の半導体層に含み、かつスイッチング素子およびＪＦＥＴの１チップ化に伴う大型化を抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一の局面に係る半導体装置は、第１面および第２面を有する半導体層と、前記半導体層の前記第１面側に形成され、第１導電型のソース領域、前記ソース領域に接する第２導電型の第１チャネル領域、およびゲート絶縁膜を介して前記第１チャネル領域に対向する第１ゲート電極を含むＭＩＳゲート構造と、前記半導体層の前記第２面側に形成された第１導電型のドレイン領域と、前記半導体層に形成され、互いに離れている第２導電型の第１ゲート領域および第２ゲート領域と、前記第１ゲート領域と前記第２ゲート領域とで挟まれた第１導電型の第２チャネル領域と、少なくとも前記第１ゲート領域に電気的に接続された第２ゲート電極と、前記ドレイン領域に電気的に接続された第１電極と、前記ソース領域に電気的に接続された第２電極と、前記半導体層の前記第２面側で前記第２チャネル領域に電気的に接続された第３電極と、前記半導体層の前記第１面側で前記第２チャネル領域に電気的に接続された第４電極とを含む。
【発明の効果】
【０００６】
本発明の一の局面に係る半導体装置によれば、ＭＩＳゲート構造が形成された半導体層に、第１ゲート領域と第２ゲート領域とで挟まれた第２チャネル領域が形成されている。第２チャネル領域には、第３電極および第４電極が電気的に接続されている。これにより、半導体層の厚さ方向において半導体層の第１面と第２面との間に電流が流れるＪＦＥＴが形成されている。このように、ＭＩＳゲート構造を有するスイッチング素子（ＭＩＳＦＥＴ）およびＪＦＥＴが共通の半導体層に形成されている。そのため、たとえば、コントローラＩＣ等の素子と１パッケージ化する際に、ＭＩＳＦＥＴとＪＦＥＴとを別々に搭載する場合に比べて、素子の数を少なくとも１つ減らすことができるので、実装作業やパッケージの構造を簡略化することができる。
【０００７】
また、ＭＩＳＦＥＴおよびＪＦＥＴの両方が、半導体層の厚さ方向に電流が流れる縦型構造の素子である。そのため、半導体層の厚さ方向に交差する横方向のサイズの増大を抑えつつ、半導体層の厚さ等を調整することによって、十分な耐圧を発現することができる。また、ＭＩＳＦＥＴと同等の耐圧をＪＦＥＴに簡単に付与することもできる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、図１の半導体装置の一部の構成を省略した図である。
【図３】図３は、図２のIII−III断面を示す断面図である。
【図４】図４は、図２のIV−IV断面を示す断面図である。
【図５Ａ】図５Ａは、前記半導体装置の製造工程の一部を示す図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す図である。
【図６】図６は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図７】図７は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【発明を実施するための形態】
【０００９】
＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、第１面および第２面を有する半導体層と、前記半導体層の前記第１面側に形成され、第１導電型のソース領域、前記ソース領域に接する第２導電型の第１チャネル領域、およびゲート絶縁膜を介して前記第１チャネル領域に対向する第１ゲート電極を含むＭＩＳゲート構造と、前記半導体層の前記第２面側に形成された第１導電型のドレイン領域と、前記半導体層に形成され、互いに離れている第２導電型の第１ゲート領域および第２ゲート領域と、前記第１ゲート領域と前記第２ゲート領域とで挟まれた第１導電型の第２チャネル領域と、少なくとも前記第１ゲート領域に電気的に接続された第２ゲート電極と、前記ドレイン領域に電気的に接続された第１電極と、
前記ソース領域に電気的に接続された第２電極と、前記半導体層の前記第２面側で前記第２チャネル領域に電気的に接続された第３電極と、前記半導体層の前記第１面側で前記第２チャネル領域に電気的に接続された第４電極とを含む。
【００１０】
この構成によれば、ＭＩＳゲート構造が形成された半導体層に、第１ゲート領域と第２ゲート領域とで挟まれた第２チャネル領域が形成されている。第２チャネル領域には、第３電極および第４電極が電気的に接続されている。これにより、半導体層の厚さ方向において半導体層の第１面と第２面との間に電流が流れるＪＦＥＴが形成されている。このように、ＭＩＳゲート構造を有するスイッチング素子（ＭＩＳＦＥＴ）およびＪＦＥＴが共通の半導体層に形成されている。そのため、たとえば、コントローラＩＣ等の素子とＭＩＳＦＥＴおよびＪＦＥＴとを１パッケージ化する際に、ＭＩＳＦＥＴとＪＦＥＴとを別々に搭載する場合に比べて、チップの数を少なくとも１つ減らすことができるので、実装作業やパッケージの構造を簡略化することができる。
【００１１】
また、ＭＩＳＦＥＴおよびＪＦＥＴの両方が、半導体層の厚さ方向に電流が流れる縦型構造の素子である。そのため、半導体層の厚さ方向に交差する横方向のサイズの増大を抑えつつ、半導体層の厚さ等を調整することによって、十分な耐圧を発現することができる。また、ＭＩＳＦＥＴと同等の耐圧をＪＦＥＴに簡単に付与することもできる。
本発明の一実施形態に係る半導体装置では、前記ＭＩＳゲート構造は、プレーナゲート構造を含み、前記第１チャネル領域は、前記半導体層の前記第１面から露出しており、前記第１ゲート電極は、前記半導体層の前記第１面に沿って形成され、かつ前記第１面から露出する前記第１チャネル領域に対向しており、前記第１ゲート領域は、前記半導体層の前記第１面から露出しており、前記第２ゲート電極は、前記半導体層の前記第１面に沿って形成され、かつ前記第１面から露出する前記第１ゲート領域に接続されていてもよい。
【００１２】
本発明の一実施形態に係る半導体装置は、前記半導体層の前記第１面に形成され、前記第１ゲート領域と前記第２チャネル領域との間に跨っており、かつ前記第１ゲート領域を露出させる開口を有する絶縁膜をさらに含み、前記第２ゲート電極は、前記絶縁膜の前記開口内で前記第１ゲート領域に接続され、かつ前記絶縁膜上に形成された部分を有していてもよい。
【００１３】
この構成によれば、絶縁膜上に形成された第２ゲート電極の部分を半導体層から絶縁することができる。したがって、第２ゲート電極のサイズが第１ゲート領域よりも大きくなっても、第２ゲート電極と半導体層の第１ゲート領域以外の領域との間の短絡が絶縁膜によって防止される。そのため、第２ゲート電極の形成時、電極材料のパターニング精度に余裕を持たせることができる。
【００１４】
本発明の一実施形態に係る半導体装置では、前記第２ゲート電極は、前記絶縁膜を介して前記第２チャネル領域に対向していてもよい。
本発明の一実施形態に係る半導体装置は、前記半導体層の前記第１面に形成され、かつ前記第１ゲート電極および前記第２ゲート電極を覆う第２絶縁膜を含み、前記第２電極および前記第４電極は、前記第２絶縁膜上に形成され、前記第２絶縁膜上において物理的に離れていてもよい。
【００１５】
本発明の一実施形態に係る半導体装置は、前記第１チャネル領域に対して前記半導体層の前記第２面側に形成され、前記半導体層の厚さ方向に延びる第２導電型の第１ピラー部を含んでいてもよい。
これにより、スーパージャンクション構造のＭＩＳＦＥＴを形成できるので、ＭＩＳＦＥＴの耐圧を向上させることができる。
【００１６】
本発明の一実施形態に係る半導体装置では、前記第１ピラー部は、前記第１チャネル領域に連なって形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第１ゲート領域は、前記半導体層の前記第１面から露出するベース部と、前記ベース部に対して前記半導体層の前記第２面側に連なって形成され、前記半導体層の厚さ方向に延びる第２ピラー部とを含んでいてもよい。
【００１７】
この構成によれば、ＭＩＳＦＥＴのスーパージャンクション構造とＪＦＥＴ構造（第２ピラー部）とを共通の工程で形成することができるので、半導体装置の製造工程を簡略化することができる。
本発明の一実施形態に係る半導体装置では、前記第２ゲート領域は、前記半導体層の厚さ方向において前記第２ピラー部に沿って延びる第３ピラー部を含んでいてもよい。
【００１８】
本発明の一実施形態に係る半導体装置では、前記第３ピラー部は、前記半導体層においてフローティングされていてもよい。
本発明の一実施形態に係る半導体装置では、前記前記第１ピラー部および前記第２ピラー部は、前記半導体層の前記第１面を基準に同じ深さ位置に底部を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第１ゲート領域は、前記半導体層の前記第１面から露出しており、前記第２ゲート電極は、前記半導体層の前記第１面において前記第１ゲート領域に接続され、前記第２ゲート領域は、前記半導体層において第１導電型の領域に囲まれて電気的にフローティングされていてもよい。
【００１９】
本発明の一実施形態に係る半導体装置では、前記第１ゲート領域は、前記半導体層の前記第１面から前記第２面へ向かって延びるピラー状に形成され、前記第２ゲート領域は、前記第１ゲート領域に平行に延びるピラー状に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第１電極および前記第３電極は、物理的に一体であり、前記半導体層の前記第２面において前記ドレイン領域および前記第２チャネル領域に共通に接続されていてもよい。
【００２０】
本発明の他の実施形態に係る半導体装置は、第１面および第２面を有する半導体層と、前記半導体層の前記第１面側に形成され、第１導電型の第１領域、前記第１領域に接する第２導電型の第１チャネル領域、およびゲート絶縁膜を介して前記第１チャネル領域に対向する第１ゲート電極を含むＭＩＳゲート構造と、前記第１チャネル領域に対して前記半導体層の前記第２面側に形成され、前記半導体層の厚さ方向に延びる第２導電型のピラー部と、前記半導体層に形成され、かつ前記ピラー部と接している第１導電型のドリフト領域と、前記半導体層に形成され、それぞれが前記半導体層の厚さ方向に延びるピラー状の第２導電型の第１ゲート領域および第２ゲート領域と、前記第１ゲート領域と前記第２ゲート領域とで挟まれた第１導電型の第２チャネル領域と、少なくとも前記第１ゲート領域に電気的に接続された第２ゲート電極とを含む。
【００２１】
この構成によれば、ＭＩＳゲート構造が形成された半導体層に、第１ゲート領域と第２ゲート領域とで挟まれた第２チャネル領域が形成されている。第１ゲート領域および第２ゲート領域は、それぞれ、半導体層の厚さ方向に延びるピラー状に形成されている。これにより、半導体層の厚さ方向において半導体層の第１面と第２面との間に電流が流れるＪＦＥＴが形成されている。このように、ＭＩＳゲート構造を有するスイッチング素子およびＪＦＥＴが共通の半導体層に形成されている。そのため、たとえば、コントローラＩＣ等の素子と、スイッチング素子およびＪＦＥＴとを１パッケージ化する際に、チップの数を少なくとも１つ減らすことができるので、実装作業やパッケージの構造を簡略化することができる。
【００２２】
また、スイッチング素子およびＪＦＥＴの両方が、半導体層の厚さ方向に電流が流れる縦型構造の素子である。そのため、半導体層の厚さ方向に交差する横方向のサイズの増大を抑えつつ、半導体層の厚さ等を調整することによって、十分な耐圧を発現することができる。また、スイッチング素子と同等の耐圧をＪＦＥＴに簡単に付与することもできる。
また、スイッチング素子がピラー部を備えているので、スーパージャンクション構造のスイッチング素子を形成することができる。これにより、スイッチング素子の耐圧を向上させることができる。
【００２３】
さらに、スイッチング素子のスーパージャンクション構造とＪＦＥＴ構造（ピラー状の第１ゲート領域および第２ゲート領域）とを共通の工程で形成することができるので、半導体装置の製造工程を簡略化することができる。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
【００２４】
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、平面視において四角形状を有している。半導体装置１には、たとえばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される第１領域２と、ＪＦＥＴ（Junction Field Effect Transistor）が形成される第２領域３が設定されている。図１において第１領域２および第２領域３は、それぞれ、直線状の破線で囲まれた領域である。
【００２５】
この実施形態では、第２領域３は、平面視において、半導体装置１の１つの角部に形成された長方形状である。一方、第１領域２は、平面視において、第２領域３を除く半導体装置１のその他の領域を占めている。
半導体装置１の表面には、電極膜４が形成されている。電極膜４は、半導体装置１の表面のほぼ全体を覆っている。電極膜４は、この実施形態では、第１ソース電極膜５と、第１ゲート電極膜６と、第２ソース電極膜７と、第２ゲート電極膜８とを含む。第１ソース電極膜５および第１ゲート電極膜６が第１領域２に形成され、第２ソース電極膜７および第２ゲート電極膜８が第２領域３に形成されている。
【００２６】
電極膜４の一部は、半導体装置１の表面に形成されたパッシベーション膜９によって覆われている。パッシベーション膜９は、第１ソース電極膜５、第１ゲート電極膜６、第２ソース電極膜７および第２ゲート電極膜８を一括して覆っており、これらの電極膜の一部を露出させる複数の開口１０，１１，１２，１３を有している。
第１ソース電極膜５の一部は、第１パッド開口１０から第１ソースパッド１４として露出しており、第１ゲート電極膜６の一部は、第２パッド開口１１から第１ゲートパッド１５として露出している。また、第２ソース電極膜７の一部は、第３パッド開口１２から第２ソースパッド１６として露出しており、第２ゲート電極膜８の一部は、第４パッド開口１３から第２ゲートパッド１７として露出している。各パッド１４，１５，１６，１７には、半導体装置１をパッケージングする際に、ボンディングワイヤ等の接合材が接合されてもよい。
【００２７】
第２ソースパッド１６および第２ゲートパッド１７は、長方形状の第２領域３の長手方向に沿って配列されている。第２ソースパッド１６は、第２ゲートパッド１７を介して、第１ソースパッド１４から離れている。つまり、第２ソースパッド１６と第１ソースパッド１４との間に、第２ゲートパッド１７が配置されている。
第１ゲートパッド１５は、平面視において、半導体装置１の１つの角部（第２ソースパッド１６が配置された一方の角部と同一辺上の他方の角部）に配置されている。第１ゲートパッド１５は、第１ソースパッド１４を介して、第２ゲートパッド１７から離れている。つまり、第１ゲートパッド１５と第２ゲートパッド１７との間に、第１ソースパッド１４が配置されている。これにより、半導体装置１では、平面視において、１つの辺の一方の角部から他方の角部に向かって、第２ソースパッド１６、第２ゲートパッド１７、第１ソースパッド１４および第１ゲートパッド１５が順に配列されている。
【００２８】
なお、半導体装置１の第１領域２および第２領域３は、それぞれ、第１ソース電極膜５および第１ゲート電極膜６で覆われた領域およびその周辺部と、第２ソース電極膜７および第２ゲート電極膜８で覆われた領域およびその周辺部とに区別され、互いの境界が明確でなくてもよい。一方、第１領域２および第２領域３は、たとえば、後述するエピタキシャル層２３に、ＳＴＩ（Shallow Trench Isolation）構造、ＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化膜、ＤＴＩ（Deep Trench Isolation）構造等の素子分離構造が形成されることによって、互いに明確に区別された領域であってもよい。つまり、第１領域２および第２領域３は、互いに素子分離されていてもよいし、素子分離されていなくてもよい。
【００２９】
図２は、図１の半導体装置１の電極膜４およびパッシベーション膜９を省略した図である。
第１領域２には、第１ゲート電極１８が複数形成されている。複数の第１ゲート電極１８は、平面視において、第１方向２０に延びるストライプ状である。一方、第２領域３には、第２ゲート電極１９が複数形成されている。複数の第２ゲート電極１９は、平面視において、第１方向２０に交差する（この実施形態では直交する）第２方向２１に延びるストライプ状である。この実施形態では、複数の第２ゲート電極１９は、第２領域３の長手方向に沿って形成され、第２ソースパッド１６および第２ゲートパッド１７の間を跨っている。
【００３０】
図３は、図２のIII−III断面を示す断面図である。図４は、図２のIV−IV断面を示す断面図である。図３および図４を参照して、半導体装置１の断面構造をより具体的に説明する。
半導体装置１は、本発明の半導体層の一例としての半導体基板２２および半導体基板２２上のエピタキシャル層２３を備えている。
【００３１】
半導体基板２２は、この実施形態では、ｎ＋型の半導体基板２２（たとえばシリコン基板）からなっていてもよい。その他、ＳｉＣ基板、ＧａＮ基板等、一般的にトランジスタに採用される基板であってもよい。ｎ＋型の半導体基板２２は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）等を適用できる。また、ｎ＋型の半導体基板２２の不純物濃度は、たとえば、１．０×１０１８ｃｍ−３〜５．０×１０２０ｃｍ−３程度であってもよい。
【００３２】
エピタキシャル層２３は、たとえば、ｎ＋型の半導体基板２２上に、ｎ型不純物を注入しながらエピタキシャル成長されたｎ−型の層であってもよい。ｎ型不純物としては、前述のものを適用できる。また、ｎ−型のエピタキシャル層２３の不純物濃度は、ｎ＋型の半導体基板２２よりも低く、たとえば、１．０×１０１０ｃｍ−３〜１．０×１０１６ｃｍ−３程度であってもよい。
【００３３】
半導体装置１は、スーパージャンクション構造を有するｎチャネル型ＭＩＳＦＥＴ２４を第１領域２に備え、ＪＦＥＴ２５を第２領域３に備えている。つまり、半導体装置１は、共通の半導体基板２２およびエピタキシャル層２３に、ＭＩＳＦＥＴ２４およびＪＦＥＴ２５の両方を備えている。ＭＩＳＦＥＴ２４およびＪＦＥＴ２５は、いずれも、エピタキシャル層２３の表面（第１面２６）と半導体基板２２の裏面（第２面２７）との間を、これらの厚さ方向に電流が流れる縦型構造の素子である。
【００３４】
まず、図３を参照して、ＭＩＳＦＥＴ２４は、本発明のドレイン領域の一例としてのｎ＋型ドレイン層２８と、本発明のドリフト領域の一例としてのｎ−型ドリフト層２９と、本発明の第１チャネル領域の一例としてのｐ型チャネル領域３０と、本発明の第１ピラー部の一例としてのｐ型ピラー層３１と、本発明のソース領域および第１領域の一例としてのｎ＋型ソース領域３２と、ｐ＋型チャネルコンタクト領域３３と、第１ゲート絶縁膜３４と、第１ゲート電極１８とを含む。
【００３５】
ｎ＋型ドレイン層２８は、前述の半導体基板２２からなっていてもよく、ｎ−型ドリフト層２９は、前述のエピタキシャル層２３からなっていてもよい。
ｐ型チャネル領域３０は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ−型ドリフト層２９に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用できる。また、ｐ型チャネル領域３０の不純物濃度は、たとえば、１．０×１０１５ｃｍ−３〜１．０×１０１９ｃｍ−３程度であってもよい。
【００３６】
ｐ型チャネル領域３０は、ｎ−型ドリフト層２９の第１面２６に選択的に形成されている。たとえば、複数のｐ型チャネル領域３０は、行列状、ストライプ状に形成されていてもよい。この実施形態では、ｐ型チャネル領域３０は、図２に示した第１ゲート電極１８と同様に、第１方向２０に沿って延びるストライプ状である。各ｐ型チャネル領域３０の幅は、たとえば、３μｍ〜１０μｍであってもよい。各ｐ型チャネル領域３０およびその周囲のｎ−型ドリフト層２９を含む領域は、単位セル３５を形成している。すなわち、この半導体装置１は、図２のレイアウトでは、平面視においてストライプ状に配列された多数（複数）の単位セル３５を有している。
【００３７】
ｐ型ピラー層３１は、ｎ−型ドリフト層２９に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、前述のものを適用できる。また、ｐ型ピラー層３１の不純物濃度は、ｐ型チャネル領域３０と同じであってもよい。
ｐ型ピラー層３１は、各単位セル３５のｐ型チャネル領域３０の内方の領域に形成されている。より具体的には、ｐ型ピラー層３１は、ｐ型チャネル領域３０の幅方向中央に連なって形成され、ｐ型チャネル領域３０からｎ＋型ドレイン層２８に向かって延びている。このｐ型ピラー層３１によって、ＭＩＳＦＥＴ２４にスーパージャンクション構造が形成されている。
【００３８】
ｐ型ピラー層３１の平面形状については、図示しないが、ｐ型チャネル領域３０と同様にストライプ状であってもよい。なお、ｐ型ピラー層３１は、図３に示すようにｐ型チャネル領域３０に連なって形成されていてもよいし、ｐ型チャネル領域３０に対して半導体基板２２の第２面２７側に離れた分断ピラー層であってもよい。ｐ型チャネル領域３０とｐ型ピラー層３１との間が分断されている場合、これらの間には、ｎ−型ドリフト層２９の一部が介在することになる。
【００３９】
また、ｐ型ピラー層３１のｎ−型ドリフト層２９の厚さ方向に沿う側面３６は、当該深さ方向に沿って周期的に起伏した凹凸面となっている。この凹凸の数は、通常、後述するｎ型半導体層５９（図５Ａ）の段数とほぼ一致する。
ｎ＋型ソース領域３２は、各単位セル３５のｐ型チャネル領域３０の内方領域に形成されている。ｎ＋型ソース領域３２は、当該内方領域において、ｐ型チャネル領域３０の表面部に選択的に形成されている。ｎ＋型ソース領域３２は、ｐ型チャネル領域３０にｎ型不純物を選択的にイオン注入することによって形成されていてもよい。ｎ型不純物の例は、前述のとおりである。また、ｎ＋型ソース領域３２の不純物濃度は、ｎ−型ドリフト層２９よりも高く、たとえば、１．０×１０１８ｃｍ−３〜５．０×１０２０ｃｍ−３程度であってもよい。
【００４０】
ｎ＋型ソース領域３２は、ｐ型チャネル領域３０の周縁（ｐ型チャネル領域３０とｎ−型ドリフト層２９との界面）から所定距離だけ内側に離れている。これにより、ｎ−型ドリフト層２９およびｐ型チャネル領域３０等を含む半導体層の表層領域において、ｎ＋型ソース領域３２とｎ−型ドリフト層２９との間には、ｐ型チャネル領域３０の表面部が介在し、この介在している表面部がＭＩＳＦＥＴ２４のチャネル形成部３７を提供する。
【００４１】
ｎ＋型ソース領域３２の平面形状については、図示しないが、ｐ型チャネル領域３０と同様にストライプ状であってもよい。
ｐ＋型チャネルコンタクト領域３３は、ｐ型ピラー層３１の直上の領域に形成されている。ｐ＋型チャネルコンタクト領域３３は、当該領域において、ｐ型チャネル領域３０の表面部に選択的に形成されている。ｐ＋型チャネルコンタクト領域３３は、ｐ型チャネル領域３０にｐ型不純物を選択的にイオン注入することによって形成されていてもよい。ｐ型不純物の例は、前述のとおりである。また、ｐ＋型チャネルコンタクト領域３３の不純物濃度は、ｐ型チャネル領域３０よりも高く、たとえば、５．０×１０１７ｃｍ−３〜１．０×１０１９ｃｍ−３程度であってもよい。
【００４２】
ｐ＋型チャネルコンタクト領域３３は、ｎ＋型ソース領域３２を通過してｐ型チャネル領域３０に達するようにｎ＋型ドレイン層２８に向かって延びている。
第１ゲート絶縁膜３４は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。第１ゲート絶縁膜３４がシリコン酸化膜からなる場合、ＭＩＳＦＥＴ２４は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称してもよい。
【００４３】
第１ゲート絶縁膜３４は、少なくともｐ型チャネル領域３０の表面を覆っている。この実施形態では、第１ゲート絶縁膜３４は、ｎ＋型ソース領域３２の表面の一部、チャネル形成部３７およびｎ−型ドリフト層２９の表面を覆っている。より端的には、第１ゲート絶縁膜３４は、各単位セル３５のｐ＋型チャネルコンタクト領域３３およびこのｐ＋型チャネルコンタクト領域３３に連なるｎ＋型ソース領域３２の一部に開口を有するパターンで形成されている。
【００４４】
第１ゲート電極１８は、第１ゲート絶縁膜３４を介してチャネル形成部３７に対向している。第１ゲート電極１８は、たとえば、不純物を注入して形成されたポリシリコンからなっていてもよい。
第１ゲート電極１８は、第１ゲート絶縁膜３４とほぼ同じパターンに形成されており、第１ゲート絶縁膜３４の表面を覆っている。すなわち、第１ゲート電極１８は、ｎ＋型ソース領域３２の一部、チャネル形成部３７およびｎ−型ドリフト層２９の上方に配置されている。より端的には、第１ゲート電極１８は、各単位セル３５のｐ＋型チャネルコンタクト領域３３およびこのｐ＋型チャネルコンタクト領域３３に連なるｎ＋型ソース領域３２の一部に開口を有するパターンで形成されている。すなわち、第１ゲート電極１８は、複数の単位セル３５を共通に制御する。これにより、プレーナゲート構造が構成されている。
【００４５】
次に、図４を参照して、ＪＦＥＴ２５は、ｎ＋型コンタクト層３８と、本発明の第２チャネル領域の一例としてのｎ−型チャネル層３９と、本発明の第１ゲート領域の一例としてのｐ型第１ゲート層４０と、本発明の第２ゲート領域の一例としてのｐ型第２ゲート層４１と、第２ゲート絶縁膜４２と、第２ゲート電極１９とを含む。
ｎ＋型コンタクト層３８は、前述の半導体基板２２からなっていてもよく、ｎ−型チャネル層３９は、前述のエピタキシャル層２３からなっていてもよい。すなわち、半導体装置１では、ＭＩＳＦＥＴ２４のｎ＋型ドレイン層２８およびＪＦＥＴ２５のｎ＋型コンタクト層３８が、共通の半導体基板２２に形成されており、ＭＩＳＦＥＴ２４のｎ−型ドリフト層２９およびＪＦＥＴ２５のｎ−型チャネル層３９が、共通のエピタキシャル層２３に形成されている。
【００４６】
ｐ型第１ゲート層４０は、ｎ−型チャネル層３９に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、前述のものを適用できる。
ｐ型第１ゲート層４０は、ｎ−型チャネル層３９の厚さ方向において、エピタキシャル層２３の第１面２６から半導体基板２２の第２面２７に向かって延びるピラー状に形成されている。この実施形態では、ｐ型第１ゲート層４０は、ｎ−型チャネル層３９の第１面２６に選択的に形成されたｐ型ベース部４３と、ｐ型ベース部４３に連なって形成された本発明の第２ピラー部の一例としてのｐ型ピラー層４４とを含む。
【００４７】
ｐ型ベース部４３およびｐ型ピラー層４４の不純物濃度は、ＭＩＳＦＥＴ２４のｐ型チャネル領域３０と同じであってもよい。
ｐ型ベース部４３は、エピタキシャル層２３の第１面２６から露出している。ｐ型ベース部４３は、行列状、ストライプ状に形成されていてもよい。この実施形態では、ｐ型ベース部４３は、図２に示した第２ゲート電極１９と同様に、第２方向２１に沿って延びるストライプ状である。各ｐ型ベース部４３の幅は、たとえば、３μｍ〜１０μｍであってもよい。なお、図４では示されていないが、ｐ型第１ゲート層４０およびｐ型第２ゲート層４１は、エピタキシャル層２３の第１面２６に沿って交互にそれぞれ複数形成されている。
【００４８】
ｐ型ピラー層４４は、ｐ型ベース部４３の内方の領域に形成されている。より具体的には、ｐ型ピラー層４４は、ｐ型ベース部４３の幅方向中央に連なって形成され、ｐ型ベース部４３からｎ＋型コンタクト層３８に向かって延びている。ｐ型ピラー層４４は、断面視において、ｐ型ベース部４３よりも狭い幅を有している。
ｐ型ピラー層４４は、エピタキシャル層２３の第１面２６を基準にして、ＭＩＳＦＥＴ２４のｐ型ピラー層３１の底部４５と同じ深さ位置に底部４６を有していてもよい。ｐ型ピラー層４４の平面形状については、図示しないが、ｐ型ベース部４３と同様にストライプ状であってもよい。
【００４９】
また、ｐ型ピラー層４４のｎ−型チャネル層３９の深さ方向に沿う側面４７は、当該深さ方向に沿って周期的に起伏した凹凸面となっている。
ｐ型第２ゲート層４１は、ｎ−型チャネル層３９の厚さ方向において、エピタキシャル層２３の第１面２６から半導体基板２２の第２面２７に向かって延びるピラー状に形成されている。この実施形態では、ｐ型第２ゲート層４１は、その全体が本発明の第３ピラー部の一例としてのピラー状に形成されており、ｎ−型チャネル層３９の厚さ方向において、ｐ型第１ゲート層４０のｐ型ピラー層４４に平行に延びている。ｐ型第２ゲート層４１の不純物濃度は、ＭＩＳＦＥＴ２４のｐ型チャネル領域３０と同じであってもよい。
【００５０】
ｐ型第２ゲート層４１は、ｐ型第１ゲート層４０からエピタキシャル層２３の第１面２６に沿う方向に所定距離だけ離れている。これにより、エピタキシャル層２３の内部において、ｐ型第１ゲート層４０とｐ型第２ゲート層４１との間には、ｎ−型チャネル層３９の一部が挟まれており、この挟まれたｎ−型チャネル層３９がＪＦＥＴ２５のチャネル形成部４８を提供する。
【００５１】
また、ピラー状のｐ型第２ゲート層４１の第１面２６側の端部（上端部４９）は、エピタキシャル層２３の第１面２６からｎ−型チャネル層３９の厚さ方向に離れている。これにより、ｐ型第２ゲート層４１の上端部４９とエピタキシャル層２３の第１面２６との間には、ｎ−型チャネル層３９の一部が介在している。つまり、ｐ型第２ゲート層４１は、その周囲全体がｎ−型チャネル層３９のｎ型領域に囲まれて電気的にフローティングされている。なお、ｐ型第２ゲート層４１は、エピタキシャル層２３において電気的にフローティングされている必要はなく、たとえば、ｐ型第１ゲート層４０のｐ型ベース部４３およびｐ型ピラー層４４と同様の構成を備えていてもよい。
【００５２】
ｐ型第２ゲート層４１は、エピタキシャル層２３の第１面２６を基準にして、ＭＩＳＦＥＴ２４のｐ型ピラー層３１の底部４５およびｐ型第１ゲート層４０のｐ型ピラー層４４の底部４６と同じ深さ位置に底部５０を有していてもよい。また、ｐ型第２ゲート層４１のｎ−型チャネル層３９の厚さ方向に沿う側面５１は、当該深さ方向に沿って周期的に起伏した凹凸面となっている。
【００５３】
第２ゲート絶縁膜４２は、エピタキシャル層２３の第１面２６に形成され、かつ少なくともｐ型第１ゲート層４０の露出部を覆っている。この実施形態では、第２ゲート絶縁膜４２は、エピタキシャル層２３の第１面２６において、ｎ−型チャネル層３９とｐ型第１ゲート層４０との境界に跨っている。また、第２ゲート絶縁膜４２は、ｐ型第１ゲート層４０の一部を露出させる開口５２を有している。したがって、第２ゲート絶縁膜４２は、ｎ−型チャネル層３９の表面の一部を覆う部分と、ｐ型第１ゲート層４０の表面の一部を覆う部分とを有している。
【００５４】
第２ゲート電極１９は、第２ゲート絶縁膜４２上に形成されている。第２ゲート電極１９は、第２ゲート絶縁膜４２の開口５２内でｐ型第１ゲート層４０（ｐ型ベース部４３）に接続されている。また、第２ゲート電極１９は、第２ゲート絶縁膜４２上に形成された部分５３を有している。当該第２ゲート電極１９の部分５３は、第２ゲート絶縁膜４２を介して、ｎ−型チャネル層３９の一部およびｐ型第１ゲート層４０の一部に対向している。第２ゲート電極１９は、たとえば、不純物を注入して形成されたポリシリコンからなっていてもよい。
【００５５】
エピタキシャル層２３上には、本発明の第２絶縁膜の一例としての層間絶縁膜５４が形成されている。層間絶縁膜５４は、第１ゲート電極１８および第２ゲート電極１９を覆っている。層間絶縁膜５４は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）等の絶縁材料からなっていてもよい。
層間絶縁膜５４には、ＭＩＳＦＥＴ２４のｐ＋型チャネルコンタクト領域３３およびｎ＋型ソース領域３２を露出させる第１コンタクト孔５５、およびＪＦＥＴ２５のｎ−型チャネル層３９を露出させる第２コンタクト孔５６が形成されている。第１コンタクト孔５５は、層間絶縁膜５４および第１ゲート絶縁膜３４を貫通し、第２コンタクト孔５６は、層間絶縁膜５４および第２ゲート絶縁膜４２を貫通している。
【００５６】
層間絶縁膜５４上には、前述の電極膜４が形成されている。電極膜４は、アルミニウムその他の金属からなっていてもよい。図３に本発明の第２電極の一例としての第１ソース電極膜５が示されており、図４に本発明の第４電極の一例としての第２ソース電極膜７が示されている。これらは、層間絶縁膜５４上の領域において、物理的に離れている。なお、第１ソース電極膜５および第２ソース電極膜７は、それぞれ、単に第１ソース電極および第２ソース電極と称してもよい。
【００５７】
第１ソース電極膜５は、図３を参照して、第１コンタクト孔５５内でｐ＋型チャネルコンタクト領域３３およびｎ＋型ソース領域３２に接続されている。第２ソース電極膜７は、図４を参照して、第２コンタクト孔５６内でｎ−型チャネル層３９に接続されている。なお、第１ゲート電極膜６および第２ゲート電極膜８は、図示しない位置において、それぞれ、第１ゲート電極１８および第２ゲート電極１９に接続されている。
【００５８】
半導体基板２２の第２面２７には、本発明の第１電極および第３電極の一例としてのドレイン電極５７が形成されている。ドレイン電極５７は、アルミニウムその他の金属からなっていてもよい。ドレイン電極５７は、半導体基板２２の第２面２７において、ｎ＋型ドレイン層２８およびｎ＋型コンタクト層３８に共通に接続されている。これにより、ドレイン電極５７は、ＭＩＳＦＥＴ２４およびＪＦＥＴ２５に並列に接続されている。なお、ＭＩＳＦＥＴ２４用のドレイン電極５７およびＪＦＥＴ２５用のドレイン電極５７は、物理的に一体である必要はなく、物理的に離れて形成されていてもよい。
【００５９】
次に、ＭＩＳＦＥＴ２４の動作について説明する。ドレイン電極５７を高電位側、第１ソース電極膜５を低電位側として、第１ソース電極膜５およびドレイン電極５７の間に直流電源を接続すると、ｐ型チャネル領域３０とｎ−型ドリフト層２９との間のｐｎ接合によって形成された寄生ダイオードには逆バイアスが与えられる。このとき、第１ゲート電極１８に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にいずれの電流経路も形成されない。すなわち、ＭＩＳＦＥＴ２４は、オフ状態（ノーマリオフ）となる。
【００６０】
一方、第１ゲート電極１８に閾値電圧以上の制御電圧を与えると、チャネル形成部３７の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース領域３２とｎ−型ドリフト層２９との間が導通する。すなわち、第１ソース電極膜５から、ｎ＋型ソース領域３２、チャネル形成部３７の反転層、ｎ−型ドリフト層２９を順に通って、ドレイン電極５７に至る電流経路が形成される。すなわち、ＭＩＳＦＥＴ２４は、オン状態となる。
【００６１】
次に、ＪＦＥＴ２５の動作について説明する。ドレイン電極５７を高電位側、第２ソース電極膜７を低電位側として、第２ソース電極膜７およびドレイン電極５７の間に直流電源を接続すると、第２ソース電極膜７とドレイン電極５７との間が、ｎ＋型コンタクト層３８およびｎ−型チャネル層３９を介して導通する。このとき、第２ゲート電極１９に制御電圧が与えられていないか、または所定の閾値電圧よりも正側に高い制御電圧が与えられていると、ｐ型第１ゲート層４０とｎ−型チャネル層３９との間のｐｎ接合、およびｐ型第２ゲート層４１とｎ−型チャネル層３９との間のｐｎ接合から十分な広がりを持つ空乏層が延びない。すなわち、エピタキシャル層２３の厚さ方向にチャネル形成部４８を流れる電流が空乏層によって遮断されず、ＪＦＥＴ２５はオン状態（ノーマリオン）となる。
【００６２】
一方、第２ゲート電極１９に閾値電圧以下の負の制御電圧を与えると、チャネル形成部４８中の電子は第２ソース電極膜７側に引き寄せられ、電子が流れにくくなり、結果的に、ｐ型第１ゲート層４０およびｐ型第２ゲート層４１の周囲には、電子も正孔も存在しない空乏層が形成される。さらに第２ゲート電極１９への印加電圧を負側に上げていくと、この空乏層が大きくなり、最終的にチャネル形成部４８の電子の流れが遮断される。すなわち、ＪＦＥＴ２５は、オフ状態となる。
【００６３】
このように、半導体装置１では、ＭＩＳＦＥＴ２４およびＪＦＥＴ２５が共通の半導体層（半導体基板２２およびエピタキシャル層２３）に形成されている。そのため、たとえば、コントローラＩＣ等の素子と１パッケージ化する際に、ＭＩＳＦＥＴ２４とＪＦＥＴ２５と別々に搭載する場合に比べて、素子の数を少なくとも１つ減らすことができるので、実装作業やパッケージの構造を簡略化することができる。
【００６４】
たとえば、ＪＦＥＴを起動回路用の素子として、コントローラＩＣおよびＭＩＳＦＥＴと混載する場合、通常、ＪＦＥＴにはコントローラＩＣよりも高い耐圧が要求される。搭載される素子数の低減のため、ＪＦＥＴをコントローラＩＣに内蔵させることも検討されるが、異なる耐圧を有する素子の１チップ化には、構造の複雑化が伴う。
これに対し、この実施形態では、ＭＩＳＦＥＴ２４およびＪＦＥＴ２５の両方が、半導体基板２２およびエピタキシャル層２３の厚さ方向に電流が流れる縦型構造の素子である。そのため、半導体基板２２およびエピタキシャル層２３の厚さ方向に交差する横方向のサイズの増大を抑えつつ、エピタキシャル層２３の厚さ等を調整することによって、十分な耐圧を発現することができる。つまり、ＭＩＳＦＥＴ２４と同等の耐圧をＪＦＥＴ２５に簡単に付与することもできる。
【００６５】
また、第２ゲート電極１９とエピタキシャル層２３との間に第２ゲート絶縁膜４２が介在しているため、第２ゲート絶縁膜４２上の第２ゲート電極１９の部分５３を、ｎ−型チャネル層３９から絶縁することができる。したがって、第２ゲート電極１９のサイズがｐ型第１ゲート層４０よりも大きくなっても、第２ゲート電極１９とｎ−型チャネル層３９との間の短絡が第２ゲート絶縁膜４２によって防止される。そのため、第２ゲート電極１９の形成時、電極材料のパターニング精度に余裕を持たせることができる。
【００６６】
さらに、ＭＩＳＦＥＴ２４がスーパージャンクション構造を有しているため、ＭＩＳＦＥＴ２４の耐圧を向上させることができる。
図５Ａ〜図５Ｉは、半導体装置１の製造工程を工程順に示す図である。なお、図５Ａ〜図５Ｉにおいて、左側の図が図３（ＭＩＳＦＥＴ２４）に対応し、右側の図が図４（ＪＦＥＴ２５）に対応するものである。
【００６７】
半導体装置１を製造するには、まず、図５Ａを参照して、半導体基板２２（ｎ＋型ドレイン層２８およびｎ＋型コンタクト層３８）上に、初期ベース層５８が形成される。次に、初期ベース層５８の上に、ｐ型ピラー層３１、ｐ型第１ゲート層４０のｐ型ピラー層４４およびｐ型第２ゲート層４１を形成すべき位置にｐ型不純物を選択的に注入しながらｎ型半導体層５９を形成する工程を繰り返すマルチエピタキシャル成長によって、複数層のｎ型半導体層５９を積層させる。これにより、複数枚のｎ型半導体層５９と初期ベース層５８とが一体化されて、エピタキシャル層２３（ｎ−型ドリフト層２９およびｎ−型チャネル層３９）が形成される。
【００６８】
次に、アニール処理（１０００℃〜１２００℃）を行うことによって、複数枚のｎ型半導体層５９のｐ型不純物をドライブ拡散させる。これにより、図５Ｂに示すように、エピタキシャル層２３内に、ｐ型ピラー層３１、ｐ型第１ゲート層４０のｐ型ピラー層４４およびｐ型第２ゲート層４１が同時に形成される。次に、ｎ−型ドリフト層２９およびｎ−型チャネル層３９の表面部に選択的にｐ型不純物が注入されることによって、ｐ型チャネル領域３０およびｐ型第１ゲート層４０のｐ型ベース部４３が形成される。
【００６９】
次に、図５Ｃを参照して、ｐ型チャネル領域３０の表面部に選択的にｎ型不純物が注入されることによって、ｎ＋型ソース領域３２が形成される。
次に、図５Ｄを参照して、ｐ型チャネル領域３０の表面部に選択的にｐ型不純物が注入されることによって、ｐ＋型チャネルコンタクト領域３３が形成される。
次に、図５Ｅを参照して、エピタキシャル層２３上に、第１ゲート絶縁膜３４および第２ゲート絶縁膜４２が形成される。第１ゲート絶縁膜３４および第２ゲート絶縁膜４２は、半導体結晶表面の熱酸化によって酸化膜を成長させた後、当該酸化膜をパターニングすることによって形成されてもよい。
【００７０】
次に、図５Ｆを参照して、第１ゲート絶縁膜３４上に第１ゲート電極１８が形成され、第２ゲート絶縁膜４２上に第２ゲート電極１９が形成される。第１ゲート電極１８および第２ゲート電極１９の形成は、たとえば、不純物を添加したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。
【００７１】
次に、図５Ｇを参照して、第１ゲート電極１８および第２ゲート電極１９を覆うように、層間絶縁膜５４が形成される。
次に、図５Ｈを参照して、層間絶縁膜５４に、フォトリソグラフィによって、第１コンタクト孔５５および第２コンタクト孔５６が形成される。
次に、図５Ｉを参照して、層間絶縁膜５４上に、第１ソース電極膜５、第１ゲート電極膜６（図示せず）、第２ソース電極膜７および第２ゲート電極膜８（図示せず）が形成される。次に、第１ソース電極膜５、第１ゲート電極膜６、第２ソース電極膜７および第２ゲート電極膜８を覆うように、パッシベーション膜９（図示せず）が形成される。次に、パッシベーション膜９に、フォトリソグラフィによって、パッド開口１０〜１３が形成される。
【００７２】
この後、半導体基板２２（ｎ＋型ドレイン層２８およびｎ＋型コンタクト層３８）の第２面２７にドレイン電極５７が形成されることによって、図１〜図４の半導体装置１を得ることができる。
以上の製造方法によれば、ＭＩＳＦＥＴ２４のスーパージャンクション構造とＪＦＥＴ２５構造（ｐ型第１ゲート層４０のｐ型ピラー層４４およびｐ型第２ゲート層４１）とを共通の工程（図５Ａ）で形成することができるので、半導体装置１の製造工程を簡略化することができる。
【００７３】
以上、本発明の実施形態について説明したが、本発明は他の形態で実施することもできる。
たとえば、前述の実施形態では、ＭＩＳＦＥＴ２４はスーパージャンクション構造を有していたが、たとえば図６に示すように、ｐ型ピラー層３１を省略することによって、スーパージャンクション構造を備えないＭＩＳＦＥＴであってもよい。この場合、ＪＦＥＴ２５も同様に、図７に示すように、ｐ型第１ゲート層４０およびｐ型第２ゲート層４１がピラー状に形成されていなくてもよい。
【００７４】
また、ＭＩＳＦＥＴ２４の単位セル３５の構造は、前述の実施形態のようにプレーナゲート構造であってもよいし、トレンチゲート構造であってもよい。
また、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００７５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７６】
１  半導体装置
５  第１ソース電極膜
７  第２ソース電極膜
１８  第１ゲート電極
１９  第２ゲート電極
２２  半導体基板
２３  エピタキシャル層
２４  ＭＩＳＦＥＴ
２５  ＪＦＥＴ
２６  第１面
２７  第２面
２８  ｎ＋型ドレイン層
２９  ｎ−型ドリフト層
３０  ｐ型チャネル領域
３１  ｐ型ピラー層
３２  ｎ＋型ソース領域
３４  第１ゲート絶縁膜
３９  ｎ−型チャネル層
４０  ｐ型第１ゲート層
４１  ｐ型第２ゲート層
４２  第２ゲート絶縁膜
４３  ｐ型ベース部
４４  ｐ型ピラー層
４５  （ｐ型ピラー層３１）底部
４６  （ｐ型ピラー層４４）底部
５２  （第２ゲート絶縁膜４２）開口
５３  （第２ゲート電極１９）部分
５４  層間絶縁膜
５７  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図６】
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【図７】
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