(57)【要約】【課題】半導体記憶装置の歩留まりを向上する。【解決手段】実施形態の半導体記憶装置は、積層部と、ピラーＭＰと、第１及び第２コンタクトＣＣとを含む。積層部は、第１領域ＣＡと第２領域ＨＡとに設けられ、複数の第１導電体層２３と、複数の第２導電体層２４と、第１絶縁体層４０とを含む。第１絶縁体層４０は、最上層の第１導電体層２３と最下層の第２導電体層２４との間に設けられる。ピラーＭＰは、第１領域ＣＡ内で、複数の第１導電体層２３と複数の第２導電体層２４と第１絶縁体層４０とを貫通する。第１コンタクトＣＣは、第２領域ＨＡ内で、第１導電体層２３に接続される。第２コンタクトＣＣは、第２領域ＨＡ内で、第２導電体層２４に接続される。第１領域ＣＡ内における第１絶縁体層４０の第１方向における厚さは、第２領域ＨＡ内における第１絶縁体層４０の第１方向における厚さよりも厚い。【選択図】図７
2020126943.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを含む第１領域と前記第１領域と異なる第２領域とに設けられ、基板の上方で互いが第１方向に離れて積層された複数の第１導電体層と、前記複数の第１導電体層の上方で互いが前記第１方向に離れて積層された複数の第２導電体層と、最上層の第１導電体層と最下層の第２導電体層との間の第１絶縁体層と、を含む積層部と、
前記第１領域内で、前記複数の第１導電体層と前記複数の第２導電体層と前記第１絶縁体層とを貫通するピラーと、
前記第２領域内で、前記複数の第１導電体層にそれぞれ接続された複数の第１コンタクトと、
前記第２領域内で、前記複数の第２導電体層にそれぞれ接続された複数の第２コンタクトと、
を備え、
前記第１領域内における前記第１絶縁体層の前記第１方向における厚さは、前記第２領域内における前記第１絶縁体層の前記第１方向における厚さよりも厚い、
半導体記憶装置。
【請求項２】
前記積層部は、前記第１領域と前記第２領域との間の第３領域内で、前記第１絶縁体層の上面が傾斜した部分を有する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２領域内における前記第１絶縁体層の前記第１方向における厚さは、隣り合う第１導電体層間の絶縁体層の前記第１方向における厚さと略同じであり、隣り合う第２導電体層間の絶縁体層の前記第１方向における厚さと略同じである、
請求項１に記載の半導体記憶装置。
【請求項４】
メモリセルを含む第１領域と前記第１領域と異なる第２領域とに設けられ、基板の上方で互いが第１方向に離れて積層された複数の第１導電体層と、前記複数の第１導電体層の上方で互いが前記第１方向に離れて積層された複数の第２導電体層と、前記第１領域内で最上層の第１導電体層と最下層の第２導電体層との間に設けられた第１絶縁体層と、前記第２領域内で最上層の第１導電体層と最下層の第２導電体層との間に設けられた中間導電体層と、を含む積層部と、
前記第１領域内で、前記複数の第１導電体層と前記複数の第２導電体層と前記第１絶縁体層とを貫通するピラーと、
前記第２領域内で、前記複数の第１導電体層にそれぞれ接続された複数の第１コンタクトと、
前記第２領域内で、前記複数の第２導電体層にそれぞれ接続された複数の第２コンタクトと、
を備え、
前記中間導電体層は、前記第１領域と前記第２領域とのうち前記第２領域に選択的に設けられている、
半導体記憶装置。
【請求項５】
前記ピラーは、前記複数の第１導電体層を貫通する第１部分と、前記複数の第２導電体層を貫通する第２部分と、前記第１部分と前記第２部分との間の接合部とを有し、
前記基板と平行な断面における前記ピラーの外径は、前記第１部分の上端よりも前記接合部の方が大きく、前記第２部分の下端よりも前記接合部の方が大きい、
請求項１又は請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−０３７５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の歩留まりを向上する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、積層部と、ピラーと、第１及び第２コンタクトとを含む。積層部は、第１領域と第２領域とに設けられ、複数の第１導電体層と、複数の第２導電体層と、第１絶縁体層と、を含む。第１領域は、メモリセルを含む。第２領域は、第１領域と異なる。複数の第１導電体層は、基板の上方で互いが第１方向に離れて積層される。複数の第２導電体層は、複数の第１導電体層の上方で互いが第１方向に離れて積層される。第１絶縁体層は、最上層の第１導電体層と最下層の第２導電体層との間に設けられる。ピラーは、第１領域内で、複数の第１導電体層と複数の第２導電体層と第１絶縁体層とを貫通する。複数の第１コンタクトは、第２領域内で、複数の第１導電体層にそれぞれ接続される。複数の第２コンタクトは、第２領域内で、複数の第２導電体層にそれぞれ接続される。第１領域内における第１絶縁体層の第１方向における厚さは、第２領域内における第１絶縁体層の第１方向における厚さよりも厚い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図４】第１実施形態に係る半導体記憶装置のセル領域におけるメモリセルアレイの詳細な平面レイアウトの一例を示す平面図。
【図５】第１実施形態に係る半導体記憶装置のセル領域におけるメモリセルアレイの断面構造の一例を示す図４のＶ−Ｖ線に沿った断面図。
【図６】第１実施形態に係る半導体記憶装置の引出領域におけるメモリセルアレイの詳細な平面レイアウトの一例を示す平面図。
【図７】第１実施形態に係る半導体記憶装置の引出領域におけるメモリセルアレイの断面構造の一例を示す断面図。
【図８】第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図９】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１０】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１１】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１２】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの平面図。
【図１３】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１４】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１５】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの平面図。
【図１６】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの平面図。
【図１７】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１８】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１９】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２０】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２１】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの平面図。
【図２２】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２３】第１実施形態の比較例におけるメモリセルアレイの断面構造の一例を示す断面図。
【図２４】第２実施形態に係る半導体記憶装置の引出領域におけるメモリセルアレイの詳細な平面レイアウトの一例を示す平面図。
【図２５】第２実施形態に係る半導体記憶装置の引出領域におけるメモリセルアレイの断面構造の一例を示す断面図。
【図２６】第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図２７】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２８】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの平面図。
【図２９】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３０】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３１】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３２】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３３】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３４】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの平面図。
【図３５】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３６】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３７】第３実施形態に係る半導体記憶装置の引出領域におけるメモリセルアレイの詳細な平面レイアウトの一例を示す平面図。
【図３８】第３実施形態に係る半導体記憶装置の引出領域におけるメモリセルアレイの断面構造の一例を示す断面図。
【図３９】第３実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図４０】第３実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図４１】第３実施形態に係る半導体記憶装置におけるコンタクトホールの加工方法の一例を示すテーブル。
【図４２】第３実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図４３】第４実施形態に係る半導体記憶装置の引出領域におけるメモリセルアレイの詳細な平面レイアウトの一例を示す平面図。
【図４４】第４実施形態に係る半導体記憶装置の引出領域におけるメモリセルアレイの断面構造の一例を示す断面図。
【図４５】第４実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの平面図。
【図４６】第４実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの平面図。
【図４７】第４実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図４８】第４実施形態の変形例に係る半導体記憶装置の引出領域におけるメモリセルアレイの詳細な平面レイアウトの一例を示す平面図。
【図４９】第４実施形態の変形例に係る半導体記憶装置の引出領域におけるメモリセルアレイの断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【００１０】
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【００１１】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１３】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１４】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１５】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１６】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１７】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１８】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００１９】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２０】
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
【００２１】
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ１５、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２２】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１５は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１５の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１５の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２３】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１５に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００２４】
以上で説明したメモリセルアレイ１０の回路構成において、ワード線ＷＬ０〜ＷＬ７は、後述するメモリホールＬＭＨに対応し、ワード線ＷＬ８〜ＷＬ１５は、後述するメモリホールＵＭＨに対応している。ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００２５】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００２６】
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００２７】
また、ワード線ＷＬ７及びＷＬ８間には、１本以上のダミーワード線が設けられても良い。ダミーワード線が設けられる場合、各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ７及びＭＴ８間には、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタＭＴと同様の構造を有し、データの記憶に使用されないトランジスタである。
【００２８】
［１−１−３］メモリセルアレイ１０の構造
以下に、第１実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
【００２９】
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
【００３０】
図３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する構造体を含む領域を抽出して示している。図３に示すように、メモリセルアレイ１０は、複数のスリットＳＬＴを含んでいる。
【００３１】
複数のスリットＳＬＴは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。スリットＳＬＴは、絶縁体を含み、例えばワード線ＷＬに対応する配線層と、選択ゲート線ＳＧＤに対応する配線層と、選択ゲート線ＳＧＳに対応する配線層とのそれぞれを分断している。本例では、スリットＳＬＴによって区切られた領域が、１つのストリングユニットＳＵに対応している。つまり、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に配列している。メモリセルアレイ１０には、例えば図３に示されたレイアウトがＹ方向に繰り返し配置される。
【００３２】
以上で説明したメモリセルアレイ１０の平面レイアウトは、Ｘ方向においてセル領域ＣＡと引出領域ＨＡとに分割される。セル領域ＣＡは、ＮＡＮＤストリングＮＳが形成される領域である。引出領域ＨＡは、ＮＡＮＤストリングＮＳに接続されたワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される領域である。以下に、メモリセルアレイ１０のセル領域ＣＡにおける詳細な構造と、引出領域ＨＡにおける詳細な構造とについて順に説明する。
【００３３】
（メモリセルアレイ１０のセル領域ＣＡにおける構造）
図４は、第１実施形態に係る半導体記憶装置１のセル領域ＣＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例を示している。図４に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、及び複数のビット線ＢＬを含んでいる。
【００３４】
複数のメモリピラーＭＰは、隣り合うスリットＳＬＴ間の領域において、例えば４列の千鳥状に配置される。尚、隣り合うスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置はこれに限定されず、適宜変更され得る。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
【００３５】
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置される。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＭＰＣが設けられる。各メモリピラーＭＰは、コンタクトＭＰＣを介して対応するビット線ＢＬと電気的に接続される。
【００３６】
図５は、図４のＶ−Ｖ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のセル領域ＣＡにおける断面構造の一例を示している。図５に示すように、メモリセルアレイ１０は、導電体層２１〜２６をさらに含んでいる。導電体層２１〜２６は、半導体基板２０の上方に設けられる。
【００３７】
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、半導体基板２０と導電体層２１との間の絶縁体層には、例えばセンスアンプモジュール１６等の回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
【００３８】
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステン（Ｗ）を含んでいる。
【００３９】
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステンを含んでいる。
【００４０】
最上層の導電体層２３の上方に、絶縁体層と導電体層２４とが交互に積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２４は、半導体基板２０側から順に、それぞれワード線ＷＬ８〜ＷＬ１５として使用される。導電体層２４は、例えばタングステンを含んでいる。
【００４１】
尚、最上層の導電体層２３と最下層の導電体層２４との間の絶縁体層の厚さは、隣り合う導電体層２３間の絶縁体層の厚さよりも厚く、隣り合う導電体層２４間の絶縁体層の厚さよりも厚い。言い換えると、最上層の導電体層２３と最下層の導電体層２４とのＺ方向における間隔は、隣り合う導電体層２３間のＺ方向における間隔よりも大きく、隣り合う導電体層２４間のＺ方向における間隔よりも大きい。
【００４２】
最上層の導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。導電体層２５は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２５は、例えばタングステンを含んでいる。
【００４３】
導電体層２５の上方に、絶縁体層を介して導電体層２６が設けられる。導電体層２６は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２６は、Ｘ方向に沿って配列している。導電体層２６は、例えば銅（Ｃｕ）を含んでいる。
【００４４】
メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２５を貫通している。また、メモリピラーＭＰの各々は、下層のメモリホールＬＭＨ内に形成される第１部分と、上層のメモリホールＵＭＨ内に形成される第２部分と、第１部分と第２部分との間の接合部ＪＴとを有している。
【００４５】
具体的には、メモリホールＬＭＨに対応する第１部分は、導電体層２２及び２３を貫通し、底部が導電体層２１に接触している。メモリホールＵＭＨに対応する第２部分は、メモリホールＬＭＨに対応する第１部分の上方に設けられ、導電体層２４及び２５を貫通している。接合部ＪＴは、最上層の導電体層２３と最下層の導電体層２４との間の層に含まれ、メモリピラーＭＰの第１部分と第２部分とを連結している。メモリピラーＭＰにおいて、接合部ＪＴの外径は、第１部分の上端における外径よりも大きく、第２部分の下端における外径よりも大きい。
【００４６】
また、メモリピラーＭＰは、例えばコア部材３０、半導体層３１、トンネル絶縁膜３２、絶縁膜３３、ブロック絶縁膜３４、及び半導体部３５を含んでいる。例えば、コア部材３０、半導体層３１、トンネル絶縁膜３２、絶縁膜３３、及びブロック絶縁膜３４は、メモリピラーＭＰの第１部分と第２部分との間で連続的に設けられる。
【００４７】
具体的には、コア部材３０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材３０の上端は、導電体層２５が設けられた層よりも上層に含まれ、コア部材３０の下端は、導電体層２１が設けられた層内に含まれる。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
【００４８】
半導体層３１は、例えばコア部材３０の側面及び底面を覆った部分と、コア部材３０の底部においてＺ方向に延伸した柱状部とを有している。例えば半導体層３１の柱状部の底部は、導電体層２１に接触している。半導体層３１は、例えばシリコンを含んでいる。
【００４９】
トンネル絶縁膜３２は、半導体層３１の柱状部が設けられている部分を除いて、半導体層３１の側面及び底面を覆っている。絶縁膜３３は、トンネル絶縁膜３２の側面及び底面を覆っている。ブロック絶縁膜３４は、絶縁膜３３の側面及び底面を覆っている。トンネル絶縁膜３２及びブロック絶縁膜３４のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００５０】
半導体部３５は、導電体層２５よりも上層に含まれ、例えば側面が半導体層３１の内壁に接し、底面がコア部材３０に接している。半導体部３５と半導体層３１との間は、電気的に接続されている。半導体部３５は、例えば半導体層３１と同様の材料で設けられる。
【００５１】
メモリピラーＭＰ内の半導体層３１及び半導体部３５の上面には、柱状のコンタクトＭＰＣが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＭＰＣが表示されている。当該領域においてコンタクトＭＰＣが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＭＰＣが接続される。コンタクトＭＰＣの上面には、１個の導電体層２６、すなわち１本のビット線ＢＬが接触している。１本のビット線ＢＬには、スリットＳＬＴで区切られた空間のそれぞれにおいて、１個のコンタクトＭＰＣが接続される。
【００５２】
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２２〜２５を分断している。スリットＳＬＴの上端は、導電体層２５と導電体層２６との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含んでいる。
【００５３】
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分と、メモリピラーＭＰと導電体層２４とが交差する部分とのそれぞれが、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２５とが交差する部分が、選択トランジスタＳＴ１として機能する。
【００５４】
つまり、半導体層３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３３は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能し得る。
【００５５】
（メモリセルアレイ１０の引出領域ＨＡにおける構造）
図６は、第１実施形態に係る半導体記憶装置１の引出領域ＨＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、１つのストリングユニットＳＵに対応する領域を抽出して示している。図６に示すように、引出領域ＨＡにおいてメモリセルアレイ１０の平面レイアウトは、例えばＸ方向に沿って下層接続領域ＳＴＬ、上層接続領域ＳＴＵ、及び傾斜領域ＳＬＰに分割される。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数のコンタクトＣＣを含んでいる。
【００５６】
下層接続領域ＳＴＬは、メモリホールＬＭＨが貫通している導電体層２２及び２３とロウデコーダモジュール１５との間を接続するためのコンタクトＣＣが設けられる領域である。具体的には、下層接続領域ＳＴＬは、段差（Level）Ｌ０〜Ｌ９を含んでいる。段差Ｌ１〜Ｌ９は、段差Ｌ０のＸ方向における両側のそれぞれに階段状に設けられる。段差Ｌ１は、選択ゲート線ＳＧＳに対応している。段差Ｌ２〜Ｌ９は、それぞれワード線ＷＬ０〜ＷＬ７に対応している。
【００５７】
上層接続領域ＳＴＵは、メモリホールＵＭＨが貫通している導電体層２４及び２５とロウデコーダモジュール１５との間を接続するためのコンタクトＣＣが設けられる領域である。具体的には、上層接続領域ＳＴＵは、段差Ｌ１０〜Ｌ１９を含んでいる。段差Ｌ１１〜Ｌ１９は、段差Ｌ１０のＸ方向における両側のそれぞれに階段状に設けられる。段差Ｌ１０の高さは、例えば下層接続領域ＳＴＬにおける段差Ｌ９と同じである。段差Ｌ１１〜Ｌ１８は、それぞれワード線ＷＬ８〜ＷＬ１５に対応している。段差Ｌ１９は、選択ゲート線ＳＧＤに対応している。
【００５８】
傾斜領域ＳＬＰは、下層接続領域ＳＴＬ及び上層接続領域ＳＴＵと、セル領域ＣＡとの間に配置される。言い換えると、傾斜領域ＳＬＰは、引出領域ＨＡにおけるセル領域ＣＡの近傍に位置している。第１実施形態に係る半導体記憶装置１では、上層接続領域ＳＴＵ内にコンタクトＣＣが接続される配線層が、傾斜領域ＳＬＰにおいて曲がった構造（傾斜構造）を有している。
【００５９】
複数のコンタクトＣＣは、それぞれ下層接続領域ＳＴＬ内でセル領域ＣＡ側に設けられた段差Ｌ１〜Ｌ９と、上層接続領域ＳＴＵ内でセル領域ＣＡ側に設けられた段差Ｌ１１〜Ｌ１９とに対応して設けられる。つまり、選択ゲート線ＳＧＳは、段差Ｌ１に対応するコンタクトＣＣに電気的に接続される。ワード線ＷＬ０〜ＷＬ７は、それぞれ段差Ｌ２〜Ｌ９に対応するコンタクトＣＣに電気的に接続される。ワード線ＷＬ８〜ＷＬ１５は、それぞれ段差Ｌ１１〜Ｌ１８に対応するコンタクトＣＣに電気的に接続される。選択ゲート線ＳＧＤは、段差Ｌ１９に対応するコンタクトＣＣに電気的に接続される。
【００６０】
図７は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。尚、以下の説明における引出領域ＨＡを含む断面図では、メモリピラーＭＰの構造が簡略化されて示されている。図７に示すように、引出領域ＨＡにおいてメモリセルアレイ１０は、図６を用いて説明した階段構造及び傾斜構造を有している。また、メモリセルアレイ１０は、絶縁体層４０及び導電体層４１をさらに含んでいる。
【００６１】
選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＤにそれぞれ対応する複数の導電体層のそれぞれの端部は、セル領域ＣＡから引出領域ＨＡに向かって引き出されている。そして、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＤにそれぞれ対応する複数の導電体層のそれぞれは、上層の導電体層と重ならないテラス部分を有している。例えば、導電体層２２及び２３のそれぞれのテラス部分は、下層接続領域ＳＴＬに含まれている。導電体層２４及び２５のそれぞれのテラス部分は、上層接続領域ＳＴＵに含まれている。
【００６２】
尚、図７に示された複数のテラス部分は、それぞれ図６に示された段差Ｌ１〜Ｌ９及びＬ１１〜Ｌ１９に対応している。具体的には、導電体層２２のテラス部分は、段差Ｌ１に対応している。８層の導電体層２３のそれぞれのテラス部分は、それぞれ段差Ｌ２〜Ｌ９に対応している。８層の導電体層２４のそれぞれのテラス部分は、それぞれ段差Ｌ１１〜Ｌ１８に対応している。導電体層２５のテラス部分は、段差Ｌ１９に対応している。
【００６３】
絶縁体層４０は、最上層の導電体層２３と最下層の導電体層２４との間に設けられている。傾斜領域ＳＬＰにおいて絶縁体層４０の厚さは、セル領域ＣＡから引出領域ＨＡに向かって薄くなっている。このため、セル領域ＣＡにおける絶縁体層４０の厚さは、上層接続領域ＳＴＵにおける絶縁体層４０よりも厚い。上層接続領域ＳＴＵにおける絶縁体層４０の厚さは、隣り合う導電体層２３間に設けられた絶縁体層の厚さと略等しく、隣り合う導電体層２４間に設けられた絶縁体層の厚さと略等しい。
【００６４】
傾斜領域ＳＬＰにおいて、上層接続領域ＳＴＵに対応する導電体層２４及び２５のそれぞれは、絶縁体層４０の厚さが変化した部分に沿って設けられている。導電体層２４及び２５のそれぞれの厚さは、セル領域ＣＡ及び引出領域ＨＡ内で略一定に設けられる。このため、傾斜領域ＳＬＰにおいて導電体層２４及び２５のそれぞれは、曲がった部分（傾斜構造）を有している。言い換えると、傾斜領域ＳＬＰにおいて絶縁体層４０はその上面が傾斜した部分を有し、導電体層２４及び２５のそれぞれは、絶縁体層４０の傾斜した上面部分に沿って傾斜した部分を有する。
【００６５】
導電体層２２〜２５のそれぞれのテラス部分上には、柱状のコンタクトＣＣが設けられる。各コンタクトＣＣ上には、導電体層４１が設けられる。各導電体層４１は、例えば導電体層２６よりも上層に設けられ、図示せぬ領域を介してロウデコーダモジュール１５に電気的に接続される。つまり、導電体層２２〜２５の各々は、対応するコンタクトＣＣ及び導電体層４１を介して、ロウデコーダモジュール１５に電気的に接続される。
【００６６】
以上のように、引出領域ＨＡにおいてメモリセルアレイ１０は、下層接続領域ＳＴＬと上層接続領域ＳＴＵとのそれぞれにおいて凹状の階段構造を有している。下層接続領域ＳＴＬに含まれたコンタクトＣＣは、セル領域ＣＡ内の導電体層２２又は２３から連続している導電体層２２又は２３の端部に接続される。上層接続領域ＳＴＵに含まれたコンタクトＣＣは、セル領域ＣＡ内の導電体層２４又は２５から連続している導電体層２４又は２５の端部に接続される。
【００６７】
下層接続領域ＳＴＬと上層接続領域ＳＴＵとのそれぞれには、例えばコンタクトＣＣが接続されない階段部分が含まれている。例えば、最上層の導電体層２３に接続されたコンタクトＣＣと最下層の導電体層２４に接続されたコンタクトＣＣとの間の領域には、導電体層２４及び２５と絶縁され、導電体層２４及び２５とそれぞれ同じ層に設けられた複数の導電体層が階段状に設けられる。
【００６８】
尚、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２３及び２４の個数はワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、異なる配線層で異なる導電体が使用されても良い。選択ゲート線ＳＧＤに対応した導電体層２５には、複数層に設けられた複数の導電体層２５が割り当てられても良い。
【００６９】
［１−２］半導体記憶装置１の製造方法
以下に、図８を適宜参照して、第１実施形態に係る半導体記憶装置１における、ワード線ＷＬに対応する積層構造の形成に関する一連の製造工程の一例について説明する。図８は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図９〜図２２のそれぞれは、第１実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造又は平面レイアウトの一例を示している。尚、以下で参照される各製造工程の平面図には図６に対応する領域が示され、断面図には図７に対応する領域が示されている。
【００７０】
まず、ステップＳ１０１の処理が実行され、図９に示すように下層の犠牲部材が積層される。下層の犠牲部材は、その後の工程によりメモリホールＬＭＨが貫通する積層配線に対応している。本工程では、まず半導体基板２０上に、絶縁体層５０、及び導電体層２１が順に積層される。図示が省略されているが、絶縁体層５０内には、センスアンプモジュール１６等に対応する回路が形成される。その後、導電体層２１上に絶縁体層５１及び犠牲部材５２が交互に積層され、最上層の犠牲部材５２上に絶縁体層５３が形成される。
【００７１】
導電体層２１は、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。絶縁体層５１及び５３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。例えば、犠牲部材５２が形成される層数は、メモリホールＬＭＨが貫通する選択ゲート線ＳＧＳ及びワード線ＷＬの本数に対応している。犠牲部材５２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００７２】
次に、ステップＳ１０２の処理が実行され、図１０に示すようにメモリホールＬＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、メモリホールＬＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＬＭＨが形成される。平面視において、形成された複数のメモリホールＬＭＨは、例えば千鳥状に配置される。
【００７３】
本工程で形成されるメモリホールＬＭＨは、絶縁体層５１及び５３、並びに犠牲部材５２のそれぞれを貫通し、メモリホールＬＭＨの底部は、例えば導電体層２１内で停止する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
【００７４】
次に、ステップＳ１０３の処理が実行され、図１１に示すように接合部ＪＴの加工と、犠牲部材５４の埋め込みとが実行される。具体的には、まずメモリホールＬＭＨ内に、最上層の絶縁体層５１の高さまで埋まるように犠牲部材５４が形成される。そして、例えばウェットエッチングによって絶縁体層５３が等方的にエッチングされ、メモリホールＬＭＨ上部の径が大きくなるように加工される。
【００７５】
これにより、メモリホールＬＭＨ上部に、接合部ＪＴに対応する開口部が形成される。尚、以下の製造工程の説明では、説明を簡略化するため、メモリホールＬＭＨが接合部ＪＴを含んでいるものとする。その後、接合部ＪＴに対応する開口部に犠牲部材５４が埋め込まれる。その結果、メモリホールＬＭＨ内が犠牲部材５４によって埋め込まれた構造が形成される。
【００７６】
次に、ステップＳ１０４の処理が実行され、図１２及び図１３に示すように引出領域ＨＡの絶縁体層５３が除去される。具体的には、まずフォトリソグラフィ等によって、セル領域ＣＡと引出領域ＨＡ内の傾斜領域ＳＬＰの一部とを覆うマスクＰＲが形成される。マスクＰＲは、例えばフォトレジストである。
【００７７】
それから、形成されたマスクＰＲを用いた等方性エッチングが実行される。すると、引出領域ＨＡにおいて、下層接続領域ＳＴＬ及び上層接続領域ＳＴＵに設けられた絶縁体層５３が除去される。一方で、傾斜領域ＳＬＰでは、エッチングの進行に伴いマスクＰＲの端部の下部における絶縁体層５３の一部が除去され、絶縁体層５３に傾斜部ＴＰが形成される。本工程において使用されたマスクＰＲは、絶縁体層５３の加工が完了した後に除去される。
【００７８】
次に、ステップＳ１０５の処理が実行され、図１４に示すように上層の犠牲部材が積層される。上層の犠牲部材は、その後の工程によりメモリホールＵＭＨが貫通する積層配線に対応している。本工程では、最上層の犠牲部材５２及び絶縁体層５３の露出した部分の上に絶縁体層５５及び犠牲部材５６が交互に積層され、最上層の犠牲部材５６上に絶縁体層５７が形成される。その結果、傾斜領域ＳＬＰでは、積層された絶縁体層５５及び５７並びに犠牲部材５６が、絶縁体層５３の傾斜部ＴＰに沿って傾斜した構造に形成される。
【００７９】
絶縁体層５５及び５７のそれぞれは、例えば酸化シリコンを含んでいる。例えば、犠牲部材５６が形成される層数は、メモリホールＵＭＨが貫通する選択ゲート線ＳＧＤ及びワード線ＷＬの本数に対応している。犠牲部材５６は、犠牲部材５２と同様の材料で形成され、例えば窒化シリコンを含んでいる。本工程で形成された最下層の絶縁体層５５と絶縁体層５３との組が、図７を用いて説明した絶縁体層４０に対応している。
【００８０】
次に、ステップＳ１０６の処理が実行され、図１５に示すように上層の階段加工が実行される。具体的には、まずフォトリソグラフィ等によって、図６における段差Ｌ０及びＬ１０に対応する領域がそれぞれ開口したマスクＰＲが形成される。そして、異方性エッチングによって絶縁体層５７と犠牲部材５６との組が１段分加工され、図１５（１）に示すようにマスクＰＲの開口部分に段差Ｌ１８が形成される（１段目加工）。
【００８１】
そして、図６における段差Ｌ１及びＬ１１に対応する領域がそれぞれ露出するようにマスクＰＲのスリミング処理が実行される。続けて、異方性エッチングによって絶縁体層５５又は５７と犠牲部材５６との組が１段分加工され、図１５（２）に示すようにマスクＰＲの開口部分に段差Ｌ１７及びＬ１８が形成される（２段目加工）。
【００８２】
それから、図６における段差Ｌ２及びＬ１２に対応する領域がそれぞれ露出するようにマスクＰＲのスリミング処理が実行される。続けて、異方性エッチングによって絶縁体層５５又は５７と犠牲部材５６との組が１段分加工され、図１５（３）に示すようにマスクＰＲの開口部分に段差Ｌ１６、Ｌ１７及びＬ１８が形成される（３段目加工）。
【００８３】
以降も同様に、マスクＰＲのスリミング処理と異方性エッチングとの組が、段差Ｌ１０が形成されるまで繰り返し実行される。そして、本工程において使用されたマスクＰＲは、上層の階段加工が完了した後に除去される。これにより、図１６及び図１７に示すように、段差Ｌ１０〜Ｌ１９が形成される。より具体的には、段差Ｌ１１〜Ｌ１９が、下層接続領域ＳＴＬと上層接続領域ＳＴＵとのそれぞれにおいて、段差Ｌ１０のＸ方向における両側のそれぞれに階段状に設けられる。
【００８４】
次に、ステップＳ１０７の処理が実行され、図１８に示すように下層の階段加工が実行される。具体的には、まずフォトリソグラフィ等によって、下層接続領域ＳＴＬが開口したマスクＰＲが形成され、続けて異方性エッチングが実行される。本工程では、下層接続領域ＳＴＬにおいて、加工前に段差Ｌ１０が形成されていた部分が、段差Ｌ０に到達するまでエッチングが実行される。これにより、段差Ｌ０〜Ｌ９が形成される。より具体的には、段差Ｌ１〜Ｌ９が、下層接続領域ＳＴＬにおいて、段差Ｌ０のＸ方向における両側のそれぞれに階段状に設けられる。本工程において使用されたマスクＰＲは、下層の階段加工が完了した後に除去される。
【００８５】
次に、ステップＳ１０８の処理が実行され、図１９に示すようにメモリホールＵＭＨが形成される。具体的には、まず絶縁体層５８が形成され、下層接続領域ＳＴＬと上層接続領域ＳＴＵとのそれぞれに形成された階段部分が絶縁体層５８によって埋め込まれる。そして、例えばＣＭＰ（Chemical Mechanical Polishing）によって、絶縁体層５８の上面が平坦化される。
【００８６】
その後、フォトリソグラフィ等によって、メモリホールＵＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＵＭＨが形成される。平面視において、形成された複数のメモリホールＵＭＨは、それぞれ複数のメモリホールＬＭＨに重なっている。つまり、本工程によって、メモリホールＬＭＨ内に形成された犠牲部材５４が、メモリホールＵＭＨの底部において露出する。
【００８７】
次に、ステップＳ１０９の処理が実行され、図２０に示すようにメモリピラーＭＰが形成される。具体的には、まずメモリホールＵＭＨを介して、メモリホールＬＭＨ内の犠牲部材５４が除去される。これにより、メモリピラーＭＰの形状に開口したメモリホールが形成される。それから、メモリホールの側面及び底面と、絶縁体層５８の上面とに、ブロック絶縁膜３４、絶縁膜３３、及びトンネル絶縁膜３２が順に形成される。
【００８８】
そして、メモリホール底部のブロック絶縁膜３４、絶縁膜３３、及びトンネル絶縁膜３２が除去された後に、半導体層３１及びコア部材３０が順に形成され、メモリホール内がコア部材３０によって埋め込まれる。それから、メモリホール上部に形成されたコア部材３０の一部が除去され、その空間に半導体材料（半導体部３５）が埋め込まれる。その後、絶縁体層５８よりも上層に残存するブロック絶縁膜３４、絶縁膜３３、トンネル絶縁膜３２、半導体層３１、及び半導体材料が除去される。
【００８９】
これにより、メモリホール内にメモリピラーＭＰに対応する構造体が形成される。メモリピラーＭＰが形成された後、メモリピラーＭＰの上面及び絶縁体層５８上には、例えば絶縁体層５９が形成される。絶縁体層５９は、例えば酸化シリコンを含んでいる。
【００９０】
次に、ステップＳ１１０の処理が実行され、図２１及び図２２に示すように積層配線の置換処理が実行される。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴが形成される。本工程で形成されるスリットＳＬＴは、絶縁体層５１、５３、５５、５７、５８及び５９、並びに犠牲部材５２及び５６のそれぞれを分断し、スリットＳＬＴの底部は、例えば導電体層２１が設けられた層内で停止する。尚、スリットＳＬＴの底部は、少なくとも導電体層２１が形成された層に達していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
【００９１】
そして、例えば熱リン酸によるウェットエッチングによって、犠牲部材５２及び５６が選択的に除去される。犠牲部材５２及び５６が除去された構造体は、複数のメモリピラーＭＰ等によってその立体構造が維持される。それから、スリットＳＬＴを介して、犠牲部材５２及び５６が除去された空間に導電体が埋め込まれる。本工程における導電体の形成は、例えばＣＶＤが使用される。その後、エッチバック処理によって、スリットＳＬＴ内部と絶縁体層５９の上面に形成された導電体が除去される。本工程では、少なくともスリットＳＬＴ内において、隣り合う配線層に形成された導電体が分離されていれば良い。
【００９２】
これにより、選択ゲート線ＳＧＳに対応する導電体層２２と、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３と、ワード線ＷＬ８〜ＷＬ１５にそれぞれ対応する複数の導電体層２４と、選択ゲート線ＳＧＤに対応する導電体層２５とがそれぞれ形成される。本工程において形成される導電体層２２〜２５は、バリアメタルを含んでいても良い。この場合、犠牲部材５２及び５６の除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。本工程において使用されたスリットＳＬＴは、積層配線が形成された後に絶縁体によって埋め込まれる。
【００９３】
以上で説明した第１実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。そして、その後の製造工程によって、上述した製造工程により形成された段差Ｌ１〜Ｌ９及びＬ１１〜Ｌ１９を用いて、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤにそれぞれ接続される複数のコンタクトＣＣが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番が問題が生じない範囲で入れ替えられても良い。
【００９４】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、コンタクトＣＣ起因の不良を抑制することが出来、歩留まりを向上することが出来る。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。
【００９５】
メモリセルが三次元に積層された半導体記憶装置では、例えばワード線ＷＬとして使用される板状の配線が積層され、当該積層配線を貫通するメモリピラー内に、メモリセルトランジスタＭＴとして機能するための構造体が形成される。積層されたワード線ＷＬは、例えば端部において階段状に引き出され、この階段状の領域にロウデコーダモジュールと電気的に接続するためのコンタクトが設けられる。
【００９６】
また、メモリセルが三次元に積層された半導体記憶装置では、ワード線ＷＬの積層数が増えることに伴い、Ｚ方向に２本以上のピラーが連結されたメモリピラーが形成される場合がある。そして、ピラーが連結される部分では、その他の部分で隣り合う配線層間の層間絶縁膜よりも厚い層間絶縁膜が形成され得る。このような半導体記憶装置における引出領域ＨＡの断面構造の一例が、図２３に示されている。図２３は、第１実施形態の比較例におけるメモリセルアレイ１０の断面構造の一例であり、第１実施形態で説明した図７に対応する領域を示している。
【００９７】
図２３に示すように、第１実施形態の比較例におけるメモリセルアレイ１０の構造は、第１実施形態で説明したメモリセルアレイ１０の構造に対して、傾斜領域ＳＬＰが省略され、最上層の導電体層２３と最下層の導電体層２４との間の構造が異なっている。具体的には、第１実施形態の比較例におけるメモリセルアレイ１０では、最上層の導電体層２３と最下層の導電体層２４との間に、絶縁体層４２が設けられている。そして、絶縁体層４２は、セル領域ＣＡから引出領域ＨＡ内の上層接続領域ＳＴＵに亘って略均一な厚さで設けられている。
【００９８】
つまり、第１実施形態の比較例におけるメモリセルアレイ１０では、上層接続領域ＳＴＵにおいて、最上層の導電体層２３と最下層の導電体層２４との間の絶縁体層４２の厚さが、隣り合う導電体層２３間の絶縁体層の厚さよりも厚く、且つ隣り合う導電体層２４間の絶縁体層の厚さよりも厚くなっている。言い換えると、第１実施形態の比較例におけるメモリセルアレイ１０では、引出領域ＨＡにおいて絶縁体層の間隔が異なる部分が含まれている。
【００９９】
このため、第１実施形態の比較例におけるメモリセルアレイ１０の構造では、第１実施形態で説明したステップＳ１０６及びＳ１０７のように、凹状の階段構造を上層接続領域ＳＴＵと下層接続領域ＳＴＬとのそれぞれに形成した後に下層接続領域ＳＴＬにおける凹状の階段構造を下層まで一括で加工する場合において、絶縁体層４２の影響によるエッチングばらつきが生じ得る。つまり、第１実施形態の比較例におけるメモリセルアレイ１０の構造では、下層接続領域ＳＴＬにおける階段構造がばらついたことによるコンタクトＣＣの不良が生じ得る。
【０１００】
これに対して、第１実施形態に係る半導体記憶装置１は、メモリセルアレイ１０の引出領域ＨＡに傾斜領域ＳＬＰを有している。そして、上層接続領域ＳＴＵに対応する最下層の導電体層２４が、傾斜領域ＳＬＰにおいて傾斜し、上層接続領域ＳＴＵにおいて最上層の導電体層２３と絶縁体層４０を介して隣り合っている。つまり、第１実施形態におけるメモリセルアレイ１０では、引出領域ＨＡにおける積層配線の端部における絶縁体層の間隔が略均等に設けられる。
【０１０１】
これにより、第１実施形態に係る半導体記憶装置１の製造方法では、ステップＳ１０６及びＳ１０７のように、凹状の階段構造を上層接続領域ＳＴＵと下層接続領域ＳＴＬとのそれぞれに形成した後に下層接続領域ＳＴＬにおける凹状の階段構造を下層まで一括で加工する場合において、絶縁体層４０の影響によるエッチングばらつきが抑制される。
【０１０２】
その結果、第１実施形態に係る半導体記憶装置１の製造方法では、下層接続領域ＳＴＬにおける階段構造がばらついたことによるコンタクトＣＣの不良が抑制され得る。つまり、第１実施形態に係る半導体記憶装置１は、コンタクトＣＣ起因の不良を抑制することが出来、歩留まりを向上することが出来る。
【０１０３】
［２］第２実施形態
第２実施形態に係る半導体記憶装置１では、第１実施形態に係る半導体記憶装置１に対して、引出領域ＨＡにおいて接合部ＪＴに対応する層にダミーワード線が追加される。以下に、第２実施形態に係る半導体記憶装置１について第１実施形態と異なる点を説明する。
【０１０４】
［２−１］メモリセルアレイ１０の構造
図２４は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を示している。図２４に示すように、第２実施形態における引出領域ＨＡ内のメモリセルアレイ１０の平面レイアウトは、第１実施形態で図６を用いて説明したメモリセルアレイ１０の平面レイアウトに対して、上層接続領域ＳＴＵにおける段差の数が異なっている。
【０１０５】
具体的には、第２実施形態における上層接続領域ＳＴＵは、段差Ｌ１０〜Ｌ２０を含んでいる。段差Ｌ１１〜Ｌ２０は、段差Ｌ１０のＸ方向における両側のそれぞれに階段状に設けられる。段差Ｌ１０の高さは、例えば下層接続領域ＳＴＬにおける段差Ｌ９と同じである。段差Ｌ１１は、ダミーワード線ＤＷＬに対応している。このダミーワード線ＤＷＬは、ＮＡＮＤストリングＮＳに接続されない配線である。段差Ｌ１２〜Ｌ１９は、それぞれワード線ＷＬ８〜ＷＬ１５に対応している。段差Ｌ２０は、選択ゲート線ＳＧＤに対応している。
【０１０６】
複数のコンタクトＣＣは、例えば上層接続領域ＳＴＵ内でセル領域ＣＡ側に設けられた段差Ｌ１２〜Ｌ２０に対応して設けられる。つまり、第２実施形態において、ワード線ＷＬ８〜ＷＬ１５は、それぞれ段差Ｌ１２〜Ｌ１９に対応するコンタクトＣＣに電気的に接続される。選択ゲート線ＳＧＤは、段差Ｌ２０に対応するコンタクトＣＣに電気的に接続される。尚、第２実施形態におけるダミーワード線ＤＷＬには、コンタクトＣＣが接続されても良いし、接続されなくても良い。
【０１０７】
図２５は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図２５に示すように、第２実施形態における引出領域ＨＡ内のメモリセルアレイ１０の構造は、第１実施形態で図７を用いて説明したメモリセルアレイ１０の構造に対して、接合部ＪＴから上方の積層配線の構造が異なっている。具体的には、第２実施形態におけるメモリセルアレイ１０は、引出領域ＨＡにおいて導電体層６０を含み、セル領域において絶縁体層６１を含んでいる。
【０１０８】
導電体層６０は、ダミーワード線ＤＷＬに対応している。導電体層６０は、上層接続領域ＳＴＵにおいて、最上層の導電体層２３と最下層の導電体層２４との間に設けられ、最上層の導電体層２３と最下層の導電体層２４とのそれぞれと絶縁体層によって分離されている。そして、導電体層６０は、傾斜領域ＳＬＰにおいて途切れている。導電体層６０の厚さは、導電体層２３及び２４のそれぞれの厚さと略等しく設計される。また、導電体層６０を挟む絶縁体層のそれぞれの厚さは、隣り合う導電体層２３間の絶縁体層の厚さと略等しく、隣り合う導電体層２４間の絶縁体層の厚さと略等しく設計される。
【０１０９】
絶縁体層６１は、セル領域ＣＡにおいて、最上層の導電体層２３と最下層の導電体層２４との間に設けられ、例えば最上層の導電体層２３と最下層の導電体層２４とのそれぞれと接触している。そして、絶縁体層６１は、傾斜領域ＳＬＰにおいて途切れており、途切れた絶縁体層６１の側面は、導電体層６０の端部の側面と、導電体層６０を挟む絶縁体層の端部の側面とに接触している。また、絶縁体層６１の厚さは、導電体層６０を挟む絶縁体層のそれぞれの厚さよりも厚く、且つ導電体層６０を挟む絶縁体層の合計厚さよりも厚く、さらに絶縁体層６１の上面と、導電体層６０上の絶縁体層の上面とは揃っている。このため、第２実施形態におけるメモリセルアレイ１０においては、最上層の導電体層２３と最下層の導電体層２４とのＺ方向における間隔が、セル領域ＣＡと引出領域ＨＡの上層接続領域ＳＴＵとで互いに略同じである。言い換えると、第２実施形態では、傾斜領域ＳＬＰにおいて、導電体層２４及び２５が曲がった部分（傾斜部分）を有さない。
【０１１０】
第２実施形態において、ダミーワード線ＤＷＬ、ワード線ＷＬ８〜ＷＬ１５、及び選択ゲート線ＳＧＤにそれぞれ対応する複数の導電体層のそれぞれは、上層接続領域ＳＴＵにおいて、上層の導電体層と重ならないテラス部分を有している。図２５に示された上層接続領域ＳＴＵにおける複数のテラス部分は、それぞれ図２４に示された段差Ｌ１１〜Ｓ２０に対応している。具体的には、導電体層６０のテラス部分は、段差Ｌ１１に対応している。８層の導電体層２４のそれぞれのテラス部分は、それぞれ段差Ｌ１２〜Ｌ１９に対応している。導電体層２５のテラス部分は、段差Ｌ２０に対応している。
【０１１１】
第２実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態に係る半導体記憶装置１と同様のため、説明を省略する。尚、第２実施形態に係る半導体記憶装置１において、接合部ＪＴの上面は、導電体層２４に接触していても良いし、接触していなくても良い。また、最上層の導電体層２３と最下層の導電体層２４との間に設けられる導電体層６０の数は１つに限定されず、複数設けられても良い。
【０１１２】
［２−２］半導体記憶装置１の製造方法
以下に、図２６を適宜参照して、第２実施形態に係る半導体記憶装置１における、ワード線ＷＬに対応する積層構造の形成に関する一連の製造工程の一例について説明する。図２６は、第２実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図２７〜図３６のそれぞれは、第２実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造又は平面レイアウトの一例を示している。
【０１１３】
まず、ステップＳ２０１の処理が実行され、図２７に示すように下層の犠牲部材が積層される。本工程では、まず第１実施形態におけるステップＳ１０１と同様に、半導体基板２０上に、絶縁体層５０、及び導電体層２１が順に積層され、導電体層２１上に絶縁体層５１及び犠牲部材５２が交互に積層される。そして、最上層の犠牲部材５２上に、絶縁体層５１、犠牲部材７０、及び絶縁体層５３が順に形成される。犠牲部材７０は、ダミーワード線ＤＷＬに対応している。犠牲部材７０は、犠牲部材５２と同様の材料で形成され、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【０１１４】
次に、ステップＳ２０２の処理が実行され、図２８及び図２９に示すようにセル領域ＣＡの犠牲部材７０が除去される。具体的には、まずフォトリソグラフィ等によって、下層接続領域ＳＴＬ及び上層接続領域ＳＴＵと、傾斜領域ＳＬＰの一部とを覆うマスクＰＲが形成される。マスクＰＲは、例えばフォトレジストである。
【０１１５】
それから、形成されたマスクＰＲを用いたエッチングが実行される。すると、セル領域ＣＡにおいて、最上層の犠牲部材５２より上層の絶縁体層５１及び５３並びに犠牲部材７０が除去される。一方で、傾斜領域ＳＬＰでは、エッチングの進行に伴いマスクＰＲの端部の下部における絶縁体層５３の一部が除去される。本工程において使用されたマスクＰＲは、絶縁体層５１及び５３並びに犠牲部材７０の加工が完了した後に除去される。尚、本工程におけるエッチングでは、少なくともセル領域ＣＡにおける犠牲部材７０が除去されていれば良い。また、本工程では異方性エッチングが使用されても良いし、等方性エッチングが使用されても良い。
【０１１６】
次に、ステップＳ２０３の処理が実行され、絶縁体層６１の形成及び平坦化が実行される。具体的には、まず図３０に示すように絶縁体層６１が形成され、ステップＳ２０２において犠牲部材７０及び絶縁体層５１が除去された領域が絶縁体層６１によって埋め込まれる。
【０１１７】
それから、例えばＣＭＰ（Chemical Mechanical Polishing）によって絶縁体層６１の上面が平坦化され、図３１に示すように、ステップＳ２０２において犠牲部材７０及び絶縁体層５１が除去された領域に絶縁体層６１が残った構造が形成される。本工程では、絶縁体層５３の厚さが絶縁体層５１と略同じ厚さに維持されることが好ましい。尚、第２実施形態では、絶縁体層５３と絶縁体層５１上に残った絶縁体層６１との合計の厚さが、絶縁体層５１と略同じ厚さになるように形成されても良い。
【０１１８】
次に、第１実施形態で説明したステップＳ１０２及びＳ１０３の処理が実行され、図３２に示すように、メモリホールＬＭＨが形成され、接合部ＪＴの加工と犠牲部材５４の埋め込みとが実行される。第２実施形態では、メモリホールＬＭＨが絶縁体層６１を貫通して設けられる。接合部ＪＴの加工では、例えば絶縁体層６１内をメモリホールＬＭＨが貫通した部分の径が大きくなるように加工される。
【０１１９】
次に、第１実施形態で説明したステップＳ１０５の処理が実行され、図３３に示すように上層の犠牲部材が積層される。本工程では、絶縁体層５３及び絶縁体層６１上に犠牲部材５６及び絶縁体層５５が交互に積層され、最上層の犠牲部材５６上に絶縁体層５７が形成される。第２実施形態では、絶縁体層５３の上面と絶縁体層６１の上面とが揃っているため、傾斜領域ＳＬＰにおいて、第１実施形態のような傾斜した構造が形成されない。
【０１２０】
次に、ステップＳ２０４の処理が実行され、上層の階段加工が実行される。ステップＳ２０４における階段加工の方法は、第１実施形態で説明したステップＳ１０６と同様であり、形成したマスクのスリミング処理と異方性エッチングとの組が、段差Ｌ１０が形成されるまで繰り返し実行される。つまり、本工程におけるエッチングは、犠牲部材７０を分断するまで実行される。これにより、図３４及び図３５に示すように、段差Ｌ１０〜Ｌ２０が形成される。より具体的には、段差Ｌ１１〜Ｌ２０が、下層接続領域ＳＴＬと上層接続領域ＳＴＵとのそれぞれにおいて、段差Ｌ１０のＸ方向における両側のそれぞれに階段状に設けられる。
【０１２１】
次に、ステップＳ２０５の処理が実行され、図３６に示すように下層の階段加工が実行される。ステップＳ２０５における階段加工の方法は、第１実施形態で説明したステップＳ１０７と同様であり、まず下層接続領域ＳＴＬに対応する領域が開口したマスクＰＲが形成される。そして、異方性エッチングが、加工前に段差Ｌ１０が形成されていた部分が、段差Ｌ０に到達するまで実行される。これにより、段差Ｌ０〜Ｌ９が形成される。本工程において使用されたマスクＰＲは、下層の階段加工が完了した後に除去される。
【０１２２】
次に、第１実施形態で説明したステップＳ１０８、Ｓ１０９、及びＳ１１０の処理が順に実行される。これにより、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。そして、その後の製造工程によって、上述した製造工程により形成された段差Ｌ１〜Ｌ９及びＬ１２〜Ｌ２０を用いて、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤにそれぞれ接続される複数のコンタクトＣＣが形成される。
【０１２３】
以上で説明した第２実施形態に係る半導体記憶装置１の製造工程のその他の点については、第１実施形態に係る半導体記憶装置１と同様のため説明を省略する。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番が問題が生じない範囲で入れ替えられても良い。
【０１２４】
［２−３］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１は、メモリセルアレイ１０の引出領域ＨＡにダミーワード線ＤＷＬ（導電体層６０）を有している。そして、最下層の導電体層２４と導電体層６０との間の絶縁体層と、最上層の導電体層２３と導電体層６０との間の絶縁体層とが略均等な厚さで設けられている。つまり、第２実施形態に係る半導体記憶装置１の製造工程では、引出領域ＨＡにおける絶縁体層及び犠牲部材の厚さが、略均等に形成され得る。
【０１２５】
これにより、第２実施形態に係る半導体記憶装置１の製造方法では、ステップＳ２０４及びＳ２０５のように、凹状の階段構造を上層接続領域ＳＴＵと下層接続領域ＳＴＬとのそれぞれに形成した後に下層接続領域ＳＴＬにおける凹状の階段構造を下層まで一括で加工する場合において、最上層の導電体層２３と最下層の導電体層２４との間の層の影響によるエッチングばらつきが抑制される。
【０１２６】
その結果、第２実施形態に係る半導体記憶装置１の製造方法では、下層接続領域ＳＴＬにおける階段構造がばらついたことによるコンタクトＣＣの不良が抑制され得る。つまり、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、コンタクトＣＣ起因の不良を抑制することが出来、歩留まりを向上することが出来る。
【０１２７】
［３］第３実施形態
第３実施形態に係る半導体記憶装置１では、第２実施形態に係る半導体記憶装置１に対して引出領域ＨＡにおける階段構造が省略され、積層配線を貫通するコンタクトによって積層配線とロウデコーダモジュール１５とが電気的に接続される。以下に、第３実施形態に係る半導体記憶装置１について第１及び第２実施形態と異なる点を説明する。
【０１２８】
［３−１］メモリセルアレイ１０の構造
図３７は、第３実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を示している。図３７に示すように、第３実施形態における引出領域ＨＡ内のメモリセルアレイ１０の平面レイアウトは、第２実施形態で図２４を用いて説明したメモリセルアレイ１０の平面レイアウトに対して、階段構造、すなわち段差Ｌ０〜Ｌ２０が省略されている。また、第３実施形態におけるコンタクトＣＣは、導電体部８０及び絶縁体膜８１を有している。
【０１２９】
具体的には、第３実施形態におけるコンタクトＣＣは、ワード線ＷＬ等の積層配線を貫通している。そして、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＤにそれぞれ対応する複数のコンタクトＣＣのそれぞれの底部は、それぞれ対応する配線層に接触している。各コンタクトＣＣにおいて、導電体部８０は、Ｚ方向に延伸した柱状に設けられる。絶縁体膜８１は、導電体部８０の側面を覆うように設けられ、コンタクトＣＣが貫通する積層配線と、当該コンタクトＣＣとの間を電気的に絶縁している。
【０１３０】
図３８は、第３実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図３８に示すように、第３実施形態における引出領域ＨＡ内のメモリセルアレイ１０の構造は、第２実施形態で図２５を用いて説明したメモリセルアレイ１０の構造に対して、積層配線及びコンタクトＣＣの構造が異なっている。
【０１３１】
具体的には、引出領域ＨＡにおいて、導電体層２２、２３、２４、及び２５のそれぞれの端部が、セル領域ＣＡから下層接続領域ＳＴＬまで設けられている。下層接続領域ＳＴＬ及び上層接続領域ＳＴＵにおいて、導電体層６０が、最上層の導電体層２３及び最下層の導電体層２４との間に設けられている。そして、各コンタクトＣＣは、対応する導電体層よりも上層の導電体層を貫通している。
【０１３２】
例えば、選択ゲート線ＳＧＳに対応するコンタクトＣＣは、導電体層２２よりも上層の導電体層２３、２４、２５、及び６０を貫通し、底部が導電体層２２に接触している。ワード線ＷＬ０に対応するコンタクトＣＣは、最下層の導電体層２３よりも上層の導電体層２３、２４、２５、及び６０を貫通し、底部が最下層の導電体層２３に接触している。ワード線ＷＬ８に対応するコンタクトＣＣは、最下層の導電体層２４よりも上層の導電体層２４、及び２５を貫通し、底部が最下層の導電体層２４に接触している。その他のコンタクトＣＣについても同様であり、接続される配線層に応じて上層の導電体層を貫通し、底部が対応する導電体層に接触している。
【０１３３】
第３実施形態に係る半導体記憶装置１のその他の構成は、第２実施形態に係る半導体記憶装置１と同様のため、説明を省略する。尚、第３実施形態に係る半導体記憶装置１において、接合部ＪＴの上面は、導電体層２４に接触していても良いし、接触していなくても良い。最上層の導電体層２３と最下層の導電体層２４との間に設けられる導電体層６０の数は１つに限定されず、複数設けられても良い。また、第３実施形態に係る半導体記憶装置１のコンタクト構造は、第１実施形態に係る半導体記憶装置１に対応する、引出領域ＨＡにおける積層配線の構造に対して適用することも可能である。
【０１３４】
［３−２］半導体記憶装置１の製造方法
以下に、図３９を適宜参照して、第３実施形態に係る半導体記憶装置１における、ワード線ＷＬに対応する積層構造の形成に関する一連の製造工程の一例について説明する。図３９は、第３実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図４０及び図４２のそれぞれは、第３実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造の一例を示している。
【０１３５】
まず、第２実施形態と同様に、ステップＳ２０１、Ｓ２０２、Ｓ２０３、Ｓ１０２、Ｓ１０３、及びＳ１０５の処理が順に実行される。これにより、半導体基板２０上には、第２実施形態で説明した図３３と同様の構造が形成される。
【０１３６】
次に、ステップＳ３０１の処理が実行され、コンタクト部が形成される。具体的には、まず図４０に示すようにハードマスクＨＭが形成される。ハードマスクＨＭの形成には、まず絶縁体層５７上に例えば金属膜が形成される。そして、当該金属膜が、フォトリソグラフィ及びエッチングによって、選択ゲート線ＳＧＳ及びＳＧＤ並びにワード線ＷＬ０〜ＷＬ１５にそれぞれ対応する複数のコンタクトＣＣが形成される領域が開口するように加工される。以下では、選択ゲート線ＳＧＳに対応するハードマスクＨＭの開口部を開口部ＨＳと呼ぶ。ワード線ＷＬ１５〜ＷＬ０に対応するハードマスクＨＭの開口部をそれぞれ開口部Ｈ１〜Ｈ１６と呼ぶ。選択ゲート線ＳＧＤに対応するハードマスクＨＭの開口部を開口部ＨＤと呼ぶ。
【０１３７】
ここで、図４１を用いて、開口部Ｈ１〜Ｈ１６にそれぞれ対応する複数の導電体層にそれぞれ到達する複数のコンタクトホールを形成する方法の一例について説明する。図４１は、第３実施形態に係る半導体記憶装置１の製造工程における、コンタクトホールの加工方法の一例を示すテーブルである。図４１には、エッチング実行回数と、エッチングの実行時のエッチング対象である開口部との関係が示されている。また、加工時にエッチングが実施される箇所に“○”が記載されている。“○”が記載されていない開口部は、その加工時においてフォトレジスト等に覆われており、開口部のエッチングが回避される。
【０１３８】
図４１に示すように、１回目の加工では、開口部Ｈ１〜Ｈ１６を対象としてエッチングが実行され、例えばハードマスクＨＭと、最上層のコンタクト層に到達するコンタクトホールとが開口する。本明細書において“コンタクト層”とは、コンタクトホールを到達させる目標の導電体層に対応している。
【０１３９】
２回目の加工では、開口部Ｈ２、Ｈ４、Ｈ６、Ｈ８、Ｈ１０、Ｈ１２、Ｈ１４、及びＨ１６を対象として１組（２０）の犠牲部材及び絶縁体層がエッチングされ、異なる２層にそれぞれ到達する複数のコンタクトホールが形成される。
【０１４０】
３回目の加工では、開口部Ｈ３、Ｈ４、Ｈ７、Ｈ８、Ｈ１１、Ｈ１２、Ｈ１５、及びＨ１６を対象として２組（２１）の犠牲部材及び絶縁体層がエッチングされ、異なる４層にそれぞれ到達する複数のコンタクトホールが形成される。
【０１４１】
４回目の加工では、開口部Ｈ５、Ｈ６、Ｈ７、Ｈ８、Ｈ１３、Ｈ１４、Ｈ１５、及びＨ１６を対象として４組（２２）の犠牲部材及び絶縁体層がエッチングされ、異なる８層にそれぞれ到達する複数のコンタクトホールが形成される。
【０１４２】
５回目の加工では、開口部Ｈ９、Ｈ１０、Ｈ１１、Ｈ１２、Ｈ１３、Ｈ１４、Ｈ１５、及びＨ１６を対象として８組（２３）＋１組の犠牲部材及び絶縁体層がエッチングされ、異なる１６層にそれぞれ到達する複数のコンタクトホールが形成される。
【０１４３】
以上のように、ハードマスクＨＭと最上層のコンタクト層に到達するコンタクトホールとが１回目の加工により開口してから、ｋ回目（ｋは１以上の整数）の加工で２ｋ−１組の犠牲部材及び絶縁体層がエッチングされる。これにより、異なる２ｋ層にそれぞれ到達する複数のコンタクトホールが形成される。
【０１４４】
図４１を用いて説明した方法が利用されてコンタクトホールが形成された場合のメモリセルアレイ１０の断面構造の一例が、図４２に対応している。図４２に示すように、開口部ＨＤ、及びＨＤ１〜ＨＤ８にそれぞれ対応する複数のコンタクトホールの底部は、それぞれ異なる層の犠牲部材５６に到達している。開口部ＨＤ９〜ＨＤ１６、及びＨＳにそれぞれ対応する複数のコンタクトホールの底部は、それぞれ異なる層の犠牲部材５２に到達している。そして、コンタクトホールの加工が完了すると、ハードマスクＨＭは除去される。それから、本工程により形成された複数のコンタクトホールの内部には、例えば犠牲部材５２及び５６と異なる犠牲部材が埋め込まれる。
【０１４５】
次に、第１実施形態で説明したステップＳ１０８、Ｓ１０９、及びＳ１１０の処理が順に実行される。これにより、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。その後、上述した製造工程により形成されたコンタクトホールを用いて、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤにそれぞれ接続される複数のコンタクトＣＣが形成される。
【０１４６】
以上で説明した第３実施形態に係る半導体記憶装置１の製造工程のその他の点については、第１実施形態に係る半導体記憶装置１と同様のため説明を省略する。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番が問題が生じない範囲で入れ替えられても良い。コンタクトＣＣは、コンタクトホールの形成後且つメモリピラーＭＰの形成前に形成されても良い。
【０１４７】
［３−３］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１は、第２実施形態と同様に、メモリセルアレイ１０の引出領域ＨＡにダミーワード線ＤＷＬ（導電体層６０）を有している。そして、第３実施形態におけるメモリセルアレイ１０では、階段状のコンタクト領域を形成することなく、積層配線を貫通するコンタクトＣＣが設けられる。
【０１４８】
これにより、第３実施形態に係る半導体記憶装置１の製造方法では、ステップＳ３０１のように、上層接続領域ＳＴＵに対応する積層配線と下層接続領域ＳＴＬに対応する積層配線とのそれぞれに対応するコンタクトホールを形成する加工において、最上層の導電体層２３と最下層の導電体層２４との間の層の影響によるエッチングばらつきが抑制される。
【０１４９】
その結果、第３実施形態に係る半導体記憶装置１の製造方法では、下層接続領域ＳＴＬにおけるコンタクトホール深さがばらついたことによるコンタクトＣＣの不良が抑制され得る。つまり、第３実施形態に係る半導体記憶装置１は、第２実施形態と同様に、コンタクトＣＣ起因の不良を抑制することが出来、歩留まりを向上することが出来る。
【０１５０】
［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対応する、引出領域ＨＡにおける階段構造の変形例である。以下に、第４実施形態に係る半導体記憶装置１について第１〜第３実施形態と異なる点を説明する。
【０１５１】
［４−１］メモリセルアレイ１０の構造
図４３は、第４実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を示している。図４３に示すように、第４実施形態における引出領域ＨＡ内のメモリセルアレイ１０の平面レイアウトは、第１実施形態で図６を用いて説明したメモリセルアレイ１０の平面レイアウトに対して、下層接続領域ＳＴＬにおける階段構造と上層接続領域ＳＴＵにおける階段構造とが連続している。
【０１５２】
具体的には、第４実施形態において、下層接続領域ＳＴＬは段差Ｌ０〜Ｌ８を含み、上層接続領域ＳＴＵは段差Ｌ９〜Ｌ１７を含んでいる。そして、引出領域ＨＡにおいて、段差Ｌ０〜Ｌ１７はＸ方向に沿って配列している。段差Ｌ０は、選択ゲート線ＳＧＳに対応している。段差Ｌ１〜Ｌ１６は、それぞれワード線ＷＬ０〜ＷＬ１５に対応している。段差Ｌ１７は、選択ゲート線ＳＧＤに対応している。
【０１５３】
図４４は、第４実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図４４に示すように、第４実施形態における引出領域ＨＡ内のメモリセルアレイ１０の構造は、第１実施形態で図７を用いて説明したメモリセルアレイ１０の構造に対して、例えばコンタクトＣＣが接続されない階段部分が設けられない。言い換えると、第４実施形態におけるメモリセルアレイ１０では、例えば第１実施形態で下層接続領域ＳＴＬ及び上層接続領域ＳＴＵのそれぞれにおいてＸ方向に沿って凹状に形成されていた階段構造が設けられない。
【０１５４】
このため、第４実施形態におけるメモリセルアレイ１０では、下層接続領域ＳＴＬにおける最上層の導電体層２３のテラス部分と、上層接続領域ＳＴＵにおける最下層の導電体層２４のテラス部分とが隣り合っている。第４実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態に係る半導体記憶装置１と同様のため、説明を省略する。
【０１５５】
［４−２］半導体記憶装置１の製造方法
第４実施形態に係る半導体記憶装置１の製造方法のフローは、第１実施形態に係る半導体記憶装置１と同様である。第４実施形態では、第１実施形態に係る半導体記憶装置の製造方法のステップＳ１０６の処理（上層の階段加工）とステップＳ１０７の処理（下層の階段加工）とが連続で実行され、これらの処理方法が異なる。
【０１５６】
以下に、図４５〜図４７を用いて、第４実施形態に係る半導体記憶装置１の引出領域ＨＡにおける階段加工の方法について説明する。図４５〜図４７のそれぞれは、第４実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造又は平面レイアウトの一例を示している。
【０１５７】
まず、図４５に示すように、フォトリソグラフィ等によって、図４３における段差Ｌ０に対応する領域が開口したマスクＰＲが形成される。そして、異方性エッチングによって絶縁体層５７と犠牲部材５６との組が１段分加工され、図４５（１）に示すようにマスクＰＲの開口部分に段差Ｌ１６が形成される（１段目加工）。
【０１５８】
そして、図４３における段差Ｌ１に対応する領域が露出するようにマスクＰＲのスリミング処理が実行される。続けて、異方性エッチングによって絶縁体層５５又は５７と犠牲部材５６との組が１段分加工され、図４５（２）に示すようにマスクＰＲの開口部分に段差Ｌ１５及びＬ１６が形成される（２段目加工）。
【０１５９】
それから、図６における段差Ｌ２に対応する領域が露出するようにマスクＰＲのスリミング処理が実行される。続けて、異方性エッチングによって絶縁体層５５又は５７と犠牲部材５６との組が１段分加工され、図４５（３）に示すようにマスクＰＲの開口部分に段差Ｌ１４、Ｌ１５及びＬ１６が形成される（３段目加工）。
【０１６０】
以降も同様に、マスクＰＲのスリミング処理と異方性エッチングとの組が、段差Ｌ０が形成されるまで繰り返し実行される。そして、本工程において使用されたマスクＰＲは、階段加工が完了した後に除去される。これにより、図４６及び図４７に示すように、段差Ｌ０〜Ｌ１７が形成される。より具体的には、下層接続領域ＳＴＬにおける段差Ｌ０〜Ｌ８と、上層接続領域ＳＴＵにおける段差Ｌ９〜Ｌ１７とが、Ｘ方向に順に並んで設けられる。第４実施形態に係る半導体記憶装置１のその他の製造工程は、第１実施形態に係る半導体記憶装置１の製造工程と同様のため、説明を省略する。
【０１６１】
［４−３］第４実施形態の効果
以上のように、第４実施形態に係る半導体記憶装置１は、引出領域ＨＡにおいて第１実施形態と異なる階段構造が形成される。第４実施形態に係る半導体記憶装置１のような引出領域ＨＡにおけるメモリセルアレイ１０の構造においても、第１実施形態と同様に、最上層の導電体層２３と最下層の導電体層２４との間の絶縁体層４０の影響による階段構造のばらつきが抑制され得る。従って、第４実施形態に係る半導体記憶装置１は、第１実施形態と同様に、コンタクトＣＣ起因の不良を抑制することが出来、歩留まりを向上することが出来る。
【０１６２】
［４−４］第４実施形態の変形例
以上で説明した第４実施形態に係る半導体記憶装置１の引出領域ＨＡにおける階段構造は、第２実施形態に係る半導体記憶装置１に対して適用することも可能である。以下に、第４実施形態の変形例として、第２実施形態と第４実施形態とを組み合わせた場合の一例について説明する。
【０１６３】
図４８は、第４実施形態の変形例に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を示している。図４８に示すように、第４実施形態の変形例における引出領域ＨＡ内のメモリセルアレイ１０の平面レイアウトは、第２実施形態で図２４を用いて説明したメモリセルアレイ１０の平面レイアウトに対して、下層接続領域ＳＴＬにおける階段構造と上層接続領域ＳＴＵにおける階段構造とが連続している。
【０１６４】
具体的には、第４実施形態の変形例において、下層接続領域ＳＴＬは段差Ｌ０〜Ｌ９を含み、上層接続領域ＳＴＵは段差Ｌ１０〜Ｌ１８を含んでいる。そして、引出領域ＨＡにおいて、段差Ｌ０〜Ｌ１８はＸ方向に沿って配列している。段差Ｌ０は、選択ゲート線ＳＧＳに対応している。段差Ｌ１〜Ｌ８は、それぞれワード線ＷＬ０〜ＷＬ７に対応している。段差Ｌ９は、ダミーワード線ＤＷＬに対応している。段差Ｌ１０〜Ｌ１７は、それぞれワード線ＷＬ８〜ＷＬ１５に対応している。段差Ｌ１８は、選択ゲート線ＳＧＤに対応している。尚、本例では段差Ｌ９が下層接続領域ＳＴＬに含まれているが、段差Ｌ９は上層接続領域ＳＴＵに含まれていても良い。
【０１６５】
図４９は、第４実施形態の変形例に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図４９に示すように、第４実施形態の変形例における引出領域ＨＡ内のメモリセルアレイ１０の構造は、第２実施形態で図２５を用いて説明したメモリセルアレイ１０の構造に対して、例えばコンタクトＣＣが接続されない階段部分が設けられない。言い換えると、第４実施形態の変形例におけるメモリセルアレイ１０では、例えば第２実施形態で下層接続領域ＳＴＬ及び上層接続領域ＳＴＵのそれぞれにおいてＸ方向に沿って凹状に形成されていた階段構造が設けられない。
【０１６６】
このため、第４実施形態の変形例におけるメモリセルアレイ１０では、下層接続領域ＳＴＬにおける最上層の導電体層２３のテラス部分と、上層接続領域ＳＴＵにおける最下層の導電体層２４のテラス部分とが、ダミーワード線ＤＷＬに対応するテラス部分を介して隣り合っている。
【０１６７】
第４実施形態の変形例に係る半導体記憶装置１のその他の構成は、第２実施形態に係る半導体記憶装置１と同様である。また、第４実施形態の変形例に係る半導体記憶装置１の製造方法は、第２実施形態で説明した製造方法に対して第４実施形態で説明した製造方法を組み合わせたものと同様であるため、説明を省略する。第４実施形態の変形例に係る半導体記憶装置１は、第４実施形態に係る半導体記憶装置１と同様の効果を得ることが出来る。
【０１６８】
［５］その他の変形例等
実施形態の半導体記憶装置は、積層部と、ピラーと、第１及び第２コンタクトとを含む。積層部は、第１領域と第２領域とに設けられ、複数の第１導電体層と、複数の第２導電体層と、第１絶縁体層と、を含む。第１領域は、メモリセルを含む。第２領域は、第１領域と異なる。複数の第１導電体層は、基板の上方で互いが第１方向に離れて積層される。複数の第２導電体層は、複数の第１導電体層の上方で互いが第１方向に離れて積層される。第１絶縁体層は、最上層の第１導電体層と最下層の第２導電体層との間に設けられる。ピラーは、第１領域内で、複数の第１導電体層と複数の第２導電体層と第１絶縁体層とを貫通する。複数の第１コンタクトは、第２領域内で、複数の第１導電体層にそれぞれ接続される。複数の第２コンタクトは、第２領域内で、複数の第２導電体層にそれぞれ接続される。第１領域内における第１絶縁体層の第１方向における厚さは、第２領域内における第１絶縁体層の第１方向における厚さよりも厚い。これにより、半導体記憶装置の歩留まりを向上することが出来る。
【０１６９】
上記実施形態において、メモリピラーＭＰと導電体層２６との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。メモリピラーＭＰの個数及び配置は、任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。メモリピラーＭＰが高密度に配置される場合、隣り合うスリットＳＬＴ間には、導電体層２５のみを分断するスリットが１つ以上設けられても良い。この場合、導電体層２５を分断するスリットとスリットＳＬＴによって区切られた領域が、１つのストリングユニットＳＵに対応する。
【０１７０】
上記実施形態では、引出領域ＨＡにおいてＸ方向に沿った階段構造が形成される場合について例示したが、メモリセルアレイ１０には２列以上の階段構造が形成されても良い。具体的には、例えば２列の階段構造が形成される場合、ワード線ＷＬ０に対応する導電体層のテラス部分が、Ｙ方向においてワード線ＷＬ１に対応する導電体層に隣り合い、且つＸ方向においてワード線ＷＬ２に対応する導電体層に隣り合う構造が形成される。
【０１７１】
また、第１及び第２実施形態では、Ｘ方向において凹状の階段構造が下層接続領域ＳＴＬと上層接続領域ＳＴＵとにそれぞれ１つずつ形成される場合について例示したが、これに限定されない。例えば、凹状の階段構造は、下層接続領域ＳＴＬ及び上層接続領域ＳＴＵのそれぞれにおいて２つ以上設けられても良い。この場合、引出領域ＨＡでは、凹状の階段構造がＸ方向に沿って３つ以上配列し得る。
【０１７２】
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に３本以上連結された構造であっても良い。この場合にメモリピラーＭＰには、ワード線ＷＬに対応する積層配線を貫通するピラーが追加される。メモリピラーＭＰには、複数の接合部ＪＴが含まれていても良い。また、上記実施形態では、メモリピラーＭＰが接合部ＪＴを含む場合について例示したが、接合部ＪＴは形成されなくても良い。この場合、メモリピラーＭＰは、メモリホールＬＭＨに対応する部分とメモリホールＵＭＨに対応する部分とが直接接続される。
【０１７３】
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
【０１７４】
上記実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、接合部ＪＴ近傍の導電体層がダミーワード線として使用されても良い。
【０１７５】
上記実施形態で説明に使用した図面では、メモリホールＭＨやスリットＳＬＴがテーパー形状を有している場合を例示したが、これに限定されない。例えば、メモリホールＭＨは、逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴが逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。
【０１７６】
上記実施形態では、メモリピラーＭＰの底部を介して半導体層３１と導電体層２１とが電気的に接続される場合について例示したが、これに限定されない。半導体層３１と導電体層２１とは、メモリピラーＭＰの側面を介して電気的に接続されても良い。この場合、メモリピラーＭＰの側面部分に形成されたトンネル絶縁膜３２、絶縁膜３３、及びブロック絶縁膜３４の一部が除去され、当該部分を介して半導体層３１と導電体層２１とが接触した構造が形成される。
【０１７７】
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“連続的に設けられる”とは、同じ製造工程によって形成されることを示している。ある構成要素において連続的に設けられた部分には、境界が形成されない。“連続的に設けられる”は、ある膜又は層における第１部分から第２部分まで連続膜であることと同義である。
【０１７８】
本明細書において“厚さが略等しい”は、同じ製造工程によって形成された層（膜）であることを示しており、成膜位置に基づいたばらつきも含んでいる。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。メモリホールＬＭＨ及びＵＭＨに形成された構造体は、それぞれ“ピラー”と称されても良い。つまり、第１実施形態においてメモリピラーＭＰは、メモリホールＬＭＨに対応するピラー上に、メモリホールＵＭＨに対応するピラーが接合部ＪＴを介して形成された構造を有している。
【０１７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８０】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２６…導電体層、３０…コア部材、３１…半導体層、３２…トンネル絶縁膜、３３…絶縁膜、３４…ブロック絶縁膜、３５…半導体部、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ
【図１】
2020126943.tif 000003
【図２】
2020126943.tif 000004
【図３】
2020126943.tif 000005
【図４】
2020126943.tif 000006
【図５】
2020126943.tif 000007
【図６】
2020126943.tif 000008
【図７】
2020126943.tif 000009
【図８】
2020126943.tif 000010
【図９】
2020126943.tif 000011
【図１０】
2020126943.tif 000012
【図１１】
2020126943.tif 000013
【図１２】
2020126943.tif 000014
【図１３】
2020126943.tif 000015
【図１４】
2020126943.tif 000016
【図１５】
2020126943.tif 000017
【図１６】
2020126943.tif 000018
【図１７】
2020126943.tif 000019
【図１８】
2020126943.tif 000020
【図１９】
2020126943.tif 000021
【図２０】
2020126943.tif 000022
【図２１】
2020126943.tif 000023
【図２２】
2020126943.tif 000024
【図２３】
2020126943.tif 000025
【図２４】
2020126943.tif 000026
【図２５】
2020126943.tif 000027
【図２６】
2020126943.tif 000028
【図２７】
2020126943.tif 000029
【図２８】
2020126943.tif 000030
【図２９】
2020126943.tif 000031
【図３０】
2020126943.tif 000032
【図３１】
2020126943.tif 000033
【図３２】
2020126943.tif 000034
【図３３】
2020126943.tif 000035
【図３４】
2020126943.tif 000036
【図３５】
2020126943.tif 000037
【図３６】
2020126943.tif 000038
【図３７】
2020126943.tif 000039
【図３８】
2020126943.tif 000040
【図３９】
2020126943.tif 000041
【図４０】
2020126943.tif 000042
【図４１】
2020126943.tif 000043
【図４２】
2020126943.tif 000044
【図４３】
2020126943.tif 000045
【図４４】
2020126943.tif 000046
【図４５】
2020126943.tif 000047
【図４６】
2020126943.tif 000048
【図４７】
2020126943.tif 000049
【図４８】
2020126943.tif 000050
【図４９】
2020126943.tif 000051