(57)【要約】【課題】強誘電体メモリにおいて書込み時および読出し時に要する印加電圧の低電圧化を図る。【解決手段】強誘電体キャパシタは、強誘電体膜と、強誘電体膜の上下に形成された互いに仕事関数が異なる材料からなる上部電極および下部電極とを備える。トランジスタは、上部電極および下部電極の何れかに接続して、強誘電体キャパシタを選択する。駆動制御部は、書込み時および読出し時には消去時よりも所定の電位差だけ低い電圧を強誘電体膜に印加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
強誘電体膜の上下に互いに仕事関数が異なる材料からなる上部電極および下部電極が形成された強誘電体キャパシタと、
前記上部電極および前記下部電極の何れかに接続して前記強誘電体キャパシタを選択するトランジスタと、
書込み時および読出し時には消去時よりも所定の電位差分低い電圧を前記強誘電体膜に印加する駆動制御部と
を具備する強誘電体メモリ。
【請求項２】
前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数に応じた電圧である
請求項１記載の強誘電体メモリ。
【請求項３】
前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数の差の絶対値に応じた電圧である
請求項１記載の強誘電体メモリ。
【請求項４】
前記駆動制御部は、消去時には書込み時よりも長いパルス幅の電圧を前記強誘電体膜に印加する
請求項１記載の強誘電体メモリ。
【請求項５】
前記駆動制御部は、読出し時にはパルス幅および電圧値が消去時と同等の電圧を前記強誘電体膜に印加して再書込みを行う
請求項１記載の強誘電体メモリ。
【請求項６】
前記トランジスタは、Ｎ型トランジスタであり、
前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が低い材料を有する
請求項１記載の強誘電体メモリ。
【請求項７】
前記上部電極および前記下部電極のうち書込み時または読出し時に印加される電圧の絶対値が高い方と前記トランジスタとを接続するコンタクトをさらに具備する請求項６記載の強誘電体メモリ。
【請求項８】
前記下部電極は、前記コンタクトを介して前記トランジスタに接続され、前記上部電極よりも仕事関数が高い材料を有する
請求項７記載の強誘電体メモリ。
【請求項９】
前記上部電極は、前記コンタクトを介して前記トランジスタに接続され、前記下部電極よりも仕事関数が高い材料を有する
請求項７記載の強誘電体メモリ。
【請求項１０】
前記トランジスタは、Ｐ型トランジスタであり、
前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が高い材料を有する
請求項１記載の強誘電体メモリ。
【請求項１１】
前記トランジスタによって選択された前記強誘電体キャパシタの電位を増幅するセンスアンプをさらに具備する請求項１記載の強誘電体メモリ。
【請求項１２】
前記強誘電体膜は、金属原子の電気陰性度が１．７より小さい材料を有する
請求項１記載の強誘電体メモリ。
【請求項１３】
前記強誘電体膜は、ハフニウム酸化膜を有する
請求項１記載の強誘電体メモリ。
【請求項１４】
ハフニウム酸化膜を有する強誘電体膜と、
前記強誘電体膜の上下に形成されて互いに仕事関数が異なる材料からなる上部電極および下部電極と、
前記上部電極および前記下部電極の何れか一方とコンタクトを介して接続するトランジスタと
を具備する強誘電体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、強誘電体メモリに関する。詳しくは、書込み時および読出し時に要する印加電圧を低電圧化する強誘電体メモリに関する。
【背景技術】
【０００２】
近年、不揮発性メモリの一つとして、強誘電体メモリが注目されている。この強誘電体メモリは、強誘電体における残留分極状態により記憶する値を定義するものである。ここでは、その一例として、強誘電体キャパシタとメモリセル選択のためのＭＯＳＦＥＴとをメモリセルとして使用する１Ｔ１Ｃ型強誘電体メモリに着目する。この場合、書込み動作および消去動作の際には、強誘電体キャパシタの上部電極と下部電極に電圧を印加する。一方、読出し動作の際には、上部電極に高い電圧を印加し、残留分極からの変化量を検出する。このような強誘電体メモリを利用したメモリ装置が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−０３９８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、強誘電体メモリにおいて強誘電体における残留分極を利用して値を記憶している。このとき、読出し時に十分な残留分極を得るためには、書込み時または読出し時に高い印加電圧が必要となる。そのため、素子サイズの増大や寿命の低下などの悪影響を及ぼすおそれがある。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、強誘電体メモリにおいて書込み時および読出し時に要する印加電圧の低電圧化を図ることを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、強誘電体膜の上下に互いに仕事関数が異なる材料からなる上部電極および下部電極が形成された強誘電体キャパシタと、上記上部電極および上記下部電極の何れかに接続して上記強誘電体キャパシタを選択するトランジスタと、書込み時および読出し時には消去時よりも所定の電位差分低い電圧を上記強誘電体膜に印加する駆動制御部とを具備する強誘電体メモリである。これにより、書込み時および読出し時に強誘電体膜に印加する電圧を低電圧化するという作用をもたらす。
【０００７】
また、この第１の側面において、上記所定の電位差は、上記上部電極および上記下部電極の材料の仕事関数に応じた電圧であるようにしてもよい。これにより、上部電極および下部電極の材料の仕事関数に応じた電位差により書込みおよび読出しを駆動するという作用をもたらす。
【０００８】
また、この第１の側面において、上記所定の電位差は、上記上部電極および上記下部電極の材料の仕事関数の差の絶対値に応じた電圧であるようにしてもよい。これにより、上部電極および下部電極の材料の仕事関数の差の絶対値に応じた電位差により書込みおよび読出しを駆動するという作用をもたらす。
【０００９】
また、この第１の側面において、上記駆動制御部は、消去時には書込み時よりも長いパルス幅の電圧を上記強誘電体膜に印加するようにしてもよい。これにより、電圧を増加させることなく消去を駆動するという作用をもたらす。
【００１０】
また、この第１の側面において、上記駆動制御部は、読出し時にはパルス幅および電圧値が消去時と同等の電圧を上記強誘電体膜に印加して再書込みを行うようにしてもよい。これにより、読出しにより破壊された値を再書込みするという作用をもたらす。
【００１１】
また、この第１の側面において、上記トランジスタは、Ｎ型トランジスタであり、上記上部電極および上記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が低い材料を有するようにしてもよい。この場合において、上記上部電極および上記下部電極のうち書込み時または読出し時に印加される電圧の絶対値が高い方と上記トランジスタとを接続するコンタクトをさらに具備してもよい。
【００１２】
また、この場合において、上記下部電極は、上記コンタクトを介して上記トランジスタに接続され、上記上部電極よりも仕事関数が高い材料を有するようにしてもよい。また、上記上部電極は、上記コンタクトを介して上記トランジスタに接続され、上記下部電極よりも仕事関数が高い材料を有するようにしてもよい。
【００１３】
また、この第１の側面において、上記トランジスタは、Ｐ型トランジスタであり、上記上部電極および上記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が高い材料を有するようにしてもよい。
【００１４】
また、この第１の側面において、上記トランジスタによって選択された上記強誘電体キャパシタの電位を増幅するセンスアンプをさらに具備してもよい。これにより、読出し時の電位の変動に対して電位を増幅するという作用をもたらす。
【００１５】
また、この第１の側面において、上記強誘電体膜は、金属原子の電気陰性度が１．７より小さい材料を有するようにしてもよい。これにより、強誘電体膜を薄膜化し、または、上部電極の材料の選択肢を広げるという作用をもたらす。一例として、上記強誘電体膜は、ハフニウム酸化膜を有してもよい。
【００１６】
また、本技術の第２の側面は、ハフニウム酸化膜を有する強誘電体膜と、上記強誘電体膜の上下に形成されて互いに仕事関数が異なる材料からなる上部電極および下部電極と、上記上部電極および上記下部電極の何れか一方とコンタクトを介して接続するトランジスタとを具備する強誘電体メモリ素子である。これにより、強誘電体メモリ素子における強誘電体膜を薄膜化し、または、上部電極の材料の選択肢を広げるという作用をもたらす。
【図面の簡単な説明】
【００１７】
【図１】本技術の第１の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。
【図２】本技術の第１の実施の形態における上部電極１１２および下部電極１１３として想定される材料に対応する仕事関数の一例を示す図である。
【図３】本技術の第１の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。
【図４】本技術の第１の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
【図５】本技術の第１の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
【図６】本技術の第１の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
【図７】本技術の第１の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
【図８】本技術の第１の実施の形態における強誘電体メモリの読出し駆動制御の他の例を示す図である。
【図９】本技術の第２の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。
【図１０】本技術の第３の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。
【図１１】本技術の第３の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
【図１２】本技術の第３の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
【図１３】本技術の第３の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
【図１４】本技術の第４の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
【図１５】本技術の第４の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
【図１６】本技術の第４の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
【図１７】本技術の第４の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
【図１８】本技術の第５の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
【図１９】本技術の第５の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
【図２０】本技術の第５の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
【図２１】本技術の第５の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（電圧電荷曲線を負電圧の方向にシフトさせる例）
２．第２の実施の形態（Ｎ型トランジスタと上部電極を接続する例）
３．第３の実施の形態（電圧電荷曲線を正電圧の方向にシフトさせる例）
４．第４の実施の形態（センスアンプをプレート線に接続する例）
５．第５の実施の形態（Ｐ型トランジスタと下部電極を接続する例）
【００１９】
＜１．第１の実施の形態＞
［強誘電体メモリの素子構造］
図１は、本技術の第１の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。この強誘電体メモリの素子は、強誘電体キャパシタ１１０とＮ型トランジスタ１２０とを、コンタクト１１４を介して接続した構造を有している。
【００２０】
強誘電体キャパシタ１１０は、強誘電体における残留分極状態により値を記憶する記憶部であり、強誘電体膜１１１を上下から、上部電極１１２および下部電極１１３によって挟み込んだ構造を有する。すなわち、シリコン（Ｓｉ）などの半導体基板において、下層から、下部電極１１３、強誘電体膜１１１、上部電極１１２の順に強誘電体キャパシタ１１０が形成される。
【００２１】
強誘電体膜１１１の材料としては、ハフニウム酸化膜（ＨｆＯ２）を有し、シリコンやジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ニオブ（Ｎｂ）、イットリウム（Ｙ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）を含むものが望ましい。これらの材料は、電気陰性度が比較的小さいものであり、例えば、金属原子の電気陰性度が１．７より小さいものである。
【００２２】
ただし、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸ビスマスランタン（ＢＬＴ）材料などの電気陰性度が比較的高いものも、強誘電体膜１１１の材料として用いることが可能である。
【００２３】
ハフニウム酸化膜は、例えば１０ｎｍ程度まで薄くすることが可能である。一方、チタン酸ジルコン酸鉛は、１００ｎｍ以上の厚みを有する。したがって、薄膜化という観点から見ても、強誘電体膜１１１の材料としてハフニウム酸化膜を採用することが望ましい。
【００２４】
また、製造工程という観点からも以下の点で、電気陰性度が小さいことが望ましい。すなわち、半導体製造ラインにおいては、下層から順に各材料が形成されていくが、電気陰性度が大きい材料が一旦形成された後には、その上層に電気陰性度が小さい材料を形成することは、一般的に回避されることが多い。場合によっては、電気陰性度の問題に起因して、専用の装置でしか対応できなくなるおそれもある。したがって、強誘電体膜１１１の上に上部電極１１２を形成することを考慮すると、強誘電体膜１１１の材料として電気陰性度が小さいものを採用することにより、上部電極１１２の材料の選択肢を広げることが可能となる。
【００２５】
上部電極１１２および下部電極１１３は、仕事関数が互いに異なる材料からなる。この例では、上部電極１１２の仕事関数をＸ１、下部電極１１３の仕事関数をＸ２とすると、
Ｘ１＜Ｘ２
となるように選択される。材料の具体例については後述する。
【００２６】
Ｎ型トランジスタ１２０は、メモリ素子を選択するためのｎＭＯＳトランジスタである。このＮ型トランジスタ１２０は、ゲート電極１２１と、ソース領域１２２と、ドレイン領域１２３とを備える。このＮ型トランジスタ１２０のソース領域１２２と強誘電体キャパシタ１１０の下部電極１１３とが、コンタクト１１４によって接続される。なお、Ｎ型トランジスタ１２０は、特許請求の範囲に記載のトランジスタの一例である。
【００２７】
コンタクト１１４は、一例として、穴底にバリアメタルとしてチタン（Ｔｉ）／窒化チタン（ＴｉＮ）の積層構造を有し、内部に導電体としてタングステン（Ｗ）が埋め込まれた構造を想定する。ただし、この構造は一例であり、Ｎ型トランジスタ１２０と電気的にオーミックな材料で接続されていれば他の材料を用いても構わない。
【００２８】
［仕事関数］
図２は、本技術の第１の実施の形態における上部電極１１２および下部電極１１３として想定される材料に対応する仕事関数の一例を示す図である。
【００２９】
上述のように、上部電極１１２および下部電極１１３は、仕事関数が互いに異なる材料からなり、さらに、仕事関数Ｘ１＜仕事関数Ｘ２となる材料を選択することが必要条件である。同図の対応表に基づいて、上部電極１１２および下部電極１１３の材料を選択することにより、この必要条件を満たすことができる。例えば、上部電極１１２としてＴｉＡｌを選択し、下部電極１１３としてＴｉＮを選択することによって、必要条件を満たすことができる。
【００３０】
この例では上部電極１１２および下部電極１１３はそれぞれ単層膜であることを想定したが、仕事関数Ｘ１＜仕事関数Ｘ２を満たしていればＴｉＮ／ＴｉＡｌや、ＴｉＮ／ＴａＮ／ＴｉＡｌのように、積層構造となっていても構わない。
【００３１】
なお、上述した仕事関数の値は代表例として示したものであり、例えば、不純物原子のドープ量や成膜方法によっても変化し得るものである。
【００３２】
［電圧電荷曲線］
図３は、本技術の第１の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。
【００３３】
この強誘電体メモリの電圧電荷曲線は、縦軸が強誘電体キャパシタ１１０に蓄えられている電荷Ｑを示し、横軸がプレート電圧ＶＰＬとビット電圧ＶＢＬとの間の電圧Ｖを示している。したがって、この曲線の傾き（Ｑ／Ｖ）が強誘電体キャパシタ１１０の静電容量Ｃを示すことになる。
【００３４】
この実施の形態においては、上部電極１１２の仕事関数を下部電極１１３の仕事関数よりも小さくすることにより、強誘電体膜１１１に内部電界が発生する。これにより、通常の電圧電荷曲線（ヒステリシスカーブ）よりも、電圧方向において仕事関数差ΔＸ（＝Ｘ２−Ｘ１）分だけ負の方向にシフトする。そのため、この実施の形態における電圧電荷曲線の最大電圧は「＋Ｖ−ΔＸ」となり、ΔＸ分だけ電圧が下がる。一方、最小電圧は「−Ｖ−ΔＸ」となり、やはりΔＸ分だけ電圧が下がる。
【００３５】
すなわち、この実施の形態においては、電圧電荷曲線を電圧方向にΔＸだけ負の方向にシフトすることにより、下部電極１１３を基準とした上部電極１１２の電圧の最大電圧を低減する。
【００３６】
［強誘電体メモリの等価回路］
図４は、本技術の第１の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
【００３７】
この強誘電体メモリは、強誘電体キャパシタ１１０およびＮ型トランジスタ１２０からなるメモリ素子のメモリアレイ構造を有する。各メモリ素子に対して、駆動制御部１９０からプレート線１３１、ワード線１３２およびビット線１３３が配線される。また、上述のように、Ｎ型トランジスタ１２０のソース領域１２２と強誘電体キャパシタ１１０の下部電極１１３とが、コンタクト１１４によって接続される。
【００３８】
ワード線１３２は、Ｎ型トランジスタ１２０のゲート電極１２１と接続されている。ビット線１３３は、Ｎ型トランジスタ１２０のドレイン領域１２３と接続されている。さらに、プレート線１３１は、上部電極１１２に接続されている。
【００３９】
また、ビット線１３３の出力にはセンスアンプ１４０が接続され、読出し時の電圧変動を吸収するようにセンスアンプ１４０がビット線１３３の電位を増幅するようになっている。
【００４０】
［強誘電体メモリの駆動制御］
図５は、本技術の第１の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
【００４１】
まず、選択するビットのワード線１３２をＨ（Ｈｉｇｈ）状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
【００４２】
次に、プレート線１３１をＨ状態にするとともに、ビット線１３３をＬ（Ｌｏｗ）状態にする。この際、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「＋Ｖ−ΔＸ」となるよう強誘電体キャパシタ１１０に電圧を印加する（Ｖ強誘電）。また、その際のパルス幅をＴ１とする。
【００４３】
これにより、強誘電体キャパシタ１１０には最大電圧（＋Ｖ−ΔＸ）が印加されるため、瞬時に書込みが可能である。すなわち、書込みに要する電圧は、従前の電圧ＶよりもΔＸ分だけ低電圧化させることができる。これは、電圧電荷曲線を電圧方向にΔＸだけ負の方向にシフトさせたことによるものである。
【００４４】
図６は、本技術の第１の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
【００４５】
まず、選択するビットのワード線１３２をＨ状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
【００４６】
次に、プレート線１３１をＬ状態にするとともに、ビット線１３３をＨ状態にする。その際、プレート線１３１とビット線１３３との間の電圧Ｖｅｒｓの絶対値が従前の電圧Ｖ程度となるように、電圧を印加する。
【００４７】
また、パルス幅Ｔ２は、上述の書込み時よりも長いパルスとなるように、Ｔ２＞Ｔ１となる期間パルスを印加する。この場合、強誘電体膜１１１には、最小電圧の絶対値「Ｖ＋ΔＸ」よりも小さい電圧しか印加されないが、印加されるパルス幅が長いため、消去することが可能である。
【００４８】
すなわち、電圧電荷曲線を電圧方向にΔＸだけ負の方向にシフトさせたことによって、消去のために本来必要な最大電圧の絶対値が増加するように見えるが、電圧を上げる代わりにパルス幅を長くする。これにより、消去時の電圧を増加させることなく、書込みに要する電圧を低減することができる。
【００４９】
なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
【００５０】
図７は、本技術の第１の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
【００５１】
まず、ビット線１３３の電圧が０Ｖとなるようにプリチャージを行う。その後、書込み時と同様に、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「＋Ｖ−ΔＸ」となるように電圧を印加する。
【００５２】
ここで、強誘電体の状態が負の残留分極であった場合は、最大電圧（＋Ｖ−ΔＸ）よりも高い電圧が加わるため、元の状態が破壊されて大きな電流が流れ、ビット線１３３の電位が変化する。さらに電位の変動量に対して、センスアンプ１４０をオン状態にすることにより、ビット線１３３の電位を増幅する。増幅された電圧は、上述の消去駆動制御と同様の電圧Ｖおよびパルス幅Ｔ２よりも大きく設定する。これにより、再び消去されて、元の負の残留分極を有する状態に戻る。
【００５３】
一方、強誘電体の状態が正の残留分極であった場合は、電位の変化は生じない。
【００５４】
図８は、本技術の第１の実施の形態における強誘電体メモリの読出し駆動制御の他の例を示す図である。
【００５５】
上述の例においては残留分極が負の場合には読出し時に再消去することを想定していたが、この例に示すように、再消去を行わなくてもよい。この例においては、元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
【００５６】
このように、本技術の第１の実施の形態では、上部電極１１２および下部電極１１３の材料の仕事関数が互いに異なるように選択することにより、電圧電荷曲線を負電圧の方向にシフトさせる。これにより、書込み時および読出し時に要する上部電極１１２および下部電極１１３の間の電圧を低電圧化させることができる。
【００５７】
また、書込み時と読出し時の低電圧化が可能なため、メモリとしての信頼性を向上させることができる。また、書込み時と読出し時の低電圧化により、書込み時および読出し時の消費電力を低減することができる。また、書込み時と読出し時の低電圧化により、書込み時および読出し時に必要な周辺回路のトランジスタのサイズを縮小することができる。
【００５８】
＜２．第２の実施の形態＞
［強誘電体メモリの素子構造］
図９は、本技術の第２の実施の形態における強誘電体メモリの素子構造の一例を示す断面図である。
【００５９】
上述の第１の実施の形態ではＮ型トランジスタ１２０と強誘電体キャパシタ１１０の下部電極１１３とを接続していたが、この第２の実施の形態ではＮ型トランジスタ１２０のソース領域１２２と強誘電体キャパシタ１１０の上部電極１１２とを接続している。これ以外の構造は上述の第１の実施の形態と同様である。
【００６０】
この第２の実施の形態の構造においては、上部電極１１２と下部電極１１３との間に印加される電圧の極性が上述の第１の実施の形態とは逆になる。したがって、上部電極１１２の仕事関数Ｘ１と、下部電極１１３の仕事関数Ｘ２との関係は、
Ｘ１＞Ｘ２
となるように選択される。
【００６１】
上述のように、半導体製造ラインにおいては、下層から順に各材料が形成されていく。そのため、上述の電気陰性度の観点から上部電極１１２の材料の選択肢が限られるおそれがある。そのような場合、上部電極１１２および下部電極１１３の材料の仕事関数に応じて、コンタクト１１４によるＮ型トランジスタ１２０との接続を変更することによって、必要条件としての仕事関数の大小関係を逆にすることができる。
【００６２】
このように、本技術の第２の実施の形態によれば、Ｎ型トランジスタ１２０と強誘電体キャパシタ１１０の上部電極１１２とを接続することにより、上部電極１１２および下部電極１１３の材料の仕事関数の必要条件を柔軟に満たすことができる。
【００６３】
＜３．第３の実施の形態＞
上述の第１および第２の実施の形態では、電圧電荷曲線を負の方向に移動した例を示したが、以下に説明するように正の方向に移動してもよい。この場合、上部電極１１２の仕事関数Ｘ１と、下部電極１１３の仕事関数Ｘ２の関係は、
Ｘ１＞Ｘ２
となるように選択される。
【００６４】
［電圧電荷曲線］
図１０は、本技術の第３の実施の形態における強誘電体メモリの電圧電荷曲線の一例を示す図である。
【００６５】
この第３の実施の形態においては、上部電極１１２の仕事関数を下部電極１１３の仕事関数よりも大きくすることにより、通常の電圧電荷曲線よりも、電圧方向において仕事関数差ΔＸ（＝Ｘ１−Ｘ２）分だけ正の方向にシフトする。そのため、この実施の形態における電圧電荷曲線の最大電圧は「＋Ｖ＋ΔＸ」となり、ΔＸ分だけ電圧が上がる。一方、最小電圧は「−Ｖ＋ΔＸ」となり、やはりΔＸ分だけ電圧が上がる。
【００６６】
［強誘電体メモリの駆動制御］
図１１は、本技術の第３の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
【００６７】
まず、選択するビットのワード線１３２をＨ状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
【００６８】
次に、プレート線１３１をＬ状態にするとともに、ビット線１３３をＨ状態にする。この際、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「−Ｖ＋ΔＸ」となるように電圧を印加する。したがって、強誘電体膜１１１には、電圧電荷曲線に示した最小電圧（−Ｖ＋ΔＸ）が印加されるため、書込みが可能である。すなわち、電圧Ｖｐｒｇは従前の電圧ＶよりもΔＸ分だけ低電圧化することが可能である。これは、電圧電荷曲線を電圧方向にΔＸだけ正の方向にシフトさせたことによるものである。
【００６９】
図１２は、本技術の第３の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
【００７０】
まず、選択するビットのワード線１３２をＨ状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
【００７１】
次に、ビット線１３３をＬ状態にするとともに、プレート線１３１をＨ状態にする。この際、プレート線１３１とビット線１３３との間の電圧Ｖｅｒｓの絶対値が、「Ｖ＋ΔＸ」より小さい電圧となるように、電圧を印加する。また、パルス幅が書込み駆動制御の際よりも長くなるように、パルスを印加する。
【００７２】
このように設定することにより、電圧電荷曲線に示した電圧の絶対値「Ｖ＋ΔＸ」よりも小さい電圧で消去することが可能である。
【００７３】
なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
【００７４】
図１３は、本技術の第３の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
【００７５】
まず、ビット線１３３の電圧が「＋Ｖ−ΔＸ」となるようにプリチャージを行う。その際のプレート線１３１の電位は０Ｖとなっている。
【００７６】
ここで、強誘電体の状態が正の残留分極であった場合は、上述の電圧電荷曲線における最大電圧（＋Ｖ＋ΔＸ）よりも高い電圧が加わるため、元の状態が破壊され大きな電流が流れビット線１３３の電位が変化する。さらに電位の変動量に対して、センスアンプ１４０をオン状態にすることにより、ビット線１３３の電位を増幅して、０Ｖ付近まで電位を下げる。また、このタイミングで、プレート電圧に＋Ｖ程度の電位を、消去時と同様のパルス幅で加える。以上により強誘電体膜１１１には消去時と同様の電位が加わるため、再び正の残留分極が得られる。
【００７７】
一方、強誘電体の状態が負の残留分極であった場合は、電位の変化が起きないため、一連の駆動後も負の残留分極が維持される。
【００７８】
なお、この第３の実施の形態では、残留分極が正の場合は読出し時に再消去したが、その際にはプレート線１３１の電位を上げなくてもよい。元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
【００７９】
このように、本技術の第３の実施の形態によれば、電圧電荷曲線を正電圧の方向にシフトさせた場合においても、書込み時および読出し時に要する上部電極１１２および下部電極１１３の間の電圧を低電圧化させることができる。
【００８０】
＜４．第４の実施の形態＞
［強誘電体メモリの等価回路］
図１４は、本技術の第４の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
【００８１】
上述の第３の実施の形態ではセンスアンプ１４０がビット線１３３に接続されていたが、この第４の実施の形態ではセンスアンプ１４０がプレート線１３１に接続されている。これ以外の接続については、上述の第３の実施の形態の場合と同様である。センスアンプ１４０をプレート線１３１に接続することにより、読出し時のプレート線１３１の電位変動に対して、センスアンプ１４０が増幅を行う。
【００８２】
［強誘電体メモリの駆動制御］
図１５は、本技術の第４の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
【００８３】
まず、選択するビットのワード線１３２をＨ状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
【００８４】
次に、プレート線１３１をＬ状態にする。その際、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「−Ｖ＋ΔＸ」となるように、ビット線１３３に電圧を印加する。したがって、強誘電体膜１１１には、第３の実施の形態と同様に、電圧電荷曲線の最小電圧（−Ｖ＋ΔＸ）が印加されるため、書込みが可能である。すなわち、書込みに要する電圧Ｖｐｒｇは、従前の電圧ＶよりもΔＸ分だけ低電圧化されることができる。これは、第３の実施の形態と同様に、電圧電荷曲線を電圧方向にΔＸだけ正の方向にシフトさせたことによるものである。
【００８５】
図１６は、本技術の第４の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
【００８６】
まず、選択するビットのワード線１３２をＨ状態にする。これにより、Ｎ型トランジスタ１２０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
【００８７】
次に、ビット線１３３をＬ状態にするとともに、プレート線１３１をＨ状態にする。その際、プレート線とビット線間の電圧Ｖｅｒｓの絶対値は、通常の電圧Ｖ程度を印加する。また、パルス幅としては、書込み駆動制御よりも長いパルスを印加する。
【００８８】
このように設定することにより、第３の実施の形態と同様に、電圧電荷曲線に示した電圧の絶対値「Ｖ＋ΔＸ」よりも小さい電圧で消去することが可能である。
【００８９】
なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
【００９０】
図１７は、本技術の第４の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
【００９１】
まず、プレート線１３１の電圧が０Ｖとなるようにプリチャージを行う。その後、書込み時と同様に、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「＋Ｖ−ΔＸ」となるように電圧を印加する。
【００９２】
ここで、強誘電体の状態が正の残留分極であった場合は、電圧電荷曲線における最大電圧よりも高い電圧が加わり、元の状態が破壊されて大きな電流が流れるため、プレート線１３１の電位が変化する。さらに電位の変動量に対して、センスアンプ１４０をオン状態にすることにより、プレート線１３１の電位を増幅させる。増幅された電圧は、消去動作と同様の電圧を、消去動作のパルス幅よりも長く設定することにより、再び消去され、元の負の残留分極を有する状態に戻る。
【００９３】
一方、強誘電体の状態が負の残留分極であった場合は、電位の変化は生じない。
【００９４】
なお、上述の例においては残留分極が正の場合には読出し時に再消去することを想定していたが、読出し時には再消去を行わなくてもよい。元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
【００９５】
このように、本技術の第４の実施の形態によれば、第３の実施の形態においてセンスアンプ１４０をプレート線１３１に接続した構成においても、書込み時および読出し時に要する上部電極１１２および下部電極１１３の間の電圧を低電圧化させることができる。
【００９６】
＜５．第５の実施の形態＞
［強誘電体メモリの等価回路］
図１８は、本技術の第５の実施の形態における強誘電体メモリの等価回路の一例を示す図である。
【００９７】
上述の第３の実施の形態ではメモリセル選択のためのトランジスタとしてＮ型トランジスタ１２０を用いていたが、この第５の実施の形態ではＰ型トランジスタ１５０が用いられている。これ以外の構成については、上述の第３の実施の形態の場合と同様である。Ｐ型トランジスタ１５０を用いた場合においても、以下のように駆動制御を行うことにより、上述の第３の実施の形態の場合の効果を得ることができる。なお、Ｐ型トランジスタ１５０は、特許請求の範囲に記載のトランジスタの一例である。
【００９８】
［強誘電体メモリの駆動制御］
図１９は、本技術の第５の実施の形態における強誘電体メモリの書込み駆動制御の一例を示す図である。
【００９９】
まず、選択するビットのワード線１３２をＬ状態にする。これにより、Ｐ型トランジスタ１５０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
【０１００】
次に、ビット線１３３をＨ状態にするとともに、プレート線１３１をＬ状態にする。その際、プレート線とビット線間の電圧Ｖｐｒｇが「−Ｖ＋ΔＸ」となるように電圧を印加する。したがって、強誘電体膜１１１に第３の実施の形態と同様に、電圧電荷曲線の最大電圧が印加されるため、書込みが可能である。すなわち、電圧Ｖｐｒｇは従前の電圧ＶよりもΔＸ分だけ低電圧化されることができる。これは、第３の実施の形態と同様に、電圧電荷曲線を電圧方向にΔＸだけ正の方向にシフトさせたことによるものである。
【０１０１】
図２０は、本技術の第５の実施の形態における強誘電体メモリの消去駆動制御の一例を示す図である。
【０１０２】
まず、選択するビットのワード線１３２をＬ状態にする。これにより、Ｐ型トランジスタ１５０がオン状態となり、ビット線１３３の電圧が下部電極１１３に印加されるようになる。
【０１０３】
次に、ビット線１３３をＬ状態にするとともに、プレート線１３１をＨ状態にする。その際、プレート線１３１とビット線１３３との間の電圧Ｖｅｒｓの絶対値は、通常の電圧Ｖ程度を印加する。また、パルス幅としては、書込み駆動制御よりも長いパルスを印加する。
【０１０４】
このように設定することにより、第３の実施の形態と同様に、電圧電荷曲線に示した最小電圧の絶対値「Ｖ＋ΔＸ」よりも小さい電圧によって消去することが可能である。
【０１０５】
なお、この実施の形態では、パルス幅を長くする例を示したが、例えば、パルス回数を増大させるなどの手法を適用してもよい。
【０１０６】
図２１は、本技術の第５の実施の形態における強誘電体メモリの読出し駆動制御の一例を示す図である。
【０１０７】
まず、プレート線１３１の電圧がＶｄとなるようにプリチャージを行う。その後、書込み時と同様に、プレート線１３１とビット線１３３との間の電圧Ｖｐｒｇが「＋Ｖ−ΔＸ」となるように電圧を印加する。
【０１０８】
ここで、強誘電体の状態が正の残留分極であった場合は、電圧電荷曲線における最大電圧よりも高い電圧が加わり、元の状態が破壊されて大きな電流が流れるため、ビット線１３３の電位が変化する。さらに電位の変動量に対して、センスアンプ１４０をオン状態にすることにより、ビット線１３３の電位を増幅させる。消去動作と同様の電圧を、消去動作のパルス幅よりも長く設定することにより、再び消去され、元の正の残留分極を有する状態に戻る。
【０１０９】
一方、強誘電体の状態が負の残留分極であった場合は、電位の変化は生じない。
【０１１０】
なお、上述の例においては残留分極が正の場合には読出し時に再消去することを想定していたが、読出し時には再消去を行わなくてもよい。元の状態に復元が必要な場合は、読出し後の別のタイミングで上述の消去駆動制御を行うことにより、元の状態を復元することができる。
【０１１１】
このように、本技術の第５の実施の形態によれば、第３の実施の形態のＮ型トランジスタ１２０をＰ型トランジスタ１５０に置換した場合においても、書込み時および読出し時に要する上部電極１１２および下部電極１１３の間の電圧を低電圧化させることができる。
【０１１２】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１１３】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０１１４】
なお、本技術は以下のような構成もとることができる。
（１）強誘電体膜の上下に互いに仕事関数が異なる材料からなる上部電極および下部電極が形成された強誘電体キャパシタと、
前記上部電極および前記下部電極の何れかに接続して前記強誘電体キャパシタを選択するトランジスタと、
書込み時および読出し時には消去時よりも所定の電位差分低い電圧を前記強誘電体膜に印加する駆動制御部と
を具備する強誘電体メモリ。
（２）前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数に応じた電圧である
前記（１）に記載の強誘電体メモリ。
（３）前記所定の電位差は、前記上部電極および前記下部電極の材料の仕事関数の差の絶対値に応じた電圧である
前記（１）または（２）に記載の強誘電体メモリ。
（４）前記駆動制御部は、消去時には書込み時よりも長いパルス幅の電圧を前記強誘電体膜に印加する
前記（１）から（３）のいずれかに記載の強誘電体メモリ。
（５）前記駆動制御部は、読出し時にはパルス幅および電圧値が消去時と同等の電圧を前記強誘電体膜に印加して再書込みを行う
前記（１）から（４）のいずれかに記載の強誘電体メモリ。
（６）前記トランジスタは、Ｎ型トランジスタであり、
前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が低い材料を有する
前記（１）から（５）のいずれかに記載の強誘電体メモリ。
（７）前記上部電極および前記下部電極のうち書込み時または読出し時に印加される電圧の絶対値が高い方と前記トランジスタとを接続するコンタクトをさらに具備する前記（６）に記載の強誘電体メモリ。
（８）前記下部電極は、前記コンタクトを介して前記トランジスタに接続され、前記上部電極よりも仕事関数が高い材料を有する
前記（７）に記載の強誘電体メモリ。
（９）前記上部電極は、前記コンタクトを介して前記トランジスタに接続され、前記下部電極よりも仕事関数が高い材料を有する
前記（７）に記載の強誘電体メモリ。
（１０）前記トランジスタは、Ｐ型トランジスタであり、
前記上部電極および前記下部電極のうち、書込み時または読出し時に印加される電圧の絶対値が高い方は、他方よりも仕事関数が高い材料を有する
前記（１）から（９）のいずれかに記載の強誘電体メモリ。
（１１）前記トランジスタによって選択された前記強誘電体キャパシタの電位を増幅するセンスアンプをさらに具備する前記（１）から（１０）のいずれかに記載の強誘電体メモリ。
（１２）前記強誘電体膜は、金属原子の電気陰性度が１．７より小さい材料を有する
前記（１）から（１１）のいずれかに記載の強誘電体メモリ。
（１３）前記強誘電体膜は、ハフニウム酸化膜を有する
前記（１）から（１２）のいずれかに記載の強誘電体メモリ。
（１４）ハフニウム酸化膜を有する強誘電体膜と、
前記強誘電体膜の上下に形成されて互いに仕事関数が異なる材料からなる上部電極および下部電極と、
前記上部電極および前記下部電極の何れか一方とコンタクトを介して接続するトランジスタと
を具備する強誘電体メモリ素子。
【符号の説明】
【０１１５】
１１０  強誘電体キャパシタ
１１１  強誘電体膜
１１２  上部電極
１１３  下部電極
１１４  コンタクト
１２０  Ｎ型トランジスタ
１２１  ゲート電極
１２２  ソース領域
１２３  ドレイン領域
１３１  プレート線
１３２  ワード線
１３３  ビット線
１４０  センスアンプ
１５０  Ｐ型トランジスタ
１９０  駆動制御部
【図１】
2020155187.tif 000003
【図２】
2020155187.tif 000004
【図３】
2020155187.tif 000005
【図４】
2020155187.tif 000006
【図５】
2020155187.tif 000007
【図６】
2020155187.tif 000008
【図７】
2020155187.tif 000009
【図８】
2020155187.tif 000010
【図９】
2020155187.tif 000011
【図１０】
2020155187.tif 000012
【図１１】
2020155187.tif 000013
【図１２】
2020155187.tif 000014
【図１３】
2020155187.tif 000015
【図１４】
2020155187.tif 000016
【図１５】
2020155187.tif 000017
【図１６】
2020155187.tif 000018
【図１７】
2020155187.tif 000019
【図１８】
2020155187.tif 000020
【図１９】
2020155187.tif 000021
【図２０】
2020155187.tif 000022
【図２１】
2020155187.tif 000023