(57)【要約】【課題】  セット動作の改良を図れる抵抗変化型メモリできる抵抗変化型メモリを提供すること。【解決手段】  実施形態の抵抗変化型メモリ１は、低抵抗状態と高抵抗状態との間を可逆的に変化可能であるメモリセルＭＣと、メモリセルＭＣを駆動する駆動部３とを含む。駆動部３は、メモリセルＭＣを第２の抵抗状態から第１の抵抗状態に変えるために、メモリセルＭＣに電圧Vsetを印加する。電圧Vsetは、時刻ｔ１において、電圧Ｖ１からそれよりも高い電圧Ｖ２までにパルス的に立ち上がる。電圧Vsetは、時刻ｔ２において、電圧Ｖ２から中間電圧Ｖｍまでにパルス的に立ち下がる。電圧Vsetは、時刻ｔ２以降から時刻ｔ３までの期間は中間電圧Ｖｍである。電圧Vsetは、時刻ｔ３において、中間電圧Ｖｍから電圧Ｖ１までにパルス的に立ち下がる。【選択図】      図５
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【特許請求の範囲】
【請求項１】
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルと、
前記メモリセルを駆動する駆動部とを具備し、
前記駆動部は、前記メモリセルを前記第２の抵抗状態から前記第１の抵抗状態に変えるために、前記メモリセルに電圧を印加し、
前記駆動部が前記メモリセルに印加する前記電圧は、
第１の時刻において、第１の電圧からそれよりも高い第２の電圧に変わり、
前記第１の時刻後の第２の時刻において、前記第２の電圧よりも低く、且つ、前記第１の電圧よりも高い中間電圧に変わり、
前記第２の時刻後の第３の時刻において、前記中間電圧から前記第１の電圧に変わり、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、及び／又は、前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下がる抵抗変化型メモリ。
【請求項２】
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間は前記中間電圧であり、
前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下がる請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記中間電圧は、第１の中間電圧及びそれよりも低い第２の中間電圧を含み、
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記第１の中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第１の中間電圧から前記第２の中間電圧まで下がり、
前記第３の時刻において、前記第２の中間電圧から前記第１の電圧まで降下する請求項１に記載の抵抗変化型メモリ。
【請求項４】
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間において、前記中間電圧から前記第１の電圧まで下がる請求項１に記載の抵抗変化型メモリ。
【請求項５】
前記中間電圧は、
前記メモリセルに印加した前記電圧が、前記第２の電圧から前記中間電圧までにパルス的に立ち下がったときに、前記メモリセルが前記第２の抵抗状態に変わらない電圧である請求項４に記載の抵抗変化型メモリ。
【請求項６】
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第２の電圧から前記中間電圧まで下がり、
前記第３の時刻において、前記中間電圧から前記第１の電圧まで降下する請求項１に記載の抵抗変化型メモリ。
【請求項７】
前記中間電圧は、
前記メモリセルに印加した前記電圧が、前記中間電圧から前記第１の電圧まで降下したときに、前記メモリセルが前記第２の抵抗状態に変わらない電圧である請求項６に記載の抵抗変化型メモリ。
【請求項８】
前記メモリセルは、抵抗変化膜を含む請求項１乃至７のいずれかに記載の抵抗変化型メモリ。
【請求項９】
前記抵抗変化膜は、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む請求項８に記載の抵抗変化型メモリ。
【請求項１０】
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルを含む抵抗変化型メモリの駆動方法であって、
前記メモリセルを前記第２の抵抗状態から前記第１の抵抗状態に変えるために、前記メモリセルに印加する電圧に関して、
第１の時刻において、前記電圧を第１の電圧からそれよりも大きい第２の電圧までにパルス的に立ち上げ、
前記第１の時刻後の第２の時刻において、前記第２の電圧よりも低く、且つ、前記第１の電圧よりも高い中間電圧に変え、
前記第２の時刻後の第３の時刻において、前記中間電圧から前記第１の電圧に変え、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、及び／又は、前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下げることを具備する抵抗変化型メモリの駆動方法。
【請求項１１】
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間は前記中間電圧とし、
前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下げる請求項１０に記載の抵抗変化型メモリの駆動方法。
【請求項１２】
前記中間電圧は、第１の中間電圧及びそれよりも低い第２の中間電圧を含み、
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第１の中間電圧から前記第２の中間電圧まで下げ、
前記第３の時刻において、前記第２の中間電圧から前記第１の電圧まで降下する請求項１０に記載の抵抗変化型メモリの駆動方法。
【請求項１３】
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間において、前記中間電圧から前記第１の電圧まで下げる請求項１０に記載の抵抗変化型メモリの駆動方法。
【請求項１４】
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第２の電圧から前記中間電圧まで下げ、
前記第３の時刻において、前記中間電圧から前記第１の電圧まで降下する請求項１０に記載の抵抗変化型メモリの駆動方法。
【請求項１５】
前記メモリセルは、抵抗変化膜を含む請求項１０乃至１４のいずれかに記載の抵抗変化型メモリの駆動方法。
【請求項１６】
前記抵抗変化膜は、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む請求項１５に記載の抵抗変化型メモリの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は抵抗変化型メモリびその駆動方法に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つとして相変化メモリが知られている。相変化メモリでは、抵抗変化膜を含むメモリセルを用いる。抵抗変化膜は、高抵抗状態と低抵抗状態との間を可逆的に変化することができる。抵抗変化膜を高抵抗状態から低抵抗状態に変化させる動作はセット動作と呼ばれる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】K.-J. Lee et al., A 90 nm 1.8 V 512 Mb Diode-Switch PRAM With 266 MB/s Read Throughput, IEEE Journal of Solid-State Circuits, vol. 43, no. 1, pp. 150-162, 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、セット動作に必要な回路の改良を図れる抵抗変化型メモリ及びその駆動方法を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の抵抗変化型メモリは、第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルと、前記メモリセルを駆動する駆動部とを含む。前記駆動部は、前記メモリセルを前記第２の抵抗状態から前記第１の抵抗状態に変えるために、前記メモリセルに電圧を印加する。前記駆動部が前記メモリセルに印加する前記電圧は、第１の時刻において、第１の電圧からそれよりも高い第２の電圧に変わる。前記駆動部が前記メモリセルに印加する前記電圧は、前記第１の時刻後の第２の時刻において、前記第２の電圧よりも低く、且つ、前記第１の電圧よりも高い中間電圧に変わる。前記駆動部が前記メモリセルに印加する前記電圧は、前記第２の時刻後の第３の時刻において、前記中間電圧から前記第１の電圧に変わる。前記駆動部が前記メモリセルに印加する前記電圧は、前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、及び／又は、前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下がる。
【図面の簡単な説明】
【０００６】
【図１】図１は第１の実施形態に係る抵抗変化型メモリの構成を示す図である。
【図２】図２はメモリセルアレイの構成を示す図である。
【図３】図３はメモリセルの構成を示す図である。
【図４】図４は駆動部の構成を示すブロックである。
【図５】図５は第１の実施形態のセット動作を説明するための波形図である。
【図６】図６は比較例のセット動作を説明するための波形図である。
【図７】図７は抵抗変化記憶素子の抵抗−中間電圧特性を示す図である。
【図８】図８は第１の実施形態に係る抵抗変化型メモリのＢＬ電圧発生回路を示す図である。
【図９】図９は第１の実施形態のセット動作の変形例を説明するための図である。
【図１０】図１０は第１の実施形態のセット動作の他の変形例を説明するための図である。
【図１１】図１１は第１の実施形態のセット動作の更に別の変形例を説明するための図である。
【図１２】図１２は第２の実施形態のメモリセルアレイを示す図である。
【図１３】図１３は第２の実施形態のメモリセル及びＢＬ電圧発生回路を示す図である。
【図１４】図１４は第２実施形態のセット動作を説明するための波形図である。
【図１５】図１５は第２の実施形態のセット動作の変形例を説明するための図である。
【図１６】図１６は第２の実施形態のセット動作の他の変形例を説明するための図である。
【図１７】図１７は第２の実施形態のセット動作の更に別の変形例を説明するための図である。
【図１８】図１８はカルコゲナイドに電流印加を行った際に観測される電流―電圧特性を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態を説明する。図面は、模式的または概念的なものであり、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号は同一または相当部分を付してあり、重複した説明は必要に応じて行う。また、簡略化のために、同一又は相当部分があっても符号を付さない場合もある。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る抵抗変化型メモリ１の構成を示す模式図である。
抵抗変化型メモリ１は、メモリセルアレイ２と駆動部３とを含む。
メモリセルアレイ２は、図２に示すように、第１の方向に延在する複数のワード線ＷＬ（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，・・・）と、第１の方向に交差する第２の方向に延在する複数のビット線ＢＬ（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，・・・）と、複数のメモリセルＭＣとを含む。複数のメモリセルＭＣの各々は、複数のワード線ＷＬと複数のビット線ＢＬとの各交点に対応するように配置される。
【０００９】
メモリセルＭＣは、低抵抗状態（第１の抵抗状態）と高抵抗状態（第２の抵抗状態）との間を可逆的に変化可能である。以下、電圧が印加されていないメモリセルＭＣの状態が低抵抗状態であることをセット状態、電圧が印加されていないメモリセルＭＣの状態が高抵抗状態であることをリセット状態ともいう。
【００１０】
メモリセルＭＣは、例えば、図３に示すように、選択トランジスタ（選択素子）１１及び抵抗変化膜１２を含む抵抗変化記憶素子である。選択トランジスタ１１のゲートはワード線ＷＬに接続され、選択トランジスタ１１のドレインはビット線ＢＬに接続され、選択トランジスタ１１のソースは抵抗変化膜１２の一端に接続され、抵抗変化膜１２の他端はプレート線ＰＬに接続されている。
【００１１】
抵抗変化膜１２は、例えば、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む。抵抗変化膜１２がＧｅＳｂＴｅを含む場合、抵抗変化型メモリ１はＰＣＭ（Phase Change Memory）である。抵抗変化膜１２がＧｅＴｅ及びＳｂＴｅを積層した超格子を含む場合、抵抗変化型メモリ１はｉＰＣＭ（interfacial Phase Change Memory）である。
【００１２】
ＰＣＭは、同一物質の結晶状態とアモルファス状態とで生じる物理特性の差異を記憶情報として利用しており、情報の記憶にはカルコゲナイドと呼ばれるＴｅ合金が用いられている。カルコゲナイドに電流印加を行った際に観測される典型的な電流―電圧特性を図１８に示す。アモルファス状態にあるカルコゲナイドに印加する電流を上げていき、電圧が有る値に達すると、カルコゲナイド内部でインパクトイオン化が起こってキャリアが増倍して、急激に抵抗が低下する。この現象を起こす“しきい値電圧”以上の電圧を印加すれば大電流が流れてジュール熱が発生し、カルコゲナイドの温度が上昇する。印加する電圧を制御して、カルコゲナイドの温度を結晶化温度領域に保持すれば、多結晶状態遷移して抵抗が下がる。よって、セット動作により結晶化するためには、図１８のセット動作しきい値電圧より高い電圧を印加する必要がある。
【００１３】
駆動部３はワード線、ビット線、プレート等の導電線に電圧を制御することにより、メモリセル（抵抗変化膜、選択トランジスタ）を駆動する。本実施形態では、駆動部３は、図４に示すように、選択回路２１、電圧発生印加回路２２を含む。
選択回路２１は、読み出し動作又は書き込み動作の対象となるメモリセルＭＣを選択するために必要なワード線、ビット線及びプレートを選択する。電圧発生印加回路２２は、読み出し動作又は書き込み動作に必要な、ワード線、ビット線及びプレート線に印加する電圧を発生し、これらの発生した電圧を選択回路２１が選択したワード線、ビット線及びプレート線に印加する。
【００１４】
図５は、本実施形態のセット動作を説明するための波形図（タイミングチャート）であり、より詳細には、ワード線、ビット線、プレート線及びメモリセルに印加する電圧の波形を示している。横軸は時間であり、縦軸は電圧である。
セット動作は、選択対象のメモリセルＭＣ（以下、選択セルという）を高抵抗状態から低抵抗状態に変える書込み動作である。ＰＣＭの場合、抵抗変化膜をアモルファス状態（高抵抗状態）から結晶状態（低抵抗状態）に変える動作である。リセット動作は、選択セルを低抵抗状態から高抵抗状態に変える書込み動作である。
【００１５】
駆動部３は、選択セルに繋がったワード線に電圧ＶＨ（例えば抵抗変化型メモリ１の電源電圧ＶＤＤ）を印加している状態で、選択セルに繋がったビット線にパルス状の電圧Ｖｂを印加する。以下、ビット線の電圧Ｖｂについて更に説明する。
ビット線の電圧Ｖｂは、時刻ｔ１において、電圧Ｖ１（例えば０Ｖ（グランド））からそれよりも高い電圧Ｖ２（例えば電源電圧ＶＤＤ）までにパルス的に立ち上がる。ビット線の電圧ＶｂがＶ２である期間は一定保持される。ここでは、当該期間はｔ２−ｔ１である。電圧Ｖ２と電圧Ｖ１との差（Ｖ２−Ｖ１）は、上述したセット動作しきい値電圧以上である。
【００１６】
ビット線の電圧Ｖｂは、時刻ｔ１後の時刻ｔ２において、電圧Ｖ２から中間電圧Ｖｍにパルス的に立ち下がる。中間電圧Ｖｍは、電圧Ｖ１（第１の電圧）より高く、電圧Ｖ２（第２の電圧）よりも低い。具体的には、中間電圧Ｖｍは、電圧Ｖ１の１／２倍±１５％である。電圧Ｖ２と電圧Ｖｍとの差（Ｖ２−Ｖｍ）は、セット状態からリセット状態に変化し始め出す電圧よりも低い。中間電圧Ｖｍは、例えば、電圧Ｖ２の半分である。
【００１７】
ビット線の電圧Ｖｂは、時刻ｔ２以降から時刻ｔ３までの期間は中間電圧Ｖｍである。
ビット線の電圧Ｖｂは、時刻ｔ３において、中間電圧Ｖｍから電圧Ｖ１までにパルス的に立ち下がる。
また、駆動部３は、セット動作中、プレート線には電圧Ｖ１を印加する。
【００１８】
上記のようにワード線、ビット線及びプレート線に電圧を印加すると、図５に示すように、ビット線の電圧Ｖｂと同様の波形を有する電圧Ｖｓｅｔが選択セルに印加される。
図６は、比較例のセット動作を説明するための波形図（タイミングチャート）である。比較例は以下の点で本実施形態と異なっている。
【００１９】
まず、比較例では、ビット線の電圧Ｖｂは時刻２から時刻３の期間において減少している。本実施形態では中間電圧Ｖｍで一定である。また、比較例では、電圧Ｖｂは、時刻２及び時刻３においてパルス的に立ち下がっていない。また、時刻２から時刻３の期間に印加する電圧Ｖｂ（Ｖ２−Ｖ１）はセット動作しきい値電圧の大きさが必要である。
【００２０】
図７は、実施形態の抵抗変化記憶素子の抵抗−中間電圧の特性を示す図である。
図７において、Ｕ０はリセット状態からセット状態に変化し始め出す電圧、Ｕ１は実施形態の抵抗変化記憶素子をリセット状態からセット状態に変えるために電圧Ｖ２後に印加する中間電圧Ｖｍの最小電圧、Ｕ１’は比較例の抵抗変化記憶素子をリセット状態からセット状態に変えるために必要な最小電圧（最小セット電圧）、Ｕ２はセット結晶からリセット状態に変化し始め出す電圧、そして、Ｕ３はセット状態からリセット状態に変えるために必要な最小電圧を示している。
【００２１】
図８は、ビット線ＢＬに印加する電圧を発生するＢＬ電圧発生回路２２ａの一例を示す図である。
ＢＬ電圧発生回路２２ａは、電圧Ｖ２を発生する電源３１と、中間電圧Ｖｍを発生する電源３２とを含む。電源３１及び３２は、例えば、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを用いて構成される。ＢＬ電圧発生回路２２ａは二つの電圧Ｖ２，Ｖｍを発生できる回路を用いて構成できる。したがって、本実施形態によれば、ＢＬ電圧発生回路２２ａの回路面積を低減できるという、セット動作に必要な回路の改良を図れる。
【００２２】
なお、ＢＬ電圧発生回路２２ａは、ビット線ＢＬを介して、選択トランジスタ１１（図３）のドレインに接続される。また、ＢＬ電圧発生回路２２ａは、電圧発生回路２２（図４）の一部である。
本実施形態では、図５に示した電圧Ｖｓｅｔを用いたが、図９〜図１１に示す電圧Ｖｓｅｔを用いても構わない。
【００２３】
図９の電圧Ｖｓｅｔが図５の電圧Ｖｓｅｔと異なる点は、時刻ｔ２から時刻ｔ３までの期間において、中間電圧が第１の中間電圧Ｖｍ１から第２の中間電圧Ｖｍ２まで下がることにある。
図１０の電圧Ｖｓｅｔが図９の電圧Ｖｓｅｔと異なる点は、時刻ｔ２において電圧Ｖ２から中間電圧Ｖｍ２までにパルス的に立ち下がり、時刻ｔ２以降から時刻ｔ３までの期間において、中間電圧Ｖｍ２から電圧Ｖ１になるまで下がる（パルス的には立ち下がらない）ことにある。図１０の電圧Ｖｓｅｔは、図９の電圧Ｖｓｅｔに比べて、時刻ｔ２における電圧の降下が大きい。そのため、中間電圧Ｖｍ２は、電圧Ｖｓｅｔが電圧Ｖ２から中間電圧Ｖｍ２に立ち下がったときに、選択セルがセット状態からリセット状態に変化しない電圧に設定する。
【００２４】
図１１の電圧Ｖｓｅｔが図１０の電圧Ｖｓｅｔと異なる点は、時刻ｔ２から時刻ｔ３までの期間は電圧Ｖ２から徐々に電圧Ｖｍ２まで下がり（パルス的には立ち下がらない）、そして、時刻ｔ３において電圧Ｖｍ２から電圧Ｖ１まで降下することにある。中間電圧Ｖｍ２は、電圧Ｖｓｅｔが中間電圧Ｖｍ２から電圧Ｖ１に立ち下がったときに、選択セルがセット状態からリセット状態に変化しない電圧である。
【００２５】
（第２の実施形態）
本実施形態では、クロスポイント型のメモリセルアレイを用いた抵抗変化型メモリにおいて、図５に示した電圧Ｖｓｅｔを用いる場合について説明する。
図１２は本実施形態のメモリセルアレイ２を示す図である。図１３は本実施形態のメモリセルＭＣ及びＢＬ電圧発生回路２２ａを示す図である。
【００２６】
図１２では、簡略化のため、４つのメモリセルＭＣ１〜ＭＣ４しか示していない。各メモリセルＭＣ１〜ＭＣ４は、図１３に示すように、選択素子１１ａ及び抵抗変化膜１２を含む抵抗変化記憶素子である。本実施形態では、メモリセルＭＣ１に対してセット動作を行う場合について説明する。
【００２７】
図１４は、本実施形態のセット動作を説明するための波形図（タイミングチャート）である。
駆動部３（図１）は、ワード線ＷＬ１（選択ワード線）に電圧Ｖｗ１を印加し、ビット線ＢＬ１（選択ビット線）に電圧Ｖｂ１を印加し、ワード線ＷＬ２（非選択ワード線）に電圧Ｖｂ２を印加し、そして、ビット線ＢＬ２（非選択ビット線）に電圧Ｖｂ２を印加する。
【００２８】
選択ワード線の電圧Ｖｗ１は、時刻ｔ０から時刻ｔ１までの期間は中間電圧Ｖｍであり、時刻ｔ１において中間電圧Ｖｍから電圧Ｖ２にパルス的に立ち上がり、そして、時刻ｔ２において電圧Ｖ２から中間電圧Ｖｍにパルス的に立ち下がる。
選択ビット線の電圧Ｖｂ１は、時刻ｔ０から時刻ｔ１までの期間は中間電圧Ｖｍであり、時刻ｔ１において中間電圧Ｖｍから電圧Ｖ１にパルス的に立ち下がり、時刻ｔ１以降から時刻ｔ３までの期間はＶ１で一定であり、そして、時刻ｔ３において電圧Ｖ１から中間電圧Ｖｍまでにパルス的に立ち上がる。
【００２９】
セット動作の期間中において、非選択ワード線の電圧Ｖｗ２及び非選択ビット線の電圧Ｖｂ２は中間電圧Ｖｍである。
このような電圧をワード線ＷＬ１，ＷＬ２及びビット線ＢＬ１，ＢＬ２に印加すると、図１４の電圧Ｖｓｅｔの波形は図５の電圧Ｖseの波形と同様になる。したがって、本実施形態は第１の実施形態と同様の効果を得ることができる。
【００３０】
また、本実施形態のＢＬ電圧発生回路２２ａは、図１３に示したように、電圧Ｖ２又は中間電圧Ｖｍを発生する第１の回路２２ａ１と、中間電圧Ｖｍ及び電圧Ｖ１を発生する第２の回路２２ａ２とを含む。
第１の回路２２ａ１は、電圧Ｖ２又は中間電圧Ｖｍを発生する電源３３と、インバータ３４とを含む。第２の回路２２ａ２は、中間電圧Ｖｍ又は電圧０Ｖを発生する電源３５とインバータ３６とを含む。インバータ３４及び３６には制御信号が入力される。この制御信号は電圧印加回路２３（図４）から入力される。これにより、ＢＬ電圧発生回路２２ａは、図１４に示した電圧を発生することができる。
【００３１】
本実施形態では、図１４に示した波形を有する電圧Ｖｗ１，Ｖｂ１を用いたが、図１５や図１６に示す波形を有する電圧Ｖｗ１，Ｖｂ１を用いても構わない。
図１５の場合、選択ワード線の電圧Ｖｗ１は時刻ｔ１〜時刻ｔ３において電圧Ｖｍであり、選択ビット線の電圧Ｖｂ１は時刻ｔ１〜時刻ｔ２において電圧Ｖ１である。
【００３２】
図１６の場合、選択ワード線の電圧Ｖｗ１は時刻ｔ１〜時刻ｔ２において電圧Ｖ２である。選択ビット線の電圧Ｖｂ１は、時刻ｔ１〜時刻ｔ２において電圧Ｖ１であり、時刻ｔ２〜時刻ｔ３において電圧Ｖ１から中間電圧Ｖｍまで上がる。
また、本実施形態では、クロスポイント型のメモリセルアレイを用いた抵抗変化型メモリにおいて、図５に示した電圧Ｖｓｅｔを用いる場合について説明したが、図９に示した電圧Ｖｓｅｔを用いることもできる。
【００３３】
図９に示した電圧Ｖｓｅｔを用いる場合、例えば、図１７に示す電圧Ｖｗ１，Ｖｂ１を用いる。図１７の波形図が図１６の波形図が異なる点は、選択ワード線ＷＬ１の電圧Ｖｗ１が時刻ｔ１〜時刻ｔ３において電圧Ｖ２であることにある。
上述した実施形態の上位概念、中位概念および下位概念の一部または全て、および、上述していないその他の実施形態は、例えば、以下の付記１−１６、および、付記１−１６
の任意の組合せ（明らかに矛盾する組合せは除く）で表現できる。
［付記１］
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルと、
前記メモリセルを駆動する駆動部とを具備し、
前記駆動部は、前記メモリセルを前記第２の抵抗状態から前記第１の抵抗状態に変えるために、前記メモリセルに電圧を印加し、
前記駆動部が前記メモリセルに印加する前記電圧は、
第１の時刻において、第１の電圧からそれよりも高い第２の電圧に変わり、
前記第１の時刻後の第２の時刻において、前記第２の電圧よりも低く、且つ、前記第１の電圧よりも高い中間電圧に変わり、
前記第２の時刻後の第３の時刻において、前記中間電圧から前記第１の電圧に変わり、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、及び／又は、前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下がる抵抗変化型メモリ。
［付記２］
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間は前記中間電圧であり、
前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下がる請求項１に記載の抵抗変化型メモリ。
［付記３］
前記中間電圧は、第１の中間電圧及びそれよりも低い第２の中間電圧を含み、
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記第１の中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第１の中間電圧から前記第２の中間電圧まで下がり、
前記第３の時刻において、前記第２の中間電圧から前記第１の電圧まで降下する請求項１に記載の抵抗変化型メモリ。
［付記４］
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、
前記第２の時刻以降から前記第３の時刻までの期間において、前記中間電圧から前記第１の電圧まで下がる請求項１に記載の抵抗変化型メモリ。
［付記５］
前記中間電圧は、
前記メモリセルに印加した前記電圧が、前記第２の電圧から前記中間電圧までにパルス的に立ち下がったときに、前記メモリセルが前記第２の抵抗状態に変わらない電圧である請求項４に記載の抵抗変化型メモリ。
［付記６］
前記駆動部が前記メモリセルに印加する前記電圧は、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第２の電圧から前記中間電圧まで下がり、
前記第３の時刻において、前記中間電圧から前記第１の電圧まで降下する請求項１に記載の抵抗変化型メモリ。
［付記７］
前記中間電圧は、
前記メモリセルに印加した前記電圧が、前記中間電圧から前記第１の電圧まで降下したときに、前記メモリセルが前記第２の抵抗状態に変わらない電圧である請求項６に記載の抵抗変化型メモリ。
［付記８］
前記メモリセルは、抵抗変化膜を含む請求項１乃至７のいずれかに記載の抵抗変化型メモリ。
［付記９］
前記抵抗変化膜は、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む請求項８に記載の抵抗変化型メモリ。
［付記１０］
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能であるメモリセルを含む抵抗変化型メモリの駆動方法であって、
前記メモリセルを前記第２の抵抗状態から前記第１の抵抗状態に変えるために、前記メモリセルに印加する電圧に関して、
第１の時刻において、前記電圧を第１の電圧からそれよりも大きい第２の電圧までにパルス的に立ち上げ、
前記第１の時刻後の第２の時刻において、前記第２の電圧よりも低く、且つ、前記第１の電圧よりも高い中間電圧に変え、
前記第２の時刻後の第３の時刻において、前記中間電圧から前記第１の電圧に変え、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下がり、及び／又は、前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下げることを具備する抵抗変化型メモリの駆動方法。
［付記１１］
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間は前記中間電圧とし、
前記第３の時刻において、前記中間電圧から前記第１の電圧までにパルス的に立ち下げる請求項１０に記載の抵抗変化型メモリの駆動方法。
［付記１２］
前記中間電圧は、第１の中間電圧及びそれよりも低い第２の中間電圧を含み、
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第１の中間電圧から前記第２の中間電圧まで下げ、
前記第３の時刻において、前記第２の中間電圧から前記第１の電圧まで降下する請求項１０に記載の抵抗変化型メモリの駆動方法。
［付記１３］
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻において、前記第２の電圧から前記中間電圧までにパルス的に立ち下げ、
前記第２の時刻以降から前記第３の時刻までの期間において、前記中間電圧から前記第１の電圧まで下げる請求項１０に記載の抵抗変化型メモリの駆動方法。
［付記１４］
前記メモリセルに印加する前記電圧に関して、
前記第２の時刻以降から前記第３の時刻までの期間において、前記第２の電圧から前記中間電圧まで下げ、
前記第３の時刻において、前記中間電圧から前記第１の電圧まで降下する請求項１０に記載の抵抗変化型メモリの駆動方法。
［付記１５］
前記メモリセルは、抵抗変化膜を含む請求項１０乃至１４のいずれかに記載の抵抗変化型メモリの駆動方法。
［付記１６］
前記抵抗変化膜は、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む請求項１５に記載の抵抗変化型メモリの駆動方法。
【００３４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３５】
ＭＣ…メモリセル、Ｖｍ…中間電圧、１…抵抗変化型メモリ、２…メモリセルアレイ、３…駆動部、１１…選択トランジスタ（選択素子）、１２…抵抗変化膜、２１…選択回路、２２…電圧発生回路、２２ａ…ＢＬ電圧発生回路、２３…電圧印加回路、２４…コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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