(57)【要約】【課題】半導体記憶装置の製造コストを抑制する。【解決手段】実施形態の半導体記憶装置は、複数の第１導電体層と、第２導電体層ＳＧＤと、第１ピラーＭＰと、を含む。複数の第１導電体層は、基板の上方において、第１及び第２部材ＩＭ１間に設けられる。第２導電体層ＳＧＤは、第１及び第２部材ＩＭ１間且つ複数の第１導電体層の上方の第３部材ＩＭ２に沿って設けられる。第１ピラーＭＰは、複数の第１導電体層と第２導電体層ＳＧＤとを貫通して設けられる。第２導電体層ＳＧＤは、Ｙ方向に沿って延伸した第１部分と、第１ピラーＭＰ及び第３部材ＩＭ２間において第１ピラーＭＰの周囲に沿って略均一な厚さで設けられた第２部分とを有する。第２導電体層ＳＧＤの第１部分と第２部分とは同一の材料を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
互いが第１方向に離れて基板の上方に積層され、各々が前記第１方向と交差する第２方向に沿って延伸し且つ前記第１方向と前記第２方向とのそれぞれに交差する第３方向に並んだ第１部材及び第２部材間に設けられた複数の第１導電体層と、
前記複数の第１導電体層の上方における前記第１部材及び前記第２部材間を前記第２方向に延伸した第３部材に沿って設けられた第２導電体層と、
前記複数の第１導電体層と前記第２導電体層とを貫通し、前記第１導電体層との交差部分がメモリセルトランジスタとして機能し、前記第２導電体層との交差部分が選択トランジスタとして機能する第１ピラーと、
を備え、
前記第２導電体層は、前記第２方向に沿って延伸した第１部分と、前記第１ピラー及び前記第３部材間で前記第１ピラーの周囲に沿って略均一な厚さで設けられた第２部分とを有し、
前記第１部分と前記第２部分とは同一の材料を含む、
半導体記憶装置。
【請求項２】
互いが第１方向に離れて基板の上方に積層され、各々が前記第１方向と交差する第２方向に沿って延伸し且つ前記第１方向と前記第２方向とのそれぞれに交差する第３方向に並んだ第１部材及び第２部材間に設けられた複数の第１導電体層と、
前記複数の第１導電体層の上方における前記第１部材及び前記第２部材間を前記第２方向に延伸した第３部材に沿って設けられた第２導電体層と、
前記複数の第１導電体層と前記第２導電体層とを貫通し、前記第１方向に延伸した半導体層を含み、前記第１導電体層との交差部分がメモリセルトランジスタとして機能し、前記第２導電体層との交差部分が選択トランジスタとして機能する第１ピラーと、
を備え、
前記第２導電体層は、前記第２方向に沿って延伸した第１部分と、前記第１ピラー及び前記第３部材間で前記第１ピラーの周囲に沿って略均一な厚さで設けられた第２部分とを有し、
前記半導体層は、少なくとも最上層の第１導電体層と対向する部分と、前記第２導電体層と対向する部分との間が連続膜であり、前記最上層の第１導電体層と前記第２導電体層との間の層に括れた部分を有さない、
半導体記憶装置。
【請求項３】
前記複数の第１導電体層と前記第２導電体層とを貫通し、前記第１ピラーと前記第２方向に隣り合って設けられた第２ピラーをさらに備え、
前記第２導電体層は、前記第２ピラー及び前記第３部材間で前記第２ピラーの周囲に沿って略均一な厚さで設けられた第３部分をさらに有し、前記第１ピラーと前記第２ピラーとの間における前記第１部分の側面は、直線状に設けられる、
請求項１乃至請求項２いずれか一項に記載の半導体記憶装置。
【請求項４】
前記複数の第１導電体層の上方における前記第１部材及び前記第３部材間を前記第２方向に沿って延伸した第４部材と、前記第３部材とのそれぞれに沿って設けられた第３導電体層と、
前記複数の第１導電体層と前記第３導電体層とを貫通し、前記第１導電体層との交差部分がメモリセルトランジスタとして機能し、前記第３導電体層との交差部分が選択トランジスタとして機能する第３ピラーと、
をさらに備える、
請求項１乃至請求項２いずれか一項に記載の半導体記憶装置。
【請求項５】
前記複数の第１導電体層と前記第２導電体層とを貫通し、前記第１ピラーと前記第３方向に隣り合う第５ピラーと、
前記複数の第１導電体層と前記第３導電体層とを貫通し、前記第３ピラーと前記第３方向に隣り合う第６ピラーと、
をさらに備え、
前記第５ピラー、前記第１ピラー、前記第６ピラー、及び前記第３ピラーは、前記第３方向に沿って略等間隔に配置されている、
請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１８３２２４号公報
【特許文献２】特開２０１４−１７５３４８号公報
【特許文献３】特開２０１４−０１１３８９号公報
【特許文献４】特開２０１８−１６３９６６号公報
【特許文献５】米国特許出願公開第２０１６／０２６８２６９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の製造コストを抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の第１導電体層と、第２導電体層と、第１ピラーと、を含む。複数の第１導電体層は、互いが第１方向に離れて基板の上方に積層され、各々が第１方向と交差する第２方向に沿って延伸し且つ第１方向と第２方向とのそれぞれに交差する第３方向に並んだ第１部材及び第２部材間に設けられる。第２導電体層は、複数の第１導電体層の上方における第１部材及び第２部材間を第２方向に延伸した第３部材に沿って設けられる。第１ピラーは、複数の第１導電体層と第２導電体層とを貫通して設けられる。第１ピラーの第１導電体層との交差部分は、メモリセルトランジスタとして機能する。第１ピラーの第２導電体層との交差部分は、選択トランジスタとして機能する。第２導電体層は、第２方向に沿って延伸した第１部分と、第１ピラー及び第３部材間で第１ピラーの周囲に沿って略均一な厚さで設けられた第２部分とを有し、第１部分と第２部分とは同一の材料を含む。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置の構成例を示すブロック図
【図２】実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿ったメモリセルアレイの断面構造の一例を示す断面図。
【図５】図４のＶ−Ｖ線に沿ったメモリピラーの断面構造の一例を示す断面図。
【図６】図４のＶＩ−ＶＩ線に沿ったメモリピラーの断面構造の一例を示す断面図。
【図７】図４のＶＩＩ−ＶＩＩ線に沿ったメモリピラーの断面構造の一例を示す断面図。
【図８】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図９】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１０】図９のＸ−Ｘ線に沿ったメモリセルアレイの断面図。
【図１１】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１２】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿ったメモリセルアレイの断面図。
【図１４】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１５】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１６】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１７】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１８】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１９】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２０】図１９のＸＸ−ＸＸ線に沿ったメモリセルアレイの断面図。
【図２１】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２２】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２３】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿ったメモリセルアレイの断面図。
【図２５】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２６】実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［実施形態］
以下に、実施形態に係る半導体記憶装置１について説明する。
【００１０】
［１］半導体記憶装置１の構成
［１−１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【００１１】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３，ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１３】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１４】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１５】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１６】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１７】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１８】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００１９】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２０】
［１−２］メモリセルアレイ１０の回路構成
図２は、本実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
【００２１】
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２２】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２３】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００２４】
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００２５】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００２６】
尚、本実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００２７】
［１−３］メモリセルアレイ１０の構造
以下に、実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
【００２８】
尚、以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応し、Ｙ方向はワード線ＷＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
【００２９】
図３は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、ストリングユニットＳＵ０乃至ＳＵ３に対応する構造体を含む領域を抽出して示している。図３に示すように、メモリセルアレイ１０は、例えば第１絶縁部材ＩＭ１、第２絶縁部材ＩＭ２、メモリピラーＭＰ、コンタクトＣＶ、選択ゲート線ＳＧＤ、並びにビット線ＢＬを含んでいる。
【００３０】
第１絶縁部材ＩＭ１は、それぞれがＹ方向に延伸し、Ｘ方向に配列している。第１絶縁部材ＩＭ１は絶縁体を含み、スリットＳＬＴ内に設けられる。第１絶縁部材ＩＭ１は、例えばワード線ＷＬに対応する配線層と、選択ゲート線ＳＧＤに対応する配線層と、選択ゲート線ＳＧＳに対応する配線層とのそれぞれを分断する。第１絶縁部材ＩＭ１によって区切られた領域に、メモリピラーＭＰ、選択ゲート線ＳＧＤ０〜ＳＧＤ３、第２絶縁部材ＩＭ２が配置される。
【００３１】
複数のメモリピラーＭＰは、隣り合う第１絶縁部材ＩＭ１間において、１６列の千鳥状に配置される。複数のメモリピラーＭＰは、メモリピラーＭＰ１〜ＭＰ１６を含んでいる。メモリピラーＭＰ１〜ＭＰ８は、Ｘ方向に等間隔に配置される。メモリピラーＭＰ９〜ＭＰ１６は、Ｘ方向に等間隔に配置される。メモリピラーＭＰ１〜ＭＰ８の組は、メモリピラーＭＰ９〜ＭＰ１６の組とＹ方向に隣り合い且つＸ方向にずれて配置される。メモリセルアレイ１０には、例えば、メモリピラーＭＰ１〜ＭＰ８の組とメモリピラーＭＰ９〜ＭＰ１６の組と同様に配置される複数のメモリピラーが、Ｙ方向に繰り返し配置される。
【００３２】
選択ゲート線ＳＧＤ０〜ＳＧＤ３は、隣り合う第１絶縁部材ＩＭ１間において、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各選択ゲート線ＳＧＤには、１６列の千鳥状に配置されたメモリピラーＭＰのうち、４列のメモリピラーＭＰが貫通している。具体的には、選択ゲート線ＳＧＤ０には、メモリピラーＭＰ１、ＭＰ２、ＭＰ９、及びＭＰ１０が貫通している。選択ゲート線ＳＧＤ１には、メモリピラーＭＰ３、ＭＰ４、ＭＰ１１、及びＭＰ１２が貫通している。選択ゲート線ＳＧＤ２には、メモリピラーＭＰ５、ＭＰ６、ＭＰ１３、及びＭＰ１４が貫通している。選択ゲート線ＳＧＤ３には、メモリピラーＭＰ７、ＭＰ８、ＭＰ１５、及びＭＰ１６が貫通している。選択ゲート線ＳＧＤ０〜ＳＧＤ３を貫通するメモリピラーＭＰは、それぞれストリングユニットＳＵ０〜ＳＵ３に対応している。
【００３３】
また、選択ゲート線ＳＧＤ０は、直線状に形成された部分と、端部に配置されたメモリピラーＭＰ１及びＭＰ１０の周囲に沿って設けられた部分とを有している。選択ゲート線ＳＧＤ１は、直線状に形成された部分と、端部に配置されたメモリピラーＭＰ３及びＭＰ１２の周囲に沿って設けられた部分とを有している。選択ゲート線ＳＧＤ２は、直線状に形成された部分と、端部に配置されたメモリピラーＭＰ５及びＭＰ１４の周囲に沿って設けられた部分とを有している。選択ゲート線ＳＧＤ３は、直線状に形成された部分と、端部に配置されたメモリピラーＭＰ７及びＭＰ１６の周囲に沿って設けられた部分とを有している。
【００３４】
言い換えると、例えば選択ゲート線ＳＧＤ０は、端部に配置されたメモリピラーＭＰ１と、メモリピラーＭＰ１とＹ方向において隣り合って配置されたメモリピラーとの間に、直線状に設けられた部分を有している。また、各選択ゲート線ＳＧＤにおいて、Ｙ方向に沿って延伸した部分と、メモリピラーＭＰの周囲に沿って設けられた部分とは、Ｚ方向における厚さが略等しく、連続的に設けられ、同一の材料を含む。さらに、各選択ゲート線ＳＧＤのメモリピラーＭＰの周囲に沿って設けられた部分における厚さは、Ｚ方向に直交する方向において略均一である。具体的には、例えばメモリピラーＭＰ１と端部の第２絶縁部材ＩＭ２との間に設けられた部分における選択ゲート線ＳＧＤは、メモリピラーＭＰ１の径方向に沿った厚さが略均一である。
【００３５】
複数の第２絶縁部材ＩＭ２は、それぞれがＹ方向に延伸し、Ｘ方向に配列している。具体的には、第２絶縁部材ＩＭ２は、隣り合う第１絶縁部材ＩＭ１間において、第１絶縁部材ＩＭ１と当該第１絶縁部材ＩＭ１と隣り合う選択ゲート線ＳＧＤとの間と、隣り合う選択ゲート線ＳＧＤ間とにそれぞれ配置される。第２絶縁部材ＩＭ２は絶縁体を含み、スリットＳＨＥ内に設けられる。第２絶縁部材ＩＭ２は、選択ゲート線ＳＧＤに対応する配線層を分断する。第２絶縁部材ＩＭ２の幅は、例えば第１絶縁部材ＩＭ１の幅よりも狭い。第２絶縁部材ＩＭ２は、選択ゲート線ＳＧＤと同様に、メモリピラーＭＰの周囲に沿って設けられた部分を有している。
【００３６】
複数のビット線ＢＬは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。例えば、各メモリピラーＭＰには、２本のビット線ＢＬが重なっている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。メモリピラーＭＰ内の構造体は、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
【００３７】
尚、以上で説明したメモリセルアレイ１０の平面レイアウトはあくまで一例であり、これに限定されない。例えば、隣り合う第１絶縁部材ＩＭ１間に配置される第２絶縁部材ＩＭ２の数は、任意の数に設計され得る。隣り合う第１絶縁部材ＩＭ１間のストリングユニットＳＵの個数は、第２絶縁部材ＩＭ２の数に基づいて変化する。メモリピラーＭＰの個数及び配置は、任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
【００３８】
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。図４に示すように、メモリセルアレイ１０は、例えば導電体層２１〜２５をさらに含んでいる。導電体層２１〜２５は、半導体基板２０の上方に設けられる。
【００３９】
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、例えば半導体基板２０と導電体層２１との間の絶縁体層には、センスアンプモジュール１６等の回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
【００４０】
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコン（Ｓｉ）を含んでいる。
【００４１】
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステン（Ｗ）を含んでいる。
【００４２】
最上層の導電体層２３の上方に、絶縁体層を介して導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４の厚さは、例えば導電体層２３の厚さよりも厚い。導電体層２４は、例えばタングステン（Ｗ）を含んでいる。
【００４３】
導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。例えば導電体層２５は、Ｘ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｙ方向に沿って配列している。導電体層２５は、例えば銅（Ｃｕ）を含んでいる。
【００４４】
メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２４を貫通している。具体的には、メモリピラーＭＰは、導電体層２２、２３、及び２４を貫通し、底部が導電体層２１に接触している。また、メモリピラーＭＰは、例えばコア部材３０、半導体層３１、半導体部３２、積層膜３３、及び絶縁体部３４を含んでいる。
【００４５】
コア部材３０は、Ｚ方向に沿って延伸して設けられる。コア部材３０の上端は、例えば導電体層２４が設けられた層よりも上層に含まれ、コア部材３０の下端は、例えば導電体層２１が設けられた層内に含まれる。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
【００４６】
半導体層３１は、コア部材３０の側面及び底部を覆っている。つまり、半導体層３１は、例えばメモリピラーＭＰ内で円筒状に設けられた部分を有している。また、半導体層３１はＺ方向に沿って連続して設けられる。言い換えると、半導体層３１は、最上層の導電体層２３と導電体層２４との間の層において、括れた部分を有さない。メモリピラーＭＰ内に設けられた半導体層３１の底部の一部分は、導電体層２１に接触している。
【００４７】
半導体部３２は、コア部材３０及び半導体層３１上に設けられる。半導体部３２の外径は、半導体層３１の外径よりも大きい。半導体部３２上には、絶縁体部３４が設けられる。絶縁体部３４の外径は、半導体部３２の外径と略等しい。
【００４８】
積層膜３３は、導電体層２１と半導体層３１とが接触している部分を除いて、メモリピラーＭＰ内の半導体層３１の側面及び底面を覆っている。また、積層膜３３は、メモリピラーＭＰ内の半導体部３２及び絶縁体部３４の側面も覆っている。積層膜３３は、メモリピラーＭＰ内で円筒状に設けられた部分を含んでいる。また、積層膜３３は、半導体層３１の側面に設けられた部分と、半導体部３２及び絶縁体部３４の側面に設けられた部分との間で、積層構造が異なっている。積層膜３３の詳細な積層構造については後述する。
【００４９】
メモリピラーＭＰ内の半導体部３２の上面には、絶縁体部３４を貫通した柱状のコンタクトＣＶが設けられる。図示された領域は、８本のメモリピラーＭＰのうち、４本のメモリピラーＭＰに対応するコンタクトＣＶを含んでいる。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。
【００５０】
第１絶縁部材ＩＭ１は、例えばＹＺ平面に沿って広がった板状に形成され、導電体層２２〜２４を分断している。第１絶縁部材ＩＭ１の上端は、メモリピラーＭＰの上端と略等しい高さで設けられる。第１絶縁部材ＩＭ１の下端は、例えば導電体層２１が設けられた層に含まれている。第１絶縁部材ＩＭ１は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
【００５１】
第２絶縁部材ＩＭ２は、例えばＹＺ平面に沿って広がった板状に形成され、導電体層２４を分断している。第２絶縁部材ＩＭ２の上端は、第１絶縁部材ＩＭ１の上端と、メモリピラーＭＰの上端とのそれぞれと略等しい高さで設けられる。第２絶縁部材ＩＭ２の下端は、導電体層２４と導電体層２３との間に設けられた層間絶縁膜と接している。第２絶縁部材ＩＭ２は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。隣り合う第１絶縁部材ＩＭ１間で３本の第２絶縁部材ＩＭ２によって分離された４つの導電体層２４が、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に対応している。
【００５２】
図５は、図４のＶ−Ｖ線に沿った断面図であり、実施形態に係る半導体記憶装置におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図５は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、メモリピラーＭＰとその周辺部分における断面構造を示している。
【００５３】
図５に示すように、導電体層２３を含む層では、例えばコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。積層膜３３は、半導体層３１の側面を囲っている。具体的には、積層膜３３は、例えばトンネル絶縁膜３５、絶縁膜３６、ブロック絶縁膜３７を含んでいる。
【００５４】
トンネル絶縁膜３５は、半導体層３１の側面を囲っている。絶縁膜３６は、トンネル絶縁膜３５の側面を囲っている。ブロック絶縁膜３７は、絶縁膜３６の側面を囲っている。導電体層２３は、ブロック絶縁膜３７の側面を囲っている。トンネル絶縁膜３５及びブロック絶縁膜３７のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜３６は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００５５】
図６は、図４のＶＩ−ＶＩ線に沿った断面図であり、実施形態に係る半導体記憶装置におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図６は、半導体基板２０の表面に平行且つ導電体層２４を含む層における、メモリピラーＭＰとその周辺部分における断面構造を示している。図６に表示されたメモリピラーＭＰは、Ｘ方向において選択ゲート線ＳＧＤの端部に配置されたメモリピラーＭＰに対応している。
【００５６】
図６に示すように、メモリピラーＭＰの断面構造は、図５を用いて説明したメモリピラーＭＰの断面構造と同様である。導電体層２４は、メモリピラーＭＰ内のブロック絶縁膜３７の側面を囲っている。具体的には、Ｘ方向において選択ゲート線ＳＧＤの端部に配置されたメモリピラーＭＰは、Ｙ方向に延伸した板状の導電体層２４の第１の部分と、メモリピラーＭＰの周囲において略均一な厚さで形成された導電体層２４の第２の部分とによって囲まれている。導電体層２４の第１の部分と第２の部分とは連続的に設けられている。導電体層２４の第１の部分と第２の部分とは、第２絶縁部材ＩＭ２と接している。
【００５７】
図７は、図４のＶＩＩ−ＶＩＩ線に沿った断面図であり、実施形態に係る半導体記憶装置におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図７は、半導体基板２０の表面に平行且つ半導体部３２を含む層における、メモリピラーＭＰとその周辺部分における断面構造を示している。図７に表示されたメモリピラーＭＰは、Ｘ方向において選択ゲート線ＳＧＤの端部に配置されたメモリピラーＭＰに対応している。
【００５８】
図７に示すように、半導体部３２は、メモリピラーＭＰの中央部に設けられる。半導体部３２の側面は、ブロック絶縁膜３７によって囲まれている。つまり、半導体部３２の側面においては、積層膜３３内のトンネル絶縁膜３５及び絶縁膜３６が省略されている。絶縁体ＩＮＳは、ブロック絶縁膜３７の側面を囲っている。具体的には、絶縁体ＩＮＳは、図６を用いて説明した導電体層２４と同様の形状に設けられ、導電体層２４と同様に第２絶縁部材ＩＭ２と接している。
【００５９】
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。同様に、メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。また、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。つまり、半導体層３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３６は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
【００６０】
尚、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体層２４が割り当てられても良い。
【００６１】
メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。第１絶縁部材ＩＭ１内は、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴに酸化シリコンが埋め込まれる前に、第１絶縁部材ＩＭ１において酸化シリコンの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。
【００６２】
［２］半導体記憶装置１の製造方法
以下に、実施形態に係る半導体記憶装置１における、ワード線ＷＬに対応する積層構造の形成から第１絶縁部材ＩＭ１の形成までの一連の製造工程の一例について説明する。図８〜図２６のそれぞれは、実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造の一例を示している。尚、以下で参照される製造工程の断面図には、半導体基板２０の表面に平行な断面と、半導体基板２０の表面に鉛直な断面とが含まれている。また、各製造工程の断面図に表示された領域は、複数のメモリピラーＭＰと、第１絶縁部材ＩＭ１及び第２絶縁部材ＩＭ２とのそれぞれが形成される領域を含んでいる。
【００６３】
まず、ワード線部の犠牲部材が積層される。具体的には、図８に示すように、半導体基板２０上に、絶縁体層４０、導電体層２１、絶縁体層４１、及び導電体層２２が順に形成される。導電体層２２上に、絶縁体層４２及び犠牲部材４３が交互に積層される。最上層の犠牲部材４３上に、絶縁体層４４が形成される。絶縁体層４４上に、犠牲部材４５が積層される。犠牲部材４５の厚さは、犠牲部材４３よりも厚い。図示が省略されているが、絶縁体層４０内には、センスアンプモジュール１６等に対応する回路が形成される。
【００６４】
導電体層２１が、ソース線ＳＬに対応している。導電体層２２が、選択ゲート線ＳＧＳに対応している。導電体層２１及び２２のそれぞれは、例えばシリコン（Ｓｉ）を含んでいる。絶縁体層４１、４２、及び４４のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。犠牲部材４３が、ワード線ＷＬに対応している。例えば、犠牲部材４３が積層される総数が、積層されるワード線ＷＬの本数に対応している。犠牲部材４５は、選択ゲート線ＳＧＤに対応している。犠牲部材４３及び４５のそれぞれは、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００６５】
次に、図９及び図１０に示すように、スリットＳＨＥが形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥが形成される。
【００６６】
本工程で形成されるスリットＳＨＥは、犠牲部材４５を貫通し、スリットＳＨＥの底部は、例えば絶縁体層４４の表面で停止する。スリットＳＨＥの底部は、少なくとも最上層の犠牲部材４３まで到達していなければ良い。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
【００６７】
次に、図１１に示すように、スリットＳＨＥ内に犠牲部材４６が形成される。具体的には、まずスリットＳＨＥ内が埋まるように、犠牲部材４６が形成される。そして、スリットＳＨＥ外に形成された犠牲部材４６が、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去される。犠牲部材４６は、例えばアモルファスシリコンである。
【００６８】
次に、図１２及び図１３に示すように、メモリホールＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、メモリホールＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨが形成される。
【００６９】
本工程で形成されるメモリホールＭＨは、絶縁体層４１、４２、及び４４、犠牲部材４３及び４５、並びに導電体層２２のそれぞれを貫通し、メモリホールＭＨの底部は、例えば導電体層２１内で停止する。また、犠牲部材４６と重なった位置に形成されるメモリホールＭＨは、犠牲部材４６の一部を除去している。本工程における異方性エッチングは、例えばＲＩＥである。
【００７０】
次に、図１４に示すように、メモリホールＭＨ内に、積層膜３３、半導体層３１、及びコア部材３０が形成される。具体的には、まずメモリホールＭＨ内に積層膜３３が形成される。すなわち、ブロック絶縁膜３７、絶縁膜３６、及びトンネル絶縁膜３５が順に形成される。そして、メモリホールＭＨ底部の積層膜３３が除去された後に、半導体層３１及びコア部材３０が順に形成され、メモリホールＭＨ内がコア部材３０によって埋め込まれる。その後、例えばＣＭＰによって、犠牲部材４５よりも上層に残存する積層膜３３、半導体層３１、及びコア部材３０が除去される。
【００７１】
次に、図１５に示すように、エッチバック処理によってコア部材３０の一部が除去される。本工程では、コア部材３０の上端が、犠牲部材４５が形成された層に含まれ、且つ後で形成される選択ゲート線ＳＧＤの上面よりも上層に位置するように加工される。
【００７２】
次に、図１６に示すように、半導体層３１及び積層膜３３の一部がリセスされる。具体的には、例えばメモリホールＭＨ内においてコア部材３０が除去された空間を介したウェットエッチングが実行される。その結果、メモリホールＭＨ内において、半導体層３１、トンネル絶縁膜３５、及び絶縁膜３６のそれぞれの上端が、例えばコア部材３０の上端と揃った形状が形成される。
【００７３】
本工程におけるエッチングは、例えばブロック絶縁膜３７におけるエッチング選択比が、半導体層３１、トンネル絶縁膜３５、及び絶縁膜３６のエッチング選択比よりも低い条件で実行される。このため、メモリホールＭＨの上部の側面に形成されたブロック絶縁膜３７は残存する。
【００７４】
次に、図１７に示すように、半導体部３２が形成される。具体的には、まずメモリホールＭＨの上部が埋まるように、半導体層が形成される。そして、エッチバック処理によって当該半導体層が加工され、犠牲部材４５よりも上層の半導体層と、メモリホールＭＨ内の上部に形成された半導体層の一部とが除去される。その結果、メモリホールＭＨ内に残った半導体層が、半導体部３２に対応している。半導体部３２の上端は、ブロック絶縁膜３７の上端よりも低い。半導体部３２は、例えばアモルファスシリコンである。
【００７５】
次に、図１８に示すように、絶縁体部３４が形成される。具体的には、メモリホールＭＨの上部が埋まるように、絶縁体層が形成される。そして、メモリホールＭＨ外に形成された絶縁体層が、例えばＣＭＰによって除去される。その結果、メモリホールＭＨ内に残った絶縁体層が、絶縁体部３４に対応している。本工程により、メモリホールＭＨ内にメモリピラーＭＰに対応する構造体が完成する。絶縁体部３４は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
【００７６】
次に、図１９及び図２０に示すように、スリットＳＨＥの側面及び底部に窒化膜４７が形成される。具体的には、まず犠牲部材４６がウェットエッチング等によって除去される。その後、スリットＳＨＥが埋まらない範囲で窒化膜４７が成膜される。その結果、スリットＳＨＥ内に形成された窒化膜４７が、スリットＳＨＥと重なったメモリピラーＭＰの側面に形成された構造が形成される。窒化膜４７は、例えば窒化シリコンを含んでいる。
【００７７】
次に、図２１に示すように、窒化膜４７がエッチバックされ、その後、窒化膜４７の表面部分に絶縁膜４８が設けられる。具体的には、まずエッチバック処理によって、スリットＳＨＥの底部に形成された窒化膜４７と犠牲部材４５よりも上層の窒化膜４７とが除去される。これにより、隣り合うスリットＳＨＥ間に形成された窒化膜４７間が分離されて、スリットＳＨＥ内に側壁膜が形成される。続けて、熱酸化処理が実行され、窒化膜４７及び犠牲部材４５の表面部分に、絶縁膜４８が形成される。本処理によって、スリットＳＨＥ内の窒化膜４７の全体が、緻密なシリコンの酸化物を含む絶縁膜４８によって覆われる。絶縁膜４８は、犠牲部材４３及び４５並びに窒化膜４７を選択的にエッチングした後の空間に導電体を形成するワード線部と選択ゲート線部の置換処理において、窒化物のエッチングに対する高い耐性を有する。ワード線部と選択ゲート線部の置換処理については後述する。
【００７８】
次に、図２２に示すように、スリットＳＨＥ内に絶縁体層４９が埋め込まれる。具体的には、まずスリットＳＨＥ内が埋まるように、絶縁体層４９が形成される。そして、スリットＳＨＥ外に形成された絶縁体層４９と、窒化膜４７の側面以外に形成された絶縁膜４８とが、例えばＣＭＰによって除去される。絶縁体層４９は、例えば酸化シリコンを含んでいる。
【００７９】
次に、図２３及び図２４に示すように、スリットＳＬＴが形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴが形成される。
【００８０】
本工程で形成されるスリットＳＬＴは、絶縁体層４１、４２、及び４４、犠牲部材４３及び４５、並びに導電体層２２のそれぞれを貫通し、スリットＳＬＴの底部は、例えば導電体層２１内で停止する。スリットＳＬＴのＸ方向における端部は、スリットＳＨＥが形成された領域と重なっている。また、スリットＳＬＴのＸ方向における端部は、メモリピラーＭＰ、窒化膜４７、及び絶縁膜４８と重ならないように形成される。本工程における異方性エッチングは、例えばＲＩＥである。
【００８１】
次に、図２５に示すように、ワード線部と選択ゲート線部の置換処理が実行される。具体的には、まず例えば熱リン酸によるウェットエッチングによって、犠牲部材４３及び４５並びに窒化膜４７が選択的に除去される。犠牲部材４３が除去された構造体は、複数のメモリピラーＭＰ等によってその立体構造が維持される。そして、例えばＣＶＤ（Chemical Vapor Deposition）によって、犠牲部材４３及び４５並びに窒化膜４７が除去された空間に導電体が埋め込まれる。それから、エッチバック処理によって、スリットＳＬＴ内部に形成された導電体と、メモリピラーＭＰの上端よりも上に形成された導電体と、犠牲部材４５及び窒化膜４７が除去された空間に埋め込まれた導電体の上部とが、それぞれ除去される。
【００８２】
これにより、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３と、選択ゲート線ＳＧＤに対応する導電体層２４とが形成される。導電体層２４の上端は、例えば半導体部３２の下端よりも低い。本工程において形成される導電体層２３及び２４は、バリアメタルを含んでいても良い。この場合、犠牲部材４３及び４５並びに窒化膜４７の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタン（ＴｉＮ）が成膜された後に、タングステン（Ｗ）が形成される。また、積層膜３３中のブロック絶縁膜３７とともに、メモリセルトランジスタＭＴ又は選択トランジスタＳＴ１のブロック絶縁膜となる絶縁体を介して、犠牲部材４３及び４５並びに窒化膜４７が除去された空間に導電体が埋め込まれても良い。
【００８３】
次に、図２６に示すように、スリットＳＬＴ内と、導電体層２４の上部に形成された段差とに、絶縁体５０が形成される。具体的には、まず、スリットＳＬＴと、導電体層２４の上部の段差とが埋まるように、絶縁体５０が形成される。その後、メモリピラーＭＰの上端よりも上層に形成された絶縁体５０が、例えばＣＭＰによって除去される。その結果、スリットＳＬＴと導電体層２４の上部とが、絶縁体５０によって埋め込まれた構造が形成される。本構造において、絶縁体５０は、第１絶縁部材ＩＭ１に対応する。また、絶縁膜４８と絶縁体層４９との組が、第２絶縁部材ＩＭ２に対応する。
【００８４】
以上で説明した実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番は問題が生じない範囲で入れ替えられても良い。
【００８５】
［３］実施形態の効果
以上で説明した実施形態に係る半導体記憶装置１によれば、半導体記憶装置１の製造コストを抑制することができる。以下に、本実施形態に係る半導体記憶装置１の詳細な効果について説明する。
【００８６】
メモリセルが三次元に積層された半導体記憶装置では、例えばワード線ＷＬとして使用される板状の配線が積層され、当該積層配線を貫通するメモリピラー内に、メモリセルトランジスタＭＴとして機能するための構造体が形成される。また、半導体記憶装置では、例えばワード線ＷＬと同様に、メモリピラーが貫通した板状の選択ゲート線ＳＧＤが形成され、選択ゲート線ＳＧＤが適宜分割されることによってページ単位の動作が実現される。このような半導体記憶装置の単位面積当たりの記憶容量を大きくするためには、メモリピラーの配置密度を上げることが好ましい。
【００８７】
しかしながら、メモリピラーの配置密度を単純に上げていく場合、選択ゲート線ＳＧＤを分割するためのスリットＳＨＥを、高密度に配列されたメモリピラーＭＰと重ならずに形成することが困難になる。スリットＳＨＥとメモリピラーＭＰとが接触した場合、メモリピラーＭＰを選択ゲート線で囲むことができず、選択トランジスタＳＴ１の特性ばらつきが大きくなり、動作が不安定になり得る。
【００８８】
これに対して、本実施形態に係る半導体記憶装置１では、選択ゲート線ＳＧＤの端部に配置されたメモリピラーＭＰが、選択ゲート線ＳＧＤの板状の部分と、メモリピラーＭＰの周囲において略均一な厚さで形成された部分とによって囲まれている。すなわち、スリットＳＨＥをメモリピラーＭＰと重ねて形成した場合であっても、メモリピラーＭＰは選択ゲート線ＳＧＤで囲まれている。
【００８９】
これにより、本実施形態に係る半導体記憶装置１では、選択トランジスタＳＴ１の特性ばらつきが生じることを抑制しつつ、選択ゲート線ＳＧＤを分割するためのスリットＳＨＥを、高密度に配列されたメモリピラーＭＰと重ねて形成することができる。その結果、本実施形態に係る半導体記憶装置１は、単位面積当たりの記憶容量を大きくすることができ、例えば１枚のシリコンウエハに対してより多くの半導体記憶装置１を形成することが可能となる。従って、本実施形態に係る半導体記憶装置１は、半導体記憶装置１の製造コストを抑制することができる。
【００９０】
また、以上で説明した本実施形態に係る半導体記憶装置１では、メモリピラーＭＰが高密度に配置されることに伴い、隣り合うスリットＳＬＴ間に複数のスリットＳＨＥが形成されている。隣り合うスリットＳＬＴ間に２本以上のスリットＳＨＥが形成される場合、２本のスリットＳＨＥによって挟まれた領域がスリットＳＨＥによって遮られるため、スリットＳＬＴを介した横方向のエッチングが実行できない。つまり、２本のスリットＳＨＥによって挟まれた領域では、スリットＳＬＴを介した置換処理が出来ない。
【００９１】
これに対して、隣り合うスリットＳＬＴ間に２本以上のスリットＳＨＥを形成する製造方法として、選択トランジスタＳＴ１に対応する部分と、メモリセルトランジスタＭＴに対応する部分とを、それぞれ別の工程で形成する方法が考えられる。この場合、選択ゲート線ＳＧＤとワード線ＷＬとも別工程で形成される。しかしながら、選択ゲート線ＳＧＤ及びワード線ＷＬを別工程で形成する場合、製造工程が増えることによって製造コストが上昇してしまう。
【００９２】
一方で、本実施形態に係る半導体記憶装置１の製造方法は、選択ゲート線ＳＧＤの形成に、縦方向のエッチングを用いた置換処理を実行する。具体的には、ワード線ＷＬ及び選択ゲート線ＳＧＤに対応する各配線層に形成された犠牲部材のうち、ワード線ＷＬに対応する領域に形成された犠牲部材は、スリットＳＬＴを介したウェットエッチングによって除去される。一方で、選択ゲート線ＳＧＤに対応する領域に形成された犠牲部材は、基板の上方からウェットエッチングによって除去される。
【００９３】
そして、ワード線ＷＬに対応する領域において犠牲部材が除去された空間には、スリットＳＬＴを介して導電体が埋め込まれ、２本のスリットＳＨＥ間において犠牲部材が除去された空間には、基板の上方から導電体が埋め込まれる。
【００９４】
これにより、本実施形態に係る半導体記憶装置１では、２本のスリットＳＨＥによって挟まれた領域を、スリットＳＬＴに隣接した領域と同一の工程で置換処理することができる。つまり、本実施形態に係る半導体記憶装置１の製造方法は、選択ゲート線ＳＧＤ及びワード線ＷＬを同一の工程で形成するため、それぞれ別の工程で形成する方法よりも工程が少なくなる。
【００９５】
さらに、本実施形態に係る半導体記憶装置１の製造方法では、メモリピラーＭＰの、選択トランジスタＳＴ１に対応する半導体層３１と、メモリセルトランジスタＭＴに対応する半導体層３１とが、同一の工程で形成される。つまり、本実施形態に係る半導体記憶装置１の製造方法では、選択トランジスタＳＴ１のチャネルと、メモリセルトランジスタＭＴのチャネルとが連続的に形成される。
【００９６】
これにより、実施形態に係る半導体記憶装置１の製造方法は、選択トランジスタＳＴ１に対応する半導体層３１とメモリセルトランジスタＭＴに対応する半導体層３１とをそれぞれ別の工程で形成する方法よりもチャネルの抵抗値が低くなり、不良品の発生を抑制することができる。
【００９７】
以上のように、本実施形態に係る半導体記憶装置１は、メモリピラーＭＰを高密度に配列させることができ、かつ選択トランジスタＳＴ１の特性ばらつきを抑制できる。また、本実施形態に係る半導体記憶装置１は、製造工程の増加を抑制することができ、さらに、メモリピラーＭＰのチャネル抵抗が高くなることを抑制することができる。従って、本実施形態に係る半導体記憶装置１の製造方法は、半導体記憶装置１の歩留まりを向上することができ、かつ製造コストを抑制することができる。
【００９８】
［４］その他の変形例等
実施形態の半導体記憶装置は、複数の第１導電体層と、第２導電体層と、第１ピラーと、を含む。複数の第１導電体層は、互いが第１方向に離れて基板の上方に積層され、各々が第１方向と交差する第２方向に沿って延伸し且つ第１方向と第２方向とのそれぞれに交差する第３方向に並んだ第１部材及び第２部材（例えば、図３の第１絶縁部材ＩＭ１）間に設けられる。第２導電体層は、複数の第１導電体層の上方における第１部材及び第２部材間を第２方向に延伸した第３部材（例えば、図３の第２絶縁部材ＩＭ２）に沿って設けられる。第１ピラーは、複数の第１導電体層と第２導電体層とを貫通して設けられる。第１ピラーの第１導電体層との交差部分は、メモリセルトランジスタとして機能する。第１ピラーの第２導電体層との交差部分は、選択トランジスタとして機能する。第２導電体層は、第２方向に沿って延伸した第１部分と、第１ピラー及び第３部材間で第１ピラーの周囲に沿って略均一な厚さで設けられた第２部分とを有し、第１部分と第２部分とは同一の材料を含む。これにより、半導体記憶装置の製造コストを抑制することが出来る。
【００９９】
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。具体的には、例えばメモリピラーＭＰは、導電体層２４（選択ゲート線ＳＧＤ）及び複数の導電体層２３（ワード線ＷＬ）を貫通するピラーと、複数の導電体層２３（ワード線ＷＬ）及び導電体層２２（選択ゲート線ＳＧＳ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰには、複数の導電体層２３を貫通するピラーが複数含まれていても良い。
【０１００】
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
【０１０１】
上記実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、複数のピラーが連結された構造である場合には、連結部分近傍の導電体層がダミーワード線として使用されても良い。
【０１０２】
上記実施形態では、メモリピラーＭＰの底部を介して半導体層３１と導電体層２１とが電気的に接続される場合について例示したが、これに限定されない。半導体層３１と導電体層２１とは、メモリピラーＭＰの側面を介して電気的に接続されても良い。この場合、メモリピラーＭＰの側面部分に形成されたトンネル絶縁膜３５、絶縁膜３６、及びブロック絶縁膜３７の一部が除去され、当該部分を介して半導体層３１と導電体層２１とが接触する構造が形成される。
【０１０３】
上記実施形態で説明に使用した図面では、メモリホールＭＨ等の外径が積層位置に依らず一定である場合を例示したが、これに限定されない。例えば、メモリホールＭＨは、テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、第１絶縁部材ＩＭ１及び第２絶縁部材ＩＭ２がテーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。
【０１０４】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”とは、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“連続的に設けられる”とは、同じ製造工程によって形成されることを示している。ある構成要素において連続的に設けられた部分には、境界が形成されない。“連続的に設けられる”は、ある膜又は層における第１部分から第２部分まで連続膜であることと同義である。“膜厚”は、例えばメモリホール内に形成された構成要素の内径及び外径間の差のことを示している。“内径”及び“外径”は、それぞれ半導体基板２０と平行な断面における内径及び外径のことを示している。
【０１０５】
本明細書において“対向する部分”とは、半導体基板２０の表面に平行な方向において近接している２つの構成要素の部分に対応している。例えば、導電体層２３と対向する半導体層３１の部分は、当該導電体層２３が形成された層に含まれた半導体層３１の部分に対応している。“厚さが略等しい”は、同じ製造工程によって形成された層（膜）であることを示しており、成膜位置に基づいたばらつきも含んでいる。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。
【０１０６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０７】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体層、３０…コア部材、３１…半導体層、３２…半導体部、３３…積層膜、３４…絶縁体部、３５…トンネル絶縁膜、３６…絶縁膜、３７…ブロック絶縁膜、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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