(57)【要約】【課題】一つの実施形態は、信号に含まれる誤差を低減できるＡＤ変換回路を提供することを目的とする。【解決手段】一つの実施形態によれば、ＡＤ変換回路の第１のΔΣ変換回路において、第１の量子化器は、１．５ビットの分解能を有する。第１の信号ラインは、第１の量子化器の入力側に電気的に接続されている。第１のフィードバックラインは、第１の量子化器の出力側から第１の信号ラインの入力ノードへ帰還する。第２のΔΣ変換回路はにおいて、第２の量子化器は、マルチビットの分解能を有する。第２の信号ラインは、第２の量子化器の入力側に電気的に接続されている。第２のフィードバックラインは、第２の量子化器の出力側から第２の信号ラインの入力ノードへ帰還する。第１の信号ラインの中間ノードと第１のフィードバックラインの中間ノードとは、第２の信号ラインの入力ノードに電気的に接続されている。【選択図】図１
2020155839.tif 000002
【特許請求の範囲】
【請求項１】
１．５ビットの分解能を有する第１の量子化器と前記第１の量子化器の入力側に電気的に接続された第１の信号ラインと前記第１の量子化器の出力側から前記第１の信号ラインの入力ノード側へ帰還する第１のフィードバックラインとを有する第１のΔΣ変換回路と、
マルチビットの分解能を有する第２の量子化器と前記第２の量子化器の入力側に電気的に接続された第２の信号ラインと前記第２の量子化器の出力側から前記第２の信号ラインの入力ノード側へ帰還する第２のフィードバックラインとを有し、前記第１の信号ラインの中間ノードと前記第１のフィードバックラインの中間ノードとが前記第２の信号ラインの入力ノードに電気的に接続された第２のΔΣ変換回路と、
を備えたＡＤ変換回路。
【請求項２】
前記第１のΔΣ変換回路は、前記第１の信号ラインの中間ノードに接続された調整回路をさらに有する
請求項１に記載のＡＤ変換回路。
【請求項３】
前記第１の信号ラインは、入力信号を伝達し、
前記調整回路は、前記中間ノードに周期的な調整信号を入力する
請求項２に記載のＡＤ変換回路。
【請求項４】
前記調整信号は、信号帯域より大きな周波数を有する
請求項３に記載のＡＤ変換回路。
【請求項５】
前記第１のΔΣ変換回路及び前記第２のΔΣ変換回路の出力側に配されたデシメーションフィルタをさらに備え、
前記調整信号は、前記デシメーションフィルタで除去可能な周波数帯域に含まれる周波数を有する
請求項４に記載のＡＤ変換回路。
【請求項６】
前記第１のΔΣ変換回路は、
前記第１の信号ラインに配され、入力信号用のスイッチトキャパシタと参照信号用のスイッチトキャパシタとを含む第１の積分回路をさらに有し、
前記第２のΔΣ変換回路は、
前記第２の信号ラインに配され、入力信号用のスイッチトキャパシタと参照信号用のスイッチトキャパシタとを含む第２の積分回路をさらに有する
請求項１から５のいずれか１項に記載のＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、ＡＤ変換回路に関する。
【背景技術】
【０００２】
ＡＤ変換回路は、アナログ信号を量子化し、量子化の結果に応じた信号を出力する。このとき、信号に含まれる誤差を低減することが望まれる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｂ．  Ｐ．  Ｂｒａｎｄｔ  ａｎｄ  Ｂ．  Ａ．  Ｗｏｏｌｅｙ，  “Ａ  ５０ＭＨｚ  Ｍｕｌｔｉｂｉｔ  Ｓｉｇｍａ−Ｄｅｌｔａ  Ｍｏｄｕｌａｔｏｒ  ｆｏｒ  １２−ｂ  ２−ＭＨｚ  Ａ／Ｄ  Ｃｏｎｖｅｒｓｉｏｎ”  ＩＥＥＥ  Ｊ．  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．２６，  Ｎｏ．１２，  ｐｐ．  １７４６−１７５６，  Ｄｅｃｅｍｂｅｒ  １９９１．
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、信号に含まれる誤差を低減できるＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１のΔΣ変換回路と第２のΔΣ変換回路とを有するＡＤ変換回路が提供される。第１のΔΣ変換回路は、第１の量子化器と第１の信号ラインと第１のフィードバックラインとを有する。第１の量子化器は、１．５ビットの分解能を有する。第１の信号ラインは、第１の量子化器の入力側に電気的に接続されている。第１のフィードバックラインは、第１の量子化器の出力側から第１の信号ラインの入力ノードへ帰還する。第２のΔΣ変換回路は、第２の量子化器と第２の信号ラインと第２のフィードバックラインとを有する。第２の量子化器は、マルチビットの分解能を有する。第２の信号ラインは、第２の量子化器の入力側に電気的に接続されている。第２のフィードバックラインは、第２の量子化器の出力側から第２の信号ラインの入力ノードへ帰還する。第１の信号ラインの中間ノードと第１のフィードバックラインの中間ノードとは、第２の信号ラインの入力ノードに電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかるＡＤ変換回路の構成を示すブロック図である。
【図２】図２は、実施形態におけるＡＤ変換部の線形モデルを示す図である。
【図３】図３は、実施形態におけるＡＤ変換部の回路構成を示す図である。
【図４】図４は、実施形態における量子化器の動作を示す図である。
【図５】図５は、実施形態における調整回路の動作を示す波形図である。
【図６】図６は、実施形態における積分回路の構成を示す回路図である。
【図７】図７は、実施形態における積分回路の動作を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるＡＤ変換回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかるＡＤ変換回路は、アナログ信号を量子化し、量子化の結果に応じたデジタル信号を出力する。ＡＤ変換回路は、ΔΣ型のＡＤ変換回路で構成され得る。ΔΣ型のＡＤ変換回路は、アナログ信号を積分（Σ）した信号とデジタル信号に対してＤＡ変換等を行いフィードバックした信号との差分（Δ）を求め、参照電圧と比較して量子化する。ＡＤ変換回路では、アナログ信号を量子化する際にアナログ信号のレベルと量子化されたビットのレベルとに応じた量子化誤差が発生する。この量子化誤差は、ＡＤ変換回路の次数、すなわち、フィードバックの段数を増やすと、その周波数特性のピークを高周波数側へシフトさせるノイズシェーピング特性の効果を増加させ得る。
【０００９】
しかし、ＡＤ変換回路において、フィードバックの段数を増やすとＡＤ変換回路の動作が不安定化する可能性がある。そのため、ＡＤ変換回路は、３次ＭＡＳＨ（Ｍｕｌｔｉ−Ｓｔａｇｅ  Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ）ΔΣ型のＡＤ変換回路で構成され得る。３次ＭＡＳＨ型ΔΣ型のＡＤ変換回路では、２次ΔΣ変換回路と１次ΔΣ変換回路とが従属接続され、両者の誤差を低減する（例えば、キャンセルする）ことで、２次相当の安定性で３次のノイズシェーピング特性を実現できる。
【００１０】
例えば、ＡＤ変換回路１は、図１に示すように構成され得る。ＡＤ変換回路１は、ＡＤ変換部１０及びフィルタ部２０を有する。ＡＤ変換部１０は、ΔΣ変換回路１１、ΔΣ変換回路１２、接続回路１４、及び誤差低減回路１３を有する。フィルタ部２０は、デシメーションフィルタ２１を有する。ΔΣ変換回路１１は、２次ΔΣ変換回路として構成され得る。ΔΣ変換回路１２は、１次ΔΣ変換回路として構成され得る。接続回路１４は、ΔΣ変換回路１１に対してΔΣ変換回路１２を従属接続させる。誤差低減回路１３は、ΔΣ変換回路１１の量子化誤差をキャンセルし、ΔΣ変換回路１２の量子化誤差に３次のノイズシェーピングをかける。ノイズシェーピングは、量子化誤差を高周波数側にシフトさせる処理である。誤差低減回路１３でノイズシェーピングが適切に行われた場合、デシメーションフィルタ２１は、高周波数側の量子化誤差を効果的に低減でき、ＡＤ変換回路１の特性（ＳＮＤＲ）が向上され得る。
【００１１】
例えば、ＡＤ変換回路１において、ＡＤ変換の非線形性が最も影響する１段目の２次ΔΣ変換回路（ΔΣ変換回路１１）に１ビットの量子化器を使用すれば、線形性を確保でき、２段目の１次ΔΣ変換回路（ΔΣ変換回路１２）にマルチビットの量子化器を使用すれば、ダイナミックレンジを確保できる。１次ΔΣ変換回路（ΔΣ変換回路１２）のマルチビット量子化器で発生する非線形誤差は、ノイズシェーピングがかかるため、ＡＤ変換回路１の特性（ＳＮＤＲ）に与える影響は軽微である。
【００１２】
例えば、ＡＤ変換部１０の線形モデルは、図２に示すようになる。図２は、ＡＤ変換部１０の線形モデルを示す図である。
【００１３】
図２に示すように、ΔΣ変換回路１１は、２段階のフィードバックがかかる２次ΔΣ変換回路として構成されている。ΔΣ変換回路１１は、信号ラインＳＬ１、フィードバックラインＦＬ１、フィードバックラインＦＬ３、減算器１１１、積分回路１１２、減算器１１３、積分回路１１４、量子化器１１５、及び係数１１６を有する。
【００１４】
信号ラインＳＬ１及びフィードバックラインＦＬ１は、入力ノード１１ａと出力ノード１１ｂとの間で互いに並列に電気的に接続されている。フィードバックラインＦＬ３は、フィードバックラインＦＬ１から分岐して中間ノード１１ｃに電気的に接続されている。中間ノード１１ｃは、信号ラインＳＬ１における入力ノード１１ａと出力ノード１１ｂとの間のノードである。
【００１５】
信号ラインＳＬ１上の入力ノード１１ａから出力ノード１１ｂへ至る信号経路上には、減算器１１１、積分回路１１２、減算器１１３、積分回路１１４、及び量子化器１１５が順に配されている。積分回路１１２は、加算器１１２ａ及び遅延回路１１２ｂを有する。遅延回路１１２ｂの出力側は、加算器１１２ａの入力側に接続されている。積分回路１１４は、加算器１１４ａ及び遅延回路１１４ｂを有する。遅延回路１１４ｂの出力側は、加算器１１４ａの入力側に接続されている。量子化器１１５は、加算器１１５ａを有する。
【００１６】
フィードバックラインＦＬ１と出力ノード１１ｂとの間には、量子化器１１５が配されている。フィードバックラインＦＬ１及びフィードバックラインＦＬ３から中間ノード１１ｃへ帰還するフィードバック経路上には、係数１１６が順に配されている。
【００１７】
ΔΣ変換回路１２は、１段階のフィードバックがかかる１次ΔΣ変換回路として構成されている。ΔΣ変換回路１２は、信号ラインＳＬ２、フィードバックラインＦＬ２、減算器１２１、積分回路１２２、及び量子化器１２５を有する。
【００１８】
信号ラインＳＬ２及びフィードバックラインＦＬ２は、入力ノード１２ａと出力ノード１２ｂとの間で互いに並列に電気的に接続されている。
【００１９】
信号ラインＳＬ２上の入力ノード１２ａから出力ノード１２ｂへ至る信号経路上には、減算器１２１、積分回路１２２、及び量子化器１２５が順に配されている。フィードバックラインＦＬ２と出力ノード１２ｂとの間には、量子化器１２５が配されている。積分回路１２２は、加算器１２２ａ及び遅延回路１２２ｂを有する。量子化器１２５は、加算器１２５ａ及び加算器１２５ｂを有する。
【００２０】
接続回路１４は、信号ラインＳＬ２の入力ノード１２ａを、信号ラインＳＬ１の中間ノード１１ｄとフィードバックラインＦＬ１の中間ノード１１ｅとに電気的に接続させている。接続回路１４は、加算器１４１、係数１４２、及び係数１４３を有する。加算器１４１は、入力側が信号ラインＳＬ１の中間ノード１１ｄと係数１４２の出力ノードとに電気的に接続され、出力側が係数１４３の入力ノードに電気的に接続されている。係数１４２は、入力側がフィードバックラインＦＬ１の中間ノード１１ｅに電気的に接続され、出力側が加算器１４１の入力側に電気的に接続されている。係数１４３は、入力側が加算器１４１の出力側に電気的に接続され、出力側が信号ラインＳＬ２に電気的に接続されている。
【００２１】
誤差低減回路１３は、２次ΔΣ変換回路の誤差と１次ΔΣ変換回路の誤差とを低減する。誤差低減回路１３は、信号ラインＳＬ３、信号ラインＳＬ４、信号ラインＳＬ５、遅延回路１３１、係数１３２、係数１３３、微分回路１３５、微分回路１３６、減算器１３７を有する。
【００２２】
信号ラインＳＬ３及び信号ラインＳＬ４は、入力ノード１３ａ，１３ｂと出力ノード１３ｃとの間で互いに並列に電気的に接続されている。信号ラインＳＬ５は、信号ラインＳＬ３における中間ノード１３ｄと信号ラインＳＬ４における中間ノード１３ｅとの間で電気的に接続されている。
【００２３】
信号ラインＳＬ３上の入力ノード１３ａから出力ノード１３ｃへ至る信号経路上には、遅延回路１３１、及び減算器１３７が順に配されている。信号ラインＳＬ４上の入力ノード１３ｂから出力ノード１３ｃへ至る信号経路上には、係数１３３、減算器１３４、微分回路１３５、微分回路１３６、減算器１３７が順に配されている。信号ラインＳＬ５上の中間ノード１３ｄから中間ノード１３ｅへ至る信号経路上には、係数１３２が配されている。微分回路１３５は、遅延回路１３５ａ及び減算器１３５ｂを有する。微分回路１３６は、遅延回路１３６ａ及び減算器１３６ｂを有する。
【００２４】
図２に示す構成をｚ変換された系として考える。ΔΣ変換回路１１において、入力されるアナログ信号をＵ（ｚ）とすると、等価的に、積分回路１１２及び積分回路１１４でそれぞれｚ−１の遅延がかかり、ｚ−２・Ｕ（ｚ）となる。また、量子化器１１５は、アナログ信号から量子化された信号（デジタル信号）を生成する。このとき、等価的に、量子化器１１５において、加算器１１５ａがアナログ信号に量子化誤差Ｅ１（ｚ）を加算して信号（デジタル信号）とする。この量子化誤差Ｅ１（ｚ）は、フィードバックラインＦＬ１を介してフィードバックされる際に減算器１１１でアナログ信号から減算され、フィードバックラインＦＬ１及びフィードバックラインＦＬ３を介してフィードバックされる際に減算器１１３でアナログ信号から減算される。量子化誤差Ｅ１（ｚ）が減算器１１１，１１３で減算されたアナログ信号は、積分回路１１２及び積分回路１１４でそれぞれｚ−１の遅延がかかることで、（１−ｚ−２）・Ｅ１（ｚ）となる。ΔΣ変換回路１１から出力される信号をＹ１（ｚ）とすると、Ｙ１（ｚ）は、次の数式１で表し得る。
【数１】
2020155839.tif 000003
【００２５】
なお、係数１１６は、ｂ２の係数を有し、フィードバックラインＦＬ１及びフィードバックラインＦＬ３を介してフィードバックされた信号に係数ｂ２を掛ける。
【００２６】
接続回路１４において、係数１４２は、フィードバックラインＦＬ１でフィードバックされる信号（アナログ信号）に係数λを掛ける。減算器１４１は、信号ラインＳＬ１における中間ノード１１ｄの信号（アナログ信号）から係数１４２で増幅された信号を減算し係数１４３へ供給する。係数１４３は、供給された信号に係数βを掛けてΔΣ変換回路１２へ入力する。
【００２７】
ΔΣ変換回路１２において、入力される信号（アナログ信号）は、β・［（１−λ）・Ｙ１（ｚ）−Ｅ１（ｚ）］で表されるが、積分回路１２２でｚ−１の遅延がかかり、ｚ−１・β・［（１−λ）・Ｙ１（ｚ）−Ｅ１（ｚ）］となる。また、量子化器１２５は、アナログ信号から量子化された信号（デジタル信号）を生成する。このとき、等価的に、量子化器１２５において、加算器１２５ａがアナログ信号に量子化誤差Ｅ２（ｚ）を加算して信号（デジタル信号）とする。量子化誤差Ｅ１（ｚ）は、フィードバックラインＦＬ２を介してフィードバックされる際に減算器１２１でアナログ信号から減算され、積分回路１２２でｚ−１の遅延がかかることで、（１−ｚ−１）・Ｅ２（ｚ）となる。さらに、量子化器１２５は、信号（デジタル信号）をＤＡ変換してフィードバック用のアナログ信号を生成する。このとき、等価的に、量子化器１２５において、加算器１２５ａがデジタル信号に非線形性誤差ＥＤ（ｚ）を加算して信号（アナログ信号）とする。この非線形性誤差ＥＤ（ｚ）は、フィードバックラインＦＬ２を介してフィードバックされる際に減算器１２１でアナログ信号から減算され、積分回路１２２でｚ−１の遅延がかかることで、−ｚ−１・ＥＤ（ｚ）となる。ΔΣ変換回路１２から出力される信号をＹ１（ｚ）とすると、Ｙ１（ｚ）は、次の数式２で表し得る。
【数２】
2020155839.tif 000004
【００２８】
誤差低減回路１３において、入力ノード１３ａに供給された信号（デジタル信号）Ｙ１（ｚ）は、遅延回路１３１でｚ−１の遅延がかかり、ｚ−１・Ｙ１（ｚ）となる。信号ｚ−１・Ｙ１（ｚ）は、減算器１３７及び係数１３２へそれぞれ供給される。信号ｚ−１・Ｙ１（ｚ）は、係数１３２により（１−λ）の係数が掛かり、（１−λ）・Ｙ１（ｚ）となる。入力ノード１３ｂに供給された信号（デジタル信号）Ｙ２（ｚ）は、係数１３３により（１／β）の係数が掛かり、（１／β）・Ｙ２（ｚ）となる。この信号は、減算器１３４により（１／β）・Ｙ２（ｚ）−（１−λ）・Ｙ１（ｚ）となり、微分回路１３５，１３６でｚ−１の遅延がかかった成分との差分がとられることで、（１−ｚ−１）２・［（１／β）・Ｙ２（ｚ）−（１−λ）・Ｙ１（ｚ）］となる。この信号は、数式１及び数式２を代入すると、次の数式３で表され得る。
【数３】
2020155839.tif 000005
【００２９】
減算器１３７は、信号ｚ−１・Ｙ１（ｚ）から信号（１−ｚ−１）２・［（１／β）・Ｙ２（ｚ）−（１−λ）・Ｙ１（ｚ）］を減算し、信号ｚ−１・Ｙ１（ｚ）−（１−ｚ−１）２・［（１／β）・Ｙ２（ｚ）−（１−λ）・Ｙ１（ｚ）］を得る。得られた信号は、次の数式４で表され得る。
【数４】
2020155839.tif 000006
【００３０】
数式４に示されるように、１次ΔΣ変換回路（ΔΣ変換回路１２）の量子化器で発生し得る量子化誤差Ｅ２（ｚ）には、（１−ｚ−１）３で示される３次のノイズシェーピングがかかる。１次ΔΣ変換回路（ΔΣ変換回路１２）の量子化器（マルチビットＤＡＣ）で発生し得る非線形誤差ＥＤ（ｚ）には、（１−ｚ−１）２で示される２次のノイズシェーピングがかかる。一方、２次ΔΣ変換回路（ΔΣ変換回路１１）の入力Ｕ（ｚ）には、ノイズシェーピングがかからない。
【００３１】
例えば、小信号入力時との特性（ＳＮＤＲ）を確保しようとしてλ＝β＝１とした場合、１次ΔΣ変換回路（ΔΣ変換回路１２）の入力は、２次ΔΣ変換回路（ΔΣ変換回路１１）の量子化誤差Ｅ１（ｚ）になる。量子化誤差Ｅ１（ｚ）は入力信号Ｕ（ｚ）が大きくなるにつれて増大する。大信号入力時において、１次ΔΣ変換回路（ΔΣ変換回路１２）の入力が過負荷状態（オーバーロード）になると、ＳＮＤＲが大幅に劣化してしまう。
【００３２】
大信号入力時との特性（ＳＮＤＲ）を確保するためには、過負荷状態にならないように、係数λ、βを調整する。通常、βは１より小さくするが、図２に示したように、１次ΔΣ変換回路（ΔΣ変換回路１２）の出力Ｙ２（ｚ）における量子化誤差Ｅ２（ｚ）とＤＡＣの非線形誤差ＥＤ（ｚ）とは、それぞれ、１／βの割合で増加する。これにより、小信号入力時において、特性（ＳＮＤＲ）が大幅に劣化してしまう。
【００３３】
つまり、大信号入力時と小信号入力時との特性（ＳＮＤＲ）がトレードオフの関係になっている。大信号入力時と小信号入力時とのそれぞれにおいて、ＡＤ変換回路１の特性（ＳＮＤＲ）を向上させそのダイナミックレンジを拡大することが望まれる。
【００３４】
例えば、量子化のビット数を増加できれば、量子化誤差Ｅ１（ｚ）を小さくすることができるとともに、ＡＤ変換回路１のダイナミックレンジを拡大できることが期待される。このため、２次ΔΣ変換回路（ΔΣ変換回路１１）の量子化器をマルチビットの量子化器にすることが考えられる。この場合、２次ΔΣ変換回路の量子化器で非線形誤差が生じ得る。この非線形誤差は、入力信号に直接フィードバックされ、入力信号Ｕ（ｚ）に含まれることになる。数式４に示されるように、この非線形誤差を含む入力信号Ｕ（ｚ）には、ノイズシェーピングがかからない。ミスマッチ誤差シェーピングなど、この誤差を軽減する手法はあるが、回路構成が複雑になってしまう。
【００３５】
そこで、本実施形態では、ＡＤ変換回路１において、２次ΔΣ変換回路（ΔΣ変換回路１１）における量子化器を１．５ビットの分解能を有する量子化器とすることで、量子化のビット数の増加と非線形誤差の抑制との両立化を図る。
【００３６】
具体的には、ＡＤ変換回路１は、図３に示すように構成され得る。ΔΣ変換回路１１において、量子化器１１５は、１．５ビットの分解能を有する１．５ビット量子化器として構成される。量子化器１１５は、１．５ビットＡＤＣ（ＡＤ  Ｃｏｎｖｅｒｔｅｒ）１１５１及び１．５ビットＤＡＣ（ＤＡ  Ｃｏｎｖｅｒｔｅｒ）１１５２を有する。
【００３７】
ΔΣ変換回路１２において、量子化器１２５は、Ｎビット（Ｎは２以上の整数）の分解能を有するＮビット量子化器として構成される。量子化器１２５は、ＮビットＡＤＣ１２５１及びＮビットＤＡＣ１２５２を有する。
【００３８】
ΔΣ変換回路１１において、１．５ビットＡＤＣ１１５１は、アナログ信号に対して１．５ビットの分解能でＡＤ変換を行い、量子化されたビット値を示すデジタル信号を生成する。１．５ビットＤＡＣ１１５２は、デジタル信号に対して１．５ビットの分解能でＤＡ変換を行い、アナログ信号を生成する。
【００３９】
量子化器１１５において、１．５ビットＤＡＣ１１５２は、図４（ａ）、図４（ｂ）に示すような入出力伝達特性を示す。図４（ａ）、図４（ｂ）は、横軸が入力デジタル信号（ｉｎ）を示し、縦軸が出力アナログ信号（ｏｕｔ）を示している。図４は、量子化器１１５の動作を示す図である。すなわち、図４（ａ）は、量子化後の信号（デジタル信号）に誤差が含まれない場合における１．５ビットＤＡＣ１１５２の入出力伝達特性を示している。図４（ｂ）は、量子化後の信号（デジタル信号）に誤差が含まれる場合における１．５ビットＤＡＣ１１５２の入出力伝達特性を示している。１．５ビットＤＡＣ１１５２によるＤＡ変換では、図４（ａ）に示すように誤差がない場合だけでなく、図４（ｂ）に示すように誤差があっても、ＤＡ変換における線形性が維持され得る。これにより、１．５ビットＡＤＣ１１５１における量子化誤差Ｅ１（ｚ）を小さくすることができ、１．５ビットＤＡＣ１１５２における非線形誤差の発生を抑制できる。
【００４０】
しかしながら、量子化器１１５を１．５ビット量子化器にすると、ＡＤ変換回路１へ入力されるアナログ信号Ｕの振幅が小さいときに、１．５ビットＤＡＣ１１５２に入力されるデジタル信号（コード値）に“０”が連続し、入力信号値と閾値との有効な差分がフィードバックされなくなるため、ノイズシェーピングがかからなくなる可能性が生じる。
【００４１】
そのため、図３に示すΔΣ変換回路１１は、調整回路１１７をさらに有する。調整回路１１７は、入力側が外部の調整信号生成回路１００に電気的に接続され、出力側が減算器１１３に電気的に接続されている。調整回路１１７は、ライン１１７ａを有する。なお、調整信号生成回路１００は、調整回路１１７内に配されていてもよい。
【００４２】
ライン１１７ａは、調整信号生成回路１００で生成された調整信号Ｘを一端１１７ａ１で受け、調整信号Ｘを他端１１７ａ３経由で減算器１１３へ供給する。減算器１１３は、アナログ信号からフィードバック信号を減算した結果に調整信号Ｘを加算して積分回路１１４へ供給する。
【００４３】
調整信号Ｘは、例えば、図５に示すように、周期的に振幅“＋１”及び振幅“−１”になるパルスを含む信号であってもよい。図５は、調整回路１１７の動作を示す波形図である。信号Ｘにおけるパルス振幅“＋１”の周期は、信号帯域より高い所定の周波数に対応した周期ＰＴ１であってもよい。同様に、信号Ｘにおけるパルス振幅“−１”の周期は、信号帯域より高い所定の周波数に対応した周期ＰＴ１であってもよい。信号Ｘにおけるパルス振幅“＋１”とパルス振幅“−１”との時間間隔ＰＴ２は、周期ＰＴ１に対する所定の割合の時間長さを有していてもよく、例えば、周期ＰＴ１の略半分とすることができる。
【００４４】
例えば、図５のＡＤ変換回路１におけるサンプリングレートを３２ＭＳＰＳ、オーバーサンプリングレート３２倍、信号帯域５００ｋＨｚとしたときに、周期ＰＴ１＝１ＭＨｚとしてもよい。
【００４５】
これにより、入力アナログ信号の振幅が小さいときに、１．５ビットＤＡＣ１１５２に入力されるデジタル信号（コード値）に“０”が連続することを避けることができ、入力信号値と閾値の差分がフィードバックされるようにすることができ、ノイズシェーピングがかかるようにすることができる。入力Ｘの１ＭＨｚ成分は、入力信号Ｕの帯域５００ｋＨｚよりも高いので、ノイズシェーピングされた量子化誤差とともに後段のデシメーションフィルタ２１で除去することができる。
【００４６】
なお、図３では、１段目の積分回路１１２及び２段目の積分回路１１４の間のノード１１ｃに調整信号Ｘを入力しているが、調整信号Ｘを入力する箇所は、２段目の積分回路１１４及び１．５ビットＡＤＣ１５１１の間のノード１１ｄでも構わない。また、１段目の積分回路１１２の入力側（入力ノード１１ａ）は、雑音に対する要求が厳しいので、調整信号Ｘを入力する箇所としては適さない。
【００４７】
ＡＤ変換回路１は、３次ＭＡＳＨΔΣ型のＡＤ変換回路で構成された場合、各積分回路１１２，１１４，１２２がスイッチトキャパシタを用いて構成されることが多い。例えば、積分回路１１２は、図６に示すように構成され得る。図６は、積分回路１１２の構成を示す回路図であり、差動入力・差動出力の構成が例示されている。図６では、積分回路１１２の構成を例示するが、他の積分回路１１４，１２２の構成も積分回路１１２の構成と同様であってもよい。
【００４８】
積分回路１１２は、複数のスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４，ＳＷ４１，ＳＷ４２，ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４、サンプリング容量Ｃｓ１，Ｃｓ２，Ｃｒ１，Ｃｒ２、アンプ１１２１、フィードバック容量Ｃｆ１，Ｃｆ２を有する。
【００４９】
入力ノード１１２ａには、入力電圧ＶＩＮＰが供給される。入力ノード１１２ｂには、入力電圧ＶＩＮＮが供給される。入力ノード１１２ｃには、参照電圧ＶＲＥＦＰが供給される。入力ノード１１２ｄには、参照電圧ＶＲＥＦＮが供給される。
【００５０】
スイッチＳＷ１１は、一端が入力ノード１１２ａに接続され、他端がサンプリング容量Ｃｓ１の一端とスイッチＳＷ２１の一端とに接続されている。スイッチＳＷ１２は、一端が入力ノード１１２ｂに接続され、他端がサンプリング容量Ｃｓ２の一端とスイッチＳＷ２２の一端とに接続されている。スイッチＳＷ２１の他端とスイッチＳＷ２２の他端とは、同相電圧ＶＣＭに接続されている。サンプリング容量Ｃｓ１の他端は、スイッチＳＷ３１の一端とスイッチＳＷ４１の一端とに接続されている。サンプリング容量Ｃｓ２の他端は、スイッチＳＷ３２の一端とスイッチＳＷ４２の一端とに接続されている。スイッチＳＷ３１の他端とスイッチＳＷ３２の他端とは、コモン電位ＶＣＭに接続されている。スイッチＳＷ４１の他端は、ノード１１２ｅを介してアンプ１１２１の非反転入力端子（＋）とフィードバック容量Ｃｆ１の一端とに接続されている。スイッチＳＷ４２の他端は、ノード１１２ｆを介してアンプ１１２１の反転入力端子（−）とフィードバック容量Ｃｆ２の一端とに接続されている。
【００５１】
スイッチＳＷ１３は、一端が入力ノード１１２ｃに接続され、他端がサンプリング容量Ｃｒ１の一端とスイッチＳＷ２３の一端とに接続されている。スイッチＳＷ１４は、一端が入力ノード１１２ｄに接続され、他端がサンプリング容量Ｃｒ２の一端とスイッチＳＷ２４の一端とに接続されている。スイッチＳＷ２３の他端とスイッチＳＷ２４の他端とは、同相電圧ＶＣＭに接続されている。サンプリング容量Ｃｒ１の他端は、スイッチＳＷ３３の一端とスイッチＳＷ１の一端とスイッチＳＷ２の一端とに接続されている。サンプリング容量Ｃｒ２の他端は、スイッチＳＷ３４の一端とスイッチＳＷ３の一端とスイッチＳＷ４の一端とに接続されている。スイッチＳＷ３３の他端とスイッチＳＷ３４の他端とは、コモン電位ＶＣＭに接続されている。スイッチＳＷ１の他端は、ノード１１２ｅを介してアンプ１１２１の非反転入力端子（＋）とフィードバック容量Ｃｆ１の一端とに接続されている。スイッチＳＷ２の他端は、ノード１１２ｆを介してアンプ１１２１の反転入力端子（−）とフィードバック容量Ｃｆ２の一端とに接続されている。スイッチＳＷ３の他端は、ノード１１２ｅを介してアンプ１１２１の非反転入力端子（＋）とフィードバック容量Ｃｆ１の一端とに接続されている。スイッチＳＷ４の他端は、ノード１１２ｆを介してアンプ１１２１の反転入力端子（−）とフィードバック容量Ｃｆ２の一端とに接続されている。
【００５２】
アンプ１１２１の反転出力端子（−）とフィードバック容量Ｃｆ１の他端とは、出力ノード１１２ｇに接続されている。アンプ１１２１の非反転出力端子（＋）とフィードバック容量Ｃｆ２の他端とは、出力ノード１１２ｈに接続されている。
【００５３】
積分回路１１２においては、サンプリング容量Ｃｓ，ＣｒによるｋＴ／Ｃ雑音が特性のボトルネックになることが多い。Φ１フェーズで入力電圧ＶＩＮＰ、参照電圧ＶＲＥＦＰをサンプリングし、φ２フェーズで積分する。例えば、Φ１フェーズ（信号Φ１がアクティブレベルになる期間）において、スイッチＳＷ１１〜ＳＷ１４，ＳＷ３１〜ＳＷ３４が選択的にオン状態に維持される。Φ２フェーズ（信号Φ２がアクティブレベルになる期間）において、スイッチＳＷ２１〜ＳＷ２４，ＳＷ４１，ＳＷ４２が選択的にオン状態に維持される。
【００５４】
また、Φ２フェーズにおいて、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、図７に示すように、量子化器１１５におけるＤＡＣの入力コードに応じてオン・オフされる。例えば、量子化器１１５が１．５ビット構成の場合、１．５ビットＤＡＣ１１５２の入力コードが“−１”であれば、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、それぞれ、オン状態、オフ状態、オフ状態、オン状態に維持される。１．５ビットＤＡＣ１１５２の入力コードが“＋１”であれば、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、それぞれ、オフ状態、オン状態、オン状態、オフ状態に維持される。
【００５５】
一方、１．５ビットＤＡＣ１１５２の入力コードが”０”であれば、図７に示すように、スイッチＳＷ１〜ＳＷ４はすべてオフ状態に維持され、φ１フェーズでサンプリングした電荷を転送しない。図７は、積分回路１１２の動作を示す図である。したがって、スイッチトキャパシタのｋＴ／Ｃ雑音は次の数式５となる。
【数５】
2020155839.tif 000007
【００５６】
ここで、ＯＳＲはオーバーサンプリングレート、ＺｒはＤＡＣ入力コードが“０”になる割合である。つまり、１．５ビット構成にすることで、ＤＡＣ入力コードに“０”が発生する割合が多いほど、参照電圧側のｋＴ／Ｃ雑音を小さくすることができる。
【００５７】
以上のように、ＡＤ変換回路１において、２次ΔΣ変換回路（ΔΣ変換回路１１）における量子化器を１．５ビットの分解能を有する量子化器とする。これにより、大信号特性と小信号特性のトレードオフを改善でき、量子化のビット数を増加しながら非線形誤差を抑制できる。この結果、ＡＤ変換の精度を向上でき、ＡＤ変換のダイナミックレンジを拡大できる。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１  ＡＤ変換回路、１０  ＡＤ変換部、１１，１２  ΔΣ変換回路、１３  誤差低減回路、１４  接続回路、２０  フィルタ部、２１  デシメーションフィルタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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