(57)【要約】【課題】メモリセルトランジスタの集積度が高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１構造体と、第２構造体と、を備える。前記第１構造体と前記第２構造体は、第１方向に沿って交互に配列されている。前記第１構造体は、第２方向に沿って相互に離隔して配列された複数の電極膜を有する。前記第２構造体は、柱状部材と、第１絶縁部材と、前記第１方向における長さが前記複数の第１絶縁部材の前記第１方向における長さよりも長い第２絶縁部材と、を有する。前記柱状部材は、前記第２方向に延びる半導体部材と、前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、を有する。前記第２絶縁部材は第３方向に沿って配列されている。前記第１方向に隣り合う前記第２構造体間において、前記第３方向における前記第２絶縁部材の位置は相互に異なる。前記第２絶縁部材間において、前記柱状部材と前記第１絶縁部材は交互に配列されている。【選択図】図３
2020043277.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１構造体と、
複数の第２構造体と、
を備え、
前記複数の第１構造体と前記複数の第２構造体は、第１方向に沿って交互に配列されており、
前記第１構造体は、前記第１方向に対して交差した第２方向に沿って相互に離隔して配列された複数の電極膜を有し、
前記第２構造体は、
前記第２方向に延びる半導体部材と、前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、を含む複数の柱状部材と、
複数の第１絶縁部材と、
前記第１方向及び前記第２方向に対して交差した第３方向に沿って配列され、前記第１方向における長さが前記複数の第１絶縁部材の前記第１方向における長さよりも長い複数の第２絶縁部材と、
を有し、
前記第１方向に隣り合う前記第２構造体間において、前記第３方向における前記第２絶縁部材の位置は相互に異なり、
前記第２絶縁部材間において、前記柱状部材と前記第１絶縁部材は交互に配列されている半導体記憶装置。
【請求項２】
前記第２絶縁部材間において、前記柱状部材は前記第３方向（Ｘ）に沿って周期的に配列された請求項１記載の半導体記憶装置。
【請求項３】
前記第２構造体の第１部分においては、前記柱状部材は第１周期で配列されており、
前記第２構造体の第２部分及び第３部分においては、前記第３方向における前記柱状部材の中心間の距離が前記第１周期よりも長く、
前記第２部分には前記第２絶縁部材が配置されており、
前記第３部分は前記第１方向において前記第２部分間に位置し、
前記第１部分は前記第３方向において前記第２部分と前記第３部分との間に位置する請求項１記載の半導体記憶装置。
【請求項４】
前記第２部分においては、前記柱状部材の中心間の距離は前記第１周期の３倍より大きく４倍より小さく、
前記第３部分においては、前記柱状部材の中心間の距離は前記第１周期の３倍より大きく４倍より小さい請求項３記載の半導体記憶装置。
【請求項５】
前記第２部分においては、前記柱状部材の中心間の距離は前記第１周期の３．５倍であり、
前記第３部分においては、前記柱状部材の中心間の距離は前記第１周期の３．５倍である請求項４記載の半導体記憶装置。
【請求項６】
前記第２部分においては、前記柱状部材の中心間の距離は前記第１周期の３．５倍より大きく４．５倍より小さく、
前記第３部分においては、前記柱状部材の中心間の距離は前記第１周期の２．５倍より大きく３．５倍より小さい請求項３記載の半導体記憶装置。
【請求項７】
前記第２部分においては、前記柱状部材の中心間の距離は前記第１周期の４倍であり、
前記第３部分においては、前記柱状部材の中心間の距離は前記第１周期の３倍である請求項６記載の半導体記憶装置。
【請求項８】
前記第２部分においては、前記柱状部材の中心間の距離は前記第１周期の３倍より大きく４倍より小さく、
前記第３部分においては、前記柱状部材の中心間の距離は前記第１周期の２倍より大きく３倍より小さい請求項３記載の半導体記憶装置。
【請求項９】
前記第２部分においては、前記柱状部材の中心間の距離は前記第１周期の３．５倍であり、
前記第３部分においては、前記柱状部材の中心間の距離は前記第１周期の２．５倍である請求項８記載の半導体記憶装置。
【請求項１０】
前記柱状部材と前記電極膜との間に設けられた第２絶縁層をさらに備え、
前記柱状部材は、前記電荷蓄積部材と前記第２絶縁層との間に設けられた第１絶縁層をさらに有し、
前記第２絶縁層の誘電率は前記第１絶縁層の誘電率よりも高く、
前記第２絶縁層は、前記第１絶縁層の側面上及び前記第１絶縁部材の側面上に配置されており、前記第２絶縁部材の側面上には配置されていない請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１１】
前記柱状部材は、前記半導体部材と前記電荷蓄積部材との間に設けられたトンネル絶縁膜をさらに有した請求項１〜１０のいずれか１つに記載の半導体記憶装置。
【請求項１２】
導電体をさらに備え、
前記複数の第１構造体と前記複数の第２構造体は、前記導電体から見て前記第２方向に配置されており、
前記半導体部材は前記導電体に接続された請求項１〜１１のいずれか１つに記載の半導体記憶装置。
【請求項１３】
導電体と、
前記導電体上に設けられ、前記導電体から遠ざかる第１方向に沿って相互に離隔して配列された複数の電極膜を有した積層体と、
前記積層体内に設けられ、前記第１方向に延び、前記導電体に接続された半導体部材と、
前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、
を備え、
前記第１方向に対して交差した第２方向において相互に離隔した第１領域及び第２領域のそれぞれにおいて、前記半導体部材は、前記第２方向に沿って周期的に配列されており、
前記第２領域における前記半導体部材の配列は、前記第１領域における前記半導体部材の配列に対して半周期分ずれている半導体記憶装置。
【請求項１４】
前記第２領域における前記半導体部材の配置は、前記第１領域における前記半導体部材の配置に対して鏡像の関係にある請求項１３記載の半導体記憶装置。
【請求項１５】
導電体と、
前記導電体上に設けられ、前記導電体から遠ざかる第１方向に沿って相互に離隔して配列された複数の電極膜を有した積層体と、
前記積層体内に設けられ、前記第１方向に延び、前記導電体に接続された半導体部材と、
前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、
を備え、
前記第１方向に対して交差した第２方向において相互に離隔した第１領域及び第２領域のそれぞれにおいて、前記半導体部材は、前記第２方向に沿って周期的に配列されており、
前記第２領域における前記半導体部材の配置は、前記第１領域における前記半導体部材の配置に対して鏡像の関係にある半導体記憶装置。
【請求項１６】
前記第１領域と前記第２領域との間の第３領域における前記半導体部材の配置密度は、前記第１領域及び前記第２領域における前記半導体部材の配置密度よりも低い請求項１３〜１５のいずれか１つに記載の半導体記憶装置。
【請求項１７】
前記第２方向において前記半導体部材間に設けられた第１絶縁部材と、
前記第３領域に設けられ、前記第１絶縁部材に接し、前記第１方向及び前記第２方向に対して交差した第３方向における長さが、前記第３方向における前記第１絶縁部材の長さよりも長い第２絶縁部材と、
をさらに備えた請求項１６記載の半導体記憶装置。
【請求項１８】
前記第１絶縁部材及び前記第２絶縁部材は、前記導電体に接した請求項１７記載の半導体記憶装置。
【請求項１９】
前記電荷蓄積部材と前記電極膜との間に設けられた第１絶縁層と、
前記第１絶縁層と前記電極膜との間に設けられ、誘電率が前記第１絶縁層の誘電率よりも高い第２絶縁層と、
をさらに備え、
前記第２絶縁層は、前記第１絶縁層の側面上及び前記第１絶縁部材の側面上に配置されており、前記第２絶縁部材の側面上には配置されていない請求項１７または１８に記載の半導体記憶装置。
【請求項２０】
前記半導体部材と前記電荷蓄積部材との間に設けられたトンネル絶縁膜をさらに備えた請求項１３〜１９のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、三次元型の半導体記憶装置が開発されている。三次元型の半導体記憶装置においては、基板上に複数の電極膜が積層された積層体が設けられ、積層体を貫く複数の半導体部材が設けられており、電極膜と半導体部材との交差部分にメモリセルトランジスタが形成される。三次元型の半導体記憶装置においても、メモリセルトランジスタのより一層の高集積化が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５３３００１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、メモリセルトランジスタの集積度が高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、複数の第１構造体と、複数の第２構造体と、を備える。前記複数の第１構造体と前記複数の第２構造体は、第１方向に沿って交互に配列されている。前記第１構造体は、前記第１方向に対して交差した第２方向に沿って相互に離隔して配列された複数の電極膜を有する。前記第２構造体は、複数の柱状部材と、複数の第１絶縁部材と、前記第１方向における長さが前記複数の第１絶縁部材の前記第１方向における長さよりも長い複数の第２絶縁部材と、を有する。前記柱状部材は、前記第２方向に延びる半導体部材と、前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、を有する。前記第２絶縁部材は、前記第１方向及び前記第２方向に対して交差した第３方向に沿って配列されている。前記第１方向に隣り合う前記第２構造体間において、前記第３方向における前記第２絶縁部材の位置は相互に異なる。前記第２絶縁部材間において、前記柱状部材と前記第１絶縁部材は交互に配列されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を示す平面図である。
【図２】図１の領域Ａを示す平面図である。
【図３】図１の領域Ｂを示す平面図である。
【図４】図３の領域Ｃに相当する断面図である。
【図５】（ａ）は図４に示すＤ−Ｄ’線による断面図であり、（ｂ）は図４に示すＥ−Ｅ’線による断面図である。
【図６】比較例に係る半導体記憶装置を示す平面図である。
【図７】図６の領域Ｂを示す平面図である。
【図８】第２の実施形態に係る半導体記憶装置を示す平面図である。
【図９】図８の領域Ｂを示す平面図である。
【図１０】第３の実施形態に係る半導体記憶装置を示す平面図である。
【図１１】図１０の領域Ｂを示す平面図である。
【図１２】第４の実施形態に係る半導体記憶装置を示す平面図である。
【図１３】図１２の領域Ｂを示す平面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す平面図である。
図２は、図１の領域Ａを示す平面図である。
図３は、図１の領域Ｂを示す平面図である。
図４は、図３の領域Ｃに相当する断面図である。
図５（ａ）は図４に示すＤ−Ｄ’線による断面図であり、（ｂ）は図４に示すＥ−Ｅ’線による断面図である。
なお、各図は模式的なものであり、各構成要素の数及び寸法比は、図間において必ずしも整合していない。
【０００８】
図５（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置１においては、例えば単結晶のシリコン（Ｓｉ）からなるシリコン基板１０が設けられている。シリコン基板１０の上層部分には不純物拡散層（図示せず）及びＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）（図示せず）等が形成されている。シリコン基板１０上には、層間絶縁膜１１が設けられている。層間絶縁膜１１内には、ゲート電極１２、コンタクト１３、配線１４、及びビア１５等が設けられている。これにより、シリコン基板１０の上層部分及び層間絶縁膜１１内には、制御回路１７が形成されている。層間絶縁膜１１上には、導電体としてのソース電極膜１９が設けられている。ソース電極膜１９上には、積層体２０が設けられている。積層体２０上には、層間絶縁膜２９が設けられている。
【０００９】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０、層間絶縁膜１１、ソース電極膜１９及び積層体２０の配列方向を「Ｚ方向」とする。Ｚ方向のうち、シリコン基板１０から積層体２０に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。また、Ｚ方向に対して直交し、かつ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。
【００１０】
図１に示すように、積層体２０においては、メモリセル領域２２及びリプレイス領域２３が設定されている。メモリセル領域２２及びリプレイス領域２３は、Ｘ方向に沿って交互に配列されている。Ｘ方向に沿って配列されたメモリセル領域２２及びリプレイス領域２３の全体にわたって、メモリセル構造体２４と、ワード線構造体２５とが、Ｙ方向に沿って交互に配列されている。メモリセル構造体２４及びワード線構造体２５は、それぞれ、積層体２０全体にわたってＸ方向に延びる構造体である。メモリセル構造体２４及びワード線構造体２５の内部構造については、後述する。
【００１１】
図４に示すように、各メモリセル構造体２４においては、柱状部材３０、絶縁部材３１、及び、絶縁部材３２が設けられている。柱状部材３０の形状は中心軸がＺ方向に延びる柱状であり、例えば、略円柱形又は楕円柱形である。柱状部材３０の形状が楕円柱形である場合、その長径方向はＹ方向であり短径方向はＸ方向である。柱状部材３０の内部構造については後述する。
【００１２】
絶縁部材３１の形状は、例えば、Ｚ方向に延びる略直方体である。絶縁部材３１は、例えばシリコン酸化物（ＳｉＯ）等の絶縁材料により形成されている。絶縁部材３２の形状は、例えば、中心軸がＺ方向に延び、長径方向がＸ方向であり短径方向がＹ方向である略楕円柱形又は長円柱形である。絶縁部材３２は、例えばシリコン酸化物等の絶縁材料により形成されている。
【００１３】
図１及び図２に示すように、メモリセル領域２２においては、柱状部材３０と絶縁部材３１がＸ方向に沿って交互にかつ周期的に配列されている。メモリセル領域２２におけるＸ方向に沿った柱状部材３０の配列周期をＤａとする。隣り合うメモリセル構造体２４の間で、柱状部材３０のＸ方向における位置は相互にずれており、１つおきに配置されたメモリセル構造体２４の間で、柱状部材３０のＸ方向における位置は同じである。このため、Ｚ方向から見て、柱状部材３０は千鳥状に配置されている。
具体的には、第１メモリセル構造体２４と第２メモリセル構造体２４がＹ方向に隣り合っており、第１メモリセル構造体２４に設けられた第１柱状部材３０と第２柱状部材３０とがＸ方向に隣り合っているとすると、第１柱状部材３０と第２柱状部材３０との間には絶縁部材３１が設けられている。そして、第２メモリセル構造体２４に設けられた第３柱状部材３０は、Ｘ方向において第１柱状部材３０と第２柱状部材３０との間に位置し、Ｙ方向において異なる位置に設けられている。
【００１４】
図１及び図３に示すように、絶縁部材３２はリプレイス領域２３に配置されている。但し、絶縁部材３２が配置されていないリプレイス領域２３もある。各メモリセル構造体２４において、絶縁部材３２が配置されたリプレイス領域２３と、絶縁部材３２が配置されていないリプレイス領域２３とは、Ｘ方向に交互に配列されている。このため、各メモリセル構造体２４において、複数の絶縁部材３２はＸ方向に沿って周期的に配列されており、その配列周期は、リプレイス領域２３の配列周期の２倍である。すなわち、各メモリセル構造体２４には、１つおきのリプレイス領域２３において、１つの絶縁部材３２が設けられている。絶縁部材３２はＸ方向両側に配置された絶縁部材３１に接している。各メモリセル構造体２４において、Ｘ方向に隣り合う絶縁部材３２間に柱状部材３０と絶縁部材３１がＸ方向に沿って交互に配列されている。
【００１５】
隣り合うメモリセル構造体２４間において、絶縁部材３２が配置されたリプレイス領域２３と、絶縁部材３２が配置されていないリプレイス領域２３とが、Ｙ方向に隣り合っている。このため、１つのリプレイス領域２３においては、絶縁部材３２は、Ｙ方向において、１つおきのメモリセル構造体２４に設けられている。
【００１６】
図４に示すように、絶縁部材３２の短径、すなわち、Ｙ方向における長さＬ２は、絶縁部材３１の幅、すなわち、Ｙ方向における長さＬ１よりも長い。すなわち、Ｌ２＞Ｌ１である。
【００１７】
図３に示すように、各メモリセル構造体２４において、メモリセル領域２２に位置する部分を「部分２４ａ」とする。また、絶縁部材３２が配置されたリプレイス領域２３に位置する部分を「部分２４ｂ」とし、絶縁部材３２が配置されていないリプレイス領域２３に位置する部分を「部分２４ｃ」とする。
【００１８】
図１及び図３に示すように、各メモリセル構造体２４において、部分２４ｂと部分２４ｃはＸ方向に沿って交互に配列されており、部分２４ｂと部分２４ｃとの間に部分２４ａが配置されている。また、１つのリプレイス領域２３に着目すると、Ｙ方向に沿って配列された複数のメモリセル構造体２４にわたって、部分２４ｂと部分２４ｃが交互に配列されている。換言すれば、Ｘ方向及びＹ方向の双方において、部分２４ｂは部分２４ｃの間に配置され、部分２４ｃは部分２４ｂの間に配置されている。
【００１９】
上述の如く、部分２４ａにおける柱状部材３０の配列周期はＤａである。なお、柱状部材３０の配列周期とは、Ｚ方向から見たときに、柱状部材３０の中心のＸ方向における配列周期をいう。各部分２４ａには、例えば３２本の柱状部材３０が配列されている。部分２４ｂにおける絶縁部材３２を挟む柱状部材３０の中心間の距離Ｄｂは、配列周期Ｄａよりも長い。また、部分２４ｃにおける柱状部材３０の中心間の距離Ｄｃも、配列周期Ｄａよりも長い。このため、リプレイス領域２３における柱状部材３０の配置密度は、メモリセル領域２２における柱状部材３０の配置密度よりも低い。
【００２０】
本実施形態においては、あるメモリセル領域２２における柱状部材３０の配列を、このメモリセル領域２２とリプレイス領域２３を挟んでＸ方向に隣り合う他のメモリセル領域２２における柱状部材３０の配列に対して、半周期分ずらしている。この結果、部分２４ｂにおける柱状部材３０の中心間の距離Ｄｂは配列周期Ｄａの３．５倍であり、部分２４ｃにおける柱状部材３０の中心間の距離Ｄｃも配列周期Ｄａの３．５倍である。すなわち、Ｄｂ＝３．５Ｄａ、Ｄｃ＝３．５Ｄａである。
【００２１】
なお、実際にはプロセスの誤差等により、距離Ｄｂ及びＤｃは変動する可能性があるが、距離Ｄｂ及びＤｃは、それぞれ、配列周期Ｄａの３倍より大きく４倍より小さい。すなわち、３Ｄａ＜Ｄｂ＜４Ｄａであり、３Ｄａ＜Ｄｃ＜４Ｄａである。
【００２２】
なお、図３において、二点鎖線で描かれた楕円は、仮に、柱状部材３０が周期Ｄａで配列されていたら、柱状部材３０が位置するはずの領域を表しており、実際には、この位置には柱状部材３０は配置されていない。実際に配置されている柱状部材３０は、実線の楕円によって表されている。後述する類似の図についても、同様である。
【００２３】
一方、図４、図５（ａ）及び（ｂ）に示すように、ワード線構造体２５においては、Ｚ方向に沿って、電極膜３５と絶縁膜３６とが交互に積層されている。電極膜３５は例えばタングステン（Ｗ）等の導電性材料からなり、絶縁膜３６は例えばシリコン酸化物等の絶縁性材料からなる。
【００２４】
次に、各柱状部材３０の構成について説明する。
図４及び図５（ａ）に示すように、各柱状部材３０においては、中心軸から外側に向かって、コア部材４１、シリコンピラー４２、トンネル絶縁膜４３、電荷蓄積膜４４、及び、シリコン酸化層４５がこの順に設けられている。コア部材４１の形状は、中心軸がＺ方向に延びる略柱形である。シリコンピラー４２、トンネル絶縁膜４３、電荷蓄積膜４４、及び、シリコン酸化層４５の形状は、中心軸がＺ方向に延びる略筒形である。電荷蓄積膜４４は、少なくともトンネル絶縁膜４３と電極膜３５との間に配置されている。シリコン酸化層４５は、電荷蓄積膜４４と電極膜３５との間に配置されている。
【００２５】
コア部材４１は絶縁性材料により形成されており、例えば、シリコン酸化物により形成されている。半導体部材としてのシリコンピラー４２は、半導体材料であるシリコンにより形成されている。シリコンピラー４２の下端はソース電極膜１９に接続されており、上端はプラグ４８を介してビット線４９に接続されている。ビット線４９はメモリセル領域２２に設けられ、Ｙ方向に延びている。プラグ４８及びビット線４９は、層間絶縁膜２９内に設けられている。
【００２６】
トンネル絶縁膜４３は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜４４は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む絶縁性材料によって形成されており、例えば、シリコン窒化物（ＳｉＮ）からなる。シリコン酸化層４５は、シリコン酸化物からなる。
【００２７】
柱状部材３０の周囲には、高誘電率層４６が設けられている。高誘電率層４６は、誘電率がシリコン酸化物の誘電率よりも高い高誘電率材料によって形成されており、例えば、アルミニウム酸化物又はハフニウム酸化物により形成されている。高誘電率層４６は、電極膜３５の上面上、下面上、柱状部材３０に向いた側面上、及び、絶縁部材３１に向いた側面上に設けられており、絶縁部材３２に向いた側面上には設けられていない。すなわち、高誘電率層４６は、シリコン酸化層４５の側面上及び絶縁部材３１の側面上に配置されており、絶縁部材３２の側面上には配置されていない。高誘電率層４６は、シリコン酸化層４５、電極膜３５、及び、絶縁部材３１に接している。シリコン酸化層４５及び高誘電率層４６により、ブロック絶縁膜４７が形成されている。ブロック絶縁膜４７は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。
【００２８】
積層体２０において、上から１又は複数枚の電極膜３５は、上部選択ゲート線として機能し、上部選択ゲート線とシリコンピラー４２との交差部分毎に、上部選択ゲートトランジスタが構成される。また、下から１又は複数枚の電極膜３５は、下部選択ゲート線として機能し、下部選択ゲート線とシリコンピラー４２との交差部分毎に、下部選択ゲートトランジスタが構成される。上部選択ゲート線及び下部選択ゲート線以外の電極膜３５はワード線として機能し、ワード線とシリコンピラー４２との交差部分毎に、メモリセルトランジスタが構成される。メモリセルトランジスタにおいては、シリコンピラー４２がチャネルとして機能し、電極膜３５がゲートとして機能し、電荷蓄積膜４４が電荷蓄積部材として機能する。これにより、各シリコンピラー４２に沿って複数のメモリセルトランジスタが直列に接続され、その両端には上部選択ゲートトランジスタ及び下部選択ゲートトランジスタが接続されて、ＮＡＮＤストリングが形成される。
【００２９】
次に、本実施形態に係る半導体記憶装置の製造方法の一例について、簡単に説明する。
図４、図５（ａ）及び（ｂ）に示すように、シリコン基板１０の上層部分に不純物拡散層及びＳＴＩ等を形成し、ゲート電極１２、コンタクト１３、配線１４及びビア１５等を形成しつつ、層間絶縁膜１１を形成する。これにより、シリコン基板１０の上層部分及び層間絶縁膜１１内に、制御回路１７が形成される。次に、層間絶縁膜１１上にソース電極膜１９を形成する。
【００３０】
次に、シリコン酸化物からなる絶縁膜３６と、シリコン窒化物からなる犠牲膜（図示せず）を積層させて、積層体２０を形成する。次に、例えばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、積層体２０にＸ方向に延びるトレンチ９１を形成する。次に、トレンチ９１内にシリコン酸化物を埋め込むことにより、絶縁部材３１を形成する。次に、メモリセル領域２２において、絶縁部材３１を分断するように、異方性エッチングによりメモリホール９２を形成する。メモリホール９２はソース電極膜１９まで到達させる。メモリホール９２は、リプレイス領域２３のＸ方向中央部には形成しない。
【００３１】
次に、メモリホール９２の内面上に、シリコン酸化層４５、電荷蓄積膜４４、トンネル絶縁膜４３、シリコンピラー４２及びコア部材４１を積層させて、柱状部材３０を形成する。
【００３２】
次に、異方性エッチングを施すことにより、リプレイス領域２３において、絶縁部材３１を分断するように貫通孔９３を形成する。貫通孔９３はソース電極膜１９まで到達させる。貫通孔９３はメモリセル領域２２には形成しない。次に、等方性エッチングを施すことにより、貫通孔９３を介して犠牲膜を除去する。これにより、積層体２０内に貫通孔９３から連続したスペース９４が形成される。スペース９４の内面には、絶縁膜３６、柱状部材３０のシリコン酸化層４５、及び、絶縁部材３１が露出する。
【００３３】
次に、貫通孔９３を介して高誘電率材料を堆積させることにより、スペース９４の内面上に高誘電率層４６を形成する。次に、貫通孔９３を介してタングステン等の導電性材料を堆積させることにより、スペース９４内に電極膜３５を形成する。次に、貫通孔９３内の導電性材料及び高誘電率材料を除去する。次に、貫通孔９３内にシリコン酸化物を埋め込むことにより、絶縁部材３２を形成する。
【００３４】
次に、積層体２０上に、層間絶縁膜２９、プラグ４８及びビット線４９を形成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００３５】
本実施形態によれば、リプレイス領域２３を設定し、貫通孔９３を介して犠牲膜を電極膜３５にリプレイスすることにより、電極膜３５を含む積層体を深くエッチングする工程を回避できる。この結果、半導体記憶装置１を容易に製造することができる。リプレイス領域２３のＸ方向中央部には柱状部材３０を形成することができず、メモリセルトランジスタが形成されない。
【００３６】
しかしながら、本実施形態においては、隣り合うメモリセル領域２２間で柱状部材３０の配列を半周期分ずらしている。これにより、メモリセル構造体２４の部分２４ｂにおける柱状部材３０の中心間の距離Ｄｂを３．５Ｄａとし、部分２４ｃにおける柱状部材３０の中心間の距離Ｄｃも３．５Ｄａとしている。このため、リプレイス領域２３を設けることによるメモリセルトランジスタの減少を抑制することができる。この結果、メモリセルトランジスタの集積度が高い半導体記憶装置１を実現することができる。
【００３７】
（比較例）
次に、比較例について説明する。
図６は、本比較例に係る半導体記憶装置を示す平面図である。
図７は、図６の領域Ｂを示す平面図である。
【００３８】
図６及び図７に示すように、本比較例に係る半導体記憶装置１０１においては、リプレイス領域２３において、各メモリセル構造体２４から、単純に３つの柱状部材３０を除いて、貫通孔９３（絶縁部材３２）を形成するスペースを確保している。このため、部分２４ｂにおける柱状部材３０の中心間の距離Ｄｂは配列周期Ｄａの４倍であり、部分２４ｃにおける柱状部材３０の中心間の距離Ｄｃも配列周期Ｄａの４倍である。すなわち、Ｄｂ＝４Ｄａ、Ｄｃ＝４Ｄａである。この結果、本比較例に係る半導体記憶装置１０１は、第１の実施形態に係る半導体記憶装置１と比較して、メモリセルトランジスタの集積密度が低い。
【００３９】
（第２の実施形態）
次に、第２の実施形態について説明する。
図８は、本実施形態に係る半導体記憶装置を示す平面図である。
図９は、図８の領域Ｂを示す平面図である。
【００４０】
図８及び図９に示すように、本実施形態に係る半導体記憶装置２においては、Ｘ方向において隣り合うメモリセル領域２２間において、柱状部材３０の配列を、仮想的なＹＺ平面に関して鏡像の関係としている。これにより、リプレイス領域２３において、絶縁部材３２が配置された部分２４ｂにおいては、３つの柱状部材３０が除かれており、絶縁部材３２が配置されていない部分２４ｃにおいては、２つの柱状部材３０が除かれている。したがって、部分２４ｂにおける柱状部材３０の中心間の距離Ｄｂは配列周期Ｄａの４倍であり、部分２４ｃにおける柱状部材３０の中心間の距離Ｄｃは配列周期Ｄａの３倍である。すなわち、Ｄｂ＝４Ｄａ、Ｄｃ＝３Ｄａである。
【００４１】
なお、実際にはプロセスの誤差等により、距離Ｄｂ及びＤｃは変動する可能性があるが、距離Ｄｂは配列周期Ｄａの３．５倍より大きく４．５倍より小さく、距離Ｄｃは配列周期Ｄａの２．５倍より大きく３．５倍より小さい。すなわち、３．５Ｄａ＜Ｄｂ＜４．５Ｄａであり、２．５Ｄａ＜Ｄｃ＜３．５Ｄａである。
【００４２】
このように、本実施形態においては、部分２４ｂにおいては貫通孔９３（絶縁部材３２）を形成するために十分なスペースを確保すると共に、部分２４ｃにおいては柱状部材３０間の距離を縮めている。この結果、半導体記憶装置２において、メモリセルトランジスタの集積度を高めることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４３】
（第３の実施形態）
次に、第３の実施形態について説明する。
図１０は、本実施形態に係る半導体記憶装置を示す平面図である。
図１１は、図１０の領域Ｂを示す平面図である。
本実施形態は、前述の第１の実施形態と第２の実施形態とを組み合わせた例である。
【００４４】
図１０及び図１１に示すように、本実施形態に係る半導体記憶装置３においては、隣り合うメモリセル領域２２間で柱状部材３０の配列が半周期分ずれており、かつ、仮想的なＹＺ平面に関して鏡像の関係になっている。これにより、部分２４ｂにおける柱状部材３０の中心間の距離Ｄｂを配列周期Ｄａの３．５倍とし、部分２４ｃにおける柱状部材３０の中心間の距離Ｄｃを配列周期Ｄａの２．５倍とすることができる。すなわち、Ｄｂ＝３．５Ｄａ、Ｄｃ＝２．５Ｄａである。
【００４５】
なお、実際にはプロセスの誤差等により、距離Ｄｂ及びＤｃは変動する可能性があるが、距離Ｄｂは配列周期Ｄａの３倍より大きく４倍より小さく、距離Ｄｃは配列周期Ｄａの２倍より大きく３倍より小さい。すなわち、３Ｄａ＜Ｄｂ＜４Ｄａであり、２Ｄａ＜Ｄｃ＜３Ｄａである。
【００４６】
本実施形態によれば、第１及び第２の実施形態と比較して、メモリセルトランジスタの集積度をより一層向上させることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４７】
（第４の実施形態）
次に、第４の実施形態について説明する。
図１２は、本実施形態に係る半導体記憶装置を示す平面図である。
図１３は、図１２の領域Ｂを示す平面図である。
【００４８】
図１２及び図１３に示すように、本実施形態に係る半導体記憶装置４は、前述の第２の実施形態に係る半導体記憶装置２（図８及び図９参照）と比較して、メモリセル構造体２４の部分２４ｃにおいて、柱状部材３０が配列周期Ｄａで配列されている点が異なっている。部分２４ａにおいても、柱状部材３０は配列周期Ｄａで配列されているため、Ｘ方向において隣り合う絶縁部材３２間の全長にわたって、柱状部材３０はＸ方向に沿って配列周期Ｄａで周期的に配列されている。したがって、部分２４ｃにおける柱状部材３０の中心間の距離Ｄｃは配列周期Ｄａと等しい。なお、部分２４ｂにおける柱状部材３０の中心間の距離Ｄｂは配列周期Ｄａの４倍である。すなわち、Ｄｂ＝４Ｄａ、Ｄｃ＝Ｄａである。
【００４９】
なお、実際にはプロセスの誤差等により、距離Ｄｂ及びＤｃは変動する可能性があるが、距離Ｄｂは配列周期Ｄａの３．５倍より大きく４．５倍より小さく、距離Ｄｃは配列周期Ｄａの０．５倍より大きく１．５倍より小さい。すなわち、３．５Ｄａ＜Ｄｂ＜４．５Ｄａであり、０．５Ｄａ＜Ｄｃ＜１．５Ｄａである。
【００５０】
このように、本実施形態によれば、第２の実施形態と比較して、メモリセルトランジスタの集積度をより一層向上させることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００５１】
以上説明した実施形態によれば、メモリセルトランジスタの集積度が高い半導体記憶装置を実現することができる。
【００５２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００５３】
１、２、３、４：半導体記憶装置
１０：シリコン基板
１１：層間絶縁膜
１２：ゲート電極
１３：コンタクト
１４：配線
１５：ビア
１７：制御回路
１９：ソース電極膜
２０：積層体
２２：メモリセル領域
２３：リプレイス領域
２４：メモリセル構造体
２４ａ、２４ｂ、２４ｃ：部分
２５：ワード線構造体
２９：層間絶縁膜
３０：柱状部材
３１：絶縁部材
３２：絶縁部材
３５：電極膜
３６：絶縁膜
４１：コア部材
４２：シリコンピラー
４３：トンネル絶縁膜
４４：電荷蓄積膜
４５：シリコン酸化層
４６：高誘電率層
４７：ブロック絶縁膜
４８：プラグ
４９：ビット線
９１：トレンチ
９２：メモリホール
９３：貫通孔
９４：スペース
Ｄａ：配列周期
Ｄｂ、Ｄｃ：距離
Ｌ１、Ｌ２：長さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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