(57)【要約】【課題】階段部の各段に形成される柱状部の形状差を抑制すること。【解決手段】実施形態の半導体記憶装置は、複数の導電層が第１の絶縁層を介して積層され、上層の複数の導電層の端部が階段状となった第１の階段部、及び下層の複数の導電層の端部が階段状となった第２の階段部を有する第１の積層体と、基板の上方に、複数の第２の絶縁層が第１の絶縁層と同種の第３の絶縁層を介して積層され、第１の階段部を構成する導電層と同じ階層にある複数の第２の絶縁層の端部が階段状となった第３の階段部を有する第２の積層体と、第１の階段部の第１の段に配置され、第１の段から第１の積層体の最下層まで達する第１の柱状部と、第２の階段部の第２の段に配置され、第２の段から第１の積層体の最下層まで達する第２の柱状部と、を備え、第１の階段部および第２の階段部と第３の階段部とは互いに対向し、第２の階段部と第３の階段部とは少なくとも一部が上面視で重なり合っている。【選択図】図１
2020155492.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に、複数の導電層が第１の絶縁層を介して積層され、上層の前記複数の導電層の端部が階段状となった第１の階段部、及び下層の前記複数の導電層の端部が階段状となった第２の階段部を有する第１の積層体と、
前記基板の上方に、複数の第２の絶縁層が前記第１の絶縁層と同種の第３の絶縁層を介して積層され、前記第１の階段部を構成する前記導電層と同じ階層にある前記複数の第２の絶縁層の端部が階段状となった第３の階段部を有する第２の積層体と、
前記第１の積層体中を前記第１の積層体の積層方向に延び、前記複数の導電層とのそれぞれの交差部に複数のメモリセルを形成する複数のピラーと、
前記第１の階段部の第１の段に配置され、前記第１の段から前記第１の積層体の最下層まで達する第１の柱状部と、
前記第２の階段部の第２の段に配置され、前記第２の段から前記第１の積層体の最下層まで達する第２の柱状部と、を備え、
前記第１の階段部および前記第２の階段部と前記第３の階段部とは互いに対向し、前記第２の階段部と前記第３の階段部とは少なくとも一部が上面視で重なり合っている、
半導体記憶装置。
【請求項２】
前記第１の柱状部は、前記第１の階段部の上方の第１の高さから前記第１の段の下方の前記第１の積層体の最下層まで達し、
前記第２の柱状部は、前記第２の階段部の上方の前記第１の高さから、前記第３の階段部の第３の段の下方の前記第２の積層体の最下層まで達し、さらに、前記第２の段から前記第２の段の下方の前記第１の積層体の最下層まで達する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の階段部の第１の段に配置され、前記第１の段を構成する前記導電層と接続される第１のコンタクトと、
前記第２の階段部の第２の段に配置され、前記第２の段を構成する前記導電層と接続される第２のコンタクトと、を備える、
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の積層体および前記第２の積層体を貫通する帯状部を備え、
前記第１の積層体の前記導電層は前記帯状部の側面と接し、
前記第２の積層体の前記第２の絶縁層は前記帯状部の側面と接していない、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
複数の第２の絶縁層が第１の絶縁層を介して積層された第１の積層体が形成された基板を準備するステップと、
第１の積層体の一部を覆う第１のマスクパターンをスリミングしながら前記複数の第２の絶縁層の端部が階段状となった第１の階段部を前記第１の積層体に形成するステップと、
前記第１の階段部を含む前記第１の積層体を覆うよう、第１の絶縁層を介して複数の第２の絶縁層を積層するステップと、
前記第１の積層体の一部を覆う第２のマスクパターンをスリミングしながら、前記第１の階段部の上層方向に延伸する第２の階段部を形成するステップと、を含み、
前記第２の階段部を形成するステップでは、
前記第２の階段部を構成する前記第２の絶縁層と同じ階層にある前記複数の第２の絶縁層が前記第１の絶縁層を介して積層され、前記第１の階段部および前記第２の階段部と対向し、少なくとも一部が前記第１の階段部と上面視で重なり合う第３の階段部を形成することで、前記第１の積層体から分断された第２の積層体を形成する、
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
３次元不揮発性メモリでは、積層された複数の導電層に対してメモリセルが３次元に配置される。このような構成においては、積層構造の強度を保つため、導電層の引き出し部分である積層構造の階段部において、例えば各段を貫通する柱状の構造物を形成することがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−１５７０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、階段部の各段に形成される柱状部の形状差を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板と、前記基板の上方に、複数の導電層が第１の絶縁層を介して積層され、上層の前記複数の導電層の端部が階段状となった第１の階段部、及び下層の前記複数の導電層の端部が階段状となった第２の階段部を有する第１の積層体と、前記基板の上方に、複数の第２の絶縁層が前記第１の絶縁層と同種の第３の絶縁層を介して積層され、前記第１の階段部を構成する前記導電層と同じ階層にある前記複数の第２の絶縁層の端部が階段状となった第３の階段部を有する第２の積層体と、前記第１の積層体中を前記第１の積層体の積層方向に延び、前記複数の導電層とのそれぞれの交差部に複数のメモリセルを形成する複数のピラーと、前記第１の階段部の第１の段に配置され、前記第１の段から前記第１の積層体の最下層まで達する第１の柱状部と、前記第２の階段部の第２の段に配置され、前記第２の段から前記第１の積層体の最下層まで達する第２の柱状部と、を備え、前記第１の階段部および前記第２の階段部と前記第３の階段部とは互いに対向し、前記第２の階段部と前記第３の階段部とは少なくとも一部が上面視で重なり合っている。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる半導体記憶装置の構成の一例を模式的に示す図である。
【図２】図２は、実施形態にかかる半導体記憶装置が備えるメモリセルを模式的に示す図である。
【図３】図３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図４】図４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図５】図５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図６】図６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図７】図７は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図８】図８は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図９】図９は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１０】図１０は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１１】図１１は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１２】図１２は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１３】図１３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１４】図１４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１５】図１５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１６】図１６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成の一例を模式的に示す図である。図１（ａ）は、実施形態の半導体記憶装置１のＸ方向の断面図であり、（ｂ）は実施形態の半導体記憶装置１が備える積層体ＬＭｄのＹ方向の断面図であり、（ｃ）は実施形態の半導体記憶装置１が備えるメモリ部ＭＥＭのＹ方向の断面図である。
【０００９】
図１に示すように、半導体記憶装置１は、基板１０に配置された周辺回路ＰＥＲと、周辺回路ＰＥＲの上方に配置された積層体ＬＭａ，ＬＭｂ，ＬＭｄを備える。
【００１０】
周辺回路ＰＥＲは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等のトランジスタを含み、半導体記憶装置１が備える後述のメモリセルの動作に寄与する。周辺回路ＰＥＲは絶縁層５１に覆われている。
【００１１】
絶縁層５１の上方には、例えばポリシリコン層等から構成されるソース線ＳＬが配置されている。
【００１２】
ソース線ＳＬ上には、第１の積層体としての積層体ＬＭａ，ＬＭｂが配置されている。より具体的には、ソース線ＳＬ上には、導電層としてのワード線ＷＬと、第１の絶縁層としての絶縁層ＯＬとが複数交互に積層された積層体ＬＭａが配置される。積層体ＬＭａ上には、導電層としてのワード線ＷＬと、第１の絶縁層としての絶縁層ＯＬとが複数交互に積層された積層体ＬＭｂが配置される。
【００１３】
ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えばＳｉＯ２層等である。図１の例では、積層体ＬＭａは、各７層のワード線ＷＬ及び絶縁層ＯＬを有する。積層体ＬＭｂは、各５層のワード線ＷＬ及び絶縁層ＯＬを有する。ただし、各積層体ＬＭａ，ＬＭｂにおけるワード線ＷＬ及び絶縁層ＯＬの層数は任意である。
【００１４】
このように、半導体記憶装置１は、例えば積層体ＬＭａ，ＬＭｂがそれぞれ積層された２段（２Ｔｉｅｒ）構成の半導体記憶装置である。
【００１５】
積層体ＬＭａは、メモリ部ＭＥＭと、積層体ＬＭａの端部が階段状となった階段部ＳＴＲａとを有する。積層体ＬＭｂは、メモリ部ＭＥＭと、積層体ＬＭｂの端部が階段状となった階段部ＳＴＲｂとを有する。階段部ＳＴＲａ，ＳＴＲｂは、積層体ＬＭｂの上面の高さまで絶縁層５２で覆われている。絶縁層５２上には絶縁層５３が配置される。
【００１６】
メモリ部ＭＥＭには、積層体ＬＭａ，ＬＭｂを貫通してソース線ＳＬまで到達する複数のピラーＰＬがマトリクス状に配置されている。これらのピラーＰＬの高さ方向に、メモリセルが形成される。ピラーＰＬの詳細の構成については後述する。ピラーＰＬは、ピラーＰＬ上のプラグＣＨを介してビット線ＢＬと接続される。
【００１７】
積層体ＬＭａの階段部ＳＴＲａは、メモリ部ＭＥＭ側へ向かって昇段していく階段形状を有する。階段部ＳＴＲａは、１つのワード線ＷＬと、その上層の１つの絶縁層ＯＬとを１段分とし、ワード線ＷＬ及び絶縁層ＯＬの層数分の段数を有する。つまり、図１の例では、階段部ＳＴＲａは全部で７つの段を有する。
【００１８】
積層体ＬＭｂの階段部ＳＴＲｂは、メモリ部ＭＥＭ側へ向かって昇段していく階段形状を有する。階段部ＳＴＲｂは、１つのワード線ＷＬと、その上層の１つの絶縁層ＯＬとを１段分とし、ワード線ＷＬ及び絶縁層ＯＬの層数分の段数を有する。つまり、図１の例では、階段部ＳＴＲｂは全部で５つの段を有する。階段部ＳＴＲｂは階段部ＳＴＲａと連続するよう配置され、階段部ＳＴＲｂの各段は階段部ＳＴＲａの上段に相当する。
【００１９】
階段部ＳＴＲａ，ＳＴＲｂの各段には、柱状部ＨＲ及びコンタクトＣＣが配置されている。柱状部ＨＲは絶縁層５２を貫通するとともに、各段の下層の積層体ＬＭａまたは積層体ＬＭａ，ＬＭｂを貫通してソース線ＳＬに到達する。つまり、階段部ＳＴＲａのいずれかの段に配置される柱状部ＨＲは、その段の下層の積層体ＬＭａを貫通する。階段部ＳＴＲｂのいずれかの段に配置される柱状部ＨＲは、その段の下層の積層体ＬＭａ，ＬＭｂの両方を貫通する。コンタクトＣＣは、絶縁層５３，５２、及び各段の上層の絶縁層ＯＬを貫通して、各段の下層のワード線ＷＬに到達している。コンタクトＣＣの上端は例えば上層配線に接続される。このように、階段部ＳＴＲａ，ＳＴＲｂにより、積層された複数のワード線ＷＬを上層配線に引き出すことができる。
【００２０】
積層体ＬＭａ，ＬＭｂの階段部ＳＴＲａ，ＳＴＲｂを覆う絶縁層５２中には、第２の絶縁層としての絶縁層ＮＬと、第３の絶縁層としての絶縁層ＯＬとが複数交互に積層された第２の積層体としての積層体ＬＭｄが配置されている。絶縁層ＮＬは例えばＳｉＮ層等である。絶縁層ＯＬは、積層体ＬＭａ，ＬＭｂの絶縁層ＯＬと同一の材料から構成され、例えばＳｉＯ２層等である。図１の例では、積層体ＬＭｂは、各５層の絶縁層ＮＬ，ＯＬを有する。ただし、各積層体ＬＭｄにおける絶縁層ＮＬ，ＯＬの層数は任意である。
【００２１】
積層体ＬＭｄは、積層体ＬＭｄの端部が階段状となった階段部ＳＴＲｄを有する。ただし、積層体ＬＭｄ中には、積層体ＬＭａ，ＬＭｂのようにメモリセルが配置されてはおらず、積層体ＬＭｄは、例えば半導体記憶装置１の動作に寄与しないダミーの構成である。
【００２２】
積層体ＬＭｄの階段部ＳＴＲｄは、メモリ部ＭＥＭ側へ向かって降段していく階段形状を有する。階段部ＳＴＲｄは、１つの絶縁層ＮＬと、その上層の１つの絶縁層ＯＬとを１段分とし、絶縁層ＮＬ，ＯＬの層数分の段数を有する。つまり、図１の例では、階段部ＳＴＲｄは全部で５つの段を有する。
【００２３】
積層体ＬＭｄは、積層体ＬＭｂと略同じ高さ位置に配置され、積層体ＬＭｄ中の各層の階層、つまり、積層高さは積層体ＬＭｂ中の各層の階層と等しい。例えば、積層体ＬＭｄの最下層の絶縁層ＮＬは、積層体ＬＭｂの最下層のワード線ＷＬと同じ階層にあり、略等しい高さに配置される。積層体ＬＭｄの最上層の絶縁層ＯＬは、積層体ＬＭｂの最上層の絶縁層ＯＬと同じ階層にあり、略等しい高さに配置される。したがって、積層体ＬＭｄの最下段は積層体ＬＭｂの最下段と対向し、積層体ＬＭｄの最上段は積層体ＬＭｂの最上段と対向する。換言すれば、積層体ＬＭｄの階段部ＳＴＲｄ全体が、積層体ＬＭｂの階段部ＳＴＲｂ全体と対向する。
【００２４】
積層体ＬＭｄの階段部ＳＴＲｄは、積層体ＬＭａの階段部ＳＴＲａと、少なくとも一部が上面視で重なる位置に配置される。階段部ＳＴＲｄ，ＳＴＲａが重なる領域は大きい方が好ましい。図１の例では、階段部ＳＴＲｄの最下段は階段部ＳＴＲａの最下段から５段目と重なる位置にあり、階段部ＳＴＲｄの最上段は階段部ＳＴＲａの最下段と重なる位置にある。図１（ｂ）は、階段部ＳＴＲｄの最上段と階段部ＳＴＲａの最下段とが重なった位置の断面を示している。
【００２５】
これにより、積層体ＬＭａの階段部ＳＴＲａの各段に配置される柱状部ＨＲは、積層体ＬＭｄの階段部ＳＴＲｄの各段をも貫通する。階段部ＳＴＲａの最下段から５段目に配置される柱状部ＨＲは階段部ＳＴＲｄの１段目を貫通する。つまり、この柱状部ＨＲは、階段部ＳＴＲｄの各１層の絶縁層ＮＬ，ＯＬと、階段部ＳＴＲａの各５層のワード線ＷＬ及び絶縁層ＯＬとを貫通している。階段部ＳＴＲａの最下段に配置される柱状部ＨＲは階段部ＳＴＲｄの最上段およびその下層を貫通する。つまり、この柱状部ＨＲは、階段部ＳＴＲｄの各５層の絶縁層ＮＬ，ＯＬと、階段部ＳＴＲａの各１層のワード線ＷＬ及び絶縁層ＯＬとを貫通している。
【００２６】
また、積層体ＬＭａの階段部ＳＴＲａの各段に配置されるコンタクトＣＣは、積層体ＬＭｄの階段部ＳＴＲｄの各段をも貫通する。階段部ＳＴＲａの最下段から５段目に配置されるコンタクトＣＣは階段部ＳＴＲｄの１段目を貫通する。階段部ＳＴＲａの最下段に配置されるコンタクトＣＣは階段部ＳＴＲｄの最上段およびその下層を貫通する。
【００２７】
積層体ＬＭａ，ＬＭｂ，ＬＭｄは、Ｘ方向に延びる帯状部としての複数のスリットＳＴによりＹ方向に分割されている。スリットＳＴは、例えば溝状の構成であり、溝内は絶縁層５４で充填されている。または、溝内が絶縁層をライナとする導電層で充填されることにより、スリットＳＴがソース線コンタクトとして機能してもよい。
【００２８】
積層体ＬＭａ，ＬＭｂが配置される領域では、スリットＳＴは積層体ＬＭａ，ＬＭｂを貫通してソース線ＳＬに到達している。積層体ＬＭｄが配置される領域では、スリットＳＴは積層体ＬＭｄ，その下方の絶縁層５２を貫通してソース線ＳＬに到達している。ただし、積層体ＬＭａ，ＬＭｂはスリットＳＴの側面、つまり絶縁層５４と接しているが、積層体ＬＭｄはスリットＳＴとの間にギャップを有し、スリットＳＴの側面、つまり絶縁層５４とは接していない。積層体ＬＭｄとスリットＳＴとの間のギャップは、例えば絶縁層５５で埋められている。
【００２９】
図２は、実施形態にかかる半導体記憶装置１が備えるメモリセルＭＣを模式的に示す図である。
【００３０】
図２に示すように、ピラーＰＬは、ピラーＰＬの内側から順に、コア層ＣＲ、チャネル層ＣＮ、トンネル絶縁層ＴＮ、電荷蓄積層ＣＧ、及びブロック絶縁層ＢＫを備える。チャネル層ＣＮはピラーＰＬの底面にも配置される。チャネル層ＣＮの上端にはプラグＣＨが接続され、プラグＣＨの上端はビット線ＢＬに接続される。
【００３１】
コア層ＣＲ、トンネル絶縁層ＴＮ及びブロック絶縁層ＢＫは、例えばＳｉＯ２層等である。チャネル層ＣＮは、例えばアモルファスシリコン層またはポリシリコン層等である。電荷蓄積層ＣＧは例えばＳｉＮ層等である。
【００３２】
ピラーＰＬがこのような構成を有することにより、ピラーＰＬと各層のワード線ＷＬとの交差部にメモリセルＭＣが形成される。ワード線ＷＬからメモリセルＭＣに所定の電圧が印加され、メモリセルＭＣに所定の電荷が保持されることで、メモリセルＭＣは不揮発にデータを記憶する。ワード線ＷＬからメモリセルＭＣに所定の電圧が印加されることで、メモリセルＭＣに記憶されたデータが読み出される。
【００３３】
ただし、積層体ＬＭａの最下層および積層体ＬＭｂの最上層の導電層を含む１つ以上の導電層は、選択ゲート線として機能してもよい。この場合、選択ゲート線とピラーＰＬとの交差部には選択ゲートが形成される。選択ゲート線から選択ゲートに所定の電圧が印加され、選択ゲートがオンまたはオフすることで、所定のピラーＰＬに形成されるメモリセルＭＣを動作対象のメモリセルＭＣとして選択することができる。
【００３４】
このように、半導体記憶装置１は、例えばメモリ部ＭＥＭ内にメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成される。
【００３５】
なお、上述の階段部ＳＴＲａ，ＳＴＲｂに配置される柱状部ＨＲも、例えばピラーＰＬと同様の構成を備えていてよい。すなわち、柱状部ＨＲは、柱状部ＨＲの内側から順に、例えばＳｉＯ２層、アモルファスシリコン層またはポリシリコン層、ＳｉＯ２層、ＳｉＮ層、及びＳｉＯ２層を備えていてよい。ただし、柱状部ＨＲはピラーＰＬと異なる構成を備えていてもよい。この場合、柱状部ＨＲ内には、例えばＳｉＯ２層またはＳｉＮ層等が充填されていてよい。
【００３６】
（半導体記憶装置の製造処理の例）
次に、図３〜図１６を用いて、半導体記憶装置１の製造処理の例について説明する。図３〜図１６は、実施形態にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。図３〜図１６の（ａ）は、製造処理における半導体記憶装置１のＸ方向の断面図であり、図１（ａ）に対応している。図３〜図１６の（ｂ）は、製造処理において半導体記憶装置１が備えることとなる積層体ＬＭｄのＹ方向の断面図であり、図１（ｂ）に対応している。図３〜図１６の（ｃ）は、製造処理において半導体記憶装置１が備えることとなるメモリ部ＭＥＭのＹ方向の断面図であり、図１（ｃ）に対応している。
【００３７】
図３に示すように、基板１０にトランジスタを含む周辺回路ＰＥＲを形成する。周辺回路ＰＥＲは、例えば一般的な半導体回路の形成手法を用いて形成することができる。周辺回路ＰＥＲを絶縁層５１で覆い、絶縁層５１上にポリシリコン層等で構成されるソース線ＳＬを形成する。
【００３８】
ソース線ＳＬ上に、絶縁層ＮＬと絶縁層ＯＬとが複数交互に積層された積層体ＬＭａｓを形成する。絶縁層ＮＬは、例えば後の処理でタングステンまたはモリブデン等の導電材料と置き換えられてワード線となる犠牲層である。積層体ＬＭａｓは、絶縁層ＮＬのワード線ＷＬへの置き換え処理（これ以降、リプレース処理とも言う）後に１段目（Ｔｉｅｒ１）の積層体ＬＭａとなる部分である。
【００３９】
図４に示すように、積層体ＬＭａｓに階段部ＳＴＲａｓを形成するため、積層体ＬＭａｓの一部を覆うレジストパターン６１を形成する。レジストパターン６１は、積層体ＬＭａのメモリ部ＭＥＭとなる部分および階段部ＳＴＲａの最下段となる部分までを覆う。
【００４０】
レジストパターン６１を、Ｏ２プラズマ等によりスリミングし、後にメモリ部ＭＥＭとなる側へと後退させていきながら、絶縁層ＮＬ，ＯＬの一部を階段状に除去していく。
【００４１】
図５に示すように、レジストパターン６１のスリミングと絶縁層ＮＬ，ＯＬの除去とを複数回交互に繰り返すことで、積層体ＬＭａｓに階段部ＳＴＲａｓが形成される。図５（ｂ）に示すように、後に積層体ＬＭｄが配置される領域からは、所定段以下の絶縁層ＮＬ，ＯＬを残して積層体ＬＭａｓが完全に除去される。図５（ｃ）に示すように、後にメモリ部ＭＥＭとなる領域では、積層体ＬＭａｓが完全に残った状態が保たれる。
【００４２】
図６に示すように、階段部ＳＴＲａｓを覆う絶縁層５２を積層体ＬＭａｓの上面の高さまで形成する。
【００４３】
図７に示すように、積層体ＬＭａｓのメモリ部ＭＥＭとなる領域ならびに階段部ＳＴＲａｓ、及び後に積層体ＬＭｄが配置される領域の絶縁層５２の上に、絶縁層ＮＬと絶縁層ＯＬとが複数交互に積層された積層体ＬＭｂｓを形成する。積層体ＬＭｂｓは、絶縁層ＮＬのワード線ＷＬへのリプレース処理後に２段目（Ｔｉｅｒ２）の積層体ＬＭｂとなる部分である。また、積層体ＬＭｂｓの一部からは積層体ＬＭｄも形成される。
【００４４】
図８に示すように、積層体ＬＭｂｓに階段部ＳＴＲｂｓを形成するため、積層体ＬＭｂｓの一部を覆うレジストパターン６２を形成する。
【００４５】
レジストパターン６２は、積層体ＬＭｂのメモリ部ＭＥＭとなる部分および階段部ＳＴＲｂの最下段となる部分までを覆う。これにより、階段部ＳＴＲａｓ，ＳＴＲｂｓが連続的に形成される。
【００４６】
また、レジストパターン６２は、後に積層体ＬＭｄが配置される領域を覆う。このとき、後に形成される階段部ＳＴＲａｓ，ＳＴＲｄの重なる領域が大きくなるよう、レジストパターン６２の端部をもう一方のレジストパターン６２の端部と可能な限り近接させる。レジストパターン６２の形成処理においては、それに見合った解像度でパターニングされることが好ましい。
【００４７】
メモリ部ＭＥＭおよび階段部ＳＴＲｂとなる領域を覆うレジストパターン６２を、Ｏ２プラズマ等によりスリミングし、後にメモリ部ＭＥＭとなる側へと後退させていく。このとき、積層体ＬＭｄが配置される領域を覆うレジストパターン６２は、メモリ部ＭＥＭとは反対側へと後退していく。このように、レジストパターン６２をそれぞれの方向に後退させていきながら、絶縁層ＮＬ，ＯＬの一部を階段状に除去していく。
【００４８】
図９に示すように、階段部ＳＴＲｂとなる領域を覆うレジストパターン６２の後退によって、レジストパターン６２の裾部には、階段部ＳＴＲａｓから一続きになった階段部ＳＴＲｂｓが形成される。積層体ＬＭｄが配置される領域を覆うレジストパターン６２の後退によって、レジストパターン６２の裾部には、階段部ＳＴＲｄが形成される。また、階段部ＳＴＲｂｓ，ＳＴＲｄが形成されることで、絶縁層ＮＬ，ＯＬが積層された積層体ＬＭｄが、積層体ＬＭｂｓから切り離される。
【００４９】
これにより、階段部ＳＴＲｂｓに対向する階段部ＳＴＲｄを有する積層体ＬＭｄが形成される。
【００５０】
図１０に示すように、絶縁層５２を更に形成して、積層体ＬＭｂｓ，ＬＭｄの上面の高さまで階段部ＳＴＲｂｓ，ＳＴＲｄを覆う。
【００５１】
図１１に示すように、積層体ＬＭａｓ，ＬＭｂｓを貫通するピラーＰＬ、及び階段部ＳＴＲａｓ，ＳＴＲｂｓの各段に配置される柱状部ＨＲを形成する。
【００５２】
より具体的には、メモリ部ＭＥＭとなる領域において、積層体ＬＭａｓ，ＬＭｂｓを貫通してソース線ＳＬに到達するメモリホールを形成する。また、メモリホールの内壁側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＧ、トンネル絶縁層ＴＮ、及びチャネル層ＣＮを形成する。チャネル層ＣＮはメモリホールの底面にも形成する。チャネル層ＣＮの内側にコア層ＣＲを充填する。以上によりピラーＰＬが形成される。
【００５３】
例えばこれと並行して、階段部ＳＴＲｂｓにおいては、上方の絶縁層５２および各段から下層の積層体ＬＭａｓ，ＬＭｂｓを貫通し、ソース線ＳＬに到達するホールが形成される。階段部ＳＴＲａｓにおいては、上方の絶縁層５２、積層体ＬＭｄの所定段から下層部分、および各段から下層の積層体ＬＭａｓを貫通し、ソース線ＳＬに到達するホールが形成される。このように形成されたホール内には、例えばピラーＰＬ内の成膜と並行して、ピラーＰＬ内と同一の材料が形成される。
【００５４】
ただし、ピラーＰＬと柱状部ＨＲとは並行して形成されなくともよい。例えば、ピラーＰＬのメモリホールと柱状部ＨＲのホールとを並行して形成した後、メモリホール内への成膜とホール内への成膜とを別々に行ってもよい。この場合、ピラーＰＬを構成する部材と柱状部ＨＲを構成する部材とを異ならせてもよい。また例えば、ピラーＰＬのメモリホールと柱状部ＨＲのホールとを別々に形成し、さらに、メモリホール内への成膜とホール内への成膜とを別々に行ってもよい。
【００５５】
ここで、上記いずれの手順で柱状部ＨＲを形成する場合であっても、積層体ＬＭｂｓの最上段から積層体ＬＭａｓの最下段までに配置される柱状部ＨＲは、一括して形成される。
【００５６】
このとき、階段部ＳＴＲｂｓにおいては、ホールが貫通する積層数は、階段部ＳＴＲｂｓの最上段で最も多く各１２層の絶縁層ＮＬ，ＯＬを貫通し、階段部ＳＴＲｂｓの最下段で最も少なく各８層の絶縁層ＮＬ，ＯＬを貫通する。
【００５７】
また、階段部ＳＴＲａｓにおいては、ホールが貫通する積層数は、階段部ＳＴＲａｓの最上段で最も多く各７層の絶縁層ＮＬ，ＯＬを貫通する。また、階段部ＳＴＲａｓの最上段の１段下から最下段までは、ホールが貫通する積層数は全て一定である。階段部ＳＴＲａｓの最上段の１段下、つまり、最下段から６段目では、積層体ＬＭａｓの各６層の絶縁層ＮＬ，ＯＬを貫通する。階段部ＳＴＲａｓの最下段から５段目では、積層体ＬＭｄの１段目の各１層の絶縁層ＮＬ，ＯＬと、積層体ＬＭａｓの５段目以下の各５層の絶縁層ＮＬ，ＯＬとで、合計で各６層の絶縁層ＮＬ，ＯＬを貫通する。階段部ＳＴＲａｓの最下段では、積層体ＬＭｄの５段目以下の各５層の絶縁層ＮＬ，ＯＬと、積層体ＬＭａｓの１段目の各１層の絶縁層ＮＬ，ＯＬとで、合計で各６層の絶縁層ＮＬ，ＯＬを貫通する。
【００５８】
なお、階段部ＳＴＲａｓ，ＳＴＲｄの重なる領域が大きいほど、つまり、階段部ＳＴＲａｓ，ＳＴＲｄのより多くの段が互いに重なり合っているほど、階段部ＳＴＲａｓの各段に配置されるホールが貫通する積層数の差が小さくなる。
【００５９】
図１２に示すように、積層体ＬＭｄを貫通する複数の溝ＴＲを形成する。溝ＴＲは、スリットＳＴの形成位置にスリットＳＴよりＹ方向の幅が広くなるよう形成される。溝ＴＲ内を絶縁層５５で埋め戻す。
【００６０】
図１３に示すように、積層体ＬＭａｓ，ＬＭｂｓ，ＬＭｄを貫通してソース線ＳＬまで達する複数のスリットＳＴを形成する。このとき、積層体ＬＭａｓ，ＬＭｂｓにおいては、各々の絶縁層ＮＬ，ＯＬを分断するようスリットＳＴが形成される。積層体ＬＭｄにおいては、溝ＴＲ内に配置されるようスリットＳＴが形成される。この時点では、スリットＳＴ内には何も充填しない。
【００６１】
図１４に示すように、スリットＳＴを介して、積層体ＬＭａｓ，ＬＭｂｓの絶縁層ＮＬを除去する。これにより、絶縁層ＮＬが除去された空隙を絶縁層ＯＬ間に有する積層体ＬＭａｇ，ＬＭｂｇが形成される。積層体ＬＭａｇ，ＬＭｂｇは、絶縁層ＯＬ間に空隙を有する脆弱な構成である。しかし、後にメモリ部ＭＥＭとなる領域では、積層構造を有する複数のピラーＰＬによって、この脆弱な構造が支持される。また、階段部ＳＴＲａｇ，ＳＴＲｂｇも絶縁層ＯＬ間に空隙を有する脆弱な構成となっているが、各段を貫通して配置された柱状部ＨＲによって、この脆弱な構造が支持される。
【００６２】
一方、積層体ＬＭｄの各層はスリットＳＴと直接接してはおらず、積層体ＬＭｄの絶縁層ＮＬが除去されることはない。
【００６３】
図１５に示すように、スリットＳＴを介して、積層体ＬＭａｇ，ＬＭｂｇの空隙にタングステンまたはモリブデン等の導電材料を充填してワード線ＷＬを形成する。これにより、ワード線ＷＬと絶縁層ＯＬとが複数交互に積層された積層体ＬＭａ，ＬＭｂが形成される。
【００６４】
一方、積層体ＬＭｄの各層はスリットＳＴと直接接してはおらず、積層体ＬＭｄの絶縁層ＮＬがワード線ＷＬに置き換えられることはない。
【００６５】
図１６に示すように、スリットＳＴ内に例えば絶縁層５５を充填する。このとき、絶縁層をライナとして導電層をスリットＳＴ内に充填し、スリットＳＴがソース線コンタクト等として機能するようにしてもよい。
【００６６】
この後、ピラーＰＬのチャネル層ＣＮ上にプラグＣＨを形成し、階段部ＳＴＲの各段にコンタクトＣＣを形成する。階段部ＳＴＲｂの各段に配置されるコンタクトＣＣは、主に階段部ＳＴＲｂ上方の絶縁層５２を貫通させてコンタクトホールを形成し、コンタクトホール内に導電材料を埋め込んで形成される。階段部ＳＴＲａの各段に配置されるコンタクトＣＣは、階段部ＳＴＲａ上方の積層体ＬＭｄをも貫通するコンタクトホールを形成し、コンタクトホール内に導電材料を埋め込んで形成される。
【００６７】
さらにその後、プラグＣＨと接続するビット線ＢＬ、及びコンタクトＣＣと接続する上層配線等を形成する。
【００６８】
以上により、実施形態の半導体記憶装置１の製造処理が終了する。
【００６９】
（比較例）
比較例の半導体記憶装置においては、下段（Ｔｉｅｒ１）の階段部と重なるダミーの積層体が配置されない。これにより、柱状部の形成に先立ってホールを形成する際、複数のホール間で異なる加工形状となってしまう場合がある。例えば、上段（Ｔｉｅｒ２）の階段部では、下段（Ｔｉｅｒ１）の階段部と比べて、積層体中のより多くの層を貫通させなければならないためである。
【００７０】
Ｔｉｅｒ２の階段部に合わせてホール形成処理の条件を構築すると、Ｔｉｅｒ１の階段部のホールが、ボーイング形状となってしまったり、ソース線を突き抜けてしまったりすることがある。ホールがボーイング形状であると所定材料の埋め込み不良が生じる場合がある。ホールがソース線を突き抜けると下層構造に影響を及ぼす場合がある。
【００７１】
実施形態の半導体記憶装置１によれば、Ｔｉｅｒ１の階段部ＳＴＲａｓに柱状部ＨＲとなるホールを形成する際は、階段部ＳＴＲａｓ上方の積層体ＬＭｄも貫通させる。これにより、Ｔｉｅｒ２の階段部ＳＴＲｂｓのホールと、Ｔｉｅｒ１の階段部ＳＴＲａｓのホールとで、貫通させる絶縁層ＮＬ，ＯＬの層数の差を小さくすることができる。よって、Ｔｉｅｒ２の階段部ＳＴＲｂｓとＴｉｅｒ１の階段部ＳＴＲａｓとにおけるホール形状に生じる差を抑制できる。
【００７２】
実施形態の半導体記憶装置１によれば、Ｔｉｅｒ１の階段部ＳＴＲａと、積層体ＬＭｄの階段部ＳＴＲｄとの重なる領域が大きくなるよう構成される。これにより、階段部ＳＴＲａｓ内において、各段に配置されるホールが貫通する積層数の差が小さくなり、よりいっそうホール形状の差を小さくすることができる。
【００７３】
実施形態の半導体記憶装置１によれば、積層体ＬＭｄを形成する処理は、Ｔｉｅｒ２の階段部ＳＴＲｂを形成する処理と略並行して行われる。これにより、半導体記憶装置１の製造処理数を増やすことなく積層体ＬＭｄを形成することができ、半導体記憶装置１の製造処理が煩雑になること及びコストの増大を抑制することができる。
【００７４】
実施形態の半導体記憶装置１によれば、積層体ＬＭｄ中の絶縁層ＮＬはリプレース処理によってワード線ＷＬ等の導電層に置換されない。リプレース後のワード線ＷＬと絶縁層ＯＬとの積層はエッチング除去が非常に困難であるが、コンタクトＣＣのためのコンタクトホールを形成する際には、積層体ＬＭｄ中の絶縁層ＮＬ，ＯＬをエッチング除去により貫通させればよく、コンタクトホールの形成が容易である。階段部ＳＴＲａの各段のワード線ＷＬに接するよう、かつ、ワード線ＷＬを貫通することが無いよう、コンタクトホールを形成することも可能になる。また、電気的な影響を懸念することなく、積層体ＬＭｄを貫通させてコンタクトＣＣを階段部ＳＴＲａの各段に配置することができる。
【００７５】
実施形態の半導体記憶装置１によれば、積層体ＬＭｄが配置されることで、絶縁層ＮＬ，ＯＬが占める面積が増え、製造処理中の熱処理において構成材の違いによる熱収縮の差が低減し、基板１０の反り等を抑制することができる。
【００７６】
なお、上述の実施形態では、積層体ＬＭａｓ，ＬＭｂｓに対して一括してピラーＰＬを形成することとしたが、これに限られない。積層体ＬＭａｓのみが形成された状態でピラーＰＬの下側構造の一部を形成し、積層体ＬＭｂｓが形成された後にピラーＰＬの全体を形成するといったように、ピラーＰＬの上下構造を分けて形成してもよい。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１…半導体記憶装置、１０…基板、ＢＫ…ブロック絶縁層、ＣＣ…コンタクト、ＣＧ…電荷蓄積層、ＣＮ…チャネル層、ＣＲ…コア層、ＨＲ…柱状部、ＬＭａ，ＬＭａｇ，ＬＭａｓ，ＬＭｂ，ＬＭｂｇ，ＬＭｂｓ，ＬＭｄ…積層体、ＭＣ…メモリセル、ＭＥＭ…メモリ部、ＮＬ，ＯＬ…絶縁層、ＰＥＲ…周辺回路、ＰＬ…ピラー、ＳＴ…スリット、ＳＴＲａ，ＳＴＲａｇ，ＳＴＲａｓ，ＳＴＲｂ，ＳＴＲｂｇ，ＳＴＲｂｓ，ＳＴＲｄ…階段部、ＴＮ…トンネル絶縁層、ＷＬ…ワード線。
【図１】
2020155492.tif 000003
【図２】
2020155492.tif 000004
【図３】
2020155492.tif 000005
【図４】
2020155492.tif 000006
【図５】
2020155492.tif 000007
【図６】
2020155492.tif 000008
【図７】
2020155492.tif 000009
【図８】
2020155492.tif 000010
【図９】
2020155492.tif 000011
【図１０】
2020155492.tif 000012
【図１１】
2020155492.tif 000013
【図１２】
2020155492.tif 000014
【図１３】
2020155492.tif 000015
【図１４】
2020155492.tif 000016
【図１５】
2020155492.tif 000017
【図１６】
2020155492.tif 000018