(57)【要約】【課題】炭化珪素半導体装置において、ゲートしきい値電圧の低下を抑制することができる炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置は、炭化珪素基板１０と、炭化珪素基板１０の表面に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０の上に設けられたゲート電極４１と、ゲート電極４１の上に設けられた第１の絶縁膜５０と、第１の絶縁膜５０の上に設けられた第１層６１と、第１層６１の上に設けられた第２の絶縁膜７０と、第２の絶縁膜の上に設けられた配線層８０と、を有し、第２の絶縁膜７０は、ＳｉＮ、又は、ＳｉＯＮを含むものであり、第１層６１は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれかを含むものであり、配線層８０は、ＡｌまたはＣｕを含むものである。【選択図】  図２
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【特許請求の範囲】
【請求項１】
炭化珪素基板と、
前記炭化珪素基板の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記ゲート電極の上に設けられた第１の絶縁膜と、
前記第１の絶縁膜の上に設けられた第１層と、
前記第１層の上に設けられた第２の絶縁膜と、
前記第２の絶縁膜の上に設けられた配線層と、
を有し、
前記第２の絶縁膜は、ＳｉＮ、又は、ＳｉＯＮを含むものであり、
前記第１層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれかを含むものであり、
前記配線層は、ＡｌまたはＣｕを含むものである炭化珪素半導体装置。
【請求項２】
前記第１層の上に設けられた第２層と、
前記第２層の上に設けられた第３層と、
を有し、
前記第２の絶縁膜は、前記第３層の上に設けられており、
前記第２層は、ＮｉまたはＴｉＡｌＳｉを含むものであり、
前記第３層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれかを含むものである請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１層の膜厚は、３３ｎｍ以上、１２０ｎｍ以下であり、
前記第３層の膜厚は、５ｎｍ以上、３０ｎｍ以下である請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記第１層は、Ｔｉ、ＴｉＮ、Ｔｉ及びＴｉＮの積層膜のうちのいずれかを含むであり、
前記第２層は、Ｎｉを含むものであり、
前記第３層は、Ｔｉ、ＴｉＮ、Ｔｉ及びＴｉＮの積層膜のうちのいずれかを含むである請求項２または請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記第１層の上に設けられた第３層と、
を有し、
前記第２の絶縁膜は、前記第３層の上に設けられており、
前記第３層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれかを含むものである請求項１に記載の炭化珪素半導体装置。
【請求項６】
前記炭化珪素基板の表面には、ＮｉとＳｉの合金層を含むソース電極が設けられている請求項１から請求項５のいずれか一項に記載の炭化珪素半導体装置。
【請求項７】
前記炭化珪素基板の表面には、ゲートトレンチが設けられており、
前記ゲートトレンチの内壁に、前記ゲート絶縁膜が設けられており、
前記ゲート電極は、前記ゲートトレンチにおける前記ゲート絶縁膜の上に設けられている請求項１から請求項６のいずれか一項に記載の炭化珪素半導体装置。
【請求項８】
前記炭化珪素基板において、前記ゲート電極が形成されている表面とは反対側の裏面には、ドレイン電極が設けられている請求項１から請求項７のいずれか一項に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置に関するものである。
【背景技術】
【０００２】
炭化珪素は、従来から半導体装置に幅広く用いられている珪素に比べてバンドギャップが広いことから、高耐圧の半導体装置等に用いられている。このような炭化珪素を用いた半導体装置では、耐圧等の観点より、基板の第１の主面にソース電極、第２の主面にドレイン電極が形成されているいわゆる縦型トランジスタがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−８６０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
炭化珪素半導体を用いた炭化珪素半導体装置では、炭化珪素エピタキシャル基板の表面にゲート絶縁膜を形成し、ゲート絶縁膜の上に、ポリシリコンによりゲート電極が形成されているものがある。このような構造の炭化珪素半導体装置では、ゲートしきい値電圧が変動すると、所望の特性が得られなくなる場合がある。
【０００５】
このため、炭化珪素半導体装置においては、ゲートしきい値電圧の変動が抑制されたものが求められる。
【課題を解決するための手段】
【０００６】
本実施形態の一観点によれば、炭化珪素半導体装置は、炭化珪素基板と、炭化珪素基板の表面に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、ゲート電極の上に設けられた第１の絶縁膜と、第１の絶縁膜の上に設けられた第１層と、第１層の上に設けられた第２の絶縁膜と、第２の絶縁膜の上に設けられた配線層と、を有する。第２の絶縁膜は、ＳｉＮ、又は、ＳｉＯＮを含むものであり、第１層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれかを含むものであり、配線層は、ＡｌまたはＣｕを含むものである。
【発明の効果】
【０００７】
本開示によれば、炭化珪素半導体装置において、ゲートしきい値電圧の変動を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は炭化珪素半導体装置の構造図である。
【図２】図２は本開示の第１の実施形態の炭化珪素半導体装置の構造図である。
【図３】図３は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１）である。
【図４】図４は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（２）である。
【図５】図５は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（３）である。
【図６】図６は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（４）である。
【図７】図７は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（５）である。
【図８】図８は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（６）である。
【図９】図９は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（７）である。
【図１０】図１０は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（８）である。
【図１１】図１１は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（９）である。
【図１２】図１２は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１０）である。
【図１３】図１３は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１１）である。
【図１４】図１４は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１２）である。
【図１５】図１５は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１３）である。
【図１６】図１６は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１４）である。
【図１７】図１７は本開示の第２の実施形態の炭化珪素半導体装置の構造図である。
【図１８】図１８は本開示の第２の実施形態の炭化珪素半導体装置の製造方法の説明図（１）である。
【図１９】図１９は本開示の第２の実施形態の炭化珪素半導体装置の製造方法の説明図（２）である。
【図２０】図２０は本開示の第２の実施形態の炭化珪素半導体装置の製造方法の説明図（３）である。
【図２１】図２１は本開示の第３の実施形態の炭化珪素半導体装置の構造図である。
【図２２】図２２は本開示の第３の実施形態の炭化珪素半導体装置の製造方法の説明図（１）である。
【図２３】図２３は本開示の第３の実施形態の炭化珪素半導体装置の製造方法の説明図（２）である。
【図２４】図２４は本開示の第３の実施形態の炭化珪素半導体装置の製造方法の説明図（３）である。
【図２５】図２５は本開示の第３の実施形態の炭化珪素半導体装置の製造方法の説明図（４）である。
【図２６】図２６は本開示の第３の実施形態の炭化珪素半導体装置の製造方法の説明図（５）である。
【図２７】図２７は本開示の第３の実施形態の炭化珪素半導体装置の変形例の構造図である。
【図２８】図２８は本開示の第４の実施形態の炭化珪素半導体装置の構造図である。
【図２９】図２９は本開示の第４の実施形態の炭化珪素半導体装置の製造方法の説明図（１）である。
【図３０】図３０は本開示の第４の実施形態の炭化珪素半導体装置の製造方法の説明図（２）である。
【図３１】図３１は本開示の第４の実施形態の炭化珪素半導体装置の製造方法の説明図（３）である。
【図３２】図３２は本開示の第４の実施形態の炭化珪素半導体装置の製造方法の説明図（４）である。
【図３３】図３３は本開示の第４の実施形態の炭化珪素半導体装置の製造方法の説明図（５）である。
【図３４】図３４は本開示の第５の実施形態の炭化珪素半導体装置の構造図である。
【発明を実施するための形態】
【０００９】
実施するための形態について、以下に説明する。
【００１０】
［本開示の実施形態の説明］
最初に本開示の実施形態を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
【００１１】
〔１〕  本開示の一態様に係る半導体装置は、炭化珪素基板と、前記炭化珪素基板の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ゲート電極の上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた第１層と、前記第１層の上に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられた配線層と、を有し、前記第２の絶縁膜は、ＳｉＮ、又は、ＳｉＯＮを含むものであり、前記第１層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれかを含むものであり、前記配線層は、ＡｌまたはＣｕを含むものである。
【００１２】
炭化珪素トランジスタ等の半導体装置において、一般的に、可動イオンと呼ばれるＮａ（ナトリウム）が含まれると、半導体装置の高温（１２５℃〜１７５℃程度）での使用時にゲートしきい値電圧が低下し所望の特性が得られなくなることから、外からのＮａの進入を防ぐため、ＳｉＮ等により保護膜が設けられている。しかしながら、炭化珪素トランジスタにおいて、ＳｉＮ等により保護膜を形成した場合、保護膜となるＳｉＮに含まれる窒素成分が半導体装置の製造プロセス中に半導体装置の内部に拡散し、常温使用時のゲートしきい値電圧の低下等を招くことが、発明者の検討の結果、確認されている。
【００１３】
本開示は、ゲート電極の上に形成された層間絶縁膜となる第１の絶縁膜の上にＴｉＮ等により第１膜を形成し、第１膜の上にＳｉＮ等により保護膜となる第２の絶縁膜を形成したものである。これにより、半導体装置の内部へのＮａの進入を防ぐとともに、窒素の進入を防ぐことができ、ゲートしきい値電圧の変動を抑制することができる。
【００１４】
〔２〕  前記第１層の上に設けられた第２層と、前記第２層の上に設けられた第３層と、を有し、前記第２の絶縁膜は、前記第３層の上に設けられており、前記第２層は、ＮｉまたはＴｉＡｌＳｉを含むものであり、前記第３層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれかを含むものである。
【００１５】
〔３〕  前記第１層の膜厚は、３３ｎｍ以上、１２０ｎｍ以下であり、前記第３層の膜厚は、５ｎｍ以上、３０ｎｍ以下である。
【００１６】
〔４〕  前記第１層は、Ｔｉ、ＴｉＮ、Ｔｉ及びＴｉＮの積層膜のうちのいずれかを含むであり、前記第２層は、Ｎｉを含むものであり、前記第３層は、Ｔｉ、ＴｉＮ、Ｔｉ及びＴｉＮの積層膜のうちのいずれかを含むである。
【００１７】
〔５〕  前記第１層の上に設けられた第３層と、を有し、前記第２の絶縁膜は、前記第３層の上に設けられており、前記第３層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれかを含むものである。
【００１８】
〔６〕  前記炭化珪素基板の表面には、ＮｉとＳｉの合金層を含むソース電極が設けられている。
【００１９】
〔７〕  前記炭化珪素基板の表面には、ゲートトレンチが設けられており、前記ゲートトレンチの内壁に、前記ゲート絶縁膜が設けられており、前記ゲート電極は、前記ゲートトレンチにおける前記ゲート絶縁膜の上に設けられている。
【００２０】
〔８〕  前記炭化珪素基板において、前記ゲート電極が形成されている表面とは反対側の裏面には、ドレイン電極が設けられている。
【００２１】
［本開示の実施形態の詳細］
以下、本開示の一実施形態（以下「本実施形態」と記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。
【００２２】
〔第１の実施形態〕
最初に、いわゆる縦型の炭化珪素半導体装置であるトランジスタにおいて、ゲートしきい値電圧が変動することについて説明する。半導体装置を高温で使用した場合、ゲートしきい値電圧が低下する場合があるが、これは主に外部からＮａ（ナトリウム）が進入することに起因して生じるとされている。このため、外部からのＮａの進入を防ぐためのバリア膜となる保護膜を形成することが考えられる。このような構造の半導体装置について、図１に示される縦型トランジスタに基づき説明する。
【００２３】
図１に示される縦型トランジスタは、炭化珪素単結晶基板１０の第１の主面１０ａの上に、第１のｎ型層２１、ｐ型層２２、第２のｎ型層２３が順に形成されている。また、第２のｎ型層２３、ｐ型層２２、第１のｎ型層２１の一部を除去することにより、断面がＶ字状のゲートトレンチが形成されており、ゲートトレンチの側壁には、第２のｎ型層２３、ｐ型層２２、第１のｎ型層２１の一部が露出している。また、ゲートトレンチの底面及び側壁は、ゲート絶縁膜３０に覆われており、ゲート絶縁膜３０の上に成膜されたポリシリコンにより、ゲートトレンチの内部が埋め込まれて、ゲート電極４１が形成されている。
【００２４】
また、ゲートトレンチより離から領域には、ｐ型となる不純物元素をイオン注入することにより、不純物濃度の高い高濃度ｐ型領域２４が形成されており、第２のｎ型層２３及び高濃度ｐ型領域２４の一部の上には、ソース電極４２が形成されている。ソース電極４２は、Ｎｉ膜を成膜し、熱処理を行うことにより形成される。この熱処理では、炭化珪素半導体により形成されている第２のｎ型層２３及び高濃度ｐ型領域２４に含まれるＳｉと、Ｎｉ膜に含まれるＮｉが反応し、ＮｉとＳｉの合金層が形成されるため、コンタクト抵抗を低くすることができる。また、炭化珪素単結晶基板１０の第１の主面１０ａとは反対の第２の主面１０ｂには、ドレイン電極４３が形成されている。
【００２５】
また、ゲート電極４１を覆うように、層間絶縁膜となる第１の絶縁膜５０が形成されており、更に、第１の絶縁膜５０を覆う第２の絶縁膜７０が形成されている。ソース電極４２及び第２の絶縁膜７０の上には、配線層となるソース配線８０が形成されている。尚、ゲート電極４１はポリシリコンにより形成されており、第１の絶縁膜５０は酸化シリコンにより形成されており、ソース配線８０はＡｌ、Ｃｕ（銅）、ＡｌまたはＣｕを含む合金等により形成されている。
【００２６】
尚、第１のｎ型層２１は、ｎ型ドリフト層であり、ｎ型となる不純物元素が比較的低い濃度でドープされている。ｐ型層２２は、ｐ型ボディ層であり、ｐとなる不純物元素がドープされている。第２のｎ型層２３は、第１のｎ型層２１よりも、ｎ型となる不純物元素が高い濃度でドープされているｎ型層である。
【００２７】
図１に示される構造の縦型トランジスタでは、ゲート電極４１に所定の電圧が印加されると、ｐ型層２２のゲート絶縁膜３０の近傍の領域にチャネルが形成され、第１のｎ型層２１と第２のｎ型層２３との間が導通する。これにより、ソース電極４２とドレイン電極４３との間に電流が流れ、半導体装置がオンになる。尚、ゲート電極４１に所定の電圧が印加されていない場合には、ｐ型層２２にはチャネルは形成されず、ソース電極４２とドレイン電極４３との間には電流は流れないためオフ状態となる。
【００２８】
図１に示される構造の縦型トランジスタでは、外部からのＮａの進入を防ぐため、例えば、第２の絶縁膜７０がＳｉＮ等の窒化物により形成される場合がある。ＳｉＮ等の窒化物は、緻密であり、Ｎａ等の原子を通すことはないため、炭化珪素半導体層へのＮａの進入を防ぐことができ、高温時の使用に伴うゲートしきい値電圧の低下を抑制できる。しかしながら、第２の絶縁膜７０を形成しているＳｉＮ等に含まれる窒素が、炭化珪素半導体装置の製造プロセス中に、ゲート電極４１とゲート絶縁膜３０との界面近傍に進入し、常温での使用時におけるゲートしきい値電圧が低下する場合がある。
【００２９】
このため、Ｎａの進入を防ぐのみならず、窒素の進入を防いだ構造の縦型トランジスタとなる炭化珪素半導体装置が求められている。
【００３０】
（炭化珪素半導体装置）
次に、第１の実施形態における縦型トランジスタとなる炭化珪素半導体装置について説明する。第１の実施形態における半導体装置は、図２に示されるように、層間絶縁膜となる第１の絶縁膜５０を覆う第１層６１、第１層６１を覆う第２層６２、第２層６２を覆う第３層６３が形成されており、第３層６３を覆うように、第２の絶縁膜７０が形成されている。ソース電極４２及び第２の絶縁膜７０の上には、ソース配線８０が形成されている。
【００３１】
第１層６１は、Ｔｉ、ＴｉＮ、ＴｉとＴｉＮとの積層膜、Ｔａ、ＴａＮ、ＴａとＴａＮとの積層膜等により形成されている。第２層６２は、Ｎｉ、ＴｉＡｌＳｉ等により形成されている。第３層６３は、Ｔｉ、ＴｉＮ、ＴｉとＴｉＮとの積層膜、Ｔａ、ＴａＮ、ＴａとＴａＮとの積層膜等により形成されている。
【００３２】
Ｔｉ、ＴｉＮ、ＴｉとＴｉＮとの積層膜、Ｔａ、ＴａＮ、ＴａとＴａＮとの積層膜は、窒素を通さないため、窒素に対しバリアとして機能する。このため、第３層６３を覆うように形成される第２の絶縁膜７０をＳｉＮ等により形成しても、第２の絶縁膜７０のＳｉＮ等に含まれる窒素成分は、第１層６１や第３層６３により進入が阻まれる。これにより、ゲート電極４１の近傍に窒素成分が進入することを抑制することができ、炭化珪素半導体装置の製造時におけるゲートしきい値電圧の低下を抑制することができる。
【００３３】
（炭化珪素半導体装置の製造方法）
次に、本実施形態における炭化珪素半導体装置の製造方法について、図３〜図１１に基づき説明する。
【００３４】
最初に、図３に示されるように、炭化珪素単結晶基板１０の第１の主面１０ａの上に形成された炭化珪素エピタキシャル層の表面より、Ａｌをイオン注入する。これにより、ｐ型層２２を形成し、表面の浅い領域にＰをイオン注入することにより第２のｎ型層２３を形成する。更に、第２のｎ型層２３及びｐ型層２２の一部に、ｐ型となる不純物元素となるＡｌをイオン注入することにより、高濃度ｐ型領域２４を形成する。
【００３５】
即ち、第２のｎ型層２３は、ｎ型となる不純物元素であるＰをイオン注入することにより、炭化珪素エピタキシャル層の表面より所定の深さの領域まで形成する。また、ｐ型層２２は、ｐ型となる不純物元素となるＡｌをイオン注入することにより、第２のｎ型層２３よりも深い領域に形成する。尚、炭化珪素単結晶基板１０の第１の主面１０ａの上に形成されている炭化珪素エピタキシャル層は、ｎ型となる不純物元素であるＰが約１×１０１６ｃｍ−３の濃度でドープされている。よって、炭化珪素エピタキシャル層において、イオン注入により形成された第２のｎ型層２３、及び、ｐ型層２２を除く領域が、第１のｎ型層２１となる。
【００３６】
次に、図４に示されるように、炭化珪素エピタキシャル層の表面、即ち、第２のｎ型層２３及び高濃度ｐ型領域２４の表面に、酸化シリコン膜８１を形成する。具体的には、炭化珪素エピタキシャル層を表面を熱酸化することにより酸化シリコン膜８１を形成する。熱酸化は、酸素雰囲気中において１３５０℃の温度まで加熱することにより行い、形成される酸化シリコン膜８１の膜厚は、５０ｎｍ〜８０ｎｍである。
【００３７】
次に、図５に示されるように、酸化シリコン膜８１において、ゲートトレンチとなる溝が形成される領域に開口部８１ａを形成する。具体的には、酸化シリコン膜８１の上に、スピンコーター等によりフォトレジストを塗布し、露光装置により露光、現像を行うことにより、開口部８１ａが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部における酸化シリコン膜８１をＲＩＥにより除去することにより、第２のｎ型層２３を露出させ開口部８１ａを形成する。ＲＩＥに用いられるガスは、ＣＦ４、ＣＨＦ３、Ａｒの混合ガスである。この後、不図示のレジストパターンは、酸素ガスを用いたアッシングにより除去し、更に、硫過水洗浄、ＲＣＡ洗浄を行う。
【００３８】
次に、図６に示されるように、酸化シリコン膜８１の開口部８１ａにおける炭化珪素エピタキシャル層を除去することにより、ゲートトレンチ３１を形成する。このようにゲートトレンチ３１を形成することにより、ゲートトレンチ３１の側壁３１ａには、第２のｎ型層２３、ｐ型層２２、及び、第１のｎ型層２１の一部が露出する。ゲートトレンチ３１は、塩素ガスを用いた熱エッチングにより、ｐ型層２２よりも深くまで形成される。尚、熱エッチングにおける炭化珪素単結晶基板１０の温度は、８００℃〜９００℃である。
【００３９】
次に、図７に示されるように、酸化シリコン膜８１を除去した後、ゲートトレンチ３１において露出している炭化珪素の表面を酸化することによりゲート絶縁膜３０を形成する。具体的には、酸素及び窒素を含むガス中で、１１００℃〜１３５０℃の温度まで加熱することにより、ゲートトレンチ３１において露出している炭化珪素の表面が酸化され、ゲート絶縁膜３０が形成される。
【００４０】
次に、図８に示されるように、全面に不純物元素がドープされた導電性を有するポリシリコン膜４１ａを成膜することにより、ゲートトレンチ３１を埋め込む。これにより、ゲートトレンチ３１に形成されているゲート絶縁膜３０等の上にポリシリコン膜４１ａを形成する。ポリシリコン膜４１ａは、ＣＶＤ装置のチャンバー内にＳｉＨ４、Ｎ２、ＰＨ３を供給し、５５０℃〜６００℃の温度で成膜することにより形成する。成膜されるポリシリコン膜４１ａの膜厚は、１．０μｍ〜１．７μｍである。
【００４１】
次に、図９に示されるように、ポリシリコン膜４１ａの表面を平坦化する。具体的には、ポリシリコン膜４１ａの上の全面に、厚さが１μｍ〜２μｍとなるように不図示のレジストを塗布し、硬化させた後、硬化させたレジスト及びポリシリコン膜４１ａをＲＩＥによりエッチバックにより除去する。ＲＩＥによるエッチバックでは、ＳＦ６、Ｃ４Ｆ８、Ａｒの混合ガスを用い、第２のｎ型層２３の上のポリシリコン膜４１ａの膜厚が、２５０ｎｍ〜５５０ｎｍとなるまでエッチバックを行う。
【００４２】
次に、図１０に示されるように、ポリシリコン膜４１ａを加工することにより、ゲート電極４１を形成する。具体的には、ポリシリコン膜４１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ポリシリコン膜４１ａにおいて、ゲート電極４１が形成される領域の上に、不図示のレジストパターンを形成する。この後、ＲＩＥ等によりレジストパターンの形成されていない領域のポリシリコン膜４１ａを除去することにより、残存しているポリシリコン膜４１ａにより、ゲート電極４１を形成する。この後、不図示のレジストパターンは、酸素ガスを用いたアッシングにより除去し、更に、硫過水洗浄、ＲＣＡ洗浄を行う。
【００４３】
次に、図１１に示されるように、ゲート電極４１を覆う第１の絶縁膜５０を形成する。具体的には、層間絶縁膜となる第１の絶縁膜５０を形成するための酸化シリコン膜をＣＶＤにより膜厚が０．５〜１．５μｍとなるように成膜する。この後、成膜された酸化シリコン膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１の絶縁膜５０が形成される領域に不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンの形成されていない領域の酸化シリコン膜及びゲート絶縁膜３０を除去し、ソース電極４２が形成される領域の第２のｎ型層２３と高濃度ｐ型領域２４を露出させる。これにより、残存している酸化シリコン膜により、ゲート電極４１を覆う第１の絶縁膜５０が形成される。このドライエッチングでは、エッチングガスとして、ＣＨＦ３、ＣＦ４、Ａｒの混合ガスを用いる。この後、不図示のレジストパターンは、酸素ガスを用いたアッシングにより除去し、更に、硫過水洗浄、ＲＣＡ洗浄を行う。
【００４４】
次に、図１２に示されるように、第１の絶縁膜５０の上及び第２のｎ型層２３及び高濃度ｐ型領域２４上の一部に、第１層６１を形成する。具体的には、第１の絶縁膜５０の上及び第２のｎ型層２３の上の一部に、スパッタリングによりＴｉ膜及びＴｉＮ膜を順に積層して成膜する。成膜されるＴｉ膜の膜厚は３ｎｍ以上、２０ｎｍ以下であり、ＴｉＮ膜の膜厚は３０ｎｍ以上、１００ｎｍ以下であり、よって、第１層６１の膜厚は３３ｎｍ以上、１２０ｎｍ以下となる。この後、ＴｉＮ膜の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、後述するソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンの形成されていない領域のＴｉ膜及びＴｉＮ膜を除去し、第２のｎ型層２３の一部と高濃度ｐ型領域２４を露出させる。このドライエッチングでは、エッチングガスとして、Ｃｌ２、ＢＣｌ３の混合ガスを用いて、エッチングを行う。この後、不図示のレジストパターンは、酸素ガスを用いたアッシングにより除去する。
【００４５】
次に、図１３に示されるように、第１層６１の上に第２層６２を形成し、第２のｎ型層２３及び高濃度ｐ型領域２４の上にソース電極４２を形成する。具体的には、スパッタリングにより、膜厚が１５ｎｍ以上、６０ｎｍ以下のＮｉ膜を成膜する。これにより、第１層６１の上に成膜されたＮｉ膜により第２層６２が形成される。また、Ｎｉ膜は、第２のｎ型層２３及び高濃度ｐ型領域２４の上にも形成され、この領域に形成されたＮｉ膜は、Ａｒ雰囲気中で熱処理をすることにより、ＮｉとＳｉとが合金化され、合金化されたＮｉＳｉ合金層により、ソース電極４２が形成される。この際行われる熱処理の温度は、８５０〜１０００℃である。
【００４６】
次に、図１４に示されるように、第２層６２の上に第３層６３を形成し、更に、第３層６３の上に第２の絶縁膜７０を形成する。具体的には、第２層６２の上にスパッタリングによりＴｉ膜を成膜することにより形成し、第３層６３の上にプラズマＣＶＤにより窒化シリコン膜を成膜することにより第２の絶縁膜７０を形成する。第３層６３として成膜されるＴｉ膜の膜厚は５ｎｍ以上、３０ｎｍ以下であり、第２の絶縁膜７０として成膜される窒化シリコン膜の膜厚は５０ｎｍ以上、１５０ｎｍ以下である。この後、第２の絶縁膜７０の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成されている領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンの形成されていない領域の第２の絶縁膜７０及び第３層６３を除去し、ソース電極４２を露出させる。第２の絶縁膜７０におけるドライエッチングでは、エッチングガスとして、ＣＨＦ３、Ａｒの混合ガスを用い、第３層６３におけるドライエッチングでは、エッチングガスとして、Ｃｌ２、ＢＣｌ３の混合ガスを用いる。この後、不図示のレジストパターンは、酸素ガスを用いたアッシングにより除去する。
【００４７】
次に、図１５に示されるように、ソース電極４２及び第２の絶縁膜７０の上に、スパッタリングによりＡｌＣｕまたはＡｌＳｉＣｕを成膜することにより、ソース配線８０を形成する。形成されるソース配線８０の膜厚は、４〜６μｍである。
【００４８】
次に、図１６に示されるように、炭化珪素単結晶基板１０の第１の主面１０ａとは反対の第２の主面１０ｂの上に、金属膜を成膜することによりドレイン電極４３を形成する。
【００４９】
以上の工程により、本実施の形態における炭化珪素半導体装置を製造することができる。
【００５０】
本実施の形態においては、第２の絶縁膜７０が窒化シリコン膜により形成されているため、外部から炭化珪素半導体層にＮａが進入することを防ぐことができる。また、ゲート電極４１を覆っている第１層６１、第３層６３がＴｉ、ＴｉＮ等により形成されており、第３層６３の上に、窒化シリコン膜により第２の絶縁膜７０が形成されている。よって、第３層６３及び第１層６１がバリアとなり、第２の絶縁膜７０に含まれている窒素成分が、炭化珪素半導体層に進入することを防ぐことができる。
【００５１】
〔第２の実施形態〕
次に、第２の実施形態における縦型トランジスタとなる炭化珪素半導体装置について説明する。本実施形態における半導体装置は、図１７に示されるように、層間絶縁膜となる第１の絶縁膜５０を覆う第１層６１、第１層６１を覆う第２層６２、第２層６２を覆う第３層６３が形成されており、第３層６３を覆うように第２の絶縁膜７０が形成されている。ソース配線８０は、第３層６３を介しソース電極４２の上に形成されるとともに、第２の絶縁膜７０の上に形成される。
【００５２】
本実施形態は、ソース電極４２が直接プラズマに曝されることはないため、ソース電極４２とソース配線８０との間における抵抗を低くすることができる。
【００５３】
（炭化珪素半導体装置の製造方法）
次に、本実施形態における炭化珪素半導体装置の製造方法について、図１８〜図２０に基づき説明する。
【００５４】
本実施形態における炭化珪素半導体装置の製造方法は、第１の実施形態における炭化珪素半導体装置の製造方法の図３〜図１３に示される工程までは同じである。このため、図１３に示される工程以降の工程について説明する。
【００５５】
図１３に示される工程の後、図１８に示されるように、第２層６２及びソース電極４２の上に第３層６３を形成し、更に、第３層６３の上に第２の絶縁膜７０を形成する。この後、第２の絶縁膜７０の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成されている領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンの形成されていない領域の第２の絶縁膜７０を除去し、第３層６３を露出させる。
【００５６】
ソース電極４２を形成している合金層はプラズマに晒されるとダメージを受け、この上に形成されたソース配線８０との接触抵抗が大きくなる。このため、本実施形態は、第３層６３を露出させた状態でドライエッチングを停止することにより、ソース電極４２がドライエッチングによるプラズマダメージを防いでいる。尚、第３層６３は、Ｔｉ等の金属材料により形成されているため、導通は確保される。
【００５７】
次に、図１９に示されるように、第３層６３及び第２の絶縁膜７０の上に、スパッタリングによりＡｌＣｕまたはＡｌＳｉＣｕを成膜することにより、ソース配線８０を形成する。これにより、ソース電極４２とソース配線８０とは、第３層６３を介し電気的に接続される。
【００５８】
次に、図２０に示されるように、炭化珪素単結晶基板１０の第１の主面１０ａとは反対の第２の主面１０ｂの上に、金属膜を成膜することによりドレイン電極４３を形成する。
【００５９】
以上の工程により、本実施の形態における炭化珪素半導体装置を製造することができる。
【００６０】
尚、上記以外の内容については、第１の実施形態と同様である。
【００６１】
〔第３の実施形態〕
次に、第３の実施形態における縦型トランジスタとなる炭化珪素半導体装置について説明する。本実施形態における半導体装置は、図２１に示されるように、層間絶縁膜となる第１の絶縁膜５０を覆う第１層６１、第１層６１を覆う第３層６３が形成されており、第３層６３を覆うように、第２の絶縁膜７０が形成されている。第２の絶縁膜７０、及び、ソース電極４２の上には、ソース配線８０が形成されている。
【００６２】
（炭化珪素半導体装置の製造方法）
次に、本実施形態における炭化珪素半導体装置の製造方法について、図２２〜図２６に基づき説明する。
【００６３】
本実施形態における炭化珪素半導体装置の製造方法は、第１の実施形態における炭化珪素半導体装置の製造方法の図３〜図１２に示される工程までは同じである。このため、図１２に示される工程以降の工程について説明する。
【００６４】
図１２に示される工程の後、図２２に示されるように、第１層６１の上にレジストパターン９１を形成する。具体的には、第２のｎ型層２３、高濃度ｐ型領域２４及び第１層６１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成される領域に開口部９１ａを有するレジストパターン９１を形成する。
【００６５】
次に、図２３に示されるように、レジストパターン９１の開口部９１ａにソース電極４２を形成する。具体的には、レジストパターン９１及び第２のｎ型層２３及び高濃度ｐ型領域２４の上に、膜厚が３０ｎｍ以上、１００ｎｍ以下のＮｉ膜をスパッタリングにより成膜した後、有機溶剤に浸漬させる。これにより、レジストパターン９１の上に成膜されているＮｉ膜をレジストパターン９１とともにリフトオフにより除去する。この後、Ａｒ雰囲気中で熱処理をすることにより、第２のｎ型層２３及び高濃度ｐ型領域２４に含まれるＳｉと、Ｎｉ膜に含まれるＮｉとが反応し、ＮｉとＳｉの合金層が形成される。このようにして、第２のｎ型層２３及び高濃度ｐ型領域２４の上にソース電極４２が形成される。この際行われる熱処理の温度は、８５０〜１０００℃である。
【００６６】
次に、図２４に示されるように、第１層６１の上に第３層６３を形成し、更に、第３層６３の上に第２の絶縁膜７０を形成する。具体的には、第３層６３は、第１層６１の上にスパッタリングによりＴｉ膜を成膜することにより形成し、第２の絶縁膜７０は、第３層６３の上にプラズマＣＶＤにより窒化シリコン膜を成膜することにより形成する。この後、第２の絶縁膜７０の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンの形成されていない領域の第２の絶縁膜７０及び第３層６３を除去し、ソース電極４２を露出させる。この後、不図示のレジストパターンは、酸素ガスを用いたアッシングにより除去する。
【００６７】
次に、図２５に示されるように、ソース電極４２及び第２の絶縁膜７０の上に、スパッタリングによりＡｌＣｕまたはＡｌＳｉＣｕを成膜することにより、ソース配線８０を形成する。形成されるソース配線８０の膜厚は、４〜６μｍである。
【００６８】
次に、図２６に示されるように、炭化珪素単結晶基板１０の第１の主面１０ａとは反対の第２の主面１０ｂの上に、金属膜を成膜することによりドレイン電極４３を形成する。
【００６９】
以上の工程により、本実施の形態における炭化珪素半導体装置を製造することができる。
【００７０】
本実施の形態においては、第２の絶縁膜７０が窒化シリコン膜により形成されているため、外部から炭化珪素半導体層にＮａが進入することを防ぐことができる。また、ゲート電極４１を覆っている第１層６１、第３層６３がＴｉ、ＴｉＮ等により形成されており、第３層６３の上に、窒化シリコン膜により第２の絶縁膜７０が形成されている。よって、第３層６３及び第１層６１がバリアとなり、第２の絶縁膜７０に含まれている窒素成分が、炭化珪素半導体層に進入することを防ぐことができる。
【００７１】
尚、上記以外の内容については、第１の実施形態と同様である。また、本実施形態は、図２７に示されるように、ソース電極４２の上に、第３層６３を形成し、第３層６３の上に、ソース配線８０が形成されている構造のものであってもよい。このような構造の炭化珪素半導体装置は、第２の実施形態における工程を一部適用することにより製造することができる。
【００７２】
〔第４の実施形態〕
次に、第４の実施形態における縦型トランジスタとなる炭化珪素半導体装置について説明する。本実施形態における半導体装置は、図２８に示されるように、層間絶縁膜となる第１の絶縁膜５０を覆う第１層６１が形成されており、第１層６１を覆うように第２の絶縁膜７０が形成されている。第２の絶縁膜７０、及び、ソース電極４２の上には、ソース配線８０が形成されている。
【００７３】
（炭化珪素半導体装置の製造方法）
次に、本実施形態における炭化珪素半導体装置の製造方法について、図２９〜図３２に基づき説明する。
【００７４】
本実施形態における炭化珪素半導体装置の製造方法は、第１の実施形態における炭化珪素半導体装置の製造方法の図３〜図１２に示される工程までは同じである。このため、図１２に示される工程以降の工程について説明する。
【００７５】
図１２に示される工程の後、図２９に示されるように、第１層６１の上にレジストパターン９２を形成する。具体的には、第２のｎ型層２３、高濃度ｐ型領域２４及び第１層６１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成される領域に開口部９２ａを有するレジストパターン９２を形成する。
【００７６】
次に、図３０に示されるように、レジストパターン９２の開口部９２ａにソース電極４２を形成する。具体的には、レジストパターン９２及び第２のｎ型層２３及び高濃度ｐ型領域２４の上に、膜厚が３０ｎｍ以上、１００ｎｍ以下のＮｉ膜をスパッタリングにより成膜した後、有機溶剤に浸漬させる。これにより、レジストパターン９２の上に成膜されているＮｉ膜をレジストパターン９２とともにリフトオフにより除去する。この後、Ａｒ雰囲気中で熱処理をすることにより、第２のｎ型層２３及び高濃度ｐ型領域２４に含まれるＳｉと、Ｎｉ膜に含まれるＮｉとが反応し、ＮｉとＳｉの合金層が形成される。このようにして、第２のｎ型層２３及び高濃度ｐ型領域２４の上にソース電極４２が形成される。この際行われる熱処理の温度は、８５０〜１０００℃である。
【００７７】
次に、図３１に示されるように、第１層６１の上に第２の絶縁膜７０を形成する。具体的には、第２の絶縁膜７０は、第１層６１の上にプラズマＣＶＤにより窒化シリコン膜を成膜することにより形成する。この後、第２の絶縁膜７０の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成されている領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンの形成されていない領域の第２の絶縁膜７０を除去し、ソース電極４２を露出させる。この後、不図示のレジストパターンは、酸素ガスを用いたアッシングにより除去する。
【００７８】
次に、図３２に示されるように、ソース電極４２及び第２の絶縁膜７０の上に、スパッタリングによりＡｌＣｕまたはＡｌＳｉＣｕを成膜することにより、ソース配線８０を形成する。形成されるソース配線８０の膜厚は、４〜６μｍである。
【００７９】
次に、図３３に示されるように、炭化珪素単結晶基板１０の第１の主面１０ａとは反対の第２の主面１０ｂの上に、金属膜を成膜することによりドレイン電極４３を形成する。
【００８０】
以上の工程により、本実施の形態における炭化珪素半導体装置を製造することができる。
【００８１】
尚、上記以外の内容については、第１の実施形態と同様である。
【００８２】
〔第５の実施形態〕
次に、第５の実施形態について説明する。本実施の形態は、平面型の炭化珪素半導体装置であり、炭化珪素単結晶基板１１０の表面にゲート絶縁膜１３０が形成されており、ゲート絶縁膜１３０の上には、ゲート電極１４１が形成されている。また、炭化珪素単結晶基板１１０の表面には、ソース電極１４２及びドレイン電極１４３が形成されている。ゲート電極１４１の上には、ゲート電極１４１を覆うように層間絶縁膜となる第１の絶縁膜５０が設けられており、更に、第１の絶縁膜５０を覆う第１層６１、第２層６２、第３層６３が積層されており、第３層６３の上には、第２の絶縁膜７０が形成されている。
【００８３】
本実施の形態における炭化珪素半導体装置は、ゲート電極１４１に電圧を印加することにより、ソース電極１４２とドレイン電極１４３との間に流れる電流を制御することができる。尚、上記以外の内容については、第１の実施形態と同様である
【００８４】
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【符号の説明】
【００８５】
１０        炭化珪素単結晶基板
１０ａ      第１の主面
１０ｂ      第２の主面
２１        第１のｎ型層
２２        ｐ型層
２３        第２のｎ型層
２３ｆ      界面
２４        高濃度ｐ型領域
３０        ゲート絶縁膜
３１        ゲートトレンチ
３１ａ      側壁
４１ａ      ポリシリコン膜
４１        ゲート電極
４２        ソース電極
４３        ドレイン電極
５０        第１の絶縁膜
６１        第１層
６２        第２層
６３        第３層
７０        第２の絶縁膜
８０        ソース配線
８１        酸化シリコン膜
８１ａ      開口部
９１        レジストパターン
９１ａ      開口部
９２        レジストパターン
９２ａ      開口部
【図１】
2020126970.tif 000003
【図２】
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【図３】
2020126970.tif 000005
【図４】
2020126970.tif 000006
【図５】
2020126970.tif 000007
【図６】
2020126970.tif 000008
【図７】
2020126970.tif 000009
【図８】
2020126970.tif 000010
【図９】
2020126970.tif 000011
【図１０】
2020126970.tif 000012
【図１１】
2020126970.tif 000013
【図１２】
2020126970.tif 000014
【図１３】
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【図１４】
2020126970.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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