(57)【要約】【課題】  半導体基板の表面においてトレンチが曲がっている半導体装置において、ゲートリーク電流を抑制する。【解決手段】  半導体装置であって、半導体基板と、前記半導体基板の表面に設けられたトレンチと、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極、を有している。前記半導体基板の前記表面を平面視したときに、前記トレンチが蛇行している。前記半導体基板の前記表面を平面視したときに、前記トレンチの側面の曲率半径が９００ｎｍ以上である。【選択図】図２
2020043307.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
半導体基板と、
前記半導体基板の表面に設けられたトレンチと、
前記トレンチの内面を覆うゲート絶縁膜と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極、
を有しており、
前記半導体基板の前記表面を平面視したときに、前記トレンチが蛇行しており
前記半導体基板の前記表面を平面視したときに、前記トレンチの側面の曲率半径が９００ｎｍ以上である、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
【０００２】
特許文献１には、トレンチゲート型の半導体装置が開示されている。この半導体装置は、トレンチの内面を覆うゲート絶縁膜と、トレンチ内に配置されているとともにゲート絶縁膜によって半導体基板から絶縁されたゲート電極を有している。半導体基板の表面を平面視したときに、トレンチが、折れ線状に曲がっている。このようにトレンチが曲がっていることで、チャネル密度が高くなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１３４５００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のようにトレンチが曲がっていると、トレンチの側面に凸状部が形成される。凸状部を有するトレンチの側面にゲート絶縁膜を形成すると、凸状部においてゲート絶縁膜が薄くなる。このため、ゲート絶縁膜が薄い部分でゲートリーク電流が生じ易い。したがって、本明細書では、半導体基板の表面においてトレンチが曲がっていると共に、ゲートリーク電流が生じ難い半導体装置を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置は、半導体基板と、半導体基板の表面に設けられたトレンチと、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極を有している。前記半導体基板の前記表面を平面視したときに、前記トレンチが蛇行している。前記半導体基板の前記表面を平面視したときに、前記トレンチの側面の曲率半径が９００ｎｍ以上である。
【０００６】
この半導体装置では、トレンチが半導体基板の表面において蛇行しているので、チャネル密度が高い。また、この半導体装置では、トレンチの側面が９００ｎｍ以上の曲率半径で曲がっている。このようにトレンチの側面の曲がりが緩やかだと、トレンチの側面の凸状部でゲート絶縁膜が薄くなり難い。したがって、ゲートリーク電流を抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】実施形態のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）の断面図。
【図２】半導体基板の上面の平面図。
【図３】ゲート絶縁膜の厚さの説明図。
【図４】ゲート絶縁膜の厚さの説明図。
【図５】トレンチの側面の曲率半径とゲート絶縁膜の厚さとの関係を示すグラフ。
【図６】トレンチの側面の曲率半径とチャネル密度増加率との関係を示すグラフ。
【発明を実施するための形態】
【０００８】
図１に示す実施形態のＭＯＳＦＥＴは、半導体基板１２を有している。半導体基板１２は、シリコン、ＳｉＣ等により構成されている。半導体基板１２の上面１２ａには、トレンチ２０が設けられている。なお、図示していないが、半導体基板１２の上面１２ａには、複数のトレンチ２０が設けられている。各トレンチ２０は、図１、２に示す構造を備えている。トレンチ２０の内面は、ゲート絶縁膜２２によって覆われている。トレンチ２０内に、ゲート電極２４が配置されている。ゲート電極２４は、ゲート絶縁膜２２によって半導体基板１２から絶縁されている。ゲート電極２４の上面は、層間絶縁膜２６によって覆われている。半導体基板１２の上面１２ａは、ソース電極３０によって覆われている。ゲート電極２４は、層間絶縁膜２６によってソース電極３０から絶縁されている。半導体基板１２の下面１２ｂは、ドレイン電極３２によって覆われている。
【０００９】
半導体基板１２は、ソース領域４０、ボディ領域４２、ドリフト領域４４、ドレイン領域４６を有している。ソース領域４０は、ｎ型領域であり、ソース電極３０にオーミック接触している。ソース領域４０は、トレンチ２０の上端部において、ゲート絶縁膜２２に接している。ボディ領域４２は、ｐ型領域である。ボディ領域４２は、ソース電極３０の下側でゲート絶縁膜２２に接している。ボディ領域４２は、図示しない位置で、ソース電極３０にオーミック接触している。ドリフト領域４４は、ｎ型不純物濃度が低いｎ型領域である。ドリフト領域４４は、ボディ領域４２によってソース領域４０から分離されている。ドリフト領域４４は、ボディ領域４２の下側でゲート絶縁膜２２に接している。ドレイン領域４６は、ドリフト領域４４よりもｎ型不純物濃度が高いｎ型領域である。ドレイン領域４６は、ドリフト領域４４に対して下側から接している。ドレイン領域４６は、ドレイン電極３２にオーミック接触している。
【００１０】
ゲート電極２４に閾値以上の電位を印加すると、ゲート絶縁膜２２近傍のボディ領域４２にチャネルが形成され、ＭＯＳＦＥＴがオンする。すなわち、ゲート絶縁膜２２とボディ領域４２の境界部が、チャネルとなる領域である。
【００１１】
図２に示すように半導体基板１２の上面１２ａを平面視したときに、トレンチ２０は、蛇行している。上述したように、ゲート絶縁膜２２とボディ領域４２の境界部はチャネルとなる領域である。図２のようにトレンチ２０が蛇行することで、トレンチ２０が直線である場合に比べて、ゲート絶縁膜２２とボディ領域４２の境界部が長くなる。したがって、トレンチ２０を蛇行させることで、チャネル密度を高くすることができ、ＭＯＳＦＥＴのオン抵抗を低減することができる。本実施形態では、半導体基板１２の上面１２ａを平面視したときにトレンチ２０の各側面２０ａの曲率半径が９００ｎｍ以上となるように、トレンチ２０が蛇行している。すなわち、各側面２０ａの曲率半径がいずれの位置でも９００ｎｍ以上となるようにトレンチ２０が蛇行している。トレンチ２０が蛇行しているので、トレンチ２０の側面２０ａには凸状部２１が存在する。
【００１２】
ゲート絶縁膜２２は、トレンチ２０の側面２０ａを酸化させることで形成される。本願発明者らの実験により、上面１２ａを平面視したときのトレンチ２０の側面２０ａの曲率半径に応じて、ゲート絶縁膜２２の厚さが変化することが分かった。図３に示すように、側面２０ａの曲率半径が小さいと、凸状部２１においてゲート絶縁膜２２の厚さＴ１が薄くなる。これに対し、図４に示すように、側面２０ａの曲率半径が大きいと、側面２０ａ全体に均一な厚さでゲート絶縁膜２２が形成される。このため、図４では、図３よりも、凸状部２１におけるゲート絶縁膜２２の厚さＴ１が厚くなる。図５は、側面２０ａの曲率半径とゲート絶縁膜２２の厚さとの関係を示している。なお、図５の実験では、トレンチ２０がストレートである（蛇行していない）ときに厚さＴ２のゲート絶縁膜２２が形成される条件において、曲率半径がそれぞれ異なるトレンチ２０に対してゲート絶縁膜２２を形成した。縦軸は、凸状部２１におけるゲート絶縁膜２２の厚さＴ１を、設計上のゲート絶縁膜２２の厚さＴ２で除算した値を示している。図５から明らかなように、曲率半径が９００ｎｍ未満の場合には、曲率半径が小さいほど、凸状部２１におけるゲート絶縁膜２２の厚さＴ１が薄くなり、値Ｔ１／Ｔ２が小さくなる。他方、曲率半径が９００ｎｍ以上の場合には、値Ｔ１／Ｔ２がほぼ１００％となる。すなわち、曲率半径が９００ｎｍ以上の場合には、凸状部２１において、トレンチ２０がストレートである場合と同等の厚さのゲート絶縁膜２２が得られる。図５から明らかなように、トレンチ２０の側面２０ａの曲率半径を９００ｎｍ以上とすることで、凸状部２１に十分な厚さのゲート絶縁膜２２を形成することができる。したがって、側面２０ａの曲率半径を９００ｎｍ以上とすることで、凸状部２１においてゲートリーク電流が生じることを抑制することができる。
【００１３】
また、図６は、トレンチ２０の側面２０ａの曲率半径とチャネル密度増加率との関係を示している。なお、チャネル密度増加率は、トレンチ２０がストレートである場合のチャネル密度に対して、トレンチ２０を蛇行させた場合のチャネル密度がどの程度上昇するかを示す。図６から明らかなように、側面２０ａの曲率半径が２５００ｎｍ以下であれば、側面２０ａの曲率半径が小さいほど、チャネル密度増加率が大きくなる。側面２０ａの曲率半径を２５００ｎｍ以下とすることで、チャネル密度を１〜４０％増加させることができる。
【００１４】
以上に説明したように、トレンチ２０の側面２０ａの曲率半径を９００ｎｍ以上とすることで、ゲートリーク電流を抑制することができる。また、側面２０ａの曲率半径を２５００ｎｍ以下とすることで、効果的にチャネル密度を増加させることができる。このように側面２０ａの曲率半径を設定することで、ゲートリーク電流が生じ難く、チャネル密度が高いＭＯＳＦＥＴを実現することができる。
【００１５】
なお、上述した実施形態ではＭＯＳＦＥＴについて説明したが、ＩＧＢＴ（insulated gate bipolar transistor）等の他のトレンチゲート型スイッチング素子に本明細書に開示の技術を適用してもよい。
【００１６】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００１７】
１２    ：半導体基板
２０    ：トレンチ
２０ａ  ：側面
２１    ：凸状部
２２    ：ゲート絶縁膜
２４    ：ゲート電極
２６    ：層間絶縁膜
３０    ：ソース電極
３２    ：ドレイン電極
４０    ：ソース領域
４２    ：ボディ領域
４４    ：ドリフト領域
４６    ：ドレイン領域
【図１】
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【図２】
2020043307.tif 000004
【図３】
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【図４】
2020043307.tif 000006
【図５】
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【図６】
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