(57)【要約】【課題】オン抵抗が低く信頼性が高い半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、半導体部分と、前記半導体部分上に設けられた第１絶縁膜と、前記半導体部分上に設けられ、前記第１絶縁膜に接し、前記第１絶縁膜よりも厚く、貫通孔が形成された第２絶縁膜と、下端が前記半導体部分に接続された第１コンタクトと、下部が前記貫通孔内に配置され、下端が前記半導体部分に接続された第２コンタクトと、前記第１コンタクトと前記第２コンタクトとの間に位置し、前記第１絶縁膜上及び前記第２絶縁膜における前記貫通孔を除く部分上に設けられたゲート電極と、を備える。【選択図】図９
2020155602.tif 000002
【特許請求の範囲】
【請求項１】
半導体部分と、
前記半導体部分上に設けられた第１絶縁膜と、
前記半導体部分上に設けられ、前記第１絶縁膜に接し、前記第１絶縁膜よりも厚く、貫通孔が形成された第２絶縁膜と、
下端が前記半導体部分に接続された第１コンタクトと、
下部が前記貫通孔内に配置され、下端が前記半導体部分に接続された第２コンタクトと、
前記第１コンタクトと前記第２コンタクトとの間に位置し、前記第１絶縁膜上及び前記第２絶縁膜における前記貫通孔を除く部分上に設けられたゲート電極と、
を備えた半導体装置。
【請求項２】
前記第２絶縁膜の上面と前記第１絶縁膜側の第１側面とがなす角度は直角又は鋭角である請求項１記載の半導体装置。
【請求項３】
前記半導体部分は、
第１半導体層と、
前記第１半導体層上の一部に設けられ、第１導電形の第２半導体層と、
前記第２半導体層上の一部に設けられ、第２導電形であり、前記第１コンタクトに接続された第３半導体層と、
前記第１半導体層上の他の一部に設けられ、前記第２導電形であり、前記第２コンタクトに接続された第４半導体層と、
を有した請求項１または２に記載の半導体装置。
【請求項４】
半導体部分と、
前記半導体部分上に設けられた第１絶縁膜と、
前記半導体部分上に設けられ、前記第１絶縁膜に接し、前記第１絶縁膜よりも厚く、上面と前記第１絶縁膜側の第１側面とがなす角度は直角又は鋭角であり、前記上面と前記第１絶縁膜側の反対側の第２側面とがなす角度は鈍角である第２絶縁膜と、
前記第１絶縁膜上及び前記第２絶縁膜上に設けられたゲート電極と、
を備えた半導体装置。
【請求項５】
下端が前記半導体部分に接続された第１コンタクトと、
下端が前記半導体部分に接続された第２コンタクトと、
をさらに備え、
前記ゲート電極は前記第１コンタクトと前記第２コンタクトとの間に位置し、
前記第１絶縁膜は前記第１コンタクトと前記第２絶縁膜との間に位置し、
前記第２絶縁膜は前記第２コンタクトと前記第１絶縁膜との間に位置した請求項４記載の半導体装置。
【請求項６】
前記半導体部分は、
第１半導体層と、
前記第１半導体層上の一部に設けられ、第１導電形の第２半導体層と、
前記第２半導体層上の一部に設けられ、第２導電形であり、前記第１コンタクトに接続された第３半導体層と、
前記第１半導体層上の他の一部に設けられ、前記第２導電形であり、前記第２コンタクトに接続された第４半導体層と、
を有した請求項５記載の半導体装置。
【請求項７】
前記第２絶縁膜における前記半導体部分上に配置された部分の厚さは、前記第２絶縁膜における前記半導体部分内に配置された部分の厚さよりも厚い請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
少なくとも下部が前記半導体部分内に設けられた第３絶縁膜をさらに備え、
前記第３絶縁膜の下面は前記第２絶縁膜の下面よりも下方に位置した請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第３絶縁膜の上面は、前記第２絶縁膜の上面と同一平面か、又は、前記第２絶縁膜の上面よりも下方に位置した請求項８記載の半導体装置。
【請求項１０】
半導体部分上に、第１絶縁膜、及び、前記第１絶縁膜に接し、前記第１絶縁膜よりも厚い第２絶縁膜を形成する工程と、
前記第１絶縁膜上及び前記第２絶縁膜上に導電膜を形成する工程と、
前記導電膜を選択的に除去することにより、前記導電膜にトレンチを形成すると共に、前記第２絶縁膜の側面を覆うゲート電極を形成する工程と、
前記第２絶縁膜における前記トレンチの底面に露出した部分に貫通孔を形成する工程と、
前記ゲート電極の側面上に第１側壁を形成すると共に、前記貫通孔の側面上に第２側壁を形成する工程と、
前記第２絶縁膜の外側において前記半導体部分に接続される第１コンタクトを形成すると共に、前記貫通孔を介して前記半導体部分に接続される第２コンタクトを形成する工程と、
を備えた半導体装置の製造方法。
【請求項１１】
前記半導体部分の少なくとも上層部分は第１半導体層であり、
前記第１半導体層の上層部分の一部に第１導電形の第２半導体層を形成する工程と、
前記第２半導体層の上層部分の一部に、第２導電形である第３半導体層を形成する工程と、
前記第１半導体層上の他の一部に、前記第２導電形である第４半導体層を形成する工程と、
をさらに備え、
前記第１コンタクトは前記第３半導体層に接続し、
前記第２コンタクトは前記第４半導体層に接続する請求項１０記載の半導体装置の製造方法。
【請求項１２】
半導体部分上に、絶縁部材、及び、前記絶縁部材とは異なる材料からなる第２絶縁膜を形成する工程と、
前記絶縁部材上及び前記第２絶縁膜上に、前記第２絶縁膜の端部を露出させ、前記第２絶縁膜における前記端部以外の部分を覆うマスク材を形成する工程と、
前記マスク材をマスクとして前記第２絶縁膜に対して等方性エッチングを施す工程と、
前記マスク材及び前記絶縁部材を除去する工程と、
前記半導体部分上に前記第２絶縁膜よりも薄い第１絶縁膜を形成する工程と、
一部が前記第１絶縁膜上に配置され、他の一部が前記第２絶縁膜上に配置されたゲート電極を形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば電力制御に用いるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）として、ＤＭＯＳ（Double-Diffused MOSFET：二重拡散ＭＯＳＦＥＴ）が用いられている。ＤＭＯＳにおいては、フィールドプレート効果を得るために、ソースとドレインの間にゲート酸化膜よりも厚い酸化膜が設けられている。ゲート酸化膜よりも厚い酸化膜としては、微細化や製造コストの面から、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）が用いられることが多い。ＤＭＯＳにおいては、オン抵抗の低減と信頼性の向上が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００９−５３９２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、オン抵抗が低く信頼性が高い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体部分と、前記半導体部分上に設けられた第１絶縁膜と、前記半導体部分上に設けられ、前記第１絶縁膜に接し、前記第１絶縁膜よりも厚く、貫通孔が形成された第２絶縁膜と、下端が前記半導体部分に接続された第１コンタクトと、下部が前記貫通孔内に配置され、下端が前記半導体部分に接続された第２コンタクトと、前記第１コンタクトと前記第２コンタクトとの間に位置し、前記第１絶縁膜上及び前記第２絶縁膜における前記貫通孔を除く部分上に設けられたゲート電極と、を備える。
【０００６】
実施形態に係る半導体装置は、半導体部分と、前記半導体部分上に設けられた第１絶縁膜と、前記半導体部分上に設けられ、前記第１絶縁膜に接し、前記第１絶縁膜よりも厚い第２絶縁膜と、前記第１絶縁膜上及び前記第２絶縁膜上に設けられたゲート電極と、を備える。前記第２絶縁膜の上面と前記第１絶縁膜側の第１側面とがなす角度は直角又は鋭角である。前記第２絶縁膜の上面と前記第１絶縁膜側の反対側の第２側面とがなす角度は鈍角である。
【０００７】
実施形態に係る半導体装置の製造方法は、半導体部分上に、第１絶縁膜、及び、前記第１絶縁膜に接し、前記第１絶縁膜よりも厚い第２絶縁膜を形成する工程と、前記第１絶縁膜上及び前記第２絶縁膜上に導電膜を形成する工程と、前記導電膜を選択的に除去することにより、前記導電膜にトレンチを形成すると共に、前記第２絶縁膜の側面を覆うゲート電極を形成する工程と、前記第２絶縁膜における前記トレンチの底面に露出した部分に貫通孔を形成する工程と、前記ゲート電極の側面上に第１側壁を形成すると共に、前記貫通孔の側面上に第２側壁を形成する工程と、前記第２絶縁膜の外側において前記半導体部分に接続される第１コンタクトを形成すると共に、前記貫通孔を介して前記半導体部分に接続される第２コンタクトを形成する工程と、を備える。
【０００８】
実施形態に係る半導体装置の製造方法は、半導体部分上に、絶縁部材、及び、前記絶縁部材とは異なる材料からなる第２絶縁膜を形成する工程と、前記絶縁部材上及び前記第２絶縁膜上に、前記第２絶縁膜の端部を露出させ、前記第２絶縁膜における前記端部以外の部分を覆うマスク材を形成する工程と、前記マスク材をマスクとして前記第２絶縁膜に対して等方性エッチングを施す工程と、前記マスク材及び前記絶縁部材を除去する工程と、前記半導体部分上に前記第２絶縁膜よりも薄い第１絶縁膜を形成する工程と、一部が前記第１絶縁膜上に配置され、他の一部が前記第２絶縁膜上に配置されたゲート電極を形成する工程と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１の領域Ａを示す一部拡大断面図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図４】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図５】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図７】（ａ）〜（ｃ）は、第１の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。
【図８】第２の実施形態に係る半導体装置を示す断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
＜第１の実施形態＞
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
図２は、図１の領域Ａを示す一部拡大断面図である。
【００１１】
図１に示すように、本実施形態に係る半導体装置１においては、半導体基板１０が設けられている。半導体基板１０は半導体材料、例えば、シリコン（Ｓｉ）を含み、例えば、シリコンの単結晶からなり、各部に異なる種類及び濃度の不純物が導入されている。
【００１２】
以下、半導体基板１０の内部構造について説明する。
後述するように、半導体基板１０は、少なくとも、ｐ形基板１１、ｐ−形エピタキシャル層１２、ｐ形ウェル１３、ｎ形ドリフト層１４、ｎ＋形ソース層１５、ｐ＋形コンタクト層１６及びｎ＋形ドレイン層１７を含む。
【００１３】
半導体基板１０においては、導電形がｐ形のｐ形基板１１が設けられている。ｐ形基板１１上には、導電形がｐ−形のｐ−形エピタキシャル層１２が設けられている。ｐ−形エピタキシャル層１２上の一部には、導電形がｐ形のｐ形ウェル１３、及び、導電形がｎ形のｎ形ドリフト層１４が相互に離隔して設けられている。ｐ形ウェル１３とｎ形ドリフト層１４との間には、ｐ−形エピタキシャル層１２の一部が介在している。ｐ形ウェル１３及びｎ形ドリフト層１４は、ｐ形基板１１の上面に平行な一方向に沿って交互に配列されていてもよい。
【００１４】
ｐ形ウェル１３上の一部には、導電形がｎ＋形のｎ＋形ソース層１５、及び、導電形がｐ＋形のｐ＋形コンタクト層１６が設けられている。ｎ＋形ソース層１５及びｐ＋形コンタクト層１６は相互に接している。また、ｎ＋形ソース層１５及びｐ＋形コンタクト層１６は、ｐ−形エピタキシャル層１２から離隔している。ｎ＋形ソース層１５の不純物濃度は、ｎ形ドリフト層１４の不純物濃度よりも高い。ｐ＋形コンタクト層１６の不純物濃度は、ｐ形ウェル１３の不純物濃度よりも高い。ｎ形ドリフト層１４上の一部には、導電形がｎ＋形のｎ＋形ドレイン層１７が設けられている。ｎ＋形ドレイン層１７の不純物濃度は、ｎ形ドリフト層１４の不純物濃度よりも高い。なお、本明細書において、「不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合は、これらの相殺分を除いた実効的な濃度をいう。
【００１５】
次に、半導体基板１０上の構造について説明する。
半導体基板１０上には、ゲート絶縁膜２１が設けられている。ゲート絶縁膜２１は、例えばシリコン酸化物により形成されている。ゲート絶縁膜２１は、ｎ形ドリフト層１４におけるｐ形ウェル１３側の部分の直上域、ｐ−形エピタキシャル層１２におけるｎ形ドリフト層１４とｐ形ウェル１３との間の部分の直上域、ｐ形ウェル１３におけるｐ−形エピタキシャル層１２とｎ＋形ソース層１５との間の部分の直上域に配置されている。
【００１６】
半導体基板１０上には、絶縁膜２２が設けられている。絶縁膜２２は例えばシリコン酸化物により形成されている。絶縁膜２２はｎ形ドリフト層１４の一部の直上域に配置されており、ゲート絶縁膜２１に接している。上方から見て、ゲート絶縁膜２１はｎ＋形ソース層１５と絶縁膜２２との間に配置されており、絶縁膜２２はゲート絶縁膜２１とｎ＋形ドレイン層１７との間に配置されている。
【００１７】
図２に示すように、絶縁膜２２はゲート絶縁膜２１よりも厚い。絶縁膜２２の上面２２ａはゲート絶縁膜２１の上面２１ａよりも上方に位置しており、絶縁膜２２の下面２２ｂはゲート絶縁膜２１の下面２１ｂよりも下方に位置している。また、絶縁膜２２における半導体基板１０上に配置された部分の厚さｔ１は、絶縁膜２２における半導体基板１０内に配置された部分の厚さｔ２よりも厚い。すなわち、ｔ１＞ｔ２である。厚さｔ２はゼロであってもよく、例えば、数ｎｍ〜数十ｎｍであってもよい。
【００１８】
絶縁膜２２におけるｎ＋形ドレイン層１７側、すなわち、ゲート絶縁膜２１側の反対側の側面２２ｃには、下部２２ｄ及び上部２２ｅが含まれている。下部２２ｄは半導体基板１０の上面に対して略直交した垂直面であり、上部２２ｅは上方に向かうほどｎ＋形ソース層１５に近づくような向きに傾斜した傾斜面である。また、上部２２ｅは、凹状に湾曲している。このため、絶縁膜２２のｎ＋形ドレイン層１７側の側面２２ｃと上面２２ａとのなす角度αは、鈍角である。
【００１９】
一方、絶縁膜２２の上面２２ａは概ね水平であるが、ｎ＋形ソース層１５側、すなわち、ゲート絶縁膜２１側の端部において上方に傾斜している場合がある。このため、絶縁膜２２におけるｎ＋形ソース層１５側の側面２２ｆと上面２２ａとのなす角度βは、直角又は鋭角である。したがって、α＞βである。
【００２０】
図１に示すように、ゲート絶縁膜２１上及び絶縁膜２２上には、ゲート電極２３が設けられている。ゲート電極２３は導電性材料からなり、例えば、不純物を含むポリシリコンからなる。ゲート電極２３におけるｎ＋形ソース層１５側の部分はゲート絶縁膜２１上に配置されており、ｎ＋形ドレイン層１７側の部分は絶縁膜２２上に配置されている。
【００２１】
半導体基板１０の各部分、ゲート絶縁膜２１、絶縁膜２２及びゲート電極２３により、ＤＭＯＳが形成されている。以下、半導体装置１におけるＤＭＯＳが形成されている領域を「領域９１」という。半導体装置１には、ＤＭＯＳ以外の素子又は回路が形成されていてもよい。本実施形態においては、例えば、ロジック回路が形成されているものとする。半導体装置１における領域９１以外の領域を「領域９０」とする。領域９０には、ロジック回路及びＳＴＩ等が形成されている。ロジック回路は、半導体装置１におけるＤＭＯＳ以外の構造物の例として説明するものであり、半導体装置１に必ずしもロジック回路が設けられている必要はない。
【００２２】
半導体装置１においては、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）２４が設けられている。ＳＴＩ２４は領域９１を囲むように配置されていてもよい。また、ＳＴＩ２４は領域９１から離隔した領域９０に配置されていてもよい。本実施形態においては、ＳＴＩ２４は領域９０に配置されているものとする。
【００２３】
ＳＴＩ２４は例えばシリコン酸化物からなり、ゲート絶縁膜２１よりも厚い。ＳＴＩ２４の少なくとも下部は、半導体基板１０内に配置されている。ＳＴＩ２４における半導体基板１０上に配置された部分の厚さｔ３は、ＳＴＩ２４における半導体基板１０内に配置された部分の厚さｔ４よりも薄い。すなわち、ｔ３＜ｔ４である。厚さｔ３はゼロであってもよく、例えば、数ｎｍ〜数十ｎｍであってもよい。ＳＴＩ２４の上面２４ａは絶縁膜２２の上面２２ａよりも下方に位置し、ＳＴＩ２４の下面２４ｂは絶縁膜２２の下面２２ｂよりも下方に位置している。
【００２４】
半導体基板１０、ゲート絶縁膜２１、絶縁膜２２、ゲート電極２３及びＳＴＩ２４上には、層間絶縁膜３０が設けられている。層間絶縁膜３０内には、ソースコンタクト３１、ドレインコンタクト３２及びゲートコンタクト（図示せず）が設けられている。ソースコンタクト３１の下端は半導体基板１０のｎ＋形ソース層１５に接続されている。ドレインコンタクト３２の下端は半導体基板１０のｎ＋形ドレイン層１７に接続されている。ゲートコンタクトの下端はゲート電極２３に接続されている。
【００２５】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜図６（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
以下の説明では、ＤＭＯＳを形成する予定の領域（領域９１）と、ロジック回路を形成する予定の領域（領域９０）について説明する。
【００２６】
先ず、図３（ａ）に示すように、ｐ形基板１１（図１参照）上にシリコンをエピタキシャル成長させてｐ−形エピタキシャル層１２を形成した半導体基板１０を用意する。次に、熱酸化処理を施すことにより、ｐ−形エピタキシャル層１２の上面にシリコン酸化層５１を形成する。次に、シリコン酸化層５１上にシリコン窒化膜５２を形成する。次に、シリコン酸化膜５３を形成する。
【００２７】
次に、図３（ｂ）に示すように、リソグラフィ法により、シリコン酸化膜５３上にレジストパターン５４を形成する。レジストパターン５４においては、開口部５４ａ及び５４ｂを形成する。次に、図３（ｃ）に示すように、レジストパターン５４をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを施す。これにより、シリコン酸化膜５３、シリコン窒化膜５２及びシリコン酸化層５１における開口部５４ａ及び５４ｂの直下域に配置された部分が除去される。
【００２８】
次に、図３（ｄ）に示すように、リソグラフィ法により、レジストパターン５５を形成する。レジストパターン５５には、領域９０に開口部５５ａを形成する。
【００２９】
次に、図４（ａ）に示すように、レジストパターン５５をマスクとしてＲＩＥ等のエッチングを施す。これにより、ｐ−形エピタキシャル層１２の上面に凹部５６が形成される。このとき、開口部５５ａ直下域においては、シリコン酸化膜５３の上層部分も除去される。次に、レジストパターン５５を除去する。その後、洗浄する。このとき、シリコン酸化層５１及びｐ−形エピタキシャル層１２の露出部分も少し除去される。
【００３０】
次に、図４（ｂ）に示すように、ＴＥＯＳを原料としたＣＶＤ法により、シリコン酸化膜５７を形成する。シリコン酸化膜５７は、領域９１及び領域９０の双方を覆うように形成する。シリコン酸化膜５７の厚さは、凹部５６を完全に埋め込むような厚さとする。
【００３１】
次に、図４（ｃ）に示すように、シリコン窒化膜５２をストッパとして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施す。これにより、シリコン酸化膜５７の一部及びシリコン酸化膜５３が除去されて、シリコン窒化膜５２が露出する。
【００３２】
次に、図４（ｄ）に示すように、リソグラフィ法により、領域９１にレジストパターン５８を形成する。レジストパターン５８には、絶縁膜２２におけるｎ＋形ドレイン層１７側の端部が形成される予定の領域に、開口部５８ａを形成する。開口部５８ａの底面には、シリコン窒化膜５２及びシリコン酸化膜５７が露出する。レジストパターン５８は、シリコン酸化膜５７の端部を露出させ、端部以外の部分を覆う。
【００３３】
次に、図５（ａ）に示すように、レジストパターン５８をマスクとして、シリコン酸化物に対するウェットエッチング等の等方性エッチングを施す。これにより、シリコン酸化膜５７が、レジストパターン５８の開口部５８ａ内に露出した部分を起点としてエッチングされる。この結果、シリコン酸化膜５７に凹状の湾曲面５７ａが形成される。湾曲面５７ａは、水平面及び垂直面に対して傾斜する。このとき、領域９０においても、凹部５６内に残留したシリコン酸化膜５７の上層部分が除去される。この結果、後述する工程において、ＳＴＩ２４の上面２４ａが絶縁膜２２の上面２２ａよりも低くなる。
【００３４】
次に、図５（ｂ）に示すように、レジストパターン５８及びシリコン窒化膜５２を除去する。この結果、シリコン酸化膜５７の上部がｐ−形エピタキシャル層１２の上面から突出する。これにより、領域９１に残留したシリコン酸化膜５７が絶縁膜２２となり、湾曲面５７ａが絶縁膜２２の側面２２ｃの上部２２ｅとなる。また、領域９０において、凹部５６内に残留したシリコン酸化膜５７がＳＴＩ２４となる。
【００３５】
次に、図５（ｃ）に示すように、直接及び絶縁膜２２を介して、ｐ−形エピタキシャル層１２の上層部分に不純物を選択的にイオン注入する。これにより、ｎ形ドリフト層１４及びｐ形ウェル１３が形成される。
【００３６】
次に、図５（ｄ）に示すように、半導体基板１０の表面からシリコン酸化層を除去する。次に、熱酸化処理を施すことにより、半導体基板１０の露出部分にゲート絶縁膜２１を形成する。次に、ポリシリコンを堆積させることにより、ゲート絶縁膜２１上、絶縁膜２２上、及び、ＳＴＩ２４上に、ポリシリコン膜５９を形成する。次に、リソグラフィ法により、ポリシリコン膜５９上にレジストパターン６０を形成する。レジストパターン６０は、ゲート電極２３を形成する予定の領域に配置する。
【００３７】
次に、図６（ａ）に示すように、レジストパターン６０をマスクとしてＲＩＥ等のエッチングを施して、ポリシリコン膜５９をパターニングする。これにより、ゲート電極２３が形成される。ゲート電極２３におけるソース側の部分はゲート絶縁膜２１上に配置され、ドレイン側の部分は絶縁膜２２上に配置される。このとき、絶縁膜２２におけるレジストパターン６０に覆われていない側面２２ｃの上部２２ｅは、垂直面に対して傾斜しているため、側面２２ｃ上にポリシリコン膜５９が残留しにくい。
【００３８】
次に、図６（ｂ）に示すように、全面に絶縁材料を堆積させてエッチバックする。これにより、ゲート電極２３のドレイン側の側面上に側壁６５が形成され、ゲート電極２３のソース側の側面上に側壁６６が形成され、絶縁膜２２のゲート電極２３に覆われていない側面２２ｃ上に側壁６７が形成される。次に、不純物を選択的にイオン注入することにより、ｎ＋形ソース層１５、ｎ＋形ドレイン層１７及びｐ＋形コンタクト層１６を形成する。このようにして、ＤＭＯＳが形成される。
【００３９】
次に、図１に示すように、例えばＴＥＯＳを原料としたＣＶＤ法により、シリコン酸化物を堆積させて、全面に層間絶縁膜３０を形成する。次に、層間絶縁膜３０にコンタクトホールを形成し、ソースコンタクト３１及びドレインコンタクト３２を形成する。このとき、ソースコンタクト３１は側壁６６間の領域に到達させ、ドレインコンタクト３２は側壁６７間の領域に到達させる。このようにして、本実施形態に係る半導体装置１が製造される。
【００４０】
次に、本実施形態の効果について説明する。
本実施形態においては、半導体基板１０上にゲート絶縁膜２１よりも厚い絶縁膜２２が設けられており、ゲート電極２３におけるドレイン側の部分が絶縁膜２２上に配置されている。これにより、ｎ＋形ソース層１５とｎ＋形ドレイン層１７との間の電界集中が緩和され、ＤＭＯＳの耐圧が向上する。
【００４１】
また、絶縁膜２２は概ね半導体基板１０上に配置されており、絶縁膜２２における半導体基板１０上に配置された部分の厚さｔ１は、絶縁膜２２における半導体基板１０内に配置された部分の厚さｔ２よりも厚い。このため、ｎ＋形ドレイン層１７からｎ＋形ソース層１５に流れる電流が絶縁膜２２によって遮られることが少なく、ＤＭＯＳはオン抵抗が低い。更に、厚さｔ２が薄いため、絶縁膜２２の半導体基板１０内の角部に電界が集中しにくい。このため、ＨＣＩ（Hot Carrier Injection：ホットキャリア注入）が生じにくく、ＤＭＯＳは信頼性が高い。
【００４２】
更に、本実施形態においては、図４（ｄ）に示す工程において、レジストパターン５８を形成するが、レジストパターン５８に開口部５８ａを形成する。開口部５８ａは、絶縁膜２２におけるｎ＋形ドレイン層１７側の端部が形成される予定の領域に位置させる。そして、図５（ａ）に示す工程において、レジストパターン５８をマスクとして、シリコン酸化物に対するウェットエッチングを施す。この結果、シリコン酸化膜５７に凹状の湾曲面５７ａが形成され、これが、図５（ｂ）に示す工程において、絶縁膜２２の側面２２ｃの上部２２ｅとなる。
【００４３】
これにより、図６（ａ）に示す工程において、ポリシリコン膜５９をパターニングしてゲート電極２３を形成するときに、ポリシリコン膜５９が絶縁膜２２の側面２２ｃ上に残留しにくい。この結果、図１に示す工程において、ドレインコンタクト３２を形成する際に、ドレインコンタクト３２の位置を精度良く制御することができる。
【００４４】
＜第１の実施形態の変形例＞
次に、第１の実施形態の変形例について説明する。
図７（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法を示す断面図である。
【００４５】
先ず、図３（ａ）〜図４（ｃ）に示す工程を実施する。
次に、図７（ａ）に示すように、リソグラフィ法により、レジストパターン５８ｂを形成する。第１の実施形態のレジストパターン５８（図４（ｄ）参照）とは異なり、レジストパターン５８ｂは領域９１に加えて領域９０にも形成する。例えば、レジストパターン５８ｂは半導体基板１０上の全面に形成する。レジストパターン５８ｂには、レジストパターン５８と同様に、絶縁膜２２におけるｎ＋形ドレイン層１７側の端部が形成される予定の領域に、開口部５８ａを形成する。
【００４６】
次に、図７（ｂ）に示すように、レジストパターン５８ｂをマスクとして、シリコン酸化物に対するウェットエッチングを施す。これにより、シリコン酸化膜５７に凹状の湾曲面５７ａが形成される。このとき、領域９０においては、シリコン酸化膜５７がエッチングされない。このため、図５（ｂ）に示す工程において、ＳＴＩ２４の上面２４ａは絶縁膜２２の上面２２ａと略同じ高さになる。
次に、図７（ｃ）に示すように、レジストパターン５８ｂを除去する。
次に、図５（ｂ）〜図６（ｂ）に示す工程を実施する。
【００４７】
本変形例によっても、第１の実施形態と同様な半導体装置を製造することができる。但し、ＳＴＩ２４の上面２４ａが絶縁膜２２の上面２２ａと略同じ高さになる点が、第１の実施形態とは異なる。
本変形例における上記以外の構成、製造方法及び効果は、第１の実施形態と同様である。
【００４８】
＜第２の実施形態＞
次に、第２の実施形態について説明する。
図８は、本実施形態に係る半導体装置を示す断面図である。
【００４９】
図８に示すように、本実施形態に係る半導体装置２は、第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、絶縁膜２２におけるｎ＋形ドレイン層１７の直上域に相当する部分に貫通孔７１が形成されており、ドレインコンタクト３２が貫通孔７１を介してｎ＋形ドレイン層１７に接続されている点が異なっている。すなわち、ドレインコンタクト３２の下部は、絶縁膜２２の貫通孔７１内に配置されている。ゲート電極２３は、ゲート絶縁膜２１上及び絶縁膜２２における貫通孔７１を除く部分上に配置されている。また、ゲート電極２３のドレイン側の側面上には側壁６５が設けられており、ゲート電極２３のソース側の側面上には側壁６６が設けられており、貫通孔７１の側面上、すなわち、絶縁膜２２の内面上には側壁６７が設けられている。なお、半導体装置２においては、半導体装置１とは異なり、上述の角度α及びβの関係は特に限定されない。すなわち、絶縁膜２２の上面と側面とのなす角度は任意である。
【００５０】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図９〜図１３は、本実施形態に係る半導体装置の製造方法を示す断面図である。
【００５１】
先ず、図３（ａ）〜図４（ｃ）に示す工程を実施する。
次に、図９に示すように、ウェットエッチングにより、シリコン窒化膜５２を除去する。これにより、半導体基板１０上に絶縁膜２２及びＳＴＩ２４が形成される。
【００５２】
次に、図１０に示すように、不純物を選択的にイオン注入することにより、ｐ形ウェル１３及びｎ形ドリフト層１４を形成する。次に、熱酸化処理を施すことにより、半導体基板１０の露出面上にゲート絶縁膜２１を形成する。次に、ポリシリコンを堆積させることにより、ゲート絶縁膜２１上、絶縁膜２２上及びＳＴＩ２４上に、導電性のポリシリコン膜５９を形成する。
【００５３】
次に、図１１に示すように、リソグラフィ法及びＲＩＥ法により、ポリシリコン膜５９を選択的に除去して、ゲート電極２３を形成する。このとき、上方から見て、ゲート電極２３の端縁は絶縁膜２２の外部に配置する。これにより、絶縁膜２２の側面が全てゲート電極２３に覆われる。また、ポリシリコン膜５９における絶縁膜２２上に位置する部分に、トレンチ７２を形成する。トレンチ７２の底面には絶縁膜２２が露出する。トレンチ７２は、例えば、図１１の紙面に垂直な方向に延びている。これにより、図１１に示す領域には、相互に離隔した２つのゲート電極２３が形成される。
【００５４】
次に、図１２に示すように、絶縁膜２２におけるトレンチ７２の底面に露出した部分に貫通孔７１を形成する。貫通孔７１の底面には、ｎ形ドリフト層１４が露出する。上方から見て、貫通孔７１の形状は、円形又は矩形等の穴状であってもよく、トレンチ７２に沿って延びるトレンチ状であってもよい。
【００５５】
次に、図１３に示すように、ゲート電極２３のドレイン側の側面上に側壁６５を形成し、ゲート電極２３のソース側の側面上に側壁６６を形成し、貫通孔７１の側面上に側壁６７を形成する。次に、レジストパターン（図示せず）を形成し、レジストパターン、ゲート電極２３、絶縁膜２２及び側壁６７をマスクとして、ドナーとなる不純物をイオン注入する。これにより、ｎ形ドリフト層１４の上層部分であって貫通孔７１の直下域に、ｎ＋形ドレイン層１７が形成される。また、不純物を選択的にイオン注入することにより、ｎ＋形ソース層１５及びｐ＋形コンタクト層１６を形成する。
【００５６】
次に、図８に示すように、半導体基板１０上に層間絶縁膜３０を形成する。次に、ソースコンタクト３１、ドレインコンタクト３２及びゲートコンタクトを形成する。ソースコンタクト３１は絶縁膜２２の外側においてｎ＋形ソース層１５に接続される。ドレインコンタクト３２の下部は絶縁膜２２の貫通孔７１内に配置され、貫通孔７１を介してｎ＋形ドレイン層１７に接続される。ゲートコンタクトはゲート電極２３に接続される。このようにして、本実施形態に係る半導体装置２が製造される。
【００５７】
次に、本実施形態の効果について説明する。
本実施形態によれば、図１１に示す工程において、ポリシリコン膜５９をパターニングしてゲート電極２３を形成する際に、絶縁膜２２の側面が全てゲート電極２３で覆われるようにしている。このため、絶縁膜２２の側面上に、ゲート電極２３を形成しないポリシリコン膜５９が残留することがない。その後、図１２に示す工程において、絶縁膜２２に貫通孔７１を形成している。ポリシリコン膜５９をパターニングした後、貫通孔７１を形成しているため、貫通孔７１の側面上にはポリシリコン膜５９は残留しない。
【００５８】
これにより、絶縁膜２２の貫通孔７１の側面上に側壁６７を形成したときに、絶縁膜２２の側面上に残留したポリシリコン膜５９に影響されて、側壁６７の位置がずれることがない。この結果、ドレインコンタクト３２を精度良く形成することができる。
本実施形態における上記以外の構成、製造方法及び効果は、第１の実施形態と同様である。
【００５９】
なお、上述の各実施形態及びその変形例においては、ｎチャネル形のＤＭＯＳを形成する例を示したが、これには限定されず、ｐチャネル形のＤＭＯＳを形成してもよい。また、形成するトランジスタはＤＭＯＳには限定されず、例えば、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）及びＤＥＭＯＳ（Drain Extended Metal Oxide Semiconductor：ドレイン拡張型ＭＯＳ）等、ＭＯＳＦＥＴ全般を含む。また、ゲート電極２３の材料はポリシリコンには限定されず、金属であってもよい。更に、第１の実施形態及びその変形例は、第２の実施形態と組み合わせて実施してもよい。
【００６０】
以上説明した実施形態によれば、オン抵抗が低く信頼性が高い半導体装置及びその製造方法を実現することができる。
【００６１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００６２】
１、２：半導体装置
１０：半導体基板
１１：ｐ形基板
１２：ｐ−形エピタキシャル層
１３：ｐ形ウェル
１４：ｎ形ドリフト層
１５：ｎ＋形ソース層
１６：ｐ＋形コンタクト層
１７：ｎ＋形ドレイン層
２１：ゲート絶縁膜
２１ａ：上面
２１ｂ：下面
２２：絶縁膜
２２ａ：上面
２２ｂ：下面
２２ｃ：側面
２２ｄ：下部
２２ｅ：上部
２２ｆ：側面
２３：ゲート電極
２４：ＳＴＩ
２４ａ：上面
２４ｂ：下面
３０：層間絶縁膜
３１：ソースコンタクト
３２：ドレインコンタクト
５１：シリコン酸化層
５２：シリコン窒化膜
５３：シリコン酸化膜
５４：レジストパターン
５４ａ、５４ｂ：開口部
５５：レジストパターン
５５ａ：開口部
５６：凹部
５７：シリコン酸化膜
５７ａ：湾曲面
５８：レジストパターン
５８ａ：開口部
５８ｂ：レジストパターン
５９：ポリシリコン膜
６０：レジストパターン
６５、６６、６７：側壁
７１：貫通孔
７２：トレンチ
９０：領域
９１：領域
ｔ１、ｔ２、ｔ３、ｔ４：厚さ
α、β：角度
【図１】
2020155602.tif 000003
【図２】
2020155602.tif 000004
【図３】
2020155602.tif 000005
【図４】
2020155602.tif 000006
【図５】
2020155602.tif 000007
【図６】
2020155602.tif 000008
【図７】
2020155602.tif 000009
【図８】
2020155602.tif 000010
【図９】
2020155602.tif 000011
【図１０】
2020155602.tif 000012
【図１１】
2020155602.tif 000013
【図１２】
2020155602.tif 000014
【図１３】
2020155602.tif 000015