(57)【要約】【課題】半導体記憶装置に含まれる周辺回路素子において不良が発生する確率を低減させる。【解決手段】実施形態の半導体記憶装置１は、第１面を有する半導体基板２１と、前記半導体基板の前記第１面の第１領域上に設けられた第１半導体層４１と、前記第１半導体層の上方に設けられたトランジスタ５１と、前記半導体基板の前記第１面の第２領域上に設けられた第２半導体層４１と、前記第１半導体層と前記第２半導体層との間に設けられた層間絶縁体４２と、前記半導体基板の前記第１面の第３領域上に設けられた、交互に積層された絶縁体３２と導電体３１とを含む積層体とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１面を有する半導体基板と、
前記半導体基板の前記第１面の第１領域上に設けられた第１半導体層と、
前記第１半導体層の上方に設けられたトランジスタと、
前記半導体基板の前記第１面の第２領域上に設けられた第２半導体層と、
前記第１半導体層と前記第２半導体層との間に設けられた絶縁体と、
前記半導体基板の前記第１面の第３領域上に設けられた、交互に積層された絶縁体と導電体とを含む積層体と
を備える半導体記憶装置。
【請求項２】
前記第１半導体層は、前記第１半導体層の最上面の第１方向の長さより小さな前記第１方向の長さを有する部分を下方に有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１半導体層の最上面の第１方向の長さは、前記第１半導体層の最下面の前記第１方向の長さより大きい、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１半導体層の側面はファセットを有しない、請求項１に記載の半導体記憶装置。
【請求項５】
前記半導体基板は単結晶であり、前記第１半導体層は多結晶である、請求項１に記載の半導体記憶装置。
【請求項６】
前記第１半導体層の最上面は、前記半導体基板の最上面より上方にある、請求項１に記載の半導体記憶装置。
【請求項７】
前記第１半導体層の最上面は、前記積層体の積層方向における中間の位置より上方にある、請求項１に記載の半導体記憶装置。
【請求項８】
前記第１半導体層の最上面は、前記積層体の最上面と積層方向において同じ位置にある、請求項１に記載の半導体記憶装置。
【請求項９】
半導体基板の第１面の上方に絶縁体を形成することと、
前記絶縁体をエッチングして前記半導体基板の前記第１面の第１領域を露出させること
と、
前記露出させた前記半導体基板の前記第１面の第１領域上に半導体層を形成することと、
前記半導体層の上方にトランジスタを形成することと
を具備する、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−４９３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置に含まれる周辺回路素子において不良が発生する確率が低減された半導体記憶装置、およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１面を有する半導体基板と、前記半導体基板の前記第１面の第１領域上に設けられた第１半導体層と、前記第１半導体層の上方に設けられたトランジスタと、前記半導体基板の前記第１面の第２領域上に設けられた第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた絶縁体と、前記半導体基板の前記第１面の第３領域上に設けられた、交互に積層された絶縁体と導電体とを含む積層体とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイの回路構成の一例を示すブロック図。
【図３】第１実施形態に係る半導体記憶装置の断面構造の一例を示す断面図。
【図４】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図５】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図６】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図７】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図８】第１実施形態に係る半導体記憶装置の製造工程における周辺回路部のパターニングの形状の一例を示す平面図。
【図９】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図１０】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図１１】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図１２】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図１３】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図１４】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図１５】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図１６】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図１７】第１実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図１８】第１実施形態の変形例に係る半導体記憶装置の製造工程の一例を示す断面図。
【図１９】第１実施形態の変形例に係る半導体記憶装置の製造工程の一例を示す断面図。
【図２０】第２実施形態に係る半導体記憶装置の断面構造の一例を示す断面図。
【図２１】第２実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図２２】第２実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図２３】第２実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図２４】第２実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図２５】第２実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図２６】第２実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図２７】第２実施形態に係る半導体記憶装置の製造工程の一例を示す断面図。
【図２８】第３実施形態に係る半導体記憶装置の断面構造の一例を示す断面図。
【図２９】第４実施形態に係る半導体記憶装置の断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らない。また、構成要素の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、略同一の機能および構成を有する構成要素については、同一符号を付す。
【０００８】
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【０００９】
［構成例］
（１）半導体記憶装置の全体構成
図１は、第１実施形態に係る半導体記憶装置１の全体構成の一例を示している。第１実施形態に係る半導体記憶装置１は、例えば、外部のメモリコントローラ２によって制御され、データを不揮発に記憶することが可能な、ＮＡＮＤ型フラッシュメモリである。
【００１０】
半導体記憶装置１は、図１に示すように、例えば、メモリセルアレイ１１と、周辺回路とを含んでいる。周辺回路は、例えば、ロウデコーダ１２と、センスアンプ１３と、シーケンサ１４とを含んでいる。
【００１１】
メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線が設けられている。各メモリセルは、１本のビット線および１本のワード線に関連付けられている。
【００１２】
ロウデコーダ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて１つのブロックＢＬＫを選択する。そしてロウデコーダ１２は、例えば選択されたワード線と非選択のワード線とのそれぞれに或る電圧を印加する。
【００１３】
センスアンプ１３は、書き込み動作において、半導体記憶装置１がメモリコントローラ２から受信した書き込みデータＤＡＴを保持し、書き込みデータＤＡＴに基づいてビット線に或る電圧を印加する。また、センスアンプ１３は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果に基づいた読み出しデータＤＡＴをメモリコントローラ２に出力する。
【００１４】
シーケンサ１４は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤに基づいて半導体記憶装置１全体の動作を制御する。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏが使用される。入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、およびデータＤＡＴ等を含み得る。
【００１５】
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏを入力するように半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏを出力するように半導体記憶装置１に命令する信号である。レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。
【００１６】
以上で説明した半導体記憶装置１およびメモリコントローラ２は、それらの組み合わせにより１つの半導体記憶装置を構成しても良い。このような半導体記憶装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
【００１７】
（２）半導体記憶装置のメモリセルアレイ
図２は、図１に示したメモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示している。
【００１８】
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。複数のＮＡＮＤストリングＮＳは各々、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）のうち対応するビット線ＢＬに関連付けられ、また、例えばメモリセルトランジスタＭＴ０〜ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２は各々、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００１９】
複数のＮＡＮＤストリングＮＳの各々において、選択トランジスタＳＴ１のドレインが上記対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２０】
同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの間では、各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートが各々、ワード線ＷＬ０〜ＷＬ７のうち対応するワード線ＷＬに共通接続される。各ストリングユニットＳＵ０〜ＳＵ３に含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲートは各々、各ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの間では、各ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ２のゲートは各々、選択ゲート線ＳＧＳに共通接続される。
【００２１】
各ビット線ＢＬは、複数のストリングユニットＳＵ間で対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインを共通接続する。ワード線ＷＬ０〜ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、複数のストリングユニットＳＵ間で共有される。
【００２２】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続される複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えばセルユニットＣＵ内のメモリセルトランジスタＭＴのそれぞれが１ビットデータを記憶する場合における、当該セルユニットＣＵの記憶容量に相当するデータのことを、例えば「１ページデータ」と呼ぶ。
【００２３】
以上でメモリセルアレイ１１の回路構成について説明したが、メモリセルアレイ１１の回路構成は上記回路構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々を任意の個数に設計することが可能である。ワード線ＷＬならびに選択ゲート線ＳＧＤおよびＳＧＳの本数は各々、メモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。
【００２４】
（３）半導体記憶装置の断面構造
図３は、第１実施形態に係る半導体記憶装置１の断面構造の一例を示す断面図である。以下では、図３に示される第１実施形態に係る半導体記憶装置１の断面構造の一例について詳細を説明する。
【００２５】
図３に示すように、半導体記憶装置１は、メモリセル部１００および周辺回路部２００を含む。メモリセル部１００には、図２に示したメモリセルトランジスタＭＴを３次元状に配列してなるメモリセルアレイ１１が設けられている。メモリセルアレイ１１の構造の一部を、導電体３１、絶縁体３２、絶縁体３３、保護膜３４、ならびにメモリピラー３５を含む積層体が構成する。周辺回路部２００には、図１に示した周辺回路に含まれる、周辺回路素子としてのＭＯＳ（Metal Oxide Semiconductor）トランジスタ５１が設けられている。
【００２６】
半導体記憶装置１は、半導体基板２１を含む。半導体基板２１は、例えば単結晶のシリコンである。以下、半導体基板２１の面のうち、メモリセルアレイ１１およびトランジスタ５１が形成される面を、半導体基板２１の上面と称する。本明細書においては、説明の便宜上、積層方向（図３の上下方向）のうち、半導体基板２１の上面から離れる方向を「上」とし、半導体基板２１の上面に近づく方向を「下」とするが、この表記は便宜的なものであり、重力の方向とは無関係である。
【００２７】
図３に示される半導体記憶装置１の断面構造の一例では、半導体基板２１の上面上には保護膜２２が設けられている。保護膜２２は、例えば窒化シリコンＳｉＮまたは炭素添加酸化シリコンＳｉＣＯ等である。
【００２８】
保護膜２２の上面上に、導電体３１が各導電体間に絶縁体３２を介して順に積層されている。絶縁体３２は、例えば酸化シリコンＳｉＯ２等の酸化膜である。
【００２９】
各導電体３１は、１つのワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳとして機能する。１つの導電体３１と当該導電体の上面上の１つの絶縁体３２が１つの組を構成し、各組を１つの段として、導電体３１および絶縁体３２は階段状の形状を有する。階段の各テラスにおいて導電体３１の上面上にコンタクトＣＣが設けられている。
【００３０】
最上の導電体３１の上面上に絶縁体３３が設けられている。絶縁体３３は、例えば酸化シリコンＳｉＯ２等の酸化膜である。絶縁体３３の上面上に保護膜３４が設けられている。保護膜３４は、例えば窒化シリコンＳｉＮ等の窒化膜である。
【００３１】
保護膜３４、絶縁体３３、導電体３１、および絶縁体３２中にメモリピラー３５が設けられている。メモリピラー３５は、半導体基板２１に達しており、例えば、半導体基板２１の上面の領域に形成された拡散層（図示せず）に接続されている。拡散層は、不純物を含んでおり、ソース線ＳＬとして機能する。メモリピラー３５は、例えば、ブロック絶縁膜３５１、電荷蓄積層３５２、トンネル酸化膜３５３、および半導体部材３５４を含んでいる。メモリピラー３５の１つの導電体３１と交わる部分は、１つのメモリセルトランジスタＭＴ、１つの選択トランジスタＳＴ１、または１つの選択トランジスタＳＴ２として機能する。メモリピラー３５の上面上には、コンタクトＣＨが設けられている。
【００３２】
保護膜２２の一部（第１領域）を貫いて半導体（半導体層）４１が設けられている。半導体４１は、例えば積層方向に沿って延び、半導体基板２１に達する。
【００３３】
図３に図示しているように、半導体４１では、例えば、半導体４１の最上面の第１方向の長さと比較して第１方向の長さが下方ほど小さくなっている。しかしながら、半導体４１の形状はこれに限定されない。例えば、半導体４１は、半導体４１の最上面の第１方向の長さより小さな第１方向の長さを有する部分を下方に有する任意の形状であってもよい。最上面の第１方向の長さより小さな第１方向の長さを有する部分は、例えば、半導体４１の最下面であってもよい。なお、第１方向とは、半導体４１の最上面に平行な任意の方向であり、上述したように第１方向の長さの比較をする際には、図３に図示するような、半導体基板２１に対して例えば垂直な同一断面上で比較するものとする。
【００３４】
図３に図示しているように、半導体４１の最上面は、半導体基板２１の最上面より上方にある。また、半導体４１の最上面の位置は、メモリセル部１００に構築される積層体の任意の部分の積層方向における位置に基づくものであってもよい。例えば、半導体４１の最上面は、上記積層体の積層方向における中間の位置より上方にあってもよい。あるいは、半導体４１の最上面は、上記積層体の最上面と積層方向において同じ位置にあってもよい。あるいは、半導体４１の最上面は、上記積層体の最上面から、積層方向において或る範囲内の位置にあってもよい。
【００３５】
各半導体４１の上面上に、トランジスタ５１が設けられている。トランジスタ５１は、半導体４１の上面上のゲート絶縁体、ゲート絶縁体の上面上のゲート電極、半導体４１のゲート絶縁体下方の領域を挟む１対のソース／ドレイン領域を含む。ゲート電極の上面、および各ソース／ドレイン領域には、コンタクトＣＣが接続されている。なお、図３では、トランジスタ５１が半導体４１の上面上に設けられている例を示しているが、トランジスタ５１は、例えば任意の層を介して半導体４１の上方の任意の位置に設けられていてもよい。また、トランジスタ５１の積層方向における位置は、メモリセル部１００に構築される積層体の任意の部分の積層方向における位置に基づくものであってもよい。例えば、トランジスタ５１の積層方向における位置は、上記積層体の積層方向における中間の位置より上方にあってもよい。あるいは、トランジスタ５１の積層方向における位置は、上記積層体の最上面より上方にあってもよい。あるいは、トランジスタ５１の積層方向における位置は、上記積層体の最上面から、積層方向において或る範囲内の位置にあってもよい。
【００３６】
保護膜２２の上面上の領域で、導電体３１、絶縁体３２、絶縁体３３、保護膜３４、メモリピラー３５、コンタクトＣＣおよびＣＨ、半導体４１、ならびにトランジスタ５１が設けられていない部分には層間絶縁体４２が形成されている。層間絶縁体４２は、例えば酸化シリコンＳｉＯ２である。
【００３７】
なお、上記では、半導体記憶装置１が保護膜２２を含んでいる例について説明したが、本実施形態に係る半導体記憶装置は必ずしも保護膜２２を必要とはしない。また、上記では、半導体基板２１中に設けられている拡散層によりメモリセルアレイ１１のソース線ＳＬが形成される例について説明した。しかしながら、メモリセル部１００に設けられる、メモリセルアレイ１１の構造の一部を構成する積層体について、メモリセルアレイ１１のソース線ＳＬが半導体基板２１により形成されていてもよい。このように、メモリセル部１００に設けられる積層体は、メモリセルアレイ１１の構造の一部を構成する限り、任意の構造を有していてもよい。
【００３８】
［製造方法］
図４から図１７は、第１実施形態に係る半導体記憶装置１の製造工程の一例を示す断面図である。
【００３９】
先ず、図４に示すように、半導体基板２１の上面上に、保護膜２２が形成され、保護膜２２の上面上に、置換部材（犠牲層）３６と絶縁体３２とが交互に積層される。置換部材３６は、例えば窒化シリコンＳｉＮ等の窒化膜である。置換部材３６が形成される層数は、例えばＮＡＮＤストリングＮＳに対応するワード線ＷＬおよび選択ゲート線ＳＧＤ，ＳＧＳの本数に対応している。さらに、最上の置換部材３６の上面上に、絶縁体３３が形成され、絶縁体３３の上面上に、保護膜３４が形成される。なお、図４から図１７では、半導体記憶装置１が保護膜２２を含んでいる例について説明するが、上記のように本実施形態に係る半導体記憶装置は必ずしも保護膜２２を必要とはせず、その場合、例えば、半導体基板２１の上面上に直接、置換部材３６と絶縁体３２とが交互に積層されるようにしてもよい。
【００４０】
次に、図５に示すように、例えばリソグラフィ工程およびエッチングによって図４で示した構造において階段部分が形成される。より具体的には、任意の置換部材３６が、当該置換部材３６の上層に位置する置換部材３６、絶縁体３２、絶縁体３３、および保護膜３４と重ならない部分を有する構造が形成される。また、保護膜２２の一部が露出する。このように形成される階段部分では、一段ずつテラスが形成されており、それぞれの電極へのコンタクトが各テラスにおいて形成されていてもよい。
【００４１】
次に、図６に示すように、保護膜２２の露出した部分の上面上および保護膜３４の上面上に層間絶縁体４２が形成され、層間絶縁体４２の上面がＣＭＰ（Chemical Mechanical Polishing）等により平坦化される。
【００４２】
次に、図７に示すように、ここまでの工程で得られる構造上の全面に、或るパターンを有するハードマスク４３が形成される。具体的には、ハードマスク４３が層間絶縁体４２の上面上、および保護膜３４の上面上に形成され、リソグラフィ工程およびエッチングによってハードマスク４３が或る形状にパターニングされる。ハードマスク４３としては、例えばタングステン、アモルファスシリコン、またはサファイア等の無機材料が使用される。図８は、図７に示した構造を上面から見た場合の平面図であり、ハードマスク４３による周辺回路部２００のパターニングの形状の一例が示されている。図８に示すように、ハードマスク４３は、一部において、層間絶縁体４２に達する複数の開口を有する。開口は、例えば、矩形状である。
【００４３】
次に、図９に示すように、例えば、ハードマスク４３を用いたＲＩＥ（Reactive Ion Etching）法により、層間絶縁体４２がエッチング（パターニング）される。このエッチングは保護膜２２に達し、この結果、層間絶縁体４２の中に、ホール４０が形成される。ホール４０は、保護膜２２に達する。なお、上述したように保護膜２２を用いない場合には、上記エッチングは半導体基板２１に達する。この場合、露出された半導体基板２１の上面に、後述する結晶成長を阻害させる物質（阻害層）が形成されないよう、後処理を行う。上記エッチングでは、例えば、ホール４０において上記第１方向の径が下方ほど小さくなる。
【００４４】
次に、図１０に示すように、図９を用いて説明したエッチングが継続されることにより、上記エッチングにより露出された保護膜２２がエッチングされる。このエッチングは半導体基板２１に達し、この結果、ホール４０の底面が半導体基板２１の上面に達する。次いで、ハードマスク４３が、除去される。
【００４５】
次に、図１１に示すように、ここまでの工程で得られた構造上の全面にアモルファスシリコン膜４４が形成される。これにより、半導体基板２１まで達するように上記パターニングされた層間絶縁体４２の中のホール４０内に、アモルファスシリコン膜４４が堆積される。アモルファスシリコン膜４４は、ホール４０の中において露出している半導体基板２１の上面上に設けられる。なお、アモルファスシリコン膜４４の形成では、例えば、３００度以下の低温成膜を行うことによりグレインが小さくなるように成膜を行うことが望ましい。
【００４６】
次に、図１２に示すように、アニール処理によりアモルファスシリコン膜４４において結晶成長をさせることにより、ホール４０内において、上記パターニングされた層間絶縁体４２の内壁に沿って半導体基板２１の上面上の部分から上方に向かって結晶が成長する。結晶成長を続けることにより、ホール４０内のアモルファスシリコン膜４４が結晶化し、この結果、半導体４１が形成される。このように形成される半導体４１の側面はファセットを有しない。また、上記のように半導体基板２１は単結晶である一方で、半導体４１は、このようなアモルファスシリコン膜４４のアニール処理により形成されるため多結晶となる。結晶成長は、例えば、アモルファスシリコン膜４４の層間絶縁体４２より高い位置の部分まで継続される。上記アモルファスシリコン膜４４の形成においてグレインが小さくなるようにしたことにより、半導体４１の成長スピードが維持される。なお、このような固相成長のアニール処理では、例えば、５５０度、Ｈ２微減圧で、２４時間のアニール処理を行う。図１３は、上記アニール処理の終了時の断面図の一例を示している。
【００４７】
なお、上記アニール処理は、アモルファスシリコン膜４４にリン（Ｐ）やボロン（Ｂ）を１Ｅ２０ａｔｏｍｓ／ｃｍ３となるようにドーピングした後に行ってもよい。これにより、上記結晶成長の速度を上げることができる。リンやボロンのドーピングは、例えば、上記結晶成長の前にリンやボロンをアモルファスシリコン膜４４にイオン注入することにより実現してもよい。あるいは、リンやボロンのドーピングは、アモルファスシリコン膜４４の形成時にＣＶＤ（Chemical Vapor Deposition）の装置のチャンバー内にあるアモルファスシリコン材料ガスにリンやボロンを混合させておくことにより実現してもよい。
【００４８】
次に、図１４に示すように、エッチングにより、残っているアモルファスシリコン膜４４、および、層間絶縁体４２より上部にある半導体４１が除去される。このようにして形成される半導体４１では、例えば、上記第１方向の径が下方ほど小さくなる。
【００４９】
次に、図１５に示すように、ここまでの工程により得られる構造上の全面に層間絶縁体４２の別の部分が形成される。次に、層間絶縁体４２の上面が例えばＣＭＰにより平坦化される。
【００５０】
次に、図１６に示すように、異方性エッチングにより、メモリピラー３５が形成される。具体的には、例えばＲＩＥ法により、保護膜３４、絶縁体３３、交互に積層された置換部材３６および絶縁体３２、ならびに保護膜２２を貫通（通過）し、保護膜３４の上面から半導体基板２１に達するようにメモリホール（図示せず）が形成される。次いで、メモリホール内に、ブロック絶縁膜３５１、電荷蓄積層３５２、トンネル酸化膜３５３、および半導体部材３５４が形成される。また、置換部材３６が導電体（導電部材）に置換される。より具体的には、まずスリット（図示せず）が形成され、当該スリットを介したウェットエッチングにより置換部材３６が除去され、置換部材３６が除去された空間に導電体が形成される。この置換部材３６が除去された空間に形成された導電体が、例えば図３に示した導電体３１に対応している。スリットは、例えばメモリホールと同じ工程により並行して形成される。
【００５１】
次に、層間絶縁体４２の上面上の全面にハードマスク４５が形成される。次いで、リソグラフィ工程およびエッチングにより、ハードマスク４５がパターニングされる。パターニングにより、ハードマスク４５の周辺回路部２００中の部分が除去されて、周辺回路部２００において層間絶縁体４２が露出する。次に、ハードマスク４５を用いたエッチングにより、層間絶縁体４２の露出した部分が除去されることにより、半導体４１の上面が露出する。
【００５２】
次に、図１７に示すように、ハードマスク４５が除去され、半導体４１の上面上にトランジスタ５１が形成される。
【００５３】
次に、ここまでの工程によって得られる構造の上面の全面に層間絶縁体４２の別の部分が形成される。以上の工程で製造された構造において、図３に示したようなコンタクトＣＨおよびＣＣのためのコンタクトホールが、層間絶縁体４２内に形成される。コンタクトホールは、例えば、ＲＩＥ等のドライエッチングにより形成される。次いで、コンタクトホール内に導電体が形成されることにより、コンタクトＣＨおよびＣＣが形成され、コンタクトＣＨおよびＣＣを介して回路素子間の接続を形成することにより、半導体記憶装置１が製造される。
【００５４】
［効果］
上記第１実施形態によれば、トランジスタ５１は、半導体基板２１の上面上に設けられている半導体４１の上方に形成される。このため、例えば、メモリセルアレイ１１とトランジスタ５１との間で接続を形成する際に使用される、層間絶縁体４２の上面まで貫通されたトランジスタ５１側のコンタクトＣＣの長さが短くなる。これにより、これらコンタクトＣＣの形成の際にはドライエッチング処理による加工が容易となり、さらに、トランジスタ５１においてコンタクト不良が発生する確率を低減させることができる。
【００５５】
また、上記第１実施形態では、メモリセル部１００にメモリセルアレイ１１が構築された後に周辺回路部２００にトランジスタ５１が構築される。このような順で半導体記憶装置１を製造するようにすることにより、メモリセル部１００にメモリセルアレイ１１を構築する際の熱工程に、トランジスタ５１等の周辺回路素子が曝されることはなくなる。これにより、周辺回路部２００以外の領域の熱工程により周辺回路素子の性能が低下されてしまうことを防ぐことが可能となる。
【００５６】
さらに、上記第１実施形態では、半導体４１の側面は、パターニングされた層間絶縁体４２の内壁に沿って形成される。ここで、半導体基板２１の上面に対する層間絶縁体４２の内壁（ホール４０の内壁）の角度は、上記パターニングを行う際のエッチングにより調整することが可能である。したがって、例えば、半導体基板２１の上面に対して層間絶縁体４２の内壁が出来るだけ垂直となるようにパターニングすることにより、半導体４１の側面も半導体基板２１の上面に対してできるだけ垂直に形成される。このため、半導体基板２１の上方の空間を有効に活用した半導体記憶装置１を製造することが可能となる。
【００５７】
［変形例］
上記では、図１２に示したように、アニール処理によりアモルファスシリコン膜４４において結晶成長をさせて半導体４１を形成する例について説明した。
【００５８】
しかしながら、本実施形態はこれに限定されるものではない。例えば、図４から図１０までに示した工程の後に、図１８に示すように、層間絶縁体４２の内壁に沿って気相中で半導体基板２１をエピタキシャル成長させることにより、半導体基板２１の上面上の部分から上方に向かって半導体４１を形成するようにしてもよい。このとき、エピタキシャル成長の際の条件を制御することにより、半導体４１の側面にファセットが生じることを抑制できる。エピタキシャル成長は、例えば、層間絶縁体４２より高い位置の部分まで継続される。なお、上記条件としては、例えば、１０４０度、ＤＣＳ＝４００ｃｃ、ＨＣｌ＝１０００ｃｃ、５０Ｔｏｒｒの条件を用いる。図１９は、上記エピタキシャル成長の終了時の断面図の一例を示している。次に、エッチングにより、層間絶縁体４２より上部にある半導体４１が除去され、図１４に示した構造が形成される。以降は、図１５から図１７を用いて説明したのと同様の工程により、図３に示したような半導体記憶装置１を製造することができる。
【００５９】
＜第２実施形態＞
以下に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置の全体構成は、例えば、図１に示した第１実施形態に係る全体構成と同一である。また、第２実施形態に係る半導体記憶装置が含むメモリセルアレイの回路構成は、例えば、図２に示した第１実施形態に係る回路構成と同一である。
【００６０】
［構成例］
図２０は、第２実施形態に係る半導体記憶装置１の断面構造の一例を示す断面図である。図２０に示すように、第２実施形態に係る半導体記憶装置１は、メモリセル部１００および周辺回路部３００を含む。メモリセル部１００は、図３に示した第１実施形態に係るメモリセル部１００と同一の構成を有している。周辺回路部３００では、半導体基板２１の上面上に形成される半導体の形状が、図３に示した第１実施形態に係る周辺回路部２００と相違している。
【００６１】
以下では、図２０に示される第２実施形態に係る半導体記憶装置１の断面構造の一例について、主に周辺回路部３００における半導体基板２１の上面上の半導体４１ａ，４１ｂの形状の詳細を説明する。
【００６２】
図２０に示すように、半導体記憶装置１は、半導体基板２１を含み、半導体基板２１の上面上に保護膜２２aが設けられている。保護膜２２ａは、例えば窒化シリコンＳｉＮまたは炭素添加酸化シリコンＳｉＣＯ等である。ここで、保護膜２２ａの一部（第１領域）を貫いて半導体４１ａが設けられている。半導体４１ａは、例えば積層方向に沿って延び、半導体基板２１に達する。
【００６３】
半導体４１ａの上面上には、半導体４１ｂが形成されている。図２０に図示しているように、半導体４１ｂでは、例えば、半導体４１ｂの最上面の第１方向の長さと比較して第１方向の長さが下方ほど大きくなっている。なお、第１方向とは、半導体４１ｂの最上面に平行な任意の方向であり、上述したように第１方向の長さの比較をする際には、図２０に図示するような、半導体基板２１に対して例えば垂直な同一断面上で比較するものとする。なお、半導体４１ａおよび半導体４１ｂの区分は便宜的なものに過ぎず、半導体４１ａおよび半導体４１ｂは、図２０に示す構造において同一の半導体の一部としてもよい。半導体４１ｂの最上面の位置は、第１実施形態において説明したのと同様に、メモリセル部１００に構築される積層体の任意の部分の積層方向における位置に基づくものであってもよい。半導体４１ｂの上面上に、トランジスタ５１が設けられている。なお、図２０では、トランジスタ５１が半導体４１ｂの上面上に設けられている例を示しているが、トランジスタ５１は、例えば任意の層を介して半導体４１ｂの上方の任意の位置に設けられていてもよい。また、トランジスタ５１の積層方向における位置は、第１実施形態において説明したのと同様に、メモリセル部１００に構築される積層体の任意の部分の積層方向における位置に基づくものであってもよい。
【００６４】
なお、半導体４１ａおよび半導体４１ｂの積層方向に沿った高さは任意のものであってもよい。例えば、半導体４１ａの最上面が半導体基板２１の上面と積層方向において同じ位置に位置し、ゆえに半導体４１ｂの最下面が半導体基板２１の上面と積層方向において同じ位置に位置していてもよい。
【００６５】
［製造方法］
図２１から図２７は、第２実施形態に係る半導体記憶装置１の製造工程の一例を示す断面図である。以下では、第２実施形態に係る半導体記憶装置１の製造工程について、第１実施形態において説明した製造工程と相違する点を中心に説明する。
【００６６】
先ず、図４から図１０を用いて説明した工程と同様の工程を行う。ただし、図７を用いて説明したハードマスク４３の形成では、図２１に示すように、例えば、リソグラフィ工程およびエッチングにより、ハードマスク４３の周辺回路部３００中の部分が除去されるようにハードマスク４３のパターニングを行い、周辺回路部３００の全域において層間絶縁体４２の上面が露出されるようにする。これにより、図９および図１０を用いて説明した層間絶縁体４２のエッチングでは、周辺回路部３００の全域においてエッチングが半導体基板２１に達する。次いで、ハードマスク４３が除去される。
【００６７】
次に、図２２に示すように、図１８を用いて説明したのと同様の工程により、層間絶縁体４２の内壁に沿って気相中で半導体基板２１をエピタキシャル成長させることにより、半導体基板２１の上面上の部分から上方に向かって半導体４１ｃを形成する。このとき、図１８を用いて説明したのと同様に、エピタキシャル成長の際の条件を制御することにより、半導体４１ｃの側面にファセットが生じることを抑制できる。エピタキシャル成長は、例えば、層間絶縁体４２より高い位置の部分まで継続される。次に、エッチングにより、層間絶縁体４２より上部にある半導体４１ｃが除去される。
【００６８】
次に、図２３に示すように、図１５を用いて説明したのと同様の工程により、保護膜３４の上面上、層間絶縁体４２の上面上、および半導体４１ｃの上面上に、層間絶縁体４２の別の部分が形成され、層間絶縁体４２の上面がＣＭＰにより平坦化される。
【００６９】
次に、図２４に示すように、図１６を用いて説明したのと同様の工程により、メモリピラー３５が形成される。次に、ここまでの工程で得られる構造上の全面に、例えば窒化シリコンＳｉＮ等の窒化膜である保護膜４６が形成される。次に、保護膜４６の上面上にハードマスク４７が形成される。リソグラフィ工程およびエッチングにより、ハードマスク４７のうち素子分離のためのトレンチ５０とする部分が除去されるようにハードマスク４７のパターニングを行う。ハードマスク４７としては、例えばタングステン、アモルファスシリコン、またはサファイア等の無機材料が使用される。
【００７０】
次に、図２５に示すように、例えば、ハードマスク４７を用いたＲＩＥ法により、保護膜４６、層間絶縁体４２、および半導体４１ｃがエッチング（パターニング）される。なお、このエッチングは、積層方向における半導体４１ｃ中の任意の位置まで実行することができる。例えば、このエッチングは、将来印加される電圧に対して、隣接するトランジスタ５１間が電気的な素子分離を維持できるような位置まで実行するようにしてもよい。上記エッチングにより、半導体４１ｃ中にトレンチ５０が形成される。上記エッチングによりパターニングされた半導体４１ｃのうち、トレンチ５０の下面より上方に位置する部分が、半導体４１ｂに対応し、トレンチ５０の下面より下方に位置する部分が、半導体４１ａに対応する。上記エッチングでは、例えば、トレンチ５０において上記第１方向の径が下方ほど小さくなる。この場合、半導体４１ｂにおいて上記第１方向の径が下方ほど大きくなる。
【００７１】
次ぎに、図２６に示すように、ハードマスク４７が、除去される。トレンチ５０内に、層間絶縁体４２が堆積される。層間絶縁体４２の堆積は、例えば、保護膜４６より高い位置の部分まで継続される。保護膜４６の上面より上の位置まで堆積された層間絶縁体４２がＣＭＰ等により除去される。次いで、保護膜４６が除去される。
【００７２】
次に、図２７に示すように、ハードマスク４８が形成される。次いで、リソグラフィ工程およびエッチングにより、ハードマスク４８がパターニングされる。パターニングにより、ハードマスク４８の周辺回路部３００中の部分が除去されて、周辺回路部３００において層間絶縁体４２が露出する。次に、ハードマスク４８を用いたエッチングにより、層間絶縁体４２の露出した部分が除去されることにより、半導体４１ｂの上面が露出する。
【００７３】
次に、ハードマスク４８が除去され、半導体４１ｂの上面上にトランジスタ５１が形成され、図２０に示すように、コンタクトＣＣ等が形成されて、図２０に示したような半導体記憶装置１が得られる。
【００７４】
なお、上記では、図１６を用いて説明したメモリセル部１００を構築する工程の後に半導体４１ｃのエッチングの工程を行う場合について説明したが、半導体４１ｃのエッチングの工程は、図１６を用いて説明したメモリセル部１００を構築する工程の前に行うようにしてもよい。また、上記では、半導体基板２１の気相成長により半導体４１ｃを形成する例について説明したが、半導体４１ｃは、図１１から図１３を用いて説明したようにアニール処理によりアモルファスシリコン膜において結晶成長をさせて形成するようにしてもよい。
【００７５】
［効果］
上記第２実施形態によれば、第１実施形態と類似して、トランジスタ５１は、半導体基板２１の上面上に設けられている半導体４１ａおよび半導体４１ｂの上方に形成される。また、上記第２実施形態においても、第１実施形態と同様に、メモリセル部１００にメモリセルアレイ１１が構築された後に周辺回路部３００にトランジスタ５１が構築される。さらに、上記第２実施形態では、第１実施形態と類似して、半導体４１ａのうちメモリセル部１００側に近接する側面が、パターニングされた層間絶縁体４２の内壁に沿って形成される。したがって、第２実施形態に係る半導体記憶装置１においても、第１実施形態において説明したのと同様の効果が奏せられる。
【００７６】
＜第３実施形態＞
以下に、第３実施形態に係る半導体記憶装置について説明する。第３実施形態に係る半導体記憶装置の全体構成は、例えば、図１に示した第１実施形態に係る全体構成と同一である。また、第３実施形態に係る半導体記憶装置が含むメモリセルアレイの回路構成は、例えば、図２に示した第１実施形態に係る回路構成と同一である。
【００７７】
図２８は、第３実施形態に係る半導体記憶装置１の断面構造の一例を示す断面図である。図２８に示すように、第３実施形態に係る半導体記憶装置１は、メモリセル部１００および周辺回路部４００を含む。メモリセル部１００は、図３に示した第１実施形態に係るメモリセル部１００と同一の構成を有している。周辺回路部４００は、第１周辺回路部４００ａおよび第２周辺回路部４００ｂを含む。第１周辺回路部４００ａは、図３に示した第１実施形態に係る周辺回路部２００と同様の構成を有しており、第２周辺回路部４００ｂは、図２０に示した第２実施形態に係る周辺回路部３００と同様の構成を有している。なお、図２８に示す周辺回路部４００の構成は一例に過ぎない。例えば、周辺回路部４００は、第１周辺回路部４００ａと第２周辺回路部４００ｂとをそれぞれ周辺回路部４００中の任意の領域に有するような構成をとっていてもよい。
【００７８】
第３実施形態に係る半導体記憶装置１の製造においても、先ず、図４から図１０を用いて説明した工程と同様の工程を行う。ただし、図７を用いて説明したハードマスク４３の形成では、例えば、リソグラフィ工程およびエッチングにより、ハードマスク４３の第１周辺回路部４００ａ中の部分では、図７を用いて説明したのと同様のパターニングが形成されるようにパターニングを行う。一方、ハードマスク４３の第２周辺回路部４００ｂ中の部分では、図２１と同じく、ハードマスク４３の第２周辺回路部４００ｂ中の部分が除去されるようにハードマスク４３のパターニングを行い、第２周辺回路部４００ｂの全域において層間絶縁体４２の上面が露出されるようにする。これにより、図９および図１０を用いて説明した層間絶縁体４２のエッチングでは、第１周辺回路部４００ａにおいては図１０に示したのと類似するパターンでエッチングが半導体基板２１に達し、一方、第２周辺回路部４００ｂにおいては、図２１と同じく、第２周辺回路部４００ｂの全域においてエッチングが半導体基板２１に達する。
【００７９】
次に、図１８および図２２を用いて説明したのと同様の工程により、層間絶縁体４２の内壁に沿って気相中で半導体基板２１をエピタキシャル成長させることにより、半導体基板２１の上面上の部分から上方に向かって半導体を形成する。このとき、図１８を用いて説明したのと同様に、エピタキシャル成長の際の条件を制御することにより、半導体の側面にファセットが生じることを抑制できる。エピタキシャル成長は、例えば、層間絶縁体４２より高い位置の部分まで継続される。次に、エッチングにより、層間絶縁体４２より上部にある半導体が除去される。
【００８０】
次に、図１５から図１７を用いて説明した工程と同様の工程、および、図２３から図２７を用いて説明した工程と同様の工程を並行して行う。この後、半導体の上面上にトランジスタ５１が形成され、図３および図２０に示すようにコンタクトＣＣ等が形成されて、図２８に示したような半導体記憶装置１が得られる。
【００８１】
なお、上記では、図１６を用いて説明したメモリセル部１００を構築する工程の後に第２周辺回路部４００ｂにおける半導体のエッチングの工程を行う場合について説明したが、第２周辺回路部４００ｂにおける半導体のエッチングの工程は、図１６を用いて説明したメモリセル部１００を構築する工程の前に行うようにしてもよい。また、上記では、半導体基板２１の気相成長により半導体を形成する例について説明したが、半導体は、図１１から図１３を用いて説明したようにアニール処理によりアモルファスシリコン膜において結晶成長をさせて形成するようにしてもよい。
【００８２】
上記第３実施形態によれば、第１実施形態と類似して、トランジスタ５１は、半導体基板２１の上面上に設けられている半導体の上方に形成される。また、上記第３実施形態においても、第１実施形態と同様に、メモリセル部１００にメモリセルアレイ１１が構築された後に周辺回路部４００にトランジスタ５１が構築される。さらに、上記第３実施形態では、第１実施形態と類似して、半導体のうちメモリセル部１００側に近接する側面が、パターニングされた層間絶縁体４２の内壁に沿って形成される。したがって、第３実施形態に係る半導体記憶装置１においても、第１実施形態において説明したのと同様の効果が奏せられる。
【００８３】
＜第４実施形態＞
以下に、第４実施形態に係る半導体記憶装置について説明する。第４実施形態に係る半導体記憶装置の全体構成は、例えば、図１に示した第１実施形態に係る全体構成と同一である。また、第４実施形態に係る半導体記憶装置が含むメモリセルアレイの回路構成は、例えば、図２に示した第１実施形態に係る回路構成と同一である。
【００８４】
図２９は、第４実施形態に係る半導体記憶装置１の断面構造の一例を示す断面図である。図２９に示すように、第４実施形態に係る半導体記憶装置１は、メモリセル部１００および周辺回路部５００を含む。メモリセル部１００は、図３に示した第１実施形態に係るメモリセル部１００と同一の構成を有している。周辺回路部５００では、半導体基板２１の上面上に形成される半導体の形状が、図３に示した第１実施形態に係る周辺回路部２００と相違している。
【００８５】
以下では、図２９に示される第４実施形態に係る半導体記憶装置１の断面構造の一例について、主に周辺回路部５００における半導体基板２１の上面上の半導体４１ｄの形状の詳細を説明する。
【００８６】
図２９に示すように、半導体記憶装置１は、半導体基板２１を含み、半導体基板２１の上面上に保護膜２２ｂが設けられている。保護膜２２ｂは、例えば窒化シリコンＳｉＮまたは炭素添加酸化シリコンＳｉＣＯ等である。ここで、保護膜２２ｂの一部（第１領域）を貫いて半導体４１ｄが設けられている。半導体４１ｄは、例えば積層方向に沿って延び、半導体基板２１に達する。半導体４１ｄの側面は、半導体基板２１の結晶構造に基づく角度のファセットを有している。半導体４１ｄの最上面の位置は、第１実施形態において説明したのと同様に、メモリセル部１００に構築される積層体の任意の部分の積層方向における位置に基づくものであってもよい。半導体４１ｄの上面上に、トランジスタ５１が設けられている。なお、図２９では、トランジスタ５１が半導体４１ｄの上面上に設けられている例を示しているが、トランジスタ５１は、例えば任意の層を介して半導体４１ｄの上方の任意の位置に設けられていてもよい。また、トランジスタ５１の積層方向における位置は、第１実施形態において説明したのと同様に、メモリセル部１００に構築される積層体の任意の部分の積層方向における位置に基づくものであってもよい。
【００８７】
なお、図２９では、半導体４１ｄの上面上に１つのトランジスタ５１が設けられている例を示しているが、半導体４１ｄの上面上には複数のトランジスタ５１が設けられていてもよい。その場合には、半導体４１ｄは、例えば、下方に位置しファセットを有する第１半導体部分と、図２０を用いて説明したような、第１半導体部分の上面上に位置し、例えば最上面の第１方向の長さと比較して第１方向の長さが下方ほど大きくなっている第２半導体部分とを含んでいてもよい。
【００８８】
第４実施形態に係る半導体記憶装置１の製造においても、先ず、図４から図１０を用いて説明した工程と同様の工程を行う。ただし、図７を用いて説明したハードマスク４３の形成では、例えば、リソグラフィ工程およびエッチングにより、ハードマスク４３の周辺回路部５００中の部分が除去されるようにハードマスク４３のパターニングを行い、周辺回路部５００の全域において層間絶縁体４２の上面が露出されるようにする。これにより、図９および図１０を用いて説明した層間絶縁体４２のエッチングでは、周辺回路部５００の全域においてエッチングが半導体基板２１に達する。
【００８９】
次に、周辺回路部５００の全域において気相中で半導体基板２１をエピタキシャル成長させることにより、半導体基板２１の上面上の部分から上方に向かって半導体４１ｄを形成する。このようなエピタキシャル成長によって形成される半導体４１ｄの側面は通常、半導体基板２１の結晶構造に基づく角度のファセットを有する。半導体４１ｄの形成では、例えば、積層方向における任意の位置までエピタキシャル成長を継続させた後に、半導体４１ｄの上面を例えばＣＭＰ等により平坦化してもよい。
【００９０】
以降は、図１５から図１７を用いて説明したのと同様の工程により、図２９に示したような半導体記憶装置１を製造することができる。
【００９１】
上記第４実施形態によれば、第１実施形態と類似して、トランジスタ５１は、半導体基板２１の上面上に設けられている半導体４１ｄの上方に形成される。また、上記第４実施形態においても、第１実施形態と同様に、メモリセル部１００にメモリセルアレイ１１が構築された後に周辺回路部５００にトランジスタ５１が構築される。したがって、第４実施形態によれば、これらの構成および工程に対応して第１実施形態において説明したのと同様の効果が奏せられる。
【００９２】
＜他の実施形態＞
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。
【００９３】
上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９４】
１…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、１４…シーケンサ、２…メモリコントローラ、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、２１…半導体基板、２２，２２ａ，２２ｂ，３４，４６…保護膜、３１…導電体、３２，３３…絶縁体、３５…メモリピラー、３５１…ブロック絶縁膜、３５２…電荷蓄積層、３５３…トンネル酸化膜、３５４…半導体部材、３６…置換部材、４０…ホール、４１，４１ａ，４１ｂ，４１ｃ，４１ｄ…半導体、４２…層間絶縁体、４３，４５，４７，４８…ハードマスク、４４…アモルファスシリコン膜、５０…トレンチ、５１…トランジスタ、１００…メモリセル部、２００，３００，４００，５００…周辺回路部、４００ａ…第１周辺回路部、４００ｂ…第２周辺回路部、ＣＣ，ＣＨ…コンタクト
【図１】
2020043103.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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