(57)【要約】【課題】ドレイン耐圧を確保しながら電流密度を向上することができる化合物半導体装置、化合物半導体装置の製造方法及び増幅器を提供する。【解決手段】化合物半導体装置１００は、化合物半導体の電子走行層１０２ｃ及び電子供給層１０２ｅを含む半導体積層構造１０２と、半導体積層構造１０２の上方に設けられ、第１の方向に並ぶソース電極１１１ｓ、ゲート電極１１２ｇ及びドレイン電極１１１ｄと、ゲート電極１１２ｇとドレイン電極１１１ｄとの間で半導体積層構造１０２上に形成され、引張応力を備えた第１の絶縁膜１０５と、ゲート電極１１２ｇとソース電極１１１ｓとの間で半導体積層構造１０２上に形成され、圧縮応力を備えた第２の絶縁膜１０６と、第１の絶縁膜１０５と半導体積層構造１０２との間及び第２の絶縁膜１０６と半導体積層構造１０２との間に形成された保護膜１０４と、を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、引張応力を備えた第１の絶縁膜と、
前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に形成され、圧縮応力を備えた第２の絶縁膜と、
前記第１の絶縁膜と前記半導体積層構造との間及び前記第２の絶縁膜と前記半導体積層構造との間に形成された保護膜と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記第１の絶縁膜は、前記ドレイン電極から離間していることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、引張応力を備えた第１の絶縁膜と、
前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に形成され、圧縮応力を備えた第２の絶縁膜と、
を有し、
前記第１の絶縁膜は、前記ドレイン電極から離間していることを特徴とする化合物半導体装置。
【請求項４】
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、引張応力を備えた酸化マグネシウムの第１の絶縁膜と、
前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に形成され、圧縮応力を備えた酸化マグネシウムの第２の絶縁膜と、
を有することを特徴とする化合物半導体装置。
【請求項５】
前記電子供給層は金属窒化物を含み、
前記金属窒化物中の金属原子のうち３２％以上がＡｌであることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記電子供給層の厚さは１０ｎｍ以下であることを特徴とする請求項５に記載の化合物半導体装置。
【請求項７】
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造を形成する工程と、
前記半導体積層構造の上方に、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極を形成する工程と、
前記ゲート電極と前記ドレイン電極との間及び前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に保護膜を形成する工程と、
前記ゲート電極と前記ドレイン電極との間で前記保護膜上に、引張応力を備えた第１の絶縁膜を形成する工程と、
前記ゲート電極と前記ソース電極との間で前記保護膜上に、圧縮応力を備えた第２の絶縁膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項８】
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造を形成する工程と、
前記半導体積層構造の上方に、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極を形成する工程と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に、引張応力を備え、前記ドレイン電極から離間する第１の絶縁膜を形成する工程と、
前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に、圧縮応力を備えた第２の絶縁膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項９】
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造を形成する工程と、
前記半導体積層構造の上方に、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極を形成する工程と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に、引張応力を備えた酸化マグネシウムの第１の絶縁膜を形成する工程と、
前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に、圧縮応力を備えた酸化マグネシウムの第２の絶縁膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項１０】
請求項１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置、化合物半導体装置の製造方法及び増幅器に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の化合物半導体装置に適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の化合物半導体装置の材料として極めて有望である。
【０００３】
窒化物半導体を用いた化合物半導体装置は、電界効果トランジスタ、特に高電子移動度トランジスタ（high  electron  mobility  transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮを電子走行層（チャネル層）、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。そして、この歪みにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、通信用高出力デバイス、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイス等として期待されている。
【０００４】
近年、更なる電流密度の向上が望まれている。しかしながら、従来の化合物半導体装置では、電流密度を向上しようとすると、ドレイン耐圧が低下してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２６７１５５号公報
【特許文献２】特開２０１１−２３６１７号公報
【特許文献３】特開２０１０−２３８９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本開示の目的は、ドレイン耐圧を確保しながら電流密度を向上することができる化合物半導体装置、化合物半導体装置の製造方法及び増幅器を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の一形態によれば、化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、引張応力を備えた第１の絶縁膜と、前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に形成され、圧縮応力を備えた第２の絶縁膜と、前記第１の絶縁膜と前記半導体積層構造との間及び前記第２の絶縁膜と前記半導体積層構造との間に形成された保護膜と、を有する化合物半導体装置が提供される。
【０００８】
本開示の他の一形態によれば、化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、引張応力を備えた第１の絶縁膜と、前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に形成され、圧縮応力を備えた第２の絶縁膜と、を有し、前記第１の絶縁膜は、前記ドレイン電極から離間している化合物半導体装置が提供される。
【０００９】
本開示の更に他の一形態によれば、化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、引張応力を備えた酸化マグネシウムの第１の絶縁膜と、前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に形成され、圧縮応力を備えた酸化マグネシウムの第２の絶縁膜と、を有する化合物半導体装置が提供される。
【発明の効果】
【００１０】
本開示によれば、ドレイン耐圧を確保しながら電流密度を向上することができる。
【図面の簡単な説明】
【００１１】
【図１】参考例の化合物半導体装置のレイアウトを示す図である。
【図２】参考例の化合物半導体装置の構造を示す断面図である。
【図３】第１の実施形態に係る化合物半導体装置のレイアウトを示す図である。
【図４】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図５】第１の実施形態に係る化合物半導体装置の変形例の構造を示す断面図である。
【図６】第２の実施形態に係る化合物半導体装置のレイアウトを示す図である。
【図７】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図８Ａ】第２の実施形態に係る化合物半導体装置における電子濃度の分布を示す図である。
【図８Ｂ】参考例の化合物半導体装置における電子濃度の分布を示す図である。
【図９Ａ】第２の実施形態に係る化合物半導体装置の変形例（その１）の構造を示す断面図である。
【図９Ｂ】第２の実施形態に係る化合物半導体装置の変形例（その２）の構造を示す断面図である。
【図９Ｃ】第２の実施形態に係る化合物半導体装置の変形例（その３）の構造を示す断面図である。
【図１０】第３の実施形態に係る化合物半導体装置のレイアウトを示す図である。
【図１１】第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１２Ａ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１）である。
【図１２Ｂ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その２）である。
【図１２Ｃ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その３）である。
【図１２Ｄ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その４）である。
【図１２Ｅ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その５）である。
【図１２Ｆ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その６）である。
【図１２Ｇ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その７）である。
【図１２Ｈ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その８）である。
【図１２Ｉ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その９）である。
【図１２Ｊ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１０）である。
【図１２Ｋ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１１）である。
【図１２Ｌ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１２）である。
【図１２Ｍ】第４の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１３）である。
【図１３】酸化マグネシウム膜の熱処理温度と内部応力との関係を示す図である。
【図１４Ａ】第４の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図（その１）である。
【図１４Ｂ】第４の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図（その２）である。
【図１４Ｃ】第４の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図（その３）である。
【図１５Ａ】第５の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１）である。
【図１５Ｂ】第５の実施形態に係る化合物半導体装置の製造方法を示す断面図（その２）である。
【図１５Ｃ】第５の実施形態に係る化合物半導体装置の製造方法を示す断面図（その３）である。
【図１５Ｄ】第５の実施形態に係る化合物半導体装置の製造方法を示す断面図（その４）である。
【図１５Ｅ】第５の実施形態に係る化合物半導体装置の製造方法を示す断面図（その５）である。
【図１５Ｆ】第５の実施形態に係る化合物半導体装置の製造方法を示す断面図（その６）である。
【図１５Ｇ】第５の実施形態に係る化合物半導体装置の製造方法を示す断面図（その７）である。
【図１６Ａ】第５の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図（その１）である。
【図１６Ｂ】第５の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図（その２）である。
【図１６Ｃ】第５の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図（その３）である。
【図１７Ａ】ドレイン電圧とドレイン電流との関係を示す図（その１）である。
【図１７Ｂ】ドレイン電圧とドレイン電流との関係を示す図（その２）である。
【図１８】第６の実施形態に係るディスクリートパッケージを示す図である。
【図１９】第７の実施形態に係るＰＦＣ回路を示す結線図である。
【図２０】第８の実施形態に係る電源装置を示す結線図である。
【図２１】第９の実施形態に係る増幅器を示す結線図である。
【発明を実施するための形態】
【００１２】
本発明者は、上記課題を解決するために鋭意検討を行った。この結果、ゲート電極とソース電極との間に圧縮応力を備えた窒化ケイ素膜を設け、ゲート電極とドレイン電極との間に引張応力を備えた窒化ケイ素膜を設けることで、ドレイン耐圧を維持しながら電流密度を向上することが判明した。また、後述するように、窒化ケイ素膜に代えて圧縮応力膜及び引張応力膜に酸化マグネシウム膜等を用いることもできる。
【００１３】
（参考例）
図１は、参考例の化合物半導体装置のレイアウトを示す図である。図２は、参考例の化合物半導体装置の構造を示す断面図である。図２は、図１中のＩ−Ｉ線に沿った断面図に相当する。
【００１４】
参考例の化合物半導体装置９００は、図１〜図２に示すように、化合物半導体の電子走行層９０２ｃ及び電子供給層９０２ｅを含む半導体積層構造９０２を有する。化合物半導体装置９００は、半導体積層構造１０２の上方に設けられ、Ｘ方向に並ぶソース電極９１１ｓ、ゲート電極９１２ｇ及びドレイン電極９１１ｄを有する。化合物半導体装置９００は、ゲート電極９１２ｇとドレイン電極９１１ｄとの間で半導体積層構造９０２上に形成され、引張応力を備えた窒化ケイ素膜９０５と、ゲート電極９１２ｇとソース電極９１１ｓとの間で半導体積層構造９０２上に形成され、圧縮応力を備えた窒化ケイ素膜９０６とを有する。窒化ケイ素膜９０５の内部には、半導体積層構造９０２の表面に平行な面（ＸＹ平面）内で引張応力が作用している。窒化ケイ素膜９０６の内部には、半導体積層構造９０２の表面に平行な面（ＸＹ平面）内で圧縮応力が作用している。
【００１５】
化合物半導体装置９００においては、圧縮応力を備えた窒化ケイ素膜９０６からの応力によって、ゲート電極９１２ｇとソース電極９１１ｓとの間で、電子走行層９０２ｃと電子供給層９０２ｅとのヘテロ接合界面により多くの２次元電子ガス（２ＤＥＧ）が誘起される。この結果、ゲート電極９１２ｇとソース電極９１１ｓとの間の抵抗が低減され、化合物半導体装置９００のオン抵抗が低下し、電流密度の向上及び抵抗損失の低減による効率の向上という効果が得られる。
【００１６】
また、引張応力を備えた窒化ケイ素膜９０５からの応力によって、ゲート電極９１２ｇとドレイン電極９１１ｄとの間で、電子走行層９０２ｃと電子供給層９０２ｅとのヘテロ接合界面での２ＤＥＧの誘起が抑制される。この結果、ゲート電極９１２ｇとドレイン電極９１１ｄとの間の抵抗が上昇し、ドレイン電極９１１ｄからゲート電極９１２ｇに向けて電位が緩やかに降下し、ゲート電極９１２ｇのドレイン端の電界強度が低下し、ドレイン耐圧の向上という効果が得られる。
【００１７】
しかしながら、内部応力を備えた窒化ケイ素膜９０５及び９０６を半導体積層構造９０２上に直接形成した場合、半導体積層構造９０２へのダメージ等のために、優れた特性を得にくい場合があることも判明した。
【００１８】
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
【００１９】
（第１の実施形態）
第１の実施形態は、ＨＥＭＴを含む化合物半導体装置に関する。図３は、第１の実施形態に係る化合物半導体装置のレイアウトを示す図である。図４は、第１の実施形態に係る化合物半導体装置の構造を示す断面図である。図４は、図３中のＩ−Ｉ線に沿った断面図に相当する。
【００２０】
第１の実施形態に係る化合物半導体装置１００は、図３〜図４に示すように、化合物半導体の電子走行層１０２ｃ及び電子供給層１０２ｅを含む半導体積層構造１０２を有する。化合物半導体装置１００は、半導体積層構造１０２の上方に設けられ、Ｘ方向に並ぶソース電極１１１ｓ、ゲート電極１１２ｇ及びドレイン電極１１１ｄを有する。化合物半導体装置１００は、ゲート電極１１２ｇとドレイン電極１１１ｄとの間、及びゲート電極１１２ｇとソース電極１１１ｓとの間で半導体積層構造１０２上に形成された保護膜１０４を有する。化合物半導体装置１００は、ゲート電極１１２ｇとドレイン電極１１１ｄとの間で保護膜１０４上に形成された引張応力膜１０５と、ゲート電極１１２ｇとソース電極１１１ｓとの間で保護膜１０４上に形成された圧縮応力膜１０６とを有する。引張応力膜１０５の内部には、半導体積層構造１０２の表面に平行な面（ＸＹ平面）内で引張応力が作用している。圧縮応力膜１０６の内部には、半導体積層構造１０２の表面に平行な面（ＸＹ平面）内で圧縮応力が作用している。引張応力膜１０５は第１の絶縁膜の一例であり、圧縮応力膜１０６は第２の絶縁膜の一例である。
【００２１】
例えば、引張応力膜１０５は、Ｘ方向でゲート電極１１２ｇ及びドレイン電極１１１ｄに接するように形成され、圧縮応力膜１０６は、Ｘ方向でゲート電極１１２ｇ及びソース電極１１１ｓに接するように形成されている。例えば、保護膜１０４に開口部１０４ｇが形成され、ゲート電極１１２ｇは開口部１０４ｇを通じて半導体積層構造１０２にショットキーコンタクトしている。図５に示すように、保護膜１０４に開口部１０４ｇが形成されず、ゲート電極１１２ｇが保護膜１０４上に形成されていてもよい。この構成では、保護膜１０４の一部をゲート絶縁膜として用いることができる。この構成によれば、保護膜１０４とは別にゲート絶縁膜が形成された構成と比較して、ゲート電極１１２ｇの近傍での異種膜同士の界面が少ないため、界面トラップによる過渡応答を低減することができる。
【００２２】
化合物半導体装置１００においては、圧縮応力膜１０６からの応力によって、ゲート電極１１２ｇとソース電極１１１ｓとの間で、電子走行層１０２ｃと電子供給層１０２ｅとのヘテロ接合界面に２ＤＥＧが誘起される。この結果、ゲート電極１１２ｇとソース電極１１１ｓとの間の抵抗が低減され、化合物半導体装置１００のオン抵抗が低下し、電流密度の向上及び抵抗損失の低減による効率の向上という効果が得られる。
【００２３】
また、引張応力膜１０５からの応力によって、ゲート電極１１２ｇとドレイン電極１１１ｄとの間で、電子走行層１０２ｃと電子供給層１０２ｅとのヘテロ接合界面での２ＤＥＧの誘起が抑制される。この結果、ゲート電極１１２ｇとドレイン電極１１１ｄとの間の抵抗が上昇し、ドレイン電極１１１ｄからゲート電極１１２ｇに向けて電位が緩やかに降下し、ゲート電極１１２ｇのドレイン端の電界強度が低下し、ドレイン耐圧の向上という効果が得られる。
【００２４】
引張応力膜１０５及び圧縮応力膜１０６の形成方法は限定されないが、下地へのダメージが生じやすい条件で引張応力膜１０５及び圧縮応力膜１０６が形成されることがある。参考例の化合物半導体装置９００では、ダメージが生じる対象は主に半導体積層構造９０２であるのに対し、第１の実施形態に係る化合物半導体装置１００では、ダメージが生じる対象は主に保護膜１０４である。このため、チャネルへのダメージの影響を緩和することができる。
【００２５】
別の見方をすると、内部応力の観点では好ましいが、参考例ではダメージの観点で好ましくない膜であっても、引張応力膜１０５又は圧縮応力膜１０６として用いることができる。つまり、引張応力膜１０５又は圧縮応力膜１０６に好適に用いることができる膜の種類を広げることができる。
【００２６】
更に、引張応力膜１０５は電子トラップを含みやすく、電子トラップにチャネルの電子が捕獲されると電流コラプスが生じてオン抵抗が増加し得る。本実施形態では、引張応力膜１０５と半導体積層構造１０２との間の保護膜１０４が電子の捕獲を抑制することができる。このため、電流コラプスを抑制することができる。
【００２７】
引張応力膜１０５の材料は限定されない。例えば、引張応力膜１０５には、窒化ケイ素（ＳｉＮ）、酸化マグネシウム（ＭｇＯ）等を用いることができる。引張応力膜１０５の引張応力の大きさ及び圧縮応力膜１０６による圧縮応力の大きさは限定されないが、例えば１ＧＰａ〜２０ＧＰａである。
【００２８】
シリコン基板上に内部応力を備えた内部応力膜が形成された場合、内部応力膜からの内部応力に応じてシリコン基板が変形し、曲率を呈する。シリコン基板の厚さをｈ（ｍ）、シリコン基板の曲率半径をｒ（ｍ）、内部応力膜の厚さをｔ（ｍ）とすると、内部応力膜の内部応力ｓ（Ｐａ）は次の式（１）で表すことができる。ｓが正であれば、内部応力膜は引っ張りの内部応力を持つ引張応力膜であり、ｓが負であれば、内部応力膜は圧縮の応力を持つ圧縮応力膜である。
ｓ＝１．８０５×１０１１×ｈ２／６ｒｔ  ・・・（１）
【００２９】
半導体積層構造１０２の材料は限定されない。例えば、電子走行層１０２ｃには、ＧａＮを用いることができ、電子供給層１０２ｅには、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）を用いることができる。また、電子走行層１０２ｃ及び電子供給層１０２ｅの厚さは限定されない。但し、電子供給層１０２ｅが厚いほど、引張応力膜１０５及び圧縮応力膜１０６の内部応力がチャネルに及びにくくなる。内部応力の影響の観点から電子供給層１０２ｅの厚さは１０ｎｍ以下であることが好ましい。更に、十分な濃度の２次元電子ガス（２ＤＥＧ）を生じさせるために、ＡｌｘＧａ１−ｘＮのＡｌ組成ｘは０．３２以上であることが好ましく、０．５０以上であることがより好ましく、１．００であることが更に好ましい。つまり、窒化物（ＡｌｘＧａ１−ｘＮ）中の金属原子のうち３２％以上がＡｌであることが好ましく、５０％以上がＡｌであることがより好ましく、１００％がＡｌであることが更に好ましい。２ＤＥＧの濃度は限定されないが、２×１０１３ｃｍ−２以上であることが好ましい。電子供給層１０２ｅにＩｎＡｌＮ又はＩｎＡｌＧａＮを用いてもよい。
【００３０】
電子供給層１０２ｅにＡｌＮを用いる場合、半導体積層構造１０２にソース用のリセス及びドレイン用のリセスを形成し、リセス内にｎ＋ＧａＮ等の低抵抗の再成長層を形成し、再成長層上にソース電極１１１ｓ及びドレイン電極１１１ｄを形成することが好ましい。
【００３１】
保護膜１０４の材料は限定されない。保護膜１０４には、例えば、窒化ケイ素及びポリイミド等を用いることができる。保護膜１０４のヤング率が高すぎる場合、引張応力膜１０５及び圧縮応力膜１０６の内部応力がチャネルに及びにくくなる。内部応力の影響の観点から保護膜１０４のヤング率は２２０ＧＰａ以下であることが好ましく、２００ＧＰａ以下であることがより好ましく、１００ＧＰａ以下であることが更に好ましい。窒化ケイ素のヤング率は２００ＧＰａ程度であり、ポリイミドのヤング率は１０ＧＰａ〜１００ＧＰａ程度である。保護膜１０４自体の内部応力は小さいほど好ましく、例えば、引張応力又は圧縮応力のいずれであっても、内部応力の絶対値が３００ＭＰａ以下であることが好ましい。
【００３２】
本発明者が行った実験により、次のような保護膜の効果が確認されている。ＧａＮ層及びＡｌＧａＮ層の積層体を形成し、２次元電子ガスの移動度を測定したところ、２２００ｃｍ２／Ｖ・ｓ程度の移動度が得られた。そして、保護膜を形成せずに、ＡｌＧａＮ層上に引張応力膜を形成したところ、移動度が１０００ｍ２／Ｖ・ｓ〜１０５０ｍ２／Ｖ・ｓ程度まで低下した。一方、保護膜をＡｌＧａＮ層上に形成し、保護膜上に引張応力膜を形成したところ、２１１０ｍ２／Ｖ・ｓ程度の移動度が得られた。
【００３３】
引張応力膜１０５が設けられていない場合でも、圧縮応力膜１０６が設けられていれば、電流密度の向上及び抵抗損失の低減による効率の向上という効果は得ることができる。この場合、ゲート電極１１２ｇとドレイン電極１１１ｄとの間に保護膜１０４が設けられていなくてもよい。また、圧縮応力膜１０６が設けられていない場合でも、引張応力膜１０５が設けられていれば、ドレイン耐圧の向上という効果は得ることができる。この場合、ゲート電極１１２ｇとソース電極１１１ｓとの間に保護膜１０４が設けられていなくてもよい。
【００３４】
（第２の実施形態）
第２の実施形態は、ＨＥＭＴを含む化合物半導体装置に関する。図６は、第２の実施形態に係る化合物半導体装置のレイアウトを示す図である。図７は、第２の実施形態に係る化合物半導体装置の構造を示す断面図である。図７は、図６中のＩ−Ｉ線に沿った断面図に相当する。
【００３５】
第２の実施形態に係る化合物半導体装置２００は、図６〜図７に示すように、引張応力膜１０５に代えて引張応力膜２０５を有する。引張応力膜２０５は、Ｘ方向で、ゲート電極１１２ｇに接する一方で、ドレイン電極１１１ｄから離間するように形成されている。また、保護膜１０４が形成されていない。他の構成は第１の実施形態と同様である。引張応力膜２０５は第１の絶縁膜の一例である。
【００３６】
図８Ａは、第２の実施形態に係る化合物半導体装置における電子濃度の分布を示す図である。図８Ｂは、参考例の化合物半導体装置における電子濃度の分布を示す図である。図８Ａでは、Ｘ方向での引張応力膜２０５とドレイン電極１１１ｄとの間の距離が５０ｎｍである。図８Ａ及び図８Ｂには、半導体積層構造１０２、９０２の表面に平行でＸ方向に直交するＹ方向における、電子濃度が１０１６ｃｍ−３、１０１７ｃｍ−３、１０１８ｃｍ−３、１０１９ｃｍ−３となる半導体積層構造１０２、９０２の表面からの深さの分布を示してある。
【００３７】
図８Ａと図８Ｂとを比較するとわかるように、参考例では、ドレイン電極９１１ｄの近傍の広い領域で電子の濃度が低下しているが、第２の実施形態では、電子の濃度が低下する領域が狭くなっている。このことは、第２の実施形態によれば、高濃度の電子を確保できることを示す。
【００３８】
引張応力膜２０５からドレイン電極１１１ｄに応力が作用しなければ、Ｘ方向での引張応力膜１０５とドレイン電極１１１ｄとの間の距離は限定されない。
【００３９】
図９Ａに示すように、引張応力膜２０５と半導体積層構造１０２との間に保護膜１０４が形成されていてもよく、圧縮応力膜１０６と半導体積層構造１０２との間に保護膜１０４が形成されていてもよい。保護膜１０４は、Ｘ方向でドレイン電極１１１ｄに接するように形成されていてもよい。
【００４０】
また、第１の実施形態の変形例のように（図５参照）、ゲート電極１１２ｇが保護膜１０４上に形成されていてもよい。この構成では、保護膜１０４の一部をゲート絶縁膜として用いることができる。図９Ｂに示すように、引張応力膜２０５の一部がゲート絶縁膜として用いられてもよく、図９Ｃに示すように、圧縮応力膜１０６の一部がゲート絶縁膜として用いられてもよい。
【００４１】
圧縮応力膜１０６が設けられていない場合でも、引張応力膜２０５が設けられていれば、高濃度の電子をドレイン電極１１１ｄの近傍に確保しながら、ドレイン耐圧の向上という効果は得ることができる。この場合、ゲート電極１１２ｇとソース電極１１１ｓとの間に保護膜１０４が設けられていなくてもよい。
【００４２】
（第３の実施形態）
第３の実施形態は、ＨＥＭＴを含む化合物半導体装置に関する。図１０は、第３の実施形態に係る化合物半導体装置のレイアウトを示す図である。図１１は、第３の実施形態に係る化合物半導体装置の構造を示す断面図である。図１１は、図１０中のＩ−Ｉ線に沿った断面図に相当する。
【００４３】
第３の実施形態に係る化合物半導体装置３００は、図１０〜図１１に示すように、引張応力膜１０５の具体例として、引張応力を備えた酸化マグネシウム（ＭｇＯ）膜３０５を有し、圧縮応力膜１０６の具体例として、圧縮応力を備えた酸化マグネシウム膜３０６を有する。また、保護膜１０４が形成されていない。他の構成は第１の実施形態と同様である。酸化マグネシウム膜３０５は第１の絶縁膜の一例であり、酸化マグネシウム膜３０６は第２の絶縁膜の一例である。
【００４４】
参考例のように窒化ケイ素膜９０５が用いられた場合、電子供給層９０２ｅのＡｌ組成が高いときには、窒化ケイ素膜９０５の電子障壁が不十分となり得る。これに対し、本実施形態では、酸化マグネシウム膜３０５が用いられているため、電子供給層１０２ｅにＡｌＮ等のＡｌ組成ｘが高い材料が用いられたとしても、十分な電子障壁が得られる。
【００４５】
そのため、酸化マグネシウム膜３０５は窒化ケイ素膜９０５よりも電子トラップへの、ホットエレクトロンの絶縁膜への注入を抑制し、電流コラプスを低減することもできる。
【００４６】
詳細は後述するが、酸化マグネシウム膜の内部応力はアニール温度等により制御することができる。
【００４７】
第３の実施形態に保護膜１０４が含まれていることが好ましい。また、第２の実施形態のように、酸化マグネシウム膜３０５がＸ方向でドレイン電極１１１ｄから離間するように形成されていることが好ましい。
【００４８】
酸化マグネシウム膜３０５が設けられていない場合でも、酸化マグネシウム膜３０６が設けられていれば、電流密度の向上及び抵抗損失の低減による効率の向上という効果は得ることができる。また、酸化マグネシウム膜３０６が設けられていない場合でも、酸化マグネシウム膜３０５が設けられていれば、ドレイン耐圧の向上という効果は得ることができる。
【００４９】
（第４の実施形態）
第４の実施形態は、ＨＥＭＴを含む化合物半導体装置の製造方法に関する。図１２Ａ〜図１２Ｍは、第４の実施形態に係る化合物半導体装置の製造方法を示す断面図である。図１２Ａ〜図１２Ｍは、Ｙ方向に垂直な断面を示す。
【００５０】
先ず、図１２Ａに示すように、例えば半絶縁性のＳｉＣ基板等の基板１上に、例えば有機金属気相成長（metal  organic  vapor  phase  epitaxy：ＭＯＶＰＥ）法により、核形成層２ａ、バッファ層２ｂ、電子走行層２ｃ、中間層２ｄ、電子供給層（障壁層）２ｅ及びキャップ層２ｆをエピタキシャル成長させる。核形成層２ａ、バッファ層２ｂ、電子走行層２ｃ、中間層２ｄ、電子供給層２ｅ及びキャップ層２ｆが半導体積層構造２に含まれる。
【００５１】
核形成層２ａとしては、例えばＡｌＮ層を形成する。バッファ層２ｂとしては、例えばＡｌＧａＮ層を形成する。電子走行層２ｃとしては、例えば不純物の意図的なドーピングが行われていないＧａＮ層（ｉ−ＧａＮ層）を形成する。中間層２ｄとしては、例えばＡｌＮ層を形成する。電子供給層２ｅとしては、例えばＡｌＧａＮ層を形成する。キャップ層２ｆとしては、例えばＧａＮ層を形成する。
【００５２】
半導体積層構造２の形成に際しては、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ３）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。なお、電子走行層２ｃと電子供給層２ｅとの間の中間層２ｄは必要に応じて形成することができる。また、キャップ層２ｆも必要に応じて形成することができる。
【００５３】
次いで、図１２Ｂに示すように、半導体積層構造２に素子領域を画定する素子分離領域３を形成する。素子分離領域３の形成では、例えば、素子分離領域３を形成する予定の領域を露出するフォトレジストのパターンを半導体積層構造２上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。素子分離領域３は、基板１に入り込むように形成してもよい。
【００５４】
その後、図１２Ｃに示すように、ソース電極を形成する予定の領域に開口部５１ｓを有し、ドレイン電極を形成する予定の領域に開口部５１ｄを有するレジストパターン５１を半導体積層構造２上に形成する。続いて、レジストパターン５１をマスクとして用い、半導体積層構造２のドライエッチングを行うことにより、半導体積層構造２に、開口部５１ｓに倣うリセス７ｓ及び開口部５１ｄに倣うリセス７ｄを形成する。半導体積層構造２のドライエッチングでは、例えば不活性ガス及びＣｌ２ガス等の塩素系ガスをエッチングガスとして用いる。半導体積層構造２のドライエッチングでは、例えば、キャップ層２ｆをエッチングする。なお、リセス７ｓ及び７ｄの深さに関し、キャップ層２ｆの一部を残してもよく、電子供給層２ｅの一部を除去してもよい。つまり、リセス７ｓ及び７ｄの深さはキャップ層２ｆの厚さと一致している必要はない。例えば、リセス７ｓ及び７ｄの深さはキャップ層２ｆと電子供給層２ｅの合計膜厚の２倍以内とする。
【００５５】
次いで、図１２Ｄに示すように、加温した有機溶剤を用いてレジストパターン５１を除去する。その後、ソース電極を形成する予定の領域に開口部５２ｓを有し、ドレイン電極を形成する予定の領域に開口部５２ｄを有するレジストパターン５２を半導体積層構造２上に形成する。続いて、リセス７ｓの内側と、リセス７ｄの内側とに金属膜１１を形成する。金属膜１１の形成に当たっては、例えば、高真空蒸着法によりＴｉ層を形成し、その上に高真空蒸着法によりＡｌ層を形成する。例えば、Ｔｉ層の厚さは１０ｎｍ〜３０ｎｍとし、Ａｌ層の厚さは１００ｎｍ〜３００ｎｍとする。金属膜１１はレジストパターン５４上にも形成される。
【００５６】
続いて、図１２Ｅに示すように、レジストパターン５２を、その上の金属膜１１と共に除去する。この結果、リセス７ｓの内側にソース電極１１ｓが形成され、リセス７ｄの内側にドレイン電極１１ｄが形成される。このように、ソース電極１１ｓ及びドレイン電極１１ｄの形成では、例えば蒸着及びリフトオフの技術を用いることができる。その後、５５０℃〜６５０℃での熱処理（合金化処理）を行うことにより、ソース電極１１ｓ及びドレイン電極１１ｄと半導体積層構造２の表面との間をオーミックコンタクトさせる。
【００５７】
次いで、図１２Ｆに示すように、半導体積層構造２、ソース電極１１ｓ及びドレイン電極１１ｄ上に保護膜４を形成する。保護膜４としては、例えば、厚さが１０ｎｍ〜３０ｎｍの窒化ケイ素（ＳｉＮ）膜を形成する。保護膜４は、例えば、ＳｉＨ４及びＮＨ３を原料ガスとして用いるプラズマ化学気相成長（chemical  vapor  deposition：ＣＶＤ）法により形成することができる。
【００５８】
その後、図１２Ｇに示すように、ドレイン電極１１ｄの上方からゲート電極を形成する予定の領域のドレイン電極１１ｄ側の端部にかけて開口部５３ａを有するレジストパターン５３を保護膜４上に形成する。続いて、開口部５３ａの内側にて保護膜４上に酸化マグネシウム膜５ａをスパッタリング法により形成する。酸化マグネシウム膜５ａの厚さは、例えば、厚さ５０ｎｍ〜２００ｎｍとする。酸化マグネシウム膜５ａは、レジストパターン５３上にも形成される。
【００５９】
続いて、図１２Ｈに示すように、レジストパターン５３を、その上の酸化マグネシウム膜５ａと共に除去する。すなわち、リフトオフ法により保護膜４に直接接していない酸化マグネシウム膜５ａを除去する。その後、酸化マグネシウム膜５ａを加熱することでその内部に引張応力を発生させ、引張応力膜５を形成する。加熱では、例えば５５０℃〜７００℃の温度に３０秒間〜２分間保持する。
【００６０】
次いで、図１２Ｉに示すように、ソース電極１１ｓの上方からゲート電極を形成する予定の領域のソース電極１１ｓ側の端部にかけて開口部５４ｂを有するレジストパターン５４を保護膜４及び引張応力膜５上に形成する。その後、開口部５４ｂの内側にて保護膜４上に圧縮応力膜６を形成する。圧縮応力膜６の形成では、例えば、厚さ５０ｎｍ〜２００ｎｍの酸化マグネシウム膜をスパッタリング法により形成する。圧縮応力膜６はレジストパターン５４上にも形成される。
【００６１】
ここで、酸化マグネシウム膜の内部応力について説明する。図１３は、酸化マグネシウム膜の熱処理温度と内部応力との関係を示す図である。図１３に示すように、形成された酸化マグネシウム膜の内部応力は圧縮応力であるが、４００℃以上で熱処理することにより、内部応力を引張応力に変化させることができる。
【００６２】
圧縮応力膜６の形成後、図１２Ｊに示すように、レジストパターン５４を、その上の圧縮応力膜６と共に除去する。
【００６３】
次いで、図１２Ｋに示すように、ゲート電極を形成する予定の領域に開口部５５ｇを有するレジストパターン５５を保護膜４、引張応力膜５及び圧縮応力膜６上に形成する。同時に、ゲート電極を形成する予定の領域に開口部５６ｇを有するレジストパターン５６をレジストパターン５５上に形成する。レジストパターン５５及び５６の形成では、先ず、２層のレジスト層を形成し、上方のレジスト層に開口部５６ｇを形成してレジストパターン５６を形成する。次いで、レジストパターン５６をマスクとして下方のレジスト層に開口部５５ｇを形成することにより、Ｘ方向の寸法が０．３μｍ〜０．７μｍのセットバック構造を備えたレジストパターン５５を形成する。レジストパターン５５の材料としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を用いることができ、レジストパターン５６の材料としては、例えば日本ゼオン社製のＺＥＰ５２０を用いることができる。これらのレジスト材料はスピンコート法により塗布することができ、塗布後にプリベークを行う。開口部５６ｇを形成する際の露光では、例えばＸ方向に１．０μｍ〜１．５μｍの長さで電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＥＰ−ＳＤを用いることができる。開口部５５ｇの形成では、現像液として、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いることができる。このようにして、庇構造（セットバック構造）のレジストパターンが得られる。
【００６４】
その後、図１２Ｌに示すように、開口部５５ｇ及び５６ｇの内側にて、引張応力膜５及び圧縮応力膜６上に、引張応力膜５と圧縮応力膜６との隙間を通じて保護膜４に接触する金属膜１２を形成する。金属膜１２の形成に当たっては、例えば、高真空蒸着法によりＮｉ層を形成し、その上に高真空蒸着法によりＡｕ層を形成する。例えば、Ｎｉ層の厚さは１０ｎｍ〜３０ｎｍとし、Ａｕ層の厚さは２００ｎｍ〜４００ｎｍとする。金属膜１２はレジストパターン５６上にも形成される。
【００６５】
続いて、図１２Ｍに示すように、レジストパターン５６及び５５を、その上の金属膜１２と共に除去する。この結果、保護膜４、引張応力膜５及び圧縮応力膜６上にゲート電極１２ｇが形成される。このように、ゲート電極１２ｇの形成では、例えば蒸着及びリフトオフの技術を用いることができる。
【００６６】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００６７】
なお、保護膜４の形成を省略してもよい。引張応力膜５として、引張応力を備えた窒化シリコン膜を形成してもよく、圧縮応力膜６として、圧縮応力を備えた窒化シリコン膜を形成してもよい。保護膜４にゲート電極用の開口部を形成し、ゲート電極１１２ｇを半導体積層構造１０２にショットキーコンタクトさせてもよい。
【００６８】
（第４の実施形態の変形例）
第４の実施形態の変形例は、ゲート電極１２ｇの形成方法の点で第４の実施形態と相違する。図１４Ａ〜図１４Ｃは、第４の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図である。
【００６９】
この変形例では、先ず、図１４Ａに示すように、第４の実施形態と同様にして、圧縮応力膜６の形成及びレジストパターン５４の除去までの処理を行う。次いで、ゲート電極を形成する予定の領域に開口部６５ｇを有するレジストパターン６５を保護膜４、引張応力膜５及び圧縮応力膜６上に形成する。同時に、ゲート電極を形成する予定の領域に開口部６６ｇを有するレジストパターン６６をレジストパターン６５上に形成し、ゲート電極を形成する予定の領域に開口部６７ｇを有するレジストパターン６７をレジストパターン６６上に形成する。レジストパターン６５〜６７の形成では、先ず、３層のレジスト層を形成し、上方のレジスト層に開口部６７ｇを形成してレジストパターン６７を形成する。次いで、レジストパターン６７をマスクとして中間のレジスト層に開口部６６ｇを形成することにより、Ｘ方向の寸法が０．３μｍ〜０．７μｍのセットバック構造を備えたレジストパターン６６を形成する。その後、下方のレジスト層に開口部６５ｇを形成してレジストパターン６５を形成する。レジストパターン６５の材料としては、例えばポリメチルメタクリレート（ＰＭＭＡ）（例えば、米国マイクロケム社製）を用いることができる。レジストパターン６６の材料としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を用いることができる。レジストパターン６７の材料としては、例えば日本ゼオン社製のＺＥＰ５２０を用いることができる。これらのレジスト材料はスピンコート法により塗布することができ、塗布後にプリベークを行う。開口部６７ｇを形成する際の露光では、例えばＸ方向に１．０μｍ〜１．５μｍの長さで電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＥＰ−ＳＤを用いることができる。開口部６６ｇの形成では、現像液として、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いることができる。開口部６５ｇを形成する際の露光では、例えばＸ方向に０．３μｍ〜０．５μｍの長さで電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＭＤ−Ｂを用いることができる。
【００７０】
その後、図１４Ｂに示すように、開口部６６ｇ及び６７ｇの内側にて、レジストパターン６５上に、開口部６５ｇ及び引張応力膜５と圧縮応力膜６との隙間を通じて保護膜４に接触する金属膜１２を形成する。金属膜１２はレジストパターン６７上にも形成される。
【００７１】
続いて、図１４Ｃに示すように、レジストパターン６７、６６及び６５を、その上の金属膜１２と共に除去する。この結果、引張応力膜５と圧縮応力膜６との隙間を通じて保護膜４に接触するゲート電極１２ｇが形成される。このように、ゲート電極１２ｇの形成では、例えば蒸着及びリフトオフの技術を用いることができる。この変形例によれば、断面形状がＴ字型のゲート電極１２ｇが形成される。
【００７２】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００７３】
（第５の実施形態）
第５の実施形態は、ＨＥＭＴを含む化合物半導体装置の製造方法に関する。図１５Ａ〜図１５Ｇは、第５の実施形態に係る化合物半導体装置の製造方法を示す断面図である。図１５Ａ〜図１５Ｇは、Ｙ方向に垂直な断面を示す。
【００７４】
先ず、図１５Ａに示すように、第４の実施形態と同様にして、保護膜４の形成までの処理を行う。次いで、ドレイン電極１１ｄよりもゲート電極１２ｇ側の位置からゲート電極を形成する予定の領域のドレイン電極１１ｄ側の端部にかけて開口部７３ａを有するレジストパターン７３を保護膜４上に形成する。例えば、Ｘ方向で、開口部７３ａのドレイン電極１１ｄ側の端部は、ドレイン電極１１ｄのゲート電極１２ｇ側の端部から１０ｎｍ〜５０ｎｍ離間している。その後、開口部７３ａの内側にて保護膜４上に酸化マグネシウム膜５ａをスパッタリング法により形成する。酸化マグネシウム膜５ａの厚さは、例えば、厚さ５０ｎｍ〜２００ｎｍとする。酸化マグネシウム膜５ａは、レジストパターン７３上にも形成される。
【００７５】
続いて、図１５Ｂに示すように、レジストパターン７３を、その上の酸化マグネシウム膜５ａと共に除去する。すなわち、リフトオフ法により保護膜４に直接接していない酸化マグネシウム膜５ａを除去する。その後、酸化マグネシウム膜５ａを加熱することでその内部に引張応力を発生させ、引張応力膜５を形成する。加熱では、例えば５５０℃〜７００℃の温度に３０秒間〜２分間保持する。
【００７６】
次いで、図１５Ｃに示すように、第４の実施形態と同様にして、レジストパターン５４を形成し、圧縮応力膜６を形成する。圧縮応力膜６の形成では、例えば、厚さ５０ｎｍ〜２００ｎｍの酸化マグネシウム膜をスパッタリング法により形成する。圧縮応力膜６はレジストパターン５４上にも形成される。
【００７７】
圧縮応力膜６の形成後、図１５Ｄに示すように、レジストパターン５４を、その上の圧縮応力膜６と共に除去する。
【００７８】
次いで、図１５Ｅに示すように、第４の実施形態と同様にして、レジストパターン５５及び５６を形成する。
【００７９】
その後、図１５Ｆに示すように、第４の実施形態と同様にして、金属膜１２を形成する。
【００８０】
続いて、図１５Ｇに示すように、レジストパターン５６及び５５を、その上の金属膜１２と共に除去する。この結果、保護膜４、引張応力膜５及び圧縮応力膜６上にゲート電極１２ｇが形成される。このように、ゲート電極１２ｇの形成では、例えば蒸着及びリフトオフの技術を用いることができる。
【００８１】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００８２】
なお、保護膜４の形成を省略してもよい。引張応力膜５として、引張応力を備えた窒化シリコン膜を形成してもよく、圧縮応力膜６として、圧縮応力を備えた窒化シリコン膜を形成してもよい。保護膜４にゲート電極用の開口部を形成し、ゲート電極１１２ｇを半導体積層構造１０２にショットキーコンタクトさせてもよい。
【００８３】
（第５の実施形態の変形例）
第５の実施形態の変形例は、ゲート電極１２ｇの形成方法の点で第５の実施形態と相違する。図１６Ａ〜図１６Ｃは、第５の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図である。
【００８４】
この変形例では、先ず、図１６Ａに示すように、第５の実施形態と同様にして、圧縮応力膜６の形成及びレジストパターン５４の除去までの処理を行う。次いで、第４の実施形態の変形例と同様にして、レジストパターン６５、６６及び６７を形成する。
【００８５】
その後、図１６Ｂに示すように、第４の実施形態の変形例と同様にして、金属膜１２を形成する。
【００８６】
続いて、図１６Ｃに示すように、レジストパターン６７、６６及び６５を、その上の金属膜１２と共に除去する。この結果、引張応力膜５と圧縮応力膜６との隙間を通じて保護膜４に接触するゲート電極１２ｇが形成される。このように、ゲート電極１２ｇの形成では、例えば蒸着及びリフトオフの技術を用いることができる。この変形例によれば、断面形状がＴ字型のゲート電極１２ｇが形成される。
【００８７】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００８８】
図１７Ａ及び図１７Ｂに、第４の実施形態に倣った製造した化合物半導体装置の３端子特性を示す。図１７Ａには、ドレイン電圧が０Ｖ〜２０Ｖの場合に、ゲート電圧Ｖｇを−２Ｖ、−１Ｖ、０Ｖ、＋１Ｖ、＋２Ｖとしたときのドレイン電圧とドレイン電流との関係を示す。図１７Ｂには、ドレイン電圧が０Ｖ〜２００Ｖの場合に、ゲート電圧Ｖｇを−５Ｖとしたときのドレイン電圧とドレイン電流との関係を示す。図１７Ａ及び図１７Ｂには、引張応力膜５及び圧縮応力膜６の形成を省略した参考例の３端子特性も示す。
【００８９】
図１７Ａ及び図１７Ｂに示すように、第４の実施形態に倣った製造した化合物半導体装置によれば、オン抵抗を低減することができ、ドレイン電流を増大させ、ドレイン耐圧を向上することができる。このことは、この化合物半導体装置を適用した増幅器の高出力化及び高効率化を実現できることを示している。
【００９０】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１８は、第６の実施形態に係るディスクリートパッケージを示す図である。
【００９１】
第６の実施形態では、図１８に示すように、第１〜第３の実施形態のいずれかと同様の構造を備えた化合物半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１２ｇに接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び化合物半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。
【００９２】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、化合物半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００９３】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＨＥＭＴを備えたＰＦＣ（Power  Factor  Correction）回路に関する。図１９は、第７の実施形態に係るＰＦＣ回路を示す結線図である。
【００９４】
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第３の実施形態のいずれかと同様の構造を備えた化合物半導体装置が用いられている。
【００９５】
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
【００９６】
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図２０は、第８の実施形態に係る電源装置を示す結線図である。
【００９７】
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
【００９８】
一次側回路１２６１には、第７の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
【００９９】
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
【０１００】
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第３の実施形態のいずれかと同様の構造を備えた化合物半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【０１０１】
（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、ＨＥＭＴを備えた増幅器に関する。図２１は、第９の実施形態に係る増幅器を示す結線図である。
【０１０２】
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
【０１０３】
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第３の実施形態のいずれかと同様の構造を備えた化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
【０１０４】
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、引張応力を備えた第１の絶縁膜と、
前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に形成され、圧縮応力を備えた第２の絶縁膜と、
前記第１の絶縁膜と前記半導体積層構造との間及び前記第２の絶縁膜と前記半導体積層構造との間に形成された保護膜と、
を有することを特徴とする化合物半導体装置。
（付記２）
前記第１の絶縁膜は、前記ドレイン電極から離間していることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記保護膜の内部応力の絶対値は３００ＭＰａ以下であることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記保護膜の一部が前記ゲート電極と前記半導体積層構造との間にも設けられていることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
（付記５）
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、引張応力を備えた第１の絶縁膜と、
前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に形成され、圧縮応力を備えた第２の絶縁膜と、
を有し、
前記第１の絶縁膜は、前記ドレイン電極から離間していることを特徴とする化合物半導体装置。
（付記６）
前記第１の絶縁膜は、引張応力を備えた酸化マグネシウム膜であることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
（付記７）
前記第２の絶縁膜は、圧縮応力を備えた酸化マグネシウム膜であることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
（付記８）
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、引張応力を備えた酸化マグネシウムの第１の絶縁膜と、
前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に形成され、圧縮応力を備えた酸化マグネシウムの第２の絶縁膜と、
を有することを特徴とする化合物半導体装置。
（付記９）
前記第１の絶縁膜と前記半導体積層構造との間及び前記第２の絶縁膜と前記半導体積層構造との間に形成された保護膜を有することを特徴とする付記８に記載の化合物半導体装置。
（付記１０）
前記第１の絶縁膜は、前記ドレイン電極から離間していることを特徴とする付記８又は９に記載の化合物半導体装置。
（付記１１）
前記電子供給層は金属窒化物を含み、
前記金属窒化物中の金属原子のうち３２％以上がＡｌであることを特徴とする付記１乃至１０のいずれか１項に記載の化合物半導体装置。
（付記１２）
前記金属窒化物中の金属原子のうち５０％以上がＡｌであることを特徴とする付記１１に記載の化合物半導体装置。
（付記１３）
前記電子供給層の厚さは１０ｎｍ以下であることを特徴とする付記１１又は１２に記載の化合物半導体装置。
（付記１４）
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造を形成する工程と、
前記半導体積層構造の上方に、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極を形成する工程と、
前記ゲート電極と前記ドレイン電極との間及び前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に保護膜を形成する工程と、
前記ゲート電極と前記ドレイン電極との間で前記保護膜上に、引張応力を備えた第１の絶縁膜を形成する工程と、
前記ゲート電極と前記ソース電極との間で前記保護膜上に、圧縮応力を備えた第２の絶縁膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１５）
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造を形成する工程と、
前記半導体積層構造の上方に、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極を形成する工程と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に、引張応力を備え、前記ドレイン電極から離間する第１の絶縁膜を形成する工程と、
前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に、圧縮応力を備えた第２の絶縁膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１６）
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造を形成する工程と、
前記半導体積層構造の上方に、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極を形成する工程と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に、引張応力を備えた酸化マグネシウムの第１の絶縁膜を形成する工程と、
前記ゲート電極と前記ソース電極との間で前記半導体積層構造上に、圧縮応力を備えた酸化マグネシウムの第２の絶縁膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１７）
付記１乃至１３のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
【符号の説明】
【０１０５】
１、１０１：基板
２、１０２：半導体積層構造
２ｃ、１０２ｃ：電子走行層
２ｅ、１０２ｅ：電子供給層
４、１０４：保護膜
５、１０５、２０５：引張応力膜
６、１０６：圧縮応力膜
１１ｓ、１１１ｓ：ソース電極
１１ｄ、１１１ｄ：ドレイン電極
１２ｇ、１１２ｇ：ゲート電極
１００、２００、３００：化合物半導体装置
３０５、３０６：酸化マグネシウム膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【図１２Ｈ】
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【図１２Ｉ】
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【図１２Ｊ】
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【図１２Ｋ】
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【図１２Ｌ】
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【図１２Ｍ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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【図１５Ｇ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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