(57)【要約】【課題】設計の自由度を高めることができる半導体装置の設計方法。【解決手段】一実施の形態に係る半導体装置の設計方法では、ハードマクロは、遅延調整回路を配置するための遅延調整領域を有している。ネットリスト及びレイアウトデータによって定義されるハードマクロに、遅延調整回路をハードマクロ外の論理回路ブロックに接続するための配線が設けられていない。ハードマクロと論理回路ブロックとを配線する工程において、配線を設け、遅延調整回路を論理回路ブロックに接続する。【選択図】図２
2020161755.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータを用いて半導体装置を設計する半導体装置の設計方法であって、
ネットリスト及びレイアウトデータに基づいて、半導体チップ上にハードマクロを配置する工程と、
半導体チップ上において、前記ハードマクロと、前記ハードマクロ外の論理回路ブロックと、を配線する工程と、を備え、
前記ハードマクロは、遅延調整回路を配置するための遅延調整領域を有し、
前記ネットリスト及び前記レイアウトデータによって定義される前記ハードマクロに、前記遅延調整回路を前記論理回路ブロックに接続するための配線が設けられておらず、
配線する工程において、前記配線を設け、前記遅延調整回路を前記論理回路ブロックに接続する、
半導体装置の設計方法。
【請求項２】
前記ネットリスト及び前記レイアウトデータによって定義される前記ハードマクロの前記遅延調整領域内に、前記遅延調整回路は配置されていない、
請求項１に記載の半導体装置の設計方法。
【請求項３】
配置する工程において、前記遅延調整領域に前記遅延調整回路を配置する、
請求項２に記載の半導体装置の設計方法。
【請求項４】
配置する工程において前記遅延調整回路が配置されずに、配線する工程において配線された半導体装置が、タイミング制約を満たさなかった場合、前記遅延調整領域に前記遅延調整回路を配置し、
配線する工程を再び行う際に、前記配線を設け、前記遅延調整回路を前記論理回路ブロックに接続する、
請求項２に記載の半導体装置の設計方法。
【請求項５】
前記ネットリスト及び前記レイアウトデータによって定義される前記ハードマクロの前記遅延調整領域内に、前記遅延調整回路は予め配置されている、
請求項１に記載の半導体装置の設計方法。
【請求項６】
駆動能力の異なる複数の前記遅延調整回路が予め配置されている、
請求項５に記載の半導体装置の設計方法。
【請求項７】
前記半導体装置は、複数の配線層を備え、
前記複数の配線層の少なくとも一つを前記配線のみに使用する、
請求項１に記載の半導体装置の設計方法。
【請求項８】
前記ハードマクロの周縁が、ガードリングによって囲まれている、
請求項１に記載の半導体装置の設計方法。
【請求項９】
前記遅延調整回路が、バッファ回路を含む、
請求項１に記載の半導体装置の設計方法。
【請求項１０】
前記ハードマクロは、前記遅延調整領域を複数有する、
請求項１に記載の半導体装置の設計方法。
【請求項１１】
コンピュータを用いて集積回路を設計する工程と、
設計する工程において設計された集積回路を半導体基板上に形成する工程と、を備え、
設計する工程は、
ネットリスト及びレイアウトデータに基づいて、半導体チップ上にハードマクロを配置する工程と、
半導体チップ上において、前記ハードマクロと、前記ハードマクロ外の論理回路ブロックと、を配線する工程と、を備え、
前記ハードマクロは、遅延調整回路を配置するための遅延調整領域を有し、
配置する工程において、前記ハードマクロ内には、前記遅延調整回路を前記論理回路ブロックに接続するための配線が設けられておらず、
配線する工程において、前記配線を設け、前記遅延調整回路を前記論理回路ブロックに接続する、
半導体装置の製造方法。
【請求項１２】
前記ネットリスト及び前記レイアウトデータによって定義される前記ハードマクロの前記遅延調整領域内に、前記遅延調整回路は配置されていない、
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
配置する工程において、前記遅延調整領域に前記遅延調整回路を配置する、
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
配置する工程において前記遅延調整回路が配置されずに、配線する工程において配線された半導体装置が、タイミング制約を満たさなかった場合、前記遅延調整領域に前記遅延調整回路を配置し、
配線する工程を再び行う際に、前記配線を設け、前記遅延調整回路を前記論理回路ブロックに接続する、
請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記ネットリスト及び前記レイアウトデータによって定義される前記ハードマクロの前記遅延調整領域内に、前記遅延調整回路は予め配置されている、
請求項１１に記載の半導体装置の製造方法。
【請求項１６】
駆動能力の異なる複数の前記遅延調整回路が予め配置されている、
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記半導体装置は、複数の配線層を備え、
前記複数の配線層の少なくとも一つを前記配線のみに使用する、
請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の設計方法及び製造方法に関し、例えばハードマクロを配置する半導体装置の設計方法及び製造方法に関する。
【背景技術】
【０００２】
近年、例えばＳｏＣ（System-on-a-Chip）などの半導体装置を効率的に開発するため、ハードマクロを用いた半導体装置の設計が急増している。特許文献１に開示された半導体装置では、信号の遅延調整及び波形整形のためのバッファ回路が、ハードマクロ内に予め配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−０９３５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明者は、ハードマクロを配置する半導体装置の設計方法に関し、以下の問題点を見出した。
特許文献１に開示された手法では、ハードマクロ内において上述のバッファ回路が予め配線されているため、設計の自由度が低い。
【０００５】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態に係る半導体装置の設計方法では、ハードマクロは、遅延調整回路を配置するための遅延調整領域を有している。ネットリスト及びレイアウトデータによって定義されるハードマクロに、遅延調整回路をハードマクロ外の論理回路ブロックに接続するための配線が設けられていない。ハードマクロと論理回路ブロックとを配線する工程において、配線を設け、遅延調整回路を論理回路ブロックに接続する。
【発明の効果】
【０００７】
前記一実施の形態によれば、設計の自由度を高められる。
【図面の簡単な説明】
【０００８】
【図１】比較例に係る半導体装置の設計方法によって設計された半導体装置の平面配置図である。
【図２】第１の実施の形態に係る半導体装置の設計方法を示すフローチャートである。
【図３】配置工程（ステップＳＴ１）を示す平面配置図である。
【図４】配線工程（ステップＳＴ２）を示す平面配置図である。
【図５】第１の実施の形態に係る半導体装置の設計方法によって設計された他の半導体装置の平面配置図である。
【図６】第１の実施の形態に係る半導体装置の設計方法によって設計された他の半導体装置の平面配置図である。
【図７】第１の実施の形態に係る半導体装置の設計方法によって設計された他の半導体装置の平面配置図である。
【図８】ネットリスト及びレイアウトデータによって定義されるハードマクロＨＭ１の構成を示すイメージ斜視図である。
【図９】図８のイメージ断面図である。
【図１０】配置工程（ステップＳＴ１）におけるハードマクロＨＭ１の構成を示すイメージ斜視図である。
【図１１】図１０のイメージ断面図である。
【図１２】配線工程（ステップＳＴ２）におけるハードマクロＨＭ１の構成を示すイメージ斜視図である。
【図１３】図１２のイメージ断面図である。
【図１４】ハードマクロＨＭ１の変形例を示す平面配置図である。
【図１５】ハードマクロＨＭ１の変形例を示す平面配置図である。
【図１６】第２の実施の形態に係る半導体装置の設計方法を示すフローチャートである。
【発明を実施するための形態】
【０００９】
以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。但し、以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜簡略化されている。
【００１０】
＜事前検討事項＞
まず、図１を参照して、発明者による事前検討事項について説明する。
図１は、比較例に係る半導体装置の設計方法によって設計された半導体装置の平面配置図（レイアウト図）である。比較例に係る半導体装置は、半導体集積回路である。
なお、当然のことながら、図１及び他の図面に示した右手系ｘｙｚ直交座標は、構成要素の位置関係を説明するための便宜的なものであって図面間で共通である。例えば、ｚ軸正向きが鉛直上向き、ｘｙ平面が水平面である。
【００１１】
図１に示すように、比較例に係る半導体装置は、半導体チップＳＣ上に、２つのハードマクロＨＭ１、ＨＭ２、２つの論理回路ブロックＬＣ１、ＬＣ２、及び複数の入出力バッファＩＯＢを備えている。
なお、ハードマクロＨＭ１、ＨＭ２、論理回路ブロックＬＣ１、ＬＣ２、及び複数の入出力バッファＩＯＢの詳細については後述する。
【００１２】
図１に示すように、比較例に係る半導体装置では、信号の遅延調整及び波形整形のためのバッファ回路ＢＦ１１、ＢＦ１２が、ハードマクロＨＭ１内に予め配置されている。さらに、バッファ回路ＢＦ１１に接続された配線Ｗ２１ａ、Ｗ２１ｂ、及びバッファ回路ＢＦ１２に接続された配線Ｗ２２ａ、Ｗ２２ｂが、ハードマクロＨＭ１内に予め配置されている。
【００１３】
ここで、図１に示すように、図面上側右端に位置する入出力バッファＩＯＢに外部から入力された入力信号を、配線Ｗ２１ａ、バッファ回路ＢＦ１１、及び配線Ｗ２１ｂを介して、論理回路ブロックＬＣ１に伝送する。上述の通り、バッファ回路ＢＦ１１及び配線Ｗ２１ａ、Ｗ２１ｂは、ハードマクロＨＭ１内に予め配置されている。そのため、比較例に係る半導体装置では、図１において点線によって示すように、ハードマクロＨＭ１の外周に沿って配線を引き回す必要があり、配線が長くなる。すなわち、比較例に係る半導体装置の設計方法では、設計の自由度が低い。
【００１４】
さらに、図１に示すように、比較例に係る半導体装置では、ハードマクロＨＭ１内に予め配置されたバッファ回路ＢＦ１２が使用されていない。図１に示すように、配置されたバッファ回路ＢＦ１１、ＢＦ１２は、電源とグランドとの間に接続される。そのため、使用しないバッファ回路ＢＦ１２にもリーク電流が発生し、消費電力が増大する。
なお、図１以外の図面では、バッファ回路における電源配線及びグランド配線は省略されている。
【００１５】
（第１の実施の形態）
＜半導体装置の設計方法＞
以下に、図２〜図４を参照して、第１の実施の形態に係る半導体装置の設計方法について説明する。図２は、第１の実施の形態に係る半導体装置の設計方法を示すフローチャートである。図３は、配置工程（ステップＳＴ１）を示す平面配置図である。図４は、配線工程（ステップＳＴ２）を示す平面配置図である。本実施の形態に係る半導体装置の設計方法では、コンピュータを用いて半導体装置を設計する。本実施の形態に係る半導体装置は、例えば半導体集積回路である。
【００１６】
まず、図２、図３に示すように、ネットリスト及びレイアウトデータに基づいて、半導体チップＳＣ上にハードマクロＨＭ１、ＨＭ２を配置する（ステップＳＴ１）。配置工程（ステップＳＴ１）では、例えば、図３に示すように、論理回路ブロックＬＣ１、ＬＣ２、及び複数の入出力バッファＩＯＢも半導体チップＳＣ上に配置する。図３において、半導体チップＳＣの主面はｘｙ平面に平行である。
【００１７】
図２に示すネットリストは、例えばハードウェア記述言語（ＨＤＬ：Hardware Description Language）によって記述されている。レイアウトデータは、例えばＧＤＳＩＩ、Milkyway、ＬＥＦ（Library Exchange Format）等のフォーマットで記述されている。
図３に示すハードマクロＨＭ１、ＨＭ２は、特に限定されないが、例えば、メモリ、アナログ／デジタルコンバータ、デジタル／アナログコンバータ等の機能ブロックである。
【００１８】
ここで、図３に示すように、複数の入出力バッファＩＯＢは、半導体チップＳＣの周縁に沿って並べて配置される。また、ハードマクロＨＭ１、ＨＭ２、及び論理回路ブロックＬＣ１、ＬＣ２は、複数の入出力バッファＩＯＢによって囲まれた領域の内部に適宜配置される。ハードマクロＨＭ１、ＨＭ２と論理回路ブロックＬＣ１、ＬＣ２とのノイズ干渉を抑制するため、ハードマクロＨＭ１、ＨＭ２の周縁にはそれぞれガードリングＧＲ１、ＧＲ２が設けられている。
【００１９】
なお、当然のことながら、ハードマクロ、論理回路ブロック、及び入出力バッファの個数は何ら限定されず、適宜決定される。図３に示したハードマクロＨＭ１、ＨＭ２、及び論理回路ブロックＬＣ１、ＬＣ２の配置位置は一例であって、何ら限定されない。また、ガードリングＧＲ１、ＧＲ２を設けなくてもよい。
【００２０】
ここで、図３に示すように、ハードマクロＨＭ１は、遅延調整回路を配置するための遅延調整領域ＤＡＲを有している。そして、図２、図３に示すように、配置工程（ステップＳＴ１）において、遅延調整領域ＤＡＲに遅延調整回路であるバッファ回路ＢＦ１を配置する。この際、図３に示すように、ハードマクロＨＭ１内には、バッファ回路ＢＦ１を論理回路ブロックＬＣ１に接続するための配線が設けられていない。
【００２１】
なお、配置工程（ステップＳＴ１）では、遅延調整領域ＤＡＲ内の自由な位置に、自由な向きにおいて、バッファ回路ＢＦ１を配置できる。また、ハードマクロＨＭ２も遅延調整領域を有し、ハードマクロＨＭ２の遅延調整領域にも遅延調整回路を配置してもよい。さらに、遅延調整回路は、バッファ回路に限定されず、ＯＲゲート、ＡＮＤゲート、ＮＡＮＤゲートその他の論理回路であってもよい。但し、バッファ回路は論理に影響しないため、遅延調整が容易である。さらに、遅延調整回路を複数段に接続して配置してもよい。
【００２２】
次に、図２に示すように、半導体チップＳＣ上において、ハードマクロＨＭ１、ＨＭ２と、論理回路ブロックＬＣ１、ＬＣ２と、を配線する（ステップＳＴ２）。図４では、当該配線は省略されている。ここで、配線工程（ステップＳＴ２）では、図４に示すように、図面上側右端に位置する入出力バッファＩＯＢとバッファ回路ＢＦ１とを接続する配線Ｗ２ａ、及びバッファ回路ＢＦ１と論理回路ブロックＬＣ１とを接続する配線Ｗ２ｂを設ける。図４に示した半導体装置では、図面上側右端に位置する入出力バッファＩＯＢに外部から入力された入力信号を、配線Ｗ２ａ、バッファ回路ＢＦ１及び配線Ｗ２ｂを介して、論理回路ブロックＬＣ１に伝送する。
【００２３】
最後に、図２に示すように、配置配線された集積回路（半導体装置）がタイミング制約を満たすか否か検証する（ステップＳＴ３）。検証工程（ステップＳＴ３）において、タイミング制約を満たさない場合（ステップＳＴ３ＮＯ）、配置工程（ステップＳＴ１）に戻る。配置工程（ステップＳＴ１）において、例えばバッファ回路ＢＦ１の駆動能力を変更する。さらに、配線工程（ステップＳＴ２）において、配線Ｗ２ａ、Ｗ２ｂの長さや幅を変更してもよい。
【００２４】
他方、タイミング制約を満たす場合（ステップＳＴ３ＹＥＳ）、設計を終了する。換言すると、検証工程（ステップＳＴ３）において、タイミング制約を満たすまで、配置工程（ステップＳＴ１）及び配線工程（ステップＳＴ２）を繰り返す。
設計終了後、設計された集積回路を実物の半導体基板上に形成することによって、半導体装置を製造することができる。
なお、検証工程（ステップＳＴ３）において、タイミング制約を満たさない場合、配置工程（ステップＳＴ１）でなく、配線工程（ステップＳＴ２）に戻ってもよい。
【００２５】
本実施の形態に係る半導体装置の設計方法では、ネットリスト及びレイアウトデータによって定義されるハードマクロＨＭ１内には、バッファ回路ＢＦ１に接続された配線Ｗ２ａ、Ｗ２ｂが設けられていない。つまり、配置工程（ステップＳＴ１）では、配線Ｗ２ａ、Ｗ２ｂは設けられておらず、配線工程（ステップＳＴ２）において、配線Ｗ２ａ、Ｗ２ｂを設ける。
【００２６】
そのため、信号の伝送元及び伝送先の位置に応じて、長さが最短になるように配線Ｗ２ａ、Ｗ２ｂを設けることができる。このように、本実施の形態に係る半導体装置の設計方法では、図１に示した比較例に比べ、設計の自由度を高められ、配線Ｗ２ａ、Ｗ２ｂの長さを短くできる。
また、ネットリスト及びレイアウトデータによって定義されるハードマクロＨＭ１内には、バッファ回路ＢＦ１も設けられておらず、配置工程（ステップＳＴ１）においてバッファ回路ＢＦ１を配置する。そのため、設計の自由度をより高められる。
【００２７】
さらに、本実施の形態に係る半導体装置の設計方法では、ネットリスト及びレイアウトデータによって定義されるハードマクロＨＭ１の遅延調整領域ＤＡＲ内に、バッファ回路ＢＦ１が予め配置されていない。すなわち、配置工程（ステップＳＴ１）において、使用するバッファ回路ＢＦ１のみを遅延調整領域ＤＡＲに配置する。そのため、使用しないバッファ回路によるリーク電流が発生せず、図１に示した比較例に比べ、消費電力を低減できる。
【００２８】
＜第１の実施の形態の変形例＞
ここで、図５〜図７は、第１の実施の形態に係る半導体装置の設計方法によって設計された他の半導体装置の平面配置図である。第１の実施の形態に係る半導体装置の設計方法によって、図５〜図７に示した半導体装置を製造することもできる。
【００２９】
図５に示した半導体装置では、図４に示した半導体装置と比較して、バッファ回路ＢＦ１の向きが反対である。すなわち、図５に示した半導体装置では、論理回路ブロックＬＣ１からの出力信号を、配線Ｗ２ｂ、バッファ回路ＢＦ１及び配線Ｗ２ａを介して、図面上側右端に位置する入出力バッファＩＯＢに伝送し、外部に出力する。
【００３０】
図６に示した半導体装置では、図４に示した半導体装置と比較して、遅延調整領域ＤＡＲ内に、２つの遅延調整回路（バッファ回路ＢＦ１１、ＢＦ１２）が配置されている。図面右側上から２番目に位置する入出力バッファＩＯＢに外部から入力された入力信号を、配線Ｗ２１ａ、バッファ回路ＢＦ１１及び配線Ｗ２１ｂを介して、論理回路ブロックＬＣ２に伝送する。また、図面右側上から３番目に位置する入出力バッファＩＯＢに外部から入力された入力信号を、配線Ｗ２２ａ、バッファ回路ＢＦ１２及び配線Ｗ２２ｂを介して、論理回路ブロックＬＣ２に伝送する。
【００３１】
図４及び図６に示すように、第１の実施の形態に係る半導体装置の設計方法では、信号の伝送元及び伝送先の位置に応じて、長さが最短になるように遅延調整回路に接続する配線を設けることができる。また、図６に示すように、遅延調整領域ＤＡＲ内に、複数の遅延調整回路を配置してもよい。
なお、図６において、バッファ回路ＢＦ１１、ＢＦ１２の向きを反対にしてもよい。
【００３２】
図７に示した半導体装置は、図６に示した半導体装置と比較して、ハードマクロＨＭ３をさらに備えている。ハードマクロＨＭ３の周縁にはガードリングＧＲ３が設けられている。図７に示した半導体装置では、ハードマクロＨＭ３からの出力信号を、配線Ｗ２１ａ、バッファ回路ＢＦ１１及び配線Ｗ２１ｂを介して、論理回路ブロックＬＣ２に伝送する。また、ハードマクロＨＭ３からの出力信号を、配線Ｗ２２ａ、バッファ回路ＢＦ１２及び配線Ｗ２２ｂを介して、論理回路ブロックＬＣ２に伝送する。
なお、図７において、バッファ回路ＢＦ１１、ＢＦ１２の向きを反対にしてもよい。
【００３３】
＜ハードマクロＨＭ１の詳細構成＞
次に、図８〜図１３を参照して、ハードマクロＨＭ１の詳細な構成について説明する。図８は、ネットリスト及びレイアウトデータによって定義されるハードマクロＨＭ１の構成を示すイメージ斜視図である。図９は、図８のイメージ断面図である。図１０は、配置工程（ステップＳＴ１）におけるハードマクロＨＭ１の構成を示すイメージ斜視図である。図１１は、図１０のイメージ断面図である。図１２は、配線工程（ステップＳＴ２）におけるハードマクロＨＭ１の構成を示すイメージ斜視図である。図１３は、図１２のイメージ断面図である。
【００３４】
まず、図８及び図９を参照して、ネットリスト及びレイアウトデータによって定義されるハードマクロＨＭ１の構成について説明する。図８及び図９に示すように、ハードマクロＨＭ１は、半導体チップＳＣを構成する半導体基板ＳＳ上にｎ（ｎは２以上の整数）層の配線層ＷＬ１〜ＷＬｎが設けられた立体構造を有する。すなわち、半導体装置全体も半導体基板ＳＳ上にｎ層の配線層ＷＬ１〜ＷＬｎが設けられた立体構造を有する。
【００３５】
図８、図９に示すように、ハードマクロＨＭ１において、遅延調整領域ＤＡＲ外の半導体基板ＳＳ上には種々の論理回路及びアナログ回路（以下、単に「回路」という）が設けられている。遅延調整領域ＤＡＲ外に設けられる回路は、何ら限定されないが、例として図８には、バッファ回路ＢＦ及びフリップフロップＦＦが描かれている。
他方、遅延調整領域ＤＡＲ内には回路及び配線が設けられていない。
【００３６】
図８において、バッファ回路ＢＦ及びフリップフロップＦＦは、配線Ｗ１によって接続されている。配線Ｗ１は、配線層ＷＬ１、ＷＬ２、ビアＶ１、Ｖ２から構成されている。ビアＶ１は、半導体基板ＳＳと配線層ＷＬ１とを接続する。ビアＶ２は、配線層ＷＬ１と配線層ＷＬ２とを接続する。ここで、図示した例では、遅延調整領域ＤＡＲ外に設けられる回路に接続する配線Ｗ１には、配線層ＷＬ１〜ＷＬ（ｎ−１）が使用され、配線層ＷＬｎは使用されない。
【００３７】
図９に示すように、遅延調整領域ＤＡＲ外の半導体基板ＳＳ上には種々の回路を構成するＮＭＯＳトランジスタＮＭ、ＰＭＯＳトランジスタＰＭが設けられている。ＮＭＯＳトランジスタＮＭは、Ｐ型の半導体基板ＳＳに設けられている。ＰＭＯＳトランジスタＰＭは、Ｎ型ウェルＮＷに設けられている。Ｎ型ウェルＮＷは、半導体基板ＳＳに設けられている。ＮＭＯＳトランジスタＮＭとＰＭＯＳトランジスタＰＭとは、半導体基板ＳＳに設けられた素子分離層ＩＬによって絶縁されている。素子分離層ＩＬは、例えばＳＴＩ（Shallow Trench Isolation）層である。
なお、当然のことながら、半導体基板ＳＳにＮ型の半導体基板を用いてもよい。
【００３８】
図９に示すように、ＮＭＯＳトランジスタＮＭ及びＰＭＯＳトランジスタＰＭのそれぞれは、ソース及びドレインを構成する一対の不純物拡散領域ＩＤＲを備えている。各不純物拡散領域ＩＤＲには、配線Ｗ１が接続されている。上述の通り、配線Ｗ１は、配線層ＷＬ１、ＷＬ２、ビアＶ１、Ｖ２から構成されている。
【００３９】
他方、遅延調整領域ＤＡＲ内の半導体基板ＳＳ上にはトランジスタ及び配線が設けられていない。
なお、図９において、ＮＭＯＳトランジスタＮＭ及びＰＭＯＳトランジスタＰＭのソースに接続された配線Ｗ１はソース配線、ドレインに接続された配線Ｗ１はドレイン配線と呼ばれる。図９において、ＮＭＯＳトランジスタＮＭ及びＰＭＯＳトランジスタＰＭのゲートＧに接続されたゲート配線は省略されている。
【００４０】
次に、図１０及び図１１を参照して、配置工程（ステップＳＴ１）におけるハードマクロＨＭ１の構成について説明する。ここで、図１０及び図１１は、図３に対応している。図１０に示すように、配置工程（ステップＳＴ１）では、遅延調整領域ＤＡＲ内の半導体基板ＳＳ上にバッファ回路ＢＦ１を配置する。
【００４１】
そのため、図１１では、遅延調整領域ＤＡＲ内の半導体基板ＳＳ上に、バッファ回路ＢＦ１を構成するＮＭＯＳトランジスタＮＭ、ＰＭＯＳトランジスタＰＭが配置されている。ＮＭＯＳトランジスタＮＭ及びＰＭＯＳトランジスタＰＭの構成は上述の通りである。
【００４２】
他方、図１０示すように、配置工程（ステップＳＴ１）では、遅延調整領域ＤＡＲ内に配置したバッファ回路ＢＦ１に接続する配線は設けない。そのため、図１１では、ＮＭＯＳトランジスタＮＭ及びＰＭＯＳトランジスタＰＭにも配線が設けられていない。
【００４３】
次に、図１２及び図１３を参照して、配線工程（ステップＳＴ２）におけるハードマクロＨＭ１の構成について説明する。ここで、図１２及び図１３は、図４に対応している。図１２に示すように、配線工程（ステップＳＴ２）では、遅延調整領域ＤＡＲ内のバッファ回路ＢＦ１に接続する配線Ｗ２（図４における配線Ｗ２ａ、Ｗ２ｂ）を設ける。
【００４４】
図１３に示すように、配線Ｗ２は、配線層ＷＬ１〜ＷＬｎ、ビアＶ１〜Ｖｎから構成されている。ビアＶｎは、配線層ＷＬ（ｎ−１）と配線層ＷＬｎとを接続する。ここで、図示した例では、遅延調整領域ＤＡＲ外に設けられる回路に接続する配線Ｗ１には、配線層ＷＬ１〜ＷＬ（ｎ−１）が使用され、配線層ＷＬｎは使用されない。
【００４５】
従って、遅延調整領域ＤＡＲ内に配置されたバッファ回路ＢＦ１に接続する配線Ｗ２のために、配線層ＷＬｎを自由に使用することができる。その結果、上述の通り、信号の伝送元及び伝送先の位置に応じて、長さが最短になるように配線Ｗ２を設けることができる。
【００４６】
なお、バッファ回路ＢＦ１に接続する配線Ｗ２のために自由に使用できる配線層は最上層に限定されない。すなわち、配線層ＷＬｎに代えて、配線層ＷＬ１〜ＷＬ（ｎ−１）のいずれかを使用してもよい。また、バッファ回路ＢＦ１に接続する配線Ｗ２のために自由に使用できる配線層が２層以上であってもよい。
【００４７】
また、遅延調整回路（バッファ回路ＢＦ１）は、ネットリスト及びレイアウトデータによって定義されるハードマクロＨＭ１の遅延調整領域ＤＡＲ内に、予め配置されていてもよい。すなわち、ネットリスト及びレイアウトデータによって定義されるハードマクロＨＭ１が、図３、図１０及び図１１に示した状態であってもよい。その場合、図６に示すように、複数の遅延調整回路を予め配置してもよく、それらの駆動能力が異なっていてもよい。
【００４８】
＜ハードマクロＨＭ１の変形例＞
ここで、図１４及び図１５は、ハードマクロＨＭ１の変形例を示す平面配置図である。図１４に示すように、遅延調整領域ＤＡＲは、ハードマクロＨＭ１の中央部でなく、ハードマクロＨＭ１の端部に位置していてもよい。また、図１５に示すハードマクロＨＭ１は、２つの遅延調整領域ＤＡＲ１、ＤＡＲ２を備えている。このように、１つのハードマクロに複数の遅延調整領域を設けてもよい。設計の自由度をより高めることができる。
【００４９】
さらに、図示しないが、遅延調整領域ＤＡＲは、矩形状である必要はない。例えば、ハードマクロＨＭ１内に必要な回路を配置した後の余剰領域を、遅延調整領域ＤＡＲとして活用できる。そのため、遅延調整領域ＤＡＲは、種々の形状を有し得る。
【００５０】
（第２の実施の形態）
以下に、図１６を参照して、第２の実施の形態に係る半導体装置の設計方法について説明する。図１６は、第２の実施の形態に係る半導体装置の設計方法を示すフローチャートである。配線工程（ステップＳＴ２）及び検証工程（ステップＳＴ３）は、図２に示した第１の実施の形態に係る半導体装置の設計方法と同様である。第２の実施の形態では、図２に示した配置工程（ステップＳＴ１）に代えて、ハードマクロ配置工程（ステップＳＴ１ａ）及びバッファ回路配置工程（ステップＳＴ１ｂ）を備えている。
【００５１】
まず、図１６に示すように、ネットリスト及びレイアウトデータに基づいて、半導体チップＳＣの主面上にハードマクロＨＭ１、ＨＭ２を配置する（ステップＳＴ１ａ）。ここで、ハードマクロ配置工程（ステップＳＴ１ａ）では、遅延調整領域ＤＡＲに遅延調整回路であるバッファ回路ＢＦ１を配置しない。
なお、図１６においては、図２に示したネットリスト及びレイアウトデータは省略されている。
【００５２】
そして、配線工程（ステップＳＴ２）の後、検証工程（ステップＳＴ３）において、タイミング制約を満たさない場合（ステップＳＴ３ＮＯ）、遅延調整領域ＤＡＲに遅延調整回路であるバッファ回路ＢＦ１を配置する（ステップＳＴ１ｂ）。他方、タイミング制約を満たす場合（ステップＳＴ３ＹＥＳ）、設計を終了する。換言すると、検証工程（ステップＳＴ３）において、タイミング制約を満たすまで、バッファ回路配置工程（ステップＳＴ１ｂ）及び配線工程（ステップＳＴ２）を繰り返す。
【００５３】
第２の実施の形態に係る半導体装置の設計方法では、ハードマクロＨＭ１、ＨＭ２を配置する際には、バッファ回路ＢＦ１を配置しない。そして、タイミング制約を満たさない場合（ステップＳＴ３ＮＯ）にのみ、バッファ回路ＢＦ１を配置する。そのため、より低消費電力の半導体装置を設計することができる。
【００５４】
なお、図１６の例では、ハードマクロ配置工程（ステップＳＴ１ａ）及び配線工程（ステップＳＴ２）を１回行って、タイミング制約を満たさない場合、直ちにバッファ回路配置工程（ステップＳＴ１ｂ）を行う。しかしながら、ハードマクロ配置工程（ステップＳＴ１ａ）及び配線工程（ステップＳＴ２）を何度か行っても、タイミング制約を満たさない場合に、初めてバッファ回路配置工程（ステップＳＴ１ｂ）を行ってもよい。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００５６】
ＢＦ、ＢＦ１１、ＢＦ１２  バッファ回路
ＤＡＲ  遅延調整領域
ＦＦ  フリップフロップ
Ｇ  ゲート
ＧＲ１、ＧＲ２、ＧＲ３  ガードリング
ＨＭ１、ＨＭ２、ＨＭ３  ハードマクロ
ＩＤＲ  不純物拡散領域
ＩＬ  素子分離層
ＩＯＢ  入出力バッファ
ＬＣ１、ＬＣ２  論理回路ブロック
ＮＭ  ＮＭＯＳトランジスタ
ＮＷ  Ｎ型ウェル
ＰＭ  ＰＭＯＳトランジスタ
ＳＣ  半導体チップ
ＳＳ  半導体基板
Ｖ１〜Ｖｎ  ビア
Ｗ１、Ｗ２、Ｗ２ａ、Ｗ２ｂ、Ｗ２１ａ、Ｗ２１ｂ、Ｗ２２ａ、Ｗ２２ｂ  配線
ＷＬ１〜ＷＬｎ  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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