(57)【要約】【課題】  リセット動作の改良を図れる抵抗変化型メモリを提供すること。【解決手段】  実施形態の抵抗変化型メモリは、低抵抗状態と高抵抗状態の間を可逆的に変化可能である抵抗変化膜、選択トランジスタ、これらを駆動する駆動部を含む。選択トランジスタのゲート、ドレイン及びソースはそれぞれ抵抗変化膜の一端、ワード線及びビット線に接続され、抵抗変化膜の他端にはプレート線が接続される。駆動部は、抵抗変化膜が低抵抗状態であるときに、ワード線に選択トランジスタのしきい値電圧以上の電圧ＶＬを印加し、電圧ＶＬを印加している間に、ビット線とプレート線との間に、抵抗変化膜が低抵抗状態から高抵抗状態に変わる電圧Ｖ２を印加し、電圧Ｖ２を印加している間に、ワード線に選択トランジスタのしきい値電圧未満の電圧Ｖ１を印加する。【選択図】      図５
2020155166.tif 000002
【特許請求の範囲】
【請求項１】
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能である第１の抵抗変化膜と、
ゲート、ドレイン及びソースを有し、当該ソースが前記第１の抵抗変化膜の一端に接続された選択トランジスタと、
前記ゲートに接続された第１の導電線と、
前記ドレインに接続された第２の導電線と、
前記第１の抵抗変化膜の他端に接続された第３の導電線と、
前記第１の抵抗変化膜及び前記選択トランジスタを駆動する駆動部とを具備し、
前記駆動部は、
前記第１の抵抗変化膜が前記第１の抵抗状態であるときに、前記選択トランジスタのしきい値電圧以上の第１の電圧を前記第１の導電線に印加し、
前記第１の導電線に前記第１の電圧を印加している間に、前記第２の導電線と前記第３の導電線との間に、前記第１の抵抗変化膜が前記第１の抵抗状態から前記第２の抵抗状態に変わる第２の電圧を印加し、
前記第２の導電線と前記第３の導電線との間に前記第２の電圧を印加している間に、前記しきい値電圧未満の第３の電圧を前記第１の導電線に印加する抵抗変化型メモリ。
【請求項２】
前記第１の導電線はワード線であり、
前記第２の導電線はビット線であり、
前記第３の導電線はプレート線である請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記第１の導電線はグローバルワード線であり、
前記第２の導電線はグローバルビット線であり、
前記第３の導電線は第１のローカルワード線である請求項１に記載の抵抗変化型メモリ。
【請求項４】
前記第１の抵抗状態と前記第２の抵抗状態との間を可逆的に変化可能であり、一端が前記ソースに接続されたる第２の抵抗変化膜と、
前記第２の抵抗変化膜の他端に接続された第２のローカルワード線とを更に具備し、
前記駆動部は前記第２の抵抗変化膜を駆動する請求項３に記載の抵抗変化型メモリ。
【請求項５】
前記駆動部は、前記グローバルワード線に前記第１の電圧を印加している間に、前記グローバルビット線と前記第２のローカルワード線との間に第４の電圧を印加し、
前記第４の電圧は、前記第２の抵抗変化膜が前記第１の抵抗状態から前記第２の抵抗状態に変わる電圧よりも低い請求項４に記載の抵抗変化型メモリ。
【請求項６】
ローカルビット線を更に具備し、
前記第１の抵抗変化膜及び前記第２の抵抗変化膜は前記ローカルビット線を介して前記選択トランジスタの前記ソースに接続される請求項５に記載の抵抗変化型メモリ。
【請求項７】
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能である第１の抵抗変化膜と、
ゲート、ドレイン及びソースを有し、当該ソースが前記第１の抵抗変化膜の一端に接続された選択トランジスタと、
前記ゲートに接続された第１の導電線と、
前記ドレインに接続された第２の導電線と、
前記第１の抵抗変化膜の他端に接続された第３の導電線とを具備する抵抗変化型メモリの駆動方法であって、
前記第１の抵抗変化膜が前記第１の抵抗状態であるときに、前記第１の導電線に前記選択トランジスタのしきい値電圧以上の第１の電圧を印加し、
前記第１の導電線に前記第１の電圧を印加している間に、前記第２の導電線と前記第３の導電線との間に、前記第１の抵抗変化膜が前記第１の抵抗状態から前記第２の抵抗状態に変わる第２の電圧を印加し
前記第２の導電線と前記第３の導電線との間に前記第２の電圧を印加している間に、前記第１の導電線に前記しきい値電圧未満の第３の電圧を印加することを具備する抵抗変化型メモリの駆動方法。
【請求項８】
前記第１の導電線はワード線であり、
前記第２の導電線はビット線であり、
前記第３の導電線はプレート線である請求項７に記載の抵抗変化型メモリの駆動方法。
【請求項９】
前記第１の導電線はグローバルワード線であり、
前記第２の導電線はグローバルビット線であり、
前記第３の導電線は第１のローカルワード線である請求項８に記載の抵抗変化型メモリの駆動方法。
【請求項１０】
前記抵抗変化型メモリは、
前記第１の抵抗状態と前記第２の抵抗状態との間を可逆的に変化可能であり、一端が前記ソースに接続されたる第２の抵抗変化膜と、
前記第２の抵抗変化膜》の他端に接続された第２のローカルワード線とを更に具備する請求項９に記載の抵抗変化型メモリの駆動方法。
【請求項１１】
前記グローバルワード線に前記第１の電圧を印加している間に、前記グローバルビット線と前記第２のローカルワード線との間に第４の電圧を印加することを更に具備し、
前記第４の電圧は、前記第２の抵抗変化膜が前記第１の抵抗状態から前記第２の抵抗状態に変わる電圧よりも低い低請求項１０に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は抵抗変化型メモリ及びその駆動方法に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つとして相変化メモリが知られている。相変化メモリでは、抵抗変化膜を含むメモリセルを用いる。抵抗変化膜は、高抵抗状態と低抵抗状態との間を可逆的に変化することができる。抵抗変化膜を低抵抗状態から高抵抗状態に変化させる動作はリセット動作と呼ばれる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】K.-J. Lee et al., A 90 nm 1.8 V 512 Mb Diode-Switch PRAM With 266 MB/s Read Throughput, IEEE Journal of Solid-State Circuits, vol. 43, no. 1, pp. 150-162, 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、リセット動作の改良を図れる抵抗変化型メモリ及びその駆動方法を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の抵抗変化型メモリは、第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能である第１の抵抗変化膜と、ゲート、ドレイン及びソースを有し、当該ソースが前記第１の抵抗変化膜の一端に接続された選択トランジスタと、前記ゲートに接続された第１の導電線と、前記ドレインに接続された第２の導電線と、前記第１の抵抗変化膜の他端に接続された第３の導電線と、前記第１の抵抗変化膜及び前記選択トランジスタを駆動する駆動部とを含む。前記駆動部は、前記第１の抵抗変化膜が前記第１の抵抗状態であるときに、前記選択トランジスタのしきい値電圧以上の第１の電圧を前記第１の導電線に印加し、前記第１の導電線に前記第１の電圧を印加している間に、前記第２の導電線と前記第３の導電線との間に、前記第１の抵抗変化膜が前記第１の抵抗状態から前記第２の抵抗状態に変わる第２の電圧を印加し、前記第２の導電線と前記第３の導電線との間に前記第２の電圧を印加している間に、前記しきい値電圧未満の第３の電圧を前記第１の導電線に印加する。
【図面の簡単な説明】
【０００６】
【図１】図１は第１の実施形態に係る抵抗変化型メモリの構成を示す図である。
【図２】図２はメモリセルアレイの構成を示す図である。
【図３】図３はメモリセルの構成を示す図である。
【図４】図４は駆動部の構成を示すブロックである。
【図５】図５は第１の実施形態のリセット動作を説明するための波形図である。
【図６】図６は比較例のセット動作を説明するための波形図である。
【図７】図７（ａ）及び図７（ｂ）はそれぞれ実施形態及び比較例の抵抗変化記憶素子の抵抗−パルス電圧特性を示す図である。
【図８】図８は第２の実施形態のメモリセルアレイを示す図である。
【図９】図９は第２実施形態のリセット動作を説明するための波形図である。
【図１０】図１０はカルコゲナイドに電流印加を行った際に観測される電流―電圧特性を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態を説明する。図面は、模式的または概念的なものであり、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号は同一または相当部分を付してあり、重複した説明は必要に応じて行う。また、簡略化のために、同一又は相当部分があっても符号を付さない場合もある。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る抵抗変化型メモリ１の構成を示す図である。抵抗変化型メモリ１は、メモリセルアレイ２と駆動部３とを含む。
メモリセルアレイ２は、図２に示すように、第１の方向に延在する複数のワード線ＷＬ（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，・・・）と、第１の方向と交差する第２の方向に延在する複数のビット線ＢＬ（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，・・・）と、複数のメモリセルＭＣとを含む。複数のメモリセルＭＣの各々は、複数のワード線ＷＬと複数のビット線ＢＬとの各交点に対応するように配置される。
【０００９】
メモリセルＭＣは、第１の抵抗状態（低抵抗状態）と当該第１の抵抗状態よりも高抵抗の第２の抵抗状態（高抵抗状態）との間を可逆的に変化可能である。以下、電圧が印加されていないメモリセルＭＣの状態が低抵抗状態であることをセット状態、電圧が印加されていないメモリセルＭＣの状態が高抵抗状態であることをリセット状態ともいう。
【００１０】
本実施形態では、メモリセルＭＣは、図３に示すように、選択トランジスタ（選択素子）１１及び抵抗変化膜１２を含む抵抗変化記憶素子である。図３には四つのメモリセルＭＣ１〜ＭＣ４が示されている。メモリセルＭＣ１において、選択トランジスタ１１のゲートはワード線ＷＬ（ＷＬ０）に接続され、選択トランジスタ１１のドレインはビット線ＢＬ（ＢＬ０）に接続され、選択トランジスタ１１のソースは抵抗変化膜１２の一端に接続され、抵抗変化膜１２の他端はプレート線ＰＬに接続されている。メモリセルＭＣ２はメモリセルＭＣ１と同様であるが、選択トランジスタ１１のドレインはビット線ＢＬ（ＢＬ１）に接続される点で異なる。メモリセルＭＣ３はメモリセルＭＣ１と同様であるが、選択トランジスタ１１のゲートがワード線ＷＬ（ＷＬ１）に接続される点で異なる。メモリセルＭＣ４はメモリセルＭＣ１と同様であるが、選択トランジスタ１１のドレインはビット線ＢＬ（ＢＬ１）に接続され、選択トランジスタ１１のゲートがワード線ＷＬ（ＷＬ１）に接続される点で異なる。
【００１１】
抵抗変化膜１２は、例えば、ＧｅＳｂＴｅ、又は、ＧｅＴｅ及びＳｂＴｅを積層した超格子を含む。抵抗変化膜１２がＧｅＳｂＴｅを含む場合、抵抗変化型メモリ１はＰＣＭ（Phase Change Memory）である。抵抗変化膜１２がＧｅＴｅ及びＳｂＴｅを積層した超格子を含む場合、抵抗変化型メモリ１はｉＰＣＭ（interfacial Phase Change Memory）である。
【００１２】
駆動部３はワード線、ビット線及びプレート線に電圧を制御することにより、メモリセル（抵抗変化膜、選択トランジスタ）を駆動する。本実施形態では、駆動部３は、図４に示すように、選択回路２１、電圧発生印加回路２２を含む。
選択回路２１は、読み出し動作又は書き込み動作の対象となるメモリセルＭＣを選択するために必要なワード線、ビット線及びプレート線を選択する。電圧発生印加回路２２は、読み出し動作又は書き込み動作に必要な、ワード線、ビット線及びプレート線に印加する電圧を発生し、これらの発生した電圧を選択回路２１が選択したワード線、ビット線及びプレート線に印加する。
【００１３】
図５は、本実施形態の抵抗変化型メモリのセット動作を説明するための波形図（タイミングチャート）である。より詳細には、ワード線、ビット線、プレート線及びメモリセルに印加する電圧の波形を示している。横軸は時間であり、縦軸は電圧である。
リセット動作は、選択対象のメモリセルＭＣ（以下、選択セルという）を低抵抗状態から高抵抗状態に変える書込み動作である。ＰＣＭの場合、抵抗変化膜を結晶状態（低抵抗状態）からアモルファス状態（高抵抗状態）に変える動作である。セット動作は、選択セルを高抵抗状態から低抵抗状態に変える書込み動作である。本実施形態では、図３のメモリセルＭＣ１（以下、選択セルという）のリセット動作について説明する。
【００１４】
駆動部３（図１）は、ワード線ＷＬ０（以下、選択ワード線という）に選択トランジスタのしきい値電圧以上の第１の電圧ＶＨ（例えば抵抗変化型メモリ１の電源電圧ＶＤＤ）を印加する（ステップＳ１）。その結果は、メモリセルの選択トランジスタはオフ状態からオン状態に変わる。リセット動作の期間中、プレート線には０Ｖが印加され、ワード線ＷＬ１（非選択ワード線）にはＶＬが印加され、ビット線ＢＬ１（非選択ビット線）には０Ｖが印加される。
【００１５】
次に、駆動部３は、選択ワード線に第１の電圧ＶＨを印加している間に、ビット線ＢＬ０（以下、選択ビット線という）に第２の電圧Ｖ２を印加する（ステップＳ２）。選択ビット線とプレート線との間には電圧Ｖ２が印加されるので、選択セルには第２の電圧が印加される。ここでは、プレート線の電圧は０Ｖなので、選択セルには選択ビット線の電圧Ｖ２が印加されることになる。
【００１６】
ここで、ＰＣＭは、同一物質の結晶状態とアモルファス状態とで生じる物理特性の差異を記憶情報として利用しており、情報の記憶にはカルコゲナイドと呼ばれるＴｅ合金が用いられている。カルコゲナイドに電流印加を行った際に観測される典型的な電流―電圧特性を図１８に示す。アモルファス状態にあるカルコゲナイドに印加する電流を上げていき、電圧が有る値に達すると、カルコゲナイド内部でインパクトイオン化が起こってキャリアが増倍して、急激に抵抗が低下する。この現象を起こす“しきい値電圧”以上の電圧を印加すれば大電流が流れてジュール熱が発生し、カルコゲナイドの温度が上昇する。印加する電圧を制御して、カルコゲナイドの温度を結晶化温度領域に保持すれば、多結晶状態遷移して抵抗が下がる。よって、セット動作により結晶化するためには、図１０のセット動作しきい値電圧より高い電圧を印加する必要がある。
【００１７】
電圧Ｖ２は、リセット動作により選択セルに電流が流れて熱が発生し、選択セル中の抵抗変化膜にリセット電流領域に到達する電流が流れるために必要な電圧である。
次に、駆動部３は、選択ビット線に電圧Ｖ２を印加している間に、選択ワード線にしきい値電圧未満の第３の電圧（ここでは０Ｖ）を印加する（ステップＳ３）。なお、本明細書では、電圧を印加するという表現は、電圧を０Ｖに設定する場合も含むものとする。ステップＳ３の結果、、選択セルの選択トランジスタはオン状態からオフ状態に変わり、選択セルに流れる電流はただちに遮断する。その結果、選択セルは急冷され、抵抗変化膜はアモルファス化されて低抵抗状態から高抵抗状態に変わる。その後、駆動部３はビット線の電圧を０Ｖにする。
【００１８】
図６は、比較例のリセット動作を説明するための示す波形図（タイミングチャート）である。
比較例では、選択ワード線に電圧ＶＨを印加した後、選択ビット線に電圧Ｖ２を印加する。ここまでは実施形態と同じである。しかし、比較例の場合、選択ワード線の電圧がＶＨからＶＬになる前に、選択ビット線に印加する電圧はＶ２から０Ｖに変わる。比較例（図６）は、本実施形態（図５）とは異なり、選択ビット線に印加する電圧Ｖ２から０Ｖに変えてから一定の期間を過ぎてから選択セルの電圧は０Ｖとなる。これは、ビット線の配線抵抗や容量が原因である。
【００１９】
図７（ａ）は、比較例の抵抗変化記憶素子の抵抗−パルス電圧の特性を示す図である。より詳細には、比較例のリセット動作時にビット線に印加したパルス電圧と、比較例のリセット動作後に読み出した抵抗変化記憶素子の抵抗との関係を示している。図７（ａ）において、Ｕ１はリセット状態からセット状態に変わり始める電圧を示している。Ｕ２はセット状態からリセット状態に変わり始める電圧を示している。Ｕ３は抵抗変化記憶素子が高抵抗化する電圧を示している。
【００２０】
図７（ｂ）は、実施形態の抵抗変化記憶素子の抵抗−パルス電圧の特性を示す図である。より詳細には、実施形態のリセット動作時にビット線に印加したパルス電圧と、実施形態のリセット動作後に読み出した抵抗変化記憶素子の抵抗との関係を示している。図７（ｂ）において、Ｕ０はセット状態からリセット状態に変わり始める電圧を示している。
【００２１】
図７（ａ）及び図７（ｂ）から、本実施形態では、電圧Ｕ２より低い電圧Ｕ０からセット状態が壊れ始め、そして、電圧Ｕ２（＜電圧Ｕ３）では抵抗変化記憶素子は既に高抵抗化していることが分かる。したがって、本実施形態によれば、リセット動作の低電圧化（リセット動作の改良）を図れるようになる。
【００２２】
（第２の実施形態）
本実施形態では、クロスポイント型（３次元型）のメモリセルアレイを用いた抵抗変化型メモリを用いた場合について説明する。
図８は、本実施形態のメモリセルアレイを示す図である。
メモリセルアレイは、グローバルビット線ＧＢＬ０，ＧＢＬ１を含む。図８では、簡略化のため、二つのグローバルビット線ビット線ＧＢＬ０，ＧＢＬ１を示してある。
【００２３】
メモリセルアレイは、グローバルビット線ＧＢＬ０に接続された選択トランジスタ１１を更に含む。グローバルビット線ＧＢＬ０には選択トランジスタ１１のドレインが接続される。図８では、簡略化のため、選択トランジスタ１１の個数は２としてある。
図８において、グローバルビット線ＧＢＬ０に接続された左側の選択トランジスタ１１のゲート及びソースにはそれぞれグローバルワード線ＧＷＬ０及びローカルビット線ＬＢＬが接続されている。このローカルビット線ＬＢＬにはメモリセル（以下、セルという）Ｃ０００〜Ｃ００３の一端が接続されている。セルＣ０００〜Ｃ００３の他端にはそれぞれローカルワード線ＬＷＬ０〜ＬＷＬ３が接続されている。各セルＣ０００〜Ｃ００３は抵抗変化膜１２を含む。各セルＣ０００〜Ｃ００３の一端及び他端はそれぞれ抵抗変化膜１２の一端及び他端である。
【００２４】
一方、グローバルビット線ＧＢＬ０に接続された右側の選択トランジスタ１１のゲート及びソースにはそれぞれグローバルワード線ＧＷＬ１及びローカルビット線ＬＢＬが接続されている。このローカルビット線ＬＢＬにはセルＣ０１０〜Ｃ０１３の一端が接続されている。セルＣ０１０〜Ｃ０１３の他端にはそれぞれローカルワード線ＬＷＬ０〜ＬＷＬ３が接続されている。各セルＣ０１０〜Ｃ０１３は抵抗変化膜１２を含む。各セルＣ０１０〜Ｃ０１３の一端及び他端はそれぞれ抵抗変化膜１２の一端及び他端である。
【００２５】
図８において、グローバルビット線ＧＢＬ１に接続された左側の選択トランジスタ１１のゲート及びソースにはそれぞれグローバルワード線ＧＷＬ０及びローカルビット線ＬＢＬが接続されている。このローカルビット線ＬＢＬにはセルＣ１００〜Ｃ１０３の一端が接続されている。セルＣ１００〜Ｃ１０３の他端にはそれぞれローカルワード線ＬＷＬ０〜ＬＷＬ３が接続されている。
【００２６】
一方、グローバルビット線ＧＢＬ１に接続された右側の選択トランジスタ１１のゲート及びソースにはそれぞれグローバルワード線ＧＷＬ１及びローカルビット線ＬＢＬが接続されている。このローカルビット線ＬＢＬにはセルＣ１１０〜Ｃ１１３の一端が接続されている。セルＣ１１０〜Ｃ１１３の他端にはそれぞれローカルワード線ＬＷＬ０〜ＬＷＬ３が接続されている。
【００２７】
図９は、本実施形態の抵抗変化型メモリのセット動作を説明するための波形図（タイミングチャート）である。本実施形態では、セルＣ０００（以下、選択セルＣ０００という）を低抵抗状態から高抵抗状態に変えるリセット動作について説明する。
駆動部３（図１）は、選択セルＣ０００のリセット動作に用いるグローバルワード線ＧＷＬ０（以下、選択ＧＷＬ０という）に、選択トランジスタ１１のしきい値電圧以上の電圧ＶＨを印加する（ステップＳ１）。その結果、選択トランジスタ１１はオフ状態からオン状態に変わる。選択ＧＷＬ０に電圧ＶＨを印加する前、選択ＧＷＬ０の電圧ＶＬである。リセット動作の期間中、ローカルワード線ＬＷＬ１〜ＬＷＬ３、グローバルビット線ＧＢＬ１（以下、非選択ＧＢＬ１という）、グローバルワード線ＧＷＬ１（以下、非選択ＧＷＬ１という）には電圧Ｖ１が印加される。
【００２８】
次に、駆動部３は、選択ＧＷＬ０に電圧ＶＨを印加している間に、選択セルＣ０００の他端に接続されたローカルワード線ＬＷＬ０（以下、選択ＬＷＬ０という）に電圧Ｖ２を印加すると同時に、グローバルビット線ＧＢＬ０（以下、選択ＧＢＬ０という）の電圧をＶ１から０Ｖに変える（ステップＳ２）。その結果、選択セルＣ０００には電圧Ｖ２が印加される。
【００２９】
次に、選択ＧＢＬ０の電圧が０Ｖの間に、選択ＧＷＬ０にしきい値電圧未満の電圧ＶＬ）を印加する（ステップＳ３）。その結果、選択ＧＷＬ０に繋がった選択トランジスタ１１はオン状態からオフ状態に変わり、選択セルＣ０００に流れる電流はただちに遮断する。その結果、選択セルＣ０００は急冷され、抵抗変化膜はアモルファス化されて低抵抗状態から高抵抗状態に変わる。これにより、本実施形態でも第１の実施形態と同様の効果が得られる。その後、駆動部３は選択ＬＷＬ０及び選択ＧＢＬ０に電圧Ｖ１を印加する。
【００３０】
なお、図９には選択セルＣＯＯの他に、セルＣ００１〜Ｃ００３、セルＣ０１０〜Ｃ
０１３、セルＣ１１０〜Ｃ１１３、セルＣ１００、セルＣ１０１〜Ｃ１０３の波形図も示してある。
上述した実施形態の上位概念、中位概念および下位概念の一部または全て、および、上述していないその他の実施形態は、例えば、以下の付記１−１１、および、付記１−１１の任意の組合せ（明らかに矛盾する組合せは除く）で表現できる。
［付記１］
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能である第１の抵抗変化膜と、
ゲート、ドレイン及びソースを有し、当該ソースが前記第１の抵抗変化膜の一端に接続された選択トランジスタと、
前記ゲートに接続された第１の導電線と、
前記ドレインに接続された第２の導電線と、
前記第１の抵抗変化膜の他端に接続された第３の導電線と、
前記第１の抵抗変化膜及び前記選択トランジスタを駆動する駆動部とを具備し、
前記駆動部は、
前記第１の抵抗変化膜が前記第１の抵抗状態であるときに、前記選択トランジスタのしきい値電圧以上の第１の電圧を前記第１の導電線に印加し、
前記第１の導電線に前記第１の電圧を印加している間に、前記第２の導電線と前記第３の導電線との間に、前記第１の抵抗変化膜が前記第１の抵抗状態から前記第２の抵抗状態に変わる第２の電圧を印加し、
前記第２の導電線と前記第３の導電線との間に前記第２の電圧を印加している間に、前記しきい値電圧未満の第３の電圧を前記第１の導電線に印加する抵抗変化型メモリ。
［付記２］
前記第１の導電線はワード線であり、
前記第２の導電線はビット線であり、
前記第３の導電線はプレート線である付記１に記載の抵抗変化型メモリ。
［付記３］
前記第１の導電線はグローバルワード線であり、
前記第２の導電線はグローバルビット線であり、
前記第３の導電線は第１のローカルワード線である付記１に記載の抵抗変化型メモリ。
［付記４］
前記第１の抵抗状態と前記第２の抵抗状態との間を可逆的に変化可能であり、一端が前記ソースに接続されたる第２の抵抗変化膜と、
前記第２の抵抗変化膜の他端に接続された第２のローカルワード線とを更に具備し、
前記駆動部は前記第２の抵抗変化膜を駆動する付記３に記載の抵抗変化型メモリ。
［付記５］
前記駆動部は、前記グローバルワード線に前記第１の電圧を印加している間に、前記グローバルビット線と前記第２のローカルワード線との間に第４の電圧を印加し、
前記第４の電圧は、前記第２の抵抗変化膜が前記第１の抵抗状態から前記第２の抵抗状態に変わる電圧よりも低い付記４に記載の抵抗変化型メモリ。
［付記６］
ローカルビット線を更に具備し、
前記第１の抵抗変化膜及び前記第２の抵抗変化膜は前記ローカルビット線を介して前記選択トランジスタの前記ソースに接続される付記５に記載の抵抗変化型メモリ。
［付記７］
第１の抵抗状態と当該第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態との間を可逆的に変化可能である第１の抵抗変化膜と、
ゲート、ドレイン及びソースを有し、当該ソースが前記第１の抵抗変化膜の一端に接続された選択トランジスタと、
前記ゲートに接続された第１の導電線と、
前記ドレインに接続された第２の導電線と、
前記第１の抵抗変化膜の他端に接続された第３の導電線とを具備する抵抗変化型メモリの駆動方法であって、
前記第１の抵抗変化膜が前記第１の抵抗状態であるときに、前記第１の導電線に前記選択トランジスタのしきい値電圧以上の第１の電圧を印加し、
前記第１の導電線に前記第１の電圧を印加している間に、前記第２の導電線と前記第３の導電線との間に、前記第１の抵抗変化膜が前記第１の抵抗状態から前記第２の抵抗状態に変わる第２の電圧を印加し
前記第２の導電線と前記第３の導電線との間に前記第２の電圧を印加している間に、前記第１の導電線に前記しきい値電圧未満の第３の電圧を印加することを具備する抵抗変化型メモリの駆動方法。
［付記８］
前記第１の導電線はワード線であり、
前記第２の導電線はビット線であり、
前記第３の導電線はプレート線である付記７に記載の抵抗変化型メモリの駆動方法。
［付記９］
前記第１の導電線はグローバルワード線であり、
前記第２の導電線はグローバルビット線であり、
前記第３の導電線は第１のローカルワード線である付記８に記載の抵抗変化型メモリの駆動方法。
［付記１０］
前記抵抗変化型メモリは、
前記第１の抵抗状態と前記第２の抵抗状態との間を可逆的に変化可能であり、一端が前記ソースに接続されたる第２の抵抗変化膜と、
前記第２の抵抗変化膜》の他端に接続された第２のローカルワード線とを更に具備する付記８に記載の抵抗変化型メモリの駆動方法。
［付記１１］
前記グローバルワード線に前記第１の電圧を印加している間に、前記グローバルビット線と前記第２のローカルワード線との間に第４の電圧を印加することを更に具備し、
前記第４の電圧は、前記第２の抵抗変化膜が前記第１の抵抗状態から前記第２の抵抗状態に変わる電圧よりも低い低付記１０に記載の駆動方法。
【００３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３２】
ＢＬ…ビット線、ＧＷＬ…グローバルワード線、ＬＢＬ…ローカルビット線、ＬＷＬ…ローカルワード線、ＭＣ，Ｃ０００…メモリセル、ＷＬ…ワード線、１…抵抗変化型メモリ、２…メモリセルアレイ、３…駆動部、１１…選択トランジスタ（選択素子）、１２…抵抗変化膜、２１…選択回路、２２…電圧発生印加回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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