(57)【要約】【課題】高耐電圧設計において、静電容量の取得および実装面積の抑制の両立を図ることのできる積層セラミック電子部品を提供する。【解決手段】積層セラミック電子部品１０Ａは、積層された複数のセラミック層と積層された複数の内部電極とを有する、第１の積層体２０と第２の積層体４０と、第１の積層体の第１の端面上に配置される第１の外部電極５０ａと、第１の積層体の第２の端面上および第２の積層体の第３の端面上に跨って配置される第２の外部電極５０ｂと、第２の積層体の少なくとも第４の端面上に配置される第３の外部電極５０ｃと、を含む、積層セラミック電子部品本体１２Ａを備える。第１の積層体２０と第２の積層体４０は、第１の積層体の第２の端面と第２の積層体の第３の端面とが対向するように配置されており、第１の外部電極５０ａに接続される第１の金属端子１６と、第３の外部電極５０ｃに接続される第２の金属端子１８とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層された複数のセラミック層と積層された複数の内部電極とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、
前記第１の積層体と対向するように設けられ、積層された複数のセラミック層と積層された複数の内部電極とを含み、積層方向に相対する第３の主面および第４の主面と、積層方向に直交する幅方向に相対する第３の側面および第４の側面と、積層方向および幅方向に直交する長さ方向に相対する第３の端面および第４の端面と、を有する第２の積層体と、
前記第１の積層体の少なくとも第１の端面上に配置される第１の外部電極と、前記第１の積層体の前記第２の端面上および前記第２の積層体の前記第３の端面上に跨って配置される第２の外部電極と、前記第２の積層体の少なくとも前記第４の端面上に配置される第３の外部電極と、を含む、積層セラミック電子部品本体を備え、
前記第１の積層体と前記第２の積層体は、前記第１の積層体の前記第２の端面と前記第２の積層体の前記第３の端面とが対向するように配置されており、
前記第１の外部電極に接続される第１の金属端子と、前記第３の外部電極に接続される第２の金属端子と、を備える、積層セラミック電子部品。
【請求項２】
前記第１の外部電極は、前記第１の積層体の実装面側に位置することになる前記第２の主面上に配置されており、
前記第３の外部電極は、前記第２の積層体の実装面側に位置することになる前記第４の主面上に配置されており、
前記第１の金属端子は、前記第２の主面上に位置する前記第１の外部電極に接続される第１の端子接合部と、前記第１の端子接合部から前記第１の積層体または前記第２の積層体の前記第１の端面および前記第２の端面を結ぶ方向に延びる第１の延長部を有し、
前記第２の金属端子は、前記第４の主面上に位置する前記第３の外部電極に接続される第２の端子接合部と、前記第２の端子接合部から前記第１の積層体の前記第１の端面および前記第２の端面を結ぶ方向または前記第２の積層体の前記第３の端面および前記第４の端面を結ぶ方向に延びる第２の延長部を有する、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１の金属端子は、前記第１の外部電極に接続される第１の端子接合部と、前記第１の端子接合部から前記積層セラミック電子部品本体と実装面との間に隙間ができるように延びる第１の延長部と、前記第１の延長部に接続され、前記第１の延長部から実装面と平行に延びる第１の実装部と、を有し、
前記第２の金属端子は、前記第３の外部電極に接続される第２の端子接合部と、前記第２の端子接合部から前記積層セラミック電子部品本体と実装面との間に隙間ができるように延びる第２の延長部と、前記第２の延長部に接続され、前記第２の延長部から実装面と平行に延びる第２の実装部と、を有する、請求項１に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品、特に高耐電圧に適した積層セラミック電子部品に関する。
【背景技術】
【０００２】
近年、電子機器の小型化および面実装化によって、積層セラミックコンデンサの小型化および高容量化が進んでいる。このような流れは、たとえば液晶ディスプレーのバックライト用やスイッチング電源用などの中高電圧コンデンサにも波及している。従って、高耐電圧積層セラミックコンデンサの分野においても、より小型で高容量な積層セラミックコンデンサが望まれている。
【０００３】
高耐電圧化する方法としては、例えば、特許文献１に記載されている方法が提案されている。この方法は、図１５に示すように、誘電体で形成された積層体２の両端の対向する外部電極３に接続される内部電極４を複数に分割し、その分割部分の両側と重なるようにして誘電体層を間にして隣接する内部電極５を形成した構造とする。ここで、内部電極５は外部電極３には接続されない。
【０００４】
このような構造とすることにより、内部電極４と内部電極５との対向部分に、コンデンサが形成される。したがって、対向する外部電極３間において複数のコンデンサが形成され、これらのコンデンサが直列に接続された構成となる。そのため、個々のコンデンサに印加される電圧は低くなり、積層体２の内部の高耐電圧化を図ることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２７２９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、より高耐電圧とするためには、内部電極の分割数を増やして、内部電極の対向部分の数を増やす（直列に接続されるコンデンサの連数を増やす）必要がある。しかし、積層セラミックコンデンサの規格寸法の範囲内で、このような高耐電圧設計を実現することには限界がある。なぜなら、内部電極の分割数を増やして、内部電極の対向部分の数を増やすと、内部電極の対向部分の有効面積が減少してしまい、静電容量取得が困難となるからである。
【０００７】
また、上記の対策として、内部電極の対向部分の数を増やした構造の積層セラミックコンデンサを、実装基板に複数個並べて実装することが考えられるが、その場合、積層セラミックコンデンサの数の増加に伴い、実装面積が大きくなってしまう。
【０００８】
それゆえに、本発明の主たる目的は、高耐電圧設計において、静電容量の取得および実装面積の抑制の両立を図ることのできる積層セラミック電子部品を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る積層セラミック電子部品は、積層された複数のセラミック層と積層された複数の内部電極とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、第１の積層体と対向するように設けられ、積層された複数のセラミック層と積層された複数の内部電極とを含み、積層方向に相対する第３の主面および第４の主面と、積層方向に直交する幅方向に相対する第３の側面および第４の側面と、積層方向および幅方向に直交する長さ方向に相対する第３の端面および第４の端面と、を有する第２の積層体と、第１の積層体の少なくとも第１の端面上に配置される第１の外部電極と、第１の積層体の第２の端面上および第２の積層体の第３の端面上に跨って配置される第２の外部電極と、第２の積層体の少なくとも第４の端面上に配置される第３の外部電極と、を含む、積層セラミック電子部品本体を備え、第１の積層体と第２の積層体は、第１の積層体の第２の端面と第２の積層体の第３の端面とが対向するように配置されており、第１の外部電極に接続される第１の金属端子と、第３の外部電極に接続される第２の金属端子と、を備える、積層セラミック電子部品である。
【発明の効果】
【００１０】
この発明によれば、高耐電圧設計において、静電容量の取得および実装面積の抑制の両立を図ることのできる積層セラミック電子部品が得られる。
【００１１】
本発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る積層セラミック電子部品の一例を示す外観斜視図である。
【図２】図１の線ＩＩ−ＩＩにおける断面図である。
【図３】図１の線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】図１の線ＩＶ−ＶＩにおける断面図である。
【図５】図１に示した金属端子の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。
【図６】図５の線ＶＩ−ＶＩにおける断面図である。
【図７】図１に示した金属端子の別の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線における断面図である。
【図９】本発明の第２の実施の形態に係る積層セラミック電子部品の一例を示す外観斜視図である。
【図１０】図９の線Ｘ−Ｘにおける断面図である。
【図１１】図９に示した金属端子の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。
【図１２】図１１の線ＸＩＩ−ＸＩＩにおける断面図である。
【図１３】図９に示した金属端子の別の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。
【図１４】図１３の線ＸＩＶ−ＸＩＶ線における断面図である。
【図１５】従来の積層セラミック電子部品を示す断面図である。
【発明を実施するための形態】
【００１３】
１．積層セラミック電子部品
（第１の実施の形態）
本発明の第１の実施の形態に係る積層セラミック電子部品について説明する。図１は、本発明の第１の実施の形態に係る積層セラミック電子部品の一例を示す外観斜視図である。図２は、図１の線ＩＩ−ＩＩにおける断面図である。図３は、図１の線ＩＩＩ−ＩＩＩにおける断面図である。図４は、図１の線ＩＶ−ＶＩにおける断面図である。
【００１４】
図１ないし図４に示すように、積層セラミック電子部品１０Ａは、積層セラミック電子部品本体１２Ａと、第１の金属端子１６と、第２の金属端子１８とにより構成される。
積層セラミック電子部品１０Ａの長さ方向Ｚの寸法はＬ寸法とされる。Ｌ寸法は、特に限定はされないが、１０．０ｍｍ以上１９．０ｍｍ以下とする。積層セラミック電子部品１０Ａの高さ方向Ｘの寸法はＴ寸法とされる。Ｔ寸法は、特に限定はされないが、２．０ｍｍ以上３．７ｍｍ以下とする。積層セラミック電子部品１０Ａの幅方向Ｙの寸法はＷ寸法とされる。Ｗ寸法は、特に限定はされないが、１．２ｍｍ以上５．０ｍｍ以下とすることができる。
【００１５】
積層セラミック電子部品本体１２Ａは、直方体状の第１の積層体２０と、直方体状の第２の積層体４０と、外部電極５０とにより構成される。
【００１６】
積層セラミック電子部品１０Ａの高さ方向Ｘの下部において、第１の金属端子１６は、第１の外部電極５０ａに接続されると共に、第２の金属端子１８は、第３の外部電極５０ｃに接続されている。
【００１７】
以下、積層セラミック電子部品１０Ａの構成要素について、より詳細に説明する。
【００１８】
（Ａ）積層セラミック電子部品本体
（ｉ）第１の積層体
図１ないし図４に示すように、第１の積層体２０は、積層された複数のセラミック層２２と積層された複数の内部電極２４とを含んでいる。さらに、第１の積層体２０は、積層方向に相対する第１の主面２０ａおよび第２の主面２０ｂと、積層方向に直交する幅方向に相対する第１の側面２０ｃおよび第２の側面２０ｄと、積層方向および幅方向に直交する長さ方向に相対する第１の端面２０ｅおよび第２の端面２０ｆとを有する。
【００１９】
この第１の積層体２０には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面２０ａおよび第２の主面２０ｂ、並びに、第１の側面２０ｃおよび第２の側面２０ｄ、並びに、第１の端面２０ｅおよび第２の端面２０ｆの一部または全部に凹凸などが形成されていてもよい。
【００２０】
第１の積層体２０は、複数枚のセラミック層２２から構成される外層部２３ａと単数もしくは複数枚のセラミック層２２とそれらの上に配置される複数枚の内部電極２４から構成される内層部２３ｂとを含む。外層部２３ａは、第１の積層体２０の第１の主面２０ａ側および第２の主面２０ｂ側に位置し、第１の主面２０ａと最も第１の主面２０ａに近い内部電極２４との間に位置する複数枚のセラミック層２２、および第２の主面２０ｂと最も第２の主面２０ｂに近い内部電極２４との間に位置する複数枚のセラミック層２２の集合体である。そして、両外層部２３ａに挟まれた領域が内層部２３ｂである。言い換えれば、内層部２３ｂは内部電極２４を含み、外層部２３ａは内部電極２４を含まない。
【００２１】
第１の積層体２０がコンデンサとして機能する場合には、セラミック層２２の材料として、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する第１の積層体２０の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物またはＮｉ化合物などの主成分よりも含有量の少ない成分を添加したものを用いてもよい。
【００２２】
なお、第１の積層体２０に、圧電体セラミックを用いた場合、積層セラミック電子部品本体１２Ａは、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、第１の積層体２０に、半導体セラミックを用いた場合、積層セラミック電子部品本体１２Ａは、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、第１の積層体２０に、磁性体セラミックを用いた場合、積層セラミック電子部品本体１２Ａは、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極２４は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
【００２３】
焼成後のセラミック層２２の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。
【００２４】
第１の積層体２０は、複数の内部電極２４として、たとえば略矩形状の複数の第１の内部電極２４ａおよび複数の第２の内部電極２４ｂを有する。複数の第１の内部電極２４ａおよび複数の第２の内部電極２４ｂは、第１の積層体２０の積層方向に沿って等間隔に交互に配置されるように埋設されている。
なお、第１の内部電極２４ａおよび第２の内部電極２４ｂは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。
【００２５】
第１の内部電極２４ａの一端側には、第１の積層体２０の第１の端面２０ｅに引き出された第１の引出電極部２６ａを有する。第２の内部電極２４ｂの一端側には、第１の積層体２０の第２の端面２０ｆに引き出された第２の引出電極部２６ｂを有する。具体的には、第１の内部電極２４ａの一端側の第１の引出電極部２６ａは、第１の積層体２０の第１の端面２０ｅに露出している。また、第２の内部電極２４ｂの一端側の第２の引出電極部２６ｂは、第１の積層体２０の第２の端面２０ｆに露出している。
なお、内部電極２４の形状は、端面にのみ引き出されていてもよく、両側面に引き出されるようなＴ字形状でもよい。
【００２６】
第１の積層体２０は、セラミック層２２の内層部２３ｂにおいて、第１の内部電極２４ａと第２の内部電極２４ｂとがセラミック層２２を介して対向する対向電極部２８ａを含む。積層セラミック電子部品本体１２Ａがコンデンサの場合、この対向電極部２８ａに静電容量が形成される。
【００２７】
また、第１の積層体２０は、対向電極部２８ａの幅方向の一端と第１の側面２０ｃとの間および対向電極部２８ａの幅方向の他端と第２の側面２０ｄとの間に形成される第１の積層体２０の側部（以下、「Ｗギャップ」という。）２８ｂを含む。さらに、第１の積層体２０は、第１の内部電極２４ａの第１の引出電極部２６ａとは反対側の端部と第２の端面２０ｆとの間および第２の内部電極２４ｂの第２の引出電極部２６ｂとは反対側の端部と第１の端面２０ｅとの間に形成される第１の積層体２０の端部（以下、「Ｌギャップ」という。）２８ｃを含む。
【００２８】
内部電極２４は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、またはＡｕなどの金属や、これらの金属の一種を含む、たとえば、Ａｇ−Ｐｄ合金などの合金を含有している。内部電極２４は、さらにセラミック層２２に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。
【００２９】
内部電極２４の厚みは、例えば、０．１μｍ以上２．０μｍ以下であることが好ましい。
【００３０】
（ｉｉ）第２の積層体
第２の積層体４０は、第１の積層体２０と同様の構成を有している。
図１ないし図４に示すように、第２の積層体４０は、積層された複数のセラミック層４２と積層された複数の内部電極４４とを含んでいる。さらに、第２の積層体４０は、積層方向に相対する第３の主面４０ａおよび第４の主面４０ｂと、積層方向に直交する幅方向に相対する第３の側面４０ｃおよび第４の側面４０ｄと、積層方向および幅方向に直交する長さ方向に相対する第３の端面４０ｅおよび第４の端面４０ｆとを有する。
【００３１】
この第２の積層体４０には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第３の主面４０ａおよび第４の主面４０ｂ、並びに、第３の側面４０ｃおよび第４の側面４０ｄ、並びに、第３の端面４０ｅおよび第４の端面４０ｆの一部または全部に凹凸などが形成されていてもよい。
【００３２】
第２の積層体４０は、複数枚のセラミック層４２から構成される外層部４３ａと単数もしくは複数枚のセラミック層４２とそれらの上に配置される複数枚の内部電極４４から構成される内層部４３ｂとを含む。外層部４３ａは、第２の積層体４０の第３の主面４０ａ側および第４の主面４０ｂ側に位置し、第３の主面４０ａと最も第３の主面４０ａに近い内部電極４４との間に位置する複数枚のセラミック層４２、および第４の主面４０ｂと最も第４の主面４０ｂに近い内部電極４４との間に位置する複数枚のセラミック層４２の集合体である。そして、両外層部４３ａに挟まれた領域が内層部４３ｂである。言い換えれば、内層部４３ｂは内部電極４４を含み、外層部４３ａは内部電極４４を含まない。
【００３３】
なお、セラミック層４２に用いられる材料は、セラミック層２２と同一であるので、その説明を省略する。
【００３４】
第２の積層体４０は、複数の内部電極４４として、たとえば略矩形状の複数の第３の内部電極４４ａおよび複数の第４の内部電極４４ｂを有する。複数の第３の内部電極４４ａおよび複数の第４の内部電極４４ｂは、第２の積層体４０の積層方向に沿って等間隔に交互に配置されるように埋設されている。
なお、第３の内部電極４４ａおよび第４の内部電極４４ｂは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。
【００３５】
第３の内部電極４４ａの一端側には、第２の積層体４０の第３の端面４０ｅに引き出された第３の引出電極部４６ａを有する。第４の内部電極４４ｂの一端側には、第２の積層体４０の第４の端面４０ｆに引き出された第４の引出電極部４６ｂを有する。具体的には、第３の内部電極４４ａの一端側の第３の引出電極部４６ａは、第２の積層体４０の第３の端面４０ｅに露出している。また、第４の内部電極４４ｂの一端側の第４の引出電極部４６ｂは、第２の積層体４０の第４の端面４０ｆに露出している。
なお、内部電極４４の形状は、端面にのみ引き出されていてもよく、両側面に引き出されるようなＴ字形状でもよい。
【００３６】
第２の積層体４０は、セラミック層４２の内層部４３ｂにおいて、第３の内部電極４４ａと第４の内部電極４４ｂとがセラミック層４２を介して対向する対向電極部４８ａを含む。積層セラミック電子部品本体１２Ａがコンデンサの場合、この対向電極部４８ａに静電容量が形成される。
【００３７】
また、第２の積層体４０は、対向電極部４８ａの幅方向の一端と第３の側面４０ｃとの間および対向電極部４８ａの幅方向の他端と第４の側面４０ｄとの間に形成される第２の積層体４０の側部（以下、「Ｗギャップ」という。）４８ｂを含む。さらに、第２の積層体４０は、第３の内部電極４４ａの第３の引出電極部４８ａとは反対側の端部と第４の端面４０ｆとの間および第４の内部電極４４ｂの第４の引出電極部４８ｂとは反対側の端部と第３の端面４０ｅとの間に形成される第２の積層体４０の端部（以下、「Ｌギャップ」という。）４８ｃを含む。
【００３８】
なお、内部電極４４の材料や厚みは、内部電極２４と共通であるので、その説明を省略する。
【００３９】
図１および図２に示すように、第１の積層体２０と第２の積層体４０とは、第１の積層体２０の第２の端面２０ｆと、第２の積層体４０の第３の端面４０ｅとが対向するように配置されている。その結果、第１の積層体２０と第２の積層体４０とが、直列に配置される。
【００４０】
（ｉｉｉ）外部電極
外部電極５０は、第１の外部電極５０ａ、第２の外部電極５０ｂおよび第３の外部電極５０ｃを含む。
【００４１】
第１の外部電極５０ａは、第１の積層体２０の第１の端面２０ｅの表面に配置される。このとき、第１の外部電極５０ａは、第１の積層体２０の第１の端面２０ｅから延伸して第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。この場合、第１の外部電極５０ａは、第１の内部電極２４ａの第１の引出電極２６ａと電気的に接続される。ただし、第１の外部電極５０ａは、第１の積層体２０の第１の端面２０ｅの表面にのみ配置されていてもよい。
【００４２】
第２の外部電極５０ｂは、第１の積層体２０の第２の端面２０ｆの表面および第２の積層体４０の第３の端面４０ｅの表面に跨って配置される。
このとき、第２の外部電極５０ｂは、第１の積層体２０の第２の端面２０ｆから延伸して、第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。この場合、第２の外部電極５０ｂは、第２の内部電極２４ｂの第２の引出電極２６ｂと電気的に接続される。
また、第２の外部電極５０ｂは、第２の積層体４０の第３の端面４０ｅから延伸して、第３の主面４０ａ、第４の主面４０ｂ、第３の側面４０ｃおよび第４の側面４０ｄのそれぞれの一部分を覆うように形成される。この場合、第２の外部電極５０ｂは、第３の内部電極４４ａの第３の引出電極４６ｂと電気的に接続される。
【００４３】
第３の外部電極５０ｃは、第２の積層体４０の第４の端面４０ｆの表面に配置され、第４の端面４０ｆから延伸して第３の主面４０ａ、第４の主面４０ｂ、第３の側面４０ｃおよび第４の側面４０ｄのそれぞれの一部分を覆うように形成される。この場合、第３の外部電極５０ｃは、第４の内部電極４４ｂの第４の引出電極４６ｂと電気的に接続される。ただし、第３の外部電極５０ｃは、第２の積層体４０の第４の端面４０ｆの表面にのみ配置されていてもよい。
【００４４】
第１の外部電極５０ａは、図２に示すように、第１の積層体２０側から順に、第１の下地電極層５２ａと第１の下地電極層５２ａの表面に配置された第１のめっき層５４ａとを有する。第２の外部電極５０ｂは、図２に示すように、第２の下地電極層５２ｂと第２の下地電極層５２ｂの表面に配置された第２のめっき層５４ｂとを有する。第３の外部電極５０ｃは、図２に示すように、第２の積層体４０側から順に、第３の下地電極層５２ｃと第３の下地電極層５２ｃの表面に配置された第３のめっき層５４ｃとを有する。
【００４５】
第１の下地電極層５２ａは、第１の積層体２０の第１の端面２０ｅの表面に配置され、第１の端面２０ｅから延伸して第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。ただし、第１の下地電極層５２ａは、第１の積層体２０の第１の端面２０ｅの表面にのみ配置されていてもよい。
【００４６】
第２の下地電極層５２ｂは、第１の積層体２０の第２の端面２０ｆの表面および第２の積層体４０の第３の端面４０ｅの表面に跨って配置される。
このとき、第２の下地電極層５２ｂは、第１の積層体２０の第２の端面２０ｆから延伸して、第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。この場合、第２の下地電極層５２ｂは、第２の内部電極２４ｂの第２の引出電極２６ｂと電気的に接続される。
また、第２の下地電極層５２ｂは、第２の積層体４０の第３の端面４０ｅから延伸して、第３の主面４０ａ、第４の主面４０ｂ、第３の側面４０ｃおよび第４の側面４０ｄのそれぞれの一部分を覆うように形成される。この場合、第２の下地電極層５２ｂは、第３の内部電極４４ａの第３の引出電極４６ａと電気的に接続される。
【００４７】
また、第３の下地電極層５２ｃは、第２の積層体４０の第４の端面４０ｆの表面に配置され、第４の端面４０ｆから延伸して第３の主面４０ａ、第４の主面４０ｂ、第３の側面４０ｃおよび第４の側面４０ｄのそれぞれの一部分を覆うように形成される。ただし、第３の下地電極層５２ｂは、第２の積層体４０の第４の端面４０ｆの表面にのみ配置されていてもよい。
【００４８】
下地電極層は、ガラスと金属とを含む。下地電極層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｂ、Ａｇ−Ｐｂ合金またはＡｕ等から選ばれる少なくとも１つを含む。また、下地電極層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、ＡｌまたはＬｉ等から選ばれる少なくとも１つを含む。下地電極層は、複数層であってもよい。下地電極層は、ガラスおよび金属を含む導電性ペーストを第１の積層体２０および第２の積層体４０に塗布して焼き付けたものであり、セラミック層２２，４２および内部電極２４，４４と同時に焼成したものでもよく、セラミック層２２，４２および内部電極２４，４４を焼成した後に焼き付けたものでもよい。なお、下地電極層のうちの最も厚い部分の厚みは、１０μｍ以上５０μｍ以下であることが好ましい。
【００４９】
第１のめっき層５４ａは、第１の下地電極層５２ａを覆うように、その表面に配置される。同様に、第２のめっき層５４ｂは、第２の下地電極層５２ｂを覆うように、その表面に配置される。さらに、同様に、第３のめっき層５４ｃは、第３の下地電極層５２ｃを覆うように、その表面に配置される。
【００５０】
また、第１のめっき層５４ａ、第２のめっき層５４ｂおよび第３のめっき層５４ｃ（以下、単にめっき層ともいう）としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、またはＡｕ等から選ばれる少なくとも１種の金属または当該金属を含む合金が用いられる。
【００５１】
めっき層は、複数層によって形成されてもよい。この場合、めっき層は、Ｎｉめっき層とＳｎめっき層の２層構造であることが好ましい。Ｎｉめっき層が、下地電極層の表面を覆うように設けられることで、下地電極層が積層セラミック電子部品１０Ａを実装基板に実装する際のはんだによって侵食されることを防止できる。また、Ｎｉめっき層の表面に、Ｓｎめっき層を設けることにより、積層セラミック電子部品１０Ａを実装する際の半田の濡れ性を向上させ、容易に実装することができる。
【００５２】
めっき層一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
【００５３】
図１に記載の積層セラミック電子部品本体１２Ａでは、第２の外部電極５０ｂを第１の積層体２０の第２の端面２０ｆ上および第２の積層体４０の第３の端面４０ｅ上に跨って配置しているため、直列接続構造を得ることが可能となり、積層セラミック電子部品１０Ａに印加される電圧を低くすることが可能となることから、高耐電圧化を図ることができる。また、大容量の領域において、通常の積層セラミックコンデンサを複数個並べて、本発明の積層セラミック電子部品１０Ａの方が実装面積を小さくすることができ、実装面積に対する取得面積を大きくすることが可能となる。これにより、耐電圧設計を確保しつつ、容量の取得および実装面積の抑制の両立を図ることができる。
【００５４】
また、図１に示す積層セラミック電子部品本体１２Ａでは、第２の外部電極５０ｂが、第１の積層体２０と第２の積層体４０とに跨って一体で形成していることから、以下の効果を得ることが可能となる。
【００５５】
すなわち、下地電極層およびめっき層を形成するための材料および２つの積層セラミック電子部品本体を接続するための半田の余分な材料コストを抑制することができる。
【００５６】
また、２つの積層セラミック電子部品本体を半田（接合材）で接続すると、温度サイクル（想定される実使用ストレス）がかかった場合に、セラミック電子部品及び接合半田の線膨張係数差により応力差が発生するため、半田部分にクラックが発生することがある。その結果、長期的な接合信頼性が低下することが懸念される。一方、図１に示す積層セラミック電子部品本体１２Ａの構造では、２つの積層体の接合に半田（接合材）を用いず、一体で形成される第２の外部電極５０ｂで接続されているため、そもそも半田部分にクラックが発生することがない。従って、長期的な接合信頼性を確保することができる。
【００５７】
さらに、２つの積層セラミック電子部品本体を半田（接合材）で接続すると、積層セラミック電子部品本体に金属端子を接続する際や、積層セラミック電子部品を実装基板に実装する際に、リフロー実装を行うことになる。このとき、リフローでの高温環境下で２つの積層セラミック電子部品本体を接続している半田が再溶融し、２つの積層セラミック電子部品本体が外れたり、ズレたりすることが懸念される。一方、図１に示す積層セラミック電子部品本体１２Ａの構造では、２つの積層体の接合に半田（接合材）を用いず、一体で形成される第２の外部電極５０ｂで接続されているため、リフローを行っても、２つの積層体が外れたり、ズレたりすることを抑制することができる。
【００５８】
また、２つの積層セラミック電子部品本体を半田（接合材）で接続すると、半田（接合材）の量や半田の濡れ広がりによって、長さ方向の寸法（Ｌ寸法）のばらつきや半田（接合材）の濡れ広がり面積にばらつきが生じることが懸念される。この場合、端子電極の先端にかかる引張応力がばらつくため、熱機械強度ばらつきに繋がってしまう。一方、図１に示す積層セラミック電子部品本体１２Ａの構造では、２つの積層体の接合に半田（接合材）を用いず、一体で形成される外部電極で接続されているため、端子電極の先端にかかる引張応力が安定するため、熱機械強度ばらつきを抑制することができる。
【００５９】
さらにまた、２つの積層セラミック電子部品本体を半田（接合材）で接続すると、半田（接合材）と端子電極界面の接触抵抗によって、電子部品本体全体としての抵抗値が増加してしまう。一方、図１に示す積層セラミック電子部品本体１２Ａの構造では、２つの積層体の接合に半田（接合材）を用いず、一体で形成される外部電極で接続されているため、積層セラミック電子部品本体１２Ａ全体として、低抵抗値化が可能となる。
【００６０】
（Ｃ）第１の金属端子および第２の金属端子
図１に示すように、第１の金属端子１６は、積層セラミック電子部品本体１２Ａの第１の外部電極５０ａに接合材９０を介して接続される。第２の金属端子１８は、積層セラミック電子部品本体１２Ａの第３の外部電極５０ｃに接合材９０を介して接続される。
【００６１】
第１の金属端子１６および第２の金属端子１８は、積層セラミック電子部品１０Ａを、実装基板に実装するために設けられる。
【００６２】
第１の金属端子１６および第２の金属端子１８は、たとえば、板状のリードフレームが用いられる。この板状のリードフレームにより形成される第１の金属端子１６および第２の金属端子１８は、それぞれの外部電極５０と接続される第１の主面、第１の主面と対向する第２の主面（積層セラミック電子部品本体１２Ａとは反対側の面）および第１の主面と第２の主面との間の厚みを形成する周囲面を有する。
【００６３】
第１の金属端子１６は、第１の積層体２０の第２の主面２０ｂ上に位置する第１の外部電極５０ａに接続される第１の端子接合部６０と、第１の端子接合部６０から第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ方向に延びる第１の延長部６２を有する。これにより、積層セラミック電子部品本体１２Ａに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
【００６４】
第２の金属端子１８は、第２の積層体４０の第４の主面４０ｂ上に位置する第３の外部電極５０ｃに接続される第２の端子接合部８０と、第２の端子接合部８０から第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ方向に延びる第２の延長部８２を有する。これにより、積層セラミック電子部品本体１２Ａに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
【００６５】
第１の金属端子１６の第１の端子接合部６０は、第１の積層体２０の第２の主面２０ｂ上に位置する第１の外部電極５０ａに接続される部分である。第１の端子接合部６０は、たとえば、第１の積層体２０の第１の端面２０ｅ上の第１の外部電極５０ａの幅と同等の大きさの矩形板状に形成され、片面が、第１の外部電極５０ａに接合材９０によって接続されていることが好ましい。また、第１の端子接合部６０の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。なお、切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
【００６６】
第２の金属端子１８の第２の端子接合部８０は、第２の積層体４０の第４の主面４０ｂ上に位置する第３の外部電極５０ｃに接続される部分である。第２の端子接合部８０は、たとえば、第２の積層体４０の第４の端面４０ｆ上の第３の外部電極５０ｃの幅と同等の大きさの矩形板状に形成され、片面が、第３の外部電極５０ｃに接合材９０によって接続されていることが好ましい。また、第２の端子接合部８０の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。なお、切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
【００６７】
なお、第１の外部電極５０ａと第１の端子接合部６０とを接合するために、あるいは第３の外部電極５０ｃと第２の端子接合部８０とを接合するために用いられる接合材９０は、たとえば、Ｓｎ−Ｓｂ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ｂｉ系などのＬＦ半田を用いることができる。特に、Ｓｎ−Ｓｂ系半田の場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
【００６８】
第１の金属端子１６の第１の延長部６２は、第１の端子接合部６０に接続され、第１の積層体２０の第１の主面２０ａまたは第２の主面２０ｂと略平行となる方向に、第１の積層体２０から遠ざかるように延びている。これにより、積層セラミック電子部品本体１２Ａに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
なお、第１の金属端子１６の第１の延長部６２の積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さは、特に限定されない。
また、第１の金属端子１６の第１の延長部６２の第１の積層体２０の幅方向に沿った長さは、第１の端子接合部６０と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
【００６９】
第２の金属端子１８の第２の延長部８２は、第２の端子接合部８０に接続され、第２の積層体４０の第３の主面４０ａまたは第４の主面４０ｂと略平行となる方向に、第２の積層体４０から遠ざかるように延びている。これにより、積層セラミック電子部品本体１２Ａに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
なお、第２の金属端子１８の第２の延長部８２の積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さは、特に限定されない。
また、第２の金属端子１８の第２の延長部８２の第２の積層体４０の幅方向に沿った長さは、第２の端子接合部８０と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
【００７０】
また、図１に示した第１の金属端子１６および第２の金属端子１８の別の一例として、図５に示した第１の金属端子１１６および第２の金属端子１１８がある。図５は、図１に示した金属端子の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。図６は、図５の線ＶＩ−ＶＩにおける断面図である。
【００７１】
なお、図５および図６に示す積層セラミック電子部品１１０Ａは、図１ないし図４に示す積層セラミック電子部品１０Ａと比べて、第１の金属端子１１６および第２の金属端子１１８が相違しているのみであり、積層セラミック電子部品本体１２Ａは共通である。従って、図１ないし図４に示した積層セラミック電子部品１０Ａと同一部分には、同一の符号を付し、その説明を省略する。
【００７２】
図５および図６に示すように、積層セラミック電子部品１１０Ａは、積層セラミック電子部品本体１２Ａと、第１の金属端子１１６と、第２の金属端子１１８とにより構成される。
積層セラミック電子部品１１０Ａの長さ方向Ｚの寸法はＬ寸法とされる。Ｌ寸法は、特に限定はされないが、４．０ｍｍ以上１２．０ｍｍ以下とする。積層セラミック電子部品１１０Ａの高さ方向Ｘの寸法はＴ寸法とされる。Ｔ寸法は、特に限定はされないが、２．０ｍｍ以上３．７ｍｍ以下とする。積層セラミック電子部品１１０Ａの幅方向Ｙの寸法はＷ寸法とされる。Ｗ寸法は、特に限定はされないが、１．２ｍｍ以上５．０ｍｍ以下とすることができる。
【００７３】
第１の金属端子１１６は、第１の外部電極５０ａに接続される第１の端子接合部１６０と、第１の端子接合部１６０から積層セラミック電子部品本体１２Ａと実装面との間に隙間ができるように延びる第１の延長部１６２と、第１の延長部１６２に接続され、第１の延長部１６２から実装面と平行に延びる第１の実装部１６４と、を有する。このように、金属端子を介在させることで、積層セラミック電子部品本体１２Ａに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
第１の金属端子１１６は、断面の形状がＬ字形状に形成されている。このように、第１の金属端子１１６の断面の形状がＬ字形状に形成されると、積層セラミック電子部品１１０Ａを実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
【００７４】
第２の金属端子１１８は、第３の外部電極５０ｃに接続される第２の端子接合部１８０と、第２の端子接合部１８０から積層セラミック電子部品本体１２Ａと実装面との間に隙間ができるように延びる第２の延長部１８２と、第２の延長部１８２に接続され、第２の延長部１８２から実装面と平行に延びる第２の実装部１８４と、を有する。このように、金属端子を介在させることで、積層セラミック電子部品本体１２Ａに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
第２の金属端子１１８は、断面の形状がＬ字形状に形成されている。このように、第８の金属端子１１８の断面の形状がＬ字形状に形成されると、積層セラミック電子部品１１０Ａを実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
【００７５】
第１の金属端子１１６の第１の端子接合部１６０は、第１の積層体２０の第１の端面２０ｅに設けられた第１の外部電極５０ａに接続される部分である。第１の端子接合部１６０は、たとえば、第１の積層体２０の第１の端面２０ｅ上の第１の外部電極５０ａの幅と同等の大きさの矩形板状に形成され、片面が、第１の外部電極５０ａに接合材９０によって接続されていることが好ましい。また、第１の端子接合部１６０の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
【００７６】
第２の金属端子１１８の第２の端子接合部１８０は、第２の積層体４０の第４の端面４０ｆに設けられた第３の外部電極５０ｃに接続される部分である。第２の端子接合部１８０は、たとえば、第２の積層体４０の第４の端面４０ｆ上の第３の外部電極５０ｃの幅と同等の大きさの矩形板状に形成され、片面が、第３の外部電極５０ｃに接合材９０によって接続されていることが好ましい。また、第２の端子接合部１８０の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
【００７７】
なお、第１の金属端子１１６の第１の端子接合部１６０には、第１の積層体２０の両側面と対向するように延びるリブ部が設けられてもよく、第２の金属端子１１８の第２の端子接合部１８０には、第２の積層体４０の両側面と対向するように延びるリブ部が設けられてもよい。これにより、たとえば、積層セラミック電子部品１１０Ａの長さ方向Ｚから加重が加わった際に、第１の端子接合部１６０および第２の端子接合部１８０の変形を抑制することができる。
【００７８】
また、第１の外部電極５０ａと第１の端子接合部１６０とを接合するために、あるいは第３の外部電極５０ｃと第２の端子接合部１８０とを接合するために用いられる接合材９０は、たとえば、Ｓｎ−Ｓｂ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ｂｉ系などのＬＦ半田を用いることができる。特に、Ｓｎ−Ｓｂ系半田の場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
【００７９】
第１の金属端子１１６の第１の延長部１６２は、第１の端子接合部１６０に接続され、実装面に対向する面となる第１の積層体２０の第２の主面２０ｂと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和することができる。
第１の延長部１６２は、たとえば、矩形板状を有しており、第１の端子接合部１６０から実装面方向に両主面と直交する高さ方向Ｘに延び、第１の端子接合部１６０と同一平面状に形成されている。また、第１の延長部１６２の幅方向の長さ（第１の側面２０ｃと第２の側面２０ｄとを結ぶ方向の長さ）は、第１の端子接合部１６０の幅方向の長さと同じ長さで形成されていることが好ましいが、第１の端子接合部１６０の幅方向の長さより短くても長くてもよい。
第１の延長部１６２には、切り欠きなどが設けられていてもよい。
【００８０】
第２の金属端子１１８の第２の延長部１８２は、第２の端子接合部１８０に接続され、実装面に対向する面となる第２の積層体４０の第４の主面４０ｂと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和することができる。
第２の延長部１８２は、たとえば、矩形板状を有しており、第２の端子接合部１８０から実装面方向に両主面と直交する高さ方向Ｘに延び、第２の端子接合部１８０と同一平面状に形成されている。また、第２の延長部１８２の幅方向の長さ（第３の側面４０ｃと第４の側面４０ｄとを結ぶ方向の長さ）は、第２の端子接合部１８０の幅方向の長さと同じ長さで形成されていることが好ましいが、第２の端子接合部１８０の幅方向の長さより短くても長くてもよい。
第２の延長部１８２には、切り欠きなどが設けられていてもよい。
【００８１】
第１の実装部１６４は、第１の延長部１６２に接続され、第１の延長部１６２から第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ方向に延びる部分である。第１の金属端子１１６の第１の実装部１６４は、第１の延長部１６２の端部から第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ長さ方向に延びて折り曲げて形成される。なお、第１の実装部１６４の折り曲げられる方向は、第１の積層体２０および第２の積層体４０とは反対側に折り曲げられていてもよい。
第１の金属端子１１６の第１の実装部１６４の第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ方向の長さは、特に限定されないが、第１の積層体２０の第２の主面２０ｂ（実装面側）上に形成される第１の外部電極５０ａの長さ方向の長さよりも長く形成されていてもよい。これによって、積層セラミック電子部品１１０Ａを下方からカメラで画像認識して部品の位置を検出する場合、積層セラミック電子部品１１０Ａの第１の外部電極５０ａを金属端子として誤認識することを防止でき、検出ミスを防止することができる。
【００８２】
第２の実装部１８４は、第２の延長部１８２に接続され、第２の延長部１８２から第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ方向に延びる部分である。第２の金属端子１１８の第２の実装部１８４は、第２の延長部１８２の端部から第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ長さ方向に延びて折り曲げて形成される。なお、第２の実装部１８４の折り曲げられる方向は、第１の積層体２０および第２の積層体４０とは反対側に折り曲げられていてもよい。
第２の金属端子１１８の第２の実装部１８４の第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ方向の長さは、特に限定されないが、第２の積層体４０の第４の主面４０ｂ（実装面側）上に形成される第３の外部電極５０ｃの長さ方向の長さよりも長く形成されていてもよい。これによって、積層セラミック電子部品１１０Ａを下方からカメラで画像認識して部品の位置を検出する場合、積層セラミック電子部品１１０Ａの第３の外部電極５０ｃを金属端子として誤認識することを防止でき、検出ミスを防止することができる。
【００８３】
また、図１に示した第１の金属端子１６および第２の金属端子１８の別の一例として、図７に示した第１の金属端子２１６および第２の金属端子２１８がある。図７は、図１に示した金属端子の別の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。図８は、図７のＶＩＩＩ−ＶＩＩＩ線における断面図である。
【００８４】
なお、図７および図８に示す積層セラミック電子部品２１０Ａは、図１ないし図４に示す積層セラミック電子部品１０Ａと比べて、第１の金属端子２１６および第２の金属端子２１８が相違しているのみであり、積層セラミック電子部品本体１２Ａは共通である。従って、図１ないし図４に示した積層セラミック電子部品１０Ａと同一部分には、同一の符号を付し、その説明を省略する。
【００８５】
図７および図８に示すように、積層セラミック電子部品２１０Ａは、積層セラミック電子部品本体１２Ａと、第１の金属端子２１６と、第２の金属端子２１８とにより構成される。
積層セラミック電子部品２１０Ａの長さ方向Ｚの寸法はＬ寸法とされる。Ｌ寸法は、特に限定はされないが、７．２ｍｍ以上１８．４ｍｍ以下とする。積層セラミック電子部品２１０Ａの高さ方向Ｘの寸法はＴ寸法とされる。Ｔ寸法は、特に限定はされないが、１．７ｍｍ以上３．４ｍｍ以下とする。積層セラミック電子部品２１０Ａの幅方向Ｙの寸法はＷ寸法とされる。Ｗ寸法は、特に限定はされないが、１．２ｍｍ以上５．０ｍｍ以下とすることができる。
【００８６】
第１の金属端子２１６は、第１の積層体２０の第２の主面２０ｂ上に位置する第１の外部電極５０ａに接続される第１の端子接合部２６０と、第１の端子接合部２６０から第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ方向に延びる第１の延長部２６２と、第１の延長部２６２に接続され、実装面に対向する面となる第１の積層体２０の第２の主面２０ｂと実装面との間に隙間を設けるように実装面方向に延びる第３の延長部２６３と、第３の延長部２６３に接続され、第３の延長部２６３から実装面と略平行に延びる第１の実装部２６４と、を有する。第３の延長部２６３を設けることにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果を得ることができる。
【００８７】
第２の金属端子２１８は、第２の積層体４０の第４の主面４０ｂ上に位置する第３の外部電極５０ｃに接続される第２の端子接合部２８０と、第２の端子接合部２８０から第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ方向に延びる第２の延長部２８２と、第２の延長部２８２に接続され、実装面に対向する面となる第２の積層体４０の第４の主面４０ｂと実装面との間に隙間を設けるように実装面方向に延びる第４の延長部２８３と、第４の延長部２８３に接続され、第４の延長部２８３から実装面と略平行に延びる第２の実装部２８４と、を有する。第４の延長部２８３を設けることにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果を得ることができる。
【００８８】
第１の金属端子２１６の第１の端子接合部２６０は、第１の積層体２０の第２の主面２０ｂ上に位置する第１の外部電極５０ａに接続される部分である。第１の端子接合部２６０は、たとえば、第１の積層体２０の第１の端面２０ｅ上の第１の外部電極５０ａの幅と同等の大きさの矩形板状に形成され、片面が、第１の外部電極５０ａに接合材９０によって接続されていることが好ましい。また、第１の端子接合部２６０の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。なお、切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
【００８９】
第２の金属端子２１８の第２の端子接合部２８０は、第２の積層体４０の第４の主面４０ｂ上に位置する第３の外部電極５０ｃに接続される部分である。第２の端子接合部２８０は、たとえば、第２の積層体４０の第４の端面４０ｆ上の第３の外部電極５０ｃの幅と同等の大きさの矩形板状に形成され、片面が、第３の外部電極５０ｃに接合材９０によって接続されていることが好ましい。また、第２の端子接合部２８０の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。なお、切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
【００９０】
また、第１の外部電極５０ａと第１の端子接合部２６０とを接合するために、あるいは第３の外部電極５０ｃと第２の端子接合部２８０とを接合するために用いられる接合材９０は、たとえば、Ｓｎ−Ｓｂ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ｂｉ系などのＬＦ半田を用いることができる。特に、Ｓｎ−Ｓｂ系半田の場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
【００９１】
第１の金属端子２１６の第１の延長部２６２は、第１の端子接合部２６０に接続され、第１の積層体２０の第１の主面２０ａまたは第２の主面２０ｂと略平行となる方向に、第１の積層体２０から遠ざかるように延びている。これにより、積層セラミック電子部品本体１２Ａに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
なお、第１の金属端子２１６の第１の延長部２６２の積層セラミック電子部品２１０Ａの長さ方向Ｚに沿った長さは、特に限定されない。
また、第１の金属端子２１６の第１の延長部２６２の第１の積層体２０の幅方向に沿った長さは、第１の端子接合部２６０と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
【００９２】
第２の金属端子２１８の第２の延長部２８２は、第２の端子接合部２８０に接続され、第２の積層体４０の第３の主面４０ａまたは第４の主面４０ｂと略平行となる方向に、第２の積層体４０から遠ざかるように延びている。これにより、積層セラミック電子部品本体１２Ａに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
なお、第２の金属端子２１８の第２の延長部２８２の積層セラミック電子部品２１０Ａの長さ方向Ｚに沿った長さは、特に限定されない。
また、第２の金属端子２１８の第２の延長部２８２の第２の積層体４０の幅方向に沿った長さは、第２の端子接合部２８０と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
【００９３】
第１の金属端子２１６の第３の延長部２６３は、第１の延長部２６２に接続され、実装面に対向する面となる第１の積層体２０の第２の主面２０ｂと実装面との間に隙間を設けるように実装面方向に延びる。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。
【００９４】
第２の金属端子２１８の第４の延長部２８３は、第２の延長部２８２に接続され、実装面に対向する面となる第２の積層体４０の第４の主面４０ｂと実装面との間に隙間を設けるように実装面方向に延びる。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。
【００９５】
第１の金属端子２１６の第１の実装部２６４は、第３の延長部２６３に接続され、実装基板に実装されることとなる部分であり、実装面と略平行になるように延びている。なお、第１の実装部２６４は、必ずしも形成されなくてもよい。
【００９６】
第２の金属端子２１８の第２の実装部２８４は、第４の延長部２８３に接続され、一層基板に実装されることとなる部分であり、実装面と略平行になるように延びている。なお、第２の実装部２８４は、必ずしも形成されなくてもよい。
【００９７】
第１の金属端子１６，１１６，２１６および第２の金属端子１８，１１８，２１８、は、端子本体と端子本体の表面に形成されためっき膜とを有する。
【００９８】
端子本体は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、端子本体は、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。具体的には、たとえば、端子本体の母材の金属をＦｅ−４２Ｎｉ合金やＦｅ−１８Ｃｒ合金とすることができる。第１の金属端子１６，１１６，２１６および第２の金属端子１８，１１８，２１８の厚みは、約０．０５ｍｍ以上０．５ｍｍ以下であることが好ましい。
【００９９】
めっき膜は、例えば、下層めっき膜と上層めっき膜とを有する。
下層めっき膜は、端子本体の表面に形成されており、上層めっき膜は、下層めっき膜の表面に形成されている。なお、下層めっき膜および上層めっき膜のそれぞれは、複数のめっき層により構成されていてもよい。
【０１００】
なお、めっき膜は、少なくとも第１の金属端子１６の第１の延長部６２の周囲面、および、第２の金属端子１８の第２の延長部８２の周囲面においては形成されていなくてもよい。
また、めっき膜は、少なくとも第１の金属端子１１６の第１の延長部１６２および第１の実装部１６４の周囲面、ならびに第２の金属端子１１８の第２の延長部１８２および第２の実装部２６４の周囲面においては形成されていなくてもよい。
さらに、めっき膜は、少なくとも第１の金属端子２１６の第１の延長部２６２、第３の延長部２６３および第１の実装部２６４の周囲面、ならびに第２の金属端子２１８の第２の延長部２８２、第４の延長部２８３、および第２の実装部２８４の周囲面においては形成されていなくてもよい。
これにより、積層セラミック電子部品１０Ａ，１１０Ａ，２１０Ａを実装基板にはんだを用いて実装する際に、半田の第１の金属端子１６，１１６，２１６および第２の金属端子１８，１１８，２１８への濡れ上がりを抑制することができる。そのため、特に、積層セラミック電子部品本体１２Ａと第１の金属端子１１６，２１６との間（浮き部分）および積層セラミック電子部品本体１２Ａと第２の金属端子１１８，２１８との間（浮き部分）に、はんだが濡れ上がることを抑制することができるため、浮き部分にはんだが充填されることを防止することができる。よって、浮き部分の空間を十分に確保することができる。従って、第１の金属端子１６，１１６，２１６の第１の延長部６２，１６２，２６２および第２の金属端子１８，１１８，２１８の第２の延長部８２，１８２，２８２が弾性変形し易くなるため、交流電圧が加わることでセラミック層に生じる機械的歪みをより吸収することができる。これにより、このとき生じる振動が、第１の外部電極５０ａおよび第３の外部電極５０ｃを介して実装基板に伝達することを抑制することができる。従って、第１の金属端子１６，１１６，２１６および第２の金属端子１８，１１８，２１８を備えることで、より安定してアコースティックノイズ（鳴き）の発生を抑制することができる。なお、第１の金属端子１６，１１６，２１６および第２の金属端子１８，１１８，２１８の全周囲面において、めっき膜が形成されていなくても良い。
【０１０１】
第１の金属端子１６の第１の延長部６２、および、第２の金属端子１８の第２の延長部８２の周囲面のめっき膜を除去する場合、第１の金属端子１１６の第１の延長部１６２および第１の実装部１６４の周囲面、ならびに第２の金属端子１１８の第２の延長部１８２および第２の実装部２６４の周囲面のめっき膜を除去する場合、第１の金属端子２１６の第１の延長部２６２、第３の延長部２６３および第１の実装部２６４の周囲面、ならびに第２の金属端子２１８の第２の延長部２８２、第４の延長部２８３、および第２の実装部２８４の周囲面のめっき膜を除去する場合、または、第１の金属端子１６，１１６，２１６および第２の金属端子１８，１１８，２１８の全周囲面のめっき膜を除去する場合、機械による除去（切削、研磨）方法、レーザートリミングによる除去方法、めっき剥離剤（たとえば水酸化ナトリウム）による除去方法、または、第１の金属端子１６，１１６，２１６および第２の金属端子１８，１１８，２１８のめっき膜形成前に、レジスト膜でめっきを形成しない部分を覆い、第１の金属端子１６，１１６，２１６および第２の金属端子１８，１１８，２１８にめっき膜を形成した後にレジスト膜を除去する方法が考えられる。
【０１０２】
下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。下層めっき膜の厚みは０．２μｍ以上５．０μｍ以下程度であることが好ましい。
【０１０３】
上層めっき膜は、Ｓｎ、Ａｇ、Ａｕまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、上層めっき膜は、ＳｎまたはＳｎを主成分として含む合金からなる。上層めっき膜をＳｎまたはＳｎを主成分として含む合金により形成することにより、第１の金属端子１６，１１６，２１６および第２の金属端子１８，１１８，２１８と外部電極５０との半田付き性を向上させることができる。上層めっき膜の厚みは、１．０μｍ以上５．０μｍ以下程度であることが好ましい。
【０１０４】
また、端子本体および下層めっき膜のそれぞれを、高融点のＮｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金により形成することにより、外部電極の耐熱性を向上させることができる。
【０１０５】
以上の構造からなる積層セラミック電子部品１０Ａ，１１０Ａ，２１０Ａは、第１の積層体２０と第２の積層体４０とを直列に接続することができるため、それぞれの積層体に印加される電圧を低くなり、積層セラミック電子部品１０Ａ，１１０Ａ，２１０Ａの高耐電圧化が可能となる。
【０１０６】
また、積層セラミック電子部品１０Ａ，１１０Ａ，２１０Ａは、大容量の領域において、従来の積層セラミックコンデンサを実装基板上に複数個並べて、本発明と同じ容量を取得しようとした場合、従来の積層セラミックコンデンサを複数個並べて実装するよりも、積層セラミック電子部品１０Ａ，１１０Ａ，２１０Ａを実装基板上に１つ配置する方が、実装面積が小さくなる。そして、積層セラミック電子部品１０Ａ，１１０Ａ，２１０Ａは、特許文献１に記載の、複数のコンデンサをセラミック積層体の内部に接続した構成を有する積層セラミック電子部品と比較した場合、実装面積に対する取得静電容量が大きくなる。
【０１０７】
したがって、以上の構造からなる積層セラミック電子部品１０Ａ，１１０Ａ，２１０Ａは、高耐電圧設計を確保しつつも、取得静電容量の確保および実装面積の抑制を図ることができる。
【０１０８】
（第２の実施の形態）
本発明の第２の実施の形態に係る積層セラミック電子部品について説明する。図９は、本発明の第２の実施の形態に係る積層セラミック電子部品の一例を示す外観斜視図である。図１０は、図９の線Ｘ−Ｘにおける断面図である。
第２の実施の形態に係る積層セラミック電子部品１０Ｂは、第２の外部電極５０ｂ’の配置の状態が異なることで、積層セラミック電子部品本体１２Ｂの構造が異なることを除き、図１に示した第１の実施の形態の積層セラミック電子部品１０Ａの構造と同様のものである。従って、積層セラミック電子部品１０Ａと同一の部分には同一の符号を付してその説明は省略する。
【０１０９】
図９および図１０に示すように、積層セラミック電子部品本体１２Ｂにおける第２の外部電極５０ｂ’は、第１の積層体２０の第２の端面２０ｆと第２の積層体４０の第３の端面４０ｅ上にのみ跨って配置されている。換言すると、第２の外部電極５０ｂ’は、第１の積層体２０の第１の主面２０ａの一部、第２の主面２０ｂの一部、第１の側面２０ｃの一部、および第２の側面２０ｄの一部には配置されておらず、第２の積層体４０の第３の主面４０ａの一部、第４の主面４０ｂの一部、第３の側面４０ｃの一部、および第４の側面４０ｄの一部には配置されていない。
【０１１０】
また、図１１は、図９に示した金属端子の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。図１２は、図１１の線ＸＩＩ−ＸＩＩにおける断面図である。
図１１および図１２に示す積層セラミック電子部品１１０Ｂは、図９に示す積層セラミック電子部品本体１２Ｂを備え、また、図５に示す第１の金属端子１１６および第２の金属端子１１８を備える。すなわち、積層セラミック電子部品１１０Ｂは、既出の構成の組み合わせである。
【０１１１】
さらに、図１３は、図９に示した金属端子の別の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。図１４は、図１３の線ＸＩＶ−ＸＩＶ線における断面図である。
図１３および図１４に示す積層セラミック電子部品２１０Ｂは、図９に示す積層セラミック電子部品本体１２Ｂを備え、また、図７に示す第１の金属端子２１６および第２の金属端子２１８を備える。すなわち、積層セラミック電子部品２１０Ｂは、既出の構成の組み合わせである。
【０１１２】
第２の実施の形態にかかる積層セラミックコンデンサ１０Ｂ，１１０Ｂ，２１０Ｂによれば、積層セラミックコンデンサ１０Ａ，１１０Ａ，２１０Ａと同様の効果を奏するとともに、次の効果を奏する。
すなわち、第２の実施の形態にかかる積層セラミック電子部品１０Ｂによれば、第１の積層体２０および第２の積層体４０のそれぞれの主面上、それぞれの側面上には、第２の外部電極５０ｂ’が配置されていないので、長期的な信頼性に影響する最外内層部における積層体の角部の外部電極膜厚を十分確保しつつも、第２の外部電極５０ｂ’の余分な材料コストを抑制することが可能となる。
【０１１３】
また、第２の実施の形態にかかる積層セラミック電子部品１０Ｂによれば、第１の積層体２０および第２の積層体４０のそれぞれの主面上、およびそれぞれの側面上には、第２の外部電極５０ｂ’が配置されていないので、温度サイクル（想定される実使用ストレス）時の積層セラミック電子部品１０Ｂにかかる膨張−収縮力が小さくなる。そのため、第１の積層体２０および第２の積層体４０にクラックが生じることを抑制することが可能となる。
【０１１４】
２．積層セラミック電子部品の製造方法
次に、以上の構成からなる積層セラミック電子部品１０Ａの製造方法の一実施の形態について説明する。
【０１１５】
まず、積層セラミック電子部品本体１２Ａの製造方法について説明する。
誘電体グリーンシートおよび内部電極を形成するための内部電極用導電性ペーストが準備される。なお、誘電体グリーンシートおよび内部電極用導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
【０１１６】
そして、誘電体グリーンシート上に、例えば、スクリーン印刷法やグラビア印刷法により、所定のパターンで内部電極用導電性ペーストが印刷され、内部電極パターンが形成される。
【０１１７】
次に、内部電極パターンが印刷されていない外層用誘電体グリーンシートが所定枚数積層され、その上に、内部電極パターンが印刷された誘電体グリーンシートが順次積層され、その上に、外層用誘電体グリーンシートが所定枚数積層され、積層体シートが作製される。
【０１１８】
続いて、この積層体シートは、静水圧プレスなどの手段により積層方向にプレスされて、積層体ブロックを作製する。
【０１１９】
その後、積層体ブロックが所定の形状寸法に切断され、生の積層体チップが切り出される。このとき、バレル研磨などにより生の積層体の角部や稜部に丸みをつけてもよい。続いて、切り出された生の積層体チップが焼成され、積層体が作製される。なお、生の積層体チップの焼成温度は、誘電体や内部電極用導電性ペーストの材料に依存するが、９００℃以上１４００℃以下であることが好ましい。
【０１２０】
続いて、作製された積層体から、第１の積層体と第２の積層体とが準備される。
【０１２１】
次に、第１の外部電極、第２の外部電極および第３の外部電極の下地電極層を形成するために、第１の積層体および第２の積層体の両端面に外部電極用導電性ペーストが塗布されて、それら積層体を直列方向に接続（当接）する。その後、乾燥、焼き付け処理を行い、第１の外部電極、第２の外部電極および第３の外部電極の下地電極層が形成される。このとき、焼き付け温度は、７００℃以上９００℃以下であることが好ましい。さらに、必要に応じて、下地電極層の表面に１層以上のめっきが施される。
【０１２２】
その後、各下地電極層の表面に、めっき層が形成され、外部電極が形成される。図１に示す積層セラミック電子部品本体１２Ａは、下地電極層上にめっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえば、バレルめっき法により、順次形成される。
【０１２３】
このようにして、積層セラミック電子部品本体１２Ａが製造される。
【０１２４】
次に、積層セラミック電子部品本体１２Ａに第１の金属端子１６および第２の金属端子１８を取り付ける方法について説明する。
【０１２５】
まず、積層セラミック電子部品本体１２Ａが準備される。
続いて、図１に示す第１の金属端子１６および第２の金属端子１８が準備される。
【０１２６】
そして、積層セラミック電子部品本体１２Ａの第１の積層体２０における第２の主面２０ｂ側の第１の外部電極５０ａに、接合材９０である半田を塗布し、第２の積層体４０の第４の主面４０ｂ側の第３の外部電極５０ｃに、接合材９０である半田を塗布する。
【０１２７】
その後、第１の積層体２０における第２の主面２０ｂ側の第１の外部電極５０ａに第１の金属端子１６を当接させ、第２の積層体４０の第４の主面４０ｂ側の第３の外部電極５０ｃに第２の金属端子１８を当接させ、この状態でリフローを行うことで、第１の外部電極５０ａと第１の金属端子１６とが接合され、第３の外部電極５０ｃと第２の金属端子１８とが接合される。
【０１２８】
以上の方法により、積層セラミック電子部品１０Ａが製造される。
【０１２９】
上述の方法により製造された積層セラミック電子部品１０Ａでは、積層セラミック電子部品本外１２Ａが、第２の外部電極５０ｂを第１の積層体２０の第２の端面２０ｆ上および第２の積層体４０の第３の端面４０ｅ上に跨って配置しているため、直列接続構造を得ることが可能となり、積層セラミック電子部品１０Ａに印加される電圧を低くすることが可能となることから、高耐電圧化を図ることができる。また、大容量の領域において、通常の積層セラミックコンデンサを複数個並べて、本発明の積層セラミック電子部品１０Ａの方が実装面積を小さくすることができ、実装面積に対する取得面積を大きくすることが可能となる。これにより、耐電圧設計を確保しつつ、容量の取得および実装面積の抑制の両立を図ることができる。
【０１３０】
なお、第２の実施の形態の積層セラミック電子部品本体１２Ｂにおける第２の外部電極５０ｂ’の形成は、以下の方法により行われる。
【０１３１】
すなわち、第２の外部電極５０ｂ’の形成方法としては、第１の積層体２０および第２の積層体４０の、第２の外部電極５０ｂ’を形成する部分の表裏側面にマスキングをし、端面にガラス成分と金属とを含む導電性ペーストを塗布し、それらを直列方向に接続し、乾燥する。乾燥後、マスキングを外し、焼き付け処理を行い、下地電極層が形成される。この時の焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。必要に応じて、焼き付け層の表面にはめっきが施される。
【０１３２】
また、第２の外部電極５０ｂ’の別の形成方法としては、第１の積層体２０および第２の積層体４０を直列方向に整列し、所定の間隔に保持する。第１の積層体２０および第２の積層体４０の間にガラス成分と金属とを含む導電性ペーストを注入し、乾燥後、焼き付け処理を行い、下地電極層が形成される。この時の焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。必要に応じて、焼き付け層の表面にはめっきが施される。
【０１３３】
以上の方法により、積層セラミック電子部品１０Ｂが製造される。
【０１３４】
なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。また、電子部品本体のセラミック層の厚み、層数、対向電極面積および外形寸法は、これに限定されるものではない。
【符号の説明】
【０１３５】
１０Ａ，１０Ｂ，１１０Ａ，１１０Ｂ，２１０Ａ，２１０Ｂ  積層セラミック電子部品
１２Ａ，１２Ｂ  積層セラミック電子部品本体
１６，１１６，２１６  第１の金属端子
１８，１１８，２１８  第２の金属端子
２０  第１の積層体
２０ａ  第１の積層体の第１の主面
２０ｂ  第１の積層体の第２の主面
２０ｃ  第１の積層体の第１の側面
２０ｄ  第１の積層体の第２の側面
２０ｅ  第１の積層体の第１の端面
２０ｆ  第１の積層体の第２の端面
２２，４２  セラミック層
２３ａ，４３ａ  外層部
２３ｂ，４３ｂ  内層部
２４，４４  内部電極
２４ａ  第１の内部電極
２４ｂ  第２の内部電極
２６ａ  第１の引出電極部
２６ｂ  第２の引出電極部
２８ａ，４８ａ  対向電極部
２８ｂ，４８ｂ  側部（Ｗギャップ）
２８ｃ，４８ｃ  端部（Ｌギャップ）
４０  第２の積層体
４０ａ  第２の積層体の第３の主面
４０ｂ  第２の積層体の第４の主面
４０ｃ  第２の積層体の第３の側面
４０ｄ  第２の積層体の第４の側面
４０ｅ  第２の積層体の第３の端面
４０ｆ  第２の積層体の第４の端面
４４ａ  第３の内部電極
４４ｂ  第４の内部電極
４６ａ  第３の引出電極部
４６ｂ  第４の引出電極部
５０  外部電極
５０ａ  第１の外部電極
５０ｂ，５０ｂ’  第２の外部電極
５０ｃ  第３の外部電極
５２ａ  第１の下地電極層
５２ｂ  第２の下地電極層
５２ｃ  第３の下地電極層
５４ａ  第１のめっき層
５４ｂ  第２のめっき層
５４ｃ  第３のめっき層
６０  第１の端子接合部
６２  第１の延長部
８０  第２の端子接合部
８２  第２の延長部
９０  接合材
１６０  第１の端子接合部
１６２  第１の延長部
１６４  第１の実装部
１８０  第２の端子接合部
１８２  第２の延長部
１８４  第２の実装部
２６０  第１の端子接合部
２６２  第１の延長部
２６３  第３の延長部
２６４  第１の実装部
２８０  第２の端子接合部
２８２  第２の延長部
２８３  第４の延長部
２８４  第２の実装部
Ｘ  積層セラミック電子部品の高さ方向
Ｙ  積層セラミック電子部品の幅方向
Ｚ  積層セラミック電子部品の長さ方向
【図１】
2020161548.tif 000003
【図２】
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【図３】
2020161548.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020161548.tif 000009
【図８】
2020161548.tif 000010
【図９】
2020161548.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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