(57)【要約】【課題】ＰＮパターンに同期修正用のパターンと同じパターンが含まれる場合にもデータ検査を可能にする同期制限装置等の提供。【解決手段】同期制限装置は、入力されるバイトデータの同期ずれを修正し得るバイト同期回路に入力される所定の周期を有するＰＮパターンの前記周期の一回分のデータが第一タイミングから前記バイト同期回路に入力された第二タイミングを表す情報を出力するタイミング出力部と、前記第一タイミングにおいて前記バイト同期回路が第一の同期ずれを検出した場合に、前記第一タイミングを保持する記憶部と、前記第二タイミングにおいて前記バイト同期回路が第二の同期ずれを検出した場合に前記第二の同期ずれについての前記修正を前記バイト同期回路に行わせない同期制限部と、を備える。【選択図】      図２
2020155823.tif 000002
【特許請求の範囲】
【請求項１】
入力されるバイトデータの同期ずれを修正し得るバイト同期回路に入力される所定の周期を有する疑似ランダムパターンの前記周期の一回分のデータが第一タイミングから前記バイト同期回路に入力された第二タイミングを表す情報を出力するタイミング出力部と、
前記第一タイミングにおいて前記バイト同期回路が第一の同期ずれを検出した場合に、前記第一タイミングを保持する記憶部と、
前記第二タイミングにおいて前記バイト同期回路が第二の同期ずれを検出した場合に前記第二の同期ずれについての前記修正を前記バイト同期回路に行わせない同期制限部と、
を備える、同期制限装置。
【請求項２】
前記タイミング出力部は、前記バイト同期回路に入力された前記疑似ランダムパターンのデータ数の積算値を出力し、前記第二タイミングは前記第一タイミングにおける前記積算値に前記周期の一回分のデータ数を加算した前記積算値のタイミングである、請求項１に記載された同期制限装置。
【請求項３】
前記同期制限部は、前記バイト同期回路が前記第一の同期ずれを検出するごとにその際の前記積算値である第一積算値を保持し、その後に、前記第二の同期ずれを検出した場合に、前記第二の同期ずれの際の前記積算値である第二積算値から一回の前記周期に相当するデータ数を現じた前記第一積算値が保持されている場合に、前記修正を前記バイト同期回路に行わせない、請求項２に記載された同期制限装置。
【請求項４】
前記第一積算値が直近の前記積算値から一回の前記周期に相当する前記データ数を減じた値より小さい場合に前記第一積算値を消去する、請求項３に記載された同期制限装置。
【請求項５】
前記バイト同期回路は入力データに含まれる同期ずれ検出用パターンに一致するパターンにより前記同期ずれを検出した場合に前記修正を行うものであり、前記同期制限部は、前記バイト同期回路が、前記疑似ランダムパターン中の前記同期ずれ検出用パターンに一致するパターンにより、前記第一の同期ずれ及び前記第二の同期ずれを検出した場合に、前記修正を前記バイト同期回路に行わせない、請求項１乃至請求項４のうちのいずれか一に記載された同期制限装置。
【請求項６】
前記バイト同期回路が、前記同期ずれ検出用パターンに一致するパターンにより生成した、前記バイトデータにおける前記同期ずれ検出用パターンに一致するパターンの開始ビット位置を表すデータの、前記バイト同期回路における前記修正を行う部分への送付を行わせないことにより、前記修正を前記バイト同期回路に行わせない、請求項５に記載された同期制限装置。
【請求項７】
請求項１乃至請求項６のうちのいずれか一に記載された同期制限装置と、前記疑似ランダムパターンの前記バイト同期回路への入力にともなう前記バイト同期回路からの出力データを検査する検査部と、を備える検査装置。
【請求項８】
請求項７に記載された検査装置と、前記バイト同期回路と、を備える検査システム。
【請求項９】
入力されるバイトデータの同期ずれを修正し得るバイト同期回路が第一タイミングにおいて第一の同期ずれを検出した場合に前記第一タイミングを保持し、
前記バイト同期回路が、入力される所定の周期を有する疑似ランダムパターンの前記周期の一回分のデータが前記第一タイミングから前記バイト同期回路に入力された第二タイミングにおいて前記バイト同期回路が第二の同期ずれを検出した場合に前記第二の同期ずれについての前記修正を前記バイト同期回路に行わせない、
同期制限方法。
【請求項１０】
入力されるバイトデータの同期ずれを修正し得るバイト同期回路が第一タイミングにおいて第一の同期ずれを検出した場合に前記第一タイミングを保持する処理と、
前記バイト同期回路が、入力される所定の周期を有する疑似ランダムパターンの前記周期の一回分のデータが前記第一タイミングから前記バイト同期回路に入力された第二タイミングにおいて前記バイト同期回路が第二の同期ずれを検出した場合に前記第二の同期ずれについての前記修正を前記バイト同期回路に行わせない処理と、
をコンピュータに実行させる同期制限プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ受信回路のバイト同期に関する。
【背景技術】
【０００２】
多重化中継装置や加入者系装置などのディジタル伝送装置に用いられるバイト同期制御方式においては、一般的に、連続した複数バイトから任意の同期パターンを検出する。そして、検出した同期パターンのビット位置によって、入力データの出力のタイミングを調節し、同期化された出力データとする（例えば、特許文献１の図４及び０００２乃至０００５段落参照）。
【０００３】
一方、回路の動作を検査する一般的な方法として、ＰＮパターンを回路に入力することにより出力データを検査する方法が行われている（特許文献２の０００２乃至０００５段落参照）。ここで、ＰＮパターンは、疑似ランダムパターン（Ｐｓｅｕｄ  ｒａｎｄｏｍ  ｐａｔｔｅｒｎ）を表す。
【０００４】
図１は、一般的なバイト同期回路に、ＰＮパターンを入力し、出力データを検査するシステムの例である検査システム５００の構成を表す概念図である。なお、図１に表す各通信線に付した斜め線の数字は、その通信線に含まれるデータ線の本数を表す。また、当該数字が複数である場合には、複数のデータが所定のタイミングに並列で送付されることを意味する。この点については、他の図面においても同じである。
【０００５】
検査システム５００は、バイト同期回路１０と、検査用回路２０と、を備える。
【０００６】
バイト同期回路１０は、特許文献１の図４に含まれる、バイトシフトレジスタ４０１、バイト位相検出回路４０２、同期パターン検出回路４０３、並べ替え回路４０４及びバイト位相保持回路４０５から構成される部分に相当する。
【０００７】
検査用回路２０は、ＰＮパターン発生回路２１とセレクタ２２とＰＮ検査回路２３とを備える。
【０００８】
図１に表す入力データＡは８並列ビットのデータである。また、検査用入力データＢは、シリアルのＰＮパターンデータをＰＮパターン発生回路２１内で、８並列ビットのデータに変換したデータである。
【０００９】
セレクタ２２は、通常動作時には、制御信号Ｃにより、８並列ビットの入力データＡを８並列ビットの入力データＤにする。セレクタ２２は、また、ＰＮパターンデータによる検査時には、制御信号Ｃにより、８並列ビットの検査用入力データＢを８並列ビットの入力データＤにする。
【００１０】
シフトレジスタ１１は４０ビットのレジスタで構成されている。そして、シフトレジスタ１１は、８並列の入力データＤを３９ビット並列の並列データＥに変換し、バイト位相検出回路１２に送る。また、シフトレジスタ１１は、８並列の入力データＤを１５ビットの並列データＩに変換し、並べ替え回路１５に送る。
【００１１】
入力データＡには、１バイト＝８ビットの各データが同期している場合には３２ビットの連続ビットとなる同期修正用パターン（同期修正用連続ビット）が含まれている。連続ビットのビットパターンは予め定められている。
【００１２】
バイト位相検出回路１２は、並列に入力された３９ビット中に３２ビットの連続ビットがあることを検出したとする。すると、バイト位相検出回路１２は、３９ビット中の３２ビットの連続ビットの１バイト＝８ビット中の開始位置を検出する。そして、バイト位相検出回路１２は、当該開始位置を表すバイト位相データＦ及びＨを導出する。バイト位相データＦ及びＨの各々は、各々のビットが１バイト＝８ビットに同期遅れが生じているか否かを表す８並列のデータビットである。
【００１３】
同期パターン発生回路１３は、バイト位相データＦが同期遅れが生じているか否かを表す検出信号Ｇをバイト位相保持回路１４に送付する。検出信号Ｇは、例えば、８並列のバイト位相データＦの各ビット位置のデータについての論理和を表す。
【００１４】
バイト位相保持回路１４は、検出信号Ｇの送付が同期遅れが生じている旨を表すレベルに切り替わる（例えば０レベルから１レベルに切り替わる）と、バイト位相データＨをバイト位相データＪとして、並び替え回路１５に送る。
【００１５】
並べ替え回路１５は、例えば、セレクタとレジスタで構成されている。並べ替え回路１５は、バイト位相保持回路１４からバイト位相データＪが送付されると、バイト位相データＪにより１５ビットの並列データＩからバイト位相データＪにより表されるバイト開始ビット位置からの８ビットの、同期化された出力データＫを出力する。
【００１６】
ＰＮパターン発生回路２１は、８並列のＰＮデータからなるＰＮパターンをセレクタ２２に送付する。当該ＰＮパターンは、設定されたＰＮデータ列が所定の周期で繰り返されるものである。例えば、ＰＮ７の場合は、当該周期は、（２７−１）ビットの周期である。
【００１７】
ＰＮ検査回路２３は、ＰＮパターンによる検査の際に、出力データＫにより、バイト同期回路１０の出力データＫのデータ検査を行う。ＰＮ検査回路２３は、例えば、ＰＮパターン発生回路２１が検査用入力データＢとして入力するＰＮパターン情報を保持しており、出力データＫが対応するＰＮパターンデータと一致するか否かを判定することにより、出力データＫのデータ検査を行う。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平０６−０３７７４６号公報
【特許文献２】特開平０６−０８５７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
図１に表すバイト同期回路１０は、ＰＮパターンからなる８並列の入力データＤに偶然含まれる同期修正用パターンと同じパターンを検出した場合には、入力データＤを並べ替えた出力データＫを出力する。そのため、ＰＮ検査回路２３は、同期修正用パターンと同じパターンが含まれると、バイト同期回路１０の正しい出力データ検査が行えない。
【００２０】
本発明は、ＰＮパターンに同期修正用のパターンと同じパターンが含まれる場合にもデータ検査を可能にする同期制限装置等の提供を目的とする。
【課題を解決するための手段】
【００２１】
本発明の同期制限装置は、入力されるバイトデータの同期ずれを修正し得るバイト同期回路に入力される所定の周期を有するＰＮパターンの前記周期の一回分のデータが第一タイミングから前記バイト同期回路に入力された第二タイミングを表す情報を出力するタイミング出力部と、前記第一タイミングにおいて前記バイト同期回路が第一の同期ずれを検出した場合に、前記第一タイミングを保持する記憶部と、前記第二タイミングにおいて前記バイト同期回路が第二の同期ずれを検出した場合に前記第二の同期ずれについての前記修正を前記バイト同期回路に行わせない同期制限部と、を備える。
【発明の効果】
【００２２】
本発明の同期制限装置等は、ＰＮパターンに同期修正用のパターンと同じパターンが含まれた場合にもデータ検査を可能にする、
【図面の簡単な説明】
【００２３】
【図１】一般的な検査システムの構成例を表す概念図である。
【図２】本実施形態の検査システムの構成例（その１）を表す概念図である。
【図３】同期制限部の構成例を表す概念図である。
【図４】本実施形態の検査システムの構成例（その２）を表す概念図である。
【図５】同期制限部が行う同期制限処理の処理フロー例を表す概念図である。
【図６】同期制限部が行う第一カウント値廃棄処理の処理フロー例を表す概念図である。
【図７】実施形態の同期制限装置の最小限の構成を表す概念図である。
【発明を実施するための形態】
【００２４】
図２は、本実施形態の検査システムの例である検査システム５００の構成を表す概念図である。また、図３は、図２に表す同期制限部１６の構成例を表す概念図である。
【００２５】
図２に表す検査システム５００は、図１に表す検査システム５００のバイト同期回路１０に同期制限部１６を、検査用回路２０にＰＮ周期カウンタ２４を、各々追加したものである。そして、図２に表す検査システム５００の各構成の説明は、下記を除いて、図１に表す検査システム５００の説明と同じである。図１の説明と下記説明とが矛盾する場合は下記説明を優先する。
【００２６】
検査用回路２０のＰＮ周期カウンタ２４は、ＰＮパターン発生回路２１が発生するＰＮデータの個数をカウント（積算）する。ＰＮ周期カウンタ２４には、例えば、ＰＮパターン発生回路２１におけるパターンの発生タイミングを規定するクロック信号と共通のクロック信号が入力されているものとする。その場合、ＰＮ周期カウンタ２４は、当該クロック信号のクロックタイミングを数えることにより、ＰＮパターン発生回路２１が発生するＰＮデータの個数をカウントし得る。ＰＮ周期カウンタ２４は、当該カウント値（積算値）を表すカウント値Ｌを同期制限部１６に送付する。
【００２７】
バイト同期回路１０の同期パターン発生回路１３は、バイト位相データＦから生成した同期遅れの有無を表す検出信号Ｇを、図１の場合のバイト位相保持回路１４ではなく、同期制限部１６に送る。
【００２８】
同期制限部１６は、例えば、図３に表すように、制限処理部１６ａと記憶部１６ｂとを備える。
【００２９】
制限処理部１６ａは、同期パターン発生回路１３から送付される検出信号Ｇが、同期遅れが生じている旨を表すレベルになると、その際にＰＮ周期カウンタ２４から送付されたカウント値Ｌのカウント値を第二カウント値に設定する。そして、制限処理部１６ａは、また、（第二カウント値−第一カウント値）の値が、ＰＮパターンの一周期分のビット数（ＰＮ７の場合２７−１）に等しい第一カウント値が記憶部１６ｂに格納されているか否かを判定する。そして、制限処理部１６ａが、（第二カウント値−第一カウント値）の値が、ＰＮパターンの一周期分のビット数（ＰＮ７の場合２７−１）に等しい第一カウント値が記憶部１６ｂに保持されている旨を判定したとする。その場合、制限処理部１６ａは、バイト位相保持回路１４に送付する検出信号Ｍを同期遅れが生じていない旨（例えば０レベル）にする。一方、制限処理部１６ａが、（第二カウント値−第一カウント値＋１）の値が、ＰＮパターンの一周期分のカウント値（ＰＮ７の場合２７−１）に等しくない旨を判定したとする。その場合、制限処理部１６ａは、バイト位相保持回路１４に送付する検出信号Ｍを同期遅れが生じている旨（例えば１レベル）にする。
【００３０】
制限処理部１６ａは、また、その第二カウント値を、新規な第一カウント値として記憶部１６ｂに格納させる。
【００３１】
制限処理部１６ａは、また、ＰＮパターンの一周期分のカウント値に相当する時間より前に記憶部１６ｂに保持させた第一カウント値は記憶部１６ｂに廃棄させる。その理由は、ＰＮパターンの一周期分のカウント値に相当する時間より前に記憶部１６ｂに保持させた第一カウント値は、（第二カウント値−第一カウント値＋１）の値が、ＰＮパターンの一周期分のカウント値に等しくならないからである。制限処理部１６ａは、無用の判定処理を行わない処理時間短縮のために、ＰＮパターンの一周期分のカウント値に相当する時間より前に記憶部１６ｂに保持させた第一カウント値を記憶部１６ｂに廃棄させる。
【００３２】
なお、制限処理部１６ａが行う同期制限処理の例は図５に、第一カウント値の廃棄処理の例は図６に、各々、表される。
【００３３】
記憶部１６ｂは、例えば、制限処理部１６ａが上記動作を行うためのプログラムや情報を備える。記憶部１６ｂは、また、制限処理部１６ａが指示する情報を格納する。記憶部１６ｂは、また、制限処理部１６ａが指示する格納情報を制限処理部１６ａに送付する。
【００３４】
同期制限部１６は、バイト同期回路１０の外部であっても構わない。また、同期制限部１６は、プログラムにより動作するコンピュータ（プロセッサと記憶部とを含む構成）であっても構わない。
【００３５】
バイト位相保持回路１４は、バイト位相検出回路１２から送付されたバイト位相データＨを保持する。そして、バイト位相保持回路１４は、検出信号Ｍが、同期遅れが生じている旨（例えば１レベル）に変更されると、バイト位相データＨをバイト位相データＪとして、並べ替え回路１５に送付する。
【００３６】
並べ替え回路１５及びＰＮ検査回路２３の説明は、図１の場合と同様である。
【００３７】
なお、図２に表すＰＮパターン発生回路２１は、検査用回路２０の外部であっても構わない。
【００３８】
図４は、シリアルのデータを処理するバイト同期回路をＰＮパターンにより検査する本実施形態の検査システムの例である検査システム５００の構成を表す概念図である。
【００３９】
検査システム５００は、図２に表す検査システム５００の備える構成に加えてシリパラ変換器３０を備える。そして、図４に表す検査システム５００の説明は、以下を除いて、図２に表す検査システム５００の説明と同じである。
【００４０】
図４に表す入力データＡは８Ｂ／１０Ｂ方式で符号化されたシリアルのデータである。また、ＰＮパターン発生回路２１からの検査用入力データＢは、シリアルのＰＮパターンデータである。
【００４１】
セレクタ２２は、通常動作時には、制御信号Ｃにより、シリアルの入力データＡをシリアルの入力データＤとする。セレクタ２２は、また、ＰＮパターンデータによる検査時には、制御信号Ｃにより、シリアルの検査用入力データＢをシリアルの入力データＤとする。
【００４２】
シリパラ変換器３０は入力されたシリアルの入力データＤを、１０並列ビットのデータに変換する。１０並列ビットは１バイトに相当する。
【００４３】
シフトレジスタ１１は、１０並列ビットの入力データを１９並列ビットの並列データＥ及び並列データＩに変換する。シフトレジスタ１１は、あるタイミングでシフトレジスタ１１に入力された１０並列ビットを１９並列中の第１乃至第１０ビットにする。シフトレジスタ１１は、また、次のタイミングで入力された１０並列ビット中の第１乃至第９ビットを、順番に１９並列中の第１１乃至第１９ビットとする。そして、シフトレジスタ１１は、所定のタイミングで、第１乃至第１９ビットを出力する。出力された１９並列ビットの並列データＥはバイト位相検出回路１２に入力される。また、１９並列ビットの並列データＩは並べ替え回路１５に入力される。
【００４４】
入力データＡには、１０ビットの連続ビットとなる同期修正用パターンが含まれている。当該連続ビットのパターンは予め定められている。
【００４５】
バイト位相検出回路１２が、並列に入力された１９ビット中に１０ビットの連続ビットを検出すると、連続ビットが開始する１バイト＝１０ビット中のビット位置を特定する。そして、当該開始位置を表すバイト位相データＦ及びＨを導出する。バイト位相検出回路１２は、バイト位相データＦを同期パターン発生回路１３に、バイト位相データＨをバイト位相保持回路１４に、各々送付する。
【００４６】
同期パターン発生回路１３は、バイト位相データＦが同期遅れが生じている旨を表すか否かを表す検出信号Ｇを同期制限部１６に送付する。検出信号Ｇは、例えば、バイト位相データＦの各ビット位置のデータについての論理和を表す。
【００４７】
ＰＮ周期カウンタ２４、同期制限部１６及びバイト位相保持回路１４の説明は、図２に表すものと同じである。
【００４８】
並べ替え回路１５は、例えば、セレクタとレジスタで構成されており、バイト位相データＪにより、１９並列の並列データＩを並べ替え、同期化された１０並列ビットの出力データＫを出力する。
【００４９】
ＰＮ検査回路２３の説明は、図２に表すものと同じである。
【００５０】
図５は、図３に表す同期制限部１６の制限処理部１６ａが行う同期制限処理の処理フロー例を表す概念図である。制限処理部１６ａは、例えば、図３に表す記憶部１６ｂが保持するプログラムにより図５の処理を行う。
【００５１】
制限処理部１６ａは、例えば、外部からの開始情報の入力により図５に表す処理を開始する。
【００５２】
そして、制限処理部１６ａは、Ｓ１０１の処理として、同期パターン発生回路１３から送付される検出信号Ｇのレベルが０から１に変わったかについての判定を行う。ここで、０レベルの検出信号Ｇは同期遅れが生じていない旨を表し、１レベルは同期遅れが生じている旨を表すこととする。
【００５３】
制限処理部１６ａは、Ｓ１０１の処理による判定結果がｙｅｓの場合は、Ｓ１０２の処理を行う。一方、制限処理部１６ａは、Ｓ１０１の処理による判定結果がｎｏの場合は、Ｓ１０６の処理を行う。
【００５４】
制限処理部１６ａは、Ｓ１０２の処理を行う場合は、同処理として、記憶部１６ｂが第一カウント値を保持しているかについての判定を行う。第一カウント値は、Ｓ１０５の処理により制限処理部１６ａが記憶部１６ｂに保持させる、ＰＮ周期カウンタ２４から送付されたカウント値である。なお、制限処理部１６ａは、記憶部１６ｂが保持する第一カウント値のうち、記憶部１６ｂがＰＮパターンの周期より前に格納したものは、記憶部１６ｂに廃棄させるものとする。当該処理の例は図６に表す。
【００５５】
制限処理部１６ａは、Ｓ１０２の処理による判定結果がｙｅｓの場合は、Ｓ１０３の処理を行う。一方、制限処理部１６ａは、Ｓ１０２の処理による判定結果がｎｏの場合は、Ｓ１０４の処理を行う。
【００５６】
制限処理部１６ａは、Ｓ１０３の処理を行う場合は、同処理として、記憶部１６ｂが保持している第一カウント値に、（第二カウント値−第一カウント値＋１）の値がＰＮパターンの周期に等しいものがあるかについての判定を行う。ここで、第二カウント値は、Ｓ１０３の処理を行う時点で直近の、ＰＮ周期カウンタ２４から送付されたカウント値とする。また、ＰＮパターンの周期は、例えば、ＰＮ７の場合は、（２７−１）ビットのＰＮデータカウント回数に相当する期間である。
【００５７】
制限処理部１６ａは、Ｓ１０３の処理による判定結果がｙｅｓの場合は、Ｓ１０６の処理を行う。一方、制限処理部１６ａは、Ｓ１０３の処理による判定結果がｎｏの場合は、Ｓ１０４の処理を行う。
【００５８】
制限処理部１６ａは、Ｓ１０４の処理を行う場合は、同処理として、検出信号Ｍのレベルを０から１に変える。
【００５９】
そして、制限処理部１６ａは、Ｓ１０５の処理として、第二カウント値を第一カウント値として記憶部１６ｂに保持させる。
【００６０】
そして、制限処理部１６ａは、Ｓ１０６の処理として、図５に表す処理を終了するかについての判定を行う。制限処理部１６ａは、当該判定を、例えば、外部からの終了情報の入力の有無を判定することにより行う。
【００６１】
制限処理部１６ａは、Ｓ１０６の処理による判定結果がｙｅｓの場合は、図５に表す処理を終了する。一方、制限処理部１６ａは、Ｓ１０６の処理による判定結果がｎｏの場合は、Ｓ１０１の処理を再度行う。
【００６２】
図６は、制限処理部１６ａが行う、記憶部１６ｂが保持する第一カウント値のうちＰＮパターンの周期より前に保持したものを廃棄させる第一カウント値廃棄処理を表す概念図である。
【００６３】
制限処理部１６ａは、例えば、外部からの開始情報の入力により、図６に表す処理を開始する。
【００６４】
制限処理部１６ａは、まず、Ｓ２０１の処理として、記憶部１６ｂが第一カウント値を保持しているか否かについての判定を行う。第一カウント値は、図５に表すＳ１０５の処理により制限処理部１６ａが記憶部１６ｂに保持させるものである。制限処理部１６ａは、Ｓ２０１の処理による判定結果がｙｅｓの場合はＳ２０２の処理を行う。一方、制限処理部１６ａは、Ｓ２０１の処理による判定結果がｎｏの場合はＳ２０９の処理を行う。
【００６５】
制限処理部１６ａは、Ｓ２０２の処理を行う場合は、同処理として、記憶部１６ｂが保持している第一カウント値をリストにする。その際に、制限処理部１６ａは、リストにされた第一カウント値の各々に連番である値ｎを付与する。
【００６６】
そして、制限処理部１６ａは、Ｓ２０３の処理として、値ｎに１を代入する。
【００６７】
そして、制限処理部１６ａは、Ｓ２０４の処理として、ＰＮ周期カウンタ２４から送付された直近のカウント値から値ｎの第一カウント値を減じた値が、ＰＮパターンの一周期分のカウント回数を超えたかについての判定を行う。制限処理部１６ａは、Ｓ２０４の処理による判定結果がｙｅｓの場合はＳ２０５の処理を行う。一方、制限処理部１６ａは、Ｓ２０４の処理による判定結果がｎｏの場合はＳ２０６の処理を行う。
【００６８】
制限処理部１６ａは、Ｓ２０５の処理を行う場合は、同処理として、連番が値ｎの第一カウント値を記憶部１６ｂに削除させる。
【００６９】
そして、制限処理部１６ａは、Ｓ２０６の処理として、連番が値ｎの第一カウント値を直近のＳ２０２の処理により生成したリストから削除する。
【００７０】
そして、制限処理部１６ａは、Ｓ２０７の処理として、直近のＳ２０２の処理により生成したリストに第一カウント値はあるかについて判定する。制限処理部１６ａは、Ｓ２０７の処理による判定結果がｙｅｓの場合はＳ２０８の処理を行う。一方、制限処理部１６ａは、Ｓ２０７の処理による判定結果がｎｏの場合はＳ２０９の処理を行う。
【００７１】
制限処理部１６ａは、Ｓ２０８の処理を行う場合は、同処理として、値ｎを１増やす。そして、制限処理部１６ａは、Ｓ２０４の処理を再度行う。
【００７２】
制限処理部１６ａは、Ｓ２０９の処理を行う場合は、同処理として、図６に表す処理を終了するかについての判定を行う。制限処理部１６ａは、当該判定を、例えば、外部からの終了情報の入力の有無を判定することにより行う。制限処理部１６ａは、Ｓ２０９の処理による判定結果がｙｅｓの場合は図６に表す処理を終了する。一方、制限処理部１６ａは、Ｓ２０９の処理による判定結果がｎｏの場合は、Ｓ２０１の処理を再度行う。
［効果］
本実施形態の検査システムが、所定の周期で繰り返されるＰＮパターンによる検査時に、ＰＮパターンに偶然含まれる同期修正用パターンと同じパターンにより誤って同期のずれを検出したとする。その場合、本実施形態の検査システムは、ＰＮパターンデータの１周期分のデータカウント数後に検出された同期ずれについては、ＰＮパターンに対しての誤った同期ずれの修正を行わない。そのため、本実施形態の検査システムは、ＰＮパターンに同期修正用のパターンと同じパターンが含まれる場合にもデータ検査が可能である。
【００７３】
図７は実施形態の同期制限装置の最小限の構成である、同期制限装置１６０ｘの構成を表す概念図である。
【００７４】
同期制限装置１６０ｘは、タイミング出力部２４ｘと、記憶部１６ｂｘと、制限処理部１６ａｘとを備える。
【００７５】
タイミング出力部２４ｘは、バイト同期回路に入力される所定の周期を有するＰＮパターンの前記周期の一回分のデータが第一タイミングから前記バイト同期回路に入力された第二タイミングを表す情報を出力する。ここで、バイト同期回路は、入力されるバイトデータの同期ずれを修正し得るものである。
【００７６】
記憶部１６ｂｘは、前記第一タイミングにおいて前記バイト同期回路が第一の同期ずれを検出した場合に、前記第一タイミングを保持する。
【００７７】
制限処理部１６ａｘは、前記第二タイミングにおいて前記バイト同期回路が第二の同期ずれを検出した場合に前記第二の同期ずれについての前記修正を前記バイト同期回路に行わせない。
【００７８】
同期制限装置１６０ｘは、前記第一タイミングから、ＰＮパターンの前記周期の一回分のデータが前記バイト同期回路に入力された第二タイミングにおいては前記修正を前記バイト同期回路に行わせない。前記修正を前記バイト同期回路に行わせない場合には、ＰＮパターンに、前記バイト同期回路が前記修正を行うのに用いる同期修正用パターンと同じパターンが含まれる場合が含まれる。
【００７９】
同期制限装置１６０ｘは、ＰＮパターンに、前記同期修正用パターンと同じパターンが含まれても、前記バイト同期回路にデータ検査の妨げになるＰＮパターンに対する前記修正を行わせない。そのため、同期制限装置１６０ｘは、ＰＮパターンに同期修正用のパターンと同じパターンが含まれる場合にもデータ検査を可能にする。
【００８０】
そのため、同期制限装置１６０ｘは、前記構成により、［発明の効果］の項に記載した効果を奏する。
【００８１】
なお、図７に表す同期制限装置１６０ｘは、例えば、図２及び図４に表す、ＰＮ周期カウンタ２４と同期制限部１６との組合せである。また、タイミング出力部２４ｘは、例えば、ＰＮ周期カウンタ２４である。また、記憶部１６ｂｘは、例えば、図３に表す記憶部１６ｂである。また、制限処理部１６ａｘは、例えば、図３に表す制限処理部１６ａである。また、前記バイト同期回路は、例えば、図２及び図４に表す、バイト同期回路１０である。また、前記バイト同期回路において前記同期ずれを検出する部分は、例えば、図２及び図４に表す、バイト位相検出回路１２である。また、前記バイト同期回路において、前記修正を行う部分は、例えば、図２及び図４に表す、並べ替え回路１５である。
【００８２】
以上、本発明の各実施形態を説明したが、本発明は、前記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で更なる変形、置換、調整を加えることができる。例えば、各図面に示した要素の構成は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。
【００８３】
また、前記の実施形態の一部又は全部は、以下の付記のようにも記述され得るが、以下には限られない。
（付記１）
入力されるバイトデータの同期ずれを修正し得るバイト同期回路に入力される所定の周期を有する疑似ランダムパターンの前記周期の一回分のデータが第一タイミングから前記バイト同期回路に入力された第二タイミングを表す情報を出力するタイミング出力部と、
前記第一タイミングにおいて前記バイト同期回路が第一の同期ずれを検出した場合に、前記第一タイミングを保持する記憶部と、
前記第二タイミングにおいて前記バイト同期回路が第二の同期ずれを検出した場合に前記第二の同期ずれについての前記修正を前記バイト同期回路に行わせない同期制限部と、
を備える、同期制限装置。
（付記２）
前記タイミング出力部は、前記バイト同期回路に入力された前記疑似ランダムパターンのデータ数の積算値を出力し、前記第二タイミングは前記第一タイミングにおける前記積算値に前記周期の一回分のデータ数を加算した前記積算値のタイミングである、付記１に記載された同期制限装置。
（付記３）
前記同期制限部は、前記バイト同期回路が前記第一の同期ずれを検出するごとにその際の前記積算値である第一積算値を保持し、その後に、前記第二の同期ずれを検出した場合に、前記第二の同期ずれの際の前記積算値である第二積算値から一回の前記周期に相当するデータ数を現じた前記第一積算値が保持されている場合に、前記修正を前記バイト同期回路に行わせない、付記２に記載された同期制限装置。
（付記４）
前記第一積算値が直近の前記積算値から一回の前記周期に相当する前記データ数を減じた値より小さい場合に前記第一積算値を消去する、付記３に記載された同期制限装置。
（付記５）
前記バイト同期回路は入力データに含まれる同期ずれ検出用パターンに一致するパターンにより前記同期ずれを検出した場合に前記修正を行うものであり、前記同期制限部は、前記バイト同期回路が、前記疑似ランダムパターン中の前記同期ずれ検出用パターンに一致するパターンにより、前記第一の同期ずれ及び前記第二の同期ずれを検出した場合に、前記修正を前記バイト同期回路に行わせない、付記１乃至付記４のうちのいずれか一に記載された同期制限装置。
（付記６）
前記バイト同期回路が、前記同期ずれ検出用パターンに一致するパターンにより生成した、前記バイトデータにおける前記同期ずれ検出用パターンに一致するパターンの開始ビット位置を表すデータの、前記バイト同期回路における前記修正を行う部分への送付を行わせないことにより、前記修正を前記バイト同期回路に行わせない、付記５に記載された同期制限装置。
（付記７）
付記１乃至付記６のうちのいずれか一に記載された同期制限装置と、前記疑似ランダムパターンの前記バイト同期回路への入力にともなう前記バイト同期回路からの出力データを検査する検査部と、を備える検査装置。
（付記８）
前記バイト同期回路に前記疑似ランダムパターンを入力する疑似ランダムパターン発生部をさらに備える、付記７に記載された検査装置。
（付記９）
付記７又は付記８に記載された検査装置と、前記バイト同期回路と、を備える検査システム。
（付記１０）
入力されるバイトデータの同期ずれを修正し得るバイト同期回路が第一タイミングにおいて第一の同期ずれを検出した場合に前記第一タイミングを保持し、
前記バイト同期回路が、入力される所定の周期を有する疑似ランダムパターンの前記周期の一回分のデータが前記第一タイミングから前記バイト同期回路に入力された第二タイミングにおいて前記バイト同期回路が第二の同期ずれを検出した場合に前記第二の同期ずれについての前記修正を前記バイト同期回路に行わせない、
同期制限方法。
（付記１１）
入力されるバイトデータの同期ずれを修正し得るバイト同期回路が第一タイミングにおいて第一の同期ずれを検出した場合に前記第一タイミングを保持する処理と、
前記バイト同期回路が、入力される所定の周期を有する疑似ランダムパターンの前記周期の一回分のデータが前記第一タイミングから前記バイト同期回路に入力された第二タイミングにおいて前記バイト同期回路が第二の同期ずれを検出した場合に前記第二の同期ずれについての前記修正を前記バイト同期回路に行わせない処理と、
をコンピュータに実行させる同期制限プログラム。
【符号の説明】
【００８４】
１０    バイト同期回路
１１    シフトレジスタ
１２    バイト位相検出回路
１３    同期パターン発生回路
１４    バイト位相保持回路
１５    並べ替え回路
１６    同期制限部
１６０ｘ    同期制限装置
１６ａ    制限処理部
１６ａｘ    制限処理部
１６ｂ、１６ｂｘ    記憶部
２０    検査用回路
２１    ＰＮパターン発生回路
２２    セレクタ
２３    ＰＮ検査回路
２４    ＰＮ周期カウンタ
２４ｘ    タイミング出力部
５００    検査システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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