(57)【要約】【課題】  プログラム動作の間にメモリセルが受ける撹乱を減少することができる不揮発性メモリ装置及びそのプログラム方法を提供する。【解決手段】  不揮発性メモリ装置のプログラム方法は、複数のメモリセルが垂直方向に複数のビットライン及びソースラインの間に各々配置される複数のセルストリングを含むメモリセルアレイを複数のスタックに分割するステップ、前記複数のスタックの少なくとも１つの境界層に配置され、前記複数のセルストリングの電気的な連結を各々制御する複数の中間スイッチングトランジスタを提供するステップ、及びプログラム動作時、前記複数の中間スイッチングトランジスタのスイッチング動作を制御しながら前記複数のスタックのチャンネル電圧のブースティング動作を遂行するステップを含む。中間スイッチングトランジスタのスイッチング動作の制御を通じてチャンネル電圧のダブルブースティングを具現することによって、プログラム電圧撹乱及びパス電圧撹乱を減少する。【選択図】      図１
2020077450.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが垂直方向に複数のビットライン及びソースラインの間に各々配置される複数のセルストリングを含むメモリセルアレイを複数のスタックに分割するステップと、
前記複数のスタックの少なくとも１つの境界層に配置され、前記複数のセルストリングの電気的な連結を各々制御する複数の中間スイッチングトランジスタを提供するステップと、
プログラム動作時、前記複数の中間スイッチングトランジスタのスイッチング動作を制御しながら前記複数のスタックのチャンネル電圧のブースティング動作を遂行するステップとを含む、不揮発性メモリ装置のプログラム方法。
【請求項２】
前記複数のスタックのチャンネル電圧のブースティング動作を遂行するステップは、
前記複数の中間スイッチングトランジスタをターンオンさせた状態で前記複数のスタックのうち、全てのメモリセルが消去された状態にある消去スタックのワードラインに第１パス電圧を印加するステップと、
前記消去スタックのワードラインに前記第１パス電圧を印加した後、前記複数の中間スイッチングトランジスタをターンオフさせた状態で前記複数のスタックのうち、プログラムの対象となる選択スタックのワードラインに第２パス電圧を印加するステップとを含むことを特徴とする、請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項３】
前記消去スタックのワードラインに前記第１パス電圧を印加する間、前記選択スタックのチャンネル及び前記消去スタックのチャンネルはターンオンされた前記複数の中間スイッチングトランジスタにより互いに電気的に連結され、
前記選択スタックのワードラインに前記第２パス電圧を印加する間、前記選択スタックのチャンネル及び前記消去スタックのチャンネルはターンオフされた前記複数の中間スイッチングトランジスタにより互いに電気的に断絶されることを特徴とする、請求項２に記載の不揮発性メモリ装置のプログラム方法。
【請求項４】
前記選択スタックのワードラインに前記第２パス電圧を印加した後、前記選択スタックのチャンネルのブースティング電圧は、前記消去スタックのチャンネルのブースティング電圧より大きいことを特徴とする、請求項２に記載の不揮発性メモリ装置のプログラム方法。
【請求項５】
前記複数のスタックのチャンネル電圧のブースティング動作を遂行するステップは、
前記消去スタックのワードラインに前記第１パス電圧を印加する前に前記複数の中間スイッチングトランジスタをターンオンさせた状態で前記選択スタックのチャンネル及び前記消去スタックのチャンネルにプリチャージ電圧を印加するステップをさらに含むことを特徴とする、請求項２に記載の不揮発性メモリ装置のプログラム方法。
【請求項６】
前記複数の中間スイッチングトランジスタのスイッチング動作を制御して前記複数のスタックのワードライン電圧を初期化するリカバリー動作を遂行するステップをさらに含み、
前記リカバリー動作を遂行するステップは、
前記選択スタックのワードラインの電圧を、前記第２パス電圧から、初期化電圧より高く、前記第２パス電圧より低い中間電圧に減少すると共に、前記複数の中間スイッチングトランジスタをターンオンさせるステップを含むことを特徴とする、請求項２に記載の不揮発性メモリ装置のプログラム方法。
【請求項７】
前記リカバリー動作を遂行するステップは、
前記選択スタックのワードラインの電圧を前記中間電圧から前記初期化電圧に減少すると共に、前記消去スタックのワードラインの電圧を前記第１パス電圧から前記初期化電圧に減少するステップをさらに含むことを特徴とする、請求項６に記載の不揮発性メモリ装置のプログラム方法。
【請求項８】
前記選択スタックのプログラムが遂行されたワードラインの個数に該当するプログラムライン数に基づいて前記ブースティング動作を制御するステップをさらに含むことを特徴とする、請求項２に記載の不揮発性メモリ装置のプログラム方法。
【請求項９】
前記ブースティング動作を制御するステップは、
前記プログラムライン数が基準値より小さい場合に、前記ブースティング動作を遂行し、
前記プログラムライン数が基準値より大きい場合に、前記ブースティング動作を省略するステップを含むことを特徴とする、請求項８に記載の不揮発性メモリ装置のプログラム方法。
【請求項１０】
前記ブースティング動作を制御するステップは、
前記プログラムライン数が増加するほど前記第１パス電圧を減少するステップを含むことを特徴とする、請求項８に記載の不揮発性メモリ装置のプログラム方法。
【請求項１１】
前記ブースティング動作を制御するステップは、
前記消去スタックのワードラインに前記第１パス電圧を印加する前に前記複数の中間スイッチングトランジスタをターンオンさせた状態で前記選択スタックのチャンネル及び前記消去スタックのチャンネルに印加するプリチャージ電圧を、前記プログラムライン数が増加するほど減少するステップを含むことを特徴とする、請求項８に記載の不揮発性メモリ装置のプログラム方法。
【請求項１２】
最上位のワードラインから下方向に順次にプログラムするステップをさらに含み、
前記複数のスタックは前記境界層の下に位置する第１スタック及び前記境界層の上に位置する第２スタックを含み、
前記第２スタックに対してプログラムする時に前記ブースティング動作を遂行し、前記第１スタックに対してプログラムする時に前記ブースティング動作を省略することを特徴とする、請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項１３】
前記ブースティング動作を遂行する前に前記ソースラインを用いてプリチャージ電圧を前記複数のスタックのチャンネルに印加するステップをさらに含むことを特徴とする、請求項１２に記載の不揮発性メモリ装置のプログラム方法。
【請求項１４】
最下位のワードラインから上方向に順次にプログラムするステップをさらに含み、
前記複数のスタックは前記境界層の下に位置する第１スタック及び前記境界層の上に位置する第２スタックを含み、
前記第１スタックに対してプログラムする時に前記ブースティング動作を遂行し、前記第２スタックに対してプログラムする時に前記ブースティング動作を省略することを特徴とする、請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項１５】
前記ブースティング動作を遂行する前に前記複数のビットラインを用いてプリチャージ電圧を前記複数のスタックのチャンネルに印加するステップをさらに含むことを特徴とする、請求項１４に記載の不揮発性メモリ装置のプログラム方法。
【請求項１６】
前記境界層は下部境界層及び上部境界層を含み、
前記複数のスタックは前記下部境界層の下に位置する第１スタック、前記下部境界層と前記上部境界層との間に位置する第２スタック、及び前記上部境界層の上に位置する第３スタックを含み、
前記複数の中間スイッチングトランジスタは、前記下部境界層に配置される複数の下部スイッチングトランジスタ及び前記上部境界層に配置される複数の上部スイッチングトランジスタを含むことを特徴とする、請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項１７】
ビットラインとソースラインとの間に連結されたセルストリングが形成され、垂直方向に直列に連結された複数のスタックを含むメモリブロックのプログラム方法であって、
前記複数のスタックのうち、プログラムコマンドに従ってプログラムされるメモリセルを含む選択スタックを選択するステップと、
少なくとも１つの中間スイッチングトランジスタを含む境界層により、前記選択スタックを、全てのメモリセルが消去された状態にある消去スタックと分離するステップと、
前記選択スタックのプログラムが遂行されたワードラインの個数が基準値より小さいか否かを決定するステップと、
前記決定の結果に基づいて前記メモリブロックに対するダブルブースティング動作を遂行するステップとを含み、
前記ダブルブースティング動作は、
前記中間スイッチングトランジスタをターンオンさせた状態で前記消去スタックのワードラインに第１パス電圧を印加する第１ブースティング動作と、
前記中間スイッチングトランジスタをターンオフさせた状態で前記選択スタックのワードラインに第２パス電圧を印加する第２ブースティング動作とを含む、プログラム方法。
【請求項１８】
前記第１ブースティング動作で前記選択スタックのチャンネル及び前記消去スタックのチャンネルの電圧は第１チャンネル電圧でブースティングされ、前記第２ブースティング動作で前記選択スタック及び前記消去スタックのうち、前記選択スタックのチャンネルのみ前記第１チャンネル電圧より大きい第２チャンネル電圧でブースティングされ、
前記第１チャンネル電圧及び前記第２チャンネル電圧の差がしきい値より大きい場合、前記第１チャンネル電圧及び前記第２チャンネル電圧を減少することを特徴とする、請求項１７に記載のプログラム方法。
【請求項１９】
前記中間スイッチングトランジスタは、ダミーメモリセルであることを特徴とする、請求項１７に記載のプログラム方法。
【請求項２０】
複数のメモリセルが垂直方向に複数のビットライン及びソースラインの間に各々配置される複数のセルストリングを含み、前記垂直方向に配置される複数のスタックに分割され、前記複数のスタックの境界層に配置され、前記複数のセルストリングの電気的な連結を各々制御する複数の中間スイッチングトランジスタを含むメモリセルアレイと、
前記複数の中間スイッチングトランジスタのスイッチング動作を制御しながら前記複数のスタックのチャンネル電圧のブースティング動作を遂行する制御回路とを含む、不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、より詳しくは、不揮発性メモリ装置及び不揮発性メモリ装置のプログラム方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は電源が遮断されてもデータを格納することができる。揮発性メモリ装置は主にコンピュータなどのメインメモリに使われ、不揮発性メモリ装置はコンピュータ、携帯用通信機器など、広い範囲の応用機器でプログラム及びデータを格納する大容量メモリに使われている。
【０００３】
最近、半導体メモリ装置の集積度を向上させるために垂直型（vertical）ＮＡＮＤフラッシュメモリ装置のようにメモリセルが３次元に積層される不揮発性メモリ装置が活発に研究されている。メモリ装置の高密度化及び大容量化に従って不揮発性メモリ装置のプログラム動作時、メモリセルが受ける撹乱（disturbance）が増加する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前記のような問題点を解決するための本発明の一目的は、プログラム動作の間にメモリセルが受ける撹乱を減少することができる不揮発性メモリ装置のプログラム方法を提供することにある。
【０００５】
また本発明の一目的は、プログラム動作の間にメモリセルが受ける撹乱を減少することができる不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記一目的を達成するために、本発明の実施形態に従う不揮発性メモリ装置のプログラム方法は、複数のメモリセルが垂直方向に複数のビットライン及びソースラインの間に各々配置される複数のセルストリングを含むメモリセルアレイを複数のスタックに分割するステップ、前記複数のスタックの少なくとも１つの境界層に配置され、前記複数のセルストリングの電気的な連結を各々制御する複数の中間スイッチングトランジスタを提供するステップ、及びプログラム動作時、前記複数の中間スイッチングトランジスタのスイッチング動作を制御しながら前記複数のスタックのチャンネル電圧のブースティング動作を遂行するステップを含む。
【０００７】
前記一目的を達成するために、本発明の実施形態に従うビットラインとソースラインとの間に連結されたセルストリングが形成され、垂直方向に直列に連結された複数のスタックを含むメモリブロックのプログラム方法は、前記複数のスタックのうち、プログラムコマンドに従ってプログラムされるメモリセルを含む選択スタックを選択するステップ、少なくとも１つの中間スイッチングトランジスタを含む境界層により、前記選択スタックを、全てのメモリセルが消去された状態にある消去スタックと分離するステップ、及び前記選択スタックのプログラムが遂行されたワードラインの個数が基準値より小さいか否かを決定するステップ、及び前記決定の結果に基づいて前記メモリブロックに対するダブルブースティング動作を遂行するステップを含む。前記ダブルブースティング動作は、前記中間スイッチングトランジスタをターンオンさせた状態で前記消去スタックのワードラインに第１パス電圧を印加する第１ブースティング動作：及び前記中間スイッチングトランジスタをターンオフさせた状態で前記選択スタックのワードラインに第２パス電圧を印加する第２ブースティング動作を含む。
【０００８】
前記一目的を達成するために、本発明の実施形態に従う不揮発性メモリ装置はメモリセルアレイ及び制御回路を含む。前記メモリセルアレイは複数のメモリセルが垂直方向に複数のビットライン及びソースラインの間に各々配置される複数のセルストリングを含み、前記垂直方向に配置される複数のスタックに分割され、前記複数のスタックの境界層に配置され、前記複数のセルストリングの電気的な連結を各々制御する複数の中間スイッチングトランジスタを含む。前記制御回路は、前記複数の中間スイッチングトランジスタのスイッチング動作を制御しながら前記複数のスタックのチャンネル電圧のブースティング動作を遂行する。
【発明の効果】
【０００９】
本発明の実施形態に従う不揮発性メモリ装置及び不揮発性メモリ装置のプログラム方法は、中間スイッチングトランジスタのスイッチング動作の制御を通じてチャンネル電圧のダブルブースティングを具現することによって、プログラム電圧撹乱及びパス電圧撹乱を減少して不揮発性メモリ装置の寿命を増加し、性能を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に従う不揮発性メモリ装置のプログラム方法を示すフローチャートである。
【図２】本発明の実施形態に従うメモリシステムを示すブロック図である。
【図３】本発明の実施形態に従う不揮発性メモリ装置の一実施形態を示すブロック図である。
【図４】図３のメモリセルアレイを示すブロック図である。
【図５】図４のメモリセルアレイに含まれるメモリブロックの一実施形態を示す斜視図である。
【図６】図５を参照して説明したメモリブロックの等価回路を示す回路図である。
【図７ａ】本発明の実施形態に従うメモリセルアレイの構造を示す回路図である。
【図７ｂ】図７ｂ及び図７ｃは、図７ａの構造に相応するメモリブロックを示す斜視図である。
【図７ｃ】図７ｂ及び図７ｃは、図７ａの構造に相応するメモリブロックを示す斜視図である。
【図８】本発明の実施形態に従う不揮発性メモリ装置に含まれる境界層の一実施形態を説明するための断面図である。
【図９】３次元ＮＡＮＤフラッシュメモリ装置の例示的なプログラムバイアス条件を示す図である。
【図１０】本発明の実施形態に従う第１プログラム動作を示す図である。
【図１１】図１０の第１プログラム動作に従う第２スタックに対するプログラム方法の一実施形態を示すタイミング図である。
【図１２ａ】本発明の実施形態に従う不揮発性メモリ装置のプログラム方法によるパス電圧撹乱の減少を説明するための図である。
【図１２ｂ】本発明の実施形態に従う不揮発性メモリ装置のプログラム方法によるプログラム電圧撹乱の減少を説明するための図である。
【図１３ａ】図１３ａ及び１３ｂは、本発明の実施形態に従う不揮発性メモリ装置の増加型ステップパルスプログラミングでの読出し電圧撹乱及びプログラム電圧撹乱の減少を説明するための図である。
【図１３ｂ】図１３ａ及び１３ｂは、本発明の実施形態に従う不揮発性メモリ装置の増加型ステップパルスプログラミングでの読出し電圧撹乱及びプログラム電圧撹乱の減少を説明するための図である。
【図１４】不揮発性メモリ装置のプログラム方法で発生しうるホットキャリアインジェクションを説明するための図である。
【図１５】図１５及び図１６は、本発明の実施形態に従う不揮発性メモリ装置のプログラム方法を示すフローチャートである。
【図１６】図１５及び図１６は、本発明の実施形態に従う不揮発性メモリ装置のプログラム方法を示すフローチャートである。
【図１７】図１０の第１プログラム動作に従う第２スタックに対するプログラム方法の一実施形態を示すタイミング図である。
【図１８】本発明の実施形態に従う３個のスタックに分割されたメモリセルアレイを示す断面図である。
【図１９ａ】図１９ａ及び図１９ｂは、図１０の第１プログラム動作に従う図１８のメモリセルアレイのスタックに対するプログラム方法の実施形態を示す図である。
【図１９ｂ】図１９ａ及び図１９ｂは、図１０の第１プログラム動作に従う図１８のメモリセルアレイのスタックに対するプログラム方法の実施形態を示す図である。
【図２０】本発明の実施形態に従う第２プログラム動作を示す図である。
【図２１】図２０の第１プログラム動作に従う第１スタックに対するプログラム方法の一実施形態を示すタイミング図である。
【図２２ａ】図２２ａ及び図２２ｂは、本発明の実施形態に従う不揮発性メモリ装置に含まれるメモリセルアレイの実施形態を示す図である。
【図２２ｂ】図２２ａ及び図２２ｂは、本発明の実施形態に従う不揮発性メモリ装置に含まれるメモリセルアレイの実施形態を示す図である。
【図２３】本発明の実施形態に従うＳＳＤ（solid  state  disk  or  solid  state  drive）を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明する。図面上の同一な構成要素に対しては同一な参照符号を使用し、同一な構成要素に対して重複した説明は省略する。
【００１２】
図１は、本発明の実施形態に従う不揮発性メモリ装置のプログラム方法を示すフローチャートである。図１を参照すると、複数のメモリセルが垂直方向に複数のビットライン及びソースラインの間に各々配置される複数のセルストリングを含むメモリセルアレイを複数のスタックに分割する（Ｓ１００）。メモリセルアレイまたはメモリブロックは、図７ａから７ｃを参照して説明するように、２つのスタックに分割されることもでき、図１８を参照して説明するように、３個のスタックに分割されることもできる。一方、図面に図示してはいないが、類似の方式によりメモリブロックは４個以上のスタックに分割できることを理解することができる。
【００１３】
前記複数のスタックの少なくとも１つの境界層に配置され、前記複数のセルストリングの電気的な連結を各々制御する複数の中間スイッチングトランジスタを提供する（Ｓ２００）。
【００１４】
一実施形態で、図７ａ及び図７ｂを参照して後述するように、前記境界層は１つのゲート層に該当することができる。他の実施形態で、図７ｃを参照して後述するように、前記境界層は垂直方向に隣接する２つ以上のゲート層を含むことができる。更に他の実施形態で、図１８を参照して後述するように、前記境界層は３個以上のスタックを分割する垂直方向に離隔した２つ以上のゲート層を含むことができる。ここで、ゲート層とは、図５に図示された第１導電物質２１３〜２９３が形成される層、言い換えると、図６に図示されたゲートラインＧＴＬ１〜ＧＴＬ８が形成される層を示す。
【００１５】
プログラム動作時、前記複数の中間スイッチングトランジスタのスイッチング動作を制御しながら前記複数のスタックのチャンネル電圧のブースティング動作を遂行する（Ｓ３００）。前記中間スイッチングトランジスタのスイッチング動作の制御に従う前記ブースティング動作に対しては図１１などを参照して後述する。
【００１６】
垂直型フラッシュメモリ装置は世代を重ねるほど垂直方向に積層するゲート層の個数が増加し、最上位のゲート層に形成されるストリング選択ラインの個数が増加するにつれて、１つのメモリブロック基準の密度（density）が増加するようになる。
【００１７】
前記ゲート層に形成されるワードラインの個数が増加するにつれて、プログラムの間に非選択ワードラインに結合されたメモリセルが受けるパス電圧撹乱（pass  voltage  disturbance）が増加するようになる。また、ストリング選択ラインの個数が増加するにつれて、プログラムの間に選択ワードラインに結合されるが、非選択セルストリングに属するメモリセルが受けるプログラム電圧撹乱（program  voltage  disturbance）が増加するようになる。
【００１８】
本発明の実施形態に従う不揮発性メモリ装置及び不揮発性メモリ装置のプログラム方法は、中間スイッチングトランジスタのスイッチング動作の制御を通じてチャンネル電圧のダブルブースティング（double  boosting）を具現することによって、プログラム電圧撹乱及びパス電圧撹乱を減少して不揮発性メモリ装置の寿命を増加し、性能を向上させることができる。
【００１９】
ここで、ダブルブースティングとは、後述するように、前記複数の中間スイッチングトランジスタのスイッチング動作及び各スタックに対するパス電圧の印加時点を制御することによって、前記複数のスタックのうち、プログラムの対象となる選択スタックのチャンネル電圧を２回に亘ってブースティングすることをいう。
【００２０】
図２は、本発明の実施形態に従うメモリシステムを示すブロック図である。図２を参照すると、メモリシステム１０は、メモリコントローラ２０及び少なくとも１つのメモリ装置３０を含むことができる。
【００２１】
図２に図示されたメモリ装置３０は不揮発性メモリ装置でありえ、メモリシステム１０は、メモリカード、ＵＳＢメモリ、ＳＳＤなどのフラッシュメモリを基盤とするデータ格納媒体を含むことができる。
【００２２】
不揮発性メモリ装置３０は、メモリコントローラ２０の制御によって、消去、書込みまたは読出し動作などを遂行することができる。このために、不揮発性メモリ装置３０は入出力ラインを介してメモリコントローラ２０からコマンドＣＭＤ、アドレスＡＤＤＲを受信し、メモリコントローラ２０とプログラム動作または読出し動作のためのデータＤＡＴＡを送受信する。また、不揮発性メモリ装置３０は、制御ラインを介して制御信号ＣＴＲＬを受信することができ、不揮発性メモリ装置３０は、メモリコントローラ２０からパワーＰＷＲの提供を受けることができる。
【００２３】
図３は、本発明の実施形態に従う不揮発性メモリ装置の一実施形態を示すブロック図である。図３を参照すると、不揮発性メモリ装置３０は、メモリセルアレイ１００、アドレスデコーダ４３０、ページバッファ回路４１０、データ入出力回路４２０、制御回路４５０、及び電圧生成器４６０を含むことができる。
【００２４】
メモリセルアレイ１００は、複数のストリング選択ラインＳＳＬ、複数のワードラインＷＬ、及び複数の接地選択ラインＧＳＬを介してアドレスデコーダ４３０と連結できる。また、メモリセルアレイ１００は複数のビットラインＢＬを介してページバッファ回路４１０と連結できる。
【００２５】
メモリセルアレイ１００は、複数のワードラインＷＬ及び複数のビットラインＢＬに連結される複数のメモリセルを含むことができる。
【００２６】
一実施形態において、メモリセルアレイ１００は基板上に三次元構造（または、垂直構造）で形成される三次元（three  dimensional）メモリセルアレイでありうる。この場合、メモリセルアレイ１００は互いに積層して形成される複数のメモリセルを含む垂直メモリＮＡＮＤストリングを含むことができる。
【００２７】
制御回路４５０は、メモリコントローラ２０からコマンド信号ＣＭＤ及びアドレス信号ＡＤＤＲを受信し、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤＲに基づいて不揮発性メモリ装置３０の消去ループ、プログラムループ、及び読出し動作を制御することができる。ここで、プログラムループはプログラム動作とプログラム検証動作を含むことができ、消去ループは消去動作と消去検証動作を含むことができる。ここで、読出し動作はノーマル読出し動作とデータリカバリー読出し動作を含むことができる。
【００２８】
例えば、制御回路４５０はコマンド信号ＣＭＤに基づいて電圧生成器４６０を制御するための制御信号ＣＴＬ及びページバッファ回路４１０を制御するための制御信号ＰＢＣを生成し、アドレス信号ＡＤＤＲに基づいてローアドレス（Ｒ＿ＡＤＤＲ）及びコラムアドレス（Ｃ＿ＡＤＤＲ）を生成することができる。制御回路４５０はローアドレス（Ｒ＿ＡＤＤＲ）をアドレスデコーダ４３０に提供し、コラムアドレス（Ｃ＿ＡＤＤＲ）をデータ入出力回路４２０に提供することができる。
【００２９】
アドレスデコーダ４３０は、複数のストリング選択ラインＳＳＬ、複数のワードラインＷＬ、及び複数の接地選択ラインＧＳＬを介してメモリセルアレイ１００と連結できる。
【００３０】
プログラム動作または読出し動作時、アドレスデコーダ４３０は制御回路４５０から提供されるローアドレス（Ｒ＿ＡＤＤＲ）に基づいて複数のワードラインＷＬのうちの１つを選択ワードラインに決定し、残りのワードラインを非選択ワードラインに決定することができる。
【００３１】
また、プログラム動作または読出し動作時、アドレスデコーダ４３０は制御回路４５０から提供されるローアドレス（Ｒ＿ＡＤＤＲ）に基づいて複数のストリング選択ラインＳＳＬのうちの１つを選択ストリング選択ラインに決定し、残りのストリング選択ラインを非選択ストリング選択ラインに決定することができる。
【００３２】
電圧生成器４６０は、制御回路４５０から提供される制御信号ＣＴＬに基づいて不揮発性メモリ装置３０の動作に必要なワードライン電圧ＶＷＬを生成することができる。電圧生成器４６０から生成されるワードライン電圧ＶＷＬはアドレスデコーダ４３０を介して複数のワードラインＷＬに駆動電圧として印加できる。
【００３３】
例えば、プログラム動作時、電圧生成器４６０は選択ワードラインにプログラム電圧を印加し、非選択ワードラインにはプログラムパス電圧を印加することができる。また、プログラム検証動作時、電圧生成器４６０は選択ワードラインに検証読出し電圧を印加し、非選択ワードラインには読出しパス電圧を印加することができる。また、ノーマル読出し動作時、電圧生成器４６０は選択ワードラインに読出し電圧を印加し、非選択ワードラインには読出しパス電圧を印加することができる。
【００３４】
ページバッファ回路４１０は、複数のビットラインＢＬを介してメモリセルアレイ１００と連結できる。ページバッファ回路４１０は、複数のページバッファを含むことができる。一実施形態において、１つのページバッファに１つのビットラインが連結できる。他の実施形態において、１つのページバッファに２つ以上のビットラインが連結できる。
【００３５】
ページバッファ回路４１０は、プログラム動作時に選択されたページにプログラムされるデータまたは書込みデータを一時的に格納し、読出し動作時に選択されたページから読出されたデータを一時的に格納することができる。
【００３６】
データ入出力回路４２０は、データラインＤＬを介してページバッファ回路４１０と連結できる。プログラム動作時、データ入出力回路４２０はメモリコントローラ２０からプログラムデータＤＡＴＡを受信し、制御回路４５０から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいてプログラムデータＤＡＴＡをページバッファ回路４１０に提供することができる。読出し動作時、データ入出力回路４２０は制御回路４５０から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいてページバッファ回路４１０に格納された読出しデータＤＡＴＡをメモリコントローラ２０に提供することができる。
【００３７】
アドレスデコーダ４３０は、チャンネルイニシャライザ（ＣＨＩ）４３２を含むことができる。一般に、チャンネル初期化はセルストリングに連結されたストリング選択ライン及びビットラインを介して実行される。しかしながら、ストリング選択ラインに隣接したメモリセルが先にプログラムされる場合、ストリング選択ライン及びビットラインを介してチャンネル初期化が実行できない場合が発生する。したがって、チャンネルイニシャライザ４３２は適合したプログラム順序を決定し、前記決定されたプログラム順序に基づいてチャンネル初期化動作を遂行することができる。例えば、チャンネルイニシャライザ４３２はメモリセルのプログラム順序に対応するチャンネル初期化動作を遂行するためにストリング選択ライン、接地選択ライン、及び共通ソースラインに提供される電圧の印加時点を決定することができる。
【００３８】
制御回路４５０は、アドレススクランブルセレクタ（ＡＳＳ）４５２を含むことができる。アドレススクランブルセレクタ４５２は、メモリセルアレイ１００に含まれたセルストリングのチャンネルホールプロファイル（channel  hole  profile）情報を格納することができる。チャンネルホールプロファイルは不揮発性メモリ装置３０の製造工程ステップで定義されることができ、アドレススクランブルセレクタ４５２は製造工程ステップで定義されたチャンネルホールプロファイル情報を格納することができる。アドレススクランブルセレクタ４５２は、チャンネルホールプロファイル情報に基づいて受信されたアドレスＡＤＤＲに対応するワードラインを選択することができる。即ち、アドレススクランブルセレクタ４５２はチャンネルホールプロファイル情報に従って複数のアドレススクランブル（address  scramble）のうちの１つを選択することができる。アドレススクランブルは、１つのセルストリングに含まれたメモリセルとワードラインをマッピングする方法をいう。
【００３９】
以下、基板の上面に実質的に垂直な方向を第１方向（Ｄ１）、前記基板の上面に平行しながら互いに交差する２方向を各々第２方向（Ｄ２）及び第３方向（Ｄ３）と定義する。例えば、第２方向（Ｄ２）及び第３方向（Ｄ３）は実質的に互いに垂直に交差することができる。第１方向（Ｄ１）は垂直方向、第２方向（Ｄ２）は行方向、第３方向（Ｄ３）は列方向と称することもできる。図面上に矢印で表示された方向とその反対方向は同一方向として説明する。前述した方向に対する定義は以後全ての図面で同一である。
【００４０】
図４は図３のメモリセルアレイを示すブロック図であり、図５は図４のメモリセルアレイに含まれるメモリブロックの一実施形態を示す斜視図である。
【００４１】
図４に図示したように、メモリセルアレイ１００は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含むことができる。メモリブロックＢＬＫ１〜ＢＬＫｚはアドレスデコーダ４３０により選択される。例えば、アドレスデコーダ４３０はメモリブロックＢＬＫ１〜ＢＬＫｚのうち、ブロックアドレスに対応するメモリブロックを選択することができる。
【００４２】
図５を参照すると、メモリブロックＢＬＫｉは３次元構造または垂直構造で形成されるＮＡＮＤストリング、またはセルストリングを含む。メモリブロックＢＬＫｉは複数の方向（Ｄ１、Ｄ２、Ｄ３）に沿って延在する構造物を含む。
【００４３】
メモリブロックＢＬＫｉを形成するためには、まず基板１１１が提供される。例えば、基板１１１はホウ素（Ｂ、Boron）のような１３族元素が注入されて形成されたＰ−ウェルで形成できる。または、基板１１１はＮ−ウェル内に提供されるポケットＰ−ウェルで形成できる。以下、基板１１１はＰ−ウェルであると仮定することにする。しかしながら、基板１１１はＰ−ウェルのみに限定されない。
【００４４】
基板１１１上に、Ｄ１方向に沿って複数のドーピング領域３１１〜３１４が形成される。例えば、複数のドーピング領域３１１〜３１４は基板１１１と相異するｎタイプの導電体で形成できる。以下、第１乃至第４ドーピング領域３１１〜３１４はｎ型を有すると仮定する。しかしながら、第１乃至第４ドーピング領域３１１〜３１４はｎ型を有することに限定されない。
【００４５】
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の領域上に、Ｄ２方向に沿って延在する複数の絶縁物質１１２がＤ１方向に沿って順次に提供される。例えば、複数の絶縁物質１１２はＤ３方向に沿って特定距離だけ離隔して形成できる。例示的に、絶縁物質１１２はシリコン酸化物（Silicon  Oxide）のような絶縁物質を含むことができる。
【００４６】
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の上に、Ｄ２方向に沿って順次に配置され、Ｄ１方向に沿って絶縁物質１１２を貫通するピラー１１３が形成される。例示的に、チャンネルホールまたはピラー１１３は絶縁物質１１２を貫通して基板１１１と連結できる。ここで、ピラー１１３は第２及び第３ドーピング領域３１２、３１３の間の基板の上と、第３及び第４ドーピング領域３１３、３１４の間の基板の上にも形成される。
【００４７】
例示的に、各ピラー１１３は複数の物質で構成できる。例えば、各ピラー１１３の表面層１１４は第１導電型を有するシリコン物質を含むことができ、ＮＡＮＤストリングのチャンネルが形成される領域として機能することができる。例えば、各ピラー１１３の表面層１１４は基板１１１と同一な導電型を有するシリコン物質を含むことができる。以下、各ピラー１１３の表面層１１４はｐ型シリコンを含むことと仮定する。しかしながら、各ピラー１１３の表面層１１４はｐ型シリコンを含むことに限定されない。
【００４８】
各ピラー１１３の内部層１１５は絶縁物質で構成される。例えば、各ピラー１１３の内部層１１５はシリコン酸化物（Silicon  Oxide）のような絶縁物質を含むことができる。例えば、各ピラー１１３の内部層１１５はエアーギャップ（Air  gap）を含むことができる。
【００４９】
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁物質１１２、ピラー１１３、そして、基板１１１の露出した表面に沿って絶縁膜１１６が提供される。
【００５０】
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁膜１１６の露出した表面上に第１導電物質２１１〜２９１が提供される。例えば、基板１１１に隣接した絶縁物質１１２及び基板１１１の間にＤ２方向に沿って延在する第１導電物質２１１が提供される。より詳しくは、基板１１１に隣接した絶縁物質１１２の下面の絶縁膜１１６及び基板１１１の間に、Ｄ２方向に延在する第１導電物質２１１が提供される。
【００５１】
絶縁物質１１２のうち、特定の絶縁物質の上面の絶縁膜１１６と、該特定の絶縁物質の上に配置された絶縁物質の下面の絶縁膜１１６との間に、Ｄ２方向に沿って延在する第１導電物質が提供される。例示的に、複数の絶縁物質１１２の間に、Ｄ２方向に延在する複数の第１導電物質２２１〜２９１が提供される。例示的に、第１導電物質２１１〜２９１は金属物質でありうる。例示的に、第１導電物質２１１〜２９１はポリシリコンなどの導電物質でありうる。
【００５２】
第２及び第３ドーピング領域３１２、３１３の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同じ構造物が提供できる。第３及び第４ドーピング領域３１３、３１４の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同じ構造物が提供できる。例示的に、第３及び第４ドーピング領域３１３、３１４の間の領域で、Ｄ２方向に延在する複数の絶縁物質１１２と、Ｄ２方向に沿って順次に配置され、Ｄ１方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３と、複数の絶縁物質１１２、及び複数のピラー１１３の露出した表面に提供される絶縁膜１１６と、Ｄ２方向に沿って延在する複数の第１導電物質２１３〜２９３が提供される。
【００５３】
複数のピラー１１３上にドレイン３２０が各々提供される。ドレイン３２０上に、Ｄ３方向に延在する第２導電物質３３１〜３３３が提供される。第２導電物質３３１〜３３３はＤ２方向に沿って順次に配置される。第２導電物質３３１〜３３３の各々は対応する領域のドレイン３２０と連結される。例示的に、ドレイン３２０及びＤ３方向に延在する第２導電物質３３３は各々コンタクトプラグ（Contact  plug）を介して連結できる。例示的に、第２導電物質３３１〜３３３は金属物質でありうる。例示的に、第２導電物質３３１〜３３３はポリシリコンなどの導電物質でありうる。
【００５４】
前記第１導電物質が形成される層はゲート層に該当し、前記第１導電物質はストリング選択ラインＳＳＬ、ワードラインＷＬ、中間スイッチングラインＭＳＬ、ＵＳＬ、ＬＳＬ、接地選択ラインＧＳＬのようなゲートラインを形成することができる。前記第２導電物質はビットラインを形成することができる。
【００５５】
図６は、図５を参照して説明したメモリブロックの等価回路を示す回路図である。
【００５６】
前述したメモリセルアレイは、複数のメモリブロックを含むことができる。図６に図示したメモリブロックＢＬＫｉは基板上に三次元構造で形成される三次元メモリブロックを示す。例えば、メモリブロックＢＬＫｉに含まれる複数のメモリＮＡＮＤストリングは前記基板と垂直な方向（Ｄ１）に形成できる。
【００５７】
図６を参照すると、メモリブロックＢＬＫｉはビットラインＢＬ１、ＢＬ２、ＢＬ３と共通ソースラインＣＳＬの間に連結される複数のセルストリング、即ち複数のメモリＮＡＮＤストリングＮＳ１１〜ＮＳ３３を含むことができる。複数のメモリＮＡＮＤストリングＮＳ１１〜ＮＳ３３の各々はストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣ１、ＭＣ２、．．．、ＭＣ８、及び接地選択トランジスタＧＳＴを含むことができる。図６には複数のメモリＮＡＮＤストリングＮＳ１１〜ＮＳ３３の各々が８個のメモリセルＭＣ１、ＭＣ２、．．．、ＭＣ８を含むことと図示されているが、本発明はこれに限定されない。
【００５８】
ストリング選択トランジスタＳＳＴは相応するストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３に連結できる。複数のメモリセルＭＣ１、ＭＣ２、．．．、ＭＣ８は各々相応するゲートラインＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８に連結できる。ゲートラインＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８はワードラインに該当することができ、ゲートラインＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８の一部はダミーワードラインに該当することができる。また、ゲートラインＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８の一部は中間スイッチングラインに該当することができ、中間スイッチングラインに結合されたメモリセルは中間スイッチングトランジスタと称することができる。接地選択トランジスタＧＳＴは、相応する接地選択ラインＧＳＬ１、ＧＳＬ２、ＧＳＬ３に連結できる。ストリング選択トランジスタＳＳＴは相応するビットラインＢＬ１、ＢＬ２、ＢＬ３に連結され、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結できる。
【００５９】
同一高さのワードライン（例えば、ＧＴＬ１）は共通に連結され、接地選択ラインＧＳＬ１、ＧＳＬ２、ＧＳＬ３、及びストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３は各々分離できる。図６にはメモリブロックＢＬＫが８個のゲートラインＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８、及び３個のビットラインＢＬ１、ＢＬ２、ＢＬ３に連結されることと図示されているが、本発明はこれに限定されない。
【００６０】
以下、メモリブロックを示す図面で、図示の便宜上、メモリセルは図示を省略し、垂直方向に積層されたゲートラインのみを図示する。前記ゲートラインは、ストリング選択ラインＳＳＬ、中間スイッチングラインＭＳＬ、ＵＳＬ、ＬＳＬ、及び接地選択ラインＧＳＬを含むことができる。中間スイッチングラインＭＳＬ、ＵＳＬ、ＬＳＬにより駆動されるメモリセルまたはトランジスタは中間スイッチングトランジスタと称することができる。中間スイッチングラインＭＳＬ、ＵＳＬ、ＬＳＬはダミーワードラインに該当することができる。
【００６１】
以下、図面では図示及び説明の便宜上、同一なビットラインＢＬに連結される４個のセルストリングＳＴＲ１〜ＳＴＲ４を図示するが、これに限定されるのではなく、同一なビットラインＢＬに連結されるストリングの個数は多様に決定できる。
【００６２】
図７ａは本発明の実施形態に従うメモリセルアレイの構造を示す回路図であり、図７ｂ及び図７ｃは図７ａの構造に相応するメモリブロックを示す斜視図である。
【００６３】
図７ａには、便宜上、メモリブロックのセルストリングのうち、１つのビットラインＢＬ及び１つの共通ソースラインＣＳＬに連結されるＮＡＮＤストリングまたはセルストリングＳＴＲ１〜ＳＴＲｍを図示しているが、メモリブロックは図５及び図６を参照して説明したような３次元構造を有することができる。
【００６４】
図７ａ及び図７ｂを参照すると、メモリブロックは同一なビットラインＢＬと共通ソースラインＣＳＬの間に連結される複数のセルストリングＳＴＲ１〜ＳＴＲｍを含むことができる。セルストリングＳＴＲ１〜ＳＴＲｍの各々はストリング選択ラインＳＳＬ１~ＳＳＬｍにより制御されるストリング選択トランジスタＳＳＴ１〜ＳＳＴｍ、ワードラインＷＬにより制御されるメモリセル、中間スイッチングラインＭＳＬにより制御される中間スイッチングトランジスタＭＳＴ１〜ＭＳＴｍ及び接地選択ラインＧＳＬにより制御される接地選択トランジスタＧＳＴ１〜ＧＳＴｍを含むことができる。第１及び第２スタックＳＴ１、ＳＴ２の垂直方向（Ｄ１）に両端に位置する少なくとも１つのワードラインに連結されるメモリセルはダミーセルでありうる。
【００６５】
図７ａ及び図７ｂには接地選択トランジスタが同一な接地選択ラインＧＳＬに連結される実施形態が図示されているが、接地選択トランジスタがそれぞれの接地選択ラインに連結されることもできる。
【００６６】
一実施形態で、図７ａ及び図７ｂに図示したように、境界層ＢＮＤは１つのゲートラインを含むことができる。前記１つのゲートラインは中間スイッチングラインＭＳＬに該当し、これに連結された中間スイッチングトランジスタＭＳＴ１〜ＭＳＴｍを同時にスイッチングすることができる。他の実施形態で、図７ｃに図示したように、境界層ＢＮＤは２つのゲートラインを含むことができる。前記２つのゲートラインは中間スイッチングラインＭＳＬ１、ＭＳＬ２に該当し、これに連結された中間スイッチングトランジスタを同時にスイッチングすることができる。一方、図面に図示してはいないが、境界層ＢＮＤは３個以上のゲートラインを含むこともできる。
【００６７】
図８は、本発明の実施形態に従う不揮発性メモリ装置に含まれる境界層の一実施形態を説明するための断面図である。図８を参照すると、各セルストリングをなす各チャンネルホールは第１サブチャンネルホール６１０及び第２サブチャンネルホール５１０を含むことができる。第１サブチャンネルホール６１０は、チャンネル膜６１１、内部物質６１２、及び絶縁膜６１３を含むことができる。第２サブチャンネルホール５１０は、チャンネル膜５１１、内部物質５１２、及び絶縁膜５１３を含むことができる。第１サブチャンネルホール６１０のチャンネル膜６１１と第２サブチャンネルホール５１０のチャンネル膜５１１は、Ｐ型のシリコンパッドＳＩＰを介して連結できる。
【００６８】
このような複数のサブチャンネルホール６１０、５１０は適合したエッチング選択比を有するストッパーラインＧＴＬ５を用いて形成できる。例えば、前記適合したエッチング選択比を具現するために、ストッパーラインＧＴＬ５はポリシリコンで形成され、残りのゲートラインＧＴＬ１〜ＧＴＬ４、ＧＴＬ６〜ＧＴＬ８はタングステンのような金属で形成できる。ポリシリコンのドーピング濃度によって差はあるが、ストッパーラインＧＴＬ５の抵抗値は残りのゲートラインＧＴＬ１〜ＧＴＬ４、ＧＴＬ６〜ＧＴＬ８の各抵抗値より約６倍位に格段に大きい。
【００６９】
前述したスタックの間の境界層はセルストリングのチャンネルホールをなす複数のサブチャンネルホールを段階的に形成するためのストッパー層ＧＴＬ５に相応することができる。ストッパー層のセルはデータを格納することに適合しないことがあり、このようなストッパー層を本発明の実施形態に従う中間スイッチングトランジスタを形成するための境界層に用いることができる。また、ストッパー層ＧＴＬ５に垂直方向に隣接した１つ以上のゲートライン層が前記境界層にさらに含まれることもできる。
【００７０】
図９は、３次元ＮＡＮＤフラッシュメモリ装置の例示的なプログラムバイアス条件を示す図である。図９には、便宜上、１つのメモリブロックＢＬＫに含まれる複数のＮＡＮＤストリングのうち、第１ビットラインＢＬ１に連結されたＮＡＮＤストリングＮＳ１１、ＮＳ２１と第２ビットラインＢＬ２に連結されたＮＡＮＤストリングＮＳ１２、ＮＳ２２のみ図示されている。
【００７１】
第１ビットラインＢＬ１は相対的に低いプログラム許可電圧、例えば、接地電圧（０Ｖ）が印加されるプログラム許可ビットラインであり、第２ビットラインＢＬ２は相対的に高いプログラム禁止電圧、例えば、電源電圧Ｖｃｃが印加されるプログラム禁止ビットラインである。第１ビットラインＢＬ１に連結されたＮＡＮＤストリングＮＳ１１、ＮＳ２１のうち、ＮＡＮＤストリングＮＳ２１が選択されると仮定すれば、選択ワードラインにプログラム電圧ＶＰＧＭ印加時、非選択ストリングラインに該当する第１ストリング選択ラインＳＳＬ１には、例えば、接地電圧（０Ｖ）が印加され、選択ストリングラインに該当する第２ストリング選択ラインＳＳＬ２には、例えば、電源電圧Ｖｃｃが印加される。
【００７２】
接地選択ラインＧＳＬ１、ＧＳＬ２には、例えば、０Ｖが印加される。そして、ソースラインＣＳＬには０Ｖより高い電圧（例えば、Ｖｃｃ）が印加できる。選択ワードライン（例えば、ＷＬ５）にはプログラム電圧ＶＰＧＭ（例えば、１８Ｖ）が印加され、非選択ワードライン（例えば、ＷＬ４、ＷＬ６）にはパス電圧ＶＰＡＳＳ（例えば、８Ｖ）が印加される。
【００７３】
このようなプログラムバイアス条件で、メモリセル（Ａ）のゲートには１８Ｖが印加され、チャンネル（channel）電圧は０Ｖである。メモリセル（Ａ）のゲートとチャンネルとの間に強い電界（electric  field）が形成されるので、メモリセル（Ａ）はプログラムされる。一方、メモリセル（Ｂ）のチャンネル電圧はＶｃｃであり、メモリセル（Ｂ）のゲートとチャンネルとの間に弱い電界（electric  field）が形成されるので、メモリセル（Ｂ）はプログラムされない。一方、メモリセル（Ｃ、Ｄ）のチャンネルはフローティング（floating）状態にいるので、チャンネル電圧はブースティングレベルまで上昇し、メモリセル（Ｃ、Ｄ）はプログラムされない。
【００７４】
しかしながら、プログラム電圧ＶＰＧＭが増加する場合、プログラム許可ビットラインＢＬ１に連結された非選択ＮＡＮＤストリングＮＳ１１のメモリセル（Ｃ）が、過度なストレスを受けて、不意にプログラムされるプログラム電圧撹乱が発生することがある。また、パス電圧ＶＰＡＳＳが増加する場合、プログラム許可ビットラインＢＬ１に連結された選択ＮＡＮＤストリングＮＳ２１のメモリセル（Ａ）を除外した他のメモリセルが、過度なストレスを受けて、不意にプログラムされるパス電圧撹乱が発生することがある。
【００７５】
図１０は、本発明の実施形態に従う第１プログラム動作を示す図である。図１０には、例示的にストリング選択ラインＳＳＬに連結されたストリング選択トランジスタＳＳＴと接地選択ラインＧＳＬに連結された接地選択トランジスタＧＳＴとの間に１２個のワードラインＷＬ１〜ＷＬ１２に連結されたメモリセルＭＣ１〜ＭＣ１２を含む１つのセルストリング及びその状態が図示されている。セルストリングは、ビットラインＢＬ及びソースラインＣＳＬに連結される。また、図１０には、例示的に２ビットを格納するマルチレベルセルのしきい電圧Ｖｔｈの状態を図示している。
【００７６】
図１０を参照すると、不揮発性メモリ装置の運営シナリオに従って、最上位のワードラインから下方向に順次にプログラムする第１プログラム動作が遂行できる。即ち、第１プログラム動作では、メモリブロックに格納されたデータが増加するにつれて上から下に（Ｔ２Ｂ、top-to-bottom）データが詰められるプログラム順序（program  order）を有する。
【００７７】
消去されたワードラインのメモリセルＭＣ１〜ＭＣ７は全て消去状態（Ｅ０）にあり、プログラムされたワードラインのメモリセルＭＣ８〜ＭＣ１２は格納されたデータに従って、消去状態（Ｅ０）または各々のプログラム状態（Ｐ１、Ｐ２、Ｐ３）を有することができる。
【００７８】
図１１は、図１０の第１プログラム動作に従う第２スタックに対するプログラム方法の一実施形態を示すタイミング図である。  図１１は、プログラムアドレスに相応する選択ワードラインＷＬｓが第２スタックＳＴ２に含まれる場合に中間スイッチング選択トランジスタのスイッチング動作の制御によるブースティング動作を遂行することを示す。即ち、第１スタックＳＴ１は全てのメモリセルが消去された状態にある消去スタックに該当し、第２スタックＳＴ２はプログラムの対象となる選択スタックに該当する。
【００７９】
時区間Ｔ１〜Ｔ２はプリチャージ区間ＰＰＣであり、時区間Ｔ２〜Ｔ３は第１ブースティング区間ＰＢＳＴ１であり、時区間Ｔ３〜Ｔ４は第２ブースティング区間ＰＢＳＴ２であり、時区間Ｔ４〜Ｔ５は選択ワードラインＷＬｓにプログラム電圧ＶＰＧＭが印加されるプログラム実行区間ＰＥＸＥである。以下、相応するトランジスタがターンオン及びターンオフできるレベルを有する電圧を各々ターンオン電圧及びターンオフ電圧ということができる。
【００８０】
ビットラインＢＬがプログラム禁止ビットラインである場合には、プログラム禁止電圧ＶＩＮＨが印加され、プログラム許可ビットラインである場合には、プログラム許可電圧ＶＰＥＲが印加できる。
【００８１】
プリチャージ区間ＰＰＣで、選択ストリング選択ラインＳＳＬｓ及び非選択ストリング選択ラインＳＳＬｕにはターンオフ電圧ＶＳＯＦＦが印加され、中間スイッチングラインＭＳＬにはターンオン電圧ＶＭＯＮが印加され、接地選択ラインＧＳＬにはターンオン電圧ＶＧＯＮが印加される。したがって、接地選択トランジスタ及び中間スイッチングトランジスタがターンオンされた状態であるので、ソースラインＣＳＬのプリチャージ電圧ＶＰＣが第１スタックＳＴ１及び第２スタックＳＴ２のチャンネルに印加される。このように、第１ブースティング区間ＰＢＳＴ１及び第２ブースティング区間ＰＢＳＴ２のブースティング動作を遂行する前にソースラインＣＳＬを用いてプリチャージ電圧ＶＰＣを第１スタックＳＴ１及び第２スタックＳＴ２のチャンネルに印加することができる。プリチャージ区間ＰＰＣで選択ワードラインＷＬｓ及び非選択ワードラインＷＬｕには初期電圧（Ｖｏ）が印加される。初期電圧（Ｖｏ）は消去されたメモリセルがターンオンできる電圧レベルを有する。第２スタックＳＴ２の既にプログラムされたメモリセルはターンオフされ、 したがって、前記プログラムされたメモリセルとビットラインＢＬの間のチャンネル部分はフローティングできる。
【００８２】
第１ブースティング区間ＰＢＳＴ１で、中間スイッチングラインＭＳＬはターンオン電圧ＶＭＯＮを維持し、接地選択ラインＧＳＬにはターンオフ電圧ＶＧＯＦＦが印加されて第１スタックＳＴ１及び第２スタックＳＴ２のチャンネルはフローティングされる。このように、中間スイッチングトランジスタをターンオンさせた状態で消去スタックに該当する第１スタックＳＴ１のワードラインＷＬｕ（ＳＴ１）に第１パス電圧ＶＰＡＳＳ１を印加する。結果的に、第１スタックＳＴ１及び第２スタックＳＴ２のチャンネルは第１チャンネル電圧ＶＣＨ１でブースティングされる。第１チャンネル電圧ＶＣＨ１は近似的に数式（１）の通り表現できる。
【００８３】
VCH1=VPC+VBST1=VCP+VPASS1*N1/[(N2-Np)+N1]      （１）
【００８４】
数式（１）で、ＶＰＣはプリチャージ電圧、ＶＢＳＴ１は第１ブースティング電圧、Ｎ１は第１スタックＳＴ１のワードラインの個数、Ｎ２は第２スタックＳＴ２のワードラインの個数、Ｎｐは第２スタックＳＴ２の既にプログラムされたワードラインの個数を示す。数式（１）から分かるように、Ｎｐが増加するほど第１ブースティング電圧ＶＢＳＴ１が増加することが分かる。
【００８５】
第２ブースティング区間ＰＢＳＴ２で、選択ストリング選択ラインＳＳＬｓにはターンオン電圧ＶＳＯＮが印加され、中間スイッチングラインＭＳＬにはターンオフ電圧ＶＭＯＦＦが印加されて第１スタックＳＴ１及び第２スタックＳＴ２のチャンネルは互いに電気的に断絶される。このように、中間スイッチングトランジスタをターンオフさせた状態で選択スタックに該当する第２スタックＳＴ２のワードラインＷＬｕ（ＳＴ２）、ＷＬｓ（ＳＴ２）に第２パス電圧ＶＰＡＳＳ２を印加する。結果的に、全ての非選択セルストリングの第１スタックＳＴ１のチャンネルは第１チャンネル電圧ＶＣＨ１を維持し、第２チャンネルスタックＳＴ２のチャンネルは第２チャンネル電圧ＶＣＨ２でさらにブースティングされる。選択セルストリングの第２スタックＳＴ２のチャンネルにはビットラインＢＬに沿ってプログラム許可電圧ＶＰＥＲが印加されるか、またはプログラム禁止電圧ＶＩＮＨに相応する電圧（図示せず）を有する。第２チャンネル電圧ＶＣＨ２は数式（１）を用いて数式（２）の通り表現できる。
【００８６】
VCH2=VCH1+VBST2=VCP+VBST1+VBST2
=VCP+VPASS1*N1/[(N2-Np)+N1]+VPASS2        （２）
【００８７】
数式（２）で、ＶＢＳＴ２は第２ブースティング電圧を示し、第２ブースティング電圧ＶＢＳＴ２は第２パス電圧ＶＰＡＳＳ２に該当する。
【００８８】
プリチャージ区間ＰＰＣ以後、接地選択ラインＧＳＬにはターンオフ電圧ＶＧＯＦＦが印加され、セルストリングと共通ソースラインとの間の電気的な連結が遮断できる。
【００８９】
プログラム実行区間ＰＸＥＸで、選択スタックに該当する第２スタックＳＴ２の選択ワードラインＷＬｓ（ＳＴ２）にプログラム電圧ＶＰＧＭが印加され、プログラム許可電圧ＶＰＥＲが印加されるビットラインＢＬに連結された該当メモリセルがプログラムされる。
【００９０】
このように、本発明の実施形態に従うブースティング動作は第１ブースティング区間ＰＢＳＴ１の第１ブースティング動作及び第２ブースティング区間ＰＢＳＴ２の第２ブースティング動作を含み、これをダブルブースティングと称することができる。
【００９１】
前記第１ブースティング動作は、第１ブースティング区間ＰＢＳＴ１の間、複数の中間スイッチングトランジスタをターンオン（即ち、中間スイッチングラインＭＳＬにターンオン電圧ＶＭＯＮを印加）させた状態で複数のスタックのうち、全てのメモリセルが消去された状態にある消去スタックＳＴ１のワードラインに第１パス電圧ＶＰＡＳＳ１を印加することによって遂行できる。前記第２ブースティング動作は、前記第１ブースティング区間ＰＢＳＴ１の後の第２ブースティング区間ＰＢＳＴ２の間、前記複数の中間スイッチングトランジスタをターンオフ（即ち、中間スイッチングラインＭＳＬにターンオフ電圧ＶＭＯＦＦを印加）させた状態で前記複数のスタックのうち、プログラムの対象となる選択スタックＳＴ２のワードラインに第２パス電圧ＶＰＡＳＳ２を印加することによって遂行できる。
【００９２】
消去スタックＳＴ１のワードラインに第１パス電圧ＶＰＡＳＳ１を印加する第１ブースティング区間ＰＢＳＴ１の間、選択スタックＳＴ２のチャンネル及び消去スタックＳＴ１のチャンネルはターンオンされた前記複数の中間スイッチングトランジスタにより互いに電気的に連結される。一方、選択スタックＳＴ２のワードラインに第２パス電圧ＶＰＡＳＳ２を印加する間、選択スタックＳＴ２のチャンネル及び消去スタックＳＴ１のチャンネルはターンオフされた前記複数の中間スイッチングトランジスタにより互いに電気的に断絶される。
【００９３】
結果的に、数式（１）及び（２）のように、前記第１ブースティング動作により消去スタックＳＴ１のチャンネル及び選択スタックＳＴ２のチャンネルが共に第１チャンネル電圧ＶＣＨ１でブースティングされた後に、前記第２ブースティング動作により単に選択スタックＳＴ２のチャンネルのみ第２チャンネル電圧ＶＣＨ２でさらにブースティングできる。したがって、選択スタックＳＴ２のワードラインに第２パス電圧ＶＰＡＳＳ２を印加する第２ブースティング区間ＰＶＳＴ２が終了した時点（Ｔ４）で、選択スタックＳＴ２の第２チャンネル電圧ＶＣＨ２は消去スタックＳＴ１の第１チャンネル電圧ＶＣＨ１より大きくなる。
【００９４】
図１２ａは本発明の実施形態に従う不揮発性メモリ装置のプログラム方法によるパス電圧撹乱の減少を説明するための図であり、図１２ｂは本発明の実施形態に従う不揮発性メモリ装置のプログラム方法によるプログラム電圧撹乱の減少を説明するための図である。
【００９５】
図１２ａ及び図１２ｂにはストリング選択ラインＳＳＬに連結されるストリング選択トランジスタＳＳＴ、複数のワードラインＷＬ１〜ＷＬ１２に各々連結される複数のメモリセルＭＣ１〜ＭＣ１２、中間スイッチングラインＭＳＬに連結される中間スイッチングトランジスタＭＳＴ、及び接地選択ラインＧＳＬに連結される接地選択トランジスタＧＳＴを含むセルストリングがビットラインＢＬ及びソースラインＣＳＬの間に垂直に配置された構造を示す。図１２ａ及び図１２ｂで、左側のセルストリングは従来の方式の場合を示し、右側のセルストリングは本発明の実施形態に従う場合を示す。図１２ａ及び図１２ｂのセルストリングは、ストリング選択ラインＳＳＬにターンオン電圧ＶＳＯＮが印加される選択セルストリングに該当する。第１スタックＳＴ１はメモリセルＭＣ１〜ＭＣ６が全て消去状態にある消去スタックに該当し、第２スタックＳＴ２はプログラムの対象となる選択ワードライン（例えば、ＷＬ９）を含む選択スタックに該当する。
【００９６】
図１２ａにはプログラム許可電圧ＶＰＥＲが印加されるビットラインＢＬに連結されたセルストリングのチャンネル電圧が図示されている。従来の場合にはダミーワードラインに相応する中間スイッチングラインＭＳＬにターンオン電圧ＶＭＯＮが印加されて、中間スイッチングトランジスタＭＳＴがターンオンされ、結果的に、消去スタックＳＴ１のチャンネル電圧ＶＣＨｃは選択スタックＳＴ２のチャンネル電圧ＶＣＨｃと同一になる。この場合、消去スタックＳＴ１のメモリセルＭＣ１〜ＭＣ６のゲートとチャンネルとの間の電圧差はパス電圧ＶＰＡＳＳに該当する。一方、本発明の実施形態によるダブルブースティングの場合には、中間スイッチングラインＭＳＬにターンオフ電圧ＶＭＯＦＦが印加されて、中間スイッチングトランジスタＭＳＴがターンオフされ、消去スタックＳＴ１のチャンネルは第１チャンネル電圧ＶＣＨ１でブースティングされる。この場合、消去スタックＳＴ１のメモリセルＭＣ１〜ＭＣ６のゲートとチャンネルとの間の電圧差はＶＰＡＳＳ１−ＶＣＨ１に該当する。結果的に、本発明の実施形態に従うダブルブースティングにより消去スタックＳＴ１のパス電圧撹乱が減少または防止されることが分かる。
【００９７】
図１２ｂにはプログラム禁止電圧ＶＩＮＨが印加されるビットラインＢＬに連結されたセルストリングのチャンネル電圧が図示されている。従来の場合にはダミーワードラインに相応する中間スイッチングラインＭＳＬにターンオン電圧ＶＭＯＮが印加されて、中間スイッチングトランジスタＭＳＴがターンオンされ、結果的に、消去スタックＳＴ１のチャンネル電圧ＶＣＨｃは選択スタックＳＴ２のチャンネル電圧ＶＣＨｃと同一になる。この場合、プログラム電圧ＶＰＧＭが印加されるメモリセルＭＣ９のゲートとチャンネルとの間の電圧差はＶＰＧＭ−ＶＣＣ−ＶＰＡＳＳに該当する。一方、本発明の実施形態によるダブルブースティングの場合には中間スイッチングラインＭＳＬにターンオフ電圧ＶＭＯＦＦが印加されて、中間スイッチングトランジスタＭＳＴがターンオフされ、消去スタックＳＴ１のチャンネルは第１チャンネル電圧ＶＣＨ１でブースティングされ、選択スタックＳＴ２の消去状態のメモリセルＭＣ７〜ＭＣ９のチャンネルは第２チャンネル電圧ＶＣＨ２でブースティングされ、既にプログラムされた状態のメモリセルＭＣ１０〜ＭＣ１２のチャンネルは第３チャンネル電圧ＶＣＨ３でブースティングされる。この場合、プログラム電圧ＶＰＧＭが印加されるメモリセルＭＣ９のゲートとチャンネルとの間の電圧差はＶＰＧＭ−ＶＣＰ−ＶＢＳＴ−ＶＰＡＳＳ２に該当する。結果的に、本発明の実施形態に従うダブルブースティングにより選択スタックＳＴ２のプログラム電圧ＶＰＧＭが印加されるメモリセルＭＣ９のプログラム電圧撹乱が減少または防止されることが分かる。
【００９８】
図１３ａ及び図１３ｂは、本発明の実施形態に従う不揮発性メモリ装置の増加型ステップパルスプログラミングでの読出し電圧撹乱及びプログラム電圧撹乱の減少を説明するための図である。
【００９９】
図１３ａは従来の増加型ステップパルスプログラミング（ＩＳＰＰ、incremental  step  pulse  programming）を示し、図１３ｂは本発明の実施形態に従うダブルブースティングを適用したＩＳＰＰを示す。
【０１００】
図１３ａ及び図１３ｂを参照すると、ＩＳＰＰに従ってプログラムが完了するまで複数のプログラムループＬＯＯＰ１〜ＬＯＯＰ７を順次に遂行することができる。プログラムループが反復されるほどプログラム電圧ＶＰＧＭのレベルが段階的に増加（例えば、１５Ｖから２１Ｖに）することができる。プログラム電圧ＶＰＧＭのレベルの増加に従って前述した第２パス電圧ＶＰＡＳＳ２が段階的に増加することができる。
【０１０１】
図１３ａ及び図１３ｂにはプログラム電圧撹乱及びパス電圧撹乱が発生した場合がＹＥＳと表示されており、発生しない場合がＮＯと表示されている。図１３ａの例で、ＶＰＧＭ−ＶＰＡＳＳ２が９Ｖ以上である場合にプログラム電圧撹乱が発生し、ＶＰＡＳＳ２が７Ｖ以上である場合にパス電圧撹乱が発生する。一方、図１３ｂの例では、ＶＰＧＭ−ＶＰＡＳＳ２−ＶＢＳＴが９Ｖ以上である場合にプログラム電圧撹乱が発生し、ＶＰＡＳＳ２が７Ｖ以上である場合にパス電圧撹乱が発生する。ここで、ＶＢＳＴは前述したブースティング電圧に該当し、ブースティング電圧は２Ｖと仮定した。
【０１０２】
図１３ａ及び図１３ｂに図示したように、ダブルブースティングによるブースティング電圧ＶＢＳＴを用いてプログラム電圧撹乱が発生しないプログラムループでパス電圧ＶＰＡＳＳ２を低めることによって、パス電圧撹乱が発生するプログラムループの個数を減少することができる。また、ブースティング電圧ＶＢＳＴによりプログラム電圧撹乱が発生するプログラムループの個数を減少することができる。
【０１０３】
図１４は、不揮発性メモリ装置のプログラム方法で発生しうるホットキャリアインジェクションを説明するための図である。図１４には前述した選択スタックで発生しうるホットキャリアインジェクション（ＨＣＩ、hot  carrier  injection）を図示している。図１１、１２ａ、及び１２ｂを参照して前述したように選択スタックに対してはワードラインＷＬ１〜ＷＬ６に第１ブースティング区間ＰＢＳＴ１で初期電圧（例えば、０Ｖ）が印加され、第２ブースティング区間ＰＢＳＴ２で第２パス電圧ＶＰＡＳＳ２が印加される。プログラムされた状態（ＰＳ）にあるメモリセルのターンオフにより既にプログラム動作が遂行されたワードラインＷＬ４〜ＷＬ６に相応するチャンネルは第３チャンネル電圧ＶＣＨ３を有し、未だプログラム動作が遂行されていないワードラインＷＬ１〜ＷＬ３に相応するチャンネルは第２チャンネル電圧ＶＣＨ２を有する。数式（１）及び（２）を参照して説明したように、第２チャンネル電圧ＶＣＨ２はプログラムされたワードラインの個数（Ｎｐ）が増加するほど増加する。また、プログラムされたワードラインの個数（Ｎｐ）が増加するほどプログラム電圧ＶＰＧＭによるブースティングの影響が大きくなり、第２チャンネル電圧ＶＣＨ２が過度に増加することがある。第２チャンネル電圧ＶＣＨ２と第３チャンネル電圧ＶＣＨ３の差が一定の範囲を越えて大きくなると、即ち、しきい値（threshold  value）より大きくなると、ＨＣＩにより境界領域にあるメモリセルのしきい電圧状態が歪曲されることがある。したがって、本発明の実施形態に従うダブルブースティングは、図１５及び１６を参照して後述するように制御できる。
【０１０４】
図１５及び１６は、本発明の実施形態に従う不揮発性メモリ装置のプログラム方法を示すフローチャートである。
【０１０５】
図２、図３、及び図１５を参照すると、不揮発性メモリ装置３０はメモリコントローラ２０からプログラムコマンドを受信し（Ｓ１１）プログラム動作を準備する。不揮発性メモリ装置３０の制御回路４５０は、選択スタックの既にプログラム動作が遂行されたワードラインの個数に該当するプログラムライン数（Ｎｐ）を決定する（Ｓ１２）。制御回路４５０は、プログラムライン数（Ｎｐ）に基づいて前述したブースティング動作を制御することができる。例えば、制御回路４５０はプログラムライン数（Ｎｐ）を予め決定された基準値（Ｎｒ）と比較する（Ｓ１３）。制御回路４５０は、プログラムライン数（Ｎｐ）が基準値（Ｎｒ）より小さい場合（Ｓ１３：ＮＯ）、前述したブースティング動作を伴うブースティングプログラムを遂行し、プログラムライン数（Ｎｐ）が基準値（Ｎｒ）より大きい場合（Ｓ１３：ＹＥＳ）、前述したブースティング動作を省略し、ノーマルプログラムを遂行（Ｓ１５）することができる。
【０１０６】
このように、プログラムライン数（Ｎｐ）に基づいてブースティング動作を制御することによって、図１４を参照して説明したＨＣＩを防止することができる。
【０１０７】
図２、図３、及び図１６を参照すると、不揮発性メモリ装置３０はメモリコントローラ２０からプログラムコマンドを受信し（Ｓ２１）、プログラム動作を準備する。不揮発性メモリ装置３０の制御回路４５０は、選択スタックの既にプログラム動作が遂行されたワードラインの個数に該当するプログラムライン数（Ｎｐ）、プリチャージ電圧ＶＰＣ、及びパス電圧ＶＰＡＳＳを決定する（Ｓ２２）。制御回路４５０は、プログラムライン数（Ｎｐ）、プリチャージ電圧ＶＰＣ、及び第１パス電圧ＶＰＡＳＳ１に基づいて前述したブースティング動作を制御することができる。例えば、制御回路４５０はプログラムライン数（Ｎｐ）、プリチャージ電圧ＶＰＣ、及び第１パス電圧ＶＰＡＳＳ１に基づいてＨＣＩの発生有無を判別する（Ｓ２３）。制御回路４５０は、ＨＣＩが発生しないと判別した場合（Ｓ２３：ＮＯ）、決定されたプリチャージ電圧ＶＰＣ及び第１パス電圧ＶＰＡＳＳ１に基づいて前述したブースティング動作を伴うブースティングプログラムを遂行する（Ｓ２４）。制御回路４５０は、ＨＣＩが発生すると判別した場合（Ｓ２３：ＹＥＳ）、プリチャージ電圧ＶＰＣ及び第１パス電圧ＶＰＡＳＳ１のうち、少なくとも１つを減少し（Ｓ２５）、前述したブースティング動作を伴うブースティングプログラムを遂行する（Ｓ２４）。数式（１）を参照して説明したように、プリチャージ電圧ＶＰＣ及び第１パス電圧ＶＰＡＳＳ１のうち、少なくとも一方を減少することによって、第１ブースティング電圧ＶＢＳＴ１を減少することができる。
【０１０８】
このように、選択スタックのプログラムライン数（Ｎｒ）が増加するほどプリチャージ電圧ＶＰＣ及び第１パス電圧ＶＰＡＳＳ１のうち、少なくとも１つを減少することによって、図１４を参照して説明したＨＣＩを防止することができる。
【０１０９】
図１７は、図１０の第１プログラム動作に従う第２スタックに対するプログラム方法の一実施形態を示すタイミング図である。図１７のプリチャージ区間ＰＰＣ、第１ブースティング区間ＰＢＳＴ１、第２ブースティング区間ＰＢＳＴ２、及びプログラム実行区間ＰＥＸＥは、図１１と同一であるので、重複する説明を省略する。
【０１１０】
図１１、図１２ａ、及び図１２ｂを参考にして前述したように、消去スタックＳＴ１のチャンネルは第１チャンネル電圧ＶＣＨ１を有し、選択スタックＳＴ２のチャンネルは追加的にブースティングされた第２チャンネル電圧ＶＣＨ２を有する。このようなチャンネルを電気的に連結する場合、チャンネルの電位差により前述したようなＨＣＩが発生することがある。
【０１１１】
図１７を参照すると、ワードラインの電圧を初期化するリカバリー動作を、時区間Ｔ５〜Ｔ６の第１リカバリー区間ＰＲＣＶ１及び時区間Ｔ６〜Ｔ７の第２リカバリー区間で段階的に遂行できる。
【０１１２】
第１リカバリー区間ＰＲＣＶ１で選択スタックＳＴ２のワードラインの電圧を、初期化電圧（Ｖｏ）より高く、第２パス電圧ＶＰＡＳＳ２より低い中間電圧（Ｖａ）に減少した後に、中間スイッチングラインＭＳＬにターンオン電圧ＶＮＯＮを印加して複数の中間スイッチングトランジスタをターンオンさせる。
【０１１３】
第２リカバリー区間ＰＲＣＶ２で選択スタックＳＴ２のワードラインの電圧を中間電圧（Ｖａ）から初期化電圧（Ｖｏ）に減少することと共に、消去スタックＳＴ１のワードラインの電圧を第１パス電圧ＶＰＡＳＳ１から初期化電圧（Ｖｏ）に減少する。
【０１１４】
結果的に、第１リカバリー区間ＰＲＣＶ１で選択スタックＳＴ２のチャンネル電圧を一次的に減少し、中間スイッチングトランジスタをターンオンさせて選択スタックＳＴ２のチャンネル及び消去スタックＳＴ１のチャンネルを電気的に連結した後、第２リカバリー区間ＰＲＣＶ２で２次的に選択スタックＳＴ２及び消去スタックＳＴ１のチャンネル電圧を減少することができる。
【０１１５】
このように、複数の中間スイッチングトランジスタのスイッチング動作を制御して前記複数のスタックのワードライン電圧を初期化するリカバリー動作を遂行することによって、チャンネルの電位差によるＨＣＩを防止することができる。
【０１１６】
図１８は、本発明の実施形態に従う３個のスタックに分割されたメモリセルアレイを示す断面図である。図１８を参照すると、前述した境界層は下部境界層ＢＮＤＬ及び上部境界層ＢＮＤＵを含む。メモリブロックＭＢは下部境界層ＢＮＤＬの下に位置する第１スタックＳＴ１、下部境界層ＢＮＤＬと上部境界層ＢＮＤＵとの間に位置する第２スタックＳＴ２、及び上部境界層ＢＮＤＵの上に位置する第３スタックＳＴ３を含む。
【０１１７】
前述した中間スイッチングトランジスタは下部境界層ＢＮＤＬに配置され、下部スイッチングラインＬＳＬに連結される複数の下部スイッチングトランジスタ、及び上部境界層ＢＮＤＵに配置され、上部スイッチングラインＵＳＬに連結される複数の上部スイッチングトランジスタを含む。
【０１１８】
図１９ａ及び１９ｂは、図１０の第１プログラム動作に従う図１８のメモリセルアレイのスタックに対するプログラム方法の実施形態を示す図である。以下、図１１と重複する説明は省略する。
【０１１９】
図１９ａ及び１９ｂには前述したプリチャージ区間ＰＰＣ、第１ブースティング区間ＰＢＳＴ１、及び第２ブースティング区間ＰＢＳＴ２での電圧が図示されている。
【０１２０】
図１９ａには前述した第１プログラム方式（Ｔ２Ｂ）で第３スタックＳＴ３に対するプログラムを遂行する場合が図示されている。この場合、第１スタックＳＴ１及び第２スタックＳＴ２は前述した消去スタックに該当し、第３スタックＳＴ３は前述した選択スタックに該当する。
【０１２１】
プリチャージ区間ＰＰＣ及び第１ブースティング区間ＰＢＳＴ１で、下部スイッチングラインＬＳＬ及び上部スイッチングラインＵＳＬにターンオン電圧ＶＬＯＮ、ＶＵＯＮが各々印加される。第２ブースティング区間ＰＢＳＴ２で下部スイッチングラインＬＳＬ及び上部スイッチングラインＵＳＬにターンオフ電圧ＶＬＯＦＦ、ＶＵＯＦＦが各々印加される。他の電圧は図１１を参照して前述した通りである。このような中間スイッチングトランジスタＭＣ４、ＭＣ８のスイッチング動作の制御を通じて選択スタックに該当する第３スタックＳＴ３に対して前述したようなダブルブースティングを具現することができる。
【０１２２】
図１９ｂには前述した第１プログラム方式（Ｔ２Ｂ）で第２スタックＳＴ２に対するプログラムを遂行する場合が図示されている。この場合、第１スタックＳＴ１は前述した消去スタックに該当し、第２スタックＳＴ２は前述した選択スタックに該当する。
【０１２３】
プリチャージ区間ＰＰＣ及び第１ブースティング区間ＰＢＳＴ１で、下部スイッチングラインＬＳＬ及び上部スイッチングラインＵＳＬにターンオン電圧ＶＬＯＮ、ＶＵＯＮが各々印加される。第２ブースティング区間ＰＢＳＴ２で下部スイッチングラインＬＳＬ及び上部スイッチングラインＵＳＬにターンオフ電圧ＶＬＯＦＦ、ＶＵＯＦＦが各々印加される。他の電圧は図１１を参照して前述した通りである。このような中間スイッチングトランジスタＭＣ４、ＭＣ８のスイッチング動作の制御を通じて選択スタックに該当する第２スタックＳＴ２に対して前述したようなダブルブースティングを具現することができる。
【０１２４】
図２０は、本発明の実施形態に従う第２プログラム動作を示す図である。以下、図１０と重複する説明は省略する。図２０を参照すると、不揮発性メモリ装置の運営シナリオに従って、最下位のワードラインから上方向に順次にプログラムする第２プログラム動作が遂行できる。即ち、第２プログラム動作では、メモリブロックに格納されたデータが増加するにつれて下から上に（Ｂ２Ｔ、bottom-to-top）データが詰められるプログラム順序（program  order）を有する。
【０１２５】
消去されたワードラインのメモリセルＭＣ５〜ＭＣ１２は全て消去状態（Ｅ０）にあり、プログラムされたワードラインのメモリセルＭＣ１〜ＭＣ４は格納されたデータに従って、消去状態（Ｅ０）または各々のプログラム状態（Ｐ１、Ｐ２、Ｐ３）を有することができる。
【０１２６】
図２１は、図２０の第１プログラム動作に従う第１スタックに対するプログラム方法の一実施形態を示すタイミング図である。
【０１２７】
以下、図１１と重複する説明は省略し、差異点のみ説明することにする。
【０１２８】
図１１の場合には第１スタックＳＴ１が消去スタックに該当し、第２スタックＳＴ２が選択スタックに該当したが、図２１の場合には、反対に、第１スタックＳＴ１が選択スタックに該当し、第２スタックＳＴ２が消去スタックに該当する。
【０１２９】
したがって、第１ブースティング区間ＰＢＳＴ１で第２スタックＳＴ２のワードラインに第１パス電圧ＶＰＡＳＳ１を印加して前述した第１ブースティング動作を遂行し、以後、第２ブースティング区間ＰＢＳＴ２で第１スタックＳＴ１のワードラインに第２パス電圧ＶＰＡＳＳ２を印加して前述した第２ブースティング動作を遂行する。
【０１３０】
第２プログラム方式で選択スタックに該当する第１スタックＳＴ１に対するプログラム動作を遂行する場合、プログラムが遂行されるメモリセルとソースラインＣＳＬとの間には既にプログラムされたメモリセルが存在することができる。したがって、プリチャージ区間ＰＰＣでビットラインＢＬにプリチャージ電圧ＶＰＣを印加し、ストリング選択ラインＳＳＬｓ、ＳＳＬｕにターンオン電圧ＶＳＯＮを印加し、中間スイッチングラインＭＳＬにターンオン電圧ＶＭＯＮを印加して、第１スタックＳＴ１及び第２スタックＳＴ２のチャンネルにプリチャージ電圧ＶＰＣを印加することができる。
【０１３１】
図２２ａ及び２２ｂは、本発明の実施形態に従う不揮発性メモリ装置に含まれるメモリセルアレイの実施形態を示す図である。
【０１３２】
図２２ａ及び２２ｂにはビットラインＢＬ及びソースラインＣＳＬが全てセルストリングの上部に配置されるメモリセルアレイ７００、８００の構造が図示されている。図示の便宜上、１つのセルストリングのみを図示したが、メモリセルアレイ７００、８００の各々は同一な構造の複数のセルストリングを含むことができる。各々のセルストリングはストリング選択ラインＳＳＬにより制御されるストリング選択トランジスタＳＳＴ、ワードラインＷＬにより制御されるメモリセルＭＣ、中間スイッチングラインＭＳＬにより制御される中間スイッチングトランジスタＭＳＴ、及び接地選択ラインＧＳＬにより制御される接地選択トランジスタＧＳＴを含むことができる。
【０１３３】
図２２ａを参照すると、セルストリングは最下層に中間スイッチングトランジスタＭＳＴを備え、これを基準に第１サブアレイ７１０及び第２サブアレイ７２０に分割できる。
【０１３４】
図２２ｂを参照すると、セルストリングは最下層及び中間層に備えられるスイッチングトランジスタＭＳＴを備え、これを基準に第１サブアレイ８１０、第２サブアレイ８２０、第３サブアレイ８３０、及び第４サブアレイ８４０に分割できる。
【０１３５】
このようなサブアレイに対して前述したようなダブルブースティングを適用することによって、プログラム電圧撹乱及びパス電圧撹乱を減少して不揮発性メモリ装置の寿命を増加し、性能を向上させることができる。
【０１３６】
図２３は、本発明の実施形態に従うＳＳＤ（solid  state  disk  or  solid  state  drive）を示すブロック図である。図２３を参照すると、ＳＳＤ１０００は、複数の不揮発性メモリ装置１１００及びＳＳＤ制御器１２００を含む。
【０１３７】
不揮発性メモリ装置１１００は、オプション的に外部高電圧ＶＰＰの提供を受けるように具現できる。不揮発性メモリ装置１１００は前述した不揮発性メモリ装置３０で具現できる。本発明の実施形態に従って不揮発性メモリ装置１１００は中間スイッチングトランジスタのプログラムアドレスに基づいた選択的なスイッチング動作を通じてダブルブースティングを具現する。
【０１３８】
ＳＳＤ制御器１２００は複数のチャンネルＣＨ１〜ＣＨｉを介して不揮発性メモリ装置１１００に連結される。ＳＳＤ制御器１２００は、少なくとも１つのプロセッサ１２１０、バッファメモリ１２２０、エラー訂正回路１２３０、ホストインターフェース１２５０、及び不揮発性メモリインターフェース１２６０を含む。バッファメモリ１２２０はメモリ制御器１２００の駆動に必要なデータを一時的に格納することができる。また、バッファメモリ１２２０は書込み要請時、プログラム動作に用いられるデータをバッファリングすることができる。エラー訂正回路１２３０は書込み動作でプログラムされるデータのエラー訂正コード値を計算し、読出し動作で読み取られたデータをエラー訂正コード値に基づいてエラー訂正し、データ復旧動作で不揮発性メモリ装置１１００から復旧されたデータのエラーを訂正することができる。
【０１３９】
このように、本発明の実施形態に従う不揮発性メモリ装置及び不揮発性メモリ装置のプログラム方法は、中間スイッチングトランジスタのスイッチング動作の制御を通じてチャンネル電圧のダブルブースティングを具現することによって、プログラム電圧撹乱及びパス電圧撹乱を減少して不揮発性メモリ装置の寿命を増加し、性能を向上させることができる。
【産業上の利用可能性】
【０１４０】
本発明の実施形態は、不揮発性メモリ装置及びこれを含むシステムに有用に利用できる。特に、本発明の実施形態は、メモリカード、ソリッドステートドライブ（Solid  State  Drive；ＳＳＤ）、エンベデッドマルチメディアカード（ｅＭＭＣ、embedded  multimedia  card）、コンピュータ（computer）、ノートブック（laptop）、携帯電話（cellular  phone）、スマートフォン（smart  phone）、ＭＰ３プレーヤー、ＰＤＡ（Personal  Digital  Assistants）、ＰＭＰ（Portable  Multimedia  Player）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（portable  game  console）、ナビゲーション（navigation）機器、ウェアラブル（wearable）機器、ＩｏＴ（internet  of  things）機器、ＩｏＥ（internet  of  everything）機器、ｅ−ブック（e-book）、ＶＲ（virtual reality）機器、ＡＲ（augmented  reality）機器などの電子機器に一層有用に適用できる。
【０１４１】
前記では本発明が好ましい実施形態を参照して説明したが、該当技術分野の熟練した当業者は以下の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
【符号の説明】
【０１４２】
１０    メモリシステム
２０    メモリコントローラ
３０    不揮発性メモリ装置
１００  メモリセルアレイ
４５０  制御回路
ＢＬＫ  メモリブロック
ＢＬ    ビットライン
ＣＳＬ  共通ソースライン
ＳＳＬ  ストリング選択ライン
ＧＳＬ  接地選択ライン
ＷＬ    ワードライン
ＧＴＬ  ゲートライン
ＭＣ    メモリセル
ＳＴＲ  セルストリング
ＳＴ    スタック
ＢＮＤ、ＢＮＤＵ、ＢＮＤＬ  境界層
ＭＳＬ  中間スイッチングライン
ＭＳＴ  中間スイッチングトランジスタ
【図１】
2020077450.tif 000003
【図２】
2020077450.tif 000004
【図３】
2020077450.tif 000005
【図４】
2020077450.tif 000006
【図５】
2020077450.tif 000007
【図６】
2020077450.tif 000008
【図７ａ】
2020077450.tif 000009
【図７ｂ】
2020077450.tif 000010
【図７ｃ】
2020077450.tif 000011
【図８】
2020077450.tif 000012
【図９】
2020077450.tif 000013
【図１０】
2020077450.tif 000014
【図１１】
2020077450.tif 000015
【図１２ａ】
2020077450.tif 000016
【図１２ｂ】
2020077450.tif 000017
【図１３ａ】
2020077450.tif 000018
【図１３ｂ】
2020077450.tif 000019
【図１４】
2020077450.tif 000020
【図１５】
2020077450.tif 000021
【図１６】
2020077450.tif 000022
【図１７】
2020077450.tif 000023
【図１８】
2020077450.tif 000024
【図１９ａ】
2020077450.tif 000025
【図１９ｂ】
2020077450.tif 000026
【図２０】
2020077450.tif 000027
【図２１】
2020077450.tif 000028
【図２２ａ】
2020077450.tif 000029
【図２２ｂ】
2020077450.tif 000030
【図２３】
2020077450.tif 000031