(57)【要約】【課題】熱電素子間の短絡の抑制が可能な放熱基板及びその製造方法。【解決手段】本発明に係る放熱基板１０は、キャビティ１６を有するコア基板１１と、キャビティ１６内に行列状に配置される熱電素子４０Ｐ，４０Ｎと、コア基板１１の表裏の両面に積層される絶縁層２１及び導体層２２を有する。そして、導体層２２には、隣り合う熱電素子４０Ｐ，４０Ｎを直列接続する電極パターン４６が設けられ、熱電素子４０Ｐ，４０Ｎは、半導体ブロック４１と、半導体ブロック４１の表裏の両面に積層されている金属層４２と、金属層４２の外縁部４２Ｅに形成される突部４２Ｔと、を有し、絶縁層２１と金属層４２の突部４２Ｔとの間に、突部４２Ｔを覆う絶縁膜４３を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
キャビティを有するコア基板と、
前記キャビティ内に行列状に配置される複数の熱電素子と、
前記コア基板の表裏の両面に積層される絶縁層及び導体層を有する放熱基板であって、
前記導体層には、隣り合う前記熱電素子を直列接続する電極パターンが設けられ、
前記熱電素子は、
半導体ブロックと、
前記半導体ブロックの表裏の両面に積層されている金属層と、
前記金属層の外縁部に形成される突部と、を有し、
前記絶縁層と前記金属層の前記突部との間に、前記突部を覆う絶縁膜を有している放熱基板。
【請求項２】
請求項１に記載の放熱基板であって、
前記絶縁膜は前記熱電素子の全表面を覆っている。
【請求項３】
請求項１に記載の放熱基板であって、
前記絶縁膜は前記熱電素子の上面全体を覆っている。
【請求項４】
請求項１乃至３の何れか１の請求項に記載の放熱基板であって、
前記電極パターンと各前記熱電素子とは、前記絶縁層を貫通する複数のビアで接続されている。
【請求項５】
請求項１乃至４の何れか１の請求項に記載の放熱基板であって、
前記複数の熱電素子には、Ｐ型熱電素子とＮ型熱電素子とが含まれ、
前記絶縁膜は、前記Ｐ型熱電素子又は前記Ｎ型熱電素子の何れか一方のみを覆う。
【請求項６】
キャビティを有するコア基板を形成することと、
前記キャビティに複数の熱電素子を行列状に配置することと、
前記コア基板に絶縁層及び導体層を積層することと、
前記導体層に隣り合う前記熱電素子を直列接続する電極パターンを形成すること、とを含む放熱基板の製造方法であって、
半導体ブロックの表裏の両面に金属層が形成されている熱電素子板を切断して、前記金属層の外縁部に突部を有する前記熱電素子を形成することと、
前記キャビティに配置する前に、前記突部を絶縁膜で覆うことと、を含む。
【請求項７】
請求項６に記載の放熱基板の製造方法であって、
前記絶縁膜で覆うことは、前記熱電素子の全表面を覆うことである。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、放熱基板及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、ペルチェ素子を内蔵する放熱基板が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１２３３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記した放熱基板及びその製造方法においては、熱電素子間の短絡の抑制が求められている。
【課題を解決するための手段】
【０００５】
上記課題を解決するためになされた請求項１の放熱基板は、キャビティを有するコア基板と、前記キャビティ内に行列状に配置される熱電素子と、前記コア基板の表裏の両面に積層される絶縁層及び導体層を有する。そして、前記導体層には、隣り合う前記熱電素子を直列接続する電極パターンが設けられ、前記熱電素子は、半導体ブロックと、前記半導体ブロックの表裏の両面に積層されている金属層と、前記金属層の外縁部に形成される突部と、を有し、前記絶縁層と前記金属層の前記突部との間に、前記突部を覆う絶縁膜を有している放熱基板。
【０００６】
上記課題を解決するためになされた放熱基板の製造方法は、キャビティを有するコア基板を形成することと、前記キャビティに複数の熱電素子を行列状に配置することと、前記コア基板に絶縁層及び導体層を積層することと、前記導体層に隣り合う前記熱電素子を直列接続する電極パターンを形成すること、とを含む。さらに、半導体ブロックの表裏の両面に金属層が形成されている熱電素子板を切断して、前記金属層の外縁部に突部を有する前記熱電素子を形成することと、前記キャビティに配置する前に、前記突部を絶縁膜で覆うことと、を含む。
【図面の簡単な説明】
【０００７】
【図１】本発明に係る放熱基板の側断面図
【図２】放熱基板の拡大側断面図
【図３】放熱部品の製造工程を示す側断面図
【図４】放熱基板の製造工程を示す側断面図
【図５】放熱基板の製造工程を示す側断面図
【図６】放熱基板の製造工程を示す側断面図
【図７】放熱基板の製造工程を示す側断面図
【図８】放熱基板の製造工程を示す側断面図
【図９】放熱基板の製造工程を示す側断面図
【図１０】変形例に係る放熱基板の拡大側断面図
【発明を実施するための形態】
【０００８】
以下、本発明の一実施形態を図１〜図９に基づいて説明する。本実施形態の放熱基板１０は、図１に示されるように、コア基板１１の表裏の両面に絶縁層２１及び導体層２２を有する構造になっている。
【０００９】
コア基板１１は、絶縁性基材１１Ｋの表側の面であるＦ面１１Ｆと裏側の面であるＳ面１１Ｓとに導体回路層１２，１２を有する構造をなしている。また、絶縁性基材１１Ｋには、キャビティ１６と複数の導電用貫通孔１４が形成されている。なお、以下では、絶縁性基材１１ＫのＦ面１１Ｆ、Ｓ面１１Ｓを、適宜、コア基板１１のＦ面１１Ｆ、Ｓ面１１Ｓと呼ぶことにする。
【００１０】
導電用貫通孔１４は、絶縁性基材１１ＫのＦ面１１Ｆ及びＳ面１１Ｓの両面からそれぞれ穿孔されかつ奥側に向かって徐々に縮径したテーパー孔の端部を互いに連通させた中間括れ形状をなしている。各導電用貫通孔１４内にはめっきが充填されて複数のスルーホール導体１５がそれぞれ形成され、それらスルーホール導体１５によってＦ面１１Ｆの導体回路層１２とＳ面１１Ｓの導体回路層１２との間が接続されている。
【００１１】
コア基板１１を貫通するキャビティ１６が備えられている。キャビティ１６には複数の熱電素子４０が収容されている。図２に示されるように、複数の熱電素子４０は、Ｐ型半導体ブロック４１Ｐを有するＰ型熱電素子４０Ｐと、Ｐ型半導体ブロック４１Ｐとは異なる金属で形成されているＮ型半導体ブロック４１Ｎを有するＮ型熱電素子４０Ｎとから構成される。Ｐ型熱電素子４０ＰとＮ型熱電素子４０Ｎとは、一定の間隔をあけて交互に行列状に配置されている。なお、各熱電素子４０Ｐ，４０Ｎとは、約５０〜２００μｍの間隔をあけて配置される。
【００１２】
隣合うＰ型熱電素子４０ＰとＮ型熱電素子４０Ｎとは導体層２２に形成されている電極パターン４６を介して直列接続されている。電極パターン４６とＰ型熱電素子４０ＰとＮ型熱電素子４０Ｎとは、絶縁層２１を貫通する複数の電極用ビア４５によって電気的に接続されている。なお、直列接続されている複数の熱電素子４０Ｐ，４０Ｎの端部となる熱電素子４１Ｐ，４１Ｎと、その熱電素子４１Ｐ，４１Ｎに接続される電極パターン４６を接続用端部４６Ｋという。
【００１３】
熱電素子４０は、半導体ブロック４１と、その表裏に積層されている金属層４２とを備えている。金属層４２のうち半導体ブロック４１から離れる側のエッジ４２Ｅには複数の突部４２Ｔが形成されている。複数の突部４２Ｔは、熱電素子４０の製造過程で発生するバリである。なお、金属層４２は、例えば、銅やニッケルで構成される。金属層４２の厚みは、約５〜３０μｍである。金属層４２の突部４２Ｔは、約５〜３０μｍ外側に突出している。なお、Ｐ型半導体ブロック４１ＰとＮ型半導体ブロック４１Ｎは、直方体状をなし、略同形同大に構成されている。Ｐ型半導体ブロック４１Ｐ及びＮ型半導体ブロック４１Ｎは、例えば、Ｂｉ、Ｔｅで構成されている。Ｐ型半導体ブロック４１Ｐ及びＮ型半導体ブロック４１Ｎの厚みは、０．３〜０．８ｍｍである。
【００１４】
本実施形態の熱電素子４０Ｐ，４０Ｎは、絶縁膜４３によって覆われている。絶縁膜４３は、例えば、エポキシ系の樹脂によって構成される。絶縁膜４３の厚みは約５〜２０μｍである。なお、本実施形態では熱電素子４０Ｐ，４０Ｎの全体が絶縁膜４３によって覆われる構成であったが、突部４２Ｔのみを覆う構成であってもよい。例えば、金属層４２のエッジ４２Ｅのみを絶縁膜４３で覆う構成であってもよい。
【００１５】
各熱電素子４０Ｐ，４０Ｎの間の隙間及びキャビティ１６と各熱電素子４０Ｐ，４０Ｎとの間の隙間は、絶縁層２１を構成する樹脂によって埋められている。
【００１６】
図１に示されるように、コア基板１１のＦ面１１Ｆ及びＳ面１１Ｓには、絶縁層２１、導体層２２が積層され、導体層２２上には、ソルダーレジスト層２６が積層されている。導体層２２は、所定の配線パターン２２Ａと、電極パターン４６とを有している。絶縁層２１には、それぞれ複数のビアホール２１Ｈ，２１Ｄが形成されている。複数のビアホール２１Ｈ，２１Ｄは、導体回路層１２上に形成されている第１ビアホール２１Ｈと、熱電素子４０Ｐ，４０Ｎ上に形成されている第２ビアホール２１Ｄとを有している。第２ビアホール２１Ｄは、絶縁層２１及び絶縁膜４３を貫通し、熱電素子４０Ｐ，４０Ｎの金属層４２に連通している。
【００１７】
これらビアホール２１Ｈ，２１Ｄ内にめっきが充填されて複数のビア導体１７，４５が形成されている。そして、ビア導体１７によって、導体回路層１２と導体層２２の配線パターン２２Ａが接続されている。また電極用ビア４５によって、熱電素子４０Ｐ，４０Ｎと電極パターン４６との間が接続されている。なお、電極用ビア４５の径は、ビア導体１７の径よりも小さい。また、熱電素子４０Ｐ，４０Ｎ、電極用ビア４５及び電極パターン４６とからペルチェ素子モジュール５０が構成される。
【００１８】
ソルダーレジスト層２６には、複数のバンプ用の開口部２６Ｈが形成され、導体層２２のうち開口部２６Ｈから露出する部分がパッド２９になっている。
【００１９】
放熱基板１０の製造では、図３（Ａ）に示される熱電素子４０Ｎが準備される。熱電素子４０Ｐ，４０Ｎは、以下のようにして製造される。
【００２０】
（Ａ１）図３（Ａ）に示されるように、表裏の両面に金属層４２が積層されているＮ型熱電素子板４０ＮＢが準備される。
【００２１】
（Ａ２）次いで、図３（Ａ）及び図３（Ｂ）に示されるように、Ｎ型熱電素子板４０ＮＢが所定の大きさに切断される。これにより、表裏の両面に金属層４２を有するＮ型半導体ブロック４１Ｎからなる複数のＮ型熱電素子４０Ｎが形成される。また、Ｎ型熱電素子板４０ＮＢの切断に伴って、金属層４２のエッジ４２Ｅに突部４２Ｔ（いわゆる、バリ）が形成される。
【００２２】
（Ａ３）図４（Ａ）に示されるように、各Ｎ型熱電素子４０Ｎの表面を覆う絶縁膜４３が形成される。絶縁膜４３は、例えば、ディッピングにより形成される。
【００２３】
（Ａ４）Ｐ型熱電素子４０Ｐも、Ｎ型熱電素子４０Ｎと同様に表裏の両面に金属層４２が積層されているＰ型熱電素子板が準備される。
【００２４】
（Ａ５）次いで、Ｐ型熱電素子板が所定の大きさに切断される。これにより、表裏の両面に金属層４２を有するＰ型半導体ブロック４１Ｐからなる複数のＰ型熱電素子４０Ｐが形成される。
【００２５】
（Ａ６）図４（Ｂ）に示されるように、Ｐ型熱電素子４０Ｐの表面を覆う絶縁膜４３が形成される。絶縁膜４３は、例えば、ディッピングにより形成される。なお、本実施形態では、Ｐ型熱電素子４０Ｐ及びＮ型熱電素子４０Ｎの全てに絶縁膜４３を形成しているが、何れか一方であってもよい。
【００２６】
放熱基板１０は以下のようにして製造される。
（１）図５（Ａ）に示されるように、エポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表裏の両面に、銅箔１１Ｃがラミネートされている銅張積層板１１Ｚが用意される。
【００２７】
（２）図５（Ｂ）に示されるように、銅張積層板１１Ｚに絶縁性基材１１ＫのＦ面１１Ｆ側から例えばＣＯ２レーザーが照射されて導電用貫通孔１４（図３参照）を形成するためのテーパー孔１４Ａが穿孔される。
【００２８】
（３）図５（Ｃ）に示されるように、銅張積層板１１Ｚのうち前述したＦ面１１Ｆ側のテーパー孔１４Ａの真裏となる位置にＣＯ２レーザーが照射されてテーパー孔１４Ａが穿孔され、それらテーパー孔１４Ａから導電用貫通孔１４が形成される。
【００２９】
（４）無電解めっき処理が行われ、銅箔１１Ｃ上と導電用貫通孔１４の内面に無電解めっき膜（図示せず）が形成される。
【００３０】
（５）図５（Ｄ）に示されるように、銅箔１１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。
【００３１】
（６）電解めっき処理が行われ、図６（Ａ）に示されるように、電解めっきが導電用貫通孔１４内に充填されてスルーホール導体１５が形成されると共に、銅箔１１Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３４が形成される。
【００３２】
（７）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔１１Ｃが除去され、図６（Ｂ）に示されるように、残された電解めっき膜３４、無電解めっき膜及び銅箔１１Ｃにより、絶縁性基材１１ＫのＦ面１１Ｆ上に導体回路層１２が形成されると共に、絶縁性基材１１ＫのＳ面１１Ｓ上に導体回路層１２が形成される。そして、Ｆ面１１Ｆ側の導体回路層１２とＳ面１１Ｓ側の導体回路層１２とがスルーホール導体１５によって接続された状態になる。これにより、コア基板１１が得られる。
【００３３】
（８）図６（Ｃ）に示されるように、コア基板１１に、ルーター又はＣＯ２レーザーによってキャビティ１６が形成される。
【００３４】
（９）図６（Ｄ）に示されるように、キャビティ１６が塞がれるように、ＰＥＴフィルムからなるテープ９０がコア基板１１のＳ面１１Ｓ上に張り付けられる。
【００３５】
（１０）図７（Ａ）に示されるように、絶縁膜４３に覆われた熱電素子４０Ｐ，４０Ｎがマウンター（図示せず）によってキャビティ１６に収められる。Ｐ型熱電素子４０ＰとＮ型熱電素子４０Ｎとが隙間を開けて交互に配置される。
【００３６】
（１１）図７（Ｂ）に示されるように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に、絶縁層２１として、プリプレグが積層されると共に、銅箔３７Ｃが積層されてから、加熱プレスされる。その際、コア基板１１のＦ面１１Ｆの導体回路層１２同士の間がプリプレグにて埋められる。また、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面と熱電素子４０Ｐ，４０Ｎとの隙間及びＰ型熱電素子４０ＰとＮ型熱電素子４０Ｎとの隙間に充填される。
【００３７】
（１３）図７（Ｃ）に示されるように、テープ９０が除去される。
【００３８】
（１４）図７（Ｄ）に示されるように、コア基板１１のＳ面１１Ｓ上の導体回路層１２上に絶縁層２１としてのプリプレグと銅箔３７Ｃが積層されてから、加熱プレスされる。その際、コア基板１１のＳ面１１Ｓの導体回路層１２同士の間がプリプレグにて埋められる。
【００３９】
なお、絶縁層２１としてプリプレグの代わりに補強材を含まず且つ無機フィラーを含有する樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。
【００４０】
（１４）図８（Ａ）に示されるように、上記したプリプレグによって形成されたコア基板１１の表裏の両側の絶縁層２１及び銅箔３７Ｃにレーザーが照射されて、複数のビアホール２１Ｈ，２１Ｄが形成される。具体的には、導体回路層１２上に第１ビアホール２１Ｈが形成され、熱電素子４０Ｐ，４０Ｎ上に第２ビアホール２１Ｄが形成される。
【００４１】
（１５）絶縁層２１に複数のビアホール２１Ｈ，２１Ｄが形成されると、無電解めっき処理が行われ、銅箔３７Ｃ上と、複数のビアホール２１Ｈ，２１Ｄ内とに無電解めっき膜（図示せず）が形成される。
【００４２】
（１６）図８（Ｂ）に示されるように、無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。
【００４３】
（１７）図８（Ｃ）に示されるように、電解めっき処理が行われ、電解めっきがビアホール２１Ｈ，２１Ｄ内に充填されてビア導体１７，４５が形成され、さらには、絶縁層２１上の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３９が形成される。
【００４４】
（１８）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔３７Ｃが除去され、図９（Ａ）に示されるように、残された電解めっき膜３９、無電解めっき膜及び銅箔３７Ｃにより、コア基板１１の表裏の各絶縁層２１上に配線パターン２２Ａ及び電極パターン４６を有する導体層２２が形成される。なお、ビア導体１７によって、導体回路層１２と導体層２２の配線パターン２２Ａが接続されている。また電極用ビア４５によって、熱電素子４０Ｐ，４０Ｎと電極パターン４６との間が接続されている。
【００４５】
（１９）図９（Ｂ）に示されるように、コア基板１１の表裏の各導体層２２上にソルダーレジスト層２６が積層される。
【００４６】
（２０）次いで、ソルダーレジスト層２６の所定箇所にバンプ用の開口部２６Ｈが形成され、各導体層２２のうち開口部から露出した部分がパッド２９になる。以上で、図１に示される放熱基板１０が完成する。
【００４７】
本実施形態の放熱基板１０の構造及び製造方法に関する説明は以上である。次に放熱基板１０の作用効果を説明する。本実施形態の放熱基板１０は、ペルチェ素子モジュール５０が内蔵されている。これにより、放熱だけでなく、発熱と吸熱の切り替えによる温度制御を行い得る。
【００４８】
また、本実施形態の放熱基板１０は、熱電素子４０Ｐ，４０Ｎの突部４２Ｔが絶縁膜４３によって覆われている。これにより、隣接するＰ型熱電素子４０Ｐの突部４２ＴとＮ型熱電素子４０Ｎの突部４２Ｔとの接触が起こりにくくなり、熱電素子４０Ｐ，４０Ｎ間での短絡が抑制される。
【００４９】
また、突部４２Ｔの接触を防ぐ方法として、熱電素子４０Ｐ，４０Ｎのエッジ４２Ｅを切除する方法がある。しかしながら、熱電素子４０Ｐ，４０Ｎのエッジ４２Ｅを切除すると、金属層４２の表面積が小さくなる。一方、本実施形態の放熱基板１０は、金属層４２の表面積を小さくする必要がないため、金属層４２上に配置可能な電極用ビア４５の総面積を増やすことが可能となる。
【００５０】
［他の実施形態］
本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
【００５１】
（１）上記実施形態では、各熱電素子４０Ｐ，４０Ｎの全体が絶縁膜４３で覆われる構成であったが、各熱電素子４０Ｐ，４０Ｎの表裏の両面を絶縁膜４３Ｖで覆う構成であってもよいし（図１０（Ａ））、突部４２Ｔだけを絶縁膜４３Ｚで覆う構成であってもよい（図１０（Ｂ））。
【００５２】
（２）上記実施形態では、Ｐ型熱電素子４０Ｐ及びＮ型熱電素子４０Ｎの両方を絶縁膜４３で覆う構成であったが、Ｐ型熱電素子４０Ｐ又はＮ型熱電素子４０Ｎの何れか一方のみを覆う構成であってもよい。
【００５３】
（３）上記実施形態のＰ型熱電素子４０Ｐ及びＮ型熱電素子４０Ｎは、その平面形状が長方形であったが、他の多角形状であってもよいし、円形、楕円形又は長円形であってもよい。
【００５４】
（５）上記実施形態では、コア基板１１のキャビティ１６の内側面とＰ型熱電素子４０Ｐ及びＮ型熱電素子４０Ｎとの間に隙間が形成されていたが、キャビティ１６の内側面にＰ型熱電素子４０Ｐ及びＮ型熱電素子４０Ｎが接触する構成であってもよい。
【００５５】
（６）上記実施形態では、Ｐ型熱電素子４０Ｐ及びＮ型熱電素子４０Ｎの表裏の両面の金属層４２に突部４２Ｔが形成されていたが、何れか一方の面側にのみ形成されてもよい。また、何れか一方の面の金属層４２のエッジ４２Ｅが面取り加工されていてもよい。
【００５６】
（７）上記実施形態では、キャビティ１６が１つのみ形成されていたが、キャビティ１６を複数有する構成であってもよい。
【符号の説明】
【００５７】
１０    放熱基板
１１    コア基板
１２    導体回路層
１５    スルーホール導体
１６    キャビティ
１７    ビア導体
２１    絶縁層
２２    導体層
２２Ａ    配線パターン
２６    ソルダーレジスト層
４０    熱電素子
４１    半導体ブロック
４２    金属層
４２Ｅ    エッジ
４２Ｔ    突部
４３    絶縁膜
４５    電極用ビア
４６    電極パターン
４６Ｋ    接続用端部
５０    ペルチェ素子モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2020043303.tif 000008
【図７】
2020043303.tif 000009
【図８】
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【図９】
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【図１０】
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