(57)【要約】【課題】最大印加電圧の緩和された半導体装置を提供する。【解決手段】  実施形態の半導体装置は、第１の副スイッチと、第２の副スイッチと、を有し、第１の電圧と、第１の電圧より低い第２の電圧と、第１の電圧より低い第３の電圧と、第３の電圧より低い第４の電圧と、から、第１の電圧と第３の電圧のいずれか一方が第１の副スイッチに入力され、第２の電圧と第４の電圧のいずれか一方が第２の副スイッチに入力される半導体装置であって、第１の副スイッチからの出力が半導体装置から出力される場合には、第２の電圧が第２の副スイッチに入力され、第２の副スイッチからの出力が半導体装置から出力される場合には、第３の電圧が第１の副スイッチに入力される。【選択図】図１
2020155177.tif 000002
【特許請求の範囲】
【請求項１】
第１の副スイッチと、第２の副スイッチと、を有し、
第１の電圧と、前記第１の電圧より低い第２の電圧と、前記第１の電圧より低い第３の電圧と、前記第３の電圧より低い第４の電圧と、から、前記第１の電圧と前記第３の電圧のいずれか一方が前記第１の副スイッチに入力され、前記第２の電圧と前記第４の電圧のいずれか一方が前記第２の副スイッチに入力される半導体装置であって、
前記第１の副スイッチからの出力が前記半導体装置から出力される場合には、前記第２の電圧が前記第２の副スイッチに入力され、前記第２の副スイッチからの出力が前記半導体装置から出力される場合には、前記第３の電圧が前記第１の副スイッチに入力される、
半導体装置。
【請求項２】
前記第１の副スイッチの入力に出力が接続された第１のＩＮＶ回路と、
前記第１のＩＮＶ回路の入力に出力が接続された第１のＮＡＮＤ回路と、
前記第２の副スイッチの入力に出力が接続された第２のＮＡＮＤ回路と、
前記第２のＮＡＮＤ回路の第１の入力に出力が接続された第２のＩＮＶ回路と、
をさらに備える請求項１記載の半導体装置。
【請求項３】
前記第１の副スイッチの入力に出力が接続された第１のＮＯＲ回路と、
前記第１のＮＯＲ回路の第１の入力に出力が接続された第３のＩＮＶ回路と、
前記第２の副スイッチの入力に出力が接続された第４のＩＮＶ回路と、
前記第４のＩＮＶ回路の入力に出力が接続された第２のＮＯＲ回路と、
をさらに備える請求項１記載の半導体装置。
【請求項４】
前記第１の副スイッチは、第１のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、を有し、
前記第２の副スイッチは、第２のＰＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、を有する、
請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートは接続されている請求項４記載の半導体装置。
【請求項６】
前記第１のＮＭＯＳトランジスタのゲートに前記第２の電圧又は前記第４の電圧が供給され、前記第２のＰＭＯＳトランジスタのゲートに前記第１の電圧又は前記第３の電圧が供給される請求項４又は請求項５記載の半導体装置。
【請求項７】
前記第２の電圧は前記第３の電圧より高い請求項１乃至請求項６いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メモリセルアレイとして可変抵抗素子を用いるクロスポイント型メモリ装置は、従来に比べて容易に大容量の記憶装置を実現できるものとして注目されている。
【０００３】
クロスポイント型メモリ装置においては、ビット線及びワード線と呼ばれる配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線とワード線に電圧もしくは電流を印加することで行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−０５５０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、最大印加電圧の緩和された半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の副スイッチと、第２の副スイッチと、を有し、第１の電圧と、第１の電圧より低い第２の電圧と、第１の電圧より低い第３の電圧と、第３の電圧より低い第４の電圧と、から、第１の電圧と第３の電圧のいずれか一方が第１の副スイッチに入力され、第２の電圧と第４の電圧のいずれか一方が第２の副スイッチに入力される半導体装置であって、第１の副スイッチからの出力が半導体装置から出力される場合には、第２の電圧が第２の副スイッチに入力され、第２の副スイッチからの出力が半導体装置から出力される場合には、第３の電圧が第１の副スイッチに入力される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体スイッチ（半導体装置）の回路図である。
【図２】第１の実施形態の半導体スイッチ（半導体装置）の回路図の動作の一例である。
【図３】第１の実施形態の半導体スイッチ（半導体装置）の回路図の動作の一例である。
【図４】第１の実施形態の半導体スイッチ（半導体装置）の回路図の動作の他の一例である。
【図５】第１の実施形態の半導体スイッチ（半導体装置）の回路図の動作の他の一例である。
【図６】第２の実施形態の半導体スイッチ（半導体装置）の回路図である。
【図７】第２の実施形態の半導体スイッチ（半導体装置）の回路図の動作の一例である。
【図８】第２の実施形態の半導体スイッチ（半導体装置）の回路図の動作の一例である。
【図９】第２の実施形態の半導体スイッチ（半導体装置）の回路図の動作の他の一例である。
【図１０】第２の実施形態の半導体スイッチ（半導体装置）の回路図の動作の他の一例である。
【図１１】第３の実施形態のメモリシステムの構成を示す模式図である。
【図１２】第３の実施形態のメモリチップの構成を示す模式図である。
【図１３】第３の実施形態のメモリセルアレイの模式断面図である。
【図１４】第３の実施形態のメモリセルアレイの模式斜視図である。
【図１５】第３の実施形態のメモリセルの模式断面図である。
【図１６】第３の実施形態のメモリセルの要部における回路図である。
【図１７】第３の実施形態の一態様の半導体装置の回路図である。
【図１８】第３の実施形態の一態様の半導体装置の回路図の動作の一例である。
【図１９】第３の実施形態の一態様の半導体装置の回路図の動作の一例である。
【図２０】第３の実施形態の一態様の半導体装置の回路図の動作の一例である。
【図２１】第３の実施形態の一態様の半導体装置の回路図の動作の一例である。
【図２２】第３の実施形態の他の態様の半導体装置の回路図である。
【図２３】第３の実施形態の半導体装置に使用される各スイッチの回路図である。
【図２４】第３の実施形態の比較形態となる半導体装置の回路図である。
【図２５】第３の実施形態の半導体装置（電源回路）の適用例を示す模式図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００９】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１０】
（第１の実施形態）
本実施形態の半導体スイッチ（半導体装置）は、第１の副スイッチと、第２の副スイッチと、を有し、第１の電圧と、第１の電圧より低い第２の電圧と、第１の電圧より低い第３の電圧と、第３の電圧より低い第４の電圧と、から、第１の電圧と第３の電圧のいずれか一方が第１の副スイッチに入力され、第２の電圧と第４の電圧のいずれか一方が第２の副スイッチに入力される半導体装置であって、第１の副スイッチからの出力が半導体装置から出力される場合には、第２の電圧が第２の副スイッチに入力され、第２の副スイッチからの出力が半導体装置から出力される場合には、第３の電圧が第１の副スイッチに入力される。
【００１１】
さらに、本実施形態の半導体スイッチ（半導体装置）は、第１の副スイッチの入力に出力が接続された第１のＩＮＶ回路と、第１のＩＮＶ回路の入力に出力が接続された第１のＮＡＮＤ回路と、第２の副スイッチの入力に出力が接続された第２のＮＡＮＤ回路と、第２のＮＡＮＤ回路の第１の入力に出力が接続された第２のＩＮＶ回路と、を備える。
【００１２】
図１は、本実施形態の半導体スイッチ（半導体装置）５０の回路図である。
【００１３】
半導体スイッチ５０は、第１の副スイッチ４１と、第２の副スイッチ４２と、第１のＩＮＶ回路４３と、第１のＮＡＮＤ回路４４と、第２のＮＡＮＤ回路４５と、第２のＩＮＶ回路４６と、を備える。
【００１４】
第１の副スイッチ４１は、第１のＰＭＯＳトランジスタ４１ａと、第１のＮＭＯＳトランジスタ４１ｂと、を有する。より具体的には、第１の副スイッチ４１は、第１のＰＭＯＳトランジスタ４１ａ及び第１のＮＭＯＳトランジスタ４１ｂの、ソース及びドレインが互いに接続された、いわゆるトランスミッションゲート（トランスファーゲート）である。
【００１５】
第２の副スイッチ４２は、第２のＰＭＯＳトランジスタ４２ａと、第２のＮＭＯＳトランジスタ４２ｂと、を有する。より具体的には、第２の副スイッチ４２は、第２のＰＭＯＳトランジスタ４２ａ及び第２のＮＭＯＳトランジスタ４２ｂの、ソース及びドレインが互いに接続された、いわゆるトランスミッションゲート（トランスファーゲート）である。
【００１６】
第１のＮＭＯＳトランジスタ４１ｂのゲートには、第３の選択信号として、ＶＤＤＬ（第２の電圧の一例、例えば＋２Ｖ）又はＶＳＳＬ（第４の電圧の一例、例えば−６Ｖ）が供給される。一方、第２のＰＭＯＳトランジスタ４２ａのゲートには、第３の選択信号として、ＶＤＤＨ（第１の電圧の一例、例えば＋６Ｖ）又はＶＳＳＨ（第３の電圧の一例、例えば−２Ｖ）が供給される。ここで、第２の電圧は第１の電圧より低く、第３の電圧は第１の電圧より低く、第４の電圧は第３の電圧より低い。また、第２の電圧は第３の電圧より高いことが好ましい。
【００１７】
第１の副スイッチの出力４１ｄ及び第２の副スイッチの出力４２ｄは、半導体スイッチ（半導体装置）の出力４８に接続されている。
【００１８】
第１のＰＭＯＳトランジスタ４１ａのゲート及び第２のＮＭＯＳトランジスタ４２ｂのゲートは、互いに接続されている。そして、ＶＤＤＬ又はＶＳＳＨが、第１のＰＭＯＳトランジスタ４１ａのゲート及び第２のＮＭＯＳトランジスタ４２ｂのゲートに供給される。
【００１９】
第１の副スイッチの入力４１ｃには、第１のＩＮＶ回路の出力４３ｂが接続されている。
【００２０】
第１のＩＮＶ回路の入力４３ａには、第１のＮＡＮＤ回路の出力４４ｃが接続されている。第１のＮＡＮＤ回路４４は、第１のＮＡＮＤ回路の第１の入力４４ａと、第１のＮＡＮＤ回路の第２の入力４４ｂと、を有する。第１のＮＡＮＤ回路の第１の入力４４ａには、第１の入力信号（ＩＮ＿Ｈ）が入力される。ここで、第１の入力信号（ＩＮ＿Ｈ）は、例えば、第１の電圧又は第３の電圧であることが、回路構成が単純化されるため好ましい。ただし、第１の入力信号（ＩＮ＿Ｈ）は、これに限定されるものではない。
【００２１】
第１のＮＡＮＤ回路の第２の入力４４ｂには、第１の電圧又は第３の電圧が入力される。
【００２２】
ここで、第１のＮＡＮＤ回路の第１の入力４４ａと第２の入力４４ｂには、それぞれ逆の入力信号が入力されても良い。すなわち、第１のＮＡＮＤ回路の第１の入力４４ａに例えば第１の電圧又は第３の電圧が入力され、第１のＮＡＮＤ回路の第２の入力４４ｂに第１の入力信号（ＩＮ＿Ｈ）が入力されても良い。
【００２３】
第２の副スイッチの入力４２ｃには、第２のＮＡＮＤ回路の出力４５ｃが接続されている。第２のＮＡＮＤ回路の第１の入力４５ａには、第２のＩＮＶ回路の出力４６ｂが接続されている。第２のＮＡＮＤ回路の第２の入力４５ｂには、第２の電圧又は第４の電圧が入力される。
【００２４】
第２のＩＮＶ回路の入力４６ａには、第２の入力信号（ＩＮ＿Ｌ）が入力される。ここで、第２の入力信号（ＩＮ＿Ｌ）は、例えば、第２の電圧（例えば＋２Ｖ）又は第４の電圧（例えば−６Ｖ）であることが、回路構成が単純化されるため好ましい。ただし、第２の入力信号（ＩＮ＿Ｌ）は、これに限定されるものではない。
【００２５】
ここで、第２のＮＡＮＤ回路の第１の入力４５ａと第２の入力４５ｂには、それぞれ逆の入力信号が入力されても良い。すなわち、第２のＮＡＮＤ回路の第１の入力４５ａに例えば第２の電圧又は第４の電圧が入力され、第２のＮＡＮＤ回路の第２の入力４５ｂに第２のＩＮＶ回路の出力４６ｂが接続されていても良い。
【００２６】
図２及び図３は、本実施形態の半導体スイッチ（半導体装置）５０の回路図の動作の一例である。図２及び図３では、第２の副スイッチ４２の出力４２ｄによって出力される信号が、半導体スイッチの出力４８として用いられるものとする。すなわち、第１のＮＭＯＳトランジスタ４１ｂ及び第１のＰＭＯＳトランジスタ４１ａがオフであり、第２のＮＭＯＳトランジスタ４２ｂ及び第２のＰＭＯＳトランジスタ４２ａがオンであるものとする。第１のＮＭＯＳトランジスタ４１ｂのゲートには、第４の電圧（−６Ｖ）が入力される。そして、第２のＰＭＯＳトランジスタ４２ａのゲートには第３の電圧（−２Ｖ）が入力される。第１のＰＭＯＳトランジスタ４１ａのゲート及び第２のＮＭＯＳトランジスタ４２ｂのゲートには、ＶＤＤＬ（＋２Ｖ、第２の電圧）が入力される。さらにこの場合、第１の副スイッチの入力４１ｃには、第３の電圧（−２Ｖ）が入力されることが好ましい。このためには、第１のＮＡＮＤ回路の第２の入力４４ｂ（第１のＮＡＮＤ回路の一方の入力）に、第３の電圧（−２Ｖ）が入力される。この場合、第１の入力信号（ＩＮ＿Ｈ）が第１の電圧（＋６Ｖ）と第３の電圧（−２Ｖ）のいずれであっても、第１のＮＡＮＤ回路４４からの出力は、論理値が１である第１の電圧（＋６Ｖ）である。そのため、第１のＩＮＶ回路４３によって論理値が０である第３の電圧（−２Ｖ）が出力され、結果として第１の副スイッチの入力４１ｃに第３の電圧（−２Ｖ）が入力されることとなる。
【００２７】
図３には、第２の副スイッチ４２側の動作を示している。第２のＮＡＮＤ回路の第２の入力４５ｂに第２の電圧（＋２Ｖ）が入力される。また、第２のＩＮＶ回路の入力４６ａには第２の電圧（＋２Ｖ）または第４の電圧（−６Ｖ）が入力される。結果として第２の副スイッチの入力４２ｃに第２の電圧（＋２Ｖ）または第４の電圧（−６Ｖ）が入力される。
【００２８】
図２及び図３の態様において、第１のＮＭＯＳトランジスタ４１ｂのゲートと第１の副スイッチの入力４１ｃの間の電圧差は（−６Ｖ）−（−２Ｖ）＝−４Ｖとなり、また第１のＰＭＯＳトランジスタ４１ａのゲートと第１の副スイッチ４１ｃの間の電圧差は（＋２Ｖ）−（−２Ｖ）＝４Ｖとなる。さらに、第２の副スイッチの入力４２ｃに第４の電圧（−６Ｖ）が入力されるとき、第２のＮＭＯＳトランジスタ４２ｂのゲートと第２の副スイッチの入力４２ｃの間の電位差は（＋２Ｖ）−（−６Ｖ）＝＋８Ｖとなる。また、第２のＰＭＯＳトランジスタ４２ａのゲートと第２の副スイッチの入力４２ｃの間の電位差は（−２Ｖ）−（−６Ｖ）＝４Ｖとなる。
【００２９】
図４及び図５は、本実施形態の半導体スイッチ（半導体装置）５０の回路図の動作の他の一例である。ここでは、図２及び図３の場合と異なり、第１の副スイッチ４１の出力４１ｄによって出力される信号が、半導体スイッチの出力４８として用いられるものとする。すなわち、第１のＮＭＯＳトランジスタ４１ｂ及び第１のＰＭＯＳトランジスタ４１ａがオンであり、第２のＮＭＯＳトランジスタ４２ｂ及び第２のＰＭＯＳトランジスタ４２ａがオフであるものとする。第１のＮＭＯＳトランジスタ４１ｂのゲートには、第２の電圧（＋２Ｖ）が入力される。そして、第２のＰＭＯＳトランジスタ４２ａのゲートには第１の電圧（＋６Ｖ）が入力される。また、この場合、第２のＮＡＮＤ回路の第２の入力４５ｂに、第４の電圧（−６Ｖ）が入力される。また、第１のＰＭＯＳトランジスタ４１ａのゲート及び第２のＮＭＯＳトランジスタ４２ｂのゲートには、ＶＳＳＨ（−２Ｖ、第３の電圧）が入力される。この場合、第２の入力信号（ＩＮ＿Ｌ）が第２の電圧（＋２Ｖ）と第４の電圧（−６Ｖ）のいずれであっても、第２のＮＡＮＤ回路４５からの出力は、論理値が１である第２の電圧（＋２Ｖ）である。結果として第２の副スイッチの入力４２ｃに第２の電圧（２Ｖ）が入力されることとなる。なお、図５には、第１の副スイッチ４１側の動作を示している。
【００３０】
図４及び図５の態様において、第１の副スイッチの入力４１ｃに第１の電圧（＋６Ｖ）が入力されるとき、第１のＮＭＯＳトランジスタ４１ｂのゲートと第１の副スイッチの入力４１ｃの間の電圧差は（＋２Ｖ）−（＋６Ｖ）＝−４Ｖとなり、また第１のＰＭＯＳトランジスタ４１ａのゲートと第１の副スイッチ４１ｃの間の電圧差は（−２Ｖ）−（＋６Ｖ）＝−８Ｖとなる。さらに、第２のＮＭＯＳトランジスタ４２ｂのゲートと第２の副スイッチの入力４２ｃの間の電位差は（−２Ｖ）−（＋２Ｖ）＝−４Ｖとなる。また、第２のＰＭＯＳトランジスタ４２ａのゲートと第２の副スイッチの入力４２ｃの間の電位差は（＋６Ｖ）−（＋２Ｖ）＝４Ｖとなる。
【００３１】
次に、本実施形態の作用効果を記載する。
【００３２】
第１の副スイッチ４１及び第２の副スイッチ４２で用いられるトランジスタの各電極間に印加される電圧の差は、副スイッチに用いられるトランジスタ保護のため、高くない方が望ましい。
【００３３】
半導体スイッチ（半導体装置）５０では、第１の電圧（＋６Ｖ）と第４の電圧（−６Ｖ）の差分がトランジスタに加わった場合、絶対値で最大１２Ｖの電圧差が加わる可能性がある。しかし、上述のとおり、半導体スイッチ（半導体装置）５０ではそのようなことが発生せず、最大の電圧差は絶対値で８Ｖである。すなわち、トランジスタに印加される最大印加電圧が緩和されることとなる。
【００３４】
第１のＰＭＯＳトランジスタ４１ａのゲートと第２のＮＭＯＳトランジスタ４２ｂのゲートは、互いに接続しても問題ない。
【００３５】
第２の電圧は第３の電圧より高いことが、第１のＰＭＯＳトランジスタ４１ａのゲートと第２のＮＭＯＳトランジスタ４２ｂのゲートを接続するために好ましい。
【００３６】
本実施形態の半導体スイッチ（半導体装置）によれば、最大印加電圧の緩和された半導体スイッチ（半導体装置）の提供が可能となる。
【００３７】
（第２の実施形態）
本実施形態の半導体スイッチ（半導体装置）は、第１の副スイッチと、第２の副スイッチと、を有し、第１の電圧と、第１の電圧より低い第２の電圧と、第１の電圧より低い第３の電圧と、第３の電圧より低い第４の電圧と、から、第１の電圧と第３の電圧のいずれか一方が第１の副スイッチに入力され、第２の電圧と第４の電圧のいずれか一方が第２の副スイッチに入力される半導体装置であって、第１の副スイッチからの出力が半導体装置から出力される場合には、第２の電圧が第２の副スイッチに入力され、第２の副スイッチからの出力が半導体装置から出力される場合には、第３の電圧が第１の副スイッチに入力される。
【００３８】
さらに、本実施形態の半導体スイッチ（半導体装置）は、第１の副スイッチの入力に出力が接続された第１のＮＯＲ回路と、第１のＮＯＲ回路の第１の入力に出力が接続された第３のＩＮＶ回路と、第２の副スイッチの入力に出力が接続された第４のＩＮＶ回路と、第４のＩＮＶ回路の入力に出力が接続された第２のＮＯＲ回路と、を備える。
【００３９】
ここで、第１の実施形態と重複する内容については、記載を省略する。
【００４０】
図６は、本実施形態の半導体スイッチ（半導体装置）９０の回路図である。
【００４１】
半導体スイッチ９０は、第１の副スイッチ４１と、第２の副スイッチ４２と、第１のＮＯＲ回路９３と、第３のＩＮＶ回路９４と、第４のＩＮＶ回路９５と、第２のＮＯＲ回路９６と、を備える。
【００４２】
第１の副スイッチの入力４１ｃには、第１のＮＯＲ回路９３の出力９３ｃが接続されている。
【００４３】
第１のＮＯＲ回路９３の第１の入力（第１のＮＯＲ回路９３の一方の入力）９３ａには、第３のＩＮＶ回路９４の出力９４ｂが接続されている。第３のＩＮＶ回路の入力９４ａには、第１の入力信号（ＩＮ＿Ｈ）が入力される。
【００４４】
第１のＮＯＲ回路９３の第２の入力（第１のＮＯＲ回路９３の他方の入力）９３ｂには、第１の電圧又は第３の電圧が入力される。ここで、図６において、第２のＰＭＯＳトランジスタ４２ａのゲートには「ＥＮ＿Ｈ（ＶＤＤＨ／ＶＳＳＨ）」が入力され、また第１のＮＯＲ回路９３の第２の入力９３ｂには「ＥＮＢ＿Ｈ（ＶＤＤＨ／ＶＳＳＨ）」が入力されるが、これは、第２のＰＭＯＳトランジスタ４２ａのゲートに第３の電圧が入力される場合には第１のＮＯＲ回路９３の第２の入力９３ｂに第１の電圧が入力され、第２のＰＭＯＳトランジスタ４２ａのゲートに第１の電圧が入力される場合には第１のＮＯＲ回路９３の第２の入力９３ｂに第３の電圧が入力されるということを意味する。
【００４５】
ここで、第１のＮＯＲ回路９３の第１の入力９３ａと第２の入力９３ｂには、それぞれ逆の入力信号が入力されても良い。すなわち、第１のＮＯＲ回路９３の第１の入力９３ａに例えば第１の電圧又は第３の電圧が入力され、第１のＮＯＲ回路９３の第２の入力９３ｂに第３のＩＮＶ回路９４の出力９４ｂが接続されていても良い。
【００４６】
第２の副スイッチの入力４２ｃには、第４のＩＮＶ回路の出力９５ｂが接続されている。第４のＩＮＶ回路の入力９５ａには、第２のＮＯＲ回路９６の出力９６ｃが接続されている。第２のＮＯＲ回路９６の第１の入力９６ａ（第２のＮＯＲ回路９６の一方の入力）には、第２の入力信号（ＩＮ＿Ｌ）が入力される。ここで、第２の入力信号（ＩＮ＿Ｌ）は、例えば、第２の電圧（例えば＋２Ｖ）又は第４の電圧（例えば−６Ｖ）であることが、回路構成が単純化されるため好ましい。ただし、第２の入力信号（ＩＮ＿Ｌ）は、これに限定されるものではない。
【００４７】
第２のＮＯＲ回路９６の第２の入力（第２のＮＯＲ回路９６の他方の入力）９６ｂには、第２の電圧又は第４の電圧が入力される。第２のＮＯＲ回路９６の第２の入力（第２のＮＯＲ回路９６の他方の入力）９６ｂに入力される電圧は、第１のＮＭＯＳトランジスタ４１ｂのゲートに入力される電圧と同一である。
【００４８】
ここで、第２のＮＯＲ回路９６の第１の入力９６ａと第２の入力９６ｂには、それぞれ逆の入力信号が入力されても良い。
【００４９】
図７及び図８は、本実施形態の半導体スイッチ（半導体装置）９０の回路図の動作の一例である。図７では、第２の副スイッチ４２の出力４２ｄによって出力される信号が、半導体スイッチの出力４８として用いられるものとする。この場合、第１の副スイッチの入力４１ｃには、第３の電圧（−２Ｖ）が入力されることが好ましい。このためには、第１のＮＯＲ回路の第２の入力９３ｂ（第１のＮＯＲ回路の一方の入力）に、第１の電圧（＋６Ｖ）が入力される。また、第１のＰＭＯＳトランジスタ４１ａのゲート及び第２のＮＭＯＳトランジスタ４２ｂのゲートには、ＶＤＤＬ（＋２Ｖ、第２の電圧）が入力される。この場合、第１の入力信号（ＩＮ＿Ｈ）が第１の電圧（＋６Ｖ）と第３の電圧（−２Ｖ）のいずれであっても、第１のＮＯＲ回路９３からの出力は、論理値が０である第３の電圧（−２Ｖ）である。
【００５０】
図８には、第２の副スイッチ４２側の動作を示している。第２の入力９６ｂに第４の電圧（−６Ｖ）が入力される。このため、第４のＩＮＶ回路の入力９５ａには、第２のＮＯＲ回路９６の第１の入力９６ａに第４の電圧（−６Ｖ）が入力される場合には、第２の電圧（＋２Ｖ）が入力される。結果として第２の副スイッチの入力４２ｃに第４の電圧（−６Ｖ）が入力される。
【００５１】
図７及び図８の態様において、第１のＮＭＯＳトランジスタ４１ｂのゲートと第１の副スイッチの入力４１ｃの間の電圧差は（−６Ｖ）−（−２Ｖ）＝−４Ｖとなり、また第１のＰＭＯＳトランジスタ４１ａのゲートと第１の副スイッチ４１ｃの間の電圧差は（＋２Ｖ）−（−２Ｖ）＝＋４Ｖとなる。さらに、第２のＮＯＲ回路９６の第１の入力９６ａに第４の電圧（−６Ｖ）が入力される場合には、第２のＮＭＯＳトランジスタ４２ｂのゲートと第２の副スイッチの入力４２ｃの間の電位差は（＋２Ｖ）−（−６Ｖ）＝＋８Ｖとなる。また、第２のＰＭＯＳトランジスタ４２ａのゲートと第２の副スイッチの入力４２ｃの間の電位差は（−２Ｖ）−（−６Ｖ）＝＋４Ｖとなる。
【００５２】
図９及び図１０は、本実施形態の半導体スイッチ（半導体装置）９０の回路図の動作の他の一例である。図９及び図１０では、図７及び図８の場合と異なり、第１の副スイッチ４１の出力４１ｄによって出力される信号が、半導体スイッチの出力４８として用いられるものとする。図９では、第２のＮＯＲ回路９６の第２の入力９６ｂには、第１のＮＭＯＳトランジスタ４１ｂのゲートと同じ第２の電圧（＋２Ｖ）が入力されるため、第４のＩＮＶ回路の入力９５ａに、第４の電圧（−６Ｖ）が入力される。結果として、第４のＩＮＶ回路９５の出力には第２の電圧（＋２Ｖ）が出力される。
【００５３】
図１０は、同様に第１の副スイッチ側の動作を示している。
【００５４】
図９及び図１０の態様において、第３のＩＮＶ回路の入力９４ａに第１の電圧が入力される場合には、第１のＮＭＯＳトランジスタ４１ｂのゲートと第１の副スイッチの入力４１ｃの間の電圧差は（＋２Ｖ）−（＋６Ｖ）＝−４Ｖとなり、また第１のＰＭＯＳトランジスタ４１ａのゲートと第１の副スイッチ４１ｃの間の電圧差は（−２Ｖ）−（＋６Ｖ）＝−８Ｖとなる。さらに、第２のＮＭＯＳトランジスタ４２ｂのゲートと第２の副スイッチの入力４２ｃの間の電位差は（−２Ｖ）−（＋２Ｖ）＝−４Ｖとなる。また、第２のＰＭＯＳトランジスタ４２ａのゲートと第２の副スイッチの入力４２ｃの間の電位差は（＋６Ｖ）−（＋２Ｖ）＝４Ｖとなる。
【００５５】
次に、本実施形態の作用効果を記載する。
【００５６】
半導体スイッチ（半導体装置）９０においても、最大の電圧差は絶対値で８Ｖである。すなわち、第１の実施形態と同様に、トランジスタに印加される最大印加電圧が緩和されることとなる。
【００５７】
本実施形態の半導体スイッチ（半導体装置）によれば、最大印加電圧の緩和された半導体スイッチ（半導体装置）の提供が可能となる。
【００５８】
（第３の実施形態）
本実施形態の半導体装置は、第１の選択信号及び第２の選択信号を用いて、第１の電圧と、第１の電圧より低い第２の電圧と、第１の電圧より低い第３の電圧と、第３の電圧より低い第４の電圧と、から、第１の電圧及び第３の電圧と、第２の電圧及び第４の電圧と、のいずれか一方を選択する第１のスイッチと、第１の電圧又は第３の電圧のいずれかである第１の入力信号と、第２の電圧又は第４の電圧のいずれかである第２の入力信号と、から、第１の入力信号と、第２の入力信号と、のいずれか一方を選択する第２のスイッチと、第１のスイッチにより第１の電圧及び第３の電圧が選択され第２のスイッチにより第１の電圧である第１の入力信号が選択された場合には第３の電圧を出力し、第１のスイッチにより第１の電圧及び第３の電圧が選択され第２のスイッチにより第３の電圧である第１の入力信号が選択された場合には第１の電圧を出力し、第１のスイッチにより第２の電圧及び第４の電圧が選択され第２のスイッチにより第２の電圧である第２の入力信号が選択された場合には第２の電圧を出力し、第１のスイッチにより第２の電圧及び第４の電圧が選択され第２のスイッチにより第４の電圧である第２の入力信号が選択された場合には第４の電圧を出力する第３のスイッチと、第３のスイッチから第３の電圧が出力された場合には第１の電圧を出力し、第３のスイッチから第１の電圧が出力された場合には第３の電圧を出力し、第３のスイッチから第２の電圧が出力された場合には第４の電圧を出力し、第３のスイッチから第４の電圧が出力された場合には第２の電圧を出力する第４のスイッチと、第１のスイッチ、第２のスイッチ、第３のスイッチ及び第４のスイッチを制御する制御回路と、を備える。
【００５９】
本実施形態の半導体装置は、第１又は第２の実施形態の半導体スイッチを用いた半導体装置である。ここで、第１及び第２の実施形態と重複する内容については記載を省略する。
【００６０】
図１１は、本実施形態のメモリシステム２００の構成を示す模式図である。メモリシステム２００は、ホスト３００と通信可能に接続され、ホスト３００に対して外部記憶媒体として機能する。ホスト３００は、例えば、サーバ、パーソナルコンピュータ、又はモバイル型の情報処理装置などが該当する。
【００６１】
メモリシステム２００は、メモリチップ１５０及びメモリコントローラ２１０を有する。メモリコントローラ２１０は、ホスト３００からの要求に応じて、又は、自律的に、メモリチップ１５０の制御を行う。
【００６２】
メモリコントローラ２１０は、制御部２１１、ホストＩ／Ｆ（インターフェース）２１２、メモリＩ／Ｆ（インターフェース）２１３、ＥＣＣ（誤り訂正回路）２１４、バッファメモリ２１５、及びバス２１６を有する。制御部２１１、ホストＩ／Ｆ２１２、メモリＩ／Ｆ２１３、ＥＣＣ２１４、バッファメモリ２１５は、バス２１６を介して互いに通信可能に接続されている。制御部２１１は、例えばＣＰＵ（中央処理演算ユニット）であり、メモリコントローラ２１０における各部を統括的に制御する。ホストＩ／Ｆ２１２は、ホスト３００との通信を媒介する。メモリＩ／Ｆ２１３は、メモリチップ１５０とのデータ・指示の受け渡しを媒介する。ＥＣＣ２１４は、メモリチップ１５０から読み出されたデータの誤り訂正処理を行う。バッファメモリ２１５は、メモリチップ１５０との間で受け渡されるデータ・指示をバッファリングする。また、バッファメモリ２１５は、制御部２１１によるワークエリアとして使用される。
【００６３】
図１２は、本実施形態のメモリチップ１５０の構成を示す模式図である。
【００６４】
メモリチップ１５０は、メモリセルアレイ１、Ｒｏｗ系回路２，Ｃｏｌｕｍｎ系回路３，アドレスレシーバー４、アドレスレジスタ５、電源生成回路６、電源ドライブ回路７、制御回路８３、データ入力回路８１、及びデータ出力回路８２を有する。
【００６５】
図１３は、本実施形態のメモリセルアレイ１の模式断面図である。図１４は本実施形態のメモリセルアレイ１の模式斜視図である。
【００６６】
メモリセルアレイ１は、抵抗変化型のメモリセルＭＣを有する、クロスポイント型メモリ装置である。メモリセルアレイ１は、例えば、図示しないシリコン基板上に、図示しない層間絶縁膜を介して配置されている。
【００６７】
ワード線ＷＬ及びビット線ＢＬは、例えばタングステンを用いて形成されている。ワード線ＷＬとビット線ＢＬは、上下方向（Ｚ方向）に所定間隔で交互に配置されている。ワード線ＷＬは、例えばＸ方向に延びる。各ワード線ＷＬはＹ方向に所定間隔で配置されている。ビット線ＢＬは、例えばＹ方向に延びる。各ビット線ＢＬは、Ｘ方向に所定間隔で配置されている。図１４に示されるように、ワード線ＷＬとビット線ＢＬは、互いに交差する方向に配置されている。
【００６８】
Ｚ方向において隣接するワード線ＷＬとビット線ＢＬの各交差位置には、メモリセルＭＣが配置されている。図１３は、図１３中央のビット線ＢＬと、その上下に３本ずつ設けられているワード線ＷＬの間に、３個のメモリセルＭＣが配置されている例を示している。
【００６９】
なお、メモリセルＭＣの層数、ワード線ＷＬの本数、ビット線ＢＬの本数は、上述のものに限定されない。
【００７０】
図１５は、実施形態のメモリセルＭＣの模式断面図である。メモリセルＭＣは、例えばＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｉｎｇ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と呼ばれる、不揮発性の抵抗変化型メモリセルである。図１５（ａ）は、ビット線ＢＬとビット線ＢＬの下に配置されたワード線ＷＬの間に配置されるメモリセルＭＣの断面構造を示した模式断面図である。図１５（ｂ）は、ビット線ＢＬとビット線ＢＬの上に配置されたワード線ＷＬの間に配置されるメモリセルＭＣの断面構造を示した模式断面図である。
【００７１】
図１５（ａ）のメモリセルＭＣは、ビット線ＢＬとワード線ＷＬの間に、ビット線ＢＬ側から順に、ビット線コンタクトメタル層１１と、バリアメタル層１２と、イオンソース電極１３と、イオン拡散層１４と、対向電極１５と、バリアメタル層１６と、を積層した構造を有する。
【００７２】
図１５（ｂ）のメモリセルＭＣは、ビット線ＢＬとワード線ＷＬの間に、ワード線ＷＬ側から順に、ワード線コンタクトメタル層１７と、バリアメタル層１６と、対向電極１５と、イオン拡散層１４と、イオンソース電極１３と、バリアメタル層１２と、を積層した構造を有する。
【００７３】
イオンソース電極１３は、例えば、Ｃｕ（銅）、Ａｇ（銀）、Ａｌ（アルミニウム）、Ｃｏ（コバルト）又はＮｉ（ニッケル）等の金属元素を含む。
【００７４】
イオン拡散層１４は、イオンソース電極１３におけるイオン化した金属元素が電界拡散可能な構造を有する。イオン拡散層１４は、例えば、非結晶シリコン、シリコン酸化膜、シリコン窒化膜又は遷移金属酸化物を含む。
【００７５】
メモリセルＭＣの初期状態においては、イオンソース電極１３からイオン拡散層１４に金属イオンが移動していないため、イオンソース電極１３と対向電極１５の間は高抵抗状態（ＯＦＦ）である。
【００７６】
次に、イオンソース電極１３と対向電極１５の間に、比較的高い電圧であるセット電圧（書き込み電圧）を印加する。すなわち、イオンソース電極１３に正の電圧、対向電極１５に負の電圧を印加する。このとき、イオンソース電極１３からイオン拡散層１４に金属イオンが移動する。これにより、イオンソース電極１３と対向電極１５の間が低抵抗化した低抵抗状態（ＯＮ）となる。
【００７７】
一方、セット電圧とは逆方向の比較的高い電圧（リセット電圧）を印加すると、金属イオンが逆方向に移動し、元の高抵抗状態（ＯＦＦ）に戻る。
【００７８】
さらに、上述の低抵抗状態において、セット電圧とは逆方向の比較的低い電圧を印加すると、金属イオンがイオンソース電極１３の方向に移動して高抵抗状態（ＯＦＦ）となる。ここでセット方向と同じ方向に電圧を印加すると、金属イオンが対向電極１５の方向に移動して低抵抗状態（ＯＮ）に戻る。
【００７９】
このように、メモリセルＭＣは、整流特性を有するスイッチング素子として機能する。さらに、対向電極１５にｎ型半導体を用いた場合、セット方向とは逆に電圧を印加した状態において、対向電極１５のイオン拡散層１４に接する部分が空乏化する。このため、強い整流特性が得られる。
【００８０】
図１６は、実施形態のメモリセルの要部における回路図である。
【００８１】
ワード線ＷＬはＲｏｗ系回路２に接続され、ビット線ＢＬはＣｏｌｕｍｎ系回路３に接続されている。そして、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交差部にそれぞれ配置される。
【００８２】
図１７は、本実施形態の一態様の半導体装置１００の回路図である。
【００８３】
半導体装置１００は、例えば、図１２におけるカラムデコーダー３１およびビットラインセレクタ３３に対応しており、図１７では、半導体装置１００を用いてビット線ＢＬに電圧を供給する例を示している。
【００８４】
半導体装置１００は、Ｗｅｌｌスイッチ（第１のスイッチ）６０と、動作回路９９と、を有する。動作回路９９は、Ｉｎｐｕｔスイッチ（第２のスイッチ）６４と、ＮＯＴ部６６と、Ｏｕｔｐｕｔスイッチ（第３のスイッチ）６７と、マルチプレクサ（第４のスイッチ）６８と、を備える。
【００８５】
Ｗｅｌｌスイッチ６０は、第１のＷｅｌｌスイッチ部６１と、第２のＷｅｌｌスイッチ部６２と、を有する。第１のＷｅｌｌスイッチ部６１は、第１の電圧供給線６１ａと、第２の電圧供給線６１ｂと、第１の選択信号供給線６１ｃと、第１のＷｅｌｌスイッチ用スイッチ６１ｄと、を有する。第２のＷｅｌｌスイッチ部６２は、第３の電圧供給線６２ａと、第４の電圧供給線６２ｂと、第２の選択信号供給線６２ｃと、第２のＷｅｌｌスイッチ用スイッチ６２ｄと、を有する。
【００８６】
Ｗｅｌｌスイッチ６０は、第１の選択信号（ＳＥＬ１）及び第２の選択信号（ＳＥＬ２）を用いて、第１の電圧及び第３の電圧と、第２の電圧及び第４の電圧と、のいずれか一方を選択する。なお、第２の電圧は第１の電圧より低く、第４の電圧は第３の電圧より低い。一例として、第１のＷｅｌｌスイッチ部６１及び第２のＷｅｌｌスイッチ部６２は、次のような動作をする。
【００８７】
第１のＷｅｌｌスイッチ部（ＳＷ１）６１は、第１の選択信号供給線６１ｃから供給される第１の選択信号（ＳＥＬ１）を用いて、第１の電圧供給線６１ａから供給される第１の電圧（ＶＨ１）と、第２の電圧供給線６１ｂから供給される第２の電圧（ＶＨ２）と、から、第１のＷｅｌｌスイッチ用スイッチ６１ｄにより、第１の電圧（ＶＨ１）又は第２の電圧（ＶＨ２）を選択する。第１の選択信号（ＳＥＬ１）は、第１のＷｅｌｌスイッチ用スイッチ６１ｄの制御に用いられる。
【００８８】
第２のＷｅｌｌスイッチ部（ＳＷ２）６２は、第２の選択信号供給線６２ｃから供給される第２の選択信号（ＳＥＬ２）を用いて、第３の電圧供給線６２ａから供給される第３の電圧（ＶＬ１）と、第４の電圧供給線６２ｂから供給される第４の電圧（ＶＬ２）と、から、第２のＷｅｌｌスイッチ用スイッチ６２ｄにより、第３の電圧（ＶＬ１）又は第４の電圧（ＶＬ２）を選択する。第２の選択信号（ＳＥＬ２）は、第２のＷｅｌｌスイッチ用スイッチ６２ｄの制御に用いられる。
【００８９】
Ｗｅｌｌスイッチ６０は、いわば、動作回路９９を動作させるための電源を供給するためのスイッチである。
【００９０】
Ｉｎｐｕｔスイッチ６４は、第１の入力信号供給線６４ａと、第２の入力信号供給線６４ｂと、第３の選択信号供給線６４ｃと、Ｉｎｐｕｔスイッチ用スイッチ６４ｄと、有する。
【００９１】
Ｉｎｐｕｔスイッチ６４は、第３の選択信号供給線６４ｃから供給される第３の選択信号（ＳＥＬ３）を用いて、第１の入力信号供給線６４ａから供給される第１の入力信号（ＩＮ＿Ｈ）と、第２の入力信号供給線６４ｂから供給される第２の入力信号（ＩＮ＿Ｌ）と、から、Ｉｎｐｕｔスイッチ用スイッチ（ＳＷ３）６４ｄにより、第１の入力信号（ＩＮ＿Ｈ）又は第２の入力信号（ＩＮ＿Ｌ）を選択する。第３の選択信号は、Ｉｎｐｕｔスイッチ用スイッチ６４ｄの制御に用いられる。
【００９２】
第１の入力信号（ＩＮ＿Ｈ）は、例えば、第１の電圧又は第３の電圧であることが、電源ドメインの分離が不要となり、回路構成が単純化されるため好ましい。また、第２の入力信号（ＩＮ＿Ｌ）は、例えば、第２の電圧又は第４の電圧であることが、電源ドメインの分離が不要となり、回路構成が単純化されるため好ましい。ただし、第１の入力信号（ＩＮ＿Ｈ）及び第２の入力信号（ＩＮ＿Ｌ）は、これに限定されるものではない。
【００９３】
なお、Ｉｎｐｕｔスイッチ６４としては、具体的には、第１の実施形態の半導体スイッチ５０が好ましく用いられる。この場合、第１の入力信号供給線６４ａは、半導体スイッチ５０の第１のＮＡＮＤ回路の第１の入力４４ａに接続されているものとする。また、第２の入力信号供給線６４ｂは、半導体スイッチ５０の第２のＩＮＶ回路の入力４６ａに接続されているものとする。そして、半導体スイッチの出力４８は、後述する第１のＮＯＴ部配線６６ａ及び第２のＮＯＴ部配線６６ｃに接続されているものとする。
【００９４】
ＮＯＴ部６６は、第１のＮＯＴ部配線６６ａと、第５のＩＮＶ回路６６ｂと、第２のＮＯＴ部配線６６ｃと、を有する。
【００９５】
第１のＮＯＴ部配線６６ａ及び第２のＮＯＴ部配線６６ｃは、Ｉｎｐｕｔスイッチ用スイッチ６４ｄに接続されている。これにより、第１の入力信号（ＩＮ＿Ｈ）又は第２の入力信号（ＩＮ＿Ｌ）が、第１のＮＯＴ部配線６６ａ及び第２のＮＯＴ部配線６６ｃに供給される。第１のＮＯＴ部配線６６ａには第５のＩＮＶ回路６６ｂが接続されているため、第１の入力信号（ＩＮ＿Ｈ）又は第２の入力信号（ＩＮ＿Ｌ）が有する論理値が逆転されて、図１７の「ＩＮＮ」で示した箇所に出力される。一方、第２のＮＯＴ部配線６６ｃにはＩＮＶ回路が接続されていないため、第１の入力信号又は第２の入力信号が有する論理値がそのまま図１７の「ＩＮＰ」で示した箇所に出力される。
【００９６】
Ｏｕｔｐｕｔスイッチ６７は、第４の選択信号供給線６７ａと、Ｏｕｔｐｕｔスイッチ用スイッチ（ＳＷ４）６７ｂと、を有する。
【００９７】
第４の選択信号供給線６７ａは、第３の選択信号（ＳＥＬ３）を供給する。そして、第３の選択信号を用いて、Ｏｕｔｐｕｔスイッチ用スイッチ６７ｂにより、「ＩＮＮ」に出力される信号と「ＩＮＰ」に出力される信号のいずれか一方が選択される。
【００９８】
マルチプレクサ６８は、例えば論理値において「１」の信号が供給された場合には図１７紙面で下側に記載されたＢＬＤＲＶ線６８ｂを選択し、論理値において「０」の信号が供給された場合には図１７紙面で上側に記載されたＢＬＤＲＶＵ線６８ａを選択する、という役割を有するスイッチである。マルチプレクサ６８により適宜選択された、ＢＬＤＲＶＵ線６８ａ又はＢＬＤＲＶ線６８ｂに供給される信号が、ビット線ＢＬに供給されることになる。
【００９９】
図１８乃至図２１は、実施形態の一態様の半導体装置１００の動作の一例である。
【０１００】
図１８を用いて説明をする。第１の選択信号（ＳＥＬ１）は、＋６Ｖ又は−２Ｖである。図１８では、第１の選択信号（ＳＥＬ１）として＋６Ｖを選択している。そのため、第１の選択信号供給線６１ｃによって＋６Ｖが供給される。
【０１０１】
第１の選択信号供給線６１ｃによって供給された＋６Ｖの信号により、ＶＨ１（第１の電圧、＋６Ｖ）とＶＨ２（第２の電圧、＋２Ｖ）から、第１のＷｅｌｌスイッチ用スイッチ６１ｄはＶＨ２（第２の電圧、＋２Ｖ）を選択する。これにより、動作回路９９の一方の動作電圧（ＶＨ３）として＋２Ｖが供給される。
【０１０２】
第１の選択信号（ＳＥＬ１）は、第１の電圧又は第３の電圧と等しいことが、回路構成の簡単化のため好ましい。
【０１０３】
第２の選択信号（ＳＥＬ２）は、＋２Ｖ又は−６Ｖである。図１８では、第２の選択信号（ＳＥＬ２）として＋２Ｖを選択している。第２の選択信号供給線６２ｃによって＋２Ｖの信号が供給される。
【０１０４】
第２の選択信号供給線６２ｃによって供給された＋２Ｖの信号により、ＶＬ１（第３の電圧、−２Ｖ）とＶＬ２（第４の電圧、−６Ｖ）から、第２のＷｅｌｌスイッチ用スイッチ６２ｄはＶＬ２（第４の電圧、−６Ｖ）を選択する。これにより、動作回路９９の一方の動作電圧（ＶＬ３）として−６Ｖが供給される。
【０１０５】
第２の選択信号（ＳＥＬ２）は、第２の電圧又は第４の電圧と等しいことが、回路構成の簡単化のため好ましい。
【０１０６】
第１の入力信号供給線６４ａは、第１の入力信号（ＩＮ＿Ｈ）として、第１の電圧（＋６Ｖ）又は第３の電圧（−２Ｖ）を供給する。第２の入力信号供給線６４ｂは、第２の入力信号（ＩＮ＿Ｌ）として、第２の電圧（＋２Ｖ）又は第４の電圧（−６Ｖ）を供給する。図１８では、第２の入力信号（ＩＮ＿Ｌ）として第２の電圧（＋２Ｖ）が供給される。
【０１０７】
第３の選択信号供給線６４ｃにより供給される第３の選択信号（ＳＥＬ３）は、第１の電圧（＋６Ｖ）又は第３の電圧（−２Ｖ）、及び第２の電圧（＋２Ｖ）又は第４の電圧（−６Ｖ）である。図１８では、第３の選択信号（ＳＥＬ３）として、第３の電圧（−２Ｖ）及び第２の電圧（＋２Ｖ）が供給される。これにより、Ｉｎｐｕｔスイッチ用スイッチ６４ｄは第２の入力信号（ＩＮ＿Ｌ）を選択する。
【０１０８】
ＮＯＴ部６６の、第１のＮＯＴ部配線６６ａ及び第５のＩＮＶ回路６６ｂを通過した、第２の入力信号（ＩＮ＿Ｌ）である第２の電圧（＋２Ｖ）は、第４の電圧（−６Ｖ）となり、図１８の「ＩＮＮ」の箇所に供給される。一方、第２のＮＯＴ部配線６６ｃを通過した、第２の入力信号（ＩＮＬ）である第２の電圧（＋２Ｖ）は、そのまま第２の電圧（＋２Ｖ）として、図１８の「ＩＮＰ」の箇所に出力される。
【０１０９】
Ｏｕｔｐｕｔスイッチ６７の第４の選択信号供給線６７ａは、第３の選択信号（ＳＥＬ３）である、第３の電圧（−２Ｖ）及び第２の電圧（＋２Ｖ）を供給する。これにより、Ｏｕｔｐｕｔ用スイッチ（ＳＷ４）６７ｂは、「ＩＮＰ」を選択する。「ＩＮＰ」に供給された第２の電圧（＋２Ｖ）は、マルチプレクサ６８に供給される。
【０１１０】
マルチプレクサ６８のＢＬＤＲＶＵ線６８ａには、例えば第２の電圧（＋２Ｖ）が供給されている。一方、ＢＬＤＲＶ線６８ｂには、例えば第４の電圧（−６Ｖ）が供給されている。
【０１１１】
マルチプレクサ用スイッチ６８ｃは、「論理値が１の場合は、図１８の紙面で下側」「論理値が０の場合は、図１８の紙面で上側」をそれぞれ選択するスイッチである。図１８では、ＩＮＰに供給される「＋２Ｖ」の信号（第２の電圧）が「論理値が１の信号」、ＩＮＮに供給される「−６Ｖ」の信号（第４の電圧）が「論理値が０の信号」と理解される。よって、図１８では、論理値が１の場合と理解されるため、ＢＬＤＲＶ線６８ｂに供給される第４の電圧（−６Ｖ）が、ビット線ＢＬに供給され、メモリセルＭＣの動作に用いられる。
【０１１２】
次に、図１９を用いて説明をする。図１８の場合と異なり、第２の入力信号（ＩＮ＿Ｌ）として、第４の電圧（−６Ｖ）が用いられている。このため、第１のＮＯＴ部配線６６ａ及び第５のＩＮＶ回路６６ｂを通過した、第２の入力信号（ＩＮ＿Ｌ）である第４の電圧（−６Ｖ）は、第２の電圧（＋２Ｖ）となり、図１９の「ＩＮＮ」の箇所に供給される。一方、第２のＮＯＴ部配線６６ｃを通過した、第２の入力信号（ＩＮ＿Ｌ）である第４の電圧（−６Ｖ）は、そのまま第４の電圧（−６Ｖ）として、図１９の「ＩＮＰ」の箇所に出力される。そのため、マルチプレクサ６８には、第４の電圧（−６Ｖ）が供給される。第４の電圧（−６Ｖ）は「論理値が０の信号」と理解されるため、ＢＬＤＲＶＵ線６８ａに供給される第２の電圧（＋２Ｖ）がビット線ＢＬに供給され、メモリセルＭＣの動作に用いられる。
【０１１３】
図２０を用いて説明をする。図２０では、第１の選択信号（ＳＥＬ１）として−２Ｖを選択している。そのため、第１の選択信号供給線６１ｃによって−２Ｖが供給される。
【０１１４】
第１の選択信号供給線６１ｃによって供給された−２Ｖの信号により、ＶＨ１（第１の電圧、＋６Ｖ）とＶＨ２（第２の電圧、＋２Ｖ）から、第１のＷｅｌｌスイッチ用スイッチ６１ｄはＶＨ１（第１の電圧、＋６Ｖ）を選択する。これにより、動作回路９９の一方の動作電圧（ＶＨ３）として＋６Ｖが供給される。
【０１１５】
また、図２０では、第２の選択信号（ＳＥＬ２）として−６Ｖを選択している。第２の選択信号供給線６２ｃによって−６Ｖの信号が供給される。
【０１１６】
第２の選択信号供給線６２ｃによって供給された−６Ｖの信号により、ＶＬ１（第３の電圧、−２Ｖ）とＶＬ２（第４の電圧、−６Ｖ）から、第２のＷｅｌｌスイッチ用スイッチ６２ｄはＶＬ１（第３の電圧、−２Ｖ）を選択する。これにより、動作回路９９の一方の動作電圧（ＶＬ３）として−２Ｖが供給される。
【０１１７】
第１の入力信号（ＩＮ＿Ｈ）として＋６Ｖが供給される。また、第３の選択信号（ＳＥＬ３）として、第１の電圧（＋６Ｖ）及び第４の電圧（−６Ｖ）が供給される。これにより、Ｉｎｐｕｔスイッチ用スイッチ６４ｄは第１の入力信号（ＩＮ＿Ｈ）を選択する。
【０１１８】
ＮＯＴ部６６の、第１のＮＯＴ部配線６６ａ及び第５のＩＮＶ回路６６ｂを通過した、第１の入力信号（ＩＮ＿Ｈ）である第１の電圧（＋６Ｖ）は、第３の電圧（−２Ｖ）となり、図２０の「ＩＮＮ」の箇所に供給される。一方、第２のＮＯＴ部配線６６ｃを通過した、第１の入力信号（ＩＮ＿Ｈ）である第１の電圧（＋６Ｖ）は、そのまま第１の電圧（＋６Ｖ）として、図２０の「ＩＮＰ」の箇所に出力される。
【０１１９】
Ｏｕｔｐｕｔスイッチ６７の第４の選択信号供給線６７ａは、第３の選択信号（ＳＥＬ３）である、第１の電圧（＋６Ｖ）及び第４の電圧（−６Ｖ）を供給する。これにより、Ｏｕｔｐｕｔ用スイッチ（ＳＷ４）６７ｂは、「ＩＮＮ」を選択する。「ＩＮＮ」に供給された第３の電圧（−２Ｖ）は、マルチプレクサ６８に供給される。
【０１２０】
マルチプレクサ６８のＢＬＤＲＶＵ線６８ａには、例えば第１の電圧（＋６Ｖ）が供給されている。一方、ＢＬＤＲＶ線６８ｂには、例えば第３の電圧（−２Ｖ）が供給されている。
【０１２１】
図２０では、ＩＮＰに供給される「＋６Ｖ」の信号（第１の電圧）が「論理値が０の信号」、ＩＮＮに供給される「−２Ｖ」の信号（第３の電圧）が「論理値が１の信号」と理解される。よって、図２０では、論理値が１の場合と理解されるため、ＢＬＤＲＶＵ線６８ａに供給される第１の電圧（＋６Ｖ）が、ビット線ＢＬに供給され、メモリセルＭＣの動作に用いられる。
【０１２２】
次に、図２１を用いて説明をする。図２０の場合と異なり、第１の入力信号（ＩＮ＿Ｈ）として、第３の電圧（−２Ｖ）が用いられている。このため、第１のＮＯＴ部配線６６ａ及び第５のＩＮＶ回路６６ｂを通過した、第１の入力信号（ＩＮ＿Ｈ）である第３の電圧（−２Ｖ）は、第１の電圧（＋６Ｖ）となり、図２１の「ＩＮＮ」の箇所に供給される。一方、第２のＮＯＴ部配線６６ｃを通過した、第１の入力信号（ＩＮ＿Ｈ）である第３の電圧（−２Ｖ）は、そのまま第３の電圧（−２Ｖ）として、図２１の「ＩＮＰ」の箇所に出力される。そのため、マルチプレクサ６８には、第１の電圧（＋６Ｖ）が供給される。第１の電圧（＋６Ｖ）は「論理値が０の信号」と理解されるため、ＢＬＤＲＶ線６８ｂに供給される第３の電圧（−２Ｖ）がビット線ＢＬに供給され、メモリセルＭＣの動作に用いられる。
【０１２３】
図２２は、実施形態の他の態様の半導体装置１１０の回路図である。半導体装置１１０は、ビット線ＢＬが複数存在する場合を想定したものである。
【０１２４】
図２３は、実施形態の半導体装置に使用される各スイッチの回路図である。
【０１２５】
半導体装置１１０は、Ｗｅｌｌスイッチ（第１のスイッチ）７０と、Ｉｎｐｕｔスイッチ（第２のスイッチ）７４と、デコーダ部７６と、Ｏｕｔｐｕｔスイッチ（第３のスイッチ）７７と、マルチプレクサ（第４のスイッチ）７８と、を備える。
【０１２６】
Ｗｅｌｌスイッチ７０は、第１の選択信号（ＳＥＬ１）及び第２の選択信号（ＳＥＬ２）を用いて、第１の電圧（＋６Ｖ）と、第２の電圧（＋２Ｖ）と、第３の電圧（−２Ｖ）と、第４の電圧（−６Ｖ）と、から、第１の電圧（＋６Ｖ）及び第３の電圧（−２Ｖ）と、第２の電圧（＋２Ｖ）及び第４の電圧（−６Ｖ）と、のいずれか一方を選択し、動作回路９９に供給する。そして、第１の選択信号（ＳＥＬ１）は、例えば第１の電圧（＋６Ｖ）又は第３の電圧（−２Ｖ）と等しく、第２の選択信号（ＳＥＬ２）は、例えば第２の電圧（＋２Ｖ）又は第４の電圧（−６Ｖ）と等しい。
【０１２７】
図２３（ａ）に示した、第１のＷｅｌｌスイッチ部７１と第２のＷｅｌｌスイッチ部７２の回路図では、第１の選択信号（図２３（ａ）のＦｏｒｗａｒｄ／Ｒｅｖｅｒｓｅ）を第１のＷｅｌｌスイッチ部７１に供給し、第１の電圧（＋６Ｖ）と第２の電圧（＋２Ｖ）のいずれか一方を選択する。そして、第２の選択信号（図２３（ａ）のＦｏｒｗａｒｄ／Ｒｅｖｅｒｓｅ）を第２のＷｅｌｌスイッチ部７２に供給し、第３の電圧（−２Ｖ）と第４の電圧（−６Ｖ）のいずれか一方を選択する。なお、図２３（ａ）の第１のＷｅｌｌスイッチ部７１と第２のＷｅｌｌスイッチ部７２は、図１８ないし図２１において示した半導体装置１００においても、好ましく用いることができる。
【０１２８】
Ｉｎｐｕｔスイッチ７４は、第１の入力信号供給線７４ａから供給される第１の入力信号（ＩＮ＿Ｈ）と、第２の入力信号供給線７４ｂから供給される第２の入力信号（ＩＮ＿Ｌ）と、から、第１の入力信号と、第２の入力信号と、のいずれか一方を選択する。そして、第１の入力信号（ＩＮ＿Ｈ）は第１の電圧又は第３の電圧であり、第２の入力信号（ＩＮ＿Ｌ）は第２の電圧又は第４の電圧である。
【０１２９】
Ｉｎｐｕｔスイッチ７４は、例えば、図１、図６又は図２３（ｂ）に示した回路図により実現可能である。なお、図１、図６又は図２３（ｂ）のＩｎｐｕｔスイッチ７４は、図１８ないし図２１において示した半導体装置１００においても、好ましく用いることができる。
【０１３０】
デコーダ部７６は、デコーダ７６ａと、ＩＮＶ部７６ｂと、を有する。図２２記載のデコーダ７６は一入力二出力の汎用的なデコーダである。なお、デコーダ７６の入出力数はこれに限らない。Ｉｎｐｕｔスイッチから第１の電圧（＋６Ｖ）がデコーダ７６ａに入力された場合、デコーダ７６ａは、第１の電圧（＋６Ｖ）と第３の電圧（−２Ｖ）を出力する。一方、Ｉｎｐｕｔスイッチから第３の電圧（−２Ｖ）がデコーダ７６ａに入力された場合は、第３の電圧（−２Ｖ）と第１の電圧（＋６Ｖ）が出力される。
【０１３１】
デコーダ７６ａから出力された電圧はＩＮＶ部７６ｂを経由してＯｕｔｐｕｔスイッチ７７に入力される。図２３（ｃ）にＯｕｔｐｕｔスイッチ７７の回路図を示す。
【０１３２】
Ｏｕｔｐｕｔスイッチ７７により出力された信号は、マルチプレクサ７８に入力される。マルチプレクサ７８は、例えば図２２に示されるような、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを直列に接続したものである。これにより、ＷＤＲＶ線７９ａ、ＶＵＢ線７９ｂ、ＢＤＲＶ線７９ｃ及びＶＵＸ線７９ｄにより供給される、第１の電圧（＋６Ｖ）、第２の電圧（＋２Ｖ）、第３の電圧（−２Ｖ）及び第４の電圧（−６Ｖ）を、適宜ビット線ＢＬに出力することができる。なお、図２３（ｃ）に示したＯｕｔｐｕｔスイッチ７７は、図１８ないし図２１において示した半導体装置１００においても、好ましく用いることができる。
【０１３３】
次に、実施形態の半導体装置の作用効果を記載する。
【０１３４】
動作によってメモリセルＭＣに加える電圧の方向を変化させるＢｉｐｏｌａｒ型メモリでは、ビット線ＢＬやワード線ＷＬに、広範囲の電圧を加えることができることが好ましい。
【０１３５】
また、メモリセルＭＣに加える電圧の方向が変化しないＵｎｉｐｏｌａｒ型メモリであっても、隣接するビット線ＢＬに挟まれたワード線ＷＬ又は隣接するワード線ＷＬに挟まれたビット線ＢＬに対しては、広範囲の電圧を加えることができることが好ましい。
【０１３６】
そのため、ビット線ＢＬ又はワード線ＷＬに最も近い部分に設けられているマルチプレクサＭＵＸは、最大印加電圧が高くても対応できるように設計する必要がある。かかる設計の方法として、例えば、複数のトランジスタを直列に接続する、又はゲート長を長くしてソース電極―ドレイン電極間に印加される電圧を緩和する、等の手段が考えられる。しかし、その場合には、トランジスタの個数が増加するため回路面積が大きくなってしまうという問題がある。また、ビット線ＢＬ又はワード線ＷＬに最も近い部分に設けられているマルチプレクサＭＵＸに用いられているトランジスタのボディー―ドレイン間の電圧又はゲート電極―ドレイン電極間については、印加電圧の緩和が難しいという問題がある。
【０１３７】
図２４に、実施形態の比較形態となる半導体装置８００の回路図を示す。半導体装置８００は、ＶＤＤＨ（第１の電圧の一例、＋６Ｖ）、ＶＳＳＨ（第３の電圧の一例、−２Ｖ）、ＶＤＤＬ（第２の電圧の一例、＋２Ｖ）、ＶＳＳＬ（第４の電圧の一例、−６Ｖ）を出力するものである。この場合、デコーダとして、ＶＤＤＨ（第１の電圧の一例、＋６Ｖ）及びＶＳＳＨ（第３の電圧の一例、−２Ｖ）用のデコーダ８７６ａと、ＶＤＤＬ（第２の電圧の一例、＋２Ｖ）及びＶＳＳＬ（第４の電圧の一例、−６Ｖ）用のデコーダ８７６ｂをそれぞれ用いている。そのため、専有面積が増加してしまう。また、マルチプレクサＭＵＸとしてトランジスタを合計８個用いている。そのため、さらに専有面積が増加する。また、接続されているトランジスタのボディー―ドレイン電極間やゲート電極―ドレイン電極間に、最大で、第１の電圧（＋６Ｖ）と第４の電圧（−６Ｖ）の差分である１２Ｖが加わるおそれがある。そのため、トランジスタがそのような高い電圧の印加に耐えうるか、という懸念が生じる。
【０１３８】
実施形態の半導体装置は、Ｗｅｌｌスイッチを用いて、第１の電圧（＋６Ｖ）及び第３の電圧（−２Ｖ）と、第２の電圧（＋２Ｖ）及び第４の電圧（−６Ｖ）と、のいずれか一方を選択する。
【０１３９】
これにより、トランジスタが動作する電圧の領域（ドメイン）を、第１の電圧（＋６Ｖ）及び第３の電圧（−２Ｖ）の間、又は第２の電圧（＋２Ｖ）及び第４の電圧（−６Ｖ）の間に限定することができる。そのため、例えば、電圧の差分が８Ｖとなるため、マルチプレクサＭＵＸを構成するトランジスタに印加される電圧を低くすることができる。
【０１４０】
また、トランジスタの数及びデコーダの数を減らすことができるため、回路面積を削減することができる。
【０１４１】
実施形態の半導体装置は、半導体装置全体に対してＷｅｌｌスイッチを用いて電圧を切り替えている。そのため、多くのメモリセルに対して一括でセット又はリセットを行う際に、特に適している。
【０１４２】
図２５に、実施形態の半導体装置の適用例を示す模式図を示す。図２５は、電源３００を示している。メモリセルＭＣのセット・リセットに限らず、例えば、ＶＤＤＨとＶＳＳＨの間、もしくはＶＤＤＬとＶＳＳＬの間の電圧（ＶＯＵＴ）を供給するために、実施形態の電源回路は好ましく用いられる。
【０１４３】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４４】
４１    第１の副スイッチ    ４１ａ    第１のＰＭＯＳトランジスタ    ４１ｂ    第１のＮＭＯＳトランジスタ    ４１ｃ    第１の副スイッチの入力    ４１ｄ    第１の副スイッチの出力    ４２      第２の副スイッチ    ４２ａ    第２のＰＭＯＳトランジスタ    ４２ｂ    第２のＮＭＯＳトランジスタ    ４２ｃ    第２の副スイッチの入力    ４２ｄ    第２の副スイッチの出力    ４３      第１のＩＮＶ回路    ４３ａ    第１のＩＮＶ回路の入力    ４３ｂ    第１のＩＮＶ回路の出力    ４４      第１のＮＡＮＤ回路    ４４ａ    第１のＮＡＮＤ回路の第１の入力    ４４ｂ    第１のＮＡＮＤ回路の第２の入力    ４４ｃ    第１のＮＡＮＤ回路の出力    ４５      第２のＮＡＮＤ回路    ４５ａ    第２のＮＡＮＤ回路の第１の入力    ４５ｂ    第２のＮＡＮＤ回路の第２の入力    ４５ｃ    第２のＮＡＮＤ回路の出力    ４６      第２のＩＮＶ回路    ４６ａ    第２のＩＮＶ回路の入力    ４６ｂ    第２のＩＮＶ回路の出力    ４８      半導体スイッチ（半導体装置）の出力    ５０      半導体スイッチ（半導体装置）    ９０      半導体スイッチ（半導体装置）    ９３      第１のＮＯＲ回路    ９３ａ      第１のＮＯＲ回路の第１の入力    ９３ｂ      第１のＮＯＲ回路の第２の入力    ９３ｃ    第１のＮＯＲ回路の出力    ９４      第３のＩＮＶ回路    ９４ａ      第３のＩＮＶ回路の入力    ９４ｂ      第３のＩＮＶ回路の出力    ９５      第４のＩＮＶ回路    ９５ａ      第４のＩＮＶ回路の入力    ９５ｂ      第４のＩＮＶ回路の出力    ９６      第２のＮＯＲ回路    ９６ａ      第２のＮＯＲ回路の第１の入力    ９６ｂ      第２のＮＯＲ回路の第２の入力    ９６ｃ      第２のＮＯＲ回路の出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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