(57)【要約】【課題】消費電力を低減できる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、積層体と、第１柱状体と、第２柱状体とを持つ。積層体は、複数の導電層と複数の絶縁層とが第１方向に交互に積層されたものである。第１柱状体は、前記積層体内に設けられている。第２柱状体は、前記積層体内に設けられ、前記第１方向で前記第１柱状体と並ぶ。前記第２柱状体は、チャネル膜を含む。前記第１柱状体は、チャネル膜と、コアと、導電層とを含む。コアは、前記第２方向で前記第１柱状体のチャネル膜よりも前記第１柱状体の中心側に設けられている。前記導電層は、前記第１方向で第２柱状体のチャネル膜と前記コアとの間で前記第２柱状体のチャネル膜に接するように配置されている。前記導電層は、金属層とシリサイド層のうち少なくとも一方を含む。【選択図】図５
2020155450.tif 000002
【特許請求の範囲】
【請求項１】
複数の導電層と複数の絶縁層とが第１方向に交互に積層された積層体と、
前記積層体内に設けられた第１柱状体と、
前記積層体内に設けられ、前記第１方向で前記第１柱状体と並ぶ第２柱状体と、
を備え、
前記第２柱状体は、チャネル膜を含み、
前記第１柱状体は、チャネル膜と、前記第２方向で前記第１柱状体のチャネル膜よりも前記第１柱状体の中心側に設けられたコアと、前記第１方向で第２柱状体のチャネル膜と前記コアとの間で前記第２柱状体のチャネル膜に接するように配置された導電層とを含み、
前記導電層は、金属層とシリサイド層のうち少なくとも一方を含む、
半導体記憶装置。
【請求項２】
前記導電層は、金属層で構成され、前記第２方向で前記第１柱状体のチャネル膜よりも前記第１柱状体の中心側に設けられ、前記第１柱状体のなかで前記第２柱状体に面する端部に設けられ、前記第１方向で前記コアと前記第２柱状体との間に位置し、前記第１柱状体のチャネル膜に接する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記導電層は、シリサイド層で構成され、前記第１柱状体のなかで前記第２柱状体に面する端部に設けられ、前記第１方向で前記コアと前記第２柱状体との間に位置し、前記第１柱状体のチャネル膜に接する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１柱状体は、前記第２柱状体に接する第１接続端を有し、
前記第２柱状体は、前記第１柱状体に接する第２接続端を有し、
前記第２柱状体のチャネル膜は、前記第２方向の一端である第１チャネル端と、前記第２方向の他端である第２チャネル端とを有し、
前記第１接続端における前記導電層の前記第２方向の長さは、前記第２接続端における前記第１チャネル端と前記第２チャネル端との間の前記第２方向の長さよりも長い、
請求項１から３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第１柱状体は、前記第１柱状体のチャネル膜に対して前記コアとは反対側に設けられた電荷蓄積膜を含む、
請求項１から４のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３５３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、消費電力を低減することができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、積層体と、第１柱状体と、第２柱状体とを持つ。積層体は、複数の導電層と複数の絶縁層とが第１方向に交互に積層されたものである。第１柱状体は、前記積層体内に設けられている。第２柱状体は、前記積層体内に設けられ、前記第１方向で前記第１柱状体と並ぶ。前記第２柱状体は、チャネル膜を含む。前記第１柱状体は、チャネル膜と、コアと、導電層とを含む。コアは、前記第２方向で前記第１柱状体のチャネル膜よりも前記第１柱状体の中心側に設けられている。前記導電層は、前記第１方向で第２柱状体のチャネル膜と前記コアとの間で前記第２柱状体のチャネル膜に接するように配置されている。前記導電層は、金属層とシリサイド層のうち少なくとも一方を含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置のシステム構成を示すブロック図。
【図２】第１実施形態のメモリセルアレイの等価回路を示す図。
【図３】第１実施形態のメモリセルアレイの一部を示す平面図。
【図４】第１実施形態のメモリセルアレイの一部を示す断面図。
【図５】第１実施形態のメモリセルアレイの第１柱状体と第２柱状体との境界部分を拡大した断面図。
【図６】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図７】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図８】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図９】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１０】第１実施形態のメモリセルアレイの製造工程の一例における第１柱状体の上端部を拡大して示す断面図。
【図１１】第１実施形態のメモリセルアレイの製造工程の一例における第１柱状体の上端部を拡大して示す断面図。
【図１２】第１実施形態のメモリセルアレイの製造工程の一例における第１柱状体の上端部を拡大して示す断面図。
【図１３】第１実施形態のメモリセルアレイの製造工程の一例における第１柱状体の上端部を拡大して示す断面図。
【図１４】従来のメモリセルアレイの第１柱状体と第２柱状体との境界部分を拡大した断面図。
【図１５】第２実施形態のメモリセルアレイの第１柱状体と第２柱状体との境界部分を拡大した断面図。
【図１６】第２実施形態のメモリセルアレイの製造工程の一例における第１柱状体の上端部を拡大して示す断面図。
【図１７】第２実施形態のメモリセルアレイの製造工程の一例における第１柱状体の上端部を拡大して示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の参照符号を付す。同一又は類似の機能を有する構成については繰り返し説明しない場合がある。参照符号を構成する文字の後の数字は、同じ文字を含む参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられる。同じ文字を含む参照符号で示される要素を互いに区別する必要がない場合、それら要素は同じ文字のみを含む参照符号により参照される。
【０００８】
以下の説明では、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、及び−Ｙ方向は、実施形態の半導体記憶装置の半導体基板の表面と平行な方向である。＋Ｘ方向は、実施形態の半導体記憶装置の１つのストリングユニットから別のストリングユニットに向かう方向である。−Ｘ方向は、＋Ｘ方向の反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、これらの方向を単に「Ｘ方向」と称する。＋Ｙ方向及び−Ｙ方向は、Ｘ方向と交差する方向である。−Ｙ方向は、＋Ｙ方向の反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、これらの方向を単に「Ｙ方向」と称する。＋Ｚ方向及び−Ｚ方向は、Ｘ方向及びＹ方向と交差する方向である。＋Ｚ方向は、実施形態の半導体記憶装置の半導体基板から積層体に向かう方向である（図４参照）。−Ｚ方向は、＋Ｚ方向の反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、これらの方向を単に「Ｚ方向」と称する。「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。「上」及び「下」という表現は、便宜上用いられ、重力の方向を規定しているとは限らない。本実施形態では、＋Ｚ方向は、「第１方向」の一例である。
【０００９】
本明細書中の「接続」には、物理的な接続に加えて電気的な接続も含まれる。本明細書中の「Ａ方向に延びている」とは、例えば、Ｘ方向、Ｙ方向、及びＺ方向における寸法のうちの最小の寸法よりもＡ方向の寸法が大きいことを意味する。「Ａ方向」は任意の方向である。
【００１０】
（第１実施形態）
第１実施形態の半導体記憶装置の全体構成を説明する。本実施形態の半導体記憶装置は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
【００１１】
図１は、本実施形態の半導体記憶装置１のシステム構成を示すブロック図である。半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎを含む。ｎは、１以上の整数である。各ブロックＢＬＫは、複数の不揮発性のメモリセルトランジスタの集合体である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタは、１本のビットライン及び１本のワードラインと関連付けられている。
【００１３】
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインのそれぞれに所望の電圧を印加することによって、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
【００１４】
センスアンプ１２は、メモリコントローラ２から受信したデータＤＡＴに応じて、複数のビットラインのそれぞれに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタに記憶されたデータを判定し、判定したデータＤＡＴをメモリコントローラ２に送信する。
【００１５】
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体記憶装置１の全体の動作を制御する。
【００１６】
以上で説明した半導体記憶装置１及びメモリコントローラ２の組み合わせは、１つの半導体装置を構成する。半導体装置として、例えばＳＤ（登録商標）カードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
【００１７】
次に、メモリセルアレイ１０の電気的な構成を説明する。図２は、メモリセルアレイ１０の等価回路を示す図であり、１つのブロックＢＬＫを表している。ブロックＢＬＫは、複数のストリングユニットＳＵを含む。図２では、ブロックＢＬＫは、４つのストリングユニットＳＵ０〜ＳＵ３を含む。
【００１８】
ストリングユニットＳＵは、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一方の端は、複数のビットラインＢＬ０〜ＢＬｍのいずれかに接続されている。ｍは、１以上の整数である。各ＮＡＮＤストリングスＮＳの他方の端は、ソースラインＳＬに接続されている。ＮＡＮＤストリングスＮＳは、複数のメモリセルトランジスタＭＴ、第１選択トランジスタＳＴ１、及び第２選択トランジスタＳＴ２を含む。図２では、ＮＡＮＤストリングスＮＳは、１５個のメモリセルトランジスタＭＴ０〜ＭＴ１４を含む。
【００１９】
複数のメモリセルトランジスタＭＴは、互いに直列に接続されている。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、電荷蓄積膜に電荷を蓄積する。メモリセルトランジスタＭＴの制御ゲートは、複数のワードラインＷＬのいずれかに接続されている。図２には、１５本のワードラインＷＬ０〜ＷＬ１４が示されている。メモリセルトランジスタＭＴは、対応するワードラインＷＬを介して、ロウデコーダ１１に接続されている。
【００２０】
第１選択トランジスタＳＴ１は、複数のメモリセルトランジスタＭＴと、対応するビットラインＢＬとの間に接続されている。第１選択トランジスタＳＴ１のドレインは、ビットラインＢＬに接続されている。第１選択トランジスタＳＴ１のソースは、複数のメモリセルトランジスタＭＴに接続されている。第１選択トランジスタＳＴ１の制御ゲートは、対応する選択ゲートラインＳＧＤに接続されている。図２では、第１選択トランジスタＳＴ１の制御ゲートに対応する選択ゲートラインＳＧＤは、選択ゲートラインＳＧＤ０〜ＳＧＤ３のいずれかである。第１選択トランジスタＳＴ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１に接続されている。第１選択トランジスタＳＴ１は、所定の電圧が選択ゲートラインＳＧＤに印加されたときに、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
【００２１】
第２選択トランジスタＳＴ２は、複数のメモリセルトランジスタＭＴと、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳＴ２のドレインは、複数のメモリセルトランジスタＭＴに接続されている。第２選択トランジスタＳＴ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳＴ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳＴ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１に接続されている。第２選択トランジスタＳＴ２は、所定の電圧が選択ゲートラインＳＧＳに印加されたときに、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
【００２２】
次に、メモリセルアレイ１０の物理的な構成を説明する。図３は、メモリセルアレイ１０の一部の平面図である。例えば、複数のストリングユニットＳＵは、Ｘ方向に配列されている。図３には、２つのストリングユニットＳＵ０，ＳＵ１が示されている。各ストリングユニットＳＵは、Ｙ方向に延びている。Ｘ方向において、複数のストリングユニットＳＵは、絶縁材が充填されたスリットＳＬＴによって互いに分断されている。各ストリングユニットＳＵは、Ｚ方向に延びた複数の柱状体４０を含む。各柱状体４０は、コンタクトプラグＢＬＣを介して１本のビットラインＢＬと接続されている。ビットラインＢＬは、Ｘ方向に延びている。
【００２３】
図４は、メモリセルアレイ１０の一部の断面図である。メモリセルアレイ１０は、半導体基板２０、積層体３０、複数の柱状体４０、複数のコンタクトプラグＢＬＣ、及び複数のビットラインＢＬを含む。図４には、１つのコンタクトプラグＢＬＣ及び１つのビットラインＢＬが示されている。
【００２４】
半導体基板２０は、Ｘ方向及びＹ方向に延びている。半導体基板２０の上には、絶縁層２２が設けられている。絶縁層２２の内部には、ＣＭＯＳ（Complementary MOS）等を含む駆動回路が設けられている。絶縁層２２の上には、導電層２３が設けられている。導電層２３は、Ｘ方向及びＹ方向と略平行な板状に形成され、ソースラインＳＬとして機能する。
【００２５】
積層体３０は、導電層２３の上に設けられている。積層体３０は、１つの導電層３１と、複数の導電層３２と、複数の導電層３３と、複数の絶縁層３４とを含む。図４では、２つの導電層３３が示されている。導電層３１，３２，３３と絶縁層３４とは、Ｚ方向に積層されている。
【００２６】
導電層３１，３２，３３は、例えばタングステンで形成されている。導電層３１は、積層体３０のうち最下層の導電層である。導電層３１は、選択ゲートラインＳＧＳとして機能する。導電層３３は、積層体３０のうち最上層の導電層及びその１つ下側の導電層である。導電層３３は、選択ゲートラインＳＧＤとして機能する。複数の導電層３２は、導電層３１の上方、且つ導電層３３の下方に位置する。複数の導電層３２は、ワードラインＷＬ０〜ＷＬ１４として機能する。導電層３１，３２，３３の各々は、Ｘ方向及びＹ方向に沿って板状に形成されている。導電層３１，３２，３３の各々と絶縁層３４との界面、及び、導電層３１，３２，３３の各々と柱状体４０との界面にブロック絶縁膜が設けられてもよい。
【００２７】
絶縁層３４は、例えば酸化シリコンで形成されている。絶縁層３４は、導電層３１と導電層３２との間、複数の導電層３２同士の間、導電層３２と導電層３３との間、複数の導電層３３の間に設けられている。絶縁層３４は、導電層３１，３２，３３のそれぞれを互いに絶縁する。絶縁層３４の各々は、Ｘ方向及びＹ方向に沿う板状に形成されている。
【００２８】
柱状体４０は、例えば１つのＮＡＮＤストリングスＮＳとして機能する。柱状体４０は、Ｚ方向に沿って積層体３０内に設けられる。柱状体４０は、積層体３０のＺ方向の上面３０ｂから下面３０ａに亘って設けられる。柱状体４０は、第１柱状体４０Ａと第２柱状体４０Ｂとを含む。
【００２９】
第１柱状体４０Ａは、積層体３０内に設けられている。第１柱状体４０Ａの下端４０ｃは、導電層２３に接する。第１柱状体４０Ａと導電層３３とが交差する部分は、第１選択トランジスタＳＴ１として機能する。第１柱状体４０Ａと複数の導電層３２とが交差する部分は、それぞれメモリセルトランジスタＭＴとして機能する。図４では、１７個のメモリアルトランジスタＭＴ０〜ＭＴ１４が示されている。第２柱状体４０Ｂと導電層３３とが交差する部分は、第２選択トランジスタＳＴ２として機能する。
【００３０】
第１柱状体４０Ａは、上端４０ｄから下端４０ｃに向けて進むに従いＸ方向及びＹ方向の幅が徐々に細くなる。第１柱状体４０Ａは、Ｚ方向から見て、例えば円形、楕円形である。
【００３１】
第１柱状体４０Ａは、少なくともチャネル膜４４と、コア４５と、導電層９９とを含む。コア４５は、Ｘ方向及びＹ方向でチャネル膜４４よりも第１柱状体４０Ａの中心側に設けられている。本実施形態では、Ｘ方向及びＹ方向は、第１方向とは交差した「第２方向」の一例である。導電層９９は、金属層とシリサイド層のうち少なくとも一方を含む。第１実施形態では、導電層９９は、金属層５２で構成され、Ｘ方向及びＹ方向でチャネル膜４４よりも第１柱状体４０Ａの中心側に設けられている。金属層５２は、第１柱状体４０Ａのなかで第２柱状体４０Ｂに面する端部に設けられている。金属層５２は、Ｚ方向でコア４５と第２柱状体４０Ｂとの間に位置している。
【００３２】
第１柱状体４０Ａは、バリア膜４１、電荷蓄積膜４２、トンネル膜４３、キャップ層５１をさらに含む。バリア膜４１は、導電層３１、導電層３２、及び最上層の導電層３２より下方の絶縁層３４をＺ方向に貫通したホールの内壁に設けられている。バリア膜４１は、導電層３２から電荷蓄積膜４２やコア４５に電荷が移動する現象を防止可能な膜である。
【００３３】
第１柱状体４０Ａは、チャネル膜４４に対してコア４５及び導電層９９とは反対側に設けられた電荷蓄積膜４２を含む。電荷蓄積膜４２は、バリア膜４１の内壁に設けられている。電荷蓄積膜４２は、選択ゲートラインＳＧＤに印加された電圧に応じて電荷を蓄積可能な膜である。トンネル膜４３は、電荷蓄積膜４２の内壁に設けられている。トンネル膜４３は、トンネル効果によってチャネル膜４４からのセル電流を電荷蓄積膜４２に流す膜である。チャネル膜４４は、トンネル膜４３の内壁に設けられている。チャネル膜４４は、ＮＡＮＤストリングスＮＳを構成するトランジスタのチャネルとして機能する。
【００３４】
コア４５は、Ｘ方向及びＹ方向でチャネル膜４９よりも第２柱状体４０Ｂの中心側に設けられている。コア４５は、バリア膜４１、電荷蓄積膜４２、トンネル膜４３、チャネル膜４４をＺ方向に亘って位置させる支柱になっている。コア４５、キャップ層５１、及び金属層５２は、Ｘ方向及びＹ方向においてトンネル膜４３で囲まれる領域内に設けられている。キャップ層５１は、コア４５の上に設けられている。キャップ層５１は、金属層５２からの金属元素の移動や拡散を抑制可能な層である。金属層５２は、キャップ層５１の上に設けられている。金属層５２は、上方に設けられたチャネル膜４９からのセル電流をチャネル膜４４に流す経路を形成する。第１柱状体４０Ａは、Ｚ方向に交差する断面において、コア４５の中心を径方向の中心とする径方向の内側から順に、コア４５、キャップ層５１、及び金属層５２のいずれか、チャネル膜４４、トンネル膜４３、電荷蓄積膜４２、バリア膜４１を含む。
【００３５】
バリア膜４１は、例えば酸化シリコン、酸化アルミニウム、及び酸化ジルコニウム等の絶縁体で形成されている。電荷蓄積膜４２は、例えば窒化シリコン等の絶縁体で形成されている。トンネル膜４３は、例えば酸化シリコン等の絶縁体で形成されている。チャネル膜４４は、例えば一部に不純物がドープされたポリシリコン等の半導体で形成されている。チャネル膜４４に含まれる不純物は、例えば、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。コア４５は、例えば酸化シリコン等の絶縁体で形成されている。キャップ層５１は、例えばアモルファスシリコン等の半導体で形成されている。金属層５２は、例えばタングステン等の金属で形成されている。
【００３６】
Ｚ方向に沿って見た場合に、コア４５の全部がキャップ層５１に覆われ、キャップ層５１の全部が金属層５２に覆われている。キャップ層５１は、Ｘ方向及びＹ方向を含み且つＺ方向に交差する任意の方向でチャネル膜４４に接している。金属層５２は、Ｚ方向に交差する任意の方向でチャネル膜４４に接している。金属層５２のＺ方向の厚さは、キャップ層５１のＺ方向の厚さより薄い。
【００３７】
第２柱状体４０Ｂは、積層体３０内に設けられ、Ｚ方向で第１柱状体４０Ａと並んでいる。本実施形態では、第２柱状体４０Ｂは、第１柱状体４０Ａの上方に位置する。第２柱状体４０Ｂの下端４０eは、第１柱状体４０Ａに接する。第２柱状体４０Ｂの上端４０ｆは、コンタクトプラグＢＬＣを介して、ビットラインＢＬに接続されている。第２柱状体４０Ｂは、コンタクトプラグＢＬＣと第１柱状体４０Ａとを電気的に接続可能にする。第２柱状体４０Ｂは、例えば、上端４０ｆから下端４０eに向けて進むに従いＸ方向及びＹ方向の幅が徐々に細くなる。第２柱状体４０Ｂは、Ｚ方向から見て、例えば円形、楕円形である。
【００３８】
第２柱状体４０Ｂは、少なくともチャネル膜４９と、Ｘ方向及びＹ方向でチャネル膜４９よりも第２柱状体４０Ｂの中心側に設けられたコア５０とを含む。金属層５２は、チャネル膜４４に接するとともに、チャネル膜４９に接している。
【００３９】
第２柱状体４０Ｂは、バリア膜４６、電荷蓄積膜４７、トンネル膜４８、チャネル膜４９及びコア５０を含む。バリア膜４６は、導電層３３及び最上層の導電層３２より上方の絶縁層３４をＺ方向に貫通したホールの内壁に設けられている。電荷蓄積膜４７は、バリア膜４６の内壁に設けられている。トンネル膜４８は、電荷蓄積膜４７の内壁に設けられている。チャネル膜４９は、トンネル膜４８の内壁に設けられている。コア５０は、Ｘ方向及びＹ方向においてトンネル膜４８で囲まれる領域内に設けられている。すなわち、第２柱状体４０Ｂは、内側から順に、コア５０、チャネル膜４９、トンネル膜４８、電荷蓄積膜４７、バリア膜４６を含む。
【００４０】
バリア膜４６は、導電層３３から電荷蓄積膜４２やコア４５に電荷が移動する現象を防止可能な膜である。電荷蓄積膜４７は、選択ゲートラインＳＧＤに印加された電圧に応じて電荷を蓄積可能な膜である。トンネル膜４８は、トンネル効果によってチャネル膜４４からのセル電流を電荷蓄積膜４７に流す膜である。チャネル膜４９は、チャネル膜４４と共に、ＮＡＮＤストリングスＮＳを構成するトランジスタのチャネルとして機能する。
コア５０は、バリア膜４６、電荷蓄積膜４７、トンネル膜４８、チャネル膜４９をＺ方向に亘って位置させる支柱になっている。
【００４１】
バリア膜４６は、例えば酸化シリコン、酸化アルミニウム、及び酸化ジルコニウムのいずれかで形成されている。電荷蓄積膜４７は、例えば窒化シリコンである。トンネル膜４８は、例えば酸化シリコンで形成されている。チャネル膜４９は、例えば一部に不純物がドープされたポリシリコンで形成されている。選択ゲートラインＳＧＤの閾値電流を調整する目的で、Ｚ方向で金属層５２に近い領域のチャネル膜４９には、ボロン等の不純物が適宜注入されている。コア５０は、例えば酸化シリコンで形成されている。
【００４２】
図５は、第１柱状体４０Ａと第２柱状体４０Ｂとの境界部分を拡大した断面図である。チャネル膜４９は、上端４０ｆより下方に達し、金属層５２に進入するホールの内壁に設けられている。すなわち、チャネル膜４９は、金属層５２に接している。
【００４３】
金属層５２は、第２柱状体４０Ｂに面する端面５２ｄ（第１面）を有する。端面５２ｄは、コア４５に向いて窪む凹部９５を有する。チャネル膜４９の下端部は、凹部９５内に位置している。このことによって、チャネル膜４９と金属層５２との接触面積が増えるので、チャネル膜４９の下端部が凹部９５内に位置していない場合よりチャネル膜４９とチャネル膜４４との間の接触抵抗が低下する。
【００４４】
第２柱状体４０Ｂの下端部において、電荷蓄積膜４７がトンネル膜４８の下方に回り込んでいる。また、第２柱状体４０Ｂの下端部において、バリア膜４６が電荷蓄積膜４７の下方に回り込んでいる。
【００４５】
Ｚ方向から見て、チャネル膜４９において金属層５２に接する下端部４９ｘの幅は、金属層５２においてチャネル膜４９に接する部分を含む上側の端面５２ｄの幅より小さい。端面５２ｄを含む第１柱状体４０Ａの断面では、金属層５２、チャネル膜４４、トンネル膜４３、電荷蓄積膜４２、バリア膜４１が内側から順に配置されている。
【００４６】
第１柱状体４０Ａは、第２柱状体４０Ｂに接する第１接続端９１を有する。第２柱状体４０Ｂは、第１柱状体４０Ａに接する第２接続端９２を有する。チャネル膜４９は、Ｘ方向及びＹ方向の一端である第１チャネル端９３ａと、Ｘ方向及びＹ方向の他端である第２チャネル端９３ｂとを有する。第１接続端９１における金属層５２のＸ方向及びＹ方向の長さは、第２接続端９２における第１チャネル端９３ａと第２チャネル端９３ｂとの間のＸ方向及びＹ方向の長さよりも長い。
【００４７】
Ｚ方向に沿って見た場合、電荷蓄積膜４７及びトンネル膜４８は、金属層５２と重なり、金属層５２に囲まれている。
【００４８】
コンタクトプラグＢＬＣは、導電材料で形成された柱状または逆円錐台形状等の接続部材である。
【００４９】
次に、メモリセルアレイ１０の製造方法の一例を説明する。メモリセルアレイ１０の製造方法は、例えば、前工程と、第１積層工程、第１ホール形成工程、第２積層工程、開口形成工程、チャネル膜形成工程、スリミング工程、コア形成工程、置換工程、スリット加工工程、キャップ層形成工程、金属層形成工程を有する。図６から図１３は、メモリセルアレイ１０の各製造工程を示す断面図である。
【００５０】
前工程では、半導体基板２０の上に、絶縁層２２及び導電層２３が形成される。絶縁層２２には、ＣＭＯＳ等を含む駆動回路が形成される。
【００５１】
図６は、第１積層工程を示す断面図である。第１積層工程では、導電層２３の上に、絶縁層３４と置換材１５０とが交互に積層される。複数の絶縁層３４と複数の置換材１５０とが交互に積層され、積層体３９が形成される。置換材１５０は、例えば窒化シリコン等の窒化膜である。最上層の絶縁層３４の上に、絶縁層３３４を形成する。絶縁層３３４は、例えばオルトケイ酸テトラエチル（ＴＥＯＳ）である。
【００５２】
図７は、第１ホール形成工程を示す断面図である。第１ホール形成工程では、積層体３９にホールＨ１が加工される。ホールＨ１は、積層体３９の上面から下面に至る。ホールＨ１は、フォトリソグラフィー及び異方性エッチングにより加工する。異方性エッチングとして、例えば反応性イオンエッチング（Reactive ion etching：ＲＩＥ）を用いることができる。
【００５３】
図８は、第２積層工程及びチャネル膜形成工程を示す拡大断面図である。第２積層工程では、ホールＨ１の内壁及び絶縁層３３４の上面に、バリア膜４１、電荷蓄積膜４２、トンネル膜４３、及び不図示のカバー絶縁膜をこの順に積層する。バリア膜４１、電荷蓄積膜４２、トンネル膜４３、及びカバー絶縁膜は、それぞれ底部を有し、筒状に形成される。
【００５４】
開口形成工程では、バリア膜４１、電荷蓄積膜４２、トンネル膜４３、及びカバー絶縁膜の底部に開口部を形成する。開口部は、例えば、ＲＩＥで形成する。開口部を形成した後に、カバー絶縁膜を除去する。カバー絶縁膜は、例えばエッチングにより除去される。開口部には、導電層２３の上面が露出する。
【００５５】
チャネル膜形成工程では、トンネル膜４３の内壁及び上面にチャネル膜６８を形成する。トンネル膜４３の底部には開口部が形成されているため、チャネル膜６８は積層体３９の上面から導電層２３の上面まで繋がる。チャネル膜６８には、成膜途中に不純物がドープされる。不純物は、例えばガスとして供給され、チャネル膜６８にドープされる。
【００５６】
チャネル膜形成工程では、例えば、トンネル膜４３の内面から順に、第１層４８１、第２層４８２、第３層４８３を形成する。第１層４８１及び第３層４８３の形成時には、第１層４８１及び第３層４８３に不純物を供給しない。第１層４８１及び第３層４８３は、例えば、ノンドープのアモルファスシリコンである。第２層４８２の形成時には、第２層４８２に不純物を供給する。第２層４８２は、例えばカーボンがドープされたアモルファスシリコンである。
【００５７】
次いで、第１層４８１、第２層４８２、第３層４８３を加熱する。アモルファスシリコンは、加熱により結晶化し、ポリシリコンとなる。第１層４８１及び第３層４８３は、例えば、ノンドープのポリシリコンとなる。第２層４８２は、例えば、カーボンがドープされたポリシリコンとなる。加熱により、第２層４８２に含まれる不純物の一部は、第１層４８１、第３層４８３に拡散する。
【００５８】
次いで、スリミング工程で成膜した膜を薄膜化する。スリミング工程では、チャネル膜６８の表面を酸化した後、酸化膜をエッチングする。チャネル膜６８の表面酸化は、例えば、過酸化水素を用いて行われる。酸化膜のエッチングは、例えば、トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド（ＴＭＹ）を用いて行われる。スリミング工程では、例えば、第２層４８２に至るまでチャネル膜６８の一部を除去する。チャネル膜６８は、スリミング工程により成膜後より薄膜化され、チャネル膜４４となる。
【００５９】
図９は、コア形成工程及び置換工程を示す断面図である。コア形成工程では、スリミングしたチャネル膜４４のうちホールＨ１の内壁に、コア４５を形成する。コア４５は、Ｘ方向及びＹ方向においてチャネル膜４４に囲まれた領域の内側に充填される。コア４５が形成されることで、第１柱状体４０Ａが形成される。
【００６０】
次いで、スリット加工工程によりスリットＳＬＴを形成し、積層体３９を複数のストリングユニットＳＵに区分する。図９には、複数のストリングユニットＳＵのうち１つのストリングユニットＳＵが示されている。置換工程では、スリットＳＬＴを介したウェットエッチングにより置換材１５０が除去される。次いで、置換材１５０が除去された空間に導電材料が充填され、導電層３１，３２となる。置換材１５０が導電層３１，３２に置換されることによって、積層体３９は積層体３０となる。
【００６１】
図１０及び図１１は、キャップ層形成工程を示す断面図である。キャップ層形成工程では、コア４５の上部をエッチングにより除去する。その後、コア４５の上方に形成された凹みを埋めてチャネル膜４４の上に半導体層６１を形成する。半導体層６１は、例えばアモルファスシリコンである。
【００６２】
次いで、チャネル膜４４の上面の半導体層６１、チャネル膜４４、トンネル膜４３、電荷蓄積膜４２、及びバリア膜４１を除去し、絶縁層３３４を露出させる。絶縁層３３４の上面より下方、且つコア４５の上に残った半導体層６１の上部を除去する。半導体層６１は、エッチングにより除去される。コア４５の上方に、絶縁層３３４の上面から凹むキャップ層５１が形成される。
【００６３】
図１２及び図１３は、金属層形成工程を示す断面図である。金属層形成工程では、絶縁層３３４の上面及びキャップ層５１の上面に一定の厚みで金属層６２を形成する。金属層６２は、例えばタングステンである。キャップ層５１の上方の金属層６２の上面は、絶縁層３３４の上面より上に達する。その後、絶縁層３３４が露出するまで、金属層６２の上部を除去する。金属層６２は、例えば化学機械研磨（chemical mechanical polishing：ＣＭＰ）により除去される。キャップ層５１の上方に、チャネル膜４４に囲まれた金属層５２が形成される。
【００６４】
次いで、第１積層工程と同様にして、上方に露出している絶縁層３３４、チャネル膜４４、トンネル膜４３、電荷蓄積膜４２、バリア膜４１、及び金属層５２の上に、絶縁層と置換材とを交互に積層する。第１ホール形成工程と同様にして、金属層５２の上方の絶縁層と置換材との積層体にホールを加工する。Ｘ方向及びＹ方向において、前述のホールの幅を金属層５２の上面の幅より小さくし、ホールの底部全体に金属層５２を露出させる。
【００６５】
次いで、第２積層工程と同様にして、金属層５２の上方のホールの内壁に、バリア膜４６、電荷蓄積膜４７、トンネル膜４８を形成する。その後、開口形成工程と同様にして、バリア膜４６、電荷蓄積膜４７、トンネル膜４８、及びカバー絶縁膜の底部に開口部を形成する。開口部の底面は、第３積層工程終了時の金属層５２の上面より下方に位置させる。すなわち、開口部の形成により、第３積層工程終了時の金属層５２の上面に凹みが形成される。
【００６６】
次いで、チャネル膜形成工程及びスリミング工程と同様にして、トンネル膜４８の内壁及び金属層５２の凹みにチャネル膜４９を形成する。その後、コア形成工程と同様にして、チャネル膜４９の内壁にコア５０を形成する。コア５０は、Ｘ方向及びＹ方向においてチャネル膜４９に囲まれた領域の内側に充填される。コア５０が形成されることで、第２柱状体４０Ｂが形成される。
【００６７】
以上の工程により、積層体３０と柱状体４０とが形成される。ただし、半導体記憶装置１の製造方法は、上記の一例に限定されない。
【００６８】
以上で説明した半導体記憶装置１によれば、金属層５２を持つことにより、消費電力を低減することができる。図１４は、従来の半導体記憶装置のメモリセルアレイの第１柱状体４０Ａと第２柱状体４０Ｂとの境界部分を拡大した断面図である。図１４に示す従来構成では、Ｘ方向及びＹ方向において、チャネル膜４９の底部とチャネル膜４４の上部との間に、これらのチャネル膜より幅の広いキャップ層５１が介在する。そのため、チャネル膜４９とチャネル膜４４との間の接触抵抗が高くなっていた。半導体記憶装置１では、チャネル膜４９とチャネル膜４４との間に金属層５２が介在する。そのため、チャネル膜４９とチャネル膜４４との間の接触抵抗を低減することができる。メモリセルアレイ１０における接触抵抗の低減により、半導体記憶装置１の消費電力を低減することができる。
【００６９】
半導体記憶装置１によれば、チャネル膜４４の上端部が金属層５２に接する。そのため、チャネル膜４４にセル電流が印加されたときに反転層が形成されやすい。反転層の形成により、セル電流がチャネル膜４９からチャネル膜４４へ円滑に流れる。
【００７０】
半導体記憶装置１によれば、Ｚ方向から見た場合、下端部４９ｘの幅が端面５２ｄの幅より小さいことにより、下端部４９ｘ、即ちチャネル膜４９の底面の全体を端面５２ｄに接触させ、消費電力を低減することができる。下端部４９ｘと端面５２ｄとの安定した接続により、セル電流の遮断の発生を防止することができる。
【００７１】
半導体記憶装置１では、チャネル膜４４，４９とバリア膜４１，４６との間にトンネル膜４３，４８及び電荷蓄積膜４２，４７が介在する。半導体記憶装置１によれば、チャネル膜４９にセル電流が供給されると、トンネル効果により電荷を電荷蓄積膜４２，４７に蓄積することができる。
【００７２】
（第２実施形態）
図１５は、第２実施形態のメモリセルアレイの一部領域を示す断面図である。第２実施形態のメモリセルアレイでは、導電層９９は、シリサイド層５４で構成されている。シリサイド層５４は、Ｘ方向及びＹ方向でトンネル膜４３よりも第１柱状体４０Ａの中心側に設けられている。シリサイド層５４は、キャップ層５１及びチャネル膜４４の上に設けられている。シリサイド層５４は、金属層５２と同様に、上方に設けられたチャネル膜４９からのセル電流をチャネル膜４４に流す経路を形成する。第２実施形態のメモリセルアレイの以下に説明する構成以外の構成は、第１実施形態のメモリセルアレイ１０の構成と同様である。
【００７３】
図１５は、第１柱状体４０Ａと第２柱状体４０Ｂとの境界部分を拡大した断面図である。シリサイド層５４は、キャップ層５１の上に設けられている。すなわち、Ｚ方向に沿って見た場合、第１柱状体４０Ａは、内側から順に、コア４５、キャップ層５１、及びシリサイド層５４のいずれか、チャネル膜４４、トンネル膜４３、電荷蓄積膜４２、バリア膜４１を含む。シリサイド層５４は、例えばチタン等の遷移金属がシリサイド化したものである。シリサイド層５４は、金属層５２と同様に、上方に設けられたチャネル膜４９からのセル電流をチャネル膜４４に流す経路を形成する。
【００７４】
Ｚ方向から見て、チャネル膜４９においてシリサイド層５４に接する下端部４９ｘの幅は、シリサイド層５４においてチャネル膜４９に接する部分を含む端面５４ｄの幅より小さい。端面５４ｄを含む第１柱状体４０Ａの断面では、シリサイド層５４、トンネル膜４３、電荷蓄積膜４２、バリア膜４１が内側から順に配置されている。
【００７５】
第１接続端９１におけるシリサイド層５４のＸ方向及びＹ方向の長さは、第２接続端９２における第１チャネル端９３ａと第２チャネル端９３ｂとの間のＸ方向及びＹ方向の長さよりも長い。また、第１接続端９１におけるシリサイド層５４のＸ方向及びＹ方向の長さは、金属層５２よりチャネル膜４４の長さと略等しい分だけ長い。
【００７６】
第２実施形態のメモリセルアレイの製造方法は、第１実施形態のメモリセルアレイ１０の製造方法の金属層形成工程に替えて、シリサイド層形成工程を有する。すなわち、第２実施形態のメモリセルアレイの製造方法は、例えば、前工程と、第１積層工程、第１ホール形成工程、第２積層工程、開口形成工程、チャネル膜形成工程、スリミング工程、コア形成工程、置換工程、スリット加工工程、キャップ層形成工程、シリサイド層形成工程を有する。以下では、シリサイド層形成工程について説明する。
【００７７】
図１６及び図１７は、シリサイド層形成工程を示す断面図である。シリサイド層形成工程では、絶縁層３３４の上面及びキャップ層５１の上面に一定の厚みで遷移金属層７１を形成する。遷移金属層７１は、例えばチタン、モリブデン等である。キャップ層５１の上方の遷移金属層７１の上面は、絶縁層３３４の上面より上に達する。
【００７８】
次いで、遷移金属層７１を例えば固相反応させてシリサイド化する。このとき、既にチャネル膜形成工程で形成されていたチャネル膜４４の上部もシリサイド化される。即ち、図１５に図示されているシリサイド層５４のうちＺ方向でチャネル膜４４の直上の部分は、チャネル膜４４がシリサイド層形成工程においてシリサイド化されて形成される層である。なお、図１５及び図１６では、Ｚ方向におけるチャネル膜４４の直上のシリサイド層５４の長さとコア４５の直上のシリサイド層５４の長さが互いに同じであるが、チャネル膜４４の直上のシリサイド層５４の長さは上述の遷移金属層７１のシリサイド化を行う際の条件やチャネル膜４４の材料によって変わる。シリサイド層形成工程では、チャネル膜形成工程で形成されていたチャネル膜４４の上部がシリサイド化され、Ｚ方向におけるチャネル膜４４の直上のシリサイド層５４の下端がコア４５の直上のシリサイド層５４の下端より上方に位置する場合もあり得る。
【００７９】
続いて、図１７に示すように、絶縁層３３４が露出するまで、シリサイド化した遷移金属層７１の上部を除去する。シリサイド化した遷移金属層７１は、例えばアニール処理及びウェットエッチングによって除去される。キャップ層５１の上方に、チャネル膜４４に囲まれたシリサイド層５４が形成される。
【００８０】
以上で説明した第２実施形態の半導体記憶装置によれば、シリサイド層５４を持つことにより、消費電力を低減することができる。第２実施形態の半導体記憶装置では、チャネル膜４９とチャネル膜４４との間にシリサイド層５４が介在する。そのため、チャネル膜４９とチャネル膜４４との間の接触抵抗を低減することができる。メモリセルアレイにおける接触抵抗の低減により、第２実施形態の半導体記憶装置１の消費電力を低減することができる。
【００８１】
Ｚ方向においてコア５０とコア４５との間に、キャップ層５１と、金属層５２又はシリサイド層５４とを配置することにより、メモリセルアレイにおける接触抵抗を従来構成と比べて低減することができる。金属層５２を配置することにより、シリサイド層５４を配置する場合に比べて接触抵抗をさらに低減することができる。一方で、シリサイド層５４は、金属層５２に比べてキャップ層５１やコア５０から剥離しにくい。そのため、シリサイド層５４を配置することにより、金属層５２を配置する場合に比べてセル電流を安定させることができる。ただし、接触抵抗やセル電流の導通性は、メモリセルアレイの各構成要素の材料及び大きさによって変わる。Ｚ方向においてコア５０とコア４５との間に、金属層５２及びシリサイド層５４のどちらを配置するかは、メモリセルアレイの各構成要素の材料及び大きさ等をふまえて選ぶことができる。
【００８２】
第２実施形態の半導体記憶装置によれば、下端部４９ｘの幅が端面５４ｄの幅より小さいことにより、下端部４９ｘ、即ちチャネル膜４９の底面の全体を端面５４ｄに接触させ、消費電力を低減することができる。下端部４９ｘと端面５４ｄとの安定した接続により、セル電流の遮断の発生を防止することができる。
【００８３】
第２実施形態の半導体記憶装置では、チャネル膜４４，４９とバリア膜４１，４６との間にトンネル膜４３，４８及び電荷蓄積膜４２，４７が介在する。第２実施形態の半導体記憶装置によれば、チャネル膜４９にセル電流が供給されると、トンネル効果により電荷を電荷蓄積膜４２，４７に蓄積することができる。
【００８４】
（付記）以下、いくつかの半導体記憶装置について付記する。
［１］．複数の導電層と複数の絶縁層とが第１方向に交互に積層された積層体と、
前記積層体内に設けられた第１柱状体と、
前記積層体内に設けられ、前記第１方向で前記第１柱状体と並ぶ第２柱状体と、
を備え、
前記第２柱状体は、チャネル膜を含み、
前記第１柱状体は、チャネル膜と、前記第２方向で前記第１柱状体のチャネル膜よりも前記第１柱状体の中心側に設けられたコアと、前記第１方向で第２柱状体のチャネル膜と前記コアとの間で前記第２柱状体のチャネル膜に接するように配置された導電層とを含み、
前記導電層は、金属層とシリサイド層のうち少なくとも一方を含む。
［２］．［１］に記載の半導体記憶装置において、
前記導電層は、金属層で構成され、前記第２方向で前記第１柱状体のチャネル膜よりも前記第１柱状体の中心側に設けられ、前記第１柱状体のなかで前記第２柱状体に面する端部に設けられ、前記第１方向で前記コアと前記第２柱状体との間に位置し、前記第１柱状体のチャネル膜に接する。
［３］．［１］に記載の半導体記憶装置において、
前記導電層は、シリサイド層で構成され、前記第１柱状体のなかで前記第２柱状体に面する端部に設けられ、前記第１方向で前記コアと前記第２柱状体との間に位置し、前記第１柱状体のチャネル膜に接する。
［４］．［１］に記載の半導体記憶装置において、
前記第１柱状体は、前記第２柱状体に接する第１接続端を有し、
前記第２柱状体は、前記第１柱状体に接する第２接続端を有し、
前記第２柱状体のチャネル膜は、前記第２方向の一端である第１チャネル端と、前記第２方向の他端である第２チャネル端とを有し、
前記第１接続端における前記導電層の前記第２方向の長さは、前記第２接続端における前記第１チャネル端と前記第２チャネル端との間の前記第２方向の長さよりも長い。
［５］．［１］に記載の半導体記憶装置において、
前記第１柱状体は、前記第１柱状体のチャネル膜に対して前記コアとは反対側に設けられた電荷蓄積膜を含む。
［６］．［１］に記載の半導体記憶装置において、
前記第１柱状体のコアと前記導電層との間に、半導体からなるキャップ層を含む。
［７］．［６］に記載の半導体記憶装置において、
前記キャップ層の前記第１方向の厚みは、前記導電層の前記第１方向の厚みよりも大きい。
［８］．［１］に記載の半導体記憶装置において、
前記導電層は、前記第２柱状体に面する第１面を有し、前記第１面は、前記コアに向いて窪む凹部を有し、
前記第２柱状体のチャネル膜は、前記凹部内に位置した部分を含む。
［９］．［１］に記載の半導体記憶装置において、
前記第２柱状体は、前記第２方向で前記第２柱状体のチャネル膜よりも前記第２柱状体の中心側に設けられたコアと、前記第２方向において前記第２柱状体のチャネルに対して前記第２柱状体のコアとは反対側に設けられた絶縁膜を含み、
前記導電層の一部は、前記第１方向で前記絶縁膜に接する。
［１０］．［１］に記載の半導体記憶装置において、
前記第１柱状体は、前記第１柱状体のチャネル膜に対して前記第１柱状体のコアとは反対側に設けられた電荷蓄積膜を含む。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【００８６】
例えば、導電層３２と柱状体４０との交差部分は、メモリセルトランジスタＭＴとして用いられることに替えて、電荷の蓄積に用いられないダミートランジスタとして用いられてもよい。
【符号の説明】
【００８７】
１…半導体記憶装置、３０…積層体、４０Ａ…第１柱状体、４０Ｂ…第２柱状体、４１，４６…バリア膜、４２，４７…電荷蓄積膜、４４，４９…チャネル膜、４５，５０…コア、５２…金属層、５４…シリサイド層、９３ａ…第１チャネル端、９３ｂ…第２チャネル端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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