(57)【要約】【課題】外部端子から電源スイッチに至る間の配線と接続孔での配線抵抗を抑え、仮想電源の配線での電圧降下を小さくすること。【解決手段】実装表面に金属ボールＢＰが格子状に配置され、内部に複数の配線層を積層した半導体集積回路１０において、複数の配線層（Ｍ１１〜Ｍ１）の最下層下で、金属ボールＢＰ直下位置に配置された電源スイッチ群ＰＳＷと、金属ボールＢＰ下の領域で、複数の信号配線層(ＩＭ(Ｍ８〜Ｍ１))を貫通するように積層して形成され、電源スイッチ群ＰＳＷと接続して支柱状の構造を形成する複数のアクセスビアＶＩＡ，ＶＩＡ，…とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
実装表面に外部端子が格子状に配置され、内部に複数の配線層を積層した半導体装置において、
前記複数の配線層の最下層下で、前記外部端子の直下位置に配置された、電源遮断用の電源スイッチと、
前記外部端子下の領域で、複数の信号配線層を貫通するように積層して形成され、前記電源スイッチと接続して支柱状の構造を形成する複数の電源用の金属配線と、
を備える半導体装置。
【請求項２】
前記複数の信号配線層の上層で前記外部端子との間に配置した電源配線層をさらに備える、請求項１記載の半導体装置。
【請求項３】
前記電源スイッチは、前記複数の配線層を分割する機能ブロック領域の枠線位置、及び前記枠線位置内の電源制御上の制約を受けない位置に対応した位置に配置される、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
低電力制御が行なわれるエリアバンプ構造の半導体集積回路に関する技術が多数提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２２５７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源パッドや電源バンプがチップダイの四辺ではなく、最上位層のエリア全面に格子状に配置される、エリアパッド、エリアバンプ構造の半導体集積回路において、電源遮断の対象となる機能ブロック単位で、それらブロックの外枠に沿って最下位層の下に電源遮断用の電源スイッチを並べて配置する技術や、機能ブロック内の回路に影響を与えない位置を選定した上で行方向に電源スイッチを並べて配置する技術などが実用化されている。
【０００５】
また、複数の層構造を有する半導体集積回路では、エリア端子から電源スイッチまでの間で、特に上位側の電源配線層における配線抵抗を小さくしようとして、電源と仮想電源の割合が偏ることから、結果として仮想電源で電圧降下を生じる要因となっている。
【０００６】
本実施形態は、エリア端子から電源スイッチに至る間の配線と接続孔での配線抵抗を抑え、仮想電源の配線での電圧降下を小さくすることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、実装表面に外部端子が格子状に配置され、内部に複数の配線層を積層した半導体装置において、前記複数の配線層の最下層下で、前記外部端子の直下位置に配置された、電源遮断用の電源スイッチと、前記外部端子下の領域で、複数の信号配線層を貫通するように積層して形成され、前記電源スイッチと接続して支柱状の構造を形成する複数の電源用の金属配線と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る半導体集積回路の一部の構造を抽出して示す斜視図である。
【図２】図２は、実施形態に係る半導体集積回路の一部の機能遮断ブロックに対応するＢＧＡの構成を例示する平面図である。
【発明を実施するための形態】
【０００９】
以下、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）の表面実装パッケージを用いる半導体集積回路に本実施形態を適用した場合について、図面を参照して説明する。  
図１は、実施形態に係る半導体集積回路１０の極小の一部の構造を抽出して示す斜視図である。同図は、半導体集積回路１０において、外部端子となる、ハンダ等を用いる金属ボールＢＰが図の上方に位置するものとしている。そして、半導体集積回路１０の実装表面のエリア全面に格子状に多数配置される金属ボールＢＰのうちの１つを選択し、その直下に位置する半導体チップを構成する配線層との関係を抜き出して示している。そのため、半導体チップを搭載して封止するプリント配線基板や、各配線層間の絶縁膜等の記載を省略している。
【００１０】
同図において、金属ボールＢＰの下側に、半導体チップを構成する複数層、例えば１１層の配線層Ｍ１１〜Ｍ１を介して、さらにその下部に電源スイッチ群ＰＳＷが設けられた積層構造となる。
【００１１】
金属ボールＢＰは、例えば１辺が１００［μｍ］程度の外部端子位置に形成される。一方の電源スイッチ群ＰＳＷは、例えば１辺が５［μｍ］程度の電源スイッチセルが多数アレイ状に配列される。
【００１２】
１１層の配線層Ｍ１１〜Ｍ１は、金属ボールＢＰの側から、最上位層ＡＰ（Ｍ１１）、第１のグローバル層ＧＢ１（Ｍ１０）、第２のグローバル層ＧＢ２（Ｍ９）、及び中間層ＩＭ（Ｍ８〜Ｍ１）から構成される。
【００１３】
最上位層ＡＰと、第１のグローバル層ＧＢ１、及び第２のグローバル層ＧＢ２は、隣接する層間で配線方向が互いに直交する電源配線層からなる。
【００１４】
最上位層ＡＰ（Ｍ１１）は、例えば配線幅が金属ボールＢＰの幅の１／３〜１／４程度の電源配線が順次並列して配置される。第１のグローバル層ＧＢ１（Ｍ１０）は、例えば配線幅が最上位層ＡＰの配線幅の１／３〜１／４程度のより細い電源配線が順次並列して配置される。第２のグローバル層ＧＢ２（Ｍ９）は、例えば配線幅が第１のグローバル層ＧＢの配線幅の１／３〜１／４程度のさらに細い電源配線が順次並列して配置される。
【００１５】
中間層ＩＭは、図示するように金属ボールＢＰと電源スイッチＰＳＷとの間にあって、それぞれ各種素子や回路等を実装した信号配線層を構成している。
【００１６】
なお図中では、説明を容易にするため、実際の配線幅の寸法等に基づいた記載とはなっていない。
【００１７】
中間層ＩＭ（Ｍ８〜Ｍ１）の各信号配線層において、隣接する層間で配線方向が互いに直交するように電源配線が設けられる。さらに、実際の電源配線の種類、例えば電源配線ＶＤＤとグラウンド配線ＶＳＳ、仮想電源配線ＶＤＤＶ毎に分けてそれぞれ上下層間を接続するように、プラグ形状の接続部を積層した電源ビアスタック構造により、多数のアクセスビアＶＩＡ，ＶＩＡ，‥‥が形成される。
【００１８】
例えば、信号配線層における電源配線の幅は、第２のグローバル層ＧＢ２での配線幅の１／５〜１／２０程度である。これら中間層ＩＭ（Ｍ８〜Ｍ１）の信号配線層の電源配線に対して、その配線幅の１／２０〜１／４０程度の面幅を有するプラグ形状の接続部を形成し、同一電源配線上に、配線方向に沿って一定間隔で配置したプラグ形状の接続部をそれぞれ積層した構造体により多数のアクセスビアＶＩＡ，ＶＩＡ，‥‥が形成される。
【００１９】
そのため、外部端子である金属ボールＢＰ直下の領域で、多数のアクセスビアＶＩＡ，ＶＩＡ，‥‥が複数の中間層ＩＭ（Ｍ８〜Ｍ１）を貫通するように積層して形成され、電源スイッチ群ＰＳＷと接続して、外部端子の大きさに相当する支柱状の構造を形成するものとなる。
【００２０】
図２は、半導体集積回路１０の一部の機能遮断ブロックＣＯＰに対応するＢＧＡとその下部の構成を例示する平面図である。図中にハッチングで示す符号２０（ＢＰ）が、図１で示したように、直下に電源スイッチ群ＰＳＷを配置した金属ボールＢＰである。一方で、図中の符号３０が、図１に示したような直下に電源スイッチ群ＰＳＷを配置していない金属ボールＢＰである。
【００２１】
図示する如く、機能遮断ブロックＣＯＰの外枠に沿って、電源スイッチ群ＰＳＷを直下に配置した金属ボール２０，２０，…を配置すると共に、図中の機能遮断ブロックＣＯＰの中央より若干上方側の行位置にも、合わせて電源スイッチ群ＰＳＷを直下に配置した金属ボール２０，２０，…を配置している。
【００２２】
後者の金属ボール２０，２０，…は、機能遮断ブロックＣＯＰ内において、メモリや論理コア回路等の電源制御上の制約を受けない位置に配置したものとなる。
【００２３】
図２において、金属ボールＢＰを形成した各エリアで生じる、主として電源スイッチ群ＰＳＷから機能遮断ブロックＣＯＰの領域中央側までの、仮想電源の電圧低下の程度を図中にハッチングで示す。図中、ハッチングの密度がより高くなっている部分が、電圧低下がより著しい部分を示している。
【００２４】
金属ボール２０，２０，…（ＢＰ）を設けた部分からそれぞれ直下の電源スイッチ群ＰＳＷまでの配線抵抗や、中間層ＩＭを構成するビア接続部での抵抗を最小化することで、配線への影響を最小限に抑えつつ、合わせて仮想電源の電圧低下を小さくすることができる。
【００２５】
以上に述べた如く実施形態によれば、外部端子である金属ボールＢＰから電源スイッチＰＳＷに至る間の配線と中間層ＩＭを構成する接続孔での配線抵抗を抑えて、仮想電源での電圧降下を小さくすることが可能な半導体装置を提供できる。
【００２６】
また本実施形態では、配線層を分割する機能遮断ブロックＣＯＰの枠線位置、及び枠線位置内の電源制御上の制約を受けない位置も図１に示した構成を配置するものとしたので、機能ブロックの電源制御の構成を最適化して、無駄な電力消費をより低減できる。
【００２７】
なお、実施形態では、外部端子である金属ボールＢＰに対応した領域で電源スイッチ群ＰＳＷをアレイ状に配列するものとして接続したが、金属ボールＢＰに対応した領域の枠に沿った位置に電源スイッチ群ＰＳＷを配置する一方で、枠の内側の領域においては、例えば外部から与えられる可能性がある静電気に対して半導体集積回路１０を保護するためのＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子などを設けることも考えられる。
【００２８】
また本実施形態は、表面実装パッケージをＢＧＡとした場合について説明したものであるが、実装表面のエリア全面に格子状に配置される外部端子を構成する電極として、金属ボールＢＰに限らず、パッドやピン等を用いた構成の半導体装置にも同様に適用することが可能である。
【００２９】
その他、本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３０】
１０…半導体集積回路、２０…金属ボール（ＢＰ）（直下に電源スイッチあり）、３０…金属ボール（ＢＰ）（直下に電源スイッチなし）、ＡＰ…最上位層（Ｍ１１）、ＢＰ…金属ボール、ＧＢ１，ＧＢ２…グローバル層（Ｍ１０，Ｍ９）、ＩＭ…中間層（Ｍ８〜Ｍ１）、ＰＳＷ…電源スイッチ群、ＶＩＡ…アクセスビア、ＷＲ…金属配線。
【図１】
2020155505.tif 000003
【図２】
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