(57)【要約】【課題】積層構造の強度を高めること。【解決手段】実施形態の半導体記憶装置は、基板と、基板の上方に、複数の金属層ＷＲが絶縁層ＩＬを介して積層され、複数の金属層ＷＲの端部が階段状となった階段部ＳＲを有する積層体ＬＭと、階段部ＳＲの各段に配置され、階段部ＳＲを貫通する複数の柱状部ＣＬと、階段部ＳＲの最下段の金属層ＷＲｂの先端部分の近傍に、先端部分に沿う第１の方向に延び、積層体ＬＭと積層体ＬＭの周辺領域とを分割する帯状部ＳＴｙと、を備え、最下段に配置される柱状部ＣＬａの被覆率は、最下段に対してメモリセルが配置された領域に向かう第２の方向でのみ隣接する上段に配置される柱状部ＣＬｂの被覆率よりも高い。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に、複数の金属層が絶縁層を介して積層され、前記複数の金属層の端部が階段状となった階段部を有する積層体と、
前記積層体の最上層の前記金属層から最下層の前記金属層までを貫通するように前記積層体の積層方向に延び、前記複数の金属層のうちの少なくとも前記積層体の中央付近に配置される金属層とのそれぞれの交差部に複数のメモリセルを形成する複数のピラーと、
前記階段部の各段に配置され、前記階段部を貫通する複数の柱状部と、
前記階段部の最下段の前記金属層の先端部分の近傍に、前記先端部分に沿う第１の方向に延び、前記積層体と前記積層体の周辺領域とを分割する帯状部と、を備え、
前記最下段に配置される前記柱状部の被覆率は、前記最下段に対して前記メモリセルが配置された領域に向かう第２の方向でのみ隣接する上段に配置される前記柱状部の被覆率よりも高い、
半導体記憶装置。
【請求項２】
前記最下段に配置される前記柱状部の被覆率は２５％以上である、
請求項１に記載の半導体記憶装置。
【請求項３】
前記柱状部は上面視で長手方向と短手方向とを含んだ異方性を有する形状であり、
前記柱状部の前記長手方向は前記第２の方向に沿う方向に向いている、
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
基板と、
前記基板の上方に、複数の金属層が絶縁層を介して積層され、前記複数の金属層の端部が階段状となった階段部を有する積層体と、
前記積層体の最上層の前記金属層から最下層の前記金属層までを貫通するように前記積層体の積層方向に延び、前記複数の金属層のうちの少なくとも前記積層体の中央付近に配置される金属層とのそれぞれの交差部に複数のメモリセルを形成する複数のピラーと、
前記階段部の各段に配置され、前記階段部を貫通する複数の柱状部と、
前記階段部の最下段の前記金属層の先端部分の近傍に、前記先端部分に沿って延び、前記積層体と前記積層体の周辺領域とを分割する帯状部と、を備え、
前記最下段に配置される前記柱状部の被覆率は２５％以上である、
半導体記憶装置。
【請求項５】
前記柱状部の被覆率は、最上層の前記金属層の上面と同じ高さ位置における、前記複数の柱状部が占める面積の総和に基づき算出される、
請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
３次元不揮発性メモリでは、積層された複数の配線層に対してメモリセルが３次元に配置される。このような構成においては、積層構造の強度を如何に保つかが課題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−１５７０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、積層構造の強度を高めることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板と、前記基板の上方に、複数の金属層が絶縁層を介して積層され、前記複数の金属層の端部が階段状となった階段部を有する積層体と、前記積層体の最上層の前記金属層から最下層の前記金属層までを貫通するように前記積層体の積層方向に延び、前記複数の金属層のうちの少なくとも前記積層体の中央付近に配置される金属層とのそれぞれの交差部に複数のメモリセルを形成する複数のピラーと、前記階段部の各段に配置され、前記階段部を貫通する複数の柱状部と、前記階段部の最下段の前記金属層の先端部分の近傍に、前記先端部分に沿う第１の方向に延び、前記積層体と前記積層体の周辺領域とを分割する帯状部と、を備え、前記最下段に配置される前記柱状部の被覆率は、前記最下段に対して前記メモリセルが配置された領域に向かう第２の方向でのみ隣接する上段に配置される前記柱状部の被覆率よりも高い。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる半導体記憶装置の構成例を示す図である。
【図２】図２は、実施形態にかかる半導体記憶装置が備える柱状部の配置例を示す平面図および斜視図である。
【図３】図３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図４】図４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図５】図５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図６】図６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図７】図７は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図８】図８は、実施形態の変形例１にかかる半導体記憶装置が備える柱状部の配置例を示す平面図である。
【図９】図９は、実施形態の変形例２にかかる半導体記憶装置が備える柱状部の配置例を示す平面図である。
【図１０】図１０は、実施形態の変形例３にかかる半導体記憶装置が備える柱状部の配置例を示す平面図である。
【図１１】図１１は、実施例にかかる構成の積層間にギャップを有する積層体における絶縁層の撓みリスクをシミュレーションしたグラフである。
【図１２】図１２は、実施例にかかる構成の柱状部を起点とする積層体のクラックリスクをシミュレーションしたグラフである。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
［実施形態］
図１〜図１０を用いて、実施形態および変形例の半導体記憶装置について説明する。
【０００９】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、（ｂ）は半導体記憶装置１の平面図である。ただし、図１（ｂ）において、積層体ＬＭ上方の絶縁層ＣＶは省略されている。
【００１０】
図１に示すように、半導体記憶装置１は、下地構造ＵＬ上に絶縁層ＩＬと配線層ＷＲとが複数交互に積層された積層体ＬＭを備える。下地構造ＵＬは、積層体ＬＭに対して絶縁層を介して配置されるシリコン基板等の基板であってもよいし、絶縁層と基板との間に更にソース線等が介在された構造であってもよい。絶縁層ＩＬは、例えばＳｉＯ２層等であり、層間絶縁層として機能する。配線層ＷＲは例えばＷ層またはＭｏ層等の金属層である。図中、配線層ＷＲｂは最下層の配線層ＷＲであり、配線層ＷＲｔは最上層の配線層ＷＲである。なお、配線層ＷＲの積層数は何層であってもよく、例えば１００層程度でありうる。
【００１１】
積層体ＬＭは、Ｘ方向に延びるスリットＳＴｘにより複数に分割されている。スリットＳＴｘは、積層体ＬＭを配線層ＷＲｔから配線層ＷＲｂまで貫通する溝であり、スリットＳＴｘ内には例えば絶縁層が充填されている。スリットＳＴｘ内に絶縁層をライナとして導電層を充填し、スリットＳＴｘをソース線コンタクト等として用いてもよい。
【００１２】
積層体ＬＭは、積層体ＬＭのＸ方向の先端部分の近傍においてＹ方向に延びるスリットＳＴｙにより積層体ＬＭの周辺領域から分断されている。スリットＳＴｙは、積層体ＬＭ全体を覆う絶縁層ＣＶを貫通して下地構造ＵＬに到達する溝であり、スリットＳＴｙ内には例えば絶縁層が充填されている。積層体ＬＭの周辺領域は、積層体ＬＭのＸ方向における先端部分近傍からカーフに到達するまでの領域である。スリットＳＴｙは、例えば、積層体ＬＭの先端部分から、Ｘ方向のカーフ側へと向かう５μｍ以内の位置、より好ましくは１μｍ以内の位置に配置される。
【００１３】
なお、図１（ｂ）の例によらず、スリットＳＴｘの端部がスリットＳＴｙの側面と接続されていてもよい。
【００１４】
積層体ＬＭは、メモリセルＭＣが３次元に複数配置されるセルアレイ部ＡＲを備える。メモリセルＭＣは、積層体ＬＭを配線層ＷＲｔから配線層ＷＲｂまで貫通して下地構造ＵＬに到達するピラーＰＬの側面であって、各配線層ＷＲの高さ位置に形成される。
【００１５】
ピラーＰＬは、上面視で例えば真円に近い形状を有し、セルアレイ部ＡＲ内に千鳥状のパターンまたは正方格子状のパターンで配置される。ピラーＰＬは、柱状のコア部ＣＲ、並びにコア部ＣＲの側面および底面を覆うチャネル層ＣＨを有する。また、ピラーＰＬはチャネル層ＣＨの側面を覆うメモリ層ＭＥを備える。メモリ層ＭＥは、チャネル層ＣＨの側面側から順に、トンネル絶縁層ＴＮ、電荷蓄積層ＣＳ、及びブロック絶縁層ＢＫを有する。コア部ＣＲ、トンネル絶縁層ＴＮ、及びブロック絶縁層ＢＫは例えばＳｉＯ２層等である。チャネル層ＣＨは、例えばアモルファスシリコン層またはポリシリコン層等である。電荷蓄積層ＣＳは例えばＳｉＮ層等である。これらのチャネル層ＣＨおよびメモリ層ＭＥから、各配線層ＷＲの高さ位置にメモリセルＭＣが形成される。
【００１６】
ここで、上述の配線層ＷＲのうち、同じ高さ位置のメモリセルＭＣに接続される配線層ＷＲはワード線として機能する。ワード線に所定の電圧が印加されることで、メモリセルＭＣに対するデータの書き込み及び読み出しが行われる。また、最下層の配線層ＷＲｂを含む１層以上の下層の配線層ＷＲと、最上層の配線層ＷＲｔを含む１層以上の上層の配線層ＷＲとを、選択ゲート線として機能させてもよい。所定のピラーＰＬに属し、選択ゲート線に接続される選択ゲートがオンまたはオフすることで、そのピラーＰＬに属するメモリセルＭＣが選択状態または非選択状態となる。
【００１７】
なお、最下層の配線層ＷＲｂを含む下層の配線層ＷＲを選択ゲート線として機能させることなくワード線として機能させ、積層体ＬＭの下方に別途、ポリシリコン層等の非金属層を設けて選択ゲート線としてもよい。この非金属層による選択ゲート線は積層体ＬＭには含めない。したがって、上述の配線層ＷＲｂ，ＷＲｔは、あくまでも積層体ＬＭを構成する金属層としての配線層ＷＲの最下層と最上層とに相当する。
【００１８】
積層体ＬＭは、例えばＸ方向の外周部に、絶縁層ＩＬおよび配線層ＷＲの端部が階段状になった階段部ＳＲを備える。
【００１９】
階段部ＳＲは、積層体ＬＭの先端部分に他の段よりも広いテラス部を有する最下段ＳＧｂを備える。また、階段部ＳＲは、Ｘ方向のセルアレイ部ＡＲ側へと向かって配線層ＷＲの２層分ずつ昇段していく各段ＳＧｘａ，ＳＧｘｂを備える。各段ＳＧｘａ，ＳＧｘｂは、最下段ＳＧｂのような広いテラス部を有さない。また、階段部ＳＲは、各段ＳＧｂ，ＳＧｘａ，ＳＧｘｂに対するＹ方向側に配線層ＷＲの１層分ずつ昇段する各段ＳＧｙａ，ＳＧｙｂ，ＳＧｙｃを備える。図１（ａ）の断面図に、各段ＳＧｙａ，ＳＧｙｂ，ＳＧｙｃを点線で示す。なお、段ＳＧｙａは、最下段ＳＧｂに対してＸ方向側にも位置し、最下段ＳＧｂ同様、他の段よりも比較的広いテラス部を有する。その他の段ＳＧｙｂ，ＳＧｙｃは、最下段ＳＧｂのような広いテラス部を有さない。最下段ＳＧｂが上述の配線層ＷＲｂに属し、配線層ＷＲｔは最上段ＳＧｔを形成する。
【００２０】
階段部ＳＲの各段ＳＧｂ，ＳＧｘａ，ＳＧｘｂ，ＳＧｙａ，ＳＧｙｂ，ＳＧｙｃ，ＳＧｔには、配線層ＷＲと上層配線とを接続するコンタクトＣＴがそれぞれ配置されている。それぞれのコンタクトＣＴは、各段ＳＧｂ，ＳＧｘａ，ＳＧｘｂ，ＳＧｙａ，ＳＧｙｂ，ＳＧｙｃ，ＳＧｔにおける最上層の配線層ＷＲと接続する。コンタクトＣＴは例えばＷ層等である。
【００２１】
階段部ＳＲの各段ＳＧｂ，ＳＧｘａ，ＳＧｘｂ，ＳＧｙａ，ＳＧｙｂ，ＳＧｙｃ，ＳＧｔには、積層体ＬＭを支持する複数の柱状部ＣＬがそれぞれ配置されている。それぞれの柱状部ＣＬは、上面視で例えば真円に近い形状を有し、そのサイズは例えばピラーＰＬと同程度である。柱状部ＣＬは、配線層ＷＲｔの上面の高さ位置Ｈｔ以上の高さから絶縁層ＣＶ及び階段部ＳＲを貫通して下地構造ＵＬに到達する。柱状部ＣＬは、例えばピラーＰＬと同様の部材により構成される。すなわち、柱状部ＣＬは、その中心部から順に、例えばＳｉＯ２層、アモルファスシリコン層またはポリシリコン層、ＳｉＯ２層、ＳｉＮ層、及びＳｉＯ２層等を備える。ただし、柱状部ＣＬはピラーＰＬと同様の部材から構成されていなくともよく、その場合、柱状部ＣＬは、例えばＳｉＯ２層またはＳｉＮ層等の単層または複数層から構成されることができる。
【００２２】
（柱状部の配置例）
次に、図２を用いて、半導体記憶装置１が備える柱状部ＣＬの配置例について説明する。図２は、実施形態にかかる半導体記憶装置１が備える柱状部ＣＬの配置例を示す平面図および斜視図である。図２においては、最上層の配線層ＷＲｔ上面の高さ位置Ｈｔ（図１（ａ）参照）における平面図が示されている。
【００２３】
図２（ａ）左側には、最下段ＳＧｂ、並びに最下段ＳＧｂにＸ方向およびＹ方向の両方向で隣接する段ＳＧｙａの上方の配線層ＷＲｔ上面の高さ位置Ｈｔにおける平面図を示す。図２（ａ）左側に示されるように、最下段ＳＧｂには、複数の柱状部ＣＬが千鳥状のパターンで配列されている。千鳥状のパターンとは、例えばＸ方向に所定のピッチで並ぶ１列の柱状部ＣＬに対して、隣の列の柱状部ＣＬが所定ピッチの半分の位置に配置され、これを交互に繰り返す配列である。換言すれば、複数の柱状部ＣＬの配置は、六角形の各角にそれぞれ柱状部ＣＬが配列され、六角形の中心部にも柱状部ＣＬを有する六方格子状となる。さらに換言すれば、複数の柱状部ＣＬが三方格子状に配列されているともいえる。
【００２４】
このように最下段ＳＧｂに配置される柱状部ＣＬの被覆率は例えば３０．４％である。柱状部ＣＬの被覆率は、例えば以下のように算出される。まず、配線層ＷＲｔ上面の高さ位置Ｈｔにおいて、最下段ＳＧｂに配置される柱状部ＣＬが占める面積の総和Ｓｃを求める。また、最下段ＳＧｂのテラス部の面積Ｓｔを求める（ちなみに、最下段ＳＧｂのテラス部は上面視でＬ字型となっている。）。より具体的には、この場合のテラス部の面積Ｓｔは、図２（ａ）右側に示されるように、最下段ＳＧｂが属する最下層の配線層ＷＲｂの段差部分の端部（階段部ＳＲの先端部）Ｅｓｇと、スリットＳＴｘで区切られた配線層ＷＲｂの両端部Ｅｓｔと、最下層の配線層ＷＲｂに被さる配線層ＷＲｂよりも１層上の配線層ＷＲのＸ方向およびＹ方向の複数の端部Ｅｘ，Ｅｙと、で区画される領域の面積である。そして、テラス部の面積Ｓｔに対する柱状部ＣＬの面積の総和Ｓｃの比を百分率で表したものが柱状部ＣＬの被覆率である。
【００２５】
図２（ｂ）左側には、最下段ＳＧｂにＸ方向（セルアレイＡＲの方向）で隣接する段ＳＧｘａ、および段ＳＧｘａにＹ方向で隣接する段ＳＧｙｂの上方の配線層ＷＲｔ上面の高さ位置Ｈｔにおける平面図を示す。図２（ｂ）左側に示されるように、段ＳＧｘａにおいても、複数の柱状部ＣＬが千鳥状のパターンで配列されている。ただし、同じく段ＳＧｘａに配置されるコンタクトＣＴの周辺には、柱状部ＣＬを配置することができない。
【００２６】
このため、段ＳＧｘａに配置される柱状部ＣＬの被覆率は例えば２８．３％となっている。段ＳＧｘａに配置される柱状部ＣＬの被覆率も、上記と同様に算出される。すなわち、配線層ＷＲｔ上面の高さ位置Ｈｔにおいて、段ＳＧｘａに配置される柱状部ＣＬが占める面積の総和Ｓｃを求める。また、段ＳＧｘａの長方形状のテラス部の面積Ｓｔを求める。より具体的には、この場合のテラス部の面積Ｓｔは、図２（ｂ）右側に示されるように、段ＳＧｘａが属する最下層から３層目の配線層ＷＲの段差部分の端部Ｅｓｇａと、スリットＳＴｘで区切られた配線層ＷＲの片側端部Ｅｓｔａと、段ＳＧｘａが属する配線層ＷＲに被さる１層上の配線層ＷＲのＸ方向およびＹ方向の端部Ｅｘａ，Ｅｙａと、で区画される領域の面積である。そして、テラス部の面積Ｓｔに対する柱状部ＣＬの面積の総和Ｓｃの比を百分率で表したものが柱状部ＣＬの被覆率である。
【００２７】
ここで、コンタクトＣＴは最下段ＳＧｂにも配置される。それにも拘わらず、最下段ＳＧｂに配置される柱状部ＣＬの被覆率は、段ＳＧｘａに配置される柱状部ＣＬの被覆率よりも大きい。これは、最下段ＳＧｂが、段ＳＧｘａ等の他の段よりも広いテラス部を有するためである。最下段ＳＧｂにおいては、広いテラス部の略全面に柱状部ＣＬが配置される。このため、最下段ＳＧｂにおいては、コンタクトＣＴの周辺に柱状部ＣＬが配置できないことによる被覆率低下の影響が弱められる。
【００２８】
同様の理由から、最下段ＳＧｂに配置される柱状部ＣＬの被覆率は、段ＳＧｘａよりも上層の他の段ＳＧｘｂ，ＳＧｙｂ，ＳＧｙｃに配置される柱状部ＣＬの被覆率よりも大きい。かかる被覆率は、例えば他の段ＳＧｘｂ，ＳＧｙｂ，ＳＧｙｃに配置される柱状部ＣＬの配線層ＷＲｔ上面の高さ位置Ｈｔにおける面積の総和Ｓｃと、他の段ＳＧｘｂ，ＳＧｙｂ，ＳＧｙｃのテラス部の面積Ｓｔとの比により表される。このとき、各々の段ＳＧｘｂ，ＳＧｙｂ，ＳＧｙｃについても、個々のテラス部の面積Ｓｔは上記の段ＳＧｘａのテラス部の面積Ｓｔ等と同様に算出される。
【００２９】
（半導体記憶装置の製造処理の例）
次に、図３〜図７を用いて、実施形態の半導体記憶装置１の製造処理の例について説明する。図３〜図７は、実施形態にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。
【００３０】
図３（ａ）に示すように、下地構造ＵＬ上に、絶縁層ＩＬと犠牲層ＳＣとが複数交互に積層された積層体ＬＭｓを形成する。犠牲層ＳＣは、後の工程で配線層ＷＲに置き換え可能な層であり、例えばＳｉＮ層等である。
【００３１】
図３（ｂ）に示すように、積層体ＬＭｓの端部の絶縁層ＩＬと犠牲層ＳＣとを一部除去して、積層体ＬＭｓに階段部ＳＲを形成する。そして、積層体ＬＭｓの全体を絶縁層ＣＶで覆う。
【００３２】
図４（ａ）に示すように、セルアレイ部ＡＲに、積層体ＬＭｓを最上層の犠牲層ＳＣから最下層の犠牲層ＳＣまで貫通して下地構造ＵＬに到達する複数のホールＨＬを形成する。また、階段部ＳＲの各段の上方位置の絶縁層ＣＶおよび各段を貫通して下地構造ＵＬに到達する複数のホールＨＬを形成する。セルアレイ部ＡＲのホールＨＬ及び階段部ＳＲのホールＨＬは、例えば一括して形成される。
【００３３】
図４（ｂ）に示すように、セルアレイ部ＡＲのそれぞれのホールＨＬ内に、ホールＨＬの内壁側から順に、例えば、ブロック絶縁層ＢＫとしてのＳｉＯ２層、電荷蓄積層ＣＳとしてのＳｉＮ層、トンネル絶縁層ＴＮとしてのＳｉＯ２層、チャネル層ＣＨとしてのシリコン層、及びコア部ＣＲとしてのＳｉＯ２層等を形成する。これにより、セルアレイ部ＡＲに複数のピラーＰＬが形成される。
【００３４】
また、このとき、階段部ＳＲのホールＨＬ内にも、上記のＳｉＯ２層、ＳｉＮ層、ＳｉＯ２層、シリコン層、及びＳｉＯ２層等が順に形成される。これにより、階段部ＳＲに複数の柱状部ＣＬが形成される。
【００３５】
以上のように、セルアレイ部ＡＲのピラーＰＬと、階段部ＳＲの柱状部ＣＬとは、例えば一括して形成される。ただし、ピラーＰＬと柱状部ＣＬとは別々に形成されてもよく、柱状部ＣＬがピラーＰＬと同じ構成の層構造を備えている必要もない。
【００３６】
図５（ａ）に示すように、階段部ＳＲの先端部分の近傍に、Ｙ方向に延びる溝ＴＲｙを形成する。このとき、積層体ＬＭｓを貫通し、Ｘ方向に延びる溝（不図示）も形成される。このＸ方向に延びる溝は、図１（ｂ）におけるスリットＳＴｘの位置に形成される。
【００３７】
図５（ｂ）に示すように、Ｘ方向に延びる溝を介して、積層体ＬＭｓの犠牲層ＳＣを除去する。これにより、それぞれの絶縁層ＩＬ間にはギャップが生じる。ギャップを含む積層体ＬＭｓは、セルアレイ部ＡＲにおいては複数のピラーＰＬにより支持され、階段部ＳＲにおいては複数の柱状部ＣＬにより支持された状態となっている。
【００３８】
図６（ａ）に示すように、Ｘ方向に延びる溝を介して、絶縁層ＩＬ間のギャップに金属材料を充填して配線層ＷＲを形成する。これにより、絶縁層ＩＬと配線層ＷＲとが複数交互に積層された積層体ＬＭが形成される。
【００３９】
上記の図５（ｂ）〜図６（ａ）の処理は、絶縁層である犠牲層ＳＣを金属層としての配線層ＷＲに置き換えるリプレース処理と呼ばれることがある。上述の配線層ＷＲｔ，ＷＲｂは、リプレース処理で置き換えられた金属層の最上層と最下層とに相当する。
【００４０】
図６（ｂ）に示すように、溝ＴＲｙに絶縁材料を充填してスリットＳＴｙを形成する。このとき、Ｘ方向に延びる溝にも絶縁材料が充填されてスリットＳＴｘが形成される。なお、Ｘ方向に延びる溝には、さらに導電材料を充填してソース線コンタクトとして機能するようにしてもよい。
【００４１】
図７（ａ）に示すように、絶縁層ＣＶを貫通して階段部ＳＲの各段の配線層ＷＲに到達するホールＨＬをそれぞれ形成する。
【００４２】
図７（ｂ）に示すように、それぞれのホールＨＬ内に導電性材料を充填してコンタクトＣＴを形成する。
【００４３】
以上により、実施形態の半導体記憶装置１の製造処理が終了する。
【００４４】
上述のように、実施形態の半導体記憶装置１は、犠牲層ＳＣ除去後のギャップを含む脆弱な積層体ＬＭｓの状態を経て製造される。積層体ＬＭｓの強度を如何に維持するかが課題となる。
【００４５】
より具体的には、ギャップを有する積層体ＬＭｓには積層体ＬＭｓの中心部、つまり、セルアレイＡＲの方向へ向かう応力が発生して絶縁層ＩＬを撓ませる。このような応力の要因としては、階段部ＳＲ上方の絶縁層ＣＶによる圧縮応力、犠牲層ＳＣの除去液により隣接する絶縁層ＩＬ間に働く表面張力等がある。スリットＳＴｙは、積層体ＬＭｓを周辺領域から分断し、セルアレイＡＲの方向へ向かう応力を抑制する。
【００４６】
一方で、スリットＳＴｙによってセルアレイＡＲの方向へ向かう応力を緩和すると、その逆側、つまり、積層体ＬＭｓの外側へと向かう応力が発生する。階段部ＳＲに配置された柱状部ＣＬは、その積層体ＬＭｓの外側へと向かう応力を緩和する。このとき、特にスリットＳＴｙ近傍における柱状部ＣＬは積層体ＬＭｓの外側へと向かう応力の影響を受けやすい。
【００４７】
例えば、階段部の各段に、ピラーと同一形状の柱状部を上面視で正方格子状に配置しただけでは、スリットに近い階段部の最下段に配置される柱状部が積層体の外側へと向かう応力に抗してギャップを有する積層体を支えきれず、積層体に柱状部を起点とするクラックが発生してしまう場合がある。
【００４８】
実施形態の半導体記憶装置１によれば、最下段ＳＧｂにおける複数の柱状部ＣＬを上面視で千鳥状のパターンに配置している。これにより、高い被覆率で柱状部ＣＬを配置することができ、積層体ＬＭｓの外側へと向かう応力を緩和して、積層体ＬＭｓのクラックを抑制することができる。
【００４９】
実施形態の半導体記憶装置１によれば、複数の柱状部ＣＬは、例えばピラーＰＬと同一形状を有し、かつ、同一材料で構成される。これにより、柱状部ＣＬをピラーＰＬと共に一括して形成することができ、半導体記憶装置１の製造処理の工数を増加させることが無い。
【００５０】
（変形例１）
次に、図８を用いて、実施形態の変形例１の半導体記憶装置について説明する。図８は、実施形態の変形例１にかかる半導体記憶装置が備える柱状部ＣＬａ，ＣＬｂの配置例を示す平面図である。
【００５１】
図８（ａ）は、最下段ＳＧｂ、並びに最下段ＳＧｂにＸ方向およびＹ方向の両方向で隣接する段ＳＧｙａの上方の配線層ＷＲｔ上面の高さ位置Ｈｔ（図１（ａ）参照）における平面図である。図８（ａ）に示すように、最下段ＳＧｂには、上面視でオーバル形状を有する複数の柱状部ＣＬａが正方格子状のパターンで配列されている。換言すれば、複数の柱状部ＣＬａの配置はグリッド状である。このとき、オーバル形状の柱状部ＣＬａの長径が、応力方向、つまり、Ｘ方向に向いていることが好ましい。柱状部ＣＬａの短径に対する長径の比は例えば２．０以下である。オーバル形状の柱状部ＣＬａの間に、適宜、真円に近い柱状部ＣＬを配置してもよい。これにより、柱状部ＣＬａ，ＣＬの被覆率を高めることができる。
【００５２】
図８（ａ）の例では、最下段ＳＧｂに配置される柱状部ＣＬａ，ＣＬの被覆率は例えば２７．７％である。柱状部ＣＬａ，ＣＬの被覆率は、上述の実施形態と同様に算出される。
【００５３】
図８（ｂ）は、最下段ＳＧｂにＸ方向（セルアレイＡＲの方向）で隣接する段ＳＧｘａ、および段ＳＧｘａにＹ方向で隣接する段ＳＧｙｂの上方の配線層ＷＲｔ上面の高さ位置Ｈｔにおける平面図である。図８（ｂ）に示すように、段ＳＧｘａには、最下段ＳＧｂの柱状部ＣＬａよりも長径の短いオーバル形状を有する複数の柱状部ＣＬｂが正方格子状のパターンで配列されている。柱状部ＣＬｂの短径に対する長径の比は例えば１．５未満である。柱状部ＣＬｂの長径を柱状部ＣＬａよりも短くするのは、最下段ＳＧｂよりも狭い段ＳＧｘａに配置されるコンタクトＣＴを避け、なるべくコンタクトＣＴの近傍に柱状部ＣＬｂを配置するためである。段ＳＧｘａにおいても、柱状部ＣＬｂの長径が、応力方向であるＸ方向に向いていることが好ましい。柱状部ＣＬｂの間に、適宜、柱状部ＣＬを配置してもよい。
【００５４】
図８（ｂ）の例では、段ＳＧｘａに配置される柱状部ＣＬｂ，ＣＬの被覆率は例えば２２．６％である。柱状部ＣＬｂ，ＣＬの被覆率は、上述の実施形態と同様に算出される。
【００５５】
このように、変形例１においても、最下段ＳＧｂに配置される柱状部ＣＬａ，ＣＬの被覆率は、段ＳＧｘａに配置される柱状部ＣＬｂ，ＣＬの被覆率よりも大きい。また、最下段ＳＧｂに配置される柱状部ＣＬａ，ＣＬの被覆率は、段ＳＧｘａよりも上層の他の段ＳＧｘｂ，ＳＧｙｂ，ＳＧｙｃに配置される柱状部ＣＬｂ，ＣＬの被覆率よりも大きい。
【００５６】
変形例１の半導体記憶装置によれば、複数の柱状部ＣＬａ，ＣＬｂはオーバル形状を有している。これにより、例えば実施形態の柱状部ＣＬよりも１つあたりの柱状部ＣＬａ，ＣＬｂの面積が増し、柱状部ＣＬａ，ＣＬｂに働く応力を分散させることができる。また、或る構造の断面形状に依存した曲がり難さの指標である断面２次モーメントは、その構造が応力方向、つまり、変形方向に対して長い断面を持つことで大きくなる。したがって、例えば柱状部ＣＬａ，ＣＬｂの長径を応力方向に向けることで、被覆率が実施形態の柱状部ＣＬより低くとも、実施形態の半導体記憶装置１よりも優れた応力緩和の効果が得られる。
【００５７】
変形例１の半導体記憶装置によれば、オーバル形状の柱状部ＣＬａの長径と短径との比を２．０以下としている。柱状部ＣＬａの形状および断面積のピラーＰＬに対する差異を充分に小さく抑えているので、柱状部ＣＬａとピラーＰＬとを形成する際の、柱状部ＣＬａとピラーＰＬとの間の処理特性の差異も所定範囲内に抑えられる。これにより、柱状部ＣＬａとピラーＰＬとを一括して形成することができる。このとき、長径と短径との比が１．５未満である柱状部ＣＬｂも一括形成することができる。
【００５８】
（変形例２）
次に、図９を用いて、実施形態の変形例２の半導体記憶装置について説明する。図９は、実施形態の変形例２にかかる半導体記憶装置が備える柱状部ＣＬｃの配置例を示す平面図である。
【００５９】
図９は、最下段ＳＧｂ、並びに最下段ＳＧｂにＸ方向およびＹ方向の両方向で隣接する段ＳＧｙａの上方の配線層ＷＲｔ上面の高さ位置Ｈｔにおける平面図である。図９に示すように、最下段ＳＧｂには、ピラーＰＬよりも大きな径を有する真円に近い柱状部ＣＬｃが正方格子状のパターンで配列されている。幾つかの柱状部ＣＬｃを他の柱状部ＣＬｃのピッチの半分の位置に配置し、一部が千鳥状のパターンとなるように配置してもよい。柱状部ＣＬｃの径は、例えばピラーＰＬに対して１．４倍以下である。柱状部ＣＬｃの径をピラーＰＬに対して１．４倍以下に留めることで、柱状部ＣＬｃとピラーＰＬとを一括して形成することができる。
【００６０】
図９の例では、最下段ＳＧｂに配置される柱状部ＣＬｃの被覆率は例えば３０％である。柱状部ＣＬｃの被覆率は、上述の実施形態と同様に算出される。
【００６１】
以上のように、柱状部ＣＬｃの径を増大させることによっても、断面２次モーメントを高めることができる。また、応力が働く面積を増大させ分散することができる。よって、積層体ＬＭｓにおける応力を緩和して、積層体ＬＭｓのクラックを抑制することができる。
【００６２】
（変形例３）
次に、図１０を用いて、実施形態の変形例３の半導体記憶装置について説明する。図１０は、実施形態の変形例３にかかる半導体記憶装置が備える柱状部ＣＬｄの配置例を示す平面図である。
【００６３】
図１０は、最下段ＳＧｂ、並びに最下段ＳＧｂにＸ方向およびＹ方向の両方向で隣接する段ＳＧｙａの上方の配線層ＷＲｔ上面の高さ位置Ｈｔにおける平面図である。図１０に示すように、最下段ＳＧｂにはブロック状の柱状部ＣＬｄが配置される。
【００６４】
柱状部ＣＬｄをブロック状とすることで、柱状部ＣＬｄの大きさを任意に設定することができ、柱状部ＣＬｄの被覆率を例えば５０％よりも高めることができる。これにより、変形例３の半導体記憶装置においては、変形例１の半導体記憶装置よりも更に優れた応力緩和の効果が得られる。
【００６５】
ただし、このような柱状部ＣＬｄをピラーＰＬと共に一括形成することは困難であり、柱状部ＣＬｄは別形成となる。この場合、柱状部ＣＬｄは、例えばＳｉＯ２層またはＳｉＮ層等の絶縁層から構成されることができる。このとき、柱状部ＣＬｄの構成は単層または複数層を問わない。
【００６６】
［実施例］
次に、図１１及び図１２を用いて実施例の構成について説明する。実施例の構成として上述の変形例１に相当する構成を想定し、積層間にギャップを有する積層体における絶縁層の撓みリスク、及び柱状部を起点とする積層体のクラックリスクをシミュレーションした。
【００６７】
実施例に対し、比較例の構成についても、絶縁層の撓みリスク及び積層体のクラックリスクを同様にシミュレーションした。比較例は、上述のピラーＰＬと同様の真円形状および断面積を有する柱状部がグリッド状に配置された構成とした。このとき、最下段に配置される柱状部の被覆率は２２．２％であり、最下段にＸ方向で隣接する段に配置される柱状部の被覆率は１５．６％であった。
【００６８】
図１１に、絶縁層の撓みリスクの棒グラフを示す。棒グラフの縦軸は、規格化された撓みリスクを示す。このとき、撓みリスクが１．０以上となった場合に、積層体に積層される絶縁層に撓みが生じるものとしている。図１１に示すように、比較例の構成においては、撓みリスクが１．２近くとなり、絶縁層に撓みが生じてしまうことが予測される。一方、実施例の構成においては、撓みリスクは０．８未満であり、絶縁層の撓みが抑制されることが予測される。
【００６９】
図１２に、積層体のクラックリスクの棒グラフを示す。棒グラフの縦軸は、規格化されたクラックリスクを示す。このとき、クラックリスクが１．０以上となった場合に、積層体にクラックが生じるものとしている。図１２に示すように、比較例の構成においては、クラックリスクが１．０近くとなり、積層体にクラックが生じうることが予測される。一方、実施例の構成においては、クラックリスクは０．６強であり、積層体のクラックが抑制されることが予測される。
【００７０】
以上のように、柱状部の上面視での形状を例えばオーバル形状とし、また、最下段に配置される柱状部の被覆率を高めることで、積層体の応力を緩和し、積層体における絶縁層の撓み及び積層体のクラックを抑制することができることが判った。
【００７１】
上述の実施形態および変形例においては、柱状部ＣＬ等を階段部ＳＲに配置することとしたが、柱状部はセルアレイ部ＡＲにも配置されてよい。
【００７２】
上述の変形例１においては、柱状部ＣＬａ，ＣＬｂが上面視でオーバル形状を有することとしたが、断面２次モーメントを向上させる形状として、柱状部が楕円形または長方形の形状を有していてもよい。つまり、柱状部を上面視で異方性を有する形状とする。異方性を有する形状とは、上述のオーバル形状、楕円形状、および長方形状に限らず、少なくとも１つの長手方向と１つの短手方向とを含んだ形状のことである。柱状部を異方性形状とすることで、所定のテラス部上の限られたスペースのＹ方向の密度を高め、かつ、Ｘ方向の断面２次モーメントを高めることができる。
【００７３】
上述の実施形態および変形例においては、ピラーＰＬは上面視で略真円の形状を有することとしたが、ピラーがオーバル形状または楕円形の形状を有していてもよい。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１…半導体記憶装置、ＡＲ…セルアレイ部、ＣＬ，ＣＬａ，ＣＬｂ，ＣＬｃ，ＣＬｄ…柱状部、ＣＴ…コンタクト、ＩＬ…絶縁層、ＬＭ，ＬＭｓ…積層体、ＭＣ…メモリセル、ＰＬ…ピラー、ＳＣ…犠牲層、ＳＧｂ…最下段、ＳＧｔ…最上段、ＳＧｘａ，ＳＧｘｂ，ＳＧｙａ，ＳＧｙｂ，ＳＧｙｃ…段、ＳＲ…階段部、ＳＴｘ，ＳＴｙ…スリット、ＷＲ…配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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