(57)【要約】【課題】信頼性の向上が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の方向に延びる第１の導電層と、第１の方向と交差する第２の方向に延びる第２の導電層と、第１の導電層と第２の導電層との間に設けられた第１の抵抗変化素子と、第２の導電層に電気的に接続された第１のゲート電極を有する第１のトランジスタと、を備える。【選択図】図２
2020155642.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延びる第１の導電層と、
前記第１の方向と交差する第２の方向に延びる第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第１の抵抗変化素子と、
前記第２の導電層に電気的に接続された第１のゲート電極を有する第１のトランジスタと、
を備える記憶装置。
【請求項２】
前記第１のトランジスタの出力に基づき、前記第１の導電層と前記第２の導電層との間に印加される電圧を制御する制御回路を、更に備える請求項１記載の記憶装置。
【請求項３】
前記第１のゲート電極は前記第２の導電層の端部である請求項１又は請求項２記載の記憶装置。
【請求項４】
前記第１のトランジスタは、第１の半導体層と、前記第１のゲート電極と前記第１の半導体層との間に設けられた第１のゲート絶縁層と、を有する請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
前記第１のゲート絶縁層は前記第２の導電層に接する請求項４記載の記憶装置。
【請求項６】
前記第２の方向に延びる第３の導電層と、
前記第１の導電層と前記第３の導電層との間に設けられた第２の抵抗変化素子と、
前記第３の導電層に電気的に接続された第２のゲート電極を有する第２のトランジスタと、
を更に備え、
前記第１のトランジスタは第１のソース電極と第１のドレイン電極とを有し、
前記第２のトランジスタは第２のソース電極と第２のドレイン電極とを有し、
前記第１のソース電極と前記第２のソース電極とが電気的に接続され、前記第１のドレイン電極と前記第２のドレイン電極とが電気的に接続された請求項１ないし請求項５いずれか一項記載の記憶装置。
【請求項７】
前記第１のソース電極と前記第２のソース電極とは、前記第１の方向に延びる第１の配線で電気的に接続され、
前記第１のドレイン電極と前記第２のドレイン電極とは、前記第１の方向に延びる第２の配線で電気的に接続された請求項６記載の記憶装置。
【請求項８】
前記第１の方向に延びる第４の導電層と、
前記第２の方向に延びる第５の導電層と、
前記第４の導電層と前記第５の導電層との間に設けられた第３の抵抗変化素子と、
前記第５の導電層に電気的に接続された第３のゲート電極を有する第３のトランジスタと、
を更に備え、
前記第１のトランジスタは第１のソース電極と第１のドレイン電極とを有し、
前記第３のトランジスタは第３のソース電極と第３のドレイン電極とを有し、
前記第１のソース電極と前記第３のソース電極とが電気的に接続され、前記第１のドレイン電極と前記第３のドレイン電極とが電気的に接続された請求項１ないし請求項５いずれか一項記載の記憶装置。
【請求項９】
前記第１のソース電極と前記第３のソース電極とは、前記第１の方向及び前記第２の方向に交差する第３の方向に延びる第３の配線で電気的に接続され、
前記第３のドレイン電極と前記第３のドレイン電極とは、前記第３の方向に延びる第４の配線で電気的に接続された請求項８記載の記憶装置。
【請求項１０】
前記第１の方向及び前記第２の方向に交差する第３の方向に延びる第６の導電層と、
前記第２の導電層と前記第６の導電層との間に流れる電流を制御する第４のトランジスタと、
を更に備える請求項１ないし請求項９いずれか一項記載の記憶装置。
【請求項１１】
前記第４のトランジスタは、第２の半導体層と、第４のゲート電極と、前記第４のゲート電極と前記第２の半導体層との間に設けられた第２のゲート絶縁層と、を有し、前記第２の半導体層の一端は前記第２の導電層に電気的に接続され、前記第２の半導体層の他端は前記第６の導電層に電気的に接続された請求項１０記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
二端子の抵抗変化型メモリ（Ｒｅｓｉｓｔｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲｅＲＡＭ）は、メモリセルの抵抗変化素子に電圧を印加することで電流を流し、抵抗変化素子を高抵抗状態から低抵抗状態へ、又は、低抵抗状態から高抵抗状態へ変化させる。抵抗変化素子を高抵抗状態から低抵抗状態に変化させることをセット動作と称し、抵抗変化素子を低抵抗状態から高抵抗状態に変化させることをリセット動作と称する。例えば、高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義すると、メモリセルは“１”と“０”の１ビットデータを記憶することが可能となる。
【０００３】
抵抗変化素子を高抵抗状態から低抵抗状態に変化させるセット動作では、例えば、メモリセルへの書き込み動作と、書き込みが完了したか否かを確認するベリファイ動作を交互に繰り返す。メモリセルへの過剰な電圧の印加を避けるため、書き込み電圧は段階的に引き上げられていく。
【０００４】
しかし、書き込み動作の際に、書き込み電圧のメモリセルへの印加は時間で制御される。このため、実際にはメモリセルへの書き込みが完了し、抵抗変化素子が低抵抗化した後も書き込み電圧が印加され続ける場合がある。この場合、メモリセルで大きなジュール熱が発生し、メモリセルの特性の劣化が進行する。したがって、抵抗変化型メモリの信頼性が低下する。具体的には、例えば、メモリセルの書き換え可能回数の低下、すなわち、エンデュランス特性の劣化が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第９１８４２１７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態の目的は、信頼性の向上が可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の記憶装置は、第１の方向に延びる第１の導電層と、前記第１の方向と交差する第２の方向に延びる第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられた第１の抵抗変化素子と、前記第２の導電層に電気的に接続された第１のゲート電極を有する第１のトランジスタと、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の記憶装置のブロック図。
【図２】第１の実施形態の記憶装置のメモリセルアレイの等価回路図。
【図３】第１の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図４】第１の実施形態の記憶装置のメモリセルアレイの模式上面図。
【図５】比較例の記憶装置を用いたセット動作の説明図。
【図６】第１の実施形態の記憶装置の作用及び効果の説明図。
【図７】第１の実施形態の記憶装置の作用及び効果の説明図。
【図８】第２の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図９】第３の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図１０】第３の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図１１】第４の実施形態の記憶装置のメモリセルアレイの等価回路図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
【００１０】
本明細書中、便宜上「上」、「下」、「上部」、「下部」という用語を用いる場合がある。「上」、「下」、「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１１】
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
【００１２】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１３】
（第１の実施形態）
第１の実施形態の記憶装置は、第１の方向に延びる第１の導電層と、第１の方向と交差する第２の方向に延びる第２の導電層と、第１の導電層と第２の導電層との間に設けられた第１の抵抗変化素子と、第２の導電層に電気的に接続された第１のゲート電極を有する第１のトランジスタと、を備える。
【００１４】
図１は、第１の実施形態の記憶装置のブロック図である。図２は、第１の実施形態の記憶装置のメモリセルアレイの等価回路図である。第１の実施形態のメモリセルアレイ１０１は、メモリセルＭＣが立体的に配置された三次元構造を備える。
【００１５】
第１の実施形態の記憶装置は、二端子の抵抗変化型メモリ１００である。抵抗変化型メモリ１００は、例えば、相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ：ＰＣＭ）である。
【００１６】
相変化メモリは、抵抗変化素子の相変化による抵抗変化を利用する。具体的には、抵抗変化素子が、結晶状態で抵抗が低くなり、アモルファス状態で抵抗が高くなる現象を利用する。抵抗変化型メモリ１００のメモリセルＭＣは、例えば、カルコゲナイドを含む抵抗変化素子を備える。
【００１７】
図１に示すように、抵抗変化型メモリ１００は、メモリセルアレイ１０１、ワード線制御部１１０、ビット線制御部１２０、及び、中央制御部１３０（制御回路）を備える。
【００１８】
図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。メモリセルアレイ１０１は、例えば、複数のワード線ＷＬ１〜ＷＬ９と複数のローカルビット線ＬＢＬ１〜ＬＢＬ４を備える。以下、複数のワード線ＷＬ１〜ＷＬ９のそれぞれを、単に、ワード線ＷＬとも称する。また、複数のローカルビット線ＬＢＬ１~ＬＢＬ４のそれぞれを、単に、ローカルビット線ＬＢＬとも称する。
【００１９】
ワード線ＷＬはｘ方向（第１の方向）に延びる。ローカルビット線ＬＢＬはｘ方向と交差するｚ方向（第２の方向）に延びる。ワード線ＷＬとローカルビット線ＬＢＬは、例えば、直交する。
【００２０】
ワード線ＷＬとローカルビット線ＬＢＬとの交差部に、メモリセルＭＣが配置される。それぞれのメモリセルＭＣは、抵抗変化素子を有する。ワード線ＷＬとローカルビット線ＬＢＬとの間に抵抗変化素子が設けられる。
【００２１】
例えば、ワード線ＷＬ１（第１の導電層）とローカルビット線ＬＢＬ１（第２の導電層）との間に、第１のメモリセルＭＣ１が配置される。第１のメモリセルＭＣ１は、抵抗変化素子Ｒ１（第１の抵抗変化素子）を有する。ワード線ＷＬ１（第１の導電層）とローカルビット線ＬＢＬ１（第２の導電層）との間に、抵抗変化素子Ｒ１（第１の抵抗変化素子）が設けられる。
【００２２】
また、例えば、ワード線ＷＬ１（第１の導電層）とローカルビット線ＬＢＬ２（第３の導電層）との間に、第２のメモリセルＭＣ２が配置される。第２のメモリセルＭＣ２は、抵抗変化素子Ｒ２（第２の抵抗変化素子）を有する。ワード線ＷＬ１（第１の導電層）とローカルビット線ＬＢＬ２（第３の導電層）との間に、抵抗変化素子Ｒ２（第２の抵抗変化素子）が設けられる。
【００２３】
また、例えば、ワード線ＷＬ２（第４の導電層）とローカルビット線ＬＢＬ３（第５の導電層）との間に、第３のメモリセルＭＣ３が配置される。第３のメモリセルＭＣ３は、抵抗変化素子Ｒ３（第３の抵抗変化素子）を有する。ワード線ＷＬ２（第４の導電層）とローカルビット線ＬＢＬ３（第５の導電層）との間に、抵抗変化素子Ｒ３（第３の抵抗変化素子）が設けられる。
【００２４】
複数のワード線ＷＬは、ワード線制御部１１０に電気的に接続される。複数のローカルビット線ＬＢＬは、ビット線制御部１２０に電気的に接続される。
【００２５】
複数のローカルビット線ＬＢＬとビット線制御部１２０との間には選択トランジスタＳＴ１〜ＳＴ４とグローバルビット線ＧＢＬ１、ＧＢＬ２が設けられる。グローバルビット線ＧＢＬ１、ＧＢＬ２は、ｘ方向（第１の方向）及びｚ方向（第２の方向）に交差するｙ方向（第３の方向）に延びる。ｙ方向（第３の方向）は、例えば、ｘ方向（第１の方向）及びｚ方向（第２の方向）に直交する。
【００２６】
複数のローカルビット線ＬＢＬは、ビット線制御部１２０に電気的に接続される。選択トランジスタＳＴ１〜ＳＴ４により、所望のローカルビット線ＬＢＬが選択され、選択されたローカルビット線ＬＢＬのデータがグローバルビット線ＧＢＬ１、ＧＢＬ２を経由してビット線制御部１２０に転送される。
【００２７】
選択トランジスタＳＴ１〜ＳＴ４は、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬ１、ＧＢＬ２との間に流れる電流を制御する。例えば、選択トランジスタＳＴ１（第４のトランジスタ）は、ローカルビット線ＬＢＬ１（第２の導電層）とグローバルビット線ＧＢＬ１（第６の導電層）との間に流れる電流を制御する。
【００２８】
複数のローカルビット線ＬＢＬの上側には、電圧センストランジスタＶＴ１〜ＶＴ４が設けられる。電圧センストランジスタＶＴ１〜ＶＴ４は、それぞれ、ソース電極Ｓ１〜Ｓ４、ドレイン電極Ｄ１〜Ｄ４、ゲート電極Ｇ１〜Ｇ４を有する。
【００２９】
ゲート電極Ｇ１〜Ｇ４は、ローカルビット線ＬＢＬ１〜ＬＢＬ４に電気的に接続される。電圧センストランジスタＶＴ１〜ＶＴ４は、ローカルビット線ＬＢＬ１〜ＬＢＬ４の電圧の変化を検知する機能を有する。
【００３０】
例えば、電圧センストランジスタＶＴ１（第１のトランジスタ）は、ソース電極Ｓ１（第１のソース電極）、ドレイン電極Ｄ１（第１のドレイン電極）、ゲート電極Ｇ１（第１のゲート電極）を有する。ゲート電極Ｇ１は、ローカルビット線ＬＢＬ１に電気的に接続される。電圧センストランジスタＶＴ１は、ローカルビット線ＬＢＬ１の電圧の変化を検知する機能を有する。
【００３１】
例えば、電圧センストランジスタＶＴ２（第２のトランジスタ）は、ソース電極Ｓ２（第２のソース電極）、ドレイン電極Ｄ２（第２のドレイン電極）、ゲート電極Ｇ２（第２のゲート電極）を有する。ゲート電極Ｇ２は、ローカルビット線ＬＢＬ２に電気的に接続される。電圧センストランジスタＶＴ２は、ローカルビット線ＬＢＬ２の電圧の変化を検知する機能を有する。
【００３２】
例えば、電圧センストランジスタＶＴ３（第３のトランジスタ）は、ソース電極Ｓ３（第３のソース電極）、ドレイン電極Ｄ３（第３のドレイン電極）、ゲート電極Ｇ３（第３のゲート電極）を有する。ゲート電極Ｇ３は、ローカルビット線ＬＢＬ３に電気的に接続される。電圧センストランジスタＶＴ３は、ローカルビット線ＬＢＬ３の電圧の変化を検知する機能を有する。
【００３３】
共通ソース線ＣＳ１（第１の配線）、共通ドレイン線ＣＤ１（第２の配線）、共通ソース線ＣＳ２、及び、共通ドレイン線ＣＤ２は、ｘ方向に延びる。ソース電極Ｓ１とソース電極Ｓ２は、共通ソース線ＣＳ１で電気的に接続される。ドレイン電極Ｄ１とドレイン電極Ｄ２は、共通ドレイン線ＣＤ１で電気的に接続される。ソース電極Ｓ３とソース電極Ｓ４は、共通ソース線ＣＳ２で電気的に接続される。ドレイン電極Ｄ３とドレイン電極Ｄ４は、共通ドレイン線ＣＤ２で電気的に接続される。
【００３４】
共通ドレイン線ＣＤ１、及び、共通ドレイン線ＣＤ２は、中央制御部１３０に電気的に接続される。共通ドレイン線ＣＤ１、及び、共通ドレイン線ＣＤ２は、電圧センストランジスタＶＴ１〜ＶＴ４の出力を中央制御部１３０に伝達する機能を有する。
【００３５】
ワード線制御部１１０は、例えば、ローデコーダ回路、及び、ワードラインドライバ回路を含む。ローデコーダ回路は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。また、ワードラインドライバ回路は、選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００３６】
ビット線制御部１２０は、例えば、カラムデコーダ回路、及び、センスアンプ回路を含む。カラムデコーダ回路は、入力されたカラムアドレス信号に従ってローカルビット線ＬＢＬを選択する機能を備える。センスアンプ回路は、選択されたローカルビット線ＬＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路は、選択されたワード線ＷＬと選択されたローカルビット線ＬＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００３７】
ワード線制御部１１０及びビット線制御部１２０により、特定のワード線ＷＬと、特定のローカルビット線ＬＢＬとの間に所定の電圧が印加される。
【００３８】
中央制御部１３０は、ワード線制御部１１０、ビット線制御部１２０、及び、図示しないその他の回路を制御する機能を備える。中央制御部１３０は、特に、電圧センストランジスタＶＴ１〜ＶＴ４の出力に基づき、ワード線ＷＬとローカルビット線ＬＢＬとの間に印加される電圧を制御する機能を有する。
【００３９】
例えば、中央制御部１３０は、電圧センストランジスタＶＴ１〜ＶＴ４の出力に基づき、ワード線制御部１１０及びビット線制御部１２０の少なくともいずれか一方に指令を発し、特定のワード線ＷＬと、特定のローカルビット線ＬＢＬとの間への書き込み電圧の印加を停止する機能を有する。
【００４０】
ワード線制御部１１０、ビット線制御部１２０、及び、中央制御部１３０は、例えば、半導体集積回路である。半導体集積回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００４１】
図３は、第１の実施形態の記憶装置のメモリセルアレイの模式断面図である。図３は、図２のローカルビット線ＬＢＬ１を含むｙｚ断面図である。ローカルビット線ＬＢＬ１以外のローカルビット線ＬＢＬのｙｚ断面も図３と同様である。
【００４２】
図３には、複数のワード線ＷＬの内、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２、ワード線ＷＬ４、ワード線ＷＬ５、ワード線ＷＬ７、ワード線ＷＬ８が示される。図３には、ローカルビット線ＬＢＬ１（第２の導電層）、及び、グローバルビット線ＧＢＬ１（第６の導電層）が示される。図３には、電圧センストランジスタＶＴ１が示される。図３には、ソース電極Ｓ１（第１のソース電極）、及び、ドレイン電極Ｄ１（第１のドレイン電極）が示される。図３には、共通ソース線ＣＳ１（第１の配線）、及び、共通ドレイン線ＣＤ１（第２の配線）が示される。図３には、選択トランジスタＳＴ１が示される。図３中、点線で囲まれた領域が、メモリセルＭＣ１である。
【００４３】
メモリセルアレイ１０１は、半導体基板１０、基板絶縁層１２、抵抗変化層１４、スイッチング素子層１６、半導体層２０（第１の半導体層）、ゲート絶縁層２２（第１のゲート絶縁層）、パッド層２４、半導体層３０（第２の半導体層）、ゲート電極３１（第４のゲート電極）、ゲート絶縁層３２（第２のゲート絶縁層）、層間絶縁層３４を有する。
【００４４】
半導体基板１０は、例えば、単結晶の半導体である。半導体基板１０は、例えば、単結晶シリコンである。
【００４５】
基板絶縁層１２は、半導体基板１０の上に設けられる。基板絶縁層１２は、例えば、酸化物である。基板絶縁層１２は、例えば、酸化シリコンである。
【００４６】
ワード線ＷＬ（ＷＬ１、ＷＬ２、ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８）は、ｘ方向（第１の方向）に延びる。ワード線ＷＬは、例えば、金属である。ワード線ＷＬは、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００４７】
ローカルビット線ＬＢＬ１はｚ方向（第２の方向）に延びる。ローカルビット線ＬＢＬ１は、例えば、金属である。ローカルビット線ＬＢＬ１は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００４８】
ローカルビット線ＬＢＬ１は、ビット線領域ＬＢＬ１ａとゲート電極領域ＬＢＬ１ｂを有する。ビット線領域ＬＢＬ１ａは、選択トランジスタＳＴ１の側にある。ゲート電極領域ＬＢＬ１ｂは電圧センストランジスタＶＴ１の側にある。
【００４９】
ゲート電極領域ＬＢＬ１ｂは、ローカルビット線ＬＢＬ１の電圧センストランジスタＶＴ１の側の端部に相当する。ゲート電極領域ＬＢＬ１ｂは、ゲート電極Ｇ１の一例である。
【００５０】
ビット線領域ＬＢＬ１ａは、パッド層２４に接する。ゲート電極領域ＬＢＬ１ｂは、ゲート絶縁層２２に接する。
【００５１】
ワード線ＷＬ、抵抗変化層１４、スイッチング素子層１６、ローカルビット線ＬＢＬ１がメモリセルＭＣを構成する。
【００５２】
抵抗変化層１４は、ワード線ＷＬとローカルビット線ＬＢＬ１との間に設けられる。ワード線ＷＬ１とローカルビット線ＬＢＬ１との間に設けられた抵抗変化層１４が、抵抗変化素子Ｒ１（第１の抵抗変化素子）に対応する。
【００５３】
抵抗変化層１４は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む。抵抗変化層１４は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含むカルコゲナイド層である。
【００５４】
抵抗変化層１４のｙ方向（第３の方向）の厚さは、例えば、１０ｎｍ以下である。
【００５５】
スイッチング素子層１６は、ワード線ＷＬとローカルビット線ＬＢＬ１との間に設けられる。スイッチング素子層１６は、抵抗変化層１４とローカルビット線ＬＢＬ１との間に設けられる。
【００５６】
スイッチング素子層１６は、例えば、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、及び、ヒ素（Ａｓ）を含む。スイッチング素子層１６は、例えば、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、及び、ヒ素（Ａｓ）を含むカルコゲナイド層である。
【００５７】
ワード線ＷＬのそれぞれとローカルビット線ＬＢＬ１との間のスイッチング素子層１６は、スイッチング素子として機能する。スイッチング素子層１６は、特定の電圧（閾値電圧）で電流が急峻に立ち上がる非線形な電流電圧特性を有する。スイッチング素子層１６は、半選択メモリセルＭＣに流れる半選択リーク電流の増加を抑制する機能を有する。
【００５８】
電圧センストランジスタＶＴ１（第１のトランジスタ）は、半導体層２０（第１の半導体層）、ソース電極Ｓ１（第１のソース電極）、ドレイン電極Ｄ１（第１のドレイン電極）、ゲート電極Ｇ１（第１のゲート電極）、ゲート絶縁層２２（第１のゲート絶縁層）で構成される。
【００５９】
半導体層２０は、例えば、多結晶又は単結晶の半導体で形成される。半導体層２０は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒化物半導体、酸化物半導体である。
【００６０】
半導体層２０は、ローカルビット線ＬＢＬ１の上部に設けられる。半導体層２０は、チャネル領域２０ａ、ソース領域２０ｂ、ドレイン領域２０ｃを有する。チャネル領域２０ａは、例えば、ｐ型不純物を含む多結晶シリコンである。ソース領域２０ｂ及びドレイン領域２０ｃは、例えば、ｎ型不純物を含む多結晶シリコンである。チャネル領域２０ａは、例えば、真性半導体であっても構わない。
【００６１】
ローカルビット線ＬＢＬ１のゲート電極領域ＬＢＬ１ｂがゲート電極Ｇ１に相当する。ゲート電極領域ＬＢＬ１ｂは、ローカルビット線ＬＢＬ１の端部である。
【００６２】
ゲート絶縁層２２は、ゲート電極領域ＬＢＬ１ｂと半導体層２０との間に設けられる。ゲート絶縁層２２は、ゲート電極領域ＬＢＬ１ｂに接する。ゲート絶縁層２２は、半導体層２０に接する。
【００６３】
ゲート絶縁層２２は、例えば、酸化物、窒化物、又は、酸窒化物で形成される。ゲート絶縁層２２は、例えば、酸化シリコン、又は、酸化シリコンよりも誘電率の高い高誘電率材料で形成される。高誘電率材料は、例えば、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、又は、酸化アルミニウムである。
【００６４】
ソース電極Ｓ１は、共通ソース線ＣＳ１と半導体層２０との間に設けられる。ソース電極Ｓ１は、ソース領域２０ｂに電気的に接続される。ソース電極Ｓ１は、ソース領域２０ｂに接する。
【００６５】
ドレイン電極Ｄ１は、共通ドレイン線ＣＤ１と半導体層２０との間に設けられる。ドレイン電極Ｄ１は、ドレイン領域２０ｃに電気的に接続される。ドレイン電極Ｄ１は、ドレイン領域２０ｃに接する。
【００６６】
ソース電極Ｓ１、及び、ドレイン電極Ｄ１は、例えば、金属である。ソース電極Ｓ１、及び、ドレイン電極Ｄ１は、例えば、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又は、タングステン（Ｗ）である。
【００６７】
共通ソース線ＣＳ１は、ｘ方向に延びる。共通ソース線ＣＳ１は、ソース電極Ｓ１に電気的に接続される。共通ソース線ＣＳ１は、ソース電極Ｓ１に接する。
【００６８】
共通ドレイン線ＣＤ１は、ｘ方向に延びる。共通ドレイン線ＣＤ１は、ドレイン電極Ｄ１に電気的に接続される。共通ドレイン線ＣＤ１は、ドレイン電極Ｄ１に接する。
【００６９】
共通ソース線ＣＳ１、及び、共通ドレイン線ＣＤ１は、例えば、金属である。共通ソース線ＣＳ１、及び、共通ドレイン線ＣＤ１は、例えば、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又は、タングステン（Ｗ）である。
【００７０】
図４は、第１の実施形態の記憶装置のメモリセルアレイの模式上面図である。
【００７１】
図４には、共通ソース線ＣＳ１、共通ドレイン線ＣＤ１、層間絶縁層３４を示す。図４には、電圧センストランジスタＶＴ１（第１のトランジスタ）を構成する半導体層２０、ソース電極Ｓ１（第１のソース電極）、ドレイン電極Ｄ１（第１のドレイン電極）を点線で示す。図４には、電圧センストランジスタＶＴ２（第２のトランジスタ）を構成する半導体層２１、ソース電極Ｓ２（第２のソース電極）、ドレイン電極Ｄ２（第２のドレイン電極）を点線で示す。
【００７２】
ソース電極Ｓ１とソース電極Ｓ２は、共通ソース線ＣＳ１で電気的に接続される。ドレイン電極Ｄ１とドレイン電極Ｄ２は、共通ドレイン線ＣＤ１で電気的に接続される。
【００７３】
グローバルビット線ＧＢＬ１は、半導体基板１０とローカルビット線ＬＢＬ１との間に設けられる。グローバルビット線ＧＢＬ１は、基板絶縁層１２の上に設けられる。
【００７４】
グローバルビット線ＧＢＬ１は、例えば、金属である。グローバルビット線ＧＢＬ１は、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００７５】
選択トランジスタＳＴ１（第４のトランジスタ）は、グローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１との間に設けられる。選択トランジスタＳＴ１は、半導体層３０（第２の半導体層）、ゲート電極３１（第４のゲート電極）、ゲート絶縁層３２（第２のゲート絶縁層）で構成される。
【００７６】
半導体層３０は、例えば、多結晶シリコンで形成される。半導体層３０は、チャネル領域３０ａ、ソース領域３０ｂ、ドレイン領域３０ｃを有する。チャネル領域３０ａは、例えば、ｐ型不純物を含む多結晶シリコンである。ソース領域３０ｂ及びドレイン領域３０ｃは、例えば、ｎ型不純物を含む多結晶シリコンである。チャネル領域３０ａは、例えば、真性半導体であっても構わない。
【００７７】
半導体層３０の一端はローカルビット線ＬＢＬ１に電気的に接続される。また、半導体層３０の他端はグローバルビット線ＧＢＬ１に電気的に接続される。
【００７８】
ゲート電極３１は、例えば、半導体層３０の周囲を囲んで設けられる。ゲート電極３１は、例えば、金属である。ゲート電極３１は、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００７９】
ゲート絶縁層３２は、ゲート電極３１と半導体層３０の側面との間に設けられる。ゲート絶縁層３２は、半導体層３０に接して設けられる。
【００８０】
ゲート絶縁層３２は、例えば、酸化物、窒化物、又は、酸窒化物で形成される。ゲート絶縁層３２は、例えば、酸化シリコン、又は、酸化シリコンよりも誘電率の高い高誘電率材料で形成される。高誘電率材料は、例えば、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、又は、酸化アルミニウムである。
【００８１】
パッド層２４は、半導体層３０とローカルビット線ＬＢＬ１との間に設けられる。パッド層２４は、導電層である。パッド層２４は、例えば、金属である。パッド層２４は、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００８２】
層間絶縁層３４は、例えば、酸化物である。層間絶縁層３４は、例えば、酸化シリコンである。
【００８３】
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
【００８４】
二端子の抵抗変化型メモリは、メモリセルの抵抗変化素子に電圧を印加することで電流を流し、抵抗変化素子を高抵抗状態から低抵抗状態へ、又は、低抵抗状態から高抵抗状態へ変化させる。抵抗変化素子を高抵抗状態から低抵抗状態に変化させることをセット動作と称し、抵抗変化素子を低抵抗状態から高抵抗状態に変化させることをリセット動作と称する。例えば、高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義すると、メモリセルは“１”と“０”の１ビットデータを記憶することが可能となる。
【００８５】
図５は、比較例の記憶装置を用いたセット動作の説明図である。図５の横軸は時間、縦軸はメモリセルに印加される電圧（Ｖｃｅｌｌ）である。
【００８６】
抵抗変化素子を高抵抗状態から低抵抗状態に変化させるセット動作では、例えば、図５に示すように、メモリセルへの書き込み動作と、書き込みが完了したか否かを確認するベリファイ動作を交互に繰り返す。
【００８７】
メモリセルへの過剰な電圧の印加を避けるため、書き込み動作の書き込み電圧は、Ｖｓｅｔ１からＶｓｅｔ２、Ｖｓｅｔ３へと段階的に引き上げられていく。ベリファイ動作は、書き込み電圧よりも低い読み出し電圧Ｖｒｅａｄで、メモリセルへの書き込みが完了したか否か（ＯＫ／ＮＧ）を確認する。
【００８８】
メモリセルへの電圧の印加は、例えば、メモリセルを挟むワード線ＷＬとローカルビット線ＬＢＬとの間に、高い電圧を印加することにより行う。例えば、ワード線ＷＬにローカルビット線ＬＢＬよりも高い電圧を印加する。
【００８９】
例えば、書き込み電圧Ｖｓｅｔ３をメモリセルに印加している途中の時刻Ｔｓｅｔで、書き込みが完了した場合を考える。時刻Ｔｓｅｔ以降は、既に抵抗変化素子が低抵抗化しているため、抵抗変化素子に大きな電流が流れ、大きなジュール熱が発生する。このため、メモリセルの特性の劣化が進行し、抵抗変化型メモリの信頼性が低下する。具体的には、例えば、メモリセルの書き換え可能回数の低下、すなわち、エンデュランス特性の劣化が生じる。
【００９０】
図６は、第１の実施形態の記憶装置の作用及び効果の説明図である。図６の横軸は時間、縦軸は書き込み動作時のローカルビット線ＬＢＬの電圧（Ｖｌｂｌ）である。以下、ワード線ＷＬ１とローカルビット線ＬＢＬ１との間のメモリセルＭＣ１のセット動作を行う場合を例に説明する。
【００９１】
例えば、図５に示す書き込み電圧Ｖｓｅｔ３の印加開始時刻をＴ０とし、メモリセルへの書き込みの完了時刻をＴｓｅｔとする。図６に示すように、書き込みが完了すると抵抗変化素子が低抵抗化するため、ローカルビット線ＬＢＬ１の電圧がＶｌｏｗからＶｈｉｇｈに上昇する。
【００９２】
第１の実施形態の抵抗変化型メモリ１００は、ローカルビット線ＬＢＬ１の電圧の変化を検知する電圧センストランジスタＶＴ１を有する。例えば、電圧センストランジスタＶＴ１のゲート電極Ｇ１は、ローカルビット線ＬＢＬ１に電気的に接続される。したがって、ローカルビット線ＬＢＬ１の電圧がＶｌｏｗからＶｈｉｇｈに上昇し、電圧センストランジスタＶＴ１の閾値電圧を超えると、電圧センストランジスタＶＴ１がターンオンする。
【００９３】
電圧センストランジスタＶＴ１がターンオンすると、電圧センストランジスタＶＴ１のドレイン電極Ｄ１とソース電極Ｓ１の間にドレイン電流が流れる。電圧センストランジスタＶＴ１のドレイン電流の変化、すなわち、電圧センストランジスタＶＴ１の出力の変化をモニタすることにより、ローカルビット線ＬＢＬ１の電圧の変化を検知できる。したがって、メモリセルＭＣ１の書き込みの完了を検知することが可能となる。
【００９４】
図７は、第１の実施形態の記憶装置の作用及び効果の説明図である。図７の横軸は時間、縦軸はメモリセルに印加される電圧（Ｖｃｅｌｌ）である。
【００９５】
第１の実施形態の抵抗変化型メモリ１００では、例えば、図７に示すように、メモリセルＭＣ１への書き込み電圧をＶｓｅｔ１からＶｓｅｔ２、Ｖｓｅｔ３と階段状に上げながら、電圧センストランジスタＶＴ１の出力を中央制御部１３０でモニタする。
【００９６】
電圧センストランジスタＶＴ１の出力は、例えば、共通ドレイン線ＣＤ１を通って中央制御部１３０に伝達される。中央制御部１３０は、ワード線ＷＬ１とローカルビット線ＬＢＬ１との間に印加される電圧を制御する。
【００９７】
例えば、中央制御部１３０は、電圧センストランジスタＶＴ１の出力が上昇したという信号、すなわちメモリセルＭＣ１の書き込みが完了したという信号を受け取ると、ワード線制御部１１０及びビット線制御部１２０の少なくともいずれか一方に指令を発し、ワード線ＷＬ１と、ローカルビット線ＬＢＬ１との間への書き込み電圧の印加を停止する。
【００９８】
図７に示すように、メモリセルへの書き込みの完了した時刻Ｔｓｅｔで、ワード線ＷＬ１と、ローカルビット線ＬＢＬ１との間への書き込み電圧の印加が停止される。例えば、図５の比較例のように、定められた時間だけ書き込み電圧Ｖｓｅｔ３を印加する比較例に比べ、書き込み完了後に抵抗変化素子Ｒ１に大きな電流が流れることはない。このため、メモリセルＭＣ１の特性の劣化が抑制され、抵抗変化型メモリの信頼性が向上する。具体的には、例えば、メモリセルＭＣ１の書き換え可能回数の増加、すなわち、エンデュランス特性の向上が実現される。
【００９９】
また、第１の実施形態の抵抗変化型メモリ１００では、メモリセルへの書き込みの完了を直接検知できる。このため、セット動作におけるベリファイ動作の回数を削減することが可能となる。或いは、セット動作におけるベリファイ動作を完全に省略することが可能となる。ベリファイ動作に要していた時間だけセット動作に必要な時間が短縮される。よって、セット動作が高速化された抵抗変化型メモリ１００が実現する。
【０１００】
以上、第１の実施形態によれば、信頼性の向上した記憶装置が実現できる。また、セット動作の高速化した記憶装置が実現できる。
【０１０１】
（第２の実施形態）
第２の実施形態の記憶装置は、第１のトランジスタの構造が異なる点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【０１０２】
図８は、第２の実施形態の記憶装置のメモリセルアレイの模式断面図である。図８は、図２のローカルビット線ＬＢＬ１を含むｙｚ断面図である。ローカルビット線ＬＢＬ１以外のローカルビット線ＬＢＬのｙｚ断面も図８と同様である。
【０１０３】
図８には、複数のワード線ＷＬの内、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２、ワード線ＷＬ４、ワード線ＷＬ５、ワード線ＷＬ７、ワード線ＷＬ８が示される。図８には、ローカルビット線ＬＢＬ１（第２の導電層）、及び、グローバルビット線ＧＢＬ１（第６の導電層）が示される。図８には、電圧センストランジスタＶＴ１が示される。図８には、ソース電極Ｓ１（第１のソース電極）、ドレイン電極Ｄ１（第１のドレイン電極）が示される。図８には、共通ソース線ＣＳ１（第１の配線）、及び、共通ドレイン線ＣＤ１（第２の配線）が示される。図８には、選択トランジスタＳＴ１が示される。図８中、点線で囲まれた領域が、メモリセルＭＣ１である。
【０１０４】
メモリセルアレイ１０２は、半導体基板１０、基板絶縁層１２、抵抗変化層１４、スイッチング素子層１６、半導体層２０（第１の半導体層）、ゲート絶縁層２２（第１のゲート絶縁層）、パッド層２４、半導体層３０（第２の半導体層）、ゲート電極３１（第４のゲート電極）、ゲート絶縁層３２（第２のゲート絶縁層）、層間絶縁層３４を有する。
【０１０５】
電圧センストランジスタＶＴ１（第１のトランジスタ）は、半導体層２０（第１の半導体層）、ソース電極Ｓ１（第１のソース電極）、ドレイン電極Ｄ１（第１のドレイン電極）、ゲート電極Ｇ１（第１のゲート電極）、ゲート絶縁層２２（第１のゲート絶縁層）で構成される。
【０１０６】
半導体層２０は、ローカルビット線ＬＢＬ１の上端部の側面に設けられる。電圧センストランジスタＶＴ１のドレイン電流は、ｚ方向（第２の方向）に流れる。
【０１０７】
共通ソース線ＣＳ１、及び、共通ドレイン線ＣＤ１は、ｘ方向に延びる。共通ドレイン線ＣＤ１は、共通ソース線ＣＳ１の上側に設けられる。
【０１０８】
第２の実施形態の電圧センストランジスタＶＴ１は、半導体層２０をローカルビット線ＬＢＬ１の側方に設ける。このため、半導体層２０のｚ方向の長さを長くすることで、チャネル長を大きくすることが容易である。したがって、例えば、電圧センストランジスタＶＴ１のオフリーク電流を低減することが容易である。
【０１０９】
以上、第２の実施形態によれば、第１の実施形態と同様、信頼性の向上した記憶装置が実現できる。また、セット動作の高速化した記憶装置が実現できる。
【０１１０】
（第３の実施形態）
第３の実施形態の記憶装置は、第１のトランジスタの構造が異なる点で、第１の実施形態及び第２の実施形態と異なっている。以下、第１の実施形態及び第２の実施形態と重複する内容については、一部記述を省略する。
【０１１１】
図９は、第３の実施形態の記憶装置のメモリセルアレイの模式断面図である。図９は、図２のローカルビット線ＬＢＬ１を含むｙｚ断面図である。ローカルビット線ＬＢＬ１以外のローカルビット線ＬＢＬのｙｚ断面も図９と同様である。
【０１１２】
図９には、複数のワード線ＷＬの内、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２、ワード線ＷＬ４、ワード線ＷＬ５、ワード線ＷＬ７、ワード線ＷＬ８が示される。図９には、ローカルビット線ＬＢＬ１（第２の導電層）、及び、グローバルビット線ＧＢＬ１（第６の導電層）が示される。図９には、電圧センストランジスタＶＴ１が示される。図９には、ソース電極Ｓ１（第１のソース電極）、ドレイン電極Ｄ１（第１のドレイン電極）が示される。図９には、共通ソース線ＣＳ１（第１の配線）、及び、共通ドレイン線ＣＤ１（第２の配線）が示される。図９には、選択トランジスタＳＴ１が示される。図８中、点線で囲まれた領域が、メモリセルＭＣ１である。
【０１１３】
メモリセルアレイ１０３は、半導体基板１０、基板絶縁層１２、抵抗変化層１４、スイッチング素子層１６、半導体層２０（第１の半導体層）、ゲート絶縁層２２（第１のゲート絶縁層）、パッド層２４、半導体層３０（第２の半導体層）、ゲート電極３１（第４のゲート電極）、ゲート絶縁層３２（第２のゲート絶縁層）、層間絶縁層３４を有する。
【０１１４】
電圧センストランジスタＶＴ１（第１のトランジスタ）は、半導体層２０（第１の半導体層）、ソース電極Ｓ１（第１のソース電極）、ドレイン電極Ｄ１（第１のドレイン電極）、ゲート電極Ｇ１（第１のゲート電極）、ゲート絶縁層２２（第１のゲート絶縁層）で構成される。
【０１１５】
図１０は、第３の実施形態の記憶装置のメモリセルアレイの模式断面図である。図１０は、図９のＡＡ’断面である。
【０１１６】
図１０には、ローカルビット線ＬＢＬ１、ローカルビット線ＬＢＬ２、共通ソース線ＣＳ１、共通ドレイン線ＣＤ１、層間絶縁層３４を示す。図１０には、電圧センストランジスタＶＴ１（第１のトランジスタ）を構成する半導体層２０、ソース電極Ｓ１（第１のソース電極）、ドレイン電極Ｄ１（第１のドレイン電極）を示す。図１０には、電圧センストランジスタＶＴ２（第２のトランジスタ）を構成する半導体層２１、ソース電極Ｓ２（第２のソース電極）、ドレイン電極Ｄ２（第２のドレイン電極）を示す。
【０１１７】
半導体層２０は、ローカルビット線ＬＢＬ１のゲート電極領域ＬＢＬ１ｂを囲む。半導体層２１は、ローカルビット線ＬＢＬ２のゲート電極領域ＬＢＬ２ｂを囲む。半導体層２０は、チャネル領域２０ａ、ソース領域２０ｂ、ドレイン領域２０ｃを有する。
【０１１８】
半導体層２１は、ローカルビット線ＬＢＬ２のゲート電極領域ＬＢＬ２ｂを囲む。半導体層２１は、ローカルビット線ＬＢＬ２のゲート電極領域ＬＢＬ２ｂを囲む。半導体層２１は、チャネル領域２１ａ、ソース領域２１ｂ、ドレイン領域２１ｃを有する。
【０１１９】
ソース電極Ｓ１とソース電極Ｓ２は、共通ソース線ＣＳ１で電気的に接続される。ドレイン電極Ｄ１とドレイン電極Ｄ２は、共通ドレイン線ＣＤ１で電気的に接続される。
【０１２０】
第３の実施形態の電圧センストランジスタＶＴ１は、半導体層２０をローカルビット線ＬＢＬ１の周囲に設けるため、半導体層２０のｚ方向の長さを長くすることで、チャネル幅を大きくすることが容易である。したがって、例えば、電圧センストランジスタＶＴ１のオン電流を増加させることが容易である。
【０１２１】
以上、第３の実施形態によれば、第１の実施形態と同様、信頼性の向上した記憶装置が実現できる。また、セット動作の高速化した記憶装置が実現できる。
【０１２２】
（第４の実施形態）
第４の実施形態の記憶装置は、第１の方向に延びる第４の導電層と、第２の方向に延びる第５の導電層と、第４の導電層と第５の導電層との間に設けられた第３の抵抗変化素子と、第５の導電層に電気的に接続された第３のゲート電極を有する第３のトランジスタと、を更に備え、第１のトランジスタは第１のソース電極と第１のドレイン電極とを有し、第３のトランジスタは第３のソース電極と第３のドレイン電極とを有し、第１のソース電極と第３のソース電極とが電気的に接続され、第１のドレイン電極と第３のドレイン電極とが電気的に接続された点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【０１２３】
図１１は、第４の実施形態の記憶装置のメモリセルアレイの等価回路図である。第４の実施形態のメモリセルアレイ２０１は、メモリセルＭＣが立体的に配置された三次元構造を備える。
【０１２４】
第４の実施形態のメモリセルアレイ２０１において、複数のローカルビット線ＬＢＬの上部には、電圧センストランジスタＶＴ１〜ＶＴ４が設けられる。電圧センストランジスタＶＴ１〜ＶＴ４は、それぞれ、ソース電極Ｓ１〜Ｓ４、ドレイン電極Ｄ１〜Ｄ４、ゲート電極Ｇ１〜Ｇ４を有する。
【０１２５】
ゲート電極Ｇ１〜Ｇ４は、ローカルビット線ＬＢＬ１〜ＬＢＬ４に電気的に接続される。電圧センストランジスタＶＴ１〜ＶＴ４は、ローカルビット線ＬＢＬ１〜ＬＢＬ４の電圧の変化を検知する機能を有する。
【０１２６】
例えば、電圧センストランジスタＶＴ１（第１のトランジスタ）は、ソース電極Ｓ１（第１のソース電極）、ドレイン電極Ｄ１（第１のドレイン電極）、ゲート電極Ｇ１（第１のゲート電極）を有する。ゲート電極Ｇ１は、ローカルビット線ＬＢＬ１に電気的に接続される。電圧センストランジスタＶＴ１は、ローカルビット線ＬＢＬ１の電圧の変化を検知する機能を有する。
【０１２７】
例えば、電圧センストランジスタＶＴ２（第２のトランジスタ）は、ソース電極Ｓ２（第２のソース電極）、ドレイン電極Ｄ２（第２のドレイン電極）、ゲート電極Ｇ２（第２のゲート電極）を有する。ゲート電極Ｇ２は、ローカルビット線ＬＢＬ２に電気的に接続される。電圧センストランジスタＶＴ２は、ローカルビット線ＬＢＬ２の電圧の変化を検知する機能を有する。
【０１２８】
例えば、電圧センストランジスタＶＴ３（第３のトランジスタ）は、ソース電極Ｓ３（第３のソース電極）、ドレイン電極Ｄ３（第３のドレイン電極）、ゲート電極Ｇ３（第３のゲート電極）を有する。ゲート電極Ｇ３は、ローカルビット線ＬＢＬ３に電気的に接続される。電圧センストランジスタＶＴ３は、ローカルビット線ＬＢＬ３の電圧の変化を検知する機能を有する。
【０１２９】
共通ソース線ＣＳ１（第３の配線）、共通ドレイン線ＣＤ１（第４の配線）、共通ソース線ＣＳ２、及び、共通ドレイン線ＣＤ２は、ｙ方向に延びる。ソース電極Ｓ１とソース電極Ｓ３は、共通ソース線ＣＳ１で電気的に接続される。ドレイン電極Ｄ１とドレイン電極Ｄ３は、共通ドレイン線ＣＤ１で電気的に接続される。ソース電極Ｓ２とソース電極Ｓ４は、共通ソース線ＣＳ２で電気的に接続される。ドレイン電極Ｄ２とドレイン電極Ｄ４は、共通ドレイン線ＣＤ２で電気的に接続される。
【０１３０】
共通ドレイン線ＣＤ１、及び、共通ドレイン線ＣＤ２は、中央制御部１３０に電気的に接続される。共通ドレイン線ＣＤ１、及び、共通ドレイン線ＣＤ２は、電圧センストランジスタＶＴ１〜ＶＴ４の出力を中央制御部１３０に伝達する機能を有する。
【０１３１】
第４の実施形態のメモリセルアレイ２０１は、共通ソース線ＣＳ１（第３の配線）、共通ドレイン線ＣＤ１（第４の配線）、共通ソース線ＣＳ２、及び、共通ドレイン線ＣＤ２の延びる方向が、ｘ方向ではなく、ｙ方向である点で、第１の実施形態のメモリセルアレイ１０１と異なる。
【０１３２】
なお、第４の実施形態の電圧センストランジスタＶＴ１〜ＶＴ４の構造は、第１の実施形態、第２の実施形態、又は、第３の実施形態の電圧センストランジスタＶＴ１〜ＶＴ４と同様の構造とすることが可能である。
【０１３３】
以上、第４の実施形態によれば、第１の実施形態と同様、信頼性の向上した記憶装置が実現できる。また、セット動作の高速化した記憶装置が実現できる。
【０１３４】
第１ないし第４の実施形態では、抵抗変化素子がカルコゲナイドを含む場合を例に説明したが、抵抗変化素子はカルコゲナイドを含む場合に限定されるものではない。
【０１３５】
また、第１ないし第４の実施形態では、選択トランジスタＳＴ１〜ＳＴ４がローカルビット線ＬＢＬの下側、すなわち半導体基板１０側、電圧センストランジスタＶＴ１〜ＶＴ４がローカルビット線ＬＢＬの上側に設けられる場合を例に説明したが、電圧センストランジスタＶＴ１〜ＶＴ４がローカルビット線ＬＢＬの下側、すなわち半導体基板１０側、選択トランジスタＳＴ１〜ＳＴ４がローカルビット線ＬＢＬの上側に設けられる構成とすることも可能である。
【０１３６】
また、第１ないし第４の実施形態では、ローカルビット線ＬＢＬの端部が電圧センストランジスタのゲート電極である場合を例に説明したが、例えば、ローカルビット線ＬＢＬに引出線を設け、例えば、半導体基板１０に形成された電圧センストランジスタのゲート電極に引出線を接続する構造とすることも可能である。
【０１３７】
また、第１ないし第４の実施形態では、ローカルビット線ＬＢＬが半導体基板１０の表面に垂直な方向に延びる場合を例に説明したが、例えば、ワード線ＷＬ及びローカルビット線ＬＢＬが半導体基板１０の表面に平行な方向に延びるメモリセルアレイ構造とすることも可能である。
【０１３８】
また、第１ないし第４の実施形態では、共通ソース線ＣＳ１、及び、共通ソース線ＣＳ２が異なる２本の配線である場合を例に説明したが、共通ソース線ＣＳ１、及び、共通ソース線ＣＳ２を１本の配線として共通化することも可能である。
【０１３９】
また、第１ないし第４の実施形態では、中央制御部１３０を制御回路とする場合を例に説明したが、例えば、ワード線制御部１１０、又は、ビット線制御部１２０が、制御回路の機能を備えても構わない。
【０１４０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４１】
２０        半導体層（第１の半導体層）
２２        ゲート絶縁層（第１のゲート絶縁層）
３０        半導体層（第２の半導体層）
３１        ゲート電極（第４のゲート電極）
３２        ゲート絶縁層（第２のゲート絶縁層）
１００      抵抗変化型メモリ（記憶装置）
１３０      中央制御部（制御回路）
ＣＤ１      共通ドレイン線（第２の配線、第４の配線）
ＣＳ１      共通ソース線（第１の配線、第３の配線）
Ｄ１        ドレイン電極（第１のドレイン電極）
Ｄ２        ドレイン電極（第２のドレイン電極）
Ｄ３        ドレイン電極（第３のドレイン電極）
Ｇ１        ゲート電極（第１のゲート電極）
Ｇ２        ゲート電極（第２のゲート電極）
Ｇ３        ゲート電極（第３のゲート電極）
ＧＢＬ１    グローバルビット線（第６の導電層）
ＬＢＬ１    ローカルビット線（第２の導電層）
ＬＢＬ２    ローカルビット線（第３の導電層）
ＬＢＬ３    ローカルビット線（第５の導電層）
Ｒ１        抵抗変化素子（第１の抵抗変化素子）
Ｒ２        抵抗変化素子（第２の抵抗変化素子）
Ｒ３        抵抗変化素子（第３の抵抗変化素子）
Ｓ１        ソース電極（第１のソース電極）
Ｓ２        ソース電極（第２のソース電極）
Ｓ３        ソース電極（第３のソース電極）
ＳＴ１      選択トランジスタ（第４のトランジスタ）
ＶＴ１      電圧センストランジスタ（第１のトランジスタ）
ＶＴ２      電圧センストランジスタ（第２のトランジスタ）
ＶＴ３      電圧センストランジスタ（第３のトランジスタ）
ＷＬ１      ワード線（第１の導電層）
ＷＬ２      ワード線（第４の導電層）
【図１】
2020155642.tif 000003
【図２】
2020155642.tif 000004
【図３】
2020155642.tif 000005
【図４】
2020155642.tif 000006
【図５】
2020155642.tif 000007
【図６】
2020155642.tif 000008
【図７】
2020155642.tif 000009
【図８】
2020155642.tif 000010
【図９】
2020155642.tif 000011
【図１０】
2020155642.tif 000012
【図１１】
2020155642.tif 000013