(57)【要約】【課題】厚膜化した引き出し配線を有する階段構造を提供する。【解決手段】実施形態の半導体記憶装置は、基板上に、交互に複数積層された配線層および層間絶縁層を１段分とする階段構造体を有する積層体、および積層体に３次元に配置されるメモリセルを有する半導体記憶装置であって、階段構造体は、層間絶縁層から構成され、高さの異なる複数のテラス部と、各々のテラス部を高さ方向に繋ぐ複数のステップ部と、ステップ部を覆う絶縁層と、第１の段の最下層の配線層を第１の段の下段である第２の段のテラス部上に引き出す引き出し配線と、を備える。【選択図】図３
2020035833.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、交互に複数積層された配線層および層間絶縁層を１段分とする階段構造体を有する積層体、および前記積層体に３次元に配置されるメモリセルを有する半導体記憶装置であって、
前記階段構造体は、
前記層間絶縁層から構成され、高さの異なる複数のテラス部と、
各々の前記テラス部を高さ方向に繋ぐ複数のステップ部と、
前記ステップ部を覆う絶縁層と、
第１の段の最下層の前記配線層を前記第１の段の下段である第２の段の前記テラス部上に引き出す引き出し配線と、を備える、
半導体記憶装置。
【請求項２】
前記引き出し配線は所定厚さを有し、前記第２の段上の前記引き出し配線の上面の高さは前記第１の段の最下層の前記配線層の上面の高さより高い、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の段上の前記引き出し配線と前記第１の段の上層の前記配線層とは、前記第１の段の前記ステップ部を覆う前記絶縁層により絶縁されている、
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記引き出し配線には、前記階段構造体の上層に配置される配線に接続されるコンタクトが接続されている、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
基板上に、高さの異なる複数のテラス部と各々の前記テラス部を高さ方向に繋ぐ複数のステップ部とを有し、交互に複数積層された第１の層および第２の層を１段分とする階段構造体を形成する工程と、
前記テラス部および前記ステップ部を覆う第３の層を形成する工程と、
前記テラス部から前記第３の層、前記第２の層、および前記第１の層を除去して、新たに露出した前記第２の層から構成されるテラス部の直上の前記第１の層を、新たに露出した前記テラス部の上段の前記ステップ部に露出させる工程と、
新たに露出した前記テラス部上に、前記上段の前記ステップ部に露出した前記第１の層と接続する第４の層を形成する工程と、を含む、
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年では、半導体記憶装置の微細化が進行し、積層構造のメモリセルを有する３次元不揮発性メモリが提案されている。３次元不揮発性メモリでは、高さ方向に配置されるメモリセルの各層におけるワード線を引き出すため、階段状の構造が採られることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−０２７８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、このような構造を得るには精密なプロセス制御が必要であり、充分なプロセスマージンが得られ難い。
【０００５】
一つの実施形態は、厚膜化した引き出し配線を有する階段構造を容易に形成可能な半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の半導体記憶装置は、基板上に、交互に複数積層された配線層および層間絶縁層を１段分とする階段構造体を有する積層体、および前記積層体に３次元に配置されるメモリセルを有する半導体記憶装置であって、前記階段構造体は、前記層間絶縁層から構成され、高さの異なる複数のテラス部と、各々の前記テラス部を高さ方向に繋ぐ複数のステップ部と、前記ステップ部を覆う絶縁層と、第１の段の最下層の前記配線層を前記第１の段の下段である第２の段の前記テラス部上に引き出す引き出し配線と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態にかかる不揮発性メモリの構成の一例を模式的に示す図である。
【図２】図２は、実施形態にかかる不揮発性メモリの階段構造体の構成の一例を模式的に示す図である。
【図３】図３は、実施形態にかかる不揮発性メモリの階段構造体の構成の一例を示す断面図である。
【図４】図４は、実施形態にかかる不揮発性メモリの製造処理の手順の一例を示すフロー図である。
【図５】図５は、実施形態にかかる不揮発性メモリの製造処理の手順の一例を示すフロー図である。
【図６】図６は、実施形態にかかる不揮発性メモリの製造処理の手順の一例を示すフロー図である。
【図７】図７は、実施形態にかかる不揮発性メモリの製造処理の手順の一例を示すフロー図である。
【図８】図８は、比較例にかかる不揮発性メモリの階段構造体について説明する図である。
【発明を実施するための形態】
【０００８】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００９】
（不揮発性メモリの構成例）
図１は、実施形態にかかる不揮発性メモリ１０の構成の一例を模式的に示す図である。図１において、基板Ｓｕｂの主面に対して平行な方向であって、相互に直交する２方向をＸ方向およびＹ方向とする。Ｘ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。なお、図１では層間絶縁層等が省略されている。
【００１０】
図１に示すように、半導体記憶装置としての不揮発性メモリ１０の基板Ｓｕｂ上には、導電層から構成されるソース線ＳＬが設けられている。ソース線ＳＬにはＺ方向に延びる複数の酸化シリコン等からなるピラーＰが設けられている。各々のピラーＰは自身の側面に、ポリシリコン等からなるチャネル層と複数の絶縁層が積層されたメモリ層とを備える。また、ソース線ＳＬ上には、図示しない層間絶縁層を介して、タングステン等からなる導電層と酸化シリコン等からなる絶縁層とが交互に複数積層された積層体ＬＢが設けられている。各々のピラーＰは積層体ＬＢを貫通している。
【００１１】
積層体ＬＢ中の最下層の導電層はソース側の選択ゲート線ＳＧＳとして機能し、最上層の導電層はドレイン側の選択ゲート線ＳＧＤとして機能する。選択ゲート線ＳＧＤは、Ｘ方向に並ぶピラーＰ毎に分割されている。選択ゲート線ＳＧＳ，ＳＧＤに挟まれた複数の導電層は、複数のワード線ＷＬとして機能する。図１に示すワード線ＷＬの積層数は一例である。選択ゲート線ＳＧＳ，ＳＧＤ及び複数のワード線ＷＬ間の絶縁層は層間絶縁層（不図示）として機能する。
【００１２】
各々のピラーＰは、積層体ＬＢ上のビット線ＢＬに接続されている。各々のビット線ＢＬは、Ｙ方向に並ぶ複数のピラーＰに接続される。
【００１３】
以上により、各々のピラーＰと各層のワード線ＷＬとの接続部分には、ピラーＰの高さ方向に並ぶメモリセルＭＣが配置されることとなる。各々のピラーＰと選択ゲート線ＳＧＳ，ＳＧＤとの接続部分には、それぞれソース側の選択トランジスタＳＴＳとドレイン側の選択トランジスタＳＴＤとが配置されることとなる。１つのピラーＰの高さ方向に並ぶ、選択トランジスタＳＴＳ、複数のメモリセルＭＣ、及び選択トランジスタＳＴＤとで、メモリストリングＭＳが構成される。また、このように３次元にマトリクス状に配置されたメモリセルＭＣによってメモリセルアレイＭＡが構成される。
【００１４】
選択ゲート線ＳＧＳ，ＳＧＤ及び複数のワード線ＷＬは、Ｘ方向にメモリセルアレイＭＡ外へと引き出されて階段状の構造を構成する。
【００１５】
（階段構造体の構成例）
次に、図２を用いて、不揮発性メモリ１０が備える階段状の構造について説明する。図２は、実施形態にかかる不揮発性メモリ１０の階段構造体ＬＢａ，ＬＢｂの構成の一例を模式的に示す図である。なお、図２では積層体ＬＢ下方の基板Ｓｕｂ等が省略されている。また、これ以降、ワード線ＷＬと選択ゲート線ＳＧＳ，ＳＧＤとを区別することなく、全てワード線ＷＬと呼ぶことがある。
【００１６】
図２に示すように、上述のメモリセルアレイＭＡ外において、積層体ＬＢは階段構造体ＬＢａ，ＬＢｂを有している。階段構造体ＬＢａ，ＬＢｂは、互いが互いの構造を反転させた鏡像となっており、スリットＳＴにより隔てられている。
【００１７】
階段構造体ＬＢａ，ＬＢｂは、Ｘ方向において、交互に３層ずつ積層されたワード線ＷＬと層間絶縁層ＩＤとを１段とする階段状の構造を有する。また、階段構造体ＬＢａ，ＬＢｂは、Ｙ方向において、１層ずつ積層されたワード線ＷＬと層間絶縁層ＩＤとを１段とする階段状の構造を有する。階段構造体ＬＢａ，ＬＢｂの各段の平坦部であるテラス部ＬＢｔｒは、層間絶縁層ＩＤで構成されている。
【００１８】
各段のテラス部ＬＢｔｒ上には、例えば、ワード線ＷＬを構成する導電層と同じ材料からなる引き出し配線ＬＬが設けられている。各々の引き出し配線ＬＬは、Ｘ方向およびＹ方向において、その引き出し配線ＬＬが設けられたテラス部ＬＢｔｒが属する段の上段に含まれる最下層のワード線ＷＬと接続され、そのワード線ＷＬの導線として機能する。例えば、引き出し配線ＬＬ１は、第１層目のワード線ＷＬ１と接続され、ワード線ＷＬ１の導線として機能する。引き出し配線ＬＬ５は、第５層目のワード線ＷＬ５と接続され、ワード線ＷＬ５の導線として機能する。
【００１９】
引き出し配線ＬＬは、所定厚さを有することにより、自身が接続されるワード線ＷＬの上面より高い上面を有する。例えば、引き出し配線ＬＬ１の上面の高さはワード線ＷＬ１の上面より高い。引き出し配線ＬＬ５の上面の高さはワード線ＷＬ５の上面より高い。
【００２０】
各々の引き出し配線ＬＬには、階段構造体ＬＢａ，ＬＢｂの上層の配線と引き出し配線ＬＬとを接続するコンタクトＣＴが設けられている。例えば、引き出し配線ＬＬ１にはコンタクトＣＴ１が接続され、コンタクトＣＴ１は、引き出し配線ＬＬ１を介してワード線ＷＬ１と電気的に接続される。引き出し配線ＬＬ５にはコンタクトＣＴ５が接続され、コンタクトＣＴ５は、引き出し配線ＬＬ５を介してワード線ＷＬ５と電気的に接続される。
【００２１】
Ｘ方向において、各段のテラス部ＬＢｔｒを高さ方向に繋ぐ、各段の側面であるステップ部ＬＢｓｔ上には、酸化シリコン等の絶縁層で構成されるスペーサ（不図示）が設けられている。かかるスペーサの機能について、図３を用いて説明する。
【００２２】
図３は、実施形態にかかる不揮発性メモリ１０の階段構造体ＬＢａ，ＬＢｂの構成の一例を示す断面図である。図３（ａ）は図１のＸ方向に沿った断面図であり、（ｂ）は図１のＹ方向に沿った断面図である。階段構造体ＬＢａ，ＬＢｂの全体を覆う膜は絶縁膜ＩＤＬである。
【００２３】
図３（ａ）に示すように、階段構造体ＬＢａ，ＬＢｂの最下層の層間絶縁層ＩＤ１は、ステップ部ＬＢｓｔを有さないテラス部ＬＢｔｒを構成する。
【００２４】
階段構造体ＬＢａ，ＬＢｂの１段目は、ワード線ＷＬ１〜ＷＬ３及び層間絶縁層ＩＤ２〜ＬＤ４で構成され、テラス部ＬＢｔｒは層間絶縁層ＩＤ４で構成される。ステップ部ＬＢｓｔにおいて、ワード線ＷＬ１及び層間絶縁層ＩＤ２は、他のワード線ＷＬ２，ＷＬ３及び層間絶縁層ＩＤ３，ＩＤ４よりも若干、迫り出している。
【００２５】
ワード線ＷＬ１及び層間絶縁層ＩＤ２の迫り出し部分上には、ワード線ＷＬ２，ＷＬ３及び層間絶縁層ＩＤ３，ＩＤ４のステップ部ＬＢｓｔを覆うようにスペーサＳＰが設けられている。ワード線ＷＬ１を引き出す引き出し配線ＬＬ１の高さは、概ね、層間絶縁層ＩＤ２の上面よりも低いが、１段目のステップ部ＬＢｓｔと接する部分において、一部がワード線ＷＬ２の下部の高さにまで達している。ただし、スペーサＳＰがワード線ＷＬ２を覆っていることで、引き出し配線ＬＬ１とワード線ＷＬ２とは絶縁されている。
【００２６】
階段構造体ＬＢａ，ＬＢｂの２段目は、ワード線ＷＬ４〜ＷＬ６及び層間絶縁層ＩＤ５〜ＬＤ７で構成され、テラス部ＬＢｔｒは層間絶縁層ＩＤ７で構成される。ステップ部ＬＢｓｔにおいて、ワード線ＷＬ４及び層間絶縁層ＩＤ５は、他のワード線ＷＬ５，ＷＬ６及び層間絶縁層ＩＤ６，ＩＤ７よりも若干、迫り出している。
【００２７】
ワード線ＷＬ４及び層間絶縁層ＩＤ５の迫り出し部分上には、ワード線ＷＬ５，ＷＬ６及び層間絶縁層ＩＤ６，ＩＤ７のステップ部ＬＢｓｔを覆うようにスペーサＳＰが設けられている。ワード線ＷＬ４を引き出す引き出し配線ＬＬ４の高さは、概ね、層間絶縁層ＩＤ５の上面よりも低いが、２段目のステップ部ＬＢｓｔと接する部分において、一部がワード線ＷＬ５の下部の高さにまで達している。ただし、スペーサＳＰがワード線ＷＬ５を覆っていることで、引き出し配線ＬＬ４とワード線ＷＬ５とは絶縁されている。
【００２８】
図３（ｂ）に示すように、階段構造体ＬＢａ，ＬＢｂの最下層の層間絶縁層ＩＤ１は、ステップ部ＬＢｓｔを有さないテラス部ＬＢｔｒを構成する。階段構造体ＬＢａ，ＬＢｂの１段目は、ワード線ＷＬ１及び層間絶縁層ＩＤ２で構成され、テラス部ＬＢｔｒは層間絶縁層ＩＤ２で構成される。引き出し配線ＬＬ１の高さは、概ね、層間絶縁層ＩＤ２の上面の高さよりも低い。階段構造体ＬＢａ，ＬＢｂの２段目は、ワード線ＷＬ２及び層間絶縁層ＩＤ３で構成され、テラス部ＬＢｔｒは層間絶縁層ＩＤ３で構成される。引き出し配線ＬＬ２の高さは、概ね、層間絶縁層ＩＤ３の上面の高さよりも低い。階段構造体ＬＢａ，ＬＢｂは、Ｙ方向においては、ステップ部ＬＢｓｔにスペーサを有さない。
【００２９】
（不揮発性メモリの製造処理の例）
次に、図４〜図７を用いて、不揮発性メモリ１０の製造処理例として、階段構造体ＬＢａ，ＬＢｂの製造処理例について説明する。図４〜図７は、実施形態にかかる不揮発性メモリ１０の製造処理の手順の一例を示すフロー図である。図４〜図７の左側に示す図は、製造処理における階段構造体ＬＢａ，ＬＢｂのＸ方向に沿った断面図である。図４〜図７の右側に示す図は、製造処理における階段構造体ＬＢａ，ＬＢｂのＹ方向に沿った断面図である。
【００３０】
まずは、Ｘ方向における製造処理の例について説明する。
【００３１】
図４（ａ）左図に示すように、基板Ｓｕｂ（図１参照）上に、犠牲層ＳＣと層間絶縁層ＩＤとが交互に複数積層された積層体ＬＢを形成する。積層体ＬＢは、例えば、７層の犠牲層ＳＣ１〜ＳＣ７と、８層の層間絶縁層ＩＤ１〜ＩＤ８とから構成される。犠牲層ＳＣ１〜ＳＣ７は、層間絶縁層ＩＤ１〜ＩＤ８を構成する絶縁層とは異なる種類の絶縁層から構成され、後にワード線ＷＬ１〜ＷＬ７となる導電層と置き換え可能な層である。より具体的には、層間絶縁層ＩＤ１〜ＩＤ８を構成する絶縁層は例えば酸化シリコン等であり、犠牲層ＳＣ１〜ＳＣ７を構成する絶縁層は例えば窒化シリコン等である。
【００３２】
図４（ｂ）左図に示すように、階段構造体ＬＢａ，ＬＢｂを形成する。ただし、この時点において、階段構造体ＬＢａ，ＬＢｂにはスリットＳＴ（図２参照）は形成されておらず、階段構造体ＬＢａ，ＬＢｂは互いに分離されていない。
【００３３】
階段構造体ＬＢａ，ＬＢｂは、例えば２段からなる。下から２段目の段は犠牲層ＳＣ５〜ＳＣ７及び層間絶縁層ＩＤ６〜ＩＤ８から構成され、２段目の段のテラス部ＬＢｔｒは層間絶縁層ＩＤ８から構成される。下から１段目の段は犠牲層ＳＣ２〜ＳＣ４及び層間絶縁層ＩＤ３〜ＩＤ５から構成され、１段目の段のテラス部ＬＢｔｒは層間絶縁層ＩＤ５から構成される。１段目の下には、ステップ部ＬＢｓｔを有さないテラス部ＬＢｔｒのみが形成される。このテラス部ＬＢｔｒのみの構成を便宜的に０段目とする。０段目のテラス部ＬＢｔｒは層間絶縁層ＩＤ２から構成される。
【００３４】
この階段構造体ＬＢａ，ＬＢｂの各々のテラス部ＬＢｔｒ及びステップ部ＬＢｓｔを覆って絶縁層ＳＰｂを形成する。絶縁層ＳＰｂは、例えば酸化シリコン等から構成され、後にステップ部ＬＢｓｔのスペーサＳＰとなる。
【００３５】
図４（ｃ）左図に示すように、階段構造体ＬＢａ，ＬＢｂに対してエッチバックを行って、各々のテラス部ＬＢｔｒから、絶縁層ＳＰｂ、層間絶縁層ＩＤ、犠牲層ＳＣを１層ずつ除去する。このとき、ドライエッチング、化学的ドライエッチング、ウェットエッチング等により、異方性の高いエッチング条件を用いて、これらの層を除去することが好ましい。
【００３６】
これにより、階段構造体ＬＢａ，ＬＢｂの各段は、新たな犠牲層ＳＣと層間絶縁層ＩＤとの組み合わせで構成されることとなる。２段目の段は犠牲層ＳＣ４〜ＳＣ６及び層間絶縁層ＩＤ５〜ＩＤ７から構成され、新たに露出した層間絶縁層ＩＤ７が２段目のテラス部ＬＢｔｒを構成することとなる。１段目の段は犠牲層ＳＣ１〜ＳＣ３及び層間絶縁層ＩＤ２〜ＩＤ４から構成され、新たに露出した層間絶縁層ＩＤ４が１段目のテラス部ＬＢｔｒを構成することとなる。新たに露出した層間絶縁層ＩＤ１は、０段目のテラス部ＬＢｔｒを構成することとなる。
【００３７】
また、各段のステップ部ＬＢｓｔには除去されずに残った絶縁層ＳＰｂによりスペーサＳＰが形成される。２段目のスペーサＳＰは犠牲層ＳＣ５，ＳＣ６及び層間絶縁層ＩＤ６，ＩＤ７を覆い、新たに２段目の段に属することとなった犠牲層ＳＣ４及び層間絶縁層ＩＤ５がステップ部ＬＢｓｔに露出する。１段目のスペーサＳＰは犠牲層ＳＣ２，ＳＣ３及び層間絶縁層ＩＤ３，ＩＤ４を覆い、新たに１段目の段に属することとなった犠牲層ＳＣ１及び層間絶縁層ＩＤ２がステップ部ＬＢｓｔに露出する。
【００３８】
図５（ａ）左図に示すように、新たに形成された階段構造体ＬＢａ，ＬＢｂの各々のテラス部ＬＢｔｒ及びステップ部ＬＢｓｔを覆って犠牲層ＬＬｂを形成する。犠牲層ＬＬｂは、犠牲層ＳＣ１〜ＳＣ６を構成する絶縁層と同じ種類の絶縁層から構成され、後に引き出し配線ＬＬとなる導電層と置き換え可能な層である。
【００３９】
なお、このとき、テラス部ＬＢｔｒの犠牲層ＬＬｂがステップ部ＬＢｓｔの犠牲層ＬＬｂより厚くなるよう、犠牲層ＬＬｂを形成することが好ましい。より具体的には、テラス部ＬＢｔｒの犠牲層ＬＬｂがステップ部ＬＢｓｔの犠牲層ＬＬｂの２倍程度の厚さとなるよう、犠牲層ＬＬｂを形成することが好ましい。このような、犠牲層ＬＬｂは、高密度プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはプラズマＣＶＤ等を用い、積層方向の成長速度が基板Ｓｕｂと平行な方向の成長速度より速い条件を用いて形成することができる。
【００４０】
図５（ｂ）左図に示すように、階段構造体ＬＢａ，ＬＢｂに対してエッチバックを行って、各々のステップ部ＬＢｓｔから犠牲層ＬＬｂを除去する。このとき、ドライエッチング、化学的ドライエッチング、ウェットエッチング等により、等方的なエッチング条件を用いて犠牲層ＬＬｂを除去することが好ましい。
【００４１】
これにより、各々のテラス部ＬＢｔｒに形成された犠牲層ＬＬｂが、他のテラス部ＬＢｔｒに形成された犠牲層ＬＬｂから分離され、自身が形成されたテラス部ＬＢｔｒの上段の最下層の犠牲層ＳＣと接続する犠牲層ＬＬｐとなる。
【００４２】
なお、このとき、犠牲層ＬＬｂがエッチバックされることで、犠牲層ＬＬｐは所定厚さにまで膜減りする。ここでは、後述のＹ方向における製造処理に合わせ、例えば、犠牲層ＬＬｐの上面の高さが、概ね、上段の最下層より上層の犠牲層ＳＣの下面の高さよりも低くなっている。ただし、一部の犠牲層ＬＬｐがステップ部ＬＢｓｔに残っていてもよく、そのために、犠牲層ＬＬｐの一部が上層の犠牲層ＳＣの下面の高さより高くなっていてもよい。この場合でも、犠牲層ＬＬｐと上層の犠牲層ＳＣとはスペーサＳＰにより分離された状態となっている。
【００４３】
図５（ｃ）左図に示すように、犠牲層ＬＬｐの不要箇所を除去する。犠牲層ＬＬｐの不要箇所は、フォトリソグラフィ技術を用いたエッチングにより除去することができる。
【００４４】
図６（ａ）左図に示すように、階段構造体ＬＢａ，ＬＢｂの全体を覆うように、層間絶縁膜ＩＤＬを形成する。また、階段構造体ＬＢａ，ＬＢｂを分離するスリットＳＴ（図２参照）を形成する。
【００４５】
図６（ｂ）左図に示すように、図２に示されるスリットＳＴを介して、犠牲層ＳＣ１〜ＳＣ６，ＬＬｐを除去する。これにより、犠牲層ＳＣ１〜ＳＣ６，ＬＬｐが存在していた箇所に空隙が生じる。
【００４６】
図６（ｃ）左図に示すように、図２に示されるスリットＳＴを介して、犠牲層ＳＣ１〜ＳＣ６，ＬＬｐが存在していた箇所に生じた空隙に、タングステン等の導電体を充填する。これにより、ワード線ＷＬ１〜ＷＬ６及び引き出し配線ＬＬ１，ＬＬ４，ＬＬ７が形成される。
【００４７】
図７（ａ）左図に示すように、引き出し配線ＬＬ１，ＬＬ４，ＬＬ７上の層間絶縁膜ＩＤＬに、引き出し配線ＬＬ１，ＬＬ４，ＬＬ７まで到達する貫通孔ＴＨ１，ＴＨ４，ＴＨ７を形成する。これらの貫通孔ＴＨ１，ＴＨ４，ＴＨ７は、フォトリソグラフィ技術を用いたエッチングにより一括して形成される。このため、引き出し配線ＬＬ１まで達する貫通孔ＴＨ１を形成するためには、貫通孔ＴＨ４，ＴＨ７に対して過剰なオーバーエッチングが加わることとなる。ただし、引き出し配線ＬＬ１，ＬＬ４，ＬＬ７は厚膜化されているため、引き出し配線ＬＬ４，ＬＬ７が貫通（パンチスルー）してしまうことが抑制される。
【００４８】
図７（ｂ）左図に示すように、貫通孔ＴＨ１，ＴＨ４，ＴＨ７にタングステン等の導電体を埋め込んで、コンタクトＣＴ１，ＣＴ４，ＣＴ７を形成する。その後、コンタクトＣＴ１，ＣＴ４，ＣＴ７の上層に、ＣＴ１，ＣＴ４，ＣＴ７に接続する上層配線等を形成し、かかる上層配線を、各々のワード線ＷＬを制御するロウデコーダ等に接続する。
【００４９】
Ｙ方向における製造処理も、順次、Ｘ方向における製造処理と並行して行われる。
【００５０】
図４（ａ）右図に示すように、基板Ｓｕｂ上に、犠牲層ＳＣ１〜ＳＣ７と層間絶縁層ＩＤ１〜ＩＤ８とが交互に積層された積層体ＬＢを形成する。
【００５１】
図４（ｂ）右図に示すように、例えば、２段からなる階段構造体ＬＢａ，ＬＢｂを形成する。下から２段目の段は犠牲層ＳＣ３及び層間絶縁層ＩＤ４から構成される。下から１段目の段は犠牲層ＳＣ２及び層間絶縁層ＩＤ３から構成される。０段目のテラス部ＬＢｔｒは層間絶縁層ＩＤ２から構成される。この階段構造体ＬＢａ，ＬＢｂの各々のテラス部ＬＢｔｒ及びステップ部ＬＢｓｔを覆って絶縁層ＳＰｂを形成する。
【００５２】
図４（ｃ）右図に示すように、階段構造体ＬＢａ，ＬＢｂに対してエッチバックを行って、各々のテラス部ＬＢｔｒから、絶縁層ＳＰｂ、層間絶縁層ＩＤ、犠牲層ＳＣを１層ずつ除去する。このとき、各々のステップ部ＬＢｓｔからも絶縁層ＳＰｂが除去され、絶縁層ＳＰｂは消失する。
【００５３】
これにより、２段目の段は犠牲層ＳＣ２及び層間絶縁層ＩＤ３から構成され、新たに露出した層間絶縁層ＩＤ３は２段目の段のテラス部ＬＢｔｒを構成することとなる。１段目の段は犠牲層ＳＣ１及び層間絶縁層ＩＤ２から構成され、新たに露出した層間絶縁層ＩＤ２は１段目の段のテラス部ＬＢｔｒを構成することとなる。新たに露出した層間絶縁層ＩＤ１は０段目のテラス部ＬＢｔｒを構成することとなる。
【００５４】
図５（ａ）右図に示すように、新たに形成された階段構造体ＬＢａ，ＬＢｂの各々のテラス部ＬＢｔｒ及びステップ部ＬＢｓｔを覆って犠牲層ＬＬｂを形成する。
【００５５】
図５（ｂ）右図に示すように、階段構造体ＬＢａ，ＬＢｂに対してエッチバックを行って、各々のステップ部ＬＢｓｔから犠牲層ＬＬｂを除去する。このとき、各々の犠牲層ＬＬｐの上面が上段の犠牲層ＬＬｐの下面の高さよりも低くなるまで、犠牲層ＬＬｐを膜減りさせる。
【００５６】
これにより、各々のテラス部ＬＢｔｒに形成された犠牲層ＬＬｂが、他のテラス部ＬＢｔｒに形成された犠牲層ＬＬｂから分離され、自身が形成されたテラス部ＬＢｔｒの上段の犠牲層ＳＣと接続する犠牲層ＬＬｐとなる。
【００５７】
図５（ｃ）右図に示すように、犠牲層ＬＬｐの不要箇所を除去する。
【００５８】
図６（ａ）右図に示すように、階段構造体ＬＢａ，ＬＢｂの全体を覆うように、層間絶縁膜ＩＤＬを形成する。また、階段構造体ＬＢａ，ＬＢｂを分離するスリットＳＴ（図２参照）を形成する。
【００５９】
図６（ｂ）右図に示すように、図２に示されるスリットＳＴを介して、犠牲層ＳＣ１〜ＳＣ３，ＬＬｐを除去する。
【００６０】
図６（ｃ）右図に示すように、図２に示されるスリットＳＴを介して、犠牲層ＳＣ１〜ＳＣ３，ＬＬｐが存在していた箇所に生じた空隙に導電体を充填し、ワード線ＷＬ１〜ＷＬ３及び引き出し配線ＬＬ１〜ＬＬ３を形成する。
【００６１】
図７（ａ）右図に示すように、引き出し配線ＬＬ１〜ＬＬ３上の層間絶縁膜ＩＤＬに、引き出し配線ＬＬ１〜ＬＬ３まで到達する貫通孔ＴＨ１〜ＴＨ３を形成する。
【００６２】
図７（ｂ）右図に示すように、貫通孔ＴＨ１〜ＴＨ３に導電体を埋め込んで、コンタクトＣＴ〜ＣＴ３を形成する。コンタクトＣＴ１〜ＣＴ３は、上層配線等を介してロウデコーダ等に接続される。
【００６３】
（比較例）
次に、図８を用いて、比較例の階段構造体について説明する。図８は、比較例にかかる不揮発性メモリの階段構造体について説明する図である。メモリセルアレイ外へとワード線を引き出す単純な構造として、テラス部をワード線で構成することが考えられる。
【００６４】
すなわち、図８（ａ）に示すように、各々のテラス部ＬＢｔｒ’が犠牲層ＳＣ３’，ＳＣ６’から構成される階段構造体を形成し、図８（ｂ１）に示すように、ワード線ＷＬ３’，ＷＬ６’に置き換えることが考えられる。しかしながら、図８（ｃ１）に示すように、貫通孔ＴＨ１’がワード線ＷＬ１’に達するように貫通孔ＴＨ１’，ＴＨ３’，ＴＨ６’を形成すると、例えば貫通孔ＴＨ３’，ＴＨ６’において過度のオーバーエッチが加わり、ワード線ＷＬ３’，ＷＬ６’が貫通（パンチスルーＰＴ）してしまう恐れがある。図８（ｃ１）の例では、貫通孔ＴＨ６’はワード線ＷＬ５’にまで達しており、このままコンタクトを埋め込むと、ワード線ＷＬ５’，ＷＬ６’が導通してしまう。また、貫通孔ＴＨ３’は層間絶縁層ＩＤ３’にまで達しており、薄層となった層間絶縁層ＩＤ３’の耐圧が充分でなく、ワード線ＷＬ２’にワード線ＷＬ３’からのリーク電流が流れてしまう恐れがある。そこで、引き出したワード線ＷＬ３’，ＷＬ６’を厚膜化することが考えられる。
【００６５】
すなわち、図８（ｂ２）に示すように、階段構造体のテラス部ＬＢｔｒ’及びステップ部ＬＢｓｔ’を覆う犠牲層ＬＬｂ’を形成し、図８（ｃ２）に示すように、各々のテラス部ＬＢｔｒ’の犠牲層ＬＬｂ’を分離して犠牲層ＬＬｐ’を形成する。しかしながら、このとき、犠牲層ＬＬｐ’は、上段の犠牲層ＳＣ’と接触しないよう、ステップ部ＬＢｓｔ’からも分離されていなければならない。テラス部ＬＢｔｒ’上において充分な層厚を保ったまま、ステップ部ＬＢｓｔ’のみから犠牲層ＬＬｂ’を除去することは非常に困難であり、マージンのない精密なプロセス制御が必要となってしまう。
【００６６】
実施形態の不揮発性メモリ１０が有する階段構造体ＬＢａ，ＬＢｂは、ステップ部ＬＢｓｔの上層のワード線ＷＬを覆うスペーサＳＰを備える。これにより、下段のテラス部ＬＢｔｒ上に設けた引き出し配線ＬＬを厚膜化しても、上段の上層のワード線ＷＬと導通することなく、上段の最下層のワード線ＷＬと導通させることができる。
【００６７】
実施形態の不揮発性メモリ１０が有する階段構造体ＬＢａ，ＬＢｂのスペーサＳＰは、異方性エッチングを用いたエッチバック等により簡便に形成することができる。これにより、マージンのない精密なプロセス制御を必要とすることなく、引き出し配線ＬＬを厚膜化することができる。
【００６８】
なお、実施形態の不揮発性メモリ１０が有する階段構造体ＬＢａ，ＬＢｂの引き出し配線ＬＬの上面の高さは、Ｙ方向における製造処理に合わせ、Ｘ方向においても、概ね、上段の上層のワード線ＷＬの下面よりも低いものとしたが、これに限られない。Ｘ方向の構成上は、各々の引き出し配線ＬＬは、他の引き出し配線ＬＬと分離されていれば、厚膜化において制限を受けない。より具体的には、Ｘ方向の構成における引き出し配線ＬＬの厚さは、好ましくは接続されるワード線の１３０％以上の厚さであり、より好ましくは接続されるワード線の１５０％以上の厚さである。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１０…不揮発性メモリ、ＩＤ…層間絶縁層、ＬＢ…積層体、ＬＢａ，ＬＢｂ…階段構造体、ＬＢｓｔ…ステップ部、ＬＢｔｒ…テラス部、ＬＬ…引き出し配線、ＭＣ…メモリセル、Ｐ…ピラー、ＳＣ…犠牲層、ＳＰ…スペーサ、ＷＬ…ワード線。
【図１】
2020035833.tif 000003
【図２】
2020035833.tif 000004
【図３】
2020035833.tif 000005
【図４】
2020035833.tif 000006
【図５】
2020035833.tif 000007
【図６】
2020035833.tif 000008
【図７】
2020035833.tif 000009
【図８】
2020035833.tif 000010