(57)【要約】【課題】薄膜トランジスタのゲート配線の断線を防止可能な技術を提供することにある。【解決手段】半導体装置は、第１の段差を有する下地絶縁膜と、前記下地絶縁膜の上に設けられ、第２の段差を有する半導体層と、前記下地絶縁膜と前記半導体層との上に設けられ、前記第１の段差が反映された第３の段差と、前記第２の段差が反映された第４の段差と、を有するゲート絶縁膜と、前記第３の段差および前記第４の段差を覆う様に、前記ゲート絶縁膜の上に設けられたゲート電極と、を有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１の段差を有する下地絶縁膜と、
前記下地絶縁膜の上に設けられ、第２の段差を有する半導体層と、
前記下地絶縁膜と前記半導体層との上に設けられ、前記第１の段差が反映された第３の段差と、前記第２の段差が反映された第４の段差と、を有するゲート絶縁膜と、
前記第３の段差および前記第４の段差を覆う様に、前記ゲート絶縁膜の上に設けられたゲート電極と、を有する、
半導体装置。
【請求項２】
請求項１において、
前記第３の段差の頂点と前記第４の段差の頂点とを結ぶ線の水平からの傾きとされる疑似テーパー角は、３０度以下である、半導体装置。
【請求項３】
請求項２において、
前記第１の段差は、第２テーパー角を有し、
前記第２の段差は、第１テーパー角を有し、
前記第３の段差は、前記第２テーパー角を有し、
前記第４の段差は、前記第１テーパー角を有する、半導体装置。
【請求項４】
請求項３において、
前記第１テーパー角および前記第２テーパー角は、９０度以下であり、かつ、前記疑似テーパー角以上である、半導体装置。
【請求項５】
請求項４において、
前記半導体層は、薄膜トランジスタのチャネル領域と、ドレイン領域と、ソース領域と、を含み、
前記半導体層は、酸化物半導体である、半導体装置。
【請求項６】
請求項５において、
前記半導体装置は、画素を含む表示領域を有する表示パネルに内蔵される半導体装置であり、
前記薄膜トランジスタは、前記画素に設けられたスイッチング素子を構成する、半導体装置。
【請求項７】
請求項４において、
前記半導体層は、薄膜トランジスタのチャネル領域と、ドレイン領域と、ソース領域と、を含み、
前記半導体層は、ＬＴＰＳである、半導体装置。
【請求項８】
請求項７において、
前記半導体装置は、画素を駆動する駆動回路を有する表示パネルに内蔵される半導体装置であり、
前記薄膜トランジスタは、前記駆動回路に設けられたスイッチング素子を構成する、半導体装置。
【請求項９】
下地絶縁膜と、
半導体層と、
ゲート絶縁膜と、
ゲート電極と、有し、
前記半導体層は、底面と、第１表面と、前記底面と前記第１表面との間に設けられた第１側面と、を含み、前記第１側面は、前記底面に対して第１テーパー角を有し、
前記下地絶縁膜は、第２表面と、第３表面と、前記第２表面と前記第３表面との間に設けられた第２側面と、を含み、前記第２側面は前記第２表面に対して第２テーパー角を有し、前記半導体層は、前記下地絶縁膜の前記第２表面の上に、前記半導体層の前記底面が設けられるように、前記下地絶縁膜の上に設けられ、
前記ゲート絶縁膜は、前記下地絶縁膜と前記半導体層との上に設けられ、第４表面と、前記第４表面より上側に設けられた第５表面と、前記第５表面より上側に設けられた第６表面と、前記第４表面と前記第５表面との間に設けられた第３側面と、前記第５表面と前記第６表面との間に設けられた第４側面と、を含み、
前記第３側面は前記第４表面に対して前記第２テーパー角を有し、前記第４側面は前記第５表面に対して前記第１テーパー角を有し、
前記ゲート電極は、前記ゲート絶縁膜の前記第４表面、前記第３側面、前記第５表面、前記第４側面、および、前記第６表面の上に形成される、半導体装置。
【請求項１０】
請求項９において、
前記第３側面と前記第５表面との第１交点と、
前記第４側面と前記第６表面との第２交点と、を含み、
前記第１交点と前記第２交点と結ぶ線と前記第４表面との角度を疑似テーパー角とした場合、前記疑似テーパー角は、３０度以下である、半導体装置。
【請求項１１】
請求項１０において、
前記第１テーパー角および前記第２テーパー角は、９０度以下であり、かつ、前記疑似テーパー角以上である、半導体装置。
【請求項１２】
請求項１１において、
前記下地絶縁膜の前記第２表面と前記第３表面との間の距離は、前記半導体層の前記底面と前記第１表面の間の距離の±５０％以内である、半導体装置。
【請求項１３】
請求項１２において、
前記半導体層は、薄膜トランジスタのチャネル領域と、ドレイン領域と、ソース領域と、を含み、
前記半導体層は、酸化物半導体である、半導体装置。
【請求項１４】
請求項１３において、
前記半導体装置は、画素を含む表示領域を有する表示パネルに内蔵される半導体装置であり、
前記薄膜トランジスタは、前記画素に設けられたスイッチング素子を構成する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、酸化物半導体を用いた薄膜トランジスタを有する表示装置等の半導体装置に関する。
【背景技術】
【０００２】
配線の段切れ防止する技術が提案されている（たとえば、特開２００７−１４２３８２号公報）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１４２３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特開２００７−１４２３８２号公報の段落００５３には、「第３の配線層１０９が重畳される部分の第１の配線層１０６ａは、その上に形成される第２の配線層１０７ａの配線幅より広く設けてあり、このように広く設けることにより第３の配線層１０９の段切れを防ぐことができる。」と開示がある。
【０００５】
酸化物半導体層（ＯＳ）を用いた薄膜トランジスタ（ＯＳＴＦＴ）を有する表示装置等の半導体装置では、ゲート配線の酸化物半導体層の乗り越え部において、酸化物半導体層の段差（テーパー）により、ゲート配線が段切れしてしまう場合がある。酸化物半導体層のエッチングはウェットエッチングのため、テーパー角の制御が難しい。薄膜トランジスタ（ＯＳＴＦＴ）のゲート長（Ｌ）を短くする際に、薄膜トランジスタ（ＯＳＴＦＴ）の特性不良や薄膜トランジスタ（ＯＳＴＦＴ）のゲート配線の断線を引き起こす可能性がある。
【０００６】
本発明の目的は、薄膜トランジスタのゲート配線の断線を防止可能な技術を提供することにある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、一態様によれば、半導体装置は、第１の段差を有する下地絶縁膜と、前記下地絶縁膜の上に設けられ、第２の段差を有する半導体層と、前記下地絶縁膜と前記半導体層との上に設けられ、前記第２の段差が反映された第３の段差と、前記第１の段差が反映された第４の段差と、を有するゲート絶縁膜と、前記第３の段差および前記第４の段差を覆う様に、前記ゲート絶縁膜の上に設けられたゲート電極と、を有する。
【００１０】
また、一態様によれば、半導体装置は、下地絶縁膜と、半導体層と、ゲート絶縁膜と、ゲート電極と、有する。前記半導体層は、底面と、第１表面と、前記底面と前記第１表面との間に設けられた第１側面と、を含み、前記第１側面は、前記底面に対して第１テーパー角を有する。前記下地絶縁膜は、第２表面と、第３表面と、前記第２表面と前記第３表面との間に設けられた第２側面と、を含み、前記第２側面は前記第２表面に対して第２テーパー角を有し、前記半導体層は、前記下地絶縁膜の前記第２表面の上に、前記半導体層の前記底面が設けられるように、前記下地絶縁膜の上に設けられる。前記ゲート絶縁膜は、前記下地絶縁膜と前記半導体層との上に設けられ、第４表面と、前記第４表面より上側に設けられた第５表面と、前記第５表面より上側に設けられた第６表面と、前記第４表面と前記第５表面との間に設けられた第３側面と、前記第５表面と前記第６表面との間に設けられた第４側面と、を含む。前記第３側面は前記第４表面に対して前記第２テーパー角を有し、前記第４側面は前記第４表面に対して前記第１テーパー角を有する。前記ゲート電極は、前記前記ゲート絶縁膜の前記第４表面、前記第３側面、前記第５表面、前記第４側面、および、前記第６表面の上に形成される。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施形態１に係る表示装置の外観を示す平面図である。
【図２】図２は、図１のＡ−Ａ線に沿う断面図である。
【図３】図３は、画素の基本構成及び表示装置の等価回路を示す図である。
【図４】図４は、実施形態１に係る半導体装置の構成を示す断面図である。
【図５】図５は、図４の薄膜トランジスタＯＳＴＦＴのレイアウトの構成例を示す平面図である。
【図６】図６は、図５のＢ−Ｂ線に沿う断面図である。
【図７】図７は、図５のＣ−Ｃ線に沿う断面図である。
【図８】図８は、比較例に係る薄膜トランジスタＯＳＴＦＴのレイアウトの構成例を示す平面図である。
【図９】図９は、図８のＢ−Ｂ線に沿う断面図である。
【図１０】図１０は、疑似テーパー角を含むパラメータを説明する図である。
【図１１】図１１は、疑似テーパー角と第２半導体層の後退量と第２半導体層のテーパー角との関係を示すグラフである。
【図１２】図１２は、第２絶縁膜の上に、第２半導体層を選択的に形成する工程を示す断面図である。
【図１３】図１３は、第２絶縁膜と第２半導体層の上に、保護用の金属層を構成する金属層を形成し、金属層をドライエッチング処理する工程を示す断面図である。
【図１４】図１４は、第２半導体層に対して、フッ酸を用いたウェットエッチング処理を行う工程を示す断面図である。
【図１５】図１５は、第２絶縁膜および第２半導体層の上に、第２ゲート絶縁膜を形成する工程を示す断面図である。
【図１６】図１６は、第２ゲート絶縁膜の上に、第２ゲート電極を選択的に形成する工程を示す断面図である。
【図１７】図１７は、第２ゲート電極および第２ゲート絶縁膜の上に、第３絶縁膜と第４絶縁膜とを形成する工程を示す断面図である。
【図１８】図１８は、図４の薄膜トランジスタＬＴＰＳＴＦＴの要部を説明する為の図であり、第１ゲート電極の延在方向に沿う薄膜トランジスタＬＴＰＳＴＦＴの断面図である。
【図１９】図１９は、図４の薄膜トランジスタＬＴＰＳＴＦＴの要部を説明する為の図であり、第１ゲート電極の延在方向と垂直な方向に沿う薄膜トランジスタＬＴＰＳＴＦＴの断面図である。
【図２０】図２０は、第１半導体層に対してドライエッチング処理を行う工程を示す断面図である。
【図２１】図２１は、レジスト膜に対してアッシング処理を行う工程を示す断面図である。
【図２２】図２２は、第１半導体層に対して、再度、ドライエッチング処理を行う工程を示す断面図である。
【図２３】図２３は、下地膜および第１半導体層の上に、第１ゲート酸化膜を形成する工程を示す断面図である。
【図２４】図２４は、第１ゲート酸化膜の上に、選択的に第１ゲート電極を形成する工程を示す断面図である。
【図２５】図２５は、第１ゲート酸化膜および第１ゲート電極の上に、第１絶縁膜および第２絶縁膜を形成する工程を示す断面図である。
【図２６】図２６は、実施形態２に係る半導体装置の構成を示す断面図である。
【図２７】図２７は、図２６の薄膜トランジスタＯＳＴＦＴのレイアウトの構成例を示す平面図である。
【図２８】図２８は、図２７のＤ−Ｄ線に沿う断面図である。
【図２９】図２９は、図２７のＥ−Ｅ線に沿う断面図である。
【図３０】図３０は、半導体層に対して、シュウ酸系エッチング液を用いたウェットエッチング処理を行う工程を示す断面図である。
【図３１】図３１は、下地膜に対してドライエッチング処理を行う工程を示す断面図である。
【図３２】図３２は、半導体層に対して、再度、シュウ酸系エッチング液を用いたウェットエッチング処理を行う工程を示す断面図である。
【図３３】図３３は、下地膜および半導体層の上に、ゲート絶縁膜を形成する工程を示す断面図である。
【図３４】図３４は、ゲート絶縁膜の上に、ゲート電極を選択的に形成する工程を示す断面図である。
【図３５】図３５は、ゲート電極およびゲート絶縁膜の上に、第１絶縁膜と第２絶縁膜とを形成する工程を示す断面図である。
【図３６】図３６は、レジスト膜を選択的に半導体層の上に形成する工程を示す断面図である。
【図３７】図３７は、下地膜および半導体層に対して、バッファドフッ酸（ＢＨＦ）を用いたウェットエッチング処理を行う工程を示す断面図である。
【図３８】図３８は、下地膜および半導体層の上に、ゲート絶縁膜を形成する工程を示す断面図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。
【００１３】
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【００１４】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１５】
本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。
【００１６】
なお、本明細書及び特許請求の範囲において、図面を説明する際の「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。具体的には、側面から見た場合において、第１基板（アレイ基板）から第２基板（対向基板）に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。
【００１７】
また、「内側」及び「外側」とは、２つの部位における、表示領域を基準とした相対的な位置関係を示す。すなわち、「内側」とは、一方の部位に対し相対的に表示領域に近い側を指し、「外側」とは、一方の部位に対し相対的に表示領域から遠い側を指す。ただし、ここで言う「内側」及び「外側」の定義は、液晶表示装置を折り曲げていない状態におけるものとする。
【００１８】
「表示装置」とは、表示パネルを用いて映像を表示する表示装置全般を指す。「表示パネル」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示パネルという用語は、電気光学層を含む表示セルを指す場合もあるし、表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。ここで、「電気光学層」には、技術的な矛盾を生じない限り、液晶層、エレクトロクロミック（ＥＣ）層などが含まれ得る。したがって、後述する実施形態について、表示パネルとして、液晶層を含む液晶パネルを例示して説明するが、上述した他の電気光学層を含む表示パネルへの適用を排除するものではない。
【００１９】
（実施形態１）
（表示装置の全体構成例）
図１は、実施形態１に係る表示装置の外観を示す平面図である。図２は、図１のＡ−Ａ線に沿う断面図である。
【００２０】
図１および図２において、表示装置ＤＳＰは、表示パネルＰＮＬと、フレキシブルプリント回路基板１と、ＩＣチップ２と、回路基板３と、を備えている。表示パネルＰＮＬは、液晶表示パネルであり、第１基板（ＴＦＴ基板、アレイ基板ともいう）ＳＵＢ１と、第２基板（対向基板ともいう）ＳＵＢ２と、液晶層ＬＣと、シール材ＳＥと、を備えている。
【００２１】
表示パネルＰＮＬは、画像を表示する表示部（表示領域）ＤＡと、表示部ＤＡの外周を囲む額縁状の非表示部（非表示領域）ＮＤＡと、を備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも第２方向Ｙに延出した実装部ＭＡを有している。シール材ＳＥは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着するとともに、液晶層ＬＣを封止している。
【００２２】
図２を参照し、第１基板ＳＵＢ１の下には下偏光板２００が貼り付けられ、第２基板ＳＵＢ２の上側には上偏光板２０１が貼り付けられている。第１基板ＳＵＢ１、第２基板ＳＵＢ２、下偏光板２００、上偏光板２０１、液晶層ＬＣの組み合わせを表示パネルＰＮＬと呼ぶ。表示パネルＰＮＬは自身では発光しないので、背面にバックライト２０２が配置されている。
【００２３】
実装部ＭＡには、複数の外部端子が形成されている。実装部ＭＡの複数の外部端子には、フレキシブル配線基板１が接続される。フレキシブル配線基板１には、映像信号等を供給するドライバＩＣ２が搭載されている。フレキシブル配線基板１には、ドライバＩＣ２や表示装置ＤＳＰに外部から信号や電力を供給するための回路基板３が接続されている。なお、ＩＣチップ２は、実装部ＭＡに実装されてもよい。ＩＣチップ２は、画像を表示する表示モードにおいて画像表示に必要な信号を出力するディスプレイドライバＤＤを内蔵している。
【００２４】
図１に示すように、表示領域ＤＡには、複数の画素ＰＸがマトリクス状に形成され、各画素ＰＸはスイッチング素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を有している。非表示領域ＮＤＡには、走査線、映像信号線等を制御および駆動するための、駆動回路が形成されている。駆動回路は、薄膜トランジスタ（ＴＦＴ）を有している。
【００２５】
画素ＰＸのスイッチング素子として用いられるＴＦＴは、リーク電流が小さいことが必要である。酸化物半導体によるＴＦＴは、リーク電流を小さくすることが出来る。以後、酸化物半導体をＯＳ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＯＳには、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｏｘｉｄｅ）等がある。以後、酸化物半導体をＯＳで代表させて説明する。ＯＳはキャリアの移動度が小さいので、表示装置ＤＳＰ内に内蔵する駆動回路を、ＯＳを用いたＴＦＴで形成することは難しい場合がある。
【００２６】
一方、ＬＴＰＳ（Lｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ）は移動度が高いので、駆動回路を構成するＴＦＴとして適している。液晶表示装置では、多結晶シリコンが連続している多結晶質シリコン（Ｐｏｌｙ−Ｓｉ）にＬＴＰＳを用いることが多いので、以下Ｐｏｌｙ-ＳｉをＬＴＰＳともいう。ＬＴＰＳで形成したＴＦＴは移動度が大きいので、駆動回路はＬＴＰＳを用いた薄膜トランジスタ（ＴＦＴ）で形成することが出来る。以後、ＬＴＰＳは、ＬＴＰＳを用いたＴＦＴの意味でも使用する。
【００２７】
つまり、画素ＰＸに使用される薄膜トランジスタ（ＴＦＴ）は、リーク電流が小さいことが必要なので、酸化物半導体（ＯＳ）を使用し、駆動回路に使用される薄膜トランジスタ（ＴＦＴ）は移動度が大きい必要があるので、ＬＴＰＳを使用することが合理的である。
【００２８】
ただし、適用製品によっては非晶質シリコン（ａ−Ｓｉ）やＯＳの移動度でも設計可能な場合があるので、本発明の構成は駆動回路にａ−ＳｉやＯＳを用いた場合にも有効である。
【００２９】
本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
【００３０】
また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、また、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面と平行な面である。
【００３１】
（表示装置の回路構成例）
図３は、画素ＰＸの基本構成及び表示装置ＤＳＰの等価回路を示す図である。複数の画素ＰＸ第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。複数本の走査線Ｇ（Ｇ１、Ｇ２・・・）は、走査線駆動回路ＧＤに接続されている。複数本の信号線Ｓ（Ｓ１、Ｓ２・・・）は、信号線駆動回路ＳＤに接続されている。複数本の共通電極ＣＥ（ＣＥ１、ＣＥ２・・・）は、コモン電圧（Ｖｃｏｍ）の電圧供給部ＣＤに接続され、複数の画素ＰＸに亘って配置されている。１つの画素ＰＸは、１本の走査線と、１本の信号線と、１本の共通電極ＣＥと、に接続されている。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Ｓは、その一部が屈曲していたとしても、第２方向Ｙに延出しているものとする。走査線駆動回路ＧＤ、信号線駆動回路ＳＤ、および、電圧供給部ＣＤは、薄膜トランジスタ（ＴＦＴ）によって構成される。
【００３２】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
【００３３】
（薄膜トランジスタの構成例）
図４は、実施形態１に係る半導体装置の構成を示す断面図である。図４に示す半導体装置１０は、複数の薄膜トランジスタＴＦＴ１、ＴＦＴ２を備えた第１基板ＳＵＢ１である。図４において、左側の薄膜トランジスタＴＦＴ１はＬＴＰＳを用いた薄膜トランジスタ（以下、ＬＴＰＳＴＦＴともいう）であり、右側の薄膜トランジスタＴＦＴ２は酸化物半導体（ＯＳ）を用いた薄膜トランジスタ（以下、ＯＳＴＦＴともいう）である。半導体装置１０は、表示パネルに内蔵される半導体装置である。
【００３４】
半導体装置１０は、基板１００、下地膜１０１、第１半導体層１０２、第１ゲート絶縁膜１０４、第１ゲート電極１０５、遮光層１０６、第１絶縁膜１０７、第２絶縁膜１０８、第２半導体層１０９、第２ゲート絶縁膜１１２、第２ゲート電極１１６、第３絶縁膜１１７、第４絶縁膜１１８等を備えている。
【００３５】
図４において、ガラスあるいは樹脂で形成された基板１００の上に下地膜１０１が形成されている。下地膜１０１は、ガラス等からの不純物をブロックするもので、通常は、ＣＶＤによるシリコン酸化物ＳｉＯあるいはシリコン窒化物ＳｉＮ等で形成されている。したがって、下地膜１０１は、下地絶縁膜と見做すことができる。なお、本明細書におけるＡＢ(例：ＳｉＯ)等の表記はそれぞれＡ及びＢを構成元素とする化合物であることを示すものであって、Ａ、Ｂがそれぞれ等しい組成比であることを意味するのではない。
【００３６】
下地膜１０１の上には、ＬＴＰＳＴＦＴのための第１半導体層１０２が形成されている。第１半導体層１０２は、ＬＴＰＳで形成されている。第１半導体層１０２を覆って第１ゲート絶縁膜１０４が形成されている。第１半導体層１０２は、たとえば、非晶質シリコン（ａ−Ｓｉ）を形成した後、脱水素のためのアニールを行い、その後エキシマレーザを照射してａ−Ｓｉを多結晶質シリコン（Ｐｏｌｙ−Ｓｉ）に変換し、その後、Ｐｏｌｙ−Ｓｉをパターニングして形成することが可能である。第１ゲート絶縁膜１０４はＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料とするＳｉＯによって形成することが出来る。
【００３７】
第１ゲート絶縁膜１０４の上に第１ゲート電極１０５、および遮光層１０６が形成される。第１ゲート電極１０５および遮光層１０６は、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。遮光層１０６は、ＯＳＴＦＴのチャネル領域１０９１へバックライト２０２からの光が照射されないように遮光するためのものである。
【００３８】
第１ゲート電極１０５、遮光層１０６および第１ゲート絶縁膜１０４を覆って第１絶縁膜１０７が形成される。第１絶縁膜１０７はＣＶＤによるＳｉＮで形成される。第１絶縁膜１０７の上には、第２絶縁膜１０８が形成される。第２絶縁膜１０８はＣＶＤによるＳｉＯで形成される。
【００３９】
第２絶縁膜１０８の上には、ＯＳＴＦＴのための第２半導体層１０９が形成されている。第２半導体層１０９は、ＯＳで形成されている。第２半導体層１０９は、チャネル領域１０９１、ドレイン領域またはソース領域１０９２、ソース領域またはドレイン領域１０９３を含む（なお、以下では、ドレイン領域またはソース領域１０９２をドレイン領域として、ソース領域またはドレイン領域１０９３をソース領域として、説明する）。チャネル領域１０９１は、ドレイン領域１０９２とソース領域１０９３との間に設けられる。薄膜トランジスタＴＦＴ２は、薄膜トランジスタＴＦＴ１よりも、基板１００から見た場合に、上方に位置する。
【００４０】
第２半導体層１０９の一端の端部および他端の端部には、保護用の金属層１１１が設けられる。すなわち、金属層１１１は、チャネル領域１０９１に接していないドレイン領域１０９２の端部、および、チャネル領域１０９１に接していないソース領域１０９３の端部に接続される。金属層１１１は、たとえば、チタン（Ｔｉ）で形成される。
【００４１】
第２絶縁膜１０８、第２半導体層１０９および金属層１１１を覆って第２ゲート絶縁膜１１２が形成される。第２ゲート絶縁膜１１２は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。
【００４２】
チャネル領域１０９１の上に対応する第２ゲート絶縁膜１１２の上には、第２ゲート電極１１６が形成される。第２ゲート電極１１６は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、Ｍｏ、ＭｏＷ合金等で形成される。
【００４３】
第２ゲート絶縁膜１１２、第２ゲート電極１１６を覆って、第３絶縁膜１１７が形成される。第３絶縁膜１１７はＳｉＮで形成される。第３絶縁膜１１７の上には、第４絶縁膜１１８が形成される。第４絶縁膜１１８はＳｉＯで形成される。
【００４４】
その後、ＬＴＰＳＴＦＴにゲート電極配線１１９１およびソースドレイン電極配線１１９２を形成すためのコンタクトホール１２０、及び、ＯＳＴＦＴにゲート電極配線１２１１およびソースドレイン電極配線１２１２を形成するためのコンタクトホール１２２を形成する。コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。ＬＴＰＳＴＦＴ側では、５層の絶縁膜および６層の絶縁膜にコンタクトホール１２０を形成し、ＯＳＴＦＴ側では２層の絶縁膜および３層の絶縁膜にコンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をＨＦ系の洗浄液によって洗浄し、洗浄後、ゲート電極配線１１９１、ソースドレイン電極配線１１９２、ゲート電極配線１２１１およびソースドレイン電極配線１２１２を形成する。なお、本明細書では、ソースドレイン電極配線（１１９２、１２１２）は、ソース電極配線とドレイン電極配線とを合わせて、ソースドレイン電極配線（１１９２、１２１２）としている。ゲート電極配線１１９１，１２１１、およびソースドレイン電極配線１１９２、１２１２は、例えば、Ｔｉ、Ａｌ合金、Ｔｉ等の積層膜で形成することができる。
【００４５】
図４に示すように、ＬＴＰＳＴＦＴ側では、５層の絶縁膜（１１８、１１７、１１２、１０８、１０７）および６層の絶縁膜（１１８、１１７、１１２、１０８、１０７，１０４）に対してコンタクトホール１２０を形成するのに対し、ＯＳＴＦＴ側では、２層の絶縁膜（１１８、１１７）および３層の絶縁膜（１１８、１１７、１１２）に対してコンタクトホール１２２を形成する。したがって、コンタクトホールを形成するためのエッチング条件は、ＬＴＰＳＴＦＴ側に合わせる必要がある。つまり、ＯＳＴＦＴ側はより長くエッチングガスおよび洗浄液に晒されるが、保護用の金属層１１１を設けることで、第２半導体層１０９の消失を防止し、ＯＳＴＦＴを安定して形成することが出来る。
【００４６】
（薄膜トランジスタＯＳＴＦＴの構成例）
図５は、図４の薄膜トランジスタＯＳＴＦＴのレイアウトの構成例を示す平面図である。図６は、図５のＢ−Ｂ線に沿う断面図である。図７は、図５のＣ−Ｃ線に沿う断面図である。
【００４７】
図５に示す様に、薄膜トランジスタＯＳＴＦＴ（ＴＦＴ２）のゲート電極とされる第２ゲート電極１１６は、平面視において、Ｘ方向に沿って延在する様に配置され、第２半導体層１０９の上側を通過している。第２ゲート電極１１６と第２半導体層１０９とが重なる部分において、第２ゲート電極１１６のＹ方向に沿う長さは、薄膜トランジスタＯＳＴＦＴ（ＴＦＴ２）のゲート長Ｌと見做すことができる。ゲート長Ｌは、たとえば、３μｍ程度である。図４で説明した様に、ドレイン領域１０９２の端部およびソース領域１０９３の端部には、金属層１１１がそれぞれ設けられる。
【００４８】
図６に示す様に、第２絶縁膜１０８は、図の左右に２つの段差（第１の段差）１０８ａを有しており、第２半導体層１０９は、断面視において、所定の角度（第２テーパー角θ２）を有する斜面を持つ段差１０８ａによって高くされた第２絶縁膜１０８の領域１０８ｂの上に設けられている。第２半導体層１０９の両端は、断面視において、所定の角度（第１テーパー角θ１）を有する斜面を持つ段差（第２の段差）１０９ａを有している。この場合、第２半導体層１０９の膜厚は変わらないが、端部を便宜的に段差ということとする。第２ゲート絶縁膜１１２は、段差（第３の段差）１１２ａと、段差（第４の段差）１１２ｂと、を有する。テーパー角θ１、θ２については、後述する（図１０参照）。なお、段差は、段差部と言い換えてもよい。
【００４９】
第２ゲート絶縁膜１１２に形成された段差１１２ａ、１１２ｂは、第２絶縁膜１０８の段差１０８ａ、第２半導体層１０９の段差１０９ａが反映されたものである。したがって、第２ゲート絶縁膜１１２の上に形成された第２ゲート電極１１６は、第２半導体層１０９の乗り越え部の第２ゲート絶縁膜１１２において、段差１１２ａ、１１２ｂの上に形成される。そのため、第２半導体層１０９の乗り越え部の第２ゲート絶縁膜１１２のテーパー角が緩和されるので、第２ゲート電極１１６に段切れが発生することはない。第２半導体層１０９の膜厚は、たとえば、５０ｎｍ程度である。第２ゲート絶縁膜１１２の膜厚は、たとえば、１００ｎｍ程度である。第２ゲート電極１１６の膜厚は、たとえば、２５０ｎｍ程度である。
【００５０】
図７に示す様に、金属層１１１が、第２半導体層１０９の両端部の段差１０９ａを覆う様に、設けられている。金属層１１１は、金属層１１１の一端において、段差１１１ａを有し、金属層１１１の他端において、段差１１１ｂを有する。段差１１１ａは、段差１０８ａと段差１０９ａとの間に設けられる。段差１１１ｂは、段差１０９ａとチャネル領域１０９１との間に設けられる。第２ゲート絶縁膜１１２は、段差１１２ａ、１１２ｂ、１１２ｃを有している。段差１１２ａ、１１２ｂ、１１２ｃは、段差１０８ａ、１１１ａ、１１１ｂが反映されたものである。
【００５１】
（比較例）
図８および図９を用いて比較例を説明する。図８は、比較例に係る薄膜トランジスタＯＳＴＦＴのレイアウトの構成例を示す平面図である。図９は、図８のＢ−Ｂ線に沿う断面図である。比較例においては、図９に示す様に、第２絶縁膜１０８ｒに、図６で説明された段差１０８ａが設けられていない構成例である。つまり、第２半導体層１０９は、段差のない平坦な第２絶縁膜１０８ｒの上に設けられ、第２ゲート絶縁膜１１２ｒが第２絶縁膜１０８ｒの上および第２半導体層１０９を覆う様に設けられる。したがって、第２ゲート絶縁膜１１２ｒには、第２半導体層１０９の段差１０９ａを反映した段差１１２ｂが設けられる。そして、第２ゲート絶縁膜１１２ｒの上に選択的に第２ゲート電極１１６ｒが形成される。
【００５２】
第２半導体層１０９のエッチングはウェットエッチングのため、段差１０９ａのテーパー角の制御が難しい。段差１０９ａのテーパー角の形状が悪化すると、段差１１２ｂのテーパー角の形状が悪化し、結果的に、第２ゲート電極１１６ｒに、図９に示す様に、断面視において、凹部（窪み）１１６ｒ１が発生する場合がある。また、図８に示す様に、平面視において、第２ゲート電極１１６ｒに、凹部（くびれ）１１６ｒ２が発生する場合がある。
【００５３】
凹部（窪み）１１６ｒ１や凹部（くびれ）１１６ｒ２は、第２ゲート電極１１６ｒの段切れや、薄膜トランジスタＯＳＴＦＴの特性不良につながる懸念がある。たとえば、図８に示すゲート長Ｌを短くした場合において、第２ゲート電極１１６ｒに凹部（くびれ）１１６ｒ２が発生すると、第２ゲート電極１１６ｒが断線してしまう場合も考えられる。段差１１２ｂのテーパー角が、たとえば、３４度や４２度となると、第２ゲート電極１１６ｒに凹部（窪み）１１６ｒ１や凹部（くびれ）１１６ｒ２が発生する場合がある。
【００５４】
（各パラメータの検討例）
図１０および図１１を用いてパラメータの検討例を説明する。図１０は、疑似テーパー角を含むパラメータを説明する図である。図１１は、疑似テーパー角と第２半導体層（ＯＳ）の後退量と第２半導体層（ＯＳ）のテーパー角との関係を示すグラフである。まず、図１０を用いて、各パラメータを説明する。
【００５５】
第２半導体層（ＯＳ）１０９の膜厚はｔ１とし、第２絶縁膜１０８の削り量（エッチング量）はｔ２とする。第２半導体層（ＯＳ）１０９の段差１０９ａのテーパー角は第１テーパー角θ１とし、第２絶縁膜１０８の段差１０８ａのテーパー角は第２テーパー角θ２とする。第２半導体層（ＯＳ）１０９の後退量xは、第２絶縁膜１０８の段差１０８ａの頂点部分１０８ａｈから第２半導体層（ＯＳ）１０９の段差１０９ａの下端部分１０９ａｂとの間の長さである。また、第２半導体層（ＯＳ）１０９の後退量ｙは、下端部分１０９ａｂと第２半導体層（ＯＳ）１０９の段差１０９ａの頂点部分１０９ａｈとの間の長さである。
【００５６】
第２ゲート絶縁膜１１２の段差１１２ａのテーパー角は段差１０８ａの第２テーパー角θ２とほぼ同一の値であり、第２ゲート絶縁膜１１２の段差１１２ｂのテーパー角は段差１０９ａの第１テーパー角θ１とほぼ同一の値である。また、段差１１２ｂの高さは、第２半導体層（ＯＳ）１０９の膜厚ｔ１とほぼ同一の値であり、段差１１２ａの高さは、第２絶縁膜１０８の削り量（エッチング量）ｔ２とほぼ同一の値である。
【００５７】
ここで、疑似テーパー角θ０を定義する。疑似テーパー角θ０は、段差１１２ａの頂点部分１１２ａｈと段差１１２ｂの頂点部分１１２ｂｈとを結んだ太線ＬＬと第２ゲート絶縁膜１１２の最下段の表面１１２ｓ１との間の角度（または、水平からの傾きの角度）とする。なお、テーパー角θ１やテーパー角θ２は、対象となる段差（たとえば、段差１０９ａ、段差１０８ａ）を構成する側面または側壁の水平からの傾きと定義することができる。あるいは、テーパー角θ１やテーパー角θ２は、対象となる層や膜（たとえば、第２半導体層（ＯＳ）１０９、第２絶縁膜１０８）の側面または側壁の水平からの傾きと定義することができる。
【００５８】
ここで、疑似テーパー角θ０の値が、以下の式１において、３０度以下（θ０＜３０度）となるように、第２半導体層（ＯＳ）の膜厚ｔ１、第２半導体層（ＯＳ）の第１テーパー角θ１、第２半導体層（ＯＳ）１０９の後退量xは、を調整する。
【００５９】
θ０＝ｔａｎ−１（ｔ１／（（ｔ１／ｔａｎθ１）＋x））    （式１）
図１１は、式１をプロットしたグラフであり、第２半導体層（ＯＳ）１０９の膜厚ｔ１を５０ｎｍとした場合において、疑似テーパー角θ０と、第２半導体層（ＯＳ）１０９の後退量xと、第２半導体層（ＯＳ）の第１テーパー角θ１との相関関係を示している。図１１では、第２半導体層（ＯＳ）１０９の後退量xと第２半導体層（ＯＳ）の第１テーパー角θ１とを変化させた場合の疑似テーパー角θ０の値が示されている。第１テーパー角θ１は、１５度、３０度、４５度、６０度、７５度、９０度と変化させている。
【００６０】
本発明者らによって実施された実験例について簡単に説明する。
実験例１：図９において、段差１０９ａのテーパー角θ１が３９度であり、段差１１２ｂのテーパー角が３４度である場合、第２ゲート電極１１６ｒに凹部（くびれ）の発生が確認された。なお、第２半導体層（ＯＳ）１０９の膜厚は、５２．５ｎｍであった。
実験例２：図６において、段差１０９ａの第１テーパー角θ１が５０度であり、疑似テーパー角θ０が２４度である場合、第２ゲート電極１１６には、凹部（くびれ）の発生が無かった。なお、第２半導体層（ＯＳ）１０９の膜厚は、５５．７ｎｍであった。
実験例３：図６において、段差１０９ａの第１テーパー角θ１が４８度であり、疑似テーパー角θ０が２２度である場合、第２ゲート電極１１６には、凹部（くびれ）の発生が無かった。なお、第２半導体層（ＯＳ）１０９の膜厚は、４９ｎｍであった。
実験例４：図６において、段差１０９ａの第１テーパー角θ１が４５度であり、疑似テーパー角θ０が２２度である場合、第２ゲート電極１１６には、凹部（くびれ）の発生が無かった。なお、第２半導体層（ＯＳ）１０９の膜厚は、４９ｎｍであった。
【００６１】
以上の実験例１−４から、次の事項が考察できる。凹部（くびれ）の発生した実験例１では、段差１１２ｂのテーパー角が３４度であるのに対し、凹部（くびれ）が改善していた実験例２−４では、疑似テーパー角θ０が２２度〜２４度であり、実験例１の段差１１２ｂのテーパー角（３４度）よりも低くなっていた。このことから、疑似テーパー角θ０は３０度以下である事が望ましいことが分かった。
【００６２】
本発明者らの検討結果について、以下に纏める。
１）疑似テーパー角θ０が３０度以下（θ０＜３０度）となる事が望ましい。
２）第２半導体層（ＯＳ）１０９の第１テーパー角θ１および絶縁膜１０８の第２テーパー角θ２は順テーパー（θ１＜９０度、θ２＜９０度）、且つ、疑似テーパー角θ０以上（θ０＜θ１、θ０＜θ２）となる事が望ましい。
３）第２絶縁膜１０８の削り量ｔ２は、第２半導体層（ＯＳ）１０９の膜厚ｔ１の±５０％以内とするが望ましい。
【００６３】
上記１）〜３）とすることにより、第２ゲート電極１１６の凹部（窪み）や凹部（くびれ）の発生を抑制することが可能である。そのため、薄膜トランジスタ（ＯＳＴＦＴ）の特性不良や薄膜トランジスタ（ＯＳＴＦＴ）のゲート配線の断線を防止できる。
【００６４】
図１０に示す構成は、以下のように、言い換えてもよい。
【００６５】
半導体層１０９は、底面１０９ｂｓと、第１表面１０９ｓと、底面１０９ｂｓと第１表面１０９ｓとの間に設けられた第１側面１０９ｓｓと、を含み、第１側面１０９ｓｓは、底面１０９ｂｓに対して第１テーパー角θ１を有する。
【００６６】
第２絶縁膜（下地絶縁膜）１０８は、第２表面１０８ｓ１と、第３表面１０８ｓ２と、第２表面１０８ｓ１と第３表面１０８ｓ２との間に設けられた第２側面１０８ｓｓと、を含む。第２側面１０８ｓｓは第２表面１０８ｓ１に対して第２テーパー角θ２を有する。半導体層１０９は、第２絶縁膜（下地絶縁膜）１０８の第２表面１０８ｓ１の上に、半導体層１０９の底面１０９ｂｓが設けられるように、第２絶縁膜１０８の第３表面１０８ｓ２の上に設けられている。
【００６７】
ゲート絶縁膜１１２は、第２絶縁膜（下地絶縁膜）１０８と半導体層１０９との上に設けられ、第４表面１１２ｓ１と、第４表面１１２ｓ１より上側に設けられた第５表面１１２ｓ２と、第５表面１１２ｓ２より上側に設けられた第６表面１１２ｓ３と、第４表面１１２ｓ１と第５表面１１２ｓ２との間に設けられた第３側面１１２ｓｓ１と、第５表面１１２ｓ２と第６表面１１２ｓ３との間に設けられた第４側面１１２ｓｓ２と、を含む。第３側面１１２ｓｓ１は第４表面１１２ｓ１に対して第２テーパー角θ２を有し、第４側面１１２ｓｓ２は第５表面１１２ｓ２に対して第１テーパー角θ１を有する。
【００６８】
ゲート電極１１６は、ゲート絶縁膜１１２の第４表面１１２ｓ１、第３側面１１２ｓｓ１、第５表面１１２ｓ２、第４側面１１２ｓｓ２、および、第６表面１１２ｓ３の上に形成される。
【００６９】
第３側面１１２ｓｓ１と第５表面１１２ｓ２との交点を第１交点１１２ａｈとし、第４側面１１２ｓｓ２と第６表面１１２ｓ３との交点を第２交点１１２ｂｈとした場合、第１交点１１２ａｈと第２交点１１２ｂｈとの間を結ぶ線ＬＬと第４表面１１２ｓ１との角度が疑似テーパー角θ０として定義される。
【００７０】
（半導体装置の製造方法１）
次に、図１２〜図１７を用いて、表示装置ＤＳＰ内の半導体装置の製造方法の一例を説明する。なお、以下の半導体装置の製造方法では、要部である薄膜トランジスタ（ＯＳＴＦＴ）の製造方法を主に説明する。したがって、図４において、薄膜トランジスタＴＦＴ１のゲート電極１０５が形成され、その後、第１絶縁膜１０７および第２絶縁膜１０８が形成された半導体基板が準備された状態から、図１２で説明される工程が開始されるものとする。
【００７１】
図１２は、第２絶縁膜１０８の上に、第２半導体層１０９を選択的に形成する工程を示す断面図である。第２半導体層１０９は、酸化物半導体層（ＯＳ）で形成されている。第２半導体層１０９の膜厚は、この時点では、比較的厚く形成される。つまり、後述される図１４において、第２半導体層１０９に対して、フッ酸（ＨＦ）を用いたウェットエッチング処理が行われるので、第２半導体層１０９の膜厚は比較的厚く形成される。
【００７２】
図１３は、第２絶縁膜１０８と第２半導体層１０９の上に、保護用の金属層１１１（図４参照）を構成する金属層１１１ｄを形成し、金属層１１１ｄをドライエッチング処理する工程を示す断面図である。金属層１１１ｄをドライエッチング処理する際に、第２絶縁膜１０８および第２半導体層１０９の両方がエッチングされる。第２半導体層１０９に覆われていない第２絶縁膜１０８の両端がドライエッチング処理により削られるので、第２絶縁膜１０８の両端には所定の角度（第２テーパー角θ２）を有する段差（第１の段差）１０８ａが形成される。第２絶縁膜１０８の削られる量（エッチング量）は、図１０の第２絶縁膜１０８の削り量（エッチング量）ｔ２に対応する。
【００７３】
図１４は、第２半導体層１０９に対して、フッ酸（ＨＦ）を用いたウェットエッチング処理を行う工程を示す断面図である。ウェットエッチング処理により、第２半導体層１０９の膜厚は、たとえば、５０ｎｍ程度にされるとともに、第２半導体層１０９の両端が横方向にもエッチングされる。これにより、第２半導体層１０９の両端に所定の角度（第１テーパー角θ１）を有する段差（第２の段差）１０９ａが形成される。第２半導体層１０９の両端が横方向にエッチングされる量は、図１０の第２半導体層（ＯＳ）１０９の後退量xに対応する。
【００７４】
図１５は、第２絶縁膜１０８および第２半導体層１０９の上に、第２ゲート絶縁膜１１２を形成する工程を示す断面図である。第２絶縁膜１０８および第２半導体層１０９の上に、第２ゲート絶縁膜１１２を形成すると、第２ゲート絶縁膜１１２には、段差（第３の段差）１１２ａ、段差（第４の段差）１１２ｂの２つの段差が形成される。第２ゲート絶縁膜１１２に形成された２つの段差１１２ａ、１１２ｂは、段差（第１の段差）１０８ａと段差（第２の段差）１０９ａとが反映されたものである。第２ゲート絶縁膜１１２は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。２つの段差１１２ａ、１１２ｂにより構成される疑似テーパー角θ０（図１０参照）は、３０度以下とされている。
【００７５】
図１６は、第２ゲート絶縁膜１１２の上に、第２ゲート電極１１６を選択的に形成する工程を示す断面図である。第２ゲート電極１１６は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、Ｍｏ、ＭｏＷ合金等で形成される。第２ゲート電極１１６は、第２ゲート絶縁膜１１２に形成された２つの段差１１２ａ、１１２ｂの上に形成される。２つの段差１１２ａ、１１２ｂにより構成される疑似テーパー角θ０（図１０参照）は３０度以下とされているので、第２半導体層１０９の乗り越え部の第２ゲート電極１１６において、凹部（窪み）や凹部（くびれ）の発生を抑制することが可能である。そのため、薄膜トランジスタ（ＯＳＴＦＴ）の特性不良や薄膜トランジスタ（ＯＳＴＦＴ）のゲート配線の断線を防止できる。
【００７６】
図１７は、第２ゲート電極１１６および第２ゲート絶縁膜１１２の上に、第３絶縁膜１１７と第４絶縁膜１１８とを形成する工程を示す断面図である。第２ゲート絶縁膜１１２および第２ゲート電極１１６を覆って、第３絶縁膜１１７が形成される。第３絶縁膜１１７はＳｉＮで形成される。第３絶縁膜１１７の形成後、第３絶縁膜１１７の上には、第４絶縁膜１１８が形成される。第４絶縁膜１１８はＳｉＯで形成される。
【００７７】
図１７に示す工程の後、図４に示す様に、たとえば、ＬＴＰＳＴＦＴにソースドレイン電極配線１１９２を形成すためのコンタクトホール１２０、及び、ＯＳＴＦＴにソースドレイン電極配線１２１２を形成するためのコンタクトホール１２２が形成される。コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。ＬＴＰＳＴＦＴ側では、５層の絶縁膜および６層の絶縁膜にコンタクトホール１２０を形成し、ＯＳＴＦＴ側では２層の絶縁膜および３層の絶縁膜にコンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をＨＦ系の洗浄液によって洗浄し、洗浄後、ソースドレイン電極配線１１９２、およびソースドレイン電極配線１２１２を形成する。ソースドレイン電極配線１１９２、１２１２は、例えば、Ｔｉ、Ａｌ合金、Ｔｉ等の積層膜で形成することができる。
【００７８】
（応用例１）
実施態様では、薄膜トランジスタ（ＯＳＴＦＴ）の構成例、および、薄膜トランジスタ（ＯＳＴＦＴ）に係る半導体装置の製造方法について説明した。応用例１では、実施態様の技術思想を、薄膜トランジスタＬＴＰＳＴＦＴへ応用した場合の薄膜トランジスタＬＴＰＳＴＦＴの構成例、および、薄膜トランジスタＬＴＰＳＴＦＴに係る半導体装置の製造方法について、図面を用いて説明する。
【００７９】
（薄膜トランジスタＬＴＰＳＴＦＴの構成例）
図１８は、図４の薄膜トランジスタＬＴＰＳＴＦＴの要部を説明する為の図であり、第１ゲート電極の延在方向に沿う薄膜トランジスタＬＴＰＳＴＦＴの断面図である。図１９は、図４の薄膜トランジスタＬＴＰＳＴＦＴの要部を説明する為の図であり、第１ゲート電極の延在方向と垂直な方向に沿う薄膜トランジスタＬＴＰＳＴＦＴの断面図である。
【００８０】
図１８に示す様に、薄膜トランジスタ（ＬＴＰＳＴＦＴ）は、下地膜（下地絶縁膜）１０１の上に選択的に形成された第１半導体層１０２と、第１半導体層１０２を覆って形成された第１ゲート絶縁膜１０４と、第１ゲート絶縁膜１０４の上に選択的に形成された第１ゲート電極１０５と、を有している。第１半導体層１０２は、ＬＴＰＳ（Lｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ）により構成される。
【００８１】
下地膜１０１は２つの段差１０１ａを有しており、第１半導体層１０２は、断面視において、所定の角度（第２テーパー角θ２）を有する２つの段差（第１の段差）１０１ａによって高くされた下地膜１０１の領域１０１ｂの上に設けられている。第１半導体層１０２の両端は、断面視において、所定の角度（第１テーパー角θ１）を有する２つ段差（第２の段差）１０２ａを有している。第１ゲート絶縁膜１０４は、２つの段差（第３の段差）１０４ａと、２つの段差（第４の段差）１０４ｂと、を有する。第１ゲート絶縁膜１０４に形成された段差１０４ａ、１０４ｂは、下地膜１０１の段差１０１ａ、第１半導体層１０２の段差１０２ａが反映されたものである。２つの段差１０４ａ、１０４ｂにより構成される疑似テーパー角θ０（図１０参照）は３０度以下とされているので、第１半導体層１０２の乗り越え部の第１ゲート電極１０５において、凹部（窪み）や凹部（くびれ）の発生を抑制することが可能である。
【００８２】
したがって、第１ゲート絶縁膜１０４の上に形成された第１ゲート電極１０５は、第１半導体層１０２の乗り越え部の第１ゲート絶縁膜１０４において、段差１０４ａ、１０４ｂの上に形成される。そのため、第１半導体層１０２の乗り越え部の第１ゲート絶縁膜１０４のテーパー角が緩和されるので、第１ゲート電極１０５に段切れが発生することはない。
【００８３】
図１９に示す様に、第１半導体層１０２は、チャネル領域１０２１と、ドレイン領域またはソース領域１０２２と、ソース領域またはドレイン領域１０２３を含む（なお、以下では、ドレイン領域またはソース領域１０９２をドレイン領域として、ソース領域またはドレイン領域１０９３をソース領域として、説明する）。チャネル領域１０２１は、ドレイン領域１０２２とソース領域１０２３との間に設けられる。第１ゲート電極１０５は、チャネル領域１０２１の上側に対応する第１ゲート絶縁膜１０４の上に形成されている。図１８で説明した様に、下地膜１０１は所定の角度（第２テーパー角θ２）を有する２つの段差１０１ａを有し、第１半導体層１０２は所定の角度（第１テーパー角θ１）を有する２つ段差（第２の段差）１０２ａを有する。第１ゲート絶縁膜１０４は、２つの段差（第３の段差）１０４ａと、２つの段差（第４の段差）１０４ｂと、を有する。
【００８４】
（半導体装置の製造方法２）
次に、図２０〜図２５を用いて、表示装置ＤＳＰ内の半導体装置の製造方法の一例を説明する。なお、以下の半導体装置の製造方法では、要部である薄膜トランジスタ（ＬＴＰＳＴＦＴ）の製造方法を主に説明する。
【００８５】
図２０は、第１半導体層１０２に対してドライエッチング処理を行う工程を示す断面図である。下地膜（下地絶縁膜）１０１の上に、第１半導体層１０２が形成される。第１半導体層１０２は、ＬＴＰＳ（Lｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ）により形成される。第１半導体層１０２の上に、選択的にレジスト膜ＲＥが形成される。その後、レジスト膜ＲＥをドライエッチング処理のエッチングマスクとして利用して、第１半導体層１０２および下地膜１０１が選択的にエッチングされる。これにより、下地膜１０１に、段差１０１ａが形成される。段差１０１ａのテーパー角が、図１０で説明された第２テーパー角θ２に対応する。
【００８６】
図２１は、レジスト膜ＲＥに対してアッシング処理を行う工程を示す断面図である。レジスト膜ＲＥに対してアッシング処理を行うことにより、レジスト膜ＲＥの側面が削られる。これにより、断面視において、第１半導体層１０２の両端がレジスト膜ＲＥから露出する。
【００８７】
図２２は、第１半導体層１０２に対して、再度、ドライエッチング処理を行う工程を示す断面図である。レジスト膜ＲＥをドライエッチング処理のエッチングマスクとして利用して、第１半導体層１０２に対して、再度、ドライエッチング処理が行われる。これにより、レジスト膜ＲＥから露出する第１半導体層１０２の両端が削られるので、断面視において、第１半導体層１０２の端部に、段差１０２ａが形成される。第１半導体層１０２の両端のエッチング量が、図１０の後退量xに対応する。また、段差１０２ａのテーパー角が、図１０で説明された第１テーパー角θ１に対応する。
【００８８】
この時、第１半導体層１０２と下地膜１０１の選択比が大きくなるような条件で、ドライエッチング処理を行うのが望ましい。第１半導体層１０２と下地膜１０１の選択比が小さいと、下地膜１０１の露出する部分もエッチングされてしまうので、下地膜１０１の削り量（図１０のｔ２に対応する）が多くなってしまう懸念がある。また、段差１０１ａのテーパー形状が悪化してしまうこともある。つまり、第１半導体層１０２と下地膜１０１の選択比が小さいと、段差１０１ａの頂点部分１０１ａｈの部分か削られて、結果的に、疑似テーパー角θ０（図１０参照）が大きくなる懸念がある。
【００８９】
図２３は、下地膜１０１および第１半導体層１０２の上に、第１ゲート酸化膜１０４を形成する工程を示す断面図である。レジスト膜ＲＥを除去した後、下地膜１０１および第１半導体層１０２の上に、第１ゲート酸化膜１０４が形成される。第１ゲート酸化膜１０４には、段差１０４ａ、１０４ｂが形成される。段差１０４ａ、１０４ｂは、下地膜１０１の段差１０１ａ、第１半導体層１０２の段差１０２ａが反映されたものである。
【００９０】
図２４は、第１ゲート酸化膜１０４の上に、選択的に第１ゲート電極１０５を形成する工程を示す断面図である。第１ゲート酸化膜１０４の上に、選択的に第１ゲート電極１０５が形成される。２つの段差１０４ａ、１０４ｂにより構成される疑似テーパー角θ０（図１０参照）は３０度以下とされているので、第１半導体層１０２の乗り越え部の第１ゲート電極１０５において、凹部（窪み）や凹部（くびれ）の発生を抑制することが可能である。そのため、薄膜トランジスタ（ＬＴＰＳＴＦＴ）の特性不良や薄膜トランジスタ（ＬＴＰＳＴＦＴ）のゲート配線の断線を防止できる。
【００９１】
図２５は、第１ゲート酸化膜１０４および第１ゲート電極１０５の上に、第１絶縁膜１０７および第２絶縁膜１０８を形成する工程を示す断面図である。まず、第１ゲート酸化膜１０４および第１ゲート電極１０５の上を覆って、第１絶縁膜１０７が形成される。第１絶縁膜１０７はＣＶＤによるＳｉＮで形成される。第１絶縁膜１０７の上には、第２絶縁膜１０８が形成される。第２絶縁膜１０８はＣＶＤによるＳｉＯで形成される。
【００９２】
その後、図４に示す様に、薄膜トランジスタＯＳＴＦＴの製造工程が実施されることになる。
【００９３】
（応用例２）
図１２〜図１７を用いて説明された半導体装置の製造方法１と、図２０〜図２５を用いて説明された半導体装置の製造方法２とを組み合わせて、図４に示す半導体装置１０を形成してもよい。これにより、第１ゲート電極１０５および第２ゲート電極１１６の段切れの発生を抑制することができる。そのため、薄膜トランジスタ（ＬＴＰＳＴＦＴ）および薄膜トランジスタ（ＯＳＴＦＴ）の特性不良、および、薄膜トランジスタ（ＬＴＰＳＴＦＴ）および薄膜トランジスタ（ＯＳＴＦＴ）のゲート配線（１０５、１１６）の断線を防止できる。
【００９４】
実施態様１によれば、以下の１または複数の効果を得ることができる。
【００９５】
１）２つの段差１１２ａ、１１２ｂにより構成される疑似テーパー角θ０（図１０参照）は３０度以下とされているので、第２半導体層１０９の乗り越え部の第２ゲート電極１１６において、凹部（窪み）や凹部（くびれ）の発生を抑制することが可能である。そのため、薄膜トランジスタ（ＯＳＴＦＴ）の特性不良や薄膜トランジスタ（ＯＳＴＦＴ）のゲート配線の断線を防止できる。
【００９６】
２）２つの段差１０４ａ、１０４ｂにより構成される疑似テーパー角θ０（図１０参照）は３０度以下とされているので、第１半導体層１０２の乗り越え部の第１ゲート電極１０５において、凹部（窪み）や凹部（くびれ）の発生を抑制することが可能である。そのため、薄膜トランジスタ（ＬＴＰＳＴＦＴ）の特性不良や薄膜トランジスタ（ＬＴＰＳＴＦＴ）のゲート配線の断線を防止できる。
【００９７】
３）上記１）および上記２）を組み合わせることにより、第１ゲート電極１０５および第２ゲート電極１１６の段切れの発生を抑制することができる。そのため、薄膜トランジスタ（ＬＴＰＳＴＦＴ）および薄膜トランジスタ（ＯＳＴＦＴ）の特性不良、および、薄膜トランジスタ（ＬＴＰＳＴＦＴ）および薄膜トランジスタ（ＯＳＴＦＴ）のゲート配線（１０５、１１６）の断線を防止できる。
【００９８】
（実施形態２）
実施態様１では、ＬＴＰＳＴＦＴとＯＳＴＦＴとを有する表示装置等の半導体装置１０について説明した。実施形態２では、ＯＳＴＦＴのみを有する表示装置等の半導体装置１０ａについて説明する。この場合、図４に示されるＯＳＴＦＴの構成において、ドレイン領域１０９２およびソース領域１０９３に接続された保護用の金属層１１１が削除可能である。したがって、金属層１１１の成膜およびパターニング工程、および、コンタクトホールの洗浄工程が削除できるので、半導体装置１０ａの製造工程を短縮化することができる。
【００９９】
図２６は、実施形態２に係る半導体装置の構成を示す断面図である。図２６に示す半導体装置１０ａは、酸化物半導体（ＯＳ）を用いた薄膜トランジスタ（以下、ＯＳＴＦＴともいう）を備えた第１基板ＳＵＢ１である。図２６において、半導体装置１０ａは、表示パネルの中に設けられる半導体装置である。
【０１００】
半導体装置１０ａは、基板１００、下地膜（下地絶縁膜）１０１、半導体層１０９、ゲート絶縁膜３０１、ゲート電極３０４、第１絶縁膜３０５、第２絶縁膜３０６等を備えている。
【０１０１】
基板１００は、絶縁性の基板であり、ガラスあるいは樹脂で形成されている。基板１００の上には、下地膜１０１が形成されている。下地膜１０１は、絶縁膜であり、ＣＶＤによるシリコン酸化物ＳｉＯあるいはシリコン窒化物ＳｉＮ等で形成されている。
【０１０２】
下地膜１０１の上には、ＯＳＴＦＴのための半導体層１０９が形成されている。半導体層１０９は、酸化物半導体ＯＳで形成されている。半導体層１０９は、チャネル領域１０９１と、半導体層１０９は、チャネル領域１０９１、ドレイン領域またはソース領域１０９２、ソース領域またはドレイン領域１０９３を含む（なお、以下では、ドレイン領域またはソース領域１０９２をドレイン領域として、ソース領域またはドレイン領域１０９３をソース領域として、説明する）。チャネル領域１０９１は、ドレイン領域１０９２とソース領域１０９３との間に設けられる。半導体層１０９の膜厚は、たとえば、５０ｎｍ程度である。
【０１０３】
下地膜１０１および半導体層１０９を覆ってゲート絶縁膜３０１が形成されている。ゲート絶縁膜３０１は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。ゲート絶縁膜３０１の膜厚は、たとえば、１００ｎｍ程度である。
【０１０４】
チャネル領域１０９１の上に対応するゲート絶縁膜３０１の上には、ゲート電極３０４が形成される。ゲート電極３０４は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、Ｍｏ、ＭｏＷ合金等で形成される。ゲート電極３０４の膜厚は、たとえば、２５０ｎｍ程度である。
【０１０５】
ゲート絶縁膜３０１、ゲート電極３０４を覆って、第１絶縁膜３０５が形成される。第１絶縁膜３０５はＳｉＮで形成される。第１絶縁膜１１７の上には、第２絶縁膜３０６が形成される。第４絶縁膜１１８はＳｉＯで形成される。
【０１０６】
ＯＳＴＦＴにソースドレイン電極配線３０８を形成するためのコンタクトホール３０７を形成する。コンタクトホール３０７は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。
【０１０７】
ＯＳＴＦＴでは、３層の絶縁膜（３０１、３０５、３０６）にコンタクトホール３０７が形成される。コンタクトホール３０７は、ドレイン領域１０９２とソース領域１０９３が露出するように、３層の絶縁膜（３０６、３０５、３０１）に形成する。そして、コンタクトホール３０７に、ソースドレイン電極配線３０８を形成する。以上により、酸化物半導体（ＯＳ）を用いた薄膜トランジスタ（ＯＳＴＦＴ）を備えた半導体装置１０ａが構成される。
【０１０８】
図２７は、図２６の薄膜トランジスタＯＳＴＦＴのレイアウトの構成例を示す平面図である。図２８は、図２７のＤ−Ｄ線に沿う断面図である。図２９は、図２７のＥ−Ｅ線に沿う断面図である。図２７が図５と異なる点は、図２７において、ゲート電極の参照番号が３０４へ変更されている点と、金属層１１１が削除されている点である。図２７の他の構成は、図５の他の構成と同じであるので、説明は省略する。
【０１０９】
図２８および図２９に示す様に、下地膜１０１は、２つの段差（第１の段差）１０１ａを有しており、半導体層１０９は、断面視において、所定の角度（図１０のテーパー角θ２に対応する）を有する２つの段差１０１ａによって高くされた下地膜１０１の領域１０１ｂの上に設けられている。半導体層１０９の両端は、断面視において、所定の角度（図１０のテーパー角θ１に対応する）を有する２つ段差（第２の段差）１０９ａを有している。ゲート絶縁膜３０１は、２つの段差（第３の段差）３０１ａと、２つの段差（第４の段差）３０１ｂと、を有する。ゲート絶縁膜３０１に形成された段差３０１ａ、３０１ｂ（図１０の段差１１２ａ、１１２ｂに対応する）は、下地膜１０１の段差１０１ａ、半導体層１０９の段差１０９ａが反映されたものである。したがって、ゲート絶縁膜３０１の上に形成されたゲート電極３０４は、半導体層１０９の乗り越え部のゲート絶縁膜３０１において、段差３０１ａ、３０１ｂの上に形成される。そのため、半導体層１０９の乗り越え部のゲート絶縁膜３０１のテーパー角（図１０の疑似テーパー角θ０に対応する）が緩和されるので、ゲート電極３０４に段切れが発生することはない。つまり、段差３０１ａ、３０１ｂで構成される疑似テーパー角θ０（図１０参照）は３０度以下とされているので、半導体層１０９の乗り越え部のゲート電極３０４において、凹部（窪み）や凹部（くびれ）の発生を抑制することが可能である。そのため、薄膜トランジスタ（ＯＳＴＦＴ）の特性不良や薄膜トランジスタ（ＯＳＴＦＴ）のゲート配線の断線を防止できる。
【０１１０】
（半導体装置の製造方法３）
次に、図３０〜図３５を用いて、表示装置ＤＳＰ内の半導体装置の製造方法の一例を説明する。以下の半導体装置の製造方法では、図２６に示す薄膜トランジスタ（ＯＳＴＦＴ）の製造方法を説明する。
【０１１１】
図３０は、半導体層１０９に対して、シュウ酸系エッチング液を用いたウェットエッチング処理を行う工程を示す断面図である。下地膜（下地絶縁膜）１０１の上に、半導体層１０９が形成され、その後、半導体層１０９の上に選択的にレジスト膜ＲＥが形成される。レジスト膜ＲＥが形成された後、レジスト膜ＲＥをウェットエッチング処理のエッチングマスクとして利用して、半導体層１０９をエッチングする。これにより、レジスト膜ＲＥに覆われていない部分の半導体層１０９がエッチングされる。
【０１１２】
図３１は、下地膜１０１に対してドライエッチング処理を行う工程を示す断面図である。下地膜１０１に対してドライエッチング処理を行うことにより、半導体層１０９から露出する下地膜１０１の部分がエッチングされる。下地膜１０１はエッチングにより削られるので、下地膜１０１の両端には所定の角度（第２テーパー角θ２）を有する段差（第１の段差）１０１ａが形成される。下地膜１０１のエッチングにより削られる量は、図１０の削り量（エッチング量）ｔ２に対応する。また、レジスト膜ＲＥの側面が削られる。これにより、断面視において、半導体層１０９の両端がレジスト膜ＲＥから露出する。
【０１１３】
図３２は、半導体層１０９に対して、再度、シュウ酸系エッチング液を用いたウェットエッチング処理を行う工程を示す断面図である。レジスト膜ＲＥをウェットエッチング処理のエッチングマスクとして利用して、半導体層１０９に対して、再度、ウェットエッチング処理が行われる。これにより、レジスト膜ＲＥから露出する半導体層１０９の両端が横方向にエッチングされる。その結果、半導体層１０９の両端に所定の角度（第１テーパー角θ１）を有する段差（第２の段差）１０９ａが形成される。半導体層１０９の両端が横方向にエッチングされる量は、図１０の半導体層（ＯＳ）１０９の後退量xに対応する。
【０１１４】
図３３は、下地膜１０１および半導体層１０９の上に、ゲート絶縁膜３０１を形成する工程を示す断面図である。レジスト膜ＲＥを除去した後、下地膜１０１および半導体層１０９の上に、ゲート絶縁膜３０１が形成される。下地膜１０１および半導体層１０９の上に、ゲート絶縁膜３０１を形成すると、ゲート絶縁膜３０１には、段差（第３の段差）３０１ａ、段差（第４の段差）３０１ｂの２つの段差が形成される。ゲート絶縁膜３０１に形成された２つの段差３０１ａ、３０１ｂは、段差（第１の段差）１０１ａと段差（第２の段差）１０９ａとが反映されたものである。ゲート絶縁膜３０１は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。２つの段差３０１ａ、３０１ｂにより構成される疑似テーパー角θ０（図１０参照）は、３０度以下とされている。
【０１１５】
図３４は、ゲート絶縁膜３０１の上に、ゲート電極３０４を選択的に形成する工程を示す断面図である。ゲート電極３０４は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、Ｍｏ、ＭｏＷ合金等で形成される。ゲート電極３０４は、ゲート絶縁膜３０１に形成された２つの段差３０１ａ、３０１ｂの上に形成される。２つの段差３０１ａ、３０１ｂにより構成される疑似テーパー角θ０（図１０参照）は３０度以下とされているので、半導体層１０９の乗り越え部のゲート電極３０４において、凹部（窪み）や凹部（くびれ）の発生を抑制することが可能である。そのため、薄膜トランジスタ（ＯＳＴＦＴ）の特性不良や薄膜トランジスタ（ＯＳＴＦＴ）のゲート配線の断線を防止できる。
【０１１６】
図３５は、ゲート電極３０４およびゲート絶縁膜３０１の上に、第１絶縁膜３０５と第２絶縁膜３０６とを形成する工程を示す断面図である。ゲート電極３０４およびゲート絶縁膜３０１を覆って、第１絶縁膜３０５が形成される。第１絶縁膜３０５はＳｉＮで形成される。第１絶縁膜３０５の形成後、第１絶縁膜３０５の上には、第２絶縁膜３０６が形成される。第２絶縁膜３０６はＳｉＯで形成される。
【０１１７】
図３５に示す工程の後、図２６に示す様に、ＯＳＴＦＴにソースドレイン電極配線３０８を形成するためのコンタクトホール３０７が、ゲート絶縁膜３０１、第１絶縁膜３０５および第２絶縁膜３０６に形成される。コンタクトホール３０７は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。その後、コンタクトホール３０７に、ソースドレイン電極配線３０８が形成される。ソースドレイン電極配線３０８は、例えば、Ｔｉ、Ａｌ合金、Ｔｉ等の積層膜で形成することができる。
【０１１８】
（半導体装置の製造方法４）
次に、図３６〜図３８を用いて、表示装置ＤＳＰ内の半導体装置の製造方法の変形例を説明する。以下の半導体装置の製造方法では、図２６に示す薄膜トランジスタ（ＯＳＴＦＴ）の製造方法を説明する。
【０１１９】
図３６は、レジスト膜ＲＥを選択的に半導体層１０９の上に形成する工程を示す断面図である。下地膜（下地絶縁膜）１０１の上に、半導体層１０９が形成され、その後、半導体層１０９の上に選択的にレジスト膜ＲＥが形成される。
【０１２０】
図３７は、下地膜１０１および半導体層１０９に対して、バッファドフッ酸（ＢＨＦ）を用いたウェットエッチング処理を行う工程を示す断面図である。レジスト膜ＲＥは、バッファドフッ酸（ＢＨＦ）を用いたウェットエッチング処理のエッチングマスクとして利用される。このウェットエッチング処理を行うことにより、レジスト膜ＲＥに覆われていない部分の半導体層１０９および下地膜１０１がエッチングにより削られる。また、レジスト膜ＲＥから露出する半導体層１０９の両端が横方向にエッチングにより削られる。
【０１２１】
下地膜１０１はエッチングにより削られるので、下地膜１０１の両端には所定の角度（第２テーパー角θ２）を有する段差（第１の段差）１０１ａが形成される。下地膜１０１のエッチングにより削られる量は、図１０の削り量（エッチング量）ｔ２に対応する。また、半導体層１０９の両端が横方向にエッチングされるので、半導体層１０９の両端に所定の角度（第１テーパー角θ１）を有する段差（第２の段差）１０９ａが形成される。半導体層１０９の両端が横方向にエッチングされる量は、図１０の半導体層（ＯＳ）１０９の後退量xに対応する。
【０１２２】
図３８は、下地膜１０１および半導体層１０９の上に、ゲート絶縁膜３０１を形成する工程を示す断面図である。レジスト膜ＲＥを除去した後、下地膜１０１および半導体層１０９の上に、ゲート絶縁膜３０１が形成される。下地膜１０１および半導体層１０９の上に、ゲート絶縁膜３０１を形成すると、ゲート絶縁膜３０１には、段差（第３の段差）３０１ａ、段差（第４の段差）３０１ｂの２つの段差が形成される。ゲート絶縁膜３０１に形成された２つの段差３０１ａ、３０１ｂは、段差（第１の段差）１０１ａと段差（第２の段差）１０９ａとが反映されたものである。ゲート絶縁膜３０４は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。２つの段差３０１ａ、３０１ｂにより構成される疑似テーパー角θ０（図１０参照）は、３０度以下とされている。
【０１２３】
図３８に示す工程の後、図３４および図３５に示す工程が実施される。そして、次に、図２６に示す様に、ＯＳＴＦＴにソースドレイン電極配線３０８を形成するためのコンタクトホール３０７が、ゲート絶縁膜３０１、第１絶縁膜３０５および第２絶縁膜３０６に形成される。コンタクトホール３０７は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。次に、コンタクトホール３０７に、ソースドレイン電極配線３０８が形成される。ソースドレイン電極配線３０８は、例えば、Ｔｉ、Ａｌ合金、Ｔｉ等の積層膜で形成することができる。
【０１２４】
実施態様２によれば、以下の効果を得ることができる。
【０１２５】
１）段差３０１ａ、３０１ｂで構成される疑似テーパー角θ０（図１０参照）は３０度以下とされているので、半導体層１０９の乗り越え部のゲート電極３０４において、凹部（窪み）や凹部（くびれ）の発生を抑制することが可能である。そのため、薄膜トランジスタ（ＯＳＴＦＴ）の特性不良や薄膜トランジスタ（ＯＳＴＦＴ）のゲート配線の断線を防止できる。
【０１２６】
本発明の実施の形態として上述した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１２７】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【０１２８】
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【０１２９】
上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【０１３０】
１０：半導体装置、  １００：基板、  １０１：下地膜、  １０２：第１半導体層、  １０４：第１ゲート絶縁膜、  １０５：第１ゲート電極、１０６：遮光層、  １０７：第１絶縁膜、  １０８：第２絶縁膜、１０８ａ：段差（第１の段差）、  １０９：第２半導体層、  １０９ａ：段差（第２の段差）、  １１２：第２ゲート絶縁膜、１１２ａ：段差（第３の段差）、１１２ｂ：段差（第４の段差）  １１６：第２ゲート電極、  １１７：第３絶縁膜、  １１８：第４絶縁膜
【図１】
2020155578.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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