(57)【要約】【課題】  適切なメモリセル制御を行うことが可能な不揮発性記憶装置を提供する。【解決手段】  実施形態に係る不揮発性記憶装置は、第１の配線１０と、第２の配線２０と、第１の配線と第２の配線との間に接続され、抵抗変化記憶素子３１、第１のセレクタ３２及び第２のセレクタ３３の直列接続構造を有するメモリセル３０と、を備え、第１及び第２のセレクタはそれぞれ、両端子間に第１の閾電圧Ｖｔｈ１及び第２の閾電圧Ｖｔｈ２が印加されたときにオフ状態からオン状態に移行して両端子間の電圧が第１のホールド電圧Ｖｈｏｌｄ１及び第２のホールド電圧Ｖｈｏｌｄ２まで下がる特性を有し、第１及び第２のセレクタのオフ電流をそれぞれＩｏｆｆ１及びＩｏｆｆ２として、以下の関係が満たされる  Ｖｔｈ１＞Ｖｔｈ２＞Ｖｈｏｌｄ１≧Ｖｈｏｌｄ２  Ｉｏｆｆ１＜Ｉｏｆｆ２。【選択図】  図１
2020155630.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線と交差する第２の配線と、
前記第１の配線と前記第２の配線との間に接続され、抵抗変化記憶素子、第１のスイッチング素子及び第２のスイッチング素子の直列接続構造を有するメモリセルと、
を備え、
前記第１のスイッチング素子は、両端子間に第１の閾電圧Ｖｔｈ１が印加されたときにオフ状態からオン状態に移行して両端子間の電圧が第１のホールド電圧Ｖｈｏｌｄ１まで下がる特性を有し、
前記第２のスイッチング素子は、両端子間に第２の閾電圧Ｖｔｈ２が印加されたときにオフ状態からオン状態に移行して両端子間の電圧が第２のホールド電圧Ｖｈｏｌｄ２まで下がる特性を有し、
前記第１のスイッチング素子のオフ電流をＩｏｆｆ１とし、前記第２のスイッチング素子のオフ電流をＩｏｆｆ２として、以下の関係が満たされる
Ｖｔｈ１＞Ｖｔｈ２＞Ｖｈｏｌｄ１≧Ｖｈｏｌｄ２
Ｉｏｆｆ１＜Ｉｏｆｆ２
ことを特徴とする不揮発性記憶装置。
【請求項２】
前記直列接続構造は、前記抵抗変化記憶素子、前記第１のスイッチング素子及び前記第２のスイッチング素子が任意の順序で積層された構成を有する
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記直列接続構造は、前記第１のスイッチング素子及び前記第２のスイッチング素子の積層構造に対して前記抵抗変化記憶素子が直列接続された構成を有する
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項４】
前記第１のスイッチング素子を構成する材料の組成及び前記第２のスイッチング素子を構成する材料の組成は、積層方向で連続的に変化している
ことを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項５】
前記第１のスイッチング素子と前記第２のスイッチング素子との間には、スペーサ層が設けられている
ことを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項６】
前記抵抗変化記憶素子は、前記第１のスイッチング素子と前記第２のスイッチング素子との間に設けられている
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項７】
前記直列接続構造は、第３のスイッチング素子をさらに含み、
前記第３のスイッチング素子は、両端子間に第３の閾電圧Ｖｔｈ３が印加されたときにオフ状態からオン状態に移行して両端子間の電圧が第３のホールド電圧Ｖｈｏｌｄ３まで下がる特性を有し、
前記第３のスイッチング素子のオフ電流をＩｏｆｆ３として、以下の関係が満たされる
Ｖｔｈ１＞Ｖｔｈ２＞Ｖｔｈ３＞Ｖｈｏｌｄ１≧Ｖｈｏｌｄ２≧Ｖｈｏｌｄ３
Ｉｏｆｆ１＜Ｉｏｆｆ２＜Ｉｏｆｆ３
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項８】
前記抵抗変化記憶素子は、磁気抵抗効果素子である
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
磁気抵抗効果素子等の抵抗変化記憶素子とスイッチング機能を有する素子とを直列に接続した構造を有する複数のメモリセルが半導体基板上に設けられた不揮発性記憶装置（半導体集積回路装置）が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−６７９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
適切なメモリセル制御を行うことが可能な不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性記憶装置は、第１の配線と、前記第１の配線と交差する第２の配線と、前記第１の配線と前記第２の配線との間に接続され、抵抗変化記憶素子、第１のスイッチング素子及び第２のスイッチング素子の直列接続構造を有するメモリセルと、を備え、前記第１のスイッチング素子は、両端子間に第１の閾電圧Ｖｔｈ１が印加されたときにオフ状態からオン状態に移行して両端子間の電圧が第１のホールド電圧Ｖｈｏｌｄ１まで下がる特性を有し、前記第２のスイッチング素子は、両端子間に第２の閾電圧Ｖｔｈ２が印加されたときにオフ状態からオン状態に移行して両端子間の電圧が第２のホールド電圧Ｖｈｏｌｄ２まで下がる特性を有し、前記第１のスイッチング素子のオフ電流をＩｏｆｆ１とし、前記第２のセレクタ素子のオフ電流をＩｏｆｆ２として、以下の関係が満たされる
Ｖｔｈ１＞Ｖｔｈ２＞Ｖｈｏｌｄ１≧Ｖｈｏｌｄ２
Ｉｏｆｆ１＜Ｉｏｆｆ２。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る不揮発性記憶装置の構成の一例を模式的に示した鳥観図である。
【図２】実施形態に係る不揮発性記憶装置の構成の他の例を模式的に示した鳥観図である。
【図３】実施形態に係る不揮発性記憶装置に用いる磁気抵抗効果素子の基本的な構成の一例を模式的に示した断面図である。
【図４】実施形態に係る不揮発性記憶装置に用いる磁気抵抗効果素子の基本的な構成の他の例を模式的に示した断面図である。
【図５】実施形態に係る不揮発性記憶装置に用いるセレクタの電圧−電流特性を模式的に示した図である。
【図６】比較例に係る不揮発性記憶装置の動作特性を模式的に示したタイミング図である。
【図７】実施形態に係る不揮発性記憶装置の動作特性を模式的に示したタイミング図である。
【図８】実施形態に係る不揮発性記憶装置の第１の変更例のメモリセルの構成を模式的に示した断面図である。
【図９】実施形態に係る不揮発性記憶装置の第２の変更例のメモリセルの構成を模式的に示した断面図である。
【図１０】実施形態に係る不揮発性記憶装置の第３の変更例のメモリセルの構成を模式的に示した断面図である。
【図１１】実施形態に係る不揮発性記憶装置の第４の変更例のメモリセルの構成を模式的に示した断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
図１は、実施形態に係る不揮発性記憶装置（半導体集積回路装置）の構成を模式的に示した鳥観図である。
図１に示すように、本実施形態に係る不揮発性記憶装置は、複数の第１の配線１０と複数の第２の配線２０との間に複数のメモリセル３０がＺ方向に設けられた構造の不揮発性記憶装置である。第１の配線１０、第２の配線２０及びメモリセル３０は、半導体基板（図示せず）の主面側に設けられている。半導体基板の主面側には、周辺回路用のトランジスタや配線等（図示せず）も設けられている。
【０００８】
第１の配線１０と第２の配線２０とは互いに交差している。本実施形態では、第１の配線１０と第２の配線２０とは互いに直交している。第１の配線１０及び第２の配線２０の一方はワード線に対応し、第１の配線１０及び第２の配線２０の他方はビット線に対応する。
【０００９】
メモリセル３０は、第１の配線１０と第２の配線２０との間に接続され、磁気抵抗効果素子（不揮発性の抵抗変化記憶素子）３１、第１のセレクタ３２及び第２のセレクタ３３の直列接続構造を有している。具体的には、メモリセル３０は、第１の配線１０と第２の配線２０との交差点に設けられており、磁気抵抗効果素子３１、第１のセレクタ３２及び第２のセレクタ３３がＺ方向に設けられた構造を有している。
【００１０】
なお、図１に示した不揮発性記憶装置は、磁気抵抗効果素子３１上に第１のセレクタ３２及び第２のセレクタ３３が接続された構成であるが、図２に示すように、第１のセレクタ３２及び第２のセレクタ３３上に磁気抵抗効果素子３１が設けられた構成であってもよい。
【００１１】
また、図１及び図２に示した不揮発性記憶装置では、メモリセル３０の直列接続構造は、第１のセレクタ３２及び第２のセレクタ３３及び抵抗変化記憶素子３１が直列接続された構成を有している。本構成に限らず、抵抗変化記憶素子３１、第１のセレクタ３２及び第２のセレクタ素子３３が任意の順序で接続する構成であってもよい。例えば、第１のセレクタ素子３２及び第２のセレクタ３３が接続される順序は、図１及び図２に示した接続順序と逆であってもよい。
【００１２】
図３は、図１及び図２に示した不揮発性記憶装置に用いる磁気抵抗効果素子３１の基本的な構成を模式的に示した断面図である。なお、磁気抵抗効果素子は、ＭＴＪ（magnetic tunnel junction）素子とも呼ばれる。
図３に示した磁気抵抗効果素子３１は、記憶層（第１の磁性層）３１ａと、参照層（第２の磁性層）３１ｂと、記憶層３１ａと参照層３１ｂとの間に設けられたトンネルバリア層（非磁性層）３１ｃとを含んでいる。
【００１３】
記憶層３１ａは、強磁性材料で形成され、可変の磁化方向を有している。可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。記憶層３１ａは、例えば、垂直磁化の特性を有する強磁性材料で形成される。例えば、少なくとも鉄（Ｆｅ）もしくはコバルト（Ｃｏ）を含有する。第１の磁性層２０１は、鉄（Ｆｅ）もしくはコバルト（Ｃｏ）に加えて、ボロン（Ｂ）を含有していてもよい。  参照層３１ｂは、強磁性材料で形成され、固定された磁化方向を有している。固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。参照層３１ｂは、トンネルバリア層３１ｃに隣接する第１の層部分と、トンネルバリア層に隣接していない第２の層部分とを含んでいる。第１の層部分は、例えば、垂直磁化の特性を有する強磁性材料で形成され、鉄（Ｆｅ）、コバルト（Ｃｏ）及びボロン（Ｂ）を含有している。第２の層部分は、例えば、垂直磁化の特性を有する強磁性材料で形成され、コバルト（Ｃｏ）と、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）から選択された少なくとも１つの元素とを含有している。
【００１４】
トンネルバリア層３１ｃは、記憶層３１ａと参照層３１ｂとの間に介在する絶縁層であり、マグネシウム（Ｍｇ）及び酸素（Ｏ）を含有している。
なお、磁気抵抗効果素子３１は、参照層３１ｂの磁化方向に対して反平行の固定された磁化方向を有し、参照層３１ｂから記憶層３１ａに印加される磁界をキャンセルする機能を有するシフトキャンセリング層をさらに含んでいてもよい。その場合、シフトキャンセリング層４３は、例えば、垂直磁化の特性を有する（コバルト（Ｃｏ）と、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）から選択された少なくとも１つの元素とを含有している。
【００１５】
上述した磁気抵抗効果素子３１は、垂直磁化を有するＳＴＴ（spin transfer torque）型の磁気抵抗効果素子である。すなわち、記憶層３１ａの磁化方向はその主面に対して垂直な方向であり、参照層３１ｂの磁化方向はその主面に対して垂直な方向である。
【００１６】
上述した磁気抵抗効果素子３１は、記憶層３１ａの磁化方向が参照層３１ｂの磁化方向に対して平行である低抵抗状態と、記憶層３１ａの磁化方向が参照層３１ｂの磁化方向に対して反平行である高抵抗状態とを有している。したがって、磁気抵抗効果素子３１は、抵抗状態（低抵抗状態及び高抵抗状態）に応じて２値データ（０又は１）を記憶することが可能である。また、磁気抵抗効果素子３１に流れる電流の方向に応じて、低抵抗状態又は高抵抗状態が磁気抵抗効果素子３１に設定される。
【００１７】
なお、図３に示した磁気抵抗効果素子３１は、下層側（半導体基板側）から順に記憶層３１ａ、トンネルバリア層３１ｃ及び参照層３１ｂが積層された構成を有しているが、図４に示すように、下層側（半導体基板側）から順に参照層３１ｂ、トンネルバリア層３１ｃ及び記憶層３１ａが積層された構成を有していてもよい。
【００１８】
図１及び図２に示した第１のセレクタ３２及び第２のセレクタ３３には、図５に模式的に示すような電圧−電流特性を有する２端子型のスイッチング機能を有するスイッチング素子が用いられる。すなわち、第１のセレクタ３２及び第２のセレクタ３３はいずれも、両端子間に閾電圧Ｖｔｈが印加されたときにオフ状態からオン状態に移行して両端子間の電圧がホールド電圧Ｖｈｏｌｄまで下がる特性を有している。第１のセレクタ３２及び第２のセレクタ３３はいずれも、オン状態のときには大きなオン電流Ｉｏｎが流れ、オフ状態のときには微小なオフ電流Ｉｏｆｆが流れる。
【００１９】
例えば、第１のセレクタ３２及び第２のセレクタ３３には、カルコゲン元素を含んだ２端子スイッチング素子を用いることができる。
上述したカルコゲン元素を含んだ２端子型のスイッチング素子では、２端子間に印加される電圧が閾電圧Ｖｔｈよりも小さい場合には、２端子スイッチング素子は高抵抗状態（例えば、電気的に非導通状態）である。２端子間に印加される電圧が閾電圧Ｖｔｈよりも大きくなると、２端子スイッチング素子は低抵抗状態（例えば、電気的に導通状態）に移行する。２端子スイッチング素子は、双方向において、上述した機能を有していてもよい。上述したスイッチング素子は、例えば、Ｔｅ、Ｓｅ及びＳからなる群から選択された少なくとも１つのカルコゲン元素を含んでもよい。或いは、これらのカルコゲン元素を含有する化合物であるカルコゲナイドを含んでいてもよい。また、上述したスイッチング素子は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ及びＳｂからなる群から選択された少なくとも１つの元素を含んでいてもよい。
【００２０】
第１のセレクタ３２と第２のセレクタ３３とは異なった電圧−電流特性を有している。第１のセレクタ３２の閾電圧（第１の閾電圧）をＶｔｈ１とし、第２のセレクタ３３の閾電圧（第２の閾電圧）をＶｔｈ２とする。第１のセレクタ３２のホールド電圧（第１のホールド電圧）をＶｈｏｌｄ１とし、第２のセレクタ３３のホールド電圧（第２のホールド電圧）をＶｈｏｌｄ２とする。また、第１のセレクタ３２のオフ電流をＩｏｆｆ１とし、第２のセレクタ３３のオフ電流をＩｏｆｆ２とする。この場合、以下の関係
Ｖｔｈ１＞Ｖｔｈ２＞Ｖｈｏｌｄ１≧Ｖｈｏｌｄ２      （式１）
Ｉｏｆｆ１＜Ｉｏｆｆ２      （式２）
が満たされている。以下、説明を加える。
【００２１】
図６は、比較例に係る不揮発性記憶装置の動作特性を模式的に示したタイミング図である。比較例の不揮発性記憶装置では、単一の磁気抵抗効果素子と単一のセレクタとの直列接続構造によってメモリセルが構成されている。図６（ａ）はセレクタの両端子間に印加される電圧であり、図６（ｂ）はセレクタに流れる電流（メモリセルに流れる電流）である。比較例のセレクタでは、閾電圧Ｖｔｈｃ＝5．０Ｖ、ホールド電圧Ｖｈｏｌｄｃ＝１．０Ｖ、オフ電流Ｉｏｆｆｃ＝１ｅ−９Ａ、であるとする。
【００２２】
時刻ｔ１でセレクタの印加電圧が閾電圧Ｖｔｈｃ（5．０Ｖ）に達すると、セレクタはオン状態となり、メモリセルにオン電流が流れる。このとき、セレクタの閾電圧Ｖｔｈｃとホールド電圧Ｖｈｏｌｄｃとの差（Ｖｔｈｃ−Ｖｈｏｌｄｃ）に応じたオーバーシュートが生じ、メモリセルには過度の電流が流れる。そのため、比較例ではリードディスターブ（read disturb）やブレークダウンが生じるおそれがある。
【００２３】
図７は、本実施形態に係る不揮発性記憶装置の動作特性を模式的に示したタイミング図である。図７（ａ）において、特性Ｓ１は第１のセレクタ３２の両端子間に印加される電圧の特性、特性Ｓ２は第２のセレクタ３３の両端子間に印加される電圧の特性、特性Ｓ３は第１のセレクタ３２及び第２のセレクタ３３の直列接続の両端子間に印加される電圧の特性である。図７（ｂ）は、第１のセレクタ３２及び第２のセレクタ３３の直列接続に流れる電流（メモリセル３０に流れる電流）である。
【００２４】
第１のセレクタ３２の閾電圧Ｖｔｈ１＝5．０Ｖ、第２のセレクタ３３の閾電圧Ｖｔｈ１＝3．０Ｖ、第１のセレクタ３２のホールド電圧Ｖｈｏｌｄ１＝１．０Ｖ、第２のセレクタ３３のホールド電圧Ｖｈｏｌｄ２＝１．０Ｖ、第１のセレクタ３２のオフ電流Ｉｏｆｆ１＝１ｅ−９Ａ、第２のセレクタ３３のオフ電流Ｉｏｆｆ２＝１ｅ−６Ａ、であるとする。
【００２５】
時刻ｔ１で第１のセレクタ３２の印加電圧が閾電圧Ｖｔｈ１（５．０Ｖ）に達すると、第１のセレクタ３２はオン状態になる。このとき、第２のセレクタ３３はオフ状態であるため、オーバーシュートは生じない。時刻ｔ２で第２のセレクタ３３の印加電圧が閾電圧Ｖｔｈ２（３．０Ｖ）に達すると、第２のセレクタ３３もオン状態となる。その結果、第２のセレクタ３３の閾電圧Ｖｔｈ２とホールド電圧Ｖｈｏｌｄ２との差（Ｖｔｈ２−Ｖｈｏｌｄ２）に応じたオーバーシュートが生じる。しかしながら、第２のセレクタ３３の閾電圧Ｖｔｈ２（３．０Ｖ）は、第１のセレクタ３２の閾電圧Ｖｔｈ１（５．０Ｖ）よりも低いため、オーバーシュートを小さくすることができる。
【００２６】
以上のように、本実施形態によれば、メモリセル３０を磁気抵抗効果素子３１、第１のセレクタ３２及び第２のセレクタ３３の直列接続構造で構成し、閾電圧（Ｖｔｈ１、Ｖｔｈ２）、ホールド電圧（Ｖｈｏｌｄ１、Ｖｈｏｌｄ２）及びオフ電流（Ｉｏｆｆ１、Ｉｏｆｆ２）の関係が式１及び式２を満たすようにすることで、メモリセル３０を選択するときのオーバーシュートを抑制することができる。その結果、リードディスターブやブレークダウンを抑制することができ、適切なメモリセル制御を行うことが可能となる。  以上のように、本実施形態によれば、メモリセル３０を磁気抵抗効果素子３１、第１のセレクタ３２及び第２のセレクタ３３の直列接続構造で構成し、閾電圧（Ｖｔｈ１、Ｖｔｈ２）、ホールド電圧（Ｖｈｏｌｄ１、Ｖｈｏｌｄ２）及びオフ電流（Ｉｏｆｆ１、Ｉｏｆｆ２）の関係が式１及び式２を満たすようにすることで、メモリセル３０を選択するときのオーバーシュートを抑制することができる。その結果、リードディスターブやブレークダウンを抑制することができ、適切なメモリセル制御を行うことが可能となる。
【００２７】
また、本実施形態では、メモリセル３０が半選択されるときに生じる問題を抑制することもできる。半選択とは、選択されたメモリセルに接続されたワード線に接続された非選択メモリセル、或いは選択されたメモリセルに接続されたビット線に接続された非選択メモリセルに対して、選択されたメモリセルに印加される電圧の半分程度の電圧（半選択電圧）が印加されることを言う。仮に、第１のセレクタ３２を設けずに、第２のセレクタ３３のみを設けたとすると、非選択メモリセルに半選択電圧が印加されたときに、非選択メモリセルが誤ってオン状態になってしまうおそれがある。本実施形態では、第２のセレクタ３３の閾電圧Ｖｔｈ２よりも高い閾電圧Ｖｔｈ１を有する第１のセレクタ３２を設けているため、半選択状態のメモリセルが誤ってオン状態になってしまうという問題を防止することが可能となる。
【００２８】
なお、上述した本実施形態の動作は、メモリセル３０に対する書き込み動作及び読み出し動作いずれについても適用可能である。
次に、本実施形態の種々の変更例について説明する。なお、基本的な構成及び基本的な動作は上述した実施形態と同様であるため、上述した実施形態で説明した事項の説明は省略する。
【００２９】
図８は、第１の変更例に係るメモリセル３０の構成を模式的に示した断面図である。上述した実施形態では、第１のセレクタ３２と第２のセレクタ３３とが独立した素子として設けられていたが、本変更例では、第１のセレクタ３２と第２のセレクタ３３とが独立した素子として設けられているわけではなく、第１のセレクタ３２と第２のセレクタ３３とが連続的な構成を有する１つのセレクタ３４として設けられている。具体的には、本変更例では、第１のセレクタ３２を構成する材料の組成及び第２のセレクタ３３を構成する材料の組成が積層方向で連続的に変化している。このような構成であっても、第１のセレクタ３２を構成する材料部分と、第２のセレクタ３３を構成する材料部分とが、式１及び式２を満たすような関係を有していれば、上述した実施形態と同様の機能を果たすことが可能である。
【００３０】
図９は、第２の変更例に係るメモリセル３０の構成を模式的に示した断面図である。本変更例では、第１のセレクタ３２と第２のセレクタ３３との間に、導電性のスペーサ層３５が設けられている。スペーサ層３５には、例えば金属層を用いることができる。このような構成であっても、第１のセレクタ３２と第２のセレクタ３３とが式１及び式２を満たすような関係を有していれば、上述した実施形態と同様の機能を果たすことが可能である。
【００３１】
図１０は、第３の変更例に係るメモリセル３０の構成を模式的に示した断面図である。上述した実施形態のメモリセル３０は、第１のセレクタ３２及び第２のセレクタ３３の積層構造に対して抵抗変化記憶素子３１が直列接続された構成を有していたが、本変更例のメモリセル３０は、抵抗変化記憶素子３１が第１のセレクタ３２と第２のセレクタ３２との間に設けられた構成を有している。このような構成であっても、第１のセレクタ３２と第２のセレクタ３３とが式１及び式２を満たすような関係を有していれば、上述した実施形態と同様の機能を果たすことが可能である。
【００３２】
図１１は、第４の変更例に係るメモリセル３０の構成を模式的に示した断面図である。上述した実施形態では、メモリセル３０に２つのセレクタ（第１のセレクタ３２、第２のセレクタ３３）の直列接続が含まれていたが、メモリセル３０に３つ以上のセレクタ素子の直列接続が含まれていてもよい。図１１に示した例では、メモリセル３０に、第１のセレクタ３２、第２のセレクタ３３及び第３のセレクタ３６の直列接続が含まれている。
【００３３】
第３のセレクタ３６の閾電圧（第３の閾電圧）をＶｔｈ３とし、第３のセレクタ３６のホールド電圧（第３のホールド電圧）をＶｈｏｌｄ３とし、第３のセレクタ３６のオフ電流をＩｏｆｆ３とする。この場合、以下の関係
Ｖｔｈ１＞Ｖｔｈ２＞Ｖｔｈ３＞Ｖｈｏｌｄ１≧Ｖｈｏｌｄ２≧Ｖｈｏｌｄ３
Ｉｏｆｆ１＜Ｉｏｆｆ２＜Ｉｏｆｆ３
が満たされていることが好ましい。
【００３４】
一般的には、メモリセル３０にｎ個（ｎは２以上の整数）のセレクタの直列接続が含まれている場合、第ｘ番目（ｘは、１≦ｘ≦ｎを満たす任意の整数）のセレクタの閾電圧、ホールド電圧及びオフ電流をそれぞれ、Ｖｔｈｘ、Ｖｈｏｌｄｘ及びＩｏｆｆｘとし、第ｙ番目（ｙは、１≦ｙ≦ｎ及びｙ≠ｘを満たす任意の整数）のセレクタの閾電圧、ホールド電圧及びオフ電流をそれぞれ、Ｖｔｈｙ、Ｖｈｏｌｄｙ及びＩｏｆｆｙとすると、以下の関係
Ｖｔｈｘ＞Ｖｔｈｙ＞Ｖｈｏｌｄｘ≧Ｖｈｏｌｄｙ
Ｉｏｆｆｘ＜Ｉｏｆｆｙ
が満たされていることが好ましい。
【００３５】
なお、上述した実施形態では、抵抗変化記憶素子３１として磁気抵抗効果素子を用いたが、磁気抵抗効果素子以外の不揮発性の抵抗変化記憶素子を用いてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
１０…第１の配線      ２０…第２の配線      ３０…メモリセル
３１…磁気抵抗効果素子（抵抗変化記憶素子）
３１ａ…記憶層      ３１ｂ…参照層      ３１ｃ…トンネルバリア層
３２…第１のセレクタ      ３３…第２のセレクタ
３４…セレクタ    ３５…スペーサ層
３６…第３のセレクタ
【図１】
2020155630.tif 000003
【図２】
2020155630.tif 000004
【図３】
2020155630.tif 000005
【図４】
2020155630.tif 000006
【図５】
2020155630.tif 000007
【図６】
2020155630.tif 000008
【図７】
2020155630.tif 000009
【図８】
2020155630.tif 000010
【図９】
2020155630.tif 000011
【図１０】
2020155630.tif 000012
【図１１】
2020155630.tif 000013