(57)【要約】【課題】  ＧａＮ系半導体を有するスイッチング素子に電界緩和層を形成する。【解決手段】  スイッチング素子の製造方法であって、ＧａＮ系半導体によって構成されたｎ型のドリフト層上にＧａＮ系半導体によって構成されたｐ型のボディ層をエピタキシャル成長させる工程と、前記ボディ層の表面に底面が前記ボディ層内に位置するトレンチを形成する工程と、前記トレンチの前記底面にｎ型不純物を注入することによって前記ボディ層内に前記トレンチの前記底面から前記ドリフト層まで分布するｎ型の底部層を形成する工程と、前記トレンチ内にゲート絶縁膜とゲート電極を形成する工程と、前記ボディ層によって前記底部層から分離されているとともに前記ゲート絶縁膜に接するｎ型のソース層を形成する工程を有する。【選択図】図３
2020077829.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子の製造方法であって、
ＧａＮ系半導体によって構成されたｎ型のドリフト層上に、ＧａＮ系半導体によって構成されたｐ型のボディ層をエピタキシャル成長させる工程と、
前記ボディ層の表面に、底面が前記ボディ層内に位置するトレンチを形成する工程と、
前記トレンチの前記底面にｎ型不純物を注入することによって、前記ボディ層内に、前記トレンチの前記底面から前記ドリフト層まで分布するｎ型の底部層を形成する工程と、
前記トレンチ内に、ゲート絶縁膜とゲート電極を形成する工程と、
前記ボディ層によって前記底部層から分離されており、前記ゲート絶縁膜に接するｎ型のソース層を形成する工程、
を有する製造方法。
【請求項２】
前記底部層を形成する前記工程では、前記ボディ層から前記ドリフト層に跨る範囲にｎ型不純物を注入することによって、前記底部層の下部に前記底部層及び前記ドリフト層よりもｎ型不純物濃度が高い高濃度層を形成する、請求項１の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子の製造方法に関する。
【０００２】
特許文献１には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子では、ボディ層が、トレンチの底面よりも下側まで伸びる電界緩和層を有している。ボディ層に電界緩和層を設けることで、トレンチの底面近傍のゲート絶縁膜に加わる電界を緩和し、スイッチング素子の耐圧を向上させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１３８９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のスイッチング素子では、各半導体層がＳｉＣ（炭化シリコン）により構成されている。電界緩和層は、ＳｉＣにより構成されたドリフト層にｐ型不純物をイオン注入することによって形成される。
【０００５】
近年では、ＧａＮ（窒化ガリウム）系半導体により構成されたスイッチング素子の開発が進んでいる。なお、ＧａＮ系半導体とは、ガリウムと窒素の化合物を主材料とする半導体である。ＧａＮ系半導体には、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等が含まれる。ＧａＮ系半導体のｐ型層をイオン注入によって形成することは極めて難しく、ＧａＮ系半導体のｐ型層はエピタキシャル成長によって形成するのが一般的である。このため、ＧａＮ系半導体を有するスイッチング素子において電界緩和層を設ける場合には、特許文献１のような工程（すなわち、ｐ型不純物のイオン注入によって電界緩和層を形成する工程）を採用することは困難である。したがって、本明細書では、ＧａＮ系半導体を有するスイッチング素子において、電界緩和層を形成する技術を提案する。
【課題を解決するための手段】
【０００６】
本明細書が開示するスイッチング素子の製造方法は、ボディ層成長工程、トレンチ形成工程、底部層形成工程、ゲート形成工程、及び、ソース層形成工程を有している。前記ボディ層成長工程では、ＧａＮ系半導体によって構成されたｎ型のドリフト層上に、ＧａＮ系半導体によって構成されたｐ型のボディ層をエピタキシャル成長させる。前記トレンチ形成工程では、前記ボディ層の表面に、底面が前記ボディ層内に位置するトレンチを形成する。前記底部層形成工程では、前記トレンチの前記底面にｎ型不純物を注入することによって、前記ボディ層内に、前記トレンチの前記底面から前記ドリフト層まで分布するｎ型の底部層を形成する。前記ゲート形成工程では、前記トレンチ内に、ゲート絶縁膜とゲート電極を形成する。前記ソース層形成工程では、前記ボディ層によって前記底部層から分離されており、前記ゲート絶縁膜に接するｎ型のソース層を形成する。
【０００７】
なお、ソース層形成工程は、ボディ層を形成した後であればいつ行ってもよい。例えば、ソース層は、ゲート絶縁膜より先に形成されてもよいし、ゲート絶縁膜より後に形成されてもよい。すなわち、ソース層とゲート絶縁膜の両方が形成されたときにソース層がゲート絶縁膜に接していれば、ソース層とゲート絶縁膜の何れが先に形成されてもよい。
【０００８】
この製造方法では、ボディ層の表面に底面がボディ層内に位置するトレンチを形成し、その後に、トレンチの底面にｎ型不純物を注入する。これによって、トレンチの底部近傍のボディ層をｎ型化し、トレンチの底面からドリフト層まで分布するｎ型の底部層を形成する。ｎ型化せずに残存したボディ層は、トレンチの底面よりも上側に位置する部分（メインボディ層）と、トレンチの底面よりも下側に位置する部分（電界緩和層）を有する。その後、ゲート形成工程とソース層形成工程を行われる。このように各工程を実施すると、電界緩和層がトレンチの底面（すなわち、ゲート構造の下端）よりも下側まで伸びている構造が得られる。ゲート電極の電位をゲート閾値以上まで上昇させると、ゲート絶縁膜に接する範囲でメインボディ層にチャネルが形成される。すると、チャネルと底部層を介してソース層とドリフト層の間が接続され、スイッチング素子がオンする。ゲート電極の電位をゲート閾値未満まで低下させると、チャネルが消失し、スイッチング素子がオフする。このとき、電界緩和層から底部層へ空乏層が広がることで、トレンチの底面近傍のゲート絶縁膜に加わる電界が緩和される。このように、この製造方法によれば、電界緩和層によってトレンチの底面近傍の電界を緩和することが可能なスイッチング素子を製造することができる。また、この製造方法では、エピタキシャル成長によって電界緩和層を含むボディ層を形成するので、ＧａＮ系半導体により構成されたｐ型の電界緩和層を好適に形成することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態のスイッチング素子の断面図。
【図２】実施形態のスイッチング素子の製造方法の説明図。
【図３】実施形態のスイッチング素子の製造方法の説明図。
【図４】実施形態のスイッチング素子の製造方法の説明図。
【図５】実施形態のスイッチング素子の製造方法の説明図。
【発明を実施するための形態】
【００１０】
図１に示す実施形態のスイッチング素子１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。スイッチング素子１０は、ＧａＮにより構成された半導体基板１２を有している。半導体基板１２の表面（上面）１２ａには、トレンチ２０が形成されている。トレンチ２０内に、ゲート絶縁膜２２とゲート電極２４が配置されている。ゲート絶縁膜２２は、トレンチ２０の内面を覆っている。ゲート電極２４は、ゲート絶縁膜２２によって半導体基板１２から絶縁されている。ゲート電極２４の表面は、層間絶縁膜２６によって覆われている。半導体基板１２の表面１２ａに、ソース電極３０が配置されている。ソース電極３０は、層間絶縁膜２６によってゲート電極２４から絶縁されている。半導体基板１２の裏面１２ｂに、ドレイン電極３２が配置されている。
【００１１】
半導体基板１２は、ソース層４０、ボディ層４２、底部層４６、高濃度層４８、ドリフト層５０、及び、ドレイン層５２を有している。
【００１２】
ソース層４０は、ｎ型層であり、ソース電極３０に接している。ソース層４０は、トレンチ２０の上端でゲート絶縁膜２２に接している。
【００１３】
ボディ層４２は、ｐ型層であり、ソース層４０の側方と下側に配置されている。ボディ層４２によって、ソース層４０が底部層４６、高濃度層４８、ドリフト層５０、及び、ドレイン層５２から分離されている。ボディ層４２は、ボディコンタクト層４２ａ、メインボディ層４２ｂ、及び、電界緩和層４２ｃを有している。
【００１４】
ボディコンタクト層４２ａは、メインボディ層４２ｂ、及び、電界緩和層４２ｃよりも高いｐ型不純物濃度を有している。ボディコンタクト層４２ａは、ソース層４０の側方に配置されており、ソース電極３０に接している。
【００１５】
メインボディ層４２ｂは、ソース層４０とボディコンタクト層４２ａの下側に配置されている。メインボディ層４２ｂは、ボディ層４２のうちのトレンチ２０の底面とソース層４０の間の深さ範囲内に位置する部分である。メインボディ層４２ｂは、ソース層４０の下側でゲート絶縁膜２２に接している。
【００１６】
電界緩和層４２ｃは、メインボディ層４２ｂの下側に配置されている。電界緩和層４２ｃは、ボディ層４２のうちのトレンチ２０の底面よりも下側に位置する部分である。電界緩和層４２ｃは、メインボディ層４２ｂと略同じｐ型不純物濃度を有している。電界緩和層４２ｃは、トレンチ２０の直下には存在していない。
【００１７】
底部層４６は、ｎ型層であり、トレンチ２０の直下に配置されている。底部層４６は、トレンチ２０の底面においてゲート絶縁膜２２に接している。底部層４６は、２つの電界緩和層４２ｃの間に配置されている。
【００１８】
高濃度層４８は、ｎ型層であり、底部層４６の直下に配置されている。高濃度層４８は、底部層４６及びドリフト層５０よりも高いｎ型不純物濃度を有している。
【００１９】
ドリフト層５０は、ｎ型層であり、高濃度層４８及び電界緩和層４２ｃの下側に配置されている。
【００２０】
ドレイン層５２は、ｎ型層であり、ドリフト層５０の下側に配置されている。ドレイン層５２は、ドリフト層５０よりも高いｎ型不純物濃度を有している。ドレイン層５２は、ドレイン電極３２に接している。
【００２１】
スイッチング素子１０の使用時には、ドレイン電極３２にソース電極３０よりも高い電位が印加される。ゲート電極２４の電位をゲート閾値以上まで上昇させると、ゲート絶縁膜２２近傍のメインボディ層４２ｂにチャネルが形成され、チャネルによってソース層４０が底部層４６に接続される。すると、ソース電極３０から、ソース層４０、チャネル、底部層４６、高濃度層４８、ドリフト層５０、及び、ドレイン層５２を介して、ドレイン電極３２へ電子が流れる。すなわち、スイッチング素子１０がオンする。底部層４６の下部にｎ型不純物濃度が高い高濃度層４８が設けられていることで、電子が流れる経路の抵抗の低減が図られている。したがって、このスイッチング素子１０は低いオン抵抗を有している。
【００２２】
ゲート電極２４の電位をゲート閾値未満まで低下させると、チャネルが消失し、スイッチング素子１０がオフする。スイッチング素子１０がオフすると、ボディ層４２から底部層４６、高濃度層４８、及び、ドリフト層５０へ空乏層が広がる。底部層４６、高濃度層４８、及び、ドリフト層５０に広がった空乏層によって、ボディ層４２とドレイン層５２の間の電位差が保持される。また、このスイッチング素子１０では、底部層４６の横に電界緩和層４２ｃが配置されており、底部層４６が電界緩和層４２ｃによって挟まれている。したがって、底部層４６が両側の電界緩和層４２ｃから伸びる空乏層によって空乏化される。このため、スイッチング素子１０がオフすると、底部層４６へ瞬時に空乏層が広がり、トレンチ２０の底面近傍のゲート絶縁膜２２に電界が集中することが抑制される。すなわち、電界緩和層４２ｃによって、トレンチ２０の底面近傍に生じる電界が緩和される。このため、このスイッチング素子１０は、高い耐圧を有している。
【００２３】
次に、スイッチング素子１０の製造方法について説明する。スイッチング素子１０は、ＧａＮにより構成されたドレイン層５２を有する半導体ウエハから製造される。まず、図２に示すように、ドレイン層５２上にＧａＮにより構成されたｎ型のドリフト層５０をエピタキシャル成長させる。ここでは、厚さが約４．９μｍであり、ｎ型不純物濃度が約２×１０１６／ｃｍ３であるドリフト層５０を形成する。次に、ドリフト層５０上に、ＧａＮにより構成されたｐ型のボディ層４２をエピタキシャル成長させる。ここでは、厚さが約２．３μｍであり、ｐ型不純物濃度が約５×１０１７／ｃｍ３であるボディ層４２を形成する。
【００２４】
次に、図３に示すように、ボディ層４２の表面に、ボディ層４２内に底面を有するトレンチ２０を形成する。
【００２５】
次に、図４に示すように、ボディ層４２の表面に、トレンチ２０を覆わないようにマスク６０を形成する。そして、マスク６０を介して、トレンチ２０の底面にｎ型不純物（例えば、Ｓｉ（シリコン））をイオン注入する。ここでは、ｎ型不純物の注入エネルギーを調整することによって、図４の範囲６２に示すように、トレンチ２０の底面からドリフト層５０に跨る深さ範囲にｎ型不純物が分布するようにｎ型不純物を注入する。次に、注入したｎ型不純物を活性化させる。これによって、範囲６２内のボディ層４２をｎ型化し、図５に示すようにトレンチ２０の直下のボディ層４２内にｎ型の底部層４６を形成する。ここでは、ｎ型不純物濃度が約５．５×１０１７／ｃｍ３である底部層４６を形成する。また、底部層４６の直下には、ｎ型のドリフト層５０にｎ型不純物が注入されることによって、ｎ型不純物濃度が高い高濃度層４８が形成される。高濃度層４８は、ドリフト層５０及び底部層４６よりも高いｎ型不純物濃度を有する。また、ｎ型化しなかったボディ層４２のうち、トレンチ２０の底面よりも下側の部分は、電界緩和層４２ｃとなる。ｎ型化しなかったボディ層４２のうち、トレンチ２０の底面よりも上側の部分は、メインボディ層４２ｂとなる。
【００２６】
次に、図１に示すように、トレンチ２０の内部に、ゲート絶縁膜２２とゲート電極２４を形成する。次に、メインボディ層４２ｂの一部にｎ型不純物とｐ型不純物を選択的に注入することによって、ソース層４０とボディコンタクト層４２ａを形成する。次に、ゲート電極２４の表面に層間絶縁膜２６を形成する。さらに、層間絶縁膜２６、ソース層４０、及び、ボディ層４２の表面を覆うようにソース電極３０を形成する。次に、ドレイン層５２の裏面にドレイン電極３２を形成する。以上の工程を実施することで、図１に示すスイッチング素子１０が完成する。
【００２７】
以上に説明したように、この製造方法によれば、エピタキシャル成長によって形成されたボディ層４２の一部が電界緩和層４２ｃとなる。すなわち、エピタキシャル成長によって、ＧａＮにより構成されているとともにトレンチ２０の底面よりも下側に突出するｐ型の電界緩和層４２ｃを形成することができる。すなわち、実施形態の製造方法によれば、ｐ型不純物のイオン注入を行うことなく、エピタキシャル成長とｎ型不純物のイオン注入によって各半導体層を形成することができる。エピタキシャル成長とｎ型不純物のイオン注入は、ＧａＮ系半導体に対して好適に実施することができる。したがって、実施形態の製造方法によれば、スイッチング素子１０を好適に製造することができる。
【００２８】
また、この製造方法によれば、底部層４６の下部にｎ型不純物濃度が高い高濃度層４８を形成できるので、スイッチング素子１０のオン抵抗を低減することができる。また、高濃度層４８がトレンチ２０に接しない位置に形成されるので、電界緩和層４２ｃから伸びる空乏層がトレンチ２０の底面周辺まで広がり易く、トレンチ２０の底面における電界集中を効果的に緩和することができる。
【００２９】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００３０】
本明細書が開示する一例の製造方法においては、底部層を形成する工程では、ボディ層からドリフト層に跨る範囲にｎ型不純物を注入することによって、底部層の下部に底部層及びドリフト層よりもｎ型不純物濃度が高い高濃度層を形成してもよい。
【００３１】
この構成によれば、スイッチング素子のオン抵抗を低減することができる。
【００３２】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３３】
１０    ：スイッチング素子
１２    ：半導体基板
２０    ：トレンチ
２２    ：ゲート絶縁膜
２４    ：ゲート電極
２６    ：層間絶縁膜
３０    ：ソース電極
３２    ：ドレイン電極
４０    ：ソース層
４２    ：ボディ層
４２ａ  ：ボディコンタクト層
４２ｂ  ：メインボディ層
４２ｃ  ：電界緩和層
４６    ：底部層
４８    ：高濃度層
５０    ：ドリフト層
５２    ：ドレイン層
【図１】
2020077829.tif 000003
【図２】
2020077829.tif 000004
【図３】
2020077829.tif 000005
【図４】
2020077829.tif 000006
【図５】
2020077829.tif 000007