(57)【要約】【課題】小型化可能な半導体装置を提供する。【解決手段】一つの実施形態に係る半導体装置は、基板と、第１の積層部品と、第２の積層部品と、被覆樹脂と、を備える。前記第１の積層部品は、第１のチップを含み、前記基板の表面に積み上げられる。前記第２の積層部品は、第２のチップを含み、前記表面に積み上げられる。前記被覆樹脂は、前記表面と、前記第１の積層部品と、前記第２の積層部品とを覆う。前記複数の第１のチップのうち二番目に前記表面から離間した一つの前記第１の上面は、前記複数の第２のチップのうち二番目に前記表面から離間した一つの前記第２の上面と、前記第１の方向において異なる位置にある。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の方向に向く表面と、前記表面に設けられた複数の電極と、を有する基板と、
複数の第１のチップを含み、前記表面に積み上げられた複数の第１の積層部品と、
前記複数の第１のチップと前記複数の電極と、を接続する複数の第１のワイヤと、
複数の第２のチップを含み、前記表面に積み上げられた複数の第２の積層部品と、
前記複数の第２のチップと前記複数の電極と、を接続する複数の第２のワイヤと、
前記表面と、前記複数の第１の積層部品と、前記複数の第１のワイヤと、前記複数の第２の積層部品と、前記複数の第２のワイヤと、を覆い、前記第１の方向に向く外面を有し、マークを形成する凹部が前記外面に設けられた、被覆樹脂と、
を具備し、
前記複数の第１のチップを含む前記複数の第１の積層部品はそれぞれ、前記第１の方向に向く第１の上面を有し、
前記複数の第２のチップを含む前記複数の第２の積層部品はそれぞれ、前記第１の方向に向く第２の上面を有し、
前記複数の第１のチップのうち二番目に前記表面から離間した一つの前記第１の上面は、前記複数の第２のチップのうち二番目に前記表面から離間した一つの前記第２の上面と、前記第１の方向において異なる位置にあり、
前記凹部は前記外面のうち、前記複数の第１の積層部品のうち最も前記表面から離間した一つの前記第１の上面と、前記複数の第２の積層部品のうち最も前記表面から離間した一つの前記第２の上面と、のうち前記表面からより遠い一方に前記第１の方向において重なる領域、の外に位置する、
半導体装置。
【請求項２】
前記複数の第１の積層部品の数が、前記複数の第２の積層部品の数と異なる、請求項１の半導体装置。
【請求項３】
前記複数の第１の積層部品の数が、前記複数の第２の積層部品の数と同一である、請求項１の半導体装置。
【請求項４】
前記複数の第１のチップのうち一つの厚さは、前記複数の第２のチップのうち一つの厚さと異なる、請求項１乃至請求項３のうちいずれか一つの半導体装置。
【請求項５】
前記複数の第１のチップは、情報を記憶する複数の第１のメモリチップを含み、
前記複数の第２のチップは、情報を記憶する複数の第２のメモリチップと、前記複数の第１のメモリチップ及び前記複数の第２のメモリチップを制御するコントローラチップと、を含む、
請求項１乃至請求項４のうちいずれか一つの半導体装置。
【請求項６】
前記コントローラチップと前記複数の電極とを接続する複数の第３のワイヤと、
前記複数の第２の積層部品のうち一つと前記コントローラチップとを互いに接着する接着層と、
をさらに具備し、
前記コントローラチップは、前記表面に配置され、
前記第３のワイヤの少なくとも一部は、前記接着層に埋まる、
請求項５の半導体装置。
【請求項７】
前記表面に配置されたコントローラチップと、
前記コントローラチップと前記複数の電極とを接続する複数の第３のワイヤと、
前記複数の第２の積層部品のうち一つと前記表面とを互いに接着する接着層と、
をさらに具備し、
前記複数の第１のチップは、情報を記憶するとともに前記コントローラチップに制御される複数の第１のメモリチップを含み、
前記複数の第２のチップは、情報を記憶するとともに前記コントローラチップに制御される複数の第２のメモリチップを含み、
前記第３のワイヤの少なくとも一部は、前記接着層に埋まる、
請求項１乃至請求項４のうちいずれか一つの半導体装置。
【請求項８】
前記複数の第２の積層部品は、前記複数の第２のチップの間、又は前記複数の第２のチップのうち一つと前記表面との間、に位置するスペーサを含む、請求項１乃至請求項４のうちいずれか一つの半導体装置。
【請求項９】
前記複数の第２のチップのうち一つは、前記複数の第２のワイヤのうち一つが接続される端子を有し、前記スペーサに支持され、
前記端子は、前記スペーサと前記第１の方向に重なる位置に設けられる、
請求項８の半導体装置。
【請求項１０】
前記スペーサは、無機材料によって作られ、
前記複数の第１のチップ及び前記複数の第２のチップのうち少なくとも一つは、前記無機材料を含む材料によって作られた層を含む、
請求項８又は請求項９の半導体装置。
【請求項１１】
前記被覆樹脂は、合成樹脂によって作られ、
前記スペーサは、前記合成樹脂によって作られる、
請求項８又は請求項９の半導体装置。
【請求項１２】
第１の方向に向く表面と、前記表面に設けられた複数の電極と、を有する基板と、
複数の第１のチップを含み、前記表面に積み上げられた複数の第１の積層部品と、
前記複数の第１のチップと前記複数の電極と、を接続する複数の第１のワイヤと、
複数の第２のチップを含み、前記表面に積み上げられた複数の第２の積層部品と、
前記複数の第２のチップと前記複数の電極と、を接続する複数の第２のワイヤと、
前記表面と、前記複数の第１の積層部品と、前記複数の第１のワイヤと、前記複数の第２の積層部品と、前記複数の第２のワイヤと、を覆う被覆樹脂と、
を具備し、
前記複数の第１のチップを含む前記複数の第１の積層部品はそれぞれ、前記第１の方向に向く第１の上面を有し、
前記複数の第２のチップを含む前記複数の第２の積層部品はそれぞれ、前記第１の方向に向く第２の上面を有し、
前記複数の第１のチップのうち二番目に前記表面から離間した一つの前記第１の上面は、前記複数の第２のチップのうち二番目に前記表面から離間した一つの前記第２の上面と、前記第１の方向において異なる位置にある、
半導体装置。
【請求項１３】
前記複数の第１の積層部品のうち最も前記表面から離間した一つの前記第１の上面と、前記複数の第２の積層部品のうち最も前記表面から離間した一つの前記第２の上面と、が前記第１の方向において同一の位置にある、請求項１２の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、基板に積み上げられた複数のチップを備える装置が知られる。積み上げられたチップは、例えば、ボンディングワイヤによって、互いに接続されるとともに基板に接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−０４５１６６号公報
【特許文献２】特開２００６−１３４９１７号公報
【特許文献３】米国特許第８７２９６８９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの半導体装置において、基板に積み上げられた複数のチップと、当該基板に積み上げられた他の複数のチップと、が並べられることがある。この場合、半導体装置が積層方向と交差する方向に大型化し得る。
【課題を解決するための手段】
【０００５】
一つの実施形態に係る半導体装置は、基板と、複数の第１の積層部品と、複数の第１のワイヤと、複数の第２の積層部品と、複数の第２のワイヤと、被覆樹脂と、を備える。前記基板は、第１の方向に向く表面と、前記表面に設けられた複数の電極と、を有する。前記複数の第１の積層部品は、複数の第１のチップを含み、前記表面に積み上げられる。前記複数の第１のワイヤは、前記複数の第１のチップと前記複数の電極と、を接続する。前記複数の第２の積層部品は、複数の第２のチップを含み、前記表面に積み上げられる。前記複数の第２のワイヤは、前記複数の第２のチップと前記複数の電極と、を接続する。前記被覆樹脂は、前記表面と、前記複数の第１の積層部品と、前記複数の第１のワイヤと、前記複数の第２の積層部品と、前記複数の第２のワイヤと、を覆い、前記第１の方向に向く外面を有し、マークを形成する凹部が前記外面に設けられる。前記複数の第１のチップを含む前記複数の第１の積層部品はそれぞれ、前記第１の方向に向く第１の上面を有する。前記複数の第２のチップを含む前記複数の第２の積層部品はそれぞれ、前記第１の方向に向く第２の上面を有する。前記複数の第１のチップのうち二番目に前記表面から離間した一つの前記第１の上面は、前記複数の第２のチップのうち二番目に前記表面から離間した一つの前記第２の上面と、前記第１の方向において異なる位置にある。前記凹部は前記外面のうち、前記複数の第１の積層部品のうち最も前記表面から離間した一つの前記第１の上面と、前記複数の第２の積層部品のうち最も前記表面から離間した一つの前記第２の上面と、のうち前記表面からより遠い一方に前記第１の方向において重なる領域、の外に位置する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係る電子機器の一部を概略的に示す断面図である。
【図２】図２は、第２の実施形態に係る電子機器の一部を概略的に示す断面図である。
【図３】図３は、第３の実施形態に係る電子機器の一部を概略的に示す断面図である。
【図４】図４は、第４の実施形態に係る電子機器の一部を概略的に示す断面図である。
【図５】図５は、第５の実施形態に係る電子機器の一部を概略的に示す断面図である。
【図６】図６は、第６の実施形態に係る電子機器の一部を概略的に示す断面図である。
【図７】図７は、第７の実施形態に係る電子機器の一部を概略的に示す断面図である。
【図８】図８は、第８の実施形態に係る電子機器の一部を概略的に示す断面図である。
【図９】図９は、第９の実施形態に係る電子機器の一部を概略的に示す断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下に、第１の実施形態について、図１を参照して説明する。なお、本明細書において、実施形態に係る構成要素及び当該要素の説明が、複数の表現で記載されることがある。構成要素及びその説明は、本明細書の表現によって限定されない。構成要素は、本明細書におけるものとは異なる名称で特定され得る。また、構成要素は、本明細書の表現とは異なる表現によって説明され得る。
【０００８】
図１は、第１の実施形態に係る電子機器１の一部を概略的に示す断面図である。本実施形態における一例としての電子機器１は、スマートフォンである。電子機器１は、例えば、パーソナルコンピュータ、ポータブルコンピュータ、タブレット、携帯電話、テレビジョン受像器、ハードディスクドライブ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ：ＨＤＤ）、ソリッドステートドライブ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ：ＳＳＤ）、ＵＳＢフラッシュドライブ、ＳＤカード、ｅＭＭＣ（登録商標）、ユニバーサルフラッシュストレージ（Ｕｎｉｖｅｒｓａｌ  Ｆｌａｓｈ  Ｓｔｏｒａｇｅ：ＵＦＳ）、メモリーカード、他の記憶装置、ウェアラブルデバイス、スマートスピーカー、家庭用電気機器、及び他の装置であっても良い。
【０００９】
図１に示すように、電子機器１は、回路基板５と、半導体装置１０とを有する。回路基板５は、例えば、プリント回路板（ＰＣＢ）である。回路基板５に、半導体装置１０が搭載される。さらに、回路基板５に、電子機器１を制御する中央処理装置（ＣＰＵ）のような他の装置が搭載されても良い。
【００１０】
本実施形態における一例としての半導体装置１０は、ボールグリッドアレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ：ＢＧＡ）の半導体パッケージである。なお、半導体装置１０は、他の構造を有しても良いし、ランドグリッドアレイ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ：ＬＧＡ）のような他の規格の半導体パッケージであっても良い。
【００１１】
図面に示されるように、本明細書において、Ｘ軸、Ｙ軸及びＺ軸が定義される。Ｘ軸とＹ軸とＺ軸とは、互いに直交する。Ｘ軸は、半導体装置１０の幅に沿う。Ｙ軸は、半導体装置１０の長さ（奥行き）に沿う。Ｚ軸は、半導体装置１０の高さ（厚さ）に沿う。
【００１２】
半導体装置１０は、基板１１と、複数の第１の積層部品１２と、複数の第１のワイヤ１３と、複数の第２の積層部品１４と、複数の第２のワイヤ１５と、コントローラチップ１６と、複数の第３のワイヤ１７と、封止樹脂１８とを有する。封止樹脂１８は、被覆樹脂の一例である。
【００１３】
基板１１は、例えば、プリント配線板（ＰＷＢ）である。基板１１は、第１の表面１１ａと、第２の表面１１ｂとを有する。第１の表面１１ａは、表面の一例である。第１の表面１１ａは、Ｚ軸の正方向（Ｚ軸の矢印が示す方向）に向く略平坦な面である。Ｚ軸の正方向は、第１の方向の一例であり、積層方向とも称され得る。第２の表面１１ｂは、第１の表面１１ａの反対側に位置し、Ｚ軸の負方向（Ｚ軸の矢印の反対方向）に向く略平坦な面である。
【００１４】
基板１１は、複数のパッド２１をさらに有する。パッド２１は、電極の一例であり、例えば、ランドとも称され得る。パッド２１は、基板１１の第１の表面１１ａに設けられる。第１の表面１１ａのパッド２１を除く部分は、例えば、ソルダーレジストによって作られる。一方、基板１１の第２の表面１１ｂに、複数の半田ボール２２が設けられる。
【００１５】
複数のパッド２１と、複数の半田ボール２２とは、例えば、基板１１に設けられたバイア２４や配線２５を介して、互いに電気的に接続される。なお、少なくとも一つのパッド２１が、他のパッド２１と電気的に接続され、半田ボール２２から電気的に隔てられても良い。半田ボール２２は、回路基板５に設けられたランドに電気的に接続される。これにより、半導体装置１０が回路基板５に搭載される。
【００１６】
複数の第１の積層部品１２は、複数の第１のチップ３１を含む。そして、複数の第１のチップ３１は、複数の第１のメモリチップ３３を含む。本実施形態では、全ての第１の積層部品１２が第１のチップ３１であり、全ての第１のチップ３１が第１のメモリチップ３３である。なお、第１のチップ３１は、コントローラチップのような、第１のメモリチップ３３と異なるチップを含んでも良い。
【００１７】
第１のメモリチップ３３は、例えば、ＮＡＮＤ型フラッシュメモリであり、情報を記憶する。なお、第１のメモリチップ３３は、ＮＯＲ型フラッシュメモリのような他のメモリチップであっても良い。第１のメモリチップ３３は、シリコン（Ｓｉ）を含む材料によって作られた層であるシリコン基板（シリコンウェハ）３４を含む。シリコンは、無機材料の一例である。
【００１８】
複数の第１のメモリチップ３３を含む複数の第１の積層部品１２は、基板１１の第１の表面１１ａに積み上げられる。本実施形態では、四つの第１の積層部品１２（第１のチップ３１、第１のメモリチップ３３）が、第１の表面１１ａに積み上げられる。なお、第１の積層部品１２の数はこの例に限られない。
【００１９】
以下、説明のため、四つの第１のメモリチップ３３を、第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄと個別に称することがある。なお、四つの第１のメモリチップ３３に共通する説明については、第１のメモリチップ３３と称して説明する。
【００２０】
複数の第１のチップ３１（第１のメモリチップ３３）を含む複数の第１の積層部品１２はそれぞれ、Ｚ軸の正方向に向く略平坦な第１の上面１２ａを有する。すなわち、複数の第１のメモリチップ３３がそれぞれ、第１の上面１２ａを有する。複数の第１の積層部品１２が、他のチップや他の部品を含む場合、当該他のチップや他の部品も第１の上面１２ａを有する。
【００２１】
なお、本明細書において、上及び下のような方向を示す表現は、説明の便宜上、図１のような各図面を基準として用いられる。すなわち、上及び下のような表現が用いられる名称や説明は、電子機器１の構成要素の位置及び方向を限定するものではない。例えば、第１の上面１２ａが鉛直下方に向いても良い。
【００２２】
複数の第１のメモリチップ３３にそれぞれ、第１の接着層３６が設けられる。第１の接着層３６は、ダイアタッチフィルム（Ｄｉｅ  Ａｔｔａｃｈ  Ｆｉｌｍ：ＤＡＦ）であり、例えば、アクリルポリマーとエポキシ樹脂とを含む材料により作られる。ダイアタッチフィルムは、ダイボンディングフィルム（Ｄｉｅ  Ｂｏｎｄｉｎｇ  Ｆｉｌｍ）とも称され得る。なお、第１の接着層３６は、例えば、接着剤であっても良い。
【００２３】
第１のメモリチップ３３Ａに設けられた第１の接着層３６は、第１のメモリチップ３３Ａと基板１１の第１の表面１１ａとを互いに接着する。すなわち、複数の第１の接着層３６のうち一つは、第１のメモリチップ３３Ａと基板１１の第１の表面１１ａとの間に介在する。
【００２４】
第１のメモリチップ３３Ｂに設けられた第１の接着層３６は、第１のメモリチップ３３Ｂと第１のメモリチップ３３Ａの第１の上面１２ａとを互いに接着する。第１のメモリチップ３３Ｃに設けられた第１の接着層３６は、第１のメモリチップ３３Ｃと第１のメモリチップ３３Ｂの第１の上面１２ａとを互いに接着する。第１のメモリチップ３３Ｄに設けられた第１の接着層３６は、第１のメモリチップ３３Ｄと第１のメモリチップ３３Ｃの第１の上面１２ａとを互いに接着する。すなわち、複数の第１の接着層３６は、複数の第１のメモリチップ３３の間に介在する。
【００２５】
本実施形態において、第１のメモリチップ３３Ａに設けられた第１の接着層３６は、第１のメモリチップ３３Ｂ，３３Ｃ，３３Ｄにそれぞれ設けられた第１の接着層３６よりも厚い。言い換えると、基板１１の第１の表面１１ａと第１のメモリチップ３３Ａとの間の距離は、複数の第１のメモリチップ３３の間の距離よりも長い。
【００２６】
上述のように、第１の接着層３６は、複数の第１のメモリチップ３３のうち一つと基板１１の第１の表面１１ａとの間、又は複数の第１のメモリチップ３３の間を、互いに接着する。これにより、複数の第１のメモリチップ３３が、基板１１の第１の表面１１ａで積み上げられる。
【００２７】
複数の第１のメモリチップ３３（第１のチップ３１）はそれぞれ、第１の上面１２ａに設けられた第１の端子３８を有する。第１の端子３８は、第１のメモリチップ３３の他の部分に設けられても良い。
【００２８】
本実施形態において、第１の端子３８は、Ｘ軸の負方向（Ｘ軸の矢印の反対方向）における第１の上面１２ａの端部に設けられる。複数の第１のメモリチップ３３は、第１の端子３８が露出されるように積み上げられる。言い換えると、第１のメモリチップ３３Ｂ，３３Ｃ，３３Ｄは、第１の上面１２ａの、第１の端子３８から外れた部分に接着される。このため、複数の第１のメモリチップ３３は、当該第１のメモリチップ３３の数が多くなるほどＸ軸の正方向（Ｘ軸の矢印が示す方向）に長くなる階段状に積み上げられる。
【００２９】
第１のワイヤ１３の一方の端部が、対応する第１のメモリチップ３３の第１の端子３８に接続される。第１のワイヤ１３の他方の端部は、対応する他の第１のメモリチップ３３の第１の端子３８、又は基板１１のパッド２１に接続される。これにより、複数の第１のワイヤ１３が、複数の第１のメモリチップ３３（第１のチップ３１）と複数のパッド２１とを電気的に接続する。
【００３０】
第１のメモリチップ３３の第１の端子３８は、当該第１のメモリチップ３３がその上に積まれた他の第１のメモリチップ３３又は基板１１の第１の表面１１ａに、Ｚ軸の正方向に重ねられる。これにより、ワイヤボンディングにより第１のワイヤ１３が第１の端子３８に取り付けられるときに、上述の他の第１のメモリチップ３３又は基板１１が第１のメモリチップ３３を安定的に支持できる。
【００３１】
さらに、第１のメモリチップ３３の重心は、当該第１のメモリチップ３３がその上に積まれた他の第１のメモリチップ３３又は基板１１の第１の表面１１ａに、Ｚ軸の正方向に重ねられる。これにより、上述の他の第１のメモリチップ３３又は基板１１が、第１のメモリチップ３３を安定的に支持できる。
【００３２】
本実施形態において、第１のメモリチップ３３Ｄは、第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃよりも薄い。第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃの厚さは、互いに略等しい。なお、第１のメモリチップ３３の厚さは、この例に限られない。第１のメモリチップ３３の厚さの差異は、例えば、シリコン基板３４の研削によって設定される。
【００３３】
複数の第２の積層部品１４は、複数の第２のチップ４１と、スペーサ４２とを含む。そして、複数の第２のチップ４１は、複数の第２のメモリチップ４３を含む。本実施形態では、全ての第２のチップ４１が第２のメモリチップ４３である。なお、第２のチップ４１は、コントローラチップのような、第２のメモリチップ４３と異なるチップを含んでも良い。
【００３４】
第２のメモリチップ４３は、例えば、ＮＡＮＤ型フラッシュメモリであり、情報を記憶する。なお、第２のメモリチップ４３は、他のメモリチップであっても良い。第２のメモリチップ４３は、シリコンを含む材料によって作られた層であるシリコン基板４４を含む。
【００３５】
複数の第２のメモリチップ４３を含む複数の第２の積層部品１４は、複数の第１の積層部品１２からＸ軸の正方向に離間した位置で、基板１１の第１の表面１１ａに積み上げられる。本実施形態では、四つの第２のチップ４１（第２のメモリチップ４３）と、一つのスペーサ４２と、を含む五つの第２の積層部品１４が、第１の表面１１ａに積み上げられる。すなわち、複数の第２の積層部品１４の数は、複数の第１の積層部品１２の数と異なる。なお、第２の積層部品１４の数はこの例に限られない。
【００３６】
以下、説明のため、四つの第２のメモリチップ４３を、第２のメモリチップ４３Ａ，４３Ｂ，４３Ｃ，４３Ｄと個別に称することがある。なお、四つの第２のメモリチップ４３に共通する説明については、第２のメモリチップ４３と称して説明する。
【００３７】
複数の第２のチップ４１（第２のメモリチップ４３）及びスペーサ４２を含む複数の第２の積層部品１４はそれぞれ、Ｚ軸の正方向に向く略平坦な第２の上面１４ａを有する。すなわち、複数の第２のメモリチップ４３と、スペーサ４２とがそれぞれ、第２の上面１４ａを有する。複数の第２の積層部品１４が、他のチップや他の部品を含む場合、当該他のチップや他の部品も第２の上面１４ａを有する。
【００３８】
スペーサ４２及び複数の第２のメモリチップ４３にそれぞれ、第２の接着層４６が設けられる。第２の接着層４６は、接着層の一例であり、ダイアタッチフィルム（ＤＡＦ）である。なお、第２の接着層４６は、例えば、接着剤であっても良い。
【００３９】
スペーサ４２に設けられた第２の接着層４６は、第２の積層部品１４であるスペーサ４２と、基板１１の第１の表面１１ａと、を互いに接着する。すなわち、複数の第２の接着層４６のうち一つは、スペーサ４２と基板１１の第１の表面１１ａとの間に介在する。
【００４０】
第２のメモリチップ４３Ａに設けられた第２の接着層４６は、第２のメモリチップ４３Ａとスペーサ４２の第２の上面１４ａとを互いに接着する。スペーサ４２は、第２のメモリチップ４３Ａを支持する。
【００４１】
第２のメモリチップ４３Ｂに設けられた第２の接着層４６は、第２のメモリチップ４３Ｂと第２のメモリチップ４３Ａの第２の上面１４ａとを互いに接着する。第２のメモリチップ４３Ｃに設けられた第２の接着層４６は、第２のメモリチップ４３Ｃと第２のメモリチップ４３Ｂの第２の上面１４ａとを互いに接着する。第２のメモリチップ４３Ｄに設けられた第２の接着層４６は、第２のメモリチップ４３Ｄと第２のメモリチップ４３Ｃの第２の上面１４ａとを互いに接着する。すなわち、複数の第２の接着層４６は、複数の第２のメモリチップ４３の間に介在する。
【００４２】
本実施形態において、スペーサ４２に設けられた第２の接着層４６は、複数の第２のメモリチップ４３にそれぞれ設けられた第２の接着層４６よりも厚い。言い換えると、基板１１の第１の表面１１ａとスペーサ４２との間の距離は、スペーサ４２と第２のメモリチップ４３との間の距離より長く、且つ複数の第２のメモリチップ４３の間の距離よりも長い。
【００４３】
上述のように、第２の接着層４６は、スペーサ４２と基板１１の第１の表面１１ａとの間、スペーサ４２と複数の第２のメモリチップ４３のうち一つとの間、又は複数の第２のメモリチップ４３の間を、互いに接着する。これにより、複数の第２のメモリチップ４３が、基板１１の第１の表面１１ａで積み上げられる。
【００４４】
複数の第２のメモリチップ４３（第２のチップ４１）はそれぞれ、第２の上面１４ａに設けられた第２の端子４８を有する。第２の端子４８は、端子の一例である。第２の端子４８は、第２のメモリチップ４３の他の部分に設けられても良い。
【００４５】
本実施形態において、第２の端子４８は、Ｘ軸の正方向における第２の上面１４ａの端部に設けられる。複数の第２のメモリチップ４３は、第２の端子４８が露出されるように積み上げられる。言い換えると、第２のメモリチップ４３Ｂ，４３Ｃ，４３Ｄは、第２の上面１４ａの、第２の端子４８から外れた部分に接着される。このため、複数の第２のメモリチップ４３は、当該第２のメモリチップ４３の数が多くなるほどＸ軸の負方向に長くなる階段状に積み上げられる。言い換えると、複数の第２のメモリチップ４３は、複数の第１の積層部品１２に近づくような階段状に積み上げられる。
【００４６】
第２のワイヤ１５の一方の端部が、対応する第２のメモリチップ４３の第２の端子４８に接続される。第２のワイヤ１５の他方の端部は、対応する他の第２のメモリチップ４３の第２の端子４８、又は基板１１のパッド２１に接続される。これにより、複数の第２のワイヤ１５が、複数の第２のメモリチップ４３（第２のチップ４１）と複数のパッド２１とを接続する。
【００４７】
第２のメモリチップ４３の第２の端子４８は、当該第２のメモリチップ４３がその上に積まれた他の第２のメモリチップ４３又はスペーサ４２と、Ｚ軸の正方向に重なる位置に設けられる。これにより、ワイヤボンディングにより第２のワイヤ１５が第２の端子４８に取り付けられるときに、上述の他の第２のメモリチップ４３又はスペーサ４２が第２のメモリチップ４３を安定的に支持できる。
【００４８】
さらに、第２のメモリチップ４３の重心は、当該第２のメモリチップ４３がその上に積まれた他の第２のメモリチップ４３又はスペーサ４２に、Ｚ軸の正方向に重ねられる。これにより、上述の他の第２のメモリチップ４３又はスペーサ４２が、第２のメモリチップ４３を安定的に支持できる。
【００４９】
スペーサ４２は、第２のメモリチップ４３Ａと基板１１の第１の表面１１ａとの間に位置する。なお、複数の第２の積層部品１４は、複数の第２のメモリチップ４３の間に位置するスペーサ４２をさらに含んでも良い。
【００５０】
本実施形態において、スペーサ４２は、例えば、半導体の製造に用いられるシリコンによって作られる。すなわち、スペーサ４２の材料と、第１のメモリチップ３３及び第２のメモリチップ４３の材料とは、ともにシリコンを含む。なお、スペーサ４２は、他の材料によって作られても良い。
【００５１】
本実施形態において、第２のメモリチップ４３Ａは、第２のメモリチップ４３Ｂ，４３Ｃ，４３Ｄよりも厚い。第２のメモリチップ４３Ｃ，４３Ｄは、第２のメモリチップ４３Ａ，４３Ｂよりも薄い。第２のメモリチップ４３Ｃ，４３Ｄの厚さは、互いに略等しい。なお、第２のメモリチップ４３の厚さは、この例に限られない。第２のメモリチップ４３の厚さの差異は、例えば、シリコン基板４４の研削によって設定される。
【００５２】
第２のメモリチップ４３Ａは、第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄよりも厚い。さらに、第２のメモリチップ４３Ｃ，４３Ｄは、第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃよりも薄い。このように、複数の第１のチップ３１のうち一つの厚さは、複数の第２のチップ４１のうち一つの厚さと異なる。
【００５３】
第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄの第１の上面１２ａと、対応する第２のメモリチップ４３Ａ，４３Ｂ，４３Ｃ，４３Ｄの第２の上面１４ａとは、Ｚ軸の正方向において異なる位置にある。言い換えると、積層された複数の第１のメモリチップ３３のうちｎ段目の第１のメモリチップ３３の第１の上面１２ａと、積層された複数の第２のメモリチップ４３のうちｎ段目の第２のメモリチップ４３の第２の上面１４ａとは、Ｚ軸の正方向において異なる位置にある。
【００５４】
例えば、複数の第１のメモリチップ３３のうち二番目に第１の表面１１ａから離間した第１のメモリチップ３３Ｃの第１の上面１２ａは、複数の第２のメモリチップ４３のうち二番目に第１の表面１１ａから離間した第２のメモリチップ４３Ｃの第２の上面１４ａと、Ｚ軸の正方向において異なる位置にある。このため、第１のメモリチップ３３Ｃの上に積まれた第１のメモリチップ３３Ｄは、第２のメモリチップ４３Ｃの上に積まれた第２のメモリチップ４３Ｄと、Ｚ軸の正方向において異なる位置にある。
【００５５】
本実施形態では、第２のメモリチップ４３Ａ，４３Ｂ，４３Ｃ，４３Ｄの第２の上面１４ａは、対応する第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄの第１の上面１２ａよりも、Ｚ軸の正方向において基板１１の第１の表面１１ａから遠い（上方向にある）。複数の第２の積層部品１４のうち最も第１の表面１１ａから離間した一つである第２のメモリチップ４３Ｄの第２の上面１４ａは、複数の第１の積層部品１２のうち最も第１の表面１１ａから離間した一つである第１のメモリチップ３３Ｄの第１の上面１２ａよりも、第１の表面１１ａから遠い。
【００５６】
なお、第１のメモリチップ３３Ａ，３３Ｂの第１の上面１２ａと、第２のメモリチップ４３Ａ，４３Ｂの第２の上面１４ａとが、Ｚ軸の正方向において同一の位置にあっても良い。
【００５７】
コントローラチップ１６は、例えば、複数の第１のメモリチップ３３及び複数の第２のメモリチップ４３の記憶及び読出しを制御する。なお、コントローラチップ１６は、第１のメモリチップ３３及び第２のメモリチップ４３に限らず、半導体装置１０に含まれる他の電子部品を制御しても良い。
【００５８】
本実施形態において、コントローラチップ１６は、基板１１の第１の表面１１ａに配置される。コントローラチップ１６は、Ｘ軸方向において、複数の第１の積層部品１２と、複数の第２の積層部品１４との間に位置する。なお、コントローラチップ１６は、他の位置に配置されても良い。
【００５９】
複数の第３のワイヤ１７が、コントローラチップ１６と第１の表面１１ａの複数のパッド２１とを接続する。このように、コントローラチップ１６は、ワイヤボンディングによって基板１１に設けられる配線と電気的に接続される。なお、コントローラチップ１６はこの例に限らず、例えば、フリップチップ実装のような他の方法によって第１の表面１１ａに搭載されても良い。
【００６０】
複数の第３のワイヤ１７のうち少なくとも一つは、第１のメモリチップ３３Ａを基板１１の第１の表面１１ａに接着する第１の接着層３６に部分的に埋まる。さらに、複数の第３のワイヤ１７のうち少なくとも一つは、スペーサ４２を基板１１の第１の表面１１ａに接着する第２の接着層４６に部分的に埋まる。
【００６１】
上述のように、第１のメモリチップ３３Ａと第１の表面１１ａとの間の第１の接着層３６は比較的厚い。また、スペーサ４２と第１の表面１１ａとの間の第２の接着層４６は比較的厚い。このため、第１の接着層３６又は第２の接着層４６に埋まる第３のワイヤ１７は、第１のメモリチップ３３Ａ又はスペーサ４２から離間する。
【００６２】
第１の接着層３６及び第２の接着層４６はそれぞれ、電気絶縁性を有する。このため、第１の接着層３６は、複数の第３のワイヤ１７と、例えば第１のメモリチップ３３との間の短絡を抑制する。
【００６３】
封止樹脂１８は、例えば、二酸化ケイ素のような無機物を混合されたエポキシ樹脂を含む合成樹脂によって作られる。なお、封止樹脂１８は、他の合成樹脂を含む材料によって作られても良い。封止樹脂１８は、基板１１の第１の表面１１ａ、複数の第１の積層部品１２、複数の第１のワイヤ１３、複数の第２の積層部品１４、複数の第２のワイヤ１５、コントローラチップ１６、及び複数の第３のワイヤ１７を封止して覆う。
【００６４】
複数の第１の積層部品１２、複数の第１のワイヤ１３、複数の第２の積層部品１４、複数の第２のワイヤ１５、コントローラチップ１６、及び複数の第３のワイヤ１７が、封止樹脂１８に埋まる。別の表現によれば、複数の第１の積層部品１２、複数の第１のワイヤ１３、複数の第２の積層部品１４、複数の第２のワイヤ１５、コントローラチップ１６、及び複数の第３のワイヤ１７は、封止樹脂１８に収容され、封止樹脂１８の中にある。
【００６５】
封止樹脂１８は、Ｚ軸の正方向に向く略平坦な外面１８ａを有する。外面１８ａに、凹部１８ｂが設けられる。凹部１８ｂは、例えば、レーザ光が外面１８ａを削ることによって形成される。なお、凹部１８ｂは、他の方法で形成されても良い。
【００６６】
凹部１８ｂは、外面１８ａにマークを形成する。マークは、例えば、番号、文字、バーコード、又は二次元バーコードのような半導体装置１０のトレーサビリティに関するマークや、販売者や規格に関するマークである。なお、凹部１８ｂが形成するマークはこの例に限られない。
【００６７】
凹部１８ｂは、外面１８ａのうち、第２のメモリチップ４３Ｄの第２の上面１４ａに、Ｚ軸の正方向において重なる領域Ｒの外に位置する。別の表現によれば、Ｚ軸の正方向の平面視において、凹部１８ｂは、第２のメモリチップ４３Ｄの第２の上面１４ａの外に位置する。図１は、領域Ｒを二点鎖線で概略的に区切って示す。
【００６８】
第２のメモリチップ４３Ｄは、複数の第２のメモリチップ４３のうち最も基板１１の第１の表面１１ａから離間した一つである。第２のメモリチップ４３Ｄの第２の上面１４ａは、第１のメモリチップ３３Ｄの第１の上面１２ａよりも、第１の表面１１ａから遠い。
【００６９】
なお、複数の第１の積層部品１２のうち最も第１の表面１１ａから離間した第１のメモリチップ３３Ｄの第１の上面１２ａが、複数の第２の積層部品１４のうち最も第１の表面１１ａから離間した第２のメモリチップ４３Ｄの第２の上面１４ａよりも、第１の表面１１ａから遠くても良い。この場合、凹部１８ｂは、外面１８ａのうち、第１のメモリチップ３３Ｄの第１の上面１２ａに、Ｚ軸の正方向において重なる領域の外に位置する。
【００７０】
第１の積層部品１２の第１のチップ３１（第１のメモリチップ３３）と、第２の積層部品１４の第２のチップ４１（第２のメモリチップ４３）との間の距離は、所定の距離より長くなるように設定される。これにより、第１のチップ３１と第２のチップ４１との干渉（接触）が抑制される。
【００７１】
本実施形態では、Ｘ軸方向における第１のメモリチップ３３Ｄと第２のメモリチップ４３Ｄとの間の距離は、上記所定の距離よりも短くても良い。しかし、三次元空間においては、第１のメモリチップ３３Ｄと第２のメモリチップ４３Ｄとの間の距離は、上記所定の距離よりも長い。このため、第１のメモリチップ３３Ｄと第２のメモリチップ４３Ｄとの干渉が抑制されている。
【００７２】
上記所定の間隔は、例えば、製造公差による第１のメモリチップ３３及び第２のメモリチップ４３の干渉を防ぎ、且つ封止樹脂１８が第１のメモリチップ３３及び第２のメモリチップ４３の間を通過することが可能なように設定される。
【００７３】
本実施形態において、第１のメモリチップ３３Ｄと第２のメモリチップ４３Ｄとは、Ｘ軸方向に離間する。しかし、第１のメモリチップ３３Ｄと第２のメモリチップ４３Ｄとは、Ｚ軸の正方向に重なっても良い。
【００７４】
以上、第１の実施形態に係る半導体装置１０について説明した。一般的に、チップは、ワイヤボンディングにより基板に搭載される場合、接続端子にボンディングワイヤを接続するため、階段状に積層される。このため、複数の積層されたチップが設けられる場合、当該チップが多く積み上げられるほど、Ｚ軸の正方向と交差する方向（例えばＸ軸方向）において占有する範囲が大きくなり、半導体装置の大型化につながり得る。一方、本実施形態では、複数の第１のチップ３１のうち二番目に基板１１の第１の表面１１ａから離間した第１のメモリチップ３３Ｃの第１の上面１２ａが、複数の第２のチップ４１のうち二番目に第１の表面１１ａから離間した第２のメモリチップ４３Ｃの第２の上面１４ａと、Ｚ軸の正方向において異なる位置にある。すなわち、少なくとも、最も第１の表面１１ａから遠い第１のメモリチップ３３Ｄの位置と、最も第１の表面１１ａから遠い第２のメモリチップ４３Ｄの位置とを、Ｚ軸の正方向において異ならせることができる。このため、第１のチップ３１と第２のチップ４１との間で三次元空間における所定の距離を設けつつ、Ｚ軸の正方向と交差する方向においては複数の第１のチップ３１と複数の第２のチップ４１とを近づけることができる。従って、Ｚ軸の正方向と交差する方向において半導体装置１０を小型化することができ、回路基板５において部品を実装可能な面積を拡大できる。
【００７５】
さらに、本実施形態では、マークを形成する凹部１８ｂは、封止樹脂１８の外面１８ａにレーザ光を用いて作られる。一般的に、レーザ光の熱による影響を抑制するため、封止樹脂の外面とチップとの間に所定の距離が設けられる。一方、本実施形態では、凹部１８ｂは外面１８ａのうち、複数の第１の積層部品１２のうち最も第１の表面１１ａから離間した第１のメモリチップ３３Ｄの第１の上面１２ａと、複数の第２の積層部品１４のうち最も第１の表面１１ａから離間した第２のメモリチップ４３Ｄの第２の上面１４ａと、のうち第１の表面１１ａからより遠い一方にＺ軸の正方向において重なる領域Ｒ、の外に位置する。これにより、例えば、第１の表面１１ａにより近い第１の上面１２ａと凹部１８ｂとの間に所定の距離を保つことができるとともに、第１の表面１１ａからより遠い第２の上面１４ａを外面１８ａに近づけることができる。従って、第２の上面１４ａと外面１８ａとの間に大きな距離を設ける必要が無く、Ｚ軸の正方向において半導体装置１０を小型化することができる。
【００７６】
複数の第１の積層部品１２の数が、複数の第２の積層部品１４の数と異なる。これにより、複数の第１のチップ３１のうち二番目に第１の表面１１ａから離間した第１のメモリチップ３３Ｃの第１の上面１２ａの位置と、複数の第２のチップ４１のうち二番目に第１の表面１１ａから離間した第２のメモリチップ４３Ｃの第２の上面１４ａの位置と、をＺ軸の正方向において容易に異ならせることができる。
【００７７】
複数の第１のチップ３１のうち一つの厚さは、複数の第２のチップ４１のうち一つの厚さと異なる。これにより、複数の第１のチップ３１のうち二番目に第１の表面１１ａから離間した第１のメモリチップ３３Ｃの第１の上面１２ａの位置と、複数の第２のチップ４１のうち二番目に第１の表面１１ａから離間した第２のメモリチップ４３Ｃの第２の上面１４ａの位置と、をＺ軸の正方向において容易に異ならせることができる。
【００７８】
一つの第２の接着層４６は、複数の第２の積層部品１４のうちスペーサ４２と第１の表面１１ａとを互いに接着する。コントローラチップ１６とパッド２１とを接続する第３のワイヤ１７の少なくとも一部は、当該第２の接着層４６に埋まる。これにより、コントローラチップ１６がＺ軸の正方向と交差する方向に第２の積層部品１４と並べられたとしても、第３のワイヤ１７が第２の積層部品１４と干渉することが抑制される。従って、Ｚ軸の正方向と交差する方向にコントローラチップ１６と第２の積層部品１４とを近づけることができ、Ｚ軸と交差すると交差する方向において半導体装置１０を小型化することができる。
【００７９】
複数の第２の積層部品１４は、複数の第２のチップ４１のうち第２のメモリチップ４３Ａと第１の表面１１ａとの間、に位置するスペーサ４２を含む。これにより、複数の第１のチップ３１のうち二番目に第１の表面１１ａから離間した第１のメモリチップ３３Ｃの第１の上面１２ａの位置と、複数の第２のチップ４１のうち二番目に第１の表面１１ａから離間した第２のメモリチップ４３Ｃの第２の上面１４ａの位置と、をＺ軸の正方向において容易に異ならせることができる。
【００８０】
複数の第２のチップ４１のうち第２のメモリチップ４３Ａは、スペーサ４２に支持され、複数の第２のワイヤ１５のうち一つが接続される第２の端子４８を有する。第２の端子４８は、スペーサ４２とＺ軸の正方向に重なる位置に設けられる。このため、第２の端子４８に第２のワイヤ１５が接続されるときにスペーサ４２が第２の端子４８を支持するため、第２の端子４８に第２のワイヤ１５を接続する作業が安定する。
【００８１】
複数の第１のチップ３１及び複数の第２のチップ４１のうち少なくとも一つは、スペーサ４２の材料である無機材料を含む材料によって作られたシリコン基板３４，４４を含む。これにより、シリコン基板３４，４４の材料とスペーサ４２の材料とを共通化でき、半導体装置１０の製造コストを低減することができる。
【００８２】
（第２の実施形態）
以下に、第２の実施形態について、図２を参照して説明する。なお、以下の複数の実施形態の説明において、既に説明された構成要素と同様の機能を持つ構成要素は、当該既述の構成要素と同じ符号が付され、さらに説明が省略される場合がある。また、同じ符号が付された複数の構成要素は、全ての機能及び性質が共通するとは限らず、各実施形態に応じた異なる機能及び性質を有していても良い。
【００８３】
図２は、第２の実施形態に係る電子機器１の一部を概略的に示す断面図である。図２に示すように、第２の実施形態において、コントローラチップ１６は、第３のワイヤ１７によるワイヤボンディングの代わりに、フリップチップ実装により基板１１に搭載される。
【００８４】
第２の実施形態において、第１のメモリチップ３３Ａの厚さは、第１のメモリチップ３３Ｂ，３３Ｃ，３３Ｄよりも厚い。さらに、スペーサ４２の厚さは、第２のメモリチップ４３Ａ，４３Ｂ，４３Ｃ，４３Ｄよりも厚く、且つ第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄよりも厚い。
【００８５】
一方で、第１のメモリチップ３３Ａに設けられた第１の接着層３６の厚さは、第１のメモリチップ３３Ｂ，３３Ｃ，３３Ｄにそれぞれ設けられた第１の接着層３６の厚さと略等しい。さらに、スペーサ４２に設けられた第２の接着層４６の厚さは、第２のメモリチップ４３Ａ，４３Ｂ，４３Ｃ，４３Ｄにそれぞれ設けられた第２の接着層４６の厚さと略等しい。
【００８６】
以上説明された第２の実施形態の半導体装置１０において、コントローラチップ１６がフリップチップ実装により基板１１の第１の表面１１ａに搭載される。これにより、第３のワイヤ１７が第１の積層部品１２及び第２の積層部品１４に干渉（接触）することが防がれ、第１の積層部品１２及び第２の積層部品１４を、Ｚ軸の正方向と交差する方向にコントローラチップ１６に近づけることができる。従って、Ｚ軸と交差すると交差する方向において半導体装置１０を小型化することができる。
【００８７】
（第３の実施形態）
以下に、第３の実施形態について、図３を参照して説明する。図３は、第３の実施形態に係る電子機器１の一部を概略的に示す断面図である。図３に示すように、コントローラチップ１６及び複数の第２の積層部品１４は、第２の実施形態と等しい。
【００８８】
第３の実施形態の複数の第１の積層部品１２は、スペーサ５１を含む。すなわち、四つの第１のチップ３１（第１のメモリチップ３３）と、一つのスペーサ５１と、を含む五つの第１の積層部品１２が、第１の表面１１ａに積み上げられる。このため、複数の第１の積層部品１２の数が、複数の第２の積層部品１４の数と同一である。スペーサ５１は、スペーサ４２と同じくシリコンによって作られる。第１の積層部品１２の一つであるスペーサ５１は、第１の上面１２ａを含む。
【００８９】
複数の第１のメモリチップ３３及びスペーサ５１に、それぞれ、第１の接着層３６が設けられる。スペーサ５１に設けられた第１の接着層３６は、スペーサ５１と基板１１の第１の表面１１ａとを接着する。すなわち、複数の第１の接着層３６のうち一つは、スペーサ５１と第１の表面１１ａとの間に介在する。第１のメモリチップ３３Ａに設けられた第１の接着層３６は、第１のメモリチップ３３Ａとスペーサ５１の第１の上面１２ａとを互いに接着する。
【００９０】
第１のメモリチップ３３Ａの厚さは、第１のメモリチップ３３Ｂ，３３Ｃの厚さと略等しく、且つ第１のメモリチップ３３Ｄの厚さよりも厚い。スペーサ５１の厚さは、第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃの厚さと略等しく、第１のメモリチップ３３Ｄの厚さよりも厚い。スペーサ５１の厚さは、スペーサ４２の厚さよりも薄い。さらに、スペーサ５１に設けられた第１の接着層３６の厚さは、第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄにそれぞれ設けられた第１の接着層３６の厚さと略等しい。
【００９１】
以上説明された第３の実施形態の半導体装置１０において、複数の第１の積層部品１２は、スペーサ５１を含む。複数の第１の積層部品１２のスペーサ５１の厚さは、複数の第２の積層部品１４のスペーサ４２の厚さよりも薄い。これにより、複数の第１のチップ３１のうち二番目に第１の表面１１ａから離間した第１のメモリチップ３３Ｃの第１の上面１２ａの位置と、複数の第２のチップ４１のうち二番目に第１の表面１１ａから離間した第２のメモリチップ４３Ｃの第２の上面１４ａの位置と、をＺ軸の正方向において容易に異ならせることができる。
【００９２】
（第４の実施形態）
以下に、第４の実施形態について、図４を参照して説明する。図４は、第４の実施形態に係る電子機器１の一部を概略的に示す断面図である。第４の実施形態は、スペーサ４２の材料について、第２の実施形態と異なる。
【００９３】
第４の実施形態において、スペーサ４２は、例えば、二酸化ケイ素のような無機物を混合されたエポキシ樹脂を含む合成樹脂によって作られる。すなわち、スペーサ４２と、封止樹脂１８とは、ともに合成樹脂によって作られる。なお、第３の実施形態のスペーサ５１が合成樹脂によって作られても良い。
【００９４】
以上説明された第４の実施形態の半導体装置１０において、スペーサ４２は、封止樹脂１８の材料である合成樹脂によって作られる。これにより、スペーサ４２の材料と封止樹脂１８の材料とを共通化でき、半導体装置１０の製造コストを低減することができる。
【００９５】
（第５の実施形態）
以下に、第５の実施形態について、図５を参照して説明する。図５は、第５の実施形態に係る電子機器１の一部を概略的に示す断面図である。図５に示すように、コントローラチップ１６及び複数の第１の積層部品１２は、第２の実施形態と等しい。
【００９６】
第５の実施形態において、複数の第２の積層部品１４は、四つの第２のチップ４１（第２のメモリチップ４３）を含み、スペーサ４２を含まない。このため、複数の第１の積層部品１２の数が、複数の第２の積層部品１４の数と同一である。
【００９７】
第２のメモリチップ４３Ａに設けられた第２の接着層４６が、第２のメモリチップ４３Ａと基板１１の第１の表面１１ａとを互いに接着する。第２のメモリチップ４３Ａの厚さは、第２のメモリチップ４３Ｂ，４３Ｃ，４３Ｄの厚さよりも厚く、且つ第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄの厚さよりも厚い。
【００９８】
以上説明された第５の実施形態の半導体装置１０において、複数の第１の積層部品１２の数が、複数の第２の積層部品１４の数と同一である。これにより、部品点数の増加を伴わず、複数の第１のチップ３１のうち二番目に第１の表面１１ａから離間した第１のメモリチップ３３Ｃの第１の上面１２ａの位置と、複数の第２のチップ４１のうち二番目に第１の表面１１ａから離間した第２のメモリチップ４３Ｃの第２の上面１４ａの位置と、をＺ軸の正方向において異ならせることができる。
【００９９】
第１のメモリチップ３３Ａは、第１のメモリチップ３３Ｂ，３３Ｃ，３３Ｄのそれぞれよりも厚い。第２のメモリチップ４３Ａは、第２のメモリチップ４３Ｂ，４３Ｃ，４３Ｄのそれぞれよりも厚く、且つ第１のメモリチップ３３Ａよりも厚い。このように、複数の第１の積層部品１２と、複数の第２の積層部品１４とはそれぞれ、厚さの異なる複数種類の第１のチップ３１及び第２のチップ４１を含む。これにより、複数の第１のチップ３１のうち二番目に第１の表面１１ａから離間した第１のメモリチップ３３Ｃの第１の上面１２ａの位置と、複数の第２のチップ４１のうち二番目に第１の表面１１ａから離間した第２のメモリチップ４３Ｃの第２の上面１４ａの位置と、をＺ軸の正方向において容易に異ならせることができる。
【０１００】
（第６の実施形態）
以下に、第６の実施形態について、図６を参照して説明する。図６は、第６の実施形態に係る電子機器１の一部を概略的に示す断面図である。第６の実施形態は、第１のチップ３１及び第２のチップ４１の厚さについて、第５の実施形態と異なる。
【０１０１】
図６に示すように、第６の実施形態の複数の第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄの厚さは互いに等しい。複数の第２のメモリチップ４３Ｂ，４３Ｃ，４３Ｄの厚さは互いに等しい。
【０１０２】
第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄの厚さと、複数の第２のメモリチップ４３Ｂ，４３Ｃ，４３Ｄの厚さとは、互いに等しい。一方で、第２のメモリチップ４３Ａの厚さは、第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄの厚さより厚く、且つ複数の第２のメモリチップ４３Ｂ，４３Ｃ，４３Ｄの厚さよりも厚い。
【０１０３】
以上説明された第６の実施形態の半導体装置１０において、複数の第１の積層部品１２及び複数の第２の積層部品１４は、互いに厚さが等しい第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ及び第２のメモリチップ４３Ｂ，４３Ｃ，４３Ｄと、他のメモリチップよりも厚い第２のメモリチップ４３Ａと、を含む。これにより、第１のチップ３１及び第２のチップ４１の種類を低減でき、半導体装置１０のコストを低減できる。
【０１０４】
（第７の実施形態）
以下に、第７の実施形態について、図７を参照して説明する。図７は、第７の実施形態に係る電子機器１の一部を概略的に示す断面図である。第７の実施形態は、第２のチップ４１の厚さについて、第６の実施形態と異なる。
【０１０５】
図７に示すように、第２のメモリチップ４３Ａ，４３Ｂ，４３Ｃ，４３Ｄの厚さは、互いに等しい。一方で、第２のメモリチップ４３Ａ，４３Ｂ，４３Ｃ，４３Ｄのそれぞれの厚さは、第１のメモリチップ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄのそれぞれの厚さよりも厚い。これにより、第７の実施形態の半導体装置１０では、第１のチップ３１及び第２のチップ４１の種類を低減でき、半導体装置１０のコストを低減できる。
【０１０６】
（第８の実施形態）
以下に、第８の実施形態について、図８を参照して説明する。図８は、第８の実施形態に係る電子機器１の一部を概略的に示す断面図である。図８に示すように、複数の第１の積層部品１２は、第２の実施形態と等しい。
【０１０７】
第８の実施形態では、コントローラチップ１６が、複数の第２のチップ４１に含まれる。四つの第２のメモリチップ４３と、一つのコントローラチップ１６とを含む五つの第２のチップ４１（第２の積層部品１４）が、第１の表面１１ａに積み上げられる。このため、コントローラチップ１６は、第２の上面１４ａを有し、第２の接着層４６が設けられる。
【０１０８】
コントローラチップ１６は、基板１１の第１の表面１１ａに配置される。コントローラチップ１６に設けられた第２の接着層４６は、コントローラチップ１６と基板１１の第１の表面１１ａとを互いに接着する。
【０１０９】
第２のメモリチップ４３Ａに設けられた第２の接着層４６は、第２のメモリチップ４３Ａとコントローラチップ１６の第２の上面１４ａとを互いに接着する。第２のメモリチップ４３Ａに設けられた第２の接着層４６は、コントローラチップ１６に設けられた第２の接着層４６よりも厚く、且つ第２のメモリチップ４３Ｂ，４３Ｃ，４３Ｄに設けられた第２の接着層４６よりも厚い。
【０１１０】
複数の第３のワイヤ１７が、コントローラチップ１６と第１の表面１１ａの複数のパッド２１とを接続する。複数の第３のワイヤ１７のうち少なくとも一つは、第２のメモリチップ４３Ａに設けられた第２の接着層４６に部分的に埋まる。第３のワイヤ１７は、第２のメモリチップ４３Ａから離間する。
【０１１１】
コントローラチップ１６及び複数の第３のワイヤ１７が第２の接着層４６に埋まっても良い。また、コントローラチップ１６は、フリップチップ実装で基板１１の第１の表面１１ａに搭載されても良い。
【０１１２】
以上説明された第８の実施形態の半導体装置１０において、複数の第１のチップ３１は、複数の第１のメモリチップ３３を含む。複数の第２のチップ４１は、複数の第２のメモリチップ４３と、コントローラチップ１６とを含む。すなわち、コントローラチップ１６も複数の第２のメモリチップ４３と共に積み上げられるため、コントローラチップ１６を複数の第１の積層部品１２及び複数の第２の積層部品１４とＺ軸の正方向と交差する方向に並べる必要が無く、Ｚ軸の正方向と交差する方向において半導体装置１０を小型化することができる。
【０１１３】
コントローラチップ１６とパッド２１とを接続する第３のワイヤ１７の少なくとも一部は、第２の接着層４６に埋まる。これにより、第３のワイヤ１７が複数の第２の積層部品１４のうち他の一つと干渉することが抑制され、コントローラチップ１６を複数の第２のメモリチップ４３と共に積み上げることができる。
【０１１４】
（第９の実施形態）
以下に、第９の実施形態について、図９を参照して説明する。図９は、第９の実施形態に係る電子機器１の一部を概略的に示す断面図である。図９に示すように、第９の実施形態は、スペーサ４２の有無と、複数の第１の積層部品１２の向きとについて、第８の実施形態と異なる。
【０１１５】
第９の実施形態の複数の第２のチップ４１は、第８の実施形態と同じく、四つの第２のメモリチップ４３と、一つのコントローラチップ１６とを含む。さらに、第９の実施形態の第２の積層部品１４は、スペーサ４２を含む。スペーサ４２は、シリコンによって作られるが、合成樹脂によって作られても良い。
【０１１６】
スペーサ４２は、コントローラチップ１６と、第２のメモリチップ４３Ａとの間に位置する。スペーサ４２に設けられた第２の接着層４６は、スペーサ４２とコントローラチップ１６の第２の上面１４ａとを互いに接着する。第２のメモリチップ４３Ａに設けられた第２の接着層４６は、第２のメモリチップ４３Ａとスペーサ４２の第２の上面１４ａとを互いに接着する。
【０１１７】
スペーサ４２は、複数の第３のワイヤ１７の間に位置し、複数の第３のワイヤ１７から離間する。スペーサ４２の第２の上面１４ａは、コントローラチップ１６の第２の上面１４ａよりも狭い。
【０１１８】
第９の実施形態において、第２のメモリチップ４３Ａの厚さは、第２のメモリチップ４３Ｂ，４３Ｃ，４３Ｄの厚さよりも厚い。例えば、第２のメモリチップ４３Ａの厚さは、第２の端子４８に第２のワイヤ１５を接続する作業が安定するように設定される。
【０１１９】
また、第９の実施形態において、第１の端子３８は、第２の端子４８と同じく、Ｘ軸の正方向における第１の上面１２ａの端部に設けられる。複数の第１のメモリチップ３３は、第１の端子３８が露出されるように積み上げられる。このため、複数の第１のメモリチップ３３は、当該第１のメモリチップ３３の数が多くなるほどＸ軸の負方向に長くなる階段状に積み上げられる。
【０１２０】
以上説明された第９の実施形態の半導体装置１０において、スペーサ４２が、コントローラチップ１６と第２のメモリチップ４３Ａとの間に位置し、第２のメモリチップ４３Ａを支持する。これにより、第３のワイヤ１７を第２の接着層４６に埋める必要が無く、第２の接着層４６の温度管理が容易となる。
【０１２１】
第１の端子３８は、Ｚ軸の正方向と交差するＸ軸の正方向における第１の上面１２ａの端部に設けられる。第２の端子４８も、Ｘ軸の正方向における第２の上面１４ａの端部に設けられる。これにより、複数の第１のチップ３１と複数の第２のチップ４１とが同一の方向に階段状に積み上げられるため、複数の第１のチップ３１と複数の第２のチップ４１とが干渉することが抑制される。
【０１２２】
（変形例）
以上、複数の実施形態について説明したが、図１乃至図９に二点鎖線で示すように、複数の第１の積層部品１２は、部材６１を含んでも良い。部材６１に設けられた第１の接着層３６は、部材６１と、第１のメモリチップ３３Ｄとを互いに接着する。複数の第１の積層部品１２のうち最も基板１１の第１の表面１１ａから離間した部材６１の第１の上面１２ａと、複数の第２の積層部品１４のうち最も第１の表面１１ａから離間した第２のメモリチップ４３Ｄの第２の上面１４ａとは、Ｚ軸の正方向において互いに同一の位置にある。
【０１２３】
部材６１の材料は、複数の第２の積層部品１４の全体としての熱膨張係数に応じて決められる。例えば、複数の第２の積層部品１４がシリコンによって作られたスペーサ４２を有する場合、部材６１はシリコンによって作られる。また、複数の第２の積層部品１４が合成樹脂によって作られたスペーサ４２を有する場合、部材６１は合成樹脂によって作られる。これにより、複数の第１の積層部品１２の全体としての熱膨張係数が、複数の第２の積層部品１４の全体としての熱膨張係数に等しく、又は近くなる。従って、熱膨張係数の差異により半導体装置１０が変形することが抑制される。
【０１２４】
以上説明された変形例の半導体装置１０において、複数の第１の積層部品１２のうち最も第１の表面１１ａから離間した部材６１の第１の上面１２ａと、複数の第２の積層部品１４のうち最も第１の表面１１ａから離間した第２のメモリチップ４３Ｄの第２の上面１４ａと、がＺ軸の正方向において同一の位置にある。すなわち、複数の第１の積層部品１２の高さと、複数の第２の積層部品１４の高さとが、同一である。従って、複数の第１の積層部品１２が積み上げられた部分と、複数の第２の積層部品１４が積み上げられた部分と、の熱膨張係数が等しく、又は近くなり、半導体装置１０に熱膨張差による変形が生じることが抑制される。
【０１２５】
以上説明された少なくとも一つの実施形態によれば、複数の第１のチップのうち二番目に表面から離間した一つの第１の上面は、複数の第２のチップのうち二番目に表面から離間した一つの第２の上面と、第１の方向において異なる位置にある。すなわち、少なくとも、最も表面から遠い第１のチップの位置と、最も表面から遠い第２のチップの位置とを、第１の方向において異ならせることができる。このため、第１のチップと第２のチップとの間の距離を確保しつつ、第１の方向と交差する方向においては複数の第１のチップと複数の第２のチップとを近づけることができる。従って、第１の方向と交差する方向において半導体装置を小型化することができる。
【０１２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１２７】
例えば、第１乃至第７の実施形態の半導体装置１０は、コントローラチップ１６を有さなくても良い。この場合、半導体装置１０の第１のメモリチップ３３及び第２のメモリチップ４３は、例えば、回路基板５に搭載されたコントローラチップ１６によって制御される。
【符号の説明】
【０１２８】
１０…半導体装置、１１…基板、１１ａ…第１の表面、１２…第１の積層部品、１２ａ…第１の上面、１３…第１のワイヤ、１４…第２の積層部品、１４ａ…第２の上面、１５…第２のワイヤ、１６…コントローラチップ、１７…第３のワイヤ、１８…封止樹脂、１８ａ…外面、１８ｂ…凹部、２１…パッド、３１…第１のチップ、３３，３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ…第１のメモリチップ、３４…シリコン基板、３６…第１の接着層、３８…第１の端子、４１…第２のチップ、４２…スペーサ、４３，４３Ａ，４３Ｂ，４３Ｃ，４３Ｄ…第２のメモリチップ、４４…シリコン基板、４６…第２の接着層、４８…第２の端子、５１…スペーサ、６１…部材、Ｒ…領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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