(57)【要約】【課題】高い電圧が印加される抵抗体の抵抗値の変動が抑制された半導体装置を提供する。【解決手段】半導体装置は、第１の電位に設定された第１導電型の第１半導体層１０と、第１半導体層１０に積層され、第２の電位に設定された第２導電型の第２半導体層２０と、第２半導体層２０の主面に配置された層間絶縁膜４０と、第２半導体層２０及び層間絶縁膜４０を介して第１半導体層１０の上方に配置された抵抗体３０と、第２半導体層２０と電気的に接続された電源端子５０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電位に設定された第１導電型の第１半導体層と、
前記第１半導体層に積層され、第２の電位に設定された第２導電型の第２半導体層と、
前記第２半導体層の主面に配置された層間絶縁膜と、
前記第２半導体層及び前記層間絶縁膜を介して前記第１半導体層の上方に配置された抵抗体と、
前記第２半導体層と電気的に接続された電源端子と
を備えることを特徴とする半導体装置。
【請求項２】
前記第２の電位が、前記第１の電位、あるいは前記第１の電位と前記抵抗体の電位との中間の電位であり、且つ、前記第１の電位と前記第２の電位の電位差が、前記第１半導体層と前記第２半導体層の界面に形成されるｐｎ接合の耐圧よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗体が、不純物をドープした半導体膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
複数の前記抵抗体を接続して１の合成抵抗体が構成され、
前記第２半導体層が複数の前記抵抗体のいずれかと電気的に接続されて、前記第２半導体層の電位が設定されている
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
周期的に配置された同一形状の複数の前記抵抗体を接続して前記合成抵抗体が構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
複数の前記抵抗体の相互の接続箇所のいずれかと前記第２半導体層が電気的に接続されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記合成抵抗体は、前記抵抗体の上方に形成された絶縁膜の上面に配置された配線と前記抵抗体とが交互に接続されて構成されていることを特徴とする請求項４乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２半導体層の上面が、凹部の深さが１００ｎｍ〜６００ｎｍの凹凸形状であり、前記抵抗体が、前記第２半導体層の上面の凸部の上方に配置されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗体を含む半導体装置に関する。
【背景技術】
【０００２】
半導体基板に半導体集積回路を形成した半導体装置において、半導体装置の内部で生成された高い電圧が半導体集積回路に使用される場合がある。例えば、不揮発性半導体記憶素子を有する半導体装置では、動作時に１０Ｖ〜３５Ｖ程度の高い電圧が半導体装置で生成される。このような高い電圧を使用した条件の下で、抵抗値が高く、且つ耐圧の高い抵抗体が使用される。安定した出力を得るためには、高い電圧が印加される抵抗体の抵抗値が安定している必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１−２４３５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、高い電圧が印加される抵抗体の抵抗値の変動が抑制された半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１の電位に設定された第１導電型の第１半導体層と、第１半導体層に積層され、第２の電位に設定された第２導電型の第２半導体層と、第２半導体層の主面に配置された層間絶縁膜と、第２半導体層及び層間絶縁膜を介して第１半導体層の上方に配置された抵抗体と、第２半導体層と電気的に接続された電源端子とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図２】第１の実施形態に係る半導体装置の構成を示す模式的な平面図である。
【図３】比較例の半導体装置の構成を示す模式的な断面図である。
【図４】抵抗体に印加される電圧と抵抗体の抵抗値の変動との関係を示すグラフである。
【図５】抵抗体の電位と抵抗体の抵抗値の変動との関係を示すグラフである。
【図６】第１の実施形態に係る半導体装置と比較例の半導体装置との抵抗体の抵抗値の変動を比較したグラフである。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。
【図９】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。
【図１０】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。
【図１１Ａ】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。
【図１１Ｂ】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。
【図１２Ａ】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その７）。
【図１２Ｂ】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その８）。
【図１３Ａ】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その９）。
【図１３Ｂ】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１０）。
【図１４Ａ】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１１）。
【図１４Ｂ】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１２）。
【図１５Ａ】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１３）。
【図１５Ｂ】第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１４）。
【図１６】抵抗体とトランジスタを同一の半導体基板に形成した例を示す模式的な断面図である。
【図１７】第２の実施形態に係る半導体装置の構成を示す模式的な平面図である。
【図１８】第２の実施形態に係る半導体装置の構成を示す回路図である。
【図１９】第２の実施形態に係る半導体装置の他の構成を示す模式的な平面図である。
【図２０】図１９のＸＸ−ＸＸ方向に沿った模式的な断面図である。
【発明を実施するための形態】
【０００７】
以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。
【０００８】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、図１に示すように、第１導電型の第１半導体層１０と、第１半導体層１０に積層された第２導電型の第２半導体層２０と、第２半導体層２０の主面に配置された層間絶縁膜４０と、第２半導体層２０及び層間絶縁膜４０を介して第１半導体層１０の上方に配置された抵抗体３０とを備える。第１半導体層１０は第１の電位に設定され、第２半導体層２０は第２の電位に設定されている。第２の電位は、第１の電位、あるいは第１の電位と抵抗体３０の電位（以下において「抵抗電位」という。）の中間の電位である。そして、第１の電位と第２の電位の電位差は、第１半導体層１０と第２半導体層２０の界面に形成されるｐｎ接合の耐圧よりも小さい。
【０００９】
第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｐ型であれば、第２導電型はｎ型であり、第１導電型がｎ型であれば、第２導電型はｐ型である。以下では、第１導電型をｐ型、第２導電型をｎ型とする場合について説明する。
【００１０】
図１に示した半導体装置では、ｐ型の第１半導体層１０が接地電位に設定されている。つまり、第１の電位が接地電位である。ｎ型の第２半導体層２０は、例えば第１半導体層１０の上部に注入したｎ型不純物を拡散して形成される。第２半導体層２０は、層間絶縁膜４０の上面に配置された電源端子５０と、層間絶縁膜４０を貫通して第２半導体層２０に達する電源ビア６１を介して、電気的に接続されている。電源端子５０に第２の電位を印加することにより、第２半導体層２０は第２の電位に設定される。
【００１１】
図１に示した半導体装置は、抵抗体３０が不揮発性半導体記憶素子（不図示）と同一の半導体基板に混載された実施形態である。即ち、第１半導体層１０が、不揮発性半導体記憶素子が形成される半導体基板に相当する。第２半導体層２０の凹部はトランジスタの素子分離溝に相当し、凹部の深さは１００ｎｍ〜６００ｎｍ程度である。このように、第２半導体層２０の上面は凹凸形状である。抵抗体３０は、第２半導体層２０の上面の凸部の上方に配置されている。
【００１２】
抵抗体３０の下方の層間絶縁膜４０はゲート絶縁膜に相当する。層間絶縁膜４０は、例えば酸化シリコン膜やシリコン酸窒化膜などである。抵抗体３０の下方の層間絶縁膜４０の膜厚は、例えば１３ｎｍ〜５０ｎｍ程度である。
【００１３】
抵抗体３０は、トランジスタのゲート電極の製造工程を利用して形成されている。例えば、膜厚が４０ｎｍ〜４００ｎｍ程度のポリシリコン膜に１Ｅ１９原子／ｃｍ3以上の濃度のリン（Ｐ）などの不純物をドープして、抵抗体３０を形成する。このとき、幅が１５０ｎｍ〜５００ｎｍ、長さが０．５μｍ〜４０μｍ程度のサイズで抵抗体３０を形成することにより、数ｋΩ〜数十ｋΩの抵抗値の抵抗体３０が得られる。このように、抵抗体３０は、半導体膜に不純物をドープして形成される。なお、ポリシリコン膜以外の半導体膜にｐ型不純物やｎ型不純物をドープして抵抗体３０を形成してもよい。
【００１４】
動作時に高い電圧が印加されるＮＡＮＤ型フラッシュメモリでは、高い電圧が半導体装置の内部で生成される。このため、電流が流れない高い抵抗値の抵抗体が使用される。半導体膜に不純物をドープして高い抵抗値を実現する場合、半導体の抵抗率の温度依存性を考慮し、抵抗体の形状を細長くする。例えば、抵抗体の長さと幅の比を１００対１程度にする。
【００１５】
そして、例えば図２に示すように複数の抵抗体３０を相互に接続することにより、数ｋΩ〜数百ｋΩまでの抵抗値の合成抵抗体が形成される。図１は、図２のＩ−Ｉ方向に沿った断面図である。図２では、層間絶縁膜４０の上面に配置した配線７０によって４本の抵抗体３０を直列接続した合成抵抗体の例を示したが、合成抵抗体の形態はこれに限られないことはもちろんである。即ち、抵抗体３０の並列接続や直列接続を任意に組み合わせて、所望の抵抗値の合成抵抗体を実現できる。
【００１６】
図２では、層間絶縁膜４０を透過して抵抗体３０を表示している。抵抗体３０と配線７０とは、配線７０の下方の層間絶縁膜４０に形成した配線ビア６２によって電気的に接続されている。
【００１７】
上記のように、合成抵抗体は、抵抗体３０の形成された層とは平面レベルが異なる配線層に配置された配線７０によって抵抗体３０を相互に接続することにより構成されている。図２に示した例では、層間絶縁膜４０の上面に配置された配線７０によって、抵抗体３０が直列接続されている。即ち、層間絶縁膜４０を貫通する配線ビア６２を介して、抵抗体３０の上方に形成された層間絶縁膜４０の上面に配置された配線７０と抵抗体３０とが交互に接続されている。
【００１８】
図２に示した合成抵抗体の端部に配線７０によって接続された第１端子３０１と第２端子３０２の間に、半導体装置の動作時に電圧（以下において、「抵抗電圧Ｖｐ」という。）が印加される。例えば、第１端子３０１が接地電位に設定され、第２端子３０２に抵抗電圧Ｖｐが印可される。抵抗電圧Ｖｐが大きい場合に、抵抗体３０は高い電位に設定される。抵抗電圧Ｖｐは、例えば１０Ｖ〜３５Ｖ程度である。このため、仮に第１半導体層１０と抵抗体３０の間に第２半導体層２０が配置されていない場合には、接地電位に設定された第１半導体層１０と抵抗体３０との間に大きな電界が生じる。
【００１９】
本発明者らは、半導体膜に不純物をドープして抵抗体を形成した場合に、抵抗体に隣接する領域と抵抗体との間に大きな電界が生じると、抵抗体の抵抗値が変動する現象（以下において「抵抗値シフト」という。）が発生することを見出した。これは、電界の影響を受けて抵抗体の表面の電荷の状態が変化することに起因する。つまり、絶縁膜を介して抵抗体に隣接する領域の電位（以下において、「基板電位」という。）と抵抗体の電位との電位差が大きい場合に、抵抗値シフトが発生する。
【００２０】
これに対し、図１に示した半導体装置によれば、抵抗体３０が不純物をドープした半導体膜であって、且つ、抵抗体３０に高い電圧が印加される場合にも、抵抗体３０の抵抗値シフトを抑制できる。以下に、図１に示した半導体装置による抵抗値シフトの抑制について、図３に示す比較例の半導体装置と対比して説明する。
【００２１】
図３に示した比較例の半導体装置では、接地電位に設定されたｐ型の第１半導体層１０と、層間絶縁膜４０を介して第１半導体層１０の上方に配置された抵抗体３０を備える。第１半導体層１０は、接地電位の電源端子５０と電源ビア６１を介して電気的に接続されている。第１半導体層１０の抵抗体３０の直下の部分が上方に延伸しており、抵抗体３０と第１半導体層１０との間隔が狭くなっている。この間隔は、第１の実施形態に係る半導体装置の抵抗体３０と第２半導体層２０との間隔と同様である。
【００２２】
つまり、比較例の半導体装置は、第１半導体層１０と抵抗体３０の間に第２半導体層２０が配置されていない点が、図１に示した実施形態に係る半導体装置と異なる。第１半導体層１０の電位が接地電位であるため、比較例の半導体装置の基板電位は０Ｖである。このため、抵抗体３０に高い電圧が印加されると、第１半導体層１０と抵抗体３０との間で大きな電界が生じる。
【００２３】
図４に、抵抗体３０に印加される抵抗電圧Ｖｐと抵抗体３０の抵抗値の変動との関係を示す。図４に示したグラフの縦軸は、基板電位が０Ｖのときの抵抗体３０の抵抗値Ｒ０に対する、抵抗値の変動量ｄＲの抵抗比（ｄＲ／Ｒ０）である。
【００２４】
図４に示すように、抵抗体３０の抵抗値は、抵抗電圧Ｖｐが大きいほど変動する。即ち、基板電位と抵抗電位との電位差が大きいほど、抵抗値シフトによる抵抗体３０の抵抗値の変化が大きい。また、比較例の半導体装置では、抵抗体３０に印加される電圧が、抵抗体３０の直下の層間絶縁膜４０にほぼ印加される。このため、層間絶縁膜４０が経時劣化するおそれがある。
【００２５】
これに対し、第１の実施形態に係る半導体装置では、第１半導体層１０と抵抗体３０の間に、第１半導体層１０の電位とは独立して電位を設定できる第２半導体層２０が配置されている。第２半導体層２０の第２の電位が基板電位であり、第２の電位は、第１の電位、あるいは第１半導体層１０の第１の電位と抵抗体３０の抵抗電位との中間の電位に設定される。このため、比較例の半導体装置と比べて、基板電位と抵抗電位との電位差が減少する。これにより、抵抗体３０の抵抗値シフトが抑制される。また、抵抗体３０の直下の層間絶縁膜４０に印加される電圧が減少する。
【００２６】
なお、第２の電位は、第１半導体層１０と第２半導体層２０の界面に形成されるｐｎ接合の耐圧よりも第１の電位と第２の電位の電位差が低くなるように設定される。これは、第１半導体層１０と第２半導体層２０の間のリーク電流を抑制するためである。
【００２７】
図５に、抵抗体３０の電位と抵抗体３０の抵抗値の変動との関係を示す。図５に示したグラフの縦軸は、基板電位である第２の電位が０Ｖのときの抵抗体３０の抵抗値Ｒ０に対する、抵抗値の変動量ｄＲの抵抗比（ｄＲ／Ｒ０）である。横軸は、抵抗電位Ｖｒと基板電位である第２の電位Ｖｓｉとの電位差ｄＶ（ｄＶ＝Ｖｒ−Ｖｓｉ）である。
【００２８】
図５に示すように、電位差ｄＶが大きいほど、抵抗比（ｄＲ／Ｒ０）が大きい。即ち、第２の電位Ｖｓｉが小さいほど、抵抗値シフトによる抵抗体３０の抵抗値の変化が大きい。図３に示した比較例の半導体装置では、第２の電位Ｖｓｉが０Ｖである場合に相当しており、電位差ｄＶが大きい。
【００２９】
一方、第１の実施形態に係る半導体装置では、第２の電位Ｖｓｉに設定された第２半導体層２０が抵抗体３０の下方に配置されているため、図３に示した比較例の半導体装置よりも電位差ｄＶを小さくできる。このように、第１の実施形態に係る半導体装置によれば、抵抗値シフトを抑制できる。
【００３０】
図５に示したように、第２半導体層２０の第２の電位Ｖｓｉを抵抗電位Ｖｒに近づけて電位差ｄＶを小さくするほど、抵抗比（ｄＲ／Ｒ０）が小さくなり、抵抗値シフトが抑制される。ただし、第１半導体層１０と第２半導体層２０の界面に形成されるｐｎ接合の耐圧よりも第１半導体層１０と第２半導体層２０の電位差が低くなるように、第２の電位Ｖｓｉが設定される。これにより、第１半導体層１０と第２半導体層２０の間のリーク電流が抑制され、半導体装置の性能及び信頼性の低下が抑制される。
【００３１】
図６に、図３に示した比較例の半導体装置と第１の実施形態に係る半導体装置についての、抵抗電圧Ｖｐと抵抗体３０の抵抗値の変動との関係の例を示す。図６において、抵抗値の変動の大きさを抵抗比（ｄＲ／Ｒ０）として、比較例の半導体装置の抵抗比（ｄＲ／Ｒ０）を特性Ｓ１で示し、第１の実施形態に係る半導体装置の抵抗比（ｄＲ／Ｒ０）を特性Ｓ２で示した。なお、特性Ｓ１は、図４に示した抵抗値の変動と同様である。
【００３２】
図６に示すように、第１の実施形態に係る半導体装置では、図３に示した比較例の半導体装置に比べて、抵抗比（ｄＲ／Ｒ０）が小さい方向にシフトする。即ち、第１の実施形態に係る半導体装置によれば、図６に示した動作時における抵抗体３０の抵抗電圧Ｖｐの範囲Ｗにおいて、抵抗体３０の抵抗値の変動が抑制される。例えば、抵抗電圧Ｖｐが５Ｖ未満のときは、第２半導体層２０の電位は第１の電位と同電位であり、第１の実施形態に係る半導体装置の抵抗値シフトは比較例の半導体装置と同等である。一方、抵抗電圧Ｖｐが５Ｖ以上のときは、図６の場合で第２半導体層２０の電位を１０Ｖとすると、第１の実施形態に係る半導体装置の抵抗値シフトは、比較例の半導体装置のＶｐ−５Ｖの場合と同等となる。つまり、第１の実施形態に係る半導体装置における抵抗体３０の抵抗値の変動は、抵抗電圧Ｖｐが−５Ｖ〜＋５Ｖにおける比較例の半導体装置と同様である。
【００３３】
更に、第１の実施形態に係る半導体装置では、抵抗体３０の下方に配置された層間絶縁膜４０に印加される電圧が低減される。このため、層間絶縁膜４０の経時劣化を防止できる。
【００３４】
以上に説明したように、第１の実施形態に係る半導体装置によれば、抵抗体３０の抵抗値シフトを抑制することができる。更に、層間絶縁膜４０の経時劣化が抑制され、半導体装置の信頼性が向上する。
【００３５】
例えば第１の電位が接地電位である第１半導体層１０と抵抗体３０との電位差が１０Ｖ〜３５Ｖ程度の場合に、第２の電位は５Ｖ程度に設定される。第１の実施形態に係る半導体装置は、動作時に高い電圧を使用する不揮発性半導体記憶素子と同一の半導体基板に抵抗体３０が形成される半導体装置などに好適に使用される。
【００３６】
以下に、図面を参照して本発明の第１の実施形態に係る半導体装置の製造方法を説明する。図７〜図１０及び図１１Ａ〜図１５Ａは図２のＡ−Ａ方向に沿った断面図であり、図１１Ｂ〜図１５Ｂは特に記載がない場合は図２のＩ−Ｉ方向に沿った断面図である。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
【００３７】
図７に示すように、フォトリソグラフィ技術などを用いてパターニングしたフォトレジスト膜１００をマスクにして、ｐ型の第１半導体層１０の上部にｎ型不純物を選択的に注入して、第２半導体層２０を形成する。次いで、図８に示すように、第２半導体層２０の主面に第１絶縁膜４１を形成する。第１絶縁膜４１は、抵抗体３０の下方の層間絶縁膜４０に相当する。
【００３８】
図９に示すように、第１絶縁膜４１の上面にポリシリコン膜３１を形成する。ポリシリコン膜３１の不純物は、例えばポリシリコン膜３１の成膜時に混入させてもよい。或いは、ポリシリコン膜３１内に不純物をイオン注入してもよい。その後、図１０に示すように、ポリシリコン膜３１の上面に第２絶縁膜４２を形成する。
【００３９】
次に、図１１Ａ及び図１１Ｂに示すように、フォトリソグラフィ技術などを用いてポリシリコン膜３１をパターニングして、抵抗体３０を形成する。このとき、トランジスタの素子分離溝の形成工程に合わせて、抵抗体３０の周囲の第１絶縁膜４１及び第２半導体層２０がエッチング除去される。エッチング除去された領域は、第３絶縁膜４３によって埋め込まれる。
【００４０】
なお、ポリシリコン膜の積み増し工程がある場合は、図１２Ａ及び図１２Ｂに示すように、第２絶縁膜４２のパターニングを行う。その後、追加ポリシリコン膜３２を形成する。図１２Ｂは、図１２ＡのＸＩＩ−ＸＩＩ方向に沿った断面図である。
【００４１】
次いで、図１３Ａ及び図１３Ｂに示すように、電源ビア６１を形成する領域の第２絶縁膜４２、ポリシリコン膜３１及び第１絶縁膜４１を除去し、第２半導体層２０の上面の一部を露出させる。ポリシリコン膜の積み増し工程がある場合も同様に、図１４Ａ及び図１４Ｂに示すように、第２半導体層２０の上面の一部を露出させる。図１４Ｂは、図１４ＡのＸＩＶ−ＸＩＶ方向に沿った断面図である。
【００４２】
その後、全面に第４絶縁膜４４を形成する。そして、図１５Ａ及び図１５Ｂに示すように、フォトリソグラフィ技術とエッチングを用いて、第４絶縁膜４４を貫通する電源ビア６１を形成する。また、第２絶縁膜４２及び第４絶縁膜４４を貫通する配線ビア６２を形成する。更に、電源端子５０と配線７０を形成して、第１の実施形態に係る半導体装置が完成する。第１絶縁膜４１、第２絶縁膜４２、第３絶縁膜４３及び第４絶縁膜４４が、図１に示した層間絶縁膜４０に相当する。
【００４３】
なお、抵抗体３０と不揮発性半導体記憶素子を同一の半導体基板に混載する場合には、第４絶縁膜４４を形成する前にメモリセルを形成する。また、ポリシリコン膜を１層形成する場合には、ポリシリコン膜とビア底部が接する界面にシリサイドなどの金属層を形成してもよい。
【００４４】
上記では、第１半導体層１０が半導体基板である場合について説明したが、他の構成の半導体装置の場合にも第１の実施形態に係る半導体装置は適用可能である。
【００４５】
また、ゲート絶縁膜が互いに異なる低耐圧トランジスタと高耐圧トランジスタが形成された半導体基板に抵抗体３０を形成してもよい。図１６に、同一の半導体基板に形成された低耐圧トランジスタＬＶと高耐圧トランジスタＨＶ、および抵抗体３０の例を示す。低耐圧トランジスタＬＶと高耐圧トランジスタＨＶのいずれにおいても、ｎ型のソース電極２０１とドレイン電極２０２の間にｎ型領域２０５が形成され、ｎ型領域２０５の上方にゲート絶縁膜２０４を介してゲート電極２０３が配置されている。低耐圧トランジスタＬＶは、スイッチング速度を優先させたトランジスタであり、ゲート絶縁膜２０４の膜厚は数ｎｍ程度である。高耐圧トランジスタＨＶは耐圧を優先させたトランジスタであり、ゲート絶縁膜２０４の膜厚は１３ｎｍ〜５０ｎｍ程度である。
【００４６】
抵抗体３０の下方の層間絶縁膜４０の膜厚は高耐圧トランジスタＨＶのゲート絶縁膜２０４と同等に形成される。なお、図１６に示すように、高耐圧トランジスタＨＶのゲート電極２０３の上面と抵抗体３０の上面とは、同一平面レベルである。構造をわかりやすくするため、図１６では、抵抗体３０の周囲の層間絶縁膜４０は、抵抗体３０の下方の層間絶縁膜４０のみを図示している。
【００４７】
（第２の実施形態）
第２の実施形態に係る半導体装置は、配線ビア６２及び配線７０を介して複数の抵抗体３０を直列接続した１の合成抵抗体を備える。図１７では、４つの抵抗体３０を直列接続して合成抵抗体を構成した例を示した。そして、第２半導体層２０が抵抗体３０のいずれかと電気的に接続されて、第２半導体層２０が第２の電位に設定されている。つまり、第２の実施形態に係る半導体装置は、合成抵抗体の抵抗分割によって第２の電位を生成することが、図１に示す第１の実施形態と異なる点である。第２の実施形態のその他の構成は、第１の実施形態と同様である。
【００４８】
図１７に示した半導体装置では、層間絶縁膜４０の上面に配置された配線７０及び電源ビア６１を介して、抵抗体３０の相互の接続箇所の一つと第２半導体層２０が電気的に接続されている。図１８に、第２の実施形態に係る半導体装置の回路図を示す。第２の電位は、合成抵抗体の両端に印加される抵抗電圧Ｖｐを抵抗分割して生成される。また、合成抵抗体の任意の位置に接続端子を設定し、この接続端子に生じている電位を半導体装置の回路動作に使用してもよい。図１８には、抵抗体３０の相互の接続箇所に接続端子３１０、３２０を設定した例を示している。接続端子３１０、３２０を設定した合成抵抗体は、抵抗分割による電圧の生成やプルダウン抵抗、リップル対策などに用いられる。
【００４９】
第２の実施形態に係る半導体装置によれば、第２半導体層２０に設定する第２の電位を生成するための特別な回路を配置する必要がない。このため、回路構成やチップサイズの増大を抑制することができる。
【００５０】
なお、周期的に配置された同一形状の複数の抵抗体３０を接続して合成抵抗体を構成して、合成抵抗体の抵抗比に対応した第２の電位を生成するようにしてもよい。これにより、抵抗電圧Ｖｐに対する一定の比率の電位として、第２の電位を生成できる。このため、第２の電位の製造ばらつきを抑制できる。また、抵抗電圧Ｖｐに対する一定の比率の電位が層間絶縁膜４０に印加されることになり、層間絶縁膜４０の経時劣化を抑制できる。
【００５１】
また、図１７では、抵抗体３０の相互の接続箇所のいずれかと第２半導体層２０を電気的に接続する半導体装置を示したが、特定の抵抗体３０の任意の位置と第２半導体層２０を電気的に接続してもよい。この場合、例えば図１９及び図２０に示すように、抵抗体３０と接続する抵抗ビア６３を形成し、抵抗ビア６３、配線７０、電源ビア６１を介して、抵抗体３０と第２半導体層２０を電気的に接続することができる。
【００５２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない、これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５３】
１０…第１半導体層
２０…第２半導体層
３０…抵抗体
４０…層間絶縁膜
５０…電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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