(57)【要約】 【課題】スイッチングトランジスタのドレイン電圧のスルーレートを最適化する。【解決手段】ゲート制御回路は、第１パルス信号及び第２パルス信号に応じたゲート電圧にてオン又はオフするスイッチングトランジスタのドレイン電圧の遷移時間を検出する遷移時間検出回路と、遷移時間と、予め定めた目標遷移時間と、の差分を表す誤差電圧を出力する誤差検出回路と、スイッチングトランジスタのオン又はオフを指示する入力信号に応じた第１パルス信号と、誤差電圧と、に基づいて、第２パルス信号を生成する遷移時間制御回路と、を備える。【選択図】図１
2020043633.tif 000002
【特許請求の範囲】
【請求項１】
第１パルス信号及び第２パルス信号に応じたゲート電圧にてオン又はオフするスイッチングトランジスタのドレイン電圧の遷移時間を検出する遷移時間検出回路と、
前記遷移時間と、予め定めた目標遷移時間と、の差分を表す誤差電圧を出力する誤差検出回路と、
前記スイッチングトランジスタのオン又はオフを指示する入力信号に応じた前記第１パルス信号と、前記誤差電圧と、に基づいて、前記第２パルス信号を生成する遷移時間制御回路と、を備える、ゲート制御回路。
【請求項２】
前記入力信号が入力される第１端子と、
前記第１パルス信号が出力される第２端子と、
前記第２パルス信号が出力される第３端子と、
前記スイッチングトランジスタのドレイン電圧が入力される第４端子と、
を備える、請求項１に記載のゲート制御回路。
【請求項３】
前記遷移時間制御回路は、前記第１パルス信号の立ち上がりエッジに同期させて前記第２パルス信号を立ち上げた後、前記第２パルス信号を１回目に立ち下げるタイミングを前記誤差電圧に応じて制御する、請求項１又は２に記載のゲート制御回路。
【請求項４】
前記遷移時間制御回路は、前記第２パルス信号を１回目に立ち下げた後、２回目に立ち上げるタイミングを前記ドレイン電圧に応じて制御する、請求項３に記載のゲート制御回路。
【請求項５】
前記遷移時間制御回路は、前記第１パルス信号の立ち上がりエッジに同期させて前記第２パルス信号を立ち上げた後、予め定めた所定期間経過後に前記第２パルス信号を１回目に立ち下げ、その後、前記第１パルス信号を２回目に立ち上げるタイミングを前記誤差電圧に応じて制御する、請求項１又は２に記載のゲート制御回路。
【請求項６】
前記遷移時間検出回路は、
前記スイッチングトランジスタのドレイン電圧を複数のキャパシタの容量比により分圧する分圧回路と、
前記分圧回路の出力電圧が所定の電圧範囲内であることを示すパルス信号を出力するパルス生成回路と、
前記パルス信号のパルス幅に応じた電圧を出力する時間電圧変換回路と、を有し、
前記誤差検出回路は、前記時間電圧変換回路から出力された電圧と、前記目標遷移時間に応じた基準電圧との差分に応じた前記誤差電圧を出力する、請求項１乃至５のいずれか一項に記載のゲート制御回路。
【請求項７】
前記パルス生成回路は、
前記第１パルス信号が奇数番目のパルス信号を出力するときに、前記分圧回路の出力電圧が所定の電圧範囲内であることを示す第１遷移検出信号を出力する第１遷移検出部と、
前記第１パルス信号が偶数番目のパルス信号を出力するときに、前記分圧回路の出力電圧が所定の電圧範囲内であることを示す第２遷移検出信号を出力する第２遷移検出部と、を有し、
前記時間電圧変換回路は、
前記第１遷移検出信号のパルス幅に応じた第１電圧を出力する第１時間電圧変換回路と、
前記第２遷移検出信号のパルス幅に応じた第２電圧を出力する第２時間電圧変換回路と、を有し、
前記誤差検出回路は、前記第１電圧及び前記第２電圧と、前記基準電圧との差分に応じた前記誤差電圧を出力する、請求項６に記載のゲート制御回路。
【請求項８】
前記遷移時間制御回路は、
鋸波電圧を出力する鋸波電圧発生回路と、
前記誤差電圧が前記鋸波電圧に一致するタイミングを検出する第１タイミング検出回路と、
前記誤差電圧が前記鋸波電圧に一致するタイミングに基づいて、前記第２パルス信号が２回目に立ち上がるタイミングを決定する論理回路と、を有する、請求項１乃至７のいずれか一項に記載のゲート制御回路。
【請求項９】
前記遷移時間制御回路は、
所定の基準電圧が前記鋸波電圧に一致するタイミングを検出する第２タイミング検出回路を備え、
前記論理回路は、前記基準電圧が前記鋸波電圧に一致するタイミングに基づいて、前記第２パルス信号が１回目に立ち下がるタイミングを決定する、請求項８に記載のゲート制御回路。
【請求項１０】
請求項１乃至９のいずれか一項に記載のゲート制御回路と、
前記ゲート制御回路から出力される前記第１パルス信号及び前記第２パルス信号に応じたゲート電圧によりオン又はオフする前記スイッチングトランジスタと、
前記スイッチングトランジスタのドレインにアノードが接続され、カソード側に負荷が接続されるダイオードと、を備える電源回路。
【請求項１１】
複数相のモータと、
前記モータの各相ごとに設けられ、対応する相の電流をそれぞれ発生する複数の電源回路と、を備え、
前記複数の電源回路のそれぞれは、
請求項１乃至９のいずれか一項に記載のゲート制御回路と、
前記ゲート制御回路から出力される前記第１パルス信号及び前記第２パルス信号に応じたゲート電圧によりオン又はオフする前記スイッチングトランジスタと、を備えるインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ゲート制御回路、電源回路及びインバータ回路に関する。
【背景技術】
【０００２】
コンバータ、インバータ、力率改善回路など、スイッチング動作するトランジスタを用いた回路は、そのスイッチング動作により電圧が急激に変化するため、雑音の発生源となる。雑音の発生量はトランジスタのドレイン電圧のスルーレートに依存する。雑音を防止するために、トランジスタのゲート端子に直列に抵抗を挿入し、ゲート電圧の変化を遅くすることでドレイン電圧のスルーレートを抑制することが一般的である。
【０００３】
しかしながら、ドレイン電圧のスルーレートを小さくすると、スイッチングロスが増大してしまうという問題点がある。スルーレートは負荷電流、素子温度、素子ばらつきなどにも依存するため、あらゆる動作条件で雑音が所定値を超えないようにゲート抵抗の値を決めると、多くの期間はスルーレートが所定値よりも大幅に小さくなり、必要以上にスイッチングロスが発生している状態となる。
【０００４】
このような問題を解決するためには、ドレイン電圧のスルーレートすなわち遷移時間を観測し、その変化量が所定値となるようにゲート駆動信号を調整すればよい。例えば、ドレイン電圧の立ち上がり時間を検出し、検出した立ち上がり時間と目標時間との差分をＦＥＴの駆動回路にフィードバックする方法が提案されている。しかしながら、ＦＥＴのゲート駆動信号を生成する方法は具体的には提案されていない。そのため、ドレイン電圧のスルーレートを目標値に調整することができない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−５９１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、スイッチングトランジスタのドレイン電圧のスルーレートを最適化することができるゲート制御回路、電源回路及びインバータ回路を提供するものである。
【課題を解決するための手段】
【０００７】
本実施形態によれば、第１パルス信号及び第２パルス信号に応じたゲート電圧にてオン又はオフするスイッチングトランジスタのドレイン電圧の遷移時間を検出する遷移時間検出回路と、
前記遷移時間と、予め定めた目標遷移時間と、の差分を表す誤差電圧を出力する誤差検出回路と、
前記スイッチングトランジスタのオン又はオフを指示する入力信号に応じた前記第１パルス信号と、前記誤差電圧と、に基づいて、前記第２パルス信号を生成する遷移時間制御回路と、を備える、ゲート制御回路が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態によるゲート制御回路を備えた電源回路の概略構成を示すブロック図。
【図２】第１の実施形態によるゲート制御回路のタイミング図。
【図３】第２の実施形態によるゲート制御回路のタイミング図。
【図４】第３の実施形態によるゲート制御回路を備えた電源回路の回路図。
【図５】図４のゲート制御回路内の各部のタイミング図。
【図６】第４の実施形態によるゲート制御回路を備えた電源回路の回路図。
【図７】図６のゲート制御回路内の各部のタイミング図。
【図８】第１〜第４の実施形態によるゲート制御回路を内部に備えた昇圧コンバータのブロック図。
【図９】第１〜第４の実施形態によるゲート制御回路を内部に備えた３相インバータ回路のブロック図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、ゲート制御回路、電源回路及びインバータ回路内の特徴的な構成および動作を中心に説明するが、ゲート制御回路、電源回路及びインバータ回路には以下の説明で省略した構成および動作が存在しうる。
【００１０】
（第１の実施形態）
図１は第１の実施形態によるゲート制御回路１を備えた電源回路２の概略構成を示すブロック図である。図１の電源回路２は、ゲート制御回路１と、第１抵抗素子Ｒ１及び第２抵抗素子Ｒ２と、スイッチングトランジスタＭ１と、ダイオードＤ１とを備えている。スイッチングトランジスタＭ１は、モータ等の負荷を駆動する。スイッチングトランジスタＭ１は、例えば力率改善回路を構成し、電源回路２の主回路の一部である。図１では、負荷をインダクタＬ１の記号で表している。スイッチングトランジスタＭ１は、例えばＮ型のＭＯＳトランジスタである。なお、スイッチングトランジスタＭ１は、Ｎ型のＩＧＢＴであってもよいが、以下では、スイッチングトランジスタＭ１がＮ型のＭＯＳトランジスタである例を説明する。
【００１１】
負荷Ｌ１に流れる負荷電流は、スイッチングトランジスタＭ１がオフであれば、ダイオードＤ１に流れ、スイッチングトランジスタＭ１がオンであれば、スイッチングトランジスタＭ１のドレイン−ソース間を流れる。図１では、スイッチングトランジスタＭ１をローサイド側に配置し、ダイオードＤ１をハイサイド側に配置しているが、これは一例であり、スイッチングトランジスタＭ１周辺の回路構成は図１に示したものには限定されない。図１の例では、ダイオードＤ１のアノードは、スイッチングトランジスタＭ１のドレインとインダクタＬ１の一端とに接続され、ダイオードＤ１のカソードとインダクタＬ１の他端にはバス電圧Ｖbbノードが接続されている。
【００１２】
図１のゲート制御回路１は、遷移時間検出回路３と、誤差検出回路４と、遷移時間制御回路５とを備えている。この他、図１のゲート制御回路１は、スイッチングトランジスタＭ１のオン又はオフを指示する入力信号Ｖinから第１パルス信号Ｖ１を生成する第１バッファアンプＡ１と、遷移時間制御回路５の出力信号から第２パルス信号Ｖ２を生成する第２バッファアンプＡ２とを備えていてもよい。また、図１のゲート制御回路１は、入力信号Ｖinが入力される第１端子Ｔinと、第１パルス信号Ｖ１が出力される第２端子Ｔout1と、第２パルス信号Ｖ２が出力される第３端子Ｔout2と、スイッチングトランジスタＭ１のドレイン電圧が入力さえる第４端子Ｔdとを備えている。
【００１３】
第２端子Ｔout1と第３端子Ｔout2との間には、第１抵抗素子Ｒ１及び第２抵抗素子Ｒ２が直列接続され、これら抵抗素子Ｒ１，Ｒ２の接続ノードがスイッチングトランジスタＭ１のゲートに接続されている。これにより、スイッチングトランジスタＭ１のゲート電圧は、第１パルス信号Ｖ１及び第２パルス信号Ｖ２に応じた電圧になる。
【００１４】
遷移時間検出回路３は、スイッチングトランジスタＭ１のドレイン電圧の遷移時間を検出する。ドレイン電圧の遷移時間とは、スイッチングトランジスタＭ１がオフからオンに遷移するときに、ドレイン電圧がバス電圧Ｖbbから接地電圧になるまでの時間である。誤差検出回路４は、遷移時間と、予め定めた目標遷移時間と、の差分を表す誤差電圧Ｖerrを出力する。
【００１５】
遷移時間検出回路３は、後述する図４に示すように、分圧回路６と、パルス生成回路７と、時間電圧変換回路８とを有していてもよい。分圧回路６は、スイッチングトランジスタＭ１のドレイン電圧Ｖdを例えば複数のキャパシタの容量比により分圧する。パルス生成回路７は、分圧回路６から出力された分圧電圧Ｖd_divが所定の電圧範囲内であることを示すパルス信号を出力する。時間電圧変換回路８は、パルス信号のパルス幅に応じた電圧を出力する。この場合、誤差検出回路４は、時間電圧変換回路８から出力された電圧と、目標遷移時間に応じた基準電圧と、の差分に応じた誤差電圧Ｖerrを出力する。誤差検出回路４は、誤差アンプ４ａとも呼ばれる。
【００１６】
後述する図４に示すように、パルス生成回路７は、第１遷移検出部７ａと第２遷移検出部７ｂを有していてもよい。第１遷移検出部７ａは、第１パルス信号Ｖ１が奇数番目のパルス信号を出力するときに、分圧回路６の出力電圧が所定の電圧範囲内であることを示す第１遷移検出信号を出力する。第２遷移検出部７ｂは、第１パルス信号Ｖ１が偶数番目のパルス信号を出力するときに、分圧回路６の出力電圧が所定の電圧範囲内であることを示す第２遷移検出信号を出力する。
【００１７】
後述する図４に示すように、時間電圧変換回路８は、第１時間電圧変換回路８ａと第２時間電圧変換回路８ｂを有していてもよい。第１時間電圧変換回路８ａは、第１遷移検出信号のパルス幅に応じた第１電圧を出力する。第２時間電圧変換回路８ｂは、第２遷移検出信号のパルス幅に応じた第２電圧を出力する。この場合、誤差検出回路４は、第１電圧及び第２電圧と、基準電圧との差分に応じた誤差電圧Ｖerrを出力する。
【００１８】
遷移時間制御回路５は、入力信号Ｖinに応じた第１パルス信号Ｖ１と、誤差電圧Ｖerrと、に基づいて、第２パルス信号Ｖ２を生成する。遷移時間制御回路５は、第１パルス信号Ｖ１の立ち上がりエッジに同期させて第２パルス信号Ｖ２を立ち上げた後、第２パルス信号Ｖ２を１回目に立ち下げるタイミングを誤差電圧Ｖerrに応じて制御してもよい。遷移時間制御回路５は、第２パルス信号Ｖ２を１回目に立ち下げた後、２回目に立ち上げるタイミングをドレイン電圧Ｖdに応じて制御してもよい。
【００１９】
後述する図４に示すように、遷移時間制御回路５は、鋸波電圧発生回路５ａと、第１タイミング検出回路５ｂと、第２ロジック回路５ｃとを有していてもよい。鋸波電圧発生回路５ａは、鋸波電圧を出力する。第１タイミング検出回路５ｂは、誤差電圧Ｖerrが鋸波電圧に一致するタイミングを検出する。第２ロジック回路５ｃは、誤差電圧Ｖerrが鋸波電圧に一致するタイミングに基づいて、第２パルス信号Ｖ２が立ち下がるタイミングを決定する。
【００２０】
図２は第１の実施形態によるゲート制御回路１のタイミング図である。以下、図２を参照して、図１のゲート制御回路１の動作を説明する。
【００２１】
時刻ｔ０で、入力信号Ｖinと第１パルス信号Ｖ１がローからハイに立ち上がると、遷移時間制御回路５は、第２パルス信号Ｖ２をローからハイに立ち上げる。これにより、スイッチングトランジスタＭ１のゲート電圧が上昇し、それに応じて、スイッチングトランジスタＭ１のドレイン電流が増加し始める。入力信号Ｖinの電圧レベルは、遷移時間制御回路５（第２ロジック回路５ｃ）の動作電圧である０〜５Ｖ程度、第１パルス信号Ｖ１の電圧レベルは、スイッチングトランジスタＭ１の駆動に適した電圧である０〜１０Ｖ程度である。
【００２２】
このように、時刻ｔ０にて、第１パルス信号Ｖ１と第２パルス信号Ｖ２がともにハイになるため、スイッチングトランジスタＭ１のゲート電圧が上昇し始めるとともに、ドレイン電流は上昇し始め、ドレイン電圧Ｖdは低下し始める。
【００２３】
遷移時間検出回路３は、スイッチングトランジスタＭ１のドレイン電圧Ｖdを観測する。時刻ｔ２において、遷移時間制御回路５は、ドレイン電圧Ｖdが所定電圧にまで低下すると、第２パルス信号Ｖ２をローに遷移させる。第１抵抗素子Ｒ１の抵抗値を第２抵抗素子Ｒ２の抵抗値よりも大きくすることで、時刻ｔ２を境にして、スイッチングトランジスタＭ１のゲート電流は大幅に低下し、ドレイン電流Ｉdの上昇が抑制される。ここで、ドレイン電流ＩdがインダクタＬ１電流を超えると、ハイサイド側のダイオードＤ１はリバースリカバリ状態となり、しばらくの間は、ダイオードＤ１内の蓄積電荷が放電される。ダイオードＤ１のリバースリカバリ電流が減少すると同時にドレイン電流Ｉdとドレイン電圧Ｖdは低下し始める（図２の実線波形）。
【００２４】
ここで、遷移時間制御回路５が、時刻ｔ２より手前の時刻ｔ１で、第２パルス信号Ｖ２をローに遷移させたとする。この場合、図２の破線波形に示すように、ドレイン電流Ｉdのピークが抑制されるとともに、ドレイン電流Ｉdのピーク値が維持される期間が長くなる（時刻ｔ２〜ｔ５）。時刻ｔ５以降は、ドレイン電流Ｉdが下がり始める。時刻ｔ５以降のドレイン電流Ｉdの減少量は、実線波形に比べて小さくなる。よって、ドレイン電圧Ｖdが下がる速度（破線波形）は実線波形よりも小さくなり、ドレイン電圧Ｖdのスルーレートが小さくなる。
【００２５】
ここで、ドレイン電圧Ｖdの目標スルーレートを、ドレイン電圧ＶdがＶrefHからＶrefLまで遷移する時間と規定する。例えば、ＶrefHは主回路バス電圧Ｖbbの９０％、ＶrefLは主回路バス電圧Ｖbbの１０％である。ドレイン電圧Ｖdの遷移時間が目標時間よりも長い場合、すなわちドレイン電圧Ｖdのスルーレートが目標スルーレートよりも小さい場合、誤差検出回路４から出力される誤差電圧Ｖerrは正になる。一方、ドレイン電圧Ｖdの遷移時間が目標時間よりも短い場合は、誤差検出回路４から出力される誤差電圧Ｖerrは負になる。
【００２６】
遷移時間制御回路５は、誤差電圧Ｖerrが正であれば、第２パルス信号Ｖ２が１回目にハイからローに遷移するタイミングを遅らせる。また、遷移時間制御回路５は、誤差電圧Ｖerrが負であれば、第２パルス信号Ｖ２が１回目にハイからローに遷移するタイミングを早める。
【００２７】
遷移時間制御回路５は、ドレイン電圧ＶdがＶrefLよりも低くなると、いったんローに遷移させた第２パルス信号Ｖ２をハイに遷移させる。なお、ドレイン電圧ＶdがＶrefLよりも低くなった後に、第２パルス信号Ｖ２をハイに遷移させることは必須ではない。ただし、第２パルス信号Ｖ２をハイに遷移させることにより、スイッチングトランジスタＭ１のゲートを低いインピーダンスで駆動することになり、より望ましい。
【００２８】
このように、図１のゲート制御回路１は、スイッチングトランジスタＭ１のゲート電圧を第１パルス信号Ｖ１と第２パルス信号Ｖ２に応じて制御するようにし、スイッチングトランジスタＭ１のドレイン電圧Ｖdの遷移時間に応じて、第２パルス信号Ｖ２を１回目にハイからローに遷移させるタイミングを調整する。これにより、スイッチングトランジスタＭ１のドレイン電圧Ｖdに応じてゲート電圧を調整でき、ドレイン電圧Ｖdのスルーレートを所望の値に制御することができる。
【００２９】
（第２の実施形態）
第１の実施形態によるゲート制御回路１では、第２パルス信号Ｖ２が２回目にハイに遷移するタイミングはドレイン電圧Vdの遷移時間とは無関係であった。これに対して、第２の実施形態によるゲート制御回路１は、第２パルス信号Ｖ２が初めて（１回目に）ローに遷移するタイミングを固定にするとともに、２回目にハイに遷移するタイミングをドレイン電圧Vdの遷移時間に応じて制御するものである。
【００３０】
第２の実施形態によるゲート制御回路１は、図１と同様のブロック構成を有するが、遷移時間制御回路５の動作が図１とは異なる。本実施形態による遷移時間制御回路５は、第１パルス信号Ｖ１の立ち上がりエッジに同期させて第２パルス信号Ｖ２をハイに遷移させた後、予め定めた所定期間経過後に第２パルス信号Ｖ２を１回目にローに遷移させ、その後、第２パルス信号Ｖ２を２回目にハイに遷移させるタイミングを誤差電圧Ｖerrに応じて制御する。
【００３１】
図３は第２の実施形態によるゲート制御回路１のタイミング図である。図３の時刻ｔ０で、入力信号Ｖinと第１パルス信号Ｖ１がローからハイに立ち上がると、第２パルス信号Ｖ２もハイに立ち上がる。その後、予め定めた規定期間が経過した時刻ｔ１で、遷移時間制御回路５は、第２パルス信号Ｖ２をローに遷移させる。これにより、ドレイン電流は時刻ｔ１〜ｔ２の間、変化が緩やかになり、その後、低下し始める。これに合わせて、ドレイン電圧Ｖdは、時刻ｔ２まで同じ電圧値を維持し、その後、低下し始める。
【００３２】
時刻ｔ４で、遷移時間制御回路５が第２パルス信号Ｖ２をハイに遷移させると、ゲート電流が増加することから、ドレイン電圧Ｖdは急激に低下する（時刻ｔ４〜ｔ５の実線波形）。
【００３３】
これに対して、時刻ｔ４よりも遅れた時刻ｔ６で、遷移時間制御回路５が第２パルス信号Ｖ２をハイに遷移させると、時刻ｔ６に至るまでの間にドレイン電圧Ｖdは徐々に下がり続けているため（時刻ｔ４〜ｔ６の破線波形）、時刻ｔ６で第２パルス信号Ｖ２をハイに遷移させても、ドレイン電圧Ｖdはわずかしか下がらない。
【００３４】
時刻ｔ４〜ｔ５の実線波形と時刻ｔ４〜ｔ６の破線波形を比較すればわかるように、ドレイン電圧ＶdがＶrefHからＶrefLまで遷移する時間は、時刻ｔ４〜ｔ５よりも時刻ｔ４〜ｔ６の方が長い。よって、遷移時間制御回路５は、誤差電圧Ｖerrが正の場合（ドレイン電圧Ｖdのスルーレートが目標スルーレートよりも小さい場合）、第２パルス信号Ｖ２が２回目にハイになるタイミングを早くし、誤差電圧Ｖerrが負の場合（ドレイン電圧Ｖdのスルーレートが目標スルーレートよりも大きい場合）、第２パルス信号Ｖ２が２回目にハイになるタイミングを遅くする。
【００３５】
このように、第２の実施形態では、第２パルス信号Ｖ２が１回目にハイからローに遷移するタイミングを予め定めた規定時刻にするとともに、第２パルス信号Ｖ２が２回目にローからハイに遷移するタイミングを、スイッチングトランジスタＭ１のドレイン電圧Ｖdの遷移時間に応じて制御する。これにより、第１の実施形態と同様に、ドレイン電圧Ｖdのスルーレートを所望の値に調整できる。
【００３６】
（第３の実施形態）
第３の実施形態によるゲート制御回路１は、第１の実施形態によるゲート制御回路１の回路構成を具体化したものである。
【００３７】
図４は第３の実施形態によるゲート制御回路１を備えた電源回路２の回路図である。図４のゲート制御回路１は、遷移時間検出回路３と、誤差検出回路４に対応する誤差アンプ４ａと、遷移時間制御回路５と、第１バッファアンプＡ１と、第２バッファアンプＡ２と、クロック生成回路９とを備えている。
【００３８】
クロック生成回路９は、入力信号Ｖinに同期して、リセット信号Resetと、第１及び第２周期選択信号Integ1，Integ2とを生成する。リセット信号Resetは、入力信号Ｖinと同位相及び同周波数の信号である。第１及び第２周期選択信号Integ1，Integ2は、入力信号Ｖinの２周期に１回、入力信号Ｖinがローのときにハイになる信号である。第１周期選択信号Integ1と第２周期選択信号Integ2は、位相が入力信号Ｖinの１周期分ずれている。
【００３９】
遷移時間検出回路３は、直列接続された第１キャパシタＣ１及び第２キャパシタＣ２と、第１〜第５スイッチＳＷ１〜ＳＷ５と、第１コンパレータ１１と、第２コンパレータ１２と、第１ロジック回路１３と、第１電流源１４と、第３キャパシタＣ３と、第２電流源１５と、第４キャパシタＣ４とを備えている。
【００４０】
第１キャパシタＣ１及び第２キャパシタＣ２は、スイッチングトランジスタＭ１のドレインと接地ノードとの間に直列接続されている。第１キャパシタＣ１及び第２キャパシタＣ２の接続ノードからは、ドレイン電圧Ｖdを第１キャパシタＣ１及び第２キャパシタＣ２の容量比で分圧した分圧電圧Ｖd_divが出力される。この分圧電圧Ｖd_divは、第１コンパレータ１１の入力端子と第２コンパレータ１２の入力端子に入力されている。第１キャパシタＣ１及び第２キャパシタＣ２の容量比は、分圧電圧Ｖd_divの最大値がゲート制御回路１の出力電圧以下、例えば５Ｖ以下になるように設定される。
【００４１】
第１スイッチＳＷ１は、電源電圧ノードと分圧電圧ノードとの間に接続されている。第１スイッチＳＷ１は、リセット信号Resetがローのときにオンして、電源電圧ノードと分圧電圧ノードを短絡させる。すなわち、第１スイッチＳＷ１は、入力信号Ｖinがハイの期間に分圧電圧Ｖd_divを生成し、入力信号Ｖinがローの期間は、第１キャパシタＣ１及び第２キャパシタＣ２の接続ノードを電源電圧（例えば、５Ｖ）に初期化する。
【００４２】
第１コンパレータ１１は、分圧電圧Ｖd_divと第１基準電圧ＶrefHとの差電圧に応じた信号を出力する。第２コンパレータ１２は、分圧電圧Ｖd_divと第２基準電圧ＶrefLとの差電圧に応じた信号を出力する。第１ロジック回路１３は、第１コンパレータ１１の出力信号と第２コンパレータ１２の出力信号に基づいて、分圧電圧Ｖd_divが第１基準電圧ＶrefHから第２基準電圧ＶrefLに低下するまでの遷移時間を示す信号Slew1、Slew2を各クロック周期ごとに交互に出力する。信号Slew1、Slew2は、遷移時間に応じたパルス幅を有する。
【００４３】
第１コンパレータ１１と、第２コンパレータ１２と、第１ロジック回路１３は、パルス生成回路７を構成している。また、第１ロジック回路１３は、第１遷移検出部７ａと第２遷移検出部７ｂを構成している。
【００４４】
電源電圧ノードと接地ノードとの間には、第１電流源１４と、第２スイッチＳＷ２と、第３キャパシタＣ３とが直列接続されている。同様に、電源電圧ノードと接地ノードとの間には、第２電流源１５と、第３スイッチＳＷ３と、第４キャパシタＣ４とが直列接続されている。第２スイッチＳＷ２は、信号Slew1がハイのときにオンし、第１電流源１４からの電流は、第２スイッチＳＷ２を通過して第３キャパシタＣ３に流れて電荷が蓄積される。第３スイッチＳＷ３は、信号Slew2がハイのときにオンし、第２電流源１５からの電流は、第３スイッチＳＷ３を通過して第４キャパシタＣ４に流れて電荷が蓄積される。
【００４５】
第１電流源１４と、第２スイッチＳＷ２と、第３キャパシタＣ３とは、第１時間電圧変換回路８ａを構成している。第２電流源１５と、第３スイッチＳＷ３と、第４キャパシタＣ４とは、第２時間電圧変換回路８ｂを構成している。
【００４６】
第４スイッチＳＷ４は、第２スイッチＳＷ２及び第３キャパシタＣ３の接続ノードと、遷移時間検出回路３の出力ノードとの間に接続されている。第５スイッチＳＷ５は、第３スイッチＳＷ３及び第４キャパシタＣ４の接続ノードと、遷移時間検出回路３の出力ノードとの間に接続されている。
【００４７】
第４スイッチＳＷ４は、第１周期選択信号Integ1がハイのときにオンし、第３キャパシタＣ３の蓄積電荷に応じた電流を遷移時間検出回路３の出力ノードから出力する。第５スイッチＳＷ５は、第２周期選択信号Integ2がハイのときにオンし、第４キャパシタＣ４の蓄積電荷に応じた電流を遷移時間検出回路３の出力ノードから出力する。
【００４８】
誤差アンプ４ａは、第１差動アンプ４ｂと、第５キャパシタＣ５と、第３抵抗素子Ｒ３と、第２差動アンプ４ｃと、第４抵抗素子Ｒ４とを有する。第１差動アンプ４ｂは、遷移時間検出回路３の出力電圧と基準電圧との差電圧に応じた信号を出力する。第５キャパシタＣ５は、第１差動アンプ４ｂの反転入力ノードと出力ノードとの間に接続されている。第１差動アンプ４ｂと第５キャパシタＣ５とにより積分器が構成されている。
【００４９】
第１差動アンプ４ｂの非反転入力ノードには、目標遷移時間に応じた基準電圧Ｖrefが入力されている。よって、第４スイッチＳＷ４がオンすると、第３キャパシタＣ３内の蓄積電荷が第５キャパシタＣ５に転送される。第５キャパシタＣ５に転送される電荷は、(Ｖslew1−Ｖref)・Ｃ3で表される。従って、第１差動アンプ４ｂの出力電圧は、(Ｖslew1−Ｖref)・Ｃ3／Ｃintegだけ低下する。
【００５０】
同様に、第５スイッチＳＷ５がオンすると、第４キャパシタＣ４内の蓄積電荷が第５キャパシタＣ５に転送される。第５キャパシタＣ５に転送される電荷は、(Ｖslew2−Ｖref)・Ｃ4で表される。従って、第１差動アンプ４ｂの出力電圧は、(Ｖslew2−Ｖref)・Ｃ4／Ｃintegだけ低下する。
【００５１】
第１差動アンプ４ｂと第５キャパシタＣ５による積分器では極性が反転するため、積分器の次段には、第２差動アンプ４ｃ、第３抵抗素子Ｒ３及び第４抵抗素子Ｒ４からなる反転アンプが設けられている。積分器の出力信号を反転アンプに通すことで、極性を元に戻すことができる。
【００５２】
積分器と反転アンプを有する誤差アンプ４ａは、電圧Ｖslew1と基準電圧との差電圧と、電圧Ｖslew2と基準電圧との差電圧とをそれぞれ積分する機能を有する。このように、誤差アンプ４ａが、信号同士の単なる差電圧を誤差電圧Ｖerrとして出力するのではなく、積分機能を持たせることで、制御ループの精度と安定性を向上させることができる。
【００５３】
第３抵抗素子Ｒ３は、第１差動アンプ４ｂの出力ノードと第２差動アンプ４ｃの反転入力ノードとの間に接続されている。第４抵抗素子Ｒ４は、第２差動アンプ４ｃの反転入力ノードと出力ノードとの間に接続されている。第１差動アンプ４ｂの非反転入力ノードと第２差動アンプ４ｃの非反転入力ノードには基準電圧が入力されている。
【００５４】
遷移時間検出回路３内の第３キャパシタＣ３の蓄積電荷は、第１周期選択信号Integ1がハイのときに、誤差アンプ４ａ内の第５キャパシタＣ５に転送される。同様に、遷移時間検出回路３内の第４キャパシタＣ４の蓄積電荷は、第２周期選択信号Integ2がハイのときに、誤差アンプ４ａ内の第５キャパシタＣ５に転送される。
【００５５】
遷移時間制御回路５は、第３電流源１６と、第６キャパシタＣ６と、第３コンパレータ１７と、第６スイッチＳＷ６とを有する。電源電圧ノードと接地ノードの間に、第３電流源１６と第６キャパシタＣ６が直列接続されている。第６キャパシタＣ６には、時間に比例して、第３電流源１６からの電流に応じた電荷が蓄積される。よって、第６キャパシタＣ６の一端側の電圧は、鋸波電圧になる。第６スイッチＳＷ６は、第６キャパシタＣ６に並列接続されている。第６スイッチＳＷ６は、リセット信号Resetがハイのときにオフし、リセット信号Resetがローのときにオンする。第６スイッチＳＷ６がオフすると、第６キャパシタＣ６の蓄積電荷に応じた鋸波電圧が第３コンパレータ１７に入力される。第６スイッチＳＷ６がオンすると、第６キャパシタＣ６内の蓄積電荷は放電される。第３コンパレータ１７は、リセット信号Resetがハイの期間に、鋸波電圧と誤差電圧Ｖerrとを比較して、両電圧の差電圧に応じた信号を出力する。
【００５６】
第３電流源１６と第６キャパシタＣ６は鋸波電圧発生回路５ａを構成している。第３コンパレータ１７は第１タイミング検出回路５ｂを構成している。
【００５７】
第２ロジック回路５ｃは、入力信号Ｖinと、第２コンパレータ１２の出力信号と、第３コンパレータ１７の出力信号とに応じた信号を出力する。第２ロジック回路５ｃの出力信号は、入力信号Ｖinの立ち上がりのタイミングでローからハイに遷移し、かつ第３コンパレータ１７で鋸波電圧と誤差電圧Ｖerrとの一致が検出されたタイミングでハイからローに遷移し、かつ第２コンパレータ１２で分圧電圧Ｖd_divとＶrefLとの一致が検出されたタイミングでローからハイに遷移する。第２ロジック回路５ｃの出力信号は、第２バッファアンプＡ２に入力されて、第２バッファアンプＡ２にて第２パルス信号Ｖ２が生成される。
【００５８】
図５は図４のゲート制御回路１内の各部のタイミング図である。以下、図５を参照して図４のゲート制御回路１の動作を説明する。まず、時刻ｔ１０で、入力信号Ｖinがローからハイに遷移すると、第１パルス信号Ｖ１もハイに遷移する。また、クロック生成回路９は、入力信号Ｖinと同位相のリセット信号Resetを出力するとともに、入力信号Ｖinの１周期ごとに交互に、第１周期選択信号Integ1と第２周期選択信号Integ2を半周期分だけハイにする。時刻ｔ１０以降、スイッチングトランジスタＭ１のドレイン電圧Ｖdは徐々に下がり始めるため、第１キャパシタＣ１と第２キャパシタＣ２による分圧電圧Ｖd_divも、徐々に下がり始める。
【００５９】
遷移時間検出回路３内の第１コンパレータ１１は、分圧電圧Ｖd_divがＶrefHと一致するか否かを示す信号を出力し、第２コンパレータ１２は、分圧電圧Ｖd_divがＶrefLと一致するか否かを示す信号を出力する。第１ロジック回路１３は、分圧電圧Ｖd_divがＶrefHとＶrefLの間の電圧範囲内にあるか否かを示す信号Slew1と信号Slew2を、入力信号Ｖinの１周期ごとに交互に出力する。図５の時刻ｔ１１〜ｔ１２の期間内に分圧電圧Ｖd_divがＶrefHとＶrefLの間の電圧範囲内になるため、この期間内に信号Slew1はハイになる。信号Slew1と信号Slew2のパルス幅は、分圧電圧Ｖd_divがＶrefHと一致してから、ＶrefLに一致するまでに要する時間幅に応じて変化する。
【００６０】
第２スイッチＳＷ２は信号Slew1によってオン又はオフし、第３スイッチＳＷ３は信号Slew2によってオン又はオフする。これにより、入力信号Ｖinの１周期ごとに交互に、第３キャパシタＣ３は信号Slew1のパルス幅に応じた電荷を蓄積するか、又は第４キャパシタＣ４は信号Slew2のパルス幅に応じた電荷を蓄積する。これにより、第３キャパシタＣ３の一端と第４キャパシタＣ４の一端から、分圧電圧Ｖd_divがＶrefHに一致してからＶrefLに一致するまでの時間に応じた電圧Ｖslew1とＶslew2が、入力信号Ｖinの１周期ごとに交互に出力される。このように、電圧Ｖslew1と電圧Ｖslew2をインターリーブ出力することで、ゲート制御回路１内の各部の動作タイミングを入力信号Ｖinに同期化させることができ、入力信号Ｖinよりも周波数の高いクロック信号が不要となる。
【００６１】
電圧Ｖslew1は、第２電流源１５を流れる電流と、第３キャパシタＣ３の容量とで決まる傾きで電圧が上昇する。同様に、電圧Ｖslew2は、第３電流源１６を流れる電流と、第４キャパシタＣ４の容量とで決まる傾きで電圧が上昇する。
【００６２】
電圧Ｖslew1と電圧Ｖslew2は、誤差アンプ４ａに入力される。時刻ｔ１１〜ｔ１２の間に、誤差アンプ４ａ内の積分器は電圧Ｖslew1と基準電圧との差電圧を反転して積分し、誤差アンプ４ａ内の反転アンプは積分器の出力信号を元の論理に戻すことで、誤差電圧Ｖerrが生成される。誤差電圧Ｖerrは、電圧Ｖslew1や信号slew2のパルス幅が長いほど、電圧値が大きくなる。
【００６３】
遷移時間制御回路５内の第３コンパレータ１７は、第３電流源１６と第６キャパシタＣ６で生成した鋸波電圧と誤差電圧Ｖerrとが一致するか否かを検出する。誤差電圧Ｖerrが大きいほど、第３コンパレータ１７で一致が検出されるタイミングが遅くなる。図５の例では、時刻ｔ１１で、第３コンパレータ１７が一致を検出する例を示している。第２ロジック回路５ｃは、時刻ｔ１０で第２パルス信号Ｖ２をローからハイに遷移させる。その後、第３コンパレータ１７が一致を検出する時刻ｔ１１で、第２パルス信号Ｖ２をハイからローに変位させる。その後、第２コンパレータ１２が分圧電圧Ｖd_divとＶrefLの一致を検出する時刻ｔ１２で、第２パルス信号Ｖ２をローからハイに遷移させる。その後、入力信号Ｖinがハイからローに遷移する時刻ｔ１３で、第２パルス信号Ｖ２をハイからローに遷移させる。その後、時刻ｔ１４〜ｔ１７では、信号slew2のパルス幅に応じて、同様の動作が行われる。
【００６４】
このように、第３の実施形態では、スイッチングトランジスタＭ１のドレイン電圧Ｖdをそのまま用いるのではなく、ドレイン電圧Ｖdを第１キャパシタＣ１と第２キャパシタＣ２の容量比により分圧した分圧電圧Ｖd_divに基づいて第２パルス信号Ｖ２を生成するため、ゲート制御回路1は低耐圧のプロセスで実現できる。また、分圧電圧Ｖd_divがＶrefHに一致してからＶrefLに一致するまでの時間に応じたパルス幅の信号slew1と信号slew2を入力信号Ｖinの１周期ごとに交互に生成し、信号slew1に応じて電圧Ｖslew1を生成し、信号slew2に応じて電圧Ｖslew1を生成する。これにより、電圧Ｖslew1とＶslew2を入力信号Ｖinの１周期ごとに交互にインターリーブ出力することができ、入力信号Ｖinよりも周波数の高いクロック信号を入力する必要がなくなる。また、電圧Ｖslew1又は電圧Ｖslew2と基準電圧との差電圧を積分して誤差電圧Ｖerrを生成し、鋸波電圧が誤差電圧Ｖerrに一致するタイミングと、入力信号Ｖinと、分圧電圧Ｖd_divがＶrefLに一致するタイミングとに基づいて、第２パルス信号Ｖ２を生成する。これにより、誤差電圧Ｖerrの電圧値に応じて、第２パルス信号Ｖ２が１回目にハイからローに遷移するタイミングを調整できる。
【００６５】
第３の実施形態によれば、スイッチングトランジスタＭ１のドレイン電圧Ｖdの遷移時間が長いほど、電圧Ｖslew1、Ｖslew2が大きくなって、誤差電圧Ｖerrが上昇し、誤差電圧Ｖerrが鋸波電圧と一致するタイミングが遅くなる。よって、第２パルス信号Ｖ２が１回目にハイからローに遷移するタイミングが遅くなり、ドレイン電圧Ｖdの遷移時間が短くなる方向に帰還制御される。このように、図４のゲート制御回路１を用いることで、ドレイン電圧Ｖdの遷移時間を一定に保持することができ、その遷移時間は誤差アンプ４ａに入力される基準電圧にて任意に調整できる。
【００６６】
（第４の実施形態）
第４の実施形態によるゲート制御回路１は、第２の実施形態によるゲート制御回路１の回路構成を具体化したものである。
【００６７】
図６は第４の実施形態によるゲート制御回路１を備えた電源回路２の回路図、図７は図６のゲート制御回路１内の各部のタイミング図である。図６では、図４と共通する回路部品には同一符号を付しており、以下では、相違点を中心に説明する。
【００６８】
図６のゲート制御回路１は、遷移時間制御回路５内の一部の回路構成が図４と相違しているものの、それ以外は図４と同様の回路構成を備えている。図６の遷移時間制御回路５は、図４の遷移時間制御回路５と同様の第３コンパレータ１７と、第６キャパシタＣ６と、第６スイッチＳＷ６と、第３電流源１６とを有することに加えて、第４コンパレータ１８と、第７キャパシタＣ７と、第７スイッチＳＷ７と、第４電流源１９とを有する。第４コンパレータ１８は、第２タイミング検出回路に該当する。
【００６９】
図６の第６キャパシタＣ６と第３電流源１６は、電源電圧ノードと接地ノードとの間に直列接続されている。第３コンパレータ１７には、第６キャパシタＣ６と第３電流源１６との接続ノードの鋸波電圧が入力される。図６の第６キャパシタＣ６と第３電流源１６との接続ノードの鋸波電圧の波形は、図４の鋸波電圧とは波形が逆になっている。図４のゲート制御回路１は、第３コンパレータ１７の出力信号により、第２パルス信号Ｖ２が１回目にハイからローに遷移するタイミングを設定したが、図６の第２ロジック回路５ｃは、第３コンパレータ１７の出力信号により、第２パルス信号Ｖ２が２回目にローからハイに遷移するタイミングを設定する。スイッチングトランジスタＭ１のドレイン電圧Ｖdの遷移時間が長くなって誤差電圧Ｖerrが大きくなると、第３コンパレータ１７は、より早く鋸波電圧と誤差電圧Ｖerrとの一致を検出するため、第２パルス信号Ｖ２が２回目にハイになるタイミングは早くなる。これにより、ドレイン電圧Ｖdの遷移時間が短くなるように帰還制御される。
【００７０】
第７スイッチＳＷ７は、リセット信号Resetがハイのときにオフして、ローのときにオンする。第７スイッチＳＷ７がオフすると、第７キャパシタＣ７の蓄積電荷に応じた電流が第４電流源１９に流れる。これにより、第７キャパシタＣ７と第４電流源１９との接続ノードの電圧は、鋸波電圧になる。この鋸波電圧は、第４コンパレータ１８に入力される。第４コンパレータ１８は、鋸波電圧が予め定めた規定電圧に一致するか否かを検出する。
【００７１】
第２ロジック回路５ｃは、第４コンパレータ１８で一致が検出されたタイミングにて、第２パルス信号Ｖ２が１回目にローに遷移するタイミングを設定する。
【００７２】
このように、第４の実施形態では、遷移時間制御回路５内に、第３コンパレータ１７を設けて第２パルス信号Ｖ２が２回目にローからハイに遷移するタイミングをドレイン電圧Ｖdの遷移時間に応じて調整するとともに、第４コンパレータ１８を設けて第２パルス信号Ｖ２が１回目にハイからローに遷移するタイミングを予め定めた規定時間に設定するため、第３の実施形態と同様に、ドレイン電圧Ｖdの遷移時間を最適化することができる。
【００７３】
（第５の実施形態）
上述した第１〜第４の実施形態によるゲート制御回路１は、昇圧コンバータや降圧コンバータの内部に設けることができる。
【００７４】
図８は第１〜第４の実施形態によるゲート制御回路１を内部に備えた昇圧コンバータ２１のブロック図である。図８の昇圧コンバータ２１は、上述したゲート制御回路１、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、スイッチングトランジスタＭ１、及びダイオードＤ１を備えており、これらに加えて、昇圧用のインダクタＬ１を備えている。また、ダイオードＤ１のカソードには、ＤＣ負荷２２とキャパシタ２３とが並列接続されている。
【００７５】
ゲート制御回路１には、パルス源２４からのパルス信号が入力信号Ｖinとして入力されている。スイッチングトランジスタＭ１、ダイオードＤ１、及びインダクタＬ１により昇圧コンバータ２１が構成される。インダクタＬ１の一端には、入力ＤＣ電圧ＶＬが供給される。インダクタＬ１は、入力ＤＣ電圧ＶＬよりも高いＤＣ電圧ＶＨに変換してＤＣ負荷２２に供給する。ＤＣ負荷２２に並列に接続されたキャパシタ２３は平滑容量であり、ＤＣ電圧ＶＨのリップルを低減する。
【００７６】
スイッチングトランジスタＭ１のドレイン電圧Ｖdをゲート制御回路１内の遷移時間検出回路３に帰還させることにより、図８の昇圧コンバータ２１においても、第１〜第４の実施形態と同様に、スイッチングトランジスタＭ１のドレイン電圧Ｖdのスルーレートを最適化することができる。
【００７７】
（第６の実施形態）
上述した第１〜第４の実施形態によるゲート制御回路１は、３相インバータ回路等のインバータ回路に適用可能である。
【００７８】
図９は第１〜第４の実施形態によるゲート制御回路１を内部に備えた３相インバータ回路２５のブロック図である。３相インバータ回路２５は、３相モータ２６の駆動信号ＶＵ、ＶＶ、ＶＷを生成する回路である。図９の３相インバータ回路２５は、同一構成の３つのレグLegU、LegV、LegWを備えており、各レグは、駆動信号ＶＵ、ＶＶ、ＶＷのいずれかを生成する。
【００７９】
各レグには、ＤＣバス電圧Ｖbbが供給されている。各レグは、ローサイドトランジスタＭ２とハイサイドトランジスタＭ３とがオン又はオフ動作することにより、駆動電圧ＶＵ、ＶＶ、ＶＷのいずれかを出力する。
【００８０】
以下では、レグLegUの内部構成を説明するが、他のレグLegV、LegWの内部構成及び動作はレグLegUと同様である。
【００８１】
レグLegUは、ハイサイドトランジスタＭ２のゲートに接続されるゲート制御回路１ａと、ローサイドトランジスタＭ２のゲートに接続されるゲート制御回路１ｂとを有する。ローサイドトランジスタＭ３のゲートに接続されるゲート制御回路１ｂは、接地ノードを基準として動作し、接地ノードを基準とする入力パルスＶinLがパルス源２４から供給される。
【００８２】
ローサイドトランジスタＭ３とハイサイドトランジスタＭ２は直列接続されており、両トランジスタＭ２，Ｍ３の接続ノードの電圧がレグLegUの出力電圧ＶＵである。この出力電圧ＶＵは、レグLegUのローサイド側のゲート制御回路１ａに帰還される。ローサイド側のゲート制御回路１ｂは、出力電圧ＶＵのスルーレートが一定になるように帰還制御を行う。
【００８３】
ハイサイド側のゲート制御回路１ａは、レグLegUの出力電圧ＶＵを基準に動作し、この出力電圧ＶＵ基準の入力パルスVinHがパルス源２４から供給される。バス電圧Ｖbbは、ハイサイド側のゲート制御回路１ａに帰還される。ハイサイド側のゲート制御回路１ａは、ハイサイドトランジスタＭ２のドレイン−ソース間電圧（Ｖbb−ＶＵ）のスルーレートが一定になるように帰還制御を行う。
【００８４】
このように、３相インバータ回路２５を構成する６個のトランジスタのゲートにそれぞれ、第１〜第４の実施形態によるゲート制御回路１を接続することで、全トランジスタのドレイン−ソース間電圧のスルーレートを最適化することができる。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
１、１ａ、１ｂ  ゲート制御回路、２  電源回路、３  遷移時間検出回路、４  誤差検出回路、４ａ  誤差アンプ、４ｂ  第１差動アンプ、４ｃ  第２差動アンプ、５  遷移時間制御回路、５ａ  鋸波電圧発生回路、５ｂ  第１タイミング検出回路、５ｃ  第２ロジック回路、６  分圧回路、７  パルス生成回路、７ａ  第１遷移検出部、７ｂ  第２遷移検出部、８  時間電圧変換回路、８ａ  第１時間電圧変換回路、８ｂ  第２時間電圧変換回路、９  クロック生成回路、１１  第１コンパレータ、１２  第２コンパレータ、１３  第１ロジック回路、１４  第１電流源、１５  第２電流源、１６  第３電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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