(57)【要約】【課題】同一の半導体基板上に配置された測定用パッドと他の電極パッドとの短絡を防止することができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】半導体基板１０のおもて面上には、ソースパッド、ゲートパッド１２および測定用パッド１５が互いに離れて配置され、ポリイミド層２８により電気的に絶縁されている。ゲートパッド１２には、ゲートポリシリコン層１４およびゲートフィンガーを介してすべてのゲート電極が電気的に接続されている。ゲートフィンガーには、測定用パッド１５が接続されている。ゲートパッド１２と測定用パッド１５との間には、少なくともゲートポリシリコン層１４による内蔵抵抗Ｒｇ２が直列に接続されている。ゲートパッド１１の表面は、はんだ１６との濡れ性のよいニッケルからなるめっき膜３３である。測定用パッド１５の表面は金属電極３１であり、はんだとの濡れ性の悪いアルミニウムで構成される。【選択図】図９Ｂ
2020077756.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１主面側に設けられた、金属膜−酸化膜−半導体が順に積層された３層構造からなる絶縁ゲート構造と、
前記半導体基板の第１主面に絶縁膜を介して設けられ、前記絶縁ゲート構造の前記金属膜であるゲート電極に電気的に接続されたゲートパッドと、
前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲート電極と前記ゲートパッドとの間に直列に接続されたゲートポリシリコン層と、
前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲートポリシリコン層を介して前記ゲートパッドに電気的に接続された、所定の抵抗値を測定するための電極パッドと、
を備え、
前記ゲートパッドの最表面は、はんだとの濡れ性のよい第１金属膜であり、
前記電極パッドの最表面は、前記はんだとの濡れ性の悪い第２金属膜であることを特徴とする半導体装置。
【請求項２】
前記第１金属膜は、ニッケル膜もしくは金膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２金属膜は、アルミニウムを含む金属膜であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲートパッドは、アルミニウムを含む第３金属膜と、前記第３金属膜を覆う前記第１金属膜と、の積層膜であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記電極パッドは、前記はんだを介して前記ゲートパッドに端子ピンが接合されるときに前記ゲートパッドの上に塗布される前記はんだが濡れ広がる範囲内に配置されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記半導体基板の第１主面を覆い、前記電極パッドおよび前記ゲートパッドがそれぞれ露出された第１開口部および第２開口部を有するパッシベーション膜をさらに備え、
前記パッシベーション膜の前記第１開口部から、濡れ広がった前記はんだの外周までの距離は、矩形状の平面形状の前記半導体基板の１辺に平行な方向に１ｍｍ以下であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体基板の第１主面を覆い、前記電極パッドおよび前記ゲートパッドがそれぞれ露出された第１開口部および第２開口部を有するパッシベーション膜をさらに備え、
前記パッシベーション膜の前記第１開口部から前記第２開口部までの距離は、矩形状の平面形状の前記半導体基板の１辺に平行な方向に１．２ｍｍ以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記所定の抵抗値は、前記ゲートポリシリコン層による内蔵抵抗の抵抗値であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記電極パッドと前記ゲートポリシリコン層との間に、すべての前記ゲート電極が直列に接続されており、
前記所定の抵抗値は、前記ゲート電極による寄生抵抗と、前記ゲートポリシリコン層による内蔵抵抗と、の合成抵抗の抵抗値であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項１０】
前記絶縁ゲート構造は、
前記半導体基板の第１主面から所定深さに達するトレンチと、
前記トレンチの内部に、前記酸化膜であるゲート絶縁膜を介して設けられた前記ゲート電極と、を有するトレンチゲート構造であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
【請求項１１】
前記半導体基板は炭化珪素からなることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
【請求項１２】
半導体基板の第１主面側に設けられた、金属膜−酸化膜−半導体が順に積層された３層構造からなる絶縁ゲート構造と、前記半導体基板の第１主面に絶縁膜を介して設けられ、前記絶縁ゲート構造の前記金属膜であるゲート電極に電気的に接続されたゲートパッドと、前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲート電極と前記ゲートパッドとの間に直列に接続されたゲートポリシリコン層と、前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲートポリシリコン層を介して前記ゲートパッドに電気的に接続された、所定の抵抗値を測定するための電極パッドと、を備えた半導体装置の製造方法であって、
前記半導体基板の第１主面側に前記絶縁ゲート構造を形成する第１工程と、
前記半導体基板の第１主面に、前記ゲートポリシリコン層が埋め込まれた前記絶縁膜を形成する第２工程と、
前記絶縁膜の上に、前記ゲートパッドとして第１金属電極を形成する第３工程と、
前記絶縁膜の上に、前記電極パッドとして第２金属電極を形成する第４工程と、
前記第１金属電極の表面に、前記ゲートパッドとして、はんだとの濡れ性のよい第１金属膜を形成する第５工程と、
を含み、
前記電極パッドの最表面を前記第２金属電極とし、
前記第４工程では、前記第２金属電極の最表面を前記はんだとの濡れ性の悪い第２金属膜とすることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第５工程は、
前記半導体基板の第１主面に、前記第１金属電極が露出された開口部を有するレジスト膜を形成する工程と、
前記第１金属膜を成長させるための核となる触媒層を、前記レジスト膜の開口部から表面上にわたって形成する工程と、
前記レジスト膜とともに前記レジスト膜の上の前記触媒層を除去して、前記第１金属電極の上のみに前記触媒層を残す工程と、
前記触媒層を核として、前記第１金属膜となるめっき膜を成長させる工程と、を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第３工程と前記第４工程とを同時に行い、
前記第５工程では、前記第３工程と前記第４工程とを同時に行うことで最表面がはんだとの濡れ性の悪い第３金属膜となった前記第１金属電極の表面のみを前記第１金属膜で覆うことを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳゲート（金属膜−酸化膜−半導体が順に積層された３層構造からなる絶縁ゲート）構造を備えた半導体装置では、活性領域に、ゲート電極の材料であるポリシリコン（ｐｏｌｙ−Ｓｉ）による寄生抵抗Ｒｇ１が形成されるが、この寄生抵抗Ｒｇ１の抵抗値のばらつきは大きい。この寄生抵抗Ｒｇ１の抵抗値のばらつきを制御するために、ゲートパッドとゲート電極との間に、ゲート抵抗として、寄生抵抗Ｒｇ１よりも抵抗値が高く、かつ自身の抵抗値のばらつきの小さい平面平板状の内蔵抵抗Ｒｇ２が直列に接続されることが提案されている（例えば、下記特許文献１参照。）。
【０００３】
また、ゲートパッドとゲート電極との間に内蔵抵抗Ｒｇ２を直列に接続したＭＯＳ型半導体装置において、半導体基板上に、ゲートパッドに隣り合うように、内蔵抵抗Ｒｇ２の抵抗値を測定するための電極パッド（以下、測定用パッドとする）が配置されることが提案されている（例えば、下記特許文献２参照。）。測定用パッドは、内蔵抵抗を挟んでゲートパッドに電気的に接続される。測定用パッドは、ゲートパッド等の他の電極パッドと同じ電極材料で形成される。従来の半導体装置の製造方法について説明する。図３５〜３９は、従来の半導体装置の製造途中の状態を示す断面図である。
【０００４】
まず、図３５に示すように、半導体基板（半導体ウエハ）１０１’のおもて面において、ＭＯＳゲート構造（不図示）と離れた位置に、フィールド酸化膜１０２を介して、ゲートポリシリコン層１０３を形成する。このゲートポリシリコン層１０３は、ゲートパッド１１１（図３９参照）とゲート電極（不図示）との間に直列に接続される内蔵抵抗Ｒｇ２である。次に、ゲートポリシリコン層１０３を層間絶縁膜１０４で覆う。次に、層間絶縁膜１０４のコンタクトホールを介してゲートポリシリコン層１０３に接続された金属電極１０５，１０６を形成する。
【０００５】
金属電極１０５，１０６は、互いに離れた位置に配置され、ゲートポリシリコン層１０３を介して電気的に接続される。金属電極１０５，１０６は、半導体基板１０１’側から例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウムシリコン（ＡｌＳｉ）膜を順に積層してなる積層構造を有する。次に、金属電極１０５，１０６を第１ポリイミド層１０７で覆う。次に、第１ポリイミド層１０７を選択的に除去して、第１ポリイミド層１０７の開口部１２１，１２２に、それぞれ金属電極１０５，１０６の表面の、ニッケル（Ｎｉ）めっき膜１０８，１０９の形成領域に対応する部分を露出させる。            
【０００６】
次に、図３６に示すように、第１ポリイミド層１０７の開口部１２１，１２２において、金属電極１０５，１０６上にそれぞれ触媒層１２３，１２４を形成する。次に、図３７に示すように、当該触媒層１２３，１２４をそれぞれ核としてＮｉめっき膜１０８，１０９を成長させる。金属電極１０５およびＮｉめっき膜１０８は、ゲートパッド１１１を構成する。金属電極１０６およびＮｉめっき膜１０９は、測定用パッド１１２を構成する。ゲートパッド１１１および測定用パッド１１２の表面は、それぞれはんだ１１３（図３９参照）との濡れ性のよいＮｉめっき膜１０８，１０９で構成される。
【０００７】
次に、図３８に示すように、第１ポリイミド層１０７およびＮｉめっき膜１０８，１０９を第２ポリイミド層１１０で覆う。次に、第２ポリイミド層１１０を選択的に除去して、Ｎｉめっき膜１０８，１０９をそれぞれ露出させる。次に、図３９に示すように、半導体基板１０１’を切断して個々のチップ状に個片化することで、半導体装置が完成する。この個片化された半導体基板（半導体チップ）１０１の実装時、ゲートパッド１１１の最表面のＮｉめっき膜１０８に、はんだ１１３が塗布され、はんだ１１３を介して端子ピン（不図示）が接合される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１６−０５８４６６号公報
【特許文献２】特開２０１７−０１１００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、半導体基板１０１が炭化珪素（ＳｉＣ）等のシリコンよりもバンドギャップが広い半導体からなる場合、チップサイズが小さいため、ゲートパッド１１１と測定用パッド１１２との距離ｄ１０１（図３９参照）が近くなる。これに加えて、上述したように、ゲートパッド１１１および測定用パッド１１２の表面はともに、はんだとの濡れ性のよいＮｉめっき膜１０８，１０９である。このため、ゲートパッド１１１に端子ピン（不図示）をはんだ接合するときに、測定用パッド１１２上にはんだが濡れ広がり、はんだを介してゲートパッド１１１と測定用パッド１１２とが短絡する虞がある。この問題は、ゲートパッド１１１に端子ピンをはんだ接合するときに限らず、ゲートパッド１１１以外の他の電極パッドに端子ピンをはんだ接合するときにも同様に生じる。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、同一の半導体基板上に配置された測定用パッドと他の電極パッドとの短絡を防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の第１主面側に、金属膜−酸化膜−半導体が順に積層された３層構造からなる絶縁ゲート構造が設けられている。前記半導体基板の第１主面に、絶縁膜を介してゲートパッドが設けられている。前記ゲートパッドは、前記絶縁ゲート構造の前記金属膜であるゲート電極に電気的に接続されている。前記半導体基板の第１主面に、前記絶縁膜を介してゲートポリシリコン層が設けられている。前記ゲートポリシリコン層は、前記ゲート電極と前記ゲートパッドとの間に直列に接続されている。前記半導体基板の第１主面に、前記絶縁膜を介して、所定の抵抗値を測定するための電極パッドが設けられている。前記電極パッドは、前記ゲートポリシリコン層を介して前記ゲートパッドに電気的に接続されている。前記ゲートパッドの最表面は、はんだとの濡れ性のよい第１金属膜である。前記電極パッドの最表面は、前記はんだとの濡れ性の悪い第２金属膜である。
【００１２】
また、この発明にかかる半導体装置は、上述した発明において、前記第１金属膜は、ニッケル膜もしくは金膜であることを特徴とする。
【００１３】
また、この発明にかかる半導体装置は、上述した発明において、前記第２金属膜は、アルミニウムを含む金属膜であることを特徴とする。
【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートパッドは、アルミニウムを含む第３金属膜と、前記第３金属膜を覆う前記第１金属膜と、の積層膜であることを特徴とする。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドは、前記はんだを介して前記ゲートパッドに端子ピンが接合されるときに前記ゲートパッドの上に塗布される前記はんだが濡れ広がる範囲内に配置されていることを特徴とする。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面を覆い、前記電極パッドおよび前記ゲートパッドがそれぞれ露出された第１開口部および第２開口部を有するパッシベーション膜をさらに備える。前記パッシベーション膜の前記第１開口部から、濡れ広がった前記はんだの外周までの距離は、矩形状の平面形状の前記半導体基板の１辺に平行な方向に１ｍｍ以下であることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面を覆い、前記電極パッドおよび前記ゲートパッドがそれぞれ露出された第１開口部および第２開口部を有するパッシベーション膜をさらに備える。前記パッシベーション膜の前記第１開口部から前記第２開口部までの距離は、矩形状の平面形状の前記半導体基板の１辺に平行な方向に１．２ｍｍ以下であることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記所定の抵抗値は、前記ゲートポリシリコン層による内蔵抵抗の抵抗値であることを特徴とする。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドと前記ゲートポリシリコン層との間に、すべての前記ゲート電極が直列に接続されている。前記所定の抵抗値は、前記ゲート電極による寄生抵抗と、前記ゲートポリシリコン層による内蔵抵抗と、の合成抵抗の抵抗値であることを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁ゲート構造は、前記半導体基板の第１主面から所定深さに達するトレンチと、前記トレンチの内部に、前記酸化膜であるゲート絶縁膜を介して設けられた前記ゲート電極と、を有するトレンチゲート構造であることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は炭化珪素からなることを特徴とする。
【００２２】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した絶縁ゲート構造、ゲートパッド、ゲートポリシリコン層および電極パッドを備えた半導体装置の製造方法であって、次の特徴を有する。前記半導体基板の第１主面側に前記絶縁ゲート構造を形成する第１工程を行う。前記半導体基板の第１主面に、前記ゲートポリシリコン層が埋め込まれた前記絶縁膜を形成する第２工程を行う。前記絶縁膜の上に、前記ゲートパッドとして第１金属電極を形成する第３工程を行う。前記絶縁膜の上に、前記電極パッドとして第２金属電極を形成する第４工程を行う。前記第１金属電極の表面に、前記ゲートパッドとして、はんだとの濡れ性のよい第１金属膜を形成する第５工程を行う。前記電極パッドの最表面を前記第２金属電極とする。前記第４工程では、前記第２金属電極の最表面を前記はんだとの濡れ性の悪い第２金属膜とする。
【００２３】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程は、前記半導体基板の第１主面に、前記第１金属電極が露出された開口部を有するレジスト膜を形成する工程を行う。前記第１金属膜を成長させるための核となる触媒層を、前記レジスト膜の開口部から表面上にわたって形成する工程を行う。前記レジスト膜とともに前記レジスト膜の上の前記触媒層を除去して、前記第１金属電極の上のみに前記触媒層を残す工程を行う。前記触媒層を核として、前記第１金属膜となるめっき膜を成長させる工程を行うことを特徴とする。
【００２４】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程と前記第４工程とを同時に行う。前記第５工程では、前記第３工程と前記第４工程とを同時に行うことで最表面がはんだとの濡れ性の悪い第３金属膜となった前記第１金属電極の表面のみを前記第１金属膜で覆うことを特徴とする。
【発明の効果】
【００２５】
本発明にかかる半導体装置および半導体装置の製造方法によれば、測定用の電極パッドの最表面は、はんだとの濡れ性が悪く、はんだを弾きやすい。このため、同一の半導体基板上に配置された測定用の電極パッドとゲートパッド等の他の電極パッドとの短絡を防止することができるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図２】図１の切断線Ａ１−Ａ３における断面構造を示す断面図である。
【図３】図２の等価回路の回路構成を示す回路図である。
【図４】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図９Ａ】実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。
【図９Ｂ】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。
【図１１】実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。
【図１２】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。
【図１３】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。
【図１４】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。
【図１５】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。
【図１６】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。
【図１７】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１８】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１９】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図２０】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図２１】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図２２】実施の形態３にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。
【図２３】実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図２４】実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図２５】実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図２６】実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図２７】実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図２８】実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図２９】実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図３０】実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図３１】実施の形態５にかかる半導体回路装置の等価回路の一例を示す回路図である。
【図３２】図３１の半導体回路装置の１つの半導体チップの断面構造を模式的に示す断面図である。
【図３３】実施の形態５にかかる半導体回路装置の等価回路の一例を示す回路図である。
【図３４】図３３の半導体回路装置の１つの半導体チップの断面構造を模式的に示す断面図である。
【図３５】従来の半導体装置の製造途中の状態を示す断面図である。
【図３６】従来の半導体装置の製造途中の状態を示す断面図である。
【図３７】従来の半導体装置の製造途中の状態を示す断面図である。
【図３８】従来の半導体装置の製造途中の状態を示す断面図である。
【図３９】従来の半導体装置の製造途中の状態を示す断面図である。
【発明を実施するための形態】
【００２７】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２８】
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、炭化珪素（ＳｉＣ）を半導体材料として用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ、以下、ＳｉＣ−ＭＯＳＦＥＴとする）を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【００２９】
図１に示す実施の形態１にかかる半導体装置２０は、ＭＯＳＦＥＴと同一の半導体基板（半導体チップ）１０上に、ゲートポリシリコン（ｐｏｌｙ−Ｓｉ）層１４による内蔵抵抗Ｒｇ２（図３参照）が配置された半導体装置である。半導体基板１０は例えば炭化珪素（ＳｉＣ）からなり、チップサイズが例えば３ｍｍ2程度と小さい。半導体基板１０のおもて面上には、ソースパッド１１、ゲートパッド１２および測定用パッド１５が互いに離れて配置され、ポリイミド層２８により電気的に絶縁されている。ポリイミド層２８は、パッシベーション膜として機能する。
【００３０】
ソースパッド１１およびゲートパッド１２は、例えば、略矩形状の平面形状を有する金属層であり、同一の積層構造で同一階層に配置されている。ソースパッド１１は、活性領域１における有効領域２（図２参照）のほぼ全面に配置され、有効領域２と略同じ平面形状を有する。ゲートパッド１２および測定用パッド１５は、活性領域１における無効領域３（図２参照）に配置されている。ソースパッド１１、ゲートパッド１２および測定用パッド１５の各表面は、端子ピン（不図示）の接合箇所を除いて、ポリイミド層２８に覆われていてもよい。図１には、ソースパッド１１、ゲートパッド１２および測定用パッド１５を太線で示し、ポリイミド層２８の開口部２９，３０，３０’を破線で示す。
【００３１】
有効領域２は、活性領域１のうちの無効領域３を除く領域であり、ＭＯＳＦＥＴの単位セル（素子の構成単位）が配置され、ＭＯＳＦＥＴとして機能する。具体的には、有効領域２は、活性領域１のうちの、ゲートパッド１２、測定用パッド１５、後述するゲートポリシリコン層１４および後述するゲート電極２３ａの延在部２３ａ’が配置されていない領域であり、活性領域１の大半を占める。有効領域２は、例えば、ゲートパッド１２が配置される部分を内側へ凹ませた凹部を有する略矩形状の平面形状を有する。
【００３２】
無効領域３は、ＭＯＳＦＥＴとして機能しない領域であり、ＭＯＳＦＥＴの単位セルが配置されていない。無効領域３には、ゲートパッド１２、測定用パッド１５、ゲートポリシリコン層１４およびゲート電極２３ａの延在部２３ａ’が配置されている。各端子ピンは、それぞれ自身が接合された電極パッドの電位を外部に取り出す外部接続用端子となる。端子ピンは所定直径を有する丸棒状（円柱状）の配線部材であり、半導体基板１０のおもて面に対して略垂直に立てた状態で電極パッドにはんだ接合される。
【００３３】
ゲートパッド１２には、ゲートポリシリコン層１４を介してゲートフィンガー１３が電気的に接続されている。ゲートフィンガー１３は、エッジ終端領域４と活性領域１との境界に沿ってエッジ終端領域４に設けられ、活性領域１の周囲を略矩形状に囲む。エッジ終端領域４は、活性領域１と半導体基板（半導体チップ）１０の側面との間の領域であり、半導体基板１０のおもて面側の電界を緩和して耐圧（耐電圧）を保持する領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
【００３４】
ゲートフィンガー１３には、すべてのゲート電極２３（図２，３参照）が電気的に接続されている。ゲート電極２３は、例えば、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延在するストライプ状に設けられたゲートトレンチ２１の両端部それぞれにおいてゲートフィンガー１３に電気的に接続されている。ゲートフィンガー１３は、ゲートポリシリコン層１４と同一階層に配置されたポリシリコン層である。ゲートフィンガー１３は、ゲートポリシリコン層１４に電気的に接続されている。
【００３５】
ゲートフィンガー１３により、ゲートポリシリコン層１４の材料であるポリシリコンによる内蔵抵抗Ｒｇ２と、ゲート電極２３の材料であるポリシリコンによる寄生抵抗Ｒｇ１と、が直列に接続される。これら内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗は、実施の形態１にかかる半導体装置２０の全体のゲート抵抗Ｒｇ３の抵抗値である。ゲートフィンガー１３には、測定用パッド１５が接続されている。測定用パッド１５は、内蔵抵抗Ｒｇ２の抵抗値を測定する電極パッドである。
【００３６】
測定用パッド１５は、ゲートフィンガー１３とゲート電極２３との複数の接続点のうちの最もゲートポリシリコン層１４寄りの接続点と、ゲートフィンガー１３とゲートポリシリコン層１４との接続点と、の間に接続される。これによって、測定用パッド１５とゲートパッド１２との間に、ゲートポリシリコン層１４の材料であるポリシリコンによる内蔵抵抗Ｒｇ２が接続される。このため、測定用パッド１５によって、当該内蔵抵抗Ｒｇ２の抵抗値を測定することができる。
【００３７】
具体的には、測定用パッド１５は、例えば活性領域１のコーナー部に配置され、当該活性領域１のコーナー部でゲートフィンガー１３に接続されている。測定用パッド１５は、例えば、活性領域１の４つのコーナー部のうち、ゲートポリシリコン層１４に最も近いコーナー部でゲートフィンガー１３に接続されている。活性領域１のコーナー部とは、略矩形状の平面形状を有する活性領域１の頂点である。内蔵抵抗Ｒｇ２の抵抗値の測定後、測定用パッド１５は絶縁物（不図示）で覆われる。測定用パッド１５が他の領域と電気的に絶縁されることで、製品としての半導体チップの信頼性を向上させることができる。
【００３８】
次に、実施の形態１にかかる半導体装置２０の断面構造について説明する。図２は、図１の切断線Ａ１−Ａ３における断面構造を示す断面図である。図１の切断線Ａ１−Ａ２は、測定用パッド１５を通り、活性領域１を、半導体基板１０のおもて面に平行で、かつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに平行に切断する切断線である。図１の切断線Ａ２−Ａ３は、ゲートポリシリコン層１４および測定用パッド１５を通り、活性領域１を第１方向Ｘに平行に切断する切断線である。図２では、半導体基板１０の内部に設けられた各半導体領域を図示省略する。図３は、図２の等価回路の回路構成を示す回路図である。
【００３９】
図２に示すように、活性領域１の有効領域２において、半導体基板１０のおもて面側には、ＭＯＳＦＥＴの各単位セルの一般的なトレンチゲート構造が第１方向Ｘ（図１参照）に延びるストライプ状に設けられている。トレンチゲート構造は、図示省略するｐ型ベース領域、図示省略するｎ+型ソース領域、トレンチ（ゲートトレンチ）２１、ゲート絶縁膜２２およびゲート電極２３からなる。ｐ型ベース領域は、隣り合うゲートトレンチ２１間（メサ領域）に、ゲートトレンチ２１よりも浅い深さで設けられている。ｐ型ベース領域は、第２方向Ｙへ両側のゲートトレンチ２１まで延在している。
【００４０】
ｎ+型ソース領域は、ｐ型ベース領域の内部に選択的に設けられ、ゲートトレンチ２１の側壁のゲート絶縁膜２２を挟んでゲート電極２３に対向する。ゲート電極２３は、ゲートトレンチ２１の第１方向Ｘの両端部においてゲートフィンガー１３（図１参照）に電気的に接続されている。ゲート電極２３は、ポリシリコンからなる。層間絶縁膜２４は、半導体基板１０のおもて面に設けられ、ゲート電極２３を覆う。ソース電極２５は、層間絶縁膜２４のコンタクトホールを介してｐ型ベース領域およびｎ+型ソース領域に電気的に接続されている。
【００４１】
ソース電極２５は、低抵抗で安価な例えばアルミニウム（Ａｌ）膜である。また、ソース電極２５は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層した積層膜であってもよい。ソース電極２５の最表面は、アルミニウム膜に代えて、例えば、アルミニウム−シリコン（ＡｌＳｉ）膜またはアルミニウム−シリコン−銅（ＡｌＳｉＣｕ）膜で構成されてもよい。ソース電極２５の表面は、端子ピン（不図示）の接合箇所を除いて、ポリイミド層２８に覆われている。
【００４２】
ソース電極２５の表面にアルミニウムを含む金属膜が露出する場合、はんだとの濡れ性が悪いため、ソース電極２５の表面の、端子ピンの接合箇所は、はんだとの濡れ性のよい金属からなるめっき膜２６で覆われている。はんだ塗布時において「はんだとの濡れ性がよい」とは、液状のはんだが当該はんだを塗布した箇所から外側へ分断されずに流れて広がる（濡れ広がる）ことである。また、めっき膜２６への端子ピンのはんだ接合時において「はんだとの濡れ性がよい」は、濡れ広がった液状のはんだが端子ピンに這い上がるように端子ピン側へ分断されずに流れて戻ることである。めっき膜２６は、例えば、ニッケルリン（ＮｉＰ）めっき膜であってもよいし、金（Ａｕ）めっき膜であってもよいし、ニッケルリンめっき膜と金めっき膜との積層膜であってもよい。ソース電極２５およびめっき膜２６は、ソースパッド１１を構成する。めっき膜２６には、半導体基板１０の実装時に端子ピン（不図示）がはんだ接合される。
【００４３】
活性領域１の無効領域３において、半導体基板１０のおもて面は、フィールド酸化膜２７で覆われている。フィールド酸化膜２７上には、最も測定用パッド１５寄りに配置されたゲートトレンチ２１ａ（２１）の内部からゲート電極２３ａが延在している。このゲート電極２３ａの、フィールド酸化膜２７上に延在する部分（以下、延在部とする）２３ａ’は、無効領域３で終端している。また、フィールド酸化膜２７上には、ゲート電極２３ａの延在部２３ａ’と離れて、ゲートポリシリコン層１４が設けられている。
【００４４】
ゲート電極２３ａの延在部２３ａ’、および、ゲートポリシリコン層１４は、層間絶縁膜２４で覆われている。ゲート電極２３ａの延在部２３ａ’は、例えば、層間絶縁膜２４を挟んでソース電極２５の一部に厚さ方向Ｚに対向する。ゲート電極２３ａの延在部２３ａ’は、図示省略する部分でゲートフィンガー１３に電気的に接続され、ゲート電位に固定されている。また、ゲート電極２３ａの延在部２３ａ’は、後述する金属電極３１によりゲートポリシリコン層１４に電気的に接続されている。
【００４５】
金属電極３１，３２は、活性領域１の無効領域３において、層間絶縁膜２４上に設けられている。金属電極３１，３２同士は、ゲートポリシリコン層１４により電気的に接続されている。具体的には、金属電極３１は、層間絶縁膜２４を挟んで、ゲート電極２３ａの延在部２３ａ’およびゲートポリシリコン層１４に厚さ方向Ｚに対向し、これら対向する部分で、それぞれ層間絶縁膜２４のコンタクトホールを介してゲート電極２３ａの延在部２３ａ’およびゲートポリシリコン層１４に接続されている。
【００４６】
金属電極３２は、層間絶縁膜２４を挟んでゲートポリシリコン層１４に厚さ方向Ｚに対向し、当該対向する部分で、層間絶縁膜２４のコンタクトホールを介してゲートポリシリコン層１４に接続されている。金属電極３１，３２は、例えばソース電極２５と同じ積層構造を有する。金属電極３１，３２およびソース電極２５は互いに離れて配置され、これらの電極間の部分はポリイミド層２８で覆われている。金属電極３１，３２の外周がポリイミド層２８で覆われていてもよい。
【００４７】
金属電極３１は、測定用パッド１５を構成する。測定用パッド１５の表面は金属電極３１であり、はんだとの濡れ性の悪い材料で構成される。はんだとの濡れ性の悪い材料とは、例えばアルミニウムやアルミニウムシリコンである。これによって、測定用パッド１５の表面は、ソースパッド１１やゲートパッド１２に端子ピンをはんだ接合するときに塗布したはんだが濡れ広がりにくい。金属電極３１は、内蔵抵抗Ｒｇ２の測定時に露出されている。金属電極３１は、内蔵抵抗Ｒｇ２の抵抗値の測定後の製品時には絶縁物で覆われている。
【００４８】
金属電極３２の表面は、はんだとの濡れ性のよい金属からなるめっき膜３３で覆われている。めっき膜３３は、例えば、ニッケルリンめっき膜であってもよいし、金めっき膜であってもよいし、ニッケルリンめっき膜および金めっき膜を順に積層した積層膜であってもよい。金属電極３２およびめっき膜３３は、ゲートパッド１２を構成する。このように、ゲートパッド１２の表面は、測定用パッド１５の表面と異なり、はんだとの濡れ性のよい材料で構成されている。めっき膜３３には、半導体基板１０（図９Ｂ参照）の実装時に端子ピン（不図示）がはんだ接合される。半導体基板１０の裏面の表面層にはｎ+型ドレイン領域（不図示）が設けられている。半導体基板１０の裏面に、ドレイン電極（不図示）が設けられている。なお、本実施例ではめっき法を用いてめっき膜３３を形成しているが、ニッケル膜や金膜を形成できればめっき法でなくとも構わない。
【００４９】
図２，３に示すように、実施の形態１にかかる半導体装置２０には、ＭＯＳＦＥＴの各単位セルのゲート−ソース間に、ゲート絶縁膜２２の、ゲートトレンチ２１の側壁に沿った部分で寄生容量Ｃ１が形成される。ゲート電極２３ａの延在部２３ａ’とソースパッド１１との間の層間絶縁膜２４で寄生容量Ｃ２が形成される。ゲート電極２３ａの延在部２３ａ’と半導体基板１０のおもて面との間のフィールド酸化膜２７で寄生容量Ｃ３が形成される。測定用パッド１５と半導体基板１０のおもて面との間の層間絶縁膜２４およびフィールド酸化膜２７で寄生容量Ｃ４が形成される。
【００５０】
ゲートポリシリコン層１４と半導体基板１０のおもて面との間のフィールド酸化膜２７で寄生容量Ｃ５が形成される。層間絶縁膜２４およびフィールド酸化膜２７の厚さを調整することで、これらの寄生容量Ｃ１〜Ｃ５を調整可能である。寄生容量Ｃ１〜Ｃ５は、ゲートパッド１２とソースパッド１１との間に並列に接続されている。このため、ゲートパッド１２とソースパッド１１との間に並列に接続されたいずれかの寄生容量Ｃ１〜Ｃ５を大きくすることで、層間絶縁膜２４およびフィールド酸化膜２７で形成される全体の寄生容量を大きくすることができる。
【００５１】
次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図４〜８，９Ｂは、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図９Ａは、実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。図１０，１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。図１０，１１には、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す。まず、活性領域１における有効領域２において、半導体基板（半導体ウエハ）１０’のおもて面側にトレンチゲート構造（図２参照）を形成する。
【００５２】
次に、図４に示すように、活性領域１における無効領域３において、半導体基板１０’のおもて面上に、フィールド酸化膜２７を介して、ゲートポリシリコン層１４を形成する。ゲートポリシリコン層１４は、トレンチゲート構造を構成するゲート電極２３と同時に形成されてもよい。次に、ゲート電極２３およびゲートポリシリコン層１４を層間絶縁膜２４で覆う。次に、層間絶縁膜２４を選択的に除去して、層間絶縁膜２４の所定箇所に、層間絶縁膜２４を厚さ方向Ｚに貫通するコンタクトホールを形成する。
【００５３】
次に、層間絶縁膜２４のコンタクトホールを介してｐ型ベース領域およびｎ+型ソース領域に接するソース電極２５（図２参照）を形成する。層間絶縁膜２４のコンタクトホールを介してゲートポリシリコン層１４に接する金属電極３１，３２を形成する。金属電極３１，３２は、互いに離れた位置に配置される。金属電極３１，３２は、例えばソース電極２５と同時に形成されてもよい。次に、一般的な脱脂・洗浄により、金属電極３１，３２の表面に付着している油脂性の汚れや異物を除去して清浄する。
【００５４】
次に、エッチングにより、金属電極３１，３２の表面の自然酸化膜を除去する。次に、自然酸化膜の除去時に金属電極３１，３２の表面に浮き出たスマットを硝酸（ＨＮＯ3）等による酸洗浄により除去する。スマットとは、例えば、金属電極３１，３２の最表面層であるアルミニウムシリコン膜中に含まれるシリコン（Ｓｉ）やマグネシウム（Ｍｇ）である。次に、金属電極３１，３２の表面に、めっき膜３３の形成領域に対応する部分が開口したレジスト膜４１を形成する。レジスト膜４１の開口部４２には、金属電極３２を露出させる。
【００５５】
次に、図５に示すように、一般的なジンケート処理により、後の無電解めっき処理で用いる例えばニッケルリンめっき浴中のニッケルと置換されやすい亜鉛（Ｚｎ）膜を触媒層４３として形成する。触媒層４３は、レジスト膜４１の開口部４２において金属電極３２に接し、金属電極３２の、レジスト膜４１の開口部４２に露出する部分からレジスト膜４１上にわたって形成される。次に、図６に示すように、レジスト膜４１を剥離し、レジスト膜４１とともにレジスト膜４１上の触媒層４３を除去（リフトオフ）することで、金属電極３２上にのみ触媒層４３を残す。
【００５６】
次に、図７に示すように、例えばニッケルリンめっき浴を用いた一般的な無電解めっき処理により、触媒層４３中の亜鉛をニッケルリンめっき浴中のニッケルと置換させて、めっき膜３３となるニッケルリンめっき膜を成長させる。このように触媒層４３を核としてめっき膜３３を成長させることで、金属電極３２の表面の触媒層４３を形成した箇所に密着性よくめっき膜３３を形成することができる。
【００５７】
ニッケルリンめっき膜を下地として例えば置換金めっき処理を行って形成した金めっき膜をめっき膜３３としてもよい。ゲートパッド１２の最表面のめっき膜３３の形成とともに、ソースパッド１１の最表面のめっき膜２６を形成してもよい。めっき膜３３，２６を同時に形成する場合、レジスト膜４１（図５参照）にさらに、ソース電極２５を露出させた開口部を形成すればよい。
【００５８】
次に、図８に示すように、金属電極３１，３２およびめっき膜３３をポリイミド層２８で覆う。次に、ポリイミド層２８を選択的に除去して、ポリイミド層２８の開口部２９，３０にそれぞれ金属電極３１およびめっき膜３３を露出させる。ここまでの工程により、金属電極３１からなる測定用パッド１５が形成される。金属電極３２およびめっき膜３３からなるゲートパッド１２が形成される。ソース電極２５およびめっき膜２６からなるソースパッド１１が形成される。
【００５９】
ゲートパッド１２の表面は、はんだ１６（図９Ｂ参照）との濡れ性のよいめっき膜３３である。ソースパッド１１の表面は、はんだ１７，１８（図１０参照）との濡れ性のよい金属からなるめっき膜２６である。測定用パッド１５の表面は、はんだ１６〜１８との濡れ性が悪い金属電極３１である。金属電極３１の、ポリイミド層２８の開口部２９に露出された部分は、ゲートポリシリコン層１４による内蔵抵抗Ｒｇ２の抵抗値を測定するときに、抵抗測定用プローブの接触箇所となる。
【００６０】
次に、図９Ａに示すように、半導体基板（半導体ウエハ）１０’をダイシング（切断）して個々のチップ状に個片化することで、半導体装置２０が完成する。図９Ａには、個片化された半導体基板（半導体チップ）１０をハッチングで示す。符号４４は半導体基板１０’のダイシングラインである。また、図９Ａには，各半導体基板１０の活性領域１に配置された素子構造をまとめて符号１’を付した細線の矩形で示す。
【００６１】
そして、図９Ｂ，１０に示すように、この個片化された半導体基板（半導体チップ）１０の実装時、ポリイミド層２８の開口部３０に露出された、ゲートパッド１２の最表面のめっき膜３３に、例えば端子ピン１つ分のはんだ１６が塗布される。ポリイミド層２８の開口部３０’に露出された、ソースパッド１１の最表面のめっき膜２６に、例えば端子ピン２つ分のはんだ１７，１８が塗布される。
【００６２】
はんだ１６の塗布時、はんだ１６は、ポリイミド層２８の開口部３０の内部に充填されてめっき膜３３に接するとともに、ポリイミド層２８上を、半導体基板１０のおもて面から見て略円形状に濡れ広がる。このポリイミド層２８上を濡れ広がるはんだ１６がポリイミド層２８の開口部２９に露出された測定用パッド１５上に流れ込んだとしても、測定用パッド１５の表面ははんだ１６を弾きやすいため、測定用パッド１５の表面にはんだ１６が濡れ広がりにくい。
【００６３】
このように、はんだ１６が測定用パッド１５の表面に濡れ広がりにくいことで、測定用パッド１５（すなわちポリイミド層２８の開口部２９）の配置の自由度が高くなる。例えば、測定用パッド１５は、当該測定用パッド１５上にはんだ１６が濡れ広がる位置に配置されていてもよいし、濡れ広がったはんだ１６の端部よりもはんだ１６から離れた位置に配置されていてもよい。測定用パッド１５の配置がはんだ１６が濡れ広がる位置に近いほど本発明は有用である。
【００６４】
例えば、半導体基板１０のチップサイズが３．８ｍｍ四方である場合、各部の寸法や各部間の距離は次の値をとる。ポリイミド層２８の開口部３０は、半導体基板１０のおもて面から見て１辺の幅ｗ１を０．６ｍｍ程度とした略正方形状の平面形状を有する。ポリイミド層２８の開口部２９は、半導体基板１０のおもて面から見て１辺の幅ｗ２を０．１７ｍｍ程度とした略正方形状の平面形状を有する。半導体基板１０のおもて面から見て略円形状に濡れ広がったはんだ１６の直径φ１は１．５６０ｍｍ程度である。
【００６５】
この場合、ポリイミド層２８の、測定用パッド１５が露出された開口部２９が、ポリイミド層２８の、ゲートパッド１２が露出された開口部３０から、半導体基板１０の１辺に平行な方向（図１０では第１方向Ｘ）に例えば１．２ｍｍ以下程度の近い距離ｗ１１に配置された場合に、本発明は特に有用である。また、ポリイミド層２８の、測定用パッド１５が露出された開口部２９が、濡れ広がったはんだ１６の外周から半導体基板１０の１辺に平行な方向（図１０では第１方向Ｘ）に例えば１ｍｍ以下程度の近い距離ｗ１２に配置された場合に、本発明は特に有用である。
【００６６】
ポリイミド層２８の開口部３０’内の２箇所に、それぞれはんだ１７，１８が塗布される。はんだ１７，１８の塗布時、はんだ１７，１８は、ポリイミド層２８の開口部３０’の内部に充填されてめっき膜２６に接するとともに、半導体基板１０のおもて面から見て略円形状にポリイミド層２８上を濡れ広がり、互いに接する。ソースパッド１１の近くに測定用パッド１５を配置する場合、これら濡れ広がったはんだ１７，１８の外周に近い位置に測定用パッド１５が配置されるほど本発明は有用である。
【００６７】
例えば、半導体基板１０のチップサイズが３．８ｍｍ四方である場合、半導体基板１０のおもて面から見て略円形状に濡れ広がったはんだ１７，１８の直径φ１も例えば１．５６０ｍｍ程度である。このため、ソースパッド１１の近くに測定用パッド１５を配置する場合、ポリイミド層２８の、測定用パッド１５が露出された開口部２９が、濡れ広がったはんだ１７，１８の外周から半導体基板１０の１辺に平行な方向に例えば１ｍｍ以下程度の距離に配置された場合に、本発明は特に有用である。
【００６８】
次に、ゲートパッド１２の最表面のめっき膜３３に、はんだ１６を介して端子ピン（不図示）をはんだ接合する。ソースパッド１１の最表面のめっき膜２６に、はんだ１７，１８それぞれを介して２つの端子ピン（不図示）をはんだ接合する。このとき、はんだ１６は、はんだとの濡れ性のよいめっき膜３３上を流動し、接触している端子ピンに這い上がりながら当該端子ピンをめっき膜３３に引き寄せて接合する。はんだ１７，１８は、めっき膜２６上を流動し、接触している端子ピンに這い上がりながら当該端子ピンをめっき膜２６に引き寄せて接合する。
【００６９】
端子ピンをはんだ接合した後（以下、ピン立て後とする）のはんだ１６’〜１８’は略円錐状をなし、その直径φ１’〜φ３’はピン立て前の濡れ広がった状態のはんだ１６〜１８の直径φ１〜φ３よりも小さくなる（図１０，１１）。また、測定用パッド１５の表面ははんだとの濡れ性が悪いため、ピン立て後に測定用パッド１５上にはんだ１６〜１８の一部が残ったとしても、ピン立て後に測定用パッド１５上に残ったはんだは、端子ピンとゲートパッド１２とを接合するはんだ１６’〜１８’と分断される。
【００７０】
以上の工程により、実施の形態１にかかる半導体装置２０を実装した半導体回路装置が完成する。
【００７１】
以上、説明したように、実施の形態１によれば、ゲートパッドの最表面をはんだとの濡れ性のよい金属膜とし、測定用パッドの最表面をはんだとの濡れ性の悪い金属膜とする。これにより、ゲートパッドに端子ピンをはんだ接合する際に、ゲートパッドの表面に塗布されたはんだが、測定用パッドの表面にまで濡れ広がったとしても、測定用パッドの最表面は、はんだとの濡れ性が悪く、はんだを弾きやすい。このため、同一の半導体基板上に配置された測定用パッドとゲートパッドとがはんだにより短絡することを防止することができる。
【００７２】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１２〜１６は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、金属電極３１上に形成されためっき膜５２を除去することで、測定用パッド１５の表面に、はんだとの濡れ性の悪い金属電極３１を露出させる点である。
【００７３】
具体的には、まず、図１２に示すように、実施の形態１と同様に、活性領域１における有効領域２におけるトレンチゲート構造（図２参照）の形成から、金属電極３１，３２の形成までの工程を行う。次に、金属電極３１，３２をポリイミド層２８で覆う。次に、ポリイミド層２８を選択的に除去して、ポリイミド層２８の開口部２９，３０にそれぞれ金属電極３１，３２を露出させる。次に、一般的な方法により金属電極３１，３２の表面の脱脂・洗浄、自然酸化および酸洗浄を行う。
【００７４】
次に、図１３に示すように、実施の形態１と同様に、一般的なジンケート処理により、ポリイミド層２８の開口部２９，３０の内部においてそれぞれ金属電極３１，３２上に、後の無電解めっき処理で形成するめっき膜５２の核となる触媒層５１を形成する。次に、図１４に示すように、実施の形態１と同様に、一般的な無電解めっき処理により、触媒層５１を核として、ゲートパッド１２の最表面のめっき膜３３となるめっき膜５２を成長させる。
【００７５】
次に、図１５に示すように、ポリイミド層２８およびめっき膜５２上にレジスト膜５３を形成する。次に、レジスト膜５３を選択的に除去して、ポリイミド層２８の開口部２９内のめっき膜５２を露出する。次に、レジスト膜５３をマスクとしてエッチングを行い、ポリイミド層２８の開口部２９内のめっき膜５２を除去する。ポリイミド層２８の開口部３０内には、めっき膜５２の、ゲートパッド１２の最表面のめっき膜３３となる部分が残る。
【００７６】
ゲートパッド１２の最表面のめっき膜３３を形成するとともに、ソースパッド１１の最表面のめっき膜２６を形成してもよい。この場合、金属電極３１，３２およびソース電極２５上にも触媒層５１を形成し、当該触媒層５１を核としてめっき膜５２を成長させる。そして、めっき膜５２の、金属電極３２およびソース電極２５上の部分を、それぞれ、ゲートパッド１２の最表面のめっき膜３３、および、ソースパッド１１の最表面のめっき膜２６として残せばよい。次に、レジスト膜５３を除去する。
【００７７】
次に、図１６に示すように、ポリイミド層を堆積して、ポリイミド層２８の厚さを厚くする。次に、ポリイミド層２８を選択的に除去して、ポリイミド層２８の開口部２９，３０，３０’にそれぞれ金属電極３１およびめっき膜３３，２６を露出させる。ここまでの工程により、金属電極３１からなる測定用パッド１５が形成される。金属電極３２およびめっき膜３３からなるゲートパッド１２が形成される。ソース電極２５およびめっき膜２６からなるソースパッド１１が形成される。
【００７８】
次に、ポリイミド層２８の強度を向上させるための熱処理（キュア）を行う。その後、実施の形態１と同様に、半導体基板１０’のダイシング以降の工程を行うことで、図１〜３，９Ａに示す半導体装置２０や、当該半導体装置２０を実装（図９Ｂ，１０参照）した半導体回路装置が完成する。
【００７９】
以上、説明したように、実施の形態２によれば、測定用パッドの最表面に、はんだとの濡れ性のよいめっき膜を形成した場合においても、その後、測定用パッドの最表面の当該めっき膜を除去することで、実施の形態１と同様の効果を得ることができる。
【００８０】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図１７〜２１は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。図２２は、実施の形態３にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、測定用パッド１５を構成する金属電極３１の表面に、無電解めっき処理により形成されるめっき膜の核となる触媒層５４を形成しない点である。
【００８１】
具体的には、まず、図１７に示すように、実施の形態２と同様に、活性領域１における有効領域２におけるトレンチゲート構造（図２参照）の形成から、金属電極３１，３２の形成までの工程を行う。次に、金属電極３１，３２をポリイミド層２８で覆う。次に、ポリイミド層２８を選択的に除去して、ポリイミド層２８の開口部３０に金属電極３２を露出させる。次に、一般的な方法により金属電極３２の表面の脱脂・洗浄、自然酸化および酸洗浄を行う。
【００８２】
次に、図１８に示すように、実施の形態２と同様に、一般的なジンケート処理により、ポリイミド層２８の開口部３０の内部において金属電極３２上に、後の無電解めっき処理で形成するめっき膜３３の核となる触媒層５４を形成する。次に、図１９に示すように、実施の形態２と同様に、一般的な無電解めっき処理により、触媒層５４を核としてめっき膜３３を成長させる。
【００８３】
次に、図２０に示すように、ポリイミド層２８およびめっき膜３３上にレジスト膜５５を形成する。次に、レジスト膜５５を選択的に除去して、ポリイミド層２８の開口部２９の形成領域に対応する部分を開口する。次に、レジスト膜５５をマスクとしてエッチングを行い、ポリイミド層２８を選択的に除去して、ポリイミド層２８に開口部２９を形成する。ポリイミド層２８の開口部２９には、金属電極３１が露出される。そして、レジスト膜５５を除去する。
【００８４】
ゲートパッド１２の最表面のめっき膜３３を形成するとともに、ソースパッド１１の最表面のめっき膜２６を形成してもよい。この場合、ポリイミド層２８に、金属電極３２を露出する開口部３０を形成する際に、ソース電極２５を露出する開口部３０’も形成すればよい。これによって、めっき膜３３を形成するための無電解めっき処理時に、触媒層５４を核として、ソース電極２５上にめっき膜２６が形成される。
【００８５】
次に、図２１に示すように、ポリイミド層を堆積して、ポリイミド層２８の厚さを厚くする。次に、ポリイミド層２８上にレジスト膜５６を形成する。次に、レジスト膜５６を選択的に除去して、ポリイミド層２８の開口部２９，３０，３０’の形成領域に対応する部分をそれぞれ開口する。次に、レジスト膜５６をマスクとしてエッチングを行い、ポリイミド層２８を選択的に除去して、ポリイミド層２８の開口部２９，３０，３０’にそれぞれ金属電極３１およびめっき膜３３，２６を露出させる。
【００８６】
そして、レジスト膜５６を除去する。ここまでの工程により、金属電極３１からなる測定用パッド１５が形成される。金属電極３２およびめっき膜３３からなるゲートパッド１２が形成される。ソース電極２５およびめっき膜２６からなるソースパッド１１が形成される。その後、実施の形態２と同様に、ポリイミド層２８のキュア以降の工程を行うことで、図１〜３，９Ａに示す半導体装置２０や、当該半導体装置２０を実装（図９Ｂ，１０参照）した半導体回路装置が完成する。
【００８７】
上述した実施の形態３にかかる半導体装置の製造方法において、レジスト膜５５をマスクとしてエッチングすることでポリイミド層２８に開口部２９を形成することに代えて、図２２に示すように、ポリイミド層２８の、開口部２９の形成領域にレーザー５７を照射することで、ポリイミド層２８に開口部２９を形成してもよい。
【００８８】
以上、説明したように、実施の形態３によれば、測定用パッドの表面に、めっき膜の核となる触媒層を形成しないことで、当該触媒層を核としためっき膜が測定用パッドの最表面に形成されない。これにより、測定用パッドの最表面がはんだとの濡れ性の悪い金属膜となるため、実施の形態１，２と同様の効果を得ることができる。
【００８９】
（実施の形態４）
次に、実施の形態４にかかる半導体装置として、実施の形態１にかかる半導体装置２０のゲートフィンガー１３および測定用パッド１５の配置の一例について説明する。図２３〜３０は、実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図２３〜３０には、ゲートトレンチ２１と、当該ゲートトレンチ２１の内部のゲート電極２３と、をまとめて、ゲートフィンガー１３を示す直線よりも細い直線で示す。また、図２３〜３０では、ゲート絶縁膜２２と、ゲートフィンガー１３よりも外側（半導体基板１０の端部側）の部分と、を図示省略する。
【００９０】
図２３に示す実施の形態４にかかる半導体装置２０ａは、実施の形態１にかかる半導体装置２０である。図２４〜３０に示す実施の形態４にかかる半導体装置２０ｂ〜２０ｈは、それぞれ実施の形態１にかかる半導体装置２０の変形例である。ゲートフィンガー１３および測定用パッド１５は、測定用パッド１５とゲートパッド１２との間にゲートポリシリコン層１４が電気的に接続されていればよく、これらの配置は種々変更可能である。実施の形態４にかかる半導体装置２０ａ〜２０ｈは、ゲートフィンガー１３および測定用パッド１５の配置が異なることを除いて、同一の構成となっている。
【００９１】
ゲートトレンチ２１は、第１方向Ｘに延在するストライプ状に配置されている。ゲートパッド１２は、例えば、活性領域１の、第１方向Ｘに平行な１辺付近において当該１辺の略中央付近に配置されている。図２３〜３０には図示省略するが、ソースパッド１１は、活性領域１における有効領域２のほぼ全面に配置されている（図１参照）。そして、図２３に示す実施の形態４にかかる半導体装置２０ａにおいては、測定用パッド１５は、例えば、略矩形状の平面形状を有する活性領域１の１つの頂点に相当するコーナー部に配置され、活性領域１のコーナー部においてゲートフィンガー１３に接続されている。
【００９２】
図２４に示す実施の形態４にかかる半導体装置２０ｂは、ゲートパッド１２、ゲートポリシリコン層１４、ゲートフィンガー１３ａ、ゲート電極２３、ゲートフィンガー１３ｂおよび測定用パッド１５の順に電気的に接続されている。具体的には、測定用パッド１５は、活性領域１の、ゲートパッド１２に近い１辺に対向する１辺の端部にあたるコーナー部に配置されている。活性領域１の、ゲートパッド１２に近い１辺と直交する１組の対辺それぞれに、各辺に沿って第２方向Ｙに略平行に延在するゲートフィンガー１３（１３ａ，１３ｂ）が配置される。ゲート電極２３の両端部はそれぞれ異なるゲートフィンガー１３ａ，１３ｂに電気的に接続される。
【００９３】
ゲートフィンガー１３ａは、活性領域１の、ゲートパッド１２に近い１辺と直交する１辺から、ゲートパッド１２に近い１辺に沿って延在する略Ｌ字状をなす。このゲートフィンガー１３ａの一端にゲートポリシリコン層１４を介してゲートパッド１２が電気的に接続されている。ゲートフィンガー１３ａは、ゲートポリシリコン層１４とゲート電極２３とを電気的に接続する。ゲートフィンガー１３ｂは、ゲートパッド１２に近い１辺と直交する１辺に沿って延在する略直線状の平面形状をなす。このゲートフィンガー１３ｂの一端に測定用パッド１５が電気的に接続されている。ゲートフィンガー１３ｂは、測定用パッド１５とゲート電極２３とを電気的に接続する。
【００９４】
図２５に示す実施の形態４にかかる半導体装置２０ｃは、活性領域１の２箇所で、ゲートパッド１２、ゲートポリシリコン層１４、ゲートフィンガー１３ｃ、ゲート電極２３、ゲートフィンガー１３ｄおよび測定用パッド１５の順に電気的に接続されている。具体的には、活性領域１の、ゲートパッド１２に近い１辺に対向する１辺の両端部にあたる各コーナー部に、それぞれ異なる測定用パッド１５が互いに離れて配置されている。活性領域１の略中央部を通って、第２方向Ｙに平行に延在する直線状にゲートフィンガー１３（１３ｃ）が配置されている。このゲートフィンガー１３ｃの一端にゲートポリシリコン層１４を介してゲートパッド１２に電気的に接続されている。
【００９５】
また、ゲートフィンガー１３ｃは、ゲートポリシリコン層１４とゲート電極２３とを電気的に接続する。ゲート電極２３の略中央部は、ゲートフィンガー１３ｃに電気的に接続されている。活性領域１の、ゲートパッド１２に近い１辺と直交する１組の対辺それぞれに、各辺に沿って第２方向Ｙに略平行に延在する直線状にゲートフィンガー１３（１３ｄ）が配置されている。これら各ゲートフィンガー１３ｄには、それぞれ異なる測定用パッド１５が電気的に接続されている。ゲートフィンガー１３ｄは、測定用パッド１５とゲート電極２３とを電気的に接続する。ゲート電極２３の両端部は、それぞれ異なるゲートフィンガー１３ｄに電気的に接続されている。
【００９６】
図２６に示す実施の形態４にかかる半導体装置２０ｄは、ゲートパッド１２’、ゲートポリシリコン層１４、ゲートフィンガー１３ｅ、ゲート電極２３、ゲートフィンガー１３ｆおよび測定用パッド１５の順に電気的に接続されている。この場合、例えば、活性領域１の、第２方向Ｙに平行な１辺の両端部にあたる各コーナー部に、それぞれゲートパッド１２’および測定用パッド１５が配置される。活性領域１の、測定用パッド１５が配置されたコーナー部と対角となるコーナー部を共有する２辺に沿って延在するゲートフィンガー１３（１３ｅ）が配置されている。活性領域１の、ゲートパッド１２’および測定用パッド１５が両端部にそれぞれ配置された１辺に沿ってゲートフィンガー１３（１３ｆ）が配置されている。
【００９７】
ゲート電極２３の両端部はそれぞれゲートフィンガー１３ｅ，１３ｆに電気的に接続されている。一方のゲートフィンガー１３ｅは、活性領域１の２辺に沿って延在する略Ｌ字状の平面形状をなす。このゲートフィンガー１３ｅの一端にゲートポリシリコン層１４を介してゲートパッド１２’が電気的に接続されている。ゲートフィンガー１３ｅは、ゲートポリシリコン層１４とゲート電極２３とを電気的に接続する。他方のゲートフィンガー１３ｆは、活性領域１の１辺に沿って延在する略直線状の平面形状をなす。このゲートフィンガー１３ｆの一端は測定用パッド１５に電気的に接続され、他端はゲートパッド１２’に達しない位置で終端している。ゲートフィンガー１３ｆは、測定用パッド１５とゲート電極２３とを電気的に接続する。
【００９８】
これら図２４〜２６に示す実施の形態４にかかる半導体装置２０ｂ〜２０ｄにおいては、ソースパッド１１（図１参照）に近い位置に測定用パッド１５が配置されている。このようにソースパッド１１に近い位置に測定用パッド１５が配置されたとしても、測定用パッド１５の表面がはんだ１７，１８との濡れ性の悪い材料で構成されていることで、測定用パッド１５とソースパッド１１とがはんだ１７，１８を介して短絡することを防止することができる。
【００９９】
また、図２４〜２６に示す実施の形態４にかかる半導体装置２０ｂ〜２０ｄにおいては、ゲートパッド１２と測定用パッド１５との間に、ゲートポリシリコン層１４と、すべてのゲート電極２３と、が直列に接続される。この場合、測定用パッド１５は、ゲートフィンガー１３とゲート電極２３との複数の接続点のうちの最もゲートポリシリコン層１４から離れた接続点と、ゲートフィンガー１３とゲートポリシリコン層１４との接続点と、の間に接続される。このため、各半導体基板１０それぞれにおいて、測定用パッド１５により、内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗である全体のゲート抵抗Ｒｇ３を測定可能である。
【０１００】
図２７〜３０に示す実施の形態４にかかる半導体装置２０ｅ〜２０ｈにおいては、測定用パッド１５は、はんだ１６の塗布時に、当該測定用パッド１５上にはんだ１６（図９）が濡れ広がる程度にゲートパッド１２（図３０ではゲートパッド１２’）に近い位置に配置されている。この場合、測定用パッド１５は、例えば、ゲートポリシリコン層１４に厚さ方向Ｚに対向する位置に配置される。図２７〜３０に示す実施の形態４にかかる半導体装置２０ｅ〜２０ｈの、測定用パッド１５以外の構成は、それぞれ、図２３〜２６に示す実施の形態４にかかる半導体装置２０ａ〜２０ｄと同様である。
【０１０１】
以上、説明したように、実施の形態４によれば、実施の形態１にかかる半導体装置に適用可能である。
【０１０２】
（実施の形態５）
次に、実施の形態５にかかる半導体回路装置として、実施の形態１にかかる半導体装置２０を複数並列に接続した半導体回路装置の一例について説明する。図３１，３３は、実施の形態５にかかる半導体回路装置の等価回路の一例を示す回路図である。図３２，３４は、それぞれ図３１，３３の半導体回路装置の１つの半導体チップの断面構造を模式的に示す断面図である。図３１，３２には、実施の形態１にかかる半導体装置２０を適用したＭＯＳＦＥＴ６０を複数備えた半導体回路装置６４を示す。ＭＯＳＦＥＴ６０は、炭化珪素からなる半導体基板（半導体チップ）１０を用いて作製（製造）されている。
【０１０３】
図３３，３４には、実施の形態１にかかる半導体装置２０を適用したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）７０を複数備えた半導体回路装置７４を示す。ＩＧＢＴ７０は、例えば、シリコン（Ｓｉ）からなる半導体基板（半導体チップ）１０を用いて作製（製造）されている。図３２では、半導体基板１０に形成されたＭＯＳＦＥＴ６０の、ゲートトレンチ６１、ゲート絶縁膜６２およびゲート電極６３以外の各部を図示省略する。図３４では、半導体基板１０に形成されたＩＧＢＴ７０の、ゲートトレンチ７１、ゲート絶縁膜７２およびゲート電極７３以外の各部を図示省略する。
【０１０４】
図３１に示す実施の形態５にかかる半導体回路装置６４は、並列に接続された複数のＭＯＳＦＥＴ６０を備える。このＭＯＳＦＥＴ６０は、図１〜３に示す実施の形態１にかかる半導体装置２０の構造を備える。各半導体基板１０それぞれにおいて、半導体基板１０に作製（製造）されたＭＯＳＦＥＴ６０のゲート電極６３とＰＧ（Ｐｒｏｔｅｃｔｉｖｅ  Ｇｒｏｕｎｄ）との間に、ゲート電極６３による寄生抵抗Ｒｇ１と、半導体基板１０上に付加したゲートポリシリコン層１４による内蔵抵抗Ｒｇ２と、が直列に接続された等価回路となる。
【０１０５】
ＭＯＳＦＥＴ６０を並列に複数接続することで、所定の電流量を実現している。各半導体基板１０において、ゲートポリシリコン層１４による内蔵抵抗Ｒｇ２の両端はそれぞれゲートパッド１２および測定用パッド１５に接続されている。符号Ｒｇ４は、ＰＧと、ゲートポリシリコン層１４による内蔵抵抗Ｒｇ２と、の間に形成された、半導体基板１０によるチップ抵抗Ｒｇ４であり、例えば３０Ω程度である。半導体基板１０の半導体材料として炭化珪素を用いていることで、半導体基板１０のチップサイズは小さく、例えば３ｍｍ2程度である。
【０１０６】
半導体基板１０のチップサイズは小さいことで、ゲートトレンチ６１の個数が少なく、かつゲートトレンチ６１が浅いため、ゲート電極６３となるポリシリコンの体積が小さい。したがって、ゲート電極６３による寄生抵抗Ｒｇ１の抵抗値が大きい（図３２）。また、所定電流量を得るために並列に接続する半導体基板１０の個数が多くなる。この場合、各半導体基板１０それぞれにおいて全体のゲート抵抗Ｒｇ３のばらつきを制御するには、各半導体基板１０の内蔵抵抗Ｒｇ２の抵抗値をそれぞれ高くすればよい。
【０１０７】
寄生抵抗Ｒｇ１の抵抗値が大きく、寄生抵抗Ｒｇ１の抵抗値と内蔵抵抗Ｒｇ２の抵抗値とが近い抵抗値になると、内蔵抵抗Ｒｇ２の抵抗値で全体のゲート抵抗Ｒｇ３を決めることができない。寄生抵抗Ｒｇ１の抵抗値が大きく、寄生抵抗Ｒｇ１の抵抗値と内蔵抵抗Ｒｇ２の抵抗値とが近い抵抗値になる場合とは、具体的には、例えば、寄生抵抗Ｒｇ１の抵抗値および内蔵抵抗Ｒｇ２の抵抗値がそれぞれ７Ω程度および８Ω程度であり、全体のゲート抵抗Ｒｇ３の抵抗値が１５Ω程度（＝７Ω＋８Ω）となる場合である。
【０１０８】
この場合、各半導体基板１０で寄生抵抗Ｒｇ１の抵抗値がばらついていると、内蔵抵抗Ｒｇ２で全体のゲート抵抗Ｒｇ３を制御することができない。このため、各半導体基板１０において、測定用パッド１５により、内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗を測定して全体のゲート抵抗Ｒｇ３とする。測定用パッド１５により、内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗を測定するには、測定用パッド１５とゲートパッド１２との間に、すべてのゲート電極６３と、ゲートポリシリコン層１４とが直列に接続される（図２４〜２６参照）。
【０１０９】
図３３に示す実施の形態５にかかる半導体回路装置７４が図３１に示す実施の形態５にかかる半導体回路装置６４と異なる点は、次の２点である。１つ目の相違点は、ＭＯＳＦＥＴ６０に代えて、ＩＧＢＴ７０が配置されている点である。２つ目の相違点は、ゲート電極７３となるポリシリコンの体積が大きいことで、ゲート電極７３による寄生抵抗Ｒｇ１が小さい点である。ゲート電極７３となるポリシリコンの体積が大きいのは、半導体材料としてシリコンを用いていることで、炭化珪素を用いた場合と比べて、チップサイズが大きく、例えば１０ｍｍ2程度であることから、ゲートトレンチ７１の個数が多く、かつゲートトレンチ７１が深いことによる。
【０１１０】
図３３に示す実施の形態５にかかる半導体回路装置７４は、各半導体基板１０それぞれにおいて、半導体基板１０に作製されたＩＧＢＴ７０のゲート電極７３とＰＧとの間に、ゲート電極７３による寄生抵抗Ｒｇ１と、半導体基板１０上のゲートポリシリコン層１４による内蔵抵抗Ｒｇ２と、が直列に接続されている。すなわち、図３３に示す実施の形態５にかかる半導体回路装置７４は、図３１に示す実施の形態５にかかる半導体回路装置６４と同様に、ゲート電極７３による寄生抵抗Ｒｇ１のばらつきを抑制するために、ゲート抵抗としてゲートポリシリコン層１４による内蔵抵抗Ｒｇ２を内蔵する。
【０１１１】
図３３に示す実施の形態５にかかる半導体回路装置７４において、所定電流量を得るために並列に接続する半導体基板１０の個数は少ない。各半導体基板１０において全体のゲート抵抗Ｒｇ３のばらつきを制御するには、内蔵抵抗Ｒｇ２の抵抗値を寄生抵抗Ｒｇ１の抵抗値よりも１桁程度高くすれば足りる。例えば、寄生抵抗Ｒｇ１の抵抗値および内蔵抵抗Ｒｇ２の抵抗値がそれぞれ０．１Ωオーダー程度および７．５Ω程度であるため、全体のゲート抵抗Ｒｇ３の抵抗値は内蔵抵抗Ｒｇ２の抵抗値とほぼ同じとなる。このため、内蔵抵抗Ｒｇ２の抵抗値で全体のゲート抵抗Ｒｇ３の抵抗値を決めることができる。
【０１１２】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ゲートパッドの最表面の金属膜は端子ピンをはんだ接合可能な金属膜であればよく、めっき膜に代えて、はんだとの濡れ性のよい金属膜を蒸着法により形成してもよい。また、実施の形態１〜４においては、炭化珪素を半導体材料とした場合を例に説明しているが、窒化ガリウム（ＧａＮ）等、炭化珪素以外の、シリコンよりもバンドギャップが広い半導体を半導体材料とした場合や、実施の形態５のようにシリコンを半導体材料とした場合にも本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【０１１３】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【０１１４】
１  活性領域
１’  活性領域に配置された素子構造
２  活性領域の有効領域
３  活性領域の無効領域
４  エッジ終端領域
１０  半導体基板（半導体チップ）
１０'  半導体基板（半導体ウエハ）
１１  ソースパッド
１２，１２'  ゲートパッド
１３，１３ａ〜１３ｆ  ゲートフィンガー
１４  ゲートポリシリコン層
１５  測定用パッド
１６〜１８  はんだ塗布時のはんだ
１６'〜１８’  ピン立て後のはんだ
２０，２０ａ〜２０ｈ  半導体装置
２１，６１，７１  ゲートトレンチ
２１ａ  最も測定用パッド寄りに配置されたゲートトレンチ
２２，６２，７２  ゲート絶縁膜
２３，６３，７３  ゲート電極
２３ａ  最も測定用パッド寄りのゲートトレンチの内部のゲート電極
２３ａ'  最も測定用パッド寄りのゲートトレンチの内部のゲート電極の延在部
２４  層間絶縁膜
２５  ソース電極
２６，３３，５２  めっき膜
２７  フィールド酸化膜
２８  ポリイミド層
２９，３０，３０'  ポリイミド層の開口部
３１，３２  金属電極
４１，５３，５５，５６  レジスト膜
４２  レジスト膜の開口部
４３，５１，５４  触媒層
４４  ダイシングライン
５７  レーザー
６０  ＭＯＳＦＥＴ
６４，７４  半導体回路装置
Ｃ１〜Ｃ５  寄生容量
Ｒｇ１  ゲート電極による寄生抵抗
Ｒｇ２  ゲートポリシリコン層による内蔵抵抗
Ｒｇ３  全体のゲート抵抗
Ｒｇ４  チップ抵抗
Ｘ  半導体基板のおもて面に平行な方向にゲートトレンチが延在する方向（第１方向）
Ｙ  半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ  厚さ方向
ｗ１  ポリイミド層の、ゲートパッドが露出された開口部の幅
ｗ２  ポリイミド層、測定用パッドが露出された開口部の１辺の幅
ｗ１１  ポリイミド層の、測定用パッドが露出された開口部から、ポリイミド層の、ゲートパッドが露出された開口部までの距離
ｗ１２  ポリイミド層の、測定用パッドが露出された開口部から、濡れ広がったはんだの外周までの距離
φ１〜φ３  はんだ塗布時の濡れ広がったはんだの直径
φ１'〜φ３’  ピン立て後のはんだの直径
【図１】
2020077756.tif 000003
【図２】
2020077756.tif 000004
【図３】
2020077756.tif 000005
【図４】
2020077756.tif 000006
【図５】
2020077756.tif 000007
【図６】
2020077756.tif 000008
【図７】
2020077756.tif 000009
【図８】
2020077756.tif 000010
【図９Ａ】
2020077756.tif 000011
【図９Ｂ】
2020077756.tif 000012
【図１０】
2020077756.tif 000013
【図１１】
2020077756.tif 000014
【図１２】
2020077756.tif 000015
【図１３】
2020077756.tif 000016
【図１４】
2020077756.tif 000017
【図１５】
2020077756.tif 000018
【図１６】
2020077756.tif 000019
【図１７】
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【図１８】
2020077756.tif 000021
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2020077756.tif 000030
【図２８】
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【図２９】
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【図３０】
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【図３１】
2020077756.tif 000034
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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