(57)【要約】【課題】特性の向上を図る。【解決手段】実施形態の磁気メモリは、半導体基板９と、半導体基板９上に設けられ、第１の端子６３Ａ、第２の端子６３Ｂ、及び、第１及び第２の端子６３Ａ，６３Ｂ間のゲート電極６１を有するトランジスタ６００と、第１の端子６３Ａに接続され、半導体基板９上の絶縁層８０内に設けられた第１のコンタクト部７０と、絶縁層８０上の絶縁層８１内に設けられ、銅を含む第２のコンタクト部７１と、第２のコンタクト部７１上に設けられた導電層７２と、導電層７２上に設けられた磁気抵抗効果素子４００と、を含む。【選択図】      図５
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【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板上に設けられ、第１の端子、第２の端子、及び、第１及び第２の端子間のゲート電極を有するトランジスタと、
前記第１の端子に接続され、前記半導体基板上の第１の絶縁層内に設けられた第１のコンタクト部と、
前記第１の絶縁層上の第２の絶縁層内に設けられ、銅を含む第２のコンタクト部と、
前記第２のコンタクト部上に設けられた導電層と、
前記導電層上に設けられた磁気抵抗効果素子と、
を具備する磁気メモリ。
【請求項２】
前記第２の絶縁層は、第１の溝を有し、前記第２のコンタクト部は、前記第１の溝内に設けられている、
請求項１に記載の磁気メモリ。
【請求項３】
前記導電層は、タンタルを含む、
請求項１又は２に記載の磁気メモリ。
【請求項４】
前記磁気抵抗効果素子は、前記導電層を介して、前記半導体基板の表面に対して垂直方向において前記第２のコンタクト部と重なる位置に設けられている、
請求項１乃至３のうちいずれか１項に記載の磁気メモリ。
【請求項５】
前記第２のコンタクト部の膜厚は、５ｎｍから１００ｎｍの範囲内の値を有する、
請求項１乃至４のうちいずれか１項に記載の磁気メモリ。
【請求項６】
前記導電層の膜厚は、２ｎｍから５ｎｍの範囲内の値を有する、
請求項１乃至５のうちいずれか１項に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
磁気メモリの特性の向上のために、磁気抵抗効果素子を含むメモリセルの構造及び構成部材に関する研究及び開発が、推進されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，９８７，８４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
磁気メモリの特性の向上を図る。
【課題を解決するための手段】
【０００５】
本実施形態の磁気メモリは、半導体基板と、半導体基板上に設けられ、第１の端子、第２の端子、及び、第１及び第２の端子間のゲート電極を有するトランジスタと、前記第１の端子に接続され、前記半導体基板上の第１の絶縁層内に設けられた第１のコンタクト部と、前記第１の絶縁層上の第２の絶縁層内に設けられ、銅を含む第２のコンタクト部と、前記第２のコンタクト部上に設けられた導電層と、前記導電層上に設けられた磁気抵抗効果素子と、を含む。
【図面の簡単な説明】
【０００６】
【図１】実施形態の磁気メモリの構成例を示す図。
【図２】磁気メモリのメモリセルアレイの構成例を示す図。
【図３】磁気メモリの磁気抵抗効果素子の構造例の模式的上面図。
【図４】磁気メモリの磁気抵抗効果素子の構造例の模式的断面図。
【図５】実施形態の磁気メモリのメモリセルの構造例を示す模式的断面図。
【図６】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図７】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図８】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図９】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１０】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１１】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１２】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１３】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１４】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１５】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１６】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１７】実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１８】実施形態の磁気メモリの変形例を示す図。
【図１９】実施形態の磁気メモリの変形例を示す図。
【発明を実施するための形態】
【０００７】
以下、図面（図１乃至図１９）を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。  
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬ、ビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００８】
（１）実施形態  
図１乃至図１７を参照して、実施形態の磁気メモリ及びその製造方法について、説明する。
【０００９】
（ａ）  構成例  
図１乃至図５を参照して、実施形態の磁気メモリの構成例について、説明する。
【００１０】
図１は、本実施形態の磁気メモリの構成例を説明するためのブロック図である。
【００１１】
図１において、本実施形態の磁気メモリ１は、例えば、コントローラ、プロセッサ又はホストデバイスなどの外部デバイス（図示せず）に、電気的に接続される。
【００１２】
磁気メモリ（メモリデバイス）１は、外部デバイスからのコマンドＣＭＤ、アドレスＡＤＲ、入力データＤＩＮ及び各種の制御信号ＣＮＴを、受ける。磁気メモリ１は、出力データＤＯＵＴを、外部デバイスに送る。
【００１３】
図１に示されるように、磁気メモリ１は、メモリセルアレイ１００、ロウデコーダ１２０、ワード線ドライバ（ロウ制御回路）１２１、カラムデコーダ１２２、ビット線ドライバ（カラム制御回路）１２３、スイッチ回路１２４、書き込み回路（書き込み制御回路）１２５、読み出し回路（読み出し制御回路）１２６、及び、シーケンサ１２７を、少なくとも含む。
【００１４】
メモリセルアレイ１００は、複数のメモリセルＭＣを含む。
【００１５】
ロウデコーダ１２０は、アドレスＡＤＲに含まれるロウアドレスを、デコードする。  
ワード線ドライバ１２１は、ロウアドレスのデコード結果に基づいて、メモリセルアレイ１００のロウ（例えば、ワード線）を選択する。ワード線ドライバ１２１は、ワード線に所定の電圧を供給できる。
【００１６】
カラムデコーダ１２２は、アドレスＡＤＲに含まれるカラムアドレスを、デコードする。  
ビット線ドライバ１２３は、カラムアドレスのデコード結果に基づいて、メモリセルアレイ１００のカラム（例えば、ビット線）を選択する。ビット線ドライバ１２３は、スイッチ回路１２４を介して、メモリセルアレイ１００に接続されている。ビット線ドライバ１２３は、ビット線に所定の電圧を供給できる。
【００１７】
スイッチ回路１２４は、書き込み回路１２５及び読み出し回路１２６のいずれか一方を、メモリセルアレイ１００及びビット線ドライバ１２３に接続する。これによって、ＭＲＡＭ１は、コマンドに対応した動作を実行する。
【００１８】
書き込み回路１２５は、書き込み動作時に、アドレスＡＤＲに基づいて選択されたメモリセル（選択セル）に、データの書き込みのための各種の電圧及び／又は電流を、供給する。例えば、データＤＩＮは、メモリセルアレイ１００に書き込まれるべきデータとして、書き込み回路１２５に供給される。これによって、書き込み回路１２５は、データＤＩＮをメモリセルＭＣ内に書き込む。書き込み回路１２５は、例えば、書き込みドライバ／シンカなどを含む。
【００１９】
読み出し回路１２６は、読み出し動作時に、アドレスＡＤＲに基づいた選択セルに、データの読み出しのための各種の電圧及び／又は電流を供給する。これによって、メモリセルＭＣ内に格納されているデータが、読み出される。
【００２０】
読み出し回路１２６は、メモリセルアレイ１００から読み出されたデータを、出力データＤＯＵＴとして、磁気メモリ１の外部に出力する。
【００２１】
読み出し回路１２６は、例えば、読み出しドライバ及びセンスアンプ回路などを含む。
【００２２】
シーケンサ１２７は、コマンドＣＭＤ及び各種の制御信号ＣＮＴを受ける。シーケンサ１２７は、コマンドＣＭＤ及び制御信号ＣＮＴに基づいて、磁気メモリ１内の各回路１２０〜１２６の動作を制御する。シーケンサ１２７は、磁気メモリ１内の動作状況に応じて、制御信号ＣＮＴを、外部デバイスに送信できる。  
例えば、シーケンサ１２７は、書き込み動作及び読み出し動作に関する各種の情報を、設定情報として保持している。
【００２３】
尚、各種の信号ＣＭＤ，ＣＮＴ，ＡＤＲ，ＤＩＮ，ＤＯＵＴは、磁気メモリ１のチップ（パッケージ）とは別途に設けられたインターフェイス回路を経由して、磁気メモリ１内の所定の回路に供給されてもよいし、磁気メモリ１内の入出力回路（図示せず）から各回路１２０〜１２７に、供給されてもよい。
【００２４】
例えば、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）１において、磁気抵抗効果素子が、メモリセルＭＣ内のメモリ素子に用いられている。
【００２５】
＜メモリセルアレイの内部構成＞  
図２は、本実施形態のＭＲＡＭのメモリセルアレイの内部構成の一例を示す等価回路図である。
【００２６】
図２に示されるように、複数（ｎ本）のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞，・・・，ＷＬ＜ｎ−１＞）が、メモリセルアレイ１００内に、設けられている。複数（ｍ本）のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｍ−１＞）及び、複数（ｍ本）のビット線ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｍ−１＞）が、メモリセルアレイ１００内に、設けられている。１本のビット線ＢＬと１本のビット線ｂＢＬとが、１組のビット線対を形成する。以下において、説明の明確化のため、ビット線ｂＢＬは、ソース線とよばれる場合もある。
【００２７】
複数のメモリセルＭＣは、メモリセルアレイ１００内に、マトリクス状に配置されている。
【００２８】
ロウ方向（ワード線方向）に配列された複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。ワード線ＷＬは、ワード線ドライバ１２１に接続されている。ワード線ドライバ１２１は、ロウアドレスに基づいて、ワード線ＷＬの電位を制御する。これによって、ロウアドレスに示されるワード線ＷＬ（ロウ）が、選択され、活性化される。
【００２９】
カラム方向（ビット線方向）に配列された複数のメモリセルＭＣは、１つのビット線対に属する２本のビット線ＢＬ，ｂＢＬに、共通に接続されている。ビット線ＢＬ，ｂＢＬは、スイッチ回路１２４を介して、ビット線ドライバ１２３に接続されている。
【００３０】
スイッチ回路１２４は、カラムアドレスに対応するビット線ＢＬ，ｂＢＬを、ビット線ドライバ１２３に接続する。ビット線ドライバ１２３は、ビット線ＢＬ，ｂＢＬの電位を制御する。これによって、カラムアドレスに示されるビット線ＢＬ，ｂＢＬ（カラム）が、選択され、活性化される。
【００３１】
また、スイッチ回路１２４は、メモリセルＭＣに要求された動作に応じて、選択されたビット線ＢＬ，ｂＢＬを、書き込み回路１２５又は読み出し回路１２６に接続する。
【００３２】
メモリセルアレイ１００は、階層ビット線方式の構造を有してもよい。この場合において、複数のグローバルビット線が、メモリセルアレイ１００内に設けられている。各ビット線ＢＬが、対応するスイッチ素子を介して一方のグローバルビット線に接続される。各ソース線ｂＢＬが、対応するスイッチ素子を介して他方のグローバルビット線に接続される。グローバルビット線が、スイッチ回路１２４を介して、書き込み回路１２５及び読み出し回路１２６に接続される。アドレスに対応するスイッチ素子がオン状態に設定されることによって、選択セルが、オン状態のスイッチ素子を介して、グローバルビット線に接続される。
【００３３】
例えば、メモリセルＭＣは、１つの磁気抵抗効果素子４００と、１つのセルトランジスタ６００と、を含む。セルトランジスタ６００は、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）である。
【００３４】
磁気抵抗効果素子４００の一端は、ビット線ＢＬに接続されている。磁気抵抗効果素子４００の他端は、セルトランジスタ６００の一端（ソース／ドレインの一方）に接続されている。セルトランジスタ６００の他端（ソース／ドレインの他方）は、ビット線ｂＢＬに接続されている。セルトランジスタ６００のゲートに、ワード線ＷＬが接続されている。
【００３５】
メモリセルＭＣは、２以上の磁気抵抗効果素子４００を含んでもよいし、２以上のセルトランジスタ６００を含んでもよい。
【００３６】
磁気抵抗効果素子４００は、メモリ素子として機能する。セルトランジスタ６００は、メモリセルＭＣの選択素子として機能する。
【００３７】
磁気抵抗効果素子４００の抵抗状態（磁化配列）は、ある大きさの電圧又は電流が磁気抵抗効果素子４００に供給されることによって、変化する。これによって、磁気抵抗効果素子４００は、複数の抵抗状態（抵抗値）を取り得る。磁気抵抗効果素子４００の取り得る複数の抵抗状態に対して、１ビット以上のデータが関連付けられる。このように、磁気抵抗効果素子４００が、メモリ素子として利用される。
【００３８】
本実施形態において、メモリセルアレイ及びメモリセルの構成は、図２及び図３に示される例に限定されない。
【００３９】
＜磁気抵抗効果素子の構造例＞  
図３及び図４を参照して、本実施形態のＭＲＡＭにおける磁気抵抗効果素子の構造例について説明する。
【００４０】
図３は、本実施形態のＭＲＡＭの磁気抵抗効果素子の構造例を示す模式的平面図である。図４は、本実施形態のＭＲＡＭの磁気抵抗効果素子の構造例を示す模式的断面図である。
【００４１】
本実施形態において、図４及び図５に示される磁気抵抗効果素子４００は、円錐台状の構造を有する。
【００４２】
図３に示されるように、本実施形態において、磁気抵抗効果素子４００は、円形状（又は、楕円形状）の平面形状を有している。図４に示されるように、本実施形態の磁気抵抗効果素子４００は、台形状の断面形状を有している。磁気抵抗効果素子４００の構造は、円錐台状に限定されない。例えば、磁気抵抗効果素子４００の平面形状は、四角形状（例えば、正方形状、又は、長方形状）でもよい。また、四角形状の平面形状の磁気抵抗効果素子において、四角形の角が、丸くなる（ラウンドする）又は欠けることもある。磁気抵抗効果素子４００の断面形状は、四角形状でもよい。四角形状の断面形状の磁気抵抗効果素子４００において、四角形の角が丸くなる又は欠けることもなる。
【００４３】
例えば、後述の基板（半導体基板）の表面に対して平行方向における磁気抵抗効果素子４００の下部（基板側、電極４０側）の寸法Ｘ２は、基板の表面に対して平行方向における磁気抵抗効果素子４００の上部（基板の反対側、電極４９側）の寸法Ｘ１より大きい。
【００４４】
磁気抵抗効果素子４００は、積層体１０を含む。積層体１０は、２つの磁性層１１，１３、及び、非磁性層１２を、少なくとも含む。積層体１０は、２つの電極４０，４９間に設けられている。本実施形態の磁気抵抗効果素子４００において、基板側の電極４０は、下部電極４０とよばれ、基板側に対して反対側の電極４９は、上部電極４９とよばれる。
【００４５】
一方の磁性層１１は、下部電極４０と非磁性層１２との間に設けられている。他方の磁性層１３は、非磁性層１２と上部電極４９との間に設けられている。非磁性層１２は、２つの磁性層１１，１３の間に設けられている。  
磁気トンネル接合は、磁性層１１，１３と非磁性層１２との間で形成される。本実施形態において、磁気トンネル接合を含む磁気抵抗効果素子は、ＭＴＪ素子とよばれる。
【００４６】
ＭＴＪ素子４００において、非磁性層１２は、トンネルバリア層１２とよばれる。トンネルバリア層１２は、例えば、絶縁膜である。
【００４７】
２つの磁性層１１，１３は、磁化を有する。一方の磁性層１１は、磁化の向きが可変な磁性層である。他方の磁性層１３は、磁化の向きが不変な磁性層である。以下において、磁化の向きが可変な磁性層１１は、記憶層１１とよばれ、磁化の向きが不変な磁性層１３は、参照層１３とよばれる。記憶層１１は、自由層又は磁化自由層とよばれる場合もある。参照層１３は、ピン層、ピンド層、磁化固定層、又は、磁化不変層とよばれる場合もある。
【００４８】
尚、磁性層１１の磁化の向きが「可変」とは記憶層１１の磁化の向きを反転させるための電流又は電圧がＭＴＪ素子４００に供給された場合に、その電流／電圧の供給の前後で磁性層１３の磁化の向きが変化することを意味する。一方、参照層１３の磁化の向きが「不変である」或いは「固定状態である」とは、記憶層１１の磁化の向きを反転させるための電流又は電圧がＭＴＪ素子４００に供給された場合に、その電流／電圧の供給の前後で参照層１３の磁化の向きが変化しないことを意味する。参照層１３の磁化の向きが不変であるように、記憶層１１の磁化反転しきい値及び参照層１３の磁化反転しきい値が、それぞれ制御される。例えば、記憶層と参照層とが同じ材料系であれば、磁化反転しきい値の制御のために、参照層１３の膜厚が、記憶層１１の膜厚より厚くされる。
【００４９】
例えば、記憶層１１及び参照層１３は、垂直磁気異方性を有する磁性層である。記憶層１１の磁化及び参照層１３は、磁性層１１，１３の層面に対してほぼ垂直な磁化を有する。磁性層１１，１３の磁化方向（磁化容易軸方向）は、２つの磁性層１１，１３の積層方向に対してほぼ平行な方向である。記憶層１１の磁化は、記憶すべきデータに応じて、上部電極側又は下部電極側のいずれかを向く。参照層１３の固定状態の磁化は、上部電極側又は下部電極側のいずれか一方の向きに、設定（固定）されている。
【００５０】
記憶層１１は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。トンネルバリア層１２は、例えば、酸化マグネシウム、又は、酸化マグネシウムを含む絶縁性化合物である。参照層１３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。また、参照層１３は、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、又はコバルトパラジウム（ＣｏＰｄ）を含んでもよい。例えば、参照層１３は、これらの材料を用いた合金膜又は人工格子膜である。
【００５１】
シフトキャンセル層１９が、積層体１０内において、参照層１３と上部電極４９との間に、設けられている。シフトキャンセル層１９は、参照層１３の漏れ磁場を低減するための磁性層である。シフトキャンセル層１９の磁化の向きは、参照層１３の磁化の向きと反対である。これによって、参照層１３の漏れ磁場に起因する記憶層１１の磁化への悪影響（例えば、磁界シフト）が、抑制される。例えば、シフトキャンセル層１９の材料は、参照層１３の材料と同じである。
【００５２】
例えば、参照層１３の磁化の向きとシフトキャンセル層１９の磁化の向きは、ＳＡＦ（synthetic Antiferromagnetic）構造によって、互いに反対の向きに設定される。
【００５３】
ＳＡＦ構造において、中間層１９０が、参照層１３及びシフトキャンセル層１９と間に設けられている。中間層１９０によって、参照層１３及びシフトキャンセル層１９が、反強磁性的に結合する。中間層１９０は、例えば、ルテニウム（Ｒｕ）等の非磁性金属膜である。尚、磁性層１１，１９及び中間層１９０を含む積層体（ＳＡＦ構造）が、参照層とよばれる場合もある。
【００５４】
図４のＭＴＪ素子４００において、記憶層１１は、参照層１３よりも基板側に位置する。記憶層１１は、参照層１３と基板との間に設けられている。例えば、基板の表面に対して平行方向における記憶層１１の寸法は、基板の表面に対して平行方向における参照層１３の寸法より大きい。
【００５５】
ＭＴＪ素子４００の抵抗状態（抵抗値）は、記憶層１１の磁化の向きと参照層１３の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。  
記憶層１１の磁化の向きが、参照層１３の磁化の向きと同じである場合（ＭＴＪ素子４００の磁化配列が、平行配列状態である場合）、ＭＴＪ素子４００は、第１の抵抗値Ｒ１を有する。記憶層１１の磁化の向きが、参照層１３の磁化の向きと異なる場合（ＭＴＪ素子４００の磁化配列が、反平行配列状態である場合）、ＭＴＪ素子４００は、第１の抵抗値Ｒ１より高い第２の抵抗値Ｒ２を有する。
【００５６】
本実施形態において、ＭＴＪ素子４００における平行配列状態は、Ｐ状態とも表記され、ＭＴＪ素子４００における反平行配列状態は、ＡＰ状態とも表記される。
【００５７】
例えば、メモリセルＭＣが、１ビットのデータ（“０”データ又は“１”データ）を記憶する場合、第１の抵抗値Ｒ１を有する状態（第１の抵抗状態）のＭＴＪ素子４００に対して、第１のデータ（例えば、“０”データ）が関連付けられる。第２の抵抗値Ｒ２を有する状態（第２の抵抗状態）を有するＭＴＪ素子４００に対して、第２のデータ（例えば、“１”データ）が関連付けられる。
【００５８】
ＭＴＪ素子４００は、面内磁化型のＭＴＪ素子でもよい。面内磁化型のＭＴＪ素子において、記憶層１１及び参照層１３の磁化は、磁性層１１，１３の積層方向に対して垂直な方向を向く。面内磁化型ＭＴＪ素子において、記憶層及び参照層の磁化容易軸方向は、磁性層１１，１３の層面に対して平行な方向である。
【００５９】
例えば、層（以下では、下地層とよばれる）３０は、下部電極４０と磁性層１１との間に、設けられている。下地層３０は、磁性層１３の特性（例えば、磁性層の磁気特性及び／又は結晶性）及び／又は磁気トンネル接合の特性を向上させることが可能な層である。
【００６０】
例えば、下地層３０は、ある材料の単層膜でもよいし、材料の異なる複数の膜を含む多層膜でもよい。下地層３０は、金属、ホウ化物、酸化物及び窒化物などのうち少なくとも１つを含む。例えば、下地層３０に用いられる金属は、アルミニウム（Ａｌ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びバナジウム（Ｖ）等から選択される。例えば、これらの金属のホウ化物、酸化物及び窒化物が、下地層３０に用いられる。下地層３０に用いられる各種の化合物は、二元化合物でもよいし、三元化合物でもよい。
【００６１】
上部電極４９は、磁気トンネル接合１０の上方に設けられている。上部電極４９は、シフトキャンセル層１９上に設けられている。上部電極４９の材料は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、及び窒化チタン（ＴｉＮ）などのうち少なくとも１つを含む。
【００６２】
下部電極４０は、磁気トンネル接合１０の下方に設けられている。下部電極４０は、下地層３０の底部側に設けられている。下部電極４０の材料は、例えば、例えば、タングステン、タンタル、窒化タンタル、チタン、及び窒化チタンなどのうち少なくとも１つを含む。
【００６３】
各電極４０，４９は、単層構造でもよいし、多層構造でもよい。
【００６４】
例えば、絶縁膜（以下では、保護膜、側壁膜、側壁絶縁膜ともよばれる）５０が、ＭＴＪ素子４００の側面を覆う。保護膜５０の材料は、例えば、窒化シリコン、窒化アルミニウム及び酸化アルミニウムなどから選択される。保護膜５０は、単層膜でもよいし、多層膜でもよい。下地層３０に用いられる材料の絶縁性化合物が、保護膜２０の材料に用いられてもよい。但し、保護膜５０は、設けられなくともよい。
【００６５】
尚、本実施形態の磁気メモリの磁気抵抗効果素子４００において、記憶層１１と下部電極４０との間の下地層が、設けられなくともよい。また、本実施形態において、シフトキャンセル層１９が、上部電極４９と参照層１３との間に設けられなくともよい。
【００６６】
＜メモリセルの構造例＞  
図５は、本実施形態のＭＲＡＭのメモリセルの構造例を示す断面図である。
【００６７】
図５に示されるように、メモリセルＭＣは、半導体基板９上に設けられている。
【００６８】
セルトランジスタ６００は、半導体基板９のアクティブ領域（半導体領域）ＡＡ内に設けられている。アクティブ領域ＡＡは、半導体基板９内の絶縁層９０によって区画された半導体領域（半導体層）である。
【００６９】
セルトランジスタ６００は、任意のタイプのトランジスタである。例えば、セルトランジスタ６００は、プレーナー構造の電界効果トランジスタ、ＦｉｎＦＥＴのような３次元構造の電界効果トランジスタ、或いは、埋め込みゲート構造を有する電界効果トランジスタである。以下において、プレーナー構造を有するセルトランジスタが、例示される。
【００７０】
セルトランジスタ６００において、ゲート電極６１は、ゲート絶縁膜６２を介してアクティブ領域ＡＡ上方に設けられている。ゲート電極６１は、Ｘ方向（トランジスタのゲート幅方向）に延在する。ゲート電極６１は、ワード線ＷＬとして機能する。
【００７１】
セルトランジスタ６００において、２つのソース／ドレイン領域６３Ａ，６３Ｂは、アクティブ領域ＡＡ内に設けられている。２つのソース／ドレイン領域６３Ａ，６３Ｂは、Ｙ方向（トランジスタのゲート長方向）に並ぶ。
【００７２】
コンタクトプラグ７８が、ソース／ドレイン領域６３Ｂ上に設けられている。ソース線ｂＢＬとしての配線（メタル膜）７９は、コンタクトプラグ７８上に設けられている。
【００７３】
コンタクトプラグ７０，７１が、ソース／ドレイン領域６３Ａ上に設けられている。  
コンタクトプラグ７０は、層間絶縁膜８０内に設けられている。コンタクトプラグ７０は、ソース／ドレイン領域６３Ａに直接接触する。例えば、コンタクトプラグ７０の底面の一部は、素子分離領域内の絶縁層９０に直接接触する。
【００７４】
コンタクトプラグ７１は、層間絶縁膜８１内に設けられている。コンタクトプラグ７０上に設けられている。コンタクトプラグ７１は、コンタクトプラグ７０の上面上に積層されている。
【００７５】
導電層７２が、ＭＴＪ素子４００とコンタクトプラグ７１との間に、設けられている。
【００７６】
ＭＴＪ素子４００は、Ｚ方向（基板９の表面に対して垂直方向）において、コンタクトプラグ７１上方に、設けられている。ＭＴＪ素子４００は、層間絶縁膜８２内に設けられている。ＭＴＪ素子４００は、基板９の表面に対して垂直方向（Ｚ方向）において、Ｃｕを含むコンタクトプラグ７１と上下に重なる。
【００７７】
上述のように、ＭＴＪ素子４００は、２つの電極４０，４９と、２つの電極４０，４９間の積層体１０を含む。積層体１０は、磁気トンネル接合を有する多層膜である。
【００７８】
電極４０は、導電層７２を介してコンタクトプラグ７１上方に設けられている。電極４９は、積層体１０を介して電極４０上方に設けられている。電極４９上に、コンタクトプラグ（ビアプラグ）７４が設けられている。ビット線ＢＬとしての配線（メタル膜）７５が、コンタクトプラグ７４上及び層間絶縁膜８２上に設けられている。
【００７９】
例えば、図４のＭＴＪ素子４００の記憶層１１が、Ｔａを含む導電層７２（及び下部電極４０）を介して、Ｃｕを含むコンタクトプラグ７１に隣り合う。
【００８０】
保護膜５０が、ＭＴＪ素子４００と層間絶縁膜８２との間に設けられている。
【００８１】
尚、図５は、磁気抵抗効果素子の構造を簡易的に示す図である。それゆえ、図５において、積層体（磁気トンネル接合）１０及び電極４０，４９も、簡略化して示されている。また、図５で示される保護膜５０の形状は、適宜調整可能である。
【００８２】
本実施形態において、ＭＴＪ素子４００とセルトランジスタ６００との間に、２つのコンタクトプラグ（以下では、プラグ又は部分ともよばれる）７０，７１が、設けられている。コンタクトプラグ７１が、基板９の表面に対して垂直方向において、コンタクトプラグ７０上に積層されている。  
コンタクトプラグ７０の材料は、コンタクトプラグ７１の材料と異なる。
【００８３】
コンタクトプラグ７０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）のうち少なくとも一方を含む導電体である。
【００８４】
例えば、コンタクトプラグ７０の膜厚（基板９の表面に対して垂直方向における寸法）Ｔ１は、セルトランジスタ６００のゲート電極６１の膜厚及びゲート絶縁膜６２の膜厚の合計値より厚い。
【００８５】
コンタクトプラグ７１は、銅（Ｃｕ）を含む導電体（以下では、Ｃｕ含有層ともよばれる）である。例えば、コンタクトプラグ７１は、Ｃｕ層、Ｃｕ合金層又は導電性Ｃｕ化合物層を用いて、形成される。尚、Ｃｕを含む合金／化合物がコンタクトプラグ７１に用いられる場合、コンタクトプラグ７１内に含まれる複数の元素に関する銅の比率（組成比）が、プラグ７１を形成する複数の元素の全組成の半分以上であることが望ましい。
【００８６】
コンタクトプラグ７１の膜厚（基板９の表面に対して垂直方向における寸法）Ｔ２は、例えば、５ｎｍ以上、１００ｎｍ以下の寸法を有する。コンタクトプラグ７１の膜厚（高さ）は、ＭＴＪ素子４００の寸法（例えば、基板９の表面に対して垂直方向における寸法）に応じて、適宜調整され得る。例えば、コンタクトプラグ７１の膜厚Ｔ２は、コンタクトプラグ７０の膜厚Ｔ１以下である。
【００８７】
コンタクトプラグ７１は、ダマシン法を用いて、層間絶縁膜（絶縁層）８１内に、自己整合的に形成される。コンタクトプラグ７１は、層間絶縁膜８１内の溝８１０内に設けられている。コンタクトプラグ７１の断面形状（例えば、Ｙ−Ｚ方向に沿う断面の形状）は、溝８１０の断面形状と実質的に同じである。
【００８８】
基板９表面に対して平行方向におけるコンタクトプラグ７１の寸法（例えば、Ｙ方向の寸法）Ｄ２は、基板９の表面に対して平行方向における溝８１０の寸法と実質的に同じである。コンタクトプラグ７１の寸法Ｄ２は、基板９の表面に対して平行方向におけるＭＴＪ素子４００の寸法（例えば、寸法Ｘ２）より大きい。また、コンタクトプラグ７１の寸法Ｄ２は、基板９の表面に対して平行方向におけるコンタクトプラグ７０の寸法Ｄ１より大きい。
【００８９】
寸法Ｄ２は、コンタクトプラグ７１の最大寸法（例えば、ＭＴＪ素子側の寸法）に対応する。寸法Ｄ１は、コンタクトプラグ７１の最大寸法（例えば、ＭＴＪ素子側の寸法）に対応する。各コンタクトプラグ７０，７１の寸法に関して、コンタクトプラグが台形状の断面形状を有する場合、コンタクトプラグの上部側（ＭＴＪ素子側）の寸法が、コンタクトプラグの下部側（基板側）の寸法より大きい。
【００９０】
例えば、基板９の表面に対して垂直方向に沿うコンタクトプラグ７１の中心軸は、基板９の表面に対して垂直方向に沿うＭＴＪ素子４００の中心軸から基板表面に対して平行方向（例えば、Ｙ方向）にずれている。また、基板９表面に対して垂直方向に沿うコンタクトプラグ７１の中心軸は、基板９表面に対して垂直方向に沿うコンタクトプラグ７０の中心軸から基板表面に対して平行方向（例えば、Ｙ方向）にずれている。但し、コンタクトプラグ７１の中心軸は、ＭＴＪ素子４００の中心軸及びコンタクトプラグ７０の中心軸の少なくとも一方と揃っていてもよい。
【００９１】
導電層７２が、コンタクトプラグ（Ｃｕ含有層）７１とＭＴＪ素子４００の下部電極４０との間に、設けられている。導電層７２は、タンタルを含むである。導電層７２の膜厚（基板９の表面に対して垂直方向における寸法）は、例えば、２ｎｍ以上、５ｎｍ以下の寸法を有する。導電層７２の膜厚は、ＭＴＪ素子４００の寸法に応じて、適宜調整され得る。
【００９２】
例えば、導電層７２は、アモルファス状態のタンタル層である。但し、タンタルの層７２は、結晶層であってもよい。尚、導電層７２は、タンタルを含む導電体（以下では、Ｔａ含有層ともよばれる）であればよい。それゆえ、導電層７２は、タンタル以外の元素（例えば、シリコン及び／又はゲルマニウムなど）を含んでもよい。但し、導電層７２内に含まれる複数の元素に関するタンタルの比率（組成比）が、導電層７２を形成する複数の元素の全組成の半分以上であることが望ましい。
【００９３】
尚、導電層７２は、コンタクトプラグの一部としてみなされてもよい。この場合、コンタクトプラグは、Ｃｕ含有層７１とＴａ含有層７２との積層構造を有する。
【００９４】
このように、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）メモリセルにおいて、複数のコンタクトプラグ７０，７１が、磁気抵抗効果素子（例えば、ＭＴＪ素子）４００をセルトランジスタ６００に接続する。第２のコンタクトプラグ（プラグ、部分）７１が、基板９の表面に対して垂直方向において、第１のコンタクトプラグ７０上に積層される。第２のコンタクトプラグ７１は、銅を含む。
【００９５】
本実施形態において、磁気抵抗効果素子４００は、基板９の表面に対して垂直方向においてＣｕを含むコンタクトプラグ７１と重なる位置上に設けられる。導電層７２が、磁気抵抗効果素子４００とコンタクトプラグ７１との間に設けられている。導電層７２は、タンタルを含む。
【００９６】
これによって、本実施形態の磁気メモリにおいて、磁気抵抗効果素子及び磁気メモリの特性が向上する。
【００９７】
尚、本実施形態において、磁気抵抗効果素子４００を含むＭＲＡＭの動作は、周知のデータの書き込み動作（例えば、磁場書き込み方式及び／又はSpin Torque Transfer（ＳＴＴ方式）などを用いたデータの書き込み）及び周知のデータの読み出し動作（例えば、ＤＣ方式、参照セル方式、及び／又は自己参照方式などを用いたデータの読み出し）を適宜適用できる。それゆえ、本実施形態において、本実施形態のＭＴＪ素子４００を含むＭＲＡＭの動作の説明は、省略される。
【００９８】
（ｂ）  製造方法  
図６乃至図１７を参照して、本実施形態の磁気メモリの製造方法について、説明する。尚、ここでは、図３乃至図５も適宜参照される。
【００９９】
図６乃至図１７は、本実施形態の磁気抵抗効果素子（ＭＴＪ素子）の製造方法の各工程を示す断面工程図である。
【０１００】
図６に示されるように、セルトランジスタ（電界効果トランジスタ）６００が、周知の半導体プロセスによって、半導体基板９のアクティブ領域ＡＡ上に形成される。
【０１０１】
絶縁層（層間絶縁膜）８０Ｚが、ＣＶＤ（Chemical Vapor Deposition）法のような膜形成技術を用いて、セルトランジスタ６００を覆うように、半導体基板９上に形成される。絶縁層８０Ｚは、例えば、酸化シリコン（ＳｉＯ２）層である。
【０１０２】
所定のパターン９９９を有するマスク層（例えば、レジストマスク）９９が、絶縁層８０Ｚ上に形成される。マスク層９９のパターン９９９は、周知のリソグラフィ技術及びエッチング技術によって、形成される。例えば、マスク層９９は、円形の平面形状を有する開口パターン９９９を有する。開口パターン９９９は、コンタクトプラグの形成領域内に形成される。
【０１０３】
図７に示されるように、マスク層９９のパターン９９９に基づいて、絶縁層のエッチングが、例えば、ＲＩＥ（Reactive ion etching）によって、実行される。  
これによって、コンタクトホール８０１が、絶縁層８０内に形成される。セルトランジスタ６００のソース／ドレイン領域（拡散層）６３Ａ，６３Ｂの一部が、コンタクトホール８０１を介して、露出する。
【０１０４】
図８に示されるように、マスク層が除去された後、コンタクトホール内が埋め込まれるように、導電体７０Ｚが、絶縁層８０上に形成される。導電体７０Ｚは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）のうち少なくとも一方を含む。導電体７０Ｚは、窒化チタンとタングステンとの積層構造でもよい。
【０１０５】
ＣＭＰ（Chemical Mechanical Polishing）法のような平坦化処理が、絶縁層８１の上面をストッパに用いて、導電体７０Ｚに対して実行される。尚、この工程において、絶縁層８１の上面は、ＣＭＰの条件に応じて、少し削れることもある。
【０１０６】
これによって、図９に示されるように、コンタクトプラグ７０，７８が、層間絶縁膜８０内に形成される。コンタクトプラグ７０，７８は、セルトランジスタ６００のソース／ドレイン領域６３Ａ，６３Ｂに、それぞれ接触する。コンタクトプラグ７０，７８は、ダマシン法によって形成される。ダマシン構造のコンタクトプラグ７０，７８は、層間絶縁膜８０内のコンタクトホール（溝）に自己整合的に形成される。
【０１０７】
本実施形態において、以下の図１０乃至図１７に示されるように、銅を含むコンタクトプラグ（Ｃｕ含有層）７１が、ダマシン法を用いて、コンタクトプラグ７０上方に形成される。
【０１０８】
図１０に示されるように、周知の配線形成プロセスによるソース線ｂＢＬ（導電層７９）の形成の後、絶縁層８１Ｚが、絶縁層８０及びコンタクトプラグ７０上に、形成される。絶縁層８１Ｚの膜厚は、この後の工程で形成されるコンタクトプラグの寸法（高さ）及びＭＴＪ素子の寸法に応じて、適宜設定される。
【０１０９】
絶縁層８１Ｚ上に、マスク層９８が形成される。マスク層９８は、コンタクトプラグの形成予定位置に、開口パターン９９８を有する。開口パターン９９８は、基板９の表面に対して垂直方向においてコンタクトプラグ７０と部分的に重なる位置に形成される。
【０１１０】
マスク層９８のパターン９９８に基づいて、例えば、ＲＩＥによって、絶縁層８１がエッチングされる。
これによって、図１１に示されるように、絶縁層８１内に、コンタクトホール８１０が形成される。ホール８１０内における絶縁層８１の側壁、コンタクトプラグ７０の上面及び層間絶縁膜８９の上面によって、ダマシン溝８１０が、絶縁層８１内に形成される。
【０１１１】
図１２に示されるように、導電体７１０が、コンタクトホール（ダマシン溝）８１０内に埋め込まれるように、例えば、スパッタ法によって、絶縁層８１上及びコンタクトプラグ７０上に形成される。例えば、導電体７１０は、Ｃｕ層又はＣｕを含む導電層である。例えば、Ｃｕを含む導電層７１０は、Ｃｕを主成分とする合金又は化合物である。
【０１１２】
図１３に示されるように、絶縁層８１上の導電体（Ｃｕ又はＣｕを含む導電体）に対して、ＣＭＰ法による平坦化処理が、実行される。平坦化処理において、絶縁層８１の上面が、導電体に対するＣＭＰのためのストッパに用いることもできる。
【０１１３】
これによって、Ｃｕを含むコンタクトプラグ（Ｃｕ含有層）７１が、絶縁層８１のコンタクトホール（溝）８１０内に自己整合的に形成される。
【０１１４】
例えば、エッチバック処理が、コンタクトプラグ７１の上面（Ｃｕ含有層の露出面）に対して実行される。コンタクトプラグ７１が、選択的にエッチングされる。これによって、コンタクトプラグ７１の上面の位置は、絶縁層８１の上面の位置より絶縁層８０側（基板９側）に後退する。例えば、コンタクトプラグ７１は、５ｎｍ以上、１００ｎｍ以下の膜厚（高さ）を有するように形成される。
【０１１５】
図１４に示されるように、導電層（導電体）７２０が、例えば、スパッタ法によって、コンタクトプラグ７０上及び絶縁層８１上に形成される。導電層７２０の材料は、例えば、タンタル（Ｔａ）又はタンタルを含む化合物である。
【０１１６】
例えば、アモルファス化処理が、タンタル層（又はタンタル含有層）７２０に対して実行される。これによって、タンタル層７２は、アモルファス状態になる。
【０１１７】
タンタル層７２０のアモルファス化処理は、イオン注入によって、実行される。例えば、イオン注入のイオン種に、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくとも１つが用いられる。この場合において、タンタル層７２はＳｉ及び／又はＧｅを含む。尚、Ｓｉ及びＧｅ以外のイオン種（例えば、アルゴン）が、導電層７２０に対するアモルファス化のためのイオン注入に用いられてもよい。尚、イオン注入以外の方法によって、導電層７２０に対するアモルファス化処理が実行されてもよい。
【０１１８】
この後、タンタル層（Ｔａ含有層）７２０に対して、ＣＭＰ法による平坦化処理（又はエッチバック処理）が、実行される。タンタル層７２０に対する平坦化処理において、絶縁層８１の上面が、タンタル層７２０に対するＣＭＰのためのストッパに用いられる。
【０１１９】
これによって、タンタル層７２が、コンタクトプラグ７１上において、絶縁層８１のコンタクトホール８１０内に自己整合的に形成される。例えば、タンタル層７２は、２ｎｍ以上、５ｎｍ以下の膜厚を有するように形成される。
【０１２０】
尚、導電層７２０に対するＣＭＰ処理の後、導電層７２０に対するアモルファス化処理が実行されてもよい。また、導電層７２０に対するアモルファス化処理は、省略されてもよい。
【０１２１】
図１５に示されるように、ＭＴＪ素子を形成するための複数の層４０Ａ，１０Ａ，４９Ａが、タンタル層５３及び絶縁層８１上に、形成される。
【０１２２】
導電層（下部電極）４０Ａが、タンタル層５３上に形成される。積層体１０Ａが、例えば、スパッタ法によって、導電層４０Ａの上面上に形成される。
【０１２３】
積層体１０Ａは、例えば、基板９側から順に、下地層、第１の磁性層（例えば、記憶層）、第１の非磁性層（トンネルバリア層）、第２の磁性層（例えば、参照層）、第２の非磁性層（中間層）及び第３の磁性層（例えば、シフトキャンセル層）を含む。尚、積層体１０Ａにおいて、下地層及び第３の磁性層の少なくとも一方は、形成されなくともよい。第３の磁性層が形成されない場合、第２の非磁性層も形成されなくともよい。
【０１２４】
ハードマスク（例えば、導電層）４９Ａが、積層体１０Ａ上に、形成される。例えば、ハードマスク４９Ａが、基板９の表面に対して垂直方向において、コンタクトプラグ７１上方に配置されている。
【０１２５】
ハードマスク４９Ａは、リソグラフィ技術及びエッチング技術によって、所定のパターンを有する。ハードマスク４９Ａは、形成すべきＭＴＪ素子の形状に基づいて、パターニングされている。ハードマスク４９Ａの材料は、例えば、タングステン、タンタル、窒化タンタル、チタン、及び窒化チタンの中から選択される１以上である。
【０１２６】
ハードマスク４９Ａをマスクに用いて、積層体１０Ｚ及び下地層３０Ｚに対して、エッチングが実行される。
【０１２７】
例えば、積層体１０Ａ及び導電層４０Ａは、イオンビームエッチングによって、ハードマスク４９Ａに対応した形状に加工される。イオンビーム９００は、基板９を回転させながら、基板９の表面に対して傾斜した角度から積層体１０Ｚに照射される。
【０１２８】
尚、積層体１０Ａ及び導電層４０Ａに対するエッチングの種類は、イオンビームエッチングに限定されない。
【０１２９】
これによって、図１６に示されるように、本実施形態のＭＲＡＭにおけるＭＴＪ素子４００が、形成される。ハードマスクは、ＭＴＪ素子４００の上部電極４９として、用いられる。ＭＴＪ素子４００は、Ｃｕを含むコンタクトプラグ７１に対してＺ方向に重なる位置（コンタクトプラグ７１の直上）において、導電層７２上に形成される。
【０１３０】
図１７に示されるように、例えば、絶縁膜（保護膜）５０Ａが、ＭＴＪ素子４００を覆うように、形成される。絶縁膜５０Ａの形成の前に、酸化処理及び窒化処理の少なくとも一方が、ＭＴＪ素子４００の側面上の付着物の絶縁化のために、実行されてもよい。尚、ＭＴＪ素子４００の側面上の付着物の絶縁化によって、絶縁膜が、ＭＴＪ素子４００の側面上に形成されてもよい。
【０１３１】
図５に示されるように、絶縁層８２が、ＭＴＪ素子４００を覆うように絶縁層５０，８０及びＭＴＪ素子４００上に、形成される。コンタクトプラグ（ビット線コンタクト）７４が、絶縁層８２内に形成される。ビット線ＢＬとしての導電層７５が、絶縁層８２上及びコンタクトプラグ７４上に形成される。これによって、ビット線ＢＬが、コンタクトプラグ７４を介してＭＴＪ素子４００に接続される。
【０１３２】
以上の工程によって、本実施形態のＭＲＡＭのメモリセルが、形成される。
【０１３３】
この後、所定の製造工程の実行によって、本実施形態のＭＴＪ素子及び本実施形態のＭＴＪ素子を含むＭＲＡＭの製造工程が、終了する。
【０１３４】
（ｃ）  まとめ  
上述のように、本実施形態のＭＲＡＭにおいて、積層構造のコンタクトプラグ（２つのコンタクトプラグ）が、磁気抵抗効果素子をセルトランジスタに接続する。
【０１３５】
磁気抵抗効果素子とセルトランジスタとの愛らの積層構造のコンタクトプラグにおいて、第２のコンタクトプラグ７１は、基板表面に対して垂直方向において、第１のコンタクトプラグ７０上に積層されている。第２のコンタクトプラグ７１の材料は、第１のコンタクトプラグ７０の材料と異なる。
【０１３６】
積層された２つのコンタクトプラグのうち、磁気抵抗効果素子４００側の第２のコンタクトプラグ７１は、銅（Ｃｕ）を含む導電体（例えば、Ｃｕ層、Ｃｕ合金、又は、導電性Ｃｕ化合物）である。コンタクトプラグ７１は、ダマシン法によって形成される。コンタクトプラグ５１は、ダマシン構造のＣｕ含有層７１である。
【０１３７】
導電層７２が、ダマシン構造のＣｕ含有層５１と磁気抵抗効果素子４００の下部電極４０との間に設けられている。
【０１３８】
ダマシン構造のＣｕ含有層５１は、比較的平坦な上面を有する。磁気抵抗効果素子４００内の各層１１，１２，１３は、比較的平坦な層５１上に形成され得る。それゆえ、比較的平坦／均質な磁性層及びトンネルバリア層が、形成され得る。したがって、磁気抵抗効果素子４００内の磁性層の特性及びトンネルバリア層の特性が、向上する。
【０１３９】
この結果として、本実施形態の磁気メモリにおいて、磁気抵抗効果素子の特性（例えば、ＭＲ比、データリテンション特性など）が、向上する。
【０１４０】
Ｃｕは比較的高い熱伝導性を有する。書き込み動作時及び読み出し動作時において、メモリセル内に流れる電流に起因して、熱が磁気抵抗効果素子４００に生じる可能性がある。本実施形態は、Ｃｕを含むコンタクトプラグ７１によって、磁気抵抗効果素子４００に生じる熱を、比較的効率よく放熱できる。
【０１４１】
それゆえ、本実施形態の磁気メモリは、熱に起因した磁気抵抗効果素子の動作のエラー（例えば、熱擾乱）を、抑制できる。  
この結果として、本実施形態の磁気メモリは、メモリの動作特性を向上できる。
【０１４２】
また、Ｃｕは、比較的低い電気抵抗（比抵抗）を有する。それゆえ、磁気抵抗効果素子に対して、比較的高い効率で、電流（電子及びスピン）を供給できる。また、Ｃｕ及びＴａなどの材料（例えば、反磁性体）と磁性体（例えば、強磁性体）とが隣り合う（接合する）場合、比較的大きいスピン軌道相互作用が生じ、スピンの作用をより効率的に磁気抵抗効果素子に供給できる。
【０１４３】
それゆえ、例えばＳＴＴ−ＭＲＡＭのように、スピンの作用を用いて磁気抵抗効果素子の磁化配列を制御する磁気メモリにおいて、磁気抵抗効果素子に接続される（電流を供給する）導電体にＣｕ及び／又はＴａを含む材料が用いられることによって、スピントルクをより効率的に磁気抵抗効果素子（ＭＴＪ素子）に与えることができる。
【０１４４】
これによって、本実施形態は、メモリ素子としての磁気抵抗効果素子の特性及び磁気メモリの特性を、向上できる。
【０１４５】
これらに伴って、本実施形態は、磁気メモリの信頼性及び製造歩留まりを向上できる。
【０１４６】
以上のように、実施形態の磁気メモリによれば、磁気メモリ及び磁気デバイス（磁気抵抗効果素子）の特性を向上できる。
【０１４７】
（２）  変形例  
図１８及び図１９を参照して、実施形態の磁気メモリの変形例について説明する。
【０１４８】
＜変形例１＞  
図１８を参照して、実施形態の磁気メモリの変形例１について説明する。
【０１４９】
図１８は、変形例１の磁気メモリ（例えば、ＭＲＡＭ）を説明するための模式的断面図である。
【０１５０】
図１８に示されるように、導電層が、ＭＴＪ素子４００とＣｕを含むコンタクトプラグ７１Ｘとの間に設けられない。  
本例において、ＭＴＪ素子４００の下部電極４０が、Ｃｕを含むコンタクトプラグ（例えば、Ｃｕ層）７１Ｘに直接接触する。コンタクトプラグ７１Ｘの膜厚は、層間絶縁膜８１の膜厚と実質的に同じである。
【０１５１】
図１８のＭＲＡＭは、積層構造のコンタクトプラグにおけるＣｕを含むコンタクトプラグ（Ｃｕ含有層）による上述の効果を得ることができる。
【０１５２】
尚、本変形例において、磁性層（シフトキャンセル層）１９及び下地層３０の少なくとも一方が、磁気抵抗効果素子４００内に設けられなくともよい。
【０１５３】
＜変形例２＞  
図１９を参照して、実施形態の磁気デバイスの変形例２について説明する。
【０１５４】
図１９は、実施形態の磁気デバイスを説明するための模式的断面図である。
【０１５５】
図１９に示されるように、本実施形態のＭＲＡＭのＭＴＪ素子４００Ｘにおいて、記憶層１１Ｘは、上部電極４９側に設けられ、参照層１３Ｘ（及びシフトキャンセル層１９Ｘ）は、下部電極４０側に設けられている。
【０１５６】
変形例２のＭＴＪ素子４００Ｘにおいて、参照層１３Ｘは、記憶層１１Ｘよりもコンタクトプラグ（Ｃｕ含有層）７１側に位置する。参照層１３Ｘは、記憶層１１Ｘと導電層７２との間（トンネルバリア層１２Ｘと下部電極４０との間）に設けられている。記憶層１１Ｘは、トンネルバリア層１２Ｘと上部電極４９との間に設けられている。
【０１５７】
例えば、基板９の表面に対して平行方向における参照層１３Ｘの寸法は、基板９の表面に対して平行方向における記憶層１１Ｘの寸法より大きい。
【０１５８】
図１９のＭＲＡＭは、積層構造のコンタクトプラグにおけるＣｕを含むコンタクトプラグ（Ｃｕ含有層）及び導電層７２による上述の効果を得ることができる。
【０１５９】
尚、本例においても、磁性層（シフトキャンセル層）１９及び下地層３０の少なくとも一方が、磁気抵抗効果素子４００Ｘ内に設けられなくともよい。
【０１６０】
（３）  その他  
上述の実施形態において、メモリセルのセレクタ（スイッチ素子）として、電界効果トランジスタが設けられている例が、示されている。セレクタは、例えば、２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、SeおよびSからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は、他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
【０１６１】
このような２端子間スイッチ素子は、上述の実施形態のように、２つのコンタクトプラグを介して、磁気抵抗効果素子に接続される。２つのコンタクトプラグのうち、磁気抵抗効果素子側のコンタクトプラグは、銅を含む。磁気抵抗効果素子と銅を含むコンタクトプラグとの間に、導電層（例えば、タンタルを含む層）が設けられてもよい。
【０１６２】
実施形態において、本実施形態の磁気メモリが、ＭＲＡＭである場合が、例示されている。但し、本実施形態の磁気メモリは、ＭＲＡＭ以外の磁気メモリに適用されてもよい。また、本実施形態の磁気メモリは、メモリデバイス以外の装置に適用されてもよい。
【０１６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６４】
４００：磁気抵抗効果素子、４０，４９：電極、１０：積層体（磁気トンネル接合）、１１，１３：磁性層、１２：非磁性層、６００：セルトランジスタ、７０：コンタクトプラグ、７１：コンタクトプラグ（Ｃｕ含有層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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