(57)【要約】【課題】  半導体デバイスの特性の向上を図る。【解決手段】実施形態の半導体デバイスは、ノードＮＤ１，ＮＤ２と、素子分離層に囲まれた第１、第２及び第３半導体領域ＡＡ１，ＡＡ２，ＡＡ３と、ノードＮＤ１，ＮＤ２との間に並列接続された、第１半導体領域ＡＡ１内の第１導電型の第１及び第２トランジスタＴＲ３，ＴＲ４と、第２ノードＮＤ２と第１トランジスタＴＲ４との間に接続された、第２半導体領域ＡＡ２内の第１導電型の第３トランジスタＴＲ２と、第２ノードＮＤ２と第２トランジスタＴＲ３との間に接続された、第３半導体領域ＡＡ１内の第１導電型の第４トランジスタＴＲ１と、を含み、第１方向における素子分離層と第１トランジスタＴＲ４のゲート電極との間の間隔Ｄ４は、第１方向における第２素子分離層と前記第３トランジスタＴＲ２のゲート電極との間の間隔Ｄ２より小さい。【選択図】      図５
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【特許請求の範囲】
【請求項１】
第１のノードと、
第２のノードと、
第１の素子分離層に囲まれた第１の半導体領域と、
第２の素子分離層に囲まれた第２の半導体領域と、
第３の素子分離層に囲まれた第３の半導体領域と、
前記第１のノードと前記第２のノードとの間に並列に接続され、前記第１の半導体領域内に設けられた第１の導電型の第１及び第２の電界効果トランジスタと、
前記第２のノードと前記第１の電界効果トランジスタとの間に接続され、前記第２の半導体領域内に設けられた前記第１の導電型の第３の電界効果トランジスタと、
前記第２のノードと前記第２の電界効果トランジスタのとの間に接続され、前記第３の半導体領域内に設けられた前記第１の導電型の第４の電界効果トランジスタと、
を具備し、
第１の方向における前記第１の素子分離層と前記第１の電界効果トランジスタのゲート電極との間の間隔は、第１の方向における前記第２の素子分離層と前記第３の電界効果トランジスタのゲート電極との間の間隔より小さい、
半導体デバイス。
【請求項２】
前記第２の電界効果トランジスタのゲート電極は、前記第１の電界効果トランジスタのゲート電極と前記第１の素子分離層との間に設けられている、
請求項１に記載の半導体デバイス。
【請求項３】
前記第１乃至第４の電界効果トランジスタは、Ｐ型の導電型を有し、
前記第２のノードは、前記第１乃至第４の電界効果トランジスタを含む第１の回路に正の電圧を印加するための第１の端子に接続され、
前記第１のノードは、前記第１の回路の出力信号を出力するための第２の端子に接続される、
請求項１又は２に記載の半導体デバイス。
【請求項４】
前記第１乃至第４の電界効果トランジスタは、Ｎ型の導電型を有し、
前記第１のノードに、前記第１乃至第４の電界効果トランジスタを含む第１の回路に基準電圧を印加するための第１の端子に接続され、
前記第２のノードは、前記第１の回路の出力信号を出力するための第２の端子に接続される、
請求項１又は２に記載の半導体デバイス。
【請求項５】
前記第１の半導体領域は、前記第１の方向において第１の寸法を有し、
前記第２の半導体領域は、前記第１の方向において前記第１の寸法より小さい第２の寸法を有し、
前記第３の半導体領域は、前記第１の方向において前記第１の寸法より小さい第３の寸法を有する、
請求項１乃至４のうちいずれか１項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体デバイスに関する。
【背景技術】
【０００２】
半導体デバイスは、複数の電界効果トランジスタを用いて、構成されている。半導体デバイスの性能は、電界効果トランジスタの特性に応じる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１８００４号公報
【特許文献２】国際公開第２０１１／０４３２８４号
【特許文献３】米国特許第８，７６９，４７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体デバイスの特性を向上する。
【課題を解決するための手段】
【０００５】
実施形態の半導体デバイスは、第１のノードと、第２のノードと、第１の素子分離層に囲まれた第１の半導体領域と、第２の素子分離層に囲まれた第２の半導体領域と、第３の素子分離層に囲まれた第３の半導体領域と、前記第１のノードと前記第２のノードとの間に並列に接続され、前記第１の半導体領域内に設けられた第１の導電型の第１及び第２の電界効果トランジスタと、前記第２のノードと前記第１の電界効果トランジスタとの間に接続され、前記第２の半導体領域内に設けられた前記第１の導電型の第３の電界効果トランジスタと、前記第２のノードと前記第２の電界効果トランジスタのとの間に接続され、前記第３の半導体領域内に設けられた前記第１の導電型の第４の電界効果トランジスタと、を含み、第１の方向における前記第１の素子分離層と前記第１の電界効果トランジスタのゲート電極との間の間隔は、第１の方向における前記第２の素子分離層と前記第３の電界効果トランジスタのゲート電極との間の間隔より小さい。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体デバイスを説明するための図。
【図２】実施形態の半導体デバイスを説明するための図。
【図３】実施形態の半導体デバイスを説明するための図。
【図４】実施形態の半導体デバイスを説明するための図。
【図５】実施形態の半導体デバイスを説明するための図。
【図６】実施形態の半導体デバイスの適用例を説明するための図。
【図７】実施形態の半導体デバイスの適用例を説明するための図。
【図８】実施形態の半導体デバイスの適用例を説明するための図。
【図９】実施形態の半導体デバイスの適用例を説明するための図。
【図１０】実施形態の半導体デバイスの適用例を説明するための図。
【図１１】実施形態の半導体デバイスの適用例を説明するための図。
【図１２】実施形態の半導体デバイスの適用例を説明するための図。
【図１３】実施形態の半導体デバイスの適用例を説明するための図。
【図１４】実施形態の半導体デバイスの適用例を説明するための図。
【図１５】実施形態の半導体デバイスの適用例を説明するための図。
【図１６】実施形態の半導体デバイスの適用例を説明するための図。
【図１７】実施形態の半導体デバイスの適用例を説明するための図。
【図１８】実施形態の半導体デバイスの適用例を説明するための図。
【図１９】実施形態の半導体デバイスの適用例を説明するための図。
【図２０】実施形態の半導体デバイスの適用例を説明するための図。
【図２１】実施形態の半導体デバイスの適用例を説明するための図。
【図２２】実施形態の半導体デバイスの適用例を説明するための図。
【図２３】実施形態の半導体デバイスの適用例を説明するための図。
【図２４】実施形態の半導体デバイスの適用例を説明するための図。
【図２５】実施形態の半導体デバイスの適用例を説明するための図。
【図２６】実施形態の半導体デバイスの適用例を説明するための図。
【図２７】実施形態の半導体デバイスの適用例を説明するための図。
【図２８】実施形態の半導体デバイスの適用例を説明するための図。
【発明を実施するための形態】
【０００７】
［実施形態］  
図１乃至図２８を参照して、実施形態の半導体デバイスについて説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。  
また、以下の各実施形態において、参照符号の末尾に区別化のための数字／英字が付されている構成要素（例えば、トランジスタ、各種の端子、各種の電圧及び信号の参照符号など）に関して、各構成要素が相互に区別されなくとも良い場合、参照符号の末尾の数字／英字が省略された記載が用いられる。
【０００９】
（１）基本構成  
図１乃至図５を参照して、本実施形態の半導体デバイスの基本構成を説明する。
【００１０】
図１は、本実施形態の半導体デバイスを説明するための模式図である。
【００１１】
図１において、本実施形態の半導体デバイスのチップのレイアウトの一例が示されている。
【００１２】
本実施形態の半導体デバイス１は、チップ（半導体基板）９００内に、１以上の回路ブロック（マクロ、又は、回路セルともよばれる）９０１，９０２，９０３，９０４を含む。
【００１３】
回路ブロック９０１，９０２，９０３，９０４は、ある機能、処理及び／又は動作を実行可能なように構成された回路（アナログ回路又はロジック回路）である。例えば、回路ブロック９０１，９０２，９０３，９０４は、複数の電界効果トランジスタＮＴＲ，ＰＴＲを含む。
【００１４】
本実施形態の半導体デバイス１は、システムＬＳＩ、プロセッサ（例えば、ＣＰＵ）、画像処理回路（例えば、ＧＰＵ）、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ＮＡＮＤ型フラッシュメモリ、及び、ＡＳＩＣなどの中から選択される１つのデバイスである。
【００１５】
図２は、本実施形態の半導体デバイスの一部を抽出した模式的断面図である。
【００１６】
図２に示されるように、半導体基板９００内に、複数の半導体領域（以下では、アクティブ領域ともよばれる）ＡＡ１，ＡＡ２，ＡＡ３が、配置されている。
【００１７】
半導体領域ＡＡ１，ＡＡ２，ＡＡ３は、素子分離領域９９９内の絶縁体（以下では、素子分離層ともよばれる）９９によって、電気的に分離されている。半導体領域ＡＡ１は、第１の素子分離層に囲まれている。第２の半導体領域ＡＡ２は、第３の素子分離層に囲まれている。第３の半導体領域ＡＡ３は、第３の素子分離層に囲まれている。尚、第１、第２及び第３の素子分離層は、連続した１つの層である。
【００１８】
各半導体領域ＡＡ１，ＡＡ２，ＡＡ３内に、１以上の電界効果トランジスタ（例えば、ＭＯＳトランジスタ）ＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄが設けられている。以下では、説明の簡略化のため、電界効果トランジスタは、トランジスタともよばれる。
【００１９】
半導体領域ＡＡ１内に、トランジスタＴＲａが、設けられている。
【００２０】
半導体領域ＡＡ１は、ウェル領域１０９ａを含む。トランジスタＴＲａの２つソース／ドレイン層１０１ａ，１０２ａが、半導体基板９００の表面側において、ウェル領域１０９ａ内に設けられている。ソース／ドレイン層１０１ａ，１０２ａは、拡散層（不純物半導体層）である。以下において、ソース／ドレイン層１０１ａ，１０２ａは、ソース／ドレイン拡散層又はソース／ドレイン領域ともよばれる。
【００２１】
ゲート絶縁層１０３ａが、ウェル領域１０９ａの表面上に設けられている。ゲート電極１０４ａは、ゲート絶縁層１０３ａ上に設けられている。トランジスタＴＲａのチャネル領域は、ソース／ドレイン層１０１ａ，１０２ａ間の領域である。ゲート電極１０４ａは、ゲート絶縁層１０３ａを介して、チャネル領域に対向する。
【００２２】
トランジスタＴＲａにおいて、配線（図示せず）が、コンタクトプラグ（図示せず）を介して、ソース／ドレイン拡散層１０１ａ，１０２ａ及びゲート電極１０４ａに、それぞれ電気的に接続されている。
【００２３】
半導体領域ＡＡ２内に、トランジスタＴＲｂが、設けられている。
【００２４】
トランジスタＴＲｂの２つのソース／ドレイン層１０１ｂ，１０２ｂは、半導体領域ＡＡ２のウェル領域１０９ｂ内に設けられている。ゲート電極１０４ｂは、ゲート絶縁層１０３ｂを介して、ウェル領域１０９ｂ上方に配置されている。ゲート電極１０４ｂは、ゲート絶縁層１０３ｂを介して、２つのソース／ドレイン層１０１ｂ，１０２ｂ間のチャネル領域に対向する。
【００２５】
トランジスタＴＲｂにおいて、配線（図示せず）が、コンタクトプラグ（図示せず）を介して、ソース／ドレイン拡散層１０１ｂ，１０２ｂ及びゲート電極１０４ｂに、それぞれ電気的に接続されている。
【００２６】
例えば、２つのトランジスタＴＲｃ，ＴＲｄが、１つの半導体領域ＡＡ３上に、設けられてもよい。
【００２７】
ウェル領域１０９ｃが、半導体領域ＡＡ３内に設けられている。トランジスタＴＲｃのゲート電極１０４ｃは、ゲート絶縁層１０３ｃを介して、ウェル領域１０９ｃ上方に設けられている。トランジスタＴＲｄのゲート電極１０４ｄは、ゲート絶縁層１０３ｄを介して、ウェル領域１０９ｃ上方に設けられている。ゲート電極１０４ｄは、トランジスタのゲート長方向において、ゲート電極１０４ｃに並んでいる。
【００２８】
トランジスタＴＲｃは、ウェル領域１０９ｃ内において、ソース／ドレイン層１０１ｃ，１０２ｘを有する。トランジスタＴＲｄは、ウェル領域１０９ｃ内において、ソース／ドレイン層１０１ｄ，１０２ｘを有する。ソース／ドレイン層１０２ｘは、２つのゲート電極１０４ｃ，１０４ｄ間のウェル領域１０９ｃ内に、設けられている。ソース／ドレイン層１０２ｘは、２つのトランジスタＴＲｃ，ＴＲｄで共有される。
【００２９】
トランジスタＴＲｃ，ＴＲｄにおいて、配線（図示せず）が、コンタクトプラグ（図示せず）を介して、ソース／ドレイン拡散層１０１ｃ，１０１ｄ，１０２ｘ及びゲート電極１０４ｃ，１０４ｄに、それぞれ電気的に接続されている。
【００３０】
トランジスタＴＲ（ＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄ）が、Ｎ型のトランジスタＮＴＲであるか、Ｐ型のトランジスタＰＴＲであるかに応じて、ウェル領域１０９（１０９ａ，１０９ｂ，１０９ｃ）の導電型、ソース／ドレイン拡散層１０１，１０２（１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０２ａ，１０２ｂ，１０２ｘ）の導電型、及び、ゲート電極１０４（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ）の材料が、適宜選択される。
【００３１】
電界効果トランジスタＴＲの特性は、素子分離層９９とゲート電極１０４との関係に応じて変化する場合がある。
【００３２】
例えば、電界効果トランジスタのしきい値電圧は、トランジスタのゲート長方向における素子分離層９９とゲート電極１０４との間の間隔（例えば、ソース／ドレイン拡散層の長さ）に応じて、変化し得る。本実施形態において、ゲート長方向における素子分離層９９とゲート電極１０４との間の間隔に応じたしきい値電圧の変化は、ＬＯＤ（Length of Diffusion）効果とよばれる。
【００３３】
本実施形態において、トランジスタのＬＯＤ効果において、トランジスタのゲート長方向における素子分離層とゲート電極の端部との間の距離Ｄが、ＬＯＤ効果の影響を判定（評価）するための値に用いられる。以下では、ＬＯＤ効果の評価のための距離は、ＬＯＤ値とよばれる。
【００３４】
トランジスタＴＲａにおいて、ゲート長方向におけるゲート電極１０４ａの一端と素子分離絶縁層９９との間隔Ｄ１ａは、ゲート長方向におけるゲート電極１０４ａの他端と素子分離絶縁層９９との間隔Ｄ１ｂと実質的に同じである。この場合において、トランジスタＴＲａのＬＯＤ値は、値Ｄ１ａと値Ｄ１ｂとで実質的に同じである。
【００３５】
半導体領域上におけるトランジスタのレイアウトにおいて、図２のトランジスタＴＲｂのように、ゲート長方向におけるゲート電極１０４ｂの一端側における間隔Ｄ２ａが、ゲート長方向におけるゲート電極１０４ｂの他端側における間隔Ｄ２ｂと異なる場合、トランジスタＴＲｂの特性（しきい値電圧）は、異なる２つ間隔Ｄ２ａ，Ｄ２ｂのうち大きい値（ＬＯＤ値）Ｄ２ｂに応じる。
【００３６】
例えば、半導体領域ＡＡ３内のトランジスタＴＲｃ，ＴＲｄのように、複数のトランジスタが、１つの半導体領域に設けられる場合において、あるトランジスタのゲート長方向における素子分離層９９とゲート電極１０４の一端側との間の間隔と素子分離層９９とゲート電極１０４の他端側との間の間隔のうち大きい間隔は、他のトランジスタのゲート電極をまたがった側における間隔となる。  
この場合において、あるトランジスタＴＲｃのゲート電極と素子分離絶縁層との間隔Ｄ３ｃ，Ｄ３ｂのうち大きい値Ｄ３ｂが、ＬＯＤ値として、ＭＯＳトランジスタの特性に影響を及ぼす。これと同様に、トランジスタＴＲｄにおいて、２つの間隔Ｄ４ａ，Ｄ４ｂのうち大きい値Ｄ４ｂが、ＬＯＤ値として用いられる。
【００３７】
図３及び図４は、電界効果トランジスタのＬＯＤ効果を説明するための模式図である。
【００３８】
図３は、ＬＯＤ効果におけるＮ型ＭＯＳトランジスタのしきい値電圧の変化を示すグラフである。図３において、グラフの横軸は、ＬＯＤ値に対応し、グラフの縦軸は、Ｎ型ＭＯＳトランジスタのしきい値電圧ＶｔｈＮに対応する。
【００３９】
図３に示されるように、Ｎ型ＭＯＳトランジスタのＬＯＤ値の増加に伴って、Ｎ型ＭＯＳトランジスタのしきい値電圧ＶｔｈＮは、上昇する。Ｎ型ＭＯＳトランジスタのＬＯＤ値が、ある値ｄｎを超えると、Ｎ型ＭＯＳトランジスタのしきい値電圧ＶｔｈＮのしきい値電圧は、飽和する傾向を示す。例えば、Ｎ型ＭＯＳトランジスタにおいて、ＬＯＤ値が値ｄｎである場合におけるしきい値電圧は、電圧値ＶＡ程度である。例えば、値ｄｎは、０．５μｍ程度である。
【００４０】
図４において、ＬＯＤ効果におけるＰ型ＭＯＳトランジスタのしきい値電圧の変化を示すグラフである。図４において、グラフの横軸は、Ｐ型ＭＯＳトランジスタのＬＯＤ値に対応し、グラフの縦軸は、Ｐ型ＭＯＳトランジスタのしきい値電圧（絶対値）｜ＶｔｈＰ｜に対応する。
【００４１】
図４に示されるように、Ｐ型ＭＯＳトランジスタのＬＯＤ値の増加に伴って、Ｐ型ＭＯＳトランジスタのしきい電圧（絶対値）｜ＶｔｈＰ｜は、減少する。
【００４２】
Ｐ型ＭＯＳトランジスタのＬＯＤ値がある値ｄｐを超えると、Ｐ型ＭＯＳトランジスタのしきい値電圧ＶｔｈＰは、飽和する傾向を示す。例えば、Ｐ型ＭＯＳトランジスにおいて、ＬＯＤ値が値ｄｐである場合におけるしきい値電圧｜ＶｔｈＰ｜は、電圧値ＶＢ程度である。例えば、値ｄｐは、０．５μｍ程度である。
【００４３】
このように、ＬＯＤ効果によって、トランジスタのしきい値電圧は、ＬＯＤ値（トランジスタのゲート長方向におけるゲート電極と素子分離絶縁層との間の距離）に応じた値を取り得る。
【００４４】
図５は、本実施形態の半導体デバイスの基本例を説明するための模式図である。
【００４５】
図５に示されるように、半導体デバイス１の２つのノードＮＤＡ，ＮＤＣａとの間において、トランジスタＴＲ１が接続されている。トランジスタＴＲ１の電流経路の一端１０１−１は、コンタクトプラグＣＰを介して、ノードＮＤＡに接続されている。トランジスタＴＲ１の電流経路の他端１０２−１は、コンタクトプラグＣＰを介して、ノードＮＤＣａに接続されている。
【００４６】
ノードＮＤＡ，ＮＤＣｂとの間において、トランジスタＴＲ２が接続されている。トランジスタＴＲ２の電流経路の一端１０１−２は、コンタクトプラグＣＰを介して、ノードＮＤＡに接続されている。トランジスタＴＲ２の電流経路１０２−２の他端は、コンタクトプラグＣＰを介して、ノードＮＤＣｂに接続されている。
【００４７】
ノードＮＤＢとノードＮＤＣａとの間に、トランジスタＴＲ３が接続されている。トランジスタＴＲ３の電流経路の一端１０１−３は、ノードＮＤＣａに接続されている。トランジスタＴＲ３の電流経路の他端１０２ｘは、ノードＮＤＢに接続されている。
【００４８】
ノードＮＤ２とノードＮＤ３ｂとの間に、トランジスタＴＲ４が接続されている。トランジスタの電流経路の一端１０１−４は、ノードＮＤＣｂに接続されている。トランジスタＴＲ４の電流経路の他端１０２ｘは、ノードＮＤＢに接続されている。
【００４９】
例えば、トランジスタＴＲ１のゲート１０４−１は、トランジスタＴＲ２のゲート１０４−２に接続されている。例えば、トランジスタＴＲ３のゲート１０４−３は、トランジスタＴＲ４のゲート１０４−４に接続されている。
【００５０】
例えば、ノードＮＤＣａの電位は、ノードＮＤＣｂの電位と実質的に等しい。
【００５１】
ノードＮＤＡとノードＮＤＢとの間において、トランジスタＴＲ１の電流経路は、ノードＮＤＢａを介して、トランジスタＴＲ３の電流経路に直列に電気的に接続されている。ノードＮＤＡとノードＮＤＢとの間において、トランジスタＴＲ２の電流経路は、ノードＮＤＣｂを介して、トランジスタＴＲ４の電流経路に直列に電気的に接続されている。
【００５２】
トランジスタＴＲ１の電流経路は、ノードＮＤＡとノードＮＤＢとの間において、トランジスタＴＲ２の電流経路に並列に接続されている。トランジスタＴＲ３の電流経路は、ノードＮＤＡとノードＮＤＢとの間において、トランジスタＴＲ４の電流経路に並列に接続されている。
【００５３】
トランジスタＴＲ１及びトランジスタＴＲ２は、ノードＮＤＡとノードＮＤＢとの間における第１のステージ（第１のセクション）に設けられている。トランジスタＴＲ３及びトランジスタＴＲ４は、ノードＮＤＡとノードＮＤＢとの間における第２のステージ（第２のセクション）に設けられている。
【００５４】
本実施形態において、トランジスタＴＲ１は、半導体領域ＡＡ１内に設けられている。トランジスタＴＲ２は、半導体領域ＡＡ２内に設けられている。半導体領域ＡＡ２は、素子分離領域によって、半導体領域ＡＡ１から分離されている。トランジスタＴＲ３，ＴＲ４は、同じ半導体領域ＡＡ３内に設けられている。例えば、半導体領域ＡＡ１は、Ｘ方向（トランジスタのゲート長方向）において、半導体領域ＡＡ２に隣り合う。半導体領域ＡＡ３は、Ｙ方向（トランジスタのゲート幅方向）において、半導体領域ＡＡ１，ＡＡ２に隣り合う。
【００５５】
ゲート長方向（Ｘ方向）における半導体領域ＡＡ２の寸法Ａ２は、ゲート長方向における半導体領域ＡＡ１の寸法Ａ１と実質的に等しい。ゲート長方向における半導体領域ＡＡ３の寸法Ａ３は、ゲート長方向における半導体領域ＡＡ１の寸法Ａ１より小さい。
【００５６】
並列接続された２つのトランジスタＴＲ３，ＴＲ４は、同じ半導体領域ＡＡ３内に配置される。これによって、各トランジスタＴＲ３，ＴＲ４のＬＯＤ値Ｄ３，Ｄ４は、トランジスタＴＲ１のＬＯＤ値Ｄ１より大きい。トランジスタＴＲ２のＬＯＤ値Ｄ２は、トランジスタＴＲ１のＬＯＤ値Ｄ１と実質的に等しい。例えば、トランジスタＴＲ４（又はトランジスタＴＲ３）の寸法ＤＺは、トランジスタＴＲ１の寸法Ｄ１及び／又はトランジスタＴＲ２の寸法Ｄ２と実質的に同じである。
【００５７】
本実施形態において、例えば、図５の半導体デバイス１のトランジスタＴＲ１〜ＴＲ４に、Ｎ型トランジスタが用いられる。
【００５８】
Ｎ型トランジスタが、図５の半導体デバイス１に用いられた場合、ノードＮＤＡは、半導体デバイス１の出力端子側のノード（端子）に設定され、ノードＮＤＢは、半導体デバイス１のグランド端子側（低電位端子側）のノードに設定される。
【００５９】
出力端子の電位は、出力信号に応じて、電源電圧とグランド電圧との間の電圧値を取り得る。それゆえ、出力端子としてのノードＮＤＡの電位は、グランド端子としてのノードＮＤＢの電位以上の電位を取り得る。この場合において、ノードＮＤＡの電位は、相対的にノードＮＤＢの電位以上の値を有する。
【００６０】
図３を用いて説明したように、Ｎ型トランジスタのＬＯＤ値が大きくなるにしたがって、Ｎ型トランジスタのしきい値電圧は、増加する。
【００６１】
それゆえ、大きいＬＯＤ値Ｄ３，Ｄ４を有するＮ型トランジスタＴＲ３，ＴＲ４のカットオフ特性は向上する。この結果として、Ｎ型トランジスタＴＲ３，ＴＲ４のオフリーク電流は、減少する。また、小さいＬＯＤ値Ｄ１，Ｄ２を有するＮ型トランジスタＴＲ１，ＴＲ３は、低いしきい値電圧を有する。この結果として、Ｎ型トランジスタＴＲ１，ＴＲ２は、大きいオン電流、及び、高いオン速度を有する。
【００６２】
例えば、Ｎ型トランジスタが用いられた場合の半導体デバイス１において、各Ｎ型トランジスタＴＲ１，ＴＲ２のＬＯＤ値Ｄ１，Ｄ２は、値ｄｎより小さいことが望ましい。各Ｎ型トランジスタＴＲ３，ＴＲ４のＬＯＤ値Ｄ３，Ｄ４は、値ｄｎ以上であることが望ましい。
【００６３】
これによって、図５の半導体デバイス１がＮ型トランジスタによって形成される場合、本実施形態の半導体デバイス１は、消費電力を低減でき、動作の高速化を実現できる。
【００６４】
例えば、図５の本実施形態の半導体デバイスにおいて、Ｐ型トランジスタが、トランジスタＴＲ１〜ＴＲ４に用いられる。
【００６５】
Ｐ型トランジスタが、図５の半導体デバイス１に用いられた場合、ノードＮＤ１は、半導体デバイス１の電源端子側（高電位端子側）のノードに設定され、ノードＮＤ２は、半導体デバイス１の出力端子側のノードに設定される。この場合において、出力端子としてのノードＮＤ２の電位は、電源端子としてのノードＮＤ１の電位以下の電位を取り得る。この場合において、ノードＮＤ２の電位は、相対的にノードＮＤ１の電位以下の値を有する。
【００６６】
図４を用いて説明したように、Ｐ型トランジスタのＬＯＤ値が大きくなるにしたがって、Ｐ型トランジスタのしきい値電圧（絶対値）は、低下する。
【００６７】
それゆえ、小さいＬＯＤ値Ｄ１，Ｄ２を有するＰ型トランジスタＴＲ１，ＴＲ２のカットオフ特性は、向上する。この結果として、Ｐ型トランジスタＴＲ１，ＴＲ２のオフリーク電流は、減少する。
【００６８】
また、大きいＬＯＤ値Ｄ３，Ｄ４を有するＰ型トランジスタは、低いしきい値電圧（小さい絶対値のしきい値電圧）を有する。この結果として、トランジスタＴＲ３，ＴＲ４のオン電流の増加、及び、トランジスタＴＲ３，ＴＲ４のオン速度の向上によって、半導体デバイスの動作速度が、向上する。
【００６９】
例えば、Ｐ型トランジスタが用いられた場合の半導体デバイス１において、Ｐ型トランジスタＴＲ１，ＴＲ２のＬＯＤ値は、値ｄｐ以上であることが望ましい。Ｐ型トランジスタＴＲ３，ＴＲ４のＬＯＤ値は、値ｄｐより小さいことが望ましい。
【００７０】
これによって、図５の半導体デバイス１がＰ型トランジスタによって形成される場合、本実施形態の半導体デバイス１は、消費電力を低減でき、動作の高速化を実現できる。
【００７１】
このように、本実施形態の半導体デバイス（半導体回路）は、電界効果トランジスタのＬＯＤ効果に起因する悪影響は、抑制される。
【００７２】
したがって、本実施形態の半導体デバイスは、半導体デバイスの特性を向上できる。
【００７３】
（２）適用例  
図６乃至図２８を参照して、本実施形態の半導体デバイスの適用例について、説明する。
【００７４】
（ａ）  例１  
図６乃至図１０を参照して、本実施形態の半導体デバイスの適用例の例１について説明する。  
例えば、本実施形態の半導体デバイスは、ＮＯＲゲートに適用できる。
【００７５】
（回路例）  
図６は、本実施形態の半導体デバイスとしてのＮＯＲゲートを説明するための模式図である。
【００７６】
図６は、ＮＯＲゲートの回路記号を示している。  
図６に示されるように、ＮＯＲゲート２０は、２つの入力端子２１，２２と、１つの出力端子２３とを有する。ＮＯＲゲート２０において、信号ＩＮ１ａが、一方の入力端子２１に供給される。ＮＯＲゲート２０において、信号ＩＮ２ａが、他方の入力端子２２に供給される。２つの信号ＩＮ１ａ，ＩＮ２ａを用いたＮＯＲ演算（否定論理和）の結果が、ＮＯＲゲート２０の出力信号ＯＵＴａとして、出力端子２３から出力される。
【００７７】
図７は、本実施形態の半導体デバイスとしてのＮＯＲゲートの等価回路図である。
【００７８】
図７に示されるように、ＮＯＲゲート２０は、複数のＰ型の電界効果トランジスタＰＴＲ１ａ，ＰＴＲ２ａ，ＰＴＲ３ａ，ＰＴＲ４ａと、複数のＮ型の電界効果トランジスタＮＴＲ１ａ，ＮＴＲ２ａとを含む。
【００７９】
ＮＯＲゲート２０の第１の入力端子２１は、Ｐ型の電界効果トランジスタＰＴＲ１ａのゲート及びＰ型の電界効果トランジスタＰＴＲ２ａのゲートに、接続されている。
【００８０】
トランジスタＰＴＲ１ａの一方の端子（ソース／ドレインの一方）は、端子（ノード）２８に接続されている。トランジスタＰＴＲ１ａの他方の端子（ソース／ドレインの他方）は、ノードＮＤ１ａに接続されている。
【００８１】
端子２８に、電源電圧ＶＤＤが印加されている。以下では、電源電圧ＶＤＤが印加された端子は、電源端子とよばれる。
【００８２】
トランジスタＰＴＲ２ａの一方の端子は、電源端子２８に接続されている。トランジスタＰＴＲ２ａの他方の端子は、ノードＮＤ２ａに接続されている。
【００８３】
ＮＯＲゲート２０の第２の入力端子２２ａは、Ｐ型の電界効果トランジスタＰＴＲ３ａのゲート、及び、Ｐ型の電界効果トランジスタＰＴＲ４ａのゲートに接続されている。
【００８４】
トランジスタＰＴＲ３ａの一方の端子は、ノードＮＤ１ａに接続されている。トランジスタＰＴＲ３ａの他方の端子は、出力端子２３に接続されている。
【００８５】
トランジスタＰＴＲ４ａの一方の端子は、ノードＮＤ２ａに接続されている。トランジスタＰＴＲ４ａの他方の端子は、出力端子２３に接続されている。
【００８６】
Ｎ型の電界効果トランジスタＮＴＲ１ａのゲートは、入力端子２１に接続されている。トランジスタＮＴＲ１ａの一方の端子は、端子２９に接続されている。トランジスタＮＴＲ１ａの他方の端子は、出力端子２３に接続されている。グランド電圧ＶＳＳが、端子２９に印加されている。以下では、グランド電圧ＶＳＳが印加された端子は、グランド端子とよばれる。
【００８７】
Ｎ型の電界効果トランジスタＮＴＲ２ａのゲートは、入力端子２２に接続されている。トランジスタＮＴＲ１ａの一方の端子は、グランド端子２９に接続されている。トランジスタＮＴＲ１の他方の端子は、出力端子２３に接続されている。
【００８８】
電源端子側の第１のステージにおいて、２つのトランジスタＰＴＲ１ａ，ＰＴＲ２ａの電流経路は、電源端子２８と出力端子２３との間で、並列に接続されている。  
出力端子側の第２のステージにおいて、２つのトランジスタＰＴＲ３ａ，ＰＴＲ４ａの電流経路は、電源端子２８と出力端子２３との間において、並列に接続されている。
【００８９】
信号ＩＮ１ａ，ＩＮ２ａが、入力端子２１，２２に供給される。信号ＩＮ１ａ，ＩＮ２ａの信号レベルに応じて、Ｐ型トランジスタＰＴＲ１ａ，ＰＴＲ２ａ，ＰＴＲ３ａ，ＰＴＲ４ａ及びＮ型トランジスタＮＴＲ１ａ，ＮＴＲ２ａは、オン又はオフする。この結果として、信号ＩＮ１ａ，ＩＮ２ａのＮＯＲ演算の結果が、出力端子２３から出力される。
【００９０】
（構造例）  
図８は、本実施形態の半導体デバイスの適用例としてのＮＯＲゲートの平面レイアウトを示す上面図である。図９は、本実施形態の半導体デバイスの適用例としてのＮＯＲゲートを構成するトランジスタの断面構造を模式的に示す図である。図９の（ａ）は、図８のＥ−Ｅ’線に沿う断面である。図９の（ｂ）は、図８のＦ−Ｆ’線に沿う断面である。図９の（ｃ）は、図８のＣ−Ｃ’線に沿う断面である。
【００９１】
図８に示されるように、複数の半導体領域ＡＡ（ＡＡｎ１ａ，ＡＡｐ１ａ，ＡＡｐ２ａ，ＡＡｐ３ａ）が、半導体基板９００内に設けられている。各半導体領域（アクティブ領域ともよばれる）ＡＡｎ１ａ，ＡＡｐ１ａ，ＡＡｐ２ａ，ＡＡｐ３ａは、素子分離領域９９９によって、電気的に分離されている。電界効果トランジスタＮＴＲ，ＰＴＲは、半導体領域ＡＡ内に設けられている。
【００９２】
図８及び図９の（ａ）に示されるように、２つのＮ型の電界効果トランジスタＮＴＲ１ａ，ＮＴＲ２ａは、１つの半導体領域ＡＡｎ１ａ内に設けられている。半導体領域ＡＡｎ１ａは、Ｘ方向（トランジスタのゲート長方向）において、長さＸＮ１を有する。
【００９３】
トランジスタＮＴＲ１ａのゲート電極（導電層）１０４−ｎ１ａは、ゲート絶縁膜１０３を介して、半導体領域ＡＡｎ１ａのウェル領域（Ｐ型ウェル領域）１０９ｐ上に配置される。
【００９４】
トランジスタＮＴＲ２ａのゲート電極１０４−ｎ２ａは、ゲート絶縁膜１０３を介して、半導体領域ＡＡｐ３ａのウェル領域１０９ｐ上に配置される。
【００９５】
２つのトランジスタＮＴＲ１ａ，ＮＴＲ２ａは、ソース／ドレイン拡散層（Ｎ型半導体層）１０２ｘ−ｎを共有する。ソース／ドレイン拡散層１０２ｘ−ｎは、ｘ方向に並ぶ２つのゲート電極１０４−ｎ１ａ，１０４−ｎ１ａ間において、半導体領域ＡＡｎ１ａ内に、設けられている。
【００９６】
トランジスタＮＴＲ１ａのソース／ドレイン拡散層１０１−ｎ１ａは、半導体領域ＡＡｎ１ａのｘ方向の一端側において、半導体領域ＡＡｎ１ａ内（ウェル領域１０９ｎ内）に設けられている。トランジスタＮＴＲ２ａのソース／ドレイン拡散層１０１−ｎ２ａは、半導体領域ＡＡｎ１ａのｘ方向の他端側において、半導体領域ＡＡｎ１ａ内に設けられている。
【００９７】
各コンタクトプラグＣＰが、ゲート電極１０４−ｎ１ａ，１０４−ｎ２ａ上及びソース／ドレイン拡散層１０１−ｎ１ａ，１０１−ｎ２ａ，１０２ｘ−ｎａ上に、設けられている。
【００９８】
上述のように、１つの半導体領域に複数のトランジスタが設けられた場合のように、トランジスタの一端側におけるゲート電極と素子分離領域との間隔が、トランジスタの他端側におけるゲート電極と素子分離領域との間隔が異なる場合、ＬＯＤ効果によるトランジスタのしきい値電圧は、２つの間隔（ＬＯＤ値）のうち大きい値に、依存する。
【００９９】
Ｎ型トランジスタＮＴＲ１ａは、例えば、ＬＯＤ値ＤＮ１ａを有する。Ｎ型トランジスタＮＴＲ２ａは、例えば、ＬＯＤ値ＤＮ２ａを有する。ＬＯＤ値ＤＮ２ａは、ＬＯＤ値ＤＮ１ａと実質的に等しい。
【０１００】
図８及び図９の（ｂ）に示されるように、２つのＰ型の電界効果トランジスタＰＴＲ３ａ，ＰＴＲ４ａは、１つの半導体領域ＡＡｐ３ａ内に設けられている。半導体領域ＡＡｎ１ａは、Ｘ方向において、長さＸＰ３を有する。
【０１０１】
トランジスタＰＴＲ３ａのゲート電極１０４−ｐ３ａは、ゲート絶縁膜１０３を介して、半導体領域ＡＡｐ３ａのウェル領域（Ｎ型ウェル領域）１０９ｎ上に配置される。
【０１０２】
トランジスタＰＴＲ４ａのゲート電極１０４−ｐ４ａは、ゲート絶縁膜１０３を介して、半導体領域ＡＡｐ３ａのウェル領域１０９ｎ上に配置される。
【０１０３】
２つのトランジスタＰＴＲ３ａ，ＰＴＲ４ａは、ソース／ドレイン拡散層（Ｐ型半導体層）１０２ｘ−ｐａを共有する。ソース／ドレイン拡散層１０２ｘ−ｐａは、ｘ方向に並ぶ２つのゲート電極１０４−ｐ３ａ，１０４−ｐ４ａ間において、半導体領域ＡＡｐ３ａ内（ウェル領域１０９ａ内）に、設けられている。
【０１０４】
トランジスタＰＴＲ３ａのソース／ドレイン拡散層１０１−ｐ３ａは、半導体領域ＡＡｐ３ａのＸ方向の一端側において、半導体領域ＡＡｐ３ａ内に設けられている。トランジスタＰＴＲ４ａのソース／ドレイン拡散層１０１−ｐ４ａは、半導体領域ＡＡｐ３ａのＸ方向の他端側において、半導体領域ＡＡｐ３ａ内に設けられている。
【０１０５】
各コンタクトプラグＣＰが、ゲート電極１０４−ｐ３ａ，１０４−ｐ４ａ上及びソース／ドレイン拡散層１０１−ｐ３ａ，１０１−ｐ４ａ，１０２ｘ−ｐａ上に、設けられている。
【０１０６】
Ｐ型トランジスタＰＴＲ３ａは、例えば、ＬＯＤ値ＤＰ３を有する。Ｐ型トランジスタＰＴＲ４ａは、例えば、ＬＯＤ値ＤＰ４を有する。ＬＯＤ値ＰＮ４は、ＬＯＤ値ＤＰ３と実質的に等しい。
【０１０７】
図８及び図９の（ｃ）に示されるように、Ｐ型の電界効果トランジスタＰＴＲ１ａは、Ｐ型トランジスタＰＴＲ３ａと電源端子２８との間に配置されている。Ｐ型の電界効果トランジスタＰＴＲ２ａは、Ｐ型トランジスタＰＴＲ４ａと電源端子２８との間に接続されている。
【０１０８】
これらの２つのトランジスタＰＴＲ１ａ，ＰＴＲ２ａは、互いに異なる半導体領域ＡＡｐ１ａ，ＡＡｐ２ａ内に、設けられている。
【０１０９】
トランジスタＰＴＲ１ａは、素子分離領域９９９に囲まれた半導体領域ＡＡｐ１ａ内に設けられている。トランジスタＰＴＲ２ａは、素子分離領域９９９に囲まれた半導体領域ＡＡｐ２ａ内に設けられている。半導体領域ＡＡｐ２ａは、素子分離領域９９９内の絶縁層によって、半導体領域ＡＡｐ１ａから分離されている。
【０１１０】
例えば、２つの半導体領域ＡＡｐ１ａ，ＡＡｐ２ａ間の間隔（素子分離絶縁層の寸法）ＸＸは、トランジスタＰＴＲのゲート長以上、トランジスタのＰＴＲのゲート長の２倍以下に設定されている。
【０１１１】
Ｘ方向（トランジスタのゲート長方向）における半導体領域ＡＡｐ１ａの寸法ＸＰ１は、Ｘ方向における半導体領域ＡＡｐ３ａの寸法ＸＰ３より小さい。例えば、Ｘ方向における半導体領域ＡＡｐ２ａの寸法ＸＰ２は、半導体領域ＡＡｐ１ａの寸法ＸＰ１と実質的に同じである。例えば、寸法ＸＰ３は、寸法ＸＰ１の２倍より小さい。
【０１１２】
尚、トランジスタのチャネル幅方向におけるＰ型トランジスタの半導体領域の寸法は、トランジスタのチャネル幅方向におけるＮ型トランジスタの半導体領域の寸法より大きい。
【０１１３】
トランジスタＰＴＲ１ａのゲート電極１０４−ｐ１ａが、ゲート絶縁膜１０３を介して、半導体領域ＡＡｐ１ａのウェル領域１０９ｎ上に設けられている。トランジスタＰＴＲ１ａの２つのソース／ドレイン拡散層１０１−ｐ１ａ，１０２−ｐ１ａは、半導体領域ＡＡｐ１ａ内（ウェル領域１０９ｎ内）に設けられている。
【０１１４】
トランジスタＰＴＲ１ａのソース／ドレイン拡散層１０１−ｐ１ａは、コンタクトプラグＣＰ及び配線を介して、トランジスタＰＴＲ３ａのソース／ドレイン拡散層１０１−ｐ３ａに、接続されている。
【０１１５】
トランジスタＰＴＲ１ａのソース／ドレイン拡散層１０２−ｐ１ａは、コンタクトプラグＣＰを介して、電源端子（配線）２８に接続されている。
【０１１６】
トランジスタＰＴＲ２ａのゲート電極１０４−ｐ２ａが、ゲート絶縁膜１０３を介して、半導体領域ＡＡｐ２ａのウェル領域１０９ｎ上に設けられている。
【０１１７】
トランジスタＰＴＲ２ａの２つのソース／ドレイン拡散層１０１−ｐ２ａ，１０２−ｐ２ａは、半導体領域ＡＡｐ２ａ内に設けられている。
【０１１８】
トランジスタＰＴＲ２ａのソース／ドレイン拡散層１０１−ｐ２ａは、コンタクトプラグＣＰ及び配線を介して、トランジスタＰＴＲ３ａのソース／ドレイン拡散層１０１−ｐ４ａに、接続されている。
【０１１９】
トランジスタＰＴＲ２ａのソース／ドレイン拡散層１０２−ｐ２ａは、コンタクトプラグＣＰを介して、電源端子（配線）２８に接続されている。
【０１２０】
出力端子２３に接続された電界効果トランジスタＰＴＲ３ａ，ＰＴＲ４ａは、並列に接続された複数（ここでは、２つ）のＰ型の電界効果トランジスタＰＴＲ１ａ，ＰＴＲ２ａを介して、電源端子２８に接続されている。
【０１２１】
Ｐ型トランジスタＰＴＲ１ａは、例えば、ＬＯＤ値ＤＰ１を有する。Ｐ型トランジスタＰＴＲ２ａは、例えば、ＬＯＤ値ＤＰ２を有する。ＬＯＤ値ＤＰ２は、ＬＯＤ値ＤＰ１と実質的に等しい。
【０１２２】
図８及び図９に示されるように、電源端子２８と出力端子２３との間のＰ型トランジスタが複数のステージ（セクション）に分割されるよう配置されたＮＯＲゲートにおいて、電源端子２８に直接接続されるＰ型トランジスタＰＴＲ１ａ，ＰＴＲ２ａに関して、２つのＰ型トランジスタＰＴＲ１ａ，ＰＴＲ２ａが、互いに異なる半導体領域ＡＡｐ１ａ，ＡＡｐ２ａ上に、配置される。この２つのＰ型トランジスタＰＴＲ１ａ，ＰＴＲ２ａは、電源端子２８と出力端子２３との間において並列に接続されている。
【０１２３】
出力端子２３に直接接続されるＰ型トランジスタＰＴＲ３ａ，ＰＴＲ４ａに関して、２つのＰ型トランジスタＰＴＲ３ａ，ＰＴＲ４ａは、共通の半導体領域ＡＡｐ３ａ内に設けられている。この２つのＰ型トランジスタＰＴＲ３ａ，ＰＴＲ４ａは、電源端子２８と出力端子２３との間において並列に接続されている。
【０１２４】
これによって、適用例の半導体デバイス２０において、共通の半導体領域ＡＡｐ３ａ内に設けられた２つのＰ型トランジスタは、比較的大きいＬＯＤ値を確保でき、１つの半導体領域ＡＡｐ１ａ（ＡＡｐ２ａ）内に設けられた１つのＰ型トランジスタは、比較的小さいＬＯＤ値を確保できる。
【０１２５】
図１０は、本適用例のＮＯＲゲートの入出力特性を示す図である。尚、図１０において、比較例として、一般的なＮＯＲゲートの入出力特性（図中の破線）が、図示されている。
【０１２６】
例えば、ＮＯＲゲートの出力信号によって、ＮＯＲゲートの出力端子に接続された回路のアクティブ状態及び非アクティブ状態（スタンバイ状態）が、制御される。本例において、ＮＯＲゲート２０の出力信号ＯＵＴａが、“Ｈ”レベルの信号である場合、回路は、アクティブ状態に設定される。ＮＯＲゲート２０の出力信号ＯＵＴａが“Ｌ”レベルの信号である場合、回路は、スタンバイ状態に設定される。“Ｈ”レベル及び“Ｌ”レベルに対応する電圧値は、大きいしきい値電圧を有するトランジスタに基づいて、設定される。
【０１２７】
ＮＯＲゲートにおいて、２つの入力信号ＩＮ１ａ，ＩＮ２ａのうち少なくとも一方が、“Ｈ”レベルである場合に、ＮＯＲゲートは、“Ｌ”レベルの信号を出力する。
【０１２８】
回路のスタンバイ状態時において、ＮＯＲゲート２０のＰ型トランジスタＰＴＲ１ａ，ＰＴＲ２ａのうち少なくとも一方は、オフ状態に設定されている。ＬＯＤ効果によるＰ型トランジスタＰＴＲ１ａ，ＰＴＲ２ａのしきい値電圧の上昇によって、Ｐ型トランジスタＰＴＲ１ａ，ＰＴＲ２ａのオフリーク電流は、削減される。この結果として、ＮＯＲゲート２０の消費電力は、低減される。
【０１２９】
例えば、信号ＩＮ１ａの信号レベルが“Ｌ”レベルに設定された状態で、信号ＩＮ２ａの信号レベルが、“Ｈ”レベルから“Ｌ”レベルへ変わる。これによって、出力信号ＯＵＴａの信号レベルは、“Ｌ”レベルから“Ｈ”レベルへ変わる。
【０１３０】
上述のように、ＬＯＤ効果によるＰ型トランジスタのしきい値電圧の低下によって、トランジスタＰＴＲ３ａ，ＰＴＲ４ａのスイッチング速度は、速くなり、トランジスタＰＴＲ３ａ，ＰＴＲ４ａは、オン電流は大きくなる。その結果として、本例のＮＯＲゲート３０の出力信号ＯＵＴａの信号レベルの立ち上り及び立ち下りの期間は、一般的なＮＯＲゲートの出力信号の信号レベルの立ち上り及び立ち下りの期間に比較して、短くなる。
【０１３１】
図１０に示されるように、信号ＯＵＴａが“Ｈ”レベルに維持される期間が“Ｔｘ”に設定される場合、本適用例のＮＯＲゲート２０は、一般的なＮＯＲゲートに比較して、出力信号ＯＵＴａの信号レベルの遷移期間を短くできる。
【０１３２】
このように、本適用例のＮＯＲゲートは、高速に動作できる。これに伴って、ＮＯＲゲートの出力信号によって制御される回路も、比較的短い時間で、アクティブ状態又はスタンバイ状態に設定できる。
【０１３３】
以上のように、本適用例のＮＯＲゲートは、その特性を向上できる。
【０１３４】
（ｂ）  例２  
図１１乃至図１４を参照して、本実施形態の半導体デバイスの適用例の例２について説明する。  
例えば、本実施形態の半導体デバイスは、ＮＡＮＤゲートに適用できる。
【０１３５】
（回路例）  
図１１は、ＮＡＮＤゲートの回路記号を示している。  
図１１に示されるように、ＮＡＮＤゲート３０は、２つの入力端子３１，３２と、１つの出力端子３３とを有する。ＮＡＮＤゲート３０において、信号ＩＮ１ｂが、一方の入力端子３１に供給される。ＮＡＮＤゲート３０において、信号ＩＮ２ｂが、入力端子３２に供給される。２つの信号ＩＮ１ｂ，ＩＮ２ｂを用いたＮＡＮＤ演算（否定論理積）の結果が、ＮＡＮＤゲート３０の出力信号ＯＵＴｂとして、出力端子３３から、出力される。
【０１３６】
図１２は、本実施形態の半導体回路の適用例としてのＮＡＮＤゲートの等価回路図である。
【０１３７】
図１２に示されるように、本適用例のＮＡＮＤゲート３０は、４つのＮ型の電界効果トランジスタＮＴＲ１ｂ，ＮＴＲ２ｂ，ＮＴＲ３ｂ，ＮＴＲ４ｂ、及び、２つのＰ型の電界効果トランジスタＰＴＲ１ｂ，ＰＴＲ２ｂを、含む。
【０１３８】
ＮＡＮＤゲート３０の一方の入力端子３１は、Ｎ型のトランジスタＮＴＲ３ｂ，ＮＴＲ４ｂのゲート、及び、Ｐ型のトランジスタＰＴＲ１ｂのゲートに接続されている。  
ＮＡＮＤゲート３０の他方の入力端子３２は、Ｎ型のトランジスタＮＴＲ１ｂ，ＮＴＲ２ｂのゲート、及び、Ｐ型のトランジスタＰＴＲ２ｂのゲートに接続されている。
【０１３９】
トランジスタＰＴＲ１ｂの一方の端子は、電源端子３８に接続されている。トランジスタＰＴＲ１ｂの他方の端子は、出力端子３３に接続されている。  
トランジスタＰＴＲ２ｂの一方の端子は、電源端子３８に接続されている。トランジスタＰＴＲ２ｂの他方の端子は、出力端子３３に接続されている。
【０１４０】
トランジスタＮＴＲ１ｂの一方の端子は、グランド端子３９に接続されている。トランジスタＮＴＲ１ｂの他方の端子は、ノード（端子）ＮＤ１ｂに接続されている。  
トランジスタＮＴＲ２ｂの他方の端子は、グランド端子３９に接続されている。トランジスタＮＴＲ２ｂの他方の端子は、ノードＮＤ２ｂに接続されている。
【０１４１】
トランジスタＮＴＲ３ｂの一方の端子は、ノードＮＤ１ｂに接続されている。トランジスタＮＴＲ３ｂの他方の端子は、出力端子３３に接続されている。  
トランジスタＮＴＲ４ｂの一方の端子は、ノードＮＤ２ｂに接続されている。トランジスタＮＴＲ４ｂの他方の端子は、出力端子３３に接続されている。
【０１４２】
グランド端子側の第１のステージにおいて、２つのトランジスタＮＴＲ１ｂ，ＮＴＲ２ｂの電流経路は、グランド端子３９と出力端子３３との間において、並列に接続されている。  
出力端子側の第２のステージにおいて、２つのトランジスタＮＴＲ３ｂ，ＮＴＲ４ｂの電流経路は、グランド端子３９と出力端子３３との間において、並列に接続されている。
【０１４３】
信号ＩＮ１ｂ，ＩＮ２ｂが、入力端子３１，３２に供給される。信号ＩＮ１ｂ，ＩＮ２ｂの信号レベルに応じて、Ｎ型トランジスタＮＴＲ１ｂ，ＮＴＲ２ｂ，ＮＴＲ３ｂ，ＮＴＲ４ｂ及びＰ型トランジスタＰＴＲ１ｂ，ＰＴＲ２ｂは、オン又はオフする。この結果として、信号ＩＮ１ｂ，ＩＮ２ｂのＮＡＮＤ演算の結果が、出力端子３３から出力される。
【０１４４】
（構造例）  
図１３は、本実施形態の半導体デバイスの適用例としてのＮＡＮＤゲートの平面レイアウトを示す上面図である。図１４は、本実施形態の半導体デバイスの適用例としてのＮＡＮＤゲートを構成するトランジスタの断面構造を模式的に示す図である。図１４の（ａ）は、図１３のＱ−Ｑ’線に沿う断面図である。図１４の（ｂ）は、図１３のＲ−Ｒ’線に沿う断面図である。図１４の（ｃ）は、図１３のＳ−Ｓ’線に沿う断面図である。
【０１４５】
図１３及び図１４に示されるように、複数の半導体領域ＡＡ（ＡＡｎ１ａ，ＡＡｐ１ａ，ＡＡｐ２ａ，ＡＡｐ３ａ）が設けられている。
【０１４６】
図１３及び図１４の（ａ）に示されるように、２つのＰ型の電界効果トランジスタＰＴＲ１ｂ，ＰＴＲ２ｂは、１つの半導体領域ＡＡｐ１ｂ内に設けられている。
【０１４７】
ソース／ドレイン拡散層１０２ｘ−ｐｂは、２つのゲート電極１０４−ｐ１ｂ，１０４−ｐ２ｂ間において、半導体領域内ＡＡｐ１ｂ内に設けられている。２つのトランジスタＰＴＲ１ｂ，ＰＴＲ２ｂは、ソース／ドレイン拡散層１０２ｘ−ｐｂを共有する。ソース／ドレイン拡散層１０２ｘ−ｐｂは、出力端子３３に接続されている。
【０１４８】
トランジスタＰＴＲ１ｂにおいて、ソース／ドレイン拡散層１０１−ｐ１ｂは、コンタクトＣＰを介して、電源端子３８に接続されている。ゲート電極１０４−ｐ１ｂは、コンタクトを介して、入力端子３１に接続されている。
【０１４９】
トランジスタＰＴＲ２ｂにおいて、ソース／ドレイン拡散層１０１−ｐ２ｂは、コンタクトＣＰを介して、電源端子３８に接続されている。ゲート電極１０４−ｐ２ｂは、コンタクトを介して、入力端子３１に接続されている。
【０１５０】
図１３及び図１４の（ｂ）に示されるように、２つのＮ型の電界効果トランジスタＮＴＲ１ｂ，ＮＴＲ２ｂは、１つの半導体領域ＡＡｎ１ｂ内に設けられている。半導体領域ＡＡｎ１ｂは、ゲート長方向における寸法ＸＮ１を有する。
ソース／ドレイン拡散層１０２ｘ−ｎｂは、２つのゲート電極１０４−ｎ１ｂ，１０４−ｎ２ｂ間において、半導体領域内ＡＡｎ１ｂに設けられている。２つのトランジスタＮＴＲ１ｂ，ＮＴＲ２ｂは、ソース／ドレイン拡散層１０２ｘ−ｎｂを共有する。ソース／ドレイン拡散層１０２ｘ−ｎｂは、グランド端子３９に接続されている。
【０１５１】
トランジスタＮＴＲ１ｂにおいて、ソース／ドレイン拡散層１０１−ｎ１ｂは、コンタクトＣＰを介して、配線に接続されている。ゲート電極１０４−ｎ１ｂは、コンタクトＣＰを介して、入力端子３２に接続されている。
【０１５２】
トランジスタＮＴＲ２ｂにおいて、ソース／ドレイン拡散層１０１−ｎ２ｂは、コンタクトＣＰを介して、配線に接続されている。ゲート電極１０４−ｎ２ｂは、コンタクトＣＰを介して、入力端子３２に接続されている。
【０１５３】
このように、１つの半導体領域ＡＡｎ１ｂ内に設けられている２つのＮ型の電界効果トランジスタＮＴＲ１ｂ，ＮＴＲ２ｂは、グランド端子３９に直接接続されている。
【０１５４】
例えば、トランジスタＮＴＲ１ｂは、ＬＯＤ値ＤＮ１を有する。トランジスタＮＴＲ２のＬＯＤ値ＤＮ２は、トランジスタＮＴＲ１ｂのＬＯＤ値ＤＮ１と実質的に等しい。ＬＯＤ値ＤＮ１，ＤＮ２は、値ｄｎ以上である。
【０１５５】
２つのＮ型トランジスタＮＴＲ１ｂ，ＮＴＲ２ｂは、グランド端子３９と出力端子３３との間において並列に接続されている。
【０１５６】
図１３及び図１４の（ｃ）に示されているように、Ｎ型の電界効果トランジスタＮＴＲ３ｂ，ＮＴＲ４ｂは、出力端子３３に直接接続されている。トランジスタＮＴＲ３ｂ，ＮＴＲ４ｂは、トランジスタＮＴＲ１ｂ，ＮＴＲ２ｂを介して、グランド端子に接続されている。
【０１５７】
これらの２つのトランジスタＮＴＲ３ｂ，ＮＴＲ４ｂは、互いに異なる半導体領域ＡＡｎ２ｂ，ＡＡｎ３ｂ内に、設けられている。半導体領域ＡＡｎ２ｂは、素子分離絶縁層９９によって、半導体領域ＡＡｎ３ｂから分離されている。
【０１５８】
例えば、２つの半導体領域ＡＡｎ２ｂ，ＡＡｎ３ｂ間の間隔（素子分離絶縁層の寸法）ＸＸは、トランジスタＮＴＲのゲート長以上、トランジスタＮＴＲのゲート長の２倍以下に設定されている。
【０１５９】
半導体領域ＡＡｎ２ｂは、Ｘ方向（トランジスタのゲート長方向）における寸法ＸＮ２を有する。半導体領域ＡＡｎ３ｂのＸ方向における寸法ＸＮ３は、半導体領域ＡＡｎ２ｂの寸法ＸＮ２と実質的に同じである。半導体領域ＡＡｎ２ｂの寸法ＸＮ２は、半導体領域ＡＡｎ１ｂの寸法ＸＮ１より小さい。例えば、寸法ＸＮ１は、寸法ＸＮ３の２倍より小さい。
【０１６０】
トランジスタＮＴＲ３ｂは、半導体領域ＡＡｎ２ｂ内に設けられている。  
トランジスタＮＴＲ３ｂのゲート電極１０４−ｎ３ｂは、ゲート絶縁膜１０３を介して、半導体領域ＡＡｎ２ｂのウェル領域１０９ｐ上に設けられている。トランジスタＮＴＲ３ｂの２つのソース／ドレイン拡散層１０１−ｎ３ｂ，１０２−ｎ３ｂは、半導体領域ＡＡｎ２ｂ内（ウェル領域１０９ｐ内）に設けられている。
【０１６１】
トランジスタＮＴＲ３ｂのソース／ドレイン拡散層１０２−ｎ３ｂは、コンタクトプラグＣＰ及び配線を介して、トランジスタＮＴＲ１ａのソース／ドレイン拡散層１０１−ｎ１ｂに、接続されている。トランジスタＮＴＲ３ｂのソース／ドレイン拡散層１０２−ｎ１ｂは、コンタクトプラグＣＰを介して、出力端子３３に接続されている。
【０１６２】
トランジスタＮＴＲ４ｂは、半導体領域ＡＡｎ３ｂ内に設けられている。  
トランジスタＮＴＲ４ｂのゲート電極１０４−ｎ４ｂが、ゲート絶縁膜１０３を介して、半導体領域ＡＡｎ３ｂ（ウェル領域１０９ｐ）上に設けられている。トランジスタＮＴＲ４ｂの２つのソース／ドレイン拡散層１０１−ｎ４ｂ，１０２−ｎ４ｂは、半導体領域ＡＡｎ３ｂ（ウェル領域１０９ｐ）内に設けられている。
【０１６３】
トランジスタＮＴＲ４ｂのソース／ドレイン拡散層１０２−ｎ４ｂは、コンタクトプラグＣＰ及び配線を介して、トランジスタＮＴＲ３ｂのソース／ドレイン拡散層１０１−ｎ２ｂに、接続されている。
【０１６４】
トランジスタＰＴＲ１ａのソース／ドレイン拡散層１０１−ｎ４ｂは、コンタクトプラグＣＰを介して、出力端子３３に接続されている。
【０１６５】
トランジスタＮＴＲ３ｂ，ＮＴＲ４ｂは、出力端子３３とグランド端子との間において、並列に接続されている。
【０１６６】
例えば、トランジスタＮＴＲ３ｂのＬＯＤ値ＤＮ３は、値ｄｎより小さい。トランジスタＮＴＲ４ｂのＬＯＤ値ＤＮ４は、トランジスタＮＴＲ３ｂのＬＯＤ値ＤＮ３と実質的に等しい。
【０１６７】
図１３及び図１４に示されるように、出力端子３３に接続されているＮ型トランジスタに関して、２つのＮ型トランジスタＮＴＲ３ｂ，ＮＴＲ４ｂが、互いに異なる半導体領域ＡＡｎ３ｂ，ＡＡｎ３ｂ上に、配置される。この２つのＮ型トランジスタＮＴＲ３ｂ，ＮＴＲ４ｂは、グランド端子３９と出力端子３３との間において並列に接続されている。
【０１６８】
これによって、適用例の半導体デバイス３０は、２つのＮ型トランジスタが１つの半導体領域に設けられた場合のＬＯＤ値に比較して、各トランジスタＮＴＲ３ｂ，ＮＴＲ４ｂのＬＯＤ値を小さくできる。
【０１６９】
図１５は、本適用例のＮＡＮＤゲートの入出力特性を示す図である。尚、図１５において、比較例として、一般的なＮＡＮＤゲートの入出力特性（図中の破線）が、図示されている。
【０１７０】
例えば、ＮＡＮＤゲート３０の出力信号によって、ＮＯＲゲート３０の出力端子に接続された回路（後段の回路）のアクティブ状態及び非アクティブ状態（スタンバイ状態）が、制御される。本例において、ＮＡＮＤゲート３０の出力信号が、“Ｌ”レベルの信号である場合、後段の回路は、アクティブ状態に設定される。ＮＡＮＤゲート３０の出力信号が“Ｈ”レベルの信号である場合、後段の回路は、スタンバイ状態に設定される。
【０１７１】
後段の回路のスタンバイ状態時において、ＮＡＮＤゲート３０のＮ型トランジスタＮＴＲ１ｂ，ＮＴＲ２ｂのうち少なくとも一方は、オフ状態に設定されている。ＬＯＤ効果によるＮ型トランジスタのしきい値電圧の上昇によって、Ｎ型トランジスタＮＴＲ１ｂ、ＮＴＲ２ｂのオフリーク電流は、削減される。この結果として、ＮＡＮＤゲート３０の消費電力は、低減される。
【０１７２】
ＮＡＮＤゲート３０において、２つの入力信号ＩＮ１ｂ，ＩＮ２ｂが、“Ｈ”レベルである場合に、ＮＡＮＤゲート３０は、“Ｌ”レベルの信号を出力する。
【０１７３】
例えば、信号ＩＮ２ｂの信号レベルが“Ｈ”レベルに設定された状態で、信号ＩＮ１ｂの信号レベルが、“Ｌ”レベルから“Ｈ”レベルへ変わる。これによって、出力信号ＯＵＴｂの信号レベルは、“Ｈ”レベルから“Ｌ”レベルへ変わる。
【０１７４】
上述のように、ＬＯＤ効果によるＮ型トランジスタのしきい値電圧の低下によって、トランジスタＮＴＲ３ｂ，ＮＴＲ４ｂのオン電流は増加し、トランジスタＮＴＲ３ｂ，ＮＴＲ４ｂのスイッチング速度は、速くなる。
【０１７５】
その結果として、本例のＮＡＮＤゲート３０の出力信号ＯＵＴｂの信号レベルの立ち上り及び立ち下りの期間は、一般的なＮＡＮＤゲートの出力信号の信号レベルの立ち上り及び立ち下りの期間に比較して、短くなる。
【０１７６】
図１５に示されるように、信号ＯＵＴＢが“Ｌ”レベルに維持される期間が“Ｔｘ”に設定される場合、本適用例のＮＡＮＤゲート３０は、一般的なＮＡＮＤゲートに比較して、出力信号ＯＵＴｂの信号レベルの遷移期間を短くできる。
【０１７７】
このように、本適用例のＮＡＮＤゲートは、高速に動作できる。これに伴って、ＮＡＮＤゲートの出力信号によって制御される回路も、比較的短い時間で、アクティブ状態又はスタンバイ状態に設定できる。
【０１７８】
以上のように、本適用例のＮＡＮＤゲートは、その特性を向上できる。
【０１７９】
（ｃ）  例３  
図１６乃至図１８を参照して、本実施形態の半導体デバイスの適用例の例３について、説明する。
【０１８０】
（回路例）
図１６は、本実施形態の半導体デバイスの適用例を説明するための模式図である。
【０１８１】
図１６に示されるように、実施形態の半導体デバイスは、ＸＯＲゲート４０に適用できる。
【０１８２】
ＸＯＲゲート４０は、２つの入力端子４１，４２、及び、１つの出力端子４３を有する。入力信号ＩＮ１ｃが、ＸＯＲゲート４０の一方の入力端子４１に供給される。入力信号ＩＮ２ｃが、ＸＯＲゲート４０の他方の入力端子４２に供給される。ＸＯＲゲート４０は、２つの信号ＩＮ１ｃ，ＩＮ２ｃを用いたＸＯＲ（排他的論理和）演算の結果を、ＸＯＲゲート４０の出力信号ＯＵＴｃとして、出力端子４３から出力する。
【０１８３】
図１７は、本実施形態の半導体デバイスの適用例としてのＸＯＲゲートの等価回路図である。
【０１８４】
図１７に示されるように、本適用例のＸＯＲゲート４０は、８つのＰ型のトランジスタＰＴＲ１ｃ，ＰＴＲ２ｃ，ＰＴＲ３ｃ，ＰＴＲ４ｃ，ＰＴＲ５ｃ，ＰＴＲ６ｃ，ＰＴＲ７Ｃ，ＰＴＲ８ｃ、及び、８つのＮ型のトランジスタＮＴＲ１ｃ，ＮＴＲ２ｃ，ＮＴＲ３ｃ，ＮＴＲ４ｃ，ＮＴＲ５ｃ，ＮＴＲ６ｃ，ＮＴＲ７Ｃ，ＮＴＲ８ｃを、含む。
【０１８５】
ここで、ＸＯＲゲートとしての図１７の回路４０において、入力信号ＩＮ１ｃの反転信号ｂＩＮ１ｃ、及び、入力信号ＩＮ２ｃの反転信号ｂＩＮ２ｃが、ＸＯＲゲート４０に供給される。反転信号ｂＩＮ１ｃは、インバータ４０１によって、信号ＩＮ１ｃから生成される。反転信号ｂＩＮ２ｃは、インバータ４０２によって、信号ＩＮ２ｃから生成される。
【０１８６】
Ｐ型のトランジスタＰＴＲ１ｃの一方の端子は、電源端子４８に接続されている。トランジスタＰＴＲ１ｃの他方の端子は、ノードＮＤ１ｃに接続されている。Ｐ型のトランジスタＰＴＲ２ｃの一方の端子は、電源端子４８に接続されている。トランジスタＰＴＲ２ｃの他方の端子は、ノードＮＤ２ｃに接続されている。２つのトランジスタＰＴＲ１ｃ，ＰＴＲ２ｃのゲートは、インバータ４０１を介して、端子４１に接続されている。トランジスタＰＴＲ１ｃ，ＰＴＲ２ｃのゲートに、信号ｂＩＮ１ｃが供給される。
【０１８７】
２つのトランジスタＰＴＲ１ｃ，ＰＴＲ２ｃは、電源端子４８と出力端子４３との間で、並列接続されている。
【０１８８】
Ｐ型のトランジスタＰＴＲ３ｃの一方の端子は、ノードＮＤ１ｃに接続されている。トランジスタＰＴＲ３ｃの他方の端子は、出力端子４３に接続されている。Ｐ型のトランジスタＰＴＲ４ｃの一方の端子は、ノードＮＤ２ｃに接続されている。トランジスタＰＴＲ４ｃの他方の端子は、出力端子４３に接続されている。２つのトランジスタＰＴＲ３，ＰＴＲ４ｃのゲートは、入力端子４２に接続されている。信号ＩＮ２ｃが、トランジスタＰＴＲ３，ＰＴＲ４ｃのゲートに供給される。
【０１８９】
２つのトランジスタＰＴＲ３ｃ，ＰＴＲ４ｃは、電源端子４８と出力端子４３との間で、並列接続されている。
【０１９０】
Ｐ型のトランジスタＰＴＲ５ｃの一方の端子は、電源端子４８に接続されている。トランジスタＰＴＲ５ｃの他方の端子は、ノードＮＤ５ｃに接続されている。Ｐ型のトランジスタＰＴＲ６ｃの一方の端子は、電源端子４８に接続されている。トランジスタＰＴＲ６ｃの他方の端子は、ノードＮＤ６ｃに接続されている。２つのトランジスタＰＴＲ５ｃ，ＰＴＲ６ｃのゲートは、入力端子４１に接続されている。信号ＩＮ１ｃが、トランジスタＰＴＲ５ｃ，ＰＴＲ６ｃのゲートに、供給される。
【０１９１】
２つのトランジスタＰＴＲ５ｃ，ＰＴＲ６ｃは、電源端子４８と出力端子４３との間で、並列接続されている。
【０１９２】
Ｐ型のトランジスタＰＴＲ７ｃの一方の端子は、ノードＮＤ５ｃに接続されている。トランジスタＰＴＲ７ｃの他方の端子は、出力端子４３に接続されている。Ｐ型のトランジスタＰＴＲ８ｃの一方の端子は、ノードＮＤ６ｃに接続されている。トランジスタＰＴＲ８ｃの他方の端子は、出力端子４３に接続されている。
【０１９３】
２つのトランジスタＰＴＲ７ｃ，ＰＴＲ８ｃのゲートは、インバータ４０２を介して、入力端子４２に接続されている。これによって、トランジスタＰＴＲ７ｃ，ＰＴＲ８ｃのゲートに、信号ＩＮ２ｃの反転信号ｂＩＮ２ｃが供給される。
【０１９４】
２つのトランジスタＰＴＲ３ｃ，ＰＴＲ４ｃは、電源端子４８と出力端子４３との間で、並列接続されている。
【０１９５】
Ｎ型のトランジスタＮＴＲ１ｃの一方の端子は、グランド端子４９に接続されている。トランジスタＮＴＲ１ｃの他方の端子は、ノードＮＤ３ｃに接続されている。Ｎ型のトランジスタＮＴＲ２ｃの一方の端子は、グランド端子４９に接続されている。トランジスタＮＴＲ２ｃの他方の端子は、ノードＮＤ４ｃに接続されている。トランジスタＮＴＲ１ｃ，ＮＴＲ２ｃのゲートは、入力端子４１に接続されている。これによって、トランジスタＮＴＲ１ｃ，ＮＴＲ２ｃのゲートに、信号ＩＮ１ｃが供給される。
【０１９６】
２つのトランジスタＮＴＲ１ｃ，ＮＴＲ２ｃは、グランド端子４９と出力端子４３との間で、並列接続されている。
【０１９７】
Ｎ型のトランジスタＮＴＲ３ｃの一方の端子は、ノードＮＤ３ｃに接続されている。トランジスタＮＴＲ３ｃの他方の端子は、出力端子４３に接続されている。Ｎ型のトランジスタＮＴＲ４ｃの一方の端子は、ノードＮＤ４ｃに接続されている。トランジスタＮＴＲ４ｃの他方の端子は、出力端子４３に接続されている。トランジスタＮＴＲ３ｃ，ＮＴＲ４ｃのゲートは、入力端子４２に接続されている。これによって、トランジスタＮＴＲ３ｃ，ＮＴＲ４ｃのゲートに、信号ＩＮ２ｃが供給される。
【０１９８】
２つのトランジスタＮＴＲ３ｃ，ＮＴＲ４ｃは、グランド端子４９と出力端子４３との間で、並列接続されている。
【０１９９】
Ｎ型のトランジスタＮＴＲ５ｃの一方の端子は、グランド端子４９に接続されている。トランジスタＮＴＲ５ｃの他方の端子は、ノードＮＤ７ｃに接続されている。Ｎ型のトランジスタＮＴＲ６ｃの一方の端子は、グランド端子４９に接続されている。トランジスタＮＴＲ６ｃの他方の端子は、ノードＮＤ８ｃに接続されている。トランジスタＮＴＲ５ｃ，ＮＴＲ６ｃのゲートは、インバータ４０１を介して、入力端子４１に接続されている。これによって、トランジスタＮＴＲ１ｃ，ＮＴＲ２ｃのゲートに、信号ｂＩＮ１ｃが供給される。
【０２００】
２つのトランジスタＮＴＲ５ｃ，ＮＴＲ６ｃは、グランド端子４９と出力端子４３との間で、並列接続されている。
【０２０１】
Ｎ型のトランジスタＮＴＲ７ｃの一方の端子は、ノードＮＤ７ｃに接続されている。トランジスタＮＴＲ７ｃの他方の端子は、出力端子４３に接続されている。Ｎ型のトランジスタＮＴＲ８ｃの一方の端子は、ノードＮＤ８ｃに接続されている。トランジスタＮＴＲ８ｃの他方の端子は、出力端子４３に接続されている。トランジスタＮＴＲ７ｃ，ＮＴＲ８ｃのゲートは、インバータ４０２を介して入力端子４２に接続されている。これによって、トランジスタＮＴＲ７ｃ，ＮＴＲ８ｃのゲートに、信号ｂＩＮ２ｃが供給される。
【０２０２】
２つのトランジスタＮＴＲ７ｃ，ＮＴＲ８ｃは、グランド端子４９と出力端子４３との間で、並列接続されている。
【０２０３】
（構造例）  
図１８は、本実施形態の半導体デバイスの適用例としてのＮＯＲゲートの平面レイアウトを示す上面図である。尚、本実施形態の半導体デバイスにおいて、各半導体領域内に設けられたトランジスタＮＴＲ，ＰＴＲの断面構造は、図９及び図１４に示されるトランジスタの断面構造と実質的に同じであるため、ここでの説明は省略する。また、本例において、図１７のインバータ４０１，４０２の基板上のレイアウト及び構造の説明は、省略する。
【０２０４】
図１８に示されるように、電源端子４８に直接接続された２つのＰ型のトランジスタＰＴＲ１ｃ，ＰＴＲ２ｃは、互いに異なる半導体領域ＡＡｐ１ｃ，ＡＡｐ２ｃに設けられている。Ｐ型のトランジスタＰＴＲ１ｃは、半導体領域ＡＡｐ１ｃ上に設けられている。Ｐ型トランジスタＰＴＲ２ｃは、半導体領域ＡＡｐ２ｃ上に設けられている。
【０２０５】
トランジスタＰＴＲ１ｃのゲート電極１０４−ｐ１ｃは、ゲート絶縁膜を介して、半導体領域ＡＡｐ１ｃ上に設けられている。ゲート電極１０４−ｐ１ｃは、コンタクトプラグＣＰを介して、信号ｂＩＮ１ｃが供給される配線４１ａに、接続されている。
【０２０６】
トランジスタＰＴＲ１ｃのソース／ドレイン拡散層１０１−ｐ１ｃ，１０２−ｐ１ｃは、半導体領域ＡＡｐ１ｃ内に設けられている。ソース／ドレイン拡散層１０１−ｐ１ｃは、コンタクトプラグＣＰを介して、電源端子４８に接続されている。ソース／ドレイン拡散層１０２−ｐ１ｃは、コンタクトプラグＣＰを介して、配線（ノード）に接続されている。
【０２０７】
トランジスタＰＴＲ２ｃのゲート電極１０４−ｐ２ｃは、ゲート絶縁膜を介して、半導体領域ＡＡｐ２ｃ上に設けられている。ゲート電極１０４−ｐ２ｃは、コンタクトプラグＣＰを介して、配線４１ａに、接続されている。
【０２０８】
トランジスタＰＴＲ２ｃのソース／ドレイン拡散層１０１−ｐ２ｃ，１０２−ｐ２ｃは、半導体領域ＡＡｐ２ｃ内に設けられている。ソース／ドレイン拡散層１０１−ｐ２ｃは、コンタクトプラグＣＰを介して、電源端子４８に接続されている。ソース／ドレイン拡散層１０２−ｐ２ｃは、コンタクトプラグＣＰを介して、ノードＮＤ２ｃに接続されている。
【０２０９】
２つのＰ型のトランジスタＰＴＲ３ｃ，ＰＴＲ４ｃは、共通の半導体領域ＡＡｐ３ｃ上に設けられている。
【０２１０】
トランジスタＰＴＲ３ｃ，ＰＴＲ４ｃのソース／ドレイン拡散層１０１−ｐ３ｃ，１０１−ｐ４ｃ，１０２ｘ−ｐ１ｃは、半導体領域ＡＡｐ３ｃ内に設けられている。トランジスタＰＴＲ３ｃのソース／ドレイン拡散層１０１−ｐ３ｃは、コンタクトプラグＣＰ及び配線を介して、トランジスタＰＴＲ１ｃのソース／ドレイン拡散層１０２−ｐ１ｃに接続されている。トランジスタＰＴＲ４ｃのソース／ドレイン拡散層１０１−ｐ４ｃは、コンタクトプラグＣＰ及び配線ＮＤ２ｃを介して、トランジスタＰＴＲ２ｃのソース／ドレイン拡散層１０２−ｐ２ｃに接続されている。Ｐ型のトランジスタＰＴＲ３ｃ，ＰＴＲ４ｃは、ソース／ドレイン拡散層１０２ｘ−ｐ１ｃを共有する。共有されたソース／ドレイン拡散層１０２ｘ−ｐ１ｃは、コンタクトプラグＣＰを介して、出力端子４３に接続された配線に、接続されている。
【０２１１】
グランド端子４９に接続された２つのＮ型のトランジスタＮＴＲ１ｃ，ＮＴＲ１ｃは、１つの半導体領域ＡＡｎ１ｃ上に設けられる。
【０２１２】
トランジスタＮＴＲ１ｃのゲート電極１０４−ｎ１ｃは、ゲート絶縁膜を介して、半導体領域ＡＡｎ１ｃ上に設けられている。トランジスタＮＴＲ２ｃのゲート電極１０４−ｎ２ｃは、ゲート絶縁膜を介して、半導体領域ＡＡｎ１ｃ上に設けられている。
【０２１３】
ゲート電極１０４−ｎ１ｃ，１０４−ｎ２ｃは、コンタクトプラグＣＰを介して、配線（入力端子）４１に、接続されている。
【０２１４】
トランジスタＮＴＲ１ｃ，ＮＴＲ２ｃのソース／ドレイン拡散層１０１−ｎ１ｃ，１０１−ｎ２ｃ，１０２ｘ−ｎ１ｃは、半導体領域ＡＡｎ１ｃ内に設けられている。トランジスタＮＴＲ１ｃのソース／ドレイン拡散層１０１−ｎ１ｃは、コンタクトプラグＣＰ及び配線を介して、グランド端子４９に接続されている。トランジスタＮＴＲ２ｃのソース／ドレイン拡散層１０１−ｎ２ｃは、コンタクトプラグＣＰ及び配線を介して、グランド端子４９に接続されている。トランジスタＮＴＲ１ｃ，ＮＴＲ２ｃは、ソース／ドレイン拡散層１０２ｘ−ｎ１ｃを共有する。共有されたソース／ドレイン拡散層１０２ｘ−ｎ１ｃは、コンタクトプラグＣＰを介して、ノードＮＸ１ｃ（ＮＤ３ｃ，ＮＤ４ｃ）に、接続されている。上述のノードＮＤ３ｃは、ノードＮＤ４ｃに電気的に接続されている。これよって、ノードＮＤｘ１が形成されている。
【０２１５】
出力端子４３に直接接続された２つのＮ型のトランジスタＮＴＲ３ｃ，ＮＴＲ４ｃは、互いに異なる半導体領域ＡＡｎ２ｃ，ＡＡｎ３ｃ内に設けられている。
【０２１６】
トランジスタＮＴＲ３ｃは、半導体領域ＡＡｎ２ｃ内に設けられている。トランジスタＮＴＲ４ｃは、半導体領域ＡＡｎ３ｃ内に設けられている。
【０２１７】
トランジスタＮＴＲ３ｃのゲート電極１０４−ｎ３ｃは、ゲート絶縁膜を介して、半導体領域ＡＡｎ２ｃ上に設けられている。ゲート電極１０４−ｎ３ｃは、コンタクトプラグＣＰを介して、入力端子４２に、接続されている。
【０２１８】
トランジスタＮＴＲ３ｃのソース／ドレイン拡散層１０１−ｎ３ｃ，１０２−ｎ３ｃは、半導体領域ＡＡｎ２ｃ内に設けられている。ソース／ドレイン拡散層１０１−ｎ３ｃは、コンタクトプラグＣＰ及び配線を介して、ソース／ドレイン拡散層１０２ｘ−ｎ１ｃに接続されている。ソース／ドレイン拡散層１０２−ｎ３ｃは、コンタクトプラグＣＰ及び配線（ノードＮＸ１ｃ）を介して、出力端子４３に接続されている。
【０２１９】
トランジスタＮＴＲ４ｃのゲート電極１０４−ｎ４ｃは、ゲート絶縁膜を介して、半導体領域ＡＡｎ３ｃ上に設けられている。ゲート電極１０４−ｎ４ｃは、コンタクトプラグＣＰを介して、入力端子４２に接続された配線に、接続されている。
【０２２０】
トランジスタＮＴＲ４ｃのソース／ドレイン拡散層１０１−ｎ４ｃ，１０２−ｎ４ｃは、半導体領域ＡＡｎ３内に設けられている。ソース／ドレイン拡散層１０１−ｎ４ｃは、コンタクトプラグＣＰ及び配線を介して、ソース／ドレイン拡散層１０２ｘ−ｎ１ｃに接続されている。ソース／ドレイン拡散層１０２−ｎ４ｃは、コンタクトプラグＣＰを介して、出力端子４３に接続されている。
【０２２１】
Ｐ型のトランジスタＰＴＲ５ｃ，ＰＴＲ６ｃは、トランジスタＰＴＲ１ｃ，ＰＴＲ２ｃの構造と実質的に同じ構造を有している。トランジスタＰＴＲ５ｃ，ＰＴＲ６ｃは、互いに分離された半導体領域ＡＡｐ４ｃ，ＡＡｐ５ｃ内に設けられている。
【０２２２】
トランジスタＰＴＲ５ｃのソース／ドレイン拡散層１０１−ｐ５ｃ及びトランジスタＰＴＲ６ｃのソース／ドレイン拡散層１０１−ｐ６ｃは、電源端子４８に接続されている。トランジスタＰＴＲ５ｃのソース／ドレイン拡散層１０２−ｐ５ｃは、コンタクトプラグＣＰ及び配線を介して、トランジスタＰＴＲ５ｃのソース／ドレイン拡散層１０１−ｐ５ｃに接続されている。トランジスタＰＴＲ６ｃのソース／ドレイン拡散層１０２−ｐ６ｃは、コンタクトプラグＣＰ及び配線を介して、トランジスタＰＴＲ６ｃのソース／ドレイン拡散層１０１−ｐ６ｃに接続されている。
【０２２３】
トランジスタＰＴＲ５ｃのゲート電極１０４−ｐ５ｃ及びトランジスタＰＴＲ６ｃのゲート電極１０４−ｐ６ｃは、信号ＩＮ１ｃが供給される配線４１に接続されている。
【０２２４】
Ｐ型のトランジスタＰＴＲ７ｃ，ＰＴＲ８ｃは、トランジスタＰＴＲ３ｃ，ＰＴＲ４ｃの構造と実質的に同じ構造を有している。トランジスタＰＴＲ７ｃ，ＰＴＲ８ｃは、１つの半導体領域ＡＡｐ６ｃ内に設けられている。
【０２２５】
トランジスタＰＴＲ７ｃのソース／ドレイン拡散層１０１−ｐ７ｃは、トランジスタＰＴＲ５ｃのソース／ドレイン拡散層１０２−ｐ５ｃに接続されている。トランジスタＰＴＲ８ｃのソース／ドレイン拡散層１０１−ｐ８ｃは、トランジスタＰＴＲ６ｃのソース／ドレイン拡散層１０２−ｐ６ｃに接続されている。トランジスタＰＴＲ７ｃ，ＰＴＲ８ｃは、ソース／ドレイン拡散層１０２ｘ−ｐ２ｃを共有する。ソース／ドレイン拡散層１０２ｘ−ｐ２ｃは、コンタクトプラグＣＰを介して、出力端子４３に接続されている。
【０２２６】
トランジスタＰＴＲ７ｃのゲート電極１０４−ｐ７ｃ及びトランジスタＰＴＲ８ｃのゲート電極１０４−ｐ８ｃは、信号ｂＩＮ２ｃが供給される配線４２ａに接続されている。
【０２２７】
Ｎ型のトランジスタＮＴＲ５ｃ，ＮＴＲ６ｃは、トランジスタＮＴＲ１ｃ，ＮＴＲ２ｃの構造と実質的に同じ構造を有している。トランジスタＮＴＲ５ｃ，ＮＴＲ６ｃは、１つの半導体領域ＡＡｎ４ｃ内に設けられている。トランジスタＮＴＲ５ｃのソース／ドレイン拡散層１０１−ｎ５ｃ及びトランジスタＮＴＲ６ｃのソース／ドレイン拡散層１０１−ｎ６ｃは、グランド端子４９に、接続されている。トランジスタＮＴＲ５ｃ，ＮＴＲ６ｃは、ソース／ドレイン拡散層１０２ｘ−ｎ２ｃを共有する。ソース／ドレイン拡散層１０２ｘ−ｎ２ｃは、ノードＮＸ２ｃを介して、トランジスタＮＴＲ７ｃ，ＮＴＲ８ｃのソース／ドレイン拡散層１０１−ｎ７ｃ，１０１−ｎ８ｃに接続される。
【０２２８】
トランジスタＮＴＲ５ｃ，ＮＴＲ６ｃのゲート電極ＮＴＲ５ｃ，ＮＴＲ６ｃは、信号ｂＩＮ１ｃが供給される配線４２ａに接続されている。
【０２２９】
Ｎ型のトランジスタＮＴＲ７ｃ，ＮＴＲ８ｃは、トランジスタＮＴＲ３ｃ，ＮＴＲ４ｃの構造と実質的に同じ構造を有している。トランジスタＮＴＲ７ｃ，ＮＴＲ８ｃは、互いに分離された半導体領域ＡＡｎ５ｃ，ＡＡｎ６ｃ内に設けられている。
【０２３０】
トランジスタＮＴＲ７ｃのソース／ドレイン拡散層１０１−ｎ７ｃ及びトランジスタＮＴＲ８ｃのソース／ドレイン拡散層１０１−ｎ８ｃは、トランジスタＮＴＲ５ｃ，ＮＴＲ６ｃのソース／ドレイン拡散層１０２ｘ−ｎ２に接続されている。トランジスタＮＴＲ７ｃのソース／ドレイン拡散層１０２−ｎ７ｃ及びトランジスタＮＴＲ８ｃのソース／ドレイン拡散層１０２−ｎ８ｃは、出力端子４３に接続されている。
【０２３１】
トランジスタＮＴＲ７ｃのゲート電極１０４−ｎ７ｃ及びトランジスタＮＴＲ８ｃのゲート電極１０４−ｎ８ｃは、信号ｂＩＮ２ｃが供給される配線４２ａに接続されている。
【０２３２】
上述のように、本適用例のＸＯＲゲートの複数のＰ型電界効果トランジスタにおいて、電源端子側において、互いに異なる半導体領域ＡＡｐ１ｃ，ＡＡｐ２ｃ，ＡＡｐ４ｃ，ＡＡｐ５ｃ内に設けられた２つのＰ型トランジスタが、並列に接続され、出力端子側において、共通の半導体領域ＡＡｐ３ｃ，ＡＡｐ６ｃ内に設けられた２つのＰ型トランジスタが並列に接続されている。
【０２３３】
また、本適用例のＸＯＲゲートの複数のＮ型電界効果トランジスタにおいて、グランド端子側において、共通の半導体領域ＡＡｎ１ｃ，ＡＡｎ４ｃ内に設けられた２つのＮ型トランジスタが並列に接続され、出力端子側において、互いに異なる半導体領域ＡＡｎ２ｃ，ＡＡｎ３ｃ，ＡＡｎ５ｃ，ＡＡｎ６ｃ内に設けられた２つのＮ型トランジスタが、並列に接続されている。
【０２３４】
これによって、大きいＬＯＤ値ＤＰ３，ＤＰ４（小さいしきい値電圧）を有するＰ型トランジスタ、大きいＬＯＤ値ＤＮ１，ＤＮ１（大きいしきい値電圧）を有するＮ型トランジスタ、小さいＬＯＤ値ＤＰ１，ＤＰ２（大きいしきい値電圧）を有するＰ型トランジスタ、及び、小さいＬＯＤ値ＤＮ１，ＤＮ２（小さいしきい値電圧）を有するＮ型トランジスタを、半導体デバイス１内の各ノード間に、配置される。
【０２３５】
それゆえ、本適用例のＸＯＲゲートは、オフリーク電流を削減でき、トランジスタのオン電流を増加できる。  
この結果として、本適用例のＸＯＲゲートは、消費電力を低減でき、動作速度を向上できる。
【０２３６】
このように、本適用例のＸＯＲゲートは、半導体デバイスの特性を向上できる。
【０２３７】
（ｄ）  例４  
図１９乃至図２２を参照して、本実施形態の半導体デバイスの適用例の例４について、説明する。
【０２３８】
（回路例）  
図１９は、本実施形態の半導体デバイスの適用例を説明するための模式図である。
【０２３９】
図１９に示されるように、実施形態の半導体デバイスは、クロックドインバータ６０に適用できる。
【０２４０】
図１９に示されるように、クロックドインバータ６０は、１つの入力端子６１と、１つの出力端子６２と、２つの制御端子６４，６５とを有する。
【０２４１】
信号ＩＮｄが、入力端子６１に供給される。
【０２４２】
制御信号ＣＫは、一方の制御端子６４に供給される。制御信号ｂＣＫは、他方の制御端子６５に供給される。制御信号ｂＣＫと制御信号ＣＫとは、相補の関係を有する。
【０２４３】
制御信号ＣＫが第１のレベルである場合（制御信号ｂＣＫが第２のレベルである場合）、クロックドインバータ６０は、低インピーダンス状態（スルー状態）に設定される。この場合において、低インピーダンス状態のクロックドインバータ６０は、入力信号ＩＮｄの反転信号を、出力信号ＯＵＴｄとして、出力端子５３から出力する。
【０２４４】
制御信号ＣＫが第２のレベルである場合（制御信号ｂＣＫが第１のレベルである場合）、クロックドインバータ６０は、高インピーダンス状態（遮断状態）に設定される。この場合において、入力信号ＩＮｄが、クロックドインバータ６０に供給されていたとしても、クロックドインバータ６０は、信号の出力を遮断する。この結果として、高インピーダンス状態のクロックドインバータ６０において、出力信号ＯＵＴｄは、不定状態となる。
【０２４５】
図２０は、本実施形態の半導体デバイスの適用例としてのクロックドインバータの等価回路図である。
【０２４６】
図２０に示されるように、適用例としてのクロックドインバータ６０は、４つのＰ型の電界効果トランジスタＰＴＲ１ｄ，ＰＴＲ２ｄ，ＰＴＲ３ｄ，ＰＴＲ４ｄ、及び、４つのＮ型の電界効果トランジスタＮＴＲ１ｄ，ＮＴＲ２ｄ，ＮＴＲ３ｄ，ＮＴＲ４ｄを含む。
【０２４７】
Ｐ型のトランジスタＰＴＲ１ｄ，ＰＴＲ２ｄのゲートは、入力端子６１に接続されている。トランジスタＰＴＲ１ｄの一方の端子は、電源端子６８に接続されている。トランジスタＰＴＲ１ｄの他方の端子は、ノードＮＤ１ｄに接続されている。トランジスタＰＴＲ２ｄの一方の端子は、電源端子６８に接続されている。トランジスタＰＴＲ２ｄの他方の端子は、ノードＮＤ２ｄに接続されている。
【０２４８】
トランジスタＰＴＲ１ｄ，ＰＴＲ２ｄは、出力端子６３と電源端子６８との間で並列に接続されている。
【０２４９】
Ｐ型のトランジスタＰＴＲ３ｄ，ＰＴＲ４ｄのゲートは、制御端子６４に接続されている。トランジスタＰＴＲ３ｄの一方の端子は、ノードＮＤ１ｄに接続されている。トランジスタＰＴＲ３ｄの他方の端子は、出力端子６２に接続されている。トランジスタＰＴＲ４ｄの一方の端子は、ノードＮＤ２ｄに接続されている。トランジスタＰＴＲ４ｄの他方の端子は、出力端子６２に接続されている。
【０２５０】
トランジスタＰＴＲ３ｄ，ＰＴＲ４ｄは、出力端子６３と電源端子６８との間で並列に接続されている。
【０２５１】
Ｎ型のトランジスタＮＴＲ１ｄ，ＮＴＲ２ｄのゲートは、入力端子６１に接続されている。
【０２５２】
トランジスタＮＴＲ１ｄの一方の端子は、グランド端子６９に接続されている。トランジスタＮＴＲ１ｄの他方の端子は、ノードＮＤ３ｄに接続されている。トランジスタＮＴＲ２ｄの一方の端子は、グランド端子６９に接続されている。トランジスタＮＴＲ２ｄの他方の端子は、ノードＮＤ４ｄに接続されている。
【０２５３】
トランジスタＮＴＲ１ｄ，ＮＴＲ２ｄは、出力端子６３とグランド端子６９との間で並列に接続されている。
【０２５４】
Ｎ型のトランジスタＮＴＲ３ｄ，ＮＴＲ４ｄのゲートは、制御端子６５に接続されている。トランジスタＮＴＲ３ｄの一方の端子は、ノードＮＤ３ｄに接続されている。トランジスタＮＴＲ３ｄの他方の端子は、出力端子６２に接続されている。
【０２５５】
トランジスタＮＴＲ４ｄの一方の端子は、ノードＮＤ４ｄに接続されている。トランジスタＮＴＲ４ｄの他方の端子は、出力端子６２に接続されている。
【０２５６】
トランジスタＮＴＲ３ｄ，ＮＴＲ４ｄは、出力端子６３とグランド端子６９との間で並列に接続されている。
【０２５７】
クロックドインバータ６０は、制御信号ＣＫ，ｂＣＫによる制御に応じて、信号ＯＵＴｄ（入力信号ＩＮｄの反転信号）を出力する。
【０２５８】
（構造例）  
図２１は、本実施形態の半導体デバイスの適用例としてのクロックドインバータの平面レイアウトを示す上面図である。尚、各トランジスタの断面構造は、図９及び図１４に示される構造と実質的に同じであるため、ここでの説明は省略する。
【０２５９】
図２１に示されるように、本適用例のクロックドインバータ６０を構成する複数のトランジスタのうち、出力端子６２に直接接続された２つのＰ型のトランジスタＰＴＲ３ｄ，ＰＴＲ４ｄは、１つの半導体領域ＡＡｐ３ｄ内に設けられている。
【０２６０】
トランジスタＰＴＲ３ｄのゲート電極１０４−ｐ３ｄは、ゲート絶縁膜を介して、半導体領域ＡＡｐ３ｄの上方に設けられている。トランジスタＰＴＲ４ｄのゲート電極１０４−ｐ４ｄは、ゲート絶縁膜を介して、半導体領域ＡＡｐ３ｄの上方に設けられている。
【０２６１】
トランジスタＰＴＲ３ｄ及びトランジスタＰＴＲ４ｄは、半導体領域ＡＡｐ３ｄ内のソース／ドレイン拡散層１０２ｘ−ｐ１ｄを、共有する。ソース／ドレイン拡散層１０２ｘ−ｐ１ｄは、コンタクトプラグＣＰを介して、出力端子（配線）６２に接続されている。
【０２６２】
トランジスタＰＴＲ３ｄのソース／ドレイン拡散層１０１−ｐ３ｄは、半導体領域ＡＡｐ３ｄ内に設けられている。ソース／ドレイン拡散層１０１−ｐ３ｄは、コンタクトプラグＣＰ及び配線を介して、トランジスタＰＴＲ１ｄのソース／ドレイン拡散層１０２−ｐ１ｄに接続されている。
【０２６３】
トランジスタＰＴＲ４ｄのソース／ドレイン拡散層１０１−ｐ４ｄは、半導体領域ＡＡｐ３ｄ内に設けられている。ソース／ドレイン拡散層１０１−ｐ４ｄは、コンタクトプラグＣＰを介して、トランジスタＰＴＲ２ｄのソース／ドレイン拡散層１０２−ｐ２ｄに接続されている。
【０２６４】
ゲート電極１０４−ｐ３ｄ，１０４−ｐ４ｄは、コンタクトプラグＣＰ及び配線を介して、制御端子６４に接続されている。
【０２６５】
トランジスタＰＴＲ３ｄ，ＰＴＲ４ｄは、ＬＯＤ値ＤＰ３，ＤＰ４（＞ｄｐ）を有する。
【０２６６】
電源端子６８に接続された２つのＰ型のトランジスタＰＴＲ１ｄ，ＰＴＲ２ｄは、互いに異なる半導体領域ＡＡｐ１ｄ，ＡＡｐ２ｄ内に設けられている。
【０２６７】
トランジスタＰＴＲ１ｄは、半導体領域ＡＡｐ１ｄに設けられている。トランジスタＰＴＲ２ｄは、半導体領域ＡＡｐ２ｄ内に設けられている。
【０２６８】
トランジスタＰＴＲ１ｄのゲート電極１０４−ｐ１ｄは、ゲート絶縁膜を介して、半導体領域ＡＡｐ１ｄの上方に設けられている。トランジスタＰＴＲ１ｄのソース／ドレイン拡散層１０１−ｐ１ｄ，１０２−ｐ１ｄは、半導体領域ＡＡｐ１ｄ内に設けられている。ソース／ドレイン拡散層１０１−ｐ１ｄは、コンタクトプラグＣＰを介して、電源端子６８に接続されている。ソース／ドレイン拡散層１０２−ｐ１ｄは、ソース／ドレイン拡散層１０１−ｐ３ｄに接続されている。
【０２６９】
トランジスタＰＴＲ２ｄのゲート電極１０４−ｐ２ｄは、ゲート絶縁膜を介して、半導体領域ＡＡｐ２ｄの上方に設けられている。トランジスタＰＴＲ２ｄのソース／ドレイン拡散層１０１−ｐ２ｄ，１０２−ｐ２ｄは、半導体領域ＡＡｐ２ｄ内に設けられている。ソース／ドレイン拡散層１０１−ｐ２ｄは、コンタクトプラグＣＰを介して、電源端子６８に接続されている。ソース／ドレイン拡散層１０２−ｐ２ｄは、ソース／ドレイン拡散層１０１−ｐ４ｄに接続されている。
【０２７０】
ゲート電極１０４−ｐ１ｄ，１０４−ｐ２ｄは、コンタクトプラグＣＰ及び配線を介して、入力端子６１に接続されている。
【０２７１】
このように、電源端子６８に直接接続された２つのトランジスタＰＴＲ１ｄ，ＰＴＲ２ｄの各々は、素子分離層９９によって分離された２つの半導体領域ＡＡｐ１ｄ，ＡＡｐ２ｄのうち対応する１つに設けられている。
【０２７２】
トランジスタＰＴＲ１ｄ，ＰＴＲ２ｄのＬＯＤ値ＤＰ１，ＤＰ２は、トランジスタＰＴＲ３ｄ，ＰＴＲ４ｄのＬＯＤ値ＤＰ１，ＤＰ２より小さい。
【０２７３】
グランド端子６９に接続された２つのＮ型のトランジスタＮＴＲ１ｄ，ＮＴＲ２ｄは、１つの半導体領域ＡＡｎ１ｄ内に設けられている。
【０２７４】
トランジスタＮＴＲ１ｄのゲート電極１０４−ｎ１ｄは、ゲート絶縁膜を介して、半導体領域ＡＡｎ１ｄの上方に設けられている。トランジスタＮＴＲ２ｄのゲート電極１０４−ｎ２ｄは、ゲート絶縁膜を介して、半導体領域ＡＡｎ１ｄの上方に設けられている。
【０２７５】
トランジスタＮＴＲ１ｄ及びトランジスタＮＴＲ２ｄは、半導体領域ＡＡｎ１ｄ内のソース／ドレイン拡散層１０２ｘ−ｎ１ｄを、共有する。ソース／ドレイン拡散層１０２ｘ−ｎ１ｄは、コンタクトプラグＣＰを介して、配線（ノード）に接続されている。
【０２７６】
トランジスタＮＴＲ１ｄのソース／ドレイン拡散層１０１−ｎ１ｄは、半導体領域ＡＡｎ１ｄ内に設けられている。ソース／ドレイン拡散層１０１−ｎ１ｄは、コンタクトプラグＣＰを介して、グランド端子６９に接続されている。トランジスタＮＴＲ２ｄのソース／ドレイン拡散層１０１−ｎ２ｄは、半導体領域ＡＡｎ１ｄ内に設けられている。ソース／ドレイン拡散層１０１−ｎ２ｄは、コンタクトプラグＣＰを介して、グランド端子６９に接続されている。
【０２７７】
トランジスタＮＴＲ３ｄ，ＮＴＲ４ｄは、ＬＯＤ値ＤＮ１，ＤＮ２（＞ｄｎ）を有する。
【０２７８】
出力端子６２に直接接続された２つのＮ型のトランジスタＮＴＲ３ｄ，ＮＴＲ４ｄは、互いに異なる半導体領域ＡＡｎ２ｄ，ＡＡｎ３ｄ内に設けられている。
【０２７９】
トランジスタＮＴＲ３ｄは、半導体領域ＡＡｎ２ｄ内に設けられている。トランジスタＮＴＲ４ｄは、半導体領域ＡＡｎ３ｄ内に設けられている。
【０２８０】
トランジスタＮＴＲ３ｄのゲート電極１０４−ｎ３ｄは、ゲート絶縁膜を介して、半導体領域ＡＡｎ２ｄの上方に設けられている。トランジスタＮＴＲ３ｄのソース／ドレイン拡散層１０１−ｎ３ｄ，１０２−ｎ３ｄは、半導体領域ＡＡｎ２ｄ内に設けられている。
【０２８１】
ソース／ドレイン拡散層１０１−ｎ３ｄは、コンタクトプラグＣＰ及び配線（ノードＮＸｄ）を介して、トランジスタＮＴＲ１ｄ，ＮＴＲ２ｄのソース／ドレイン拡散層１０２ｘ−ｎ１ｄに接続されている。ソース／ドレイン拡散層１０２−ｎ３ｄは、コンタクトプラグＣＰを介して、出力端子６２に接続されている。
【０２８２】
トランジスタＮＴＲ４ｄのゲート電極１０４−ｎ４ｄは、ゲート絶縁膜を介して、半導体領域ＡＡｎ３ｄの上方に設けられている。トランジスタＮＴＲ４ｄのソース／ドレイン拡散層１０１−ｎ４ｄ，１０２−ｎ４ｄは、半導体領域ＡＡｎ３ｄ内に設けられている。ソース／ドレイン拡散層１０１−ｎ４ｄは、ソース／ドレイン拡散層１０１−ｎ３ｄは、コンタクトプラグＣＰ及び配線を介して、トランジスタＮＴＲ１ｄ，ＮＴＲ２ｄのソース／ドレイン拡散層１０２ｘ−ｎ１ｄに接続されている。ソース／ドレイン拡散層１０２−ｎ４ｄは、コンタクトプラグＣＰを介して、出力端子６２に接続されている。
【０２８３】
このように、出力端子６２に接続された２つのトランジスタＮＴＲ３ｄ，ＮＴＲ４ｄの各々は、素子分離層９９によって分離された２つの半導体領域ＡＡｎ２ｄ，ＡＡｎ３ｄのうち対応する１つ内に設けられている。
【０２８４】
トランジスタＮＴＲ３ｄ，ＮＴＲ４ｄのＬＯＤ値ＤＮ３，ＤＮ４は、トランジスタＮＴＲ１ｄ，ＮＴＲ２ｄのＬＯＤ値ＤＮ１，ＤＮ２より小さい。
【０２８５】
図２２は、本適用例のクロックドインバータの入出力特性を示す図である。
【０２８６】
制御信号ＣＫが“Ｈ”レベルである場合、クロックドインバータ６０は遮断状態に設定される。  
遮断状態のクロックドインバータ６０において、Ｐ型トランジスタＰＴＲ３ｄ，ＰＴＲ４ｄ及びＮ型トランジスタＰＮＴＲ３ｄ，ＮＴＲ４ｄは、オフ状態である。
【０２８７】
ＬＯＤ効果によるＮ型トランジスタのしきい値電圧の上昇によって、Ｎ型トランジスタＮＴＲのオフリーク電流は、削減される。また、ＬＯＤ効果によって、Ｐ型トランジスタＰＴＲ１ｄ，ＰＴＲ２ｄのしきい値電圧は、相対的に高い。
【０２８８】
この結果として、クロックドインバータ６０の消費電力は、低減される。
【０２８９】
制御信号ＣＫが“Ｌ”レベルである場合、クロックドインバータ６０はスルー状態に設定される。  
スルー状態のクロックドインバータ６０において、“Ｈ”レベルの入力信号ＩＮｄに対して、クロックドインバータ６０は“Ｌ”レベルの信号ＯＵＴｄを出力する。これに対して、“Ｌ”レベルの入力信号ＩＮｄに対して、クロックドインバータ６０は“Ｈ”レベルの信号を出力する。
【０２９０】
ＬＯＤ効果によるトランジスタのしきい値電圧の低下によって、Ｐ型トランジスタＴＲ３ｄ，ＰＴＲ４ｄのオン電流、及び、Ｎ型トランジスタＮＴＲ３ｄ，ＮＴＲ４ｄのオン電流は、増加する。これに伴って、トランジスタＮＴＲ３ｄ，ＮＴＲ４ｄ，ＰＴＲ３ｄ、ＰＴＲ４ｄの応答速度は、高速化できる。
【０２９１】
この結果として、クロックドインバータ６０の動作速度が、向上する。
【０２９２】
以上のように、本適用例のクロックドインバータは、半導体デバイスの特性を向上できる。
【０２９３】
（ｅ）  例５  
図２３乃至図２５を参照して、本実施形態の半導体デバイスの適用例の例４を説明する。
【０２９４】
例えば、本実施形態の半導体デバイスは、複数の論理ゲートから構成される論理回路に適用されてもよい。
【０２９５】
（回路例）
図２３は、本適用例の論理回路を示す図である。  
図２３に示されるように、本適用例の論理回路７０は、２つのＡＮＤゲート７１，７２と、ＮＯＲゲート７３とを含む。
【０２９６】
入力信号ＩＮ１ｅは、第１のＡＮＤゲート７１の一方の入力端子７１１に供給される。入力信号ＩＮ２ｅは、第１のＡＮＤゲート７１の他方の入力端子７１２に供給される。第１のＡＮＤゲート７１は、２つの信号ＩＮ１ｅ，ＩＮ２ｅのＡＮＤ演算（論理積演算）の結果ＯＵＴ１ｅを、出力する。
【０２９７】
入力信号ＩＮ３ｅは、第２のＡＮＤゲート７２の一方の入力端子７２１に供給される。入力信号ＩＮ４ｅは、第２のＡＮＤゲート７２の他方の入力端子７２２に供給される。第１のＡＮＤゲート７２は、２つの信号ＩＮ３ｅ，ＩＮ４ｅのＡＮＤ演算の結果ＯＵＴ２ｅを、出力する。
【０２９８】
第１のＡＮＤゲート７１の出力信号は、ＮＯＲゲート７３の一方の入力端子に供給される。第２のＡＮＤゲート７２の出力信号は、ＮＯＲゲート７３の他方の入力端子に供給される。
【０２９９】
ＮＯＲゲート７３は、２つの信号のＮＯＲ演算（否定論理和演算）の結果を、出力端子６３３から出力する。ＮＯＲゲート７３の出力信号ＯＵＴｅは、論理回路７０の出力信号として、回路７０に接続された他の回路に出力される。
【０３００】
図２４は、本適用例の論理回路の等価回路図である。
【０３０１】
図２４に示されるように、本適用例の論理回路７０は、８つのＰ型の電界効果トランジスタＰＴＲ１ｅ，ＰＴＲ２ｅ，ＰＴＲ３ｅ，ＰＴＲ４ｅ，ＰＴＲ５ｅ，ＰＴＲ６ｅ，ＰＴＲ７ｅ，ＰＴＲ８ｅと、８つのＮ型の電界効果トランジスタＮＴＲ１ｅ，ＮＴＲ２ｅ，ＮＴＲ３ｅ，ＮＴＲ４ｅ，ＮＴＲ５ｅ，ＮＴＲ６ｅ，ＮＴＲ７ｅ，ＮＴＲ８ｅと、を含む。
【０３０２】
図２４において、Ｎ型／Ｐ型のトランジスタＮＴＲ，ＰＴＲ間の接続関係、電源端子とＰ型トランジスタとの接続関係、及び、グランド端子とＮ型トランジスタとの接続関係は、図１５の回路の接続関係と同じである。それゆえ、図２４における、トランジスタ、電源端子及びグランド端子の接続関係の説明は、省略する。
【０３０３】
図２４の論理回路７０における、トランジスタに対する入力端子及び出力端子の接続関係は、以下の通りである。
【０３０４】
Ｐ型のトランジスタＰＴＲ１ｅ，ＰＴＲ２ｅのゲートは、入力端子７１１に接続されている。Ｐ型のトランジスタＰＴＲ３ｅ，ＰＴＲ４ｅのゲートは、入力端子７２１に接続されている。Ｐ型のトランジスタＰＴＲ５ｅ，ＰＴＲ６ｅのゲートは、入力端子７１２に接続されている。Ｐ型のトランジスタＰＴＲ７ｅ，ＰＴＲ８ｅのゲートは、入力端子７２２に接続されている。
【０３０５】
Ｎ型のトランジスタＮＴＲ１ｅ，ＮＴＲ２ｅのゲートは、入力端子７１２に接続されている。Ｎ型のトランジスタＮＴＲ３ｅ，ＮＴＲ４ｅのゲートは、入力端子７１１に接続されている。Ｎ型のトランジスタＮＴＲ５ｅ，ＮＴＲ６ｅのゲートは、入力端子７２２に接続されている。Ｎ型のトランジスタＮＴＲ７ｅ，ＮＴＲ８ｅのゲートは、入力端子７２１に接続されている。
【０３０６】
複数のＰ型のトランジスタのうち、トランジスタＰＴＲ３ｅ，ＰＴＲ４ｅ，ＰＴＲ７ｅ，ＰＴＲ８ｅの電流経路が、出力端子に接続されている。トランジスタＰＴＲ１ｅ，ＰＴＲ２ｅ，ＰＴＲ５ｅ，ＮＴＲ６ｅの電流経路が、電源端子７８に接続されている。
【０３０７】
複数のＮ型のトランジスタのうち、トランジスタＮＴＲ３ｅ，ＮＴＲ４ｅ，ＮＴＲ７ｅ，ＮＴＲ８ｅの電流経路が、出力端子７３９に接続されている。トランジスタＮＴＲ１ｅ，ＮＴＲ２ｅ，ＮＴＲ５ｅ，ＮＴＲ６ｅの電流経路が、グランド端子７９に接続されている。
【０３０８】
図２４によって、図２３の回路と等価な回路が、形成される。
【０３０９】
（構造例）  
図２５は、本実施形態の半導体デバイスの適用例としての論理回路の平面レイアウトを示す上面図である。
【０３１０】
図２５に示されるように、本例の論理回路の複数のトランジスタ及び半導体領域は、図１７及び図１８に示される例の回路のトランジスタ及び半導体領域と実質的に同様に、基板上にレイアウトされる。それゆえ、図１８と図２５との間で実質的に同じ構造に関して、本例の論理回路のトランジスタの構造に関する説明は、簡略化して行う。
【０３１１】
Ｐ型のトランジスタＰＴＲ１ｅ，ＰＴＲ２ｅ，ＰＴＲ５ｅ，ＰＴＲ６ｅのソース／ドレイン拡散層１０１−ｐ１ｅ，１０１−ｐ２ｅ，１０１−ｐ５ｅ，１０１−ｐ６ｅは、電源端子７８に接続されている。
【０３１２】
トランジスタＰＴＲ１ｅ，ＰＴＲ２ｅのゲート電極１０４−ｐ１ｅ，１０４−ｐ２ｅは、入力端子７１１に接続されている。トランジスタＰＴＲ５ｅ，ＰＴＲ６ｅのゲート電極１０４−ｐ５ｅ，１０４−ｐ６ｅは、入力端子７１２に接続されている。
【０３１３】
トランジスタＰＴＲ１ｅ，ＰＴＲ２ｅは、互いに分離された半導体領域ＡＡｐ１ｅ，ＡＡｐ２ｅに設けられている。これと同様に、トランジスタＰＴＲ５ｅ，ＰＴＲ６ｅは、互いに分離された半導体領域ＡＡｐ４ｅ，ＡＡｐ５ｅに設けられている。
【０３１４】
Ｐ型のトランジスタＰＴＲ３ｅ，ＰＴＲ４ｅ，ＰＴＲ７ｅ，ＰＴＲ８ｅのソース／ドレイン拡散層１０２ｘ−ｐ１ｅ，１０２ｘ−ｐ２ｅは、出力端子７３９に接続されている。
【０３１５】
トランジスタＰＴＲ３ｅ，ＰＴＲ４ｅのゲート電極１０４−ｐ３ｅ，１０４−ｐ４ｅは、入力端子７２１に接続されている。トランジスタＰＴＲ７ｅ，ＰＴＲ８ｅのゲート電極１０４−ｐ７ｅ，１０４−ｐ８ｅは、入力端子７２２に接続されている。
【０３１６】
２つのトランジスタＰＴＲ３ｅ，ＰＴＲ４ｅは、１つの半導体領域ＡＡｐ３ｅ内に設けられている。これと同様に、２つのトランジスタＰＴＲ７ｅ，ＰＴＲ８ｅは、１つの半導体領域ＡＡｐ６ｅ内に設けられている。
【０３１７】
Ｎ型のトランジスタＮＴＲ１ｅ，ＮＴＲ２ｅ，ＮＴＲ５ｅ，ＮＴＲ６ｅのソース／ドレイン拡散層１０１−ｎ１ｅ，１０１−ｎ２ｅ，１０１−ｎ５ｅ，１０１−ｎ６ｅは、グランド端子７９に接続されている。
【０３１８】
トランジスタＮＴＲ１ｅ，ＮＴＲ２ｅのゲート電極１０４−ｎ１ｅ，１０４−ｎ２ｅは、入力端子７１２に接続されている。トランジスタＮＴＲ５ｅ，ＮＴＲ６ｅのゲート電極１０４−ｎ５ｅ，１０４−ｎ６ｅは、入力端子７２２に接続されている。
【０３１９】
２つのトランジスタＮＴＲ１ｅ，ＮＴＲ２ｅは、１つの半導体領域ＡＡｎ１ｅ内に設けられている。これと同様に、トランジスタＰＴＲ５ｅ，ＰＴＲ６ｅは、１つの半導体領域ＡＡｎ４ｅ内に設けられている。
【０３２０】
Ｎ型のトランジスタＮＴＲ３ｅ，ＮＴＲ４ｅ，ＮＴＲ７ｅ，ＮＴＲ８ｅのソース／ドレイン拡散層１０２−ｎ３ｅ，１０２−ｎ４ｅ，１０２−ｎ７ｅ，１０２−ｎ８ｅは、出力端子７３９に接続されている。
【０３２１】
トランジスタＮＴＲ３ｅ，ＮＴＲ４ｅのゲート電極１０４−ｎ３ｅ，１０４−ｎ４ｅは、入力端子７１１に接続されている。トランジスタＮＴＲ７ｅ，ＮＴＲ８ｅのゲート電極１０４−ｎ７ｅ，１０４−ｎ８ｅは、入力端子７２１に接続されている。
【０３２２】
２つのトランジスタＮＴＲ３ｅ，ＮＴＲ４ｅは、互いに異なる半導体領域ＡＡｎ２ｅ，ＡＡｎ３ｅ内に設けられている。これと同様に、トランジスタＮＴＲ７ｅ，ＮＴＲ８ｅは、互いに異なる半導体領域ＡＡｎ５ｅ，ＡＡｎ６ｅ内に設けられている。
【０３２３】
本適用例の論理回路において、上述の例と同様に、ノード間の各トランジスタのＬＯＤ値が、設定されている。
【０３２４】
電源端子７８と出力端子７３９との電流経路上の２つのステージに関し、電源端子７８側のステージにおいて、２つのＰ型トランジスタＰＴＲ１，ＰＴＲ２（ＰＴＲ５，ＰＴＲ６）が、並列接続されている。電源端子７８側で並列接続された２つのＰ型トランジスタＰＴＲ１，ＰＴＲ２（ＰＴＲ５，ＰＴＲ６）は、互いに独立の半導体領域内に、設けられている。出力端子７３９側のステージにおいて、２つのＰ型トランジスタＰＴＲ３，ＰＴＲ４（ＰＴＲ７，ＰＴＲ８）は、並列接続されている。出力端子７３９側で並列接続された２つのＰ型トランジスタＰＴＲ３，ＰＴＲ４（ＰＴＲ７，ＰＴＲ８）は、共通の半導体領域に設けられている。共通の半導体領域内の２つのＰ型トランジスタＰＴＲ３，ＰＴＲ４（ＰＴＲ７，ＰＴＲ８）のそれぞれにおいて、Ｐ型トランジスタのＬＯＤ値ＤＰ３（ＤＰ４）は、独立の１つの半導体領域に設けられたＰ型トランジスタＰＴＲ１（ＰＴＲ２，ＰＴＲ５，ＰＴＲ６）のＬＯＤ値ＤＰ１（ＤＰ２）より大きい。
【０３２５】
グランド端子７９と出力端子７３９との電流経路上の２つのステージに関し、グランド端子７９側のステージにおいて、２つのＮ型トランジスタＮＴＲ１，ＮＴＲ２（ＮＴＲ５，ＮＴＲ６）が、並列接続されている。グランド端子７９側で並列接続された２つのＮ型トランジスタＮＴＲ１，ＮＴＲ２（ＮＴＲ５，ＮＴＲ６）は、共通の半導体領域内に設けられている。出力端子７３９側のステージにおいて、２つのＮ型トランジスタＮＴＲ３，ＮＴＲ４（ＮＴＲ７，ＮＴＲ８）は、並列接続されている。出力端子７３９側で並列接続された２つのＮ型トランジスタＮＴＲ３，ＮＴＲ４（ＮＴＲ７，ＮＴＲ８）は、互いに独立の半導体領域内に、設けられている。
【０３２６】
共通の半導体領域内の２つのＮ型トランジスタＮＴＲ１，ＮＴＲ２（ＮＴＲ５，ＮＴＲ６）のそれぞれにおいて、Ｎ型トランジスタＮＴＲ１（ＮＴＲ２，ＮＴＲ５，ＮＴＲ６）のＬＯＤ値ＤＮ１（ＤＮ２）は、独立の１つの半導体領域に設けられたＮ型トランジスタＮＴＲ３（ＮＴＲ４，ＮＴＲ７，ＮＴＲ８）のＬＯＤ値ＤＮ３（ＤＮ４）より大きい。
【０３２７】
これによって、本適用例の論理回路は、消費電力の低減と動作速度の向上とを実現できる。
【０３２８】
この結果として、本適用例の論理回路は、半導体デバイスの特性を向上できる。
【０３２９】
（ｅ）  例６  
図２６乃至図２８を参照して、実施形態の半導体回路の適用例の例６について、説明する。
【０３３０】
実施形態の半導体デバイスは、アナログ回路に適用されてもよい。
【０３３１】
（回路例）  
図２６は、実施形態の半導体デバイスの適用例としてのアナログ回路を示す等価回路図である。  
図２６に示されるように、本適用例のアナログ回路８０は、定電流源８１、複数のＰ型の電界効果トランジスタＰＴＲ１ｆ，ＰＴＲ２ｆ，ＰＴＲ３ｆ、及び、複数のＮ型の電界効果トランジスタＮＴＲ１ｆ，ＮＴＲ２ｆ，ＮＴＲ３ｆ，ＮＴＲ４ｆ、を含む。
【０３３２】
Ｎ型のトランジスタＮＴＲ１ｆの一方の端子は、グランド端子８９に接続されている。トランジスタＮＴＲ１ｆの他方の端子は、定電流源８１に接続されている。トランジスタＮＴＲ１ｆのゲートは、ノードＮＤ１ｆに接続されている。また、トランジスタＮＴＲ１ｆのゲートは、定電流源８１の出力端子及びトランジスタＮＴＲ１ｆの他方の端子に接続されている。
【０３３３】
Ｎ型のトランジスタＮＴＲ２ｆの一方の端子は、グランド端子８９に接続されている。トランジスタＮＴＲ２ｆの他方の端子は、出力端子８５に接続されている。トランジスタＮＴＲ２ｆのゲートは、ノードＮＤ１ｆに接続されている。トランジスタＮＴＲ２ｆのゲートは、ノードＮＤ１ｆを介して、トランジスタＮＴＲ１ｆのゲートに接続されている。
【０３３４】
Ｐ型のトランジスタＰＴＲ１ｆの一方の端子は、電源端子８８に接続されている。トランジスタＰＴＲ１ｆの他方の端子は、ノードＮＤ２ｆに接続されている。Ｐ型のトランジスタＰＴＲ２ｆの一方の端子は、電源端子８８に接続されている。トランジスタＰＴＲ１ｆの他方の端子は、ノードＮＤ２ｆに接続されている。トランジスタＰＴＲ１ｆ，ＰＴＲ２ｆのゲートに、制御信号ｂＥＮが供給される。
【０３３５】
２つのＰ型のトランジスタＰＴＲ１ｆ，ＰＴＲ２ｆは、ノードＮＤ２ｆ（出力端子８５）と電源端子８８との間において、並列に接続されている。
【０３３６】
Ｐ型のトランジスタＰＴＲ３ｆの一方の端子は、ノードＮＤ２ｆに接続されている。トランジスタＰＴＲ３ｆの他方の端子は、出力端子８５に接続されている。トランジスタＰＴＲ３ｆのゲートは、出力端子８５に接続されている。
【０３３７】
Ｎ型のトランジスタＮＴＲ３ｆの一方の端子は、グランド端子８９に接続されている。トランジスタＮＴＲ３ｆの他方の端子は、出力端子８５に接続されている。
【０３３８】
Ｎ型のトランジスタＮＴＲ４ｆの一方の端子は、グランド端子８９に接続されている。トランジスタＮＴＲ４ｆの他方の端子は、出力端子８５に接続されている。トランジスタＮＴＲ３ｆ，ＮＴＲ４ｆのゲートに、制御信号ｂＥＮが供給される。
【０３３９】
２つのトランジスタＮＴＲ３ｆ，ＮＴＲ４ｆは、グランド端子７９と出力端子８５との間で、並列に接続されている。
【０３４０】
（構造例）  
図２７は、本実施形態の半導体デバイスの適用例としてのアナログ回路の平面レイアウトを示す上面図である。尚、図２７における各トランジスタの断面構造は、図９及び図１４に示される例に類似するため、本例における図示は、省略する。
【０３４１】
図２７に示されるように、複数の半導体領域ＡＡｐ１ｆ，ＡＡｐ２ｆ，ＡＡｐ３ｆ，ＡＡｎ１ｆ，ＡＡｎ２ｆ，ＡＡｎ３ｆが、半導体基板９００内に設けられている。
【０３４２】
Ｎ型のトランジスタＮＴＲ１ｆは、半導体領域ＡＡｎ１ｆ内に設けられている。  
トランジスタＮＴＲ１ｆにおいて、ソース／ドレイン拡散層１０１−ｎ１ｆ，１０２−ｎ１ｆは、半導体領域ＡＡｎ１ｆ内に設けられている。ゲート電極１０４−ｎ１ｆは、ゲート絶縁膜を介して、２つのソース／ドレイン拡散層１０１−ｎ１ｆ，１０２−ｎ２ｆ間のチャネル領域上方に設けられている。
【０３４３】
ソース／ドレイン拡散層１０１−ｎ１ｆは、グランド端子８９に接続されている。ソース／ドレイン拡散層１０２−ｎ１ｆは、定電流源８１に接続されている。ゲート電極１０４−ｎ１ｆは、ソース／ドレイン拡散層１０２−ｎ１ｆ及びノードＮＤ１ｆに接続されている。
【０３４４】
Ｎ型のトランジスタＮＴＲ２ｆは、半導体領域ＡＡｎ２ｆ内に設けられている。  
トランジスタＮＴＲ２ｆにおいて、ソース／ドレイン拡散層１０１−ｎ２ｆ，１０２−ｎ２ｆは、半導体領域ＡＡｎ２ｆ内に設けられている。ゲート電極１０４−ｎ２ｆは、ゲート絶縁膜を介して、２つのソース／ドレイン拡散層１０１−ｎ２ｆ，１０２−ｎ２ｆ間のチャネル領域上方に設けられている。
【０３４５】
ソース／ドレイン拡散層１０１−ｎ２ｆは、グランド端子８９に接続されている。ソース／ドレイン拡散層１０２−ｎ２ｆは、出力端子８５に接続されている。ゲート電極１０４−ｎ２ｆは、ノードＮＤ１ｆに接続されている。これによって、２つのトランジスタＮＴＲ１ｆ，ＮＴＲ２ｆのゲート電極１０４−ｎ１ｆ，１０４ｎ−２ｆは、ノードＮＤ１ｆによって互いに接続される。
【０３４６】
Ｎ型のトランジスタＮＴＲ３ｆ，ＮＴＲ４ｆは、共通の半導体領域ＡＡｎ３ｆ内に設けられている。  
２つのトランジスタＮＴＲ３ｆ，ＮＴＲ４ｆにおいて、ソース／ドレイン拡散層１０１−ｎ３ｆ，１０１−ｎ４ｆ，１０２ｘ−ｎ１ｆは、半導体領域ＡＡｎ３ｆ内に設けられている。ゲート電極１０４−ｎ３ｆ，１０４−ｎ４ｆは、ゲート絶縁膜を介して、半導体領域ＡＡｎ３ｆ上方に設けられている。
【０３４７】
ソース／ドレイン拡散層１０２ｘ−ｎ１ｆは、２つのゲート電極１０４−ｎ３ｆ，１０４−ｎ４ｆ間において、半導体領域ＡＡ３ｎｆ内に設けられている。ソース／ドレイン拡散層１０２ｘ−ｎ１ｆは、２つのトランジスタＮＴＲ３ｆ，ＮＴＲ４ｆで、共有される。
【０３４８】
ソース／ドレイン拡散層１０１−ｎ３ｆ，１０１−ｎ４ｆは、グランド端子８９に接続されている。
【０３４９】
ソース／ドレイン拡散層１０２ｘ−ｎ２ｆは、出力端子８５に接続されている。ゲート電極１０４−ｎ３ｆ，１０４−ｎ４ｆは、制御端子８６ａに接続されている。制御端子８６ａに、制御信号ｂＥＮが供給される。
【０３５０】
Ｎ型のトランジスタＮＴＲ３ｆ，ＰＴＲ４ｆは、値ＤＮ３，ＤＮ４のＬＯＤ値を有する。
Ｎ型のトランジスタＮＴＲ１ｆ，ＮＴＲ２ｆは、値ＤＮ１のＬＯＤ値を有する。
【０３５１】
Ｐ型のトランジスタＰＴＲ１ｆは、半導体領域ＡＡｐ１ｆ内に設けられている。  
トランジスタＰＴＲ１ｆにおいて、ソース／ドレイン拡散層１０１−ｐ１ｆ，１０２−ｐ１ｆは、半導体領域ＡＡｐ１ｆ内に設けられている。ゲート電極１０４−ｐ１ｆは、ゲート絶縁膜を介して、半導体領域ＡＡｐ１ｆ上方に設けられている。
【０３５２】
ソース／ドレイン拡散層１０１−ｐ１ｆは、電源端子８８に接続されている。ソース／ドレイン拡散層１０２−ｐ１ｆは、ノードＮＤ２ｆに接続されている。ゲート電極１０４−ｐ１ｆは、制御端子８６ｂに接続されている。制御端子８６ｂに、制御信号ｂＥＮが供給される。
【０３５３】
Ｐ型のトランジスタＰＴＲ２ｆは、半導体領域ＡＡｐ２ｆ内に設けられている。  
トランジスタＰＴＲ２ｆにおいて、ソース／ドレイン拡散層１０１−ｐ２ｆ，１０２−ｐ２ｆは、半導体領域ＡＡｐ２ｆ内に設けられている。ゲート電極１０４−ｐ２ｆは、ゲート絶縁膜を介して、半導体領域ＡＡｐ２ｆ上方に設けられている。
【０３５４】
ソース／ドレイン拡散層１０１−ｐ２ｆは、電源端子８８に接続されている。ソース／ドレイン拡散層１０２−ｐ２ｆは、ノードＮＤ２ｆに接続されている。ゲート電極１０４−ｐ２ｆは、制御端子８６ｂに接続されている。
【０３５５】
本適用例において、半導体領域ＡＡｐ２ｆは、素子分離領域９９９によって、半導体領域ＡＡｐ１ｆから電気的に分離されている。Ｐ型のトランジスタＰＴＲ１ｆ，ＰＴＲ２ｆは、値ＤＰ１，ＤＰ２のＬＯＤ値を有する。
【０３５６】
Ｐ型のトランジスタＰＴＲ３ｆは、半導体領域ＡＡｐ３ｆ内に設けられている。  
トランジスタＰＴＲ３ｆにおいて、ソース／ドレイン拡散層１０１−ｐ３ｆ，１０２−ｐ３ｆは、半導体領域ＡＡｐ３ｆ内に設けられている。ゲート電極１０４−ｐ３ｆは、ゲート絶縁膜を介して、半導体領域ＡＡｐ３ｆ上方に設けられている。
【０３５７】
ソース／ドレイン拡散層１０１−ｐ３ｆは、ノードＮＤ２ｆに接続されている。ソース／ドレイン拡散層１０２−ｐ１ｆは、出力端子８５に接続されている。ゲート電極１０４−ｐ３ｆは、出力端子８５に接続されている。
【０３５８】
図２８は、本適用例のアナログ回路の出力特性を示す図である。尚、図２８において、比較例として、図２６の回路と等価の一般的なアナログ回路の出力特性（図中の破線）が、図示されている。
【０３５９】
図２８は、定電流源８１は、ある大きさの電流ＢＩＡＳを、出力する。バイアスＢＩＡＳは、Ｎ型のトランジスタＮＴＲ１ｆのソース／ドレイン拡散層１０２−ｐ１ｆに供給される。
【０３６０】
制御信号ｂＥＮが“Ｈ”レベルに設定されている場合、Ｐ型のトランジスタＰＴＲ１ｆ，ＰＴＲ２ｆは、オフ状態に設定されている。これによって、出力端子８５は、電源端子８８から電気的に分離されている。この時、Ｎ型のトランジスタＮＴＲ３ｆ、ＮＴＲ４ｆは、オン状態に設定される。これによって、出力端子８５は、グランド端子８９に電気的に接続される。
【０３６１】
２つのＰ型のトランジスタＰＴＲ１ｆ，ＰＴＲ２ｆは、電源端子８８とノードＮＤ２ｆとの間で、並列接続されている。これらのトランジスタＰＴＲ１ｆ，ＰＴＲ２ｆは、互いに異なる半導体領域ＡＡｐ１ｆ，ＡＡｐ２ｆ内に設けられている。
【０３６２】
これによって、Ｐ型のトランジスタＰＴＲ１ｆ，ＰＴＲ２ｆにおいて、比較的小さいＬＯＤ値によるＬＯＤ効果が、生じる。それゆえ、トランジスタＰＴＲ１ｆ，ＰＴＲ３ｆのしきい値電圧（絶対値）は、比較的大きい。アナログ回路８０のオフ時において、オフ状態のトランジスタＰＴＲ１ｆ，ＰＴＲ２ｆのオフ電流は、低減される。
【０３６３】
それゆえ、制御信号ｂＥＮが“Ｈ”レベルに設定されている場合において、回路８０のオフリーク電流（ノイズ）を低減できる。
【０３６４】
制御信号ｂＥＮの信号レベルが、“Ｈ”レベルから“Ｌ”レベルへ遷移される。  
制御信号ｂＥＮが“Ｌ”レベルに設定されている場合において、トランジスタＰＴＲ１ｆ，ＰＴＲ２ｆは、オン状態に設定されている。
【０３６５】
これによって、出力端子８５は、電源端子８８に電気的に接続される。
【０３６６】
制御信号ｂＥＮが“Ｌ”レベルに設定されている場合において、トランジスタＮＴＲ３ｆ，ＮＴＲ４ｆは、オフ状態に設定される。
【０３６７】
２つのＮ型のトランジスタＮＴＲ３ｆ，ＮＴＲ４ｆは、グランド端子８９と出力端子８５との間で、並列接続されている。これらのトランジスタＮＴＲ３ｆ，ＰＴＲ４ｆは、共通の半導体領域ＡＡｎ３ｆ内に設けられている。これによって、Ｎ型のトランジスタＮＴＲ３ｆ，ＮＴＲ４ｆにおいて、比較的大きいＬＯＤ値によるＬＯＤ効果が、生じる。それゆえ、トランジスタＮＴＲ３ｆ，ＮＴＲ４ｆのしきい値電圧は、トランジスタＮＴＲ２ｆのしきい値電圧より大きい。この結果として、アナログ回路８０の動作（電圧／電流の出力）時において、オフ状態のトランジスタＮＴＲ３，ＮＴＲ４ｆのリーク電流は、低減される。
【０３６８】
それゆえ、図２６のアナログ回路８０は、バイアスＢＩＡＳに応じて、電源電圧ＶＤＤとグランド電圧ＶＳＳとの間の電圧値（“Ｈ”レベルと“Ｌ”レベルとの間の信号レベルの電位）を、比較的早い速度で、出力端子８５から出力できる。
【０３６９】
このように、本適用例のアナログ回路は、半導体デバイスの特性を向上できる。
【０３７０】
（３）まとめ  
ＬＳＩ及び半導体メモリのような半導体デバイスにおいて、回路の高集積化のために、電界効果トランジスタのサイズの微細化が、推進されている。
【０３７１】
電界トランジスタの微細化に伴って、ソース／ドレイン拡散層及び素子分離層の大きさのような電界効果トランジスタの設計パラメータに起因して、電界効果トランジスタの特性が変動し得る。
【０３７２】
本実施形態の半導体デバイスにおいて、ゲート長方向におけるトランジスタのゲート電極と素子分離領域の端部との距離（ＬＯＤ）を考慮して、Ｐ型及び／又はＮ型の電界効果トランジスタが、電圧端子と出力端子との間に配置／接続される。
【０３７３】
本実施形態の半導体デバイスにおいて、回路の駆動電圧端子（電源端子／グランド端子）と出力端子との間において、直列接続された複数のトランジスタを含む２以上の電流経路が、並列接続される。
【０３７４】
直列接続された２つのトランジスタのうち、一方のトランジスタは、複数のトランジスタが共通に配置された半導体領域内に、設けられている。直列接続された２つのトランジスタのうち、一方のトランジスタは、他のトランジスタとは個別に、１つの半導体領域内に設けられている。  
これによって、電圧端子と出力端子との間において直列接続された複数のトランジスタは、互いに異なるＬＯＤ値を有する。電圧端子と出力端子（あるノード）との間で、並列接続関係を有する複数のトランジスタは、同じＬＯＤ値を有する。
【０３７５】
本実施形態において、共通の半導体領域ＡＡ内に設けられた複数のトランジスタにおいて、比較的大きいＬＯＤ値が、確保される。また、１つのトランジスタが、１つの半導体領域内に設けられることによって、比較的小さいＬＯＤ値が、確保される。
【０３７６】
これによって、本実施形態の半導体デバイスは、電界効果トランジスタのオフリーク電流を、削減でき、電界効果トランジスタのオン電流を増大できる。
【０３７７】
以上のように、本実施形態の半導体デバイスは、デバイスの特性を向上できる。
【０３７８】
（４）その他  
本実施形態の半導体デバイスは、上述の適用例に限定されず、論理ゲート、デジタル回路、アナログ回路、半導体メモリ（例えば、フラッシュメモリ、ランダムアクセスメモリ）などの半導体デバイスに、適用できる。
【０３７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３８０】
１：半導体デバイス、ＡＡ，ＡＡｐ，ＡＡｎ：半導体領域、９００：半導体基板、９９９：素子分離領域、ＴＲ，ＰＴＲ，ＮＴＲ：電界効果トランジスタ、１０１，１０２：ソース／ドレイン拡散層、１０４：ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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