(57)【要約】【課題】伝送路間の遅延関係に関係なく、データ伝送の無瞬断切り替えを行う方法を提供する。【解決手段】無瞬断切替装置は、複数の伝送路を介して受信したデータの各々について、データに含まれる同期信号を検出し、同期信号を受信するまでに各々の伝送路を介して受信したデータの同一性を判定し、各々の伝送路について検出した同期信号と同一性の判定結果から、伝送路間の遅延関係および遅延量を算出し、その遅延量に基づいて、複数の伝送路を介して受信したデータを同期させてメモリに書き込む。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の伝送路を介して受信したデータの各々について、前記データに含まれる同期信号を検出する同期信号検出部と、
前記同期信号を受信するまでに各々の前記伝送路を介して受信した前記データの同一性を判定する同一性判定部と、
各々の前記伝送路について検出した前記同期信号と前記同一性の判定結果から、前記伝送路間の遅延関係および遅延量を算出する遅延差算出部と、
を備える無瞬断切替装置。
【請求項２】
前記遅延量に基づいて、複数の前記伝送路を介して受信した前記データを同期させてメモリに書き込む書き込み部、
をさらに備える請求項１に記載の無瞬断切替装置。
【請求項３】
現用系として選択された伝送路が受信した前記データの前記メモリへの書き込みレートを監視する監視部と、
前記書き込みレートと同じレートで前記メモリからデータの読み出しを行う読出部と、
をさらに備える請求項２に記載の無瞬断切替装置。
【請求項４】
前記遅延差算出部は、前記データが一致するか否かによって現用系の前記伝送路と予備系の前記伝送路の何れが遅延しているかを判定し、前記現用系の伝送路で前記同期信号が検出される時刻と前記予備系の伝送路で前記同期信号が検出される時刻との時間差および前記判定の結果、に基づいて前記遅延量を算出する、
請求項１から請求項３の何れか１項に記載の無瞬断切替装置。
【請求項５】
前記データには、前記同期信号が１又は複数のフレームごとに含まれ、
前記同一性判定部は、複数の前記伝送路のうち基準となる前記伝送路で前記同期信号が検出されると、その検出の前までに、それぞれの前記伝送路が受信し終えたフレームの同一性を判定し、
前記遅延差算出部は、各伝送路の前記フレームが同一の場合、基準となる伝送路に対して、他の伝送路が遅延していると判定し、その遅延量を算出する、
請求項１から請求項４の何れか１項に記載の無瞬断切替装置。
【請求項６】
前記遅延差算出部は、各伝送路の前記フレームが同一ではない場合、基準となる伝送路が、他の伝送路に対して遅延していると判定し、その遅延量を算出する、
請求項５に記載の無瞬断切替装置。
【請求項７】
前記同一性判定部は、前記同一性の判定を、前記フレームを所定の生成多項式で除算した値が一致するか否かによって行う、
請求項５または請求項６に記載の無瞬断切替装置。
【請求項８】
前記遅延差算出部は、遅延していない伝送路で前記同期信号が検出されてから、最初に遅延している前記伝送路で前記同期信号が検出されるまでの時間を前記遅延量とする、
請求項３から請求項７の何れか１項に記載の無瞬断切替装置。
【請求項９】
複数の伝送路を介して受信したデータの各々について、前記データに含まれる同期信号を検出するステップと、
前記同期信号を受信するまでに各々の前記伝送路を介して受信した前記データの同一性を判定するステップと、
各々の前記伝送路について検出した前記同期信号と前記同一性の判定結果から、前記伝送路間の遅延関係および遅延量を算出するステップと、
を有する無瞬断切り替え方法。
【請求項１０】
コンピュータに、
複数の伝送路を介して受信したデータの各々について、前記データに含まれる同期信号を検出するステップと、
前記同期信号を受信するまでに各々の前記伝送路を介して受信した前記データの同一性を判定するステップと、
各々の前記伝送路について検出した前記同期信号と前記同一性の判定結果から、前記伝送路間の遅延関係および遅延量を算出するステップと、
を実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送の無瞬断切替装置、無瞬断切り替え方法及びプログラムに関する。
【背景技術】
【０００２】
データの伝送システムにおいて、高信頼性を確保するため、伝送路を複数用意し、その一部を現用系、残りを予備系として用いることがある。このようなシステムでは、現用系の伝送路に故障等が発生した場合には、予備系の伝送路に切り替えてデータの伝送を継続する。伝送路を切り替える際には、伝送中のデータに影響を与えないように無瞬断切替装置が使用される（例えば、特許文献１、２）。無瞬断切り替え装置は、例えば、ＳＤＨ（Synchronous Digital Hierarchy：同期デジタルハイアラーキ）を使用した伝送ネットワークや、放送関連のＴＳパケットによるメディアデータの伝送など、多くのユーザが利用する伝送路で既に使用されているが、信頼性向上のため、より広い範囲での利用が見込まれている。
【０００３】
特許文献１、２に開示された無瞬断切り替え装置は、何れも位相補償回路、遅延回路を備え、現用系から予備系へ切り替える際には、これらの回路で、２つの伝送路間の遅延差を吸収し、同期をとったうえで切り替えを行っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−３６８２６号公報
【特許文献２】特開２００２−２６１７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、例えば、特許文献２に記載の方法では、現用系から予備系へ切り替える際に、遅延が大きい伝送路を基準として、他の伝送路のデータの位相を、基準とするデータの位相に合わせて切り替えを行っている。そのため、まず、どちらの伝送路が遅延しているかを判定し、その後、遅延大の伝送路のデータを基準として位相合わせを行う。つまり、遅延が大きい伝送路に、他方の伝送路を介して受信したデータの位相を合わせなければならないという制約がある。このことは、特許文献１の方法についても同様である。
【０００６】
そこでこの発明は、上述の課題を解決する無瞬断切替装置、無瞬断切り替え方法及びプログラムを提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、無瞬断切替装置は、複数の伝送路を介して受信したデータの各々について、前記データに含まれる同期信号を検出する同期信号検出部と、前記同期信号を受信するまでに各々の前記伝送路を介して受信した前記データの同一性を判定する同一性判定部と、各々の前記伝送路について検出した前記同期信号と前記同一性の判定結果から、前記伝送路間の遅延関係および遅延量を算出する遅延差算出部と、を備える。
【０００８】
また、本発明の他の一態様によれば、無瞬断切り替え方法は、複数の伝送路を介して受信したデータの各々について、前記データに含まれる同期信号を検出するステップと、前記同期信号を受信するまでに各々の前記伝送路を介して受信した前記データの同一性を判定するステップと、各々の前記伝送路について検出した前記同期信号と前記同一性の判定結果から、前記伝送路間の遅延関係および遅延量を算出するステップと、を有する。
【０００９】
また、本発明の他の一態様によれば、プログラムは、コンピュータに、複数の伝送路を介して受信したデータの各々について、前記データに含まれる同期信号を検出するステップと、前記同期信号を受信するまでに各々の前記伝送路を介して受信した前記データの同一性を判定するステップと、各々の前記伝送路について検出した前記同期信号と前記同一性の判定結果から、前記伝送路間の遅延関係および遅延量を算出するステップと、を実行させる。
【発明の効果】
【００１０】
本発明によれば、伝送路間の遅延関係に関係なく、データ伝送の無瞬断切り替えを行うことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る伝送システムの一例を示す概略図である。
【図２】本発明の一実施形態に係る無瞬断切替装置のブロック図である。
【図３】本発明の一実施形態による切り替え制御を説明する第１の図である。
【図４】本発明の一実施形態による切り替え制御を説明する第２の図である。
【図５】本発明の一実施形態における無瞬断切替装置の最小構成を示す図である。
【図６】本発明の一実施形態における無瞬断切替装置のハードウェア構成の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の一実施形態に係る伝送データの無瞬断切り替え方法について図面を参照して説明する。
図１は、本発明の一実施形態に係る伝送システムの一例を示す概略図である。
伝送システム１は、伝送装置２，４を含む。伝送装置２，４は、冗長化された伝送路を用いてデータの送受信を行う。例えば、０系の伝送路は現用系、１系の伝送路は予備系の伝送路である。現用系とは、現在使用されている伝送路である。予備系とは、現用系に問題が生じた際に使用するバックアップの伝送路である。伝送装置２では、送信部３が、０系と１系の伝送路を通じてデータを伝送装置４へ送信する。この際、送信部３は、送信データの各フレームに同期信号を含めて送信する。伝送装置４では、受信部５がデータを受信する。このとき、無瞬断切替装置１０が、０系の伝送路を通じて送信されたデータと、１系の伝送路を通じて送信されたデータについて正常かどうかを監視する。正常な場合は、現用系（０系）の伝送路を通じて送信されたデータを選択して、受信部５に受信データとして出力する。また、現用系のデータに異常が検出された場合、無瞬断切替装置１０は、現用系と予備系を切り替え、新しく現用系として選択した１系で受信したデータを選択して、受信部５に出力する。信頼性を高めるため、無瞬断切替装置１０には、現用系の伝送路に異常を検出した際に予備系の伝送路に無瞬断に切替えることが求められる。一般に０系、１系で送信されたデータには遅延差がある。無瞬断切替装置１０は、送信データに含まれる同期信号を用いて、現用系と予備系の遅延差を同期させ、伝送路の無瞬断に切り替えを実現する。
【００１３】
（構成）
図２は、本発明の一実施形態に係る無瞬断切替装置のブロック図である。
図示するように無瞬断切替装置１０は、フレーム先頭情報検出部１００と、データ同期書き込み部１１０と、メモリ部１２０と、入力エラー監視部１３０と、データ読出制御部１４０と、レート監視部１５０と、を備える。
【００１４】
フレーム先頭情報検出部１００は、フレームの先頭パケットに含まれる同期信号を検出する。ここで、通信によって伝送する情報をデータとする。データを特定の規則で分割し、各種制御情報を付加したものをパケットとする。パケットが一定数集まったものをフレームとする。本実施形態では、パケットの制御情報の中に、そのパケットがフレームを構成するパケットのうちの先頭パケットか否かを示す１ビットのフラグを設け、先頭のパケットには「１」、先頭以外のパケットには「０」を設定する。フレーム先頭情報検出部１００は、受信したデータの各パケットから、このフラグの値を読み出す。以下、フラグの値を先頭情報と記載する。
フレーム先頭情報検出部１００は、０系の伝送路で送信されたフレームの先頭情報を検出するフレーム先頭情報検出部１０１と、１系の伝送路で送信されたフレームの先頭情報を検出するフレーム先頭情報検出部１０２と、を備える。
【００１５】
データ同期書き込み部１１０は、現用系、予備系のデータを同期してメモリ部１２０に書き込む。データ同期書き込み部１１０は、生成多項式計算部１１１，１１３と、遅延差計測部１１２と、書込みアドレス同期処理部１１４と、メモリ書込み制御部１１５，１１６とを備える。
生成多項式計算部１１１は、０系で受信したデータについて、所定の生成多項式による除算処理を行う。
生成多項式計算部１１３は、１系で受信したデータについて、所定の生成多項式による除算処理を行う。生成多項式は、データ送受信のＣＲＣチェック用のものを用いることができる。
遅延差計測部１１２は、生成多項式計算部１１１による除算処理の結果と、生成多項式計算部１１３による除算処理の結果とを比較して、０系、１系で受信したデータの遅延関係（どちらが遅延しているか）、遅延量を計測する。
書込みアドレス同期処理部１１４は、０系、１系それぞれで受信したデータのメモリ部１２０への書き込みアドレスを生成する。
メモリ書込み制御部１１５は、書込みアドレス同期処理部１１４が生成した０系用のアドレスへ、０系で受信したデータを書き込む。
メモリ書込み制御部１１６は、書込みアドレス同期処理部１１４が生成した１系用のアドレスへ、１系で受信したデータを書き込む。
【００１６】
メモリ部１２０は、０系、１系それぞれで受信したデータを一時格納する。
入力エラー監視部１３０は、０系、１系それぞれで受信したデータについて、正常性をチェックする。入力エラー監視部１３０は、チェック結果をアラーム情報として、後述するＡｃｔｉｖｅＰｏｒｔ制御部１４２へ出力する。
レート監視部１５０は、現用系の伝送路で受信したデータのメモリ１２０への書込みレートを監視する。レート監視部１５０は、現用系の書込みレートを、読出しレート制御部１４３へ出力する。
【００１７】
データ読出制御部１４０は、メモリ部１２０からデータの読み出しを行う。データ読出制御部１４０は、メモリ読出制御部１４１と、ＡｃｔｉｖｅＰｏｒｔ制御部１４２と、読出しレート制御部１４３と、を備える。
ＡｃｔｉｖｅＰｏｒｔ制御部１４２は、入力エラー監視部１３０から出力されたアラーム情報およびユーザの設定に基づいて、有効なポート（０系又は１系）を選択する。選択されたポートは現用系を示す。例えば、ユーザの設定操作により、無瞬断切替装置１０のＣＰＵが０系を現用系に設定しているとする。入力エラー監視部１３０から取得したアラーム情報に０系の異常が含まれていない場合、ＡｃｔｉｖｅＰｏｒｔ制御部１４２は、０系を有効なポートとして選択する。入力エラー監視部１３０は、選択した有効なポートをメモリ読出制御部１４１と、レート監視部１５０とに出力する。
読出しレート制御部１４３は、メモリ部１２０への受信データの書き込みレートに合わせて、同じレートで受信データを読み出すよう制御する。
メモリ読出制御部１４１は、メモリ部１２０の現用系の伝送路で受信したデータが書き込まれたアドレスから、読出しレート制御部１４３が指定する読み出しレートでデータを読み出す。
【００１８】
（動作）
次に無瞬断切替装置１０の動作について説明する。大まかなデータの流れを説明する。まず、受信データは、フレーム先頭情報検出部１００と、データ同期書き込み部１１０とに入力される。フレーム先頭情報検出部１００は、先頭情報を抽出してデータ同期書き込み部１１０へ出力する。データ同期書き込み部１１０は、先頭情報の時系列情報を用いて、０系と１系の受信データを同期させてメモリ部１２０に書き込む。データ読出制御部１４０は、入力エラー監視部１３０やレート監視部１５０と協調して、メモリ部１２０から現用系の伝送路で受信したデータを読み出して、図１の受信部５側へ出力する。次に各工程の処理についてより詳しく説明する。
【００１９】
図３、図４は、それぞれ、本発明の一実施形態による切り替え制御を説明する第１の図、第２の図である。
図３、図４に受信データに対するフレーム先頭情報検出部１００およびデータ同期書き込み部１１０による処理のタイミングチャートを示す。図３を参照して、０系の伝送路よりも１系の伝送路から受信するデータの方が遅れて伝送される場合の処理例を説明する。０系、１系の２つの伝送路を通じて、遅延差はあるが全く同一のフレーム（図３の（イ）（ハ））が、フレーム先頭情報検出部１０１，１０２へ入力される。図（３）の（イ）、（ハ）に示す１、２、３は、受信した順にフレーム１、フレーム２、フレーム３を示す。同じ番号が付されたフレームは同内容である。
【００２０】
＜１．データの受信および先頭情報の抽出処理＞
まず、０系にて、フレーム１、フレーム２、フレーム３・・・のデータを受信する。各フレームの先頭パケットには先頭情報「１」、後続のパケットには先頭情報「０」が含まれている。フレーム先頭情報検出部１０１は、先頭情報を抽出して「１」、「０」の時系列情報を生成し、データ同期書き込み部１１０へ出力する（図３の（ロ））。データ同期書き込み部１１０へは、先頭情報と並行して（同期して）、受信データ（受信フレーム１〜３等）が順次送出される。
【００２１】
１系についても同様である。図３（ハ）に０系よりも遅れてフレーム１〜３・・・が到着した様子を示す。フレーム先頭情報検出部１０２は、各フレームの先頭情報を抽出し、先頭情報の時系列情報を生成して、データ同期書き込み部１１０へ出力する（図３の（二））。
【００２２】
＜２．遅延量の計測処理＞
データ同期書き込み部１１０では、生成多項式計算部１１１が、フレーム先頭情報検出部１０１から取得した先頭情報「１」に基づいて、受信データから各受信フレームを切り出す。例えば、最初に先頭情報「１」を検出してから、次に先頭情報「１」を検出する手前までの受信データを１つのフレーム（図３の例ではフレーム１）として認識し、所定の生成多項式（例えば、ＣＲＣ符号の算出に用いる式）による除算処理を行う。生成多項式計算部１１１は、除算処理の結果を、遅延差計測部１１２に出力する。除算結果の時系列の変化を図３の（ホ）に示す。図３の（ホ）の「１」、「２」・・・は、各タイミングで生成多項式計算部１１１から遅延差計測部１１２へ出力された除算結果が、それぞれ「フレーム１」、「フレーム２」を除算した場合の値であることを示している。図示するように、生成多項式計算部１１１は、フレーム１を受信し終えて、次のフレーム２の先頭情報が検出されると、その後にフレーム１に対する生成多項式による除算処理を行う。生成多項式計算部１１１による除算結果は、フレーム３の先頭情報が検出された後に、フレーム２に対する生成多項式による除算処理が行われるまで変わらない。
【００２３】
１系についても同様である。生成多項式計算部１１３は、先頭情報「１」から、次のフレーム先頭情報「１」の直前までのフレームについて、生成多項式による除算処理を行う。生成多項式計算部１１３は、除算結果を遅延差計測部１１２に出力する。除算結果の時系列情報を図３の（ヘ）に示す。
【００２４】
遅延差計測部１１２は、生成多項式による除算結果（図３（ホ）、（へ））と、例えば、０系のフレームの先頭情報（図３（ロ））から、０系と１系の遅延差を計算する。０系を基準とすると、遅延差計測部１１２は、０系と１系の除算結果が比較可能な期間（時刻Ｔ１以降）において、０系で先頭情報「１」が検出されると、その検出の前（例えば、１ビット分前）までに、０系、１系それぞれの伝送路が受信し終えたフレームについての除算結果を比較する。図３の場合、０系と１系の除算結果を比較可能な期間で、且つ、０系で先頭情報「１」が検出されるのはフレーム３の先頭情報「１」が検出されたときである。そのときに比較可能な除算結果は、共にフレーム１についての除算結果である。この場合、除算対象が同じなので０系と１系での除算結果は一致する。除算結果が一致する場合、遅延差計測部１１２は、基準となる０系に対して、１系が遅延していると判定する。また、その遅延量は、先行する０系で先頭情報「１」を検出してから、１系で最初に先頭情報「１」を検出するまでの間である。この例では、図３に示す「遅延差Ａ」が遅延量である。遅延差計測部１１２は、フレーム先頭情報検出部１０１が出力した先頭情報の時系列情報（図３（ロ））と、フレーム先頭情報検出部１０２が出力した先頭情報の時系列情報（図３（二））とに基づいて、遅延差Ａを算出する。遅延差計測部１１２は、０系に対して１系が「遅延差Ａ」だけ遅延していることを示す遅延差情報を書込みアドレス同期処理部１１４へ出力する。
【００２５】
次に図４を参照して、１系の伝送路よりも０系の伝送路から受信するデータの方が遅れて伝送される場合の処理例を説明する。
図４における（イ）〜（ト）のグラフの意味は、図３で説明したものと同様である。また、基準を０系とする。図４の場合、０系よりも１系の方が、データが早く到着する。すると、０系と１系の除算結果が比較可能な期間（時刻Ｔ２以降）において、基準である０系で先頭情報「１」が検出されると（フレーム３）、遅延差計測部１１２は、そのタイミングで比較可能な除算結果（０系はフレーム１、１系はフレーム２）を比較する。図３の場合と異なり、図４の場合には、除算対象のデータが異なるため、除算結果は一致しない。除算結果が一致しない場合、遅延差計測部１１２は、基準となる０系に対して、１系が先行している（基準となる０系が遅延している）と判定する。また、その遅延量は、先行している１系で先頭情報「１」を検出してから、０系で最初に先頭情報「１」を検出するまでの間である。図４の場合、「遅延差Ｂ」が遅延量である。遅延差計測部１１２は、図４（ロ）、（ニ）に基づいて、遅延量を算出する。遅延差計測部１１２は、１系に対して０系が「遅延差Ｂ」だけ遅延していることを示す遅延差情報を書込みアドレス同期処理部１１４へ出力する。
【００２６】
このように遅延差計測部１１２は、基準となる系のフレーム先頭情報検出部１０１又は１０２が出力した先頭情報の時系列情報（図３、図４の（ロ）又は（ニ））と、生成多項式計算部１１１、１１３が出力した生成多項式の有無（０系と１系の両方で除算結果が算出されていて比較可能かどうか）に基づいて、遅延差情報の生成タイミングを判定する。また、遅延差計測部１１２は、０系と１系の除算結果、つまり除算対象となるフレームが一致するかどうかによって、遅延関係（０系、１系のどちらが遅延しているか）を判定する。また、遅延差計測部１１２は、判定した遅延関係と、０系および１系の先頭情報のタイミングチャート（図３と図４の（ロ）、（ニ））に基づいて遅延量を算出する。本実施形態によれば、フレームの先頭情報のみから、簡単に伝送路間の遅延差を計測することが可能である。
【００２７】
なお、図３、図４に例示した、遅延関係と遅延量の算出タイミングは一例である。例えば、０系と基準としてフレーム３の先頭情報「１」を検出してから、１ビット分遅れたタイミングで算出を行ってもよい。その場合、除算結果と遅延関係の判断は、上記の説明と逆になる。つまり、除算結果が一致すれば、1系が先行し、除算結果が一致しない場合、1系が遅延すると判断する。
【００２８】
＜３．データ同期書込み処理＞
図１に戻り、データの同期書込み以降の処理について説明する。
書込みアドレス同期処理部１１４は、遅延差計測部１１２から遅延差情報を取得する。また、書込みアドレス同期処理部１１４は、フレーム先頭情報検出部１０１から０系の先頭情報の時系列データを取得し、フレーム先頭情報検出部１０２から１系の先頭情報の時系列データを取得する。また、書込みアドレス同期処理部１１４には、現用系が０系か１系かを示す情報が通知される。書込みアドレス同期処理部１１４は、遅延差計測部１１２が算出した遅延差に基づいて、０系と１系の書込み側での同期を行う。書込み側での同期とは、メモリ部１２０に０系と１系のデータを書き込む際のアドレスのオフセット量を算出することを意味する。オフセット量の算出にあたっては、現用系側のデータに影響が出ないように、予備系側のオフセット量を現用側に合わせ込むことで同期させる。図３の例で、０系が現用系だとすると、０系（現用系）に対して１系（予備系）の方が遅延差Ａだけ遅れているので、１系で受信したデータをメモリ部１２０に書き込む際に、１系の書き込みアドレスに対して、遅延差Ａだけ補正することで、０系の書き込みデータと、１系の書き込みデータの同期を行う。例えば、何の補正もしない場合、時刻ｔ１に０系で受信したデータをアドレスＸ１に書き込み、同じ時刻に１系で受信したデータをアドレスＸ２に書き込むようになっているとする。時刻ｔ１に０系でフレーム１の受信を開始し、時刻（ｔ１＋遅延差Ａ）に１系でフレーム１の受信を開始した場合、書込みアドレス同期処理部１１４は、０系（現用系）については、受信したフレーム１のデータ書き込み位置のアドレス情報をアドレスＸ１に設定する。また、予備系の１系については、時刻（ｔ１＋遅延差Ａ）に受信したデータは、本来であれば、例えば、アドレスＸ２から「遅延差Ａに相当するアドレス」分離れた値のアドレスに書き込むところを、「遅延差Ａに相当するアドレス」分を補正（例えば、アドレスＸ２に対してプラス又はマイナスする。）したアドレスＸ２を算出し、補正後のアドレスＸ２を、１系で受信したフレーム１のデータ書き込み位置のアドレス情報として設定する。
【００２９】
反対に図４の場合は、１系の方が０系に比べ、遅延差Ｂだけ早いので、１系のデータをメモリ部１２０に書き込む際に、１系の書き込みアドレスを遅延差Ｂに相当するアドレス分だけ図３の場合と逆方向に補正（図３の場合にマイナスしていればプラスする。）することで、０系の書き込みデータと１系の書き込みデータの同期を行う。書込みアドレス同期処理部１１４は、１系側の書き込みアドレスを補正し、補正後の書き込みアドレスを１系用のデータ書き込み位置のアドレス情報として設定する。
書込みアドレス同期処理部１１４は、０系についての書き込みアドレス情報を、メモリ書込み制御部１１５へ出力する。書込みアドレス同期処理部１１４は、１系についての書き込みアドレス情報を、メモリ書込み制御部１１６へ出力する。
【００３０】
メモリ書込み制御部１１５，１１６は、それぞれ、メモリ部１２０の書込みアドレス同期処理部１１４から指示されたアドレスに受信データの書き込みを行う。
【００３１】
＜４．データの正常性のチェック＞
以上の処理と並行して、入力エラー監視部１３０は、０系のデータと１系の受信したデータを取得し、それぞれについて、受信フレームのエラーのチェックを行う。例えば、入力エラー監視部１３０は、０系と１系それぞれに入力フレームが存在するかなどの監視を行う。入力エラー監視部１３０による受信フレームの異常のチェック方法には、一般に無瞬断切替装置で用いられるチェック方法と同様の方法を適用することができる。入力エラー監視部１３０は、０系と１系のそれぞれについてのチェック結果を含んだアラーム情報を、次のデータ読出制御部１４０に出力する。
【００３２】
＜５．現用系の選択／切り替え＞
データ読出制御部１４０では、ＡｃｔｉｖｅＰｏｒｔ制御部１４２が、０系と１系のアラーム情報を取得する。ＡｃｔｉｖｅＰｏｒｔ制御部１４２は、アラーム情報に基づいて、現用系の選択を行う。例えば、ユーザにより０系が現用系として設定されている場合、０系のアラーム情報に異常を示す情報が含まれていなければ、ＡｃｔｉｖｅＰｏｒｔ制御部１４２は、０系を現用系に設定する。０系のアラーム情報に異常を示す情報が含まれていて、１系のアラーム情報に異常が含まれていない場合、ＡｃｔｉｖｅＰｏｒｔ制御部１４２は、１系を現用系に設定する。つまり、現用系を０系から１系に切り替える。ＡｃｔｉｖｅＰｏｒｔ制御部１４２は、選択した系の情報をメモリ読出制御部１４１と書込みレート監視部１５０へ出力する。
【００３３】
＜６．書き込みレートの監視＞
書込みレート監視部１５０は、０系と１系のうち、ＡｃｔｉｖｅＰｏｒｔ制御部１４２から通知される選択された系の情報に基づいて、選択されている系（現用系）における書込みレートの監視を行う。例えば、現用系が０系の場合、書込みレート監視部１５０は、メモリ書込み制御部１１５がメモリ部１２０へ受信データを書き込む単位時間当たりの書き込みデータ量を監視する。書込みレート監視部１５０は、監視により得た書き込みレートをデータ読出制御部１４０に出力する。
【００３４】
＜７．メモリからの受信データの読み出し＞
データ読出制御部１４０では、読出しレート制御部１４３が書き込みレートの情報を取得する。読出しレート制御部１４３は、書込みレート監視部１５０から取得した書込みレートと同じレートで読み出しを行うよう読み出しレートを算出し、メモリ読出制御部１４１に読み出しレートを通知する。メモリ読出制御部１４１は、ＡｃｔｉｖｅＰｏｒｔ制御部１４２から得た現用系の情報と通知された読み出しレートとに基づいて、メモリ部１２０に書き込まれた現用系の受信データを指定された読み出しレートで読み出す。ＡｃｔｉｖｅＰｏｒｔ制御部１４２による現用系の選択に合わせて、例えば、メモリの上位アドレスを切り替えることで読み出し先を０系と１系で切り替えるように構成してもよい。メモリ読出制御部１４１は、読み出した受信フレームを受信部５へ出力する。これにより。０系と１系に冗長化された伝送路を利用して、現用系と予備系を切り替えながら、信頼性の高いデータ伝送を実現することができる。
【００３５】
（作用・効果）
本実施形態に係る無瞬断切替装置１０は、図２に例示するアーキテクチャを採用し、フレームの先頭を区別できる同期信号をパケットに挿入することで現用系と予備系を切り替えることができる。また、０系と１系の無瞬断切り替えに必要な伝送路間の遅延差を、パケットの制御情報の中に、フレームの先頭情報を１ビット入れること、および、生成多項式による除算結果の一致確認により算出することができる。また、０系と１系の遅延関係が、０系が１系より遅れている場合、先行している場合の何れでも対応が可能である。従って、一般的な無瞬断切替装置で採用されている遅延大側を基準とする位相合わせを行う必要が無く、これまで無瞬断切り替えの際に制約となっていた、伝送路間の遅延差について、より柔軟に設計することが可能となる。
【００３６】
なお、０系と１系の遅延差をどの程度許容するかについても重要であるが、例えば、メモリ部１２０の容量の増加や、所定フレーム毎（例えば、２フレーム毎）の先頭パケットの先頭情報に「１」を設定し、他のパケットにはフレームの先頭であっても「０」を設定する等の調整を行うことで、より長い遅延差を許容することができる。従って、無瞬断切替装置１０は、様々な運用条件の伝送路に適用することができる。
【００３７】
図５は、本発明の一実施形態における無瞬断切替装置の最小構成を示す図である。
図５に示すように無瞬断切替装置２０は、少なくとも同期信号検出部２１と、同一性判定部２２と、遅延差算出部２３とを備える。
同期信号検出部２１は、複数の伝送路を介して受信したデータの各々について、データに含まれる同期信号（先頭情報「１」）を検出する。
同一性判定部２２は、前記同期信号を受信するまでに各々の伝送路を介して受信したデータの同一性を判定する。
遅延差算出部２３は、各々の伝送路について検出した同期信号と同一性の判定結果から、伝送路間の遅延関係および遅延量を算出する。
上記の実施形態の構成と対比すると、同期信号検出部２１は、フレーム先頭情報検出部１００に対応し、同一性判定部２２と遅延差算出部２３は、遅延差計測部１１２に対応する。
【００３８】
図６は、本発明の一実施形態における無瞬断切替装置のハードウェア構成の一例を示す図である。
コンピュータ９００は、ＣＰＵ９０１、主記憶装置９０２、補助記憶装置９０３、入出力インタフェース９０４、通信インタフェース９０５を備える。上述の無瞬断切替装置１０は、コンピュータ９００に実装される。そして、上述したフレーム先頭情報検出部１００、データ同期書き込み部１１０、メモリ部１２０、入力エラー監視部１３０、データ読出制御部１４０、書込みレート監視部１５０の各機能の一部または全部は、プログラムの形式で補助記憶装置９０３に記憶されている。ＣＰＵ９０１は、プログラムを補助記憶装置９０３から読み出して主記憶装置９０２に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ９０１は、プログラムに従って、記憶領域を主記憶装置９０２に確保する。また、ＣＰＵ９０１は、プログラムに従って、処理中のデータを記憶する記憶領域を補助記憶装置９０３に確保する。
【００３９】
なお、少なくとも１つの実施形態において、補助記憶装置９０３は、一時的でない有形の媒体の一例である。一時的でない有形の媒体の他の例としては、入出力インタフェース９０４を介して接続される磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等が挙げられる。また、このプログラムが通信回線によってコンピュータ９００に配信される場合、配信を受けたコンピュータ９００が当該プログラムを主記憶装置９０２に展開し、上記処理を実行しても良い。また、当該プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、当該プログラムは、前述した機能を補助記憶装置９０３に既に記憶されている他のプログラムとの組み合わせで実現するもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【００４０】
また、上述した無瞬断切替装置１０の各機能の全て又は一部は、ＡＳＩＣ（Application Specific Integrated Circuit）やＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field-Programmable Gate Array）等のハードウェアを用いて実現されてもよい。
【００４１】
その他、本発明の趣旨を逸脱しない範囲で、上記した実施の形態における構成要素を周知の構成要素に置き換えることは適宜可能である。また、この発明の技術範囲は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【符号の説明】
【００４２】
１・・・伝送システム
２，４・・・伝送装置
３・・・送信部
５・・・受信部
１０・・・無瞬断切替装置
１００・・・フレーム先頭情報検出部
１１０・・・データ同期書き込み部
１１１，１１３・・・生成多項式計算部
１１２・・・遅延差計測部
１１４・・・書込みアドレス同期処理部
１１５，１１６・・・メモリ書込み制御部
１２０・・・メモリ部
１３０・・・入力エラー監視部
１４０・・・データ読出制御部
１４１・・・メモリ読出制御部
１４２・・・ＡｃｔｉｖｅＰｏｒｔ制御部
１４３・・・読出しレート制御部
１５０・・・書込みレート監視部
２０・・・無瞬断切替装置
２１・・・同期信号検出部
２２・・・同一性判定部
２３・・・遅延差算出部
９００・・・コンピュータ
９０１・・・ＣＰＵ、
９０２・・・主記憶装置、
９０３・・・補助記憶装置、
９０４・・・入出力インタフェース
９０５・・・通信インタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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