(57)【要約】【課題】動作信頼性を向上させることが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、Ｚ方向に積層され、Ｘ方向に延伸する第１導電層と、Ｚ方向に積層されＸ方向に延伸し、Ｙ方向に第１導電層と離れて配置された第２及び第３導電層と、Ｚ方向に延伸するコンタクトプラグＣＰ２と、第２導電層と第３導電層間でＺ方向に延伸し、コンタクトプラグの周囲に連続的に設けられ、コンタクトプラグが配置された第１領域を囲むメモリトレンチＭＳＴと、第１領域とＸ方向に離れ、第１導電層をＺ方向に貫通するメモリピラーＭＰを含む第２領域とを備える。第２導電層は、第１領域と第２領域との間でＸ方向に延伸し、さらにＹ方向に延伸して第１導電層と接続され、第３導電層は、第１領域の第２領域と反対側でＸ方向に延伸し、さらにＹ方向に延伸して第１導電層と接続される。【選択図】図２０
2020155714.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、前記基板表面と垂直な第１方向に積層され、前記第１方向と交差する第２方向に延伸する第１導電層と、
前記基板上に前記第１方向に積層され、前記第２方向に延伸し、前記第２方向と交差する第３方向に前記第１導電層と離れて配置された第２導電層と、
前記基板上に前記第１方向に積層され、前記第２方向に延伸し、前記第３方向に前記第１導電層と離れて配置された第３導電層と、
前記基板上に設けられ、前記第１方向に延伸するコンタクトプラグと、
前記第２導電層と前記第３導電層との間で前記第１方向に延伸し、前記コンタクトプラグの周囲に連続的に設けられ、前記コンタクトプラグが配置された第１領域を囲む第１絶縁層と、
前記第１領域と前記第２方向に離れて設けられ、前記第１導電層を前記第１方向に貫通するピラーを含む第２領域と、
を具備し、
前記第２導電層は、前記第１領域と前記第２領域との間において前記第２方向に延伸し、さらに前記第３方向に延伸して前記第１導電層と接続され、
前記第３導電層は、前記第１領域の、前記第２領域と反対側において前記第２方向に延伸し、さらに前記第３方向に延伸して前記第１導電層と接続される半導体記憶装置。
【請求項２】
前記第２領域は、前記第２方向に延伸した前記第１導電層を有し、前記第１導電層は第１部分、第２部分、及び１対の第３部分を含み、
前記第１部分及び前記第２部分の各々は前記第２方向に延伸し、前記１対の第３部分は前記第３方向に延伸し、
前記１対の第３部分の各々の一端は、前記第１部分の一端と、隣接する他の第１部分の一端とにそれぞれ接続され、
前記１対の第３部分の各々の他端は、前記第２部分の中央部に接続され、
前記１対の第３部分は前記第２方向に第１間隔で配列され、前記１対の第３部分が前記第１部分及び前記他の第１部分と前記第２部分とを電気的に接続する請求項１に記載の半導体記憶装置。
【請求項３】
前記第２領域は、前記第２方向に延伸した前記第１導電層を有し、前記第１導電層は第１部分、第２部分、及び第３部分を含み、
前記第１部分及び前記第２部分の各々は前記第２方向に延伸し、前記第３部分は前記第３方向に延伸し、
前記第３部分の一端は前記第１部分に接続され、前記第３部分の他端は前記第２部分の一端に接続される請求項１に記載の半導体記憶装置。
【請求項４】
前記第１部分の配線幅は、前記第２部分及び前記第３部分の配線幅より長い請求項２または３に記載の半導体記憶装置。
【請求項５】
前記基板と前記第１導電層との間に設けられた周辺回路と、
前記第１導電層の上方に設けられた配線層と、
をさらに具備し、
前記コンタクトプラグは、前記配線層と前記周辺回路とを電気的に接続する請求項１に記載の半導体記憶装置。
【請求項６】
前記第１領域の一端から離れて前記第３方向に配列された第１絶縁部と、
前記第１領域の他端から離れて前記第３方向に配列された第２絶縁部と、
前記第１領域の前記一端と前記他端との間に前記第３方向に配列された第３絶縁部と、
をさらに具備し、
前記第１絶縁部、前記第２絶縁部、及び前記第３絶縁部の前記第３方向の幅は、前記第１絶縁層の前記第３方向の幅より長い請求項１に記載の半導体記憶装置。
【請求項７】
前記ピラーは前記第１部分と前記第２部分との間に設けられ、
前記ピラーと、前記第１部分及び前記第２部分とが交差する部分は、メモリセルトランジスタとして機能する請求項２または３に記載の半導体記憶装置。
【請求項８】
基板上に第１方向に積層され、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
前記基板上に前記第１方向に積層され、前記第２方向に延伸し、前記第２方向と交差する第３方向に前記第１導電層と離れて配置された複数の第２導電層と、
前記第１導電層と前記第２導電層との間に配置され、前記第１方向及び前記第２方向に延伸する第１絶縁層と、
前記第２方向に沿って前記第１絶縁層に配列され、前記第１方向に延伸する複数の第１ピラーと、
前記基板上に前記第１方向に積層され、前記第２方向に延伸し、前記第３方向に前記第２導電層と離れて配置された複数の第３導電層と、
前記基板上に前記第１方向に積層され、前記第２方向に延伸し、前記第３方向に前記第３導電層と離れて配置された複数の第４導電層と、
前記第３導電層と前記第４導電層との間に配置され、前記第１方向及び前記第２方向に延伸する第２絶縁層と、
前記第２方向に沿って前記第２絶縁層に配列され、前記第１方向に延伸する複数の第２ピラーと、
前記第２導電層と前記第３導電層との間に配置され、前記第１方向及び前記第２方向に延伸する第２絶縁層と、
前記第２絶縁層に設けられ、前記第１方向に延伸するコンタクトプラグと、
を具備し、
前記第２絶縁層の前記第３方向の幅は、前記第１絶縁層の前記第３方向の幅より長い半導体記憶装置。
【請求項９】
前記第１絶縁層または前記第２絶縁層に配置され、前記第１方向に延伸する複数の第１絶縁部をさらに具備し、
前記コンタクトプラグは、前記第１絶縁部を通る前記第３方向に沿ったライン上に配置される請求項８に記載の半導体記憶装置。
【請求項１０】
前記第２絶縁層は複数の絶縁層を有し、
前記複数の絶縁層間に設けられ、前記第１方向に延伸する第２絶縁部と、
前記第１ピラーの上方に設けられ、前記第１ピラーに電気的に接続されたビット線と、
をさらに具備し、
前記第２絶縁部は、前記ビット線と前記基板との間に配置される請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／０２７１３４８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作信頼性を向上させることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板上に、前記基板表面と垂直な第１方向に積層され、前記第１方向と交差する第２方向に延伸する第１導電層と、前記基板上に前記第１方向に積層され、前記第２方向に延伸し、前記第２方向と交差する第３方向に前記第１導電層と離れて配置された第２導電層と、前記基板上に前記第１方向に積層され、前記第２方向に延伸し、前記第３方向に前記第１導電層と離れて配置された第３導電層と、前記基板上に設けられ、前記第１方向に延伸するコンタクトプラグと、前記第２導電層と前記第３導電層との間で前記第１方向に延伸し、前記コンタクトプラグの周囲に連続的に設けられ、前記コンタクトプラグが配置された第１領域を囲む第１絶縁層と、前記第１領域と前記第２方向に離れて設けられ、前記第１導電層を前記第１方向に貫通するピラーを含む第２領域とを具備する。前記第２導電層は、前記第１領域と前記第２領域との間において前記第２方向に延伸し、さらに前記第３方向に延伸して前記第１導電層と接続され、前記第３導電層は、前記第１領域の、前記第２領域と反対側において前記第２方向に延伸し、さらに前記第３方向に延伸して前記第１導電層と接続される。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態の半導体記憶装置の回路構成を示すブロック図である。
【図２】図２は、実施形態におけるメモリセルアレイ内のブロックの回路図である。
【図３】図３は、実施形態の半導体記憶装置におけるレイアウトの概要を説明する図である。
【図４】図４は、実施形態におけるメモリアレイ領域とフックアップ領域の一部を示す平面図である。
【図５】図５は、実施形態におけるブロックのＹ方向に沿った断面図である。
【図６】図６は、実施形態におけるブロックのＸ方向に沿った断面図である。
【図７】図７は、実施形態におけるメモリピラーのＸＹ面に沿った断面図である。
【図８】図８は、実施形態におけるメモリピラーのＹＺ面に沿った断面図である。
【図９】図９は、実施形態におけるメモリピラーの等価回路図である。
【図１０】図１０は、実施形態の半導体記憶装置におけるレイアウトの概要を示す図である。
【図１１】図１１は、第１実施形態の第１例におけるブロックの境界部を示す平面レイアウトである。
【図１２】図１２は、図１１におけるＡ１−Ａ２線に沿った断面図である。
【図１３】図１３は、第１例の変形例におけるブロックの境界部を示す平面レイアウトである。
【図１４】図１４は、第１実施形態の第２例におけるメモリ領域とコンタクト領域を示す平面レイアウトである。
【図１５】図１５は、図１４におけるＡ３−Ａ４線に沿った断面図である。
【図１６】図１６は、メモリ領域とコンタクト領域におけるスリット領域の配列を示す図である。
【図１７】図１７は、メモリアレイ領域内のスリット領域を用いたリプレース工程を説明する図である。
【図１８】図１８は、第２実施形態の第１例における導電層、メモリトレンチ及びメモリピラーの平面レイアウトである。
【図１９】図１９は、第２実施形態の第２例における導電層、メモリトレンチ及びメモリピラーの平面レイアウトである。
【図２０】図２０は、図１９に示したコンタクト配置領域を含む導電層の平面レイアウトである。
【図２１】図２１は、第２実施形態の第３例における導電層、メモリトレンチ及びメモリピラーの平面レイアウトである。
【図２２】図２２は、図２１に示したコンタクト配置領域を含む導電層の平面レイアウトである。
【図２３】図２３は、第２実施形態の第４例における導電層、メモリトレンチ及びメモリピラーの平面レイアウトである。
【図２４】図２４は、図２３に示したコンタクト配置領域を含む導電層の平面レイアウトである。
【図２５】図２５は、第２実施形態の第５例における導電層及びメモリトレンチの平面レイアウトである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。
【０００９】
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
【００１０】
１．１  半導体記憶装置の回路ブロック構成
まず、第１実施形態の半導体記憶装置の回路ブロック構成について説明する。第１実施形態の半導体記憶装置は、データを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリである。
【００１１】
図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、ドライバ１２、センスアンプ１３、アドレスレジスタ１４、コマンドレジスタ１５、入出力回路１６、及びシーケンサ１７を備える。なお、例えば、半導体記憶装置１には、外部にＮＡＮＤバスを介して外部装置（例えば、ホスト装置あるいはコントローラ）（不図示）が接続される。
【００１２】
１．１．１  各ブロックの構成
メモリセルアレイ１０は、複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…ＢＬＫｎ（ｎは０以上の整数）を備える。複数のブロックＢＬＫ０〜ＢＬＫｎの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタの各々は、データを不揮発に記憶可能であり、さらにデータを電気的に書き換え可能である。メモリセルアレイ１０には、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。メモリセルアレイ１０及びブロックＢＬＫの詳細については後述する。
【００１３】
ロウデコーダ１１は、アドレスレジスタ１４からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１１は、ロウアドレスのデコード結果に基づいて、ブロックＢＬＫのいずれかを選択し、さらに選択したブロックＢＬＫ内のワード線を選択する。さらに、ロウデコーダ１１は、メモリセルアレイ１０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【００１４】
ドライバ１２は、選択されたブロックＢＬＫに、ロウデコーダ１１を介して複数の電圧を供給する。
【００１５】
センスアンプ１３は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。センスアンプ１３は、またデータの書き込み時には、書き込みデータＤＡＴをビット線に転送する。
【００１６】
アドレスレジスタ１４は、例えば、外部装置から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。コマンドレジスタ１５は、外部装置から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１７に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
【００１７】
入出力回路１６は、複数の入出力線（ＤＱ線）を介して外部装置と接続される。入出力回路１６は、外部装置からコマンドＣＭＤ、及びアドレスＡＤＤを受信する。入出力回路１６は、受信したコマンドＣＭＤをコマンドレジスタ１５に送信し、また受信したアドレスＡＤＤをアドレスレジスタ１４に送信する。また、入出力回路１６は、外部装置との間で、データＤＡＴの送受信を行う。
【００１８】
シーケンサ１７は、外部装置から制御信号ＣＮＴを受信する。制御信号ＣＮＴは、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎなどを含む。信号名に付記された“ｎ”は、その信号がローアクティブであることを示す。
【００１９】
シーケンサ１７は、コマンドレジスタ１５に保持されたコマンドＣＭＤ、及び制御信号ＣＮＴに基づいて、半導体記憶装置１の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１５から受信した書き込みコマンドに基づいて、ロウデコーダ１１、ドライバ１２、及びセンスアンプ１３を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ１７は、またコマンドレジスタ１５から受信した読み出しコマンドに基づいて、ロウデコーダ１１、ドライバ１２、及びセンスアンプ１３を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタから読み出しを行う。
【００２０】
１．１．２  メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の回路構成について説明する。メモリセルアレイ１０は、前述したように、複数のブロックＢＬＫ０〜ＢＬＫｎを有する。ここでは、１つのブロックＢＬＫの回路構成を説明するが、その他のブロックの回路構成も同様である。
【００２１】
図２は、メモリセルアレイ１０内の１つのブロックＢＬＫの回路図である。ブロックＢＬＫは、複数のストリングユニットを備える。ここでは、一例として、ブロックＢＬＫがストリングユニットＳＵ０、ＳＵ１、ＳＵ２、…、ＳＵ７を備える場合を説明する。ストリングユニットＳＵ０〜ＳＵ７の各々は、例えば、書き込み単位としての１ページに相当する。図２には、ストリングユニットＳＵ０〜ＳＵ３までを示す。なお、ブロックＢＬＫが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ７の各々を示すものとする。
【００２２】
ストリングユニットＳＵ０〜ＳＵ７は、偶数番目のストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６と、奇数番目のストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７とを含む。以降、偶数番目のストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６の各々をＳＵｅと称し、奇数番目のストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７の各々をＳＵｏと称する。
【００２３】
偶数番目のストリングユニットＳＵｅは、複数のＮＡＮＤストリングＮＳｅを含む。奇数番目のストリングユニットＳＵｏは、複数のＮＡＮＤストリングＮＳｏを含む。なお、ＮＡＮＤストリングＮＳｅとＮＡＮＤストリングＮＳｏとを区別せず、それらの各々を指す場合、ＮＡＮＤストリングＮＳと称する。
【００２４】
ＮＡＮＤストリングＮＳは、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及びセレクトトランジスタＳＴ１、ＳＴ２を含む。ここでは、一例として、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタを備える場合を示すが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタの数は、任意に設定可能である。
【００２５】
メモリセルトランジスタＭＴ０〜ＭＴ７の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０〜ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層に導電層を用いたＦＧ（floating gate）型であってもよい。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。
【００２６】
ストリングユニットＳＵ０〜ＳＵ７の各々におけるセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、…、ＳＧＤ７にそれぞれ接続される。セレクトゲート線ＳＧＤ０〜ＳＧＤ７の各々は、ロウデコーダ１１によって独立に制御される。
【００２７】
偶数番目のストリングユニットＳＵ０、ＳＵ２、…、ＳＵ６の各々におけるセレクトトランジスタＳＴ２のゲートは、例えば、セレクトゲート線ＳＧＳｅに接続される。奇数番目のストリングユニットＳＵ１、ＳＵ３、…、ＳＵ７の各々におけるセレクトトランジスタＳＴ２のゲートは、例えば、セレクトゲート線ＳＧＳｏに接続される。セレクトゲート線ＳＧＳｅとＳＧＳｏは、例えば、同一の配線として接続されてもよいし、別々の配線であってもよい。
【００２８】
また、同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬｅ０、ＷＬｅ１、ＷＬｅ２、…、ＷＬｅ７に接続される。他方、ストリングユニットＳＵｏに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬｏ０、ＷＬｏ１、ＷＬｏ２、…、ＷＬｏ７に接続される。ワード線ＷＬｅ０〜ＷＬｅ７の各々及びＷＬｏ０〜ＷＬｏ７の各々は、ロウデコーダ１１によって独立に制御される。
【００２９】
ブロックＢＬＫは、例えば、データの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。なお、データはストリングユニットＳＵ単位で消去されてもよいし、またはストリングユニットＳＵ未満の単位で消去されてもよい。
【００３０】
さらに、メモリセルアレイ１０内において同一列にあるＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）にそれぞれ接続される。ただし、ｍは１以上の自然数である。すなわち、ビット線ＢＬ０〜ＢＬ（ｍ−１）の各々は、複数のストリングユニットＳＵ間でＮＡＮＤストリングＮＳを共通に接続する。さらに、複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。
【００３１】
すなわち、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫは、ワード線ＷＬｅを共通にする複数のストリングユニットＳＵｅと、ワード線ＷＬｏを共通にする複数のストリングユニットＳＵｏとを含む。さらに、メモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。
【００３２】
メモリセルアレイ１０内において、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板の上方に順次積層されることにより、セレクトトランジスタＳＴ２、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１が三次元に積層されたメモリセルアレイ１０が形成されている。
【００３３】
更に、メモリセルアレイ１１０の構成についてはその他の構成であってもよい。すなわちメモリセルアレイ１１０の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３４】
１．２  半導体記憶装置のレイアウト及び構造
次に、第１実施形態の半導体記憶装置１のレイアウト及び構造について説明する。
【００３５】
１．２．１  半導体記憶装置のレイアウト及び構造の概要
図３は、第１実施形態の半導体記憶装置におけるレイアウトの概略図である。図３を含む以降の図において、半導体基板面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向（積層方向）とする。
【００３６】
半導体記憶装置１は、メモリアレイ領域１００、及びフックアップ領域２００ｅ及び２００ｏを備える。フックアップ領域２００ｅ及び２００ｏは、Ｘ方向においてメモリアレイ領域１００を挟むように、メモリアレイ領域１００のＸ方向の両端に配置される。すなわち、フックアップ領域２００ｅが、メモリアレイ領域１００のＸ方向の一端に配置され、フックアップ領域２００ｏが、メモリアレイ領域１００のＸ方向の他端に配置される。
【００３７】
メモリアレイ領域１００は、複数のブロックＢＬＫ０〜ＢＬＫｎを有するが、ここではブロックＢＬＫ０〜ＢＬＫ３を示す。ブロックＢＬＫ０〜ＢＬＫ３は、Ｙ方向に順に配列される。
【００３８】
１．２．１．１  メモリアレイ領域とフックアップ領域のレイアウト
次に、半導体記憶装置１が有するメモリアレイ領域１００及びフックアップ領域２００ｅ及び２００ｏのレイアウトについて説明する。
【００３９】
図４は、図３におけるブロックＢＬＫの概要を説明する図であり、メモリアレイ領域１００とフックアップ領域２００ｅ及び２００ｏの一部を示す平面レイアウトである。なお、図４では、ブロックＢＬＫのレイアウトの概要を説明するために、メモリアレイ領域１００内に設けられるスリット領域やコンタクト領域は省略し、メモリトレンチＭＳＴ、メモリピラーＭＰ、及びセレクトゲート線ＳＧＤ（または、ワード線ＷＬ）のレイアウトを示している。メモリアレイ領域１００内の詳細なレイアウトについては、図１０以降にて説明する。
【００４０】
図４に示すように、メモリアレイ領域１００が設けられ、メモリアレイ領域１００の一端及び他端にフックアップ領域２００ｅ及び２００ｏがそれぞれ設けられる。図４では、ワード線ＷＬｅ０〜ＷＬｅ７のうちワード線ＷＬｅ７を、ワード線ＷＬｏ０〜ＷＬｏ７のうちワード線ＷＬｏ７を、それぞれ一例として示す。
【００４１】
ブロックＢＬＫは、前述したように、ストリングユニットＳＵ０〜ＳＵ７を有する。ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６、すなわちストリングユニットＳＵｅのセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６、及びワード線ＷＬｅ７の引き出しは、フックアップ領域２００ｅに設けられる。コンタクトプラグＣＰ１ｅの各々は、セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６を上層配線（不図示）にそれぞれ接続するものである。ワード線ＷＬｅ７は、セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６より下層に設けられる。
【００４２】
ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７、すなわちストリングユニットＳＵｏのセレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７、及びワード線ＷＬｏ７の引き出しは、フックアップ領域２００ｏに設けられる。コンタクトプラグＣＰ１ｏの各々は、セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７を上層配線（不図示）にそれぞれ接続するものである。ワード線ＷＬｏ７は、セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７より下層に設けられる。
【００４３】
ブロックＢＬＫは、複数のメモリトレンチＭＳＴ、複数のメモリピラーＭＰ、複数のセレクトゲート線ＳＧＤ、及び複数のワード線ＷＬ（不図示）を有する。複数のメモリトレンチＭＳＴは、Ｘ方向に延伸し、Ｙ方向に所定間隔で配列される。メモリトレンチＭＳＴは、絶縁領域（または、絶縁層）であり、例えば、シリコン酸化層を含む。
【００４４】
複数のメモリピラーＭＰは、複数のメモリトレンチＭＳＴ上に、Ｘ方向及びＹ方向に千鳥状に配列される。すなわち、複数のメモリピラーＭＰは、各メモリトレンチＭＳＴ上に、Ｘ方向に所定間隔で配列される。隣接する２つのメモリトレンチＭＳＴを、第１メモリトレンチと第２メモリトレンチとすると、第１メモリトレンチ上に配列されるメモリピラーＭＰに対して、第２メモリトレンチ上に配列されるメモリピラーＭＰは、半ピッチずれた位置にそれぞれ配列される。
【００４５】
隣接するメモリトレンチＭＳＴ間には、導電層２０が設けられる。導電層２０は、後述する導電層２０−０〜２０−１５を含む。導電層２０は、フックアップ領域２００ｅあるいは２００ｏで接続されており、セレクトゲート線ＳＧＤに相当する。ワード線ＷＬｅ７及びＷＬｏ７は、セレクトゲート線ＳＧＤより下層に設けられる。
【００４６】
フックアップ領域２００ｅ及び２００ｏには、メモリトレンチＭＳＴ上にスリット領域ＳＴＨ１が設けられる。スリット領域ＳＴＨ１は、Ｙ方向に配列されたメモリトレンチＭＳＴに１つ置きに配列される。スリット領域ＳＴＨ１は、導電層２０を形成するためのリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域である。スリット領域ＳＴＨ１は、絶縁領域（または、絶縁層）であり、例えば、シリコン酸化層を含む。
【００４７】
フックアップ領域２００ｅ及び２００ｏには、また、メモリトレンチＭＳＴ上及び導電層２０上にスリット領域ＳＴＨ２が設けられる。スリット領域ＳＴＨ２は、Ｙ方向に千鳥状に配列される。スリット領域ＳＴＨ２は、導電層２０を形成するためのリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域であると共に、導電層２０を１つ置きにセレクトゲート線ＳＧＤｅとＳＧＤｏとに絶縁分離する領域である。リプレース工程とは、例えば、ワード線ＷＬ及びセレクトゲート線ＳＧＤが配置されるべき領域に存在する犠牲層（例えば、絶縁層）を除去し、除去された領域を導電層（例えば、タングステン（Ｗ））で置き換える工程である。スリット領域ＳＴＨ２は、絶縁領域（または、絶縁層）であり、例えば、シリコン酸化層を含む。
【００４８】
なお、フックアップ領域２００ｅ及び２００ｏには、積層された複数のワード線の各々に接続されるコンタクトプラグが設けられるが、ここでは省略している。
【００４９】
１．２．１．２  メモリアレイ領域とフックアップ領域の断面構造
次に、メモリアレイ領域１００及びフックアップ領域２００ｅ及び２００ｏの断面構造について説明する。図５は、ブロックＢＬＫのＹ方向に沿った断面図である。なお、導電層間及び導電層上の絶縁層と、及び半導体基板とメモリセルアレイ間の周辺回路は省略している。
【００５０】
図５に示すように、半導体基板（例えば、ｐ型ウェル領域）２３の上方には、導電層２２が設けられる。導電層２２は、セレクトゲート線ＳＧＳｅ及びＳＧＳｏとして機能する。導電層２２の上方には、８層の導電層２１が、Ｚ方向に沿って積層される。各導電層２１は、導電層２１−０〜２１−１５を含み、ワード線ＷＬｅ０〜ＷＬｅ７あるいはＷＬｏ０〜ＷＬｏ７として機能する。
【００５１】
導電層２１の上方には、導電層２０が設けられる。導電層２０は、導電層２０−０〜２０−１５を含み、セレクトゲート線ＳＧＤ０〜ＳＧＤ７として機能する。
【００５２】
導電層２０から導電層２２より下層のソース線ＳＬ（不図示）に達するように、メモリトレンチＭＳＴとメモリピラーＭＰとがＹ方向に交互に設けられる。
【００５３】
導電層２２は、メモリトレンチＭＳＴまたはメモリピラーＭＰを挟んで配置され、交互にセレクトゲート線ＳＧＳｅまたはＳＧＳｏとして機能する。同様に、導電層２１は、メモリトレンチＭＳＴまたはメモリピラーＭＰを挟んで配置され、交互にワード線ＷＬｅまたはＷＬｏとして機能する。
【００５４】
メモリピラーＭＰ上には、コンタクトプラグ２４が設けられる。さらに、コンタクトプラグ２４上には、導電層２５がＹ方向に沿って設けられる。導電層２５は、ビット線ＢＬとして機能する。
【００５５】
また以下に、ブロックＢＬＫのＸ方向に沿った断面について説明する。
【００５６】
図６は、ブロックＢＬＫのＸ方向に沿った断面図であり、一例として図４におけるセレクトゲート線ＳＧＤ０に沿い、かつメモリピラーＭＰを通過する領域の断面構造を示す。なお、導電層間及び導電層上の絶縁層と、及び半導体基板とメモリセルアレイ間の周辺回路は省略している。
【００５７】
半導体基板２３上方には、図５を用いて説明したように、導電層２２、２１、及び２０が順に設けられている。また、メモリアレイ領域１００については、図５を用いて説明した通りである。
【００５８】
図６に示すように、フックアップ領域２００ｅでは、導電層２０〜２２が、例えば階段状に引き出されている。すなわち、ＸＹ面で見た時にフックアップ領域２００ｅにおいて、導電層２０〜２２の各々は、上層の導電層と重ならないテラス部分を有する。このテラス部分上に、コンタクトプラグ２６が設けられる。さらに、コンタクトプラグ２６は、導電層２７に接続される。コンタクトプラグ２６及び導電層２７は、例えば、タングステン（Ｗ）などの金属を含む。
【００５９】
複数の導電層２７によって、偶数のセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６として機能する導電層２０と、偶数のワード線ＷＬｅとして機能する導電層２１と、偶数のセレクトゲート線ＳＧＳｅとして機能する導電層２２とが、それぞれロウデコーダ１１に電気的に接続される。
【００６０】
他方、フックアップ領域２００ｏでは、同様に、導電層２０〜２２が、例えば階段状に引き出されている。すなわち、ＸＹ面で見た時に、フックアップ領域２００ｏにおいて、導電層２０〜２２の各々は、上層の導電層と重ならないテラス部分を有する。このテラス部分上に、コンタクトプラグ２８が設けられる。さらに、コンタクトプラグ２８は、導電層２９に接続される。コンタクトプラグ２８及び導電層２９は、例えば、タングステン（Ｗ）などの金属を含む。
【００６１】
複数の導電層２９によって、奇数のセレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７として機能する導電層２０と、奇数のワード線ＷＬｏとして機能する導電層２１と、奇数のセレクトゲート線ＳＧＳｏとして機能する導電層２２とが、それぞれロウデコーダ１１に電気的に接続される。
【００６２】
１．２．１．３  メモリピラーＭＰの断面構造
次に、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造及び等価回路について説明する。図７は、メモリピラーＭＰのＸＹ面に沿った断面図である。図８は、メモリピラーＭＰのＹＺ面に沿った断面図である。図７及び図８の各々は、特に２つのメモリセルトランジスタＭＴが設けられる領域について示している。
【００６３】
図７及び図８に示すように、メモリピラーＭＰは、絶縁層３０、半導体層３１、及び絶縁層３２乃至３４を含む。ワード線ＷＬｅ及びＷＬｏは導電層２１を含む。
【００６４】
絶縁層３０、半導体層３１、及び絶縁層３２乃至３４の各々は、Ｚ方向に沿って延伸するように設けられる。絶縁層３０は、例えば、シリコン酸化層である。半導体層３１は、絶縁層３０の側面を囲むように設けられる。半導体層３１は、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば、多結晶シリコン層である。
【００６５】
絶縁層３２は、半導体層３１の側面を囲むように設けられる。絶縁層３２は、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えば、シリコン酸化層とシリコン窒化層の積層構造を有している。絶縁層３３は、絶縁層３２の側面を囲むように設けられる。絶縁層３３は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えば、シリコン窒化層である。絶縁層３４は、絶縁層３３の側面を囲むように設けられる。絶縁層３４は、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えば、シリコン酸化層である。メモリピラーＭＰ部を除くメモリトレンチＭＳＴ内には、例えば、シリコン酸化層などの絶縁層が埋め込まれている。
【００６６】
上述の構成により、導電層２１の各層において、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられる。セレクトトランジスタＳＴ１及びＳＴ２も同様の構成を有する。
【００６７】
また、以下にメモリピラーＭＰの等価回路について説明する。図９は、メモリピラーＭＰの等価回路図である。図示するように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリングＮＳｅ及びＮＳｏが形成されている。すなわち、１本のメモリピラーＭＰに２つずつ設けられたセレクトトランジスタＳＴ１は、互いに異なるセレクトゲート線、例えばＳＧＤ０及びＳＧＤ１にそれぞれ接続される。メモリセルトランジスタＭＴｅ０〜ＭＴｅ７及びＭＴｏ０〜ＭＴｏ７は、互いに異なるワード線ＷＬｏ及びＷＬｅにそれぞれ接続される。さらに、セレクトトランジスタＳＴ２も、互いに異なるセレクトゲート線ＳＧＳｅ及びＳＧＳｏにそれぞれ接続される。
【００６８】
メモリピラーＭＰ内の２つのＮＡＮＤストリングＮＳｅ及びＮＳｏの一端は、同一のビット線ＢＬに接続され、さらに他端は同一のソース線ＳＬに接続される。さらに、２つのＮＡＮＤストリングＮＳｅ及びＮＳｏは、バックゲート（半導体層３１）を共通にする。
【００６９】
１．２．２  半導体記憶装置のレイアウト及び構造の詳細
次に、第１実施形態の半導体記憶装置１のレイアウト及び構造の詳細について説明する。
【００７０】
先ず、半導体記憶装置１におけるレイアウトの概要を詳述する。図１０は、半導体記憶装置１におけるレイアウトを詳述した概略図である。
【００７１】
図１０に示すように、フックアップ領域２００ｅが、メモリアレイ領域１００のＸ方向の一端に配置され、フックアップ領域２００ｏが、メモリアレイ領域１００のＸ方向の他端に配置される。ブロックＢＬＫ０〜ＢＬＫ３は、Ｙ方向に順に配列される。
【００７２】
メモリアレイ領域１００は、メモリ領域１００ａ、及びコンタクト領域１００ｂを有する。メモリアレイ領域１００内は、例えば、メモリ領域１００ａの各々と、コンタクト領域１００ｂとに区画される。これらを区画する破線上には、スリット領域ＳＴＨ１が配列される。
【００７３】
メモリ領域１００ａには、メモリピラーＭＰが千鳥状に配列される。コンタクト領域１００ｂには、１つ以上のコンタクトプラグが設けられる。
【００７４】
ブロックＢＬＫの境界、例えば、領域１０１にて示すブロックＢＬＫ０とＢＬＫ１との間にも、１つ以上のコンタクトプラグが設けられる。コンタクトプラグが、ブロックＢＬＫ０とＢＬＫ１との間に設けられる例を第１例として後述する。ここでは、ブロックＢＬＫ０とＢＬＫ１間にコンタクトプラグが設けられる例を示すが、勿論、何れのブロックＢＬＫ間にコンタクトプラグが設けられてもよい。
【００７５】
また、上述したように、メモリ領域１００ａ間に配置されたコンタクト領域１００ｂに、コンタクトプラグが設けられる。コンタクトプラグが、コンタクト領域１００ｂに設けられる例を第２例として後述する。
【００７６】
なお、本実施形態では、コンタクトプラグが、ブロックＢＬＫ間とコンタクト領域１００ｂとの両方に設けられる例を示すが、ブロックＢＬＫ間、あるいはコンタクト領域１００ｂのいずれか一方にコンタクトプラグが設けられてもよい。また、コンタクト領域１００ｂが、メモリアレイ領域１００内に複数設けられてもよい。
【００７７】
１．２．２．１  メモリアレイ領域のレイアウト及び構造の詳細
次に、第１実施形態に係る半導体記憶装置１のメモリアレイ領域１００の平面レイアウトについて説明する。
【００７８】
ａ．第１例
図１１は、図１０に示す領域１０１を拡大した平面レイアウトであり、メモリアレイ領域１００（１００ａ）におけるブロックＢＬＫ０とＢＬＫ１の境界部を示す。図１１には、メモリトレンチＭＳＴ、メモリピラーＭＰ、導電層２１、スリット領域ＳＴＨ１、絶縁領域ＢＳＴ、及びコンタクトプラグＣＰ２を表す。
【００７９】
図１１に示すように、ブロックＢＬＫ０とブロックＢＬＫ１がＹ方向に配列される。ブロックＢＬＫ０及びＢＬＫ１の各々は、複数のメモリトレンチＭＳＴ、複数のメモリピラーＭＰ、複数の導電層２１、及び複数のスリット領域ＳＴＨ１を有する。ブロックＢＬＫ０とブロックＢＬＫ１との間には、絶縁領域ＢＳＴが設けられる。この絶縁領域ＢＳＴについては、後で詳述する。
【００８０】
メモリトレンチＭＳＴ、及びメモリピラーＭＰのレイアウトについては、図４を用いた説明と同様である。
【００８１】
隣接するメモリトレンチＭＳＴ間には、導電層２１が設けられる。導電層２１は、フックアップ領域２００ｅあるいは２００ｏで接続されており、ワード線ＷＬに相当する。
【００８２】
メモリトレンチＭＳＴ上には、スリット領域ＳＴＨ１が設けられる。スリット領域ＳＴＨ１は、Ｙ方向に配列されたメモリトレンチＭＳＴに１つ置きに配列される。
【００８３】
スリット領域ＳＴＨ１は、導電層２１を形成するためのリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域である。スリット領域ＳＴＨ１は、絶縁層であり、例えば、シリコン酸化層を含む。スリット領域ＳＴＨ１の配列については後で詳述する。
【００８４】
以下に、ブロックＢＬＫ０とＢＬＫ１間の絶縁領域ＢＳＴについて説明する。
【００８５】
ブロックＢＬＫ０とブロックＢＬＫ１との間には、複数の絶縁領域ＢＳＴが設けられる。絶縁領域ＢＳＴの各々は、Ｘ方向に延伸した所定の長さを有し、所定の間隔でＸ方向に配列される。絶縁領域ＢＳＴのＹ方向の幅は、メモリトレンチＭＳＴのＹ方向の幅より長い。絶縁領域ＢＳＴ間には、スリット領域ＳＴＨ１が配置される。
【００８６】
絶縁領域ＢＳＴには、１つ以上のコンタクトプラグＣＰ２が設けられる。図１１では、スリット領域ＳＴＨ１がＹ方向に配列されたライン上に、コンタクトプラグＣＰ２が配置されている。すなわち、コンタクトプラグＣＰ２は、スリット領域ＳＴＨ１を通るＹ方向に沿ったライン上に配置される。しかし、コンタクトプラグＣＰ２の位置は、ビット線ＢＬによって遮られない位置であれば、絶縁領域ＢＳＴの何れの位置であってもよい。
【００８７】
コンタクトプラグＣＰ２は、メモリアレイ領域１００より上層の上層配線と、メモリアレイ領域１００より下層に設けられる周辺回路との間に接続される。周辺回路は、半導体基板２３とメモリアレイ領域１００との間に設けられる。
【００８８】
さらに、メモリピラーＭＰの上方にはビット線ＢＬが設けられ、メモリピラーＭＰはビット線ＢＬに電気的にそれぞれ接続される。
【００８９】
次に、メモリアレイ領域１００内の領域１０１の断面構造について説明する。図１２は、図１１におけるＡ１−Ａ２線に沿った断面図であり、絶縁領域ＢＳＴ、コンタクトプラグＣＰ２、導電層２０，２１を含む積層体、及びメモリピラーＭＰ等の断面を示す。
【００９０】
図１２に示すように、半導体記憶装置１は、半導体基板２３上に設けられた周辺回路領域３００と、周辺回路領域３００上に設けられたメモリアレイ領域１００とを有する。半導体基板２３には、例えばシリコン半導体基板が用いられる。
【００９１】
以下に、周辺回路領域３００の構造を詳述する。
【００９２】
周辺回路領域３００は、メモリセルトランジスタＭＴに対するデータの書き込み、読み出し、及び消去を制御する周辺回路を含む。例えば、周辺回路領域３００は、図１に示したロウデコーダ１１、ドライバ１２、センスアンプ１３、アドレスレジスタ１４、コマンドレジスタ１５、及びシーケンサ１７を具現化する領域である。具体的には、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）４０、ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）４１、導電層４２，４３、及びコンタクトプラグ４４，４５を含む。
【００９３】
半導体基板２３上には、ｎＭＯＳトランジスタ４０及びｐＭＯＳトランジスタ４１が設けられる。ｎＭＯＳトランジスタ４０とｐＭＯＳトランジスタ４１との間には、これらのトランジスタを分離する素子分離領域（例えば、ＳＴＩ(Shallow trench isolation)）４６が設けられる。素子分離領域４６は、例えばシリコン酸化層を含む。
【００９４】
ｎＭＯＳトランジスタ４０あるいはｐＭＯＳトランジスタ４１のソース領域４７あるいはドレイン領域４８上には、コンタクトプラグ４４が設けられる。コンタクトプラグ４４上には、導電層４２が設けられる。導電層４２上には、コンタクトプラグ４５が設けられ、コンタクトプラグ４５上には導電層４３が設けられる。さらに、導電層４３上には、Ｚ方向に延伸したコンタクトプラグＣＰ２が設けられる。
【００９５】
導電層４２，４３は、例えばタングステン（Ｗ）を含み、配線あるいは電極パッドとして機能する。コンタクトプラグ４４，４５は、例えばタングステン（Ｗ）を含む。
【００９６】
ｎＭＯＳトランジスタ４０、ｐＭＯＳトランジスタ４１、導電層４２，４３、及びコンタクトプラグ４４，４５の周囲には絶縁層４９が設けられる。絶縁層４９は、例えばシリコン酸化層を含む。
【００９７】
以下に、メモリアレイ領域１００の構造を詳述する。
【００９８】
メモリアレイ領域１００は、メモリセルアレイ１０を有する。具体的には、図１２に示すように、メモリアレイ領域１００は、導電層２０〜２２，５０、絶縁層５１、メモリピラーＭＰ、コンタクトプラグＣＰ２、絶縁領域ＢＳＴ、及びスリット領域ＳＴＨ１を含む。
【００９９】
絶縁層４９上には、導電層５０が設けられる。導電層５０は、ソース線ＳＬとして機能する。導電層５０は、例えば、多結晶シリコンあるいはタングステン（Ｗ）を含む。
【０１００】
導電層５０上には、複数の絶縁層５１と、複数の導電層２２，２１，２０とが交互に積層される。積層された絶縁層５１と導電層２２，２１，２０とを積層体と称する。導電層２２，２１，２０は、Ｘ方向に延伸している。導電層２２は、セレクトゲート線ＳＧＳとして機能する。各導電層２１は、ワード線ＷＬとしてそれぞれ機能する。導電層２０は、セレクトゲート線ＳＧＤとして機能する。導電層２２，２１，２０は、例えばタングステン（Ｗ）を含む。絶縁層５１は、例えばシリコン酸化層を含む。
【０１０１】
絶縁層５１及び導電層２２，２１，２０（即ち、積層体）には、Ｚ方向に延伸した柱状体のメモリピラーＭＰが設けられる。メモリピラーＭＰの下端は、導電層５０（ソース線ＳＬ）に接続される。メモリピラーＭＰの上端には、Ｚ方向に延伸したコンタクトプラグ５２が設けられ、コンタクトプラグ５２上には導電層５３が設けられる。すなわち、メモリピラーＭＰは、コンタクトプラグ５２の下端から、セレクトゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ７、セレクトゲート線ＳＧＳ、及び複数の絶縁層５１を通り、ソース線ＳＬに達している。
【０１０２】
メモリピラーＭＰは、半導体層３１及びセル絶縁層３５を有する。セル絶縁層３５は、絶縁層３２〜３４を含む。メモリピラーＭＰの詳細は、図７及び図８を用いて前述した通りである。
【０１０３】
導電層５３は、例えばビット線ＢＬとして機能する。コンタクトプラグ５２及び導電層５３は、例えばタングステン（Ｗ）を含む。
【０１０４】
また、図１２に示すように、絶縁領域ＢＳＴの断面では、絶縁領域ＢＳＴ間に、コンタクトプラグＣＰ２が設けられる。コンタクトプラグＣＰ２の下端は、周辺回路の導電層４３に接続される。コンタクトプラグＣＰ２の上端には導電層５４が設けられ、導電層５４上にはコンタクトプラグ５５が設けられる。さらに、コンタクトプラグ５５上には導電層５６が設けられ、導電層５６上にはコンタクトプラグ５７が設けられる。さらに、コンタクトプラグ５７上には導電層５８が設けられる。これにより、コンタクトプラグＣＰ２は、導電層（上層配線）５８と、周辺回路の導電層４３とを電気的に接続する。
【０１０５】
コンタクトプラグＣＰ２は、導電層ＣＰ２ａと、導電層ＣＰ２ａの周囲に設けられた絶縁層ＣＰ２ｂを有する。導電層ＣＰ２ａは、例えばタングステン（Ｗ）を含む。絶縁層ＣＰ２ｂは、例えばシリコン酸化層を含む。導電層５８は、上層配線あるいは電極パッドとして機能する。導電層５４，５６，５８、及びコンタクトプラグ５５，５７は、例えばタングステン（Ｗ）を含む。
【０１０６】
また、絶縁領域ＢＳＴの断面では、絶縁領域ＢＳＴ間にスリット領域ＳＴＨ１が設けられる。絶縁領域ＢＳＴは、Ｘ方向及びＺ方向を通るＸＺ面に沿って面状に延伸している。絶縁領域ＢＳＴは、導電層２０の上層から導電層５０まで達している。絶縁領域ＢＳＴのＹ方向の長さは、メモリトレンチＭＳＴのＹ方向の長さより長い。絶縁領域ＢＳＴは、例えばシリコン酸化層を含む。
【０１０７】
スリット領域ＳＴＨ１は、Ｚ方向に延伸している。スリット領域ＳＴＨ１は、導電層２０の上層から導電層５０まで達している。スリット領域ＳＴＨ１は、例えばシリコン酸化層を含む。
【０１０８】
導電層２０、絶縁領域ＢＳＴ、及びスリット領域ＳＴＨ１上には、絶縁層５９が設けられる。絶縁層５９は、導電層５３，５４，５６，５８、及びコンタクトプラグ５２，５５，５７の周囲を覆っている。絶縁層５９は、例えばシリコン酸化層を含む。
【０１０９】
次に、図１３を用いて、第１例の変形例について説明する。
【０１１０】
図１３は、第１例の変形例を示し、領域１０１を拡大した平面レイアウトである。図１３は、メモリアレイ領域１００（１００ａ）におけるブロックＢＬＫ０とＢＬＫ１の境界部を示す。
【０１１１】
図１３に示すように、メモリ領域１００ａ内のメモリトレンチＭＳＴ上には、複数のメモリピラーＭＰが千鳥状に配列される。メモリピラーＭＰの各々の上端は、ビット線ＢＬにそれぞれ接続される。メモリピラーＭＰが配列されたブロックＢＬＫ０とＢＬＫ１との間には、絶縁領域ＢＳＴが設けられる。
【０１１２】
また、他のメモリ領域１００ｃ内のメモリトレンチＭＳＴ上には、複数のダミーのメモリピラーＭＰａが千鳥状に配列される。ダミーメモリピラーＭＰａの各々の上端は、ビット線ＢＬに接続されていない。すなわち、このメモリ領域１００ｃ内に配置されたダミーメモリピラーＭＰａは、ダミーのメモリセルトランジスタ（以下、ダミーメモリセル）を有する。ダミーメモリセルとは、書き込み、読み出しあるいは消去動作に使用されないメモリセルであり、ダミーメモリセルを有するメモリピラーＭＰａにはビット線ＢＬが接続されていない。
【０１１３】
ダミーメモリピラーＭＰａが配列されたブロックＢＬＫ０とＢＬＫ１との間には、絶縁領域ＢＳＴが設けられる。ダミーメモリピラーＭＰａが配列されたブロックＢＬＫ間の絶縁領域ＢＳＴには、１つ以上のコンタクトプラグＣＰ２が設けられる。コンタクトプラグＣＰ２は、Ｘ方向に配列される。コンタクトプラグＣＰ２は、導電層（上層配線）５８と、周辺回路の導電層４３とを電気的に接続する。その他の構成は、第１例と同様である。
【０１１４】
ｂ．第２例
図１４は、図１０に示す領域１０２を拡大した平面レイアウトであり、メモリ領域１００ａとコンタクト領域１００ｂを示す。
【０１１５】
図１４に示すように、メモリ領域１００ａには、複数のメモリトレンチＭＳＴが、Ｘ方向に延伸し、Ｙ方向に所定間隔で配列される。複数のメモリピラーＭＰは、複数のメモリトレンチＭＳＴ上に、Ｘ方向及びＹ方向に千鳥状に配列される。
【０１１６】
隣接するメモリトレンチＭＳＴ間には、導電層２１が設けられる。メモリ領域１００ａとコンタクト領域１００ｂとの境界部、及びメモリ領域１００ａと他のメモリ領域１００ａとの境界部には、メモリトレンチＭＳＴ上にスリット領域ＳＴＨ１が設けられる。スリット領域ＳＴＨ１は、Ｙ方向に配列されたメモリトレンチＭＳＴに１つ置きに配列される。
【０１１７】
コンタクト領域１００ｂには、Ｘ方向、及びＸ方向に対して斜めに延伸する複数のメモリトレンチＭＳＴが、Ｙ方向に所定間隔で配列される。具体的には、コンタクト配置領域３６を囲むように、２つのメモリトレンチＭＳＴが多角形状（例えば、六角形状、四角形状、あるいは長円形状）に配置される。２つのメモリトレンチＭＳＴの周囲には、複数のメモリトレンチＭＳＴがＹ方向に所定間隔で配列される。
【０１１８】
図１４には、２つのメモリトレンチＭＳＴが、コンタクト配置領域３６を六角形状に囲む例を示す。この場合、メモリトレンチＭＳＴは、コンタクト領域１００ｂの一端に配置されたスリット領域ＳＴＨ１から順に、Ｘ方向に伸び、Ｘ方向に対して斜めに伸び、Ｘ方向に伸び、Ｘ方向に対して前記斜めと線対称な斜めに伸び、さらにＸ方向に伸びて、コンタクト領域１００ｂの他端のスリット領域ＳＴＨ１に達する。
【０１１９】
コンタクト配置領域３６には、複数のコンタクトプラグＣＰ２がＸ方向に配列される。ここでは、一例として４つのコンタクトプラグＣＰ２を示す。その他の構成は、第１例と同様である。
【０１２０】
なお、コンタクト領域１００ｂには、メモリピラーＭＰは配列されていない。
【０１２１】
次に、メモリアレイ領域１００内の領域１０２の断面構造について説明する。図１５は、図１４におけるＡ３−Ａ４線に沿った断面図であり、メモリピラーＭＰ、導電層２０，２１を含む積層体、及びコンタクトプラグＣＰ２等の断面を示す。
【０１２２】
図１５に示すように、半導体記憶装置１は、半導体基板２３上に設けられた周辺回路領域３００と、周辺回路領域３００上に設けられたメモリアレイ領域１００とを有する。周辺回路領域３００の構造は、第１例と同様である。
【０１２３】
以下に、メモリアレイ領域１００の構造を詳述する。
【０１２４】
メモリアレイ領域１００内のメモリ領域１００ａの構造は第１例と同様である。
【０１２５】
コンタクト領域１００ｂ内のコンタクト配置領域３６には、例えば４つのコンタクトプラグＣＰ２が設けられる。図１５に示すように、中央部の２つのコンタクトプラグＣＰ２は、導電層（上層配線）５８と周辺回路の導電層４３とを電気的に接続する。これらコンタクトプラグＣＰ２の下端及び上端は、第１例と同様に接続される。
【０１２６】
中央部の２つのコンタクトプラグＣＰ２の外側にそれぞれ配置されたコンタクトプラグＣＰ２は、導電層５８と導電層５０（ソース線ＳＬ）とを電気的に接続する。これらコンタクトプラグＣＰ２の各々の下端は、導電層５０に接続される。コンタクトプラグＣＰ２の各々の上端には、導電層５４、コンタクトプラグ５５、導電層５６、コンタクトプラグ５７、及び導電層５８が順に設けられる。
【０１２７】
メモリトレンチＭＳＴに囲まれたコンタクト配置領域３６の断面は、絶縁層４９上あるいは導電層５０上に、複数の絶縁層５１と、複数の犠牲層（例えば、シリコン窒化層等の絶縁層）６０とが交互に積層される。その他の構造は、第１例と同様である。
【０１２８】
次に、図１６を用いて、メモリアレイ領域１００内のスリット領域ＳＴＨ１の配列について説明する。図１６は、メモリ領域１００ａとコンタクト領域１００ｂにおけるスリット領域ＳＴＨ１の配列を示す。
【０１２９】
図１６に示すように、メモリアレイ領域１００内のＸ方向におけるスリット領域ＳＴＨ１の配列間隔（あるいは、配列ピッチ）Ｐ１は、所定の間隔に設定される。言い換えると、メモリ領域１００ａとコンタクト領域１００ｂとの境界部、及びメモリ領域１００ａと他のメモリ領域１００ａとの境界部にＹ方向に配置される複数のスリット領域ＳＴＨ１が、Ｘ方向に配列される間隔Ｐ１は、所定の長さである。すなわち、Ｙ方向に配置される複数のスリット領域ＳＴＨ１は、Ｘ方向に所定の間隔Ｐ１毎に配列される。
【０１３０】
このように、Ｙ方向の複数のスリット領域ＳＴＨ１が等間隔でＸ方向に配列されたメモリアレイ領域１００では、スリット領域ＳＴＨ１を用いて実行されるリプレース工程において、犠牲層のエッチング除去がスリット領域ＳＴＨ１から実行されると、エッチングすべき距離が各スリット領域ＳＴＨ１から均等な距離となる。
【０１３１】
これにより、犠牲層がエッチング除去された後、メモリピラーのブロック絶縁膜等がエッチング液にさらされる時間を短くでき、ブロック絶縁層に生じるダメージを低減できる。
【０１３２】
次に、図１７を用いて、メモリアレイ領域１００内のコンタクト配置領域３６に絶縁層５１と犠牲層６０を残すリプレース工程の制御について説明する。図１７は、メモリアレイ領域１００内のスリット領域ＳＴＨ１を用いたリプレース工程の制御を説明する図である。
【０１３３】
図１７に示した平面レイアウトは、図１４にて説明したレイアウトと同様である。前述したように、コンタクトプラグＣＰ２が配置されたコンタクト配置領域３６は、メモリトレンチＭＳＴによって囲まれている。すなわち、コンタクト配置領域３６の周囲に、メモリトレンチＭＳＴが隙間無く配置されている。
【０１３４】
このようなレイアウトでは、リプレース工程において、スリット領域ＳＨＴ１を介して犠牲層６０を除去するとき、図１７中に矢印６１で示すように、エッチング液がコンタクト配置領域３６に浸入するのを防ぐことができる。このため、コンタクト配置領域３６内の犠牲層６０は除去されず、犠牲膜６０が導電層２１に置き換えられることはない。これにより、コンタクト配置領域３６内は、絶縁層（例えば、シリコン酸化層）５１と犠牲層（例えば、シリコン窒化層）６０とが積層されたまま維持される。
【０１３５】
１．３  第１実施形態の効果
第１実施形態によれば、動作信頼性を向上できる半導体記憶装置を提供可能である。
【０１３６】
例えば、メモリセルがアレイ状に配列されたメモリセルアレイの下に周辺回路を設けた構成、すなわちメモリセルアレイと半導体基板との間に周辺回路を設けた構成を有する半導体記憶装置では、メモリセルアレイ領域内に、周辺回路のトランジスタ等に接続するためのコンタクトプラグが配置される。しかし、メモリセルアレイ領域内に、周辺回路に接続するためのコンタクトプラグを配置する領域を設けることは困難な場合がある。
【０１３７】
第１例及びその変形例では、ブロックＢＬＫ間の絶縁領域にコンタクトプラグＣＰ２を設ける。これにより、メモリアレイ領域１００上の上層配線と、メモリアレイ領域１００下の周辺回路とをコンタクトプラグＣＰ２により電気的に接続する。これにより、メモリセルアレイ下に周辺回路を設けた半導体記憶装置の動作信頼性を向上させることが可能である。
【０１３８】
第２例では、Ｘ方向において、メモリセルが配列されたメモリアレイ領域１００内に、コンタクトプラグＣＰ２が配置されるコンタクト配置領域３６を設ける。これにより、メモリアレイ１００上の上層配線と、メモリアレイ１００下の周辺回路とをコンタクトプラグＣＰ２により電気的に接続する。これによって、メモリセルアレイ下に周辺回路を設けた半導体記憶装置の動作信頼性を向上させることが可能である。
【０１３９】
第２例では、また、Ｘ方向のコンタクト領域１００ｂの長さは、Ｘ方向のメモリ領域１００ａの長さと同一である。これにより、Ｘ方向におけるスリット領域ＳＴＨ１の配列間隔Ｐ１は、メモリアレイ領域１００内で一定に設定される。
【０１４０】
スリット領域ＳＴＨ１を用いて実行されるリプレース工程では、犠牲層（例えば、シリコン窒化層）６０のエッチング除去がスリット領域ＳＴＨ１から均等な距離で行われる。このため、スリット領域ＳＴＨ１が等しい間隔Ｐ１で配列されたメモリアレイ領域１００では、犠牲層６０がほぼ同一の時間でエッチング除去される。これにより、犠牲層６０がエッチング除去された後、メモリピラーＭＰのブロック絶縁層等がエッチング液にさらされる時間を短くでき、ブロック絶縁層等に与えるダメージを低減できる。
【０１４１】
第２例では、また、コンタクト配置領域３６の周囲に、メモリトレンチＭＳＴが隙間無く配置されている。このようなレイアウトでは、リプレース工程において、スリット領域ＳＨＴ１を介して犠牲層６０を除去するためのエッチング液がコンタクト配置領域３６内に浸入しない。このため、コンタクト配置領域３６内の犠牲層６０は除去されず、犠牲膜６０が導電層２１に置き換えられない。これにより、コンタクト配置領域３６内は、絶縁層（例えば、シリコン酸化層）５１と犠牲層６０とが積層されたまま維持される。これにより、コンタクト配置領域３６と、他の領域でコンタクトプラグが形成される領域とが、同一の工程を用いてコンタクトプラグＣＰ２を形成することが可能な断面構造となる。
【０１４２】
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態は、コンタクト配置領域を設けるために、メモリ領域１００ａ内で２本の導電層（ワード線）をコンタクト領域１００ｂ内で１本に統合する例である。第２実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成については、第１実施形態と同様である。
【０１４３】
図４を用いて説明したように、半導体記憶装置１が含むブロックＢＬＫは、セレクトゲート線ＳＧＤ０〜ＳＧＤ７を備える。セレクトゲート線ＳＧＤ０〜ＳＧＤ７の各々は、ワード線ＷＬに相当する２つの導電層２１に対応している。
【０１４４】
第２実施形態では、セレクトゲート線ＳＧＤ０〜ＳＧＤ７に対応するワード線としての導電層２１と、メモリトレンチＭＳＴ、及びメモリピラーＭＰの平面レイアウトを説明する。以降、セレクトゲート線ＳＧＤ０〜ＳＧＤ７の各々に対応する導電層２１（ワード線ＷＬ）を、それぞれ２１（ＳＧＤ０）、２１（ＳＧＤ１）、２１（ＳＧＤ２）、２１（ＳＧＤ３）、２１（ＳＧＤ４）、２１（ＳＧＤ５）、２１（ＳＧＤ６）、２１（ＳＧＤ７）と記す。
【０１４５】
２．１  メモリアレイ領域のレイアウトの詳細
ａ．第１例
図１８は、第１例の導電層２１、メモリトレンチＭＳＴ、及びメモリピラーＭＰの平面レイアウトである。
【０１４６】
図１８に示すように、例えば、セレクトゲート線ＳＧＤ２〜ＳＧＤ５に対応するワード線としての導電層２１（ＳＧＤ２）、２１（ＳＧＤ３）、２１（ＳＧＤ４）、及び２１（ＳＧＤ５）が配列される。
【０１４７】
導電層２１（ＳＧＤ２）は、第１部分２１ａ、複数の第２部分２１ｂ、及び複数の第３部分２１ｃを有する。
【０１４８】
第１部分２１ａは、メモリアレイ領域１００の一端から他端までＸ方向に延伸している。第２部分２１ｂの各々は、Ｘ方向に延伸した所定の長さを有し、所定の間隔でＸ方向に配列される。第３部分２１ｃの各々は、Ｙ方向に延伸し、所定の間隔でＸ方向に配列される。第３部分２１ｃの各々は、第１部分２１ａと第２部分２１ｂとを接続する。言い換えると、第２部分２１ｂは、第１部分２１ａの一端に接続されると共に、第１部分２１ａの一端から所定の間隔で、第３部分２１ｃにより第１部分２１ａに接続される。
【０１４９】
導電層２１（ＳＧＤ３）は、コンタクト配置領域を除いて、導電層２１（ＳＧＤ２）と同様な構成を有し、導電層２１（ＳＧＤ２）及び導電層２１（ＳＧＤ３）の中心点に対して点対称なレイアウトを有する。
【０１５０】
導電層２１（ＳＧＤ２）と導電層２１（ＳＧＤ３）は、第２部分２１ｂで互いに組み合うように配置される。導電層２１（ＳＧＤ２）の第１部分２１ａ及び第２部分２１ｂと、導電層２１（ＳＧＤ３）の第１部分２１ａ及び第２部分２１ｂとがＹ方向で対向する位置に、メモリピラーＭＰが配列される。
【０１５１】
さらに、導電層２１（ＳＧＤ３）の第３部分２１ｃがＸ方向に所定の距離だけ広げられ、導電層２１の存在しない領域が設けられる。この導電層２１が存在しない領域にコンタクト配置領域３６が設けられる。コンタクト配置領域３６には、１つ以上のコンタクトプラグＣＰ２が配置される。ここでは、導電層２１（ＳＧＤ３）の第３部分２１ｃを広げて導電層が存在しないコンタクト配置領域３６を設けたが、勿論、導電層２１（ＳＧＤ２）の第３部分２１ｃを広げて導電層２１が存在しないコンタクト配置領域３６を設けてもよい。
【０１５２】
導電層２１（ＳＧＤ４）及び導電層２１（ＳＧＤ５）のレイアウトは、導電層２１（ＳＧＤ２）及び導電層２１（ＳＧＤ３）のレイアウトと同様である。さらに、導電層２１（ＳＧＤ０）及び導電層２１（ＳＧＤ１）のレイアウト、及び導電層２１（ＳＧＤ６）及び導電層２１（ＳＧＤ７）のレイアウトも、導電層２１（ＳＧＤ２）及び導電層２１（ＳＧＤ３）のレイアウトと同様である。
【０１５３】
図１９は、第２例の導電層２１、メモリトレンチＭＳＴ、及びメモリピラーＭＰの平面レイアウトである。ここでも、導電層２１（ＳＧＤ２）〜２１（ＳＧＤ５）を示して、平面レイアウトを説明する。
【０１５４】
導電層２１（ＳＧＤ２）は、複数の第１部分２１ｄ、複数の第２部分２１ｅ、及び複数の第３部分２１ｆを有する。
【０１５５】
第１部分２１ｄの各々は、Ｘ方向に延伸した所定の長さを有し、所定の間隔でＸ方向に配列される。第２部分２１ｅの各々は、Ｘ方向に延伸した所定の長さを有し、Ｘ方向に所定の間隔で配列される。第３部分２１ｆの各々は、Ｙ方向に延伸した所定の長さを有し、Ｘ方向に所定の間隔で配列される。図１９に示す平面レイアウトを上方から見たとき、各第１部分２１ｄの左端を一端と記し、右端を他端と記す。各第３部分２１ｆの上端を一端と記し、下端を他端と記す。
【０１５６】
２つの第３部分２１ｆが１対となり、１対の第３部分２１ｆの各々の一端は、第１部分２１ｄの他端と、隣接する他の第１部分２１ｄの一端とにそれぞれ接続される。１対の第３部分２１ｆの各々の他端は、第２部分２１ｅの中央部に接続される。そして、複数の１対の第３部分２１ｆがＸ方向に所定の間隔で配列され、各１対の第３部分２１ｆが２つの第１部分２１ｄと１つの第２部分２１ｅとを接続する。
【０１５７】
導電層２１（ＳＧＤ３）は、導電層２１（ＳＧＤ２）と同様な構成を有し、導電層２１（ＳＧＤ２）及び導電層２１（ＳＧＤ３）の中心点に対して点対称なレイアウトを有する。
【０１５８】
導電層２１（ＳＧＤ２）と導電層２１（ＳＧＤ３）は、第１部分２１ｄと第２部分２１ｅとで互いに組み合うように配置される。導電層２１（ＳＧＤ２）の第１部分２１ｄ及び第２部分２１ｅと、導電層２１（ＳＧＤ３）の第１部分２１ｄ及び第２部分２１ｅとがＹ方向で対向する位置に、メモリピラーＭＰが配列される。
【０１５９】
導電層２１（ＳＧＤ４）及び導電層２１（ＳＧＤ５）のレイアウトは、導電層２１（ＳＧＤ２）及び導電層２１（ＳＧＤ３）のレイアウトと同様である。導電層２１（ＳＧＤ４）及び導電層２１（ＳＧＤ５）は、導電層２１（ＳＧＤ２）及び導電層２１（ＳＧＤ３）を、Ｘ方向に平行な直線に対して線対称に配置したレイアウトを有する。
【０１６０】
さらに、導電層２１（ＳＧＤ３）の１対の第３部分２１ｆの各々の間、及び導電層２１（ＳＧＤ４）の１対の第３部分２１ｆの各々の間に、導電層２１の存在しない領域が設けられる。この導電層２１の存在しない領域にコンタクト配置領域３６が配置される。コンタクト配置領域３６には、１つ以上のコンタクトプラグＣＰ２が配置される。コンタクト配置領域３６の詳細については後述する。
【０１６１】
図２０は、図１９に示したコンタクト配置領域３６を含む導電層２１（ＳＧＤ０）〜２１（ＳＧＤ７）の平面レイアウトである。
【０１６２】
コンタクト領域１００ｂの一端側において、導電層２１（ＳＧＤ３）の第２部分２１ｅ及び第１部分２１ｄは、Ｘ方向に延伸し、さらに第１部分２１ｄはＹ方向に曲がり第３部分２１ｆとなり、第３部分２１ｆはＹ方向に延伸し、第２部分２１ｅに接続される。第３部分２１ｆと接続された第２部分２１ｅは、さらにＸ方向に延伸する。コンタクト領域１００ｂの他端側において、前記第２部分２１ｅは、Ｘ方向に延伸すると共に、Ｙ方向に分岐して第３部分２１ｆとなる。さらに、第３部分２１ｆは、Ｙ方向に延伸し、第１部分２１ｄに接続される。すなわち、導電層２１（ＳＧＤ３）の第２部分２１ｅと第１部分２１ｄは、コンタクト領域１００ｂの一端近傍で１つの第２部分２１ｅに統合され、コンタクト領域１００ｂの他端近傍で第２部分２１ｅと第１部分２１ｄとに分岐される。
【０１６３】
コンタクト領域１００ｂの他端側において、導電層２１（ＳＧＤ４）の第２部分２１ｅ及び第１部分２１ｄは、Ｘ方向に延伸し、さらに第１部分２１ｄはＹ方向に曲がり第３部分２１ｆとなり、第３部分２１ｆはＹ方向に延伸し、第２部分２１ｅに接続される。第３部分２１ｆと接続された第２部分２１ｅは、さらにＸ方向に延伸する。コンタクト領域１００ｂの一端側において、前記第２部分２１ｅは、Ｘ方向に延伸すると共に、Ｙ方向に分岐して第３部分２１ｆとなる。さらに、第３部分２１ｆは、Ｙ方向に延伸し、第１部分２１ｄに接続される。すなわち、導電層２１（ＳＧＤ４）の２つの第２部分２１ｅと第１部分２１ｄは、コンタクト領域１００ｂの他端近傍で１つの第２部分２１ｅに統合され、コンタクト領域１００ｂの一端近傍で２つの第２部分２１ｅと第１部分２１ｄとに分岐される。
【０１６４】
他の複数の導電層２１は、Ｘ方向に延伸し、Ｙ方向に所定の間隔で配列される。導電層２１間には、メモリトレンチＭＳＴが配置される。
【０１６５】
導電層２１（ＳＧＤ３）と導電層２１（ＳＧＤ４）との間、及びコンタクト領域１００ｂの一端と他端の第１部分２１ｄ間にメモリトレンチＭＳＴに囲まれたコンタクト配置領域（第１領域ともいう）３６が配置される。コンタクト配置領域３６には、１つ以上のコンタクトプラグＣＰ２が配置される。
【０１６６】
また、コンタクト配置領域３６には、１つ以上のダミーのメモリトレンチＭＳＴａを配置してもよい。ダミーメモリトレンチＭＳＴａは、Ｘ方向及びＺ方向（あるいはＸＺ面）に沿って延伸し、導電層２０の上層から導電層５０に達する。ダミーメモリトレンチＭＳＴａは、絶縁領域（または、絶縁層）であり、例えば、シリコン酸化層を含む。ダミートレンチＭＳＴａには、メモリピラーＭＰが配置されていない。
【０１６７】
スリット領域ＳＴＨ１は、コンタクト領域１００ｂ内の一端と他端にそれぞれＹ方向に配列される。さらに、スリット領域ＳＴＨ１は、コンタクト領域１００ｂ内の一端と他端との間のほぼ中央部にＹ方向に配列される。スリット領域ＳＴＨ１のＹ方向の幅は、メモリトレンチＭＳＴのＹ方向の幅より長い。
【０１６８】
また、メモリ領域１００ａが、コンタクト配置領域３６とＸ方向に離れて設けられる。メモリ領域（第２領域ともいう）１００ａには、メモリトレンチＭＳＴをＺ方向に貫通するメモリピラーＭＰが設けられる。
【０１６９】
なお、図２０に示したように、コンタクト領域１００ｂは、Ｘ方向においてスリット領域ＳＴＨ１の配列間隔Ｐ１の２倍の領域内に設けられてもよいし、スリット領域ＳＴＨ１の配列間隔Ｐ１の領域内に設けられてもよい。
【０１７０】
ｃ．第３例
図２１は、第３例の導電層２１、メモリトレンチＭＳＴ、及びメモリピラーＭＰの平面レイアウトである。ここでも、導電層２１（ＳＧＤ２）〜２１（ＳＧＤ５）を示して、平面レイアウトを説明する。
【０１７１】
導電層２１（ＳＧＤ２）は、第１部分２１ｈ、複数の第２部分２１ｉ、及び複数の第３部分２１ｊを有する。
【０１７２】
第１部分２１ｈは、メモリアレイ領域１００の一端から他端までＸ方向に延伸している。第２部分２１ｉの各々は、Ｘ方向に延伸した所定の長さを有し、Ｘ方向に所定の間隔で配列される。第３部分２１ｊの各々は、Ｙ方向に延伸した所定の長さを有し、Ｘ方向に所定の間隔で配列される。図２１に示す平面レイアウトを上方から見たとき、各第２部分２１ｉの左端を一端と記し、右端を他端と記す。各第３部分２１ｊの上端を一端と記し、下端を他端と記す。
【０１７３】
第３部分２１ｊの各々の一端は第１部分２１ｈに接続され、第３部分２１ｊの各々の他端は第２部分２１ｉの一端にそれぞれ接続される。言い換えると、第２部分２１ｉの一端と第３部分２１ｊの他端とが接続され、第３部分２１ｊの一端が、Ｘ方向に延伸した第１部分２１ｈに所定の間隔で接続される。
【０１７４】
導電層２１（ＳＧＤ３）は、複数の第１部分２１ｋ、複数の第２部分２１ｍ、及び複数の第３部分２１ｎを有する。第１部分２１ｋの各々は、Ｘ方向に延伸した所定の長さを有し、Ｘ方向に所定の間隔で配列される。第２部分２１ｍの各々は、Ｘ方向に延伸した所定の長さを有し、Ｘ方向に所定の間隔で配列される。第３部分２１ｎの各々は、Ｙ方向に延伸した所定の長さを有し、Ｘ方向に所定の間隔で配列される。図２１に示す平面レイアウトを上方から見たとき、各第１部分２１ｋの左端を一端と記し、右端を他端と記す。各第２部分２１ｍの左端を一端と記し、右端を他端と記す。各第３部分２１ｎ、２１ｎの上端を一端と記し、下端を他端と記す。
【０１７５】
２つの第３部分２１ｎが１対となり、１対の第３部分２１ｎの各々の一端は、第２部分２１ｍの他端に接続される。１対の第３部分２１ｆの各々の他端は、第１部分２１ｋの他端と、隣接する他の第１部分２１ｋの一端とにそれぞれ接続される。そして、複数の１対の第３部分２１ｎがＸ方向に所定の間隔で配列され、各１対の第３部分２１ｎが２つの第１部分２１ｋと１つの第２部分２１ｍとを接続する。
【０１７６】
導電層２１（ＳＧＤ２）と導電層２１（ＳＧＤ３）は、第１部分２１ｈ及び第２部分２１ｉと、第１部分２１ｋ及び第２部分２１ｍとで互いに組み合うように配置される。導電層２１（ＳＧＤ２）の第１部分２１ｈ及び第２部分２１ｉと、導電層２１（ＳＧＤ３）の第１部分２１ｋ及び第２部分２１ｍとがＹ方向で対向する位置に、メモリピラーＭＰが配列される。
【０１７７】
導電層２１（ＳＧＤ４）のレイアウトは、導電層２１（ＳＧＤ３）のレイアウトと同様である。導電層２１（ＳＧＤ５）のレイアウトは、導電層２１（ＳＧＤ２）のレイアウトと同様である。導電層２１（ＳＧＤ４）及び導電層２１（ＳＧＤ５）は、導電層２１（ＳＧＤ２）及び導電層２１（ＳＧＤ３）を、Ｘ方向に平行な直線に対して線対称に配置したレイアウトを有する。
【０１７８】
さらに、導電層２１（ＳＧＤ３）の１対の第３部分２１ｎの各々の間、及び導電層２１（ＳＧＤ４）の１対の第３部分２１ｎの各々の間に、導電層２１の存在しない領域が設けられる。この導電層２１の存在しない領域にコンタクト配置領域３６が配置される。コンタクト配置領域３６には、１つ以上のコンタクトプラグＣＰ２が配置される。コンタクト配置領域３６の詳細については後述する。
【０１７９】
図２２は、図２１に示したコンタクト配置領域３６を含む導電層２１（ＳＧＤ０）〜導電層２１（ＳＧＤ７）の平面レイアウトである。
【０１８０】
コンタクト領域１００ｂの一端側において、導電層２１（ＳＧＤ３）の第２部分２１ｍは、Ｘ方向に延伸してコンタクト領域１００ｂの一端近傍で端部となる。第１部分２１ｋは、Ｘ方向に延伸し、さらにＹ方向に曲がり第３部分２１ｎとなる。第３部分２１ｎは、Ｙ方向に延伸し、第２部分２１ｍに接続される。第３部分２１ｎと接続された第２部分２１ｍは、さらにＸ方向に延伸する。コンタクト領域１００ｂの他端側において、前記第２部分２１ｍは、Ｘ方向に延伸すると共に、Ｙ方向に分岐して第３部分２１ｎとなる。さらに、第３部分２１ｎは、Ｙ方向に延伸し、第１部分２１ｋに接続される。さらに、第１部分２１ｋは、Ｘ方向に延伸する。すなわち、導電層２１（ＳＧＤ３）の第２部分２１ｍと第１部分２１ｋは、コンタクト領域１００ｂの一端近傍で１つの第２部分２１ｍとなり、コンタクト領域１００ｂの他端近傍で第２部分２１ｍと第１部分２１ｋとに分岐される。
【０１８１】
コンタクト領域１００ｂの他端側において、導電層２１（ＳＧＤ４）の第２部分２１ｍ及び第１部分２１ｋは、Ｘ方向に延伸し、さらに第１部分２１ｋはＹ方向に曲がり第３部分２１ｎとなり、第３部分２１ｎはＹ方向に延伸し、第２部分２１ｍに接続される。第３部分２１ｎと接続された第２部分２１ｍは、さらにＸ方向に延伸する。コンタクト領域１００ｂの一端側において、前記第２部分２１ｍは、Ｙ方向に曲がり第３部分２１ｎとなる。第３部分２１ｎはＹ方向に延伸し、さらにＸ方向に曲がり第１部分２１ｋとなる。さらに、第１部分２１ｋは、Ｘ方向に延伸する。すなわち、導電層２１（ＳＧＤ４）の第２部分２１ｍと第１部分２１ｋは、コンタクト領域１００ｂの他端近傍で１つの第２部分２１ｍに統合され、コンタクト領域１００ｂの一端近傍まで１つの第２部分２１ｍとして維持される。
【０１８２】
他の複数の導電層２１は、Ｘ方向に延伸し、Ｙ方向に所定の間隔で配列される。導電層２１間には、メモリトレンチＭＳＴが配置される。
【０１８３】
導電層２１（ＳＧＤ３）と導電層２１（ＳＧＤ４）との間、及びコンタクト領域１００ｂの一端と他端の第１部分２１ｋ間にメモリトレンチＭＳＴに囲まれたコンタクト配置領域３６が配置される。コンタクト配置領域３６には、１つ以上のコンタクトプラグＣＰ２が配置される。
【０１８４】
なお、コンタクト配置領域３６には、１つ以上のダミーのメモリトレンチＭＳＴａを配置してもよい。
【０１８５】
また、メモリ領域１００ａが、コンタクト配置領域３６とＸ方向に離れて設けられる。メモリ領域１００ａには、メモリトレンチＭＳＴをＺ方向に貫通するメモリピラーＭＰが設けられる。
【０１８６】
ｄ．第４例
図２３は、第４例の導電層２１、メモリトレンチＭＳＴ、及びメモリピラーＭＰの平面レイアウトである。ここでも、導電層２１（ＳＧＤ２）〜２１（ＳＧＤ５）を示して、平面レイアウトを説明する。
【０１８７】
導電層２１（ＳＧＤ２）のレイアウトは、第３例の導電層２１（ＳＧＤ２）のレイアウトと同様であり、導電層２１（ＳＧＤ３）のレイアウトは、第３例の導電層２１（ＳＧＤ３）のレイアウトと同様である。
【０１８８】
導電層２１（ＳＧＤ４）のレイアウトは、第３例の導電層２１（ＳＧＤ２）のレイアウトにおいて、第３部分２１ｊが２つの（１対の）第３部分２１ｊに分けられ、これら２つの第３部分２１ｊの間が広げられる点を除いて、第３例の導電層２１（ＳＧＤ２）のレイアウトと同様である。導電層２１（ＳＧＤ５）のレイアウトは、第３例の導電層２１（ＳＧＤ３）のレイアウトにおいて、２つの（１対の）第３部分２１ｎ間の領域がなくなり、２つの第３部分２１ｎが１つの第３部分２１ｎとなる点を除いて、第３例の導電層２１（ＳＧＤ３）のレイアウトと同様である。
【０１８９】
導電層２１（ＳＧＤ４）及び導電層２１（ＳＧＤ５）は、導電層２１（ＳＧＤ２）及び導電層２１（ＳＧＤ３）が有する１対の第３部分２１ｎに、導電層２１（ＳＧＤ４）及び導電層２１（ＳＧＤ５）の第３部分２１ｊがＹ方向で一致するように配置される。
【０１９０】
さらに、導電層２１（ＳＧＤ３）の１対の第３部分２１ｎの各々の間、及び導電層２１（ＳＧＤ４）の１対の第３部分２１ｊの各々の間に、導電層２１の存在しない領域が設けられる。この導電層２１の存在しない領域にコンタクト配置領域３６が配置される。コンタクト配置領域３６には、１つ以上のコンタクトプラグＣＰ２が配置される。コンタクト配置領域３６の詳細については後述する。
【０１９１】
図２４は、図２３に示したコンタクト配置領域３６を含む導電層２１（ＳＧＤ０）〜導電層２１（ＳＧＤ７）の平面レイアウトである。
【０１９２】
コンタクト領域１００ｂの一端側において、導電層２１（ＳＧＤ３）の第２部分２１ｍは、Ｘ方向に延伸してコンタクト領域１００ｂの一端近傍で端部となる。第１部分２１ｋは、Ｘ方向に延伸し、さらにＹ方向に曲がり第３部分２１ｎとなる。第３部分２１ｎは、Ｙ方向に延伸し、第２部分２１ｍに接続される。第３部分２１ｎと接続された第２部分２１ｍは、さらにＸ方向に延伸する。コンタクト領域１００ｂの他端側において、前記第２部分２１ｍは、Ｘ方向に延伸すると共に、Ｙ方向に分岐して第３部分２１ｎとなる。さらに、第３部分２１ｎは、Ｙ方向に延伸し、第１部分２１ｋに接続される。すなわち、導電層２１（ＳＧＤ３）の第２部分２１ｍは、コンタクト領域１００ｂの一端近傍で端部となり、導電層２１（ＳＧＤ３）の第１部分２１ｋは、コンタクト領域１００ｂの一端近傍で第２部分２１ｍとなり、コンタクト領域１００ｂの他端近傍で第２部分２１ｍと第１部分２１ｋとに分岐される。
【０１９３】
コンタクト領域１００ｂの他端側において、導電層２１（ＳＧＤ４）の第２部分２１ｉは、Ｘ方向に延伸してコンタクト領域１００ｂの他端近傍で端部となる。第１部分２１ｈは、Ｘ方向に延伸し、さらにＹ方向に曲がり第３部分２１ｊとなる。第３部分２１ｊは、Ｙ方向に延伸し、第２部分２１ｉに接続される。第３部分２１ｊと接続された第２部分２１ｉは、さらにＸ方向に延伸する。コンタクト領域１００ｂの一端側において、前記第２部分２１ｉは、Ｘ方向に延伸すると共に、Ｙ方向に分岐して第３部分２１ｊとなる。さらに、第３部分２１ｊは、Ｙ方向に延伸し、第１部分２１ｈに接続される。すなわち、導電層２１（ＳＧＤ４）の第２部分２１ｉは、コンタクト領域１００ｂの他端近傍で端部となり、導電層２１（ＳＧＤ４）の第１部分２１ｈは、コンタクト領域１００ｂの他端近傍で第２部分２１ｉとなり、コンタクト領域１００ｂの一端近傍で第２部分２１ｉと第１部分２１ｈとに分岐される。
【０１９４】
他の複数の導電層２１は、Ｘ方向に延伸し、Ｙ方向に所定の間隔で配列される。導電層２１間には、メモリトレンチＭＳＴが配置される。
【０１９５】
導電層２１（ＳＧＤ３）と導電層２１（ＳＧＤ４）との間、及びコンタクト領域１００ｂの一端と他端の第１部分２１ｋ（あるいは第１部分２１ｈ）間にメモリトレンチＭＳＴに囲まれたコンタクト配置領域３６が配置される。コンタクト配置領域３６には、１つ以上のコンタクトプラグＣＰ２が配置される。
【０１９６】
なお、コンタクト配置領域３６には、１つ以上のダミーのメモリトレンチＭＳＴａを配置してもよい。
【０１９７】
また、メモリ領域１００ａが、コンタクト配置領域３６とＸ方向に離れて設けられる。メモリ領域１００ａには、メモリトレンチＭＳＴをＺ方向に貫通するメモリピラーＭＰが設けられる。
【０１９８】
ｅ．第５例
例えば、図２１に示した第３例において、導電層２１（ＳＧＤ２）は、第１部分２１ｈ、第２部分２１ｉ、及び第３部分２１ｊを有する。第１部分２１ｈは、メモリアレイ１００内をＸ方向に延伸する導電層であり、第２部分２１ｉ及び第３部分２１ｊは、第１部分２１ｈに所定の間隔で接続され、第１部分２１ｈから枝分かれした導電層である。このため、第１部分２１ｈを幹配線と見なし、第２部分２１ｉ及び第３部分２１ｊを枝配線と見なすことができる。第５例では、幹配線としての第１部分２１ｈの配線幅を広くする例を説明する。
【０１９９】
図２５は、第５例の導電層２１、及びメモリトレンチＭＳＴの平面レイアウトである。図示するように、幹配線としての第１部分２１ｈの配線幅を、第２部分２１ｉの配線幅より広く（あるいは長く）する。すなわち、第１部分２１ｈのＹ方向の長さを、第２部分２１ｉのＹ方向の長さより長くする。
【０２００】
第１部分２１ｈの配線幅を広くするには、第２部分２１ｉの配線幅を狭くすればよい。第２部分２１ｉは、枝配線に相当するため、配線幅が多少狭くなったとしても問題は生じない。
【０２０１】
２．２  第２実施形態の効果
第２実施形態によれば、動作信頼性を向上できる半導体記憶装置を提供可能である。
【０２０２】
第１例では、導電層２１（ＳＧＤ３）の第３部分２１ｃをＸ方向に広げ、導電層２１（ＳＧＤ３）の第１部分２１ａと、導電層２１（ＳＧＤ２）の第１部分２１ａとの間に導電層２１が存在しないコンタクト配置領域３６を設ける。
【０２０３】
第１例が備えるレイアウトでは、メモリトレンチＭＳＴ間（あるいは、導電層２１間）に間隔の狭い部分が存在しないため、導電層２１が狭いことにより生じる半導体記憶装置としての動作信頼性の低下や製造上の不具合を低減することができる。また、メモリアレイ領域１００のＸ方向において、複数存在する第３部分２１ｃの何れにもコンタクト配置領域３６を設けることができる。これにより、コンタクト配置領域３６を設ける第３部分２１ｃを自由に選択できるため、設計の自由度を向上させることができる。
【０２０４】
第２例では、導電層２１（ＳＧＤ３）及び導電層２１（ＳＧＤ４）の１対の第３部分２１ｆの各々間をＸ方向に広げ、導電層２１（ＳＧＤ３）の第２部分２１ｅと、導電層２１（ＳＧＤ４）の第２部分２１ｅとの間に導電層２１が存在しないコンタクト配置領域３６を設ける。さらに、コンタクト配置領域３６は、コンタクト領域１００ｂ内において、２つの導電層を１つの導電層に統合して作り出された領域に配置される。これにより、導電層の数を減らすことができるため、メモリトレンチＭＳＴ間（あるいは、導電層２１間）の間隔の狭い部分を無くすことができる。これにより、導電層２１が狭いことにより生じる半導体記憶装置としての動作信頼性の低下や製造上の不具合を低減することができる。
【０２０５】
第３例では、導電層２１（ＳＧＤ３）及び導電層２１（ＳＧＤ４）の１対の第３部分２１ｎの各々間をＸ方向に広げ、導電層２１（ＳＧＤ３）の第２部分２１ｍと、導電層２１（ＳＧＤ４）の第２部分２１ｍとの間に導電層２１が存在しないコンタクト配置領域３６を設ける。さらに、コンタクト配置領域３６は、コンタクト領域１００ｂ内において、２つの導電層を１つの導電層に統合して作り出された領域に配置される。これにより、導電層の数を減らすことができるため、メモリトレンチＭＳＴ間（あるいは、導電層２１間）の間隔の狭い部分を無くすことができる。また、第２部分２１ｉ（あるいは、２１ｍ）と第３部分２１ｊ（あるいは、２１ｎ）は、導電層２１を電流が流れる方向に、第１部分２１ｈ（あるいは、２１ｋ）から分岐している。このため、ワード線ＷＬとしての導電層２１の配線抵抗及び配線容量による遅延を低減することができる。これにより、導電層２１が狭いことにより生じる半導体記憶装置としての動作信頼性の低下や製造上の不具合を低減することができる。
【０２０６】
第４例では、導電層２１（ＳＧＤ３）の１対の第３部分２１ｎの間、及び導電層２１（ＳＧＤ４）の１対の第３部分２１ｊの間をＸ方向にそれぞれ広げ、導電層２１（ＳＧＤ３）の第２部分２１ｍと、導電層２１（ＳＧＤ４）の第２部分２１ｉとの間に導電層２１が存在しないコンタクト配置領域３６を設ける。さらに、コンタクト配置領域３６は、コンタクト領域１００ｂ内において、２つの導電層を１つの導電層に統合して作り出された領域に配置される。これにより、導電層の数を減らすことができるため、メモリトレンチＭＳＴ間（あるいは、導電層２１間）の間隔の狭い部分を無くすことができる。また、第２部分２１ｉ（あるいは、２１ｍ）と第３部分２１ｊ（あるいは、２１ｎ）は、導電層２１を電流が流れる方向に、第１部分２１ｈ（あるいは、２１ｋ）から分岐している。このため、ワード線ＷＬとしての導電層２１の配線抵抗及び配線容量による遅延を低減することができる。これにより、導電層２１が狭いことにより生じる半導体記憶装置としての動作信頼性の低下や製造上の不具合を低減することができる。
【０２０７】
第５例では、導電層２１が有する第１部分２１ｈ、第２部分２１ｉ、及び第３部分２１ｊのうち、幹配線（あるいは、主配線）に相当する第１部分２１ｈの配線幅を、枝配線（あるいは、分岐配線）に相当する第２部分２１ｉの配線幅より太く設定する。これにより、ワード線ＷＬとしての導電層２１の配線抵抗及び信号遅延を低減することができる。
【０２０８】
その他の効果は、前述した第１実施形態と同様である。
【０２０９】
３．その他変形例等
前記実施形態は、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
【０２１０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０２１１】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ、１３…センスアンプ、１４…アドレスレジスタ、１５…コマンドレジスタ、１６…入出力回路、１７…シーケンサ、２０，２０−０〜２０−１５…導電層、２１，２１−０〜２１−１５…導電層、２１ａ，２１ｄ，２１ｈ，２１ｋ…第１部分、２１ｂ，２１ｅ，２１ｉ，２１ｍ…第２部分、２１ｃ，２１ｆ，２１ｊ，２１ｎ…第３部分、２２…導電層、２３…半導体基板、２４…コンタクトプラグ、２５…導電層、２６…コンタクトプラグ、２７…導電層、２８…コンタクトプラグ、２９…導電層、３０…絶縁層、３１…半導体層、３２〜３４…絶縁層、３６…コンタクト配置領域、５０…導電層、５１…絶縁層、６０…犠牲層、１００…メモリアレイ領域、１００ａ，１００ｃ…メモリ領域、１００ｂ…コンタクト領域、２００ｅ，２００ｏ…フックアップ領域、３００…周辺回路領域、ＢＬ，ＢＬ０〜ＢＬ（ｍ−１）…ビット線、ＢＬＫ，ＢＬＫ０〜ＢＬＫｎ…ブロック、ＢＳＴ…絶縁領域、ＣＰ１ｅ，ＣＰ１，ＣＰ２…コンタクトプラグ、ＭＰ…メモリピラー、ＭＰａ…ダミーメモリピラー、ＭＳＴ…メモリトレンチ、ＭＴ，ＭＴｅ０〜ＭＴｅ７，ＭＴｏ０〜ＭＴｏ７…メモリセルトランジスタ、ＳＧＤ，ＳＧＤ０〜ＳＧＤ７…セレクトゲート線、ＳＧＳ，ＳＧＳｅ，ＳＧＳｏ…セレクトゲート線、ＳＬ…ソース線、ＳＴ１，ＳＴ２…セレクトトランジスタ、ＳＴＨ，ＳＴＨ１，ＳＴＨ２…スリット領域、ＳＵ，ＳＵ０〜ＳＵ７…ストリングユニット、ＷＬ，ＷＬｅ０〜ＷＬｅ７，ＷＬｏ０〜ＷＬｏ７…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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