(57)【要約】 【課題】回路規模と消費電力を増大させることなく、ジッタを抑制できる。【解決手段】変調器は、入力データが第１論理から第２論理に遷移するタイミングに応じて発振を開始し、第２論理から第１論理に遷移するタイミングに応じて発振を停止する発振器と、入力データが第２論理から第１論理に遷移するタイミングに応じて、予め定めたパルス幅及びパルス数のパルス信号を出力するパルス発生部と、入力データが第２論理のときは発振器から出力された発振信号を選択し、入力データが第１論理のときはパルス発生部から出力されたパルス信号を選択する信号選択部と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力データが第１論理から第２論理に遷移するタイミングに応じて発振を開始し、前記第２論理から前記第１論理に遷移するタイミングに応じて発振を停止する発振器と、
前記入力データが前記第２論理から前記第１論理に遷移するタイミングに応じて、予め定めたパルス幅及びパルス数のパルス信号を出力するパルス発生部と、
前記入力データが前記第２論理のときは前記発振器から出力された発振信号を選択し、前記入力データが前記第１論理のときは前記パルス発生部から出力された前記パルス信号を選択する信号選択部と、を備える、変調器。
【請求項２】
入力データを所定の時間遅延させた遅延データを出力する遅延器と、
前記遅延データが第１論理から第２論理に遷移するタイミングに応じて発振を開始し、前記第２論理から前記第１論理に遷移するタイミングに応じて発振を停止する発振器と、
前記入力データが前記第２論理から前記第１論理に遷移するタイミングに応じて、予め定めたパルス幅及びパルス数のパルス信号を出力するパルス発生部と、
前記入力データが前記第２論理のときは前記発振器から出力された発振信号を選択し、前記入力データが前記第１論理のときは前記パルス発生部から出力された前記パルス信号を選択する信号選択部と、を備える、変調器。
【請求項３】
前記発振器は、
前記入力データを順繰りに遅延させる複数段の遅延回路と、
前記複数段の遅延回路のうち最終段の遅延回路の出力データを反転遅延させて前記最終段の遅延回路の入力側に帰還させて発振信号を生成するリング発振回路と、を有する、請求項１又は２に記載の変調器。
【請求項４】
前記発振器は、
前記入力データを順繰りに遅延させる複数段の遅延回路と、
前記複数段の遅延回路のうち最終段の遅延回路の出力データを反転遅延させて前記最終段の遅延回路の入力側に帰還させて発振信号を生成するリング発振回路と、を有し、
前記遅延器は、前記複数段の遅延回路で構成される、請求項２に記載の変調器。
【請求項５】
前記パルス発生部は、前記複数段の遅延回路の各段の出力データに基づいて前記パルス信号を生成する、請求項３又は４に記載の変調器。
【請求項６】
入力データが第１論理から第２論理に遷移するタイミングに応じて発振を開始し、前記第２論理から前記第１論理に遷移するタイミングに応じて発振を停止する第１発振器と、
前記第１発振器の発振回数が第１発振回数に到達したことを検知する第１計測器と、
前記入力データが前記第２論理から前記第１論理に遷移するタイミングに応じて発振を開始する第２発振器と、
前記第２発振器の発振回数が第２発振回数に到達したことを検知する第２計測器と、
前記第２計測器で前記第２発振回数に到達したことが検知されると、前記第２発振器の発振動作を停止させる発振制御部と、
前記第１計測器で前記第１発振回数に到達したことが検知されてから、前記入力データが前記第２論理から前記第１論理に遷移するまでは前記第１発振器から出力された発振信号を選択し、前記入力データが前記第２論理から前記第１論理に遷移した以降は前記第２発振器から出力されたパルス信号を選択する信号選択部と、を備える、変調器。
【請求項７】
請求項１乃至６のいずれか一項に記載の変調器を有する送信器と、
前記送信器から出力された変調信号を絶縁した状態で伝送する絶縁デバイスと、
前記絶縁デバイスを介して伝送された前記変調信号を復調する復調器を有する受信器と、を備える、信号伝送システム。
【請求項８】
前記受信器は、
前記変調信号に基づいて復調信号を生成する復調器と、
前記パルス信号のパルス幅及びパルス数に基づいて、前記復調信号の先頭部分のタイミングを調整するタイミング調整部と、を有する、請求項７に記載の信号伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、変調器及び信号伝送システムに関する。
【背景技術】
【０００２】
２値の入力データが例えばハイのときに発振器で発振動作を行わせ、ローのときは発振器を停止させることで、変調信号を生成するＯＯＫ変調器が知られている。また、この種のＯＯＫ変調器で変調した変調信号を絶縁デバイスを介して受信器側に伝送する信号伝送システムが知られている。
【０００３】
ＯＯＫ変調器では、入力データの入力タイミングは発振器の発振信号とは非同期であるため、入力データが遷移するときの発振信号の位相は一定にはならない。このため、入力データがハイからローに遷移する時点での変調信号の値が変動する。この結果、発振器が停止する際の変調信号の波形が入力データごとに異なってしまう。これにより、入力データが入力されるたびに変調信号の遅延時間が変動し、ジッタが発生する。ジッタは、信号品質を劣化させるため抑制することが望まれる。
【０００４】
ジッタを抑制する一手法として、ＯＯＫ変調を行う２つの変調経路を設けて、一方の変調経路では、入力データが第１論理のときに発振動作を行わせ、他方の変調経路では、入力データが第２論理のときに発振動作を行わせ、例えば、発振信号が立ち上がるタイミングに同期させて、一方の系統から他方の系統に発振信号を遷移させることで、ジッタを抑制することができる。
【０００５】
しかしながら、２つの変調経路を設けると、回路規模と消費電力が増大してしまう。また、絶縁デバイスを用いた信号伝送システムでは、絶縁デバイスの占める面積が他の回路ブロックに比べて大きいため、絶縁デバイスが複数必要になることは大きなデメリットである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第９９２３６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様では、回路規模と消費電力を増大させることなく、ジッタを抑制可能な変調器及び信号伝送システムを提供するものである。
【課題を解決するための手段】
【０００８】
本実施形態によれば、入力データが第１論理から第２論理に遷移するタイミングに応じて発振を開始し、前記第２論理から前記第１論理に遷移するタイミングに応じて発振を停止する発振器と、
前記入力データが前記第２論理から前記第１論理に遷移するタイミングに応じて、予め定めたパルス幅及びパルス数のパルス信号を出力するパルス発生部と、
前記入力データが前記第２論理のときは前記発振器から出力された発振信号を選択し、前記入力データが前記第１論理のときは前記パルス発生部から出力された前記パルス信号を選択する信号選択部と、を備える、変調器が提供される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による変調器を備えた信号伝送システムのブロック図。
【図２】第１の実施形態によるＯＯＫ変調器の内部構成を示すブロック図。
【図３Ａ】第１の実施形態によるＯＯＫ変調器の動作タイミング図。
【図３Ｂ】第１の実施形態によるＯＯＫ変調器の動作タイミング図。
【図４】受信器の第１例を示すブロック図。
【図５】受信器の第２例を示すブロック図。
【図６】図４の受信器内の各部の信号波形図。
【図７】（ａ）と（ｂ）は図６の入力データがハイからローに遷移する時刻の前後の詳細な信号波形図。
【図８】受信器の伝搬遅延特性を示す図。
【図９】低域通過フィルタの次数及びカットオフ周波数、パルス発生部から出力されるパルス信号のパルス幅を変えた場合の最大伝搬遅延差を示す図。
【図１０】第２の実施形態によるＯＯＫ変調器の概略構成を示すブロック図。
【図１１】図１０のＯＯＫ変調器の動作タイミング図。
【図１２】第３の実施形態によるＯＯＫ変調器の概略構成を示すブロック図。
【図１３】図１２に対応するＯＯＫ変調器の具体的な回路図。
【図１４】図１３のＯＯＫ変調器の動作タイミング図。
【図１５】第４の実施形態による信号伝送システムの概略構成を示すブロック図。
【図１６】第６の実施形態によるＯＯＫ変調器の回路図。
【図１７】第１６のＯＯＫ変調器の動作タイミング図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、変調器及び信号伝送システム内の特徴的な構成および動作を中心に説明するが、変調器及び信号伝送システムには以下の説明で省略した構成および動作が存在しうる。
【００１１】
（第１の実施形態）
図１は第１の実施形態による変調器１を備えた信号伝送システム２のブロック図である。図１の信号伝送システム２は、送信器３と、絶縁デバイス４と、受信器５とを備えている。図１の信号伝送システム２は、送信器３側と受信器５側とで、直流電圧レベルが大きく相違していても、２値の信号伝送を行えるように、絶縁デバイス４によって、送信器３側と受信器５側との電気的な絶縁を図りつつ、信号伝送を行う。
【００１２】
送信器３は、変調器１の一例であるＯＯＫ（On Off Keying）変調器１と、ドライバ６とを有する。ＯＯＫ変調器１は、入力データDATA_INが所定の論理のときのみ出力を行い、所定の論理でなければ出力を停止する。ドライバ６は、ＯＯＫ変調器１から出力された変調信号を、絶縁デバイス４を駆動可能な駆動能力にまで高めるために設けられている。ＯＯＫ変調器１から出力された変調信号自体が絶縁デバイス４を駆動可能な駆動能力を持っている場合は、ドライバ６を省略してもよい。
【００１３】
絶縁デバイス４は、送信器３の出力信号と受信器５の入力信号とを互いに電気的に絶縁可能な任意の素子で実現可能である。例えば、所定の絶縁耐圧を有する容量素子、又はトランス（Transformer）を用いて構成可能である。なお、本実施形態では、絶縁デバイス４を介した信号伝送システム２を示しているが、本実施形態による変調器１は、ＯＯＫ変調を用いる任意の信号伝送システム２に適用可能である。例えば、絶縁デバイス４の代わりに、任意の無線通信回線を用いて信号伝送を行う場合にも適用可能である。より具体的には、絶縁デバイス４の代わりに、通信アンテナと受信アンテナを用いて無線で信号を送受する無線通信部を設けてもよい。
【００１４】
図２は第１の実施形態によるＯＯＫ変調器１の内部構成を示すブロック図である。図２のＯＯＫ変調器１は、発振器１１と、パルス発生部１２と、信号選択部１３とを備えている。
【００１５】
発振器１１は、入力データDATA_INが第１論理から第２論理に遷移するタイミングに応じて発振を開始し、第２論理から第１論理に遷移するタイミングに応じて発振を停止する。発振器１１は、発振動作を行うか否かを切り替えるイネーブル端子ＥＮＢを有する。イネーブル端子ＥＮＢには、入力データDATA_INが入力される。例えば、入力データDATA_INがローとハイのいずれか一方のときに発振器１１は発振動作を行い、他方のときに発振動作を停止する。本明細書では、発振器１１が、入力データDATA_INがハイのときに発振動作を行い、ローのときに発振動作を停止する例を説明する。
【００１６】
パルス発生部１２は、入力データDATA_INが第２論理から第１論理に遷移するタイミングに応じて、予め定めたパルス幅及びパルス数のパルス信号を出力する。パルス発生部１２には、入力データDATA_INが入力される。より具体的には、パルス発生部１２は、入力データDATA_INがハイからローに遷移した直後に、予め定めたパルス幅及びパルス数のパルス信号を出力する。
【００１７】
信号選択部１３は、入力データDATA_INが第２論理のときは発振器１１から出力された発振信号を選択し、入力データDATA_INが第１論理のときはパルス発生部１２から出力されたパルス信号を選択する。より具体的には、信号選択部１３は、入力データDATA_INがハイのときは発振信号を選択し、ローのときはパルス信号を選択する。信号選択部１３が選択した信号は、変調信号として、ＯＯＫ変調器１の出力端子から出力される。
【００１８】
図３Ａと図３Ｂは第１の実施形態によるＯＯＫ変調器１の動作タイミング図である。時刻ｔ１で入力データDATA_INがローからハイに遷移すると、発振器１１は発振動作を開始する。信号選択部１３は、発振器１１から出力された発振信号を選択する。その後、時刻ｔ２で入力データDATA_INがハイからローに遷移すると、パルス発生部１２はパルス信号の生成を開始する。信号選択部１３は、パルス発生部１２から出力されたパルス信号を選択する。その後、時刻ｔ３まで、パルス発生部１２はパルス信号を出力するため、変調信号には時刻ｔ２〜ｔ３の間はパルス信号が含まれる。
【００１９】
図３Ａと図３Ｂでは、入力データDATA_INがハイからローに遷移する時刻ｔ２での発振信号の位相が互いに異なっている。図３Ａでは、時刻ｔ２で発振信号がローであるのに対し、図３Ｂでは、時刻ｔ２で発振信号がハイである。時刻ｔ２で、信号選択部１３は、発振信号の選択からパルス信号の選択に切り替えるため、図３Ａでは、時刻ｔ２までは発振信号の位相を持ち、時刻ｔ２以降はパルス信号の位相を持つ変調信号が生成される。一方、図３Ｂでは、時刻ｔ２の直前直後には、発振信号のパルス幅とパルス信号のパルス幅を合わせた広いパルス幅のパルスを含む変調信号が生成される。
【００２０】
図３Ａと図３Ｂのいずれにおいても、時刻ｔ２以降に現れるパルス信号の位相及びパルス幅は、発振器１１の位相によらず常に同一である。
【００２１】
受信器５は、絶縁デバイス４を介して受信された変調信号に対して非同期検波を行って復調信号である出力データDATA_OUTを生成する。理想的には出力データDATA_OUTは、変調器１に入力される入力データDATA_INと同じ周波数及びパルス幅を持っていることが望まれる。
【００２２】
本実施形態による受信器５の内部構成として複数通りが考えられる。図４は受信器５の第１例を示すブロック図である。図４の受信器５は、絶対値演算器２１と、低域通過フィルタ２２と、コンパレータ２３とを有する。絶対値演算器２１は、絶縁デバイス４を介して受信された変調信号の絶対値演算を行う。低域通過フィルタ２２は、絶対値演算器２１の出力信号の振幅を検出する。コンパレータ２３は、低域通過フィルタ２２の出力信号を基準レベルＲＥＦと比較して、出力信号が基準レベルＲＥＦより高いか低いかによって、２値化した復調信号を出力する。コンパレータ２３から出力される復調信号が出力データDATA_OUTに該当する。
【００２３】
図５は受信器５の第２例を示すブロック図である。図５の受信器５は、二乗演算器２４と、低域通過フィルタ２２と、コンパレータ２３とを有する。二乗演算器２４は、絶縁デバイス４を介して受信された変調信号の二乗演算を行う。低域通過フィルタ２２は、二乗演算器２４の出力信号の振幅を検出する。図５のコンパレータ２３の処理動作は図４と同じでる。
【００２４】
図４の絶対値演算器２１や図５の二乗演算器２４の代わりに、対数や平方根等の非線形な演算を行って振幅情報を検出してもよい。
【００２５】
図６は図４の受信器５内の各部の信号波形図である。図６には、送信器３への入力データDATA_IN、送信器３から出力される変調信号TxSig、受信器５の入力信号RxSig、図４の受信器５内の絶対値演算器２１の出力信号Ｂ１、低域通過フィルタ２２の出力信号Ｂ２、及び受信器５の出力データDATA_OUTの各波形が示されている。
【００２６】
図６に示すように、送信器３と受信器５は、絶縁デバイス４により電気的に絶縁されているため、送信器３から出力される変調信号TxSigと、受信器５に入力される受信信号RxSigとでは、基準電圧レベルが異なっている。低域通過フィルタ２２は、絶対値演算器２１の出力信号の振幅を検出した信号Ｂ２を出力するが、信号Ｂ２にはリップル成分が含まれている。コンパレータ２３で基準レベルＲＥＦと比較して２値化することで、入力データDATA_INに類似する波形を持つ出力データDATA_OUTが得られる。
【００２７】
図７は、図６の入力データDATA_INがハイからローに遷移する時刻の前後の詳細な信号波形図である。図７（ａ）はパルス発生部１２と信号選択部１３を設けない場合、図７（ｂ）はパルス発生部１２と信号選択部１３を設けた場合の信号波形を示している。図７（ａ）と図７（ｂ）の上段は入力信号がハイからローに遷移するときに発振信号の位相が０度の例を示し、下段は入力信号がハイからローに遷移するときの発振信号の位相が１８０度の例を示している。
【００２８】
パルス発生部１２と信号選択部１３を設けない図７（ａ）の場合、入力データDATA_INがハイからローに遷移する際の発振信号の位相の違いにより、低域通過フィルタ２２の出力信号Ｂ２にも位相差が生じ、入力データDATA_INがハイからローに遷移する時刻から、復調信号がハイからローに遷移する時刻までの時間差が図７（ａ）の上段と下段で相違してしまう。この時間差がジッタに相当する。
【００２９】
実際には、入力データDATA_INの立ち下がりにおける発振器１１の位相は、入力データDATA_INが発振器１１の動作に対して非同期の場合には０〜３６０度の範囲内のランダムな値を取る。
【００３０】
図７（ａ）の上段と下段は、それぞれ入力データDATA_INの立ち下がりから復調信号の立ち下がりまでの時間差が最小（＝ｔｄ１）と最大（＝ｔｄ２）になる条件に対応しており、この時間差はｔｄ１〜ｔｄ２の範囲でランダムに分布する。したがって、最大値がｔｄ１〜ｔｄ２の量のランダムなジッタが発生する。
【００３１】
本実施形態に対応した図７（ｂ）では、パルス発生部１２が出力するパルス信号の周波数を発振信号の周波数と同一で、かつ１．５周期分のパルス信号を出力する例を示している。入力データDATA_INがハイからローに遷移した直後は、低域通過フィルタ２２の出力信号に、入力データDATA_INと発振信号の位相差による波形差が生じているが、入力データDATA_INがハイからローに遷移した直後に、所定の周期分の同一周波数のパルス信号が追加されるため、低域通過フィルタ２２の出力信号の波形差は時間とともに小さくなる。
【００３２】
なお、低域通過フィルタ２２の出力信号の波形差が顕著な入力データDATA_INの立ち下がり直後においても、低域通過フィルタ２２の出力波形と基準レベルＲＥＦとの大小関係に変化はないため、出力データDATA_OUTの波形に違いは生じない。
【００３３】
パルス発生部１２からのパルス信号の出力が終了すると、低域通過フィルタ２２の出力レベルは徐々に低下し、基準レベルＲＥＦと交差するタイミングでコンパレータ２３の出力論理が反転し、出力データDATA_OUTがローになる。
【００３４】
以上の動作により、図７（ｂ）に示す本実施形態の例では、入力データDATA_INと発振信号の位相が０度と１８０度のときで、入力データDATA_INの立ち下がりから、復調信号の立ち下がりまでの時間差ｔｄ３とｔｄ４はほぼ一致する。これにより、本実施形態によれば、入力データDATA_INの立ち下がり時における、入力データDATA_INと発振信号との位相差のばらつきに起因するジッタを低減できる。
【００３５】
本発明者は、本実施形態によるＯＯＫ変調器１のジッタ抑圧効果を調べた。具体的には、入力データDATA_INの立ち下がり時の発振信号の位相を１０度ステップで変化させ、入力データDATA_INの立ち下がりから受信器５の出力データDATA_OUTの立ち下がりまでの伝搬遅延時間の最大と最小の差を回路シミュレーションにより確認した。これは発振器１１の位相が起因で発生しうる最大の伝搬遅延差に相当する。以降、これを最大伝搬遅延差と記述する。最大伝搬遅延差はDATA_INがハイからローに切り替わる際の発振器１１の位相が起因で生じるジッタの大きさと強い相関があり、値が小さいほどジッタが少なく、良好な特性といえる。なお、ここでのシミュレーションでは、追加パルスは発振器１１と同じ周波数を持つものとしている。
【００３６】
図８は、受信器５の低域通過フィルタ２２の次数を２、カットオフ周波数を発振器１１の発振周波数と同一とした場合の伝搬遅延特性を示す図である。図８の曲線ｃｂ１はパルス発生部１２と信号選択部１３を設けた本実施形態の場合、曲線ｃｂ２はパルス発生部１２と信号選択部１３を省略した場合の特性を示している。曲線ｃｂ１は、曲線ｃｂ２に比べて、発振器１１の位相が変化しても、伝搬遅延差がより小さいことを示している。これにより、本実施形態では、ジッタ特性が改善していることが確認できた。
【００３７】
図９は、低域通過フィルタ２２の次数及びカットオフ周波数、パルス発生部１２から出力されるパルス信号のパルス幅を変えた場合の最大伝搬遅延差を示す図である。図９（ａ）は図４の絶対値演算器２１を有する受信器５の最大伝搬遅延差を示し、図９（ｂ）は図５の二乗演算器２４を有する受信器５の最大伝搬遅延差を示している。
【００３８】
図９に示すように、低域通過フィルタ２２の次数及びカットオフ周波数、パルス信号のパルス幅、絶対値演算器２１又は二乗演算器２４を用いた検波方式などを種々変更した場合、最大伝搬遅延差に違いはあるものの、パルス発生部１２と信号選択部１３を設けて、追加するパルス信号のパルス幅とパルス数を最適化することで、ジッタ特性を改善することができる。
【００３９】
このように、第１の実施形態では、ＯＯＫ変調器１内にパルス発生部１２と信号選択部１３を設けて、入力データDATA_INがハイからローに遷移するタイミングで、発振器１１からの発振信号にパルス信号を付加して変調信号を生成するため、入力データDATA_INと発振信号との位相差がばらついても、受信器５から出力される出力データDATA_OUTの最大伝搬遅延差を小さくでき、ジッタを抑制できる。
【００４０】
（第２の実施形態）
第１の実施形態によるＯＯＫ変調器１では、入力データDATA_INがハイからローに遷移する際に、発振信号にパルス信号を付加して変調信号を生成するため、付加するパルス信号のパルス幅とパルス数に応じて、変調信号の伝搬遅延時間が増加する。第１の実施形態による変調器１から出力される変調信号の伝搬遅延時間は、入力データDATA_INがハイからローに遷移するときのみ増加し、入力データDATA_INがローからハイに遷移する際には増加しない。このように、入力データDATA_INがローからハイに遷移する場合と、ハイからローに遷移する場合とで、変調信号の伝搬遅延時間に差異が生じる。この結果、入力データDATA_INのパルス幅と、受信器５の出力データDATA_OUTのパルス幅とが相違してしまう。これは、パルス幅歪と呼ばれ、用途によっては好ましくないため、低減するのが望ましい。
【００４１】
図１０は第２の実施形態によるＯＯＫ変調器１の概略構成を示すブロック図である。図１０のＯＯＫ変調器１は、図２の構成に加えて、遅延器１４を備えている。遅延器１４は、入力データDATA_INを所定の時間遅延させて遅延データを出力する。より詳細には、遅延器１４は、パルス発生部１２が出力するパルス信号の出力期間と略同一時間、入力データDATA_INを遅延させた遅延データを出力する。
【００４２】
発振器１１は、遅延データが第１論理から第２論理に遷移するタイミングに応じて発振を開始し、第２論理から第１論理に遷移するタイミングに応じて発振を停止する。パルス発生部１２は、入力データDATA_INが第２論理から第１論理に遷移するタイミングに応じて、予め定めたパルス幅及びパルス数のパルス信号を出力する。信号選択部１３は、入力データDATA_INが第２論理のときは発振器１１から出力された発振信号を選択し、入力データDATA_INが第１論理のときはパルス発生部１２から出力されたパルス信号を選択する。
【００４３】
図１１は図１０のＯＯＫ変調器１の動作タイミング図である。時刻ｔ１で入力データDATA_INがローからハイに遷移すると、遅延器１４は入力データDATA_INを所定時間遅延させて遅延データを出力する。これにより、遅延データは時刻ｔ２でローからハイに遷移する。
【００４４】
発振器１１は、遅延データがローからハイに遷移すると、発振動作を開始して、発振信号を出力する。その後、時刻ｔ３で入力データDATA_INがハイからローに遷移すると、パルス発生部１２は、パルス信号の出力を開始する。この時点では、発振器１１はまだ発振動作を継続しているが、信号選択部１３は、時刻ｔ３で発振信号の選択からパルス信号の選択に切り替える。その後、時刻ｔ４になると、発振器１１は発振動作を停止する。パルス発生部１２は、時刻ｔ３から、予め定めたパルス幅及びパルス数のパルス信号を出力する。
【００４５】
このように、第２の実施形態では、発振器１１の前段に遅延器１４を接続して入力データDATA_INを遅延させるため、入力データDATA_INがハイからローに遷移するときだけでなく、ローからハイに遷移するときも、変調信号を遅延させることができ、入力データDATA_INのパルス幅と、受信器５の出力データDATA_OUTのパルス幅とを略一致させることができ、パルス幅歪みを抑制できる。
【００４６】
（第３の実施形態）
第１及び第２の実施形態における発振器１１は、遅延回路付きのリング発振回路で構成可能である。
【００４７】
図１２は第３の実施形態によるＯＯＫ変調器１の概略構成を示すブロック図である。図１２のＯＯＫ変調器１は、発振器１１と、パルス発生部１２と、信号選択部１３を備えている点では図２や図１０のＯＯＫ変調器１と一致するが、発振器１１の内部構成が図２や図１０の発振器１１とは異なる。図１２の発振器１１は、入力データDATA_INを順繰りに遅延させる複数段の遅延回路１５と、複数段の遅延回路１５のうち最終段の遅延回路１５の出力データを反転遅延させて最終段の遅延回路１５の入力側に帰還させて発振信号を生成するリング発振回路１６とを有する。
【００４８】
パルス発生部１２は、複数段の遅延回路１５の各段の出力データに基づいてパルス信号を生成する。複数段の遅延回路１５での遅延時間をパルス発生部１２が出力するパルス信号の出力期間に合わせることで、複数段の遅延回路１５を図１０の遅延器１４として利用することができる。
【００４９】
図１３は図１２に対応するＯＯＫ変調器１の具体的な回路図である。図１３における複数段の遅延回路１５は、直列接続された３つのインバータ３１〜３３で構成されている。そのうちの最終段のインバータ３３の後段には、入力データDATA_INと論理を合わせるために、別個のインバータ３４が接続されている。複数段の遅延回路１５を構成するインバータ３１〜３３の接続段数は任意である。また、インバータ以外の、反転論理の信号を出力する論理ゲートを用いて複数段の遅延回路１５を構成してもよい。
【００５０】
図１３のリング発振回路１６は、ＡＮＤゲート３５と、インバータ３６とで構成されている。ＡＮＤゲート３５の後段にインバータ３６が接続され、インバータ３６の出力は帰還されて、ＡＮＤゲート３５に入力される。ＡＮＤゲート３５は、インバータ３４の出力と、インバータ３６の出力との論理積を演算する。リング発振回路１６の後段には、入力データDATA_INと論理を合わせるために、別個のインバータ３７が接続されており、このインバータ３７から発振信号が出力される。図１３のリング発振回路１６は、奇数段の論理反転素子をリング状に接続すれば構成でき、論理反転素子の種類と接続段数は任意である。
【００５１】
図１３のパルス発生部１２は、入力データDATA_INと１段目のインバータ３１の出力との排他的論理和を演算するＸＯＲゲート３８と、２段目のインバータ３２の出力と３段目のインバータ３３の出力との排他的論理和を演算するＸＯＲゲート３９と、これらＸＯＲゲート３８，３９の出力の論理積を演算するＡＮＤゲート４０と、ＡＮＤゲート４０の出力を反転するインバータ４１とを有する。
【００５２】
図１４は図１３のＯＯＫ変調器１の動作タイミング図である。インバータ３１、インバータ３２、インバータ３３、インバータ３６は他の論理回路ブロックに比べて有意な遅延を有する遅延回路として構成されているものとして説明する。時刻ｔ１で入力データDATA_INがローからハイに遷移すると、複数段の遅延回路１５内の１段目のインバータ３１の出力は時刻ｔ２でハイからローに遷移する。このとき、ＸＯＲゲート３８は、時刻ｔ１でハイからローに遷移し、時刻ｔ２でローからハイに遷移する。これにより、パルス発生部１２は、時刻ｔ１〜ｔ２の間に、最初のパルスを出力する。
【００５３】
その後、時刻ｔ３で、２段目のインバータ３２の出力はローからハイに遷移する。その後、時刻ｔ４で、３段目のインバータ３３の出力はハイからローに遷移する。ＸＯＲゲート３９は、時刻ｔ３でハイからローに遷移し、時刻ｔ４でローからハイに遷移する。これにより、パルス発生部１２は、時刻ｔ３〜ｔ４の間に、２つ目のパルスを出力する。
【００５４】
時刻ｔ４で、リング発振回路１６の入力がハイになって、リング発振回路１６は発振動作を開始し、発振信号を出力する。信号選択部１３は、入力データDATA_INがハイの間はリング発振回路１６から出力された発振信号を選択するため、時刻ｔ４以降に発振信号が変調信号として出力される。
【００５５】
その後、時刻ｔ５で、入力データDATA_INがハイからローに遷移すると、信号選択部１３は、パルス発生部１２から出力されたパルス信号を選択する。
【００５６】
時刻ｔ５で、入力データDATA_INがハイからローに遷移すると、複数段の遅延回路１５内の１段目のインバータ３１の出力は時刻ｔ６でローからハイに遷移する。ＸＯＲゲート３８の出力は、時刻ｔ５でハイからローに遷移し、時刻ｔ６でローからハイに遷移する。また、ＸＯＲゲート３８は、時刻ｔ５〜ｔ６の間、ローになる。よって、パルス発生部１２は、時刻ｔ５〜ｔ６の間、入力データDATA_INがハイからローに遷移した後では最初のパルスを出力する。
【００５７】
その後、時刻ｔ７で２段目のインバータ３２の出力はハイからローに遷移し、時刻ｔ８で３段目のインバータ３３の出力はローからハイに遷移する。よって、パルス発生部１２は、時刻ｔ７〜ｔ８の間、入力データDATA_INがハイからローに遷移した後では２つ目のパルスを出力する。
【００５８】
時刻ｔ５以降は、信号選択部１３は、パルス発生部１２から出力されたパルス信号を選択する。よって、入力データDATA_INがハイからローに遷移すると、発振器１１から出力された発振信号に、所定のパルス幅かつパルス数のパルス信号が付加された変調信号が出力される。
【００５９】
このように、第３の実施形態によるＯＯＫ変調器１では、複数段の遅延回路１５とリング発振回路１６にて発振器１１を構成するため、入力データDATA_INがハイからローに遷移した直後に出力されるパルス信号の出力期間に合わせて複数段の遅延回路１５の遅延時間を設定することで、第２の実施形態と同様に、入力データDATA_INのパルス期間と、受信器５の出力データDATA_OUTのパルス期間とを略一致させることができる。また、複数段の遅延回路１５を構成する各段の遅延回路１５の出力を用いることで、パルス発生部１２から出力されるパルス信号を生成できる。これにより、パルス発生部１２の構成を簡略化できる。
【００６０】
（第４の実施形態）
上述した第２の実施形態では、入力データDATA_INがハイからローに遷移する際の変調信号の遅延時間を抑制するために、発振器１１の前段に遅延器１４を接続する例を説明した。これに対して、第４の実施形態は、発振器１１の前段に遅延器１４を接続する代わりに、受信器５側にタイミング調整部を設けるものである。
【００６１】
図１５は第４の実施形態による信号伝送システム２の概略構成を示すブロック図である。図１５の信号伝送システム２は、図１と同様の構成に加えて、受信器５内の復調器７の後段側にタイミング調整部８を備えている。
【００６２】
タイミング調整部８は、ＯＯＫ変調器１内のパルス発生部１２から出力されたパルス信号のパルス幅及びパルス数に基づいて、復調器７の出力データDATA_OUTの先頭部分のタイミングを調整する。すなわち、タイミング調整部８は、入力データDATA_INがローからハイに遷移するタイミングに対応づけて、復調器７の出力データDATA_OUTがローからハイに遷移するタイミングを調整する。より具体的には、タイミング調整部８は、入力データDATA_INがハイからローに遷移した直後にパルス発生部１２が出力するパルス信号の出力期間に合わせて、復調器７の出力データDATA_OUTがローからハイに遷移するタイミングを調整する。
【００６３】
タイミング調整部８は、復調器７の出力データDATA_OUTを遅延させる遅延回路１５等を用いて構成可能である。タイミング調整部８が復調器７の出力データDATA_OUTを遅延させる遅延時間は、製造時のテスト等で決定してもよいし、遅延回路１５を構成する配線パターンのトリミング等により遅延時間を調整してもよい。また、起動時や所定時間ごとに、既知のパルス幅の入力データDATA_INをＯＯＫ変調器１に入力して、タイミング調整部８の遅延時間を再調整してもよい。
【００６４】
また、図１０の遅延器１４と図１５のタイミング調整部８を両方備えた信号伝送システム２を構築してもよい。
【００６５】
このように、第４の実施形態では、入力データDATA_INがハイからローに遷移する際に変調信号にパルス信号が付加されるため、変調信号に遅延が生じることに伴って、受信器５内の復調器７の後段にタイミング調整部８を設けて、出力データDATA_OUTがローからハイに遷移するタイミングを調整する。これにより、第２の実施形態と同様に、入力データDATA_INのパルス幅と受信器５の出力データDATA_OUTのパルス幅とを略一致させることができる。
【００６６】
（第５の実施形態）
上述した第１〜第４の実施形態におけるパルス発生部１２から出力されるパルス信号は、入力データDATA_INの立ち下がりごとに変動しないパルス波形を持っていればよく、パルス信号の周波数は必ずしも発振器１１から出力される発振信号の周波数と同一でなくてもよい。このため、発振器１１は、ＬＣ発振回路やリング発振回路１６など、任意の回路方式の発振回路でよい。また、パルス発生部１２も任意の回路構成にて構成可能である。ただし、発振器１１から出力される発振信号の周波数とパルス発生部１２から出力されるパルス信号の周波数が著しくかけ離れていると、絶縁デバイス４や受信器５の通過信号帯域を広くしなければならず、システム構成が複雑化し、コストも嵩んでしまう。このような観点から、パルス発生部１２から出力されるパルス信号の周波数は、発振器１１から出力される発振信号の周波数と概ね一致させるのが望ましい。
【００６７】
（第６の実施形態）
第６の実施形態によるＯＯＫ変調器１は、第１〜第５の実施形態とは根本的に異なる構成を備えている。
【００６８】
図１６は第６の実施形態によるＯＯＫ変調器１の回路図である。図１６のＯＯＫ変調器１は、第１発振器１１ａと、第１計測器１７と、第２発振器１１ｂと、第２計測器１８と、発振制御部１９と、信号選択部１３とを備えている。
【００６９】
第１発振器１１ａは、入力データDATA_INが第１論理から第２論理に遷移するタイミングに応じて発振を開始し、第２論理から第１論理に遷移するタイミングに応じて発振を停止する。第１発振器１１ａは、リング発振回路１６で構成可能である。第１発振器１１ａを構成するリング発振回路１６は、ＡＮＤゲート５１と、インバータ５２とを有する。ＡＮＤゲート５１の出力はインバータ５２に入力され、インバータ５２の出力と入力データDATA_INはＡＮＤゲート５１に入力される。インバータ５２の出力は、別のインバータ５３にて論理が反転されて、発振信号が生成される。
【００７０】
第１計測器１７は、第１発振器１１ａの発振回数が第１発振回数に到達したことを検知する。第１計測器１７は、縦続接続された２つのフリップフロップ５４，５５を有する。各フリップフロップ５４，５５は、第１発振器１１ａから出力された発振信号に同期して動作する。各フリップフロップ５４，５５は、発振制御部１９の出力信号がハイのときにリセット状態になる。２段目のフリップフロップ５５の出力は、信号選択部１３の選択信号として用いられる。
【００７１】
第２発振器１１ｂは、入力データDATA_INが第２論理から第１論理に遷移するタイミングに応じて発振を開始する。第２発振器１１ｂは、例えばリング発振回路１６で構成可能である。第２発振器１１ｂを構成するリング発振回路１６は、ＡＮＤゲート５６と、インバータ５７とを有する。ＡＮＤゲート５６の出力はインバータ５７に入力され、インバータ５７の出力と発振制御部１９の出力はＡＮＤゲート５６に入力される。インバータ５７の出力は、別のインバータ５８にて論理が反転されて、パルス信号が生成される。
【００７２】
第２計測器１８は、第２発振器１１ｂの発振回数が第２発振回数に到達したことを検知する。第２計測器１８は、縦続接続された２つのフリップフロップ５９，６０を有する。各フリップフロップ５９，６０は、第２発振器１１ｂから出力された発振信号に同期して動作する。各フリップフロップ５９，６０は、入力データDATA_INがハイのときにリセット状態になる。２段目のフリップフロップ６０の出力は、発振制御部１９に入力される。
【００７３】
発振制御部１９は、第２計測器１８で第２発振回数に到達したことが検知されると、第２発振器１１ｂの発振動作を停止させる。発振制御部１９は、インバータ６１と、ＡＮＤゲート６２と、インバータ６３とを有する。インバータ６１は、入力データDATA_INを反転出力する。インバータ６３は、第２計測器１８内の２段目のフリップフロップ６０の出力を反転出力する。ＡＮＤゲート６２は、インバータ６１の出力と、インバータ６３の出力との論理積信号を出力する。ＡＮＤゲート６２の出力は、第１計測器１７内の２つのフリップフロップ５４，５５のリセット端子に入力されるとともに、第２発振器１１ｂ内のＡＮＤゲート５６に入力される。
【００７４】
信号選択部１３は、第１計測器１７で第１発振回数に到達したことが検知されてから、入力データDATA_INが第２論理から第１論理に遷移するまでは第１発振器１１ａから出力された発振信号を選択し、入力データDATA_INが第２論理から第１論理に遷移した以降は第２発振器１１ｂから出力された発振信号を選択する。
【００７５】
図１７は第１６のＯＯＫ変調器１の動作タイミング図である。時刻ｔ１で入力データDATA_INがローからハイに遷移すると、第１発振器１１ａは発振動作を開始し、発振信号を出力する。また、時刻ｔ１で入力データDATA_INがハイになると、第２計測器１８内の２つのフリップフロップ５９，６０はリセット状態になり、２段目のフリップフロップ６０はローを出力し、インバータ６３の出力はハイになる。
【００７６】
また、時刻ｔ１で、発振制御部１９内のインバータ６１の出力はローになり、ＡＮＤゲート６２の出力はローになる。これにより、第１計測器１７内の２つのフリップフロップ５４，５５のリセット状態は解除される。その後、これらフリップフロップ５４，５５は、第１発振器１１ａから出力される発振信号の数を計測する。
【００７７】
時刻ｔ２になると、第１計測器１７内の２段目のフリップフロップ５５の出力Ｅ１はローからハイに遷移する。これにより、信号選択部１３は、第１発振器１１ａから出力された発振信号を変調信号として選択する。
【００７８】
その後、時刻ｔ３で、入力データDATA_INがハイからローに遷移すると、発振制御部１９内のＡＮＤゲート６２の出力Ｅ５はハイに遷移する。これにより、第２発振器１１ｂは発振動作を開始する。また、ＡＮＤゲート６２の出力Ｅ５がハイになると、第１計測器１７内の２つのフリップフロップ５４，５５はリセット状態になる。よって、２段目のフリップフロップ５５の出力Ｅ１はローになる。これにより、信号選択部１３は、第２発振器１１ｂから出力された発振信号を変調信号として選択する。その後、時刻ｔ４になると、第２計測器１８内の２段目のフリップフロップ５９の出力がハイになるため、発振制御部１９内のＡＮＤゲート６２の出力Ｅ５がローになり、第２発振器１１ｂは発振動作を停止する。
【００７９】
このように、第６の実施形態によるＯＯＫ変調器１では、入力データDATA_INがローからハイに遷移すると、第１発振器１１ａから出力される発振信号の発振回数が所定回数に到達するまで第１計測器１７で計測し、所定回数に到達すると、発振信号を信号選択部１３にて選択する。その後、入力データDATA_INがハイからローに遷移すると、第２発振器１１ｂでの発振動作を開始させて発振信号を出力するとともに、この発振信号を信号選択部１３が選択するようにする。これにより、変調信号が出力される期間を入力データDATA_INのパルス幅に合わせることができる。
【００８０】
また、入力データDATA_INがハイからローに遷移する際に、変調信号に付加されるパルス数は、第２計測器１８内のフリップフロップ５９，６０の段数によって調整できる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１  ＯＯＫ変調器、２  信号伝送システム、３  送信器、４  絶縁デバイス、５  受信器、６  ドライバ、７  復調器、８  タイミング調整部、１１  発振器、１１ａ  第１発振器、１１ｂ  第２発振器、１２  パルス発生部、１３  信号選択部、１４  遅延器、１５  遅延回路、１６  リング発振回路、１７  第１計測器、１８  第２計測器、１９  発振制御部、２１  絶対値演算器、２２  低域通過フィルタ、２３  コンパレータ、２４  二乗演算器
【図１】
2020043429.tif 000003
【図２】
2020043429.tif 000004
【図３Ａ】
2020043429.tif 000005
【図３Ｂ】
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【図４】
2020043429.tif 000007
【図５】
2020043429.tif 000008
【図６】
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【図７】
2020043429.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
2020043429.tif 000014
【図１２】
2020043429.tif 000015
【図１３】
2020043429.tif 000016
【図１４】
2020043429.tif 000017
【図１５】
2020043429.tif 000018
【図１６】
2020043429.tif 000019
【図１７】
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