(57)【要約】      （修正有）【課題】信号帯域が広く、かつ低消費電力の差動増幅回路を提供する。【解決手段】差動増幅回路１は、第１トランジスタＱ１及び第２トランジスタＱ２を有し、第１トランジスタのドレイン−ソース間と第２トランジスタのドレイン−ソース間とに電流を流す第１電流回路２と、第３トランジスタＱ３及び第４トランジスタＱ４を有し、第３トランジスタのドレイン−ソース間と第４トランジスタのドレイン−ソース間とに電流を流す第２電流回路３と、第２トランジスタのゲート及びドレインに接続されたゲートを有し、第３トランジスタに接続され、第２トランジスタのドレイン−ソース間電流のＭ倍のドレイン−ソース間電流を流す第５トランジスタＱ５と、第４トランジスタのゲート及びドレインに接続されたゲートを有し、第１トランジスタに接続され、第４トランジスタのドレイン−ソース間電流のＭ倍のドレイン−ソース間電流を流す第６トランジスタＱ６と、を備える。【選択図】図１
2020043540.tif 000002
【特許請求の範囲】
【請求項１】
カスコード接続された第１トランジスタ及び第２トランジスタを有し、差動入力信号の一方である第１入力信号の電圧に応じた電流を前記第１トランジスタのドレイン−ソース間と前記第２トランジスタのドレイン−ソース間とに流す第１電流回路と、
カスコード接続された第３トランジスタ及び第４トランジスタを有し、前記差動入力信号の他方である第２入力信号の電圧に応じた電流を前記第３トランジスタのドレイン−ソース間と前記第４トランジスタのドレイン−ソース間とに流す第２電流回路と、
前記第２トランジスタのゲート及びドレインに接続されたゲートを有し、前記第３トランジスタにカスコード接続され、前記第２トランジスタのドレイン−ソース間電流のＭ倍（Ｍは０より大きい実数）のドレイン−ソース間電流を流す第５トランジスタと、
前記第４トランジスタのゲート及びドレインに接続されたゲートを有し、前記第１トランジスタにカスコード接続され、前記第４トランジスタのドレイン−ソース間電流のＭ倍（Ｍは０より大きい実数）のドレイン−ソース間電流を流す第６トランジスタと、を備え、
前記第１トランジスタのドレイン及び前記第３トランジスタのドレインと、前記第５トランジスタのドレイン及び第６トランジスタのドレインと、の少なくとも一方から、差動出力信号を出力する、差動増幅回路。
【請求項２】
差動入力信号の一方である第１入力信号の電圧に応じたドレイン−ソース間電流を流す第１トランジスタを有する第１電流回路と、
前記第１トランジスタのドレイン−ソース間電流に相関するドレイン−ソース間電流を流す第２トランジスタと、
前記差動入力信号の他方である第２入力信号の電圧に応じたドレイン−ソース間電流を流す第３トランジスタを有する第２電流回路と、
前記第３トランジスタのドレイン−ソース間電流に相関するドレイン−ソース間電流を流す第４トランジスタと、
前記第２トランジスタのゲート及びドレインに接続されたゲートを有し、前記第２トランジスタのドレイン−ソース間電流のＭ倍（Ｍは０より大きい実数）のドレイン−ソース間電流を流す第５トランジスタと、
前記第４トランジスタのゲート及びドレインに接続されたゲートを有し、前記第４トランジスタのドレイン−ソース間電流のＭ倍（Ｍは０より大きい実数）のドレイン−ソース間電流を流す第６トランジスタと、を備え、
前記第１トランジスタのドレイン及び前記第３トランジスタのドレインと、前記第５トランジスタのドレイン及び第６トランジスタのドレインと、の少なくとも一方から、差動出力信号を出力する、差動増幅回路。
【請求項３】
前記第１トランジスタのドレイン及び前記第３トランジスタのドレインに接続され、第１同相電圧を基準に所定の電圧振幅で変化する第１差動出力信号を出力する第１差動出力端子対と、
前記第５トランジスタのドレイン及び前記第６トランジスタのドレインに接続され、前記第１同相電圧とは電圧レベルが異なる第２同相電圧を基準に前記所定の電圧振幅で変化する第２差動出力信号を出力する第２差動出力端子対とを備える、請求項１又は２に記載の差動増幅回路。
【請求項４】
前記第１トランジスタのドレイン及び前記第３トランジスタのドレインに接続され、第１差動出力信号を出力する第１差動出力端子を備え、
前記第５トランジスタのドレイン及び前記第６トランジスタとのドレインは、それぞれ第１基準電圧ノードに接続され、
前記第１トランジスタのドレインは、第１インピーダンス素子を介して第２基準電圧ノードに接続され、
前記第３トランジスタのドレインは、第２インピーダンス素子を介して前記第２基準電圧ノードに接続される、請求項１又は２に記載の差動増幅回路。
【請求項５】
前記第５トランジスタのドレイン及び前記第６トランジスタのドレインに接続され、第２差動出力信号を出力する第２差動出力端子を備え、
前記第５トランジスタのドレインは、第３インピーダンス素子を介して第１基準電圧ノードに接続され、
前記第６トランジスタのドレインは、第４インピーダンス素子を介して第１基準電圧ノードに接続され、
第１トランジスタのドレイン及び前記第３トランジスタのドレインは、それぞれ第２基準電圧ノードに接続される、請求項１又は２に記載の差動増幅回路。
【請求項６】
前記第２トランジスタのドレインと前記第６トランジスタのドレインとの間に接続される第１キャパシタと、
前記第４トランジスタのドレインと前記第５トランジスタのドレインとの間に接続される第２キャパシタと、を備える請求項１乃至５のいずれか一項に記載の差動増幅回路。
【請求項７】
前記第１トランジスタのドレインと前記第４トランジスタのドレインとの間に接続される第３キャパシタと、
前記第３トランジスタのドレインと前記第２トランジスタのドレインとの間に接続される第４キャパシタと、を備える請求項１乃至６のいずれか一項に記載の差動増幅回路。
【請求項８】
前記第５トランジスタのドレイン電圧と前記第６トランジスタのドレイン電圧とに相関する電圧と所定の基準電圧との電圧差を検出する電圧差検出回路と、
前記電圧差に応じて、前記第２トランジスタのドレイン−ソース間電流を調整する第７トランジスタと、
前記電圧差に応じて、前記第４トランジスタのドレイン−ソース間電流を調整する第８トランジスタと、を備える、請求項１乃至７のいずれか一項に記載の差動増幅回路。
【請求項９】
パラレルデータを、差動化されたシリアルデータに変換して出力する送信機と、
前記送信機から出力された前記シリアルデータを伝送する伝送路と、
前記伝送路を介して伝送されたシリアルデータを受信して前記パラレルデータに変換する受信機と、を備え、
前記受信機は、
前記伝送路を介して伝送されたシリアルデータに応じた前記差動入力信号の出力同相電圧の変換を行う請求項１乃至８のいずれか一項に記載の差動増幅回路と、
前記差動増幅回路から出力された差動出力信号に基づいて、クロック信号及びシリアルデータを分離するクロック・データ・リカバリ回路と、
前記クロック・データ・リカバリ回路で分離されたクロック信号に同期して、シリアルデータをパラレルデータに変換するパラレル変換器と、を有する、シリアル伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、差動増幅回路及びシリアル伝送回路に関する。
【背景技術】
【０００２】
高速に信号伝送を行う場合、シリアルデータを差動信号にして伝送することが多い。この種の伝送を行うシリアル伝送回路は、適切な動作点を確保する目的で、同相電圧のレベル（値）を変更可能なレベルシフト回路を有するプリアンプを備えている。プリアンプでは、同相電圧が相違する２系統の差動信号を出力する場合がある。この場合、プリアンプ内に複数のレベルシフト回路を設ける必要があり、入力回路における入力容量が大きくなって信号帯域が低くなるという問題がある。また、複数のレベルシフト回路が必要なために、消費電力が増大するという問題もある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−６０６６６号公報
【特許文献２】特開２００９−１０６４０号公報
【特許文献３】特開２０１１−１６６２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態では、同相電圧が互いに相違する２系統の差動信号を出力する場合に、信号帯域の低下及び消費電力の増加を抑制できる差動増幅回路及びシリアル伝送回路を提供するものである。
【課題を解決するための手段】
【０００５】
本実施形態によれば、カスコード接続された第１トランジスタ及び第２トランジスタを有し、差動入力信号の一方である第１入力信号の電圧に応じた電流を前記第１トランジスタのドレイン−ソース間と前記第２トランジスタのドレイン−ソース間とに流す第１電流回路と、カスコード接続された第３トランジスタ及び第４トランジスタを有し、前記差動入力信号の他方である第２入力信号の電圧に応じた電流を前記第３トランジスタのドレイン−ソース間と前記第４トランジスタのドレイン−ソース間とに流す第２電流回路と、前記第２トランジスタのゲート及びドレインに接続されたゲートを有し、前記第３トランジスタにカスコード接続され、前記第２トランジスタのドレイン−ソース間電流のＭ倍（Ｍは０より大きい実数）のドレイン−ソース間電流を流す第５トランジスタと、前記第４トランジスタのゲート及びドレインに接続されたゲートを有し、前記第１トランジスタにカスコード接続され、前記第４トランジスタのドレイン−ソース間電流のＭ倍（Ｍは０より大きい実数）のドレイン−ソース間電流を流す第６トランジスタと、を備える。前記第２トランジスタのゲート及びドレインと、前記第５トランジスタのゲートとは共通に接続されており、前記第４トランジスタのゲート及びドレインと、前記第６トランジスタのゲートとは共通に接続されており、前記第１トランジスタのドレイン及び前記第３トランジスタのドレインと、前記第５トランジスタのドレイン及び第６トランジスタのドレインと、の少なくとも一方から、差動出力信号を出力する、差動増幅回路が提供される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態による差動増幅回路の回路図。
【図２】図１の差動増幅回路のシンボルを示す図。
【図３】図１の差動増幅回路の第１差動出力信号と第２差動出力信号の出力同相電圧、ＤＣゲイン、及び極を示す図。
【図４】第２の実施形態による差動増幅回路の回路図。
【図５】図４の差動増幅回路における、差動入力信号から第１差動出力信号への差動利得の周波数特性と、差動入力信号から第２差動出力信号への差動利得の周波数特性を示す図。
【図６】差動入力信号、第１差動出力信号及び第２差動出力信号の電圧波形図。
【図７】第２の実施形態の一変形例による差動増幅回路の回路図。
【図８】図７の差動増幅回路における、差動入力信号から第１差動出力信号への差動利得の周波数特性と、差動入力信号から第２差動出力信号への差動利得の周波数特性を示す図。
【図９】第３の実施形態による差動増幅回路の回路図。
【図１０】図９の差動増幅回路に第１キャパシタと第２キャパシタを追加した回路図。
【図１１】第４の実施形態による差動増幅回路の回路図。
【図１２】図１の差動増幅回路内の各トランジスタの導電型を変更した例を示す回路図。
【図１３】第１〜第５の実施形態による差動増幅回路を内蔵するシリアル伝送回路の一例を示すブロック図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、差動増幅回路及びシリアル伝送回路内の主たる構成および動作を中心に説明するが、差動増幅回路及びシリアル伝送回路には以下の説明で省略した構成および動作が存在しうる。
【０００８】
（第１の実施形態）
図１は第１の実施形態による差動増幅回路１の回路図である。図１の差動増幅回路１は、差動入力信号ＩＮＰ，ＩＮＮの同相電圧レベルを変換して２系統の差動出力端子から２系統の差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）、（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）を出力する。図１の差動増幅回路１は、カスコード接続された第１トランジスタＱ１及び第２トランジスタＱ２を有する第１電流回路２と、カスコード接続された第３トランジスタＱ３及び第４トランジスタＱ４を有する第２電流回路３と、第５トランジスタＱ５と、第６トランジスタＱ６とを備えている。第１トランジスタＱ１と第３トランジスタＱ３はＰＭＯＳトランジスタであり、第２トランジスタＱ２、第４トランジスタＱ４、第５トランジスタＱ５、及び第６トランジスタＱ６はＮＭＯＳトランジスタである。
【０００９】
第１電流回路２は、差動入力信号ＩＮＰ，ＩＮＮの一方である第１入力信号ＩＮＰの電圧に応じた電流を第１トランジスタＱ１のドレイン−ソース間と第２トランジスタＱ２のドレイン−ソース間とに流す。第１トランジスタＱ１のゲートには第１入力信号ＩＮＰが入力される。第２トランジスタＱ２のゲートとドレインは接続されており、第２トランジスタＱ２のソースは第１トランジスタＱ１のソースに接続されている。
【００１０】
より詳細には、第１電流回路２は、第１基準電圧ノードＶＤＤから第２基準電圧ノードＧＮＤ（接地ノード）に向かって電流を流す回路である。第１電流回路２は、第１基準電圧ノードＶＤＤと第２トランジスタＱ２のドレインとの間に接続される第１電流源４と、第１トランジスタＱ１のドレインと接地ノードＧＮＤとの間に接続される第１インピーダンス素子５とを有する。
【００１１】
第２電流回路３は、差動入力信号ＩＮＰ，ＩＮＮの他方である第２入力信号ＩＮＮの電圧に応じた電流を第３トランジスタＱ３のドレイン−ソース間と第４トランジスタＱ４のドレイン−ソース間とに流す。第３トランジスタＱ３のゲートには第２入力信号ＩＮＮが入力される。第４トランジスタＱ４のゲートとドレインは接続されており、第４トランジスタＱ４のソースは第３トランジスタＱ３のソースに接続されている。
【００１２】
より詳細には、第２電流回路３は、第１基準電圧ノードＶＤＤから第２基準電圧ノードＧＮＤ（接地ノード）に向かって電流を流す回路である。第２電流回路３は、第１基準電圧ノードＶＤＤと第４トランジスタＱ４のドレインとの間に接続される第２電流源６と、第３トランジスタＱ３のドレインと接地ノードＧＮＤとの間に接続される第２インピーダンス素子７とを有する。第１インピーダンス素子５と第２インピーダンス素子７は、例えば同一の抵抗値ＲL1を有する抵抗素子である。なお、第１インピーダンス素子５と第２インピーダンス素子７は、例えば抵抗素子とインダクタ素子を直列接続した回路であってもよいし、それ以外の回路素子で構成されていてもよい。
【００１３】
第５トランジスタＱ５のゲートは、第２トランジスタＱ２のゲートに接続されている。第５トランジスタＱ５のドレイン−ソース間電流は、第２トランジスタＱ２のドレイン−ソース間電流のＭ倍（Ｍは０より大きい実数）である。すなわち、第２トランジスタＱ２と第５トランジスタＱ５の面積比は、１：Ｍである。第５トランジスタＱ５のドレインと第１基準電圧ノードＶＤＤとの間には第３インピーダンス素子８が接続されている。第５トランジスタＱ５のソースは第３トランジスタＱ３のソースに接続されている。
【００１４】
第６トランジスタＱ６のゲートは、第４トランジスタＱ４のゲートに接続されている。第６トランジスタＱ６のドレイン−ソース間電流は、第４トランジスタＱ４のドレイン−ソース間電流のＭ倍（Ｍは０より大きい実数）である。第４トランジスタＱ４と第６トランジスタＱ６の面積比は、１：Ｍである。すなわち、第６トランジスタＱ６のドレインと第１基準電圧ノードＶＤＤとの間には第４インピーダンス素子９が接続されている。第６トランジスタＱ６のソースは第１トランジスタＱ１のソースに接続されている。第３インピーダンス素子８と第４インピーダンス素子９は、例えば同一の抵抗値ＲL2を有する抵抗素子である。
【００１５】
第１トランジスタＱ１のドレイン及び第３トランジスタＱ３のドレインには、第１差動出力端子が接続されている。第１差動出力端子からは、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎが出力される。第５トランジスタＱ５のドレイン及び第６トランジスタＱ６のドレインには、第２差動出力端子が接続されている。第２差動出力端子からは、第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎが出力される。第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎは、第１同相電圧を基準として所定の電圧変化幅で電圧が変化する信号である。第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎは、第２同相電圧を基準として所定の電圧変化幅で電圧が変化する信号である。第２同相電圧は、第１同相電圧よりも高い電圧である。第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎと第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎの電圧変化幅は、差動入力信号ＩＮＰ，ＩＮＮの電圧変化幅よりも大きい。ここで、電圧変化幅は各信号の振幅に対応する。
【００１６】
図２は図１の差動増幅回路１のシンボルを示す図である。図２に示すように、図１の差動増幅回路１は、等価的には、差動入力信号ＩＮＰ，ＩＮＮを第１同相電圧でレベル変換して第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎを出力するとともに、差動入力信号ＩＮＰ，ＩＮＮを第２同相電圧でレベル変換して第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎを出力するアンプ１１を有する。
【００１７】
図３は図１の差動増幅回路１の第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎと第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎの出力同相電圧、ＤＣゲイン、及び極を示す図である。図３では、第１電流源４と第２電流源６を流れる電流をＩB、第１トランジスタＱ１と第３トランジスタＱ３の相互コンダクタンスをｇm1、第２トランジスタＱ２と第４トランジスタＱ４の相互コンダクタンスをｇm2、第５トランジスタＱ５と第６トランジスタＱ６の相互コンダクタンスをｇm3、第１アンプ１１の入力容量をＣin_A、第２アンプ１２の入力容量をＣin_B、第５トランジスタＱ５と第６トランジスタＱ６のゲート総容量（対地容量）をＣLとしている。
【００１８】
ＤＣゲインは、ｇm1＞＞ｇm3のときは、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎでは２ｇm3・ＲL1になり、第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎでは２ｇm3・ＲL2になる。したがって、第１〜第４インピーダンス素子５，７，８，９のインピーダンスが等しければ、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎと第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎの電圧変化幅は等しくなる。
【００１９】
図３からわかるように、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎの出力同相電圧（第１同相電圧）は（Ｍ＋１）・ＩB・ＲL1であり、上述した値Ｍと、第１電流源４及び第２電流源６を流れる電流ＩBと、第１インピーダンス素子５及び第２インピーダンス素子７のインピーダンス（抵抗値）ＲL1とに依存する。また、第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎの出力同相電圧（第２同相電圧）は、ＶＤＤ−Ｍ・ＩB・ＲL2であり、上述した値Ｍと、第１電流源４と第２電流源６を流れる電流ＩBと、第３インピーダンス素子８及び第４インピーダンス素子９のインピーダンス（抵抗値）ＲL2とに依存する。
【００２０】
図３に示す極は、ＤＣゲインが３ＤＢ低下する周波数を示している。極が高いほど、信号の帯域が広がるため、より電気的特性が優れていることを示している。極を高くするには、第１アンプ１１及び第２アンプ１２の入力容量Ｃin_A、Ｃin_Bを小さくするか、第１〜第４インピーダンス素子５，７，８，９のインピーダンスＲL1、ＲL2を小さくするか、第５〜第６トランジスタＱ５，Ｑ６のゲート総容量ＣLを小さくするか、第２及び第４トランジスタＱ２，Ｑ４の相互コンダクタンスｇm2を大きくすればよい。一方、低消費電力動作のためには、第２及び第４トランジスタＱ２，Ｑ４のドレイン−ソース間電流を小さくすればよいが、第２及び第４トランジスタＱ２，Ｑ４のドレイン−ソース間電流を小さくすると、信号帯域は狭くなる。
【００２１】
次に、再び図１を参照して、差動増幅回路１の回路動作を説明する。差動入力信号ＩＮＰ，ＩＮＮの一方ＩＮＰの電圧振幅に応じて、第１トランジスタＱ１のソース電圧及び第２トランジスタＱ２のソース電圧が変化する。第２トランジスタＱ２はゲートとドレインが接続されているため、第２トランジスタＱ２のソース電圧の変化に応じて、第２トランジスタＱ２のドレイン電圧が変化する。
【００２２】
一方、第２トランジスタＱ２とゲート同士を共通にする第５トランジスタＱ５のソース電圧は、第２トランジスタＱ２のソース電圧とは逆方向に変化する。よって、第５トランジスタＱ５のゲート−ソース間電圧は、第２トランジスタＱ２のゲート−ソース間電圧よりも高くなり、第５トランジスタＱ５のドレイン電圧の変化幅は、第１トランジスタＱ１のソース電圧の変化幅よりも大きくなる。同様に、第６トランジスタＱ６のドレイン電圧の変化幅は、第３トランジスタＱ３のソース電圧の変化幅よりも大きくなる。
【００２３】
第３トランジスタＱ３のゲート電圧の変化方向と、第５トランジスタＱ５及び第３トランジスタＱ３のソース電圧の変化方向とは、同じである。よって、第３トランジスタＱ３のゲート電圧が下がると、第５トランジスタＱ５のソース電圧が下がる。第３トランジスタＱ３のゲート電圧が下がるときは、第１トランジスタＱ１のゲート電圧は上がるため、第２トランジスタＱ２のドレイン及びゲート電圧が上がり、それとともに第５トランジスタＱ５のゲート電圧も上がる。これにより、第５トランジスタＱ５のゲート−ソース間電圧が大きくなり、第５トランジスタＱ５のドレイン電流が増加し、結果として第３トランジスタＱ３のドレイン電流も増加する。よって、第３トランジスタＱ３のドレイン電圧の変化幅は第２トランジスタＱ２のドレイン電圧の変化幅よりも大きくなる。同様に、、第１トランジスタＱ１のドレイン電圧の変化幅は、第３トランジスタＱ３のドレイン電圧の変化幅と同程度になり、第２トランジスタＱ２と第４トランジスタＱ４の両ドレイン電圧の変化幅よりも大きくなる。
【００２４】
このように、図１の差動増幅回路１は、差動入力信号ＩＮＰ，ＩＮＮがゲートに入力される第１トランジスタＱ１及び第２トランジスタＱ３の他に、第１，第４〜第６トランジスタＱ３〜Ｑ６を設けることにより、第１同相電圧の第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎと、第２同相電圧の第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎとを生成する。
【００２５】
図１の差動増幅回路１では、第２トランジスタＱ２と第４トランジスタＱ４のドレイン−ソース間の電流を小さくするため、低消費電力動作を実現できる。また、第５トランジスタＱ５と第６トランジスタＱ６のゲート−ソース間電圧を大きくするため、第５トランジスタＱ５と第６トランジスタＱ６のドレイン−ソース間電流を大きくすることができ、高利得が得られる。
【００２６】
図１の差動増幅回路１では、２系統の第１及び第２差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）、（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）を生成しているが、いずれか一方の差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）又は（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）のみを生成してもよい。例えば、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎのみを生成する場合、第３インピーダンス素子８と第４インピーダンス素子９を省略して、第５トランジスタＱ５と第６トランジスタＱ６の両ドレインを、第１基準電圧ノードＶＤＤに接続すればよい。また、第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎのみを生成する場合、第１インピーダンス素子５と第２インピーダンス素子７を省略して、第１トランジスタＱ１と第３トランジスタＱ３の両ドレインを第２基準電圧ノードＧＮＤ（接地ノード）に接続すればよい。
【００２７】
このように、第１の実施形態による差動増幅回路１では、第１トランジスタＱ１にカスコード接続される第２トランジスタＱ２とゲートを共通にする第５トランジスタＱ５を設けるとともに、第３トランジスタＱ３にカスコード接続される第４トランジスタＱ４とゲートを共通にする第６トランジスタＱ６を設け、第５トランジスタＱ５のソースを第３トランジスタＱ３のソースに接続するとともに、第６トランジスタＱ６のソースを第１トランジスタＱ１のソースに接続する。これにより、第１トランジスタＱ１と第３トランジスタＱ３の両ゲートに入力される差動入力信号ＩＮＰ，ＩＮＮの電圧変化幅よりも大きい電圧変化幅で、第１トランジスタＱ１及び第３トランジスタＱ３の両ドレイン電圧と、第５トランジスタＱ５及び第６トランジスタＱ６の両ドレイン電圧を変化させることができ、高利得が得られる。第１の実施形態による差動増幅回路１では、第２トランジスタＱ２及び第４トランジスタＱ４の両ドレイン−ソース間電流を小さくできるため、低消費電力動作が可能となる。
【００２８】
（第２の実施形態）
第１の実施形態による差動増幅回路１では、第２トランジスタＱ２と第４トランジスタＱ４のドレイン−ソース間電流を小さくできるが、この電流を小さくすると、信号帯域が狭くなってしまう。そこで、第２の実施形態による差動増幅回路１ａは、より広帯域化を図るものである。
【００２９】
図４は第２の実施形態による差動増幅回路１ａの回路図である。図４では、図１と共通する回路素子には同一の符号を付しており、以下では相違点を中心に説明する。図４の差動増幅回路１ａは、図１の差動増幅回路１の回路構成に加えて、第１キャパシタ１３と第２キャパシタ１４を備えている。第１キャパシタ１３は、第２トランジスタＱ２のドレインと第６トランジスタＱ６のドレインとの間に接続されている。第２キャパシタ１４は、第４トランジスタＱ４のドレインと第５トランジスタＱ５のドレインとの間に接続されている。
【００３０】
第１キャパシタ１３と第２キャパシタ１４を追加することで、第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎから第２トランジスタＱ２と第４トランジスタＱ４の両ゲートに正帰還をかけることができる。より具体的には、第１トランジスタＱ１及び第３トランジスタＱ３の各ゲートに入力される差動入力信号ＩＮＰ，ＩＮＮの変化により第２トランジスタＱ２のドレイン電圧と第４トランジスタＱ４のドレイン電圧および第５トランジスタＱ５と第６トランジスタＱ６のソース電圧が変化すると、第５トランジスタＱ５のドレイン電流と第６トランジスタＱ６のドレイン電流が変化し、ＯＵＴ２Ｐ，ＯＵＴ２Ｎが変化する。高い周波数の信号に対しては、ＯＵＴ２Ｐ，ＯＵＴ２Ｎから第１キャパシタ１３と第２キャパシタ１４を介して、第５トランジスタＱ５と第６トランジスタＱ６のゲート電圧を変化させ、さらに第５トランジスタＱ５のドレイン電流と第６トランジスタＱ６のドレイン電流の変化量が大きくなる。第５トランジスタＱ５のドレイン電流と第６トランジスタＱ６のドレイン電流の変化は、第１トランジスタＱ１と第３トランジスタＱ３を通して、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎも変化させることができ、広帯域化を実現できる。
【００３１】
第１キャパシタ１３と第２キャパシタ１４を追加すると、差動増幅回路１ａの周波数特性にゼロ点が生成される。ゼロ点とは、低域が平坦な周波数特性である場合に、低域の利得から３ｄＢ上昇する周波数である。ゼロ点が生成されることで、信号帯域を広げることができる。
【００３２】
例えば、第１キャパシタ１３と第２キャパシタ１４の容量をいずれもＣpとし、第１キャパシタ１３と第２キャパシタ１４以外の容量を無視した場合のゼロ点ωｚと極ωｐは、以下の（１）式と（２）式で表される。
【数１】
2020043540.tif 000003
【数２】
2020043540.tif 000004
【００３３】
図５は、図４の差動増幅回路１ａにおける、差動入力信号ＩＮＰ，ＩＮＮから第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎへの差動利得の周波数特性と、差動入力信号ＩＮＰ，ＩＮＮから第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎへの差動利得の周波数特性を示す図である。ここで、差動利得とは、差動入力信号に対する差動出力信号の増幅度である。図５の横軸は周波数［Ｈｚ］、縦軸は差動利得である。また、図６は、差動入力信号ＩＮＰ，ＩＮＮ、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎ、及び第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎの電圧波形図である。図５と図６は、第１キャパシタ１３と第２キャパシタ１４の容量を、０から１００ｆＦまで２０ｆＦステップで変化させた場合の差動利得の周波数特性と電圧波形をそれぞれ示している。
【００３４】
図５は、４ＧＨｚまでの信号を通過させることを念頭に置いて設計した差動増幅回路１ａの周波数特性を示している。図５に示すように、第１キャパシタ１３と第２キャパシタ１４の容量が大きくなるほど、４ＧＨｚでの差動利得が高くなる。なお、４ＧＨｚは、第１キャパシタ１３と第２キャパシタ１４が存在しないときに、ＤＣゲインが３ｄＢ下がる極である。また、図６に示すように、第１キャパシタ１３と第２キャパシタ１４の容量が大きくなるほど、信号の立ち上がり時と立ち下がり時のオーバーシュートとアンダーシュートが大きくなる。
【００３５】
図５における第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎの周波数特性と、第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎの周波数特性は、一見似通って見えるが、実際には信号が流れる経路が異なるため、両者の周波数特性は異なるものになる。
【００３６】
図５と図６からわかるように、第１キャパシタ１３と第２キャパシタ１４の容量に応じて、差動利得と、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎ及び第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎの電圧波形とが変化するが、どの程度の差動利得と電圧波形が最適であるかは、図４の差動増幅回路１ａの前段の回路の信号帯域に依存し、一概には決定できない。
【００３７】
図７は第２の実施形態の一変形例による差動増幅回路１ｂの回路図である。図７の差動増幅回路１ｂは、図４の差動増幅回路１ａにおける第１及び第２キャパシタ１３，１４の代わりに、第３及び第４キャパシタ３１，３２を備えている。図７の第３キャパシタ３１は、第１トランジスタＱ１のドレインと第４トランジスタＱ４のドレインとの間に接続されている。第４キャパシタ３２は、第３トランジスタＱ３のドレイン及びゲートと第２トランジスタＱ２のドレイン及びゲートとの間に接続されている。図７の差動増幅回路１ｂでは、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎから、第３キャパシタ３１と第４キャパシタ３２を介して、第２トランジスタＱ２及び第４トランジスタＱ４のゲートに正帰還をかけており、図４の第１キャパシタ１３及び第２キャパシタ１４と同様に、差動増幅回路１ｂの周波数特性にゼロ点を生成でき、広帯域化を実現できる。
【００３８】
図８は、図７の差動増幅回路１ｂにおける、差動入力信号ＩＮＰ，ＩＮＮから第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎへの差動利得の周波数特性と、差動入力信号ＩＮＰ，ＩＮＮから第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎへの差動利得の周波数特性を示す図である。図８を図５と比較すればわかるように、第３キャパシタ３１と第４キャパシタ３２を設けることで、４ＧＨｚ付近にゼロ点が生成され、４ＧＨｚ付近での差動利得を高くすることができる。
【００３９】
図８における第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎの周波数特性と、第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎの周波数特性は、信号が流れる経路が異なるため、両者の周波数特性は異なるものになる。
【００４０】
なお、図４と図７の差動増幅回路１ａ、１ｂでは、２系統の第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎ及び第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎを生成しているが、いずれか一方の差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）、（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）のみを生成してもよい。
また、図４と図７の差動増幅回路１ａ、１ｂの一変形例として、図４の第１キャパシタ１３及び第２キャパシタ１４と、図７の第３キャパシタ３１及び第４キャパシタ３２を、共に設けてもよい。
【００４１】
このように、第２の実施形態では、差動増幅回路１ａ、１ｂ内に第１キャパシタ１３と第２キャパシタ１４（又は／及び第３キャパシタ３１と第４キャパシタ３２）を追加することにより、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎ又は第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎを、第１キャパシタ１３と第２キャパシタ１４（又は／及び第３キャパシタ３１と第４キャパシタ３２）を介して、第２トランジスタＱ２と第４トランジスタＱ４の両ゲートに正帰還をかけることができ、差動増幅回路１ａ、１ｂの周波数特性にゼロ点を生成して広帯域化を実現できる。
【００４２】
（第３の実施形態）
第１及び第２の実施形態による差動増幅回路１、１ａ、１ｂは、出力同相電圧が異なる２系統の差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）、（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）（第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎと第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）を出力しているが、１系統の差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）、（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）を複数の差動出力端子から出力してもよい。
【００４３】
図９は第３の実施形態による差動増幅回路１ｃの回路図である。図９の差動増幅回路１ｃでは、図１と同様の機能を有する回路部品には同一の符号を付しており、以下では、相違点を中心に説明する。
【００４４】
図９の差動増幅回路１ｃは、第１トランジスタＱ１ａを有する第１電流回路２ｃと、第２トランジスタＱ２と、第３トランジスタＱ３ａを有する第２電流回路３ｃと、第４トランジスタＱ４と、第５トランジスタＱ５と、第６トランジスタＱ６とを備えている。第１トランジスタＱ１ａと第３トランジスタＱ３ａは、上述した差動増幅回路１、１ａ、１ｂにおける第１トランジスタＱ１と第３トランジスタＱ３とは導電型が異なっており、ＮＭＯＳトランジスタである。
【００４５】
第１トランジスタＱ１ａと第３トランジスタＱ３ａの両ゲートには、差動入力信号ＩＮＰ，ＩＮＮが入力される。第１電流回路２ｃは、差動入力信号ＩＮＰに応じた電流を第１トランジスタＱ１ａのドレイン−ソース間に流す。より詳細には、第１電流回路２ｃは、電源電圧ノードと接地ノードとの間に直列接続された、第１インピーダンス素子５、第１トランジスタＱ１ａ、及び第３電流源１５を有する。第２トランジスタＱ２は、第１トランジスタＱ１ａのドレイン−ソース間電流に相関するドレイン−ソース間電流を流す。第２電流回路３ｃは、差動入力信号ＩＮＮに応じた電流を第３トランジスタＱ３ａのドレイン−ソース間に流す。より詳細には、第２電流回路３ｃは、電源電圧ノードと接地ノードとの間に直列接続された、第２インピーダンス素子７、第３トランジスタＱ３ａ、及び第４電流源１６とを有する。第４トランジスタＱ４は、第３トランジスタＱ３ａのドレイン−ソース間電流に相関するドレイン−ソース間電流を流す。
【００４６】
図９の差動増幅回路１ｃは、図１の直列接続された第１トランジスタＱ１及び第１インピーダンス素子５と、同じく直列接続された第３トランジスタＱ３及び第２インピーダンス素子７を、第１基準電圧ノードＶＤＤ側に折り返した回路構成を備えている。
【００４７】
第３電流源１５には、第１トランジスタＱ１ａのドレイン−ソース間電流と、第２トランジスタＱ２のドレイン−ソース間電流と、第６トランジスタＱ６のドレイン−ソース間電流とを合算した電流が流れる。第３電流源１５が流す電流をＩBN、第２トランジスタＱ２のドレイン−ソース間電流をＩBPとすると、第５トランジスタＱ５のドレイン−ソース間電流はＭ・ＩBPであり、また、第６トランジスタＱ６のドレイン−ソース間電流は第５トランジスタＱ５のドレイン−ソース間電流と略同一であるため、第１トランジスタＱ１ａのドレイン−ソース間電流はＩBN−（Ｍ＋１）ＩBPになる。
【００４８】
同様に、第４電流源１６には、第３トランジスタＱ３ａのドレイン−ソース間電流と、第４トランジスタＱ４のドレイン−ソース間電流と、第５トランジスタＱ５のドレイン−ソース間電流とを合算した電流が流れる。
【００４９】
図９の差動増幅回路１ｃでは、図１と同様に、第１トランジスタＱ１ａ及び第３トランジスタＱ３ａの両ドレインから第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎが出力され、第５トランジスタＱ５及び第６トランジスタＱ６の両ドレインから第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎが出力される。第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎと第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎの出力同相電圧は同程度である。図１の差動増幅回路１では、第２基準電圧ノードＧＮＤに近い第１同相電圧を基準として所定の電圧変化幅で電圧が変化する第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎと、第１基準電圧ノードＶＤＤに近い第２同相電圧を基準として所定の電圧変化幅で電圧が変化する第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎとを生成していたが、図９の差動増幅回路１ｃでは、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎと第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎがいずれも、第１基準電圧ノードＶＤＤに近い出力同相電圧を基準として所定の電圧変化幅で電圧が変化する差動信号になる。よって、図９の差動増幅回路１ｃでは、図１の差動増幅回路１よりも、第１基準電圧ノードＶＤＤのレベルを下げることができ、低電源電圧での動作に適する。
【００５０】
図１０に示した差動増幅回路１ｄは図９の差動増幅回路１ｃに第１キャパシタ１３と第２キャパシタ１４を追加した回路図である。第１キャパシタ１３は、第２トランジスタＱ２のドレインと第６トランジスタＱ６のドレインとの間に接続されている。第２キャパシタ１４は、第４トランジスタＱ４のドレインと第５トランジスタＱ５のドレインとの間に接続されている。
【００５１】
第１キャパシタ１３と第２キャパシタ１４を追加することで、第２の実施形態と同様に、差動増幅回路１ｄの周波数特性にゼロ点を生成でき、広帯域化を実現できる。また、第１キャパシタ１３と第２キャパシタ１４の代わりに、又は第１キャパシタ１３と第２キャパシタ１４とともに、図７と同様に、図９の差動増幅回路１ｃに第３キャパシタ３１と第４キャパシタ３２を設けてもよい。この場合、第３キャパシタ３１は、第１トランジスタＱ１ａのソースと第４トランジスタＱ４のゲートとの間に接続され、第４キャパシタ３２は、第３トランジスタＱ３ａのソースと第２トランジスタＱ２のゲートとの間に接続される。
【００５２】
図９と図１０の差動増幅回路１ｃ、１ｄは、出力同相電圧が同程度の２系統の第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎと第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎを生成しており、この差動増幅回路１の後段側に、同じ電圧レベルの出力同相電圧を必要とする複数の回路が存在するときに有効である。後段側に一つの回路しかない場合は、図９と図１０の差動増幅回路１ｃ、１ｄにおける第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎと第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎのいずれか一方のみを生成してもよい。例えば、第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎのみを生成する場合は、第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎを生成するための第３インピーダンス素子８と第４インピーダンス素子９を省略してもよい。
【００５３】
このように、第３の実施形態では、図１において直列接続された第１トランジスタＱ１及び第１インピーダンス素子５と、同じく直列接続された第３トランジスタＱ３及び第２インピーダンス素子７と、を第１基準電圧ノードＶＤＤ側に折り返すことにより、同程度の出力同相電圧を持つ複数系統の差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）、（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）を生成できる。
【００５４】
（第４の実施形態）
第４の実施形態は、ＣＭＦＢ（Common Mode FeedBack）機能を設けるものである。帯域を確保するには、図１の差動増幅回路１内の第２、第４〜第６トランジスタＱ４〜Ｑ６のゲート長を短くするのが有効である。ところが、トランジスタのゲート長を短くすると、チャネル長変調効果の影響で、第５トランジスタＱ５と第６トランジスタＱ６のドレイン−ソース間電流がミラー比１：Ｍで決まる電流からずれるおそれがある。第５の実施形態では、このずれをなくすものである。
【００５５】
図１１は第４の実施形態による差動増幅回路１ｅの回路図である。図１１では、図１と共通する回路部品には同一符号を付しており、以下では相違点を中心に説明する。図１１の差動増幅回路１ｅは、図１の差動増幅回路１に、コンパレータ（電位差検出回路）１７と、第５インピーダンス素子１８と、第６インピーダンス素子１９とを追加したものである。また、図１１の差動増幅回路１ｅでは、第１電流源４をＰＭＯＳトランジスタからなる第７トランジスタＱ７で構成し、第２電流源６をＰＭＯＳトランジスタからなる第８トランジスタＱ８で構成している。第７トランジスタＱ７のソースは第１基準電圧ノードＶＤＤに接続され、第７トランジスタＱ７のドレインは第２トランジスタＱ２のゲート及びドレインと、第５トランジスタＱ５のゲートに接続されている。第８トランジスタＱ８のソースは第１基準電圧ノードＶＤＤに接続され、第８トランジスタＱ８のドレインは第４トランジスタＱ４のゲート及びドレインと、第６トランジスタＱ６のゲートに接続されている。
【００５６】
第５トランジスタＱ５と第６トランジスタＱ６の両ドレイン間には、第５インピーダンス素子１８と第６インピーダンス素子１９が直列に接続されている。第５インピーダンス素子１８と第６インピーダンス素子１９の接続ノードの電圧は、コンパレータ１７に入力されて、所定の基準電圧と比較される。コンパレータ１７は、第５インピーダンス素子１８と第６インピーダンス素子１９の接続ノードの電圧と、基準電圧との差分電圧に応じた電圧信号を出力する。コンパレータ１７から出力された電圧信号は、第７トランジスタＱ７と第８トランジスタＱ８の両ゲートに入力される。これにより、ＣＭＦＢにて第７トランジスタＱ７と第８トランジスタＱ８の両ゲート電圧を制御できる。第７トランジスタＱ７と第８トランジスタＱ８の両ゲート電圧を制御することにより、第５トランジスタＱ５と第６トランジスタＱ６のゲート電圧を制御でき、結果として第５トランジスタＱ５と第６トランジスタＱ６のチャネル長変調効果の影響を補償できる。
【００５７】
図１１の差動増幅回路１ｅは、２系統の差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）、（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）を生成しているが、いずれか１系統の差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）、（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）のみを生成してもよい例えば、差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎのみを生成する場合は、他方の差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎを生成するための第３インピーダンス素子８と第４インピーダンス素子９を省略してもよい。また、差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎを生成する代わりに、コンパレータ１７の出力信号を出力するポートを設けてもよい。また、図４、図７又は図９の差動増幅回路１に、図１１と同様のコンパレータ１７と、第５インピーダンス素子１８と、第６インピーダンス素子１９とを追加してもよい。その際、１系統のみの差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）、（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）を生成するようにしてもよい。
【００５８】
このように、第４の実施形態では、ＣＭＦＢ機能を実現するために、差動増幅回路１ｅ内にコンパレータ１７と第５インピーダンス素子１８と第６インピーダンス素子１９とを追加して、第５トランジスタＱ５と第６トランジスタＱ６の両ドレイン電圧を制御するため、第５トランジスタＱ５と第６トランジスタＱ６のチャネル変調効果による影響を相殺することができる。
【００５９】
（第５の実施形態）
上述した第１〜第４の実施形態において、各トランジスタの導電型を変更してもよい。この場合、第１基準電圧ノードＶＤＤと第２基準電圧ノードＧＮＤの配置を逆にする必要がある。図１２は図１の差動増幅回路１内の各トランジスタの導電型を変更した例を示す回路図である。図１２では、図１に対応する回路素子には同一符号を付している。
【００６０】
図１２の差動増幅回路１ｆは、第１基準電圧ノードＶＤＤと第２基準電圧ノードＧＮＤとの間に接続される第１電流回路２ｆと、同じく第１基準電圧ノードＶＤＤと第２基準電圧ノードＧＮＤとの間に接続される第２電流回路３ｆとを備えている。
【００６１】
第１電流回路２ｆは、第１基準電圧ノードＶＤＤと第２基準電圧ノードＧＮＤとの間に、第１インピーダンス素子５、第１トランジスタＱ１、第２トランジスタＱ２、及び第１電流源４を直列接続した回路である。第２電流回路３ｆは、第１基準電圧ノードＶＤＤと第２基準電圧ノードＧＮＤとの間に、第２インピーダンス素子７、第３トランジスタＱ３、第４トランジスタＱ４、及び第２電流源６を直列接続した回路である。
【００６２】
第１トランジスタＱ１と第３トランジスタＱ３はＮＭＯＳトランジスタ、第２トランジスタＱ２と第４トランジスタＱ４はＰＭＯＳトランジスタである。第２トランジスタＱ２のゲートは第５トランジスタＱ５のゲートと接続されている。第５トランジスタＱ５は第３トランジスタＱ３にカスコード接続されている。第５トランジスタＱ５のドレインと第２基準電圧ノードＧＮＤの間には第３インピーダンス素子８が接続されている。
【００６３】
第４トランジスタＱ４のゲートは第６トランジスタＱ６のゲートと接続されている。第６トランジスタＱ６は、第１トランジスタＱ１にカスコード接続されている。第６トランジスタＱ６のドレインと第２基準電圧ノードＧＮＤの間には第４インピーダンス素子９が接続されている。第５トランジスタＱ５と第６トランジスタＱ６はＰＭＯＳトランジスタである。
【００６４】
第１トランジスタＱ１と第３トランジスタＱ３の両ドレインから第１差動出力信号ＯＵＴ１Ｐ，ＯＵＴ１Ｎが出力され、第５トランジスタＱ５と第６トランジスタＱ６の両ドレインから第２差動出力信号ＯＵＴ２Ｐ，ＯＵＴ２Ｎが出力される。
【００６５】
図１２の差動増幅回路１ｆと同様に、図４、図７、図９、図１０、図１１の差動増幅回路１ａ、１ｂ、１ｃ、１ｄ、１ｅについても、各トランジスタの導電型を変更してもよい。また、図１２の差動増幅回路１ｆにおいて、１系統のみの差動出力信号（ＯＵＴ１Ｐ，ＯＵＴ１Ｎ）又は（ＯＵＴ２Ｐ，ＯＵＴ２Ｎ）を生成するようにしてもよい。
【００６６】
（第６の実施形態）
上述した第１〜第５の実施形態による差動増幅回路１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆは、種々の用途で用いることができるが、一例として高速のシリアル伝送回路の内部で用いることができる。
【００６７】
図１３は第１〜第５の実施形態による差動増幅回路１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆを内蔵するシリアル伝送回路２０の一例を示すブロック図である。シリアル伝送回路２０は、送信装置２１と、伝送路２２と、受信装置２３とを備えている。シリアル伝送回路２０は、例えば、プリント基板上に実装することができる。
【００６８】
送信装置２１は、シリアライザ２４と、ドライバ２５とを有する。シリアライザ２４は、パラレルデータをクロック信号に同期させてシリアルデータに変換する。ドライバ２５は、シリアライザ２４から出力されたシリアルデータの波形調整及びゲイン調整を行って駆動能力を高める。ドライバ２５は、シリアルデータを差動信号に変換する。差動信号に変換することにより、ノイズに対する耐性が向上するとともに、信号振幅を抑制できて消費電力の抑制が図れる。
【００６９】
伝送路２２は、プリント基板上の配線パターンでもよいし、プリント基板上に実装される伝送線路や、ケーブルでもよい。
【００７０】
受信装置２３は、プリアンプ２６と、クロック・データ・リカバリ（以下、ＣＤＲ）回路２７と、デシリアライザ２８とを有する。プリアンプ２６は、第１〜第５の実施形態による差動増幅器を含んでいる。プリアンプ２６にて、同相電圧の変換が行われる。プリアンプ２６は、１系統又は複数系統の差動出力信号を出力する。プリアンプ２６から出力された差動出力信号は、クロック・データ・リカバリ回路２７に入力される。クロック・データ・リカバリ回路２７は、差動出力信号をクロック信号とシリアルデータに分離してデシリアライザ２８に供給する。デシリアライザ２８は、クロック信号に同期させてシリアルデータをパラレルデータに変換する。
【００７１】
このように、第１〜第５の実施形態による差動増幅回路１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆは、シリアル伝送回路２０内の受信装置２３におけるプリアンプ２６に適用できるため、受信装置２３を低消費電力かつ高利得にすることができ、シリアル伝送回路２０の性能を向上できる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ  差動増幅回路、２、２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ  第１電流回路、３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ  第２電流回路、４  第１電流源、５  第１インピーダンス素子、６  第２電流源、７  第２インピーダンス素子、８  第３インピーダンス素子、１１  第１アンプ、１２  第２アンプ、１３  第１キャパシタ、１４  第２キャパシタ、１５  第３電流源、１６  第４電流源、１７  コンパレータ、１８  第５インピーダンス素子、１９  第６インピーダンス素子、２０  シリアル伝送回路、２１  送信装置、２２  伝送路、２３  受信装置、２４  シリアライザ、２５  ドライバ、２６  プリアンプ、２７  ＣＤＲ回路、２８  デシリアライザ、３１  第３キャパシタ、３２  第４キャパシタ
【図１】
2020043540.tif 000005
【図２】
2020043540.tif 000006
【図３】
2020043540.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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