(57)【要約】【課題】安価に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に延伸し、第１方向と交差する第２方向、及び、第１方向及び第２方向と交差する第３方向に配列された複数の第１半導体膜と、第２方向に延伸し、第１方向と交差する断面において、複数の第１半導体膜の外周面を覆う導電層と、導電層の第２方向の端部に接続されたコンタクトと、を備える。ここで、上記断面において第２方向に等間隔に配設され、第２方向と垂直な直線を第１〜第３の直線とすると、第１の直線上には第１の数の第１半導体膜が設けられ、第２の直線は第１の直線よりもコンタクトに近く、第２の直線上には第１の数よりも少ない第２の数の第１半導体膜が設けられ、第３の直線は第２の直線よりもコンタクトに近く、第３の直線上には第２の数よりも少ない第３の数の第１半導体膜が設けられる。【選択図】図４
2020035926.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面と交差する第１方向に延伸し、前記第１方向と交差する第２方向、及び、前記第１方向及び前記第２方向と交差する第３方向に配列された複数の第１半導体膜と、
前記第２方向に延伸し、前記第１方向と交差する断面において前記複数の第１半導体膜の外周面を覆う導電層と、
前記導電層の前記第２方向の端部に接続されたコンタクトと
を備え、
前記断面において前記第２方向に等間隔に配設され、前記第２方向と垂直な直線を第１〜第３の直線とすると、
前記第１の直線上には第１の数の前記第１半導体膜が設けられ、
前記第２の直線は前記第１の直線よりも前記コンタクトに近く、前記第２の直線上には前記第１の数よりも少ない第２の数の前記第１半導体膜が設けられ、
前記第３の直線は前記第２の直線よりも前記コンタクトに近く、前記第３の直線上には前記第２の数よりも少ない第３の数の前記第１半導体膜が設けられる
半導体記憶装置。
【請求項２】
前記導電層の前記第２方向の端部に設けられ、前記第１方向に延伸する第２半導体膜を更に備え、
前記導電層は、前記断面において前記第２半導体膜の外周面を覆う
請求項１記載の半導体記憶装置。
【請求項３】
前記導電層よりも前記基板に近い配線層を更に備え、
前記第１半導体膜は前記配線層に電気的に接続され、
前記第２半導体膜は前記配線層から電気的に絶縁されている
請求項２記載の半導体記憶装置。
【請求項４】
前記第１半導体膜及び前記導電層の間に設けられた第１絶縁膜と、
前記第２半導体膜及び前記導電層の間に設けられた第２絶縁膜と
を更に備え、
前記第２絶縁膜は、前記第２半導体膜の前記基板側の端部を覆っている
請求項３記載の半導体記憶装置。
【請求項５】
前記複数の第１半導体膜よりも前記基板から遠い複数の配線を備え、
前記複数の第１半導体膜は、
前記配線に電気的に接続された前記第１半導体膜と、
前記配線から電気的に絶縁された前記第１半導体膜と
を含む
請求項１〜４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
基板と、基板の表面と交差する第１方向に延伸し、第１方向と交差する第２方向、及び、第１方向及び第２方向と交差する第３方向に配列された複数の半導体膜と、第２方向に延伸し、第１方向と交差する断面において、複数の半導体膜の外周面を覆う導電層と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１７１２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
安価に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に延伸し、第１方向と交差する第２方向、及び、第１方向及び第２方向と交差する第３方向に配列された複数の第１半導体膜と、第２方向に延伸し、第１方向と交差する断面において、複数の第１半導体膜の外周面を覆う導電層と、導電層の第２方向の端部に接続されたコンタクトと、を備える。ここで、上記断面において第２方向に等間隔に配設され、第２方向と垂直な直線を第１〜第３の直線とすると、第１の直線上には第１の数の第１半導体膜が設けられ、第２の直線は第１の直線よりもコンタクトに近く、第２の直線上には第１の数よりも少ない第２の数の第１半導体膜が設けられ、第３の直線は第２の直線よりもコンタクトに近く、第３の直線上には第２の数よりも少ない第３の数の第１半導体膜が設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。
【図２】同半導体記憶装置の模式的な斜視図である。
【図３】図２のＡで示した部分の模式的な拡大図である。
【図４】同半導体記憶装置の模式的な平面図である。
【図５】図４のＡで示した部分の模式的な拡大図である。
【図６】図５の構造をＡ−Ａ´線で切断した模式的な断面図である。
【図７】図５の構造をＢ−Ｂ´線で切断した模式的な断面図である。
【図８】同半導体記憶装置の模式的な平面図である。
【図９】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図１０】同製造方法を示す模式的な断面図である。
【図１１】同製造方法を示す模式的な断面図である。
【図１２】同製造方法を示す模式的な断面図である。
【図１３】同製造方法を示す模式的な断面図である。
【図１４】同製造方法を示す模式的な断面図である。
【図１５】同製造方法を示す模式的な断面図である。
【図１６】同製造方法を示す模式的な断面図である。
【図１７】同製造方法を示す模式的な断面図である。
【図１８】同製造方法を示す模式的な断面図である。
【図１９】同製造方法を示す模式的な断面図である。
【図２０】同製造方法を示す模式的な断面図である。
【図２１】同製造方法を示す模式的な断面図である。
【図２２】同製造方法を示す模式的な断面図である。
【図２３】同製造方法を示す模式的な断面図である。
【図２４】同製造方法を示す模式的な断面図である。
【図２５】変形例に係る半導体記憶装置の模式的な平面図である。
【図２６】変形例に係る半導体記憶装置の模式的な平面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００８】
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明では、Ｘ方向、Ｙ方向及びＺ方向が、それぞれ、第３方向、第２方向及び第１方向に対応する場合について例示する。ただし、第１方向、第２方向及び第３方向は、Ｚ方向、Ｙ方向及びＸ方向に限られない。
【０００９】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面と呼ぶ。
【００１０】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに『電気的に接続』されている。
【００１１】
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁膜等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
【００１２】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。説明の都合上、図１では一部の構成を省略する。
【００１３】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
【００１４】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の下部配線ＳＣ及びソース線ＳＬを介して周辺回路ＰＣに接続される。
【００１５】
メモリユニットＭＵは、ビット線ＢＬ及び下部配線ＳＣの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００１６】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積膜である。この場合、メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬに接続される。ワード線ＷＬは、１のメモリストリングＭＳに属する複数のメモリセルＭＣに対応して設けられ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００１７】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択線ＳＧＤに接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのドレイン選択トランジスタＳＴＤに共通に接続される。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択線ＳＧＳに接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのソース選択トランジスタＳＴＳに共通に接続される。
【００１８】
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
【００１９】
図２は、本実施形態に係る半導体記憶装置の模式的な斜視図である。説明の都合上、図２では一部の構成を省略する。
【００２０】
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、基板Ｓの上方に設けられたメモリセルアレイＭＡと、を備える。
【００２１】
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の表面にリン（Ｐ）等のＮ型の不純物層を有し、更にこのＮ型の不純物層中にホウ素（Ｂ）等のＰ型の不純物層を有する２重ウェル構造を備える。また、本実施形態において、基板Ｓの表面は、下部配線ＳＣとして機能する配線層である。ただし、基板Ｓの上方に、別途配線層を設けても良い。
【００２２】
メモリセルアレイＭＡは、Ｚ方向に延伸する複数のメモリ構造１１０と、ＸＹ断面においてこれら複数のメモリ構造の外周面を覆う複数の導電層１２０と、これら複数の導電層１２０に接続されたコンタクト１３０と、コンタクト１３０の近傍に配置された第１構造１４０と、メモリ構造１１０の上端に接続された複数の配線１５０と、を備える。
【００２３】
メモリ構造１１０は、Ｘ方向及びＹ方向に所定のパターンで配設されている。これらメモリ構造１１０は、基本的にはメモリユニットＭＵとして機能する。ただし、詳しくは図５を参照して後述する通り、一部のメモリ構造１１０（図５の１１０ｂ等）はメモリユニットＭＵとして機能しない。即ち、本明細書においては、メモリユニットＭＵとして機能する構造（図５の１１０ａ等）だけでなく、この様な構造と同様の構成を有するものも「メモリ構造１１０」に含まれることとする。
【００２４】
メモリ構造１１０は、Ｚ方向に延伸する半導体膜１１１と、半導体膜１１１及び導電層１２０の間に設けられたゲート絶縁膜１１２と、半導体膜１１１の下端及び基板Ｓの表面に接続された半導体膜１１３と、半導体膜１１１の上端に接続された半導体膜１１４と、を備える。
【００２５】
半導体膜１１１は、例えば、１つのメモリユニットＭＵ（図１）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体膜１１１は略円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁膜１１５が埋め込まれている。半導体膜１１１は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。
【００２６】
ゲート絶縁膜１１２は、半導体膜１１１及び導電層１２０の各交差部に設けられる。ゲート絶縁膜１１２は、例えば図３に示す通り、半導体膜１１１及び導電層１２０の間に積層されたトンネル絶縁膜１１６、電荷蓄積膜１１７、及び、ブロック絶縁膜１１８を備える。トンネル絶縁膜１１６及びブロック絶縁膜１１８は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１１７は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。
【００２７】
半導体膜１１３（図２）は、例えば、ソース選択トランジスタＳＴＳのチャネル領域として機能する。半導体膜１１３の外周面には、ゲート絶縁膜１１９が設けられている。半導体膜１１３は、例えば、単結晶シリコン（Ｓｉ）等の半導体膜である。ゲート絶縁膜１１９は、例えば、酸化シリコン等の絶縁膜である。
【００２８】
半導体膜１１４は、例えば、リン等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体膜である。
【００２９】
導電層１２０は、酸化シリコン等の絶縁層１０１を介してＺ方向に複数配列され、Ｘ方向及びＹ方向に延伸する略板状の導電層である。これら導電層１２０は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内部には、それぞれ、メモリ構造１１０が設けられる。また、導電層１２０のＸ方向の端部には、コンタクト１３０に接続されるコンタクト部１２１が設けられる。導電層１２０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
【００３０】
一部の導電層１２０ａは、それぞれ、ワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。
【００３１】
これらの上方に設けられた導電層１２０ｂは、ドレイン選択線ＳＧＤ（図１）及びこのドレイン選択線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。導電層１２０ｂは、導電層１２０ａよりもＹ方向の幅が小さい。Ｙ方向に隣接する導電層１２０ｂの間には、酸化シリコン等の絶縁部ＳＨＥが設けられる。
【００３２】
これらの下方に設けられた導電層１２０ｃは、ソース選択線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。導電層１２０ｃは、ゲート絶縁膜１１９を介して半導体膜１１３の外周面を覆っている。
【００３３】
コンタクト１３０は、Ｚ方向に延伸し、複数の導電層１２０のコンタクト部１２１に接続されている。コンタクト１３０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
【００３４】
第１構造１４０は、例えば、コンタクト１３０を取り囲む様に導電層１２０のコンタクト部１２１に設けられる。第１構造１４０は、メモリ構造１１０とほぼ同様の構成を備える。ただし、メモリ構造１１０の半導体膜１１１の下端が半導体膜１１３に接続されているのに対し、第１構造１４０の半導体膜１１１の下端はゲート絶縁膜１１９に覆われている。これにより、半導体膜１１１は半導体膜１１３から電気的に絶縁されている。
【００３５】
配線１５０は、ビット線ＢＬとして機能する。配線１５０は、Ｘ方向に複数配設され、Ｙ方向に延伸する。配線１５０は、コンタクト１５１を介して、複数のメモリ構造１１０に接続される。
【００３６】
次に、図４〜図８を参照して、メモリセルアレイＭＡのより具体的な構成を説明する。説明の都合上、図４〜図８では一部の構成を省略する。
【００３７】
図４は、本実施形態に係る半導体記憶装置の模式的な平面図である。
【００３８】
図４に示す通り、基板Ｓ上には、複数のメモリセルアレイＭＡと、周辺回路ＰＣと、が設けられる。図示の例では、基板Ｓ上に２つのメモリセルアレイＭＡがＸ方向に並んで設けられている。メモリセルアレイＭＡは、Ｙ方向に配設された複数のメモリブロックＭＢを備える。また、これら複数のメモリブロックＭＢは、Ｙ方向に配設された複数のブロック構造ＢＳを備える。また、これら複数のブロック構造ＢＳは、Ｙ方向に配設された複数のサブブロックＳＢを備える。
【００３９】
メモリセルアレイＭＡには、メモリセルＭＣが設けられる領域Ｒ１と、コンタクト１３０等が設けられる領域Ｒ２と、が設けられる。
【００４０】
図５は図４のＡで示した部分の拡大図であり、上記領域Ｒ１，Ｒ２の一部を示している。図６は、図５のＡ−Ａ´線で示した部分を切断し、矢印の方向に見た模式的な断面図である。図７は、図５のＢ−Ｂ´線で示した部分を切断し、矢印の方向に見た模式的な断面図である。
【００４１】
領域Ｒ１には、図５に示す通り、絶縁部ＳＴを介してＹ方向に隣接する複数のブロック構造ＢＳが設けられる。また、各ブロック構造ＢＳは、絶縁部ＳＨＥを介してＹ方向に隣接する２つのサブブロックＳＢを備える。各ブロック構造ＢＳにおいては、複数のメモリ構造１１０が千鳥状に配設されている。
【００４２】
これら複数のメモリ構造１１０は、主としてビット線ＢＬに電気的に接続される。この様なメモリ構造１１０ａは、メモリユニットＭＵ（図１）として機能する。
【００４３】
また、図示の例において、一部のメモリ構造１１０ｂには絶縁部ＳＨＥが設けられる。図６に示す通り、この様なメモリ構造１１０ｂにおいては、半導体膜１１１の上端部分、ゲート絶縁膜１１２の上端部分及び半導体膜１１４に溝が形成され、ここに絶縁部ＳＨＥが設けられる。この様なメモリ構造１１０ｂはビット線ＢＬに電気的に接続されず、メモリユニットＭＵとしては機能しない。図４に示す通り、この様なメモリ構造１１０ｂは、絶縁部ＳＨＥに沿ってＸ方向に複数配設される。
【００４４】
また、図示の例において、一部のメモリ構造１１０ｃは領域Ｒ２の近傍に設けられる。この様なメモリ構造１１０ｃは、ビット線ＢＬと電気的に接続されても良いし、ビット線ＢＬから電気的に絶縁されていても良い。メモリ構造１１０ｃは、メモリユニットＭＵとして機能しても良いし、機能しなくても良い。
【００４５】
領域Ｒ２には、導電層１２０のコンタクト部１２１が設けられる。各コンタクト部１２１には、それぞれ、コンタクト１３０が設けられる。また、コンタクト１３０の近傍には第１構造１４０が設けられる。第１構造１４０は、図７に示す様にメモリ構造１１０より大きい外径を有していても良いし、同程度の外形を有していても良いし、これより小さい外径を有していても良い。また、図示の例において、第１構造１４０はビット線ＢＬから電気的に絶縁されている。
【００４６】
図８は、図５〜図７を参照して説明した構造のＸＹ断面図であり、Ｘ方向及びＹ方向の位置は図５に対応している。また、Ｚ方向の位置は、図６及び図７のＣ−Ｃ´線に対応している。
【００４７】
図８には、Ｙ方向に延伸する直線Ｌ１，Ｌ２，Ｌ３を図示している。直線Ｌ１，Ｌ２，Ｌ３は、領域Ｒ１のＸ方向の端部に設けられ、直線Ｌ２は直線Ｌ１よりも領域Ｒ２に近く、直線Ｌ３は直線Ｌ２よりも領域Ｒ２に近い。図示の例において、直線Ｌ１，Ｌ２，Ｌ３は、Ｘ方向に並ぶ複数のメモリ構造１１０と対応して、Ｘ方向に等間隔に並んでいる。即ち、直線Ｌ３は、複数のメモリ構造１１０のうち、最も領域Ｒ２に近いメモリ構造１１０ｄの中心位置を通っている。直線Ｌ２は、このメモリ構造１１０ｄとＸ方向において隣り合うメモリ構造１１０ｅの中心位置を通っている。直線Ｌ３は、このメモリ構造１１０ｅとＸ方向において隣り合うメモリ構造１１０ｆの中心位置を通っている。
【００４８】
ここで、１つのブロック構造ＢＳに着目した場合、直線Ｌ１上には５つのメモリ構造１１０が設けられ、直線Ｌ２上には４つのメモリ構造１１０が設けられ、直線Ｌ３上には２つのメモリ構造１１０が設けられている。即ち、本実施形態においては、領域Ｒ１のＸ方向の端部において、領域Ｒ２に近付くほど徐々にメモリ構造１１０の数が減少する。
【００４９】
［製造方法］
次に、図９〜図２４を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。尚、図９、１０、１２、１３、１６、１８、２０、２２〜２４は、図５におけるＡ−Ａ´線に対応する断面を示し、図１１、１４、１５、１７、１９、２１は、図５におけるＢ−Ｂ´線に対応する断面を示す。
【００５０】
図９に示す通り、同製造方法においては、基板Ｓ上に、複数の犠牲層１２０Ａ及び絶縁層１０１を形成する。犠牲層１２０Ａは、例えば、窒化シリコン（ＳｉＮ）等からなる。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
【００５１】
次に、図１０及び図１１に示す通り、メモリ構造１１０及び第１構造１４０に対応する位置に、複数の開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１２０Ａを貫通し、基板Ｓの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching: RIE）等の方法によって行う。
【００５２】
次に、図１２に示す通り、開口ｏｐ１の底面に半導体膜１１３を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
【００５３】
次に、図１３及び図１４に示す通り、半導体膜１１３の上面及び開口ｏｐ１の内周面に、ゲート絶縁膜１１２及びアモルファスシリコン膜１１１Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【００５４】
次に、図１５に示す通り、開口ｏｐ１のうち、第１構造１４０に対応するものを、マスク１６０によって覆う。
【００５５】
次に、図１６及び図１７に示す通り、ゲート絶縁膜１１２及びアモルファスシリコン膜１１１Ａの、半導体膜１１３の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。その後、マスク１６０を除去する。
【００５６】
次に、図１８及び図１９に示す通り、半導体膜１１３の上面及びアモルファスシリコン膜１１１Ａの内周面に、アモルファスシリコン膜１１１Ａ及び絶縁膜１１５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。その後、アニール処理等によってアモルファスシリコン膜１１１Ａの結晶構造を改質し、半導体膜１１１を形成する。
【００５７】
次に、図２０及び図２１に示す通り、絶縁膜１１５、半導体膜１１１及びゲート絶縁膜１１２の一部を除去して最上層に位置する絶縁層１０１を露出させる。また、開口ｏｐ１の上端近傍に、半導体膜１１４を形成する。これにより、略円柱状の構造１１０Ａ，１４０Ａが形成される。この工程は、例えば、ＲＩＥ及びＣＶＤ等の方法によって行う。
【００５８】
次に、図２２に示す通り、開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層１２０ＡをＹ方向に分断し、基板Ｓの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【００５９】
次に、図２３に示す通り、開口ｏｐ２を介して犠牲層１２０Ａを除去する。これにより、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持する構造１１０Ａ，１４０Ａと、を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
【００６０】
次に、図２４に示す通り、ゲート絶縁膜１１９及び導電層１２０を形成する。ゲート絶縁膜１１９の形成は、例えば、酸化処理等の方法によって行う。導電層１２０の形成は、例えば、ＣＶＤ等の方法によって行う。
【００６１】
その後、開口ｏｐ２に酸化シリコン等の絶縁部ＳＴを形成し、コンタクト、配線等を形成することにより、図４〜図８を参照して説明した構成が形成される。
【００６２】
［効果］
上述の通り、図２３に示す工程では、犠牲層１２０Ａを除去することにより、複数の絶縁層１０１及び構造１１０Ａ，１４０Ａを含む中空構造が形成される。構造１４０Ａは、この状態において、絶縁層１０１のＸ方向の端部等を支持する役割を有する。
【００６３】
ここで、図２等を参照して説明した通り、構造１４０Ａに対応する第１構造１４０は、コンタクト１３０の近傍に設けられる。従って、製造工程に際してコンタクト１３０の位置がずれてしまった場合、コンタクト１３０と第１構造１４０中の半導体膜１１１とが接触してしまう恐れがある。この場合、コンタクト１３０が半導体膜１１１を介して基板Ｓに電気的に接続されてしまい、導電層１２０に電圧を印加することが出来なくなってしまう恐れがある。
【００６４】
そこで、本実施形態においては、図１５に示す工程において第１構造１４０に対応する開口ｏｐ１をマスク１６０によって覆っている。また、図１６〜図１９に示す工程に際して、メモリ構造１１０に対応する開口ｏｐ１には半導体膜１１３と電気的に接続された半導体膜１１１を形成し、第１構造１４０に対応する開口ｏｐ１には半導体膜１１３から電気的に絶縁された半導体膜１１１を形成している。従って、もし仮にコンタクト１３０と第１構造１４０中の半導体膜１１１とが接触してしまっても、コンタクト１３０と基板Ｓとを電気的に絶縁することが可能である。
【００６５】
ここで、上述の通り、図２２に示す工程は、例えば、ＲＩＥ等の方法によって行う。この場合、例えば図２１に示す構造に、加工のためのイオンが発射される。このイオンは図示しないマスク等に蓄積する。ここで、メモリ構造１１０に対応する半導体膜１１１ａは基板Ｓと電気的に接続されているため、上記イオンによる電荷の影響を打ち消す方向に電子が移動する。一方、第１構造１４０に対応する半導体膜１１１ｂは基板Ｓから電気的に絶縁されているため、この様な電子の移動が生じない。これにより、構造１１０Ａ，１４０Ａの間で、電荷の偏りが生じてしまう。この様な電荷の偏りが所定以上の大きさに到達した場合、構造１１０Ａが設けられた領域Ｒ１と構造１４０Ａが設けられた領域Ｒ２との間の引力に起因して、製造工程中の構造に歪みが生じてしまう恐れがある。
【００６６】
そこで、本実施形態においては、図８を参照して説明した通り、領域Ｒ１のＸ方向の端部において、領域Ｒ２に近付くほど徐々にメモリ構造１１０の数が減少する様なパターンで、メモリ構造１１０を配置している。この様な構成によれば、領域Ｒ１のＸ方向の端部と領域Ｒ２のＸ方向の端部の間で生じる引力の影響を緩和して、上述の様な製造工程中の構造の歪を抑制可能である。これにより、製造コストを削減し、半導体記憶装置を安価に提供可能である。
【００６７】
［その他の実施形態］
図８の例においては、直線Ｌ３が、最も領域Ｒ２に近いメモリ構造１１０ｄの中心位置を通っていた。しかしながら、直線Ｌ３は、メモリ構造１１０ｅの中心位置を通っていても良いし、その他のメモリ構造１１０ｅの中心位置を通っていても良い。
【００６８】
また、図８の例においては、直線Ｌ１，Ｌ２，Ｌ３が、Ｘ方向に並ぶ複数のメモリ構造１１０と対応してＸ方向に並んでいた。しかしながら、直線Ｌ１，Ｌ２，Ｌ３はＸ方向に等間隔に並んでいれば良い。例えば図２５に例示する様に、Ｘ方向に並ぶ複数のメモリ構造１１０を一つおきに選択して、これらメモリ構造１１０の中心位置を通る様に直線Ｌ１，Ｌ２，Ｌ３を選択しても良い。この様な場合には、例えば、直線Ｌ３がメモリ構造１１０ｄ（図８）の中心位置を通り、直線Ｌ２がメモリ構造１１０ｆ（図８）の中心位置を通っても良い。また、直線Ｌ１，Ｌ２，Ｌ３は、例えば、Ｘ方向に並ぶ複数のメモリ構造１１０の半分のピッチに対応していても良い。この様な場合には、例えば図２６に例示する様に、直線Ｌ３がメモリ構造１１０ｄ（図８）の中心位置を通り、直線Ｌ１がメモリ構造１１０ｅ（図８）の中心位置を通り、直線Ｌ２がこれらの間に設けられても良い。
【００６９】
また、図８の例においては、１つのブロック構造ＢＳに着目して直線Ｌ１，Ｌ２，Ｌ３上のメモリ構造１１０の数を判断していた。しかしながら、例えば、一つのサブブロックＳＢ等、他の単位に基づいて直線Ｌ１，Ｌ２，Ｌ３上のメモリ構造１１０の数を判断しても良い。
【００７０】
また、上述の例においては、メモリ構造１１０ｃ（図５，図７）が、メモリ構造１１０ａ，１１０ｂ（図５，図６）と同様の形状及び大きさを有していた。しかしながら、メモリ構造１１０ｃは、メモリ構造１１０ａ，１１０ｂ（図５，図６）と異なる形状及び大きさの少なくとも一方を有していても良い。
【００７１】
［備考］
本明細書においては、例えば、下記の事項について説明した。
【００７２】
［事項１］
基板と、
前記基板の表面と交差する第１方向に延伸し、前記第１方向と交差する第２方向、及び、前記第１方向及び前記第２方向と交差する第３方向に配列された複数の第１半導体膜と、
前記第２方向に延伸し、前記第１方向と交差する断面において、前記複数の第１半導体膜の外周面を覆う導電層と、
前記導電層の前記第２方向の端部に接続されたコンタクトと
を備え、
前記断面において前記第２方向に等間隔に配設され、前記第２方向と垂直な直線を第１〜第３の直線とすると、
前記第１の直線上には第１の数の前記第１半導体膜が設けられ、
前記第２の直線は前記第１の直線よりも前記コンタクトに近く、前記第２の直線上には前記第１の数よりも少ない第２の数の前記第１半導体膜が設けられ、
前記第３の直線は前記第２の直線よりも前記コンタクトに近く、前記第３の直線上には前記第２の数よりも少ない第３の数の前記第１半導体膜が設けられる
半導体記憶装置。
【００７３】
［事項２］
前記第１半導体膜の前記基板側の端部に電気的に接続された配線層を更に備える
事項１記載の半導体記憶装置。
【００７４】
［事項３］
前記配線層は、前記基板の表面の一部である
事項２記載の半導体記憶装置。
【００７５】
［事項４］
前記導電層の前記第２方向の端部に設けられ、前記第１方向に延伸する第２半導体膜を更に備え、
前記導電層は、前記断面において前記第２半導体膜の外周面を覆う
事項１記載の半導体記憶装置。
【００７６】
［事項５］
前記導電層よりも前記基板に近い配線層を更に備え、
前記第１半導体膜は前記配線層に電気的に接続され、
前記第２半導体膜は前記配線層から電気的に絶縁されている
事項４記載の半導体記憶装置。
【００７７】
［事項６］
前記第１半導体膜及び前記導電層の間に設けられた第１絶縁膜と、
前記第２半導体膜及び前記導電層の間に設けられた第２絶縁膜と
を更に備え、
前記第２絶縁膜は、前記第２半導体膜の前記基板側の端部を覆っている
事項５記載の半導体記憶装置。
【００７８】
［事項７］
前記配線層は、前記基板の表面の一部である
事項５記載の半導体記憶装置。
【００７９】
［事項８］
前記複数の第１半導体膜よりも前記基板から遠い複数の配線を備え、
前記複数の第１半導体膜は、
前記配線に電気的に接続された前記第１半導体膜と、
前記配線から電気的に絶縁された前記第１半導体膜と
を含む
事項１記載の半導体記憶装置。
【００８０】
［事項９］
前記配線に電気的に接続された前記第１半導体膜を第３半導体膜とし、
前記配線から電気的に絶縁された前記第１半導体膜を第４半導体膜とすると、
前記第２方向において、前記第４半導体膜は前記第３半導体膜よりも前記コンタクトに近い
事項８記載の半導体記憶装置。
【００８１】
［事項１０］
前記第１〜第３の直線上に設けられた複数の前記第１半導体膜は、前記配線から電気的に絶縁されている
事項８記載の半導体記憶装置。
【００８２】
［事項１１］
前記第３の直線上には、前記複数の第１半導体膜のうち、前記コンタクトに最も近い前記第１半導体膜が設けられる
事項１記載の半導体記憶装置。
【００８３】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
１１０…メモリ構造、１２０…導電層、１３０…コンタクト、１４０…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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