(57)【要約】【課題】誤形成されたホールパターンによって下層配線にクラックが発生することを抑制することができる半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置は、基体部と、積層体と、第１柱状部とを備える。積層体は、基板と、基板上に設けられた半導体素子、半導体素子の上方に設けられた下層配線、および、下層配線の上方に設けられ金属化合物または多結晶シリコンからなる第１導電層を含む。積層体は、第１導電層の上方に設けられ、交互に積層された複数の第２導電層および複数の絶縁層を含む。第１柱状部は、積層体の積層方向に延在し第１導電層と電気的に接続された半導体ボディ、および、複数の第２導電層と半導体ボディとの間に電荷捕獲部を有するメモリ膜を含む。第１導電層は、積層体と下層配線との間、ならびに、積層体の周辺領域と下層配線との間に少なくとも設けられている。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板、前記基板上に設けられた半導体素子、前記半導体素子の上方に設けられた下層配線、および、前記下層配線の上方に設けられ金属化合物または多結晶シリコンからなる第１導電層を含む基体部と、
前記第１導電層の上方に設けられ、交互に積層された複数の第２導電層および複数の絶縁層を含む積層体と、
前記積層体の積層方向に延在し前記第１導電層と電気的に接続された半導体ボディ、および、前記複数の第２導電層と前記半導体ボディとの間に電荷捕獲部を有するメモリ膜を含む第１柱状部とを備え、
前記第１導電層は、前記積層体と前記下層配線との間、ならびに、該積層体の周辺領域と前記下層配線との間に少なくとも設けられている、半導体記憶装置。
【請求項２】
前記積層体は、前記第１柱状部が設けられた複数の第１領域と、互いに隣接する前記第１領域間にある第２領域とを有し、
前記第１導電層は、前記第１領域と前記下層配線との間だけでなく、前記第２領域と前記下層配線との間にも設けられている、請求項１に記載の半導体記憶装置。
【請求項３】
前記積層体は、前記第２導電層のそれぞれに接続されたコンタクトを有する第３領域を含み、
前記第１導電層は、前記第３領域と前記下層配線との間にも設けられている、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記下層配線には、金属材料が用いられており、
前記第１導電層には、前記下層配線よりも酸化され難い金属化合物が用いられている、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第１導電層には、タングステンシリサイドまたはチタンナイトライドが用いられている、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記積層体の積層方向から見たときに、前記第１導電層は、前記下層配線よりも外側まで設けられている、請求項１から請求項５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記下層配線と前記第１導電層との間に設けられたシリコン窒化膜と、
前記シリコン窒化膜と前記第１導電層との間に設けられた金属酸化膜とをさらに備えた請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
絶縁膜と導電膜とを交互に積層した３次元構造の積層体をメモリセルアレイとして有する不揮発性メモリが開発されている。このようなメモリセルアレイを制御する制御回路は、３次元構造の積層体の下方やその周辺に設けられている場合がある。この場合、メモリセルアレイおよびその周辺領域の下には、制御回路に接続された下層配線が設けられる。
【０００３】
メモリセルアレイの形成工程において積層体にメモリホールやスリットを形成する際にダストが積層体の上に付着していると、そのダストの領域にはレジストマスクが形成され難くなる。さらに、ダストが除去されると、その付着箇所に意図しないホールパターンが形成されてしまう。従って、メモリホールやスリットの形成工程において、ダストの付着箇所には、メモリホールやスリットと同様に深いホールパターンが誤って形成されてしまう。このようなダストによるホールパターンが下層配線まで達すると、下層配線に用いられる金属材料がその後の熱工程で酸化されて膨張し、クラックが下層配線において発生するという問題が生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−１６３０５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
誤形成されたホールパターンによって下層配線にクラックが発生することを抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、基体部と、積層体と、第１柱状部とを備える。積層体は、基板と、基板上に設けられた半導体素子、半導体素子の上方に設けられた下層配線、および、下層配線の上方に設けられ金属化合物または多結晶シリコンからなる第１導電層を含む。積層体は、第１導電層の上方に設けられ、交互に積層された複数の第２導電層および複数の絶縁層を含む。第１柱状部は、積層体の積層方向に延在し第１導電層と電気的に接続された半導体ボディ、および、複数の第２導電層と半導体ボディとの間に電荷捕獲部を有するメモリ膜を含む。第１導電層は、積層体と下層配線との間、ならびに、積層体の周辺領域と下層配線との間に少なくとも設けられている。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体記憶装置を例示する模式斜視図。
【図２】第１柱状部を例示する模式断面図。
【図３】第１柱状部を例示する模式平面図。
【図４】第１実施形態に係る半導体装置を例示する模式平面図。
【図５】図４の５−５線に沿った模式的断面図。
【図６】下部導電層の開口部の一例を示す概略平面図。
【図７】下部導電層の開口部の一例を示す概略平面図。
【図８】第２実施形態による半導体記憶装置の構成例を示す模式的断面図。
【図９】第３実施形態による半導体記憶装置の構成例を示す模式的断面図。
【図１０】第４実施形態による半導体記憶装置の構成例を示す模式的断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１００を例示する模式斜視図である。尚、積層体２の積層方向をＺ軸方向とする。Ｚ軸方向と交差（例えば、直交）する１つの方向を、例えば、Ｙ軸方向とする。Ｚ及びＹ軸方向のそれぞれと交差（例えば、直交）する１つの方向を、例えば、Ｘ軸方向とする。
【００１０】
第１実施形態に係る半導体記憶装置１００は、３次元構造のメモリセルを有した不揮発性メモリである。図１に示すように、半導体記憶装置１００は、基体部１と、積層体２と、複数の第１柱状部ＣＬと、複数のビット線ＢＬとを含む。
【００１１】
基体部１は、基板１０と、第１絶縁膜１１と、第１導電層１２、１３とを含む。第１絶縁膜１１は、基板１０上に設けられている。第１導電層１２、１３は、下部導電層１２と、上部導電層１３とを含む。下部導電層１２は、第１絶縁膜１１上に設けられている。上部導電層１３は、下部導電層１２上に設けられている。基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡの基板１０上には、半導体素子が設けられている。半導体素子は、例えば、トランジスタＴｒである。トランジスタＴｒのソース及びドレイン領域はアクティブエリアＡＡに設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路を構成する。第１絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ２）を含み、トランジスタＴｒを被覆し保護する。第１絶縁膜１１内には、下層配線１１ａが設けられている。下層配線１１ａは、トランジスタＴｒ等の半導体素子と電気的に接続されている。
【００１２】
本実施形態において、第１導電層１２、１３は、下部導電層１２と、上部導電層１３とを含む積層膜である。下部導電層１２は、導電性金属（例えば、タングステン）、あるいは、金属シリサイド（例えば、タングステンシリサイド（ＷＳｉ））を含む。上部導電層１３は、例えば、ｎ型のドープトポリシリコンを含む。上部導電層１３の一部は、アンドープトポリシリコンシリコンであってもよい。第１導電層１２、１３は、第１柱状部ＣＬに接続されており、共通ソース線（ＢＳＬ（Buried Source Line））として機能する。
【００１３】
積層体２は、第１導電層１２、１３の上方（Ｚ軸方向）に位置する。積層体２は、Ｚ軸方向に沿って複数の第２導電層２１および複数の絶縁層２２を交互に含む。第２導電層２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、Ｚ方向に隣接する複数の第２導電層２１の間に設けられ、これらの第２導電層２１を絶縁する。第２導電層２１および絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、空洞（ギャップ）であってもよい。
【００１４】
積層体２と、上部導電層１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物（ＳｉＯ２）でよい。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。
【００１５】
第２導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２のうち基体部１に近い側の領域を指し、上部領域は、積層体２のうち基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
【００１６】
複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くてもよい。さらに、最上層の絶縁層２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
【００１７】
半導体記憶装置１００は、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣおよびドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ軸方向に延びる。
【００１８】
図２は、第１柱状部ＣＬを例示する模式断面図である。図３は、第１柱状部ＣＬを例示する模式平面図である。メモリホールＭＨは、Ｚ軸方向に沿って積層体２の上端から積層体２を貫通し、積層体２内および上部導電層１３にかけて設けられている。複数の第１柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０およびコア層２３０を含む。半導体ボディ２１０は、上部導電層１３と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と第２導電層２１との間に、電荷捕獲部を有する。各フィンガーからそれぞれ１つずつ選択された複数の第１柱状部ＣＬは、図１のコンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。図５に示すように、第１柱状部ＣＬのそれぞれは、例えば、セル領域Ｒｃｅｌｌに設けられている。
【００１９】
図２および図３に示すように、Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。第２導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。第２導電層２１と絶縁層２２との間、および、第２導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、第２導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、第２導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、第２導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。
【００２０】
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープトポリシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣおよびソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
【００２１】
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０とワード線ＷＬになる第２導電層２１との間に記憶領域を有し、Ｚ軸方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２およびトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２およびトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に延びている。
【００２２】
カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、第２導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図２および図３に示すように、第２導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、第２導電層２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
【００２３】
電荷捕獲膜２２２は、ブロック絶縁膜２１ａおよびカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持することができる。
【００２４】
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
【００２５】
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
【００２６】
図４は、第１実施形態に係る半導体装置を例示する模式平面図である。積層体２内には、複数の深いスリットＳＴ、および、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、積層体２内においてＸ軸方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通している。板状部３は、深いスリットＳＴ内に設けられている。板状部３には、例えば、シリコン酸化物が用いられる。板状部３は、積層体２と電気的に絶縁され上部導電層１３と電気的に接続された導電物（図示せず）を含んでいてもよい。浅いスリットＳＨＥは、深いスリットＳＴと同様にＸ軸方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥ内には、例えば、絶縁物４が設けられている。絶縁物４は、例えば、シリコン酸化物である。
【００２７】
積層体２は、階段部分２ｓと、メモリ部分２ｍとを含む。階段部分２ｓは、積層体２の縁部に設けられている。メモリ部分２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段部分２ｓから、メモリ部分２ｍを経て、積層体２の他端の階段部分２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリ部分２ｍに設けられている。階段部分２ｓには、第２導電層２１（ワード線ＷＬ）のそれぞれに接続されるコンタクトプラグ（図示せず）が設けられている。
【００２８】
図４の２つの板状部３によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。絶縁物４は、ブロック内に設けられている。板状部３と絶縁物４との間の積層体２は、フィンガーと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガー毎に区切られている。このため、データ書き込みおよび読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガーを選択状態とすることができる。複数の第１柱状部ＣＬのそれぞれは、図２および図３に示す積層体２内に設けられたメモリホールＭＨ内に設けられている。
【００２９】
図５は、図４の５−５線に沿った模式的断面図である。上述の通り、基体部１は、基板１０と、半導体素子（トランジスタ）Ｔｒと、第１絶縁膜１１と、下層配線１１ａと、第１導電層１２、１３とを含む。
【００３０】
基板１０上には、半導体素子としてのトランジスタＴｒが設けられている。トランジスタＴｒは、その上方に設けられているメモリセルアレイＭＣＡの制御回路（例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。第１絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ２）を含み、トランジスタＴｒを被覆し保護する。第１絶縁膜１１内には、下層配線１１ａが設けられている。下層配線１１ａは、その下にある半導体素子Ｔｒと電気的に接続されており、かつ、その上方にあるコンタクトプラグＣ３、Ｃ４等と電気的に接続される。
【００３１】
第１絶縁膜１１上には、第１導電層１２、１３が設けられている。第１導電層１２、１３は、下部導電層１２と、上部導電層１３とを含む。下部導電層１２は、第１絶縁膜１１上に設けられている。上部導電層１３は、下部導電層１２上に設けられている。このように、第１導電層１２、１３は、積層膜として構成されている。下部導電層１２は、導電性金属（例えば、タングステン）、あるいは、金属シリサイド（例えば、タングステンシリサイド（ＷＳｉ））を含む。上部導電層１３は、例えば、ｎ型のドープトポリシリコンを含む。上部導電層１３の一部は、アンドープトポリシリコンシリコンであってもよい。尚、上部導電層１３および下部導電層１２は、まとめて第１導電層１２、１３と呼ぶこともある。第１導電層１２、１３は、セル領域Ｒｃｅｌｌのメモリセルを構成する第１柱状部ＣＬの下端に接続されており、共通ソース線（ＢＳＬ（Buried Source Line））として機能する。基体部１は、以上のような構成を有する。
【００３２】
基体部１上には、積層体２が設けられている。積層体２のうち第１領域としてのセル領域Ｒｃｅｌｌには、メモリセルアレイＭＣＡが設けられている。メモリセルアレイＭＣＡは、複数の第１柱状部ＣＬおよび複数の第２導電層２１を有する。第１柱状部ＣＬは、それぞれ図１〜図３を参照して説明した構成を有する。
【００３３】
隣接する２つのセル領域Ｒｃｅｌｌ間には、第２領域としてのタップ領域Ｒｔａｐが設けられている。タップ領域Ｒｔａｐは、コンタクトプラグＣ４、ＣＰが設けられる領域である。コンタクトプラグＣ４、ＣＰは、Ｚ軸方向に延在している。
【００３４】
コンタクトプラグＣ４は、第２導電層２１および第１導電層１２、１３を貫通して、下層配線１１ａに接続されている。コンタクトプラグＣ４は、セル領域Ｒｃｅｌｌの上にあるビット線等の上層配線とセル領域Ｒｃｅｌｌの下にある基体部１の制御回路との間で信号の伝達を行うために設けられている。一方、コンタクトプラグＣＰは、第１導電層（ＢＳＬ）１２，１３のうち下部導電層１２に電気的に接続される。コンタクトプラグＣＰは、第１導電層（ＢＳＬ）１２、１３にソース電圧を伝達するために設けられている。
【００３５】
複数の第２導電層２１は、Ｘ方向へ延在しており、階段領域Ｒｓｔａｉｒｓ＿１において、階段状に設けられている。即ち、第２導電層２１は、上層から下層へいくに従ってＸ方向へ長くなるように設けられている。図５の左側の階段領域（第３領域）Ｒｓｔａｉｒｓ＿１では、第２導電層２１のそれぞれに接続されたコンタクトプラグＣＣがＺ方向に延在するように設けられている。第２導電層２１が階段状に設けられているため、コンタクトプラグＣＣは、複数の第２導電層２１のそれぞれの表面に接続され得る。また、ワード線ＷＬがコンタクトプラグＣＣ上に設けられており、Ｙ方向に延在している。ワード線ＷＬは、コンタクトプラグＣＣのそれぞれに接続されている。これにより、ワード線ＷＬは、第２導電層２１のそれぞれに電気的に接続される。コンタクトプラグＣＣおよびワード線ＷＬには、例えば、タングステン等の導電性金属材料が用いられる。
【００３６】
図５の右側の階段領域Ｒｓｔａｉｒｓ＿２では、コンタクトプラグＣ４がＺ方向に延在するように設けられている。コンタクトプラグＣ４は、階段状の第２導電層２１および第１導電層１２、１３を貫通して、下層配線１１ａに接続されている。コンタクトプラグＣ４の周囲には、絶縁膜（例えば、シリコン酸化膜）が設けられており、コンタクトプラグＣ４は、第２導電層２１および第１導電層１２、１３から絶縁された状態で下層配線１１ａまで達している。これにより、階段領域Ｒｓｔａｉｒｓ＿２において、コンタクトプラグＣ４は、半導体素子ＴｒとメモリセルアレイＭＣＡとの間で信号の伝達をすることができる。コンタクトプラグＣ４には、例えば、タングステン等の導電性金属材料が用いられる。
【００３７】
尚、第３領域としての階段領域Ｒｓｔａｉｒｓ＿１、Ｒｓｔａｉｒｓ＿２は、セル領域Ｒｃｅｌｌに連続して繋がっており、積層体２の外縁部に設けられる。
【００３８】
図５の周辺領域Ｒｐｅｒｉでは、コンタクトプラグＣ３がＺ方向に延在するように設けられている。周辺領域Ｒｐｅｒｉは、積層体２の周辺にある回路領域であり、図５のセル領域Ｒｃｅｌｌおよび階段領域Ｒｓｔａｉｒｓの周辺回路領域である。コンタクトプラグＣ３は、層間絶縁膜２５および下部導電層１２を貫通して、下層配線１１ａに接続されている。コンタクトプラグＣ３と下部導電層１２との間には、絶縁膜（例えば、シリコン酸化膜）が設けられており、コンタクトプラグＣ３は、下部導電層１２から絶縁された状態で下層配線１１ａまで達している。これにより、周辺領域Ｒｐｅｒｉにおいて、コンタクトプラグＣ３は、半導体素子Ｔｒと信号のやり取りをすることができる。コンタクトプラグＣ３には、例えば、タングステン等の導電性金属材料が用いられる。
【００３９】
ここで、下部導電層１２は、共通ソース線（ＢＳＬ）として機能するため、本来、メモリセルアレイＭＣＡおよびコンタクトプラグＣＰの下に存在すればよい。よって、ソース線としての機能のみを考慮した場合、下部導電層１２は、セル領域Ｒｃｅｌｌおよびタップ領域Ｒｔａｐの一部（コンタクトプラグＣＰの領域）に設けられていれば足り、階段領域Ｒｓｔａｉｒｓ＿１、Ｒｓｔａｉｒｓ＿２、周辺領域Ｒｐｅｒｉ、および、タップ領域Ｒｔａｐの他部（コンタクトプラグＣ４の領域）には設ける必要がない。さらに、下部導電層１２が、例えば、タングステンシリサイド等のような金属シリサイドの場合、層間絶縁膜２５または第１絶縁膜１１と下部導電層１２との密着性が悪化する。従って、層間絶縁膜２５または第１絶縁膜１１と下部導電層１２との密着性を考慮した場合、下部導電層１２は、ソース線として必要な箇所にのみ設けることが好ましいと言える。この場合、下部導電層１２は、階段領域Ｒｓｔａｉｒｓ＿１、Ｒｓｔａｉｒｓ＿２、周辺領域Ｒｐｅｒｉ、および、タップ領域Ｒｔａｐの他部（コンタクトプラグＣ４の領域）から除去することが好ましい。
【００４０】
これに対し、本実施形態において、下部導電層１２は、セル領域Ｒｃｅｌｌおよびタップ領域Ｒｔａｐの一部（コンタクトプラグＣＰの領域）の下だけでなく、敢えて、階段領域Ｒｓｔａｉｒｓ＿１、Ｒｓｔａｉｒｓ＿２、周辺領域Ｒｐｅｒｉ、および、タップ領域Ｒｔａｐの他部（コンタクトプラグＣ４の領域）の下にも残置させている。即ち、下部導電層１２は、メモリセルアレイＭＣＡの積層体と下層配線１１ａとの間だけでなく、タップ領域ＲｔａｐのコンタクトプラグＣ４の領域と下層配線１１ａとの間、階段領域Ｒｓｔａｉｒｓ＿１、Ｒｓｔａｉｒｓ＿２と下層配線１１ａとの間、周辺領域Ｒｐｅｒｉと下層配線１１ａとの間にも設けられている。これにより、メモリホールやスリットの形成工程において、ダストが積層体２のセル領域Ｒｃｅｌｌ、タップ領域Ｒｔａｐ、階段領域Ｒｓｔａｉｒｓ、並びに、周辺領域Ｒｐｅｒｉのいずれの表面に付着していても、そのダストによるホールパターンは、下層配線１１ａまで達せず、下部導電層１２で停止する。即ち、下部導電層１２は、ダストによるホールパターンのエッチングストッパとして機能し、ダストによる誤ったホールパターンが下層配線１１ａに達することを抑制することができる。
【００４１】
周辺領域Ｒｐｅｒｉ、階段領域Ｒｓｔａｉｒｓ、タップ領域Ｒｔａｐに形成された誤ったホールパターンには、セル領域Ｒｃｅｌｌの第１柱状部ＣＬやスリットに充填される材料は埋め込まれない。このため、周辺領域Ｒｐｅｒｉ等の誤ったホールパターンが下層配線１１ａに達していると、下層配線１１ａの材料（例えば、タングステン）が酸化されてしまう。
【００４２】
しかし、本実施形態では、周辺領域Ｒｐｅｒｉ、階段領域Ｒｓｔａｉｒｓ、タップ領域Ｒｔａｐに誤ったホールパターンが形成されたとしても、そのホールパターンは、下部導電層１２で阻止され、下層配線１１ａまで達しない。従って、下層配線１１ａに用いられる金属材料（例えば、タングステン）は、その後の熱酸化工程において酸化されず、下層配線１１ａの膨張やクラックを抑制することができる。この場合、下部導電層１２には、下層配線１１ａよりも酸化され難い金属化合物を用いる必要がある。例えば、下部導電層１２には、タングステンシリサイド等の金属シリサイドが用いられている。金属シリサイドは、金属材料自体よりも酸化され難い。これにより、下層配線１１ａの酸化やクラックを抑制するだけでなく、下部導電層１２の酸化やクラックも抑制することができる。このように、本実施形態において、下部導電層１２は、ソース線としての機能と、誤ったホールパターンのストッパとしての機能を兼ね備える。
【００４３】
また、ダストによるホールパターンが下層配線１１ａに達することを抑制するために、Ｚ方向から見たときに、下部導電層１２は、下層配線１１ａよりも外側まで設けられていることが好ましい。
【００４４】
上記実施形態において、下部導電層１２には、例えば、タングステンシリサイドが用いられている。しかし、下部導電層１２には、例えば、チタンシリサイドが用いられてもよい。
【００４５】
また、上部導電層１３は、セル領域Ｒｃｅｌｌ、タップ領域Ｒｔａｐ、階段領域Ｒｓｔａｉｒｓの下には設けられているものの、周辺領域Ｒｐｅｒｉの下には設けられていない。上述の通り、周辺領域Ｒｐｅｒｉには、本来、ソース線（ＢＳＬ）を設ける必要が無い。さらに、上部導電層１３には、例えば、ポリシリコンを用いているため、上部導電層１３は、コンタクトホールのエッチングストッパとしては機能できない。従って、上部導電層１３は、周辺領域Ｒｐｅｒｉに設ける必要が無いので、周辺領域Ｒｐｅｒｉでは予め除去されている。
【００４６】
次に、図６および図７を参照して、下部導電層１２に予め設けられる開口部ＯＰ３ａ〜ＯＰ３ｆ、ＯＰ４について説明する。本実施形態では、周辺領域Ｒｐｅｒｉ等に下部導電層１２を残置させることによって、ダストによるホールパターンが下層配線１１ａに達することを抑制することができる。一方、コンタクトプラグＣ３、Ｃ４の形成領域の下に下部導電層１２が残置されていると、コンタクトプラグＣ３、Ｃ４を形成する際に、コンタクトホールが下部導電層１２を貫通することが困難になってしまう。従って、コンタクトプラグＣ３、Ｃ４を下層配線１１ａに接続させるために、コンタクトプラグＣ３、Ｃ４の形成領域にある下部導電層１２を、予め除去する必要がある。例えば、下部導電層１２の堆積後、リソグラフィ技術およびエッチング技術を用いて、コンタクトプラグＣ３、Ｃ４の形成領域にある下部導電層１２を予め除去しておく。これにより、コンタクトプラグＣ３、Ｃ４を形成する際に、コンタクトホールは、下部導電層１２によって阻止されることなく、下層配線１１ａまで達することができる。
【００４７】
例えば、図６および図７は、下部導電層１２の開口部の一例を示す概略平面図である。図６および図７は、下部導電層１２をＸＹ面と平行な面で切断した平面を示す。
【００４８】
図６は、コンタクトプラグＣ３の形成領域に設けられた開口部ＯＰ３ａ〜ＯＰ３ｆを示す。開口部ＯＰ３ａ〜ＯＰ３ｆは、コンタクトプラグＣ３に対応してその周囲に設けられており、図６の平面において、コンタクトプラグＣ３よりも大きく形成されている。従って、コンタクトプラグＣ３は、下部導電層１２に接触することなく、開口部ＯＰ３ａ〜ＯＰ３ｆを介して下層配線１１ａへ達することができる。コンタクトプラグＣ３と下部導電層１２との間には、層間絶縁膜２５が残置され、コンタクトプラグＣ３と下部導電層１２との間を電気的に絶縁している。コンタクトプラグＣ３は、開口部ＯＰ３ａ〜ＯＰ３ｆのほぼ中心に配置され、あるいは、開口部内に略均等に配置される。
【００４９】
開口部ＯＰ３ａ〜ＯＰ３ｆは、下部導電層１２の加工時に同時に形成すればよい。従って、層間絶縁膜２５が堆積されたときに、開口部ＯＰ３ａ〜ＯＰ３ｆは、層間絶縁膜２５の材料（例えば、シリコン酸化膜）で充填される。そして、コンタクトプラグＣ３は、開口部ＯＰ３ａ〜ＯＰ３ｆ内の層間絶縁膜２５内を貫通する。よって、層間絶縁膜２５がコンタクトプラグＣ３と下部導電層１２との間に設けられ、コンタクトプラグＣ３と下部導電層１２との間の耐圧を維持することができる。
【００５０】
隣接するコンタクトプラグＣ３間の距離が比較的離れている場合、開口部は、コンタクトプラグＣ３のそれぞれに個別に設けられている。例えば、図６の開口部ＯＰ３ａ、ＯＰ３ｂ、ＯＰ３ｄ、ＯＰ３ｅは、コンタクトプラグＣ３のそれぞれに個別に設けられている。一方、隣接する複数のコンタクトプラグＣ３間の距離が比較的近い場合、それらに対応する複数の開口部は繋がれ、１つの開口部が複数のコンタクトプラグＣ３に対応して設けられる。例えば、図６の開口部ＯＰ３ｃ、ＯＰ３ｆは、それぞれ２つのコンタクトプラグＣ３に対応して設けられている。
【００５１】
隣接する複数の開口部の間の距離が１つの開口部の１辺の長さあるいはその半分の長さよりも短くなった場合に、隣接する複数の開口部は繋げてもよい。勿論、隣接する複数の開口部は、他の条件に従って繋げてもよい。
【００５２】
図７は、コンタクトプラグＣ４の形成領域に設けられた開口部ＯＰ４を示す。開口部ＯＰ４は、コンタクトプラグＣ４に対応してその周囲に設けられており、図７の平面において、コンタクトプラグＣ４よりも大きく形成されている。従って、コンタクトプラグＣ４は、下部導電層１２に接触することなく、開口部ＯＰ４を介して下層配線１１ａへ達することができる。コンタクトプラグＣ４と下部導電層１２との間には、層間絶縁膜２５が残置され、コンタクトプラグＣ４と下部導電層１２との間を電気的に絶縁している。コンタクトプラグＣ４は、開口部ＯＰ４のほぼ中心に配置される。尚、ＣＬは図１〜図３に示す第１柱状部ＣＬであり、ＳＴはスリットＳＴである。
【００５３】
開口部ＯＰ４も、開口部ＯＰ３ａ〜ＯＰ３ｆと同様に、下部導電層１２の加工時に同時に形成される。従って、層間絶縁膜２５が堆積されたときに、開口部ＯＰ４は、層間絶縁膜２５の材料（例えば、シリコン酸化膜）で充填される。そして、コンタクトプラグＣ４は、開口部ＯＰ４内の層間絶縁膜２５内を貫通する。よって、層間絶縁膜２５がコンタクトプラグＣ４と下部導電層１２との間に設けられ、コンタクトプラグＣ４と下部導電層１２との間の耐圧を維持することができる。
【００５４】
コンタクトプラグＣ４は規則的に配置されており、開口部ＯＰ４は、コンタクトプラグＣ４のそれぞれに個別に設けられている。但し、隣接する複数の開口部ＯＰ４間の距離が比較的短い場合、開口部ＯＰ３ｃ、ＯＰ３ｆと同様に、隣接する複数の開口部ＯＰ４を繋げてもよい。
【００５５】
第１実施形態による半導体記憶装置１００の製造方法は、従来の製造方法に対して、下部導電層１２のリソグラフィ工程におけるマスクパターンを変更すれば実現できる。従って、製造方法の詳細な説明は省略する。
【００５６】
（第２実施形態）
図８は、第２実施形態による半導体記憶装置２００の構成例を示す模式的断面図である。第２実施形態による半導体記憶装置２００は、シリコン窒化膜２０１と、金属酸化膜２０２とをさらに備えている。
【００５７】
シリコン窒化膜２０１は、下層配線１１ａと下部導電層１２との間に設けられている。シリコン窒化膜２０１は、積層体２にタングステンを埋め込む際に発生する水素が基体部１へ拡散しないように水素バリアとして機能する。
【００５８】
金属酸化膜２０２は、シリコン窒化膜２０１と下層配線１１ａとの間に設けられている。金属酸化膜２０２には、例えば、酸化アルミニウムを用いている。また、金属酸化膜２０２は、下部導電層１２と同様に、メモリセルアレイＭＣＡの積層体と下層配線１１ａとの間、タップ領域ＲｔａｐのコンタクトプラグＣ４の領域と下層配線１１ａとの間、階段領域Ｒｓｔａｉｒｓ＿１、Ｒｓｔａｉｒｓ＿２と下層配線１１ａとの間、周辺領域Ｒｐｅｒｉと下層配線１１ａとの間に設けられている。これにより、金属酸化膜２０２は、下部導電層１２とともに、ダストによるホールパターンのエッチングストッパとして機能する。その結果、ダストによるホールパターンが下層配線１１ａに達することをさらに抑制することができる。
【００５９】
金属酸化膜２０２は、下部導電層１２と同様の平面パターンを有する。即ち、金属酸化膜２０２は、図６および図７を参照して説明したように開口部ＯＰ３ａ〜ＯＰ３ｆ、ＯＰ４を有し、かつ、Ｚ方向から見たときに、下層配線１１ａよりも外側まで設けられている。これにより、コンタクトプラグＣ３、Ｃ４は、開口部ＯＰ３ａ〜ＯＰ３ｆ、ＯＰ４を貫通して下層配線１１ａに接続することができる。
【００６０】
第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。これにより、第２実施形態も第１実施形態と同様の効果を得ることができる。
【００６１】
（第３実施形態）
図９は、第３実施形態による半導体記憶装置３００の構成例を示す模式的断面図である。第３実施形態による半導体記憶装置３００は、金属化合物からなる下部導電層１２を備えておらず、第１導電層として比較的厚い単層のポリシリコン層１６を備えている。ポリシリコン層１６は、例えば、ｎ型のドープトポリシリコンであり、約５００ｎｍの厚みを有する。ポリシリコン層１６は、金属化合物を有しないものの、比較的厚く形成されているので、コンタクトホールのエッチングストッパとして用いることができる。
【００６２】
ポリシリコン層１６は、下層配線１１ａとストッパ膜１７との間に設けられている。ストッパ膜１７は、メモリホール、スリット等を形成する際のエッチングストッパとして用いられる。ストッパ膜１７は、ソース線（ＢＳＬ）として機能してもよく、機能しなくてもよい。ストッパ膜１７には、例えば、ポリシリコンを用いている。
【００６３】
ポリシリコン層１６は、第１実施形態の下部導電層１２と同様の平面パターンに形成されている。即ち、ポリシリコン層１６は、図６および図７を参照して説明したように開口部ＯＰ３ａ〜ＯＰ３ｆ、ＯＰ４を有し、かつ、Ｚ方向から見たときに、下層配線１１ａよりも外側まで設けられている。また、ポリシリコン層１６は、メモリセルアレイＭＣＡの積層体と下層配線１１ａとの間、タップ領域ＲｔａｐのコンタクトプラグＣ４の領域と下層配線１１ａとの間、階段領域Ｒｓｔａｉｒｓ＿１、Ｒｓｔａｉｒｓ＿２と下層配線１１ａとの間、周辺領域Ｒｐｅｒｉと下層配線１１ａとの間に設けられている。第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。これにより、ダストがタップ領域Ｒｔａｐ、階段領域Ｒｓｔａｉｒｓ、並びに、周辺領域Ｒｐｅｒｉのいずれの表面に付着していても、ポリシリコン層１６は、ダストによるホールパターンのエッチングストッパとして機能する。その結果、そのホールパターンが下層配線１１ａにまで達することを抑制することができる。
【００６４】
半導体記憶装置３００の製造工程において、ポリシリコン層１６は、エッチングストッパとして機能させるために厚く形成されている。従って、コンタクトプラグＣ３、Ｃ４の形成領域においては、ポリシリコン層１６は、下部導電層１２と同様に、コンタクトプラグＣ３、Ｃ４の形成前に、予め除去しておく必要がある。例えば、第１実施形態の下部導電層１２と同様に、コンタクトプラグＣ３、Ｃ４の形成領域において、開口部ＯＰ３ａ〜ＯＰ３ｆ、ＯＰ４は、ポリシリコン層１６の加工時に同時に形成される。その後、ポリシリコン層１６が除去されたコンタクトプラグＣ３、Ｃ４の形成領域には、層間絶縁膜２５が埋め込まれる。従って、コンタクトプラグＣ３、Ｃ４のコンタクトホールは、積層体２または層間絶縁膜２５を貫通して、下部導電層１２に達するように形成され得る。このとき、コンタクトホールのエッチングは、ポリシリコン層１６によって阻止されず、開口部ＯＰ３ａ〜ＯＰ３ｆ、ＯＰ４を貫通して下部導電層１２へ達することができる。ポリシリコン層１６とコンタクトプラグＣ３、Ｃ４との間には、層間絶縁膜２５が残置される。これにより、コンタクトプラグＣ３、Ｃ４は、ポリシリコン層１６から絶縁された状態で下部導電層１２に接続することができる。このように、コンタクトプラグＣ３、Ｃ４の形成領域において、ポリシリコン層１６に開口部ＯＰ３ａ〜ＯＰ３ｆ、ＯＰ４を予め設けておくことによって、コンタクトプラグＣ３、Ｃ４が容易に形成され得る。
【００６５】
（第４実施形態）
第３実施形態では、厚いポリシリコン層１６が周辺領域の下層配線１１ａおよび半導体素子Ｔｒの近傍まで延在している。この場合、半導体素子Ｔｒ等で構成される周辺回路とポリシリコン層１６との間の寄生容量が周辺回路の動作に悪影響を与える可能性がある。
【００６６】
そこで、第４実施形態では、ポリシリコン層１６は周辺領域Ｒｐｅｒｉまで延在していない。一方、周辺領域Ｒｐｅｒｉには、ポリシリコン層１６よりも上方に他のポリシリコン層１８が設けられている。
【００６７】
図１０は、第４実施形態による半導体記憶装置４００の構成例を示す模式的断面図である。第４実施形態によれば、ポリシリコン層１６は周辺領域Ｒｐｅｒｉまで延伸しておらず、ポリシリコン層１６よりも上方に他のポリシリコン層１８が設けられている。ポリシリコン層１８は、周辺領域ＲｐｅｒｉのコンタクトプラグＣ３に対応して設けられている。第４実施形態のその他の構成は、第３実施形態の対応する構成と同様でよい。
【００６８】
本実施形態において、積層体２は、下部２＿１と上部２＿２とで別々に形成されている。よって、下部２＿１において第１柱状部ＣＬを形成した後、上部２＿２において第１柱状部ＣＬを形成する。
【００６９】
ここで、ポリシリコン層１８は、積層体２の下部２＿１を形成した後に、層間絶縁膜２５上に形成される。このとき、ポリシリコン層１８は、図６に示す平面図と同様のレイアウトで形成すればよい。従って、ポリシリコン層１８は、セル領域Ｒｃｅｌｌ、タップ領域Ｒｔａｐ、階段領域Ｒｓｔａｉｒｓにおいて除去される。また、開口部ＯＰ３ａ〜ＯＰ３ｆにおけるポリシリコン層１８も除去される。
【００７０】
その後、積層体２の上部２＿２を形成する。ポリシリコン層１８は、積層体２の上部２＿２の形成後、層間絶縁膜２５で被覆される。
【００７１】
このように、周辺領域Ｒｐｅｒｉのポリシリコン層１８は、それ以外のセル領域Ｒｃｅｌｌ、タップ領域Ｒｔａｐ、階段領域Ｒｓｔａｉｒｓにおけるポリシリコン層１６よりも高い位置に配置される。これにより、ポリシリコン層１６、１８は、ともに周辺領域Ｒｐｅｒｉの下層配線１１ａおよび周辺領域Ｒｐｅｒｉの半導体素子Ｔｒから離間しており、寄生容量による周辺回路への影響を抑制することができる。
【００７２】
ポリシリコン層１８は、周辺領域Ｒｐｅｒｉにおいてダストが付着していても、ダストによるホールパターンのエッチングストッパとして機能する。これにより、第４実施形態は、第３実施形態と同様の効果を得ることができる。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７４】
１００  半導体記憶装置、１  基体部、２  積層体、ＣＬ  第１柱状部、ＢＬ  ビット線、ＷＬ  ワード線、１０  基板、１１  第１絶縁膜、１１ａ  下層配線、１２，１３  第１導電層（下部導電層、上部導電層）、ＳＴ  スリット、Ｃ３，Ｃ４,ＣＰ  コンタクトプラグ、Ｒｃｅｌｌ  セル領域、Ｒｔａｐ  タップ領域、Ｒｓｔａｉｒｓ  階段領域、Ｒｐｅｒｉ  周辺領域
【図１】
2020035921.tif 000003
【図２】
2020035921.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020035921.tif 000009
【図８】
2020035921.tif 000010
【図９】
2020035921.tif 000011
【図１０】
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