(57)【要約】【課題】金属板の一方の面に銀めっきが最表層のめっきとして施された、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板において、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含む端子等となるめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能な半導体素子搭載用基板を提供すること。【解決手段】金属板１０の一方の面に、めっき層のみからなる柱状端子部１２−１を備えた半導体素子搭載用基板１であって、柱状端子部は、針状の突起群を有する粗化銀めっき層１１を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
金属板の一方の面に、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板であって、
前記柱状端子部は、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、該粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有することを特徴とする半導体素子搭載用基板。
【請求項２】
前記粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さいことを特徴とする請求項１に記載の半導体素子搭載用基板。
【請求項３】
前記柱状端子部において前記金属板に接しているめっき層が、金めっき層であることを特徴とする請求項１又は２に記載の半導体素子搭載用基板。
【請求項４】
前記柱状端子部は、前記金属板側から次の（１）〜（６）のいずれかの順に積層された金属からなるめっき層により形成されていることを特徴とする請求項１〜３のいずれかに記載の半導体素子搭載用基板。
（１）金／ニッケル／銀
（２）金／パラジウム／ニッケル／銀
（３）金／パラジウム／ニッケル／パラジウム／銀
（４）金／ニッケル／パラジウム／銀
（５）金／ニッケル／パラジウム／金／銀
（６）金／パラジウム／ニッケル／パラジウム／金／銀
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属板の一方の面に銀めっきが最表層のめっきとして施された、めっき層のみからなる柱状端子部を備え、半導体パッケージの製造時に金属板が除去される半導体素子搭載用基板に関する。
【背景技術】
【０００２】
導電性を有する基材の一方の面に、所定のパターニングを施したレジストマスクを形成し、レジストマスクから露出した基材に導電性金属を電着して半導体素子搭載用の金属層と外部基板と接続するための電極層とを形成し、そのレジストマスクを除去することで半導体素子搭載用基板を形成し、形成した半導体素子搭載用基板に半導体素子を搭載、ワイヤボンディングし、又は半導体素子をフリップチップ搭載後に樹脂封止を行い、基材を除去して、電着した導電性金属の他方の面側を露出させた半導体パッケージを得ることが知られている。
【０００３】
特許文献１には、形成したレジストマスクを超えて導電性金属を電着させることで、半導体素子搭載用の金属層と、外部と接続するための電極層の上端部周縁に張り出し部を有する半導体素子搭載用基板を得て、樹脂封止の際に金属層と電極層の張り出し部が樹脂の食い込む形となって確実に樹脂側に残るようにすることが記載されている。
【０００４】
特許文献２には、レジストマスクを形成する際に散乱紫外光を用いてレジストマスクを台形に形成することで金属層あるいは電極層を逆台形の形状に形成することが記載されている。
【０００５】
特許文献３には、金属層の表面に粗化面を付与することで封止樹脂との接触面積を増加させて、金属層と樹脂封止との密着力を向上させ、金属層の張り出し部が確実に樹脂側に残るようにすることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３６２６０７５号公報
【特許文献２】特許第４５０８０６４号公報
【特許文献３】特許第５１５１４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に示されるレジストマスクを超えて導電性金属を電着させる方法は、形成するめっき層を、そのレジストマスクをオーバーハングさせて形成するが、そのオーバーハング量をコントロールすることが難しく、形成するめっき層の全てが同じ庇長さにならない問題や、張り出し部が大きくなると隣のめっき層と繋がってしまう問題がある。また、めっき層が薄くなると張り出し部の幅も厚みも小さくなることから、樹脂との密着性が低下する問題もある。さらに、オーバーハングさせためっき層の上面は、めっきの縦方向と横方向の成長比率の関係で球状となるために、ボンディングの信頼性を低下させる要因にもなる。
【０００８】
また、特許文献２に示される散乱紫外光を用いてレジスト層の開口部の断面形状を台形に形成する方法は、使用するレジスト層の厚みが５０μｍ程度である場合、紫外光がレジストに吸収され基材方向になるほど光が減衰していくことで、開口部の断面形状における台形の角度が９０度（すなわち長方形）近く、更にはこれより大きくなって上辺が短い普通の台形形状となり、金属層あるいは電極層の形状が逆台形を成さなくなるため、金属層あるいは電極層と樹脂との密着性が低下する。
【０００９】
また、特許文献３に示されるような半導体素子実装面側の接続端子面の表面を粗化することで、ある程度のリードレスパッケージ形成後の封止樹脂とリード端子との密着力が得られるが、粗面化された下地めっき層に半導体素子接続用の貴金属めっき層を積層形成する必要性が有り、貴金属めっき層により下地めっき層の粗面化された面が埋まって粗面化状態の不足を招く虞があり、結果的に端子抜け不具合が発生する虞がある。
【００１０】
更には、特許文献１、２、３に共通する課題として、下地めっき層を粗化する為のめっき条件は低速めっきが一般的であるので、半導体素子搭載用基板製造工程における生産性低下によるコスト高が懸案事項となっている。また、貴金属めっき層もコスト高の大きな要因となっている。一方で、封止樹脂との結合性をより強化することが重要課題となっている。
【００１１】
電極層と樹脂との密着性をより向上させるためには、電極層の最表面を粗面化する必要がある。封止樹脂との密着性を上げるためには、特許文献３に記載の粗面化状態から更なる密着面積を増やすために電極層の厚みを厚くし、さらに樹脂に食い込むような逆台形の断面形状を有する電極を形成することが有効ではあるが、低速めっきを厚くすることによる生産性リスクの悪化と貴金属めっき層のコスト高の問題を検討し、封止樹脂との結合性が高い貴金属めっきを選定する必要があった。
【００１２】
しかるに、本件発明者が試行錯誤を重ねたところ、上記各特許文献に開示されている技術に比べて、めっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くし得る余地があることが判明した。
【００１３】
本発明は、このような課題を鑑みてなされたものであり、その目的とするところは、金属板の一方の面に銀めっきが最表層のめっきとして施された、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板において、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能な半導体素子搭載用基板を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明の半導体素子搭載用基板は、金属板の一方の面に、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板であって、前記柱状端子部は、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、該粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有することを特徴とする。
【００１５】
また、本発明の半導体素子搭載用基板においては、前記粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さいのが好ましい。
【００１６】
また、本発明の半導体素子搭載用基板においては、前記柱状端子部において前記金属板に接しているめっき層が、金めっき層であるのが好ましい。
【００１７】
また、本発明の半導体素子搭載用基板においては、前記柱状端子部は、前記金属板側から次の（１）〜（６）のいずれかの順に積層された金属からなるめっき層により形成されているのが好ましい。
（１）金／ニッケル／銀
（２）金／パラジウム／ニッケル／銀
（３）金／パラジウム／ニッケル／パラジウム／銀
（４）金／ニッケル／パラジウム／銀
（５）金／ニッケル／パラジウム／金／銀
（６）金／パラジウム／ニッケル／パラジウム／金／銀
【発明の効果】
【００１８】
本発明によれば、金属板の一方の面に銀めっきが最表層のめっきとして施された、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板において、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能な半導体素子搭載用基板が得られる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は(a)のＡ−Ａ断面を模式的に示した説明図である。
【図２】本発明の第１実施形態に係る多列配列された半導体素子搭載用基板の一例の平面図である。
【図３】本発明の第１実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。
【図４】本発明の第１実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【図５】本発明の第２実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は(a)のＢ−Ｂ断面を模式的に示した説明図である。
【図６】本発明の第２実施形態に係る多列配列された半導体素子搭載用基板の一例の平面図である。
【図７】本発明の第２実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。
【図８】本発明の第２実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【発明を実施するための形態】
【００２０】
実施形態の説明に先立ち、本発明を導出するに至った経緯及び本発明の作用効果について説明する。
本件発明者は、半導体パッケージの端子等として用いられる、めっき層のみからなる柱状端子部と樹脂との密着性を向上させる方策として、柱状端子部の上面における下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層することについて検討した。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するためには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化するためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、本件発明者は、樹脂との密着性を向上させるための他の方策として、柱状端子部の上面を平滑な貴金属めっき層で形成後、貴金属めっき層の表面を粗化することについて検討した。しかし、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
【００２１】
次に、本件発明者は、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、封止樹脂との密着性を向上させ、且つ、めっき層全体の厚さを薄くするためには、金属板に備わる柱状端子部の構成に関し、下地めっき層を平滑に積層し、その上に表面が粗化された銀めっき層を、平滑な銀めっき層の表面を粗化することなく形成することが必要であると考えた。
そして、本件発明者は、試行錯誤の過程において、半導体素子搭載用基板に備わるめっき層のみからなる柱状端子部の構成として、下地めっき層の上面に、表面が粗化された銀めっき層として、針状の突起群を有する粗化銀めっき層を平滑な銀めっき層の表面を粗化することなく最表層のめっき層として備えた半導体素子搭載用基板を導出した。
なお、本願において、粗化銀めっき層が有する針状の突起群とは、表面積比（ここでは、平滑な面の表面積に対する、粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる複数の針状の突起の集合体をいう。
粗化銀めっき層を、このような表面積比となる針状の突起群を有する形態に形成すると、封止樹脂が個々の針状の突起の根元にまで流入し易くなり、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し、従来の技術と比べて、良好な密着性を得ることができることが判明した。
【００２２】
さらに、本件発明者が試行錯誤を重ねた結果、針状の突起群を有する粗化銀めっき層は、従来の平滑な銀めっき層や、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層の結晶構造とは異なる、所定の結晶方位の比率を大きくした結晶構造が成長することによって形成されること、及び、当該結晶構造が大きく成長することによって形成された針状の突起群を有した粗化面は、従来の技術によって形成された粗化面と比べて、封止樹脂との密着性を格段に向上させる効果があることが判明し、本発明を導出するに至った。
【００２３】
本発明の半導体素子搭載用基板は、金属板の一方の面に、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板であって、柱状端子部は、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する。
【００２４】
本発明の半導体素子搭載用基板のように、粗化銀めっき層が、１．３０以上６．００以下となる表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）の針状の突起群を有していれば、封止樹脂が個々の針状の突起の根元にまで流入し易くなる。このため、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し、良好な密着性を得ることができる。なお、針状の突起群における個々の針状の突起の伸びる方向は一様では無く、上方向や斜め方向は勿論のこと、曲がった針の形状も含まれる。針状の突起群における個々の針状の突起が放射線状にランダムに伸びた形態であると、より一層の封止樹脂へのアンカー効果を高めることができる。
【００２５】
しかも、本発明の半導体素子搭載用基板のように、柱状端子部における下地めっき層の上面に最表層のめっき層として備わる針状の突起群を有する粗化銀めっき層を、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有した構成にすれば、例えば、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層や、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造とは異なる、従来の結晶構造を有する、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層に比べて、更に深部にまで封止樹脂が入り込み易くなり、封止樹脂との密着性がより一層高くなる。
また、本発明の半導体素子搭載用基板のようにすれば、柱状端子部の上面側における半導体素子を搭載する半導体素子搭載部や、半導体素子と直接的に又はワイヤーを介して電気的な接続を行う内部接続用端子部においては、粗化銀めっき層の針状の突起群により、半田やペースト等の接続部材との接触面積が増加することで水分の浸入を防止できるとともに、熱膨張によるひずみが抑制され、接続部材とめっき被膜間の層間剥離が抑制される。
【００２６】
また、本発明の半導体素子搭載用基板のようにすれば、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層により、封止樹脂との密着性を格段に向上させることができる結果、柱状端子部における下地めっき層を薄く平滑に形成すれば足り、表面が粗化された下地めっき層の形成は不要となる。
また、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、後述の条件での銀めっきにより、平滑な銀めっき層の表面を粗化することなく形成できる。
このため、本発明の半導体素子搭載用基板のようにすれば、樹脂との密着性を向上させるための粗化面の形成コストを最小化でき、且つ、めっき層全体の厚さを最小化することが可能となる。
【００２７】
また、本発明の半導体素子搭載用基板においては、好ましくは、粗化銀めっき層の平均結晶粒径は、０．２８μｍより小さい。
粗化銀めっき層の平均結晶粒径が、０．２８μｍ以上であると、銀めっきの結晶が高さ方向に成長したときの結晶同士の間隔が広くなり、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が得られない。
粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さければ、銀めっきの結晶が高さ方向に成長したときの結晶同士の間隔が狭くなり、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が得られる。なお、より好ましくは、粗化銀めっき層の平均結晶粒径は、０．１５μｍ以上０．２５μｍ以下であるのがよい。
【００２８】
また、本発明の半導体素子搭載用基板においては、好ましくは、柱状端子部において金属板に接しているめっき層が、金めっき層であるように構成する。
また、本発明の半導体素子搭載用基板においては、好ましくは、柱状端子部は、金属板側から次の（１）〜（６）のいずれかの順に積層された金属からなるめっき層により形成された構成にする。
（１）金／ニッケル／銀
（２）金／パラジウム／ニッケル／銀
（３）金／パラジウム／ニッケル／パラジウム／銀
（４）金／ニッケル／パラジウム／銀
（５）金／ニッケル／パラジウム／金／銀
（６）金／パラジウム／ニッケル／パラジウム／金／銀
【００２９】
例えば、柱状端子部を、金／ニッケル／銀の順に積層された金属からなるめっき層により構成する場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００３０】
また、例えば、柱状端子部を、金／パラジウム／ニッケル／銀の順に積層された金属からなるめっき層により構成する場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００３１】
また、例えば、柱状端子部を、金／パラジウム／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００３２】
また、例えば、柱状端子部を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する場合は、一例として、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００３３】
また、例えば、柱状端子部を、金／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成する場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００３４】
また、例えば、柱状端子部を、金／パラジウム／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成する場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００３５】
また、本発明の半導体素子搭載用基板においては、半導体素子搭載用基板の基材をなす金属板の材質は、銅合金等の銅系材料の他、ステンレス系合金も適用可能である。
本発明の半導体素子搭載用基板における半導体素子搭載用基板の基材をなす金属板の材質がステンレス系合金である場合は、柱状端子部を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する。その場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を２０．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００３６】
そして、上記の全ての例の順に積層された金属からなるめっき層により形成される、柱状端子部における、針状の突起群を表面に持つ、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、粗化銀めっき層の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）は１．３０以上６．００以下、好ましくは３．００であるのがよい。
【００３７】
なお、本発明の半導体素子搭載用基板における、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、メタンスルホン酸系銀めっき液からなる、銀濃度１．０ｇ／Ｌ以上１０ｇ／Ｌ以下の銀めっき浴を用いて、温度５５℃以上６５℃以下、電流密度３Ａ／ｄｍ2以上２０Ａ／ｄｍ2以下で５〜６０秒間めっきを行うことによって得ることができる。
【００３８】
従って、本発明によれば、金属板の一方の面に銀めっきが最表層のめっきとして施された、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板において、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能な半導体素子搭載用基板が得られる。
【００３９】
以下に、本発明を適用した半導体素子搭載用基板及びその製造方法について説明する。なお、本発明は、特に限定が無い限り、以下の詳細な説明に限定されるものではない。
【００４０】
第１実施形態
図１は本発明の第１実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は平面図、(b)は(a)のＡ−Ａ断面を模式的に示した説明図である。図２は本発明の第１実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。図３は本発明の第１実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図４は本発明の第１実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【００４１】
本実施形態の半導体素子搭載用基板１は、図１(a)に示すように、銅系材料からなる金属板１０の一方の面に、半導体素子が搭載される領域に向かって四方から伸びた複数の柱状端子部１２−１を備えている。
柱状端子部１２−１は、異なる金属のめっき層のみからなり、図１(b)に示すように、針状の突起群を有する粗化銀めっき層１１を最表層のめっき層として備えている。
粗化銀めっき層１１は、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）となる針状の突起群を有している。
また、粗化銀めっき層１１は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有している。
粗化銀めっき層１１の平均結晶粒径は、０．２８μｍより小さい大きさを有している。
【００４２】
そして、柱状端子部１２−１は、図１(b)に示すように、一方の面が、半導体パッケージにおける半導体素子と接続する内部接続用端子部１２ａをなすとともに、他方の面が外部基板と接続する外部接続用端子部１２ｂをなしている。
【００４３】
また、柱状端子部１２−１は、金属板１０に接しているめっき層が、金めっき層で構成されている。
なお、柱状端子部１２−１は、粗化銀めっき層１１の下地のめっき層を、必要に応じて金、パラジウム、ニッケル、などおよびそれら合金によるめっきを選択し、順次積層して形成することができる。
【００４４】
例えば、柱状端子部１２−１を、金／ニッケル／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００４５】
また、例えば、柱状端子部１２−１を、金／パラジウム／ニッケル／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００４６】
また、例えば、柱状端子部１２−１を、金／パラジウム／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００４７】
また、例えば、柱状端子部１２−１を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００４８】
また、例えば、柱状端子部１２−１を、金／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００４９】
また、例えば、柱状端子部１２−１を、金／パラジウム／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成することができる。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００５０】
また、半導体素子搭載用基板１の基材をなす金属板１０の材質は、銅合金等の銅系材料の他、ステンレス系合金も適用可能である。
金属板１０の材質がステンレス系合金である場合は、柱状端子部１２−１を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を２０．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００５１】
そして、上記の全ての例の順に積層された金属からなるめっき層により形成される、柱状端子部１２−１における、針状の突起群を表面に持つ、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、粗化銀めっき層１１の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）は１．３０以上６．００以下である。好ましくは３．００であるのがよい。
また、本実施形態の半導体素子搭載用基板１は、図２に示すように個々の半導体素子搭載用基板１が多列配列されている。
【００５２】
次に、本実施形態の半導体素子搭載用基板１の製造工程の一例を、図３を用いて説明する。
まず、半導体素子搭載用基板の基材として、銅系材料からなる金属板１０を準備する（図３(a)参照）。
次に、金属板１０の両面にレジスト層Ｒ１を形成する（図３(b)参照）。
次に、金属板１０の上面側のレジスト層Ｒ１を柱状端子部１２−１に対応した所定形状が形成されたマスクを用いて露光・現像するとともに、金属板１０の下面側のレジスト層Ｒ１の全領域を露光・現像し、金属板１０の上面側の柱状端子部１２−１に対応した部位が開口し、金属板１０の下面側の全領域を覆うめっき用レジストマスク３１を形成する（図３(c)参照）。
次に、めっき用レジストマスク３１を用いて、金属板１０の上面における柱状端子部１２−１に対応した部位に、針状の突起群を有する粗化銀めっき層１１を最表層のめっき層として形成する（図３(d)参照）。
次に、めっき用レジストマスク３１を除去する（図３(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１が完成する。
【００５３】
なお、針状の突起群を有する粗化銀めっき層１１を最表層のめっき層とする、柱状端子部１２−１の形成手順は、例えば、柱状端子部１２−１を、金／ニッケル／銀の順に積層された金属からなるめっき層により構成する場合には、半導体素子搭載用基板の基材をなす金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００５４】
また、例えば、柱状端子部１２−１を、金／パラジウム／ニッケル／銀の順に積層された金属からなるめっき層により構成する場合には、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００５５】
また、例えば、柱状端子部１２−１を、金／パラジウム／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する場合には、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００５６】
また、例えば、柱状端子部１２−１を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する場合には、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００５７】
また、例えば、柱状端子部１２−１を、金／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成する場合には、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００５８】
また、例えば、柱状端子部１２−１を、金／パラジウム／ニッケル／パラジウム／金／銀の順に積層された金属からなるめっき層により構成する場合には、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を５．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に金めっき層を０．０００５μｍ以上０．５μｍ以下、好ましくは０．００５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層１１を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００５９】
なお、半導体素子搭載用基板１の基材をなす金属板１０の材質は、ステンレス系合金であってもよい。その場合は、柱状端子部１２−１を、金／ニッケル／パラジウム／銀の順に積層された金属からなるめっき層により構成する。その場合は、金属板１０の一方の面側の柱状端子部１２−１に対応する部位の表面に、金めっき層を０．００５μｍ以上０．５μｍ以下、好ましくは０．０５μｍ形成し、その上に平滑な結晶のニッケルめっき層を２０．０μｍ以上８０．０μｍ以下、好ましくは３０．０μｍ形成し、その上にパラジウムめっき層を０．００５μｍ以上１．５μｍ以下、好ましくは０．０５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ形成するのがよい。
【００６０】
このとき、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる針状の突起群を有する、粗化銀めっき層１１を形成するために、メタンスルホン酸系銀めっき液からなる銀めっき浴中の銀濃度を１．０ｇ／Ｌ以上１０ｇ／Ｌ以下の範囲とする。特に、銀濃度を１．５ｇ／Ｌ以上５．０ｇ／Ｌ以下の範囲とすることがより好ましい。
銀濃度が１．０ｇ／Ｌ未満であると、十分な粗化銀めっき被膜を形成することができないので好ましくない。銀濃度が１０ｇ／Ｌよりも高いと、形成される粗化銀めっき被膜が平滑表面となってしまい、銀の針状結晶を得ることができないので好ましくない。
【００６１】
次に、本実施形態の半導体素子搭載用基板１を用いた半導体パッケージの製造工程の一例を、図４を用いて説明する。
まず、図３に示した製造手順によって製造された、本実施形態の半導体素子搭載用基板１を準備する（図４(a)参照）。
次に、半導体素子搭載用基板１の柱状端子部１２−１上面の内部接続用端子部１２ａにおける半導体素子搭載領域の上に、半田１４を印刷し、その上に半導体素子２０を搭載し、固定することで、半導体素子２０の電極と半導体素子搭載用基板１の内部接続用端子部１２ａとを電気的に接続する（図４(b)参照）。
次に、モールド金型を用いて、半導体素子搭載用基板１の上面側の空間領域を封止樹脂１５で封止する（図４(c)参照）。
次に、半導体素子搭載用基板１の基材をなす金属板１０を、金属板１０が銅系材料からなる場合はエッチングにより除去し、金属板１０がステンレス系材料からなる場合は引き剥がしにより除去する（図４(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図４(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１を用いた半導体パッケージ２が得られる（図４(f)参照）。
【００６２】
第２実施形態
図５は本発明の第２実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は(a)のＢ−Ｂ断面を模式的に示した説明図である。図６は本発明の第２実施形態に係る多列配列された半導体素子搭載用基板の一例の平面図である。図７は本発明の第２実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図８は本発明の第２実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
【００６３】
本実施形態の半導体素子搭載用基板１’は、図５(a)に示すように、中央位置に配置された、大きな面積を有する柱状端子部１２−２と、柱状端子部１２−２の四方向周辺に配列された、小さな面積を有する複数の柱状端子部１２−１を備えている。柱状端子部１２−２は、上面に半導体素子が搭載されるパッド部１２ｃとして構成され、柱状端子部１２−１は、上面にボンディングワイヤを介して半導体素子と電気的に接続する内部接続用端子部１２ａとして構成されている。
柱状端子部１２−１、１２−２は、異なる金属のめっき層のみからなり、図５(b)に示すように、針状の突起群を有する粗化銀めっき層１１を最表層のめっき層として備えている。
その他の構成は、第１実施形態の半導体素子搭載用基板１と略同様である。
また、本実施形態の半導体素子搭載用基板１’は、図６に示すように個々の半導体素子搭載用基板１’が多列配列されている。
【００６４】
次に、本実施形態の半導体素子搭載用基板１’の製造工程の一例を、図７を用いて説明する。
本実施形態の半導体素子搭載用基板１’の製造工程は、図３に示した第１実施形態の半導体素子搭載用基板１の製造工程と略同様であり、最表層のめっき層として針状の突起群を有する粗化銀めっき層１１の形成手順も第１実施形態の半導体素子搭載用基板１におけるものと略同様である（図７(a)〜図７(e)参照）。
【００６５】
次に、本実施形態の半導体素子搭載用基板１’を用いた半導体パッケージの製造工程の一例を、図８を用いて説明する。
まず、図７に示した製造手順によって製造された、本実施形態の半導体素子搭載用基板１’を準備する（図８(a)参照）。
次に、半導体素子搭載用基板１’の上面の柱状端子部１２−２におけるパッド部１２ｃの上に、ダイボンド１６を介して半導体素子２０を搭載し、固定するとともに、半導体素子２０の電極と柱状端子部１２−１における内部接続用端子部１２ａとをボンディングワイヤ１７を介して電気的に接続する（図８(b)参照）。
次に、モールド金型を用いて、半導体素子搭載用基板１’の上面側の空間領域を封止樹脂１５で封止する（図８(c)参照）。
次に、半導体素子搭載用基板１’の基材をなす金属板１０を、金属板１０が銅系材料からなる場合はエッチングにより除去し、金属板１０がステンレス系材料からなる場合は引き剥がしにより除去する（図８(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図８(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１’を用いた半導体パッケージ２’が得られる（図８(f)参照）。
【実施例】
【００６６】
（実施例１）
半導体素子搭載用基板の基材１０として厚さ０．１５ｍｍ、幅１８０ｍｍの帯状銅材（Ｃ１９４銅合金）を準備し（図３(a）参照）、この銅材の両面に、厚さ５０μｍのフィルムレジストをラミネートして、レジスト層Ｒ１を形成した（図３(b)参照）。
ラミネート条件は、ロール温度１０５℃、ロール圧力０．５ＭＰａ、送り速度２．５ｍ／ｍｉｎで行なった。なお、ラミネートしたフィルムレジストには、ネガ型レジストであって、紫外線による露光が可能なレジストを用いた。
次に、上面側のレジスト層Ｒ１の上に、柱状端子部１２−１に対応する所定パターンが形成されたマスクを用い、光源に紫外線の水銀ランプを用いて露光・現像するとともに、金属板１０の下面側のレジスト層Ｒ１の全領域を露光・現像し、金属板１０の上面側の柱状端子部１２−１に対応した部位が開口し、金属板１０の下面側の全領域を覆うめっき用レジストマスク３１を形成した（図３(c)参照）。
【００６７】
次に、めっき用レジストマスク３１を用いて、金属板１０の上面における内部接続用端子部１２ａに対応した部位に対し、アルカリおよび酸によって前処理（表面酸化皮膜の除去、表面の活性化処理）を施した後、次のように電気めっき処理を施した。
詳しくは、まず、金めっき層を０．０５μｍ形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９０分間めっきを行い、平滑な結晶のニッケルめっき層を３１．０μｍ形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが０．５μｍの粗化銀めっき層１１を形成し、柱状端子部１２−１を完成させた（図３(d)参照）。
次に、アルカリ溶液によりめっき用レジストマスク３１を除去する（図３(e)参照）ことで、実施例１の半導体素子搭載用基板１を得た。
【００６８】
（実施例２）
半導体素子搭載用基板用基材１０として厚さ０．１５ｍｍ、幅１８０ｍｍの帯状ステンレス材（ＳＵＳ４３０）を準備し（図３(a）参照）、このステンレス材の上面側に厚さ３８μｍのフィルムレジストを２枚、下面側には同じフィルムレジストを１枚ラミネートすることで、レジスト層Ｒ１を形成した（図３(b)参照）。
ラミネート条件は、ロール温度１０５℃、ロール圧力０．５ＭＰａ、送り速度２．５ｍ／ｍｉｎで行なった。
次に、実施例１と同様に、上面側のレジスト層Ｒ１の上に、柱状端子部１２−１に対応する所定パターンが形成されたマスクを用い、光源に紫外線の水銀ランプを用いて露光・現像するとともに、金属板１０の下面側のレジスト層Ｒ１の全領域を露光・現像し、金属板１０の上面側の柱状端子部１２−１に対応した部位が開口し、金属板１０の下面側の全領域を覆うめっき用レジストマスク３１を形成した（図３(c)参照）。
【００６９】
次に、めっき用レジストマスク３１を用いて、金属板１０の上面における内部接続用端子部１２ａに対応した部位に対し、アルカリおよび酸によって前処理（表面酸化皮膜の除去、表面の活性化処理）を施した後、次のように電気めっき処理を施した。
詳しくは、まず、金めっき層を０．０５μｍ形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９０分間めっきを行い、平滑な結晶のニッケルめっき層を３１．０μｍ形成し、その上にパラジウムめっき層を０．０６μｍ形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが０．５μｍの粗化銀めっき層１１を形成し、柱状端子部１２−１を完成させた（図３(d)参照）。
次に、アルカリ溶液によりめっき用レジストマスク３１を除去する（図３(e)参照）ことで、実施例２の半導体素子搭載用基板１を得た。
【００７０】
（実施例３）
実施例３では、めっき用レジストマスク３１の形成（図３(c)参照）、電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、金めっき層を０．０５μｍ形成し、その上にパラジウムめっき層を０．０５μｍ形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９０分間めっきを行い、平滑な結晶のニッケルめっき層を３０．０μｍ形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが０．５μｍの粗化銀めっき層１１を形成し、柱状端子部１２−１を完成させた（図３(d)参照）。
次に、アルカリ溶液によりめっき用レジストマスク３１を除去する（図３(e)参照）ことで、実施例３の半導体素子搭載用基板１を得た。
【００７１】
（実施例４）
実施例４では、めっき用レジストマスク３１の形成（図３(c)参照）、電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、金めっき層を０．０６μｍ形成し、その上にパラジウムめっき層を０．０４μｍ形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９０分間めっきを行い、平滑な結晶のニッケルめっき層を３２．０μｍ形成し、その上にパラジウムめっき層を０．０５μｍ形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが０．５μｍの粗化銀めっき層１１を形成し、柱状端子部１２−１を完成させた（図３(d)参照）。
次に、アルカリ溶液によりめっき用レジストマスク３１を除去する（図３(e)参照）ことで、実施例４の半導体素子搭載用基板１を得た。
【００７２】
（実施例５）
実施例５では、めっき用レジストマスク３１の形成（図３(c)参照）、電気めっきの前処理までは、実施例１と略同様に行った。その後の電気めっき処理に際し、金めっき層を０．０５μｍ形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９０分間めっきを行い、平滑な結晶のニッケルめっき層を３０．０μｍ形成し、その上にパラジウムめっき層を０．０５μｍ形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが０．５μｍの粗化銀めっき層１１を形成し、柱状端子部１２−１を完成させた（図３(d)参照）。
次に、アルカリ溶液によりめっき用レジストマスク３１を除去する（図３(e)参照）ことで、実施例５の半導体素子搭載用基板１を得た。
【００７３】
（実施例６）
実施例６では、めっき用レジストマスク３１の形成（図３(c)参照）、電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、金めっき層を０．０６μｍ形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９０分間めっきを行い、平滑な結晶のニッケルめっき層を３２．０μｍ形成し、その上にパラジウムめっき層を０．０４μｍ形成し、その上に金めっき層を０．００６μｍ形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが０．５μｍの粗化銀めっき層１１を形成し、柱状端子部１２−１を完成させた（図３(d)参照）。
次に、アルカリ溶液によりめっき用レジストマスク３１を除去する（図３(e)参照）ことで、実施例６の半導体素子搭載用基板１を得た。
【００７４】
（実施例７）
実施例７では、めっき用レジストマスク３１の形成（図３(c)参照）、電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、金めっき層を０．０６μｍ形成し、その上にパラジウムめっき層を０．０５μｍ形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９０分間めっきを行い、平滑な結晶のニッケルめっき層を３１．０μｍ形成し、その上にパラジウムめっき層を０．０４μｍ形成し、その上に金めっき層を０．００６μｍ形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが０．５μｍの粗化銀めっき層１１を形成し、柱状端子部１２−１を完成させた（図３(d)参照）。
次に、アルカリ溶液によりめっき用レジストマスク３１を除去する（図３(e)参照）ことで、実施例７の半導体素子搭載用基板１を得た。
【００７５】
（比較例１）
比較例１では、電気めっき処理における金めっき層の形成までは、実施例１と略同様に行った。次に、金めっき層の上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９０分間めっきを行い、ニッケルめっき層を３０．０μｍ形成した。次に、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で１分３０秒間めっきを行い、平滑面を有する、厚さが約１．５μｍの銀めっき層を形成し、柱状端子部を完成させた。次に、アルカリ溶液によりめっき用レジストマスクを除去することで、比較例１の半導体素子搭載用基板を得た。
【００７６】
（比較例２）
比較例２の半導体素子搭載用基板は、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層を最表面のめっき層として柱状端子部を構成した半導体素子搭載用基板の一例である。
比較例２では、電気めっき処理におけるニッケルめっき層の形成までは、実施例１と略同様に行った。次に、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で５分間めっきを行い、平滑な面を有する、厚さが約４．０μｍの銀めっき層を形成した。次に、銀めっき剥離液を用いて、銀めっき層の表面を、２分間マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成し、柱状端子部を完成させた。このとき、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは１．７μｍとなった。次に、アルカリ溶液によりめっき用レジストマスクを除去することで、比較例２の半導体素子搭載用基板を得た。
【００７７】
（比較例３）
比較例３の半導体素子搭載用基板は、表面に粗化面を有する下地めっき層を形成し、その上に銀めっき層を形成することで、柱状端子部を構成した半導体素子搭載用基板の一例である。
比較例３では、電気めっき処理における金めっき層の形成までは、実施例１と略同様に行った。その後の電気めっき処理に際し、まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で９７分３０秒間めっきを行い、平滑な面を有する、厚さが約３４．５μｍのニッケルめっき層を形成した。次に、ニッケルめっき剥離液を用いて、ニッケルめっき層の表面を、２分間マイクロエッチング処理を施すことで、ニッケルめっき層の表面に凹凸を有する粗化面を形成した。このとき、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは３２．０μｍとなった。次に、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で１分３０秒間めっきを行い、ニッケルめっき層の粗化面の形状に追従した、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約１．６μｍの、凹凸を持つ粗化面を有する銀めっき層を形成し、柱状端子部を完成させた。次に、アルカリ溶液によりめっき用レジストマスクを除去することで、比較例３の半導体素子搭載用基板を得た。
【００７８】
実施例１〜７、比較例１〜３の夫々の半導体素子搭載用基板におけるめっき構成要件（半導体素子搭載用基板の基材の材質、めっき層の種類及び厚さ、表面積比（ここでは、平滑な面の表面積に対する（粗化又は平滑）銀めっき層の表面積の比率）、粗化銀めっき層の結晶方位比率、結晶粒径（平均値）を表１に示す。
なお、結晶方位比率は、走査型電子顕微鏡（SEM: Scanning Electron Microscope）を用いて、10,000倍で観察した視野について電子線後方散乱回折解析装置（ESBD:Electron Backscatter Diffraction）により解析を行い、＜００１＞、＜１１１＞、＜１０１＞の各方位に対する許容角度を１５°として算出した。また、結晶粒径は、方位差１５°以上を粒界として求めた結晶粒の面積円相当径とした。
また、銀めっき層のめっき厚は、蛍光Ｘ線分析装置（SII製  SFT3300）を用いて測定し、ニッケル、パラジウム、金めっきを用いためっき層のめっき厚は、蛍光Ｘ線分析装置（SII製  SFT3300）を用いて測定した。
また、表面積比は、３Ｄレーザー顕微鏡（OLYMPUS製  OLS4100）を用いて測定した。
【００７９】
【表１】
2020161564.tif 000003
【００８０】
樹脂密着性の評価
完成した実施例１〜７、比較例１〜３の夫々の半導体素子搭載用基板の粗化銀めっき層（比較例１では平滑な銀めっき層）の上に、評価用のΦ２ｍｍの円筒形の樹脂モールドを形成した。この樹脂に対し、ボンドテスタとしてＤａｇｅ Ｓｅｒｉｅｓ４０００（Ｄａｇｅ社製）を用いてシェア強度を測定することで樹脂密着性の評価を行った。
実施例１〜７、比較例１〜３の夫々の樹脂密着性の評価結果を表２に示す。
【００８１】
【表２】
2020161564.tif 000004
【００８２】
比較例１の半導体素子搭載用基板は、シェア強度が１０ＭＰａであり、実用に際し十分な樹脂密着性を有しているとは言い難いことが認められた。
これに対し、実施例１〜７の半導体素子搭載用基板は、表２に示すとおり、いずれも、比較例１の半導体素子搭載用基板におけるシェア強度の１．５倍のシュア強度を有し、樹脂密着性が格段に向上したことが認められた。
一方、比較例２、３の半導体素子搭載用基板は、比較例１の半導体素子搭載用基板におけるシェア強度に比べれば、シェア強度が高く、樹脂密着性に向上したものの、比較例１の半導体素子搭載用基板におけるシェア強度と比べて、１．２倍のシェア強度にとどまり、実施例１〜７の半導体素子搭載用基板のような格段の樹脂密着性向上効果は得られないことが認められた。
【００８３】
生産性の評価
実施例１〜７、比較例２、３の夫々の半導体素子搭載用基板における最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量を比較し、生産性を評価した。生産性の評価に際しては、最表層のめっき層として平滑な銀めっき層が形成された、比較例１の半導体素子搭載用基板における当該加工時間、銀めっきの使用量を夫々１００としたときの相対的な数値を評価値として用いた。なお、リードフレームのめっき加工はライン搬送されている状態で行うため、当該加工時間の評価値は、各実施例、比較例のリードフレームのめっき加工において、最長のめっき時間を要する金属めっき層の形成に要した時間に基づいて算出した（実施例１〜７、比較例２、３：平滑ニッケルめっき）。
実施例１〜７、比較例２、３の夫々の生産性（最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量）の評価結果を表２に示す。
【００８４】
比較例２の半導体素子搭載用基板は、平滑な面を有する、厚さが約４．０μｍの銀めっき層を形成後に、銀めっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは１．５μｍであって、平滑面を有する銀めっき層の約半分程度の厚さとなっており、表２に示すように、加工時間が１００、銀使用量が２７０となり、原価が高価である銀のコストが大幅に増大し、生産性が悪化することが認められた。
比較例３の半導体素子搭載用基板は、平滑な面を有する、厚さが約３４．５μｍのニッケルめっき層を形成後に、ニッケルめっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは３２．０μｍの厚さとなっており、表２に示すように、加工時間が１０８、銀使用量が１００となり、加工時間が増大し、生産性が悪化することが認められた。
これに対し、実施例１〜７の半導体素子搭載用基板は、表２に示すとおり、いずれも、加工時間が１００、銀使用量が３０となり、比較例２の半導体素子搭載用基板に比べて、加工時間が同程度ではあるものの、銀使用量が８９％低減し、生産コストが格段に低減したことが認められた。また、比較例３の半導体素子搭載用基板に比べて、加工時間が８％、銀使用量が７０％低減し、生産性が格段に向上したことが認められた。
【００８５】
以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。
また、本発明の半導体素子搭載用基板においては、半導体素子搭載用基板の基材の材質を銅合金等の銅系材料やステンレス系合金としたが、半導体素子搭載用基板の基材の材質をニッケル系合金としても適用可能である。
また、針状の突起群を有する粗化面の表面積比及び結晶構造を損ねない所定厚さであれば、本発明の半導体素子搭載用基板において、最表層のめっき層として備える針状の突起群を有する粗化銀めっき層の上に、さらにカバー用のめっき層として、例えば、銀めっき層や、ニッケル、パラジウム、金を組み合わせためっき層を積層することも可能である。
【産業上の利用可能性】
【００８６】
本発明の半導体素子搭載用基板は、めっき層のみで端子等が構成されるタイプの半導体パッケージの製造が求められる分野に有用である。
【符号の説明】
【００８７】
１、１’    半導体素子搭載用基板
２、２’    半導体パッケージ
１０        半導体素子搭載用基板の基材（金属板）
１１        粗化銀めっき層
１２−１、１２−２        柱状端子部
１２ａ      内部接続用端子部
１２ｂ      外部接続用端子部
１２ｃ      パッド部
１３        外部接続用めっき層
１４        半田
１５        封止樹脂
１６        ダイボンド
１７        ボンディングワイヤ
２０        半導体素子
３１        めっき用レジストマスク
Ｒ１        レジスト層
【図１】
2020161564.tif 000005
【図２】
2020161564.tif 000006
【図３】
2020161564.tif 000007
【図４】
2020161564.tif 000008
【図５】
2020161564.tif 000009
【図６】
2020161564.tif 000010
【図７】
2020161564.tif 000011
【図８】
2020161564.tif 000012
【手続補正書】
【提出日】平成31年4月9日(2019.4.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
実施形態の説明に先立ち、本発明を導出するに至った経緯及び本発明の作用効果について説明する。
本件発明者は、半導体パッケージの端子等として用いられる、めっき層のみからなる柱状端子部と樹脂との密着性を向上させる方策として、柱状端子部の上面における下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層することについて検討した。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するためには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化面にするためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、本件発明者は、樹脂との密着性を向上させるための他の方策として、柱状端子部の上面を平滑な貴金属めっき層で形成後、貴金属めっき層の表面を粗化することについて検討した。しかし、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
【表１】
2020161564.tif 000013
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2020161564.tif 000014
【図２】
2020161564.tif 000015
【図３】
2020161564.tif 000016
【図４】
2020161564.tif 000017
【図５】
2020161564.tif 000018
【図６】
2020161564.tif 000019
【図７】
2020161564.tif 000020
【図８】
2020161564.tif 000021