(57)【要約】【課題】信頼性の向上が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、第１の導電層及び第２の導電層に接し、第１の金属酸化物を含み、第１の金属酸化物は、酸化タンタル、酸化ランタン、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である第１の領域と、第１の導電層と第２の導電層との間に設けられ、第１の金属酸化物と異なる第２の金属酸化物を含む第１の層と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、前記第１の導電層及び前記第２の導電層に接し、第１の金属酸化物を含み、前記第１の金属酸化物は、酸化タンタル、酸化ランタン、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である第１の領域と、
前記第１の導電層と前記第２の導電層との間に設けられ、前記第１の金属酸化物と異なる第２の金属酸化物を含む第１の層と、
を備える記憶装置。
【請求項２】
前記第１の導電層と前記第１の層との間、及び、前記第２の導電層と前記第１の層との間のいずれか一方に設けられ、前記第１の金属酸化物を含み、前記第１の領域に接する第２の領域を、更に備える請求項１記載の記憶装置。
【請求項３】
前記第１の導電層から前記第２の導電層に向かう方向に対して垂直な面における前記第１の領域の断面積は、前記第１の層の前記面における断面積の０．３３倍以上１倍以下である請求項１又は請求項２いずれか一項記載の記憶装置。
【請求項４】
前記第１の導電層と前記第１の層との間、及び、前記第２の導電層と前記第１の層との間のいずれか一方に設けられ、前記第１の金属酸化物及び前記第２の金属酸化物のいずれとも異なる第３の金属酸化物を含む第２の層を、更に備える請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
前記第１の層と前記第２の層は接する請求項４記載の記憶装置。
【請求項６】
前記第２の金属酸化物は、酸化チタン、酸化アルミニウム、酸化タンタル、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である請求項１ないし請求項５いずれか一項記載の記憶装置。
【請求項７】
第１の方向に延びる第１の導電層と、
前記第１の方向と交差する第２の方向に延びる第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、前記第１の導電層及び前記第２の導電層に接し、第１の金属酸化物を含む第１の領域と、
前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化素子と、
を備える記憶装置。
【請求項８】
前記第１の領域の前記第１の方向の幅が、前記第２の導電層の前記第１の方向の幅よりも大きい請求項７記載の記憶装置。
【請求項９】
前記第１の導電層と前記抵抗変化素子との間、及び、前記第２の導電層と前記抵抗変化素子との間のいずれか一方に設けられ、前記第１の金属酸化物を含み、前記第１の領域に接する第２の領域を、更に備える請求項７又は請求項８記載の記憶装置。
【請求項１０】
前記第１の導電層から前記第２の導電層に向かう方向に対して垂直な面における前記第１の領域の断面積は、前記抵抗変化素子の前記面における断面積の０．３３倍以上１倍以下である請求項７ないし請求項９いずれか一項記載の記憶装置。
【請求項１１】
前記第１の金属酸化物は、酸化タンタル、酸化ランタン、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である請求項７ないし請求項１０いずれか一項記載の記憶装置。
【請求項１２】
前記抵抗変化素子は、前記第１の金属酸化物と異なる第２の金属酸化物を含む第１の層を有する請求項７ないし請求項１１いずれか一項記載の記憶装置。
【請求項１３】
前記第２の金属酸化物は、酸化チタン、酸化アルミニウム、酸化タンタル、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である請求項１２記載の記憶装置。
【請求項１４】
前記抵抗変化素子は、前記第１の導電層と前記第１の層との間、及び、前記第２の導電層と前記第１の層との間のいずれか一方に設けられ、前記第１の金属酸化物及び前記第２の金属酸化物のいずれとも異なる第３の金属酸化物を含む第２の層を、有する請求項１２記載の記憶装置。
【請求項１５】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、前記第１の導電層及び前記第２の導電層に接する第１の領域と、
前記第１の導電層と前記第２の導電層との間に設けられ、前記第１の導電層と前記第２の導電層との間に所定の書き込み電圧を印加することにより高抵抗状態から低抵抗状態に変化する抵抗変化素子と、を備え、
前記第１の導電層と前記第２の導電層との間に所定の読み出し電圧を印加した場合に、前記第１の領域の抵抗が前記高抵抗状態の前記抵抗変化素子の抵抗よりも低く、前記第１の領域の抵抗が前記低抵抗状態の前記抵抗変化素子の抵抗よりも高い記憶装置。
【請求項１６】
前記第１の導電層と前記第２の導電層との間に前記所定の書き込み電圧の半分の電圧を印加した場合に、前記第１の領域の抵抗が前記高抵抗状態の前記抵抗変化素子の抵抗よりも高く、
前記第１の導電層と前記第２の導電層との間に前記所定の読み出し電圧の半分の電圧を印加した場合に、前記第１の領域の抵抗が前記高抵抗状態の前記抵抗変化素子の抵抗よりも高い請求項１５記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
二端子の抵抗変化型メモリ（Ｒｅｓｉｓｔｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲｅＲＡＭ）は、抵抗変化素子を有するメモリセルに所定の電圧を印加することで電流を流し、抵抗変化素子を高抵抗状態から低抵抗状態へ、又は、低抵抗状態から高抵抗状態へ変化させる。抵抗変化素子を高抵抗状態から低抵抗状態に変化させることをセット動作と称し、抵抗変化素子を低抵抗状態から高抵抗状態に変化させることをリセット動作と称する。例えば、高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義すると、メモリセルは“１”と“０”の１ビットデータを記憶することが可能となる。
【０００３】
メモリセルに記憶されたデータの判定は、メモリセルに所定の読み出し電圧を印加して、メモリセルに流れる電流を検知することで行われる。抵抗変化型メモリの信頼性を保証するために、メモリセルに流れる電流の変動を抑制することが要求される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｙ．Ｈａｙａｋａｗａ  ｅｔ  ａｌ．“Ｈｉｇｈｌｙ  ｒｅｌｉａｂｌｅ  ＴａＯｘ  ＲｅＲＡＭ  ｗｉｔｈ  ｃｅｎｔｒａｌｉｚｅｄ  ｆｉｌａｍｅｎｔ  ｆｏｒ  ２８−ｎｍ  ｅｍｂｅｄｄｅｄ  ａｐｐｌｉｃａｔｉｏｎ”,ＶＬＳＩ  Ｔｅｃｈ．Ｄｉｇ．，Ｔ１４−１５（２０１５）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、信頼性の向上が可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられ、前記第１の導電層及び前記第２の導電層に接し、第１の金属酸化物を含み、前記第１の金属酸化物は、酸化タンタル、酸化ランタン、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である第１の領域と、前記第１の導電層と前記第２の導電層との間に設けられ、前記第１の金属酸化物と異なる第２の金属酸化物を含む第１の層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の記憶装置のブロック図。
【図２】第１の実施形態のメモリセルアレイの等価回路図。
【図３】第１の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図４】第１の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図５】第１の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図６】第１の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図７】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図８】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図９】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図１０】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図１１】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図１２】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図１３】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図１４】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図１５】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図１６】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図１７】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図１８】第１の実施形態の作用及び効果の説明図。
【図１９】第１の実施形態の作用及び効果の説明図。
【図２０】第２の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図２１】第２の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図２２】第２の実施形態の記憶装置のメモリセルアレイの模式断面図。
【図２３】第２の実施形態の作用及び効果の説明図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
【０００９】
本明細書中、便宜上「上」、「下」、「上部」、「下部」という用語を用いる場合がある。「上」、「下」、「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
【００１１】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１２】
（第１の実施形態）
第１の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、第１の導電層及び第２の導電層に接し、第１の金属酸化物を含み、第１の金属酸化物は、酸化タンタル、酸化ランタン、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である第１の領域と、第１の導電層と第２の導電層との間に設けられ、第１の金属酸化物と異なる第２の金属酸化物を含む第１の層と、を備える。
【００１３】
また、第１の実施形態の記憶装置は、第１の方向に延びる第１の導電層と、第１の方向と交差する第２の方向に延びる第２の導電層と、第１の導電層と第２の導電層との間に設けられ、第１の導電層及び第２の導電層に接し、第１の金属酸化物を含む第１の領域と、第１の導電層と第２の導電層との間に設けられた抵抗変化素子と、を備える。
【００１４】
図１は、第１の実施形態の記憶装置のブロック図である。図２は、第１の実施形態のメモリセルアレイの等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。第１の実施形態の抵抗変化型メモリ１００のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。
【００１５】
抵抗変化型メモリ１００は、二端子の抵抗変化型メモリである。抵抗変化型メモリ１００は、例えば、電圧の印加により抵抗変化素子に酸素欠損のフィラメントを生成することで、抵抗変化素子の抵抗を変化させるフィラメント型の抵抗変化型メモリである。
【００１６】
図１に示すように、抵抗変化型メモリ１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
【００１７】
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００１８】
メモリセルアレイ１０１は、例えば、図示しない半導体基板の上に形成される。メモリセルアレイ１０１は、複数のワード線ＷＬ（第１の導電層）と複数のローカルビット線ＬＢＬ（第２の導電層）を備える。
【００１９】
ワード線ＷＬはｘ方向（第１の方向）に延びる。ローカルビット線ＬＢＬはｘ方向と交差するｚ方向（第２の方向）に延びる。ワード線ＷＬとローカルビット線ＬＢＬは、例えば、垂直に交差する。ワード線ＷＬとローカルビット線ＬＢＬとの交差部に、メモリセルＭＣが配置される。
【００２０】
複数のワード線ＷＬは、ワード線ドライバ回路１０２に電気的に接続される。複数のローカルビット線ＬＢＬは、センスアンプ回路１０４に接続される。複数のローカルビット線ＬＢＬとセンスアンプ回路１０４との間には選択トランジスタＳＴとグローバルビット線ＧＢＬが設けられる。
【００２１】
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００２２】
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってローカルビット線ＬＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたローカルビット線ＬＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたローカルビット線ＬＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００２３】
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
【００２４】
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、例えば、図示しない半導体基板を用いたトランジスタや、配線層によって構成される。
【００２５】
図３は、第１の実施形態の記憶装置のメモリセルアレイの模式断面図である。図３（ａ）は、メモリセルアレイ１０１のｙｚ断面図である。図３（ａ）は、図４（ａ）のＤＤ’断面である。図３（ｂ）は、図３（ａ）の一部の拡大図である。図３（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００２６】
図４は、第１の実施形態の記憶装置のメモリセルアレイの模式断面図である。図４（ａ）は、メモリセルアレイ１０１のｘｙ断面図である。図４（ａ）は、図３（ａ）のＡＡ’断面である。図４（ｂ）は、図４（ａ）の一部の拡大図である。図４（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００２７】
図５は、第１の実施形態の記憶装置のメモリセルアレイの模式断面図である。図５（ａ）は、メモリセルアレイ１０１のｘｙ断面図である。図５（ａ）は、図３（ａ）のＢＢ’断面である。図５（ｂ）は、図５（ａ）の一部の拡大図である。図５（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００２８】
図６は、第１の実施形態の記憶装置のメモリセルアレイの模式断面図である。図６（ａ）は、メモリセルアレイ１０１のｘｚ断面図である。図６（ａ）は、図３（ａ）のＣＣ’断面である。図６（ｂ）は、図６（ａ）の一部の拡大図である。図６（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００２９】
メモリセルアレイ１０１は、ワード線ＷＬ（第１の導電層）、ローカルビット線ＬＢＬ（第２の導電層）、抵抗変化層１０（抵抗変化素子）、並列抵抗領域２０（第１の領域）、層間絶縁層３０を備える。抵抗変化層１０は、第１の金属酸化物層１０ａ（第１の層）と第２の金属酸化物層１０ｂ（第２の層）を有する。
【００３０】
ワード線ＷＬは、ｘ方向（第１の方向）に延びる。ワード線ＷＬは、層間絶縁層３０を間に挟んで、ｚ方向に積層される。
【００３１】
ワード線ＷＬは、例えば、金属である。ワード線ＷＬは、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００３２】
ローカルビット線ＬＢＬはｚ方向（第２の方向）に延びる。ローカルビット線ＬＢＬは、層間絶縁層３０を間に挟んで、ｘ方向に配置される。ローカルビット線ＬＢＬは、層間絶縁層３０を間に挟んで、ｙ方向にも配置される。
【００３３】
ローカルビット線ＬＢＬは、例えば、金属である。ローカルビット線ＬＢＬは、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００３４】
抵抗変化層１０は、ワード線ＷＬとローカルビット線ＬＢＬとの間に設けられる。抵抗変化層１０は、ワード線ＷＬとローカルビット線ＬＢＬとの間に所定の電圧を印加することで、高抵抗状態から低抵抗状態へ、又は、低抵抗状態から高抵抗状態へ変化する機能を有する。抵抗変化層１０は、データを記憶する機能を有する。
【００３５】
抵抗変化層１０は、第１の金属酸化物層１０ａ（第１の層）と第２の金属酸化物層１０ｂ（第２の層）を有する。抵抗変化層１０の、ｘ方向（第１の方向）及びｚ方向（第２の方向）に垂直なｙ方向（第３の方向）の幅（図３（ｂ）中のｄ１）は、例えば、３ｎｍ以上１０ｎｍ以下である。
【００３６】
第１の金属酸化物層１０ａは、第２の金属酸化物を含む。第１の金属酸化物層１０ａは、第２の金属酸化物を主成分として含む。第２の金属酸化物を主成分として含むとは、第１の金属酸化物層１０ａを構成する物質の中で、第２の金属酸化物のモル比が一番高いことを意味する。第２の金属酸化物のモル比は、例えば、８０％以上である。
【００３７】
第２の金属酸化物は、例えば、酸化チタン、酸化アルミニウム、酸化タンタル、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である。第２の金属酸化物は、例えば、酸化アルミニウムである。
【００３８】
第２の金属酸化物層１０ｂは、ワード線ＷＬと第１の金属酸化物層１０ａとの間、及び、ローカルビット線ＬＢＬと第１の金属酸化物層１０ａとの間のいずれか一方に設けられる。図３では、第２の金属酸化物層１０ｂが、ローカルビット線ＬＢＬと第１の金属酸化物層１０ａとの間に設けられる場合を例示する。第２の金属酸化物層１０ｂは、例えば、第１の金属酸化物層１０ａと接する。
【００３９】
第２の金属酸化物層１０ｂは、第２の金属酸化物と異なる第３の金属酸化物を含む。第２の金属酸化物層１０ｂは、第３の金属酸化物を主成分として含む。第３の金属酸化物を主成分として含むとは、第２の金属酸化物層１０ｂを構成する物質の中で、第３の金属酸化物のモル比が一番高いことを意味する。第３の金属酸化物のモル比は、例えば、８０％以上である。
【００４０】
第３の金属酸化物は、例えば、酸化チタン、酸化アルミニウム、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である。第２の金属酸化物が酸化アルミニウムの場合、第３の金属酸化物は、例えば、酸化チタンである。
【００４１】
並列抵抗領域２０は、ワード線ＷＬとローカルビット線ＬＢＬとの間に設けられる。並列抵抗領域２０は、ワード線ＷＬ及びローカルビット線ＬＢＬに接する。並列抵抗領域２０は、特に、抵抗変化層１０が高抵抗状態の際に、電流を流す機能を有する。
【００４２】
並列抵抗領域２０は、第１の金属酸化物を含む。並列抵抗領域２０は、第１の金属酸化物を主成分として含む。第１の金属酸化物を主成分として含むとは、並列抵抗領域２０を構成する物質の中で、第１の金属酸化物のモル比が一番高いことを意味する。第１の金属酸化物のモル比は、例えば、８０％以上である。
【００４３】
第１の金属酸化物は、例えば、酸化タンタル、酸化ランタン、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である。
【００４４】
第１の金属酸化物のバンドギャップは、例えば、４ｅＶ以上７ｅＶ以下である。また、第１の金属酸化物のバンドギャップは、例えば、第２の金属酸化物のバンドギャップよりも小さい。また、第１の金属酸化物のバンドギャップは、例えば、第３の金属酸化物のバンドギャップよりも小さい。
【００４５】
第１の金属酸化物の比誘電率は、例えば、２０以上３０以下である。また、第１の金属酸化物の比誘電率は、例えば、第２の金属酸化物の比誘電率よりも大きい。また、第１の金属酸化物の比誘電率は、例えば、第３の金属酸化物の比誘電率よりも大きい。
【００４６】
抵抗変化層１０を高抵抗状態から低抵抗状態に変化させることをセット動作と称し、抵抗変化層１０を低抵抗状態から高抵抗状態に変化させることをリセット動作と称する。例えば、高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義すると、メモリセルは“１”と“０”の１ビットデータを記憶することが可能となる。
【００４７】
セット動作の際にメモリセルＭＣ印加する電圧をセット電圧（Ｖｓｅｔ）、リセット動作の際にメモリセルＭＣに印加する電圧をリセット電圧（Ｖｒｅｓｅｔ）と称する。セット電圧（Ｖｓｅｔ）は、書き込み電圧とも称される。
【００４８】
メモリセルＭＣに記憶されたデータの判定は、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の読み出し電圧（Ｖｒｅａｄ）を印加して、メモリセルＭＣに流れる電流を検知することで行われる。
【００４９】
ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の読み出し電圧（Ｖｒｅａｄ）を印加した場合に、並列抵抗領域２０の抵抗は高抵抗状態の抵抗変化層１０の抵抗よりも低く、並列抵抗領域２０の抵抗は低抵抗状態の抵抗変化層１０の抵抗よりも高い。
【００５０】
また、例えば、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の書き込み電圧（セット電圧（Ｖｓｅｔ））の半分の電圧（Ｖｓｅｔ／２）を印加した場合に、並列抵抗領域２０の抵抗は高抵抗状態の抵抗変化層１０の抵抗よりも高い。また、例えば、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の読み出し電圧（Ｖｒｅａｄ）の半分の電圧（Ｖｒｅａｄ／２）を印加した場合に、並列抵抗領域２０の抵抗は高抵抗状態の抵抗変化層１０の抵抗よりも高い。また、例えば、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定のリセット電圧（Ｖｒｅｓｅｔ）の半分の電圧（Ｖｒｅｓｅｔ／２）を印加した場合に、並列抵抗領域２０の抵抗は高抵抗状態の抵抗変化層１０の抵抗よりも高い。
【００５１】
層間絶縁層３０は、メモリセルアレイ１０１の構成要素の間を電気的に絶縁する機能を有する。層間絶縁層３０は、例えば、酸化物、又は、酸窒化物である。層間絶縁層３０は、例えば、酸化シリコンである。
【００５２】
図３（ａ）、図３（ｂ）に示すように、メモリセルアレイ１０１のｙｚ断面において、抵抗変化層１０の上下に並列抵抗領域２０が存在する。抵抗変化層１０は、並列抵抗領域２０の一部と、並列抵抗領域２０の別の一部との間に挟まれる。
【００５３】
また、図３（ａ）、図３（ｂ）に示すように、並列抵抗領域２０は、抵抗変化層１０と層間絶縁層３０との間に挟まれる。
【００５４】
また、図５（ｂ）に示すように、並列抵抗領域２０のｘ方向の幅（図５（ｂ）中のｄ２）は、ローカルビット線ＬＢＬのｘ方向の幅（図５（ｂ）中のｄ３）よりも大きい。
【００５５】
ワード線ＷＬからローカルビット線ＬＢＬに向かう方向に対して垂直な面、すなわち、ｙ方向に垂直な面（ｘｚ面）における並列抵抗領域２０の断面積は、例えば、第１の金属酸化物層１０ａのｙ方向に垂直な面における断面積の０．３３倍以上１倍以下である。ｙ方向に垂直な面（ｘｚ面）における並列抵抗領域２０の断面積は、例えば、抵抗変化層１０のｙ方向に垂直な面における断面積の０．３３倍以上１倍以下である。
【００５６】
例えば、図６（ｂ）に示すＣＣ‘断面における並列抵抗領域２０の断面積は、例えば、第１の金属酸化物層１０ａの断面積の０．３３倍以上１倍以下である。また、並列抵抗領域２０の断面積は、例えば、抵抗変化層１０の断面積の０．３３倍以上１倍以下である。
【００５７】
並列抵抗領域２０の断面積、第１の金属酸化物層１０ａの断面積、又は、抵抗変化層１０の断面積が、ｙ方向の位置によって変化する場合は、例えば、第１の金属酸化物層１０ａの断面積、又は、抵抗変化層１０の断面積が最大になる位置の断面積を、代表値として採用する。
【００５８】
また、図３（ｂ）に示すように、並列抵抗領域２０のｚ方向の幅（図３（ｂ）中のｄ４）は、例えば、第１の金属酸化物層１０ａのｚ方向の幅（図３（ｂ）中のｄ５）より小さい。並列抵抗領域２０のｚ方向の幅ｄ４は、例えば、第１の金属酸化物層１０ａのｚ方向の幅ｄ５の０．１５倍以上０．５倍以下である。
【００５９】
また、図３（ｂ）に示すように、並列抵抗領域２０のｚ方向の幅（図３（ｂ）中のｄ４）は、例えば、抵抗変化層１０のｚ方向の幅（図３（ｂ）中のｄ５）より小さい。並列抵抗領域２０のｚ方向の幅ｄ４は、例えば、抵抗変化層１０のｚ方向の幅ｄ５の０．１５倍以上０．５倍以下である。
【００６０】
次に、第１の実施形態の抵抗変化型メモリ１００の製造方法について説明する。図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７は、第１の実施形態の記憶装置の製造方法を示す模式断面図である。図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）は、それぞれ、図３（ａ）に対応する断面を示す。図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）は、それぞれ、図３（ｂ）に対応する断面を示す。図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７は、抵抗変化型メモリ１００のメモリセルアレイ１０１の製造方法の一例を示す。
【００６１】
最初に、図示しない半導体基板の上に、酸化シリコン層５０と窒化シリコン層５２とを交互に積層する（図７）。酸化シリコン層５０と窒化シリコン層５２は、例えば、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層５０の一部は、最終的に層間絶縁層３０となる。
【００６２】
次に、酸化シリコン層５０と窒化シリコン層５２に溝５４を形成する（図８）。溝５４は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
【００６３】
次に、溝５４を、酸化シリコン膜５６で埋め込む（図９）。酸化シリコン膜５６は、例えば、ＣＶＤ法により形成する。
【００６４】
次に、酸化シリコン膜５６に開口部５８を形成する（図１０）。開口部５８は、例えば、リソグラフィ法とＲＩＥ法により形成する。
【００６５】
次に、開口部５８の内面に露出した窒化シリコン層５２を、ウェットエッチングにより選択的に後退させる（図１１）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を酸化シリコン層５０や酸化シリコン膜５６に対して選択的にエッチングする。
【００６６】
次に、第１の金属酸化膜６０及び第２の金属酸化膜６２を、開口部５８内、及び、窒化シリコン層５２が後退した領域内に形成する（図１２）。第１の金属酸化膜６０及び第２の金属酸化膜６２は、例えば、Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により形成する。第１の金属酸化膜６０の一部は、最終的に並列抵抗領域２０となり、第２の金属酸化膜６２の一部は、最終的に抵抗変化層１０となる。
【００６７】
次に、開口部５８の内面の第１の金属酸化膜６０及び第２の金属酸化膜６２を、エッチングにより除去する（図１３）。第１の金属酸化膜６０及び第２の金属酸化膜６２は、例えば、ＲＩＥ法によりエッチングして除去する。
【００６８】
次に、開口部５８に金属膜６４を埋め込む（図１４）。金属膜６４は、例えば、ＣＶＤ法により形成する。金属膜６４は、最終的にローカルビット線ＬＢＬとなる。
【００６９】
次に、図示しないエッチング用の溝を用いて、窒化シリコン層５２をウェットエッチングより選択的に除去する（図１５）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を酸化シリコン層５０、酸化シリコン膜５６、第１の金属酸化膜６０に対して選択的にエッチングする。
【００７０】
次に、第１の金属酸化膜６０を、第２の金属酸化膜６２が露出するようにエッチングする（図１６）。第１の金属酸化膜６０は、例えば、ウェットエッチングにより除去する。
【００７１】
次に、金属膜６６を形成する（図１７）。金属膜６６は、例えば、ＣＶＤ法により形成する。金属膜６６は、最終的にワード線ＷＬとなる。
【００７２】
以上の製造方法により、第１の実施形態の抵抗変化型メモリ１００のメモリセルアレイ１０１が製造される。
【００７３】
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
【００７４】
二端子の抵抗変化型メモリは、抵抗変化素子を有するメモリセルに所定の電圧を印加することで電流を流し、抵抗変化素子を高抵抗状態から低抵抗状態へ、又は、低抵抗状態から高抵抗状態へ変化させる。抵抗変化素子を高抵抗状態から低抵抗状態に変化させることをセット動作と称し、抵抗変化素子を低抵抗状態から高抵抗状態に変化させることをリセット動作と称する。例えば、高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義すると、メモリセルは“１”と“０”の１ビットデータを記憶することが可能となる。
【００７５】
メモリセルＭＣに記憶されたデータの判定は、所定の読み出し電圧（Ｖｒｅａｄ）を印加して、メモリセルＭＣに流れる電流を検知することで行われる。抵抗変化型メモリの信頼性を保証するために、メモリセルＭＣに流れる電流の変動を抑制することが要求される。
【００７６】
以下、メモリセルＭＣに読み出し電圧Ｖｒｅａｄを印加した際に、抵抗変化素子が低抵抗状態のメモリセルＭＣに流れる電流をオン電流（Ｉｏｎ）、抵抗変化素子が高抵抗状態のメモリセルＭＣに流れる電流をオフ電流（Ｉｏｆｆ）と称する。また、セット動作の際にメモリセルＭＣに印加する電圧をセット電圧（Ｖｓｅｔ）、リセット動作の際にメモリセルＭＣに印加する電圧をリセット電圧（Ｖｒｅｓｅｔ）と称する。セット電圧（Ｖｓｅｔ）は、書き込み電圧とも称される。
【００７７】
図１８は、第１の実施形態の作用及び効果の説明図である。図１８は、メモリセルＭＣのオン電流Ｉｏｎ及びオフ電流Ｉｏｆｆの分布を示す。横軸の電流値は任意単位である。
【００７８】
図１８（ａ）は、望ましいオン電流Ｉｏｎ及びオフ電流Ｉｏｆｆの分布である。オン電流Ｉｏｎ及びオフ電流Ｉｏｆｆのいずれの分布も狭い範囲に収まっている。
【００７９】
図１８（ｂ）は、リードディスターブ耐久テスト後のオン電流Ｉｏｎ及びオフ電流Ｉｏｆｆの頻度分布である。メモリセルＭＣの読み出しを繰り返すことで、例えば、一部のメモリセルＭＣのオフ電流Ｉｏｆｆが増加し、オフ電流Ｉｏｆｆの分布にテールが発生する場合がある。このようなメモリセルＭＣの劣化はリードディスターブと称される。リードディスターブにより、オフ電流Ｉｏｆｆの増加したメモリセルＭＣのデータの反転が生ずるおそれがある。
【００８０】
図１８（ｃ）は、リードディスターブに対する対策後のオン電流Ｉｏｎ及びオフ電流Ｉｏｆｆの分布である。例えば、リセット動作の際にメモリセルＭＣに印加するリセット電圧Ｖｒｅｓｅｔを高くし、メモリセルＭＣを深くリセットすることで、図１８（ｃ）に示すように、低いオフ電流Ｉｏｆｆの分布を実現できる。低いオフ電流Ｉｏｆｆの分布を実現することで、リードディスターブによるオフ電流Ｉｏｆｆの分布のテールの発生が抑制できる。
【００８１】
しかしながら、オフ電流Ｉｏｆｆが低すぎると、抵抗変化型メモリのセンスアンプ回路の検知可能電流の下限値を下回る場合がある。この場合、オフ状態のメモリセルＭＣの電流レベルが判定できず、メモリセルＭＣのオフ状態が保証できないことになるため好ましくない。例えば、仮に、センスアンプ回路の検知可能電流の下限の電流値を１０とすると、図１８（ｃ）の場合には、オフ状態のメモリセルＭＣの電流レベルが判定できないことになる。
【００８２】
図１９は、第１の実施形態の作用及び効果の説明図である。図１９（ａ）は、第１の実施形態のメモリセルＭＣの等価回路図、図１９（ｂ）は、第１の実施形態のメモリセルＭＣのオン電流Ｉｏｎ及びオフ電流Ｉｏｆｆの分布を示す。
【００８３】
第１の実施形態の抵抗変化型メモリ１００は、ワード線ＷＬとローカルビット線ＬＢＬとの間に、抵抗変化層１０に加え、ワード線ＷＬ及びローカルビット線ＬＢＬと接する並列抵抗領域２０を備える。図１９（ａ）に示すように、ワード線ＷＬとローカルビット線ＬＢＬとの間では、抵抗変化層１０の抵抗と並列抵抗領域２０の抵抗が並列に接続される。
【００８４】
ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の読み出し電圧（Ｖｒｅａｄ）を印加した場合に、並列抵抗領域２０の抵抗（Ｒ  ｐａｒａｌｌｅｌ）は、高抵抗状態の抵抗変化層１０の抵抗（Ｒ  ｃｅｌｌ  ｏｆｆ）よりも低く、並列抵抗領域２０の抵抗（Ｒ  ｐａｒａｌｌｅｌ）は、低抵抗状態の抵抗変化層１０の抵抗（Ｒ  ｃｅｌｌ  ｏｎ）よりも高い。
【００８５】
このため、抵抗変化型メモリ１００のメモリセルＭＣでは、オフ電流（Ｉｏｆｆ）のレベルは、高抵抗状態の抵抗変化層１０の抵抗よりも低い並列抵抗領域２０の抵抗で定まる。言い換えれば、並列抵抗領域２０が設けられない場合のオフ電流（図１９（ｂ）中のＩｃｅｌｌ  ｏｆｆ）と比べ、オフ電流（Ｉｏｆｆ）が増加する。
【００８６】
並列抵抗領域２０の抵抗は、低抵抗状態の抵抗変化層１０の抵抗よりも高いため、並列抵抗領域２０の有無により、オン電流（Ｉｏｎ）は変化しない。
【００８７】
例えば、リセット動作の際にメモリセルＭＣに印加するリセット電圧Ｖｒｅｓｅｔを高くし、メモリセルＭＣを深くリセットすることで、図１９（ｂ）に示すように、高抵抗状態の抵抗変化層１０のオフ電流（Ｉｃｅｌｌ  ｏｆｆ）を低くする。これにより、リードディスターブによるオフ電流Ｉｏｆｆの分布のテールの発生が抑制できる。
【００８８】
そして、並列抵抗領域２０を設けることにより、図１９（ｂ）に示すように、オフ電流（Ｉｏｆｆ）を、センスアンプ回路の検知可能電流の下限値以上に増加させることができる。したがって、オフ状態のメモリセルＭＣの電流レベルの判定が可能となり、メモリセルＭＣのオフ状態を保証することができる。
【００８９】
第１の実施形態の抵抗変化型メモリ１００によれば、並列抵抗領域２０を設けることにより、メモリセルＭＣのオフ状態を保証し、かつ、メモリセルＭＣに流れる電流の変動を抑制できる。したがって、信頼性の向上が可能な抵抗変化型メモリが実現できる。
【００９０】
並列抵抗領域２０に含まれる第１の金属酸化物のバンドギャップは、４ｅＶ以上７ｅＶ以下であることが、適切なオフ電流を実現する観点から好ましい。また、第１の金属酸化物のバンドギャップは、抵抗変化層１０に含まれる第２の金属酸化物のバンドギャップよりも小さいことが、適切なオフ電流を実現する観点から好ましい。また、第１の金属酸化物のバンドギャップは、抵抗変化層１０に含まれる第３の金属酸化物のバンドギャップよりも小さいことが適切なオフ電流を実現する観点から好ましい。
【００９１】
並列抵抗領域２０に含まれる第１の金属酸化物の比誘電率は、２０以上３０以下であることが、適切なオフ電流を実現する観点から好ましい。並列抵抗領域２０に含まれる第１の金属酸化物の比誘電率は、抵抗変化層１０に含まれる第２の金属酸化物の比誘電率よりも大きいことが、適切なオフ電流を実現する観点から好ましい。また、並列抵抗領域２０に含まれる第１の金属酸化物の比誘電率は、抵抗変化層１０に含まれる第３の金属酸化物の比誘電率よりも大きいことが、適切なオフ電流を実現する観点から好ましい。
【００９２】
並列抵抗領域２０のｘ方向の幅（図５（ｂ）中のｄ２）は、ローカルビット線ＬＢＬのｘ方向の幅（図５（ｂ）中のｄ３）よりも大きいことが、適切なオフ電流を実現する観点から好ましい。
【００９３】
ワード線ＷＬからローカルビット線ＬＢＬに向かう方向に対して垂直な面、すなわち、ｙ方向に垂直な面（ｘｚ面）における並列抵抗領域２０の断面積は、第１の金属酸化物層１０ａのｙ方向に垂直な面における断面積の０．３３倍以上１倍以下であることが好ましく、０．４倍以上０．８倍以下であることがより好ましい。ｙ方向に垂直な面（ｘｚ面）における並列抵抗領域２０の断面積は、抵抗変化層１０のｙ方向に垂直な面における断面積の０．３３倍以上１倍以下であることが好ましく、０．４倍以上０．８倍以下であることがより好ましい。
【００９４】
上記下限値以上とすることで、オフ電流をより増大させることができる。また、上記上限値以下とすることで、並列抵抗領域２０にフィラメントが形成され低抵抗化することが抑制される。また、上記上限値以下とすることで、並列抵抗領域２０を設けることによるメモリセルＭＣの占有面積の増加が抑制され、抵抗変化型メモリ１００の微細化が実現できる。
【００９５】
並列抵抗領域２０のフィラメントの形成抑制、及び、抵抗変化型メモリ１００の微細化の観点から、並列抵抗領域２０のｚ方向の幅（図３（ｂ）中のｄ４）は、第１の金属酸化物層１０ａのｚ方向の幅（図３（ｂ）中のｄ５）より小さいことが好ましい。並列抵抗領域２０のフィラメントの形成抑制、及び、抵抗変化型メモリ１００の微細化の観点から、並列抵抗領域２０のｚ方向の幅（図３（ｂ）中のｄ４）は、例えば、抵抗変化層１０のｚ方向の幅（図３（ｂ）中のｄ５）より小さいことが好ましい。
【００９６】
並列抵抗領域２０のｚ方向の幅ｄ４は、第１の金属酸化物層１０ａのｚ方向の幅ｄ５の０．１５倍以上０．５倍以下であることが好ましい。また、並列抵抗領域２０のｚ方向の幅ｄ４は、抵抗変化層１０のｚ方向の幅ｄ５の０．１５倍以上０．５倍以下であることが好ましい。
【００９７】
上記下限値以上とすることで、オフ電流をより増大させることができる。また、上記上限値以下とすることで、並列抵抗領域２０にフィラメントが形成され低抵抗化することが抑制される。また、上記上限値以下とすることで、並列抵抗領域２０を設けることによるメモリセルＭＣの占有面積の増加が抑制され、抵抗変化型メモリ１００の微細化が実現できる。
【００９８】
半選択のメモリセルＭＣの半選択リーク電流を抑制する観点から、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の書き込み電圧（セット電圧（Ｖｓｅｔ））の半分の電圧（Ｖｓｅｔ／２）を印加した場合に、並列抵抗領域２０の抵抗は高抵抗状態の抵抗変化層１０の抵抗よりも高いことが好ましい。上記特性を実現する観点から、並列抵抗領域２０の電流電圧特性は、抵抗変化層１０のオフ状態の電流電圧特性と比較して、非線形性が高いことが好ましい。
【００９９】
半選択のメモリセルＭＣの半選択リーク電流を抑制する観点から、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の読み出し電圧（Ｖｒｅａｄ）の半分の電圧（１／２Ｖｒｅａｄ）を印加した場合に、並列抵抗領域２０の抵抗は高抵抗状態の抵抗変化層１０の抵抗よりも高いことが好ましい。上記特性を実現する観点から、並列抵抗領域２０の電流電圧特性は、抵抗変化層１０のオフ状態の電流電圧特性と比較して、非線形性が高いことが好ましい。
【０１００】
半選択のメモリセルＭＣの半選択リーク電流を抑制する観点から、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定のリセット電圧（Ｖｒｅｓｅｔ）の半分の電圧（Ｖｒｅｓｅｔ／２）を印加した場合に、並列抵抗領域２０の抵抗は高抵抗状態の抵抗変化層１０の抵抗よりも高いことが好ましい。上記特性を実現する観点から、並列抵抗領域２０の電流電圧特性は、抵抗変化層１０のオフ状態の電流電圧特性と比較して、非線形性が高いことが好ましい。
【０１０１】
以上、第１の実施形態によれば、並列抵抗領域を設けることにより、信頼性の向上が可能な抵抗変化型メモリが実現できる。
【０１０２】
（第２の実施形態）
第２の実施形態の記憶装置は、第１の導電層と第１の層との間、及び、第２の導電層と第１の層との間のいずれか一方に設けられ、第１の金属酸化物を含み、第１の領域に接する第２の領域を、更に備える点以外は、第１の実施形態と同様である。また、第２の実施形態の記憶装置は、第１の導電層と抵抗変化素子との間、及び、第２の導電層と抵抗変化素子との間のいずれか一方に設けられ、第１の金属酸化物を含み、第１の領域に接する第２の領域を、更に備える点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については一部記述を省略する。
【０１０３】
第２の実施形態の抵抗変化型メモリのメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。第２の実施形態の抵抗変化型メモリは、二端子の抵抗変化型メモリである。抵抗変化型メモリは、例えば、電圧の印加により抵抗変化素子に酸素欠損のフィラメントを生成することで、抵抗変化素子の抵抗を変化させるフィラメント型の抵抗変化型メモリである。
【０１０４】
図２０は、第２の実施形態の記憶装置のメモリセルアレイの模式断面図である。図２０（ａ）は、メモリセルアレイ２０１のｙｚ断面図である。図２０（ａ）は、図２１（ａ）のＧＧ’断面である。図２０（ｂ）は、図２０（ａ）の一部の拡大図である。図２０（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【０１０５】
図２１は、第２の実施形態の記憶装置のメモリセルアレイの模式断面図である。図２１（ａ）は、メモリセルアレイ２０１のｘｙ断面図である。図２１（ａ）は、図２０（ａ）のＥＥ’断面である。図２１（ｂ）は、図２１（ａ）の一部の拡大図である。図２１（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【０１０６】
図２２は、第２の実施形態の記憶装置のメモリセルアレイの模式断面図である。図２２（ａ）は、メモリセルアレイ２０１のｘｚ断面図である。図２２（ａ）は、図２０（ａ）のＦＦ’断面である。図２２（ｂ）は、図２２（ａ）の一部の拡大図である。図２２（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【０１０７】
第２の実施形態のメモリセルアレイ２０１は、ワード線ＷＬ（第１の導電層）、ローカルビット線ＬＢＬ（第２の導電層）、抵抗変化層１０（抵抗変化素子）、並列抵抗領域２０（第１の領域）、層間絶縁層３０、セレクタ領域４０（第２の領域）を備える。抵抗変化層１０は、第１の金属酸化物層１０ａ（第１の層）と第２の金属酸化物層１０ｂ（第２の層）を有する。
【０１０８】
セレクタ領域４０（第２の領域）は、ワード線ＷＬと抵抗変化層１０との間に設けられる。セレクタ領域４０（第２の領域）は、ワード線ＷＬと第１の金属酸化物層１０ａとの間に設けられる。セレクタ領域４０（第２の領域）は、並列抵抗領域２０に接する。
【０１０９】
セレクタ領域４０はスイッチング素子として機能する。セレクタ領域４０は、特定の電圧（閾値電圧）で電流が急峻に立ち上がる非線形な電流電圧特性を有する。セレクタ領域４０は、半選択メモリセルＭＣに流れる半選択リーク電流の増加を抑制する機能を有する。
【０１１０】
セレクタ領域４０は、例えば、並列抵抗領域２０と同一材料で形成される。セレクタ領域４０は、第１の金属酸化物を含む。セレクタ領域４０は、第１の金属酸化物を主成分として含む。第１の金属酸化物を主成分として含むとは、セレクタ領域４０を構成する物質の中で、第１の金属酸化物のモル比が一番高いことを意味する。第１の金属酸化物のモル比は、例えば、８０％以上である。
【０１１１】
第１の金属酸化物は、例えば、酸化タンタル、酸化ランタン、及び、酸化ハフニウムから成る群から選ばれる少なくともいずれか一つの金属酸化物である。
【０１１２】
セレクタ領域４０のｙ方向の幅（図２０（ｂ）中のｄ６）は、例えば、並列抵抗領域２０のｚ方向の幅（図２０（ｂ）中のｄ７）と略同一である。また、セレクタ領域４０のｙ方向の幅ｄ６は、例えば、並列抵抗領域２０のｚ方向の幅ｄ７よりも小さい。
【０１１３】
セレクタ領域４０のｙ方向の幅ｄ６は、例えば、０．５ｎｍ以上５ｎｍ以下である。
【０１１４】
図２２に示すように、ワード線ＷＬからローカルビット線ＬＢＬに向かう方向に対して垂直な面、すなわち、ｙ方向に垂直な面（ｘｚ面）において、抵抗変化層１０は、並列抵抗領域２０に囲まれる。
【０１１５】
ワード線ＷＬとローカルビット線ＬＢＬとの間に所定の読み出し電圧（Ｖｒｅａｄ）を印加した場合に、並列抵抗領域２０の抵抗（Ｒ  ｐａｒａｌｌｅｌ）は、高抵抗状態の抵抗変化層１０の抵抗（Ｒ  ｃｅｌｌ  ｏｆｆ）とセレクタ領域４０の抵抗（Ｒ  ｓｅｌｅｃｔｏｒ）との合成抵抗よりも低く、並列抵抗領域２０の抵抗（Ｒ  ｐａｒａｌｌｅｌ）は、低抵抗状態の抵抗変化層１０の抵抗（Ｒ  ｃｅｌｌ  ｏｎ）とセレクタ領域４０の抵抗（Ｒ  ｓｅｌｅｃｔｏｒ）との合成抵抗よりも高い。
【０１１６】
第２の実施形態のメモリセルアレイ２０１は、第１の実施形態のメモリセルアレイ１０１の製造方法において、図１６に図示する第１の金属酸化膜６０をエッチングする工程を省略することで製造できる。エッチングされずに残存する第１の金属酸化膜６０が、最終的にセレクタ領域４０となる。
【０１１７】
次に、第２の実施形態の記憶装置の作用及び効果について説明する。
【０１１８】
図２３は、第１の実施形態の作用及び効果の説明図である。図２３は、第２の実施形態のメモリセルＭＣの等価回路図である。
【０１１９】
第２の実施形態の抵抗変化メモリは、ワード線ＷＬとローカルビット線ＬＢＬとの間に、抵抗変化層１０に加え、ワード線ＷＬ及びローカルビット線ＬＢＬと接する並列抵抗領域２０を備える。さらに、ワード線ＷＬと抵抗変化層１０との間に、セレクタ領域４０を備える。
【０１２０】
図２３に示すように、ワード線ＷＬとローカルビット線ＬＢＬとの間では、セレクタ領域４０の抵抗と抵抗変化層１０の抵抗とが直列に接続される。また、図２３に示すように、ワード線ＷＬとローカルビット線ＬＢＬとの間では、並列抵抗領域２０の抵抗と、セレクタ領域４０の抵抗及び抵抗変化層１０の抵抗が並列に接続される。
【０１２１】
ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の読み出し電圧（Ｖｒｅａｄ）を印加した場合に、並列抵抗領域２０の抵抗（Ｒ  ｐａｒａｌｌｅｌ）は、高抵抗状態の抵抗変化層１０の抵抗（Ｒ  ｃｅｌｌ  ｏｆｆ）とセレクタ領域４０の抵抗（Ｒ  ｓｅｌｅｃｔｏｒ）との合成抵抗よりも低く、並列抵抗領域２０の抵抗（Ｒ  ｐａｒａｌｌｅｌ）は、低抵抗状態の抵抗変化層１０の抵抗（Ｒ  ｃｅｌｌ  ｏｎ）とセレクタ領域４０の抵抗（Ｒ  ｓｅｌｅｃｔｏｒ）との合成抵抗よりも高い。
【０１２２】
このため、抵抗変化型メモリ１００のメモリセルＭＣでは、オフ電流（Ｉｏｆｆ）のレベルは、高抵抗状態の抵抗変化層１０の抵抗よりも低い並列抵抗領域２０の抵抗で定まる。言い換えれば、並列抵抗領域２０が設けられない場合のオフ電流（図１９（ｂ）中のＩｃｅｌｌ  ｏｆｆ）と比べ、オフ電流（Ｉｏｆｆ）が増加する。
【０１２３】
なお、セレクタ領域４０の電流電圧特性の非線形は高く、所定の読み出し電圧（Ｖｒｅａｄ）を印加した場合のセレクタ領域４０の抵抗（Ｒ  ｓｅｌｅｃｔｏｒ）は、抵抗変化層１０の抵抗（Ｒ  ｃｅｌｌ）に比べて十分低い。このため、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の読み出し電圧（Ｖｒｅａｄ）を印加した場合に、並列抵抗領域２０の抵抗（Ｒ  ｐａｒａｌｌｅｌ）が、高抵抗状態の抵抗変化層１０の抵抗（Ｒ  ｃｅｌｌ  ｏｆｆ）とセレクタ領域４０の抵抗（Ｒ  ｓｅｌｅｃｔｏｒ）との合成抵抗よりも低く、並列抵抗領域２０の抵抗（Ｒ  ｐａｒａｌｌｅｌ）が、低抵抗状態の抵抗変化層１０の抵抗（Ｒ  ｃｅｌｌ  ｏｎ）とセレクタ領域４０の抵抗（Ｒ  ｓｅｌｅｃｔｏｒ）との合成抵抗よりも高いという関係も成立する。
【０１２４】
したがって、第２の実施形態の抵抗変化型メモリによれば、第１の実施形態の同様、並列抵抗領域２０を設けることにより、メモリセルＭＣのオフ状態を保証し、かつ、メモリセルＭＣに流れる電流の変動を抑制できる。よって、信頼性の向上が可能な抵抗変化型メモリが実現できる。
【０１２５】
また、第２の実施形態の抵抗変化メモリは、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の書き込み電圧（セット電圧（Ｖｓｅｔ））の半分の電圧（１／２Ｖｓｅｔ）を印加した場合に、セレクタ領域４０の抵抗は、抵抗変化層１０の抵抗よりも高い。また、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の読み出し電圧（Ｖｒｅａｄ）の半分の電圧（Ｖｒｅａｄ／２）を印加した場合に、セレクタ領域４０の抵抗は、抵抗変化層１０の抵抗よりも高い。また、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定のリセット電圧（Ｖｒｅｓｅｔ）の半分の電圧（Ｖｒｅｓｅｔ／２）を印加した場合に、セレクタ領域４０の抵抗は、抵抗変化層１０の抵抗よりも高い。
【０１２６】
したがって、半選択メモリセルＭＣに流れる半選択リーク電流の増加を抑制することが可能となる。よって、低消費電力で動作の安定した記憶装置が実現できる。
【０１２７】
セレクタ領域４０の電流電圧特性の最適化の観点から、セレクタ領域４０のｙ方向の幅ｄ６は、並列抵抗領域２０のｚ方向の幅ｄ７よりも小さいことが好ましい。
【０１２８】
半選択のメモリセルＭＣの半選択リーク電流を抑制する観点から、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の書き込み電圧（セット電圧（Ｖｓｅｔ））の半分の電圧（Ｖｓｅｔ／２）を印加した場合に、並列抵抗領域２０の抵抗は、高抵抗状態の抵抗変化層１０の抵抗とセレクタ領域４０の抵抗との合成抵抗よりも高いことが好ましい。上記特性を実現する観点から、並列抵抗領域２０の電流電圧特性は、非線形性が高いことが好ましい。
【０１２９】
半選択のメモリセルＭＣの半選択リーク電流を抑制する観点から、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定の読み出し電圧（Ｖｒｅａｄ）の半分の電圧（Ｖｒｅａｄ／２）を印加した場合に、並列抵抗領域２０の抵抗は高抵抗状態の抵抗変化層１０の抵抗とセレクタ領域４０の抵抗との合成抵抗よりも高いことが好ましい。上記特性を実現する観点から、非線形性が高いことが好ましい。
【０１３０】
半選択のメモリセルＭＣの半選択リーク電流を抑制する観点から、ワード線ＷＬとローカルビット線ＬＢＬとの間に、所定のリセット電圧（Ｖｒｅｓｅｔ）の半分の電圧（Ｖｒｅｓｅｔ／２）を印加した場合に、並列抵抗領域２０の抵抗は高抵抗状態の抵抗変化層１０の抵抗とセレクタ領域４０の抵抗との合成抵抗よりも高いことが好ましい。上記特性を実現する観点から、非線形性が高いことが好ましい。
【０１３１】
以上、第２の実施形態によれば、第１の実施形態の同様、並列抵抗領域を設けることにより、信頼性の向上が可能な抵抗変化型メモリが実現できる。また、セレクタ領域４０を設けることにより、低消費電力で動作の安定した記憶装置が実現できる。
【０１３２】
第１及び第２の実施形態では、ローカルビット線ＬＢＬが半導体基板の表面に垂直な方向に延びる場合を例に説明したが、例えば、ワード線ＷＬ及びローカルビット線ＬＢＬが半導体基板の表面に平行な方向に延びるメモリセルアレイ構造とすることも可能である。
【０１３３】
第１及び第２の実施形態では、抵抗変化層１０が、第１の金属酸化物層１０ａ（第１の層）と第２の金属酸化物層１０ｂ（第２の層）を有する２層構造の場合を例に説明したが、抵抗変化層１０は単層構造、あるいは、３層以上の構造とすることも可能である。
【０１３４】
第１及び第２の実施形態では、抵抗変化素子に金属酸化物を含むフィラメント型の抵抗変化型メモリを例に説明したが、その他の二端子の抵抗変化型メモリに、本発明を適用することが可能である。
【０１３５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３６】
１０        抵抗変化層（抵抗変化素子）
１０ａ      第１の金属酸化物層（第１の層）
１０ｂ      第２の金属酸化物層（第２の層）
２０        並列抵抗領域（第１の領域）
４０        セレクタ領域（第２の領域）
ＬＢＬ      ローカルビット線（第２の導電層）
ＷＬ        ワード線（第１の導電層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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