(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、入出力パッド電極ＰＤ１と、ｐ型ウェル領域ＰＷ内に形成された保護素子ＥＳＤ１と、ｐ型ウェル領域ＰＷを囲むように配置されたｎ型ウェル領域ＮＷと、ｎ型ウェル領域ＮＷ内に形成され、ｐ型ウェル領域ＰＷを囲むように配置されたｎ型ガードリングＮＨと、電源電位配線ＶＤＤ１およびＶＤＤ２、ならびに、基準電位配線ＧＮＤ１とを備える。保護素子ＥＳＤ１は、行列状に配置された複数のｎ型単位トランジスタＵＴＮで構成されており、ｎ型単位トランジスタＵＴＮのｎ型ドレイン領域ＮＤは入出力パッド電極ＰＤ１に接続され、ｎ型ソース領域ＮＳは基準電位配線ＧＮＤ１に接続されている。そして、入出力セルＣＬ１において、ｎ型ガードリングＮＨは、電源電位配線ＶＤＤ２に接続されているが、電源電位配線ＶＤＤ１には接続されていない。【選択図】図８
2020161721.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する第１導電型の半導体基板と、
前記主面上に形成された第１パッド電極と、
前記主面上に形成され、前記第１パッド電極と接続された第１入出力セルと、
前記第１入出力セルと交差して配置された第１電源電位配線と、
前記第１入出力セルと交差して配置され、前記第１入出力セルに電源電位を供給する第２電源電位配線と、
前記第１入出力セルと交差して配置され、前記第１入出力セルに基準電位を供給する第１基準電位配線と、
前記主面上に形成され、前記第１入出力セルに対して、前記第１パッド電極の反対側に配置された内部回路領域と、
を備え、
前記第１入出力セルは、
前記半導体基板内に形成された前記第１導電型の第１ウェル領域と、
前記半導体基板内に形成され、平面視において、前記第１ウェル領域を囲むように配置された、前記第１導電型とは異なる導電型である第２導電型の第２ウェル領域と、
前記半導体基板内に形成され、前記第２ウェル領域と接触し、断面視において前記第１ウェル領域と前記半導体基板との間に配置された前記第２導電型の第３ウェル領域と、
前記第１ウェル領域内に形成された第１保護素子と、
前記第２ウェル領域内に形成され、平面視において、前記第１ウェル領域を囲むように配置された前記第２導電型の第１ガードリングと、
を含み、
前記第１電源電位配線、前記第２電源電位配線および前記第１基準電位配線は、前記第１入出力セル上に配置されて前記主面の第１方向に延在し、
前記第１電源電位配線は、前記第２電源電位配線よりも前記第１パッド電極に近接して配置され、
前記第１保護素子は、前記第１方向および前記第１方向と交差する第２方向において、マトリックス状に配置された複数の第１トランジスタで構成され、
前記第１トランジスタは、
前記半導体基板の前記主面上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両側において、前記第１ウェル領域内に配置された前記第２導電型の第１半導体領域および前記第２導電型の第２半導体領域と、
を含み、
前記第１半導体領域は、前記第１パッド電極に接続され、
前記第２半導体領域は、前記第１基準電位配線に接続され、
前記第１入出力セルにおいて、前記第１ガードリングは、第１給電部で前記第２電源電位配線に接続されているが、前記第１電源電位配線には接続されていない、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
平面視において、前記第１ガードリングは、リング形状を有し、
前記第１ガードリングの外側において、前記第１電源電位配線と前記第２電源電位配線とは互いに接続されている、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１ガードリングの表面上にはシリサイド層が形成されている、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１給電部は、
前記第１ガードリング上に配置され、前記第１ガードリングに接続された第１プラグ電極と、
前記第１プラグ電極上に配置され、前記第１プラグ電極に接続された第１金属配線と、
を含み、
前記第１ガードリングは、前記第１プラグ電極および前記第１金属配線を介して、前記第２電源電位配線に接続されている、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１入出力セルは、前記第１ガードリングと前記第１電源電位配線とが交差する領域に、前記第１ガードリング上に配置された第２プラグ電極、を含み、
前記第１金属配線は、前記第１ガードリングに沿って延在し、前記第２プラグ電極に接続している、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１入出力セルは、さらに、前記第２ウェル領域内に形成された第２トランジスタを備え、
前記第２トランジスタは、
前記半導体基板の前記主面上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の両側において、前記第２ウェル領域内に配置された前記第１導電型の第３半導体領域および前記第１導電型の第４半導体領域と、
を含み、
前記第３半導体領域は、前記第２電源電位配線に接続されている、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２方向において、前記第１基準電位配線は、前記第１電源電位配線と前記第２電源電位配線との間に配置されている、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
さらに、
前記主面上に形成された第２パッド電極と、
前記第１方向において前記第１入出力セルと隣接し、前記第２パッド電極と接続された第２入出力セルと、
を備え、
前記第２入出力セルは、
前記半導体基板内に形成され、前記第１方向において、前記第２ウェル領域から離間して配置された前記第２導電型の第４ウェル領域と、
前記第４ウェル領域内に形成された第２保護素子と、
前記第４ウェル領域内に形成され、平面視において、前記第２保護素子を囲む前記第２導電型の第２ガードリングと、
前記半導体基板内に形成され、平面視において、前記第２ウェル領域と前記第４ウェル領域との間に配置された前記第１導電型の第５ウェル領域と、
を含み、
前記第２保護素子は、複数の第３トランジスタで構成され、
前記第３トランジスタは、
前記半導体基板の前記主面上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の両側において、前記第４ウェル領域内に配置された前記第１導電型の第５半導体領域および前記第１導電型の第６半導体領域と、
を含み、
前記第５半導体領域は、前記第２パッド電極に接続されており、
前記第２ガードリングおよび前記第６半導体領域は、前記第１電源電位配線に接続されており、
前記第５ウェル領域は、前記第１基準電位配線に接続されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、内部回路を静電気破壊から保護する保護素子を含む半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開第２００８‐７８３５４号公報（特許文献１）には、半導体チップの中央部に配置された内部回路と、内部回路の周囲に配置された複数の入出力セルと、半導体チップの外周部に配置された複数のパッドとを含む半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開第２００８‐７８３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
入出力セルには、内部回路を静電気破壊から保護する保護素子が設けられている。
【０００５】
本願発明者の検討している半導体装置では、一つの保護素子を並列接続された複数の単位トランジスタで構成している。半導体装置の微細化が進むにつれ、個々の単位トランジスタの静電気耐性が低下しているため、熱破壊しやすくなっている。後述するが、一つの保護素子を構成する特定の単位トランジスタが熱破壊すると、保護素子として充分な静電気耐性を確保することができなくなり、半導体装置の信頼性が低下することが判明した。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態における半導体装置は、入出力パッド電極と、ｐ型ウェル領域内に形成された保護素子と、ｐ型ウェル領域を囲むように配置されたｎ型ウェル領域と、ｎ型ウェル領域内に形成され、ｐ型ウェル領域を囲むように配置されたｎ型ガードリングと、第１電源電位配線および第２電源電位配線、ならびに、基準電位配線とを備える。保護素子は、行列状に配置された複数のｎ型単位トランジスタで構成されており、ｎ型単位トランジスタのドレイン領域は入出力パッド電極に接続され、ソース領域は基準電位配線に接続されている。そして、入出力セルＣＬ１において、ｎ型ガードリングは、第２電源電位配線に接続されているが、第１電源電位配線には接続されていない。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態の半導体装置の平面図である。
【図２】検討例の半導体装置の入出力セルの平面図である。
【図３】図２のＸ１−Ｘ１における断面図である。
【図４】図２のＸ２−Ｘ２における断面図である。
【図５】図２のＸ３−Ｘ３における断面図である。
【図６】検討例の半導体装置の要部等価回路図である。
【図７】検討例の半導体装置の動作説明図である。
【図８】本実施の形態の半導体装置の入出力セルの平面図である。
【図９】図８のＸ４−Ｘ４における断面図である。
【図１０】本実施の形態の半導体装置の動作説明図である。
【図１１】変形例１の半導体装置の要部等価回路図である。
【図１２】変形例１の半導体装置の入出力セルの平面図である。
【図１３】図１２のＸ５−Ｘ５における断面図である。
【図１４】比較例の半導体装置の断面図である。
【図１５】変形例２の半導体装置の入出力セルの平面図である。
【図１６】図１５のＸ６−Ｘ６における断面図である。
【図１７】変形例３の半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
また、ｐチャネル型トランジスタＰＭＯＳおよびｎチャネル型トランジスタＮＭＯＳにおいて、便宜上、ゲート電極の両側に配置された半導体領域の一方をソース領域、他方をドレイン領域と呼ぶが、電位関係により、ソース領域とドレイン領域とは逆転する場合もある。
【００１６】
（実施の形態）
図１は、本実施の形態の半導体装置の平面図である。図１に示すように、半導体装置は、内部回路領域ＲＩＴと、複数のセルＣＬと、複数のパッド電極（端子）ＰＤと、を含む。半導体基板ＳＵＢの主面ＳＵＢａの中央部には、内部回路領域ＲＩＴが配置され、内部回路領域ＲＩＴの周囲には、内部回路領域ＲＩＴを囲むように複数のセルＣＬが配置され、内部回路領域ＲＩＴおよび複数のセルＣＬを囲むように、主面ＳＵＢａの外周部には複数のパッド電極ＰＤが配置されている。
【００１７】
内部回路領域ＲＩＴには、図示しないｐチャネル型トランジスタＰＭＯＳおよびｎチャネル型トランジスタＮＭＯＳで構成された内部回路ＩＴＣが形成されており、内部回路ＩＴＣには、内部回路用の電源電位および基準電位を供給する電源電位配線（内部用電源電位配線）ＶＤＤＬおよび基準電位配線（内部用基準電位配線）ＧＮＤＬが接続されている。
【００１８】
内部回路領域ＲＩＴの外周部には、複数のセルＣＬ上に、電源電位配線ＶＤＤ１およびＶＤＤ２ならびに基準電位配線ＧＮＤ１およびＧＮＤ２が配置されている。電源電位配線ＶＤＤ１およびＶＤＤ２ならびに基準電位配線ＧＮＤ１およびＧＮＤ２は、各セルＣＬに入出力用の電源電位および基準電位を供給する配線であり、各セルと交差するように延在している。電源電位配線ＶＤＤ１およびＶＤＤ２ならびに基準電位配線ＧＮＤ１およびＧＮＤ２は環状に配置されており、パッド電極ＰＤ側から内部回路領域ＲＩＴに向かって、電源電位配線ＶＤＤ１、基準電位配線ＧＮＤ１、電源電位配線ＶＤＤ２および基準電位配線ＧＮＤ２の順に配置されている。
【００１９】
複数のパッド電極ＰＤには、入力パッド電極ＰＤ１およびＰＤ２、電源電位パッド電極ＰＶＤ、ならびに、基準電位パッド電極ＰＤＧが含まれる。また、複数のセルＣＬには、入出力用セルＣＬ１およびＣＬ２、ならびに、電源セルＣＬＰが含まれる。
【００２０】
入出力用セルＣＬ１は、保護素子ＥＳＤ１が配置される保護素子領域ＲＡと、ロジック回路（入出力ロジック回路）ＥＳＬ１が配置されるロジック回路領域（入出力ロジック回路領域）ＲＢを含む。同様に、入出力用セルＣＬ２は、保護素子ＥＳＤ２が配置される保護素子領域ＲＡと、ロジック回路（入出力ロジック回路）ＥＳＬ２が配置されるロジック回路領域（入出力ロジック回路領域）ＲＢを含む。また、電源セルＣＬＰには、パワークランプ回路ＰＣが配置されている。また、電源セルＣＬＰにおいて、電源電位配線ＶＤＤ１およびＶＤＤ２は、互いに直接接続されており、基準電位配線ＧＮＤ１およびＧＮＤ２も、互いに直接接続されている。ここで、直接接続とは、間にスイッチ素子を介在させることなく導体層または配線等で接続することを意味する。なお、単に、接続と言った場合には直接接続を意味する。
【００２１】
次に、図２から図７を用いて、検討例における改善の余地について説明する。検討例は、本願発明者が見出した課題を有する技術であるが、公知技術ではない。また、後述の実施の形態において、検討例と共通する部分の説明は省略する。つまり、共通する部分の説明は、検討例の説明を代用することができる。図２は、検討例の半導体装置の入出力セルＣＬ１の平面図、図３は、図２のＸ１−Ｘ１における断面図、図４は、図２のＸ２−Ｘ２における断面図、図５は、図２のＸ３−Ｘ３における断面図、図６は、検討例の半導体装置の要部等価回路図、図７は、検討例の半導体装置の動作説明図である。
【００２２】
図２に示すように、入出力セルＣＬ１は、保護素子ＥＳＤ１とロジック回路ＥＳＬ１とを含み、ロジック回路ＥＳＬ１は、複数のｐチャネル型トランジスタＰＭＯＳおよび複数のｎチャネル型トランジスタＮＭＯＳで構成されている。保護素子ＥＳＤ１および複数のｎチャネル型トランジスタＮＭＯＳは、ｐ型ウェル領域（ｐ型半導体領域）ＰＷ内に形成されており、複数のｐチャネル型トランジスタＰＭＯＳは、ｎ型ウェル領域（ｎ型半導体領域）ＮＷ内に形成されている。
【００２３】
保護素子ＥＳＤ１は、複数のｎ型単位トランジスタＵＴＮで構成されている。複数のｎ型単位トランジスタＵＴＮは、Ｘ方向およびＹ方向において、格子状に配置されている。保護素子ＥＳＤ１は、所定の幅でリング状に形成されたｐ型ガードリング（ｐ型半導体領域）ＰＨに囲まれている。ｐ型ガードリングＰＨは、ｐ型ウェル領域ＰＷ内に形成されており、ｐ型ウェル領域ＰＷに基準電位を供給するための領域である。ｐ型ガードリングＰＨは、給電部ＰＦＤ３で基準電位配線ＧＮＤ１に接続されており、給電部ＰＦＤ３を介して基準電位がｐ型ウェル領域ＰＷに給電される。
【００２４】
ｎ型単位トランジスタＵＴＮは、ゲート電極ＧＥ、ゲート電極ＧＥの両側に配置されたｎ型ドレイン領域（ｎ型半導体領域）ＮＤおよびｎ型ソース領域（ｎ型半導体領域）ＮＳを含み、ｎ型ドレイン領域ＮＤは、入出力パッド電極ＰＤ１に接続され、ｎ型ソース領域ＮＳは基準電位配線ＧＮＤ１に接続されている。複数のｎ型単位トランジスタＵＴＮは、Ｘ方向およびＹ方向において行列状に配置されており、互いに並列接続されている。つまり、保護素子ＥＳＤ１が、ｍ個のｎ型単位トランジスタＵＴＮで構成されている場合、保護素子ＥＳＤ１の電流耐性は、ｎ型単位トランジスタＵＴＮの電流耐性のｍ倍となっている。
【００２５】
また、ｎチャネル型トランジスタＮＭＯＳは、ゲート電極ＧＥ、ゲート電極ＧＥの両側に配置されたｎ型ドレイン領域（ｎ型半導体領域）ＮＤおよびｎ型ソース領域（ｎ型半導体領域）ＮＳを含む。図５および図６に示すように、ロジック回路ＥＳＬ１を構成するｎチャネル型トランジスタＮＭＯＳのソース領域ＮＳは、基準電位配線ＧＮＤ２に接続されている。ｎチャネル型トランジスタＮＭＯＳと、リング状のｐ型ガードリングＰＨとの間には、線状のｐ型ガードリングＰＨが配置されている。線状のｐ型ガードリングＰＨは、給電部ＰＦＤ４で基準電位配線ＧＮＤ２に接続されている。なお、線状のｐ型ガードリングＰＨは、複数のｎチャネル型トランジスタＮＭＯＳを取り囲むリング形状としてもよい。
【００２６】
また、ｐチャネル型トランジスタＰＭＯＳは、ゲート電極ＧＥ、ゲート電極ＧＥの両側に配置されたｐ型ドレイン領域（ｐ型半導体領域）ＰＤＮおよびｐ型ソース領域（ｎ型半導体領域）ＰＳを含む。図４および図６に示すように、ロジック回路ＥＳＬ１を構成するｐチャネル型トランジスタＰＭＯＳのソース領域ＰＳは、電源電位配線ＶＤＤ２に接続されている。
【００２７】
ｎ型ウェル領域ＮＷ内には、ｎ型ウェル領域ＮＷに電源電位を供給するためのｎ型ガードリングＮＨが形成されており、ｎ型ガードリングＮＨは、給電部ＰＦＤ１で電源電位配線ＶＤＤ１に接続されており、給電部ＰＦＤ２で電源電位配線ＶＤＤ２に接続されている。
【００２８】
平面視において、ｎ型ガードリングＮＨは、保護素子ＥＳＤ１、ｐ型ガードリングＰＨ、ｎチャネル型トランジスタＮＭＯＳおよびｐチャネル型トランジスタＰＭＯＳを取り囲むように、リング状に設けられている。
【００２９】
給電部ＰＦＤ１は、ｎ型ガードリングＮＨと電源電位配線ＶＤＤ１との交叉部（言い換えると、重なる領域）に、給電部ＰＦＤ２は、ｎ型ガードリングＮＨと電源電位配線ＶＤＤ２との交叉部（言い換えると、重なる領域）に、配置されている。また、給電部ＰＦＤ３は、ｐ型ガードリングＰＨと基準電位配線ＧＮＤ１との交叉部（言い換えると、重なる領域）に、給電部ＰＦＤ４は、ｐ型ガードリングＰＨと基準電位配線ＧＮＤ２との交叉部（言い換えると、重なる領域）に、配置されている。
【００３０】
また、図２に示すように、電源電位配線ＶＤＤ１および基準電位配線ＧＮＤ１は、保護素子ＥＳＤ１上に、保護素子ＥＳＤ１と重なるように配置されている。電源電位配線ＶＤＤ２および基準電位配線ＧＮＤ２は、ロジック回路ＥＳＬ１上に、ロジック回路ＥＳＬ１と重なるように配置されている。具体的には、電源電位配線ＶＤＤ２は、ｐチャネル型トランジスタＰＭＯＳ上に、ｐチャネル型トランジスタＰＭＯＳと重なるように配置されており、基準電位配線ＧＮＤ２は、ｎチャネル型トランジスタＮＭＯＳ上に、ｎチャネル型トランジスタＮＭＯＳと重なるように配置されている。
【００３１】
図３に示すように、保護素子ＥＳＤ１を構成するｎ型単位トランジスタＵＴＮは、ｐ型ウェル領域ＰＷ内に形成されている。ｐ型ウェル領域ＰＷは、ｎ型のディープウェル領域（ｎ型ウェル領域、ｎ型半導体領域）ＤＮＷを介して、ｐ型の半導体基板ＳＵＢ内に形成されている。そして、ｐ型ウェル領域ＰＷは、その周囲をｎ型ウェル領域ＮＷで囲まれており（図２参照）、ｎ型ウェル領域ＮＷは、主面ＳＵＢａから半導体基板ＳＵＢの深さ方向に延在し、ｎ型のディープウェル領域ＤＮＷに達している。つまり、ｐ型ウェル領域ＰＷは、ｎ型ウェル領域ＮＷとｎ型のディープウェル領域ＤＮＷとによって、半導体基板ＳＵＢから電気的に分離されている。
【００３２】
ｐ型ウェル領域ＰＷ内にはｐ型ガードリングＰＨが形成されており、ｎ型ウェル領域ＮＷ内にはｎ型ガードリングＮＨが形成されている。また、半導体基板ＳＵＢの主面ＳＵＢａ上には、複数層の絶縁膜（層間絶縁膜）ＩＬ１〜ＩＬ６、複数層の金属配線Ｍ１〜Ｍ３および複数層のプラグ電極ＰＧ１〜ＰＧ３が設けられている。ここでは、３層の金属配線を例に説明するが、４層以上の金属配線を用いてもよい。金属配線Ｍ１〜Ｍ３は、アルミニウムまたは銅で構成され、プラグ電極ＰＧ１〜ＰＧ３は、タングステンまたは銅等で構成される。
【００３３】
図３に示すように、給電部ＰＦＤ１において、ｎ型ガードリングＮＨは、順に、プラグ電極ＰＧ１、金属配線Ｍ１、プラグ電極ＰＧ２、金属配線Ｍ２およびプラグ電極ＰＧ３を介して電源電位配線ＶＤＤ１に接続されている。
【００３４】
ｎ型単位トランジスタＵＴＮは、半導体基板ＳＵＢの主面ＳＵＢａ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ｐ型ウェル領域ＰＷ内であって、ゲート電極ＧＥの両側に配置されたｎ型ドレイン領域ＮＤおよびｎ型ソース領域ＮＳと、を含む。ｎ型ドレイン領域ＮＤおよびｎ型ソース領域ＮＳの上にはシリサイド層ＳＩＬが形成されている。また、ｐ型ガードリンＰＨおよびｎ型ガードリングＮＨの上にもシリサイド層ＳＩＬが形成されている。ｎ型ドレイン領域ＮＤには、プラグ電極ＰＧ１を介して金属配線Ｍ１が接続されており、金属配線Ｍ１は入出力パッド電極ＰＤ１に接続されている。また、ｎ型ソース領域ＮＳには、プラグ電極ＰＧ１を介して金属配線Ｍ１が接続されており、金属配線Ｍ１は基準電位配線ＧＮＤ１に接続されている。
【００３５】
なお、ｎ型単位トランジスタＵＴＮとｐ型ガードリンＰＨとの間には素子分離膜ＳＴＩが形成され、両者を電気的に分離している。また、ｐ型ガードリンＰＨとｎ型ガードリンＮＨとの間にも素子分離膜ＳＴＩが形成され、両者を電気的に分離している。
【００３６】
図４に示すように、ロジック回路ＥＳＬ１を構成するｐチャネル型トランジスタＰＭＯＳは、ｎ型ウェル領域ＮＷ内に形成されている。ｎ型ウェル領域ＮＷは、ｐ型の半導体基板ＳＵＢ内に形成されており、ｎ型ウェル領域ＮＷとｐ型の半導体基板ＳＵＢとの間には、ディープウェル領域ＤＮＷが介在している。
【００３７】
ｐチャネル型トランジスタＰＭＯＳは、半導体基板ＳＵＢの主面ＳＵＢａ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ｎ型ウェル領域ＮＷ内であって、ゲート電極ＧＥの両側に配置されたｐ型ドレイン領域ＰＤＮおよびｐ型ソース領域ＰＳと、を含む。ｐ型ドレイン領域ＰＤＮおよびｐ型ソース領域ＰＳの上にはシリサイド層ＳＩＬが形成されている。また、ｐ型ソース領域ＰＳは、順に、プラグ電極ＰＧ１、金属配線Ｍ１、プラグ電極ＰＧ２、金属配線Ｍ２およびプラグ電極ＰＧ３を介して電源電位配線ＶＤＤ２に接続されている。
【００３８】
図５に示すように、ロジック回路ＥＳＬ１を構成するｎチャネル型トランジスタＮＭＯＳは、ｐ型ウェル領域ＰＷ内に形成されている。ｐ型ウェル領域ＰＷは、ｎ型ウェル領域ＮＷとｎ型のディープウェル領域ＤＮＷとによって、半導体基板ＳＵＢから電気的に分離されている。
【００３９】
ｎチャネル型トランジスタＮＭＯＳは、半導体基板ＳＵＢの主面ＳＵＢａ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ｐ型ウェル領域ＰＷ内であって、ゲート電極ＧＥの両側に配置されたｎ型ドレイン領域ＮＤおよびｎ型ソース領域ＮＳと、を含む。ｎ型ドレイン領域ＮＤおよびｎ型ソース領域ＮＳの上にはシリサイド層ＳＩＬが形成されている。また、ｎ型ソース領域ＮＳは、順に、プラグ電極ＰＧ１、金属配線Ｍ１、プラグ電極ＰＧ２、金属配線Ｍ２およびプラグ電極ＰＧ３を介して基準電位配線ＧＮＤ２に接続されている。
【００４０】
図６に示すように、例えば、半導体装置の外部から入出力パッド電極ＰＤ１に入力された信号は、順に、ロジック回路ＥＳＬ１、レベルシフト回路ＬＳを経由して内部回路ＩＴＣに転送される。ロジック回路ＥＳＬ１は、ｐチャネル型トランジスタＰＭＯＳおよびｎチャネル型トランジスタＮＭＯＳで構成されており、ｐチャネル型トランジスタＰＭＯＳは、電源電位配線ＶＤＤ２に接続され、ｎチャネル型トランジスタＮＭＯＳは、基準電位配線ＧＮＤ２に接続されている。電源電位配線ＶＤＤ２は、電源電位配線ＶＤＤ１に接続され、電源電位配線ＶＤＤ１には電源電位パッド電極ＰＤＶが接続されている。基準電位配線ＧＮＤ２は、基準電位配線ＧＮＤ１に接続され、基準電位配線ＧＮＤ１には基準電位パッド電極ＰＤＶが接続されている。
【００４１】
また、内部回路ＩＴＣは、電源電位配線ＶＤＤＬおよび基準電位配線ＧＮＤＬに接続されている。電源電位配線ＶＤＤＬに印加される電源電位ＶＬは、電源電位配線ＶＤＤ１およびＶＤＤ２に印加される電源電位ＶＨよりも低く、例えば、電源電位ＶＨは５［Ｖ］または３．３［Ｖ］、電源電位ＶＬは１．２［Ｖ］である。
【００４２】
入出力パッド電極ＰＤ１と基準電位配線ＧＮＤ１との間には、保護素子ＥＳＤ１が接続されている。保護素子ＥＳＤ１は、例えば、半導体装置の入出力パッド電極ＰＤ１から侵入する静電放電（以下、「サージ」と称する。）による内部回路ＩＴＣ等の破壊を防止するために設けられている。入出力セルＣＬ１では、保護素子ＥＳＤ１は、入出力パッド電極ＰＤ１と基準電位配線ＧＮＤ１との間に設けられているが、入出力パッド電極ＰＤ１と電源電位配線ＶＤＤ１との間には設けられていない。
【００４３】
また、電源電位配線ＶＤＤ１と基準電位配線ＧＮＤ１との間には、パワークランプ回路ＰＣが接続されている。パワークランプ回路ＰＣは、例えば、入出力パッド電極ＰＤ１にサージが侵入した場合に、電源電位配線ＶＤＤ１と基準電位配線ＧＮＤ１との間を短絡する機能を有する。
【００４４】
例えば、電源電位パッド電極ＰＤＶを基準にして、入出力パッド電極ＰＤ１にサージが侵入した場合、図６に示す電流経路Ｉ１で電流を流すことにより、内部回路ＩＴＣ等を保護することができる。入出力パッド電極ＰＤ１に侵入したサージは、順に、保護素子ＥＳＤ１、基準電位配線ＧＮＤ１、パワークランプ回路ＰＣおよび電源電位配線ＶＤＤ１を介して電源電位パッド電極ＰＤＶに抜ける。電流経路Ｉ１が、本来の電流経路である。
【００４５】
次に、図７を用いて、本願発明者の検討によって明らかになった検討例の改善の余地について説明する。図７に示す等価回路図において、ＮＰＮ型の寄生トランジスタＢｉＰ１は、ｎ型単位トランジスタＵＴＮのｎ型ドレイン領域ＮＤおよびｎ型ソース領域ＮＳと、ｐ型ウェル領域ＰＷとで構成され、ＮＰＮ型の寄生トランジスタＢｉＰ２は、ｎ型ドレイン領域ＮＤ、ｎ型ウェル領域ＮＷおよびｐ型ウェル領域ＰＷで構成される。
【００４６】
まず、本来の電流経路Ｉ１について説明する。入出力パッド電極ＰＤ１にサージが侵入すると、ｎ型単位トランジスタのｎ型ドレイン領域ＮＤとｐ型ウェル領域ＰＷとの間のＰＮ接合がブレイクダウンし、ブレイクダウン電流がｐ型ウェル領域ＰＷに流れ込む。そして、ｐ型ウェル領域ＰＷの寄生抵抗Ｒ１により寄生トランジスタＢｉＰ１のベース電位が上昇して閾値電圧Ｖｂｅを越えると、寄生トランジスタＢｉＰ１のコレクタ・エミッタ間に電流が流れる。つまり、入出力パッド電極ＰＤ１に侵入したサージは、保護素子ＥＳＤ１、基準電位配線ＧＮＤ１、パワークランプ回路ＰＣおよび電源電位配線ＶＤＤ１を経由して電源電位パッド電極ＰＤＶに抜ける。
【００４７】
本願発明者の検討によれば、本来の電流経路Ｉ１の他に、予期せぬ電流経路Ｉ２が発生することが判明した。つまり、上記のブレイクダウン電流により、寄生トランジスタＢｉＰ２のベース電位が上昇して閾値電圧Ｖｂｅを越えると、寄生トランジスタＢｉＰ２を経由して入出力パッド電極ＰＤ１から電源電位パッド電極ＰＤＶに電流が流れる。そして、ｎ型単位トランジスタＵＴＮの微細化に伴い、ｎ型単位トランジスタＵＴＮの電流耐性が低下しているため、本来の電流経路Ｉ１の他に予期せぬ電流経路Ｉ２が発生することで大量の電流が流れ、ｎ型単位トランジスタＵＴＮが熱破壊することが判明した。
【００４８】
また、熱破壊は、図２に示す、複数のｎ型単位トランジスタＵＴＮの内、入出力パッド電極ＰＤ１と電源電位配線ＶＤＤ１の給電部ＰＦＤ１とに近接して配置されたｎ型単位トランジスタＵＴＮで発生することが判明した。給電部ＰＦＤ１に近接したｎ型単位トランジスタＵＴＮの場合、寄生トランジスタＢｉＰ２のエミッタに接続された寄生抵抗が小さいため、寄生トランジスタＢｉＰ２のベース電位が容易に閾値電圧Ｖｂｅを越えてしまうものと推定される。
【００４９】
保護素子ＥＳＤ１を構成する複数のｎ型単位トランジスタＵＴＮの一部が破壊すると、保護素子ＥＳＤ１の電流耐性が低下するため、サージによる内部回路ＩＴＣ等の破壊を防止できなくなり、半導体体装置の信頼性が低下する。
【００５０】
本実施の形態は、上記の改善の余地に対する工夫を施しており、その内容を以下に説明する。図８は、本実施の形態の半導体装置の入出力セルＣＬ１の平面図、図９は、図８のＸ４−Ｘ４における断面図、図１０は、本実施の形態の半導体装置の動作説明図である。
【００５１】
図８に示すように、入出力セルＣＬ１は、保護素子ＥＳＤ１と、平面視において保護素子ＥＳＤ１の周囲を囲むｐ型ガードリングＰＨと、ロジック回路ＥＳＬ１用のｎチャネル型トランジスタＮＭＯＳおよびｐチャネル型トランジスタＰＭＯＳと、平面視において保護素子ＥＳＤ１ならびにｎチャネル型トランジスタＮＭＯＳおよびｐチャネル型トランジスタＰＭＯＳを囲むｎ型ガードリングＮＨと、を含む。そして、入出力セルＣＬ１が検討例の入出力セルＣＬ１と異なる点は、ｎ型ガードリングＮＨと電源電位配線ＶＤＤ１との交叉部に給電部ＰＦＤ１が設けられていないことである。なお、便宜上、検討例において給電部ＰＦＤ１が配置されていた、ｎ型ガードリングＮＨと電源電位配線ＶＤＤ１との交叉部をＡ部と呼ぶ。つまり、本実施の形態の半導体装置の入出力セルＣＬ１において、ｎ型ガードリングＮＨは、電源電位配線ＶＤＤ１には接続されていない。但し、ｎ型ガードリングＮＨは、保護素子ＥＳＤ１およびＡ部から離れて配置された給電部ＰＦＤ２において、電源電位配線ＶＤＤ２に接続されている。例えば、入出力セルＣＬ１のサイズは、Ｘ方向が５０μｍ、Ｙ方向が６０〜８０μｍ程度である。
【００５２】
図９に示すように、Ａ部と給電部ＰＦＤ２との間は、ｎ型ウェル領域ＮＷ、ｎ型ガードリングＮＨおよびシリサイド層ＳＩＬの積層構造体で接続されている。そして、給電部ＰＦＤ２において、ｎ型ウェル領域ＮＷ、ｎ型ガードリングＮＨおよびシリサイド層ＳＩＬは、電源電位配線ＶＤＤ２に接続されている。
【００５３】
つまり、図１０に示すように、Ａ部と給電部ＰＦＤ２との間には、配線抵抗Ｒ２が挿入されたこととなる。ここで、配線抵抗Ｒ２は、Ａ部から給電部ＰＦＤ２に至るシリサイド層ＳＩＬの配線抵抗と見なすことができる。なぜなら、積層構造体を構成するｎ型ウェル領域ＮＷ、ｎ型ガードリングＮＨおよびシリサイド層ＳＩＬの比抵抗を、それぞれ、比抵抗ｒ１、ｒ２およびｒ３とすると、ｒ３≪ｒ１、ｒ２の関係が成り立つからである。例えば、配線抵抗Ｒ２は、１０［Ω］程度とすることができる。
【００５４】
図１０にしめすように、寄生トランジスタＢｉＰ２のエミッタに配線抵抗Ｒ２を直列に接続しているため、ｐ型ウェル領域ＰＷにブレイクダウン電流が流れても、寄生トランジスタＢｉＰ２のベース電位が閾値Ｖｂｅを越えるのを防止できる。つまり、予期せぬ電流経路Ｉ２で、入出力パッド電極ＰＤ１から電源電位パッド電極ＰＤＶに流れる電流を防止することができる。従って、図８に示すＡ部および入出力パッド電極ＰＤ１に近接して配置されたｎ型単位トランジスタＵＴＮの熱破壊を防止することができる。そして、ｎ型単位トランジスタＵＴＮの一部が熱破壊することによる保護素子ＥＳＤ１の電流耐性の低下を防止できるため、半導体装置の信頼性を向上できる。
【００５５】
＜変形例１＞
変形例１は、上記実施の形態の変形例であり、図１１は、変形例１の半導体装置の要部等価回路図、図１２は、変形例１の半導体装置の入出力セルＣＬ１およびＣＬ２の平面図、図１３は、図１２のＸ５−Ｘ５における断面図である。変形例１は、図１および図１２に示すように、入出力セルＣＬ１に隣接して、ＣＭＯＳ構造の保護素子ＥＳＤ２を含む入出力セルＣＬ２が配置された例である。
【００５６】
図１１に示すように、入出力セルＣＬ２は、ｐチャネル型トランジスタＰＭＯＳおよびｎチャネル型トランジスタＮＭＯＳで構成されたロジック回路ＥＳＬ２と、ｎ型単位トランジスタＵＴＮとｐ型単位トランジスタＵＴＰで構成された保護素子ＥＳＤ２とを含む。例えば、半導体装置の外部から入出力パッド電極ＰＤ２に入力された信号は、順に、ロジック回路ＥＳＬ２、レベルシフト回路ＬＳを経由して内部回路ＩＴＣに転送される。
【００５７】
入出力パッド電極ＰＤ２と基準電位配線ＧＮＤ１との間には、ｎ型単位トランジスタＵＴＮからなる保護素子ＥＳＤ２が接続され、入出力パッド電極ＰＤ２と電源電位配線ＶＤＤ１との間には、ｐ型単位トランジスタＵＴＰからなる保護素子ＥＳＤ２が接続されている。
【００５８】
図１２に示すように、入出力パッド電極ＰＤ２は、入出力セルＣＬ２に接続されており、Ｘ方向において、入出力パッド電極ＰＤ２は、入出力パッド電極ＰＤ１に隣接し、入出力セルＣＬ２は、入出力セルＣＬ１に隣接している。ここで、隣接とは、２つのパッド電極間に他のパッド電極が挿入されていないこと、または、２つの入出力セルの間に他のセルが挿入されていないことを意味する。
【００５９】
図１２に示すように、保護素子ＥＳＤ２は、複数のｐ型単位トランジスタＵＴＰで構成されたｐ型の保護素子ＥＳＤ２と、複数のｎ型単位トランジスタＵＴＮで構成されたｎ型の保護素子ＥＳＤ２とを含む。ｐ型の保護素子ＥＳＤ２とｎ型の保護素子ＥＳＤ２とは、それぞれ、Ｘ方向およびＹ方向において、行列状に配置した複数のｐ型単位トランジスタＵＴＰおよび複数のｎ型単位トランジスタＵＴＮで構成してもよい。
【００６０】
複数のｐ型単位トランジスタＵＴＰは、ｎ型ウェル領域ＮＷ内に設けられており、ｎ型ウェル領域ＮＷ内には、複数のｐ型単位トランジスタＵＴＰを取り囲むｎ型ガードリングＮＨが形成されている。そして、ｎ型ガードリングＮＨと電源電位配線ＶＤＤ１との交叉部には、給電部ＰＦＤ５が設けられており、給電部ＰＦＤ５において、ｎ型ガードリングＮＨは電源電位配線ＶＤＤ１に接続されている。
【００６１】
複数のｎ型単位トランジスタＵＴＮは、ｐ型ウェル領域ＰＷ内に設けられており、ｐ型ウェル領域ＰＷ内には、複数のｎ型単位トランジスタＵＴＮを取り囲むｐ型ガードリングＰＨが形成されている。そして、ｐ型ガードリングＰＨと基準電位配線ＧＮＤ１との交叉部には、給電部ＰＦＤ３が設けられており、給電部ＰＦＤ３において、ｐ型ガードリングＰＨは基準電位配線ＧＮＤ１に接続されている。また、ｐ型ウェル領域ＰＷ内には、ロジック回路ＥＳＬ２を構成するｎチャネル型トランジスタＮＭＯＳも形成されている。
【００６２】
また、ｐ型ウェル領域ＰＷを囲むように、ｎ型ウェル領域ＮＷが配置されており、ｎ型ウェル領域ＮＷ内には、複数のｐ型単位トランジスタＵＴＰの他に、ロジック回路ＥＳＬ２を構成するｐチャネル型トランジスタＰＭＯＳも形成されている。さらに、ｎ型ウェル領域ＮＷ内には、ｐ型ガードリングＰＨ、ならびに、ロジック回路ＥＳＬ２を構成するｐチャネル型トランジスタＰＭＯＳおよびｎチャネル型トランジスタｎＭＯＳを取り囲むｎ型ガードリングＮＨ、が設けられており、ｎ型ガードリングＮＨは、給電部ＰＦＤ２において、電源電位配線ＶＤＤ２に接続されている。
【００６３】
図１３に示すように、入出力セルＣＬ２に含まれるｎ型ウェル領域ＮＷの下には、ディープウェル領域ＤＮＷが設けられている。また、入出力セルＣＬ１のＡ部のｎ型ガードリングＮＨと、入出力セルＣＬ２の給電部ＰＦＤ５のｎ型ガードリングＮＨとは、ｎ型ウェル領域ＮＷで電気的に接続されている。
【００６４】
従って、前記検討例の予期せぬ電流経路Ｉ２で流れる電流を防止するためには、入出力セルＣＬ２の給電部ＰＦＤ５を、入出力セルＣＬ１のＡ部から所望の距離Ｄだけ離間させることが肝要である。言い換えると、電源電位配線ＶＤＤ１の下部において、入出力セルＣＬ１のｎ型ガードリングＮＨから、入出力セルＣＬ２のｎ型ガードリングＮＨを所望の距離Ｄだけ離間させる必要がある。
【００６５】
つまり、入出力セルＣＬ１のｎ型ガードリングＮＨから、入出力セルＣＬ２のｎ型ガードリングＮＨに至るｎ型ウェル領域ＮＷの配線抵抗Ｒ３を、図１０で説明した、Ａ部から給電部ＰＦＤ２に至るシリサイド層ＳＩＬの配線抵抗Ｒ２より大とすることが肝要である。ｎ型ウェル領域ＮＷの比抵抗は、シリサイド層ＳＩＬの比抵抗よりも大きいため、距離Ｄは、図８および図９における、Ａ部から給電部ＰＦＤ２至る距離よりも小さくできる。因みに、距離Ｄは、１０μｍ程度とすることができる。
【００６６】
＜変形例２＞
変形例２は、上記実施の形態の変形例であり、上記変形例１と同様に、入出力セルＣＬ１に隣接して、ＣＭＯＳ構造の保護素子ＥＳＤ２を含む入出力セルＣＬ２が配置された例である。図１４は、比較例の半導体装置の断面図、図１５は、変形例２の半導体装置の平面図、図１６は、図１５のＸ６−Ｘ６における断面図である。
【００６７】
図１４に示すように、入出力セルＣＬ１に隣接して、ＣＭＯＳ構造の保護素子ＥＳＤ２を含む入出力セルＣＬ２が配置された場合、言い換えると、入出力セルＣＬ１の保護素子ＥＳＤ１を構成するｎ型単位トランジスタＵＴＮと、入出力セルＣＬ２の保護素子ＥＳＤ２を構成するｐ型単位トランジスタＵＴＰとが隣接して配置されている場合、半導体装置に、寄生トランジスタＢｉＰ３およびＢｉＰ４を含むサイリスタ構造が作り込まれる。そして、電源電位パッド電極ＰＤＶから基準電位パッド電極ＰＤＧに向かって電流が流れ続けるラッチアップ現象が発生する可能性がある。
【００６８】
ＰＮＰ型の寄生トランジスタＢｉＰ３は、入出力セルＣＬ２のｐ型単位トランジスタＵＴＰのｐ型ソース領域ＰＳをエミッタ、入出力セルＣＬ１のｎ型単位トランジスタＵＴＮが形成されたｐ型ウェル領域ＰＷをコレクタ、入出力セルＣＬ２のｐ型単位トランジスタＵＴＰが形成されたｎ型ウェル領域ＮＷをベース、とする。また、ＮＰＮ型の寄生トランジスタＢｉＰ４は、入出力セルＣＬ２のｐ型単位トランジスタＵＴＰが形成されたｎ型ウェル領域ＮＷをコレクタ、入出力セルＣＬ１のｎ型単位トランジスタＵＴＮのｎ型ソース領域ＮＳをエミッタ、入出力セルＣＬ１のｎ型単位トランジスタＵＴＮが形成されたｐ型ウェル領域ＰＷをベース、とする。
【００６９】
ｎ型ガードリングＮＨに電源電位配線ＶＤＤ２から電源電位を給電する場合、Ａ部と上記の給電部ＰＦＤ２との間に配線抵抗Ｒ２が介在する。一方、ｐ型単位トランジスタＵＴＰのｐ型ソース領域ＰＳおよびｎ型ゲートリングＮＨには、その上に配置された電源電位配線ＶＤＤ１から電源電位が供給される。この配線抵抗Ｒ２の影響で、ｐ型単位トランジスタＵＴＰのｐ型ソース領域ＰＳ（寄生トランジスタＢｉＰ３のエミッタ）と、ｎ型ウェル領域ＮＷ（寄生トランジスタＢｉＰ３のベース）との間に電位差が生じやすくなる。そして、寄生トランジスタＢｉＰ３のベース電流が発生し、寄生トランジスタＢｉＰ３がターンオンする。寄生トランジスタＢｉＰ３がターンオンすると、寄生トランジスタＢｉＰ３のコレクタ電流が、寄生トランジスタＢｉＰ４のベース電位を上昇させるため、寄生トランジスタＢｉＰ４がターンオンし、ラッチアップ現象が発生する。
【００７０】
図１５および図１６に示すように、変形例２の半導体装置では、入出力セルＣＬ１およびＣＬ２の間にｐ型ウェル領域ＰＷを設け、入出力セルＣＬ１のｎ型ウェル領域ＮＷと入出力セルＣＬ２のｎ型ウェル領域ＮＷとを分離する。さらに、ｐ型ウェル領域ＰＷの表面には、ｐ型ガードリングＰＨを設け、基準電位パッド電極ＰＤＧに接続することで、ｐ型ガードリングＰＨに基準電位を給電する。なお、ｐ型ウェル領域ＰＷを設けることなく、入出力セルＣＬ１のｎ型ウェル領域ＮＷと入出力セルＣＬ２のｎ型ウェル領域ＮＷとを、ｐ型の半導体基板ＳＵＢで分離する構造としてもよい。
【００７１】
このような構成とすることで、仮に、ＰＮＰ型の寄生トランジスタＢｉＰ３がターンオンしても、寄生トランジスタＢｉＰ３のコレクタ電流は、ｐ型ウェル領域ＰＷおよびｐ型ガードリングＰＨを介して基準電位パッド電極ＰＤＧに流れるため、上記のラッチアップ現象の発生を防止することができる。
【００７２】
＜変形例３＞
変形例３は、上記実施の形態の変形例である。図１７は、変形例３の半導体装置の断面図である。変形例３は、上記実施の形態の配線抵抗Ｒ２を低減する例である。
【００７３】
図１７に示すように、Ａ部から給電部ＰＦＤ２に至るｎ型ガードリングＮＨに沿って金属配線Ｍ１が配置されており、金属配線Ｍ１は、Ａ部および給電部ＰＦＤ２において、プラグ電極ＰＧ１でｎ型ガードリングＮＨに接続されている。シリサイド層ＳＩＬの比抵抗ｒ３に比べ、金属配線Ｍ１の比抵抗ｒ４は、一桁程度低く、ｒ４≪ｒ３と見なすことができる。つまり、Ａ部と給電部ＰＦＤ２との間を、シリサイド層ＳＩＬと金属配線Ｍ１とが並列接続された積層構造とすることで、Ａ部と給電部ＰＦＤ２との間の配線抵抗Ｒ４を上記の配線抵抗Ｒ２よりも低減することができる。
【００７４】
従って、上記実施の形態に比べ、Ａ部と給電部ＰＦＤ２との電位差を低減することができるため、変形例２で説明したラッチアップ現象の発生を抑制することができる。
【００７５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７６】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
主面を有する第１導電型の半導体基板と、
前記主面上に形成された第１パッド電極および第２パッド電極と、
前記主面上に形成され、前記第１パッド電極と接続された第１入出力セルおよび前記第２パッド電極と接続された第２入出力セルと、
前記第１入出力セルおよび前記第２入出力セルと交差して配置され、前記第２入出力セルに電源電位を供給する第１電源電位配線と、
前記第１入出力セルおよび前記第２入出力セルと交差して配置され、前記第１入出力セルおよび前記第２入出力セルに前記電源電位を供給する第２電源電位配線と、
前記第１入出力セルおよび前記第２入出力セルに基準電位を供給する第１基準電位配線と、
前記主面上に形成され、前記第１入出力セルおよび前記第２入出力セルに対して、前記第１パッド電極および前記第２パッド電極の反対側に配置された内部回路領域と、
を備え、
前記第１入出力セルは、
前記半導体基板内に形成された前記第１導電型の第１ウェル領域と、
前記半導体基板内に形成され、平面視において、前記第１ウェル領域を囲むように配置された、前記第１導電型とは異なる導電型である第２導電型の第２ウェル領域と、
前記半導体基板内に形成され、前記第２ウェル領域と接触し、断面視において前記第１ウェル領域と前記半導体基板との間に配置された前記第２導電型の第３ウェル領域と、
前記第１ウェル領域内に形成された第１保護素子と、
前記第２ウェル領域内に形成され、平面視において、前記第１ウェル領域を囲むように配置された前記第２導電型の第１ガードリングと、
を含み、
前記第２入出力セルは、
前記第２ウェル領域内に形成された第２保護素子と、
前記第２ウェル領域内に形成され、平面視において、前記第２保護素子を囲む前記第２導電型の第２ガードリングと、
を含み、
前記第１電源電位配線、前記第２電源電位配線および前記第１基準電位配線は、前記第１入出力セルおよび前記第２入出力セルの上に配置されて前記主面の第１方向に延在し、
前記第１方向と交差する第２方向において、前記第１電源電位配線は、前記第２電源電位配線よりも前記第１パッド電極および前記第２パッド電極に近接して配置され、
前記第１保護素子は、複数の第１トランジスタで構成され、
前記第１トランジスタは、
前記半導体基板の前記主面上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両側において、前記第１ウェル領域内に配置された前記第２導電型の第１半導体領域および前記第２導電型の第２半導体領域と、
を含み、
前記第２保護素子は、複数の第２トランジスタで構成され、
前記第２トランジスタは、
前記半導体基板の前記主面上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の両側において、前記第２ウェル領域内に配置された前記第１導電型の第３半導体領域および前記第１導電型の第４半導体領域と、
を含み、
前記第１半導体領域は、前記第１パッド電極に接続され、
前記第２半導体領域は、前記第１基準電位配線に接続され、
前記第３半導体領域は、前記第２パッド電極に接続され、
前記第４半導体領域は、前記第１電源電位配線に接続され、
前記第１方向と交差する第２方向において、前記第１電源電位配線は、前記第２電源電位配線よりも前記第１パッド電極に近接して配置されており、
前記第２入出力セルにおいて、前記第２ガードリングは、第１給電部で前記第１電源電位配線に接続されており、
前記第１入出力セルにおいて、前記第１ガードリングは、第２給電部で前記第２電源電位配線に接続されているが、前記第１電源電位配線には接続されていない、半導体装置。
［付記２］
付記１に記載の半導体装置において、
前記第１ガードリングの表面上にはシリサイド層が形成されている、半導体装置。
［付記３］
付記２に記載の半導体装置において、
前記第１方向において、前記第１ガードリングから前記第２ガードリングに至る前記第２ウェル領域の第１抵抗値は、前記第１ガードリングと前記第１電源電位配線とが交差する領域から前記第２給電部に至る前記シリサイド層の第２抵抗値よりも大きい、半導体装置。
【符号の説明】
【００７７】
ＢｉＰ１、ＢｉＰ２、ＢｉＰ３、ＢｉＰ４  寄生トランジスタ
ＣＬ  セル
ＣＬ１、ＣＬ２  入出力セル
ＣＬＰ  電源セル
ＤＮＷ  ディープウェル領域（ｎ型ウェル領域、ｎ型半導体領域）
ＥＳＤ１、ＥＳＤ２  保護素子
ＥＳＬ１、ＥＳＬ２  ロジック回路（入出力ロジック回路）
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＮＤ１、ＧＮＤ２  基準電位配線（入出力用基準電位配線）
ＧＮＤＬ  基準電位配線（内部用基準電位配線）
Ｉ１、Ｉ２  電流経路
ＩＬ１〜ＩＬ６  絶縁膜（層間絶縁膜）
ＩＴＣ  内部回路（内部ロジック回路）
ＬＳ  レベルシフト回路
Ｍ１、Ｍ２、Ｍ３  金属配線
ＮＤ  ｎ型ドレイン領域（ｎ型半導体領域）
ＮＨ  ｎ型ガードリング（ｎ型半導体領域）
ＮＭＯＳ  ｎチャネル型トランジスタ
ＮＳ  ｎ型ソース領域（ｎ型半導体領域）
ＮＷ  ｎ型ウェル領域（ｎ型半導体領域）
ＰＣ  パワークランプ回路
ＰＤ  パッド電極（端子）
ＰＤ１、ＰＤ２  入出力パッド電極
ＰＤＧ  基準電位パッド電極
ＰＤＮ  ｐ型ドレイン領域（ｐ型半導体領域）
ＰＤＶ  電源電位パッド電極
ＰＦＤ１、ＰＦＤ２、ＰＦＤ３、ＰＦＤ４、ＰＦＤ５  給電部
ＰＧ１、ＰＧ２、ＰＧ３  プラグ電極（金属導体層）
ＰＨ  ｐ型ガードリング（ｐ型半導体領域）
ＰＭＯＳ  ｐチャネル型トランジスタ
ＰＳ  ｐ型ソース領域（ｐ型半導体領域）
ＰＷ  ｐ型ウェル領域（ｐ型半導体領域）
Ｒ１  寄生抵抗
Ｒ２、Ｒ３，Ｒ４  配線抵抗（寄生抵抗）
ＲＩＴ  内部回路領域
ＲＡ  保護素子領域
ＲＢ  ロジック回路領域（入出力ロジック回路領域）
ＳＩＬ  シリサイド層
ＳＴＩ  素子分離膜
ＳＵＢ  半導体基板
ＳＵＢａ  主面
ＵＴＮ  ｎ型単位トランジスタ
ＵＴＰ  ｐ型単位トランジスタ
ＶＤＤ１、ＶＤＤ２  電源電位配線（入出力用電源電位配線）
ＶＤＤＬ  電源電位配線（内部用電源電位配線）
【図１】
2020161721.tif 000003
【図２】
2020161721.tif 000004
【図３】
2020161721.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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