(57)【要約】【課題】相補読出方式で、専用回路を不要とし簡単な構成で全消去および書込状態を確実に判定することができるようにした不揮発性メモリ読出回路を提供する。【解決手段】一対のメモリセル１ａ、１ｂを１ビットのメモリセル１とする。センスアンプ２は、アンプ部３の一方の入力端子にオフセット付加部４が設けられる。アンプ部３は、メモリセル１ａの入力とメモリセル１ｂのオフセット付加部４を介した入力から、差分を演算して「０」または「１」の出力をする。通常の書込状態では、メモリセル１ａ、１ｂの一方が書込状態で、他方が消去状態であるから、これらの差からデータの読出ができる。また、全消去状態では、メモリセル１ａ、１ｂともに書込状態か消去状態であるから、オフセット分によりデータが確定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対のメモリセル（１ａ、１ｂ）と、
オフセットを有し前記一対のメモリセルのそれぞれから出力される信号を比較するセンスアンプ（２、２０、２１）と
を備えた不揮発性メモリ読出回路。
【請求項２】
前記センスアンプ（２、２０）は、内部回路を構成するペア素子（２ａおよび２ｃ、２ｂおよび２ｄ、２ｅおよび２ｆ、２０ａおよび２０ｂ、２０ｃおよび２０ｄ）のペア比が異なるように設けられる請求項１に記載の不揮発性メモリ読出回路。
【請求項３】
前記センスアンプ（２１）は、内部回路を構成するペア素子（２１ａ、２１ｃ）のバックゲート電圧を異なる電圧に設定された請求項１に記載の不揮発性メモリ読出回路。
【請求項４】
前記センスアンプ（２１）は、少なくともデータ消去時に前記バックゲート電圧を異なる電圧に設定してオフセットを設定する電圧設定回路（２２）により切替可能に構成された請求項３に記載の不揮発性メモリ読出回路。
【請求項５】
前記センスアンプ（２、２１）は、前記一対のメモリセルの記憶状態に応じた電流値を比較するように構成された請求項１から４のいずれか一項に記載の不揮発性メモリ読出回路。
【請求項６】
前記センスアンプ（２０）は、前記一対のメモリセルの記憶状態に応じた電圧値を比較するように構成された請求項１から４のいずれか一項に記載の不揮発性メモリ読出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ読出回路に関する。
【背景技術】
【０００２】
不揮発性メモリの使用形態として相補読出方式を採用する場合には、消去処理を実行した直後において、一対のメモリセルが両方共に消去状態となるため、使用上においては次に示す課題がある。
【０００３】
第１に、２つのメモリセルの入力が同じ値であるから、これらの差分を演算するセンスアンプの出力結果が不定となる。このため、使用形態として、例えばメモリに格納しているデータを回路の調整値として使用している場合、製品動作にて、全消去状態で調整値読出を実行すると、不定値を調整値として取り込んでしまい、製品の回路特性が大幅にずれてしまう懸念がある。
【０００４】
また、センスアンプの出力が不定となることで、出力状態が一方に決まらず、時間的に変化する状態となっていわゆる「ばたつき」が生ずる。そして、出力の「ばたつき」が発生すると、出力が変化する際にセンスアンプ内に貫通電流が発生するという課題がある。
【０００５】
このような不具合を回避するためには、ユーザが消去状態での読出を実行しないように、使用上の制約を設けるなどすることが考えられる。しかしながら、特殊な使用状況においては、以下のような課題が残る。
【０００６】
すなわち、データの消去後において、データ書込前に電源が瞬断するというケースでは、電源復帰後に書込モードに移行する前に、メモリ読出の処理を実行してしまうことがあり、このケースでは前述の不具合が発生してしまうことになる。
【０００７】
この場合、何らかの影響でデータが変化してしまって、メモリセルが全消去状態になった場合には、不定値の転び方によっては所望の値から調整値からはずれているが、その状態を検出できないことが考えられる。また、このような状況は誤って一対のメモリセルを両方書込状態にした場合にも該当する課題である。
【０００８】
このため、上記の課題を解決するためには、全消去状態を判定するための専用のセンスアンプもしくは切替スイッチとリファレンス回路の追加が必要となり、この場合にはコストアップにつながるという別の課題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−２１１８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上記事情を考慮してなされたもので、その目的は、相補読出方式で、専用回路の追加を不要とし簡単な構成で全消去および書込状態を確実に判定することができるようにした不揮発性メモリ読出回路を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１に記載の不揮発性メモリ読出回路は、一対のメモリセル（１ａ、１ｂ）と、オフセットを有し前記一対のメモリセルのそれぞれから出力される信号を比較するセンスアンプ（２、２０、２１）とを備えている。
【００１２】
上記構成を採用することにより、データ「１」または「０」を記憶させるときには、一対のメモリセルのそれぞれに対して書込状態もしくは消去状態の異なるデータを書き込むことで、その大小関係からセンスアンプによりデータを読み出すことができる。
【００１３】
また、データを消去する場合には、一対のメモリセルの双方を書込状態もしくは消去状態にすることで、センスアンプでは、一対のメモリセルから同じ状態の信号でありながら、オフセットがあることで不安定な状態となることあく、必ずオフセットの差に応じた一方の出力として得ることができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態を示す電気的構成図
【図２】書込状態でのメモリセルの状態の対応図
【図３】全消去状態でのメモリセルの状態の対応図
【図４】書込状態および未書き込み状態でのメモリセルデータの比較を示す図
【図５】第２実施形態を示す電気的構成図
【図６】第３実施形態を示す電気的構成図
【図７】第４実施形態を示す電気的構成図
【図８】バックゲート電圧の切替回路を示す電気的構成図
【図９】メモリセルの寿命を比較して示す図
【発明を実施するための形態】
【００１５】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図４を参照して説明する。
図１は不揮発性メモリの１ビット分のメモリセルと読出回路部分の電気的構成である。相補読出方式では、１ビット分のセル１として、２個の書き換え可能なメモリセル１ａおよび１ｂを一対のメモリセルとして対応付けている。一対のメモリセル１ａ、１ｂは、一方を書込状態、他方を消去状態とし、それらメモリセルから出力される電流値を比較することで、「０」、「１」のデータを生成する方式である。ここでは、例えば、書込状態を低閾値電圧状態とし、消去状態を高閾値電圧状態としている。
【００１６】
センスアンプ２は、アンプ部３とオフセット付加部４とから構成されている。ここで、アンプ部３はオフセットが無い理想的なものを想定している。アンプ部３は、一対のメモリセル１ａ、１ｂからの電流が入力されると、これを比較して出力を判定する。センスアンプ部３の一方の入力端子にはメモリセル１ａが接続され、他方の入力端子にはオフセット付加部４を介してメモリセル１ｂが接続される。これにより、センスアンプ２では、メモリセル１ｂからの電流がオフセット部４によりオフセット分だけ大きい電流値となって入力されることになる。
【００１７】
次に、図２に示すように、データ書き込み状態が「０」である場合には、メモリセル１ａが書込状態であり、メモリセル１ｂが消去状態である。この状態では、センスアンプ２に対して、低閾値電圧のメモリセル１ａからの電流は流れ込み、高閾値電圧のメモリセル１ｂからは電流が流れない。これによって、センスアンプ２では、「０」の書込状態が判定される。この場合には、オフセット部４によるオフセット分の違いは実質的に判定結果には影響していない。
【００１８】
また、図２に示すように、データ書き込み状態が「１」である場合には、メモリセル１ａが消去状態であり、メモリセル１ｂが書込状態である。この状態では、センスアンプ２に対して、高閾値電圧のメモリセル１ａからは電流が流れず、低閾値電圧のメモリセル１ｂからは電流が流れ込む。これによって、センスアンプ２では、「１」の書込状態が判定される。この場合にも、オフセット部４によるオフセット分の違いは実質的に判定結果には影響していない。
【００１９】
一方、図３に示すように、データ書込状態が、データ消去に相当する全消去状態もしくは全書込状態では、メモリセル１ａおよび１ｂがともに消去状態であるか、ともに書込状態であるかのいずれかの場合となる。いずれの状態においても、センスアンプ２に対して、メモリセル１ａおよび１ｂからともに電流が流れない状態か、ともに電流が流れ込む状態かである。センスアンプ２では、いずれの状態でもメモリセル１ｂから入力される電流のレベルがオフセットの分だけ高いことになるため「１」の書込状態が判定される。つまり、全消去状態もしくは全書込状態では、センスアンプ２の出力が必ず「１」となる。この出力結果は、ビットのデータが全て「１」として読み出されることになる。
【００２０】
図４に示しているように、８ビットのアドレス毎のデータが書込状態では、書込済みアドレスでは、８ビットのビット毎に「０」または「１」のデータが読み出される。一方、未書き込みアドレスでは、８ビットの全てのビットが「１」のデータが記憶された状態として読み出される。これにより、状態によって変動するビットデータがなくなり、不定値の読出誤りを回避することができる。
【００２１】
このような本実施形態によれば、一対のメモリセル１ａ、１ｂからセンスアンプ２のアンプ部３に入力する電流の一方にオフセット付加部４によりオフセットを付加する構成とすることで、全消去状態あるいは全書込状態においても常に一方の値のデータを出力することができ、不安定な出力状態を解消することができる。
【００２２】
（第２実施形態）
図５は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、センスアンプ２の具体的な構成とオフセット付加部４の構成を示すものである。
【００２３】
センスアンプ２は、電流入力型の差動アンプを構成しており、メモリセル１ａの入力段にはカレントミラー回路を構成する一対のｐチャンネル型のＭＯＳトランジスタ２ａ、２ｂが設けられる。また、メモリセル１ｂの入力段には同じくカレントミラー回路を構成する一対のｐチャンネル型のＭＯＳトランジスタ２ｃ、２ｄが設けられる。
【００２４】
ＭＯＳトランジスタ２ｂおよび２ｄのソースは電源ＶＤに接続され、ドレインはそれぞれカレントミラー回路を構成する一対のｎチャンネル型のＭＯＳトランジスタ２ｅ、２ｆを介してグランドに接続される。ＭＯＳトランジスタ２ｆのドレインが出力端子として設定される。
【００２５】
上記構成において、センスアンプ２のアンプ部３としては上記の構成そのものとして対応しており、オフセット付加部４としては、センスアンプ２を構成するＭＯＳトランジスタ２ａ〜２ｆの一部のペア比を異なるように設定することで設ける。ペア比を異なる設定とする方法として、例えば、図５中、Ａで示す破線で囲んだＭＯＳトランジスタ２ａと２ｃをペアとして、両者のサイズに差分をつけることでペア比を崩してオフセットを設けることができる。
【００２６】
あるいは、図５中、Ｂで示す破線で囲んだＭＯＳトランジスタ２ｂと２ｄをペアとしたり、Ｃで示す破線で囲んだＭＯＳトランジスタ２ｅと２ｆをペアとして両者のサイズに差分をつけることでペア比を崩してオフセットを設けることができる。
【００２７】
このような第２実施形態によれば、センスアンプ２のオフセット付加部４として、アンプ部３を構成するＭＯＳトランジスタのペア比を異ならせる構成とすることで第１実施形態と同様の作用効果を得ることができる。
【００２８】
（第３実施形態）
図６は第３実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態では、センスアンプ２に代えて電圧入力型のセンスアンプ２０を設けるものである。
【００２９】
センスアンプ２０は、電圧入力型の差動アンプを構成しており、入力段にはペアとなるｎチャンネル型のＭＯＳトランジスタ２０ａ、２０ｂが配置され、メモリセル１ａ、１ｂのそれぞれの出力電圧がゲートに与えられるように接続されている。ＭＯＳトランジスタ２０ａ、２０ｂのドレインは、カレントミラー回路を構成する一対のｐチャンネル型のＭＯＳトランジスタ２０ｃ、２０ｄを介して電源ＶＤに接続され、ソースは共通にしてｎチャンネル型のＭＯＳトランジスタ２０ｅを介してグランドに接続される。ＭＯＳトランジスタ２ｂのドレインが出力端子として設定される。
【００３０】
上記構成において、センスアンプ２０のアンプ部３としては上記の構成そのものとして対応しており、オフセット付加部４としては、センスアンプ２を構成するＭＯＳトランジスタ２０ａ〜２０ｄの一部のペア比を異なるように設定することで設ける。
【００３１】
ペア比を異なる設定とする方法として、例えば、図６中、Ｄで示す破線で囲んだＭＯＳトランジスタ２０ａと２０ｂをペアとして、両者のサイズに差分をつけることでペア比を崩してオフセットを設けることができる。あるいは、図６中、Ｅで示す破線で囲んだＭＯＳトランジスタ２０ｃと２０ｄをペアとして、両者のサイズに差分をつけることでペア比を崩してオフセットを設けることができる。
したがって、このような第３実施形態によっても第２実施形態と同様の効果を得ることができる。
【００３２】
（第４実施形態）
図７から図９は第４実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態では、センスアンプ２１を設け、オフセット付加部として機能する電圧設定回路２２を設ける構成としている。電圧設定回路２２は、バックゲート電圧を切替設定するように構成される。この場合、通常のＭＯＳトランジスタはバックゲート電圧が共通に付与されるが、ペアとなるＭＯＳトランジスタの一方に異なるバックゲート電圧が与えられることで、オフセットが発生することを利用してオフセット付加部として機能させるものである。
【００３３】
センスアンプ２１の構成を示す図７において、第２実施形態で示したｐチャンネル型のＭＯＳトランジスタ２ａ、２ｂに代えて、ｐチャンネル型のＭＯＳトランジスタ２１ａ、２１ｂを設ける構成としている。他のＭＯＳトランジスタ２ｂ、２ｄ、２ｅ、２ｆはセンスアンプ２と同じである。
【００３４】
図８は電圧設定回路２２の構成を示している。電圧設定回路２２は、電源２３から直流電圧ＶＡをＭＯＳトランジスタ２１ａのバックゲート電圧Ｖｂｇ１として与える構成である。また、電圧設定回路２２は、切替スイッチ２５により電源２３の直流電圧ＶＡもしくは電源２４の直流電圧ＶＢをＭＯＳトランジスタ２１ｂのバックゲート電圧Ｖｂｇ２として与える構成である。
【００３５】
切替スイッチ２５は、制御部から与えられる切替信号Ｓｘにより切り替えられる。切替スイッチ２５は、ＭＯＳトランジスタ２１ｂのバックゲート電圧Ｖｂｇ２として、切替信号Ｓｘにより、読出時には直流電圧ＶＡを与え、全消去を確認する際には直流電圧ＶＢを与えるように動作する。
【００３６】
この構成を採用することにより、通常の読出時は、電圧切替回路２２によりＭＯＳトランジスタ２１ａ、２１ｂのペアの入力に対してセンスアンプ２１にオフセットを無くすように切り替え設定して読出を行うことができる。そして、メモリセル１ａ、１ｂの全消去状態あるいは全書込状態を確認する際のみ、電圧切替回路２２によりＭＯＳトランジスタ２１ａ、２１ｂのペアにオフセットを発生させて、不安定な読出状態を解消できる。
【００３７】
次に、図９を参照してメモリセルの寿命について説明する。図９は、第１〜第３実施形態による読出方式でのメモリセルの寿命を従来方式のものと比較して示している。
まず、単一のメモリセルによりデータを読み出すリファレンス読出方式について簡単に説明する。図９中、下段に示す比較２では、メモリセルに書き込んだ状態を判定するのに、リファレンスとして設定された閾値電圧と比較をして判定する。この場合、閾値電圧は通常「０」と「１」との中間レベルに設定するので、メモリセルの書込状態が経時劣化によって閾値電圧に達した時が寿命となるので、図中Ｔ２で示す時間が寿命となる。
【００３８】
これに対して、図９中、中段に示す比較１は、一対のメモリセル１ａ、１ｂを１ビットに割り当てる従来の相補読出方式の寿命Ｔ１を示している。相補読出方式では、一対のメモリセル１ａ、１ｂの差分から情報を読み出すので、両者の差がなくなるまでの期間が寿命Ｔ１となる。したがって、上記した比較２のリファレンス方式の寿命Ｔ２に比べて大幅に寿命を延ばすことができ、寿命規格Ｔｘに対する寿命マージンを改善することができている。
【００３９】
一方、図９中、上段に示す第１〜第３実施形態におけるオフセットを付加した相補読出方式では、一方にオフセット付加することで、両者に差分を発生させて確実にデータを確定することができる。このため、「１」が書込状態の場合には、オフセットを付加した分だけ寿命ＴＬが上記したオフセットを付加していない場合に比べて少し短くなる。しかし、この寿命が短くなる分については、相補読出方式による寿命マージンの増加分と比較すると十分小さく、図９に示した寿命規格Ｔｘの場合、本実施形態で発生する寿命マージンの減少は問題にならない程度である。
【００４０】
また、全消去状態でのセンスアンプ２での判定を一方側に設定するためのオフセットは、判定が確実に行えるオフセット量であれば、オフセット付加量を調整することで寿命ＴＬの不必要な減少を抑制することができる。
【００４１】
そして、本実施形態においては、メモリセル１ａ、１ｂの全消去状態もしくは全書込状態を確認する際のみ、電圧切替回路２２によりＭＯＳトランジスタ２１ａ、２１ｂのペアにオフセットを発生させるようにしているので、相補読出方式の一般的な構成と比較して、実質寿命マージンの減少を無くすことができる。
【００４２】
なお、メモリセル１ａ、１ｂの全消去状態もしくは全書込状態の確認は、任意のタイミングで実施可能であり、例えば、任意の読出回数毎、任意の動作時間毎、不揮発性メモリ回路起動毎、などが考えられる。
【００４３】
上記実施形態は、第２実施形態におけるＭＯＳトランジスタ２ａ、２ｃのペアをＭＯＳトランジスタ２１ａ、２１ｃに置き換えた構成で説明したが、これに限らず、ＭＯＳトランジスタ２ｂ、２ｄのペアあるいはＭＯＳトランジスタ２ｅ、２ｆのペアに適用することもできる。
さらに、上記実施形態は、第２実施形態の構成に適用した場合で説明したが、これに限らず、第３実施形態に適用することもできる。
【００４４】
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００４５】
第２および第３実施形態では、オフセット付加部４は、ペアとなるＭＯＳトランジスタの面積比を異なるようにして設定することにより設ける構成で説明したが、他の手段によりオフセットを発生させる構成を採用することもできる。
【００４６】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００４７】
図面中、１はセル、１ａ、１ｂはメモリセル、２、２０、２１はセンスアンプ、３はアンプ部、４はオフセット付加部、２２は切替回路である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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