(57)【要約】【課題】データの誤書込みを抑制する。【解決手段】一実施形態の磁気記憶装置は、直列に接続された磁気抵抗効果素子及びスイッチング素子を含むメモリセルを備える。上記磁気抵抗効果素子は、上記メモリセル内に第１方向に電流を流す第１書込み動作に応じて第１抵抗状態から上記第１抵抗状態より低い第２抵抗状態となり、上記メモリセル内に上記第１方向と反対の第２方向に電流を流す第２書込み動作に応じて上記第２抵抗状態から上記第１抵抗状態となるように構成される。上記スイッチング素子は、上記第１方向に対応づけられた第１ホールド電圧を有し、上記第２方向に対応づけられて上記第１ホールド電圧より低い第２ホールド電圧を有する。【選択図】図７
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【特許請求の範囲】
【請求項１】
直列に接続された磁気抵抗効果素子及びスイッチング素子を含むメモリセルを備え、
前記磁気抵抗効果素子は、
前記メモリセル内に第１方向に電流を流す第１書込み動作に応じて第１抵抗状態から前記第１抵抗状態より低い第２抵抗状態となり、
前記メモリセル内に前記第１方向と反対の第２方向に電流を流す第２書込み動作に応じて前記第２抵抗状態から前記第１抵抗状態となる
ように構成され、
前記スイッチング素子は、
前記第１方向に対応づけられた第１ホールド電圧を有し、
前記第２方向に対応づけられて前記第１ホールド電圧より低い第２ホールド電圧を有する
磁気記憶装置。
【請求項２】
前記スイッチング素子は、
第１電極材と、
前記第１電極材と異なる物質を含む第２電極材と、
前記第１電極材と前記第２電極材との間のスイッチング材と、
を含む、
請求項１記載の磁気記憶装置。
【請求項３】
前記第１書込み動作において前記メモリセルに印可される第１書込み電圧の絶対値と、前記第２書込み動作において前記メモリセルに印可される第２書込み電圧の絶対値とは、等しい、
請求項１記載の磁気記憶装置。
【請求項４】
前記第１電極材及び前記第２電極材は、炭素（Ｃ）、窒化炭素（ＣＮ）、窒化タングステン（ＷＮ）、及び窒化チタン（ＴｉＮ）から選択される少なくとも１つの物質を含む、
請求項２記載の磁気記憶装置。
【請求項５】
前記スイッチング素子は、
前記第１方向に対応づけられた第１閾値電圧と、
前記第２方向に対応づけられた第２閾値電圧と、
を有する、
請求項１記載の磁気記憶装置。
【請求項６】
前記第１閾値電圧と前記第２閾値電圧とは、等しい、
請求項５記載の磁気記憶装置。
【請求項７】
前記第１閾値電圧と前記第２閾値電圧とは、互いに異なる、
請求項５記載の磁気記憶装置。
【請求項８】
前記第１閾値電圧は、前記第１書込み動作において前記メモリセルに印可される第１書込み電圧の半分よりも大きく、
前記第２閾値電圧は、前記第２書込み動作において前記メモリセルに印可される第２書込み電圧の半分よりも大きい、
請求項５記載の磁気記憶装置。
【請求項９】
前記スイッチング材は、テルル（Ｔｅ）、セレン（Ｓｅ）、及び硫黄（Ｓ）から選択される少なくとも１つのカルコゲン元素を含む、
請求項２記載の磁気記憶装置。
【請求項１０】
前記スイッチング材は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）、チタン（Ｔｉ）、及びビスマス（Ｂｉ）から選択される少なくとも１つの元素を更に含む、
請求項９記載の磁気記憶装置。
【請求項１１】
前記磁気抵抗効果素子は、
第１強磁性体と、
第２強磁性体と、
前記第１強磁性体と前記第２強磁性体との間の非磁性体と、
を含む、
請求項１記載の磁気記憶装置。
【請求項１２】
前記スイッチング素子は、二端子間スイッチング素子である、
請求項１記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、磁気記憶装置に関する。
【背景技術】
【０００２】
磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−６７９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データの誤書込みを抑制する。
【課題を解決するための手段】
【０００５】
実施形態の磁気記憶装置は、直列に接続された磁気抵抗効果素子及びスイッチング素子を含むメモリセルを備える。上記磁気抵抗効果素子は、上記メモリセル内に第１方向に電流を流す第１書込み動作に応じて第１抵抗状態から上記第１抵抗状態より低い第２抵抗状態となり、上記メモリセル内に上記第１方向と反対の第２方向に電流を流す第２書込み動作に応じて上記第２抵抗状態から上記第１抵抗状態となるように構成される。上記スイッチング素子は、上記第１方向に対応づけられた第１ホールド電圧を有し、上記第２方向に対応づけられて上記第１ホールド電圧より低い第２ホールド電圧を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る磁気記憶装置の構成を説明するためのブロック図。
【図２】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。
【図３】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図４】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図５】第１実施形態に係る磁気記憶装置のメモリセルの構成を説明するための断面図。
【図６】第１実施形態に係る磁気記憶装置におけるメモリセルの選択動作を説明するための模式図。
【図７】第１実施形態に係る磁気記憶装置における書込み動作及び読出し動作と、メモリセルの電流−電圧特性との関係を説明するためのダイアグラム。
【図８】比較例に係る磁気記憶装置における書込み動作及び読出し動作と、メモリセルの電流−電圧特性との関係を説明するためのダイアグラム。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
【０００８】
１．第１実施形態
第１実施形態に係る磁気記憶装置について説明する。第１実施形態に係る磁気記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistive effect）を有する素子（ＭＴＪ素子、又はmagnetoresistive effect elementとも言う。）を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置である。
【０００９】
１．１  構成
まず、第１実施形態に係る磁気記憶装置の構成について説明する。
【００１０】
１．１．１  磁気記憶装置の構成
図１は、第１実施形態に係る磁気記憶装置の構成を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備えている。
【００１１】
メモリセルアレイ１０は、各々が行（row）、及び列（column）の組に対応付けられた複数のメモリセルＭＣを備えている。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
【００１２】
ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
【００１３】
カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列を選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。
【００１４】
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。
【００１５】
書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。
【００１６】
読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプ（図示せず）を含む。
【００１７】
電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
【００１８】
入出力回路１７は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。
【００１９】
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【００２０】
１．１．２  メモリセルアレイの構成
次に、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。図２では、ワード線ＷＬが２つの小文字のアルファベット（“ｕ”及び“ｄ”）と、インデックス（“＜＞”）と、を含む添え字によって分類されて示されている。
【００２１】
図２に示すように、メモリセルＭＣ（ＭＣｕ及びＭＣｄ）は、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞））のうちの１本と、複数のワード線ＷＬｄ（ＷＬｄ＜０＞、ＷＬｄ＜１＞、…、ＷＬｄ＜Ｍ＞）及びＷＬｕ（ＷＬｕ＜０＞、ＷＬｕ＜１＞、…、ＷＬｕ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣｄ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬｄ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続され、メモリセルＭＣｕ＜ｉ、ｊ＞は、ワード線ＷＬｕ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。
【００２２】
なお、添え字の“ｄ”及び“ｕ”はそれぞれ、複数のメモリセルＭＣのうちの、（例えば、ビット線ＢＬに対して）下方に設けられたもの、及び上方に設けられたもの、を便宜的に識別するものである。メモリセルアレイ１０の立体的な構造の例については、後述する。
【００２３】
メモリセルＭＣｄ＜ｉ、ｊ＞は、直列に接続されたスイッチング素子ＳＥＬｄ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｄ＜ｉ、ｊ＞を含む。メモリセルＭＣｕ＜ｉ、ｊ＞は、直列に接続されたスイッチング素子ＳＥＬｕ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｕ＜ｉ、ｊ＞を含む。
【００２４】
スイッチング素子ＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するセレクタとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のスイッチング素子ＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔ以下の場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、スイッチング素子ＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。
【００２５】
磁気抵抗効果素子ＭＴＪは、スイッチング素子ＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書き込み可能であり、書き込まれたデータを不揮発に保持し、読み出し可能である記憶素子として機能する。
【００２６】
次に、メモリセルアレイ１０の断面構造について図３及び図４を用いて説明する。図３及び図４は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図の一例を示している。図３及び図４はそれぞれ、メモリセルアレイ１０を互いに交差する異なる方向から見た断面図である。
【００２７】
図３及び図４に示すように、メモリセルアレイ１０は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。すなわち、図３及び図４はそれぞれ、メモリセルアレイ１０を、Ｙ方向及びＸ方向から見た断面図である。
【００２８】
半導体基板２０上には、例えば、複数の導電体２１が設けられる。複数の導電体２１は、導電性を有し、ワード線ＷＬｄとして機能する。複数の導電体２１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。なお、図３及び図４では、複数の導電体２１が半導体基板２０上に設けられる場合について説明したが、これに限られない。例えば、複数の導電体２１は、半導体基板２０に接することなく、上方に離れて設けられてもよい。
【００２９】
１つの導電体２１の上面上には、各々がスイッチング素子ＳＥＬｄとして機能する複数の素子２２が設けられる。１つの導電体２１の上面上に設けられる複数の素子２２は、例えば、Ｘ方向に沿って並んで設けられる。すなわち、１つの導電体２１の上面には、Ｘ方向に沿って並ぶ複数の素子２２が共通して接続される。なお、素子２２の構成の詳細については、後述する。
【００３０】
複数の素子２２の各々の上面上には、磁気抵抗効果素子ＭＴＪｄとして機能する素子２３が設けられる。複数の素子２３の各々の上面は、複数の導電体２４のいずれか１つに接続される。複数の導電体２４は、導電性を有し、ビット線ＢＬとして機能する。複数の導電体２４は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。すなわち、１つの導電体２４には、Ｙ方向に沿って並ぶ複数の素子２３が共通して接続される。なお、図３及び図４では、複数の素子２３の各々が素子２２上、及び導電体２４上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２３の各々は、導電性のコンタクトプラグ（図示せず）を介して、素子２２、及び導電体２４と接続されていてもよい。
【００３１】
１つの導電体２４の上面上には各々がスイッチング素子ＳＥＬｕとして機能する複数の素子２５が設けられる。１つの導電体２４の上面上に設けられる複数の素子２５は、例えば、Ｙ方向に沿って並んで設けられる。すなわち、１つの導電体２４の上面には、Ｙ方向に沿って並ぶ複数の素子２５が共通して接続される。なお、素子２５は、例えば、素子２２と同等の構成を有する。
【００３２】
複数の素子２５の各々の上面上には、磁気抵抗効果素子ＭＴＪｕとして機能する素子２６が設けられる。複数の素子２６の各々の上面は、複数の導電体２７のいずれか１つに接続される。複数の導電体２７は、導電性を有し、ワード線ＷＬｕとして機能する。複数の導電体２７は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。すなわち、１つの導電体２７には、Ｘ方向に沿って並ぶ複数の素子２６が共通して接続される。なお、図３及び図４では、複数の素子２６の各々が素子２５上、及び導電体２７上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２６の各々は、導電性のコンタクトプラグ（図示せず）を介して、素子２５、及び導電体２７と接続されていてもよい。
【００３３】
以上のように構成されることにより、メモリセルアレイ１０は、１本のビット線ＢＬに対して、２本のワード線ＷＬｄ及びＷＬｕの組が対応する構造となる。そして、メモリセルアレイ１０は、ワード線ＷＬｄとビット線ＢＬとの間にメモリセルＭＣｄが設けられ、ビット線ＢＬとワード線ＷＬｕとの間にメモリセルＭＣｕが設けられ、Ｚ方向の異なる高さの位置に設けられた複数の層がメモリセルアレイ１０として機能するような構造を有する。図３及び図４において示された当該構造においては、メモリセルＭＣｄが下層に対応付けられ、メモリセルＭＣｕが上層に対応付けられる。すなわち、１つのビット線ＢＬに共通に接続される２つのメモリセルＭＣのうち、ビット線ＢＬの上層に設けられるメモリセルＭＣは添え字“ｕ”が付されたメモリセルＭＣｕに対応し、下層に設けられるメモリセルＭＣは添え字“ｄ”が付されたメモリセルＭＣｄに対応する。
【００３４】
１．１．３  メモリセル
次に、第１実施形態に係る磁気記憶装置のメモリセルの構成について図５を用いて説明する。図５は、第１実施形態に係る磁気記憶装置のメモリセルの構成を示す断面図である。図５では、例えば、図３及び図４に示されたメモリセルＭＣｄをＺ方向に垂直な平面（例えば、ＸＺ平面）に沿って切った断面の一例が示される。なお、メモリセルＭＣｕは、メモリセルＭＣｄと同等の構成を有するため、その図示が省略される。
【００３５】
１．１．３．１  磁気抵抗効果素子
まず、メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪについて説明する。
【００３６】
図５に示すように、磁気抵抗効果素子ＭＴＪは、例えば、記憶層ＳＬ（Storage layer）として機能する強磁性体３１、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体３２、参照層ＲＬ（Reference layer）として機能する強磁性体３３、スペーサ層ＳＰ（Spacer layer）として機能する非磁性体３４、及びシフトキャンセル層ＳＣＬ（Shift cancelling layer）として機能する強磁性体３５を含む。
【００３７】
磁気抵抗効果素子ＭＴＪｄは、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、強磁性体３５、非磁性体３４、強磁性体３３、非磁性体３２、及び強磁性体３１の順に、複数の膜が積層される。磁気抵抗効果素子ＭＴＪｕは、例えば、ビット線ＢＬ側からワード線ＷＬｕ側に向けて（Ｚ軸方向に）、強磁性体３５、非磁性体３４、強磁性体３３、非磁性体３２、及び強磁性体３１の順に、複数の膜が積層される。磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕは、例えば、磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕを構成する磁性体の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型のＭＴＪ素子として機能する。なお、磁気抵抗効果素子ＭＴＪは、上述の強磁性体３１〜強磁性体３５の任意の間に、図示しない更なる層を含んでいてもよい。
【００３８】
強磁性体３１は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３１は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３１は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）の少なくともいずれか１つを含む。また、強磁性体３１は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、強磁性体３１は、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。
【００３９】
非磁性体３２は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。非磁性体３２は、強磁性体３１と強磁性体３３との間に設けられて、これら２つの強磁性体と共に磁気トンネル接合を形成する。また、非磁性体３２は、体心立方系の結晶構造（膜面が（００１）面に配向したＮａＣｌ結晶構造）を有し、隣り合う強磁性体３１及び３３の結晶化処理において、強磁性体３１及び３３との界面から結晶質の膜を成長させるための核となるシード材としても機能し得る。
【００４０】
強磁性体３３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３３は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３３は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）の少なくともいずれか１つを含む。また、強磁性体３３は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、強磁性体３３は、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。強磁性体３３の磁化方向は、固定されており、図５の例では、強磁性体３５の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体３１の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
【００４１】
なお、図５では図示を省略しているが、強磁性体３３は、複数の層からなる積層体であってもよい。具体的には例えば、強磁性体３３を構成する積層体は、上述のコバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む界面層の強磁性体３５側の面上において、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体３３を構成する積層体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体３３を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。
【００４２】
非磁性体３４は、非磁性の導電膜であり、例えばルテニウム（Ｒｕ）を含む。
【００４３】
強磁性体３５は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３５は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金を含む。強磁性体３５は、強磁性体３５と同様、複数の層からなる積層体であってもよい。その場合、強磁性体３５は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。
【００４４】
強磁性体３５は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３５の磁化方向は、強磁性体３３と同様に固定されており、図５の例では、強磁性体３３の方向を向いている。
【００４５】
強磁性体３３及び３５は、非磁性体３４によって反強磁性的に結合される。すなわち、強磁性体３３及び３５は、互いに反平行な磁化方向を有するように結合される。このため、図５の例では、強磁性体３３及び３５の磁化方向は、互いに向かい合う方向を向いている。このような強磁性体３３、非磁性体３４、及び強磁性体３５の結合構造を、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造という。これにより、強磁性体３５は、強磁性体３３の漏れ磁場が強磁性体３１の磁化方向に与える影響を相殺することができる。このため、強磁性体３３の漏れ磁場等に起因する外的要因によって強磁性体３１の磁化の反転し易さに非対称性が発生すること（すなわち、強磁性体３１の磁化の方向の反転する際の反転し易さが、一方から他方に反転する場合と、その逆方向に反転する場合とで異なること）が抑制される。
【００４６】
第１実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬ及び参照層ＲＬにスピントルクを注入し、記憶層ＳＬの磁化方向及び参照層ＲＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。
【００４７】
磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流Ｉａｐｐを流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【００４８】
また、磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ２の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向（矢印Ａ１と反対方向）に、書込み電流Ｉａｐｐより大きい書込み電流Ｉｐａｐを流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【００４９】
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【００５０】
１．１．３．２  スイッチング素子
次に、引き続き図５を参照してスイッチング素子ＳＥＬについて説明する。
【００５１】
図５の例では、スイッチング素子ＳＥＬは、磁気抵抗効果素子ＭＴＪ上に設けられる。が、スイッチング素子ＳＥＬは、図示せぬコンタクトを介して磁気抵抗効果素子ＭＴＪと接続されていてもよい。
【００５２】
スイッチング素子ＳＥＬは、上部電極（Top electrode）ＴＥＬとして機能する電極材４１と、セレクタ材４２と、下部電極（Bottom electrode）ＢＥＬとして機能する電極材４３と、を含む。スイッチング素子ＳＥＬは、全体として、二端子間（二端子型）スイッチング素子として機能し、二端子間に印加する電圧が閾値電圧以下の場合、そのスイッチング素子は“高抵抗”状態、例えば電気的に非導通状態である。二端子間に印加する電圧が閾値電圧を上回る場合、スイッチング素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。
【００５３】
スイッチング素子ＳＥＬｄは、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、電極材４３、セレクタ材４２、及び電極材４１の順に、複数の膜が積層される。スイッチング素子ＳＥＬｕは、例えば、ビット線ＢＬ側からワード線ＷＬｕ側に向けて（Ｚ軸方向に）、電極材４３、セレクタ材４２、及び電極材４１の順に、複数の膜が積層される。つまり、図５の例では、電極材４１から電極材４３に向かう方向は、強磁性体３１（記憶層ＳＬ）から強磁性体３３（参照層ＲＬ）に向かう方向、すなわち磁気抵抗効果素子ＭＴＪを低抵抗状態にする書込み電流Ｉａｐｐの流れる方向（矢印Ａ１）に対応する。また、電極材４３から電極材４１に向かう方向は、強磁性体３３（参照層ＲＬ）から強磁性体３１（記憶層ＳＬ）に向かう方向、すなわち磁気抵抗効果素子ＭＴＪを高抵抗状態にする書込み電流Ｉｐａｐの流れる方向（矢印Ａ２）に対応する。
【００５４】
電極材４１は、スイッチング素子ＳＥＬの寄生抵抗の上昇を抑制する導電体としての機能を有する。電極材４１は、例えば、炭素（Ｃ）、窒化炭素（ＣＮ）、窒化タングステン（ＷＮ）、及び窒化チタン（ＴｉＮ）から選択される少なくとも１つを含む。
【００５５】
セレクタ材４２は、上述したスイッチング素子ＳＥＬが二端子間（二端子型）スイッチング素子として機能するためのコア部分である。セレクタ材４２は、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、例えば、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。セレクタ材４２は他にも、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）、チタン（Ｔｉ）、及びビスマス（Ｂｉ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。より具体的には、セレクタ材４２は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、チタン（Ｔｉ）、ヒ素（Ａｓ）、インジウム（Ｉｎ）、及びビスマス（Ｂｉ）から選択される少なくとも２つの元素を含んでいてもよい。更に、セレクタ材４２は他にも、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、及びタングステン（Ｗ）から選択された少なくとも１種の元素の酸化物を含んでいてもよい。
【００５６】
電極材４３は、電極材４１と同様、スイッチング素子ＳＥＬの寄生抵抗の上昇を抑制する導電体としての機能を有する。一方、電極材４３には、電極材４１と異なる物質が採用される。例えば、電極材４３は、炭素（Ｃ）、窒化炭素（ＣＮ）、窒化タングステン（ＷＮ）、及び窒化チタン（ＴｉＮ）のうち、電極材４１に含まれない物質から選択される少なくとも１つを含む。
【００５７】
電極材４１及び４３に互いに異なる物質を採用することにより、スイッチング素子ＳＥＬのスイッチング特性に極性が生じる。すなわち、スイッチング素子ＳＥＬのスイッチング特性は、電極材４１から電極材４３に向けて（つまり、矢印Ａ１の方向に）正の電圧が印可される場合と、電極材４３から電極材４１に向けて（つまり、矢印Ａ２の方向に）正の電圧が印加される場合と、で違いが生じる（非対称となる）。これにより、スイッチング素子ＳＥＬのスイッチング特性を含むメモリセルＭＣ全体の特性に極性が生じる。以下の説明では、便宜的に、電極材４１から電極材４３に向けて正の電圧が印加される場合のメモリセルＭＣの極性を「第１極性」とし、電極材４３から電極材４１に向けて正の電圧が印加される場合のメモリセルＭＣの極性を「第２極性」とする。
【００５８】
１．２  動作
次に、第１実施形態に係る磁気記憶装置の動作について説明する。
【００５９】
１．２．１  メモリセルの選択動作について
第１実施形態に係る磁気記憶装置におけるメモリセルの選択動作について図６を用いて説明する。なお、以下の説明では、書込み対象又は読出し対象のメモリセルＭＣ、すなわち選択ワード線ＷＬ及び選択ビット線ＢＬの組に対応付けられるメモリセルＭＣを選択メモリセルＭＣ（又は選択状態のメモリセルＭＣ）と言う。
【００６０】
図６は、第１実施形態に係る磁気記憶装置のメモリセルの選択動作の概要を説明するための模式図である。図６では、一例として、ビット線ＢＬ＜０＞及びＢＬ＜１＞と、ワード線ＷＬｕ＜０＞、ＷＬｄ＜０＞、ＷＬｕ＜１＞、及びＷＬｄ＜１＞との間で接続される８つのメモリセルＭＣが示される。
【００６１】
図６に示すように、ロウ選択回路１１及びカラム選択回路１２は、選択ワード線ＷＬ及び選択ビット線ＢＬの間に電圧Ｖｓｅｌが印加されるように制御する。電圧Ｖｓｅｌは、スイッチング素子ＳＥＬの閾値電圧Ｖｔより大きい電圧である。図５の例では、一例として、選択ワード線ＷＬｄ＜０＞に電圧Ｖｓｅｌが印加され、選択ビット線ＢＬ＜１＞に電圧ＶＳＳが印加される場合が示される。電圧ＶＳＳは、接地電圧であり、例えば０Ｖである。
【００６２】
選択メモリセルＭＣには、電圧Ｖｓｅｌが印加される。このため、選択メモリセルＭＣ内のスイッチング素子ＳＥＬには、閾値電圧Ｖｔ以上の電圧が印加される。これにより、選択メモリセルＭＣ内のスイッチング素子ＳＥＬはオン状態となり、選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流を流すことができる。なお、流す電流の方向を反転させたい場合には、ロウ選択回路１１及びカラム選択回路１２は、選択ビット線ＢＬ＜１＞に電圧Ｖｓｅｌを印加し、選択ワード線ＷＬｄ＜０＞に電圧ＶＳＳを印加するように制御すればよい。
【００６３】
また、ロウ選択回路１１及びカラム選択回路１２は、非選択ワード線ＷＬ、及び非選択ビット線ＢＬに電圧Ｖｓｅｌ／２が供給されるように制御する。電圧Ｖｓｅｌ／２は、スイッチング素子ＳＥＬがオン状態となる閾値電圧Ｖｔよりも小さい電圧である。図６の例では、一例として、ワード線ＷＬｕ＜０＞、ＷＬｄ＜１＞、及びＷＬｕ＜１＞、並びにビット線ＢＬ＜０＞に電圧Ｖｓｅｌ／２が印加される場合が示される。選択ビット線ＢＬと非選択ワード線ＷＬとの間に設けられるメモリセルＭＣ、及び選択ワード線ＷＬと非選択ビット線ＢＬとの間に設けられるメモリセルＭＣは、半選択メモリセルＭＣ（又は半選択状態のメモリセルＭＣ）と言う。半選択メモリセルＭＣには、電圧Ｖｓｅｌ／２が印加される。このため、半選択メモリセルＭＣ内のスイッチング素子ＳＥＬには、閾値電圧Ｖｔ未満の電圧が印加される。これにより、半選択メモリセルＭＣ内のスイッチング素子ＳＥＬはオフ状態となり、半選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流が流れることを抑制できる。
【００６４】
また、非選択ビット線ＢＬと非選択ワード線ＷＬとの間に設けられるメモリセルＭＣは非選択メモリセルＭＣ（又は非選択状態のメモリセルＭＣ）と言う。非選択ビット線ＢＬと非選択ワード線ＷＬには、いずれも電圧Ｖｓｅｌ／２が印加されるため、非選択メモリセルＭＣには、電圧降下が生じない。このため、非選択メモリセルＭＣ内のスイッチング素子ＳＥＬはオフ状態となり、非選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流が流れることを抑制できる。
【００６５】
１．２．２  メモリセルのＩＶ特性
次に、第１実施形態に係る磁気記憶装置のスイッチング素子ＳＥＬの極性に伴うメモリセルＭＣの電流−電圧特性（以下、ＩＶ特性とも呼ぶ）について図７を用いて説明する。
【００６６】
図７は、第１実施形態に係る磁気記憶装置における書込み動作及び読出し動作と、メモリセルのＩＶ特性との関係を説明するためのダイアグラムである。図７では、横軸にメモリセルＭＣに印加される電圧を、縦軸にメモリセルＭＣに流れる電流の絶対値を、いずれも線形にとった場合のメモリセルＭＣの電流−電圧特性（以下、ＩＶ特性とも呼ぶ）が示される。なお、図７では、横軸のうち紙面中央から右に向かう軸は第１極性（電圧Ｖ１）に対応し、横軸のうち紙面中央から左に向かう軸は第２極性（電圧Ｖ２）に対応する。
【００６７】
図７に示すように、メモリセルＭＣのＩＶ特性は、線Ｒａｐ及びＲｐにより表される。線Ｒａｐは、磁気抵抗効果素子ＭＴＪが高抵抗状態の場合において、図５における矢印Ａ１の方向にメモリセルＭＣに印加される電圧Ｖ１と、その際にメモリセルＭＣに流れる電流｜Ｉ｜との関係をプロットしたものである。線Ｒｐは、磁気抵抗効果素子ＭＴＪが低抵抗状態の場合において、図５における矢印Ａ２の方向にメモリセルＭＣに印加される電圧Ｖ２と、その際にメモリセルＭＣに流れる電流｜Ｉ｜との関係をプロットしたものである。
【００６８】
まず、メモリセルＭＣの第１極性について説明する。第１極性では、データ“０”の書込み動作（つまり、磁気抵抗効果素子ＭＴＪを高抵抗状態から低抵抗状態にする書込み動作）が実行される。以下では、磁気抵抗効果素子ＭＴＪは高抵抗状態であるものとして説明する。
【００６９】
上述の通り、スイッチング素子ＳＥＬは、電圧Ｖ１が閾値電圧Ｖｔ以下の場合には高抵抗状態であるため、この場合メモリセルＭＣには電流｜Ｉ｜が流れない。一方、スイッチング素子ＳＥＬは、電圧Ｖ１が増加していき、閾値電圧Ｖｔを超えると低抵抗状態に切り替わり、以降は電圧降下量Ｖｈ１を有する定抵抗とみなすことができる。このため、スイッチング素子ＳＥＬが低抵抗状態に切り替わった直後には、磁気抵抗効果素子ＭＴＪに電圧ＶＳ＿ａｐｐ＝（Ｖｔ−Ｖｈ１）が印加されると共に、スパイク電流ＶＳ＿ａｐｐ／Ｒａｐが流れる。電圧Ｖｈ１は、第１極性におけるスイッチング素子ＳＥＬのホールド電圧とも呼ぶ。
【００７０】
なお、メモリセルＭＣからデータを読み出す場合、磁気抵抗効果素子ＭＴＪが高抵抗状態の際に読出し動作を実行することにより、より小さい読出し電流によってデータを読み出すことができる。例えば、読出し電流Ｉｒの大きさは、高抵抗状態の磁気抵抗効果素子ＭＴＪに流れる電流量の最小値、すなわち、上述のスパイク電流ＶＳ＿ａｐｐ／Ｒａｐ程度の大きさに設定され得る。
【００７１】
その後、更に電圧Ｖ１を増加させると、メモリセルＭＣに流れる電流｜Ｉ｜は、線Ｒａｐに沿って増加する。そして、電圧Ｖ１が電圧Ｖａｐｐまで増加すると、磁気抵抗効果素子ＭＴＪにおける電圧降下量がＶｍｔｊ＿ａｐｐ（＝Ｖａｐｐ−Ｖｈ１）となり、電流｜Ｉ｜が書込み電流Ｉａｐｐに達する。データ“０”の書込み動作は、このような条件下で実行される。
【００７２】
なお、上述の通り、データ“０”の書込み動作では、半選択のメモリセルＭＣには、電圧Ｖａｐｐ／２に相当する電圧Ｖ１が印可される。このため、半選択のメモリセルＭＣが誤って選択されないための条件として、スイッチング素子ＳＥＬの閾値電圧Ｖｔは、電圧Ｖａｐｐ／２よりも大きい値に設定される。
【００７３】
次に、第２極性について説明する。第２極性では、データ“１”の書込み動作（つまり、磁気抵抗効果素子ＭＴＪを低抵抗状態から高抵抗状態にする書込み動作）が実行される。このような第２極性において、スイッチング素子ＳＥＬは、第１極性におけるホールド電圧Ｖｈ１より低いホールド電圧Ｖｈ２を有する。以下では、磁気抵抗効果素子ＭＴＪは低抵抗状態であるものとして説明する。
【００７４】
上述の通り、スイッチング素子ＳＥＬは、電圧Ｖ２が閾値電圧Ｖｔ以下の場合には高抵抗状態であるため、この場合メモリセルＭＣには電流｜Ｉ｜が流れない。一方、スイッチング素子ＳＥＬは、電圧Ｖ２が増加していき、閾値電圧Ｖｔを超えると低抵抗状態に切り替わり、以降は電圧降下量Ｖｈ２を有する定抵抗とみなすことができる。このため、スイッチング素子ＳＥＬが低抵抗状態に切り替わった直後には、磁気抵抗効果素子ＭＴＪに電圧ＶＳ＿ｐａｐ＝（Ｖｔ−Ｖｈ２）が印加されると共に、スパイク電流ＶＳ＿ｐａｐ／Ｒｐが流れる。閾値電圧Ｖｔが極性によって変化しない条件下では、ホールド電圧Ｖｈ２がホールド電圧Ｖｈ１より低いため、電圧ＶＳ＿ｐａｐは、電圧ＶＳ＿ａｐｐより高くなる。
【００７５】
その後、更に電圧Ｖ２を増加させると、メモリセルＭＣに流れる電流｜Ｉ｜は、線Ｒｐに沿って増加する。そして、電圧Ｖ２が電圧Ｖｐａｐまで増加すると、磁気抵抗効果素子ＭＴＪにおける電圧降下量がＶｍｔｊ＿ｐａｐ（＝Ｖｐａｐ−Ｖｈ２）となり、電流｜Ｉ｜が書込み電流Ｉｐａｐに達する。ホールド電圧Ｖｈ２をホールド電圧Ｖｈ１より低くすることにより、電圧Ｖｐａｐを電圧Ｖａｐｐ程度まで低下させることができる。つまり、電圧Ｖｐａｐは、電圧Ｖａｐｐより高くてもよく、電圧Ｖａｐｐと等しくてもよい。データ“１”の書込み動作は、このような条件下で実行される。
【００７６】
なお、上述の通り、データ“１”の書込み動作では、半選択のメモリセルＭＣには、電圧Ｖｐａｐ／２に相当する電圧Ｖ２が印可される。このため、半選択のメモリセルＭＣが誤って選択されないための条件として、スイッチング素子ＳＥＬの閾値電圧Ｖｔは、電圧Ｖｐａｐ／２よりも大きい値に設定される。
【００７７】
１．３．  本実施形態に係る効果について
第１実施形態によれば、データの誤書込みを抑制することができる。本効果につき、図８を用いて以下に説明する。
【００７８】
図８は、比較例に係る磁気記憶装置に書込み動作及び読出し動作と、メモリセルのＩＶ特性との関係を説明するためのダイアグラムである。図８は図７に対応し、ホールド電圧Ｖｈ’が極性によらずシフトせずに同じ値である場合を示す。つまり、比較例に係るホールド電圧Ｖｈ’は、第１実施形態に係るホールド電圧Ｖｈ１より低く、ホールド電圧Ｖｈ２より高い。
【００７９】
図８に示すように、第１極性において、スイッチング素子ＳＥＬは、電圧Ｖ１が閾値電圧Ｖｔを超えると低抵抗状態に切り替わり、以降は電圧降下量Ｖｈ’を有する定抵抗とみなされる。これにより、スイッチング素子ＳＥＬが低抵抗状態に切り替わった直後には、磁気抵抗効果素子ＭＴＪに電圧ＶＳ＿ａｐｐ’＝（Ｖｔ−Ｖｈ’）が印加されると共に、スパイク電流ＶＳ＿ａｐｐ’／Ｒａｐが流れる。ホールド電圧Ｖｈ’は、ホールド電圧Ｖｈ１より低いため、電圧ＶＳ＿ａｐｐ’は、電圧ＶＳ＿ａｐｐより高い。このため、スパイク電流ＶＳ＿ａｐｐ’／Ｒａｐは、スパイク電流ＶＳ＿ａｐｐ／Ｒａｐよりも大きくなる。また、メモリセルＭＣからデータを読み出す場合の読出し電流Ｉｒ’は、図７において示された読出し電流Ｉｒよりも大きい電流ＶＳ＿ａｐｐ’／Ｒａｐ程度の大きさとなる。
【００８０】
スパイク電流及び読出し電流は、磁気抵抗効果素子ＭＴＪのデータを意図せず書き込む可能性があるため、より小さい値に設定されることが望ましい。第１実施形態によれば、スイッチング素子ＳＥＬは、第１極性におけるホールド電圧Ｖｈ１がホールド電圧Ｖｈ’よりも高くなるように設定される。これにより、スパイク電流ＶＳ＿ａｐｐ／Ｒａｐ及び読出し電流Ｉｒを、それぞれスパイク電流ＶＳ＿ａｐｐ’／Ｒａｐ及び読み出し電流Ｉｒ’よりも小さくすることができ、ひいては、誤書き込みを抑制することができる。
【００８１】
再び図８を参照して説明する。第２極性において、スイッチング素子ＳＥＬは、電圧Ｖ２が増加していき、閾値電圧Ｖｔを超えると低抵抗状態に切り替わり、以降は電圧降下量Ｖｈ’を有する定抵抗とみなされる。その後、更に電圧Ｖ２を増加させると、磁気抵抗効果素子ＭＴＪは線Ｒｐに沿って、電流｜Ｉ｜が増加する。そして、電圧Ｖ２が電圧Ｖｐａｐまで増加すると、磁気抵抗効果素子ＭＴＪにおける電圧降下量がＶｍｔｊ＿ｐａｐ（＝Ｖｐａｐ’−Ｖｈ’）となり、電流｜Ｉ｜が書込み電流Ｉｐａｐに達する。このため、書込み電流Ｉｐａｐが流れる際にメモリセルＭＣに印加される電圧Ｖｐａｐ’は、電圧Ｖｐａｐよりもホールド電圧Ｖｈ’とホールド電圧Ｖｈ２との差分だけ高くなる。
【００８２】
書込み電圧Ｖｐａｐ及びＶａｐｐは、その半値が閾値電圧Ｖｔを超えて半選択のメモリセルＭＣが誤って選択されないために、より低い値に設定されることが望ましい。特に、電圧Ｖｐａｐは、書込み電流Ｉｐａｐが書込み電流Ｉａｐｐよりも大きいことに起因して、電圧Ｖｐａｐよりも高くなる可能性があり、より閾値電圧Ｖｔに対する制約が厳しくなる可能性がある。第１実施形態によれば、スイッチング素子ＳＥＬは、第２極性におけるホールド電圧Ｖｈ２がホールド電圧Ｖｈ’よりも低くなるように設定される。これにより、書込み電圧Ｖｐａｐを書き込み電圧Ｖｐａｐ’よりも低くすることができ、ひいては、半選択のメモリセルＭＣが誤って選択されることによる誤書き込みを抑制することができる。
【００８３】
２．  変形例等
なお、上述の第１実施形態に限らず、種々の変形が適用可能である。
【００８４】
上述の第１実施形態で述べたスイッチング素子ＳＥＬは、閾値電圧Ｖｔが極性を有さない場合について説明したが、これに限られない。すなわち、スイッチング素子ＳＥＬは、図５において説明した構成を備えることにより、閾値電圧Ｖｔについても極性を与えることが可能である。例えば、閾値電圧Ｖｔをホールド電圧Ｖｈのシフトさせる方向と同じ方向にシフトさせる場合、第２極性における閾値電圧Ｖｔを図７に示した場合よりも低くすることができる。これにより、電圧ＶＳ＿ｐａｐ（＝Ｖｔ−Ｖｈ２）をより低くすることができ、第２極性におけるスパイク電流を抑制することができる。また、閾値電圧Ｖｔをホールド電圧Ｖｈのシフトさせる方向とは逆の方向にシフトさせる場合、第１極性における閾値電圧Ｖｔを図７に示した場合よりも高くすることができる。これにより、データ“０”の書込み動作の際に、半選択のメモリセルＭＣを誤って選択しないための制約（Ｖａｐｐ／２＜Ｖｔ）を緩和することができる。
【００８５】
また、上述の第１実施形態で述べたメモリセルＭＣは、磁気抵抗効果素子ＭＴＪがスイッチング素子ＳＥＬの下方に設けられる場合について説明したが、磁気抵抗効果素子ＭＴＪがスイッチング素子ＳＥＬの上方に設けられてもよい。
【００８６】
また、上述の第１実施形態で述べた磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの上方に設けられるトップフリー構造である場合について説明したが、記憶層ＳＬが参照層ＲＬの下方に設けられるボトムフリー構造であってもよい。この場合、書込み電流の方向は、図５に示した場合と反対方向になるが、これに伴い、スイッチング素子ＳＥＬの極性も逆転させる。つまり、電極材４１から電極材４３に向かう方向がデータ“０”の書込み電流の方向となるようにすることで、第１実施形態と同等の効果をそうすることができる。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８…制御回路、２０…半導体基板、２１，２４，２７…導電体、２２，２３，２５，２６…素子、３１，３３，３５…強磁性体、３２，３４…非磁性体、４１，４３…電極材、４２…セレクタ材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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