(57)【要約】【課題】スイッチング素子の駆動装置において、スイッチングタイムの短縮および電磁ノイズの低減を両立する。【解決手段】スイッチング素子１０のゲートに充電電流を供給するＰＭＯＳトランジスタＭＰ１にＰＭＯＳトランジスタＭＰ２を並列に接続する。タイマ回路２５は、ＰＭＯＳトランジスタＭＰ１がオンしてから所定時間のみＰＭＯＳトランジスタＭＰ２をオンして充電能力を増加させる。スイッチング素子１０のゲートから放電電流を吸い込むＮＭＯＳトランジスタＭＮ１１にＮＭＯＳトランジスタＭＮ１２を並列に接続する。タイマ回路２６は、ＮＭＯＳトランジスタＭＮ１１がオンしてから所定時間のみＮＭＯＳトランジスタＭＮ１２をオンして放電能力を増加させる。充放電能力の増加によりスイッチングタイムが短縮してスイッチング損失が低減し、所定時間後に充放電能力を低減することで電磁ノイズが低減される。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング素子のゲートに充電電流を供給して前記スイッチング素子をオンさせるオン用出力トランジスタを備えたスイッチング素子の駆動装置であって、
前記オン用出力トランジスタに並列に接続された充電能力増加用トランジスタと、
前記充電能力増加用トランジスタを、前記オン用出力トランジスタがオンするときにオンさせ、オンから所定時間の経過後にオフさせるタイマ回路と、
を備えている、スイッチング素子の駆動装置。
【請求項２】
前記所定時間は、前記スイッチング素子をオンする信号が入力されてから前記スイッチング素子のゲート電圧が前記スイッチング素子のゲート閾値に達する前までの時間である、請求項１記載のスイッチング素子の駆動装置。
【請求項３】
前記タイマ回路は、抵抗およびコンデンサの直列回路と、入力が前記抵抗と前記コンデンサとの接続部に接続された論理回路とを有し、前記スイッチング素子をオンする信号が入力されたときに前記抵抗を介して前記コンデンサに充電が開始されてから前記コンデンサの電圧が前記論理回路の閾値に達するまでの時間を前記所定時間とした、請求項２記載のスイッチング素子の駆動装置。
【請求項４】
スイッチング素子のゲートから放電電流を吸い込んで前記スイッチング素子をオフさせるオフ用出力トランジスタを備えたスイッチング素子の駆動装置であって、
前記オフ用出力トランジスタに並列に接続された放電能力増加用トランジスタと、
前記放電能力増加用トランジスタを、前記オフ用出力トランジスタがオンするときにオンさせ、オンから所定時間の経過後にオフさせるタイマ回路と、
を備えている、スイッチング素子の駆動装置。
【請求項５】
前記所定時間は、前記スイッチング素子をオフする信号が入力されてから前記スイッチング素子のゲート電圧が前記スイッチング素子のゲート閾値に達する前までの時間である、請求項４記載のスイッチング素子の駆動装置。
【請求項６】
前記所定時間は、前記スイッチング素子をオフする信号が入力されてから前記スイッチング素子のゲート電圧が前記スイッチング素子のミラー領域に入る前までの時間である、請求項５記載のスイッチング素子の駆動装置。
【請求項７】
前記タイマ回路は、抵抗およびコンデンサの直列回路と、入力が前記抵抗と前記コンデンサとの接続部に接続された論理回路とを有し、前記スイッチング素子をオンする信号が入力されたときに前記抵抗を介して前記コンデンサに充電が開始されてから前記コンデンサの電圧が前記論理回路の閾値に達するまでの時間を前記所定時間とした、請求項５記載のスイッチング素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用のスイッチング素子を駆動するスイッチング素子の駆動装置に関する。
【背景技術】
【０００２】
モータなどの負荷を制御する電力変換装置では、負荷をスイッチング制御する電力用のスイッチング素子とこのスイッチング素子を制御および保護する駆動装置とを１つのパッケージに収容したインテリジェントパワーモジュール（ＩＰＭ）が使用されている。電力用のスイッチング素子には、一般にＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられている。また、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）もスイッチング素子として用いられている。このようなスイッチング素子は、集積回路化された駆動装置によって駆動される。ＩＧＢＴおよびＭＯＳＦＥＴは、絶縁ゲート型のスイッチング素子であるので、ゲート容量を充電するようゲートを駆動することによってターンオンされ、充電された電荷を放電することによってターンオフされる。
【０００３】
このようなスイッチング素子のスイッチング動作の際に、スイッチング損失の大きさとスイッチング素子が発生する電磁ノイズの大きさとの間にトレードオフの関係があることが知られている。すなわち、スイッチング損失を小さくしようとしてゲート容量に対する充放電速度を上昇させると電磁ノイズが大きくなり、電磁ノイズを小さくしようとしてゲート容量に対する充放電速度を低下させるとスイッチング損失が大きくなってしまう。また、充放電速度を低下させると、当然ながらスイッチングタイムが長くなるので、駆動される側のスイッチング素子チップの特性などを含めた設計変更が必要になる。
【０００４】
したがって、この種のスイッチング素子の駆動装置では、スイッチング動作をする際、スイッチング損失を小さくすることと電磁ノイズを小さくすることを両立させることが望まれている。
【０００５】
これに対し、スイッチング素子のターンオンまたはターンオフ時に、ゲートの駆動能力を切り替えることが提案されている（たとえば、特許文献１参照）。この特許文献１によれば、ゲート電圧のミラー領域内の所定タイミングでゲート充放電のための駆動装置の出力電圧を低下させるようにしている。スイッチング素子の駆動能力を低下させることにより、電磁ノイズが抑制されることになる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１４７４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１では、スイッチング素子の駆動能力を低下させてからスイッチング素子のターンオンまたはターンオフのスイッチングが完全に終了するまでの期間、スイッチング素子の駆動能力は、低下したままである。したがって、スイッチング素子のスイッチングタイムが増加することから、スイッチングタイムの短縮および電磁ノイズの低減を両立できないという問題点があった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、スイッチングタイムの短縮または増加の抑制および電磁ノイズの低減を両立することができるスイッチング素子の駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では、上記の課題を解決するために、スイッチング素子のゲートに充電電流を供給して当該スイッチング素子をオンさせるオン用出力トランジスタを備えたスイッチング素子の駆動装置が提供される。このスイッチング素子の駆動装置は、オン用出力トランジスタに並列に接続された充電能力増加用トランジスタと、この充電能力増加用トランジスタを、オン用出力トランジスタがオンするときにオンさせ、オンから所定時間の経過後にオフさせるタイマ回路と、を備えている。
【００１０】
また、本発明では、スイッチング素子のゲートから放電電流を吸い込んで当該スイッチング素子をオフさせるオフ用出力トランジスタを備えたスイッチング素子の駆動装置が提供される。このスイッチング素子の駆動装置は、オフ用出力トランジスタに並列に接続された放電能力増加用トランジスタと、この放電能力増加用トランジスタを、オフ用出力トランジスタがオンするときにオンさせ、オンから所定時間の経過後にオフさせるタイマ回路と、を備えている。
【発明の効果】
【００１１】
上記構成のスイッチング素子の駆動装置は、スイッチング素子の充放電開始時に所定時間だけ充放電能力を増加させることによりスイッチング素子のスイッチングタイムが短縮されてスイッチング損失が低減される。また、所定時間の経過後は、充電能力が低下することで電磁ノイズの発生が低減される。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係るスイッチング素子の駆動装置を示す図である。
【図２】駆動装置の具体的な構成例を示す回路図である。
【図３】充電回路および充電能力増加回路の要部波形を示す図である。
【図４】入力信号に対するスイッチング素子の変化を示す波形図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。なお、添付図面を通じて、同一の符号で示される構成要素については、同一の構成要素を示している。
【００１４】
図１は本発明の実施の形態に係るスイッチング素子の駆動装置を示す図である。
図１には、スイッチング素子１０と、そのスイッチング素子１０を駆動する駆動装置２０とが示されている。ここでは、スイッチング素子１０としてＩＧＢＴを使用した場合を例示している。なお、図示のスイッチング素子１０および駆動装置２０は、たとえば三相モータを駆動するＩＰＭに適用することができる。この場合、スイッチング素子１０は、各相の出力回路を構成するトーテムポール回路のハイサイドまたはローサイドの電力用スイッチング素子とすることができ、駆動装置２０は、それらの電力用スイッチング素子をそれぞれ駆動する駆動回路である。
【００１５】
駆動装置２０は、入力端子２１、出力端子２２およびグランド端子２３を有している。入力端子２１は、スイッチング素子１０をオンまたはオフする入力信号を入力するよう構成され、出力端子２２は、スイッチング素子１０のゲートに接続され、グランド端子２３は、スイッチング素子１０のエミッタに接続されている。
【００１６】
入力端子２１は、ロジック回路２４の信号入力２４ａに接続されている。ロジック回路２４は、また、オン用信号出力２４ｂ、充電能力増加用信号出力２４ｃ、オフ用信号出力２４ｄおよび放電能力増加用信号出力２４ｅを有している。
【００１７】
オン用信号出力２４ｂは、ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタという）ＭＮ１のゲートに接続され、ＮＭＯＳトランジスタＭＮ１のドレインは、ＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという）ＭＰ１のゲートに接続されている。ＮＭＯＳトランジスタＭＮ１のソースは、グランドに接続され、ＰＭＯＳトランジスタＭＰ１のドレインは、電源ＶＣＣに接続され、ＰＭＯＳトランジスタＭＰ１のソースは、出力端子２２に接続されている。このＰＭＯＳトランジスタＭＰ１は、スイッチング素子１０をオンするときにスイッチング素子１０に充電電流を供給するオン用出力トランジスタである。
【００１８】
充電能力増加用信号出力２４ｃは、タイマ回路２５の入力に接続され、タイマ回路２５の出力は、ＮＭＯＳトランジスタＭＮ２のゲートに接続されている。ＮＭＯＳトランジスタＭＮ２のドレインは、ＰＭＯＳトランジスタＭＰ２のゲートに接続され、ＮＭＯＳトランジスタＭＮ２のソースは、グランドに接続されている。ＰＭＯＳトランジスタＭＰ２のドレインは、電源ＶＣＣに接続され、ＰＭＯＳトランジスタＭＰ２のソースは、出力端子２２に接続されている。ここで、ＰＭＯＳトランジスタＭＰ１に並列に接続されたＰＭＯＳトランジスタＭＰ２は、充電能力増加用トランジスタとして機能する。
【００１９】
オフ用信号出力２４ｄは、ＮＭＯＳトランジスタＭＮ１１のゲートに接続され、ＮＭＯＳトランジスタＭＮ１１のドレインは、出力端子２２に接続され、ＮＭＯＳトランジスタＭＮ１１のソースは、グランドに接続されている。
【００２０】
放電能力増加用信号出力２４ｅは、タイマ回路２６の入力に接続され、タイマ回路２６の出力は、ＮＭＯＳトランジスタＭＮ１２のゲートに接続されている。ＮＭＯＳトランジスタＭＮ１２のドレインは、出力端子２２に接続され、ＮＭＯＳトランジスタＭＮ１２のソースは、グランドに接続されている。このＮＭＯＳトランジスタＭＮ１１は、スイッチング素子１０をオフするときにスイッチング素子１０から放電電流を吸い込むオフ用出力トランジスタである。また、ＮＭＯＳトランジスタＭＮ１１に並列に接続されたＰＭＯＳトランジスタＭＰ２は、放電能力増加用トランジスタとして機能する。
【００２１】
ここで、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１は、スイッチング素子１０のゲート容量を充電する充電回路を構成し、ＮＭＯＳトランジスタＭＮ１１は、スイッチング素子１０のゲート容量に蓄えられた電荷を放電する放電回路を構成している。ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１１は、目標とするスイッチング特性の能力となるオン抵抗値をそれぞれ有している。
【００２２】
タイマ回路２５、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２は、スイッチング素子１０のゲート容量の充電能力を一時的に増加させる充電能力増加回路を構成する。タイマ回路２６、ＮＭＯＳトランジスタＭＮ１２は、スイッチング素子１０のゲート容量の放電能力を一時的に増加させる放電能力増加回路を構成している。したがって、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ１２は、それぞれ、充放電能力の増加分に相当する電流を流すことができるオン抵抗値にしている。
【００２３】
タイマ回路２５は、入力端子２１にスイッチング素子１０をオンする入力信号が入力されてからスイッチング素子１０のゲート電圧が上昇してゲート閾値に達する直前までの時間をカウントする。タイマ回路２６は、入力端子２１にスイッチング素子１０をオフする入力信号が入力されてからスイッチング素子１０のゲート電圧が低下してゲート閾値に達する直前までの時間をカウントする。
【００２４】
なお、図１に示した駆動装置２０の充電側のＮＭＯＳトランジスタＭＮ１，ＭＮ２およびＰＭＯＳトランジスタＭＰ１，ＭＰ２については、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のドレインに図示しないプルアップ抵抗を接続してある。
【００２５】
以上の構成の駆動装置２０において、入力端子２１にスイッチング素子１０をオンする入力信号が入力されると、ロジック回路２４は、オン用信号出力２４ｂにオン用信号を出力し、充電能力増加用信号出力２４ｃに充電能力増加用信号を出力する。これにより、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１は、それぞれオンしてスイッチング素子１０のゲート容量に充電電流を供給する。同時に、充電能力増加用信号を受けたタイマ回路２５は、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２をそれぞれオンさせ、スイッチング素子１０のゲート容量に追加の充電電流を供給する。これにより、スイッチング素子１０は、ＰＭＯＳトランジスタＭＰ１に並列に配置されたＰＭＯＳトランジスタＭＰ２による充電電流の分だけゲート容量の充電能力が増加し、高速に駆動される。
【００２６】
タイマ回路２５は、タイムアウトした所定時間経過後にＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２をそれぞれオフさせ、スイッチング素子１０のゲート容量への充電をＰＭＯＳトランジスタＭＰ１だけで行う。なお、このとき、ロジック回路２４は、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２をそれぞれオフしている。
【００２７】
このように、駆動装置２０は、スイッチング素子１０をオンするとき、ゲート容量への充電開始直後のみ充電能力を増加させている。これにより、スイッチング素子１０のスイッチングタイムが短縮されることでスイッチング損失が低減され、所定時間経過後は、充電能力が低下することで電磁ノイズの発生が低減される。
【００２８】
次に、入力端子２１にスイッチング素子１０をオフする入力信号が入力されると、ロジック回路２４は、オフ用信号出力２４ｄにオフ用信号を出力し、放電能力増加用信号出力２４ｅに放電能力増加用信号を出力する。これにより、ＮＭＯＳトランジスタＭＮ１１は、オンしてスイッチング素子１０のゲート容量に蓄えられた電荷を放電させる。同時に、放電能力増加用信号を受けたタイマ回路２６は、ＮＭＯＳトランジスタＭＮ１２をオンさせ、ＮＭＯＳトランジスタＭＮ１２にスイッチング素子１０のゲート容量から追加の放電電流を引き込ませるようにする。これにより、スイッチング素子１０は、ＮＭＯＳトランジスタＭＮ１１に並列に配置されたＮＭＯＳトランジスタＭＮ１２による放電電流の分だけゲート容量の放電能力が増加し、高速に駆動される。
【００２９】
タイマ回路２６は、タイムアウトした所定時間経過後にＮＭＯＳトランジスタＭＮ１２をオフさせ、スイッチング素子１０のゲート容量からの放電をＮＭＯＳトランジスタＭＮ１１だけで行う。なお、このとき、ロジック回路２４は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２およびＰＭＯＳトランジスタＭＰ１，ＭＰ２をオフしている。
【００３０】
このように、駆動装置２０は、スイッチング素子１０をオフするとき、ゲート容量からの放電開始直後のみ放電能力を増加させている。これにより、スイッチング素子１０のスイッチングタイムが短縮されることでスイッチング損失が低減され、所定時間経過後は、放電能力が低下することで電磁ノイズの発生が低減される。
【００３１】
次に、駆動装置２０におけるロジック回路２４およびタイマ回路２５，２６の具体例について説明する。
図２は駆動装置の具体的な構成例を示す回路図、図３は充電回路および充電能力増加回路の要部波形を示す図、図４は入力信号に対するスイッチング素子の変化を示す波形図である。なお、図２において、図１に示した構成要素と同じ構成要素については同じ符号を付してその詳細な説明は省略する。
【００３２】
駆動装置２０のロジック回路２４は、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４を備えている。インバータ回路ＩＮＶ１の入力は、入力端子２１に接続され、インバータ回路ＩＮＶ１の出力は、インバータ回路ＩＮＶ２の入力、インバータ回路ＩＮＶ４の入力および放電能力増加用信号出力２４ｅにそれぞれ接続されている。インバータ回路ＩＮＶ２の出力は、インバータ回路ＩＮＶ３の入力および充電能力増加用信号出力２４ｃにそれぞれ接続されている。インバータ回路ＩＮＶ３の出力は、オン用信号出力２４ｂに接続され、インバータ回路ＩＮＶ４の出力は、オフ用信号出力２４ｄに接続されている。
【００３３】
タイマ回路２５は、入力が充電能力増加用信号出力２４ｃに接続されたインバータ回路ＩＮＶ１１を有し、インバータ回路ＩＮＶ１１の出力は、二入力ナンド回路ＮＡＮＤ１１（以下、ナンド回路ＮＡＮＤ１１という）の一方の入力と抵抗Ｒ１１の一方の端子とにそれぞれ接続されている。抵抗Ｒ１１の他方の端子は、コンデンサＣ１１の一方の端子とインバータ回路ＩＮＶ１２の入力とにそれぞれ接続されている。コンデンサＣ１１の他方の端子は、グランドに接続されている。インバータ回路ＩＮＶ１２の出力は、ナンド回路ＮＡＮＤ１１の他方の入力に接続され、ナンド回路ＮＡＮＤ１１の出力は、インバータ回路ＩＮＶ１３の入力に接続されている。インバータ回路ＩＮＶ１３の出力は、タイマ回路２５の出力を構成し、ＮＭＯＳトランジスタＭＮ２のゲートに接続されている。
【００３４】
タイマ回路２６は、入力が放電能力増加用信号出力２４ｅに接続されたインバータ回路ＩＮＶ２１を有し、インバータ回路ＩＮＶ２１の出力は、二入力ナンド回路ＮＡＮＤ２１（以下、ナンド回路ＮＡＮＤ２１という）の一方の入力と抵抗Ｒ２１の一方の端子とにそれぞれ接続されている。抵抗Ｒ２１の他方の端子は、コンデンサＣ２１の一方の端子とインバータ回路ＩＮＶ２２の入力とにそれぞれ接続されている。コンデンサＣ２１の他方の端子は、グランドに接続されている。インバータ回路ＩＮＶ２２の出力は、ナンド回路ＮＡＮＤ２１の他方の入力に接続され、ナンド回路ＮＡＮＤ２１の出力は、インバータ回路ＩＮＶ２３の入力に接続されている。インバータ回路ＩＮＶ２３の出力は、タイマ回路２６の出力を構成し、ＮＭＯＳトランジスタＭＮ１２のゲートに接続されている。
【００３５】
次に、このスイッチング素子１０の駆動装置２０の動作について説明する。
まず、スイッチング素子１０をオフ状態にする入力信号が入力されている場合、図３に示したように、入力信号は、ハイ（Ｈ）レベルの論理信号になっている。このとき、ロジック回路２４では、Ｈレベルの入力信号が３段のインバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３を介してオン用信号出力２４ｂにロー（Ｌ）レベルの信号を出力する。このＬレベルの信号は、ＮＭＯＳトランジスタＭＮ１のゲート電圧となることで、ＮＭＯＳトランジスタＭＮ１はオフされ、ＰＭＯＳトランジスタＭＰ１もオフされる。
【００３６】
一方、ロジック回路２４は、充電能力増加用信号出力２４ｃにＨレベルの信号を出力する。このＨレベルの信号は、タイマ回路２５のインバータ回路ＩＮＶ１１に入力される。このため、インバータ回路ＩＮＶ１１は、Ｌレベルの信号を出力する。このＬレベルの信号は、ナンド回路ＮＡＮＤ１１の一方の入力に入力されているので、ナンド回路ＮＡＮＤ１１は、その他方の入力の論理状態に関係なく、Ｈレベルの信号を出力し、そのＨレベルの信号をインバータ回路ＩＮＶ１３に入力する。このとき、インバータ回路ＩＮＶ１３は、Ｌレベルの信号を出力し、これがＮＭＯＳトランジスタＭＮ２のゲート電圧となるので、ＮＭＯＳトランジスタＭＮ２はオフされ、ＰＭＯＳトランジスタＭＰ２もオフされる。
【００３７】
また、このスイッチング素子１０をオフするＨレベルの入力信号が入力されているとき、ロジック回路２４は、オフ用信号出力２４ｄにＨレベルの信号を出力する。このＨレベルの信号は、ＮＭＯＳトランジスタＭＮ１１のゲート電圧となることで、ＮＭＯＳトランジスタＭＮ１１はオンされ、スイッチング素子１０のゲート容量に蓄えられた電荷を放電し続けている。
【００３８】
一方、ロジック回路２４は、放電能力増加用信号出力２４ｅにＬレベルの信号を出力している。このＬレベルの信号は、タイマ回路２６のインバータ回路ＩＮＶ２１に入力される。このため、インバータ回路ＩＮＶ２１は、Ｈレベルの信号を出力している。このＨレベルの信号は、抵抗Ｒ２１を介してコンデンサＣ２１を十分に充電しているので、インバータ回路ＩＮＶ２１は、Ｈレベルの信号を入力し、Ｌレベルの信号を出力している。このＬレベルの信号は、ナンド回路ＮＡＮＤ２１の他方の入力に入力されているので、ナンド回路ＮＡＮＤ２１は、Ｈレベルの信号を出力し、そのＨレベルの信号をインバータ回路ＩＮＶ２３に入力する。このため、インバータ回路ＩＮＶ２３は、Ｌレベルの信号を出力し、これがＮＭＯＳトランジスタＭＮ１２のゲート電圧となるので、ＮＭＯＳトランジスタＭＮ１２はオフされている。
【００３９】
次に、スイッチング素子１０をオンする入力信号が入力される場合、入力信号は、Ｌレベルの論理信号に切り替わる。これにより、ロジック回路２４では、Ｌレベルの入力信号が３段のインバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３を介してオン用信号出力２４ｂにＨレベルの信号を出力する。このＨレベルの信号がＮＭＯＳトランジスタＭＮ１のゲート電圧となることにより、ＮＭＯＳトランジスタＭＮ１はオンされ、ＰＭＯＳトランジスタＭＰ１もオンされる。ＰＭＯＳトランジスタＭＰ１がオンされることで、電源ＶＣＣからＰＭＯＳトランジスタＭＰ１を介してスイッチング素子１０に充電電流が供給されることになる。
【００４０】
このとき、ロジック回路２４は、充電能力増加用信号出力２４ｃにＬレベルの信号を出力する。このＬレベルの信号は、タイマ回路２５のインバータ回路ＩＮＶ１１に入力され、このため、インバータ回路ＩＮＶ１１は、Ｈレベルの信号を出力する。このＨレベルの信号は、ナンド回路ＮＡＮＤ１１の一方の入力に入力されるとともに、抵抗Ｒ１１を介してコンデンサＣ１１に入力される。このとき、コンデンサＣ１１は、十分に放電された状態で充電を開始するので、インバータ回路ＩＮＶ１２に入力される電圧は、グランド電位から立ち上がるように変化する。したがって、コンデンサＣ１１の充電開始時、インバータ回路ＩＮＶ１２は、Ｈレベルの信号を出力する。このとき、ナンド回路ＮＡＮＤ１１は、両方の入力がＨレベルになることで、Ｌレベルの信号を出力し、インバータ回路ＩＮＶ１３がＨレベルの信号を出力する。このＨレベルの信号がＮＭＯＳトランジスタＭＮ２のゲート電圧となることにより、ＮＭＯＳトランジスタＭＮ２はオンされ、ＰＭＯＳトランジスタＭＰ２もオンされる。ＰＭＯＳトランジスタＭＰ２がオンされることで、電源ＶＣＣからＰＭＯＳトランジスタＭＰ２を介してスイッチング素子１０に追加の充電電流が供給されることになる。
【００４１】
このように、ＰＭＯＳトランジスタＭＰ１，ＭＰ２がオンされることで、電源ＶＣＣからＰＭＯＳトランジスタＭＰ１，ＭＰ２を介してスイッチング素子１０に大きな充電電流が供給され、スイッチング素子１０のゲート容量は、高速充電されることになる。
【００４２】
コンデンサＣ１１の充電開始から所定時間Ｔｄｏｎを経過すると、コンデンサＣ１１の電圧が上昇してインバータ回路ＩＮＶ１２の閾値を超えると、インバータ回路ＩＮＶ１２は、Ｌレベルの信号を出力する。ナンド回路ＮＡＮＤ１１は、その他方の入力にＬレベルの信号が入力されることで、Ｈレベルの信号を出力し、そのＨレベルの信号をインバータ回路ＩＮＶ１３に入力する。このとき、インバータ回路ＩＮＶ１３は、Ｌレベルの信号を出力し、これがＮＭＯＳトランジスタＭＮ２のゲート電圧となるので、ＮＭＯＳトランジスタＭＮ２はオフされ、ＰＭＯＳトランジスタＭＰ２もオフされ、追加の充電電流の供給は終了する。
【００４３】
つまり、駆動装置２０にスイッチング素子１０をオンする入力信号が入力されると、スイッチング素子１０は、まず、ＰＭＯＳトランジスタＭＰ１，ＭＰ２によってゲート容量が高速充電される。次いで、タイマ回路２５の抵抗Ｒ１１およびコンデンサＣ１１の時定数によって決まる所定時間Ｔｄｏｎの経過後、スイッチング素子１０のゲート容量は、ＰＭＯＳトランジスタＭＰ１のみで充電されることになる。
【００４４】
また、駆動装置２０にスイッチング素子１０をオンするＬレベルの入力信号が入力されているとき、ロジック回路２４は、オフ用信号出力２４ｄにＬレベルの信号を出力する。このＬレベルの信号は、ＮＭＯＳトランジスタＭＮ１１のゲート電圧となることで、ＮＭＯＳトランジスタＭＮ１１はオフされる。
【００４５】
さらに、ロジック回路２４は、放電能力増加用信号出力２４ｅにＨレベルの信号を出力している。このＨレベルの信号は、タイマ回路２６のインバータ回路ＩＮＶ２１に入力され、インバータ回路ＩＮＶ２１は、Ｌレベルの信号を出力している。このＬレベルの信号は、ナンド回路ＮＡＮＤ２１の一方の入力に入力されているので、ナンド回路ＮＡＮＤ２１は、Ｈレベルの信号を出力し、そのＨレベルの信号をインバータ回路ＩＮＶ２３に入力する。このため、インバータ回路ＩＮＶ２３は、Ｌレベルの信号を出力し、これがＮＭＯＳトランジスタＭＮ１２のゲート電圧となるので、ＮＭＯＳトランジスタＭＮ１２はオフされる。
【００４６】
再度、駆動装置２０に駆動装置２０をオフするＨレベルの入力信号が入力されると、上述のように、まず、ＰＭＯＳトランジスタＭＰ１，ＭＰ２は、オフされ、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２がオンされる。今度は、タイマ回路２６の抵抗Ｒ２１およびコンデンサＣ２１の時定数によって決まる所定時間Ｔｄｏｆｆの経過後、ＮＭＯＳトランジスタＭＮ１２がオフされ、スイッチング素子１０のゲート容量の電荷は、ＮＭＯＳトランジスタＭＮ１１のみで放電される。
【００４７】
次に、駆動装置２０が充放電動作したときのスイッチング素子１０のより詳細な動作について図４を参照しながら説明する。なお、図４において、実線は、本発明による高速充放電を実施した場合の波形を示し、破線は、高速充放電を実施していない場合の波形を示している。
【００４８】
まず、スイッチング素子１０をオフするＨレベルの入力信号が入力されているときに、図４に示したように、入力信号がＬレベルに切り替わるとする。入力信号のレベルが低下し、ロジック回路２４のインバータ回路ＩＮＶ１の閾値Ｖｉｎｔｈ（ｏｎ）を下回ると、スイッチング素子１０は、ターンオン動作を開始する。このとき、スイッチング素子１０のゲート容量は、高速に充電されるので、ゲート電圧Ｖｇｅの立ち上がりの傾きが急になる。
【００４９】
タイマ回路２５による所定時間Ｔｄｏｎの経過後、スイッチング素子１０のゲート容量は、通常の速度で充電されるので、ゲート電圧Ｖｇｅの立ち上がりの傾きは、緩くなる。なお、所定時間Ｔｄｏｎは、ゲート電圧Ｖｇｅが立ち上がってゲート閾値に達する直前までの時間に設定してある。ここで、高速充電の期間を時間で設定してあるのは、スイッチング素子１０のゲート閾値にばらつきがあることとゲート閾値直前の電圧検出が難しいことから回路構成が複雑になるためである。
【００５０】
その後、スイッチング素子１０のゲート電圧Ｖｇｅがゲート閾値を超えると、コレクタ電流Ｉｃｅが流れ始め、これによってコレクタ・エミッタ間電圧Ｖｃｅが低下し始める。その後、ゲート電圧Ｖｇｅは、スイッチング素子１０のゲート・コレクタ間容量を充電するミラー領域で一定の値になり、ミラー領域を過ぎると、駆動装置２０の電源ＶＣＣの電圧まで上昇するように変化する。
【００５１】
ここで、スイッチング素子１０がターンオンするターンオン時間ｔｏｎは、入力信号のレベルが閾値Ｖｉｎｔｈ（ｏｎ）を下回ってからコレクタ電流Ｉｃｅがオン時電流の９０％に達するまでである。このターンオン時間ｔｏｎを、スイッチング素子１０のターンオン時に高速充電を行わない場合のターンオン時間ｔｏｎ０と比較すると、スイッチングタイムが短縮されていることがわかる。スイッチングタイムが短縮されたことで、スイッチング損失が低減され、所定時間Ｔｄｏｎの経過後は、通常の速度で充電を行うことになるので、電磁ノイズが増加することもない。
【００５２】
次に、スイッチング素子１０をオンするＬレベルの入力信号が入力されているときに、入力信号がＨレベルに切り替わるとする。入力信号のレベルが上昇し、ロジック回路２４のインバータ回路ＩＮＶ１の閾値Ｖｉｎｔｈ（ｏｆｆ）を上回ると、スイッチング素子１０は、ターンオフ動作を開始する。このとき、スイッチング素子１０のゲート容量は、高速に放電されるので、ゲート電圧Ｖｇｅの立ち下がりの傾きが急になる。
【００５３】
タイマ回路２６による所定時間Ｔｄｏｆｆの経過後、スイッチング素子１０のゲート容量は、通常の速度で放電されるので、ゲート電圧Ｖｇｅの立ち下がりの傾きは、緩くなる。なお、所定時間Ｔｄｏｆｆは、ゲート電圧Ｖｇｅが立ち下がってミラー領域に入る前またはゲート閾値に達する前までの時間に設定してある。本実施の形態では、所定時間Ｔｄｏｆｆは、ゲート電圧Ｖｇｅがミラー領域に入る前までの時間に設定してある。
【００５４】
その後、スイッチング素子１０のゲート電圧Ｖｇｅは、通常の放電時の傾きで減少し、ミラー領域で一定の値になり、ミラー領域を過ぎると、コレクタ電流Ｉｃｅが減少し、コレクタ・エミッタ間電圧Ｖｃｅが上昇し始める。
【００５５】
ここで、スイッチング素子１０がターンオフするターンオフ時間ｔｏｆｆは、入力信号のレベルが閾値Ｖｉｎｔｈ（ｏｆｆ）を上回ってからコレクタ電流Ｉｃｅがオン時電流の１０％に達するまでである。このターンオフ時間ｔｏｆｆを、スイッチング素子１０のターンオフ時に高速放電を行わない場合のターンオフ時間ｔｏｆｆ０と比較すると、スイッチングタイムが短縮されていることがわかる。スイッチングタイムが短縮されたことで、スイッチング損失が低減され、所定時間Ｔｄｏｆｆの経過後は、通常の速度で放電を行うことになるので、電磁ノイズが増加することもない。
【００５６】
なお、以上の実施の形態では、スイッチング素子１０のターンオンおよびターンオフ時の両方で高速充放電を行っているが、必要に応じて高速充電および高速放電のいずれか一方だけ実施してもよい。
【００５７】
また、高速充放電は、ゲート電圧Ｖｇｅがゲート閾値に達する前またはミラー領域に入る前に終了している。したがって、スイッチング素子１０がターンオンまたはターンオフのスイッチング動作を開始する前に高速充放電が終了しているので、設計済みの駆動装置およびスイッチング素子に対して設計変更することなく容易に高速充放電の機能追加が可能である。
【符号の説明】
【００５８】
１０  スイッチング素子
２０  駆動装置
２１  入力端子
２２  出力端子
２３  グランド端子
２４  ロジック回路
２４ａ  信号入力
２４ｂ  オン用信号出力
２４ｃ  充電能力増加用信号出力
２４ｄ  オフ用信号出力
２４ｅ  放電能力増加用信号出力
２５，２６  タイマ回路
Ｃ１１，Ｃ２１  コンデンサ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３，ＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３  インバータ回路
ＭＮ１，ＭＮ２  ＮＭＯＳトランジスタ
ＭＮ１１  ＮＭＯＳトランジスタ（オフ用出力トランジスタ）
ＭＮ１２  ＮＭＯＳトランジスタ（放電能力増加用トランジスタ）
ＭＰ１  ＰＭＯＳトランジスタ（オン用出力トランジスタ）
ＭＰ２  ＰＭＯＳトランジスタ（充電能力増加用トランジスタ）
ＮＡＮＤ１１，ＮＡＮＤ２１  ナンド回路
Ｒ１１，Ｒ２１  抵抗
【図１】
2020114159.tif 000003
【図２】
2020114159.tif 000004
【図３】
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【図４】
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