(57)【要約】【課題】回路の状況に応じて電圧のアンバランスを抑制すること。【解決手段】第１の切替素子（３ａ）と第２の切替素子（３ｂ）とを有する半導体パワーデバイス（３）に対して、第１の切替素子（３ａ）のオン、オフを切り替える第１のゲートドライバ（１１ａ）と、第２の切替素子（３ｂ）のオン、オフを切り替える第２のゲートドライバ（１１ｂ）であって、第１の切替素子（３ａ）のオン、オフの時期に対して、遅延時間（ｔｄｏｆｆ）分だけ遅延させて第２の切替素子（３ｂ）のオン、オフを切り替える前記第２のゲートドライバ（１１ｂ）と、第１の切替素子（３ａ）における切替時の電圧（ｖｄｓ１）を測定する第１の電圧測定部（３ｃ１）と、第２の切替素子（３ｂ）における切替時の電圧（ｖｄｓ２）を測定する第２の電圧測定部（３ｃ２）と、第１の電圧（ｖｄｓ１）と第２の電圧（ｖｄｓ２）とに基づいて、遅延時間（ｔｄｏｆｆ）を設定する遅延時間設定手段（３６）と、を備えたゲート駆動装置（２）。【選択図】図３
2020114142.tif 000002
【特許請求の範囲】
【請求項１】
第１の切替素子と第２の切替素子とを有する半導体パワーデバイスに対して、前記第１の切替素子のオン、オフを切り替える第１のゲートドライバと、
前記第２の切替素子のオン、オフを切り替える第２のゲートドライバであって、前記第１の切替素子のオン、オフの時期に対して、遅延時間分だけ遅延させて前記第２の切替素子のオン、オフを切り替える前記第２のゲートドライバと、
前記第１の切替素子における切替時の電圧を測定する第１の電圧測定部と、
前記第２の切替素子における切替時の電圧を測定する第２の電圧測定部と、
前記第１の電圧測定部で測定された第１の電圧と、前記第２の電圧測定部で測定された第２の電圧とに基づいて、前記遅延時間を設定する遅延時間設定手段と、
を備えたことを特徴とするゲート駆動装置。
【請求項２】
現時点で設定されている遅延時間と、前記第１の電圧と第２の電圧との差分とに基づいて、新たな遅延時間を設定する前記遅延時間設定手段、
を備えたことを特徴とする請求項１に記載のゲート駆動装置。
【請求項３】
前記半導体パワーデバイスを用いた電力変換回路に備えた充電部の充電中に、前記遅延時間の設定を行う前記遅延時間設定手段と、
を備えたことを特徴とする請求項１または２に記載のゲート駆動回路。
【請求項４】
前記第１の切替素子と前記第２の切替素子に加えて第３の切替素子を有する前記半導体パワーデバイスに対して、前記第３の切替素子における切替時の電圧を測定する第３の電圧測定部と、
前記第１の電圧測定部で測定された第１の電圧と、前記第２の電圧測定部で測定された第２の電圧とに基づいて、前記第２の切替素子の遅延時間を設定する第２の遅延時間設定手段と、前記第１の電圧測定部で測定された第１の電圧と、前記第３の電圧測定部で測定された第３の電圧とに基づいて、前記第３の切替素子の遅延時間を設定する第３の遅延時間設定手段と、を有する前記遅延時間設定手段と、
を備えたことを特徴とする請求項１ないし３のいずれかに記載のゲート駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パワーデバイスをオン・オフさせる動作を行うゲート駆動装置に関し、特に、強電系の主回路を弱電系の信号を入力して制御するゲート駆動装置に関する。
【背景技術】
【０００２】
電力の変換や制御を行うパワーエレクトロニクス分野において、半導体パワーデバイスのスイッチングが利用されている。このような、半導体パワーデバイスとして、下記の特許文献１に記載の技術が知られている。
【０００３】
特許文献１（特開２０１３−２１９８７４号公報）には、電力変換装置において、ｎチャネル型のＭＯＳＦＥＴにより構成された２つのスイッチ素子（ＳＷ１，ＳＷ２）が使用され、上アーム側スイッチ素子（ＳＷ１）のソースに下アーム側スイッチ素子（ＳＷ２）のドレインが接続されるとともに、各スイッチ素子（ＳＷ１，ＳＷ２）のゲートに対して、ゲート駆動回路（ＧＤ１，ＧＤ２）が接続され、ゲートドライバ制御回路（ＧＤＣＴＬ）からゲート駆動回路（ＧＤ１，ＧＤ２）に信号が入力されることで、スイッチ素子（ＳＷ１，ＳＷ２）がオン・オフされる構成が記載されている。特許文献１に記載の構成では、ゲートドライバ制御回路（ＧＤＣＴＬ）に、マイコン等で生成された上アーム用制御信号（ＨＩＮ）と下アーム用制御信号（ＬＩＮ）が入力されると、入力された信号（ＨＩＮ，ＬＩＮ）に応じて、上アームドライバ用制御信号（ＨＯ１）と下アームドライバ用制御信号（ＬＯ１）が出力される。
【０００４】
近年、スイッチ素子であるＭＯＳＦＥＴをＳｉＣ（炭化ケイ素）で構成したＳｉＣパワーデバイスの研究開発が盛んにおこなわれている。これに伴い、１．２ｋＶ耐圧のＳｉＣ−ＭＯＳＦＥＴが市販され、入手が容易になってきている。一方、高耐圧素子については、１５ｋＶ耐圧のＳｉＣパワーデバイスの研究開発が報告され、大容量電力変換回路への応用を対象として、ＳｉＣパワーデバイスを適用することが期待されている。
また、高電力変換回路への応用のために、パワーデバイス（ＳｉＣ−ＭＯＳＦＥＴ）を特許文献１に記載の構成のように直列接続することも考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−２１９８７４号公報（「００２２」〜「００２８」、図１）
【非特許文献】
【０００６】
【非特許文献１】K. Vechalapu and S. Bhattacharya,“Performance evalution of series connected 1700V SiC MOSFET devices”，IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA),pp.184-191(2015)
【非特許文献２】加藤修治,他３名，“スナバレスＩＧＢＴ直列接続に適したアクティブゲートコントロール”，電学論Ｄ．, Vol.122, No.8,pp.816-822,2002
【非特許文献３】阿部康，他４名，“ＩＧＢＴ直列接続による車両用補助電源装置の高性能化に関する検討”，電学論Ｄ．,Vol.138,No.5,pp.241-247(2007)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
（従来技術の問題点）
しかしながら、複数のパワーデバイスを直列または並列に接続する構成では、ゲート駆動回路やパワーデバイスの特性差、個体差に伴い、ターンオフ時に各パワーデバイスにかかる電圧や、ターンオン時に各パワーデバイスに流れる電流にアンバランスが生じることがある。すなわち、両方のパワーデバイスに同じ電圧がかかれば理想的であるが、現実には特性差、個体差で、一方のパワーデバイスには高い電圧がかかり、他方のパワーデバイスには低い電圧がかかるというアンバランスが生じる。電圧、電流のアンバランスが生じると、素子破壊や電力損失のアンバランスの問題が発生する。
パワーデバイス直列接続時のターンオフ時の電圧バランス法としてデバイスと並列にＲＣスナバを接続して電圧アンバランスに起因する過電圧をクランプする手法（非特許文献１参照）や、複数のゲート駆動回路を結合して１つのゲート信号のみを用いてスイッチングを同期させる手法が知られている（非特許文献２、３参照）。しかしながら、これらの手法では、回路作製時に特定の使用環境を想定したパラメータ調整を行うこととなり、電力変換状況に応じたパラメータ調整が困難であるために、任意の動作状況における電圧アンバランスが抑制できない恐れもある。
【０００８】
本発明は、回路の状況に応じて電圧のアンバランスを抑制することを技術的課題とする。
【課題を解決するための手段】
【０００９】
前記技術的課題を解決するために、請求項１に記載の発明のゲート駆動装置は、
第１の切替素子と第２の切替素子とを有する半導体パワーデバイスに対して、前記第１の切替素子のオン、オフを切り替える第１のゲートドライバと、
前記第２の切替素子のオン、オフを切り替える第２のゲートドライバであって、前記第１の切替素子のオン、オフの時期に対して、遅延時間分だけ遅延させて前記第２の切替素子のオン、オフを切り替える前記第２のゲートドライバと、
前記第１の切替素子における切替時の電圧を測定する第１の電圧測定部と、
前記第２の切替素子における切替時の電圧を測定する第２の電圧測定部と、
前記第１の電圧測定部で測定された第１の電圧と、前記第２の電圧測定部で測定された第２の電圧とに基づいて、前記遅延時間を設定する遅延時間設定手段と、
を備えたことを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載のゲート駆動装置において、
現時点で設定されている遅延時間と、前記第１の電圧と第２の電圧との差分とに基づいて、新たな遅延時間を設定する前記遅延時間設定手段、
を備えたことを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１または２に記載のゲート駆動回路において、
前記半導体パワーデバイスを用いた電力変換回路に備えた充電部の充電中に、前記遅延時間の設定を行う前記遅延時間設定手段と、
を備えたことを特徴とする。
【００１２】
請求項４に記載の発明は、請求項１ないし３のいずれかに記載のゲート駆動装置において、
前記第１の切替素子と前記第２の切替素子に加えて第３の切替素子を有する前記半導体パワーデバイスに対して、前記第３の切替素子における切替時の電圧を測定する第３の電圧測定部と、
前記第１の電圧測定部で測定された第１の電圧と、前記第２の電圧測定部で測定された第２の電圧とに基づいて、前記第２の切替素子の遅延時間を設定する第２の遅延時間設定手段と、前記第１の電圧測定部で測定された第１の電圧と、前記第３の電圧測定部で測定された第３の電圧とに基づいて、前記第３の切替素子の遅延時間を設定する第３の遅延時間設定手段と、を有する前記遅延時間設定手段と、
を備えたことを特徴とする。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、第１の電圧と第２の電圧とに基づいて遅延時間を設定することで、回路の状況に応じて電圧のアンバランスを抑制することができる。
請求項２に記載の発明によれば、第１の電圧と第２の電圧との差分と現在設定されている遅延時間とに基づいて、新たな遅延時間を設定できる。
請求項３に記載の発明によれば、充電部の充電中に遅延時間を設定しない場合に比べて、切替素子の破壊を低減することができる。
請求項４に記載の発明によれば、３つの切替素子を使用する場合でも電力のアンバランスを抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は本発明の実施例１のゲート駆動装置と半導体パワーデバイスの説明図である。
【図２】図２は実施例１のゲート駆動装置を含む回路の説明図である。
【図３】図３は実施例１のゲート駆動装置の機能ブロックである。
【図４】図４は遅延時間を有する場合と有しない場合とで電圧のアンバランスが生じることの一例の説明図であり、図４Ａは遅延時間を有しない場合の入力信号の説明図、図４Ｂは遅延時間を有しない場合のゲート・ソース間電圧の時間変化の説明図、図４Ｃは遅延時間を有しない場合のドレイン・ソース間電圧の時間変化の説明図、図４Ｄは遅延時間を有する場合の入力信号の説明図、図４Ｅは遅延時間を有する場合のゲート・ソース間電圧の時間変化の説明図、図４Ｆは遅延時間を有する場合のドレイン・ソース間電圧の時間変化の説明図である。
【図５】図５はスイッチング試験におけるゲート信号に与えた遅延時間ｔｄｏｆｆとその時の電圧差ΔＶｄｓの実験結果の説明図である。
【図６】図６はドレイン・ソース間電圧のスイッチング時の波形の説明図であり、図６Ａはフィードバック制御を適用しない場合の説明図、図６Ｂはフィードバック制御を適用した場合の説明図である。
【図７】図７はフィードバックゲインを変化させた場合のスイッチング時の波形の説明図であり、図７ＡはＫ＝０．１［ｎｓ／Ｖ］の場合の説明図、図７ＢはＫ＝０．０２［ｎｓ／Ｖ］の場合の説明図、図７ＣはＫ＝０．０１［ｎｓ／Ｖ］の説明図である。
【図８】図８は横軸にスイッチング回数、縦軸に遅延時間を示したグラフである。
【図９】図９はコンデンサ充電中のドレイン・ソース間電圧の説明図であり、図９Ａは充電期間の前半部分の説明図、図９Ｂは図９Ａにおいてスイッチングを行った期間の拡大図である。
【図１０】図１０は充電完了後のスイッチング動作を行った場合の作動波形の説明図である。
【図１１】図１１は鉄道用モータに実施例１の構成を適用する場合の説明図であり、図１１Ａは従来の鉄道で使用されているＳｉ−ＩＧＢＴの説明図、図１１Ｂは本実施例のＳｉＣ−ＭＯＳＦＥＴを３つ直列に接続したものを３列並列に配置した構成の説明図である。
【図１２】図１２はＭＯＳＦＥＴを３つ直列に接続した構成の説明図である。
【図１３】図１３はＭＯＳＦＥＴを３つ直列に接続した一例における実験結果の説明図であり、図１３Ａは遅延時間を与えない場合の説明図、図１３Ｂは遅延時間を与えた場合の説明図である。
【発明を実施するための形態】
【００１５】
次に図面を参照しながら、本発明の実施の形態の具体例である実施例を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。
【実施例１】
【００１６】
図１は本発明の実施例１のゲート駆動装置と半導体パワーデバイスの説明図である。
図２は実施例１のゲート駆動装置を含む回路の説明図である。
図１、図２において、電力を直流から交流に変換する実施例１の電力変換器１に、実施例１のゲート駆動装置の一例としてのゲート駆動装置２が組み込まれている。実施例１の電力変換器１は、半導体パワーデバイスの一例としてハーフブリッジ回路３を有する。図２において、実施例１のハーフブリッジ回路３は、２つのＭＯＳＦＥＴ３ａ，３ｂを有する。実施例１のハーフブリッジ回路３では、第１の切替素子の一例としての第１のＭＯＳＦＥＴ３ａのソース（Ｓ）が、第２の切替素子の一例としての第２のＭＯＳＦＥＴ３ｂのドレイン（Ｄ）に接続されている。各ＭＯＳＦＥＴ３ａ，３ｂでは、ドレイン（Ｄ）とソース（Ｓ）の間に還流ダイオード３ａ１，３ｂ１が接続されている。なお、各ＭＯＳＦＥＴとして、ＳｉＣ−ＭＯＳＦＥＴを使用することが好ましいが、これに限定されず、Ｓｉ−ＭＯＳＦＥＴを使用することも可能である。
【００１７】
実施例１のハーフブリッジ回路３には、第１のＭＯＳＦＥＴ３ａのドレイン（Ｄ）とソース（Ｓ）間の電圧を計測する第１の電圧計３ｃ１（第１の電圧測定部の一例）と、第２のＭＯＳＦＥＴ３ｂのドレイン（Ｄ）とソース（Ｓ）間の電圧を計測する第２の電圧計３ｃ２（第２の電圧測定部の一例）と、が設置されている。
【００１８】
なお、実施例１では電力変換器１に、負荷回路４が接続されている。負荷回路４は、一例として、負荷抵抗４ａと負荷インダクタンス４ｂとを有する。負荷抵抗４ａと負荷インダクタンス４ｂは、第１のＭＯＳＦＥＴ３ａのドレイン（Ｄ）に対して直列に接続されている。また、負荷回路４は、負荷抵抗４ａおよび負荷インダクタンス４ｂに対して並列に接続されたダイオード４ｃ，４ｄを有する。
また、負荷回路４と第２のＭＯＳＦＥＴ３ｂのソース（Ｓ）との間には、充電部の一例としてのコンデンサ８が接続されており、コンデンサ８に並列に直流電源９が接続されている。コンデンサ８は、ＭＯＳＦＥＴがスイッチング時に流れるパルス状の電流を供給するために利用される。また直流電源９は負荷が必要とする電力を供給するために必要となる。そのため、直流電源９からはパルス状の電流を供給しない。
【００１９】
図３は実施例１のゲート駆動装置の機能ブロックである。
図１〜図３において、ハーフブリッジ回路３には、ゲートドライバ１１が接続されており、ゲートドライバ１１は各ＭＯＳＦＥＴ３ａ，３ｂのオン、オフを切り替える。図２、図３において、第１のＭＯＳＦＥＴ３ａのゲート（Ｇ）は、第１のゲートドライバ１１ａでオン、オフが切り替えられ、第２のＭＯＳＦＥＴ３ｂのゲート（Ｇ）は、第２のゲートドライバ１１ｂでオン、オフが切り替えられる。なお、ゲートドライバ自体の構成は、従来公知であるため、詳細な説明は省略する。
図３において、実施例１の各ゲートドライバ１１ａ，１１ｂには、制御部の一例としてのドライバ制御回路２１から制御信号が入力される。
【００２０】
実施例１のドライバ制御回路２１は、集積回路の一例としてのＦＰＧＡ：Field Programmable Gate Arrayにより構成されている。図１において、ドライバ制御回路２１には、信号の入力端子の一例としての入力コネクタ２２が接続されている。
入力コネクタ２２には、電力変換器１のハーフブリッジ回路３のオン・オフの信号を出力する信号入力器２３が接続されている。実施例１では、入力コネクタ２２には、信号入力器２３からオフまたはオンの信号２３ａ、即ち、「０」または「１」からなる１ｂｉｔのデジタル信号２３ａが入力されるように構成されている。なお、信号入力器２３は、特許文献１に記載のＨＩＮ，ＬＩＮのように、一般的なゲートドライバに信号を入力する公知の構成を採用可能であるため、詳細な説明は省略する。したがって、入力信号はデジタル信号に限定されず、アナログ信号を使用して、信号の振幅や周波数等が閾値よりも高い場合をオン、低い場合をオフにするといった形態も採用可能である。
【００２１】
実施例１のドライバ制御回路２１は、入力コネクタ２２を介して信号入力器２３からの信号が入力される入力手段３１を有する。したがって、入力手段３１には、ハーフブリッジ回路３のオン・オフを切り替える入力信号が入力される。
【００２２】
また、ドライバ制御回路２１には、記憶手段の一例として、パルスパターンの記憶手段３２が設けられている。パルスパターンの記憶手段３２は、スイッチ（ＭＯＳＦＥＴ３ａ，３ｂ）のオン・オフを切り替える場合に、ハーフブリッジ回路３に入力するパルス信号を記憶する。実施例１のパルスパターンの記憶手段３２は、ハーフブリッジ回路３の特性に応じて、スイッチ（ＭＯＳＦＥＴ３ａ，３ｂ）をオンする際に、オン、オフを切り替える間隔（＝パルス幅）が予め定められたパルス信号を記憶する。
【００２３】
ドライバ制御回路２１の入力信号の判別手段３３は、入力された信号が、ハーフブリッジ回路３をオンにする信号か、オフにする信号かを判別する。
クロック３４は、各ＭＯＳＦＥＴ３ａ，３ｂを制御するためのクロック信号（同期信号）を生成、出力する。
遅延時間の記憶手段３５は、第１のＭＯＳＦＥＴ３ａをオン、オフする時期（タイミング）に対して、第２のＭＯＳＦＥＴ３ｂをオン、オフする時期を遅延させる場合の遅延時間ｔｄｏｆｆを記憶する。
【００２４】
遅延時間設定手段３６は、第１の電圧計３ｃ１で計測された電圧ｖｄｓ１と第２の電圧計３ｃ２で計測された電圧ｖｄｓ２とに基づいて、遅延時間ｔｄｏｆｆを設定する。実施例１では、２つの電圧の差分（＝ｖｄｓ１−ｖｄｓ２）に、予め実験やシミュレーション等で定められた係数Ｋを乗算したものを、現在設定されている遅延時間ｔ′ｄｏｆｆから減算したものを、新たな遅延時間ｔｄｏｆｆとして計算する。すなわち、以下の式（１）となる。
ｔｄｏｆｆ＝ｔ′ｄｏｆｆ−Ｋ×（ｖｄｓ１−ｖｄｓ２）  …式（１）
そして、計算された遅延時間ｔｄｏｆｆを遅延時間の記憶手段３５に更新して記憶することで、遅延時間ｔｄｏｆｆの設定が完了する。
【００２５】
なお、遅延時間ｔｄｏｆｆの設定は、コンデンサ８の充電の途中で行うと共に、各ＭＯＳＦＥＴ３ａ，３ｂがオンになるときにも行う。また、遅延時間ｔｄｏｆｆは、マイナスの値となる場合もあるが、その場合は、第２のＭＯＳＦＥＴ３ｂの方が、第１のＭＯＳＦＥＴ３ａよりも先行してオン、オフされることに相当する。
また、電圧ｖｄｓ１，ｖｄｓ２を計測するタイミングは、パルスがオンになっている期間の中央に相当する時期に計測することが望ましいが、パルスがオンの期間であれば、任意の時期とすることが可能である。
【００２６】
信号生成手段の一例としてのゲートドライバの制御信号生成手段３７は、入力手段３１に入力された信号に応じて、ＭＯＳＦＥＴ３ａ，３ｂをオンまたはオフする信号を生成し、ゲートドライバ１１ａ，１１ｂに出力する。実施例１の信号生成手段３７は、ＭＯＳＦＥＴ３ａ，３ｂをオンにする場合に、クロック信号に合わせて第１のＭＯＳＦＥＴ３ａに対してパルスパターンの信号を送信すると共に、第２のＭＯＳＦＥＴ３ｂに対してクロック信号（＝第１のＭＯＳＦＥＴ３ａのオン、オフのタイミング）から遅延時間ｔｄｏｆｆだけ遅延させてパルスパターンの信号を送信する。
前記符号３ｃ１，３ｃ２，１１〜３７を付した各要素により、実施例１のゲート駆動装置２が構成されている。
【００２７】
（実施例１の作用）
前記構成を備えた実施例１のゲート駆動装置２では、デジタル信号２３ａが入力されると、デジタル信号２３ａに応じて、パルスパターンの記憶手段３２に記憶されたデータに基づいて、ゲートドライバ１１ａ，１１ｂに対して、ゲートドライバの制御信号生成手段３７から制御信号が出力される。ゲートドライバ１１ａ，１１ｂは、受信した信号に応じて、各スイッチ（ＭＯＳＦＥＴ３ａ，３ｂ）をオン、オフする。
実施例１のゲート駆動装置２では、第１のＭＯＳＦＥＴ３ａのオン、オフのタイミングに対して、第２のＭＯＳＦＥＴ３ｂのオン、オフのタイミングが、遅延時間ｔｄｏｆｆ分だけ遅延させている。
【００２８】
図４は遅延時間を有する場合と有しない場合とで電圧のアンバランスが生じることの一例の説明図であり、図４Ａは遅延時間を有しない場合の入力信号の説明図、図４Ｂは遅延時間を有しない場合のゲート・ソース間電圧の時間変化の説明図、図４Ｃは遅延時間を有しない場合のドレイン・ソース間電圧の時間変化の説明図、図４Ｄは遅延時間を有する場合の入力信号の説明図、図４Ｅは遅延時間を有する場合のゲート・ソース間電圧の時間変化の説明図、図４Ｆは遅延時間を有する場合のドレイン・ソース間電圧の時間変化の説明図である。
図４Ａ〜図４Ｃにおいて、第１のＭＯＳＦＥＴ３ａと第２のＭＯＳＦＥＴ３ｂの切り替えのタイミングに遅延がない場合、各ＭＯＳＦＥＴ３ａ，３ｂがオフになる場合に、第１のＭＯＳＦＥＴ３ａのドレイン・ソース間電圧ｖｄｓ１と、第２のＭＯＳＦＥＴ３ｂのドレイン・ソース間電圧ｖｄｓ２との差分、すなわち、アンバランスが大きい（特に、図４Ｃ参照）。
図４Ｄ〜図４Ｆにおいて、第１のＭＯＳＦＥＴ３ａと第２のＭＯＳＦＥＴ３ｂの切り替えのタイミングに遅延を発生させた場合、各ＭＯＳＦＥＴ３ａ，３ｂがオフになる場合に、第１のドレイン・ソース間電圧ｖｄｓ１と、第２のドレイン・ソース間電圧ｖｄｓ２との差分が、図４Ｆに示すようにほとんどない、すなわち、バランスすることが確認された。
【００２９】
遅延時間ｔｄｏｆｆが一定の場合、ＭＯＳＦＥＴ３ａ，３ｂ等の各回路素子の特性差や個体差、使用状況や経時的な劣化状況等によっては、アンバランスが生じる場合がある。これに対して、実施例１では、遅延時間ｔｄｏｆｆが、特性差、個体差、使用状況のような回路の状況に応じて、計算されて更新される（設定される）。具体的には、ドレイン・ソース間電圧ｖｄｓ１，ｖｄｓ２に基づいて、フィードバックゲインである係数Ｋを使用して、フィードバックする形で遅延時間ｔｄｏｆｆが更新される。したがって、実施例１のゲート駆動装置２では、回路の状況に応じて電力のアンバランスを抑制することができる。
【００３０】
（フィードバックゲイン：係数Ｋの決定方法）
遅延時間ｔｄｏｆｆと電圧差ΔＶｄｓ（＝ｖｄｓ１−ｖｄｓ２）の関係は各デバイスの（ｄｖｄｓ／ｄｔ）に依存するが、この値は使用するデバイスの特性やゲート駆動回路条件によって決まるため、一意に決定することは困難である。そのため、遅延時間ｔｄｏｆｆを可変した状態でスイッチング試験を行い、最適動作のためのパラメータ抽出を行う必要がある。図５にスイッチング試験におけるゲート信号に与えた遅延時間ｔｄｏｆｆとその時の電圧差ΔＶｄｓを示す。
【００３１】
図５はスイッチング試験におけるゲート信号に与えた遅延時間ｔｄｏｆｆとその時の電圧差ΔＶｄｓの実験結果の説明図である。
図５において、各測定点から求めた近似直線は、以下の式（２）となる。
ΔＶｄｓ＝２５×１０−９ｔｄｏｆｆ＋６３  …式（２）
本実験条件では、−２．５ｎｓの遅延時間ｔｄｏｆｆを与えた場合に電圧がバランスすることを確認した。また、実験結果から電圧差とゲート信号の遅延時間は比例関係となることを確認し、線形近似した式（２）の傾きは２５［Ｖ／ｎｓ］となり、１ｎｓの時間差によって２５Ｖの電圧アンバランスが生じることを示している本条件をフィードバック制御に反映するために、フィードバックゲインＫは、Ｋ＝０．０４［ｎｓ／Ｖ］（＝１／２５）、と決定した。
【００３２】
図６はドレイン・ソース間電圧のスイッチング時の波形の説明図であり、図６Ａはフィードバック制御を適用しない場合の説明図、図６Ｂはフィードバック制御を適用した場合の説明図である。
図６Ａにおいて、フィードバック制御を適用しない場合には、第２のＭＯＳＦＥＴ３ｂのゲート信号に、５．２５ｎｓの遅延を与えているために、電源分担がアンバランスになっていることがわかる。図６Ｂにおいて、フィードバックゲインをＫ＝０．０４［ｎｓ／Ｖ］として、フィードバック制御を行うと、スイッチングごとに遅延時間の調整が行われることで、経時的に電圧のアンバランスが改善していることが確認された。また、１度の遅延時間調整で電圧バランス条件に達していることからフィードバックゲインＫの決定方法も妥当であることが確認された。
【００３３】
図７はフィードバックゲインを変化させた場合のスイッチング時の波形の説明図であり、図７ＡはＫ＝０．１［ｎｓ／Ｖ］の場合の説明図、図７ＢはＫ＝０．０２［ｎｓ／Ｖ］の場合の説明図、図７ＣはＫ＝０．０１［ｎｓ／Ｖ］の説明図である。
フィードバックゲインＫを変化させた場合、図７Ａに示すＫ＝０．１［ｎｓ／Ｖ］の場合は、フィードバックゲインが大きすぎて、遅延時間の調整量（＝Ｋ×ΔＶｄｓ）が大きすぎるために、オーバーシュートが生じて電圧がバランスしない（収束しない）。一方、図７Ｃに示すＫ＝０．０１［ｎｓ／Ｖ］の場合は、遅延時間の調整量が小さいために電圧がバランスするまでに時間がかかっていることがわかる。したがって、図６Ｂや図７Ｂの場合は、十分に実用的な時間で遅延時間の調整が行われて電圧がバランスすることがわかる。
【００３４】
図８は横軸にスイッチング回数、縦軸に遅延時間を示したグラフである。
図８において、フィードバックゲインを０．０１〜０．０４［ｎｓ／Ｖ］にした場合、スイッチング動作に同期して遅延時間が調整され、上述した電圧バランスの条件であるｔｄｏｆｆ＝−２．５ｎｓに収束していることが確認できる。一方、フィードバックゲインをＫ＝０．１［ｎｓ／Ｖ］とした場合、遅延時間の調整量が大きすぎるために遅延時間が収束しないこともわかる。パワーデバイスの特性は、回路条件だけでなく素子温度条件によって変化するため、式（２）から得られる条件ではなく、その半分程度のＫの値とすることが実用的であった。
【００３５】
図９はコンデンサ充電中のドレイン・ソース間電圧の説明図であり、図９Ａは充電期間の前半部分の説明図、図９Ｂは図９Ａにおいてスイッチングを行った期間の拡大図である。
図６、図７において、一般に、フィードバック制御で行う構成では、第１回目のスイッチングにおける電圧のアンバランスについては対応することができない。これに対して、実施例１では、コンデンサ８に充電する途中で、遅延時間ｔｄｏｆｆの設定を行う。
実施例１では、使用前に直流電源９（一例として、５ｋＶ，３０ｍＡ）の出力電圧を５００［Ｖ］に調整した後、コンデンサ８（一例として４４０μＦ）を充電する。図９に示す実験では、７．３秒かけてコンデンサ８の初期充電を行った。この充電過程において、印加電圧が使用するＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂの定格電圧と比べて十分小さいタイミングＴ１（ｖｄｓが２００Ｖになるタイミング）で遅延時間ｔｄｏｆｆの調整を行った。図９Ｂに示すように、スイッチングの結果電圧がバランスしており、この時に与えた遅延時間は、−４．５ｎｓであった。
【００３６】
図１０は充電完了後のスイッチング動作を行った場合の作動波形の説明図である。
図１０において、初期充電時に計算された遅延時間ｔｄｏｆｆ＝−４．５ｎｓを保持した状態で、充電完了後の実際の使用時にスイッチングを行うと、動作開始時（１回目のスイッチング時）の電圧もバランスしていることが確認できた。なお、図１０において、スイッチング動作を繰り返した結果、最終的には、遅延時間はｔｄｏｆｆ＝−２．２５ｎｓに収束することが確認された。
したがって、初期充電中では、１回目のスイッチング時に電圧がアンバランスであっても、各ＭＯＳＦＥＴ３ａ，３ｂにかかる電圧が、実際の使用時に係る電圧に比べて、十分に小さく、素子破壊に至ることを低減できる。そして、初期充電中に収束して設定された遅延時間ｔｄｏｆｆを、初期充電完了後の実際の使用時に最初から使用することで、実際の使用時では、最初から電圧がバランスしやすく、素子破壊を低減できる。
【００３７】
（鉄道用モータへのＭＯＳＦＥＴの適用した場合の説明）
図１１は鉄道用モータに実施例１の構成を適用する場合の説明図であり、図１１Ａは従来の鉄道で使用されているＳｉ−ＩＧＢＴの説明図、図１１Ｂは本実施例のＳｉＣ−ＭＯＳＦＥＴを３つ直列に接続したものを３列並列に配置した構成の説明図である。
図１１Ａにおいて、鉄道の用途では、現在、三相モータ５１を作動させるために、１．５ｋＶの電源９に対して、３．３ｋＶ耐圧のＳｉ−ＩＧＢＴ５２ａ，５２ｂを１相ごとに使用している。
これに対して、図１１Ｂに示すように、市販され、比較的低コストの１．２ｋＶ耐圧のＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂを３組直列に接続したものを、三相モータ５１の各相ごとに並列に設けることで、各相のスイッチング素子の部分を３．６ｋＶ（＝１．２ｋＶ×３）耐圧を実現することができる。
なお、３．３ｋＶ耐圧のＳｉＣ−ＭＯＳＦＥＴは研究開発段階であり、非常に高価である問題がある。したがって、従来の鉄道用の三相モータ５１のスイッチング素子を低コスト化することが可能である。
【００３８】
（ＭＯＳＦＥＴを３つ直列に接続した構成の説明）
図１２はＭＯＳＦＥＴを３つ直列に接続した構成の説明図である。
図１２において、第１のＭＯＳＦＥＴ３ａ，第２のＭＯＳＦＥＴ３ｂに加えて、第３の切替素子の一例としての第３のＭＯＳＦＥＴ６１が直列に接続することも可能である。なお、第３のＭＯＳＦＥＴ６１のドレイン・ソース間電圧は、第３の電圧測定部の一例としての第３の電圧計６１ａで測定される。第３のＭＯＳＦＥＴ６１の遅延時間ｔｄｏｆｆ２は、第１のＭＯＳＦＥＴ３ａを基準として設定することが望ましいが、第２のＭＯＳＦＥＴ３ｂのタイミングを基準とすることも可能である。
【００３９】
図１３はＭＯＳＦＥＴを３つ直列に接続した一例における実験結果の説明図であり、図１３Ａは遅延時間を与えない場合の説明図、図１３Ｂは遅延時間を与えた場合の説明図である。
図１３Ａにおいて、図１２の構成において、遅延時間を与えない場合、すなわち、ｔｄｏｆｆ＝ｔｄｏｆｆ２＝０ｎｓの場合、ドレイン・ソース間電圧はアンバランスになっていることが確認できる。一方、遅延時間を、一例として、ｔｄｏｆｆ＝１．５ｎｓ、ｔｄｏｆｆ２＝−１ｎｓとしてスイッチング試験を行った時のターンオフ時のドレイン・ソース間電圧は、図１３Ｂに示すように、電圧がバランスすることが確認できた。
【００４０】
（変更例）
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例（Ｈ01）〜（Ｈ04）を下記に例示する。
（Ｈ01）前記実施例において、半導体パワーデバイス（主回路のハーフブリッジ回路３）として、ＭＯＳＦＥＴを使用することが望ましいが、これに限定されない。ＭＥＳＦＥＴ、ＪＦＥＴ、ＨＥＭＴ、ＩＥＧＴ等、使用可能な任意の構成を使用可能である。また、これらの半導体パワーデバイスを構成する半導体材料としては、シリコン（Ｓｉ）や炭化シリコン（ＳｉＣ）に限定されず、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、ＡｌＧａＡｓ、ダイヤモンド、酸化ガリウム（ＧａＯ）等を使用することが可能である。
【００４１】
（Ｈ02）前記実施例において、ＭＯＳＦＥＴ３ａ，３ｂ，６１の数は２つや３つの場合を例示したが、これに限定されず、４つ以上とすることも可能である。
（Ｈ03）前記実施例において、遅延時間の演算方法は、フィードバックゲインや前回の遅延時間を使用する場合を例示したが、これに限定されない。数式や具体的な数値は、使用する回路素子の構成や設計、仕様等に応じて変更可能である。
（Ｈ04）前記実施例において、コンデンサの充電中に遅延時間の設定を行うことが望ましいが、これに限定されない。コンデンサの充電中に行わない構成とすることも可能であるし、遅延時間を設定する処理を別個に実行することも可能である。
【符号の説明】
【００４２】
２…ゲート駆動装置、
３…半導体パワーデバイス、
３ａ…第１の切替素子、
３ｂ…第２の切替素子、
３ｃ１…第１の電圧測定部、
３ｃ２…第２の電圧測定部、
８…充電部、
１１ａ…第１のゲートドライバ、
１１ｂ…第２のゲートドライバ、
３６…遅延時間設定手段、
６１…第３の切替素子、
６１ａ…第３の電圧測定部、
ｔｄｏｆｆ…新たな遅延時間、
ｔｄｏｆｆ，ｔｄｏｆｆ２，ｔ′ｄｏｆｆ…遅延時間、
ｔ′ｄｏｆｆ…現時点で設定されている遅延時間、
ｖｄｓ１…第１の電圧、
ｖｄｓ２…第２の電圧、
ΔＶｄｓ…第１の電圧と第２の電圧との差分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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