(57)【要約】【課題】半導体装置の消費電力を低減する。【解決手段】半導体装置は、第１電界効果トランジスタから構成される第１メモリセルを含む第１メモリ回路と、第２電界効果トランジスタから構成される第２メモリセルを含む第２メモリ回路と、第１電源電位を第１電源電位の電圧値よりも低い電圧値の第２電源電位に変換するレギュレータと、を有する。第２電界効果トランジスタの第２ゲート長は、第１電界効果トランジスタの第１ゲート長よりも長く、前記第１メモリセルには、レギュレータを介して第２電源電位が供給され、第２メモリセルには、第１電源電位が供給される。【選択図】図１
2020071894.tif 000002
【特許請求の範囲】
【請求項１】
第１電界効果トランジスタからなるスタティック型の第１メモリセルと、
第２電界効果トランジスタからなるスタティック型の第２メモリセルと、
前記第１メモリセルを含む第１メモリ回路と、
前記第２メモリセルを含む第２メモリ回路と、
第１電源電位を前記第１電源電位の電圧値よりも低い電圧値の第２電源電位に変換するレギュレータと、
を有し、
前記第２電界効果トランジスタの第２ゲート長は、前記第１電界効果トランジスタの第１ゲート長よりも長く、
前記第１メモリ回路には、前記レギュレータを介して前記第２電源電位が供給され、
前記第２メモリ回路には、前記第１電源電位が供給される、半導体装置。
【請求項２】
前記第１メモリセルは、第１ワード線及び一対の第１ビット線と電気的に接続され、
前記第２メモリセルは、第２ワード線及び一対の第２ビット線と電気的に接続され、
前記第１メモリセルは、
第１プルアップトランジスタ及び第１プルダウントランジスタからなる第１インバータと、
第２プルアップトランジスタ及び第２プルダウントランジスタからなる第２インバータと、
前記第１インバータの入力部と前記一対の第１ビット線の一方のビット線との間に接続される第１パスゲートトランジスタと、
前記第２インバータの出力部と前記一対の第１ビット線の他方のビット線との間に接続される第２パスゲートトランジスタと、
を備え、
前記第２メモリセルは、
第３プルアップトランジスタ及び第３プルダウントランジスタからなる第３インバータと、
第４プルアップトランジスタ及び第４プルダウントランジスタからなる第４インバータと、
前記第３インバータの出力部と前記一対の第２ビット線の一方のビット線との間に接続される第３パスゲートトランジスタと、
前記第２インバータの出力部と前記一対の第２ビット線の他方のビット線との間に接続される第４パスゲートトランジスタと、
を備え、
前記第１インバータ及び前記第２インバータのそれぞれに、前記第２電源電位及び第３電源電位が供給され、
前記第３インバータ及び前記第４インバータのそれぞれに、前記第１電源電位及び前記第３電源電位が供給され、
前記第３電源電位は、前記第２電源電位より低い電圧であり、
平面視において前記第２メモリセルと重なるように配置された前記第２ワード線の幅よりも前記第２ゲート長の方が大きい、請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、第１モードと、前記第１モードと異なる第２モードとを有し、
前記第１モードにおいて、前記第１メモリセルに前記レギュレータを介して前記第２電源電位が供給され、
前記第２モードにおいて、前記レギュレータの電源が遮断される、請求項１記載の半導体装置。
【請求項４】
前記第２メモリ回路の記憶容量は前記第１メモリ回路の記憶容量よりも小さい、請求項１記載の半導体装置。
【請求項５】
前記第２メモリ回路は、
複数の前記第２メモリセルが行列状に配置されたメモリアレイ領域と、
平面視において、前記メモリアレイ領域の行方向に、前記メモリアレイ領域と隣接して配置されるダミーセル領域と、
平面視において、前記メモリアレイ領域の列方向に、前記メモリアレイ領域と隣接して配置される給電領域と、
をさらに備え、
前記ダミーセル領域は、ゲート長が前記第２ゲート長である複数のダミートランジスタを含み、
前記複数のダミートランジスタは、前記メモリアレイ領域に含まれる複数の前記第２メモリセルのパスゲートトランジスタのゲート電極およびプルダウントランジスタのゲート電極ごとに隣接して配置される、請求項２記載の半導体装置。
【請求項６】
前記第１電界効果トランジスタの閾値よりも前記第２電界効果トランジスタの閾値の方が高い、請求項１記載の半導体装置。
【請求項７】
前記第２メモリ回路は、前記第２メモリセルと行方向に隣接して配置された第３メモリセルをさらに備え、
前記第３メモリセルに、前記第２ワード線と異なる第２の第３ワード線及び、前記一対の第２ビット線と異なる一対の第３ビット線が接続され、
前記一対の第２ビット線と、前記第３メモリセルに接続された一対の第３ビット線は、一対の共通ビット線を介して互いに電気的に接続される、請求項２記載の半導体装置。
【請求項８】
前記第１ゲート長は、前記第１電界効果トランジスタのソース領域とドレイン領域との間の距離であり、
前記第２ゲート長は、前記第２電界効果トランジスタのソース領域とドレイン領域との間の距離である、請求項１記載の半導体装置。
【請求項９】
前記第１モードは、前記第１メモリセルに対するデータの読み出し又は書き込みが行われる通常動作モードであり、
前記第２モードは、前記第１メモリセルに対するデータの読み出し及び書き込みがいずれも行われないスタンバイモードである、請求項３記載の半導体装置。
【請求項１０】
第１電界効果トランジスタを含むスタティック型の第１メモリセルと、
第２電界効果トランジスタを含むスタティック型の第２メモリセルと、
前記第１メモリセルからなる第１メモリ回路と、
前記第２メモリセルからなる第２メモリ回路と、
第１電源電位を前記第１電源電位の電圧値よりも低い電圧値の第２電源電位に変換するレギュレータと、
を有し、
前記第２電界効果トランジスタの第２ゲート絶縁膜の厚さは、前記第１電界効果トランジスタの第１ゲート絶縁膜の厚さよりも厚く、
第１モードにおいて、前記第１メモリセルには、前記レギュレータを介して前記第２電源電位が供給され、
第２モードにおいて、前記第２メモリセルには、前記第１電源電位が供給され、
前記第１モードでは、前記第１メモリ回路に前記レギュレータを介して前記第２電源電位が供給され、
前記第２モードでは、前記レギュレータに供給されていた前記第１電源電位が遮断される、半導体装置。
【請求項１１】
前記第１メモリセルは、第１ワード線及び一対の第１ビット線と電気的に接続され、
前記第２メモリセルは、第２ワード線及び一対の第２ビット線と電気的に接続され、
前記第１メモリセルは、
第１プルアップトランジスタ及び第１プルダウントランジスタからなる第１インバータと、
第２プルアップトランジスタ及び第２プルダウントランジスタからなる第２インバータと、
前記第１インバータの入力部と前記一対の第１ビット線の一方のビット線との間に接続される第１パスゲートトランジスタと、
前記第２インバータの出力部と前記一対の第１ビット線の他方のビット線との間に接続される第２パスゲートトランジスタと、
を備え、
前記第２メモリセルは、
第３プルアップトランジスタ及び第３プルダウントランジスタからなる第３インバータと、
第４プルアップトランジスタ及び第４プルダウントランジスタからなる第４インバータと、
前記第３インバータの出力部と前記一対の第２ビット線の一方のビット線との間に接続される第３パスゲートトランジスタと、
前記第２インバータの出力部と前記一対の第２ビット線の他方のビット線との間に接続される第４パスゲートトランジスタと、
を備え、
前記第１インバータ及び前記第２インバータのそれぞれに、前記第２電源電位及び、前記第２電源電位より低い第３電源電位が供給され、
前記第３インバータ及び前記第４インバータのそれぞれに、前記第１電源電位及び、前記第３電源電位が供給される、請求項１０記載の半導体装置。
【請求項１２】
前記第１モードは、前記第１メモリ回路において読み出しまたは書き込みが行われる通常動作モードであり、
前記第２モードは、前記第１メモリ回路において読み出し及び書き込みがいずれも行われないスタンバイモードである、請求項１０記載の半導体装置。
【請求項１３】
前記第２メモリ回路の記憶容量は前記第１メモリ回路の記憶容量よりも小さい、請求項１０記載の半導体装置。
【請求項１４】
前記第２メモリ回路は、
複数の前記第２メモリセルが行列状に配置されたメモリアレイ領域と、
平面視において、前記メモリアレイ領域の行方向に、前記メモリアレイ領域と隣接して配置されるダミーセル領域と、
平面視において、前記メモリアレイ領域の列方向に、前記メモリアレイ領域と隣接して配置される電源領域と、
をさらに備え、
前記ダミーセル領域は、ゲート長が第２ゲート長である複数のダミートランジスタを含み、
前記複数のダミートランジスタは、前記メモリアレイ領域に含まれる複数の前記第２メモリセルのパスゲートトランジスタのゲート電極およびプルダウントランジスタのゲート電極ごとに隣接して配置される、請求項１０記載の半導体装置。
【請求項１５】
前記第１電界効果トランジスタの閾値よりも前記第２電界効果トランジスタの閾値の方が高い、請求項１０記載の半導体装置。
【請求項１６】
前記第２メモリ回路は、前記第２メモリセルと行方向に隣接して配置された第３メモリセルをさらに備え、
前記第３メモリセルに、前記第２ワード線と異なる第３ワード線及び、前記一対の第２ビット線と異なる一対の第３ビット線が接続され、
前記一対の第２ビット線と、前記第３メモリセルに接続された一対の第３ビット線は、一対の共通ビット線を介して互いに電気的に接続される、請求項１１記載の半導体装置。
【請求項１７】
前記第１モードにおいて、前記第１メモリセルに対するデータの読み出し又は書き込みが行われ、
前記第２モードにおいては、前記第１メモリセルに対するデータの読み出し及び書き込みがいずれも行われない、請求項１２記載の半導体装置。
【請求項１８】
（ａ）第１電源電圧をレギュレータ及び第２メモリセルに、前記レギュレータを介して前記第１電源電圧よりも低い電圧値に変換された第２電源電圧を第１メモリセルに、それぞれ供給し、前記第１メモリセルに格納されたデータを前記第２メモリセルに移動させる工程と、
（ｂ）前記（ａ）工程の後、前記レギュレータに供給されていた前記第１電源電圧を遮断する一方、前記第２メモリセルには前記第１電源電圧を供給し続ける工程と、
を含むデータ保持方法。
【請求項１９】
前記（ｂ）工程では、前記第２メモリセルからなるメモリ回路に含まれる周辺回路に供給されていた前記第１電源電圧を遮断する、請求項１８記載のデータ保持方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と、データ保持方法に関し、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、スタティックランダムアクセスメモリ）を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１７−１７４４９０号公報（特許文献１）では、入出力回路に対して供給される電圧値（例えば３．３Ｖ）よりもロジック回路及びＳＲＡＭ回路に供給される電圧値（例えば１．２Ｖ）の方が低いことが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１７４４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、低い電圧値（例えば１．２Ｖ）を供給する場合は、例えばレギュレータを用いて、高い電圧値（例えば３．３Ｖ）を低い電圧値に降圧することが考えられる。しかし、上記の使い方の場合、レギュレータを駆動するための電力が必要となる。このため、半導体装置の消費電力が高くなる傾向がある。
【０００５】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態に係る半導体装置は、第１電界効果トランジスタを含む第１メモリセルと、第２電界効果トランジスタを含む第２メモリセルを含む第２メモリセルと、第１電源電位を第１電源電位の電圧値よりも低い電圧値の第２電源電位に変換するレギュレータと、を有する。また、第２電界効果トランジスタのゲート長は、第１電界効果トランジスタのゲート長よりも長い。また、第１メモリセルには、レギュレータを介して第２電源電位が供給される。さらに、第２メモリセルには、第１電源電位が供給される。
【０００７】
他の実施の形態に係る半導体装置は、第１電界効果トランジスタを含むスタティック型の第１メモリセルと、第２電界効果トランジスタを含むスタティック型の第２メモリセルと、第１メモリセルを含む第１メモリ回路と、第２メモリセルを含む第２メモリ回路と、第１電源電位を第１電源電位の電圧値よりも低い電圧値の第２電源電位に変換するレギュレータと、を有する。また、第２電界効果トランジスタの第２絶縁膜の厚さは、第１電界効果トランジスタの第１絶縁膜の厚さよりも厚い。また、第１モードにおいて、第１メモリセルには、レギュレータを介して第２電源電位が供給される。また、第２モードにおいて、第２メモリセルには、第１電源電位が供給される。また、第１モードでは、第１メモリ回路にレギュレータを介して第２電源電位が供給される。さらに、第２モードでは、レギュレータに供給されていた第１電源電圧が遮断される。
【０００８】
他の実施の形態に係る半導体装置のデータ保持方法は、第１電源電圧をレギュレータ及び第２メモリセルに、レギュレータを介して第１電源電圧よりも低い電圧値に変換された第２電源電圧を第１メモリセルに、それぞれ供給し、第１メモリセルに格納されたデータを第２メモリセルに移動させる工程を含む。また、レギュレータに供給されていた第１電源電圧を遮断する一方、第２メモリセルには第１電源電圧を供給し続ける工程を含む。
【発明の効果】
【０００９】
一実施の形態に係る半導体装置では、半導体装置の消費電力を削減することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態１における半導体装置のブロック図である。
【図２Ａ】図２Ａは、実施の形態１における第１メモリセルの回路図である。
【図２Ｂ】図２Ｂは、実施の形態１における第２メモリセルの回路図である。
【図３】図３は、実施の形態１における第１メモリ回路及び第２メモリ回路の構成を示すブロック図である。
【図４Ａ】図４Ａは、実施の形態１において第２モードに移行する際の動作を示すフローチャートである。
【図４Ｂ】図４Ｂは、実施の形態１において第２モードから復帰する際の動作を示すフローチャートである。
【図５Ａ】図５Ａは、実施の形態１における第１メモリセルの平面レイアウト図である。
【図５Ｂ】図５Ｂは、実施の形態１における第２メモリセルの平面レイアウト図である。
【図６】図６は、実施の形態１における第２メモリセルの上層における第１金属配線層及び第２金属配線層の平面レイアウト図である。
【図７】図７は、実施の形態１における第２メモリセルの上層における第２金属配線層及び第３金属配線層の平面レイアウト図である。
【図８Ａ】図８Ａは、実施の形態２における、第１メモリセルの平面レイアウト図である。
【図８Ｂ】図８Ｂは、実施の形態２における、第２メモリセルの平面レイアウト図である。
【図９】図９は、実施の形態３における第２メモリ回路のブロック図である。
【図１０】図１０は、実施の形態３における第２メモリセルの上層における第１金属配線層及び第２金属配線層の平面レイアウト図である。
【図１１】図１１は、実施の形態３における第２メモリセルの上層における第２金属配線層及び第３金属配線層の平面レイアウト図である。
【図１２】図１２は、実施の形態３の変形例における第２メモリ回路のブロック図である。
【図１３】図１３は、実施の形態１における隣接メモリセルの平面レイアウト図である。
【図１４】図１４は、実施の形態４におけるダミーセルの平面レイアウト図である。
【図１５】図１５は、実施の形態４におけるダミーセルの平面レイアウト図である。
【図１６Ａ】図１６Ａは、実施の形態１における第１電界効果トランジスタの断面図である。
【図１６Ｂ】図１６Ｂは、実施の形態１における第２電界効果トランジスタの断面図である。
【図１７】図１７は、実施の形態５における第２メモリ回路の回路図である。
【図１８Ａ】図１８Ａは、実施の形態５の効果を説明する図である。
【図１８Ｂ】図１８Ｂは、実施の形態５の効果を説明する図である。
【発明を実施するための形態】
【００１１】
以下、各実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
【００１２】
（実施の形態１）
図１に、本実施の形態における半導体装置１の回路のブロック図を示す。第１電源ＶＣＣは第１電源電位ＶＣＣｐを供給する。接地電源ＶＳＳは、接地電位ＶＳＳｐを供給する。半導体装置１には、与えられる第１電源電位ＶＣＣｐと、第１電源電位ＶＣＣｐより低い電圧値の接地電位ＶＳＳｐが供給される。第１電源電位ＶＣＣｐは、レギュレータ１０１（第２電源ＶＤＤ）によって、接地電位ＶＳＳｐより高く、かつ第１電源電位ＶＣＣｐより低い電圧値の第２電源電位ＶＤＤｐに変換される。レギュレータ１０１には、例えば、リニアレギュレータまたはスイッチングレギュレータが用いられる。半導体装置１には、コア領域２と、コア領域２と異なる高耐圧領域３が存在する。コア領域２は、レギュレータ１０１を介して、第１電源電位ＶＣＣｐが降圧された第２電源電位ＶＤＤｐが供給される領域である。一方、高耐圧領域３は、第１電源電位ＶＣＣｐが直接供給される領域である。なお、コア領域２及び高耐圧領域３のそれぞれは、互いに同じ接地電位ＶＳＳｐが供給される領域でもある。コア領域２と高耐圧領域３は、半導体装置１に含まれる半導体チップ（図示しない）上に形成されている。
【００１３】
半導体装置１のコア領域２には、第２電源電位ＶＤＤｐ及び接地電位ＶＳＳｐを動作電圧とする、第１メモリ回路２０１、レジスタ２０２、フラッシュメモリ２０３、ロジック回路２０４が配置される。第１メモリ回路２０１には、ロジック回路２０４の演算結果が格納される。すなわち、第１メモリ回路２０１には、レギュレータ１０１を介して、第１電源電位ＶＣＣｐが降圧された第２電源電位ＶＤＤｐが供給される。コア領域２に供給される第２電源電位ＶＤＤｐは、例えば１．１Ｖの電位であり、接地電位ＶＳＳｐは、例えば０Ｖの電位である。
【００１４】
半導体装置１の高耐圧領域３には、第１電源電位ＶＣＣｐと、接地電位ＶＳＳｐが供給される。高耐圧領域３には、第１電源電位ＶＣＣｐと接地電位ＶＳＳｐとを動作電位とする、第２メモリ回路３０１と、システムコントローラ３０２が配置される。システムコントローラ３０２はレギュレータ１０１の電源を制御する。第２メモリ回路３０１には、レギュレータ１０１を介さずに、第１電源電位ＶＣＣｐが直接供給される。高耐圧領域３に供給される第１電源電位ＶＣＣｐは、例えば３．３Ｖの電位である。
【００１５】
コア領域２と高耐圧領域３との間には、レベルシフタ１０２が接続される。レベルシフタ１０２は、コア領域２と高耐圧領域３との間でやり取りされる信号の電位を調整する。すなわち、レベルシフタ１０２は、信号の電位を変換する。例えば、コア領域２における信号のハイレベル（Ｈレベル）が１．１Ｖであるのに対して高耐圧領域３における信号のハイレベル（Ｈレベル）が３．３Ｖである場合に、コア領域２から与えられる１．１ＶのＨレベルの信号を、３．３Ｖに変換して、高耐圧領域３に伝達する。
【００１６】
レジスタ２０２は、第１メモリ回路２０１及び第２メモリ回路３０１と電気的に接続され、第１メモリ回路２０１と第２メモリ回路３０１との間でデータの受け渡しを行う。
【００１７】
第１メモリ回路２０１は、行列状に配置された複数の第１メモリセルＭＣ１を有する。なお、図３を用いて後述するメモリセルＭＣは、この第１メモリセルＭＣ１に対応している。
【００１８】
図２Ａに、第１メモリセルＭＣ１の回路図を示す。この第１メモリセルＭＣ１は、図２Ａに示すように、第１インバータＩＮＶ１と、第２インバータＩＮＶ２と、を含む。
【００１９】
第１インバータＩＮＶ１は、図２Ａに示すように、第２電源ＶＤＤと、接地電源ＶＳＳとの間に形成された第１プルアップトランジスタＰＵ１および第１プルダウントランジスタＰＤ１を有する。そして、図２Ａに示すように、この第１プルアップトランジスタＰＵ１と第１プルダウントランジスタＰＤ１は、第２電源ＶＤＤと接地電源ＶＳＳとの間において、直列接続されている。
【００２０】
一方、第２インバータＩＮＶ２においても、第１インバータＩＮＶ１と同様の構成である。具体的には、第２インバータＩＮＶ２は、図２Ａに示すように、第２電源ＶＤＤと、接地電源ＶＳＳとの間に形成された第２プルアップトランジスタＰＵ２および第２プルダウントランジスタＰＤ２を有する。そして、図２Ａに示すように、この第２プルアップトランジスタＰＵ２と第２プルダウントランジスタＰＤ２は、第２電源ＶＤＤと接地電源ＶＳＳとの間において、直列接続されている。
【００２１】
ここで、図２Ａに示すように、第１インバータＩＮＶ１を構成する第１プルアップトランジスタＰＵ１と、第２インバータＩＮＶ２を構成する第２プルアップトランジスタＰＵ２は、ｐチャネル型の電界効果トランジスタである。一方、図２Ａに示すように、第１インバータＩＮＶ１を構成する第１プルダウントランジスタＰＤ１と、第２インバータＩＮＶ２を構成する第２プルダウントランジスタＰＤ２は、ｎチャネル型の電界効果トランジスタである。
【００２２】
そして、図２Ａに示すように、第１インバータＩＮＶ１を構成する第１プルアップトランジスタＰＵ１および第１プルダウントランジスタＰＤ１のそれぞれのゲート電極は、第１記憶ノード（配線、配線パターン）Ｎ１を介して、第２インバータＩＮＶ２の出力部と電気的に接続されている。なお、ここで言う第２インバータＩＮＶ２の出力部とは、図２Ａにおいて、第２プルアップトランジスタＰＵ２のドレインと、第２プルダウントランジスタＰＤ２のドレインとが互いに接続されているノードに対応する。また、この第２インバータＩＮＶ２の出力部には、図２Ａに示すように、第２パスゲートトランジスタＰＧ２も接続されている。第２パスゲートトランジスタＰＧ２のゲートは第１ワード線ＷＬ１に接続され、第２インバータＩＮＶ２の出力部と接続されるソースまたはドレインとは反対側のドレインまたはソースは第１ビット線ＢＢ１に接続されている。
【００２３】
一方、図２Ａに示すように、第２インバータＩＮＶ２を構成する第２プルアップトランジスタＰＵ２および第２プルダウントランジスタＰＤ２のそれぞれのゲート電極は、第２記憶ノード（配線、配線パターン）Ｎ２を介して、第１インバータＩＮＶ１の出力部と電気的に接続されている。なお、ここで言う第１インバータＩＮＶ１の出力部とは、図２Ａにおいて、第１プルアップトランジスタＰＵ１のドレインと、第１プルダウントランジスタＰＤ１のドレインとが互いに接続されているノードに対応する。また、この第１インバータＩＮＶ１の出力部には、図２Ａに示すように、第１パスゲートトランジスタＰＧ１も接続されている。第１パスゲートトランジスタＰＧ１のゲートは第１ワード線ＷＬ１に接続され、第１インバータＩＮＶ１の出力部と接続されるソースまたはドレインとは反対側のドレインまたはソースは第１ビット線ＢＴ１に接続されている。
【００２４】
第２メモリ回路３０１は、行列状に配置された第２メモリセルＭＣ２を有する。なお、第１メモリセルＭＣ１と同様、図３を用いて後述するメモリセルＭＣは、この第２メモリセルＭＣ２にも対応している。
【００２５】
図２Ｂに、第２メモリセルＭＣ２の回路図を示す。この第２メモリセルＭＣ２は、図２Ｂに示すように、第３インバータＩＮＶ３と、第４インバータＩＮＶ４と、を含む。
【００２６】
第３インバータＩＮＶ３は、図２Ｂに示すように、第１電源ＶＣＣと、接地電源ＶＳＳとの間に形成された第３プルアップトランジスタＰＵ３および第３プルダウントランジスタＰＤ３を有する。そして、図２Ｂに示すように、この第３プルアップトランジスタＰＵ３と第３プルダウントランジスタＰＤ３は、第１電源ＶＣＣと接地電源ＶＳＳとの間において、直列接続されている。
【００２７】
一方、第４インバータＩＮＶ４においても、第３インバータＩＮＶ３と同様の構成である。具体的には、第４インバータＩＮＶ４は、図２Ｂに示すように、第１電源ＶＣＣと、接地電源ＶＳＳとの間に形成された第４プルアップトランジスタＰＵ４および第４プルダウントランジスタＰＤ４を有する。そして、図２Ｂに示すように、この第４プルアップトランジスタＰＵ４と第４プルダウントランジスタＰＤ４は、第１電源ＶＣＣと接地電源ＶＳＳとの間において、直列接続されている。
【００２８】
ここで、図２Ｂに示すように、第３インバータＩＮＶ３を構成する第３プルアップトランジスタＰＵ３と、第４インバータＩＮＶ４を構成する第４プルアップトランジスタＰＵ４は、ｐチャネル型の電界効果トランジスタである。一方、図２Ｂに示すように、第３インバータＩＮＶ３を構成する第３プルダウントランジスタＰＤ３と、第４インバータＩＮＶ４を構成する第４プルダウントランジスタＰＤ４は、ｎチャネル型の電界効果トランジスタである。
【００２９】
そして、図２Ｂに示すように、第３インバータＩＮＶ３を構成する第３プルアップトランジスタＰＵ３および第３プルダウントランジスタＰＤ３のそれぞれのゲート電極は、第３記憶ノード（配線、配線パターン）Ｎ３を介して、第４インバータＩＮＶ４の出力部と電気的に接続されている。なお、ここで言う第４インバータＩＮＶ４の出力部とは、図２Ｂにおいて、第４プルアップトランジスタＰＵ４のドレインと、第４プルダウントランジスタＰＤ４のドレインとが互いに接続されているノードに対応する。また、この第４インバータＩＮＶ４の出力部には、図２Ｂに示すように、第４パスゲートトランジスタＰＧ４も接続されている。第４パスゲートトランジスタＰＧ４のゲートは第２ワード線ＷＬ２に接続され、第４インバータＩＮＶ４の出力部と接続されるソースまたはドレインとは反対側のドレインまたはソースは第２ビット線ＢＢ２に接続されている。
【００３０】
一方、図２Ｂに示すように、第４インバータＩＮＶ４を構成する第４プルアップトランジスタＰＵ４および第４プルダウントランジスタＰＤ４のそれぞれのゲート電極は、第４記憶ノード（配線、配線パターン）Ｎ４を介して、第３インバータＩＮＶ３の出力部と電気的に接続されている。なお、ここで言う第３インバータＩＮＶ３の出力部とは、図２Ｂにおいて、第３プルアップトランジスタＰＵ３のドレインと、第３プルダウントランジスタＰＤ３のドレインとが互いに接続されているノードに対応する。また、この第３インバータＩＮＶ３の出力部には、図２Ｂに示すように、第３パスゲートトランジスタＰＧ３も接続されている。第３パスゲートトランジスタＰＧ３のゲートは第２ワード線ＷＬ２に接続され、第３インバータＩＮＶ３の出力部と接続されるソースまたはドレインとは反対側のドレインまたはソースは第２ビット線ＢＴ２に接続されている。
【００３１】
図３は、第１メモリ回路及２０１及び第２メモリ回路３０１の構成例を示すブロック図である。図中のメモリセルＭＣは、第１メモリ回路２０１の場合は第１メモリセルＭＣ１、第２メモリ回路３０１の場合は第２メモリセルＭＣ２である。また、一対のビット線ＢＴ，ＢＢは、第１メモリ回路２０１の場合は第１ビット線ＢＴ１，ＢＢ１であり、第２メモリ回路３０１の場合は第２ビット線ＢＴ２，ＢＢ２である。ワード線ＷＬは、第１メモリ回路２０１の場合は第１ワード線ＷＬ１であり、第２メモリ回路３０１の場合は第２ワード線ＷＬ２である。
【００３２】
第１メモリ回路２０１及び第２メモリ回路３０１は、複数のメモリセルが行列状に配置されるメモリアレイ領域ＡＲＹと周辺回路領域ＰＥＲを備える。
【００３３】
メモリアレイ領域ＡＲＹには、複数のメモリセルＭＣが行列状に配置される。メモリセルＭＣは、行毎にメモリセル行ＭＣＲを構成する。メモリセル行ＭＣＲは、１行にｎ個（ｎは自然数）のメモリセルを含む。メモリセル行ＭＣＲごとに１本のワード線ＷＬが配置され、メモリセル行ＭＣＲに含まれる各メモリセルＭＣと接続される。また、メモリセルＭＣは、１列毎に一対のビット線ＢＴ，ＢＢが接続される。
【００３４】
周辺回路領域ＰＥＲには、ワード線ドライバＷＬＤ、制御回路ＣＴＲＬ、および入出力回路ＩＯが含まれる。
【００３５】
制御回路ＣＴＲＬから、ワード線ドライバＷＬＤに行アドレスＲＡが与えられる。また、制御回路ＣＴＲＬから、列選択回路ＭＵＸに列アドレスＣＡが与えられるワード線ドライバＷＬＤは、制御回路ＣＴＲＬから与えられる行アドレスＲＡに従って選択されるワード線を活性化させる。複数のメモリセル列毎に、入出力回路ＩＯが設けられる。入出力回路ＩＯは、列選択回路ＭＵＸと、ライトアンプＷＡと、センスアンプＳＡとを備える。列選択回路ＭＵＸは、制御回路ＣＴＲＬから与えられる列アドレスＣＡに応じて、複数のメモリセル列のうち１つのメモリセル列を選択する。
【００３６】
ライトアンプＷＡは、入力データＤに応じて、一対の共通書込みビット線ＣＴＷ，ＣＢＷを介して列選択回路ＭＵＸに書き込み信号を伝達する。書き込み信号に応じて、選択されたメモリセル列のビット線ＢＴ，ＢＢの電位が相補的に遷移し、書き込みが行われる。
【００３７】
センスアンプＳＡは、一対の共通読み出しビット線ＣＴＲ，ＣＢＲを介して、選択されたメモリセルＭＣのデータに応じてビット線ＢＴ，ＢＢに出力される電位を受け取り、一対の共通読み出しビット線ＣＴＲとＣＢＲとの電位差を検出して増幅する。
【００３８】
本実施の形態では、第１メモリ回路２０１の記憶容量よりも第２メモリ回路３０１の記憶容量が小さい。しかしながら、第２メモリ回路の記憶容量は第１メモリ回路の記憶容量以上であってもよい。なお、後述のように、第１メモリ回路２０１のデータを第２メモリ回路３０１に退避する場合、第１メモリ回路２０１の記憶容量よりも第２メモリ回路３０１の記憶容量を小さくして、かつ、第１メモリ回路２０１に格納されたデータのうち、最低限のデータを第２メモリ回路３０１に退避させることで、第２メモリ回路３０１による面積増加の影響を抑制することが可能となる。
【００３９】
半導体装置１は、システムコントローラ３０２によって制御される動作モードを備える。また、この動作モードは、第１モード（通常動作モード）と、第２モード（スタンバイモード）と、を備える。具体的には、第１モードにおいては、第１メモリ回路２０１の第１メモリセルＭＣ１に対するデータの読み出し又は書き込みが行われる。これに対し、第２モードにおいては、第１メモリ回路２０１の第１メモリセルＭＣ１に対するデータの読み出し及び書き込みがいずれも行われない。また、第２モード（スタンバイモード）においては、レギュレータ１０１に対する第１電源電位ＶＣＣｐの供給が遮断される。そのため、レギュレータ１０１からコア領域２に対して第２電源電位ＶＤＤｐが供給されない状態となり、第１メモリ回路２０１に含まれる第１メモリセルＭＣ１のデータは保持されない。一方で、高耐圧領域３に対しては、第２モードにおいても第１電源電位ＶＣＣｐが供給され続けるため、第２メモリ回路３０１に含まれる第２メモリセルＭＣ２のデータが保持され続ける。
【００４０】
また、上記の第１モードから第２モードに移行する過程において、第２メモリ回路３０１は、第２メモリセルＭＣ２に対するデータの読み出し又は書き込みが行われる第３モードと、第２メモリセルＭＣ２に対するデータの読み出し及び書き込みがいずれも行われない第４モードを有する。具体的には、第４モードでは、第１電源電位ＶＣＣｐは第２メモリセルＭＣ２の周辺回路領域ＰＥＲに供給されない一方、第２メモリセルＭＣ２に対しては第１電源電位ＶＣＣｐが供給される。このとき、第２メモリ回路３０１の周辺回路領域ＰＥＲ及びメモリアレイ領域ＡＲＹの両方には、接地電位ＶＳＳｐが供給される。これにより、第２メモリセルＭＣ２のデータを保持したまま、第２メモリ回路３０１の周辺回路領域ＰＥＲによる電力消費を抑制することができる。なお、第２メモリ回路３０１は、第２モードに移行した後においても、上記の第３モードと第４モードを有する。
【００４１】
また、第２メモリ回路３０１の第４モードにおいては、周辺回路領域ＰＥＲに接地電位が供給される一方、第２メモリ回路３０１のメモリアレイ領域ＡＲＹには、接地電位ＶＳＳｐよりも高く、かつ、第１電源電位ＶＣＣｐより低い接地電位ＡＲＶＳＳｐが供給されてもよい。この場合、第２メモリ回路３０１のメモリアレイ領域ＡＲＹに接地電位ＡＲＶＳＳｐが供給される場合は、メモリアレイ領域ＡＲＹに接地電位ＶＳＳｐが供給される場合よりも、メモリアレイ領域ＡＲＹにおけるリーク電流をより抑制することができ、省電力化の効果がより大きくなる。
【００４２】
図４Ａは、第１モードから第２モードに移行する場合のフローを示す図であり、図４Ｂは、第２モードから第１モードに復帰する場合のフローを示す図である。
【００４３】
図４Ａに示すように、半導体装置１が第１モードから第２モードに移行する場合、次のような工程が行われる。
【００４４】
（データ退避工程Ｓ１）
まず、第１メモリ回路２０１に含まれる第１メモリセルＭＣ１からデータが読み出される。このとき、第１メモリ回路２０１には、レギュレータ１０１を介して第１電源電位ＶＣＣｐから降圧された第２電源電位ＶＤＤｐが供給されている。次に、読み出されたデータがレジスタ２０２に書き込まれる。そして、レジスタ２０２に書き込まれたデータが読み出され、読み出されたデータがレベルシフタ１０２を介して第２メモリ回路３０１に含まれる第２メモリセルＭＣ２に書き込まれる。
【００４５】
（第２メモリ省電力化工程Ｓ２）
次に、第２メモリ回路３０１の周辺回路領域ＰＥＲに対する第１電源電位ＶＣＣｐの供給が遮断され、第２メモリ回路３０１が第４モードに移行する。このとき、第２メモリ回路３０１のメモリアレイ領域ＡＲＹには第１電源電位ＶＣＣｐが供給され続ける。これにより、第２メモリ回路３０１のメモリアレイ領域ＡＲＹに含まれる第２メモリセルＭＣ２にデータを保持したまま、第２メモリ回路３０１の周辺回路領域ＰＥＲによる電力消費を抑制することができる。
【００４６】
（電源遮断工程Ｓ３）
そして、システムコントローラ３０２からレギュレータ１０１に動作モード信号ＲＳが伝達され、レギュレータ１０１に対する電源が遮断される。すなわち、レギュレータ１０１に対する第１電源電位ＶＣＣｐの供給が遮断され、レギュレータ１０１の駆動が停止する。これより、コア領域２内に配置されている第１メモリ回路２０１に対する第２電源電位ＶＤＤｐの供給が遮断される。すなわち、第１メモリ回路２０１はデータを保持しない状態となる。このとき、第２メモリ回路３０１には、レギュレータ１０１を介さずに第１電源電位ＶＣＣｐが直接供給され続ける。
【００４７】
なお、図示しないが、図１に示すレギュレータ１０１はさらにスイッチを有しており、本実施の形態では、システムコントローラ３０２がこのスイッチのオン／オフを制御している。そして、システムコントローラ３０２から送信された動作モード信号ＲＳに基づいて、このスイッチがオン状態からオフ状態に切り替わることで、レギュレータ１０１に供給されていた第１電源電位ＶＣＣｐは遮断される。なお、スイッチは、レギュレータ１０１の外、すなわち、第１電源電位ＶＣＣｐが伝送される配線（伝送経路）、より具体的には、この配線（伝送経路）のうち、コア領域２及び高耐圧領域３のそれぞれに向かって分岐する分岐点（ノード）と、レギュレータ１０１との間に設けられていても良い。
【００４８】
なお、本実施の形態では、第２メモリ省電力化工程Ｓ２において第２メモリ回路３０１が第４モードに移行し、第２メモリ回路３０１の周辺回路領域ＰＥＲに対する電源が遮断される例を説明したが、第２メモリ省電力化工程Ｓ２を行わず、第２モードにおいても第２メモリ回路３０１の周辺回路領域ＰＥＲに対して第１電源電位ＶＣＣｐを供給し続けてもよい（第３モード）。ただし、半導体装置１の消費電力をより抑えたい場合は、本実施の形態のように、第２メモリ回路３０１の周辺回路領域ＰＥＲに対する第１電源電位ＶＣＣｐの供給を遮断する方が望ましい。
【００４９】
図４Ｂに示すように、半導体装置１が第２モードから第１モードに復帰する場合、次のような工程が行われる。
【００５０】
（電源供給工程Ｓ４）
システムコントローラ３０２からレギュレータ１０１に動作モード信号ＲＳが伝達され、レギュレータ１０１に対して第１電源電位ＶＣＣｐが供給される。すなわち、レギュレータ１０１が駆動する。これにより、コア領域２内に配置されている第１メモリ回路２０１に対して、第１電源電位ＶＣＣｐから降圧された第２電源電位ＶＤＤｐが供給される。すなわち、第１メモリ回路２０１は、データの保持が可能な状態となる。このとき、第２メモリ回路３０１には、レギュレータ１０１を介さずに第１電源電位ＶＣＣｐが直接供給され続ける。なお、図示しないが、図１に示すレギュレータ１０１はさらにスイッチを有しており、本実施の形態では、システムコントローラ３０２がこのスイッチのオン／オフを制御している。そして、システムコントローラ３０２から送信された動作モード信号ＲＳに基づいて、このスイッチがオフ状態からオン状態に切り替わることで、レギュレータ１０１に第１電源電位ＶＣＣｐが供給される。なお、スイッチは、レギュレータ１０１の外、すなわち、第１電源電位ＶＣＣｐが伝送される配線（伝送経路）、より具体的には、この配線（伝送経路）のうち、コア領域２と高耐圧領域３に分岐する分岐点と、レギュレータ１０１との間に設けられていても良い。
【００５１】
（第２メモリ起動工程Ｓ５）
次に、第２メモリ回路３０１の周辺回路領域ＰＥＲに対して第１電源電位ＶＣＣｐが供給され、第２メモリ回路３０１が第３モードに移行する。これにより、第２メモリ回路３０１に含まれる第２メモリセルＭＣ２からデータを読み出すことと、第２メモリセルＭＣ２に対してデータを書き込むことが可能になる。
【００５２】
（データ復帰工程Ｓ６）
まず、第２メモリ回路３０１に含まれる第２メモリセルＭＣ２のデータが読み出される。そして、読み出されたデータは、レベルシフタ１０２を介してレジスタ２０２に書き込まれる。次に、レジスタ２０２に書き込まれたデータが読み出され、読み出されたデータは第１メモリ回路２０１に含まれる第１メモリセルＭＣ１に書き込まれる。
【００５３】
なお、第２メモリ省電力化工程Ｓ２を行わず、第２モードにおいても第２メモリ回路３０１の周辺回路領域ＰＥＲに対して第１電源電位ＶＣＣｐを供給し続けた場合は、第２メモリ起動工程Ｓ５を行わない。
【００５４】
以上の工程により、データ退避工程Ｓ１で説明したように、第２モードに移行する前に、第１メモリ回路２０１の第１メモリセルＭＣ１に保存されていたデータが第２メモリ回路３０１に退避され、また、データ復帰工程Ｓ６で説明したように、第２モードから復帰後に再び第１メモリ回路２０１にデータが保存される。
【００５５】
第１メモリセルＭＣ１に与えられる第２電源電位ＶＤＤｐと接地電位ＶＳＳｐとの差よりも、第２メモリセルＭＣ２に与えられる第１電源電位ＶＣＣｐと接地電位ＶＳＳｐとの差の方が大きい。したがって、第１メモリセルＭＣ１を構成する各トランジスタに使用する閾値電圧Ｖｔ１よりも、第２メモリセルＭＣ２を構成する各トランジスタに使用する閾値電圧Ｖｔ２の方が大きい。
【００５６】
図１６Ａに、第１メモリセルＭＣ１に含まれる第１プルアップトランジスタＰＵ１、第２プルアップトランジスタＰＵ２、第１プルダウントランジスタＰＤ１、第２プルダウントランジスタＰＤ２、第１パスゲートトランジスタＰＧ１、第２パスゲートトランジスタＰＧ２のそれぞれを構成する第１電界効果トランジスタＭＩＳ１の断面図を示す。
【００５７】
半導体基板ＳＵＢ中には、素子分離領域ＳＴＩ１が形成されている。この素子分離領域ＳＴＩ１により、活性領域Ａｃ１が区画される。すなわち、活性領域Ａｃ１は、半導体基板ＳＵＢのうち、素子分離領域ＳＴＩ１から露出した領域である。半導体基板ＳＵＢ中には、ウェル領域ＷＲ１が形成される。ｎチャネル型電界効果トランジスタの場合、ウェル領域ＷＲ１は、ｐ型不純物（例えば、ホウ素など）を含有するｐウェルＰＷ（図５Ａ参照）である。ｐチャネル型電界効果トランジスタの場合、ウェル領域ＷＲ１は、およびｎ型不純物（例えば、リンやヒ素など）を含有するｎウェルＮＷ（図５Ａ参照）である。
【００５８】
活性領域Ａｃ１の主表面には、絶縁膜（ゲート絶縁膜）ＩＦ１が形成されている。この絶縁膜ＩＦ１としては、例えば、酸化シリコン膜などを用いることができる。絶縁膜ＩＦ１上には、ゲート電極ＧＥ１が形成されている。ゲート電極ＧＥ１としては、例えば、多結晶シリコン膜を用いることができる。ゲート電極ＧＥ１の両側のウェル領域ＷＲ１中には、低濃度不純物領域ＥＸ１が形成されている。ゲート電極ＧＥ１の両側の側壁には、サイドウォールＳＷ１が形成されている。このサイドウォールＳＷ１は、例えば、窒化シリコン膜からなる。
【００５９】
また、ゲート電極ＧＥ１およびサイドウォールＳＷ１の合成体の両側のウェル領域ＷＲ１中には、高濃度不純物領域ＥＸ２が形成されている。高濃度不純物領域ＥＸ２は、低濃度不純物領域ＥＸ１より、不純物濃度が高く、また、深く形成される。この低濃度不純物領域ＥＸ１および高濃度不純物領域ＥＸ２で、ソースまたはドレインが構成される。
【００６０】
図１６Ｂに、第２メモリセルＭＣ２に含まれる第３プルアップトランジスタＰＵ３、第４プルアップトランジスタＰＵ４、第３プルダウントランジスタＰＤ３、第４プルダウントランジスタＰＤ４、第３パスゲートトランジスタＰＧ３、第４パスゲートトランジスタＰＧ４のそれぞれを構成する第２電界効果トランジスタＭＩＳ２の断面図を示す。
【００６１】
半導体基板ＳＵＢ中には、素子分離領域ＳＴＩ２が形成されている。この素子分離領域ＳＴＩ２により、活性領域Ａｃ２が区画される。半導体基板ＳＵＢ中には、ウェル領域ＷＲ２が形成される。ｎチャネル型電界効果トランジスタの場合、ウェル領域ＷＲ２は、ｐ型不純物（例えば、ホウ素など）を含有するｐウェルＰＷ（図５Ｂ参照）である。ｐチャネル型電界効果トランジスタの場合、ウェル領域ＷＲ２は、およびｎ型不純物（例えば、リンやヒ素など）を含有するｎウェルＮＷ（図５Ｂ参照）である。
【００６２】
活性領域Ａｃ２の主表面には、絶縁膜（ゲート絶縁膜）ＩＦ２が形成されている。この絶縁膜ＩＦ２としては、例えば、酸化シリコン膜などを用いることができる。絶縁膜ＩＦ２上には、ゲート電極ＧＥ２形成されている。ゲート電極ＧＥ２としては、例えば、多結晶シリコン膜を用いることができる。ゲート電極ＧＥ２の両側のウェル領域ＷＲ２中には、低濃度不純物領域ＥＸ３が形成されている。ゲート電極ＧＥ２の両側の側壁には、サイドウォールＳＷ２が形成されている。このサイドウォールＳＷ２は、例えば、窒化シリコン膜からなる。
【００６３】
また、ゲート電極Ｇ２およびサイドウォールＳＷ２の合成体の両側のウェル領域ＷＲ２中には、高濃度不純物領域ＥＸ４が形成されている。高濃度不純物領域ＥＸ４は、低濃度不純物領域ＥＸ３より、不純物濃度が高く、また、深く形成される。この低濃度不純物領域ＥＸ３および高濃度不純物領域ＥＸ４で、ソースまたはドレインが構成される。
【００６４】
図１６Ａ及び図１６Ｂに示すように、第１電界効果トランジスタＭＩＳ１のゲート長Ｌｎ１は、２つの高濃度不純物領域ＥＸ２間の距離である。また、図１６Ｂに示すように、第２電界効果トランジスタＭＩＳ２のゲート長は、２つの高濃度不純物領域ＥＸ２間の距離Ｌｎ２である。そして、図１６Ａ及び図１６Ｂのそれぞれに示すように、第２電界効果トランジスタＭＩＳ２のゲート長Ｌｎ２は、第１電界効果トランジスタＭＩＳ１のゲート長Ｌｎ１よりも長い。これにより、第２電界効果トランジスタＭＩＳ２の閾値を、第１電界効果トランジスタＭＩＳ１の閾値よりも、大きくすることができる。
【００６５】
また、第１電界効果トランジスタＭＩＳ１の絶縁膜ＩＦ１の厚さｄ１は、例えば１ｎｍ〜４ｎｍである。一方、第２電界効果トランジスタＭＩＳ２の絶縁膜ＩＦ２の厚さｄ２は、例えば、４ｎｍ〜７ｎｍである。すなわち、図１６Ａ及び図１６Ｂのそれぞれに示すように、第２電界効果トランジスタの絶縁膜ＩＦ２の厚さｄ２は、第１電界効果トランジスタＭＩＳ１の絶縁膜ＩＦ１の厚さｄ１よりも大きい。これにより、第２電界効果トランジスタＭＩＳ２の閾値を、第１電界効果トランジスタＭＩＳ１の閾値よりも、大きくすることができる。
【００６６】
なお、本実施の形態では、図１６Ａ及び図１６Ｂに示すように、第２電界効果トランジスタＭＩＳ２のゲート長Ｌｎ２及びゲート絶縁膜ＩＦ２の厚さｄ２が、第１電界効果トランジスタＭＩＳ１のゲート長Ｌｎ１及びゲート絶縁膜ＩＦ１の厚さｄ１よりも、それぞれ大きいことについて説明した。しかしながら、第２電界効果トランジスタＭＩＳ２のゲート長Ｌｎ２は第１電界効果トランジスタＭＩＳ１のゲート長Ｌｎ１よりも大きいが、第２電界効果トランジスタＭＩＳ２のゲート絶縁膜ＩＦ２の厚さｄ２は第１電界効果トランジスタＭＩＳ１のゲート絶縁膜ＩＦ１の厚さｄ１以下でもよい。さらに、第２電界効果トランジスタＭＩＳ２の絶縁膜ＩＦ２の厚さｄ２は第１電界効果トランジスタＭＩＳ１の絶縁膜ＩＦ１の厚さｄ１よりも大きいが、第２電界効果トランジスタのゲート長Ｌｎ２は第１電界効果トランジスタのゲート長Ｌｎ１以下でもよい。ただし、第２電界効果トランジスタＭＩＳ２の閾値を大きくするという観点からは、本実施の形態のように、第２電界効果トランジスタＭＩＳ２のゲート長Ｌｎ２及びゲート絶縁膜ＩＦ２の厚さｄ２の両方を、第１電界効果トランジスタＭＩＳ１のゲート長Ｌｎ１及びゲート絶縁膜ＩＦ１の厚さｄ１よりも、それぞれ大きくすることが好ましい。これにより、第２電界効果トランジスタＭＩＳ２の閾値を、第１電界効果トランジスタＭＩＳ１の閾値よりも、さらに大きくすることができる。
【００６７】
図５Ａに、第１メモリセルＭＣ１のレイアウト図を示す。図５Ａにおいては、活性領域Ａｃ、ポリシリコンＰＯＬＹ、コンタクトＣＴ及び、記憶ノードを構成する第１層金属配線層Ｍ１が示されている。図５Ａに示すように、第１電界効果トランジスタＭＩＳ１のゲート長Ｌｎ１は、Ｙ方向に沿った第１から第４ゲート配線（ゲート電極）Ｇ１、Ｇ２、Ｇ３、Ｇ４の長さである。
【００６８】
第１メモリセルＭＣ１を構成する各電界効果トランジスタのゲート長Ｌｎ１は同じ長さである。なお、ゲート長Ｌｎ１は、各電界効果トランジスタのソース領域を形成する拡散層とドレイン領域を形成する拡散層との間の距離を指す。
【００６９】
図５Ｂに、第２のメモリセルＭＣ２のレイアウト図を示す。図５Ｂにおいては、活性領域Ａｃ、ポリシリコンＰＯＬＹ、コンタクトＣＴ及び、記憶ノードを構成する第１層金属配線層Ｍ１が示されている。図５Ｂに示すように、第２電界効果トランジスタＭＩＳ２のゲート長Ｌｎ２は、Ｙ方向に沿った第５から第８ゲート配線（ゲート電極）Ｇ５、Ｇ６、Ｇ７、Ｇ８の長さである。なお、図５Ａ及び図５Ｂに示すように、ゲート長Ｌｎ２は、ゲート長Ｌｎ１よりも長い。
【００７０】
図５Ａおよび図５Ｂにおいて、第１メモリセルＭＣ１および第２メモリセルＭＣ２は、ｎウェルＮＷ、ｐウェルＰＷ、ｐ型活性領域ＰＡ（第１ｐ型活性領域ＡＰ１、第２ｐ型活性領域ＡＰ２）、ｎ型活性領域ＮＡ（第１ｎ型活性領域ＡＮ１、第２ｎ型活性領域ＡＮ２）、第１から第４のゲート配線Ｇ１〜Ｇ４、及びコンタクトＣＴを有する。
【００７１】
ｎウェルＮＷは、半導体基板ＳＵＢにｎ型不純物をイオン注入することにより形成される。ｐウェルＰＷは、半導体基板ＳＵＢにｐ型不純物をイオン注入することにより形成される。ｐ型活性領域ＰＡは、ｐウェルＰＷが形成された領域である。ｎ型活性領域ＮＡは、ｎウェルＮＷが形成された領域である。活性領域Ａｃ上には、絶縁膜を介して第１から第８ゲート配線Ｇ１〜Ｇ８が配置される。
【００７２】
以下、第１ワード線ＷＬ１及び第２ワード線ＷＬ２の延在方向をＸ方向、一対の第１ビット線ＢＴ１，ＢＢ１及び一対の第２ビット線ＢＴ２，ＢＢ２の延在方向をＹ方向とする。
【００７３】
第１メモリセルＭＣ１は、第１ｐ型活性領域ＡＰ１，第１ｎ型活性領域ＡＮ１、第２ｎ型活性領域ＡＮ２、第２ｐ型活性領域ＡＰ２を備える。これらの活性領域は、Ｙ方向に延在し、かつＸ方向に順に並んで配置される。
【００７４】
第２メモリセルＭＣ２は、第３ｐ型活性領域ＡＰ３，第３ｎ型活性領域ＡＮ３、第４ｐ型活性領域ＡＰ４、第４ｎ型活性領域ＡＮ４を備える。これらの活性領域は、Ｙ方向に延在する。第３ｎ型活性領域ＡＮ３及び第４ｎ型活性領域ＡＮ４は、Ｘ方向において、第３ｐ型活性領域ＡＰ３と第４ｐ型活性領域ＡＰ４との間に配置される。第４ｎ型活性領域ＡＮ４は、Ｙ方向において、第３ｎ型活性領域ＡＮ３の延長線上に配置される。
【００７５】
図５Ａに示すように、第１メモリセルＭＣ１は、Ｘ方向に延在する第１から第４ゲート配線Ｇ１、Ｇ２，Ｇ３，Ｇ４を有する。
【００７６】
第１プルダウントランジスタＰＤ１は、第２ゲート配線Ｇ２の一部と、第１ｐ型活性領域ＡＰ１の一部から構成される。第１プルアップトランジスタＰＵ１は、第２ゲート配線Ｇ２の一部と、第１ｎ型活性領域ＡＮ１の一部から構成される。第１パスゲートトランジスタＰＧ１は、第１ゲート配線Ｇ１の一部と、第１ｐ型活性領域ＡＰ１の一部から構成される。第２プルダウントランジスタＰＤ２は、第３ゲート配線Ｇ３の一部と、第２ｐ型活性領域ＡＰ２の一部から構成される。第２プルアップトランジスタＰＵ２は、第３ゲート配線Ｇ３の一部と、第２ｎ型活性領域ＡＮ２の一部から構成される。第２パスゲートトランジスタＰＧ２は、第４ゲート配線Ｇ４の一部と、第２ｐ型活性領域ＡＮ２の一部から構成される。
【００７７】
図２Ａに示される第２記憶ノードＮ２は、第１金属配線層Ｍ１に配置された第２記憶ノード配線Ｎ２ａで構成される。第２記憶ノード配線Ｎ２ａは、コンタクトＣＴを介して、第１パスゲートトランジスタＰＧ１のソースまたはドレインの一方と、第１プルアップトランジスタＰＵ１のドレインと、第２プルアップトランジスタＰＵ２のゲートと、第２プルダウントランジスタＰＤ２のゲートと、電気的に接続される。
【００７８】
図２Ａに示される第１記憶ノードＮ１は、第１金属配線層Ｍ１に配置された第１記憶ノード配線Ｎ１ａで構成される。第１記憶ノード配線Ｎ１ａは、コンタクトＣＴを介して、第２パスゲートトランジスタＰＧ２のソースまたはドレインの一方と、第２プルダウントランジスタＰＤ２のドレインと、第１プルアップトランジスタＰＵ１のゲートと、第１プルダウントランジスタＰＤ１のゲートと、電気的に接続される。
【００７９】
図５Ｂに示すように、第２メモリセルＭＣ２は、Ｘ方向に延在する第５から第８ゲート配線Ｇ５、Ｇ６，Ｇ７，Ｇ８を有する。
【００８０】
第３プルダウントランジスタＰＤ３は、第６ゲート配線Ｇ６の一部と、第１ｐ型活性領域ＡＰ１の一部から構成される。第３プルアップトランジスタＰＵ３は、第６ゲート配線Ｇ６の一部と、第１ｎ型活性領域ＡＮ１の一部から構成される。第３パスゲートトランジスタＰＧ３は、第５ゲート配線Ｇ５の一部と、第１ｐ型活性領域ＡＰ１の一部から構成される。第４プルダウントランジスタＰＤ４は、第７ゲート配線Ｇ７の一部と、第２ｐ型活性領域ＡＰ２の一部から構成される。第４プルアップトランジスタＰＵ４は、第７ゲート配線Ｇ７の一部と、第２ｎ型活性領域ＡＮ２の一部から構成される。第４パスゲートトランジスタＰＧ４は、第８ゲート配線Ｇ８の一部と、第２ｐ型活性領域ＡＮ２の一部から構成される。
【００８１】
図２Ｂに示される第４記憶ノードＮ４は、第１金属配線層に配置された第４記憶ノード配線Ｎ４ａで構成される。第４記憶ノード配線Ｎ４ａは、コンタクトＣＴを介して、第３パスゲートトランジスタＰＧ３のソースまたはドレインの一方と、第３プルアップトランジスタＰＵ３のドレインと、第４プルアップトランジスタＰＵ４のゲートと、第４プルダウントランジスタＰＤ４のゲートと、電気的に接続される。
【００８２】
図２Ｂに示される第３記憶ノードＮ３は、第１金属配線層に配置された第３記憶ノード配線Ｎ３ａで構成される。第３記憶ノード配線Ｎ３ａは、コンタクトＣＴを介して、第４パスゲートトランジスタＰＧ４のソースまたはドレインの一方と、第４プルダウントランジスタＰＤ４のドレインと、第３プルアップトランジスタＰＵ３のゲートと、第３プルダウントランジスタＰＤ３のゲートと、電気的に接続される。
【００８３】
図５Ａ及び図５Ｂに示すように、第１メモリセルＭＣ１のＹ方向における長さｈ１よりも、第２メモリセルＭＣ２のＹ方向における長さｈ２の方が長い。なお、第１メモリセルＭＣ１の長さｈ１及び第２メモリセルＭＣ２の長さｈ２は、複数の第１メモリセルＭＣ１または第２メモリセルＭＣ２が行列状に繰り返し配置された場合に、平面視において線対称又は点対称となる最小単位の領域について、Ｙ方向の長さを指す。
【００８４】
図６に、本実施の形態の第２メモリセルＭＣ２の上層配線の平面レイアウトを示す。図６には、第１金属配線層Ｍ１，第１ビアＶ１、第２金属配線層Ｍ２が示されている。
【００８５】
第１金属配線層Ｍ１において、第３記憶ノード配線Ｎ３ａ、第４記憶ノード配線Ｎ４ａ、第１層第１配線Ｍ１ａ、第１層第２配線Ｍ１ｂ，第１層第３配線Ｍ１ｃ、第１層第４配線Ｍ１ｄ、第１層第５配線Ｍ１ｅ、第１層第６配線Ｍ１ｆ、第１層第７配線Ｍ１ｇ、第１層第８配線Ｍ１ｈが配置される。
【００８６】
第２金属配線層Ｍ２において、Ｘ方向に順に、第２層第１配線Ｍ２ａ、第２層第２配線Ｍ２ｂ、第２層第３配線Ｍ２ｃ、第２層第４配線Ｍ２ｄ、第２層第５配線Ｍ２ｅ、第２層第６配線Ｍ２ｆ、および第２層第７配線Ｍ２ｇが配置される。第２層第１配線Ｍ２ａ、第２層第２配線Ｍ２ｂ、第２層第３配線Ｍ２ｃ、第２層第４配線Ｍ２ｄ、第２層第５配線Ｍ２ｅ、第２層第６配線Ｍ２ｆ、および第２層第７配線Ｍ２ｇは、いずれも、Ｙ方向に延在する。
【００８７】
第１層第１配線Ｍ１ａは、コンタクトＣＴを介して図５Ｂに示される第３パスゲートトランジスタＰＧ３のゲート（第５ゲート配線Ｇ５）と電気的に接続される。また、第１層第１配線Ｍ１ａは、第１ビアＶ１を介して第２層第１配線Ｍ２ａと電気的に接続される。第２層第１配線Ｍ２ａは、後述する第２ビアを介して、第３層第２配線からなる第２ワード線ＷＬ２と電気的に接続される。
【００８８】
第１層第２配線Ｍ１ｂは、コンタクトＣＴを介して図５Ｂに示される第３パスゲートトランジスタＰＧ３のソースまたはドレインの他方と電気的に接続される。また、第１層第２配線Ｍ１ｂは、第１ビアＶ１を介して第２層第３配線Ｍ２ｃと電気的に接続される。第２層第３配線Ｍ２ｃは、第２ビット線ＢＴ２を構成する。
【００８９】
第１層第３配線Ｍ１ｃは、コンタクトＣＴを介して図５Ｂに示される第３プルダウントランジスタＰＤ３のソースと電気的に接続される。また、第１層第３配線Ｍ１ｃは、第１ビアＶ１を介して第２層第２配線Ｍ２ｂと電気的に接続される。第２層第２配線Ｍ２ｂは、後述する第２ビア及び第３層第１配線を介して、接地電源ＶＳＳに接続され、接地電位ＶＳＳｐが供給される。
【００９０】
第１層第４配線Ｍ１ｄは、コンタクトＣＴを介して図５Ｂに示される第４プルアップトランジスタＰＵ４のソースと電気的に接続される。また、第１層第４配線Ｍ１ｄは、第１ビアＶ１を介して第２層第４配線Ｍ２ｄと電気的に接続される。第２層第４配線Ｍ２ｄは第１電源ＶＣＣに接続され、第１電源電位ＶＣＣｐが供給される。
【００９１】
第１層第５配線Ｍ１ｅは、コンタクトＣＴを介して図５Ｂに示される第３プルアップトランジスタＰＵ３のソースと電気的に接続される。また、第１層第５配線Ｍ１ｅは、第１ビアＶ１を介して第２層第４配線Ｍ２ｄと電気的に接続される。
【００９２】
第１層第６配線Ｍ１ｆは、コンタクトＣＴを介して図５Ｂに示される第４プルダウントランジスタＰＤ４のソースと電気的に接続される。また、第１層第６配線Ｍ１ｆは、第１ビアＶ１を介して第２層第６配線Ｍ２ｆと電気的に接続される。第２層第６配線Ｍ２ｆは、後述する第２ビア及び第３層第１配線を介して、接地電源ＶＳＳに接続され、接地電位ＶＳＳｐが供給される。
【００９３】
第１層第７配線Ｍ１ｇは、コンタクトＣＴを介して図５Ｂに示される第４パスゲートトランジスタＰＧ４のソースまたはドレインの他方と電気的に接続される。また、第１層第７配線Ｍ１ｇは、第１ビアＶ１を介して第２層第５配線Ｍ２ｅと電気的に接続される。第２層第５配線Ｍ２ｅは、第２ビット線ＢＢ２を構成する。
【００９４】
第１層第８配線Ｍ１ｈは、コンタクトＣＴを介して図５Ｂに示される第４パスゲートトランジスタＰＧ４のゲート（第８ゲート配線Ｇ８）と電気的に接続される。また、第１層第８配線Ｍ１ｈは、第１ビアＶ１を介して第２層第７配線Ｍ２ｇと電気的に接続される。第２層第７配線Ｍ２ｇは、後述する第２ビアを介して、第３層第２配線からなる第２ワード線ＷＬ２と電気的に接続される。
【００９５】
図７に、本実施の形態の第２メモリセルＭＣ２の上層配線の平面レイアウトを示す。図７には、第２金属配線層Ｍ２，第２ビアＶ２、第３金属配線層Ｍ３が示されている。
【００９６】
第３金属配線層Ｍ３において、Ｙ方向に順に、第３層第１配線Ｍ３ａ、第３層第２配線Ｍ３ｂ、第３層第３配線Ｍ３ｃが配置される。第３層第１配線Ｍ３ａ、第３層第２配線Ｍ３ｂ、第３層第３配線Ｍ３ｃは、いずれも、Ｘ方向に延在する。
【００９７】
第３層第１配線Ｍ３ａは、第２ビアＶ２を介して第２層第２配線Ｍ２ｂと電気的に接続される。第３層第１配線Ｍ３ａは接地電源ＶＳＳに接続され、接地電位ＶＳＳｐが供給される。
【００９８】
第３層第２配線Ｍ３ｂは、第２ビアＶ２を介して、第２層第１配線Ｍ２ａ及び第２層第７配線Ｍ２ｇと電気的に接続される。第２ワード線ＷＬ２は、第３層第２配線Ｍ３ｂで構成される。
【００９９】
第３層第３配線Ｍ３ｃは、第２ビアＶ２を介して第２層第６配線Ｍ２ｆと電気的に接続される。第３層第３配線Ｍ３ｃは接地電源ＶＳＳに接続され、接地電位ＶＳＳｐが供給される。
【０１００】
本実施の形態において、第２メモリセルＭＣ２を構成するトランジスタのゲート長Ｌｎ２は、第３層第２配線Ｍ３ｂの幅Ｌｗｌよりも大きい。しかしながら、第２メモリセルＭＣ２を構成するトランジスタのゲート長Ｌｎは、第３層第２配線Ｍ３ｂの幅Ｌｗｌ以下でもよい。ただし、第３層第２配線Ｍ３ｂの抵抗値を小さくするという観点からは、第２メモリセルＭＣ２を構成するトランジスタのゲート長Ｌｎ２は、第３層第２配線Ｍ３ｂの幅Ｌｗｌよりも大きいことが望ましい。
【０１０１】
図１３に、第２メモリ回路３０１において隣接する第２メモリセルＭＣ２の平面レイアウトの一例を示す。第４パスゲートトランジスタＰＧ４のゲートを構成する第８ゲート配線Ｇ８同士は、互いに分離される。これにより、第４パスゲートトランジスタＰＧ４のゲート電極の容量を低減することができ、動作を高速化できる効果がある。特に、第２メモリセルＭＣ２は第１メモリセルＭＣ１よりも動作電圧が高いため、容量を低減する効果が大きい。なお、第４パスゲートトランジスタＰＧ４のゲート電極の容量を低減する効果を得なくてもよい場合には、隣接する第２メモリセルＭＣ２の第４パスゲートトランジスタＰＧ４のゲート電極は、互いに分離されずに一体のゲート配線で形成されてもよい。
【０１０２】
本実施の形態の半導体装置によれば、第１メモリ回路２０１に対してはレギュレータ１０１を介して第２電源電位ＶＤＤｐが供給される一方、第２メモリ回路３０１に対してはレギュレータを介さずに第１電源電位ＶＣＣｐが供給されるため、第２モード時にデータを第２メモリ回路３０１に保持したままレギュレータ１０１の駆動を停止することで、レギュレータ１０１による消費電力を抑制することができる。
【０１０３】
（実施の形態２）
図８Ａは、実施の形態２における、第１メモリセルの平面レイアウト図である。図８Ｂは、実施の形態２における、第２メモリセルの平面レイアウト図である。
【０１０４】
実施の形態２においては、図８Ａに示すように、第１メモリセルＭＣ１のｐチャネル型電界効果トランジスタのゲート長Ｌｐ１は、第１メモリセルＭＣ１のｎチャネル型電界効果トランジスタのゲート長Ｌｎ１と異なる長さである。さらに、図８Ｂに示すように、第２メモリセルＭＣ２のｐチャネル型電界効果トランジスタのゲート長Ｌｐ２は、第２メモリセルＭＣ２のｎチャネル型電界効果トランジスタのゲート長Ｌｎ２と異なる長さである。それ以外の構成は、先の実施の形態１と同じであるため、説明を省略する。
【０１０５】
第１メモリセルＭＣ１において、ｎチャネル型電界効果トランジスタである第１パスゲートトランジスタＰＧ１、第１プルダウントランジスタＰＤ１、第２パスゲートトランジスタＰＧ２、及び第２プルダウントランジスタＰＤ２のゲート長Ｌｎ１は、ｎチャネル型電界効果トランジスタのソースとｎチャネル型電界効果トランジスタのドレインとの間の距離である。また、ｐチャネル型電界効果トランジスタである第１プルアップトランジスタＰＵ１及び第２プルアップトランジスタＰＵ２のゲート長Ｌｐ１は、ｐチャネル型電界効果トランジスタのソースとｐチャネル型電界効果トランジスタのドレインとの間の距離であり、ゲート長Ｌｎ１と異なる長さである。
【０１０６】
第２メモリセルＭＣ２において、ｎチャネル型電界効果トランジスタである第３パスゲートトランジスタＰＧ３、第３プルダウントランジスタＰＤ３、第４パスゲートトランジスタＰＧ４、第４プルダウントランジスタＰＤ４のゲート長Ｌｎ２は、ｐチャネル型電界効果トランジスタである第３プルアップトランジスタＰＵ３及び第４プルアップトランジスタＰＵ４のゲート長Ｌｐ２と異なる長さである。
【０１０７】
本実施の形態において、図８Ａ及び図８Ｂに示すように、ゲート長Ｌｎ１よりもゲート長Ｌｎ２の方が長く、かつ、ゲート長Ｌｐ１よりもゲート長Ｌｐ２の方が長いことで、ｐチャネル型電界効果トランジスタよりもｎチャネル型電界効果トランジスタの駆動能力が小さい場合に、ｎチャネル型電界効果トランジスタのオン電流を大きくすることができる。
【０１０８】
（実施の形態３）
本実施の形態では、実施の形態１における第１メモリセルのＹ方向の長さｈ１よりも第２メモリセルのＹ方向の長さｈ２の方が大きいことを利用して、メモリセルの上層の領域にワード線を増加させる。すなわち、第２メモリセルの行ごとに、複数のワード線を設ける。それ以外の構成は、先の実施の形態１と同じであるため、説明を省略する。
【０１０９】
図９に、本実施の形態における第２メモリ回路３０１のブロック図を示す。本実施の形態においては、メモリセル行ＭＣＲごとに、複数の第２ワード線が設けられる。複数の第２ワード線のそれぞれは、メモリセル列毎に対応して設けられる。
【０１１０】
メモリセル行ＭＣＲは、１行にｎ個（ｎは自然数）の第２メモリセルＭＣ２を含む。第２メモリセルＭＣ２は、ワードドライバに近い方から順番に、０列目、ｍ列目（ｍは１以上ｎ未満の自然数）、ｎ列目という順に配置される。ｍ列目の第２メモリセルＭＣ２をＭＣ２［ｍ］と表記すると、ｍ列目の第２メモリセルＭＣ２［ｍ］にｍ番目の第２ワード線ＷＬ２［ｍ］が接続される。１つのメモリセル行ＭＣＲあたり、ｎ本のワード線が、Ｘ方向に平行して配置される。
【０１１１】
図１０は、本実施の形態における第２メモリセルＭＣ２の上層における平面レイアウト図であり、ｍ列目の第２メモリセルＭＣ２［ｍ］について、第１金属配線層Ｍ１及び第２金属配線層Ｍ２のレイアウトを示した図である。図１１は、本実施の形態における第２メモリセルＭＣ２の上層の平面レイアウト図であり、第２金属配線層Ｍ２及び第３金属配線層Ｍ３のレイアウトを示した図である。
【０１１２】
第２金属配線層Ｍ２の配線のレイアウトは実施の形態２と同じである。第３金属配線層Ｍ３においては、０番目のワード線ＷＬ［０］を構成する第３層第４配線Ｍ３ｄ、ｍ番目のワード線ＷＬ［ｍ］を構成する第３層第５配線Ｍ３ｅ、ｎ番目のワード線ＷＬ［ｎ］を構成する第３層第６配線Ｍ３ｆが、Ｙ方向に順番に配置される。０番目のワード線ＷＬ［０］を構成する第３層第４配線Ｍ３ｄ、ｍ番目のワード線ＷＬ［ｍ］を構成する第３層第５配線Ｍ３ｅ、ｎ番目のワード線ＷＬ［ｎ］を構成する第３層第６配線Ｍ３ｆは、Ｙ方向において、第３層第１配線Ｍ３ａと第３層第３配線Ｍ３ｃとの間に配置される。
【０１１３】
第２層第１配線Ｍ２ａは、第２ビアＶ２を介して、ｍ番目の第２ワード線ＷＬ２［ｍ］を構成する第３層第５配線Ｍ３ｅと電気的に接続される。第２層第７配線Ｍ２ｇは、第２ビアＶ２を介して、ｍ番目の第２ワード線ＷＬ２［ｍ］を構成する第３層第５配線Ｍ３ｅと電気的に接続される。
【０１１４】
本実施の形態においては、非選択ビット線による消費電力を低減する効果がある。すなわち、ワード線で選択されており、かつ一対のビット線で選択されていない列の一対のビット線から電荷を引き抜くことを防止でき、消費電力を低減する効果がある。
【０１１５】
（実施の形態３の変形例）
本実施の形態においては、メモリセル行ＭＣＲに含まれる複数の一対のビット線を短絡して入出力回路ＩＯと接続する構成、及び、制御回路ＣＴＲＬから入出力回路ＩＯに列選択信号が与えられない構成が、実施の形態３と異なる。それ以外の構成は、先の実施の形態３と同じであるため、省略する。
【０１１６】
図１２に、本変形例における第２メモリ回路３０１のブロック図を示す。実施の形態３と異なり、入出力回路ＩＯにおいて列選択回路ＭＵＸが存在しない。これに伴い、制御回路ＣＴＲＬから入出力回路ＩＯに列アドレスＣＡは伝達されない。
【０１１７】
メモリアレイ領域ＡＲＹに含まれる各メモリセル列について、第２ビット線ＢＴ２どうしは短絡され、かつ、第２ビット線ＢＢ２どうしも短絡される。第２ビット線ＢＴ２どうしが短絡される箇所及び第２ビット線ＢＢ２どうしが短絡される箇所は、いずれも、入出力回路ＩＯとメモリアレイ領域ＡＲＹとの間である。すなわち、入出力回路ＩＯから複数のメモリセル列に対して、１対の共通ビット線ＣＢＴ、ＣＢＢを介してデータの入出力が行われる。一対の共通ビット線ＣＢＴ，ＣＢＢは、第２ビット線ＢＴ２，ＢＢ２と連続して形成される。
【０１１８】
本実施の形態においては、行選択及び列選択をワード線で行うことができる。列選択回路ＭＵＸが不要になるので、第２メモリ回路３０１の面積を縮小する効果がある。
【０１１９】
（実施の形態４）
図１４は、第２メモリ回路３０１における給電領域とダミートランジスタの配置を示すブロック図である。本実施の形態において、メモリアレイ領域ＡＲＹの行方向に隣接して、複数のダミーセルＤＣが並んで配置されるダミーセル領域ＤＣＲが設けられる。それ以外の構成は、先の実施の形態１と同じであるため省略する。
【０１２０】
メモリアレイ領域ＡＲＹのＹ方向に隣接して給電領域ＴＡＰが配置される。給電領域ＴＡＰは、Ｘ方向に延在する領域である。給電領域ＴＡＰは、ｎウェルＮＷ及びｐウェルＰＷに所定の電位（例えば接地電位ＶＳＳｐや第１電源電位ＶＣＣｐ）を供給する。
【０１２１】
メモリアレイ領域ＡＲＹのＸ方向に隣接して、ダミーセル領域ＤＣＲが配置される。ダミーセル領域ＤＣＲには、複数のダミーセルＤＣがＹ方向に並んで配置される。各ダミーセルＤＣは、メモリアレイ領域ＡＲＹのメモリセル行ＭＣＲごとに配置される。
【０１２２】
図１５に、ダミーセルＤＣと第２メモリセルＭＣ２のレイアウト図を示す。ダミーセルＤＣは、第１ダミートランジスタＤＴ１と第２ダミートランジスタＤＴ２を含む。第１ダミートランジスタＤＴ１のゲートは、第９ゲート配線Ｇ９で構成される。第１ダミートランジスタのソース及びドレインは、第５ｐ型活性領域ＡＰ５で構成される。第２ダミートランジスタＤＴ２のゲートは、第１０ゲート配線Ｇ１０で構成される。第２ダミートランジスタのソース及びドレインは、第５ｐ型活性領域ＡＰ５で構成される。
【０１２３】
第９ゲート配線Ｇ９は、Ｘ方向において、第５ゲート配線Ｇ５の延長上に配置される。また、第１０ゲート配線Ｇ１０は、Ｘ方向において、第６ゲート配線Ｇ６の延長上に配置される。
【０１２４】
第１ダミートランジスタＤＴ１及び第２ダミートランジスタＤＴ２のゲート長Ｌｎ２は、第３パスゲートトランジスタＰＧ３及び第３プルダウントランジスタＰＤ３のゲート長Ｌｎ２と等しい長さである。
【０１２５】
第１ダミートランジスタＤＴ１及び第２ダミートランジスタＤＴ２のゲート幅Ｗｎ２は、第３パスゲートトランジスタＰＧ３及び第３プルダウントランジスタＰＤ３のゲート幅Ｗｎ２と等しい幅である。
【０１２６】
ダミーセルＤＣは、６つのトランジスタを含む第２メモリセルＭＣ２のレイアウトと異なり、２つのトランジスタで構成される。従って、ダミーセルＤＣの面積は、第２メモリセルＭＣ２の面積よりも小さい。
【０１２７】
本実施の形態によれば、ダミーセルＤＣを構成するトランジスタのゲート配線と第２メモリセルＭＣ２を構成するトランジスタのゲート配線とが対称性を有しているので、製造ばらつきを抑制することができる。さらに、ダミーセルＤＣの面積が第２メモリセルＭＣ２の面積よりも小さいので、ダミーセル領域ＤＣＲに第２メモリセルＭＣ２を配置する場合に比べて、ダミーセル領域ＤＣＲの面積を小さくすることができる。
【０１２８】
（実施の形態５）
図１７に、第２メモリ回路を中間電位として動作させる回路図を示す。本実施の形態において、第２メモリ回路３０１に対して供給される第１電源ＶＣＣと第２メモリ回路３０１との間に第１ｎチャネル型電界効果トランジスタＮＭＩＳ１が設けられ、第２メモリ回路３０１に対して供給される接地電源ＶＳＳと第２メモリ回路３０１との間に第１ｐチャネル型電界効果トランジスタＰＭＩＳ１が設けられる。それ以外の構成は、先の実施の形態１と同じであるため省略する。
【０１２９】
第１電源ＶＣＣから、第１ｎチャネル型電界効果トランジスタＮＭＩＳ１のソース−ドレイン経路を介して、第１ｎチャネル型電界効果トランジスタＮＭＩＳ１の閾値Ｖｔ３だけ電圧降下した第１中間電位ＶＭＤ１ｐが、第２メモリセルＭＣ２に供給される。第１ｎチャネル型電界効果トランジスタＮＭＩＳ１のゲート及びソースには、第１電源電位ＶＣＣｐが供給される。
【０１３０】
第２メモリセルＭＣ２に含まれる第１プルアップトランジスタＰＵ１のソース及び第２プルアップトランジスタＰＵ２のソースに、第１中間電位ＶＭＤ１ｐが供給される。
【０１３１】
接地電位ＶＳＳｐから、第１ｐチャネル型電界効果トランジスタＰＭＩＳ１のソース−ドレイン経路を介して、第１ｐチャネル型電界効果トランジスタＰＭＩＳ１の閾値Ｖｔ４だけ電位が上昇した第２中間電位ＶＭＤ２ｐが、第２メモリセルＭＣ２に供給される。第１ｐチャネル型電界効果トランジスタＰＭＩＳ１のゲート及びソースには、接地電位ＶＳＳｐが供給される。
【０１３２】
第２メモリセルＭＣ２の第１プルダウントランジスタＰＤ１のソース及び第２プルダウントランジスタＰＤ２のソースに、第２中間電位ＶＭＤ２ｐが供給される。
【０１３３】
本実施例において、第１中間電位ＶＭＤ１ｐ及び第２中間電位ＶＭＤ２ｐは、周辺回路領域ＰＥＲに供給されている。例えば、周辺回路領域ＰＥＲに含まれ、第２ｐチャネル型電界効果トランジスタＰＭＩＳ２と第２ｎチャネル型電界効果トランジスタＮＭＩＳ２で構成される第５インバータＩＮＶ５に、第１中間電位ＶＭＤ１ｐ及び第２中間電位ＶＭＤ２ｐが供給されている。
【０１３４】
図１８Ａ、１８Ｂは実施形態の効果を説明する図である。図１８Ａに本実施形態の中間電位を用いない場合の信号波形を示す。図１８Ｂに、第２メモリ回路３０１の内部信号の波形を示す。図１８Ｂに示すように、本実施の形態においては、第１ｎチャネル型電界効果トランジスタＮＭＩＳ１の閾値Ｖｔ３、第１ｐチャネル型電界効果トランジスタＰＭＩＳ１の閾値Ｖｔ４の分だけ電位を変化させることにより、図１８Ａに示すような信号よりも内部信号の振幅を小さくして消費電力を低減する効果がある。
【０１３５】
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
【符号の説明】
【０１３６】
１      半導体装置
１０１      レギュレータ
１０２  レベルシフタ
２      コア領域
２０１      第１メモリ回路
２０２      レジスタ
２０３      フラッシュメモリ
２０４      ロジック回路
３      高耐圧領域
３０１      第２メモリ回路
３０２  システムコントローラ
ＭＣ１      第１メモリセル
ＭＣ２      第２メモリセル
ＷＬ１  第１ワード線
ＷＬ２、ＷＬ２［０］，ＷＬ２［１］、ＷＬ２［ｍ］、ＷＬ２［ｎ］  第２ワード線
ＢＴ，ＢＴ  ビット線
ＢＴ１，ＢＢ１  第１ビット線
ＢＴ２，ＢＢ２  第２ビット線
ＰＵ１  第１プルアップトランジスタ
ＰＵ２  第２プルアップトランジスタ
ＰＤ１  第１プルダウントランジスタ
ＰＤ２  第２プルダウントランジスタ
ＰＧ１  第１パスゲートトランジスタ
ＰＧ２  第２パスゲートトランジスタ
Ｎ１  第１記憶ノード
Ｎ２  第２記憶ノード
Ｎ３  第３記憶ノード
Ｎ４  第４記憶ノード
ＩＮＶ１  第１インバータ
ＩＮＶ２  第２インバータ
ＩＮＶ３  第３インバータ
ＩＮＶ４  第４インバータ
ＩＮＶ５  第５インバータ
ＭＣ１  第１メモリセル
ＭＣ２  第２メモリセル
ＶＣＣ  第１電源
ＶＣＣｐ  第１電源電位
ＶＤＤｐ  第２電源電位
ＶＳＳ  接地電源
ＶＳＳｐ  接地電位
ＰＯＬＹ  ポリシリコン
Ａｃ  活性領域
ＡＰ１，ＡＰ２，ＡＰ３，ＡＰ４  ｐ型活性領域
ＡＮ１，ＡＮ２，ＡＮ３，ＡＮ４  ｎ型活性領域
ＮＷ  ｎウェル
ＰＷ  ｐウェル
ＣＴ  コンタクト
Ｖ１  第１ビア
Ｖ２  第２ビア
Ｍ１  第１金属配線層
Ｍ２  第２金属配線層
Ｍ３  第３金属配線層
Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７，Ｇ８，Ｇ９，Ｇ１０  第１〜第１０ゲート配線
Ｍ１ａ  第１層第１配線
Ｍ１ｂ  第１層第２配線
Ｍ１ｃ  第１層第３配線
Ｍ１ｄ  第１層第４配線
Ｍ１ｅ  第１層第５配線
Ｍ１ｆ  第１層第６配線
Ｍ１ｇ  第１層第７配線
Ｍ１ｈ  第１層第８配線
Ｍ２ａ  第２層第１配線
Ｍ２ｂ  第２層第１配線
Ｍ２ｃ  第２層第２配線
Ｍ２ｄ  第２層第３配線
Ｍ２ｅ  第２層第４配線
Ｍ２ｆ  第２層第５配線
Ｍ２ｇ  第２層第６配線
Ｍ３ａ  第３層第１配線
Ｍ３ｂ  第３層第１配線
Ｍ３ｃ  第３層第２配線
Ｍ３ｄ  第３層第３配線
Ｍ３ｅ  第３層第４配線
ＡＲＹ  メモリアレイ領域
ＰＥＲ  周辺回路
ＣＴＲＬ  制御回路
ＷＬＤ  ワード線ドライバ
ＩＯ  入出力回路
ＭＵＸ  列選択回路
ＷＡ  ライトアンプ
ＳＡ  センスアンプ
ＣＴＷ，ＣＢＷ  共通書込みビット線
ＣＴＲ，ＣＢＲ  共通読み出しビット線
ＭＣＲ  メモリセル行
ＤＣＲ  ダミーセル領域
ＤＴ１  第１ダミートランジスタ
ＤＴ２  第２ダミートランジスタ
ＳＵＢ  半導体基板
ＴＡＰ  給電領域
ＧＥ１、ＧＥ２  ゲート電極
ＳＷ１、ＳＷ２  サイドウォール
ＩＦ１、ＩＦ２  ゲート絶縁膜
ＥＸ１、ＥＸ３  低濃度不純物領域
ＥＸ２、ＥＸ４  高濃度不純物領域
ＳＴＩ１、ＳＴＩ２  素子分離領域
ＰＭＩＳ１  第１ｐチャネル型電界効果トランジスタ
ＰＭＩＳ２  第２ｐチャネル型電界効果トランジスタ
ＮＭＩＳ１  第１ｎチャネル型電界効果トランジスタ
ＮＭＩＳ２  第２ｎチャネル型電界効果トランジスタ
ＭＩＳ１  第１電界効果トランジスタ
ＭＩＳ２  第２電界効果トランジスタ
Ｌｎ１  ｎチャネル型電界効果トランジスタのゲート長
Ｌｐ１  ｐチャネル型電界効果トランジスタのゲート長
【図１】
2020071894.tif 000003
【図２Ａ】
2020071894.tif 000004
【図２Ｂ】
2020071894.tif 000005
【図３】
2020071894.tif 000006
【図４Ａ】
2020071894.tif 000007
【図４Ｂ】
2020071894.tif 000008
【図５Ａ】
2020071894.tif 000009
【図５Ｂ】
2020071894.tif 000010
【図６】
2020071894.tif 000011
【図７】
2020071894.tif 000012
【図８Ａ】
2020071894.tif 000013
【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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