(57)【要約】【課題】液晶層の厚みむらを抑制できる増反射膜を備える光スイッチング素子を提供する。【解決手段】複数の画素電極１４を含む画素領域１１と前記画素領域１１の外部に配置される外周領域１８とを有する駆動基板１０と対向電極を有する透明基板２０と前記駆動基板１０と前記透明基板２０とで液晶層３０を狭持し、前記駆動基板１０の全面に、屈折率の異なる２つの誘電体膜を１組とし、前記誘電体膜が１組以上積層してなる増反射膜１７１が配置され、前記増反射膜１７１を構成する第１層目の前記誘電体膜Ｌ１は平坦化処理を行うことを特徴とする光スイッチング素子を提供する。【選択図】図５
2020056814.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素電極を含む画素領域と前記画素領域の外部に配置される外周領域と、
シール領域と、
を有する駆動基板と
対向電極を有する透明基板とを有し、
前記駆動基板と前記透明基板とで液晶層を狭持し、
前記駆動基板の全面に、屈折率の異なる２つの誘電体膜を１組とし、
前記誘電体膜が１組以上積層してなる増反射膜が配置され、
前記増反射膜を構成する第１層目の前記誘電体膜は平坦化処理  を行うことを特徴とする光スイッチング素子。
【請求項２】
複数の画素電極を含む画素領域と前記画素領域の外部に配置される外周領域と、
シール領域と、
を有する駆動基板と
対向電極を有する透明基板とを有し、
前記駆動基板と前記透明基板とで液晶層を狭持し、
前記画素領域と前記外周領域と前記シール領域の上面に、屈折率の異なる２つの誘電体膜を１組とし、
前記誘電体膜が１組以上積層してなる増反射膜が配置され、
前記増反射膜を構成する第１層目の前記誘電体膜は平坦化処理を行うことを特徴とする光スイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光スイッチング素子の増反射膜の構造に関する。
【背景技術】
【０００２】
近年、光通信分野では激増する情報量に対応するため、環状に形成された光ネットワークシステム、及び、光波長多重通信システムが提唱されている。これらの光通信システムでは、光信号を電気信号に変換したり中継したりすることなく分岐または挿入することができるＲＯＡＤＭ（Reconfigurable Optical And Drop Multiplexer）装置が用いられている。
【０００３】
ＲＯＡＤＭ装置における光スイッチング装置として、ＷＳＳ（Wavelength Selective Switch）装置が用いられる。ＷＳＳ装置は複数の波長を含む光信号に対して、任意の入出力ポートに任意の波長を選択して割り当て、波長合波を入出力することが可能である。ＷＳＳ装置  における光スイッチング素子として、ＭＥＭＳ（Micro Electro Mechanical Systems）ミラー、及び、ＬＣＯＳ（Liquid Crystal on Silicon）素子が用いられる。
【０００４】
ＬＣＯＳ素子は、複数の反射型の画素電極が水平方向、及び、垂直方向に配置されている画素領域を有する反射型の液晶素子である。各画素電極上の液晶の屈折率は、液晶に印加される電圧を画素電極ごとに制御することにより変化する。信号光の位相速度は、各画素上の液晶の屈折率を変化させることにより、画素ごとに制御される。
【０００５】
ＬＣＯＳ素子は、位相速度を画素ごとに段階的に変化させることにより、信号光の波面の傾斜角を位相速度の変化の割合に応じて制御することができる。即ち、ＬＣＯＳ素子は、画素ごとに位相速度を変化させて信号光を所定の方向に反射する位相変調素子として機能する。
【０００６】
さらに、複数の画素電極上には、屈折率の異なる誘電体膜を交互に積層し、光の干渉作用により、反射率を高める増反射膜を構成し、信号光の波長を効率良く反射させる。着目する波長λにおいて最適な膜厚（光学膜厚＝λ/４）で高屈折率の誘電体と低屈折率の誘電体を交互に積層することにより各誘電体界面からの反射光は光干渉により強め合う効果を得る増反射膜の技術は良く知られている。
【０００７】
ＭＥＭＳミラーは信号光の波長帯の数に対応したミラーが必要になる。そのため、信号光の波長帯またはその数を変更する場合、変更内容に応じてＭＥＭＳミラーを新たに作製しなければならない。
【０００８】
それに対して、ＬＣＯＳ素子は画素領域を複数の画素ブロックに任意に分割し、画素ブロックごとに制御することができる。これにより、信号光の波長帯またはその数を変更する場合、変更内容に応じて画素ブロックを再構成することができるため、ＬＣＯＳ素子を新たに作製する必要がない。即ち、ＬＣＯＳ素子は、ＭＥＭＳミラーよりも可変グリッド性に優れている。特許文献１には、ＬＣＯＳ素子を用いた位相変調装置の一例が記載されている。この先行技術文献では、ＬＣＯＳ素子の位相クロストークの抑制を目的とし、画素への印加電圧の補正方法が記載されているが、印加電圧を均一とする液晶層の厚み制御については記載されていない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１６−１４３０３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＷＳＳ装置における光スイッチング素子としてＬＣＯＳ素子を用いる場合、ＬＣＯＳ素子は位相変調により信号光を所定の方向に反射する。光スイッチング素子としてＬＣＯＳ素子を用いる場合、２πの位相変調を確保するためには、ＬＣＯＳ素子における液晶層は５μｍ程度の厚さが必要である。また、駆動基板に配置される複数の画素電極上の増反射膜は、誘電体膜を５ペア（１０層）程度の積層することで構成され、０．５μｍ程度の厚みとなる。
【００１１】
ＬＣＯＳ素子の製造において、駆動基板と対向する透明基板の貼合わせに使用するシール材は適度な流動性を有するため、所定の塗布位置から流れ出し、画素領域内まで流れ込み増反射膜の膜端部（境界）あるいは最表面まで侵入することがある。これにより、シール材が増反射膜の膜端部（境界）あるいは最表面部の段差に乗り上げてしまうことがある。そのため、画素領域において増反射膜が最表面となる駆動基板と透明基板とを含む液晶層の厚みにむらが生じてしまう場合がある。
【００１２】
液晶層の厚みにむらが生じた部分では、最適な位相変調量を確保できず、光スイッチング素子としての性能を悪化させる要因となる。
【００１３】
本発明は、光スイッチング素子として増反射膜を有するＬＣＯＳ素子を用いた場合に、増反射膜の表面形状を平坦化することで、液晶層の厚みむらに起因する光スイッチング素子の性能の悪化を抑制することができる光スイッチング素子を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、複数の画素電極を含む画素領域と前記画素領域の外部に配置される外周領域と、シール領域と、を有する駆動基板と対向電極を有する透明基板と前記駆動基板と前記透明基板とで液晶層を狭持し、前記駆動基板の全面に、屈折率の異なる２つの誘電体膜を１組とし、前記誘電体膜が１組以上積層してなる増反射膜が配置され、前記増反射膜を構成する第１層目の前記誘電体膜は平坦化処理を行うことを特徴とする光スイッチング素子の増反射膜の構造を提供する。
【００１５】
本発明は、複数の画素電極を含む画素領域と前記画素領域の外部に配置される外周領域と、シール領域と、を有する駆動基板と対向電極を有する透明基板と前記駆動基板と前記透明基板とで液晶層を狭持し、前記画素領域と前記外周領域と前記シール領域の上面は、屈折率の異なる２つの誘電体膜を１組とし、前記誘電体膜が１組以上積層してなる増反射膜が配置され、前記増反射膜を構成する第１層目の前記誘電体膜は平坦化処理を行うことを特徴とする光スイッチング素子の増反射膜の構造を提供する。
【発明の効果】
【００１６】
本発明の光スイッチング素子の増反射膜の構造によれば、光スイッチング素子として、ＬＣＯＳ素子を用いた場合に、液晶層の厚みむらに起因する光スイッチング素子の性能の悪化を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態の光スイッチング素子の増反射膜の成膜領域を示す上面図である。
【図２】本実施形態の光スイッチング素子の増反射膜の構成の一例を示す断面図である。
【図３】本実施形態の光スイッチング素子の駆動基板と透明基板とシール材の正規の位置関係を示す図である。
【図４】本実施形態の光スイッチング素子の駆動基板と透明基板の貼り合せ時にシール材がシール領域からはずれた位置関係を示す図である。
【図５】本実施形態の光スイッチング素子の構成例を示す断面図である。
【図６Ａ】光スイッチング素子の駆動基板と透明基板とシール材の正規の位置関係を示す図である。
【図６Ｂ】駆動基板と位置決め治工具の位置関係を示す図である。
【図６Ｃ】従来技術の光スイッチング素子の駆動基板と透明基板とシール材の貼り合せ異常時の位置関係を示す図である。
【図６Ｄ】従来技術の光スイッチング素子の駆動基板と透明基板とシール材の貼り合せ異常時の位置関係を示す図である。
【発明を実施するための形態】
【００１８】
本発明 による光スイッチング素子の要部である増反射膜１７１の構造の実施形態を説明する
＜実施形態＞
図１から図５を用いて、光スイッチング素子の構成例を説明する。ここでは、光スイッチング素子を、一例として反射型の液晶素子であるＬＣＯＳ素子とする場合を説明する。
【００１９】
図１または図５に示すように、光スイッチング素子１は、駆動基板１０と、透明基板２０と、液晶層３０に充填された液晶３１と、シール領域４０に塗布形成されたスペーサ材４３を含んだシール材４２ と、封止材５０とを備える。駆動基板１０を第１の基板とし、透明基板２０を第２の基板とする。シール材４２、及び、封止材５０は光硬化性樹脂、例えば紫外線硬化性樹脂である。シール材４２と封止材５０とは同じ種類の光硬化性樹脂であってもよいし、異なる種類の光硬化性樹脂であってもよい。
【００２０】
駆動基板１０は、画素領域１１と、増反射膜１７と、配向膜１２と、複数の接続端子１３とを有する。画素領域１１には、光反射性を有する複数の画素電極１４が水平方向及び垂直方向に配置されている。１個の画素電極１４が１画素を構成する。増反射膜１７は少なくとも、画素領域１１上に形成され、配向膜１２は少なくとも増反射膜１７上に形成されている。また、複数の接続端子１３は駆動基板１０の外周部に形成されている。
【００２１】
駆動基板１０は半導体基板、具体的にはシリコン基板であり、各画素を駆動するための駆動回路が画素電極下に（図示しない）形成されている。画素電極１４、及び、接続端子１３の材料としてアルミニウムまたはアルミニウム合金を用いてもよい。
【００２２】
透明基板２０は、対向電極２１と、配向膜２２とを有する。対向電極２１は複数の画素電極１４に対応する。配向膜２２は対向電極２１上に形成されている。駆動基板１０と透明基板２０とは、複数の画素電極１４と対向電極２１とが対向するように配置されている。
【００２３】
駆動基板１０と透明基板２０とは、シール材４２ 及び封止材５０により間隙ＧＰを有して固定されている。駆動基板１０と透明基板２０との間隙ＧＰには液晶層３０が形成されている。液晶層３０は複数の画素電極１４、増反射膜１７を含む配向膜１２上に形成されている。透明基板２０の対向電極２１が形成されている面とは反対側の面に反射防止膜２３を形成してもよい。反射防止膜２３として誘電体多層膜を用いてもよい。
【００２４】
透明基板２０、対向電極２１、及び、配向膜２２は光透過性を有する。透明基板２０として無アルカリガラス基板または石英ガラス基板を用いてもよい。対向電極２１の材料としてＩＴＯ（Indium Tin Oxide）を用いてもよい。なお、ＩＴＯ膜の上側及び下側に、光透過性を有する誘電体膜を形成してもよい。
【００２５】
シール材４２は、画素領域１１の外周部に沿って画素領域１１を取り囲むように塗布、形成される。また、シール材４２には液晶注入部４１が形成されている。液晶層３０は、液晶３１がシール材４２の液晶注入部４１から駆動基板１０と透明基板２０との間隙ＧＰに注入され、かつ、液晶注入部４１を封止材５０で封止することにより形成される。光スイッチング素子１における液晶層３０の厚さは、例えば５μｍである。
【００２６】
駆動基板１０の複数の接続端子１３のうちの所定の接続端子１３には、液晶３１を駆動するための駆動信号が入力される。駆動基板１０に形成されている駆動回路は、駆動信号に基づく駆動電圧を各画素電極１４に印加する。これにより、液晶３１は各画素電極１４と対向電極２１との電位差に応じて画素ごとに駆動する。
【００２７】
ここで、画素領域１１とその外周領域１８及びシール領域４０上に形成される増反射膜１７１の構造について、詳細に説明を行う。図１の斜線で示す画素領域１１内に配置される複数の画素電極１４とその間では、凹凸の表面形状を有している。図２に示すように、増反射膜１７は、画素領域１１とその外周領域１８及びシール領域４０上に誘電体（例えば、ＳｉＯ２：二酸化ケイ素）からなる誘電体薄膜を積層し、形成する。
【００２８】
まず、画素領域１１とその外周領域１６及びシール領域４０に対して、真空成膜蒸着法などにより、第１層目となるＳｉＯ２膜（Ｌ１）を成膜する。ここで、成膜されたＳｉＯ２層は下層となる画素領域１１に配置される複数の画素電極１４とその間の凹凸形状が反映された凹凸を有する薄膜となる。なお、第１層目Ｌ１は駆動基板１０を製造する半導体製造工程中のウェハ状態で成膜されてもよい。
【００２９】
成膜後の凹凸形状を平坦化するため、化学機械研磨（ＣＭＰ）法など用いて凹凸のない平坦な膜形状にする。なお平坦化処理は化学機械研磨を一例として記載しているが、平坦化の方法はこれには限定されず、化学エッチング法などで行ってもよい。なお、平坦化処理は半導体ウェハの状態で行われてもよい。
【００３０】
続いて、平坦化処理されたＳｉＯ２膜（Ｌ１）の上面に、従来技術と同じように、低屈折率膜ＳｉＯ２（Ｌ１）と高屈折率膜Ｓｉ３Ｎ４（Ｌ２）を組み合わせた膜を1組として、Ｌ１からＬ１０で繰り返し積層し、増反射膜１７１を形成する。
【００３１】
図３に、実施形態の増反射膜１７１を形成した駆動基板１０と透明基板２０とを適正なシール材４２の塗布位置で貼り合せた図を示し、図４はシール材４２の塗布位置がシール領域４０から、はずれた位置で貼り合せた図を示し、図５は完成した光スイッチング素子２の構成を示す。
【００３２】
従来技術によれば、図６Ａに示すように、シール材４２が流れ出さない場合は駆動基板１０と透明基板２０は正常な貼り合わせ状態ができる。しかし、図６Ｃと図６Ｄに示すように、シール材４２ が矢印の方向に増反射膜１７の領域まで流れ込むことで、増反射膜の端部（境界）と接触し、液晶層３０（図示しない）のむらや、がたつきが生じる。
【００３３】
従来技術では、増反射膜１７は画素領域１１内に形成される。各誘電体膜を真空成膜蒸着を行う際には、図６Ｂに示すように、駆動基板１０は所定の位置決め治工具で保持され、治工具が自転、公転しながら成膜される。このため、駆動基板１０上の成膜領域は所定の開口部を有する、所謂、（図示しない）開口マスクで駆動基板１０とは離間し、位置決めされるが、駆動基板１０の脱着を可能とする僅かな隙間Ｄが設けられている。
【００３４】
成膜時に、この隙間Ｄにより、駆動基板１０が治工具内で僅かに移動してしまうため、図６ＣのずれＺに示すように、複数の誘電体膜の端部が僅かにずれてしまうことがある。
【００３５】
本発明の実施形態では、図１と図２に示すように、増反射膜１７１は第１層（Ｌ１）の成膜後の平坦化処理、第２層目（Ｌ２）以降から最表面（Ｌ１０）に至る膜は平坦になり、凹凸のない表面形状となっている。かつ、増反射膜１７ １は駆動基板１０の複数の接続端子１３を除く、全面に形成されている。図示しないが、シール領域４０の外側に、さらに外周領域１８があっても、増反射膜１７１を成膜してもよい。
図３と図４に示すように、シール材４２ がシール領域４０をはずれ、それぞれ矢印方向に外周領域１８側に流れ込んでも、実施形態では画素領域１１と外周領域１８及びシール領域４０が凹凸のない平坦な形状であるため、均一な厚みで貼り合せることが可能となる。
【００３６】
具体的な増反射膜１７１の構成の一例は、低誘電体膜ＳｉＯ２（Ｌ１）と高誘電体膜Ｓｉ３Ｎ４（Ｌ２）を組み合わせた層を1組として、この組み合わせでＬ１からＬ１０までを繰り返し積層し、増反射膜１７１を形成する。増反射膜１７１の１組の各誘電体膜の膜厚の一例としては、反射率を高める狙いの波長が３５０ｎｍの場合、低誘電体膜ＳｉＯ２の屈折率ｎｄ１は１．４８で、膜厚は（λ／４）／ｎｄ１＝（３５０／４）／１．４８＝５９．１０ｎｍとなり、高誘電体膜Ｓｉ３Ｎ４の屈折率ｎｄ２は２．１０で、膜厚は（３５０／４）／２．１０＝４１．６０ｎｍとなる。
【００３７】
なお、従来技術では、シール領域４０には増反射膜１７が成膜されないため、液晶層３０の厚みとほぼ同じ粒径のスペーサ材４３で、液晶層３０の厚みは決定された。一方、実施形態では、シール領域４０を含み増反射膜１７１が成膜されるため、増反射膜１７１の厚み分の小さい粒径のスペーサ材４３を使用すれば、従来技術と同じ液晶層３０の厚みが実現できる。
【００３８】
実施形態の光スイッチング素子２の増反射膜１７１の構造によれば、画素領域１１と外周領域１８及びシール領域４０が凹凸のない平坦な形状であるため、シール材４２がシール領域４０をはずれ、外周領域１８側に流れ込んでも、均一な厚みで貼り合せることが可能となる。 また、実施形態の光スイッチング素子２の増反射膜１７１の構造によれば、増反射膜１７１に膜端部（境界）がなく、さらに凹凸もないため、液晶層３０の厚みむらに起因する光スイッチング素子の性能の悪化を抑制することができる。
【００３９】
更に、実施形態の光スイッチング素子２の増反射膜１７１の構造によれば、ＬＣＯＳ素子へ入射或いは反射する信号光が、増反射膜１７１の凹凸形状がないことで散乱、回折しないため、光学シミュレーションと合致するの反射特性が得ることができ、光スイッチング素子の性能の悪化を抑制することができる。
【００４０】
本発明は、上述した本実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変更可能である。例えば、信号光をさらに狭帯域で反射させるために、誘電体層を１０組（２０層）程度にするとか要求させる性能に応じた変更をおこなってもよい。
【符号の説明】
【００４１】
１  ２  光スイッチング素子
１０  駆動基板（第１の基板）
１４  画素電極
１５  画素ブロック
１６  画素領域
１７  １７１  増反射膜
１８  外周領域
２０  透明基板（第２の基板）
２１  対向電極
３０  液晶層
３１  液晶
４０  シール領域
４１  液晶注入部
４２  シール材
４３  スペーサ材
５０  封止材
Ｄ  隙間
Ｚ  ずれ
ＧＰ  間隙
【図１】
2020056814.tif 000003
【図２】
2020056814.tif 000004
【図３】
2020056814.tif 000005
【図４】
2020056814.tif 000006
【図５】
2020056814.tif 000007
【図６Ａ】
2020056814.tif 000008
【図６Ｂ】
2020056814.tif 000009
【図６Ｃ】
2020056814.tif 000010
【図６Ｄ】
2020056814.tif 000011