(57)【要約】【課題】画素列が並ぶ方向に分割された複数の表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、デュアルリンク方式やクアッドリンク方式のシリアル信号で供給される画像を表示することができる表示装置を提供する。【解決手段】表示装置は、複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部１１と、画素が第２方向に並ぶ画素列ごとに画素信号を供給するソースドライバ５と、ソースドライバ５の前段に設けられた信号変換回路６と、を備える。信号変換回路６は、１画素当たりの画素信号がシリアライズされた複数組の差動信号を含む入力シリアル信号を、前記入力シリアル信号よりも差動信号の組数が多い出力シリアル信号に変換する。【選択図】図１
2020056924.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部と、
前記画素が第２方向に並ぶ画素列ごとに画素信号を供給するソースドライバと、
前記ソースドライバの前段に設けられた信号変換回路と、
を備え、
前記信号変換回路は、
１画素当たりの前記画素信号がシリアライズされた複数組の差動信号を含む入力シリアル信号を、前記入力シリアル信号よりも差動信号の組数が多い出力シリアル信号に変換する
表示装置。
【請求項２】
前記入力シリアル信号の送信周波数は、前記出力シリアル信号の送信周波数よりも大きい
請求項１に記載の表示装置。
【請求項３】
前記入力シリアル信号は、
前記画素列の（２ｎ−１）列（ｎは、１以上の自然数）に対応する第１入力シリアル信号と、
前記画素列の（２ｎ）列に対応する第２入力シリアル信号と、
を含む
請求項１又は請求項２に記載の表示装置。
【請求項４】
前記信号変換回路は、
前記第１入力シリアル信号を第１パラレルデータに変換する第１レシーバと、
前記第２入力シリアル信号を第２パラレルデータに変換する第２レシーバと、
前記画素が前記第１方向に並ぶ（２ｑ−１）行（ｑは、１以上の自然数）の前記第１パラレルデータ及び前記第２パラレルデータを格納する第１ＲＡＭと、
前記画素が前記第１方向に並ぶ（２ｑ）行の前記第１パラレルデータ及び前記第２パラレルデータを格納する第２ＲＡＭと、
少なくとも前記第１ＲＡＭ及び前記第２ＲＡＭの書き込み制御及び読み出し制御を行う制御部と、
を備え、
前記制御部は、
前記第１ＲＡＭを書き込み制御している期間に前記第２ＲＡＭを読み出し制御し、前記第１ＲＡＭを読み出し制御している期間に前記第２ＲＡＭを書き込み制御する
請求項３に記載の表示装置。
【請求項５】
前記表示部は、第１方向に並ぶ第１表示領域及び第２表示領域を有し、
前記出力シリアル信号は、
前記第１表示領域に対応する第１出力シリアル信号と、
前記第２表示領域に対応する第２出力シリアル信号と、
を含み、
前記第１ＲＡＭ及び前記第２ＲＡＭは、
前記第１表示領域に対応する前記第１パラレルデータを格納する第１メモリ領域と、
前記第２表示領域に対応する前記第１パラレルデータを格納する第２メモリ領域と、
前記第１表示領域に対応する前記第２パラレルデータを格納する第３メモリ領域と、
前記第２表示領域に対応する前記第２パラレルデータを格納する第４メモリ領域と、
を含み、
前記制御部は、
前記第１メモリ領域への前記第１パラレルデータの書き込みと前記第３メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第２メモリ領域への前記第１パラレルデータの書き込みと前記第４メモリ領域への前記第２パラレルデータの書き込みとを同時に行う
請求項４に記載の表示装置。
【請求項６】
前記入力シリアル信号は、
前記画素列の（４ｎ−３）列（ｎは、１以上の自然数）に対応する第１入力シリアル信号と、
前記画素列の（４ｎ−２）列に対応する第２入力シリアル信号と、
前記画素列の（４ｎ−１）列に対応する第３入力シリアル信号と、
前記画素列の（４ｎ）列に対応する第４入力シリアル信号と、
を含む
請求項１又は請求項２に記載の表示装置。
【請求項７】
前記信号変換回路は、
前記第１入力シリアル信号を第１パラレルデータに変換する第１レシーバと、
前記第２入力シリアル信号を第２パラレルデータに変換する第２レシーバと、
前記第３入力シリアル信号を第３パラレルデータに変換する第３レシーバと、
前記第４入力シリアル信号を第４パラレルデータに変換する第４レシーバと、
前記画素が前記第１方向に並ぶ（２ｑ−１）行（ｑは、１以上の自然数）の前記第１パラレルデータ、前記第２パラレルデータ、前記第３パラレルデータ、及び前記第４パラレルデータを格納する第１ＲＡＭと、
前記画素が前記第１方向に並ぶ（２ｑ）行の前記第１パラレルデータ、前記第２パラレルデータ、前記第３パラレルデータ、及び前記第４パラレルデータを格納する第２ＲＡＭと、
少なくとも前記第１ＲＡＭ及び前記第２ＲＡＭの書き込み制御及び読み出し制御を行う制御部と、
を備え、
前記制御部は、
前記第１ＲＡＭを書き込み制御している期間に前記第２ＲＡＭを読み出し制御し、前記第１ＲＡＭを読み出し制御している期間に前記第２ＲＡＭを書き込み制御する
請求項６に記載の表示装置。
【請求項８】
前記表示部は、第１方向に並ぶ第１表示領域及び第２表示領域を有し、
前記出力シリアル信号は、
前記第１表示領域に対応する第１出力シリアル信号と、
前記第２表示領域に対応する第２出力シリアル信号と、
を含み、
前記第１ＲＡＭ及び前記第２ＲＡＭは、
前記第１表示領域に対応する前記第１パラレルデータ及び前記第３パラレルデータを格納する第１メモリ領域と、
前記第２表示領域に対応する前記第１パラレルデータ及び前記第３パラレルデータを格納する第２メモリ領域と、
前記第１表示領域に対応する前記第２パラレルデータ及び前記第４パラレルデータを格納する第３メモリ領域と、
前記第２表示領域に対応する前記第２パラレルデータ及び前記第４パラレルデータを格納する第４メモリ領域と、
を含み、
前記制御部は、
前記第１メモリ領域への前記第１パラレルデータの書き込みと前記第３メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第１メモリ領域への前記第３パラレルデータの書き込みと前記第３メモリ領域への前記第４パラレルデータの書き込みとを同時に行い、
前記第２メモリ領域への前記第１パラレルデータの書き込みと前記第４メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第２メモリ領域への前記第３パラレルデータの書き込みと前記第４メモリ領域への前記第４パラレルデータの書き込みとを同時に行い、
前記第１メモリ領域への前記第１パラレルデータの書き込みと前記第１メモリ領域への前記第３パラレルデータの書き込みとを交互に行い、
前記第３メモリ領域への前記第２パラレルデータの書き込みと前記第３メモリ領域への前記第４パラレルデータの書き込みとを交互に行い、
前記第２メモリ領域への前記第１パラレルデータの書き込みと前記第２メモリ領域への前記第３パラレルデータの書き込みとを交互に行い、
前記第４メモリ領域への前記第２パラレルデータの書き込みと前記第４メモリ領域への前記第４パラレルデータの書き込みとを交互に行う
請求項７に記載の表示装置。
【請求項９】
制御部は、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第３メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第２メモリ領域からの前記第１パラレルデータの読み出しと前記第４メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第２メモリ領域からの前記第１パラレルデータの読み出しとを同時に行い、
前記第３メモリ領域からの前記第２パラレルデータの読み出しと前記第４メモリ領域からの前記第２パラレルデータの読み出しとを同時に行い、
前記信号変換回路は、
前記第１メモリ領域及び前記第３メモリ領域から読み出されたデータをシリアライズして、前記第１出力シリアル信号を生成する第１シリアライザと、
前記第２メモリ領域及び前記第４メモリ領域から読み出されたデータをシリアライズして、前記第２出力シリアル信号を生成する第２シリアライザと、
を備える
請求項５又は８に記載の表示装置。
【請求項１０】
前記表示部は、第１方向に並ぶ第１表示領域、第２表示領域、及び第３表示領域を有し、
前記出力シリアル信号は、
前記第１表示領域に対応する第１出力シリアル信号と、
前記第２表示領域に対応する第２出力シリアル信号と、
前記第３表示領域に対応する第３出力シリアル信号と、
を含み、
前記第１ＲＡＭ及び前記第２ＲＡＭは、
前記第１表示領域に対応する前記第１パラレルデータを格納する第１メモリ領域と、
前記第２表示領域に対応する前記第１パラレルデータを格納する第２メモリ領域と、
前記第３表示領域に対応する前記第１パラレルデータを格納する第３メモリ領域と、
前記第１表示領域に対応する前記第２パラレルデータを格納する第４メモリ領域と、
前記第２表示領域に対応する前記第２パラレルデータを格納する第５メモリ領域と、
前記第３表示領域に対応する前記第２パラレルデータを格納する第６メモリ領域と、
を含み、
前記制御部は、
前記第１メモリ領域への前記第１パラレルデータの書き込みと前記第４メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第２メモリ領域への前記第１パラレルデータの書き込みと前記第５メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第３メモリ領域への前記第１パラレルデータの書き込みと前記第６メモリ領域への前記第２パラレルデータの書き込みとを同時に行う
請求項４に記載の表示装置。
【請求項１１】
制御部は、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第４メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第２メモリ領域からの前記第１パラレルデータの読み出しと前記第５メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第３メモリ領域からの前記第１パラレルデータの読み出しと前記第６メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第２メモリ領域からの前記第１パラレルデータの読み出しと前記第３メモリ領域からの前記第１パラレルデータの読み出しとを同時に行い、
前記第４メモリ領域からの前記第２パラレルデータの読み出しと前記第５メモリ領域からの前記第２パラレルデータの読み出しと前記第６メモリ領域からの前記第２パラレルデータの読み出しとを同時に行い、
前記信号変換回路は、
前記第１メモリ領域及び前記第４メモリ領域から読み出されたデータをシリアライズして、前記第１出力シリアル信号を生成する第１シリアライザと、
前記第２メモリ領域及び前記第５メモリ領域から読み出されたデータをシリアライズして、前記第２出力シリアル信号を生成する第２シリアライザと、
前記第３メモリ領域及び前記第６メモリ領域から読み出されたデータをシリアライズして、前記第３出力シリアル信号を生成する第３シリアライザと、
を備える
請求項１０に記載の表示装置。
【請求項１２】
前記表示部は、第１方向に並ぶ第１表示領域、第２表示領域、第３表示領域、及び第４表示領域を有し、
前記出力シリアル信号は、
前記第１表示領域に対応する第１出力シリアル信号と、
前記第２表示領域に対応する第２出力シリアル信号と、
前記第３表示領域に対応する第３出力シリアル信号と、
前記第４表示領域に対応する第４出力シリアル信号と、
を含み、
前記第１ＲＡＭ及び前記第２ＲＡＭは、
前記第１表示領域に対応する前記第１パラレルデータを格納する第１メモリ領域と、
前記第２表示領域に対応する前記第１パラレルデータを格納する第２メモリ領域と、
前記第３表示領域に対応する前記第１パラレルデータを格納する第３メモリ領域と、
前記第４表示領域に対応する前記第１パラレルデータを格納する第４メモリ領域と、
前記第１表示領域に対応する前記第２パラレルデータを格納する第５メモリ領域と、
前記第２表示領域に対応する前記第２パラレルデータを格納する第６メモリ領域と、
前記第３表示領域に対応する前記第２パラレルデータを格納する第７メモリ領域と、
前記第４表示領域に対応する前記第２パラレルデータを格納する第８メモリ領域と、
を含み、
前記制御部は、
前記第１メモリ領域への前記第１パラレルデータの書き込みと前記第５メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第２メモリ領域への前記第１パラレルデータの書き込みと前記第６メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第３メモリ領域への前記第１パラレルデータの書き込みと前記第７メモリ領域への前記第２パラレルデータの書き込みとを同時に行い、
前記第４メモリ領域への前記第１パラレルデータの書き込みと前記第８メモリ領域への前記第２パラレルデータの書き込みとを同時に行う
請求項４に記載の表示装置。
【請求項１３】
制御部は、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第５メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第２メモリ領域からの前記第１パラレルデータの読み出しと前記第６メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第３メモリ領域からの前記第１パラレルデータの読み出しと前記第７メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第４メモリ領域からの前記第１パラレルデータの読み出しと前記第８メモリ領域からの前記第２パラレルデータの読み出しとを交互に行い、
前記第１メモリ領域からの前記第１パラレルデータの読み出しと前記第２メモリ領域からの前記第１パラレルデータの読み出しと前記第３メモリ領域からの前記第１パラレルデータの読み出しと前記第４メモリ領域からの前記第１パラレルデータの読み出しとを同時に行い、
前記第５メモリ領域からの前記第２パラレルデータの読み出しと前記第６メモリ領域からの前記第２パラレルデータの読み出しと前記第７メモリ領域からの前記第２パラレルデータの読み出しと前記第８メモリ領域からの前記第２パラレルデータの読み出しとを同時に行い、
前記信号変換回路は、
前記第１メモリ領域及び前記第５メモリ領域から読み出されたデータをシリアライズして、前記第１出力シリアル信号を生成する第１シリアライザと、
前記第２メモリ領域及び前記第６メモリ領域から読み出されたデータをシリアライズして、前記第２出力シリアル信号を生成する第２シリアライザと、
前記第３メモリ領域及び前記第７メモリ領域から読み出されたデータをシリアライズして、前記第３出力シリアル信号を生成する第３シリアライザと、
前記第４メモリ領域及び前記第８メモリ領域から読み出されたデータをシリアライズして、前記第４出力シリアル信号を生成する第４シリアライザと、
を備える
請求項１２に記載の表示装置。
【請求項１４】
前記表示部及び前記ソースドライバが設けられた第１基板と、
前記信号変換回路が設けられた第２基板と、
を備える
請求項１から１３の何れか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
従来、液晶表示装置のようなフラットパネルディスプレイのインターフェース規格としては、例えば画像信号の１画素当たりの画素信号２４ビット（Ｒ／Ｇ／Ｂ各８ビット）、垂直同期信号１ビット、水平同期信号１ビット、データイネーブル信号１ビットの計２７ビットを４ペアの差動信号で転送するＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）転送方式の高速シリアルインターフェースが用いられている。ＬＶＤＳ転送方式における差動信号の送信周波数は、ドットクロックの周波数の７倍となるため、パネル解像度によっては、信号遅延に起因してデータのラッチミスによるビット誤り率（ＢＥＲ）が増加し、表示品位が低下する可能性がある。このため、例えば奇数列の画素の画像信号と偶数列の画素の画像信号とを２系統のＬＶＤＳ信号で同時に転送するデュアルリンク方式や、４ｎ（ｎは自然数）列、４ｎ−１列、４ｎ−２列、４ｎ−３列の各画素の画像信号を４系統のＬＶＤＳ信号で同時に転送するクアッドリンク方式がある。デュアルリンク方式では、シングルリンク方式に対し、差動信号の送信周波数を１／２とすることができ、クワッドリンク方式では、シングルリンク方式に対し、差動信号の送信周波数を１／４とすることができる。
【０００３】
近年、フラットパネルディスプレイの高精細化に伴い、信号振幅が小さく、かつドットクロックの立上がり及び立下がりのダブルエッジでラッチするＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）方式の採用により、ＬＶＤＳ転送方式よりも省電力で高速伝送が可能な高速シリアルインターフェースであるＲＳＤＳ（Ｒｅｄｕｃｅｄ  Ｓｗｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）転送方式やｍｉｎｉ−ＬＶＤＳ転送方式が採用されるケースが増加しつつある。ＲＳＤＳ転送方式やｍｉｎｉ−ＬＶＤＳ転送方式では、差動信号数はＬＶＤＳ転送方式より増加するものの、差動信号の送信周波数をＬＶＤＳ転送方式よりも低くすることができる。
【０００４】
ディスプレイサイズの大画面化に伴い、例えば、ディスプレイパネルにコラム信号を出力する複数のコラムドライブ集積回路を所定数量単位で一つのグループとして、画像供給源から転送された画像信号をグループに分割された領域に対するデータとそれに対するコントロール信号を各々分配し、各グループに一つのタイミングコントローラからデータを提供されるように構成した技術が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−９１３６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
さらなる高精細化に対応するため、例えば、フラットパネルディスプレイの表示領域を、画素列が並ぶ方向に２つの領域に分割し、各領域に対してそれぞれ１系統のＲＳＤＳ信号を供給する構成が考えられる。これにより、全表示領域で１系統のＲＳＤＳ信号を供給する構成に対し、差動信号の送信周波数を１／２とすることができるので、データのラッチミスによるビット誤り率を低減することができ、表示品質が向上する。しかしながら、このような構成では、画像供給源から供給される画像信号が従来のデュアルリンク方式やクアッドリンク方式のＬＶＤＳ信号である場合に、画像表示を行うことができない。
【０００７】
本発明は、画素列が並ぶ方向に分割された複数の表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、デュアルリンク方式やクアッドリンク方式のシリアル信号で供給される画像を表示することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る表示装置は、複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部と、前記画素が第２方向に並ぶ画素列ごとに画素信号を供給するソースドライバと、前記ソースドライバの前段に設けられた信号変換回路と、を備え、前記信号変換回路は、１画素当たりの前記画素信号がシリアライズされた複数組の差動信号を含む入力シリアル信号を、前記入力シリアル信号よりも差動信号の組数が多い出力シリアル信号に変換する。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態１に係る表示装置の概略構成を示す模式図である。
【図２】図２は、表示部の画素配列を示す回路図である。
【図３】図３は、画像信号転送用のＬＤＶＳデータフォーマットの一例を示す第１図である。
【図４】図４は、画像信号転送用のＬＤＶＳデータフォーマットの一例を示す第２図である。
【図５】図５は、ＲＳＤＳデータフォーマットの一例を示す図である。
【図６】図６は、実施形態１に係るタイミングコントローラの内部構成の一例を示すブロック図である。
【図７】図７は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。
【図８Ａ】図８Ａは、実施形態１に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【図８Ｂ】図８Ｂは、実施形態１に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【図９】図９は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを示す図である。
【図１０Ａ】図１０Ａは、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【図１０Ｂ】図１０Ｂは、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【図１１】図１１は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。
【図１２】図１２は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。
【図１３】図１３は、実施形態２に係る表示装置の概略構成を示す図である。
【図１４】図１４は、実施形態２に係るタイミングコントローラの内部構成の一例を示すブロック図である。
【図１５Ａ】図１５Ａは、実施形態２に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【図１５Ｂ】図１５Ｂは、実施形態２に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【図１６Ａ】図１６Ａは、実施形態２に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【図１６Ｂ】図１６Ｂは、実施形態２に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【図１７】図１７は、実施形態２に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。
【図１８】図１８は、実施形態３に係る表示装置の概略構成を示す図である。
【図１９】図１９は、実施形態３に係るタイミングコントローラの内部構成の一例を示すブロック図である。
【図２０】図２０は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。
【図２１Ａ】図２１Ａは、実施形態３に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【図２１Ｂ】図２１Ｂは、実施形態３に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【図２２Ａ】図２２Ａは、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【図２２Ｂ】図２２Ｂは、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【図２３】図２３は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。
【図２４】図２４は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。
【図２５】図２５は、実施形態４に係る表示装置の概略構成を示す図である。
【図２６】図２６は、実施形態４に係るタイミングコントローラの内部構成の一例を示すブロック図である。
【図２７】図２７は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。
【図２８Ａ】図２８Ａは、実施形態４に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【図２８Ｂ】図２８Ｂは、実施形態４に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【図２９Ａ】図２９Ａは、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【図２９Ｂ】図２９Ｂは、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【図３０】図３０は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。
【図３１】図３１は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下に、本発明の実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１１】
（実施形態１）
図１は、実施形態１に係る表示装置の概略構成を示す模式図である。図１に示すように、本実施形態に係る表示装置１００は、表示基板１と、配線基板３と、回路基板４と、を含む。
【００１２】
本実施形態において、表示基板１は、ガラス基板によって構成される。表示基板１には、画素Ｐｉｘ（図２参照）が図中のＸ方向及びＹ方向に配列された表示部１１が設けられている。
【００１３】
また、実施形態１に係る表示装置１００の表示部１１は、Ｘ方向に並ぶ２つの領域に分割されている。本実施形態では、図１の左側に位置する領域を第１表示領域１１１とし、図１の右側に位置する領域を第２表示領域１１２とする。
【００１４】
表示部１１は、例えば液晶表示素子を表示素子として備えた構成であっても良い。また、表示部１１は、例えば有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）を発光素子として備えた構成であっても良い。また、表示部１１は、例えばマイクロ発光ダイオード（ＭｉｃｒｏＬＥＤ：Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）を発光素子として備えた構成であっても良い。表示部１１の態様により本開示が限定されるものではない。
【００１５】
表示基板１には、表示部１１の画素回路に走査信号を供給する走査信号線や、表示部１１の画素回路に画素信号を供給する映像信号線が設けられている。
【００１６】
また、表示基板１上には、画素信号を生成するソースドライバ５が設けられる。図１に示す例において、ソースドライバ５は、第１表示領域１１１及び第２表示領域１１２に対応して、それぞれ複数個のソースドライバＩＣで構成されている。ソースドライバＩＣは、例えば、表示部１１の映像信号線に供給する画素信号を生成する映像線駆動回路等が集積された半導体チップである。ソースドライバＩＣは、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）によって表示基板１に実装される。
【００１７】
なお、図１に示す例では、それぞれ第１表示領域１１１及び第２表示領域１１２に対応するソースドライバＩＣを３個ずつ設けた構成を例示したが、第１表示領域１１１及び第２表示領域１１２に対応するソースドライバＩＣはそれぞれ１個でも良いし、２個あるいは４個以上の複数個であっても良い。ソースドライバＩＣの数により本開示が限定されるものではない。
【００１８】
また、例えば、表示基板１上には、走査信号を生成するゲートドライバ（不図示）等を配置することができる。ゲートドライバは、例えばシフトレジスタ回路等を具備した１個あるいは複数個のゲートドライバＩＣ（不図示）で構成される。ゲートドライバの態様により本開示が限定されるものではない。
【００１９】
図２は、表示部の画素配列の一例を示す回路図である。図２では、表示装置１００として、液晶表示パネルを用いた場合の画素構成を例示している。本実施形態において、画素Ｐｉｘは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色されたカラーフィルタ１２Ｒ，１２Ｇ，１２Ｂにそれぞれ対応する３つの副画素ＳＰｉｘを含む。なお、画素Ｐｉｘは、４色以上に着色されたカラーフィルタにそれぞれ対応する４つ以上の副画素ＳＰｉｘを含む構成であっても良い。
【００２０】
表示基板１には、各副画素ＳＰｉｘのスイッチング素子Ｔｒ、映像信号線ＳＧＬ、走査信号線ＧＣＬ等が形成されている。映像信号線ＳＧＬは、各スイッチング素子Ｔｒに画素信号Ｖｐｉｘを供給するための配線である。走査信号線ＧＣＬは、各スイッチング素子Ｔｒを駆動する駆動信号を供給するための配線である。映像信号線ＳＧＬ及び走査信号線ＧＣＬは、表示基板１の表面と平行な平面に延出する。本実施形態において、走査信号線ＧＣＬは、図中のＸ方向に延伸して設けられている。また、本実施形態において、映像信号線ＳＧＬは、図中のＹ方向に延伸して設けられている。
【００２１】
映像信号線ＳＧＬ及び走査信号線ＧＣＬは、スイッチング素子Ｔｒに電気的に接続される。スイッチング素子Ｔｒは、映像信号線ＳＧＬと走査信号線ＧＣＬの交点に設けられる。
【００２２】
表示部１１は、マトリクス状に配列された複数の副画素ＳＰｉｘを有している。副画素ＳＰｉｘは、それぞれスイッチング素子Ｔｒ及び液晶素子１３ａを備えている。スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、例えば、ｎチャネルのＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成される。スイッチング素子Ｔｒのドレインに画素電極が構成される。この画素電極と第１電極ＣＯＭＬとの間に絶縁層が設けられ、保持容量１３ｂが形成される。
【００２３】
表示部１１は、ゲートドライバによって走査信号線ＧＣＬが順次選択される。ゲートドライバは、走査信号線ＧＣＬを介して、副画素ＳＰｉｘのスイッチング素子Ｔｒのゲートに走査信号Ｖｓｃａｎを印加する。これにより、Ｘ方向に並ぶ副画素ＳＰｉｘ（１水平ライン）が表示駆動の対象として順次選択される。ソースドライバ５は、映像信号線ＳＧＬを介して、ゲートドライバによって選択された１水平ラインの副画素ＳＰｉｘのスイッチング素子Ｔｒのソースに画素信号Ｖｐｉｘを供給する。これにより、表示部１１は、ソースドライバ５から供給される画素信号Ｖｐｉｘに応じて、１水平ラインずつ表示が行われるようになっている。
【００２４】
この表示動作を行う際、電極ＣＯＭＬには、複数の副画素ＳＰｉｘに対する共通電位となる駆動電圧Ｖｃｏｍｄｃが印加される。これにより、各電極ＣＯＭＬは、画素電極に対する共通電極として機能する。本実施形態では、表示部１１の全ての電極ＣＯＭＬに対して共通の駆動電圧Ｖｃｏｍｄｃが印加される。
【００２５】
配線基板３は、フレキシブル配線基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）によって構成される。回路基板４は、例えばガラスエポキシ基板等のプリント基板によって構成される。
【００２６】
回路基板４には、タイミングコントローラ６（信号変換回路）が実装される。タイミングコントローラ６は、例えばＦＰＧＡで構成された半導体チップである。タイミングコントローラ６は、１つの半導体チップで構成されていても良いし、複数の半導体チップで構成されていても良い。また、回路基板４には、例えば、各種の基準電位を発生する電源回路等の回路要素を配置する態様であっても良い。
【００２７】
タイミングコントローラ６は、配線基板３を介して、ソースドライバ５に接続される。なお、タイミングコントローラ６は、例えば異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を用いたＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）によって配線基板３上に実装される態様であっても良い。この場合、配線基板３と回路基板４とが１つのフレキシブル配線基板（回路基板２）によって構成される態様であっても良い。
【００２８】
表示基板１が、本開示における「第１基板」に対応する。また、回路基板２が、本開示における「第２基板」に対応する。
【００２９】
図３は、画像信号転送用のＬＤＶＳデータフォーマットの一例を示す第１図である。図４は、画像信号転送用のＬＤＶＳデータフォーマットの一例を示す第２図である。図３では、ＶＥＳＡフォーマットのＬＤＶＳデータフォーマットを示している。図４では、ＪＥＩＴＡフォーマットのＬＤＶＳデータフォーマットを示している。
【００３０】
図３及び図４に示すＬＤＶＳデータフォーマットでは、画像信号（Ｒ信号、Ｇ信号、Ｂ信号）の１画素当たりの画素信号２４ビット（Ｒ信号／Ｇ信号／Ｂ信号各８ビット）、垂直同期信号ＶＳ１ビット、水平同期信号ＨＳ１ビット、データイネーブル信号ＤＥ１ビットの計２７ビットを４ペアの差動信号ＬＶＤ０Ｐ／ＬＶＤ０Ｎ，ＬＶＤ１Ｐ／ＬＶＤ１Ｎ，ＬＶＤ２Ｐ／ＬＶＤ２Ｎ，ＬＶＤ３Ｐ／ＬＶＤ３Ｎで転送する態様である。Ｒ７，Ｇ７，Ｂ７は、それぞれ、８ビットのＲ信号、Ｇ信号、Ｂ信号のＭＳＢを示し、Ｒ０，Ｇ０，Ｂ０は、それぞれ、８ビットのＲ信号、Ｇ信号、Ｂ信号のＬＳＢを示している。図３及び図４に示すように、ＶＥＳＡフォーマットとＪＥＩＴＡフォーマットとでは、Ｒ信号、Ｇ信号、Ｂ信号の各ビットの並びが異なっているが、何れのフォーマットであっても良い。
【００３１】
図３及び図４に示す例では、上述したように、計２７ビットを４ペアの差動信号ＬＶＤ０Ｐ／ＬＶＤ０Ｎ，ＬＶＤ１Ｐ／ＬＶＤ１Ｎ，ＬＶＤ２Ｐ／ＬＶＤ２Ｎ，ＬＶＤ３Ｐ／ＬＶＤ３Ｎで転送するため、差動信号ＬＶＤ０Ｐ／ＬＶＤ０Ｎ，ＬＶＤ１Ｐ／ＬＶＤ１Ｎ，ＬＶＤ２Ｐ／ＬＶＤ２Ｎ，ＬＶＤ３Ｐ／ＬＶＤ３Ｎの送信周波数は、１画素当たりのドットクロック（ＬＶＤＳクロック）の７倍となる。
【００３２】
なお、図３及び図４では、１画素当たりのドットクロックに相当するＬＶＤＳクロックも差動信号ＬＶＤＣＬＫＰ／ＬＶＤＣＬＫＮで転送する例を示したが、これに限らず、シングルエンド信号で転送する態様であっても良い。また、Ｒ信号、Ｇ信号、Ｂ信号は８ビットに限らず、例えば１０ビットであっても良い。この場合、例えば、差動信号を５ペア（ＬＶＤＳクロックを含めると６ペア）とすれば良い。
【００３３】
本実施形態において、画像信号転送用のＬＤＶＳデータフォーマットの信号を、以下「ＬＶＤＳ信号」と称する。
【００３４】
図５は、ＲＳＤＳデータフォーマットの一例を示す図である。図５に示す例において、ＲＳＤＳクロックＣＬＫＰは、１画素当たりのドットクロック（ＬＶＤＳクロック）に相当する。Ｒ［７］：１（２，３），Ｇ［７］：１（２，３），Ｂ［７］：１（２，３）は、それぞれ、８ビットのＲ信号、Ｇ信号、Ｂ信号のＭＳＢを示し、Ｒ［０］：１（２，３），Ｇ［０］：１（２，３），Ｂ［０］：１（２，３）は、それぞれ、８ビットのＲ信号、Ｇ信号、Ｂ信号のＬＳＢを示している。
【００３５】
図５に示すＲＳＤＳデータフォーマットでは、ＲＳＤＳクロックＣＬＫＰの立上がり及び立下がりのダブルエッジでラッチするＤＤＲ方式の採用により、１クロック当たりで２ビットの転送が可能である。このため、ドットクロック（ＲＳＤＳクロックＣＬＫＰ）の送信周波数で、画像信号（Ｒ信号、Ｇ信号、Ｂ信号）の１画素当たりの画素信号２４ビット（Ｒ信号／Ｇ信号／Ｂ信号各８ビット）を１２ペアの差動信号Ｄ００，Ｄ０１，Ｄ０２，Ｄ０３，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ２０，Ｄ２１，Ｄ２２，Ｄ２３で転送することができる。
【００３６】
なお、図５に示す例では、１ラインのスタートパルスＳＴＨを示したが、ＲＳＤＳデータフォーマットには、ロードパルス（ＬＤ）及び極性反転信号（ＰＯＬ）も含まれる。これらスタートパルスＳＴＨ、ロードパルス（ＬＤ）、極性反転信号（ＰＯＬ）は、ＴＴＬレベル又はＣＭＯＳレベルの信号である。
【００３７】
本実施形態において、ＲＳＤＳデータフォーマットの信号を、以下「ＲＳＤＳ信号」と称する。
【００３８】
図１に示すように、本実施形態において、タイミングコントローラ６には、奇数列（（２ｎ−１）列、ｎは、画像信号の水平解像度（Ｘ方向の解像度）をｍとしたとき、１以上ｍ／２以下の自然数）の画素用のＬＶＤＳ−Ｏｄｄ信号と、偶数列（（２ｎ）列）の画素用のＬＶＤＳ−Ｅｖｅｎ信号とが同時に転送されるデュアルリンク方式で入力される。また、ソースドライバ５は、ＲＳＤＳレシーバ（不図示）を有し、第１表示領域１１１用のＲＳＤＳ−Ｌ信号及び第２表示領域１１２用のＲＳＤＳ−Ｒ信号が同時に転送されることで、表示部１１の画像表示を行う。このような構成において、タイミングコントローラ６は、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号を、第１表示領域１１１に対応するＲＳＤＳ−Ｌ信号、及び第２表示領域１１２に対応するＲＳＤＳ−Ｒ信号に変換する。なお、ＬＶＤＳ−Ｏｄｄ信号が、本開示における「第１入力シリアル信号」に対応する。また、ＬＶＤＳ−Ｅｖｅｎ信号が、本開示における「第２入力シリアル信号」に対応する。また、ＲＳＤＳ−Ｌ信号が、本開示における「第１出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｒ信号が、本開示における「第２出力シリアル信号」に対応する。以下、図６から図１０を参照して、タイミングコントローラ６の構成及び動作を説明する。
【００３９】
なお、本実施形態において、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号のデータフォーマットは、図３又は図４に示すＬＤＶＳデータフォーマットであるものとして説明する。また、本実施形態において、ＲＳＤＳ−Ｌ信号及びＲＳＤＳ−Ｒ信号のデータフォーマットは、図５に示すＲＳＤＳデータフォーマットであるものとして説明する。また、本実施形態において、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号は、デュアルリンク方式で転送される。従って、ＬＶＤＳ−Ｏｄｄ信号のＬＶＤＳクロックとＬＶＤＳ−Ｅｖｅｎ信号のＬＶＤＳクロックとは、同期している。
【００４０】
図６は、実施形態１に係るタイミングコントローラの内部構成の一例を示すブロック図である。図６に示すように、タイミングコントローラ６は、ＬＶＤＳレシーバ６１と、コントローラ６２と、第１ＲＡＭ６３１と、第２ＲＡＭ６３２と、ＲＳＤＳシリアライザ６４と、を備える。ＬＶＤＳレシーバ６１は、第１ＬＶＤＳレシーバ６１１、第２ＬＶＤＳレシーバ６１２、及びクロック逓倍部６１５を含む。ＲＳＤＳシリアライザ６４は、第１ＲＳＤＳシリアライザ６４１、第２ＲＳＤＳシリアライザ６４２、及びクロック調整部６４５を含む。
【００４１】
第１ＬＶＤＳレシーバ６１１が、本開示における「第１レシーバ」に対応する。また、第２ＬＶＤＳレシーバ６１２が、本開示における「第２レシーバ」に対応する。また、コントローラ６２が、本開示における「制御部」に対応する。また、第１ＲＳＤＳシリアライザ６４１が、本開示における「第１シリアライザ」に対応する。また、第２ＲＳＤＳシリアライザ６４２が、本開示における「第２シリアライザ」に対応する。
【００４２】
コントローラ６２は、ＬＶＤＳクロックに基づき、ＬＶＤＳレシーバ６１、第１ＲＡＭ６３１、第２ＲＡＭ６３２、及びＲＳＤＳシリアライザ６４における各種タイミング制御を行う。
【００４３】
第１ＬＶＤＳレシーバ６１１は、入力されたＬＶＤＳ−Ｏｄｄ信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｏｄｄ／ＬＶＤ０Ｎ−Ｏｄｄ，ＬＶＤ１Ｐ−Ｏｄｄ／ＬＶＤ１Ｎ−Ｏｄｄ，ＬＶＤ２Ｐ−Ｏｄｄ／ＬＶＤ２Ｎ−Ｏｄｄ，ＬＶＤ３Ｐ−Ｏｄｄ／ＬＶＤ３Ｎ−Ｏｄｄを、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第１ＬＶＤＳレシーバ６１１は、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（２ｎ−１）列データＯｄｄ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１及び第２ＲＡＭ６３２に出力する。
【００４４】
第２ＬＶＤＳレシーバ６１２は、入力されたＬＶＤＳ−Ｅｖｅｎ信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｅｖｅｎ／ＬＶＤ０Ｎ−Ｅｖｅｎ，ＬＶＤ１Ｐ−Ｅｖｅｎ／ＬＶＤ１Ｎ−Ｅｖｅｎ，ＬＶＤ２Ｐ−Ｅｖｅｎ／ＬＶＤ２Ｎ−Ｅｖｅｎ，ＬＶＤ３Ｐ−Ｅｖｅｎ／ＬＶＤ３Ｎ−Ｅｖｅｎを、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第２ＬＶＤＳレシーバ６１２は、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（２ｎ）列データＥｖｅｎ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１及び第２ＲＡＭ６３２に出力する。
【００４５】
本実施形態において、（２ｎ−１）列データＯｄｄ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）と（２ｎ）列データＥｖｅｎ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）とは、同時に出力される。なお、（２ｎ−１）列データＯｄｄ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）が、本開示における「第１パラレルデータ」に対応する。また、（２ｎ）列データＥｖｅｎ−ＤＡＴＡ（Ｒ），（Ｇ），（Ｂ）が、本開示における「第２パラレルデータ」に対応する。
【００４６】
第１ＲＡＭ６３１及び第２ＲＡＭ６３２は、所謂シングルポートＲＡＭで構成される。なお、第１ＲＡＭ６３１及び第２ＲＡＭ６３２は、それぞれ、後述するメモリ領域ごとに複数のシングルポートＲＡＭで構成される態様であることが望ましい。
【００４７】
図７は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。図７に示すように、第１ＲＡＭ６３１及び第２ＲＡＭ６３２は、それぞれ、Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、Ｌｅｆｔ−Ｏｄｄ−Ｂ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｂ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｂ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｂ領域、の１２領域に分割されたラインメモリを備えている。本実施形態では、図７の両矢印で示すように、第１ＲＡＭ６３１と第２ＲＡＭ６３２とで、１行ごとに交互に書き込み及び読み出しが行われる。
【００４８】
Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、及びＬｅｆｔ−Ｏｄｄ−Ｂ領域は、本開示における「第１メモリ領域」に対応する。
【００４９】
Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、及びＲｉｇｈｔ−Ｏｄｄ−Ｂ領域は、本開示における「第２メモリ領域」に対応する。
【００５０】
Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、及びＬｅｆｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第３メモリ領域」に対応する。
【００５１】
Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、及びＲｉｇｈｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第４メモリ領域」に対応する。
【００５２】
図８Ａは、実施形態１に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。なお、以下の説明では、説明を容易とするため、各データ及び各メモリ領域のＲ，Ｇ，Ｂの符号を省略して説明する。
【００５３】
図８Ａに示すＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）において、０（ＬＯ）が最下位アドレスを示し、ｍ／４−１（ＬＯ）が最上位アドレスを示している。
【００５４】
また、図８Ａに示すＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）において、０（ＲＯ）が最下位アドレスを示し、ｍ／４−１（ＲＯ）が最上位アドレスを示している。
【００５５】
また、図８Ａに示すＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）において、０（ＬＥ）が最下位アドレスを示し、ｍ／４−１（ＬＥ）が最上位アドレスを示している。
【００５６】
また、図８Ａに示すＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）において、０（ＲＥ）が最下位アドレスを示し、ｍ／４−１（ＲＥ）が最上位アドレスを示している。
【００５７】
図８Ａに示すように、第１ＲＡＭ６３１は、奇数行（（２ｑ−１）行、ｑは、画像信号の垂直解像度（Ｙ方向の解像度）をｐとしたとき、１以上ｐ／２以下の自然数）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１を格納する。
【００５８】
具体的に、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１のＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。
【００５９】
また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１のＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。
【００６０】
また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１のＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。
【００６１】
また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１のＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。
【００６２】
図８Ｂは、実施形態１に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【００６３】
図８Ｂに示すように、第２ＲＡＭ６３２は、偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２を格納する。
【００６４】
具体的に、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２のＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。
【００６５】
また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２のＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。
【００６６】
また、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２のＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。
【００６７】
また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２のＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。
【００６８】
図９は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを示す図である。図１０Ａ及び図１０Ｂは、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【００６９】
第１ＲＡＭ６３１には、コントローラ６２から書き込み制御信号ＷＥ１及び読み出し制御信号ＲＥ１が入力される。
【００７０】
第１ＲＡＭ６３１は、奇数行（（２ｑ−１）行）の１ライン期間において、書き込み制御信号ＷＥ１「Ｈ」により書き込み許可制御されて各データが書き込まれる。また、第１ＲＡＭ６３１は、偶数行（（２ｑ）行）の１ライン期間において、読み出し制御信号ＲＥ１「Ｈ」により読み出し許可制御されて各データが読み出される。
【００７１】
第２ＲＡＭ６３２には、コントローラ６２から書き込み制御信号ＷＥ２及び読み出し制御信号ＲＥ２が入力される。
【００７２】
第２ＲＡＭ６３２は、偶数行（（２ｑ）行）の１ライン期間において、書き込み制御信号ＷＥ２「Ｈ」により書き込み許可制御されて各データが書き込まれる。また、第２ＲＡＭ６３２は、奇数行（（２ｑ−１）行）の１ライン期間において、読み出し制御信号ＲＥ２「Ｈ」により読み出し許可制御されて各データが読み出される。
【００７３】
すなわち、第１ＲＡＭ６３１が書き込み制御されている１ライン期間において、第２ＲＡＭ６３２が読み出し制御され、第１ＲＡＭ６３１が読み出し制御されている１ライン期間において、第２ＲＡＭ６３２が書き込み制御される。
【００７４】
具体的には、図１０Ａに示すように、第１ＲＡＭ６３１に奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１の書き込みが行われる１ライン期間において、第２ＲＡＭ６３２から第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ２と第２表示領域１１２に対応したＲｉｇｈｔ−ＤＡＴＡ２とが同時に読み出される。
【００７５】
また、図１０Ｂに示すように、第２ＲＡＭ６３２に偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２の書き込みが行われる１ライン期間において、第１ＲＡＭ６３１から第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ１と第２表示領域１１２に対応したＲｉｇｈｔ−ＤＡＴＡ１とが同時に読み出される。
【００７６】
これにより、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号によって転送された信号を第１表示領域１１１及び第２表示領域１１２に対応した２つの信号に変換することができる。
【００７７】
図１１は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。なお、図１１では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。
【００７８】
（２ｎ−１）列データＯｄｄ−ＤＡＴＡは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、１列目データ、３列目データ、５列目データ、・・・、ｍ／２−３列目データ、ｍ／２−１列目データ、ｍ／２＋１列目データ、ｍ／２＋３列目データ、ｍ／２＋５列目データ、・・・、ｍ−３列目データ、ｍ−１列目データの順に入力される。１列目データ、３列目データ、５列目データ、・・・、ｍ／２−３列目データ、ｍ／２−１列目データは、第１表示領域１１１に対応する。ｍ／２＋１列目データ、ｍ／２＋３列目データ、ｍ／２＋５列目データ、・・・ｍ−３列目データ、ｍ−１列目データは、第２表示領域１１２に対応する。
【００７９】
また、（２ｎ）列データＥｖｅｎ−ＤＡＴＡは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、２列目データ、４列目データ、６列目データ、・・・、ｍ／２−２列目データ、ｍ／２列目データ、ｍ／２＋２列目データ、ｍ／２＋４列目データ、ｍ／２＋６列目データ、・・・、ｍ−２列目データ、ｍ列目データの順に入力される。２列目データ、４列目データ、６列目データ、・・・、ｍ／２−２列目データ、ｍ／２列目データは、第１表示領域１１１に対応する。ｍ／２＋２列目データ、ｍ／２＋４列目データ、ｍ／２＋６列目データ、・・・、ｍ−２列目データ、ｍ列目データは、第２表示領域１１２に対応する。
【００８０】
本実施形態において、（２ｎ−１）列データＯｄｄ−ＤＡＴＡと、（２ｎ）列データＥｖｅｎ−ＤＡＴＡとは、書き込みクロックＷＣＬＫの同一の１クロック期間に書き込まれる。
【００８１】
Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第１書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ１−１（Ｗｒｉｇｈｔ−Ａｄｄｒ１−２）により指定された書き込みアドレスに（２ｎ−１）列データＯｄｄ−ＤＡＴＡが格納される。コントローラ６２は、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）のアドレスを図８Ａ（又は図８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２は、Ｒｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）のアドレスを図８Ａ（又は図８Ｂ）に示す下位アドレスから順に指定する。
【００８２】
Ｌｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第２書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ２−１（Ｗｒｉｇｈｔ−Ａｄｄｒ２−２）により指定された書き込みアドレスに（２ｎ）列データＥｖｅｎ−ＤＡＴＡが格納される。コントローラ６２は、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）のアドレスを図８Ａ（又は図８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２は、Ｒｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）のアドレスを図８Ａ（又は図８Ｂ）に示す下位アドレスから順に指定する。
【００８３】
具体的に、Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）には、第１表示領域１１１に対応する１列目データ、３列目データ、５列目データ、・・・、ｍ／２−３列目データ、ｍ／２−１列目データが図８Ａ（又は図８Ｂ）に示す下位アドレスから順に格納される。Ｌｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）には、第１表示領域１１１に対応する２列目データ、４列目データ、６列目データ、・・・、ｍ／２−２列目データ、ｍ／２列目データが図８Ａ（又は図８Ｂ）に示す下位アドレスから順に格納される。これにより、第１表示領域１１１に対応する全ての列のデータ、すなわち、１列目データ、２列目データ、３列目データ、４列目データ、５列目データ、６列目データ、・・・ｍ／２−３列目データ、ｍ／２−２列目データ、ｍ／２−１列目データ、ｍ／２列目データがＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。
【００８４】
また、具体的に、Ｒｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）１，２には、第２表示領域１１２に対応するｍ／２＋１列目データ、ｍ／２＋３列目データ、ｍ／２＋５列目データ、・・・、ｍ−３列目データ、ｍ−１列目データが図８Ａ（又は図８Ｂ）に示す下位アドレスから順に格納される。Ｒｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）には、第２表示領域１１２に対応するｍ／２＋２列目データ、ｍ／２＋４列目データ、ｍ／２＋６列目データ、・・・、ｍ−２列目データ、ｍ列目データが図８Ａ（又は図８Ｂ）に示す下位アドレスから順に格納される。これにより、第２表示領域１１２に対応する全ての列のデータ、すなわち、ｍ／２＋１列目データ、ｍ／２＋２列目データ、ｍ／２＋３列目データ、ｍ／２＋４列目データ、ｍ／２＋５列目データ、ｍ／２＋６列目データ、・・・、ｍ−３列目データ、ｍ−２列目データ、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。
【００８５】
図１２は、実施形態１に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。なお、図１２では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。
【００８６】
Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）は、１ライン期間において、第１読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ１−１（Ｒｅａｄ−Ａｄｄｒ１−２）により読み出しアドレスが指定される。具体的に、コントローラ６２は、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（ＬＯ）アドレス、０（ＬＥ）アドレス、１（ＬＯ）アドレス、１（ＬＥ）アドレス、２（ＬＯ）アドレス、２（ＬＥ）アドレス、・・・、ｍ／４−２（ＬＯ）アドレス、ｍ／４−２（ＬＥ）アドレス、ｍ／４−１（ＬＯ）アドレス、ｍ／４−１（ＬＥ）アドレスの順に指定する。これにより、１列目データ、２列目データ、３列目データ、４列目データ、５列目データ、６列目データ、・・・、ｍ／２−３列目データ、ｍ／２−２列目データ、ｍ／２−１列目データ、ｍ／２列目データがＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）から読み出され、第１表示領域１１１に対応する１ライン分のデータＬｅｆｔ−ＤＡＴＡ１（Ｌｅｆｔ−ＤＡＴＡ２）が出力される。
【００８７】
第１ＲＡＭ６３１は、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２は、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ２を出力する。
【００８８】
また、Ｒｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）は、１ライン期間において、第２読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ２−１（Ｒｅａｄ−Ａｄｄｒ２−２）により読み出しアドレスが指定される。具体的に、コントローラ６２は、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（ＲＯ）アドレス、０（ＲＥ）アドレス、１（ＲＯ）アドレス、１（ＲＥ）アドレス、２（ＲＯ）アドレス、２（ＲＥ）アドレス、・・・、ｍ／４−２（ＲＯ）アドレス、ｍ／４−２（ＲＥ）アドレス、ｍ／４−１（ＲＯ）アドレス、ｍ／４−１（ＲＥ）アドレスの順に指定する。これにより、ｍ／２＋１列目データ、ｍ／２＋２列目データ、ｍ／２＋３列目データ、ｍ／２＋４列目データ、ｍ／２＋５列目データ、ｍ／２＋６列目データ、・・・、ｍ−３列目データ、ｍ−２列目データ、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）から読み出され、第２表示領域１１２に対応する１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１（Ｒｉｇｈｔ−ＤＡＴＡ２）が出力される。
【００８９】
第１ＲＡＭ６３１は、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２は、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ２を出力する。
【００９０】
第１ＲＳＤＳシリアライザ６４１は、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第１ＲＳＤＳシリアライザ６４１は、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。
【００９１】
第２ＲＳＤＳシリアライザ６４２は、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第２ＲＳＤＳシリアライザ６４２は、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。
【００９２】
これにより、第１表示領域１１１用のＲＳＤＳ−Ｌ信号及び第２表示領域１１２用のＲＳＤＳ−Ｒ信号を同時に転送することができる。
【００９３】
なお、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号と、第１表示領域１１１及び第２表示領域１１２における表示とは、タイミングコントローラ６及びソースドライバ５の処理に応じて位相調整する必要はあるものの、互いに同期している必要がある。換言すれば、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号の１ライン期間と、第１表示領域１１１及び第２表示領域１１２の１ライン期間とは、実質的に同等である。本実施形態では、上述したように、（２ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ信号と、（２ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ信号とが同時に転送されるデュアルリンク方式で入力され、第１表示領域１１１用のＲＳＤＳ−Ｌ信号及び第２表示領域１１２用のＲＳＤＳ−Ｒ信号が同時に転送されて表示部１１の画像表示を行う態様であるので、本実施形態において、ＬＶＤＳクロックの周波数、書き込みクロックＷＣＬＫの周波数、読み出しクロックＲＣＬＫの周波数、ＲＳＤＳシリアライザ６４における動作クロックの周波数は、第１表示領域１１１及び第２表示領域１１２におけるドットクロックの周波数と実質的に同等である。
【００９４】
また、上述したように、ＲＳＤＳデータフォーマットでは、スタートパルスＳＴＨ、ロードパルス（ＬＤ）、極性反転信号（ＰＯＬ）は、ＴＴＬレベル又はＣＭＯＳレベルの信号である。このため、タイミングコントローラ６側でタイミング制御を行うことで、ソースドライバ５を構成する各ソースドライバＩＣ側でタイミング制御を行う必要がなく、ソースドライバＩＣの構成を単純化することができる。
【００９５】
本実施形態により、画素列が並ぶ方向に分割された２つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、デュアルリンク方式のシリアル信号で供給される画像を表示することができる表示装置１００を提供することができる。
【００９６】
（実施形態２）
図１３は、実施形態２に係る表示装置の概略構成を示す図である。なお、実施形態１と同じ構成要素には、同じ参照符号を付して、説明を省略する。
【００９７】
図１３に示すように、実施形態２に係る表示装置１００ａにおいて、タイミングコントローラ６ａには、（４ｎ−３）列（ｎは、画像信号の水平解像度（Ｘ方向の解像度）をｍとしたとき、１以上ｍ／４以下の自然数）の画素用のＬＶＤＳ−Ｏｄｄ１信号と、（４ｎ−２）列の画素用のＬＶＤＳ−Ｅｖｅｎ１信号と、（４ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ２信号と、（４ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ２信号とが同時に転送されるクアッドリンク方式で入力される。なお、ＬＶＤＳ−Ｏｄｄ１信号が、本開示における「第１入力シリアル信号」に対応する。また、ＬＶＤＳ−Ｅｖｅｎ１信号が、本開示における「第２入力シリアル信号」に対応する。また、ＬＶＤＳ−Ｏｄｄ２信号が、本開示における「第３入力シリアル信号」に対応する。また、ＬＶＤＳ−Ｅｖｅｎ２信号が、本開示における「第４入力シリアル信号」に対応する。以下、図１４及び図１７を参照して、タイミングコントローラ６ａの構成及び動作を説明する。
【００９８】
本実施形態において、ＬＶＤＳ−Ｏｄｄ１信号、ＬＶＤＳ−Ｅｖｅｎ１信号、ＬＶＤＳ−Ｏｄｄ２信号、及びＬＶＤＳ−Ｅｖｅｎ２信号の各ＬＶＤＳクロックは、同期している。
【００９９】
図１４は、実施形態２に係るタイミングコントローラの内部構成の一例を示すブロック図である。図１２に示すように、タイミングコントローラ６ａは、ＬＶＤＳレシーバ６１ａと、コントローラ６２ａと、第１ＲＡＭ６３１ａと、第２ＲＡＭ６３２ａと、ＲＳＤＳシリアライザ６４と、を備える。ＬＶＤＳレシーバ６１ａは、第１ＬＶＤＳレシーバ６１１ａ、第２ＬＶＤＳレシーバ６１２ａ、第３ＬＶＤＳレシーバ６１３ａ、第４ＬＶＤＳレシーバ６１４ａ、及びクロック逓倍部６１５を含む。ＲＳＤＳシリアライザ６４は、第１ＲＳＤＳシリアライザ６４１、第２ＲＳＤＳシリアライザ６４２、及びクロック調整部６４５を含む。
【０１００】
第１ＬＶＤＳレシーバ６１１ａが、本開示における「第１レシーバ」に対応する。また、第２ＬＶＤＳレシーバ６１２ａが、本開示における「第２レシーバ」に対応する。また、第３ＬＶＤＳレシーバ６１３ａが、本開示における「第３レシーバ」に対応する。また、第４ＬＶＤＳレシーバ６１４ａが、本開示における「第４レシーバ」に対応する。また、コントローラ６２ａが、本開示における「制御部」に対応する。また、第１ＲＳＤＳシリアライザ６４１が、本開示における「第１シリアライザ」に対応する。また、第２ＲＳＤＳシリアライザ６４２が、本開示における「第２シリアライザ」に対応する。
【０１０１】
コントローラ６２ａは、ＬＶＤＳクロックに基づき、ＬＶＤＳレシーバ６１ａ、第１ＲＡＭ６３１ａ、第２ＲＡＭ６３２ａ、及びＲＳＤＳシリアライザ６４における各種タイミング制御を行う。
【０１０２】
第１ＬＶＤＳレシーバ６１１ａは、入力されたＬＶＤＳ−Ｏｄｄ１信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｏｄｄ１／ＬＶＤ０Ｎ−Ｏｄｄ１，ＬＶＤ１Ｐ−Ｏｄｄ１／ＬＶＤ１Ｎ−Ｏｄｄ１，ＬＶＤ２Ｐ−Ｏｄｄ１／ＬＶＤ２Ｎ−Ｏｄｄ１，ＬＶＤ３Ｐ−Ｏｄｄ１／ＬＶＤ３Ｎ−Ｏｄｄ１を、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第１ＬＶＤＳレシーバ６１１ａは、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａに出力する。
【０１０３】
第２ＬＶＤＳレシーバ６１２ａは、入力されたＬＶＤＳ−Ｅｖｅｎ１信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｅｖｅｎ１／ＬＶＤ０Ｎ−Ｅｖｅｎ１，ＬＶＤ１Ｐ−Ｅｖｅｎ１／ＬＶＤ１Ｎ−Ｅｖｅｎ１，ＬＶＤ２Ｐ−Ｅｖｅｎ１／ＬＶＤ２Ｎ−Ｅｖｅｎ１，ＬＶＤ３Ｐ−Ｅｖｅｎ１／ＬＶＤ３Ｎ−Ｅｖｅｎ１を、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第２ＬＶＤＳレシーバ６１２ａは、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａに出力する。
【０１０４】
第３ＬＶＤＳレシーバ６１３ａは、入力されたＬＶＤＳ−Ｏｄｄ２信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｏｄｄ２／ＬＶＤ０Ｎ−Ｏｄｄ２，ＬＶＤ１Ｐ−Ｏｄｄ２／ＬＶＤ１Ｎ−Ｏｄｄ２，ＬＶＤ２Ｐ−Ｏｄｄ２／ＬＶＤ２Ｎ−Ｏｄｄ２，ＬＶＤ３Ｐ−Ｏｄｄ２／ＬＶＤ３Ｎ−Ｏｄｄ２を、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第３ＬＶＤＳレシーバ６１３ａは、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（４ｎ−２）列データＯｄｄ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａに出力する。
【０１０５】
第４ＬＶＤＳレシーバ６１４ａは、入力されたＬＶＤＳ−Ｅｖｅｎ２信号の４ペアの差動信号ＬＶＤ０Ｐ−Ｅｖｅｎ２／ＬＶＤ０Ｎ−Ｅｖｅｎ２，ＬＶＤ１Ｐ−Ｅｖｅｎ２／ＬＶＤ１Ｎ−Ｅｖｅｎ２，ＬＶＤ２Ｐ−Ｅｖｅｎ２／ＬＶＤ２Ｎ−Ｅｖｅｎ２，ＬＶＤ３Ｐ−Ｅｖｅｎ２／ＬＶＤ３Ｎ−Ｅｖｅｎ２を、ＴＴＬレベル又はＣＭＯＳレベルのシングルエンド信号に変換すると共に、Ｒ信号、Ｇ信号、Ｂ信号の８ｂｉｔシリアルデータを８ｂｉｔパラレルデータに変換する。具体的に、第４ＬＶＤＳレシーバ６１４ａは、クロック逓倍部６１５によってＬＶＤＳクロックを７逓倍したクロック信号によりＲ信号、Ｇ信号、Ｂ信号の各ビットを読み出して、ＬＶＤＳクロックに同期した各８ビットの（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）を生成し、第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａに出力する。
【０１０６】
本実施形態において、（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）、及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）は、同時に出力される。なお、（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）が、本開示における「第１パラレルデータ」に対応する。また、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１（Ｒ），（Ｇ），（Ｂ）が、本開示における「第２パラレルデータ」に対応する。また、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）が、本開示における「第３パラレルデータ」に対応する。また、（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２（Ｒ），（Ｇ），（Ｂ）が、本開示における「第４パラレルデータ」に対応する。
【０１０７】
第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａは、実施形態１と同様に、それぞれ、Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、Ｌｅｆｔ−Ｏｄｄ−Ｂ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｂ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｂ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｂ領域、の１２領域に分割されたラインメモリを備えている。本実施形態においても、実施形態１と同様に、第１ＲＡＭ６３１ａと第２ＲＡＭ６３２ａとで、１行ごとに交互に書き込み及び読み出しが行われる。
【０１０８】
Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、及びＬｅｆｔ−Ｏｄｄ−Ｂ領域は、本開示における「第１メモリ領域」に対応する。
【０１０９】
Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、及びＲｉｇｈｔ−Ｏｄｄ−Ｂ領域は、本開示における「第２メモリ領域」に対応する。
【０１１０】
Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、及びＬｅｆｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第３メモリ領域」に対応する。
【０１１１】
Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、及びＲｉｇｈｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第４メモリ領域」に対応する。
【０１１２】
図１５Ａは、実施形態２に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。なお、以下の説明では、説明を容易とするため、各データ及び各メモリ領域のＲ，Ｇ，Ｂの符号を省略して説明する。
【０１１３】
図１５Ａに示すように、第１ＲＡＭ６３１ａは、奇数行（（２ｑ−１）行、ｑは、画像信号の垂直解像度（Ｙ方向の解像度）をｐとしたとき、１以上ｐ／２以下の自然数）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−１、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−１、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−１、及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−１を格納する。
【０１１４】
具体的に、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−１は、第１ＲＡＭ６３１ａのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。
【０１１５】
また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−１は、第１ＲＡＭ６３１ａのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。
【０１１６】
また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−１は、第１ＲＡＭ６３１ａのＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。
【０１１７】
また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−１は、第１ＲＡＭ６３１ａのＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。
【０１１８】
また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−１は、第１ＲＡＭ６３１ａのＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。
【０１１９】
また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−１は、第１ＲＡＭ６３１ａのＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。
【０１２０】
また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−１は、第１ＲＡＭ６３１ａのＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。
【０１２１】
また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−１は、第１ＲＡＭ６３１ａのＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。
【０１２２】
図１５Ｂは、実施形態２に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【０１２３】
図１５Ｂに示すように、第２ＲＡＭ６３２ａは、偶数行（（２ｑ）行）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−２、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−２、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−２、及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−２を格納する。
【０１２４】
具体的に、第１表示領域１１１に対応した偶数行（（２ｑ）行の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−２は、第２ＲＡＭ６３２ａのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。
【０１２５】
また、第１表示領域１１１に対応した偶数行（（２ｑ）行の（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−２は、第２ＲＡＭ６３２ａのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。
【０１２６】
また、第２表示領域１１２に対応した偶数行（（２ｑ）行の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−２は、第２ＲＡＭ６３２ａのＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。
【０１２７】
また、第２表示領域１１２に対応した偶数行（（２ｑ）行の（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−２は、第２ＲＡＭ６３２ａのＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）に格納される。
【０１２８】
また、第１表示領域１１１に対応した偶数行（（２ｑ）行の（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−２は、第２ＲＡＭ６３２ａのＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。
【０１２９】
また、第１表示領域１１１に対応した偶数行（（２ｑ）行の（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−２は、第２ＲＡＭ６３２ａのＬｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）に格納される。
【０１３０】
また、第２表示領域１１２に対応した偶数行（（２ｑ）行の（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−２は、第２ＲＡＭ６３２ａのＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。
【０１３１】
また、第２表示領域１１２に対応した偶数行（（２ｑ）行の（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−２は、第２ＲＡＭ６３２ａのＲｉｇｈｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。
【０１３２】
図１６Ａ及び図１６Ｂは、実施形態２に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【０１３３】
図１６Ａに示すように、第１ＲＡＭ６３１ａに奇数行（（２ｑ−１）行）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−１、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−１、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−１、及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−１の書き込みが行われる１ライン期間において、第２ＲＡＭ６３２ａから第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ２と第２表示領域１１２に対応したＲｉｇｈｔ−ＤＡＴＡ２とが同時に読み出される。
【０１３４】
また、図１６Ｂに示すように、第２ＲＡＭ６３２ａに偶数行（（２ｑ）行）の（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１−２、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１−２、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２−２、及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２−２の書き込みが行われる１ライン期間において、第１ＲＡＭ６３１ａから第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ１と第２表示領域１１２に対応したＲｉｇｈｔ−ＤＡＴＡ１とが同時に読み出される。
【０１３５】
これにより、ＬＶＤＳ−Ｏｄｄ１信号、ＬＶＤＳ−Ｅｖｅｎ１信号、ＬＶＤＳ−Ｏｄｄ２信号、及びＬＶＤＳ−Ｅｖｅｎ２信号によって転送された信号を第１表示領域１１１及び第２表示領域１１２に対応した２つの信号に変換することができる。
【０１３６】
図１７は、実施形態２に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。なお、図１７では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。
【０１３７】
（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１は、１ライン期間において、書き込みクロックＷＣＬＫの２クロック期間ごとに、１列目データ、５列目データ、・・・、ｍ／２−３列目データ、ｍ／２＋１列目データ、ｍ／２＋５列目データ、・・・、ｍ−３列目データの順に入力される。（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２は、１ライン期間において、書き込みクロックＷＣＬＫの２クロック期間ごとに、３列目データ、・・・、ｍ／２−１列目データ、ｍ／２＋３列目データ、・・・、ｍ−１列目データの順に入力される。１列目データ、３列目データ、５列目データ、・・・、ｍ／２−３列目データ、ｍ／２−１列目データは、第１表示領域１１１に対応する。ｍ／２＋１列目データ、ｍ／２＋３列目データ、ｍ／２＋５列目データ、・・・ｍ−３列目データ、ｍ−１列目データは、第２表示領域１１２に対応する。
【０１３８】
また、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１は、１ライン期間において、書き込みクロックＷＣＬＫの２クロック期間ごとに、２列目データ、６列目データ、・・・、ｍ／２−２列目データ、ｍ／２＋２列目データ、ｍ／２＋６列目データ、・・・、ｍ−２列目データの順に入力される。（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２は、１ライン期間において、書き込みクロックＷＣＬＫの２クロック期間ごとに、４列目データ、・・・、ｍ／２列目データ、ｍ／２＋４列目データ、・・・、ｍ列目データの順に入力される。２列目データ、４列目データ、６列目データ、・・・、ｍ／２−２列目データ、ｍ／２列目データは、第１表示領域１１１に対応する。ｍ／２＋２列目データ、ｍ／２＋４列目データ、ｍ／２＋６列目データ、・・・、ｍ−２列目データ、ｍ列目データは、第２表示領域１１２に対応する。
【０１３９】
本実施形態では、書き込みクロックＷＣＬＫの１クロック期間ごとに、（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１と（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２とを切り替え、（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１と（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２とを切り替えるセレクタ信号Ｉ／Ｐ−ＳＥＬ１（Ｉ／Ｐ−ＳＥＬ２）を設けている。これにより、（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１及び（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１を書き込むクロック期間と、（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２を書き込むクロック期間とを設けている。
【０１４０】
Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＲｉｇｈｔ−Ｏｄｄ領域（第２メモリ領域）には、セレクタ信号Ｉ／Ｐ−ＳＥＬ１（Ｉ／Ｐ−ＳＥＬ２）により選択された書き込みクロックＷＣＬＫの１クロック期間において、第１書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ１−１（Ｗｒｉｇｈｔ−Ａｄｄｒ１−２）により指定された書き込みアドレスに（４ｎ−３）列データＯｄｄ−ＤＡＴＡ１及び（４ｎ−１）列データＯｄｄ−ＤＡＴＡ２がそれぞれ格納される。
【０１４１】
Ｌｅｆｔ−Ｅｖｅｎ領域（第３メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ（第４メモリ領域）には、セレクタ信号Ｉ／Ｐ−ＳＥＬ１（Ｉ／Ｐ−ＳＥＬ２）により選択された書き込みクロックＷＣＬＫの１クロック期間において、第２書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ２−１（Ｗｒｉｇｈｔ−Ａｄｄｒ２−２）により指定された書き込みアドレスに（４ｎ−２）列データＥｖｅｎ−ＤＡＴＡ１及び（４ｎ）列データＥｖｅｎ−ＤＡＴＡ２がそれぞれ格納される。
【０１４２】
第１ＲＡＭ６３１ａ及び第２ＲＡＭ６３２ａにおける１ライン分のデータ読み出しタイミング、並びに、ＲＳＤＳシリアライザ６４における動作は、実施形態１と同様であるので、説明を省略する。
【０１４３】
なお、本実施形態では、上述したように、（４ｎ−３）列の画素用のＬＶＤＳ−Ｏｄｄ１信号と、（４ｎ−２）列の画素用のＬＶＤＳ−Ｅｖｅｎ１信号と、（４ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ２信号と、（４ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ２信号とが同時に転送されるクアッドリンク方式で入力され、第１表示領域１１１用のＲＳＤＳ−Ｌ信号及び第２表示領域１１２用のＲＳＤＳ−Ｒ信号が同時に転送されて表示部１１の画像表示を行う態様である。このため、本実施形態では、ＬＶＤＳクロックの周波数及び書き込みクロックＷＣＬＫの周波数は、第１表示領域１１１及び第２表示領域１１２におけるドットクロックの周波数の１／２となる。一方、読み出しクロックＲＣＬＫの周波数及びＲＳＤＳシリアライザ６４における動作クロックの周波数は、第１表示領域１１１及び第２表示領域１１２におけるドットクロックの周波数と実質的に同等である。
【０１４４】
本実施形態により、画素列が並ぶ方向に分割された２つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、クアッドリンク方式のシリアル信号で供給される画像を表示することができる表示装置１００ａを提供することができる。
【０１４５】
（実施形態３）
図１８は、実施形態３に係る表示装置の概略構成を示す図である。なお、実施形態１と同じ構成要素には、同じ参照符号を付して、説明を省略する。
【０１４６】
本実施形態において、実施形態３に係る表示装置１００ｂの表示基板１ｂに設けられた表示部１１ｂは、Ｘ方向に並ぶ３つの領域に分割されている。本実施形態では、図１８の左側に位置する領域を第１表示領域１１１とし、図１８の中央に位置する領域を第２表示領域１１２とし、図１８の右側に位置する領域を第３表示領域１１３とする。このような構成において、タイミングコントローラ６ｂは、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号を、第１表示領域１１１に対応するＲＳＤＳ−Ｌ信号、第２表示領域１１２に対応するＲＳＤＳ−Ｍ信号、及び、第３表示領域１１３に対応するＲＳＤＳ−Ｒ信号に変換する。なお、ＲＳＤＳ−Ｌ信号が、本開示における「第１出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｍ信号が、本開示における「第２出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｒ信号が、本開示における「第３出力シリアル信号」に対応する。以下、図１９から図２４を参照して、タイミングコントローラ６ｂの構成及び動作を説明する。
【０１４７】
図１９は、実施形態３に係るタイミングコントローラの内部構成の一例を示すブロック図である。図１９に示すように、タイミングコントローラ６ｂは、ＬＶＤＳレシーバ６１と、コントローラ６２ｂと、第１ＲＡＭ６３１ｂと、第２ＲＡＭ６３２ｂと、ＲＳＤＳシリアライザ６４ｂと、を備える。ＬＶＤＳレシーバ６１は、第１ＬＶＤＳレシーバ６１１、第２ＬＶＤＳレシーバ６１２、及びクロック逓倍部６１５を含む。ＲＳＤＳシリアライザ６４ｂは、第１ＲＳＤＳシリアライザ６４１ｂ、第２ＲＳＤＳシリアライザ６４２ｂ、第３ＲＳＤＳシリアライザ６４３ｂ、及びクロック調整部６４５を含む。
【０１４８】
第１ＬＶＤＳレシーバ６１１が、本開示における「第１レシーバ」に対応する。また、第２ＬＶＤＳレシーバ６１２が、本開示における「第２レシーバ」に対応する。また、コントローラ６２ｂが、本開示における「制御部」に対応する。また、第１ＲＳＤＳシリアライザ６４１ｂが、本開示における「第１シリアライザ」に対応する。また、第２ＲＳＤＳシリアライザ６４２ｂが、本開示における「第２シリアライザ」に対応する。また、第３ＲＳＤＳシリアライザ６４３ｂが、本開示における「第３シリアライザ」に対応する。
【０１４９】
コントローラ６２ｂは、ＬＶＤＳクロックに基づき、ＬＶＤＳレシーバ６１、第１ＲＡＭ６３１ｂ、第２ＲＡＭ６３２ｂ、及びＲＳＤＳシリアライザ６４ｂにおける各種タイミング制御を行う。
【０１５０】
図２０は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。図２０に示すように、第１ＲＡＭ６３１ｂ及び第２ＲＡＭ６３２ｂは、それぞれ、Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｍｉｄｄｌｅ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｍｉｄｄｌｅ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、Ｍｉｄｄｌｅ−Ｏｄｄ−Ｇ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、Ｍｉｄｄｌｅ−Ｅｖｅｎ−Ｇ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、Ｌｅｆｔ−Ｏｄｄ−Ｂ領域、Ｍｉｄｄｌｅ−Ｏｄｄ−Ｂ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｂ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｂ領域、Ｍｉｄｄｌｅ−Ｅｖｅｎ−Ｂ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｂ領域、の１８領域に分割されたラインメモリを備えている。本実施形態においても、実施形態１，２と同様に、第１ＲＡＭ６３１ｂと第２ＲＡＭ６３２ｂとで、１行ごとに交互に書き込み及び読み出しが行われる。
【０１５１】
Ｌｅｆｔ−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ−Ｏｄｄ−Ｇ領域、及びＬｅｆｔ−Ｏｄｄ−Ｂ領域は、本開示における「第１メモリ領域」に対応する。
【０１５２】
Ｍｉｄｄｌｅ−Ｏｄｄ−Ｒ領域、Ｍｉｄｄｌｅ−Ｏｄｄ−Ｇ領域、及びＭｉｄｄｌｅ−Ｏｄｄ−Ｂ領域は、本開示における「第２メモリ領域」に対応する。
【０１５３】
Ｒｉｇｈｔ−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ−Ｏｄｄ−Ｇ領域、及びＲｉｇｈｔ−Ｏｄｄ−Ｂ領域は、本開示における「第３メモリ領域」に対応する。
【０１５４】
Ｌｅｆｔ−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ−Ｅｖｅｎ−Ｇ領域、及びＬｅｆｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第４メモリ領域」に対応する。
【０１５５】
Ｍｉｄｄｌｅ−Ｅｖｅｎ−Ｒ領域、Ｍｉｄｄｌｅ−Ｅｖｅｎ−Ｇ領域、及びＭｉｄｄｌｅ−Ｅｖｅｎ−Ｂ領域は、本開示における「第５メモリ領域」に対応する。
【０１５６】
Ｒｉｇｈｔ−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ−Ｅｖｅｎ−Ｇ領域、及びＲｉｇｈｔ−Ｅｖｅｎ−Ｂ領域は、本開示における「第６メモリ領域」に対応する。
【０１５７】
図２１Ａは、実施形態３に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。なお、以下の説明では、説明を容易とするため、各データ及び各メモリ領域のＲ，Ｇ，Ｂの符号を省略して説明する。
【０１５８】
図２１Ａに示すＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）において、０（ＬＯ）が最下位アドレスを示し、ｍ／６−１（ＬＯ）が最上位アドレスを示している。
【０１５９】
また、図２１Ａに示すＭｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）において、０（ＭＯ）が最下位アドレスを示し、ｍ／６−１（ＭＯ）が最上位アドレスを示している。
【０１６０】
また、図２１Ａに示すＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）において、０（ＲＯ）が最下位アドレスを示し、ｍ／６−１（ＲＯ）が最上位アドレスを示している。
【０１６１】
また、図２１Ａに示すＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）において、０（ＬＥ）が最下位アドレスを示し、ｍ／６−１（ＬＥ）が最上位アドレスを示している。
【０１６２】
また、図２１Ａに示すＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）において、０（ＭＥ）が最下位アドレスを示し、ｍ／６−１（ＭＥ）が最上位アドレスを示している。
【０１６３】
また、図２１Ａに示すＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）において、０（ＲＥ）が最下位アドレスを示し、ｍ／６−１（ＲＥ）が最上位アドレスを示している。
【０１６４】
図２１Ａに示すように、第１ＲＡＭ６３１ｂは、奇数行（（２ｑ−１）行、ｑは、画像信号の垂直解像度（Ｙ方向の解像度）をｐとしたとき、１以上ｐ／３以下の自然数）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１を格納する。
【０１６５】
具体的に、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。
【０１６６】
また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＭｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）に格納される。
【０１６７】
また、第３表示領域１１３に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）に格納される。
【０１６８】
また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。
【０１６９】
また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）に格納される。
【０１７０】
また、第３表示領域１１３に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｂのＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）に格納される。
【０１７１】
図２１Ｂは、実施形態３に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【０１７２】
図２１Ｂに示すように、第２ＲＡＭ６３２ｂは、偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２を格納する。
【０１７３】
具体的に、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）に格納される。
【０１７４】
また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＭｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）に格納される。
【０１７５】
また、第３表示領域１１３に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）に格納される。
【０１７６】
また、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。
【０１７７】
また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）に格納される。
【０１７８】
また、第３表示領域１１３に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｂのＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）に格納される。
【０１７９】
図２２Ａ及び図２２Ｂは、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【０１８０】
図２２Ａに示すように、第１ＲＡＭ６３１ｂに奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１の書き込みが行われる１ライン期間において、第２ＲＡＭ６３２ｂから第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ２と第２表示領域１１２に対応したＭｉｄｄｌｅ−ＤＡＴＡ２と第３表示領域１１３に対応したＲｉｇｈｔ−ＤＡＴＡ２とが同時に読み出される。
【０１８１】
また、図２２Ｂに示すように、第２ＲＡＭ６３２ｂに偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２の書き込みが行われる１ライン期間において、第１ＲＡＭ６３１ｂから第１表示領域１１１に対応したデータＬｅｆｔ−ＤＡＴＡ１と第２表示領域１１２に対応したＭｉｄｄｌｅ−ＤＡＴＡ１と第３表示領域１１３に対応したＲｉｇｈｔ−ＤＡＴＡ１とが同時に読み出される。
【０１８２】
これにより、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号によって転送された信号を第１表示領域１１１、第２表示領域１１２、及び第３表示領域に対応した３つの信号に変換することができる。
【０１８３】
図２３は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。なお、図２３では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。
【０１８４】
図２３に示す例において、（２ｎ−１）列データＯｄｄ−ＤＡＴＡ及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡの態様は、実施形態１と同様である。
【０１８５】
Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）、Ｍｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）、及びＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第１書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ１−１（Ｗｒｉｇｈｔ−Ａｄｄｒ１−２）により指定された書き込みアドレスに（２ｎ−１）列データＯｄｄ−ＤＡＴＡが格納される。コントローラ６２ｂは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｂは、Ｍｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｂは、Ｒｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。
【０１８６】
Ｌｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）、Ｍｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）、及びＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第２書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ２−１（Ｗｒｉｇｈｔ−Ａｄｄｒ２−２）により指定された書き込みアドレスに（２ｎ）列データＥｖｅｎ−ＤＡＴＡが格納される。コントローラ６２ｂは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｂは、Ｍｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｂは、Ｒｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）のアドレスを図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に指定する。
【０１８７】
具体的に、Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）には、第１表示領域１１１に対応する１列目データ、３列目データ、・・・、ｍ／３−１列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。Ｌｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）には、第１表示領域１１１に対応する２列目データ、４列目データ、・・・、ｍ／３列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。これにより、第１表示領域１１１に対応する全ての列のデータ、すなわち、１列目データ、２列目データ、３列目データ、４列目データ、・・・、ｍ／２−３列目データ、ｍ／３−１列目データ、ｍ／３列目データがＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）に格納される。
【０１８８】
また、具体的に、Ｍｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）には、第２表示領域１１２に対応するｍ／３＋１列目データ、ｍ／３＋３列目データ、・・・、２ｍ／３−１列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。Ｍｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）には、第２表示領域１１２に対応するｍ／３＋２列目データ、ｍ／３＋４列目データ、・・・、２ｍ／３列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。これにより、第２表示領域１１２に対応する全ての列のデータ、すなわち、ｍ／３＋１列目データ、ｍ／３＋２列目データ、ｍ／３＋３列目データ、ｍ／３＋４列目データ、・・・、２ｍ／３−１列目データ、２ｍ／３列目データがＭｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）及びＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）に格納される。
【０１８９】
また、具体的に、Ｒｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）には、第３表示領域１１３に対応する２ｍ／３＋１列目データ、２ｍ／３＋３列目データ、・・・、ｍ−１列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。Ｒｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）には、第３表示領域１１３に対応する２ｍ／３＋２列目データ、２ｍ／３＋４列目データ、・・・、ｍ列目データが図２１Ａ（又は図２１Ｂ）に示す下位アドレスから順に格納される。これにより、第３表示領域１１３に対応する全ての列のデータ、すなわち、２ｍ／３＋１列目データ、２ｍ／３＋２列目データ、２ｍ／３＋３列目データ、２ｍ／３＋４列目データ、・・・、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ（第６メモリ領域）に格納される。
【０１９０】
図２４は、実施形態３に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。なお、図２４では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。
【０１９１】
Ｌｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）は、１ライン期間において、第１読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ１−１（Ｒｅａｄ−Ａｄｄｒ１−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｂは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（ＬＯ）アドレス、０（ＬＥ）アドレス、１（ＬＯ）アドレス、１（ＬＥ）アドレス、２（ＬＯ）アドレス、２（ＬＥ）アドレス、・・・、ｍ／６−２（ＬＯ）アドレス、ｍ／６−２（ＬＥ）アドレス、ｍ／６−１（ＬＯ）アドレス、ｍ／６−１（ＬＥ）アドレスの順に指定する。これにより、１列目データ、２列目データ、３列目データ、４列目データ、５列目データ、６列目データ、・・・、ｍ／３−３列目データ、ｍ／３−２列目データ、ｍ／３−１列目データ、ｍ／３列目データがＬｅｆｔ−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ−Ｅｖｅｎ領域（第４メモリ領域）から読み出され、第１表示領域１１１に対応する１ライン分のデータＬｅｆｔ−ＤＡＴＡ１（Ｌｅｆｔ−ＤＡＴＡ２）が出力される。
【０１９２】
第１ＲＡＭ６３１ｂは、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｂは、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ２を出力する。
【０１９３】
また、Ｍｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）及びＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）は、１ライン期間において、第２読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ２−１（Ｒｅａｄ−Ａｄｄｒ２−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｂは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（ＭＯ）アドレス、０（ＭＥ）アドレス、１（ＭＯ）アドレス、１（ＭＥ）アドレス、２（ＭＯ）アドレス、２（ＭＥ）アドレス、・・・、ｍ／６−２（ＭＯ）アドレス、ｍ／６−２（ＭＥ）アドレス、ｍ／６−１（ＭＯ）アドレス、ｍ／６−１（ＭＥ）アドレスの順に指定する。これにより、ｍ／３＋１列目データ、ｍ／３＋２列目データ、ｍ／３＋３列目データ、ｍ／３＋４列目データ、ｍ／３＋５列目データ、ｍ／３＋６列目データ、・・・、２ｍ／３−３列目データ、２ｍ／３−２列目データ、２ｍ／３−１列目データ、２ｍ／３列目データがＭｉｄｄｌｅ−Ｏｄｄ領域（第２メモリ領域）及びＭｉｄｄｌｅ−Ｅｖｅｎ領域（第５メモリ領域）から読み出され、第２表示領域１１２に対応する１ライン分のデータＭｉｄｄｌｅ−ＤＡＴＡ１（Ｍｉｄｄｌｅ−ＤＡＴＡ２）が出力される。
【０１９４】
第１ＲＡＭ６３１ｂは、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＭｉｄｄｌｅ−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｂは、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＭｉｄｄｌｅ−ＤＡＴＡ２を出力する。
【０１９５】
また、Ｒｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）は、１ライン期間において、第３読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ３−１（Ｒｅａｄ−Ａｄｄｒ３−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｂは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（ＲＯ）アドレス、０（ＲＥ）アドレス、１（ＲＯ）アドレス、１（ＲＥ）アドレス、２（ＲＯ）アドレス、２（ＲＥ）アドレス、・・・、ｍ／６−２（ＲＯ）アドレス、ｍ／６−２（ＲＥ）アドレス、ｍ／６−１（ＲＯ）アドレス、ｍ／６−１（ＲＥ）アドレスの順に指定する。これにより、２ｍ／３＋１列目データ、２ｍ／３＋２列目データ、２ｍ／３＋３列目データ、２ｍ／３＋４列目データ、２ｍ／３＋５列目データ、２ｍ／３＋６列目データ、・・・、ｍ−３列目データ、ｍ−２列目データ、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ−Ｅｖｅｎ領域（第６メモリ領域）から読み出され、第３表示領域１１３に対応する１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１（Ｒｉｇｈｔ−ＤＡＴＡ２）が出力される。
【０１９６】
第１ＲＡＭ６３１ｂは、第３表示領域１１３に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｂは、第３表示領域１１３に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ２を出力する。
【０１９７】
第１ＲＳＤＳシリアライザ６４１ｂは、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第１ＲＳＤＳシリアライザ６４１ｂは、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。
【０１９８】
第２ＲＳＤＳシリアライザ６４２ｂは、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＭｉｄｄｌｅ−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第２ＲＳＤＳシリアライザ６４２ｂは、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＭｉｄｄｌｅ−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。
【０１９９】
第３ＲＳＤＳシリアライザ６４３ｂは、第３表示領域１１３に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第３ＲＳＤＳシリアライザ６４３ｂは、第３表示領域１１３に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。
【０２００】
これにより、第１表示領域１１１用のＲＳＤＳ−Ｌ信号、第２表示領域１１２用のＲＳＤＳ−Ｍ信号、及び第３表示領域１１３用のＲＳＤＳ−Ｒ信号を同時に転送することができる。
【０２０１】
なお、本実施形態では、実施形態１と同様に、（２ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ信号と、（２ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ信号とが同時に転送されるデュアルリンク方式で入力される。一方、本実施形態では、表示部１１ｂの分割数が実施形態１とは異なり、第１表示領域１１１用のＲＳＤＳ−Ｌ信号、第２表示領域１１２用のＲＳＤＳ−Ｍ信号、及び第３表示領域１１３用のＲＳＤＳ−Ｒ信号が同時に転送されて表示部１１ｂの画像表示を行う態様である。このため、本実施形態では、ＬＶＤＳクロックの周波数及び書き込みクロックＷＣＬＫの周波数は、第１表示領域１１１、第２表示領域１１２、及び第３表示領域１１３におけるドットクロックの周波数の１．５倍となる。一方、読み出しクロックＲＣＬＫの周波数及びＲＳＤＳシリアライザ６４における動作クロックの周波数は、第１表示領域１１１、第２表示領域１１２、及び第３表示領域１１３におけるドットクロックの周波数と実質的に同等である。換言すれば、第１表示領域１１１、第２表示領域１１２、及び第３表示領域１１３におけるドットクロックの周波数を、ＬＶＤＳクロックの周波数の２／３とすることができる。
【０２０２】
本実施形態により、画素列が並ぶ方向に分割された３つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、デュアルリンク方式のシリアル信号で供給される画像を表示することができる表示装置１００ｂを提供することができる。
【０２０３】
なお、実施形態２と同様に、（４ｎ−３）列の画素用のＬＶＤＳ−Ｏｄｄ１信号と、（４ｎ−２）列の画素用のＬＶＤＳ−Ｅｖｅｎ１信号と、（４ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ２信号と、（４ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ２信号とが同時に転送されるクアッドリンク方式で入力される態様であっても良い。この場合には、実施形態２と同様に、第１ＬＶＤＳレシーバ６１１ａ、第２ＬＶＤＳレシーバ６１２ａ、第３ＬＶＤＳレシーバ６１３ａ、及び第４ＬＶＤＳレシーバ６１４ａを含む構成とすることで、画素列が並ぶ方向に分割された３つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、クアッドリンク方式のシリアル信号で供給される画像を表示することができる。
【０２０４】
（実施形態４）
図２５は、実施形態４に係る表示装置の概略構成を示す図である。なお、実施形態１と同じ構成要素には、同じ参照符号を付して、説明を省略する。
【０２０５】
本実施形態において、実施形態４に係る表示装置１００ｃの表示基板１ｃに設けられた表示部１１ｃは、Ｘ方向に並ぶ４つの領域に分割されている。本実施形態では、図２５の左端に位置する領域を第１表示領域１１１とし、図２５の中央左寄りに位置する領域を第２表示領域１１２とし、図２５の中央右寄りに位置する領域を第３表示領域１１３とし、図２５の右端に位置する領域を第４表示領域１１４とする。このような構成において、タイミングコントローラ６ｃは、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号を、第１表示領域１１１に対応するＲＳＤＳ−Ｌ１信号、第２表示領域１１２に対応するＲＳＤＳ−Ｌ２信号、第３表示領域１１３に対応するＲＳＤＳ−Ｒ１信号、及び、第４表示領域１１４に対応するＲＳＤＳ−Ｒ２信号に変換する。なお、ＲＳＤＳ−Ｌ１信号が、本開示における「第１出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｌ２信号が、本開示における「第２出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｒ１信号が、本開示における「第３出力シリアル信号」に対応する。また、ＲＳＤＳ−Ｒ２信号が、本開示における「第４出力シリアル信号」に対応する。以下、図２６から図３１を参照して、タイミングコントローラ６ｃの構成及び動作を説明する。
【０２０６】
図２６は、実施形態４に係るタイミングコントローラの内部構成の一例を示すブロック図である。図２６に示すように、タイミングコントローラ６ｃは、ＬＶＤＳレシーバ６１と、コントローラ６２ｂと、第１ＲＡＭ６３１ｃと、第２ＲＡＭ６３２ｃと、ＲＳＤＳシリアライザ６４ｃと、を備える。ＬＶＤＳレシーバ６１は、第１ＬＶＤＳレシーバ６１１、第２ＬＶＤＳレシーバ６１２、及びクロック逓倍部６１５を含む。ＲＳＤＳシリアライザ６４ｃは、第１ＲＳＤＳシリアライザ６４１ｃ、第２ＲＳＤＳシリアライザ６４２ｃ、第３ＲＳＤＳシリアライザ６４３ｃ、第４ＲＳＤＳシリアライザ６４４ｃ、及びクロック調整部６４５を含む。
【０２０７】
第１ＬＶＤＳレシーバ６１１が、本開示における「第１レシーバ」に対応する。また、第２ＬＶＤＳレシーバ６１２が、本開示における「第２レシーバ」に対応する。また、コントローラ６２ｃが、本開示における「制御部」に対応する。また、第１ＲＳＤＳシリアライザ６４１ｃが、本開示における「第１シリアライザ」に対応する。また、第２ＲＳＤＳシリアライザ６４２ｃが、本開示における「第２シリアライザ」に対応する。また、第３ＲＳＤＳシリアライザ６４３ｃが、本開示における「第３シリアライザ」に対応する。また、第４ＲＳＤＳシリアライザ６４４ｃが、本開示における「第４シリアライザ」に対応する。
【０２０８】
コントローラ６２ｃは、ＬＶＤＳクロックに基づき、ＬＶＤＳレシーバ６１、第１ＲＡＭ６３１ｃ、第２ＲＡＭ６３２ｃ、及びＲＳＤＳシリアライザ６４ｃにおける各種タイミング制御を行う。
【０２０９】
図２７は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭの内部メモリ領域を示す図である。図２７に示すように、第１ＲＡＭ６３１ｃ及び第２ＲＡＭ６３２ｃは、それぞれ、Ｌｅｆｔ１−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ１−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ１−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ１−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ２−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ２−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ２−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ２−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ１−Ｏｄｄ−Ｇ領域、Ｒｉｇｈｔ１−Ｏｄｄ−Ｇ領域、Ｌｅｆｔ１−Ｅｖｅｎ−Ｇ領域、Ｒｉｇｈｔ１−Ｅｖｅｎ−Ｇ領域、Ｌｅｆｔ２−Ｏｄｄ−Ｇ領域、Ｒｉｇｈｔ２−Ｏｄｄ−Ｇ領域、Ｌｅｆｔ２−Ｅｖｅｎ−Ｇ領域、Ｒｉｇｈｔ２−Ｅｖｅｎ−Ｇ領域、Ｌｅｆｔ１−Ｏｄｄ−Ｂ領域、Ｒｉｇｈｔ１−Ｏｄｄ−Ｂ領域、Ｌｅｆｔ１−Ｅｖｅｎ−Ｂ領域、Ｒｉｇｈｔ１−Ｅｖｅｎ−Ｂ領域、Ｌｅｆｔ２−Ｏｄｄ−Ｂ領域、Ｒｉｇｈｔ２−Ｏｄｄ−Ｂ領域、Ｌｅｆｔ２−Ｅｖｅｎ−Ｂ領域、Ｒｉｇｈｔ２−Ｅｖｅｎ−Ｂ領域、
の１２領域に分割されたラインメモリを備えている。本実施形態においても、実施形態１，２，３と同様に、第１ＲＡＭ６３１ｃと第２ＲＡＭ６３２ｃとで、１行ごとに交互に書き込み及び読み出しが行われる。
【０２１０】
Ｌｅｆｔ１−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ１−Ｏｄｄ−Ｇ領域、及びＬｅｆｔ１−Ｏｄｄ−Ｂ領域は、本開示における「第１メモリ領域」に対応する。
【０２１１】
Ｌｅｆｔ２−Ｏｄｄ−Ｒ領域、Ｌｅｆｔ２−Ｏｄｄ−Ｇ領域、及びＬｅｆｔ２−Ｏｄｄ−Ｂ領域は、本開示における「第２メモリ領域」に対応する。
【０２１２】
Ｒｉｇｈｔ１−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ１−Ｏｄｄ−Ｇ領域、及びＲｉｇｈｔ１−Ｏｄｄ−Ｂ領域は、本開示における「第３メモリ領域」に対応する。
【０２１３】
Ｒｉｇｈｔ２−Ｏｄｄ−Ｒ領域、Ｒｉｇｈｔ２−Ｏｄｄ−Ｇ領域、及びＲｉｇｈｔ２−Ｏｄｄ−Ｂ領域は、本開示における「第４メモリ領域」に対応する。
【０２１４】
Ｌｅｆｔ１−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ１−Ｅｖｅｎ−Ｇ領域、及びＬｅｆｔ１−Ｅｖｅｎ−Ｂ領域は、本開示における「第５メモリ領域」に対応する。
【０２１５】
Ｌｅｆｔ２−Ｅｖｅｎ−Ｒ領域、Ｌｅｆｔ２−Ｅｖｅｎ−Ｇ領域、及びＬｅｆｔ２−Ｅｖｅｎ−Ｂ領域は、本開示における「第６メモリ領域」に対応する。
【０２１６】
Ｒｉｇｈｔ１−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ１−Ｅｖｅｎ−Ｇ領域、及びＲｉｇｈｔ１−Ｅｖｅｎ−Ｂ領域は、本開示における「第７メモリ領域」に対応する。
【０２１７】
Ｒｉｇｈｔ２−Ｅｖｅｎ−Ｒ領域、Ｒｉｇｈｔ２−Ｅｖｅｎ−Ｇ領域、及びＲｉｇｈｔ２−Ｅｖｅｎ−Ｂ領域は、本開示における「第８メモリ領域」に対応する。
【０２１８】
図２８Ａは、実施形態４に係る第１ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。なお、以下の説明では、説明を容易とするため、各データ及び各メモリ領域のＲ，Ｇ，Ｂの符号を省略して説明する。
【０２１９】
図２８Ａに示すＬｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）において、０（Ｌ１Ｏ）が最下位アドレスを示し、ｍ／８−１（Ｌ１Ｏ）が最上位アドレスを示している。
【０２２０】
また、図２８Ａに示すＬｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）において、０（Ｌ２Ｏ）が最下位アドレスを示し、ｍ／８−１（Ｌ２Ｏ）が最上位アドレスを示している。
【０２２１】
また、図２８Ａに示すＲｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）において、０（Ｒ１Ｏ）が最下位アドレスを示し、ｍ／８−１（Ｒ１Ｏ）が最上位アドレスを示している。
【０２２２】
また、図２８Ａに示すＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）において、０（Ｒ２Ｏ）が最下位アドレスを示し、ｍ／８−１（Ｒ２Ｏ）が最上位アドレスを示している。
【０２２３】
また、図２８Ａに示すＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）において、０（Ｌ１Ｅ）が最下位アドレスを示し、ｍ／８−１（Ｌ１Ｅ）が最上位アドレスを示している。
【０２２４】
また、図２８Ａに示すＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）において、０（Ｌ２Ｅ）が最下位アドレスを示し、ｍ／８−１（Ｌ２Ｅ）が最上位アドレスを示している。
【０２２５】
また、図２８Ａに示すＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）において、０（Ｒ１Ｅ）が最下位アドレスを示し、ｍ／８−１（Ｒ１Ｅ）が最上位アドレスを示している。
【０２２６】
また、図２８Ａに示すＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）において、０（Ｒ２Ｅ）が最下位アドレスを示し、ｍ／８−１（Ｒ２Ｅ）が最上位アドレスを示している。
【０２２７】
図２８Ａに示すように、第１ＲＡＭ６３１ｃは、奇数行（（２ｑ−１）行、ｑは、画像信号の垂直解像度（Ｙ方向の解像度）をｐとしたとき、１以上ｐ／４以下の自然数）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１を格納する。
【０２２８】
具体的に、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＬｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）に格納される。
【０２２９】
また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＬｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）に格納される。
【０２３０】
また、第３表示領域１１３に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＲｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）に格納される。
【０２３１】
また、第４表示領域１１４に対応した奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）に格納される。
【０２３２】
また、第１表示領域１１１に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）に格納される。
【０２３３】
また、第２表示領域１１２に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）に格納される。
【０２３４】
また、第３表示領域１１３に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）に格納される。
【０２３５】
また、第４表示領域１１４に対応した奇数行（（２ｑ−１）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１は、第１ＲＡＭ６３１ｃのＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）に格納される。
【０２３６】
図２８Ｂは、実施形態４に係る第２ＲＡＭの内部メモリ領域に格納されるデータを説明するための図である。
【０２３７】
図２８Ｂに示すように、第１ＲＡＭ６３２ｃは、偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２を格納する。
【０２３８】
具体的に、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第１ＲＡＭ６３２ｃのＬｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）に格納される。
【０２３９】
また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＬｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）に格納される。
【０２４０】
また、第３表示領域１１３に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＲｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）に格納される。
【０２４１】
また、第４表示領域１１４に対応した偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）に格納される。
【０２４２】
また、第１表示領域１１１に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）に格納される。
【０２４３】
また、第２表示領域１１２に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）に格納される。
【０２４４】
また、第３表示領域１１３に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）に格納される。
【０２４５】
また、第４表示領域１１４に対応した偶数行（（２ｑ）行）の（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２は、第２ＲＡＭ６３２ｃのＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）に格納される。
【０２４６】
図２９Ａ及び図２９Ｂは、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭの各メモリ領域の書き込みタイミング及び読み出しタイミングを説明する概念図である。
【０２４７】
図２９Ａに示すように、第１ＲＡＭ６３１ｃに奇数行（（２ｑ−１）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−１及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−１の書き込みが行われる１ライン期間において、第２ＲＡＭ６３２ｃから第１表示領域１１１に対応したデータＬｅｆｔ１−ＤＡＴＡ２と第２表示領域１１２に対応したＬｅｆｔ２−ＤＡＴＡ２と第３表示領域１１３に対応したＲｉｇｈｔ１−ＤＡＴＡ２と第４表示領域１１４に対応したＲｉｇｈｔ２−ＤＡＴＡ２とが同時に読み出される。
【０２４８】
また、図２９Ｂに示すように、第２ＲＡＭ６３２ｃに偶数行（（２ｑ）行）の（２ｎ−１）列データＯｄｄ−ＤＡＴＡ−２及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡ−２の書き込みが行われる１ライン期間において、第１ＲＡＭ６３１ｃから第１表示領域１１１に対応したデータＬｅｆｔ１−ＤＡＴＡ１と第２表示領域１１２に対応したＬｅｆｔ２−ＤＡＴＡ１と第３表示領域１１３に対応したＲｉｇｈｔ１−ＤＡＴＡ１と第４表示領域１１４に対応したＲｉｇｈｔ２−ＤＡＴＡ１とが同時に読み出される。
【０２４９】
これにより、ＬＶＤＳ−Ｏｄｄ信号及びＬＶＤＳ−Ｅｖｅｎ信号によって転送された信号を第１表示領域１１１、第２表示領域１１２、第３表示領域、及び第４表示領域に対応した４つの信号に変換することができる。
【０２５０】
図３０は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ書き込みタイミングチャートである。なお、図３０では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。
【０２５１】
図３０に示す例において、（２ｎ−１）列データＯｄｄ−ＤＡＴＡ及び（２ｎ）列データＥｖｅｎ−ＤＡＴＡの態様は、実施形態１と同様である。
【０２５２】
Ｌｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）、Ｌｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）、Ｒｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）、及びＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第１書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ１−１，２により指定された書き込みアドレスに（２ｎ−１）列データＯｄｄ−ＤＡＴＡが格納される。コントローラ６２ｃは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｌｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｒｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｒｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。
【０２５３】
Ｌｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）、Ｌｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）、Ｒｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）、及びＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）には、書き込みクロックＷＣＬＫの１クロック期間において、第２書き込みアドレス信号Ｗｒｉｇｈｔ−Ａｄｄｒ２−１（Ｗｒｉｇｈｔ−Ａｄｄｒ２−２）により指定された書き込みアドレスに（２ｎ）列データＥｖｅｎ−ＤＡＴＡが格納される。コントローラ６２ｃは、１ライン期間において、書き込みクロックＷＣＬＫの１クロック期間ごとに、Ｌｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｌｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｒｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。続いて、コントローラ６２ｃは、Ｒｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）のアドレスを図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に指定する。
【０２５４】
具体的に、Ｌｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）には、第１表示領域１１１に対応する１列目データ、・・・、ｍ／４−１列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。Ｌｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）には、第１表示領域１１１に対応する２列目データ、・・・、ｍ／４列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。これにより、第１表示領域１１１に対応する全ての列のデータ、すなわち、１列目データ、２列目データ、・・・、ｍ／４−１列目データ、ｍ／４列目データがＬｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）に格納される。
【０２５５】
また、具体的に、Ｌｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）には、第２表示領域１１２に対応するｍ／４＋１列目データ、・・・、ｍ／２−１列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。Ｌｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）には、第２表示領域１１２に対応するｍ／４＋２列目データ、・・・、ｍ／２列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。これにより、第２表示領域１１２に対応する全ての列のデータ、すなわち、ｍ／４＋１列目データ、ｍ／４＋２列目データ、・・・、３ｍ／４−１列目データ、３ｍ／４列目データがＬｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）及びＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）に格納される。
【０２５６】
また、具体的に、Ｒｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）には、第３表示領域１１３に対応するｍ／２＋１列目データ、・・・、３ｍ／４−１列目データが図２１に示す下位アドレスから順に格納される。第７メモリ領域Ｒｉｇｈｔ１−Ｅｖｅｎ１，２には、第３表示領域１１３に対応するｍ／２＋２列目データ、・・・、３ｍ／４列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。これにより、第３表示領域１１３に対応する全ての列のデータ、すなわち、ｍ／２＋１列目データ、ｍ／２＋２列目データ、・・・、３ｍ／４−１列目データ、３ｍ／４列目データがＲｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）に格納される。
【０２５７】
また、具体的に、Ｒｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）には、第４表示領域１１４に対応する３ｍ／４＋１列目データ、・・・、ｍ−１列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。Ｒｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）には、第４表示領域１１４に対応する３ｍ／４＋２列目データ、・・・、ｍ列目データが図２８Ａ（又は図２８Ｂ）に示す下位アドレスから順に格納される。これにより、第４表示領域１１４に対応する全ての列のデータ、すなわち、３ｍ／４＋１列目データ、３ｍ／４＋２列目データ、・・・、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）及びＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）に格納される。
【０２５８】
図３１は、実施形態４に係る第１ＲＡＭ及び第２ＲＡＭにおける１ライン分のデータ読み出しタイミングチャートである。なお、図３１では、Ｒ，Ｇ，Ｂの各符号の記載を省略している。
【０２５９】
Ｌｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）は、１ライン期間において、第１読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ１−１（Ｒｅａｄ−Ａｄｄｒ１−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｃは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（Ｌ１Ｏ）アドレス、０（Ｌ１Ｅ）アドレス、１（Ｌ１Ｏ）アドレス、１（Ｌ１Ｅ）アドレス、２（Ｌ１Ｏ）アドレス、２（Ｌ１Ｅ）アドレス、・・・、ｍ／８−２（Ｌ１Ｏ）アドレス、ｍ／８−２（Ｌ１Ｅ）アドレス、ｍ／８−１（Ｌ１Ｏ）アドレス、ｍ／８−１（Ｌ１Ｅ）アドレスの順に指定する。これにより、１列目データ、２列目データ、３列目データ、４列目データ、５列目データ、６列目データ、・・・、ｍ／４−３列目データ、ｍ／４−２列目データ、ｍ／４−１列目データ、ｍ／４列目データがＬｅｆｔ１−Ｏｄｄ領域（第１メモリ領域）及びＬｅｆｔ１−Ｅｖｅｎ領域（第５メモリ領域）から読み出され、第１表示領域１１１に対応する１ライン分のデータＬｅｆｔ１−ＤＡＴＡ１（Ｌｅｆｔ１−ＤＡＴＡ２）が出力される。
【０２６０】
第１ＲＡＭ６３１ｃは、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ１−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｃは、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ１−ＤＡＴＡ２を出力する。
【０２６１】
また、第２メモリ領域Ｌｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）及びＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）は、１ライン期間において、第２読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ２−１（Ｒｅａｄ−Ａｄｄｒ２−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｃは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（Ｌ２Ｏ）アドレス、０（Ｌ２Ｅ）アドレス、１（Ｒ２Ｏ）アドレス、１（Ｒ２Ｅ）アドレス、２（Ｒ２Ｏ）アドレス、２（Ｒ２Ｅ）アドレス、・・・、ｍ／８−２（Ｒ２Ｏ）アドレス、ｍ／８−２（Ｒ２Ｅ）アドレス、ｍ／８−１（Ｌ２Ｏ）アドレス、ｍ／８−１（Ｌ２Ｅ）アドレスの順に指定する。これにより、ｍ／４＋１列目データ、ｍ／４＋２列目データ、ｍ／４＋３列目データ、ｍ／４＋４列目データ、ｍ／４＋５列目データ、ｍ／４＋６列目データ、・・・、ｍ／２−３列目データ、ｍ／２−２列目データ、ｍ／２−１列目データ、ｍ／２列目データがＬｅｆｔ２−Ｏｄｄ領域（第２メモリ領域）及びＬｅｆｔ２−Ｅｖｅｎ領域（第６メモリ領域）から読み出され、第２表示領域１１２に対応する１ライン分のデータＬｅｆｔ２−ＤＡＴＡ１（Ｌｅｆｔ２−ＤＡＴＡ２）が出力される。
【０２６２】
第１ＲＡＭ６３１ｃは、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ２−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｃは、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ２−ＤＡＴＡ２を出力する。
【０２６３】
また、Ｒｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）１，２は、１ライン期間において、第３読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ３−１（Ｒｅａｄ−Ａｄｄｒ３−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｃは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（Ｒ１Ｏ）アドレス、０（Ｒ１Ｅ）アドレス、・・・、ｍ／８−１（Ｒ１Ｏ）アドレス、ｍ／８−１（Ｒ１Ｅ）アドレスの順に指定する。これにより、ｍ／２＋１列目データ、ｍ／２＋２列目データ、ｍ／２＋３列目データ、ｍ／２＋４列目データ、ｍ／２＋５列目データ、ｍ／２＋６列目データ、・・・、３ｍ／４−３列目データ、３ｍ／４−２列目データ、３ｍ／４−１列目データ、３ｍ／４列目データがＲｉｇｈｔ１−Ｏｄｄ領域（第３メモリ領域）及びＲｉｇｈｔ１−Ｅｖｅｎ領域（第７メモリ領域）から読み出され、第３表示領域１１３に対応する１ライン分のデータＲｉｇｈｔ１−ＤＡＴＡ１（Ｒｉｇｈｔ１−ＤＡＴＡ２）が出力される。
【０２６４】
第１ＲＡＭ６３１ｃは、第３表示領域１１３に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ１−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｃは、第３表示領域１１３に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ１−ＤＡＴＡ２を出力する。
【０２６５】
また、Ｒｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）及びＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）は、１ライン期間において、第４読み出しアドレス信号Ｒｅａｄ−Ａｄｄｒ４−１（Ｒｅａｄ−Ａｄｄｒ４−２）により読み出しアドレスが指定される。具体的に、コントローラ６２ｃは、１ライン期間において、読み出しクロックＲＣＬＫの１クロック期間ごとに、０（Ｒ２Ｏ）アドレス、０（Ｒ２Ｅ）アドレス、１（Ｒ２Ｏ）アドレス、１（Ｒ２Ｅ）アドレス、２（Ｒ２Ｏ）アドレス、２（Ｒ２Ｅ）アドレス、・・・、ｍ／８−２（Ｒ２Ｏ）アドレス、ｍ／８−２（Ｒ２Ｅ）、ｍ／８−１（Ｒ２Ｏ）アドレス、ｍ／８−１（Ｒ２Ｅ）アドレスの順に指定する。これにより、３ｍ／４＋１列目データ、３ｍ／４＋２列目データ、３ｍ／４＋３列目データ、３ｍ／４＋４列目データ、３ｍ／４＋５列目データ、３ｍ／４＋６列目データ、・・・、ｍ−３列目データ、ｍ−２列目データ、ｍ−１列目データ、ｍ列目データがＲｉｇｈｔ２−Ｏｄｄ領域（第４メモリ領域）及びＲｉｇｈｔ２−Ｅｖｅｎ領域（第８メモリ領域）から読み出され、第４表示領域１１４に対応する１ライン分のデータＲｉｇｈｔ２−ＤＡＴＡ１（Ｒｉｇｈｔ２−ＤＡＴＡ２）が出力される。
【０２６６】
第１ＲＡＭ６３１ｃは、第４表示領域１１４に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ２−ＤＡＴＡ１を出力する。第２ＲＡＭ６３２ｃは、第４表示領域１１４に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ４−ＤＡＴＡ２を出力する。
【０２６７】
第１ＲＳＤＳシリアライザ６４１ｃは、第１表示領域１１１に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ１−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第１ＲＳＤＳシリアライザ６４１ｃは、第１表示領域１１１に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ１−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。
【０２６８】
第２ＲＳＤＳシリアライザ６４２ｃは、第２表示領域１１２に対応した（２ｑ−１）行の１ライン分のデータＬｅｆｔ２−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第２ＲＳＤＳシリアライザ６４２ｃは、第２表示領域１１２に対応した（２ｑ）行の１ライン分のデータＬｅｆｔ２−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。
【０２６９】
第３ＲＳＤＳシリアライザ６４３ｃは、第３表示領域１１３に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ１−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第３ＲＳＤＳシリアライザ６４３ｃは、第３表示領域１１３に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ１−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。
【０２７０】
第４ＲＳＤＳシリアライザ６４４ｃは、第４表示領域１１４に対応した（２ｑ−１）行の１ライン分のデータＲｉｇｈｔ２−ＤＡＴＡ１の入力順に、クロック調整部６４５によってＬＶＤＳクロックを位相調整したクロック信号により図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。また、第４ＲＳＤＳシリアライザ６４４ｃは、第４表示領域１１４に対応した（２ｑ）行の１ライン分のデータＲｉｇｈｔ２−ＤＡＴＡ２の入力順に、図５に示すＲＳＤＳデータフォーマットのシリアルデータに変換する。
【０２７１】
これにより、第１表示領域１１１用のＲＳＤＳ−Ｌ１信号、第２表示領域１１２用のＲＳＤＳ−Ｌ２信号、第３表示領域１１３用のＲＳＤＳ−Ｒ１信号、及び第４表示領域１１４用のＲＳＤＳ−Ｒ２信号を同時に転送することができる。
【０２７２】
なお、本実施形態では、実施形態１と同様に、（２ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ信号と、（２ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ信号とが同時に転送されるデュアルリンク方式で入力される。一方、本実施形態では、第１表示領域１１１用のＲＳＤＳ−Ｌ１信号、第２表示領域１１２用のＲＳＤＳ−Ｌ２信号、第３表示領域１１３用のＲＳＤＳ−Ｒ１信号、及び第４表示領域１１４用のＲＳＤＳ−Ｒ２信号が同時に転送されて表示部１１ｃの画像表示を行う態様である。このため、本実施形態では、ＬＶＤＳクロックの周波数及び書き込みクロックＷＣＬＫの周波数は、第１表示領域１１１、第２表示領域１１２、及び第３表示領域１１３におけるドットクロックの周波数の２倍となる。一方、読み出しクロックＲＣＬＫの周波数及びＲＳＤＳシリアライザ６４における動作クロックの周波数は、第１表示領域１１１、第２表示領域１１２、第３表示領域１１３、及び第４表示領域１１４におけるドットクロックの周波数と実質的に同等である。換言すれば、第１表示領域１１１、第２表示領域１１２、第３表示領域１１３、及び第４表示領域１１４におけるドットクロックの周波数を、ＬＶＤＳクロックの周波数の１／２とすることができる。
【０２７３】
本実施形態により、画素列が並ぶ方向に分割された４つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、デュアルリンク方式のシリアル信号で供給される画像を表示することができる表示装置１００ｃを提供することができる。
【０２７４】
なお、実施形態２と同様に、（４ｎ−３）列の画素用のＬＶＤＳ−Ｏｄｄ１信号と、（４ｎ−２）列の画素用のＬＶＤＳ−Ｅｖｅｎ１信号と、（４ｎ−１）列の画素用のＬＶＤＳ−Ｏｄｄ２信号と、（４ｎ）列の画素用のＬＶＤＳ−Ｅｖｅｎ２信号とが同時に転送されるクアッドリンク方式で入力される態様であっても良い。この場合には、実施形態２と同様に、第１ＬＶＤＳレシーバ６１１ａ、第２ＬＶＤＳレシーバ６１２ａ、第３ＬＶＤＳレシーバ６１３ａ、及び第４ＬＶＤＳレシーバ６１４ａを含む構成とすることで、画素列が並ぶ方向に分割された４つの表示領域に対し、それぞれ１系統のシリアル信号を供給する構成において、クアッドリンク方式のシリアル信号で供給される画像を表示することができる。
【０２７５】
なお、上述した実施形態では、本開示における「出力シリアル信号」の一例としてＲＳＤＳ信号を例示したが、これに限るものではなく、例えば、ｍｉｎｉ−ＬＶＤＳ信号であっても良い。
【０２７６】
上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【０２７７】
１，１ｂ，１ｃ  表示基板（第１基板）
２  回路基板（第２基板）
３  配線基板
４  回路基板
５  ソースドライバ
６，６ａ，６ｂ，６ｃ  タイミングコントローラ（信号変換回路）
１１，１１ｂ，１１ｃ  表示部
１２Ｒ，１２Ｇ，１２Ｂ  カラーフィルタ
１３ａ  液晶素子
１３ｂ  保持容量
６１，６１ａ，  ＬＶＤＳレシーバ
６２，６２ａ，６２ｂ，６２ｃ  コントローラ（制御部）
６４  ＲＳＤＳシリアライザ
１００，１００ａ，１００ｂ，１００ｃ  表示装置
１１１  第１表示領域
１１２  第２表示領域
１１３  第３表示領域
１１４  第４表示領域
６１１，６１１ａ  第１ＬＶＤＳレシーバ（第１レシーバ）
６１２，６１２ａ  第２ＬＶＤＳレシーバ（第２レシーバ）
６１３ａ  第３ＬＶＤＳレシーバ（第３レシーバ）
６１４ａ  第４ＬＶＤＳレシーバ（第４レシーバ）
６１５  クロック逓倍部
６３１，６３１ａ，６３１ｂ，６３１ｃ  第１ＲＡＭ
６３２，６３２ａ，６３２ｂ，６３２ｃ  第２ＲＡＭ
６４１，６４１ｂ，６４１ｃ  第１ＲＳＤＳシリアライザ（第１シリアライザ）
６４２，６４２ｂ，６４２ｃ  第２ＲＳＤＳシリアライザ（第２シリアライザ）
６４３ｂ，６４３ｃ  第３ＲＳＤＳシリアライザ（第３シリアライザ）
６４４ｃ  第４ＲＳＤＳシリアライザ（第４シリアライザ）
６４５  クロック調整部
【図１】
2020056924.tif 000003
【図２】
2020056924.tif 000004
【図３】
2020056924.tif 000005
【図４】
2020056924.tif 000006
【図５】
2020056924.tif 000007
【図６】
2020056924.tif 000008
【図７】
2020056924.tif 000009
【図８Ａ】
2020056924.tif 000010
【図８Ｂ】
2020056924.tif 000011
【図９】
2020056924.tif 000012
【図１０Ａ】
2020056924.tif 000013
【図１０Ｂ】
2020056924.tif 000014
【図１１】
2020056924.tif 000015
【図１２】
2020056924.tif 000016
【図１３】
2020056924.tif 000017
【図１４】
2020056924.tif 000018
【図１５Ａ】
2020056924.tif 000019
【図１５Ｂ】
2020056924.tif 000020
【図１６Ａ】
2020056924.tif 000021
【図１６Ｂ】
2020056924.tif 000022
【図１７】
2020056924.tif 000023
【図１８】
2020056924.tif 000024
【図１９】
2020056924.tif 000025
【図２０】
2020056924.tif 000026
【図２１Ａ】
2020056924.tif 000027
【図２１Ｂ】
2020056924.tif 000028
【図２２Ａ】
2020056924.tif 000029
【図２２Ｂ】
2020056924.tif 000030
【図２３】
2020056924.tif 000031
【図２４】
2020056924.tif 000032
【図２５】
2020056924.tif 000033
【図２６】
2020056924.tif 000034
【図２７】
2020056924.tif 000035
【図２８Ａ】
2020056924.tif 000036
【図２８Ｂ】
2020056924.tif 000037
【図２９Ａ】
2020056924.tif 000038
【図２９Ｂ】
2020056924.tif 000039
【図３０】
2020056924.tif 000040
【図３１】
2020056924.tif 000041