(57)【要約】【課題】読出し動作の期間を短縮する。【解決手段】一実施形態の半導体記憶装置は、第１メモリセルトランジスタと、上記第１メモリセルトランジスタの第１端に接続されたビット線と、上記第１メモリセルトランジスタの第２端に接続されたソース線と、制御回路と、を備える。上記制御回路は、上記第１メモリセルトランジスタからの読出し動作の際に、第１期間において、上記ビット線に第１電圧を印加し、上記第１期間の後の第２期間において、上記ビット線に上記第１電圧より大きい第２電圧を印加するとともに上記ソース線に上記第１電圧より小さい第３電圧を印加し、上記第２期間の後の第３期間において、上記第１メモリセルトランジスタのデータをセンスするように構成される。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１メモリセルトランジスタと、
前記第１メモリセルトランジスタの第１端に接続されたビット線と、
前記第１メモリセルトランジスタの第２端に接続されたソース線と、
制御回路と、
を備え、
前記制御回路は、前記第１メモリセルトランジスタからの読出し動作の際に、
第１期間において、前記ビット線に第１電圧を印加し、
前記第１期間の後の第２期間において、前記ビット線に前記第１電圧より大きい第２電圧を印加するとともに前記ソース線に前記第１電圧より小さい第３電圧を印加し、
前記第２期間の後の第３期間において、前記第１メモリセルトランジスタのデータをセンスする、
ように構成された、
半導体記憶装置。
【請求項２】
前記制御回路は、前記第１期間において、前記ソース線に前記第１電圧を印加するように構成された、
請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、
第１駆動回路と、
前記ビット線を介して前記第１メモリセルトランジスタの第１端に接続された第１端と、前記第１駆動回路に接続された第２端と、を含み、第１閾値電圧を有する第１トランジスタと、
を含み、
前記制御回路は、前記第１期間において、
前記第１トランジスタのゲートに前記第２電圧及び前記第１閾値電圧の和を印加し、
前記第１駆動回路により印加される前記第１電圧を、前記第１トランジスタを介して前記ビット線に供給する
ように構成された、
請求項２記載の半導体記憶装置。
【請求項４】
前記制御回路は、
第１駆動回路と、
前記ビット線を介して前記第１メモリセルトランジスタの第１端に接続された第１端と、前記第１駆動回路に接続された第２端と、を含み、第１閾値電圧を有する第１トランジスタと、
を含み、
前記制御回路は、前記第１期間において、
前記第１トランジスタのゲートに前記第１電圧及び前記第１閾値電圧の和を印加し、
前記第１駆動回路により印加される電圧を、前記第１トランジスタによって前記第１電圧にクランプさせて前記ビット線に供給する
ように構成された、
請求項２記載の半導体記憶装置。
【請求項５】
前記第１メモリセルトランジスタの第１端と前記ビット線との間を電気的に接続可能に構成された第２トランジスタと、
前記ビット線に接続された第１端と、前記ソース線に接続された第２端と、前記第１メモリセルトランジスタのゲートに接続されたワード線に接続されたゲートと、を含む第２メモリセルトランジスタと、
前記第２メモリセルトランジスタの第１端と前記ビット線との間を電気的に接続可能に構成された第３トランジスタと、を更に備え、
前記制御回路は、前記第１期間において、前記第３トランジスタをオフ状態にするように構成された、
請求項１記載の半導体記憶装置。
【請求項６】
前記制御回路は、
第１駆動回路と、
前記ビット線を介して前記第１メモリセルトランジスタの第１端に接続された第１端と、前記第１駆動回路に接続された第２端と、を含み、第１閾値電圧を有する第１トランジスタと、
を含み、
前記制御回路は、前記第１期間において、
前記第１トランジスタのゲートに前記第２電圧及び前記第１閾値電圧の和を印加し、
前記第１駆動回路から駆動される前記第１電圧を、前記第１トランジスタを介して前記ビット線に供給する
ように構成された、
請求項５記載の半導体記憶装置。
【請求項７】
前記制御回路は、
第１駆動回路と、
前記ビット線を介して前記第１メモリセルトランジスタの第１端に接続された第１端と、前記第１駆動回路に接続された第２端と、を含み、第１閾値電圧を有する第１トランジスタと、
を含み、
前記制御回路は、前記第１期間において、
前記第１トランジスタのゲートに前記第１電圧及び前記第１閾値電圧の和を印加し、
前記第１駆動回路から駆動される電圧を、前記第１トランジスタによって前記第１電圧にクランプさせて前記ビット線に供給する
ように構成された、
請求項５記載の半導体記憶装置。
【請求項８】
前記第１メモリセルトランジスタは、２ビット以上のデータを保持可能に構成され、
前記制御回路は、
前記第３期間において、第１読出し電圧を用いて前記第１メモリセルトランジスタのデータをセンスし、
前記第３期間の後の第４期間において、前記ビット線に前記第１電圧を印加し、
前記第４期間の後の第５期間において、前記ビット線に前記第２電圧を印加するとともに前記ソース線に前記第３電圧を印加し、
前記第５期間の後の第６期間において、第２読出し電圧を用いて前記第１メモリセルトランジスタのデータをセンスする、
ように構成された、
請求項１記載の半導体記憶装置。
【請求項９】
前記制御回路は、前記第１期間及び前記第４期間において、前記ソース線に前記第１電圧を印加するように構成された、
請求項８記載の半導体記憶装置。
【請求項１０】
前記制御回路は、
第１駆動回路と、
前記ビット線を介して前記第１メモリセルトランジスタの第１端に接続された第１端と、前記第１駆動回路に接続された第２端と、を含み、第１閾値電圧を有する第１トランジスタと、
を含み、
前記制御回路は、前記第１期間及び前記第４期間において、
前記第１トランジスタのゲートに前記第２電圧及び前記第１閾値電圧の和を印加し、
前記第１駆動回路により印加される前記第１電圧を、前記第１トランジスタを介して前記ビット線に供給する
ように構成された、
請求項９記載の半導体記憶装置。
【請求項１１】
前記制御回路は、
第１駆動回路と、
前記ビット線を介して前記第１メモリセルトランジスタの第１端に接続された第１端と、前記第１駆動回路に接続された第２端と、を含み、第１閾値電圧を有する第１トランジスタと、
を含み、
前記制御回路は、前記第１期間及び前記第４期間において、
前記第１トランジスタのゲートに前記第１電圧及び前記第１閾値電圧の和を印加し、
前記第１駆動回路により印加される電圧を、前記第１トランジスタによって前記第１電圧にクランプさせて前記ビット線に供給する
ように構成された、
請求項９記載の半導体記憶装置。
【請求項１２】
前記第１メモリセルトランジスタの第１端と前記ビット線との間を電気的に接続可能に構成された第２トランジスタと、
前記ビット線に接続された第１端と、前記ソース線に接続された第２端と、前記第１メモリセルトランジスタのゲートに接続されたワード線に接続されたゲートと、を含む第２メモリセルトランジスタと、
前記第２メモリセルトランジスタの第１端と前記ビット線との間を電気的に接続可能に構成された第３トランジスタと、を更に備え、
前記制御回路は、前記第１期間及び前記第４期間において、前記第３トランジスタをオフ状態にするように構成された、
請求項８記載の半導体記憶装置。
【請求項１３】
前記制御回路は、
第１駆動回路と、
前記ビット線を介して前記第１メモリセルトランジスタの第１端に接続された第１端と、前記第１駆動回路に接続された第２端と、を含み、第１閾値電圧を有する第１トランジスタと、
を含み、
前記制御回路は、前記第１期間及び前記第４期間において、
前記第１トランジスタのゲートに前記第２電圧及び前記第１閾値電圧の和を印加し、
前記第１駆動回路から駆動される前記第１電圧を、前記第１トランジスタを介して前記ビット線に供給する
ように構成された、
請求項１２記載の半導体記憶装置。
【請求項１４】
前記制御回路は、
第１駆動回路と、
前記ビット線を介して前記第１メモリセルトランジスタの第１端に接続された第１端と、前記第１駆動回路に接続された第２端と、を含み、第１閾値電圧を有する第１トランジスタと、
を含み、
前記制御回路は、前記第１期間及び前記第４期間において、
前記第１トランジスタのゲートに前記第１電圧及び前記第１閾値電圧の和を印加し、
前記第１駆動回路から駆動される電圧を、前記第１トランジスタによって前記第１電圧にクランプさせて前記ビット線に供給する
ように構成された、
請求項１２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、当該ＮＡＮＤフラッシュメモリを制御するメモリコントローラと、を備えるメモリシステムが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１２／０１６３０８８号明細書
【特許文献２】米国特許出願公開第２０１３／０３０８３８９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
読出し動作の期間を短縮する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１メモリセルトランジスタと、上記第１メモリセルトランジスタの第１端に接続されたビット線と、上記第１メモリセルトランジスタの第２端に接続されたソース線と、制御回路と、を備える。上記制御回路は、上記第１メモリセルトランジスタからの読出し動作の際に、第１期間において、上記ビット線に第１電圧を印加し、上記第１期間の後の第２期間において、上記ビット線に上記第１電圧より大きい第２電圧を印加するとともに上記ソース線に上記第１電圧より小さい第３電圧を印加し、上記第２期間の後の第３期間において、上記第１メモリセルトランジスタのデータをセンスするように構成される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。
【図３】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図４】第１実施形態に係る半導体記憶装置のメモリセルトランジスタの閾値分布を説明するための模式図。
【図５】第１実施形態に係る半導体記憶装置のメモリセルアレイとセンスアンプモジュールとの接続構成を説明するための回路図。
【図６】第１実施形態に係る半導体記憶装置のセンスアンプの構成を説明するための回路図。
【図７】第１実施形態に係る半導体記憶装置における下位ページ読出し動作を説明するためのタイミングチャート。
【図８】第１実施形態に係る半導体記憶装置における上位ページ読出し動作を説明するためのタイミングチャート。
【図９】第２実施形態に係る半導体記憶装置における下位ページ読出し動作を説明するためのタイミングチャート。
【図１０】第２実施形態に係る半導体記憶装置における上位ページ読出し動作を説明するためのタイミングチャート。
【図１１】第３実施形態に係る半導体記憶装置における下位ページ読出し動作を説明するためのタイミングチャート。
【図１２】第３実施形態に係る半導体記憶装置における上位ページ読出し動作を説明するためのタイミングチャート。
【図１３】第４実施形態に係る半導体記憶装置における下位ページ読出し動作を説明するためのタイミングチャート。
【図１４】第４実施形態に係る半導体記憶装置における上位ページ読出し動作を説明するためのタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてのＮＡＮＤフラッシュメモリと、当該ＮＡＮＤフラッシュメモリを備えたメモリシステムを例に挙げて説明する。
【０００９】
１．１  構成
第１実施形態に係るメモリシステムの構成について説明する。
【００１０】
１．１．１  メモリシステムの構成
まず、第１実施形態に係るメモリシステムを含む構成の概要について、図１を用いて説明する。
【００１１】
図１に示すように、メモリシステム１は、半導体記憶装置（ＮＡＮＤフラッシュメモリ）１００とメモリコントローラ２００とを備えている。ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１２】
ＮＡＮＤフラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。メモリコントローラ２００は、ＮＡＮＤバスによってＮＡＮＤフラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてメモリコントローラ２００は、ＮＡＮＤフラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤフラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインタフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、ＰＣＩｅ（Peripheral component interconnect express）、又はＮＶＭｅ（Non-volatile memory express）に従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号の送受信を行う。
【００１３】
ＮＡＮＤインタフェースの信号の具体例は、チップイネーブル信号ＣＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号ＤＱである。
【００１４】
信号ＣＥｎは、ＮＡＮＤフラッシュメモリ１００をイネーブルにするための信号であり、“Ｌ（Low）”レベルでアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤフラッシュメモリ１００への入力信号ＤＱがそれぞれコマンド及びアドレスであることをＮＡＮＤフラッシュメモリ１００に通知する信号である。信号ＷＥｎは“Ｌ”レベルでアサートされ、入力信号ＤＱをＮＡＮＤフラッシュメモリ１００に取り込ませるための信号である。信号ＲＥｎも“Ｌ”レベルでアサートされ、ＮＡＮＤフラッシュメモリ１００から出力信号ＤＱを読み出すための信号である。レディ・ビジー信号ＲＢｎは、ＮＡＮＤフラッシュメモリ１００がレディ状態（メモリコントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（メモリコントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。入出力信号ＤＱは、例えば８ビットの信号である。そして入出力信号ＤＱは、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、並びに書き込みデータ及び読出しデータ等のデータＤＡＴである。
【００１５】
１．１．２  メモリコントローラの構成
引き続き図１を用いて、メモリコントローラ２００の構成の詳細について説明する。
【００１６】
メモリコントローラ２００は、例えば、ＳｏＣ（System on a chip）であり、ホストインタフェース回路２１０、メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインタフェース回路２５０、及びＥＣＣ回路２６０を備えている。なお、以下に説明されるメモリコントローラ２００の各部２１０−２６０の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
【００１７】
ホストインタフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
【００１８】
メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そしてメモリ２２０は、ＮＡＮＤフラッシュメモリ１００を管理するためのファームウェアや管理テーブル等を保持する。
【００１９】
プロセッサ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、プロセッサ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路２５０に対して書き込み命令を発行する。読出し処理及び消去処理の際も同様である。
【００２０】
バッファメモリ２４０は、書込みデータや読出しデータを一時的に保持する。
【００２１】
ＮＡＮＤインタフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤフラッシュメモリ１００と接続され、ＮＡＮＤフラッシュメモリ１００との通信を司る。そして、プロセッサ２３０から受信した命令に基づき、信号ＣＥｎ、ＡＬＥ、ＣＬＥ、ＷＥｎ、及びＲＥｎをＮＡＮＤフラッシュメモリ１００へ出力する。また書込み処理時には、プロセッサ２３０で発行された書込みコマンド、及びバッファメモリ２４０内の書込みデータを、入出力信号ＤＱとしてＮＡＮＤフラッシュメモリ１００へ転送する。更に読出し処理時には、プロセッサ２３０で発行された読出しコマンドを、入出力信号ＤＱとしてＮＡＮＤフラッシュメモリ１００へ転送し、更にＮＡＮＤフラッシュメモリ１００から読み出されたデータを入出力信号ＤＱとして受信し、これをバッファメモリ２４０へ転送する。
【００２２】
ＥＣＣ回路２６０は、ＮＡＮＤフラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書込み処理時には誤り訂正符号を生成して、これを書込みデータに付与し、データの読出し処理時にはこれを復号し、誤りビットの有無を検出する。そして誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正する。
【００２３】
１．１．３  ＮＡＮＤフラッシュメモリの構成
次に、ＮＡＮＤフラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤフラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ１３０、センスアンプモジュール１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
【００２４】
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、メモリコントローラ２００から与えられたデータを記憶する。
【００２５】
ロウデコーダ１２０は、アドレスレジスタ１５０内のブロックアドレスＢＡに基づいてブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおいてワード線を選択する。
【００２６】
ドライバ１３０は、アドレスレジスタ１５０内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
【００２７】
センスアンプモジュール１４０は、データの読出し処理時には、メモリセルアレイ１１０内のメモリセルトランジスタの閾値電圧をセンスし、データを読み出す。そして、このデータＤＡＴをメモリコントローラ２００に出力する。データの書き込み処理時には、メモリコントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
【００２８】
アドレスレジスタ１５０は、メモリコントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、上述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。コマンドレジスタ１６０は、メモリコントローラ２００から受信したコマンドＣＭＤを保持する。
【００２９】
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤフラッシュメモリ１００全体の動作を制御する。
【００３０】
次に、上記ブロックＢＬＫの構成について、図２を用いて説明する。図２は、いずれかのブロックＢＬＫの回路図である。
【００３１】
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。メモリセルアレイ１１０内のブロック数及びブロックＢＬＫ内のストリングユニット数は任意である。
【００３２】
ＮＡＮＤストリングＮＳの各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
【００３３】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。あるいは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３（図示せず）に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ６３に共通接続される。
【００３４】
また、メモリセルアレイ１１０内において同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）、但しｍは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに共通に接続されている。
【００３５】
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＴの集合体を、セルユニットＣＵ（又はメモリグループ）とも言う。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００３６】
図３は、ブロックＢＬＫの一部領域の断面図である。図３に示すように、ｐ型ウェル領域１０上に、複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ｐ型ウェル領域１０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ６３として機能する６４層の配線層１２、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
【００３７】
そして、これらの配線層１３、１２、１１を通過してｐ型ウェル領域１０に達するピラー状の導電体１４が形成されている。導電体１４の側面には、ゲート絶縁膜１５、電荷蓄積層（絶縁膜または導電膜）１６、及びブロック絶縁膜１７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体１４は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体１４の上方には、ビット線ＢＬとして機能する金属配線層１８が形成される。導電体１４と金属配線層１８とは、コンタクトプラグ２５を介して接続されている。
【００３８】
ｐ型ウェル領域１０の表面領域内には、ｎ＋型不純物拡散層１９が形成されている。ｎ＋型不純物拡散層１９上にはコンタクトプラグ２０が形成され、コンタクトプラグ２０は、ソース線ＣＥＬＳＲＣとして機能する金属配線層２１に接続される。更に、ｐ型ウェル領域１０の表面領域内には、ｐ＋型不純物拡散層２２が形成されている。ｐ＋型不純物拡散層２２上にはコンタクトプラグ２３が形成され、コンタクトプラグ２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層２４に接続される。ウェル配線ＣＰＷＥＬＬは、ｐ型ウェル領域１０を介して導電体１４に電位を印加するための配線である。
【００３９】
以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが形成される。
【００４０】
本例では、１つのメモリセルトランジスタＭＴが例えば２ビットデータを保持可能である。この２ビットデータを、下位ビットからそれぞれ下位(Lower)ビット、及び上位(Upper)ビットと呼ぶことにする。そして、同一のセルユニットＣＵに属するメモリセルの保持する下位ビットの集合を下位ページと呼び、上位ビットの集合を上位ページと呼ぶ。つまり、１つのストリングユニットＳＵ内における１本のワード線ＷＬ（１つのセルユニットＣＵ）には２ページが割当てられ、６４本のワード線ＷＬを含むストリングユニットＳＵは１２８ページ分の容量を有することになる。あるいは言い換えるならば、「ページ」とは、セルユニットＣＵに形成されるメモリ空間の一部、と定義することも出来る。データの書き込み及び読出しは、このページ毎又はセルユニットＣＵ毎に行っても良い。一方、データの消去は、ブロックＢＬＫ単位に行われる。
【００４１】
図４は、各メモリセルトランジスタＭＴの取り得るデータ、閾値電圧分布、及び読出し処理時に用いる電圧について示したダイアグラムである。
【００４２】
上述の通り、メモリセルトランジスタＭＴは、２ビットデータを保持可能である。すなわち、メモリセルトランジスタＭＴは、閾値電圧に応じて４個の状態を取ることが出来る。この４個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶことにする。
【００４３】
“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ未満であり、データの消去状態に相当する。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり且つ電圧ＶＢ（＞ＶＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり且つ電圧ＶＣ（＞ＶＢ）未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり且つ電圧ＶＲＥＡＤ未満である。このように分布する４個の状態のうちで、“Ｃ”状態が、閾値電圧の最も高い状態である。電圧ＶＡ〜ＶＣは、総称して電圧ＶＣＧＲとも言う。電圧ＶＲＥＡＤは、例えば、読出し動作時において読出し対象でないワード線ＷＬに印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。
【００４４】
上記閾値電圧分布は、前述の下位ビット、及び上位ビットからなる２ビット（２ページ）データを書き込むことで実現される。すなわち、上記“Ｅｒ”状態から“Ｃ”状態と、下位ビット、及び上位ビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１”（“上位／下位”の順で表記）  
“Ａ”状態：“０１”  
“Ｂ”状態：“００”  
“Ｃ”状態：“１０”  
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、２ビットのうちの１ビットのみが変化する。
【００４５】
従って、下位ビットを読み出す際には、下位ビットの値（“０”ｏｒ“１”）が変化する境界に相当する電圧を用いれば良く、このことは上位ビットでも同様である。
【００４６】
すなわち、図４に示すように、下位ページ読出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢを読出しレベルとして用いる。電圧ＶＢを用いた読出し動作を、読出し動作ＢＲと呼ぶ。
【００４７】
読出し動作ＢＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＢ未満か否かを判定する。
【００４８】
上位ページ読出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣを読出しレベルとして用いる。電圧ＶＡ及びＶＣを用いた読出し動作を、それぞれ読出し動作ＡＲ及びＣＲと呼ぶ。
【００４９】
読出し動作ＡＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＡ未満か否かを判定する。つまり、読出し動作ＡＲにより、消去状態のメモリセルトランジスタＭＴが特定される。読出し動作ＣＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＣ未満か否かを判定する。
【００５０】
１．１．４  メモリセルアレイとセンスアンプモジュールとの接続構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイとセンスアンプモジュールとの接続構成について図５に示す回路図の一例を用いて説明する。図５の例では、説明の便宜上、メモリセルアレイ１１０のうちの或るブロックＢＬＫにおけるストリングユニットＳＵ０と、センスアンプモジュール１４０との接続構成が示される。図５に示すように、センスアンプモジュール１４０は、ビット線ＢＬ毎に設けられたセンスアンプユニットＳＡＵ（ＳＡＵ０、ＳＡＵ１、…、ＳＡＵ（ｍ−１））を備えている。
【００５１】
ＮＡＮＤストリングＮＳとセンスアンプユニットＳＡＵとの間において、各ビット線ＢＬは、互いに寄生容量Ｃｐ（Ｃｐ０、Ｃｐ１、…）を有している。なお、図５の例では、ビット線ＢＬｋとビット線ＢＬ（ｋ＋１）との間の寄生容量Ｃｐ（ｋ）についてのみ図示されているが、これに限らず、寄生容量Ｃｐは、任意のビット線ＢＬの組み合わせの間に存在しうる（０≦ｋ≦ｍ−１）。
【００５２】
センスアンプユニットＳＡＵの各々は、センスアンプＳＡ、並びに、例えば３つのラッチ回路ＡＤＬ、ＳＤＬ、及びＸＤＬを備えている。なお、図５の例では、３つのラッチ回路が接続される場合について説明しているが、これに限らず、センスアンプユニットＳＡＵは、任意の数のラッチ回路を備えていてもよい。
【００５３】
センスアンプＳＡは、例えば、読出し処理時において、ビット線ＢＬに電圧を印加する。そして、センスアンプＳＡは、対応するビット線ＢＬの電圧又は電流を用いてメモリセルトランジスタの閾値電圧をセンスし、データを読み出す。すなわちセンスアンプＳＡは、ビット線ＢＬを直接的に制御するモジュールである。
【００５４】
センスアンプＳＡには、読出し処理時には、例えばシーケンサ１７０によってストローブ信号ＳＴＢが与えられる。センスアンプＳＡは、ストローブ信号ＳＴＢがアサートされるタイミングで読出しデータを確定させ、ラッチ回路ＳＤＬに保持させる。ラッチ回路ＡＤＬは、ラッチ回路ＳＤＬとは独立に、読出しデータ及び書込みデータを一時的に保持可能に構成される。例えば、ラッチ回路ＳＤＬ及びＸＤＬに保持されているデータをラッチ回路ＡＤＬに一時的に展開させることで、それらに対して、否定（ＮＯＴ）演算、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、否定論理積（ＮＡＮＤ）演算、否定論理和（ＮＯＲ）演算、排他的論理和（ＸＯＲ）演算等、種々の論理演算を行うことができる。
【００５５】
センスアンプＳＡ、並びにラッチ回路ＡＤＬ及びＳＤＬは、互いにデータを送受信可能なように共通のノード（バスＤＢＵＳ）に接続されている。そして更にラッチ回路ＸＤＬがバスＤＢＵＳを介してセンスアンプＳＡ、並びにラッチ回路ＳＤＬ及びＡＤＬに接続されている。
【００５６】
センスアンプモジュール１４０におけるデータの入出力は、ラッチ回路ＸＤＬを介して行われる。すなわち、メモリコントローラ２００から受信したデータは、ラッチ回路ＸＤＬを介して、ラッチ回路ＡＤＬ、ＳＤＬ、又はセンスアンプＳＡに転送される。また、ラッチ回路ＡＤＬ、ＳＤＬ又はセンスアンプＳＡのデータは、ラッチ回路ＸＤＬに接続されたバスＸＢＵＳを介して、信号ＤＱ＜７：０＞のいずれかの信号としてメモリコントローラ２００へ送信される。ラッチ回路ＸＤＬは、ＮＡＮＤフラッシュメモリ１００のキャッシュメモリとして機能する。したがって、ラッチ回路ＡＤＬ及びＳＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いていれば、ＮＡＮＤフラッシュメモリ１００はレディ状態となることができる。
【００５７】
なお、ビット線ＢＬ及びソース線ＣＥＬＳＲＣにはそれぞれ、互いに独立に電圧を供給可能なビット線駆動回路１８０及びソース線駆動回路１９０が接続されている。すなわち、センスアンプＳＡは、ビット線駆動回路１８０から供給される電圧を、ノードＶＬＳＡ等を介してビット線ＢＬに印加することができる。
【００５８】
一方、ソース線ＣＬＥＳＲＣには、ソース線駆動回路１９０を介して、ビット線ＢＬとは独立に電圧が印加可能に構成される。そして、例えば、ソース線ＣＥＬＳＲＣは、トランジスタＴｒ＿ＳＲＣの第１端に接続される。トランジスタＴｒ＿ＳＲＣの第２端は接地されており、これによりソース線ＣＥＬＳＲＣの放電経路が確保される。トランジスタＴｒ＿ＳＲＣは、ゲートに供給される信号ＳＷによって、ソース線ＣＥＬＳＲＣを接地電位に引き込むか、ソース線ＣＥＬＳＲＣの電位を維持するかを切り替えることができる。なお、トランジスタＴｒ＿ＳＲＣは、弱くオン状態にすることにより、ソース線ＣＥＬＳＲＣの電位を維持しつつ、ストリングユニットＳＵ内の不要な電子をグラウンドにリーク（放電）可能に構成されてもよい。
【００５９】
図６は、第１実施形態に係る半導体記憶装置のセンスアンプの構成を説明するための回路図である。図６に示すように、センスアンプＳＡは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、及びＴｒ９、並びにキャパシタＣ１を備えている。トランジスタＴｒ１〜Ｔｒ４、及びＴｒ６〜Ｔｒ９は、例えば、ｎ型の極性を有し、トランジスタＴｒ５は、例えば、ｐ型の極性を有する。
【００６０】
トランジスタＴｒ１は、ビット線ＢＬに接続された第１端と、ノードＳＣＯＭに接続された第２端と、ノードＢＬＣに接続されたゲートと、を含む。トランジスタＴｒ１は、例えば、閾値電圧Ｖｔｎを有し、第２端に電圧（Ｘ＋Ｖｔｎ）より大きい電圧が供給されている場合、ノードＢＬＣに電圧（Ｘ＋Ｖｔｎ）を供給することによって、第１端に供給される電圧を電圧Ｘにクランプする機能を有する（Ｘは任意の実数）。以降の説明では、当該トランジスタＴｒ１を介してセンスアンプＳＡからビット線ＢＬに流れる電流を電流ｉ＿ＢＬＣと呼ぶ。
【００６１】
トランジスタＴｒ２は、ノードＳＣＯＭに接続された第１端と、ノードＶＬＳＡに接続された第２端と、ノードＮＬＯに接続されたゲートと、を含む。トランジスタＴｒ３は、ノードＳＣＯＭに接続された第１端と、ノードＳＳＲＣに接続された第２端と、ノードＢＬＸに接続されたゲートと、を含む。
【００６２】
トランジスタＴｒ４は、ノードＳＳＲＣに接続された第１端と、接地された第２端と、ノードＩＮＶに接続されたゲートと、を含む。トランジスタＴｒ５は、ノードＳＳＲＣに接続された第１端と、ノードＶＨＳＡに接続された第２端と、ノードＩＮＶに接続されたゲートと、を含む。
【００６３】
トランジスタＴｒ６は、ノードＳＣＯＭに接続された第１端と、ノードＳＥＮに接続された第２端と、ノードＸＸＬに接続されたゲートと、を含む。キャパシタＣ１は、ノードＳＥＮに接続された第１端と、ノードＣＬＫに接続された第２端と、を含む。
【００６４】
トランジスタＴｒ７は、ノードＳＥＮに接続された第１端と、ノードＶＨＬＢに接続された第２端と、ノードＢＬＱに接続されたゲートと、を含む。
【００６５】
トランジスタＴｒ８は、接地された第１端と、トランジスタＴｒ９の第１端に接続された第２端と、ノードＳＥＮに接続されたゲートと、を含む。トランジスタＴｒ９は、ラッチ回路（例えば、ラッチ回路ＳＤＬ）に接続された第２端と、ストローブ信号ＳＴＢが供給されるゲートと、を含む。
【００６６】
以上のように構成することにより、センスアンプＳＡは、メモリセルトランジスタＭＴの閾値電圧を、ノードＳＥＮの電位を介してセンスし、データをラッチ回路ＳＤＬへ読み出すことができる。
【００６７】
１．２  読出し動作
次に、第１実施形態に係る半導体記憶装置の読出し動作について説明する。
【００６８】
１．２．１  下位ページ読出し動作について
まず、下位ページ読出し動作について、図７を用いて説明する。図７は、第１実施形態に係る半導体記憶装置における下位ページの読出し動作を説明するためのタイミングチャートの一例である。
【００６９】
図７に示すように、読出し動作は、例えば、３つの期間に分類される。より具体的には、読出し動作は、ワード線ＷＬの電圧を所定の大きさに充電するためのＷＬ充電期間と、ビット線ＢＬの電圧を所定の大きさに充電するためのＢＬ充電期間と、充電されたワード線ＷＬ及びビット線ＢＬに基づき、メモリセルトランジスタＭＴの閾値電圧をセンスするセンス期間と、に分類される。図７の例では、ＷＬ充電期間、ＢＬ充電期間、及びセンス期間はそれぞれ、時刻Ｔ１から時刻Ｔ２の間、時刻Ｔ２から時刻Ｔ３の間、及び時刻Ｔ３から時刻Ｔ４の間に対応する。
【００７０】
なお、以降の説明では、読出し対象のメモリセルトランジスタＭＴ及び読出し対象のメモリセルトランジスタＭＴに対応する構成要素に対して、“選択”を付す。一方、読出し対象でないメモリセルトランジスタＭＴ及び読出し対象でないメモリセルトランジスタＭＴに対応する構成要素に対して“非選択”を付し、“選択”構成要素と区別して呼ぶ。
【００７１】
まず、ＷＬ充電期間について説明する。第１実施形態では、ＷＬ充電期間において、ビット線ＢＬの電圧が所定の大きさまで前倒しで充電される。以降の説明では、ＷＬ充電期間におけるビット線ＢＬの前倒し充電は、「ビット線ＢＬの初期充電」又は「ＢＬ初期充電」とも呼ぶ。
【００７２】
時刻Ｔ１において、ロウデコーダ１２０は、選択ワード線ＷＬに読出し電圧ＶＢを印加するとともに、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。また、ロウデコーダ１２０は、全てのセレクトゲート線ＳＧＤに電圧ＶＳＧＤを印加する。電圧ＶＳＧＤは、例えば、選択トランジスタＳＴ１をオン状態にする大きさの電圧である。また、図７には図示されていないが、ロウデコーダ１２０は、選択トランジスタＳＴ２をオン状態にする大きさの電圧ＶＳＧＳをセレクトゲート線ＳＧＳに印加する。
【００７３】
これにより、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは全てオン状態となる。選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧が電圧ＶＢ未満（オンセル）の場合はオン状態となり、電圧ＶＢ以上（オフセル）の場合はオフ状態となる。また、選択トランジスタＳＴ１及びＳＴ２がオン状態となることにより、非選択ストリングユニットＳＵ内の不要な電子がビット線ＢＬ側、又はソース線ＣＥＬＳＲＣ側に放電される。
【００７４】
また、ＷＬ充電期間において、ビット線ＢＬの初期充電が並行して行われる。具体的には、ビット線駆動回路１８０は、ノードＶＬＳＡに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を印加する。
【００７５】
電圧ＶＣＥＬＳＲＣは、後述するセンス期間において、ソース線ＣＥＬＳＲＣに印加されるべき電圧の値である。電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）は、センス期間においてビット線ＢＬに印加されるべき電圧の値である。すなわち、電圧ＶＢＬＣは、センス期間においてビット線ＢＬとソース線ＣＥＬＳＲＣとの間に印加されるべき電位差である。
【００７６】
電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）は、電圧ＶＣＥＬＳＲＣより大きく、電圧ＶＣＥＬＳＲＣ＋ＶＢＬＣより小さい電圧である（ＶＣＥＬＳＲＣ＜（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）＜（ＶＣＥＬＳＲＣ＋ＶＢＬＣ））。電圧αは、ビット線ＢＬの負荷特性に基づき、ソース線ＣＥＬＳＲＣに対するビット線ＢＬの電位差が（ＶＢＬＣ−α）となった場合に、ビット線ＢＬに閾値電流ＩＴＨが流れるような変数である。閾値電流ＩＴＨは、センス期間に際して選択メモリセルトランジスタＭＴがオンセルであるかオフセルであるかを、センスアンプＳＡが判定するための閾値として設定される。すなわち、センスアンプＳＡは、ビット線ＢＬに閾値電流ＩＴＨより大きい電流が流れる場合、選択メモリセルトランジスタＭＴがオフセルであると判定することができ、閾値電流ＩＴＨより小さい電流が流れる場合、オフセルであると判定することができる。
【００７７】
センスアンプＳＡは、ノードＢＬＣ及びＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ＋Ｖｔｎ）を供給してトランジスタＴｒ１及びＴｒ２をオン状態にすると共に、ノードＸＸＬに“Ｌ”レベルを供給してトランジスタＴｒ６をオフ状態にする。これにより、ビット線ＢＬは、トランジスタＴｒ２を介して、ノードＶＬＳＡの電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）によって充電される。
【００７８】
一方、ソース線駆動回路１９０は、ソース線ＣＥＬＳＲＣに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を印加する。これにより、ソース線ＣＥＬＳＲＣは、ビット線ＢＬとは独立に、ビット線ＢＬと同じ大きさの電圧に充電される。
【００７９】
このように、ＷＬ充電期間では、ビット線ＢＬとソース線ＣＥＬＳＲＣとは、互いに同じ大きさの電圧に充電されるため、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間には、電流はほとんど流れない。しかしながら、上述の通り、複数のビット線ＢＬ間には寄生容量Ｃｐが存在する。このため、ビット線ＢＬが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されるに伴い、当該寄生容量Ｃｐが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に対して“０”となるように、ビット線ＢＬ内にＢＬ初期充電電流が流れる。そして、ＢＬ初期充電電流は、寄生容量Ｃｐの充電完了に応じて、流れなくなる。
【００８０】
次に、ＢＬ充電期間について説明する。
【００８１】
時刻Ｔ２において、ロウデコーダ１２０は、選択ストリングユニットＳＵのセレクトゲート線ＳＧＤに電圧ＶＳＧ＿ｓｅｌを印加し、非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤに電圧ＶＳＧ＿ｕｓｅｌを印加する。電圧ＶＳＧ＿ｓｅｌ及びＶＳＧ＿ｕｓｅｌはそれぞれ、選択トランジスタＳＴ１をオン状態及びオフ状態にする大きさの電圧であり、センス期間において各セレクトゲート線ＳＧＤに印加されるべき大きさの電圧である。これにより、非選択ストリングユニットＳＵはオフ状態となり、選択ストリングユニットＳＵは、選択メモリセルトランジスタＭＴがオンセルの場合（閾値電圧が電圧ＶＢ未満の場合）はオン状態となり、オフセルの場合（閾値電圧が電圧ＶＢ以上の場合）はオフ状態となる。
【００８２】
ビット線駆動回路１８０は、ノードＶＬＳＡに電圧ＶＨを印加する。電圧ＶＨは、電圧ＶＣＥＬＳＲＣ＋ＶＢＬＣ＋Ｖｔｎより大きい（ＶＨ＞（ＶＣＥＬＳＲＣ＋ＶＢＬＣ＋Ｖｔｎ））。これにより、ノードＶＬＳＡの電圧ＶＨがトランジスタＴｒ１によって電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）にクランプされ、ビット線ＢＬに供給され、ビット線ＢＬは、電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）に充電される。
【００８３】
一方、ソース線駆動回路１９０は、ソース線ＣＥＬＳＲＣに電圧ＶＣＥＬＳＲＣを印加する。これにより、ソース線ＣＥＬＳＲＣとビット線ＢＬとの間の電位差がＶＢＬＣとなる。
【００８４】
上述の通り、ビット線ＢＬは、電位差（ＶＢＬＣ−α）に対して電流ｉ＿ＢＬＣが閾値電流ＩＴＨとなる負荷特性を有し、ＷＬ充電期間中にソース線ＣＥＬＳＲＣに対して電位差（ＶＢＬＣ−α）となるように充電されている。このため、時刻Ｔ２でソース線ＣＥＬＳＲＣに対するビット線ＢＬの電位差がＶＢＬＣとなると、ビット線ＢＬに流れる電流ｉ＿ＢＬＣは、寄生容量Ｃｐの影響を受けることなく速やかに閾値電流ＩＴＨに達した後、選択メモリセルトランジスタＭＴの状態に適合する動作点に遷移していく。すなわち、選択メモリセルトランジスタＭＴがオンセルの場合、電流ｉ＿ＢＬＣは閾値電流ＩＴＨより大きくなり、オフセルの場合、電流ｉ＿ＢＬＣは閾値電流ＩＴＨより小さくなる。
【００８５】
次に、センス期間について説明する。
【００８６】
時刻Ｔ３において、センスアンプＳＡは、ノードＮＬＯに“Ｌ”レベルを印加してトランジスタＴｒ２をオフ状態にすると共に、ノードＸＸＬに“Ｈ”レベルを印加してトランジスタＴｒ６をオン状態にする。これにより、ビット線ＢＬは、ビット線駆動回路１８０から電気的に切断され、ノードＳＥＮと接続される。
【００８７】
選択メモリセルトランジスタＭＴがオフセルの場合、ビット線ＢＬからソース線ＣＥＬＳＲＣに向けて電流ｉ＿ＢＬＣが流れないため、ビット線ＢＬ及びノードＳＥＮの電位は電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）からほとんど低下しない。これにより、ノードＳＥＮは“Ｈ”レベルを維持し、トランジスタＴｒ８がオン状態となる。したがって、ストローブ信号ＳＴＢによってトランジスタＴｒ９がオン状態となった際に、ラッチ回路ＳＤＬと接続されるノードが接地される（“Ｌ”レベルとなる）。
【００８８】
一方、選択メモリセルトランジスタＭＴがオンセルの場合、選択メモリセルトランジスタＭＴを介してビット線ＢＬからソース線ＣＥＬＳＲＣに向けて電流ｉ＿ＢＬＣが流れるため、ビット線ＢＬ及びノードＳＥＮの電位はソース線ＣＥＬＳＲＣの電圧ＶＣＥＬＳＲＣに向けて低下し、トランジスタＴｒ８がオフ状態となる。したがって、ストローブ信号ＳＴＢによってトランジスタＴｒ９がオン状態となった際にも、ラッチ回路ＳＤＬと接続されるノードは接地されない（“Ｈ”レベルとなる）。
【００８９】
以上のように動作することにより、センス期間において、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＶＢ以上であるか否かに応じたデータが読み出され、ラッチ回路に格納される。
【００９０】
以上で、下位ページの読出し動作が終了する。
【００９１】
１．２．２  上位ページ読出し動作について
次に、上位ページ読出し動作について、図８を用いて説明する。図８は、第１実施形態に係る半導体記憶装置における上位ページの読出し動作を説明するためのタイミングチャートの一例である。
【００９２】
図８に示すように、上位ページ読出し動作は、例えば、読出し動作ＡＲにおけるＷＬ充電期間、ＢＬ充電期間、及びセンス期間、並びに読出し動作ＣＲにおけるＷＬ充電期間、ＢＬ充電期間、及びセンス期間に分類される。図８の例では、読出し動作ＡＲにおけるＷＬ充電期間、ＢＬ充電期間、及びセンス期間はそれぞれ、時刻Ｔ１０から時刻Ｔ１１の間、時刻Ｔ１１から時刻Ｔ１２の間、及び時刻Ｔ１２から時刻Ｔ１３の間に対応する。読出しＣＲにおけるＷＬ充電期間、ＢＬ充電期間、及びセンス期間はそれぞれ、時刻Ｔ１３から時刻Ｔ１４の間、時刻Ｔ１４から時刻Ｔ１５の間、及び時刻Ｔ１５から時刻Ｔ１６の間に対応する。
【００９３】
まず、時刻Ｔ１０〜Ｔ１２において、読出し動作ＡＲが実行される。読出し動作ＡＲは、選択ワード線ＷＬに電圧ＶＡが印加される点を除いて、図７の時刻Ｔ１〜Ｔ３で説明した下位ページ読出し動作（すなわち、読出し動作ＢＲ）と同等である。このため、時刻Ｔ１０〜Ｔ１２における動作の詳細は、説明を省略する。
【００９４】
読出し動作ＡＲのセンス期間が終了すると、続いて読出し動作ＣＲのＷＬ充電期間が開始する。
【００９５】
時刻Ｔ１３において、ロウデコーダ１２０は、選択ワード線ＷＬに読出し電圧ＶＣを印加する。これにより、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧が電圧ＶＣ未満（オンセル）の場合はオン状態となり、電圧ＶＣ以上（オフセル）の場合はオフ状態となる。
【００９６】
また、ビット線駆動回路１８０は、ノードＶＬＳＡに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を印加する。センスアンプＳＡは、ノードＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ＋Ｖｔｎ）を供給してトランジスタＴｒ２をオン状態にすると共に、ノードＸＸＬに“Ｌ”レベルを供給してトランジスタＴｒ６をオフ状態にする。これにより、ビット線ＢＬは、ノードＳＥＮから電気的に切断され、ノードＶＬＳＡに接続される。これにより、ビット線ＢＬは、トランジスタＴｒ２を介して、ノードＶＬＳＡの電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）によって再度充電される。
【００９７】
一方、ソース線駆動回路１９０は、ソース線ＣＥＬＳＲＣに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を印加する。これにより、ソース線ＣＥＬＳＲＣは、ビット線ＢＬとは独立に、ビット線ＢＬと同じ大きさの電圧に再度充電される。
【００９８】
このように、読出し動作ＣＲのＷＬ充電期間では、読出し動作ＡＲのＷＬ充電期間と同様、ビット線ＢＬとソース線ＣＥＬＳＲＣとが互いに同じ大きさの電圧に充電されるため、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間には電流がほとんど流れない。また、ビット線ＢＬが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されるに伴い、当該寄生容量Ｃｐが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に対して“０”となる。なお、読出し動作ＡＲにおいてビット線ＢＬは電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）まで充電されているため、読出し動作ＣＲのＷＬ充電期間におけるＢＬ初期充電電流は、読出し動作ＡＲのＷＬ充電期間におけるＢＬ初期充電電流より小さい。
【００９９】
以上のように動作することにより、読出し動作ＣＲにおけるＷＬ充電期間が終了する。
【０１００】
読出し動作ＣＲのＢＬ充電期間及びセンス期間は、選択ワード線ＷＬに電圧ＶＣが印加される点を除いて、図７の時刻Ｔ２〜Ｔ３で説明した読出し動作ＢＲ、又は図８の時刻Ｔ１１〜Ｔ１２で説明した読出し動作ＡＲと同等である。このため、時刻Ｔ１４〜Ｔ１５における動作の詳細は、説明を省略する。
【０１０１】
以上で、上位ページの読出し動作が終了する。
【０１０２】
１．３  本実施形態に係る効果
第１実施形態によれば、ＷＬ充電期間において、ビット線駆動回路１８０は、ノードＶＬＳＡに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を印加し、当該電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を、トランジスタＴｒ１を介してビット線ＢＬに供給する。ソース線駆動回路１９０は、ソース線ＣＥＬＳＲＣに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を印加する。また、ＢＬ充電期間において、ビット線駆動回路１８０は、ノードＶＬＳＡに電圧ＶＨを印加する。トランジスタＴｒ１は、電圧ＶＨを電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）にクランプして、ビット線ＢＬに供給する。ソース線駆動回路１９０は、ソース線ＣＥＬＳＲＣに電圧ＶＣＥＬＳＲＣを印加する。これにより、ＷＬ充電期間中にビット線ＢＬの寄生容量Ｃｐを閾値電流ＩＴＨの負荷レベルに調整することができる。このため、ＢＬ充電期間において、ビット線ＢＬに流れる電流ｉ＿ＢＬＣを閾値電流ＩＴＨまで速やかに立ち上げることが可能となる。したがって、ＢＬ充電期間において、電流ｉ＿ＢＬＣが閾値電流ＩＴＨよりも大きくなるか小さくなるかを速やかに判定することができ、ひいては、読出し動作に要する時間を短縮することができる。
【０１０３】
補足すると、ＢＬ充電期間に際してビット線ＢＬの充電が不十分である場合、電流ｉ＿ＢＬＣは、閾値電流ＩＴＨよりも小さい状態から開始する。そして、電流ｉ＿ＢＬＣは最終的に、選択メモリセルトランジスタＭＴがオンセルの場合には閾値電流ＩＴＨに対して大きくなり、オフセルの場合は閾値電流ＩＴＨに対して小さくなる。このため、選択メモリセルトランジスタＭＴがオンセルの場合、電流ｉ＿ＢＬＣが閾値電流ＩＴＨよりも大きいと判定できるまでの時間が長くなり、読出し動作に要する時間が長くなり得る。
【０１０４】
ＢＬ充電期間に際してビット線ＢＬの充電が過剰である場合、電流ｉ＿ＢＬＣは、閾値電流ＩＴＨよりも大きい状態から開始する。そして、電流ｉ＿ＢＬＣは最終的に、選択メモリセルトランジスタＭＴがオンセルの場合には閾値電流ＩＴＨに対して大きくなり、オフセルの場合は閾値電流ＩＴＨに対して小さくなる。このため、選択メモリセルトランジスタＭＴがオフセルの場合、電流ｉ＿ＢＬＣが閾値電流ＩＴＨよりも小さいと判定できるまでの時間が長くなり、読出し動作に要する時間が長くなり得る。
【０１０５】
これに対して、第１実施形態によれば、電流ｉ＿ＢＬＣは、ＷＬ充電期間にビット線ＢＬを事前に電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に予め充電しておく。これにより、ＢＬ充電期間に際して、電流ｉ＿ＢＬＣは、閾値電流ＩＴＨから開始する。このため、選択メモリセルトランジスタＭＴがオンセルであるかオフセルであるかに依らず、閾値電流ＩＴＨに対する電流ｉ＿ＢＬＣの大小関係を速やかに判定することができる。
【０１０６】
また、上位ページ読出し動作のように、複数の読出し動作ＡＲ及びＣＲによってデータが読み出される場合、読出し動作ＣＲのＷＬ充電期間においても、ビット線ＢＬは電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に予め充電される。これにより、読出し動作ＣＲのＢＬ充電期間についても同様に短縮することができ、読出し動作に要する時間を更に短縮することができる。
【０１０７】
また、センスアンプＳＡは、ノードＢＬＣ及びＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ＋Ｖｔｎ）を印加する。これにより、トランジスタＴｒ１は、ノードＶＬＳＡが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）よりも小さい場合には、ノードＶＬＳＡの電圧をクランプすることなくビット線ＢＬに転送可能となる。このため、ビット線ＢＬは、トランジスタＴｒ１の閾値電圧Ｖｔｎに依らず、ビット線駆動回路１８０によってノードＶＬＳＡに印加された電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されることができる。
【０１０８】
２．  第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態は、ＷＬ充電期間に充電されるビット線ＢＬの電圧に、トランジスタＴｒ１の閾値電圧Ｖｔｎに対する依存性を持たせる点において、第１実施形態と異なる。以下では、第１実施形態と同等の構成及び動作については適宜その説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０１０９】
２．１  下位ページ読出し動作について
まず、下位ページ読出し動作について、図９を用いて説明する。図９は、第２実施形態に係る半導体記憶装置における下位ページの読出し動作を説明するためのタイミングチャートの一例である。図９は、第１実施形態における図７に対応する。
【０１１０】
図９に示すように、時刻Ｔ１において、ロウデコーダ１２０は、選択ワード線ＷＬに読出し電圧ＶＢを印加するとともに、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。また、ロウデコーダ１２０は、全てのセレクトゲート線ＳＧＤに電圧ＶＳＧＤを印加する。また、図９には図示されていないが、ロウデコーダ１２０は、選択トランジスタＳＴ２をオン状態にする大きさの電圧ＶＳＧＳをセレクトゲート線ＳＧＳに印加する。
【０１１１】
これにより、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは全てオン状態となる。選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧が電圧ＶＢ未満（オンセル）の場合はオン状態となり、電圧ＶＢ以上（オフセル）の場合はオフ状態となる。また、選択トランジスタＳＴ１及びＳＴ２がオン状態となることにより、ストリングユニットＳＵ内の不要な電子がビット線ＢＬ側、又はソース線ＣＥＬＳＲＣ側に放電される。
【０１１２】
また、ＷＬ充電期間において、ビット線ＢＬの初期充電が並行して行われる。具体的には、ビット線駆動回路１８０は、ノードＶＬＳＡに電圧ＶＨを印加する。
【０１１３】
センスアンプＳＡは、ノードＢＬＣ及びＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α＋Ｖｔｎ）を供給してトランジスタＴｒ１及びＴｒ２をオン状態にすると共に、ノードＸＸＬに“Ｌ”レベルを供給してトランジスタＴｒ６をオフ状態にする。これにより、ノードＶＬＳＡの電圧ＶＨがトランジスタＴｒ１によって電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）にクランプされ、ビット線ＢＬは、電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電される。
【０１１４】
一方、ソース線駆動回路１９０は、ソース線ＣＥＬＳＲＣに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を印加する。これにより、ソース線ＣＥＬＳＲＣは、ビット線ＢＬとは独立に、ビット線ＢＬと同じ大きさの電圧に充電される。
【０１１５】
このように、ＷＬ充電期間では、ビット線ＢＬとソース線ＣＥＬＳＲＣとは、互いに同じ大きさの電圧に充電されるため、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間には、電流はほとんど流れない。しかしながら、上述の通り、複数のビット線ＢＬ間には寄生容量Ｃｐが存在する。このため、ビット線ＢＬが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されるに伴い、当該寄生容量Ｃｐが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に対して“０”となるように、ビット線ＢＬ内にＢＬ初期充電電流が流れる。そして、ＢＬ初期充電電流は、寄生容量Ｃｐの充電完了に応じて、流れなくなる。
【０１１６】
次に、ＢＬ充電期間について説明する。
【０１１７】
時刻Ｔ２において、ロウデコーダ１２０は、選択ストリングユニットＳＵのセレクトゲート線ＳＧＤに電圧ＶＳＧ＿ｓｅｌを供給し、非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤに電圧ＶＳＧ＿ｕｓｅｌを供給する。これにより、非選択ストリングユニットＳＵはオフ状態となり、選択ストリングユニットＳＵは、選択メモリセルトランジスタＭＴがオンセルの場合（閾値電圧が電圧ＶＢ未満の場合）はオン状態となり、オフセルの場合（閾値電圧が電圧ＶＢ以上の場合）はオフ状態となる。
【０１１８】
センスアンプＳＡは、ノードＢＬＣ及びＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ＋Ｖｔｎ）を印加する。これにより、ノードＶＬＳＡの電圧ＶＨがトランジスタＴｒ１によって電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）にクランプされ、ビット線ＢＬは、電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）に充電される。
【０１１９】
一方、ソース線駆動回路１９０は、ソース線ＣＥＬＳＲＣに電圧ＶＣＥＬＳＲＣを印加する。これにより、ソース線ＣＥＬＳＲＣとビット線ＢＬとの間の電位差がＶＢＬＣとなる。
【０１２０】
上述の通り、ビット線ＢＬは、電位差（ＶＢＬＣ−α）に対して電流ｉ＿ＢＬＣが閾値電流ＩＴＨとなる負荷特性を有し、ＷＬ充電期間中にソース線ＣＥＬＳＲＣに対して電位差（ＶＢＬＣ−α）となるように充電されている。このため、時刻Ｔ２でソース線ＣＥＬＳＲＣに対するビット線ＢＬの電位差がＶＢＬＣとなると、ビット線ＢＬに流れる電流ｉ＿ＢＬＣは、寄生容量Ｃｐの影響を受けることなく速やかに閾値電流ＩＴＨに達した後、選択メモリセルトランジスタＭＴの状態に適合する動作点に遷移していく。すなわち、選択メモリセルトランジスタＭＴがオンセルの場合、電流ｉ＿ＢＬＣは閾値電流ＩＴＨより大きくなり、オフセルの場合、電流ｉ＿ＢＬＣは閾値電流ＩＴＨより小さくなる。
【０１２１】
センス期間については、第１実施形態の図７において説明した時刻Ｔ３〜Ｔ４の動作と同等であるため、説明を省略する。
【０１２２】
以上で、下位ページの読出し動作が終了する。
【０１２３】
２．２  上位ページ読出し動作について
次に、上位ページ読出し動作について、図１０を用いて説明する。図１０は、第２実施形態に係る半導体記憶装置における上位ページの読出し動作を説明するためのタイミングチャートの一例である。図１０は、第１実施形態における図８に対応する。
【０１２４】
まず、時刻Ｔ１０〜Ｔ１２において、読出し動作ＡＲが実行される。読出し動作ＡＲは、選択ワード線ＷＬに電圧ＶＡが印加される点を除いて、図９の時刻Ｔ１〜Ｔ３で説明した下位ページ読出し動作（すなわち、読出し動作ＢＲ）と同等である。このため、時刻Ｔ１０〜Ｔ１２における動作の詳細は、説明を省略する。
【０１２５】
読出し動作ＡＲのセンス期間が終了すると、続いて読出し動作ＣＲのＷＬ充電期間が開始する。
【０１２６】
時刻Ｔ１３において、ロウデコーダ１２０は、選択ワード線ＷＬに読出し電圧ＶＣを印加する。これにより、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧が電圧ＶＣ未満（オンセル）の場合はオン状態となり、電圧ＶＣ以上（オフセル）の場合はオフ状態となる。
【０１２７】
また、センスアンプＳＡは、ノードＢＬＣ及びＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α＋Ｖｔｎ）を供給してトランジスタＴｒ１及びＴｒ２をいずれもオン状態にすると共に、ノードＸＸＬに“Ｌ”レベルを供給してトランジスタＴｒ６をオフ状態にする。これにより、ノードＶＬＳＡの電圧ＶＨがトランジスタＴｒ１によって電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）にクランプされ、ビット線ＢＬは、電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電される。
【０１２８】
一方、ソース線駆動回路１９０は、ソース線ＣＥＬＳＲＣに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を印加する。これにより、ソース線ＣＥＬＳＲＣは、ビット線ＢＬとは独立に、ビット線ＢＬと同じ大きさの電圧に充電される。
【０１２９】
このように、読出し動作ＣＲのＷＬ充電期間では、読出し動作ＡＲのＷＬ充電期間と同様、ビット線ＢＬとソース線ＣＥＬＳＲＣとが互いに同じ大きさの電圧に充電されるため、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間には電流がほとんど流れない。また、ビット線ＢＬが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されるに伴い、当該寄生容量Ｃｐが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に対して“０”となる。なお、読出し動作ＡＲにおいてビット線ＢＬは電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）まで充電されているため、読出し動作ＣＲのＷＬ充電期間におけるＢＬ初期充電電流は、読出し動作ＡＲのＷＬ充電期間におけるＢＬ初期充電電流より小さい。
【０１３０】
以上のように動作することにより、読出し動作ＣＲにおけるＷＬ充電期間が終了する。
【０１３１】
読出し動作ＣＲのＢＬ充電期間及びセンス期間は、選択ワード線ＷＬに電圧ＶＣが印加される点を除いて、図９の時刻Ｔ２〜Ｔ３で説明した読出し動作ＢＲ、又は図１０の時刻Ｔ１１〜Ｔ１２で説明した読出し動作ＡＲと同等である。このため、時刻Ｔ１４〜Ｔ１５における動作の詳細は、説明を省略する。
【０１３２】
以上で、上位ページの読出し動作が終了する。
【０１３３】
２．３  本実施形態に係る効果
第２実施形態によれば、ＷＬ充電期間において、センスアンプＳＡは、ノードＢＬＣ及びＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α＋Ｖｔｎ）を印加する。ビット線駆動回路１８０は、ノードＶＬＳＡに電圧ＶＨを印加する。これにより、トランジスタＴｒ１は、ノードＶＬＳＡの電圧を電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）にクランプしてビット線ＢＬに転送する。このため、ビット線ＢＬの電圧を、トランジスタＴｒ１の閾値電圧Ｖｔｎに対する依存性を持たせつつ充電することができる。
【０１３４】
３．  第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第３実施形態は、トランジスタＴｒ１の閾値電圧Ｖｔｎに依らず、ビット線ＢＬの電圧を充電する点については第１実施形態の構成及び動作と同等である。一方、第３実施形態は、ＷＬ充電期間において、ソース線ＣＥＬＳＲＣをソース線駆動回路１９０から電気的に切断しつつ、ビット線ＢＬと同じ電圧まで充電する点において、第１実施形態と異なる。以下では、第１実施形態と同等の構成及び動作については適宜その説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０１３５】
３．１  下位ページ読出し動作について
まず、下位ページ読出し動作について、図１１を用いて説明する。図１１は、第３実施形態に係る半導体記憶装置における下位ページの読出し動作を説明するためのタイミングチャートの一例である。図１１は、第１実施形態における図７に対応する。
【０１３６】
図１１に示すように、時刻Ｔ１において、ロウデコーダ１２０は、全てのワード線ＷＬに電圧ＶＲＥＡＤを印加する。また、ロウデコーダ１２０は、選択ストリングユニットＳＵのセレクトゲート線ＳＧＤに電圧ＶＳＧＤを印加し、非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤに電圧ＶＳＧ＿ｕｓｅｌを印加する。また、図１１には図示されていないが、ロウデコーダ１２０は、電圧ＶＳＧＳをセレクトゲート線ＳＧＳに印加する。
【０１３７】
これにより、全てのワード線ＷＬに接続されたメモリセルトランジスタＭＴは全てオン状態となる。また、非選択ストリングユニットの選択トランジスタＳＴ１及びＳＴ２がそれぞれオフ状態及びオン状態となる。なお、図１１の例では、選択ストリングユニットＳＵの選択トランジスタＳＴ１がオン状態となる場合について説明したが、これに限られない。すなわち、ＷＬ充電期間において、選択ストリングユニットＳＵの選択トランジスタＳＴ１のオンオフは任意であり、オフ状態であってもよい。
【０１３８】
また、ＷＬ充電期間において、ビット線ＢＬの初期充電が並行して行われる。具体的には、ビット線駆動回路１８０は、ノードＶＬＳＡに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を印加する。
【０１３９】
センスアンプＳＡは、ノードＢＬＣ及びＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ＋Ｖｔｎ）を供給してトランジスタＴｒ１及びＴｒ２をオン状態にすると共に、ノードＸＸＬに“Ｌ”レベルを供給してトランジスタＴｒ６をオフ状態にする。これにより、ビット線ＢＬは、トランジスタＴｒ２を介して、ノードＶＬＳＡの電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）によって充電される。
【０１４０】
一方、ソース線ＣＥＬＳＲＣは、ソース線駆動回路１９０から電気的に切断される。また、上述の通り、非選択ストリングユニットＳＵの選択トランジスタＳＴ１は、オフ状態であるため、ソース線ＣＥＬＳＲＣは、ビット線ＢＬに対しても実質的にフローティング状態となる。なお、選択ストリングユニットＳＵの選択トランジスタＳＴ１がオン状態である場合、選択ストリングユニットＳＵは、選択メモリセルトランジスタＭＴのオンオフに応じて、ビット線ＢＬとソース線ＣＥＬＳＲＣとを導通させ得る。しかしながら、このような選択ストリングユニットＳＵを介する導電経路は、ソース線ＣＥＬＳＲＣを充電可能な導電経路と比較して無視できる程度に小さいため、ソース線ＣＥＬＳＲＣは、ビット線ＢＬに対しても実質的にフローティング状態とみなし得る。
【０１４１】
図３に示すように、ビット線ＢＬ及びソース線ＣＥＬＳＲＣは、いずれもＮＡＮＤストリングＮＳの上方において配線される。これにより、ソース線ＣＥＬＳＲＣは、ビット線ＢＬの充電に伴い、カップリングによって同程度の電位まで充電され得る。
【０１４２】
なお、この際、ソース線ＣＥＬＳＲＣとグラウンドとを電気的に接続可能に構成されるトランジスタＴｒ＿ＳＲＣは、ソース線ＣＥＬＳＲＣを接地電位に引き込まない程度に、不要な電子がリークされるように調整される。これにより、トランジスタＴｒ＿ＳＲＣは、非選択ストリングユニットＳＵ内の不要な電子をグラウンドに放電する経路として機能することができる。
【０１４３】
このように、ＷＬ充電期間では、ビット線ＢＬとソース線ＣＥＬＳＲＣとが電気的に切断されるため、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間には電流がほとんど流れない。しかしながら、上述の通り、複数のビット線ＢＬ間には寄生容量Ｃｐが存在する。このため、ビット線ＢＬが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されるに伴い、当該寄生容量Ｃｐが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に対して“０”となるように、ビット線ＢＬ内にＢＬ初期充電電流が流れる。そして、ＢＬ初期充電電流は、寄生容量Ｃｐの充電完了に応じて、流れなくなる。
【０１４４】
時刻Ｔ２において、ロウデコーダ１２０は、選択ワード線ＷＬに電圧ＶＢを印加する。これにより、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧が電圧ＶＢ未満（オンセル）の場合はオン状態となり、電圧ＶＢ以上（オフセル）の場合はオフ状態となる。
【０１４５】
ＢＬ充電期間におけるその他の動作、及びセンス期間については、第１実施形態の図７において説明した時刻Ｔ２〜Ｔ４の動作と同等であるため、説明を省略する。
【０１４６】
以上で、下位ページの読出し動作が終了する。
【０１４７】
３．２  上位ページ読出し動作について
次に、上位ページ読出し動作について、図１２を用いて説明する。図１２は、第３実施形態に係る半導体記憶装置における上位ページの読出し動作を説明するためのタイミングチャートの一例である。図１２は、第１実施形態における図８に対応し、読出し動作ＡＲ及びＣＲの各々がＷＬ充電期間、ＢＬ充電期間、及びセンス期間を有する。
【０１４８】
まず、時刻Ｔ１０〜Ｔ１２において、読出し動作ＡＲが実行される。読出し動作ＡＲは、選択ワード線ＷＬに電圧ＶＡが印加される点を除いて、図１１の時刻Ｔ１〜Ｔ３で説明した下位ページ読出し動作（すなわち、読出し動作ＢＲ）と同等である。このため、時刻Ｔ１０〜Ｔ１２における動作の詳細は、説明を省略する。
【０１４９】
読出し動作ＡＲのセンス期間が終了すると、続いて読出し動作ＣＲのＷＬ充電期間が開始する。
【０１５０】
時刻Ｔ１３において、ロウデコーダ１２０は、選択ワード線ＷＬに読出し電圧ＶＣを印加する。これにより、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧が電圧ＶＣ未満（オンセル）の場合はオン状態となり、電圧ＶＣ以上（オフセル）の場合はオフ状態となる。
【０１５１】
また、ビット線駆動回路１８０は、ノードＶＬＳＡに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）を印加する。センスアンプＳＡは、ノードＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ＋Ｖｔｎ）を供給してトランジスタＴｒ２をオン状態にすると共に、ノードＸＸＬに“Ｌ”レベルを供給してトランジスタＴｒ６をオフ状態にする。これにより、ビット線ＢＬは、ノードＳＥＮから電気的に切断され、ノードＶＬＳＡに接続される。これにより、ビット線ＢＬは、トランジスタＴｒ２を介して、ノードＶＬＳＡの電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）によって充電される。
【０１５２】
一方、ソース線ＣＥＬＳＲＣは、ソース線駆動回路１９０に対して電気的に切断される。また、上述の通り、非選択ストリングユニットＳＵの選択トランジスタＳＴ１は、オフ状態であるため、ソース線ＣＥＬＳＲＣは、ビット線ＢＬに対しても実質的にフローティング状態となる。これにより、ソース線ＣＥＬＳＲＣは、ビット線ＢＬの充電に伴い、カップリングによって同程度の電位まで充電され得る。
【０１５３】
このように、読出し動作ＣＲのＷＬ充電期間では、読出し動作ＡＲのＷＬ充電期間と同様、ビット線ＢＬとソース線ＣＥＬＳＲＣとは電気的に切断されるため、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間には電流がほとんど流れない。また、ビット線ＢＬが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されるに伴い、当該寄生容量Ｃｐが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に対して“０”となる。なお、読出し動作ＡＲにおいてビット線ＢＬは電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）まで充電されているため、読出し動作ＣＲのＷＬ充電期間におけるＢＬ初期充電電流は、読出し動作ＡＲのＷＬ充電期間におけるＢＬ初期充電電流より小さい。
【０１５４】
以上のように動作することにより、読出し動作ＣＲにおけるＷＬ充電期間が終了する。
【０１５５】
読出し動作ＣＲのＢＬ充電期間及びセンス期間は、選択ワード線ＷＬに電圧ＶＣが印加される点を除いて、図１１の時刻Ｔ２〜Ｔ３で説明した読出し動作ＢＲ、又は図１２の時刻Ｔ１１〜Ｔ１２で説明した読出し動作ＡＲと同等である。このため、時刻Ｔ１４〜Ｔ１５における動作の詳細は、説明を省略する。
【０１５６】
以上で、上位ページの読出し動作が終了する。
【０１５７】
３．３  本実施形態に係る効果
第３実施形態によれば、ＷＬ充電期間において、ソース線ＣＥＬＳＲＣは、ソース線駆動回路１９０に対して電気的に切断され、非選択ストリングユニットＳＵの選択トランジスタＳＴ１は、オフ状態となる。これにより、ソース線ＣＥＬＳＲＣは、ビット線ＢＬに対して実質的にフローティング状態となる。このため、ソース線ＣＥＬＳＲＣは、ＷＬ充電期間において、ビット線ＢＬが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されるに伴い、カップリングによって同程度の電位まで充電される。そして、ビット線ＢＬは、ノードＶＬＳＡから電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電される。したがって、ビット線ＢＬの電圧を、トランジスタＴｒ１の閾値電圧Ｖｔｎに依らずに閾値電流ＩＴＨ負荷相当まで充電することができ、第1実施形態と同等の効果を奏することができる。
【０１５８】
また、ロウデコーダ１２０は、読出し動作ＡＲのＷＬ充電期間において、全てのワード線ＷＬに電圧ＶＲＥＡＤを印加する。更に、トランジスタＴｒ＿ＳＲＣは、ソース線ＣＥＬＳＲＣの電位を維持させつつ、不要な電子をグラウンドにリーク可能に調整される。これにより、非選択ストリングユニットＳＵは、ビット線ＢＬとソース線ＣＥＬＳＲＣとを電気的に切断しつつ、内部の不要な電子をソース線ＣＥＬＳＲＣ側に放電することができる。
【０１５９】
４．  第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。第４実施形態は、トランジスタＴｒ１の閾値電圧Ｖｔｎに応じて、ビット線ＢＬの電圧を充電する点については第２実施形態の構成及び動作と同等である。一方、第４実施形態は、ＷＬ充電期間において、ソース線ＣＥＬＳＲＣをソース線駆動回路１９０から電気的に切断しつつ、ビット線ＢＬと同じ電圧まで充電する点において、第２実施形態と異なる。以下では、第２実施形態と同等の構成及び動作については適宜その説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
【０１６０】
４．１  下位ページ読出し動作について
まず、下位ページ読出し動作について、図１３を用いて説明する。図１３は、第４実施形態に係る半導体記憶装置における下位ページの読出し動作を説明するためのタイミングチャートの一例である。図１３は、第２実施形態における図９に対応する。
【０１６１】
図１３に示すように、時刻Ｔ１において、ロウデコーダ１２０は、全てのワード線ＷＬに電圧ＶＲＥＡＤを印加する。また、ロウデコーダ１２０は、選択ストリングユニットＳＵのセレクトゲート線ＳＧＤに電圧ＶＳＧＤを印加し、非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤに電圧ＶＳＧ＿ｕｓｅｌを印加する。また、図１３には図示されていないが、ロウデコーダ１２０は、電圧ＶＳＧＳをセレクトゲート線ＳＧＳに印加する。
【０１６２】
これにより、全てのワード線ＷＬに接続されたメモリセルトランジスタＭＴは全てオン状態となる。また、非選択ストリングユニットの選択トランジスタＳＴ１及びＳＴ２がそれぞれオフ状態及びオン状態となる。なお、図１３の例では、第３実施形態における図１１の場合と同様、選択ストリングユニットＳＵの選択トランジスタＳＴ１がオン状態となる場合について説明したが、これに限られない。すなわち、ＷＬ充電期間において、選択ストリングユニットＳＵの選択トランジスタＳＴ１のオンオフは任意であり、オフ状態であってもよい。
【０１６３】
また、ＷＬ充電期間において、ビット線ＢＬの初期充電が並行して行われる。具体的には、ビット線駆動回路１８０は、ノードＶＬＳＡに電圧ＶＨを印加する。
【０１６４】
センスアンプＳＡは、ノードＢＬＣ及びＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α＋Ｖｔｎ）を供給してトランジスタＴｒ１及びＴｒ２をオン状態にすると共に、ノードＸＸＬに“Ｌ”レベルを供給してトランジスタＴｒ６をオフ状態にする。これにより、ノードＶＬＳＡの電圧ＶＨがトランジスタＴｒ１によって電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）にクランプされ、ビット線ＢＬに供給される。
【０１６５】
一方、ソース線ＣＥＬＳＲＣは、ソース線駆動回路１９０から電気的に切断される。また、上述の通り、非選択ストリングユニットＳＵの選択トランジスタＳＴ１は、オフ状態であるため、ソース線ＣＥＬＳＲＣは、ビット線ＢＬに対しても実質的にフローティング状態となる。これにより、ソース線ＣＥＬＳＲＣは、ビット線ＢＬの充電に伴い、カップリングによって同程度の電位まで充電され得る。
【０１６６】
なお、この際、ソース線ＣＥＬＳＲＣとグラウンドとを接続するトランジスタＴｒ＿ＳＲＣは、ソース線ＣＥＬＳＲＣを接地電位に引き込まない程度に、不要な電子がリークされるように調整される。これにより、トランジスタＴｒ＿ＳＲＣは、非選択ストリングユニットＳＵ内の不要な電子をグラウンドに放電する経路として機能することができる。
【０１６７】
このように、ＷＬ充電期間では、ビット線ＢＬとソース線ＣＥＬＳＲＣとは電気的に切断されるため、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間には電流がほとんど流れない。しかしながら、上述の通り、複数のビット線ＢＬ間には寄生容量Ｃｐが存在する。このため、ビット線ＢＬが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されるに伴い、当該寄生容量Ｃｐが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に対して“０”となるように、ビット線ＢＬ内にＢＬ初期充電電流が流れる。そして、ＢＬ初期充電電流は、寄生容量Ｃｐの充電完了に応じて、流れなくなる。
【０１６８】
時刻Ｔ２において、ロウデコーダ１２０は、選択ワード線ＷＬに電圧ＶＢを印加する。これにより、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧が電圧ＶＢ未満（オンセル）の場合はオン状態となり、電圧ＶＢ以上（オフセル）の場合はオフ状態となる。
【０１６９】
ＢＬ充電期間におけるその他の動作、及びセンス期間については、第２実施形態の図９において説明した時刻Ｔ２〜Ｔ４の動作と同等であるため、説明を省略する。
【０１７０】
以上で、下位ページの読出し動作が終了する。
【０１７１】
３．２  上位ページ読出し動作について
次に、上位ページ読出し動作について、図１４を用いて説明する。図１４は、第４実施形態に係る半導体記憶装置における上位ページの読出し動作を説明するためのタイミングチャートの一例である。図１４は、第２実施形態における図１０に対応し、読出し動作ＡＲ及びＣＲの各々がＷＬ充電期間、ＢＬ充電期間、及びセンス期間を有する。
【０１７２】
まず、時刻Ｔ１０〜Ｔ１２において、読出し動作ＡＲが実行される。読出し動作ＡＲは、選択ワード線ＷＬに電圧ＶＡが印加される点を除いて、図１３の時刻Ｔ１〜Ｔ３で説明した下位ページ読出し動作（すなわち、読出し動作ＢＲ）と同等である。このため、時刻Ｔ１０〜Ｔ１２における動作の詳細は、説明を省略する。
【０１７３】
読出し動作ＡＲのセンス期間が終了すると、続いて読出し動作ＣＲのＷＬ充電期間が開始する。
【０１７４】
時刻Ｔ１３において、ロウデコーダ１２０は、選択ワード線ＷＬに読出し電圧ＶＣを印加する。これにより、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧が電圧ＶＣ未満（オンセル）の場合はオン状態となり、電圧ＶＣ以上（オフセル）の場合はオフ状態となる。
【０１７５】
また、センスアンプＳＡは、ノードＢＬＣ及びＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α＋Ｖｔｎ）を供給してトランジスタＴｒ１及びＴｒ２をいずれもオン状態にすると共に、ノードＸＸＬに“Ｌ”レベルを供給してトランジスタＴｒ６をオフ状態にする。これにより、ノードＶＬＳＡの電圧ＶＨがトランジスタＴｒ１によって電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）にクランプされ、ビット線ＢＬは、電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電される。
【０１７６】
一方、ソース線ＣＥＬＳＲＣは、ソース線駆動回路１９０に対して電気的に切断される。また、上述の通り、非選択ストリングユニットＳＵの選択トランジスタＳＴ１は、オフ状態であるため、ソース線ＣＥＬＳＲＣは、ビット線ＢＬに対しても実質的にフローティング状態となる。これにより、ソース線ＣＥＬＳＲＣは、ビット線ＢＬの充電に伴い、カップリングによって同程度の電位まで充電され得る。
【０１７７】
このように、読出し動作ＣＲのＷＬ充電期間では、読出し動作ＡＲのＷＬ充電期間と同様、ビット線ＢＬとソース線ＣＥＬＳＲＣとは電気的に切断されるため、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間には電流がほとんど流れない。また、ビット線ＢＬが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されるに伴い、当該寄生容量Ｃｐが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に対して“０”となる。なお、読出し動作ＡＲにおいてビット線ＢＬは電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ）まで充電されているため、読出し動作ＣＲのＷＬ充電期間におけるＢＬ初期充電電流は、読出し動作ＡＲのＷＬ充電期間におけるＢＬ初期充電電流より小さい。
【０１７８】
以上のように動作することにより、読出し動作ＣＲにおけるＷＬ充電期間が終了する。
【０１７９】
読出し動作ＣＲのＢＬ充電期間及びセンス期間は、選択ワード線ＷＬに電圧ＶＣが印加される点を除いて、図１３の時刻Ｔ２〜Ｔ３で説明した読出し動作ＢＲ、又は図１４の時刻Ｔ１１〜Ｔ１２で説明した読出し動作ＡＲと同等である。このため、時刻Ｔ１４〜Ｔ１５における動作の詳細は、説明を省略する。
【０１８０】
以上で、上位ページの読出し動作が終了する。
【０１８１】
４．３  本実施形態に係る効果
第４実施形態によれば、第３実施形態と同様、ＷＬ充電期間において、ソース線ＣＥＬＳＲＣは、ソース線駆動回路１９０に対して電気的に切断され、非選択ストリングユニットＳＵの選択トランジスタＳＴ１は、オフ状態となる。これにより、ソース線ＣＥＬＳＲＣは、ビット線ＢＬに対して実質的にフローティング状態となる。このため、ソース線ＣＥＬＳＲＣは、ＷＬ充電期間において、ビット線ＢＬが電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）に充電されるに伴い、カップリングによって同程度の電位まで充電される。そして、センスアンプＳＡは、ノードＢＬＣ及びＮＬＯに電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α＋Ｖｔｎ）を印加する。ビット線駆動回路１８０は、ノードＶＬＳＡに電圧ＶＨを印加する。これにより、トランジスタＴｒ１は、ノードＶＬＳＡの電圧を電圧（ＶＣＥＬＳＲＣ＋ＶＢＬＣ−α）にクランプしてビット線ＢＬに転送する。したがって、ビット線ＢＬの電圧を、トランジスタＴｒ１の閾値電圧Ｖｔｎに対する依存性を持たせつつ閾値電流ＩＴＨ負荷相当まで充電することができ、第２実施形態と同等の効果を奏することができる。
【０１８２】
５．その他
以上、種々の実施形態について説明したが、第１実施形態、第２実施形態、第３実施形態、及び第４実施形態は、これに限られず、種々の変形が適宜適用可能である。
【０１８３】
例えば、上述の各実施形態では、メモリセルトランジスタＭＴに２ビットのデータを記憶可能な場合（ＭＬＣ：Multi level cell）について説明したが、これに限られない。例えば、メモリセルトランジスタＭＴに３ビットのデータを記憶可能な場合（ＴＬＣ：Triple level cell）、及びそれ以上のビット数のデータを記憶可能な場合についても、同様に適用可能である。また、メモリセルトランジスタＭＴに１ビットのデータを記憶可能な場合（ＳＬＣ：Single level cell）についても、上述の図７、図９、図１１、及び図１３のケースが適用可能である。
【０１８４】
また、上述の各実施形態では、上位ページ読出し動作において、読出し動作ＡＲに続いて読出し動作ＣＲが実行される場合について説明したが、これに限られない。例えば、上位ページ読出し動作において、読出し動作ＣＲに続いて読出し動作ＡＲが実行されてもよい。この場合においても、選択ワード線ＷＬに印加される電圧を入れ替わることにより、上述の図８、図１０、図１２、及び図１４のケースが適用可能である。
【０１８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１８６】
１…メモリシステム、１００…ＮＡＮＤフラッシュメモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ、１４０…センスアンプモジュール、１５０…アドレスレジスタ、１６０…コマンドレジスタ、１７０…シーケンサ、１８０…ビット線駆動回路、１９０…ソース線駆動回路、２００…メモリコントローラ、２１０…ホストインタフェース回路、２２０…メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインタフェース回路、２６０…ＥＣＣ回路、３００…ホスト機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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