(57)【要約】【課題】積層体のフレキシブル性を維持しつつ、機能層でのクラックの発生を低減する。【解決手段】積層体は、高分子の基材と、前記基材の第１の面に形成された結晶性の機能層と、を有し、前記基材の前記第１の面の表面粗さが算術平均粗さ（Ｒａ）で３ｎｍ以下である。【選択図】図２
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【特許請求の範囲】
【請求項１】
高分子の基材と、
前記基材の第１の面に形成された結晶性の機能層と、
とを有し、前記基材の前記第１の面の表面粗さが算術平均粗さ（Ｒａ）で３ｎｍ以下であることを特徴とする積層体。
【請求項２】
前記基材と前記機能層との間に配置される非晶質層、
をさらに有することを特徴とする請求項１に記載の積層体。
【請求項３】
前記非晶質層は、導電性の無機物または有機物の層であることを特徴とする請求項２に記載の積層体。
【請求項４】
高分子の基材と、
前記基材の第１の面に形成された圧電体層と、
積層方向で前記圧電体層の上部と下部に配置される一対の電極と、
を有し、前記基材の前記第１の面の表面粗さは、算術平均粗さ（Ｒａ）で３ｎｍ以下であることを特徴とする圧電デバイス。
【請求項５】
前記一対の電極のうち、前記圧電体層の下部に配置される下部電極は、導電性の非晶質層であることを特徴とする請求項４に記載の圧電デバイス。
【請求項６】
前記非晶質層は、酸化物導電体または導電性有機物で形成されていることを特徴とする請求項５に記載の圧電デバイス。
【請求項７】
前記下部電極は、前記基材と前記圧電体層の間に配置されていることを特徴とする請求項５または６に記載の圧電デバイス。
【請求項８】
前記基材と前記圧電体層の下部に配置される下部電極の間に非晶質層が配置されていることを特徴とする請求項４に記載の圧電デバイス。
【請求項９】
前記非晶質層は、無機物、有機物、または無機物と有機物の混合物により形成されていることを特徴とする請求項８に記載の圧電デバイス。
【請求項１０】
前記基材の厚さは、２０〜２００μｍであることを特徴とする請求項４〜９のいずれか１項に記載の圧電デバイス。
【請求項１１】
前記圧電体層の厚さは、５０ｎｍ〜２μｍであることを特徴とする請求項４〜１０のいずれか１項に記載の圧電デバイス。
【請求項１２】
第１の面の表面粗さが算術平均粗さ（Ｒａ）で３ｎｍ以下である高分子基材の前記第１の面の上に圧電体層を形成し、
前記圧電体層の積層方向の上部と下部に一対の電極を設ける、
ことを特徴とする圧電デバイスの製造方法。
【請求項１３】
前記高分子基材の前記第１の面に非晶質層を形成し、
前記非晶質層の上に前記圧電体層を形成し、
前記圧電体層の上に上部電極を形成し、
前記非晶質層を下部電極とすることを特徴とする請求項１２に記載の圧電デバイスの製造方法。
【請求項１４】
前記高分子基材の前記第１の面に非晶質層を形成し、
前記非晶質層の上に前記下部電極を形成し、
前記下部電極の上に前記圧電体層を形成し、
前記圧電体層の上に上部電極を形成することを特徴とする請求項１２に記載の圧電デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層体と、これを用いた圧電デバイス、及び圧電デバイスの製造方法に関する。
【背景技術】
【０００２】
従来から、物質の圧電効果を利用した圧電素子が用いられている。圧電効果は、物質に圧力が加えられることにより、圧力に比例した分極が得られる現象をいう。圧電効果を利用して、圧力センサ、加速度センサ、弾性波を検出するＡＥ（アコースティック・エミッション）センサ等の様々なセンサが作製されている。
【０００３】
近年では、スマートフォン等の情報端末の入力インターフェースとしてタッチパネルが用いられ、タッチパネルへの圧電素子の適用も増えている。タッチパネルは情報端末の表示装置と一体的に構成され、視認性を高めるために可視光に対する高い透明性が求められる。一方で、指の操作を正確に検出するために、圧電体層は高い圧力応答性を備えていることが望まれる。
【０００４】
フレキシブルな絶縁フィルム上に圧電体層としてウルツ鉱型の金属窒化物を配置した構成が知られている（たとえば、特許文献１参照）。また、プラスチック層と圧電体層の間に配向制御層を挿入した構成が知られている（たとえば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１８−１３７２６８号公報
【特許文献２】特開２０１８−１７０５０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高分子の基材の表面に結晶性の機能層を形成する場合、基材表面の凹凸や異物が原因となって、しばしば機能層にマイクロクラックが発生する。基材と結晶性の機能層の間に電極膜を挿入する場合でも、電極膜で基材表面の凹凸を吸収することは難しく、電極の表面に基材の凹凸を反映した凹凸が残る。
【０００７】
下地の凹凸に起因して機能層にクラック、ピンホール等が発生すると、上下の電極間を電気的に短絡するリークパスとなり得る。機能層の薄膜化にともなって、この現象は顕著になっている。機能層は、たとえば圧電体層、感湿膜、臭気感応膜などであるが、機能層にクラックが生じるとデバイスの性能が劣化し、リークパスが形成されるとデバイスとして機能しない場合が生じ得る。
【０００８】
本発明は、フレキシブル性を維持しつつ、機能層におけるクラックの発生が抑制された積層体と、これを用いた圧電デバイス、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の態様では、積層体は、高分子の基材と、前記基材の第１の面に形成された結晶性の機能層、とを有し、前記基材の前記第１の面の表面粗さが算術平均粗さ（Ｒａ）で３ｎｍ以下である。
【００１０】
第２の態様では、圧電デバイスは、
高分子の基材と、
前記基材の第１の面に形成された圧電体層と、
積層方向で前記圧電体層の上部と下部に配置される一対の電極と、
を有し、前記基材の前記第１の面の表面粗さは、算術平均粗さ（Ｒａ）で３ｎｍ以下である。
【発明の効果】
【００１１】
上記の構成により、積層体のフレキシブル性を維持しつつ、機能層でのクラックの発生を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態の積層体の模式図である。
【図２】デバイス特性に必要な表面粗さを説明する図である。
【図３】圧電デバイスの構成例である。
【図４】圧電デバイスの別の構成例である。
【図５】圧電デバイスのさらに別の構成例である。
【図６】第２実施形態の積層体の模式図である。
【図７】図６の積層体を用いた圧電デバイスの構成例である。
【図８】第３実施形態の積層体を用いた圧電デバイスの構成例である。
【発明を実施するための形態】
【００１３】
＜第１実施形態＞
図１は、第１実施形態の積層体１０の模式図である。積層体１０は、高分子の基材１１と、基材１１の一方の表面に配置される結晶性の機能層１２を有する。機能層１２は、圧力に応じた分極を生じさせる圧電体層、温度によってヒステリシス特性が変化する感温磁性膜、触媒作用を有する結晶性のナノポーラス金属酸化膜など、特定の機能を有する層である。
【００１４】
高分子の基材１１を用いることで、積層体１０の全体をフレキシブルにすることができる。フレキシブル性を高めるためには、機能層１２の厚さは、機能の発現を損なわない程度に薄く形成されるのが望ましい。しかし、機能層１２が薄くなるほど、下地の表面形状の影響が大きく、機能層１２を貫通するクラックも発生し得る。
【００１５】
実施形態では、機能層１２が形成される基材１１の表面の表面粗さを、デバイス機能の発現に適した範囲に設定する。
【００１６】
高分子の基材１１は、たとえば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、アクリル系樹脂、シクロオレフィン系ポリマー、ポリイミド（ＰＩ）等である。これらの材料の中で、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、アクリル系樹脂、シクロオレフィン系ポリマーは無色透明な材料である。
【００１７】
基材１１の厚さは、フレキシブル性と、積層体を支持する強度の双方の観点から、一例として２０〜２００μｍである。
【００１８】
基材１１の第１の面（図１では上面）に、機能層１２として、たとえば圧電体層を形成する。圧電体層は、例えばウルツ鉱型の結晶材料で形成される。
【００１９】
ウルツ鉱型の結晶構造は、一般式ＡＢで表される。ここで、Ａは陽性元素（Ａn+）、Ｂは陰性元素（Ｂn-）である。ウルツ鉱型の圧電材料として、一定レベル以上の圧電特性を示す物質であり、かつ２００℃以下の低温プロセスで結晶化させることができる材料を用いるのが望ましい。一例として、酸化亜鉛（ＺｎＯ）、硫化亜鉛（ＺｎＳ）、セレン化亜鉛（ＺｎＳｅ）、テルル化亜鉛（ＺｎＴｅ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、セレン化カドミウム（ＣｄＳｅ）、テルル化カドミウム（ＣｄＴｅ）、炭化ケイ素（ＳｉＣ）を用いることができ、これらの成分またはこれらの中の２以上の組み合わせのみを用いてもよい。
【００２０】
２成分以上を組み合わせる場合は、それぞれの成分を積層させてもよいし、各成分のターゲットを用いて成膜してもよい。あるいは、上述した成分またはこれらの中の２以上の組み合わせを主成分として用い、その他の成分を任意に含めることもできる。主成分以外の成分の含有量は、本発明の効果を発揮する範囲であれば特に制限されるものではない。主成分以外の成分を含む場合は、主成分以外の成分の含有量は、好ましくは０．１ ａｔ.％以上３０ ａｔ.％以下である。
【００２１】
一例として、ＺｎＯまたはＡｌＮを主成分とするウルツ鉱型の材料を用いる。ＺｎＯ、ＡｌＮ等にドーパントとしてケイ素（Ｓｉ）、マグネシウム（Ｍｇ）、バナジウム（Ｖ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、リチウム（Ｌｉ）等、添加した際に導電性を示さない金属を添加してもよい。上記のドーパントは１種類でもよいし、２種類以上のドーパントを組み合わせて添加してもよい。これらの金属を添加することで、クラックの発生頻度を低減することができる。圧電体層の材料として透明なウルツ鉱型結晶材料を用いる場合は、ディスプレイへの適用に適している。
【００２２】
積層体１０の全体としてのフレキシブルさを確保するには、機能層１２の厚さは薄い方が望ましいが、圧電体層の場合、膜厚が薄すぎると、十分な分極特性（圧電応答性）を得ることが困難になる。ウルツ鉱型の圧電材料で機能層１２を形成する場合、その膜厚は、たとえば５０ｎｍ〜２μｍ、より好ましくは２００ｎｍ〜１μｍである。
【００２３】
基材１１の第１の面の表面粗さは、算術平均粗さ（Ｒａ）で３ｎｍ以下である。表面が平滑な基材１１を用いることで、第１の面に形成される機能層１２に、基材１１に由来するクラックが発生することを抑制できる。
【００２４】
図２は、圧電特性を得るために適した基材１１の表面粗さを説明する図である。横軸が算術平均粗さ（Ｒａ）、縦軸がＸＲＣ（X-ray Rocking Curve）の半値幅（度）である。
【００２５】
算術平均粗さ（Ｒａ）は高さ方向のパラメータであり、界面の状態を粗さ計で測定して得られる粗さ曲線の一部を基準長さで抜き出したときの、その長さ区間の凹凸状態の平均値である。ここでは、ＡＦＭ（Atomic Force Microscope：原子力間顕微鏡）で種々の基板サンプルの表面の１μｍ×１μｍの領域を観測している。なお、ここではＡＦＭを用いて算術平均粗さ（Ｒａ）を測定しているが、白色干渉計、触針計等の方法を用いてもよく、算術平均粗さ（Ｒａ）が評価可能であればその方法は問わない。
【００２６】
ＸＲＣ半値幅は、結晶配向性を示す指標である。ここでは、各基材サンプルの上に、厚さ２００ｎｍのＺｎＯ層を形成し、ロッキングカーブ法でＺｎＯの（０００２）面からのＸ線の反射を測定した結果である。（０００２）面からの反射光のＸＲＣ半値幅は、ＺｎＯの結晶のＣ軸方向の配向性を示しており、ＸＲＣ半値幅が小さいほど配向性が良好で、膜厚方向への分極が大きい。デバイスとして許容可能な圧電特性を得るには、ＸＲＣ半値幅が１５°未満であることが望ましい。このときの基材１１の表面粗さ（Ｒａ）は、３ｎｍ以下の範囲となる。
【００２７】
図２で、表面粗さが５．６ｎｍでＸＲＣ半値幅が１２．５°というデータ点Ｄが観測されているが、このデータ点は、サンプル基材の抜き出した領域に局所的な突起が存在していたためである。この突起を除外すると、この領域の算術平均粗さ（Ｒａ）は約１．８ｎｍとなり、圧電特性が得られる領域Ａに含まれる。
【００２８】
この計測結果から、機能層１２で十分な圧電特性を得るためには、基材１１の表面粗さの範囲が３ｎｍ以下であることが求められる。圧電膜だけではなく、感温磁性層や触媒層を形成する結晶膜でも、ピンホールやクラックの少ない良好な結晶配向性を有することが望ましい。これらの機能層１２を高分子の基材１１上に形成する場合も、下地の基材１１の表面粗さは算術平均粗さで３ｎｍ以下であることが望ましい。
【００２９】
このような表面粗さの範囲にある基材として、ＰＥＴ、ＰＥＮ、ＰＣ、アクリル系樹脂、シクロオレフィン系ポリマー、ポリイミド等があり、これらの基材の表面が平滑処理されているものを用いてもよい。
【００３０】
図３は、積層体１０を用いた圧電デバイス２０Ａの模式図である。圧電デバイス２０Ａは、高分子の基材１１の上に、機能層１２として圧電体層１２ａが配置された積層体１０ａを有する。圧電デバイス２０Ａでは、第１の電極層１３、高分子の基材１１、圧電体層１２ａ、及び第２の電極層１４が、この順で積層されている。
【００３１】
圧電デバイス２０Ａに圧力または引っ張り応力が印加されると、圧電体層１２ａに圧力に比例した分極が生じる。第１の電極層１３と第２の電極層１４を介して電荷を電流値として取り出すことで、圧力または引っ張り力の印加を検知することができる。
【００３２】
また、第１の電極層１３と第２の電極層１４を介して、圧電体層１２ａに電圧を印加することで、圧電体層１２ａを積層方向に変位させる逆圧電効果を生じさせてもよい。この場合は、圧電デバイス２０Ａはピエゾアクチュエータとして用いられる。
【００３３】
第１の電極層１３と第２の電極層１４は、良導体であればその材料は問わない。圧電デバイス２０Ａを光透過性のデバイスに適用する場合は、光の入射及び出射方向に応じて、第１の電極層１３と第２の電極層１４の少なくとも一方に透明電極を用いてもよい。
【００３４】
圧電デバイス２０Ａは以下のようにして作製される。少なくとも一方の面の表面粗さ（算術平均粗さＲａ）が３ｎｍ以下である高分子フィルムを準備して、基材１１として用いる。基材１１の主面のうち、圧電体層１２ａが形成される側の面を第１の面とすると、少なくとも第１の面の表面粗さ（Ｒａ）は３ｎｍ以下である。
【００３５】
基材１１の第１の面と反対側の面（図３では裏面）に、第１の電極層１３を形成する。第１の電極層１３として、たとえば、ＤＣ（直流）またはＲＦ（高周波）のマグネトロンスパッタリングによりＩＴＯ膜を形成する。
【００３６】
基材１１の第１の面に、たとえばＺｎＯターゲットを用いたＲＦマグネトロンスパッタリングにより、膜厚が５０〜２００ｎｍのＺｎＯの圧電体層１２ａを形成する。圧電体層１２ａの材料はＺｎＯに限定されず、上述したように、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＡｌＮ、ＧａＮ、ＣｄＳｅ、ＣｄＴｅ、ＳｉＣ、またはこれらの中の２以上の組み合わせを用いてもよい。あるいは、これらの材料またはこれらの中の２以上の組み合わせを主成分として用い、Ｓｉ、Ｍｇ、Ｖ、Ｔｉ、Ｚｒ、Ｌｉ等、添加した際に導電性を示さない金属を添加してもよい。
【００３７】
基材１１として、高誘電性の高分子フィルムを用いる場合は、基材１１を機能層の一部として用いることができる。基材１１として、導電性の高分子フィルムを用いる場合は、基材１１を電極の一部として用いることができる。
【００３８】
圧電体層１２ａの上に、第２の電極層１４を形成する。第２の電極層１４として、たとえばＤＣまたはＲＦのマグネトロンスパッタリングでＩＴＯ膜を形成してもよい。
【００３９】
第２の電極層１４の形成後に、高分子の基材１１の融点またはガラス転移・よりも低い温度（たとえば１３０℃）でＩＴＯ膜を結晶化させて、第１の電極層１３と第２の電極層１４の抵抗を低減してもよいが、この加熱処理は必須ではない。
【００４０】
圧電デバイス２０Ａでは、算術平均粗さＲａが３ｎｍである基材１１の第１の面に圧電体層１２ａが形成されており、クラックが抑制されて良好な分極特性を示す。また、圧電デバイス２０Ａの全体としてフレキシブル性を有し、広い範囲にデバイスを適用することができる。
【００４１】
図４は、圧電デバイス２０Ｂの模式図である。圧電デバイス２０Ｂでは、圧電体層１２ａと第２の電極層１４の間に、高分子フィルム１６が挿入されている。すなわち、圧電デバイス２０Ｂでは、第１の電極層１３、高分子の基材１１、圧電体層１２ａ、高分子フィルム１６、第２の電極層１４がこの順で積層されている。
【００４２】
図３と同様に、基材１１の主面のうち、少なくとも圧電体層１２ａが形成される側の面（第１の面）の表面粗さは、算術平均粗さＲａで３ｎｍ以下である。高分子の基材１１の第１の面の上に圧電体層１２ａを形成することで、クラックを抑制し、分極特性（または圧電特性）を良好に維持することができる。
【００４３】
圧電デバイス２０Ｂは、以下のようにして作製することができる。基材１１の第１の面に圧電体層１２ａを形成し、第１の面と反対側の面に第１の電極層１３を形成して、デバイスの第１部分を作製する。一方、高分子フィルム１６の一方の面に、第２の電極層１４を形成して、デバイスの第２部分を作製する。
【００４４】
第１部分の圧電体層１２ａの表面に、第２部分の高分子フィルム１６の他方の面を対向させて、接着剤（不図示）で貼り合わせる。
【００４５】
この構成では、圧電体層１２ａの積層方向の上下に高分子材料の層を配置することで、フレキシブル性を高めることができる。また、圧電体層１２ａに微細なクラックが発生した場合でも、上下の電極間を短絡するリークパスの発生を防止することができる。
【００４６】
図５は、圧電デバイス２０Ｃの模式図である。圧電デバイス２０Ｃでは、積層方向で第２の電極層１４の上側に高分子フィルム１６が配置されている。すなわち、第１の電極層１３、高分子の基材１１、圧電体層１２ａ、第２の電極層１４、及び高分子フィルム１６がこの順で積層されている。
【００４７】
図３及び図４と同様に、基材１１の主面のうち、少なくとも圧電体層１２ａが形成される側の面（第１の面）の表面粗さは、算術平均粗さＲａで３ｎｍ以下である。高分子の基材１１の第１の面の上に圧電体層１２ａを形成することで、クラックを抑制し、分極特性（または圧電特性）を良好に維持することができる。
【００４８】
圧電デバイス２０Ｃは、以下のようにして作製することができる。基材１１の第１の面に圧電体層１２ａを形成し、第１の面と反対側の面に第１の電極層１３を形成して、デバイスの第１部分を作製する。一方、高分子フィルム１６の一方の面に、第２の電極層１４を形成して、デバイスの第２部分を作製する。
【００４９】
第１部分の圧電体層１２ａの表面に、第２部分の電極層１４を対向させて、接着剤（不図示）で貼り合わせる。
【００５０】
この構成でも、圧電体層１２ａの積層方向の上下に高分子材料の層を配置することで、フレキシブル性を高め、かつ、圧電体層１２ａでのクラックの発生を抑制することができる。最上層の高分子フィルム１６を保護膜として機能させることもできる。
【００５１】
＜第２実施形態＞
図６は、第２実施形態の積層体３０の模式図である。積層体３０は、高分子の基材１１と、積層方向で基材１１の上に配置される非晶質層３３と、非晶質層３３の上に配置される結晶性の機能層１２を有する。
【００５２】
高分子の基材１１の表面粗さは、算術平均粗さＲａで３ｎｍ以下である。このように平滑な表面を有する高分子の基材１１を用いることで、積層体３０の全体をフレキシブルにするとともに、機能層１２の結晶配向性を良好にすることができる。
【００５３】
第２実施形態では、高分子の基材１１と機能層１２の間に非晶質層３３を挿入することで、機能層１２の結晶配向性をさらに向上する。ここで、「非晶質層」というときは、厳密に１００％が非晶質である必要はなく、９０％以上、より好ましくは９５％以上が非晶質であり、機能層１２との界面側で非晶質である層をいう。
【００５４】
積層体３０が透明性を要するデバイスに適用される場合は、非晶質層３３は、透明な金属酸化物であってもよい。非晶質層３３の厚さは、たとえば３〜２００ｎｍ、より好ましくは５〜１００ｎｍである。非晶質層３３の上に結晶性の機能層１２を形成することで、下地の結晶構造の影響を受けずに機能層１２を成長することができる。歪みが少なく結晶配向性の良好な機能層１２は、欠陥が少なく、クラックの発生が抑制されている。
【００５５】
非晶質層３３が絶縁性の層である場合、たとえば、酸化ケイ素（ＳｉＯx）、窒化ケイ素（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ2Ｏ3）等を用いることができる。あるいは、Ａｌ2Ｏ3とＳｉＯxが添加されたＺｎＯ、もしくは、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ＳｉＯx、ＳｉＮの少なくとも１種が添加されたＧａＮ、ＡｌＮ、ＺｎＯ等を用いてもよい。
【００５６】
非晶質層３３を絶縁性の有機膜で形成する場合は、アクリル樹脂、ウレタン樹脂、メラミン樹脂、アルキド樹脂、シロキサン系ポリマーなどを用いることができる。有機物として、メラミン樹脂とアルキド樹脂と有機シラン縮合物の混合物からなる熱硬化型樹脂を使用してもよい。
【００５７】
非晶質層３３を、導電性のドーパントが添加された有機膜で形成して、電極として用いてもよい。あるいは、非晶質層３３を導電性の金属酸化物で形成して、電極として用いてもよい。
【００５８】
導電性酸化物として、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）などを用いることができる。これらの材料は、光透過特性が求められるデバイスにも適している。導電性酸化物の非晶質層３３は、たとえばＤＣ（直流）またはＲＦ（高周波）のマグネトロンスパッタリングにより、５〜２００ｎｍ、より好ましくは１０〜１００ｎｍの厚さに成膜することができる。
【００５９】
ＩＴＯを用いる場合は、スズ（Ｓｎ）の含有割合（Sn/(In+Sn)）は、たとえば５〜１５wt%であってもよい。この含有量の範囲で、可視光に対して透明であり、室温のスパッタリングで非晶質の膜を形成することができる。
【００６０】
ＩＺＯを用いる場合は、亜鉛（Ｚｎ）の含有割合（Zn/(In+Zn)）は、たとえば１０wt%前後であってもよい。ＩＺＯも可視光に対して透明であり、室温でのスパッタリングで非晶質の膜を形成することができる。
【００６１】
上述した材料を用いた非晶質層３３は、表面平滑性に優れ、上層のウルツ鉱型材料のｃ軸を積層方向に配向させることができる。また、ガスバリア性が高く、成膜中に高分子の基材１１由来のガスの影響を低減することができる。
【００６２】
図７は、機能層１２を圧電体層１２ａで形成した積層体３０ａを用いた圧電デバイス４０の模式図である。圧電デバイス４０では、高分子の基材１１の上に、非晶質層３３、圧電体層１２ａ、及び電極層１４が、この順で積層されている。非晶質層３３は、導電性酸化物で形成されており、第１の電極層として機能する。
【００６３】
圧電デバイス４０は以下のようにして作製される。第１の面の表面粗さ（算術平均粗さＲａ）が３ｎｍ以下である高分子フィルムを準備して、基材１１として用いる。基材１１の第１の面に、ＤＣまたはＲＦのマグネトロンスパッタリングによりＩＴＯ、ＩＺＯ、ＩＺＴＯ、ＩＧＺＯなどの導電性酸化物で、厚さが５〜１００ｎｍの非晶質層３３を形成する。
【００６４】
非晶質層３３の上に、たとえばＲＦマグネトロンスパッタリングにより、膜厚が５０〜２００ｎｍの圧電体層１２ａを形成する。
【００６５】
圧電体層１２ａの上に、第２の電極層１４を形成する。
【００６６】
この構成では、算術平均粗さＲａが３ｎｍ以下の平滑な高分子の基材１１の上に非晶質層３３を配置し、その上に圧電体層１２ａを設けることで、圧電体層１２ａの結晶配向性がさらに向上して、良好な圧電特性を得ることができる。
【００６７】
＜第３実施形態＞
図８は、第３実施形態の積層体３０ｂと、これを用いた圧電デバイス５０の模式図である。積層体３０ｂは、高分子の基材１１と、積層方向で基材１１の上に配置される非晶質層３３ｂと、非晶質層３３ｂの上に配置される第１の電極層１３と、第１の電極層１３の上に配置される圧電体層１２ａを有する。圧電体層１２ａは、結晶性の機能層１２の一例であり、その膜厚は、５０〜２００ｎｍである。
【００６８】
高分子の基材１１の表面粗さは、算術平均粗さＲａで３ｎｍ以下である。このように平滑な表面を有する高分子の基材１１を用いることで、積層体３０ｂの全体をフレキシブルにするとともに、圧電体層１２ａの結晶配向性を良好にすることができる。
【００６９】
第３実施形態では、基材１１と、圧電体層１２ａの下部の第１の電極層１３の間に、非晶質層３３ｂが配置されている。非晶質層３３ｂは、無機物、有機物、または無機物と有機物の混合物によって形成されている。「非晶質層」というときは、厳密に１００％が非晶質である必要はなく、９０％以上、より好ましくは９５％以上が非晶質であり、第１の電極層１３の界面側で非晶質である層をいう。
【００７０】
第１の電極層１３の下地に非晶質層３３を配置することで、第１の電極層１３の結晶配向性を良好にし、さらに第１の電極層１３の上に配置される圧電体層１２ａの結晶配向性を改善することができる。
【００７１】
積層体３０ｂの上部に、第２の電極層１４を配置することで、圧電デバイス５０が得られる。圧電デバイス５０は積層体３０ｂを用いているので、圧電体層１２ａの結晶配向性が改善されており、圧電特性が向上している。
【００７２】
以上、特定の実施形態に基づいて本発明を説明してきたが、本発明は上述した例に限定されない。たとえば、図６の積層体３０は、図４または図５のデバイス構造に適用してもよい。また、非晶質層３３を導電性の有機材料で形成することで、圧電デバイス全体のフレキシブル性をさらに向上することができる。
【符号の説明】
【００７３】
１０、１０ａ、３０、３０ａ、３０ｂ  積層体
１１  基材
１２  機能層
１２ａ  圧電体層
１３  第１の電極層
１４  第２の電極層
１６  高分子フィルム
２０Ａ〜２０Ｃ、４０、５０  圧電デバイス
３３  非晶質層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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